(57)【要約】【課題】ワンサイクル制御によって制御されるブリッジレスブースト（ＢＬＢ）力率補正トポロジー【解決手段】ブリッジレスブーストトポロジーは、入力整流ブリッジに固有な損失を排除することによって、従来技術のＰＦＣシステムと比べて電力損失、コスト、および大きさを低減させる。コントローラによる入力線間電圧の検出は、不要である。ワンサイクル制御（シングルサイクル制御としても知られる）を使用すれば、ＡＣ線間電圧基準を得るための複雑な整流ネットワークを必要とせずに、力率補正機能を実現することが可能になる。双方向スイッチを使用すれば、突入電流（出力バルクコンデンサの充電を原因とするスタートアップ過電流）を制御することが可能にある。これは、過電流制限デバイスを排除すること、およびダイオードのサージ能力要求を低減させることを可能にする。ブーストインダクタをシステム入力に移動させれば、追加のフィルタリング機能が実現され、入力ＥＭＩフィルタを設けるためのコストが削減される。【選択図】図９
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【特許請求の範囲】
【請求項１】
ブリッジレスＰＦＣブーストコンバータであって、
第１の端を第１のＡＣ入力端子に繋がれ、第２の端を第１のダイオードのアノードと第１のスイッチの第１の端子との間に定められた第１の接合点に繋がれた、ブーストインダクタと、
コモンラインに繋がれた、前記第１のスイッチの第２の端子と、
前記第１のダイオードのカソードと前記コモンラインとの間に繋がれた、静電容量と負荷との並列回路と、
前記第１のダイオードの前記カソードと前記コモンラインとの間に繋がれた、第２のダイオードと第２のスイッチとの直列回路と、
前記第２のダイオードのアノードと前記第２のスイッチとの間に定められた第２の接合点に繋がれた、第２のＡＣ入力端子と、
前記第１のスイッチおよび前記第２のスイッチを制御して、前記負荷に印加される電力に関する力率補正を可能にするために繋がれた、制御回路と
を備えるブリッジレスＰＦＣブーストコンバータ。
【請求項２】
請求項１に記載のブリッジレスＰＦＣブーストコンバータであって、
前記第１のスイッチおよび前記第２のスイッチは、双方向スイッチである、ブリッジレスＰＦＣブーストコンバータ。
【請求項３】
請求項２に記載のブリッジレスＰＦＣブーストコンバータであって、
前記双方向スイッチは、双方向ＭＯＳＦＥＴである、ブリッジレスＰＦＣブーストコンバータ。
【請求項４】
請求項２に記載のブリッジレスＰＦＣブーストコンバータであって、
前記双方向スイッチは、ＧａＮデバイスである、ブリッジレスＰＦＣブーストコンバータ。
【請求項５】
請求項１に記載のブリッジレスＰＦＣブーストコンバータであって、更に、
前記第２のＡＣ入力端子と前記第２の接合点との間に繋がれた、別のブーストインダクタを備えるブリッジレスＰＦＣブーストコンバータ。
【請求項６】
請求項５に記載のブリッジレスＰＦＣブーストコンバータであって、更に、
前記第１のダイオード、前記第２のダイオード、および前記二つのスイッチに並列に繋がれた、第３のダイオードと第３のスイッチとの直列回路と、
第３のＡＣ入力端子と、前記第３のスイッチと前記第３のダイオードのアノードとの間に定められた第３の接合点と、の間に繋がれた、第３のブーストインダクタと
を備えるブリッジレスＰＦＣブーストコンバータ。
【請求項７】
請求項１に記載のブリッジレスＰＦＣブーストコンバータであって、
前記第１のスイッチおよび前記第２のスイッチは、前記第１の接合点および前記第２の接合点のうちの対応する接合点にそれぞれのカソードを繋がれたボディダイオードをそれぞれ有するＭＯＳＦＥＴである、ブリッジレスＰＦＣブーストコンバータ。
【請求項８】
請求項７に記載のブリッジレスＰＦＣブーストコンバータであって、
前記ＭＯＳＦＥＴは、前記コモンラインならびに前記第１の接合点および前記第２の接合点のうちの対応する接合点に繋がれた一対のメイン端子と、前記制御回路に繋がれたゲート端子と、をそれぞれ有する、ブリッジレスＰＦＣブーストコンバータ。
【請求項９】
請求項７に記載のブリッジレスＰＦＣブーストコンバータであって、
前記制御回路は、前記第１のスイッチおよび前記第２のスイッチならびに前記第１のダイオードおよび前記第２のダイオードを流れる電流に応じて前記第１のスイッチおよび前記第２のスイッチが制御されるシングルサイクル制御を実施する、ブリッジレスＰＦＣブーストコンバータ。
【請求項１０】
請求項７に記載のブリッジレスＰＦＣブーストコンバータであって、
前記制御回路は、前記第１のスイッチおよび前記第２のスイッチを流れる電流と、前記負荷の両端にかかる出力電圧と、に応じて前記第１のスイッチおよび前記第２のスイッチが制御されるシングルサイクル制御を実施する、ブリッジレスＰＦＣブーストコンバータ。
【請求項１１】
請求項７に記載のブリッジレスＰＦＣブーストコンバータであって、
前記制御回路は、前記負荷の両端にかかる出力電圧と、前記ブーストインダクタを流れるピーク電流と、に応じて前記第１のスイッチおよび前記第２のスイッチが制御されるシングルサイクル制御を実施する、ブリッジレスＰＦＣブーストコンバータ。
【請求項１２】
請求項１に記載のブリッジレスＰＦＣブーストコンバータであって、
前記制御回路は、前記第１のスイッチおよび前記第２のスイッチならびに前記第１のダイオードおよび前記第２のダイオードを流れる電流に応じて前記第１のスイッチおよび前記第２のスイッチが制御されるシングルサイクル制御を実施する、ブリッジレスＰＦＣブーストコンバータ。
【請求項１３】
請求項１に記載のブリッジレスＰＦＣブーストコンバータであって、
前記制御回路は、前記第１のスイッチおよび前記第２のスイッチを流れる電流と、前記負荷の両端にかかる出力電圧と、に応じて前記第１のスイッチおよび前記第２のスイッチが制御されるシングルサイクル制御を実施する、ブリッジレスＰＦＣブーストコンバータ。
【請求項１４】
請求項１に記載のブリッジレスＰＦＣブーストコンバータであって、
前記制御回路は、前記負荷の両端にかかる出力電圧と、前記ブーストインダクタを流れるピーク電流と、に応じて前記第１のスイッチおよび前記第２のスイッチが制御されるシングルサイクル制御を実施する、ブリッジレスＰＦＣブーストコンバータ。
【請求項１５】
請求項１２に記載のブリッジレスＰＦＣブーストコンバータであって、
前記第１のスイッチおよび前記第２のスイッチは、ＧａＮデバイスである、ブリッジレスＰＦＣブーストコンバータ。
【請求項１６】
請求項１３に記載のブリッジレスＰＦＣブーストコンバータであって、
前記第１のスイッチおよび前記第２のスイッチは、ＧａＮデバイスである、ブリッジレスＰＦＣブーストコンバータ。
【請求項１７】
請求項１４に記載のブリッジレスＰＦＣブーストコンバータであって、
前記第１のスイッチおよび前記第２のスイッチは、ＧａＮデバイスである、ブリッジレスＰＦＣブーストコンバータ。
【発明の詳細な説明】
【関連出願の説明】
【０００１】
本開示内容は、２００３年１０月１日に出願された米国仮特許出願番号６０／５０７，９０１号に基づくもので、同出願の優先権を主張するものである。同出願は、引用によって本明細書に組み込まれる。
【技術分野】
【０００２】
本発明は、ブリッジレスブースト式（ＢＬＢ）の力率補正（ＰＦＣ）トポロジーに関する。具体的に言うと、本発明は、ワンサイクル制御によって制御されること、および双方向スイッチを備えること、の少なくとも一方の特徴を有した回路に関する。
【背景技術】
【０００３】
力率補正は、ＡＣ電源式システムにおける高周波放射を低減させる手段として、国際規格（ＥＮ６１０００−３−２）によって要求されている。
【０００４】
図１に示された最も良く知られた解決策は、適切な定格電圧を有する４つのダイオードで構成された入力整流ブリッジの下流側に、電圧ループおよび電流ループによって制御されるブーストスイッチングコンバータを組み合わせて使用する案である。ダイオードＤＶを経由する外側の電圧ループは、出力電圧をほぼ一定に維持する働きをする。ダイオードＤＬ（矢印で示される）を経由する内側の電流ループは、入力電流を整形して瞬間入力電圧を調整する。
【０００５】
概して、入力電圧は、電流用の基準信号を生成する目的で、コントローラＰＦＣ  ＰＷＭによって検出される。電流も、制御回路によって検出される。したがって、入力電圧と入力電流とは、常に正比例することによって、システムの入力において所望の抵抗特性を生じる。
【０００６】
この既知の回路は、いくつかの欠点を有する。電流の経路は、３つのダイオード（入力ブリッジの二つと出力ブーストダイオードＤＬ）を順番に通ることによって、高い導通損失を生じる。これは、電流レベルが高い場合に、とりわけ顕著である。また、突入電流の制御（ＮＴＣデバイス＆リレー）も、性能に影響を及ぼす。力率補正および負荷調整の両方を実現可能であるためには、ＰＦＣ  ＰＷＭコントローラは、一般に、出力電圧および瞬間インダクタ電流はもちろん、整流された入力線間電圧も検出する必要がある。更に、この回路は、一方には入力ブリッジを、もう一方にはブーストインダクタＬを有するので、冗長な整流機能を呈する。
【０００７】
図７は、米国特許第４，４１２，２７７号に開示された従来技術によるＰＦＣトポロジー（回路構成）である。該特許は、引用によって本明細書に組み込まれる。このＰＦＣトポロジーは、アナログ乗算器を使用する従来の制御技術を活用したものである。このトポロジーは、少なくとも、複数の制御式スイッチを同時に駆動することが不可能であり、適切に位相が異なる別個のゲートドライブを必要とするという点で、望ましくない。
【０００８】
図８は、従来技術による別の単相デュアルブーストトポロジーを示している。この回路の欠点は、ハイサイドスイッチの逆回復にある。これは、実装を非実用的にする。この問題は、超高速ブーストダイオードを使用した本発明によるブリッジレス式の解決策では克服されている。この従来の方法は、「受動式ＰＦＣ」であり、結果を出すために共振ネットワークまたはスナバネットワークを必要とする。本発明によるブリッジレスＰＦＣは、能動式の方法であり、ハードスイッチングまたはソフトスイッチングのいずれを使用することも可能である。
【０００９】
また、米国特許５，３３５，１６３、米国特許４，８９９，２７１、欧州特許１９８  ０５８  Ａ１、およびＰＣＩＭ会議議事録２００３に掲載された博士にして教授であるマンフレッド・レディッグおよびマンフレッド・シュレンク博士による「入力整流を伴わない高効率ＰＦＣステージ」も重要である。これらの開示内容は、いずれも、引用によって本明細書に組み込まれる。
【発明の開示】
【００１０】
本発明の一態様にしたがうと、ブリッジレスブーストは、入力整流ブリッジに固有の損失を排除することによって、従来のＰＦＣシステムにおける電力損失を大幅に減少させる。ブリッジレスブーストは、同時に、システムの小型化、ひいてはその総コストの削減も可能にする。
【００１１】
類似のトポロジーで構築された従来の解決策は、いずれも、コントローラを正しく動作可能にするために、入力線間電圧を検出する必要があった。本発明の別の一態様にしたがうと、ワンサイクル制御（シングルサイクル制御としても知られる）の使用は、ＡＣ線間電圧基準を得るための複雑な整流ネットワークを必要とせずに力率補正機能を実現することを可能にする。これは、回路の実装を単純化する。
【００１２】
第三の態様にしたがうと、Ｓ１およびＳ２などの双方向スイッチを使用すれば、入力ブーストのチョークに適したリセットネットワークを追加することによって、突入電流（出力バルクコンデンサの充電を原因とするスタートアップ過電流）を完全に制御することが可能になる。これは、過電流制限デバイス（図１のＮＴＣデバイス＆リレーおよびバイパスダイオードなど）を排除すること、およびブーストダイオードのサージ能力の要求を低減させることを可能にして、ひいては、より小型で且つより高効率のパーツを使用することを可能にする。
【００１３】
第四の態様にしたがって、ブーストインダクタをシステム入力に移動させれば、追加のフィルタリング機能が実現される。これは、概してシステム入力に位置するものである入力ＥＭＩフィルタを設けるためのコストを削減する。
【００１４】
本発明のその他の特徴および利点は、添付の図面を参照にして行われる以下の詳細な説明から明らかになる。
【発明を実施するための最良の形態】
【００１５】
Ｉ．提案された回路
提案された回路は、入力ブリッジを完全に取り除き、その機能を二つのブーストダイオードと二つのブーストスイッチとで置き換えたものである。二つのブーストスイッチは、ワンサイクル制御（ＯＣＣ）またはシングルサイクル制御（ＳＣＣ）として知られる技術を使用した閉ループによって制御される。
【００１６】
従来の回路が有するブーストインダクタは、整流機能より上流側の位置に移動される。ブーストインダクタは、単一のインダクタを構成することも、または、２本の入力ラインの各自にそれぞれ設けられた（図のような）二つのインダクタに分けて構成することも可能である。
【００１７】
図２に、回路の略図が示されている。この回路は、並列に機能する二つのブーストインダクタＬ１，Ｌ２で構成される。これら二つのブーストインダクタＬ１，Ｌ２は、共通の芯を有することができる（不図示）。二つのブーストインダクタＬ１，Ｌ２のうち、事実上のアクティブ状態にある（ブースト機能を呈する）のは、一度に一つのみである。入力正弦曲線の正の部分に相当する（実線の矢印で示される）ときは、ＭＯＳＦＥＴ  Ｓ１のゲートはハイとされるので、電流はブーストインダクタＬ１を流れる。ブーストインダクタＬ１は、こうして充電される。電流の経路は、ＭＯＳＦＥＴ  Ｓ２のボディダイオードを通じて（すなわちＳ２のオフ操作によって）閉じられる。次いで、Ｓ１をオフにすると、Ｌ１のエネルギは解放され、その出力電流は、Ｄ１を通じて出力コンデンサＣおよび負荷に流れ込む（ループはＳ２を通じて再び閉じられる）。
【００１８】
ＡＣ入力サイクルの負の部分に相当するとき、電流は、図２の破線の矢印のように流れる。Ｓ２は、Ｌ２を充電する。Ｓ２をオフにすると、Ｄ２によってＬ２が放電される一方で、Ｓ１のボディダイオードによってループが閉じられる。これは、場合によってはＳ１のオン操作によって実現される。したがって、動作を求められるのは、一度に一つのスイッチのみである。しかしながら、（前述のように、必要に応じて電流を再循環させるボディダイオードが存在する限りは、）二つのスイッチを同時に駆動することも可能である。
【００１９】
同じ解決策は、相の数を増やすことによって、多相のＡＣ入力システムに適用することもできる。図３に、多相の実装形態が示されている。スイッチング損失を低減させるには、ブーストダイオードが高速であることが望まれる。
【００２０】
図４は、双方向ＭＯＳＦＥＴまたはＧａＮデバイスなどの双方向スイッチを使用した場合の実装形態を示している。ＭＯＳＩＦＥＴ  Ｓ１，Ｓ２の代わりに双方向スイッチ（遮断または双方向の伝導を実施可能であるスイッチ）が使用されると、システムの突入電流を制御すること、ならびに制御式スタートアップ（ソフトスタート）および高効率パワースタンバイモードを実現することが可能になる。
【００２１】
図９は、本発明の一実施形態にしたがった、ワンサイクル制御を用いたもう一つのブリッジレスブーストＰＦＣ回路を示している。スイッチＱ１，Ｑ２を流れる電流は、検出抵抗Ｒｓ１，Ｒｓ２を介して検出され、加算器Ｕ３によって加算された後、電流検出アンプＣＳＡに供給される。負荷にかかる出力電圧は、分圧器Ｒ１，Ｒ２によって検出され、誤差増幅器ＥＡに供給された後、基準電圧ＶREFと比較される。ＣＳＡおよびＥＡのそれぞれの出力は、ワンサイクル制御回路に供給される。ワンサイクル制御回路は、力率補正のために、Ｑ１，Ｑ２のそれぞれの電流を制御する。
【００２２】
従来技術と比較すると、ＢＬＢのこのＯＣＣ実装形態は、少なくとも二つの重要な単純化を可能にする。
１）入力電圧（図７では地点３と地点５との間にかかるＶ１）の検出が不要である。ＢＬＢの場合は、入力電圧は、グランドに対して完全にフォローティングである。したがって、回路２９，３１は不要である。
２）インダクタ電流の検出が不要である（２３を参照）。スイッチの電流は、回路を動作させるのに充分である。したがって、電流検出および力率補正は、グランドを基準にした簡単な分路を使用して実現することができる。インダクタ電流を検出する際の欠点は、ノードがフローティングであること（４３を参照）、および電流がＡＣ電源の基本周波数（５０Ｈｚまたは６０Ｈｚ）を含有していることにある。これは、飽和することなく低周波数に耐えるように変流器を設計する必要がある（変流器が大型で高価な構成要素になる）ことを意味する。本発明によるＯＣＣ実装形態は、このような限界を克服している。ＯＣＣには、その他の適切な電流検出方式を使用することも可能である。
【００２３】
単方向スイッチを用いた実装形態が構築され、優れた試験結果を示した。図５は、実用的な実装形態を示している。図６は、ＯＣＣ制御盤を示している。図には、図１，２に示された要素に対応する要素が示されている。図６のＯＣＣ制御盤上のコネクタＪ１は、図５の回路のコネクタＪ６に繋がる。ＳＣＣチップ４２に関しては、後ほど詳述される。
【００２４】
ＩＩ  ワンサイクル制御技術を用いたブリッジレスＰＦＣの実装形態
Ａ  はじめに
その単純性およびＥＭＩフィルタの小型性ゆえに、シングルスイッチＣＣＭ（continuous conduction mode；連続導通モード）ＰＦＣ（power factor correction；力率補正）は、ＰＦＣの用途に最も広く用いられているトポロジーである。この回路は、導通損失およびスイッチング損失が大きいので、入力線間電圧が低い場合は低効率である。ＰＦＣ回路のスイッチング損失は、スーパージャンクションＭＯＳＦＥＴおよびＳｉＣショットキーダイオードの開発に伴って大幅に改善された。
【００２５】
しかしながら、この回路は、今もなお、入力線間電圧が低い場合などに整流ブリッジの順電圧降下に見舞われ、高い導通損失を引き起こすことがある。整流ブリッジの導通損失を低減させるために、各種のトポロジーが開発されてきた。そのなかには、レンジ切り替えを必要とせず尚かつ単純性および高性能を呈するブリッジレスブーストＰＦＣも含まれる。入力整流ブリッジを使用しないブリッジレスＰＦＣは、従来のＰＦＣと比べて導通損失が少なくてすむ。
【００２６】
この回路構造は、単純ではあるものの、ＡＣ側にブーストインダクタを配置するがゆえに、回路によるＡＣ線間電圧およびインダクタ電流の検出が困難である。更に、ＡＣ側のインダクタ構造は、出力を入力ラインに対して浮動にするので、回路は、高いコモンモードノイズに見舞われる。
【００２７】
平均電流制御モードと比べると、ワンサイクル制御モードは、例えば乗算器を必要としない、入力電圧検出を必要としない、およびインダクタ電流検出を必要としないなどの多くの利点を、ブリッジレスＰＣＦ回路にもたらすことができる。したがって、ワンサイクル制御は、魅力的な解決策になりうる。
【００２８】
本発明の一態様にしたがって、ブリッジレスＰＦＣにおいてワンサイクル制御技術を実践する。ワンサイクル制御の使用は、ブリッジレスＰＦＣ回路の有する電圧検出および電流検出の両問題を解決することができる。実験の結果は、効率の向上および優れた力率補正機能の両方を示している。そして、ＥＭＩの結果は、回路ノイズの可制御性を示している。
【００２９】
Ｂ．ブリッジレスＰＦＣ回路
ブリッジレスＰＦＣ回路は、図１０に示されている。ブーストインダクタは、分割され、ＡＣ側に配置されることによって、ブースト構造を構成している。図１１には、正の半分のライン（線間電圧）のサイクルの等価回路が示されている。この半分のラインサイクルのあいだ、ＭＯＳＦＥＴ  Ｓ１およびブーストダイオードＤ１は、ブーストインダクタＬ１とともに、ブーストＤＣ／ＤＣコンバータを構成する。その一方で、ＭＯＳＦＥＴ  Ｓ２は、自身のボディダイオードによって動作している。入力電流は、ブーストコンバータによって、入力電圧に追従するように制御される。負の半サイクルのあいだも、回路の動作は類似である。したがって、各半サイクルでは、一方のＭＯＳＦＥＴがスイッチとして機能するあいだ、もう一方のＭＯＳＦＥＴは最低でもダイオードとして機能する。したがって、両方のＭＯＳＦＥＴを同じ信号で駆動することができる。
【００３０】
ブリッジレスＰＦＣと従来のＰＦＣとの相違が、表１に要約されている。これら二種類の回路の伝導経路を随時比較すると分かるように、ブリッジレスＰＦＣのインダクタ電流は、二つの半導体素子を通るだけなのに対して、従来のＰＦＣ回路のインダクタ電流は、三つの半導体素子を通る。表１に示されるように、ブリッジレスＰＦＣは、従来のＰＦＣの有する二つの低速ダイオードの代わりに１つのＭＯＳＦＥＴボディダイオードを使用している。いずれの回路もブーストＤＣ／ＤＣコンバータとして機能するので、スイッチング損失は同じであると考えられる。したがって、効率の向上程度は、二つの低速ダイオードとＭＯＳＦＥＴボディダイオードとの間の導通損失の相違に依存する。また、ブリッジレスＰＦＣは、従来のＰＦＣと比べて、導通損失を低減させるだけでなく構成要素の総数をも減少させている。
【００３１】
【表１】
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【００３２】
ブリッジレスＰＦＣ回路の使用による効率の向上程度を推定するため、理論解析に基づく損失の比較が実施される。ＭＯＳＦＥＴとしては、２２Ａ，６００Ｖに定格されたスーパージャンクションＭＯＳＦＥＴが選ばれ、ダイオードブリッジとしては、２５Ａ，６００Ｖに定格されたＧＢＰＣ２５０６Ｗが選ばれる。これらのデバイスの導通損失モデルを作成するために、曲線適合法が使用される。図１２に示されるように、９０Ｖの入力に対して出力を変動させた場合にこれらの二つのデバイスによって生成される導通損失が、インダクタ電流の瞬間電流に基づいて計算される。ブリッジレスＰＦＣは、全出力範囲のどの出力レベルでも、総効率を約１％向上させることができる。ＭＯＳＦＥＴのオン抵抗が小さいことを考慮すると、ＭＯＳＦＥＴのオン操作は、同期整流器内の導通損失を更に低減可能であると考えられる。したがって、ＭＯＳＦＥＴのボディダイオードおよびオン抵抗によって引き起こされる低めの電圧降下に基づいて、ＭＯＳＦＥＴの導通損失が再評価される。その計算結果は、図１３に示されている。これらの二つのケースの出力損失は、非常に似通っている。同期整流器は、低出力の際は僅かな向上を示すものの、その改善は、ＭＯＳＦＥＴの温度上昇に伴って打ち消される。これは、オン抵抗が、温度上昇に伴って増大するからである。同期整流器は、その複雑性を考慮すると、実装しないことが望まれる。
【００３３】
Ｃ．ブリッジレスＰＦＣ回路の利点
図１０に示されるように、ブリッジレスＰＦＣ回路は、入力ダイオードブリッジを有さず、ＡＣ側にブーストインダクタを配置されている。回路の出力と入力とが直結していないので、ブリッジレス回路は、例えば入力電圧検出、電流検出、およびＥＭＩノイズなど、幾つかの扱うべき問題を有する。
【００３４】
電圧検出および電流検出の問題は、ブリッジレスＰＦＣ回路の制御に関連している。これまでにも、従来のＰＦＣ回路のために、例えば平均電流モード制御、ピーク電流モード制御、およびワンサイクル制御など、幾つかの制御方法が開発されてきた。
【００３５】
平均電流モード制御は、その性能の高さおよび理解の容易さゆえに、最も広く用いられている制御方法である。コントローラは、電圧ループの出力電圧で入力電圧信号を乗算することによって電流基準を生成し、電流ループは、その電流基準に追従させるようにインダクタの平均電流を制御する。
【００３６】
ワンサイクル制御の場合は、コントローラは、電圧ループの出力電圧およびインダクタのピーク電流を使用して、各スイッチングサイクルのデューティサイクルを計算する。デューティサイクルは、ブースト回路の入力電圧と出力電圧との関係に関する要件を満たしているので、インダクタのピーク電流は、入力電圧の形状に自動的に追従する。こうして、力率補正機能が実現される。
【００３７】
１．  入力電圧の検出
従来のＰＦＣの場合は、入力電圧の検出が簡単である。図１４に示されるように、整流ブリッジが存在するので、整流された入力電圧は、分圧器を用いて直接検出することができる。ブリッジレスＰＦＣの場合は、整流ブリッジが存在しないので、入力電圧を検出するための分圧器を使用できる場所がない。電圧検出のための簡単な解決策は、図１５に示されるように、６０Ｈｚの変圧器を用いることである。しかしながら、この低周波数の変圧器は、大型であること、およびコストの問題ゆえに、キロワットレベルの電源の場合は許容不可能である。光結合器も、図１６に示されるように、容易に隔離を実現できるので、電圧検出手段の候補としてふさわしい。しかしながら、電圧検出の際の歪みを低減させるためには、広い動作範囲を有する高線形性の光結合器を使用する必要がある。このような光結合器は、実用的でなく、従来の分圧器による検出と比べて遙かに複雑である。
【００３８】
平均電流モード制御の場合は、検出された入力電圧に基づいて、インダクタ電流基準が生成される。したがって、入力電圧の検出が必要とされ、これは、高コスト化またはコンバータの大型化のいずれかを招く。しかしながら、ワンサイクル制御の場合は、インダクタのピーク電流と電圧ループの出力とが連携しあうので、入力電圧の検出が不要である。ワンサイクル制御の有するこの利点は、しかしながら、電圧検出が簡単である従来のＰＦＣ回路にとっては、あまり明白な利点になりえない。
【００３９】
ワンサイクル制御は、入力電圧の検出が複雑であるブリッジレスＰＦＣにとっては、より魅力的な制御方法になりえる。
【００４０】
２．  電流の検出
従来のＰＦＣの場合は、インダクタ電流の検出が極めて単純である。インダクタ電流は、図１７に示されるように、インダクタ電流の帰路にシャント抵抗を設けさえすれば、制御のコモングランドによって検出することができる。このような電流検出では、絶縁は不要となる。
【００４１】
ブリッジレスＰＦＣの場合は、インダクタの帰路が出力と同じグランドを共有していないので、絶縁式の検出方法が使用される。この場合も、電圧の検出と同様に、６０Ｈｚの変流器によって直接的に解決することができる。しかしながら、この低周波数の変流器は、信号に対して大きな位相後退を生成するので、制御入力電流は、入力電圧との間に位相差を生じる。したがって、このような電流検出は、力率を減少させる。
【００４２】
別の解決方法は、図１８に示されるように、差動モードの増幅器を使用する方法である。ＰＦＣ回路は、高スイッチング周波数および高出力電圧で切り替わるので、高コモンモード電圧は、電流信号内に余分なノイズを発生させる。電流検出用の電圧は、電力損失を最小限に抑えられるように低く設定されるので、力率は、電流検出ノイズによって損なわれる恐れがある。また、差動式の増幅器は、シャント抵抗による解決策と比べて遙かに高コストである。
【００４３】
あるいは、インダクタ電流は、スイッチおよびダイオードの電流をもとに再構築することができる。図１９を参照せよ。インダクタ電流用の伝導経路は別途設けられるので、電流の検出には三つの変流器が必要とされる。
【００４４】
平均電流モード制御の場合は、電流ループ用にインダクタ平均電流が必要とされる。しかしながら、ワンサイクル制御の場合は、制御用にインダクタのピーク電流が必要とされるだけである。これは、電流検出を単純化することができる。インダクタのピーク電流は、ＭＯＳＦＥＴと併せて直列変流器を使用することによって、容易に検出することができる。また、変流器の使用は、シャント抵抗に起因して生じる電力損失を更に低減させることができる。したがって、ワンサイクル制御は、電圧検出の場合と同様に、電流検出方法が単純である従来のＰＦＣ回路にとっては、さほど魅力的な解決方法になりえない。しかしながら、電流検出が複雑であるブリッジレスＰＦＣにとっては、最も魅力的な制御方法である。
【００４５】
３．  ＥＭＩノイズ
ＥＭＩノイズの問題は、電力段の構造に依存する。従来のＰＦＣの場合は、出力電圧のグランドは、整流ブリッジを通じて常に入力ラインに繋がれている。したがって、図２０に示されるように、コモンモードノイズに寄与する寄生コンデンサは、ＭＯＳＦＥＴのドレインとグランドとの間に位置する寄生コンデンサのみである。ブリッジレスＰＦＣの場合は、整流ブリッジは存在せず、出力電圧は入力ＡＣラインに対してフローティング（絶縁）である。したがって、図２１に示されるように、ＭＯＳＦＥＴのドレインとグランドとの間の寄生コンデンサＣｄ１，Ｃｄ２だけでなく、出力端子とグランドとの間の寄生コンデンサＣｎ，Ｃｐも、コモンモードノイズに寄与する。シミュレーションの結果が、図２２に示されている。ＭＯＳＦＥＴドレインとグランドとの間の寄生コンデンサのｄｖ／ｄｔであるＶｃｄ１およびＶｃｄ２は、逆極性である。したがって、ノイズ消去は、寄生容量を注意深く設定することによって実現することができる。これに対して、出力端子とグランドとの間の寄生コンデンサのｄｖ／ｄｔであるＶｐ，Ｖｎは、同極性であるので、ノイズ消去は実現不可能である。これらのコンデンサは、ＰＦＣ段の寄生素子の出力のみならず、負荷の入力も含む。この点を考慮すると、コモンモードノイズは、従来のＰＦＣ回路と比べて遙かに悪化する可能性がある。
【００４６】
Ｄ．  試験的な実装形態
以上の解析に基づいて、ブリッジレスＰＦＣ回路は、回路構成の単純化および効率の向上の両方を実現することができる。また、ワンサイクル制御は、ブリッジレスＰＦＣ回路にとって、最も魅力的な制御方法である。試作品として、５００Ｗで、１００ｋＨｚのスイッチング周波数で、且つユニバーサルライン入力であるブリッジレスＰＦＣ回路が設計され、ワンサイクル制御が実施された場合を考える。この試作品では、６００Ｖ＆２２ＡのスーパージャンクションＭＯＳＦＥＴと、６００Ｖ＆４ＡのＳｉＣダイオードが使用された。また、同様のデバイスを用いた従来のＰＦＣ回路も、ベンチマークとして作成された。
【００４７】
図２３は、入力電圧および入力電流の波形を示している。入力電流は、入力電圧に完全に追従する。したがって、力率補正機能は、ワンサイクルコントローラを使用して実現される。また、図２４は、９０Ｖの線間電圧を入力した場合について、これら二種類の回路の効率を比較した結果を示している。効率の向上は、全出力範囲にわたって約１％である。これは、理論解析とほぼ一致する。図２５は、フルの出力に対して入力線間電圧を変動させた場合の力率を示している。高い力率は、入力線間電圧の全範囲にわたってワンサイクル制御を使用することによって実現される。また、ブリッジレスＰＦＣ回路および従来のＰＦＣ回路のＥＭＩ特性を比較して、その結果を図２６，２７に示した。実験結果から分かるように、ブリッジレスＰＦＣ回路のノイズは、低周波数の領域では、従来のＰＦＣ回路のノイズに類似している。ブリッジレスＰＦＣ回路のノイズは、高周波数の領域では僅かに高ノイズを呈するものの、概して制御可能である。
【００４８】
Ｅ．  要約
ブリッジレスＰＦＣ回路は、入力整流器が不要であり、より高い効率を実現することができる。理論解析に基づくと、この回路からは、１％の効率の向上を見込むことができる。回路は、電圧検出および電流検出の問題に対処しており、ワンサイクル制御は、簡単で且つ高性能の解決策を提供する。実験結果は、ワンサイクル制御が簡単であること、および力率が高いことを示しているうえ、更に、ブリッジレスＰＦＣ回路が従来のＰＦＣ回路と比べて１％の効率の向上を可能にすることを証明している。ブリッジレスＰＦＣ回路は、依然としてＥＭＩノイズを有するものの、そのノイズは制御可能であり、従来のＰＦＣ回路のＥＭＩに類似している。
【００４９】
ＩＩＩ  提案されたワンサイクル制御ＰＦＣ  ＩＣ
以下は、上述された発明の実施形態で用いるべく提案されたＯＣＣチップに関する説明である。
Ａ．  特徴
●「ワンサイクル制御」によるＰＦＣ
●連続導通モードのブースト型ＰＦＣ
●線間電圧の検出が不要
●プログラマブルなスイッチング周波数（５０〜２００ｋＨｚ）
●プログラマブルな過電圧保護
●ブラウンアウト保護
●サイクルごとのピーク電流制限
●ソフトスタート
●ユーザ起動の極低電力「スリープモード」
●開ループ保護
●最大９８％のデューティサイクル制限
●ユーザプログラマブルな固定周波数動作
●周波数範囲に対して１５０〜３５０ｎｓの最短オフ時間
●ＶＣＣ低電圧ロックアウト
●出力低電圧シャットダウン
●１．５Ａのピークを得ることができる１８Ｖのゲート駆動
●マイクロパワースタートアップ（＜２００μＡ）
●ラッチ排除性およびＥＳＤ保護
【００５０】
Ｂ．  説明
提案された力率補正（ＰＦＣ）制御ＩＣは、広範囲の入力線間電圧にわたって連続導通モード（ＣＣＭ）で動作するように設計されている。このＩＣは、「ワンサイクル制御」（ＯＣＣ）技術に基づいており、力率補正についてコスト効率の高い解決策を提供する。この制御方法は、従来の解決策よりも優れたシステム性能を可能にする一方で、構成要素数、ＰＣＢ領域、および設計時間の大幅な低減を可能にする。このＩＣは、完全に保護されており、既存の解決策で必要とされるようなノイズに敏感でありがちな線間電圧の検出の必要性を排除する。
【００５１】
このＩＣの特徴は、プログラマブルなスイッチング周波数と、プログラマブルな専用の過電圧保護と、ソフトスタートと、サイクルごとのピーク電流制限と、ブラウンアウトと、開ループと、ＵＶＬＯと、マイクロパワースタートアップ電流とを含む。また、待機電力を低く抑える（エナジースター、グリーンパワー、ブルーエンジエル等など）ためには、ＯＶＰピンを１Ｖ未満に引き下げることによって、ＩＣを、総電流消費が２００μＡ未満のスリープモードに駆動することができる。
【００５２】
図２８は、提案されたＩＣの適用例を示したブロック図である。この例において、提案されたＩＣは、図１に示されるような整流型のＰＦＣ回路で用いられる。
【００５３】
図２９は、提案されたＩＣのブロック図である。
【００５４】
図３０は、リードの割り当ておよび定義を示した表である。
【００５５】
パッケージは、８リードＳＯＩＣであると好都合である。
【００５６】
Ｃ．  ピンの定義
ＣＯＭピン（グランド）
これは、集積制御回路のグランド電位ピンである。内部のデバイスは、いずれもこの点を基準にしている。
【００５７】
ＶＦＢピン（出力電圧のフィードバック）
ブーストコンバータの出力電圧は、抵抗分割器を介して検出され、出力電圧誤差増幅器の反転入力端子であるこのピンに供給される。この分割器列のインピーダンスは、増幅器の入力バイアス電流に起因して大きな誤差を導入することのないように、充分に低い値でなければならず、更に、電力損失を最小限に抑えられるように、充分に低い値でなければならない。外部分割器のインピーダンスの標準値は、１ＭΩである。誤差増幅器は、高インピーダンス出力を生じる相互コンダクタンス型の増幅器であるので、入力分割器列と補償フィードバックコンデンサとの相互作用を排除し、増幅器の低インピーダンス出力を原因とする分割器列の負荷を低減させるだけでなく、誤差増幅器出力のノイズ排除性を増大させる。
【００５８】
ＣＯＭＰピン（電圧増幅器の出力）
このピンからグランドに至る外部回路は、システムの電圧ループを補償する。この補償は、システム設計者によって設計され、システム仕様によって指示される。これは、電圧誤差増幅器の出力であり、この補償ネットワークは、ソフトスタート時間を指示する。また、このピンは、外部回路を介して接地されることによって、コンバータのシャットダウン特性を提供するために用いることも可能である。
【００５９】
ＧＡＴＥピン
これは、ＩＣのゲート駆動出力である。この駆動電圧は、最大１８Ｖであるように内部で制限され、上昇時間および降下時間に対応して±１．５Ａをピークとする駆動電流を提供する。
【００６０】
ＦＲＥＱピン
これは、ユーザプログラマブルな周波数ピンである。周波数は、このピンからＣＯＭピンに至る外部抵抗によってプログラムされる。この制御ＩＣの動作スイッチング周波数範囲は、５０〜２００ｋＨｚである。
【００６１】
ＩＳＮＳピン（電流検出の入力）
このピンは、反転した電流検出入力＆ピーク電流制限である。このピンにおける電圧は、システムの電流検出抵抗の両端で検出される負の電圧降下であり、電流検出アンプによって増幅される平均インダクタ電流を表している。駆動パルスは、この電圧が基準電圧に達した時点で終結され、そうして、「サイクルごとの」保護を可能にする。比較器の入力における電圧が閾値未満に減少すると、駆動パルスは、次のクロックサイクルでリセットされる。この保護回路は、比較器の下流側にリーディング・エッジ・ブランキング回路を組み入れることによって、保護プロセスのノイズ排除性を向上させる。電流検出アンプの出力は、加算増幅器の反転入力にも供給される。加算増幅器は、この電圧に出力電圧誤差増幅器の出力を加算して、式：Ｖm−ｋ・ＩS・ＲSに相当する電圧を出力する。
【００６２】
このとき、Ｖm＝誤差増幅器出力電圧で、
ＩS＝平均インダクタ電流で、
ＲS＝システム電流検出抵抗である。
【００６３】
ＶＣＣピン
これは、ＩＣの電源電圧ピンである。このピンは、低電圧ロックアウト回路用の検出ノードである。このピンを最小ターンオフ閾値電圧未満に引き下げれば、ＩＣにダメージを及ぼすことなくＩＣをオフにすることができる。このピンは、内部において電位を固定されていない。
【００６４】
ＯＶＰピン
このピンは、過電圧保護比較器に対する入力である。比較器の閾値は、ＶＲＥＦの１０６％であるように内部でプログラムされ、これは、基準出力電圧の１０６％である閾値に相当する。抵抗分割器は、このピンを出力電圧からＣＯＭへと供給し、閾値を上回るたびにゲート駆動を阻止する。正常動作は、このピンにおける電圧レベルがピン閾値未満に減少したときに、（ヒステリシスを伴って）再開する。このピンは、また、電圧レベルを（概して）０．５Ｖ未満に引き下げることによってＩＣ「スリープ」モードをアクティブにするためにも使用される。
【００６５】
Ｄ．  動作の状態
図３１は、動作の状態および各状態間の遷移を示した流れ図である。以下で詳細に説明される。
ＵＶＬＯモード
ＡＣ線間電圧が０ボルトから上昇するとき、ＩＣは、ＶＣＣピン上の電圧がＶＣＣターンオン閾値電圧：ＶＣＣ  ＯＮを超えるまで、ＵＶＬＯ状態にとどまる。ＩＣがＵＶＬＯ状態にとどまるあいだ、ゲート駆動回路は非アクティブ状態にあり、ＩＣは零入力電流ＩＣＣ  ＳＴＮＤＢＹを受け入れる。ＵＶＬＯモードは、ＩＣ電源電圧条件：ＶＣＣ＜ＶＣＣ  ＵＶＬＯが満たされさえすれば、その他のどの動作状態からも到達可能である。ＶＣＣ  ＵＶＬＯモードのタイミング図については、図３２を参照せよ。
【００６６】
スタンバイモード
電源電圧がＶＣＣ  ＯＮを超え、且つ、ＶＦＢピン電圧がＶＲＥＦの２０％未満であるとき、ＩＣはスタンバイ状態にある。この状態では、発振器が動作しており、全ての内部回路がバイアス状態にある。しかしながら、ゲートは非アクティブ状態にあり、ＩＣはＩＣＣ  ＳＴＮＤＢＹを受け入れる。この状態は、ＯＶＰを除くその他のどの動作状態からも到達可能である。このＩＣがこの状態に入るのは、正常モードで動作しているときまたはピーク電流制限フォールト状態にあるときに、ＶＦＢピン電圧がＶＲＥＦの５０％まで減少した場合、または、ソフトスタートモードで動作しているときに、ＶＦＢピン電圧がＶＲＥＦの２０％まで減少した場合である。これは、過熱フォールト状態の場合に入る動作状態でもある。
【００６７】
ソフトスタートモード
この状態は、ＶＣＣ電圧がＶＣＣ  ＯＮを超え、且つ、ＶＦＢピン電圧がＶＲＥＦの２０％を超えたときにアクティブになる。ソフトスタート時間は、デューティサイクルが０から最大値まで線形増加するために必要とされる時間として定められ、これは、ＣＯＭＰピンからＣＯＭピンに至る電圧ループ補償回路について選択された値に依存する。ソフトスタートサイクルの間中、電圧誤差増幅器の出力（ＣＯＭＰピン）は、補償ネットワークを通じて充電される。これは、このノードにおける電圧を線形増加させ、ひいては、ゲート駆動のデューティサイクルを０から線形増加させる。この制御されたデューティサイクルの増加は、スタートアップ状態にあるときに入力電流の振幅の線形増加に伴って生じるシステム構成要素のひずみを低減させる。
【００６８】
正常モード
ＩＣは、ソフトスタートの遷移が完了するとともに正常動作モードに入ると見なされる。この時点で、ゲート駆動は切り替わり、ＩＣは、電源電圧源から最大値ＩＣＣ  ＡＧを受け入れる。故障（フォールト）によるシャットダウンが生じて保護回路が作動された場合、または電源電圧がＵＶＬＯターンオフ閾値：ＶＣＣ  ＵＶＬＯ未満に降下した場合は、ＩＣは、ソフトスタート手順を新たに開始する。
【００６９】
フォールト保護モード
フォールトモードは、保護回路のいずれかが作動されたときにアクティブになる。ＩＣ保護回路は、電源電圧低電圧ロックアウト（ＵＶＬＯ）回路、出力過電圧保護（ＯＶＰ）回路、開ループ保護（ＯＬＰ）回路、出力低電圧保護（ＯＵＶ）回路、およびピーク電流制限保護（ＩＰＫＬＩＭＩＴ）回路を含む。
【００７０】
ＯＬＰモード、ソフトスタートモード、正常モード、ＯＶＰモード、スタンバイモード、およびＯＵＰモードのタイミング図については、図３３を参照せよ。
【００７１】
スリープモード
スリープモードは、ＯＶＰピンを（概して）０．７Ｖ未満に引き下げることによって開始される。このモードにあるとき、ＩＣは、基本的にシャットダウンしており、非常に弱い零入力電流を引き入れる。
【００７２】
Ｅ．概要
制御ＩＣは、連続導通モードもとで固定周波数で動作する力率補正用のブーストコンバータを対象としたものである。ＩＣは、基本的に、内側の電流ループおよび外側の電圧ループの二つのループで動作する。内側の電流ループは、高速で且つ高信頼性であり、電流基準を生成するために入力電圧を検出する必要がない。この内側の電流ループは、パルス幅変調器のデューティサイクルが入力線間電圧に依存する特性に基づいて、平均入力電流の正弦波形を維持することによって、対応する入力線間電流を決定する。したがって、電流ループは、付加された入力電圧信号を利用して、平均入力電流を入力電圧に追従させる。連続導通モードの動作が維持される限りこのような動作が行われる。インダクタのインダクタンスが有限であることを考慮すると、ラインサイクルがゼロとの交点に近づき、コンバータが非常に軽い負荷で動作するようになるにつれ、電流波形は若干の歪みを生じる。これらの動作条件のもとで得られる高調波電流は、クラスＤの規格：ＥＮ６１０００−３−２の対象内であるので、問題にならない。外側の電圧ループは、ブーストコンバータの出力電圧を制御し、出力電圧誤差増幅器は、その出力で電圧を生成する。これは、積算器の増加の傾きを、ひいては平均入力電流の振幅を直接に制御する。したがって、これら二つの制御要素の組み合わせは、入力電流の振幅および形状を、入力電圧に比例するように、且つ入力電圧と同相になるように制御する。ＩＣは、保護回路を用いることによって、意図する用途における強健な動作、ならびにシステムレベルの過電流、過電圧、低電圧、およびブラウンアウトの各状態からの保護を可能にする。
【００７３】
ＩＣ電源
ＵＶＬＯ回路は、ＶＣＣピンを監視して、ＶＣＣピンの電圧がＵＶＬＯターンオン閾値：ＶＣＣ  ＯＮに達するまでのあいだ、ゲート駆動信号を非アクティブに維持する。ＶＣＣ電圧がこの閾値を超えたときに、もしＶＦＢピン電圧がＶＲＥＦの２０％を上回っている場合は、ゲート駆動は、ソフトスタート機能による制御のもとで切り替えを開始する。ソフトスタート機能は、出力電圧誤差増幅器の要求に応じてパルス幅をその最大値まで徐々に増加させる。ＶＣＣピンにおける電圧がＵＶＬＯターンオフ閾値：ＶＣＣ  ＵＶＬＯを下回るまで降下したときは、ＩＣはオフにされ、ゲート駆動は終結される。プロセスを再開させてソフトスタートモードへの移行を実現するためには、再びＶＣＣピン電圧にターンオン閾値を上回らせる必要がある。
【００７４】
ソフトスタート
増大するデューティサイクルを時間の関数として線形制御するために、ソフトスタートプロセスは、出力電圧誤差増幅器の上昇率を制御する。ソフトスタート時間は、基本的に、選択された電圧誤差増幅器補償要素によって制御されるので、ある程度までは、所望のループ交差周波数に基づいてユーザによってプログラム可能である。
【００７５】
周波数の選択
発振器は、ＦＲＥＱピンにある外部抵抗によってＩＣのスイッチング周波数をプログラム可能であるように設計される。この設計は、選択される抵抗値に応じて最小動作周波数および最大動作周波数を５０〜２００ｋＨｚの範囲に収めるという、最小値／最大値に関する制約を取り入れたものである。
【００７６】
ゲート駆動
ゲート駆動出力は、用途に固有な電力スイッチを効率良く駆動するのに充分な駆動能力を有するトーテムポールドライバ（すなわちＩＲＦＢ２２Ｎ６０Ｃ３またはそれと同等のもの）であることが可能である。
【００７７】
以上では、具体的な実施形態に基づいた発明の説明を行ってきたが、当業者ならば明らかなように、その他に多くの変形態様および変更態様、ならびにその他の使用形態が可能である。したがって、本発明は、本明細書に記載された具体的な開示内容に限定されるものではない。
【図面の簡単な説明】
【００７８】
【図１】入力整流ブリッジと、電圧ループおよび電流ループによって制御される下流側のブーストスイッチングコンバータと、を有する従来のＰＦＣ回路を示した図である。
【図２】本発明の一実施形態にしたがったブリッジレスブーストＰＦＣ回路を示した回路略図である。
【図３】本発明の一実施形態にしたがったブリッジレスブーストＰＦＣ回路について、その多相の一実装形態を示した図である。
【図４】双方向ＭＯＳＦＥＴまたはＧａＮデバイスなどの双方向スイッチを使用した、本発明の一実施形態にしたがったブリッジレスブーストＰＦＣ回路について、その一実装形態を図式的に示した図である。
【図５】本発明の一実施形態にしたがったブリッジレスブーストＰＦＣ回路について、その実用的な実装形態を示した図である。
【図５−１】本発明の一実施形態にしたがったブリッジレスブーストＰＦＣ回路について、その実用的な実装形態を示した図である。
【図５−２】本発明の一実施形態にしたがったブリッジレスブーストＰＦＣ回路について、その実用的な実装形態を示した図である。
【図５−３】本発明の一実施形態にしたがったブリッジレスブーストＰＦＣ回路について、その実用的な実装形態を示した図である。
【図５−４】本発明の一実施形態にしたがったブリッジレスブーストＰＦＣ回路について、その実用的な実装形態を示した図である。
【図６】図５の回路で用いられるＯＣＣ制御盤を示した図である。
【図７】ＰＦＣ機能用にアナログ乗算器を用いた従来技術のＰＦＣトポロジーを示した図である。
【図８】従来技術によるもう一つの単相デュアルブーストトポロジーを示した図である。
【図９】本発明の一実施形態にしたがった、ワンサイクル制御を用いたもう一つのブリッジレスブーストＰＦＣ回路を示した図である。
【図１０】本発明の一実施形態にしたがったブリッジレスＰＦＣ回路ブーストを示した概略図である。
【図１１】図１０の回路について、線間電圧サイクルの正の部分に相当する場合を示した回路図である
【図１２】９０Ｖの入力に対して出力を変動させた場合に従来のＰＦＣおよび本発明のブリッジレスＰＦＣによって生成される導通損失を示したグラフである。
【図１３】ＭＯＳＦＥＴボディダイオードの導通損失と、同期整流器における導通損失とを対比したグラフである。
【図１４】従来のＰＦＣにおいて分圧器を使用して行われる入力電圧検出を示した図である。
【図１５】電圧検出に使用される６０Ｈｚの変圧器を示した図である。
【図１６】電圧検出に使用される光結合器を示した図である。
【図１７】従来のＰＦＣにおいてシャント抵抗を使用して行われるインダクタ電流検出を示した図である。
【図１８】差動モードの増幅器を使用して行われる電流検出を示した図である。
【図１９】スイッチおよびダイオードの電流をもとにインダクタ電流が再構築される電流検出を示した図である。
【図２０】従来のＰＦＣにおいてコモンモードノイズに寄与する寄生コンデンサを示した図である。
【図２１】ブリッジレスＰＦＣにおいてコモンモードノイズに寄与する寄生コンデンサを示した図である。
【図２２】コモンモードノイズのシミュレーション結果を示した図である。
【図２３】ブリッジレスＰＦＣにおける入力電圧および入力電流の波形を示した図である。
【図２４】従来のＰＦＣとブリッジレスＰＦＣとの間で効率を比較した図である。
【図２５】フルの出力に対して入力線間電圧を変動させた場合のブリッジレスＰＦＣの力率を示した図である。
【図２６】比較のために、ブリッジレスＰＦＣにおけるＥＭＩノイズを示した図である。
【図２７】比較のために、従来のＰＦＣ回路におけるＥＭＩノイズを示した図である。
【図２８】提案されたＩＣをＰＦＣ回路に適用した例を示したブロック図である。
【図２９】図２８に示されたＩＣのブロック図である。
【図３０】リードの割り当ておよび定義を示した表である。
【図３１】ＩＣの動作の状態および各状態間の遷移を示した流れ図である。
【図３２】ＩＣにおけるＶＣＣ  ＵＶＬＯモードのタイミング図である。
【図３３】ＩＣにおけるＯＬＰモード、ソフトスタートモード、正常モード、ＯＶＰモード、スタンバイモード、およびＯＵＰモードのタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【国際調査報告】
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