(57)【要約】  集積回路パッケージが、リードワイアと１つまたは複数の入出力（Ｉ／Ｏ）パッケージピンとの接続から形成されるインダクタループを含む。一実施形態では、インダクタループは、集積回路チップ上の第１のボンディングパッドをパッケージの第１のＩ／Ｏピンに接続する第１および第２のワイアと、チップ上の第２のボンディングパッドをパッケージの第２のＩ／Ｏピンに接続する第３および第４のワイアとから形成される。インダクタループを完成するために、第１のＩ／Ｏピンと第２のＩ／Ｏピンは、ピン間の第３の導体によって接続される。第３の導体は、１つまたは複数のボンディングワイアを含むことができ、Ｉ／Ｏピンは、互いに隣接するものであることが好ましい。しかし、ループは、例えばループ長要件、空間の考慮すべき点、および／または他の設計要因もしくは機能要因に基づいて、Ｉ／Ｏピンの非隣接接続から形成することができる。他の実施形態では、第１のＩ／Ｏピンと第２のＩ／Ｏピンの間の接続が、Ｉ／Ｏピンに単一構造を持たせることによって確立される。他の実施形態では、第１のＩ／Ｏピンと第２のＩ／Ｏピンの間の接続が、パッケージ基板の表面上に、またはこの基板内に位置するメタライゼーション層によって確立される。集積回路パッケージの境界線内でインダクタループを形成することにより、空間要件における実質的な削減が実現され、これは小型化を促進する。また、集積回路は、その少なくとも１つのパラメータがパッケージのインダクタループの長さによって制御される様々なシステムのいずれか１つで実装することができる。
2007504716.tif 000002
【特許請求の範囲】
【請求項１】
集積回路チップと、
インダクタループであって、
（ａ）前記チップ上の第１のボンディングパッドをパッケージの第１の入出力ピンに接続する第１および第２の導体と、
（ｂ）前記チップ上の第２のボンディングパッドをパッケージの第２の入出力ピンに接続する第３の導体および第４の導体のうち少なくとも１つと、
（ｃ）前記第１の入出力ピンを前記第２の入出力ピンに接続する第５の導体とを含むインダクタループとを備えることを特徴とする半導体パッケージ。
【請求項２】
前記第１、第２、第３、第４の導体は、ボンディングワイアであることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記第５の導体は、前記パッケージの基板と共にメタライゼーション層を含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記メタライゼーション層は、前記基板の表面上にあることを特徴とする請求項３に記載の半導体パッケージ。
【請求項５】
前記メタライゼーション層が前記基板の表面下の層内で含まれることを特徴とする請求項３に記載の半導体パッケージ。
【請求項６】
前記第５の導体は、前記第１の入出力ピンを前記第２の入出力ピンに接続する少なくとも１本のボンディングワイアを含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項７】
前記第５の導体は、少なくとも２本のボンディングワイアを含むことを特徴とする請求項６に記載の半導体パッケージ。
【請求項８】
前記第１の入出力ピンと前記第２の入出力ピンは、隣接するピンであることを特徴とする請求項１に記載の半導体パッケージ。
【請求項９】
前記第１の入出力ピンと前記第２の入出力ピンが、少なくとも第３の入出力ピンによって分離されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項１０】
集積回路チップと、
インダクタループであって、
（ａ）前記チップ上の第１のボンディングパッドをパッケージの第１の入出力ピンに接続する第１および第２の導体と、
（ｂ）前記チップ上の第２のボンディングパッドをパッケージの第２の入出力ピンに接続する第３の導体および第４の導体のうち少なくとも１つとを含むインダクタループとを備え、
前記第１の入出力ピンと前記第２の入出力ピンが、隣接し、互いに接触することを特徴とする半導体パッケージ。
【請求項１１】
前記第１、第２、第３、第４の導体は、ボンディングワイアであることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１２】
集積回路チップと、
インダクタループであって、
（ａ）前記チップ上の第１のボンディングパッドをパッケージの第１の入出力ピンに接続する第１および第２の導体と、
（ｂ）前記チップ上の第２のボンディングパッドをパッケージの第２の入出力ピンに接続する第３の導体および第４の導体のうち少なくとも１つとを含むインダクタループとを備え、
前記第１の入出力ピンと前記第２の入出力ピンが単一構造を有することを特徴とする半導体パッケージ。
【請求項１３】
前記第１、第２、第３、第４の導体は、ボンディングワイアであることを特徴とする請求項１２に記載の半導体パッケージ。
【請求項１４】
位相ロックループを含む集積回路チップと、
前記位相ロックループの出力周波数に対応する長さを有するインダクタループであって、
（ａ）前記チップ上の第１のボンディングパッドをパッケージの第１の入出力ピンに接続する第１および第２の導体と、
（ｂ）前記チップ上の第２のボンディングパッドをパッケージの第２の入出力ピンに接続する第３の導体および第４の導体のうち少なくとも１つと、
（ｃ）前記第１の入出力ピンを前記第２の入出力ピンに接続する第５の導体とを含むインダクタループとを備えることを特徴とする半導体パッケージ。
【請求項１５】
前記第１、第２、第３、第４の導体は、ボンディングワイアであることを特徴とする請求項１４に記載の半導体パッケージ。
【請求項１６】
前記第５の導体は、前記パッケージの基板と共にメタライゼーション層を含むことを特徴とする請求項１４に記載の半導体パッケージ。
【請求項１７】
前記メタライゼーション層は、前記基板の表面上にあることを特徴とする請求項１６に記載の半導体パッケージ。
【請求項１８】
前記メタライゼーション層が前記基板の表面下の層内で含まれることを特徴とする請求項１６に記載の半導体パッケージ。
【請求項１９】
前記第５の導体は、前記第１の入出力ピンを前記第２の入出力ピンに接続する少なくとも１本のボンディングワイアを含むことを特徴とする請求項１４に記載の半導体パッケージ。
【請求項２０】
前記第５の導体は、少なくとも２本のボンディングワイアを含むことを特徴とする請求項１９に記載の半導体パッケージ。
【請求項２１】
前記第１の入出力ピンと前記第２の入出力ピンは、隣接するピンであることを特徴とする請求項１４に記載の半導体パッケージ。
【請求項２２】
前記第１の入出力ピンと前記第２の入出力ピンが、少なくとも第３の入出力ピンによって分離されることを特徴とする請求項１４に記載の半導体パッケージ。
【請求項２３】
位相ロックループを含む集積回路チップと、
前記位相ロックループの出力周波数に対応する長さを有するインダクタループであって、
（ａ）前記チップ上の第１のボンディングパッドをパッケージの第１の入出力ピンに接続する第１および第２の導体と、
（ｂ）前記チップ上の第２のボンディングパッドをパッケージの第２の入出力ピンに接続する第３の導体および第４の導体のうち少なくとも１つとを含むインダクタループとを備え、
前記第１の入出力ピンと前記第２の入出力ピンが、隣接し、互いに接触することを特徴とする半導体パッケージ。
【請求項２４】
前記第１、第２、第３、第４の導体は、ボンディングワイアであることを特徴とする請求項２３に記載の半導体パッケージ。
【請求項２５】
位相ロックループを含む集積回路チップと、
前記位相ロックループの出力周波数に対応する長さを有するインダクタループであって、
（ａ）前記チップ上の第１のボンディングパッドをパッケージの第１の入出力ピンに接続する第１および第２の導体と、
（ｂ）前記チップ上の第２のボンディングパッドをパッケージの第２の入出力ピンに接続する第３の導体および第４の導体のうち少なくとも１つとを含むインダクタループとを備え、
前記第１の入出力ピンと前記第２の入出力ピンが単一構造を有することを特徴とする半導体パッケージ。
【請求項２６】
前記第１、第２、第３、第４の導体は、ボンディングワイアであることを特徴とする請求項２５に記載の半導体パッケージ。
【請求項２７】
２つの出力ノードを有する能動発振器と、
前記出力ノードに結合されたインダクタループと、
コンデンサと、抵抗と、第１のスイッチとを含み、前記出力ノードの１つに結合された少なくとも１つの容量性回路であって、前記抵抗が、前記第１のスイッチが開いているとき前記コンデンサにバイアス電圧を送り、前記第１のスイッチが、前記コンデンサを前記能動発振器の前記出力ノードに結合し、分断し、前記能動発振器および容量性回路が、集積回路チップを含む半導体パッケージ内で含まれる、容量性回路とを備え、前記インダクタループが、
（ａ）前記チップ上の第１のボンディングパッドを前記パッケージの第１の入出力ピンに接続する第１および第２の導体と、
（ｂ）前記チップ上の第２のボンディングパッドを前記パッケージの第２の入出力ピンに接続する第３の導体および第４の導体のうち少なくとも１つと、
（ｃ）前記第１の入出力ピンを前記第２の入出力ピンに接続する第５の導体とを含むことを特徴とする発振器回路。
【請求項２８】
前記第１、第２、第３、第４の導体は、ボンディングワイアであることを特徴とする請求項２７に記載の発振器回路。
【請求項２９】
前記第５の導体は、前記パッケージの基板と共にメタライゼーション層を含むことを特徴とする請求項２７に記載の発振器回路。
【請求項３０】
前記メタライゼーション層は、前記基板の表面上にあることを特徴とする請求項２９に記載の発振器回路。
【請求項３１】
前記メタライゼーション層が前記基板の表面下の層内で含まれることを特徴とする請求項２９に記載の発振器回路。
【請求項３２】
前記第５の導体は、前記第１の入出力ピンを前記第２の入出力ピンに接続する少なくとも１本のボンディングワイアを含むことを特徴とする請求項２７に記載の発振器回路。
【請求項３３】
前記第５の導体は、少なくとも２本のボンディングワイアを含むことを特徴とする請求項３２に記載の発振器回路。
【請求項３４】
前記第１の入出力ピンと前記第２の入出力ピンは、隣接するピンであることを特徴とする請求項２７に記載の発振器回路。
【請求項３５】
前記第１の入出力ピンと前記第２の入出力ピンが、少なくとも第３の入出力ピンによって分離されることを特徴とする請求項２７に記載の発振器回路。
【請求項３６】
２つの出力ノードを有する能動発振器と、
前記出力ノードに結合されたインダクタループと、
コンデンサと、抵抗と、第１のスイッチとを含み、前記出力ノードの１つに結合された少なくとも１つの容量性回路であって、前記抵抗が、前記第１のスイッチが開いているとき前記コンデンサにバイアス電圧を送り、前記第１のスイッチが、前記コンデンサを前記能動発振器の前記出力ノードに結合し、分断し、前記能動発振器および容量性回路が、集積回路チップを含む半導体パッケージ内で含まれる、容量性回路とを備え、前記インダクタループが、
（ａ）前記チップ上の第１のボンディングパッドを前記パッケージの第１の入出力ピンに接続する第１および第２の導体と、
（ｂ）前記チップ上の第２のボンディングパッドを前記パッケージの第２の入出力ピンに接続する第３の導体および第４の導体のうち少なくとも１つとを含むインダクタループとを備え、
前記第１の入出力ピンと前記第２の入出力ピンが、隣接し、互いに接触することを特徴とする発振器回路。
【請求項３７】
前記第１、第２、第３、第４の導体は、ボンディングワイアであることを特徴とする請求項３６に記載の発振器回路。
【請求項３８】
２つの出力ノードを有する能動発振器と、
前記出力ノードに結合されたインダクタループと、
コンデンサと、抵抗と、第１のスイッチとを含み、前記出力ノードの１つに結合された少なくとも１つの容量性回路であって、前記抵抗が、前記第１のスイッチが開いているとき前記コンデンサにバイアス電圧を送り、前記第１のスイッチが、前記コンデンサを前記能動発振器の前記出力ノードに結合し、分断し、前記能動発振器および容量性回路が、集積回路チップを含む半導体パッケージ内で含まれる、容量性回路とを備え、前記インダクタループが、
（ａ）前記チップ上の第１のボンディングパッドを前記パッケージの第１の入出力ピンに接続する第１および第２の導体と、
（ｂ）前記チップ上の第２のボンディングパッドを前記パッケージの第２の入出力ピンに接続する第３の導体および第４の導体のうち少なくとも１つとを含むインダクタループとを備え、
前記第１の入出力ピンと前記第２の入出力ピンが単一構造を有することを特徴とする発振器回路。
【請求項３９】
前記第１、第２、第３、第４の導体は、ボンディングワイアであることを特徴とする請求項３８に記載の発振器回路。
【請求項４０】
２つの出力ノードを有する能動発振器と、
前記出力ノードに結合されたインダクタループと、
コンデンサと、抵抗と、第１のスイッチとを含み、前記出力ノードの１つに結合された少なくとも１つの容量性回路であって、前記抵抗が、前記第１のスイッチが開いているとき前記コンデンサにバイアス電圧を送り、前記第１のスイッチが、前記コンデンサを前記能動発振器の前記出力ノードに結合し、分断し、前記能動発振器および容量性回路が、集積回路チップを含む半導体パッケージ内で含まれる、容量性回路とを備え、前記インダクタループが、
（ａ）前記チップ上の第１のボンディングパッドを前記パッケージの第１の入出力ピンに接続する第１および第２の導体と、
（ｂ）前記チップ上の第２のボンディングパッドを前記パッケージの第２の入出力ピンに接続する第３の導体および第４の導体のうち少なくとも１つと、
（ｃ）前記第１の入出力ピンを前記第２の入出力ピンに接続する第５の導体とを含むことを特徴とする発振器回路。
【請求項４１】
前記第１、第２、第３、第４の導体は、ボンディングワイアであることを特徴とする請求項４０に記載の発振器回路。
【請求項４２】
前記第５の導体は、前記パッケージの基板と共にメタライゼーション層を含むことを特徴とする請求項４０に記載の発振器回路。
【請求項４３】
前記メタライゼーション層は、前記基板の表面上にあることを特徴とする請求項４２に記載の発振器回路。
【請求項４４】
前記メタライゼーション層が前記基板の表面下の層内で含まれることを特徴とする請求項４２に記載の発振器回路。
【請求項４５】
前記第５の導体は、前記第１の入出力ピンを前記第２の入出力ピンに接続する少なくとも１本のボンディングワイアを含むことを特徴とする請求項４０に記載の発振器回路。
【請求項４６】
前記第５の導体は、少なくとも２本のボンディングワイアを含むことを特徴とする請求項４５に記載の発振器回路。
【請求項４７】
前記第１の入出力ピンと前記第２の入出力ピンは、隣接するピンであることを特徴とする請求項４０に記載の発振器回路。
【請求項４８】
前記第１の入出力ピンと前記第２の入出力ピンが、少なくとも第３の入出力ピンによって分離されることを特徴とする請求項４０に記載の発振器回路。
【請求項４９】
２つの出力ノードを有する能動発振器と、
前記出力ノードに結合されたインダクタループと、
コンデンサと、抵抗と、第１のスイッチとを含み、前記出力ノードの１つに結合された少なくとも１つの容量性回路であって、前記抵抗が、前記第１のスイッチが開いているとき前記コンデンサにバイアス電圧を送り、前記第１のスイッチが、前記コンデンサを前記能動発振器の前記出力ノードに結合し、分断し、前記能動発振器および容量性回路が、集積回路チップを含む半導体パッケージ内で含まれる、容量性回路とを備え、前記インダクタループが、
（ａ）前記チップ上の第１のボンディングパッドを前記パッケージの第１の入出力ピンに接続する第１および第２の導体と、
（ｂ）前記チップ上の第２のボンディングパッドを前記パッケージの第２の入出力ピンに接続する第３の導体および第４の導体のうち少なくとも１つとを含むインダクタループとを備え、
前記第１の入出力ピンと前記第２の入出力ピンが、隣接し、互いに接触することを特徴とする発振器回路。
【請求項５０】
前記第１、第２、第３、第４の導体は、ボンディングワイアであることを特徴とする請求項４９に記載の発振器回路。
【請求項５１】
２つの出力ノードを有する能動発振器と、
前記出力ノードに結合されたインダクタループと、
コンデンサと、抵抗と、第１のスイッチとを含み、前記出力ノードの１つに結合された少なくとも１つの容量性回路であって、前記抵抗が、前記第１のスイッチが開いているとき前記コンデンサにバイアス電圧を送り、前記第１のスイッチが、前記コンデンサを前記能動発振器の前記出力ノードに結合し、分断し、前記能動発振器および容量性回路が、集積回路チップを含む半導体パッケージ内で含まれる、容量性回路とを備え、前記インダクタループが、
（ａ）前記チップ上の第１のボンディングパッドを前記パッケージの第１の入出力ピンに接続する第１および第２の導体と、
（ｂ）前記チップ上の第２のボンディングパッドを前記パッケージの第２の入出力ピンに接続する第３の導体および第４の導体のうち少なくとも１つとを含むインダクタループとを備え、
前記第１の入出力ピンと前記第２の入出力ピンが単一構造を有することを特徴とする発振器回路。
【請求項５２】
前記第１、第２、第３、第４の導体は、ボンディングワイアであることを特徴とする請求項５１に記載の発振器回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路に関し、より詳細には、パッケージの少なくとも１つの入出力ピンから形成されたインダクタンスループを有する集積回路パッケージに関する。本発明はまた、少なくとも一部にはパッケージのインダクタループによって制御されるシステムに関する。
【背景技術】
【０００２】
回路設計者の間の、１つの永遠の目標は、集積回路のサイズを縮小することである。この目標は主に、例えば、ますます小さな家電、通信デバイス、ディスプレイシステムに対する市場の需要によって主導される。しかし、この目標を脅かすいくつかの障害があり、次にその１つについて論じる。
【０００３】
多くの集積回路は、自己内蔵型（ｓｅｌｆ−ｃｏｎｔａｉｎｅｄ）のデバイスではない。したがって、適正な動作を確保するために、これらの回路は、ＩＣパッケージ入出力ピンの使用を必要としない接続を介して、１つまたは複数の外部構成部品に接続させなければならない。これは、例えば、図１に示されているように、ボンディングワイア３を使用して集積回路チップ１をパッケージ外構成部品２に接続することによって行われる。パッケージ外接続を確立することが必要なので、コストと製造プロセスの複雑さとが増大し、したがって、望ましくないものと考えられる。これらの接続はまた、集積回路が外部の影響により損傷する危険性を高め、これは信頼性および性能を低下させる。
【０００４】
パッケージ外接続を必要とする１つの従来型集積回路は、セルラ電話など移動通信デバイスの周波数シンセサイザ内でごく普通に使用される。位相ノイズ仕様は、これらのデバイスにおいて非常に厳しいため、周波数を生成するために使用される位相ロックループ内の電圧制御発振器は、一般に何らかの共振構造に基づいている。セラミック共振器およびＬＣタンク回路が一般的な例である。ＬＣタンク発振器の実装における詳細は異なるが、一般的な共振構造は、固定コンデンサ（Ｃ）および可変コンデンサ（Ｃｘ）と並列で接続されたインダクタを含む。どの損失もないとき、デバイスの動作帯域を制御するようにインダクタンス値Ｌが選択された状態で、エネルギーは、周波数ｆｏｕｔ＝（１／２π）［Ｌ（Ｃ＋Ｃｘ）］−１／２でコンデンサとインダクタの間を通る。
【０００５】
前述の周波数シンセサイザを含む集積回路内では、帯域選択用に使用されるインダクタがパッケージ外に位置する（すなわち、回路板実装される）。パッケージ外または回路板実装インダクタの使用は、システムコストを増大させる。さらに、接続問題がパッケージと回路板の間で発生する可能性があり、ＰＬＬ回路の信頼性および性能に悪影響を及ぼすおそれがある。
【０００６】
これらの従来型デバイスの欠点を克服しようと試みられている。１つの手法が特許文献１に開示されており、インダクタ全体を、位相ロックループ回路を含む集積回路パッケージ内で形成する。これは、ＩＣチップ上のボンディングパッドを、パッケージ基板上の同じボンディングパッドに接続する導電ワイアを使用して行われる。パッドとワイアの間の接続が、ＰＬＬ回路の動作周波数帯域を制御するインダクタンスループを形成する。長さの変わるインダクタループを形成するために、複数のボンディングパッドをパッケージ基板上で含むことができる。次いで、ループを選択的に活動化して、動作周波数における変化を実施する。
【０００７】
特許文献１でとられている手法は、少なくとも２つの理由で望ましくないものである。第１に、インダクタループをＩＣパッケージ内で完全に形成するために、パッケージ基板は、入出力パッケージピンから分離したボンディングパッドを含むように形成しなければならない。これらの特別なパッドを形成することが必要なので、コストと製造プロセスの複雑さは増大する。第２に、ボンディングパッドを収容するために、集積回路基板のサイズは増大させなければならず、その結果、より多くの回路板空間が消費される。これらの作用は、集積度を高め小型化するという目標を脅かす。
【０００８】
非特許文献１に開示されている別の手法は、インダクタループを含む自己内蔵型の集積回路パッケージを開示している。このループは、ＩＣチップ上のボンディングパッドと、ＩＣパッケージのそれぞれの入出力ピンとの間でボンディングワイアを接続することによって形成される。次いで、入出力ピンは、第３のボンディングパッドによって接続される。この手法は、パッケージ基板上で特別なボンディングパッドを形成することを必要としないが、この手法を望ましくないものにする少なくとも２つの欠点を有する。第１に、特許文献１の場合のように、入出力ピンを接続するためにボンディングワイアが使用される。先に指摘したように、これらのワイアは、製造および／または使用中に損傷しやすい。第２に、第３のボンディングパッドによって接続された入出力ピンが、パッケージの両側に位置する。その結果、第３のワイアは、ＩＣチップの上を通らなければならない。これは、ワイアがチップ回路の、ある部分を短絡させ、ノイズや、チップ性能を実質的に低下させる他の干渉影響（ｉｎｔｅｒｆｅｒｉｎｇ  ｉｎｆｌｕｅｎｃｅｓ）を導入する可能性があるため、望ましくないものである。
【０００９】
【特許文献１】米国特許第６,３２３,７３５号明細書
【特許文献２】米国特許出願第１０／４４３,８３５号明細書
【非特許文献１】Craninckx, "Wireless CMOS Frequency Synthesizer Design"
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述の考慮すべき点に鑑みて、従来のＩＣパッケージより経済的であり、製造するための処理ステップをあまり必要としない、また、チップ回路だけでなくチップのホストシステムの信頼性および性能を低下させる可能性がある損傷およびノイズをあまり受けやすくない集積回路パッケージが求められていることは明らかである。また、少なくともチップに接続されたインダクタループの接続に関して自己内蔵したものである、また、この接続を介して前述の利点の少なくとも１つを達成することが可能である集積回路パッケージが求められている。
【００１１】
本発明の目的は、従来のＩＣパッケージより経済的であり、製造するための処理ステップをあまり必要としない集積回路パッケージを提供することである。
【００１２】
本発明の他の目的は、チップ回路だけでなくチップのホストシステムの信頼性および性能を低下させる可能性がある損傷およびノイズをあまり受けやすくない集積回路パッケージを提供することである。
【００１３】
本発明の他の目的は、少なくともインダクタループの、ＩＣチップに対する接続に関して自己内蔵型であり、また、この接続を介して前述の利点の少なくとも１つを達成することが可能である集積回路パッケージを提供することである。
【００１４】
本発明の少なくとも１つの実施形態の他の目的は、サブループの長さの和に比例する量だけループの有効インダクタンスを増大する複数のサブループからインダクタループを形成することによって、１つまたは複数の前述の目的を達成することである。
【００１５】
本発明の他の目的は、チップに接続されたインダクタループを形成するために、パッケージ基板上で特別なボンディングパッドを形成することを必要としない集積回路パッケージを提供することである。
【００１６】
本発明の他の目的は、パッケージの少なくとも１つの入出力ピンから形成されたインダクタループを形成することによって、１つまたは複数の前述の目的を達成することである。
【００１７】
本発明の他の目的は、少なくとも一部には前述のタイプのいずれか１つによる集積回路パッケージによって制御されるシステムを提供することである。
【課題を解決するための手段】
【００１８】
本発明のこれらの、また他の目的および利点は、集積回路チップと、パッケージ内で自己内蔵した形で接続されるインダクタループとを備える半導体パッケージを提供することによって達成される。この自己内蔵型接続は、少なくとも１つの、また好ましくは複数のサブループからループを形成することによって行われる。これは、第１および第２の導体をチップ上の第１のボンディングパッドとパッケージの第１の入出力ピンとの間で、また、第３および第４の導体をチップ上の第２のボンディングパッドとパッケージの第２の入出力ピンとの間で接続することによって行われる。第５の導体は、第１の入出力ピンと第２の入出力ピンを接続する。この第５の導体は、基板の表面上で、またはパッケージの表面下の層内で含まれるメタライゼーション層を含むことができる。第１および第２の入出力ピンは、パッケージ内の隣接するピンとすることができ、または、これらのピンは、少なくとも第３の入出力ピンによって分離することができる。第１から第４の導体は、ボンディングワイアであることが好ましい。
【００１９】
他の実施形態によれば、本半導体パッケージは、集積回路チップと、パッケージ内で自己内蔵した形で接続されるインダクタループとを備える。このインダクタループは、チップ上の第１のボンディングパッドをパッケージの第１の入出力ピンに接続する第１および第２の導体と、チップ上の第２のボンディングパッドをパッケージの第２の入出力ピンに接続する第３および第４の導体とによって形成される。マルチループ構成を完成するために、第１の入出力ピンと第２の入出力ピンは隣接し、パッケージ内で互いに接触する。また、第１から第４の導体は、ボンディングワイアとすることができる。
【００２０】
他の実施形態によれば、本半導体パッケージは、集積回路チップと、パッケージ内で自己内蔵した形で接続されるインダクタループとを備える。このインダクタループは、チップ上の第１のボンディングパッドをパッケージの第１の入出力ピンに接続する第１および第２の導体と、チップ上の第２のボンディングパッドをパッケージの第２の入出力ピンに接続する第３および第４の導体とを含む。ループを完成するために、第１および第２の入出力ピンは、単一構造を有するようにされる。また、第１から第４の導体は、ボンディングワイアとすることができる。
【００２１】
他の実施形態によれば、本半導体パッケージは、集積回路チップと、パッケージ内で自己内蔵した形で接続されるインダクタループとを備える。このインダクタループは、チップ上の第１のボンディングパッドをパッケージの第１の入出力ピンに接続する第１および第２の導体と、チップ上の第２のボンディングパッドをパッケージの第２の入出力ピンに接続する第３および第４の導体とを含む。ループを完成するために、１本または複数のボンディングワイアが、第１の入出力ピンと第２の入出力ピンを接続するために含まれる。第１から第４の導体は、やはりボンディングワイアとすることができる。
【００２２】
本発明はまた、２つの出力ノードを有する能動発振器（ａｃｔｉｖｅ  ｏｓｃｉｌｌａｔｏｒ）と、その出力ノードに結合されたインダクタループと、その出力ノードの一方に結合された少なくとも１つの容量性回路（ｃｐａｃｉｔｉｖｅ  ｃｉｒｃｕｉｔ）とを備える発振器回路である。容量性回路は、コンデンサと、抵抗と、第１のスイッチとを含み、抵抗は、第１のスイッチが開いているときコンデンサにバイアス電圧を送り、第１のスイッチは、能動発振器の出力ノードにコンデンサを結合し、分断する。能動発振器および容量性回路は、集積回路チップを含む半導体パッケージ内に含まれることが好ましい。
【００２３】
インダクタループは、チップ上の第１のボンディングパッドをパッケージの第１の入出力ピンに接続する第１および第２の導体と、チップ上の第２のボンディングパッドをパッケージの第２の入出力ピンに接続する第３の導体および第４の導体のうち少なくとも１つと、第１の入出力ピンを第２の入出力ピンに接続する第５の導体とを含む。第１、第２、第３、第４の導体は、ボンディングワイアとすることができ、第５の導体は、パッケージの基板の表面内または表面上でメタライゼーション層を含むことができる。別法として、第５の導体は、第１の入出力ピンを第２の入出力ピンに接続する少なくとも１本のボンディングワイアを含むことができ、１つの変形形態では、第５の導体は、少なくとも２本のボンディングワイアを含む。第１および第２の入出力ピンは、隣接するピンとすることも、少なくとも第３の入出力ピンによって分離することもできる。追加の実施形態では、本発明の発振器回路は、上述のインダクタループの他の実施形態を含む。
【発明を実施するための最良の形態】
【００２４】
本発明は、一態様において、集積回路チップと、パッケージ内で自己内蔵した形で接続されるインダクタループとを有する半導体パッケージである。本発明はまた、前述の半導体デバイスのインダクタループによって少なくとも部分的に制御されるシステムである。本システムは、送信器および／またはＲＦ搬送波周波数を設定するためにインダクタループが使用される通信システム、または別のタイプのシステムとすることができる。次に、本発明の様々な実施形態について、下記で順次論じる。
【００２５】
図２は、本発明の第１の実施形態による半導体パッケージを示す。このパッケージは、パッケージハウジング１１上で、またはその中で載置された集積回路チップ１０を含む。このハウジングは、チップを支持するための基板１２と、チップを１つまたは複数の外部回路（図示せず）に電気的に接続するためにその基板上で形成された複数の入出力（Ｉ／Ｏ）ピン１３とを含む。基板は、周知のどのようなタイプとすることもでき、Ｉ／Ｏピンは、それだけには限らないがワイアボンドやはんだバンプを含めて、様々な従来の取付け技法の任意の１つを使用してチップに接続することができる。このタイプのパッケージの諸例には、例えば、リードフレームパッケージ、ＴＡＢ（ｔａｐｅ  ａｕｔｏｍａｔｅｄ  ｂｏｎｄｉｎｇ）を使用するものを含むボールグリッドアレイ（ＢＧＡ）パッケージ、ピングリッドアレイパッケージ（ＰＧＡ）、ＴＳＯＰ（ｔｈｉｎ  ｓｍａｌｌ  ｏｕｔｌｉｎｅ  ｐａｃｋａｇｅｓ）、ＳＯＪパッケージ（ｓｍａｌｌ  ｏｕｔｌｉｎｅ  Ｊ−ｌｅａｄ  ｐａｃｋａｇｅｓ）、ＳＯＰ（ｓｍａｌｌ  ｏｕｔｌｉｎｅ  ｐａｃｋａｇｅｓ）、チップスケールパッケージ（ＣＳＰ）が含まれる。
【００２６】
Ｉ／Ｏピンは、様々な形態のいずれか１つをとることができる。例えば、ピンは、パッケージ基板の周縁部に沿って配置された外部パッケージリードとして示されている。しかし、望むなら、ピンは、それだけには限らないが、パッケージ基板を介してパッケージの反対側上に設けられたはんだバンプ接続に延びる導電バイアを含めて、他の方法で形成することができる。
【００２７】
半導体パッケージはまた、パッケージ内で自己内蔵したインダクタループ２０を含む。インダクタループは、複数の導体を使用して複数のループから形成される。第１のサブループは、第１の導体２２および第２の導体２３を、チップ上の第１のボンディングパッド２４とパッケージの第１の入出力ピン２６との間で接続することによって形成される。第２のサブループは、第３の導体３２および第４の導体３３を、チップ上の第２のボンディングパッド３４とパッケージの第２の入出力ピン３６との間で接続することによって形成される。第２のサブループを含むことは、任意選択である。例えば、単一の導体を使用し、パッド３４とピン３６を接続することができる。別法として、３つ以上の導体を、パッド２４とピン２６の間で、またはパッド３４とピン３６の間で、または両方で接続することによって、追加のサブループを形成することができる。第１から第４の導体は、ボンディングワイアであることが好ましい。
【００２８】
ループを完成するために、第１の入出力ピンと第２の入出力ピンを接続するように第５の導体が含まれる。第５の導体は、様々な方法で形成することができるメタライゼーション層４０を含む。１つの方法は、層４０をパッケージ基板の上部表面５０上で形成することを含む。図２に示されているように、この層は、端部がピン２６とピン３６をそれぞれ並置するように形成されることが好ましい。メタライゼーション層は、それだけには限らないが、イオン注入やプラズマエッチングを含めて、任意の周知の技法を使用して形成することができる。さらに、メタライゼーション層は、集積回路チップがパッケージ内で載置される前に、基板上で形成されることが好ましい。別法として、メタライゼーション層は、チップを載置する前に、さらにはＩ／Ｏピンが基板上で形成される、または基板に取り付けられる前に形成することができる。この後者の場合には、第１および第２のＩ／Ｏピンは、メタライゼーション層の形成後にその頂部に接続する、またはその頂部上で形成し、それによってインダクタループを完成することができる。
【００２９】
インダクタループが形成された後で、それを使用して、集積回路チップ上の１つまたは複数の回路を制御することができる。例えば、集積回路が位相ロックループを含む場合、ループのインダクタンス値を使用して、この回路の出力周波数または周波数帯域を設定することができる。別法として、ループの長さを使用して、チップの他の動作パラメータを設定することができる。本発明のインダクタループの特定の応用例を、例えば、設定されるパラメータや、集積回路によって実行すべき特定の機能に応じて適合させることができる。
【００３０】
ループのインダクタンス値は、その長さ全体によって決まる。この長さは、所望のインダクタンス値を達成するように様々な方法で設定することができる。例えば、導体の長さは、所望のループ長全体を達成するように設定することができる。加えて、または別法として、所望のループ長、したがってインダクタンス値が達成されるまで、様々な数のサブループをそれぞれのピンとパッドの間で含むことができる。好ましくは、ループ内で接続される入出力ピンは、回路パッケージ上で互いに隣接する。しかし、望むなら、これらのピンは隣接しなくてもよい。この場合には、ループ内で接続されたピン間の距離により、所望のインダクタンス値に対応するループ長が提供される。
【００３１】
図３（ａ）および図３（ｂ）は、本発明のこの後者の変形形態の諸例を提供する。図３（ａ）において、仮ピン６５および７０が、インダクタループ内で接続されたピン４６とピン５６の間に位置する。図３（ａ）では、表面メタライゼーション層５２が仮ピンの下を通る。これらのピンは、チップに接続されないことが好ましい。そうでない場合には、メタライゼーション層が、ピンに接続された回路を短絡させる可能性がある。図３（ｂ）では、表面メタライゼーション層６２は、仮ピン７２および７３との接触を回避しピン７４とピン７５を接続する経路に沿って配置される。その結果、仮ピンは、どのような短絡作用も生み出すことなしに、チップ回路に接続することができる。別の代替によれば、インダクタループの長さは、前述の技法の組合せを使用して変えることができる。
【００３２】
図４は、メタライゼーション層を形成する別の方法が、パッケージ基板の下層内でメタライゼーション層を含むことであることを示す。この図では、層８０は基板の表面層であり、層８１は、表面層に直接隣接することもしないこともできる、下にあるメタライゼーション層であり、導電バイア８２および８３は、ピン８５および８６をメタライゼーション層に接続する。導電バイアの代替として、ループ内で接続された少なくとも１つの、また好ましくは両方の入出力ピンが、それぞれ下にあるメタライゼーション層と接触する突出部分９５および９６（図５）を有する。図５は、本発明のこの変形形態を断面で示し、例示のために、図では、入出力ピン９５だけが、突出部分９７によって、下にあるメタライゼーション層９６に接触している。
【００３３】
図６は、本発明の第２の実施形態による半導体パッケージを示す。このパッケージは、パッケージハウジング１１１上で、またはその中で載置された集積回路チップ１１０を含む。このハウジングは、チップを支持するための基板１１２と、チップを１つまたは複数の外部回路（図示せず）に電気的に接続するためにその基板上で形成された複数の入出力（Ｉ／Ｏ）ピン１１３とを含む。基板は、ある材料製とすることができ、Ｉ／Ｏピンは、第１の実施形態の考察において指摘されている方法のいずれかで形成および接続することができる。
【００３４】
半導体パッケージはまた、パッケージ内に自己内蔵したインダクタループ１２０を含む。インダクタループはマルチループ構成を有し、第１のサブループは、第１の導体１２２および第２の導体１２３をチップ上の第１のボンディングパッド１２４とパッケージの第１の入出力ピン１２６との間で接続することによって形成される。第２のサブループは、第３の導体１３２および第４の導体１３３をチップ上の第２のボンディングパッド１３４とパッケージの第２の入出力ピン１３６との間で接続することによって形成される。第１から第４の導体は、ボンディングワイアであることが好ましい。第１の実施形態と異なり、少なくとも１つの追加のボンディングワイア１４０が、ピン１２６とピン１３６を接続するために含まれる。これらのピン間の接続は、ループが完成し、ループの長さ全体に基づく所望のインダクタンス値が確立されることを確実にする。インダクタループが形成された後で、それを使用して、集積回路チップ上の１つまたは複数の回路を制御することができる。
【００３５】
前述の実施形態は、いくつかの方法で変えることができる。例えば、サブループの１つを、単一の導体で置き換えることができる。別法として、複数のサブループを、パッド１２４とピン１２６の間で、またはパッド１３４とピン１３６の間で、または両方で接続することができる。また、各パッド−ピン対間で接続されるサブループの数は、互いに異なるものとすることができる。
【００３６】
図７は、本発明の第３の実施形態による半導体パッケージを示す。このパッケージは、パッケージハウジング１６０上で、またはその中で載置された集積回路チップ１５０を含む。このハウジングは、チップを支持するための基板１６２と、チップを１つまたは複数の外部回路（図示せず）に電気的に接続するためにその基板上で形成された複数の入出力（Ｉ／Ｏ）ピン１６３とを含む。基板は、ある材料製とすることができ、Ｉ／Ｏピンは、第１の実施形態の考察において指摘されている方法のいずれかで形成および接続することができる。
【００３７】
半導体パッケージはまた、パッケージ内に自己内蔵したインダクタループ１８０を含む。インダクタループは、以下のサブループを含むことが好ましい。第１のサブループは、導体１８２および１８３をチップ上の第１のボンディングパッド１８４とパッケージの第１の入出力ピン１８６との間で接続することによって形成される。第２のサブループは、導体１９２および１９３をチップ上の第２のボンディングパッド１９４とパッケージの第２の入出力ピン１９６との間で接続することによって形成される。導体は、ボンディングワイアであることが好ましい。第１の実施形態と異なり、インダクタループ内で接続されたピンは、隣接し互いに接触する。これらのピン間の接触は、ループが完成し、ループの長さに基づく所望のインダクタンス値が確立されることを確実にする。インダクタループが形成された後で、それを使用して、集積回路チップ上の１つまたは複数の回路を制御することができる。
【００３８】
前述の実施形態は、いくつかの方法で変えることができる。例えば、サブループの１つは、単一の導体で置き換えることができる。別法として、複数のサブループを、パッド１８４とピン１８６の間で、またはパッド１９４とピン１９６の間で、または両方で接続することができる。また、各パッド−ピン対間で接続されるサブループの数は、互いに異なるものとすることができる。
【００３９】
図８は、本発明の第４の実施形態による半導体パッケージを示す。このパッケージは、パッケージハウジング２１０上で、またはその中で載置された集積回路チップ２００を含む。このハウジングは、チップを支持するための基板２１２と、チップを１つまたは複数の外部回路（図示せず）に電気的に接続するためにその基板上で形成された複数の入出力（Ｉ／Ｏ）ピン２１３とを含む。基板は、ある材料製とすることができ、Ｉ／Ｏピンは、第１の実施形態の考察において指摘されている方法のいずれかで形成および接続することができる。
【００４０】
半導体パッケージはまた、パッケージ内に自己内蔵したインダクタループ２２０を含む。インダクタループは、いくつかのサブループを含む。第１のサブループは、導体２２２および２２３をチップ上の第１のボンディングパッド２２４とパッケージの入出力ピン２２６との間で接続することによって形成される。第２のサブループは、導体２３２および２３３をチップ上の第２のボンディングパッド２３４とパッケージの第２の入出力ピン２３６との間で接続することによって形成される。導体は、ボンディングワイアであることが好ましい。第１および第２の実施形態と異なり、インダクタループ内で接続されたピンは、単一構造を有する。すなわち、ピンは、１つの連続する部片で形成されるが、プリント回路板または他の外部回路に接続するために、それぞれ別個のリード２４０および２４１を有することができる。第１および第２の導体をこれらのピンに接続することにより、確実にループが完成し、ループの長さに基づく所望のインダクタンス値が確立される。インダクタループが形成された後で、それを使用して、集積回路チップ上の１つまたは複数の回路を制御することができる。
【００４１】
前述の実施形態のいずれかによる半導体パッケージは、様々な応用例のいずれか１つで使用することができる。例示的な一応用例は、インダクタループを使用し、それだけには限らないが動作周波数など、１つまたは複数のパラメータを設定する通信システムにおけるものである。次に、そのような通信システム内で使用することができるタイプの電圧制御発振器の例示的な一実施形態について述べる。
【００４２】
電圧制御発振器  
本発明の例示的な一応用例は、その内容を参照により本明細書に組み込む係属中の特許文献２（整理番号ＧＣＴＳ−００２４）に開示されているタイプの集積電圧制御発振器（ＶＣＯ）の形成を必要とする。ＶＣＯは、様々な周知の目的で周波数信号を提供するために位相ロックループ内に含まれる可能性があるが、このＶＣＯ応用例は、決して本発明の唯一の応用例ではないことを、当業者なら理解することができる。先に強調したように、本発明の様々な実施形態は、インダクタンス要素を必要とする事実上どのような回路内でも使用することができる。次に、本発明によるＶＣＯ応用例の例示的な実施形態について論じる。
【００４３】
移動電話応用例における位相ノイズ仕様は非常に厳しいため、許容されるタイプのＶＣＯは限定され、通常、ＬＣ発振器が使用される。ＬＣ発振器は、共振タンク回路と、そのタンク回路内のエネルギー損失を補償するための少数の能動デバイスとを含む。タンク回路は、あるタイプの帯域通過フィルタであるため、ＬＣ発振器の位相ノイズ性能は、他のタイプの発振器より良好なものである傾向がある。
【００４４】
ＬＣ発振器の公称周波数は、以下の式、
【００４５】
【数１】
2007504716.tif 000003
【００４６】
に従って表すことができ、上式で、ｆｖｃｏ＝ＶＣＯの公称周波数、Ｌ＝インダクタンス、Ｃ＝キャパシタンスである。この式から、ＶＣＯの出力周波数を制御することができる少なくとも２つの方法があることが明らかである。一方の方法は、発振器回路のコンデンサ（Ｃ）を変えることを必要とし、他方は、インダクタ値（Ｌ）を変えることを必要とする。本発明に従って形成された電圧制御発振器は、図２〜８に示されているインダクタンスループ実施形態のうちのいずれか１つまたは複数に、単独で、またはそれに伴うキャパシタンス値の調整と共に従って、インダクタ値を設定する。
【００４７】
図９は、本発明の一実施形態による発振器回路６００を示す図である。この回路は、発振器６１０と、発振器６１０に動作可能に結合される少なくとも１つの調整回路６２０とを含む。調整回路は、バイアス用抵抗６２２と、リアクタンス性要素６２４（例えば、コンデンサ）と、第１のスイッチ６２６とを含む。第１のスイッチ６２６は、リアクタンス性要素６２４を選択的に結合し、発振器回路６００から分断する。バイアス用抵抗６２２は、バイアス電圧ＶＡをリアクタンス性要素６２４に送り、その結果、リアクタンス性要素６２４は、第１のスイッチ６２６が開いているときバイアス電圧を有する。
【００４８】
以下のセクションで詳しく論じるように、バイアス電圧ＶＡは、様々な構成でリアクタンス性要素に供給することができる。例えば、バイアス用スイッチ６２８を、バイアス抵抗６２２とバイアス電圧ＶＡの間で位置付けることができる。バイアススイッチ６２８は、第１のスイッチ６２６がリアクタンス性要素６２４を分断したとき、バイアス抵抗６２２をバイアス電圧に選択的に結合する。バイアススイッチ６２８は、第１のスイッチ６２６がリアクタンス性要素６２４を発振器回路６００に結合したとき、バイアス抵抗６２２をバイアス電圧ＶＡから選択的に分断する。別法として、バイアス抵抗６２２は、バイアス電圧ＶＡをバイアス用抵抗に絶えず結合することができるように、また、第１のスイッチ６２６が閉じられたとき、バイアス電圧ＶＡにより調整回路の動作特性が実質的に変化しないようにサイズ決め（例えば、高抵抗値）することができる。
【００４９】
バイアス電圧ＶＡは、接地電圧、供給電圧、または発振器出力の共通モード電圧に接続することができる。さらに、バイアス電圧ＶＡは、可変とすることができ、接地電圧から供給電圧までの範囲から選択することができる。さらに、スイッチ６２６および６２８は、トランジスタなど半導体スイッチングデバイスとすることができる。
【００５０】
図９に示されているように、調整回路６２０は、共振回路６３０の一部である。共振回路６３０は、インダクタ、コンデンサ、抵抗など、追加の要素を含むことができることを、当業者なら理解するであろう。第１のスイッチ６２６が開かれた、または閉じられたとき、リアクタンス性要素６２４は、それぞれ共振回路６３０から除去または追加される。したがって、第１のスイッチ６２６は、共振回路６３０の特性、したがってＶＣＯの周波数を変更することができる。さらに、追加の調整回路を、制御の範囲を拡大するために共振回路６３０に追加することができる。また、図９の調整回路は、シングルエンド発振器または差動タイプ発振器で使用することができることを、当業者なら理解するであろう。というのは、同調範囲の拡大および位相ノイズ性能の改善は、どちらのタイプの発振器にとっても有益であるからである。
【００５１】
図１０〜１２は、図９の発振器回路の諸変形形態を示し、そのそれぞれが、発振器能動回路の両側で結合された第１および第２のカスケード型調整回路段と、それらのカスケード型調整段に結合されたインダクタループとを含む。次に、これらの変形形態の説明が続く。
【００５２】
図１０は、本発明の電圧制御発振器の第１の変形形態を示す概略図である。この変形形態は、例えば図９の回路６１０に対応することができる能動発振器回路７０２を含むことが好ましい。図１０の回路は、出力ノードＯＵＴ７０６およびＯＵＴＢ７０８を有する差動構成を有する。インダクタ７０４は、出力ノードＯＵＴ７０６およびＯＵＴＢ７０８に結合されることが好ましい。スイッチ７１８と直列で結合されたコンデンサ７２２を有する２つ以上の回路もまた、ＯＵＴ７０６に結合することができる。コンデンサ７２２は、出力ノード７０６およびスイッチ７１８に結合される。スイッチ７１８は、好ましくは基準電圧に結合されたトランジスタスイッチであり、基準電圧は、図９に示されているように接地電圧とすることができる。さらに、この回路は、トランジスタスイッチ７１４と直列で結合された明示的な抵抗７１０など、直列結合された抵抗／スイッチを含むことが好ましい。明示的な抵抗７１０は、一端でコンデンサ７２２とトランジスタスイッチ７１８の共通ノードに結合され、トランジスタスイッチ７１４は、抵抗７１０の他端とバイアス電圧ＶＡの間で結合される。
【００５３】
同様の構成部品や接続が、出力ノードＯＵＴＢ７０８に関して存在することが好ましい。例えば、コンデンサ７２２は、好ましくはトランジスタスイッチ７２０と直列で結合され、コンデンサ７２２の他方の端子は、出力ノードＯＵＴＢ７０８に結合される。さらに、トランジスタスイッチ７２０の一方の端子は、接地に結合される。さらに、抵抗７１２がコンデンサ７２２とトランジスタスイッチ７２０の共通ノードに結合され、トランジスタスイッチ７１６の端子がバイアス電圧ＶＡに結合されるように、トランジスタスイッチ７１６と直列で結合された明示的な抵抗７１２があることが好ましい。コンデンサ７２２は、同じ値、または異なる値を有することができることを、当業者なら理解するであろう。同様に、関連する抵抗およびスイッチは、各応用例の特定の設計要件によって決定される同じ値、または異なる値を有することができる。
【００５４】
次に、図１０に示されている回路の動作について述べる。好ましくは、抵抗７１０および７１２の値は、オフ状態における最良の位相ノイズ性能のために決定または最適化される。抵抗値は通常高い（例えば、数ＫΩを超える）ため、トランジスタスイッチ７１４および７１６の低いオン抵抗は必要とされない。したがって、トランジスタスイッチ７１４および７１６のサイズは、非常に小さいものとすることができる。また、トランジスタスイッチ７１４および７１６の追加の寄生抵抗は小さいものであり、抵抗７１０および７１２は、オフ状態で大抵の抵抗をカバーするように設計されるため、トランジスタスイッチ７１４および７１６の特性の変動は有意でない。バイアスレベルＶＡは、オフ状態における共通レベルを決定し、接地から供給電圧までの任意の値を有することができる。したがって、バイアスレベルＶＡは、抵抗ディバイダなど、簡単なバイアス発生器から生成することができる。ＶＡもまた、それ自体で接地または供給電圧とすることができる。
【００５５】
図１１は、本発明の電圧制御発振器の第２の変形形態を示す概略図である。この変形形態８００は、例えば図９の回路６１０に対応することができる能動発振器回路８０２を含むことが好ましい。図１１の回路は、出力ノードＯＵＴ８０６およびＯＵＴＢ８０８を有する差動構成を有する。インダクタ８０４は、出力ノードＯＵＴ８０６とＯＵＴＢ８０８の間で結合されることが好ましい。コンデンサ８２２と、明示的な抵抗８１０として示されている抵抗と、スイッチ８１４など（例えば、トランジスタ）とを含む直列回路が、その直列回路の両端であるコンデンサ８２２の１つの端子とトランジスタスイッチ８１４の１つの端子で出力ノードＯＵＴ８０６に結合されることが好ましい。
【００５６】
さらに、スイッチ８１８など（例えば、トランジスタ）は、接地される基準電圧と、コンデンサ８２２と抵抗８１０の共通ノードとの間で結合されることが好ましい。同様の回路を、出力ノードＯＵＴＢ８０８に結合することができる。例えば、コンデンサ８２２と、抵抗８１２と、トランジスタスイッチ８１６とを含む直列回路を、コンデンサ８２２の１つの端子およびトランジスタスイッチ８１６の端子を介して、その直列回路をそれらの間に位置決めして出力ノードＯＵＴＢ８０８に結合することができる。好ましくは、トランジスタスイッチ８２０は、接地と、コンデンサ８２２と抵抗８１２の共通ノードとの間で結合される。コンデンサ８２２は、同じ値、または異なる値を有することができることを、当業者なら理解するであろう。同様に、関連する抵抗およびスイッチは、各応用例の特定の設計要件によって決定される同じ値、または異なる値を有することができる。
【００５７】
図１１に示されている実施形態では、オフ状態中に追加のバイアス用回路が必要とされない。その代わりに、ＬＣ発振器内の能動回路の共通モード電圧により、発振器出力に接続されないコンデンサの他方の端子に適正なＤＣバイアスが提供される。また、ＶＣＯ８００では、トランジスタスイッチ８１４および８１６のサイズは、非常に小さいものとすることができる。したがって、トランジスタスイッチ８１４および８１６の追加の寄生抵抗は、有意でない。
【００５８】
図１２は、本発明の電圧制御発振器の第３の変形形態を示す概略図である。図１２に示されているように、ＶＣＯは、例えば図９の回路６１０に対応することができる能動発振器回路９０２を含むことが好ましい。この回路は、出力ノードＯＵＴ９０６およびＯＵＴＢ９０８を有する差動構成を有する。インダクタ９０４は、出力ノードＯＵＴ９０６とＯＵＴＢ９０８の間で結合されることが好ましい。さらに、コンデンサ９２２は、好ましくはスイッチ９１８（例えば、トランジスタ）と直列で結合され、コンデンサ９２２の残りの端子は、出力ノードＯＵＴ９０６に結合され、トランジスタスイッチ９１８の残りの端子は、接地に結合される。好ましくは、コンデンサ９２２とトランジスタスイッチ９１８の共通ノードと、バイアス電圧ＶＡとの間で結合された抵抗９１０であることが好ましい明示的な抵抗がある。
【００５９】
同様の回路がＯＵＴＢ９０８に結合されることが好ましい。例えば、コンデンサ９２２は、好ましくはトランジスタスイッチ９２０と直列で結合され、コンデンサ９２２の残りの端子は、出力ノードＯＵＴＢ９０８に結合され、トランジスタスイッチ９２０の残りの端子は、接地に結合される。好ましくは、明示的な抵抗９１２は、バイアス電圧ＶＡと、コンデンサ９２２とトランジスタスイッチ９２０の共通ノードとの間で結合される。コンデンサ９２２は、同じ値、または異なる値を有することができることを、当業者なら理解するであろう。同様に、関連する抵抗およびスイッチは、各応用例の特定の設計要件によって決定される同じ値、または異なる値を有することができる。
【００６０】
図１２に示されている実施形態では、ターンオフスイッチ（例えば、図１０のスイッチ８１４および８１６）が省かれ、性能の損失が低減または限定される。これは、明示的な抵抗９１０および９１２の抵抗が、スイッチ９１８および９２０のオン期間中に動作特性を大幅に変更しないように選択されるからである。抵抗９１０および９１２にとって適切な値は、所与の発振器設計について経験的に決定されることを、当業者なら理解するであろう（例えば、キャパシタンス、周波数範囲など）。スイッチ９１８および９２０が開かれキャパシタンスが減少したとき、発振器出力に結合されない他方の端子は、そのＤＣバイアス電圧を発振器９０２の共通モード電圧と実質的に同じにすることが好ましい。
【００６１】
図９〜１２では、電圧制御発振器は、図２〜８に示されている本発明の実施形態のいずれかに従って構成された自己内蔵した半導体パッケージ内で載置されることが好ましいチップ上で形成することができる。従って、そのパッケージのインダクタループは、ＶＣＯの出力周波数を設定するためのバイアスとして使用することができる。より具体的には、このループの長さは、ＶＣＯに所望の周波数を出力させる、または所望の周波数帯域内で動作させる（インダクタ７０４、８０４、９０４のいずれか１つまたは複数に対応する）インダクタンス値を生み出すように形成することができる。
【００６２】
例えば、１つの非限定的な、しかし特に有利な応用例では、ループ長は、１．３０ｎＨのインダクタンス値を生成するように形成することができる。これは、ＶＣＯがＲＦ１タイプ（例えば、ＰＣＳ）発振器でありキャパシタンスが４．９６ｐＦである条件下で、ＶＣＯを組み込んだＰＬＬに１．９８ＧＨｚの周波数を出力させる。ＶＣＯが同じキャパシタンス値を有するＲＦ２タイプ（例えば、ＣＤＭＡ）発振器である場合、インダクタのループ長は、１．２８ＧＨｚのＰＬＬから出力伝送周波数を生み出すのに十分である１．８１ｎＨの値を生成するように形成することができる。あるインダクタンス値を使用し、ＰＬＬの出力周波数を制御するそのやり方は周知であり、例えば、その内容を参照により本明細書に組み込む特許文献１に開示されているやり方で行うことができる。また、インダクタループは、下記でより詳しく開示されるやり方でマルチフェーズクロック信号と共に使用することができる。
【００６３】
先に指摘したように、本発明による電圧制御発振器は、通信受信器内で周波数信号（例えば、局部発振器信号）を生成するためにＰＬＬ回路内で使用することができることが有利である。しかし、本発明のＶＣＯは、ＰＬＬまたはＶＣＯを使用する、または使用することができる任意の他のデバイスで使用することができることを、当業者なら理解するであろう。例えば、これらのデバイスには、受信器、送信器、トランシーバ、無線通信デバイス、基地局、または移動ユニット（例えば、セルラ電話、ＰＤＡ、ページャなど）が含まれる。
【００６４】
さらに、本発明に従って形成された電圧制御発振器は様々な利点を有することに留意されたい。例えば、ＰＬＬの同調範囲は、このタイプの従来のデバイスに比べて拡大することができる。さらに、ＶＣＯ調整回路のターンオンおよびターンオフ条件に伴う問題は、実質的に低減する、または、さらにはなくすることができる。さらに、トランジスタスイッチのサイズを削減することができ、それにより、小型化を促進する。
【００６５】
当業者はまた、前述の説明において、発振器回路を有するデバイスを同調するための諸方法が開示されていることを理解するであろう。これらの方法は、例えば、第１のスイッチが開いているときリアクタンス性要素がバイアス電圧を有するように、バイアス抵抗を介してリアクタンス性要素にバイアス電圧を送ること、第１のスイッチを使用し、リアクタンス性要素を結合する、または発振器回路から分断すること、および、第２のスイッチを用いてバイアス抵抗をバイアス電圧に結合することを含む。さらに、本方法は、第１のスイッチが閉じられた場合、第２のスイッチを開くこと、および、第１のスイッチが開いている場合、第２のスイッチを閉じることを含むことができる。本方法は、ＰＬＬ、受信器、送信器、トランシーバ、無線通信デバイス、基地局、および／または移動ユニットなど、様々なデバイスに適用することができる。
【００６６】
本発明に対する他の修正および変形は、前述の開示から当業者には明らかとなるであろう。したがって、本発明のいくつかの実施形態だけが本明細書において具体的に述べられているが、本発明の精神および範囲から逸脱することなしに、多数の修正を加えることができることは明らかとなるであろう。
【図面の簡単な説明】
【００６７】
【図１】自己内蔵していない従来の集積回路パッケージを示す図である。
【図２】本発明の第１の実施形態による半導体パッケージを示す図である。
【図３（ａ）】本発明の第１の実施形態の半導体パッケージ内のメタライゼーション層を、パッケージの１つまたは複数の仮入出力ピンに対してどのように形成することができるかという例を示す図である。
【図３（ｂ）】本発明の第１の実施形態の半導体パッケージ内のメタライゼーション層を、パッケージの１つまたは複数の仮入出力ピンに対してどのように形成することができるかという例を示す図である。
【図４】メタライゼーション下層を本発明の第１の実施形態の半導体パッケージ内で形成することができる別の方法を示す図である。
【図５】入出力ピンが図４のメタライゼーション下層と接触することができる１つの方法を示す図である。
【図６】本発明の第２の実施形態による半導体パッケージを示す図である。
【図７】本発明の第３の実施形態による半導体パッケージを示す図である。
【図８】本発明の第４の実施形態による半導体パッケージを示す図である。
【図９】本発明の一実施形態による電圧制御発振器を示す図である。
【図１０】図９の電圧制御発振器の第１の変形形態を示す図である。
【図１１】図９の電圧制御発振器の第２の変形形態を示す図である。
【図１２】図９の電圧制御発振器の第３の変形形態を示す図である。
【図１】
2007504716.tif 000004
【図２】
2007504716.tif 000005
【図３（ａ）】
2007504716.tif 000006
【図３（ｂ）】
2007504716.tif 000007
【図４】
2007504716.tif 000008
【図５】
2007504716.tif 000009
【図６】
2007504716.tif 000010
【図７】
2007504716.tif 000011
【図８】
2007504716.tif 000012
【図９】
2007504716.tif 000013
【図１０】
2007504716.tif 000014
【図１１】
2007504716.tif 000015
【図１２】
2007504716.tif 000016
【国際調査報告】
2007504716.tif 000017
2007504716.tif 000018