(57)【要約】  マイクロプロセッサまたは他のＡＳＩＣのための配電システムである。配電システムは、直列に接続された複数のカスケードバック段であって、複数のカスケードバック段における最後のバック段が、複数のカスケードバック段の第１バック段に印加された入力電圧Ｖｉｎに応じて出力電圧Ｖｏを供給する、カスケードバック段、を含む。負荷サイクル制御が、各バック段の負荷サイクルを制御して出力電圧Ｖｏを維持する。負荷サイクル制御は、入力対出力電圧比率（Ｖｉｎ／Ｖｏ）が、入力対出力電圧比率の閾値ＲＴよりも低い場合に、複数のカスケードバック段の第１バック段の負荷サイクルを１に設定する。
2007504792.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数のカスケードバック段であって、前記複数のカスケードバック段における最後のバック段が、前記複数のカスケードバック段の第１バック段に印加された入力電圧Ｖｉｎに応じて出力電圧Ｖｏを供給する、カスケードバック段と、
前記各バック段の負荷サイクルを制御して前記出力電圧Ｖｏを維持するための負荷サイクル制御であって、入力対出力電圧比率（Ｖｉｎ／Ｖｏ）が、入力対出力電圧比率の閾値ＲＴよりも低い場合に、前記複数のカスケードバック段の前記第１バック段の前記負荷サイクルを１に設定する、負荷サイクル制御と、
を備えることを特徴とする配電システム。
【請求項２】
前記複数のカスケードバック段のそれぞれは、並列に配置された１つまたは複数のインターリーブ同期バックチャンネルを備える、ことを特徴とする請求項１に記載の配電システム。
【請求項３】
前記各バックチャンネルは、第１および第２スイッチを含み、前記第１バック段の前記負荷サイクルが、前記負荷サイクル制御によって１に設定されている場合、前記第１バック段の前記第１スイッチは、常にオンであり、前記第２スイッチは、常にオフである、ことを特徴とする請求項２に記載の配電システム。
【請求項４】
前記第１バック段の前記負荷サイクルが、前記負荷サイクル制御によって１に設定されている場合、前記第１バック段は、入力フィルタとして動作する、ことを特徴とする請求項１に記載の配電システム。
【請求項５】
前記入力対出力電圧比率（Ｖｉｎ／Ｖｏ）が、入力対出力電圧比率の前記閾値ＲＴよりも高い場合に、前記負荷サイクル制御は、前記第１バック段の前記負荷サイクルを１未満の値に設定する、ことを特徴とする請求項１に記載の配電システム。
【請求項６】
２つのカスケードバック段は、直列に接続されている、ことを特徴とする請求項１に記載の配電システム。
【請求項７】
前記入力電圧Ｖｉｎは、約１２Ｖのバス電圧または６〜２４Ｖの電池電圧を備え、前記出力電圧Ｖｏは、０．ｘ〜１．ｘＶの電圧である、ことを特徴とする請求項１に記載の配電システム。
【請求項８】
前記システムは、少なくとも１ＭＨｚのスイッチング周波数で動作される、ことを特徴とする請求項１に記載の配電システム。
【請求項９】
複数のカスケードバック段を直列に接続し、前記複数のカスケードバック段における最後のバック段が、前記複数のカスケード段の第１バック段に印加された入力電圧Ｖｉｎに応じて出力電圧Ｖｏを供給し、
前記各バック段の負荷サイクルを制御して前記出力電圧Ｖｏを維持し、入力対出力電圧比率（Ｖｉｎ／Ｖｏ）が、入力対出力電圧比率の閾値ＲＴよりも低い場合に、前記複数のカスケード段の前記第１バック段の前記負荷サイクルを、１に設定する、
ことを特徴とする配電方法。
【請求項１０】
前記複数のカスケードバック段のそれぞれは、並列に配置された１つまたは複数のインターリーブ同期バックチャンネルを備える、ことを特徴とする請求項９に記載の配電方法。
【請求項１１】
前記各バックチャンネルは、第１および第２スイッチを含み、前記第１バック段の前記負荷サイクルが、１に設定されている場合、前記第１バック段の前記第１スイッチは、常にオンであり、前記第２スイッチは、常にオフである、ことを特徴とする請求項１０に記載の配電方法。
【請求項１２】
前記第１バック段の前記負荷サイクルが、１に設定されている場合、前記第１バック段は、入力フィルタとして動作する、ことを特徴とする請求項９に記載の配電方法。
【請求項１３】
前記入力対出力電圧比率（Ｖｉｎ／Ｖｏ）が、入力対出力電圧比率の前記閾値ＲＴよりも高い場合に、前記第１バック段の前記負荷サイクルは、１未満の値に設定される、ことを特徴とする請求項９に記載の配電方法。
【請求項１４】
２つのカスケードバック段は、直列に接続されている、ことを特徴とする請求項９に記載の配電方法。
【請求項１５】
前記入力電圧Ｖｉｎは、約１２Ｖのバス電圧または６〜２４Ｖの電池電圧を備え、前記出力電圧Ｖｏは、０．ｘ〜１．ｘＶの電圧である、ことを特徴とする請求項９に記載の配電方法。
【請求項１６】
前記システムを少なくとも１ＭＨｚのスイッチング周波数で動作させる、ことを特徴とする請求項９に記載の配電方法。
【請求項１７】
直列に接続された第１および第２カスケードバック段であって、前記第２バック段は、前記第１バック段に印加された入力電圧Ｖｉｎに応じて出力電圧Ｖｏを供給する、第１および第２カスケードバック段と、
前記第１および第２バック段の負荷サイクルを制御して前記出力電圧Ｖｏを維持するための負荷サイクル制御であって、入力対出力電圧比率（Ｖｉｎ／Ｖｏ）が、入力対出力電圧比率の閾値ＲＴよりも低い場合に、前記第１バック段の前記負荷サイクルは、１に設定され、前記入力対出力電圧比率（Ｖｉｎ／Ｖｏ）が、入力対出力電圧比率の前記閾値ＲＴよりも高い場合に、前記第１バック段の前記負荷サイクルは、１未満の値に設定される、負荷サイクル制御と、
を備えることを特徴とする準単段配電システム。
【請求項１８】
前記第１および第２カスケードバック段はそれぞれ、並列に配置された１つまたは複数のインターリーブ同期バックチャンネルを備える、ことを特徴とする請求項１７に記載の準単段配電システム。
【請求項１９】
前記各バックチャンネルは、第１および第２スイッチを含み、前記第１バック段の前記負荷サイクルが、前記負荷サイクル制御によって１に設定されている場合、前記第１バック段の前記第１スイッチは、常にオンであり、前記第１バック段の前記第２スイッチは、常にオフである、ことを特徴とする請求項１８に記載の準単段配電システム。
【請求項２０】
前記第１バック段の前記負荷サイクルが、前記負荷サイクル制御によって１に設定されている場合、前記第１バック段は、入力フィルタとして動作する、ことを特徴とする請求項１７に記載の準単段配電システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して集積回路に関し、特にマクロプロセッサおよび他の特定用途向け集積回路（ＡＳＩＣ）とともに使用するためのカスケードバック段を有する配電システムに関する。
【背景技術】
【０００２】
図１は、最新のマイクロプロセッサとともに使用するための典型的な単段バック配電システム１０を示す。単段バック配電システム１０は、高度に正確な供給電圧を配電するためにマイクロプロセッサ１４に近接して位置する、電圧調整モジュール（ＶＲＭ: Voltage Regulator Module）１２ を含む。ＶＲＭ１２は、並列に配置された１つまたは複数のインターリーブ同期バックチャンネル１６を含む単段バックを備える。入力電圧Ｖｉｎは、典型的に、１２Ｖ＋／−１５％の事前調整バス電圧または６〜２４Ｖの電池電圧であり、出力電圧Ｖｏは、０．ｘ〜１．ｘＶのプロセッサ電圧である。今日のＶＲＭのほとんどは、２００ＫＨｚ〜３００ＫＨｚのスイッチング周波数の範囲で作動する。
【０００３】
図１に示されるように、各バックチャンネル１６は、１対のスイッチＳＷ１、ＳＷ２を含み、１対のスイッチＳＷ１、ＳＷ２は、一般的に、電界効果トランジスタまたは他の適切なスイッチ装置を用いて実現される。スイッチＳＷ１、ＳＷ２の開閉は、出力電圧Ｖｏに基づく既知の対応によってスイッチＳＷ１、ＳＷ２の負荷サイクルを調整する、負荷サイクル制御１８によって制御される。各バックチャンネル１６は、インダクタＬおよびキャパシタＣも含む。この型の単段バックの動作は周知であり、より詳細な説明は行わない。
【０００４】
典型的に、ＶＲＭ１２は、高い入力電圧Ｖｉｎおよび低い出力電圧Ｖｏが用いられるため、非常に小さい負荷サイクルで動作する（負荷サイクルＤ ＝ Ｖｏ／Ｖｉｎ）。これは、短い時間オンされるスイッチＳＷ１での著しいスイッチング損失および非常に長い時間オンされるスイッチＳＷ２での大きな伝導損失のため、かなりの電力損失をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
マイクロプロセッサは、より低電圧、より高電流、かつより高い電流スルーレートで動作するように設計され続けている。出力キャパシタンスを過度に増加させることなく、より厳しい過渡条件に応じるためには、電圧調整モジュール（ＶＲＭ）のスイッチング周波数を、出力インダクタンスを減少させるとともに制御ループを増加させるＭＨｚ範囲まで増加させて、より高速な過渡応答を達成する必要がある。しかしながら、スイッチング周波数を増加させることによる負の効果は、スイッチング損失がスイッチング周波数に正比例するため、ＶＲＭ効率が低下する(例えば、電力損失が大きくなる)ことである。したがって、増加したスイッチング周波数でのＶＲＭの電力損失を減少させることが、重要な課題となっている。
【課題を解決するための手段】
【０００６】
本発明は、カスケードバック段を用いる２段配電システムを提供する。高い入力対出力電圧比率で、各カスケードバック段は、単段バックよりも総電力損失をかなり低下させる、より適切な(例えば、より大きな)負荷サイクルを有する。バッテリーを電源とするラップトップ型コンピュータのように、より低い入力対出力電圧比率が求められる用途では、本発明のカスケードバック配置は、準単段モードで動作させることができ、そのとき第１バック段は、入力フィルタとして動作する。
【０００７】
第１の態様において、本発明は、直列に接続された複数のカスケードバック段であって、前記複数のカスケードバック段における最後のバック段が、前記複数のカスケードバック段の第１バック段に印加された入力電圧Ｖｉｎに応じて出力電圧Ｖｏを供給する、カスケードバック段と、前記各バック段の負荷サイクルを制御して前記出力電圧Ｖｏを維持するための負荷サイクル制御であって、入力対出力電圧比率（Ｖｉｎ／Ｖｏ）が、入力対出力電圧比率の閾値ＲＴよりも低い場合に、前記負荷サイクル制御は、前記複数のカスケードバック段の前記第１バック段の前記負荷サイクルを１に設定する、負荷サイクル制御と、を備える配電システム、を提供する。
【０００８】
第２の態様において、本発明は、複数のカスケードバック段を直列に接続し、前記複数のカスケードバック段における最後のバック段が、前記複数のカスケード段の第１バック段に印加された入力電圧Ｖｉｎに応じて出力電圧Ｖｏを供給し、前記各バック段の負荷サイクルを制御して前記出力電圧Ｖｏを維持し、入力対出力電圧比率（Ｖｉｎ／Ｖｏ）が、入力対出力電圧比率の閾値ＲＴよりも低い場合に、前記複数のカスケードバック段の前記第１バック段の前記負荷サイクルを、１に設定する、配電方法、を提供する。
【０００９】
第３の態様において、本発明は、直列に接続された第１および第２カスケードバック段であって、前記第２バック段は、前記第１バック段に印加された入力電圧Ｖｉｎに応じて出力電圧Ｖｏを供給する、第１および第２カスケードバック段と、前記第１および第２バック段の負荷サイクルを制御して前記出力電圧Ｖｏを維持するための負荷サイクル制御であって、入力対出力電圧比率（Ｖｉｎ／Ｖｏ）が、入力対出力電圧比率の閾値ＲＴよりも低い場合に、前記第１バック段の前記負荷サイクルは、１に設定され、前記入力対出力電圧比率（Ｖｉｎ／Ｖｏ）が、入力対出力電圧比率の前記閾値ＲＴよりも高い場合に、前記第１バック段の前記負荷サイクルは、１未満の値に設定される、負荷サイクル制御と、を備える準単段配電システム、を提供する。
【発明を実施するための最良の形態】
【００１０】
図２は、本発明に係る２段カスケードバック配電システム１００を図解している。以下、２つのカスケードバック段を含むものとして説明されるが、２つを超えるバック段が、請求項に記載される本発明の趣旨から逸脱しない範囲で、共にカスケードされてもよいことに留意されたい。２段カスケードバック配電システム１００は、直列に接続された第１バック段１０４および第２バック段１０６のカスケード配列を備える電圧調整モジュール（ＶＲＭ）１０２を含む。２段カスケードバック配電システム１００は、第１バック段１０４の入力に印加された入力電圧Ｖｉｎに応じて第２バック段１０６の出力における出力電圧Ｖｏを供給するために動作する。第１バック段１０４および第２バック段１０６の両方は、並列に配置された１つまたは複数のインターリーブ同期バックチャンネル１０８を備える。入力電圧Ｖｉｎは、典型的に、１２Ｖ＋／−１５％の事前調整バス電圧または６〜２４Ｖの電池電圧であり、出力電圧Ｖｏは、０．ｘ〜１．ｘＶのプロセッサ電圧である。
【００１１】
図２に示されるように、第１および第２バック段１０４、１０６における各バックチャンネル１０８は、一対のスイッチＳＷ１、ＳＷ２を含み、一対のスイッチＳＷ１、ＳＷ２は、一般に電界効果トランジスタまたは他の適切なスイッチ開閉装置を用いて実施される。第１および第２バック段１０４、１０６における各バックチャンネル１０８は、インダクタＬと、キャパシタＣと、をさらに含む。第１バック段１０４は、既知の対応によって動作し、その入力に印加された入力電圧Ｖｉｎに応じてその出力で中間電圧Ｖｉｎｔを供給し、ここでＶｉｎ＞Ｖｉｎｔである。第２バック段１０６も、既知の対応によって動作し、第１バック段１０４によって出力された中間電圧Ｖｉｎｔに応じてその出力で出力電圧Ｖｏを供給し、ここでＶｉｎ＞Ｖｉｎｔ＞Ｖｏである。
【００１２】
第１および第２バック段１０４、１０６におけるスイッチＳＷ１、ＳＷ２の開閉は、負荷サイクル制御１１０によって制御される。特に、負荷サイクル制御１１０は、第１負荷サイクル信号Ｄ１を介して第１バック段１０４におけるスイッチＳＷ１、ＳＷ２を制御し、第２負荷サイクル信号Ｄ２を介して第２バック段１０６におけるスイッチＳＷ１、ＳＷ２を制御する。
【００１３】
第１および第２バック段１０４、１０６は、図２、および図３に図解される本発明の好適な実施形態に示されるように、それぞれ負荷サイクルＤ１およびＤ２で動作する。図３において、第１バック段１０４は、単一のバックチャンネル１０８を含んでいるものとして示され、第２バック段１０６は、並列に配置された一対のインターリーブ同期バックチャンネル１０８を含んでいるものとして示されている。図３（または図５）に示されていないが、負荷サイクルＤ１およびＤ２は、図２で図解されるように負荷サイクル制御１１０によって供給される。一般に、負荷サイクルＤ１は、Ｖｉｎｔ／Ｖｉｎによって得られ、負荷サイクルＤ２は、Ｖｏ／Ｖｉｎｔによって得られる。このように、Ｄ１およびＤ２は両方とも、図１の単段バック配電システム１０の負荷サイクルＤよりも大きい。負荷サイクルがより大きいため、第１および第２バック段１０４、１０６における各スイッチＳＷ１、ＳＷ２は、(図１の単段バックと比較して)より低い電流ストレスおよび／またはより低い電圧ストレスを有することが可能で、その結果スイッチングの電力損失は減少する。
【００１４】
実際に、Ｄ１およびＤ２の両方を変化させて、出力電圧調整を維持することができる。または、特定の設計では、Ｄ１またはＤ２のいずれかを一定値に保ち、もう一方の負荷サイクルＤ２またはＤ１を変化させて出力電圧調整を維持することができる。また、他の設計では、Ｄ１がＤ２に等しくなるようにＤ１およびＤ２を単一のソースから発生させることができる。このような場合、Ｄ１ ＝ Ｄ２ ＝ （Ｖｏ／Ｖｉｎ）１／２である。同じ入力および出力電力を有する単段バックの負荷サイクルＤ（例えば、Ｄ ＝Ｖｏ／Ｖｉｎ）と比較すると、２段カスケードバックにおけるスイッチの負荷サイクルは、常に大きく、その結果スイッチングの電力損失は減少する。
【００１５】
図１および図２の単段および２段カスケードバック配電システム１０、１００の電力損失の比較が、それぞれ図４に図解されている。特に、図４は、従来技術の１段バックおよび本発明の２段カスケードバックの入力電力に対比した、装置の総電力損失のグラフを提供するもので、Ｖｏ ＝ １Ｖ、Ｉｏ（出力電流） ＝ １００Ａ、かつＦｓ（スイッチング周波数） ＝ １ＭＨｚと仮定している。示されるように、高い入力対出力電圧比率では（例えば、９Ｖの閾値電圧ＶＴより大きい入力電圧では）、装置の総電力損失は、先行技術の１段バックよりも本発明の２段カスケードバックの方が低くなる。なお、ここで説明される閾値電圧ＶＴは、図４の交点に対応することに留意されたい。
【００１６】
より低い入力対出力電圧比率では（例えば、９Ｖの閾値電圧ＶＴより低い入力電圧では）、本発明の２段カスケードバックを使用すると１段バックよりも装置の総電力損失が大きくなることが、図４でわかる。従って、より低い入力対出力電圧比率での電力損失を減少させるために、本発明の２段カスケードバックは、図５に示される準単段コンフィギュレーション１００’で動作させることができる。これは、負荷サイクル制御１１０（図２）を用いて第１バック段１０４の負荷サイクルＤ１を１に設定することによって達成される。その結果、第１バック段１０４のスイッチＳＷ１は、常にオンであり、対応するスイッチＳＷ２は、常にオフである。図５に示されるように、スイッチＳＷ１（常にオン）は、そのオン抵抗Ｒに等しい。この点で、第１段バック１０４は、準単段コンフィギュレーションでは入力フィルタとして動作し、配電システムの入力フィルタを減らすことができる。なお、第２バック段１０６は、図５に図解される準単段コンフィギュレーションで、負荷サイクルＤ２のまま動作することに留意されたい。
【００１７】
低い入力対出力電圧比率で第１バック段１０４の負荷サイクルＤ１を１に設定することによって、第１バック段１０４におけるスイッチＳＷ１、ＳＷ２の動作によるスイッチング損失は、なくなる。この点で、本発明の準単段コンフィギュレーションは、低い入力対出力電圧比率での電力損失が低減されている。
【００１８】
図１、図２、および図５の単段、２段カスケードバック、および準単段配電システム１０、１００、１００’の電力損失の比較が、それぞれ図６に図解されている。上記のように、高い入力対出力電圧比率では（例えば、９Ｖの閾値電圧ＶＴより大きい入力電圧では）、先行技術の１段バックよりも本発明の２段カスケードバックの方が、装置の総電力損失を低くできる。しかしながら、より低い入力対出力電圧比率では（例えば、９Ｖの閾値電圧ＶＴより低い入力電圧では）、先行技術の１段バックの電力損失よりも２段カスケードバックの電力損失の方が、高くなる。より低い入力対出力電圧比率では２段カスケードバックの負荷サイクルＤ１を１に調整することによって、電力損失は、大幅に減少して先行技術の単段バックよりわずかに高いレベルになる。
【００１９】
図２に示されるように、負荷サイクル制御１１０は、入力Ｖｉｎおよび出力Ｖｏの両方の電圧を受信するとともに、結果として得られた入力対出力電圧比率に基づいて負荷サイクルＤ1およびＤ２を調整するように構成することができる。例えば、一定の出力電圧Ｖｏでは、負荷サイクルＤ１は、負荷サイクル制御１１０によって入力Ｖｉｎの値に基づいて調整される。具体的には、閾値電圧ＶＴより低い入力電力では、負荷サイクルＤ１は、１に設定することができ、閾値電圧ＶＴより高い入力電力では、負荷サイクルＤ１は、Ｄ２または他の適切な値と等しく設定することができる。従って、本発明の２段カスケードバック配電システムは、幅広い入力対出力電圧比率で用いることができる。より一般的には、所定の入力対出力電圧比率の閾値ＲＴより小さい入力対出力電圧比率では、負荷サイクルＤ１は、負荷サイクル制御１１０によって１に設定され、ＲＴより高い入力対出力電圧比率では、負荷サイクルＤ１は、Ｄ２または他の適切な値と等しく設定されることが可能である。
【００２０】
本発明のさまざまな態様の上記の説明は、図解および説明の目的のために提供される。上記の説明は、網羅的なものでも、本発明を公開された特定の型に制限するものでもなく、明らかに多くの変更および変形が可能である。例えば、複数段カスケードバックコンフィギュレーション(例えば、２つを超える段を有する)において、第１段を負荷サイクルＤ ＝ １で動作させて、低い入力対出力電圧比率での電力損失を減らすことができる。そのような、当業者には自明である変更および変形は、添付の請求項により定義される本発明の範囲に含まれるものとする。
【図面の簡単な説明】
【００２１】
本発明のこれらおよび他の特徴は、添付される図面とともに、本発明のさまざまな態様についての以下の詳細な説明から、より容易に理解されるであろう。
【図１】図１は、１つまたは複数のインターリーブ同期バックチャンネルを備える、既知の単段バック配電システムを図解する。
【図２】図２は、本発明に係る２段カスケードバック配電システムを図解する。
【図３】図３は、本発明に係る好適な２段カスケードバック配電システムを図解する。
【図４】図４は、図１および図２の単段および２段カスケードバック配電システムの電力損失の比較を図解する。
【図５】図５は、準単段モードで動作する、図２の配電システムを図解する。
【図６】図６は、図１、図２、および図５の単段、２段、および準単段配電システムの電力損失の比較を図解する。
【００２２】
図面は、単に模式的な表示であり、本発明の特定の範囲を表すものではないことに留意されたい。図面は、本発明の典型的な態様のみを表示するものであり、従って、本発明の範囲を制限するものと理解されるべきではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2007504792.tif 000009
2007504792.tif 000010