(57)【要約】集積回路（「ＩＣ」）製造における超解像技術（「ＲＥＴ」）及びプリントプロセスのモデルを生成及び／又は適用するシステム及び方法を含むウェーハイメージモデリング及び予測システム（「ＷＩＭＡＰＳ」）を説明する。ＷＩＭＡＰＳは、ＲＥＴ及びウェーハプリントプロセスの予測において設計者が使用するために効率的なプロセスを提供し、ＲＥＴ及びプリントプロセスを回路設計に適用する前に、設計者が予測プリントシリコン外形をフィルタリングできるようにする。【選択図】図１
2007536564.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの回路を表す回路設計を受け取る段階と、
超解像技術（ＲＥＴ）モデルを使用して前記回路設計の推定ウェーハイメージを生成する段階と、
ＲＥＴプロセス及びプリントプロセスの少なくとも１つを前記回路設計に適用する前に、前記推定ウェーハイメージの情報を使用して前記回路設計に対応して予測シリコン外形を生成する段階と、
を含む方法。
【請求項２】
推定シリコン外形及び予測ウェーハイメージの少なくとも１つを使用して前記回路設計内のエラーを識別する段階を更に含む請求項１に記載の方法。
【請求項３】
前記識別されたエラーが、ピンチ／ブリッジ、限界寸法、コンタクト／バイアエンクロージャ、ゲート・エンドキャップ・プルバック・パラメータ、及び設計基準コンプライアンスの少なくとも１つに関係する偏差を含む請求項２に記載の方法。
【請求項４】
前記回路設計において前記識別されたエラーを修復する段階と、
前記修復された回路設計を提供する段階と、
を更に含む請求項２に記載の方法。
【請求項５】
前記修復段階が、少なくとも１つの修復ガイドラインを使用して識別されたエラーに対応する候補修復を生成する段階を更に含む請求項４に記載の方法。
【請求項６】
前記修復段階が、前記回路設計の識別されたエラーに隣接する周辺回路の少なくとも１つのセグメントの前記識別されたエラーに対する影響を判定する段階を更に含む請求項５に記載の方法。
【請求項７】
対応する候補修復の許容レベルを示すスコアを前記候補修復に割当てる段階を更に含む請求項５に記載の方法。
【請求項８】
前記スコアが事前に指定された閾値未満になる時点を判定する段階と、
前記スコアが前記事前に指定された閾値未満以下になったときに、前記識別されたエラーに対応する少なくとも１つの追加の候補修復を生成する段階と、
を更に含む請求項７に記載の方法。
【請求項９】
前記修復された回路設計を少なくとも１つの集積回路製造プロセスに移送する段階を更に含む請求項４に記載の方法。
【請求項１０】
前記超解像技術（ＲＥＴ）モデルを用いて前記修復された回路設計の推定ウェーハイメージを生成する段階と、
前記推定ウェーハイメージの情報を用いて前記修復回路設計に対応する予測シリコン外形を生成する段階と、
前記推定シリコン外形及び前記予測ウェーハイメージの少なくとも１つを使用して前記修復された回路設計内のエラーを識別する段階と、
前記修復された回路設計で識別されたエラーを修復する段階と、
別の修復された回路設計を提供する段階と、
を更に含む請求項４に記載の方法。
【請求項１１】
テキストファイル及び層ファイルマーカーの少なくとも１つを有する前記識別エラー情報をユーザに出力する段階を更に含む請求項２に記載の方法。
【請求項１２】
前記ＲＥＴモデルが、ＲＥＴプロセス及びプリントプロセスの少なくとも１つを表す少なくとも１つの最適化問題から導出され、続いて、前記回路を含む半導体チップの製造中に前記回路設計に対してＲＥＴプロセスが実行されることを特徴とする請求項１に記載の方法。
【請求項１３】
前記最適化が凸最適化であることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記最適化が、前記ＲＥＴプロセス及び前記プリントプロセスのうちの少なくとも１つに関する少なくとも１つのインバースを表すことを特徴とする請求項１２に記載の方法。
【請求項１５】
前記推定シリコン外形を生成する段階が、シリコンウェーハに適用される前記回路設計の少なくとも１つの要因に関する少なくとも１つの予測を生成する段階を含み、前記要因が、外形因子、ホットスポット、感度、マスクエラー増大因子及び正規化イメージ・ログ・スロープのうちの少なくとも１つを含むことを特徴とする請求項１に記載の方法。
【請求項１６】
少なくとも１つの回路を表す回路設計を受け取る手段と、
超解像技術（ＲＥＴ）モデルを使用して前記回路設計の推定ウェーハイメージを生成する手段と、
ＲＥＴプロセス及びプリントプロセスの少なくとも１つを前記回路設計に適用する前に、前記推定ウェーハイメージの情報を用いて前記回路設計に対応して予測シリコン外形を生成する手段と、
を含むデバイス。
【請求項１７】
推定シリコン外形及び予測ウェーハイメージの少なくとも１つを使用して前記回路設計内のエラーを識別する手段を更に含む請求項１６に記載のデバイス。
【請求項１８】
前記回路設計内の前記識別されたエラーを修復して、前記修復された回路設計を提供する手段を更に含み、前記修復することが、少なくとも１つの修復ガイドラインを用いて前記識別されたエラーに対応する候補修復を反復的に生成することを更に含む請求項１７に記載のデバイス。
【請求項１９】
対応する候補修復の許容レベルを示すスコアを前記候補修復に割当てる手段と、
前記スコアが事前に指定された閾値未満となったときに、前記識別されたエラーに対応する少なくとも１つの追加の候補修復を生成する手段と、
を更に含む請求項１８に記載のデバイス。
【請求項２０】
前記ＲＥＴモデルが、ＲＥＴプロセス及びプリントプロセスの少なくとも１つを表す少なくとも１つの最適化問題から導出され、続いて、前記回路を含む半導体チップの製造中に前記回路設計に対してＲＥＴプロセスが実行されることを特徴とする請求項１６に記載のデバイス。
【請求項２１】
前記最適化が、前記ＲＥＴプロセス及び前記プリントプロセスのうちの少なくとも１つに関する少なくとも１つのインバースを表すことを特徴とする請求項２０に記載のデバイス。
【請求項２２】
前記最適化が凸最適化であることを特徴とする請求項２０に記載のデバイス。
【請求項２３】
処理システムによって実行される時に、
少なくとも１つの回路を表す回路設計を受け取り、
超解像技術（ＲＥＴ）モデルを用いて前記回路設計の推定ウェーハイメージを生成し、
ＲＥＴプロセス及びプリントプロセスの少なくとも１つを回路設計に対して適用する前に、前記推定ウェーハイメージの情報を用いて前記回路設計に対応して予測シリコン外形を生成する、
実行可能命令を含む機械可読媒体。
【請求項２４】
前記処理システムが更に、推定シリコン外形及び予測ウェーハイメージの少なくとも１つを用いて前記回路設計内のエラーを識別することを特徴とする請求項２３に記載の機械可読媒体。
【請求項２５】
前記処理システムが更に、前記回路設計内の前記識別されたエラーを修復し、修復された回路設計を提供し、修復の際に前記処理システムが、少なくとも１つの修復ガイドラインを用いて識別されたエラーに対応する候補修復を反復的に生成することを特徴とする請求項２４に記載の機械可読媒体。
【請求項２６】
前記処理システムが更に、
対応する候補修復の許容レベルを示すスコアを前記候補修復に割り当て、
前記スコアが前記事前に指定された閾値未満となったときに、前記識別されたエラーに対応する少なくとも１つの追加の候補修復を生成する、
ことを特徴とする請求項２５に記載の機械可読媒体。
【請求項２７】
前記ＲＥＴモデルが、ＲＥＴプロセス及びプリントプロセスの少なくとも１つを表す少なくとも１つの最適化問題から導出され、続いて、前記回路を含む半導体チップの製造中に前記回路設計に対してＲＥＴプロセスが実行されることを特徴とする請求項２３に記載の機械可読媒体。
【請求項２８】
前記最適化が、前記ＲＥＴプロセス及び前記プリントプロセスのうちの少なくとも１つに関する少なくとも１つのインバースを表すことを特徴とする請求項２７に記載の機械可読媒体。
【請求項２９】
前記最適化が凸最適化であることを特徴とする請求項２７に記載の機械可読媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本出願は、係属中の２００４年４月２日に出願された米国暫定特許出願６０／５５９，２６７及び２００５年２月１４日に出願された米国暫定特許出願６０／６５３，２４５に対する恩恵を主張する。
（技術分野）
本明細書における開示は一般に集積回路の製造に関する。詳細には本開示は、集積回路デバイス又はチップを製造するためのシステム及び方法に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）を光学リソグラフィーシステムの基本となる解像度限界により近い寸法で製造するニーズにより、超解像技術（「ＲＥＴ」）は、大部分の超ＬＳＩ（「ＶＬＳＩ」）回路製造における戦略的リソグラフィーロードマップの不可欠な部分となった。もはや研究指向のリソグラフィ対策は考えられず、これらの技術は、非光学リソグラフィーソリューションが実施可能となるまでは、現在のチップ集積化のペースを維持することができるポイントまでリソグラフィープロセスウインドウが改善されていくであろう。これらの改善と共に、ＩＣ製造プロセスの全てのレベルで更に複雑になり、この複雑性は、チップレイアウト及びマスク製造、並びにウェーハ処理及び特徴付けの多くの態様に影響を与える。
【０００３】
現在の製造プロセスでは、サブ波長設計に対するＲＥＴ（例えば、軸外照明（「ＯＡＩ」）、光学近接効果補正（「ＯＰＣ」）、位相シフトマスク（「ＰＭＳ」））の適用は、テープアウト後の製造の必須部分になりつつある。ＲＥＴは、リソグラフィによってプリントされた形状が当初目標とされた設計レイアウト形状に可能な限り確実に近づけるのに必要である。しかしながら結果として、テープアウト前の設計検証プロセスでは、設計形状が実際に形状閉合（実際の設計はシリコン上で行われる）に到達するか、又はＲＥＴ可能であるか、或いは製造可能であるかどうかを視認することができない。
【０００４】
設計を製造施設（「Ｆａｂ」）又はＩＣ製造会社に提供する前に、テープアウト段階でリソグラフィープロセスの詳細なシミュレーションにより形状閉合を確保するためには、テープアウト前のＲＥＴ分析で使用するため詳細なプロセスモデル及びＦａｂのＲＥＴレシピが回路設計者に開示される必要がある。リソグラフィープロセスは、例えばマスク製造、露光、フォトレジスト及び他のフィルム、レジスト現像、ディスカム、エッチング、化学機械研磨（「ＣＭＰ」）、その他を有する形状パターニング段階を含む。これは計算的観点からは高価であると同時に、ＩＣ製造会社は通常詳細モデリング及びレシピを専用の情報とみなしており（及びＦａｂにとっても煩わしい）、従ってこのような詳細なリソグラフィ及び製造機能を開示することは不本意であるので論理計算的に行うこともまた困難である。更に、設計者は、複雑性の取り扱い及びシリコン上の設計に制約を課す物理特性の理解に前向きではなく、且つこれを行うこともできない。従って、従来の設計検証ルールは通常、設計基準チェックを目的とした製造性検証に利用可能な手段に過ぎない。このため、ＩＣ製造の状態は、形状製造性の予測において、従来のルール及び経験則のパラダイム及び知見だけではもはや有効であり得ない状況にまで悪化している。更に従来の設計フローにおけるツールのいずれによってもレイアウトの特定の形状又は要素を「ＲＥＴ可能」であるように保証することができない。その結果、ＩＣ製造会社に設計を提出する前に、回路設計者が回路設計レイアウトのＲＥＴ可能性又はリソグラフによる製造性を予測し判断することができるツールに対するニーズがある。
【発明を実施するための最良の形態】
【０００５】
（引用による組み込み）
本明細書で言及する各文献及び特許出願は、各個々の文献又は特許出願が明確且つ個別に引用により組み込まれて示されている場合と同程度に引用により全体が本明細書に組み込まれる。
【０００６】
図面では、同じ参照符号は同じ又は実質的に同様の要素又は動作と見なされる。いずれかの特定の要素又は動作の議論を容易に識別するために、参照符号の最上位の桁又は複数の桁は、当該要素が最初に導入される図面番号を指す（例えば、要素１００は、図１に関して最初に導入され議論されている）。
集積回路（「ＩＣ」）製造における超解像技術（「ＲＥＴ」）及びプリントプロセスの集中型モデルを生成するためのシステム及び方法を以下に説明する。集中型モデルを生成するためのシステム及び方法はまた、本明細書では集合的にウェーハイメージモデリング及び予測システム（「ＷＩＭＡＰＳ」）と呼び、ＲＥＴ及びプリントプロセスのシミュレーションにおいて設計者による使用に効率的なプロセスを提供し、これによって設計者はプリントされたシリコン外形を予測することが可能になる。
【０００７】
以下の説明では、多くの特定の詳細が導入され、ＷＩＭＡＰＳの実施形態の完全な理解とその説明を提供する。しかしながら、当業者であればこれらの実施形態は、特定の詳細の１つ又はそれ以上がない状態、或いは別の構成要素、システム、その他を用いて実施可能であることは理解されるであろう。他の場合には、開示されるＷＩＭＡＰＳの実施形態の態様が曖昧になるのを避けるために、周知の構造又は動作は図示されず、或いは詳細には説明されない。
【０００８】
設計者に対してＩＣレウアウトのリソグラフィによる製造性又はＲＥＴ能力を予測して判断する能力をもたらすために、ＷＩＭＡＰＳは、フロアプラニング、配置又はルーティング後のプレ・テープアウト検証フロー又はセル設計プロセスの別の挿入ポイントに挿入できる。ＷＩＭＡＰＳは、製造プロセスの基本的な物理的特性（例えばいずれかのシミュレーション又はモデリング）に基づいた下流側の製造プロセスの抽象概念をチップ設計者に与える。従ってＷＩＭＡＰＳは、設計者のために実際のＲＥＴ結果に対しての特定レベルの精度を備えた下流側ＲＥＴ能力を予測する。予測スペクトルの一端では、ＷＩＭＡＰＳの抽象概念は、可能な限り詳細なシミュレーション／モデリングに近いものとすることができる（例えば、モジュラー伝達関数又はイメージングシステムのいずれかの経験的表現、或いは、更に詳細なシミュレーションモデル自体を使用して）。或いは、ＷＩＭＡＰＳは、光学的／リソグラフィ動作（例えば、基準としてＯＰＣセグメンテーションを使用すること）又は予測スペクトルの端間の他のレベルの複雑性を識別するＤＲＣルールデッキの補間／外挿モデルとすることができる。
【０００９】
詳細なシミュレーション／モデリングに近接した抽象概念の考察において、ＷＩＭＡＰＳは、Ｆａｂのプロセス情報を使用することができ、ここではＦａｂとは、ウェーハをプリントすることになるＩＣ製造会社である。ＷＩＭＡＰＳは、プロセス情報を使用して、実際のレイアウト上でシミュレーションを実行し、或いはＲＥＴ能力又は設計上の形状閉合の程度の批評に使用するための詳細なルックアップテーブルを生成する。例えばＷＩＭＡＰＳは、代表的なモジュラー伝達関数（ＭＴＦ）（例えば、リソグラフィの物理現象を部分的に表す周波数応答）を含むプロセス情報を使用して、プリント品質を評価することができる。また、追加の感度分析（例えば、焦点深度又は他の物理又は非物理パラメータのようなプロセス変動に対する感度）を用いて、「ＲＥＴ能力」又はリソグラフィによる製造性検出器として機能することができる。或いは、１つの実施形態のＷＩＭＡＰＳは、較正技術が特定のＦａｂプロセスに特有な精度レベルを与える経験則モデル（又はイメージングシステムの基本的物理に基づく半経験的モデル）を使用して詳細なソグラフィーの予測可能性をモデル化することができる。ＷＩＭＡＰＳによって使用されるモデルにもかかわらず、このモデルは、経験的、半経験的、物理的、及びルール情報の１つ又はそれ以上を使用してトレーニングされる。
【００１０】
ＤＲＣルールデッキの補間／外挿されたモデルの考察において、ＷＩＭＡＰＳは、いずれかのモデリング動作と共に基礎としてＤＲＣルールを使用して、ジオメトリ毎に又はジオメトリの一部毎に結果として得られる批評／指標を幾何学的に構成する。モデリング動作は、例えば、限定ではないが、近接距離、コヒーレンス係数及びＯＰＣセグメンテーション設定を含むことができる。
【００１１】
従ってＷＩＭＡＰＳは、正確な製造フローを経る必要も無しにチップレイアウトの製造性（リソグラフィ、エッチング、ＣＭＰ、その他）のモデリング及び予測に使用するための新規のシステムを設計者に提供する。ＷＩＭＡＰＳのモデリング及び予測は、上述のような詳細なシミュレーション／モデリングに極めて接近した抽象概念に基づくことができ、及び／又は、下流側の製造プロセスを表す連立方程式に基づくことができる。例えば設計者は、最適化問題に対する解に基づく第１のＷＩＭＡＰＳを使用して完全なチップ設計を評価した後、詳細なシミュレーション／モデリングに基づく第２のＷＩＭＡＰＳを使用して、第１のＷＩＭＡＰＳの適用によって識別されたチップ設計の疑似ロケーションを評価することができる。別の実施例として、第１及び第２のＷＩＭＡＰＳはまた、特定の設計の使用に関して互いの欠陥を補完する目的で使用することができる。ＷＩＭＡＰＳはまた、チップレイアウトの製造性を改善するために、モデリング及び予測の結果として設計内で検出されたエラーを修復又は修正するシステムを設計者に提供する。
【００１２】
図１は、１つの実施形態に基づくウェーハイメージングモデリング及び予測システム（「ＷＩＭＡＰＳ」）１００を含むＩＣ設計及び製造プロセス１０のブロック図である。ＷＩＭＡＰＳは、回路設計１２を入力として受け取り、ＲＥＴ−可能な又は製造可能な回路設計を出力として製造段階１４に提供し、よってデザイン・ツー・シリコン（ｄｅｓｉｇｎ−ｔｏ−ｓｉｌｉｃｏｎ）エラーに起因するチップ製造エラーを低減又は排除する。
【００１３】
１つの実施形態のＷＩＭＡＰＳは、例えば配置又はルーティングの後のプレ・テープアウト検証フロー内又はチップ設計プロセスの別の挿入ポイント内に挿入される。チップ製造プロセスでは、回路設計は、製造で使用するためのマスクの生成をもたらすプロセスであるＲＥＴに従う。マスクは、１つ又はそれ以上の光学リソグラフィープロセスを受けて、シリコン上にプリントされる。製造施設は、パターンのプリントを如何に良くするかをシミュレーションすることによって、リソグラフィープロセスを調整する目的でウェーハプリントモデルを使用する。ＷＩＭＡＰＳは、ＲＥＴ及びウェーハプリントプロセスのシミュレーションにおいて設計者による使用のための効率的なプロセスを提供し、これにより設計者がプリントされたシリコン外形を予測することができる。利用可能な多くの異なるＲＥＴプロセスが存在し、この全ては、プリント欠陥（例えばボケ、その他）を補正する共通の目標を有する。ＲＥＴ又はウェーハプリントプロセスの詳細なシミュレーションを提供する代わりに、ＷＩＭＡＰＳは、ＲＥＴ及び／又はウェーハプリントプロセスを該ＲＥＴ及び／又はウェーハプリントプロセスの非一意的なインバースとしてモデリングすることにより設計のＲＥＴ能力を予測する。
【００１４】
１つの実施形態のＷＩＭＡＰＳは、Ｆａｂのウェーハプリントプロセスの情報を使用して、ウェーハプリントプロセスをモデル化する。従って、１つの実施形態のＷＩＭＡＰＳは、少なくとも１つの光学プロセス（例えば、従来照明、軸外照明、液浸リソグラフィ、偏光、その他）、レジスト現像プロセス、及び／又はエッチングプロセスの情報を使用してウェーハプリントプロセスをモデル化する。
【００１５】
図２は、１つの実施形態に基づくＷＩＭＡＰＳ１００のブロック図である。ＷＩＭＡＰＳは、物理設計を含む設計フローのどこにでも挿入可能である。ＷＩＭＡＰＳ１００は、デザイン・ツー・シリコンモデリング１０２、オンシリコン予測１０４、エラー検出及び報告１０６、並びにエラー修復又は修正１０８の構成要素又はプロセスを含む。ＲＥＴ−可能又は製造可能な設計１１０（「修正設計」１１０とも呼ばれる）は、ＷＩＭＡＰＳ１００単体又は少なくとも１つの組合せの形態からなる１つ又はそれ以上のプロセスを使用する回路設計の処理によってもたらされる。ＷＩＭＡＰＳ１００の構成要素１０２〜１０８は順に結合されて示されるが、本実施形態は、この順序又はフローに限定されない。従って、種々の構成要素１０２〜１０８は、チップ設計／製造プロセスフローにおいて単独又は種々の組合せで使用することができる。更に、デザイン・ツー・シリコンモデリング１０２、オンシリコン予測１０４、エラー検出及び報告１０６、及びエラー修復又は修正１０８の構成要素の１つ又はそれ以上は、設計プロセスの構成要素とすることができるが、これらのプロセス１０２〜１０８のいずれもがＩＣ製造プロセスのいずれかの別の部分の構成要素とすることができるので、ＷＩＭＡＰＳ１００は本プロセスフローに限定されない。
【００１６】
回路は通常極めて多くの個々の要素（「セル」とも呼ばれる）を含むので、電子回路設計者は通常回路設計プロセスを支援し且つ自動化するコンピュータプログラムに依存するときには、ＷＩＭＡＰＳ１００は、限定ではないが、回路設計及びＩＣ素子製造の自動化に使用されるＥＤＡシステム、又は他の電子システムの１つ又はそれ以上の構成要素を含み又は結合することができる。従って、本明細書での説明はＷＩＭＡＰＳ１００を参照するが、ＷＩＭＡＰＳ構成要素１０２〜１０８は、各々が単独或いは１つ又はそれ以上の異なる組合せの形態で当業者には公知の１つ又はそれ以上のＥＤＡシステムの構成要素又は構成要素プロセスに結合された独立した構成要素として機能することができる点は理解される。
【００１７】
ＷＩＭＡＰＳの１つの実施形態は、設計された回路レイアウトの情報を使用して１つ又はそれ以上の方程式を生成する。方程式は、製造プロセス（例えば、リソグラフィープロセス）と回路レイアウト（例えば、レイアウトにおけるいずれかの所与のポイント上でレイアウトの境界を定める周囲ＯＰＣバイアスの寄与）との間の相互作用をモデル化又は記述する。次いで、ＩＣ設計プロセス中にモデルからの情報を用いて、実際に方程式を解く試み（又は完全に解くこと）及び／又はイメージのプリントを行うことなくウェーハイメージ／結果を予測する。予測ウェーハイメージの情報を設計プロセス中に使用し、テープアウト又は別の製造プロセスの前に事前に指定されたイメージプリント／製造基準を満たすように回路レイアウトを検証及び／又は修正する。ＷＩＭＡＰＳの１つの実施例は、Ｃａｌｉｆｏｒｎｉａ州ＳｕｎｎｙｖａｌｅのＣｌｅａｒ  Ｓｈａｐｅ  Ｔｅｃｈｎｏｌｏｇｉｅｓ，Ｉｎｃ．から入手可能なＩｎＳｈａｐｅ（登録商標）又はＳｈａｐｅＣｌｏｕｒｅ（登録商標）製品として利用可能である。
【００１８】
更に、ＷＩＭＡＰＳから得られる予測ウェーハイメージを製造中にＲＥＴ／プリントプロセスで使用して、改善された結果を得ることができる。すなわち、ＷＩＭＡＰＳはまた、より系統的で効率的且つ正確な方法でＲＥＴに直接到る効果的で精密な方法を提供する。
【００１９】
ＷＩＭＡＰＳはまた、推定ＲＥＴ及び／又はプリントプロセスの情報を組み合わせて、詳細な（反復的、従来的、及び経験則ベースの）ＲＥＴ及びプリントプロセスを実行することを必要とせずにウェーハイメージを予測できる統合システムを形成することを可能にする。この組合わされたモデルは、単純且つ効率的であり、回路設計者がモデルを用いて設計を評価することを可能にする。従って、この組合わされたモデルは、限定ではないが以下の１つ又はそれ以上を提供し、すなわち、より優れた出力品質を備えた高速ＯＰＣの実行、最適詳細分析の使用によるよりロバストなＯＰＣの実行、実際にＯＰＣを実行せずにＯＰＣの問題点の推定、ＯＰＣ補正不能な回路レイアウト内のロケーションの識別、プリント形状が詳細分析に対し敏感であるロケーションの識別、事前に指定された条件下で修正可能であるが、プリント条件が理想的ケースから乖離するにつれて（例えば、プロセスウインドウを介して）イメージが急速に劣化する回路レイアウト内のロケーションの識別、ＲＥＴプロセスの反復的改良、回路レイアウトに関する別の予測的動作、テープアウト後の別のＲＥＴベース又はシリコンシミュレーションベースのプロセス（例えば、シミュレーションベースのＲＥＴの点検）、レイアウトからのプレ・テープアウト予測動作を必要とするＲＥＴ／プリントフローに類似した別の製造プロセス（例えば、エッチング、ＣＭＰ、収率曲線／マップモデリング）である。ＷＩＭＡＰＳは更に、限定ではないが、支援機能、交互ＰＳＭ、及び他のＲＥＴ技術と併用して使用することができる。
【００２０】
再びＷＩＭＡＰＳ１００（図２）を参照すると、デザイン・ツー・シリコンモデリング１０２は、入力として回路設計を受け取るように結合されている。デザイン・ツー・シリコンモデリング１０２は、ＲＥＴ及び／又はプリントプロセスの影響をモデリングすることによって出力としてのシリコン外形を生成し、ＲＥＴプロセスから得られる離散的（通常バイナリ）マスクを形成しようとはしないが、しかしながら、別の実施形態ではマスクを生成することができる。更に、ＷＩＭＡＰＳプロセスは、マスクを形成する必要がないので、本プロセスは、任意の中間生成物（マスク又はいずれかのマスクの描画、例えば、レイアウト、破砕結果、検査済みイメージ、シミュレーションされたイメージ、その他）を用いた設計からシリコンまでの直接シミュレーションを行うために、逆ＲＥＴモデル及びウェーハプリントモデルの集中型モデルを使用する。
【００２１】
図３は、１つの実施形態に基づくデザイン・ツー・シリコンモデリング１０２のブロック図である。１つの実施形態のデザイン・ツー・シリコンモデリング１０２は、ＲＥＴプロセス及びウェーハプリントプロセスをモデル化する「集中型モデル」である。ＲＥＴモデル３０２は、離散的なバイナリマスクではなく非離散的な連続関数を出力するが、マスクも同様に生成することができる。ＷＩＭＡＰＳの集中型モデルは、従来のＶＬＳＩ製造フローのＲＥＴ及びウェーハプリントプロセスの動作を特徴付けするプロセスを含む。ＷＩＭＡＰＳによって特徴付けられるＲＥＴプロセスは、限定ではないが、幾つかのＯＰＣプロセス及び幾つかのＰＳＭプロセスを含む、当該技術分野で公知の幾つかのプロセスのいずれかとすることができる。
【００２２】
１つの実施形態のＷＩＭＡＰＳは、集中型モデルと本体（回路設計）との間の差異の最小化を含む最適化を使用して、集中型デザイン・ツー・シリコンモデルを生成する。従って、ＷＩＭＡＰＳは、よりよいモデルを識別する上で助けとなるように、多くの異なる利用可能な制約を有する最適化問題としてモデルを定式化する。一例として、１つの可能性は、実現可能なマスクに可能な限り近接した推定マスクを生成することである。その際にモデルは、エッジから取り出されたマスクエリア内の推定マスクにおいて誤差が殆ど許容されず、一方マスクエッジアリア内の推定マスクにおいては比較的大きな誤差が許容されるような誤差の重みづけを使用して制約される。モデルは、特定のＦａｂプロセスに対して更に較正することができる。Ｆａｂは、集中型モデルを使用して形成されたテストレイアウトを用いてプリントされる外形のテストプリントを生成する。
【００２３】
回路設計レイアウトは通常、マスク上に描かれてウェーハプリントプロセスに送られる前にＲＥＴを受ける。多くの場合露光、露光後レジスト現像、及びケミカルエッチングを伴うプリントプロセスは、当業者には公知である。ＲＥＴ及びプリントプロセスのモデルが提案されており、広範囲にわたって使用されている。これらのＲＥＴ及びプリントプロセスのモデルは一般に、本明細書では「モデルＰ」又は「Ｐ」と呼ばれる。１つの実施形態のＷＩＭＡＰＳは、モデルの出力をテストパターンのセットのプリント外形と一致させるようにモデルＰのパラメータを調節することによってモデルＰを較正する。ＷＩＭＡＰＳによって特徴付けられたＲＥＴプロセスは、一般にマスク上の回路レイアウトを変更し、リソグラフィーシステムによって導入されたプリント歪みを事前に補正する当該技術分野で公知のプロセスの幾つかとすることができる。その結果、ＷＩＭＡＰＳによって特徴付けられたＲＥＴプロセスは、幾つか例を挙げると、モデルベースＯＰＣ（「ＭＯＰＣ」）、更に散乱バー（ＳＢ）としても知られるサブ解像度アシスト機構（ＳＲＡＦ）、交互位相シフトマスク（「ＡｌｔＰＳＭ」）、減衰型位相シフトマスク（「ＡｔｔＰＳＭ」）及びクロムレス型ＰＳＭのような種々の技術を含む。
【００２４】
１つの実施形態のデザイン・ツー・シリコンモデリング１０２は、ＲＥＴをＲＥＴモデルＰのインバースとしてモデル化することで、内部ＲＥＴをモデルＰの近似インバースである実効ＲＥＴモデルで置換する。インバースモデルは、本明細書では
【数１】
2007536564.tif 000003
とされ、一般にＰは正確にはインバースにできないので「〜」は近似インバースを表す。デザイン・ツー・シリコンモデリング１０２は、多くの場合完全には使用可能ではない全ＲＥＴ詳細未満を必要とするのに加えて、
【数２】
2007536564.tif 000004
及びＰは共に集中されて、デザイン・ツー・シリコンフローの単一全体モデル「Ｇ」を形成し、ここで
【数３】
2007536564.tif 000005
である。集中モデルＧは、該設計を考慮してシリコン外形の高速シミュレーションを可能にする。
【００２５】
インバースモデル
【数４】
2007536564.tif 000006
の出力は、従来の設計プロセスの実際のマスク「ｍ」の近似であり、この近似マスクは本明細書ではマスク
【数５】
2007536564.tif 000007
とされる。実際のマスクｍは一般的に０又は１（又は、ａｌｔＰＳＭの場合では−１、０、１、ａｔｔＰＳＭの場合ではｔを透過振幅として、−ｔ、１のような離散値の小さなセット）の値をとるバイナリ関数であるが、推定マスク
【数６】
2007536564.tif 000008
は、この方式に限定される必要はなく、一般的には位置の連続関数である。
【００２６】
以下の１つの実施形態のデザイン・ツー・シリコンモデリング１０２の実施例は、モデル化されるＲＥＴとしてＭＯＰＣを含むが、デザイン・ツー・シリコンモデリング１０２はこれに限定はされない。本実施例では、１つの実施形態のデザイン・ツー・シリコンモデリング１０２は、
【数７】
2007536564.tif 000009
を以下の最適化問題の解に割り当てることによって
【数８】
2007536564.tif 000010
を求める。
【数９】
2007536564.tif 000011
ここで「Ｉ」は恒等関数を示し、
【数１０】
2007536564.tif 000012
は、適切に定義されたノルムを示す。この制約のない最適化手順は一般に、どのような実現可能なマスクとも全く異なるマスク近似をもたらすので、いかなる実際のＲＥＴプロセスも記述することはできない。従って、
【数１１】
2007536564.tif 000013
を制約することによって解に達する。例えば、最適化に項を追加し、回路レイアウトのポリゴンエッジの近傍以外のどこであっても
【数１２】
2007536564.tif 000014
が入力回路設計に確実に近接するようにすることができ、従って、ＯＰＣは一般にエッジに近接した設計だけを変更するという事実を反映している。制約を課す制約項は、
【数１３】
2007536564.tif 000015
としてコスト関数に付加され、ここで「Ｗ」は、ポリゴンエッジから幾らか遠くでは大きく、設計のエッジの近くでは小さい空間重み付けを示す。更に、デザイン・ツー・シリコンモデルは、本質的に不安定なインバースモデル、例えば、
【数１４】
2007536564.tif 000016
が大きいモデルにペナルティを課すことによって解を正規化する。よって最適化する新しいコスト関数は、
【数１５】
2007536564.tif 000017
であり、ここで「μ１」及び「μ２」は相対的重み付けである。
【００２７】
解
【数１６】
2007536564.tif 000018
は、標準的な回路設計レイアウト上で実行される理想的で実現可能なＯＰＣモデルを与える。特定のＲＥＴプロセス（例えば、特定のＦａｂの特定のＭＯＰＣ）に対してデザイン・ツー・シリコンモデルを更に較正するために、１つの実施形態のデザイン・ツー・シリコンモデル１２は、プリントされたシリコン外形（又は基準寸法計測値）を使用してモデルを改良する。プリントされたシリコン外形は、テストレイアウト「ｄ」の事前に設計されたセットから受け取られ又は生成されるが、限定ではない。本ケース下では、デザイン・ツー・シリコンモデリングは、上述のコスト関数の
【数１７】
2007536564.tif 000019
などの追加項を使用して、ＦａｂのＲＥＴ動作に最も一致する
【数１８】
2007536564.tif 000020
を生成する。コスト関数の形態で使用される際のこの追加項は、デザイン・ツー・シリコンモデルから予測された外形と実際のシリコン外形「ｓ」との間の差異にペナルティを課して、新しいコスト関数を
【数１９】
2007536564.tif 000021
として提供する。デザイン・ツー・シリコンモデルの種々の代替的実施形態は、解をＲＥＴ又は他のＦａｂプロセスに適切なものとして更に正規化する目的で、追加のコスト関数項を含むことができる。例えば製造ルールチェック違反を減少させるために、別の幾何学的制約、又はマスク／プロセスのコスト又は性能に関係する目的関数のような別の正規化又は制約を付加することができる。
【００２８】
フィールド全体にわたりレジスト層を透過する照射線量の変動及び不均一焦点などのプロセスの変化は、実際のウェーハプリントプロセスでは避けられないものである。結果として、プリント動作を完全に特徴付けするために、複数のプリントモデルＰｉを使用することができる。これらのモデルは、例えば、公称モデルＰの１つ又はそれ以上のパラメータの値をこれらの可能性のある物理的解明（例えば焦点ぼけ、露光、その他）に基づいて変更することによって、又は複数のプロセス条件下でテストパターンのシリコン外形ｓｊがＦａｂによって与えられている場合に追加のデータフィッティングから導出することができる。ＦａｂのＲＥＴ（例えばＭＯＰＣ）がこれらの複数のプロセス条件にわたって最適化される場合には、１つの実施形態のデザイン・ツー・シリコンモデリングは、限定ではないが、
【数２０】
2007536564.tif 000022
及び、
【数２１】
2007536564.tif 000023
を含む拡張項によってモデル化し、複数プリントモデルをカバーすることができる。従って、デザイン・ツー・シリコンモデル項は、以下のように拡張される。
【数２２】
2007536564.tif 000024
ここで、αｉ及びβｉは、種々のプロセスウインドウ条件の相対的重み付けである。他方、ＭＯＰＣが公称プリント条件下で実行される場合には、実施形態の総和の各々には単一の項だけが含まれる。
【数２３】
2007536564.tif 000025
が求まると、これを用いて、或いは種々のＰｉと共に組み合わされて、複数のデザイン・ツー・シリコンモデルを生成し、該複数のデザイン・ツー・シリコンモデルは、推定シリコン外形
【数２４】
2007536564.tif 000026
を使用した異なるプロセスウインドウ条件に対するシリコン外形感度を予測するのに用いることができる。
【００２９】
コーヒーレントな点光源照明の場合の
【数２５】
2007536564.tif 000027
を求める実施形態のデザイン・ツー・シリコンモデリングを用いて、１つの実施例を以下に説明する。このような条件下では、プリントモデルは、方程式
【数２６】
2007536564.tif 000028
を使用し、強度閾値を等価振幅閾値で置き換えることによって得ることができる。得られる結果は、Ｐがブロックテプリッツ行列となる離散的線形シフト不変系である。１つの実施形態のデザイン・ツー・シリコンモデリングは、
【数２７】
2007536564.tif 000029
としてコスト関数を最小化する。
【数２８】
2007536564.tif 000030
によって示されるＰの特異値分解は、
【数２９】
2007536564.tif 000031
をもたらし、ここで、
【数３０】
2007536564.tif 000032
である。集中デザイン・ツー・シリコンモデルは、従って、
【数３１】
2007536564.tif 000033
であり、中間値
【数３２】
2007536564.tif 000034
を最初に計算することなく回路設計レイアウトを与える外形ｓの直接シミュレーションが得られる。
【００３０】
ＷＩＭＡＰＳ１００は、デザイン・ツー・シリコンモデル１０２の結果（例えば推定シリコン外形
【数３３】
2007536564.tif 000035
）をオンシリコン予測１０４に出力する。図４は、１つの実施形態に基づくオンシリコン予測１０４のブロック図である。オンシリコン予測構成要素又はプロセス１０４は、回路設計に関係する少なくとも１つの要因の予測を作成又は生成する。予測要因は、限定ではないが、外形予測、ホットスポット予測、感度予測、マスクエラー増大因子（「ＭＥＥＦ」）予測、プロセスウインドウ予測、及び正規化イメージ・ログ・スロープ（「ＮＩＬＳ」）予測の中の少なくとも１つを含む。オンシリコン予測プロセス１０４の結果は出力として提供される。
【００３１】
ＷＩＭＡＰＳ１０は、オンシリコン予測プロセス１０４の結果をエラー検出及び報告構成要素又はプロセス１０６に出力する。図５は、１つの実施形態に基づくエラー検出及び報告１０６のブロック図である。オンシリコン予測プロセス１０４からの予測シリコン結果は更に、設計におけるエラーを識別する目的で１つ又はそれ以上のエラー検出プロセスを使用して処理される。例えば、１つの実施形態のエラー検出及び報告は、ピンチ／ブリッジエラー、過大な限界寸法（「ＣＤ」）変動、コンタクト／バイアエンクロージャエラー、ゲート・エンドキャップ・プルバックエラー、及び／又は、他の設計基準違反（例えば、テープアウト前にシリコン領域でチェックされる設計基準）に関して設計を評価することができる。
【００３２】
エラー検出及び報告１０６の出力は、ユーザが使用するために直接出力することができる。出力は、エラーのロケーション、重度及び種類をリストするテキストファイルとすることができる。出力はまた、層ファイルの異なる層上に格納されたマーカーを含むことができ、その結果、ユーザは、レイアウト１００及びレイアウトブラウザ上のエラーマーカーを同時に見ることが可能となる。エラーとなり得る様々な種類を種々の層上に格納することができ、マーカーのサイズがエラーの重度を示すことができる。
【００３３】
ＷＩＭＡＰＳ１００は、エラー検出及び報告プロセス１０６の結果をエラー修復又はエラーフィクサー構成要素又はプロセス１０８に出力する。図６は、１つの実施形態に基づくエラーフィクサー１０８のブロック図である。１つの実施形態のエラーフィクサー１０８は、限定ではないが、修正スコアラー６３０に結合された修正又は修復生成構成要素又はプロセス６０２（「修正ジェネレータ６０２」又は「修復ジェネレータ６０２」とも呼ばれる）を含む。
【００３４】
修正ジェネレータ６０２は、エラー検出及び報告１０６によって報告されたエラー情報を用いて、１つ又はそれ以上の修正パターン６２０の生成に用いられる修正候補６１４の作成の際に使用する修正ガイドライン６１２を生成することができる。或いは、修正ジェネレータ６０２は、エラー検出及び報告１０６によって報告されたエラーの種類に基づいて修正候補６１４を生成することができ、各修正パターン６２０をスコアリング又は評価する修正スコアラー６３０に対して１つ又はそれ以上の修正パターン６２０を出力できる。加えて、修正ジェネレータ６０２は、上述のようにガイドライン及び修正候補を生成することができる。
【００３５】
１つの実施形態の修正ジェネレータ６０２は、デザイン・ツー・シリコンモデリング１０２によって生成された回路設計及びデザイン・ツー・シリコンモデル内で検出されるエラー情報を使用して修正ガイドライン６１２を生成する。修正ガイドライン６１２は、修正候補が設計基準準拠のものであり、回路の機能性（例えば、ポリゴンの破壊、２つのポリゴンの架橋、その他）に影響を与えず、及び／又は回路性能への影響を最小限にするガイドラインを含むことができる。修正候補６１４の実施例には、限定ではないが、幅及び間隔の増大、コンタクト／バイアエンクロージャの増大、ゲート・エンドキャップ長さ／面積の増大、セルの反転、及びあるセルと同一の機能性を有する他のセルとの交換が含まれる。
【００３６】
修正ジェネレータ６０２はまた、検出されたエラーに関する周辺のジオメトリの各セグメント又は一部の影響をデザイン・ツー・シリコンモデルの情報を使用して計算する。検出されたエラーに関する周辺のジオメトリの影響は、エラーの軽減、エラーの悪化、及び／又は関連性なしの少なくとも１つに分類される。結果として得られる修正候補６１４を考えると、修正ジェネレータ６０２は、修正候補を用いて回路レイアウトを手動で編集するための１つ又はそれ以上のマニュアル修正プロセス６１６、及び／又は修正候補６１４を回路レイアウトに自動的に適用する自動修正プロセス６１８をユーザに提供する。ＷＩＭＡＰＳの代替的実施形態は、マニュアル修正構成要素６１６又は自動修正構成要素６１８だけを含むことができる。
【００３７】
修正ジェネレータ６０２は、修正スコアラー６３０に出力を提供するように結合され、ここでは出力は修正パターン６２０を含む。図７は、１つの実施形態に基づく修正スコアラー６３０のブロック図である。修正スコアラー６３０は、修正パターン６２０の修正候補を評価及び比較し、修正パターン６２０が許容可能か否かを決定する。修正パターン６２０が許容可能と判断される場合には、対応する修正候補は修正スコアラー６３０によって受諾され、該修正パターン６２０は修正設計１１０（図２）として出力６４０される。修正候補が修正スコアラー６３０によって拒否された場合には、対応する修正パターン６２０は拒否され、動作は６５０に戻り、上述のように１つ又はそれ以上の修正ガイドライン６１２を使用して修正候補６１４を生成する。
【００３８】
１つの実施形態の各修正候補６１４は、設計上の対応する検出エラーに対して固有の修正ではない。従って、修正スコアラー６３０は、各修正されるパターン６２０の修正候補６１４を評価し、各修正候補６１４が許容可能か否かを判定する。修正候補６１４を評価する基準は、限定ではないが、デザイン・ツー・シリコンモデル１０２、オンシリコン予測１０４、エラー検出及び報告１０６、設計基準コンプライアンス、回路の電気パラメータ（例えば、タイミング、ノイズ感度、信号インテグリティ（クロストーク）、ＩＲドロップ、消費電力、その他）、パターンシンメトリ、及びパターンマッチャー評価の少なくとも１つを含むことができる。
【００３９】
再度図１を参照すると、１つの実施形態のＷＩＭＡＰＳ１００は、エラーフィクサー１０８からの修正設計１１０の出力をデザイン・ツー・シリコンモデリング１０２に返すことができる。次いで、ＷＩＭＡＰＳ１００は、上述のように修正設計１１０を評価する。或いは、回路設計内でエラー検出及び報告１０６によってエラーが検出されなかった場合には、ＷＩＭＡＰＳ１００は、修正設計１１０に関して追加の処理を実行しなくてもよい。
【００４０】
１つの実施形態のＷＩＭＡＰＳはまた、追加のアプリケーションを有することができる。一例として、ＷＩＭＡＰＳは、ＩＣ製造プロセスのルールベースチェック機能のいずれかの欠陥を検出し補完する。図８は、１つの実施形態に基づく、ウェーハイメージングモデリング及び予測システム（「ＷＩＭＡＰＳ」）８００を含むルールベースチェックプロセス８０のブロック図である。図９は、１つの実施形態に基づくＷＩＭＡＰＳ８００のブロック図である。ＷＩＭＡＰＳ８００は、デザイン・ツー・シリコンモデル１０２、オンシリコン予測１０４、エラー検出及び報告１０６構成要素又はプロセスを含む。デザイン・ツー・シリコンモデル１０２は、図３を参照して上述したように、ＲＥＴプロセス及びウェーハプリントプロセスをモデル化する集中型モデルである。
【００４１】
デザイン・ツー・シリコンモデル１０２は、この結果（例えば、推定シリコン外形
【数３４】
2007536564.tif 000036
）をオンシリコン予測１０４に出力する。オンシリコン予測構成要素又はプロセス１０４は、図４を参照して上述したように、回路設計に関係する少なくとも１つの要因の予測を作成又は生成する。オンシリコン予測プロセス１０４からの予測シリコン結果は更に、図５を参照して上述したように、設計におけるエラーを識別する目的で１つ又はそれ以上のエラー検出及び報告プロセス１０６を用いて処理される。ＷＩＭＡＰＳ８００の構成要素１０２〜１０６は、順に結合されて示されているが、本実施形態は、この順序又はフローに限定されない。従って、種々の構成要素１０２〜１０６は、チップ設計／製造プロセスフローにおいて単独又は種々の組合せで使用することができる。
【００４２】
ＷＩＭＡＰＳ８００は、幾つかの設計基準に準拠したテストパターンの試験に使用される。従って、ルールベースチェックプロセス８０は、設計基準準拠テストパターン８８を受け取るように結合されたＷＩＭＡＰＳ８００を含む。ＷＩＭＡＰＳ８００は、受け取ったテストパターン８８を評価し、各評価されたパターンを評価中に検出されたエラーに応じて事前に指定された構成要素又はプロセスに転送する。例えば、設計基準準拠テストパターン８８は、ＷＩＭＡＰＳ８００によって検出された特定のエラーに応答して、問題パターンデータベース８１２内に配置される。別の実施形態では、プロセス８０は、特定のパターンがＷＩＭＡＰＳ８００によって検出されたエラーに応答するテストパターンとして不正となるように、設計基準を改良又は修正する８２２。これにより、設計基準又は設計基準のセットの脆弱性を判定するための方法が与えられる。識別されると、脆弱性設計基準は、製造性をより改善するために修正することができ、或いは設計基準のセットから除去してもよい。
【００４３】
付加的な実施例では、禁止ピッチが、ＷＩＭＡＰＳ８００エラー検出の結果としてテストパターンに対して８３２で識別される。これにより、識別された禁止ピッチを使用する禁止ピッチの今後の検出及び予測が可能になる。
【００４４】
パターンマッチャー８０４は、回路設計１２並びに問題パターンデータベース８１２情報、修正された設計基準８２２、及び禁止ピッチ８３２を受け取るように結合される。パターンマッチャー８０４はまた、既に識別済みの他の問題テストパターン８０６を受け取るように結合される。パターンマッチャーは、禁止ピッチを検出し、問題のある２次元（「２Ｄ」）パターンを一致させ、別のルールベースチェックを実行するために回路設計１２の非シミュレーションベースのチェックを実行する。パターンマッチャー８０４は、回路設計で検出したエラーをエラーフィクサー１０８に転送する。エラーフィクサー１０８は、限定ではないが、図６を参照して上述されたように修正スコアラー６３０（「修正ジェネレータ６０２」とも呼ばれる）に結合された修正生成構成要素又はプロセス６０２を含む。エラーフィクサー１０８は、上述のように修正設計１１０を出力する。
【００４５】
１つの実施形態のＷＩＭＡＰＳはまた、追加のアプリケーションを有することができる。一例として、ＷＩＭＡＰＳは、製造及び／又はＲＥＴ適用が困難なロケーションを予測する。これらのロケーション情報をＲＥＴ中又はＲＥＴ後の検証段階で使用して、ＲＥＴの品質を改善し、及び／又はより高度ではあるが計算的には高価なこれらのロケーションに対する検証方法に適用することができる。
【００４６】
いずれかのＲＥＴ適用及び適用されたＲＥＴの正確性を検証する前に、セグメンテーションプロセスが、補正又は検証シミュレーションが評価される回路レイアウトの位置決め点での使用に対して製造プロセスに導入することができる。反復補正値（例えば、バイアス）又はエラーフラグをセグメンテーションプロセスの結果として割り当てることができる。
【００４７】
セグメンテーションは通常、ステッパの精密光学設定又はレシピ設定とは独立して実行される。セグメンテーションプロセスから得られるセグメント又は他の情報を用いて、物理的な動作又はＲＥＴの完了を行うことなく適用されるべきＲＥＴの複雑性を表示又は推定することができる。例えば、投影された複数の近接するジオメトリをその上に有するストレートエッジは、セグメントを殆どもたらさない近接するジオメトリから孤立した直線エッジと比較すると、詳細に分析された複数のセグメントを生成することができる。
【００４８】
セグメンテーション技術は、セグメンテーション基準により多くの物理特性を導入することによって改善又は更に改良することができる。客観的エラー（例えば、電位又は強度、その他）が所与の限界を超えると推定される場合、新しいセグメントが生成される際に有限要素計算法に類似する技術を適用することができる。同様に、エラーが所与の限界未満である場合にはセグメントを除去し、複雑性の理由からセグメント数を低減することができる。全リソグラフィーシミュレーション結果を導入してセグメンテーション決定を行ってもよい。
【００４９】
更に、「最適な」詳細分析（又は評価）ポイントは予測の精度及び性能に対し極めて重要であるので、上述のＷＩＭＡＰＳの構成要素の使用によりセグメンテーションプロセスが改善される。これらのポイントの生成は、ＷＩＭＡＰＳの予測プロセス並びに１つ又はそれ以上の他のプロセスを用いて実行することができる。一例として、レイアウトのジオメトリが対応する形状のプリント結果の評価を行うことができる場合、ルールを用いて、本ジオメトリに適用される計算を軽減することができる。
【００５０】
図１〜９を参照すると、限定ではないが、構成要素又はプロセスの動作は、少なくとも１つのプロセッサの制御下にある。当業者でれば、本明細書で提供されるこれらのフロー図及び詳細説明に基づいてＷＩＭＡＰＳを実装するソースコード、マイクロコード、プログラムロジックアレイ又は別のものを生成することができる。これらのフロー図に従って動作するアルゴリズム又はルーチンは、限定ではないが、関連するプロセッサの一部を形成する不揮発性メモリ内、関連するメモリ領域内、又はディスクのようなリムーバブル媒体内に記憶し、或いは電気的消去可能書き込み可能ＲＯＭ（ＥＥＰＲＯＭ）半導体チップのようなチップ内にハードワイヤ又は事前プログラムすることができる。
【００５１】
上述のＷＩＭＡＰＳの態様をＥＤＡコンピュータシステム又は他の処理システム上で実行することができるプロセスに関連して説明する。これらのプロセスは、機械可読又はコンピュータ可読メモリエリア、又はコンピュータシステムのデバイス内に格納されたプログラムコードとして実装され、コンピュータシステムのプロセッサによって実行される。
【００５２】
多様な異なるコンピュータシステムをＩＣ製造プロセスと共に用いることができるが、図１０は、１つの実施形態に基づいてＷＩＭＡＰＳを含む設計及び／又は製造プロセスの構成要素をホストするコンピュータシステム１０００である。コンピュータシステム１０００は一般的に、情報及び命令を処理するための中央処理装置（「ＣＰＵ」）又は中央プロセッサ１００２、情報を伝達するためにＣＰＵ１００２に結合されたアドレス／データバス１００１、ＣＰＵ１００２用の情報及び命令を格納するためバス１００１に接続された揮発性メモリ１００４（例えば、ランダムアクセスメモリ（「ＲＡＭ」））、及びＣＰＵ１００２用の静的情報及び命令を格納するバス１００１に接続された不揮発性メモリ１００６（例えば、読取り専用メモリ（「ＲＯＭ」））を含む。コンピュータシステム１０００はまた、情報及び命令を格納するためにバス１００１に接続された１つ又はそれ以上の光記憶装置１００８を含むことができる。記憶装置又はデータ記憶装置１００８は、コンピュータ可読メモリである１つ又はそれ以上のリムーバブル磁気又は光記憶媒体を含むことができる。揮発性メモリ１００４、不揮発性メモリ１００６、及び／又は記憶装置１００８の組合せの幾つかは、上述のＷＩＭＡＰＳの構成要素又はプロセスを記述するデータ構造を含み、又は格納するが、ＷＩＭＡＰＳは、これらのデバイス内に格納に限定されない。
【００５３】
コンピュータシステム１０００はまた、コンピュータシステム１０００のユーザに対して情報を表示するために、バス１００１に接続された少なくとも１つの任意的なディスプレイ装置１０１０を含むことができる。１つの実施形態のコンピュータシステム１０００はまた、情報及びコマンド選択をＣＰＵ１００２に伝達するためにバス１００１に接続された１つ又はそれ以上の任意的な入力装置１０１２を含むことができる。更に、コンピュータシステム１０００は、ユーザ入力情報及びコマンド選択をＣＰＵ１００２に伝達するためにバス１００１に接続された任意的なカーソル制御又は指示装置１０１４を含むことができる。コンピュータシステム１０００はまた、他のコンピュータシステムとインターフェース接続するためにバス１００１に接続された１つ又はそれ以上の任意的な信号伝送装置１０１６（例えば、送信器、受信器、モデム、その他）を含むことができる。
【００５４】
１つの実施形態のＷＩＭＡＰＳは、少なくとも１つの回路を表す回路設計を受け取る段階と、超解像技術（ＲＥＴ）モデルを使用して回路設計の推定ウェーハイメージを生成する段階と、ＲＥＴプロセス及びプリントプロセスの少なくとも１つを回路設計に適用する前に、推定ウェーハイメージの情報を使用して回路設計に対応して予測シリコン外形を生成する段階とを有する方法を含む。
【００５５】
１つの実施形態の本方法は更に、推定シリコン外形及び予測ウェーハイメージの少なくとも１つを使用して、回路設計内のエラーを識別する段階を含む。１つの実施形態の識別されたエラーは、ピンチ／ブリッジ、限界寸法、コンタクト／バイアエンクロージャ、ゲート・エンドキャップ・プルバック・パラメータ、及び設計基準コンプライアンスの少なくとも１つに関係する偏差を含む。
【００５６】
１つの実施形態の本方法は更に、回路設計において識別されたエラーを修復する段階と修復された回路設計を提供する段階の少なくとも１つを含む。
【００５７】
１つの実施形態の修復段階が更に、少なくとも１つの修復ガイドラインを使用して識別されたエラーに対応する候補修復を生成する段階を含む。１つの実施形態の修復段階が更に、回路設計内の識別されたエラーに隣接する周辺回路の少なくとも１つのセグメントの識別されたエラーに対する影響を判定する段階を含む。
【００５８】
１つの実施形態の本方法は更に、候補修復の許容レベルを示すスコアを候補修復に割当てる段階を含む。１つの実施形態の本方法は更に、スコアが事前に指定された閾値未満になる時点を判定する段階と、スコアが事前に指定された閾値未満になったときに識別されたエラーに対応する少なくとも１つの追加の候補修復を生成する段階の少なくとも１つを含む。
【００５９】
１つの実施形態の本方法は更に、修復された回路設計を少なくとも１つの集積回路製造プロセスに移送する段階を含む。
【００６０】
１つの実施形態の本方法は更に、超解像技術（ＲＥＴ）モデルを用いて修復された回路設計の推定ウェーハイメージを生成する段階と、推定ウェーハイメージの情報を用いて修復回路設計に対応する予測シリコン外形を生成する段階と、推定シリコン外形及び予測ウェーハイメージの少なくとも１つを使用して修復された回路設計内のエラーを識別する段階と、修復された回路設計で識別されたエラーを修復する段階と、別の修復された回路設計を提供する段階との少なくとも１つを含む。
【００６１】
１つの実施形態の本方法は更に、テキストファイル及び層ファイルマーカーの少なくとも１つを有する識別されたエラーの情報をユーザに出力する段階を含む。
【００６２】
１つの実施形態のＲＥＴモデルは、ＲＥＴプロセス及びプリントプロセスの少なくとも１つを表す少なくとも１つの最適化問題から導出され、続いて、回路を含む半導体チップの製造中に回路設計に対してＲＥＴプロセスが実行される。１つの実施形態の最適化は凸最適化である。１つの実施形態の最適化は、ＲＥＴプロセス及びプリントプロセスのうちの少なくとも１つに関する少なくとも１つのインバースを表す。
【００６３】
１つの実施形態の推定シリコン外形を生成する段階が、シリコンウェーハに適用される回路設計の少なくとも１つの要因に関する少なくとも１つの予測を生成する段階を含み、該要因が、外形因子、ホットスポット、感度、マスクエラー増大因子、正規化イメージ・ログ・スロープのうちの少なくとも１つを含む。
【００６４】
１つの実施形態のＷＩＭＡＰＳは、少なくとも１つの回路を表す回路設計を受け取る手段と、超解像技術（ＲＥＴ）モデルを用いて回路設計の推定ウェーハイメージを生成する手段と、ＲＥＴプロセス及びプリントプロセスの少なくとも１つを回路設計に適用する前に、推定ウェーハイメージの情報を用いて回路設計に対応して予測シリコン外形を生成する手段との少なくとも１つを備えるデバイスを含む。
【００６５】
１つの実施形態のデバイスは更に、推定シリコン外形及び予測ウェーハイメージの少なくとも１つを使用して回路設計内のエラーを識別する手段を含む。
【００６６】
１つの実施形態のデバイスは更に、回路設計内の識別されたエラーを修復して、修復された回路設計を提供する手段を含み、該修復することが更に、少なくとも１つの修復ガイドラインを用いて識別されたエラーに対応する候補修復を反復的に生成することを含む。
【００６７】
１つの実施形態のデバイスが更に、対応する候補修復の許容レベルを示すスコアを候補修復に割当てる手段と、スコアが事前に指定された閾値未満となったときに識別されたエラーに対応する少なくとも１つの追加の候補修復を生成する手段との少なくとも１つを含む。
【００６８】
１つの実施形態のＲＥＴモデルは、ＲＥＴプロセス及びプリントプロセスの少なくとも１つを表す少なくとも１つの最適化問題から導出され、続いて、回路を含む半導体チップの製造中に回路設計に対してＲＥＴプロセスが実行される。１つの実施形態の最適化は、ＲＥＴプロセス及びプリントプロセスのうちの少なくとも１つに関する少なくとも１つのインバースを表す。１つの実施形態の最適化は凸最適化である。
【００６９】
ＷＩＭＡＰＳの１つの実施形態は、処理システムによって実行される時に、少なくとも１つの回路を表す回路設計を受け取り、超解像技術（ＲＥＴ）モデルを用いて回路設計の推定ウェーハイメージを生成し、及び／又はＲＥＴプロセス及びプリントプロセスの少なくとも１つを回路設計に対して適用する前に、推定ウェーハイメージの情報を用いて回路設計に対応して予測されるシリコン外形を生成する実行可能命令を有する機械可読媒体を含む。
【００７０】
１つの実施形態の処理システムは更に、推定シリコン外形及び予測ウェーハイメージの少なくとも１つを用いて回路設計内のエラーを識別する。
【００７１】
１つの実施形態の処理システムは更に、回路設計内の識別されたエラーを修復し、該修復された回路設計を提供し、修復の際に処理システムが、少なくとも１つの修復ガイドラインを用いて識別されたエラーに対応する候補修復を反復的に生成する。
【００７２】
１つの実施形態の処理システムは更に、対応する候補修復の許容レベルを示すスコアを候補修復に割り当て、及び／又はスコアが事前に指定された閾値未満となったときに、識別されたエラーに対応する少なくとも１つの追加の候補修復を生成する。
【００７３】
１つの実施形態のＲＥＴモデルは、ＲＥＴプロセス及びプリントプロセスの少なくとも１つを表す少なくとも１つの最適化問題から導出され、続いて、回路を含む半導体チップの製造中に回路設計に対してＲＥＴプロセスが実行される。１つの実施形態の最適化は、ＲＥＴプロセス及びプリントプロセスのうちの少なくとも１つに関する少なくとも１つのインバースを表す。１つの実施形態の最適化は凸最適化である。
【００７４】
本明細書で説明するＩＣ製造のためのシステム及び方法の態様は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のようなプログラム可能論理回路（ＰＬＤ）、プログラマブルアレイロジック（ＰＡＬ）デバイス、電気的プログラムマブルロジック及びメモリデバイス、及び標準セルベースデバイス、並びに特定用途向け集積回路（ＡＳＩＣ）を含む多様な回路のいずれかにプログラムされる機能として実装することができる。ＩＣ製造のためのシステム及び方法の態様を実装するための幾つかの別の可能性は、メモリ（電気的消去可能読出し専用メモリ（ＥＥＰＲＯＭ）のような）を備えたマイクロコントローラ、内蔵マイクロプロセッサ、ファームウエア、ソフトウエア、その他を含む。更に、ＩＣ製造のためのシステム及び方法の態様は、ソフトウエアベースの回路エミュレーション、ディスクリートロジック（シーケンシャル及び組合せ）、カスタムデバイス、ファジー（ニューラル）ロジック、量子デバイス、及び上記デバイスタイプのいずれかの混成物を有するマイクロプロセッサにおいて具現化することができる。勿論、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）のような金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）技術、エミッタ結合型論理（ＥＣＬ）のようなバイポーラ技術、ポリマー技術（例えば、シリコン共役ポリマー及び金属共役ポリマー−金属構造体）、アナログデジタル混載、その他のような基礎となるデバイス技術を多様な構成要素タイプに設けることができる。
【００７５】
本明細書で開示される種々のシステム及び方法の構成要素は、これらの動作特性、レジスタ転送特性、ロジック構成要素特性、トランジスタ特性、レイアウトジオメトリ特性、及び／又は他の特性に関してコンピュータ支援設計ツールを用いて説明され、種々のコンピュータ可読媒体内で具現化されたデータ及び／又は命令として表す（又は表現する）ことができる点に留意されたい。このような回路表現が実装できるファイル及び他のオブジェクトのフォーマットは、限定ではないが、Ｃ、Ｖｅｒｉｌｏｇ、及びＨＬＤＬのような動作言語をサポートするフォーマット、ＲＴＬのようなレジスタレベル記述言語をサポートするフォーマット、及びＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳ、並びに他のいずれかの適切なフォーマット及び言語のようなジオメトリ記述言語をサポートするフォーマットを含む。
【００７６】
このようにフォーマットされたデータ及び／又は命令を具現化することができるコンピュータ可読媒体には、限定ではないが、種々の形式の不揮発性記憶媒体（例えば、光、磁気、又は半導体記憶媒体）、及びこのようなフォーマットデータ及び／又は命令をワイヤレス、光、又は有線信号媒体を介して転送するのに使用することができる搬送波、或いはこれらのいずれかの組合せを含む。このようにフォーマットされたデータ及び／又は命令の搬送波による転送の実施例には、限定ではないが、インターネット上の伝送（アップロード、ダウンロード、電子メール、その他）及び／又は１つ又はそれ以上のデータ伝送プロトコル（例えば、ＨＴＴＰ、ＦＴＰ、ＳＭＴＰ、その他）を介した他のコンピュータネットワークを含む。上述のこのようなシステム及び方法のデータ及び／又は命令ベースの表現は、１つ又はそれ以上のコンピュータ可読媒体を介してコンピュータシステム内に受け取られると、限定ではないが、ネットリスト生成プログラム、場所及び経路プログラム、又は同様のものを含む１つ又はそれ以上の他のコンピュータプログラムの実行と連動してコンピュータシステム内の処理エンティティ（例えば、１つ又はそれ以上のプロセッサ）によって処理することができる。
【００７７】
説明及び請求項全体を通じて文脈上特に明確に要求されない限り、用語「備える」「備えている」又は同様のものは、排他的又は網羅的な意味ではなく包含的な意味、即ち「含むが、これに限定されるものではない」意味に解釈されるべきである。単数又は複数を用いた用語は、それぞれ複数又は単数をも含む。更に、用語「ここで」、「以下」、「上記」、「下記」及び同様の意味の用語は、全体として本出願を指しており、本出願のいずれかの特定の部分を指すものではない。用語「又は」が２つ又はそれ以上の項目のリストに関して使用される場合には、当該用語は、用語の次の解釈の全て、即ち、リスト内の項目のいずれか、リスト内の項目の全て、及びリスト内の項目のいずれかの組合せを包含する。
【００７８】
ＩＣ製造のためのシステム及び方法の図示の実施形態の上記説明は、網羅的ではなく、又はＩＣ製造のためのシステム及び方法を開示された厳密な形態に限定するものではない。ＩＣ製造のためのシステム及び方法の特定の実施形態及び実施例を例証として本明細書で説明したが、当業者であれば理解するように、ＩＣ製造のためのシステム及び方法の範囲内で種々の均等な修正形態が実施可能である。本明細書で提供したＩＣ製造のためのシステム及び方法の教示は、上述のＩＣ製造のためのシステム及び方法に対してだけでなく、他の処理システム及び方法にも適用可能である。
【００７９】
上述の種々の実施形態の要素及び動作を組み合わせて、別の実施形態を提供することができる。上記の詳細な説明を考慮して、ＩＣ製造のためのシステム及び方法にこれら及び他の変更を行うことができる。
【００８０】
一般に、添付の請求項において、使用される用語はＩＣ製造のためのシステム及び方法を明細書で開示された特定の実施形態に限定するように解釈されるべきではなく、本請求項の下で動作する全てのシステム及び方法を含むように解釈すべきである。従って、ＩＣ製造のためのシステム及び方法は、本開示によって限定制限されず、請求項によって全体が判断されるべきである。
【００８１】
ＩＣ製造のためのシステム及び方法の特定の態様は、特定の請求項の形態で添付して提示されるが、発明者らは、幾つかの請求項の形態においてＩＣ製造のためのシステム及び方法の種々の態様を企図するものである。例えば、本システムの１つだけの態様を機械可読媒体内に具現化されたものとして記載したが、別の態様でも同様に機械可読媒体内に具現化することができる。従って発明者らは、ＩＣ製造のためのシステム及び方法の他の態様に対してこのような追加の請求項の形態を求めるために、本出願申請後に追加の請求項を付加する権利を留保する。
【図面の簡単な説明】
【００８２】
【図１】１つの実施形態に基づくウェーハイメージモデリング及び予測システム（「ＷＩＭＡＰＳ」）を含む、集積回路（「ＩＣ」）設計及び製造プロセスのブロック図である。
【図２】１つの実施形態に基づく「ＷＩＭＡＰＳのブロック図である。
【図３】１つの実施形態に基づくデザイン・ツー・シリコンモデリングのブロック図である。
【図４】１つの実施形態に基づくオンシリコン予測のブロック図である。
【図５】１つの実施形態に基づくエラー検出及び報告のブロック図である。
【図６】１つの実施形態に基づくエラーフィクサーのブロック図である。
【図７】１つの実施形態に基づく修正スコアラーのブロック図である。
【図８】１つの実施形態に基づくウェーハイメージモデリング及び予測システム（「ＷＩＭＡＰＳ」）を含むルールベースチェックプロセスのブロック図である。
【図９】１つの実施形態に基づくＷＩＭＡＰＳのブロック図である。
【図１０】１つの実施形態に基づくＷＩＭＡＰＳを含む設計及び／又は製造プロセスの構成要素をホストするコンピュータシステムを示す図。
【符号の説明】
【００８３】
１０  ＩＣ設計及び製造プロセス
１２  回路設計
１４  製造段階
１００  ウェーハイメージングモデリング及び予測システム（「ＷＩＭＡＰＳ」）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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