(57)【要約】  本発明によるシステム及び方法は、ＤＭＡ転送における高レベルハードウェア／ソフトウェアサービス要件を柔軟に支持するレジスタを含む堅固なＤＭＡアーキテクチャを開示する。斯様なレジスタは、とりわけ、異種のハードウェア／ソフトウェアアプリケーションが、これらのアーキテクチャの変更よりもむしろこれらのプログラミングの変更によりこれらＤＭＡアーキテクチャを再利用することを可能にする複数の割り込みチャネルを提供する能力及びオーバーフローデータ転送能力を有する本発明によるＤＭＡアーキテクチャ及び方法を提供するメールボックスレジスタ及びスクラッチパッドレジスタを含む。交換メモリ位置を用いたラウンドロビンＤＭＡ転送も、開示される。
2007506182.tif 000002
【特許請求の範囲】
【請求項１】
マスタ装置及びスレーブ装置間で情報を転送するダイレクトメモリアクセス（ＤＭＡ）システムであって、前記マスタ装置から前記スレーブ装置へ情報を転送する第１の複数のＤＭＡチャネルと、前記スレーブ装置から前記マスタ装置へ情報を転送する第２の複数のＤＭＡチャネルと、前記マスタ装置から前記スレーブ装置へ情報を転送する前記第１の複数のＤＭＡチャネルの使用を調整する第１群の制御レジスタと、前記スレーブ装置から前記マスタ装置へ情報を転送する前記第２の複数のＤＭＡチャネルの使用を調整する第２群の制御レジスタと、を備え、少なくとも１つのメールボックスレジスタであって、ＤＭＡトランザクションにおいて、割り込み信号を前記マスタ装置及び前記スレーブ装置のうちの対応する１つに、前記マスタ装置及び前記スレーブ装置のうちの他方によって前記少なくとも１つのメールボックスレジスタに書かれたデータに応答して選択的に供給する少なくとも１つのメールボックスレジスタを、前記第１群の制御レジスタ及び前記第２群の制御レジスタの両方が含むダイレクトメモリアクセス（ＤＭＡ）システム。
【請求項２】
前記第１及び第２群の制御レジスタのそれぞれが、前記少なくとも１つのメールボックスレジスタのそれぞれに関するメールボックス割り込み発生を有効／無効にするとともに、前記少なくとも１つのメールボックス割り込みのうちの１つが前記少なくとも１つのメールボックスレジスタのそれぞれに関して未決定であるかを示すメールボックス割り込み状態／制御レジスタを更に備える、請求項１に記載のシステム。
【請求項３】
前記第１及び第２群の制御レジスタのそれぞれが、前記少なくとも１つのメールボックスレジスタによって発生される前記割り込み信号に応答して読み出され得るデータを記憶する少なくとも１つのスクラッチレジスタを更に有する、請求項１に記載のシステム。
【請求項４】
前記情報の転送の完了に関連付けられたデータ転送完了割り込み発生を有効／無効にするとともに、前記データ転送完了割り込みのうちの１つが前記第１及び第２ＤＭＡチャネルのそれぞれに関して未決定であるかを示すＤＭＡ割り込み状態／制御レジスタを更に備える、請求項１に記載のシステム。
【請求項５】
前記第１の複数のＤＭＡチャネルのうちの１つに関連付けられた第１アドレスを記憶する第１アドレスレジスタと、前記第１の複数のＤＭＡチャネルのうちの別のチャネルに関連付けられた第２アドレスを記憶する第２アドレスレジスタと、前記第２の複数のＤＭＡチャネルのうちの１つに関連付けられた第３アドレスを記憶する第３アドレスレジスタと、前記第２の複数のＤＭＡチャネルのうちの別のチャネルに関連付けられた第４アドレスを記憶する第４アドレスレジスタと、を更に備える、請求項１に記載のシステム。
【請求項６】
前記第１の複数のＤＭＡチャネルのうちの１つを用いて転送される前記情報のサイズを記憶する第１サイズレジスタと、前記第１の複数のＤＭＡチャネルのうちの別のチャネルを用いて転送される前記情報のサイズを記憶する第２サイズレジスタと、前記第２の複数のＤＭＡチャネルのうちの１つを用いて転送される前記情報のサイズを記憶する第３サイズレジスタと、前記第２の複数のＤＭＡチャネルのうちの別のチャネルを用いて転送される前記情報のサイズを記憶する第４サイズレジスタと、を更に備える、請求項１に記載のシステム。
【請求項７】
前記第１及び第２の複数のＤＭＡチャネルのそれぞれに関して、ＤＭＡ転送活動が継続中であるかを示すＤＭＡ状態／制御レジスタを更に備える、請求項１に記載のシステム。
【請求項８】
前記少なくとも１つのメールボックスレジスタに書き込まれた前記データが、更なるデータが転送されるように要求する命令である、請求項１に記載のシステム。
【請求項９】
前記少なくとも１つのメールボックスレジスタに書き込まれた前記データが、前記スレーブ装置及び前記マスタ装置のうちの機能の１つを活性化する命令である、請求項１に記載のシステム。
【請求項１０】
前記機能が、電力消費低減機能である、請求項９に記載のシステム。
【請求項１１】
マスタ装置及びスレーブ装置間のダイレクトメモリアクセス（ＤＭＡ）情報転送に関する方法であって、第１ＤＭＡチャネルを用いてＤＭＡトランザクションにおいて受信される第１データ部分を記憶するステップと、第２ＤＭＡチャネルを用いて前記ＤＭＡトランザクションにおいて受信される第２データ部分を記憶するステップと、前記ＤＭＡトランザクションにおいて、割り込み信号を前記マスタ装置及び前記スレーブ装置のうちの１つに、前記マスタ装置及び前記スレーブ装置のうちの他方によって少なくとも１つのメールボックスレジスタにおいてデータを書き込むことによって選択的に供給するステップと、を有する方法。
【請求項１２】
前記少なくとも１つのメールボックスレジスタのそれぞれに関するメールボックス割り込み発生を有効／無効にするとともに、メールボックス割り込み状態／制御レジスタを用いて、前記少なくとも１つのメールボックス割り込みのうちの１つが前記少なくとも１つのメールボックスレジスタのそれぞれに関して未決定であるかを示すステップを更に有する、請求項１１に記載の方法。
【請求項１３】
前記割り込み信号に応答して少なくとも１つのスクラッチレジスタに記憶されるデータを読み出すステップを更に有する、請求項１１に記載の方法。
【請求項１４】
前記第１及び第２データ部分の記憶の完了に関連付けられたデータ転送完了割り込み発生を有効／無効にするとともに、ＤＭＡ割り込み状態／制御レジスタを用いて、前記データ転送完了割り込みのうちの１つが前記第１及び第２ＤＭＡチャネルのそれぞれに関して未決定であるかを示すステップを更に有する、請求項１１に記載の方法。
【請求項１５】
前記第１の複数のＤＭＡチャネルに関連付けられた第１アドレスを記憶するステップと、前記第２の複数のＤＭＡチャネルに関連付けられた第２アドレスを記憶するステップと、を更に備える、請求項１１に記載の方法。
【請求項１６】
前記第１データ部分のサイズを記憶するステップと、前記第２データ部分のサイズを記憶するステップとを更に有する、請求項１１に記載の方法。
【請求項１７】
転送活動が、前記第１及び第２ＤＭＡチャネルにおいて現在継続中であるかに関する表示を提供するステップを更に有する、請求項１１に記載の方法。
【請求項１８】
前記少なくとも１つのメールボックスレジスタに書き込まれた前記データが、更なるデータが転送されるように要求する命令である、請求項１１に記載の方法。
【請求項１９】
前記少なくとも１つのメールボックスレジスタに書き込まれた前記データが、前記スレーブ装置及び前記マスタ装置のうちの１つの機能を活性化する命令である、請求項１１に記載の方法。
【請求項２０】
前記機能が、電力消費低減機能である、請求項１９に記載の方法。
【請求項２１】
前記第１ＤＭＡチャネルを用いて第３データ部分を記憶するステップを更に有する、請求項１５に記載の方法。
【請求項２２】
前記第３データ部分を記憶する前記ステップの前に、前記第１アドレスとは異なる第３アドレスを用いて前記第１アドレスを含むレジスタを再プログラミングするステップを更に有する、請求項２１に記載の方法。
【請求項２３】
前記第２ＤＭＡチャネルを用いて第４データ部分を記憶するステップを更に有する、請求項２１に記載の方法。
【請求項２４】
前記第４データ部分を記憶する前記ステップの前に、前記第２アドレスとは異なる第４アドレスを用いて前記第２アドレスを含むレジスタを再プログラミングするステップを更に有する、請求項２３に記載の方法。
【請求項２５】
前記第１及び第２群の制御レジスタのそれぞれが、前記マスタ装置及び前記スレーブ装置のうちの１つによって読み出され得る状態情報を記憶する少なくとも１つのスクラッチレジスタを更に備える、請求項１に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概ねダイレクトメモリアクセス（ＤＭＡ）に関し、更に特には、最適化されたデータスループットを提供するＤＭＡハードウェア／ソフトウェア制御技術及び構造に関する。
【背景技術】
【０００２】
情報通信に関連付けられる技術は、ここ数十年にわたり急激に発展してきた。これら通信技術の１つは、メモリ装置間のデータ伝送を含む。例えば、様々な計算機処理システムのメモリシステムは、通常、第１メモリ装置及び１つ又は複数の安価な第２メモリ装置を含む。このことは、大量の情報が、必要な場合に、第１メモリ装置へロードするために第２メモリに記憶されることを可能にする。類似のデータ転送は、相互接続処理システムにおけるメモリ装置間において発生し、該転送は、しばしば「マスタ・スレーブ」データ転送と呼ばれ、前記データ転送は、例えばデータバスなどの相互接続装置を介して実行される。例えば、携帯電話の処理器（マスタ）は、例えばアンテナサブシステムなどのサブシステム処理器（スレーブ）へ及びからデータを転送する必要があり得る。
【０００３】
斯様なデータ転送を実行する技術の１つは、ダイレクトメモリアクセス（ＤＭＡ）として既知である。ＤＭＡは、データが主処理器を含むことなく１つのメモリ装置から別のメモリ装置へ直接送られ、これにより全体の処理速度を加速することを可能にする、特定の計算機処理アーキテクチャによって提供される能力を言及する。通常、メモリの特定の部分が、ＤＭＡ転送に用いられるべき領域として指定される。マスタ・スレーブＤＭＡデータ転送に関する問題の１つは、多数のデータブロックがマスタ装置及びスレーブ装置間で転送される必要がある場合に生じる。このことが生じる場合、従来型のデータ転送技術は、斯様な転送を効率的に実行することにおいて困難が生じ、通常様々な待ち時間問題に直面する。斯様な待ち時間問題の１つの例は、図１の時系列に示される。ここで、第１ＤＭＡデータブロックは、期間ＤＭＡ１においてマスタ装置からスレーブ装置に転送され、データブロックの第２部分は、期間ＤＭＡ２においてマスタ装置及びスレーブ装置間で転送される。図１において、期間ＤＭＡ１及びＤＭＡ２間にt1で示される遅延期間が存在する。この期間において、様々なハンドシェイキング活動が、マスタ装置及びスレーブ装置間で行われる。例えば、マスタ装置は、ＤＭＡ１の終わりにおいて、ＤＭＡ制御器に信号を送り、ＤＭＡデータの第１部分を転送したことを示す。ＤＭＡ制御器は、その後、例えばアドレスレジスタなどのＤＭＡデータ転送処理において用いられるレジスタをリセットする。ハンドシェイキングが完了した後に、第２ＤＭＡ転送（ＤＭＡ２）が開始し得る。この従来型のＤＭＡ技術は、中でも、遅延期間t1によるＤＭＡ転送時間において非効率性の不利益を被る。
【０００４】
この問題に対する部分的な解決策の１つは、ＤＭＡトランザクションに関して２つのメモリ部分を用いる方法を含み、この一例は、米国特許第6,341,318号で開示され、該特許の開示は、本文書において参照に含まれる。ここにおいて、図２（ａ）及び２（ｂ）を参照すると、反復０において、メモリバンクＡは、データブロックからの第１データ部分をロードされる（ＬＤ０）。反復１において、次のデータ部分が、メモリバンクＢにロードされ（ＬＤ１）、一方で、先立ってメモリバンクＡにロードされた部分は処理され（Ｐ０）、そして記憶される（ＳＴ０）。反復２において、メモリバンクＡは、データブロックからの第３データ部分を再びロードされ（ＬＤ２）、一方で、先立ってメモリバンクＢにロードされた部分は処理され（Ｐ１）、そして記憶される（ＳＴ１）。データブロックの全てがロードされ、処理され、及び記憶されるまで、ロード動作及び処理／記憶動作は、各メモリバンク間における切り替えを継続する。この技術は、サイズ超過なＤＭＡデータブロックの部分の処理が並行に実行され得るので、この種類のＤＭＡデータ転送と関連付けられる待ち時間を低減し得る。しかし、‘３１８特許に記載の技術は、マスタ装置及びスレーブ装置間の大量のＤＭＡ転送を扱う上述の問題に対処しない。斯様な状況下において、２つのＤＭＡメモリロケーションを用いることさえも、各転送を設定することに関連付けられる待ち時間を除去するには不十分であるかもしれない。更に、‘３１８特許は、レジスタアーキテクチャにおいて制御すなわち状態機能性を比較的にわずかにしか提供しない。例えば、ＤＭＡトランザクションにおける高レベルソフトウェアプロトコルをサービスするための仕組みは何も開示されていない。したがって、‘３１８特許に記載のＤＭＡトランザクションアーキテクチャは、異なる高レベルサービス要件を有する異種ハードウェア／ソフトウェアアプリケーション間において修正を必要せずに再利用されるのに十分に柔軟性があるＤＭＡアーキテクチャを提供しない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、従来技術の問題を回避する、ＤＭＡデータ転送に関するより柔軟な技術及び装置を提供することが所望であり得る。
【課題を解決するための手段】
【０００６】
本発明によるシステム及び方法は、この必要性及び他の必要性を、ＤＭＡ転送における高レベルハードウェア／ソフトウェアサービス要件を柔軟にサポートするレジスタを含む堅固なＤＭＡアーキテクチャを提供することによって対処する。斯様なレジスタは、とりわけ、異種のハードウェア／ソフトウェアアプリケーションが、これらのアーキテクチャの変更よりもむしろこれらのプログラミングの変更によりこれらＤＭＡアーキテクチャを再利用することを可能にする複数の割り込みチャネルを提供する能力及びオーバーフローデータ転送能力を有する本発明によるＤＭＡアーキテクチャ及び方法を提供するメールボックスレジスタ及びスクラッチパッドレジスタを含む。
【０００７】
本発明の例証的な実施例の１つによると、マスタ装置及びスレーブ装置間で情報を転送するダイレクトメモリアクセス（ＤＭＡ）システムは、前記マスタ装置から前記スレーブ装置へ情報を転送する第１の複数のＤＭＡチャネルと、前記スレーブ装置から前記マスタ装置へ情報を転送する第２の複数のＤＭＡチャネルと、前記マスタ装置から前記スレーブ装置へ情報を転送する前記第１の複数のＤＭＡチャネルの使用を調整する第１群の制御レジスタと、前記スレーブ装置から前記マスタ装置へ情報を転送する前記第２の複数のＤＭＡチャネルの使用を調整する第２群の制御レジスタと、を備え、少なくとも１つのメールボックスレジスタであって、ＤＭＡトランザクションにおいて、割り込み信号を前記マスタ装置及び前記スレーブ装置のうちの対応する１つに、前記マスタ装置及び前記スレーブ装置のうちの他方によって前記少なくとも１つのメールボックスレジスタに書かれたデータに応答して選択的に供給する少なくとも１つのメールボックスレジスタを、前記第１群の制御レジスタ及び前記第２群の制御レジスタの両方が含む。
【０００８】
本発明の別の例証的な実施例によると、マスタ装置及びスレーブ装置間におけるダイレクトメモリアクセス（ＤＭＡ）情報転送の方法は、第１ＤＭＡチャネルを用いてＤＭＡトランザクションにおいて受信される第１データ部分を記憶するステップと、第２ＤＭＡチャネルを用いて前記ＤＭＡトランザクションにおいて受信される第２データ部分を記憶するステップと、前記マスタ装置及び前記スレーブ装置のうちの１つに割り込み信号を、ＤＭＡトランザクションにおいて、前記マスタ装置及び前記スレーブ装置のうちの他方によって少なくとも１つのメールボックスレジスタにデータを書き込むことによって選択的に供給するステップと、を有する。
【０００９】
添付の図面は、本発明の例証的な実施例を示す。
【００１０】
本発明の以下の詳細な説明は、添付の図面を参照する。異なる図面における同一の参照符号は、同一又は類似の要素を識別する。また、以下の詳細な説明は、本発明を制限しない。その代わりに、本発明の範囲は、従属項により規定される。
【発明を実施するための最良の形態】
【００１１】
この議論に関する特定の文脈を提供するために、本発明の例証的な実施例に従う技術及び装置が実装され得る例証的なマスタ・スレーブシステムが、図３のブロック図において示される。ここにおいて、マスタ装置３０は、処理器３２、メモリ装置３４及びマスタＤＭＡ制御器３６を含む（マスタＤＭＡ制御器３６は、ハードウェア接続層３８の一部として論理的に見られ得る）。同様に、スレーブ装置４０は、自身の処理器４２、メモリ装置４４及びスレーブＤＭＡ制御器４６を含む（スレーブＤＭＡ制御器４６は、ハードウェア接続層３８の一部としても論理的に見られ得る）。ハードウェア接続層３８は、例えば、マスタ／スレーブ（マスタからスレーブへの）割り込み信号、マスタ／スレーブＤＭＡデータ転送信号、スレーブ／マスタ（スレーブからマスタへの）割り込み信号及びスレーブ／マスタＤＭＡデータ転送信号などの示される機能性を伝達し得るのに適したいかなるデータバスとしても実装され得る。装置３４及び４４は、それ自体メモリ装置としての実装に制限されず、代わりに、別の装置からバスを介して転送されるデータを用いる他のいかなる装置でもあり得る。
【００１２】
図４は、スレーブＤＭＡ制御器４６を更に詳細に例示し、特に、ＤＭＡデータ転送を調整する本発明の例証的な実施例に従い用いられ得る様々なレジスタの一般的なグループ化を示す。第１（選択的）レジスタグループ４８は、スレーブＤＭＡ及び／又はスレーブ割り込み発生活動を制御するマスタ装置３０によって用いられる、ハードウェア接続層３８特定レジスタを含む。例えば、ＳＤＩＯバスが、ハードウェア接続層３８として用いられる場合、第１レジスタグループ４８は、１ビットモード又は４ビットモードが用いられるかが示されるレジスタを含み得る。他の例は、ＤＭＡデータ転送が、完全双方向モード若しくは半双方向モード及び／又は動作周波数で発生するかを示す、設定ハードウェア特定レジスタを含む。通常、ハードウェア特定レジスタ４８（もし存在する場合）は、初期化段階においてのみプログラムされ得る。第２レジスタグループ５０は、ソフトウェア特定情報をスレーブ装置４０に転送するのにマスタ装置３０によって用いられる、マスタ／スレーブメールボックスレジスタ及びスクラッチレジスタを含む。先立って述べられたように、メールボックスレジスタ及びスクラッチレジスタは、中でも、ＤＭＡ活動において動作する高レベルのソフトウェア及びハードウェアプロトコルに関する柔軟性を提供する。例えば、マスタ装置３０が、メールボックスレジスタに書き込む場合、割り込み信号は、スレーブ処理器４２に送信され得る。メールボックスレジスタへの書き込みに応答しての割り込み信号の発生は、制御レジスタに関して以下に記載されるようにプログラム可能である。スレーブ装置４０は、その後、メールボックスレジスタに記憶される情報を読み出し、そして割り込み信号が消去される。本発明の例証的な実施例によるメールボックスレジスタに書き込まれた情報は、ＤＭＡアーキテクチャによって相互接続されるマスタ装置及びスレーブ装置に応じて広範囲に変化し得る。例えば、マスタ装置が携帯電話の中央処理器であり、スレーブ装置がアンテナサブシステムである場合、マスタ装置は、命令をアンテナサブシステムのメールボックスレジスタに書き込み、例えばアンテナサブシステムに低電力消費動作を開始するように要求し得る。したがって、メールボックスレジスタは、相互接続装置に応じて様々な方法で用いられ得る内蔵割り込みチャネルを提供するのに用いられ得る。スクラッチレジスタは、スクラッチレジスタへの書き込みが、割り込み信号の発生にならないことを除いて、メールボックスレジスタと類似している。従って例えば、スクラッチレジスタは、メールボックスレジスタを介してマスタ及びスレーブ装置間で転送される命令に関連付けられるオーバーフローデータを担持するのに用いられ得る。代替的に、スレーブ装置４０は、スクラッチレジスタにおけるマスタ装置状態情報を発見し得る。
【００１３】
レジスタグループ５２は、スレーブからマスタへの方向に関するメールボックス及びスクラッチレジスタを示す。このレジスタグループは、グループ５０に関して上述される機能と同様の機能を実行する。スレーブ装置４０がこれらメールボックスレジスタのうちの１つに書き込む場合、割り込み信号は、制御レジスタプログラミングに従い、マスタ装置３０に送信される。マスタ装置３０が、対応するメールボックスを読み出す場合、割り込みが消去され得る。レジスタグループ５４は、中でも、１ＤＭＡ周期で転送されるデータ量を制御するＤＭＡ状態／制御レジスタを示す。また制御レジスタは、マスタからスレーブへの方向においてデータが書き込まれ得るアドレスを示し、一方で制御レジスタは、スレーブからマスタ方向においてデータが読み出され得るアドレスを示す。個々のレジスタ及びこれらの機能に関して以下に更に詳細に記載されるように、状態レジスタは、どの割り込みが未決定(pending)であるか、及びＤＭＡ活動の表示を提供する。
【００１４】
本発明の例証的な実施例に従うアーキテクチャをより理解するために、上述の様々なレジスタの更に詳細な例は、以下に図５−６（Ｌ）に与えられる。当業者は、この例に関連付けられる詳細は、本質的に純粋に例示的であり、変化され得ることを理解する。中でも、アドレス及びビット長は、純粋に例証的である。図５は、これらの種類を含むハードウェア接続層３８のスレーブ側におけるプログラマブルレジスタをリストするテーブルを提供する。図５のテーブルにリストされるレジスタの各々は、図６（Ａ）−（Ｌ）の対応する図において更に詳細に示される。
【００１５】
図６（Ａ）から開始して、マスタ／スレーブ割り込み状態／制御レジスタの一例が提供される。このレジスタタイプは、ここにおいて、「メールボックス割り込み状態／制御レジスタ」としても呼ばれる。この制御／状態レジスタは、マスタ／スレーブメールボックスレジスタに関する情報を制御及び提供するのに用いられる。具体的には、スレーブ装置４０は、対応するメールボックスレジスタがマスタ装置３０によって書き込まれる場合に割り込みが発生されるのを許可する又は拒否するマスタ／スレーブメールボックスレジスタの各々に関連付けられる制御ビットを設定し得る。この機能は、例えば、メールボックス割り込みを無効にするのが所望であり得る場合の初期化において用いられ得る。初期化の後に、スレーブ装置４０は、メールボックスレジスタ割り込みを有効にし得る。また各マスタ／スレーブメールボックスに関する状態ビットはこのレジスタに提供され、該状態ビットは、どの１つ又は複数のメールボックスがスレーブ装置４０に割り込みを受信させたかをスレーブ装置４０が識別するのを可能にさせる。これら状態ビットは、読み出されると、リセットされる。同様に、図６（Ｂ）は、スレーブ／マスタ方向に関する割り込み状態／制御レジスタを示す。したがって、マスタ装置３０は、対応するメールボックスレジスタがスレーブ装置３０によって書き込まれる場合に割り込みが発生されるのを許可する又は拒否するスレーブ／マスタメールボックスレジスタの各々に関連付けられる制御ビットを設定し得る。また各マスタ／スレーブメールボックスに関する状態ビットが、このレジスタに提供され、該状態ビットは、マスタ装置３０が割り込みが未決定であるかを確認するのを可能にする。
【００１６】
図６（Ｃ）は、例証的なＤＭＡ状態／制御レジスタを示す。このレジスタは、中でも、バージョン情報を記憶するビット、各方向の各ＤＭＡメモリ位置に関するＤＭＡ活動を示すビット及び次のＤＭＡトランザクションのために用いられる２つのＤＭＡメモリ位置を制御するビットを含み得る。この後者の機能に関して、以下更に詳細に記載される二重メモリ位置のラウンドロビン使用法を提供するために、このレジスタにおけるビット０及び１に関する値が各マスタ／スレーブトランザクション及びスレーブ／マスタトランザクションのそれぞれの後に自動的に反転され得ることが図６（Ｃ）において確認され得る。図６（Ｄ）〜６（Ｇ）は、マスタ／スレーブメールボックスレジスタ、マスタ／スレーブスクラッチレジスタ、スレーブ／マスタメールボックスレジスタ及びスレーブ／マスタスクラッチレジスタのそれぞれの例を与える。複数のメールボックス及びスクラッチレジスタが、本発明に従うＤＭＡアーキテクチャに関する各方向に提供されるが、これらのタイプのレジスタのそれぞれが、同一の構造及び機能性を有し得るので、各タイプ／方向の１つのみが、ここにおいて記載される。メールボックスコード及び／又はスクラッチ値の記録に関して割り当てられたビットの数は、図６（Ｄ）〜（Ｇ）に示される例に示される１０ビットより多い又は少なくあり得る。
【００１７】
図６（Ｈ）は、例証的なＤＭＡ割り込み状態／制御レジスタを示す。このレジスタは、ＤＭＡ転送の完了の信号を送るのに用いられる割り込み信号のプログラマブルな有効化／無効化を規定する。１ビットが、各方向に関する各ＤＭＡメモリ位置に設けられ、本発明のこの例証的な実施例において、全部で４つの制御ビットが設けられる。同様に、４つのビットが、割り込みが設定されたか否かに関する各方向に関する各ＤＭＡメモリ位置に関する状態情報を提供する。ＤＭＡ割り込み状態／制御レジスタは、例えば、１６ビットデータ値が最上位ビット（ＭＳＢ）を最初にして又は最下位ビット（ＬＢＳ）を最初にして送信されるかに関する指示子を提供するなどの他の機能性を提供するのにも用いられる。図６（Ｉ）〜（Ｌ）は、例証的なマスタ／スレーブＤＭＡアドレスレジスタ、マスタ／スレーブＤＭＡサイズレジスタ、スレーブ／マスタＤＭＡアドレスレジスタ及びスレーブ／マスタＤＭＡサイズレジスタのそれぞれを示す。１つアドレスレジスタ及び１つのサイズレジスタが、各メモリ位置のアドレス及びサイズを特定するために、ＤＭＡデータを転送するのに用いられる各ＤＭＡメモリ位置に関して設けられ得る。この例証的な実施例に従い、これら８つのレジスタは、図５に示されるように用いられ得る。
【００１８】
本発明の例証的な実施例に従いレジスタアーキテクチャを記載してきたが、斯様なアーキテクチャを用いてデータを転送する例証的な方法が、図７〜１０のフローチャートを参照にして以下に説明され、ここで、図７及び８は、マスタ／スレーブＤＭＡ転送方法示し、図９及び１０は、スレーブ／マスタＤＭＡ転送方法を示す。ステップ７０において、マスタ装置側で、マスタ装置３０は、最初に、スレーブ装置４０が初期化するのを待つ。このことは、例えば、マスタ装置３０が、スレーブ／マスタスクラッチレジスタの１つをポーリングすること、及びスレーブ装置４０が該レジスタに所定の値を書き込むのを待つことによって達成され得る。次にステップ７２において、マスタ装置３０は、マスタ／スレーブメールボックス（図６Ａ）に関連する割り込みを初期化する。スレーブ装置４０は、これらの割り込みを用い、マスタ／スレーブＤＭＡチャネルが初期化されてあり、またデータを受信するのに準備出来ていることを示す。そしてステップ７４において、マスタ装置３０は、データがスレーブ装置３０に送信されるのを待つ。このステップにおいて、マスタ装置３０は、スレーブ装置４０が、２つの利用可能なマスタ／スレーブＤＭＡチャネルを有することを識別する。マスタ装置３０が、スレーブ装置４０に転送される必要があるデータを有する場合、マスタ装置３０は、ステップ７６においてＤＭＡ転送を実行する。スレーブＤＭＡ制御器４６の通常の実装において、マスタ装置３０は、ＤＭＡデータが送信される必要のあるのはどのＤＭＡチャネルであるかを追跡する必要はない。スレーブＤＭＡ制御器４６は、自動的に、入力マスタ／スレーブＤＭＡデータを適切な次のＤＭＡチャネルに方向付けする。この目的に関して、スレーブＤＭＡ制御器４６は、この機能性を有効にするためにマスタ装置３０によってアクセス可能であるいくつかのハードウェア接続層特定レジスタを有し得る。ステップ７８において、マスタ装置３０は、より多くのデータがスレーブ装置３０へ送信されるのを、又はスレーブ装置３０が以前に用いられたＤＭＡチャネルが解放されたことを示す割り込みを受信するのを待機している。２つの表示のどちらが最初に来るかに応じて、マスタ装置３０は、適切な状態に変更する、すなわち２つのＤＭＡチャネルが利用可能であるステップ７４に戻る又はステップ８０に進む。通常、スレーブ／マスタメールボックス割り込みは、チャネルが再び解放されたことをマスタ装置３０に示すためにスレーブ装置４０によって用いられる。しかし、同様に使用可能な他の仕組みも存在する。例えば、マスタ装置３０は、周期的にスクラッチレジスタをポーリングをし得、スレーブプログラマブル値は、スレーブ装置４０がいずれの利用可能なマスタ／スレーブＤＭＡチャネルを有するかを導くのに用いられ得る。フローが次のステップ８０に移動すると仮定すると、マスタ装置３０は、もう一度スレーブ装置４０に転送される必要のあるデータを有し、マスタ装置３０が、データをスレーブＤＭＡ制御器４６によって選択されたＤＭＡチャネルを介して送信する。その後フローはステップ８２に進み、マスタ装置３０は、スレーブ装置が利用可能なマスタ／スレーブＤＭＡチャネルを有さないことを識別する。マスタ装置３０は、ＤＭＡチャネルが再び解放され、フローがステップ７８に戻ることのスレーブからの表示（割り込み又はポーリング）を待つ。
【００１９】
図８は、スレーブ装置４０の視点からの、マスタ／スレーブＤＭＡ転送において発生する例証的な過程を示す。ここで、スレーブ装置４０は、ステップ８４においてマスタ／スレーブインターフェイスを初期化する。このステップは、例えば、いくつかのハードウェア接続層特定レジスタ４８をプログラミングするステップを含む。マスタ／スレーブＤＭＡ割り込みの発生（図６（Ｈ））もまた、対応するレジスタに２つのマスタ／スレーブＤＭＡチャネルに関して位置を設定するステップと同様に、通常ステップ８４において有効にされ得る。初期化の全てが行われると、スレーブ装置４０は、初期が終了したことを、例えば所定の値をスクラッチレジスタのうちの１つに書き込むことによってマスタ装置３０に示す。次にステップ８６において、スレーブ装置３０は、マスタ装置のＤＭＡデータを待つ。この状態において、スレーブは、２つの利用可能なマスタ／スレーブＤＭＡチャネルを有する。スレーブ装置４０がマスタ／スレーブＤＭＡ終了割り込みを受信すると、スレーブ装置４０は、ＤＭＡ状態レジスタ（図６（Ｈ））から、どのマスタ／スレーブＤＭＡチャネルに関して割り込みが発生されたかを決定し得る。この情報を用いて、スレーブは、チャネル対応アドレスレジスタ及びサイズレジスタ（図６（Ｉ）６（Ｊ））から、ＤＭＡデータのメモリ位置及びサイズを発見し得る。その後、例えばアンテナサブシステムソフトウェアなどのスレーブソフトウェアは起動され、受信されたデータを処理し得る。
【００２０】
処理は、その後ステップ８８に移る。ここで、スレーブ装置４０は、例えば、該ＤＭＡチャネルがまだ消去されていなかったかなど、以前に受信されたＤＭＡデータを有するＤＭＡチャネルに関してメモリアドレス（図６（Ｉ））を再プログラムするのに利用可能な新たなメモリ位置をスレーブ装置４０が有するかを確認し決定することが可能である。上記のような場合、このＤＭＡチャネルに関するアドレスレジスタは更新され、信号が、新たなチャネルが利用可能であることを示すのにマスタ装置３０へ送信され得る。このことは、例えば、ＤＭＡチャネルが再び解放されたことをマスタに示すスレーブ／マスタメールボックス割り込みを発生することによって達成され得る。しかし、上述のように、ポーリング又は複合型ポーリング／割り込みに基づいたスキームが、同様にこの目的に関して用いられ得る。何のメモリ位置も利用可能でなかった場合及び新たなＤＭＡ終了割り込みが受信される場合、スレーブ装置３０は、ＤＭＡ状態レジスタ（図６（Ｈ））から、どのマスタ／スレーブＤＭＡチャネルに関して割り込みが発生されるかを導くことが可能である。この情報を用いて、スレーブ装置３０は、対応するサイズ及びアドレスレジスタ（図６（Ｉ）６（Ｊ））から、ＤＭＡデータ及びサイズを発見し得る。その後、まさに受信されたデータを処理するスレーブソフトウェアが起動され得る。
【００２１】
スレーブ装置３０は、その後、ステップ９０に移り、マスタ／スレーブＤＭＡパッケージが記憶され得る新たなメモリが利用可能になるのを再び待つ。このメモリが利用可能になる場合、次のマスタ／スレーブＤＭＡチャネルに関するアドレスレジスタが更新され、新たなチャネルが利用可能であることを示すために、トリガがマスタに発生される。当業者は、本発明が、ＤＭＡ転送に関して２つのメモリ位置を用いるラウンドロビン解決法のみの代わりに、３つ又はそれ以上のメモリ位置を上述の２つのＤＭＡチャネルを実装するために用いることを理解し得る。例えば、ステップ８８及び９０において、ステップ８４において用いられるのとは異なるメモリアドレスが、アドレスレジスタの１つ又は両方にプログラムされ得る。マスタ・スレーブＤＭＡトランザクションに関して２つを越えるメモリ位置を用いることは、特に多数のデータパッケージを含むＤＭＡトランザクションに関する待ち時間を更に低減し得る。
【００２２】
図９は、本発明の例証的な実施例に従うスレーブ／マスタＤＭＡデータ転送方法をスレーブ装置４０の視点から示す。ここにおいて、ステップ９２において、スレーブ装置３０は、マスタ／スレーブインターフェイスを初期化する。このステップは、例えば、いくつかのハードウェア接続層特定レジスタ４８をプログラムするステップを含む。マスタ／スレーブＤＭＡ割り込み（図６（Ｈ））は、後に記載する通信アルゴリズムに応じて有効にされる。初期化が完了されると、スレーブ装置４０は、このことをマスタ装置３０へ示す必要がある。このことは、所定の値をスクラッチレジスタのうちの１つに書き込むことによって達成され得る。ステップ９４において、スレーブ装置４０は、マスタ装置４０が初期化されたことの表示を待つ。このことは、例えば、マスタ装置３０が、マスタ／スレーブスクラッチレジスタの１つをポーリングすること、及びスレーブ装置が該レジスタに所定の値を書き込むのを待つことによって達成され得る。次にステップ９６において、スレーブ装置４０は、データがマスタ装置３０へ送信するのを待ち、２つの利用可能なスレーブ／マスタＤＭＡチャネルを有する。前記データが利用可能になると、ステップ９８において、スレーブ装置４０は、次のＤＭＡチャネル（図６（Ｃ））に関してアドレス及びサイズレジスタ（図６（Ｋ），６（Ｌ））を初期化し、次のスレーブ／マスタＤＭＡ転送が設定されたことをマスタへの表示を発生する。この表示は、メールボックスレジスタに書き込むことによって又はマスタがポーリングをするスクラッチレジスタの値を更新することによって発生される割り込みであり得、これにより、マスタ装置が、新たなＤＭＡデータ転送が設定されたことを導き得る。この表示を受信すると、マスタは、マスタ／スレーブＤＭＡ転送を開始し得る。上述のように、スレーブＤＭＡ制御器４６は、マスタ装置３０からのいかなる干渉もなしに有効なチャネルからスレーブ／マスタＤＭＡデータを自動的に受信する。
【００２３】
ステップ１００において、スレーブ装置４０は、より多くのデータがマスタ装置へ送信されるのを待つ、又はマスタ装置３０が初期化済みチャネルのスレーブ／マスタＤＭＡデータを取得したことの表示を受信するのを待機している。この表示は、図６（Ｈ）のレジスタにおけるＴＸ  ＤＭＡ終了割り込みを用いることによって提供され得る。この割り込みは、どのチャネルデータが取得されたかを示し得る。この表示を提供する別の方法は、ＤＭＡデータを取得した後に、マスタ装置３０が、スレーブ装置４０に関する割り込みを発生するマスタ／スレーブメールボックスレジスタに書き込むことである。第３方法は、スレーブ装置４０が、ＤＭＡデータを取得した後にマスタ装置３０によって値が更新され得るマスタ／スレーブスクラッチレジスタをポーリングをすることである。スレーブが以前のスレーブ／マスタＤＭＡ転送が完了したことの表示を受信する前にマスタに関する更なるデータを有すると仮定して、処理は、ステップ１０２に移行する。ここにおいて、スレーブ装置４０は、まだ利用可能であるＤＭＡチャネルに関するアドレス及びサイズレジスタ（図６（Ｋ）及び６（Ｌ）を初期化し、次のスレーブ／マスタＤＭＡ転送が設定されたことの前述の表示をマスタ装置３０へ発生する。その後、フローはステップ１０４へと移り、スレーブ装置４０は、利用可能な解放されたスレーブ／マスタＤＭＡチャネルを有さないので、ＤＭＡチャネルが再び解放されることのマスタ装置３０からの表示（割り込み又はポーリング）を待つ。
【００２４】
ここで、図９のスレーブ／マスタＤＭＡ転送のマスタ装置の視点に移ると、マスタ装置３０は、ステップ１０６においてスレーブ装置４０が初期化するのを待つ。このことは、例えば、マスタ装置３０がスレーブ／マスタスクラッチレジスタのうちの１つをポーリングすることによって、及びスレーブ装置４０が該レジスタに所定の値を書き込むことを待つことによって達成され得る。次に、マスタ装置３０は、ステップ１０８において、スレーブＤＭＡ制御器４６を初期化する。このステップは、例えば、ハードウェア接続層特定レジスタ４８をプログラムするステップを含み得る。スレーブ／マスタＤＭＡ割り込み（図６（Ｈ））の発生も、（必要であれば）有効にされ得る。初期化が完了すると、マスタ装置３０は、このことをスレーブ装置４０に示す。この表示は、例えば、所定の値をマスタ／スレーブスクラッチレジスタのうちの１つに書き込むことによって達成され得る。
【００２５】
マスタ装置３０は、その後、ステップ１１０においてスレーブ／マスタＤＭＡデータ表示を待つ。この状態において、読み込まれるべきデータを有する待機中のスレーブ／マスタチャネルは存在しない。データ表示が発生され得る方法は複数存在する。例えば、スレーブ装置４０は、スレーブ／マスタメールボックスレジスタに書き込むスレーブによって発生される割り込みを介して転送するのに準備が出来ているデータを有することを示し得る。代わりに、スレーブ装置４０は、マスタ装置３０がポーリングをするスクラッチレジスタの値を更新し、この値から該マスタは、新たなＤＭＡデータが設定されたことを決定し得る。この表示を受信すると、マスタ装置３０は、マスタ／スレーブＤＭＡ転送を初期化する。前述のように、本発明の例証的な実施例に従い、マスタ装置３０は、ＤＭＡデータが取得される必要があるＤＭＡチャネルの追跡をする必要は無い。代わりに、スレーブＤＭＡ制御器４６は、有効なチャネルからスレーブ／マスタＤＭＡを自動的に取得し得る。ステップ１１２において、スレーブ／マスタＤＭＡ転送は、進行している。マスタ装置３０は、（マスタのおいて内部的に発生される）ＤＭＡ転送表示の終了か、更なる別のＤＭＡチャネルが設定されたことのスレーブ装置４０からの新しい表示のいずれかを待つ。ＤＭＡ転送表示の終了が受信される場合、マスタ装置３０は、取得されたデータを処理する機能を起動し得る。マスタは、スレーブがどの「スレーブ／マスタＤＭＡ転送の終了」表示を用いるかに応じて、この転送が終了したことの表示をマスタ／スレーブメールボックス又はスクラッチレジスタに書き込み得る。新たなスレーブ／マスタＤＭＡデータ表示がマスタ装置３０によって受信され、また以前のＤＭＡ転送がまだ終了していない場合、処理は１１４へ移る。ここで、スレーブ／マスタＤＭＡは進行中である。マスタは、（マスタにおいて内部的に発生される）ＤＭＡ転送表示の終了を待っている。ＤＭＡ転送表示の終了が受信される場合、マスタは、受信されたデータを処理する機能を起動し得る。同様に、マスタ装置３０は、スレーブがどの「スレーブ／マスタＤＭＡ転送の終了」表示を用いるかに応じて、この転送が終了したことの表示をマスタ／スレーブメールボックス又はスクラッチレジスタに書き込み得、フローをステップ１００へ戻す。
【００２６】
上述の例証的なＤＭＡ方法において、スレーブＤＭＡ制御器４６が４つの並行ＤＭＡチャネルを有するが、マスタ装置３０はつの並行ＤＭＡチャネルを有さないことを仮定される。マスタ装置３０も４つの並行ＤＭＡチャネルを有する場合、マスタ装置のフロー図は、スレーブ装置４０のフロー図と同様であり得る。追加的に、マスタ装置に関する４つの並行ＤＭＡチャネルを提供することは、マスタ装置３０がいくつかのＤＭＡ転送を並列に設定するのを有効にし得る。前述の例は各方向の２つのＤＭＡチャネルを示すが、当業者は、本発明に従うＤＭＡアーキテクチャが斯様に制限されないことを理解し得る。代わりに、本発明の実施例は、該アーキテクチャを実装するのに用いられるレジスタの数の増加に対応して各方向に４、８、１６又はそれ以上のＤＭＡチャネルを含み得る。
【００２７】
例証的な実施例に従い、マスタ装置３０は、スレーブ／マスタＤＭＡ転送を開始する。スレーブ装置４０が新しいメモリアドレス及びサイズでいずれのスレーブ／マスタＤＭＡチャネルも開始していない場合、スレーブＤＭＡ制御器４６は、ＤＭＡサイズがゼロであるという表示を有するスレーブ／マスタＤＭＡ転送要求に自動的に応答する。上述のように、スレーブ／マスタＤＭＡデータ転送を開始するステップは、少なくとも３つの異なる方法で達成され得る。１つ目は、ポーリングに基づいた初期化が用いられ得る。この技術が用いられる場合、マスタ装置３０は、スレーブ／マスタＤＭＡ命令シーケンスを周期的に開始し、中でも、いずれかのＤＭＡデータが転送のために記憶されているかを決定するのに、スレーブ／マスタサイズレジスタを読み出す。データが利用可能である場合、上述の処理が実行され、そうでない場合、マスタ装置３０は、次のポーリング間隔を待つ。
【００２８】
代わりに、割り込みに基づく初期化が用いられ得る。スレーブ装置４０がスレーブ／マスタアドレス及びサイズレジスタをプログラムした後に、メールボックスレジスタは、マスタ装置３０に割り込みを発生するために、書き込まれる。このことは、本発明に従うＤＭＡアーキテクチャにメールボックスレジスタを提供することによって作成される柔軟性のある更に別の例である。メールボックスレジスタによって発生される割り込みを受信すると、マスタは、スレーブ／マスタＤＭＡシーケンスを開始する。異なるメールボックスレジスタが、２つの異なるＤＭＡメモリ位置からの転送を開始するのに用いられ得る。スレーブ装置４０は、始めに、メールボックス割り込み状態／制御レジスタにおける割り込み状態ビットを確認し、スレーブ装置４０がスレーブ／マスタＤＭＡデータ転送を開始するためにマスタ装置３０に信号合図するために用いるための割り込みがメールボックスレジスタに関して既に未決定でないことを確実にしなければならない。
【００２９】
第３に、複合型ポーリング／割り込みに基づいた初期化技術が、本発明の例証的な実施例に従うスレーブ／マスタＤＭＡ転送に関して用いられ得る。開始するにあたり、スレーブ装置４０は、再び、スレーブ／マスタＤＭＡ転送を開始する要求として翻訳されるマスタ３０に割り込みを発生するために、メールボックスレジスタに書き込む。転送が第１メモリ位置から発生する一方で、スレーブ装置４０は、転送されるべき次のＤＭＡパッケージを用いてレジスタ及び第２メモリ位置をプログラムする。しかし、第２データ部分の転送を開始するためにマスタ装置３０に割り込み信号を送信する別のメールボックスレジスタを用いる代わりに、マスタ装置３０は、第２スレーブ／マスタ転送シーケンスを自動的に開始する。その後、スレーブ装置４０は、第３データ部分を転送の準備を開始するために、第１転送が完了するとスレーブ装置４０が受信する前記割り込みを用いる。この処理は、スレーブ装置４０がこのＤＭＡトランザクションと関連付けられるデータを使い果たすような時間まで継続され、この処理は、該時間にサイズレジスタをゼロに設定する。マスタ装置３０が次のデータブロックを要求する場合、サイズゼロ表示を受信し、ＤＭＡトランザクションを終了する。
【００３０】
当業者は、前述のＤＭＡアーキテクチャ及び方法が、異なる種類のマスタ装置、スレーブ装置、ハードウェア相互接続及びソフトウェアアプリケーション間でアーキテクチャの変更なしに再利用するのに適しているという、割り込み及びデータ転送に関して十分なプログラマビリティを提供することを理解する。メールボックスレジスタが割り込み発生を選択的に有効にする又は無効にする及びスクラッチレジスタの読出しを起動するなどをするようにプログラムする能力は、異なる実装にわたりレジスタ構造を維持することが可能であるので、ソフトウェア開発者がこのＤＭＡアーキテクチャに関連付けられるコードを再利用するのを可能にする。
【００３１】
上述の例証的な実施例は、本発明の全ての態様において制限的にではなくむしろ例示的であるように意図される。したがって、本発明は、当業者によって本文書において含まれる記載から導き出され得る詳細な実装において多数の変形をすることが可能である。全ての斯様な変形及び修正態様は、以下の請求項によって規定される本発明の範囲及び精神内にあると考慮される。本発明の記載において用いられるいかなる要素、動作又は命令も、斯様に明示的に記載されない限り本発明に対し重要又は必須であると解釈されるべきでない。また、本文書において用いられる単数表現は、１つ又はそれ以上の項目を含むように意図される。
【図面の簡単な説明】
【００３２】
【図１】図１は、ＤＭＡデータ転送に関して指定される単一メモリ領域を用いた従来技術の１つに従うＤＭＡデータ転送を例示する時系列を示す。
【図２Ａ】図２Ａは、２つのメモリ領域を用いた従来型のＤＭＡデータ転送を例示する。
【図２Ｂ】図２Ｂは、２つのメモリ領域を用いた従来型のＤＭＡデータ転送を例示する。
【図３】図３は、本発明の例証的な実施例に従うマスタ・スレーブＤＭＡアーキテクチャのブロック図を示す。
【図４】図４は、例証的なレジスタの組を含む、図３のＤＭＡアーキテクチャのスレーブ部分の拡大図である。
【図５Ａ】図５Ａは、本発明の例証的な実施例に従うＤＭＡアーキテクチャに含まれ得る様々なレジスタの概略を与えるテーブルである。
【図５Ｂ】図５Ｂは、本発明の例証的な実施例に従うＤＭＡアーキテクチャに含まれ得る様々なレジスタの概略を与えるテーブルである。
【図６Ａ】図６Ａは、本発明の例証的な実施例に従う例証的な個別のレジスタ構造を示す。
【図６Ｂ】図６Ｂは、本発明の例証的な実施例に従う例証的な個別のレジスタ構造を示す。
【図６Ｃ】図６Ｃは、本発明の例証的な実施例に従う例証的な個別のレジスタ構造を示す。
【図６Ｃ１】図６Ｃ１は、本発明の例証的な実施例に従う例証的な個別のレジスタ構造を示す。
【図６Ｄ】図６Ｄは、本発明の例証的な実施例に従う例証的な個別のレジスタ構造を示す。
【図６Ｅ】図６Ｅは、本発明の例証的な実施例に従う例証的な個別のレジスタ構造を示す。
【図６Ｆ】図６Ｆは、本発明の例証的な実施例に従う例証的な個別のレジスタ構造を示す。
【図６Ｇ】図６Ｇは、本発明の例証的な実施例に従う例証的な個別のレジスタ構造を示す。
【図６Ｈ】図６Ｈは、本発明の例証的な実施例に従う例証的な個別のレジスタ構造を示す。
【図６Ｉ】図６Ｉは、本発明の例証的な実施例に従う例証的な個別のレジスタ構造を示す。
【図６Ｊ】図６Ｊは、本発明の例証的な実施例に従う例証的な個別のレジスタ構造を示す。
【図６Ｋ】図６Ｋは、本発明の例証的な実施例に従う例証的な個別のレジスタ構造を示す。
【図６Ｌ】図６Ｌは、本発明の例証的な実施例に従う例証的な個別のレジスタ構造を示す。
【図７】図７は、本発明の例証的な実施例に従うマスタ側の視点からの、マスタ装置からスレーブ装置へデータを転送する例証的な方法を示すフローチャートである。
【図８】図８は、本発明の例証的な実施例に従うスレーブ側の視点からの、マスタ装置からスレーブ装置へデータを転送する例証的な方法を示すフローチャートである。
【図９】図９は、本発明の例証的な実施例に従うスレーブ側の視点からの、スレーブ装置からマスタ装置へデータを転送する例証的な方法を示すフローチャートである。
【図１０】図１０は、本発明の例証的な実施例に従うマスタ側の視点からの、スレーブ装置からマスタ装置へデータを転送する例証的な方法を示すフローチャートである。
【図１】
2007506182.tif 000003
【図２Ａ】
2007506182.tif 000004
【図２Ｂ】
2007506182.tif 000005
【図３】
2007506182.tif 000006
【図４】
2007506182.tif 000007
【図５Ａ】
2007506182.tif 000008
【図５Ｂ】
2007506182.tif 000009
【図６Ａ】
2007506182.tif 000010
【図６Ｂ】
2007506182.tif 000011
【図６Ｃ】
2007506182.tif 000012
【図６Ｃ１】
2007506182.tif 000013
【図６Ｄ】
2007506182.tif 000014
【図６Ｅ】
2007506182.tif 000015
【図６Ｆ】
2007506182.tif 000016
【図６Ｇ】
2007506182.tif 000017
【図６Ｈ】
2007506182.tif 000018
【図６Ｉ】
2007506182.tif 000019
【図６Ｊ】
2007506182.tif 000020
【図６Ｋ】
2007506182.tif 000021
【図６Ｌ】
2007506182.tif 000022
【図７】
2007506182.tif 000023
【図８】
2007506182.tif 000024
【図９】
2007506182.tif 000025
【図１０】
2007506182.tif 000026
【国際調査報告】
2007506182.tif 000027
2007506182.tif 000028
2007506182.tif 000029