(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】ゲート電極ＧＥ、ｎ−型半導体領域ＥＸ１，ＥＸ２、サイドウォールスペーサＳＷ１，ＳＷ２およびｎ＋型半導体領域ＳＤ１，ＳＤ２を形成した後、サイドウォールスペーサＳＷ１，ＳＷ２の側面上にサイドウォールスペーサＳＳ１，ＳＳ２を形成する。その後、金属シリサイド層ＳＬを形成してから層間絶縁膜Ｌ１を形成し、層間絶縁膜Ｌ１にコンタクトホールＣＴ１を形成する。コンタクトホールＣＴ１から、ｎ＋型半導体領域ＳＤ１の表面の金属シリサイド層ＳＬとゲート電極ＧＥの表面の金属シリサイド層ＳＬとが露出される。その後、コンタクトホールＣＴ１内にプラグを形成する。サイドウォールスペーサＳＳ１，ＳＳ２は、第１絶縁膜と第１絶縁膜上の第２絶縁膜との積層膜を異方性エッチングすることにより形成する。第１絶縁膜は熱処理の前に形成し、第２絶縁膜はその熱処理の後に形成する。【選択図】図２２
2019110211.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記（ａ）工程後、前記半導体基板上にＭＩＳＦＥＴ用のゲート電極をゲート絶縁膜を介して形成する工程、
（ｃ）前記（ｂ）工程後、イオン注入法を用いて、平面視において前記半導体基板の、前記ゲート電極の両隣に位置する領域に、第１導電型の第１半導体領域および第２半導体領域をそれぞれ形成する工程、
（ｄ）前記（ｃ）工程後、前記ゲート電極の両側面上に第１および第２サイドウォールスペーサを形成する工程、
（ｅ）前記（ｄ）工程後、イオン注入法を用いて、平面視において前記半導体基板の、前記第１サイドウォールスペーサの隣に位置する領域と、前記第２サイドウォールスペーサの隣に位置する領域とに、前記第１導電型の第３半導体領域および第４半導体領域をそれぞれ形成する工程、
ここで、前記第３および第４半導体領域の不純物濃度は、前記第１および第２半導体領域の不純物濃度よりも高く、前記第１および第３半導体領域により、前記ＭＩＳＦＥＴのソース領域とドレイン領域の一方が形成され、前記第２および第４半導体領域により、前記ＭＩＳＦＥＴのソース領域とドレイン領域の他方が形成され、
（ｆ）前記（ｅ）工程後、前記半導体基板上に、前記ゲート電極および前記第１および第２サイドウォールスペーサを覆うように、第１絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後、第１の熱処理温度で前記半導体基板に対して第１の熱処理を行う工程、
（ｈ）前記（ｇ）工程後、前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｉ）前記（ｈ）工程後、前記第２絶縁膜上にレジストパターンを形成する工程、
（ｊ）前記（ｉ）工程後、前記レジストパターンをエッチングマスクとして用いて前記第２絶縁膜および前記第１絶縁膜を異方性エッチングすることにより、前記レジストパターンの下に前記第１および第２絶縁膜を残し、前記第１サイドウォールスペーサの側面上に前記第１および第２絶縁膜の残存部からなる第３サイドウォールスペーサを形成し、前記第２サイドウォールスペーサの側面上に前記第１および第２絶縁膜の残存部からなる第４サイドウォールスペーサを形成し、前記第３および第４半導体領域上の前記第１および第２絶縁膜と前記ゲート電極上の前記第１および第２絶縁膜とを除去する工程、
（ｋ）前記（ｊ）工程後、前記レジストパターンを除去する工程、
（ｌ）前記（ｋ）工程後、ウェット洗浄処理を行う工程、
ここで、前記ウェット洗浄処理を行っても、前記第１、第２、第３および第４サイドウォールスペーサは残存し、
（ｍ）前記（ｌ）工程後、前記半導体基板上に、前記ゲート電極と前記第１、第２、第３および第４サイドウォールスペーサとを覆うように、金属膜を形成する工程、
（ｎ）前記（ｍ）工程後、第２の熱処理を行って前記金属膜を前記第３半導体領域、第４半導体領域および前記ゲート電極と反応させて、前記第３半導体領域の表面と前記第４半導体領域の表面と前記ゲート電極の表面とにそれぞれ金属シリサイド層を形成する工程、
（ｏ）前記（ｎ）工程後、前記（ｎ）工程にて反応しなかった前記金属膜を除去する工程、
（ｐ）前記（ｏ）工程後、前記半導体基板上に、前記ゲート電極および前記第１、第２、第３および第４サイドウォールスペーサを覆うように、層間絶縁膜を形成する工程、
（ｑ）前記（ｐ）工程後、前記層間絶縁膜に第１コンタクトホールを形成する工程、
ここで、前記第１コンタクトホール内に、前記第３半導体領域の表面の前記金属シリサイド層と、前記ゲート電極の表面の前記金属シリサイド層と、前記第１および第３サイドウォールスペーサとが露出され、
（ｒ）前記（ｑ）工程後、前記第１コンタクトホール内に、前記第３半導体領域の表面の前記金属シリサイド層と前記ゲート電極の表面の前記金属シリサイド層とを互いに電気的に接続する第１コンタクトプラグを形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記層間絶縁膜は、第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜との積層膜からなり、
前記第３絶縁膜と前記第４絶縁膜とは、互いに異なる材料からなる、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第１絶縁膜と前記第２絶縁膜とは、同じ材料からなり、
前記第３絶縁膜は、前記第１絶縁膜および前記第２絶縁膜とは異なる材料からなる、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記層間絶縁膜は、第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜との積層膜からなり、
前記第３絶縁膜は窒化シリコン膜からなり、前記第４絶縁膜は、酸化シリコン膜からなる、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第１絶縁膜および前記第２絶縁膜は、それぞれ酸化シリコン膜からなる、半導体装置の製造方法。
【請求項６】
請求項２記載の半導体装置の製造方法において、
前記（ｑ）工程は、
（ｑ１）前記第３絶縁膜をエッチングストッパとして用いて、前記第４絶縁膜をエッチングして前記第４絶縁膜を貫通する前記第１コンタクトホールを形成する工程、
（ｑ２）前記（ｑ１）工程後、前記第１コンタクトホールが前記第３絶縁膜を貫通するように、前記第１コンタクトホール内に露出する前記第３絶縁膜をエッチングする工程、
を有し、
前記（ｑ２）工程において、前記第３絶縁膜を貫通した前記第１コンタクトホール内に、前記第３半導体領域の表面の前記金属シリサイド層と、前記ゲート電極の表面の前記金属シリサイド層と、前記第１および第３サイドウォールスペーサとが露出される、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記第１の熱処理により、前記第１、第２、第３および第４半導体領域内の不純物が活性化される、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程で形成された前記第１絶縁膜の第１の厚さよりも、前記（ｈ）工程で形成された前記第２絶縁膜の第２の厚さが厚い、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第１の厚さは１５〜２０ｎｍである、半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
前記第２の厚さは３０ｎｍ以上である、半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記（ｌ）工程で前記ウェット洗浄処理を行っても、前記第３および第４サイドウォールスペーサを構成する前記第２絶縁膜は消失しない、半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
前記（ｑ）工程で前記第１コンタクトホールを形成しても、前記第１半導体領域は露出されない、半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
前記（ｑ）工程では、前記層間絶縁膜に前記第１コンタクトホールおよび第２コンタクトホールが形成され、前記第２コンタクトホール内に、前記第４半導体領域の表面の前記金属シリサイド層が露出され、
前記（ｒ）工程では、前記第１コンタクトホール内に前記第１コンタクトプラグが形成され、かつ、前記第２コンタクトホール内に、前記第４半導体領域の表面の前記金属シリサイド層に電気的に接続される第２コンタクトプラグが形成される、半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程の後で、前記（ｆ）工程の前に、前記第１の熱処理温度以上の温度での熱処理は行われない、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｈ）工程の後で、前記（ｊ）工程の前に、前記第１の熱処理温度以上の温度での熱処理は行われない、半導体装置の製造方法。
【請求項１６】
請求項１記載の半導体装置の製造方法において、
（ｈ１）前記（ｈ）工程後で、前記（ｉ）工程前に、前記第１の熱処理温度よりも低い第２の熱処理温度で第３の熱処理を行う工程、
を更に有する、半導体装置の製造方法。
【請求項１７】
請求項１記載の半導体装置の製造方法において、
前記（ｊ）工程で前記レジストパターンの下に残存する前記第１および第２絶縁膜は、前記（ｎ）工程で金属シリサイド層を形成すべきでない領域における金属シリサイド層の形成を防止するシリサイドブロック膜として用いる、半導体装置の製造方法。
【請求項１８】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記ゲート電極と、抵抗素子用の導体パターンとが、前記半導体基板上に形成され、
前記（ｆ）工程では、前記半導体基板上に、前記導体パターン、前記ゲート電極および前記第１および第２サイドウォールスペーサを覆うように、前記第１絶縁膜が形成され、
前記（ｉ）工程では、前記導体パターンの一部の上方に、前記レジストパターンが形成され、
前記（ｊ）工程では、前記第３および第４半導体領域上、前記ゲート電極上、および前記導体パターンの一部上の前記第１および第２絶縁膜は除去され、
前記（ｍ）工程では、前記第３および第４半導体領域上を含む前記半導体基板上に、前記導体パターン、前記ゲート電極および前記第１、第２、第３および第４サイドウォールスペーサを覆うように、前記金属膜が形成され、
前記（ｎ）工程では、前記第２の熱処理により前記金属膜が前記第３および第４半導体領域、前記ゲート電極および前記導体パターンと反応して、前記第３半導体領域の表面と前記第４半導体領域の表面と前記ゲート電極の表面と前記導体パターンの一部の表面とにそれぞれ前記金属シリサイド層が形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、ＭＩＳＦＥＴを有する半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の高集積化が進むにつれて、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲートやソース・ドレインの抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生ずる。そこで、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面に自己整合により低抵抗の金属シリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層などを形成することにより、ゲートやソース・ドレインを低抵抗化するサリサイド技術が検討されている。
【０００３】
特開２０１７−１２０８２１号公報（特許文献１）には、シリサイドブロック膜に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１７−１２０８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＭＩＳＦＥＴを有する半導体装置において、性能を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置の製造方法は、ソース領域およびドレイン領域の一方とゲート電極とに共通の第１コンタクトプラグを電気的に接続した半導体装置の製造方法である。ソース領域およびドレイン領域の形成後、ゲート電極の両側面上に形成されている第１および第２サイドウォールスペーサの側面上に第３および第４サイドウォールスペーサを形成する。その後、サリサイドプロセスで金属シリサイド層を形成してから、層間絶縁膜を形成する。その後、層間絶縁膜にコンタクトホールを形成してから、そのコンタクトホールに第１コンタクトプラグを形成する。第３および第４サイドウォールスペーサは、第１絶縁膜と第１絶縁膜上の第２絶縁膜との積層膜を異方性エッチングすることにより形成するが、第１絶縁膜は活性化アニールの前に形成し、第２絶縁膜は活性化アニール後に形成する。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態の半導体装置の製造工程を示すプロセスフロー図である。
【図２】図１に続く半導体装置の製造工程を示すプロセスフロー図である。
【図３】図２に続く半導体装置の製造工程を示すプロセスフロー図である。
【図４】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】第１検討例の半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図２２と同じ半導体装置の製造工程中の要部断面図である。
【図３２】図２４と同じ半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１１】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１３】
（実施の形態）
＜半導体装置の製造工程について＞
本発明の一実施の形態である半導体装置の製造工程を図面を参照して説明する。図１〜図３は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図４〜図２５は、本実施の形態の半導体装置の製造工程中の要部断面図である。図４〜図２５の断面図には、ＭＩＳＦＥＴ形成領域１Ａおよび抵抗素子形成領域１Ｂの要部断面図が示されており、ＭＩＳＦＥＴ形成領域１ＡにＭＩＳＦＥＴが、抵抗素子形成領域１Ｂにポリシリコン抵抗素子が、それぞれ形成される様子が示されている。
【００１４】
ここで、ＭＩＳＦＥＴ形成領域１Ａは、半導体基板ＳＢ（の主面）において、ＭＩＳＦＥＴが形成される予定の領域である。また、抵抗素子形成領域１Ｂは、半導体基板ＳＢ（の主面）において、ポリシリコン抵抗素子が形成される予定の領域である。ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂとは、同じ半導体基板ＳＢに存在している。すなわち、ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂとは、同一の半導体基板ＳＢの主面の互いに異なる平面領域に対応している。なお、ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂとは、隣り合っていても、隣り合っていなくてもよいが、理解を簡単にするために、図４〜図２４の断面図においては、ＭＩＳＦＥＴ形成領域１Ａの隣に抵抗素子形成領域１Ｂを図示している。
【００１５】
また、本実施の形態においては、ＭＩＳＦＥＴ形成領域１Ａにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴをＭＩＳＦＥＴ形成領域１Ａに形成することもでき、また、ＭＩＳＦＥＴ形成領域１Ａにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を形成することもできる。
【００１６】
以下、本実施の形態の半導体装置の製造工程を図１〜図２５を参照して説明する。
【００１７】
まず、図４に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備（用意）する（図１のステップＳ１）。それから、半導体基板ＳＢの主面に素子分離領域（素子分離部）ＳＴを形成する（図１のステップＳ２）。素子分離領域ＳＴは酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法を用いて形成することができる。
【００１８】
素子分離領域ＳＴによって、半導体基板ＳＢの活性領域が規定される。ＭＩＳＦＥＴ形成領域１Ａにおける素子分離領域ＳＴで規定された活性領域に、後述するようにしてＭＩＳＦＥＴが形成される。抵抗素子形成領域１Ｂでは、全体にわたって素子分離領域ＳＴが形成される。
【００１９】
次に、図５に示されるように、ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体基板ＳＢの主面から所定の深さにわたってｐ型ウエル（ｐ型半導体領域）ＰＷを形成する（図１のステップＳ３）。ｐ型ウエルＰＷは、半導体基板ＳＢに、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。
【００２０】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＢの表面を清浄化した後、半導体基板ＳＢの表面（ＭＩＳＦＥＴ形成領域１Ａのｐ型ウエルＰＷの表面）に、酸化シリコン膜などからなる絶縁膜（ゲート絶縁膜）ＧＦを形成する（図１のステップＳ４）。ＭＩＳＦＥＴ形成領域１Ａに形成された絶縁膜ＧＦは、ＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜であり、例えば熱酸化法などを用いて形成することができる。
【００２１】
次に、図６に示されるように、半導体基板ＳＢの主面の全面上に、導電膜として、例えば多結晶シリコン膜（ドープトポリシリコン膜）のようなシリコン膜ＰＳを形成（堆積）する（図１のステップＳ５）。シリコン膜ＰＳは、絶縁膜ＧＦ上および素子分離領域ＳＴ上に形成される。シリコン膜ＰＳは、成膜時または成膜後に不純物を導入して低抵抗率の半導体膜（導電性材料膜）とされている。また、シリコン膜ＰＳは、成膜時にはアモルファスシリコン膜であったものを、成膜後の熱処理により多結晶シリコン膜に変えることもできる。
【００２２】
次に、シリコン膜ＰＳをフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図７に示されるように、ゲート電極ＧＥと抵抗素子用のシリコンパターン（シリコン膜パターン、多結晶シリコン膜パターン）ＳＰＴとを形成する（図１のステップＳ６）。ゲート電極ＧＥおよびシリコンパターンＳＰＴは、それぞれ、パターニングされたシリコン膜ＰＳからなる。
【００２３】
このうち、ゲート電極ＧＥは、ＭＩＳＦＥＴ形成領域１Ａにおいて、ｐ型ウエルＰＷ上に絶縁膜ＧＦを介して形成される。すなわち、ゲート電極ＧＥは、ＭＩＳＦＥＴ形成領域１Ａにおいて、ｐ型ウエルＰＷの表面の絶縁膜ＧＦ上に形成される。また、シリコンパターンＳＰＴは、抵抗素子形成領域１Ｂにおいて、素子分離領域ＳＴ上に形成される。
【００２４】
シリコンパターンＳＰＴは、抵抗体として機能する導電体パターン（導電膜パターン）であり、シリコンパターンＳＰＴにより、抵抗素子（ポリシリコン抵抗素子）が形成される。すなわち、シリコンパターンＳＰＴは、抵抗素子（ポリシリコン抵抗素子）用のシリコンパターンである。シリコンパターンＳＰＴは、不純物が導入されることで抵抗率が調整されている。
【００２５】
次に、図８に示されるように、ゲート電極ＧＥをマスク（イオン注入阻止マスク）として用いてＭＩＳＦＥＴ形成領域１Ａのｐ型ウエルＰＷにリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｐ型ウエルＰＷにおいて、ゲート電極ＧＥの両側にｎ−型半導体領域（エクステンション領域）ＥＸを形成する（図１のステップＳ７）。すなわち、ｎ−型半導体領域ＥＸは、イオン注入法を用いて形成される。ステップＳ７のイオン注入の際に、ゲート電極ＧＥはイオン注入阻止マスクとして機能することができるため、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域には、不純物はイオン注入されず、ｎ−型半導体領域ＥＸは、ゲート電極ＧＥの側面に自己整合して形成される。このため、ステップＳ７では、平面視において半導体基板ＳＢ（ｐ型ウエルＰＷ）の、ゲート電極ＧＥの両隣に位置する領域に、ｎ−型半導体領域ＥＸ（ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２）がそれぞれ形成される。
【００２６】
次に、ゲート電極ＧＥの側面（両側面）上に、側壁絶縁膜（絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＷを形成する（図１のステップＳ８）。サイドウォールスペーサＳＷは、ゲート電極ＧＥの側面上だけでなく、シリコンパターンＳＰＴの側面上にも形成され得る。
【００２７】
サイドウォールスペーサＳＷは、例えば、次のようにして形成することができる。すなわち、まず、図９に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＧＥおよびシリコンパターンＳＰＴを覆うように、絶縁膜ＳＷＺを形成する。絶縁膜ＳＷＺとしては、例えば、酸化シリコン膜を好適に用いることができる。それから、この絶縁膜ＳＷＺをＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングする。この異方性エッチングにより、サイドウォールスペーサＳＷ形成用の絶縁膜ＳＷＺのうち、サイドウォールスペーサＳＷとなる部分以外が除去され、図１０に示されるように、ゲート電極ＧＥの側面上と、シリコンパターンＳＰＴの側面上とに、この絶縁膜ＳＷＺが選択的に残存してサイドウォールスペーサＳＷが形成される。
【００２８】
なお、サイドウォールスペーサＳＷのうち、ゲート電極ＧＥの両側面（両側壁）のうちの一方の側面（側壁）上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ１を付してサイドウォールスペーサＳＷ１と称し、ゲート電極ＧＥの両側面（両側壁）のうちの他方の側面（側壁）上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ２を付してサイドウォールスペーサＳＷ２と称することとする。また、サイドウォールスペーサＳＷのうち、シリコンパターンＳＰＴの側面（側壁）上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ３を付してサイドウォールスペーサＳＷ３と称することとする。サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２とは、ゲート電極ＧＥを間に挟んで互いに反対側（ゲート電極ＧＥのゲート長方向における反対側）に位置している。なお、ＭＩＳＦＥＴ形成領域１Ａでは、平面視においては、ゲート電極ＧＥの周囲を囲むようにサイドウォールスペーサＳＷが形成されている。このため、断面視においては、サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２とは、ゲート電極ＧＥを間に挟んで分離されているが、平面的に見ると、サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２とは、一体的に形成されている。また、サイドウォールスペーサＳＷ３は、断面視においても、また、平面視においても、サイドウォールスペーサＳＷ１，ＳＷ２とは分離されている。
【００２９】
次に、図１１に示されるように、イオン注入により、ｐ型ウエルＰＷにおいて、ゲート電極ＧＥおよびその側面上のサイドウォールスペーサＳＷ１，ＳＷ２からなる構造体の両側に、ｎ＋型半導体領域（ソース・ドレイン領域）ＳＤを形成する（図１のステップＳ９）。すなわち、ｎ＋型半導体領域ＳＤは、イオン注入法を用いて形成される。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも接合深さが深くかつ不純物濃度（ｎ型不純物濃度）が高い。
【００３０】
ステップＳ９のイオン注入は、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１，ＳＷ２をマスク（イオン注入阻止マスク）として用いて、ＭＩＳＦＥＴ形成領域１Ａのｐ型ウエルＰＷにリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、行われる。このステップＳ９のイオン注入の際には、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１，ＳＷ２はイオン注入阻止マスクとして機能することができるため、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域とサイドウォールスペーサＳＷ１，ＳＷ２の直下の領域とには、不純物はイオン注入されない。このため、ｎ＋型半導体領域ＳＤは、ゲート電極ＧＥの側面上のサイドウォールスペーサＳＷ１，ＳＷ２の側面（ゲート電極ＧＥに接している側とは反対側の側面）に自己整合して形成される。このため、ステップＳ９では、平面視において半導体基板ＳＢ（ｐ型ウエルＰＷ）の、サイドウォールスペーサＳＷ１の隣に位置する領域と、サイドウォールスペーサＳＷ２の隣に位置する領域とに、ｎ＋型半導体領域ＳＤ（ｎ＋型半導体領域ＳＤ１およびｎ＋型半導体領域ＳＤ２）がそれぞれ形成される。
【００３１】
なお、本実施の形態において、「サイドウォールスペーサＳＷ１の側面」または「サイドウォールスペーサＳＷ２の側面」などと言うときは、ゲート電極ＧＥに接している側の側面のことではなく、ゲート電極ＧＥに接している（隣接している）側とは反対側の側面のことを指している。
【００３２】
ここで、ｎチャネル型ＭＩＳＦＥＴを構成する一対のｎ＋型半導体領域ＳＤのうちの一方をｎ＋型半導体領域ＳＤ１と称し、他方をｎ＋型半導体領域ＳＤ２と称することとする。また、ｎチャネル型ＭＩＳＦＥＴを構成する一対のｎ−型半導体領域ＥＸのうちの一方をｎ−型半導体領域ＥＸ１と称し、他方をｎ−型半導体領域ＥＸ２と称することとする。ゲート電極ＧＥを挟んだ両側の一方の側に、サイドウォールスペーサＳＷ１とｎ−型半導体領域ＥＸ１とｎ＋型半導体領域ＳＤ１とが形成され、他方の側にサイドウォールスペーサＳＷ２とｎ−型半導体領域ＥＸ２とｎ＋型半導体領域ＳＤ２とが形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とは、ゲート電極ＧＥを挟んで互いに反対側（ゲート長方向における反対側）に位置し、また、ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とは、ゲート電極ＧＥを挟んで互いに反対側（ゲート長方向における反対側）に位置している。但し、ｎ＋型半導体領域ＳＤ１とｎ−型半導体領域ＥＸ１とが互いに隣接して、ゲート電極ＧＥの両側のうちの一方の側に位置し、また、ｎ＋型半導体領域ＳＤ２とｎ−型半導体領域ＥＸ２とが互いに隣接して、ゲート電極ＧＥの両側のうちの他方の側に位置している。
【００３３】
この段階で、低不純物濃度のｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥの一方の側面上のサイドウォールスペーサＳＷ１の下方に形成され、ｎ−型半導体領域ＥＸ１よりも高不純物濃度のｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１（サイドウォールスペーサＳＷ１）の外側に形成されている。従って、ｎ−型半導体領域ＥＸ１は、チャネル領域に隣接するように形成され、ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１に隣接し、かつ、チャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成される。また、低不純物濃度のｎ−型半導体領域ＥＸ２は、ゲート電極ＧＥの他方の側面上のサイドウォールスペーサＳＷ２の下方に形成され、ｎ−型半導体領域ＥＸ２よりも高不純物濃度のｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２（サイドウォールスペーサＳＷ２）の外側に形成されている。従って、ｎ−型半導体領域ＥＸ２は、チャネル領域に隣接するように形成され、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２に隣接し、かつ、チャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成される。なお、ＭＩＳＦＥＴのチャネル領域は、ゲート電極ＧＥの下の絶縁膜ＧＦの下に形成される。
【００３４】
ｎ＋型半導体領域ＳＤ１とそれよりも低不純物濃度のｎ−型半導体領域ＥＸ１とにより、ＬＤＤ（Lightly doped Drain）構造のソースまたはドレイン領域が形成され、また、ｎ＋型半導体領域ＳＤ２とそれよりも低不純物濃度のｎ−型半導体領域ＥＸ２とにより、ＬＤＤ構造のソースまたはドレイン領域が形成される。但し、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１がソース領域として機能する場合は、ｎ＋型半導体領域ＳＤ２およびｎ−型半導体領域ＥＸ２はドレイン領域として機能し、また、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１がドレイン領域として機能する場合は、ｎ＋型半導体領域ＳＤ２およびｎ−型半導体領域ＥＸ２はソース領域として機能する。
【００３５】
このようにして、ＭＩＳＦＥＴ形成領域１Ａに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴが形成される。ｎチャネル型ＭＩＳＦＥＴは、ｎチャネル型の電界効果トランジスタとみなすことができる。
【００３６】
次に、図１２に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、シリコンパターンＳＰＴおよびサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３を覆うように、絶縁膜ＺＭ１を形成する（図２のステップＳ１０）。絶縁膜ＺＭ１としては、例えば酸化シリコン膜を好適に用いることができる。
【００３７】
次に、半導体基板ＳＢに熱処理（アニール処理）を施す（図２のステップＳ１１）。このステップＳ１１の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ（Rapid Thermal Anneal）法を用いて行なうことができる。これまでに導入された不純物が、ステップＳ１１の熱処理により、活性化される。具体的には、ゲート電極ＧＥ、シリコンパターンＳＰＴ、ｎ−型半導体領域ＥＸ１，ＥＸ２およびｎ＋型半導体領域ＳＤ１，ＳＤ２に導入された不純物を、ステップＳ１１の熱処理によって活性化することができる。このため、ステップＳ１１の熱処理は、活性化アニール（活性化アニール処理）とみなすこともできる。また、ステップＳ７のイオン注入やステップＳ９のイオン注入を行うと、そのイオン注入で不純物が注入された基板領域の一部がアモルファス化する場合もあるが、ステップＳ１１の熱処理を行うことで、そのアモルファス化されていた基板領域を再結晶化させることができる。ステップＳ１１の熱処理は、比較的高温の熱処理であり、ステップＳ１１の熱処理温度（第１の熱処理温度）としては、９００℃以上が好ましく、例えば９００〜１０５０℃程度を好適に適用することができる。
【００３８】
次に、図１３に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＺＭ１上に、絶縁膜ＺＭ２を形成する（図２のステップＳ１２）。絶縁膜ＺＭ２としては、例えば酸化シリコン膜を好適に用いることができる。
【００３９】
次に、半導体基板ＳＢに熱処理（アニール処理）を施す（図２のステップＳ１３）。このステップＳ１３の熱処理の熱処理温度（第２の熱処理温度）は、ステップＳ１１の熱処理の熱処理温度よりも低い。ステップＳ１３の熱処理温度としては、例えば７００〜８００℃を適用することができる。ステップＳ１３の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができる。ステップＳ１３の熱処理の熱処理時間は、ステップＳ１１の熱処理の熱処理時間より長くてもよい。詳細は後述するが、ステップＳ１３の熱処理は、省略することもできる。
【００４０】
次に、図１４に示されるように、フォトリソグラフィ技術を用いて、絶縁膜ＺＭ２上にマスク層としてレジストパターン（フォトレジストパターン）ＲＰ１を形成する（図２のステップＳ１４）。なお、フォトリソグラフィ技術は、半導体基板の主面全面上にレジスト膜（フォトレジスト膜）を塗布法などにより形成してから、そのレジスト膜を露光・現像してパターニングすることにより、所望のレジストパターンを得る技術である。
【００４１】
レジストパターンＲＰ１は、サリサイドプロセスで金属シリサイド層ＳＬが形成されるべきでない領域上に形成される。すなわち、レジストパターンＲＰ１は、後述の金属シリサイド層ＳＬを形成すべき領域を露出し、後述の金属シリサイド層ＳＬを形成すべきでない領域を覆うように、形成される。サリサイドプロセスで金属シリサイド層ＳＬが形成されるのを防止する領域は、例えば、シリコンパターンＳＰＴのうち、金属シリサイド層ＳＬを形成しない領域である。ゲート電極ＧＥおよびｎ＋型半導体領域ＳＤ１，ＳＤ２上には後で金属シリサイド層ＳＬが形成されるので、ゲート電極ＧＥ上と、ゲート電極ＧＥの側面上に設けられたサイドウォールスペーサＳＷ１，ＳＷ２上と、ｎ＋型半導体領域ＳＤ１，ＳＤ２上とには、レジストパターンＲＰ１は形成（配置）されない。従って、レジストパターンＲＰ１は、ＭＩＳＦＥＴ形成領域１Ａには形成されず、抵抗素子形成領域１Ｂの一部に形成される。
【００４２】
次に、図１５に示されるように、レジストパターンＲＰ１をエッチングマスクとして用いて、絶縁膜ＺＭ２および絶縁膜ＺＭ１をエッチングする（図２のステップＳ１５）。
【００４３】
ステップＳ１５のエッチングとしては、異方性エッチング（異方性のドライエッチング）を用いることが好ましく、例えばＲＩＥ法などを用いた異方性エッチングを適用することができる。ステップＳ１５を異方性エッチングとすることで、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３の側面上に絶縁膜ＺＭ１，ＺＭ２が選択的に残存してサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＳが形成され、レジストパターンＲＰ１の下に絶縁膜ＺＭ１，ＺＭ２が残存し、それ以外の絶縁膜ＺＭ１，ＺＭ２がエッチングされて除去される。レジストパターンＲＰ１の下に残存する絶縁膜ＺＭ２，ＺＭ１により、シリサイドブロック膜ＢＬが形成され、このシリサイドブロック膜ＢＬは、レジストパターンＲＰ１とほぼ同じ平面形状を有している。
【００４４】
ここで、サイドウォールスペーサＳＳのうち、サイドウォールスペーサＳＷ１の側面上に形成されたサイドウォールスペーサＳＳを、符号ＳＳ１を付してサイドウォールスペーサＳＳ１と称し、サイドウォールスペーサＳＷ２の側面上に形成されたサイドウォールスペーサＳＳを、符号ＳＳ２を付してサイドウォールスペーサＳＳ２と称することとする。また、サイドウォールスペーサＳＷ３の側面上に形成されたサイドウォールスペーサＳＳを、符号ＳＳ３を付してサイドウォールスペーサＳＳ３と称することとする。サイドウォールスペーサＳＳ１とサイドウォールスペーサＳＳ２とは、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１，ＳＷ２を間に挟んで互いに反対側（ゲート電極ＧＥのゲート長方向における反対側）に位置している。なお、ＭＩＳＦＥＴ形成領域１Ａでは、平面視においては、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１，ＳＷ２からなる構造体の周囲を囲むようにサイドウォールスペーサＳＳが形成されている。このため、断面視においては、サイドウォールスペーサＳＳ１とサイドウォールスペーサＳＳ２とは、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１，ＳＷ２を間に挟んで分離されているが、平面的に見ると、サイドウォールスペーサＳＳ１とサイドウォールスペーサＳＳ２とは、一体的に形成されている。
【００４５】
ゲート電極ＧＥおよびｎ＋型半導体領域ＳＤ１，ＳＤ２の上方には、上記レジストパターンＲＰ１は形成されていない。このため、ステップＳ１５のエッチング工程を行うと、サイドウォールスペーサＳＳとなる部分を除き、ゲート電極ＧＥ上とｎ＋型半導体領域ＳＤ１，ＳＤ２上の絶縁膜ＺＭ２，ＺＭ１はエッチングされて除去されるため、ゲート電極ＧＥの上面とｎ＋型半導体領域ＳＤの上面とは、絶縁膜ＺＭ１，ＺＭ２で覆われずに露出された状態になる。但し、ステップＳ１５のエッチング工程を行うと、サイドウォールスペーサＳＷ１，ＳＷ２の側面上にはサイドウォールスペーサＳＳ１，ＳＳ２が形成される。このサイドウォールスペーサＳＳ１は、サイドウォールスペーサＳＷ１の側面上にサイドウォールスペーサ状に残存する絶縁膜ＺＭ１，ＺＭ２からなり、また、サイドウォールスペーサＳＳ２は、サイドウォールスペーサＳＷ２の側面上にサイドウォールスペーサ状に残存する絶縁膜ＺＭ１，ＺＭ２からなる。すなわち、サイドウォールスペーサＳＳ１，ＳＳ２のそれぞれは、絶縁膜ＺＭ１，ＺＭ２の残存部からなる。サイドウォールスペーサＳＳ１は、ｎ＋型半導体領域ＳＤ１の上面の一部を覆っているが、サイドウォールスペーサＳＳ１で覆われない部分のｎ＋型半導体領域ＳＤ１の上面は露出される。また、サイドウォールスペーサＳＳ２は、ｎ＋型半導体領域ＳＤ２の上面の一部を覆っているが、サイドウォールスペーサＳＳ２で覆われない部分のｎ＋型半導体領域ＳＤ２の上面は露出される。
【００４６】
シリサイドブロック膜ＢＬは、シリコンパターンＳＰＴの上面全体上に形成されるのではなく、シリコンパターンＳＰＴの上面の一部上に形成される。具体的には、シリコンパターンＳＰＴの上面のうち、金属シリサイド層ＳＬを形成しない領域は、シリサイドブロック膜ＢＬで覆われた状態になり、一方、シリコンパターンＳＰＴの上面のうち、金属シリサイド層ＳＬを形成する予定の領域は、シリサイドブロック膜ＢＬで覆われずに露出された状態になる。シリサイドブロック膜ＢＬは、シリコンパターンＳＰＴ上に残存する絶縁膜ＺＭ１，ＺＭ２の積層膜からなる。なお、シリサイドブロック膜とは、金属シリサイド層ＳＬを必要としない領域にサリサイドプロセスで金属シリサイド層ＳＬが形成されないようにするため膜のことである。また、サイドウォールスペーサＳＳ３は、サイドウォールスペーサＳＷ３の側面上にサイドウォールスペーサ状に残存する絶縁膜ＺＭ１，ＺＭ２からなる。
【００４７】
次に、図１６に示されるように、レジストパターンＲＰ１を、アッシングなどを用いて除去する（図２のステップＳ１６）。
【００４８】
次に、洗浄処理（ウェット洗浄処理）を行う（図２のステップＳ１７）。このステップＳ１７の洗浄処理は、薬液（洗浄液）を使用した洗浄処理、すなわち、ウェット洗浄処理である。ステップＳ１７の洗浄処理で用いる薬液は、エッチング作用を有する薬液を用いるため、ステップＳ１７の洗浄処理は、ウェットエッチング処理とみなすこともできる。
【００４９】
ステップＳ１７の洗浄処理で使用する薬液（洗浄液）は、絶縁膜ＺＭ１，ＺＭ２の材料にもよるが、絶縁膜ＺＭ１，ＺＭ２が酸化シリコンからなる場合は、例えばフッ酸（希フッ酸、希釈フッ酸、フッ酸の水溶液）などを用いることができる。
【００５０】
ステップＳ１６でレジストパターンＲＰ１を除去するが、レジストパターンＲＰ１を完全に除去できずに、レジストパターンＲＰ１の残渣が残存する場合があり得る。レジストパターンＲＰ１の残渣が残存した状態で、後述の金属膜ＭＥ形成工程を行ってしまうと、金属シリサイド層ＳＬの形成不良が発生する虞がある。本実施の形態では、ステップＳ１６のレジストパターンＲＰ１の除去工程でレジストパターンＲＰ１の残渣が発生したとしても、このレジストパターンＲＰ１の残渣を、ステップＳ１７の洗浄処理でエッチングして除去することができる。このため、レジストパターンＲＰ１の残渣に起因して、後述の金属シリサイド層ＳＬの形成不良が発生するのを、抑制または防止することができる。
【００５１】
また、ステップＳ１７の洗浄処理を行うことにより、後述の金属シリサイド層ＳＬを形成すべき面を清浄化して、的確に露出させることができる。例えば、ｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＧＥ、あるいはシリコンパターンＳＰＴの表面に、意図しない自然酸化膜などが形成されていたとしても、ステップＳ１７の洗浄処理を行うことにより、その自然酸化膜を除去して、ｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＧＥおよびシリコンパターンＳＰＴの表面を露出させることができる。但し、金属シリサイド層ＳＬを形成しない部分のシリコンパターンＳＰＴの表面は、シリサイドブロック膜ＢＬで覆われている。
【００５２】
また、ステップＳ１７でウェット洗浄処理を行っても、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＳ１，ＳＳ２，ＳＳ３は残存するが、特に、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＳ１，ＳＳ２が残存することが重要である。すなわち、ステップＳ１７のウェット洗浄処理を行うと、サイドウォールスペーサＳＷ，ＳＳは若干エッチングされる場合があり得るが、ステップＳ１７のウェット洗浄処理を終了しても、サイドウォールスペーサＳＷ，ＳＳは消失しておらず、特に、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＳ１，ＳＳ２は消失していない。
【００５３】
なお、サイドウォールスペーサＳＷ１，ＳＷ２の側面は、サイドウォールスペーサＳＳ１，ＳＳ２で覆われているため、ステップＳ１７のウェット洗浄処理では、ほとんどエッチングが進行しない。しかしながら、サイドウォールスペーサＳＳ１，ＳＳ２の側面が露出した状態で、ステップＳ１７のウェット洗浄処理が行われるため、サイドウォールスペーサＳＷ１，ＳＷ２に比べて、サイドウォールスペーサＳＳ１，ＳＳ２は、ステップＳ１７のウェット洗浄処理でエッチングが進行しやすい。このため、ステップＳ１７のウェット洗浄処理を行ってもサイドウォールスペーサＳＳ１，ＳＳ２が消失せずに残存するように、絶縁膜ＺＭ１，ＺＭ２のそれぞれの形成膜厚とステップＳ１７のウェット洗浄処理の条件とを設定しておく。
【００５４】
例えば、絶縁膜ＺＭ１，ＺＭ２の合計の厚さが小さすぎると、ステップＳ１５で形成されたサイドウォールスペーサＳＳ１，ＳＳ２の各厚さが小さくなり、ステップＳ１７のウェット洗浄処理でサイドウォールスペーサＳＳ１，ＳＳ２が消失してしまう懸念がある。このため、ステップＳ１５で形成されるサイドウォールスペーサＳＳ１，ＳＳ２の厚さをある程度確保しておき、ステップＳ１７のウェット洗浄処理を行ってもサイドウォールスペーサＳＳ１，ＳＳ２が消失せずに残存するようにする。
【００５５】
なお、本実施の形態において、「サイドウォールスペーサＳＳ１の側面」または「サイドウォールスペーサＳＳ２の側面」などと言うときは、サイドウォールスペーサＳＷ１，ＳＷ２に接している側の側面のことではなく、サイドウォールスペーサＳＷ１，ＳＷ２に接している（隣接している）側とは反対側の側面のことを指している。また、本実施の形態において、サイドウォールスペーサ（ＳＷ１，ＳＷ２，ＳＳ１，ＳＳ２）の厚さについて言及する場合、ゲート電極ＧＥのゲート長方向における、サイドウォールスペーサの厚さのことを指している。
【００５６】
次に、図１７に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＧＥおよびシリコンパターンＳＰＴ上を含む半導体基板ＳＢの主面（主面全面）上に、金属膜ＭＥを形成する（図２のステップＳ１８）。すなわち、ステップＳ１８では、半導体基板ＳＢ上に、ゲート電極ＧＥ、シリコンパターンＳＰＴ、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＳ１，ＳＳ２，ＳＳ３を覆うように、金属膜ＭＥが形成される。金属膜ＭＥは、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル−白金合金膜などからなり、例えばスパッタリング法を用いて形成することができる。
【００５７】
ステップＳ１８では、ｎ＋型半導体領域ＳＤ１，ＳＤ２の上面と、ゲート電極ＧＥの上面と、シリサイドブロック膜ＢＬで覆われない部分のシリコンパターンＳＰＴの上面とが露出した状態で、金属膜ＭＥを形成する。このため、ステップＳ１８で金属膜ＭＥを形成すると、ｎ＋型半導体領域ＳＤ１，ＳＤ２の上面と、ゲート電極ＧＥの上面と、シリサイドブロック膜ＢＬで覆われない部分のシリコンパターンＳＰＴの上面とは、金属膜ＭＥと接した状態になる。
【００５８】
次に、半導体基板ＳＢに熱処理（アニール処理）を施す（図２のステップＳ１９）。ステップＳ１９の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ法を用いて行なうことができる。
【００５９】
ステップＳ１９の熱処理により、図１８に示されるように、金属膜ＭＥをｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＧＥおよびシリコンパターンＳＰＴと反応させて、ｎ＋型半導体領域ＳＤ１の表面とｎ＋型半導体領域ＳＤ２の表面とゲート電極ＧＥの表面とシリコンパターンＳＰＴの表面とにそれぞれ金属シリサイド層（金属シリサイド膜）ＳＬを形成することができる。すなわち、ｎ＋型半導体領域ＳＤ１，ＳＤ２を構成する単結晶シリコンと金属膜ＭＥ、ゲート電極ＧＥを構成する多結晶シリコンと金属膜ＭＥ、および、シリコンパターンＳＰＴを構成する多結晶シリコンと金属膜ＭＥを選択的に反応させて、金属・半導体反応層である金属シリサイド層ＳＬを形成する。ｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＧＥおよびシリコンパターンＳＰＴの各上部（上層部）と金属膜ＭＥとが反応することにより金属シリサイド層ＳＬが形成されるので、金属シリサイド層ＳＬは、ｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＧＥおよびシリコンパターンＳＰＴの各表面（上層部）に形成される。金属シリサイド層ＳＬは、ｎ＋型半導体領域ＳＤ１上とｎ＋型半導体領域ＳＤ２上とゲート電極ＧＥ上とシリコンパターンＳＰＴ上とにそれぞれが形成されるとみなすこともできる。
【００６０】
次に、ウェット洗浄処理（ウェットエッチング処理）を行うことにより、未反応の金属膜ＭＥ（すなわちステップＳ１９の熱処理工程にてｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＧＥまたはシリコンパターンＳＰＴと反応しなかった部分の金属膜ＭＥ）を除去する（図２のステップＳ２０）。この際、未反応の金属膜ＭＥは除去されるが、金属シリサイド層ＳＬは残存させる。このため、ステップＳ２０のウェット洗浄処理では、未反応の金属膜ＭＥを選択的に除去でき、金属膜ＭＥに比べて金属シリサイド層ＳＬのエッチング速度が遅くなるような薬液を使用する。図１８には、ステップＳ２０のウェット洗浄処理によって、未反応の金属膜ＭＥを除去した段階が示されている。また、未反応の金属膜ＭＥをステップＳ２０で除去した後、必要に応じて、半導体基板ＳＢに熱処理（アニール処理）を施すことにより、金属シリサイド層ＳＬを、その下のｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＧＥまたはシリコンパターンＳＰＴと更に反応させることもできる。
【００６１】
このようにして、サリサイド（Salicide：Self Aligned Silicide）プロセスを用いて、金属シリサイド層ＳＬが形成される。金属膜ＭＥがコバルト（Ｃｏ）膜であった場合は、金属シリサイド層ＳＬはコバルトシリサイド層であり、また、金属膜ＭＥがニッケル（Ｎｉ）膜であった場合は、金属シリサイド層ＳＬはニッケルシリサイド層である。また、金属膜ＭＥがニッケル−白金（Ｎｉ−Ｐｔ）合金膜であった場合は、金属シリサイド層ＳＬは、ニッケル白金シリサイド層である。
【００６２】
ここで、ステップＳ１８では、ｎ＋型半導体領域ＳＤ１，ＳＤ２の各上面のほぼ全体とゲート電極ＧＥの上面全体とが露出された状態で金属膜ＭＥが形成される。このため、ｎ＋型半導体領域ＳＤ１，ＳＤ２のそれぞれの上面全体と、ゲート電極ＧＥの上面全体とに、金属シリサイド層ＳＬが形成される。但し、ｎ＋型半導体領域ＳＤ１，ＳＤ２の上面のうち、サイドウォールスペーサＳＳ１，ＳＳ２で覆われた部分には金属シリサイド層ＳＬは形成されず、サイドウォールスペーサＳＳ１，ＳＳ２で覆われていない部分に金属シリサイド層ＳＬが形成される。
【００６３】
一方、シリコンパターンＳＰＴの上面が、シリサイドブロック膜ＢＬで覆われた部分と、シリサイドブロック膜ＢＬで覆われずに露出された部分とを有した状態で、ステップＳ１８で金属膜ＭＥが形成される。このため、シリコンパターンＳＰＴの上面のうち、シリサイドブロック膜ＢＬで覆われていない部分には、金属シリサイド層ＳＬが形成されるが、シリコンパターンＳＰＴの上面のうち、シリサイドブロック膜ＢＬで覆われている部分には、金属シリサイド層ＳＬは形成されない。すなわち、シリコンパターンＳＰＴの上面のうち、シリサイドブロック膜ＢＬで覆われていない部分は、金属膜ＭＥに接するため、ステップＳ１９の熱処理を行うと金属シリサイド層ＳＬが形成される。しかしながら、シリコンパターンＳＰＴの上面のうち、シリサイドブロック膜ＢＬで覆われている部分は、金属膜ＭＥを形成しても、その金属膜ＭＥには接触せず、金属膜ＭＥとの間に絶縁膜ＺＭ１，ＺＭ２が介在するため、金属シリサイド層ＳＬは形成されない。このため、シリコンパターンＳＰＴの上面においては、全体ではなく一部にのみ、金属シリサイド層ＳＬを形成することができる。シリサイドブロック膜（ＢＬ）は、ステップＳ１９で金属シリサイド層（ＳＬ）を形成すべきでない領域における金属シリサイド層（ＳＬ）の形成を防止する膜である。
【００６４】
ｎ＋型半導体領域ＳＤ１，ＳＤ２およびゲート電極ＧＥの上面と、シリコンパターンＳＰＴの上面の一部とに、金属シリサイド層ＳＬを形成することにより、拡散抵抗やコンタクト抵抗を低抵抗化し、また、シリコンパターンＳＰＴの抵抗素子領域を規定することができる。例えば、シリコンパターンＳＰＴの両端の上面に金属シリサイド層ＳＬを局所的に形成した場合は、その両端の金属シリサイド層ＳＬの間の、金属シリサイド層ＳＬが形成されていない領域のシリコンパターンＳＰＴが、抵抗素子領域として機能することができる。すなわち、シリコンパターンＳＰＴの上面においては、後述のプラグＰＧと接続する領域には、金属シリサイド層ＳＬを形成するが、それ以外の領域はシリサイドブロック膜ＢＬで覆うことで金属シリサイド層ＳＬが形成されないようにして、シリコンパターンＳＰＴを抵抗素子（ポリシリコン抵抗素子）として的確に機能させることができる。
【００６５】
次に、図１９に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、シリコンパターンＳＰＴ、金属シリサイド層ＳＬ、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＳ１，ＳＳ２，ＳＳ３を覆うように、層間絶縁膜Ｌ１を形成する（図３のステップＳ２１）。なお、この段階で、サイドウォールスペーサＳＳ１，ＳＳ２は、消失せずに残存しているため、サイドウォールスペーサＳＳ１，ＳＳ２は、層間絶縁膜Ｌ１（より特定的には絶縁膜Ｌ１ａ）で覆われることになる。
【００６６】
層間絶縁膜Ｌ１は、好ましくは、絶縁膜Ｌ１ａと絶縁膜Ｌ１ａ上の絶縁膜Ｌ１ｂとの積層膜からなる。絶縁膜Ｌ１ａと絶縁膜Ｌ１ｂとは、互いに異なる材料からなり、好ましくは、絶縁膜Ｌ１ａは窒化シリコン膜からなり、絶縁膜Ｌ１ｂは酸化シリコン膜からなる。絶縁膜Ｌ１ａは、絶縁膜Ｌ１ｂよりも薄い。絶縁膜Ｌ１ａの形成膜厚は、例えば３０〜５０ｎｍ程度とすることができる。絶縁膜Ｌ１ａ，Ｌ１ｂは、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。層間絶縁膜Ｌ１の成膜後、必要に応じて層間絶縁膜Ｌ１の上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、層間絶縁膜Ｌ１の上面（すなわち絶縁膜Ｌ１ｂの上面）を平坦化する。
【００６７】
次に、層間絶縁膜Ｌ１にコンタクトホールＣＴを形成する（図３のステップＳ２２）。ステップＳ２２のコンタクトホールＣＴ形成工程は、例えば次のようにして行うことができる。
【００６８】
まず、図２０に示されるように、層間絶縁膜Ｌ１上にフォトリソグラフィ法を用いてレジストパターン（フォトレジストパターン）ＲＰ２を形成する。レジストパターンＲＰ２は、コンタクトホールＣＴ形成予定領域に開口部を有している。それから、図２１に示されるように、レジストパターンＲＰ２をエッチングマスクとして用いて、レジストパターンＲＰ２の開口部から露出する絶縁膜Ｌ１ｂをエッチング（好ましくは異方性エッチング）して、絶縁膜Ｌ１ｂにコンタクトホールＣＴを形成する。この際、絶縁膜Ｌ１ｂに比べて絶縁膜Ｌ１ａがエッチングされにくい条件で、絶縁膜Ｌ１ｂを選択的にエッチングし、絶縁膜Ｌ１ａをエッチングストッパ膜として機能させる（用いる）。これにより、コンタクトホールＣＴは絶縁膜Ｌ１ｂを貫通し、コンタクトホールＣＴの底部で絶縁膜Ｌ１ａが露出するが、コンタクトホールＣＴの底部で絶縁膜Ｌ１ａが残存した状態で、エッチングを終了する。なお、絶縁膜Ｌ１ｂに比べて絶縁膜Ｌ１ａがエッチングされにくい条件とは、絶縁膜Ｌ１ｂのエッチング速度に比べて絶縁膜Ｌ１ａのエッチング速度が低くなる条件に対応している。
【００６９】
それから、図２２に示されるように、レジストパターンＲＰ２をエッチングマスクとして用いて、コンタクトホールＣＴの底部で露出する絶縁膜Ｌ１ａをエッチング（好ましくは異方性エッチング）する。この際、絶縁膜Ｌ１ａに比べて、絶縁膜Ｌ１ｂ、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＳ１，ＳＳ２，ＳＳ３、金属シリサイド層ＳＬ、ゲート電極ＧＥおよびｎ＋型半導体領域ＳＤ１，ＳＤ２がエッチングされにくい条件で、絶縁膜Ｌ１ａを選択的にエッチングすることが好ましい。これにより、コンタクトホールＣＴの底部の絶縁膜Ｌ１ａが除去され、コンタクトホールＣＴは絶縁膜Ｌ１ａを貫通する。このため、コンタクトホールＣＴは、層間絶縁膜Ｌ１を貫通した状態になる。その後、図２３に示されるように、レジストパターンＲＰ２を除去する。このようにして、ステップＳ２２が行われて、層間絶縁膜Ｌ１を貫通するコンタクトホールＣＴが形成される。
【００７０】
層間絶縁膜Ｌ１には、複数のコンタクトホールＣＴが形成され、それら複数のコンタクトホールＣＴは、コンタクトホールＣＴ１，ＣＴ２，ＣＴ３を含んでいる。
【００７１】
このうち、コンタクトホールＣＴ１は、平面視において、ｎ＋型半導体領域ＳＤ１の少なくとも一部およびゲート電極ＧＥの少なくとも一部と重なる位置に形成される。従って、コンタクトホールＣＴ１は、ｎ＋型半導体領域ＳＤ１上と、ゲート電極ＧＥ上と、それらの間に存在するサイドウォールスペーサＳＷ１，ＳＳ１上とにわたって、形成されている。このため、コンタクトホールＣＴ１の底部では、ｎ＋型半導体領域ＳＤ１の表面に形成された金属シリサイド層ＳＬと、ゲート電極ＧＥの表面に形成された金属シリサイド層ＳＬとが、露出される。また、サイドウォールスペーサＳＷ１，ＳＳ２も、コンタクトホールＣＴ１の底部で露出される。従って、コンタクトホールＣＴ１内に、ｎ＋型半導体領域ＳＤ１の表面の金属シリサイド層ＳＬと、ゲート電極ＧＥの表面の金属シリサイド層ＳＬと、サイドウォールスペーサＳＷ１，ＳＳ２とが露出される。但し、コンタクトホールＣＴ１は、平面視において、ｎ＋型半導体領域ＳＤ２とは重なっていないため、コンタクトホールＣＴ１の底部においては、ｎ＋型半導体領域ＳＤ２やｎ＋型半導体領域ＳＤ２の表面の金属シリサイド層ＳＬは、露出されない。
【００７２】
コンタクトホールＣＴ２は、平面視において、ｎ＋型半導体領域ＳＤ２の少なくとも一部と重なる位置に形成され、従って、コンタクトホールＣＴ２は、ｎ＋型半導体領域ＳＤ２上に形成される。このため、コンタクトホールＣＴ２の底部では、ｎ＋型半導体領域ＳＤ２の表面に形成された金属シリサイド層ＳＬが露出される。但し、コンタクトホールＣＴ２は、平面視において、ゲート電極ＧＥおよびｎ＋型半導体領域ＳＤ１とは重なっていないため、コンタクトホールＣＴ２の底部においては、ゲート電極ＧＥおよびｎ＋型半導体領域ＳＤ１とそれらの表面の金属シリサイド層ＳＬとは、露出されない。
【００７３】
コンタクトホールＣＴ３は、平面視において、シリコンパターンＳＰＴと重なる位置に形成され、従って、コンタクトホールＣＴ３は、シリコンパターンＳＰＴ上に形成される。より特定的には、コンタクトホールＣＴ３は、シリコンパターンＳＰＴの表面に形成されている金属シリサイド層ＳＬ上に、形成される。このため、コンタクトホールＣＴ３の底部では、シリコンパターンＳＰＴの表面に形成された金属シリサイド層ＳＬが露出される。
【００７４】
次に、図２４に示されるように、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグ（コンタクトプラグ）ＰＧを形成する（図３のステップＳ２３）。なお、コンタクトホールＣＴ１内に形成されたプラグＰＧを、プラグＰＧ１と称し、コンタクトホールＣＴ２内に形成されたプラグＰＧを、プラグＰＧ２と称し、コンタクトホールＣＴ３内に形成されたプラグＰＧを、プラグＰＧ３と称することとする。
【００７５】
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの底部および側面（側壁）上を含む層間絶縁膜Ｌ１上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成してから、層間絶縁膜Ｌ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。プラグＰＧは、コンタクトホールＣＴ内に残存するバリア導体膜および主導体膜からなるが、図面の簡略化のために、図２４では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【００７６】
コンタクトホールＣＴ１に埋め込まれたプラグＰＧ１は、その底部が、ｎ＋型半導体領域ＳＤ１の表面に形成された金属シリサイド層ＳＬと接して電気的に接続され、かつ、ゲート電極ＧＥの表面に形成された金属シリサイド層ＳＬと接して電気的に接続される。すなわち、プラグＰＧ１は、ｎ＋型半導体領域ＳＤ１の表面に形成された金属シリサイド層ＳＬとゲート電極ＧＥの表面に形成された金属シリサイド層ＳＬとを互いに電気的に接続する。このため、プラグＰＧ１は、ｎ＋型半導体領域ＳＤ１とゲート電極ＧＥとの両方に電気的に接続される。また、コンタクトホールＣＴ２に埋め込まれたプラグＰＧ２は、その底部が、ｎ＋型半導体領域ＳＤ２の表面に形成された金属シリサイド層ＳＬと接して電気的に接続される。このため、プラグＰＧ２は、ｎ＋型半導体領域ＳＤ２と電気的に接続されるが、ゲート電極ＧＥとは電気的に接続されない。また、コンタクトホールＣＴ３に埋め込まれたプラグＰＧ３は、その底部が、シリコンパターンＳＰＴの表面に形成された金属シリサイド層ＳＬと接して電気的に接続される。このため、プラグＰＧ３は、シリコンパターンＳＰＴと電気的に接続される。
【００７７】
次に、プラグＰＧが埋め込まれた層間絶縁膜Ｌ１上に第１層目の配線である配線Ｍ１を形成する（図３のステップＳ２４）。例えば、図２５に示されるように、プラグＰＧが埋め込まれた層間絶縁膜Ｌ１上に絶縁膜Ｌ２を形成してから、絶縁膜Ｌ２の所定の領域に配線溝を形成した後、配線溝内にシングルダマシン技術を用いて配線Ｍ１を埋め込むことにより、配線Ｍ１を形成することができる。プラグＰＧは、その上面が配線Ｍ１に接することで、その配線Ｍ１と電気的に接続される。
【００７８】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００７９】
以上のようにして、本実施の形態の半導体装置が製造される。
【００８０】
＜検討の経緯＞
本発明者は、ＭＩＳＦＥＴを備え、１つのプラグＰＧをそのＭＩＳＦＥＴのｎ＋型半導体領域ＳＤ１とゲート電極ＧＥとの両方に電気的に接続した半導体装置について検討している。
【００８１】
すなわち、ＭＩＳＦＥＴにおいて、ソースおよびドレインの一方とゲート電極とを同電位に固定することが要求される場合、例えばソースとゲート電極とを同電位に固定することが要求される場合には、１つのプラグをソースとゲート電極との両方に接続しておけば、ソースとゲート電極とを同電位に固定することができ、そのプラグからソースとゲート電極とに同電位を供給することができる。ソースに接続したプラグとゲート電極に接続したプラグとを別々に設けて、それらのプラグを配線でつないだ場合に比べて、１つのプラグをソースとゲート電極との両方に接続した場合の方が、半導体素子や配線のレイアウトが容易になり、また、半導体素子の小型化や半導体装置の面積の縮小に有利となる。
【００８２】
このため、本発明者は、１つのプラグＰＧをＭＩＳＦＥＴのｎ＋型半導体領域ＳＤ１とゲート電極ＧＥとの両方に電気的に接続した場合について検討したところ、以下に説明するような課題が発生することが分かった。以下に、本発明者が検討した第１検討例の半導体装置の製造工程とそれに付随する課題について、図２６〜図３０を参照して説明する。図２６〜図３０は、第１検討例の半導体装置の製造工程中の要部断面図であり、上記ＭＩＳＦＥＴ形成領域１Ａに相当する領域が示されている。
【００８３】
第１検討例の半導体装置の製造工程の場合は、本実施の形態とは異なり、上記サイドウォールスペーサＳＳに相当するものは形成していない。このため、図２６は、金属シリサイド層ＳＬを形成した段階が示されているが、サイドウォールスペーサＳＷ１，ＳＷ２の側面上に上記サイドウォールスペーサＳＳ１，ＳＳ２は形成されていない。
【００８４】
次に、図２７に示されるように、絶縁膜Ｌ１ａ，Ｌ１ｂの積層膜からなる層間絶縁膜Ｌ１を形成する。
【００８５】
次に、層間絶縁膜Ｌ１にコンタクトホールＣＴ（ＣＴ１，ＣＴ２）を形成する。この際、まず、層間絶縁膜Ｌ１上にレジストパターンＲＰ２を形成してから、図２８に示されるように、レジストパターンＲＰ２をエッチングマスクとして用いて、絶縁膜Ｌ１ｂを異方性エッチングすることにより、絶縁膜Ｌ１ｂにコンタクトホールＣＴを形成し、絶縁膜Ｌ１ａをエッチングストッパ膜として機能させる。それから、図２９に示されるように、コンタクトホールＣＴの底部の絶縁膜Ｌ１ａを異方性エッチングにより除去する。その後、レジストパターンＲＰ２を除去する。
【００８６】
次に、コンタクトホールＣＴ内に、プラグＰＧ（ＰＧ１，ＰＧ２）を形成する。プラグＰＧ１は、ｎ＋型半導体領域ＳＤ１の表面の金属シリサイド層ＳＬおよびゲート電極ＧＥの表面の金属シリサイド層ＳＬと接して、それらと電気的に接続される。その後、上記配線Ｍ１に相当する配線を形成するが、ここではその図示および説明は省略する。
【００８７】
本発明者の検討によれば、図２６〜図３０の第１検討例の製造工程では、コンタクトホールＣＴ１を形成することに付随して、次のような課題が発生する虞があることが分かった。
【００８８】
すなわち、コンタクトホールＣＴ１は、平面視において、ｎ＋型半導体領域ＳＤ１の少なくとも一部およびゲート電極ＧＥの少なくとも一部と重なる位置に形成され、それゆえ、コンタクトホールＣＴ１の底部では、ｎ＋型半導体領域ＳＤ１の表面に形成された金属シリサイド層ＳＬと、ゲート電極の表面に形成された金属シリサイド層ＳＬとが、露出される。これは、コンタクトホールＣＴ１に後で埋め込むプラグＰＧ１が、ｎ＋型半導体領域ＳＤ１の表面の金属シリサイド層ＳＬと、ゲート電極の表面の金属シリサイド層ＳＬとに接続されるようにするためである。しかしながら、コンタクトホールＣＴ１の底部では、平面視においてｎ＋型半導体領域ＳＤ１とゲート電極ＧＥとの間に存在するサイドウォールスペーサＳＷ１も露出されることになるため、コンタクトホールＣＴ１形成時に、露出したサイドウォールスペーサＳＷ１もある程度エッチングされることになる。
【００８９】
サイドウォールスペーサＳＷ１のエッチング量が多かった場合には、図２９のように、サイドウォールスペーサＳＷ１がエッチングされることによってサイドウォールスペーサＳＷ１の厚さ（ゲート長方向における厚さ）が薄くなってしまう。この場合、サイドウォールスペーサＳＷ１の厚さが薄くなったことに伴い、図２９のようにｎ−型半導体領域ＥＸ１の上面がコンタクトホールＣＴ１の底部で露出してしまい、後でコンタクトホールＣＴ１にプラグＰＧ１を埋め込むと、そのプラグＰＧ１が、図３０のようにｎ−型半導体領域ＥＸ１の上面に接してしまう虞がある。図３０のようにプラグＰＧ１がｎ−型半導体領域ＥＸ１の上面に接してしまうことは、リーク電流の増加を招くなどして、半導体装置の性能を低下させる虞があるため、防ぐことが望ましい。
【００９０】
また、絶縁膜Ｌ１ａをエッチングストッパとして絶縁膜Ｌ１ｂをエッチングした際には、絶縁膜Ｌ１ａの角部（肩部）ＫＤがコンタクトホールＣＴ１内に露出し（図２８参照）、その後、絶縁膜Ｌ１ａをエッチングする際には、この角部ＫＤではスパッタ効果により絶縁膜Ｌ１ａのエッチングが進行しやすい。このことも、コンタクトホールＣＴ１形成時に、露出したサイドウォールスペーサＳＷ１のエッチング量が多くなる原因となり得る。
【００９１】
このため、第１検討例（図２６〜図３０）において、コンタクトホールＣＴ１形成時のサイドウォールスペーサＳＷ１のエッチング量を減らすために、コンタクトホールＣＴを形成するために絶縁膜Ｌ１ａをエッチングした際のオーバーエッチングを少なくすることも考えられる。しかしながら、そうしてしまうと、コンタクトホールＣＴの底部で絶縁膜Ｌ１ａを完全には除去できなくなる虞があり、プラグＰＧの接続不良、例えば、プラグＰＧ１とｎ＋型半導体領域ＳＤ１の表面の金属シリサイド層ＳＬとの接続不良などを招く虞がある。
【００９２】
このため、コンタクトホールＣＴを形成するために絶縁膜Ｌ１ａをエッチングした際のオーバーエッチングは、ある程度確保する必要があるが、そうすると、上述のように、オーバーエッチングによりサイドウォールスペーサＳＷ１の厚みが薄くなってしまい、プラグＰＧ１がｎ−型半導体領域ＥＸ１の上面に接してしまい、半導体装置の性能を低下させる虞がある。また、コンタクトホールＣＴを形成するために絶縁膜Ｌ１ａをエッチングした際のオーバーエッチング量を厳格に管理することは、工程管理を難しくし、半導体装置を製造しにくくしてしまうため、オーバーエッチング量を大きくしても問題が生じにくいような製造工程を設定することが望まれる。
【００９３】
＜主要な特徴と効果について＞
本実施の形態の主要な特徴のうちの一つは、ステップＳ１５で絶縁膜ＺＭ２，ＺＭ１を異方性エッチングすることにより、サイドウォールスペーサＳＷ１の側面上にサイドウォールスペーサＳＳ１を形成し、サイドウォールスペーサＳＷ２の側面上にサイドウォールスペーサＳＳ２を形成することである。ステップＳ１７でウェット洗浄処理を行っても、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＳ１，ＳＳ２は残存し、ステップＳ２１では、残存するサイドウォールスペーサＳＷ１，ＳＷ２，ＳＳ１，ＳＳ２を覆うように、層間絶縁膜Ｌ１が形成される。これにより、上記「検討の経緯」の欄で、図２６〜図３０（第１検討例）を参照して説明した課題を解決または改善することができる。
【００９４】
上記図２６〜図３０（第１検討例）の場合は、サイドウォールスペーサＳＷ１の側面上にサイドウォールスペーサＳＳ１が形成されていない状態で、層間絶縁膜Ｌ１にコンタクトホールＣＴ１を形成している。この場合、コンタクトホールＣＴ１を形成する際に、コンタクトホールＣＴ１の底部で露出したサイドウォールスペーサＳＷ１もエッチングされてしまい、サイドウォールスペーサＳＷ１の厚みが薄くなり、後で形成したプラグＰＧ１がｎ−型半導体領域ＥＸの上面に接することで、リーク電流の増加を招くなどして、半導体装置の性能が低下する虞がある。
【００９５】
それに対して、本実施の形態では、サイドウォールスペーサＳＷ１の側面上にサイドウォールスペーサＳＳ１が形成されている状態で、層間絶縁膜Ｌ１を形成してから、層間絶縁膜Ｌ１をエッチングしてコンタクトホールＣＴ１を形成する。このため、コンタクトホールＣＴ１を形成する際に、コンタクトホールＣＴ１の底部で露出したサイドウォールスペーサＳＷ１，ＳＳ１もエッチングされ得るが、サイドウォールスペーサＳＳ１が存在していることで、サイドウォールスペーサＳＷ１のエッチング量を抑制することができる。すなわち、サイドウォールスペーサＳＷ１の側面がサイドウォールスペーサＳＳ１で覆われているため、サイドウォールスペーサＳＳ１がマスクとして機能して、サイドウォールスペーサＳＷ１のエッチングを抑制（阻害）するように作用する。特に、サイドウォールスペーサＳＳ１がサイドウォールスペーサＳＷ１の側面を覆っていることは、サイドウォールスペーサＳＷ１の厚さ（ゲート電極ＧＥのゲート長方向における厚さ）が減少するのを防止するように作用する。つまり、サイドウォールスペーサＳＷ１の側面がサイドウォールスペーサＳＳ１で覆われている場合には、サイドウォールスペーサＳＷ１がエッチングされると、サイドウォールスペーサＳＷ１の高さ（半導体基板ＳＢの主面に略垂直な方向における高さ）は減少し得るが、サイドウォールスペーサＳＷ１の厚さ（ゲート電極ＧＥのゲート長方向における厚さ）が減少するのは、防止することができる。
【００９６】
このように、本実施の形態では、サイドウォールスペーサＳＷ１の側面上にサイドウォールスペーサＳＳ１を形成していたことで、コンタクトホールＣＴ１形成工程に伴うサイドウォールスペーサＳＷ１の厚さの減少を抑制または防止することができるため、コンタクトホールＣＴ１の底部でｎ−型半導体領域ＥＸ１の上面が露出するのを防止することができる。このため、コンタクトホールＣＴ１に埋め込んだプラグＰＧ１がｎ−型半導体領域ＥＸ１の上面に接するのを防止することができる。従って、半導体装置の性能を向上させることができる。例えば、リーク電流を抑制することができる。
【００９７】
一方で、サイドウォールスペーサＳＷ１の厚さを厚くすることで、エッチングによるｎ−型半導体領域ＥＸの露出を防ごうとすると、形成されるｎ−型半導体領域ＥＸが大きくなり、所期のＭＩＳＦＥＴ特性が得られない虞がある。
【００９８】
これに対して、本実施の形態では、サイドウォールスペーサＳＷ１の側面上にサイドウォールスペーサＳＳ１を形成するため、ｎ−型半導体領域ＥＸを大きくする必要がない。結果として、所期のＭＩＳＦＥＴ特性が得られる。
【００９９】
図３１は、上記図２２と同じ工程段階が示され、図３２は、上記図２４と同じ工程段階が示されているが、図３１および図３２の場合は、コンタクトホールＣＴ１を形成する際のオーバーエッチングにより、コンタクトホールＣＴ１の底部で露出したサイドウォールスペーサＳＷ１，ＳＳ１がかなりエッチングされた状態が示されている。しかしながら、そのような場合であっても、サイドウォールスペーサＳＳ１の存在によりサイドウォールスペーサＳＷ１のエッチングを抑制できたことで、図３１のようにコンタクトホールＣＴ１の底部でｎ−型半導体領域ＥＸ１の上面が露出するのを防止することができる。
【０１００】
すなわち、上記図２９（第１検討例）と図３１（本実施の形態）とを比較すると分かるように、コンタクトホールＣＴ１を形成する際のオーバーエッチングが大きかった場合には、第１検討例の場合は、図２９のように、サイドウォールスペーサＳＷ１の厚みが薄くなり、コンタクトホールＣＴ１の底部でｎ−型半導体領域ＥＸ１の上面が露出してしまう虞がある。それに対して、本実施の形態の場合は、コンタクトホールＣＴ１内に露出したサイドウォールスペーサＳＷ１，ＳＳ１がエッチングされ、そのエッチング量が大きかったとしても、サイドウォールスペーサＳＳ１の存在により、サイドウォールスペーサＳＷ１のエッチングの厚さが減少するのを抑制または防止することができる（図３１参照）。つまり、コンタクトホールＣＴ１形成工程が終了した段階でのサイドウォールスペーサＳＷ１の厚さを比較すると、図２９の場合よりも図３１の場合の方が、大きくなる。このため、図３１のように、コンタクトホールＣＴ１の底部でｎ−型半導体領域ＥＸ１の上面が露出するのを防止することができ、従って、図３２のようにコンタクトホールＣＴ１内にプラグＰＧ１を形成しても、プラグＰＧ１がｎ−型半導体領域ＥＸ１に接するのを防止することができる。
【０１０１】
また、サイドウォールスペーサＳＳ１を形成していても、コンタクトホールＣＴ１形成工程が終了した段階で、サイドウォールスペーサＳＳ１が残存している場合と消失している場合とがあり得る。いずれの場合であっても、サイドウォールスペーサＳＳ１がサイドウォールスペーサＳＷ１のエッチングを阻害するように作用する結果、サイドウォールスペーサＳＷ１の厚さの減少を、抑制または防止することができる。但し、コンタクトホールＣＴ１形成工程が終了した段階で、サイドウォールスペーサＳＳ１の少なくとも一部が残存している場合がより好ましく、これにより、コンタクトホールＣＴ１の底部でｎ−型半導体領域ＥＸ１の上面が露出するのを、より的確に防止することができる。
【０１０２】
また、本実施の形態では、コンタクトホールＣＴ１形成工程に伴うサイドウォールスペーサＳＷ１の厚さの減少を抑制または防止することができるため、コンタクトホールＣＴを形成するために絶縁膜Ｌ１ａをエッチングした際のオーバーエッチング量をある程度大きく設定することができる。このため、コンタクトホールＣＴ１の底部で絶縁膜Ｌ１ａのエッチング残り（残渣）が生じるのを防止することができるため、プラグＰＧ１の接続不良が生じるのを的確に防止することができる。従って、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の工程管理が容易になり、半導体装置を製造しやすくすることができる。
【０１０３】
本実施の形態の主要な特徴のうちの他の一つは、ステップＳ１０で絶縁膜ＺＭ１を形成し、ステップＳ１１で熱処理を行い、ステップＳ１２で絶縁膜ＺＭ１上に絶縁膜ＺＭ２を形成し、この絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜を使用して、サイドウォールスペーサＳＳ１，ＳＳ２を形成することである。すなわち、サイドウォールスペーサＳＳ１，ＳＳ２は、絶縁膜を異方性エッチングすることにより形成することができるが、サイドウォールスペーサＳＳ１，ＳＳ２形成用の絶縁膜を、単層の絶縁膜ではなく、絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜とし、絶縁膜ＺＭ１形成工程と絶縁膜ＺＭ２形成工程との各タイミングを工夫している。
【０１０４】
本実施の形態とは異なり、絶縁膜ＺＭ１を形成せずに（すなわち上記ステップＳ１０を省略し）、その分、上記ステップＳ１２での絶縁膜ＺＭ２の形成膜厚を厚くし、その厚い絶縁膜ＺＭ２を上記ステップＳ１５で異方性エッチングすることにより、単層の絶縁膜ＺＭ２からなるサイドウォールスペーサＳＳ１を形成することも考えられ、この場合を第２検討例と称することとする。しかしながら、この第２検討例の場合は、次のような課題が発生する虞がある。
【０１０５】
すなわち、上記ステップＳ１０（絶縁膜ＺＭ１形成工程）を省略した第２検討例の場合には、ｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＧＥおよびシリコンパターンＳＰＴの各上面が露出された状態で、ステップＳ１１の熱処理を行うことになる。この場合、ステップＳ１１の熱処理により、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内に導入されていた不純物が外気中に抜けて（放出されて）しまう虞がある。これは、製造された半導体装置の電気的特性のばらつきを招き、ひいては半導体装置の信頼性の低下につながるため、防止することが望ましい。
【０１０６】
そこで、本実施の形態とは異なり、絶縁膜ＺＭ２を形成せずに（すなわち上記ステップＳ１２を省略し）、その分、上記ステップＳ１０での絶縁膜ＺＭ１の形成膜厚を厚くし、その厚い絶縁膜ＺＭ１を上記ステップＳ１５で異方性エッチングすることにより、単層の絶縁膜ＺＭ１からなるサイドウォールスペーサＳＳ１を形成することも考えられ、この場合を第３検討例と称することとする。しかしながら、この第３検討例の場合は、次のような課題が発生する虞がある。
【０１０７】
すなわち、上記ステップＳ１２（絶縁膜ＺＭ２形成工程）を省略した第３検討例の場合には、ステップＳ１０で絶縁膜ＺＭ１を形成した後に、ステップＳ１１で不純物の活性化用の熱処理を行っているため、ステップＳ１１の熱処理を行った際に絶縁膜ＺＭ１が収縮し、この絶縁膜ＺＭ１の収縮に伴う応力によって半導体基板ＳＢに歪が発生し、半導体基板ＳＢに結晶欠陥が発生する虞がある。半導体基板ＳＢ内に結晶欠陥が発生してしまうと、製造された半導体装置において、電気的特性が変動し、半導体装置の信頼性の低下を招く虞がある。
【０１０８】
絶縁膜ＺＭ１の収縮に伴う応力によって半導体基板ＳＢ内に結晶欠陥が発生することを抑制するためには、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みを薄くすることが有効である。なぜなら、ステップＳ１１の熱処理を行った際の、絶縁膜ＺＭ１の収縮に伴う応力の大きさは、絶縁膜ＺＭ１の厚みが厚くなるほど大きくなり、絶縁膜ＺＭ１の厚みが薄くなるほど小さくなる傾向になるからである。
【０１０９】
しかしながら、第３検討例の場合、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みを薄くしてしまうと、絶縁膜ＺＭ１を異方性エッチングすることによって形成するサイドウォールスペーサＳＳ１の厚さが小さくなってしまう。この場合、せっかく形成したサイドウォールスペーサＳＳ１が、ステップＳ１７のウェット洗浄処理でエッチングされて消失してしまう虞がある。また、消失しなかったとしても、サイドウォールスペーサＳＳ１の厚さが小さいことで、サイドウォールスペーサＳＳ１を形成していたことで得られる上記効果が小さくなってしまう。
【０１１０】
つまり、第３検討例の場合は、絶縁膜ＺＭ１の形成膜厚を厚くすると、ステップＳ１１の熱処理時に半導体基板ＳＢに結晶欠陥が生じやすくなり、かといって、絶縁膜ＺＭ１の形成膜厚を薄くすると、せっかくサイドウォールスペーサＳＳ１を形成しても、その効果が十分には得られなくなる。このように、第３検討例の場合は、絶縁膜ＺＭ１の形成膜厚を厚くしても薄くしても、それぞれ別の課題が発生してしまう。
【０１１１】
それに対して、本実施の形態では、ステップＳ１０で絶縁膜ＺＭ１を形成し、その後のステップＳ１１で熱処理を行い、その後のステップＳ１２で絶縁膜ＺＭ１上に絶縁膜ＺＭ２を形成し、その後に絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜を異方性エッチングすることにより、サイドウォールスペーサＳＳ１，ＳＳ２を形成している。
【０１１２】
本実施の形態では、ステップＳ１０で絶縁膜ＺＭ１を形成した後に、ステップＳ１１の熱処理を行っているため、ステップＳ１１の熱処理を行う段階では、ｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＧＥおよびシリコンパターンＳＰＴは、絶縁膜ＺＭ１で覆われており、露出されていない。このため、ステップＳ１１の熱処理を行っても、ｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＧＥおよびシリコンパターンＳＰＴのそれぞれ内に導入されている不純物は、外気中に抜けないで済む。これにより、製造された半導体装置の電気的特性のばらつきを抑制または防止することができ、半導体装置の信頼性を向上させることができる。
【０１１３】
また、本実施の形態では、ステップＳ１１の熱処理の前に形成した絶縁膜ＺＭ１とステップＳ１１の熱処理の後に形成した絶縁膜ＺＭ２との積層膜を用いて、サイドウォールスペーサＳＳ１，ＳＳ２を形成している。このため、ステップＳ１１の熱処理の前に形成する絶縁膜ＺＭ１の厚さ（形成膜厚）を厚くしなくとも、ステップＳ１５で異方性エッチングによって形成したサイドウォールスペーサＳＳ１，ＳＳ２の厚さを大きくすることができる。言い換えると、ステップＳ１５で形成したサイドウォールスペーサＳＳ１，ＳＳ２の厚さを確保しながら、ステップＳ１１の熱処理の前に形成する絶縁膜ＺＭ１の厚さ（形成膜厚）を薄くすることができる。つまり、ステップＳ１１の熱処理の前に形成する絶縁膜ＺＭ１の厚さを薄くすることと、ステップＳ１５で形成したサイドウォールスペーサＳＳ１，ＳＳ２の厚さを大きくすることとを、両立することができる。
【０１１４】
本実施の形態では、絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜を用いてサイドウォールスペーサＳＳ１を形成していることで、ステップＳ１５で形成したサイドウォールスペーサＳＳ１の厚さを大きくすることができるため、サイドウォールスペーサＳＳ１を形成していたことで得られる上記効果を的確に得ることができる。
【０１１５】
そして、本実施の形態では、ステップＳ１１の熱処理の前に形成する絶縁膜ＺＭ１の厚さを薄くすることができるため、ステップＳ１１の熱処理を行った際に、絶縁膜ＺＭ１の収縮に伴う応力を小さくすることができ、絶縁膜ＺＭ１の収縮に起因して半導体基板ＳＢ内に結晶欠陥が発生するのを抑制または防止することができる。このため、半導体装置の信頼性を向上させることができる。
【０１１６】
このように、本実施の形態では、ステップＳ１０で絶縁膜ＺＭ１を形成し、ステップＳ１１で熱処理を行い、ステップＳ１２で絶縁膜ＺＭ１上に絶縁膜ＺＭ２を形成し、ステップＳ１５で絶縁膜ＺＭ２，ＺＭ１を異方性エッチングすることによりサイドウォールスペーサＳＳ１，ＳＳ２を形成することで、上記第１、第２および第３検討例の各課題を解決または改善することができる。
【０１１７】
また、本実施の形態では、絶縁膜ＺＭ１，ＺＭ２の積層膜を利用して、サイドウォールスペーサＳＳを形成するだけでなく、シリサイドブロック膜ＢＬも形成している。サイドウォールスペーサＳＳとシリサイドブロック膜ＢＬとを、共通の膜（ここでは絶縁膜ＺＭ１，ＺＭ２の積層膜）を用いて形成しているため、半導体装置の製造工程数を抑制することができる。
【０１１８】
次に、本実施の形態の更に他の特徴について説明する。
【０１１９】
本実施の形態では、ステップＳ９の後で、ステップＳ１０の前に、ステップＳ１１の熱処理温度以上の温度での熱処理（加熱工程）は行われないことが好ましい。これにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２が露出した状態で高温の熱処理が行われないようにすることができるため、ｎ＋型半導体領域ＳＤ１，ＳＤ２などに導入されている不純物が高温の熱処理によって外気中に抜けてしまう現象が生じるのを、的確に抑制または防止することができる。
【０１２０】
また、本実施の形態では、ステップＳ１２の後で、ステップＳ１５の前に、ステップＳ１１の熱処理温度以上の温度での熱処理（加熱工程）は行われないことが好ましい。これにより、半導体基板ＳＢの主面全体に絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜が形成された状態で、高温の熱処理が行われないようにすることができる。このため、熱処理時の絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜の収縮に伴う応力によって半導体基板ＳＢに結晶欠陥が生じるのを、的確に抑制または防止することができる。
【０１２１】
更に具体的に言えば、ステップＳ１１の熱処理の後には、ステップＳ１１の熱処理温度以上の温度での熱処理（加熱工程）は行われない。つまり、ステップＳ９の後の工程において、ステップＳ１１の熱処理は、最も高温の工程である。ステップＳ９の後の工程において、最も高温の工程であるステップＳ１１の熱処理を、絶縁膜ＺＭ１形成工程（ステップＳ１０）の後でかつ絶縁膜ＺＭ２形成工程（ステップＳ１２）の前に行うことにより、第２検討例の課題や第３検討例の課題を的確に解決することができる。
【０１２２】
また、本実施の形態では、ステップＳ１２の後で、ステップＳ１４の前に、ステップＳ１３の熱処理を行うこともできる。このステップＳ１３の熱処理の熱処理温度は、ステップＳ１１の熱処理の熱処理温度よりも低い。ステップＳ１３の熱処理を行うことにより、絶縁膜ＺＭ２を焼き締めることができ、ステップＳ１７のウェット洗浄の際の絶縁膜ＺＭ２のエッチング速度を遅くすることができる。これにより、コンタクトホールＣＴ１形成工程を開始する直前でのサイドウォールスペーサＳＳ１の厚さを確保しやすくなるので、サイドウォールスペーサＳＳ１を形成していたことで得られる上記効果を、より的確に得ることができるようになる。
【０１２３】
ステップＳ１１の熱処理の際には、熱処理温度は高いが、絶縁膜ＺＭ２が形成されていないことで、絶縁膜ＺＭ１の収縮に伴う応力を抑制して半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止する。一方、ステップＳ１３の熱処理の際には、絶縁膜ＺＭ１だけでなく絶縁膜ＺＭ２も形成されているが、熱処理温度が低いことで、絶縁膜ＺＭ１，ＺＭ２の収縮に伴う応力を抑制して半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止する。このため、ステップＳ１１の熱処理と、ステップＳ１３の熱処理の両方において、半導体基板ＳＢに結晶欠陥が発生するのを抑制または防止することができる。
【０１２４】
また、ステップＳ１３の熱処理を省略する場合もあり得る。その場合は、工程数を低減することができるため、半導体装置の製造時間を短縮でき、また、半導体装置のスループットを向上させることができる。また、半導体装置の製造コストを低減することができる。
【０１２５】
次に、絶縁膜ＺＭ１と絶縁膜ＺＭ２の厚さについて更に説明する。
【０１２６】
本実施の形態の技術思想は、サイドウォールスペーサＳＳ１を形成したことにより、コンタクトホールＣＴ１形成工程に伴うサイドウォールスペーサＳＷ１の厚さの減少を抑制または防止することである。そして、本実施の形態の技術思想は、絶縁膜を異方性エッチングしてサイドウォールスペーサＳＳ１を形成するが、ステップＳ１１の熱処理の際に発生する応力を抑制するために、ステップＳ１１の熱処理の際に半導体基板ＳＢの主面全面上に形成されている絶縁膜の厚さを薄くすることである。このため、サイドウォールスペーサＳＳ１の厚さ確保するためにステップＳ１５で異方性エッチングする直前の絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜の厚さを確保しながら、ステップＳ１１の熱処理の際の絶縁膜ＺＭ１の厚さは薄くすることが好ましい。つまり、絶縁膜ＺＭ１は薄くし、絶縁膜ＺＭ２は、絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜の厚さを確保するために厚くすることが好ましい。
【０１２７】
このため、ステップＳ１０で形成する絶縁膜ＺＭ１の厚さＴ１よりも、ステップＳ１２で形成する絶縁膜ＺＭ２の厚さＴ２が厚いことが好ましく、言い換えると、ステップＳ１２で形成する絶縁膜ＺＭ２の厚さＴ２よりも、ステップＳ１０で形成する絶縁膜ＺＭ１の厚さＴ１が薄いことが好ましい（すなわちＴ２＞Ｔ１）。これにより、絶縁膜ＺＭ１と絶縁膜ＺＭ２との積層膜の厚さを確保しながら、従って、サイドウォールスペーサＳＳ１の厚さを確保しながら、絶縁膜ＺＭ１の厚みをより薄くすることができるため、ステップＳ１１の熱処理時に絶縁膜ＺＭ１の収縮に伴う応力をより小さくして、半導体基板ＳＢに結晶欠陥が生じるのを、より的確に抑制または防止することができる。なお、厚さＴ１は図１２に示され、厚さＴ２は図１３に示されている。
【０１２８】
また、ステップＳ１１の熱処理時の絶縁膜ＺＭ１の収縮に伴う応力を抑制する観点では、ステップＳ１０で形成する絶縁膜ＺＭ１の厚みＴ１が薄いことが好ましいが、絶縁膜ＺＭ１の厚みＴ１を薄くし過ぎると、ステップＳ１１の熱処理の際に、ｎ＋型半導体領域ＳＤなどに導入されている不純物が絶縁膜ＺＭ１を通り抜けて外気中に抜けてしまう現象が生じる懸念がある。このため、ステップＳ１０で形成する絶縁膜ＺＭ１の厚さＴ１は１５〜２０ｎｍの範囲内であることが好ましい。
【０１２９】
また、絶縁膜ＺＭ２は、コンタクトホールＣＴ１形成工程を開始する直前でのサイドウォールスペーサＳＳ１の厚さを確保するために形成している。また、ステップＳ１７のウェット洗浄処理で絶縁膜ＺＭ２がある程度エッチングされて厚さが減少することも考慮する必要がある。このため、ステップＳ１２で形成する絶縁膜ＺＭ２の厚さＴ２は、ある程度厚くすることが望ましい。この観点で、ステップＳ１２で形成する絶縁膜ＺＭ２の厚さＴ２は、３０ｎｍ以上とすることが好ましく、３０〜４０ｎｍの範囲内であれば、特に好適である。
【０１３０】
ステップＳ１５で形成されたサイドウォールスペーサＳＳ１，ＳＳ２は、絶縁膜ＺＭ１，ＺＭ２の積層膜からなる。しかしながら、ステップＳ１７のウェット洗浄処理で、絶縁膜ＺＭ２もある程度エッチングされ得るため、ステップＳ１７のウェット洗浄処理で絶縁膜ＺＭ２が消失してしまわないように、ステップＳ１２で形成する絶縁膜ＺＭ２の厚さＴ２を設定することが好ましい。なぜなら、絶縁膜ＺＭ２がステップＳ１７のウェット洗浄処理で消失してしまうと、それ以降は、サイドウォールスペーサＳＳ１，ＳＳ２が薄い絶縁膜ＺＭ１のみで形成された状態になるため、ステップＳ２２のコンタクトホールＣＴ形成工程において、サイドウォールスペーサＳＳ１を形成していたことで得られる上記効果を得にくくなるからである。
【０１３１】
このため、ステップＳ１７のウェット洗浄処理が終了した段階でも、サイドウォールスペーサＳＳ１，ＳＳ２を構成する絶縁膜ＺＭ２は消失していないことが好ましく、すなわち、サイドウォールスペーサＳＳ１，ＳＳ２は絶縁膜ＺＭ１と絶縁膜ＺＭ２とにより構成されていることが好ましい。また、ステップＳ２２のコンタクトホールＣＴ形成工程を行う直前の段階においても、サイドウォールスペーサＳＳ１を構成する絶縁膜ＺＭ２は消失していないことが好ましく、すなわち、サイドウォールスペーサＳＳ１は絶縁膜ＺＭ１と絶縁膜ＺＭ２とにより構成されていることが好ましい。これにより、サイドウォールスペーサＳＳ１の厚さを厚くした状態で、ステップＳ２２のコンタクトホールＣＴ形成工程を行うことができるため、サイドウォールスペーサＳＳ１を形成していたことで得られる上記効果をより的確に得ることができる。
【０１３２】
また、ステップＳ１７のウェット洗浄処理では、等方的なエッチングが生じるため、サイドウォールスペーサＳＳ１を構成する絶縁膜ＺＭ２のエッチング厚みと、シリサイドブロック膜ＢＬを構成する絶縁膜ＺＭ２のエッチング厚みとは、ほぼ同じになる。このため、ステップＳ１７のウェット洗浄処理が終了した段階において、サイドウォールスペーサＳＳ１，ＳＳ２が絶縁膜ＺＭ１，ＺＭ２の積層膜からなる場合は、必然的に、シリコンパターンＳＰＴ上のシリサイドブロック膜ＢＬも、絶縁膜ＺＭ１，ＺＭ２の積層膜からなる。
【０１３３】
次に、絶縁膜ＺＭ１と絶縁膜ＺＭ２の材料について、更に説明する。
【０１３４】
上記ステップＳ２２において、コンタクトホールＣＴ１の底部の絶縁膜Ｌ１ａをエッチングする際には、絶縁膜Ｌ１ａに比べてサイドウォールスペーサＳＳ１，ＳＷ１がエッチングされにくくする必要がある。もしそうしなければ、コンタクトホールＣＴ１形成工程が終了した段階で、サイドウォールスペーサＳＳ１，ＳＷ１が消失する虞がある。
【０１３５】
絶縁膜Ｌ１ａのエッチング速度に比べてサイドウォールスペーサＳＳ１，ＳＷ１のエッチング速度が低くなる条件でのエッチングを可能とするために、サイドウォールスペーサＳＳ１，ＳＷ１は、絶縁膜Ｌ１ａとは異なる材料からなる。このため、サイドウォールスペーサＳＳ１を構成する絶縁膜ＺＭ１，ＺＭ２は、絶縁膜Ｌ１ａとは異なる材料からなる。例えば、絶縁膜Ｌ１ａとしては窒化シリコン膜が好ましいが、絶縁膜Ｌ１ａが窒化シリコン膜からなる場合は、絶縁膜ＺＭ１，ＺＭ２は、それぞれ酸化シリコン膜であることが好ましく、また、サイドウォールスペーサＳＷ１も、酸化シリコン膜からなることが好ましい。
【０１３６】
また、本実施の形態では、絶縁膜ＺＭ１と絶縁膜ＺＭ２とは、同じ材料（好ましくは酸化シリコン）からなるが、他の形態として、絶縁膜ＺＭ１と絶縁膜ＺＭ２とが、互いに異なる材料からなる場合もあり得る。しかしながら、より好ましいのは、絶縁膜ＺＭ１と絶縁膜ＺＭ２とが同じ材料からなる場合である。絶縁膜ＺＭ１と絶縁膜ＺＭ２とが同じ材料からなる場合、絶縁膜ＺＭ１が酸化シリコン膜であれば、絶縁膜ＺＭ２も酸化シリコン膜となる。
【０１３７】
絶縁膜ＺＭ１と絶縁膜ＺＭ２とが同じ材料からなる場合は、ステップＳ２２のコンタクトホールＣＴ形成工程でエッチング速度が低くなる材料を、絶縁膜ＺＭ１と絶縁膜ＺＭ２との両方に用いることができる。これにより、ステップＳ２２において、コンタクトホールＣＴ１内に露出したサイドウォールスペーサＳＳ１のエッチング量をより的確に低減でき、サイドウォールスペーサＳＳ１を形成していたことで得られる上記効果を、より的確に得ることができるようになる。この観点で、絶縁膜Ｌ１ａを窒化シリコン膜とした場合は、絶縁膜ＺＭ１，ＺＭ２は、いずれも酸化シリコン膜とすることがより好ましい。また、絶縁膜ＺＭ１と絶縁膜ＺＭ２とが同じ材料からなる場合は、絶縁膜ＺＭ１形成工程と絶縁膜ＺＭ２形成工程とを行いやすくなり、例えば、絶縁膜ＺＭ１の成膜と絶縁膜ＺＭ２の成膜とに同じ成膜装置を用いることが可能になる。このため、半導体装置を製造しやすくなり、また、半導体装置の製造コストの低減を図ることもできる。
【０１３８】
また、絶縁膜ＺＭ１と絶縁膜ＺＭ２とサイドウォールスペーサＳＷ１とが同じ材料からなる場合は、ステップＳ２２のコンタクトホールＣＴ形成工程でエッチング速度が低くなる材料を、サイドウォールスペーサＳＳ１とサイドウォールスペーサＳＷ１との両方に用いることができる。これにより、ステップＳ２２において、コンタクトホールＣＴ１内に露出したサイドウォールスペーサＳＳ１，ＳＷ１のエッチング量をより的確に低減できる。この観点で、絶縁膜Ｌ１ａを窒化シリコン膜とした場合は、絶縁膜ＺＭ１，ＺＭ２およびサイドウォールスペーサＳＷ１は、いずれも酸化シリコンからなることが、より好ましい。
【０１３９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１４０】
１Ａ  ＭＩＳＦＥＴ形成領域
１Ｂ  抵抗素子形成領域
ＢＬ  シリサイドブロック膜
ＣＴ，ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４  コンタクトホール
ＥＸ，ＥＸ１，ＥＸ２  ｎ−型半導体領域ＥＸ
ＧＥ  ゲート電極
ＧＦ  絶縁膜
Ｌ１  層間絶縁膜
Ｌ１ａ，Ｌ１ｂ，Ｌ２  絶縁膜
Ｍ１  配線
ＭＥ  金属膜
ＰＧ，ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４  プラグ
ＰＳ  シリコン膜
ＰＷ  ｐ型ウエル
ＲＰ１，ＲＰ２  レジストパターン
ＳＢ  半導体基板
ＳＬ  金属シリサイド層
ＳＤ，ＳＤ１，ＳＤ２  ｎ＋型半導体領域
ＳＰＴ  シリコンパターン
ＳＴ  素子分離領域
ＳＳ，ＳＳ１，ＳＳ２，ＳＳ３  サイドウォールスペーサ
ＳＷ，ＳＷ１，ＳＷ２，ＳＷ３  サイドウォールスペーサ
ＺＭ１，ＺＭ２  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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