(57)【要約】【課題】レーダ装置および方法が提供される。【解決手段】このレーダ装置は、入力ＤＭＡモジュール、少なくとも１つの処理モジュール、ヒストグラムモジュール、出力ＤＭＡモジュールを含んでおり、入力ＤＭＡモジュールは、メモリにアクセスし、メモリからのデータを処理モジュールおよび／またはヒストグラムモジュールに供給するように構成されており、処理モジュールそれぞれは、イネーブルまたはディスエーブルされるように構成されており、イネーブルされた処理モジュールは、入力ＤＭＡモジュールから供給されたデータの少なくとも一部を処理するように構成されており、ヒストグラムモジュールには、イネーブルされた処理モジュールから、かつ／または入力ＤＭＡモジュールからデータが供給され、出力ＤＭＡモジュールは、イネーブルされた処理モジュールによって処理されたデータをメモリに記憶するように構成されている。【選択図】図１
2019194583.tif 000002
【特許請求の範囲】
【請求項１】
レーダ装置において、
−入力ＤＭＡモジュールと、
−少なくとも１つの処理モジュールと、
−ヒストグラムモジュールと、
−出力ＤＭＡモジュールと、
を含んでおり、
−前記入力ＤＭＡモジュールは、メモリにアクセスし、前記メモリからのデータを前記少なくとも１つの処理モジュールおよび／または前記ヒストグラムモジュールに供給するように構成されており、
−前記処理モジュールそれぞれは、イネーブルまたはディスエーブルされるように構成されており、
−イネーブルされた前記少なくとも１つの処理モジュールは、前記入力ＤＭＡモジュールから供給された前記データの少なくとも一部を処理するように構成されており、
−前記ヒストグラムモジュールには、イネーブルされた前記少なくとも１つの処理モジュールから、かつ／または、前記入力ＤＭＡモジュールからデータが供給され、
−前記出力ＤＭＡモジュールは、イネーブルされた前記少なくとも１つの処理モジュールによって処理された前記データを前記メモリに記憶するように構成されている、
レーダ装置。
【請求項２】
前記少なくとも１つの処理モジュールは、ＦＦＴ演算または逆ＦＦＴ演算を提供するＦＦＴモジュールを含んでいる、
請求項１記載の装置。
【請求項３】
前記ＦＦＴモジュールは、前記ヒストグラムモジュールを使用してデータを処理する、
請求項２記載の装置。
【請求項４】
前記ヒストグラムモジュールは、前記処理モジュールの一部である、
請求項１から３までのいずれか１項記載の装置。
【請求項５】
前記ヒストグラムモジュールは、ヒストグラムデータを記憶するためのヒストグラムメモリを含んでいる、
請求項１から４までのいずれか１項記載の装置。
【請求項６】
前記ヒストグラムモジュールは、受信した信号を基礎とする所定数のサンプルに関するヒストグラムデータを記憶し、
前記所定数のサンプルは、チャープ、前記受信した信号の勾配またはレーダデータキューブの任意の部分を基礎とする、
請求項５記載の装置。
【請求項７】
前記ヒストグラムデータは、以下の事項、すなわち、
−前記レーダ装置の電力増幅器の利得をコンフィギュレートすること、
−種々のアンテナによって受信されたデータ間の不整合性を求めること、
のうちの少なくとも１つのために使用される、
請求項５または６記載の装置。
【請求項８】
前記入力ＤＭＡモジュール、前記少なくとも１つの処理モジュールおよび前記出力ＤＭＡモジュールは、シーケンサによってコンフィギュレートすることができる、
請求項１から７までのいずれか１項記載の装置。
【請求項９】
前記ヒストグラムモジュールは、前記シーケンサによってコンフィギュレートすることができる、
請求項８記載の装置。
【請求項１０】
前記少なくとも１つの処理モジュールはそれぞれ、前記入力ＤＭＡモジュールと前記出力ＤＭＡモジュールとの間に直列に配置されている、
請求項１から９までのいずれか１項記載の装置。
【請求項１１】
前記少なくとも１つの処理モジュールはそれぞれ、以下の演算、すなわち、
−ＣＦＡＲ計算、
−少なくとも１つのＦＦＴ計算、
−少なくとも１つのｉＦＦＴ計算、
−窓掛け演算、
−算術演算、例えば加算、減算、乗算など、
−比較演算、
−（選択的な）ゼロ化演算、
−角度計算、特に角度情報および／または仰角情報の計算、
−ピーク計算、
−コヒーレント積分、
−非コヒーレント積分、
−干渉緩和計算、
−距離情報計算、
−ドップラ情報計算、
−エネルギ情報計算、
のうちの少なくとも１つを提供する、
請求項１から１０までのいずれか１項記載の装置。
【請求項１２】
レーダ装置によってデータを処理するための方法において、
−前記レーダ装置は、
−入力ＤＭＡモジュールと、
−少なくとも１つの処理モジュールと、
−ヒストグラムモジュールと、
−出力ＤＭＡモジュールと、
を含んでおり、
−前記方法は、
−前記入力ＤＭＡモジュールを介してメモリにアクセスし、前記メモリからのデータを前記少なくとも１つの処理モジュールおよび／または前記ヒストグラムモジュールに供給するステップと、
−前記処理モジュールそれぞれをイネーブルまたはディスエーブルするステップと、
−前記入力ＤＭＡモジュールから供給された前記データの少なくとも一部を、イネーブルされた前記少なくとも１つの処理モジュールによって処理するステップと、
−前記入力ＤＭＡモジュールから供給された、またはイネーブルされた処理モジュールから供給された前記データの少なくとも一部を前記ヒストグラムモジュールによって処理するステップと、
−イネーブルされた前記少なくとも１つの処理モジュールによって処理された前記データを、前記出力ＤＭＡモジュールを介して前記メモリに記憶するステップと、
を有する方法。
【請求項１３】
請求項１２記載の方法のステップを実行するためのソフトウェアコード部分を含む、ディジタル処理装置のメモリに直接的にロード可能なコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、レーダ用途に関し、特に少なくとも１つのレーダセンサによって、例えば少なくとも１つのアンテナを介して取得されたレーダ信号を処理するための効率的なやり方に関する。これに関して、処理されるレーダ信号は、特にセンサまたはアンテナによって受信されたレーダ信号である。
【背景技術】
【０００２】
様々な種類のレーダが、種々の用途のために自動車において使用されている。例えば、レーダを、死角検出（駐車支援、歩行者保護、クロストラフィック）、衝突緩和、車線変更支援およびアダプティブクルーズコントロールのために使用することができる。レーダの用途に関する多数のユースケースシナリオは、異なる方向（例えば、後方、側方、前方）、可変の角度（例えば、方位角度）、および／または異なる距離（短距離、中距離、長距離）に関すると考えられる。例えば、アダプティブクルーズコントロールは、±１８°までの方位角度を利用することができ、レーダ信号は、自動車の前部から送出され、これによって数１００メートルまでの範囲の検出が実現される。
【０００３】
レーダ源は信号を送出し、またセンサは戻ってきた信号を検出する。（例えば、走行している自動車がレーダ信号を送出することに起因する）送出された信号と検出された信号との間の周波数シフトを使用して、送出された信号の反射を基礎とする情報を取得することができる。センサによって取得された信号のフロントエンド処理は、高速フーリエ変換（ＦＦＴ）を含むことができ、この高速フーリエ変換の結果、信号スペクトル、すなわち周波数にわたり分散された信号を得ることができる。信号の振幅は、エコーの大きさを示すことができ、この際、ピークは、さらなる処理のために、例えば自動車の速度を、前方を走行している別の自動車に基づいて調整するために検出および使用するために必要とされるターゲットを表すことができる。
【０００４】
レーダ処理装置は、種々のタイプの出力、例えば制御ユニットに対する命令、少なくとも１つの制御ユニットによって事後処理されるべき対象物および対象物リスト、少なくとも１つの制御ユニットによって事後処理されるべき少なくとも１つのＦＦＴピークを提供することができる。ＦＦＴピークを利用することによって、高性能の事後処理が実現される。
【０００５】
一定誤警報確率とも称される、一定誤警報拒絶（ＣＦＡＲ）は特に、信号出力を基礎とすることができるＦＦＴ結果解析に関する閾値法として公知である。ＣＦＡＲによって、ＦＦＴ信号が潜在的なターゲットを示しているか否かを判定するための閾値を適合させることができる。ＣＦＡＲは、特に、バックグランドノイズ、クラッタおよび干渉を考慮する。種々のＣＦＡＲアルゴリズムが公知である。詳細については、http://en.wikipedia.org/wiki/Constant_false_alarm_rateを参照されたい。
【０００６】
ＣＦＡＲは、ＦＦＴピークを、例えばそのようなピークを所定の閾値と比較することによって選択するための１つのアプローチとして使用することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、改善されたターゲット認識を最終的にはもたらすことができるレーダシステムにおいて効率的に信号を処理することである。
【課題を解決するための手段】
【０００８】
この課題は、独立請求項の特徴によって解決される。さらなる実施形態は、従属請求項より明らかになる。
【０００９】
本明細書において提案される例は、特に、以下の解決手段のうちの少なくとも１つを基礎とすることができる。特に、所望の結果を得るために、以下の特徴の組み合わせを利用することも考えられる。方法の特徴を、装置、機器またはシステムの任意の（１つまたは複数の）特徴と組み合わせることができるか、または装置、機器またはシステムの特徴を、方法の任意の（１つまたは複数の）特徴と組み合わせることができる。
【００１０】
本発明は、レーダ装置に関し、このレーダ装置は、
−入力ＤＭＡモジュールと、
−少なくとも１つの処理モジュールと、
−ヒストグラムモジュールと、
−出力ＤＭＡモジュールと、を含んでおり、
−入力ＤＭＡモジュールは、メモリにアクセスし、メモリからのデータを少なくとも１つの処理モジュールおよび／またはヒストグラムモジュールに供給するように構成されており、
−処理モジュールそれぞれは、イネーブルまたはディスエーブルされるように構成されており、
−イネーブルされた少なくとも１つの処理モジュールは、入力ＤＭＡモジュールから供給されたデータの少なくとも一部を処理するように構成されており、
−ヒストグラムモジュールには、イネーブルされた少なくとも１つの処理モジュールから、かつ／または入力ＤＭＡモジュールからデータが供給され、
−出力ＤＭＡモジュールは、イネーブルされた少なくとも１つの処理モジュールによって処理されたデータをメモリに記憶するように構成されている。
【００１１】
このレーダ装置は、ＨＷ（ハードウェア）構造とも称される。
【００１２】
アクティブな処理モジュールに関するオペランドを、入力ＤＭＡモジュールおよび出力ＤＭＡモジュールを介して取得することができる。
【００１３】
したがって、本明細書において提案されるレーダ装置は、コンフィギュレート可能なハーウェアをフレキシブルに使用することができる。
【００１４】
各モジュールは、本明細書において説明するような機能を表す。各モジュールを、ハードウェアおよび／またはソフトウェアの別個の部分と実現することができるか、または少なくとも２つのモジュールを、ハードウェアおよび／またはソフトウェアの一部として組み合わせることができる。また１つのオプションとして、複数のモジュールから成るグループが、他のハードウェアおよび／またはソフトウェアと組み合わされる。例えば、ハードウェア構造は、２つの異なるＤＭＡ機能、すなわち入力ＤＭＡモジュールおよび出力ＤＭＡモジュールを含むことができる。それらの機能は、特に、単一の物理的なＤＭＡハードウェアの一部であってよい。本明細書において説明する機能は、ハードウェアの異なる部分として実装することができるか、または同一の回路またはチップを共有することができる。
【００１５】
１つの実施形態によれば、少なくとも１つの処理モジュールは、ＦＦＴ演算または逆ＦＦＴ演算を提供するＦＦＴモジュールを含んでいる。
【００１６】
したがって、複雑な信号操作を、ＦＦＴモジュールを使用することによって達成することができ、その結果、レーダ装置を高性能の干渉検出および干渉緩和を目的として使用することができる。
【００１７】
１つの実施形態によれば、ＦＦＴモジュールは、ヒストグラムモジュールを使用してデータを処理する。
【００１８】
ＦＦＴモジュールは、特に、第１段ＦＦＴ、第２段ＦＦＴまたは第３段ＦＦＴを、入力ＤＭＡモジュールによってアクセスされたデータを基礎として計算することができる。
【００１９】
１つの実施形態によれば、ヒストグラムモジュールは、処理モジュールの一部である。
【００２０】
ヒストグラムモジュールは、特にＦＦＴモジュールの一部であってよい。
【００２１】
１つの実施形態によれば、ヒストグラムモジュールは、ヒストグラムデータを記憶するためのヒストグラムメモリを含んでいる。
【００２２】
１つの実施形態によれば、ヒストグラムモジュールは、受信した信号を基礎とする所定数のサンプルに関するヒストグラムデータを記憶し、ここで所定数のサンプルは、チャープ、受信した信号の勾配またはレーダデータキューブの任意の部分を基礎とする。
【００２３】
１つの実施形態によれば、ヒストグラムデータは、以下の事項のうちの少なくとも１つのために使用される。
−レーダ装置の電力増幅器の利得を設定すること、
−種々のアンテナによって受信されたデータ間の不整合性を求めること。
【００２４】
１つの実施形態によれば、入力ＤＭＡモジュール、少なくとも１つの処理モジュール、および出力ＤＭＡモジュールは、シーケンサによってコンフィギュレートすることができる。
【００２５】
１つの実施形態によれば、ヒストグラムモジュールは、シーケンサによってコンフィギュレートすることができる。
【００２６】
少なくとも１つの処理モジュールおよび／またはヒストグラムモジュールを、シーケンサによってイネーブルかつ／またはディスエーブルすることができる。少なくとも１つの処理モジュールおよび／またはヒストグラムモジュールは、それぞれ、シーケンサによってコンフィギュレートすることができるレジスタを含むことができる。
【００２７】
シーケンサは、処理ユニットまたはメモリから少なくとも１つのコンフィギュレーションリストを取得するように構成することができ、少なくとも１つのコンフィギュレーションリストは、入力ＤＭＡモジュール、少なくとも１つの処理モジュール、ヒストグラムモジュールおよび出力ＤＭＡモジュールをコンフィギュレートするためのコンフィギュレーションデータを含んでいる。
【００２８】
シーケンサは、所定の計算段に関するＨＷ構造のモジュールをコンフィギュレートするためのコンフィギュレーションリストを利用することができ、またコンフィギュレーションリストのコンフィギュレーションが処理されるまで、（同一のＨＷ構造を使用して）後続の計算段に関する後続のコンフィギュレーションを使用することができる。
【００２９】
したがって、コンフィギュレーションリストのエントリに準じて各処理段において種々にコンフィギュレートすることができるレーダ装置によって提供される循環処理は、中間ストレージとしてのメモリを使用して順次１つの計算段を実行する、効率的な演算ベースのアプローチである。有利には、ＨＷ構造のモジュールをフレキシブルにコンフィギュレートして、所定の演算を実行することができるので、プログラムコードを生成するためのツールチェイン（アセンブラ、リンカ、コンパイラ）は必要とされない。
【００３０】
したがって、このアプローチによって、レーダデータ（例えば、ベクトル）の少なくとも１つのセットに対して複雑な演算を実行することができる。ベクトルは、例えば、データサンプルの勾配のビンに、特にアナログ・ディジタル変換されたサンプルまたはＦＦＴ処理の結果に対応すると考えられる。
【００３１】
出力ＤＭＡモジュールは、データを、ネイティブ形式でメモリに書き込むように構成することができる。特に、１つのオプションとして、出力ＤＭＡモジュールは、ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ：誤り訂正符号）のネイティブ形式を使用する。このことは、読み出し／修正／書き込み演算に関する全体の性能にとって有益である。ネイティブ形式を、ＦＩＦＯバッファを使用することによって達成することができ、このＦＩＦＯバッファは、演算の総バス幅に達するまで満たされる。したがって、演算は、例えば単に３ビットを取得するために３２ビット向けの読み出し演算を使用する代わりに、主に完全な読み出し／修正／書き込みアクセスを実行する。
【００３２】
１つのオプションとして、独立したＦＩＦＯバッファを備えた複数の出力ＤＭＡユニットを有することによって、複数のタイプの結果が同時に生成される。
【００３３】
出力ＤＭＡモジュールは、メモリの種々の領域に書き込みを行うように構成することができる。例えば、出力ＤＭＡモジュールは、メモリの種々の領域にデータを書き込むために種々のＤＭＡエンジンを含むことができる。
【００３４】
１つの実施形態によれば、少なくとも１つの処理モジュールはそれぞれ、入力ＤＭＡモジュールと出力ＤＭＡモジュールとの間に直列に配置されている。
【００３５】
１つの実施形態によれば、少なくとも１つの処理モジュールはそれぞれ、以下の演算のうちの少なくとも１つを提供する。
−ＣＦＡＲ計算、
−少なくとも１つのＦＦＴ計算、
−少なくとも１つのｉＦＦＴ計算、
−窓掛け演算、
−算術演算、例えば加算、減算、乗算など、
−比較演算、
−（選択的な）ゼロ化演算、
−角度計算、特に角度情報および／または仰角情報の計算、
−ピーク計算、
−コヒーレント積分、
−非コヒーレント積分、
−干渉緩和計算、
−距離情報計算、
−ドップラ情報計算、
−エネルギ情報計算。
【００３６】
また、レーダ装置によってデータを処理するための方法が提案され、
−レーダ装置は、
−入力ＤＭＡモジュールと、
−少なくとも１つの処理モジュールと、
−ヒストグラムモジュールと、
−出力ＤＭＡモジュールと、を含んでおり、
−方法は、
−入力ＤＭＡモジュールを介してメモリにアクセスし、メモリからのデータを少なくとも１つの処理モジュールおよび／またはヒストグラムモジュールに供給するステップ、
−処理モジュールそれぞれをイネーブルまたはディスエーブルするステップ、
−入力ＤＭＡモジュールから供給されたデータの少なくとも一部を、イネーブルされた少なくとも１つの処理モジュールによって処理するステップ、
−入力ＤＭＡモジュールから供給された、またはイネーブルされた処理モジュールから供給されたデータの少なくとも一部をヒストグラムモジュールによって処理するステップ、
−イネーブルされた少なくとも１つの処理モジュールによって処理されたデータを、出力ＤＭＡモジュールを介してメモリに記憶するステップ、
を有している。
【００３７】
さらに、本明細書において説明するような方法の各ステップを実行するためのソフトウェアコード部分を含む、ディジタル処理装置のメモリに直接的にロード可能なコンピュータプログラム製品が提供される。
【００３８】
複数の実施形態が図面に図示されており、またそれらの図面を参照しながらそれらの実施形態を説明する。図面は、基本的な原理を説明するために用いられるものであるので、その基本的な原理を理解するために必要な態様のみが図示されている。図面は縮尺通りではない。図中、同一の参照番号は、同様の機能を表している。
【図面の簡単な説明】
【００３９】
【図１】レーダシステムのフレキシブルな処理チェーン内でヒストグラムモジュールをどのように使用するかについての実施例を示す。
【図２】図１に示した構成要素を含んでいるハードウェア（ＨＷ）構造の一例を示す。
【図３】ヒストグラムモジュールを利用して実施されるべきステップのオプションを含んでいる例示的なフローチャートを示す。
【図４】レーダシステムの送信器および受信器の概略的な構造を示す。
【図５】送信信号ならびに受信信号、およびサンプリングを視覚化した例示的なチャートを示す。
【発明を実施するための形態】
【００４０】
公知のレーダ処理装置においては、信号が時間領域で取得される。この信号を、単一のアンテナまたは種々のアンテナから取得することができる。取得された信号は、続いて、周波数領域に変換される。
【００４１】
図４は、レーダシステムの送信器９２０および受信器９１０の概略的な構造を示す。
【００４２】
受信器９１０は、ミキサ９１１、アナログフィルタ９１２、アナログ・ディジタル変換器（ＡＤＣ）９１３、ディジタルフィルタ９１４、制御ユニット９１５、およびＭＣＵインタフェース９１６（ＭＣＵ：マイクロコントローラ制御ユニット）を含んでいる。
【００４３】
受信信号ＲＸ９０１は、（図示していないアンテナを介して）ミキサ９１１に供給される。ミキサ９１１には、（送信器９２０に由来する）局部発振器信号ＬＯも供給され、その出力側において、ミキサ９１１は、中間周波数信号ＩＦをアナログフィルタ９１２に供給する。アナログフィルタ９１２の出力側は、ＡＤＣ９１３の入力側に接続されており、またＡＤＣ９１３の出力側は、ディジタルフィルタ９１４の入力側に接続されている。したがって、中間周波数信号ＩＦは、アナログフィルタ９１２によってフィルタリングされ、続いて、フィルタリングされたアナログ信号は、ＡＤＣ９１３によってディジタル信号に変換され、ディジタルフィルタリングされた信号は、さらなる処理のためのディジタル出力９１８として供給される。
【００４４】
ＭＣＵ９１７は、信号をＭＣＵインタフェース９１６に供給し、ＭＣＵインタフェース９１６は、この信号をさらに制御ユニット９１５に伝送する。制御ユニット９１５は、以下のコンポーネント、すなわちミキサ９１１、アナログフィルタ９１２、ＡＤＣ９１３およびディジタルフィルタ９１４のいずれかを制御またはコンフィギュレートするように構成されている。制御ユニット９１５は、（チャープの開始、またはチャープの開始の何らかのシフトを示唆する）「チャープ開始」信号および送信器９２０からの「ＡＤＣクロック」信号（すなわち、ＡＤＣ９１３のためのクロック信号）を取得する。
【００４５】
図４に示した例においては、送信器９２０が、発振器およびクロック発生器９２２、電圧制御発振器（ＶＣＯ）９２３、電力増幅器９２４、チャープシーケンス制御ユニット９２５およびＭＣＵインタフェース９２６を含んでいる。
【００４６】
結晶９２１（この例においては、送信器９２０の外部に設けられているが、送信器９２０の一部であってもよい）は、要求される任意のクロック信号を生成するために、発振器およびクロック発生器９２２によって使用される。例えば、発振器およびクロック発生器９２２は、タイミングおよびクロック信号を、チャープシーケンス制御ユニット９２５に供給し、このチャープシーケンス制御ユニット９２５は、それらの信号を基礎として、「チャープ開始」信号および「ＡＤＣクロック」信号を求め、それらの信号を受信器９１０の制御ユニット９１５に伝送する。
【００４７】
また、発振器およびクロック発生器９２２は、発振器信号をＶＣＯ９２３に供給する。ＶＣＯ９２３は、電力増幅器９２４を駆動させ、それによって、送信信号Ｔｘ９０２（この信号Ｔｘは続いて、図４に示していないアンテナを介して伝送される）を生成するために使用される。また、電力増幅器は、ＬＯ信号を受信器９１０のミキサ９１１に供給する。
【００４８】
したがって、ＦＭＣＷレーダ原理によれば、瞬時の送信信号Ｔｘが、受信信号Ｒｘと乗算／混合される。アナログフィルタ９１２は、混合プロセスに由来する不所望な周波数を除去するためのローパスフィルタ（ＬＰＦ）であってよい。ＩＦ信号は、レーダの周囲の物体までの距離に関する情報を含んでいる。各物体の反射によって、物体の距離に比例する周波数を有する正弦波が生じる。
【００４９】
ＩＦ信号を、種々の勾配にわたり分析することができる。対応するローデータ（ＡＤＣ９１３からのサンプル）を、メモリに記憶することができる。ローデータのさらなる分析のために、高速フーリエ変換（ＦＦＴ）を使用することができる。第１のＦＦＴ（いわゆる距離ＦＦＴ）は、記録された勾配それぞれに関する信号であるレーダＩＦ信号に含まれている周波数を求めるために使用される。続いて、第２のＦＦＴによって、距離ドップラマップがもたらされ、この距離ドップラマップは、周囲の物体までの距離および周囲の物体の速度に関する情報を含んでいる。
【００５０】
図５は、送信信号ならびに受信信号、およびサンプリングを視覚化した例示的なチャートを示す。
【００５１】
チャート１０１０は、時間にわたる種々の無線周波数を示す。送信信号９０２が放射される。種々の物体からの反射に起因して、種々の信号９０１ａ、９０１ｂが受信される。この例においては、受信信号９０１ａ、９０１ｂの反射が、図４に示したような異なる受信信号９０１として取得される。送信信号９０２ならびに受信信号９０１ａ，９０１ｂは、チャープの形状、つまり周波数上昇シフトの繰り返しパターンを有している。
【００５２】
送信信号９０２と受信信号９０１ａとの間の遅延は、
ｔd＝（２×Ｒ）／ｃ
であり、ここで、Ｒは物体までの距離であり、ｃは光の速度である。
【００５３】
通常の場合、チャープは、受信信号９０１ｂが（場合によっては、ある程度の時間オフセットを伴って）戻って来た後に開始される。このことは、図５におけるチャープ期間Ｔchirpによって示唆されている。
【００５４】
うなり周波数ｆbは、特定の物体または距離に固有の中間周波数を示唆している。
【００５５】
チャート１０２０は、時間にわたる中間周波数ＩＦの周波数成分を示し、ここでＩＦ１０２１は、受信信号９０１ａに関連付けられており、またＩＦ１０２２は、受信信号９０１ｂに関連付けられている。
【００５６】
チャート１０３０は、ＡＤＣ９１３によってサンプリングが実施された後のＡＤＣサンプルを示す。
【００５７】
物理的なチャープは、特に、周波数上昇または周波数下降（周波数の勾配とも称される）を有するＲＦ（ＲＦ：無線周波数）信号を基礎とすることができる。「ビン」は、特に、チャープのサンプルのＦＦＴ処理の結果であってよい。
【００５８】
周波数領域においては、ヒストグラムを計算して、例えば、周波数帯域分布または雑音（例えば、ノイズフロア）を求めることができる。
【００５９】
ヒストグラムは、所定数の区分を含むことでき、各区分は、信号出力の所定の範囲をカバーする。サンプル（ＡＤ変換された値）を、このサンプルの信号出力に対応する区分毎に計数することができる。このことは、例えばレーダデータキューブの任意の部分またはチャープを基礎とするサンプルを表す、所定数のサンプルに対して行うことができる。
【００６０】
レーダデータキューブは、空間および時間の関数としてレーダ処理を表すための直観的なやり方を提供する。レーダデータキューブを、第１の軸に沿って表される単一パルスのレーダ反射と、第２の軸に沿った付加的な受信素子からの反射と、第３の軸に沿った複数のパルスに由来する反射の集合と、を含む３次元ブロックと考えることができる（例えば、https://de.mathworks.com/company/newsletters/articles/building-and-processing-a-radar-data-cube.htmlを参照されたい）。
【００６１】
そのような計算後に、ヒストグラムは、信号出力の分布を示し、したがってサンプルが、それらの各信号出力を考慮して視覚化される。続いて、例えば増幅器の利得の調整を、ヒストグラムによって示されたその分布を基礎として実施することができる。信号出力の下側の閾値を下回る所定数のサンプルが存在する場合には、利得を増加させることができる。したがって、所定数のサンプルが飽和を示す信号出力の上側閾値を上回る場合には、利得を低減することができる。
【００６２】
本明細書に開示する解決手段は、特に、顕著な量の付加的なリソース（例えば、メモリ帯域幅、処理能力）を必要とすることなく、効率的なやり方で、ヒストグラムの編集を簡略化する。したがって、本明細書において説明する例は、ヒストグラムを編集かつ／または使用するために要求される計算の手間を低減することができる。
【００６３】
本明細書において提案されるヒストグラムは、サンプルの選択を基礎とした付加的なデータを含んでいる。選択は、勾配、チャープまたは任意のデータ、特にレーダデータキューブの一部を基礎とすることができる。
【００６４】
ヒストグラムをオンザフライで計算することができる。したがって、ヒストグラムを、標準的な基準値、例えば信号出力の最小値、最大値、平均値、標準偏差などで提供することができる。
【００６５】
ヒストグラムを、所定の時刻に、規則的に、または不規則に更新することができる。
【００６６】
ヒストグラムは、所定数の区分（クラスとも称される）を含むことができる。それらの区分は、信号出力の同一の範囲をカバーすることができるか、またはそれら区分は、信号出力の少なくとも部分的に異なる範囲をカバーすることができる。サンプルが１つの区分に属する場合には、すなわちサンプルの信号出力がこの区分の信号出力の範囲に属する場合には、この区分の計数値が増分される。サンプルの選択が処理された後に、ヒストグラムを記憶することができるか、またはサンプルの後続の選択のためにヒストグラムをリセットすることができる。
【００６７】
ＦＦＴモジュールは、メモリに記憶されているデータを処理するように構成することができる。つまり、そのようなデータは、ディジタル出力９１８として取得されたサンプルを含むことができる。ディジタル出力９１８をメモリに記憶することができ、また例えばＦＦＴモジュールを介するさらなる処理のために、ＤＭＡ（ダイレクトメモリアクセス）メカニズムを介して、メモリから検索することができることを言及しておく。
【００６８】
本明細書において説明する例は、特に、ヒストグラムユニットを用いたそのようなＦＦＴモジュールの拡張を提案する。
【００６９】
この拡張は、ヒストグラムユニットをＦＦＴモジュールと一緒に物理的に配置する必要のない機能的な拡張を表すことができるか、またはヒストグラムユニットおよびＦＦＴモジュールの両方が、単一の装置として、または種々の装置を含んでいる集合装置としてそれぞれ実装されている、機能的な拡張を表していると考えられる。
【００７０】
これによって、効率的に、メモリ帯域幅を低減することができる、かつ／またはＦＦＴ結果およびヒストグラムデータを並列に計算することができる。
【００７１】
１つの実施例においては、ＦＦＴモジュールが、計算ユニットを含んでおり、この計算ユニットは特に、信号出力計算を実行することができる。
【００７２】
図１は、ヒストグラムモジュール１０６をどのように利用するかについての１つの実施例を示す。
【００７３】
入力ＤＭＡモジュール１０２は、ダイレクトメモリアクセス（ＤＭＡ）を介して、メモリに記憶されているデータ１０８にアクセスするように構成されている。後段のＦＦＴモジュール１０３によって、ＦＦＴ（またはｉＦＦＴ）演算を実行することができる。１つのオプションとして、ＦＦＴモジュール１０３は、計算ユニット１０４を含むことができる。ＦＦＴモジュール１０３のＦＦＴ結果および／または計算ユニット１０４の結果を、出力ＤＭＡモジュール１０５および／またはヒストグラムモジュール１０６に伝送することができる。
【００７４】
ヒストグラムモジュール１０６は、データを記憶するためのヒストグラムメモリ１０７を含んでいる。ヒストグラムモジュール１０６とＦＦＴモジュール１０３との間に通信チャネル１１１を設けることができ、これによってＦＦＴモジュール１０３は、（ヒストグラムメモリ１０７に記憶されている）ヒストグラムモジュール１０６のデータを使用することができる。
【００７５】
ヒストグラムモジュール１０６は、ＦＦＴモジュール１０３とは別個のものであってよい、またはＦＦＴモジュール１０３に近接させて取り付けることができるか、もしくは別個の通信チャネルを設ける必要がないように、ヒストグラムモジュール１０６は、ＦＦＴモジュール１０３の一部であってよい。
【００７６】
出力ＤＭＡモジュール１０５は、ＤＭＡを介して、結果１０９をメモリに書き込むことができる。
【００７７】
したがって、（オプションとしての計算ユニット１０４を備えた、または備えていない）ＦＦＴモジュール１０３は、出力ＤＭＡモジュール１０５によってさらに処理されるべき、例えば記憶されるべき計算結果を提供することができる。
【００７８】
別のオプションとして、データがメモリに記憶される前に、それらのデータに対するさらなる演算を容易にすることができる別のモジュールが、入力ＤＭＡモジュール１０２と出力ＤＭＡモジュール１０５との間に設けられる。したがって、図１の例示的な構成を使用して、メモリのデータにアクセスし、そのデータを処理し、また同一のメモリまたは別のメモリの同一のアドレスまたは異なるアドレスにそのデータを記憶することができる。特に、１つのオプションとして、図１に概要を示したこの入力処理出力スキームを適用することによってレーダデータキューブのデータに対する演算が提供される。
【００７９】
１つのオプションとして、計算ユニット１０４が、入力ＤＭＡモジュール１０２と出力ＤＭＡモジュール１０５との間のチェーンにおける別個のモジュールとして提供される。計算ユニット１０４は、自身の計算結果をヒストグラムモジュール１０６および／またはチェーンの後段のモジュール（図１に示した例においては、チェーンのこの後段のモジュールは出力ＤＭＡモジュール１０５である）に伝送することができる。
【００８０】
計算ユニット１０４は、それ自体固有の別個のユニットとして構成することができるか、ＦＦＴモジュール１０３の一部であってよいか、またはヒストグラムモジュール１０６の一部であってよい。
【００８１】
計算ユニット１０４は、特に、以下のフォーマットのうちの少なくとも１つを基礎として、信号出力情報を処理することができる。
−線形出力、
−ｌｏｇ2出力、
−振幅近似、
−位相、
−１６ビット、３２ビットまたは６４ビットのいずれかの（実数または複素数の）値。
【００８２】
別のオプションとして、任意のタイプのデータ（例えば、メモリからのデータ）を、ＦＦＴモジュール１０３をバイパスさせて、ヒストグラムモジュール１０６および／または処理チェーンの任意の後段のモジュール（図１の例においては、この後段のモジュールは出力ＤＭＡモジュール１０５である）に直接的に伝送する。これは破線の矢印１１０によって示唆されている。
【００８３】
図２は、図１に示した構成要素を含んでいるハードウェア（ＨＷ）構造１０１の一例を示す。図１に加えて、シーケンサ２０１が提供されており、このシーケンサ２０１は、レジスタ２０２、２０３、２０４および２０５を介して、モジュール１０２、１０３、１０６および１０５それぞれをコンフィギュレートすることができる。
【００８４】
本明細書において説明する解決手段によって、特に、ＨＷ構造１０１は、干渉検出および干渉緩和に関する演算を実施することができる。そのような演算を、例えばユーザによってコンフィギュレートすることができ、したがって所定のユースケースシナリオについて調整することができる。
【００８５】
シーケンサ２０１は、各モジュールの少なくとも一部をイネーブルまたはディスエーブルすることができる。１つのモジュールがディスエーブルされる場合、このことは、そのモジュールが効果的にバイパスされていること（すなわち、あたかもこのモジュールが入力ＤＭＡモジュール１０２から出力ＤＭＡモジュール１０５へのチェーンには存在しないこと）に対応すると考えられる。
【００８６】
１つのオプションとして、ヒストグラム機能を、ＦＦＴモジュールの出力におけるＵＮＬＯＡＤＥＲユニット（図示せず）において実装することができる。ＵＮＬＯＡＤＥＲユニットは、ＦＦＴモジュール１０３の結果を取得し、それらの結果をチェーンの少なくとも１つの後段の処理段に供給する、ハードウェアの任意の部分であってよい。そのような場合、ＵＮＬＯＡＤＥＲユニットは、２つの出力を有していると考えられる。
−ＦＦＴ結果（すなわち、ビン）、および
−少なくとも１つのオプションとしての信号（例えば、信号出力などのような出力情報）。
【００８７】
ＵＮＬＯＡＤＥＲユニットの出力を、ヒストグラムモジュール１０６および／または出力ＤＭＡモジュール１０５に供給することができる。
【００８８】
したがって、ヒストグラムモジュール１０６の入力は、以下のうちの少なくとも１つに接続されている。
−ＦＦＴモジュール１０３の出力、
−入力ＤＭＡモジュール１０２の出力、
−計算ユニット１０４の出力。
【００８９】
したがって、ヒストグラムモジュール１０６は、以下のうちの少なくとも１つを受信する。
−ＦＦＴモジュール１０３からのＦＦＴ結果、
−入力ＤＭＡモジュール１０２を介したメモリからのデータ（この場合、ＦＦＴモジュール１０３はバイパスされる）、
−計算ユニット１０４からのデータ。
【００９０】
計算ユニット１０４が（上述のように）チェーンにおける別個のモジュールである場合、計算ユニット１０４は、ヒストグラムモジュール１０６との直接的なコネクションを有することができる。
【００９１】
ヒストグラムデータは、ヒストグラムモジュール１０６のヒストグラムメモリ１０７に記憶される。このヒストグラムメモリ１０７は、ヒストグラムデータを分析するために、また続けて、後段の処理段に対して使用することができるＨＷ構造１０１のコンフィギュレーションを制御するために、プログラミング可能な計算リソースによって直接的または間接的にアクセスすることができる。換言すれば、ＨＷ構造１０１は、第１の処理段が実施する第１のコンフィギュレーションおよび第２の処理段が実施する第２の（例えば、異なる）コンフィギュレーションを使用することができる。したがって、ＨＷ構造１０１は、第１のパスにおけるそのような第１の処理段のステップおよび第２のパスにおける第２の処理段のステップをフレキシブルに実行するようにコンフィギュレートすることができる。
【００９２】
ヒストグラムモジュール１０６は、特に以下のフォーマットのいずれかをサポートすることができる。
−複素数のデータ、
−線形信号出力の３２ビットデータ。
【００９３】
出力として、ヒストグラムモジュールは、以下のうちの少なくとも１つを供給することができる。
−２5（３２）から２12（４０９６）までの出力ビンのサイズのｌｏｇ2出力のヒストグラム。単一のヒストグラムビンを、特に、入力データ毎に増分させることができる。計数は累算され、またビンが例えば０で上書きされることによってクリアされるまで保持される。
−出力は、６４ビットワードであってよい。
【００９４】
「チャープ」は、伝送されて、幾らかの遅延を伴って、レーダシステムにおいて受信される信号である。チャープは、周波数上昇または周波数下降（周波数の勾配）を含むことができる。「ビン」は、特に、ＦＦＴ処理の結果であってよい。ＦＦＴ段への入力は、アナログ・ディジタル変換器（ＡＤＣ）を介してサンプリングされた実際のデータであってもよい、または（複数のＦＦＴ処理段が要求される場合には）ＦＦＴビンが先行のＦＦＴ段を形成する。
【００９５】
ビンまたはチャープは、特に、少なくとも１つのサンプル、周波数または周波数範囲（例えば、周波数の勾配）を表すことができるか、またはそれらに関連付けることができる。それらは、潜在的なターゲット（すなわち、少なくとも１つの潜在的なターゲット）に関連付けられてもよい。
【００９６】
１つのオプションとして、すべてのアンテナにわたり、または複数のアンテナのグループについて、または単一のアンテナについて、ヒストグラムを計算することができる。ヒストグラムモジュール１０６に対して使用される入力ＦＦＴ値の数を、特にフレキシブルにコンフィギュレートすることができる。
【００９７】
図３は、ヒストグラムモジュールを利用して実施されるべきステップのオプションを含んでいる例示的なフローチャートを示す。
【００９８】
シナリオ３０１：サンプルを基礎とするヒストグラム
ＨＷ構造１０１は、シナリオ３０１に示したステップを実行するようにコンフィギュレートすることができる。
【００９９】
ステップ３１０においては、受信した信号が処理され、サンプリングされる（ＡＤＣ結果は、サンプルとも称される）。
【０１００】
ステップ３１０に続いて、ステップ３２０においては、ＡＤＣ結果がヒストグラムデータとして記憶される。各ＡＤＣ結果は、信号出力値を含むことができ、この信号出力値によって、増分されるべき信号出力値をカバーするヒストグラムの区分がもたらされる。
【０１０１】
シナリオ３０１は、特に、ＡＤＣオフセット取消しの目的には有用であると考えられる。取得されたヒストグラムデータは、ステップ３１０に先行するオフセット取消しが正しく実施されていた場合には０になる平均値を示すものとする。平均値が０とは異なる場合には、制御を使用して、オフセットを０に近付ける（または可能であれば０にする）ようにシフトさせることができる。
【０１０２】
このシナリオ３０１は、特に、ＭＭＩＣ（モノリシックマイクロ波集積回路）によりＡＤＣ結果を監視するために、アンテナによって使用することができる。
【０１０３】
シナリオ３０２：第１段ＦＦＴ結果を基礎とするヒストグラム
シナリオ３０２もステップ３１０を含んでいる。このステップ３１０に続いて、ステップ３３０が実行され、このステップ３３０は、窓掛け（ＡＤＣ結果の選択）および第１段ＦＦＴを含んでいる。ＦＦＴ結果は、それらの各信号出力に応じたヒストグラム３２０に処理される。
【０１０４】
このシナリオ３０２を、ＭＭＩＣのアナログフロントエンド（すなわち、送信器９２０の電力増幅器９２４）における利得を監視するために使用することができる。ヒストグラム３２０は、第１段ＦＦＴ結果の信号出力値を基礎としている。ヒストグラムデータにおけるいずれかのピークを求めて、それらのピークを、下側および上側の閾値と比較することができる。理想的には、ピークを、それらの下側および上側の閾値によって求められた範囲内に留めることができる。さもなければ、電力増幅器９２４の利得を相応に調整することができる。下側の閾値は、この下側の閾値を上回るいずれのデータも十分な信号出力を有していることを示す。上側の閾値は、飽和のレベルを示し、これは特に、後続の第２段ＦＦＴにとって重要であると考えられる。
【０１０５】
このシナリオ３０２も、アンテナによって使用することができる。
【０１０６】
シナリオ３０３：第２段ＦＦＴ結果を基礎とするヒストグラム
シナリオ３０３もステップ３１０を含んでいる。このステップ３１０に続いて、後続のステップ３４０が実行され、このステップ３４０は、窓掛け（ＡＤＣ結果の選択）および第１段ＦＦＴを含んでいる。
【０１０７】
ステップ３４０に続いて、ステップ３５０が実行され、このステップ３５０は、窓掛け（第１段ＦＦＴ結果の選択）および第２段ＦＦＴ結果をもたらす第２段ＦＦＴを含んでいる。第２段ＦＦＴ結果は、それらの各信号出力に応じたヒストグラム３２０に処理される。
【０１０８】
このシナリオ３０３を、シナリオ３０２に関して説明したように、ＭＭＩＣのアナログフロントエンドの利得を監視するために使用することができる。シナリオ３０２との相異として、第１段ＦＦＴ結果の信号出力と比較して、第２段ＦＦＴ結果の信号出力が使用される。
【０１０９】
シナリオ３０３を、計算の一貫性を検査するためにも使用することができる。すなわち、レーダシステムが適切に較正された場合には、異なるアンテナ間のヒストグラムデータはより類似することになる。つまり、ヒストグラムデータ間のあらゆる差異は、所定の限界内にとどまることになる。したがって、そのような差異が所定の限界を超える場合には、特に誤った計算を基礎としている可能性がある不整合性が生じる可能性がある。
【０１１０】
このシナリオ３０３も、アンテナによって使用することができる。
【０１１１】
さらなる利点および実施形態
１つまたは複数の例においては、本明細書において記載した機能を、少なくとも部分的にハードウェアで、例えば特定のハードウェアコンポーネントまたはプロセッサで実装することができる。より一般的には、種々の技術をハードウェア、プロセッサ、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせで実装することができる。ソフトウェアで実施される場合、機能をコンピュータ可読媒体に記憶するか、または１つまたは複数の命令またはコードとして伝送して、ハードウェアベースの処理ユニットによって実行することができる。コンピュータ可読媒体には、データ記憶媒体のような有形の媒体に対応するコンピュータ可読記憶媒体、またはある場所から別の場所への例えば通信プロトコルに従ったコンピュータプログラムの伝送を容易にする任意の媒体を含む通信媒体が含まれると考えられる。つまりコンピュータ可読媒体は、一般的に、（１）非一時的な、有形のコンピュータ可読記憶媒体、または（２）信号または搬送波などの通信媒体に対応することができる。データ記憶媒体は、１つまたは複数のコンピュータによって、もしくは１つまたは複数のプロセッサによって、本開示に記載した技術を実施するための命令、コードおよび／またはデータ構造を検索するためにアクセスすることができる、任意の利用可能な媒体であってよい。コンピュータプログラム製品には、コンピュータ可読媒体が含まれると考えられる。
【０１１２】
例示であって、限定を意図するものではないが、そのようなコンピュータ可読記憶媒体には、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスクストレージ、磁気ディスクストレージ、または他の磁気ストレージ装置、フラッシュメモリ、もしくは命令またはデータ構造の形態の所望のプログラムコードを記憶するために使用することができ、またコンピュータによってアクセスすることができる他の任意の媒体が含まれると考えられる。もちろん、任意のコネクションも、コンピュータ可読媒体、すなわちコンピュータ可読伝送媒体と称される。例えば、命令がウェブサイト、サーバ、または他のリモートソースから、同軸ケーブル、光ファイバケーブル、ツイストペアケーブル、ディジタル加入者線（ＤＳＬ）、または無線技術、例えば赤外線、無線、マイクロ波を使用して伝送される場合には、同軸ケーブル、光ファイバケーブル、ツイストペアケーブル、ＤＳＬ、または無線技術、例えば赤外線、無線およびマイクロ波が媒体の定義に含まれる。しかしながら、コンピュータ可読記憶媒体およびデータストレージ媒体は、コネクション、搬送波、信号、または他の伝送媒体を含むものではなく、その代わりに、非一時的な、有形の記憶媒体に関する。本明細書で用いられるディスク（ｄｉｓｋ／ｄｉｓｃ）という用語には、コンパクトディスク（ＣＤ）、レーザーディスク、光ディスク、ディジタル多目的ディスク（ＤＶＤ）、フロッピーディスクおよびブルーレイディスクが含まれ、ここでディスク（ｄｉｓｋ）は、通常の場合、データを磁気的に再生するものであり、その一方で、ディスク（ｄｉｓｃ）は、レーザーによって光学的にデータを再生するものである。上記の組み合わせもまた、コンピュータ可読媒体の範囲内に含まれるべきである。
【０１１３】
命令を、１つまたは複数のプロセッサによって実行することができ、例えば１つまたは複数の中央処理ユニット（ＣＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）、汎用マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルアレイ（ＦＰＧＡ）、または他の等価の集積論理回路または離散論理回路であってよい。したがって、本明細書において使用されているような「プロセッサ」という用語は、前述の構造のうちの任意の構造、または本明細書に記載する技術の実施に適した他の任意の構造を表すことができる。さらに、幾つかの態様においては、本明細書に記載する機能を、エンコーディングおよびデコーディングのために構成されているか、または複合コーデックに組み込まれた、専用のハードウェアモジュールおよび／またはソフトウェアモジュール内に設けることができる。また、上述の技術を１つまたは複数の回路または論理素子において完全に実施することができる。
【０１１４】
本開示の技術を、ワイヤレスハンドセット、集積回路（ＩＣ）またはＩＣのセット（例えば、チップセット）が含まれる、多種多様な装置または機器において実装することができる。種々のコンポーネント、モジュール、またはユニットは、開示した技術を実行するために構成されている装置の機能的な態様を強調するように本開示において記載されているが、異なるハードウェアユニットによって実現することは必ずしも要求されない。むしろ、上記において説明したように、種々のユニットを組み合わせて単一のハードウェアユニットにすることができるか、または種々のユニットを、適切なソフトウェアおよび／またはファームウェアと共に、上記において説明したような１つまたは複数のプロセッサを含む、相互運用的なハードウェアユニットの集合によって提供することができる。
【０１１５】
本発明の種々の実施例を開示したが、当業者であれば、本発明の精神および範囲から逸脱することなく、本発明の利点の一部を達成するであろう種々の変更および修正を行えることが分かる。同一の機能を実行する他のコンポーネントに適切に置換できることも当業者には明らかになるであろう。特定の図面を参照して説明した特徴を他の図面の特徴と組み合わせることができると明示的に言及されていないとしても、そのような組み合わせは可能であることを言及しておく。さらに、本発明の方法を、適切なプロセッサ命令を使用して、すべてソフトウェアで実施することで達成することができるか、または同一の結果を達成するために、ハードウェアロジックおよびソフトウェアロジックの組み合わせを利用するハイブリッド形態で実施することで達成することができる。発明のコンセプトに対するそのような修正は、添付の特許請求の範囲によってカバーされることが意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
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