(57)【要約】  ダイナミック・ランダム・アクセス・メモリー回路素子内で漏れ電流を減少させ、アクセスを高速化する回路及び方法を説明する。多数の有益な特長が説明される。センス及びリストア信号線と接続され、ＶＳＳからＶＤＤの電圧範囲以外のゲート電圧により駆動される相補型ドレイン・トランジスターを利用した改善されたセンス増幅器のための回路を説明する。ドレイン・トランジスターは、単独で自己逆バイアスされる。また、センス及びリストア・ゲート電圧を変更することにより、非相補型センス増幅器における漏れ電流を減少させる方法を説明する。本方法の別の特長は、多段プルダウン・トランジスター及び多段制御回路を利用した、新しい負のワード線方法である。更に、制御信号ＰＸを放電している間に、電源間の不要な電流を防ぐ、電位シフト方法を説明する。
2007504594.tif 000002
【特許請求の範囲】
【請求項１】
複数のセル状態を有する複数の記憶セルと、
前記記憶セルに結合されるビット線構造を有する、メモリー・コアと、
前記複数の記憶セルのセンス及び／又はリストアを行うよう構成されたビット線センス増幅器と、
相補型センス又はリストア・ドレイン・トランジスターと結合される前記センス増幅器内の少なくとも１つのラッチ、
とを有する、ダイナミック・メモリー。
【請求項２】
少なくとも２つのラッチは、前記センス増幅器内で接続され、前記ラッチの少なくとも１つは相補型ドレイン・トランジスターと結合される、請求項１記載のダイナミック・メモリー。
【請求項３】
前記ビット線センス増幅器は、ビット線対のビット線の間に結合され、前記記憶セルの電荷を共有する、請求項１記載のダイナミック・メモリー。
【請求項４】
前記ラッチ及び相補型ドレイン・トランジスターは、Ｐドレインに結合されるＮラッチ、又はＮドレインに結合されるＰラッチ、又は両方を有する、請求項１記載のダイナミック・メモリー。
【請求項５】
前記Ｎラッチはセンス信号線（ＳＡＮ）上のＰドレインに結合され、前記Ｐラッチはリストア信号線（ＳＡＰ）上のＮドレインに結合される、請求項４記載のダイナミック・メモリー。
【請求項６】
前記Ｎラッチは相互に結合されたＮＭＯＳトランジスターの対を有し、前記ＰドレインはＰＭＯＳソース・トランジスターを有する、請求項４記載のダイナミック・メモリー。
【請求項７】
前記Ｎラッチはビット線対の間に結合され、前記Ｐドレインはセンス信号線（ＳＡＮ）に結合される、請求項６記載のダイナミック・メモリー。
【請求項８】
前記Ｐラッチは相互に結合されたＰＭＯＳトランジスターの対を有し、前記ＮドレインはＮＭＯＳソース・トランジスターを有する、請求項４記載のダイナミック・メモリー。
【請求項９】
前記Ｐラッチはビット線対の間に結合され、前記Ｎドレインはリストア信号線（ＳＡＰ）に結合される、請求項８記載のダイナミック・メモリー。
【請求項１０】
前記相補型ドレイン・トランジスターは、スタンバイ状態の間、逆バイアス状態に保たれ、漏れ電流を減少させる、請求項１記載のダイナミック・メモリー。
【請求項１１】
前記相補型ドレイン・トランジスターは、ブースト電圧電位により駆動され、
前記ブースト電圧電位は、前記相補型ドレイン・トランジスターを電位ＶＳＳ以下で活性化する電位、又は前記相補型ドレイン・トランジスターを電位ＶＤＤ以上で活性化する電位を有する、請求項１記載のダイナミック・メモリー。
【請求項１２】
前記Ｎラッチ、又は前記Ｐラッチ、又は両方は、デプリーション・モード・トランジスター又はリーキー・トランジスターとして構成される、請求項４記載のダイナミック・メモリー。
【請求項１３】
前記ドレイン・トランジスターは、分散型構成で各ビット線対に結合される、又は集中型構成で複数のビット線による共有される、請求項１記載のダイナミック・メモリー。
【請求項１４】
多段プルダウン・トランジスターと２つの電位段階の制御方法を有する、負のワード線駆動装置を更に有する、請求項１記載のダイナミック・メモリー。
【請求項１５】
ＶＳＳ及びＶＳＳより低い電位ＶB2への電流路を有する電位変換器を更に有する、請求項１記載のダイナミック・メモリー。
【請求項１６】
２つの回路端子の間に結合され、前記端子の電位をセンス、又はリストア、又はセンス及びリストアの両方を行うよう構成された、少なくとも１つのラッチと、
前記ラッチのそれぞれに結合され、スタンバイ状態の間、逆バイアスするよう構成された、相補型ドレイン構造
とを有する、センス増幅器回路。
【請求項１７】
前記相補型ドレイン構造は、ＶＳＳとＶDDの電圧範囲外の電位により駆動される、請求項１６記載のセンス増幅器回路。
【請求項１８】
前記２つの回路端子は、ダイナミック・メモリー回路内のビット線対を有する、請求項１６記載のセンス増幅器回路。
【請求項１９】
前記ラッチ及び前記相補型ドレイン構造は、Pドレインに結合されるNラッチ、又はNドレインに結合されるPラッチ、又は両方を有する、請求項１６記載のセンス増幅器回路。
【請求項２０】
前記ラッチは及び前記相補型ドレイン構造は、第１の信号線（ＳＡＮ）上のＰドレインに結合されるNラッチ、又は第２の信号線（ＳＡＰ）上のＮドレインに結合されるＰラッチ、又は両方を有する、請求項１６記載のセンス増幅器回路。
【請求項２１】
前記第１の信号線に結合されるＰＭＯＳソース・トランジスターを有する前記Ｐドレインは、活性状態で動作電圧ＶＳＳ以下の、スタンバイ状態で電位ＶＤＤ以下のゲート電圧を受信するよう構成される、請求項２０記載のセンス増幅器回路。
【請求項２２】
前記第２の信号線に結合されるＮＭＯＳソース・トランジスターを有する前記Ｎドレインは、活性状態で動作電圧ＶＤＤ以上の、スタンバイ状態で電位ＶＳＳ以上のゲート電圧を受信するよう構成される、請求項２０記載のセンス増幅器回路。
【請求項２３】
前記ドレイン構造は、デプリーション・モード・トランジスター又はリーキー・トランジスターとして構成される、請求項１６記載のセンス増幅器回路。
【請求項２４】
前記ドレイン構造は、各回路端子に結合される、又は複数の回路端子により共有される、請求項１６記載のセンス増幅器回路。
【請求項２５】
多段プルダウン・トランジスター及び２つの電位段階の制御方法を有する、負のワード線駆動装置を更に有する、請求項１６記載のセンス増幅器回路。
【請求項２６】
ＶＳＳ及びＶＳＳより低い電位ＶB2への電流路を有する電位変換器を更に有する、請求項１記載のセンス増幅器回路。
【請求項２７】
メモリー・ワードの選択を駆動するよう、ダイナミック・メモリー素子内で結合されるよう構成された信号線と、
前記信号線と制御信号線ＰＸの間に結合される、プルアップ・トランジスターと、
前記信号線とＶＳＳより低い電位の電源との間に結合される、少なくとも２つの多段プルダウン・トランジスター
とを有する、ダイナミック・メモリー素子内のワード線駆動回路。
【請求項２８】
前記メモリー・ワード選択を駆動する前記信号線は、最初にＶＳＳに、次にＶＳＳより低い電位の２段階で活性化されるよう構成される、請求項２７記載のワード線駆動回路。
【請求項２９】
ライト線イネーブル信号と前記プルアップ・トランジスターの間に結合される、電圧シフト・トランジスターを更に有し、
前記電圧シフト・トランジスターのゲートは、電源電圧ＶＤＤより高い電源に結合される、請求項２７記載のワード線駆動回路。
【請求項３０】
第１のライト線イネーブル信号は、前記プルアップ・トランジスターのゲートに結合され、第２のライト線イネーブル信号は、前記多段プルダウン・トランジスターのゲートに結合される、請求項２７記載のワード線駆動回路。
【請求項３１】
ダイナミック・メモリー素子内で、メモリー・ワード選択を駆動するワード線制御回路に結合されるよう構成される、制御信号出力線（ＰＸ）と、
制御信号出力線（ＰＸ）の電位を、高電位ＶＰＰとＶＢ２＜ＶＳＳを有する２つの低電位ＶＳＳ及びＶＢ２の間で変換する電位変換手段とを有し、
前記手段は、ＶＰＰとＶＢ２の間の短絡回路を防ぐよう構成される、
ダイナミック・メモリー素子内のワード線駆動状態を制御するために利用される、制御信号ＰＸ駆動回路。
【請求項３２】
前記電位変換手段は、
前記制御信号出力線（ＰＸ）の間に結合される、並列プルダウン・トランジスター対と、
前記制御電圧信号出力線（ＰＸ）と電位ＶＤＤを超える高電位との間に結合される、プルアップ・トランジスターと、
前記制御信号出力線（ＰＸ）を放電するために、電源ＶＢ２への過剰な電流を伴わず、制御信号ＩＮ１、ＩＮ２、及びＩＮ３上の電位を順序づける、順序付け手段
とを有し、
第１の並列プルダウン・トランジスターは、第１の電位ＶＳＳに結合され、ゲート上に信号ＩＮ２を受信し、
第２の並列プルダウン・トランジスターは、ＶＢ２はＶＳＳより低い第２の電位ＶＢ２に結合され、ゲート上に信号ＩＮ３を受信し、
前記プルアップ・トランジスターのゲートは制御信号ＩＮ１に結合される、
請求項３１記載の制御信号ＰＸ駆動回路。
【請求項３３】
電位ＩＮ１、ＩＮ２、及びＩＮ３の前記順序付け手段は、ＩＮ１及びＩＮ２をＶＰＰに駆動し、制御信号（ＰＸ）をＶＳＳに降下させ、そしてＩＮ３をＶＤＤ又はＶＰＰに、ＩＮ２をＶＢ２に設定するよう構成される、請求項３２記載の制御信号ＰＸ駆動回路。
【請求項３４】
Ｐ型又はＮ型の第１のトランジスターの型の少なくとも２つのソース・トランジスターを、センスされている第１及び第２の端子の間のラッチを形成するよう結合する段階と、
Ｎ型又はＰ型の第２のトランジスターの型の相補型ドレインを、前記ラッチの前記ソース・トランジスターとセンス又はリストア信号の間に結合する段階と、
前記ラッチの前記ソース・トランジスターを、スタンバイ状態の間、漏れ電流を低減するために、逆バイアスに維持する段階
とを有する、第１及び第２端子の間の信号センス又はリストア方法。
【請求項３５】
非相補型ドレインを、前記第１及び第２の端子の間に結合され、センス又はリストア信号に接続される、第２のラッチに結合する段階を更に有する、請求項３４記載の信号センス又はリストア方法。
【請求項３６】
前記相補型ドレインの前記トランジスターを、ＶＤＤとＶＳＳの範囲外の電位で駆動する段階を更に有する、請求項３４記載の信号センス又はリストア方法。
【請求項３７】
前記ラッチはＮＭＯＳトランジスターを有し、前記相補型ドレインはＰＭＯＳトランジスターを有する、請求項３４記載の信号センス又はリストア方法。
【請求項３８】
前記ラッチはＰＭＯＳトランジスターを有し、前記相補型ドレインはＮＭＯＳトランジスターを有する、請求項３４記載の信号センス又はリストア方法。
【請求項３９】
センス・ラッチ、リストア・ラッチ、又は両方を、メモリー回路内のビット線の間に結合する段階と、
前記ラッチのそれぞれ、又はラッチから、センス信号、リストア信号、又は両方へ、非相補型ドレインを接続する段階と、
それぞれのゲートを逆バイアスするために、スタンバイ状態の間、前記非相補型ドレイン上のゲート電位を、通常の動作電圧範囲ＶＳＳからＶＤＤの範囲外に維持する段階
とを有する、メモリー回路のセンス増幅器内の漏れ電流低減方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体メモリーに関連し、より詳細にはダイナミック・ランダム・アクセス・メモリー内の制御回路に関連する。
【０００２】
本出願は２００３年９月５日に出願された米国仮出願Ｎｏ．６０／５００，６６２の利益を請求する。前記仮出願の全体が本出願に関する参照として本明細書に組み込まれる。
【０００３】
本願明細書の内容の一部は、米国及び他国の著作権法の下で著作権を保護されるものとする。米国特許商標局において公的に入手可能な書類又は記録であるので、著作権の所有者は、如何なるによる者本願明細書又は特許情報公開の複製に異議を有さない。しかし、その他の場合、全ての如何なる著作権も保護される。著作権者は、これにより、制限なく、３７  Ｃ．Ｆ．Ｒ．  １．１４章に従った権利を含み、非公開に維持される本願明細書を有する如何なる権利も放棄しない。
【背景技術】
【０００４】
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリー）は、サーバー、パーソナル・コンピュータ、及び多様な他の電子装置の主記憶装置として用いられている。ＤＲＡＭの動作中に、メモリーセルからデータを読み出すコア・センス動作は、ＤＲＡＭのアクセス速度及び最小動作電圧を決定する主要因である。動作電圧の低減は、省電力及び素子の拡張性を達成するために、電流及び将来のアプリケーションにとって非常に重要である。しかしながら、低電圧における動作は、利用可能なゲート・ソース間の電圧（ＶＧＳ）が小さいために、必然的にトランジスターの性能（速度）低下を引き起こす。現在、このような性能低下を緩和する唯一の方法は、トランジスターの閾値電圧を低くすることである。しかしながら、閾値電圧の低下はまた、トランジスターがオフ状態であっても、トランジスターを通じてサブ・スレッショルド漏れ電流の急激な増加を引き起こす。
【０００５】
このサブ・スレッショルド漏れ電流は、全体の電力消費、特にスタンバイ状態時の電力消費の多くの部分を占める。一般的に、ＤＲＡＭのセルフ・リフレッシュ・モードにおける最大スタンバイ電流は、約１００μＡである。閾値電圧を低下したトランジスター（つまり、低Ｖｔトランジスター）が利用される場合、０．１３μｍ技術の一般的なサブ・スレッショルド漏れ電流は約１０ｎＡであり、１２５℃のような高温の状況下では約１μＡに達し得る。一般にセンス増幅器は、異なるブロックで２つのビット線により共有され、２５６個のセルが各ブロックでビット線に接続される（ビット線あたり２５６セル）。従って、１０２４×１０２４×１０２４個のセルを有する１ギガバイトのＤＲＡＭでは、２×１０２４×１０２４個のセンス増幅器がある。センス増幅器あたりのサブ・スレッショルド漏れ電流が１ｎＡ（１０―９Ａ）の場合、全サブ・スレッショルド漏れ電流は２×１０２４×１０２４×１０―９＝２ｍＡである。これはセルフ・リフレッシュ・モードにおいて許容されるスタンバイ電流の最大値より非常に大きい。
【０００６】
図１及び図２は、従来のＤＲＡＭコア構造及び関連するタイミング図を示す。一般に、ＤＲＡＭ素子は、図示されるように、折り返しビット線構造により実装されている。メモリー配列は複数のワード線とビット線を有する。図１では、２５６個のワード線及び２５６個のビット線の対がある。折り返しビット線構造のビット線対あたり１個のセルがあるので、メモリー配列の大きさは２５６×２５６＝６４ｋビットである。ビット線センス増幅器は、ビット線対毎に配置され、従って、このメモリー配列には２５６個のセンス増幅器がある。ＤＲＡＭで用いられる一般的なセンス増幅器の構造は、ＣＭＯＳラッチ・センス増幅器であり、例えばソース端子を有するトランジスターｍｎｓ１＿１、ｍｎｓ１＿２、ｍｐｓ１＿１、及びｍｐｓ１＿２から成る。ソース端子は、ＳＡＮ（ソース・ノード・センシング）及びＳＡＰ（ソース・ノード・リストアリング）を有し、他のセンス増幅器のＳＡＮ及びＳＡＰと接続される。つまり、図１に示されるように、第１のビット線対（ＢＬ１及びＢＬＢ１）のＳＡＮ及びＳＡＰ端子は、第２のビット線対（ＢＬ２及びＢＬＢ２）及び２５６番目のビット線対（ＢＬ２５６及びＢＬＢ２５６）のＳＡＮ及びＳＡＰ端子と接続される。ソース・トランジスターｍｐｓｒｃ及びｍｎｓｒｃは、一般に、図１に示されるように、２５６個のビット線対毎に置かれる。ソース・トランジスターが位置するビット線対の数は、ＤＲＡＭの設計に依存する。例えば、ソース・トランジスターは４ビット線対毎に配置でき、端子（ＳＡＮ及びＳＡＰ）は、２５６ビット線対毎と接続する等、より多くのビット線対と接続される。
【０００７】
従来のＤＲＡＭコアの動作は以下の通りである。プリチャージ状態では、ビット線対は第１のビット線対の等価トランジスターｍｎｅ１＿１、ｍｎｅ１＿２、ｍｎｅ１＿３を通じて、ＶＤＤの半分まで充電される。電位ＶＢＬは、ビット線対に電位ＶＤＤの半分を提供する内部電源である。
【０００８】
活性状態では、信号線ＰＥＱは低電位になり、全ての等価トランジスターはオフになる。メモリーブロック内のワード線は、ＶＤＤより高い電位ＶＰＰになり、少なくともＶＤＤ＋Ｖｔｎと同等の電位を提供する。ここでＶｔｎは、ビット線対のトランジスターｍｎｃ１＿１のようなセル・アクセス・トランジスターの閾値電圧である。入力アドレスに応じて、信号線ＷＬ１はＶＰＰになるとする。セル（ＣＳ１＿１）とビット線コンデンサ（ＣＢＬ＿１）の間には電荷共有が働く。ビット線コンデンサは、節点及び信号線の容量から成る寄生容量である。以下の説明では、セルに格納されたデータの論理値はＨｉｇｈであるとする。電荷共有の後、（ＣＳ１＿１／（ＣＳ１＿１＋ＣＢＬ＿１））×ＶＤＤ／２に等しい一定の電位がビット線ＢＬ１上に展開される。
【０００９】
次に、信号は論理値Ｈｉｇｈになり、ＮＭＯＳソース・トランジスターｍｎｓｒｃのドレインをオンにする。そして、ビット線に展開された信号は、ＮＭＯＳトランジスターｍｎｓ１＿１及びｍｎｓ１＿２のラッチ構成に応じて増幅される。その後、他のＰＭＯＳソース・トランジスターｍｐｓｒｃのドレインはオンになり、ＰＭＯＳトランジスターｍｐｓ１＿１及びｍｐｓ１＿２のラッチ構成に基づき、セル・データをリストアする。従って、信号ＳＡ＿ＢＬ１及びＳＡ＿ＢＬＢ１の電位は、センス動作が完了した時にそれぞれＶＤＤ及びＶＳＳとなる。ＮＭＯＳトランジスターはセンス増幅器を共有するブロックを分離するために用いられるので、ＰＩＳＯ信号はブースト電圧ＶＰＰになり、ＮＭＯＳトランジスターｍｎｉｓｏ１＿１によるＶｔ降下を回避する。
【００１０】
従って、論理値Ｈｉｇｈのデータは、信号を減衰させることなく信号線ＢＬ１へ転送され、再びセルにリストアされる。同様にして、センス動作はワード線により活性化されたセルを有する全てのビット線に対して行われる。
【００１１】
セル・データが読み出されリストアされた後、ワード線は遮断される。信号ＰＳＡＥ及びＰＳＡＥＢは、それぞれ論理値Lｏｗ及びＨｉｇｈになり、ビット線センス増幅器のソース・トランジスターをオフにする。次に、信号ＰＥＱはＨｉｇｈになり、ビット線の電位をＶＤＤの半分（ＶＤＤ／２）に等しくする。この素子は次に再び所謂プリチャージ状態に入る。
【００１２】
プリチャージ状態では、ビット線センス増幅器のソース・トランジスターは理論上、オフなので、ＶＤＤからＶＳＳへ電流は流れない。しかしながら、ＭＯＳトランジスターの素子特性によると、漏れ電流が存在し、上述のように素子を小型化した場合に、そのような漏れ電流は全電流の大きな割合を占める。
【００１３】
従来のダイナミック・メモリー・コア回路の別の欠点は、データ・アクセス回路内で高閾値電圧のトランジスターを用いた場合に、電荷共有により生じる遅延である。この欠点は、図３に示される負のワード線の方法を用いて部分的に対処される。この方法では、セルがアクセスされない場合は、ワード線の電位は電位ＶＳＳより低く設定される。
【００１４】
従来のダイナミック・メモリー・コア回路の更なる欠点は、不必要な電力消費又は必要以上に長いアクセス時間である。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
サブ・スレッショルド漏れ電流を抑えると同時に速度を改善するメモリーの実現、及び過剰な電力消費に対する他の方法が必要とされる。本発明はこれらの必要及び他の必要を満たし、従来開発されたメモリー・アーキテクチャ及びセンス増幅器の欠陥を克服する。
【課題を解決するための手段】
【００１６】
本発明は、ダイナミック・メモリー素子の電力消費を低減する回路及び方法を説明する。本発明のこれらの特長は、個別に、又は場合によって相互に組み合わせて用いられてよい。
【００１７】
本発明のある実施例は、自己逆バイアス構成で構成されたトランジスターを用いるビット線対のセンス増幅器におけるラッチ方法を説明する。ＮＭＯＳドレインに結合されたＮＭＯＳセンス・ラッチ（Ｎラッチ）の従来の配置は、漏れ電流を低減するよう駆動されるＰＭＯＳドレインに結合されたＮＭＯＳセンス・ラッチと置き換えられる。同様に、ＮＭＯＳドレインに結合されたＰＭＯＳセンス・ラッチ（Ｐラッチ）の従来の配置は、ＰＭＯＳセンス・ラッチ及び漏れ電流を低減するよう駆動されるＮＭＯＳドレインと置き換えられる。本願明細書では、Ｎドレインを備えたＰラッチ、又はＰドレインを備えたＮラッチのこれらの配置は、相補型センストランジスタ配置と称される。本発明はまた、少なくとも１つのラッチは相補型ドレインに結合され、同時に他の残りのラッチは非相補型ドレインに結合されるよう、実施されて良い事が理解されるべきである。相補型ドレインはスタンバイ状態で自己逆バイアスであり、Ｎドレイン又はＰドレインが駆動されているかによって、ＶＳＳからＶＤＤの範囲外の電圧によりアクティブ状態に駆動される。本発明の相補型ドレインを利用した場合、トランジスターのバイアス条件は、スタンバイ状態の漏れ電流を有意に減少させる。この自己逆バイアス方法は、センス信号（ＳＡＮ）及びリストア信号（ＳＡＰ）と結合された集中型ドレイン又は分散型ドレインを用いるような、種々の変形において実施できる。
【００１８】
本発明の別の実施例では、従来のセンス増幅器の駆動方法は、ＶＢ＜ＶＳＳを満たす別の電源ＶＢを用いて説明される。この方法は、逆バイアスを増加させ、漏れ電流を抑制する。
【００１９】
本発明の更に別の実施例では、多段プルダウン・トランジスター及び望ましくはワード線電位の段階的制御を利用する、新しい負のワード線駆動方法が詳述される。
【００２０】
別の実施例では、２段階の放電行程を実行し、ＶＢ２で表される電源への不要な電流流入を制限する、低電力電位シフト方法が詳述される。
【００２１】
本発明は、多数の異なる実施例に従い実施されて良い。要約すると、これらは以下により説明される。本発明の実施例はダイナミック・メモリーとして説明され、（ａ）複数のセル状態を有する複数の記憶セルと、（ｂ）記憶セルに結合されるビット線構造を有するメモリー・コアと、（ｃ）複数の記憶セルのセンス、リストア、又は両方を実行するよう構成されたビット線センス増幅器と、（ｄ）相補型センス又はリストア・ドレイン・トランジスターに結合されるセンス増幅器内の少なくとも１つのラッチ、とを有する。一例として、センス増幅器は、１つのラッチを相補型ドレインと共に、２つのラッチを相補型ドレインを用いて、１つのラッチを相補型ドレインと共に、１つのラッチを相補型ドレインを伴わず、又は少なくとも１つのラッチが相補型ドレインを利用するような組合せで利用して良い。
【００２２】
ビット線センス増幅器は、望ましくはビット線対のビット線の間に結合され、前記記憶セルの電荷を共有する、又は選択的に他の端子間に結合されて良い。ラッチ及び相補型ドレイン・トランジスターは、Ｐドレインに結合されたＮラッチ、又はＮドレインに結合されたＰラッチ、又は両方を有する。センス及びリストアの特長は個別に又は組み合わせて実施されることが理解されるだろう。本発明は、スタンバイ状態の間、相補型ドレイン・トランジスターが漏れ電流を減少させるために逆バイアスに保持され、ＶＳＳとＶＤＤの範囲外のブースト電圧電位により、活性化されるようにする。Ｎラッチ、又はＰラッチ、又は両方は、望ましくは、デプリーション・モード・トランジスター又はリーキー・トランジスターとして構成される。
【００２３】
本発明は、センス増幅器回路として実施でき、（ａ）２つの回路端子の間に結合され、端子の電位をセンス又はリストア、又はセンスとリストア両方を行うよう構成された、少なくとも１つのラッチと、（ｂ）各ラッチ又は両方のラッチに結合され、スタンバイ状態の間、自己逆バイアスに構成された相補型ドレイン構造、とを有する。
【００２４】
相補型ドレイン構造は、ＶＳＳとＶＤＤの範囲外の電位により駆動される。２つの回路端子は、望ましくは、ダイナミック・メモリー回路内のビット線対を有する。ラッチ及び相補型ドレイン構造は、Ｐドレインに結合されたＮラッチ、又はＮドレインに結合されたＰラッチ、又は相補型構造の両方の型を有する。
【００２５】
本発明はまた、ダイナミック・メモリー素子内のワード線を駆動する回路として実施でき、（ａ）メモリー・ワード選択を行うようダイナミック・メモリー素子内で結合された信号線と、（ｂ）信号線と制御信号線ＰＸの間に結合されたプルアップ・トランジスターと、（ｃ）信号線とＶＳＳより低い電位の電源の間に結合された、少なくとも２つの多段プルダウン・トランジスターを有する。メモリー・ワード選択を行う信号線は、望ましくは、初めにＶＳＳ、次にＶＳＳより低い電位のように、２つの段階で活性化されるよう構成される。回路はまた、ライト線イネーブル信号とプルアップ・トランジスターとの間に結合された電圧シフト・トランジスターを有して良い。ここで電圧シフト・トランジスターのゲートは、供給電圧ＶＤＤより高い電源に結合される。
【００２６】
本発明はまた、ダイナミック・メモリー素子内のワード線駆動状態を制御するために利用される制御信号PXを駆動する回路として実施でき、（ａ）ダイナミック・メモリー素子内のメモリー・ワード選択を行うワード線制御回路と結合されるよう構成された制御信号出力線（ＰＸ）と、（ｂ）制御信号出力線（ＰＸ）の電位を、高電位ＶＰＰとＶＢ２＜ＶＳＳである２つの低電位ＶＳＳ及びＶＢ２との間で変換する手段、とを有し、（ｃ）前記手段は、ＶＰＰとＶＢ２の間の短絡を防ぐよう構成される。
【００２７】
本発明はまた、第１及び第２の端子の間の信号をセンス及び／又はリストアする方法として実施でき、（ａ）第１のトランジスター種類（Ｐ型又はＮ型）の少なくとも２つのソース・トランジスターを結合し、センスされている第１及び第２の端子の間にラッチを形成する段階と、（ｂ）第２のトランジスター種類（Ｎ型又はＰ型）の相補型ドレインを、ラッチのソース・トランジスターの間に結合し、信号をセンス又はリストアする段階と、（ｃ）スタンバイ状態の間、ラッチのソース・トランジスターを逆バイアス状態に保持し、漏れ電流を減少させる手段とを有する。本方法は、相補型ドレインのトランジスターを、ＶＤＤとＶＳＳの範囲外の電位に駆動する段階を更に有する。
【００２８】
本発明の技術は、種々の方法で実施できることが理解されるだろう。本発明はまた、以下の記述を含むがこれに制限されない種々の有利な特長を提供する。
【００２９】
本発明のある特長は、低消費電力水準を提供するＤＲＡＭアーキテクチャである。
【００３０】
本発明の別の特長は、改善されたデータ・センス速度を提供するＤＲＡＭアーキテクチャである。
【００３１】
本発明の別の特長は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリー）内の改善されたセンス増幅器を提供する。
【００３２】
本発明の別の特長は、サブ・スレッショルド漏れ電流を低減する、簡単に実施できる手段を提供する。
【００３３】
本発明の別の特長は、ＤＲＡＭ素子の形状の小型化により生じる、ＤＲＡＭの速度低下を緩和する。
【００３４】
本発明の別の特長は、折り返しビット線構造により、ＤＲＡＭ構造内の漏れ電流を低減する方法である。
【００３５】
本発明の別の特長は、漏れ電流を低減するよう駆動される、Ｎドレインを備えるＰラッチ、又はＰドレインを備えるＮラッチ、又は両方の相補型構造を利用する、センス増幅器回路を提供する。
【００３６】
本発明の別の特長は、新しい駆動方法を利用することにより、非相補型センス増幅器内の漏れ電流を低減する方法を提供する。
【００３７】
本発明の別の特長は、２段階のワード線制御方法により駆動されるような、プルダウン・トランジスタ・アーキテクチャを利用する、新しい負のワード線方法を提供する。
【００３８】
本発明の別の特長は、１つ以上の電源への電流を最小化する、電位シフト方法を提供する。
【００３９】
本発明の更に別の特長は、現在の半導体プロセス技術に適合し、ＤＲＡＭ素子及び他の回路内に簡単に実装でき、センス速度を増加させ漏れ電流を低減する、回路及び方法を提供する。
【００４０】
本発明の更に別の特長は、以下の記述で明らかになるだろう。以下の詳細な説明は、本発明の好適な実施の形態の完全な開示を目的とするが、本発明がこれに制限されるものではない。
【実施例】
【００４１】
本発明は、説明のみを目的とする以下の図を参照することにより、より完全に理解されるだろう。
【００４２】
図をより具体的に参照すると、説明のため、本発明は一般に図４から図１１に示される装置で実施される。本発明の基本的概念から逸脱することなく、本装置は構成に応じ及び部分の詳細に応じて変化して良く、また本方法は特定の段階及び手順に応じて変化して良い。
【００４３】
自己逆バイアス相補型センス方法を説明する。
【００４４】
図４は、漏れ電流を抑制する新しいセンス増幅器の構造の例を示す。これは利用されるソース・トランジスターの型、並びにセンス及びリストア線の駆動方法において、従来構造と異なる。図１に示す従来のＤＲＡＭコアでは、ＰＭＯＳソース・トランジスターｍｐｓｒｃのドレインは、ＰＭＯＳトランジスターｍｐｓ１＿１及びｍｐｓ１＿２のソースに接続される。またＮＭＯＳソース・トランジスターｍｎｓｒｃのドレインは、ＮＭＯＳトランジスターｍｎｓ１＿１及びｍｎｓ１＿２のソースに接続される。ラッチ−ドレインの組合せのこの方法は、本願明細書では非相補型ドレインのラッチと称する。
【００４５】
しかしながら、本発明のこの特長では、ＮＭＯＳソース・トランジスターｚｎｓｒｃのドレインは、ｍｐｓ１＿１及びｍｐｓ１＿２のようなＰＭＯＳトランジスターのソースと接続される。またＰＭＯＳソース・トランジスターｚｐｓｒｃのドレインは、ｍｎｓ１＿１及びｍｎｓ１＿２のようなＮＭＯＳトランジスターのソースに接続される。本発明のこの特長では、ソース及びドレインは相補的であると称される事が理解されるだろう。ラッチと相補型ドレインは、新しい制御方法と共に用いられる。この新しい制御方法は、スタンバイ状態でこれらのトランジスターを自己逆バイアスさせ、スタンバイ状態では、漏れ電流が有意に抑制される。
【００４６】
図５は、新しいセンス増幅器の制御のタイミング図を示す。新しい構造のセンス手順は、信号ＺＳＡＥ及びＺＳＡＥＢを除いて、従来のセンス増幅器とほぼ同様である。自己バイアスを形成する本発明の特長は、タイミング図及び追加の電源電圧ＶＮ（ＶＮ＜ＶＳＳ）の利用で説明される。この場合、電荷共有動作の後、信号（ＺＳＡＥＢ）は、ＮＭＯＳトランジスターｍｎｓ１＿１及びｍｎｓ１＿２を有するラッチをイネーブルし、電位ＶＤＤから負の電位ＶＮへ移行し、Ｖｔ降下なしに、ＰＭＯＳソース・トランジスターｚｐｓｒｃのドレインをオンにする。例えば、ＶＮが−１Ｖの場合、動作電圧は１Ｖであり、ＰＭＯＳソース・トランジスターｚｐｓｒｃの閾値電圧は−０．５Ｖ（マイナス０．５Ｖ）であり、このソース・トランジスターのＶＧＳはＶＧＳ＝−１Ｖ−０．５Ｖ＝−１．５Ｖである（ＰＭＯＳトランジスターのソースは、プリチャージ状態でＶＤＤ／２にプリチャージされるＳＡＮ信号である）。このトランジスターのドレイン−ゲート電圧は、ＶＧＤ＝−１Ｖ−０Ｖ＝−１Ｖである（ＰＭＯＳトランジスターのドレインは、電位ＶＳＳである）。従って、電位ＶＧＳ及びＶＧＤは、ＰＭＯＳソース・トランジスターの閾値電圧より有意に小さく、このソース・トランジスターは完全にオンになる。従って、グランド電位（ＶＳＳ）は、ＳＡＮへ伝達され、ＳＡＮはＶｔ降下なしにＶＳＳに放電される。
【００４７】
ＮＭＯＳトランジスターｍｎｓ１＿１及びｍｎｓ１＿２を有するＮラッチ・センス増幅器が活性化された後、ＰＭＯＳトランジスターｍｐｓ１＿１及びｍｐｓ１＿２を有するＰラッチ・センス増幅器も活性化され、従来のセンス増幅器のようにセル・データをリストアする。ＮＭＯＳソース・トランジスターｚｎｓｒｃのドレインのゲート信号（ＺＳＡＥ）は、ブースト電圧にＶＰＰになり、信号線ＳＡＰへ電位ＶＤＤが完全に伝達される時に、降下Ｖｔが回避される。ブースト電圧が２Ｖで、ＮＭＯＳソース・トランジスターのＶｔが０．５Ｖの場合、ＮＭＯＳソース・トランジスターのＶＧＤ（ドレインは電源線ＶＤＤである）は、ＶＧＤ＝２Ｖ−１Ｖ＝１Ｖであり、ＶＧＳ＝２Ｖ−０．５Ｖ＝１．５Ｖである（ＳＡＰはプリチャージ状態でＶＤＤ／２である）。閾値ＶＧＤ及びＶＧＳは、従って電位Ｖｔを超え、このソース・トランジスターは完全にオンになり、完全なＶＤＤが降下Ｖｔなしに伝達できる。
【００４８】
これらのソース・トランジスターのプリチャージ状態におけるバイアス条件は、漏れ電流を有意に抑制する。従来のコア構造では、図１に示されるように、ソース・トランジスターｍｐｓｒｃ及びｍｎｓｒｃのドレインの電位ＶＧＳは、０である。しかしながら、新しい構造では、制御信号ＺＳＡＥＢ及びＺＳＡＥは、プリチャージ状態においてそれぞれＶＤＤ及びＶＳＳになる。ＰＭＯＳソース・トランジスターのゲート−ソース電圧ＶＧＳは、プリチャージ状態において、ＶＧＳ＝ＶＤＤ−１／２ＶＤＤ＝１Ｖ−０．５Ｖ＝０．５Ｖである（ＺＳＡＥＢはＨｉｇｈになり、ＶＤＤ及びＳＡＮは１／２ＶＤＤにプリチャージされる）。ドレイン−ゲート電圧は、ＶＧＤ＝１Ｖ−０Ｖ＝１Ｖである（ＺＳＡＥＢはＨｉｇｈになり、ＶＤＤ及びドレインはＶＳＳになる）。従って、電位ＶＧＳ及びＶＧＤは、正の値で、例えば電位ＶＧＳ及びＶＧＤは逆バイアスされ（ゲート電位は、ＰＭＯＳトランジスターをオンにするために、ソース及びドレイン電位より、ＰＭＯＳトランジスターのＶｔ分だけ又はそれ以上に低くなるべきである）、漏れ電流は有意に低減される。ＮＭＯＳソース・トランジスターｚｎｓｒｃの電位ＶＧＳは、ＶＧＳ＝０Ｖ−０．５Ｖ＝−０．５Ｖ（逆バイアス）であり、ＶＧＤ＝０Ｖ−１Ｖ＝―１Ｖである。従って、ＮＭＯＳソース・トランジスターは完全にオフになり、スタンバイ状態において、漏れ電流を有意に抑制できる。本発明のこの特長は、これらソース・トランジスターの型、構成、及び制御方法を教示する。
【００４９】
図４に示すように、これらのソース・トランジスターは複数のビット線により共有できることが理解されるだろう。この場合、集中型ソース構成が設けられ、ソース・トランジスターが２５６ビット線対により共有され、ソース・トランジスターは２，４，８等により共有される。
【００５０】
素子漏れ電流は、相補型ドレイン方法を利用して、８０ｍＶによるＧＶＳ逆バイアスの元々の漏れ電流の約１０分の１に減少できる。そしてこの新方法による漏れ電流は、大きさを少なくとも４桁減少できる。従って、１ＧＢのセルでは、漏れ電流は２ｍＡから０．２μＡに減少できる。
【００５１】
図６は代替え構成を示す。この構成では、各ビット線対はそれぞれソース・トランジスターを設ける。この構成を分散型ソース構成と称する。
【００５２】
逆バイアス非相補型センス方法を説明する。
【００５３】
図７は、波形の例である。図１及び図２に示されるように従来の非相補型のセンス増幅器の漏れ電流は、有意に減少する。従来のセンス増幅器の方法では、信号線ＰＳＡＥ及びＰＳＡＥＢは、スタンバイ状態において論理値Ｌｏｗ及びＨｉｇｈになる（図２を参照）。
【００５４】
しかしながら、本発明のこの特長によると、信号線ＰＳＡＥ及びＰＳＡＥＢは、図６に示されるように、スタンバイ状態において、ＶＢのようなＶＳＳより低い電位に、ＶＨのようなＶＤＤより高い電位に保持される。従って、ＰＭＯＳ及びＮＭＯＳソース・トランジスターｍｐｓｒｃ及びｍｎｓｒｃのＶＧＳは、逆バイアスされる。例えば、スタンバイ状態において、ブースト電圧が１．５ＶでＶＤＤが１Ｖの場合、ＰＭＯＳソース・トランジスターの電位ＶＧＳは、ＶＧＳ＝１．５Ｖ−１Ｖ＝０．５Ｖである。従って、ソース・トランジスターは０．５Ｖで逆バイアスされる。スタンバイ状態において、低電位が−０．５Ｖで、ＶＳＳが０Ｖの場合、ＮＭＯＳソース・トランジスターのＶＧＳは、０Ｖ−０．５Ｖ＝−０．５Ｖである。従って、ＮＭＯＳソース・トランジスターは０．５Ｖで逆バイアスされる。この制御方法では、ソース・トランジスターは逆バイアスされ、漏れ電流は有意に抑制される。活性状態では、信号線ＰＳＡＥ及びＰＳＡＥＢは、同様に高電位及び低電位になる。
【００５５】
非相補型ドレインに結合され、上記のように駆動される１つ以上のラッチは、本発明に従って、同様に駆動される相補型ドレインと結合された１つ以上のラッチと組み合わされて良い。
【００５６】
負のワード線駆動方法を説明する。
【００５７】
本発明の別の特長は、新しい負のワード線方法の記述である。ＤＲＡＭのセル・データを維持するために、アクセス・トランジスター（ｍｎｃ１＿１）の閾値電圧は、周辺のトランジスターの閾値電圧より有意に高い。しかしながら、セル・アクセス・トランジスターの閾値電圧が高い場合、セルからビット線に電荷を転送するために、またビット線からセルに充電するために、有意に高い電位が要求される。また電荷共有及びリストア動作の完了に長時間を要する。部分的な解決方法は図３を用いて説明され、背景技術で議論された。つまり、ワード線の電位は、セルがアクセスされない場合は、電位ＶＳＳより低く設定される。
【００５８】
図８及び図９は、多くの利点を提供する新しい負のワード線駆動方法を示す。本発明のこの特長は、図８の多段プルダウン・トランジスターｍｎ３及びｍｎ４の利用である。これにより、ソース−バルクの電位（ＶＳＢ）の上昇に伴い、プルダウン・トランジスターの有効な閾値電圧を上昇させる。
【００５９】
図９は、図８の新しい負のワード線方法のタイミング図である。スタンバイ状態において、信号線ＷＬ及びＰＸは、負のバイアス電位（ＶＢ２）を有し、セル・アクセス・トランジスターをより強力にオフにする。信号ＰＸはチップ上のブースト信号であり、ＷＬはアドレスによる復号されたブースト信号である。ＷＬＥＢは論理値Ｈｉｇｈであり、トランジスターｍｎ３及びｍｎ４はオンになり、信号線ＷＬ及びＰＸは電位ＶＢ２である。ＷＬＥがＬｏｗなので、端子Ａの電位はＶＳＳである。ワード線（ＷＬ）がアドレスによりイネーブルになった場合、ＰＸは電位ＶＳＳになる。ＷＬＥがＶＰＰになり、及び端子ＡがＶＰＰ−Ｖｔｎになり、Ｖｔｎがトランジスターｍｎ１の閾値電圧である時、トランジスターｍｎ２がオンになる。トランジスターｍｎ２がオンになると、信号線ＰＸがＶＳＳになったので、ＷＬは電位ＶＳＳになる。信号線ＰＸが電位ＶＰＰになると、端子Ａは電位ＶＰＰより高い電位ＶＰＰＨになり、ＰＸの電位はＶｔ降下なしにＷＬへ伝達される。ワード線が放電されると、端子Ａの電位がＶＰＰＨなので、信号線ＰＸは電位ＶＳＳになり、ＷＬはＶＳＳになる。ＷＬＥが電位ＶＳＳになると、端子ＡはＶＳＳになり、トランジスターｍｎ２はオフになる。次にＷＬＥＢはＶＤＤになり、トランジスターｍｎ３及びｍｎ４はオンになり、ＷＬは負の電位ＶＢ２になる。トランジスターｍｎ２はＷＬが電位ＶＢ２になるとオンになるので、ＰＸ信号はＶＢ２になり、ＰＸ（ＶＳＳ）からＶＢ２へ流れる電流を防ぐ。
【００６０】
本発明の別の特長は、２段階のワード線制御方法を用い、ＶＰＰからＶＢ２への直接（短絡）パスを除去することである。これはＶＰＰとＶＢ２の間に結合されたトランジスターを制御する別の制御線ＷＬＥ及びＷＬＥＢを有することにより実現する。電位ＶＢ２は、チップ内の電圧発生器により生成され、他の電源からの電荷の流れを引き出す機能を有する。より多くの電荷がＶＢ２に流れ、ＶＢ２を維持するためにより速い動作が必要になる。これは特にセルフ・リフレッシュ・モードのような特定の動作モードにおいて、余分な電力消費を生じる。
【００６１】
本発明の別の特長は、図８に示されるように、多段プルダウン・トランジスターに、ワード線駆動方法で利用される他のトランジスターより高い閾値電圧（Ｖｔ）のトランジスターを利用することである。
【００６２】
本発明の別の特長は、スタンバイ状態において、負の電位状態に達するよう、ワード線ディスエーブル信号（ＷＬＥＢ）を要求しないことである。これによりＶＢ２に流れる電荷の量を減少させる。
【００６３】
低電位シフト方法を説明する。
【００６４】
図１０及び図１１は、電荷の損失を最小化する低電位シフト方法の一例を示す。上記の説明のように、ＶＢ２への電荷損失の最小化は、負のワード線方法において重要である。これは、２段階の放電行程を利用する、本発明のこの特長により達成される。ＰＸ駆動装置のような制御信号駆動装置は、望ましくは、最初にＶＳＳに放電し、その後にＶＢ２に放電し、ＶＢ２への電荷の流入を最小化する機能を有するよう構成される。図１０はＰＸ駆動装置の実施例を示し、図１１はそのタイミング図を示す。ＰＸ端子を放電するために、ＩＮ１及びＩＮ２は電位ＶＰＰになり、信号線ＰＸはトランジスターｍｎＩを通じて電位ＶＳＳに降下する。次に、ＩＮ３は電位ＶＤＤ（又はＶＰＰ）になり、ＩＮ２は電位ＶＢ２になり、トランジスターｍｎＩを完全にオフにする。トランジスターｍｎ２はオンになるので、不要な電流がＶＢ２に流れることなく、ＰＸ端子は電位ＶＢ２に放電される。これらの信号のタイミングは図１１に示される。
【００６５】
以上を纏める。
【００６６】
本発明は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリー）素子内での利用に特に良く適する、消費電力を低減する複数の回路及び方法を説明する。回路及び方法はまた、ＤＲＡＭ素子内のデータ・アクセス時間を減少させるように記述される。しかしながら、本願明細書に記載の回路は、本発明の教えから逸脱することなく、種々の低電圧制御回路に利用できる。
【００６７】
本発明のこれらの特長を実施する例を用いて、多数の構成及び波形が示された。本発明の教えが、本発明から逸脱することなく、当業者により種々の回路に適用できる事が、直ちに理解されるべきである。
【００６８】
上記の説明は、多くの詳細事項を含むが、これらは本発明の範囲を制限すると見なされるべきではなく、単に本発明の現在の好適な実施例の一部を示したものである。従って、当業者には明らかであろうが、本発明の範囲は他の実施例を完全に包含し、本発明の範囲は従って請求の範囲以外の何物にも制限されず、単数表記の要素の参照は明記されない限り「単一及び唯一」を意図するものではなく、むしろ「１つ以上」を意図する。以上に説明した好適な実施例の要素の、当業者に一般に既知の、全ての構造的及び機能的等価物は、言及することにより明らかに本願明細書に含まれ、本発明の請求項に含まれる。更に、本発明に包含されるので、装置又は方法に関し、本発明により解決されるべきそれぞれの及び全ての問題を記述する必要はない。更に、本開示の如何なる要素、部品、又は方法の段階も、前記要素、部品、又は方法の段階が請求項に明示的に引用されるか否かに関わらず、一般に適用されるとする。本願明細書の如何なる請求項も、要素が「の手段」という語を用いて明示的に引用されない限り、３５Ｕ．Ｓ．Ｃ．１１２、第６段落の定めるところに従う。
【図面の簡単な説明】
【００６９】
【図１】従来のＤＲＡＭコア構造の図である。
【図２】図１の従来のＤＲＡＭコア構造のタイミング図である。
【図３】従来の負のワード線方法のタイミング図である。
【図４】本発明の実施例による、相補型ドレイン構成のラッチ及びゲート制御方法を用いる、ＤＲＡＭコア構造の図である。
【図５】ＶＮ＜ＶＳＳを有する、図４のＤＲＡＭコア構造のタイミング図である。
【図６】本発明の実施例による、分散型センス及びリストアトランジスターを有する、ＤＲＡＭコア構造の図である。
【図７】本発明の特長の逆バイアス方法のタイミング図である。
【図８】本発明の特長のＤＲＡＭの負のワード線駆動方法の図である。
【図９】図８の負のワード線方法のタイミング図である。
【図１０】本発明の特長のＰＸ駆動構造の図である。
【図１１】図１０のＰＸ駆動構造のタイミング図である。
【図１】
2007504594.tif 000003
【図２】
2007504594.tif 000004
【図３】
2007504594.tif 000005
【図４】
2007504594.tif 000006
【図５】
2007504594.tif 000007
【図６】
2007504594.tif 000008
【図７】
2007504594.tif 000009
【図８】
2007504594.tif 000010
【図９】
2007504594.tif 000011
【図１０】
2007504594.tif 000012
【図１１】
2007504594.tif 000013
【手続補正書】
【提出日】平成18年8月30日(2006.8.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
従来のダイナミック・メモリー・コア回路の更なる欠点は、不必要な電力消費又は必要以上に長いアクセス時間である。
【特許文献１】米国特許第５，６４０，３５０号明細書
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2007504594.tif 000014
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2007504594.tif 000015
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2007504594.tif 000016
【手続補正書】
【提出日】平成18年9月21日(2006.9.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
従来のダイナミック・メモリー・コア回路の更なる欠点は、不必要な電力消費又は必要以上に長いアクセス時間である。
【特許文献１】米国特許第５，６４０，３５０号明細書
【特許文献２】米国特許出願第２００６／００６２０６１号明細書
【特許文献３】米国特許第５，４３４，８２２号明細書
【手続補正書】
【提出日】平成18年9月22日(2006.9.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
従来のダイナミック・メモリー・コア回路の更なる欠点は、不必要な電力消費又は必要以上に長いアクセス時間である。
【特許文献１】米国特許第５，６４０，３５０号明細書
【特許文献２】米国特許出願第２００６／００６２０６１号明細書
【特許文献３】米国特許第５，４３４，８２２号明細書
【特許文献４】米国特許第６，６０４，１５３号明細書
【特許文献５】米国特許第６，６４２，０９８号明細書
【国際調査報告】
2007504594.tif 000017