(57)【要約】集積回路（１００）の形成方法（９００）およびその構造を提供する。半導体基板（１０２）上にゲート誘電体（１０４）が形成され、ゲート誘電体（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）に浅いソース／ドレイン接合部（３０４）（３０６）が形成される。ゲート（１０６）の周りに側壁スペーサ（４０２）を形成する。この側壁スペーサ（４０２）を使用して、半導体基板（１０２）中に深いソース／ドレイン接合部（５０４）（５０６）が形成される。浅いソース／ドレイン接合部および深いソース／ドレイン接合部（５０４）（５０６）を形成した後、側壁スペーサ（４０２）上にシリサイドスペーサ（６１０）を形成する。シリサイドスペーサ（６１０）に隣接する深いソース／ドレイン接合部（５０４）（５０６）上にシリサイド（６０４）（６０６）を形成し、半導体基板（１０２）上に誘電体層（７０２）をたい積する。その後、誘電体層（７０２）においてシリサイド（６０４）（６０６）へのコンタクトを形成する。
2007504667.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１０２）を提供するステップと、
前記半導体基板（１０２）上にゲート誘電体（１０４）を形成するステップと、
前記ゲート誘電体（１０４）上にゲート（１０６）を形成するステップと、
前記ゲート（１０６）を使用して、前記半導体基板（１０２）に浅いソース／ドレイン接合部（３０４）を形成するステップと、
前記ゲート（１０６）の周りに側壁スペーサ（４０２）を形成するステップと、
前記側壁スペーサ（４０２）を使用して前記半導体基板（１０２）に深いソース／ドレイン接合部（５０４）を形成するステップと、
前記浅いソース／ドレイン接合部（３０４）および深いソース／ドレイン接合部（５０４）を形成するステップの後、前記側壁スペーサ（４０２）上にシリサイドスペーサ（６１０）を形成するステップと、
前記シリサイドスペーサ（６１０）に隣接する前記深いソース／ドレイン接合部（５０４）上にシリサイド（６０４）を形成するステップと、
前記半導体基板（１０２）上に誘電体層（７０２）をたい積するステップと、
前記誘電体層（７０２）において前記シリサイド（６０４）へのコンタクト（８０２）を形成するステップと、を含む、
集積回路（１００）の形成方法（９００）。
【請求項２】
前記側壁スペーサ（４０２）を形成するステップでは、第１間隔にわたり前記半導体基板（１０２）上に前記側壁スペーサ（４０２）が形成され、
前記シリサイドスペーサ（６１０）を形成するステップでは、第２間隔にわたり前記半導体基板（１０２）上に前記シリサイドスペーサ（６１０）が形成され、
前記第１間隔は、前記第２間隔よりも大きい、請求項１記載の方法。
【請求項３】
第１間隔にわたり前記半導体基板（１０２）上に浅いソース／ドレイン・ライナー（４０４）を形成するステップをさらに含み、
前記シリサイドスペーサ（６１０）を形成するステップは、第２間隔にわたり前記半導体基板（１０２）上に前記シリサイドスペーサ（６１０）を形成するステップであり、
前記第１間隔は、前記第２間隔よりも大きい、請求項１記載の方法。
【請求項４】
前記側壁スペーサ（４０２）を形成するステップでは、第１間隔にわたり前記半導体基板（１０２）上に前記側壁スペーサ（４０２）が形成され、
前記シリサイドスペーサ（６１０）を形成するステップは、第２間隔にわたり前記半導体基板（１０２）上に前記シリサイドスペーサ（６１０）を形成するステップであり、
前記第１間隔は、前記第２間隔以下である、請求項１記載の方法。
【請求項５】
浅いソース／ドレイン・ライナー（４０４）を前記半導体基板（１０２）上に第１間隔にわたり形成するステップをさらに有しており、
前記シリサイドスペーサ（６１０）を形成するステップは、第２間隔にわたり前記半導体基板（１０２）上に前記シリサイドスペーサ（６１０）を形成するステップであり、
前記第１間隔は、前記第２間隔以下である、請求項１記載の方法。
【請求項６】
半導体基板（１０２）と、
前記半導体基板（１０２）上のゲート誘電体（１０４）と、
前記ゲート誘電体（１０４）上のゲート（１０６）と、
前記ゲート（１０６）に隣接する、前記半導体基板（１０２）中の浅いソース／ドレイン接合部（３０４）と、
前記ゲート（１０６）の周りの側壁スペーサ（４０２）と、
前記側壁スペーサ（４０２）に隣接する、前記半導体基板（１０２）中の深いソース／ドレイン接合部（５０４）と、
前記浅いソース／ドレイン接合部（３０４）および深いソース／ドレイン接合部（５０４）上の前記側壁スペーサ（４０２）上の、非ドープ材料からなるシリサイドスペーサ（６１０）と、
前記シリサイドスペーサ（６１０）に隣接する前記深いソース／ドレイン接合部（５０４）上のシリサイド（６０４）（６０６）と、
前記半導体基板（１０２）上の誘電体層（７０２）と、
前記誘電体層（７０２）中の前記シリサイド（６０４）（６０６）へのコンタクトと、を含む、
集積回路（１００）。
【請求項７】
前記側壁スペーサ（４０２）は、第１間隔にわたり前記半導体基板（１０２）上にあり、
前記シリサイドスペーサ（６１０）は、第２間隔にわたり前記半導体基板（１０２）上にあり、
前記第１間隔は、前記第２間隔よりも大きい、請求項６記載の方法。
【請求項８】
前記半導体基板（１０２）上の第１間隔にわたる浅いソース／ドレイン・ライナー（４０４）をさらに有しており、
前記シリサイドスペーサ（６１０）は、第２間隔にわたり前記半導体基板（１０２）上にあり、
前記第１間隔は、前記第２間隔よりも大きい、請求項６記載の方法。
【請求項９】
前記側壁スペーサ（４０２）は、第１間隔にわたり前記半導体基板（１０２）上にあり、
前記シリサイドスペーサ（６１０）は、第２間隔にわたり前記半導体基板（１０２）上にあり、
前記第１間隔は、前記第２間隔以下である、請求項６記載の方法。
【請求項１０】
前記半導体基板（１０２）上の第１間隔にわたる浅いソース／ドレイン・ライナー（４０４）をさらに有しており、
前記シリサイドスペーサ（６１０）は、第２間隔にわたり前記半導体基板（１０２）上にあり、
前記第１間隔は、前記第２間隔以下である、請求項６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体技術に関し、さらに詳しくは、半導体デバイスにおけるシリサイド化に関する。
【背景技術】
【０００２】
現在、生活のほとんどあらゆる面で電子製品が使用されており、これらの電子製品の中核をなすものが集積回路である。集積回路は、ＣＤプレーヤーやカメラから電子レンジまであらゆるものに使用されている。
現在、生活のほとんどあらゆる面で電子製品が使用されており、これらの電子製品の中核をなすものが、集積回路である。集積回路は、航空機やテレビ受像機から腕時計まであらゆるものに使用されている。
【０００３】
半導体ウェーハ完成品を製造するために、数百、場合によっては、数千もの精密制御プロセスを調整する必要がある極めて複雑なシステムによって、シリコンウェーハ中およびシリコンウェーハ上に集積回路が作られる。半導体ウェーハ完成品の各々は、数百から数万の集積回路を有し、各々には数百または数千ドルの価値がある。
【０００４】
集積回路は、数百または数百万の個々のコンポーネントから構成されている。１つの一般的なコンポーネントは、半導体集積回路である。現在使用されている最も一般的かつ重要な半導体技術はシリコンベースのものであり、最も好ましいシリコンベースの半導体デバイスは、相補型金属酸化膜半導体(CMOS:Complementary Metal Oxide Semiconductor)集積回路である。
【０００５】
ＣＭＯＳ集積回路の主要な要素は、一般的に、集積回路部分を遮断する浅いトレンチ酸化物分離領域を有するシリコン基板からなる。この集積回路部分は、シリコン基板上に、酸化シリコンゲート上のポリシリコンゲート、いわゆるゲート酸化物を含む。ポリシリコンゲートの両側のシリコン基板は、導電性になるようにわずかにドープされる。シリコン基板の低ドープ領域を、「浅いソース／ドレイン接合部」と呼び、これは、ポリシリコンゲート下方のチャネル領域によって分離される。ポリシリコンゲートの側部にある「側壁スペーサ」と呼ばれる湾曲した酸化シリコンまたは窒化シリコンスペーサにより、さらなるドーピングがたい積して、「深いソース／ドレイン接合部」と呼ばれる浅いソース／ドレイン接合部のより高ドープの領域を形成できる。浅いおよび深いソース／ドレイン接合部を、総称して「ソース／ドレイン接合部」と呼ぶ。
【０００６】
集積回路を完成するために、ポリシリコンゲート、湾曲した側壁スペーサおよびシリコン基板を覆うように酸化シリコン誘電体層がたい積される。集積回路に電気的接続を与えるように、酸化シリコン誘電体層において、ポリシリコンゲートおよびソース／ドレイン接合部まで開口部がエッチングされる。この開口部は金属で充填され、電気コンタクトを形成する。集積回路を完成するために、コンタクトは、誘電材料の外側へのさらなる誘電材料レベルにあるさらなる配線レベルに接続される。
【０００７】
動作中、ポリシリコンゲートに対するゲートコンタクトへの入力信号が、一方のソース／ドレインコンタクトから一方のソース／ドレイン接合部、他方のソース／ドレイン接合部へのチャネルを介して、他方のソース／ドレインコンタクトへの電流の流れを制御する。
【０００８】
半導体ウェーハのシリコン基板上にゲート酸化物層を熱成長させ、ゲート酸化物層上にポリシリコン層を形成することによって、集積回路が製造される。酸化物層およびポリシリコン層は、それぞれゲート酸化物およびポリシリコンゲートを形成するために、パターン化されエッチングされる。このゲート酸化物およびポリシリコンゲートは次に酸化物ライナーによって被覆され、シリコン基板の表面にホウ素またはリン不純物原子をイオン注入することによって、浅いソース／ドレイン領域を形成すべく、マスクとして使用される。このイオン注入の後、７００℃を超える高温アニールにより、浅いソース／ドレイン接合部を形成するために、注入した不純物原子を活性化する。
【０００９】
ゲート酸化物およびポリシリコンゲートの側面の周りに側壁スペーサを形成するために、窒化シリコン層がたい積されエッチングされる。側壁スペーサ、ゲート酸化物およびポリシリコンゲートは、ホウ素やリン不純物原子を、浅いソース／ドレイン接合部内およびこれらの接合部を介してシリコン基板の表面内にイオン注入することによって、従来のソース／ドレイン領域に対してマスクとして使用される。イオン注入後、再度、７００℃を超える高温アニールにより、Ｓ／Ｄ接合部を形成するために、注入された不純物原子を活性化する。
【００１０】
集積回路の形成後、集積回路上に酸化シリコン誘電体層がたい積され、ソース／ドレイン接合部およびポリシリコンゲートまでコンタクト開口部がエッチングされる。次いでこのコンタクト開口部は導電性金属で充てんされ、他の層間絶縁層（ＩＬＤ）に導電ワイヤを形成することによって相互接続される。
【００１１】
集積回路のサイズの小型化に伴い、金属コンタクトとシリコン基板またはポリシコンとの間の電気抵抗が、集積回路の性能に悪影響を及ぼすレベルまで高まることが分かっている。電気抵抗を低下させるためには、金属コンタクトとシリコン基板またはポリシリコンとの間に、遷移材料を形成する。最良の遷移材料は、コバルトシリサイド（Cosi2）およびチタンシリサイド（TiSi2）であることが分かっている。
【００１２】
シリサイドは、ソース／ドレイン接合部およびポリシリコンゲートの上方のシリコン基板上に、薄いコバルトまたはチタン層を最初に適用することによって形成される。８００℃を超える温度で１つ以上のアニールステップにこの半導体ウェーハを晒し、これによりコバルトまたはチタンをシリコンおよびポリシリコンと選択的に反応させて金属シリサイドを形成する。このプロセスを一般的に、「シリサイド化」と呼ぶ。浅いトレンチ酸化物および側壁スペーサは、シリサイドを形成するように反応しないので、このシリサイドは、ソース／ドレイン接合部およびポリシリコンゲート上に整合される。このため、このプロセスを「自己整合シリサイド化」、いわゆる「サリサイド化」とも呼ぶ。
【００１３】
しかしながら、既存のシリサイド化およびサリサイド化によって、金属コンタクトをシリコンに接続することについての問題のすべてが解消されているわけではない。
【００１４】
これらの問題は、ゲート−ソース／ドレイン接合部のショート回路を含むが、これに限定されるものではない。
【００１５】
長期にわたってこれらの問題の解決策が必要とされているが、従来の研究開発では何ら解決策が教示または提示されておらず、したがって、これらの問題の解決策は、当業者が長年成し遂げられなかったものである。
【発明の開示】
【００１６】
本発明は、集積回路を形成する方法およびその構造を提供する。半導体基板上にゲート誘電体（１０４）を形成し、このゲート誘電体上にゲートを形成する。半導体基板に浅いソース／ドレイン接合部を形成する。ゲートの周りに側壁スペーサを形成する。この側壁スペーサを使用して半導体基板に深いソース／ドレイン接合部を形成する。浅いソース／ドレイン接合部および深いソース／ドレイン接合部を形成した後、側壁スペーサ上にシリサイドスペーサを形成する。シリサイドスペーサに隣接する深いソース／ドレイン接合部上に、シリサイドを形成する。半導体基板上に誘電体層をたい積する。それから、誘電体層においてシリサイドへのコンタクトを形成する。
このようにして、ゲートとソース／ドレイン接合部間の短絡問題を解決する。
【００１７】
本発明のいくつかの実施形態には、上述したものに加え、またはそれらの代わりに他の利点がある。これらの利点は、添付の図面を参照しながら以下の詳細な記載を読むことにより、当業者らに明らかになるであろう。
【発明を実施するための最良の形態】
【００１８】
以下の記載において、本発明の完全な理解が得られるように、細部の説明を多数記載する。しかしながら、これらの詳細を用いずに本発明が実施できることは、当業者には明らかであろう。本発明を不明瞭にしないためにも、いくつかの既知の構成およびプロセスステップは詳細には開示していない。さらに、装置の実施形態を示す図面は、部分的概略図であり、一定の縮尺で描かれたものではなく、特に、寸法の一部は明確に表すためのものであって、図面において誇張して表されたものもある。同一の番号は、すべての図面において、同一の要素に関して使用される。
【００１９】
本願明細書において使用される「水平（ｈｏｒｉｚｏｎｔａｌ）」という用語は、基板またはウェハに対して平行な面として定義される。「垂直（ｖｅｒｔｉｃａｌ）」という用語は、すでに定義した水平に対して垂直な方向をさす。「〜の上に（ｏｎ）」、「〜の上方に（ａｂｏｖｅ）」、「〜の下方に（ｂｅｌｏｗ）」、「下部（ｂｏｔｔｏｍ）」、「上部（ｔｏｐ）」、「側部（ｓｉｄｅ）」（「側壁」のように）、「より高い（ｈｉｇｈｅｒ）」、「より低い（ｌｏｗｅｒ）」、「〜の上に（ｏｖｅｒ）」および「〜の下に（ｕｎｄｅｒ）」などの用語は、水平面に対して定義される。
【００２０】
図１は、本発明による製造の中間ステージにある集積回路１００を示す。
【００２１】
この中間ステージを形成するために、シリコンなどの材料からなる半導体基板１０２上に酸化シリコンなどのゲート誘電体層をたい積し、このゲート誘電体層上にポリシリコンなどの導電性ゲート層をたい積する。これらの層は、ゲート誘電体層１０４およびゲート１０６を形成するようにパターン化されエッチングされる。半導体基板１２０は、浅いトレンチ分離（ＳＴＩ：ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）１０８を形成するためにさらにパターン化され、エッチングされ、酸化シリコン材料で充填される。
【００２２】
図２は、図１に示される構造の上側にライナー２０２をたい積した状態を示す。ライナー２０２は、通常酸化シリコンで形成され、半導体基板１０２、ゲート誘電体１０４およびゲート１０６およびＳＴＩ１０８を覆う。ライナー２０２は、エッチストップ材料または注入保護材料からなり得る。
【００２３】
図３は、浅いソース／ドレイン接合部３０４および３０６を形成すべく、図２に示される構造にイオン注入３０２を行っている状態を示す。
【００２４】
ゲート１０６およびゲート誘電体１０４は、半導体基板１０２の表面にホウ素またはリンの不純物原子のイオン注入３０２によって、浅いソース／ドレイン接合部３０４および３０６を形成するためのマスクとして作用する。イオン注入３０２の後、７００℃を超える高温アニールにより注入された不純物原子を活性化して、浅いソース／ドレイン接合部３０４および３０６を形成する。
【００２５】
図４は、側壁スペーサ４０２および浅いソース／ドレインライナー４０４の形成後における図３の構造を示す。
【００２６】
通常窒化シリコンで形成される側壁スペーサ層が、側壁スペーサ４０２の湾曲形状を形成するようにたい積され、エッチングされる。
この側壁スペーサ４０２のエッチングはまた、図２のライナー２０２をエッチングするとともに浅いソース／ドレイン領域上にライナー２０２を残し、浅いソース／ドレインライナー４０４を形成する。
【００２７】
深いソース／ドレイン接合部５０４および５０６を形成すべく、図４に示される構造にイオン注入５０２を行っている状態を示す。
【００２８】
側壁スペーサ４０２、ゲート１０６およびＳＴＩ１０８は、ホウ素やリンの不純物原子を、それぞれ浅いソース／ドレイン領域３０４および３０６内およびこれらの接合部を介して半導体基板１０２の表面中へのイオン注入５０２によって、深いソース／ドレイン領域を形成するためのマスクとして作用する。イオン注入５０２の後、再度注入された不純物原子を活性化するために７００℃を超える高温アニールを行うことにより、深いソース／ドレイン接合部５０４および５０６を形成する。
【００２９】
図６に、本発明による、それぞれシリサイド６０４、６０６および６０８と呼ばれるシリサイドの層の形成時に使用されるたい積プロセス６０２を示す。
シリサイド６０４および６０６は、それぞれ深いソース／ドレイン接合部５０４および５０６上にわたり、半導体基板１０２のシリコンに対して形成され、シリサイド６０８は、ゲート１０６のポリシリコンに対して形成される。
【００３０】
シリサイドを形成するには３つの方法がある。
第１つの技術においては、たい積プロセス６０２により、露出されたシリコン部分（単結晶および多結晶シリコンの両方）上に純金属をたい積する。その後、金属はシリコンと反応し、第１の相の金属リッチシリサイドとして知られているものを形成する。次いで、反応していない金属を除去し、その後既存の第１の相の生成物が下地のシリコンと再度反応し、第２の相であるシリコンリッチシリサイドを形成する。
第２の技術においては、たい積プロセス６０２は、金属およびシリコンの両方を露出したシリコンに同時蒸着することを伴う。金属およびシリコンの両方は、例えば、電子ビームによって気化される。次いで、気化された蒸気は、ウェーハ上へシリコン全体にわたって引き込まれる。
第３の技術においては、たい積プロセス６０２には金属およびシリコンの両方をシリコン表面に同時スパッタリングが含まれる。同時スパッタリングは、金属およびシリコン材料を複合ターゲットまたは別々のターゲットから物理的に取り除いた後、複合材料をウェハの方へ向けることが必要である。
【００３１】
浅いソース／ドレイン接合部、例えば、接合部深さがおよそ１０００オングストローム（Å）を有する最新の半導体デバイスでは、従来のサリサイド化プロセスが問題となっている。特に、このようなサリサイド化プロセス中には既存のソース／ドレイン領域の一部が消費されてしまう。
【００３２】
コバルトが耐熱金属として使用される場合、金属シリサイド化されるプロセスではその厚みの約２倍のシリコンを消費する。例えば、１００Åのコバルト層では約１０３Åのシリコンを消費する。このような消費は、ソース／ドレイン接合部に存在するドーパントを低減させるように作用し、ソース／ドレイン接合部の電気性能特徴に悪影響を及ぼすこともあり、最終的に、集積回路の性能を劣化してしまう。
【００３３】
耐熱金属がチタンである場合、集積回路の小型化に伴って側壁スペーサが小さくなるため、金属コンタクト間にチタンシリサイドが形成されることで、ポリシリコンゲートとソース／ドレイン接合部との間に静電結合された、または完全に導電性の経路が生じ、同様に、集積回路の性能が劣化してしまう。
【００３４】
本発明は、さまざまなメタルシリサイドとともに使用することができるが、ニッケルシリサイドが多くの望ましい特徴を有することが分かっている。
【００３５】
しかしながら、ニッケルシリサイドでは、ゲートとソース／ドレイン間の短絡という問題があることがさらに知られている。この短絡は、浅いソース／ドレイン・ライナー４０４の下の、半導体基板１０２の表面に沿った深いソース／ドレイン接合部５０４、５０６からゲート絶縁層１０４へのニッケルシリサイドの拡散が原因であることが発見されている。
【００３６】
図５の構造にさらなるスペーサ層を加え、このスペーサ層をシリサイド化スペーサ６１０として形成することによって、シリサイドがゲート１０６に拡散することを防ぐことにより、短絡問題をなくすことが可能であることが発見されている。
【００３７】
ソース／ドレイン接合部３０４、３０６、５０４および５０６が形成され、また、浅いソース／ドレイン・ライナー４０４および側壁スペーサ４０２が形成された後、シリサイド化スペーサ６１０が形成されるので、このプロセスは、通常の半導体プロセスに簡単に追加することができ、また、集積回路の性能に影響を与えない。
【００３８】
さらなる実施形態の一例においては、浅いソース／ドレイン・ライナー４０４は、この処理中の早い段階で除去される。また、側壁スペーサ４０２はゲート１０６および半導体基板１０２のすぐ上にある。
短絡に至るまでの拡散距離が増加したことから、短絡が生じにくくなっている。
【００３９】
浅いソース／ドレイン・ライナー４０４または側壁スペーサ４０２が、８００Åの第１間隔にわたり半導体基板１０２と接している実施形態においては、シリサイド化スペーサ６１０は、７００Åの第２間隔にわたり半導体基板１０２と接することになるであろう（すなわち、この第１間隔は第２間隔よりも大きい）。
【００４０】
浅いソース／ドレイン・ライナー４０４または側壁スペーサ４０２が、第１間隔にわたり半導体基板１０２に接しており、シリサイド化スペーサ６１０が、第１間隔以上である第２間隔にわたり半導体基板１０２と接していることが望ましい。
しかしながら、この第１間隔は深いソース／ドレイン接合部５０４および５０６の所望のインプラント位置によって決定され、第２間隔は集積回路１００を可能な限り小さく維持する一方でＳＴＩ１０８内のシリサイド６０４および６０６を最大限にする必要性によって制限されているので、以上のように構成することが難しい場合がある。
【００４１】
ソース／ドレイン接合部３０４、３０６、５０４および５０６に対する制御を維持するために、シリサイドスペーサ６１０は、酸化シリコン、窒化ケイ素またはシリコン酸化窒化物のような非ドープ材料とする。
【００４２】
図７は、シリサイド６０４、６０６および６０８と、側壁スペーサ４０２と、ＳＴＩ１０８との上に、誘電体層７０２をたい積した後の図６の構造を示している。
【００４３】
さまざまな実施形態において、誘電体層７０２は、誘電率が４．２〜３．９である、酸化シリコン（ＳｉＯｘ）、テトラエチルオルトシリケート（ＴＥＯＳ）、ボロフォスフォシリケート（ＢＰＳＧ）ガラスなどの中誘電率材料、または誘電率が３．９〜２．５である、フッ素化テトラエチルオルトシリケート（ＦＴＥＯＳ）、水素シルセスキオキサン（ＨＳＱ）、ビス−ベンゾシクロブテン（ＢＣＢ）、テトラメチルオルトシリケート（ＴＭＯＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシロキサン（ＨＭＤＳ）、ＳＯＢ（trimethylsili borxle)、ジアセトキシジｔｅｒｔブトシロキサン（ＤＡＤＢＳ: diaceloxyditerliarybutosiloxane）、トリメチルシリルリン酸（ＳＯＰ）などの低誘電率材料のものである。誘電率が２．５を下回る利用可能な超低誘電率の誘電体材料は、市販されているＴｅｆｌｏｎ−ＡＦ、Ｔｅｆｌｏｎマイクロエマルジョン、ポリイミドナノフォーム、シリカエーロゲル、シリカキセロゲルおよびメソポーラスシリカを含む。ストップ層およびキャップ層（使用されている場合）は、窒化シリコン（ＳｉｘＮｘ）または酸窒化シリコン（ＳｉＯＮ）などの材料のものである。
【００４４】
図８は、金属コンタクト８０２、８０４および８０６の形成後の図７の構造を示している。
【００４５】
金属コンタクト８０２、８０４および８０６は、シリサイド６０４、６０６および６０８にそれぞれ電気的に接続され、深いソース／ドレイン接合部５０４、ゲート１０６および深いソース／ドレイン接合部５０６にそれぞれ接続される。
【００４６】
さまざまな実施形態において、金属コンタクト８０２、８０４および８０６は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、それらの合金およびそれらの化合物からなるものである。他の実施形態において、金属コンタクト８０２、８０４および８０６は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、それらの合金およびそれらの化合物などの金属からなるものであり、上記元素の１つ以上は、それらの周りに拡散障壁を有する。
【００４７】
図９は、本発明による方法９００の簡単なフローチャートを示す。
この方法９００は、ステップ９０２において半導体基板を提供し、ステップ９０４において半導体基板上にゲート誘電体を形成し、ステップ９０６においてゲート誘電体上にゲートを形成し、ステップ９０８においてゲートを使用して半導体基板に浅いソース／ドレイン接合部を形成し、ステップ９１０においてゲートの周りに側壁スペーサを形成し、ステップ９１２において側壁スペーサを使用して半導体基板に深いソース／ドレイン接合部を形成し、ステップ９１４において浅いソース／ドレイン接合部および深いソース／ドレイン接合部を形成した後、側壁スペーサ上にシリサイドスペーサを形成し、ステップ９１８において半導体基板上に誘電体層をたい積し、ステップ９２０において誘電体層においてシリサイドへのコンタクトを形成する。
【００４８】
特定のベストモードとともに本発明を記載してきたが、上述した記載を考慮しながら、多数の代替例、修正例および変更例が当業者に明らかになるであろうことを理解されたい。したがって、特許請求の範囲の趣旨および範囲内のこのようなすべての代替例、修正例および変更例を包含することが意図される。上記に記載し、または添付の図面に示したすべての事項は、例示的かつ非制限的な意味で解釈されるべきである。
【図面の簡単な説明】
【００４９】
【図１】本発明による製造の中間ステージにある集積回路の説明図。
【図２】その上にライナー層をたい積した図１の構造の説明図。
【図３】浅いソース／ドレイン接合部を形成するためのイオン注入中の図２の構造の説明図。
【図４】側壁スペーサを形成した後の図３の構造の説明図。
【図５】深いソース／ドレイン接合部を形成するためのイオン注入中の図４の構造の説明図。
【図６】シリサイドの形成中の図５の構造の説明図。
【図７】シリサイド、側壁スペーサ、および浅いトレンチ分離上に誘電体層をたい積した後の図６の構造の説明図。
【図８】金属コンタクトを形成した後の図７の構造の説明図。
【図９】本発明によるシリサイド製造方法の簡易フローチャート。
【図１】
2007504667.tif 000003
【図２】
2007504667.tif 000004
【図３】
2007504667.tif 000005
【図４】
2007504667.tif 000006
【図５】
2007504667.tif 000007
【図６】
2007504667.tif 000008
【図７】
2007504667.tif 000009
【図８】
2007504667.tif 000010
【図９】
2007504667.tif 000011
【手続補正書】
【提出日】平成17年7月4日(2005.7.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板（１０２）を提供するステップと、
前記半導体基板（１０２）上にゲート誘電体（１０４）を形成するステップと、
前記ゲート誘電体（１０４）上にゲート（１０６）を形成するステップと、
前記半導体基板（１０２）上に浅いソース／ドレイン・ライナー（４０４）を形成するステップと、
前記ゲート（１０６）を使用して、前記半導体基板（１０２）に浅いソース／ドレイン接合部（３０４）を形成するステップと、
前記ゲート（１０６）の周りに側壁スペーサ（４０２）を形成するステップと、
前記側壁スペーサ（４０２）を使用して前記半導体基板（１０２）に深いソース／ドレイン接合部（５０４）を形成するステップと、
前記浅いソース／ドレイン接合部（３０４）および深いソース／ドレイン接合部（５０４）を形成するステップの後、前記側壁スペーサ（４０２）上にシリサイドスペーサ（６１０）を形成するステップと、
前記シリサイドスペーサ（６１０）に隣接する前記深いソース／ドレイン接合部（５０４）上にシリサイド（６０４）を形成するステップと、
前記半導体基板（１０２）上に誘電体層（７０２）をたい積するステップと、
前記誘電体層（７０２）において前記シリサイド（６０４）へのコンタクト（８０２）を形成するステップと、を含む、
集積回路（１００）の形成方法（９００）。
【請求項２】
前記側壁スペーサ（４０２）を形成するステップでは、第１間隔にわたり前記半導体基板（１０２）上に前記側壁スペーサ（４０２）が形成され、
前記シリサイドスペーサ（６１０）を形成するステップでは、第２間隔にわたり前記半導体基板（１０２）上に前記シリサイドスペーサ（６１０）が形成され、
前記第１間隔は、前記第２間隔よりも大きい、請求項１記載の方法。
【請求項３】
前記浅いソース／ドレイン・ライナー（４０４）を形成するステップは、第１間隔にわたり前記半導体基板（１０２）上に浅いソース／ドレイン・ライナー（４０４）を形成するステップをさらに含み、
前記シリサイドスペーサ（６１０）を形成するステップは、第２間隔にわたり前記半導体基板（１０２）上に前記シリサイドスペーサ（６１０）を形成するステップであり、
前記第１間隔は、前記第２間隔よりも大きい、請求項１記載の方法。
【請求項４】
前記側壁スペーサ（４０２）を形成するステップでは、第１間隔にわたり前記半導体基板（１０２）上に前記側壁スペーサ（４０２）が形成され、
前記シリサイドスペーサ（６１０）を形成するステップでは、第２間隔にわたり前記半導体基板（１０２）上に前記シリサイドスペーサ（６１０）が形成され、
前記第１間隔は、前記第２間隔以下である、請求項１記載の方法。
【請求項５】
前記浅いソース／ドレイン・ライナー（４０４）を形成するステップは、第１間隔にわたり前記浅いソース／ドレイン・ライナー（４０４）を前記半導体基板（１０２）上に形成するステップをさらに有しており、
前記シリサイドスペーサ（６１０）を形成するステップは、第２間隔にわたり前記半導体基板（１０２）上に前記シリサイドスペーサ（６１０）を形成するステップであり、
前記第１間隔は、前記第２間隔以下である、請求項１記載の方法。
【請求項６】
半導体基板（１０２）と、
前記半導体基板（１０２）上のゲート誘電体（１０４）と、
前記ゲート誘電体（１０４）上のゲート（１０６）と、
前記半導体基板（１０２）上の浅いソース／ドレイン・ライナー（４０４）と、
前記ゲート（１０６）に隣接する、前記半導体基板（１０２）中の浅いソース／ドレイン接合部（３０４）と、
前記ゲート（１０６）の周りの側壁スペーサ（４０２）と、
前記側壁スペーサ（４０２）に隣接する、前記半導体基板（１０２）中の深いソース／ドレイン接合部（５０４）と、
前記浅いソース／ドレイン接合部（３０４）および深いソース／ドレイン接合部（５０４）上の前記側壁スペーサ（４０２）上の、非ドープ材料からなるシリサイドスペーサ（６１０）と、
前記シリサイドスペーサ（６１０）に隣接する前記深いソース／ドレイン接合部（５０４）上のシリサイド（６０４）（６０６）と、
前記半導体基板（１０２）上の誘電体層（７０２）と、
前記誘電体層（７０２）中の前記シリサイド（６０４）（６０６）へのコンタクトと、を含む、
集積回路（１００）。
【請求項７】
前記側壁スペーサ（４０２）は、第１間隔にわたり前記半導体基板（１０２）上にあり、
前記シリサイドスペーサ（６１０）は、第２間隔にわたり前記半導体基板（１０２）上にあり、
前記第１間隔は、前記第２間隔よりも大きい、請求項６記載の方法。
【請求項８】
前記浅いソース／ドレイン・ライナー（４０４）は、第１間隔にわたり前記半導体基板（１０２）上にあり、
前記シリサイドスペーサ（６１０）は、第２間隔にわたり前記半導体基板（１０２）上にあり、
前記第１間隔は、前記第２間隔よりも大きい、請求項６記載の方法。
【請求項９】
前記側壁スペーサ（４０２）は、第１間隔にわたり前記半導体基板（１０２）上にあり、
前記シリサイドスペーサ（６１０）は、第２間隔にわたり前記半導体基板（１０２）上にあり、
前記第１間隔は、前記第２間隔以下である、請求項６記載の方法。
【請求項１０】
前記浅いソース／ドレイン・ライナー（４０４）は、第１間隔にわたり前記半導体基板（１０２）上にあり、
前記シリサイドスペーサ（６１０）は、第２間隔にわたり前記半導体基板（１０２）上にあり、
前記第１間隔は、前記第２間隔以下である、請求項６記載の方法。  
【国際調査報告】
2007504667.tif 000012
2007504667.tif 000013
2007504667.tif 000014