(57)【要約】【課題】トレンチゲート構造の半導体装置において、アライメントマークを用いて正確に位置合わせをすることのできる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板１１０に、薄膜１３０を成膜する工程と、薄膜１３０の上のスクライブ領域１０２のアライメントマーク１１１、１１２が形成されている部分に、開口部１４１ａを有する第１のレジストパターン１４１を形成する工程と、開口部１４１ａにおける薄膜１３０を除去する工程と、第１のレジストパターン１４１を除去する工程と、アライメントマーク１１１、１１２及び薄膜１３０を覆うフォトレジスト１５０を塗布する工程と、アライメントマーク１１１、１１２を用いて位置合わせを行い、フォトレジスト１５０を露光することにより、デバイス領域１０１に開口部１５１ａを有する第２のレジストパターン１５１を形成する工程と、を有する。【選択図】  図１２
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【特許請求の範囲】
【請求項１】
スクライブ領域に凸状または凹状のアライメントマークが形成され、デバイス領域にトレンチが形成されている半導体基板に、薄膜を成膜する工程と、
前記薄膜の上の前記スクライブ領域の前記アライメントマークが形成されている部分に、開口部を有する第１のレジストパターンを形成する工程と、
前記第１のレジストパターンの前記開口部における前記薄膜を除去する工程と、
前記第１のレジストパターンを除去する工程と、
前記アライメントマーク及び前記薄膜を覆うフォトレジストを塗布する工程と、
前記アライメントマークを用いて位置合わせを行い、前記フォトレジストを露光することにより、前記デバイス領域に開口部を有する第２のレジストパターンを形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記半導体基板は、炭化珪素結晶基板であり、
前記薄膜は、ポリシリコン膜である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記薄膜を成膜する工程の前に、前記アライメントマーク及び前記トレンチの表面に絶縁膜を形成する工程を有する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記薄膜を成膜した後、前記薄膜をエッチバックにより一部除去する工程を有し、
前記第１のレジストパターンは、エッチバックされた前記薄膜の上に形成される請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記薄膜の膜厚は、前記トレンチの深さよりも厚い請求項２から請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記薄膜を除去する工程におけるエッチングは、ケミカルドライエッチングである請求項２から請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記薄膜を除去する工程におけるエッチングは、炭化珪素または酸化シリコンに対するポリシリコンのエッチングレートが１０以上である請求項２から請求項６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、従来から半導体装置に幅広く用いられている珪素に比べてバンドギャップが広いことから、高耐圧の半導体装置等に用いられている。このような炭化珪素を用いた炭化珪素半導体装置を製造する工程には、位置合わせを行いイオン注入やエッチング等を行う工程がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−２１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようなイオン注入やエッチング等を行う工程では、アライメントマークを基準に位置合わせを行った後、イオン注入やエッチング等を行う。炭化珪素半導体装置においては、アライメントマークは、炭化珪素基板の表面に形成された所定の形状の凹部や凸部により形成されている。一方、炭化珪素半導体装置を製造する工程には、ポリシリコン（Ｓｉ）等の成膜を行う成膜工程があり、成膜工程では、アライメントマークの上にもポリシリコン膜が成膜される。成膜工程を行った後、アライメントマークを用いた位置合わせを行う場合には、炭化珪素基板の表面に形成されているアライメントマークを露出させる必要があるため、成膜されたポリシリコン膜をエッチバックにより除去する。しかしながら、エッチバックを行っても、アライメントマークの周囲のポリシリコン等を完全には除去することができず、この場合にはアライメントマークを認識をすることが困難となり、アライメントマークを用いた正確な位置合わせを行うことができない。
【０００５】
このため、ポリシリコン等の成膜工程を有していても、アライメントマークを用いて正確に位置合わせをすることのできる半導体装置の製造方法が求められる。
【課題を解決するための手段】
【０００６】
本実施形態の一観点によれば、半導体装置の製造方法は、スクライブ領域に凸状または凹状のアライメントマークが形成され、デバイス領域にトレンチが形成されている半導体基板に、薄膜を成膜する工程を有する。そして、薄膜の上のスクライブ領域のアライメントマークが形成されている部分に、開口部を有する第１のレジストパターンを形成する工程と、第１のレジストパターンの開口部における前記薄膜を除去する工程と、第１のレジストパターンを除去する工程を有する。更に、アライメントマーク及び薄膜を覆うフォトレジストを塗布する工程と、アライメントマークを用いて位置合わせを行い、フォトレジストを露光することにより、デバイス領域に開口部を有する第２のレジストパターンを形成する工程を有する。
【発明の効果】
【０００７】
本開示によれば、ポリシリコン等の成膜工程を有する半導体装置の製造方法において、アライメントマークを用いて正確に位置合わせをすることができる。
【図面の簡単な説明】
【０００８】
【図１】図１はアライメントマークを用いた半導体装置の製造方法の説明図（１）である。
【図２】図２はアライメントマークを用いた半導体装置の製造方法の説明図（２）である。
【図３】図３はアライメントマークを用いた半導体装置の製造方法の説明図（３）である。
【図４】図４はアライメントマークを用いた半導体装置の製造方法の説明図（４）である。
【図５】図５は本開示の第１の実施形態の半導体装置の製造方法の説明図（１）である。
【図６】図６は本開示の第１の実施形態の半導体装置の製造方法の説明図（２）である。
【図７】図７は本開示の第１の実施形態の半導体装置の製造方法の説明図（３）である。
【図８】図８は本開示の第１の実施形態の半導体装置の製造方法の説明図（４）である。
【図９】図９は本開示の第１の実施形態の半導体装置の製造方法の説明図（５）である。
【図１０】図１０は本開示の第１の実施形態の半導体装置の製造方法の説明図（６）である。
【図１１】図１１は本開示の第１の実施形態の半導体装置の製造方法の説明図（７）である。
【図１２】図１２は本開示の第１の実施形態の半導体装置の製造方法の説明図（８）である。
【図１３】図１３は本開示の第１の実施形態の半導体装置の製造方法の説明図（９）である。
【図１４】図１４は本開示の第１の実施形態の半導体装置の製造方法の説明図（１０）である。
【図１５】図１５は本開示の第１の実施形態の半導体装置の製造方法の説明図（１１）である。
【図１６】図１６は本開示の第２の実施形態の半導体装置の製造方法の説明図（１）である。
【図１７】図１７は本開示の第２の実施形態の半導体装置の製造方法の説明図（２）である。
【図１８】図１８は本開示の第２の実施形態の半導体装置の製造方法の説明図（３）である。
【図１９】図１９は本開示の第２の実施形態の半導体装置の製造方法の説明図（４）である。
【図２０】図２０は本開示の第２の実施形態の半導体装置の製造方法の説明図（５）である。
【図２１】図２１は本開示の第２の実施形態の半導体装置の製造方法の説明図（６）である。
【図２２】図２２は本開示の第２の実施形態の半導体装置の製造方法の説明図（７）である。
【図２３】図２３は本開示の第２の実施形態の半導体装置の製造方法の説明図（８）である。
【図２４】図２４は本開示の第２の実施形態の半導体装置の製造方法の説明図（９）である。
【図２５】図２５は本開示の第２の実施形態の半導体装置の製造方法の説明図（１０）である。
【図２６】図２６は本開示の第２の実施形態の半導体装置の製造方法の説明図（１１）である。
【図２７】図２７は本開示の第２の実施形態の半導体装置の製造方法の説明図（１２）である。
【発明を実施するための形態】
【０００９】
実施するための形態について、以下に説明する。
【００１０】
［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。また本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。ここで結晶学上の指数が負であることは、通常、数字の上に"−"（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現している。また、本開示のエピタキシャル成長は、ホモエピタキシャル成長である。
【００１１】
〔１〕  本開示の一態様に係る半導体装置は、スクライブ領域に凸状または凹状のアライメントマークが形成され、デバイス領域にトレンチが形成されている半導体基板に、薄膜を成膜する工程と、前記薄膜の上の前記スクライブ領域の前記アライメントマークが形成されている部分に、開口部を有する第１のレジストパターンを形成する工程と、前記第１のレジストパターンの前記開口部における前記薄膜を除去する工程と、前記第１のレジストパターンを除去する工程と、前記アライメントマーク及び前記薄膜を覆うフォトレジストを塗布する工程と、前記アライメントマークを用いて位置合わせを行い、前記フォトレジストを露光することにより、前記デバイス領域に開口部を有する第２のレジストパターンを形成する工程と、を有する。
【００１２】
トレンチゲート構造の炭化珪素半導体装置を製造する際には、凸状または凹状のアライメントマークが形成されている炭化珪素単結晶基板に、トレンチに埋め込むためのポリシリコン膜を成膜し、エッチバックによりポリシリコン膜を除去する工程がある。しかしながら、トレンチに埋め込まれているポリシリコンを除去することなく、凸状または凹状のアライメントマーク及びその周辺のポリシリコン膜をエッチバックにより均一に除去することは困難である。このため、凸状のアライメントマークの周囲や凹状のアライメントマークの内部にポリシリコンが残り、凸状または凹状のアライメントマークの位置を正確に認識することができず、アライメントマークを用いた正確な位置合わせを行うことができない。
【００１３】
本発明は、このような知見に基づくものである。具体的には、ポリシリコン膜を成膜した後、デバイス領域に形成されたポリシリコン膜を除去することなく、スクライブ領域のポリシリコン膜を除去する。これにより、凸状のアライメントマークの周囲や凹状のアライメントマークの内部のポリシリコンが完全に除去されるため、凸状または凹状のアライメントマークの位置を正確に認識することが可能となる。よって、アライメントマークを用いた正確な位置合わせが可能となる。
【００１４】
〔２〕  前記半導体基板は、炭化珪素結晶基板であり、前記薄膜は、ポリシリコン膜である。
【００１５】
〔３〕  前記薄膜を成膜する工程の前に、前記アライメントマーク及び前記トレンチの表面に絶縁膜を形成する工程を有する。
【００１６】
〔４〕  前記薄膜を成膜した後、前記薄膜をエッチバックにより一部除去する工程を有し、前記第１のレジストパターンは、エッチバックされた前記薄膜の上に形成される。
【００１７】
〔５〕  前記薄膜の膜厚は、前記トレンチの深さよりも厚い。
【００１８】
〔６〕  前記薄膜を除去する工程におけるエッチングは、ケミカルドライエッチングである。
【００１９】
〔７〕  前記薄膜を除去する工程におけるエッチングは、炭化珪素または酸化シリコンに対するポリシリコンのエッチングレートが１０以上である。
【００２０】
［本開示の実施形態の詳細］
以下、本開示の一実施形態（以下「本実施形態」と記す）について詳細に説明するが、本実施形態はこれらに限定されるものではない。
【００２１】
最初に、半導体装置の製造工程において用いられるアライメントマークについて説明する。半導体装置の製造工程においては、図１に示されるように、炭化珪素単結晶基板１０の主面１０ａに対し凸となる凸状のアライメントマーク１１や、炭化珪素単結晶基板１０の主面１０ａに対し凹となる凹状のアライメントマーク１２が用いられる。このような、凸状のアライメントマーク１１や、凹状のアライメントマーク１２は、炭化珪素単結晶基板１０の主面１０ａにおいて、炭化珪素単結晶基板１０の一部を除去し、段差を形成することにより形成されている。具体的には、凸状のアライメントマーク１１は、炭化珪素単結晶基板１０の主面１０ａにおいて、凸状のアライメントマーク１１が形成される領域の周囲の炭化珪素の一部を除去することにより形成されている。また、凹状のアライメントマーク１２は、炭化珪素単結晶基板１０の主面１０ａにおいて、凹状のアライメントマーク１２が形成される領域の炭化珪素の一部を除去することにより形成されている。これにより、例えば、高さが約０．５μｍの凸状のアライメントマーク１１や、深さが約０．５μｍの凹状のアライメントマーク１２が形成される。
【００２２】
炭化珪素半導体装置には、トレンチゲート構造のものがある。トレンチゲート構造の炭化珪素半導体装置は、炭化珪素単結晶基板１０等に形成されたトレンチに、ポリシリコンが埋め込まれゲート電極が形成される。従って、トレンチゲート構造の半導体装置を製造する際には、図２に示されるように、不図示のトレンチが形成されている炭化珪素単結晶基板１０の主面１０ａの全面にポリシリコン膜３０を成膜し、不図示のトレンチの内部をポリシリコン膜により埋め込む。この後、ＲＩＥ（Reactive Ion Etching）等によるエッチバックにより、炭化珪素単結晶基板１０の主面１０ａのポリシリコン膜３０を除去し、凸状のアライメントマーク１１や、凹状のアライメントマーク１２を露出させる。
【００２３】
しかしながら、エッチバックでは、不図示のトレンチの内部に埋め込まれたポリシリコン膜が除去されることなく、凸状のアライメントマーク１１や、凹状のアライメントマーク１２の段差の部分のポリシリコンを完全に除去することは困難である。具体的には、図３に示されるように、凸状のアライメントマーク１１の側面の周囲の段差にポリシリコン３０ａが残ったり、凹状のアライメントマーク１２の内側の側面の段差にポリシリコン３０ｂが残ってしまう。このように、ポリシリコン３０ａが残ると、上面視で凸状のアライメントマーク１１の境界部分が明確ではなくなるため、凸状のアライメントマーク１１の正確な位置が認識されず、凸状のアライメントマーク１１を用いた正確な位置合わせを行うことができない。また、ポリシリコン３０ｂが残ると、凹状のアライメントマーク１２の境界部分が明確ではなくなるため、上面視において凹状のアライメントマーク１２の正確な位置が認識されず、凹状のアライメントマーク１２を用いた正確な位置合わせを行うことができない。
【００２４】
更に、ウェハである炭化珪素単結晶基板１０の全面にポリシリコン膜が成膜されている場合、このポリシリコン膜を均一にエッチバックにより除去することは困難であり、ポリシリコンが早くエッチングされる領域と、遅くエッチングされる領域とが生じる。このため、ポリシリコンが早くエッチングされる領域では、ポリシリコンが除去されていても、エッチングレートの遅い領域では、ポリシリコンが残ってしまう。具体的には、図５に示されるように、凸状のアライメントマーク１１の周囲のポリシリコン３０ｃが除去されないまま残ってしまう場合や、凹状のアライメントマーク１２の内部にポリシリコン３０ｄが埋め込まれたまま残ってしまう場合がある。これらの場合には、凸状のアライメントマーク１１や凹状のアライメントマーク１２の正確な位置を認識することができず、凸状のアライメントマーク１１や凹状のアライメントマーク１２を用いた正確な位置合わせを行うことができない。
【００２５】
従って、アライメントマークの形成されている炭化珪素単結晶基板１０に、トレンチゲート構造を形成する場合であっても、アライメントマークを用いて正確な位置合わせを行うことのできる半導体装置の製造方法が求められている。
【００２６】
〔第１の実施形態〕
次に、第１の実施形態における炭化珪素半導体装置の製造方法について、図５から図１４に基づき説明する。
【００２７】
最初に、図５に示されるような半導体基板である炭化珪素単結晶基板１１０の主面１１０ａに、図６に示されるような凸状のアライメントマーク１１１や凹状のアライメントマーク１１２を形成する。具体的には、図５に示される炭化珪素単結晶基板１１０の主面１１０ａにフォトレジストを塗布し、露光装置による露光、現像を行う。これにより、凸状のアライメントマーク１１１の周囲の領域及び凹状のアライメントマーク１１２が形成される領域に開口部を有する不図示のレジストパターンを形成する。
【００２８】
本実施形態における炭化珪素半導体装置は、炭化珪素単結晶基板１１０に成膜等を行った後、ダイシングソーにより各々の炭化珪素半導体装置となるチップごとに切断することにより作製される。このため、炭化珪素単結晶基板１１０には、炭化珪素半導体装置が形成されるデバイス領域１０１と、ダイシングソーによりチップごとに切断するためのスクライブ領域１０２とが形成されている。
【００２９】
また、炭化珪素単結晶基板１１０は、所定の結晶面からオフ角θだけ傾斜した主面１１０ａを有するものである。所定の結晶面は、（０００１）面または（０００−１）面が好ましい。炭化珪素単結晶基板１１０における炭化珪素のポリタイプは４Ｈである。４Ｈのポリタイプの炭化珪素は、電子移動度、絶縁破壊電界強度等が、他のポリタイプよりも優れているからである。炭化珪素単結晶基板１１０の径は、１５０ｍｍ以上（たとえば６インチ以上）である。径が大きい程、半導体装置の製造コスト削減に有利であるからである。炭化珪素単結晶基板１１０は、主面１１０ａが｛０００１｝面に対し、＜１１−２０＞方位に４°のオフ角θで傾斜している。尚、本実施形態においては、オフ角θは、０°を越え、６°以下であってもよい。
【００３０】
この後、ＲＩＥ等のドライエッチングによりレジストパターンの形成されていない領域の炭化珪素単結晶基板１１０の一部を除去することにより、凸状のアライメントマーク１１１及び凹状のアライメントマーク１１２を形成する。この後、不図示のレジストパターンを除去する。このように形成される凸状のアライメントマーク１１１の高さは約０．５μｍであり、凹状のアライメントマーク１１２の深さは約０．５μｍである。
【００３１】
本実施形態においては、形成されるアライメントマークは、凸状のアライメントマーク１１１または凹状のアライメントマーク１１２のうちのいずれか一方であってもよく、また、双方が形成されていてもよい。本実施形態においては、凸状のアライメントマーク１１１や凹状のアライメントマーク１１２は、炭化珪素単結晶基板１１０のスクライブ領域１０２に形成される。
【００３２】
アライメントマークを形成する際の炭化珪素単結晶基板１１０をエッチングは、エッチングガスとしてＳＦ６＋Ｏ２を用い、印加パワー：８００Ｗ、バイアスパワー：４０Ｗ、ドライエッチング装置のチャンバー内の圧力：１Ｐａの条件で行う。また、不図示のレジストパターンの除去する際には、酸素アッシングによりレジストパターンを除去した後、ＳＰＭ洗浄、ＲＣＡ洗浄を行う。
【００３３】
次に、図７に示されるように、炭化珪素単結晶基板１１０のデバイス領域１０１に、トレンチゲート電極を形成するためのトレンチ１２０を形成する。具体的には、図７に示される炭化珪素単結晶基板１１０の主面１１０ａにフォトレジストを塗布し、露光装置による露光、現像を行うことにより、トレンチ１２０が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングによりレジストパターンの形成されていない領域の炭化珪素単結晶基板１１０の一部を除去することにより、炭化珪素単結晶基板１１０の主面１１０ａのデバイス領域１０１に、トレンチ１２０を形成する。この後、不図示のレジストパターンを除去する。このように形成されるトレンチ１２０の深さは約１．０μｍである。
【００３４】
次に、図８に示すように、炭化珪素単結晶基板１１０の主面１１０ａの全面に、ポリシリコン膜１３０を成膜することにより、トレンチ１２０の内部をポリシリコン膜１３０により埋め込む。本実施形態においては、ポリシリコン膜１３０は、ＣＶＤ（chemical vapor deposition）により成膜される。具体的には、ＣＶＤチャンバー内に、原料ガスとしてＳｉＨ４を１ｓｌｍの流量で供給し、ＣＶＤチャンバー内の圧力が０．８Ｐａ、成長温度が６００℃の条件で成膜することにより形成する。本実施形態においては、成膜されるポリシリコン膜１３０の膜厚は、トレンチ１２０の深さよりも厚く、厚さは約１．２μｍ〜１．３μｍである。尚、本願においては、ポリシリコン膜１３０を薄膜と記載する場合がある。
【００３５】
これにより、凸状のアライメントマーク１１１や凹状のアライメントマーク１１２の上にポリシリコン膜１３０が成膜され、トレンチ１２０の内部はポリシリコン膜１３０により埋め込まれる。尚、ＣＶＤによりポリシリコン膜１３０を成膜した場合、成膜されるポリシリコン膜１３０において、膜厚の面内分布が生じるため、例えば、炭化珪素単結晶基板１１０の中央部分では、膜厚が１．２μｍ、周辺部分では、膜厚が１．３μｍとなる場合がある。
【００３６】
次に、図９に示すように、成膜されたポリシリコン膜１３０の一部をＲＩＥによるエッチバックにより除去する。エッチバックは、炭化珪素単結晶基板１１０の主面１１０ａにおけるポリシリコン膜１３０の膜厚が、０．２μｍ〜０．４μｍとなるまで行う。ＲＩＥにおいても、エッチング量の面内分布があるため、例えば、炭化珪素単結晶基板１１０の中央部分では、膜厚が０．２μｍ、炭化珪素単結晶基板１１０の周辺部分では、膜厚が０．４μｍとなる場合がある。
【００３７】
次に、図１０に示すように、エッチバックされたポリシリコン膜１３０の上に、第１のフォトレジスト１４０を塗布する。塗布される第１のフォトレジスト１４０は、ｉ線レジストである。
【００３８】
次に、図１１に示されるように、ポリシリコン膜１３０の上の第１のフォトレジスト１４０を露光装置を用いて露光、現像を行うことにより、第１のレジストパターン１４１を形成する。このように形成される第１のレジストパターン１４１は、ポリシリコン膜１３０の上のデバイス領域１０１を覆い、スクライブ領域１０２に開口部１４１ａを有するものである。この際用いられる露光装置には、ｉ線ステッパーが用いられ、露光の際の露光量は、２００ｍＷ／ｃｍ２であり、形成される第１のレジストパターン１４１の膜厚は、１μｍである。尚、第１のレジストパターン１４１の開口部１４１ａは、スクライブ領域１０２において、凸状のアライメントマーク１１１や凹状のアライメントマーク１１２が形成されている領域にのみが開口していてもよい。
【００３９】
次に、図１２に示すように、第１のレジストパターン１４１の開口部１４１ａにおいて露出しているポリシリコン膜１３０を除去する。これにより、スクライブ領域１０２において、凸状のアライメントマーク１１１の周囲や凹状のアライメントマーク１１２の内部におけるポリシリコン膜１３０が除去され、凸状のアライメントマーク１１１及び凹状のアライメントマーク１１２が露出する。この工程におけるポリシリコン膜１３０の除去は、ＣＤＥ（Chemical Dry Etching：ケミカルドライエッチング）により行われる。ＣＤＥでは、残存しているポリシリコン膜１３０を等方的にエッチングすることができるため、凸状のアライメントマーク１１１の周囲や凹状のアライメントマーク１１２の内部にポリシリコン膜１３０を残すことなく除去することができる。このように、凸状のアライメントマーク１１１の周囲や凹状のアライメントマーク１１２の内部にポリシリコン膜１３０を残すことなく除去することにより、凸状のアライメントマーク１１１や凹状のアライメントマーク１１２の境界部分が明確となる。この工程におけるＣＤＥの条件は、エッチングガスとして、ＣＦ４とＯ２の混合ガスを供給し、チャンバー内の圧力を１００Ｐａ、印加パワーを８００Ｗであり、ＣＦ４は１６０ｓｃｃｍ供給し、Ｏ２は１００ｓｃｃｍ供給する。この条件におけるＣＤＥでは、ＳｉＣは殆ど除去されることなく、Ｓｉを選択的にエッチングすることができ、ＳｉＣに対するＳｉのエッチングレートは、１０以上である。
【００４０】
次に、図１３に示すように、酸素アッシングにより、第１のレジストパターン１４１を除去し、ＳＰＭ（Sulfuric acid and hydrogen peroxide  mixture：硫酸過水）洗浄、ＲＣＡ洗浄を行う。
【００４１】
次に、図１４に示すように、凸状のアライメントマーク１１１や凹状のアライメントマーク１１２、ポリシリコン膜１３０の上に、第２のフォトレジスト１５０を塗布する。この後、凸状のアライメントマーク１１１や凹状のアライメントマーク１１２を用いて位置合わせを行い、露光装置による露光、現像を行う。これにより、図１５に示すように、開口部１５１ａを有する第２のレジストパターン１５１を形成することができる。本実施形態においては、凸状のアライメントマーク１１１や凹状のアライメントマーク１１２の周囲に、ポリシリコンが残存していないため、境界部分が明確である。よって、凸状のアライメントマーク１１１や凹状のアライメントマーク１１２の上に、第２のフォトレジスト１５０を塗布しても、凸状のアライメントマーク１１１や凹状のアライメントマーク１１２を認識することができ、正確な位置合わせを行うことができる。従って、所望とする位置に正確に開口部１５１ａを有する第２のレジストパターン１５１を形成することができる。
【００４２】
この後、炭化珪素半導体装置の製造に必要な工程を行うことにより、所望とする炭化珪素半導体装置を高い歩留まりで製造することができる。
【００４３】
〔第２の実施形態〕
次に、第２の実施形態における炭化珪素半導体装置の製造方法について、図１６から図２７に基づき説明する。
【００４４】
最初に、図１６に示されるような炭化珪素単結晶基板１１０の主面１１０ａのスクライブ領域１０２に、図１７に示されるような凸状のアライメントマーク１１１や凹状のアライメントマーク１１２を形成する。
【００４５】
次に、図１８に示されるように、炭化珪素単結晶基板１１０のデバイス領域１０１に、トレンチゲート電極を形成するためのトレンチ１２０を形成する。
【００４６】
次に、図１９に示されるように、炭化珪素単結晶基板１１０の主面１１０ａの表面に絶縁膜２６０を形成する。絶縁膜２６０は、炭化珪素単結晶基板１１０の表面を熱酸化することにより形成される酸化シリコンであってもよく、また、ＣＶＤにより成膜された酸化シリコン膜や窒化シリコン膜であってもよい。このように成膜される絶縁膜２６０の膜厚は５０ｎｍ〜１００ｎｍであり、トレンチ１２０の内側に形成される絶縁膜２６０がゲート絶縁膜２６０ａとなる。
【００４７】
次に、図２０に示すように、炭化珪素単結晶基板１１０の主面１１０ａの全面、即ち、絶縁膜２６０の上に、ポリシリコン膜１３０を成膜することにより、トレンチ１２０の内部をポリシリコン膜１３０により埋め込む。
【００４８】
次に、図２１に示すように、成膜されたポリシリコン膜１３０を表面よりＲＩＥによるエッチバックにより一部除去する。
【００４９】
次に、図２２に示すように、エッチバックされたポリシリコン膜１３０の上に、第１のフォトレジスト１４０を塗布する。
【００５０】
次に、図２３に示されるように、ポリシリコン膜１３０の上の第１のフォトレジスト１４０を露光、現像し、デバイス領域１０１を覆い、スクライブ領域１０２に開口部１４１ａを有する第１のレジストパターン１４１を形成する。
【００５１】
次に、図２４に示すように、第１のレジストパターン１４１の開口部１４１ａにおいて露出しているポリシリコン膜１３０をＣＤＥにより除去する。本実施形態におけるＣＤＥでは、酸化シリコン等を殆どエッチングすることなくＳｉを選択的にエッチングすることができ、酸化シリコン等に対するＳｉのエッチングレートは、１０以上である。
【００５２】
次に、図２５に示すように、酸素アッシングにより、第１のレジストパターン１４１を除去し、ＳＰＭ洗浄、ＲＣＡ洗浄を行う。
【００５３】
次に、図２６に示すように、凸状のアライメントマーク１１１や凹状のアライメントマーク１１２、ポリシリコン膜１３０の上に、第２のフォトレジスト１５０を塗布する。この後、凸状のアライメントマーク１１１や凹状のアライメントマーク１１２を用いて位置合わせを行い、露光装置による露光、現像を行う。これにより、図２７に示すように、開口部１５１ａを有する第２のレジストパターン１５１を形成する。
【００５４】
この後、炭化珪素半導体装置の製造に必要な工程を行うことにより、所望とする炭化珪素半導体装置を高い歩留まりで製造することができる。
【００５５】
尚、上記以外の内容については、第１の実施形態と同様である。
【００５６】
以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【符号の説明】
【００５７】
１０        炭化珪素単結晶基板
１０ａ      主面
１１        凸状のアライメントマーク
１２        凹状のアライメントマーク
３０        ポリシリコン膜
３０ａ、３０ｂ、３０ｃ、３０ｄ      ポリシリコン
１０１      デバイス領域
１０２      スクライブ領域
１１０      炭化珪素単結晶基板
１１０ａ    主面
１１１      凸状のアライメントマーク
１１２      凹状のアライメントマーク
１２０      トレンチ
１３０      ポリシリコン膜
１４０      第１のフォトレジスト
１４１      第１のレジストパターン
１４１ａ    開口部
１５０      第２のフォトレジスト
１５１      第２のレジストパターン
１５１ａ    開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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