(57)【要約】半導体形成プロセスでは、ゲート電極（１０）を基板（１０８）の上に形成する。第１シリコン窒化膜スペーサ（１２２）をゲート電極の側壁に隣接するように形成し、そして次に、使い捨てシリコン窒化膜スペーサ（１３０）をオフセットスペーサに隣接するように形成する。次に、使い捨てスペーサ（１３０）の境界によって画定される隆起ソース／ドレイン構造（１３２）をエピタキシャル成長により形成する。次に、使い捨てスペーサ（１３０）を除去して、ゲート電極（１１０）の近位に位置する基板を露出させ、そしてハロイオン注入（１４０）及びエクステンションイオン注入（１４２）のようなシャロージャンクションイオン注入を、ゲート電極の近位に位置する露出基板に行なう。取り替えスペーサ（１３６）を、使い捨てスペーサ（１３０）が形成されていた領域とほぼ同じ領域に形成し、そしてソース／ドレインイオン注入（１４０）を行なって、ソース／ドレイン不純物分布を隆起ソース／ドレイン（１３２）に形成する。ゲート電極（１１０）は被覆窒化シリコンキャップ層（１４４）を含むことができ、そして第１シリコン窒化膜スペーサ（１２２）はキャップ層（１４４）とコンタクトしてポリシリコンゲート電極（１１０）を窒化シリコンで取り囲むことができる。
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【特許請求の範囲】
【請求項１】
ゲート電極を基板の上に形成する工程と、
第１シリコン窒化膜スペーサをゲート電極の側壁に隣接するように形成する工程と、
使い捨てシリコン窒化膜スペーサをオフセットスペーサに隣接するように形成する工程と、
隆起ソース／ドレイン構造を、基板の内、ゲート電極または使い捨てスペーサによって保護されない領域の上に形成する工程と、
オフセットスペーサを除去することなく、使い捨てスペーサを除去して、ゲート電極に近位に位置する基板を露出させる工程と、
不純物分布をゲート電極に近い露出基板にイオン注入により形成する工程と、
取り替えスペーサを、使い捨てスペーサが形成されていた領域とほぼ同じ領域に形成する工程と、
ソース／ドレインイオン注入を行なって、ソース／ドレイン不純物分布を隆起ソース／ドレインに形成する工程とを備える、半導体デバイスの製造方法。
【請求項２】
ゲート電極を形成する処理では、窒化シリコンキャップ層をポリシリコンゲート電極の上に形成する、請求項１記載の製造方法。
【請求項３】
第１シリコン窒化膜スペーサはキャップ層とコンタクトして、ポリシリコンゲート電極を窒化シリコンで取り囲む、請求項２記載の製造方法。
【請求項４】
第１シリコン窒化膜スペーサは、約１５０オングストロームの膜厚を有するシリコン窒化膜により形成される、請求項１記載の製造方法。
【請求項５】
使い捨てシリコン窒化膜スペーサは、約９００オングストロームの膜厚を有するシリコン窒化膜により形成される、請求項４記載の製造方法。
【請求項６】
第１ライナー酸化膜を第１シリコン窒化膜スペーサとゲート電極の側壁との間に形成する工程と、第２ライナー酸化膜を第１シリコン窒化膜スペーサと使い捨てスペーサとの間に形成する工程とをさらに備える、請求項１記載の製造方法。
【請求項７】
使い捨てスペーサを形成した後、ウェハを約１０６０℃の温度に維持された雰囲気に約５秒間だけ晒すことにより、ウェハに高速熱アニールを施す工程を備える、請求項１記載の製造方法。
【請求項８】
ソース／ドレインイオン注入の後、コバルトをウェハの上に堆積させ、そしてウェハを加熱して、コバルトが隆起ソース／ドレインのシリコン及びゲート電極のシリコンを含むシリコンとコンタクトする領域のコバルトを反応させる工程をさらに備える、請求項１記載の製造方法。
【請求項９】
隆起ソース／ドレインを形成した後に、かつ使い捨てスペーサを除去する前に、２５オングストローム未満の酸化膜を隆起ソース／ドレインの上に熱酸化により形成する工程をさらに備える、請求項１記載の製造方法。
【請求項１０】
ゲート電極を基板の上に形成する工程と、
ライナー酸化膜をゲート電極の側壁の上に形成する工程と、
窒化シリコンから成るオフセットスペーサをライナー酸化膜に隣接するように形成する工程と、
酸化シリコンから成る中間ライナーをオフセットスペーサに隣接するように形成する工程と、
窒化シリコンから成る使い捨てスペーサを中間ライナーに隣接するように形成する工程と、
隆起ソース／ドレインを基板の上に、かつゲート電極の側壁から横方向に使い捨てスペーサの分だけ離れて位置するように形成する工程とを備える、半導体デバイスの製造方法。
【請求項１１】
窒化シリコンから成る反射防止コーティング（ＡＲＣ）をゲート電極の上に形成する工程をさらに備える、請求項１０記載の製造方法。
【請求項１２】
オフセットスペーサがＡＲＣにコンタクトしてゲート電極を窒化シリコンの中に閉じ込める、請求項１１記載の製造方法。
【請求項１３】
隆起ソース／ドレインを形成した後に中間ライナー酸化膜及び使い捨てスペーサを除去して基板の上側表面を露出させる工程と、ハロイオン注入及びエクステンションイオン注入を露出基板に対して行う工程とをさらに備える請求項１０記載の製造方法。
【請求項１４】
ハロイオン注入及びエクステンションイオン注入を行なった後、取り替え中間ライナー酸化膜及び取り替えスペーサを、元の中間ライナー酸化膜及び使い捨てスペーサが位置していた領域とほぼ同じ領域に位置するように形成する工程をさらに備える、請求項１３記載の製造方法。
【請求項１５】
取り替えスペーサを形成した後、ソース／ドレインイオン注入を行なってソース／ドレイン不純物分布を隆起ソース／ドレインに形成する工程をさらに備える、請求項１４記載の製造方法。
【請求項１６】
ゲート電極を基板の上に形成する工程と、
ゲート電極を窒化シリコンの内部に閉じ込める工程と、
使い捨てスペーサをゲート電極の側壁に隣接するように形成する工程と、
隆起ソース／ドレインを基板の内、使い捨てスペーサによって画定される領域の上に形成する工程と、
使い捨てスペーサを除去する工程と、
取り替えスペーサを、使い捨てスペーサが位置していた領域とほぼ同じ領域に位置するように形成する工程と、
ソース／ドレインイオン注入を行う工程とを備える、半導体デバイスの製造方法。
【請求項１７】
ゲート電極を閉じ込める工程では、窒化シリコンオフセットスペーサをゲート電極の側壁に隣接するように形成し、オフセットスペーサはゲート電極上の窒化シリコンキャップとコンタクトする、請求項１６記載の製造方法。
【請求項１８】
第１ライナー酸化膜をゲート電極とオフセットスペーサの中間に形成する工程と、第２ライナー酸化膜をオフセットスペーサと使い捨てスペーサの中間に形成する工程とをさらに備える、請求項１７記載の製造方法。
【請求項１９】
使い捨てスペーサは窒化シリコンを含み、第１及び第２誘電体ライナーは酸化シリコン系化合物を含む、請求項１８記載の製造方法。
【請求項２０】
隆起ソース／ドレインを形成する処理では、隆起ソース／ドレインを少なくとも１０００℃の温度のエピタキシャル成長により形成する、請求項１６記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体形成の分野に関し、より詳細には隆起ソース／ドレイン処理を用いる半導体形成プロセスに関する。
【背景技術】
【０００２】
半導体形成の分野では、シリコンオンインシュレータ（ＳＯＩ）技術におけるシリコン膜厚を薄くするには、隆起ソース／ドレイン構造を使用する必要がある。ＳＯＩウェハには、二酸化シリコンのような埋め込み絶縁層を覆う浅いシリコン領域（この領域には、トランジスタチャネルのようなトランジスタ構造が位置する）が形成される。浅いシリコン層は非常に浅くなる可能性があるので、このシリコン層にトランジスタのソース／ドレイン領域が形成されると、不所望な性能低下を招く電流集中が必ず生じる。隆起ソース／ドレイン構造ではこの問題を、ソース／ドレイン領域が形成される領域のシリコン膜を厚くすることにより解決する。
【０００３】
一般的に、隆起ソース／ドレイン構造は選択エピタキシャルプロセスにより形成される。隆起ソース／ドレイン領域を形成するためのエピタキシャルプロセスでは残念なことに、更に別の加熱サイクルを処理手順に取り入れる必要がある。更に別の加熱サイクルは、ウェハに既に導入されている不純物分布に不所望の影響を及ぼす。従来のプロセスでは、これらの不純物分布は、ＣＭＯＳ形成の分野において公知のハロ不純物分布及びエクステンション不純物分布を含むことができる。ハロイオン注入不純物分布及びエクステンションイオン注入不純物分布の深さを最小化することが通常、非常に望ましいので、エピタキシャルプロセスにより代表される更に別の加熱サイクルは問題となる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、隆起ソース／ドレイン処理を取り入れると同時に、処理の結果としてウェハ内に既に形成されている不純物分布に与える影響に関連する問題を解決する半導体形成方法を導入することが非常に望ましい。更に、用いる解決法の再現性及び信頼性が高く、かつ用いるプロセスがゲート電極のような他のトランジスタ構造に決して悪い影響を及ぼすことがないことが望ましい。
【課題を解決するための手段】
【０００５】
本発明は半導体形成プロセス、及び結果として得られるトランジスタ構造に関し、本発明では、使い捨てスペーサを隆起ソース／ドレイン処理に関連して使用して信頼度の高い隆起ソース／ドレインプロセス手順を提供する。オフセットスペーサを使い捨てスペーサと一緒に使用することにより、ゲート電極上の「マウスの耳（ｍｏｕｓｅ  ｅａｒｓ）」のような不所望構造が隆起ソース／ドレイン形成手順の間に形成される現象を防止するとともに、隆起ソース／ドレイン形成後の浅いイオン注入を可能にするという利点が得られる。一の実施形態では、窒化シリコンオフセットスペーサを使用して所謂「マウスの耳」がトランジスタゲート電極のコーナー部に、隆起ソース／ドレインのエピタキシャル処理の間に形成される現象を防止する。不所望構造が形成される現象を防止することにより、本発明の形成プロセスの信頼性及び再現性が高くなるという利点が得られる。
【発明を実施するための最良の形態】
【０００６】
本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【０００７】
次に、図を参照すると、半導体ウェハの一連の部分断面図が示され、本発明の一の実施形態による形成プロセスの選択工程を表わしている。図１には、本発明による形成プロセスの第１選択工程におけるウェハ１００が示される。図示の実施形態では、ウェハ１００はシリコンオンインシュレータ（ＳＯＩ）ウェハであり、ＳＯＩウェハは、埋め込み酸化膜（ＢＯＸ）層１０４を覆うシリコン層１０８を含む。ＢＯＸ層１０４はウェハ１００のシリコンバルク領域（図示せず）の上に設けることができる。シリコン層１０８は、約７００オングストロームの膜厚を有する単結晶シリコンであることが好ましく、そしてＢＯＸ層１０４は、約１４００オングストロームの膜厚を有する二酸化シリコンのような酸化シリコン系化合物であることが好ましい。
【０００８】
図１に示すように、ウェハ１００は、ゲート構造をシリコン層１０８上に含む。ゲート構造は、シリコン層１０８上のゲート誘電体１１２と、ゲート誘電体１１２上の導電性ゲート電極１１０と、そしてゲート電極１１０上のキャップ層１１４と、を含む。一の実施形態では、ゲート誘電体１１２は、熱酸化による二酸化シリコンのような酸化シリコン系化合物であり、そしてゲート電極１１０は従来のポリシリコンゲート電極である。別の実施形態では、ゲート誘電体１１２は、酸化ハフニウム（ＨｆＯ）のような「高Ｋ」誘電体材料（すなわち、二酸化シリコンの誘電率よりも大きい誘電率を有する誘電体）を含むことができ、ゲート電極１１０は、チタン、タンタル、及びこれらの金属の合金のような一つ以上の金属材料を含むことができる。キャップ層１１４は、ゲート電極１１０上の反射防止コーティング（ＡＲＣ）となることが好ましい。一つのこのような実施形態では、キャップ層１１４（ここではＡＲＣ１１４とも呼ぶ）はシリコン窒化膜である。
【０００９】
次に、図２によれば、本発明による隆起ソース／ドレイン処理が、誘電体ライナー１２０をゲート電極１１０の外側、及びシリコン層１０８の上側表面の上に形成することにより始まる。一の実施形態では、誘電体ライナー１２０は約２３オングストロームの膜厚を有し、かつポリシリコンゲート電極１１０（及びシリコン層１０８）を熱酸化することにより形成される非常に薄いシリコンライナー酸化膜である。
【００１０】
図３によれば、本明細書ではオフセットスペーサ１２２と呼ぶ非常に薄い誘電体スペーサが、ゲート電極１１０の側壁に隣接する誘電体ライナー１２０の側壁の上に形成される。一の実施形態では、オフセットスペーサ１２２は、窒化シリコンをウェハ１００上にＣＶＤ反応装置を使用して堆積させ、その後、堆積膜を異方性エッチングして、シリコン層１０８上の誘電体ライナー１２０の上側表面のような水平表面から窒化シリコンを除去しながら、窒化シリコンを、誘電体ライナー１２０の側壁のような垂直表面の上に残すことにより形成される。図示の実施形態では、オフセットスペーサ１２２がＡＲＣ１１４にコンタクトするので、ゲート電極１１０を窒化シリコンの中に閉じ込める、またはゲート電極１１０を窒化シリコンで取り囲んで、後続の処理の間の、特に後続のシリコン形成処理の間のゲート電極に関する保護バリアとなる。一の実施形態では、１５０オングストロームの膜厚の窒化シリコンを堆積させ、そしてエッチングしてオフセットスペーサ１２２を形成する。
【００１１】
図４では、第２誘電体ライナー１２４がオフセットスペーサ１２２の側壁、及び（第１）誘電体ライナー１２０の上側表面の上に形成される。（誘電体ライナー１２０及び１２４が共に酸化シリコン系化合物であることが好ましいので、膜はシリコン層１０８上の単一の参照番号１２４により示される）。一の実施形態では、第２誘電体ライナー１２４はＣＶＤシリコン酸化膜であり、約１５０オングストロームの膜厚を有することが好ましい。第１誘電体ライナー１２０が熱酸化による酸化膜であり、そして第２誘電体ライナーがＣＶＤ酸化膜である実施形態では、ＨＦ溶液中の第１誘電体ライナー１２０のエッチング速度は、第２誘電体ライナー１２４のエッチング速度よりもずっと小さいことが理解できるであろう。第１誘電体ライナー１２０のエッチング速度が小さいことにより、第１誘電体ライナー１２０が後続の処理の間にそのまま残ってゲート電極を保護し、そしてオフセットスペーサ１２２を機械的に支持するという利点が得られる。
【００１２】
図５では、本明細書では使い捨てスペーサ１３０と呼ぶスペーサを、オフセットスペーサ１２２に隣接する第２誘電体ライナー１２４の側壁の上に形成している。好適な実施形態では、使い捨てスペーサは、約９００オングストロームの窒化シリコンを堆積させ、その後窒化シリコンの異方性エッチングを行なうことにより形成されるシリコン窒化膜スペーサである。次に、使い捨てスペーサ１３０に対して高速熱アニール（例えば、１０６０℃で５秒間）を実施して、堆積直後の窒化シリコンを「緻密にする」ことができる。使い捨てスペーサ１３０（キャップ層１１４及びオフセットスペーサ１２２と一緒に）は、下地シリコンウェハ１０８の内、隆起ソース／ドレイン構造が形成される予定の部分を画定するマスクとして機能する。
【００１３】
図５に示すように、シリコンウェハ１００は使い捨てスペーサ１３０を取り入れているので有利であり、この使い捨てスペーサによって、隆起ソース／ドレイン領域の形成を、隆起ソース／ドレインをエピタキシャル成長により形成するために必要な高温プロセスを行った場合に悪影響を受けるエクステンション及びハロイオン注入のようなシャロージャンクションイオン注入プロセスの前に行なうことができるようになる。更に、オフセットスペーサ１２２及びＡＲＣ１１４を設けることにより、ゲート電極１１０を高温シリコン形成プロセスの間に保護することができるので、所謂「マウスの耳」がゲート電極のコーナー部に形成される現象を防止することができる。従って、図５に示すウェハ１００は、隆起ソース／ドレイン形成プロセス手順のようなエピタキシャルプロセスまたは他の高温シリコン形成プロセスによる処理に適し、ゲート電極構造の物理寸法を損なうことがない。
【００１４】
隆起ソース／ドレイン構造をシャロージャンクションイオン注入の前に形成する従来のプロセスでは通常、スペーサ１３０に類似する窒化膜スペーサを、シリコンゲート電極とコンタクトする非常に薄いライナー酸化膜の上に直接形成しており、そしてエピタキシャル処理の間にゲート電極上に不所望のシリコンが厚く形成される恐れがあるが、ここに記載する本発明は、ゲート電極の保護を強化することにより再現性及び信頼性を極めて高くすることができる。本発明のゲート電極１１０は、オフセットスペーサ１２２をＡＲＣ１１４とコンタクトするように形成する場合に形成される窒化シリコン包囲構造の内部に閉じ込められる。更に、以下に記載するように、オフセットスペーサ１２２は後続のエッチング処理の間の良好なエッチング停止層、及びシャロージャンクションイオン注入の所望のオフセットスペーサとなる。
【００１５】
次に図６によれば、隆起シリコン層１３２がシリコン層１０８の露出部分（すなわち、シリコン層１０８の内、ゲート電極１１０または使い捨てスペーサ１３０のいずれにも覆われない部分）の上に形成される。隆起ソース／ドレイン層１３２を形成する好適な実施形態では、隆起ソース／ドレイン層１３２を、ＳｉＨＣＬ３のようなシリコン塩素化合物ソースを１０００℃超の温度で使用してエピタキシャル成長させる。一の実施形態における隆起ソース／ドレイン層１３２の膜厚は約２００〜３００オングストロームの範囲である。エピタキシャル処理中に使い捨てスペーサ１３０が存在することによって、エピタキシャル層がスペーサ下に形成される現象が防止される。同様に、オフセットスペーサ１２２及びＡＲＣ１１４が存在することによって、エピタキシャル処理がゲート電極１１０の構造に影響を与えることがないようにする。一の実施形態では、隆起ソース／ドレイン１３２を形成した後、薄い（すなわち、２５オングストローム未満の）酸化膜層を隆起ソース／ドレイン１３２を覆うように熱成長させる。後の工程において除去されるこの薄い酸化膜は犠牲層であり、この犠牲層は、エピタキシャル膜の上側表面の汚染物質及び欠陥を取り込む。
【００１６】
次に、図７によれば、隆起ソース／ドレイン領域１３２が完成した後、使い捨てスペーサ１３０及び第２誘電体ライナー１２４を、オフセットスペーサ１２２を除去することなく除去して、シリコン層１０８の内、ゲート電極１１０に非常に近接する（ゲート電極１１０から横方向に、ライナー１２０及びオフセットスペーサ１２２の合計膜厚分だけ離れた）部分を露出させる。使い捨てスペーサ１３０は、ウェハ１００を１８０℃に加熱した燐酸溶液に浸漬することにより除去することが好ましく、第２誘電体ライナー１２４はフッ酸浸漬または別の適切なエッチングプロセスによって除去する。フッ酸が正しく制御される場合、オフセットスペーサ１２２下に熱酸化により形成された第１誘電体ライナー１２０は、ＣＶＤによる第２誘電体ライナー１２４を除去した後に、フッ酸中におけるこれらの誘電体ライナーの該当するエッチング速度の差によってそのままの状態で残る。
【００１７】
酸化膜−窒化膜−酸化膜−窒化膜の順にライナー１２０、スペーサ１２２、ライナー１２４、及びスペーサ１３０の各層を形成することによって、各膜を個別に除去することができるので、オフセットスペーサ１２２に影響を与えることなく、使い捨てスペーサ１３０を容易に除去することができる。オフセットスペーサ１２２を設けることによって、ゲート電極１１０の側壁を、第２誘電体ライナー１２４を除去している間に保護することができるという利点がある。ＡＲＣ１１４及び使い捨てスペーサ１３０が共に窒化シリコンである実施形態では、使い捨てスペーサ１３０を除去することによってＡＲＣ１１４も除去される（図７から分かるように）。スペーサ１３０及びライナー１２４を除去することによって、シリコン層１０８の内、ゲート電極１１０の近位に位置する上側表面が露出する。
【００１８】
次に、図８によれば、参照番号１４０で示すハロイオン注入、及び参照番号１４２で示すエクステンションイオン注入を含むシャロージャンクションイオン注入を行なう。ハロイオン注入１４０は斜めイオン注入であり、この斜めイオン注入によって、ハロイオン注入が行なわれる対象となるウェル領域と同じ元素の不純物を導入する。エクステンションイオン注入１４２によって、逆導電型の不純物が各ウェル領域に導入される。従って、ＮＭＯＳトランジスタ（Ｐウェル上の）の場合、ハロイオン注入１４０は、ボロンのようなＰ型ドーパントを用いて行なわれ、エクステンションイオン注入１４２は、リンまたは砒素のようなＮ型ドーパントを用いて行なわれる。約１００オングストロームの膜厚を有するオフセットスペーサ１２２がシャロージャンクションイオン注入の間に存在することにより、ゲート電極１１０及び下方のトランジスタチャネルに対するイオン注入不純物分布の位置を最適化することができるので有利である。
【００１９】
次に、図９によれば、シャロージャンクションイオン注入の後、第３誘電体ライナー１３４及び取り替えスペーサ１３６を使い捨てスペーサ１３０及びライナー１２４が形成されていた領域に形成して、シリコン層１０８の内、使い捨てスペーサを除去したときに露出する部分を覆う。一の実施形態では、ライナー１３４及びスペーサ１３６の形成は、第２誘電体ライナー１２４及び使い捨てスペーサ１３０の形成とほぼ同じようにして行なわれる。従って、この実施形態では、第３誘電体ライナー１３４は酸化シリコン層であり、取り替えスペーサ１３６は窒化シリコンである。
【００２０】
図１０によれば、参照番号１４０で示されるソース／ドレインイオン注入を行なって、非常に高い不純物濃度を有するソース／ドレイン不純物分布を隆起ソース／ドレイン１３２に形成する。ＮＭＯＳトランジスタの場合、ソース／ドレインイオン注入１４０は砒素またはリンのようなＮ型ドーパントを使用して行なわれ、これに対してＰ型ドーパントがＰＭＯＳトランジスタに対して使用される。高速熱アニールプロセスをソース／ドレインイオン注入１４０に続いて実施して、イオン注入元素を活性化させることができる。このアニールを実施することができる実施形態では、ウェハ１００を約１０００℃の温度に約５秒間だけ晒すことになる。
【００２１】
次に、図１１によれば、ウェハ１００上のシリコンと反応するコバルトのような金属を堆積させることにより、シリサイド処理をウェハ１００に対して行なう。次に、ウェハを加熱して金属をシリコン（金属がシリコンを覆う領域の）と反応させて、参照番号１５０で示すシリサイド構造を、半導体ウェハ製造の当業者には良く知られた方法によって形成する。シリサイド１５０は隆起ソース／ドレイン領域１３０の上にだけでなく、シリコンゲート１１０の上にも形成される。図示の実施形態では、シリサイド１５０は隆起ソース／ドレイン１３２の深さ全体に、更に下のシリコン層１０８の一部分に食い込む形で延びる。
【００２２】
結果として得られるトランジスタ１６０はゲート電極１１０をトランジスタチャネル領域１６２上に含む。シリサイド化された隆起ソース／ドレイン領域はゲート電極１１０から横方向に離れて位置する。共に窒化シリコンから成るオフセットスペーサ１２２及び取り替えスペーサ１３６はゲート電極１１０と隆起ソース／ドレイン１３２との間に位置する。第１ライナー酸化膜１２０はオフセットスペーサ１２２とゲート電極１１０との間に位置し、第３ライナー酸化膜１３４はオフセットスペーサ１２２と取り替えスペーサ１３６との間に位置する。
【００２３】
これまでの明細書では、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、種々の膜の指定膜厚、及び隆起ソース／ドレイン１３２をエピタキシャル成長により形成するためのソースガスは、本明細書に指定するものとは異ならせることができる。別の構成の別の例では、異なる金属を、図１１を参照しながら記載したシリサイド処理における金属の替わりに用いる。従って、明細書及び図は、本発明を制限するものとしてではなく例示として捉えられるべきであり、そしてこのような変更の全てが本発明の技術範囲に含まれるべきものである。
【００２４】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びいずれかの効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。
【図面の簡単な説明】
【００２５】
【図１】本発明による形成プロセスの一の実施形態の第１選択工程での半導体ウェハの部分断面図であり、この工程では、ゲート電極が基板の上に形成される。
【図２】図１に続く処理の様子を示し、この処理では、第１ライナー酸化膜が形成される部分断面図。
【図３】図２に続く処理の様子を示し、この処理では、オフセットスペーサが第１ライナー酸化膜に隣接して形成される部分断面図。
【図４】図３に続く処理の様子を示し、この処理では、第２ライナー酸化膜が形成される部分断面図。
【図５】図４に続く処理の様子を示し、この処理では、使い捨てスペーサが形成される部分断面図。
【図６】図５に続く処理の様子を示し、この処理では、隆起ソース／ドレインが形成される部分断面図。
【図７】図６に続く処理の様子を示し、この処理では、使い捨てスペーサ及び第２ライナー酸化膜が除去される部分断面図。
【図８】図７に続く処理の様子を示し、この処理では、浅いイオン注入が行なわれる部分断面図。
【図９】図８に続く処理の様子を示し、この処理では、取り替えライナー酸化膜及び取り替えスペーサが、使い捨てスペーサが前に形成されていた領域に形成される部分断面図。
【図１０】図９に続く処理の様子を示し、この処理では、ソース／ドレインイオン注入が隆起ソース／ドレインに対して行なわれる部分断面図。
【図１１】図１０に続く処理の様子を示し、この処理では、ゲート電極及びソース／ドレイン領域がシリサイド化される部分断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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2007536734.tif 000015