(57)【要約】  本発明は、データ信号DATAを用いてデータクロックDATA-CLKと参照クロックREF-CLKとの間の位相差を検出する位相検出器に関する。データ信号DATAの遷移は、データクロックDATA-CLKの遷移と同期している。データクロックDATA-CLK及び参照クロックREF-CLKは同じ周波数を持つ。位相検出器は、第１のバイナリ信号ERRQを生成する第１の信号生成器を有する。そのパルス幅は、データ信号DATAの遷移とデータ信号DATAの遷移に隣接する第１の参照クロック信号CKQの遷移との間の第１の時間差ΔT1に等しい。第１の信号生成器は、第１の参照クロック信号CKQを受信する入力と、データ信号DATAを受信する入力とを有する。位相検出器は、第２のバイナリ信号ERRIを生成する第２の信号生成器を有する。第２のバイナリ信号ERRIのパルス幅は、データ信号DATAの遷移とそのデータ信号DATAの遷移に隣接する第２の参照クロック信号CKIの遷移との間の第２の時間差ΔT2に等しい。第２の信号生成器は、第２のバイナリ信号ERRIを受信する入力と、第２の参照信号CKIを受信する入力とを有する。位相検出器は、データクロックDATA-CLKと参照クロックREF-CLKとの間の位相差を表す出力信号を生成する出力信号生成器を有する。出力信号は、ANDが論理AND演算を表すとき、ERRQ-2*(ERRQ AND ERRI)に等しいか、又はXORが論理XOR演算を表すとき、(ERRQ XOR ERRI)-ERRIに等しい。
2007504699.tif 000002
【特許請求の範囲】
【請求項１】
データ信号を用いてデータクロックと参照クロックとの間の位相差を検出する位相検出器において、前記データ信号の遷移が前記データクロックの遷移と同期しており、かつ、前記データクロックと前記参照クロックとが同じ周波数を持ち、
第１のバイナリ信号を生成する第１の信号生成器であって、前記第１のバイナリ信号のパルス幅が、前記データ信号の遷移と前記データ信号の前記遷移に隣接する第１の参照クロック信号の遷移との間の第１の時間差に等しく、前記第１の信号生成器は、前記第１の参照クロック信号を受信する入力と前記データ信号を受信する入力とを有し、前記第１の参照クロックが、前記参照クロックの半分の周波数を持ち、かつ、前記参照クロックと同期している、第１の信号生成器と、
第２のバイナリ信号を生成する第２の信号生成器であって、前記第２のバイナリ信号のパルス幅が、前記データ信号の遷移と前記データ信号の前記遷移に隣接する第２の参照クロック信号の遷移との間の第２の時間差に等しく、前記第２の信号生成器は、前記第２の参照クロックを受信する入力と前記データ信号を受信する入力とを有する、第２の信号生成器と、
前記データクロックと前記参照クロックとの間の前記位相差を表す出力信号を生成する出力信号生成器であって、前記出力信号が、ANDが論理AND演算を表すときERRQ-2*(ERRQ AND ERRI)に等しいか、又は前記出力が、XORが論理XOR演算を表すとき(ERRQ XOR ERRI)-ERRIに等しい、出力信号生成器とを有する位相検出器。
【請求項２】
前記第１の信号生成器は、共に前記データ信号を受信する２つのDラッチを有し、前記第１の信号生成器における前記２つのDラッチの１つ目は、前記第１の参照クロック信号を受信し、前記第１の信号生成器における前記２つのDラッチの２つ目は、反転された第１の参照クロックを受信する、請求項１に記載の位相差を検出する位相検出器。
【請求項３】
前記第２の信号生成器は、共に前記データ信号を受信する２つのDラッチを有し、前記第２の信号生成器における前記２つのDラッチの１つ目は、前記第２の参照クロックを受信し、前記第２の信号生成器における前記２つのDラッチの２つ目は、反転された第２の参照クロックを受信する、請求項２に記載の位相差を検出する位相検出器。
【請求項４】
前記第１又は第２の信号生成器における前記２つのDラッチにより出力される信号は、XORゲート又はXNORゲートのどちらかへの出力である、請求項３又は４に記載の位相検出器。
【請求項５】
前記出力信号生成器は、２つの入力と１つの出力とを持つANDゲートを有し、前記ANDゲートの前記入力は、前記第１及び前記第２のバイナリ信号を受信し、前記出力信号生成器は、前記ANDゲートの前記出力を２逓倍するマルチプリケータを有し、前記出力信号生成器は、前記マルチプリケータの前記出力を前記第１のバイナリ信号から減算するサブトラクタを有し、該サブトラクタは、前記位相検出器の前記出力を表す出力を持つ、請求項１乃至４のいずれかに記載の位相差を検出する位相検出器。
【請求項６】
前記出力信号生成器は、第１のORゲートを有し、前記第１のORゲートにおける両方の入力は、前記第１のバイナリ信号に接続され、前記出力信号生成器は、第２のORゲートを有し、前記第２のORゲートにおける第１の入力は、前記第１のバイナリ信号に接続され、前記第２のORゲートにおける第２の入力は、前記第２のバイナリ信号に接続され、前記出力信号生成器は、前記第１及び第２のORゲートの出力に接続されるチャージポンプを有し、該チャージポンプは、前記第２のORゲートの前記出力を２逓倍し、前記第１のORゲートの前記出力から前記結果を減算する、請求項１乃至４のいずれかに記載の位相検出器。
【請求項７】
前記出力信号生成器は、第１のXORゲートを有し、該第１のXORゲートは、前記第１のバイナリ信号を受信する入力と、前記第２のバイナリ信号を受信する入力とを持ち、前記出力信号生成器は、第２のXORゲートを有し、該第２のXORゲートは、前記第２のバイナリ信号を受信する入力と、論理0を受信する入力とを持ち、前記出力信号生成器は、チャージポンプを有し、該チャージポンプは、前記第２のXORゲートの出力を前記第１のXORゲートの前記出力から減算する、請求項１乃至４のいずれかに記載の位相検出器。
【請求項８】
データ信号を用いてデータクロックと参照クロックとの間の位相差を検出する方法において、前記データ信号の遷移が前記データクロックの遷移と同期しており、
共に前記参照クロックの半分の周波数である同じ周波数fを持つ第１の参照クロック信号及び第２の参照クロック信号であって、該第１の参照クロック信号と該第２の参照クロック信号との間の位相差が1/(4f)に等しい、前記第１の参照クロック信号及び前記第２の参照クロック信号を受信し、
第１のバイナリ信号であって、該第１のバイナリ信号のパルス幅が、前記データ信号の遷移と前記データ信号の前記遷移に隣接する第１の参照クロック信号の遷移との間の第１の時間差に等しい、前記第１のバイナリ信号を生成し、
第２のバイナリ信号であって、該第２のバイナリ信号のパルス幅が、前記データ信号の遷移と前記データ信号の前記遷移に隣接する前記第２の参照クロック信号の遷移との間の第２の時間差に等しい、前記第２のバイナリ信号を生成し、
前記データクロックと前記参照クロックとの間の前記位相差を表す出力信号を生成することを有し、該出力信号が、ANDが論理AND演算を表すときERRQ-2*(ERRQ AND ERRI)に等しい、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相検出器(phase detector)に関する。
【背景技術】
【０００２】
クロックデータリカバリ(CDR)は、高速トランシーバにおいて重要な機能である。このようなトランシーバは、光学通信を含む多くの用途において役に立つ。これらのシステムにおいて受信されるデータは、非同期で、かつノイズがあり(noisy)、同期化された動作を可能にするためにクロックが抽出されることを必要とする。更に、データは、送信の間に堆積したジッタ(jitter)が除去されるよう、「リタイム」(retimed:再時間調整)されなければならない。
【０００３】
ランダムなデータに関するリタイミング(retiming)及びデマルチプレクシング(demultiplexing:逆多重化)のような同期操作を行うため、高速トランシーバは、クロックを生成しなければならない。図１に示されるように、クロックリカバリ回路は、データを検出し(sense)、周期的なクロックを生成する。そのクロックにより駆動されるDフリップフロップ(DFF)は、データをリタイムする、つまり、ノイズがあるデータをサンプリングする。これは、よりジッタの少ないデータを生み出す。
【０００４】
図１の回路で生成されるクロックは、３つの重要な条件を満たさなければならない:
-     そのクロックは、データレートに等しい周波数を持たなければならない。例えば、データレートが10 Gb/sであることは、(100 psの周期で)クロック周波数10 GHに対応する(translate)。
-     そのクロックは、クロックによるビットの最適なサンプリングを可能とするよう、データに関する所定の位相関係に耐えなければならない。クロックの立ち上がりエッジが各ビットの中点に一致する場合、先行及び後続するデータトランザクションから最も遠くでサンプリングが発生する。ジッタに対する最大マージン及び他のタイミングの不確かさは、こうして与えられることができる。
-     そのクロックは、リタイムされたデータジッタに対する主要な寄与者であるので、わずかなジッタを示さなければならない。
【０００５】
図２は、従来のクロックリカバリ回路を示す。クロックリカバリ回路は、図１に示されるように、クロック信号を出力することに責任を負う電圧制御発振器VCOを有する。電圧制御発振器VCOにより出力されるクロック信号の遷移は、入力ランダムデータ(NRZデータ)の遷移と同期化されなければならない。図２に示される回路は、２つの並列なフィードバックループを持つ。周波数ループと呼ばれる最初の１つは、電圧制御発振器VCOの周波数を入力データに対する推定クロックの周波数へと調整する。周波数ループは、周波数検出器(frequency detector)、チャージポンプ(charge pump)及びロウパスフィルタ(low pass filter)(LPF)とを有する。図２の第２のフィードバックループは、位相ループである。位相ループは、位相検出器、チャージポンプ、及びロウパスフィルタLPFとを有する。位相検出器は、データ遷移(NRZデータ遷移)の位相を、再生クロックの位相と比較する。線形位相検出器に対しては、パルス幅が、検出される位相差に比例していなければならない。位相検出器により出力されるパルスは、ロウパスフィルタLPFによって一体化され、このフィルタの電圧は、電圧制御発振器VCOの精細なチューニング入力を駆動する。位相ループでのロウパスフィルタの出力は位相検出器により検出される位相差に比例する振幅を持つ。チャージポンプ回路は、周波数ループ及び位相ループの内部でロウパスフィルタLPFの線形チャージング(charging)／ディスチャージング(discharging)を確実にするために必要とされる。
【０００６】
非常に高速時での、発振器デザインは困難である。このため、クロックデータリカバリ回路(CDR回路)は、フルレートの入力ランダムデータ(NRZデータ)と共になされるが、その入力データレートの半分で動作する電圧制御発振器VCOを用いる。また、この技術は、位相検出器における、及び分周器のいくつかのRDR構成における速度要求を緩和する。これらのデータリカバリ回路は、ハーフレート構造と呼ばれる。それらは、フルレートのランダムデータストリームとハーフレートのクロックとを検出する間に有効な出力を与える位相検出器を必要とする。言い換えると、もしデータレートが10 Gb/sに等しいとすれば、再生クロック周波数は5 GH(データクロックの半分)に等しい。
【０００７】
図３ａは、従来のハーフレート位相検出器を示す。その回路は、XORゲートに加え、２つのDフリップフロップL1及びL2を有する。DフリップフロップL1及びL2の両方のD入力は、データ信号DIN(図２におけるNRZデータに対応する)を受信する。DフリップフロップL1のC入力は、クロックCK(CKは図２における再生クロックに対応する)により駆動される。DフリップフロップL2のC入力は、反転されたクロックCKにより駆動される。こうして、データ遷移DINは、クロックCKがハイ(high)であるフェーズの間のみDフリップフロップL1の出力Aに送信される。これに対応して、DINにおけるデータ遷移は、クロックCKがロウ(low)であるフェーズの間のみDフリップフロップL2の出力Bに転送される。クロックCKがロウであるフェーズの間、L1の出力Aは変更されないままである。これに対応して、クロックCKがハイであるフェーズの間、DフリップフロップL2の出力Bは変更されないままである。信号A及びBは、EXORゲートに入力される。DOUT1は、図３ａに示される位相検出器の出力と同じくXORゲートの出力である。図３ａの右手側は、位相検出器の信号の例示を示す。DOUT1により出力される信号の幅は、Dinにおける遷移とクロックCKの次の立ち上がり又は立ち下がりエッジとの間の時間差に対応する。クロックCKの周波数は、データクロックの周波数の半分である。CKの２倍の周波数を持つクロックは、CKの立ち上がり及び立ち下がりエッジの両方で立ち上がりエッジを持つ。そこで、Cinと２倍周波数クロックにおける立ち上がりエッジとの間の遷移が、Dinにおける遷移とクロックCKの次の遷移(立ち上がり又は立ち下がりエッジ)との間の時間における距離を決定することにより検出されることができる。
【０００８】
Dinにおける遷移がクロックCKがハイであるフェーズの間で発生する場合、L1の出力(A)は、この遷移を直ちに出力する。ラッチL2は、CKがロウになるまで待ち、そしてそれから遷移Dinを出力する(図６参照)。DinにおけるDATA遷移とCKの立ち下がりクロックとの間の差は、AとBとが異なる時間に等しい。BOUT1は、AとBとが異なるときはいつでも1に等しい。信号DOUT1の長さは、検出される位相差に等しい。
【０００９】
図３ｂは、J.SavoyとB.Razariによる著「high speed CMOS circuit for optical receivers」、Kluwer Academic Publishers、2001、ISBN 0-7923-7388-Xに表されているハーフレートの線形位相検出器を示す。この回路は、ハーフレートのホッジ(Hogge)の検出器を拡張するものである。データDinは、クロックCKの両方のエッジに関し、DフリップフロップL1及びL2を用いてハーフレートでサンプリングされる。クロックとデータとの間のエラーは、L1及びL2の出力A及びBにおいて第１のXORゲートにより測定される。DOUT1は、A XOR Bに等しいので、VOUT1信号の幅は、検出される位相差に等しい。第２のペアであるDフリップフロップL3及びL4は、ハーフレートでリタイムされたデータを出力する。L3及びL4の出力をマルチプレクシングした後、フルスピードのデータクロックを得ることができる。第２のXORゲートは、データ信号が遷移を持つときいつでも一定のパルスからなる信号VOUT2を生成する。その出力VOUT3は、データが遷移を持ち、クロックCKとデータDinとが同相にあるとき、その状況を補償するためVOUT1信号から差し引かれることができる。タイミングダイアグラムは図３ｂに示される回路の隣に描かれる。
【００１０】
この構造の利点は、その簡単さ並びにサンプリングラッチのセットアップ及びホールド時間に対する要求があまり厳格でない点にある。２つのラッチL1及びL2がインターリーブされる態様で機能するので、ラッチ(Dフリップフロップ)における正帰還回路が決断のための時間をより多く持つ。別の利点は、フルレートでリタイムされたデータを持つことが可能であることである。これは、直接変換レシーバ(DCR)が、ジッタが発生するデータ(jittering data)を除去する(clean up)のに必要とされる純粋なリジェネレータ(リピータ)として機能するとき、その状況に対して重要な事実である。DCR用途において、データが遷移を持つ場合、かつ遷移が全く無いとき同じ出力を保つ場合はいつでも、エラー信号を生成する必要性から困難さが生じる。入力データはランダムであるので、電圧制御発振器(VCO)及びロック(lock)から解放された完全な直接変換レシーバ(DCR)を異なる周波数でプッシュし、又はプル(pull)することにより、遷移することなく長いパターンを持つことができる。それが、データ遷移密度に鈍感な位相検出器が、遷移が全く発生しないときその出力において同じ値を保つ位相検出器を構成する理由である。同時に、データはハーフレートで出力AとBとにおいて存在する。デマルチプレクシングされた状況において、２つの出力AとBとは、より低いデータレートでデマルチプレクシングされることができる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この回路の不利な点は、位相エラー及び訂正信号DOUT1を生成するため、参照信号DOUT2が安定するまで待つことが明らかに必要なことである。その上、位相ロックにおいて、この信号DOUT2は、信号DOUT1の２倍の幅がある。それが、DOUT1信号がゼロ平均を持つ信号を得るために２倍されなければならない理由である。
【００１２】
理想的には、参照信号VOUT2に対してと同様、エラー信号VOUT1に対しても並列なタイプの動作が望まれる。
【００１３】
本発明の目的は、従来技術において前述した欠点を克服する位相検出器を提供することにある。
【課題を解決するための手段】
【００１４】
その課題は、添付される請求項１による位相検出器により解決される。その位相検出器は、データクロックDATA-CLKと参照クロックREF-CLKとの間の位相差をデータ信号DATAを用いることにより検出するようになされる。データ信号DATAの遷移は、データクロックDATA-CLKの遷移と同期しており、データクロックDATA-CLKと参照クロックREF-CLKとが同じ周波数を持つ。その位相検出器は、第１のバイナリ信号ERRQを生成する第１の信号生成器４２を有する。その第１のバイナリ信号のパルス幅は、データ信号DATAの遷移とデータ信号DATAの遷移に隣接する第１の参照クロック信号CKQの遷移との間の第１の時間差ΔT1に等しい。第１のバイナリ信号のパルス幅は、第１のバイナリ信号における正又は負のパルス両方の幅を表すことができる。第１の信号生成器は、第１の参照クロック信号CKQを受信する入力と、データ信号DATAを受信する入力とを有する。第１の参照クロックは、参照クロックの半分の周波数を持ち、参照クロックと同期している。位相検出器は、更に、第２のバイナリ信号ERRIを生成する第２の信号生成器４０を有する。第２のバイナリ信号のパルス幅は、データ信号DATAの遷移とそのデータ信号DATAの遷移に隣接する第２の参照クロック信号CKIの遷移との間の第２の時間差ΔT2に等しい。第２のバイナリ信号のパルス幅は、正又は負のパルスの幅を表すことができる。第２の信号生成器４０は、データ信号DATAを受信する入力と、第２の参照信号CKIを受信する入力とを有する。第１及び第２のバイナリ信号の両方において、正のパルス同様負のパルスが論理1を表すことができる。論理0は、負のパルス同様正のパルス両方で表されることができる。位相検出器は、データクロックDATA-CLKと参照クロックREF-CLKとの間の位相差を表す出力信号を生成する出力信号生成器を有する。出力信号は、ERRQ-2*(ERRQ AND ERRI)に等しい。ANDは、論理的なAND(論理積)演算を表す。また、出力は、ERRQ XOR ERRI-ERRIに等しい。XORは、論理的なXOR(排他的論理和)演算を表す。両方の式は、同じ出力信号を生み出す。出力信号は、電圧及び電流パルスの両方を表すことができる。もし第１及び第２のバイナリ信号ERRQ及びERRIが値0と1であると仮定すれば、出力信号は、値+1、-1、及び0を持つことができる。この場合、データクロックの周期の間の出力信号の下の面積は、検出される位相差に等しい。位相検出器のパルスシーケンスを、位相差を表す振幅を持つ信号に変換するために、積分器が使用されることができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態が、以下の添付の図面を参照して説明されるであろう。
【００１６】
図５に示される第１の信号生成器４２は、XORゲートの他に第１のDラッチ(Dフリップフロップ)L3と第２のDラッチL4とを有する。第１及び第２のDラッチL3及びL4は、それぞれ、２つの入力D及びCK並びに出力Qを有する。第１及び第２のDラッチL3及びL4の入力Dは共に、データ信号のための線に接続される。第１のDラッチL3の入力CKは、第１の参照クロック信号CKQに接続され、第２のラッチL4の入力CKは、反転された参照クロック信号CKQに接続される。第１のDラッチL3により出力される信号は、X1Qと呼ばれ、第２のDラッチL4により出力される信号は、X2Qと呼ばれる。X1Q及びX2Qは、第１のバイナリ信号ERRQを出力する排他的ORゲートの入力に接続される。DラッチL3は、クロックCKQの正のレベルの間入力されるデータに対して透過的(transparent)である。これは、参照クロック信号CKQがハイ(high)であるフェーズの間のみ、データ信号における変化がXORゲートに対して出力されることを意味する。逆に、クロックCKQがロウ(low)であるフェーズの間のみ、ラッチL4がデータ信号に対して透過的である。これは、信号X1Q及びX2Qが異なる場合にだけ、第１のバイナリ信号ERRQがハイであることを意味する。２つのラッチのうちの１つだけが、信号変化に対して透過的であるため、データ信号における遷移が発生する場合、X1Q及びX2Qは異なる。いったん第１の参照クロック信号TKQが遷移状態を作り出すと、信号X1Q及びX2Qは、同じ値を持つ。結果として、第１のバイナリ信号ERRQはロウになるであろう。そこで、XORゲートにより出力される信号は、クロックCKQとデータ信号との間の位相差に等しい幅を持つ。
【００１７】
図５に示される第２のバイナリ信号ERRIを生成する第２の信号生成器４０は、図５に示される第１の信号生成器４２と同様に構築される。第１の参照クロック信号CKQの代わりに、第２の参照クロックCKIが使用される。結果として、第２のバイナリ信号生成器により出力される信号ERRIは、データ遷移と参照クロック信号CKIにおける遷移との間の位相シフトに対応する長さを持つ。第２の参照クロックCKIは、第１の参照クロック信号CKQに関して1/4f分位相シフトされる。ここでfは、第１の参照クロックCKQ及び第２の参照クロックCKLの両方の周波数である。
【００１８】
図６において、信号である、DATA、CKI、CKQ、X1L、X2L、ERRI、X1Q、X2Q及びERRQが互いの先頭に示される。図６に示される信号DATAは、参照信号生成器４０及び４２で受信されるDATA信号の例である。DATA信号の遷移は、DATAクロックにおける立ち上がりエッジに同期している。DATAクロックは、参照クロックCKI及びCKQの２倍の周波数を持つ。Tbは、DATAクロックの周期を示す。参照クロック信号CKI及びCKQは、お互いに関してTb/2分位相シフトされる。DATA信号の最初の立ち上がりエッジは、クロックCKIがハイであるフェーズの間に発生する。そこでラッチL1の出力X1Lは、このDATA信号の遷移に対して透過的である。DATA信号は、参照クロック信号CKIがロウである(参照クロック信号CKIがハイである)とき、第２のDラッチL2により出力される。図６に示されるERRIの最初の信号パルスの幅は、DATA信号の最初の遷移と参照クロックCKIの隣接する遷移との間の時間における距離と同等である。これに対応して、信号ERRQの幅は、DATA信号の遷移と参照クロックCKQの次の遷移との間の時間における距離に等しい。図７は、CKQがDATA遷移と同相にある場合に対する、図６におけるのと同じ信号を示す。この場合、ERRIの信号パルスの幅は、Tb/2に等しく、信号パルスERRQの幅は、2*Tbに等しい。これは、データが上昇遷移を持つときはいつでも、CKQが下降遷移を持ち、データが下降遷移を持つとき、CKQが上昇遷移を持つという事実が原因である。これまでに述べてきたこと(previous remark)は、ERRI及びERRQの最初の信号パルスに対しては真である。ANDゲートを介して信号ERRI及びERRQを接続することは、信号ERRI’を生み出すことに留意されたい。ERRI’の最初の２つのパルスの下の面積は、ERRQの最初の信号パルスの下の面積の半分に等しい。そこで、ERRQ-2*(ERRI
and ERRQ)は、位相差ゼロを表す信号を生み出す。この信号の下の面積は0に等しい。
【００１９】
図８は、図５に示される回路により生成される信号の別の例を示す。この場合、最初のデータ遷移は、CKQがハイであるフェーズの間及びCKIがハイであるフェーズの間に発生する。CKQの遷移は、CKLの下降遷移の前に発生する。検出される位相差は、DATA信号の上昇遷移とCKQの下降遷移との間の時間差に等しい。そこで、ERRQに対して示される信号パルスの長さは、検出される位相差に等しい。ERRI及びERRQをANDゲートを用いて接続することは、ERRQを生み出す。ERRQ-2(ERRI and ERRQ)は、-ERRQを生み出す。その式は、この場合にもあてはまる。
【００２０】
図９は、本発明の第１の実施形態を示す。図９の位相検出器は、図５に示される信号生成器４０及び４２を有する。位相検出器は、更に、検出される位相差を表す出力信号Pdを出力する出力信号生成器４４を有する。出力信号生成器は、第１の信号生成器(４２)及び第２の信号生成器(４０)の出力に接続される２つの入力を有する。出力信号生成器４４は、第１及び第２の信号生成器から信号ERRI及びERRQに接続されるANDゲートを有する。ERRI’は、ANDゲートの出力信号を構成する。この信号は、信号を２逓倍するマルチプリケータ(multiplicator)での入力である。マルチプリケータ*2の出力は、合計ユニットSUMへの入力である。合計ユニットSUMは、マルチプリケータ*2の出力を、同じく合計ユニットへの入力である第１の参照信号ERRQから差し引く。出力信号生成器４４は、式PD=ERRQ-2(ERRI and ERRQ)に対応する論理回路を構成する。
【００２１】
図１０は、CKQがデータクロックに関してTb/2分位相シフトされる場合における異なる信号である、DATA、CKI、CKQ、ERRQ、ERRI’及びPDを示す。Tbは、データクロックの周期を表す。図１０において見られることができるように、クロックCKQのエッジは、データ信号のエッジに比べてTb/2分遅れる。CKIは、データ信号と同相である。CKQとCKIとの間の位相差は、Tb/2である。結果として生じる位相差パルスPDは負である。これらのパルスの長さは、Tb/2に等しい。そこで、信号PDの長さは、参照クロックCKQとデータクロックとの間の位相差を表す。信号ERRQとERRI’とは同一である。ERRQ-2*ERRI’に等しい出力Pdは、結果として、信号ERRQに対応する。
【００２２】
図１１は、図９に示される回路により生成される信号の別の例を示す。クロックCKQの遷移と信号データの遷移とは、同期が取れている。すなわち、データクロックは、クロックCKQと同相である。出力PDは、平均出力が0になるような態様で+1と-1の間で変化する。時間周期Tbに対してPDの積分を取ると、0に等しくなる。データ送信が欠落する(missing)と、出力は0になるであろう。この場合、データ信号の遷移はCKQの遷移と同期している。
【００２３】
クロックCKQが早い(early)場合、正の平均を持つ電流(current)出力PDが生成される。これは、図１２に示される。ここでも、データ遷移が全く起こらないとき、出力は0である。図１３は、本発明による位相検出器の第２の実施形態を示す。図１３に示される参照信号生成器４０及び４２は、図９に示されるものと同一ではない。排他的ORゲートXORが、排他的NORゲートNXORにより置き換えられる。更に、位相検出器の出力信号生成器におけるANDゲートがNORゲートにより置き換えられる。NORゲートは、図１３における参照信号生成器４２の出力に接続される。信号生成器４２の出力に接続されるNORゲートの両方の入力は同じ入力を持つ。そこで、NORゲートは、インバータとして機能する。
【００２４】
図１３の位相検出器と図９の位相検出器とは、同じ出力PDを生み出す。図９の出力PDは、次の式により定義される:
【数１】
2007504699.tif 000003
【００２５】
図１３の位相検出器は、式(３)の論理実現にすぎない。そこで、図１０から１２もまた、図１３の位相検出器により生成される信号を表す。
【００２６】
図１３に示される２つのNXOR回路は、デジタル論理機能NXORの特定の実現により、差動入力とシングルエンド(single ended)の出力とを持つ。位相検出器出力PDは、ループフィルタに直接適用されるであろう。出力信号生成器４４のサブトラクション回路は、リニアアンプに基づくものでよい。フェーズロックループ伝達(phase locked loop transfer)は、0ヘルツで有限な振幅を持つであろう。そこで、図１３の位相検出器を用いて実現される場合、フェーズロックループは、大きく静的な位相エラーを持つだろう。上述される欠点を回避するために、本発明の第３の実施形態が提案され、図１４に示される。
【００２７】
図１４の位相検出器は、チャージポンプを有する。図９及び１３において示されるマルチプリケータ及びサブトラクタにおいて行われる乗算及び引き算が、ここでは、図１４の出力信号生成器のチャージポンプにおいて行われる。その手法の利点は、0ヘルツの有限振幅を備える、積分器のようなループ伝達(integrator like loop transfer)である。従って、静的な位相エラーは劇的に減少するであろう。出力信号生成器４４のORゲートは、シングルエンドの入力と差動出力とを持つ。差動出力は、チャージポンプの差動タイプにより必要とされる。２つの信号UP及びDOWNは、チャージポンプを差動的に駆動するために生成される。図１４における差動出力UPは、図９における信号ERRQに対応し、差動出力DOWNは、図９における信号ERRI’に対応する。チャージポンプに転送される電圧差は、対応する電流に変換され、電流の乗算及び引き算がチャージポンプにより実行される。
【００２８】
図１３及び図１４はそれぞれ「ダミー」のORゲートを有する。どちらの場合でも、ダミーのORゲートは、第２の参照信号生成器４０のそれぞれの出力に接続される。ダミーのORゲートは、第２及び第１の参照信号生成器４０及び４２が同じ遅延を持つ出力を生み出すよう、第２の参照信号生成器４０の出力を遅延させるために必要とされる。
【００２９】
位相検出器に対する純粋な差動手法も可能であり、このような位相検出器の実施形態が図１５に示される。この実施形態は、差動XORゲート及び差動ORゲートにもっぱら基づく。出力UP及びDOWNは、ここでも論理式(３)の実現である。図１４の位相検出器同様、図１５の位相検出器は、２つの電流源を持つチャージポンプを有する。UP信号により制御される電流源は、down信号により制御される電流源の２分の１である。このことが、図９及び１３における、２逓倍を実現する。
【００３０】
本発明による位相検出器の第５の実施形態が図１６に示される。図１６の位相検出器は、もっぱらXORゲートとDラッチとを有する。差動実現において、同じ構成要素(building block)が回路のレイアウトを単純化する。差動XORを用いる別の利点は、トランジスタのスタックなしでのXOR(同じことはORにもあてはまる)の特有の実現に存在する。トランジスタをスタックすることが用いられるとき、ソースフォロワー(source follower)が必要になる。結果は、論理ゲートでの振幅減少及び速度に対する罰(speed penalty)である。これは、ANDゲートを用いるいかなる実現にも起こりうる。
【００３１】
図１６の位相検出器の特異点は、チャージポンプにおける電流源が同一であり、マッチしやすいという事実である。両方の電流源は、電流I0を提供する。down信号に対するXORゲートは0論理に接続される１つの入力を持ち、余分なダミーXORがdownのXORの入力で追加される。位相検出器の振る舞いは、次の論理式で説明されることができる:
【数２】
2007504699.tif 000004
【００３２】
式(４)は、図９、１３、１４及び１５における位相検出器により実現される式(１)と同じ出力信号を生み出す。
【００３３】
図１７は、図１６の位相検出器における８つの異なる論理実現PD1からPD8を示す。論理実現PD3は、図１６の位相検出器に対して選択される論理的な実現に対応する。PD3は、差動入力及び差動出力を持たないが、差動入力及び差動出力を備える排他的なORゲートが使用されることができることは当業者には明らかである。PD3において出力DOWN及びUPを与える排他的なORゲートは、出力DOWN及びUPを与える図１６の排他的なORゲートに対応する。PD3においてIとQとでラベル付けされた排他的なORゲートは、それぞれ入力X1Q及びX2Qを持つ排他的なORゲートと、入力X1L及びX2Lを持つ排他的なORゲートとに対応する。図１６で使用される「ダミー」のXORゲートはPD3には図示されない。単に利点ではあるが必要な要素ではないためである。図１７に示される別の論理実装は、図１６のチャージポンプ並びにDラッチL1、L2、L3及びL4に接続される。
【００３４】
図１８Ａは、本発明の実施形態として前述されたもののいずれかにおいて使用されることができるXORゲートを示す。図１８の論理ゲートは、第１の差動入力A、
2007504699.tif 000005
及び第２の差動入力B、Bを持つ。ゲートの差動出力は、Q、
2007504699.tif 000006
で表される。図１８の差動XORゲートは、更に、８つのトランジスタM1、M2、M3、…、M8を有する。更に、３つの電流源I01、I02及びI03がXORゲートに与えられる。電流源I01は、トランジスタM1、M2及びM4を接地に接続する。電流源I02は、トランジスタM3及びM5を接地に接続し、電流源I03は、トランジスタM5、M7及びM8を接地に接続する。入力A、
2007504699.tif 000007
、B、及び
2007504699.tif 000008
は、それぞれ、トランジスタM1、M2、M7及びM8のいずれかにおけるゲートに接続される。電流源I01、I02及びI03は、それぞれ、同じ定電流I0を提供する。トランジスタM1からM8の末尾に加えられる電流源は、定電圧I0*Rを確実にすることにより揺れ動く温度の制御と、プロセス変動の制御とを可能にする。Rは、差動出力Q、
2007504699.tif 000009
に接続されるレジスタを表す他に、これらのレジスタの抵抗も表す。定電流源は、接地及びこの正の電源における定電源電流に関する電源除去を増加させる。チャージポンプやVCOのような他の構成要素が同相(common mode)信号に対する制約を少なくした形で構築されることができるので、PLL-DCR構成において、これは、重要な利点である。
【００３５】
図１８Ｂは、図１８Ａの差動XORゲートの論理テーブルとXORゲートの出力でのアナログ値とを示す。論理状態間での差動スイング(swing:振幅)は、I0*Rである。I0*Rは、差動出力Q、
2007504699.tif 000010
での電圧差を表す。図１８Ａに示される同相電圧VCOMは、差動入力の同相とは少し異なって選択される。トランジスタM3及びM6は、同じ電流源I02に接続され、従って、負の出力において、定電流が常に存在する。
【００３６】
図１９は、２つの差動入力A、
2007504699.tif 000011
及びB、B、並びにシングルエンドの出力Qを持つNXORゲートを示す。図１９のNXORゲートの差動入力はそれぞれ、図１９に示されるトランジスタM1、M2、M5及びM6のいずれかのゲートに接続される。同相電圧VCOMは、図１９に示されるトランジスタM3及びM4のゲートに接続される。第１の電流源I01は、トランジスタM1、M2及びM3に接続される。第２の電流源I02は、トランジスタM4、M5及びM6に接続される。電流源I01及びI02は共に同じ電流I0を提供する。トランジスタM3及びM4は、入力A’とB’とが共にロウであるとき、電流源I01を、非飽和状態に保つために必要とされる。
【００３７】
図２０は、前述された位相検出器のいずれかに使用されることができる差動ORゲートを示す。図２０の差動ORゲートは、２つの差動入力A、
2007504699.tif 000012
及びB、
2007504699.tif 000013
と共に、差動出力Q、
2007504699.tif 000014
を持つ。８つトランジスタM1からM8が差動ORゲートに与えられる。入力Aは、トランジスタM1のゲートに接続され、入力Bは、トランジスタM2のゲートに接続される。トランジスタM1及びM2は共に電流源I01に接続される。トランジスタM3及びM4のゲートはそれぞれ同相電圧VCOMにより与えられる。これらのトランジスタのソース及びドレインは、互いに接続される。トランジスタM1、M2、M3及びM4はそれぞれ出力
2007504699.tif 000015
に接続される。差動入力
2007504699.tif 000016
と
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とは、トランジスタM7及びM8のゲートに接続される。トランジスタM6、M7及びM8はそれぞれ電流源I03に接続される。トランジスタM6は、そのゲートにおいて同相電圧VCOMを持つ。トランジスタM5、M6、M7及びM8はそれぞれ、出力Qに接続される。図２０Ｂは、図２０Ａの差動ORゲートの論理テーブルを示す。
【００３８】
図２１は、前述された位相検出器のいずれかにおいても使用されることができるORゲートを示す。図２１のORゲートは、２つのシングルエンドの入力A及びBと、差動出力Q、
2007504699.tif 000018
とを持つ。トランジスタM1、M2及びM3は、図２１のORゲートにおいて与えられる。トランジスタM1及びM2のゲートは、入力AとBとをそれぞれ形成する。トランジスタM1、M2及びM3の末尾はそれぞれ共通の電流源I0に接続される。同相電圧VCOMは、トランジスタM3のゲートを形成する。
【００３９】
図２２は、位相検出器２００と周波数検出器２１０とを有する位相周波数検出器を示す。図２２における位相検出器２００は、図１６に示される位相検出器に対応する。図１６に示される参照クロックCKL及びCKQは、図２２に示されるクロックCKL/2及びCKQ/2にそれぞれ対応する。周波数検出器２１０は、２つの参照クロックCKQ及びCKLを持つ。周波数検出器２１０のクロックCKQ及びCKLは四分(quadrature)クロックである。即ち、それらは同じ周波数を持ち、T/4分位相シフトされている。ここで、Tは、そのクロックの周期である。参照クロックCKQ及びCKLの周波数f=1/Tは、データクロックの周波数に対応する。参照クロックCKL/2及びCKQ/2は、ここでもデータクロックの半分の周波数を持つ２つの四分クロックである。周波数検出器２１０は、トリステート(tri-state)出力を備えるフルレートの周波数検出器である。位相検出器は、ハーフレートの位相検出器である。分周器は、フルレートの２つの四分クロックCKQ及びCKLのいずれかより得られる２つの四分クロックCKI/2及びCKQ/2を生成することができる。周波数検出器２１０は、２つのDラッチL1及びL2を持ち、その差動出力は、MUXに接続される。DラッチとMUXとのこの組み合わせは、データ信号のUP及びDOWN遷移の両方でクロック(clock)されるラッチとして機能する。そこで、データ遷移は、フルスピードでの２つの四分クロックCKI及びCKQをサンプリングする。MUXの出力は、遷移間での出力において、同じエラーを保ち続けるデータ遷移に関してのみ更新されるであろう。更に、DラッチL3、L4及び他のMUXは、Dラッチ及びMUXの同様な組み合わせを形成する。MUXの出力は、図２２に示され、参照信号PD_Q及びPD_Iを持つ。PD_Q出力は、位相検出器の出力に対応し、PD_I出力は、PD_Qと四分遅れ(in quadrature with)の関係にある。DATA及びCKQ(それぞれCKI)との間の位相差は正又は負の量子化された信号に変形される。信号が正であるとき、クロックはその位相を増加させ、負の信号に対しては、クロックはその位相を減少させるであろう。
【図面の簡単な説明】
【００４０】
【図１】従来の高速レシーバを示す図である。
【図２】従来のクロックリカバリ回路を示す図である。
【図３】左側は、従来のハーフレートの位相検出器を示し、右側は、従来のハーフレートの位相検出器の信号に対するタイミングダイアグラムを示す図である。
【図４】左側は、従来の別のハーフレートの位相検出器を示し、右側は、従来のハーフレートの位相検出器の信号に対するタイミングダイアグラムを示す図である。
【図５】本発明における第１の信号生成器及び第２の信号生成器の実施形態を示す図である。
【図６】図５の第１及び第２の信号生成器で生成される信号の例を示す図である。
【図７】図５の第１及び第２の信号生成器で生成される信号の追加的な例を示す図である。
【図８】図５に示される信号生成器で生成される信号の別の例を示す図である。
【図９】本発明の第１の実施形態を示す図である。
【図１０】本発明の第１の実施形態において生成される信号の例を示す図である。
【図１１】本発明の第１の実施形態において生成される信号の別の例を示す図である。
【図１２】本発明の第１の実施形態において生成される信号の追加的な例を示す図である。
【図１３】本発明の第２の実施形態を示す図である。
【図１４】本発明の第３の実施形態を示す図である。
【図１５】本発明の第４の実施形態を示す図である。
【図１６】本発明の第５の実施形態を示す図である。
【図１７】図１６における位相検出器の８つの異なる論理実現を示す図である。
【図１８Ａ】本発明の実施形態において使用されることができるXORゲートを示す図である。
【図１８Ｂ】図１８Ａの差動XORゲートの論理テーブルを示す図である。
【図１９】本発明の実施形態において使用されることができるNXORゲートを示す図である。
【図２０】本発明の実施形態において使用されることができる差動ORゲートを示す図である。
【図２１】本発明の実施形態において使用されることができる追加的なORゲートを示す図である。
【図２２】本発明による位相検出器を有する位相周波数検出器を示す図である。
【図１】
2007504699.tif 000019
【図２】
2007504699.tif 000020
【図３ａ】
2007504699.tif 000021
【図３ｂ】
2007504699.tif 000022
【図４】
2007504699.tif 000023
【図５】
2007504699.tif 000024
【図６】
2007504699.tif 000025
【図７】
2007504699.tif 000026
【図８】
2007504699.tif 000027
【図９】
2007504699.tif 000028
【図１０】
2007504699.tif 000029
【図１１】
2007504699.tif 000030
【図１２】
2007504699.tif 000031
【図１３】
2007504699.tif 000032
【図１４】
2007504699.tif 000033
【図１５】
2007504699.tif 000034
【図１６】
2007504699.tif 000035
【図１７】
2007504699.tif 000036
【図１８ａ】
2007504699.tif 000037
【図１８ｂ】
2007504699.tif 000038
【図１９】
2007504699.tif 000039
【図２０ａ】
2007504699.tif 000040
【図２０ｂ】
2007504699.tif 000041
【図２１】
2007504699.tif 000042
【図２２】
2007504699.tif 000043
【国際調査報告】
2007504699.tif 000044
2007504699.tif 000045