(57)【要約】１つの一般的な実施形態では、デュアルメタルのＮＭＯＳゲート（２２６）とＰＭＯＳゲート（２２８）を形成するために、基板（２０２）上に第１金属層（２０６）と第２金属層（２０８）を統合するための方法として、基板（２０２）のＮＭＯＳ領域（２１０）とＰＭＯＳ領域（２１２）上に誘電体層（２０４）を堆積する。更に、本方法は、誘電体層（２０４）上に第１金属層を堆積する。更に、方法は、第１金属層（２０６）上に第２金属層（２０８）を堆積する（１５０）。更に、本方法は、基板（２０２）のＮＭＯＳ領域（２１０）に窒素を注入し（１５２）、第１金属層（２０６）の第１部分を金属酸化物層（２２０）に変え（１５４）、第１金属層（２０６）の第２部分を金属窒化物層（２１８）に変える。更に、本方法は、ＮＭＯＳゲート（２２６）とＰＭＯＳゲート（２２８）を形成し（１５６）する。ＮＭＯＳゲート（２２６）は金属窒化物層（２１８）のセグメント（２３４）を含み、ＰＭＯＳゲート（２２８）は金属酸化物層（２２０）のセグメント（２４２）を含む。
2007504671.tif 000002
【特許請求の範囲】
【請求項１】
基板（２０２）のＮＭＯＳ領域（２１０）とＰＭＯＳ領域（２１２）上に誘電体層（２０４）を堆積する（１５０）ステップと、
前記誘電体層（２０４）上に第１金属層（２０６）を堆積する（１５０）ステップと、
前記基板（２０２）の前記ＮＭＯＳ領域（２１０）に窒素を注入する（１５２）ステップと、
前記第１金属層（２０６）の第１部を金属酸化物層（２２０）に変え、かつ、前記第１金属層（２０６）の第２部を金属窒化物層（２１８）に変える（１５４）ステップと、
ＮＭＯＳゲート（２２６）とＰＭＯＳゲート（２２８）を形成するステップとを含み、前記ＮＭＯＳゲート（２２６）は前記金属窒化物層（２１８）のセグメント（２３４）を含み、前記ＰＭＯＳゲート（２２８）は前記金属酸化物層（２２０）のセグメント（２４２）を含む、方法。
【請求項２】
前記第１金属層（２０６）を前記金属酸化物層（２２０）に変えるステップ（１５４）において、高温アニールを利用する、請求項１に記載の方法。
【請求項３】
誘電体層（２０４）を基板（２０２）のＮＭＯＳ領域（２１０）とＰＭＯＳ領域（２１２）上に堆積する（１５０）ステップと、前記誘電体層（２０４）上に第１金属層（２０６）を堆積するステップ（１５０）と、を含む方法であって、前記方法は、
前記基板（２０２）の前記ＮＭＯＳ領域（２１０）に窒素を注入し（１５２）、前記第１金属層（２０６）の第１部分を金属酸化物層（２２０）に変え、かつ、前記第１金属層（２０６）の第２部分を金属窒化物層（２１８）に変え、ＮＭＯＳゲート（２２６）とＰＭＯＳゲート（２２８）を形成することを特徴とし、前記ＮＭＯＳゲート（２２６）は前記金属窒化物層（２１８）のセグメント（２３４）を含み、前記ＰＭＯＳゲート（２２８）は前記金属酸化物層（２２０）のセグメント（２４２）を含む、方法。
【請求項４】
前記第１金属層の第１部分を前記金属酸化物層（２２０）に変えるステップ（１５４）において、高温アニールを利用する、請求項３に記載の方法。
【請求項５】
前記第１金属層（２０６）の前記第１部分を変える前記ステップ（１５４）の後で、かつ、前記ＮＭＯＳゲート（２２６）と前記ＰＭＯＳゲート（２２８）を形成する（１５６）ステップの前に、前記基板（２０２）の前記ＰＭＯＳ領域（２１２）にＰ型ドーパントを注入する（１５６）ステップを更に含む、請求項３に記載の方法。
【請求項６】
前記第１金属層（２０６）を堆積する（１５０）ステップの後で、かつ、前記ＮＭＯＳ領域（２１０）に前記窒素を注入する（１５２）前記ステップの前に、前記第１金属層（２０６）上に第２金属層（２０８）を堆積する（１５０）ステップを更に含む、請求項３に記載の方法。
【請求項７】
前記ＮＭＯＳ領域（２１０）に前記窒素を注入する（１５２）前記ステップは、前記第１金属層（２０６）の前記第１部分に前記窒素を注入せずに、前記第１金属層（２０６）の前記第２部分に前記窒素を注入するステップを含む、請求項３に記載の方法。
【請求項８】
前記ＰＭＯＳゲート（２２８）のゲート電極は、前記第２金属層（２０８）のセグメントを含み、前記ＮＭＯＳゲート（２２６）のゲート電極は前記金属窒化物層（２１８）の前記セグメント（２３４）を含む、請求項６に記載の方法。
【請求項９】
前記第１金属層（２０６）は、ハフニウム、ジルコニウム、タンタルからなる群より選択される、請求項３に記載の方法。
【請求項１０】
ＣＭＯＳデバイスであって、
ＮＭＯＳ領域（２１０）とＰＭＯＳ領域（２１２）とを含む基板（２０２）と、
金属窒化物層（２１８）のセグメント（２３４）を含む、前記ＮＭＯＳ領域（２１０）の前記基板（２０２）上に位置するＮＭＯＳゲート電極スタック（２３０）と、
金属酸化物層（２２０）のセグメント（２４２）を含む、前記ＰＭＯＳ領域（２１２）の前記基板（２０２）上に位置するＰＭＯＳゲート誘電体スタック（２４０）とを含み、
前記金属窒化物層（２１８）の前記セグメント（２３４）は第１金属層（２０６）の第１部分から形成され、前記金属酸化物層（２２０）の前記セグメント（２４２）は前記第１金属層（２０６）の第２部分から形成される、ＣＭＯＳデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
一般的に、本発明は半導体デバイス分野に関し、より詳細には、相補型金属酸化膜半導体（“ＣＭＯＳ”：ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ‐ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体（“ＣＭＯＳ”）トランジスタの性能を向上させるために、製造業者たちは高誘電率（“ｈｉｇｈ−ｋ”）と金属ゲート電極とを有するゲート誘電体を利用し得る。従来のゲート誘電体、例えばＳｉＯ２、などは非常に薄いために、トンネル電流が大きくなり、更に、その他の問題が発生することから、加工寸法の小さな技術では、Ｈｉｇｈ−ｋゲート誘電体が望ましい。更に、金属ゲート電極がポリシリコンゲート電極に取って代わることができる。このポリシリコンゲート電極は抵抗が大きく、また、ゲート誘電体とチャネルとの間の接触部にキャリアの望ましくない空乏を発生させることから、ＮＦＥＴとＰＦＥＴトランジスタの性能を低下させる。しかし、ＮＭＯＳトランジスタは、仕事関数が例えば約４．１電子ボルトの金属ゲート電極を必要とし、一方でＰＭＯＳトランジスタは、仕事関数が例えば約５．１電子ボルトの金属ゲート電極を必要とする。従って、半導体の製造業者たちは、製造プロセスにおいてデュアルメタルのＮＭＯＳ及びＰＭＯＳゲートを実効的に実現するように、異なる仕事関数とｈｉｇｈ‐ｋゲート誘電体を有す金属を統合するよう、課題が与えられている。
【０００３】
金属ゲート電極とｈｉｇｈ‐ｋゲート誘電体とを利用した、ＣＭＯＳトランジスタの従来の製造プロセスでは、一般的に、ＮＭＯＳゲートに適切な仕事関数と、ｈｉｇｈ‐ｋ誘電体を含むゲート誘電体層を有する第１金属層は、半導体のダイ基板のＮＭＯＳ及びＰＭＯＳ領域全体に堆積される。ＮＭＯＳとＰＭＯＳゲートのゲート電極が求める仕事関数は異なるので、第１金属層はＰＭＯＳゲート電極の形成に適さないであろう。また、一般的に、現行のｈｉｇｈ‐ｋ誘電体の堆積プロセスでは、ＰＭＯＳ領域のｈｉｇｈ‐ｋ誘電体層に形成するために、高濃度の負電荷が生じ、これにより、ゲートのしきい値電圧に望ましくない変動をもたらし、また、キャリア移動度を低下させる。従って、従来のプロセスでは、ＮＭＯＳとＰＭＯＳゲート電極をそれぞれ形成するために、ＮＭＯＳとＰＭＯＳ領域に別の金属層を提供する必要がある。
【０００４】
従って、従来の製造プロセスでは、基板のＰＭＯＳ領域に位置する第１金属層の一部が取り除かれ、ＰＭＯＳゲートのための仕事関数を有する第２金属層がＰＭＯＳ領域のゲート誘電体層全体に堆積される。従って、上述したデュアルメタルのＣＭＯＳゲートを製造する従来のプロセスは、第１金属層を基板のＮＭＯＳとＰＭＯＳ領域上に堆積し、ＰＭＯＳ領域にある第１金属層部を取り除き、その後にＰＭＯＳ領域にある第２金属層を堆積する必要があることから、困難である。
【０００５】
従って、当技術において、ｈｉｇｈ‐ｋゲート誘電体を有するデュアルメタルのＣＭＯＳゲートを形成するために、異なる仕事関数を有する２つの金属を統合するための実効的な方法が求められている。
【０００６】
本発明はｈｉｇｈ‐ｋゲート誘電体と関連する構造を有するＣＭＯＳゲートを形成するために、異なる仕事関数を有する金属を統合するための方法である。本発明は、ｈｉｇｈ‐ｋゲート誘電体を有するデュアルメタルのＣＭＯＳゲートを形成するために異なる仕事関数を有する２つの金属を統合するための実効的な方法のために、従来技術の必要性に取り組み解決するものである。
【０００７】
１つの一般的な実施形態においては、デュアルメタルのＮＭＯＳとＰＭＯＳゲートを形成するために、基板上に第１金属層と第２金属層とを統合する方法は、基板のＮＭＯＳ領域とＰＭＯＳ領域に誘電体層を堆積させるステップを含む、誘電体層は、例えば、酸化ハフニウム、酸化ジルコニウム、ジルコニウムシリケート、もしくは酸化ハフニウム、である。更に、方法において、誘電体層に第１金属層を堆積する。この第１金属層は、例えば、ハフニウム、ジルコニウム、もしくはタンタルであってよい。更に、方法において、第１金属層に第２金属層を堆積する。この第２金属層は、例えば、白金、タングステン、ニッケル、もしくはルテニウムであってよい。更に、方法において、基板のＮＭＯＳ領域に窒素を注入する。
【０００８】
この一般的な実施形態によれば、本方法において、更に、第１金属層の第１部分を金属酸化物層に変え、第１金属層の第２部分を金属窒化物層に変える。第１金属層の第１部分を金属酸化物層に変え、第１金属層の第２部分を金属窒化物層に変えるために、高温アニールを利用する。更に、本方法において、基板のＰＭＯＳ領域にＰ型ドーパントを注入する。更に、本方法において、ＮＭＯＳゲートとＰＭＯＳゲートを形成する。ＮＭＯＳゲートは金属窒化物層のセグメントを含み、ＰＭＯＳゲートは金属酸化物層のセグメントを含む。ＰＭＯＳゲートのゲート電極は第２金属層のセグメントであってよく、ＮＭＯＳゲートのゲート電極は金属窒化物層のセグメントであってもよい。一実施形態では、本発明は上述の方法を利用して製造されたＣＭＯＳデバイスである。本発明のその他の特徴及び利点は、以下の詳細な説明と添付の図面を読めば、当業者には容易に明らかになるであろう。
【発明の詳細な説明】
【０００９】
本発明はｈｉｇｈ‐ｋゲート誘電体及び関連する構造を有するＣＭＯＳゲートを形成するために、異なる仕事関数を有する金属を一体化するための方法を目的としている。以下の説明には、本発明の実装品に関する具体的な情報を含む。当業者であれば、本願で具体的に説明している方法とは別の方法で本発明を実行することができることが分かるであろう。更に、本発明を不明瞭にしないために、本発明の具体的な詳細を説明していないものもある。
【００１０】
本願の図面とそれらに付随する詳細な説明は本発明の例示的な実施形態だけに向けられているものである。簡潔さを保つために、本願において本発明のその他の実施形態を具体的に説明しておらず、また、それらを本願の図面で具体的に例示していない。
【００１１】
本発明においては、ｈｉｇｈ‐ｋゲート誘電体を有すデュアルメタルのＮＭＯＳとＰＭＯＳゲートを形成するために、半導体ダイの基板上に異なる金属層を実効的に一体化するためのプロセスを含む。以下に詳細を説明しているように、デュアルメタルのＮＭＯＳ及びＰＭＯＳゲートを実現するために、対応する金属層部分の組成と特性とを変化させるように、第１の選択的窒素注入と高温アニールを利用し、また、ＰＭＯＳゲート誘電体スタックの電荷を平衡にするように、第２の選択的電荷平衡注入(selective charge-balancing implant)を利用する、革新的なプロセスが本発明によって達成される。
【００１２】
図１は本発明の一実施形態による一般的な方法を例示したフローチャートである。当業者にとっては明らかな特定の詳細及び特徴はフローチャート１００から外している。例えば、あるステップは１つ以上のサブステップからなり、また、従来技術では周知の具体的な装置もしくは材料を含み得る。フローチャート１００に示すステップ１５０から１５８は本発明の一実施形態を説明するには十分であり、本発明のその他の実施形態はフローチャート１００に示されているステップとは別のステップを利用し得る。フローチャート１００に示すプロセスステップは、ステップ１５０よりも前に、ＮＭＯＳ領域およびＰＭＯＳ領域を有す基板を含むウェハ上で実行される点に注意されたい。
【００１３】
更に、図２Ａ、２Ｂ、２Ｃ、２Ｄ、および２Ｅの各構造２５０、２５２、２５４、２５６および２５８はそれぞれ、上述した基板を含む半導体ダイなどの基板上でフローチャート１００の各ステップ１５０、１５２、１５４、１５６および１５８をそれぞれ実行した結果を例示している。例えば、構造２５０は処理ステップ１５０を実行した後の上述の構造を示しており、構造２５２は処理ステップ１５２を実行した後の構造２５０を、また、構造２５４は処理ステップ１５４を実行した後の構造２５２などを示している。
【００１４】
図１のステップ１５０と図２Ａの構造２５０を参照すると、フローチャート１００のステップ１５０において、基板２０２のＮＭＯＳ領域２１０とＰＭＯＳ領域２１２上に誘電体層２０４、金属層２０６、および金属層２０８を順次堆積する。基板２０２はＰＭＯＳ領域２１２にＮ型のドープシリコンを、また、ＮＭＯＳ領域２１０にＰ型のドープシリコンを含んでもよい。誘電体層２０４は酸化ハフニウム、酸化ジルコニウム、ケイ酸ジルコニウム、もしくは酸化ハフニウムなどの高誘電率（“ｈｉｇｈ−ｋ誘電体”）の誘電体を含むことができ、また化学気相堆積（“ＣＶＤ”：ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）プロセスもしくはその他の適切なプロセスを利用して基板２０２上に堆積することができる。一例として、誘電体層２０４は厚みが３０．０Å以下であってよい。
【００１５】
金属層２０６はハフニウム、ジルコニウム、もしくはタンタルを含んでよく、また、ＣＶＤプロセスもしくは物理気相堆積（“ＰＶＤ”：ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）プロセス、もしくはその他の適切なプロセスを用いて誘電体層２０４に堆積することができる。金属層２０６の仕事関数は約４．１電子ボルトであり、これはＮＭＯＳトランジスタゲートに望ましい仕事関数である。一例として、金属層２０６の厚みは、約３０．０Åから約１００．０Åの間であってよい。金属層２０８はプラチナ、タングステン、コバルト、ニッケル、もしくはルテニウムを含むことができ、また、ＣＶＤプロセスもしくはＰＶＤプロセス、もしくはその他の適切なプロセスを用いて誘電体層２０６に堆積することができる。金属層２０８の仕事関数は約５．１電子ボルトであり、これはＰＭＯＳトランジスタゲートに望ましい仕事関数である。一例として、金属層２０８の厚みは、１００．０Å以上であってよい。一実施形態では、多結晶シリコン（“ポリ”）層（どの図面にも図示していない）を金属層２０８に堆積することができる。そのような実施形態では、ポリからなる層はＮＭＯＳ領域２１０でＮ型ドープされ、また、ＰＭＯＳ領域２１２でＰ型ドープされる。一実施形態では、シリサイド層（どの図面にも図示していない）を金属層２０８上に形成することができる。図２Ａを参照すると、フローチャート１００のステップ１５０の結果を構造２５０として例示している。
【００１６】
続いて、図１のステップ１５２と図２Ｂの構造２５２を参照すると、フローチャート１００のステップ１５２において、基板２０２のＰＭＯＳ領域２１２上にマスク２１４が形成される。マスク２１４はフォトレジスト、もしくは当該技術分野で周知のその他の適切な材料を含みうる。マスク２１４はＰＭＯＳ領域２１２上にだけ形成され、ＮＭＯＳ領域２１０にはマスクは形成されない。次に、ＮＭＯＳ領域２１０上で選択的窒素注入２１６が行われる。本実施形態では、窒素が金属層２０８を通過して金属層２０６へ選択的に注入されるように、窒素注入２１６が調整される。窒素注入２１６を行った結果、金属層２０６に注入された窒素濃度は、金属層２０８に注入された窒素濃度よりも高くなる。図２Ｂを参照すると、フローチャート１００のステップ１５２の結果を構造２５２として例示している。
【００１７】
続いて図１のステップ１５４と図２Ｃの構造２５４を参照すると、フローチャート１００のステップ１５４において、マスク２１４がＰＭＯＳ領域２１２から取り除かれ、ＮＭＯＳ領域２１０とＰＭＯＳ領域２１２に、金属窒化物層２１８と金属酸化物層２２０をそれぞれ形成するために高温アニールが行われる。プラズマエッチ、もしくは当該技術分野で周知のその他のエッチングなどを利用してマスク２１４を取り除いてよい。高温アニールを実行した結果、ＮＭＯＳ領域２１０に位置する金属層２０６の一部が金属窒化物に変わり、金属窒化物層２１８が形成される（本願においては、“窒化物に変化した”とも称される）。また、ＰＭＯＳ領域２１２に位置する金属層２０６の一部が金属酸化物に変わり、金属酸化物層２２０が形成される（本願においては、“酸化物に変化した”とも称される）。金属窒化物層２１８はＮＭＯＳトランジスタゲートに適切な仕事関数を与える。後続するプロセスステップでＰＭＯＳゲート誘電体スタックを形成するために、金属酸化物２２０の一部を利用する。
【００１８】
高温アニール中にＰＭＯＳ領域２１２の金属層２０６の一部が金属酸化物に変化すると、金属層２０６の一部は実効的に誘電体へと変化する。従って、高温アニールによって、金属層を誘電体である金属酸化物に変えることにより、ＰＭＯＳ領域２１２に位置する金属層２０６の一部の構成物と特質を変えることができる。その結果、後続する処理ステップでＰＭＯＳゲートがＰＭＯＳ領域２１２に形成されると、金属層２０８はＰＭＯＳゲートでＰＭＯＳゲート電極になる。図２Ｃを参照すると、フローチャート１００のステップ１５４の結果を構造２５４に例示している。
【００１９】
続いて、図１のステップ１５６と図２Ｄの構造２５６を参照すると、フローチャート１００のステップ１５６において、マスク２２２が基板２０２のＮＭＯＳ領域２１０に形成される。マスク２１４と同様に、マスク２２２もフォトレジスト、もしくは当該技術分野で周知の適切な材料を含みうる。マスク２２２はＮＭＯＳ領域２１０にだけ形成され、ＰＭＯＳ領域２１２には形成されない。次に、ＰＭＯＳ領域２１２で選択的な電荷平衡注入２２４が行われる。選択的電荷平衡注入２２４では、アルゴンなどのＰ型ドーパント、もしくはその他の適切なドーパントがＰＭＯＳ領域２１２の金属酸化物層２２０に注入される。本発明では、適切な正電荷を金属酸化物層２２０に導入し、ＰＭＯＳ領域２１２に位置する金属酸化物層２２０と一部の誘電体層２０４を中和するために選択的な電荷平衡注入２２４を利用して、平衡化した電荷を実現する。その結果、本発明は、金属酸化物層２２０と誘電体層２０４を含むＰＭＯＳゲート誘電体スタックの負電荷がもたらす、続いて形成されたＰＭＯＳゲートにおける望ましくないしきい値電圧の変動と望ましくないキャリア移動度の低下を防ぐのに便利である。図２Ｄを参照すると、フローチャート１００のステップ１５６の結果を構造２５６に例示している。
【００２０】
続いて、図１のステップ１５８と図２Ｅの構造２５８を参照すると、フローチャート１００のステップ１５８において、基板２０２のＮＭＯＳ領域２１０からマスク２２２が取り除かれる。本願において、構造２５８は“ＣＭＯＳ構造”とも称される。マスク２２２は上述のマスク２１４と同じやり方で取り除かれてよい。次に、ＮＭＯＳゲート２２６とＰＭＯＳゲート２２８はそれぞれＮＭＯＳ領域２１０とＰＭＯＳ領域２１２に形成される。ＮＭＯＳゲート２２６は、ＮＭＯＳ領域２１０に位置する金属層２０８、金属窒化物層２１８、及び誘電体層２０４を当該技術において周知のやり方でパターニングし、エッチングすることによって形成することができる。同様に、ＰＭＯＳゲート２２８は、ＰＭＯＳ領域２１２に位置する金属層２０８、金属窒化物層２２０、及び誘電体層２０４をパターニングし、エッチングすることによって形成することができる。
【００２１】
ＮＭＯＳゲート２２６は金属層２０８のセグメント２３２と金属窒化物層２１８のセグメント２３４を含むゲート電極スタック２３０と、誘電体層２０４のセグメント２３６を含むゲート誘電体を含む。ＮＭＯＳゲート２２６のゲート電極スタック２３０の仕事関数は、金属窒化物層２１８の部位２３４により決定される。その他の実施形態では、ゲート電極スタック２３０は、金属層２０８のセグメント２３２上に位置するシリサイド層もしくはポリ層のどちらかを含むことができる。ＰＭＯＳゲート２２８は金属層２０８のセグメント２３８を含むゲート電極２３８と、金属酸化物層２２０のセグメント２４２と誘電体層２０４のセグメント２４４を含むゲート誘電体スタック２４０と、を含む。ＰＭＯＳゲート２２８のゲート電極２３８の仕事関数は、金属層２０８により決定される。その他の実施形態では、ＰＭＯＳゲート２２８は金属層２０８のセグメント２３８上に位置するシリサイド層又はポリ層のどちらかを含むゲート電極スタックを含むことができる。簡潔さを期すために、図２Ｅに示しているのはＮＭＯＳゲート２２６とＰＭＯＳゲート２２８だけであるが、ＮＭＯＳ領域２１０とＰＭＯＳ領域２１２にはそれぞれ多数のＮＭＯＳゲートとＰＭＯＳゲートを含むことができる点に注意されたい。図２Ｅを参照すると、フローチャート１００のステップ１５８の結果を構造２５８として例示している。
【００２２】
上述のように、選択的な窒素注入と電荷平衡注入を利用することで、本発明は適切な仕事関数とｈｉｇｈ‐ｋゲート誘電体を有すデュアルメタルのＮＭＯＳとＰＭＯＳゲートを実現するのに便利である。上述のように、基板のＮＭＯＳ領域で選択的な窒素注入を行った後、金属層２０６の一部を金属窒化物層に有利に変えるために高温アニールが利用される。この高温アニールは、ＮＭＯＳゲート電極スタックを形成するために金属層２０８のセグメントと共に利用することができる。金属層２０６の一部を金属酸化物へ変えるためにも、上述のように、高温アニールが利用される。この高温アニールは、ＰＭＯＳゲート誘電体スタックを形成するために、誘電体層２０４のセグメントと共に利用される。本発明はまた、ＰＭＯＳゲート誘電体スタック、つまりゲート誘電体スタック２４０の、過度の負電荷を中和するために、選択的電荷平衡注入も利用する。これは、ＰＭＯＳゲートスタックの望ましくないしきい値電圧変動とキャリア移動度の低下を防ぐのに便利である。
【００２３】
更に、同じ金属層、つまり、基板のＮＭＯＳ領域とＰＭＯＳ領域の金属層２０６及び２０８を利用することによって、本発明はデュアルメタルＣＭＯＳ、つまりＮＭＯＳとＰＭＯＳゲートを実現するために、異なる金属層、つまり金属層２０６と２０８、を実効的に統合するのに便利である。一方で、従来のデュアルメタルＣＭＯＳゲート製造プロセスでは、デュアルメタルＣＭＯＳゲートは、ＮＭＯＳとＰＭＯＳ領域でゲート金属を別々に堆積する必要のあるプロセスで製造されており、このプロセスを実効的に行うのは困難である。
【００２４】
本発明の上述した一般的な実施形態から、本発明の概念を、その範囲から外れることなく実装するために、様々な技術を用いることができることは明白である。更に、本発明を特定の実施形態を参照して説明してきたが、当業者であれば本発明の精神と範囲から反れることなく、形式や詳細の変更を行うことが可能であることは認識されよう。説明した例示的な実施形態はあらゆる点で例示的なものとして考えられるものであって、制限的なものでなはい。本発明は本明細書で説明した特定の例示的な実施形態に限定するものではなく、本発明の範囲から逸脱することなく、多数の再編成、修正、代用品が可能であることを理解されたい。
【００２５】
従って、ｈｉｇｈ‐ｋゲート誘電体と関連する構造を有した、ＣＭＯＳゲートを形成するために、異なる仕事関数を有す金属を一体化させる方法が説明されている。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態による一般的な方法ステップに対応するフローチャート。
【図２Ａ】図１のフローチャートの特定のステップに対応する本発明の実施形態により処理されたウェハの一部を例示した断面図。
【図２Ｂ】図１のフローチャートの特定のステップに対応する本発明の実施形態により処理されたウェハの一部を例示した断面図。
【図２Ｃ】図１のフローチャートの特定のステップに対応する本発明の実施形態により処理されたウェハの一部を例示した断面図。
【図２Ｄ】図１のフローチャートの特定のステップに対応する本発明の実施形態により処理されたウェハの一部を例示した断面図。
【図２Ｅ】図１のフローチャートの特定のステップに対応する本発明の実施形態により処理されたウェハの一部を例示した断面図。
【図１】
2007504671.tif 000003
【図２Ａ】
2007504671.tif 000004
【図２Ｂ】
2007504671.tif 000005
【図２Ｃ】
2007504671.tif 000006
【図２Ｄ】
2007504671.tif 000007
【図２Ｅ】
2007504671.tif 000008
【国際調査報告】
2007504671.tif 000009
2007504671.tif 000010
2007504671.tif 000011