(57)【要約】  位相検出器および制御信号のジェネレータ（１４０）は、遅延されていないアップ信号（６２０）および遅延されていないダウン信号（６２５）を生成するために、基準信号（基準クロック）およびフィードバック信号（フィードバック信号）に応答する。プログラム可能な遅延ユニット（６３０，６３５）は、チャージポンプにアップ信号およびダウン信号を与えるために、遅延されていないアップ信号および遅延されていないダウン信号を遅延させる。アップ信号およびダウン信号に応答するよう構成される分周器（６５５）は、分周されたクロック信号（６６０）を与える。ノンオーバーラップクロック生成器は、スイッチドキャパシタリップル平滑フィルタのためにノンオーバーラップ保持偶数およびノンオーバーラップ保持奇数信号（ｈｏｌｄ＿ｅ，ｈｏｌｄ＿ｏ）を与えるために、分周されたクロック信号に応答するよう構成される。
2007536799.tif 000002
【特許請求の範囲】
【請求項１】
スイッチドキャパシタリップル平滑フィルタ用の制御信号ジェネレータであって、
基準信号とフィードバック信号との位相を比較し、位相比較に応答して、遅延されていないアップ信号および遅延されていないダウン信号を生成するよう構成される位相検出器と、
アップ信号およびダウン信号を与えるために、遅延されていないアップ信号および遅延されていないダウン信号を遅延させるよう構成される、プログラム可能な遅延回路と、
分周されたクロック信号を与えるために、アップ信号およびダウン信号に応答するよう構成される分周器回路と、
ノンオーバーラップ保持偶数信号およびノンオーバーラップ保持奇数信号を与えるために、分周されたクロック信号に応答するよう構成される、ノンオーバーラップクロック生成器とを含む、制御信号ジェネレータ。
【請求項２】
保持偶数信号または保持奇数信号のいずれかのアサートに応答してリセット信号をアサートするよう構成されるラッチをさらに含む、請求項１に記載の制御信号ジェネレータ。
【請求項３】
ラッチは、リセット信号とアップ信号およびダウン信号とがノンオーバーラップであるようリセット信号をアサートするよう構成される、請求項２に記載の制御信号ジェネレータ。
【請求項４】
ラッチは、遅延されていないアップ信号または遅延されていないダウン信号のいずれかのアサートに応答してリセット信号をデアサートするようさらに構成される、請求項２に記載の制御信号ジェネレータ。
【請求項５】
プログラム可能な遅延回路は、遅延されていないアップ信号を遅延させるよう構成される第１のプログラム可能な遅延回路と、遅延されていないダウン信号を遅延させるよう構成される第２のプログラム可能な遅延回路とを含む、請求項１に記載の制御信号ジェネレータ。
【請求項６】
遅延されていないアップ信号、遅延されていないダウン信号、アップ信号、およびダウン信号はすべて差動信号である、請求項１に記載の制御信号ジェネレータ。
【請求項７】
遅延されていないアップ信号、遅延されていないダウン信号、アップ信号、およびダウン信号はすべてシングルエンドの信号である、請求項６に記載の制御信号ジェネレータ。
【請求項８】
第１のプログラム可能な遅延回路は複数の選択可能なインバータを含み、選択可能なインバータの選択を変化させることによって遅延されていないアップ信号に対するアップ信号の遅延が変動する、請求項５に記載の制御信号ジェネレータ。
【請求項９】
複数の選択可能なインバータのための制御信号を記憶するための不揮発性メモリをさらに含み、所与の選択可能なインバータの制御信号がアサートされた場合、その所与の選択可能なインバータは第１のプログラム可能な遅延回路によって与えられる遅延の一因となる、請求項８に記載の制御信号ジェネレータ。
【請求項１０】
第２のプログラム可能な遅延は複数の選択可能なインバータを含み、選択可能なインバータの選択を変化させることによって、遅延されていないダウン信号に対するダウン信号の遅延が変動する、請求項５に記載の制御信号ジェネレータ。
【請求項１１】
複数の選択可能なインバータのための制御信号を記憶するための不揮発性メモリを含み
、所与の選択可能なインバータの制御信号がアサートされた場合、所与の選択可能なインバータは第２のプログラム可能な遅延回路によって与えられる遅延の一因となる、請求項１０に記載の制御信号ジェネレータ。
【請求項１２】
スイッチドキャパシタリップル平滑フィルタのための制御信号を生成する方法であって、
周期的にパルスされるアップ信号またはダウン信号を与えるために、周期的にパルスされる遅延されていないアップ信号および周期的にパルスされる遅延されていないダウン信号をプログラム可能に遅延させるステップと、
各アップパルス周期およびダウンパルス周期の終わりから、次の各アップパルス周期およびダウンパルス周期の終わりまで、タイミング信号をアサートするステップと、
ノンオーバーラップ保持偶数信号および保持奇数信号を生成するためにタイミング信号を処理するステップと、
ノンオーバーラップリセット信号を与えるために、タイミング信号ならびに遅延されていないアップ信号および遅延されていないダウン信号を処理するステップとを含む、方法。
【請求項１３】
遅延されていないアップ信号および遅延されていないダウン信号に与えられたプログラム可能な遅延の量を決定するために、スイッチドキャパシタリップル平滑フィルタの動作をシミュレートするステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
シミュレーション結果に基づいて、スイッチドキャパシタリップル平滑フィルタによって与えられる動作速度を最適化するために、プログラム可能な遅延の量を調節するステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
サンプルリセットループフィルタであって、
アップ信号およびダウン信号のパルス幅に応答して相補的な態様で第１の対の入力ノードを充電するよう構成される第１のチャージポンプと、
アップ信号およびダウン信号のパルス幅に応答して相補的な態様で第２の対の入力ノードを充電するよう構成される第２のチャージポンプと、
ループフィルタとを含み、ループフィルタは、集積電流を与えるために第１の対の入力ノードの電位をフィルタするよう構成される集積経路と、フィードフォワード電流を与えるために第２の対の入力ノードの電位をフィルタするよう構成されるフィードフォワード経路とを有し、さらに、
集積電流およびフィードフォワード電流の合計に応答して出力信号の周波数を調節するよう構成される電流制御発振器とを含み、
フィードフォワード経路はスイッチドキャパシタリップル平滑フィルタ制御信号ジェネレータを含み、前記ジェネレータは、
基準信号とフィードバック信号との位相を比較して位相比較に応答して遅延されていないアップ信号および遅延されていないダウン信号を生成するよう構成される位相検出器と、
アップ信号およびダウン信号を与えるために、遅延されていないアップ信号および遅延されていないダウン信号を遅延するよう構成されるプログラム可能な遅延回路とを含む、サンプルリセットループフィルタ。
【請求項１６】
制御信号ジェネレータはさらに、
分周されたクロック信号を与えるためにアップ信号およびダウン信号に応答するよう構成される分周器回路と、
ノンオーバーラップ保持偶数信号およびノンオーバーラップ保持奇数信号を与えるために分周されたクロック信号に応答するよう構成されるノンオーバーラップクロック生成器
とを含む、請求項１５に記載のサンプルリセットループフィルタ。
【請求項１７】
分周器回路は２分周器回路である、請求項１６に記載のサンプルリセットループフィルタ。
【請求項１８】
フィードバック信号を与えるために出力信号を分周するよう構成されるループ分周器と、
アップ信号およびダウン信号を生成するために、出力信号とフィードバック信号との位相を比較するよう構成される位相検出器とをさらに含む、請求項１６に記載のサンプルリセットループフィルタ。
【請求項１９】
スイッチドキャパシタリップル平滑フィルタのための制御信号ジェネレータであって、
基準信号とフィードバック信号との位相を比較し、位相比較に応答して、アップ信号およびダウン信号を生成するよう構成される位相検出器と、
アップ信号およびダウン信号を遅延させるよう構成されるプログラム可能な遅延回路と、
分周されたクロック信号を与えるために、プログラム可能に遅延されたアップ信号およびダウン信号に応答するよう構成される分周器回路と、
保持偶数信号および保持奇数信号を与えるために、分周されたクロック信号に応答するよう構成されるクロック生成器とを含む、制御信号ジェネレータ。
【請求項２０】
クロック生成器はノンオーバーラップクロック生成器である、請求項１９に記載の制御信号ジェネレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
この発明は、一般に位相ロックループに関し、より特定的には、スイッチドキャパシタ周波数シンセサイザのための制御信号の生成に関する。
【背景技術】
【０００２】
背景
位相ロックループ（ＰＬＬ）は、デジタルシステムにおいて、しばしばクロック再生器または周波数シンセサイザとして用いられる。ＰＬＬは、通信装置および他の型のデジタル電子工学などの分野において広範な適用例を有する。図１は従来のＰＬＬ１００を示す。ＰＬＬ１００は、クロック出力１１０が基準クロック１２０と位相をそろえるよう機能する。クロック出力はループ分周器１３０を通じてフィードバックされ、フィードバック信号１０５を形成し、位相検出器１４０において基準クロックと比較される。この比較に基づき、位相検出器は、基準クロックに対してクロック出力の位相が遅れているか進んでいるかに基づいて、アップ信号およびダウン信号１４５（ＵＰ／ＤＮと表示される）のパルス幅を調整する。チャージポンプ１５０はアップ信号およびダウン信号を受取り、それに従ってループフィルタ１６０の容量的に蓄えられた電荷を変化させる。
【０００３】
図２は、チャージポンプとループフィルタとの機能的関係についての単純化された図を示す。チャージポンプは電流スイッチとして作用し、電流源Ｉ１およびＩ２を用いて、ループフィルタのキャパシタＣから電流Ｉをシンクする（sink）かまたはソースする。アップ信号がダウン信号より前にパルスされた場合、電流スイッチは、ソースＩ１からの電流Ｉがキャパシタを充電するよう、端子Ｓ１をループフィルタに結合する。その結果、このキャパシタにかかる電圧は増加する。続いてダウン信号がパルスされると、電流スイッチは、上昇した電圧が次のアップ／ダウンのパルス周期まで保たれるよう、端子Ｓ１から分離する。図１に見られるように、この上昇した電圧は、次に電圧制御発振器１７０を駆動し、クロック出力の周波数を増加させ、アップ信号のパルシングを促進した位相の遅れを減じる。図２を再び参照して、ダウン信号がアップ信号より前にパルスされた場合、電流スイッチは、ソース１２からの電流Ｉがループフィルタのキャパシタからソースされるよう、端子Ｓ２にループフィルタを結合する。その結果、キャパシタをわたる電圧は下降する。続いてアップ信号がパルスされると、電流スイッチは、下降した電圧がキャパシタで維持されるよう、端子Ｓ２から分離する。図１を再び参照して、この減じられた電圧はＶＣＯにクロック出力周波数を減じさせ、それによって、ダウン信号のパルシングを促進した位相の進みを減じる。当業者は、実際にはループフィルタは２つの入力ノード、同相モード電圧に対して相補的な態様で充電される正の入力ノードおよび負の入力ノードを有するという点で、図２がループフィルタ動作の単純化された図であることを認識する。
【０００４】
当業者はさらに、ＰＬＬ１００が、シングルエンドの動作または差動（ダブルエンドの）動作のいずれかについて構成され得ることを認識する。図示されるように、ＰＬＬ１００はシングルエンドの実施例で示される。しかしながら、差動の実施例は、よく知られているその同相モード除去特性を通じて、騒音に対してより大きな抵抗をもたらす。差動動作においては、アップ信号およびダウン信号は各々正および負の成分を有し、正の成分および負の成分は相補的な態様で同相モード電圧から変位する。
【０００５】
以前のＰＬＬ動作は広範な適用例を有するが、アップ信号およびダウン信号は、それらが出力クロック周期より長い持続時間を有することができないという点で本質的に「バー
ストしやすい」。アップ信号およびダウン信号における急な変化は、ループフィルタによって与えられる制御電圧における「リップル」に至り、それによりクロック出力にジッタを引き起こす。ここで図３を参照すると、このジッタ問題を示す、サンプルリセットループフィルタ３００として知られる代替的ＰＬＬトポロジが示される。この代替ＰＬＬトポロジは、スイッチドキャパシタ周波数シンセサイザとして表示されてもさらによい。ＰＬＬ１００に関して説明されたように、サンプルリセットループフィルタは、基準クロック１２０とフィードバック信号１０５との位相を比較してアップ制御信号およびダウン制御信号を生成する、位相検出器１４０を含む。同様に、フィードバック信号は、ループ分周器１３０によって与えられるように、出力クロック１１０の分周されたバージョンである。しかしながら、ＶＣＯの代わりに電流制御発振器（ＣＣＯ）３１０が制御電流３１５に応答し、出力クロックの周波数を調整する。制御電流を生成するためには、ループフィルタ３２０は集積経路３３０およびフィードフォワード経路３４０を含む。スイッチドキャパシタリップル平滑フィルタとしても示され得るフィードフォワード経路はチャージポンプＢによって与えられる電荷をフィルタし、集積化経路はチャージポンプＡによって与えられる電荷をフィルタする。ＰＬＬ１００に関して同様に説明されたように、チャージポンプＡおよびＢは、アップ信号およびダウン信号のパルス幅に応答して各ループフィルタ経路内の容量的に蓄えられた電圧を変化させる。各経路は、それぞれの電圧を電流に変換する相互コンダクタンス段階（図示されない）を含む。次いで、経路からの電流が組み合わされて、ＣＣＯを駆動する制御電流３１５を生成する。比例経路３４０内に容量的に蓄えられた電圧がアップパルスおよびダウンパルスに対する各サンプリング周期をリセットしなければならないので、出力クロックに引き起こすジッタがより少ない、より滑らかな制御電流を与えるために、フィードフォワード経路内にダブルサンプリングのアーキテクチャが用いられてもよい。なお、ダブルサンプリングのアーキテクチャではリセット回路は単純化される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
スイッチドキャパシタリップル平滑フィルタにダブルサンプリングのアーキテクチャを有するサンプルリセットループフィルタは、有利に出力クロックジッタを減じるが、複数の欠点を有する。ダブルサンプリングのアーキテクチャのための制御信号の生成は特に厄介である。その上、制御信号タイミングが全体的なＰＬＬ処理速度を不必要に遅くしている。
【課題を解決するための手段】
【０００７】
概要
この発明の１つの局面に従って、スイッチドキャパシタリップル平滑フィルタ用の制御信号ジェネレータが与えられる。制御信号ジェネレータは位相検出器を含み、位相検出器は基準信号とフィードバック信号との位相を比較し、その位相比較に応答して、遅延されていないアップ信号および遅延されていないダウン信号を生成するよう構成され、さらに、アップ信号およびダウン信号を与えるために、遅延されていないアップ信号および遅延されていないダウン信号を遅延させるよう構成されるプログラム可能な遅延ユニットと、分周されたクロック信号を与えるためにアップ信号およびダウン信号に応答するよう構成される分周器と、ノンオーバーラップ保持偶数信号およびノンオーバーラップ保持奇数信号を与えるために、分周されたクロック信号に応答するよう構成されるノンオーバーラップクロック生成器とを含む。
【０００８】
この発明の別の局面に従って、スイッチドキャパシタリップル平滑フィルタのための制御信号を生成する方法が与えられる。方法は、周期的にパルスされるアップ信号またはダウン信号を与えるために、周期的にパルスされる遅延されていないアップ信号および周期的にパルスされる遅延されていないダウン信号をプログラム可能に遅延させるステップと
、各アップパルス周期およびダウンパルス周期の終わりから、次の各アップパルス周期およびダウンパルス周期の終わりまで、タイミング信号をアサートするステップと、ノンオーバーラップの保持偶数信号、保持奇数信号を生成するためにタイミング信号を処理するステップと、ノンオーバーラップリセット信号を与えるために、タイミング信号ならびに遅延されていないアップ信号および遅延されていないダウン信号を処理するステップとを含む。
【０００９】
この発明の別の局面に従って、サンプルリセットループフィルタが与えられる。ループフィルタは、アップ信号およびダウン信号のパルス幅に応答して相補的な態様で第１の対の入力ノードを充電するよう構成される第１のチャージポンプと、アップ信号およびダウン信号のパルス幅に応答して相補的な態様で第２の対の入力ノードを充電するよう構成される第２のチャージポンプと、ループフィルタとを有し、ループフィルタは、集積電流を与えるために第１の対の入力ノードの電位をフィルタするよう構成される集積経路、および、フィードフォワード電流を与えるために第２の対の入力ノードの電位をフィルタするよう構成されるフィードフォワード経路を有し、さらに、集積電流およびフィードフォワード電流の合計に応答して出力信号の周波数を調節するよう構成される電流制御発振器を含み、フィードフォワード経路はスイッチドキャパシタリップル平滑フィルタ制御信号ジェネレータを含み、当該ジェネレータは、基準信号とフィードバック信号との位相を比較してその位相比較に応答して遅延されていないアップ信号および遅延されていないダウン信号を生成するよう構成される位相検出器と、アップ信号およびダウン信号を与えるために、遅延されていないアップ信号および遅延されていないダウン信号を遅延させるよう構成される、プログラム可能な遅延回路とを含む。
【発明を実施するための最良の形態】
【００１０】
異なる図における同じ参照記号の使用は、類似または同一の項目を示す。
詳細な説明
ダブルサンプリングのアーキテクチャを有するサンプルリセットループフィルタにおける比例経路も、スイッチドキャパシタリップル平滑フィルタとして表示され得る。前に説明したように、サンプルリセットループフィルタにおける比例経路のダブルサンプリングのアーキテクチャは、ジッタを減じ、リセット回路を単純化する。「ダブル」サンプリングという命名によって示唆されるように、このアーキテクチャは対になったキャパシタの使用を含む。キャパシタ対のうち、一方のキャパシタが以前にサンプリングされた電圧を保つ一方で、他方は入力電圧によって二者択一的にリセットされたり充電されたりする。この対のうち１つのキャパシタについての保持期間は通常「保持偶数」期間として示され、残りのキャパシタについての保持期間は「保持奇数」期間として示される。電荷フィードスルーおよび他のエラーを防ぐために、保持奇数期間および保持偶数期間はノンオーバーラップである。この発明においては一意のスイッチドキャパシタリップル平滑フィルタが与えられ、それにより、保持奇数期間および保持偶数期間のタイミングを制御し、さらにリセットをトリガするために、対応する一意の制御信号の組を使用することが可能になる。これらの制御信号を生成するのに必要な生成回路は、先行技術と比較して非常に単純化されており、より速いＰＬＬ動作を可能にする。この生成回路を説明する前に、この発明の一意のスイッチドキャパシタリップル平滑フィルタのアーキテクチャがさらに説明される。
【００１１】
ここで図４に移ると、図３のフィードフォワード経路３４０を実現するためにこの発明の制御信号を用いるよう構成されるスイッチドキャパシタリップル平滑フィルタ４００の例示的な実施例が示される。図２に関して説明されたように、スイッチドキャパシタリップル平滑フィルタ４００は、正の入力ポート（入力ポートＰとして示される）および負の入力ポート（入力ポートＮとして示される）を含む。図３のチャージポンプＢなどのチャージポンプ（図示されない）は、以前にも説明されたように、アップ信号およびダウン信
号の相対的なパルス幅に応答して相補的な態様でこれらのノードを充電する。各入力ポートは、奇数キャパシタおよび偶数キャパシタ（ＣｏおよびＣｅとそれぞれ略される）として示される１対のキャパシタを備え、偶数および奇数の保持期間に対応する。アップ信号およびダウン信号の相対的なパルス幅（図１から図３に示される）に依存して、電流Ｉｃｐは、充電するか、または相補的な態様でノードＰおよびＮからソースされる。例えばアップパルス幅がより大きい場合、電流ＩｃｐはノードＰに流れ、ノードＮからソースされ、代替的にダウンパルス幅がより大きい場合、電流ＩｃｐはノードＮに流れ、ノードＰからソースされる。結果として生じた電荷の増強／消耗は、保持偶数期間または保持奇数期間のいずれがアサートされているかに依存して、キャパシタＣｏまたはＣｅのいずれかによってサンプリングされる。
【００１２】
各キャパシタＣｏまたはＣｅは、ＡＣ接地において基準電圧に結合する第１の端子４０５を有する。各キャパシタの対向する第２の端子４１０は、スイッチとその対応する入力ノードＰまたはＮとの間に結合される。入力ノードＰでは、キャパシタＣｅおよびＣｏの端子４１０は、スイッチ４１１および４１２を介してそれぞれ結合する。スイッチ４１１または４１２のいずれかが閉じている場合、対応するキャパシタは、入力ノードＰに与えられている電荷、またはそこからソースされている電荷をサンプリングしてもよい。同様に、入力ノードＮにおけるキャパシタＣｏおよびＣｅの端子４１０は、それぞれスイッチ４１３および４１４を介して結合する。スイッチ４１３または４１４のいずれかが閉じている場合、対応するキャパシタは、入力ノードＮに与えられている電荷、またはそこからソースされる電荷をサンプリングしてもよい。保持偶数期間および保持奇数期間のための制御信号は、ｈｏｌｄ＿ｅおよびｈｏｌｄ＿ｏとしてそれぞれ表示される。このように、ｈｏｌｄ＿ｅは保持偶数期間中にアサートされる一方で、ｈｏｌｄ＿ｏは保持奇数期間中にアサートされる。入力ノードＰおよびＮにおける奇数キャパシタＣｏが保持偶数期間中にサンプリングするので、スイッチ４１２および４１４はｈｏｌｄ＿ｅの制御下にあることが示される。同様に、入力ノードＰおよびＮにおける偶数キャパシタＣｅは奇数保持期間中にサンプリングし、スイッチ４１１および４１３はｈｏｌｄ＿ｏの制御下にあることが示される。
【００１３】
サンプリングに先立って、各キャパシタＣｅまたはＣｏは、リセット制御信号（ｒｓｔとして示される）のアサートに応答してリセットされる。ｒｓｔ信号は、それぞれのキャパシタＣｅまたはＣｏと並列に結合される、リセットスイッチを制御する。入力ノードＰにおいて、リセットスイッチ４１５および４１６がキャパシタＣｅおよびＣｏとそれぞれ並列に結合される。入力ノードＮにおいては、リセットスイッチ４１７および４１８がキャパシタＣｅおよびＣｏとそれぞれ並列に結合される。これらのスイッチのリセットは、保持偶数制御信号または保持奇数制御信号のいずれかをノンオーバーラップの態様でアサートした後に起る。例えば保持奇数期間がアサートされると、キャパシタＣｅは、対応する入力ノードＰまたはＮに電流フローによって充電されるか、またはそこから放電されるために結合されることができる。この結合に先立って、これらのキャパシタはリセットスイッチ４１５および４１７を閉じることによってリセットされ、その結果各キャパシタはＡＣ接地に放電する。しかしながら、フィルタ４００を組み込んだサンプルリセットループフィルタのサンプリング速度が例えば数百ＭＨｚに増大した場合、適切なリセットスイッチが閉じているリセット期間の持続時間は、キャパシタＣｅおよびＣｏを完全に放電するのに十分にはならないことが理解される。本願明細書にさらに説明されるように、フィルタ４００は、この不完全な放電に対処するためにオフセットキャンセル回路を含む。
【００１４】
各入力ノードＰおよびＮの奇数キャパシタＣｏおよび偶数キャパシタＣｅは、対応する保持信号がアサートされると出力ノードにも結合する。例えば、入力ノードＰにおけるキャパシタＣｏおよびＣｅは、それぞれスイッチ４１９および４２０を介してＶｏｕｔｐとして表示される出力ノードに結合する。スイッチ４１９はｈｏｌｄ＿ｏによって制御され
るが、スイッチ４２０はｈｏｌｄ＿ｅによって制御される。同様に、入力ノードＮにおけるキャパシタＣｏおよびＣｅは、スイッチ４２１および４２２を介してＶｏｕｔｎとして表示される出力ノードに結合する。スイッチ４２１はｈｏｌｄ＿ｏによって制御されるが、スイッチ４２２はｈｏｌｄ＿ｅによって制御される。入力ノードＰおよびＮを相補的に充電するので、ノードの電圧ＶｏｕｔｐおよびＶｏｕｔｎも相補的な態様で同相モード電圧から変動する。これらの出力電圧間の違いは、相互コンダクタンス段階（図示されない）を用いて電流に変形されることができ、図３に関して説明されるように、サンプルリセットループフィルタにおいて比例経路制御電流成分を形成する。付加的なスイッチ４２３が入力ノードＰおよびＮの間に結合されてもよく、その結果、ｒｓｔがアサートされるリセット期間中にこれらの入力ノードが同じ電位に向って引かれる。
【００１５】
上述のように、望ましくは高速ＰＬＬ動作を可能にする比較的高いサンプリング速度によって、奇数キャパシタおよび偶数キャパシタを完全にリセットすることが妨げられる。フィルタ４００に起因して、リセット期間の終わりにこれらのキャパシタに加えられるオフセット電圧が結果として生じる。例えば、リセット期間の終わりに、入力ノードＰにおけるキャパシタＣｅの端子４１０のノードＡ１が、基準電圧とＶｏｆｆｓｅｔｐとの和として表示され得るオフセット電圧成分に充電される。同様に、リセット期間の終わりに、入力ノードＮにおけるキャパシタＣｅの端子４１０のノードＡ３が、基準電圧（Ｖｒｅｆとして表示される）とＶｏｆｆｓｅｔｎとの和として表示され得るオフセット電圧成分に充電される。
【００１６】
オフセットキャンセルの必要性は、オフセットキャンセルが実行されないいとした場合のＶｏｕｔｐとＶｏｕｔｎとの差異について見ることができる。ノードＡ１およびＡ３の電圧は、図１から図３に関して説明されたアップ制御電圧とダウン制御電圧との間の相対的なパルス幅の差に依存する。このパルス幅差時間期間は、ｔｕｐｄｎとして表示され得る。入力ノードＰおよびＮに与えられた、またはそこからソースされた電流は、Ｉｃｐとして表示され得る。アップパルス幅がダウンパルス幅より大きいと仮定すると、期間ｔｕｐｄｎの間、電流Ｉｃｐは入力ノードＰへ流れ、入力ノードＮから流れる。このように、アップ信号およびダウン信号のパルシングに応答して、総電荷ｑ＝Ｉｃｐ＊ｔｕｐｄｎはノードＰに流れるが、この同じ電荷がードＮからソースされる。説明の明瞭性のために、キャパシタＣｅおよびＣｏのキャパシタンスは両方とも値Ｃに等しい。この充電に応答して、このように、ノードＡ１の電圧はＶｒｅｆ＋Ｖｏｆｆｓｅｔｐ＋Ｉｃｐ＊Ｔｕｐｄｎ／Ｃに等しいが、ノードＡ２の電圧は、Ｖｒｅｆ＋Ｖｏｆｆｓｅｔｎ−Ｉｃｐ＊Ｔｕｐｄｎ／Ｃに等しい。続く保持奇数期間では、ＶｏｕｔｐとＶｏｕｔｎとの差はＶｏｆｆｓｅｔｐ−Ｖｏｆｆｓｅｔｎ＋２Ｉｃｐ＊ｔｕｐｄｎ／Ｃとなる。この差異電圧は、望ましくないＶｏｆｆｓｅｔｐ−Ｖｏｆｆｓｅｔｎの量だけこのように歪む。
【００１７】
上述の説明から、保持偶数期間中にＶｏｆｆｓｅｔｎがＶｏｕｔｐに加えられ、ＶｏｆｆｓｅｔｐがＶｏｕｔｎに加えられたならば、ＶｏｕｔｐとＶｏｕｔｎとの間に差異が形成されるときにすべてのオフセット成分がキャンセルするであろうことが理解され得る。このキャンセルを達成するために、オフセット電圧はリセット期間中にサンプリングされ、次に保持される。例えば、ノードＡ１は、キャパシタＣｅについてのリセット期間の終わりにおいて、Ｖｒｅｆ＋Ｖｏｆｆｓｅｔｎのオフセット電圧を有する。この電圧はスイッチ４３０および４３１を閉じることを通じてサンプリングされ、キャパシタ４２９を充電する。スイッチ４３０はｒｓｔによって制御されるが、スイッチ４３１はｈｏｌｄ＿ｏによって制御される。したがって、ｒｓｔとｈｏｌｄ＿ｏの両方がアサートされるとき、ノードＡ１およびＢ１は同じ電位にある。並列性を維持するために、キャパシタＣｏｓｅもＶｒｅｆで保たれたＡＣ接地に結合される。したがって、リセット期間の終わりにおいて、ノードＢ１の電圧はＶｒｅｆ＋Ｖｏｆｆｓｅｔｐに等しい。
【００１８】
ノードＡ３のオフセット電圧が同様の態様でサンプリングされる。前に説明された不完全なリセットに起因して、ノードＡ３は、リセット期間の終わりにＶｒｅｆ＋Ｖｏｆｆｓｅｔｎの電位を有する。この電圧はスイッチ４３２および４３３を閉じることを通じてサンプリングされ、キャパシタ４３４を充電する。スイッチ４３２はｒｓｔによって制御されるが、スイッチ４３３はｈｏｌｄ＿ｏによって制御される。したがって、キャパシタＣｅについてのリセットの終わりにおいて、ノードＡ３およびＢ３は同じ電位を有する。続く保持偶数期間では、入力ノードＰのキャパシタＣｅおよびキャパシタ４３４は、スイッチ４２０およびスイッチ４３５を閉じることを通じて並列に結合され、これら両方のスイッチはｈｏｌｄ＿ｅに応答する。このように、キャパシタＣｅおよびキャパシタ４２９が同じキャパシタンスＣを有する場合、Ｖｏｕｔｐは、量（Ｖｒｅｆ＋Ｖｏｆｆｓｅｔｐ／２＋Ｖｏｆｆｓｅｔｎ／２＋Ｉｃｐ＊ｔｕｐｄｎ／２Ｃ）に等しくなる。同様に、この保持偶数期間中に、入力ノードＮのキャパシタＣｅおよびキャパシタ４２９は、スイッチ４２２およびスイッチ４４０を閉じることを通じて並列に結合され、これら両方のスイッチはｈｏｌｄ＿ｅによって制御される。キャパシタＣｅおよびキャパシタ４２９も同じキャパシタンスＣを有する場合、Ｖｏｕｔｎは、量（Ｖｒｅｆ＋Ｖｏｆｆｓｅｔｐ／２＋Ｖｏｆｆｓｅｔｎ／２−Ｉｃｐ＊ｔｕｐｄｎ／２Ｃ）に等しくなる。ＶｏｕｔｐとＶｏｕｔｎとの差異はこのようにＩｃｐ＊ｔｕｐｄｎ／Ｃになり、その結果、すべてのオフセット電圧成分がキャンセルされる。
【００１９】
同様のオフセットキャンセルがＣｏキャパシタに関して起る。例えば、ノードＡ２の電圧はスイッチ４４１および４４２を通してサンプリングされ、キャパシタ４４３を充電する。同様に、ノードＡ４の電圧はスイッチ４５０および４５１を通してサンプリングされ、キャパシタ４５２を充電する。続く保持奇数期間中、スイッチ４６０およびスイッチ４６２は両方とも閉じられ、オフセットキャンセルをもたらす。このオフセットキャンセルは待ち時間（latency）なしで有利に生じる。換言すれば、所与の保持期間について出力電圧が与えられるとともに、対応するオフセット電圧がキャンセルされる。対照的に、従来の待ち時間オフセットキャンセル段階は、オフセット電圧をキャンセルするために付加的な保持期間を要し、それによりジッタおよび他の問題を悪化させる。対照的にこの発明は、待ち時間のないオフセットキャンセルをもたらしてジッタを減じる。当業者は、フィルタ４００に示される様々なスイッチが、ＭＯＳＦＥＴまたはバイポーラトランジスタスイッチなどのトランジスタスイッチを用いて実現され得ることを認識する。
【００２０】
上述のように、保持偶数および奇数期間は、電荷フィードスルーおよび他の望ましくない影響を防ぐためにはノンオーバーラップでなければならない。さらに、リセット期間およびサンプリング期間もノンオーバーラップでなければならない。サンプルリセットループフィルタ技術で公知であるように、これらの期間のタイミングを達成するための制御信号は、アップ信号およびダウン信号のタイミングに応答して生成される。これは図３で見ることができ、そこでは位相検出器１４０はアップパルスおよびダウンパルスを生成するのみならず、フィードフォワード経路３４０のための制御信号をも生成する。制御信号ｈｏｌｄ＿ｏ、ｈｏｌｄ＿ｅおよびｒｓｔについてのタイミング図は図５に示される。ＵＰ／ＤＮ信号は、アップパルスまたはダウンパルスのいずれかを示すように総称的に用いられ、それは常に他方を超過する。制御信号は、リップル平滑フィルタ４００の適切な動作のため、ＵＰ／ＤＮパルスと同期されなければならない。換言すれば、ＵＰ／ＤＮ信号のパルシングに先立って、保持奇数制御信号または保持偶数制御信号（ｈｏｌｄ＿ｏまたはｈｏｌｄ＿ｅ）の一方が既にアサートされているべきであった。この保持信号のアサートの後、ＵＰ／ＤＮ信号についてのサンプリング期間に先立って適切なキャパシタ（ＣｅまたはＣｏ）がリセットされ得るようにリセット期間が完成しなければならない（ｒｓｔのアサート）。次に、ＵＰ／ＤＮ信号の生成は、基準クロックとフィードバッククロックとの位相関係に応答する。ここで図６を参照すると、位相検出器および制御信号シーケンスジェネレータ１４０が示される。位相検出器１４０は従来の位相検出器段階６００を含み
、位相検出器段階６００はクロス結合されたＮＯＲゲート６０５、ＮＡＮＤゲート６１０およびインバータ６１５を用いて遅延されていないアップ信号６２０および遅延されていないダウン信号６２５を生成する。これらの遅延されていないアップ信号６２０およびダウン信号６２５は、ダブルサンプリングのアーキテクチャを要する比例経路を実現しない、従来のループフィルタで使用するには適切である。しかしながら、図５に関して上記で説明されたように、ダブルサンプリングのアーキテクチャは、適切な保持期間（保持偶数または保持奇数）が確立されることと、アップ信号およびダウン信号のパルシングの前にリセットが起ることとを必要とする。信号６２０および６２５はプログラム可能な遅延ユニット６３０および６３５においてそれぞれ遅延され、アップ信号およびダウン信号を生成する。例えば、図５のＵＰ／ＤＮ信号がＵＰ信号を表す場合、遅延されていないアップ信号が時間ｔ０から始めてアサートされ得るはずであったことが、図５からわかる。しかしながら、プログラム可能な遅延ユニット６３０が、アップ信号のオンセットを時間ｔ５まで遅延させている。この遅延によって以下の事象が生じ得る。例えば、リセットされサンプリングされるキャパシタの組（ＣｅまたはＣｏ）のための保持信号は、ＵＰ／ＤＮ信号のパルシングに先立ってデアサートされなければならない。図５では、そのようにリセットされ充電されるのはＣｏキャパシタの組であるように、タイミングが行われる。このように、時間ｔ１において、ｈｏｌｄ＿ｏ制御信号がデアサートされる。ノンオーバーラップタイミングを確実にするための適切な遅延の後、ｈｏｌｄ＿ｅ制御信号は時間ｔ２でアサートされることができる。ノンオーバーラップタイミングを再び確実にするためのさらなる遅延の後、ｒｓｔは時間ｔ３でアサートされることができる。リセット期間の持続時間はキャパシタＣｅおよびＣｏを適切にリセットすることを確実にするのに十分でなければならず、スイッチング速度、キャパシタンス、半導体処理速度および他の設計の配慮に依存する。時間ｔ４でリセット期間が終了した後、ＵＰ／ＤＮ信号は、ノンオーバーラップタイミングを再び確実にするために、適切な遅延の後に時間ｔ５でアサートされてもよい。
【００２１】
先ほど説明したように、ｔ０からｔ５までの遅延は、プログラム可能な遅延ユニット６３０および６３５によって与えられる。図７に示されるように、この遅延を与えるために、プログラム可能なインバータ７００などのいくつかのプログラム可能な遅延ユニットが用いられてもよい。入力ポートから出力ポートまでの遅延は、所与のインバータがその制御信号によってアサートされるか否かに依存する。インバータ７００がアサートされる場合、それは入力ポートと出力ポートとの間の伝搬経路に１つの遅延ユニットを加える。インバータ７００がアサートされない場合、それは単に信号についての通り抜け（pass through）として作用し、全体的な遅延を著しく増加させる。インバータ７００を制御するための制御信号は、揮発性または不揮発性メモリ（図示されない）のいずれかに記憶され得る。
【００２２】
この態様で、プログラム可能な遅延ユニット６３０および６３５からのアップ信号およびダウン信号は、遅延されていないアップ信号６２０および遅延されていないダウン信号６２５に対して適切に遅延されることができる。この遅延は、上述されたように、リセット期間が適切な持続時間を有するように十分でなければならない。しかしながら、あまりにも遅延すると動作速度を遅くする。したがって、標準集積回路開発ツールを用いて回路シミュレーションを実行することができ、最適の遅延期間を決定するためにスイッチドキャパシタリップル平滑フィルタ４００の動作がシミュレートされる。次いで、プログラム可能な遅延ユニット６３０および６３５が対応して設定され得る。偶数／奇数タイミングを生成してアップ信号およびダウン信号を交替するために、ＮＯＲゲート６５０はアップ信号およびダウン信号を受取り、かつ２分周器回路６５５に出力を与える。次いで、分周器６５５は、ＵＰ／ＤＮ信号の立下りエッジの間でアサートされる、（いずれが最も大きなパルス幅を有しているかに依存してアップ信号またはダウン信号のいずれかである）アップデート信号６６０を与える。当業者は、成分の適切な入力駆動を確実にするために、
必要に応じてアップ信号生成経路およびダウン信号生成経路にバッファ段階（図示されない）が挿入されてもよいことを認識する。
【００２３】
制御信号ジェネレータ６７０は、ｈｏｌｄ＿ｅ、ｈｏｌｄ＿ｏおよびｒｓｔ信号を生成するために、アップデート信号のアサートに応答する。ここで図８に移って、制御信号ジェネレータ６７０についての回路図が示される。制御信号ジェネレータ６７０は、インバータ８０５およびＮＡＮＤゲート８１０を備えて実現された従来のノンオーバーラップクロック生成器回路８００を含む。ノンオーバーラップクロック生成器回路８００はアップデート信号６６０に応答して、ノンオーバーラップの態様で制御信号ｈｏｌｄ＿ｅおよびｈｏｌｄ＿ｏを生成する。ノンオーバーラップ信号ジェネレータについて他のアーキテクチャが存在し、回路８００を実現するためにそのようなアーキテクチャも用いられ得ることが認識される。ラッチ８３０は、ｒｓｔをアサートすることによってｈｏｌｄ＿ｅまたはｈｏｌｄ＿ｏのいずれかのアサートに応答する。ラッチ８３０は、遅延されていないアップ６２０または遅延されていないダウン６２５のいずれかのアサートに応答してｒｓｔをデアサートすることによって、リセット信号ｒｓｔを「リセットする」。ラッチ８３０はＮＯＲゲート８５０およびインバータ８５５を用いて実現される。しかしながら、ラッチ８３０を実現するために、他のラッチまたはフリップフロップアーキテクチャが用いられてもよいことが認識される。
【００２４】
フィルタ４００における制御信号ｈｏｌｄ＿ｅ、ｈｏｌｄ＿ｏおよびｒｓｔ制御スイッチが図４に関して説明される。これらのスイッチが、ＣＭＯＳ技術を用いてＭＯＳＦＥＴスイッチとして実現される場合、各制御信号は真・補数のバージョンを含まなければならない。しかしながら、本願明細書に用いられたように、真・補数バージョンを含み得る制御信号は「単一の」制御信号として表示される。なぜならば真・補数バージョンはそれらのクロックエッジに対して関して完全に同期だからである。制御信号が真補数バージョンを含む場合、インバータが用いられて補数信号を生成してもよい。さらに、アップ信号およびダウン信号は、明瞭に図示するためにシングルエンドの信号として示されることに注意されたい。当業者は、アップ信号およびダウン信号の差動バージョンを生成するために、位相検出器４０が容易に修正され得ることを認識する。
【００２５】
アップ信号およびダウン信号がシングルエンドか差動かに拘らず、この発明は、アップ信号およびダウン信号に加えて３つの制御信号（ｈｏｌｄ＿ｅ、ｈｏｌｄ＿ｏおよびｒｓｔ）しか要求しないスイッチドキャパシタリップル平滑フィルタを与える。先行技術のフィルタと比較して、必要とされる制御信号がより少ないのみならず、制御信号を与えるために必要な生成回路も同様に極めて単純化されている。さらに、生成回路で用いられるプログラム可能な遅延段階に起因して、アップ信号およびダウン信号の遅延は、リセット信号とアップ信号およびダウン信号とを必要最小限度までノンオーバーラップであることを確実にするために、最小限にされ得る。必要な遅延はシミューレーションソフトウェアを用いて計算されてもよく、成分値、スイッチング速度、半導体プロセス速度および他の変数に依存する。
【００２６】
この発明の上記の実施例は単に例示であって限定的ではない。この発明のより広い局面から逸脱することなく、様々な変更および変形が行なわれ得ることが当業者には明白であろう。したがって添付の請求項は、この発明の真の精神および範囲内に含まれる変更および変形すべてを含む。
【図面の簡単な説明】
【００２７】
【図１】従来のＰＬＬのブロック図である。
【図２】図１のＰＬＬのチャージポンプおよびループフィルタの概略的な図である。
【図３】セットリセットループフィルタのブロック図である。
【図４】この発明の１つの実施例による、図１のセットリセットループフィルタ用のスイッチドキャパシタリップル平滑フィルタの回路図である。
【図５】図４のスイッチドキャパシタリップル平滑フィルタのための制御信号用のタイミング図である。
【図６】この発明の１つの実施例による、図３のセットリセットループフィルタのための位相検出器および制御信号ジェネレータのブロック図である。
【図７】図６のプログラム可能な遅延ユニットのブロック図である。
【図８】図６の制御信号ジェネレータの回路図である。
【図１】
2007536799.tif 000003
【図２】
2007536799.tif 000004
【図３】
2007536799.tif 000005
【図４】
2007536799.tif 000006
【図５】
2007536799.tif 000007
【図６】
2007536799.tif 000008
【図７】
2007536799.tif 000009
【図８】
2007536799.tif 000010
【手続補正書】
【提出日】平成18年11月6日(2006.11.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スイッチドキャパシタリップル平滑フィルタ用の制御信号ジェネレータであって、
基準信号とフィードバック信号との位相を比較し、位相比較に応答して、遅延されていないアップ信号および遅延されていないダウン信号を生成するよう構成される位相検出器と、
アップ信号およびダウン信号を与えるために、遅延されていないアップ信号および遅延されていないダウン信号を遅延させるよう構成される、プログラム可能な遅延回路と、
分周されたクロック信号を与えるために、アップ信号およびダウン信号に応答するよう構成される分周器回路と、
ノンオーバーラップ保持偶数信号およびノンオーバーラップ保持奇数信号を与えるために、分周されたクロック信号に応答するよう構成される、ノンオーバーラップクロック生成器とを含む、制御信号ジェネレータ。
【請求項２】
保持偶数信号または保持奇数信号のいずれかのアサートに応答してリセット信号をアサートするよう構成されるラッチをさらに含む、請求項１に記載の制御信号ジェネレータ。
【請求項３】
ラッチは、リセット信号とアップ信号およびダウン信号とがノンオーバーラップであるようリセット信号をアサートするよう構成される、請求項２に記載の制御信号ジェネレータ。
【請求項４】
ラッチは、遅延されていないアップ信号または遅延されていないダウン信号のいずれかのアサートに応答してリセット信号をデアサートするようさらに構成される、請求項２に記載の制御信号ジェネレータ。
【請求項５】
プログラム可能な遅延回路は、遅延されていないアップ信号を遅延させるよう構成される第１のプログラム可能な遅延回路と、遅延されていないダウン信号を遅延させるよう構成される第２のプログラム可能な遅延回路とを含む、請求項１に記載の制御信号ジェネレータ。
【請求項６】
遅延されていないアップ信号、遅延されていないダウン信号、アップ信号、およびダウン信号はすべて差動信号である、請求項１に記載の制御信号ジェネレータ。
【請求項７】
遅延されていないアップ信号、遅延されていないダウン信号、アップ信号、およびダウン信号はすべてシングルエンドの信号である、請求項６に記載の制御信号ジェネレータ。
【請求項８】
第１のプログラム可能な遅延回路は複数の選択可能なインバータを含み、選択可能なインバータの選択を変化させることによって遅延されていないアップ信号に対するアップ信号の遅延が変動する、請求項５に記載の制御信号ジェネレータ。
【請求項９】
複数の選択可能なインバータのための制御信号を記憶するための不揮発性メモリをさらに含み、所与の選択可能なインバータの制御信号がアサートされた場合、その所与の選択可能なインバータは第１のプログラム可能な遅延回路によって与えられる遅延の一因となる、請求項８に記載の制御信号ジェネレータ。
【請求項１０】
第２のプログラム可能な遅延は複数の選択可能なインバータを含み、選択可能なインバータの選択を変化させることによって、遅延されていないダウン信号に対するダウン信号の遅延が変動する、請求項５に記載の制御信号ジェネレータ。
【請求項１１】
複数の選択可能なインバータのための制御信号を記憶するための不揮発性メモリを含み、所与の選択可能なインバータの制御信号がアサートされた場合、所与の選択可能なインバータは第２のプログラム可能な遅延回路によって与えられる遅延の一因となる、請求項１０に記載の制御信号ジェネレータ。
【請求項１２】
スイッチドキャパシタリップル平滑フィルタのための制御信号を生成する方法であって、
周期的にパルスされるアップ信号またはダウン信号を与えるために、周期的にパルスされる遅延されていないアップ信号および周期的にパルスされる遅延されていないダウン信号をプログラム可能に遅延させるステップと、
各アップパルス周期およびダウンパルス周期の終わりから、次の各アップパルス周期およびダウンパルス周期の終わりまで、タイミング信号をアサートするステップと、
ノンオーバーラップ保持偶数信号および保持奇数信号を生成するためにタイミング信号を処理するステップと、
ノンオーバーラップリセット信号を与えるために、タイミング信号ならびに遅延されていないアップ信号および遅延されていないダウン信号を処理するステップとを含む、方法。
【請求項１３】
遅延されていないアップ信号および遅延されていないダウン信号に与えられたプログラム可能な遅延の量を決定するために、スイッチドキャパシタリップル平滑フィルタの動作をシミュレートするステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
シミュレーション結果に基づいて、スイッチドキャパシタリップル平滑フィルタによって与えられる動作速度を最適化するために、プログラム可能な遅延の量を調節するステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
スイッチドキャパシタリップル平滑フィルタのための制御信号ジェネレータであって、
基準信号とフィードバック信号との位相を比較し、位相比較に応答して、アップ信号およびダウン信号を生成するよう構成される位相検出器と、
アップ信号およびダウン信号を遅延させるよう構成されるプログラム可能な遅延回路と、
分周されたクロック信号を与えるために、プログラム可能に遅延されたアップ信号およびダウン信号に応答するよう構成される分周器回路と、
保持偶数信号および保持奇数信号を与えるために、分周されたクロック信号に応答するよう構成されるクロック生成器とを含む、制御信号ジェネレータ。
【請求項１６】
クロック生成器はノンオーバーラップクロック生成器である、請求項１５に記載の制御信号ジェネレータ。
【国際調査報告】
2007536799.tif 000011
2007536799.tif 000012
2007536799.tif 000013