(57)【要約】【課題】本発明は、ＳｉＣ−ＪＢＳにおいて、結晶欠陥に起因するリーク電流の低下およびスポット破壊の抑制を目的とする。【解決手段】本発明のＳｉＣ半導体装置は、ＳｉＣ基板と、ＳｉＣ基板の上面に形成されたエピタキシャル層と、エピタキシャル層の上面に形成されたショットキー電極と、ＳｉＣ基板の下面に形成されたオーミック電極と、を備え、エピタキシャル層は、上面がショットキー電極と接触するｎ型エピタキシャル層と、ｎ型エピタキシャル層の上面からｎ型エピタキシャル層の一部の深さに亘り選択的に形成され、それらの上面がショットキー電極と接触する複数のｐ型エピタキシャル層と、を備え、ｎ型エピタキシャル層の上面における結晶欠陥密度は、ｐ型エピタキシャル層の上面における結晶欠陥密度よりも小さい。【選択図】図２
2019110226.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＣ基板と、
前記ＳｉＣ基板の上面に形成されたエピタキシャル層と、
前記エピタキシャル層の上面に形成されたショットキー電極と、
前記ＳｉＣ基板の下面に形成されたオーミック電極と、を備え、
前記エピタキシャル層は、
上面が前記ショットキー電極と接触するｎ型エピタキシャル層と、
前記ｎ型エピタキシャル層の上面から前記ｎ型エピタキシャル層の一部の深さに亘り選択的に形成され、それらの上面が前記ショットキー電極と接触する複数のｐ型エピタキシャル層と、を備え、
前記ｎ型エピタキシャル層の上面における結晶欠陥密度は、前記ｐ型エピタキシャル層の上面における結晶欠陥密度よりも小さい、
ＳｉＣ半導体装置。
【請求項２】
前記ｐ型エピタキシャル層の側面は前記ｐ型エピタキシャル層の上面に略垂直である、
請求項１に記載のＳｉＣ半導体装置。
【請求項３】
前記ｎ型エピタキシャル層は、
複数の前記ｐ型エピタキシャル層よりも深い第１領域と、
複数の前記ｐ型エピタキシャル層に挟まれ前記ショットキー電極と接触する第２領域とを備え、
前記第２領域は前記第１領域よりもｎ型不純物濃度が高い、
請求項１又は２に記載のＳｉＣ半導体装置。
【請求項４】
前記第２領域の下面は複数の前記ｐ型エピタキシャル層の下面よりも深い、
請求項３に記載のＳｉＣ半導体装置。
【請求項５】
請求項１から４のいずれか１項に記載のＳｉＣ半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路とを備える、
電力変換装置。
【請求項６】
（ａ）ＳｉＣ基板の上面に第１のｎ型エピタキシャル層とｐ型エピタキシャル層をこの順に積層し、
（ｂ）前記ｐ型エピタキシャル層の上面から少なくとも前記ｐ型エピタキシャル層を貫通する複数のトレンチを形成し、
（ｃ）前記トレンチの下面より側面からの成長速度が速い成長条件で前記トレンチ内に第２のｎ型エピタキシャル層を形成し、
（ｄ）前記第２のｎ型エピタキシャル層および前記ｐ型エピタキシャル層の上面にショットキー電極を形成し、
（ｅ）前記ＳｉＣ基板の下面にオーミック電極を形成する、
ＳｉＣ半導体装置の製造方法。
【請求項７】
前記工程（ｃ）は、前記第１のｎ型エピタキシャル層より不純物濃度の高い前記第２のｎ型エピタキシャル層を形成する工程である、
請求項６に記載のＳｉＣ半導体装置の製造方法。
【請求項８】
前記工程（ｂ）は、前記ｐ型エピタキシャル層の上面から前記第１のｎ型エピタキシャル層の一部にかけて複数の前記トレンチを形成する工程である、
請求項６または７に記載のＳｉＣ半導体装置の製造方法。
【請求項９】
前記工程（ｃ）は前記トレンチ内および前記ｐ型エピタキシャル層の上面に前記第２のｎ型エピタキシャル層を形成する工程であり、
（ｆ）前記工程（ｃ）と前記工程（ｄ）の間に、前記ｐ型エピタキシャル層の上面に形成された前記第２のｎ型エピタキシャル層を化学機械研磨により除去する工程をさらに備える、
請求項６から８のいずれか１項に記載のＳｉＣ半導体装置の製造方法。
【請求項１０】
前記工程（ｃ）は前記トレンチ内および前記ｐ型エピタキシャル層の上面に前記第２のｎ型エピタキシャル層を形成する工程であり、
（ｇ）前記工程（ｃ）と前記工程（ｄ）の間に、前記ｐ型エピタキシャル層の上面に形成された前記第２のｎ型エピタキシャル層の上面から前記ｐ型エピタキシャル層の上面にかけてイオン注入によりｐ型領域を形成する工程をさらに備える、
請求項６から８のいずれか１項に記載のＳｉＣ半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳｉＣ半導体装置、電力変換装置およびＳｉＣ半導体装置の製造方法に関する。
【背景技術】
【０００２】
ショットキーダイオードにおいて、ショットキー接合界面に複数のジャンクションバリアを有する構造がジャンクションバリアショットキーダイオード（Junction Barrier Schottky Diode：ＪＢＳ）として知られている。炭化珪素（ＳｉＣ）半導体基板を用いて構成されたＪＢＳ（以下、「ＳｉＣ−ＪＢＳ」と称する）については例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００９−５３２９０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳｉＣ−ＪＢＳにおいて、ＳｉＣ基板またはエピタキシャル層の内部からエピタキシャル層の表面へ伝搬する結晶欠陥が多いと、ショットキー接合部における結晶欠陥に起因して、高電圧を印加した時にリーク電流が大きくなり、歩留りが低下するという問題がある。
【０００５】
また、ＳｉＣ−ＪＢＳのテストで高電圧を印加すると、スポット破壊が発生する場合がある。テスト時にプローブ針の近くでスポット破壊が生じた場合、破壊のダメージがプローブ針におよぶため、発生毎にテストを中断してプローブを確認する作業が生じ、生産性が低下するという問題がある。スポット破壊は、テストで高電圧を印加した時に高電界がかかり、且つ、リーク電流が大きいｎ型領域とショットキーの接合部で生じる。スポット破壊の要因は、ＳｉＣ基板、又は、エピタキシャル層の内部からエピタキシャル成長方向へ伝搬し、エピタキシャル層の上面に出てきた結晶欠陥であった。
【０００６】
本発明は上述の問題点に鑑み、ＳｉＣ−ＪＢＳにおいて、結晶欠陥に起因するリーク電流の低下およびスポット破壊の抑制を目的とする。
【課題を解決するための手段】
【０００７】
本発明のＳｉＣ半導体装置は、ＳｉＣ基板と、ＳｉＣ基板の上面に形成されたエピタキシャル層と、エピタキシャル層の上面に形成されたショットキー電極と、ＳｉＣ基板の下面に形成されたオーミック電極と、を備え、エピタキシャル層は、上面がショットキー電極と接触するｎ型エピタキシャル層と、ｎ型エピタキシャル層の上面からｎ型エピタキシャル層の一部の深さに亘り選択的に形成され、それらの上面がショットキー電極と接触する複数のｐ型エピタキシャル層と、を備え、ｎ型エピタキシャル層の上面における結晶欠陥密度は、ｐ型エピタキシャル層の上面における結晶欠陥密度よりも小さい。
【０００８】
本発明のＳｉＣ半導体装置の製造方法は、（ａ）ＳｉＣ基板の上面に第１のｎ型エピタキシャル層とｐ型エピタキシャル層をこの順に積層し、（ｂ）ｐ型エピタキシャル層の上面から少なくともｐ型エピタキシャル層を貫通する複数のトレンチを形成し、（ｃ）トレンチの下面より側面からの成長速度が速い成長条件でトレンチ内に第２のｎ型エピタキシャル層を形成し、（ｄ）第２のｎ型エピタキシャル層およびｐ型エピタキシャル層の上面にショットキー電極を形成し、（ｅ）ＳｉＣ基板の下面にオーミック電極を形成する。
【発明の効果】
【０００９】
本発明のＳｉＣ半導体装置は、ＳｉＣ基板と、ＳｉＣ基板の上面に形成されたエピタキシャル層と、エピタキシャル層の上面に形成されたショットキー電極と、ＳｉＣ基板の下面に形成されたオーミック電極と、を備え、エピタキシャル層は、上面がショットキー電極と接触するｎ型エピタキシャル層と、ｎ型エピタキシャル層の上面からｎ型エピタキシャル層の一部の深さに亘り選択的に形成され、それらの上面がショットキー電極と接触する複数のｐ型エピタキシャル層と、を備え、ｎ型エピタキシャル層の上面における結晶欠陥密度は、ｐ型エピタキシャル層の上面における結晶欠陥密度よりも小さい。そのため、リーク電流の低下とスポット破壊の抑制が図られる。
【００１０】
本発明のＳｉＣ半導体装置の製造方法は、（ａ）ＳｉＣ基板の上面に第１のｎ型エピタキシャル層とｐ型エピタキシャル層をこの順に積層し、（ｂ）ｐ型エピタキシャル層の上面から少なくともｐ型エピタキシャル層を貫通する複数のトレンチを形成し、（ｃ）トレンチの下面より側面からの成長速度が速い成長条件でトレンチ内に第２のｎ型エピタキシャル層を形成し、（ｄ）第２のｎ型エピタキシャル層およびｐ型エピタキシャル層の上面にショットキー電極を形成し、（ｅ）ＳｉＣ基板の下面にオーミック電極を形成する。工程（ｃ）においてトレンチの下面より側面からの成長速度を速くすることにより、第１のｎ型エピタキシャル層からの結晶欠陥の伝搬をトレンチの内部で途絶えさせ、第２のｎ型エピタキシャル層の上面にまで伝搬しないようにすることができる。これにより、第２のｎ型エピタキシャル層の上面における結晶欠陥密度はｐ型エピタキシャル層の上面における結晶欠陥密度よりも小さくなる。その結果、リーク電流の低下とスポット破壊の抑制が図られる。
【図面の簡単な説明】
【００１１】
【図１】前提技術のＳｉＣ−ＪＢＳの断面図である。
【図２】実施の形態１のＳｉＣ−ＪＢＳの断面図である。
【図３】実施の形態１の比較例のＳｉＣ−ＪＢＳの断面図である。
【図４】実施の形態１の比較例のＳｉＣ−ＪＢＳの断面図である。
【図５】実施の形態１のＳｉＣ−ＪＢＳの断面図である。
【図６】実施の形態１のＳｉＣ−ＪＢＳの製造工程を示す断面図である。
【図７】実施の形態１のＳｉＣ−ＪＢＳの製造工程を示す断面図である。
【図８】実施の形態１のＳｉＣ−ＪＢＳの製造工程を示す断面図である。
【図９】実施の形態１のＳｉＣ−ＪＢＳの製造工程を示す断面図である。
【図１０】実施の形態１のＳｉＣ−ＪＢＳの製造工程を示す断面図である。
【図１１】実施の形態１の変形例のＳｉＣ−ＪＢＳの製造工程を示す断面図である。
【図１２】実施の形態１の変形例のＳｉＣ−ＪＢＳの製造工程を示す断面図である。
【図１３】実施の形態１の変形例のＳｉＣ−ＪＢＳの製造工程を示す断面図である。
【図１４】実施の形態１の変形例のＳｉＣ−ＪＢＳの製造工程を示す断面図である。
【図１５】実施の形態１の変形例のＳｉＣ−ＪＢＳの製造工程を示す断面図である。
【図１６】実施の形態２のＳｉＣ−ＪＢＳの断面図である。
【図１７】実施の形態１のＳｉＣ−ＪＢＳの断面図である。
【図１８】実施の形態２のＳｉＣ−ＪＢＳの断面図である。
【図１９】実施の形態３のＳｉＣ−ＪＢＳの断面図である。
【図２０】実施の形態３のＳｉＣ−ＪＢＳの製造工程を示す断面図である。
【図２１】実施の形態３のＳｉＣ−ＪＢＳの製造工程を示す断面図である。
【図２２】実施の形態３のＳｉＣ−ＪＢＳの製造工程を示す断面図である。
【図２３】実施の形態３のＳｉＣ−ＪＢＳの製造工程を示す断面図である。
【図２４】実施の形態３のＳｉＣ−ＪＢＳの製造工程を示す断面図である。
【図２５】実施の形態４の電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
＜Ａ．前提技術＞
図１は、前提技術のバリアショットキーダイオード（ＳｉＣ−ＪＢＳ）１００の断面図である。なお、本明細書では断面図を用いて半導体装置の構造を説明するが、ＦＬＲなどの電界緩和層または絶縁保護膜層を含む終端構造については図示を省略する。また、各図において共通または対応する構成要素には同一の参照符号を付す。
【００１３】
ＳｉＣ−ＪＢＳ１００は、ｎ＋型のＳｉＣ基板１、ｎ−型のＳｉＣエピタキシャル層２、ｐ型領域３、ショットキー電極４、表面電極５およびオーミック電極６を備えている。ＳｉＣ基板１の第１主面である上面にＳｉＣエピタキシャル層２が形成される。ＳｉＣエピタキシャル層２の上面からＳｉＣエピタキシャル層２の一部の深さにかけて、複数のｐ型領域３が選択的に形成される。すなわち、ＳｉＣエピタキシャル層２の上面から一部の深さの領域では、ｎ型領域（ＳｉＣエピタキシャル層２）とｐ型領域３とが交互に形成される。ｐ型領域３の下面は、ＳｉＣエピタキシャル層２の下面よりも浅い。なお、以下の説明ではＳｉＣエピタキシャル層２とｐ型領域３をあわせて単に「エピタキシャル層」とも称する。また、エピタキシャル層のうち、ｎ型領域がｎ型エピタキシャル層であって、ｐ型領域３がｐ型エピタキシャル層である。
【００１４】
エピタキシャル層の上面上にはショットキー電極４が形成される。すなわち、ショットキー電極４は、ＳｉＣエピタキシャル層２の上面とショットキー接合を形成する。ショットキー電極４上には表面電極５が形成される。また、ＳｉＣ基板１の第２主面である下面上にはオーミック電極６が形成される。
【００１５】
ＳｉＣ基板１およびＳｉＣエピタキシャル層２には結晶欠陥７が発生する。これらの結晶欠陥７はエピタキシャル層の上面へ伝搬する。こうしてショットキー接合部に結晶欠陥７が発生すると、ＳｉＣ−ＪＢＳ１００に高電圧を印加した時にリーク電流が大きくなり、歩留りが低下してしまう。
【００１６】
また、図１に示すように、プローブ針８を用いて高電圧を印加するテストを行うと、結晶欠陥７に起因して図１の領域Ａで示すようにスポット破壊が生じる場合がある。スポット破壊がプローブ針８の近傍で発生した場合には、電極が融解離散してプローブ針８に付着したり、プローブ針８自身が熱により変形したりするといった、プローブ針８へのダメージが発生する。このようなダメージを受けたまま測定を継続すると、例えば電極コンタクト痕が大きくなり組立不具合を起こしたり、電極下部にある半導体装置の表面、特にショットキー接合部を傷つけて機能不全にさせるといった測定不具合が発生する。
【００１７】
そのため、プローブ針８の近傍でスポット破壊が生じると、テストを中断してプローブ針８を確認または交換する作業が必要となり、生産性が低下する。特に、炭化珪素など結晶欠陥が多数内在する半導体材料を用いた半導体装置の測定では、スポット破壊が多数発生するため、テスト中断およびプローブ針８交換の頻度が高く、処理能力が下がり生産性が低下することが問題となる。
【００１８】
以下の実施の形態では、結晶欠陥に起因するリーク電流の低下およびスポット破壊の抑制を実現するＳｉＣ−ＪＢＳについて説明する。
【００１９】
＜Ｂ．実施の形態１＞
＜Ｂ−１．構成＞
図２は、実施の形態１のＳｉＣ−ＪＢＳ１０１の断面図である。ＳｉＣ−ＪＢＳ１０１は、ＳｉＣエピタキシャル層２の上面における結晶欠陥密度が、ｐ型領域３の上面における結晶欠陥密度と比べて小さいという点で、前提技術のＳｉＣ−ＪＢＳ１００と異なる。これがＳｉＣ−ＪＢＳ１０１の１つ目の特徴である。なお、図２では表面電極５の図示を省略している。前提技術で説明したように、本実施の形態１のＳｉＣ−ＪＢＳ１０１においても、ｎ型領域（ＳｉＣエピタキシャル層２）がｎ型エピタキシャル層であって、ｐ型領域３がｐ型エピタキシャル層である。
【００２０】
前提技術の問題点として上記したスポット破壊は、ＳｉＣ基板１またはエピタキシャル層の内部からエピタキシャル成長方向へ伝搬してエピタキシャル層の上面に表れた結晶欠陥７が、ショットキー接合にあることが発生条件となる。ＳｉＣ−ＪＢＳ１０１では、ＳｉＣエピタキシャル層２の上面における結晶欠陥密度を小さくすることにより、リーク電流の低減、それによる歩留り向上、テスト時のスポット破壊の発生率の低減、それによる生産性の向上を実現する。
【００２１】
なお、ＳｉＣ−ＪＢＳ１０１では、ｐ型領域３の上面における結晶欠陥密度がＳｉＣエピタキシャル層２の上面における結晶欠陥密度より大きい。しかし、電圧印加時にショットキー接合部に比べてｐｎ接合部はリーク電流が小さいため、ｐ型領域３の結晶欠陥はリーク電流増加の原因となりにくい。また、ｐ型領域３ではリーク電流が小さいため、スポット破壊は発生しにくい。
【００２２】
また、図２に示すように、ＳｉＣ−ＪＢＳ１０１においてｐ型領域３の側面３Ｓは、ｐ型領域３の上面およびＳｉＣエピタキシャル層２の上面に対して略垂直である。ここで、略垂直とは、ｐ型領域３の側面３Ｓのｐ型領域３の上面およびＳｉＣエピタキシャル層２の上面に対してなす角度が、９０度±５度の範囲にあることをいう。これがＳｉＣ−ＪＢＳ１０１の２つ目の特徴であり、これにより、ｐ型領域３に挟まれたＳｉＣエピタキシャル層２の幅を確保することができる。
【００２３】
図３は、ｐ型領域３の側面３Ｓがｐ型領域３の上面およびＳｉＣエピタキシャル層２の上面に対して垂直ではないＳｉＣ−ＪＢＳ１０１Ｃの断面図を比較例として示す。ＳｉＣエピタキシャル層２の上面からのイオン注入によりｐ型領域３が形成される場合、図３に示すように、注入されたイオンが横方向、すなわちエピタキシャル層の上面方向に拡散し、複数のｐ型領域３に挟まれたＳｉＣエピタキシャル層２の領域の幅が狭くなる。すなわち、ｐ型領域３に挟まれたＳｉＣエピタキシャル層２の領域の幅は、ＳｉＣエピタキシャル層２の上面においてＷ１、最も狭い部分においてＷ２（＜Ｗ１）となる。
【００２４】
ＳｉＣ−ＪＢＳ１０１Ｃの順方向動作時に、電流はｎ型領域であるＳｉＣエピタキシャル層２を通るので、ｐ型領域３に挟まれたＳｉＣエピタキシャル層２の幅が狭くなると、オン抵抗が増加する。しかし、ＳｉＣ−ＪＢＳ１０１ではｐ型領域３の側面をｐ型領域３の上面およびＳｉＣエピタキシャル層２の上面に対して略垂直にすることで、ｐ型領域３に挟まれたＳｉＣエピタキシャル層２の幅を大きくし、オン抵抗を低減することが可能となる。
【００２５】
例えば、ｐ型領域３を形成するためにＡｌイオンを５００ｋｅＶの注入エネルギーで注入した場合、図４に示すようにＡｌイオンの注入深さは約０．５μｍであり、横方向の拡散距離は約０．２μｍである。ＳｉＣエピタキシャル層２の上面においてｐ型領域３に挟まれた領域の幅Ｗ１を３．０μｍとし、ｐｎ接合の拡散電位による空乏層の幅を０．５μｍとすると、ｐ型領域３に挟まれたＳｉＣエピタキシャル層２の領域の最も狭い部分の幅Ｗ２は１．６μｍとなる。
【００２６】
これに対して、ｐ型領域３の側面３Ｓがエピタキシャル層の上面に略垂直なＳｉＣ−ＪＢＳ１０１によれば、図５に示すように、ｐ型領域３に挟まれたＳｉＣエピタキシャル層２の領域の幅を２．０μｍ確保することができる。これにより、オン抵抗におけるエピタキシャル層の抵抗成分が２から３％程度低減される。
【００２７】
＜Ｂ−２．製造方法＞
図６から図１０は、ＳｉＣ−ＪＢＳ１０１の製造方法を示す断面図である。以下、図６から図１０に沿ってＳｉＣ−ＪＢＳ１０１の製造方法を説明する。
【００２８】
まず、ｎ＋型のＳｉＣ基板１の上面上に、ｎ−型のＳｉＣエピタキシャル層１２をエピタキシャル成長させる。そして、ＳｉＣエピタキシャル層１２の上面上にｐ型のＳｉＣエピタキシャル層１３をエピタキシャル成長させる。こうして、図６の構成を得る。このとき、ＳｉＣ基板１またはＳｉＣエピタキシャル層１２の内部からＳｉＣエピタキシャル層１３の上面にかけて結晶欠陥７が伝搬している。
【００２９】
次に、ＳｉＣエピタキシャル層１３の上面からＳｉＣエピタキシャル層１３を貫通する複数のトレンチ１４を形成し、図７の構成を得る。トレンチ１４の下面はＳｉＣエピタキシャル層１２の上面である。複数のトレンチ１４により分離されたＳｉＣエピタキシャル層１３がｐ型領域３となる。
【００３０】
次に、図８に示すように複数のトレンチ１４の内部にｎ型のＳｉＣエピタキシャル層を埋め込む。このとき、エピタキシャル成長条件は、トレンチ１４の側面すなわちｐ型領域３の側面からの成長速度が、トレンチ１４の下面すなわちＳｉＣエピタキシャル層１２の上面からの成長速度よりも速いものとする。このエピタキシャル成長条件は、以下の方法により実現できる。一つ目は、トレンチ１４の側面と下面に用いる結晶面を選択することである。例えば、トレンチ１４の下面が（０００１）面である場合、トレンチ１４の側面には（０００１）面に垂直で性質が異なる面、例えば（１１２−０）面または（１１−００）面等を選択することができる。２つ目は、ＳｉＣ表面に対する成長ガスの供給角度を調整することにより、トレンチ１４の底面と側面に対するガス供給量に差を付けることである。３つ目は、ガス供給量を、トレンチ１４の側面の成長速度が速くなる値に調整することである。こうして、トレンチ１４にｎ型のＳｉＣエピタキシャル層１５が埋め込まれた図９の構成を得る。ここで、ＳｉＣエピタキシャル層１２とＳｉＣエピタキシャル層１５が図２のＳｉＣエピタキシャル層２に相当する。
【００３１】
次に、ＳｉＣエピタキシャル層１５の上面およびｐ型領域３の上面にショットキー電極４を形成し、ＳｉＣ基板１の下面にオーミック電極６を形成する。こうして、図１０に示すＳｉＣ−ＪＢＳ１０１を得る。
【００３２】
図８に示したように、トレンチ１４の内部にｎ型のＳｉＣエピタキシャル層を埋め込む際、トレンチ１４の側面すなわちｐ型領域３の側面からの成長速度は、トレンチ１４の下面すなわちＳｉＣエピタキシャル層１２の上面からの成長速度よりも速い。これにより、トレンチ１４の内部には主にトレンチ１４の側面から成長したエピタキシャル層が埋め込まれる。具体的には、トレンチ１４の側面からの成長速度が下面からの成長速度の２から３倍ほどであることが望ましい。例えば、ｐ型領域３およびトレンチ１４の深さが１μｍ、隣り合うｐ型領域３間の距離であるトレンチ１４の幅が３μｍである場合、トレンチ１４の側面からの成長速度が下面からの成長速度の３倍以上であれば、ＳｉＣエピタキシャル層１５の少なくとも上面はトレンチ１４の側面から成長したエピタキシャル層で形成される。従って、トレンチ１４の下面、すなわちＳｉＣエピタキシャル層１２からの結晶欠陥の伝搬をトレンチ１４の内部で途絶えさせ、ＳｉＣエピタキシャル層１５の上面にまで伝搬しないようにすることができる。これにより、ＳｉＣエピタキシャル層１５の上面における結晶欠陥密度はｐ型領域３の上面における結晶欠陥密度よりも小さくなる。その結果、リーク電流の低下とそれによる歩留りの低下、さらにスポット破壊の低減とそれによる生産性の向上が図られる。
【００３３】
また、図６から図１０に示したＳｉＣ−ＪＢＳ１０１の製造方法によれば、ＳｉＣエピタキシャル層１３をエッチングすることによりｐ型領域３を形成しているため、イオン注入とは異なりｐ型領域３の側面３Ｓをエピタキシャル層の上面に対して略垂直にすることができる。これにより、ｐ型領域３に挟まれるＳｉＣエピタキシャル層２の幅を広くし、オン抵抗を低減することができる。
【００３４】
＜Ｂ−３．変形例＞
上記では、トレンチ１４内にＳｉＣエピタキシャル層１５を形成した後、ＳｉＣエピタキシャル層１５およびｐ型領域３の上面にショットキー電極４を形成することについて説明した。しかし、トレンチ１４内にＳｉＣエピタキシャル層１５を形成する際、図１１に示すようにｐ型領域３の上面にもＳｉＣエピタキシャル層１５が形成される場合がある。このように、ＳｉＣエピタキシャル層１５の上面に凹凸が生じると、リーク電流が増加する。よって、ｐ型領域３の上面のＳｉＣエピタキシャル層１５を除去することによって、ショットキー電極４との接触面を平坦化し、リーク電流の低減を図る。但し、ｐ型領域３の上面のＳｉＣエピタキシャル層１５の除去を機械的な研磨で行うと、研磨面の微細な傷がリーク電流の増加要因となるため、研磨面の微細な傷が少ない化学機械研磨（chemical mechanical polishing：ＣＭＰ）によりｐ型領域３の上面のＳｉＣエピタキシャル層１５を除去する。こうして、図１２に示すようにショットキー電極４との接触面を平坦化した上で、図１３に示すようにショットキー電極４とオーミック電極６を形成し、ＳｉＣ−ＪＢＳ１０１が完成する。
【００３５】
このように、ｐ型領域３の上面のＳｉＣエピタキシャル層１５を除去することによって、ショットキー電極４とｐ型領域３とのコンタクト抵抗を小さくすることができる。サージ電流発生時、ｐ型領域３とＳｉＣエピタキシャル層２のｐｎダイオードが動作するが、上記のコンタクト抵抗が小さくなることにより、ｐｎダイオードのオン抵抗が低減してサージ電流耐量が向上する。
【００３６】
あるいは、ｐ型領域３の上面のＳｉＣエピタキシャル層１５を除去せず、図１４に示すように、イオン注入により、ｐ型領域３の上面のＳｉＣエピタキシャル層１５の上面から少なくともｐ型領域３の上面にかけて、ｐ型領域３よりもｐ型不純物濃度の高いｐ型領域１６を形成しても良い。ｐ型領域１６を形成する場合、マスク形成、イオン注入、マスク除去等の工程が追加される。ｐ型領域１６を形成した後、図１５に示すようにＳｉＣエピタキシャル層１５の上面およびｐ型領域１６の上面にショットキー電極４を形成し、ＳｉＣ基板１の下面にオーミック電極６を形成し、実施の形態１の変形例のＳｉＣ−ＪＢＳ１０１Ａを得る。ＳｉＣ−ＪＢＳ１０１Ａの構成によれば、ｐ型領域１６によりショットキー電極４とｐ型領域３とのコンタクト抵抗が小さくなるため、ｐｎダイオードのオン抵抗が低減してサージ電流耐量が向上する。上記のコンタクト抵抗を小さくする観点から、ｐ型領域１６のｐ型不純物濃度はｐ型領域３のｐ型不純物濃度よりも高いことが望ましい。
【００３７】
＜Ｂ−４．効果＞
実施の形態１のＳｉＣ半導体装置であるＳｉＣ−ＪＢＳ１０１は、ＳｉＣ基板１と、ＳｉＣ基板１の上面に形成されたエピタキシャル層と、エピタキシャル層の上面に形成されたショットキー電極４と、ＳｉＣ基板１の下面に形成されたオーミック電極６と、を備える。エピタキシャル層は、上面がショットキー電極と接触するｎ型エピタキシャル層であるＳｉＣエピタキシャル層２と、ＳｉＣエピタキシャル層２の上面からＳｉＣエピタキシャル層２の一部の深さに亘り選択的に形成され、それらの上面がショットキー電極４と接触する複数のｐ型エピタキシャル層であるｐ型領域３と、を備える。ＳｉＣエピタキシャル層２の上面における結晶欠陥密度は、ｐ型領域３の上面における結晶欠陥密度よりも小さいため、リーク電流の低下とそれによる歩留りの低下、さらにスポット破壊の低減とそれによる生産性の向上が図られる。
【００３８】
また、ＳｉＣ−ＪＢＳ１０１において、ｐ型領域３の側面３Ｓはｐ型領域３の上面に略垂直であるため、ｐ型領域３に挟まれるＳｉＣエピタキシャル層２の幅を広くし、オン抵抗を低減することができる。
【００３９】
実施の形態１のＳｉＣ−ＪＢＳ１０１の製造方法によれば、（ａ）ＳｉＣ基板１の上面に第１のｎ型エピタキシャル層であるＳｉＣエピタキシャル層１２とｐ型エピタキシャル層であるＳｉＣエピタキシャル層１３をこの順に積層し、（ｂ）ＳｉＣエピタキシャル層１３の上面から少なくともＳｉＣエピタキシャル層１３を貫通する複数のトレンチ１４を形成し、（ｃ）トレンチ１４の下面より側面からの成長速度が速い成長条件でトレンチ１４内に第２のｎ型エピタキシャル層であるＳｉＣエピタキシャル層１５を形成し、（ｄ）ＳｉＣエピタキシャル層１５およびＳｉＣエピタキシャル層１３の上面にショットキー電極４を形成し、（ｅ）ＳｉＣ基板の下面にオーミック電極６を形成する。工程（ｃ）におけるＳｉＣエピタキシャル層１５の形成において、トレンチ１４の下面より側面からの成長速度を速くすることにより、ＳｉＣエピタキシャル層１２からの結晶欠陥の伝搬をトレンチ１４の内部で途絶えさせ、ＳｉＣエピタキシャル層１５の上面にまで伝搬しないようにすることができる。これにより、ＳｉＣエピタキシャル層１５の上面における結晶欠陥密度はｐ型領域３の上面における結晶欠陥密度よりも小さくなる。その結果、リーク電流の低下とそれによる歩留りの低下、さらにスポット破壊の低減とそれによる生産性の向上が図られる。また、トレンチ１４の側面がｐ型領域３の側面３Ｓとなるため、トレンチ１４をＳｉＣエピタキシャル層１３の上面に対して略垂直に形成することにより、ｐ型領域３の側面３ＳをＳｉＣエピタキシャル層１３の上面に対して略垂直にすることができる。これにより、ｐ型領域３に挟まれるＳｉＣエピタキシャル層２、すなわちＳｉＣエピタキシャル層１５の幅を広くし、オン抵抗を低減することができる。
【００４０】
実施の形態１の変形例に係るＳｉＣ−ＪＢＳ１０１の製造方法において、工程（ｃ）はトレンチ１４内およびｐ型領域３の上面にＳｉＣエピタキシャル層１５を形成する工程であり、この工程とショットキー電極４の形成工程との間に、ｐ型領域３の上面に形成されたＳｉＣエピタキシャル層１５をＣＭＰにより除去する工程を備える。ＣＭＰを用いることにより、機械的な研磨に比べて研磨面の微細な傷を少なくすることができるため、リーク電流を低減することができる。また、ｐ型領域３の上面のＳｉＣエピタキシャル層１５を除去することによって、ショットキー電極４とｐ型領域３とのコンタクト抵抗を小さくすることができる。サージ電流発生時、ｐ型領域３とＳｉＣエピタキシャル層２のｐｎダイオードが動作するが、上記のコンタクト抵抗が小さくなることにより、ｐｎダイオードのオン抵抗が低減してサージ電流耐量が向上する。
【００４１】
実施の形態１の変形例に係るＳｉＣ−ＪＢＳ１０１Ａの製造方法において、工程（ｃ）はトレンチ１４内およびｐ型領域３の上面にＳｉＣエピタキシャル層１５を形成する工程であり、（ｇ）この工程とショットキー電極４の形成工程との間に、ｐ型領域３の上面に形成されたＳｉＣエピタキシャル層１５の上面からｐ型領域３の上面にかけてイオン注入によりｐ型領域１６を形成する工程を備える。ｐ型領域１６によりショットキー電極４とｐ型領域３とのコンタクト抵抗が小さくなるため、ｐｎダイオードのオン抵抗が低減してサージ電流耐量が向上する。
【００４２】
＜Ｃ．実施の形態２＞
＜Ｃ−１．構成＞
図１６は、実施の形態２のＳｉＣ−ＪＢＳ１０２の断面図である。ＳｉＣ−ＪＢＳ１０２は、ＳｉＣエピタキシャル層２がｐ型領域３よりも深い第１領域２Ａと、ｐ型領域３に挟まれショットキー電極４と接触する第２領域２Ｂとに区分され、第２領域２Ｂのｎ型不純物濃度が第１領域２Ａのｎ型不純物濃度よりも高いという点で、実施の形態１のＳｉＣ−ＪＢＳ１０１と異なる。それ以外のＳｉＣ−ＪＢＳ１０２の構成はＳｉＣ−ＪＢＳ１０１と同様である。
【００４３】
ＳｉＣ−ＪＢＳ１０２の順方向動作時に、電流はｎ型領域を通るので、ｎ型領域である第２領域２Ｂの不純物濃度を高くすることによってオン抵抗を低減することができる。
【００４４】
あるいは、従来の構造と同じオン抵抗であれば第２領域２Ｂの幅を狭くして、第２領域２Ｂとショットキー電極４とのショットキー接合部の面積を小さくすることができる。これにより、リーク電流の低下とそれによる歩留りの低下、さらにスポット破壊の低減とそれによる生産性の向上が図られる。
【００４５】
図１７は、ｐ型領域３の幅を３．０μｍ、ｐ型領域３に挟まれた第２領域２Ｂの幅を３．０μｍ、ｐｎ接合の拡散電位による空乏層の幅を０．５μｍ、ＳｉＣエピタキシャル層２の不純物濃度を５．０×１０１５ｃｍ−３とした実施の形態１のＳｉＣ−ＪＢＳ１０１の断面図を示している。ＳｉＣ−ＪＢＳ１０２によれば、図１８に示すように、第２領域２Ｂのｎ型不純物濃度を第２領域２Ｂのｎ型不純物濃度５．０×１０１５ｃｍ−３の２倍の１．０×１０１６ｃｍ−３とすることにより、第２領域２Ｂの幅を２．０μｍとしても、図１７のＳｉＣ−ＪＢＳ１０１と同じオン抵抗を得ることができる。その結果、ショットキー接合部の面積は２０％低減する。
【００４６】
＜Ｃ−２．製造方法＞
ＳｉＣ−ＪＢＳ１０２の製造方法は図６から図１０で説明した実施の形態１のＳｉＣ−ＪＢＳ１０１の製造方法と概ね同様である。但し、図８に示す複数のトレンチ１４の内部にｎ型のＳｉＣエピタキシャル層を埋め込む際、そのｎ型不純物濃度をＳｉＣエピタキシャル層１２のｎ型不純物濃度よりも高くする。
【００４７】
＜Ｃ−３．効果＞
実施の形態２のＳｉＣ−ＪＢＳ１０２において、ＳｉＣエピタキシャル層２は、複数のｐ型領域３よりも深い第１領域２Ａと、複数のｐ型領域３に挟まれショットキー電極４と接触する第２領域２Ｂとを備える。そして、第２領域２Ｂは第１領域２Ａよりもｎ型不純物濃度が高いため、オン抵抗を低減することができる。あるいは、オン抵抗をそのままに第２領域２Ｂの幅を狭くして、第２領域２Ｂとショットキー電極４とのショットキー接合部の面積を小さくすることができるため、リーク電流の低下とそれによる歩留りの低下、さらにスポット破壊の低減とそれによる生産性の向上が図られる。
【００４８】
実施の形態２のＳｉＣ−ＪＢＳ１０２の製造方法では、第１のｎ型エピタキシャル層であるＳｉＣエピタキシャル層１２より不純物濃度の高い第２のｎ型エピタキシャル層であるＳｉＣエピタキシャル層１５をトレンチ１４内に形成する。従って、オン抵抗を低減することができる。あるいは、オン抵抗をそのままにＳｉＣエピタキシャル層１５すなわち第２領域２Ｂの幅を狭くして、第２領域２Ｂとショットキー電極４とのショットキー接合部の面積を小さくすることができるため、リーク電流の低下とそれによる歩留りの低下、さらにスポット破壊の低減とそれによる生産性の向上が図られる。
【００４９】
＜Ｄ．実施の形態３＞
＜Ｄ−１．構成＞
図１９は、実施の形態３のＳｉＣ−ＪＢＳ１０３の断面図である。ＳｉＣ−ＪＢＳ１０３は、ＳｉＣエピタキシャル層２の第２領域２Ｂの下面がｐ型領域３の下面よりも深いという点で、実施の形態２のＳｉＣ−ＪＢＳ１０２と異なる。それ以外のＳｉＣ−ＪＢＳ１０３の構成はＳｉＣ−ＪＢＳ１０２と同様である。
【００５０】
＜Ｄ−２．製造方法＞
図２０から図２４は、ＳｉＣ−ＪＢＳ１０３の製造方法を示す断面図である。以下、図２０から図２４に沿ってＳｉＣ−ＪＢＳ１０３の製造方法を説明する。
【００５１】
まず、ｎ＋型のＳｉＣ基板１の上面上に、ｎ−型のＳｉＣエピタキシャル層１２をエピタキシャル成長させる。そして、ＳｉＣエピタキシャル層１２の上面上にｐ型のＳｉＣエピタキシャル層１３をエピタキシャル成長させる。こうして、図２０の構成を得る。図２０は図６の再掲であり、ここまでの工程はＳｉＣ−ＪＢＳ１０１の製造方法と同様である。
【００５２】
次に、ＳｉＣエピタキシャル層１３の上面からＳｉＣエピタキシャル層１３を貫通しＳｉＣエピタキシャル層１２の一部に達する複数のトレンチ１４を形成し、図２１の構成を得る。複数のトレンチ１４により分離されたＳｉＣエピタキシャル層１３がｐ型領域３となる。ここで、トレンチ１４の下面はｐ型領域３の下面よりも深い位置にある。
【００５３】
次に、図２２に示すように複数のトレンチ１４の内部にｎ型のＳｉＣエピタキシャル層を埋め込む。このときのエピタキシャル成長の速度とｎ型不純物濃度に関する条件は、実施の形態２と同様である。こうして、トレンチ１４にｎ型のＳｉＣエピタキシャル層１５が埋め込まれた図２３の構成を得る。ここで、ＳｉＣエピタキシャル層１２が第１領域２Ａ、ＳｉＣエピタキシャル層１５が第２領域２Ｂに相当する。
【００５４】
次に、ＳｉＣエピタキシャル層１５の上面およびｐ型領域３の上面にショットキー電極４を形成し、ＳｉＣ基板１の下面にオーミック電極６を形成する。こうして、図２４に示すＳｉＣ−ＪＢＳ１０３を得る。
【００５５】
ＳｉＣ−ＪＢＳ１０３では、トレンチ１４を実施の形態２に比べて深くすることにより、トレンチ１４のアスペクト比、すなわち（トレンチ１４の幅／トレンチ１４の深さ）を大きくすることができる。これにより、トレンチ１４の側面からエピタキシャル成長して埋め込まれるＳｉＣエピタキシャル層１５の領域が増えるため、トレンチ１４の下面のＳｉＣエピタキシャル層１２から伝搬する結晶欠陥が低減される。その結果、リーク電流の低下とそれによる歩留りの低下、さらにスポット破壊の低減とそれによる生産性の向上が図られる。また、ＳｉＣ−ＪＢＳ１０３は、トレンチ１４形成時のエッチング時間を調整することによって、実施の形態２のＳｉＣ−ＪＢＳ１０２の製造工程に新たな工程を追加することなく製造することが可能である。
【００５６】
＜Ｄ−３．効果＞
実施の形態３のＳｉＣ−ＪＢＳ１０３では、第２領域２Ｂの下面が複数のｐ型領域３の下面よりも深いため、図１９の矢印Ｂで示すように、第２領域２Ｂからｐ型領域３の下面より下方の第１領域２Ａに向けて電流が広がって流れやすくなる。そのため、オン抵抗が低減する。
【００５７】
実施の形態３のＳｉＣ−ＪＢＳ１０３の製造方法では、ｐ型エピタキシャル層であるＳｉＣエピタキシャル層１３の上面から第１のｎ型エピタキシャル層であるＳｉＣエピタキシャル層１２の一部にかけて複数のトレンチ１４を形成する。従って、トレンチ１４内に第２のｎ型エピタキシャル層であるＳｉＣエピタキシャル層１５を埋め込むことにより、ＳｉＣエピタキシャル層１５の下面をｐ型領域３の下面よりも深く形成することができる。従って、オン抵抗が低減する。
【００５８】
＜Ｅ．実施の形態４＞
本実施の形態は、上述した実施の形態１−３にかかる半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態４として、三相のインバータに本発明を適用した場合について説明する。
【００５９】
図２５は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【００６０】
図２５に示す電力変換システムは、電源１５０、電力変換装置２００、負荷３００から構成される。電源１５０は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１５０は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１５０を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
【００６１】
電力変換装置２００は、電源１５０と負荷３００の間に接続された三相のインバータであり、電源１５０から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図２５に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１を制御する制御信号を主変換回路２０１に出力する制御回路２０３とを備えている。
【００６２】
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【００６３】
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１５０から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各還流ダイオードには、上述した実施の形態１−３のいずれかにかかるＳｉＣ−ＪＢＳを適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
【００６４】
また、主変換回路２０１は、各スイッチング素子を駆動する駆動回路（図示なし）を備えているが、駆動回路は半導体モジュール２０２に内蔵されていてもよいし、半導体モジュール２０２とは別に駆動回路を備える構成であってもよい。駆動回路は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
【００６５】
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
【００６６】
本実施の形態に係る電力変換装置では、主変換回路２０１の還流ダイオードとして実施の形態１−３にかかるＳｉＣ−ＪＢＳを適用するため、リーク電流の低下とそれによる歩留りの低下、さらにスポット破壊の低減とそれによる生産性の向上が図られる。
【００６７】
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
【００６８】
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【００６９】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００７０】
１  ＳｉＣ基板、２  ＳｉＣエピタキシャル層、２Ａ  第１領域、２Ｂ  第２領域、３，１６  ｐ型領域、３Ｓ  側面、４  ショットキー電極、５  表面電極、６  オーミック電極、７  結晶欠陥、８  プローブ針、１２，１３，１５  ＳｉＣエピタキシャル層、１４  トレンチ、１００，１０１，１０１Ａ，１０１Ｃ，１０２，１０３  ＳｉＣ−ＪＢＳ、１５０  電源、２００  電力変換装置、２０１  主変換回路、２０２  半導体モジュール、２０３  制御回路、３００  負荷。
【図１】
2019110226.tif 000003
【図２】
2019110226.tif 000004
【図３】
2019110226.tif 000005
【図４】
2019110226.tif 000006
【図５】
2019110226.tif 000007
【図６】
2019110226.tif 000008
【図７】
2019110226.tif 000009
【図８】
2019110226.tif 000010
【図９】
2019110226.tif 000011
【図１０】
2019110226.tif 000012
【図１１】
2019110226.tif 000013
【図１２】
2019110226.tif 000014
【図１３】
2019110226.tif 000015
【図１４】
2019110226.tif 000016
【図１５】
2019110226.tif 000017
【図１６】
2019110226.tif 000018
【図１７】
2019110226.tif 000019
【図１８】
2019110226.tif 000020
【図１９】
2019110226.tif 000021
【図２０】
2019110226.tif 000022
【図２１】
2019110226.tif 000023
【図２２】
2019110226.tif 000024
【図２３】
2019110226.tif 000025
【図２４】
2019110226.tif 000026
【図２５】
2019110226.tif 000027