(57)【要約】  メモリ蓄積ユニットの１つの連続するページをプログラムするとき、メモリ蓄積ユニットは、その目標の状態に達してプログラミングが禁止されるか、或いはそれ以上のプログラミングからロックアウトされる度に、なおプログラムされつつある隣接するメモリ蓄積ユニットに動揺を生じさせる。本発明は、プログラミングの一部として、動揺に対するオフセットがなおプログラムされつつある隣接するメモリ蓄積ユニットに加えられるようになっている回路および方法を提供する。オフセットは、プログラミング中の蓄積ユニットのビットラインに電圧オフセットとして加えられる。電圧オフセットは、その隣のもののうちの０個または一方或いは両方がプログラミング禁止モードなどの動揺を生じさせるモードであるか否かの所定の関数である。このようにして、高密度メモリ蓄積ユニットを並列にプログラムする動作に固有のエラーが除去されるか、或いは最小にされる。
2007506222.tif 000002
【特許請求の範囲】
【請求項１】
コントロールゲートとソースおよびドレインにより画定されるチャネル領域との間の電荷蓄積ユニットと、前記ドレインに切り替え可能に結合されるビットラインとを各々有するメモリ蓄積ユニットのアレイを有する不揮発性メモリにおいて、そのコントロールゲートを相互に接続する共通ワードラインを有するメモリ蓄積ユニットのページを並列にプログラムする方法であって、
（ａ）前記ページの各メモリ蓄積ユニットのために、そのドレインに切り替え可能に結合されるビットラインを設けるステップと、
（ｂ）プログラムされるべく予定されているそれらのページのメモリ蓄積ユニットの各々について、その隣のメモリ蓄積ユニットがプログラミング禁止モードであるか否かを判定するステップと、
（ｃ）プログラミングが禁止されるべく予定されているそれらのページのメモリ蓄積ユニットについて、プログラミングを禁止するためにそのビットラインの各々に第１の所定の電圧を印加するステップと、
（ｄ）プログラミングを可能にするために、プログラムされるべく予定されているそれらのページのメモリ蓄積ユニットの各ビットラインに第２の所定の電圧を印加するステップであって、前記各ビットラインのための前記第２の所定の電圧は、その隣のメモリ蓄積ユニットの動作モードの前記隣接するメモリ蓄積ユニットからの動揺を相殺するような関数である第２の所定の電圧を印加するステップと、
（ｅ）前記ページのメモリ蓄積ユニットを並列にプログラムするためにプログラミング電圧パルスを前記ワードラインに印加するステップであって、前記第１の所定の電圧のビットラインを有するそれらのメモリ蓄積ユニットは、その浮動化されたチャネルがプログラミング禁止電圧状態に昇圧されることによりプログラミングが禁止され、任意の隣のプログラムされるメモリ蓄積ユニットにおける昇圧から生じる動揺は前記第２の所定の電圧からの前記相殺により補償されるプログラミング電圧パルスを前記ワードラインに印加するステップと、
を含む方法。
【請求項２】
（ｆ）プログラミング中のメモリ蓄積ユニットのいずれかがその目標の状態にプログラムされているかを検証するステップと、
（ｇ）プログラミングが禁止されるべく予定されていると検証されているメモリ蓄積ユニットと、プログラムされると検証されていないメモリ蓄積ユニットとを指定するステップと、
（ｈ）前記メモリ蓄積ユニットのページの全てが検証されるまで（ｃ）〜（ｇ）のステップを反復するステップと、
をさらに含む請求項１記載の方法。
【請求項３】
前記隣のメモリ蓄積ユニットのうちの少なくとも１つの動作モードは、それに結合されている感知モジュールから引き出され得る請求項１または２のいずれか記載の方法。
【請求項４】
前記隣のメモリ蓄積ユニットのうちの少なくとも１つの動作モードは、それに結合されているビットラインの電圧から引き出され得る請求項１または２のいずれか記載の方法。
【請求項５】
前記メモリ蓄積ユニットのページは、前記アレイの連続する行を形成する請求項１または２のいずれか記載の方法。
【請求項６】
前記メモリ蓄積ユニットのページは、前記アレイの行の連続するセグメントを形成する請求項１または２のいずれか記載の方法。
【請求項７】
前記メモリはメモリ蓄積ユニットのＮＡＮＤチェーンのアレイとして編成され、各チェーンは直列に接続される複数のメモリ蓄積ユニットを有し、前記メモリ蓄積ユニットのページは、そのページの中の各ＮＡＮＤチェーンからの１つのメモリ蓄積ユニットから構成される請求項１または２のいずれか記載の方法。
【請求項８】
前記各メモリ蓄積ユニットは、１ビットの情報を記憶する請求項１または２のいずれか記載の方法。
【請求項９】
前記各メモリ蓄積ユニットは、２ビット以上の情報を記憶する請求項１または２のいずれか記載の方法。
【請求項１０】
前記電荷蓄積ユニットは、フローティングゲートである請求項１または２のいずれか記載の方法。
【請求項１１】
前記電荷蓄積ユニットは、誘電体層である請求項１または２のいずれか記載の方法。
【請求項１２】
前記不揮発性メモリは、メモリカードの形を成す請求項１または２のいずれか記載の方法。
【請求項１３】
不揮発性メモリにおいて、
行および列を成すように編成されたメモリ蓄積ユニットのアレイと、
電荷蓄積ユニットと、コントロールゲートとソースおよびドレインにより画定されるチャネル領域とを有する各メモリ蓄積ユニットと、
メモリ蓄積ユニットのページの前記コントロールゲートを相互に接続するワードラインと、
前記ページの各メモリ蓄積ユニットについてそのドレインに切り替え可能に結合されるビットラインと、
前記ビットラインに結合されるプリチャージ回路と、を含み
前記プリチャージ回路は、関連するメモリ蓄積ユニットがプログラミングが禁止されるべく予定されているときには前記ビットラインに所定のプログラミング禁止電圧を供給し、関連するメモリ蓄積ユニットがプログラムされるべく予定されているときには前記ビットラインに所定のプログラミング可能な電圧を供給し、
前記所定のプログラミング可能な電圧は、隣のメモリ蓄積ユニットのうちの０個、一方或いは両方がプログラミング禁止モードであるか否かの関数である所定のオフセットを有する不揮発性メモリ。
【請求項１４】
前記隣のメモリ蓄積ユニットに関連付けられている個々の感知モジュールをさらに含み、前記各個々の感知モジュールからの信号は、関連する隣のメモリ蓄積ユニットがプログラミング禁止モードであるか否かを示す請求項１３記載の不揮発性メモリ。
【請求項１５】
前記隣のメモリ蓄積ユニットに関連付けられている個々のビットライン電圧検出器をさらに含み、前記各個々のビットライン電圧検出器からの信号は、関連する隣のメモリ蓄積ユニットがプログラミング禁止モードであるか否かを示す請求項１３記載の不揮発性メモリ。
【請求項１６】
不揮発性メモリにおいて、
コントロールゲートとソースおよびドレインにより画定されるチャネル領域との間に電荷蓄積ユニットを各々有するメモリ蓄積ユニットのアレイと、
前記アレイのメモリ蓄積ユニットのページの前記コントロールゲートを相互に接続するワードラインと、
前記ページの各メモリ蓄積ユニットについてそのドレインに切り替え可能に結合されるビットラインと、
プログラミングが禁止されるべく予定されているそれらのページのメモリ蓄積ユニットの各ビットラインにプログラミングを禁止する第１の所定の電圧を印加する手段と、
プログラムされるべく予定されているそれらのページのメモリ蓄積ユニットの各々について、その隣のメモリ蓄積ユニットがプログラミング禁止モードであるか否かを判定する手段と、
プログラミングを可能にするために、プログラムされるべく予定されているそれらのページのメモリ蓄積ユニットの各ビットラインに第２の所定の電圧を印加する手段であって、前記各ビットラインのための前記第２の所定の電圧は、その隣のメモリ蓄積ユニットの動作モードの前記隣接するメモリ蓄積ユニットからの動揺を相殺するような関数である第２の所定の電圧を印加する手段と、
前記ページのメモリ蓄積ユニットを並列にプログラムするためにプログラミング電圧パルスを前記ワードラインに印加する手段であって、前記第１の所定の電圧のビットラインを有するそれらのメモリ蓄積ユニットは、その浮動化されたチャネルがプログラミング禁止電圧状態に昇圧されることによりプログラミングが禁止され、任意の隣のプログラムされるメモリ蓄積ユニットにおける昇圧から生じる動揺は前記第２の所定の電圧からの前記相殺により補償されるプログラミング電圧パルスを印加する手段と、
を含む不揮発性メモリ。
【請求項１７】
前記メモリ蓄積ユニットのページは、前記アレイの行を形成する請求項１３〜１５のいずれか記載の不揮発性メモリ。
【請求項１８】
前記メモリ蓄積ユニットのページは、前記アレイの行のセグメントを形成する請求項１３〜１５のいずれか記載の不揮発性メモリ。
【請求項１９】
前記メモリはメモリ蓄積ユニットのＮＡＮＤチェーンのアレイとして編成され、各チェーンは直列に接続される複数のメモリ蓄積ユニットを有し、前記メモリ蓄積ユニットのページは、そのページの中の各ＮＡＮＤチェーンからの１つのメモリ蓄積ユニットから構成される請求項１３〜１５のいずれか記載の不揮発性メモリ。
【請求項２０】
前記各メモリ蓄積ユニットは、１ビットの情報を記憶する請求項１３〜１５のいずれか記載の不揮発性メモリ。
【請求項２１】
前記各メモリ蓄積ユニットは、２ビット以上の情報を記憶する請求項１３〜１５のいずれか記載の不揮発性メモリ。
【請求項２２】
前記電荷蓄積ユニットは、フローティングゲートである請求項１３〜１５のいずれか記載の不揮発性メモリ。
【請求項２３】
前記電荷蓄積ユニットは、誘電体層である請求項１３〜１５のいずれか記載の不揮発性メモリ。
【請求項２４】
前記不揮発性メモリは、カードの形を成す請求項１３〜１５のいずれか記載の不揮発性メモリ。
【請求項２５】
不揮発性メモリにおいて、
メモリ蓄積ユニットのアレイと、
前記アレイの中のメモリ蓄積ユニットのグループであって、前記グループの中の各メモリ蓄積ユニットにはビットラインが結合される前記アレイの中のメモリ蓄積ユニットのグループと、
前記グループの個々のメモリ蓄積ユニットがいろいろな動作モードの所定のセットに属する１つの動作モードである間に、前記メモリ蓄積ユニットのグループを並列に動作させる回路と、を含み
前記回路はいろいろな電圧の所定のセットから選択された１つの電圧を各ビットラインに供給するための電圧源をさらに含み、前記選択された電圧は隣のメモリ蓄積ユニットの動作モードの関数である不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭなどの不揮発性半導体メモリに関し、特に電荷蓄積ユニットの隣接する行のページのための改良されたプログラミングおよび感知回路を有するものに関する。
【背景技術】
【０００２】
特に小形形状のファクタカードとして実装されたＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの形の電荷の不揮発性蓄積の能力を有する固体メモリは近時、多様なモバイル装置およびハンドヘルド装置、特に情報機器および消費者用電子製品において、一般的に好まれる記憶装置になっている。同じく固体メモリであるＲＡＭ（ランダムアクセスメモリ）とは異なって、フラッシュメモリは不揮発性であり、電源がオフに転換された後でも、それ自身が記憶しているデータを保持する。コストが高いにも関わらず、フラッシュメモリは大容量記憶装置用のアプリケーションとしてますます使われるようになっている。ハードディスク装置およびフロッピーディスクなどの回転する磁性媒体に基づく従来の大容量記憶装置は、モバイル環境およびハンドヘルド環境には適していない。というのは、ディスクドライブがかさばり、機械的故障を起こしやすく、待ち時間要件および電源要件が大きいからである。これらの望ましくない属性のために、ディスクベースの記憶装置は大概のモバイル・アプリケーションおよび携帯アプリケーションで実用的でない。一方、フラッシュメモリは、サイズが小さく、電力消費量が少なく、高速で信頼性が高いので、埋め込み形および取り外し可能なカードの形の両方においてモバイル環境およびハンドヘルド環境に理想的に適している。
【０００３】
ＥＥＰＲＯＭおよび電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去可能であり、そのメモリセルに新しいデータを書き込む、すなわち“プログラムする”ことのできる不揮発性メモリである。両方が、電界効果トランジスタ構造において半導体基板のチャネル領域上でソース領域およびドレイン領域の間に位置するフローティング（非結合）導通ゲートを利用する。コントロールゲートはフローティングゲート上に設けられる。トランジスタのしきい値電圧特性は、フローティングゲートで保持される電荷の量によって制御される。すなわち、フローティングゲート上の所与のレベルの電荷について、トランジスタが“オン”に転換してそのソース領域とドレイン領域との間で導通が可能になる前に、コントロールゲートに印加されなければならない対応する電圧（しきい値）がある。
【０００４】
フローティングゲートは、１つの範囲の電荷を保持することができることによって、しきい値電圧ウィンドウ内の任意のしきい値電圧レベルにプログラムされ得る。しきい値電圧ウィンドウのサイズは装置の最低および最高のしきい値レベルによって画定され、フローティングゲートにプログラムされ得る電荷の範囲に対応する。しきい値ウィンドウは一般にメモリ装置の特性、動作条件および履歴に依存する。ウィンドウ内の各々の識別、分解可能なしきい値電圧レベルの範囲は、おおむねセルの明確なメモリ状態を指定するために使用され得る。
【０００５】
メモリセルとして協働するトランジスタは通常、２つのメカニズムのうちの１つによって“プログラムされた”状態にプログラムされる。“熱い電子注入”では、ドレインに印加された高電圧が電子を基板チャネル領域を横断させて加速する。同時に、コントロールゲートに印加された高電圧は熱い電子を薄いゲート誘電体を通してフローティングゲートに引っ張る。“トンネリング注入”では、基板に関してコントロールゲートに高電圧が印加される。このようにして、電子が基板から介在するフローティングゲートに引っ張られる。
【０００６】
記憶装置は、幾つかのメカニズムで消去することができる。ＥＰＲＯＭについて、メモリは紫外線照射によりフローティングゲートから電荷を除去することによって一括消去可能である。ＥＥＰＲＯＭについて、フローティングゲート内の電子を誘導して薄い酸化物を突き抜けさせて基板チャネル領域に至らせる（すなわち、ファウラー−ノルトハイムのトンネリング）ためにコントロールゲートに関して高電圧を基板に印加することにより、メモリセルを電気的に消去することができる。通常、ＥＥＰＲＯＭはバイト単位で消去可能である。フラッシュＥＥＰＲＯＭについて、メモリは、全体を一度に消去し、或いは一度に１つ以上のブロックを電気的に消去することができ、その場合１つのブロックは５１２バイト以上のメモリから成ることができる。
【０００７】
記憶装置は通常、カードに搭載され得る１つ以上のメモリチップを含む。各メモリチップは、デコーダ、消去回路、書き込み回路および読み出し回路などの周辺回路により支援されるメモリセルのアレイを含む。より高性能な記憶装置は、情報処理機能をもつ高レベルのメモリ動作およびインターフェイスを実行するコントローラにも付随する。今日使用されている商業的に成功した不揮発性固体記憶装置が多数ある。これらの記憶装置は、１つ以上の電荷蓄積ユニットを各々有するいろいろなタイプのメモリセルを使用することができる。
【０００８】
図１は、ＥＥＰＲＯＭセルの形の不揮発性メモリセルを略図示する。フローティングゲートの形の電荷蓄積ユニットを有する。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）は、ＥＰＲＯＭに類似する構造を有するが、紫外線照射を必要とすることなく適切な電圧を印加するときに電荷をそのフローティングゲートに電気的に負荷し、また除去するための構成をさらに設けている。このようなセルと、これを製造する方法とが、米国特許第５，５９５，９２４号（特許文献１）に示されている。
【０００９】
図２は、ＮＡＮＤセルまたはストリングに編成される電荷蓄積ユニットのストリングを略図示する。ＮＡＮＤセル５０は、そのソースおよびドレインによりデイジーチェーン接続された一系列のメモリトランジスタＭ１，Ｍ２，・・・Ｍｎ（ｎ＝４，８，１６またはそれ以上）から成る。一対の選択トランジスタＳ１，Ｓ２は、ＮＡＮＤセルのソース端子５４とドレイン端子５６とを介してメモリトランジスタのチェーンの外部との接続を制御する。１つのメモリアレイでは、ソース選択トランジスタＳ１が信号ＳＧＳによってオンに転換されると、ソース端子はソースラインに結合される。同様に、ドレイン選択トランジスタＳ２が信号ＳＧＤによってオンに転換されると、ＮＡＮＤセルのドレイン端子はメモリアレイのビットラインに結合される。チェーン内の各メモリトランジスタは、意図されたメモリ状態を表すように所与の量の電荷を蓄積する電荷蓄積ユニットを有する。各メモリトランジスタの各ソースおよびドレインの間にチャネル領域がある。各メモリトランジスタの６０，６２，・・・６４などのコントロールゲートの電圧は、メモリトランジスタＭ１，Ｍ２，・・・，Ｍｎのチャネルにおける導通電流をそれぞれ制御する。選択トランジスタＳ１，Ｓ２は、それぞれそのソース端子５４およびドレイン端子５６を介してＮＡＮＤセルへの制御アクセスを提供し、各々がそのコントロールゲートへの適切な電圧によってオンに転換される。
【００１０】
ＮＡＮＤセル内のアドレスされたメモリトランジスタがプログラミング中に読み出されるか、或いは検証されるとき、そのコントロールゲートに適切な基準電圧が供給される。同時に、ＮＡＮＤセル５０内のアドレスされていない残りのメモリトランジスタは、そのコントロールゲートに印加される十分な電圧ＶPASSによって完全にオンに転換される。このようにして、個々のメモリトランジスタのソースからＮＡＮＤセルのソース端子５４へ、また同様に個々のメモリトランジスタのドレインについてもセルのドレイン端子５６へ、導通経路が有効に作られる。同様にプログラミング中、プログラムされるべきメモリトランジスタのコントロールゲートにはプログラミング電圧ＶPGM が供給され、ストリング内の他のメモリトランジスタのコントロールゲートにはパス電圧ＶPASSが供給される。このようなＮＡＮＤセル構造を有する記憶装置は、米国特許第５，５７０，３１５号（特許文献２）、第５，９０３，４９５号（特許文献３）および第６，０４６，９３５号（特許文献４）に記載されている。
【００１１】
他の同様の不揮発性メモリの各電荷蓄積ユニットは誘電体層の形を成している。前に述べた導通性フローティングゲート素子の代わりに、誘電体層が使用される。誘電体記憶素子を利用するこのような記憶装置が、エイタンらによる「ＮＲＯＭ：新規な局所的トラッピング、２ビット不揮発性メモリセル」，ＩＥＥＥ電子デバイスレターズ，第２１巻，第１１号，２０００年１１月，５４３〜５４５ページ (Eitan et al., “NROM: A Novel Localized Trapping, 2-Bit Non-volatile Memory Cell", IEEE Electron Device Letters, vol.21, No.11, November 2000, pp.543-545) （非特許文献１）に記載されている。ＯＮＯ誘電体層がソース拡散およびドレイン拡散の間のチャネルを横断して広がっている。１つのデータビットのための電荷は誘電体層内でドレインに隣接して配置され、他方のデータビットのための電荷は誘電体層内でソースに隣接して配置される。例えば、米国特許第５，７６８，１９２号（特許文献５）および第６，０１１，７２５号（特許文献６）は、２つの二酸化ケイ素層に挟まれたトラッピング誘電体を有する不揮発性メモリセルを開示している。誘電体内の空間的に分離された複数の電荷蓄積領域の二進状態を別々に読み出すことによって多状態データ記憶が実行される。
【００１２】
メモリアレイ
記憶装置は通常、行および列に編成され、ワードラインおよびビットラインによりアドレス可能なメモリセルの二次元アレイから構成される。
【００１３】
図３は、図２に示すＮＡＮＤセルなどのＮＡＮＤセルのアレイの例を示す。ＮＡＮＤセルの各列に沿って、ビットライン３６が各ＮＡＮＤセルのドレイン端子５６に結合されている。ＮＡＮＤセルの各行に沿って、ソースライン３４はそれら全てのソース端子５４を接続することができる。行に沿ってＮＡＮＤセルのコントロールゲート６０，・・・，６４は、一系列の対応するワードラインに接続されている。一対の選択トランジスタ（図２を参照）を接続されたワードラインを介してそのコントロールゲートＳＧＤおよびＳＧＳの適切な電圧でオンに転換させることによってＮＡＮＤセルの１つの行全体をアドレスすることができる。ＮＡＮＤセルのチェーンの中の１つのメモリトランジスタが読み出されるとき、チェーンを流れる電流が、その読み出されるセルに蓄積されている電荷のレベルに本質的に依存するように、チェーン内の残りのメモリトランジスタはそれらに関連するワードラインを介してオンに固く転換される。ＮＡＮＤ構成のアレイと、メモリシステムの一部分としてのその動作との例が、米国特許第５，５７０，３１５号（特許文献２）、第５，７７４，３９７号（特許文献７）および第６，０４６，９３５号（特許文献４）において見出されている。
【００１４】
ブロック消去
電荷蓄積記憶装置のプログラミングは、その電荷蓄積素子により多くの電荷を付け加えることである。従って、プログラミング動作の前に、電荷蓄積素子に現存する電荷を除去（或いは消去）しなければならない。メモリセルの１つ以上のブロックを消去する消去回路（図示せず）が設けられる。セルの１つのアレイ全体が、或いはアレイのセルの有意なグループが一緒に（すなわち、一瞬のうちに）電気的に消去されるとき、ＥＥＰＲＯＭなどの不揮発性メモリは“フラッシュ”ＥＥＰＲＯＭと称される。消去された後、そのグループのセルは再プログラムされ得る。一緒に消去可能なセルのグループは、１つ以上のアドレス可能な消去単位から成ることができる。その消去可能な単位或いはブロックは通常、データの１つ以上のページを記憶し、ページはプログラミングおよび読み出しの単位であるが、２ページ以上を単一の動作でプログラム或いは読み出すことができる。各ページは通常、データの１つ以上の消去ブロックを記憶するが、消去ブロックのサイズはホストシステムによって定義される。一例として、磁気ディスクドライブに関して確立された標準規格に従って、５１２バイトのユーザーデータと、ユーザーデータおよび／またはそれが記憶されているブロックに関する数バイトのオーバーヘッド情報とからなる消去ブロックがある。他のシステムでは、消去ブロックのサイズは５１２バイトより遥かに大きくなり得る。
【００１５】
読み出し／書き込み回路
普通の２状態ＥＥＰＲＯＭセルでは、導通ウィンドウを２つの領域に分割するように少なくとも１つの電流ブレークポイントレベルが確立されている。所定の固定された電圧を印加することによってセルが読み出されるとき、そのソース／ドレイン電流はブレークポイントレベル（または基準電流ＩREF ）との比較によって１つのメモリ状態に帰着させられる。読み出された電流がブレークポイントレベル或いはＩREF の電流より大きければ、そのセルは１つの論理状態（例えば、“ゼロ”状態）であると判定される。一方、電流がブレークポイントレベルの電流より小さければ、セルは他方の論理状態（例えば、“１”状態）であると判定される。従って、このような２状態セルは１ビットのデジタル情報を記憶する。外部からプログラム可能であり得る基準電流源が、ブレークポイントレベル電流を発生させるためにメモリシステムの一部として設けられることがしばしばある。
【００１６】
記憶容量を増大させるために、半導体技術が進歩するにつれてフラッシュＥＥＰＲＯＭ装置はますます高まる密度で製造されている。記憶容量を増大させる他の方法は、各メモリセルに３以上の状態を記憶させることである。
【００１７】
多状態或いは多レベルＥＥＰＲＯＭメモリセルについて、導通ウィンドウは、各セルが２ビット以上のデータを記憶することができるように２つ以上のブレークポイントによって３つ以上の領域に分割される。一定のＥＥＰＲＯＭアレイが記憶することのできる情報は、各セルが記憶することができる状態の数と共に増大する。多状態或いは多レベルのメモリセルを有するＥＥＰＲＯＭ或いはフラッシュＥＥＰＲＯＭが、米国特許第５，１７２，３３８号（特許文献８）に記載されている。
【００１８】
実際問題として、セルのメモリ状態は普通、コントロールゲートに基準電圧が印加されるときにセルのソース電極およびドレイン電極を横断する導通電流を感知することによって読み出される。セルのフローティングゲート上の各々の所与の電荷について、対応する導通電流を一定の基準コントロールゲート電圧に関して検出することができる。同様に、フローティングゲート上にプログラムすることのできる電荷の範囲は、対応するしきい値電圧ウィンドウ或いは対応する導通電流ウィンドウを画定する。
【００１９】
分割された電流ウィンドウの中で導通電流を検出する代わりに、コントロールゲートにおいてテストを受ける所与の記憶状態についてしきい値電圧をセットして、導通電流がしきい値電流より大きいか小さいかを検出することが可能である。１つの実装例では、しきい値電流に関しての導通電流の検出は、導通電流がビットラインの静電容量を通して放電する速さをテストすることにより達成される。
【００２０】
読み出し／書き込み性能および精度に影響を及ぼす要素
読み出しおよびプログラミングの実行を改善するために、１つのアレイ内の多数の電荷蓄積素子またはメモリトランジスタは並列に読み出されるか、或いはプログラムされる。すなわち、メモリ素子の１つの論理的“ページ”が一緒に読み出されるか、或いはプログラムされる。現存するメモリ構成では、１つの行は通常、数個のインターリーブされたページを含む。１つのページの全てのメモリ素子は一緒に読み出されるか、或いはプログラムされる。列デコーダは、インターリーブされている１つ１つのページを対応する数の読み出し／書き込みモジュールに選択的に接続する。例えば、１つの実装例では、メモリアレイは５３２バイト（５１２バイトにオーバーヘッドの２０バイトが加わる）のページサイズを有するように設計されている。その結果として、各列が１つのドレイン・ビットラインを含み、１行あたりに２つのインターリーブされたページがあれば、８５１２列があり、各ページが４２５６列と関連付けられるということになる。全ての偶数番号のビットラインまたは奇数番号のビットラインを並列に読み出し或いは書き込むために接続可能な４２５６個の感知モジュールがある。このようにして、並列の４２５６ビット（すなわち、５３２バイト）のデータの１ページがメモリ素子のページから読み出されるか、或いはページにプログラムされる。読み出し／書き込み回路１７０を形成する読み出し／書き込みモジュールは種々の構成に編成され得る。
【００２１】
前述したように、従来の記憶装置は、大規模並列に動作することによって読み出し／書き込み動作を改善する。このアプローチは、性能を改善するけれども、読み出し動作および書き込み動作の精度に影響を及ぼす。
【００２２】
他の問題はビットライン間の結合或いはクロストークと関連している。この問題は、微細な間隔を置くビットラインを並列に感知する場合には深刻になる。ビットライン間のクロストークを回避する従来の解決策は偶数番号のビットラインの全てまたは奇数番号のビットラインの全てを、他方のビットラインを接地した状態で感知することである。２つのインターリーブされたページから成る１つの行のこの構成は、ビットラインクロストークを回避すると共に読み出し／書き込み回路のページを密に設けるという問題を軽減するのに役立つ。読み出し／書き込みモジュールのセットを偶数番号のページまたは奇数番号のページのいずれかに多重化するためにページデコーダが使用される。このようにして、１セットのビットラインが読み出されるか、或いはプログラムされるとき、奇数番号のライン間または偶数番号のライン間のクロストークではなく、奇数番号のビットラインと偶数番号のビットラインとの間のクロストークをなくすために、インターリーブされているセットを接地することができる。
【００２３】
しかし、インターリーブされているページ構成は少なくとも３つの点で不利である。第１に、付加的な多重化回路を必要とする。第２に、動作が遅い。ワードラインにより或いは行をなすように接続されたメモリセルの読み出しまたはプログラミングを完了させるために、２つの読み出し動作または２つのプログラミング動作が必要である。第３に、２つの隣接するものが異なるときに、例えば奇数番号のページおよび偶数番号のページで別々にプログラムされるときに、フローティングゲートレベルでのその隣り合う電荷蓄積素子間のフィールド結合などの他の妨害効果に対処するうえでも最適ではない。
【００２４】
隣接するフィールド結合の問題は、メモリトランジスタ同士の間隔が密になるにつれてますます目立ってくる。メモリトランジスタでは、電荷蓄積ユニットはチャネル領域とコントロールゲートとの間に挟まれている。チャネル領域を流れる電流は、コントロールゲートと電荷蓄積ユニットに存するフィールドにより与えられる合成電場の関数である。密度が高まるにつれて、メモリトランジスタ同士はますます接近して形成される。すると、隣接する電荷素子からのフィールドは、影響を受けるセルの合成フィールドに対して重要な寄与をするようになる。隣接するフィールドは、隣のものの電荷蓄積ユニットにプログラムされた電荷に依存する。この動揺するフィールドは、隣のもののプログラムされた状態と共に変化するので、本質的に動的である。従って、影響を受けるセルは、隣のものの変化する状態によって別々のときに別様に読み出され得る。
【００２５】
インターリーブされているページの従来の構成は、隣接する電荷蓄積ユニットの結合に起因するエラーを悪化させる。奇数番号のページと偶数番号のページとは互いに無関係にプログラムされ、かつ読み出されるので、ページは一組の条件下でプログラムされ、インターリーブされているページにおいて中間に起こったことに依存して全く異なる一組の条件下で読み返され得る。読み出しエラーは、密度が高まるにつれてより厳しくなり、多状態の実装例に関してより正確な読み出し動作としきい値ウィンドウのより広い分割とを必要とする。性能は悪くなり、多状態の実装例における可能な容量は限られることになる。
【００２６】
２００２年９月２４日出願の米国特許出願第１０／２５４，４８３号（特許文献９）および第１０／２５４，２９０号（特許文献１０）は、隣接するメモリ蓄積ユニットの１つのページが並列にプログラムされるか、或いは読み出されるようになっているメモリ構成を開示している。プログラミングは隣接するメモリ蓄積ユニットのページに対して行われるので、その処理中、目標とされた状態にプログラムされ終わっているメモリ蓄積ユニットはプログラミングが禁止されるか、或いはそれ以上のプログラミングからロックアウトされる。好ましい方式では、メモリ蓄積ユニットは、そのチャネルを浮動させ、プログラミングを禁止するためにそこでの電圧を上げることによってロックアウトされる。この高められた電圧は、なおプログラムされつつある隣接する蓄積ユニットに顕著な動揺を生じさせる。
【００２７】
従って、高性能で大容量の不揮発性メモリに対する一般的な必要性がある。特に、前述した問題を効果的に処理する改善された読み出し動作およびプログラミング動作を有する大容量不揮発性メモリに対する必要性がある。
【特許文献１】米国特許第５，５９５，９２４号
【特許文献２】米国特許第５，５７０，３１５号
【特許文献３】米国特許第５，９０３，４９５号
【特許文献４】米国特許第６，０４６，９３５号
【特許文献５】米国特許第５，７６８，１９２号
【特許文献６】米国特許第６，０１１，７２５号
【特許文献７】米国特許第５，７７４，３９７号
【特許文献８】米国特許第５，１７２，３３８号
【特許文献９】米国特許出願第１０／２５４，４８３号
【特許文献１０】米国特許出願第１０／２５４，２９０号
【特許文献１１】本願と同じ日に同じ発明者らによって出願された「ビットライン間の結合補償のある不揮発性メモリおよび方法」という米国特許出願
【特許文献１２】米国特許出願第１０／２５４，８３０号
【非特許文献１】エイタンらによる「ＮＲＯＭ：新規な局所的トラッピング、２ビット不揮発性メモリセル」，ＩＥＥＥ電子デバイスレターズ，第２１巻，第１１号，２０００年１１月，５４３〜５４５ページ
【発明の開示】
【００２８】
大容量高性能の不揮発性記憶装置に対するこれらの必要性は、読み出し／書き込み回路の大きなページにメモリセルの対応するページに対して並列に読み書きさせることによって満たされる。特に、高密度チップ集積化に固有の、読み出しおよびプログラミングにエラーをもたらす可能性のある動揺効果は取り除かれるか、或いは最小にされる。
【００２９】
本発明は、メモリセルのグループにおける並列なメモリ動作のための装置および方法を提供する。グループ中の各メモリセルは、幾つかの動作モードのうちの１つにあることができる。例えば、グループをプログラムするとき、幾つかのメモリセルはプログラミング禁止モードであり得る。所与のメモリ動作を受けるグループのメモリセルは、その隣のものによる外乱をこうむる可能性を有する。その動揺の大きさは、隣のものがどの動作モードであるかに依存する。動揺は、メモリセルのビットラインに印加されるオフセット電圧によって補償され、このオフセットは、その隣のものの動作モードの関数である。
【００３０】
本発明は、プログラミングの一部として、隣の蓄積ユニットからの動揺がプログラムされる予定のメモリ蓄積ユニットのビットライン電圧にオフセットを加えることによって相殺されるようになっている回路および方法を提供する。オフセットは、２つの隣のものがどの動作モードであるかの関数である。隣のものの１つ以上が動揺を生じさせる動作モードであるならば、それに応じて、動揺を最小にするためにオフセットは調整される。
【００３１】
特に、蓄積ユニットの１つの連続するページをプログラムするとき、蓄積ユニットは、その目標の状態に達してプログラミングが禁止されるか、或いはそれ以上のプログラミングからロックアウトされる度に、なおプログラムされつつある隣接する蓄積ユニットに動揺を生じさせる。本発明は、プログラミングの一部として、動揺に対するオフセットがなおプログラムされつつある隣接する蓄積ユニットに加えられるようになっている回路および方法を提供する。このオフセットは、なおプログラムされつつある蓄積ユニットのビットラインに所定のバイアスされた電圧をかけることによって加えられる。特に、蓄積ユニットの横にプログラミング禁止モードの２つの隣のものがあるならば、所定のオフセットは両方の隣のものからの動揺を補償する。蓄積ユニットの隣のもののうちの１つだけがプログラミング禁止モードであれば、ビットラインオフセットはより少なくて、１つの隣のものだけについて補償するのに十分である。蓄積ユニットの横にプログラミング禁止モードの隣のものがなければ、オフセットは実際上ゼロである。このようにして、高密度メモリ蓄積ユニットを並列にプログラムする動作に固有のエラーが除去されるか、或いは最小にされる。
【００３２】
好ましい実施形態によれば、各蓄積ユニットのビットライン電圧は、その隣のものの動作モード、すなわちその隣のものがプログラミング禁止モードであるのか、或いはプログラミングモードであるのかの関数としてセットされる。動作モードは、その隣のものの各々の感知モジュールから得られた信号から判定され得る。或いは、その隣のものの各々の動作モードは、その隣のものの各々のビットラインの電圧状態により判定され得る。ビットライン電圧セレクタは、適切なオフセットを有する適切なビットライン電圧が隣のものの動作モードの関数としてビットラインに供給されることを可能にする。このようにして、なおプログラムされつつある蓄積ユニットに対するプログラミングが禁止されている蓄積ユニットによる動揺が感知されて、適切なビットライン電圧オフセットをかけることによって動揺が補償される。
【００３３】
本発明の付加的な特徴および利点は、添付図面と関連させて考慮されるべきであるその好ましい実施形態についての以下の説明から理解されよう。
【発明を実施するための最良の形態】
【００３４】
全ビットライン・プログラミング
図４Ａ、図４Ｂおよび図１２に示されている感知モジュール３８０は、好ましくは、全ビットライン感知を実行するように構成されたメモリ構成で実現される。換言すれば、１つの行内の隣接するメモリセルの各々は、感知を並列に実行するように１つの感知モジュールに接続可能である。このようなメモリ構成は、セルニアらによる「高度にコンパクトな不揮発性メモリおよびその方法」という２００２年９月２４日に出願された同時係属中で共通譲渡された米国特許出願第１０／２５４，４８３号（特許文献９）においても開示されている。この特許出願の開示全体が、参照により本願明細書において援用されている。
【００３５】
前述したように、１つの“ページ”の中の同時にプログラムされるか、或いは読み出されるメモリセルの数は、ホストシステムにより送られるか、或いは要求されるデータのサイズによって変化し得る。従って、単一のワードラインに結合されるメモリセルをプログラムする方法は次のように幾つかある。すなわち、（１）上側ページのプログラミングおよび下側ページのプログラミングを含み得る偶数番号のビットラインと奇数番号のビットラインとを別々にプログラムする方法、（２）全ビットラインをプログラムする方法（“全ビットラインプログラミング”）、または（３）右ページのプログラミングおよび左ページのプログラミングを含み得る左ページ内の全ビットラインまたは右ページ内の全ビットラインを別々にプログラムする方法である。
【００３６】
図４Ａは、本発明の一実施形態によるメモリセルのページを並列に読み出し、またプログラムするための読み出し／書き込み回路を有する記憶装置を略図示する。この記憶装置は、メモリセルの２次元アレイ３００、制御回路３１０および読み出し／書き込み回路３７０を含む。メモリアレイ３００は、行デコーダ３３０を介してワードラインにより、また列デコーダ３６０を介してビットラインにより、アドレス可能である。読み出し／書き込み回路３７０は、多数の感知モジュール３８０を含み、メモリセルのページが並列に読み出されるか、或いはプログラムされることを可能にする。
【００３７】
本発明において、並列に読み出されるか、或いはプログラムされるメモリセルのページは、好ましくは、隣接するメモリ記憶セルまたは蓄積ユニットの１つの行である。他の実施形態では、ページは隣接するメモリ記憶セルまたは蓄積ユニットの１つの行の１つのセグメントである。
【００３８】
制御回路３１０は、読み出し／書き込み回路３７０と協働してメモリアレイ３００に対してメモリ動作を実行する。制御回路３１０は、状態マシン３１２、オンチップアドレスデコーダ３１４および電源制御モジュール３１６を含む。状態マシン３１２は、メモリ動作のチップレベル制御を提供する。オンチップアドレスデコーダ３１４は、ホストまたはメモリコントローラにより使用されるものとデコーダ３３０および３７０により使用されるハードウェアのアドレスとの間のアドレスインターフェイスを提供する。電源制御モジュール３１６は、メモリ動作中にワードラインおよびビットラインに供給される電力および電圧を制御する。
【００３９】
図４Ｂは、図４Ａに示す記憶装置の好ましい構成を示す。種々の周辺回路によるメモリアレイ３００へのアクセスは、各側でのアクセスラインおよび回路の密度が半分に減少するようにアレイの向かい合う側で対称的に実行される。すなわち、行デコーダは行デコーダ３３０Ａおよび３３０Ｂに分割され、列デコーダは列デコーダ３６０Ａおよび３６０Ｂに分割される。同様に、読み出し／書き込み回路は、下からのビットラインに接続される読み出し／書き込み回路３７０Ａと、アレイ３００の上からのビットラインに接続される読み出し／書き込み回路３７０Ｂとに分割される。このようにして、読み出し／書き込みモジュールの密度は、従って感知モジュール３８０の密度は、本質的に半分だけ減らされる。
【００４０】
チャネルおよび電荷蓄積ユニットにおける昇圧
高密度集積回路、不揮発性記憶装置に固有のエラーは、隣接する電荷蓄積ユニットおよびチャネル領域の結合に起因する。１つのメモリ蓄積ユニットのチャネル領域および電荷蓄積ユニットが隣接するものに対して相対的に昇圧されると、隣接するユニットの電荷蓄積ユニットに動揺を生じさせる。並列にプログラムされるメモリ蓄積ユニットが密にパックされるか、或いは不十分にシールドされているときには、この効果はいっそう顕著になる。
【００４１】
図５Ａは、図２に示す方向５Ａ−５Ａに沿うメモリトランジスタの断面透視図および電荷蓄積ユニットとワードラインとの間並びに電荷ユニットとチャネルとの間の等化静電容量を示す。メモリトランジスタＭ１は、ＮＡＮＤアレイ１００（図３を参照）の行に沿って伸びるワードラインの一部として形成されたコントロールゲート６０を有する。この図では、ドレインは図５Ａのページから出てきて、ソースは裏側にあり、間にチャネル領域８０を画定している。電荷蓄積ユニット７０は、コントロールゲート６０およびチャネル８０の間に挟まれていて、これら両方から誘電体材料の層によって絶縁されている。電荷蓄積ユニット７０とコントロールゲート６０との電気的結合は、等化コンデンサＣWFによってモデル化され得る。同様に、電荷蓄積ユニット７０とチャネル８０との結合は等化コンデンサＣFCによってモデル化され得る。
【００４２】
図５Ｂは、図５Ａに示すメモリトランジスタの容量結合を略図示し、チャネルにおける電圧とワードラインにおける電圧とに起因する電荷蓄積ユニットにおける電圧を特に示す。電荷蓄積ユニット７０がＱ量の電荷を蓄積しているならば、ＣWFおよびＣFCは両方とも同じ電荷を保持する。電荷蓄積ユニット７０における電圧はＶCS＝（ＣWFＶW ＋ＣWFＶC ）／（ＣWF＋ＣFC）である。一般的に電荷蓄積ユニットの電圧がチャネルおよび／またはワードラインの電圧が高まるにつれて高まることは容易に分かる。次の段落に記載されているように、Ｍ１などのメモリトランジスタがプログラミング禁止モードにされるとき、チャネル電圧は高電圧に昇圧される。従って、これは電荷蓄積ユニットにおける電圧を高めるという結果ももたらす。チャネル８０および電荷蓄積ユニット７０における電圧が両方共に昇圧された結果として、プログラミングモードにされている隣接するメモリトランジスタに対して動揺効果を及ぼす。
【００４３】
昇圧された（プログラミング禁止）状態にある隣接するユニットに起因するプログラミング・オーバーシュート
図６Ａは、２つの隣接するメモリトランジスタが両方共にプログラミングモードである場合の図３に示すＮＡＮＤセルのアレイの断面透視図である。例えば、図６Ａは、同じワードライン６０を共有する行に沿う、ＮＡＮＤストリング５０−１，５０−２および５０−３にそれぞれ属するＭ１−１，Ｍ１−２およびＭ１−３などの３つの隣接するメモリトランジスタを表すことができる。ＮＡＮＤストリング５０−１，５０−２および５０−３は、これらに接続可能なビットライン３６−１，３６−２および３６−３をそれぞれ有する。メモリトランジスタＭ１−１，Ｍ１−２およびＭ１−３は、対応する電荷蓄積ユニット７０−１，７０−２および７０−３とチャネル８０−１，８０−２および８０−３とを有する。
【００４４】
メモリアレイの密度が高まると、メモリトランジスタ同士はより近接して形成され、メモリトランジスタ同士が及ぼしあう影響はより顕著になる。例えば、メモリトランジスタＭ１−２のしきい値電圧は、その電荷蓄積ユニット７０−２の電圧に依存する。その隣のものＭ１−１およびＭ１−３に近接しているので、Ｍ１−１およびＭ１−３のチャネルおよび電荷蓄積ユニットの電圧はＭ１−２の電荷蓄積ユニットの電圧に影響を及ぼし得る。例えば、電荷蓄積ユニット７０−２は、これに隣接する電荷蓄積ユニット７０−１および７０−３にそれぞれ等価コンデンサＣ12およびＣ23によって結合されていると見なされ得る。同様に、電荷蓄積ユニット７０−２は、これに隣接するチャネル８０−１および８０−３にそれぞれ等価コンデンサＣ’12およびＣ’23によって結合されていると見なされ得る。メモリトランジスタ同士の間の間隔が狭いほど、それらの間の結合が大きくなる。
【００４５】
図６Ａは、２つの隣接するメモリトランジスタＭ１−２およびＭ１−１が共にプログラミングモードである場合を示す。Ｍ１−１に起因するＭ１−２に対する効果に焦点を当てると、ワードライン電圧およびビットライン電圧に起因する変化は殆ど存在しない。というのは、それらはＭ１−２およびＭ１−１については同じだからである。チャネル電圧も同様である。電荷蓄積ユニット７０−２が経験する唯一の変化は、電荷蓄積ユニット７０−１が経験する唯一の変化によるものであり、これは主としてそれが保持している電荷またはそのデータ表示の関数である。例えば、Ｍ１−１およびＭ１−２の電荷蓄積ユニットの電圧は約１〜２Ｖであり得る。このタイプの動揺に起因する動揺は通常、２つの異なるメモリ状態の間に充分なマージンの存在を許容することによって償われる。
【００４６】
図６Ｂは、隣接するメモリトランジスタのうちの１つがプログラミング禁止モードであることを除いて図６Ａに類似するＮＡＮＤアレイの断面透視図である。この場合、Ｍ１−２はプログラムされつつあり、Ｍ１−１はそれ以上のプログラミングを禁止されている。ワードライン電圧は両方について同じままであるが、Ｍ１−１のビットライン３６−１は今はＶDDに変化し、これは所定のシステム電圧（例えば〜２．５Ｖ）である。これは、実際上、選択トランジスタＳ２（図２を参照）をオフに転換させ、ＮＡＮＤチェーン５０−１をそのビットライン３６−１から切り離し、Ｍ１−１のチャネル８０−１を浮動させるので、高電圧がワードライン６０に出現したときに容量的に高電圧に昇圧され得る。例えば、このようにして、Ｍ１−１のチャネル８０−１は１０Ｖに昇圧され得る。チャネル電圧を昇圧させるとチャネルと電荷蓄積ユニットとの間の電位差が実際上減少し、これによりプログラミングを遂行するチャネルから電荷蓄積ユニットへの電子の引き込みが抑止される。
【００４７】
図５Ｂに関連する前の説明を考慮すると、昇圧されたチャネルは電荷蓄積ユニットを昇圧させる。例えば、メモリトランジスタＭ１−１がプログラミング禁止モードであるとき、チャネル８０−１において約１０Ｖの昇圧がもたらされ、電荷蓄積ユニット７０−１において２Ｖ〜８Ｖへの昇圧がもたらされ得る。これは、隣のプログラムされるべきメモリトランジスタ（例えば、Ｍ１−２）に顕著に動揺を起こさせ得る。Ｍ１−２の電荷蓄積ユニット７０−２の電圧は、例えばΔＶ2 〜０．２Ｖ昇圧され得る。これは、その電荷蓄積ユニット７０−２が昇圧された（プログラミングが禁止された）メモリトランジスタＭ１−１の電荷蓄積ユニット７０−１およびチャネル８０−１にＣ12およびＣ’12でそれぞれ容量的に結合されていることに起因する。通常、メモリトランジスタのしきい値電圧は０．８Ｖから約０．１Ｖ以下のステップをなしてプログラムされ、これは、Ｍ１−２が期待されるよりも高いしきい値に誤ってプログラムされるという結果をもたらす。
【００４８】
これまで、説明はＭ１−１に起因するメモリトランジスタＭ１−２に対する動揺効果に焦点を当ててきた。Ｍ１−３もプログラミング禁止モードであれば、その昇圧された電圧は同様に結合してＭ１−２の電荷蓄積ユニット７０−２の電圧の上昇に寄与する。メモリトランジスタＭ１−２がプログラミングモードで、その両側の隣のものＭ１−１およびＭ１−３がそれ以上のプログラミングからロックアウト（プログラミングが禁止）されている最悪の場合には、Ｍ１−２の電荷蓄積ユニット７０−２の動揺は０．２Ｖの高さになり得る。プログラムされているＭ１−２に対して、この効果は、そのコントロールゲートのプログラミング電圧が０．４Ｖの高さだけ高められることと同等である。これは、或る環境の下では間違った状態への過剰プログラミングをもたらし得る。例えば、メモリセルのしきい値ウィンドウは約０．３Ｖの間隔で区画されて良く、プログラミングパルスステップは毎度約０．１Ｖ増分されるので、各区画を横断するために通常２パルス以上を要する。１つの現在のプログラミングパルスステップは、Ｍ１−２を所望のプログラムされた状態を示すしきい値領域の直ぐ下に至らせることができる。同時に、現在のパルスステップは、Ｍ１−１およびＭ１−３が最終状態になってプログラミング禁止モードに入ることによってそれ以上のプログラミングからロックアウトされるようにＭ１−１およびＭ１−３をプログラムすることができる。次のプログラミングパルスステップにおいて、Ｍ１−２は０．５Ｖもの大きなプログラミングステップに突然さらされる。これはおそらくＭ１−２に所望のしきい値領域を超えさせ、間違って次のメモリ状態にプログラムさせる。
【００４９】
本願と同じ日に同じ発明者らによって出願された「ビットライン間の結合補償のある不揮発性メモリおよび方法」という同時係属中で共通所有されている米国特許出願（特許文献１１）において、動揺を補正するビットライン間の結合を用いる方式が開示されている。この特許出願の開示内容全体は、本願明細書において参照により援用されている。
【００５０】
隣のものの昇圧に起因する動揺についてのビットライン補償
図７Ａ〜７Ｄは、プログラミング中のメモリセルの隣のものについてのメモリ動作モードの種々の置換を示す。プログラミング中のメモリセルは、ビットライン３６−０に結合されているＮＡＮＤセル５０の一部分である。隣のＮＡＮＤセルはそれぞれ左の５１および右の５１’であり、ビットライン３６−１および３６−１’にそれぞれ結合されている。
【００５１】
図７Ａは、ＮＡＮＤセル５０の横にある隣のもの５１および５１’が共にプログラミング禁止モードである状態を示す。これは、プログラミングを受けるＮＡＮＤセルが隣のセルの昇圧されたチャネルにより両側から動揺を起こさせられることを意味する。図６Ｂをもう一度参照すると、プログラムミング中のメモリセルまたは蓄積ユニットはＭ１−２であり、その左隣のものはＭ１−１である。Ｍ１−１の昇圧されたチャネルは、Ｍ１−２のフローティングゲート７０−２における電位のΔＶ2 （例えば、０．２Ｖ）だけの実効上昇の形の動揺をもたらす。同様に、他方の隣のものＭ１−３もプログラミングが禁止されているならば、その昇圧されたチャネルもフローティングゲート７０−２における電圧の上昇に寄与して合計ΔＶ2 （例えば、０．４Ｖ）を生じさせる。
【００５２】
従って、メモリトランジスタＭ１−２がプログラムされてＭ１−２の電荷蓄積ユニット７０−２における電圧がΔＶ2 だけ昇圧されれば、プログラミングエラーが生じるという結果をもたらす。
【００５３】
好ましい実施形態によれば、電荷蓄積ユニット７０−２における動揺ΔＶ2 は、ビットライン３６−２に同様の量を導入することによって補償される。このビットライン補償電圧は、電荷蓄積ユニット７０−２およびチャネル８０−２の間の電位差の正味の変化が実際上ゼロになるように、チャネルを通過させられる。このようにして、しきい値電圧のどのようなエラーも相殺される。
【００５４】
従って、図７Ａに示されている本発明の方式によれば、この電圧上昇は、Ｍ１−２のビットラインに印加される同様の量の所定の電圧バイアスΔＶ11によって実質的に相殺される。
【００５５】
図７Ｂおよび７Ｃは、ＮＡＮＤセル５０の横の隣のもの５０−１および５０−１’の一方がプログラミング禁止モードであり、他方がプログラミングモードである状態を示す。これは、プログラミングを受けるＮＡＮＤセルが、隣のセルのうちの１つだけの昇圧されたチャネルにより動揺を起こさせられるということを意味する。従って、隣のもののうちの１つの昇圧されたチャネルがフローティングゲート７０−２における電圧の上昇に寄与して合計ΔＶ2 （例えば、０．２Ｖ）を生じさせる。本発明の方式によれば、この電圧上昇は、Ｍ１−２のビットラインに印加される同様の量の所定の電圧バイアスΔＶ10（またはΔＶ01）により実質的に相殺される。
【００５６】
図７Ｄは、ＮＡＮＤセル５０の横の隣のもの５０−１および５０−１’のいずれもがプログラミング禁止モードでない状態を示す。これは、プログラミングを受けるＮＡＮＤセルが、その隣のセルにより動揺を起こさせられないということを意味する。従って、隣のチャネルはフローティングゲート７０−２の電圧を全く上昇させない。従って、ΔＶ2 は昇圧されたチャネルが存在しないことに起因して０Ｖとなり、対応するオフセットの所定の電圧ΔＶ00またはビットラインバイアス電圧も０Ｖである。
【００５７】
図８は、本発明の種々の態様を実現する好ましい感知モジュールを示す。感知モジュール３８０は、ビットライン絶縁トランジスタ５０２、ビットラインプルダウン回路５２０、ビットライン電圧クランプ６１０、読み出しバス転送ゲート５３０およびセンス増幅器６００を含む。
【００５８】
一般に、メモリセルのページが並列に操作される。従って、対応する数の感知モジュールが並列に動作する。一実施形態では、並列に操作される感知モジュールにページコントローラ５４０が制御信号およびタイミング信号を好都合に提供する。
【００５９】
感知モジュール３８０は、ビットライン絶縁トランジスタ５０２が信号ＢＬＳによって動作可能にされるときに、メモリセル１０のビットライン３６に接続可能である。感知モジュール３８０は、センス増幅器６００によってメモリセル１０の導通電流を感知し、その読み出し結果を感知ノード５０１にデジタル電圧レベルＳＥＮ２としてラッチし、それを読み出しバス５３２に出力する。
【００６０】
センス増幅器６００は本質的に、第２の電圧クランプ６２０、プリチャージ回路６４０、弁別器或いは比較回路６５０およびラッチ６６０を含む。弁別器回路６５０は専用コンデンサ６５２を含む。
【００６１】
感知モジュール３８０の１つの特徴は、感知動作中に定電圧源がビットラインに組み込まれることである。これは、好ましくは、ビットライン電圧クランプ６１０によって実現される。ビットライン電圧クランプ６１０は、ビットライン３６と直列のトランジスタ６１２でダイオードクランプのように動作する。そのゲートは、そのしきい値電圧ＶT より所望のビットライン電圧ＶBLだけ上の電圧に等しい一定の電圧ＢＬＣにバイアスされる。このようにして、ビットラインを感知ノード５０１から絶縁し、プログラミング検証或いは読み出しの間ビットラインのために所望のＶBL＝０．５〜０．７ボルトなどの一定の電圧レベルをセットする。一般に、ビットライン電圧レベルは、プリチャージ時間が長くなるのを回避するために充分に低く、かつ接地ノイズおよびその他の要因を回避するために充分に高いレベルにセットされる。
【００６２】
センス増幅器６００は、感知ノード５０１を通る導通電流を感知し、その導通電流が所定値より上か下かを判定する。センス増幅器は、感知した結果を感知ノード５０１における信号ＳＥＮ２としてデジタル形式で読み出しバス５３２に出力する。
【００６３】
本質的に信号ＳＥＮ２の反転された状態であるデジタル制御信号ＩＮＶは、プルダウン回路５２０を制御するためにも出力される。感知された導通電流が所定値より高ければ、ＩＮＶはハイでＳＥＮ２はローである。この結果はプルダウン回路５２０によって強化される。プルダウン回路５２０は、制御信号ＩＮＶにより制御されるｎ−トランジスタ５２２と、制御信号ＧＲＳにより制御される他のｎ−トランジスタ５５０とを含む。ＧＲＳ信号は基本的に、ローになるときにＩＮＶ信号の状態に関わらずにビットライン３６が浮動化されることを許容する。プログラミング中、ＧＲＳ信号はハイになってビットライン３６が接地に引かれるのを許容する。ビットラインが浮動化される必要があるときには、ＧＲＳ信号はローになる。
【００６４】
図１４（Ｈ）〜１４（Ｏ）は、本発明の特徴に関して図８に示す好ましい感知モジュールのタイミング図を示す。本発明の他の特徴に関する好ましい感知モジュールの動作の詳細な説明が、エイドリアン−ラウル・セルニアおよびヤン・リーにより２００２年９月２４日に出願された同時係属中で共通所有されている米国特許出願第１０／２５４，８３０号（特許文献１２）に記載され、請求されている。この特許出願の開示内容全体が、本願明細書において参照により援用されている。
【００６５】
図９は、各感知モジュールがその隣のもののＩＮＶ信号をも感知するようになっている感知モジュール構成を示す。ビットライン３６−０の横にビットライン３６−１および３６−１’がそれぞれある。感知モジュール３８０−０はビットライン３６−０に結合され、感知モジュール３８０−１および３８０−１’はビットライン３６−１および３６−１’にそれぞれ結合されている。各感知モジュールは、その隣接する隣のものからＩＮＶ信号を受信するので、感知モジュール３８０−０は感知モジュール３８０−１および３８０−１’からＩＮＶ信号を入力信号ＩＮＶL およびＩＮＶR としてそれぞれ受信する。同様に、感知モジュール３８０−０のＩＮＶ信号は感知モジュール３８０−１および３８０−１’に入力される。
【００６６】
再び図８を参照する。好ましい実施形態によれば、ビットラインバイアスはビットライン電圧補償装置５６０によって供給される。その左隣のものおよび右隣のものからのモードをそれぞれの信号ＩＮＶL およびＩＮＶR の形で感知し、これに応じて図１１のバイアス電圧テーブルに従ってバイアス電圧ΔＶBLを供給する。このバイアス電圧は、ビットライン３６に切り替え可能に結合されているノード５２３に供給する。プログラミング中、両方の信号ＢＬＳおよびＩＮＶがハイであり、信号ＧＲＳはローである。これらは、ビットライン電圧補償装置５６０へのビットライン３６のアクセスを可能にする。
【００６７】
図１０は、隣接するものがプログラミングモードであるのか、或いはプログラミング禁止モードであるのかを示す信号がその隣のもののビットラインの状態から直接引き出されるようになっている代替の実装例を示す。この方式は、隣の感知モジュールから信号を容易に得ることができないときに有益である。前述したように、ＮＡＮＤチェーンがプログラミングモードであるときには、そのビットライン電圧は接地電位の近くに保たれ、プログラミング禁止モードであるときには、そのビットライン電圧はＶDDに保たれる。
【００６８】
仮想ＩＮＶ信号発生器５７０は、ビットライン電圧を感知して仮想ＩＮＶ信号ＶＩＮＶを出力し、これは感知モジュールによって作られるＩＮＶ信号と論理的に同等である。仮想ＩＮＶ信号発生器５７０は、信号ＶＩＮＶを出力するノードのためにプルアップ／プルダウン構成でｎ−トランジスタ５７４と直列のｐ−トランジスタ５７２を含む。ｐ−トランジスタ５７２は、そのゲートの電圧ＶWKP によって弱くプルアップされる。ビットライン３６’の電圧がｎ−トランジスタ５７４のゲートに入力される。仮想ＩＮＶ信号発生器５７０は本質的に、ビットライン３６−１が接地に近い電圧を有するとき（プログラミングモード）にはハイＶＩＮＶ信号を出力し、電圧がＶDDであるとき（プログラミング禁止モード）にはローＶＩＮＶ信号を出力する三状態インバータのように動作する。
【００６９】
図１０に示されている例では、ＶＩＮＶ信号は隣の感知モジュール３８０−０に信号ＶＩＮＶL として入力される。このように、信号ＩＮＶまたはＶＩＮＶを用いることにより、プログラミング状態またはプログラミング禁止状態に関する情報が、ＮＡＮＤチェーンに結合されている感知モジュール３８０−０に伝えられる。その隣のＮＡＮＤチェーンの両方がプログラミングモードである場合には、感知モジュール３８０−０はビットラインプルダウン回路５６０によりビットラインを接地に引き下げる。
【００７０】
図１１は、その左隣および右隣のもののプログラミング禁止モードの関数としてプログラムされる蓄積ユニットのビットラインに印加されるオフセット電圧をリストするバイアス電圧テーブルである。中央の列は、その左隣のものおよび右隣のもののモードの関数としてプログラミング中の蓄積ユニットのビットラインに印加されるオフセットまたはバイアス電圧をリストしている。一般に、その隣のもののうちのより多くがプログラミング禁止モードであるほど、動揺効果を相殺するためにより大きなビットラインバイアスが必要とされる。
【００７１】
図１２は、本発明の好ましい実施形態による図８に示すビットライン電圧補償装置のより詳細な回路図である。本質的に、ビットライン電圧補償装置５６０は、入力５６１および５６３のそれぞれの信号ＩＮＶL およびＩＮＶR に応答して感知モジュール３８０のノード５２３への出力５６５にバイアス電圧ΔＶBLを出力する。図１１のテーブルにリストされているバイアス電圧を供給するために、３つの電圧源５６２，５６４，５６６がΔＶ00（例えば、０Ｖ）、ΔＶ10（例えば、０．１５Ｖ）、およびΔＶ11（例えば、０．３Ｖ）をそれぞれ供給する。これらの電圧源の各々は、入力信号ＩＮＶL およびＩＮＶR の状態により制御される一対の論理スイッチを介して出力５２３において選択的に使用可能にされる。
【００７２】
図１３は、１つの好ましい実施形態による隣接するメモリ蓄積ユニットの間の個々のメモリトランジスタがプログラミングを禁止されるか、或いはロックアウトされることに起因する結合エラーを最小にしながら隣り合うメモリ蓄積ユニットのページをプログラムする方法を示す流れ図である。
【００７３】
全ビット・プログラミング
ステップ４００：コントロールゲートと、ソースおよびドレインにより画定されるチャ
ネル領域との間に電荷蓄積ユニットを各々有する隣接するメモリ蓄積
ユニットのページについて、ページの各メモリ蓄積ユニットのために
そのドレインに切り替え可能に結合されるビットラインとメモリ蓄積
ユニットの前記ページの全てのコントロールゲートに結合されるワー
ドラインとを設ける。
【００７４】
その隣のものの動作モードを感知する
ステップ４１０：プログラムされるべく予定されているそれらのページのメモリ蓄積ユ
ニットの各々について、その隣のメモリ蓄積ユニットがプログラミン
グ禁止モードであるか否かを判定する。
【００７５】
オフセットを伴うビットラインプリチャージ
ステップ４２０：プログラミングが禁止されるべく予定されているページのメモリ蓄積
ユニットについて、プログラミングを禁止するためにそのビットライ
ンの各々に第１の所定の電圧を印加する。
ステップ４２２：プログラミングを可能にするために、プログラムされるべく予定され
ているそれらのページのメモリ蓄積ユニットの各ビットラインに第２
の所定の電圧を印加する。前記各ビットラインのための前記第２の所
定の電圧は、その隣のメモリ蓄積ユニットの動作モードのメモリ蓄積
ユニットからの動揺を相殺するような関数である。
【００７６】
プログラミング・パルシング、検証および禁止
ステップ４３０：ページのメモリ蓄積ユニットを並列にプログラムするためにプログラ
ミング電圧パルスを前記ワードラインに印加する。前記第１の所定の
電圧のビットラインを有するそれらのメモリ蓄積ユニットは、その浮
動化されたチャネルがプログラミング禁止電圧状態に昇圧されること
によりプログラミングが禁止され、任意の隣のプログラムされるメモ
リ蓄積ユニットにおける昇圧から生じる動揺は前記第２の所定の電圧
からの前記相殺により補償される。
ステップ４４０：プログラミング中のメモリ蓄積ユニットのいずれかがその目標の状態
にプログラムされているかを検証する。
ステップ４５０：プログラミングが禁止されるべく予定されていると検証されているメ
モリ蓄積ユニットと、プログラムされると検証されていないメモリ蓄
積ユニットとを指定する。
ステップ４６０：ページの全てのメモリ蓄積ユニットが検証されたか？そうでないなら
ば、ステップ４２０に戻る。そうならば、ステップ４８０に進む。
ステップ４７０：終了。
【００７７】
図１４（Ａ）〜１４（Ｇ）は、本発明の第１の実施形態によるプログラミング動作時の電圧補償方式を示すタイミング図である。
【００７８】
図に示されている電圧は、プログラミング中およびプログラミング禁止中のＮＡＮＤチェーンについて、メモリアレイの種々のワードラインおよびビットラインに印加される（図２および３も参照）。プログラミング動作は、ビットラインプリチャージ段階、プログラミング段階および放電段階に分類され得る。
【００７９】
ビットラインプリチャージ段階において：
（１）ソース選択トランジスタが０ＶのＳＧＳによってオフに転換される（図１４（Ａ））一方、ドレイン選択トランジスタはＶSGに上昇するＳＧＤによってオンに転換され（図１４（Ｂ））、これによりビットラインがＮＡＮＤチェーンにアクセスすることを可能にする。
【００８０】
（２）プログラミングが禁止されているＮＡＮＤチェーンのビットライン電圧がＶDDにより与えられる所定の電圧に上昇することを許容される（図１４（Ｆ））。プログラミングが禁止されているＮＡＮＤチェーンのビットライン電圧がＶDDに上昇するとき、プログラミングが禁止されているＮＡＮＤチェーンはドレイン選択トランジスタのゲート電圧ＳＧＤがＶDDに下がるときに浮動化する。同時に、プログラミング中のＮＡＮＤチェーンのビットライン電圧は０Ｖまで能動的に引き下げられる（図１４（Ｇ））。
【００８１】
（３）プログラムされているＮＡＮＤチェーンのビットライン電圧は、ビットライン電圧補償装置５６０により供給されるΔＶBLでバイアスされる（図１４（Ｇ））。電圧補償装置５６０から出力されるΔＶBLの値は、その隣のもののうちの一方または両方がプログラミング禁止モードであるか否かに依存する。
【００８２】
（４）ＮＡＮＤチェーンの行のドレイン選択トランジスタに結合するドレインワードラインは、その電圧をＶDDに下げる。これは、そのビットライン電圧がＶDDと同等であるプログラミングが禁止されているＮＡＮＤチェーンを浮動させるだけである。というのは、そのドレイン選択トランジスタはオフに転換されるからである（図１４（Ｂ）および１４（Ｆ））。プログラムされるべきメモリトランジスタを含むＮＡＮＤチェーンについて、そのドレイン選択トランジスタは、そのドレインの殆ど０Ｖのビットライン電圧に関してオフに転換されない。
【００８３】
（５）アドレスされていないＮＡＮＤチェーン内のメモリトランジスタのコントロールゲート電圧は、これらを完全にオンに転換させるＶPASSにセットされる（図１４（Ｃ））。プログラミングが禁止されているＮＡＮＤチェーンは浮動しているので、アドレスされていないメモリトランジスタに印加される高いＶPASSおよびＶPGM は、そのチャネルおよび電荷蓄積素子の電圧を上昇させ、これによりプログラミングを禁止する。ＶPASSは、通常、ＶPGM （例えば、〜１５〜２４Ｖ）に関して或る中間の電圧（例えば、〜１０Ｖ）にセットされる。プログラミングが禁止されているチェーンについて、ＶPASSはより高い電圧ＶPGM にさらされているセルのために実効ＶDSを下げるのに役立ち、これにより漏洩を減らすのに役立つ。プログラムされるチェーンについて、ＶPASSは理想的には接地電位であるべきであり、従って中間のＶPASS電圧が妥当である。
【００８４】
プログラミング段階において：
（６）プログラムされるように選択されたメモリトランジスタのコントロールゲートにプログラミング電圧が印加される（図１４（Ｄ））。（例えば、昇圧されたチャネルおよび電荷蓄積ユニットを有する）プログラミング禁止中の蓄積ユニットはプログラムされない。プログラミング中の蓄積ユニットは、その隣のもののうちの一方または両方がプログラミング禁止モードであることに起因する動揺を相殺するためにバイアスされたビットライン電圧でプログラムされる（図１４（Ｇ））。
【００８５】
放電段階において：
（７）種々のコントロールラインおよびビットラインが放電を許容される。
【００８６】
基本的に、プログラムされる蓄積ユニットにおける動揺は、浮動化されたチャネルとワードラインからの高いコントロールゲート電圧により容量的に昇圧された電荷蓄積ユニットとを有する隣接する蓄積ユニットに起因する。これは、ＮＡＮＤチェーンがプログラミング禁止モードにされるときに発生する。これは、プログラムされるべきメモリトランジスタの電荷蓄積ユニットにおける電圧に動揺を生じさせる（電圧を高める）という望ましくない効果も有する。その隣のものが蓄積ユニットのプログラミング中に行っていることを感知することにより、それに応じてその隣のものの動揺は適切なビットライン電圧バイアスで補償される。
【００８７】
本発明の種々の態様を特定の実施形態に関して説明してきたが、本発明が添付されている特許請求の範囲の全範囲内においてその権利が保護されるべきであることが理解されよう。
【図面の簡単な説明】
【００８８】
【図１】ＥＥＰＲＯＭセルの形の不揮発性メモリセルを略図示する。
【図２】ＮＡＮＤセルまたはストリングに編成される電荷蓄積ユニットのストリングを略図示する。
【図３】図２に示すＮＡＮＤセルなどのＮＡＮＤセルのアレイの例を示す。
【図４Ａ】本発明の一実施形態によるメモリセルのページを並列に読み出し、またプログラムするための読み出し／書き込み回路を有する記憶装置を略図示する。
【図４Ｂ】図４Ａに示す記憶装置の好ましい構成を示す。
【図５Ａ】図２に示す方向５Ａ−５Ａに沿うメモリトランジスタの断面透視図および電荷蓄積ユニットとワードラインとの間並びに電荷ユニットとチャネルとの間の等化静電容量を示す。
【図５Ｂ】図５Ａに示すメモリトランジスタの容量結合を略図示し、チャネルにおける電圧とワードラインにおける電圧とに起因する電荷蓄積ユニットにおける電圧を特に示す。
【図６Ａ】２つの隣接するメモリトランジスタが両方共にプログラミングモードである場合の図３に示すＮＡＮＤセルのアレイの断面透視図である。
【図６Ｂ】隣接するメモリトランジスタのうちの１つがプログラミング禁止モードであることを除いて図６Ａに類似するＮＡＮＤアレイの断面透視図である。
【図７Ａ】その左隣および右隣のもののプログラミング禁止状態の関数としてプログラムされる蓄積ユニットについてのビットライン電圧オフセットを概略的に示す。
【図７Ｂ】その左隣および右隣のもののプログラミング禁止状態の関数としてプログラムされる蓄積ユニットについてのビットライン電圧オフセットを概略的に示す。
【図７Ｃ】その左隣および右隣のもののプログラミング禁止状態の関数としてプログラムされる蓄積ユニットについてのビットライン電圧オフセットを概略的に示す。
【図７Ｄ】その左隣および右隣のもののプログラミング禁止状態の関数としてプログラムされる蓄積ユニットについてのビットライン電圧オフセットを概略的に示す。
【図８】本発明の種々の態様を実現する好ましい感知モジュールを示す。
【図９】各感知モジュールがその隣のもののＩＮＶ信号をも感知するようになっている感知モジュール構成を示す。
【図１０】隣接するものがプログラミングモードであるのか、或いはプログラミング禁止モードであるのかを示す信号が隣接するもののビットラインの状態から直接引き出されるようになっている代替の実装例を示す。
【図１１】その左隣および右隣のもののプログラミング禁止状態の関数としてプログラムされる蓄積ユニットのビットラインに印加されるオフセット電圧をリストするバイアス電圧テーブルである。
【図１２】本発明の好ましい実施形態による図８に示すビットライン電圧補償装置のより詳細な回路図である。
【図１３】１つの好ましい実施形態による隣接するメモリ蓄積ユニットの間の個々のメモリトランジスタがプログラミングを禁止されるか、或いはロックアウトされることに起因する結合エラーを最小にしながら隣り合うメモリ蓄積ユニットのページをプログラムする方法を示す流れ図である。
【図１４】（Ａ）〜（Ｇ）は、本発明の第１の実施形態によるプログラミング動作中の電圧補償方式を示すタイミング図であり、（Ｈ）〜（Ｏ）は、本発明の特徴に関して図８に示す好ましい感知モジュールのタイミング図を示す。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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