(57)【要約】本発明は、ビア内にポリマーメモリデバイスを製造する方法に関する。この方法は、少なくとも１つの金属を含む層をその上に備える半導体基板を提供するステップと、この金属を含む層中に少なくとも１つの銅コンタクトを形成するステップと、銅コンタクト上に少なくとも１つの絶縁層を形成するステップと、絶縁層に少なくとも１つのビアを形成し、銅コンタクトの少なくとも一部を露出するステップと、ビアの下側部分にポリマー材料を形成するステップと、ビアの上側部分にトップ電極材料層を形成するステップとを含む。
2007527609.tif 000002
【特許請求の範囲】
【請求項１】
金属を含む少なくとも１つの層をその上に備える半導体基板を提供するステップと、
前記金属を含む層上に、少なくとも１つの絶縁層を形成するステップと、
前記絶縁層中に少なくとも１つのビアを形成し、前記金属を含む層の少なくとも一部を露出するステップと、
前記ビアの下側部分にポリマー材料を形成するステップと、
前記ビアの上側部分にトップ電極材料層を形成するステップと、
を含む、ビア内にポリマーメモリデバイスを製造する方法。
【請求項２】
前記金属を含む層中に少なくとも１つの銅コンタクトであって、銅接続、銅パッド、銅プラグ、および銅ビット線のうちのいずれかである銅コンタクトを形成するステップをさらに含む、請求項１記載の方法。
【請求項３】
前記ビアの下側部分にポリマー材料を形成するステップは、
前記露出した前記金属を含む層の少なくとも一部を金属硫化物に変換するステップと、
ＣＶＤによる選択的なポリマー成長、ポリマー溶液のスピン塗布および焼成、モノマー溶液の適用によるポリマー成長のうちの少なくとも１つを実行するステップとを含む、請求項１記載の方法。
【請求項４】
前記ポリマー材料は、ポリフェノールアセチレン、ポリアセチレン、ポリジフェニルアセチレン、ポリアニリン、ポリチオフェン、ポリポルフィリン、大環状ポルフィリン、チオール派生ポリポルフィリン、ポリメタロセン、ポリフェロセン、ポリフタロシアニン、ポリビニレン、ポリピロール、およびポリ（ｐ−フェニレンビニレン）、および（または）これらのうちのいずれかの組み合わせ、および（または）これらのモノマーを含む、請求項１記載の方法。
【請求項５】
前記トップ電極材料は、タングステン（W）、チタン（Ti）、タンタル（Ta）、窒化チタン（TiN）、アモルファスカーボン、アルミニウム、インジウム酸化スズ、プラチナ、亜鉛、ニッケル、鉄、マンガン、マグネシウム、金、クロミウム、金属シリサイド、これらの合金、および（または）これらのうちのいずれかの組み合わせを含む、請求項１記載の方法。
【請求項６】
前記合金は、ハステロイ（Hastelloy：登録商標）、コバー（Kovar：登録商標）、インバー（Invar：登録商標）、モネル（Monel：登録商標）、インコネル（Inconel：登録商標）、真ちゅう、ステンレス鋼、マグネシウム−銀合金、およびこれらのうちのいずれかの組み合わせを含む、請求項５記載の方法。
【請求項７】
前記ビアの前記上側部分中にトップ電極プラグを形成するように、前記トップ電極材料を研磨するステップ、
少なくとも前記トップ電極上にワード線を形成するステップ、
少なくとも前記トップ電極のすぐ上にバリア金属層を形成するステップ、
前記ビア中の前記ポリマー材料の下に、チャネル停止領域、シャロートレンチ分離領域、およびプラグのうちの少なくとも１つを形成するステップ、
の少なくとも１つをさらに含む、請求項１記載の方法。
【請求項８】
少なくとも１つの第１絶縁層をその上に有する半導体基板を提供するステップと、
前記第１絶縁層中に、銅ビット線または銅パッドの少なくともいずれか一方を形成するステップと、
前記銅ビット線または銅パッドの少なくともいずれか一方の上に、少なくとも１つの第２絶縁層を形成するステップと、
前記銅ビット線または銅パッドの少なくともいずれか一方の少なくとも一部を露出すべく、前記第２絶縁層中に少なくとも１つのビアを形成するステップと、
前記ビアの下側部分にポリマー材料を成長させるステップと、
前記ビアの上側部分にトップ電極材料層を形成するステップと、
少なくとも前記トップ電極層上にワード線を形成するステップと、
を含む、
ビア中のポリマーメモリデバイスを製造する方法。
【請求項９】
前記ポリマー材料は、ポリフェノールアセチレン、ポリアセチレン、ポリジフェニルアセチレン、ポリアニリン、ポリチオフェン、ポリポルフィリン、大環状ポルフィリン、チオール派生ポリポルフィリン、ポリメタロセン、ポリフェロセン、ポリフタロシアニン、ポリビニレン、ポリピロール、およびポリ（ｐ−フェニレンビニレン）、および（または）これらのうちのいずれかの組み合わせ、および（または）これらのモノマーを含む、請求項８記載の方法。
【請求項１０】
少なくとも第１絶縁層をその上に有する半導体基板を提供する手段と、
前記第１絶縁層中に、銅ビット線または銅パッドの少なくともいずれか一方を形成する手段と、
前記銅ビット線または銅パッドの少なくともいずれか一方の上に、少なくとも１つの第２絶縁層を形成する手段と、
前記銅ビット線または銅パッドの少なくともいずれか一方の少なくとも一部を露出すべく、前記第２絶縁層中に少なくとも１つのビアを形成する手段と、
前記ビアの下側部分にポリマー材料を成長させる手段と、
前記ビアの上側部分にトップ電極材料層を形成する手段と、
少なくとも前記トップ電極層上にワード線を形成する手段とを含む、
ビア中にポリマーメモリデバイスを製造する方法を含む、ビア中にポリマーメモリデバイスを製造するシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体基板の処理に関し、特にポリマーメモリデバイスおよびこのポリマーメモリデバイスを製造する方法に関する。
【背景技術】
【０００２】
コンピュータおよび電子デバイスのボリューム、利用、および複雑性は増加の一途をたどっている。コンピュータは一貫してよりパワフルになり、新たな、および改良された電子デバイスが継続的に開発されている（例えば、デジタルオーディオプレーヤ、ビデオプレーヤ）。さらに、デジタル媒体（例えば、デジタルオーディオ、ビデオ、画像など）の発達や利用がさらにこれらのデバイスの開発を後押ししている。このような発達および開発により、コンピュータおよび電子デバイスへの記録および保持が望まれる（要求される）情報量は非常に増加している。
【０００３】
一般にメモリデバイスはメモリセルアレイを含む。各メモリセルはアクセスされ、もしくは情報とともに“読み出し”、“書き込み”、および“消去”される。メモリセルは“オフ”もしくは“オン”状態（例えば、２つの状態に限定される）で情報を維持し、これは“０”および“１”とも呼ばれる。一般にメモリデバイスはアドレス指定され、特定のバイト数（例えば、１バイトにつき８メモリ）が読み出される。揮発メモリデバイスについては、メモリセルは定期的に“リフレッシュ”され、状態が維持される必要がある。一般にそのようなメモリデバイスはこれらの様々な機能を実施する半導体デバイスから製造され、かつ、そのようなメモリデバイスはこの２つの状態を切り替え、かつ維持することができる。多くの場合、このデバイスは無機ソリッドステート（inorganic solid state）技術、例えば、結晶シリコンデバイスを用いて製造される。メモリデバイスに用いられる一般の半導体デバイスは金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。
【０００４】
情報ストレージに対する要求が高まっているために、メモリデバイスの開発者と製造者たちはメモリデバイスに対するストレージ容量を増加させるための努力を常に行っている（例えば、ダイもしくはチップごとのストレージを増加する）。数千万のトランジスタが切手サイズのシリコンに含まれており、各トランジスタのサイズは数百ナノメータである。しかしシリコンベースのデバイスはファンダメンタルな物理サイズ(fundamental physical size)の限界へと達しつつある。一般に無機ソリッドステートデバイスは構造が複雑であるために、高額となり、かつデータストレージ密度の損失を招く。無機半導体材料をベースとする揮発性半導体メモリには常に電流を供給する必要があり、その結果、記録済み情報を維持するために、熱と高電力を消費する。不揮発性半導体デバイスはデータの転送速度を低下させ、電力消費が比較的高く、また、複雑度が高い。
【０００５】
さらに、無機ソリッドステートデバイスの寸法が縮小し、集積化が高まるにつれ、アラインメント許容値に対する厳密性が高まり、その結果、製造をより一層困難にしている。極小サイズで構造（feature）を形成することは、動作回路の形成に最小サイズを用い得ることを意味するものではない。極小サイズよりも小さな、例えば最小サイズの４分の１サイズのアライメント許容値を有することが求められる。
【０００６】
無機ソリッドステートデバイスのスケーリングはドーパント拡散長とともに問題をもたらす。サイズが縮小するにつれ、シリコンのドーパント拡散長はプロセス設計において困難をもたらす。これに関連して、ドーパントの移動度を低減し、高温における時間を低減するために多くの調整がなされる。しかし、そのような調整をいつまでも続けられるかどうかは明らかではない。さらに、半導体接合部にわたって電圧を印加することにより（逆バイアス方向に）、接合部周辺に空乏領域が生成される。この空乏領域の幅は半導体のドーピングレベルに対応する。空乏領域が広がり、別の空乏領域に接すると、パンチスルー、もしくは制御されていない電流が発生する。
【０００７】
パンチスルーを防ぐために必要な分離は、高ドーピングレベルによって最小に抑えられる傾向にある。しかし、単位距離ごとの電圧変化が大きいと、単位距離ごとの大きな電圧変化によって大きな電界をもたらす点で更なる困難が生じる。そのような急勾配（sharp gradient）を移動する電子は、最小の導電バンドエネルギーよりも実質的に高いエネルギーレベルにまで加速される。そのような電子は“ホットエレクトロン”として知られており、絶縁体を貫通して、半導体デバイスの不可逆的劣化をもたらすほど十分に高いエネルギーを持つ。
【０００８】
スケーリングと統合によってモノリシック半導体基板の絶縁がより困難になる。特に、ある場合においては、デバイスを互いから横方向に絶縁するのは困難である。別の問題点は漏れ電流のスケーリングである。さらに別の問題点は、基板内のキャリアの拡散によりもたらされる。つまり、自由なキャリアは数十ミクロンにわたり拡散するとともに蓄積電荷を中和する。従って、無機メモリデバイスに対しては、更なるデバイスの縮小と密度の増加が制限される。さらに、増加する性能要求を満たしながら、特に低コストを維持しながら、無機の不揮発メモリデバイスにおいて、デバイスをそのように縮小することは、とりわけ困難である。
【発明の開示】
【０００９】
以下は本発明のいくつかの形態を基本的に理解するための、本発明の概要である。この概要は、本発明のキー／クリティカルエレメントの識別、もしくは本発明の範囲の描写を意図としたものではなく、後述するさらに詳細な説明の前置きとして、簡素化した形式で本発明のいくつかの概念を示すことをその唯一の目的としている。
【００１０】
本発明は、ビア内に形成されるポリマーメモリデバイスを製造する方法を提供する。
より具体的には、銅コンタクトおよび（または）ビット線を、金属を含む層の中に形成する。その後、１つ以上の銅コンタクトおよび（または）ビット線を露出すべく、重なる絶縁層中に１つ以上のビア開口部を形成することができる。
露出した銅の一部は硫化銅（例えばCu2S2またはCu2S）に変換される。この硫化銅は、化学蒸着法（ＣＶＤ）により選択的なポリマー成長を促進する触媒の役割を果たす。
また、この硫化銅は導電材料であることから、メモリセルデバイスのオペレーションを促進することができる。例えば硫化銅は、１つ以上のメモリセル内および（または）間の情報を通信および（または）伝達するのに使用されるパッシブ層として動作し得る。
【００１１】
代替的に、本発明の一態様により、スピン塗布される希釈ポリマー溶液を使用してもよい。この溶液は、ビアの少なくとも底部を充てんするために焼成される。
本発明の他の一態様によれば、ビアの少なくとも底部におけるポリマー成長を促進すべく、モノマー溶液を適用および使用することができる。
【００１２】
ビアの下側部分中のポリマーの形成に続いて、ビアの残りの部分を充てんするために、トップ電極材料をメモリ構造上にたい積することができる。
トップ電極材料のうち、余分な（または）望ましくない部分は、化学機械的研磨（ＣＭＰ）プロセスによって除去することができる。
その後、このビアはポリマー材料を含む下側部分と、トップ電極材料を含む上側部分とを含んでいる。
【００１３】
本発明の一態様は、ポリマーメモリデバイスを形成する方法に関する。
この方法は、少なくとも１つの金属を含む層をその上に備える半導体基板を提供するステップと、この金属を含む層中に少なくとも１つの銅コンタクトを形成するステップと、銅コンタクト上に少なくとも１つの絶縁層を形成するステップと、絶縁層に少なくとも１つのビアを形成し、銅コンタクトの少なくとも一部を露出するステップと、ビアの下側部分にポリマー材料を形成するステップと、ビアの上側部分にトップ電極材料層を形成するステップとを含む。
【００１４】
本発明の他の態様は、ビア中にポリマーメモリデバイスを製造する方法に関する。
この方法は、少なくとも１つの金属酸化膜をその上に有する半導体基板を提供するステップと、銅ビット線または銅パッドの少なくともいずれか一方を形成するステップと、このような銅コンタクト上に少なくとも１つの絶縁層を形成するステップと、少なくとも１つのビアを絶縁層中に形成して、銅ビット線または銅パッドの少なくともいずれか一方の少なくとも一部を露出するステップと、ビアの下側部分にポリマー材料を成長させるステップと、ビアの上側部分にトップ電極材料層を形成するステップと、少なくともトップ電極層上にワード線を形成するステップと、を含む。
【００１５】
さらに他の本発明の態様は、ビア中にポリマーメモリデバイスを製造するシステムに関する。このシステムは、ビア中にポリマーメモリデバイスを製造する方法を含む。
このシステムは、少なくとも１つの金属を含む層をその上に有する半導体基板を提供する手段と、この金属を含む層中に少なくとも１つの銅コンタクトを形成する手段と、銅コンタクト上に少なくとも１つの絶縁層を形成する手段と、絶縁層に少なくとも１つのビアを形成し、銅コンタクトの少なくとも一部を露出する手段と、ビアの下側部分にポリマー材料を形成する手段と、ビアの上側部分にトップ電極材料層を形成する手段とを含んでいる。
【００１６】
前述の、および関連する目標を実現するために、本発明は以下で十分に説明し、特に請求項で指摘している特徴を含む。以下の説明および添付の図面は本発明のある例示的な形態および実装品を詳細に説明している。しかし、これらは本発明の原理が用いられている様々な方法のうちのほんのわずかなものだけを示しているに過ぎない。本発明のその他の目的、利点、および新たな特徴は、添付の図面と併せて考慮する場合に、以下の詳細な説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００１７】
本発明は、絶縁層内に形成されたビア内に、ポリマーメモリデバイスを製造するシステムおよび方法を含む。
この方法は、銅ビット線および（または）銅パッドを形成し、（例えばこのビット線および（または）パッドから）少なくともその銅の一部を触媒物質に変換するために露出させるステップを含んでいる。
したがって、触媒物質の少なくとも一部は、（例えば電極に隣接している）銅のビット線および（または）パッドの上側の部分内に、部分的に埋め込むことができる。
さらに、触媒物質がポリマー・メモリデバイスの下側の部分を形成するように、触媒物質の少なくとも一部がポリマーメモリデバイスの一部と接触する。この触媒物質の配置は、少なくとも１つの電極とポリマーメモリエレメントとの間のアクセスをし易くする。
【００１８】
さらにこの触媒物質は、パッシブ領域（passive region）を構成し、導電性を高める少なくとも１つの材料を含んでいる。触媒物質の１つの例として硫化銅があげられる。また、所脳の構成および構造の種類に基づき他の材料および（または）化合物を使用してもよい。例えば、酸化銅および銀と銅の硫化物の錯体（silver-copper-sulfide complex）を含んでいてもよい。さらなる他の例が存在するが、簡潔のために記載しないものとする。
【００１９】
重なる絶縁層中に形成されるビアがパッシブ領域の少なくとも一部分を露出するので、パッシブ領域は、少なくともビアのより低い部分中におけるポリマー成長および（または）形成を促進するのに使用することができる。
成長および（または）形成することができる、本発明において使用できるプログラム可能なポリマーの一例には、ポリフェノールアセチレン、ポリアセチレン、ポリジフェニルアセチレン、ポリアニリン、ポリチオフェン、ポリポルフィリン、大環状ポルフィリン、チオール派生ポリポルフィリン、ポリメタロセン、ポリフェロセン、ポリフタロシアニン、ポリビニレン、ポリピロール、およびポリ（ｐ−フェニレンビニレン）、および（または）これらのうちのいずれかの組み合わせ、および（または）これらのモノマーが含まれる。
【００２０】
ビアがポリマー材料で実質的に充てんされる前に、このビア中のポリマー成長および（または）形成は終了する。
ビアの残りの部分または上側部分は、適切な導電材料のようなトップ電極材料で充てんすることができる。例えば、このトップ電極材料は、タングステン、チタン、タンタル、窒化チタン、アモルファスカーボン、アルミニウム、インジウム酸化スズ、プラチナ、亜鉛、ニッケル、鉄、マンガン、マグネシウム、金、クロミウム、金属シリサイドのうちのいずれか１つ、これらの合金、および（または）これらのうちのいずれかの組み合わせとすることができる。
例示的な合金は、ハステロイ（Hastelloy：登録商標）、コバー（Kovar：登録商標）、インバー（Invar：登録商標）、モネル（Monel：登録商標）、インコネル（Inconel：登録商標）、真ちゅう、ステンレス鋼、マグネシウム−銀合金、および他の様々な合金である。
【００２１】
その後、実質的にメモリセルデバイスの製造を完成するために、アルミニウムを含むワード線をビア上に形成する。
このワード線は、少なくとも部分的に、アルミニウムおよび（または）所望の用途による他の物質のような材料により形成されていてもよい。
【００２２】
ポリマーメモリデバイスは、電極材料の両端に電圧を印加することによりポリマーメモリデバイス内にインピーダンスを確立するようにプログラムされている。
このインピーダンスは、メモリデバイス内に保持される１ビット以上の情報を表わす。例えば、１ビット以上の情報を格納した後、その電圧を除去することができ、情報はポリマーメモリデバイス内に格納され続ける。
さらにこのポリマーメモリデバイスは、格納された情報を維持するのにリフレッシュ電圧を必要としない。
【００２３】
ポリマーメモリデバイス内に格納された情報を検索するために、電流を与え流すことができ、メモリデバイスに格納されたインピーダンスを測定することができる。
プログラムされた情報と同様、メモリエレメントから検索された情報は、１ビット以上の情報に関係がある。
このポリマーメモリデバイスは、導電する「ＯＮ」状態、または導電しない「ＯＦＦ」状態の２つの状態を呈し得る。
ポリマーメモリデバイスは、２つの状態（例えば、オフまたはオン）に限定されていた従来のメモリデバイスとは対照的に、これらの２つの状態に加えて複数の状態を維持することもできる。
より具体的には、このポリマーメモリデバイスはさらなる状態を特定するために、種々の程度の伝導性を用いることができる。例えば、ポリマーメモリデバイスは、超高導電状態（超低インピーダンス状態）、高導電状態（低インピーダンス状態）などの低インピーダンス状態、導電状態（中レベルインピーダンス状態）、および非導電状態（高インピーダンス状態）を呈することができる。
このようにして、１つのポリマーメモリセルに、複数ビットの情報、例えば、２ビット以上の情報を格納することができる（例えば、４つの状態は２ビットの情報を与え、８つの状態は３ビットの情報を与える）。
【００２４】
この製造方法は、層として、および（または）層中のビア内に、ポリマー半導体を形成するステップと、その後リソグラフィ技術を使用してポリマーメモリデバイスを形成するステップと、を含む。この製造方法は、１つ以上のポリマーメモリデバイスを連続的に、および（または）同時に形成するのに使用することができる。
【００２５】
本発明によるポリマーメモリデバイスの製造について、以下、図１ないし図１１を参照して記載する。
【００２６】
図１は、その大部分が本発明の態様にしたがって形成されたメモリセル構造１００を示している。このメモリセル構造は、基板層１０５、１つ以上のシャロートレンチ分離領域（ＳＴＩ）１１０を含む。このシャロートレンチ分離領域１１０の下には、チャネル停止インプラント領域１１５が形成される。
このＳＴＩ１１０は、例えば酸化材料で充てんされ得る。ＳＴＩ領域１１０の隣接する領域は、メモリセル構造１００のオペレーションを容易にすべく、Ｎ＋およびＮ−でインプラントされた領域である。
【００２７】
メモリセル構造１００はさらに、層間絶縁膜１３５中に形成される１つ以上のタングステンプラグ１３０を含んでいる。
メモリセル構造１００のオペレーションを容易にすべく、Ｐ＋インプラント領域１３７を１つ以上のタングステンプラグの下に形成することができる。層間絶縁膜（ＩＬＤ）層１３５は、ユーザが所望する適切な絶縁材料を含み得る。このＩＬＤ層１３５上には停止層１４０が重なり、その上に第１金属酸化層１４５が重なるようにすることができる。
第１金属酸化層１４５および停止層１４０を貫通する１つ以上の銅（Cu）コンタクトが形成される。図示のように、銅接続コンタクト１５０を形成することができる。
さらに、１つ以上のタングステンプラグ１３０のすぐ上に形成される１つ以上のCuビット線および（または）パッド１５５を形成する。
【００２８】
銅コンタクト１５０、１５５上には、少なくとも１つの絶縁層１６０がたい積され、１つ以上のビア開口部をそこに形成するためにエッチングされる。
このビア開口部は、銅の少なくとも一部を露出するために生成される。露出した銅は、このビア開口部のすぐ下側または底部において触媒物質１６５に変換される。この触媒物質１６５は、ポリマーを成長し易くし、これによりビア開口部の下方の部分中にポリマー・メモリエレメント（ＭＥ）１７０を形成するのに利用することができる。
このように、この触媒物質は、少なくとも１つの電極とポリマー・メモリエレメント１７０の間の接触を容易にするパッシブ層または領域として作用する。
【００２９】
このビア開口部の上側部分は、トップ電極（ＴＥ）導電材料１７５を含む。このＴＥ導電材料は、タングステン、チタン、窒化チタン、タンタル、アモルファスカーボンのような材料、および（または）これらのうちのいずれかの組み合わせを含んでいてもよい。
電極（銅コンタクト１５５）の底部または下方と、トップ電極１７５との間に適切な電圧を印加すると、情報の書き込み、読み込み、および（または）ポリマー・メモリエレメント１７０からの消去が可能となる。
さらに、図１においては１つのポリマー・メモリエレメント１７０のみが構築されるものとして記載されているが、複数のポリマー・メモリエレメントをここに記載する方法で構築されてもよいことが理解されるべきである。
【００３０】
最後に、バリア金属層１８０およびワード線１８５を、それぞれトップ電極１７５の少なくとも一部および絶縁層１６０の少なくとも一部の上に形成する。バリア金属層１８０は例えばタンタル材料からできていてもよい。コバルト、クロミウム、ニッケル、パラジウム、チタン、タンタル窒化ケイ素、窒化ケイ素、窒化チタン、タングステン窒化物、および（または）これらのうちのいずれかの組み合わせ、のような他の材料もまた、バリア金属層１８０の構成物として使用することができる。
このバリア金属層１８０は、導電層から他の層に対する拡散を緩和する役割を果たす。ワード線はアルミニウムを含んでいてもよく、バリア金属層１８０の上に形成される。
所望されるような、または特定の構造および用途に適したバリア金属層およびワード線の双方に代替的な材料を使用してもよい。
【００３１】
メモリセル構造１００中の他の構造については説明していないが、メモリセル中に他の構造が形成され、存在し得ること、およびそのような構造は本発明の範囲内にあることを認識すべきである。
【００３２】
メモリセル構造１００および特にポリマーメモリデバイスの製造の大部分について、図２ないし図１１に記載する。
【００３３】
図２には、本発明の態様による基本的な要素を形成するプロセスの一部を示すステップ２０２とともに、メモリセル構造２００の例示的な基本要素が記載されている。
例えば、所望のトレンチパターンを形成すべく、適切なマスクを使用して、少なくとも１つのトレンチを基板層２１０中にエッチングすることによって（ステップ２０２）、少なくとも１つのシャロートレンチ分離（ＳＴＩ）２０５を基板層２１０中に形成することができる。
ＳＴＩ２０５を形成した後、チャネル停止インプラントをこのトレンチを貫通して実行し（ステップ２１２）、ＳＴＩ２０５の底部分を取り囲む領域中にチャネル停止領域２１５を形成する。
【００３４】
その後、ＳＴＩ２０５を酸化材料で充てんすることができる（ステップ２１８）。その後ＳＴＩ２０５を研磨するとともに、余分な酸化材料をすべて取り除き、ＳＴＩ領域２０５内に酸化材料を残す。
代替的に、またはさらに、これまでに形成したメモリ構造の表面を、図示しない反転プレーナ化マスク（reverse planarization mask）を使用してプレーナ化プロセスを実行し（ステップ２２２）、所望の構造を形成し易くする。
【００３５】
続いてＳＴＩ領域２０５に隣接する２つの材料層２３０を発現させるために、Ｎ＋（２２０）およびＮ−（２２５）のインプラントを実行することができる（ステップ２２８）。
次に、Ｎ＋領域２２０上、およびＳＴＩ領域２０５上に層間絶縁層（ＩＬＤ）２３５をたい積することができる（ステップ２３２）。第１コンタクトマスクを使用して、１つ以上のプラグ２４０をその中にエッチングすることができる（ステップ２３８）。ステップ２４２では、エッチングしたプラグ２４０の少なくとも１つを通じてＰ＋インプラントを実行することができ、これによりＰ＋領域が形成される（図１の符号１３７）。
続いて、例えばタングステン材料でプラグ２４０を充てんすることができる。そしてこのプラグ２４０の外側に存在する余分なタングステンを、ＣＭＰプロセスのような適切な研磨プロセスを使用して、除去する（ステップ２４４）。
【００３６】
図３は、本発明の一態様に従って実行されるプロセスの一部を示すステップとともに、メモリセル構造３００の一部の断面を示す図である。
このメモリセル構造３００は、その長さ方向の少なくとも一部上に、適切なたい積技術を使用してたい積される（ステップ３０８）、停止層３０５を含んでいる。その後、適切なたい積技術を使用して停止層３０５上に第１金属酸化膜３１０を形成することができる（ステップ３１２）。
【００３７】
次に、金属酸化膜３１０の少なくとも一部分およびこの下にある停止層３０５の対応部分を貫通する１つ以上の銅コンタクト３１５を形成することができる。
特に、この金属酸化膜３１０を、例えばシングルダマシンプロセスまたはデュアルダマシンプロセスを使用することによりエッチングし（ステップ３１８）、１つ以上の銅ビット線３２０および（または）１つ以上の銅パッド３２０を形成する。
適切に十分に銅ビット線３２０および（または）銅パッド３２０を形成するのに１つ以上のフォトレジストを使用することができる。
図３には示していないが、銅ビット線および（または）銅パッドが、充てんされていない（ビット線／パッド）開口部のサイドウォールおよび（または）底部分に共形なバリア層を含み得ることを認識すべきである。
その後、ビット線および（または）パッドは、銅および（または）銅を含む材料で充てんされる（ステップ３２２）。余分な銅は研磨プロセスによって除去することができ、これにより実質的に平らな表面が生成される。
【００３８】
図４は、本発明の一態様によるメモリセル構造を製造するプロセスの一部を示すステップ４０２とともに、メモリセル構造４００の一部の断面を示す図である。
銅ビット線／パッド３２０が一度製造されると、図４に示すように、その上に１つ以上の絶縁層４０５が形成される（ステップ４０８）。
適切な絶縁材料としては、酸化物、窒化物、ＴＥＯＳ、ＦＴＥＯＳ、有機物質および（または）これらのうちのいずれかの組み合わせを含んでいる。
適切なエッチングプロセスおよびその上に適切なパターン化したフォトレジストを使用して、絶縁層４０５の少なくとも一部中に１つ以上のビア開口部を選択的に形成してもよい（ステップ４１２）。
【００３９】
図５は、本発明の一態様によるメモリセル構造を製造するプロセスの一部を示すステップとともに、メモリセル構造４００の一部の断面を示す図である。
このメモリセル構造５００は、銅配線／パッド３２０の少なくとも一部がそれを通じて露出するように、絶縁層４０５中に形成される少なくとも１つのビア開口部５０５を示す。
銅パッド３２０は、ポリマーメモリデバイス構造の下側／底部の電極として動作し得る。ここでは１つのビア開口部しか記載されていないが、１つ以上のビア開口部が上述の方法により形成されていてもよいことを理解すべきである。
【００４０】
その後、露出した銅の少なくとも一部が、後の製造プロセスにおいてその上にポリマーメモリエレメントの成長を促進するような触媒の役割を果たす硫化銅に変換される（ステップ５０８）。
さらに、硫化銅はまた、少なくとも１つの電極材料とポリマーメモリエレメントとの間の接続を容易にするパッシブ領域として機能する。これにより、メモリーセル構造全体の動作が向上する。
ポリマーメモリエレメントの形成を促進するのに適切な触媒の役割を果たす硫化銅に加え、他の材料を使用してもよいことを認識すべきである。
【００４１】
図６は、メモリセル構造６００に適用されるプロセスの一部を示すステップとともに、本発明の一態様によって製造されるメモリセル構造６００の一部を示す図である。
メモリセル構造６００は、銅ビット線／パッド３２０の上側、およびビア開口部５０５の下側に、触媒物質（例えば硫化銅）の領域を有しているものとして記載する。上述したように、硫化銅は、ポリマー材料を形成および（または）成長させることに関して触媒特性を有する。
したがって、少なくともビア開口部５０５の下側部分においてポリマー成長を促進すべく、硫化銅６０５が使用される。
【００４２】
図７は、図６のビア開口部５０５の下側部分中に形成されたポリマー材料を含むメモリセル構造７００を示す図である。
このポリマー材料は、図７のステップ７０２に示すように、ポリマーメモリエレメント７０５の構成要素となる。ビア開口部５０５の残りの部分は、導電材料で充てんされる。この導電材料は、トップ電極材料の構成要素となる。
ビア開口部を実質的に導電材料で充てんすることを確実にすべく、メモリセル構造７００の大部分の上にこのような導電材料をたい積するようにしてもよい。これについてさらに図８に示す。
【００４３】
図８は、その上に形成されたトップ電極層８０５を含んだ、部分的に形成されたメモリセル構造８００を示す図である。
図８のステップ８０８に示すように、トップ電極プラグがビア５０５の上側に形成されるように余分なトップ電極材料を除去すべく、トップ電極層は研磨され、かつ（または）、エッチバックされる。
研磨は、ビア５０５からトップ電極材料を除去することなく、ほとんどのトップ電極材料を除去して絶縁層４０５の表面が露出するように除去すべく、化学機械的研磨により実行することができる。
したがって、トップ電極材料をビア５０５中に残すことのできる適切な時間で、研磨を終了する。
【００４４】
図９は、ビア５０５内に形成されたポリマーメモリエレメント７０５と、ビア５０５中のポリマーメモリエレメント７０５上に形成されたトップ電極プラグ９０５とを含む、メモリセル構造９００を示す図である。
図９には示していないが、絶縁層４０５を貫通してエッチングし、銅コンタクト３１５とのコンタクトを形成してもよい。このようにして、銅コンタクト３１５の少なくとも一部が露出する。
【００４５】
図１０は、トップ電極９０５上に形成することができるワード線１００５を含むメモリセル構造１０００を示す図である。
任意に、少なくともトップ電極プラグとワード線１００５の少なくとも一部との間に図示しないバリア金属層（図１参照）をたい積してもよい。
このワード線は、約10,000Åの厚みでたい積されたアルミニウム銅（0.5%の銅）構成材料を含んでいてもよい。
銅コンタクト３１５を露出させるための開口部を形成すべく、絶縁層４０５の一部分をエッチングする場合、その上に共形なバリア層をたい積することができる。
さらに、絶縁層４０５の開口部も共形に充てんするように、銅を含むアルミニウム・ワード配線層１００５をたい積してもよい。
加えて、メモリセル構造１０００の所望の用途により、ワード配線１００５中および（または）上に、他の構造を形成してもよい。
【００４６】
図１１は、本発明の態様による、ビア中のポリマーメモリデバイスを製造するための例示的な方法１１００のフローチャートを示す。
この方法１１００は、金属を含んだ材料層内に銅ビット線および（または）銅パッドを形成するステップ１１１０を含んでいる。
この銅ビット線および（または）銅パッドは、シングルまたはデュアルダマシンのプロセスのいずれか一方により形成することができる。
【００４７】
次に、銅の露出した部分が硫化銅に変換される（ステップ１１２０）。
この硫化銅は、少なくとも、例えば化学蒸着法によってビア中に選択的なポリマー成長を促進する触媒として有用である。
化学蒸着法の代わりに、スピン塗布される希釈ポリマー溶液、および（または）モノマー溶液を使用することを含む代替技術を使用してもよい。
したがって、ユーザは、化学蒸着法による選択的なポリマー成長を使用する（ステップ１１３０）か、ビアの下側部分をポリマー材料で充てんすべく、ポリマー溶液をスピン塗布するとともに焼成する（ステップ１１４０）か、またはモノマー溶液を使用して、ビアの下側部分中にポリマー材料を成長させる（ステップ１１５０）か、選択することができる。
【００４８】
以上の選択がなされ、ポリマー材料がビアの下側部分に形成された後、トップ電極材料を、ビアの上側にトップ電極プラグを形成するために（ステップ１１７０）、ブランケットを被せるような方法でたい積することができる（ステップ１１６０）。
余分なトップ電極材料は、材料を研磨することによって除去され、ビアの上側中のプラグとして残る。
【００４９】
明示的に記載していないが、メモリセル構造において、多くのビア中に多数のポリマーメモリデバイスが形成され得ることを認識すべきである。
【００５０】
本発明を特定の好ましい実施形態に関連して示し、説明しているが、本明細書と添付の図面を読み、理解すれば等価の変更および修正が可能なことは当業者には自明であろう。上述のコンポーネント（アセンブリ、デバイス、回路など）によって実施される様々な機能、このようなコンポーネントを説明するために用いられる用語（“手段”に関係するものはどれも含む）は、本明細書に例示された本発明の実施形態の機能を実施する、開示された構造と構造的に等価ではないが、特に言及されていない限りは、説明されているコンポーネントの具体的な機能（つまり、機能的に等価の）を実施するどのコンポーネントにも対応することを意図とする。さらに、本発明の具体的な特徴がいくつかの実施形態のうちの１つに関して説明されているが、このような特徴はいずれの所定または特定のアプリケーションに望まれるまたは有利な、その他の実施形態の１つ以上の特徴と組み合わせることもできる。
【産業上の利用可能性】
【００５１】
本発明の方法およびシステムは、半導体メモリと半導体製造の分野において有用である。
【図面の簡単な説明】
【００５２】
【図１】本発明の一態様により形成された例示的なポリマーメモリデバイスの断面図。
【図２】本発明の一態様により部分的に製造されたメモリ構造の概略的な断面図。
【図３】本発明の一態様により部分的に製造されたメモリ構造の概略的な断面図。
【図４】本発明の一態様により部分的に製造されたメモリ構造の概略的な断面図。
【図５】本発明の一態様により部分的に製造されたメモリ構造の概略的な断面図。
【図６】本発明の一態様により部分的に製造されたメモリ構造の概略的な断面図。
【図７】本発明の一態様により部分的に製造されたメモリ構造の概略的な断面図。
【図８】本発明の一態様により部分的に製造されたメモリ構造の概略的な断面図。
【図９】本発明の一態様により部分的に製造されたメモリ構造の概略的な断面図。
【図１０】本発明の一態様により実質的に製造が完了したメモリ構造の概略的な断面図。
【図１１】本発明の態様による、ビアにポリマーメモリデバイスを形成する例示的な方法のフローチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成17年5月2日(2005.5.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
金属を含む少なくとも１つの層をその上に備える半導体基板を提供するステップと、
前記金属を含む層上に、少なくとも１つの絶縁層を形成するステップと、
前記絶縁層中に少なくとも１つのビアを形成し、前記金属を含む層の少なくとも一部を露出するステップと、
前記ビアの下側部分にポリマー材料を形成するステップであって、前記露出した前記金属を含む層の少なくとも一部を金属硫化物に変換するステップと、ＣＶＤによる選択的なポリマー成長、ポリマー溶液のスピンオンおよび焼成、およびモノマー溶液の適用によるポリマー成長のうちの少なくとも１つを実行するステップと、
前記ビアの上側部分にトップ電極材料層を形成するステップと、
を含む、ビア内にポリマーメモリデバイスを製造する方法。
【請求項２】
前記金属を含む層中に少なくとも１つの銅コンタクトであって、銅接続、銅パッド、銅プラグ、および銅ビット線のうちのいずれかである銅コンタクトを形成するステップをさらに含む、請求項１記載の方法。
【請求項３】
前記ビアの前記上側部分中にトップ電極プラグを形成するように、前記トップ電極材料を研磨するステップをさらに含む、請求項１記載の方法。
【請求項４】
前記ポリマー材料は、ポリフェノールアセチレン、ポリアセチレン、ポリジフェニルアセチレン、ポリアニリン、ポリチオフェン、ポリポルフィリン、大環状ポルフィリン、チオール派生ポリポルフィリン、ポリメタロセン、ポリフェロセン、ポリフタロシアニン、ポリビニレン、ポリピロール、およびポリ（ｐ−フェニレンビニレン）、および（または）これらのうちのいずれかの組み合わせ、および（または）これらのモノマーを含む、請求項１記載の方法。
【請求項５】
前記トップ電極材料は、タングステン（W）、チタン（Ti）、タンタル（Ta）、窒化チタン（TiN）、アモルファスカーボン、アルミニウム、インジウム酸化スズ、プラチナ、亜鉛、ニッケル、鉄、マンガン、マグネシウム、金、クロミウム、金属シリサイド、これらの合金、および（または）これらのうちのいずれかの組み合わせを含む、請求項１記載の方法。
【請求項６】
前記合金は、ハステロイ（Hastelloy：登録商標）、コバー（Kovar：登録商標）、インバー（Invar：登録商標）、モネル（Monel：登録商標）、インコネル（Inconel：登録商標）、真ちゅう、ステンレス鋼、マグネシウム−銀合金、およびこれらのうちのいずれかの組み合わせを含む、請求項５記載の方法。
【請求項７】
前記ビアの前記上側部分中にトップ電極プラグを形成するように、前記トップ電極材料を研磨するステップ、
少なくとも前記トップ電極上にワード線を形成するステップ、
少なくとも前記トップ電極のすぐ上にバリア金属層を形成するステップ、
前記ポリマー材料の下に、チャネル停止領域、シャロートレンチ分離領域、およびプラグのうちの少なくとも１つを形成するステップ、
の少なくとも１つをさらに含む、請求項１記載の方法。
【請求項８】
前記ポリマー材料を形成するステップは、ポリマー溶液のスピン塗布および焼成による選択的なポリマー成長を実行するステップを含む、請求項１記載の方法。
【請求項９】
前記ポリマー材料は、ポリフェノールアセチレン、ポリアセチレン、ポリジフェニルアセチレン、ポリアニリン、ポリチオフェン、ポリポルフィリン、大環状ポルフィリン、チオール派生ポリポルフィリン、ポリメタロセン、ポリフェロセン、ポリフタロシアニン、ポリビニレン、ポリピロール、およびポリ（ｐ−フェニレンビニレン）、および（または）これらのうちのいずれかの組み合わせ、および（または）これらのモノマーを含む、請求項８記載の方法。
【請求項１０】
少なくとも第１絶縁層をその上に有する半導体基板を提供する手段と、
前記第１絶縁層中に、銅ビット線または銅パッドの少なくともいずれか一方を形成する手段と、
前記銅ビット線または銅パッドの少なくともいずれか一方の上に、少なくとも１つの第２絶縁層を形成する手段と、
前記銅ビット線または銅パッドの少なくともいずれか一方の少なくとも一部を露出すべく、前記第２絶縁層中に少なくとも１つのビアを形成する手段と、
前記ビアの下側部分にポリマー材料を成長させる手段であって、前記露出した銅ビット線または銅パッドの少なくとも一部を金属硫化物に変換し、ＣＶＤによる選択的なポリマー成長、ポリマー溶液のスピンオンおよび焼成、およびモノマー溶液の適用によるポリマー成長のうちの少なくとも１つを実行する手段を含む手段と、
前記ビアの上側部分にトップ電極材料層を形成する手段と、
少なくとも前記トップ電極層上にワード線を形成する手段と、を含む、
ビア中にポリマーメモリデバイスを製造するシステム。
【国際調査報告】
2007527609.tif 000014
2007527609.tif 000015