(57)【要約】  【課題】  【解決手段】本発明の実装例は、限られた範囲又はモジュールにマウントされるメモリ密度を向上するスタック式チップスケールパッケージを提供する。新規なスタガールーチンスキームによりスタック構造のすべての階層で同じトレースルーチンを用いることができ、チップスケールパッケージのスタック内の個々のメモリデバイスに効率よくアクセスできる。ボールグリッドアレイチップスケールパッケージ構造と熱矛盾のない材料を組み合わせることにより、熱によるクラック発生リスクが低減するとともに熱放出が向上する。さらに、この構造により、チップスケールパッケージにコンデンサや抵抗といったサポートコンポーネントのマウントが可能となる。【選択図】図１
2007504676.tif 000002
【特許請求の範囲】
【請求項１】
第１の面と反対側の第２の面とを具え熱膨張係数を調整した材料からなる基板と；
前記基板の第１の面に複数の固い下側接続部材を用いてマウントされたメモリダイであって、前記基板が前記メモリダイの熱膨張係数と十分にマッチする熱膨張係数であるメモリダイと；
前記基板の第１の面にボールグリッドアレイ配列で設けられた半田ボールであって、１以上が前記下側接続部材の少なくとも１以上と電気的に接続している半田ボールと；
前記基板の第２の面に取り付けられた複数のパッドであって、各パッドが前記複数の半田ボールの１以上にスタガールーチンスキームで電気的に接続されているパッドと；
前記基板の第２の面において前記メモリダイの実質的に反対側に取り付けられる１以上の電子コンポーネントであって、当該電子コンポーネントと前記メモリダイが基板から突出する距離の合計が、前記半田ボールとパッドが前記基板から突出する距離より短い電子コンポーネントを具えることを特徴とするチップスケールパッケージ。
【請求項２】
請求項１のチップスケールパッケージがさらに、前記第１の面に１以上の半田ボールを前記メモリダイに電気的に接続する導電線を具えることを特徴とするチップスケールパッケージ。
【請求項３】
請求項１のチップスケールパッケージにおいて、前記基板が、前記メモリダイの熱膨張係数に十分にマッチするよう調整された熱膨張材料を含むことを特徴とするチップスケールパッケージ。
【請求項４】
請求項１のチップスケールパッケージにおいて、前記下側接続部材は前記メモリダイの下面の大部分が露出するよう設けられていることを特徴とするチップスケールパッケージ。
【請求項５】
第１の面と反対側の第２の面とを具える基板と；
前記基板の第１の面に半田ボールを用いてマウントされた半導体デバイスと；
前記基板の第１の面にオールグリッドアレイ配列で設けられた複数の半田ボールであって、１以上が前記半導体デバイスと電気的に接続された半田ボールと；
前記基板の第２の面に取り付けられたパッドであって、各パッドが前記複数の半田ボールの１又はそれ以上にスタガールーチンスキームで接続されたパッドと；
前記基板の第２の面に取り付けられた１以上の電気コンポーネントとを具えることを特徴とするチップスケールパッケージ。
【請求項６】
請求項５のチップスケールパッケージにおいて、前記電気コンポーネントが、前記基板の第２の面において前記半導体デバイスのほぼ反対側に取り付けられていることを特徴とするチップスケールパッケージ。
【請求項７】
請求項６のチップスケールパッケージにおいて、前記電気コンポーネントはコンデンサと抵抗を含むことを特徴とするチップスケールパッケージ。
【請求項８】
請求項５のチップスケールパッケージにおいて、前記電気コンポーネントと半導体デバイスが前記基板から突出する合計の距離が、前記半田ボールとパッドが前記基板から突出する距離より小さいことを特徴とするチップスケールパッケージ。
【請求項９】
請求項５のチップスケールパッケージにおいて、前記基板が、前記半導体デバイスの熱膨張計数と十分にマッチする熱膨張計数を有する熱膨張材料を含むことを特徴とするチップスケールパッケージ。
【請求項１０】
請求項５のチップスケールパッケージにおいて、前記半導体デバイスがシリコンデバイスであり、前記基板が当該シリコンデバイスの熱膨張係数と十分にマッチする調整された熱膨張材料を含んでなることを特徴とするチップスケールパッケージ。
【請求項１１】
請求項５のチップスケールパッケージがさらに、前記半田ボールの１以上を半導体デバイスに電気的に接続する導電線を前記第１の面に具えることを特徴とするチップスケールパッケージ。
【請求項１２】
請求項５のチップスケールパッケージにおいて、前記半導体デバイスがシリコンメモリデバイスであることを特徴とするチップスケールパッケージ。
【請求項１３】
請求項５のチップスケールパッケージにおいて、前記半導体デバイスが固い下側接続部材を用いて前記第１の面に取り付けられていることを特徴とするチップスケールパッケージ。
【請求項１４】
請求項１３のチップスケールパッケージにおいて、前記固い下側接続部材は、前記半導体デバイスの下面の大部分を露出するよう構成されていることを特徴とするチップスケールパッケージ。
【請求項１５】
積層構造に配置される複数のチップスケールパッケージを具え、当該複数のチップスケールパッケージが、
第１の面と反対側の第２の面とを具え熱膨張係数を調整した材料からなる基板と；
前記基板の第１の面の線に下側接続部材を用いて接続される半導体デバイスであって、前記基板が前記半導体デバイスの熱膨張係数と実質的にマッチする熱膨張係数を有する半導体デバイスと；
前記基板の第１の面にボールグリッドアレイ配列で設けられた複数の半田ボールであって、当該半田ボールの少なくとも１つが前記半導体デバイスに接続されている半田ボールと；
前記基板のだい２の面に取り付けられた複数のパッドであって、各パッドが前記複数の半田ボールの１又はそれ以上にスタガールーチンスキームで接続されたパッドと；
前記基板の第２の面において前記半導体デバイスのほぼ反対側の領域にマウントされた１又はそれ以上の電子コンポーネントとを具え、
前記電子コンポーネントと前記半導体デバイスが基板から突出する距離の合計が、前記半田ボールとパッドとが前記基板から突出する距離より短いことを特徴とする積層型電子アセンブリ。
【請求項１６】
請求項１５の積層型電子アセンブリにおいて、前記複数のチップスケールパッケージが同一のルーチントレースを具えることを特徴とする積層型電子アセンブリ。
【請求項１７】
請求項１５の積層型電子アセンブリにおいて、第１のチップスケールパッケージの第１の面の半田ボールが、第２のチップスケールパッケージの第２の面のパッドに接続されることを特徴とする積層型電子アセンブリ。
【請求項１８】
請求項１５の積層型電子アセンブリにおいて、前記スタガールーチンスキームは、第１のチップスケールパッケージの複数の半田ボールから積層中の各チップスケールパッケージの同じ下側接続部材へのアクセスが可能であることを特徴とする積層型電子アセンブリ。
【請求項１９】
請求項１５の積層型電子アセンブリにおいて、前記下側接続部材は前記半導体デバイスの下面を露出するよう構成されていることを特徴とする積層型電子アセンブリ。
【請求項２０】
メモリモジュールであって、当該メモリモジュールを他のデバイスと接続するインターフェースを具える主基板と；前記主基板の第１の面に接続される１又はそれ以上のメモリデバイスのスタックとを具え、
少なくとも１のメモリデバイスのスタックが、
積層構造に配置され、第１の面と反対側の第２の面とに同じルーチントレースを具える複数のチップスケールパッケージを具え、各チップスケールパッケージが、
第１の面と反対側の第２の面とを具える基板と、
下側接続部材を用いて前記基板の第１の面のトレースに電気的に接続されたメモリ半導体ダイと、
前記基板の第１の面に配設され、少なくとも１以上が前記メモリ半導体ダイに電気的に接続された複数の半田ボールとを具えることを特徴とするメモリモジュール。
【請求項２１】
請求項２０に記載のメモリモジュールにおいて、
前記基板が熱膨張調整材料でなり、
前記基板が前記メモリ半導体ダイの熱膨張係数と実質的にマッチする熱膨張係数を有し、
前記複数の半田ボールは前記基板の第１の面にボールグリッドアレイ配列で配設され、
各チップスケールパッケージがさらに、
前記基板の第２の面に接続され、各々が前記半田ボールの１又はそれ以上にスタガールーチンスキームで電気的に接続された複数のパッドと、
前記基板の第２の面において前記メモリ半導体ダイとほぼ反対側の領域に設けられる１又はそれ以上の電子コンポーネントとを具え、前記電子コンポーネントとメモリ半導体ダイとが前記基板から突出する合計の距離が、前記半田ボールとパッドが前記基板から突出する距離よりも短いことを特徴とするメモリモジュール。
【請求項２２】
請求項２１に記載のメモリモジュールにおいて、前記スタガールーチンスキームは、第１のチップスケールパッケージの複数の半田ボールからスタック中の各チップスケールパッケージの同じ下側接続部材へのアクセスが可能であることを特徴とするメモリモジュール。
【請求項２３】
前記メモリモジュールがデュアルインラインメモリモジュールであることを特徴とする請求項２０に記載のメモリモジュール。
【請求項２４】
請求項２０のメモリモジュールがさらに、前記主基板の第２の面に接続された１又はそれ以上のメモリデバイスを具えることを特徴とするメモリモジュール。
【請求項２５】
請求項２０のメモリモジュールにおいて、前記チップスケールパッケージは、チップスケールパッケージの第１の面の半田ボールが別のチップスケールパッケージの第２の面のパッドに接続されることによりスタックされることを特徴とするメモリモジュール。
【請求項２６】
請求項２０のメモリモジュールにおいて、前記下側接続部材が、前記メモリ半導体ダイの下面をほぼ露出するよう構成されていることを特徴とするメモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の様々な実施例はスタック式電子アセンブリに関する。本発明の少なくとも１の実施例は、記憶密度を高くしたこれらのスタック式アセンブリを用いるメモリモジュールに関する。
【背景技術】
【０００２】
メモリダイスといった半導体ダイスは大抵、保護目的や使用勝手のためにパッケージングされている。この一種に、半導体ダイが基板上に設けられたボールグリッドアレイ（ＢＧＡ）がある。半導体ダイは、基板とダイ上の金属線間に接続されたワイヤで電気的に接続された複数のボンドパッドを具える。基板上の線は接触パッドまで延びており、ここに半田ボールなどの導電材料が設けられている。その後ＢＧＡパッケージは回路基板にマウントされ、導電材料を介して通電される。このＢＧＡパッケージは、熱や超音波を導電材料（例えば半田ボール）に供給するのを含む多様な方法で、回路基板上の金属線に接続される。
【０００３】
半導体ダイスのパッケージングの問題に、熱によるクラッキングがある。熱によるクラッキングは、半田付けの際に２つの材料の熱膨張係数が異なるために生じる。例えば、半導体のダイが熱膨張係数の異なる基板上に直接半田付けされる場合、熱循環が半田ボールといった半田付け部分に生じ、クラックが生じて電気的に不連続となる。半導体ダイスをパッケージングにあたりこの問題を解消するには、半導体ダイと基板との間の領域をエポキシ及び／又は他の材料でアンダーフィル（underfill）し、熱によるクラッキングを防止することがある。
【０００４】
さらに、一般に半導体ダイスは非常に壊れやすく、物理的な衝撃や周囲環境に敏感である。したがって、ダイ又はシリコンチップは通常エポキシ又はプラスチックで包蔵して、衝撃を吸収して放出するとともに、周囲環境から保護される。
【０００５】
しかしながら、デバイス又はダイをアンダーフィル及び／又は包蔵すると、デバイスに蓄えられる熱が増大する。一般に動作温度を低く維持すると、電子デバイスの信頼性、パフォーマンス、そして寿命がよくなる。したがって、アンダーフィル及び／又は包蔵により温度が高くなると、電子デバイス保護の信頼性に望ましくない副作用が生じる。
【０００６】
半導体部品の一種にメモリコンポーネントがあり、通常はメモリのダイが基板上に包蔵され又は包蔵されずにマウントされる。永年、メモリコンポーネントは同じ寸法サイズに維持されており、一方で記憶容量は増大している。一般に、これはメモリコンポーネントにおける個々の記憶素子のサイズを小さくすることにより実現する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
メモリコンポーネントは一般に、これら多数のメモリコンポーネントが１枚の基板にマウントされるメモリモジュールに用いられる。しかしながら、モジュールのサイズにより基板上に配設されるメモリコンポーネント数は限界がある。一般にモジュールは工業規格又は特定の用途に応じた他の制限による機能的及び物理的な仕様を遵守する必要がある。したがって、メモリモジュールの記憶容量は、往々にしてサイズの制限により限界がある。特に、メモリモジュールで利用可能な表面領域により、マウントできるメモリコンポーネントの数の限界がある。
【０００８】
メモリモジュールの記憶容量を増やす技術の一つに、メモリコンポーネントを次々とスタック（積層）することがある。これにより表面領域を変えずに記憶容量を増やすことができる。しかしながら、スタックされる記憶素子の数もメモリモジュールの高さによる制限があり、また非積層構造用に設計された公知のバスインターフェースを用いる積層メモリ装置のアクセスの複雑さもある。
【０００９】
このように、従来技術では、メモリモジュールのパッケージング要求に取り組んだ積層メモリデバイスの向上への経済的な解決策はなかった。
【課題を解決するための手段】
【００１０】
本発明の第１の目的は、各半導体デバイスがチップスケールのボールグリッドアレイパッケージに半田付けされたスタック式半導体構造を提供することにある。本発明の第２の目的は、マウントされる半導体デバイスの熱膨張係数とほぼ同じ熱膨張係数に調整した基板を用いて半田付け部位の熱によるクラッキングを減少させることにある。本発明の第３の目的は、チップスケールパッケージにマウントされた半導体ダイの六面すべてを露出させて熱放出を向上させた半導体ダイマウント技術を提供することにある。本発明の第４の目的は、コンデンサや抵抗といった素子を可能なチップスケールボールグリッドアレイのパッケージを提供することにある。本発明の第５の目的は、積層構造のどの階層でも同じトレースルーチンを用いることができるスタガールーチンスキームを提供することにある。
【００１１】
本発明の装置は、モジュールの規格寸法を維持しつつモジュールの記憶容量を増大した積層チップスケールボールグリッドアレイパッケージのメモリモジュールを提供する。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の第１実施例であって基板にマウントされた半導体ダイを具えるチップスケールボールグリッドアレイパッケージの側面図である。
【図２】図２は、本発明の第１実施例であって基板にマウントされた半導体ダイを具えるチップスケールボールグリッドアレイパッケージの平面図である。
【図３】図３は、本発明の第１実施例であってメモリダイスを用いるチップスケールボールグリッドアレイパッケージを２枚スタックした状態を示す側面図である。
【図４】図４は、本発明の第２実施例であって基板にマウントされた半導体ダイを用いるチップスケールボールグリッドアレイパッケージの平面図である。
【図５】図５は、本発明の第２実施例であってメモリダイスを用いたチップスケールボールグリッドアレイパッケージを２枚スタックした状態を示す側面図である。
【図６】図６は、本発明の一実施例にかかるメモリモジュール両面にメモリコンポーネントをスタックしたメモリモジュールを示す図である。
【図７】図７は、本発明の一実施例であってスタック式パッケージのルーチンスキームを示す図である。
【図８】図８は、本発明の実施例にかかるスタックされたメモリコンポーネントを示す図である。
【発明を実施するための最良の形態】
【００１３】
以下の説明において、本発明の理解のため様々な特定のディテールが記載される。しかしながら、当業者であればこれらの特定ディテールを用いることなく本発明を実現することができる。本発明を明瞭にするため、他の例や、公知の方法、手順、及び／又は要素の記載は省かれている。
【００１４】
以下の説明において、幾つかの用語が本発明の１又はそれ以上の実施例の構成に用いられている。例えば、「ダイ」はシリコンメモリデバイスといった半導体デバイスであって、保護プラスチック、エポキシや他の材料で包んだりカバーされていない。用語「下側接続部材」は、例えば導電性の突出部や、導電性のボール（例えば半田ボールや金のボール）、導電性のロッドなど比較的固い電気結合部材に用いる。
【００１５】
本発明の目的の一つは、ボールグリッドアレイ接続されたチップスケールパッケージ（ＣＳＰ）に各半導体デバイスが半田付けされているスタック式半導体デバイス構造を提供することにある。本発明の第２の目的は、搭載される半導体デバイスの熱膨張係数と実質的にマッチする熱膨張係数に調整した基板を用いて半田付け部位の熱クラッキングを低減することにある。本発明の第３の目的は、チップスケールパッケージにマウントされた半導体ダイの六面すべてを露出させて熱放出を向上させる半導体ダイマウント技術を提供することにある。本発明の第４の目的は、コンデンサや抵抗といった信号調節（フィルタリング）素子をマウント可能なチップスケールパッケージを提供することにある。本発明の第５の目的は、スタック構造のすべての階層で同じトレースルーチンを用いることができるスタガールーチンスキームを提供することにある。
【００１６】
本発明の装置は、モジュールの寸法規格を遵守しつつモジュールの記憶容量を増大した積層型メモリコンポーネントのメモリモジュールを提供する。
【００１７】
図１は、本発明の一実施例であって、基板１０４にマウントされた半導体ダイ１０２を具えるチップスケールボールグリッドアレイパッケージ１００の側面図である。このチップスケールボールグリッドアレイパッケージ１００は、基板１０４の第１の面上に複数の半田ボール１０８を具える。１以上の半田ボール１０８が半導体ダイ１０２及び／又は接続パット１１０と電気的に導通している。
【００１８】
本発明の実装の一態様では、半田ボール１０８が半導体ダイ１０２より高く構成されており、包蔵する場合の不都合を被ることなく、直接的な衝撃等からこの半導体ダイ１０２が物理的に防護されている。この半田ボール１０８は十分大きく構成され、チップスケール基板１０４の第１の面の半導体ダイ１０２の上まで延びている。半導体ダイ１０２を半田ボール１０８と同じ面に取り付けるとフリップチップアセンブリとなり、半田ボールを介して半導体パッケージを他の基板と接続することができる。さらに、半田ボールを高く構成したため、半導体ダイ１０２へ接触させずにパッケージ１００を他の基板に取り付けることができる。
【００１９】
本発明の別の目的は、半導体ダイとこれがマウントされる基板との接合部位の熱クラッキングを低減することである。従来のチップマウント技術は通常、ワイヤボンディングで半導体ダイを基板の接触ポイントに接続している。しかしながら、このようなマウント技術では半導体ダイを基板に固定すべく半導体ダイとマウント面の間の空間をエポキシ等の固化材料でアンダーフィルし、又は固定材料を盛る必要がある。しかしながら、上述したように、これは半導体デバイスの熱放出が妨げられ好ましくない。
【００２０】
図１に示すように、半導体ダイ１０２が基板１０４に、金や半田ボール、導電ポリマー接触子、及び／又は下側金属バンプでなる下側接続部材１０６を介して取り付けられている。熱循環による接続部材１０６のクラッキングを防ぐために、本発明では、基板１０４の熱膨張係数を半導体ダイ１０２の熱膨張係数とマッチするようにしている。これにより、半導体ダイ１０２と基板１０４の双方が同じ率で膨張及び収縮し、連結部材１０６のストレスが低減する。これを実現すべく、本発明の実施例では、搭載される半導体デバイスの熱膨張係数とほぼ同じ熱膨張制御（ＣＴＥ）された基板を用いている。
【００２１】
通常、マウントされる基板の熱膨張係数は１６−１８ｐｐｍ／°Ｃであり、これに対しシリコン半導体の名目上の熱膨張係数は３ｐｐｍ／°Ｃである。熱循環の際に、熱膨張係数に格差があると、搭載基板とシリコン半導体デバイス間の電気接合においてクラックが生じる原因となる。Coffin-Manson式の分析によれば、一例であるが、熱膨張係数がマッチする適切な範囲が算出される。許容しうるマッチングは素材を循環する熱の温度帯、デバイスの寿命内に予想される熱循環の回数や、基板の寸法形状や、第１の基板と第２の基板を接合するのに用いる材料等に依存する。２つの素材（例えば、シリコン半導体と搭載基板）が近いほどマッチングが正確に行われる方がよい。特定の適用例では、温度と機械の信頼性の関係は、特定の運用環境（例えば、半田及び／又は金のボールの相互接合、及び／又は導電性ポリマー材料）に合致するよう予め設定される。
【００２２】
本発明の実装例では、チップスケールボールグリッドアレイパッケージは、熱膨張係数が６−９ｐｐｍ／°Ｃに調整されたＣＴＥマウント基板と、名目上の熱膨張係数が約３ｐｐｍ／°Ｃのシリコン半導体デバイスを用いる。マウント基板の熱膨張係数は、その組成を変化させることにより調整することができる。
【００２３】
Ｔｈｅｒｍｏｕｎｔ８５ＮＴとして知られるＣＴＥ材料に対するCoffin-Manson式の分析によれば、約３ｐｐｍ／°Ｃの熱膨張係数を持つシリコン半導体デバイスには、約８ｐｐｍ／°Ｃの熱膨張係数が良好である。このようなマッチングは、例えばデュアルインラインメモリモジュール（ＤＩＭＭ）に良好である。
【００２４】
通常、本発明では、調整したＣＴＥの基板材料を用いて、動作環境にて与えられたデバイスの信頼性を得るようにしている。ここで用いられる材料の例としては：
・樹脂含有量に応じて熱膨張係数の範囲が６．０−９．０ｐｐｍ／°ＣのＡｒｌｏｎ（Ｔｈｅｒｍｏｕｎｔ）８５ＮＴ；
・樹脂含有量に応じて熱膨張係数の範囲が７．０−１０．０ｐｐｍ／°ＣのＡｒｌｏｎ（Ｔｈｅｒｍｏｕｎｔ）８５ＮＴ；
・基準の熱膨張係数が５．５ｐｐｍ／°Ｃ以上のＣＭＣ（銅−モリブデン−銅  コア）、銅の厚みを変えてＣＴＥを調整するとこの係数が変わる（例えば、（銅−モリブデン−銅）５／９０／５＝５．５８ｐｐｍ／°Ｃ、１３／７４／１３＝５．８ｐｐｍ／°Ｃ）；
・基準の熱膨張係数が５．１ｐｐｍ／°Ｃ以上のＣＩＣ（銅−インバール−銅）コア、銅の厚みを変えてＣＴＥを調整するとこの係数が変わる（例えば、（銅−インバール−銅）２０／６０／２０＝５．２ｐｐｍ／°Ｃ）；
・熱膨張係数が４．５−６．５ｐｐｍ／°Ｃの範囲のセラミックコア（例えば、ＡｌＮは４．５でアルミナが６．５）がある。
【００２５】
本発明の別の目的に、半導体ダイ１０２の六面すべてを露出させて熱放出を向上することがある。従来技術では通常アンダーフィル又は完全に包蔵していたが、本発明では半導体ダイの下面の大部分を含む六面すべてを露出させる。すなわち、半田ボール、下側金属突出部、及び／又はこれに類する電気接続部材１０６を用いて半導体ダイ１０２をマウントすると、チップスケール基板１０４と半導体ダイ１０２の下面との間に隙間が形成される。ダイ１０２の下面を含むすべての面が空気に曝されるため、半導体ダイ１０２の熱放出が向上する。半田ボール１０８を半導体ダイ１０２より高く構成したため、半導体ダイ１０２の上面もまた空気に曝される。
【００２６】
図２は、本発明の一実施例にかかる、基板にマウントされた半導体ダイを用いたチップスケールボールグリッドアレイパッケージの平面図である。このチップスケールボールグリッドアレイパッケージは基板１０４の表面に複数の半田ボール１０８を具えている。ある実装例では、複数の半田ボール１０８は図２に示すように縦横に配置されてもよく、他の実装例では複数の半田ボール１０８は他の配列であってもよい。
【００２７】
図３は、本発明の一実施例にかかる、メモリダイスを用いたスタック式チップスケールボールグリッドアレイパッケージを示す図である。複数のチップスケールボールグリッドアレイパッケージ３０２、３０４が縦にスタックされ、第１のパッケージ３０２の第１の面が第２のパッケージ３０４の反対側の第２の面と接続しており、同様にして各層がスタックされる。特に、第２のパッケージ３０４の第２面の接触パッド（例えば、図１における１１０）は第１のパッケージ３０２の第１面の対応するパッドに電気的に接続される。半田ボール３０８は半導体ダイ３０５より縦方向に大きく、あるいは高く構成されているため、第１のパッケージ３０２を第２のパッケージ３０４に重ねることができる。このように複数のパッケージをスタックして、与えられた領域内にマウントされる半導体デバイスの容量を増大させることができる。例えば、半導体ダイ３０１、３０５がメモリダイである場合、複数のメモリデバイスをスタックすることにより単一層のチップ構造よりメモリモジュールの容量を増大させることができる。
【００２８】
本発明の目的の一つに、コンデンサや抵抗などの素子をマウント可能なチップスケールボールグリッドアレイパッケージを提供することがある。端子３０３を用いて半導体ダイ３０５を基板３０４にマウントすることにより、半導体ダイ３０５の上の表面空間に空きが生じる。実装例では、半導体ダイの上の表面空間には常にパッド３０６が設けられ、ここに信号調整素子をマウントすることができる。この表面領域に信号フィルタ素子を接続する１又はそれ以上のパッド３０６を設けることができる。これによりチップ上にコンデンサや抵抗といった電気素子３１０を搭載することが可能となり、半導体ダイから及び／又は半導体ダイへの信号調節を実現することができる。素子３１０をパッケージ基板自体（例えばチップスケール基板）に搭載可能であるため、これらの素子をパッケージ外にマウントする必要があった従来技術に比べて便宜である。本発明の実装例では、この素子３１０は信号調節コンデンサ及びプルアップ／プルダウン抵抗である。
【００２９】
他の実装例として、本発明から逸脱しない限りで他のボールグリッドアレイ構造を採用することができる。
【００３０】
図４は、本発明の第２実施例にかかる、半導体ダイが基板上にマウントされたチップスケールボールグリッドアレイパッケージの平面図である。この構造は、マウントされた半導体ダイ４０８の両側に複数の半田ボール接触子４０４、４０６が２列づつ配列された基板４０２を具える。この半導体ダイ４０８は、これも半導体ダイ４０８の長さ方向に２列づつ配列された固い下側接続部材４１０、４１２により基板４０２上にマウントされる。下側接続部材４１０、４１２は、複数の半田ボール４０４、４０６に電気的に接続されている。これらの半田ボール４０４、４０６は、基板４０２の反対側の面のパッドに電気的に接続している。
【００３１】
本発明の実装例では、ボール／電気接続端子（例えば４０４、４０６）のアウトボードの列は、各サイドの幅に、積層されるチップスケールパッケージの最大数を効果的にアドレスするのに必要な長さを掛けたものの倍である。例えば、典型的な２５６メガバイト（Ｍｂ）のＳＤＲＡＭ（synchronous dynamic random access memory）シリコンデバイスに必要な基本のＩ／Ｏカウントは４８であり、このうち２つはユニークアドレッシング用である。したがって、高度な実装態様では、４８個のＩ／Ｏボール又は電気接続端子４０４、４０６があればよい。各追加デバイスが一意のクロックイネーブルとチップセレクトアドレッシング接続端子を必要とするため、２つの高いスタックではスタック中のすべてのチップスケールパッケージが５０個の接続端子４０４、４０６を有する必要がある。４つの高いスタックでは５４のボール電気接続端子４０４、４０６が必要となる。
【００３２】
図５は、本発明の第２実施例であって、メモリダイスを用いたスタック式チップスケールボールグリッドアレイパッケージの側面図である。図４と同じ複数のチップスケールパッケージ５０２、５０４が、図３の積層パッケージと同じ方法でスタックされている。各基板５０２、５０４はマウントされた半導体デバイス５１０、５１２の脇に２列の半田ボール５０６を具える。複数の下側電気接続端子５０８が半導体デバイス５１０、５１２と各基板５０２、５０４を接続している。各基板はまた、基板における半導体デバイスと反対側の面に複数のパッド５１４を具え、これを信号フィルタ素子５１６の接続に利用することができる。
【００３３】
図６は、本発明の一実施例であって、メモリモジュール６１４の両面に複数のスタック式メモリコンポーネント６０２、６０４、６０６、６０８、６１０、６１２を具えるメモリモジュール６００を示す図である。このように複数のスタック式チップスケールボールグリッドアレイパッケージ６０２、６０４、６０６、６０８、６１０、６１２は、基板６１４の１以上の面にマウントすることができる。
【００３４】
本発明の実装例では、半導体デバイス（例えば１０２）は積層チップスケールパッケージ（例えば６０２、６０４、６０６、６０８、６１０、６１２）にマウントされたランダムアクセスメモリデバイスである。積層パッケージ（６０２、６０４、６０６、６０８、６１０、６１２）は基板の片側あるいは両側にマウントされ、ＳＩＭＭ（single inline memory module）またはＤＩＭＭ（dual inline memory module）といったメモリモジュール６００を構成する。メモリモジュール６００の寸法的な規格により、積層されるパッケージ（例えば１００）の数が制限される。
【００３５】
さらなる別の実装例では、積層パッケージはコンピュータのマザーボード又は別のタイプのモジュールに直接マウントされてもよい。
【００３６】
図７は、本発明の一実施例にかかる積層パッケージ７００のルーチンスキームを示す図である。積層パッケージ構造の実装における課題の一つに、各半導体デバイス（例えばメモリデバイス）に別個にアクセスする簡単な方法を提供することがある。従来技術のスタック構造では、チップスケールパッケージ基板を各スタック階層でカスタマイズして各チップに別個にアクセスできるようにする必要があった。すなわち、積層パッケージの各チップの同じピンにも、モジュール基板のインターフェースにおいて各チップに個別にアクセスするのに異なる電気端子を用いる必要があった。これには通常、積層パッケージの各レベルのチップスケールパッケージ基板を、例えばジャンパやトレースパンチングでカスタマイズして、モジュールボードのインタフェースからチップへの適切なルーチンを得る必要があった。しかしながらこのようなスタック式半導体チップスケールパッケージの製造と組み立ては、通常チップスケールパッケージ基板がスタック型パッケージの各階層に必要となるためコスト高で煩雑なものである。
【００３７】
本発明の一実施例では、積層パッケージ７００の各階層に同一のチップスケールパッケージ基板７０１ａ−ｄを用い、各チップスケール基板７０１ａ−ｄに半導体ダイス７０３ａ−ｄが同じようにマウントされている。積層パッケージ７００の各階層に同じ基板７０１ａ−ｄを用いるとともにダイス７０３ａ−ｄを同じようにマウントすることにより、コストや各階層をカスタマイズする手間を低減できる。したがって、複数のチップスケールボールグリッドアレイパッケージ７０１ａ−ｄを製造し、特別なオーダーを意識することなくスタックし組み立てることができる。
【００３８】
積層パッケージ７００の各階層で同一のチップスケールパッケージを用いるため、基板７０１ａ−ｄをカスタマイズすることなく各半導体ダイ７０３ａ−ｄに別個にアクセスできるようにする新規なルーチンスキームを用いている。このルーチンスキームによれば、積層パッケージ７００の全階層を通してカスケード接続し、各半導体ダイ７０３ａ−ｄをプライマリアクセスポイント（例えば基板７０１ａの半田ボール）に電気的に接続させることができる。
【００３９】
この新規なルーチンスキームの実施例では、各基板７０１ａ−ｄの第１の面には複数の半田ボール７０５が設けられており、基板７０１ａ−ｄの反対側の面にはこれに対応する複数のパッドが設けられている。接続端子７０９が半田ボール７０５とパッド７０７とを電気的に接続している。図７に示すカスケードスキームにより、プライマリアクセスポイント（例えば基板７０１ａ上の半田ボール）から各半導体ダイに個別にアクセスすることが可能となる。このカスケードスキームにより、半導体ダイに最も近い半田ボールと半導体ダイとが電気的に接続される。例えば、半田ボール７１１は半導体ダイ７０３ａの接続端子７０２に電気的に接続される。このルーチンスキームの実装例では、チップスケールパッケージ基板の第１の面の半田ボールが、チップスケールパッケージ基板の第２の面の半導体ダイにより近い側のパッドに電気的に接続される。例えば、半田ボール７１３はパッド７１５に電気的に接続される。同様に、半田ボール７１７、７１９は半導体ダイ７０３ａに近いパッドに接続される。このルーチンスキームを積層パッケージ７００のすべてのチップスケールパッケージ基板７０１ａ−ｄについて行われる。図に示すようにチップスケールパッケージ基板が交互にスタックされる場合、第１の基板（例えば７０１ａ）の第２の面の各パッド（例えば７０７）が、第２の基板（例えば７０１ｂ）の第１の面の対応する半田ボール（例えば７２０）電気的に接続される。このようにして、カスケードルーチンスキームにより、１の基板（例えば７０１ａ）の半田ボール（例えば７１３）が、第２の基板（例えば７０１ｂ）において半導体ダイとの接続点に近い半田ボール（例えば７２２）に電気的に接続される。これにより、半田ボール７１３が接続端子７０６に電気的に接続され、半田ボール７１７が接続端子７１０に電気的に接続され、半田ボール７１９が接続端子７１４に電気的に接続される。同様のスキームが半導体ダイの反対側にも実装され、ダイの接続端子７０４、７０８、７１２、７１６が基板７０１ａの半田ボールに電気的に接続される。この半導体デバイスの積層パッケージはその後、基板７０１ａの第１の面の半田ボールを介して別の基板又はインターフェースに接続されてもよい。
【００４０】
本発明を逸脱しない範囲で、半田ボールを異なる方法で縦続したり、半田ボールの異なる配列を適用したりしてもよい。例えば、図４や図５に示されるのと同様のチップスケールを用いてカスケードルーチンスキームを実現することができる。このカスケードスキームは、図７に示すルーチンスキームを効率的に実現すべく２列の半田ボールの列（例えば４０４）を用いて、複数のパッケージ層の半田ボール間を前後にジグザグに接続するようにしてもよい。この場合、基板の第１の面の電気パッドは、基板の第２の面の半田ボールに電気的に、他のパッドと半田ボールの配列に対して実質的に斜めに接続される。別の実装例では、半田ボールを複数のチップスケールパッケージの階層にまたがって１つの列（すなわち、半導体パッケージ４００の外側列の１つ）に沿って接続することにより図７に示すルーチンスキームを実現してもよい。要するに、図７と８に示すスタガールーチンスキームは、例えばスタックされる様々な階層の単一の列、単一の行、及び／又は斜め／ジグザグに接続するなど多様な方法で実現することができる。
【００４１】
さらなる別の実装例では、半田ボールの一部のみが縦続スキームで接続され、残りの半田ボールの部分は積層パッケージ間で非縦続接続される。この場合、積層レイヤのすべてに同じ場所の半田ボールのいくつかが共に接続される。
【００４２】
図８は、本発明の実装例であるスタック式パッケージ８００を示す図である。メモリダイス８０２ａ−ｄがチップスケールパッケージ基板８０４ａ−ｄにマウントされている。一実施例では、メモリコンポーネント８０２ａ−ｄは、メモリデバイス８０２ａ−ｄに対しライト及び／又はリードデータ（すなわちビット）を供給する共通のデータライン又はバスを共有している。特定のメモリデバイスに対するリード及び／又はライトを正確に行うため、図７のカスケードスキームで個別にチップセレクト及びクロック供給を行うよう構成されている。個々のパッケージメモリダイス８０２ａ−ｄはイネイブル及び／又はディセーブルされ適切な信号を半田ボール８０６−８１３に供給する。例えば、半田ボール８０６のクロックＡと半田ボール８０７のチップセレクトＡをイネイブルにするとメモリデバイス８０２ａにアクセスする。同様に、メモリデバイス８０２ｂは半田ボール８０８のクロックＢと半田ボール８０９のチップセレクトＢをイネイブルするとアクセスし、メモリデバイス８０２ｃは半田ボール８１０のクロックＣと半田ボール８１１のチップセレクトＣをイネイブルするとアクセスし、メモリデバイス８０２ｄは半田ボール８１２のクロックＤと半田ボール８１３のチップセレクトＤをイネイブルしてアクセスする。
【００４３】
多くの場合、スタックメモリ又は半導体パッケージのサイズはそのときの実装例における空き空間に制限される。したがって、本発明の実装例では、隙間無く素子を配置してスタック式パッケージの半導体又はメモリの容量が最大となるようにしている。例えば、本発明の実装例では、基板（例えば図２の１０４又は図４の４０２）の長さは約１２ｍｍ、幅が１０ｍｍ、厚みが０．２ｍｍである。さらに、半田ボール（例えば図３の３０８又は図５の５０６）の直径は０．５０ｍｍであり、特定のチップスケールパッケージ（例えば図１の１００）における高さあるいは厚さが０．５０ｍｍである。同様に、２枚のスタック式チップスケールパッケージ（例えば、図３や図５に示す例）の厚み又は高さは１．００ｍｍである。
【００４４】
添付の図面を用いていくつかの実施例を説明したが、これらの実施例は単なる実例であり本発明の範囲を制限するものと解すべきではなく、本発明は図示あるいは説明された特定の構造や構成に限定されるものではなく、他の様々な変形が可能である。当業者であれば、上述した好適な実施例を本発明の目的及び範囲を逸脱することなく様々な調整や変更を施すことができる。例えば、本発明の実施例では半導体を用いているが、本発明から逸脱することなく、本発明の１以上の態様として、他の電子デバイス又は素子を代わりに用いてもよい。したがって、本発明は上述した説明ではなく添付のクレームの範囲内において理解されるべきである。
【図１】
2007504676.tif 000003
【図２】
2007504676.tif 000004
【図３】
2007504676.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成18年4月26日(2006.4.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の面と反対側の第２の面とを具え、熱膨張係数を調整した材料からなる基板と；
第１の面と反対側の第２の面とを具えるメモリダイであって、当該メモリダイの第１の面が前記基板の第１の面と対向するようマウントされ、複数の固い下側接続部材で前記基板に電気的に接続され、前記基板の熱膨張係数が前記メモリダイの熱膨張係数から６ｐｐｍ／°Ｃの範囲内であり、前記メモリダイの第２の面が完全に露出しているメモリダイと；
前記基板の第１の面に前記メモリダイの隣接位置にボールグリッドアレイ配列で設けられた半田ボールであって、１以上が前記下側接続部材の少なくとも１以上と電気的に接続している半田ボールと；
前記基板の第２の面に取設けられ、それぞれ前記複数の半田ボールの１以上にスタガールーチンスキームで電気的に接続されている複数のパッドと；
前記基板の第２の面において前記メモリダイのほぼ反対側に取り付けられる１以上の電子コンポーネントであって、当該電子コンポーネントと前記メモリダイが基板から突出する距離の合計が、前記半田ボールとパッドが前記基板から突出する距離より短い電子コンポーネントを具えることを特徴とするチップスケールパッケージ。
【請求項２】
請求項１のチップスケールパッケージがさらに、前記第１の面に１以上の半田ボールを前記メモリダイに電気的に直接接続する導電線を具えることを特徴とするチップスケールパッケージ。
【請求項３】
請求項１のチップスケールパッケージにおいて、前記複数の下側接続部材は、第２の複数の半田ボールであることを特徴とするチップスケールパッケージ。
【請求項４】
請求項１のチップスケールパッケージにおいて、前記メモリダイの５つの面を完全に露出させるとともに、当該メモリダイの第１の面をほぼ露出させて、熱放出を向上させたことを特徴とするチップスケールパッケージ。
【請求項５】
第１の面と反対側の第２の面とを具える基板と；
前記基板の第１の面に複数の導電素子を用いてマウントされた半導体デバイスであって、この半導体デバイスが第１の面と反対側の第２の面とを具え、当該半導体デバイスの第１の面が前記基板の第１の面に対向するようマウントされており、前記メモリダイの第２の面が完全に露出され通気がよくなっている半導体デバイスと；
前記基板の第１の面の前記半導体デバイスに隣接してオールグリッドアレイ配列で設けられた複数の半田ボールであって、１以上が前記半導体デバイスと電気的に接続された半田ボールと；
前記基板の第２の面に設けられた複数のパッドであって、各パッドが前記複数の半田ボールの１又はそれ以上に、チップスケールパッケージを複数スタックした場合に第１のチップスケールパッケージの半田ボールが一意に、当該第１のチップスケールパッケージからＮ階層（Ｎは２以上）離れた第２のチップスケールパッケージにマウントされた半導体デバイスの電気接続端子に電気的に接続されるスタガールーチンスキームで接続されるパッドを具えることを特徴とするチップスケールパッケージ。
【請求項６】
請求項５のチップスケールパッケージにおいて、前記基板の第２の面の前記半導体デバイスとほぼ反対側の領域にマウントされた１又はそれ以上の電気コンポーネントを具えることを特徴とするチップスケールパッケージ。
【請求項７】
請求項６のチップスケールパッケージにおいて、前記１又はそれ以上の電気コンポーネントと半導体デバイスが前記基板から突出する合計の距離が、前記半田ボールとパッドが前記基板から突出する距離より小さいことを特徴とするチップスケールパッケージ。
【請求項８】
請求項５のチップスケールパッケージにおいて、前記基板が、前記半導体デバイスの熱膨張計数から６ｐｐｍ／°Ｃ以下の範囲内と実質的にマッチする熱膨張計数を有する熱膨張材料を含むことを特徴とするチップスケールパッケージ。
【請求項９】
請求項５のチップスケールパッケージがさらに、前記第１の面に設けられ１以上の半田ボールを前記半導体デバイスに直接接続する導電線を具えることを特徴とするチップスケールパッケージ。
【請求項１０】
請求項５のチップスケールパッケージにおいて、前記半導体デバイスがシリコンメモリデバイスであることを特徴とするチップスケールパッケージ。
【請求項１１】
積層構造に配置される複数のチップスケールパッケージを具えるスタック式電子アセンブリにおいて、各チップスケールパッケージが、
第１の面と反対側の第２の面とを具え熱膨張係数を調整した材料からなる基板と；
前記基板の第１の面上の線に下側接続部材を用いて接続される半導体デバイスと；
前記基板の第１の面に前記半導体デバイスに隣接してボールグリッドアレイ配列で設けられた複数の半田ボールであって、当該半田ボールの少なくとも１つが前記半導体デバイスに電気的に接続されている半田ボールと；
前記基板の第２の面に取り付けられた複数のパッドであって、各パッドが前記複数の半田ボールの１又はそれ以上にスタガールーチンスキームで接続されたパッドとを具え、
前記積層構造中のチップスケールパッケージのすべてが同じルーチントレースを具えることを特徴とするスタック式電子アセンブリ。
【請求項１２】
請求項１１のスタック式電子アセンブリにおいて、前記基板の熱膨張計数が前記半導体デバイスの熱膨張計数から６ｐｐｍ／°Ｃ以下の範囲内と実質的にマッチすることを特徴とするスタック式電子アセンブリ。
【請求項１３】
請求項１１のスタック式電子アセンブリにおいて、第１のチップスケールパッケージの第１の面の半田ボールが、第２のチップスケールパッケージの第２の面のパッドに接続されることを特徴とするスタック式電子アセンブリ。
【請求項１４】
請求項１１のスタック式電子アセンブリにおいて、前記スタガールーチンスキームにより、前記積層構造中の第１のチップスケールパッケージの半田ボールが一意に、当該第１のチップスケールパッケージからＮ階層（Ｎは２以上の整数）離れた第２のチップスケールパッケージにマウントされた半導体デバイスの電気接続端子に電気的に接続されることを特徴とするスタック式電子アセンブリ。
【請求項１５】
請求項１４のスタック式電子アセンブリにおいて、前記スタガールーチンスキームは前記積層中の複数のチップスケールパッケージの上段にいくに従い階段状をなすことを特徴とするスタック式電子アセンブリ。
【請求項１６】
請求項１５のスタック式電子アセンブリにおいて、前記スタガールーチンスキームは、前記積層構造中の第１のチップスケールパッケージから、当該第１のチップスケールパッケージからＮ階層（Ｎは２以上）離れた第２のチップスケールパッケージにマウントされた前記半導体デバイスの方へ内側に、前記積層構造の各層を進むに従い移動する導電路を形成することを特徴とするスタック式電子アセンブリ。
【請求項１７】
請求項１６のスタック式電子アセンブリにおいて、前記積層構造中の第１のチップスケールパッケージから前記の導電路は、前記積層構造中の最後のチップスケールパッケージに前記積層構造の片側に沿って延在することを特徴とするスタック式電子アセンブリ。
【請求項１８】
請求項１１のスタック式電子アセンブリにおいて、前記熱膨張係数を調整した材料は、前記半導体デバイスの熱膨張計数から６ｐｐｍ／°Ｃ以下の範囲内と実質的にマッチする熱膨張係数を有することを特徴とするスタック式電子アセンブリ。
【請求項１９】
請求項１１のスタック式電子アセンブリにおいて、前記半導体デバイスが第１の面と反対側の第２の面とを具えており、この半導体デバイスの第１の面が前記基板の第１の面に対向するようマウントし、前記メモリダイの第２の面を露出させて通気性を向上させたことを特徴とするスタック式電子アセンブリ。
【請求項２０】
請求項１９のスタック式電子アセンブリにおいて、前記半導体デバイスの５つの面を完全に露出させるとともに、当該メモリデバイスの第１の面をほぼ露出させて、熱放出を向上させたことを特徴とするスタック式電子アセンブリ。
【請求項２１】
請求項１１のスタック式電子アセンブリがさらに：
前記基板の第２の面の前記半導体デバイスと実質的に反対側の位置にマウントされる１又はそれ以上の電子コンポーネントを具え、
前記電子コンポーネントと半導体デバイスが前記基板から突出する距離の合計が、前記半田ボールとパッドが前記基板から突出する高さの合計より小さいことを特徴とするスタック式電子アセンブリ。
【請求項２２】
メモリモジュールであって、当該メモリモジュールを他のデバイスと接続するインターフェースを具える主基板と；前記主基板の第１の面に接続される１又はそれ以上のメモリデバイスのスタックとを具え、少なくとも１のメモリデバイスのスタックが、
複数のチップスケールパッケージを具え、当該チップスケールパッケージがスタック構成されており、スタック中のすべてのチップスケールパッケージが当該スタックの各層で同一のルーチントレースを具えており、
各チップスケールパッケージが、第１の面と反対側の第２の面とを具える基板と、
下側接続部材を用いて前記基板の第１の面上の線に電気的に接続されたメモリ半導体ダイと、
前記基板の第１の面に配設され、少なくとも１以上が前記メモリ半導体ダイに電気的に接続された複数の半田ボールとを具えることを特徴とするメモリモジュール。
【請求項２３】
請求項２２に記載のメモリモジュールにおいて、
前記基板が熱膨張係数を調整した材料でなり、
前記基板が前記メモリ半導体ダイの熱膨張係数から６ｐｐｍ／°Ｃの範囲内と実質的にマッチする熱膨張係数を有し、
前記メモリ半導体ダイの５つの面が完全に露出させるとともに、当該メモリ半導体ダイの第６の面もほぼ露出して通気性が向上されており、
各チップスケールパッケージがさらに、
前記基板の第２の面に接続され、各々が１又はそれ以上の半田ボールにスタガールーチンスキームで電気的に接続された複数のパッドと、
前記基板の第２の面において前記メモリ半導体ダイとほぼ反対側の領域に設けられる１又はそれ以上の電子コンポーネントとを具え、前記電子コンポーネントとメモリ半導体ダイとが前記基板から突出する距離の合計が、前記半田ボールとパッドが前記基板から突出する距離よりも短いことを特徴とするメモリモジュール。
【請求項２４】
請求項２３に記載のメモリモジュールにおいて、前記スタガールーチンスキームは、第１のスタックの第１のチップスケールパッケージから、当該第１のチップスケールパッケージからＮ階層（Ｎは２以上）離れた第２のチップスケールパッケージにマウントされたメモリ半導体ダイの方へ内側に、前記積層構造の各層を進むのに伴い移動する導電路を形成することを特徴とするメモリモジュール。
【請求項２５】
前記メモリモジュールがデュアルインラインメモリモジュールであることを特徴とする請求項２２に記載のメモリモジュール。
【請求項２６】
請求項２２のメモリモジュールがさらに、前記主基板の第２の面に接続された１又はそれ以上のメモリデバイスのスタックを具えることを特徴とするメモリモジュール。
【国際調査報告】
2007504676.tif 000011
2007504676.tif 000012