(57)【要約】  本発明は、相変化メモリセルに関するものである。相変化メモリセルは、第１薄層スペーサと第２薄層スペーサとを有している。この第１薄層スペーサは、サブリソグラフィック寸法を規定し、第１電極と電気的に接続している。また、第２薄層スペーサは、サブリソグラフィック寸法を規定し、第２電極と、第１薄層スペーサとの間を電気的に接続している。そして、第１薄層スペーサが第２薄層スペーサに電気的に接続された境界領域に相変化メモリセルが形成されている。
2007527124.tif 000002
【特許請求の範囲】
【請求項１】
サブリソグラフィック寸法を有し、第１電極と電気的に接続している第１薄層スペーサと、
サブリソグラフィック寸法を有し、第２電極と第１薄層スペーサとの間を電気的に接続している第２薄層スペーサとを有する相変化メモリセルであって、
第１薄層スペーサが第２薄層スペーサに電気的に接続している箇所の境界に形成されていることを特徴とする相変化メモリセル。
【請求項２】
上記第１薄層スペーサが上記第２薄層スペーサに電気的に接続している箇所の上記境界は、約１８〜２２ナノメートル四方のサブリソグラフィック接触領域であることを特徴とする請求項１に記載の相変化メモリセル。
【請求項３】
上記第１薄層スペーサは、第１の側壁を規定し、
上記第２薄層スペーサは、第２の側壁を規定し、
上記第１の側壁と上記第２の側壁とは直交しており、
上記第１薄層スペーサは、上記第２薄層スペーサに対して傾斜角を有して配設されていることを特徴とする請求項１に記載の相変化メモリセル。
【請求項４】
上記第１薄層スペーサは、上記第２薄層スペーサに対して７０〜１００°の傾斜角を有して配設されており、
上記第１薄層スペーサは、上記第２薄層スペーサに、約１８〜２２ナノメートル四方の面積が接触するように交差していることを特徴とすることを特徴とする請求項３に記載の相変化メモリセル。
【請求項５】
上記第１薄層スペーサは、窒化チタン及び相変化材料を含んでいることを特徴とする請求項１に記載の相変化メモリセル。
【請求項６】
上記第２薄層スペーサは、カルコゲン系の相変化材料を含んでいることを特徴とする請求項１に記載の相変化メモリセル。
【請求項７】
サブリソグラフィック寸法を有し、第１電極と電気的に接続している、第１の方向に延びた複数の第１スペーサと、
第１の方向に対して非平行である第２の方向に延びており、各々が、サブリソグラフィック寸法を有し、且つ１つの第２電極と１つの第１スペーサとの間を電気的に接続している、相変化材料を含んだ複数の第２スペーサと、を有している相変化メモリセルが、１つのチップ上で配列を形成しているメモリ装置であって、
各上記第１スペーサと、各上記第２スペーサとの各交差点に相変化メモリセルが形成されていることを特徴とするメモリ装置。
【請求項８】
上記第１スペーサは、窒化チタンを含んでいることを特徴とする請求項７に記載のメモリ装置。
【請求項９】
上記第２スペーサは、カルコゲン系の相変化材料を含んでいることを特徴とする請求項７に記載のメモリ装置。
【請求項１０】
上記第２スペーサは、カルコゲン系の相変化材料の重層を有しており、
上記カルコゲン系の相変化材料の重層間で電気抵抗が異なっていることを特徴とする請求項７に記載のメモリ装置。
【請求項１１】
上記第２の方向は、上記第１の方向に略直交していることを特徴とする請求項７に記載のメモリ装置。
【請求項１２】
上記第１の方向に対して、上記第２の方向が平行配向から僅かに傾斜していることを特徴とする請求項７に記載のメモリ装置。
【請求項１３】
上記第２スペーサは、上記第１スペーサに、約１８〜２２ナノメートル四方の面積が接触するように交差していることを特徴とする請求項１１に記載のメモリ装置。
【請求項１４】
上記第２スペーサは、上記第１スペーサに対して７０〜１００°の傾斜角を有して配設されてことを特徴とする請求項７に記載のメモリ装置。
【請求項１５】
上記第２スペーサは、上記第１スペーサに対して約７８°の傾斜角を有して配設されており、
上記第２スペーサは、上記第１スペーサに、約１８〜２２ナノメートル四方の面積が接触するように交差していることを特徴とする請求項１４に記載のメモリ装置。
【請求項１６】
第１の側壁を有し、且つ第１電極と電気的に接触する第１薄層スペーサを形成する工程と、
第２の側壁を有し、且つ第２電極と電気的に接触する第２薄層スペーサを、第１薄層スペーサに対して非平行になるように形成するとともに、第１スペーサに対して７０〜１００°の傾斜角を有するように傾斜させて形成する工程とを含み、
上記第２薄層スペーサを、上記第１薄層スペーサに、約１８〜２２ナノメートル四方のサブリソグラフィック接触領域で接触するように交差させて形成することを特徴とする相変化メモリセルの形成方法。
【請求項１７】
相変化メモリセルの配列を１つのチップ上に形成する方法であって、
上記チップの上に、複数の第１スペーサの列を形成する工程と、
上記の工程で形成された第１スペーサに電気的接触するように複数の第２スペーサの行を形成する工程とを含み、
上記第１スペーサの列及び上記第２スペーサの行のうちの一つに相変化材料が含まれており、
さらに、複数の相変化メモリセルを形成するために、上記第１スペーサの列及び上記第２スペーサの行をエッチングする工程を含むことを特徴とする方法。
【請求項１８】
上記複数の第１スペーサの列を形成する工程では、約１８〜２２ナノメートルの壁厚をを有する第１スペーサの列を形成することを特徴とする請求項１７に記載の方法。
【請求項１９】
上記複数の第２スペーサの列を形成する工程では、約１８〜２２ナノメートルの壁厚をを有する第２スペーサの列を形成することを特徴とする請求項１７に記載の方法。
【請求項２０】
上記第１スペーサは、窒化チタンを含んでいることを特徴とする請求項１７に記載の方法。
【請求項２１】
上記第２スペーサは、カルコゲン系の相変化材料を含んでいることを特徴とする請求項１７に記載の方法。
【請求項２２】
上記複数の第１スペーサの列を形成する工程は、
チップ上の隣接する複数のプラグの上に絶縁層を堆積させる工程と、
隣接する複数の上記プラグの行に沿ってマスクのエッジが延びるように、上記絶縁層の上にマスクを形成する工程と、
上記マスクが形成されていない箇所の上記絶縁層と、上記マスクとを除去し、隣接する複数の上記プラグの行に沿って延びるエッジを有する絶縁層を規定させる工程と、
少なくとも、上記プラグの行に沿って延びるエッジを有する絶縁層の上に、スペーサ材料を堆積させる工程とを含むことを特徴とする請求項１７に記載の方法。
【請求項２３】
上記マスクが形成されていない箇所の上記絶縁層を除去する工程では、反応性イオンエッチングを行うことを特徴とする請求項２２に記載の方法。
【請求項２４】
上記第１スペーサの列及び上記第２スペーサの行をエッチングする工程では、上記第１スペーサの列及び上記第２スペーサの行の一部に反応性イオンエッチングを施すことによって、上記絶縁層のエッジに隣接する分離したスペーサを規定することを特徴とする請求項２２に記載の方法。
【請求項２５】
上記複数の第２スペーサの行を形成する工程は、
チップ上の隣接する複数のプラグの上に絶縁層を堆積させる工程と、
隣接する複数の上記プラグの列に沿ってマスクのエッジが延びるように、上記絶縁層の上にマスクを形成する工程と、
上記マスクが形成されていない箇所の上記絶縁層を除去し、上記マスクとを除去し、隣接する複数の上記プラグの列に沿って延びるエッジを有する絶縁層を規定させる工程と、
少なくとも、上記プラグの列に沿って延びるエッジを有する絶縁層の上に、スペーサ材料を堆積させる工程とを含むことを特徴とする請求項１７に記載の方法。
【請求項２６】
上記第１スペーサの列及び上記第２スペーサの行をエッチングする工程では、上記第１スペーサの列及び上記第２スペーサの行の一部に反応性イオンエッチングを施すことによって、上記絶縁層のエッジに隣接する分離したスペーサを規定することを特徴とする請求項２５に記載の方法。
【請求項２７】
上記スペーサ材料を堆積させる工程では、カルコゲン系の相変化材料を堆積させることを特徴とする請求項２５に記載の方法。
【請求項２８】
上記スペーサ材料を堆積させる工程では、約１８〜２２ナノメートルのサブリソグラフィック寸法を有する相変化材料を蒸着することを特徴とする請求項２５に記載の方法。
【請求項２９】
１つのチップ上に１つの相変化メモリセルを形成する方法であって、
第１の電極上にサブリソグラフィック寸法を有する第１薄層スペーサを形成する第１の遮蔽−露出形成工程と、
サブリソグラフィック寸法を有し、第２の電極と上記第１薄層スペーサとに電気的接触する第２薄層スペーサを形成する第２の遮蔽−露出形成工程と、
第１薄層スペーサと第２薄層スペーサとの交点において、相変化メモリセルを分離するために、第１薄層スペーサと第２薄層スペーサとをエッチングする工程とを含むことを特徴とする方法。
【請求項３０】
上記第２の遮蔽−露出形成工程では、相変化メモリセルの第２薄層スペーサを、第１薄層スペーサに対して直交するように、且つ第１薄層スペーサと電気的接触させるように加工することを特徴とする請求項２９に記載の方法。
【請求項３１】
上記第２の遮蔽−露出形成工程では、第２薄層スペーサを、第１薄層スペーサに対して或る傾斜角を有するように傾斜させることを特徴とする請求項２９に記載の方法。
【請求項３２】
第２薄層スペーサを、第１薄層スペーサに対して約７０〜１１０°傾斜させることを特徴とする請求項３１に記載の方法。
【請求項３３】
第２薄層スペーサは、第１薄層スペーサに、約１８〜２２ナノメートル四方の面積が電気的接触するように形成されていることを特徴とする請求項３１に記載の方法。
【請求項３４】
電子装置と、上記電子装置と電気的に接続するメモリ装置とを備えた電子システムであって、
上記メモリ装置は、少なくとも一つの相変化メモリセルを備えており、
上記相変化メモリセルは、
サブリソグラフィック寸法を有し、第１電極と電気的に接続している第１薄層スペーサと、
サブリソグラフィック寸法を有し、第２電極と第１薄層スペーサとの間を電気的に接続している第２薄層スペーサとを有しており、
上記少なくとも一つの相変化メモリセルは、上記第１薄層スペーサが上記第２薄層スペーサと電気的接触する箇所の境界に形成されていることを特徴とする電子システム。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
半導体チップは、電子装置にとってのメモリ蓄積機能を提供し、且つ電子製品産業において非常に汎用されている。一般的に、半導体チップの多くはシリコンウエハ上に形成される。複数の半導体チップは、ウエハから各々分離され、電子装置においてメモリとして使用される。半導体チップは、倫理値０及び１によって特徴づけられることが多い回復データ（retrievable data）を記憶させるために構成されるメモリセルとして定義される。
【０００２】
相変化メモリセルは、２つ以上の状態（もしくは相）間で回復データを記憶させることができるメモリセルの１つのタイプである。相変化メモリセルは、異なる状態間で切り替えできるような構造を備えている。例えば、相変化メモリセルの１つのタイプの原子構造を、アモルファス状態と、１つ以上の結晶状態の間で切り替えることができる。つまり、原子構造は、一般的なアモルファス状態と複数の多結晶状態との間、もしくはアモルファス状態と均一な結晶状態との間で切り替わる。一般的に、アモルファス状態は、結晶状態と比較して、より電気低効率（抵抗性）が高く、且つ、原子構造が乱れた部分が含まれていることが多い。これに対して、結晶状態では、非常に規則正しい原子構造を有し、且つ、アモルファス状態と比較して、高い導電率を有している場合が多い。
【０００３】
周期表の第ＶＩ族（テルル（Ｔｅ）やセレン（Ｓｅ））の元素（これらの混合物も含む）を含む相変化メモリ特性を示す物質は、カルコゲンまたはカルコゲン化物と呼ばれる。その他に非カルコゲン化物もまた、相変化メモリ特性を示す。カルコゲンのある一つの特性としては、アモルファス状態と（複数の）結晶状態との間で低効率が変化するという特性があり、この特性は、この低効率が該システムのバルク材の機能となるか、該システムの部分材料の機能となる、２つ以上のレベルシステムに採用するのに有利である。参考として、冷凍液のように乱れた構造をもつアモルファス状態と、規則的な原子構造をもつ（複数の）結晶状態との間で、カルコゲンを変化させることは比較的容易である。このようにカルコゲンの状態を操作することは、カルコゲンの電気的特性を選択的に制御することを可能にする。これは、カルコゲンを含むメモリセルからデータの保存（記憶）及び回復を行おうとする場合に便利である。
【０００４】
カルコゲンの原子構造は、エネルギーを使用することによって選択的に変化させることが可能である。カルコゲンに関しては一般的に、摂氏約１５０℃より低ければ、そのアモルファス状態及び結晶状態は安定している。カルコゲンにおける結晶の核生成は、特定のカルコゲンに対して、その温度を結晶化温度（例えば摂氏約２００℃）に上昇させることによって開始される。特に、カルコゲンの原子構造を非常に規則正しくさせるためには、非常に規則正しい（結晶化）状態で原子構造が安定配向となるように、カルコゲン化物の温度を結晶化温度に上げて維持し、ゆっくり冷却させる。カルコゲン化物においてアモルファス状態を実現するためには、ローカル温度を、融解温度（摂氏約６００℃）より高い温度まで上げて、非常にランダムな原子構造を実現し、急速な冷却を行ってその構造を固定すればよい。
【０００５】
相変化メモリセルの公知の構造としては、相変化メモリ材料（カルコゲン）と、抵抗電極との交点に相変化メモリセルが形成されたものがある。所定値の電流が抵抗電極を流れると、相変化メモリセルが加熱され、上述したような現象が起きて該セルの相変化に影響する。このようにして、相変化メモリセルは、論理状態０と１との間、及び／または複数の論理状態間で、選択的に切り替わるように構成される。
【０００６】
上述した背景に基づけば、相変化メモリセルを形成するための公知のリソグラフィー技術は改良されるべきである。すなわち、従来の相変化メモリセルを形成するための公知のリソグラフィー技術では、相変化メモリ材料と抵抗電極との間の接触領域が広いため、異なる論理状態間で変化をもたらす温度を適切に提供できないという問題があるためである。
【０００７】
〔本発明の概要〕
本発明の一形態としては、相変化メモリセルを提供することにある。この相変化メモリセルは、第１薄層スペーサと、第２薄層スペーサとを有している。この第１薄層スペーサは、サブリソグラフィック寸法を規定し、第１電極と電気的に接続している。また、第２薄層スペーサは、サブリソグラフィック寸法を規定し、第２電極と、第１薄層スペーサとの間を電気的に接続している。そして、第１薄層スペーサが第２薄層スペーサに電気的に接続された境界領域に相変化メモリセルが形成されている。
【０００８】
本発明の実施形態は、添付した図面を参照することにより充分に理解されるであろう。尚、図面中に示した構成の寸法は厳密ではない。また、同様の構成には、同一の符号を付している。
【０００９】
〔図面の簡単な説明〕
図１は、本発明の一形態を示す透視図であり、複数のメモリチップを含むメモリウエハの透視図である。
【００１０】
図２は、メモリ装置の一形態の上面図を示しており、図１に示したメモリウエハから分離した１つのチップ上に設けられた相変化メモリセルの配列を示している。
【００１１】
図３は、図２に示したメモリ装置の一形態を示した概略断面図である。
【００１２】
図４は、誘電体の領域に形成された一連のプラグの一形態を示した概略断面図である。
【００１３】
図５は、図４に示した絶縁層の上に形成されたフォトレジスト層の一形態を示した概略断面図である。
【００１４】
図６は、隣接するプラグに沿ってエッジを有する１つの段（ステップ）の一形態を示した概略断面図である。
【００１５】
図７は、図６に示すプラグに沿って形成された複数の段を示す上面図である。
【００１６】
図８は、図６に示した段の上にスペーサ材料を形成した状態を示す概略断面図である。
【００１７】
図９は、複数のプラグの複数の列に渡って形成されたスペーサの一形態を示す概略断面図である。
【００１８】
図１０は、図９に示したスペーサに誘電体を形成した状態を示す概略断面図である。
【００１９】
図１１は、平坦化処理を終えた状態の、図９に示したスペーサの一形態を示す概略断面図である。
【００２０】
図１２は、プラグの配列の一形態を示す概略断面図である。
【００２１】
図１３は、図１２に示した配列とともに、プラグの隣接する列にフォトレジストを形成した状態を示す概略断面図である。
【００２２】
図１４は、配列の列にある隣接するプラグに沿って、エッジを有する酸化段（ステップ）を形成した状態を示す概略断面図である。
【００２３】
図１５は、配列の列にスペーサ材料を形成した状態を示す概略断面図である。
【００２４】
図１６は、プラグの行および列の中央にスペーサを形成した状態を示す概略断面図である。
【００２５】
図１７は、図１６に示したスペーサの上に誘電体を形成した状態を示す概略断面図である。
【００２６】
図１８は、平坦化処理を終えた状態の、配列の行にわたって形成されたスペーサの一形態を示す概略断面図である。
【００２７】
図１９は、非平行の配列の一形態を示す上面図である。
【００２８】
図２０は、エッチング工程を終えた状態の、メモリセル内において分かれて配されている非平行なスペーサの配列の一形態を示す上面図である。
【００２９】
図２１は、１つのチップの上に形成された相変化メモリセルの配列を示した、メモリ装置の一形態を示す概略上面図である。
【００３０】
図２２は、第２スペーサに対して第１スペーサを傾けるとともに、サブリソグラフィック接触領域を示した透視図である。
【００３１】
図２３は、バックエンドプロセス処理を終えた後の状態であって、図２１に示したメモリ装置の一形態を示す透視図である。
【００３２】
図２４は、図２３に示したメモリ装置に電気的に接続した電子装置を有する電子システムを示した図である。
【００３３】
〔実施形態の詳細な説明〕
図１は、本発明の一形態を示すメモリウエハ４０の概略透視図である。メモリウエハ４０は、複数の独立したメモリチップ４４を上に設けたシリコンウエハ４２を有している。各々のメモリチップ４４は、後述する方法によって形成されたメモリセルの配列を含んでいる。
【００３４】
図２は、メモリウエハ４０から分離した１つのメモリチップ４４上に形成された、相変化メモリセル５４ａ〜５４ｅの配列５２を含むメモリ装置５０の上面図である。相変化メモリセル５４ａ〜５４ｅの配列５２は、第１の方向に沿って形成された複数の第１スペーサ５８ａ，５８ｂ，５８ｃと、第１の方向と非平行関係にある第２の方向に沿って形成された複数の第２スペーサ６０ａ，６０ｂ，６０ｃとによって規定される。第１スペーサ５８ａ，５８ｂ，５８ｃの各々、及び第２スペーサ６０ａ，６０ｂ，６０ｃの各々は、少なくとも１つのサブリソグラフィック寸法を規定している。そのため、第２スペーサ６０ａ，６０ｂ，６０ｃと、第１スペーサ５８ａ，５８ｂ，５８ｃとは、サブリソグラフィック的な狭小面積で電気的に接続されている。１つの相変化メモリセル（例えば、相変化メモリセル５４ａ）は、第１スペーサ５８ａ，５８ｂ，５８ｃ各々の、第２スペーサ６０ａ，６０ｂ，６０ｃとの各交点に形成されている。例えば、第１スペーサ５８ａと第２スペーサ６０ａとの交点が挙げられる。後述するように、一形態では、第１スペーサ５８ａ，５８ｂ，５８ｃと第２スペーサ６０ａ，６０ｂ，６０ｃとを交差させて相互関係がありつつも独立したメモリセルを形成するために、エッチング処理を用いる。
【００３５】
加えて、図２のメモリ装置５０は、誘電体領域７０内に形成された複数のプラグ６２ａ，６２ｂ，６２ｃ，６２ｄ，６２ｅを有している。誘電体領域７０は、酸化領域であってもよく、窒化領域であってもよく、または、他の好適なサーマルエッチング及び電気的特性を有する誘電体から構成してもよい。一形態としては、プラグ６２ａ〜６２ｅは、電気的導通性を有しており、且つ、個々の相変化メモリセル５４ａ〜５４ｅのための第１電極を形成している。これに関して、プラグ６２ａ〜６２ｅは、電気的接続部を規定し、且つ、タングステン、銅または他のプラグに最適な材料を含む材料を形成することができる。尚、本発明は、上記の材料に限定されるものではない。
【００３６】
メモリチップ４４に関して、配列５２の位置に制限はなく、且つ、相変化メモリセル５４ａ〜５４ｅの数もこれに限定されるものではない。また、当業者であれば、第２スペーサ６０ａ，６０ｂ，６０ｃが、或る電気抵抗特性範囲を示すことができることを認識できるだろう。ここで、この電気抵抗特性は、材料特性及び物理的構造のような要因に依存したものである。これに関して、一形態においては、第１スペーサ５８ａ，５８ｂ，５８ｃは、電気抵抗が第２スペーサ６０ａ，６０ｂ，６０ｃのそれよりも概して大きな「抵抗体」とすることができる。また、他の形態では、第１スペーサ５８ａ，５８ｂ，５８ｃは「導電体」とすることができる。
【００３７】
相変化メモリセル５４の行及び列からなる配列５２に関して、相変化メモリセル５４ａ，５４ｂ，５４ｃは、配列５２の離間された各列を規定しており、相変化メモリセル５４ｃ，５４ｄ，５４ｅは、配列５２の離間された各行を規定している。そのためには、サブリソグラフィック寸法を有する相変化メモリセル５４の配列５２を含むために、メモリ装置５０の広い領域に対して同時に‘遮蔽−露出’プロセスを提供することが可能な、第２スペーサ６０ａ，６０ｂ，６０ｃと交差する第１スペーサ５８ａ，５８ｂ，５８ｃとを形成する方法の一形態を以下に説明する。
【００３８】
図３は、本発明の一形態におけるメモリ装置５０の一部分の構成を示した断面図である。図３では、誘電体領域７０内に、第１スペーサ５８ａ，５８ｂ，５８ｃと、プラグ６２ａ，６２ｂ，６２ｃを示しており、さらに、第１スペーサ５８ａ，５８ｂ，５８ｃと電気的に接触する１つの列の第２スペーサ６０ａを示している。以下に、図３に示す構成を実現するための‘遮蔽−露出’プロセスの一例を説明する。
【００３９】
図４は、本発明の一形態に基づくものであり、窒化シリコンを含むウエハ４２の基板７２の断面図である。基板７２には、フロントエンド（front end）プロセスの初期の段階で誘電体領域７０内に形成されるプラグ６２ａ，６２ｂ，６２ｃを含んでいる。基板７２は、さらに不図示の下層ウエハレベル（lower wafer levels）を含んでいる。基板７２は、後の工程においてメモリ装置５０（図２）が形成される方法において形成される。すなわち、形成過程の初期に、基板７２に窒化シリコン層８０を形成するという工程を含んでいる。
【００４０】
図５は、本発明の一形態において、第１フォトレジスト層９０をプラグ６２ａとプラグ６２ｂとが隣接している領域に形成し、第２フォトレジスト層９２をプラグ６２ｃを中心に形成している状態を示している。第１フォトレジスト層９０及び第２フォトレジスト層９２は、配列５２の行に沿って延びており、隣接するプラグをまたぐように形成される。第１フォトレジスト層９０及び第２フォトレジスト層９２は、例えば、フォトリソグラフィー工程を経て窒化シリコン層８０に直接的にパターン化され、当業者に公知のスピンコートフォトレジスト材料を有することができる。
【００４１】
図６は、エッチング及びストリッピング（剥離）後の窒化シリコン層８０の状態を示しており、プラグ６２ａ，６２ｂ，６２ｃの列に隣り合ったエッジを有した窒化シリコンの段８０ａ，８０ｂが露出するように窒化シリコン層８０の一部が除かれている。具体的には、窒化シリコンの段８０ａは、そのエッジがタングステンのプラグ６２ａ，６２ｂの中心に位置するように形成される。
【００４２】
図７は、隣り合うプラグ６２ａ，６２ｂ，６２ｃ上にエッジを有する、誘電体領域７０上に形成された窒化シリコンの段８０ａ，８０ｂを上面から見た図である。すなわち、窒化シリコンの段８０ａ，８０ｂそれぞれの各エッジは、隣り合ったプラグ上に配される。図７は、ウエハ４２上への材料の遮蔽−露出蒸着を可能とするビルディング・ブロックジオメトリーを示している。これによれば、広い範囲にわたって、メモリセルの列と行を同時に形成することができ、熱導入によって論理状態を変化させる場合に変化が遅延してしまうような有害なエッジ効果を最小限に止めることができる。
【００４３】
図８は、窒化シリコンの段８０ａ，８０ｂにスペーサ材料１００を形成した状態を示した断面図である。スペーサ材料１００としては、あらゆる種類のものを用いることができ、周期表のＩＶ〜ＶＩの元素の１つあるいは複数を含むカルコゲン混合物（アロイ）を用いることが好ましい。一形態としては、ＧｅＳｂＴｅ（ＧＳＴ）を含むカルコゲン混合物、具体的にはＧｅ２Ｓｂ２ＴｅまたはＡｇＩｎＳｂＴｅをスペーサ材料１００として用いることができる。また別の形態としては、３０〜７０ｏｈｍ−ｃｍで、融点が摂氏２９５０℃の窒化チタンをスペーサ材料１００としても用いることもできる。
【００４４】
スペーサ材料１００は、約５０ナノメートルよりも薄いサブリソグラフィック厚を有するように形成されることが好ましく、約３０ナノメートルよりも薄い厚さであることがより好ましく、約２０ナノメートルよりも薄い厚さであることがさらに好ましい。スペーサ材料１００を形成する（蒸着させる）方法としては、化学的気相蒸着法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、有機金属気相成長法（ＭＯＣＶＤ）、物理気相成長法（ＰＶＤ）、ジェット気相成長法（ＪＶＤ）、または他の好適な蒸着技術を用いることができる。このようにして、サブリソグラフィック寸法を有するスペーサ材料１００の遮蔽−露出形成がウエハ（図１）の広い領域にわたって行われる。
【００４５】
図９は、反応性イオンエッチング後のスペーサ１００ａ，１００ｂ，１００ｃを示している。スペーサ１００ａ，１００ｂ，１００ｃは、複数の列を構成するように形成されており、基板７２の行を横切るように延びている。反応性イオンエッチングでは、スペーサ材料１００（図８）の一部を選択的に除去し、結果的に、上記段８０ａ，８０ｂと接触するように構成されたスペーサ１００ａ，１００ｂ，１００ｃが形成される。反応性イオンエッチング後のスペーサ１００ａ，１００ｂ，１００ｃは、堆積層の厚さが約２０ナノメートルであるサブリソグラフィック寸法を規定している。反応性イオンエッチングによれば、ウエハ４２（図１）の広い領域を、スペーサの列（例えば、スペーサ１００ａ，１００ｂ，１００ｃの列）とともに遮蔽−露出プロセスすることができ、隣接する段８０ａ，８０ｂの角度方向には依存せず、これに接着するようにスペーサ１００ａ，１００ｂ，１００ｃを形成することができる。従って、反応性イオンエッチングは、基板７２上でのスペーサのバルク形成にとって、時間が短縮でき、且つ有用な方法であるといえる。
【００４６】
図１０は、スペーサ１００ａ，１００ｂ，１００ｃ上に形成された窒化シリコンバルク堆積層１１０を示す断面図である。窒化シリコンバルク堆積層１１０は、およそ数百ナノメートル厚となっている。窒化シリコンバルク堆積層１１０は、好ましいサーマルエッチング及び電気的特性を有する、いわゆる誘電体である。
【００４７】
図１１は、化学的機械的研磨（ＣＭＰ）により処理した（すなわち平坦化処理）後の窒化シリコンバルク堆積層１１０の状態を示した断面図である。窒化シリコンバルク堆積層１１０は、スペーサ１００ａ，１００ｂ，１００ｃを窒化シリコンで挟む構造になるように除かれる。具体的には、スペーサ１００ａは、段８０ａと段１１０ａとに挟まれる構造となり、スペーサ１００ｂは、段８０ａと段１１０ｂとに挟まれる構造になる。結果的に、スペーサ１００ａ，１００ｂ，１００ｃは、基板７２の行を横切るように延びた、各々独立した列を構成し、プラグ６２ａ，６２ｂ，６２ｃにそれぞれ電気的接触している。
【００４８】
図１２は、基板７２を９０°回転させて、プラグ６２ｃ，６２ｄ，６２ｅが見える状態の断面図を示している。具体的には、図１２では、段８０ｂが基板７２にわたって延びている状態が示されており、よって、スペーサ１００ａ，１００ｂ，１００ｃは見える状態にない。加えて、図１２では、誘電体層１２０（例えば酸化層１２０）が、スペーサ１００ａ，１００ｂ，１００ｃ、及び段８０ａ、８０ｂ、１１０ａ、１１０ｂの上に形成されている。このため、プラグ６２ｃ，６２ｄ，６２ｅと、酸化層１２０とが、段８０ｂと接触している。誘電体層１２０は誘電体材料であれば特に制限なく用いることができ、以下の説明においては、酸化層１２０と記載する。
【００４９】
図１３は、パターン化されたフォトレジストを示している。フォトレジスト１３０ａ，１３０ｂは、フォトリソグラフィー工程を経て酸化層１２０に直接的にパターン化され、当業者に公知のスピンコートフォトレジスト材料を有することができる。第１フォトレジスト１３０ａは、プラグ６２ｃ，６２ｄの行をまたぐようにパターン化される。第２フォトレジスト１３０ｂは、プラグ６２ｅの中心上にパターン化される。
【００５０】
図１４は、第１フォトレジスト１３０ａ及び第２フォトレジスト１３０ｂをエッチング及びストリッピング（剥離）後の状態を示している。具体的には、第１フォトレジスト１３０ａ及び第２フォトレジスト１３０ｂ、並びに酸化層１２０の一部が除かれ、基板７２のプラグ６２ｃ，６２ｄの列の中心にある段１２０ａ，１２０ｂを露出させる。
【００５１】
図１５は、基板７２全体にスペーサ材料１４０を形成した状態を示した断面図である。スペーサ材料１４０は、約６０ナノメートルより薄く、基板７２全体に約５０ナノメートルよりも薄いサブリソグラフィック厚を有するように形成されることが好ましく、約３０ナノメートルよりも薄い厚さであることがより好ましく、約２０ナノメートルよりも薄い厚さであることがさらに好ましい。スペーサ材料１４０を形成する（蒸着させる）方法としては、化学的気相蒸着法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、有機金属気相成長法（ＭＯＣＶＤ）、物理気相成長法（ＰＶＤ）、ジェット気相成長法（ＪＶＤ）、または他の好適な蒸着技術を用いることができる。スペーサ材料１４０としては、酸化層の段１２０ａ，１２０ｂ、及び窒化シリコンの段８０ｂにわたってほぼ均一であるカルコゲン系の相変化材料を含むことができる。
【００５２】
スペーサ材料１４０は相変化メモリ材料であり、あらゆる種類のものを用いることができ、周期表のＩＶ〜ＶＩの元素の１つあるいは複数を含むカルコゲン混合物（アロイ）を用いることができる。一形態としては、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含む化学構造Ｇｅ２Ｓｂ２Ｔｅ５を用いることができる。加えて、スペーサ材料１４０には、カルコゲン化物の重層を含むものであってもよい。この場合、重層は、重層にわたって異なる電気低効率をもつ。このようにすれば、相変化層であるスペーサ材料１４０は電気特性を選択的に制御することができる。
【００５３】
図１６は、反応性イオンエッチングによってスペーサ材料１４０の一部が除去された状態を示している。具体的には、基板７２に対して略水平に位置する箇所のスペーサ材料１４０が除去される。これにより、酸化層の段１２０ａ，１２０ｂのエッジに沿ってスペーサ１４０ａ，１４０ｂ，１４０ｃが形成される。なお、スペーサ材料１４０は厚さおよそ２０ナノメートルのサブリソグラフィック厚で堆積すればよい。
【００５４】
図１７は、スペーサ１４０ａ，１４０ｂ，１４０ｃの上に酸化バルク層１５０を堆積させた状態を示している。酸化バルク層１５０は、数百ナノメートル厚を有するように堆積させる。酸化バルク層１５０には、酸化物、窒化物、あるいは、好適なサーマルエッチング及び電気特性を有する他の誘電体を用いることができる。
【００５５】
図１８は、酸化バルク層１５０に化学的機械的研磨処理を施した後の基板７２の状態を示している。研磨処理によって、スペーサ１４０ａ，１４０ｂ，１４０ｃは、それぞれ酸化物によって隔てられた構造になる。具体的には、スペーサ１４０ａは、酸化物１２０ａ及び酸化物１５０ａの間に位置し、スペーサ１４０ｂは、酸化物１２０ｂ及び酸化物１５０ｂの間に位置している。結果的に、スペーサ１４０ａ，１４０ｂ，１４０ｃは、基板７２の行方向に列をなす構造となる。
【００５６】
図１９は、メモリ装置１６０の一部を示した上面図であり、交差するスペーサ１００ａ，１００ｂ，１００ｃとスペーサ１４０ａ，１４０ｂ，１４０ｃの配列を示している。スペーサ１００ａ，１００ｂ，１００ｃは、スペーサ１４０ａ，１４０ｂ，１４０ｃに対して非平行な関係にあり、メモリチップ４４を横切るように延びている。
【００５７】
図２０は、メモリ装置１６０の上面図を示している。図２０では、サブリソグラフィック厚を規定していて、且つ第１電極（図７のプラグ６２ａ）に電気的接触している第１薄層スペーサ１００ａと、サブリソグラフィック厚を規定していて、且つ第２電極（図２３の電極１９０を参照）に電気的接触いる、第１薄層スペーサ１００ａと非平行関係にある第２薄層スペーサ１４０ａとを形成するために、第１薄層スペーサ１００ａ，１００ｂ，１００ｃ及び第２薄層スペーサ１４０ａ，１４０ｂ，１４０ｃが部分的に除去されるエッチング処理後の状態のメモリ装置１６０を示している。ここで、相変化メモリセルは、第２薄層スペーサ１４０ａと電気的に接触している第１薄層スペーサ１００ａの境界域に形成されている。
【００５８】
スペーサ材料１００及びスペーサ材料１４０のうちの少なくとも一方は、相変化メモリ材料を含んでいる。この相変化メモリ材料は、カルコゲンを含むものであり、例えば、ＧｅＳｂＴｅ（ＧＳＴ）やＧｅ２Ｓｂ２Ｔｅ、またはＡｇＩｎＳｂＴｅを含むカルコゲン混合物（アロイ）が挙げられる。そのほかにも、非カルコゲン材料、あるいはカルコゲンフリーのものであってもよい。一形態としては、第１薄層スペーサ１００ａが、窒化チタンを含む抵抗性をもつ「加熱器」であり、第２薄層スペーサ１４０ａが、Ｇｅ２Ｓｂ２Ｔｅを含む相変化メモリとすることができる。これにより、第１薄層スペーサ１００ａと第２薄層スペーサ１４０ａとの交点において相変化メモリセルが提供される。また、他の形態としては、第１薄層スペーサ１００ａが導電スペーサで、第２薄層スペーサ１４０ａが相変化メモリスペーサであってもよい。また、第１薄層スペーサ１００ａが相変化メモリスペーサで、第２薄層スペーサ１４０ａが導電スペーサであってもよい。
【００５９】
図２１は、メモリ装置１６０の上面図を示しており、図２０のメモリ装置１６０と同じ部分を示している。メモリ装置１６０の一部では、相変化メモリセル１６４の配列１６２を規定している。メモリ装置１６０は、メモリ装置５０（図２）に非常に類似している。具体的には、第１スペーサ５８ａ，５８ｂ，５８ｃが、第１薄層スペーサ１００ａ，１００ｂ，１００ｃに類似しており、第２スペーサ６０ａ，６０ｂ，６０ｃが第２薄層スペーサ１４０ａ，１４０ｂ，１４０ｃに類似している。第１薄層スペーサ１００ａ，１００ｂ，１００ｃが、配列１６２を横切るように第１の方向に沿って延びており、第２薄層スペーサ１４０ａ，１４０ｂ，１４０ｃが、第１の方向とは非平行関係にある、配列１６２を横切る第２の方向に沿って延びている。第１薄層スペーサ１００ａ，１００ｂ，１００ｃは、配列１６２の個々の列を構成しており、それぞれが第２薄層スペーサ１４０ａ，１４０ｂ，１４０ｃと交差している。相変化メモリセル１６４は、第１薄層スペーサ１００ａ，１００ｂ，１００ｃが第２薄層スペーサ１４０ａ，１４０ｂ，１４０ｃと個々に交差している位置に形成されている。
【００６０】
具体的には、例えば、第１薄層スペーサ１００ａと第２薄層スペーサ１４０ａとの交点に相変化メモリセル１６４ａが形成される。同様に、第１薄層スペーサ１００ｃと第２薄層スペーサ１４０ｃとの交点に相変化メモリセル１６４ｅが形成される。このようにして、相変化メモリセル１６４が、第１薄層スペーサ１００ａ，１００ｂ，１００ｃと、第２薄層スペーサ１４０ａ，１４０ｂ，１４０ｃとの個々の交差点に形成されていることにより、第１薄層スペーサと第２薄層スペーサとは、非平行で、且つサブリソグラフィック的寸法領域を横切るように接触している。
【００６１】
図２２は、第１薄層スペーサ１００ａと第２薄層スペーサ１４０ａとを示している。例えば、第１薄層スペーサ１００ａと第２薄層スペーサ１４０ａとを形成する工程において、第１薄層スペーサ１００ａと第２薄層スペーサ１４０ａとの接触領域を縮小することが要求される。これは、相変化メモリセル１６４ａの異なる論理状態間で変化させるための温度導入を速やかに起こすためである。そのために、第１薄層スペーサ１００ａを、第２薄層スペーサ１４０ａに対して直交させ、さらに、第１薄層スペーサ１００ａの平面部を、第２薄層スペーサ１４０ａの平面部に対して垂直にすることが求められる。しかしながら、形成工程中に、例えば酸化層の段１２０ａを形成する際に僅かなズレが生じることで、第１薄層スペーサ１００ａの長軸と第２薄層スペーサ１４０の長軸との交差角度は正しいものの、第２薄層スペーサ１４０ａの平面部が、第１薄層スペーサ１００ａの平面部に対して傾斜する。互いに傾斜している従来構成の相変化メモリセルは、概して伝播が効率的に行われず、側壁の角度に依存していると言える。これに対して、本発明の形態によれば、スペーサの様々な配向に適応することができ、そのため、側壁の角度に依存しない。
【００６２】
第１薄層スペーサ１００ａは、第１の側壁１６６の平面部（以下、単に第１の側壁１６６と記載する）を規定し、第２薄層スペーサ１４０ａは、第２の側壁１６８の平面部（以下、単に第１の側壁１６８と記載する）を規定している。一形態では、第２薄層スペーサ１４０ａが、第１薄層スペーサ１００ａに対して傾斜しており、傾斜角Ａが、酸化層の段１２０ａに対する段８０ａの配向が変化したことに由来する、第１薄層スペーサ１００ａに対する第２薄層スペーサ１４０ａの配向を示している。傾斜角Ａは、酸化層の段１２０ａに対する段８０ａの配向の変化でありながら、側壁の変化も示している（図９及び図１６を参照）。傾斜角Ａは、およそ９０°であるが、７０〜１１０°の範囲である。
【００６３】
傾斜角Ｂは、交角を示す。一形態では、角Ｂは、第１薄層スペーサ１００ａが第２薄層スペーサ１４０ａに対して非平行関係を満たすように選択される。すなわち、角Ｂは、１〜１７９°の範囲とすることができ、３０〜１５０°の範囲であることが好ましく、約９０°であることがさらに好ましい。また、一形態においては、側壁１６８が第１薄層スペーサ１００ａに対して傾斜角Ａをもって傾斜しており、側壁１６６が角Ｂをもって側壁１６８に対して配向している。
【００６４】
例えば、図９及び図１６を参照すると、第１薄層スペーサ１００ａ・１００ｂは、段８０ａに対して配向し、第２薄層スペーサ１４０ａ・１４０ｂは、段１２０ａに対して配向している。そして、第１薄層スペーサ１００ａ，１００ｂ，１００ｃと、第２薄層スペーサ１４０ａ，１４０ｂ，１４０ｃとは、酸化層の段１２０ａに対する段８０ａの側壁の配向に基づいて、互いに配向させる。これにより、第１薄層スペーサと第２薄層スペーサは、段８０ａ及び段１２０ａの側壁によって形成される角度（またはズレ）に依存せず、サブリソグラフィック寸法で接触する。
【００６５】
具体的には、酸化層の段１２０ａに対して段８０ａが直交しており、交角Ｂが９０°であり、段８０ａ・１２０ａが傾斜角Ａ９０°で配向しており（すなわち、傾斜していない）、第１薄層スペーサ１００ａ・１００ｂ及び第２薄層スペーサ１４０ａ・１４０ｂが、約２０ナノメートル四方のサブリソグラフィック領域で接触する。また、第２薄層スペーサ１４０ａが第１薄層スペーサ１００ａに対して約７８°の傾斜角Ａをもって傾斜している場合は、第１薄層スペーサ１００ａは第２薄層スペーサ１４０ａに約１９ナノメートル四方の領域で接触し、この場合、第２薄層スペーサ１４０ａ・１４０ｂ・１４０ｃに対する第１薄層スペーサ１００ａ・１００ｂ・１００ｃの配向は、約７０〜１００°の範囲の段８０ａ・１２０ａの側面のズレに依存しない。すなわち、段８０ａ及び段１２０ａの相対傾斜に比較的大きいズレが生じていても、第１薄層スペーサ１００ａ・１００ｂ・１００ｃの各々と、第２薄層スペーサ１４０ａ・１４０ｂ・１４０ｃの各々との間の接触領域は、約１８〜２２ナノメートル四方の寸法のサブリソグラフィックとなる。
【００６６】
図２３は、続くバックエンド（back end）プロセスを施した後のメモリ装置１６０の透視図である。具体的には、図２３で示すメモリ装置１６０は、図２１に示したメモリ装置１６０の第２薄層スペーサ１４０ａ・１４０ｂ・１４０ｃ上において、窒化チタン層１７０を備えた構成となっている。さらに、適切なリソグラフィーによる剥離及びエッチングによる剥離後に、窒化チタン層１７０上に絶縁層１８０が形成されている。そして、第２電極１９０ａ・１９０ｂ・１９０ｃ・１９０ｄ・１９０ｅは、窒化チタン層１７０及び絶縁層１８０を貫通して延びていて、メモリ装置１６０のメモリセル１５４（図８）に電気的に接続している。また、第２電極１９０ａ・１９０ｂ・１９０ｃ・１９０ｄ・１９０ｅがタングステンプラグであり、窒化チタン層１７０及び絶縁層１８０を貫通して延びていて、メモリセル１５４の第２薄層スペーサ１４０ａ・１４０ｂ・１４０ｃと電気的に接触している形態であってもよい。しかしながら、メモリウエハ技術に精通する者であれば、第２電極１９０ａ〜１９０ｅとして、タングステンや銅以外であっても、好適な電極材料を用いることが可能であると理解できる。ビアは、少なくとも絶縁層１８０にフォトリソグラフィーによって形成することができ、さらに、そのビアに導電性プラグ材料（例えばタングステン）を充填して、第２電極１９０ａ・１９０ｂ・１９０ｃ・１９０ｄ・１９０ｅを形成することができる。また、導電性のビアは、メモリセル１６４間を電気的に接続する形態であってもよい（不図示）。
【００６７】
図２４は、電子システム２００を示している。電子システム２００は、電子装置２０２と、制御手段２０４とを有しており、電子装置２０２は、メモリ装置１６０と電気的に接続している。制御手段２０４は、メモリ装置１６０の相変化メモリセル１６４（図２１）を、情報に接続（アクセス）及び／または情報を記憶させるようにアドレスする。相変化メモリセル１６４は、制御手段２０４を通じて、電子システム２００によって接続（アクセス）、改変、記憶される回復データを記憶する。これは、上述したように、原子構造をアモルファス状態と結晶状態との間で相変化メモリセル１６４を切り替えることによって相変化メモリセル１６４の論理状態を選択的に変化させることによって行われる。
【００６８】
本発明の実施形態では、第１薄層スペーサが、非平行関係にある第２薄層スペーサと、サブリソグラフィック的な接触領域において電気的に接続している境界領域に形成された相変化メモリセルについて説明している。これにより、相変化メモリセルの論理状態を変化させる際に必要な熱導入を迅速に実施することが可能となる。尚、本願明細書において説明した数々の形態では、製造時のコストパフォーマンスが高い広領域のリソグラフィー（広遮蔽(big block)リソグラフィー）を用いている。ここで述べた広遮蔽リソグラフィーでは、マスクコストを低減させることが可能である。
【００６９】
加えて、この広遮蔽リソグラフィーは、製造寸法の改変を可能にしており、その最終的な製造許容限界は、装置の臨界寸法（critical dimension）に何ら影響しない程度に極僅かか、全くないと言える。すなわち、プラグの中心に厳密にパターン化する必要はなく、臨界寸法のズレがオーバーレイ許容（トレランス）よりも小さい限りにおいては、装置の臨界寸法に与える影響は非常に小さいと言える。
【図面の簡単な説明】
【００７０】
【図１】本発明の一形態を示す透視図であり、複数のメモリチップを含むメモリウエハの透視図である。
【図２】メモリ装置の一形態の上面図を示しており、図１に示したメモリウエハから分離した１つのチップ上に設けられた相変化メモリセルの配列を示している。
【図３】図２に示したメモリ装置の一形態を示した概略断面図である。
【図４】誘電体の領域に形成された一連のプラグの一形態を示した概略断面図である。
【図５】図４に示した絶縁層の上に形成されたフォトレジスト層の一形態を示した概略断面図である。
【図６】隣接するプラグに沿ってエッジを有する１つの段（ステップ）の一形態を示した概略断面図である。
【図７】図６に示すプラグに沿って形成された複数の段を示す上面図である。
【図８】図６に示した段の上にスペーサ材料を形成した状態を示す概略断面図である。
【図９】複数のプラグの複数の列に渡って形成されたスペーサの一形態を示す概略断面図である。
【図１０】図９に示したスペーサに誘電体を形成した状態を示す概略断面図である。
【図１１】平坦化処理を終えた状態の、図９に示したスペーサの一形態を示す概略断面図である。
【図１２】プラグの配列の一形態を示す概略断面図である。
【図１３】図１２に示した配列とともに、プラグの隣接する列にフォトレジストを形成した状態を示す概略断面図である。
【図１４】配列の列にある隣接するプラグに沿って、エッジを有する酸化段（ステップ）を形成した状態を示す概略断面図である。
【図１５】配列の列にスペーサ材料を形成した状態を示す概略断面図である。
【図１６】プラグの行および列の中央にスペーサを形成した状態を示す概略断面図である。
【図１７】図１６に示したスペーサの上に誘電体を形成した状態を示す概略断面図である。
【図１８】平坦化処理を終えた状態の、配列の行にわたって形成されたスペーサの一形態を示す概略断面図である。
【図１９】非平行の配列の一形態を示す上面図である。
【図２０】エッチング工程を終えた状態の、メモリセル内において分かれて配されている非平行なスペーサの配列の一形態を示す上面図である。
【図２１】１つのチップの上に形成された相変化メモリセルの配列を示した、メモリ装置の一形態を示す概略上面図である。
【図２２】第２スペーサに対して第１スペーサを傾けるとともに、サブリソグラフィック接触領域を示した透視図である。
【図２３】バックエンドプロセス処理を終えた後の状態であって、図２１に示したメモリ装置の一形態を示す透視図である。
【図２４】図２３に示したメモリ装置に電気的に接続した電子装置を有する電子システムを示した図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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