(57)【要約】  本発明は、半導体メモリデバイス（１）、および半導体メモリデバイス（１）の動作方法に関するものである。半導体メモリデバイス（１）は、複数のメモリセルサブバンク（８ａ、８ｂ、８ｃ、８ｄ）をそれぞれ備える複数のメモリセルバンク（３ａ、３ｂ、３ｃ、３ｄ）を備えている。上記動作方法は、第１メモリセルサブバンク（８ａ）、または第１メモリセルサブバンク（８ａ）の第１セットのメモリセルに含まれるメモリセル、特に第１メモリセルサブバンク（８ａ）と同一の行または列にあるメモリセルを、第１メモリセルサブバンク（８ａ）または上記第１セットのメモリセルに含まれる１つまたは複数のメモリセルにアクセスする場合に活性化（ＡＣＴ）する工程と、対応するメモリセルまたは複数のメモリセルにアクセス（ＲＤ）する工程とを含む。本発明は、上記動作方法が、第１メモリセルサブバンク（８ａ）を備えているのと同じメモリセルバンク（３ａ、３ｂ、３ｃ、３ｄ）の第２メモリセルサブバンク（８ｃ）に含まれる１つまたは複数のまた別のメモリセルにアクセスする場合に、第１メモリセルサブバンク（８ａ）、または第１メモリセルサブバンク（８ａ）の第１セットのメモリセルに含まれるメモリセルを、活性化したままにしておく工程を含むことを特徴とする。
2007504577.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリセルサブアレイ（８ａ）、または第１セットのメモリセルに含まれる上記第１メモリセルサブアレイ（８ａ）のメモリセル、特に上記第１メモリセルサブアレイ（８ａ）と同じ１つの行または列に位置するメモリセルを、上記第１メモリセルサブアレイ（８ａ）または上記第１セットのメモリセルに含まれる上記メモリセルの１つまたは複数にアクセスする場合に活性化（ＡＣＴ）する工程と、
対応するメモリセル、または対応する複数のメモリセルにアクセス（ＲＤ）する工程とを含む、
複数のメモリセルサブアレイ（８ａ、８ｂ、８ｃ、８ｄ）をそれぞれ有する複数のメモリセルアレイ（３ａ、３ｂ、３ｃ、３ｄ）を備える半導体メモリデバイス（１）を動作させる方法であって、
上記第１メモリセルサブアレイ（８ａ）または上記メモリセルサブアレイ（８ａ）の、上記第１セットのメモリセルに含まれるメモリセルを、上記第１メモリセルサブアレイ（８ａ）が同じく備えられているメモリセルアレイ（３ａ、３ｂ、３ｃ、３ｄ）の第２メモリセルサブアレイ（８ｃ）に含まれる１つまたは複数のさらに他のメモリセルにアクセスする場合に活性化する工程をさらに含むことを特徴とする半導体メモリデバイスを動作させる方法。
【請求項２】
上記第１メモリサブアレイ（８ａ）および第２メモリセルサブアレイ（８ｃ）を備えているのと同じメモリセルアレイ（３ａ、３ｂ、３ｃ、３ｄ）の第３メモリセルサブアレイ（８ｂ）に含まれている１つまたは複数のさらに他のメモリセルにアクセスする場合は、上記第１メモリセルサブアレイ（８ａ）、または上記第１メモリセルサブアレイ（８ａ）の上記第１セットのメモリセルに含まれているメモリセルを不活性化（ＰＲＥ）することを特徴とする請求項１に記載の半導体メモリデバイスを動作させる方法。
【請求項３】
上記第３メモリセルサブアレイ（８ｂ）が、手段（１０ｂ）、特に上記第１メモリセルサブアレイ（８ａ）によっても使用できるセンスアンプ手段を使用している場合は、上記第１メモリセルサブアレイ（８ａ）、または上記第１メモリセルサブアレイ（８ａ）の上記第１セットのメモリセルに含まれるメモリセルを、不活性化（ＰＲＥ）し、
上記第３メモリセルサブアレイ（８ｂ）によって使用される手段（１０ｂ）、特にセンスアンプ手段が、第１メモリセルサブアレイ（８ａ）によって使用されない、または使用できない場合は、上記第１メモリセルサブアレイ（８ａ）または、上記第１メモリセルサブアレイ（８ａ）の上記第１セットのメモリセルに含まれるメモリセルを、活性化状態のままにしておくことを特徴とする請求項２に記載の半導体メモリデバイスを動作させる方法。
【請求項４】
上記第１メモリセルサブアレイ（８ａ）または、上記第１メモリセルサブアレイ（８ａ）の上記第１セットのメモリセルに含まれるメモリセルを活性化するために、活性化信号（ＡＣＴ）を使用することを特徴とする請求項１〜３のいずれか１項に記載の半導体メモリデバイスを動作させる方法。
【請求項５】
上記活性化信号（ＡＣＴ）に反応して、上記第１メモリセルサブアレイ（８ａ）によって使用される上記センスアンプ手段は、上記第１セットのメモリセル、または上記第１メモリセルサブアレイ（８ａ）のメモリセルに格納されているデータを読み出すことを特徴とする請求項４に記載の半導体メモリデバイスを動作させる方法。
【請求項６】
上記活性化信号（ＡＣＴ）の後に送出される読み込み信号（ＲＤ）に反応して、まず、対応するスイッチ（１６ａ、１６ｂ）を閉鎖し、その結果、上記センスアンプ手段と接続されている線（１４、１５）を、上記第１メモリセルサブアレイ（８ａ）に対応するデータ入力／出力線（１３ａ、１３ｂ）と接続し、次に、選択信号（ＣＳＬ）によって選択されたセンスアンプ手段によって、センスアンプ手段から読み出されたデータを、特に上記線（１４、１５）および上記データ入力／出力線（１３ａ、１３ｂ）を介して出力することを特徴とする請求項５に記載の半導体メモリデバイスを動作させる方法。
【請求項７】
複数のメモリセルサブアレイ（８ａ、８ｂ、８ｃ、８ｄ）をそれぞれ備える複数のメモリセルアレイ（３ａ、３ｂ、３ｃ、３ｄ）と、
第１メモリセルサブアレイ（８ａ）、または、上記第１メモリセルサブアレイ（８ａ）の上記第１セットのメモリセルに含まれるメモリセル、特に上記第１メモリセルサブアレイ（８ａ）と同じ１つの行または列に位置しているメモリセルを、上記第１メモリセルサブアレイ（８ａ）、もしくは上記第１セットのメモリセルに含まれるメモリセルにアクセスする場合に活性化するための制御装置（６ａ、９ａ）とを備える半導体メモリデバイス（１）であって、
上記制御装置（６ａ、９ａ）は、上記第１メモリセルサブアレイ（８ａ）が同じく備えられている上記メモリセルアレイ（３ａ、３ｂ、３ｃ、３ｄ）の第２メモリセルサブアレイ（８ｃ）に含まれる１つまたは複数のさらに他のメモリセルにアクセスする場合に、上記第１メモリセルサブアレイ（８ａ）、または上記第１メモリセルサブアレイ（８ａ）の上記第１セットのメモリセルに含まれるメモリセルを活性化状態のままにしておくことを特徴とする半導体メモリデバイス（１）。
【請求項８】
上記制御装置、特にアレイ制御装置および／またはサブアレイ制御装置（６ａ、９ａ）は、上記第１メモリセルサブアレイ（８ａ）および第２メモリセルサブアレイ（８ｃ）が同じく備えられている上記メモリセルアレイ（３ａ、３ｂ、３ｃ、３ｄ）の第３メモリセルサブアレイ（８ｂ）に含まれている１つまたは複数のさらに他のメモリセルにアクセスする場合に、上記第１メモリセルサブアレイ（８ａ）、または上記第１メモリセルサブアレイ（８ａ）の上記第１セットのメモリセルに含まれるメモリセルを不活性化（ＰＲＥ）することを特徴とする請求項７に記載の半導体メモリデバイス（１）。
【請求項９】
第１メモリセルサブアレイ（８ａ）の第１セットのメモリセルに含まれるメモリセルを、第１セットのメモリセルに含まれるメモリセルの１つまたは複数にアクセスする場合に活性化（ＡＣＴ）する工程と、
対応するメモリセルまたは対応する複数のメモリセルにアクセス（ＲＤ）する工程とを含む、
複数のメモリセルサブアレイ（８ａ、８ｂ、８ｃ、８ｄ）をそれぞれ有する複数のメモリセルアレイ（３ａ、３ｂ、３ｃ、３ｄ）を備える半導体メモリデバイス（１）を動作させる方法であって、
上記第１メモリセルサブアレイ（８ａ）の上記第１セットのメモリセルに含まれるメモリセルを、上記第１メモリセルサブアレイ（８ａ）が同じく備えられている上記メモリセルアレイ（３ａ、３ｂ、３ｃ、３ｄ）の第２メモリセルサブアレイ（８ｃ）に含まれている１つまたは複数のさらに他のメモリセルにアクセスする場合は、上記１つまたは複数のさらに他のメモリセルに対するアクセスが開始し、終了するまで、上記第２メモリセルサブアレイ（８ｃ）によって使用されるセンスアンプ手段が上記第１メモリセルサブアレイ（８ａ）によって使用されないときは活性化状態にしておく工程とを含むことを特徴とする請求項１〜６のいずれか１項に記載の半導体メモリデバイスを動作させる方法。
【請求項１０】
上記第３メモリセルサブアレイ（８ｂ）によって使用されるセンスアンプが上記第１メモリセルサブアレイ（８ａ）によっても使用される場合は、上記第１メモリセルサブアレイ（８ａ）が同じく備えられている上記メモリセルアレイ（３ａ、３ｂ、３ｃ、３ｄ）の第３メモリセルサブアレイ（８ｂ）に含まれている１つまたは複数のさらに他のメモリセルにアクセスする場合にのみ、上記第１メモリセルサブアレイ（８ａ）の上記第１セットのメモリセルに含まれているメモリセルを不活性化（ＰＲＥ）する工程をさらに含むことを特徴とする請求項９に記載の半導体メモリデバイスを動作させる方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、請求項１に記載されている上位概念に基づく半導体メモリデバイスを動作させる方法、および請求項７に記載されている上記概念に基づく半導体メモリデバイスに関するものである。
【０００２】
半導体メモリデバイスでは、いわゆる機能メモリデバイス（例えば、ＰＬＳ、ＰＡＬなど）と、いわゆるテーブルメモリデバイス［例えば、ＲＯＭ装置（ＲＯＭ＝Read Only Memory）と、ＲＡＭ装置（ＲＡＭ＝RAM = Random Access Memoryまたは読み書きメモリ）］とが区別されている。
【０００３】
ＲＡＭ装置では、所定のアドレスに基づいてデータを保存し、上記アドレスから、後にデータを読み出すことができるようになっている。
【０００４】
対応するアドレスを、いわゆるアドレスピンまたはアドレス入力ピンを介して、ＲＡＭ装置に入力することが出来る。データを入出力するために、複数（例えば、１６個）のいわゆるデータピンまたはデータ入／出力ピン（Ｉ／Ｏまたは入／出力部）が備えられており、書き込み／読み込み選択ピンに適当な信号（例えば、読み込み／書き込み信号）を印加することにより、（その時点で）データを保存するのか、もしくはデータを読み出すのかを選択できる。
【０００５】
ＲＡＭ装置には、出来る限り多くのメモリセルを設けたほうがよいので、多くのメモリセルを出来る限り簡単に設ける努力がなされている。いわゆるＳＲＡＭ（ＳＲＡＭ＝Static Random Access Memory）では、個々のメモリセルは、例えば少数（例えば６個）のトランジスタからなる。そして、いわゆるＤＲＡＭ（ＤＲＡＭ＝Dynamic Random Access Memory）では、通常は１つのメモリセルに対応して制御される１つのコンデンサがあり、上記コンデンサの容量を用いて、各１つのビットを電荷として蓄積できる。しかしながら、この電荷はほんの短い時間しか保持されないので、定期的に（例えば、６４ｍｓ毎に）いわゆる「リフレッシュ」を行う必要がある。
【０００６】
技術的な理由により、メモリデバイス（特にＤＲＡＭ装置）では、個々のメモリセルは、多数の行および列において隣り合って、長方形のマトリックスまたは長方形のアレイに配列されている。
【０００７】
メモリ容量の総量を相応に高くするため、および／またはデータ読み込み速度もしくはデータ書き込み速度を出来るだけ高くするため、個々のＲＡＭ装置またはチップ（「マルチバンクチップ」）に、１つのシングルアレイの代りに、例えば４つのほぼ長方形のシングルアレイを備えてもよい（いわゆる「メモリバンク」）。
【０００８】
書き込みアクセスまたは読み込みアクセスを行うために、特定のシーケンスの命令を行う必要がある。
【０００９】
例えば、まず、ワード線活性化命令［活性化命令（ＡＣＴ）］によって、特に特定のシングルアレイ（「メモリバンク」）に割り当てられている（そして、行アドレスによって規定されている）対応するワード線が活性化される。
【００１０】
続いて、対応する読み込み命令または書き込み命令（ＲＤまたはＷＴ命令）により、対応する列アドレスによって正確に指定された対応するデータが、対応して出力され始める（または読み込まれ始める）。
【００１１】
次に、ワード線不活性化命令［例えば、プレチャージ命令（ＰＲＥ命令）］によって対応するワード線を再び不活性化し、対応するアレイ（「メモリバンク」）は、次のワード線活性化命令（ＡＣＴ）に対する準備を行う。
【００１２】
ＤＲＡＭ装置のエラーのない動作を保証するため、特定の時間条件を守る必要がある。
【００１３】
例えば、ワード線活性化命令（ＡＣＴ命令）と対応する読み込み（または書き込み）命令［ＲＤ（またはＷＴ）命令］との間に、特定の時間的な間隔ｔＲＣＤがある必要がある（いわゆるＲＡＳ−ＣＡＳ遅延）。このＲＡＳ−ＣＡＳ遅延は、例えばセンスアンプが、ワード線によってメモリセルから供給されるデータを増幅するために必要になる。
【００１４】
同じく、読み込み（または書き込み）命令［ＲＤ（またはＷＴ）命令］に続くワード線不活性化命令（ＰＲＥ命令）と、その後に続くワード線活性化命令（ＡＣＴ命令）との間にも、これに相当した時間的な間隔ｔＲＰが守られている必要がある（いわゆる「列プレチャージ時間」遅延）。
【００１５】
既に説明したように、複数の個々に独立したアレイ（「メモリバンク」）を、１つの単一なＤＲＡＭ装置に備えることにより、対応するメモリデバイス制御装置（「メモリ制御装置」）から、それぞれ個々に対応するワード線活性化命令および不活性化命令などが生成される。よって、データの読み込みまたは書き込みの際に生じる遅延時間を短縮し、それに伴って、ＤＲＡＭ装置の性能を高めることができる。（例えば、並行、または時間的に重複しながら、複数の異なるアレイ（「メモリバンク」）のそれぞれに対応する書き込みアクセスまたは読み込みアクセスを実行できるので）。
【００１６】
対応するＤＲＡＭ装置の性能をさらに高めるために、対応するメモリデバイス制御装置（「メモリ制御装置」）によって、［対応するワード線活性化命令（ＡＣＴ命令）および対応する読み込み（または書き込み）命令{ＲＤ（またはＷＴ）命令}を出力した後］各ワード線を、まず活性化状態のままにしておくことがよい［すなわち、対応するワード線不活性化命令（ＰＲＥ命令）がまず抑制されるのがよい］。
【００１７】
少なくとも、最後にアクセスされたメモリセルと同じワード線または行に割り当てられているメモリセルの次にアクセスされる場合（これは統計的に見れば頻繁に生じている状況である）は、対応するアレイ（「メモリバンク」）において、ワード線活性化命令（ＡＣＴ命令）を再び出力しなくてもよい。
【００１８】
その代わり、メモリデバイス制御装置（「メモリ制御装置」）から、対応する読み込み（または書き込み）命令［ＲＤ（またはＷＴ）命令］を、各アレイ（「メモリバンク」）へ直接出力してもよい。［そうすれば、相当するＲＡＳ−ＣＡＳ遅延のｔＲＣＤを生じることなく、対応するデータをすぐに読み出せる（または書き込める）］。
【００１９】
最後にアクセスされたメモリセルとは異なるワード線または行に割り当てられているメモリセルの次にアクセスされる場合（これは統計的に希少な場合である）は、対応するアレイ（「メモリバンク」）において、対応するワード線不活性化命令（ＰＲＥ命令）を出力することにより、対応する最後に使用されたワード線を不活性してから、［対応するさらなるワード線活性化命令（ＡＣＴ命令）を出力することによって］新しいワード線を活性化する。
【００２０】
本発明の目的は、半導体メモリデバイスを動作させるための新しい種類の方法、および新しい種類の半導体メモリデバイスを提供することである。
【００２１】
本発明は、請求項１および請求項７の記載内容によって上記目的およびさらなる目的を達成することができる。
【００２２】
本発明のさらに有利な実施形態は従属請求項に記載されている。
【００２３】
以下で、実施形態および添付の図を参照して本発明を詳しく説明する。
【００２４】
図１は、複数のアレイを有する半導体メモリデバイス、および本発明の実施形態におけるメモリデバイス制御装置を示す概略図である。
【００２５】
図２は、図１に示す半導体メモリデバイスのアレイのうちの１つの断面を詳しく示す図である。
【００２６】
図３は、図２に示す上記アレイの断面の一部を詳しく示す図である。
【００２７】
図４は、図１、図２および図３に示すアレイ／サブアレイを制御する場合に使用される信号の概略的なタイミンググラフである。
【００２８】
図１は、半導体メモリデバイス１または半導体メモリチップのそれぞれ、および本発明の実施形態における中央メモリデバイス制御装置５の構造を示す概略図である。
【００２９】
半導体メモリデバイス１は、例えば、ＣＭＯＳ技術を基盤とするテーブルメモリデバイスの、例えば、ＲＡＭメモリ装置(RAM= Random Access Memory または読み書きメモリ)、特にＤＲＡＭメモリ装置（DRAM = Dynamic Random Access Memory またはダイナミックな読み書きメモリ）であってもよい。
【００３０】
半導体メモリデバイス１では、（例えば、中央メモリデバイス制御装置５によって）対応するアドレスが入力された後、各アドレスにデータが保存され、上記アドレスから再びデータを読み出すことができる。
【００３１】
上記アドレスは、複数（例えば２つ）の連続した段階で入力してもよい。例えば、まず、行アドレス［および、場合によっては列アドレスの一部{および／または、場合によってはさらに他のアドレス部分または上記他のアドレスの一部（下記参照）}］を入力し、次に、列アドレス［または、列アドレスの残りの部分、および／またはこのとき初めて上述のさらに他のアドレス部分（または、さらに他のアドレス部分の残りの部分）（下記参照）］を入力する。
【００３２】
対応する制御信号（例えば、読み／書き信号）を、（例えば、中央メモリデバイス制御装置５によって）印加することによって、データを保存するのか、または読み出すのかを選択できる。
【００３３】
半導体メモリデバイス１に入力されたデータは、以下で詳しく説明するように、対応するメモリセルに保存され、後に、対応するメモリセルから再び読み出される。
【００３４】
各メモリセルは、例えばいくつかの構成要素からなっており、特に１つのメモリセルに対応して制御される１つのコンデンサでは、上記コンデンサの容量を用いて各１つのビットを電荷として蓄積できる。
【００３５】
図１から分かるように、それぞれ複数の列および行に隣り合って設けられている特定の数のメモリセルは、それぞれ長方形または正方形のアレイ（「メモリバンク」）３ａ・３ｂ・３ｃ・３ｄに配置されている。その結果、１つのアレイ３ａ・３ｂ・３ｃ・３ｄには、含まれているメモリセルの数に応じて、例えばそれぞれ３２ＭＢｉｔ、６４ＭＢｉｔ、１２８ＭＢｉｔ、２５６ＭＢｉｔなどの容量を蓄積できる。
【００３６】
さらに、図１に示されているように、半導体メモリデバイス１は、複数（例えば４つ）のメモリセルアレイ３ａ・３ｂ・３ｃ・３ｄ（ここでは、メモリバンク０〜３）を備えている。メモリセルアレイ３ａ・３ｂ・３ｃ・３ｄは、それぞれほぼ同じ構造であって、半導体メモリデバイス１の領域の一面に均一に割り当てられており、中央メモリデバイス制御装置５によって、それぞれほぼ独立に制御される。したがって、例えば１２８ＭＢｉｔ、２５６ＭＢｉｔ、５１２ＭＢｉｔ、または１０２４ＭＢｉｔ（または１ＧＢｉｔ）を総計したメモリ容量が半導体メモリデバイス１の容量となる。
【００３７】
それぞれほぼ独立した複数のアレイ３ａ・３ｂ・３ｃ・３ｄを設けることによって、複数の異なるアレイ３ａ・３ｂ・３ｃ・３ｄに対して、対応する書き込みアクセスまたは読み込みアクセスを、並行もしくは時間的に重複して実行できる。
【００３８】
上記の（半導体メモリデバイス１、または中央メモリデバイス制御装置５のそれぞれに入力される）アドレスは、上記さらに他のアドレス部分の一部として、対応する数の（ここでは、例えば、２つの）ビット（「アレイ選択ビット」または「バンクアドレスビット」）を含んでおり、上記ビットは、データを格納または読み出す場合に、各所望のアレイ３ａ・３ｂ・３ｃ・３ｄにアクセスする。
【００３９】
以下でさらに詳しく説明する。例えば、図２に示されているように、アレイ３ａ・３ｂ・３ｃ・３ｄの各々は、ある特定の数（例としては、１０〜１００の間の数、特に２０〜７０の間の数であって、一例をあげれば３０〜４０の間の数、例えば３２個）のサブアレイ８ａ・８ｂ・８ｃ・８ｄ（「サブバンク」８ａ・８ｂ・８ｃ・８ｄ）を備えている。
【００４０】
サブアレイ８ａ・８ｂ・８ｃ・８ｄは、それぞれほぼ同じ構造であって、ほぼ長方形に形成されているとともに、それぞれ複数の行および列に隣り合って配置されたメモリセルを、ある特定の数だけそれぞれが備えている。
【００４１】
各２つのサブアレイ８ａ・８ｂ・８ｃ・８ｄ同士の間［および、サブアレイ８ａと（ここでは同様にほぼ長方形の）サブアレイ８ａに隣接する複号／データ増幅器領域１１との間］に、（ここでは同様にほぼ長方形の）センスアンプ領域１０ａ・１０ｂ・１０ｃ・１０ｄがそれぞれ設けられている。
【００４２】
センスアンプ領域１０ａ・１０ｂ・１０ｃ・１０ｄのそれぞれには、複数のセンスアンプが配置されている。対応するセンスアンプ（または、より正確に言えば、２つのそれぞれ異なるサブアレイ８ａ・８ｂ・８ｃ・８ｄ同士の間に位置しているセンスアンプ領域１０ｂ・１０ｃに配置されているセンスアンプ）は、２つのそれぞれ異なるサブアレイ８ａ・８ｂ・８ｃ・８ｄ（つまり、対応するセンスアンプ領域１０ｂ・１０ｃに直接隣接するサブアレイ８ａ・８ｂまたはサブアレイ８ｃ・８ｄなど）に割り当てられている。
【００４３】
上記（半導体メモリデバイス１または中央メモリデバイス制御装置５に入力される）アドレスは、従来の半導体メモリデバイスとは異なり、上記さらに他のアドレス部分のさらに他の部分として、対応する数（ここでは、例えば４つ）のビットＲＡ＜０：４＞（「サブアレイ選択ビット」または「サブアレイアドレスビット」）を含んでいる。上記ビットは、データを格納または読み出す場合に、（「アレイ選択ビット」または「バンクアドレスビット」によって指定されるアレイ３ａ・３ｂ・３ｃ・３ｄの範囲内において）各所望のサブアレイ８ａ・８ｂ・８ｃ・８ｄまたは各所望のサブバンク８ａ・８ｂ・８ｃ・８ｄのアドレスとしての役目を果たす。
【００４４】
それぞれほぼ独立した複数のサブアレイ８ａ・８ｂ・８ｃ・８ｄを備えることによって、以下でさらに詳しく説明するように、様々な複数のサブアレイ８ａ・８ｂ・８ｃ・８ｄに対して、対応するサブアレイ８ａ・８ｂ・８ｃ・８ｄが隣り合って位置していない、すなわち同じ１つのセンスアンプ領域１０ｂ・１０ｃに隣接していないということが確実となっている限り、対応する書き込みまたは読み込みアクセスを並行、または時間的に重複して実行できるようになる。ただし、センスアンプ領域１０ｂ・１０ｃのセンスアンプは、上述のように、それぞれ２つの対応するセンスアンプ領域１０ｂ・１０ｃに隣接するサブアレイ８ａ・８ｂ・８ｃ・８ｄに割り当てられており、すなわち、それぞれ２つの隣接するサブアレイ８ａ・８ｂ・８ｃ・８ｄのうちのそれぞれ１つのデータのみを特定の時点で読み出せるようになっている。
【００４５】
図１および図２から分かるように、各アレイ３ａ・３ｂ・３ｃ・３ｄは、アレイ制御装置６ａ・６ｂ・６ｃ・６ｄ（ＢＣまたは「バンクコントロール」）をそれぞれ備えている。アレイ制御装置６ａ・６ｂ・６ｃ・６ｄは、各アレイ３ａ・３ｂ・３ｃ・３ｄに対して別々に割り当てられており、ここでは同じくほぼ長方形になっている。また、アレイ制御装置６ａ・６ｂ・６ｃ・６ｄは、上述の複号／データ増幅器領域１１とサブアレイ制御領域７ａ・７ｂ・７ｃ・７ｄ（ＳＢＣまたは「サブバンクコントロール」）とに隣接して、各アレイ３ａ・３ｂ・３ｃ・３ｄの角の領域に配置されている。これについては後に詳述する。
【００４６】
図２では、サブアレイ制御領域７ａ・７ｂ・７ｃ・７ｄは、アレイ３ａ・３ｂ・３ｃ・３ｄの上述のサブアレイ８ａ・８ｂ・８ｃ・８ｄとセンスアンプ領域１０ａ・１０ｂ・１０ｃ・１０ｄとに隣接して配置されており、ほぼ長方形である。また、複数（ここでは例として、１０〜１００の間の数、特に２０〜７０の間の数であって、一例をあげれば３０〜４０の間の数、例えば３２個）のサブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄを備えている。サブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄは、アレイ３ａ・３ｂ・３ｃ・３ｄの上述のサブアレイ８ａ・８ｂ・８ｃ・８ｄのうち、特定の１つ（および、対応するサブアレイ８ａ・８ｂ・８ｃ・８ｄに隣接しているとともにサブアレイ８ａ・８ｂ・８ｃ・８ｄに割り当てられているそれぞれ２つのセンスアンプ領域１０ａ・１０ｂ・１０ｃ・１０ｄ）に個別に割り当てられている。
【００４７】
サブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄは、それぞれほぼ同じ構造であって、ほぼ長方形に設計されているとともに、各サブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄにそれぞれ個別に割り当てられているサブアレイ８ａ・８ｂ・８ｃ・８ｄのそれぞれ、およびサブアレイ８ａ・８ｂ・８ｃ・８ｄにそれぞれ割り当てられている２つのセンスアンプ領域１０ａ・１０ｂ・１０ｃ・１０ｄのそれぞれとに隣接して配置されている。
【００４８】
図２から分かるように、各サブアレイ８ａ・８ｂ・８ｃ・８ｄの範囲内には、（対応するサブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄから出る）複数のワード線１２がそれぞれ延びている（図２では、分かり易いように、１本のワード線のみ、すなわちワード線ＷＬのみを示す）。サブアレイ８ａ・８ｂ・８ｃ・８ｄごとに備えられているワード線１２の数は、例えば、各サブアレイ８ａ・８ｂ・８ｃ・８ｄにあるメモリセルの行の数［または、それぞれ複数（２、４、または８個）のビットを同時に読み出し／格納する場合などには、メモリセルの行の数に対応する分数（例えば、１／２、１／４、または、１／８）］に対応していてもよい。
【００４９】
個々のワード線１２は、等間隔でお互い並列に配置されている。（また、各サブアレイ８ａ・８ｂ・８ｃ・８ｄの外縁に対して並列して延びている）。
【００５０】
図２からさらに分かるように、（個別のアレイ３ａに対応する複号／データ増幅器領域１１から出て）ワード線１２に対して垂直に位置するとともに、個別のアレイ３ａに対応するサブアレイ８ａ・８ｂ・８ｃ・８ｄ（および、例えば、対応するサブアレイ８ａ・８ｂ・８ｃ・８ｄの間に位置するセンスアンプ領域１０ａ・１０ｂ・１０ｃ）を横切って、複数のデータ線１３ａ・１３ｂが延びている。（配線ＭＤＱ＜０：Ａ−１＞、例えばＡ＝６４）なお、図２では、分かり易いように、１本だけのＭＤＱ配線、すなわちＭＤＱ線１３ａのみを示す。
【００５１】
ＭＤＱ線１３ａ・１３ｂなどは、対応するアドレスのいかんを問わず、個別のアレイ３ａに含まれるあらゆるサブアレイ８ａ・８ｂ・８ｃ・８ｄに対応している。
【００５２】
個々のＭＤＱ線１３ａ・１３ｂは、等間隔でお互い並列して配置されている。
【００５３】
図３によれば、センスアンプ領域１０ａ・１０ｂに隣接して位置するサブアレイ８ａにあるワード線１２に対して並列するとともに、上述のＭＤＱ線１３ａ・１３ｂに直交するように、対応するアレイ３ａの各センスアンプ領域１０ａ・１０ｂ中にそれぞれ複数のデータ線１４・１５（ＬＤＱ線１４・１５）がさらに延びている。なお、図３では、分かり易いように、データ線１４・１５を２本だけ示す。
【００５４】
センスアンプ領域１０ａ・１０ｂごとに備えられているＬＤＱ線１４・１５の数［例えば、センスアンプ領域１０ａに備えられているさらなるデータ線ＬＤＱａ（データ線１５など）の数、およびセンスアンプ領域１０ｂに備えられているさらなるデータ線ＬＤＱｂ（データ線１４など）の数］などは、一般的には比較的少なくてもよい（例えば２または４本）。
【００５５】
ＬＤＱ線１４・１５の個々の（または部分的な）線の部分の長さは、だいたいセンスアンプ領域１０ａ・１０ｂの長さの特定の分数であってもよい［例えば、各センスアンプ領域の長さの約１／Ｍ（例えば、１／１６または１／３２）］。
【００５６】
特定のセンスアンプ領域１０ａ・１０ｂの個々のＬＤＱ線１４・１５は、等間隔でお互いに並列に配置されている。
【００５７】
図３からさらに分かるように、特定のセンサアンプ領域１０ａ・１０ｂに位置するＬＤＱ線１４・１５の全ては、対応するスイッチ１６ａ・１６ｂ（ＭＤＱスイッチ１６ａ・１６ｂ）を介して（ここでは、対応する制御線１７ａ・１７ｂを介して制御可能なトランジスタ１６ａ・１６ｂを介して）対応するセンスアンプ領域１０ａ・１０ｂ（または、対応するサブアレイ８ａ）に割り当てられているＭＤＱ線１３ａ・１３ｂと接続されている。
【００５８】
対応するスイッチ１６ａ・１６ｂが閉じているか、または開いているかに応じて（または、ここではスイッチとして使用される対応するトランジスタ１６ａ・１６ｂが、対応する制御線１７ａ・１７ｂに印加される制御信号の状態に応じて伝導状態であるか、もしくは非伝導状態であるかに応じて）対応するＬＤＱ線１４・１５が、ＬＤＱ線１４・１５に対して割り当てられているＭＤＱ線１３ａ・１３ｂと伝導性接続されるか、またはＭＤＱ線１３ａ・１３ｂから電気的に切断される。
【００５９】
図２から分かるように、個々のアレイ３ａの対応する複号／データ増幅器領域１１から出て、個々のアレイ３ａの全てのサブアレイ８ａ・８ｂ・８ｃ・８ｄ（および、対応するサブアレイ８ａ・８ｂ・８ｃ・８ｄの間にあるセンスアンプ領域１０ａ・１０ｂ・１０ｃ）を通って、複数のデータ選択線または列選択線１８（ＣＳＬ線１８）が延びている。なお、図２では、分かり易いように、１本のＣＳＬ線のみ、すなわちＣＳＬ線１８のみを示す。
【００６０】
ＣＳＬ線１８は、ＭＤＱ線１３ａ・１３ｂに対して並列に延びいるとともに、ワード線１２とＬＤＱ線１４・１５とに対して垂直に延びている。個々のＣＳＬ線１８は、等間隔で（および、だいたい各サブアレイ８ａ・８ｂ・８ｃ・８ｄまたは読み込み増幅器領域１０ａ・１０ｂ・１０ｃの全ての領域上に延びて）お互いに並列に配置されている。
【００６１】
ＣＳＬ線１８の数Ｂは、個々のアレイ３ａにあるメモリセルの列の数またはサブアレイ８ａ・８ｂ・８ｃ・８ｄの数に対応していてもよい［または、それぞれ複数（例えば、２、４、または、８）ビットを同時に読み出す／格納する場合には、その分数（例えば、１／２、１／４、または１／８）であってもよい］。
【００６２】
上記の例では、例えば、Ｂ＝２０４８のＣＳＬ線１８が備えられていてもよい。
【００６３】
中央メモリデバイス制御装置５（「メモリ制御装置」）は、図１に例示するように、外部のピンを介してＤＲＡＭ半導体メモリ装置１と通信可能な、別個の半導体デバイスとして形成されていてもよい。
【００６４】
あるいは、中央メモリデバイス制御装置５は、上述のメモリセルアレイ３ａ・３ｂ・３ｃ・３ｄ（メモリバンク０〜３）などのように、例えば、同じ１つのチップ１上に配置されていてもよい。
【００６５】
書き込みアクセス、または読み込みアクセスを実行するために、ここに示す実施形態では、所定の特別な命令手順を実行する。
【００６６】
つまり、例えば図４に示すように、まず、ワード線活性化命令またはサブアレイ活性化命令［活性化命令（ＡＣＴ）］によって、対応するワード線１２、またはメモリセルの行を活性化する。なお、上記ワード線１２、またはメモリセルの行は、上述のアドレス（特に上述の「アレイ選択ビット」または「バンクアドレスビット」）によって決定された特定のアレイ３ａ・３ｂ・３ｃ・３ｄの上述のアドレス（特に、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」）によって決定された特定のサブアレイ８ａ・８ｂ・８ｃ・８ｄに割り当てられているものである（また、上述のアドレス、特に各行アドレスによっても規定されるものである）。
【００６７】
例えば、図１に示すように、それぞれアドレス指定されるアレイ３ａ・３ｂ・３ｃ・３ｄ（または、アレイ３ａ・３ｂ・３ｃ・３ｄのアレイ制御装置６ａ・６ｂ・６ｃ・６ｄ）［あるいは、例えば半導体メモリデバイス１の全てのアレイ３ａ・３ｂ・３ｃ・３ｄ（または、アレイ制御装置６ａ・６ｂ・６ｃ・６ｄ）］に割り当てられている制御線４ａ・４ｂ・４ｃ・４ｄを介して、中央メモリデバイス制御装置５から、対応するワード線命令またはサブアレイ活性化信号（ＡＣＴ信号）（および、例えば同時に上述のアドレス）を送信することによって実行される。
【００６８】
上記アドレス、特に上記行アドレス（および／または列アドレス、および／または「アレイ選択ビット」もしくは「バンクアドレスビット」、および／または「サブアレイ選択ビット」もしく「サブバンクアドレスビット」）は、局所的なメモリ装置（各アレイ３ａ・３ｂ・３ｃ・３ｄ中または近接した場所に位置しており、各アレイ３ａ・３ｂ・３ｃ・３ｄに割り当てられている）に一時的に格納、および／または特に行アドレスは、さらに他のメモリ装置（サブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄ中または近接した場所に位置しており、サブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄに割り当てられている）に格納されている（例えば、中央メモリデバイス制御装置５の中または近接した場所に位置しているとともに、中央メモリデバイス制御装置５に割り当てられている中央メモリ装置に一時的に格納されている上記アドレス、特に行アドレスは、以下に説明することの結果、省くことができる、または省くべきである）。
【００６９】
既述のように、従来用いられていたアドレスに対して、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」の周囲に広がったアドレスを使用することにより、本実施の形態では、複数の対応する（連続する）ワード線活性化命令信号またはサブアレイ活性化命令信号（ＡＣＴ信号）を、（例えば、順次、特に、例えば、クロック信号ＣＬＫの前後に連続するクロックで）各アレイ３ａ・３ｂ・３ｃ・３ｄに出力することにより、（同じ１つのアレイ３ａ・３ｂ・３ｃ・３ｄの異なるサブアレイ８ａ・８ｂ・８ｃ・８ｄにある）複数のワード線１２、または、同じ１つのアレイ３ａ・３ｂ・３ｃ・３ｄの複数の異なるサブアレイ８ａ・８ｂ・８ｃ・８ｄを、活性化状態にし、並行して活性化状態にしておく（その結果、同じ１つのアレイ３ａ・３ｂ・３ｃ・３ｄでは、複数の（例えば、２、４または１０を上回る）サブアレイ８ａ・８ｂ・８ｃ・８ｄまたは対応するワード線が、同時に活性化状態になっている）。
【００７０】
上述のように、各アレイ３ａ・３ｂ・３ｃ・３ｄのセンスアンプ領域１０ａ・１０ｂ・１０ｃ・１０ｄの各々には、複数のセンスアンプが配置されている。対応するセンスアンプ（または、より正確には、異なる２つのサブアレイ８ａ・８ｂ・８ｃ・８ｄの間にそれぞれ位置するセンスアンプ領域１０ｂ・１０ｃに配置されているセンスアンプ）は、それぞれ異なる２つのサブアレイ８ａ・８ｂ・８ｃ・８ｄに（つまり、例えば対応するセンスアンプ領域１０ｂ・１０ｃに隣接するサブアレイ８ａ・８ｂまたは８ｃ・８ｄに）割り当てられている。
【００７１】
したがって、（例えば、中央メモリデバイス制御装置５によって）同じ１つのセンスアンプ領域１０ｂ・１０ｃに隣接する２つの異なるサブアレイ８ａ・８ｂに割り当てられている複数のワード線１２、または同じ１つのセンスアンプ領域１０ｂ・１０ｃに隣接するサブアレイ８ａ・８ｂは、並行もしくは同時に活性化されない［しかし、多くともそれぞれ１つおきのサブアレイ８ａ・８ｃ（例えば、ここでは多くとも１６個のサブアレイ８ａ・８ｃまたは、多くともそれぞれ１つおきのサブアレイ８ａ・８ｃ）のワード線だけがそれぞれ活性化される］ということを確実にする必要がある。
【００７２】
上述のワード線活性化命令信号またはサブアレイ活性化命令信号（ＡＣＴ信号）の受信に反応して、各アレイ３ａ・３ｂ・３ｃ・３ｄにそれぞれ別個に設けられた、各ＡＣＴ命令信号を受信する各アレイ制御装置６ａ・６ｂ・６ｃ・６ｄ（あるいは対応するサブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄ）によって、各行アドレスにより規定されている各行の、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」によって規定されるサブアレイ８ａ・８ｂ中に配置されているメモリセルに格納されたデータ値が、各読み込み増幅器領域１０ａ・１０ｂの対応するワード線に割り当てられているセンスアンプによって読み出され始める（ワード線の「活性化された状態」）。あるいは上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」によって規定されるサブアレイ８ａ・８ｂの全てのメモリセルに格納された全てのデータ値が、各センスアンプ領域１０ａ・１０ｂの対応するワード線に割り当てられているセンスアンプによって読み出され始める（サブアレイ８ａ・８ｂの「活性化された状態」）。
【００７３】
以下でより詳しく説明されるように、このワード線またはこのサブアレイは、上述のように活性化されたワード線のサブアレイ８ａ・８ｂ（または、活性化されたサブアレイ８ａ・８ｂ）と同一のセンスアンプ領域１０ｂ・１０ｃに隣接している、さらに他のサブアレイ８ａ・８ｂのさらに他のワード線（または、さらに他のサブアレイ８ａ・８ｂ）に対するアクセスが実行されるまでは活性化状態のままになっている。
【００７４】
言い換えれば、ワード線またはサブアレイ８ａ・８ｂは、同じワード線に対して、または同じ１つのサブアレイ８ａ・８ｂに割り当てられているワード線に対して、遅れてアクセスが実行されたほうがよい場合、もしくは上記活性化されたワード線または上記活性化されたサブアレイ８ａ・８ｂと同じアレイ３ａ・３ｂ・３ｃ・３ｄに配置されているが、上記活性化されたサブアレイ８ａ・８ｂ（または、上述のように活性化されたワード線のサブアレイ８ａ・８ｂ）と同一のセンスアンプ領域１０ｂ・１０ｃに隣接してはいないサブアレイ８ａ・８ｂにあるワード線に対して、他のアレイ３ａ・３ｂ・３ｃ・３ｄのワード線に対するアクセスが実行された場合には、上記活性化状態のままにしておいてもよい。
【００７５】
ワード線またはサブアレイ８ａ・８ｂが上記活性化状態になっている限り、半導体デバイス１の中央メモリデバイス制御装置５は、対応するワード線不活性化命令信号またはサブアレイ不活性化命令信号（プレチャージまたはＰＲＥ命令信号）を送信しない。なお、上記ワード線不活性化命令信号またはサブアレイ不活性化命令信号は、不活性化されるワード線または不活性化されるサブアレイに対応するアドレスによって性格付けられるものである。
【００７６】
図４から分かるように、例えば、上記ワード線活性化命令信号またはサブアレイ活性化命令信号（ＡＣＴ信号）が送信された時点での（または、安定して印加されていた時点での）クロックＣＬＫ１（または、立ち上がりクロックエッジ２１）の直後のクロックＣＬＫ２で、中央メモリデバイス制御装置５から、それぞれアドレスが指定されているアレイ３ａ・３ｂ・３ｃ・３ｄ（または、アレイ３ａ・３ｂ・３ｃ・３ｄのアレイ制御装置６ａ・６ｂ・６ｃ・６ｄ）［あるいは、例えば半導体メモリデバイス１の全てのアレイ３ａ・３ｂ・３ｃ・３ｄ（または、アレイ制御装置６ａ・６ｂ・６ｃ・６ｄ）］に割り当てられている制御線を介して、対応する読み込み命令信号または書き込み命令信号［読み込み（ＲＤ）または書き込み（ＷＴ）命令信号］が送信される［上記命令信号（ここでは、例えば、サブアレイ８ａにアドレス指定する「ＲＤ８ａ」信号）は、立ち上がりクロックエッジ２１の直後の立ち上がりクロックエッジ２２で、対応する制御線に安定して印加される］。
【００７７】
読み込み命令信号または書き込み命令信号［読み込み（ＲＤ）または書き込み（ＷＴ）命令信号］とともに、中央メモリデバイス制御装置５（あるいはアレイ制御装置６ａまたはサブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄ）から、上述の「サブアレイ選択ビット」および／または列アドレスが送出される（または、上述のメモリ装置から読み出される）。
【００７８】
上述の読み込みまたは書き込み命令信号［読み込み（ＲＤ）または書き込み（ＷＴ）命令信号］の受信に反応して、各アレイ３ａ・３ｂ・３ｃ・３ｄに対して別々に設けられた、各ＲＤ（またはＷＴ）命令信号を受信する各アレイ制御装置６ａ・６ｂ・６ｃ・６ｄ（あるいは対応するサブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄ）によって、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」によって規定されるセンスアンプ領域１０ａ（または、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」によって規定されるサブアレイ８ａに割り当てられているセンスアンプ領域１０ａ）の列アドレスによって規定されているＭＤＱスイッチ１６ａ（あるいは全てのＭＤＱスイッチ１６ａ）が、（例えば、対応する制御信号を対応する制御線１７ａに印加することによって）閉鎖状態または伝導状態に切り替えられる（すなわち活性化される）。
【００７９】
その結果、対応するＬＤＱ線１５は、割り当てられているＭＤＱ線１３ａ・１３ｂと伝導性接続される（すなわち、活性化される）。
【００８０】
対応するＭＤＱスイッチ１６ａを比較的早期に活性化することにより、信号遅延時間が比較的大きい場合でも、対応するＭＤＱスイッチ１６ａは、適時、すなわち遅くとも次のクロックＣＬＫ３（または、次の立ち上がりクロックエッジ２３）までは、上述の閉鎖状態または伝導状態であるということが保証される（例えば、ＭＤＱ１６ａの図４に記載の（第１）状態変化３１を参照）。
【００８１】
対応するアレイ３ａ・３ｂ・３ｄ・３ｄにおいて、先行するサイクルから、（上述の新しく活性化される上記ＭＤＱスイッチ１６ａとは異なる）１つまたは複数のＭＤＱスイッチが活性化され続けている場合は、新しく活性化される上記ＭＤＱスイッチ１６ａが活性化されると同時に、上記１つまたは複数のＭＤＱスイッチを不活性化する。すなわち、上記１つまたは複数のＭＤＱスイッチは、例えば対応する制御信号を、対応する不活性化されるＭＤＱスイッチに接続されている制御線に印加することによって、（例えば、同じく対応するアレイ制御装置６ａ・６ｂ・６ｃ・６ｄ（あるいは、対応するサブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄ）によって再度制御されることによって）開放状態、または閉鎖状態に切り替えられる。
【００８２】
次に、例えば、上記読み込みまたは書き込み命令信号［書き込み（ＲＤ）または書き込み（ＷＴ）命令信号］が送信された時点での（または、安定して印加されていた時点での）クロックＣＬＫ２（または、立ち上がりクロックエッジ２２）の直後のクロックＣＬＫ３で、対応するアレイ制御装置６ａ・６ｂ・６ｃ・６ｄ（あるいは、対応するサブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄ）により、対応する列アドレスによって正確に特定された、対応するＣＳＬ線１８に対応する制御信号が出力され始める。（例えば、図４に記載の対応する信号の状態変化４１を参照）。上記制御信号によって（および、場合によっては、対応する局部的なメモリ装置に一時的に格納された行アドレスによって）アドレス指定されたセンスアンプは、予め読み出された上記対応するデータを、対応して出力する（または、上記対応するデータを、対応するメモリセルへ書き込む）。
【００８３】
対応するセンスアンプから出力されたデータは、対応するＬＤＱ線１５に入力され、対応する（上述したように閉鎖されている）ＭＤＱスイッチ１６ａ、および対応するＭＤＱ線を介して、上記複号／データ増幅器領域１１へ転送される。上記データ（またはそれぞれ対応するデータ信号）は、上記複号／データ増幅器領域１１において、場合によってはさらに増幅されてもよく、その上、半導体メモリデバイス１の対応するデータピンに出力されてもよい。
【００８４】
例えば、対応するＡＣＴ信号によって（上述したように対応して）既に活性化されているさらに他のサブアレイ（例えば、サブアレイ８ｃ）が、遅れてアクセスされたほうがよい場合、例えば図４から分かるように、中央メモリデバイス制御装置５からすぐに（ここではクロックＣＬＫ４で）それぞれアドレスが指定されているアレイ３ａ・３ｂ・３ｃ・３ｄ（または、アレイ３ａ・３ｂ・３ｃ・３ｄのアレイ制御装置６ａ・６ｂ・６ｃ・６ｄ）［あるいは、例えば半導体メモリデバイス１の全てのアレイ３ａ・３ｂ・３ｃ・３ｄ（または、アレイ制御装置６ａ・６ｂ・６ｃ・６ｄ）］に割り当てられている制御線を介して、対応する読み込みまたは書き込み命令信号［読み込み（ＲＤ）または書き込み（ＷＴ）命令信号］が送信される［上記命令信号（ここでは、例えばサブアレイ８ｃアドレス指定する「ＲＤ８ｃ」信号）は、対応する立ち上がりクロックエッジＣＬＫ２４で、対応する制御線に安定して印加されている］。
【００８５】
読み込み命令信号または書き込み命令信号［読み込み（ＲＤ）または書き込み（ＷＴ）命令信号］とともに、中央メモリデバイス制御装置５から、対応するアドレス、特に、対応する「アレイ選択ビット」および「サブアレイ選択ビット」、行アドレスならびに列アドレスなどが出力される。
【００８６】
上記読み込みまたは書き込み命令信号［読み込み（ＲＤ）または書き込み（ＷＴ）命令信号］の受信に反応して、各アレイ３ａ・３ｂ・３ｃ・３ｄに対して別々に設けられた、各ＲＤ（またはＷＴ）命令信号を受信する各アレイ制御装置６ａ・６ｂ・６ｃ・６ｄ（あるいは、対応するサブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄ）によって、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」によって規定されるセンスアンプ領域１０ｃ（または、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」によって規定されるサブアレイ８ｃに割り当てられているセンサアンプ領域１０ｃ）の列アドレスによって規定されているＭＤＱスイッチ（あるいは、全てのＭＤＱスイッチ）が、（例えば、対応する制御信号を対応する制御線に印加することにより）閉鎖状態または伝導状態に切り替えられる（すなわち活性化される）。
【００８７】
その結果、対応するＬＤＱ線１５は、割り当てられているＭＤＱ線１３ａ・１３ｂと伝導性接続される（すなわち、活性化される）。（例えば、図４に記載の対応するＭＤＱスイッチの状態変化３３を参照）。
【００８８】
対応するアレイ３ａ・３ｂ・３ｄ・３ｄにおいて、先行するサイクルから、（上述の新しく活性化される上記ＭＤＱスイッチとは異なる）１つまたは複数のＭＤＱスイッチ（ここでは、例えばスイッチ１６ａ）が活性化され続けている場合は、新しく活性化される上記ＭＤＱスイッチが活性化されると同時に、上記１つまたは複数のＭＤＱスイッチを不活性化する。すなわち、上記１つまたは複数のＭＤＱスイッチは、例えば対応する制御信号を、不活性化される対応するＭＤＱスイッチ１６ａに接続されている制御線１７ａに印加することによって、（例えば、同じく対応するアレイ制御装置６ａ・６ｂ・６ｃ・６ｄ（あるいは、対応するサブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄ）によって再度制御されることによって）、開放状態または閉鎖状態に切り替えられる［例えば、図４に記載の対応するスイッチ１６ａの（第２）状態変化３２を参照］。
【００８９】
次に、例えば、上記読み込みまたは書き込み命令信号［書き込み（ＲＤ）または書き込み（ＷＴ）命令信号］が送信された時点（または、安定して印加されていた時点）でのクロックＣＬＫ４（または、立ち上がりクロックエッジ２４）の直後のクロックＣＬＫ５で、対応するアレイ制御装置６ａ・６ｂ・６ｃ・６ｄ（あるいは、対応するサブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄ）により、上述のメモリ装置に格納された対応する列アドレスによって正確に特定された、対応するＣＳＬ線１８に対応する制御信号が出力され始める。（例えば、図４に記載の対応する信号の状態変化５１を参照）。上記制御信号によって（および、場合によっては、対応する局部的なメモリ装置に一時的に格納された行アドレスによって）アドレス指定されたセンスアンプは、予め読み出された上記対応するデータを、対応して出力する（または、上記対応するデータを、対応するメモリセルへ書き込む）。
【００９０】
対応するセンスアンプから出力されたデータは、対応するＬＤＱ線１５に入力され、対応する（上述したように閉鎖されている）ＭＤＱスイッチ、および対応するＭＤＱ線を介して、上記復号／データ増幅領域１１へ転送される。上記データ（または対応するデータ信号）は、上記復号／データ増幅領域１１において、場合によっては増幅されてもよく、その上、半導体メモリデバイス１の対応するデータピンに出力されてもよい。
【００９１】
最後にアクセスされたサブアレイ８ｃの存在する同じアレイ３ａにおいて、他のサブアレイにアクセスせず最後にアクセスされたサブアレイ８ｃに再びアクセスしたほうがよい場合は、例えば図４から分かるように、直ぐに（ここではクロックＣＬＫ７で）中央メモリデバイス制御装置５から、それぞれアクセスされるアレイ３ａ・３ｂ・３ｃ・３ｄ（または、アレイ３ａ・３ｂ・３ｃ・３ｄのアレイ制御装置６ａ・６ｂ・６ｃ・６ｄ）［あるいは、例えば半導体メモリデバイス１の全てのアレイ３ａ・３ｂ・３ｃ・３ｄ（または、アレイ制御装置６ａ・６ｂ・６ｃ・６ｄ）］に割り当てられている制御装置を介して、対応する読み込みまたは書き込み命令信号［読み込み（ＲＤ）または書き込み（ＷＴ）命令信号］が送信される［上記命令信号（ここでは、例えば、同じ１つの（既に最後にアクセスされた）サブアレイ８ｃにアドレス指定する「ＲＤ８ｃ」信号］は、対応するクロックエッジ２５で、対応する制御線に安定して印加されている］。
【００９２】
読み込み命令信号または書き込み命令信号［読み込み（ＲＤ）または書き込み（ＷＴ）命令信号］とともに、中央メモリデバイス制御装置５から、対応するアドレス、特に、対応する「アレイ選択ビット」および「サブアレイ選択ビット」、行アドレスならびに列アドレスなどが出力される。
【００９３】
先行するアクセスによって、上述の「サブアレイ選択ビット」すなわち「サブバンクアドレスビット」によって規定されるセンスアンプ領域１０ｃ（または、上述の「サブアレイ選択ビット」または「サブバンクアドレスビット」によって規定されるサブアレイ８ｃに割り当てられているセンスアンプ領域１０ｃ）の列アドレスによって規定されているＭＤＱスイッチ（あるいは、全てのＭＤＱスイッチ）が既に閉鎖状態または伝導状態に切り替えられている（すなわち活性化されている）ので、すぐに（すなわち、読み込み命令信号または書き込み命令信号（ここでは、信号ＲＤ８ｃ’）が送信されたのと同じ時点のクロックＣＬＫ７で）、対応するアレイ制御装置６ａ・６ｂ・６ｃ・６ｄ（あるいは、対応するサブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄ）により、対応する列アドレスによって正確に特定された、対応するＣＳＬ線１８に対応する制御信号が出力され始める（例えば、図４に示す対応する信号の状態変化５２を参照）。上記制御信号によって（および、行アドレスによって）アドレス指定されたセンスアンプは、予め読み出された上記対応するデータを、対応して出力する（または、上記対応するデータを、対応するメモリセルへ書き込む）。
【００９４】
あるいは、対応する読み込み（ＲＤ）または書き込み（ＷＴ）命令信号（ここでは、ＲＤ８ｃ’信号）に反応して出力された制御信号は、ＲＤ８ａ信号およびＲＤ８ｃ信号についてこれより前に説明したのと同様に、１クロック後に（ここではクロックＣＬＫ８で）初めて出力されてもよい（例えば、対応する信号の状態変化５３を破線で示した図４を参照）。その結果、このようにしてアドレス指定されたセンスアンプは、予め読み出された対応するデータを、これより前に説明した場合よりも１クロック後に、対応して出力する（または、対応するデータは、１クロック後に、対応するメモリセルへ書き込まれる）。
【００９５】
対応するセンスアンプから出力されたデータは、対応するＬＤＱ線１５に入力され、対応する（上述したように閉鎖されている）ＭＤＱスイッチ、および対応するＭＤＱ線を介して、上記復号／データ増幅器領域１１へ転送される。上記データ（または対応するデータ信号）は、上記復号／データ増幅器領域１１において、場合によってはさらに増幅されてもよく、その上、半導体メモリデバイス１の対応するデータピンに出力されてもよい。
【００９６】
既に活性化されたサブアレイ８ａ・８ｂ（または、既に活性化されたワード線のサブアレイ８ａ・８ｂ）と同一のセンスアンプ領域１０ｂ・１０ｃに隣接しているサブアレイ８ａ・８ｂのワード線またはサブアレイ８ａ・８ｂにアクセスしたほうがよい場合だけ、活性化された対応するサブアレイ８ａ・８ｂは、（未だ活性化されていない）対応するワード線、または（未だ活性化されていない）対応するサブアレイへの対応するアクセスの前に、不活性化される必要がある。
【００９７】
このことは、例えば図１から分かるように、中央メモリデバイス制御装置５からそれぞれアドレス指定されるアレイ３ａ・３ｂ・３ｃ・３ｄ（または、アレイ３ａ・３ｂ・３ｃ・３ｄのアレイ制御装置６ａ・６ｂ・６ｃ・６ｄ）［あるいは、半導体メモリデバイス１の全てのアレイ３ａ・３ｂ・３ｃ・３ｄ（または、アレイ制御装置６ａ・６ｂ・６ｃ・６ｄ）］に割り当てられている制御線４ａ・４ｂ・４ｃ・４ｄを介して、対応するワード線不活性化命令信号またはサブアレイ不活性化命令信号（ＰＲＥ信号またはプレチャージ信号）が送信されることにより行われる［および、例えば同時に、対応するアドレス、特に、不活性化されるサブアレイ８ａ・８ｂに対して特定の「サブアレイ選択ビット」または「サブバンクアドレスビット」{および、対応するアレイ３ａ・３ｂを特定する「アレイ選択ビット」または「バンクアドレスビット」（または、場合によっては、不活性化されるワード線に特定の行アドレスなど）}］が送信されることにより行われる）。
【００９８】
対応するワード線不活性化命令信号またはサブアレイ不活性化命令信号（ＰＲＥ信号）の受信に反応して、対応するアレイ制御装置６ａ・６ｂ・６ｃ・６ｄ（あるいは、対応するサブアレイ制御装置９ａ・９ｂ・９ｃ・９ｄ）によって、対応するワード線（または、対応するサブアレイ８ａ・８ｂ）が不活性化される。その結果、サブアレイ８ａ・８ｂの対応するワード線、または現在不活性化されているサブアレイ８ａ・８ｂと同一のセンスアンプ領域１０ｂ・１０ｃにそれぞれ隣接するサブアレイ８ａ・８ｂを、次のクロックに続くワード線活性化命令またはサブアレイ活性化命令［活性化命令（ＡＣＴ）］、および対応するサブアレイ８ａ・８ｂへのアドレス指定に対して準備させ始める。
【図面の簡単な説明】
【００９９】
【図１】複数のアレイを有する半導体メモリデバイス、および本発明の実施形態におけるメモリデバイス制御装置を示す概略図である。
【図２】図１に示す半導体メモリデバイスのアレイのうちの１つの断面を詳しく示す図である。
【図３】図２に示す上記アレイの断面の一部を詳しく示す図である。
【図４】図１、図２および図３に示すアレイ／サブアレイを制御する場合に使用される信号の概略的なタイミンググラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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