(57)【要約】【課題】額縁サイズの拡大を抑制しつつスキャンの途中停止を行うことのできるゲートドライバ（タッチパネルを備えた表示装置用のゲートドライバ）を実現する。【解決手段】各単位回路には、フレーム期間の終了の際にオンレベルとなるクリア信号ＣＬＲがゲート端子に与えられ、電荷保持ノードＮ１にドレイン端子が接続され、オフレベルの電位がソース端子に与えられる薄膜トランジスタ（第１の安定化トランジスタ）Ｔ６が設けられる。ここで、薄膜トランジスタＴ６のゲート長を他の電荷保持ノードターンオフトランジスタのゲート長よりも長くする。あるいは、薄膜トランジスタＴ６についてはマルチゲート構造を採用し、他の電荷保持ノードターンオフトランジスタについてはシングルゲート構造を採用する。【選択図】図１
2019090927.tif 000002
【特許請求の範囲】
【請求項１】
タッチパネルを備えた表示装置の表示部に配設された複数の走査信号線を駆動するための走査信号線駆動回路であって、
複数のクロック信号に基づいて動作する、それぞれが複数のトランジスタを含みかつ対応する走査信号線に接続された複数の単位回路からなるシフトレジスタを備え、
前記タッチパネルに対するタッチ位置を検出するためにフレーム期間中に設けられた休止期間には、前記複数のクロック信号のクロック動作が停止し、
各単位回路は、
対応する走査信号線にオンレベルの走査信号を出力するために電荷を保持するための電荷保持ノードと、
前記電荷保持ノードにゲート端子が接続され、対応する走査信号線にソース端子が接続された出力制御トランジスタと、
ゲート端子の電位に応じて前記電荷保持ノードの電位をオフレベルに向けて変化させるための複数の電荷保持ノードターンオフトランジスタと
を含み、
前記複数の電荷保持ノードターンオフトランジスタは、フレーム期間の終了の際にオンレベルとなるクリア信号がゲート端子に与えられ、前記電荷保持ノードにドレイン端子が接続され、オフレベルの電位がソース端子に与えられる第１の安定化トランジスタを含み、
前記第１の安定化トランジスタのゲート長は、各単位回路に含まれる前記複数の電荷保持ノードターンオフトランジスタのうちの前記第１の安定化トランジスタ以外のトランジスタのゲート長よりも長いことを特徴とする、走査信号線駆動回路。
【請求項２】
前記複数の電荷保持ノードターンオフトランジスタは、後続の単位回路から出力された走査信号がゲート端子に与えられ、前記電荷保持ノードにドレイン端子が接続され、オフレベルの電位がソース端子に与えられる第２の安定化トランジスタを含み、
前記第１の安定化トランジスタのゲート長は、前記第２の安定化トランジスタのゲート長よりも長いことを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項３】
前記複数の電荷保持ノードターンオフトランジスタは、前記電荷保持ノードの電位がオフレベルになっていれば電位がオンレベルとなるように制御される安定化ノードにゲート端子が接続され、前記電荷保持ノードにドレイン端子が接続され、オフレベルの電位がソース端子に与えられる第３の安定化トランジスタを含み、
前記第１の安定化トランジスタのゲート長は、前記第３の安定化トランジスタのゲート長よりも長いことを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項４】
前記出力制御トランジスタのドレイン端子には、前記複数のクロック信号の１つが与えられることを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項５】
前記休止期間において前記表示部に設けられた共通電極にタッチ位置検出用の駆動信号が与えられている期間中、前記クリア信号の波形および前記オフレベルの電位を供給する電圧信号の波形が前記タッチ位置検出用の駆動信号の波形と同じように変化することを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項６】
前記休止期間が１フレーム期間中に複数回設けられることを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項７】
前記複数のトランジスタのチャネル層は、酸化物半導体を用いて形成されていることを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項８】
請求項１に記載の走査信号線駆動回路を備えたことを特徴とする、表示装置。
【請求項９】
タッチパネルを備えた表示装置の表示部に配設された複数の走査信号線を駆動するための走査信号線駆動回路であって、
複数のクロック信号に基づいて動作する、それぞれが複数のトランジスタを含みかつ対応する走査信号線に接続された複数の単位回路からなるシフトレジスタを備え、
前記タッチパネルに対するタッチ位置を検出するためにフレーム期間中に設けられた休止期間には、前記複数のクロック信号のクロック動作が停止し、
各単位回路は、
対応する走査信号線にオンレベルの走査信号を出力するために電荷を保持するための電荷保持ノードと、
前記電荷保持ノードにゲート端子が接続され、対応する走査信号線にソース端子が接続された出力制御トランジスタと、
ゲート端子の電位に応じて前記電荷保持ノードの電位をオフレベルに向けて変化させるための複数の電荷保持ノードターンオフトランジスタと
を含み、
前記複数の電荷保持ノードターンオフトランジスタは、フレーム期間の終了の際にオンレベルとなるクリア信号がゲート端子に与えられ、前記電荷保持ノードにドレイン端子が接続され、オフレベルの電位がソース端子に与えられる第１の安定化トランジスタを含み、
各単位回路において、前記第１の安定化トランジスタはマルチゲート構造を有し、前記複数の電荷保持ノードターンオフトランジスタのうちの前記第１の安定化トランジスタ以外のトランジスタはシングルゲート構造を有することを特徴とする、走査信号線駆動回路。
【請求項１０】
請求項９に記載の走査信号線駆動回路を備えたことを特徴とする、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
以下の開示は、表示装置の表示部に配設されたゲートバスライン（走査信号線）を駆動する走査信号線駆動回路に関し、特に、タッチパネルを備えた表示装置に設けられる走査信号線駆動回路に関する。
【背景技術】
【０００２】
従来より、複数本のソースバスライン（映像信号線）および複数本のゲートバスライン（走査信号線）を含む表示部を備えたアクティブマトリクス型の液晶表示装置が知られている。このような液晶表示装置に関し、従来、ゲートバスラインを駆動するためのゲートドライバ（走査信号線駆動回路）は、液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかしながら、近年、狭額縁化を図るために、液晶パネルを構成する２枚のガラス基板のうちの一方の基板であるＴＦＴ基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」と呼ばれている。
【０００３】
アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースバスラインと、複数本のゲートバスラインと、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述したゲートドライバと、ソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。
【０００４】
画素電圧値を示す映像信号はソースバスラインによって伝達される。しかしながら、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。そして、シフトレジスタの各段から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。
【０００５】
なお、本明細書においては、シフトレジスタの各段（繰り返し単位）を構成する回路のことを「単位回路」という。また、１行目のゲートバスラインから最終行目のゲートバスラインまでを１本ずつ順次に選択することを単に「スキャン」といい、１行目から最終行目までの途中でスキャンを停止することを「スキャンの途中停止」という。さらに、スキャンが停止されている期間のことを「休止期間」という。
【０００６】
図３４は、モノリシックゲートドライバを構成するシフトレジスタ内の従来の単位回路の一構成例を示す回路図である。図３４から把握されるように、単位回路はキャパシタと複数の薄膜トランジスタとによって構成されている。図３４に示す単位回路では、セット信号Ｓがローレベルからハイレベルに変化すると、プリチャージによってノードＮ１の電位が上昇する（ノードＮ１に所望量の電荷が保持される）。このようにノードＮ１がプリチャージされた状態のときに入力クロック信号ＣＫｉｎがローレベルからハイレベルに変化すると、ノードＮ１の電位が大きく上昇し、出力信号（走査信号）Ｇがハイレベルとなる。これにより、この単位回路に接続されたゲートバスラインが選択状態となる。以上のような動作がシフトレジスタの１段目から最終段目まで順次に行われることにより、表示部に設けられている複数本のゲートバスラインが所定期間ずつ順次に選択状態となる。なお、本明細書では、上述のノードＮ１のように該当の単位回路に接続されたゲートバスラインにハイレベル（オンレベル）の走査信号を出力するために電荷を保持するためのノードのことを「電荷保持ノード」という。また、図３４におけるノードＮ２のように電荷保持ノードの電位を制御するためのノードのことを「安定化ノード」という。
【０００７】
ところが、単位回路内の薄膜トランジスタの閾値電圧が低い場合、薄膜トランジスタがオフ状態である時に生じるリーク電流（オフリーク）が大きくなることがある。そのようなリーク電流が大きくなると、ゲートドライバの動作が不安定となり、異常動作が引き起こされる。
【０００８】
そこで、特開２００８−１４０４８９号公報には、オフリークに起因するシフトレジスタの誤動作を防止するために単位回路を構成する複数のトランジスタのうちの一部のトランジスタにデュアルゲート構造を採用することが記載されている。なお、シフトレジスタの動作の安定化に関する内容については、例えば、特開２００８−１４０４９０号公報、特開２００２−５５６４４号公報、特開平９−６４３７５号公報にも記載されている。また、タッチパネルを備えた表示装置については、例えば特開２０１４−１６４３２７号公報に記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１４０４８９号公報
【特許文献２】特開２００８−１４０４９０号公報
【特許文献３】特開２００２−５５６４４号公報
【特許文献４】特開平９−６４３７５号公報
【特許文献５】特開２０１４−１６４３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、液晶表示装置等の表示装置に関し、近年、指やペンなどによるタッチ位置を検出するタッチパネル機能が搭載されることが多くなっている。これに関し、従来はアウトセルタイプのタッチパネルが主流であったが、近年、共通電極をタッチ位置検出用の電極として利用するフルインセルタイプのタッチパネルの開発が盛んである。このようなフルインセルタイプのタッチパネルを備えた液晶表示装置では、上述のように共通電極がタッチ位置検出用の電極として利用されるので、ゲートバスラインのスキャンが行われていない時にタッチ位置検出処理を行う必要がある。このため、充分な応答性能を確保するためには、タッチ位置検出用の期間となる上述した休止期間を図３５に示すように１フレーム期間（１垂直走査期間）中に複数回設ける必要がある。すなわち、スキャンの停止・再開を１フレーム期間中に複数回繰り返す必要がある。なお、図３５には、１行目のゲートバスラインＧＬ（１）からｉ行目（最終行目）のゲートバスラインＧＬ（ｉ）まで順次にスキャンが行われる様子を太実線で模式的に表している。
【００１１】
ゲートバスラインのスキャンに関し、或る行のゲートバスラインまでのスキャンの終了後にスキャンの途中停止が行われた場合、休止期間終了後には当該或る行の次の行のゲートバスラインからスキャンの再開が行われなければならない。このため、モノリシックゲートドライバが採用されている場合、スキャンの再開位置およびその近傍の位置に対応する単位回路では、休止期間を通じて電荷保持ノードの電位が保持されなければならない（すなわち、プリチャージされた状態が維持されなければならない）。しかしながら、休止期間の長さは一般的に１００マイクロ秒〜６００マイクロ秒に設定されており、そのような長さの休止期間中に電荷保持ノードに接続された薄膜トランジスタで大きなオフリークが生じることがある。このような場合、休止期間中に電荷保持ノードの電位が低下し、スキャンの再開が正常に行われない。
【００１２】
特開２００８−１４０４８９号公報に開示されたシフトレジスタでは、オフリークに起因するシフトレジスタの誤動作を防止するために、電荷保持ノードに接続された複数の薄膜トランジスタの構造がデュアルゲート構造となっている。しかしながら、このような構成によると、各単位回路の回路面積が大きくなるため額縁サイズが大きくなる。また、特開２００８−１４０４８９号公報には、スキャンの停止・再開については何ら記載されていない。
【００１３】
そこで、以下の開示は、額縁サイズの拡大を抑制しつつスキャンの途中停止を行うことのできるゲートドライバ（タッチパネルを備えた表示装置用のゲートドライバ）を実現することを目的とする。
【課題を解決するための手段】
【００１４】
いくつかの実施形態による走査信号線駆動回路は、タッチパネルを備えた表示装置の表示部に配設された複数の走査信号線を駆動するための走査信号線駆動回路であって、
複数のクロック信号に基づいて動作する、それぞれが複数のトランジスタを含みかつ対応する走査信号線に接続された複数の単位回路からなるシフトレジスタを備え、
前記タッチパネルに対するタッチ位置を検出するためにフレーム期間中に設けられた休止期間には、前記複数のクロック信号のクロック動作が停止し、
各単位回路は、
対応する走査信号線にオンレベルの走査信号を出力するために電荷を保持するための電荷保持ノードと、
前記電荷保持ノードにゲート端子が接続され、対応する走査信号線にソース端子が接続された出力制御トランジスタと、
ゲート端子の電位に応じて前記電荷保持ノードの電位をオフレベルに向けて変化させるための複数の電荷保持ノードターンオフトランジスタと
を含み、
前記複数の電荷保持ノードターンオフトランジスタは、フレーム期間の終了の際にオンレベルとなるクリア信号がゲート端子に与えられ、前記電荷保持ノードにドレイン端子が接続され、オフレベルの電位がソース端子に与えられる第１の安定化トランジスタを含み、
前記第１の安定化トランジスタのゲート長は、各単位回路に含まれる前記複数の電荷保持ノードターンオフトランジスタのうちの前記第１の安定化トランジスタ以外のトランジスタのゲート長よりも長い。
【００１５】
他のいくつかの実施形態による走査信号線駆動回路は、タッチパネルを備えた表示装置の表示部に配設された複数の走査信号線を駆動するための走査信号線駆動回路であって、
複数のクロック信号に基づいて動作する、それぞれが複数のトランジスタを含みかつ対応する走査信号線に接続された複数の単位回路からなるシフトレジスタを備え、
前記タッチパネルに対するタッチ位置を検出するためにフレーム期間中に設けられた休止期間には、前記複数のクロック信号のクロック動作が停止し、
各単位回路は、
対応する走査信号線にオンレベルの走査信号を出力するために電荷を保持するための電荷保持ノードと、
前記電荷保持ノードにゲート端子が接続され、対応する走査信号線にソース端子が接続された出力制御トランジスタと、
ゲート端子の電位に応じて前記電荷保持ノードの電位をオフレベルに向けて変化させるための複数の電荷保持ノードターンオフトランジスタと
を含み、
前記複数の電荷保持ノードターンオフトランジスタは、フレーム期間の終了の際にオンレベルとなるクリア信号がゲート端子に与えられ、前記電荷保持ノードにドレイン端子が接続され、オフレベルの電位がソース端子に与えられる第１の安定化トランジスタを含み、
各単位回路において、前記第１の安定化トランジスタはマルチゲート構造を有し、前記複数の電荷保持ノードターンオフトランジスタのうちの前記第１の安定化トランジスタ以外のトランジスタはシングルゲート構造を有する。
【発明の効果】
【００１６】
走査信号線駆動回路内のシフトレジスタを構成する単位回路において、電荷保持ノードにドレイン端子が接続され休止期間（スキャンの途中停止が行われている期間）中に過渡的にリーク電流を生ずる可能性の高いトランジスタである第１の安定化トランジスタのゲート長が他の電荷保持ノードターンオフトランジスタのゲート長よりも長くされている。このように電荷保持ノードからの電荷のリークを生ずる可能性の高いトランジスタのゲート長が長くされることにより、異常動作を引き起こすことなくスキャンの停止・再開を行うことが可能となる。また、第１の安定化トランジスタのみ他の電荷保持ノードターンオフトランジスタよりもゲート長が長くされることにより、額縁サイズの拡大が抑制される。以上より、額縁サイズの拡大を抑制しつつ、スキャンの途中停止を行うことのできる走査信号線駆動回路（タッチパネルを備えた表示装置用の走査信号線駆動回路）が実現される。
【図面の簡単な説明】
【００１７】
【図１】全ての実施形態における電荷のリークへの対策について説明するための図である。
【図２】全ての実施形態における液晶表示装置の機能構成を示すブロック図である。
【図３】全ての実施形態における１つの画素形成部の構成を示す回路図である。
【図４】第１の実施形態におけるゲートドライバの概略構成について説明するためのブロック図である。
【図５】上記第１の実施形態において、表示部の一端側に配置されたシフトレジスタの構成を示すブロック図である。
【図６】上記第１の実施形態において、表示部の他端側に配置されたシフトレジスタの構成を示すブロック図である。
【図７】上記第１の実施形態における単位回路の構成を示す回路図である。
【図８】上記第１の実施形態において、スキャンの途中停止が行われないときの１つの単位回路の動作について説明するための信号波形図である。
【図９】上記第１の実施形態において、スキャンの途中停止が行われるときのシフトレジスタ（表示部の一端側に配置されたシフトレジスタ）の動作について説明するための信号波形図である。
【図１０】上記第１の実施形態に関し、休止期間中にクリア信号，制御信号ＶＴＰ，および直流電源電圧の波形をタッチ検出信号の波形と同じように変化させたシミュレーションの結果を示す信号波形図である。
【図１１】上記第１の実施形態に関し、休止期間中の薄膜トランジスタＴ３ｏの状態について説明するための図である。
【図１２】上記第１の実施形態に関し、休止期間中の薄膜トランジスタＴ５ｏの状態について説明するための図である。
【図１３】上記第１の実施形態に関し、休止期間中の薄膜トランジスタＴ６ｏの状態について説明するための図である。
【図１４】第２の実施形態におけるゲートドライバの概略構成について説明するためのブロック図である。
【図１５】上記第２の実施形態において、表示部の一端側に配置されたシフトレジスタの構成を示すブロック図である。
【図１６】上記第２の実施形態において、表示部の他端側に配置されたシフトレジスタの構成を示すブロック図である。
【図１７】上記第２の実施形態において、スキャンの途中停止が行われないときの１つの単位回路の動作について説明するための信号波形図である。
【図１８】上記第２の実施形態において、スキャンの途中停止が行われるときのシフトレジスタ（表示部の一端側に配置されたシフトレジスタ）の動作について説明するための信号波形図である。
【図１９】第３の実施形態におけるゲートドライバの概略構成について説明するためのブロック図である。
【図２０】第４の実施形態におけるゲートドライバの概略構成について説明するためのブロック図である。
【図２１】上記第４の実施形態において、表示部の一端側に配置されたシフトレジスタの構成を示すブロック図である。
【図２２】上記第４の実施形態において、表示部の他端側に配置されたシフトレジスタの構成を示すブロック図である。
【図２３】上記第４の実施形態における単位回路の構成を示す回路図である。
【図２４】上記第４の実施形態において、スキャンの途中停止が行われないときの１つの単位回路の動作について説明するための信号波形図である。
【図２５】上記第４の実施形態において、スキャンの途中停止が行われるときのシフトレジスタ（表示部の一端側に配置されたシフトレジスタ）の動作について説明するための信号波形図である。
【図２６】上記第４の実施形態の第１の変形例における単位回路の構成を示す回路図である。
【図２７】上記第４の実施形態の第２の変形例における単位回路の構成を示す回路図である。
【図２８】第５の実施形態におけるゲートドライバの概略構成について説明するためのブロック図である。
【図２９】上記第５の実施形態において、表示部の一端側に配置されたシフトレジスタの構成を示すブロック図である。
【図３０】上記第５の実施形態において、表示部の他端側に配置されたシフトレジスタの構成を示すブロック図である。
【図３１】上記第５の実施形態において、スキャンの途中停止が行われないときの１つの単位回路の動作について説明するための信号波形図である。
【図３２】上記第５の実施形態において、スキャンの途中停止が行われるときのシフトレジスタ（表示部の一端側に配置されたシフトレジスタ）の動作について説明するための信号波形図である。
【図３３】第６の実施形態におけるゲートドライバの概略構成について説明するためのブロック図である。
【図３４】従来の単位回路の一構成例を示す回路図である。
【図３５】フルインセルタイプのタッチパネルを備えた液晶表示装置において休止期間が１フレーム期間中に複数回設けられる必要があることについて説明するための図である。
【発明を実施するための形態】
【００１８】
以下、実施形態について説明する。なお、以下においては、ｎチャネル型の薄膜トランジスタが採用されている例を挙げて説明する。これに関し、ｎチャネル型トランジスタについてはドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。
【００１９】
＜０．表示装置の機能構成＞
まず、全ての実施形態に共通する事項について説明する。図２は、全ての実施形態における液晶表示装置の機能構成を示すブロック図である。なお、図２は機能構成を示す図であるので、構成要素間の位置関係などについては実際とは異なっている。この液晶表示装置は、図２に示すように、表示制御回路１００とゲートドライバ２００とソースドライバ３００と表示部４００とを備えている。
【００２０】
ところで、ゲートドライバ２００と表示部４００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるＴＦＴ基板）上に形成されている。すなわち、ゲートドライバ２００は、モノリシックゲートドライバである。なお、全ての実施形態において、表示部４００を構成する液晶パネルはタッチパネルと一体化しているものと仮定する。すなわち、全ての実施形態における液晶表示装置は、フルインセルタイプのタッチパネルを備えた液晶表示装置である。タッチパネルの構成については、公知の構成を採用することができるので、その説明を省略する。
【００２１】
図２に関し、表示部４００には、複数本のソースバスライン（映像信号線）ＳＬと複数本のゲートバスライン（走査信号線）ＧＬとが配設されている。表示部４００内において、ソースバスラインＳＬとゲートバスラインＧＬとの交差点には、画素を形成する画素形成部が設けられている。図３は、１つの画素形成部４の構成を示す回路図である。画素形成部４には、対応する交差点を通過するゲートバスラインＧＬにゲート端子が接続されると共に当該交差点を通過するソースバスラインＳＬにソース端子が接続されたスイッチング素子である画素ＴＦＴ（薄膜トランジスタ）４０と、画素ＴＦＴ４０のドレイン端子に接続された画素電極４１と、表示部４００内に形成されている複数個の画素形成部４に共通的に設けられた共通電極４４および補助容量電極４５と、画素電極４１と共通電極４４とによって形成される液晶容量４２と、画素電極４１と補助容量電極４５とによって形成される補助容量４３とが含まれている。液晶容量４２と補助容量４３とによって画素容量４６が構成されている。なお、画素形成部４の構成は図３に示す構成には限定されず、例えば、補助容量４３および補助容量電極４５が設けられていない構成を採用することもできる。また、共通電極４４は、タッチ位置検出用の電極としても利用される。共通電極４４をタッチ位置検出用の電極としても利用する場合、共通電極４４は、セグメント状に複数の電極に分割される。
【００２２】
画素ＴＦＴ４０としては、半導体層にアモルファスシリコンを用いた薄膜トランジスタ（ａ−Ｓｉ  ＴＦＴ），半導体層に微結晶シリコンを用いた薄膜トランジスタ，半導体層に酸化物半導体を用いた薄膜トランジスタ（酸化物ＴＦＴ），半導体層に低温ポリシリコンを用いた薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）などを採用することができる。酸化物ＴＦＴとしては、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む酸化物半導体層を有する薄膜トランジスタを採用することができる。これらの点については、ゲートドライバ２００内の薄膜トランジスタについても同様である。なお、酸化物ＴＦＴを採用することによりオフリークを低減することが可能となる。
【００２３】
以下、図２に示す構成要素の動作について説明する。表示制御回路１００は、外部から送られる画像信号ＤＡＴと水平同期信号や垂直同期信号などのタイミング信号群ＴＧとを受け取り、デジタル映像信号ＤＶと、ゲートドライバ２００の動作を制御するためのゲート制御信号ＧＣＴＬと、ソースドライバ３００の動作を制御するためのソース制御信号ＳＣＴＬとを出力する。ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号，ゲートクロック信号などが含まれている。ソース制御信号ＳＣＴＬには、ソーススタートパルス信号，ソースクロック信号，およびラッチストローブ信号が含まれている。
【００２４】
ゲートドライバ２００は、表示制御回路１００から送られるゲート制御信号ＧＣＴＬに基づいて、アクティブな走査信号の各ゲートバスラインＧＬへの印加を１垂直走査期間を周期として繰り返す。すなわち、ゲートドライバ２００は、ゲートバスラインＧＬのスキャンを行う。但し、タッチ位置検出処理が行われる際にスキャンの途中停止が行われる。
【００２５】
ソースドライバ３００は、表示制御回路１００から送られるデジタル映像信号ＤＶとソース制御信号ＳＣＴＬとに基づいて、ソースバスラインＳＬに駆動用映像信号を印加する。このとき、ソースドライバ３００では、ソースクロック信号のパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号として全てのソースバスラインＳＬに一斉に印加される。
【００２６】
以上のようにして、ゲートバスラインＧＬに走査信号が印加され、ソースバスラインＳＬに駆動用映像信号が印加されることにより、外部から送られる画像信号ＤＡＴに応じた画像が表示部４００に表示される。
【００２７】
ところで、図２に示す構成要素のうちのゲートドライバ２００の構成が実施形態毎に異なっている。そこで、以下、ゲートドライバ２００の詳細な構成や動作などについて実施形態毎に説明する。
【００２８】
＜１．第１の実施形態＞
＜１．１  ゲートドライバの概略構成＞
図４は、本実施形態におけるゲートドライバ２００の概略構成について説明するためのブロック図である。本実施形態におけるゲートドライバ２００は、表示部４００の一端側（図４では左側）に配置されたシフトレジスタ２１０Ｌと表示部４００の他端側（図４では右側）に配置されたシフトレジスタ２１０Ｒとによって構成されている。表示部４００にはｉ本のゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が配設されており、シフトレジスタ２１０Ｌは奇数行目のゲートバスラインＧＬを駆動し、シフトレジスタ２１０Ｒは偶数行目のゲートバスラインＧＬを駆動する。すなわち、本実施形態においては、「櫛歯駆動」あるいは「インターレース駆動」と呼ばれる駆動方式でゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が駆動される。
【００２９】
シフトレジスタ２１０Ｌはｐ個の単位回路２Ｌ（１）〜２Ｌ（ｐ）によって構成され、シフトレジスタ２１０Ｒはｐ個の単位回路２Ｒ（１）〜２Ｒ（ｐ）によって構成されている。ｐはｉ／４である。なお、図４ではシフトレジスタ２１０Ｌ内の単位回路には「２Ｌ」で始まる符号を付しシフトレジスタ２１０Ｒ内の単位回路には「２Ｒ」で始まる符号を付しているが、以下においては、不特定の単位回路に言及する際には単位回路に単に符号２を付す。
【００３０】
図４から把握されるように、本実施形態においては、各単位回路２は２本のゲートバスラインＧＬに接続されている。より詳しくは、ｑを１以上ｐ以下の整数とすると、シフトレジスタ２１０Ｌ内の単位回路２Ｌ（ｑ）はゲートバスラインＧＬ（４ｑ−３）およびゲートバスラインＧＬ（４ｑ−１）に接続され、シフトレジスタ２１０Ｒ内の単位回路２Ｒ（ｑ）はゲートバスラインＧＬ（４ｑ−２）およびゲートバスラインＧＬ（４ｑ）に接続されている。
【００３１】
＜１．２  シフトレジスタの構成＞
図５は、シフトレジスタ２１０Ｌの構成を示すブロック図である。図６は、シフトレジスタ２１０Ｒの構成を示すブロック図である。上述したように、シフトレジスタ２１０Ｌはｐ個の単位回路２Ｌ（１）〜２Ｌ（ｐ）によって構成され、シフトレジスタ２１０Ｒはｐ個の単位回路２Ｒ（１）〜２Ｒ（ｐ）によって構成されている。
【００３２】
シフトレジスタ２１０Ｌには、ゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号ＧＳＰ１，ＧＳＰ３と、クリア信号ＣＬＲ１，ＣＬＲ３と、ゲートクロック信号ＣＫ１，ＣＫ３，ＣＫ５，およびＣＫ７と、制御信号ＶＴＰ１とが与えられる。シフトレジスタ２１０Ｒには、ゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号ＧＳＰ２，ＧＳＰ４と、クリア信号ＣＬＲ２，ＣＬＲ４と、ゲートクロック信号ＣＫ２，ＣＫ４，ＣＫ６，およびＣＫ８と、制御信号ＶＴＰ２とが与えられる。また、シフトレジスタ２１０Ｌ，２１０Ｒには、ハイレベルの直流電源電圧ＶＤＤおよびローレベルの直流電源電圧ＶＳＳも与えられる。ゲートクロック信号ＣＫ１〜ＣＫ８は、８相のクロック信号である。なお、図５および図６から把握されるようにシフトレジスタ２１０Ｌとシフトレジスタ２１０Ｒとは同じように構成されているので、以下ではシフトレジスタ２１０Ｌの構成のみについて説明を行い、シフトレジスタ２１０Ｒの構成についての説明は省略する。
【００３３】
シフトレジスタ２１０Ｌにおいて、各単位回路２に与えられる信号は次のようになっている（図５参照）。ｏを奇数とし、ｅを偶数とすると、単位回路２Ｌ（ｏ）にはゲートクロック信号ＣＫ１が入力クロック信号ＣＫＡとして与えられるとともにゲートクロック信号ＣＫ３が入力クロック信号ＣＫＣとして与えられ、単位回路２Ｌ（ｅ）にはゲートクロック信号ＣＫ５が入力クロック信号ＣＫＡとして与えられるとともにゲートクロック信号ＣＫ７が入力クロック信号ＣＫＣとして与えられる。また、任意の段（ここではｑ段目とする）の単位回路２Ｌ（ｑ）には、単位回路２Ｌ（ｑ−１）から出力される出力信号Ｇ１がセット信号Ｓ１として与えられ、単位回路２Ｌ（ｑ−１）から出力される出力信号Ｇ２がセット信号Ｓ２として与えられ、単位回路２Ｌ（ｑ＋１）から出力される出力信号Ｇ１がリセット信号Ｒ１として与えられ、単位回路２Ｌ（ｑ＋１）から出力される出力信号Ｇ２がリセット信号Ｒ２として与えられる。但し、単位回路２Ｌ（１）にはゲートスタートパルス信号ＧＳＰ１がセット信号Ｓ１として与えられるとともにゲートスタートパルス信号ＧＳＰ３がセット信号Ｓ２として与えられ、単位回路２Ｌ（ｐ）にはクリア信号ＣＬＲ１がリセット信号Ｒ１として与えられるとともにクリア信号ＣＬＲ３がリセット信号Ｒ２として与えられる。また、全ての単位回路２に共通的に、直流電源電圧ＶＳＳ，直流電源電圧ＶＤＤ，制御信号ＶＴＰ１，およびクリア信号ＣＬＲ３が与えられる。制御信号ＶＴＰ１は休止期間にのみハイレベルとなる信号であり、クリア信号ＣＬＲ３は全てのゲートバスラインＧＬのスキャンの終了後にハイレベルとなる信号である。なお、クリア信号ＣＬＲ１，ＣＬＲ３および制御信号ＶＴＰ１のローレベル側の電位は、直流電源電圧ＶＳＳに基づく電位と等しくされる。
【００３４】
シフトレジスタ２１０Ｌの各単位回路２からは出力信号Ｇ１，Ｇ２が出力される。任意の段（ここではｑ段目とする）の単位回路２Ｌ（ｑ）から出力される出力信号Ｇ１は、走査信号Ｇ（４ｑ−３）としてゲートバスラインＧＬ（４ｑ−３）に与えられるほか、リセット信号Ｒ１として単位回路２Ｌ（ｑ−１）に与えられるとともに、セット信号Ｓ１として単位回路２Ｌ（ｑ＋１）に与えられる。任意の段の単位回路２Ｌ（ｑ）から出力される出力信号Ｇ２は、走査信号Ｇ（４ｑ−１）としてゲートバスラインＧＬ（４ｑ−１）に与えられるほか、リセット信号Ｒ２として単位回路２Ｌ（ｑ−１）に与えられるとともに、セット信号Ｓ２として単位回路２Ｌ（ｑ＋１）に与えられる。但し、単位回路２Ｌ（１）から出力される出力信号Ｇ１，Ｇ２は他の単位回路にリセット信号として与えられることはなく、単位回路２Ｌ（ｐ）から出力される出力信号Ｇ１，Ｇ２は他の単位回路にセット信号として与えられることはない。
【００３５】
なお、シフトレジスタ２１０Ｌには２つのゲートスタートパルス信号ＧＳＰ１，ＧＳＰ３が与えられるが、１つのゲートスタートパルス信号のみをシフトレジスタ２１０Ｌに与えるようにすることもできる。この場合、１段目の単位回路２Ｌ（１）のみ他の単位回路とは動作状態が異なることになるので、１段目の単位回路２Ｌ（１）から出力される出力信号Ｇ１，Ｇ２はダミー出力とすることが好ましい。
【００３６】
また、シフトレジスタ２１０Ｌには２つのクリア信号ＣＬＲ１，ＣＬＲ３が与えられるが、１つのクリア信号のみをシフトレジスタ２１０Ｌに与えるようにすることもできる。この場合、ｐ段目の単位回路２Ｌ（ｐ）のみ他の単位回路とは動作状態が異なることになるので、ｐ段目の単位回路２Ｌ（ｐ）から出力される出力信号Ｇ１，Ｇ２はダミー出力とすることが好ましい。
【００３７】
＜１．３  単位回路の構成＞
図７は、本実施形態における単位回路２の構成を示す回路図である。なお、図７に示す単位回路２はｎ行目のゲートバスラインＧＬ（ｎ）および（ｎ＋２）行目のゲートバスラインＧＬ（ｎ＋２）に接続されているものとする。図７に示すように、この単位回路２は、２０個の薄膜トランジスタＴ１ｏ〜Ｔ９ｏ，Ｔ１ｅ〜Ｔ９ｅ，Ｔ１０，およびＴ１１と、２個のキャパシタ（容量素子）Ｃ１ｏ，Ｃ１ｅとを備えている。また、この単位回路２は、直流電源電圧ＶＳＳ用の入力端子のほか、９個の入力端子２１ｏ〜２３ｏ，２１ｅ〜２３ｅ，および２４〜２６と、２個の出力端子２９ｏ，２９ｅとを有している。ここで、入力クロック信号ＣＫＡを受け取る入力端子には符号２１ｏを付し、セット信号Ｓ１を受け取る入力端子には符号２２ｏを付し、リセット信号Ｒ１を受け取る入力端子には符号２３ｏを付し、入力クロック信号ＣＫＣを受け取る入力端子には符号２１ｅを付し、セット信号Ｓ２を受け取る入力端子には符号２２ｅを付し、リセット信号Ｒ２を受け取る入力端子には符号２３ｅを付し、直流電源電圧ＶＤＤを受け取る入力端子には符号２４を付し、クリア信号ＣＬＲを受け取る入力端子には符号２５を付し、制御信号ＶＴＰを受け取る入力端子には符号２６を付している。また、出力信号Ｇ（ｎ）を出力する出力端子には符号２９ｏを付し、出力信号Ｇ（ｎ＋２）を出力する出力端子には符号２９ｅを付している。図７におけるクリア信号ＣＬＲは図５におけるクリア信号ＣＬＲ３に相当し、図７における制御信号ＶＴＰは図５における制御信号ＶＴＰ１に相当し、図７における出力信号Ｇ（ｎ）は図５における出力信号Ｇ１に相当し、図７における出力信号Ｇ（ｎ＋２）は図５における出力信号Ｇ２に相当する。なお、シフトレジスタ２１０Ｌに接続されているゲートバスラインＧＬのうちの奇数番目のゲートバスラインＧＬに対応する構成要素には符号の末尾に“ｏ”を付し、偶数番目のゲートバスラインＧＬに対応する構成要素には符号の末尾に“ｅ”を付している。
【００３８】
次に、単位回路２内における構成要素間の接続関係について説明する。薄膜トランジスタＴ１ｏのゲート端子，薄膜トランジスタＴ２ｏのソース端子，薄膜トランジスタＴ３ｏのドレイン端子，薄膜トランジスタＴ４ｏのゲート端子，薄膜トランジスタＴ５ｏのドレイン端子，薄膜トランジスタＴ６ｏのドレイン端子，およびキャパシタＣ１ｏの一端は、電荷保持ノードＮ１（ｎ）を介して互いに接続されている。同様に、薄膜トランジスタＴ１ｅのゲート端子，薄膜トランジスタＴ２ｅのソース端子，薄膜トランジスタＴ３ｅのドレイン端子，薄膜トランジスタＴ４ｅのゲート端子，薄膜トランジスタＴ５ｅのドレイン端子，薄膜トランジスタＴ６ｅのドレイン端子，およびキャパシタＣ１ｅの一端は、電荷保持ノードＮ１（ｎ＋２）を介して互いに接続されている。また、薄膜トランジスタＴ４ｏのドレイン端子，薄膜トランジスタＴ５ｏのゲート端子，薄膜トランジスタＴ７ｏのゲート端子，薄膜トランジスタＴ４ｅのドレイン端子，薄膜トランジスタＴ５ｅのゲート端子，薄膜トランジスタＴ７ｅのゲート端子，薄膜トランジスタＴ１０のソース端子，および薄膜トランジスタＴ１１のドレイン端子は、安定化ノードＮ２を介して互いに接続されている。
【００３９】
薄膜トランジスタＴ１ｏについては、ゲート端子は電荷保持ノードＮ１（ｎ）に接続され、ドレイン端子は入力端子２１ｏに接続され、ソース端子は出力端子２９ｏに接続されている。薄膜トランジスタＴ２ｏについては、ゲート端子は入力端子２２ｏに接続され、ドレイン端子は入力端子２４に接続され、ソース端子は電荷保持ノードＮ１（ｎ）に接続されている。薄膜トランジスタＴ３ｏについては、ゲート端子は入力端子２３ｏに接続され、ドレイン端子は電荷保持ノードＮ１（ｎ）に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ４ｏについては、ゲート端子は電荷保持ノードＮ１（ｎ）に接続され、ドレイン端子は安定化ノードＮ２に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ５ｏについては、ゲート端子は安定化ノードＮ２に接続され、ドレイン端子は電荷保持ノードＮ１（ｎ）に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ６ｏについては、ゲート端子は入力端子２５に接続され、ドレイン端子は電荷保持ノードＮ１（ｎ）に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ７ｏについては、ゲート端子は安定化ノードＮ２に接続され、ドレイン端子は出力端子２９ｏに接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ８ｏについては、ゲート端子は入力端子２５に接続され、ドレイン端子は出力端子２９ｏに接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ９ｏについては、ゲート端子は入力端子２６に接続され、ドレイン端子は出力端子２９ｏに接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１ｅ〜Ｔ９ｅについては、薄膜トランジスタＴ１ｏ〜Ｔ９ｏと同様である。
【００４０】
薄膜トランジスタＴ１０については、ゲート端子およびドレイン端子は入力端子２４に接続され（すなわち、ダイオード接続となっている）、ソース端子は安定化ノードＮ２に接続されている。薄膜トランジスタＴ１１については、ゲート端子は入力端子２５に接続され、ドレイン端子は安定化ノードＮ２に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。キャパシタＣ１ｏについては、一端は電荷保持ノードＮ１（ｎ）に接続され、他端は出力端子２９ｏに接続されている。キャパシタＣ１ｅについては、一端は電荷保持ノードＮ１（ｎ＋２）に接続され、他端は出力端子２９ｅに接続されている。
【００４１】
ところで、図７から把握されるように、安定化ノードＮ２は、ｎ行目のゲートバスラインＧＬ（ｎ）に対応する部分と（ｎ＋２）行目のゲートバスラインＧＬ（ｎ＋２）に対応する部分とで共用されている。このような構成が採用されることによって、ゲートドライバ２００全体で必要な素子の数の削減が図られている。
【００４２】
次に、各構成要素の機能について説明する。薄膜トランジスタＴ１ｏは、電荷保持ノードＮ１（ｎ）の電位がハイレベルになっているときに、入力クロック信号ＣＫＡの電位を出力端子２９ｏに与える。薄膜トランジスタＴ２ｏは、セット信号Ｓ１がハイレベルになっているときに、電荷保持ノードＮ１（ｎ）の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ３ｏは、リセット信号Ｒ１がハイレベルになっているときに、電荷保持ノードＮ１（ｎ）の電位をローレベルに向けて変化させる。薄膜トランジスタＴ４ｏは、電荷保持ノードＮ１（ｎ）の電位がハイレベルになっているときに、安定化ノードＮ２の電位をローレベルに向けて変化させる。薄膜トランジスタＴ５ｏは、安定化ノードＮ２の電位がハイレベルになっているときに、電荷保持ノードＮ１（ｎ）の電位をローレベルに向けて変化させる。薄膜トランジスタＴ６ｏは、クリア信号ＣＬＲがハイレベルになっているときに、電荷保持ノードＮ１（ｎ）の電位をローレベルに向けて変化させる。薄膜トランジスタＴ７ｏは、安定化ノードＮ２の電位がハイレベルになっているときに、出力端子２９ｏの電位（出力信号Ｇ（ｎ）の電位）をローレベルに向けて変化させる。薄膜トランジスタＴ８ｏは、クリア信号ＣＬＲがハイレベルになっているときに、出力端子２９ｏの電位（出力信号Ｇ（ｎ）の電位）をローレベルに向けて変化させる。薄膜トランジスタＴ９ｏは、制御信号ＶＴＰがハイレベルになっているときに、出力端子２９ｏの電位（出力信号Ｇ（ｎ）の電位）をローレベルに向けて変化させる。薄膜トランジスタＴ１ｅ〜Ｔ９ｅについては、薄膜トランジスタＴ１ｏ〜Ｔ９ｏと同様である。
【００４３】
薄膜トランジスタＴ１０は、薄膜トランジスタＴ４ｏ，薄膜トランジスタＴ４ｅ，および薄膜トランジスタＴ１１の少なくとも１つがオン状態となっていない限り安定化ノードＮ２の電位をハイレベルで維持する。薄膜トランジスタＴ１１は、クリア信号ＣＬＲがハイレベルになっているときに、安定化ノードＮ２の電位をローレベルに向けて変化させる。キャパシタＣ１ｏは、電荷保持ノードＮ１（ｎ）の電位を上昇させるためのブートストラップ容量として機能する。キャパシタＣ１ｅは、電荷保持ノードＮ１（ｎ＋２）の電位を上昇させるためのブートストラップ容量として機能する。
【００４４】
なお、本実施形態においては、薄膜トランジスタＴ３ｏ，Ｔ５ｏ，Ｔ６ｏ，Ｔ３ｅ，Ｔ５ｅ，およびＴ６ｅが電荷保持ノードターンオフトランジスタに相当し、薄膜トランジスタＴ６ｏ，Ｔ６ｅが第１の安定化トランジスタに相当し、薄膜トランジスタＴ３ｏ，Ｔ３ｅが第２の安定化トランジスタに相当し、薄膜トランジスタＴ５ｏ，Ｔ５ｅが第３の安定化トランジスタに相当する。また、薄膜トランジスタＴ１ｏ，Ｔ１ｅが出力制御トランジスタに相当する。
【００４５】
＜１．４  ゲートドライバの動作＞
次に、ゲートドライバ２００の動作について説明する。まず、スキャンの途中停止が行われないときの動作について説明し、その後、スキャンの途中停止が行われるときの動作について説明する。
【００４６】
＜１．４．１  スキャンの途中停止が行われないときの動作＞
図８は、スキャンの途中停止が行われないときの１つの単位回路２の動作について説明するための信号波形図である。なお、ここで説明する単位回路２にはゲートクロック信号ＣＫ１が入力クロック信号ＣＫＡとして入力されるとともにゲートクロック信号ＣＫ３が入力クロック信号ＣＫＣとして入力されるものと仮定する。
【００４７】
時点ｔ０１以前の期間には、セット信号Ｓ１はローレベル、セット信号Ｓ２はローレベル、電荷保持ノードＮ１（ｎ）の電位はローレベル、出力信号Ｇ（ｎ）はローレベル、安定化ノードＮ２の電位はハイレベル、電荷保持ノードＮ１（ｎ＋２）の電位はローレベル、出力信号Ｇ（ｎ＋２）はローレベル、リセット信号Ｒ１はローレベル、リセット信号Ｒ２はローレベルとなっている。入力クロック信号ＣＫＡ（ゲートクロック信号ＣＫ１）および入力クロック信号ＣＫＣ（ゲートクロック信号ＣＫ３）については、ハイレベルとローレベルとを交互に繰り返している。ところで、単位回路２内の薄膜トランジスタＴ１ｏには寄生容量が存在する。このため、時点ｔ０１以前の期間には、入力クロック信号ＣＫＡのクロック動作と薄膜トランジスタＴ１ｏの寄生容量の存在とに起因して、電荷保持ノードＮ１（ｎ）の電位に変動が生じ得る。従って、出力端子２９ｏの電位（出力信号Ｇ（ｎ）の電位）すなわちゲートバスラインＧＬ（ｎ）に与えられる走査信号Ｇ（ｎ）の電位が上昇し得る。しかしながら、安定化ノードＮ２の電位がハイレベルで維持されている期間には薄膜トランジスタＴ５ｏ，Ｔ７ｏはオン状態で維持される。従って、時点ｔ０１以前の期間には、薄膜トランジスタＴ５ｏ，Ｔ７ｏはオン状態で維持され、電荷保持ノードＮ１（ｎ）の電位および出力端子２９ｏの電位（出力信号Ｇ（ｎ）の電位）は確実にローレベルで維持される。以上より、入力クロック信号ＣＫＡのクロック動作に起因するノイズが電荷保持ノードＮ１（ｎ）に混入しても、対応する走査信号Ｇ（ｎ）の電位が上昇することはない。同様に、入力クロック信号ＣＫＣのクロック動作に起因するノイズが電荷保持ノードＮ１（ｎ＋２）に混入しても、対応する走査信号Ｇ（ｎ＋２）の電位が上昇することはない。これにより、入力クロック信号ＣＫＡ，ＣＫＣのクロック動作に起因する異常動作の発生が防止される。
【００４８】
なお、例えばゲートクロック信号ＣＫ１とゲートクロック信号ＣＫ５とは互いに逆位相の関係にある。この２つのゲートクロック信号ＣＫ１，ＣＫ５に関し、ゲートクロック信号ＣＫ１がハイレベルになっている時にはゲートクロック信号ＣＫ５はローレベルとなっており、ゲートクロック信号ＣＫ１がローレベルになっている時にはゲートクロック信号ＣＫ５はハイレベルとなっている。しかしながら、このような波形には限定されず、ゲートクロック信号ＣＫ１およびゲートクロック信号ＣＫ５の双方がローレベルとなる期間が設けられるようにしても良い。ゲートクロック信号ＣＫ２とゲートクロック信号ＣＫ６との関係、ゲートクロック信号ＣＫ３とゲートクロック信号ＣＫ７との関係、およびゲートクロック信号ＣＫ４とゲートクロック信号ＣＫ８との関係についても同様である。
【００４９】
時点ｔ０１になると、セット信号Ｓ１がローレベルからハイレベルに変化する。このため、薄膜トランジスタＴ２ｏがオン状態となり、キャパシタＣ１ｏが充電される。これにより、電荷保持ノードＮ１（ｎ）の電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ１ｏがオン状態となる。しかしながら、時点ｔ０１には入力クロック信号ＣＫＡ（ゲートクロック信号ＣＫ１）はローレベルとなっているので、出力信号Ｇ（ｎ）はローレベルで維持される。また、電荷保持ノードＮ１（ｎ）の電位がローレベルからハイレベルに変化することにより、薄膜トランジスタＴ４ｏがオン状態となる。これにより、安定化ノードＮ２の電位はローレベルとなる。同様に、時点ｔ０２には、セット信号Ｓ２がローレベルからハイレベルに変化することによって、電荷保持ノードＮ１（ｎ＋２）の電位がローレベルからハイレベルに変化する。
【００５０】
時点ｔ０３になると、入力クロック信号ＣＫＡ（ゲートクロック信号ＣＫ１）がローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ１ｏはオン状態となっているので、入力端子２１ｏの電位の上昇とともに出力端子２９ｏの電位が上昇する。ここで、図７に示すように電荷保持ノードＮ１（ｎ）−出力端子２９ｏ間にはキャパシタＣ１ｏが設けられているので、出力端子２９ｏの電位の上昇とともに電荷保持ノードＮ１（ｎ）の電位も上昇する（電荷保持ノードＮ１（ｎ）がブートストラップされる）。その結果、薄膜トランジスタＴ１ｏのゲート端子には大きな電圧が印加され、出力端子２９ｏに接続されているゲートバスラインＧＬ（ｎ）が選択状態となるのに充分なレベルにまで出力信号Ｇ（ｎ）の電位が上昇する。同様に、時点ｔ０４には、入力クロック信号ＣＫＣ（ゲートクロック信号ＣＫ３）がローレベルからハイレベルに変化することによって、出力端子２９ｅに接続されているゲートバスラインＧＬ（ｎ＋２）が選択状態となるのに充分なレベルにまで出力信号Ｇ（ｎ＋２）の電位が上昇する。
【００５１】
時点ｔ０５になると、入力クロック信号ＣＫＡ（ゲートクロック信号ＣＫ１）がハイレベルからローレベルに変化する。これにより、入力端子２１ｏの電位の低下とともに出力端子２９ｏの電位（出力信号Ｇ（ｎ）の電位）は低下する。出力端子２９ｏの電位が低下すると、キャパシタＣ１ｏを介して、電荷保持ノードＮ１（ｎ）の電位も低下する。また、時点ｔ０５には、リセット信号Ｒ１がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３ｏはオン状態となる。その結果、電荷保持ノードＮ１（ｎ）の電位がローレベルにまで低下する。これにより、薄膜トランジスタＴ４ｏはオフ状態となる。同様に、時点ｔ０６には、入力クロック信号ＣＫＣ（ゲートクロック信号ＣＫ３）がハイレベルからローレベルに変化することによって、出力端子２９ｅの電位（出力信号Ｇ（ｎ＋２）の電位）が低下する。また、リセット信号Ｒ２がローレベルからハイレベルに変化することによって、電荷保持ノードＮ１（ｎ＋２）の電位がローレベルにまで低下する。これにより、薄膜トランジスタＴ４ｅはオフ状態となる。さらに、時点ｔ０６には、薄膜トランジスタＴ４ｏ，Ｔ４ｅがオフ状態となることによって、安定化ノードＮ２の電位がローレベルからハイレベルに変化する。その結果、薄膜トランジスタＴ７ｏ，Ｔ７ｅがオン状態となり、出力端子２９ｏの電位（出力信号Ｇ（ｎ）の電位）および出力端子２９ｅの電位（出力信号Ｇ（ｎ＋２）の電位）がローレベルへと引き込まれる。時点ｔ０６以降の期間には、時点ｔ０１以前の期間と同様の動作が行われる。
【００５２】
以上のような動作が各単位回路２で行われることによって、この液晶表示装置に設けられている複数本のゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が順次に選択状態となり、画素容量への書き込みが順次に行われる。
【００５３】
なお、全てのゲートバスラインＧＬのスキャンの終了後に、クリア信号ＣＬＲがハイレベルとなる。これにより、薄膜トランジスタＴ６ｏ，Ｔ６ｅ，Ｔ８ｏ，Ｔ８ｅ，およびＴ１１がオン状態となる。その結果、電荷保持ノードＮ１（ｎ），Ｎ１（ｎ＋２）、出力端子２９ｏ，２９ｅ、および安定化ノードＮ２の電位がローレベルへと引き込まれる。すなわち、全ての単位回路２の状態がリセットされる。このようにして全ての単位回路２の状態をリセットする理由は、薄膜トランジスタでのオフリークが小さければ、各単位回路２の内部ノードに残留電荷が蓄積された状態でフレームの切り替えが行われ、当該残留電荷が後続のフレームの表示に影響を及ぼすからである。特に、酸化物ＴＦＴが採用されている場合には、このようにして全ての単位回路２の状態をリセットすることが重要となる。また、この液晶表示装置の電源オフの際にもクリア信号ＣＬＲをハイレベルにして全ての単位回路２の状態をリセットすることが好ましい。
【００５４】
＜１．４．２  スキャンの途中停止が行われるときの動作＞
図９は、スキャンの途中停止が行われるときのシフトレジスタ２１０Ｌの動作について説明するための信号波形図である。ここでは、走査信号Ｇ（ｎ−２）がハイレベルになってから走査信号Ｇ（ｎ）がハイレベルになるまでの間に休止期間（時点ｔ１１〜ｔ１２の期間）が設けられるものと仮定する。
【００５５】
時点ｔ１１以前の期間には、図９に示すように走査信号Ｇが順次にハイレベルとなる。時点ｔ１１になると、ゲートクロック信号ＣＫ１〜ＣＫ８のクロック動作が停止する。なお、図９に示す例ではゲートクロック信号ＣＫ８のクロック動作が最後に停止してゲートクロック信号ＣＫ１のクロック動作が最初に再開されるが、これには限定されない。休止期間（時点ｔ１１〜ｔ１２の期間）を通じて、各単位回路２内の電荷保持ノードの電位は時点ｔ１１直前のレベルで維持される。図９に示す例では、電荷保持ノードＮ１（ｎ−４），Ｎ１（ｎ−２），Ｎ１（ｎ），およびＮ１（ｎ＋２）の電位が休止期間を通じてハイレベルで維持される。また、図９に示すように、休止期間には制御信号ＶＴＰ１がハイレベルで維持される。これにより、休止期間には、全ての単位回路２で薄膜トランジスタＴ９ｏ，Ｔ９ｅがオン状態で維持され、全ての走査信号Ｇはローレベルで維持される。なお、図９では休止期間の全期間を通じて制御信号ＶＴＰ１がハイレベルとなっているが、休止期間中の一部の期間に制御信号ＶＴＰ１がハイレベルとなるようにしてもよい。
【００５６】
時点ｔ１２になると、ゲートクロック信号ＣＫ１〜ＣＫ８のクロック動作が再開する。これにより、電荷保持ノードＮ１（ｎ）の電位が大きく上昇し（電荷保持ノードＮ１（ｎ）がブートストラップされる）、走査信号Ｇ（ｎ）がハイレベルとなる。このようにして、ｎ行目からゲートバスラインＧＬのスキャンが再開される。
【００５７】
＜１．５  電荷のリークへの対策＞
ところで、休止期間の長さは、パネルの仕様やタッチパネルの性能仕様に依存するが、一般的には１００マイクロ秒〜６００マイクロ秒である。このような長さの休止期間の終了後に上述のようにスキャンを正常に再開させるためには、休止期間を通じて電荷保持ノードＮ１（ｎ），Ｎ１（ｎ＋２）の電位が維持される必要がある。すなわち、休止期間中に薄膜トランジスタを介して電荷保持ノードＮ１（ｎ），Ｎ１（ｎ＋２）から電荷が漏れること（すなわち、薄膜トランジスタでのオフリーク）を防ぐ必要がある。本実施形態においては、このような電荷のリークへの対策として、単位回路２内に設けられている薄膜トランジスタのうち薄膜トランジスタＴ６ｏ，Ｔ６ｅのゲート長が他の電荷保持ノードターンオフトランジスタ（薄膜トランジスタＴ３ｏ，Ｔ５ｏ，Ｔ３ｅ，およびＴ５ｅ）のゲート長よりも長くされている。以下、このような構成を採用している理由について説明する。
【００５８】
フルインセルタイプのタッチパネルが採用されている場合、休止期間中には、タッチ位置検出処理を行うために、共通電極４４（図３参照）に高周波電圧であるタッチ検出信号（タッチパネル電圧）が印加される。タッチ検出信号の周波数は、タッチパネルの性能仕様に依存するが、一般的には数１０ｋＨｚ〜数１００ｋＨｚ（多くの場合、８０ｋＨｚ〜６００ｋＨｚ）に設定される。タッチ検出信号の振幅についてもタッチパネルの性能仕様に依存するが、当該振幅は一般的には２Ｖ〜１２Ｖに設定される。高周波電圧であるこのようなタッチ検出信号が鈍りや遅延を生ずることなく液晶パネル内の共通電極４４に印加されるようにするためには、休止期間中にゲートドライバ２００への入力信号の一部の波形をタッチ検出信号の波形と同じように変化させることが好ましい。そこで、本実施形態においては、休止期間において共通電極４４にタッチ検出信号が印加されている期間中、クリア信号ＣＬＲ（ＣＬＲ１〜ＣＬＲ４）の波形，制御信号ＶＴＰ（ＶＴＰ１，ＶＴＰ２）の波形，および直流電源電圧ＶＳＳの波形を図１０に示すようにタッチ検出信号の波形と同じように変化させる。
【００５９】
図７に示す単位回路２に関し、電荷保持ノードＮ１（ｎ），Ｎ１（ｎ＋２）から電荷が流出するリークパス上の薄膜トランジスタとしては、電荷保持ノードＮ１（ｎ）またはＮ１（ｎ＋２）にドレイン端子が接続され直流電源電圧ＶＳＳ用の入力端子にソース端子が接続された薄膜トランジスタ（電荷保持ノードターンオフトランジスタ）Ｔ３ｏ，Ｔ５ｏ，Ｔ６ｏ，Ｔ３ｅ，Ｔ５ｅ，およびＴ６ｅが挙げられる。これらの薄膜トランジスタのうち薄膜トランジスタＴ３ｏ，Ｔ５ｏ，およびＴ６ｏに着目する。仮に休止期間中にゲートドライバ２００への入力信号の波形をタッチ検出信号の波形と同じように変化させなかった場合、休止期間中の薄膜トランジスタＴ３ｏ，Ｔ５ｏ，およびＴ６ｏのゲート−ソース間電圧Ｖｇｓはいずれもほぼ０となる。何故ならば、薄膜トランジスタＴ３ｏ，Ｔ５ｏ，およびＴ６ｏのソース端子には直流電源電圧ＶＳＳが与えられており、かつ、休止期間には、薄膜トランジスタＴ３ｏのゲート端子に与えられるリセット信号Ｒ１の電位，薄膜トランジスタＴ５ｏのゲート端子に接続されている安定化ノードＮ２の電位，および薄膜トランジスタＴ６ｏのゲート端子に与えられるクリア信号ＣＬＲの電位は、いずれも直流電源電圧ＶＳＳに基づく電位に等しくなっているからである。この場合、特に酸化物ＴＦＴのようにオフ特性に優れた薄膜トランジスタが採用されていれば、電荷保持ノードＮ１（ｎ）からの電荷の流出を防止する目的であえて薄膜トランジスタＴ３ｏ，Ｔ５ｏ，およびＴ６ｏのゲート長を長くする必要はない。薄膜トランジスタＴ３ｅ，Ｔ５ｅ，およびＴ６ｅについても同様である。
【００６０】
しかしながら、休止期間中にゲートドライバ２００への入力信号の一部（具体的には、クリア信号ＣＬＲ，制御信号ＶＴＰ，および直流電源電圧ＶＳＳ）の波形をタッチ検出信号の波形と同じように変化させた場合には、たとえオフ特性に優れた薄膜トランジスタが採用されていても、薄膜トランジスタのゲート−ソース間電圧Ｖｇｓが過渡的に０よりも大きくなってリーク電流が生じることがある。実際のフルインセルタイプのタッチパネルに関しては、製造後あるいはモジュール化後に休止期間の長さやタッチ検出信号の周波数・振幅を調整することによってタッチパネル機能の最終調整が行われることが多い。このため、製造後にはタッチ検出信号の波形がゲートドライバ２００の設計時点とは異なっていることがある。従って、この点を考慮して、薄膜トランジスタを介した電荷のリークへの対策を行う必要がある。
【００６１】
ここで、休止期間中の薄膜トランジスタＴ３ｏ，Ｔ５ｏ，およびＴ６ｏの状態に着目する。薄膜トランジスタＴ３ｏのゲート端子には、リセット信号Ｒ１が与えられる。これに関し、上述したように、任意の段（ここではｑ段目とする）の単位回路２Ｌ（ｑ）には、単位回路２Ｌ（ｑ＋１）から出力される出力信号Ｇ１がリセット信号Ｒ１として与えられる（図５参照）。換言すれば、ｎ行目のゲートバスラインＧＬ（ｎ）に対応する薄膜トランジスタＴ３ｏのゲート端子には、（ｎ＋４）行目のゲートバスラインＧＬ（ｎ＋４）用の走査信号Ｇ（ｎ＋４）がリセット信号Ｒ１として与えられる。従って、ｎ行目のゲートバスラインＧＬ（ｎ）に対応する薄膜トランジスタＴ３ｏのゲート端子は、図１１に示すように、（ｎ＋４）行目のゲートバスラインＧＬ（ｎ＋４）に対応する薄膜トランジスタＴ９ｏのドレイン端子に接続されている。ここで、上述したように、休止期間には制御信号ＶＴＰはハイレベルで維持される。それ故、薄膜トランジスタＴ３ｏのゲート端子には、図１１に示すように薄膜トランジスタＴ９ｏを介して直流電源電圧ＶＳＳが与えられる。また、図９に示した例では、休止期間中、電荷保持ノードＮ１（ｎ）の電位はハイレベルとなっている。従って、薄膜トランジスタＴ５ｏのゲート端子には、図１２に示すように薄膜トランジスタＴ４ｏを介して直流電源電圧ＶＳＳが与えられる。また、薄膜トランジスタＴ６ｏのゲート端子には、図１３に示すようにローレベルのクリア信号ＣＬＲが与えられる。ところで、上述したように、休止期間において共通電極４４にタッチ検出信号が印加されている期間中、クリア信号ＣＬＲ，制御信号ＶＴＰ，および直流電源電圧ＶＳＳの波形は、タッチ検出信号の波形と同じように変化する（図１０参照）。以上の点のみを考慮すると、薄膜トランジスタＴ３ｏ，Ｔ５ｏ，およびＴ６ｏの状態には差異がないように思われる。
【００６２】
しかしながら、図７に示すように、直流電源電圧ＶＳＳ用の入力端子は多数の薄膜トランジスタ（薄膜トランジスタＴ３ｏ，Ｔ３ｅ，Ｔ４ｏ，Ｔ４ｅ，Ｔ５ｏ，Ｔ５ｅ，Ｔ６ｏ，Ｔ６ｅ，Ｔ７ｏ，Ｔ７ｅ，Ｔ８ｏ，Ｔ８ｅ，Ｔ９ｏ，Ｔ９ｅ，およびＴ１１）に接続されているのに対して、クリア信号ＣＬＲ用の入力端子２５は少数の薄膜トランジスタ（薄膜トランジスタＴ６ｏ，Ｔ６ｅ，Ｔ８ｏ，Ｔ８ｅ，およびＴ１１）に接続されている。すなわち、直流電源電圧ＶＳＳ用の入力端子の負荷はクリア信号ＣＬＲ用の入力端子２５の負荷よりも大きい。そのため、直流電源電圧ＶＳＳ用の入力端子とクリア信号ＣＬＲ用の入力端子２５との間に過渡的に電位差（電圧）が生じることがある。従って、ゲート端子にクリア信号ＣＬＲが与えられるとともにソース端子に直流電源電圧ＶＳＳが与えられる薄膜トランジスタＴ６ｏ，Ｔ６ｅについては、休止期間中にゲート−ソース間電圧Ｖｇｓが過渡的に０よりも大きくなることがある。
【００６３】
図１０は、休止期間中にクリア信号ＣＬＲ，制御信号ＶＴＰ，および直流電源電圧ＶＳＳの波形をタッチ検出信号の波形と同じように変化させたシミュレーションの結果を示す信号波形図である。この例では、５．５型フルＨＤの液晶パネル負荷を想定している。なお、タッチ検出信号の実際の波形については、図１０に示す波形には限定されない。また、上述したように、例えばモジュール化後にタッチ検出信号の波形が変更されることもある。
【００６４】
図１０において符号５１を付した部分に、入力端から最も離れた位置におけるクリア信号ＣＬＲと直流電源電圧ＶＳＳの波形変化の違いが現れている。図１０より、クリア信号ＣＬＲについては波形鈍りが小さいのに対して直流電源電圧ＶＳＳについては波形鈍りが大きいことが把握される。図１０において符号５２で示す部分では、両者間に大きな電位差が過渡的に生じている。図１３に示したように、薄膜トランジスタＴ６ｏについては、ゲート端子にはクリア信号ＣＬＲが与えられ、ソース端子には直流電源電圧ＶＳＳが与えられる。従って、薄膜トランジスタＴ６ｏのゲート−ソース間には過渡的に電位差が生じる。その結果、薄膜トランジスタＴ６ｏにリーク電流が生じ、休止期間中に電荷保持ノードＮ１（ｎ）の電位が低下する。
【００６５】
以上より、モノリシックゲートドライバが採用されている場合にスキャンの途中停止後にスキャンを正常に再開させるためには、電荷保持ノードＮ１（ｎ），Ｎ１（ｎ＋２）のリークパスとなり得る薄膜トランジスタＴ３ｏ，Ｔ３ｅ，Ｔ５ｏ，Ｔ５ｅ，Ｔ６ｏ，およびＴ６ｅのうち特に薄膜トランジスタＴ６ｏ，Ｔ６ｅを介した電荷のリークを抑制することが重要である。なお、薄膜トランジスタＴ６ｏ，Ｔ６ｅは、全てのゲートバスラインＧＬのスキャンの終了後に電荷保持ノードの状態をリセットするために設けられているものである。そのため、休止期間が設けられていない構成で酸化物ＴＦＴが用いられている場合には、薄膜トランジスタＴ６ｏ，Ｔ６ｅのチャネル幅（Ｗサイズ）を大きくする必要性は低く、当該チャネル幅はプロセスが許容する最小サイズ（例えば５μｍ）に設定されていることが多い。
【００６６】
以上の点を考慮して、本実施形態においては、単位回路２内に設けられている電荷保持ノードターンオフトランジスタのうち薄膜トランジスタＴ６ｏ，Ｔ６ｅのゲート長が他の電荷保持ノードターンオフトランジスタ（薄膜トランジスタＴ３ｏ，Ｔ５ｏ，Ｔ３ｅ，およびＴ５ｅ）のゲート長よりも長くされている。電荷保持ノードターンオフトランジスタのうち薄膜トランジスタＴ６ｏ，Ｔ６ｅについてのみゲート長を長くする理由は、額縁サイズの拡大を抑制するためでもある。ところで、従来、酸化物ＴＦＴが採用されている場合には、ゲート長は４μｍ〜９μｍであることが多かった。これに対して、本実施形態においては、電荷保持ノードターンオフトランジスタのうち薄膜トランジスタＴ６ｏ，Ｔ６ｅについてのみゲート長を１０μｍ以上にすることが好ましい。但し、額縁サイズの拡大を抑制するため、当該ゲート長は３０μｍ以下であることが好ましい。
【００６７】
以上のように、本実施形態においては、図１に示すように、薄膜トランジスタＴ６（フレーム期間の終了の際にハイレベルとなるクリア信号ＣＬＲがゲート端子に与えられ、電荷保持ノードＮ１にドレイン端子が接続され、直流電源電圧ＶＳＳがソース端子に与えられる薄膜トランジスタ）のゲート長が他の電荷保持ノードターンオフトランジスタのゲート長よりも長くされている。後述する第２〜第６の実施形態についても同様である。なお、図１では、奇数番目のゲートバスラインＧＬに対応する構成要素と偶数番目のゲートバスラインＧＬに対応する構成要素とを区別せずに記している。従って、例えば図１における薄膜トランジスタＴ６は、図７における薄膜トランジスタＴ６ｏおよび薄膜トランジスタＴ６ｅに相当する。
【００６８】
＜１．６  効果＞
本実施形態によれば、電荷保持ノードＮ１（ｎ），Ｎ１（ｎ＋２）にドレイン端子が接続され休止期間中に過渡的にリーク電流を生ずる可能性の高い薄膜トランジスタＴ６ｏ，Ｔ６ｅのゲート長が、他の電荷保持ノードターンオフトランジスタ（薄膜トランジスタＴ３ｏ，Ｔ５ｏ，Ｔ３ｅ，およびＴ５ｅ）のゲート長よりも長くされている。このように電荷保持ノードＮ１（ｎ），Ｎ１（ｎ＋２）からの電荷のリークを生ずる可能性の高い薄膜トランジスタＴ６ｏ，Ｔ６ｅのゲート長が長くされることにより、異常動作を引き起こすことなくスキャンの停止・再開を行うことが可能となる。また、薄膜トランジスタＴ６ｏ，Ｔ６ｅのみ他の電荷保持ノードターンオフトランジスタよりもゲート長が長くされることにより、額縁サイズの拡大が抑制される。以上のように、本実施形態によれば、額縁サイズの拡大を抑制しつつ、スキャンの途中停止を行うことのできるゲートドライバ（タッチパネルを備えた液晶表示装置用のゲートドライバ）２００が実現される。
【００６９】
＜１．７  変形例＞
＜１．７．１  第１の変形例＞
上記実施形態においては、休止期間中における電荷保持ノードＮ１（ｎ），Ｎ１（ｎ＋２）からの電荷のリークへの対策として、単位回路２内に設けられている電荷保持ノードターンオフトランジスタのうち薄膜トランジスタＴ６ｏ，Ｔ６ｅのゲート長が他の電荷保持ノードターンオフトランジスタのゲート長よりも長くされていた。しかしながら、これには限定されず、薄膜トランジスタＴ６ｏ，Ｔ６ｅをデュアルゲート化することによって、電荷保持ノードＮ１（ｎ），Ｎ１（ｎ＋２）からの電荷のリークを防止することもできる。より詳しくは、単位回路２内に設けられている電荷保持ノードターンオフトランジスタのうちの薄膜トランジスタＴ６ｏ，Ｔ６ｅのみをデュアルゲート構造とし、それ以外の電荷保持ノードターンオフトランジスタをシングルゲート構造とすれば良い。このような構成によっても、額縁サイズの拡大を抑制しつつ、スキャンの途中停止を行うことのできるゲートドライバ２００が実現される。
【００７０】
なお、上記においては薄膜トランジスタＴ６ｏ，Ｔ６ｅをデュアルゲート化する例を挙げて説明したが、薄膜トランジスタＴ６ｏ，Ｔ６ｅのゲートを３つ以上に分割しても良い。すなわち、薄膜トランジスタＴ６ｏ，Ｔ６ｅがマルチゲート構造を有するようにしても良い。
【００７１】
第２の変形例や第２〜第６の実施形態についても、薄膜トランジスタＴ６（Ｔ６ｏ，Ｔ６ｅ）のゲート長を他の電荷保持ノードターンオフトランジスタのゲート長よりも長くすることに代えて、電荷保持ノードターンオフトランジスタのうちの薄膜トランジスタＴ６（Ｔ６ｏ，Ｔ６ｅ）のみマルチゲート構造を有するようにしても良い。
【００７２】
＜１．７．２  第２の変形例＞
上記実施形態においては、電荷保持ノードターンオフトランジスタのうち薄膜トランジスタＴ６ｏ，Ｔ６ｅについてのみ、他の電荷保持ノードターンオフトランジスタよりもゲート長が長くされていた。しかしながら、酸化物ＴＦＴ以外の薄膜トランジスタが採用されている場合、休止期間中に薄膜トランジスタＴ６ｏ，Ｔ６ｅ以外の薄膜トランジスタを介した電荷のリークが生じることが懸念される。
【００７３】
そこで、薄膜トランジスタＴ３ｏ，Ｔ３ｅ，Ｔ５ｏ，およびＴ５ｅについても、ゲート長を長くするようにしても良い。より詳しくは、薄膜トランジスタＴ６ｏ，Ｔ６ｅ，Ｔ３ｏ，Ｔ３ｅ，Ｔ５ｏ，およびＴ５ｅのゲート長を単位回路２内の他の薄膜トランジスタのゲート長よりも長くしても良いし、薄膜トランジスタＴ６ｏ，Ｔ６ｅ，Ｔ５ｏ，およびＴ５ｅのゲート長を単位回路２内の他の薄膜トランジスタのゲート長よりも長くしても良いし、薄膜トランジスタＴ６ｏ，Ｔ６ｅ，Ｔ３ｏ，およびＴ３ｅのゲート長を単位回路２内の他の薄膜トランジスタのゲート長よりも長くしても良い。なお、第１の変形例のように、ゲート長を長くすることに代えてマルチゲート構造を採用することもできる。
【００７４】
＜２．第２の実施形態＞
＜２．１  ゲートドライバの概略構成＞
図１４は、本実施形態におけるゲートドライバ２００の概略構成について説明するためのブロック図である。本実施形態におけるゲートドライバ２００は、第１の実施形態と同様、表示部４００の一端側に配置されたシフトレジスタ２１０Ｌと表示部４００の他端側に配置されたシフトレジスタ２１０Ｒとによって構成されている。本実施形態においては、第１の実施形態とは異なり、各ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）がシフトレジスタ２１０Ｌおよびシフトレジスタ２１０Ｒの双方によって駆動される。すなわち、各ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）は、一端側および他端側の双方から駆動される。
【００７５】
シフトレジスタ２１０Ｌはｐ個の単位回路２Ｌ（１）〜２Ｌ（ｐ）によって構成され、シフトレジスタ２１０Ｒはｐ個の単位回路２Ｒ（１）〜２Ｒ（ｐ）によって構成されている。ｐはｉ／２である。第１の実施形態と同様、各単位回路２は２本のゲートバスラインＧＬに接続されている。
【００７６】
＜２．２  シフトレジスタの構成＞
図１５は、シフトレジスタ２１０Ｌの構成を示すブロック図である。図１６は、シフトレジスタ２１０Ｒの構成を示すブロック図である。本実施形態においては、シフトレジスタ２１０Ｌとシフトレジスタ２１０Ｒとに同じ信号が入力される。シフトレジスタ２１０Ｌ，２１０Ｒには、ゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号ＧＳＰ１，ＧＳＰ２と、クリア信号ＣＬＲ１，ＣＬＲ２と、ゲートクロック信号ＣＫ１〜ＣＫ４と、制御信号ＶＴＰとが与えられる。また、シフトレジスタ２１０Ｌ，２１０Ｒには、ハイレベルの直流電源電圧ＶＤＤおよびローレベルの直流電源電圧ＶＳＳも与えられる。ゲートクロック信号ＣＫ１〜ＣＫ４は、４相のクロック信号である。以下、シフトレジスタ２１０Ｌの構成のみについて説明を行い、シフトレジスタ２１０Ｒの構成についての説明は省略する。
【００７７】
シフトレジスタ２１０Ｌにおいて、各単位回路２に与えられる信号は次のようになっている（図１５参照）。ｏを奇数とし、ｅを偶数とすると、単位回路２Ｌ（ｏ）にはゲートクロック信号ＣＫ１が入力クロック信号ＣＫＡとして与えられるとともにゲートクロック信号ＣＫ２が入力クロック信号ＣＫＢとして与えられ、単位回路２Ｌ（ｅ）にはゲートクロック信号ＣＫ３が入力クロック信号ＣＫＡとして与えられるとともにゲートクロック信号ＣＫ４が入力クロック信号ＣＫＢとして与えられる。セット信号Ｓ１，Ｓ２およびリセット信号Ｒ１，Ｒ２については第１の実施形態と同様である。また、全ての単位回路２に共通的に、直流電源電圧ＶＳＳ，直流電源電圧ＶＤＤ，制御信号ＶＴＰ，およびクリア信号ＣＬＲ２が与えられる。
【００７８】
シフトレジスタ２１０Ｌの各単位回路２からは出力信号Ｇ１，Ｇ２が出力される。任意の段（ここではｑ段目とする）の単位回路２Ｌ（ｑ）から出力される出力信号Ｇ１は、走査信号Ｇ（２ｑ−１）としてゲートバスラインＧＬ（２ｑ−１）に与えられるほか、リセット信号Ｒ１として単位回路２Ｌ（ｑ−１）に与えられるとともに、セット信号Ｓ１として単位回路２Ｌ（ｑ＋１）に与えられる。任意の段の単位回路２Ｌ（ｑ）から出力される出力信号Ｇ２は、走査信号Ｇ（２ｑ）としてゲートバスラインＧＬ（２ｑ）に与えられるほか、リセット信号Ｒ２として単位回路２Ｌ（ｑ−１）に与えられるとともに、セット信号Ｓ２として単位回路２Ｌ（ｑ＋１）に与えられる。但し、単位回路２Ｌ（１）から出力される出力信号Ｇ１，Ｇ２は他の単位回路にリセット信号として与えられることはなく、単位回路２Ｌ（ｐ）から出力される出力信号Ｇ１，Ｇ２は他の単位回路にセット信号として与えられることはない。
【００７９】
＜２．３  単位回路の構成＞
単位回路２の構成は、第１の実施形態と同様である（図７参照）。但し、図１５および図１６における入力クロック信号ＣＫＢは、図７における入力クロック信号ＣＫＣ（入力端子２１ｅに与えられる信号）に相当する。
【００８０】
＜２．４  ゲートドライバの動作＞
＜２．４．１  スキャンの途中停止が行われないときの動作＞
図１７は、本実施形態において、スキャンの途中停止が行われないときの１つの単位回路２の動作について説明するための信号波形図である。図８および図１７から把握されるように、本実施形態における単位回路２は、４相のゲートクロック信号ＣＫ１〜ＣＫ４に基づいて動作するという点を除いては、第１の実施形態と同様に動作する。
【００８１】
＜２．４．２  スキャンの途中停止が行われるときの動作＞
図１８は、スキャンの途中停止が行われるときのシフトレジスタ２１０Ｌの動作について説明するための信号波形図である。ここでは、走査信号Ｇ（ｎ−１）がハイレベルになってから走査信号Ｇ（ｎ）がハイレベルになるまでの間に休止期間（時点ｔ３１〜ｔ３２の期間）が設けられるものと仮定する。
【００８２】
時点ｔ３１以前の期間には、図１８に示すように走査信号Ｇが順次にハイレベルとなる。時点ｔ３１になると、ゲートクロック信号ＣＫ１〜ＣＫ４のクロック動作が停止する。休止期間（時点ｔ３１〜ｔ３２の期間）を通じて、各単位回路２内の電荷保持ノードの電位は時点ｔ３１直前のレベルで維持される。図１８に示す例では、電荷保持ノードＮ１（ｎ−２），Ｎ１（ｎ−１），Ｎ１（ｎ），およびＮ１（ｎ＋１）の電位が休止期間を通じてハイレベルで維持される。また、図１８に示すように、休止期間には制御信号ＶＴＰがハイレベルで維持される。これにより、休止期間には、全ての単位回路２で薄膜トランジスタＴ９ｏ，Ｔ９ｅがオン状態で維持され、全ての走査信号Ｇはローレベルで維持される。なお、図１８では休止期間の全期間を通じて制御信号ＶＴＰがハイレベルとなっているが、休止期間中の一部の期間に制御信号ＶＴＰがハイレベルとなるようにしてもよい。
【００８３】
時点ｔ３２になると、ゲートクロック信号ＣＫ１〜ＣＫ４のクロック動作が再開する。これにより、電荷保持ノードＮ１（ｎ）の電位が大きく上昇し（電荷保持ノードＮ１（ｎ）がブートストラップされる）、走査信号Ｇ（ｎ）がハイレベルとなる。このようにしてｎ行目からゲートバスラインＧＬのスキャンが再開される。
【００８４】
＜２．５  電荷のリークへの対策＞
本実施形態においても、第１の実施形態と同様、単位回路２内に設けられている電荷保持ノードターンオフトランジスタのうち薄膜トランジスタＴ６ｏ，Ｔ６ｅのゲート長が他の電荷保持ノードターンオフトランジスタのゲート長よりも長くされている。
【００８５】
＜２．６  効果＞
本実施形態においても、第１の実施形態と同様、額縁サイズの拡大を抑制しつつ、スキャンの途中停止を行うことのできるゲートドライバ２００が実現される。また、本実施形態によれば、各ゲートバスラインＧＬは一端側および他端側の双方から駆動されるので、走査信号Ｇの波形鈍りに起因する表示不良の発生が抑制される。
【００８６】
＜３．第３の実施形態＞
図１９は、本実施形態におけるゲートドライバ２００の概略構成について説明するためのブロック図である。本実施形態におけるゲートドライバ２００は、表示部４００の一端側に配置されたシフトレジスタ２１０によって構成されている。シフトレジスタ２１０はｐ個の単位回路２（１）〜２（ｐ）によって構成されている。ｐはｉ／２である。各単位回路２は２本のゲートバスラインＧＬに接続されている。
【００８７】
図１４および図１９から把握されるように、第２の実施形態においては各ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が一端側および他端側の双方から駆動されていたのに対し、本実施形態においては各ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が一端側のみから駆動される。第２の実施形態と本実施形態とではこの点が異なるだけであるので、シフトレジスタの構成、単位回路の構成、およびゲートドライバの動作についての説明は省略する。
【００８８】
また、電荷のリークへの対策については、本実施形態においても、単位回路２（図７参照）内に設けられている電荷保持ノードターンオフトランジスタのうち薄膜トランジスタＴ６ｏ，Ｔ６ｅのゲート長が他の電荷保持ノードターンオフトランジスタのゲート長よりも長くされている。
【００８９】
以上より、本実施形態においても、第１の実施形態と同様、額縁サイズの拡大を抑制しつつ、スキャンの途中停止を行うことのできるゲートドライバ２００が実現される。また、本実施形態によれば、シフトレジスタ２１０は表示部４００の一端側のみに設けられるので、額縁サイズを小さくすることが可能となる。
【００９０】
＜４．第４の実施形態＞
＜４．１  ゲートドライバの概略構成＞
図２０は、本実施形態におけるゲートドライバ２００の概略構成について説明するためのブロック図である。本実施形態におけるゲートドライバ２００は、表示部４００の一端側に配置されたシフトレジスタ２１０Ｌと表示部４００の他端側に配置されたシフトレジスタ２１０Ｒとによって構成されている。表示部４００にはｉ本のゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が配設されており、シフトレジスタ２１０Ｌは奇数行目のゲートバスラインＧＬを駆動し、シフトレジスタ２１０Ｒは偶数行目のゲートバスラインＧＬを駆動する。すなわち、本実施形態においては、第１の実施形態と同様、「櫛歯駆動」あるいは「インターレース駆動」と呼ばれる駆動方式でゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が駆動される。
【００９１】
シフトレジスタ２１０Ｌはｐ個の単位回路２Ｌ（１）〜２Ｌ（ｐ）によって構成され、シフトレジスタ２１０Ｒはｐ個の単位回路２Ｒ（１）〜２Ｒ（ｐ）によって構成されている。ｐはｉ／２である。第１〜第３の実施形態とは異なり、本実施形態においては、各単位回路２は１本のゲートバスラインＧＬに接続されている。ｑを１以上ｐ以下の整数とすると、シフトレジスタ２１０Ｌ内の単位回路２Ｌ（ｑ）はゲートバスラインＧＬ（２ｑ−１）に接続され、シフトレジスタ２１０Ｒ内の単位回路２Ｌ（ｑ）はゲートバスラインＧＬ（２ｑ）に接続されている。
【００９２】
＜４．２  シフトレジスタの構成＞
図２１は、シフトレジスタ２１０Ｌの構成を示すブロック図である。図２２は、シフトレジスタ２１０Ｒの構成を示すブロック図である。上述したように、シフトレジスタ２１０Ｌはｐ個の単位回路２Ｌ（１）〜２Ｌ（ｐ）によって構成され、シフトレジスタ２１０Ｒはｐ個の単位回路２Ｒ（１）〜２Ｒ（ｐ）によって構成されている。
【００９３】
シフトレジスタ２１０Ｌには、ゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号ＧＳＰ１，ＧＳＰ３と、クリア信号ＣＬＲ１，ＣＬＲ３，およびＣＬＲ５と、ゲートクロック信号ＣＫ１，ＣＫ３，ＣＫ５，およびＣＫ７と、制御信号ＶＴＰ１とが与えられる。シフトレジスタ２１０Ｒには、ゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号ＧＳＰ２，ＧＳＰ４と、クリア信号ＣＬＲ２，ＣＬＲ４，およびＣＬＲ６と、ゲートクロック信号ＣＫ２，ＣＫ４，ＣＫ６，およびＣＫ８と、制御信号ＶＴＰ２とが与えられる。また、シフトレジスタ２１０Ｌ，２１０Ｒには、ハイレベルの直流電源電圧ＶＤＤおよびローレベルの直流電源電圧ＶＳＳも与えられる。ゲートクロック信号ＣＫ１〜ＣＫ８は、８相のクロック信号である。以下、シフトレジスタ２１０Ｌの構成のみについて説明を行い、シフトレジスタ２１０Ｒの構成についての説明は省略する。
【００９４】
シフトレジスタ２１０Ｌにおいて、各単位回路２に与えられる信号は次のようになっている（図２１参照）。単位回路２Ｌ（１）にはゲートクロック信号ＣＫ１が入力クロック信号ＣＫｉｎとして与えられ、単位回路２Ｌ（２）にはゲートクロック信号ＣＫ３が入力クロック信号ＣＫｉｎとして与えられ、単位回路２Ｌ（３）にはゲートクロック信号ＣＫ５が入力クロック信号ＣＫｉｎとして与えられ、単位回路２Ｌ（４）にはゲートクロック信号ＣＫ７が入力クロック信号ＣＫｉｎとして与えられる。単位回路２へのゲートクロック信号の入力については、このような構成が繰り返される。また、任意の段（ここではｑ段目とする）の単位回路２Ｌ（ｑ）には、単位回路２Ｌ（ｑ−２）から出力される出力信号Ｇがセット信号Ｓとして与えられ、単位回路２Ｌ（ｑ＋３）から出力される出力信号Ｇがリセット信号Ｒとして与えられる。但し、単位回路２Ｌ（１）にはゲートスタートパルス信号ＧＳＰ１がセット信号Ｓとして与えられ、単位回路２Ｌ（２）にはゲートスタートパルス信号ＧＳＰ３がセット信号Ｓとして与えられ、単位回路２Ｌ（ｐ−２）にはクリア信号ＣＬＲ１がリセット信号Ｒとして与えられ、単位回路２Ｌ（ｐ−１）にはクリア信号ＣＬＲ３がリセット信号Ｒとして与えられ、単位回路２Ｌ（ｐ）にはクリア信号ＣＬＲ５がリセット信号Ｒとして与えられる。また、全ての単位回路２に共通的に、直流電源電圧ＶＳＳ，直流電源電圧ＶＤＤ，制御信号ＶＴＰ１，およびクリア信号ＣＬＲ５が与えられる。
【００９５】
シフトレジスタ２１０Ｌの各単位回路２からは出力信号Ｇが出力される。任意の段（ここではｑ段目とする）の単位回路２Ｌ（ｑ）から出力される出力信号Ｇは、走査信号Ｇ（２ｑ−１）としてゲートバスラインＧＬ（２ｑ−１）に与えられるほか、リセット信号Ｒとして単位回路２Ｌ（ｑ−３）に与えられるとともに、セット信号Ｓとして単位回路２Ｌ（ｑ＋２）に与えられる。但し、単位回路２Ｌ（１）〜２Ｌ（３）から出力される出力信号Ｇは他の単位回路にリセット信号Ｒとして与えられることはなく、単位回路２Ｌ（ｐ−１），２Ｌ（ｐ）から出力される出力信号Ｇは他の単位回路にセット信号Ｓとして与えられることはない。
【００９６】
＜４．３  単位回路の構成＞
図２３は、本実施形態における単位回路２の構成を示す回路図である。図２３に示すように、この単位回路２は、１２個の薄膜トランジスタＴ１〜Ｔ１２と、１個のキャパシタ（容量素子）Ｃ１とを備えている。また、この単位回路２は、直流電源電圧ＶＳＳ用の入力端子のほか、６個の入力端子２１〜２６と、１個の出力端子２９とを有している。ここで、入力クロック信号ＣＫｉｎを受け取る入力端子には符号２１を付し、セット信号Ｓを受け取る入力端子には符号２２を付し、リセット信号Ｒを受け取る入力端子には符号２３を付し、直流電源電圧ＶＤＤを受け取る入力端子には符号２４を付し、クリア信号ＣＬＲを受け取る入力端子には符号２５を付し、制御信号ＶＴＰを受け取る入力端子には符号２６を付している。また、出力信号Ｇを出力する出力端子には符号２９を付している。図２３におけるクリア信号ＣＬＲは図２１におけるクリア信号ＣＬＲ５に相当し、図２３における制御信号ＶＴＰは図２１における制御信号ＶＴＰ１に相当する。
【００９７】
薄膜トランジスタＴ１〜Ｔ１１は第１の実施形態（図７参照）における薄膜トランジスタＴ１ｏ〜Ｔ１１ｏに相当し、キャパシタＣ１は第１の実施形態におけるキャパシタＣ１ｏに相当する。従って、構成要素間の接続関係や各構成要素の機能についての説明は省略する。但し、本実施形態における単位回路２には、第１の実施形態における単位回路２に設けられていない構成要素として、ゲート端子が入力端子２２に接続され、ドレイン端子が安定化ノードＮ２に接続され、ソース端子が直流電源電圧ＶＳＳ用の入力端子に接続された薄膜トランジスタＴ１２が設けられている。薄膜トランジスタＴ１２は、セット信号Ｓがハイレベルになっているときに、安定化ノードＮ２の電位をローレベルに向けて変化させる。
【００９８】
＜４．４  ゲートドライバの動作＞
次に、ゲートドライバ２００の動作について説明する。まず、スキャンの途中停止が行われないときの動作について説明し、その後、スキャンの途中停止が行われるときの動作について説明する。
【００９９】
＜４．４．１  スキャンの途中停止が行われないときの動作＞
図２４は、スキャンの途中停止が行われないときの１つの単位回路２の動作について説明するための信号波形図である。なお、ここで説明する単位回路２にはゲートクロック信号ＣＫ１が入力クロック信号ＣＫｉｎとして入力されるものと仮定する。
【０１００】
時点ｔ４１以前の期間には、セット信号Ｓはローレベル、電荷保持ノードＮ１の電位はローレベル、安定化ノードＮ２の電位はハイレベル、出力信号Ｇはローレベル、リセット信号Ｒはローレベルとなっている。入力クロック信号ＣＫｉｎ（ゲートクロック信号ＣＫ１）については、ハイレベルとローレベルとを交互に繰り返している。ところで、単位回路２内の薄膜トランジスタＴ１には寄生容量が存在するので、時点ｔ４１以前の期間には、入力クロック信号ＣＫｉｎのクロック動作と薄膜トランジスタＴ１の寄生容量の存在とに起因して、電荷保持ノードＮ１の電位に変動が生じ得る。しかしながら、第１の実施形態と同様、時点ｔ４１以前の期間には安定化ノードＮ２の電位がハイレベルで維持されることによって、入力クロック信号ＣＫｉｎのクロック動作に起因する異常動作の発生が防止されている。
【０１０１】
時点ｔ４１になると、セット信号Ｓがローレベルからハイレベルに変化する。このため、薄膜トランジスタＴ２，Ｔ１２がオン状態となる。薄膜トランジスタＴ１２がオン状態となることによって、安定化ノードＮ２の電位はローレベルとなる。また、薄膜トランジスタＴ２がオン状態となることによって、キャパシタＣ１が充電される。これにより、電荷保持ノードＮ１の電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ１がオン状態となる。しかしながら、時点ｔ４１には入力クロック信号ＣＫｉｎ（ゲートクロック信号ＣＫ１）はローレベルとなっているので、出力信号Ｇはローレベルで維持される。
【０１０２】
時点ｔ４２になると、入力クロック信号ＣＫｉｎ（ゲートクロック信号ＣＫ１）がローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ１はオン状態となっているので、入力端子２１の電位の上昇とともに出力端子２９の電位が上昇する。ここで、図２３に示すように電荷保持ノードＮ１−出力端子２９間にはキャパシタＣ１が設けられているので、出力端子２９の電位の上昇とともに電荷保持ノードＮ１の電位も上昇する（電荷保持ノードＮ１がブートストラップされる）。その結果、薄膜トランジスタＴ１のゲート端子には大きな電圧が印加され、出力端子２９に接続されているゲートバスラインＧＬが選択状態となるのに充分なレベルにまで出力信号Ｇの電位が上昇する。
【０１０３】
時点ｔ４３になると、入力クロック信号ＣＫｉｎ（ゲートクロック信号ＣＫ１）がハイレベルからローレベルに変化する。これにより、入力端子２１の電位の低下とともに出力端子２９の電位（出力信号Ｇの電位）は低下する。出力端子２９の電位が低下すると、キャパシタＣ１を介して、電荷保持ノードＮ１の電位も低下する。
【０１０４】
時点ｔ４４になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３はオン状態となる。その結果、電荷保持ノードＮ１の電位がローレベルにまで低下する。これにより、薄膜トランジスタＴ４はオフ状態となり、安定化ノードＮ２の電位がローレベルからハイレベルに変化する。その結果、薄膜トランジスタＴ７がオン状態となり、出力端子２９の電位（出力信号Ｇの電位）がローレベルへと引き込まれる。
【０１０５】
以上のような動作が各単位回路２で行われることによって、この液晶表示装置に設けられている複数本のゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が順次に選択状態となり、画素容量への書き込みが順次に行われる。
【０１０６】
なお、第１の実施形態と同様、全てのゲートバスラインＧＬのスキャンの終了後に、クリア信号ＣＬＲがハイレベルとなる。これにより、全ての単位回路２の状態がリセットされる。
【０１０７】
＜４．４．２  スキャンの途中停止が行われるときの動作＞
図２５は、スキャンの途中停止が行われるときのシフトレジスタ２１０Ｌの動作について説明するための信号波形図である。ここでは、走査信号Ｇ（ｎ−２）がハイレベルになってから走査信号Ｇ（ｎ）がハイレベルになるまでの間に休止期間（時点ｔ５１〜ｔ５２の期間）が設けられるものと仮定する。
【０１０８】
時点ｔ５１以前の期間には、図２５に示すように走査信号Ｇが順次にハイレベルとなる。時点ｔ５１になると、ゲートクロック信号ＣＫ１〜ＣＫ８のクロック動作が停止する。休止期間（時点ｔ５１〜ｔ５２の期間）を通じて、各単位回路２内の電荷保持ノードの電位は時点ｔ５１直前のレベルで維持される。図２５に示す例では、電荷保持ノードＮ１（ｎ−６），Ｎ１（ｎ−４），Ｎ１（ｎ−２），Ｎ１（ｎ），およびＮ１（ｎ＋２）の電位が休止期間を通じてハイレベルで維持される。また、図２５に示すように、休止期間には制御信号ＶＴＰ１がハイレベルで維持される。これにより、休止期間には、全ての単位回路２で薄膜トランジスタＴ９がオン状態で維持され、全ての走査信号Ｇはローレベルで維持される。なお、図２５では休止期間の全期間を通じて制御信号ＶＴＰ１がハイレベルとなっているが、休止期間中の一部の期間に制御信号ＶＴＰ１がハイレベルとなるようにしてもよい。
【０１０９】
時点ｔ５２になると、ゲートクロック信号ＣＫ１〜ＣＫ８のクロック動作が再開する。これにより、電荷保持ノードＮ１（ｎ）の電位が大きく上昇し（電荷保持ノードＮ１（ｎ）がブートストラップされる）、走査信号Ｇ（ｎ）がハイレベルとなる。このようにして、ｎ行目からゲートバスラインＧＬのスキャンが再開される。
【０１１０】
＜４．５  電荷のリークへの対策＞
電荷のリークへの対策については、本実施形態においては、単位回路２内に設けられている電荷保持ノードターンオフトランジスタのうち薄膜トランジスタＴ６のゲート長が他の電荷保持ノードターンオフトランジスタ（薄膜トランジスタＴ３，Ｔ５）のゲート長よりも長くされている。
【０１１１】
＜４．６  効果＞
本実施形態においても、第１の実施形態と同様、額縁サイズの拡大を抑制しつつ、スキャンの途中停止を行うことのできるゲートドライバ２００が実現される。
【０１１２】
＜４．７  変形例＞
＜４．７．１  第１の変形例＞
図２６は、第４の実施形態の第１の変形例における単位回路２の構成を示す回路図である。第４の実施形態においてはセット信号Ｓがハイレベルになっているときに安定化ノードＮ２の電位をローレベルに向けて変化させるための薄膜トランジスタＴ１２（図２３参照）が設けられていたが、本変形例においては薄膜トランジスタＴ１２が設けられていない。
【０１１３】
図２４に関し、時点ｔ４１には電荷保持ノードＮ１の電位がローレベルからハイレベルに変化するので、薄膜トランジスタＴ４がオン状態となることによって安定化ノードＮ２の電位はハイレベルからローレベルに変化する。このため、必ずしも薄膜トランジスタＴ１２を備える必要はないので、本変形例に係る構成（図２６参照）を採用することもできる。これにより、第４の実施形態よりも額縁サイズを小さくすることが可能となる。なお、第５の実施形態および第６の実施形態についても、単位回路２の構成として図２６に示す構成を採用することもできる。
【０１１４】
＜４．７．２  第２の変形例＞
図２７は、第４の実施形態の第２の変形例における単位回路２の構成を示す回路図である。本変形例における単位回路２には、第４の実施形態における構成要素に加えて、薄膜トランジスタＴ１３が設けられている。薄膜トランジスタＴ１３については、ゲート端子は電荷保持ノードＮ１に接続され、ドレイン端子は入力端子２１に接続され、ソース端子は出力端子２８に接続されている。薄膜トランジスタＴ１３は薄膜トランジスタＴ１と同様の構成を有しているので、波形の遅延を除けば、出力端子２８からは出力端子２９から出力される信号と同様の信号が出力されることになる。そこで、本変形例においては、シフトレジスタ２１０Ｌ内の任意の段（ここではｑ段目とする）の単位回路２Ｌ（ｑ）に着目すると、出力端子２９から出力される出力信号Ｇは走査信号Ｇ（２ｑ−１）としてゲートバスラインＧＬ（２ｑ−１）に与えられ、出力端子２８から出力される出力信号Ｑはリセット信号Ｒとして単位回路２Ｌ（ｑ−３）に与えられるとともにセット信号Ｓとして単位回路２Ｌ（ｑ＋２）に与えられる。また、シフトレジスタ２１０Ｒ内の任意の段（ここではｑ段目とする）の単位回路２Ｒ（ｑ）に着目すると、出力端子２９から出力される出力信号Ｇは走査信号Ｇ（２ｑ）としてゲートバスラインＧＬ（２ｑ）に与えられ、出力端子２８から出力される出力信号Ｑはリセット信号Ｒとして単位回路２Ｒ（ｑ−３）に与えられるとともにセット信号Ｓとして単位回路２Ｒ（ｑ＋２）に与えられる。このような構成によれば、各単位回路２からの出力信号についての負荷が分散されるので、ゲートドライバ２００の動作の安定化を図ることができる。なお、第５の実施形態および第６の実施形態についても、単位回路２の構成として図２７に示す構成を採用することもできる。
【０１１５】
＜５．第５の実施形態＞
＜５．１  ゲートドライバの概略構成＞
図２８は、本実施形態におけるゲートドライバ２００の概略構成について説明するためのブロック図である。本実施形態におけるゲートドライバ２００は、第４の実施形態と同様、表示部４００の一端側に配置されたシフトレジスタ２１０Ｌと表示部４００の他端側に配置されたシフトレジスタ２１０Ｒとによって構成されている。本実施形態においては、第４の実施形態とは異なり（第２の実施形態と同様）、各ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）がシフトレジスタ２１０Ｌおよびシフトレジスタ２１０Ｒの双方によって駆動される。
【０１１６】
シフトレジスタ２１０Ｌはｉ個の単位回路２Ｌ（１）〜２Ｌ（ｉ）によって構成され、シフトレジスタ２１０Ｒはｉ個の単位回路２Ｒ（１）〜２Ｒ（ｉ）によって構成されている。第４の実施形態と同様、各単位回路２は１本のゲートバスラインＧＬに接続されている。
【０１１７】
＜５．２  シフトレジスタの構成＞
図２９は、シフトレジスタ２１０Ｌの構成を示すブロック図である。図３０は、シフトレジスタ２１０Ｒの構成を示すブロック図である。本実施形態においては、シフトレジスタ２１０Ｌとシフトレジスタ２１０Ｒとに同じ信号が入力される。シフトレジスタ２１０Ｌ，２１０Ｒには、ゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号ＧＳＰ１，ＧＳＰ２と、クリア信号ＣＬＲ１〜ＣＬＲ３と、ゲートクロック信号ＣＫ１〜ＣＫ４と、制御信号ＶＴＰとが与えられる。また、シフトレジスタ２１０Ｌ，２１０Ｒには、ハイレベルの直流電源電圧ＶＤＤおよびローレベルの直流電源電圧ＶＳＳも与えられる。ゲートクロック信号ＣＫ１〜ＣＫ４は、４相のクロック信号である。以下、シフトレジスタ２１０Ｌの構成のみについて説明を行い、シフトレジスタ２１０Ｒの構成についての説明は省略する。
【０１１８】
シフトレジスタ２１０Ｌにおいて、各単位回路２に与えられる信号は次のようになっている（図２９参照）。単位回路２Ｌ（１）にはゲートクロック信号ＣＫ１が入力クロック信号ＣＫｉｎとして与えられ、単位回路２Ｌ（２）にはゲートクロック信号ＣＫ２が入力クロック信号ＣＫｉｎとして与えられ、単位回路２Ｌ（３）にはゲートクロック信号ＣＫ３が入力クロック信号ＣＫｉｎとして与えられ、単位回路２Ｌ（４）にはゲートクロック信号ＣＫ４が入力クロック信号ＣＫｉｎとして与えられる。単位回路２へのゲートクロック信号の入力については、このような構成が繰り返される。セット信号Ｓおよびリセット信号Ｒについては第４の実施形態と同様である。また、全ての単位回路２に共通的に、直流電源電圧ＶＳＳ，直流電源電圧ＶＤＤ，制御信号ＶＴＰ，およびクリア信号ＣＬＲ３が与えられる。
【０１１９】
シフトレジスタ２１０Ｌの各単位回路２からは出力信号Ｇが出力される。任意の段（ここではｑ段目とする）の単位回路２Ｌ（ｑ）から出力される出力信号Ｇは、走査信号Ｇ（ｑ）としてゲートバスラインＧＬ（ｑ）に与えられるほか、リセット信号Ｒとして単位回路２Ｌ（ｑ−３）に与えられるとともに、セット信号Ｓとして単位回路２Ｌ（ｑ＋２）に与えられる。但し、単位回路２Ｌ（１）〜２Ｌ（３）から出力される出力信号Ｇは他の単位回路にリセット信号Ｒとして与えられることはなく、単位回路２Ｌ（ｉ−１），２Ｌ（ｉ）から出力される出力信号Ｇは他の単位回路にセット信号Ｓとして与えられることはない。
【０１２０】
＜５．３  単位回路の構成＞
単位回路２の構成は、第４の実施形態と同様である（図２３参照）。
【０１２１】
＜５．４  ゲートドライバの動作＞
＜５．４．１  スキャンの途中停止が行われないときの動作＞
図３１は、本実施形態において、スキャンの途中停止が行われないときの１つの単位回路２の動作について説明するための信号波形図である。図２４および図３１から把握されるように、本実施形態における単位回路２は、４相のゲートクロック信号ＣＫ１〜ＣＫ４に基づいて動作するという点を除いては、第４の実施形態と同様に動作する。
【０１２２】
＜５．４．２  スキャンの途中停止が行われるときの動作＞
図３２は、スキャンの途中停止が行われるときのシフトレジスタ２１０Ｌの動作について説明するための信号波形図である。ここでは、走査信号Ｇ（ｎ−１）がハイレベルになってから走査信号Ｇ（ｎ）がハイレベルになるまでの間に休止期間（時点ｔ７１〜ｔ７２の期間）が設けられるものと仮定する。
【０１２３】
時点ｔ７１以前の期間には、図３２に示すように走査信号Ｇが順次にハイレベルとなる。時点ｔ７１になると、ゲートクロック信号ＣＫ１〜ＣＫ４のクロック動作が停止する。休止期間（時点ｔ７１〜ｔ７２の期間）を通じて、各単位回路２内の電荷保持ノードの電位は時点ｔ７１直前のレベルで維持される。図３２に示す例では、電荷保持ノードＮ１（ｎ−３），Ｎ１（ｎ−２），Ｎ１（ｎ−１），Ｎ１（ｎ），およびＮ１（ｎ＋１）の電位が休止期間を通じてハイレベルで維持される。また、図３２に示すように、休止期間には制御信号ＶＴＰがハイレベルで維持される。これにより、休止期間には、全ての単位回路２で薄膜トランジスタＴ９がオン状態で維持され、全ての走査信号Ｇはローレベルで維持される。なお、図３２では休止期間の全期間を通じて制御信号ＶＴＰがハイレベルとなっているが、休止期間中の一部の期間に制御信号ＶＴＰがハイレベルとなるようにしてもよい。
【０１２４】
時点ｔ７２になると、ゲートクロック信号ＣＫ１〜ＣＫ４のクロック動作が再開する。これにより、電荷保持ノードＮ１（ｎ）の電位が大きく上昇し（電荷保持ノードＮ１（ｎ）がブートストラップされる）、走査信号Ｇ（ｎ）がハイレベルとなる。このようにしてｎ行目からゲートバスラインＧＬのスキャンが再開される。
【０１２５】
＜５．５  電荷のリークへの対策＞
本実施形態においては、第４の実施形態と同様、単位回路２内に設けられている電荷保持ノードターンオフトランジスタのうち薄膜トランジスタＴ６のゲート長が他の電荷保持ノードターンオフトランジスタのゲート長よりも長くされている。
【０１２６】
＜５．６  効果＞
本実施形態においても、第１の実施形態と同様、額縁サイズの拡大を抑制しつつ、スキャンの途中停止を行うことのできるゲートドライバ２００が実現される。また、本実施形態によれば、第２の実施形態と同様、各ゲートバスラインＧＬは一端側および他端側の双方から駆動されるので、走査信号Ｇの波形鈍りに起因する表示不良の発生が抑制される。
【０１２７】
＜６．第６の実施形態＞
図３３は、本実施形態におけるゲートドライバ２００の概略構成について説明するためのブロック図である。本実施形態におけるゲートドライバ２００は、表示部４００の一端側に配置されたシフトレジスタ２１０によって構成されている。シフトレジスタ２１０はｐ個の単位回路２（１）〜２（ｉ）によって構成されている。各単位回路２は１本のゲートバスラインＧＬに接続されている。
【０１２８】
図２８および図３３から把握されるように、第５の実施形態においては各ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が一端側および他端側の双方から駆動されていたのに対し、本実施形態においては各ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が一端側のみから駆動される。第５の実施形態と本実施形態とではこの点が異なるだけであるので、シフトレジスタの構成、単位回路の構成、およびゲートドライバの動作についての説明は省略する。
【０１２９】
また、電荷のリークへの対策については、本実施形態においても、単位回路２（図２３参照）内に設けられている電荷保持ノードターンオフトランジスタのうち薄膜トランジスタＴ６のゲート長が他の電荷保持ノードターンオフトランジスタのゲート長よりも長くされている。
【０１３０】
以上より、本実施形態においても、第１の実施形態と同様、額縁サイズの拡大を抑制しつつ、スキャンの途中停止を行うことのできるゲートドライバ２００が実現される。また、第３の実施形態と同様、シフトレジスタ２１０は表示部４００の一端側のみに設けられるので、額縁サイズを小さくすることが可能となる。
【０１３１】
＜７．その他＞
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。また、上記各実施形態においては単位回路２内の薄膜トランジスタにｎチャネル型の薄膜トランジスタを用いる例を挙げて説明したが、本発明はこれに限定されない。単位回路２内の薄膜トランジスタにｐチャネル型の薄膜トランジスタを用いる場合にも本発明を適用することができる。さらに、単位回路２の詳細な構成についても、上記各実施形態（変形例を含む）で説明した構成には限定されない。
【符号の説明】
【０１３２】
２，２Ｌ（１）〜２Ｌ（ｐ），２Ｒ（１）〜２Ｒ（ｐ），２（１）〜２（ｉ）…単位回路
４４…共通電極
２００…ゲートドライバ（走査信号線駆動回路）
２１０，２１０Ｌ，２１０Ｒ…シフトレジスタ
４００…表示部
ＧＬ，ＧＬ（１）〜ＧＬ（ｉ）…ゲートバスライン
Ｎ１，Ｎ１（１）〜Ｎ１（ｉ）…電荷保持ノード
Ｔ１〜Ｔ１３，Ｔ１ｏ〜Ｔ９ｏ，Ｔ１ｅ〜Ｔ９ｅ，…単位回路内の薄膜トランジスタ
ＣＫ１〜ＣＫ８…ゲートクロック信号
ＣＬＲ，ＣＬＲ１〜ＣＬＲ６…クリア信号
Ｇ，Ｇ（１）〜Ｇ（ｉ）…走査信号
ＶＴＰ，ＶＴＰ１，ＶＴＰ２…制御信号
【図１】
2019090927.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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