(57)【要約】【課題】半導体層の膜厚均一性を高めることのできる半導体ウェーハの製造方法を提供する。【解決手段】本発明による半導体ウェーハの製造方法は、局所ドライエッチング法を用いる平坦化装置の加工傾向を求める加工傾向取得工程Ｓ１０と、半導体層の平坦化加工前の膜厚分布を測定する加工前膜厚分布測定工程Ｓ２０と、前記半導体層の仮想膜厚分布を設定する工程Ｓ３０と、前記半導体層の目標膜厚分布および前記仮想膜厚分布に基づく目標エッチング量分布を前記平坦化装置に設定する工程Ｓ４０と、前記目標エッチング量分布に基づき前記半導体層の全面を局所ドライエッチング加工する平坦化工程Ｓ５０と、を含む。【選択図】図３Ｂ
2019110213.tif 000002
【特許請求の範囲】
【請求項１】
支持基板用半導体ウェーハの片面側に半導体層を形成する半導体層形成工程と、前記半導体層の全面を局所ドライエッチング法により平坦化加工する平坦化工程と、を含む半導体ウェーハの製造方法であって、
局所ドライエッチング法を用いる平坦化装置の加工傾向を求める加工傾向取得工程と、
前記半導体層の平坦化加工前の膜厚分布を測定する加工前膜厚分布測定工程と、
前記加工傾向および前記加工前膜厚分布に基づき、前記半導体層の仮想膜厚分布を設定する仮想膜厚分布設定工程と、
平坦化加工後の前記半導体層の目標膜厚分布および前記仮想膜厚分布に基づく目標エッチング量分布を前記平坦化装置に設定する目標エッチング量分布設定工程と、
前記設定された前記目標エッチング量分布に基づき、前記平坦化装置により前記半導体層の全面を局所ドライエッチング加工する平坦化工程と、を含むことを特徴とする半導体ウェーハの製造方法。
【請求項２】
前記加工傾向取得工程において、複数枚のサンプル半導体ウェーハの平坦化加工結果に基づき、前記加工傾向を求める、請求項１に記載の半導体ウェーハの製造方法。
【請求項３】
前記半導体層形成工程と前記平坦化工程との間に、前記半導体層を薄膜化する薄膜化工程をさらに含む、請求項１または２のいずれか１項に記載の半導体ウェーハの製造方法。
【請求項４】
前記支持基板用半導体ウェーハはシリコンウェーハであり、
前記半導体層形成工程において、前記シリコンウェーハを、絶縁膜を介して前記半導体層と貼り合わせる、請求項１〜３のいずれか１項に記載の半導体ウェーハの製造方法。
【請求項５】
前記半導体層は単結晶シリコン層である、請求項４に記載の半導体ウェーハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェーハの製造方法に関し、特に、支持基板となるシリコンウェーハ表面上に絶縁膜を介して半導体層が形成されたＳＯＩ（Silicon on Insulator）ウェーハの製造方法に関する。
【背景技術】
【０００２】
半導体ウェーハとして、単結晶シリコンからなるシリコンウェーハおよびＧａＡｓ等の化合物半導体からなるバルクのウェーハ（以下、「バルクウェーハ」と呼ぶ場合がある。）が知られている。また、こうしたバルクウェーハの表面に、ＣＶＤ法などを用いてエピタキシャル層を形成したエピタキシャルウェーハが知られている。さらに、バルクウェーハ表面にＳｉＯ2層などの絶縁膜を設け、該絶縁膜を介して半導体デバイス形成領域となる半導体層（活性層と呼ばれる）を形成した半導体ウェーハが知られている。これら種々の構造を備えるウェーハは、形成される半導体デバイスに応じて使い分けられている。
【０００３】
特に近年、高集積ＣＭＯＳ素子や高耐圧素子、さらにはイメージセンサ分野において、ＳＯＩ（Silicon on Insulator）構造を有するＳＯＩウェーハが注目されている。このＳＯＩウェーハは、支持基板上に、酸化シリコン（ＳｉＯ2）等の絶縁膜、およびデバイス活性層として使用される単結晶シリコン層などの半導体層が順次形成された構造を有する。バルクのシリコン基板では素子と基板との間に発生し得る寄生容量が比較的大きいものの、ＳＯＩウェーハは寄生容量が大幅に低減されるため、デバイスの高速化、高耐圧化、低消費電力化等を実現することができる。
【０００４】
こうしたＳＯＩウェーハを製造する方法の代表的なものの１つに貼り合わせ法がある。この貼り合わせ法は、支持基板用ウェーハおよび活性層用ウェーハの少なくとも一方に絶縁膜を形成し、次いで、これらのウェーハを絶縁膜を介して貼り合わせた後、１２００℃程度の高温にて熱処理を施す。そして、活性層用ウェーハを研削研磨するなどして薄膜化して所望の膜厚の活性層とすることにより、ＳＯＩウェーハが得られる。
【０００５】
ここで、貼り合わせ後の活性層用ウェーハを薄膜化して、所望の膜厚および膜厚均一性を備える活性層とするためには、前述した研削研磨およびプラズマエッチングなどの局所ドライエッチングが併用されることがある。例えば特許文献１では、貼り合わせ後の活性用ウェーハの表面を研磨する研磨工程と、当該研磨後の活性層の全域の厚さを測定するウェーハ厚さ測定工程と、得られた厚さデータに基づき、研磨後の活性層をプラズマエッチングするプラズマエッチング工程とを備える貼り合わせＳＯＩ基板の製造方法が開示されている。特許文献１では、厚さデータに応じて、プラズマエッチング装置のプラズマ発生電極位置の移動速度を調整することで、高い膜厚均一性を実現している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２３５４７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下、特許文献１に記載の技術のように、局所ドライエッチングにより半導体層の全面を平坦化するに先立ち、当該半導体層の全域の厚さを測定し、その測定結果に基づき局所ドライエッチングによるエッチング量を面内各所で調整して膜厚均一性を高めて平坦化加工を行うことを、「面内エッチング量調整平坦化加工法」と称する。面内エッチング量調整平坦化加工法により、局所ドライエッチングを半導体層の全面に施した後の半導体層の膜厚均一性をかなりの程度改善することができる。実際に、特許文献１によるプラズマエッチングを経ることで、活性層の膜厚公差を±０．３μｍ以内とすることが可能である。しかしながら、近年の半導体デバイスの微細化に伴い、局所ドライエッチング後の半導体層の膜厚公差として要求される水準は膜厚公差として±０．１０μｍ以内、さらには±０．０５μｍ以内へと、益々厳しくなりつつある。そのため、局所ドライエッチング後の半導体層の膜厚公差をさらに改善するためには、局所ドライエッチング後の段階での膜厚均一性をより高めることのできる技術の確立が希求される。
【０００８】
そこで本発明は、上記課題に鑑み、局所ドライエッチング法を用いて平坦化を施す半導体ウェーハの製造方法において、平坦化後の半導体層の膜厚均一性を高めることのできる半導体ウェーハの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明者は、上記諸課題を解決するために鋭意検討した。前述したように、ＳＯＩウェーハを得るために面内エッチング量調整平坦化加工法を用いる場合、ＳＯＩウェーハの活性層の全域の厚さを測定し、得られた厚さデータに基づき、活性層をプラズマエッチングにより局所ドライエッチングする。理論的には、面内エッチング量調整平坦化加工法により面内均一性は十分と思われるものの、実際の加工後の膜厚分布を考慮すると、局所ドライエッチング後に加工偏在が生じていると考えられる。
【００１０】
本発明者が検討したところ、面内エッチング量調整平坦化加工法を行うと、装置の加工傾向が経時変化すること、さらには、装置の資材交換を行った際に加工傾向が変化を起こすことが、今回新たに判明した。この面内エッチング量調整平坦化加工法における局所ドライエッチングでは、加工対象のウェーハを回転させずに、Ｘ軸方向およびＹ軸方向にノズルを移動させてプラズマエッチングを行う（図１Ａ参照）。具体的には、図１Ａに示すように、Ｙ方向に加工を進め、所定ピッチでＸ方向に移動し、さらにＹ方向で加工を進め、これを繰り返す。そのため、装置特有の加工偏在があったとしても同心円状の偏在となることはない。また、実際に観察される加工偏在は局所的なものもあるため、測定結果を確認しても装置起因による偏在なのか、ウェーハ起因の偏在なのか、判別が難しかった。また、偏在がプラズマエッチング装置起因として特定できたとしても、プラズマエッチング後にウェーハを研磨しても（なお、研磨時にはウェーハは回転しながら研磨される）では修正することができないことも確認された。
【００１１】
図１Ａを参照しつつ、以下では、本明細書におけるＸ軸（Ｘ方向）およびＹ軸（Ｙ方向）を定義する。本明細書では、Ｙ軸はウェーハのノッチまたはオリフラからウェーハ中心に向かう方向に平行な方向であり、Ｘ軸はＹ軸に直交する。
【００１２】
さて、本発明者は、こうした経時変化および資材交換時に加工傾向が変化する原因をさらに究明するため、面内エッチング量調整平坦化加工法とは異なり、厚さデータに依らずに局所ドライエッチングを活性層の全面に対して等量で行う場合のエッチング量分布を調査した。このように等量で局所ドライエッチングを活性層の全面に対して行うためには、局所ドライエッチング装置のエッチングレートを一定としつつ、ＳＯＩウェーハを走査するステージを等速で走査すればよいため、以下では「等速加工」と称する。
【００１３】
図１Ｂに、所定時に局所ドライエッチング加工機を用いて等速加工したときの、Ｘ軸方向およびＹ軸方向におけるエッチング量のクロスセクションデータを示す。なお、図１Ｂ中には、ウェーハのノッチも併せて図示しており、以下も同様である。また、図１Ｃに、図１Ｂから半年経過した後に同じ局所ドライエッチング装置を用いて等速加工を行ったときのＸ軸方向およびＹ軸方向におけるエッチング量のクロスセクショデータを示す。さらに、図１Ｄに、同じ局所ドライエッチング装置に対して部品交換（具体的には放電管および放電用のノズル）した後に、等速加工を行ったときのＸ軸方向およびＹ軸方向におけるエッチング量のクロスセクションデータを示す。
【００１４】
図１Ｂによれば、Ｘ軸方向およびＹ軸方向のいずれも等速加工により、ウェーハエッジ部を除けば概ね均一なエッチング量が得られることが確認できる。一方、図１Ｃによれば、Ｙ軸方向では概ね均一なエッチング量が得られるのに対して、Ｘ軸方向では等速加工であるにも関わらず、加工前半でエッチング量が少なく、加工後半でエッチング量が多い（すなわち、エッチング量が右肩上がり）ことが確認できる。また、図１Ｄによれば、Ｙ軸方向では概ね均一なエッチング量が得られるのに対して、Ｘ軸方向では等速加工であるにも関わらず、加工前半でエッチング量が多く、加工後半でエッチング量が少ない（すなわち、エッチング量が右肩下がり）ことが確認できる。なお、図１Ｂについて、厳密に言えば加工後半ではエッチング量が減少しているため、右肩下がりに相当する。
【００１５】
本発明者は、図１Ｂ〜図１Ｄの結果に基づき、同じ局所ドライエッチング加工機を継続使用していると、あるいは部品交換を行うと、等速加工をしていても加工傾向に変化が生じることを確認した。
【００１６】
また、図２は、上記局所ドライエッチング加工機を用いて、面内エッチング量調整平坦化加工法により平坦化加工を行った後の、膜厚分布の一例を示す図である。図２に示すように、ウェーハ周縁部の周方向一部領域内で膜厚が０．１μｍ〜０．２μｍ程度、局所的に高い部分が形成される（換言すれば、当該領域ではエッチング量が少ない）場合があることも判明した。
【００１７】
このように、局所ドライエッチング装置を用いて面内エッチング量調整平坦化加工法を行うと、局所ドライエッチング加工機の経年変化や部品交換のタイミングによっては、面内で加工量（エッチング量）の偏在が生じかねない。そこで本発明者は、この加工量の偏在を相殺するため、局所ドライエッチング装置の加工傾向を把握し、当該加工傾向と、加工対象の活性層の膜厚分布とを加味した仮想膜厚分布を設定することで面内エッチング量調整平坦化加工法を改良することを着想した。そして、この仮想膜厚分布を用いれば、平坦化加工後の膜厚分布の公差を改善できることを知見した。さらに、この仮想膜厚分布を用いる手法は、ＳＯＩウェーハの活性層を平坦化する場合に限られず、半導体層の全面を局所ドライエッチングする場合に適用可能であることを本発明者は知見し、本発明を完成するに至った。すなわち、本発明の要旨構成は以下のとおりである。
【００１８】
（１）支持基板用半導体ウェーハの片面側に半導体層を形成する半導体層形成工程と、前記半導体層の全面を局所ドライエッチング法により平坦化加工する平坦化工程と、を含む半導体ウェーハの製造方法であって、
局所ドライエッチング法を用いる平坦化装置の加工傾向を求める加工傾向取得工程と、
前記半導体層の平坦化加工前の膜厚分布を測定する加工前膜厚分布測定工程と、
前記加工傾向および前記加工前膜厚分布に基づき、前記半導体層の仮想膜厚分布を設定する仮想膜厚分布設定工程と、
平坦化加工後の前記半導体層の目標膜厚分布および前記仮想膜厚分布に基づく目標エッチング量分布を前記平坦化装置に設定する目標エッチング量分布設定工程と、
前記設定された前記目標エッチング量分布に基づき、前記平坦化装置により前記半導体層の全面を局所ドライエッチング加工する平坦化工程と、を含むことを特徴とする半導体ウェーハの製造方法。
【００１９】
（２）前記加工傾向取得工程において、複数枚のサンプル半導体ウェーハの平坦化加工結果に基づき、前記加工傾向を求める、上記（１）に記載の半導体ウェーハの製造方法。
【００２０】
（３）前記半導体層形成工程と前記平坦化工程との間に、前記半導体層を薄膜化する薄膜化工程をさらに含む、上記（１）または（２）に記載の半導体ウェーハの製造方法。
【００２１】
（４）前記支持基板用半導体ウェーハはシリコンウェーハであり、
前記半導体層形成工程において、前記シリコンウェーハを、絶縁膜を介して前記半導体層と貼り合わせる、上記（１）〜（３）のいずれかに記載の半導体ウェーハの製造方法。
【００２２】
（５）前記半導体層は単結晶シリコン層である、上記（４）に記載の半導体ウェーハの製造方法。
【発明の効果】
【００２３】
本発明によれば、半導体層の膜厚均一性を高めることのできる半導体ウェーハの製造方法を提供することができる。
【図面の簡単な説明】
【００２４】
【図１Ａ】局所ドライエッチングにおけるＸ軸およびＹ軸を説明する模式図である。
【図１Ｂ】本発明者の実験による、所定時期に等速加工を行ったときのエッチング量のクロスセクションデータを示すグラフである。
【図１Ｃ】本発明者の実験による、所定時期から半年経過時に等速加工を行ったときのエッチング量のクロスセクションデータを示すグラフである。
【図１Ｄ】本発明者の実験による、局所ドライエッチング装置の部品交換後に等速加工を行ったときのエッチング量のクロスセクションデータを示すグラフである。
【図２】本発明者の実験による面内エッチング量調整平坦化加工法を行ったときの膜厚分布の偏在位置の一例を示す図である。
【図３Ａ】本発明の一実施形態による半導体ウェーハの製造方法を説明する模式断面図である。
【図３Ｂ】本発明の一実施形態による半導体ウェーハの製造方法を説明するフローチャートである。
【図４Ａ】局所ドライエッチング装置の加工傾向の一例を示すＸ軸方向のクロスセクションデータである。
【図４Ｂ】図４Ａの一例の場合に仮想膜厚分布を設定するための、Ｘ軸方向補正量の一例を示すグラフである。
【図４Ｃ】図４Ａの一例の場合に仮想膜厚分布を設定するための、Ｘ軸方向補正量の一例を示す等高線マップである。
【図５Ａ】ウェーハエッジ部の一部周方向領域に加工偏在が生じる場合に仮想膜厚分布を設定するための、径方向補正量の一例を示す模式図およびグラフである。
【図５Ｂ】ウェーハエッジ部の一部周方向領域に加工偏在が生じる場合に仮想膜厚分布を設定するための、周方向補正量の一例を示す模式図およびグラフである。
【図５Ｃ】図５Ａおよび図５Ｂの一例の場合に仮想膜厚分布を設定するための、径方向および周方向補正量の一例を示す等高線マップである。
【図６】実施例１による局所プラズマエッチング前の活性層の膜厚分布を示す等高線マップおよびヒストグラムである。
【図７】実施例２による局所プラズマエッチング前の活性層の膜厚分布を示す等高線マップおよびヒストグラムである。
【図８】実施例１による局所プラズマエッチング後の活性層の膜厚分布を示す等高線マップおよびヒストグラムである。
【図９】実施例２による局所プラズマエッチング後の活性層の膜厚分布を示す等高線マップおよびヒストグラムである。
【図１０】従来例１による局所プラズマエッチング前の活性層の膜厚分布を示す等高線マップおよびヒストグラムである。
【図１１】従来例２による局所プラズマエッチング前の活性層の膜厚分布を示す等高線マップおよびヒストグラムである。
【図１２】従来例１による局所プラズマエッチング後の活性層の膜厚分布を示す等高線マップおよびヒストグラムである。
【図１３】従来例２による局所プラズマエッチング後の活性層の膜厚分布を示す等高線マップおよびヒストグラムである。
【発明を実施するための形態】
【００２５】
以下、図面を参照しつつ本発明の実施形態を詳細に説明する。まず、図３Ａを参照し、本発明による一実施形態として、ＳＯＩ構造を有する半導体ウェーハ１００の製造方法を説明する。図３Ａでは図面の簡略化のため、支持基板用半導体ウェーハ１０、絶縁膜２０および活性層用ウェーハ３０Ａ、半導体層３０Ｂ，３０Ｃ，３０Ｄの厚さについて、実際の厚さの割合と異なり誇張して示す。
【００２６】
図３Ａに示すように、ＳＯＩ構造を有する半導体ウェーハ１００を製造するためには、支持基板用半導体ウェーハ１０を用意し（ステップＡ）、支持基板用半導体ウェーハ１０の片面または全面に絶縁膜２０を形成し（ステップＢ、図３Ａでは片面形成）、平坦化後に半導体層となる活性層用ウェーハ３０Ａを、絶縁膜２０を介して支持基板用半導体ウェーハ１０と貼り合わせればよい（ステップＣ）。次いで活性層用ウェーハ３０Ａを薄膜化して、局所ドライエッチング前の半導体層３０Ｂを得ることができる（ステップＤ）。そして、半導体層３０Ｂの全面を局所ドライエッチング法により平坦化加工し、局所ドライエッチング後の半導体層３０Ｃを得る（ステップＥ）。さらに、半導体層３０Ｃを仕上げ研磨し、仕上げ研磨後の半導体層３０Ｄを得て、仕上げ後の半導体ウェーハ１１０を作製することもできる。
【００２７】
なお、支持基板用半導体ウェーハの片面側に半導体層を形成する半導体層形成工程は、前述のステップＡ乃至ステップＤに相当すると言える。また、一般的には、局所ドライエッチング後の半導体層３０Ｃまたは仕上げ研磨後の半導体層３０Ｄが、ＳＯＩウェーハの活性層となる。
【００２８】
次に、図３Ｂのフローチャートを参照して、本発明による製造方法をより詳細に説明する。符号については、図３Ａも併せて参照する。本実施形態では、前述のステップＥにおいて、以下の工程を行う。すなわち、本実施形態の製造方法では、局所ドライエッチング法を用いる平坦化装置の加工傾向を求める加工傾向取得工程Ｓ１０と、半導体層の平坦化加工前の膜厚分布（すなわち、半導体層３０Ｂの膜厚分布）を測定する加工前膜厚分布測定工程Ｓ２０と、加工傾向および加工前膜厚分布に基づき、半導体層３０Ｂの仮想膜厚分布を設定する仮想膜厚分布設定工程Ｓ３０と、平坦化加工後の半導体層（すなわち、半導体層３０Ｃ）の目標膜厚分布および仮想膜厚分布に基づく目標エッチング量分布を平坦化装置に設定する目標エッチング量分布設定工程Ｓ４０と、設定された目標エッチング量分布に基づき、平坦化装置により半導体層３０Ｂの全面を局所ドライエッチング加工する平坦化工程Ｓ５０と、を行う。以下、各工程の詳細を順次説明する。
【００２９】
＜加工傾向取得工程Ｓ１０＞
まず、加工傾向取得工程Ｓ１０では、局所ドライエッチング法を用いる平坦化装置の加工傾向を求める。こうした平坦化装置として、スピードファム社製ＤＣＰ（Dry Chemical Planarization）および同社製のPACE(Plasma Assisted Chemical Etching)などのドライ平坦化装置が知られ、他にもGCIB（ガスクラスターイオンビーム）を用いても平坦化加工は可能である。平坦化装置の加工傾向を求めるためには種々の手法を適用することができる。例えば、本実施形態による半導体ウェーハ１００を得るための加工を行う直前の加工結果を用いることができる。すなわち、１枚のサンプルウェーハに対して、前述した面内エッチング量調整平坦化加工法を行い、その平坦化加工結果に基づき、目標膜厚分布と、加工結果の膜厚分布との差を対比して平坦化装置の加工傾向を求めることができる。また、加工傾向を顕在化させるためには、１枚よりも複数枚のサンプル半導体ウェーハの平坦化加工結果に基づき、加工傾向を求めることが好ましい。また、所定期間ごと（例えば１週間ごと、１カ月ごと）に平坦化装置の加工傾向を求め、それを次の所定期間に用いる加工傾向として用いることもできる。他にも、サンプルウェーハの全面に対して、局所ドライエッチング装置のエッチングレートを一定としつつ、サンプルウェーハを走査するステージを等速で走査し、エッチング量の面内分布を測定して、エッチング量の面内分布における偏在を確認してもよい。なかでも、複数枚のサンプルウェーハに対して面内エッチング量調整平坦化加工法により平坦化加工を行い、目標膜厚分布との差分を取得して加工傾向を取得することが好ましい。複数枚の加工を行うことにより、ウェーハ起因の加工偏在か、局所ドライエッチング装置起因の加工偏在かの切り分けが容易となる。また、等速加工では図２に例示される円弧状の凸形状の傾向を取得しにくいためでもある。
【００３０】
＜加工前膜厚分布測定工程Ｓ２０＞
前述した加工傾向取得工程Ｓ１０とは別に、半導体層３０Ｂの膜厚分布を測定する加工前膜厚分布測定工程Ｓ２０を行う。本工程Ｓ２０は、平坦化装置に組み込まれた膜厚分布測定器を用いて測定を行ってもよいし、当該平坦化装置とは別の膜厚分布測定機を用いて半導体層３０Ｂの膜厚分布を測定してもよい。半導体層の材料および厚みに応じて、適切な測定法を用いればよい。ＳＯＩウェーハの半導体層３０Ｂ，３０Ｃ（すなわち活性層）の膜厚分布を測定する場合は市販の反射分光法を用いた膜厚測定器や、分光エリプソ膜厚測定装置などを用いることができる。
【００３１】
＜仮想膜厚分布設定工程Ｓ３０＞
次に、加工傾向取得工程Ｓ１０により求めた加工傾向と、加工前膜厚分布測定工程Ｓ２０により求めた加工前膜厚分布とに基づき、半導体層３０Ｂの仮想膜厚分布を設定する。すなわち、平坦化装置を用いて半導体層３０Ｂの全面を局所ドライエッチングにより平坦化加工する際の加工偏在の影響を相殺するため、工程Ｓ２０において実際に測定した膜厚分布に対して、加工傾向を加味した仮想膜厚分布を設定する。例えば、加工傾向として平坦化加工後の面内の一部領域が凸となる傾向にある場合、その部分のエッチング量が少ないことを意味する。そこで、仮想膜厚分布においては、当該一部領域の膜厚を増大させた仮想膜厚分布を設定し、平坦化加工工程では当該領域のエッチング量が多くなるように走査速度を調整して平坦化加工を行う。なお、一般に局所ドライエッチング法を用いる平坦化装置の単位面積当たりのエッチングレートは一定であるため、走査速度の調整によってエッチング量の調整を行う。
【００３２】
工程Ｓ１０乃至工程Ｓ３０までを、図４Ａ乃至図４Ｃおよび図５Ａ乃至図５Ｃのそれぞれの具体例を参照して説明する。
【００３３】
図４Ａは、従来型の面内エッチング量調整平坦化加工法により、ＳＯＩの活性層の全面を局所ドライエッチング法により平坦化加工した前後の膜厚分布を示す（すなわち、半導体層３０Ｂから半導体層３０Ｃを得た）。なお、Ｘ軸位置の−１００ｍｍからＹ軸方向に走査して加工を開始し、所定ピッチでＸ軸の正方向に走査してＹ軸方向に折り返し走査し、これを繰り返してＸ軸位置の＋１００ｍｍの位置で加工を終えたものである。平坦化加工後の膜厚分布のＸ軸方向クロスセクションデータから、加工前半（Ｘ軸位置マイナス側）では平均膜厚よりも膜厚が小さく（エッチング量が多い）、加工後半（Ｘ軸位置プラス側）では平均膜厚よりも膜厚が大きく（エッチング量が少ない）なっている。したがって、この場合の加工傾向としては、加工が進むにつれて、エッチング量が目標エッチング量に対してＸ軸方向に右肩下がりとなっていることが確認される。
【００３４】
この例の場合、実際に加工する活性層の膜厚分布を測定した後、その膜厚分布（すなわち加工前膜厚分布）に対して、図４Ｂに示すように、Ｘ軸位置に対して右肩上がりの膜厚補正量を加えて仮想膜厚分布を設定すればよい。面内の膜厚分布全域に対しては、図４Ｃの等高線マップに示すように、Ｘ軸方向に対してのみ膜厚補正を行えばよいし、Ｙ軸方向の加工偏在がある場合には、さらにその加工偏在をを加味してもよい。こうして、仮想膜厚分布を得ることができる。この仮想膜厚分布に対して局所ドライエッチングを行えば、加工偏在を相殺して、最終的な膜厚均一性が改善される。
【００３５】
また、前述の図２のように、ウェーハ周縁部の周方向一部領域において加工偏在がある場合には、実際に加工する活性層の膜厚分布を測定した後、その膜厚分布（すなわち加工前膜厚分布）に対して、径方向の膜厚補正量（図５Ａ参照）および周方向の膜厚補正量（図５Ｂ参照）を加えて仮想膜厚分布を設定すればよい。なお、図５Ａおよび図５Ｂに示した膜厚補正量を面内の膜厚分布全域に適用すると、図５Ｃの等高線マップのとおりとなる。
【００３６】
＜目標エッチング量分布設定工程Ｓ４０＞
仮想膜厚分布設定工程Ｓ３０に続き、目標エッチング量分布設定工程Ｓ４０を行う。本工程では、平坦化加工後の半導体層（すなわち、半導体層３０Ｃ）の目標膜厚分布および仮想膜厚分布に基づく目標エッチング量分布を平坦化装置に設定する。目標エッチング量分布は、目標膜厚分布と仮想膜厚分布との差分である。
【００３７】
＜平坦化工程Ｓ５０＞
そして、目標エッチング量分布設定工程Ｓ４０に続き、当該工程Ｓ４０により設定された目標エッチング量分布に基づき、平坦化装置により半導体層３０Ｂの全面を局所ドライエッチング加工し、半導体層３０Ｃを得る。目標エッチング量分布には、平坦化装置の加工傾向が加味されているため、従来型の面内エッチング量調整平坦化加工法に比べて平坦化後の半導体層３０Ｃを改善することができる。そのため、本実施形態により、高い膜厚均一性を有する半導体ウェーハ１００を製造することができる。
【００３８】
以下で、ＳＯＩ構造を有する半導体ウェーハ１００を製造するための前述したステップＡ乃至ステップＤおよびステップＥ（図３Ａ）の具体的態様を説明する。
【００３９】
ステップＡにおいて用意する支持基板用半導体ウェーハ１０としては、シリコン単結晶からなる単結晶シリコンウェーハを用いることができる。単結晶シリコンウェーハは、チョクラルスキー法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。また、単結晶シリコンウェーハには炭素および／または窒素が添加されていてもよい。さらに、任意の不純物を添加して、ｎ型またはｐ型としてもよい。また、支持基板用半導体ウェーハ１０は、シリコン単結晶以外のバルクの化合物半導体であっても構わない。
【００４０】
ステップＢでは、酸化雰囲気で熱処理を行うなどして、支持基板用半導体ウェーハ１０の表面に絶縁膜２０を設けることができる。また、絶縁膜２０としては酸化シリコン膜に限らず、電気的絶縁体を用いることができる。例えば、絶縁膜２０として窒化シリコン膜を用いてもよいし、ダイヤモンドライクカーボン（ＤＬＣ; Diamond Like Carbon）などを用いることもできる。
【００４１】
ステップＣでは、活性層用ウェーハ３０Ａを、絶縁膜２０を介して支持基板用半導体ウェーハ１０と貼り合わせており、この貼り合わせは一般的な手法により行うことができる。活性層用ウェーハ３０Ａは、ＳＯＩウェーハのデバイス活性層として利用されるウェーハであり、支持基板用半導体ウェーハ１０と同様に、シリコン単結晶からなる単結晶シリコンウェーハを用いることができるし、ＳｉＣ単結晶層などの、支持基板用半導体ウェーハ１０と異種基板を用いることも可能である。
【００４２】
なお、図３Ａでは支持基板用半導体ウェーハ１０に絶縁膜２０を形成しているが、ＳＯＩウェーハを作製するためには活性層用ウェーハ３０Ａに絶縁膜を形成してもよいし、支持基板用半導体ウェーハ１０および活性層用ウェーハ３０Ａの両方に絶縁膜を形成してもよいし、絶縁膜がウェーハ片面だけではなく、ウェーハ両面に形成されていてもよいことは、一般的に知られるとおりである。
【００４３】
ステップＤでは、活性層用ウェーハ３０Ａを研削研磨により減厚するなど薄膜化する薄膜化工程により、局所ドライエッチング前の半導体層３０Ｂを得る。研削は機械研削、研磨は化学機械研磨するなどの一般的な手法により行うことができ、一般的にはこの段階での薄膜化後の取り代は数１００μｍ（例えば５００〜６５０μｍ）である。
【００４４】
ステップＥで行う平坦化加工は前述のとおりである。なお、局所ドライエッチングによる平坦化加工の取り代は通常０．５μｍ〜３．０μｍ程度であり、ステップＤによる取り代よりも大幅に少ない。また、ステップＤを経た半導体層３０Ｂの表面は鏡面研磨面となっており、局所ドライエッチングによる平坦化加工は、この鏡面研磨面に対して行われる。
【００４５】
なお、所望により、ステップＦにより、さらに半導体層３０Ｃを仕上げ研磨してもよいのも前述のとおりである。仕上げ研磨による研磨取り代は通常０．３μｍ以下、例えば０．１〜０．２μｍであり、ステップＤにおける取り代よりもさらに少ないため、半導体ウェーハ１１０の半導体層３０Ｄの膜厚均一性および膜厚公差は、仕上げ研磨前の平坦化加工による加工結果が支配的となる。そのため、半導体ウェーハ１００の半導体層３０Ｃの膜厚均一性が不十分であれば、仕上げ研磨後の半導体層３０Ｄの膜厚均一性の改善効果は乏しい。反対に、半導体層３０Ｃの膜厚均一性が高いと、仕上げ研磨時の研磨量が面内で均一化できるため、正確な仕上げ膜厚とすることが可能となる。
【００４６】
なお、ＳＯＩ構造を有する半導体ウェーハ１００，１１０を作製するにあたり、貼り合わせ強化熱処理など、貼り合わせウェーハを作製するために使用される一般的な技術を適用できるのは勿論である。
【００４７】
これまで、上記実施形態ではＳＯＩ構造を有する半導体ウェーハ１００について説明してきたが、本発明は、支持基板用半導体ウェーハの片面側に半導体層を形成する半導体層形成工程と、前記半導体層の全面を局所ドライエッチング法により平坦化加工する平坦化工程と、を含む半導体ウェーハの製造方法に対して適用可能である。例えば、半導体層形成工程として、支持基板用半導体ウェーハの表面にＣＶＤ法などによりエピタキシャル層を形成したエピタキシャルウェーハに対しても適用可能である。この場合、エピタキシャルウェーハのエピタキシャル層表面を局所ドライエッチング加工する際に、図３Ｂを参照して前述した工程Ｓ１０乃至工程Ｓ５０を行う。
【実施例】
【００４８】
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
【００４９】
＜実施例１＞
支持基板用ウェーハおよび活性層用ウェーハとして直径２００ｍｍのシリコンウェーハををそれぞれ用意した。次に、支持基板用ウェーハを熱酸化膜作製装置に導入して、酸化雰囲気下で酸化膜形成処理を行い、支持基板用ウェーハにシリコン酸化膜からなる絶縁膜を形成した。そして、活性層用ウェーハを支持基板用ウェーハの酸化膜側に貼り合わせた。次いで、貼り合わせたウェーハを、酸化雰囲気下の縦型熱処理装置内に搬送し、貼り合わせを強化する熱処理を施して１枚の貼り合わせウェーハとした。その後、貼り合わせウェーハにおける活性層用ウェーハに研削および研磨処理を施して、活性層用ウェーハを薄膜化し、局所ドライエッチング前の活性層（ＳＯＩ膜）を得た。この状態で、活性層の膜厚分布を、反射分光法を用いて測定したところ、図６の等高線マップのとおりであった。図６に、ＳＯＩ膜厚のヒストグラムを併せて示す。
【００５０】
＜実施例２＞
実施例１と同様にして、局所ドライエッチング前の活性層（ＳＯＩ膜）を得た。この状態で、活性層の膜厚分布を実施例１と同様に測定したところ、図７の等高線マップのとおりであった。図７に、ＳＯＩ膜厚のヒストグラムを併せて示す。
【００５１】
実施例１，２により得た局所ドライエッチング前の活性層（ＳＯＩ膜）に対して、図３Ｂを用いて説明したフローチャートに従い局所ドライエッチングによる平坦化加工を行った。まず、平坦化装置としては、スピードファム社製ＤＣＰ２００Ｘを用いた。平坦化装置の加工傾向を確認するため、直前の平坦化加工結果を参照した。すると、図４Ｂ、図４ＣによるＸ軸方向右肩上がりの膜厚補正を行う必要があることが確認された。加えて、図５Ａ乃至図５Ｃによる、ウェーハ周縁部の周方向一部領域においてエッチング量不足を補うための膜厚補正を行う必要があることも確認された。そこで、図６，７の等高線マップに対して膜厚補正をそれぞれ行い、実施例１，２それぞれの仮想膜厚分布を設定した。その後、活性層の目標膜厚分布を面内での均一厚み３．５μｍと設定し、仮想膜厚分布との差分から平坦化装置に設定する目標エッチング量分布（面内平均エッチング量は約１．５μｍ）を設定した。最後に、この設定した目標エッチング量分布に基づき、活性層の全面を局所ドライエッチング加工して平坦化処理を行った。
【００５２】
実施例１，２において、平坦化加工した後の膜厚分布およびＳＯＩ膜厚のヒストグラムを、図８，９にそれぞれ示す。
【００５３】
＜従来例１，２＞
実施例１，２と同様にして貼り合わせウェーハを得た。ただし、局所ドライエッチング前の活性層の厚み（ＳＯＩ膜厚）は約２．５μｍとした。従来例１，２において平坦化加工する前の膜厚分布およびＳＯＩ膜厚のヒストグラムを、図１０，１１にそれぞれ示す。
【００５４】
実施例１，２と同じ平坦化装置を用いたものの、実施例１，２とは異なり、従来型の面内エッチング量調整平坦化加工法により活性層を平坦化した。なお、面内平均エッチング量は約１．５μｍである。従来例１，２において、平坦化加工した後の膜厚分布およびＳＯＩ膜厚のヒストグラムを、図１２，１３にそれぞれ示す。
【００５５】
また、図８，９，１２，１３のヒストグラムより、実施例１，２および従来例１，２とで、ウェーハ面内の膜厚公差±0.05μm（周辺部除外領域Edge Exclusionを5mmとした）の占有率を比較した。結果は下記表１のとおりである。従来例１，２では占有率が86〜87%であるのに対し、実施例１，２では99%前後であり、劇的な改善が確認できた。
【００５６】
【表１】
2019110213.tif 000003
【００５７】
以上の実施例１，２と従来例１，２との対比結果から、本発明を適用することにより、局所ドライエッチングによる平坦化加工後の半導体層の膜厚均一性を高めることができることが確認できた。
【産業上の利用可能性】
【００５８】
本発明によれば、半導体層の膜厚均一性を高めることのできる半導体ウェーハの製造方法を提供することができる。
【符号の説明】
【００５９】
１０      支持基板用半導体ウェーハ
２０      絶縁膜
３０Ａ    活性層用ウェーハ
３０Ｂ    半導体層（局所ドライエッチング前）
３０Ｃ    半導体層（局所ドライエッチング後）
３０Ｄ    半導体層（仕上げ研磨後）
１００    半導体ウェーハ
１１０    半導体ウェーハ（仕上げ研磨後の）
【図１Ａ】
2019110213.tif 000004
【図１Ｂ】
2019110213.tif 000005
【図１Ｃ】
2019110213.tif 000006
【図１Ｄ】
2019110213.tif 000007
【図２】
2019110213.tif 000008
【図３Ａ】
2019110213.tif 000009
【図３Ｂ】
2019110213.tif 000010
【図４Ａ】
2019110213.tif 000011
【図４Ｂ】
2019110213.tif 000012
【図４Ｃ】
2019110213.tif 000013
【図５Ａ】
2019110213.tif 000014
【図５Ｂ】
2019110213.tif 000015
【図５Ｃ】
2019110213.tif 000016
【図６】
2019110213.tif 000017
【図７】
2019110213.tif 000018
【図８】
2019110213.tif 000019
【図９】
2019110213.tif 000020
【図１０】
2019110213.tif 000021
【図１１】
2019110213.tif 000022
【図１２】
2019110213.tif 000023
【図１３】
2019110213.tif 000024
【手続補正書】
【提出日】平成31年1月9日(2019.1.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
支持基板用半導体ウェーハの片面側に半導体層を形成する半導体層形成工程と、前記半導体層の全面を局所ドライエッチング法により平坦化加工する平坦化工程と、を含む半導体ウェーハの製造方法であって、
局所ドライエッチング法を用いる平坦化装置の加工傾向を求める加工傾向取得工程と、
前記半導体層の平坦化加工前の膜厚分布を測定する加工前膜厚分布測定工程と、
前記加工傾向および前記加工前膜厚分布に基づき、前記半導体層の仮想膜厚分布を設定する仮想膜厚分布設定工程と、
平坦化加工後の前記半導体層の目標膜厚分布および前記仮想膜厚分布に基づく目標エッチング量分布を前記平坦化装置に設定する目標エッチング量分布設定工程と、
前記設定された前記目標エッチング量分布に基づき、前記平坦化装置により前記半導体層の全面を局所ドライエッチング加工する平坦化工程と、を含み、
前記加工傾向取得工程において、複数枚のサンプル半導体ウェーハの目標膜厚分布と加工結果の膜厚分布との差分から前記加工傾向を求めることを特徴とする半導体ウェーハの製造方法。
【請求項２】
前記加工傾向取得工程において求める前記加工傾向は、前記平坦化装置の継続使用に伴う経時変化に起因する加工偏在及び前記平坦化装置の部品交換に起因する加工偏在の少なくともいずれかに由来する、請求項１に記載の半導体ウェーハの製造方法。
【請求項３】
前記半導体層形成工程と前記平坦化工程との間に、前記半導体層を薄膜化する薄膜化工程をさらに含む、請求項１または２のいずれか１項に記載の半導体ウェーハの製造方法。
【請求項４】
前記支持基板用半導体ウェーハはシリコンウェーハであり、
前記半導体層形成工程において、前記シリコンウェーハを、絶縁膜を介して前記半導体層と貼り合わせる、請求項１〜３のいずれか１項に記載の半導体ウェーハの製造方法。
【請求項５】
前記半導体層は単結晶シリコン層である、請求項４に記載の半導体ウェーハの製造方法。
【手続補正書】
【提出日】平成31年3月5日(2019.3.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
支持基板用半導体ウェーハの片面側に半導体層を形成する半導体層形成工程と、前記半導体層の全面を局所ドライエッチング法により平坦化加工する平坦化工程と、を含む半導体ウェーハの製造方法であって、
局所ドライエッチング法を用いる平坦化装置の加工傾向を求める加工傾向取得工程と、
前記半導体層の平坦化加工前の膜厚分布を測定する加工前膜厚分布測定工程と、
前記加工傾向および前記加工前膜厚分布に基づき、前記半導体層の仮想膜厚分布を設定する仮想膜厚分布設定工程と、
平坦化加工後の前記半導体層の目標膜厚分布および前記仮想膜厚分布に基づく目標エッチング量分布を前記平坦化装置に設定する目標エッチング量分布設定工程と、
前記設定された前記目標エッチング量分布に基づき、前記平坦化装置により前記半導体層の全面を局所ドライエッチング加工する平坦化工程と、を含み、
前記加工傾向取得工程において、複数枚のサンプル半導体ウェーハの目標膜厚分布と加工結果の膜厚分布との差分から前記加工傾向を求め、
前記加工傾向取得工程において求める前記加工傾向は、前記平坦化装置の継続使用に伴う経時変化に起因する加工偏在及び前記平坦化装置の部品交換に起因する加工偏在の少なくともいずれかに由来することを特徴とする半導体ウェーハの製造方法。
【請求項２】
前記半導体層形成工程と前記平坦化工程との間に、前記半導体層を薄膜化する薄膜化工程をさらに含む、請求項１に記載の半導体ウェーハの製造方法。
【請求項３】
前記支持基板用半導体ウェーハはシリコンウェーハであり、
前記半導体層形成工程において、前記シリコンウェーハを、絶縁膜を介して前記半導体層と貼り合わせる、請求項１または２に記載の半導体ウェーハの製造方法。
【請求項４】
前記半導体層は単結晶シリコン層である、請求項３に記載の半導体ウェーハの製造方法。