(57)【要約】  ナノクラスターを備えたデバイスを形成するプロセス。本プロセスは、ナノクラスター（例えばシリコンナノ結晶）を形成する段階と、デバイスの誘電体を形成する次の段階中に酸化剤によるナノクラスターの酸化を抑制するためにナノクラスターを覆って酸化バリア層を形成する段階とを含む。酸化バリア層の少なくとも一部は、誘電体の形成後に除去される。１つの実施例では、本デバイスは、ナノクラスターがメモリの電荷蓄積トランジスタの電荷蓄積位置として利用されるメモリである。この実施例では、酸化バリア層が、メモリの高電圧トランジスタ用のゲート誘電体を形成することにより、ナノクラスターを酸化剤から保護する。【選択図】図１
2007506265.tif 000002
【特許請求の範囲】
【請求項１】
デバイスの製造方法であって、
基板を準備する段階と、
前記基板を覆ってナノクラスターを形成する段階と、
前記ナノクラスターを覆って酸化バリア層を堆積する段階と、
基板を覆う酸化バリア層及び前記ナノクラスターを含む第１領域と酸化バリア層及びナノクラスターが除去された第２領域とを形成するようパターン化する段階と、
前記パターン化段階の後に前記第１領域を覆って第２誘電体を形成する段階と、
前記第２誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第１領域から除去する段階と、
を含み、
前記少なくとも一部を除去する段階が前記酸化バリア層の厚さを少なくとも減少させることを特徴とする方法。
【請求項２】
前記ナノクラスターは、シリコンナノ結晶、ゲルマニウムナノ結晶、シリコン・ゲルマニウム合金ナノ結晶、及び金属ナノ結晶からなるグループから選択された少なくとも１つを含む請求項１に記載の方法。
【請求項３】
前記第２誘電体を形成する段階が、前記酸化バリア層を６００℃より高い温度に曝す段階を含む請求項１に記載の方法。
【請求項４】
前記酸化バリア層は、窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高Ｋ誘電性材料、及び金属からなるグループから選択された少なくとも１つを含む請求項１に記載の方法。
【請求項５】
前記高Ｋ誘電性材料は、酸化ハフニウム、酸化ランタン、ランタンアルミニウム、五酸化タンタル、ケイ酸ジルコニウム、ケイ酸ランタン、酸化アルミニウム、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル及び酸化チタンからなるグループから選択された少なくとも１つを含む請求項４に記載の方法。
【請求項６】
前記金属は、タンタル、ケイ化タングステン、ケイ化モリブデン、ニッケル、ケイ化ニッケル、コバルト、ケイ化コバルト、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、及びチタンからなるグループから選択された少なくとも１つを含む請求項４に記載の方法。
【請求項７】
前記酸化バリア層は厚さが２ナノメートル以上である請求項１に記載の方法。
【請求項８】
前記第１領域及び前記第２領域内にトランジスタを形成する段階を更に含む請求項１に記載の方法。
【請求項９】
前記第１領域内のトランジスタは電荷蓄積トランジスタを含み、前記ナノクラスターの一部が前記電荷蓄積トランジスタの電荷蓄積位置として利用される請求項８に記載の方法。
【請求項１０】
前記第２領域内のトランジスタは、ゲート誘電体を有するトランジスタを含み、該ゲート誘電体が前記第２誘電体の一部を含む請求項８に記載の方法。
【請求項１１】
前記酸化バリア層の少なくとも一部を前記第１領域から除去する段階は、前記酸化バリア層の少なくとも実質的に全てを前記第１領域から除去する段階を含む請求項１に記載の方法。
【請求項１２】
前記酸化バリア層が、第１層部分と該第１層部分の上に位置付けられる第２層部分とを含み、前記酸化バリア層の少なくとも一部を前記第１領域から除去する段階が、前記第１層部分を残して前記第２層部分を除去する段階を含む請求項１に記載の方法。
【請求項１３】
前記酸化バリア層が酸化されて前記第２層部分を形成する請求項１２に記載の方法。
【請求項１４】
前記第１層部分は５ナノメートル以下である請求項１２に記載の方法。
【請求項１５】
前記第２層部分を除去する段階が更に、エッチ液により前記第２層部分をエッチングする段階を含む請求項１２に記載の方法。
【請求項１６】
前記第２層部分を除去する段階の後に、前記第１層部分を覆ってゲート材料の層を形成する段階を更に含む請求項１２に記載の方法。
【請求項１７】
デバイスの製造方法であって、
基板を覆ってナノクラスターの構造体及び誘電体を有する基板を準備する段階と、
前記構造体を覆って酸化バリア層を堆積する段階と、
基板を覆う酸化バリア層及び構造体を含む第１領域と酸化バリア層及び構造体の少なくともナノクラスターが除去された第２領域とを形成するようパターン化する段階と、
前記パターン化段階の後に前記第１領域を覆って第２誘電体を形成する段階と、
前記第２誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第１領域から除去する段階と、
を含み、
前記少なくとも一部を除去する段階が、前記酸化バリア層の厚さを少なくとも減少させることを特徴とする方法。
【請求項１８】
前記構造体のナノクラスターは、シリコンナノ結晶、ゲルマニウムナノ結晶、シリコン・ゲルマニウム合金ナノ結晶、及び金属ナノ結晶からなるグループから選択された少なくとも１つを含む請求項１７に記載の方法。
【請求項１９】
前記第２誘電体を形成する段階が、前記酸化バリア層を６００℃より高い温度に曝す段階を含む請求項１７に記載の方法。
【請求項２０】
前記構造体が、
前記基板を覆って下部誘電体を形成する段階と、
前記下部誘電体を覆ってナノクラスターを形成する段階と、
前記ナノクラスターを覆って制御誘電体を形成する段階と、
を含む方法によって形成される請求項１７に記載の方法。
【請求項２１】
前記下部誘電層及び前記制御誘電層が各々、二酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ランタン、及びケイ酸ランタンからなるグループから選択されたものを含む請求項２０に記載の方法。
【請求項２２】
前記ナノクラスターが、
ナノクラスター材料を前記誘電体内に注入し、次に前記構造体をアニーリングして相分離を誘起してナノクラスターを形成する段階を含む方法によって形成される請求項１７に記載の方法。
【請求項２３】
前記構造体が、
基板を覆って下部誘電体を形成する段階と、
前記下部誘電体を覆ってナノクラスター材料の少なくとも１つの層を堆積する段階と、
前記少なくとも１つのナノクラスター材料層を覆って制御誘電体を形成する段階と、
前記ナノクラスター材料の少なくとも１つの層をアニーリングしてナノクラスターを形成する段階と、
を含む方法によって形成される請求項１７に記載の方法。
【請求項２４】
前記デバイスがメモリを含み、前記第１領域がメモリアレイ領域を含む請求項１７に記載の方法。
【請求項２５】
前記酸化バリア層は、窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高Ｋ誘電性材料、及び金属からなるグループから選択された少なくとも１つを含む請求項１７に記載の方法。
【請求項２６】
前記高Ｋ誘電性材料は、酸化ハフニウム、酸化ランタン、ランタンアルミニウム、五酸化タンタル、ケイ酸ジルコニウム、ケイ酸ランタン、酸化アルミニウム、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル及び酸化チタンからなるグループから選択された少なくとも１つを含む請求項２５に記載の方法。
【請求項２７】
前記金属は、タンタル、ケイ化タングステン、ケイ化モリブデン、ニッケル、ケイ化ニッケル、コバルト、ケイ化コバルト、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、及びチタンからなるグループから選択された少なくとも１つを含む請求項２５に記載の方法。
【請求項２８】
前記酸化バリア層は厚さが２ナノメートル以上である請求項１７に記載の方法。
【請求項２９】
前記第１領域及び前記第２領域内にトランジスタを形成する段階を更に含む請求項１７に記載の方法。
【請求項３０】
前記第１領域内のトランジスタは電荷蓄積トランジスタを含み、前記ナノクラスターの一部が前記電荷蓄積トランジスタの電荷蓄積位置として利用される請求項２９に記載の方法。
【請求項３１】
前記第２領域内のトランジスタは、ゲート誘電体を有するトランジスタを含み、該ゲート誘電体が前記第２誘電体の一部を含む請求項２９に記載の方法。
【請求項３２】
前記第１領域内のトランジスタは、ある厚さの下部誘電体を有する電荷蓄積トランジスタを含み、前記第２領域のトランジスタのゲート誘電体の厚さが前記下部誘電体の厚さよりも大きいことを特徴とする請求項３１に記載の方法。
【請求項３３】
前記酸化バリア層の少なくとも一部を前記第１領域から除去する段階は、前記酸化バリア層の少なくとも実質的に全てを前記第１領域から除去する段階を含む請求項１７に記載の方法。
【請求項３４】
前記酸化バリア層が、第１層部分と該第１層部分の上に位置付けられる第２層部分とを含み、前記酸化バリア層の少なくとも一部を前記第１領域から除去する段階が、前記第１層部分を残して前記第２層部分を除去する段階を含む請求項１７に記載の方法。
【請求項３５】
前記酸化バリア層が酸化されて前記第２層部分を形成する請求項３４に記載の方法。
【請求項３６】
前記第１層部分は４ナノメートル以下である請求項３４に記載の方法。
【請求項３７】
前記第２層部分を除去する段階が更に、エッチ液により前記第２層部分をエッチングする段階を含む請求項３４に記載の方法。
【請求項３８】
前記第２層部分を除去する段階の後に、前記第１層部分を覆ってゲート材料の層を形成する段階を更に含む請求項３４に記載の方法。
【請求項３９】
半導体デバイスの製造方法であって、
基板の上にナノクラスターの構造体及び誘電体を有する基板を準備する段階と、
窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高Ｋ誘電性材料、及び金属からなるグループから選択された少なくとも１つを含む酸化バリア層を前記構造体を覆って堆積する段階と、
前記酸化バリア層の一部及び構造体を含む第１領域と、前記酸化バリア層の一部及び前記構造体の少なくともナノクラスターが除去された第２領域とを形成するようパターン化する段階と、
前記パターン化段階の後に前記第２領域内に第２誘電体を形成する段階と、
前記第２誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第１領域から除去する段階と、
を含み、
前記少なくとも一部を除去する段階が、前記酸化バリア層の厚さを少なくとも減少させることを特徴とする方法。
【請求項４０】
半導体デバイスの製造方法であって、
基板の上にナノクラスターの構造体及び誘電体を有する基板を準備する段階と、
前記構造体を覆って酸化バリア層を堆積する段階と、
前記酸化バリア層の一部及び構造体を含む第１領域と、前記酸化バリア層の一部及び前記構造体の少なくともナノクラスターが除去された第２領域とを形成するようパターン化する段階と、
前記パターン化段階の後に前記第１領域の外側に第２誘電体を形成する段階と、
前記第２誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第１領域から除去する段階と、
を含み、
前記少なくとも一部を除去する段階が、前記酸化バリア層の厚さを少なくとも減少させ、
前記方法が更に、
前記ナノクラスターの少なくとも一部が電荷蓄積位置として利用される電荷蓄積トランジスタを第１領域において形成する段階と、
前記第２誘電体の一部がゲート誘電体の少なくとも一部として機能する第２トランジスタを第２領域において形成する段階と、
を含む方法。
【請求項４１】
前記酸化バリア層は、窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高Ｋ誘電性材料、及び金属からなるグループから選択された少なくとも１つを含む請求項４０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はナノクラスターを備えたデバイスに関する。 
【背景技術】
【０００２】
メモリ（例えば不揮発性メモリ）などの幾つかのデバイスは、トランジスタの電荷蓄積位置に電荷を蓄えるために、ナノクラスター（例えばシリコン、アルミニウム、金、又はゲルマニウムからなる）と呼ばれる離散的な電荷蓄積素子を利用する。幾つかの例では、ナノクラスターは、２つの誘電層、すなわち下部誘電層と制御誘電層との間に位置付けられる。このようなトランジスタの例としては、薄膜記憶トランジスタがある。メモリは通常、このようなトランジスタのアレイを含む。ナノクラスターのタイプの例には、シリコンナノ結晶、ゲルマニウムナノ結晶、金ナノクラスター、及びアルミニウムナノクラスターがある。幾つかの例では、ナノクラスターは１０〜１００オングストロームのサイズであり、ドープ／アンドープの半導体材料又は導電性材料から作ることができる。
【０００３】
ナノクラスターを備えた電荷蓄積トランジスタを有する幾つかのメモリは、電荷蓄積トランジスタの電荷蓄積位置を充放電するのに使用される回路において高電圧トランジスタを同様に含む集積回路上に実装される。電荷蓄積位置の充放電は、１つ又はそれ以上のビットの情報を格納するのに使用され、プログラム又は消去と呼ぶことができる。これらの高電圧トランジスタは通常、比較的厚いゲート酸化膜を含む。このゲート酸化膜は、水蒸気酸化プロセスにより成長することができる。この水蒸気酸化プロセスは、電荷蓄積トランジスタの制御誘電体を透過することができるので、好ましくないことには、ナノ結晶を酸化し、下部誘電体の厚さを増大させる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
必要なことは、ナノクラスターを備えたデバイスを製造する方法の改善である。
【発明を実施するための最良の形態】
【０００５】
本発明は、添付図面を参照することにより当業者には十分に理解され、多数の目的、機能、及び利点を明らかにすることができる。
異なる図面で用いられる同じ参照符号は、特に明記しない限り同じ要素を示す。図に示された各図面は、必ずしも縮尺通りに描かれていない。
以下には本発明を実施するための様態の詳細な説明を記載する。この説明は本発明を例証することを意図するものであり、限定としてみなすべきではない。
【０００６】
図１〜図６は、本発明の第１実施形態によるナノクラスターを含むメモリの製造段階中の半導体ウェーハの部分側面図を示す。本方法は、以下で説明するように、ナノクラスター及び下部誘電体の酸化を抑制するための酸化バリア層の利用を含む。
【０００７】
図１を参照すると、ウェーハ１０１は半導体基板１０３を含む。下部誘電体１０５（例えば二酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ランタン、又はランタンシリケートからなる）は、例えば、酸化又は化学蒸着により基板１０３を覆って形成されている。１つの実施形態では、下部誘電体は５ナノメートルの厚さであるが、他の実施形態では異なる厚さにすることができる。ナノクラスター１０７の層（例えばシリコン、アルミニウム、金、ゲルマニウム、又はシリコン・ゲルマニウム合金もしくは他の種類の導電性材料、或いはドープ／アンドープの半導体材料からなる）は、例えば、化学蒸着法、エアロゾルデポジション法、スピンコート法、又は例えば薄膜をアニーリングしてナノクラスターを形成するなどの自己組織化法によって、下部誘電体１０５を覆って形成される。１つの実施形態では、ナノクラスター１０７はシリコンナノ結晶である。ナノクラスターが不揮発性メモリで使用される１つの実施形態では、５〜７ナノメートルのサイズで１×１０１２ｃｍ２の平面密度を有する。幾つかの実施形態では、ナノクラスターは、１０〜１００オングストロームのサイズである。しかしながら他の実施形態では、ナノクラスターは他のサイズ及び／又は他の密度の場合もある。ナノクラスター１０７は、ウェーハ１０１上に作製されたメモリのトランジスタ（図示せず）において電荷蓄積位置を実装するのに利用される。
【０００８】
図２を参照すると、誘電性材料（例えば二酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ランタン、及びケイ酸ランタン）の層は、制御誘電体２０９を形成するため、例えば化学蒸着によってウェーハ１０１を覆って形成される。１つの実施形態では、制御誘電体２０９は、５〜１０ナノメートルの厚さであるが、他の実施形態では異なる厚さの場合もある。
【０００９】
幾つかの実施形態では、下部誘電体１０５、ナノクラスター１０７、及び制御誘電体２０９は、イオン（例えばシリコン又はゲルマニウム）を誘電性材料の層（図示せず）に注入し、その後イオンをアニーリングして誘電性材料の層内にナノ結晶を形成することによって形成することができる。他の実施形態では、下部誘電体１０５、ナノクラスター１０７及び制御誘電体２０９は、ナノクラスターを形成するため誘電性材料の２つの層の間にシリコンリッチな酸化層を再結晶化することによって形成することができる。他の実施形態では、ナノクラスターは、下部誘電体上に位置する複数の層に実装することができる。他の実施形態では、ナノクラスターは、ナノクラスター材料の薄い非晶質層（例えば１〜５ナノメートル）を堆積させることにより形成され、その結果として得られる構造体は、引き続きアニーリング処理装置によりアニールされる。
【００１０】
別の実施形態では、例えば、窒酸化シリコン材料から作られた薄い（例えば０．５ナノメートル）保護層（図示せず）は、ナノクラスター上に配置することができ、ここで制御誘電体２０９は保護層を覆って形成される。
【００１１】
図３を参照すると、酸化バリア層３１１は、ウェーハ１０１を覆って堆積される。１つの実施形態では、層３１１は窒化シリコンから作られる。他の実施形態では、バリア層３１１は、制御誘電体表面への酸化剤の拡散を遅らせる任意の材料又はその組み合わせを含むことができる。このような材料は、窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、例えば酸化ハフニウムなどの高Ｋ誘電体、酸化ランタン、ランタンアルミニウム、五酸化タンタル、ケイ酸ジルコニウム、ケイ酸ランタン、酸化アルミニウム、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、及び酸化チタン、並びに一般に酸化剤の通過に影響されない金属を含むことができる。このような金属の例として、タンタル、ケイ化タングステン、ケイ化モリブデン、ニッケル、ケイ化ニッケル、コバルト、ケイ化コバルト、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、及びチタンがある。
【００１２】
１つの実施形態では、バリア層３１１は、厚さが９ナノメートルである。他の実施形態では、層３１１は異なる厚さの場合がある。幾つかの実施形態では、層３１１は厚さが２ナノメートルよりも大きい場合もある。１つの実施形態では、バリア層３１１は、酸素がバリア層３１１の下に透過する「ピンホール」欠陥がなく連続的であるように十分に厚い。他の実施形態では、バリア層３１１は、炉の酸化プロセスの温度（例えば６００℃以上）に耐えることができる材料からなる。
【００１３】
図４を参照すると、層３１１、制御誘電体２０９、ナノクラスター１０７、及び下部誘電体１０５は、ウェーハ１０１のメモリアレイ領域（例えば４０３）内にこれらの構造体を残し、ウェーハ１０１の他の領域（例えば高電圧領域４０５）からこれらの構造体を除去するようにパターン化される。１つの実施形態では、層３１１はドライエッチングによって除去され、制御誘電体２０９、ナノクラスター１０７、及び下部誘電体１０５は、ウエットエッチングによって除去される。別の実施形態では、ウエット及びドライエッチングの組み合わせを用いることもできる。複数のトランジスタは、後のプロセス中にメモリ領域４０３内に形成することができる。
【００１４】
図５を参照すると、高電圧誘電体５１５は、高電圧領域４０７及び４０５において基板１０３上に成長する。誘電体５１５は、幾つかの実施形態では、メモリ領域４０３内に形成されることになる電荷蓄積トランジスタを充放電するためのプログラム及び消去回路を実装するのに利用される高電圧トランジスタ（図示せず）用のゲート誘電体として利用される。１つの実施形態では、誘電体５１５は、ウェーハ１０１を高温の蒸気及び酸素又は亜酸化窒素に曝露して、領域４０７及び４０５における基板１０３の曝露された半導体材料を酸化することにより形成される。１つの実施形態では、誘電体５１５は、厚さ７〜１４ナノメートルであるが、他の実施形態では異なる厚さとすることができる。他の実施形態では、誘電体５１５は、ウェーハ１０１を覆って全体的に堆積された後、領域４０３を覆う誘電体を除去することによって形成することができる。
【００１５】
誘電体５１５の形成中、バリア層３１１は、酸化剤が制御誘電体２０９、ナノクラスター１０７、及び下部誘電体１０５に透過するのを抑制する。酸化剤がナノクラスター、制御誘電体、及び下部誘電体に透過するのを抑制するためにナノクラスターを覆うバリア層を含める方法により、酸化形成プロセス中にナノクラスターの酸化及び／又は下部誘電体の肥厚化を最小にする方法を提供することができる。
【００１６】
図６を参照すると、バリア層３１１は、高電圧誘電体５１５の成長後に除去される。１つの実施形態では、バリア層３１１は選択的ウエットエッチングによって除去される。他の実施形態では、ウェーハは、バリア層３１１を曝露して誘電体５１５を保護するようにパターン化される。層３１１がウエットエッチング又はドライエッチングによって除去された後、パターン形成材料は除去される。
【００１７】
次のプロセス（図示せず）において、電荷蓄積トランジスタが領域４０３に形成され、高電圧トランジスタが領域４０５及び４０７に形成される。他の実施形態では、回路ロジック及び集積回路の入力／出力回路用のトランジスタなどの他の種類のトランジスタを領域４０７及び４０５に形成することができる。ナノクラスター１０７の一部は、メモリの電荷蓄積トランジスタの電荷蓄積位置を形成するのに利用される。幾つかの実施形態の次のプロセスにおいて、ゲート材料の層がウェーハ１０１を覆って堆積される。次いで、ゲート材料の層、ナノクラスター１０７、及び制御誘電体２０９が領域４０５でパターン化され、電荷蓄積トランジスタのゲート、電荷蓄積位置、及び制御誘電体を形成する。
【００１８】
図７〜図１１は、本発明の第２実施形態によるナノクラスターを含むメモリの製造段階中の半導体ウェーハの部分側面図を示している。図７を参照すると、下部誘電体７０５が、ウェーハ７０１の基板７０３を覆って形成される。次にナノクラスター７０７がウェーハ７０１を覆い形成される。
【００１９】
図８を参照すると、酸化バリア層８０９は、ナノクラスター７０７上でウェーハ７０１を覆って堆積される。酸化バリア層８０９は、ナノクラスター７０７とは異なる材料でからなる。１つの実施形態では、層８０９は窒化シリコンを含むが、他の実施形態では、層８０９は、例えば層３１１について上述した材料などの他の材料を含むことができる。
【００２０】
図９を参照すると、層８０９、ナノクラスター７０７、及び下部誘電体７０５は、メモリアレイ領域（たとえば９０３）においてこれらの構造体を残し、他の領域（例えば高電圧領域９０５）からこれらの構造体を除去するようにパターン化される。
【００２１】
図１０を参照すると、誘電層１０１５は、曝露された半導体基板７０３の酸化によって領域９０５及び９０７内に成長される。曝露された半導体基板７０３の酸化中、バリア層８０９は、酸化剤がナノクラスター７０７及び下部誘電体７０５に透過するのを抑制する。以下で説明するように、誘電層１０１５は、領域９０５及び９０７に形成されたトランジスタのゲート誘電体の一部を形成するのに利用される。
【００２２】
図１１を参照すると、層１０１５の形成後、バリア層８０９が除去され、誘電層１１１７が、層１０１５及びナノクラスター７０７を覆うことを含めてウェーハ７０１を覆って堆積される。１つの実施形態では、層８０９はウエット窒化ストリップによって除去されるが、他の実施形態では、異なる技術によって除去することもできる。１つの実施形態では、誘電層１１１７は化学蒸着により堆積された二酸化シリコンで作られる。誘電層１１１７は、メモリアレイ領域９０３内に形成されるトランジスタの制御誘電体として利用される。また誘電層１１１７は、領域９０５及び９０７内に形成されるトランジスタのゲート誘電体（誘電層１０１５と共に）の一部として機能する。
【００２３】
次のプロセス（図示せず）では、電荷蓄積トランジスタが領域９０３に形成され、高電圧トランジスタ（及び／又は他の種類のトランジスタ）が領域９０５及び９０５に形成される。ナノクラスター７０７の一部は、メモリの電荷蓄積トランジスタの電荷蓄積位置を形成するのに利用される。幾つかの実施形態の次のプロセスにおいて、ゲート材料の層がウェーハ１０１を覆って堆積される。次いで、ゲート材料の層、ナノクラスター１０７、及び制御誘電体２０９は、領域９０３において、当該領域に形成される電荷蓄積トランジスタのゲート及び電荷蓄積位置を形成するようにパターン化される。ゲート材料の層は、領域９０５及び９０７内に形成されたトランジスタのゲートを形成するようにパターン化することができる。
【００２４】
図１２〜図１８は、本発明の第３実施形態によるナノクラスターを含むメモリの製造段階中の半導体ウェーハの部分側面図を示す。図１２を参照すると、下部誘電体１２０５が、ウェーハ１２０１の基板１２０３を覆って形成される。次にナノクラスター１２０７がウェーハ１０１を覆って形成される。
【００２５】
図１３を参照すると、誘電性材料（例えば二酸化シリコン）の層が、例えば化学蒸着によってウェーハ１２０１を覆って形成されて、制御誘電体１３０９を形成する。１つの実施形態において、制御誘電体１３０９は、厚さが５〜１０ナノメートルであるが、他の実施形態では異なる厚さにすることができる。次いで、酸化バリア層１３１１は、ウェーハ１２０１を覆って誘電体１３０９上に堆積される。１つの実施形態では、層１３１１は窒化シリコンを含むが、他の実施形態では、層１３１１は、例えば層３１１について上述した材料などの他の材料を含む場合もある。
【００２６】
図１４を参照すると、バリア層１３１１の上部が酸化され、層１３１１の残部分１４１３を残して酸化部分１４１５を形成する。１つの実施形態では、層１３１１は水蒸気酸化プロセスを用いて酸化される。バリア層１３１１が厚さ８．５ナノメートルの窒化シリコンで作られた１つの実施形態では、水蒸気酸化プロセスは、厚さがほぼ３〜５ナノメートルで一般には二酸化シリコンで作られる部分１４１５をもたらす。部分１４１３の上部は酸窒化物を含む。部分１４１３の底部は主として窒化シリコンである。
【００２７】
水蒸気酸化プロセスは、バリア層の厚さを減少（例えば８．５ナノメートルから４ナノメートル未満まで）させると共に、部分１４１３の電荷蓄積容量を低下させる。従って、ウェーハ１２０１上に形成された電荷蓄積トランジスタでは、支配的な電荷蓄積構造体は、ナノクラスター１２０７となり、部分１４１３の窒化シリコン（又は他の材料）ではない。部分１４１３に蓄えられるどのような電荷も、部分１４１３がトランジスタのゲートに密接に近接しているので、トランジスタのスレショルド電圧に対して小さな作用しか持たないことになる。
【００２８】
図１５は、部分１４１５が除去された後のウェーハ１２０１を示す。１つの実施形態では、部分１４１５はウエットエッチング（例えば水５０に対してＨＦ１）又はドライエッチングによって除去される。
【００２９】
図１６を参照すると、部分１４１３、制御誘電体１３０９、ナノクラスター１２０７、及び下部誘電体１２０５は、メモリアレイ領域（たとえば１６０３）においてこれらの構造体を残し、他の領域（例えば高電圧領域１６０５）ではこれらの構造体を除去するようにパターン化される。１つの実施形態では、部分１４１３はドライエッチングによって除去され、制御誘電体１３０９、ナノクラスター１２０７、及び下部誘電体１２０５は、ウエットエッチングによって除去される。複数のトランジスタは、後のプロセス中にメモリ領域１６０３内に形成される。
【００３０】
図１７を参照すると、高電圧誘電体１７１５は、高電圧領域１６０７及び１６０５において成長する。誘電体１７１５は、高電圧トランジスタ（図示せず）用のゲート誘電体として利用されることになり、幾つかの実施形態では、ゲート誘電体はメモリ領域１６０３内に形成されることになる電荷蓄積トランジスタをプログラム及び消去するためのプログラム及び消去回路を実装するのに利用される。１つの実施形態では、誘電体１７１５は厚さが１０ナノメートルである。
【００３１】
誘電体１７１５の形成中、バリア部分１４１３は、酸化剤が制御誘電体１３０９、ナノクラスター１２０７、及び下部誘電体１２０５に透過するのを抑制する。
【００３２】
図１８を参照すると、ゲート材料の層１８０２は、メモリアレイ領域１６０３内の部分１４１３を覆うことを含めてウェーハ１２０１を覆って堆積される。次のプロセスでは、層１８０２、部分１４１３、制御誘電体１３０９、ナノクラスター１２０７、及び下部誘電体１２０５は、領域１６０３内の電荷蓄積トランジスタのゲート、制御誘電体、電荷蓄積位置、及び下部誘電体を形成するようにパターン化される。また、層１８０２及び誘電体１７１５は、領域１６０５及び１６０７においてトランジスタ（例えば高電圧トランジスタ）のゲート及びゲート誘電体を形成するようにパターン化される。
【００３３】
１つの実施形態では、下部誘電体１２０５は厚さが５ナノメートルであり、制御誘電体１３０９は厚さが５ナノメートル、及び部分１４１３は厚さが４ナノメートルである。しかしながら、これらの構造体は他の実施形態では異なる厚さの場合もある。
【００３４】
幾つかの実施形態では、電荷蓄積トランジスタの部分１４１３における電荷トラップに起因するスレショルド電圧のシフトは、部分１４１３の部分酸化、部分１４１３の厚さの低減、部分１４１３のゲート電極への近接（電荷蓄積トランジスタのゲートを形成するのに使用される層１８０２の部分）によって制限することができる。
【００３５】
図１２〜図１８で示された方法を利用する幾つかの実施形態で想定することができる１つの利点は、窒化ストリップはバリア層部分１４１３の除去に必要ではないことである（層１３１１が窒化シリコンで作られている場合）。これにより、制御誘電体（１３０９）の厚さ及びゲート誘電体（１７１５）の厚さの両方に関するプロセスを良好に制御することができるようになる。
【００３６】
図１９は、図１２〜図１８で示されたものと同様の方法で作られた高電圧トランジスタ及び電荷蓄積トランジスタの両方を含むウェーハの側面図である。電荷蓄積トランジスタ１９０９は、ウェーハ１９０１のメモリアレイ領域１９５１内に形成される。トランジスタ１９０９は、ゲート１９１１、部分拡散バリア部分１９２３、制御誘電体１９２１、ナノクラスター１９１９、下部誘電体１９１７、及びスペーサ１９２５を含む。ソース／ドレイン領域１９１５及び１９１３は、例えばイオン注入によって基板１９０３内に形成される。部分１９２３は、拡散バリア層の部分（例えば１４１３）で形成される。１つの実施形態では、トランジスタ１９０９は、不揮発性の電気的消去可能読み取り専用メモリ（ＥＥＰＲＯＭ）で利用される。
【００３７】
トランジスタ１９０７は、領域１９５２内に形成された高電圧トランジスタである。トランジスタ１９０７は、ゲート１９３３、ゲート誘電体１９３１、スペーサ１９３５、ソース／ドレイン領域１９３７、及び１９３９を含む。ゲート誘電体１９３１は、部分１９２３が形成される部分の形成後、基板の曝露部分上に成長したゲート誘電層（例えば１６０２）で形成される。絶縁領域１９０５は、トランジスタ１９０７及び１９０９を絶縁するために基板１９０３に位置付けられる。
【００３８】
１つの実施形態では、トランジスタ１９０７は、ナノクラスター１９１９内に蓄えられた電荷をプログラム及び／又は消去するためのプログラム又は消去回路内のトランジスタである。トランジスタ１９０７は、集積回路の入力／出力デバイス及び論理回路のトランジスタよりも高い電圧で動作する点で、高電圧トランジスタとして特徴付けられる。１つの実施形態では、トランジスタ１９０７は、電荷蓄積トランジスタ１９０９内に電荷を蓄えるためのプログラム及び消去電圧を供給するために６Ｖで動作し、入力／出力デバイス及び他の論理回路（図示せず）のトランジスタは１．２Ｖで動作する。またトランジスタ１９０７は、２．５Ｖ又は３．３Ｖで動作する入力／出力トランジスタとすることができる。
【００３９】
メモリの製造においては、酸化剤によるナノクラスターの酸化を抑制するための酸素拡散バリアの利用が示されているが、上述と同じ又は類似のプロセスは、例えば光電子デバイスなどのナノクラスターを利用する他のデバイスの製造において利用することができる。
【００４０】
１つの実施形態では、デバイスを製造する方法は、基板を準備する段階、基板を覆ってナノクラスターを形成する段階、ナノクラスターを覆って酸化バリア層を堆積する段階、及び第１領域と第２領域を形成するようパターン化する段階を含む。第１領域は、基板を覆う酸化バリア層及びナノクラスターを含む。第２領域は、酸化バリア層及びナノクラスターが除去される。本方法はまた、パターン化段階の後に第１領域を覆って第２誘電体を形成する段階を含む。本方法は更に、第２誘電性体を形成する段階の後に、第１領域から酸化バリア層の少なくとも一部を除去する段階を含む。少なくとも一部を除去する段階により、少なくとも酸化バリア層の厚さが低減される。
【００４１】
別の実施形態では、デバイスを製造する方法は、基板を覆ってナノクラスターの構造体及び誘電体を有する基板を準備する段階、該構造体を覆って酸化バリア層を堆積する段階、及び第１領域及び第２領域を形成するようパターン化する段階を含む。第１領域は、基板を覆う酸化バリア層及び構造体を含む。第２領域は、酸化バリア層及び少なくとも構造体のナノクラスターが除去される。本方法はまた、パターン化段階の後に第１領域を覆って第２誘電体を形成する段階と、第２誘電体を形成する段階の後に、酸化バリア層の少なくとも一部を第１領域から除去する段階とを含む。少なくとも一部を除去する段階により、少なくとも酸化バリア層の厚さが低減される。
【００４２】
別の実施形態では、半導体デバイスを製造する方法は、基板の上にナノクラスターの構造体及び誘電体を有する基板を準備する段階と、該構造体を覆って酸化バリア層を堆積する段階とを含む。酸化バリア層は、窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高Ｋ誘電性材料、及び金属からなるグループから選択された少なくとも１つを含む。本方法はまた、第１領域及び第２領域を形成するようパターン化する段階を含む。第１領域は酸化バリア層の部分及び構造体を含み、第２領域は酸化バリア層の部分及び構造体の少なくともナノクラスターが除去される。本方法はまた、パターン化段階の後に第２領域に第２誘電体を形成する段階と、第２誘電体を形成する段階の後に酸化バリア層の少なくとも一部を第１領域から除去する段階とを含む。少なくとも一部を除去する段階により、少なくとも酸化バリア層の厚さが低減される。
【００４３】
別の実施形態では、半導体メモリを製造する方法は、基板の上にナノクラスターの構造体及び誘電体を有する基板を準備する段階、構造体を覆って酸化バリア層を堆積する段階、及び第１領域と第２領域を形成するようパターン化する段階を含む。第１領域は酸化バリア層の部分及び構造体を含み、第２領域は酸化バリア層の部分及び構造体の少なくともナノクラスター部分が除去される。本方法は更に、パターン化段階の後に第１領域の外側に第２誘電体を形成する段階と、第２誘電体を形成する段階の後に少なくとも酸化バリア層の一部を第１領域から除去する段階とを含む。少なくとも一部を除去する段階により、少なくとも酸化バリア層の厚さが低減される。本方法は更に、第１領域内に電荷蓄積トランジスタを形成する段階を含む。ナノクラスターの少なくとも一部は、電荷蓄積トランジスタの電荷蓄積位置として利用される。本方法はまた、第２領域内に第２トランジスタを形成する段階を含む。第２誘電体の一部は、第２トランジスタのゲート誘電体の少なくとも一部として機能する。
【００４４】
本発明の特定の実施形態を図示し説明してきたが、本明細書での教示に基づいて、本発明及びその広範な態様から逸脱することなく変更及び修正を更に行うことができ、従って、添付の請求項は、本発明の真の精神及び範囲内にあるこのような全ての変更及び修正を、該請求項の範囲内に包含されることになる点を当業者であれば理解するであろう。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施形態による集積回路の製造段階中の半導体ウェーハの部分側面図である。
【図２】本発明の第１実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図３】本発明の第１実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図４】本発明の第１実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図５】本発明の第１実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図６】本発明の第１実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図７】本発明の第２実施形態による集積回路の製造段階中の半導体ウェーハの部分側面図である。
【図８】本発明の第２実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図９】本発明の第２実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図１０】本発明の第２実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図１１】本発明の第２実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図１２】本発明の第３実施形態による集積回路の製造段階中の半導体ウェーハの部分側面図である。
【図１３】本発明の第３実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図１４】本発明の第３実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図１５】本発明の第３実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図１６】本発明の第３実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図１７】本発明の第３実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図１８】本発明の第３実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図１９】本発明よる半導体ウェーハの部分側面図である。
【符号の説明】
【００４６】
１０１  ウェーハ
１０３  半導体基板
１０５  下部誘電体
１０７  ナノクラスター
【図１】
2007506265.tif 000003
【図２】
2007506265.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007506265.tif 000008
【図７】
2007506265.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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