(57)【要約】  一般に、本発明は、不揮発性で、ワンタイム・プログラマブル（ＯＴＰ）メモリーアレイ用途に用いられることが可能な可変厚さゲート酸化膜アンチヒューズトランジスタ装置を提供する。このアンチヒューズトランジスタは、標準ＣＭＯＳ技術で製造されることができ、ソース拡散、ゲート酸化膜、ポリシリコンゲート、及びオプショナルなドレーン拡散を有する標準トランジスタ素子として構成されている。ポリシリコンゲートの下の可変ゲート酸化膜は、厚いゲート酸化膜領域及び薄いゲート酸化膜領域から構成され、薄いゲート酸化膜領域は局所的破壊電圧ゾーンとして作動する。ポリシリコンゲートとチャネル領域との間の導電性チャネルは、プログラム操作の間、局所的破壊電圧ゾーンに形成されることができる。メモリーアレイ用途においては、ポリシリコンゲートに印加されたワードライン読み取り電流は、アンチヒューズトランジスタのチャネルを介してソース拡散に結合されたビットラインによって検出されることができる。さらに具体的には、本発明は、ＯＴＰメモリーに好適なアンチヒューズセルとして、分割チャネルＭＯＳ構造を利用する効率的な方法を提供する。
2007536744.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料上に形成されたアンチヒューズトランジスタであって、
基板内の、チャンネルが所定の長さを有するチャンネル領域上のポリシリコンゲートと、
前記チャンネル領域の第１の端に近接した拡散領域と、
前記チャンネル領域の第２の端に近接した隔離領域と、
前記ポリシリコンゲートと前記基板との間に、前記チャネル領域の第１の端から所定長さの予め決められた場所まで延伸する厚いゲート酸化膜、及び前記予め決められた場所から前記チャネル領域の第２の端まで延伸する薄いゲート酸化膜を有する可変厚さゲート酸化膜と、
前記ポリシリコンゲートと前記拡散領域との間に電流を伝導する前記チャンネル領域の第１の端に近接する破壊抵抗アクセスエッジと、
前記チャンネル領域の第２の端に近接した、前記ポリシリコンゲートと前記チャンネル領域との間に導電性リンクを形成するため可溶性の酸化膜破壊ゾーンとを有するアンチヒューズトランジスタ。
【請求項２】
前記隔離領域は、前記薄いゲート酸化膜に近接して、フィールド酸化膜領域、浮遊拡散領域、及び前記フィールド酸化膜と浮遊拡散領域とが連結したもののうちの１つを有する、請求項１に記載のアンチヒューズトランジスタ。
【請求項３】
前記薄いゲート酸化膜は、前記半導体材料上に形成された少なくとも１つの低圧トランジスタゲート酸化膜と同一である、請求項１に記載のアンチヒューズトランジスタ。
【請求項４】
前記厚いゲート酸化膜は、前記半導体材料上に形成された少なくとも１つの高圧トランジスタゲート酸化膜と同一である、請求項３に記載のアンチヒューズトランジスタ。
【請求項５】
前記厚いゲート酸化膜部分は、中間ゲート酸化膜と前記薄いゲート酸化膜部分との組合せを含む、請求項４に記載のアンチヒューズトランジスタ。
【請求項６】
前記浮遊拡散領域、前記チャンネル領域の第２の端、及び前記ポリシリコンゲートのゲートエッジは、互いにある角度をなす少なくとも２本の線分によって決められた共通のエッジを有している、請求項２に記載のアンチヒューズトランジスタ。
【請求項７】
前記角度は、１３５度及び９０度である、請求項６に記載のアンチヒューズトランジスタ。
【請求項８】
前記拡散領域は、前記低圧トランジスタの１つであるＬＤＤインプラントと同一なＬＤＤインプラント、高圧トランジスタ、並びに、低圧及び高圧トランジスタの両方を結合したものを有する、請求項４に記載のアンチヒューズトランジスタ。
【請求項９】
前記拡散領域のエッジ及び前記ポリシリコンゲートの一部は、サリサイド化されていない、請求項１に記載のアンチヒューズトランジスタ。
【請求項１０】
行及び列に配置された複数のアンチヒューズトランジスタと、各アンチヒューズトランジスタは、基板内の、チャンネルが所定の長さを有するチャンネル領域上のポリシリコンゲートと、前記チャンネル領域の第１の端に近接した拡散領域と、前記ポリシリコンゲートと前記基板との間に、前記チャネル領域の第１の端から所定長さの予め決められた場所まで延伸する厚いゲート酸化膜、及び前記予め決められた場所から前記チャネル領域の第２の端まで延伸する薄いゲート酸化膜を有する可変厚さゲート酸化膜と、前記チャンネル領域の第２の端に近接した、前記ポリシリコンゲートと前記チャンネル領域との間に導電性リンクを形成するため可溶性の酸化膜破壊ゾーンを有し、
前記アンチヒューズトランジスタの列の拡散領域に連結されたビットラインと、
前記アンチヒューズトランジスタの行の前記ポリシリコンゲートに連結されたワードラインを含むアンチヒューズメモリーアレイ。
【請求項１１】
隔離装置を介して一対の前記ビットラインに連結された感度増幅器をさらに含む、請求項１０に記載のアンチヒューズメモリーアレイ。
【請求項１２】
単一エンド（single-ended）の検出操作用の一対の前記ビットラインのうちの１本に連結された１つのアンチヒューズトランジスタに選択的にアクセスし、また、別のアドレス用の一対の前記ビットラインのうちの他の１本に連結されたもう１つのアンチヒューズトランジスタに選択的にアクセスするワードラインデコーディング回路をさらに含む、請求項１１に記載のアンチヒューズメモリーアレイ。
【請求項１３】
一対の前記ビットラインのうちの１本に連結された１つのアンチヒューズトランジスタに選択的にアクセスし、また、デュアルエンド（dual-ended）の検出操作用の一対の前記ビットラインのうちの他の１本に連結された１つのアンチヒューズトランジスタに選択的にアクセスするワードラインデコーディング回路をさらに含む、請求項１１に記載のアンチヒューズメモリーアレイ。
【請求項１４】
前記ビットラインに連結された列セレクトパスゲートをさらに含み、前記列セレクトパスゲートの少なくとも１つは、前記厚いゲート酸化膜と同一のゲート酸化膜を有する、請求項１０に記載のアンチヒューズメモリーアレイ。
【請求項１５】
チャネル領域及び拡散領域を有するアンチヒューズトランジスタ用の可変厚さゲート酸化膜を形成する方法であって、
ａ）前記チャネル領域及び拡散領域を取り囲むフィールド酸化膜を形成する工程、
ｂ）前記チャネル領域に中間酸化膜を成長させる工程、
ｃ）前記チャネル領域の薄い酸化膜領域から前記中間酸化膜を除去する工程、
ｄ）前記薄い酸化膜領域及び前記中間酸化膜の上に、薄い酸化膜を成長させる工程、
ｅ）前記薄い酸化膜、前記中間酸化膜、及び前記フィールド酸化膜の上にコモンゲートを形成する工程、及び
ｆ）前記中間酸化膜に隣接して前記拡散領域を形成する工程を含む可変厚さゲート酸化膜の形成方法。
【請求項１６】
前記アンチヒューズトランジスタ及び低圧トランジスタは、半導体材料上に形成され、前記低圧トランジスタは、前記薄い酸化膜と同様な絶縁体構造を有する、請求項１５に記載の方法。
【請求項１７】
前記拡散領域を形成する工程は、前記薄い酸化膜領域に隣接する浮遊拡散領域を同時に形成することを含む、請求項１５に記載の方法。
【請求項１８】
前記中間酸化膜は、前記コモンゲートの第１の端から前記チャネル領域の予め決められた長さまで延伸し、及び前記薄い酸化膜領域上の前記薄いゲート酸化膜は、前記チャネル領域の前記予め決められた長さから前記コモンゲートの第２の端まで延伸する、請求項１５に記載の方法。
【請求項１９】
前記予め決められ長さは、マスク工程を介して決定される、請求項１８に記載の方法。
【請求項２０】
前記薄い酸化膜は、同じ半導体材料上で低圧トランジスタゲート酸化膜を形成するのと同じプロセス工程で形成される、請求項１５に記載のアンチヒューズトランジスタ。
【請求項２１】
前記薄い酸化膜及び前記中間酸化膜から構成された厚い酸化膜は、同じ半導体材料上で高圧トランジスタゲート酸化膜を形成するのと同じプロセス工程で形成される、請求項１５に記載のアンチヒューズトランジスタ。
【請求項２２】
前記拡散領域の上にサリサイド保護酸化膜を選択的に成長させる工程、及び前記コモンゲート及び前記拡散領域をサリサイド化する工程をさらに含む、請求項１５に記載の方法。
【請求項２３】
半導体材料上に形成されたアンチヒューズトランジスタであって、
活性チャネル領域と、
可溶エッジ及びアクセスエッジを区画する前記活性チャネル領域の上に形成されたポリシリコンゲートと、
前記アクセスエッジに隣接した厚いゲート酸化膜と、
前記アクセスエッジに隣接した第１の拡散領域と、
前記可溶エッジに隣接した第２の拡散領域と、
前記可溶エッジに隣接し、前記ポリシリコンゲートと前記活性チャネル領域との間に導電性リンクを形成する前記厚いゲート酸化膜よりも低い破壊電圧を有する、前記活性チャネル領域上の薄いゲート酸化膜とを含むアンチヒューズトランジスタ。
【請求項２４】
前記可溶エッジの長さは、互いにある角度をなす前記ポリシリコンゲートの少なくとも２本の線分によって決定される、請求項２３に記載のアンチヒューズトランジスタ。
【請求項２５】
前記可溶エッジの長さは、前記活性チャネル領域の幅よりも大きい、請求項２３に記載のアンチヒューズトランジスタ。
【請求項２６】
前記ポリシリコンゲートは、前記可溶エッジと前記アクセスエッジとの間に前記活性チャネル領域を区画し、また、前記厚いゲート酸化膜及び前記薄いゲート酸化膜は、前記チャネル領域と前記ポリシリコンゲートとの間に配置され、前記厚いゲート酸化膜は、前記アクセスエッジから前記活性チャネル領域の予め決められた長さまで延伸し、さらに、前記薄いゲート酸化膜は、前記活性チャネル領域の予め決められた長さから前記可溶エッジまで延伸する、請求項２３に記載のアンチヒューズトランジスタ。
【請求項２７】
前記厚いゲート酸化膜は、中間酸化膜と前記薄い酸化膜との組合せである、請求項２６に記載のアンチヒューズトランジスタ。
【請求項２８】
前記ポリシリコンゲートは、前記厚いゲート酸化膜の上に配置されるとともに前記活性チャネル領域を区画するための前記拡散領域に隣接して配置された第１部分、前記第１部分のエッジによって区画された前記アクセスエッジ、前記薄いゲート酸化膜の上に配置されるとともに前記第１部分に連結された第２部分、前記第２部分によって区画された前記可溶エッジ、及び前記可溶エッジと前記活性チャネル領域との間に配置された前記第２の拡散領域を有する、請求項２３に記載のアンチヒューズトランジスタ。
【請求項２９】
半導体材料上に形成されたアンチヒューズトランジスタであって、
活性チャネル領域と、
可溶エッジ、アクセスエッジ及び隔離エッジを区画する前記活性チャネル領域の上に形成されたポリシリコンゲートと、
前記アクセスエッジに隣接した厚いゲート酸化膜と、
前記アクセスエッジに隣接した拡散領域と、
前記隔離エッジに隣接したフィールド酸化膜と、
前記厚いゲート酸化膜と前記隔離エッジとの間に、前記ポリシリコンゲートと前記活性チャネル領域との間に導電性リンクを形成する前記厚いゲート酸化膜よりも低い破壊電圧を持った可溶領域を有する薄いゲート酸化膜を含むアンチヒューズトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照：本出願は、２００４年５月６日に出願された米国仮出願６０／５６８３１５号の優先権の利益を主張しており、本出願において参照され導入される。
【０００２】
本発明は、一般に不揮発性メモリーセルに関する。さらに詳しくは、本発明は、分割チャネルアンチヒューズトランジスタに関する。
【背景技術】
【０００３】
これまでの３０年間、アンチヒューズ技術は、多数の発明者、ＩＣ設計者及び生産者の重大な注意を引き付けてきた。アンチヒューズは、導電性の状態に可変な構造体、換言すれば非導電性から導電性にその状態を変化させる電子装置である。同様に、その二つの状態は、例えば、プログラム電圧又は電流のような電気ストレスに応えて高抵抗及び低抵抗のいずれかになることができる。マイクロエレクトロニクス業界ではアンチヒューズの開発及び応用のための多数の企てがなされてきたが、現在までに最も成功したアンチヒューズの適用は、Ａｃｔｅｌ及びＱｕｉｃｋｌｏｇｉｃ社によって製造されたＦＧＰＡ装置、及びＭｉｃｒｏｎ社によるＤＲＡＭ装置に用いられた冗長性又はオプションプログラムに見られる。
【０００４】
アンチヒューズの開発経過の要約は、以下に米国特許によって明確に説明される。
【０００５】
アンチヒューズ技術の開発は、薄膜形成可能ダイオードＰＲＯＭが開示された米国特許第３，４２３，６４６号にスタートする。この薄膜形成可能ダイオードＰＲＯＭは、縦横の導体線のアレイとして形成され、導体線の間の交差点に薄膜絶縁体（アルミニウム酸化膜）を有している。このようなＮＶＭメモリーは、いくつかの交差点における絶縁体の穿孔を介してプログラムされる。その薄膜形成可能ダイオードは、十分な大きさ及び持続時間の電圧が交差点に印加されて、アルミニウム酸化膜中間層、このアルミニウム酸化膜中間層において時間装置はトンネルダイオードとして作動する、が形成されるまでは、開回路として作動する。
【０００６】
米国特許第３，６３４，９２９号には、金属間半導体アンチヒューズアレイが開示され、そのアンチヒューズは、上方に位置するとともに半導体ダイオードに結合された２本の（Ａｌ）導体線を利用した、薄膜絶縁体コンデンサ（ＡｌＯ２，ＳｉＯ２又はＳｉ３Ｎ４）から構成されている。
【０００７】
ＭＯＳコンデンサ及びＭＯＳスイッチ素子を用いたプログラマブル絶縁体ＲＯＭメモリー構造が、米国特許第４，３２２，８２２号（ＭｃＰｈｅｒｓｏｎ）に示されている。このセルは、埋め込みコンタクトを用いたＭＯＳトランジスタに結合されたゲートを有する
標準ゲート酸化膜オーバー基板コンデンサとして形成される。ＭＯＳスイッチの場合よりも小であることが求められるアンチヒューズコンデンサの酸化膜絶縁破壊電圧を低減するため、コンデンサ領域内にＶ字形のグローブが提案された。コンデンサはポリゲートと接地ｐ型基板との間に形成されるので、破壊電圧はアクセストランジスタを介してコンデンサに印加されなければならなかった。アクセストランジスタのゲート／ドレーンエッジ、及びゲート／ソースエッジは、第２フィールド酸化膜に、チャンネル領域のゲート酸化膜よりもかなり厚く配置され、ゲート／Ｓ−Ｄ絶縁破壊電圧は大きく改善された。
【０００８】
米国特許第４，５０７，７５７号（ＭｃＥｌｒｏｙ）はアバランシェ接合降伏を介してゲート酸化膜絶縁破壊電圧を低下させる方法を提案する。ＭｃＥｌｒｏｙのオリジナルアイデアは、アバランシェ接合降伏を局所的に誘導すると同時に、向上した電子トンネルによって絶縁破壊電圧を低下させるゲートダイオードを用いることを軸に展開するものであったが、実際は、他の及び多分より重要な素子をアンチヒューズ技術に紹介し、具体化させた。（ａ）デュアルゲート酸化膜アンチヒューズ：アンチヒューズ絶縁体よりも厚いアクセストランジスタゲート酸化膜。ＭｃＥｌｒｏｙのデュアルゲート酸化膜プロセスの工程は初めのゲート酸化、より薄いゲート酸化膜用の領域エッチング、及びそれに続くゲート酸化である。この手順は、現在、「Ｉ／Ｏ」及び「１Ｔ」用の標準ＣＭＯＳ技術に用いられている。（ｂ）アクセストランジスタがアンチヒューズ拡散（ドレーン）ノードに結合し、また全てのアンチヒューズゲートが互いに結合された、「コモンゲート」（平面ＤＲＡＭのような）アンチヒューズ結合。これは、ＭｃＰｈｅｒｓｏｎ配置と反対であり、埋め込みコンタクトが除去されるのでより高密度のセルになる。（ｃ）コモンアンチヒューズゲートと外部グラウンドとの間の抵抗を制限すること。（ｄ）２端子アンチヒューズＭＯＳ装置（ハーフトランジスタ）：ＭｃＥｌｒｏｙは２つの端子だけがアンチヒューズコンデンサに必要であると断定した：Ｄ及びＧ。ソースはアンチヒューズプログラム又は操作のためには実際には必要ではなく、活性領域から十分に隔離されることができる。バルク結合はアバランシェ降伏以外のどのような役割も演じることはない。そのため、Ｄ，Ｂ及びＳによって形成される寄生的ｎ−ｐ−ｎ装置のエミッタを順方向にバイアスするように局所的基板電位が増加する場合、ソースの役割はアバランシェ降伏からキャリアを収集することに制限される。
【０００９】
冗長性修復に好適なアンチヒューズは１９８５年に米国特許第４，５４３，５９４号（Ｍｏｈｓｅｎ）で初めて提案された。このような適用には、ＰＲＯＭよりも低密度であることが要求されるので、酸化膜を破壊するために必要な外部高電圧を、アクセストランジスタを介して実際に通過させることなく、供給することは容易であった。Ｍｏｈｓｅｎのアンチヒューズ構造は、ドープ領域の上に形成された薄い酸化膜（５０〜１５０オングストローム  ＳｉＯ２）ポリシリコンコンデンサで構成された。Ｍｏｈｓｅｎは、基板からのシリコン又はポリシリコン電極が用いられる場合、その電極からのシリコンが溶融して導体線を提供する絶縁層にピンホールを形成することを信じていた。また、Ｍｏｈｓｅｎのテストデータは、酸化膜層が約１００オングストロームの厚さで１０〜５００μｍ２の領域を有する場合、１２〜１６ボルトの電圧で溶融が起こることを示している。この溶融を引き起こすことが要求されるコンデンサ領域に対する電流は０．１μＡ／μｍ２未満であり、結果として溶融したリンクは約０．５〜２ＫΩの抵抗を有している。一度溶融したリンクは、オープンヒューズに復元される前に、室温で約１秒間、１００ｍＡまでの電流を取り扱うことができる。電子移行による使い減りを考慮すると、一度溶融したリンクの予想される使い減り寿命は実質的に３×１０８時間よりも大きい。
【００１０】
アンチヒューズが電流ストレスの下において自己復元（self-healing）できることは、一定のヒューズストレスが要求される、例えば、ＰＲＯＭ，ＰＬＤ及びＦＰＧＡのような領域における技術の適用に対する主な障害になるように思われた。このアンチヒューズの復元問題は、後に、米国特許第４，８２３，１８１号においてＡｃｔｅｌ社のＭｏｈｓｅｎ及び他者によって解決された。Ａｃｔｅｌ社は二酸化ケイ素の代わりにＯＮＯ構造を用いることによって、信頼し得るとともにプログラム化が可能な低インピーダンスアンチヒューズ素子を実現する方法を教示する。このＡｃｔｅｌ社の方法では、絶縁破壊後にオーム接触が要求される。これは、高濃度ドープ拡散を用いるか又はＯＮＯ絶縁体を２つの電極（又はケイ化物層）間に挿入するかのいずれかによって、達成される。砒素ドープ底部拡散電極が必要であることは、後に、米国特許第４，８９９，２０５号において改良され、上部−ポリ又は下部拡散（top-poly or bottom diffusion）が高濃度でドープされるようになった。
【００１１】
米国特許第５，０１９，８７８号には、ドレーンがケイ化物化された場合、ドレーンからソースまで１０〜１５ボルトの範囲におけるプログラム電圧が印加されると、チャネル領域を横切って溶融フィラメントが確実に形成されることが教示されている。ゲート電圧が、特殊なトランジスタの溶解を制御するために印加されてもよい。ＩＢＭ社は、同様の効果を発見し、米国特許第５，６７２，９９４号にチャネルアンチヒューズを提案した。ＩＢＭ社は、０．５μｍ技術で、ｎｍｏｓトランジスタ用のＢＶＤＳＳが、６．５Ｖのオーダーにおいてだけでなく、一度Ｓ−Ｄ打ち抜きが生ずると、結果的に、永久的損傷を創出し、ソースとドレーンとの間の数キロΩの漏れとなることを発見した。
【００１２】
Ｍｉｃｒｏｎ社に対する米国特許第５，２４１，４９６号及び第５，１１０，７５４号には、アンチヒューズ（トレンチ及びスタック）をベースとしたＤＲＡＭセルが開示されている。１９９６年に、Ｍｉｃｒｏｎ社は、米国特許第５，７４２，５５５号においてアンチヒューズとしてウエル−ツー−ゲート（well-to-gate）コンデンサを紹介した。米国特許第６，０８７，７０７号には、アンチヒューズを連結したＮ−ウエルが、ポリシリコンエッチングで関連付けられたアンダーカット欠陥を取り除く方法として提案された。米国特許出願２００２／００２７，８２２号には、同様のアンチヒューズ構造であるが、ドレーン電極としてＮ−ウエルを用いた非対称の（不平衡の）高圧アクセストランジスタを創出するために除去されるｎ＋領域を有しているアンチヒューズ構造が提案されている。
【００１３】
米国特許第６，５１５，３４４号には、２つの対向型拡散領域の間に最小サイズのゲートを用いて実現されたＰ＋／Ｎ＋の範囲のアンチヒューズ構造が提案されている。
【００１４】
米国特許には、標準ディープＮ−ウエルプロセスを用いた隔離Ｐ−ウエルに組み入れられたｎｍｏｓアンチヒューズが提案されている。米国特許第６，６１１，０４０号には、アンチヒューズをベースとした他のディープＮ−ウエルの変形例が開示されている。
【００１５】
米国特許出願２００２／００７４，６１６号及び２００４／００２３，４４０号には、他のディープＮ−ウエルアンチヒューズが開示されている。これらのアンチヒューズは、ファウラー  ノルドハイム（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）電流以外の直接トンネル電流を特徴とするコンデンサから構成されている。これらの適用によって、アンチヒューズの、薄いゲート酸化膜コンデンサ（約２０オングストローム，これは０．１３μｍプロセスにおけるトランジスタには典型的である）のための性能が、一般的に改善されることが確かめられた。
【００１６】
米国特許第６，５８０，１４５号には、デュアルゲート酸化膜を利用し、ｎｍｏｓ（又はｐｍｏｓ）アクセストランジスタ用に用いられる厚いゲート酸化膜、及びコンデンサ用の薄いゲート酸化膜を有する伝統的なアンチヒューズ構造のニューバージョンが開示されている。Ｎ−ウエル（又はＰ−ウエル）は、アンチヒューズコンデンサの下部プレートとして用いられる。
【００１７】
米国特許第６，５９７，２３４号には、トランジスタのＳ−Ｇ及びＤ−Ｇ絶縁体領域を分断することによって、ゲートを介してソースドレーン短絡を創出するというアイデアが開示されている。
【００１８】
米国特許出願２００４／０００４，２６９号には、コンデンサのゲートに結合されたゲートを有するＭＯＳトランジスタから構成され、薄いゲート酸化膜及び追加的な注入（ダイオード）を介してチャネルの下で高濃度ドープによって縮退したアンチヒューズが開示されている。破壊電圧はコンデンサの下部プレートに印加される。
【００１９】
米国特許第６，６６７，９０２号（Ｐｅｎｇ）において、Ｐｅｎｇは、コンデンサに結合するとともにワードラインに平行に走る「行プログラムライン」を紹介することによって、古典的で平坦なＤＲＡＭのようなアンチヒューズアレイを改良することを企図する。デコードされるならば、その行プログラムラインは、アクセストランジスタの、行プログラムラインがない場合すでにプログラムされたセルを介して発生する高プログラム電圧への暴露を最小化することができる。Ｐｅｎｇ及びＦｏｎｇは、さらに彼等のアレイを、ゲート酸化膜絶縁破壊の程度を制御するといわれ、マルチレベル又はアナログ記憶を考慮した、プログラム電流を制御する可変電圧を加えることによって、米国特許第６，６７１，０４０号において改良した。
【００２０】
最近、米国特許出願２００３／０２０２３７６号（Ｐｅｎｇ）には、単一トランジスタ構造を用いたメモリーアレイが示されている。提案されたメモリーセルにおいて、Ｐｅｎｇは、正規のＮＭＯＳトランジスタからＬＤＤ拡散を取り除いた。交差点アレイ構造は、垂直ポリゲート縞を横切る水平活性領域（Ｓ／Ｄ）縞から形成される。ドレーン接点は隣接するセルの間に共有され、水平ワードラインに結合される。ソース領域も又、共有され、浮遊状態にされる。Ｐｅｎｇは、もしもＬＤＤ拡散が省略される場合、ゲート酸化膜破壊位置はドレーン領域から十分に遠くなり、ローカルＮ＋領域がＤ−Ｇ（ドレーン−ゲート）短絡以外で創出される、と仮定する。もしもそのような領域が創出されると、プログラムセルは、ゲートに正方向にバイアスをかけ、ゲート−ドレーン電流を感知することによって、検知されることができるようになる。Ｇ−Ｄ又はＳ−Ｄ（ソース−ドレーン）短絡の確率を減少させるために、Ｐｅｎｇによって、ゲート側壁酸化プロセスを改良することで、Ｇ−Ｄ及びＳ−Ｄエッジにおけるゲート酸化膜の厚さを増加することが提案されている。Ｐｅｎｇのアレイでは、ソース及びドレーン領域の両方ともが、メモリーセル、トランジスタドレーン領域に連結された行ワードライン、及びトランジスタゲートから形成された列ビットラインに存在することが要求される。このような異例の結合は、Ｐｅｎｇの方法をプログラムしたり読み込むことに対して極めて特殊であり、プログラムされたものを除いた全てのドレーンラインにデコードされた高圧（１．８Ｖプロセスにおいて８Ｖ）が印加されることが要求される。デコードされた高圧（８Ｖ）は、プログラムされる列のゲートに印加され、他のゲートは３．３Ｖに保持される。
【００２１】
Ｐｅｎｇでは、交差点メモリー構造が実現されたが、ＰｅｎｇのアレイにはＣＭＯＳプロセス改変（ＬＤＤ取り除き、エッジにおける厚いゲート酸化膜）が要求され、また以下の不都合を有している。（ａ）全ての行デコーダー、列デコーダー及び感度増幅器が広い電圧範囲を切り替えられる必要がある（８Ｖ／３．３Ｖ／０Ｖ又は８Ｖ／１．８Ｖ／０Ｖ）。（ｂ）プログラム操作の間、３．３Ｖ列ドライバーは、プログラムされたセルを介して８Ｖドライバー又は０Ｖドライバーに効率的に短絡される。このため、アレイ寸法に多くの制限を与え、ドライバー寸法に影響を与え、またプログラムの信頼性及び効率性に影響を与えることになる。（ｃ）いずれのプログラム操作でも、全てのアレイ活性領域（プログラムされた行を除く）は、８Ｖでバイアスされる必要がある。このため、大きなＮ＋＋接合漏れ電流を生じ、アレイ寸法を再び制限することになる。ゲート酸化膜の破壊点はドレーン領域から十分に遠くに配置されると推測されるので、８Ｖバイアスで打ち抜きは起こらない。同時に、トランジスタはチャネル領域に結合されて、１．８Ｖバイアスで正しく作動する必要がある。これは、重要なプロセスの改変なしには達成できることではない。（ｅ）Ｐｅｎｇでは、もしもＬＤＤが存在しない場合、ゲート酸化膜はソース又はドレーンエッジの上では破壊しないと想定している。しかしながら、Ｓ／Ｄエッジが、先鋭なエッジ周りの欠陥及び電界集中のため、酸化膜破壊がもっとも起こり易い場所であることは従来技術に知られている。
【００２２】
Ｐｅｎｇは、米国特許出願２００３／０２０６４６７号において、高圧スイッチイングの問題のいくつかの解決を企図している。ワードライン及びビットラインの高阻止電圧は、現在、「浮遊」ワードライン及びビットラインに代替され、また、チャネルからソース及びドレーン領域までの距離の制限は、変更されている。浮遊ワードライン及びビットラインは、高圧スイッチイングの問題を取り除くことはできるが、上述の基本的な問題を解決することはできない。さらに、スイッチされたラインと浮遊ラインとの間における、厳しい連結された問題を持ち込むことになる。
【００２３】
今日、アンチヒューズの開発は、略三次元薄膜構造及び特殊金属間材料に集中している。全てのこれらのアンチヒューズ技術では、標準ＣＭＯＳプロセスで利用できない追加的なプロセス工程が必要とされ、典型的なＶＬＳＩ及びＡＳＩＣデザインにおけるアンチヒューズの適用が禁止されている。ここでは、プログラマビリティ（programmability）が、収縮する一方の装置のライフサイクル及び絶えず上昇するチップ開発コストの問題を克服する助けとなるであろう。従って、この分野においては、標準ＣＭＯＳプロセスで利用できる、信頼できるアンチヒューズ構造が明らかに求められている。
【００２４】
全ての従来技術のアンチヒューズセル及びアレイは、特殊なプロセス工程を必要とするか又はＭＯＳスイッチイング素子の高圧暴露を蒙り、製造可能性及び信頼性の問題を導いている。これらは、さらに、Ｐｅｎｇの単一トランジスタセルを除いて、低密度メモリー用途に制限され、また、非常に疑わしい製造可能性を有している。
【００２５】
従って、追加的なプロセス工程なしに、スイッチイング素子の超過電圧暴露を制限し、標準ＣＭＯＳ技術の実施に好適な、簡素で、信頼でき、高密度なアンチヒューズアレイ構造を提供することが望ましい。また、出荷及び現場における永久的なプログラミングに先立って又は製造プロセスの間に、効率的にテストすることが可能なアンチヒューズアレイのテスト方法を提供することが望ましい。さらに、製造プロセスの間に、そのようなアンチヒューズアレイのテスト及びプログラミングアクセスを簡素化し、また改善することが望ましい。
【発明の開示】
【００２６】
本発明は、標準ＣＭＯＳ技術の製造プロセスに好適な、高密度、低電圧なアンチヒューズセル構造を提供することによって、以前のアンチヒューズアレイの少なくとも１つの不都合を除去又は軽減することを目的とする。
【００２７】
第１の態様で、本発明は、半導体材料上に形成されたアンチヒューズトランジスタを提供する。このアンチヒューズトランジスタは、ポリシリコンゲート、拡散領域、及び可変厚さゲート酸化膜を有している。ポリシリコンゲートは、基板のチャネル領域の上に形成され、チャネルは所定の長さを有している。拡散領域は、チャネル領域の一端に近接している。可変厚さゲート酸化膜は、ポリシリコンゲートと基板との間に配置され、ポリシリコンゲートとチャネル領域との間に、導電性チャネルを形成するように可溶な酸化膜破壊ゾーンを有している。可変厚さゲート酸化膜の厚膜部分は、拡散領域に隣接している。
【００２８】
第１の態様の実施例によれば、可変厚さゲート酸化膜は、基板とポリシリコンゲートとの間に厚いゲート酸化膜、及び基板とポリシリコンゲートとの間に薄いゲート酸化膜を有することができる。厚いゲート酸化膜は、チャネル領域の一端から所定長さの予め決められた場所まで延伸し、薄いゲート酸化膜は、予め決められた場所からチャネル領域の第２の端まで延伸し、薄いゲート酸化膜は、酸化膜破壊ゾーンを有している。アンチヒューズトランジスタは、薄いゲート酸化膜に近接した浮遊拡散領域を有することができ、また、浮遊拡散領域は、薄いゲート酸化膜に隣接することができる。
【００２９】
第１の態様のさらなる実施例においては、薄いゲート酸化膜は、半導体材料の上に形成された少なくとも１つの低圧トランジスタゲート酸化膜と同一であることができ、また、厚いゲート酸化膜は、半導体材料の上に形成された少なくとも１つの高圧トランジスタゲート酸化膜と同一であることができる。厚いゲート酸化膜は、中間ゲート酸化膜と薄いゲート酸化膜とを結合したものであることができる。
【００３０】
本実施例の態様によれば、浮遊拡散領域、チャネル領域の第２の端、及びポリシリコンゲートのゲートエッジは、少なくとも２本の、互いにある角度をなす（角度は１３５度又は９０度であることができる）線分によって決められた共通のエッジを有している。拡散領域は、低圧トランジスタの１つであるＬＤＤインプラントと同一なＬＤＤインプラント、高圧トランジスタ、又は低圧及び高圧トランジスタの両方を結合したものを有することができる。拡散領域のエッジ及びポリシリコンゲートの一部分は、サリサイド化（salicidation）されないものとすることができる。
【００３１】
第２の態様で、本発明は、アンチヒューズメモリーアレイを提供する。このアンチヒューズメモリーアレイは、行及び列に配置された複数のアンチヒューズトランジスタ、ビットライン、及びワードラインを有することができる。いずれのアンチヒューズトランジスタも、ポリシリコンゲート、拡散領域、及び可変厚さゲート酸化膜を有することができる。ポリシリコンゲートは、基板のチャネル領域の上に形成され、チャネルは所定の長さを有している。拡散領域は、チャネル領域の一端に近接している。可変厚さゲート酸化膜は、ポリシリコンゲートと基板との間に配置され、ポリシリコンゲートとチャネル領域との間に、導電性チャネルを形成するように可溶な酸化膜破壊ゾーンを有している。可変厚さゲート酸化膜の厚膜部分は、拡散領域に隣接している。ビットラインはアンチヒューズトランジスタの列の拡散領域に連結され、また、ワードラインはアンチヒューズトランジスタの行のポリシリコンゲートに連結されている。
【００３２】
第２の態様の実施例では、可変厚さゲート酸化膜は、基板とポリシリコンゲートとの間に厚いゲート酸化膜、及び基板とポリシリコンゲートとの間に薄いゲート酸化膜を有することができる。厚いゲート酸化膜は、チャネル領域の一端から所定長さの予め決められた場所まで延伸し、薄いゲート酸化膜は、予め決められた場所からチャネル領域の第２の端まで延伸している。薄いゲート酸化膜は、酸化膜破壊ゾーンを有している。アンチヒューズメモリーアレイは、さらに、隔離装置を介して一対のビットラインに連結された感度増幅器、及びワードラインデコーディング回路を有している。列セレクトパスゲートは厚いゲート酸化膜と同一のゲート酸化膜を有することができる。
【００３３】
本実施例の一態様では、ワードラインデコーディング回路は、単一エンド（single-ended）の検出操作用の一対のビットラインのうちの１本に連結された１つのアンチヒューズトランジスタに選択的にアクセスし、また、別のアドレス用の一対のビットラインのうちの他の１本に連結されたもう１つのアンチヒューズトランジスタに選択的にアクセスする。本実施例の他の態様では、ワードラインデコーディング回路は、一対のビットラインのうちの１本に連結された１つのアンチヒューズトランジスタに選択的にアクセスし、また、デュアルエンド（dual-ended）の検出操作用の一対のビットラインのうちの他の１本に連結された１つのアンチヒューズトランジスタに選択的にアクセスする。
【００３４】
第３の態様で、本発明は、アンチヒューズトランジスタ用の可変厚さゲート酸化膜を形成する方法を提供する。この方法は、アンチヒューズトランジスタのチャネル領域に中間酸化膜を成長させ、チャネル領域の薄い酸化膜領域から中間酸化膜を除去し、また、薄い酸化膜領域及びチャネル領域における中間酸化膜の上に、薄い酸化膜を成長させることを含んでいる。
【００３５】
第３の態様の実施例では、この方法は、薄い酸化膜領域及び中間酸化膜領域の上にコモンゲートを形成する工程、中間酸化膜に隣接して拡散領域を形成する工程、及び薄い酸化膜領域に隣接して浮遊拡散領域を形成する工程を含むことができる。この方法は、さらに、拡散領域の上にサリサイド保護酸化膜を選択的に成長させる工程、及びポリシリコンゲートの一部及び浮遊拡散領域をサリサイド化する工程を含むことができる。
【００３６】
第４の態様で、本発明は、半導体材料上に形成されるアンチヒューズトランジスタを提供する。このアンチヒューズトランジスタは、活性領域、ポリシリコンゲート、厚いゲート酸化膜、拡散領域、及び薄いゲート酸化膜を有している。ポリシリコンゲートは、可溶エッジ及びアクセスエッジを区画する活性領域の上に形成される。厚いゲート酸化膜は、アクセスエッジに隣接し、また、拡散領域はアクセスエッジに隣接する。薄いゲート酸化膜は、可溶エッジに隣接し、また、薄いゲート酸化膜は、ポリシリコンゲートと拡散領域との間に導電性チャネルを形成する厚いゲート酸化膜よりも低い破壊電圧を有している。
【００３７】
第４の態様の実施例では、可溶エッジはアクセスエッジよりも長く、可溶エッジの長さは、互いにある角度をなすポリシリコンゲートの少なくとも２本の線分によって決定されるか、又は活性領域の幅によって決定される。第４の態様の他の実施例では、ポリシリコンゲートは、可溶エッジとアクセスエッジとの間にチャネル領域を区画し、また、厚いゲート酸化膜及び薄いゲート酸化膜は、チャネル領域とポリシリコンゲートとの間に配置される。厚いゲート酸化膜は、アクセスエッジからチャネル領域の予め決められた長さまで延伸し、また、薄いゲート酸化膜は、チャネル領域の予め決められた長さから可溶エッジまで延伸することができる。厚いゲート酸化膜は、中間酸化膜と薄い酸化膜とを結合したものであることができる。
【００３８】
第４の態様のさらなる実施例においては、薄いゲート酸化膜は、半導体材料の上に形成された低圧トランジスタゲート酸化膜と同一であることができ、厚いゲート酸化膜は、半導体材料の上に形成された高圧トランジスタゲート酸化膜と同一であることができ、ポリシリコンゲートは、可溶エッジとアクセスエッジとの間でチャネル領域を区画することができ、また、厚いプログラムプログラム酸化膜及び薄いゲート酸化膜は、チャネル領域とポリシリコンゲートとの間に配置されることができる。ポリシリコンゲートの一部分及び拡散領域のエッジは、サリサイド化（salicidation）されていない。
【００３９】
さらなる実施例において、アンチヒューズトランジスタは、可溶エッジに隣接して浮遊拡散領域を有することができる。ポリシリコンゲートは、厚いゲート酸化膜の上に配置されるとともにチャネル領域を区画するための拡散領域に隣接して配置された第１部分、第１部分のエッジによって区画されたアクセスエッジ、及び薄いゲート酸化膜の上に配置されるとともに第１部分に連結された第２部分を有することができる。可溶エッジは第２部分のエッジによって区画されることができ、また、浮遊拡散領域は、可溶エッジとチャネル領域との間に配置されることができる。
【００４０】
本発明の他の態様及び特徴は、以下の本発明の実施例の説明を添付の図面を参照しつつレビューすることによって当業者には明らかになるであろう。
【発明を実施するための最良の形態】
【００４１】
一般に、本発明は、不揮発性の、ワンタイム・プログラマブル(ＯＴＰ)メモリアレイ用途で使用され得る可変厚さゲート酸化物アンチヒューズトランジスタ素子を提供する。アンチヒューズトランジスタは、標準的なＣＭＯＳテクノロジーで製造することができ、ソース拡散、ゲート酸化物、ポリシリコンゲート及びオプションとしてドレイン拡散を有する標準的トランジスタ素子として構成される。ポリシリコンゲートの下の可変ゲート酸化物は、厚いゲート酸化物領域と薄いゲート酸化物領域とから成り、薄いゲート酸化物領域は局所化された降伏電圧ゾーンとして機能する。ポリシリコンゲートとチャネル領域との間の導電性チャネルは、プログラム動作中に局所化された降伏電圧ゾーンに形成され得る。メモリアレイ用途では、ポリシリコンゲートに印加されたワードライン読み出し電流は、アンチヒューズトランジスタのチャネルを介して、ソース拡散に接続されたビットラインを通して感知され得る。より明確には、本発明は、ＯＴＰメモリに適したアンチヒューズセルとして分割チャネルＭＯＳ構造を利用する有効な方法を提供する。
【００４２】
以下の記述で、用語「ＭＯＳ」は、任意のＦＥＴ或いはＭＩＳトランジスタ、半トランジスタ或いはキャパシタの構造を表すために使用する。
【００４３】
前述したように、プレーナキャパシタをストレージキャパシタの代わりにアンチヒューズキャパシタとして使用するＤＲＡＭ型メモリアレイは、米国特許第６,６６７,９０２号に示すように、既に知られている。図１はそのようなメモリセルの回路図であり、図２及び図３は図１の既知のアンチヒューズメモリセルの、平面図及び断面図をそれぞれ示す。図１のメモリセルは、ビットラインＢＬをアンチヒューズ素子１２の底板に結合するパストランジスタ或いはアクセストランジスタ１０を含む。ワードラインＷＬはアクセストランジスタ１０をオンにするためにアクセストランジスタ１０のゲートに結合され、セル板電圧Ｖｃｐはアンチヒューズ素子１２をプログラムするためにアンチヒューズ素子１２の上板に結合される。
【００４４】
図２及び図３から、アクセストランジスタ１０及びアンチヒューズ素子１２のレイアウトは非常に単純で分かり易いことが見て取れる。アクセストランジスタ１０のゲート１４及びアンチヒューズ素子１２の上板１６は、活性領域１８を横切って延長する同一のポリシリコン層で構成される。各ポリシリコン層の下の活性領域１８には、ゲート誘電体としても知られる薄いゲート酸化物２０を形成してポリシリコンを下の活性領域から電気的に絶縁する。ゲート１４の一方の側には拡散領域２２及び２４があり、拡散領域２４がビットラインに結合される。図示しないが、当業者は側壁スペーサ形成、低ドープ拡散(ＬＤＤ)、及び拡散ゲートシリサイド形成のような標準的なＣＭＯＳ処理を適用できることを理解するであろう。古典的な単一トランジスタ及びキャパシタセル構成は広く使用されているが、トランジスタのみのアンチヒューズセルは高密度用途のために得ることができる半導体アレイ領域の節約により更に望ましい。そのようなトランジスタのみのアンチヒューズは信頼性がなければならないと共に、低コストＣＭＯＳプロセスで製造することが簡単でなければならない。
【００４５】
図４は、本発明の実施例による任意の標準的なＣＭＯＳプロセスで製造され得るアンチヒューズトランジスタの断面図を示す。図示された本例では、アンチヒューズトランジスタは、単純な厚いゲート酸化物、或いは１つの浮遊拡散端子を備えた入力・出力ＭＯＳトランジスタと殆ど同一である。開示されたアンチヒューズトランジスタ（分割チャネルキャパシタ或いは半トランジスタとも呼ばれる）は、ポリシリコンゲートと基板との間のヒューズリンクが素子の特定の領域に予想通りに局在化され得るように確実にプログラムされ得る。図４の断面図は、素子のチャネル長に沿って得られている。該素子は、記述された本実施例では、ｐ-チャネル素子である。当業者は、ｎ-チャネル素子として本発明を実施できることを理解するであろう。
【００４６】
アンチヒューズトランジスタ１００は、基板チャネル領域１０４上に形成された可変厚さゲート酸化物１０２、ポリシリコンゲート１０６、側壁スペーサ１０８、第１及び第２の拡散領域１１０及び１１２、及び拡散領域１１０及び１１２の各々のＬＤＤ領域１１４を含む。可変厚さゲート酸化物１０２は厚い酸化物及び薄いゲート酸化物から成り、チャネル長の一部が厚いゲート酸化物で覆われ、チャネル長の残りの部分が薄いゲート酸化物で覆われる。一般に、拡散領域１１２に接触する薄いゲート酸化物エッジは、酸化物降伏が生じ得るヒュージブルエッジを形成する。一方、拡散領域１１０に接触する厚いゲート酸化物エッジは、ゲート酸化物降伏が防止されるアクセスエッジを形成し、ゲート１０６と拡散領域１１０との間の電流がプログラムされたアンチヒューズトランジスタ用に流れる。厚い酸化物部分がチャネル領域に延長する距離はマスクのグレードに依存するが、厚い酸化物部分は同じチップ上に形成される高電圧トランジスタの最小の長さと少なくとも同じ長さになるように形成することが好ましい。
【００４７】
好ましい実施例では、拡散領域１１０は、ビットラインコンタクト(図示せず)を通るビットライン、或いはポリシリコンゲート１０６からの電流を感知するための他のラインに接続され、プログラミング電圧或いは電流を受け入れるようにドープされ得る。この拡散領域１１０は可変厚さゲート酸化物１０２の厚い酸化物部分に近接して形成され、オプショナルな拡散領域１１２は浮遊させておくことができる。更にアンチヒューズトランジスタ１００のエッジを高電圧損傷或いは漏電から保護するために、サリサイド保護酸化物としても知られる抵抗器保護酸化物(ＲＰＯ)を製造プロセス中に導入して更に金属粒子を側壁スペーサ１０８のエッジから隔てることができる。このＲＰＯは、拡散領域１１０の一部及びポリシリコンゲート１０６の一部のみがサリサイド形成されるのを防ぐためにサリサイド形成プロセス中に使用することが好ましい。
【００４８】
サリサイド形成されたトランジスタが高漏電、従って低降伏電圧を有することはよく知られる。よって、サリサイド形成されたオプショナルな拡散領域１１２を有することにより、プログラミング中の酸化物降伏が向上するであろう。しかし、サリサイド形成されていない拡散領域１１０を有することは漏電を減少させるであろう。拡散領域１１０及びオプショナルな拡散領域１１２は、低電圧トランジスタ或いは高電圧トランジスタ或いはそれら２つの組み合わせたもの用にドープでき、同じ或いは異なる拡散プロファイルを生じる。
【００４９】
図５に、アンチヒューズトランジスタ１００の簡略化された平面図を示す。ビットラインコンタクト１１６は、図４の対応する断面図を上平面図で示すために視覚的参照点として使用され得る。活性領域１１８は、チャネル領域１０４と拡散領域１１０及び１１２が形成される素子の領域であり、製造プロセス中にＯＤマスクによって形成される。破線のアウトライン１２０は、厚いゲート酸化物が製造プロセス中にＯＤ２マスクを介して成長される領域を形成する。ＯＤは単に、酸化物が形成される基板上の領域の形成のためにＣＭＯＳプロセス中に使用される酸化物形成マスクを指し、ＯＤ２は第１の酸化物形成マスクとは異なる第２の酸化物形成マスクを指す。アンチヒューズトランジスタ１００を作るＣＭＯＳプロセス工程の詳細は後述する。浮遊拡散領域１１２は、後述するように、薄いゲート酸化物降伏の確率を向上するために使用され得る、アンチヒューズトランジスタ１００用のオプショナルな構造であることに注意されたい。
【００５０】
アンチヒューズトランジスタ１００のプログラミングは、ゲートと下のチャネルとの間の永久リンクを形成するために、ゲート酸化物降伏に基づく。ゲート酸化物降伏条件(電圧或いは電流及び時間)は、主として(ｉ)ゲート誘電体厚さ及び組成、(ｉｉ)欠陥密度、及び(ｉｉｉ)ゲート領域、ゲート／拡散周囲に依存する。アンチヒューズトランジスタ１００の結合した厚いゲート酸化物と薄いゲート酸化物は、素子の薄いゲート酸化物部分に、局所的低ゲート降伏電圧、特に酸化物降伏ゾーンを生じさせる。換言すれば、開示した構造は、酸化物降伏が薄いゲート酸化物部分に限定されることを保証する。
【００５１】
加えて、本発明のアンチヒューズトランジスタの実施例は、ゲート酸化物設計レイアウト及び形成のための通常不可能なＣＭＯＳ製造設計ルールを利用してゲート酸化物降伏性能を向上させる。今日のＣＭＯＳプロセスの全てのゲート酸化物処理工程は、活性ゲート領域内の一様なゲート酸化物厚さを仮定し最適化される。可変厚さゲート酸化物素子を標準的ＣＭＯＳフローに導入することによって、追加の欠陥及び電界の乱れが厚いゲート酸化物と薄いゲート酸化物との間の境界で生成される。それらの欠陥は、酸化物薄化、境界でのシリコンのプラズマエッチング、洗浄プロセスの残留物及びマスクされていない領域と部分的にマスクされた領域との間の異なる熱酸化率によるシリコン凹部を含み得るが、これらに限定されない。全てのこれらの結果は、薄い酸化物境界でトラッピング及び欠陥密度を増加させ、漏電増加及び局所的低降伏電圧を生じさせる。従って、低電圧でコンパクトなアンチヒューズ構造を何らプロセスの修正なしで生成できる。
【００５２】
上述したアンチヒューズトランジスタはそのコンパクトなサイズによりＯＴＰメモリアレイ用途に適するが、追加の修正は更に薄い酸化物降伏確率を増加させるためにアンチヒューズトランジスタ１００に行うことができる。上述したように、ゲート領域、ゲート／拡散周囲は薄いゲート酸化物降伏の確率を増加できる要因である。この降伏機構を組み入れるために、前述した浮遊拡散領域１１２をアンチヒューズトランジスタ構造に加えることができ、浮遊拡散／ゲート周囲は拡散／ゲート境界に対する多数の線分と角度とを組み入れることにより増加されることが好ましい。更なる降伏向上は、浮遊拡散領域１１２を高電圧トランジスタの拡散領域と同様の濃度に高ドープすることにより達成され得る。
【００５３】
典型的なＣＭＯＳプロセスでは、拡散領域、ＬＤＤ及びチャネル打ち込みは、薄いゲート酸化物トランジスタと厚いゲート酸化物トランジスタとで異なる。本発明の実施例によれば、アンチヒューズトランジスタの拡散領域、ＬＤＤ及び薄いゲート酸化物チャネル打ち込みは、薄いゲート酸化物に対応する低電圧タイプ、或いは厚いゲート酸化物(Ｉ/Ｏ酸化物)に対応する高電圧タイプの一方、或いは生じる薄いゲート酸化物閾値電圧が厚いゲート酸化物閾値電圧より大きさにおいて大きくなければ両方のタイプに成り得る。
【００５４】
図６〜図８に、増加させた浮遊拡散領域周囲を使用したアンチヒューズトランジスタの実施例を示す。
【００５５】
図６ａは、素子の浮遊拡散端に、ヒュージブルエッジとも呼ばれる、「Ｌ」字形ゲート／拡散周囲を有するアンチヒューズトランジスタ２００を示す。アンチヒューズトランジスタ２００は、本質的に図４及び図５に示したアンチヒューズトランジスタ１００と同じである。活性領域２０２は、ビットラインコンタクト２０４を備えた拡散領域と、可変厚さゲート酸化物層(図示せず)上に形成されたポリシリコンゲート２０６とを有する。ＯＤ２マスク２０８は、厚いゲート酸化物がポリシリコンゲート２０６の下に形成される場所を定める。本実施例では、浮遊拡散領域、チャネル領域、及びポリシリコンゲートは共通の「Ｌ」字形エッジを共有する。エッジは、互いに所定の角度で配向させた２つのエッジセグメントから成る。今示した実施例は角度が約９０度であるように示すが、所望に応じて１３５度の角度に設定し得る。
【００５６】
図６ｂは、素子の浮遊拡散端に、ヒュージブルエッジとも呼ばれる、直線的「Ｓ」字形ゲート／拡散周囲を有するアンチヒューズトランジスタ２１０を示す。アンチヒューズトランジスタ２１０は、本質的に図６ａに示すアンチヒューズトランジスタ２００と同じである。活性領域２０２は、ビットラインコンタクト２０４を備えた拡散領域と、可変厚さゲート酸化物層(図示せず)上に形成されたポリシリコンゲート２０６とを有する。ＯＤ２マスク２０８は、厚いゲート酸化物がポリシリコンゲート２０６の下に形成される場所を定める。本実施例では、浮遊拡散領域、チャネル領域、及びポリシリコンゲートが共通の直線的「Ｓ」字形エッジを共有する。エッジは、互いに９０度の角度で配向させた３つのエッジセグメントから成る。
【００５７】
図６ａ及び図６ｂは、ポリシリコンゲートが浮遊拡散領域周囲を増加するように形作られ得る例を示す。図７ａ及び図７ｂは、拡散領域及び／又はポリシリコンゲートが浮遊拡散領域周囲を増加するように形作られ得る例を示す。
【００５８】
図７ａでは、アンチヒューズトランジスタ３００は、素子の浮遊拡散端に直線的ゲート/拡散周囲を有する。形作られた活性領域３０２は、ビットラインコンタクト３０４を備えた拡散領域と、形作られた活性領域３０２上に「Ｕ」字形に形成されたポリシリコンゲート３０６とを有する。ＯＤ２マスク３０８は、厚いゲート酸化物がポリシリコンゲート３０６の下に形成される場所を定める。狭められた活性領域３０２のため、ポリシリコンゲート３０６の一部はポリシリコンゲート３０６の他の部分によって形成されたヒュージブルエッジ３１２より周囲において大幅に小さいアクセスエッジ３１０を形成するであろう。この特定の例では、ポリシリコンゲートは、互いに結合される２つの部分に効果的に分けられる。第１の部分はビットラインコンタクト３０４を備えた拡散領域間の活性領域のチャネルを形成し、第２の部分は浮遊拡散領域に隣接して位置する。第１の部分は厚いゲート酸化物上に形成され、第２の部分は薄いゲート酸化物上に形成される。
【００５９】
図７ｂでは、アンチヒューズトランジスタ３１４は、素子の浮遊拡散端に直線的ゲート/拡散周囲を有する。形作られた活性領域３０２は、ビットラインコンタクト３０４を備えた拡散領域と、形作られた活性領域３０２上に形成された直線的ポリシリコンゲート３０６とを有する。ＯＤ２マスク３０８は、厚いゲート酸化物がポリシリコンゲート３０６の下に形成される場所を定める。狭められた活性領域３０２のため、ポリシリコンゲート３０６の一部はポリシリコンゲート３０６の別の部分により形成されたヒュージブルエッジ３１２より周囲において大幅に小さいアクセスエッジ３１０を形成するであろう。
【００６０】
従って、図６ａ、図６ｂ、図７ａ及び図７ｂに示すように、周囲ヒュージブルエッジが、形作られたポリシリコンゲートと活性領域とを組み合わせることにより増加し、プログラミング動作中に薄い酸化物降伏を向上させることができる。
【００６１】
図８は、一対のアンチヒューズトランジスタを示す。両方のアンチヒューズトランジスタは互いに略対称的であるので一方のアンチヒューズトランジスタのみを記述する。アンチヒューズトランジスタ４００は、ビットラインコンタクト４０４を備えた拡散領域を備えた活性領域４０２と、可変厚さゲート酸化物層(図示せず)上に形成されたポリシリコンゲート４０６とを有する。ＯＤ２マスク４０８は、厚いゲート酸化物がポリシリコンゲート３０６の下に形成される場所を定める。本実施例では、浮遊拡散領域、チャネル領域、及びポリシリコンゲートは共通の直線的「Ｕ」字形エッジを共有する。ポリシリコンコンタクト４１０は、金属ワードラインと電気的に接触するために使用される。ビットラインコンタクト４０４を含む拡散領域は、それぞれのコンタクト４０４からＲＰＯ４１２の十分な間隔を考慮して示すように配向させる。図８に示す一対のアンチヒューズトランジスタの適用性を、折返しビットラインセンスアーキテクチャーについて後述する。
【００６２】
図６ａ、図６ｂ、図７ａ及び図７ｂに示さないが、ＲＰＯはビットラインコンタクトを備えた拡散領域とポリシリコンゲートとの一部が確実にサリサイド形成されないために使用できる。
【００６３】
本発明の実施例による標準的なＣＭＯＳプロセスから可変厚さゲート酸化物を生成する方法は、よく知られた二工程酸化プロセスを利用する。図９に、このプロセスを概説するフローチャートを示す。図１０ａ〜図１０ｃは、プロセスの特定の工程に対応する可変厚さゲート酸化物形成の様々な段階を示す。
【００６４】
最初に、工程５００で、中間ゲート酸化物を、ＯＤマスクによって決定された全ての活性領域に成長させる。図１０ａでは、これは、基板上の中間ゲート酸化物６００をチャネル領域６０２上に形成するように示す。次の工程５０２で、中間ゲート酸化物６００を、OD２マスクを使用して、全ての指定の薄いゲート酸化物領域から除去する。図１０ｂは、中間ゲート酸化物６００の残りの部分及び後の薄い酸化物領域６０４を示す。最後のゲート酸化物形成工程５０４で、薄い酸化物を、ＯＤマスクによって元来形成された全ての活性領域に再び成長させる。図１０ｃで、薄いゲート酸化物６０６を、中間ゲート酸化物６００及び薄い酸化物領域６０４上に成長させる。
【００６５】
その結果、工程５０２中にＯＤ２マスクによって覆われた領域は、中間ゲート酸化物６００と最終の薄いゲート酸化物６０６とを組み合わせたゲート酸化物の厚さを有する。同手順は二つ以上の酸化工程に延長され得る、或いは他の同等な手順を使用して、少なくとも１つの厚いゲート酸化物マスクＯＤ２によって決定される同じダイ上に二つ以上のゲート酸化物厚さを作ることができる。
【００６６】
通常、ＯＤ２マスキングは、非臨界的マスキング工程と考えられる。低解像度マスクを使用する。設計ルールは、活性ゲート領域上にＯＤ２マスクの大きなマージンを要求し、特に、活性ゲート領域内で終了するＯＤ２マスクの規定がない。本発明によると、ＯＤ２マスクは、ドレイン(つまり拡散コンタクト)側の厚いゲート酸化物と反対側(チャネル側或いは非接続ソース側の何れかの側)の薄いゲート酸化物とを特徴とする分割チャネルアンチヒューズ構造を生成する活性ゲート領域内で終了する。原理的には、この技術は、ゲート長(ポリシリコンライン幅)がプロセス最小値より大きく、実際のＯＤ２マスク許容値に依存することを必要とするが、その他の点では如何なるプロセス又はマスクグレードの変更をも必要としない。分割チャネルアンチヒューズ構造の最小ゲート長は、厚いゲート酸化物と薄いゲート酸化物の最小ゲート長の合計として近似できる。当業者は、正確な計算がマスク許容値に基づいて為され、ゲート長がＯＤ２マスク許容値を厳密にすることにより最小化され得ることを認識するであろう。
【００６７】
一旦可変厚さゲート酸化膜が形成されたならば、工程５０６の追加の標準ＣＭＯＳ処理工程を使用して図４に示すアンチヒューズトランジスタ構造を完成できる。これは、例えば、ポリシリコンゲート、ＬＤＤ領域、側壁スペーサ、ＲＰＯ及び拡散領域の形成、及びサリサイド形成を含み得る。今述べたプロセスの好ましい実施例によれば、サリサイド形成工程は、アンチヒューズトランジスタのポリシリコンゲートと浮遊拡散領域とにサリサイド形成するように含まれる。ＲＰＯは、拡散領域をサリサイド形成プロセスから保護するために、事前に拡散領域上に形成される。前述したように、サリサイド形成された浮遊拡散領域は領域の酸化物降伏を向上させるであろう。
【００６８】
さて、上記のアンチヒューズトランジスタの実施例の応用を述べる。前述したように、提案したアンチヒューズトランジスタのコンパクト性により、アンチヒューズトランジスタがメモリアレイ用途、より具体的には、ＯＴＰメモリアレイ用途に適する。
【００６９】
図１１ａは、本発明の実施例による基本的な交差点アレイに配置された複数のアンチヒューズトランジスタメモリセルを示す。本実施例は、シングルエンドセンシングである。アンチヒューズトランジスタメモリアレイ７００は、ワードラインＷＬＯ〜ＷＬ３とビットラインＢＬＯ、ＢＬ１、ＢＬ２及びＢＬ３とに結合されたアンチヒューズトランジスタ７０２を含む。アンチヒューズトランジスタ７０２は、前述した何れのアンチヒューズトランジスタでも実施され得る。各ビットラインはｐチャネル絶縁トランジスタ７０４に接続され、ｐチャネル絶縁トランジスタ７０４がｐ-チャネルパスゲート７０６、７０８、７１０及び７１２に接続される。厚いゲート酸化物が、本発明のアンチヒューズトランジスタの実施例に使用された中間酸化物及び薄いゲート酸化物の同じ組み合わせであり得る場合、絶縁トランジスタ７０４は厚いゲート酸化物トランジスタであることに注意されたい。全ての絶縁トランジスタ７０４のゲート端子が絶縁電圧ＶＢを受信し、パスゲート７０６,７０８、７１０及び７１２のゲート端子が列セレクト信号Ｙ０、Ｙ１、Ｙ２及びＹ３をそれぞれ受信する。列セレクト信号は、ビットラインの１つを交差点センス増幅器７１４に結合するように４つのビットラインの選択の１つを行う。交差点センス増幅器７１４は、ビットラインの電流を基準電流IREFに比較する電流センス増幅器になり得る。交差点センス増幅器７１４は、一般に本記述では、ビットライン電圧又は電流を別のライン上で搬送される基準信号に比較するシングルエンドセンシングスキームを表す。
【００７０】
図１２は、図１１ａに示した４つのアンチヒューズトランジスタ７０２のレイアウト構成を示す。図１２の各アンチヒューズトランジスタは、各セルの全体の領域を減少する浮遊ソース拡散領域がない以外は、図５に示すアンチヒューズトランジスタ１００に類似したレイアウトを有する。従って、図１２の同じ素子を表すために同じ参照番号を使用する。図１２に示すメモリアレイ構成では、各ビットラインコンタクト１１６と活性領域１１８が２つのアンチヒューズトランジスタによって共有され、ＯＤ２マスク１２０が同じ行に沿って整列された全てのアンチヒューズトランジスタに対してワードライン方向に沿って延長される。
【００７１】
アンチヒューズトランジスタは、好ましくは薄い／厚いゲート酸化物境界及び薄いゲート酸化物／ソース拡散エッジのうちの１つで、ゲート酸化物を遮断することによりプログラムされる。これは、十分に高い電圧差をプログラムされるセルのゲートとチャネルとの間に、そしてもしあれば大幅に低い電圧差を全ての他のセル上に印加することにより達成される。従って、一旦永久導電性リンクが形成されると、ポリシリコンゲートに印加された電流は、リンク及びチャネルを通って拡散領域へ流れ、従来のセンス増幅器回路によって感知され得る。
【００７２】
図１１ａを参照すると、ＷＬＯとＢＬＯに結合されたセルは、他のワードラインを正電圧ＶＤＤに、他のビットラインを０Ｖ或いは正電圧ＶＰＯＳより著しく小さい他の電圧に保ちながら、ＷＬＯに負電圧−ＶＰＰを、ＢＬＯに正電圧ＶＰＯＳ(或いはＶＤＤ)を印加することによりプログラムされる。これにより、プログラムされるセルがＶ=ＶＰＯＳ+ＶＰＰの電圧差を受け、全ての他のセルが著しく低い電圧を受ける。正のプログラミング電圧ＶＰＯＳをプログラムされるセルに印加しなければならないが、一度プログラムされたならこのセルは低状態として読み出されることに注意されたい。同じワードラインを共有する個々のセル或いは多数のセルのいずれかは、同時にプログラムされ得る。プログラミング回路は示さないが、当業者はそのような回路をビットラインに結合してワードラインドライバ回路に内蔵し得ることを理解するであろう。
【００７３】
一旦行のセルがプログラムされたならば、負電圧が別のセルをプログラムするようにこの行に印加されるたびに、このワードラインとプログラムされたセルのビットラインとの間の短絡がこのビットラインを負電圧の方に引き出しながら生じるであろう。本発明によれば、厚いゲート酸化物絶縁トランジスタ７０４を使用してセンス増幅器を含むチップの残りからビットラインを絶縁する。これらの素子は、未デコードであるか或いはＹデコードされ得る。絶縁素子をグランド或いはＶＢレベルに保つことにより、ビットラインが負電圧の方へ浮遊でき、よってプログラミング動作に影響しない。プログラム(ＰＧＭ)及び読み出し動作に使用された電圧を以下の表１にまとめる。
【００７４】
【表１】
2007536744.tif 000003
【００７５】
プログラムされていないセルは、非常に低い漏洩電流を特徴とするスイッチキャパシタのように挙動する。アイドル(非アクセス)状態では、全てのワードラインＷＬは、アレイのバックバイアスと同じレベルにＶＤＤに保たれる。全てのビットラインＢＬもまたＶＤＤにプリチャージされ、従ってセルのうちの幾つかがプログラムされなかったとしても漏電及びアレイのいかなる場所を流れる電流もない。メモリアレイ７００で読み出し動作を実行するために、ワードラインの一つが例えばＷＬＯを０Ｖ或いはポリシリコンゲートの下のチャネルを誘導するのに十分な別の適切な電圧に駆動することにより活性化される。セルがプログラムされなかったならば、ビットラインの容量が増加し漏電の増加が最小に止まる。一方、セルがプログラムされたなら、セル内の比較的低い抵抗(５００Ω〜５００ｋΩ)によりビットラインがグランドされたＷＬＯを経由してグランドの方へ放電し始めるであろう。この挙動の違いは、既知の様々なセンス増幅器設計を使用して感知され得る。簡単な解決法は、ＢＬ電流が基準電流に比較される、フラッシュメモリに広く使用される良く知られたセンス増幅器７１４のような電流センス増幅器を使用することである。アンチヒューズオン抵抗はセルごとに著しく変動し得るので、上述の電流センススキームは約１μＡの非常に正確な電流源を必要とする。不幸にも、そのような小さい電流感知は遅く雑音を受け易い。
【００７６】
プログラムされたアンチヒューズを通るセル電流を改善する１つの技術は、マルチプログラミング或いはプログラムされたセルを「浸漬する（soaking）」ことによる。セル浸漬は広く知られており、外部プログラミング装置或いはオンチップ状態装置を使用する不揮発性メモリ設計に使用される。
【００７７】
しかしながら、２つのメモリセルがプログラムされた１つだけのセルと同時にアクセスされる場合、これら全ての複雑な要因は差動或いは双セル配置を使用することにより回避され得る。従って、データ写像は、各メモリセルが補完データを表すメモリセルと対になることを確保しなければならないであろう。典型的なＤＲＡＭかＳＲＡＭセンス増幅器システムは、そのような配置用に使用され得る。図１１ｂは、双セル構成に配置された図１１ｂに示すアンチヒューズトランジスタ７０２の別の構成を示す。図１１ｂの素子は、交差点センス増幅器７１４を置換する差動センス増幅器７１６とパスゲート７０６、７０８、７１０及び７１２の接続とを除き、本質的に図１１ａのものと同じである。パスゲート７０６と７０８がＹ０に接続されたゲート端子を有し、パスゲート７１０と７１２がＹ１に接続されたゲート端子を有する。従って、Ｙ０の活性化により両方のパスゲート７０６と７０８がオンになるであろう。ビットラインを相補対ＢＬＯ/ＢＬＯ*とＢＬ１/ＢＬ１*とし、一対の相補ビットラインが読み出し動作中に差動センス増幅器７１６に結合されるとする。当業者は、差動センス増幅器７１６に接続されたビットラインの一方の１つが通常基準電圧を搬送し、他方がアクセスされたメモリセルのデータを搬送するので、そのようなセンス増幅器がデュアルエンドセンシングスキームタイプであると理解するであろう。本例では、基準電圧が、アクセスされているメモリセルのデータを補完するであろう。
【００７８】
読み出し動作前に、全てのビットラインがＶＤＤにプリチャージされる。ビットラインが全てＶＤＤにプリチャージされるので、１つのワードラインが活性化される時、ビットラインのうちの１つが読み出し動作中にプログラムされたセルを通ってグランドの方へ引き出されるであろう。ＶＤＤとグランドを搬送する一対のビットラインからデータを感知することが容易になる。
【００７９】
単純な差動センシングスキームはプログラムされたアレイの読み出し動作によく適しているように思えるが、それはプログラムされていないメモリアレイがランダムで不安定なデータを与えるので非常に大きなテスト問題となる。加えて、そのような差動セル配置は、プログラム確認動作に必要なマージンの調節手段を提供しない。図１３の好ましい実施例に示すように、これら及び上述したセンシングアーキテクチャーの他の欠点は、デュアルエンドセンシングスキームを用いる折り返しビットラインアーキテクチャーの使用により軽減され得る。
【００８０】
図１３は、前述したアンチヒューズトランジスタ７０２を使用する折り返しビットラインアーキテクチャーを示す。メモリアレイ８００は、メモリセル７０２が折り返しビットラインアーキテクチャーに配置される以外は、図１１ｂのメモリアレイ７００に同様である。
【００８１】
以下は、メモリアレイ８００のプログラムされたデータの読み出し動作の例である。ＷＬＯに接続されたセルがプログラムされておらず、ＷＬ２に接続されたセルがプログラムされる場合に、ＢＬＯとＢＬＯ*との間に配置された２つのアンチヒューズトランジスタ７０２を使用して１ビットのデータを格納すると仮定する。これらの２個のトランジスタセルを読み出すため、ＷＬＯ及びＷＬ２がグランドに駆動される。上セルがプログラムされないので、ＢＬＯはＶＤＤのプリチャージレベルのままであろう。しかしながら、底セルがプログラムされるので、ＢＬＯ*はセルを通ってグランドの方へ放電するであろう。ＢＬ１とＢＬ１*との間の上と底のアンチヒューズトランジスタセルもまたアクセスされることに注意されたい。しかしながら、ＹOだけがグランドに駆動されパストランジスタ７０６及び７０８を活性化してＢＬＯ/ＢＬＯ*を折り返しビットラインセンス増幅器７１６に結合するので、これらのビットラインはセンス増幅器から絶縁される。当業者は、列セレクト信号Ｙ０及びＹ１はワードラインが駆動された後、所定の時間に活性化され得て、十分に低い電圧レベル、好ましくは最大センシングマージンを提供するグランドに放電するビットライン時間を与えることを理解するであろう。
【００８２】
図１４は、本発明の別の実施例による交互差動セル配置を示す。示したアンチヒューズトランジスタセルは、図１２に示すものと同一であるが、各セグメント８２０が２個の異なるアンチヒューズトランジスタセルに結合される場合、ポリシリコンワードラインがセグメント８２０に分裂するように配置される。或いは、図８に示したアンチヒューズトランジスタ対をここでもまた使用できる。セグメントは、必要に応じて中間金属ラインを介してワードラインコンタクト８２２を通る金属ワードラインに接続され得る。ポリシリコンワードラインセグメントに接続された金属ワードラインの組み合わせにより、メモリアレイの全体の性能が改善されることは周知である。図１４に示す特定の配置は、ワードラインデコーダを構成することによりビットラインのシングルエンドセンシング或いはデュアルエンドセンシングを可能にする。換言すると、ワードラインドライバは、米国特許No.６,５４９,４８３に示されるＤＲＡＭデコーダと同様に１つだけのワードライン或いは２つのワードラインを同時に駆動するようにダイナミックに制御され得る。しかしながら、本用途では、シングルエンドモードは、非揮発性メモリセルテスト、及びプログラムと確認の動作用に使用される。デュアルエンドモードは、通常の読み出し動作用のみに使用される。そのような組み合わせにより、読み出し、テスト及び確認のために独立したセンシングを最適化でき、読み出しマージンを格段に改善できる。シングルエンドセンシングモードの詳細は後述するであろう。
【００８３】
本発明の実施例によれば、プログラミング回路を、差動センス増幅器回路のセンシング回路と内蔵できる。図１５は、ｎ型アンチヒューズ用のそのような回路の実施例の回路図である。センス/プログラム回路９００は、Ｖｉｓｏによって制御された厚いゲート酸化物絶縁トランジスタ９０６によって分離された高電圧クロス結合ｐ型ラッチ回路９０２と低電圧センス回路９０４を含む。Ｖｉｓｏは、電流引き出しを制限するようにプログラムした後、Ｖｉｓｏがデータ検証用VDD未満であるような可変電圧信号であることが好ましい。クロス結合ラッチ回路９０２はVPP或いは別のプログラム阻止電圧を受信し、ラッチ回路９０２の各分岐をビットラインＢＬｉ/ＢＬｉ*の相補対に接続し、センス回路９０４が１.２Ｖの供給電圧を受信する。Ｖｉｓｏは、高感度センス回路トランジスタをＶＰＰ電圧から分離するために、約ＶＤＤ+Ｖｔ=１.８Ｖの最大電圧レベルに設定することが好ましい。
【００８４】
プログラミング動作では、センス回路９０４は、書き込みデータを受信し、活性化された絶縁トランジスタ９０６を介してラッチ回路９０２に結合される。ラッチ回路９０２は、１.２ＶデータをＶＰＰへ有効にレベルシフトさせ、そのから適切なビットライン上に駆動される。更に、読み出し動作中に、バックバイアス接続を高電圧に維持することが好ましく、供給電圧は常に高電圧ＰＭＯＳトランジスタをオフにするようにＶＤＤに、或いはＶＤＤ以下に保つ。
【００８５】
前述したように、従来のセンシング方法は本発明によるアンチヒューズメモリアレイを確実にセンシングできるが、プログラムされていないアレイのテストは劣り、オフ抵抗及びオン抵抗のテストは困難である。従って、改善されたよりコンパクトなセンシングとテスティングの方法を必要とする。
【００８６】
本発明では、これは、本発明のn型アンチヒューズトランジスタの実施例に適用される新ＯＴＰ−ＤＲＡＭセンシングスキームによって達成される。規則的なＯＴＰメモリアレイに加えて、ＤＲＡＭ対照セルの一行以上、必要ならば、一列以上を加える。これらのセルは、行と列のデコーダのテスト用短期ＤＲＡＭメモリとして使用される。加えて、DRAMセルは、真の、或いは補完のビットライン上で厳格に抑制された(外的或いは内的に発生された)電圧にプリチャージされ、ＯＴＰセルと平行して活性化され得て、センス動作中にビットラインへ注入される追加チャージを非常に正確に制御できる。典型的なＤＲＡＭ差動センス技術が使用される。例えば、ビットラインはＶＤＤにプリチャージされ、ＤＲＡＭセルはＶＳＳのような基準電圧レベルにプリチャージされる。次に、２つのワードライン、一つのＯＴＰワードラインと一つのＤＲＡＭワードラインとが活性化される。ビットラインがバランスされると仮定すると、負チャージがＤＲＡＭセルから補完ビットラインへ注入され、ＯＴＰセルが真のビットラインに接続される。ＯＴＰセルがプログラムされなかったならば、真のビットラインは正にチャージされたままとしてセンス増幅器により感知されるであろう。しかし、セルがプログラムされたならば、真のビットラインはグランドの方へ放電され、低として感知されるであろう。ＤＲＡＭセルのチャージ量とビットライン評価時間とを制御することにより、それがプログラムされてもされなくても、セルの相対的抵抗を正確にテストできる。この方法は、シングルエンドＯＴＰ読み出しに、或いはデュアルエンドＯＴＰ読み出しマージニングに使用できることに注意されたい。ＤＲＡＭセルの保持は、基本的読み出し動作に不可欠ではなく、メモリ歩留まりに影響してはならない。本発明によるＤＲＡＭ対照セルは、向上されたテスト能力のＯＴＰメモリアレイ内に含まれることが好ましい。
【００８７】
或いは、ＤＲＡＭセルを使用する代わりに、真のビットライン容量を増加できる。これは、Ｙデコーダが単なる単一ビットラインを差動センス増幅器に接続できる交差点アレイアーキテクチャーで「無償で」為され得る。安定性のために、センス増幅器の他のノードは安定性キャパシタと呼ばれる小さいキャパシタに接続するべきである。この安定性キャパシタは、セルがプログラムされなければ、センス増幅器が常にスキューされて一方向にフリップするように選ばれることが好ましい。しかしながら、セルがプログラムされ、ビットラインがあるレベルに放電されれば、センス増幅器は反対方向にフリップするであろう。
【００８８】
アンチヒューズトランジスタの前述した実施例は、その特殊な構造が単純なマスク操作で形成され得る標準的ＣＭＯＳプロセスを使用して作ることができる。従って、上述したアンチヒューズトランジスタ及びメモリアレイは、ｐ型或いはｎ-型アンチヒューズとして低コストで製造され得る。
【００８９】
本発明の実施例を単一ポリシリコンゲートアンチヒューズトランジスタセルについて記述したが、図２及び図３に示したものと同様な金属ゲート素子及びデュアルゲート構造に適用できる。そのような実施例では、ゲート１４を厚いゲート酸化物部分上に形成し、上板１６を薄いゲート酸化物部分上に形成するであろう。酸化物降伏は、ＲＰＯ形成を用いた高電圧拡散ドーピング及びサリサイド形成のような前述した技術を介して向上される。従って、ヒュージブルエッジは上板１６と拡散領域２２との下の厚いゲート酸化物の共通のエッジに配置し、アクセスエッジはゲート１４と拡散領域２４との下の薄い酸化物の共通のエッジに配置するであろう。
【００９０】
当業者は、発明が、Ｓｉ０２或いは他のゲート誘電体のいずれかを使用する、ＤＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュを含む他の全てのバルクＭＯＳ、薄膜及びＳＯＩ技術に等しく適用することを理解するであろう。更に、当業者は、絶縁ｐ井戸及び負バイアスを使用、或いは正電圧だけを利用して、前述したｐチャネル素子をｎチャネル素子に容易に採用できる。
【００９１】
本発明のアンチヒューズ構造は、ＲＦ−ＩＤタグを含む全てのワンタイム・プログラマブル（ＯＴＰ）用途で利用され得る。ＲＦ−ＩＤタグ用途は、産業で、特に例えば販売、セキュリティ、輸送、ロジスティクス及び軍事の用途でより受け入れられる。記述された本アンチヒューズトランジスタ発明の単純性及び十分なＣＭＯＳの互換性により、ＲＦ−ＩＤタグ概念を集積回路製造及びテストプロセスに適用できる。従って、ＩＣ製造生産性は、プリント回路基板組み立て時のみならず、ＩＣ製造及び実装時にもチップ固有或いはウエハー固有情報を非接触プログラムし読み出すことができる全てのウエハー及び／又はウエハー上の全てのダイ上でＲＦ通信インターフェースと組み合わせた分割チャネルアンチヒューズタグを利用することにより増加させることができる。
【００９２】
本発明の上述した実施例は、例示のみを目的としている。変更、修正及び変形は、添付の請求の範囲のみにより定義される発明の範囲を逸脱せずに当業者によって特定の実施例に対して加えることができる。
【図面の簡単な説明】
【００９３】
本発明の実施例は、以下の添付図面を参照することによって例示として説明される。
【図１】図１は、ＤＲＡＭ型アンチヒューズセルの回路図である。
【図２】図２は、図１に示すＤＲＡＭ型アンチヒューズセルの平面配置図である。
【図３】図３は、図２に示すＤＲＡＭ型アンチヒューズセルのＸ−Ｘ線の切断図である。
【図４】図４は、本発明の実施例に係るアンチヒューズトランジスタの切断図である。
【図５】図５は、図４に示すアンチヒューズトランジスタの平面配置図である。
【図６ａ】図６ａは、本発明の実施例に係る交互のアンチヒューズトランジスタの平面配置図である。
【図６ｂ】図６ｂは、本発明の実施例に係る交互のアンチヒューズトランジスタの平面配置図である。
【図７ａ】図７ａは、本発明の実施例に係る交互のアンチヒューズトランジスタの平面配置図である。
【図７ｂ】図７ｂは、本発明の実施例に係る交互のアンチヒューズトランジスタの平面配置図である。
【図８】図８は、本発明の実施例に係る交互のアンチヒューズトランジスタの平面配置図である。
【図９】図９は、本発明のアンチヒューズトランジスタの可変厚さゲート酸化膜を形成する方法のフローチャートである。
【図１０ａ】図１０ａは、図９に示すフローチャートの工程に応じた可変厚さゲート酸化膜の形成を示す模式図である。
【図１０ｂ】図１０ｂは、図９に示すフローチャートの工程に応じた可変厚さゲート酸化膜の形成を示す模式図である。
【図１０ｃ】図１０ｃは、図９に示すフローチャートの工程に応じた可変厚さゲート酸化膜の形成を示す模式図である。
【図１１ａ】図１１ａは、本発明の実施例に係る単一エンド検出のため構成された交差点形状のアンチヒューズトランジスタメモリーアレイを示す回路図である。
【図１１ｂ】図１１ｂは、本発明の実施例に係る別の検出のため構成された交差点形状のアンチヒューズトランジスタメモリーアレイを示す回路図である。
【図１２】図１２は、図１１に示されたメモリーアレイのアンチヒューズトランジスタの平面配置図である。
【図１３】図１３は、本発明の実施例に係る折り畳まれたビットライン形状のアンチヒューズトランジスタメモリーアレイを示す回路図である。
【図１４】図１４は、本発明の実施例に係るワードラインセグメントを用いたアンチヒューズトランジスタの平面配置図である。
【図１５】図１５は、本発明の実施例に係る検出及びプログラム回路を結合した回路図である。
【図１】
2007536744.tif 000004
【図２】
2007536744.tif 000005
【図３】
2007536744.tif 000006
【図４】
2007536744.tif 000007
【図５】
2007536744.tif 000008
【図６ａ】
2007536744.tif 000009
【図６ｂ】
2007536744.tif 000010
【図７ａ】
2007536744.tif 000011
【図７ｂ】
2007536744.tif 000012
【図８】
2007536744.tif 000013
【図９】
2007536744.tif 000014
【図１０ａ】
2007536744.tif 000015
【図１０ｂ】
2007536744.tif 000016
【図１０ｃ】
2007536744.tif 000017
【図１１ａ】
2007536744.tif 000018
【図１１ｂ】
2007536744.tif 000019
【図１２】
2007536744.tif 000020
【図１３】
2007536744.tif 000021
【図１４】
2007536744.tif 000022
【図１５】
2007536744.tif 000023
【手続補正書】
【提出日】平成19年2月8日(2007.2.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
前記拡散領域は、低圧トランジスタＬＤＤインプラント、高圧トランジスタＬＤＤインプラント、並びに、前記低圧トランジスタ及び高圧トランジスタＬＤＤインプラントの両方を結合したもののうちの１つと同一なＬＤＤインプラントを有する、請求項４に記載のアンチヒューズトランジスタ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
本実施の形態の態様によれば、浮遊拡散領域、チャネル領域の第２の端、及びポリシリコンゲートのゲートエッジは、少なくとも２本の、互いにある角度をなす（角度は１３５度又は９０度であることができる）線分によって決められた共通のエッジを有している。拡散領域は、低圧トランジスタＬＤＤインプラント、高圧トランジスタＬＤＤインプラント、又は低圧トランジスタ及び高圧トランジスタＬＤＤインプラントの両方を結合したものを有することができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
本発明の実施の形態を単一ポリシリコンゲートアンチヒューズトランジスタセルについて記述したが、図２及び図３に示したものと同様な金属ゲート素子及びデュアルゲート構造に適用できる。そのような実施の形態では、ゲート１４を厚いゲート酸化物部分上に形成し、上板１６を薄いゲート酸化物部分上に形成するであろう。酸化物降伏は、ＲＰＯ形成を用いた高電圧拡散ドーピング及びサリサイド形成のような前述した技術を介して向上される。従って、ヒュージブルエッジは上板１６と拡散領域２２との下の薄いゲート酸化物の共通のエッジに配置し、アクセスエッジはゲート１４と拡散領域２４との下の厚い酸化物の共通のエッジに配置するであろう。
【国際調査報告】
2007536744.tif 000024
2007536744.tif 000025