(57)【要約】      （修正有）【課題】表示品位の低下を抑制できる表示装置を提供する。【解決手段】第１共通電極ＣＥ１と、第１共通電極ＣＥ１から離間した第２共通電極ＣＥ２と、第１共通電極ＣＥ１及び第２共通電極ＣＥ２と重畳する第１信号線Ｓ４と、第１信号線Ｓ４及び第１共通電極ＣＥ１と重畳する第１金属配線ＭＬ４、第１信号線Ｓ４及び第２共通電極ＣＥ２と重畳し、第１金属配線ＭＬ４から離間した第２金属配線ＭＬ８と、を備え、第１金属配線ＭＬ４は、第１共通電極ＣＥ１と第２共通電極ＣＥ２との間に延出した延出部ＭＬ８Ｅを有している、表示装置。【選択図】図１１
2019120902.tif 000002
【特許請求の範囲】
【請求項１】
第１共通電極と、
前記第１共通電極から離間した第２共通電極と、
前記第１共通電極及び前記第２共通電極と重畳する第１信号線と、
前記第１信号線及び前記第１共通電極と重畳する第１金属配線と、
前記第１信号線及び前記第２共通電極と重畳し、前記第１金属配線から離間した第２金属配線と、を備え、
前記第１金属配線は、前記第１共通電極と前記第２共通電極との間に延出した延出部を有している、表示装置。
【請求項２】
さらに、前記第1共通電極と前記第２共通電極との間にスペーサを備え、
前記スペーサは、前記延出部と重畳し、
前記延出部は、前記第１共通電極と前記第２共通電極との間に位置する第１端部を有し、
前記第２金属配線は、前記第１端部と第１間隙を挟んで対向し前記第２共通電極と重畳する第２端部を有している、請求項１に記載の表示装置。
【請求項３】
さらに、第１ドレイン電極と、
前記第１ドレイン電極から離間した第２ドレイン電極と、を備え、
前記第１ドレイン電極及び前記第２ドレイン電極は、前記第１共通電極と前記第２共通電極との間に位置し、
前記第１信号線及び前記延出部は、前記第１ドレイン電極と前記第２ドレイン電極との間に位置している、請求項１または２に記載の表示装置。
【請求項４】
前記スペーサは、前記第１ドレイン電極と前記第２ドレイン電極との間に位置している、請求項３に記載の表示装置。
【請求項５】
さらに、第１乃至第３走査線と、第３ドレイン電極と、を備え、
前記第１ドレイン電極及び前記第２ドレイン電極は、前記第１走査線と前記第２走査線との間に位置し、
前記第３ドレイン電極は、前記第２走査線と前記第３走査線との間に位置し、且つ、前記第１共通電極と前記第２共通電極との間に位置している、請求項３に記載の表示装置。
【請求項６】
さらに、前記第１ドレイン電極と前記第３ドレイン電極との間に位置する第２信号線と、
前記第２信号線と重畳する第３金属配線と、
前記第２信号線と重畳し、第２間隙を挟んで前記第３金属配線から離間した第４金属配線と、を備え、
前記第２間隙は、前記第１間隙よりも前記第２走査線に近接している、請求項５に記載の表示装置。
【請求項７】
さらに、前記第１ドレイン電極と電気的に接続される第１画素電極と、
前記第２ドレイン電極と電気的に接続される第２画素電極と、
前記第３ドレイン電極と電気的に接続される第３画素電極と、を備え、
前記第３画素電極、前記第１画素電極、及び、前記第２画素電極は、この順に第１方向に並び、
前記第３画素電極は、前記第１画素電極及び前記第２画素電極よりも、前記第１方向と交差する第２方向に沿って長い、請求項５に記載の表示装置。
【請求項８】
さらに、前記第１ドレイン電極まで貫通した第１貫通孔を有し、有機絶縁材料によって形成された第１絶縁膜と、
前記第１貫通孔において前記第１ドレイン電極に接し、金属材料によって形成された第１接続電極と、
前記第１絶縁膜の上に位置し、有機絶縁材料によって形成され、前記第１接続電極まで貫通した第２貫通孔を有する第２絶縁膜と、
前記第１接続電極と電気的に接続された第１画素電極と、を備えた請求項３に記載の表示装置。
【請求項９】
さらに、前記第２貫通孔において前記第１接続電極に接し、透明な導電材料によって形成された第２接続電極と、
前記第２絶縁膜の上に位置し、前記第２接続電極まで貫通した第３貫通孔を有する第３絶縁膜と、を備え、
前記第１画素電極は、前記第３絶縁膜の上に位置し、前記第３貫通孔において前記第２接続電極に接している、請求項８に記載の表示装置。
【請求項１０】
前記第１金属配線及び前記第２金属配線は、前記第１絶縁膜と前記第２絶縁膜との間に位置し、
前記第２絶縁膜及び前記第３絶縁膜は、前記延出部と前記スペーサとの間で、互いに接している、請求項９に記載の表示装置。
【請求項１１】
さらに、平面視で、前記第１間隙及び前記第２間隙と重畳する遮光層を備えた、請求項６に記載の表示装置。
【請求項１２】
第１センサ電極と、
前記第１センサ電極から離間した第２センサ電極と、
前記第１センサ電極及び前記第２センサ電極と重畳し、前記第１センサ電極と電気的に接続された第１センサ配線と、
前記第１センサ電極と重畳することなく前記第２センサ電極と重畳し、前記第１センサ電極と前記第２センサ電極との間に延出し、前記第２センサ電極と電気的に接続された第２センサ配線と、
前記第１センサ電極と前記第２センサ電極との間において、前記第１センサ配線と重畳する第１スペーサと、
前記第１センサ電極と前記第２センサ電極との間において、前記第２センサ配線と重畳する第２スペーサと、
を備えたタッチセンサ。
【請求項１３】
さらに、前記第１センサ配線及び前記第２センサ配線に、タッチ駆動電圧を印加するタッチコントローラを備えた、請求項１２に記載のタッチセンサ。
【請求項１４】
前記第２センサ電極は、前記第１センサ電極よりも前記タッチコントローラに近接している、請求項１３に記載のタッチセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
近年、表示装置の表示品位を向上するための技術が種々検討されている。一例では、映像信号線と重畳するコモン金属配線がスルーホールを有し、スペーサの先端をスルーホールの内部に配置する技術が開示されている。その他の例では、一方向に並んだ３つの画素電極のうち、１つの画素電極のコンタクト部を他の２つの画素電極のコンタクト部とは同一直線上からずれた位置に配置する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１４８８０７号公報
【特許文献２】特開２０１５−２２５３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態の目的は、表示品位の低下を抑制できる表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
本実施形態によれば、
第１共通電極と、前記第１共通電極から離間した第２共通電極と、前記第１共通電極及び前記第２共通電極と重畳する第１信号線と、前記第１信号線及び前記第１共通電極と重畳する第１金属配線と、前記第１信号線及び前記第２共通電極と重畳し、前記第１金属配線から離間した第２金属配線と、を備え、前記第１金属配線は、前記第１共通電極と前記第２共通電極との間に延出した延出部を有している、表示装置が提供される。  
本実施形態によれば、
第１センサ電極と、前記第１センサ電極から離間した第２センサ電極と、前記第１センサ電極及び前記第２センサ電極と重畳し、前記第１センサ電極と電気的に接続された第１センサ配線と、前記第１センサ電極と重畳することなく前記第２センサ電極と重畳し、前記第１センサ電極と前記第２センサ電極との間に延出し、前記第２センサ電極と電気的に接続された第２センサ配線と、前記第１センサ電極と前記第２センサ電極との間において、前記第１センサ配線と重畳する第１スペーサと、前記第１センサ電極と前記第２センサ電極との間において、前記第２センサ配線と重畳する第２スペーサと、を備えたタッチセンサが提供される。
【図面の簡単な説明】
【０００６】
【図１】図１は、本実施形態の表示装置ＤＳＰの外観を示す平面図である。
【図２】図２は、タッチセンサＴＳの一構成例を示す平面図である。
【図３】図３は、図２に示したセンサ電極Ｒｘ及び画素ＰＸを示す平面図である。
【図４】図４は、画素ＰＸの基本構成及び等価回路を示す図である。
【図５】図５は、画素レイアウトの一例を示す平面図である。
【図６】図６は、図５に示した画素レイアウトに対応した遮光層ＢＭを示す平面図である。
【図７】図７は、表示パネルＰＮＬの構成を示す断面図である。
【図８】図８は、図５に示した画素の一例を示す平面図である。
【図９】図９は、図８に示したＡ−Ｂ線に沿った第１基板ＳＵＢ１の断面図である。
【図１０】図１０は、図８に示したＣ−Ｄ線に沿った表示パネルＰＮＬの断面図である。
【図１１】図１１は、第１方向Ｘに並んだ青画素ＰＢ１、赤画素ＰＲ１、緑画素ＰＧ１、の一例を示す平面図である。
【図１２】図１２は、図１１に示したＥ−Ｆ線に沿った表示パネルＰＮＬの断面図である。
【図１３】図１３は、金属配線と、メインスペーサＭＳＰとの位置関係を説明するためのレイアウトの一例を示す平面図である。
【図１４】図１４は、図１１のメインスペーサＭＳＰに対応した遮光層ＢＭを示す平面図である。
【図１５】図１５は、図２に示したタッチセンサＴＳの一部を拡大した平面図である。
【発明を実施するための形態】
【０００７】
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【０００８】
本実施形態においては、表示装置ＤＳＰの一例として、液晶表示装置について説明する。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。
【０００９】
図１は、本実施形態の表示装置ＤＳＰの外観を示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本明細書において、第３方向Ｚを示す矢印の先端に向かう方向を上方（あるいは、単に上）と称し、矢印の先端から逆に向かう方向を下方（あるいは、単に下）と称する。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面に向かって見ることを平面視という。
【００１０】
ここでは、Ｘ−Ｙ平面における表示装置ＤＳＰの平面図を示している。表示装置ＤＳＰは、表示パネルＰＮＬと、フレキシブルプリント回路基板１と、ＩＣチップ２と、回路基板３と、を備えている。
【００１１】
表示パネルＰＮＬは、液晶表示パネルであり、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、後述する液晶層ＬＣと、シールＳＥと、遮光層ＬＳと、スペーサＳＰ１１乃至ＳＰ１４と、を備えている。表示パネルＰＮＬは、画像を表示する表示部ＤＡと、表示部ＤＡを囲む額縁状の非表示部ＮＤＡとを備えている。第２基板ＳＵＢ２は、第１基板ＳＵＢ１に対向している。第１基板ＳＵＢ１は、第２基板ＳＵＢ２よりも第２方向Ｙに延出した実装部ＭＡを有している。
【００１２】
シールＳＥは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを接着するとともに、液晶層ＬＣを封止している。遮光層ＬＳは、非表示部ＮＤＡに位置している。シールＳＥは、平面視で、遮光層ＬＳと重畳する位置に設けられている。図１において、シールＳＥが配置された領域と、遮光層ＬＳが配置された領域とでは、互いに異なる斜線で示し、シールＳＥと遮光層ＬＳとが重畳する領域はクロスハッチングで示している。遮光層ＬＳは、第２基板ＳＵＢ２に設けられている。
【００１３】
スペーサＳＰ１１乃至ＳＰ１４は、いずれも非表示部ＮＤＡに位置している。スペーサＳＰ１１は、表示パネルＰＮＬの最外周に位置している。スペーサＳＰ１２は、スペーサＳＰ１１よりも表示部ＤＡ側に位置している。スペーサＳＰ１１及びＳＰ１２は、シールＳＥと重畳している。スペーサＳＰ１３及びＳＰ１４は、シールＳＥよりも表示部ＤＡ側に位置している。スペーサＳＰ１１乃至ＳＰ１４は、例えば第２基板ＳＵＢ２に設けられているが、第１基板ＳＵＢ１に設けられてもよい。
【００１４】
表示部ＤＡは、遮光層ＬＳによって囲まれた内側に位置している。表示部ＤＡは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数の画素ＰＸを備えている。表示部ＤＡは、第１方向Ｘに沿って延出した一対の辺Ｅ１及びＥ２と、第２方向Ｙに沿って延出した一対の辺Ｅ３及びＥ４と、４つのラウンド部Ｒ１乃至Ｒ４と、を有している。表示パネルＰＮＬは、第１方向Ｘに沿って延出した一対の辺Ｅ１１及びＥ１２と、第２方向Ｙに沿って延出した一対の辺Ｅ１３及びＥ１４と、４つのラウンド部Ｒ１１乃至Ｒ１４と、を有している。ラウンド部Ｒ１１乃至Ｒ１４は、それぞれラウンド部Ｒ１乃至Ｒ４の外側に位置している。ラウンド部Ｒ１１の曲率半径は、ラウンド部Ｒ１の曲率半径と同一であってもよいし、異なっていてもよい。
【００１５】
フレキシブルプリント回路基板１は、実装部ＭＡに実装され、回路基板３に接続されている。ＩＣチップ２は、フレキシブルプリント回路基板１に実装されている。なお、ＩＣチップ２は、実装部ＭＡに実装されてもよい。ＩＣチップ２は、画像を表示する表示モードにおいて画像表示に必要な信号を出力するディスプレイドライバＤＤを内蔵している。また、図示した例では、ＩＣチップ２は、表示装置ＤＳＰへの物体の接近又は接触を検出するタッチセンシングモードを制御するタッチコントローラＴＣを内蔵している。図中において、ＩＣチップ２は一点鎖線で示し、ディスプレイドライバＤＤ及びタッチコントローラＴＣは点線で示している。
【００１６】
本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第２基板ＳＵＢ２の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。  
また、表示パネルＰＮＬの詳細な構成について、ここでは説明を省略するが、表示パネルＰＮＬは、基板主面に沿った横電界を利用する表示モード、基板主面の法線に沿った縦電界を利用する表示モード、基板主面に対して斜め方向に傾斜した傾斜電界を利用する表示モード、さらには、上記の横電界、縦電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応したいずれの構成を備えていてもよい。ここでの基板主面とは、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面と平行な面である。
【００１７】
図２は、タッチセンサＴＳの一構成例を示す平面図である。ここでは、自己容量方式のタッチセンサＴＳについて説明するが、タッチセンサＴＳは相互容量方式であってもよい。タッチセンサＴＳは、複数のセンサ電極Ｒｘ（Ｒｘ１、Ｒｘ２…）と、複数のセンサ配線Ｌ（Ｌ１、Ｌ２…）と、を備えている。複数のセンサ電極Ｒｘは、表示部ＤＡに位置し、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。１つのセンサ電極Ｒｘは、１つのセンサブロックＢを構成している。センサブロックＢとは、タッチセンシングが可能な最小単位である。複数のセンサ配線Ｌは、表示部ＤＡにおいて、それぞれ第２方向Ｙに沿って延出し、第１方向Ｘに並んでいる。センサ配線Ｌの各々は、例えば後述する信号線Ｓと重畳する位置に設けられている。また、センサ配線Ｌの各々は、非表示部ＮＤＡに引き出され、フレキシブルプリント回路基板１を介してＩＣチップ２に電気的に接続されている。
【００１８】
ここで、第１方向Ｘに並んだセンサ配線Ｌ１乃至Ｌ３と、第２方向Ｙに並んだセンサ電極Ｒｘ１乃至Ｒｘ３との関係に着目する。センサ配線Ｌ１は、センサ電極Ｒｘ１乃至Ｒｘ３と重畳し、センサ電極Ｒｘ１と電気的に接続されている。  
センサ配線Ｌ２は、センサ電極Ｒｘ２及びＲｘ３と重畳し、センサ電極Ｒｘ２と電気的に接続されている。図示した例では、センサ配線Ｌ２は、センサ電極Ｒｘ１とセンサ電極Ｒｘ２との間に延出していないが、センサ電極Ｒｘ１とセンサ電極Ｒｘ２との間に延出してもよい。ダミー配線Ｄ２０は、センサ配線Ｌ２から離間している。ダミー配線Ｄ２０は、センサ電極Ｒｘ１と重畳し、センサ電極Ｒｘ１と電気的に接続されている。センサ配線Ｌ２及びダミー配線Ｄ２０は、同一の信号線上に位置している。  
センサ配線Ｌ３は、センサ電極Ｒｘ３と重畳し、センサ電極Ｒｘ３と電気的に接続されている。図示した例では、センサ配線Ｌ３は、センサ電極Ｒｘ２とセンサ電極Ｒｘ３との間に延出していないが、センサ電極Ｒｘ２とセンサ電極Ｒｘ３との間に延出してもよい。ダミー配線Ｄ３１は、センサ電極Ｒｘ１と重畳し、センサ電極Ｒｘ１と電気的に接続されている。ダミー配線Ｄ３２は、ダミー配線Ｄ３１及びセンサ配線Ｌ３から離間している。ダミー配線Ｄ３２は、センサ電極Ｒｘ２と重畳し、センサ電極Ｒｘ２と電気的に接続されている。センサ配線Ｌ３、ダミー配線Ｄ３１及びＤ３２は、同一の信号線上に位置している。
【００１９】
タッチセンシングモードにおいては、タッチコントローラＴＣは、センサ配線Ｌにタッチ駆動電圧を印加する。これにより、センサ電極Ｒｘにはタッチ駆動電圧が印加され、センサ電極Ｒｘでのセンシングが行われる。センサ電極Ｒｘでのセンシング結果に対応したセンサ信号は、センサ配線Ｌを介してタッチコントローラＴＣに出力される。タッチコントローラＴＣあるいは外部のホストは、センサ信号に基づいて、表示装置ＤＳＰへの物体の接近又は接触の有無及び物体の位置座標を検出する。  
なお、表示モードにおいては、センサ電極Ｒｘは、コモン電圧（Ｖｃｏｍ）が印加された共通電極ＣＥとして機能する。コモン電圧は、例えばディスプレイドライバＤＤに含まれる電圧供給部からセンサ配線Ｌを介して印加される。
【００２０】
図３は、図２に示したセンサ電極Ｒｘ及び画素ＰＸを示す平面図である。図３において、第２方向Ｙに対して反時計回りに鋭角に交差する方向を方向Ｄ１と定義し、第２方向Ｙに対して時計回りに鋭角に交差する方向を方向Ｄ２と定義する。なお、第２方向Ｙと方向Ｄ１とのなす角度θ１は、第２方向Ｙと方向Ｄ２とのなす角度θ２とほぼ同一である。
【００２１】
１つのセンサ電極Ｒｘは、複数の画素ＰＸに亘って配置されている。図示した例では、第２方向Ｙに沿って奇数行目に位置する画素ＰＸは、方向Ｄ１に沿って延出している。また、第２方向Ｙに沿って偶数行目に位置する画素ＰＸは、方向Ｄ２に沿って延出している。なお、ここでの画素ＰＸとは、画素信号に応じて個別に制御することができる最小単位を示し、副画素と称する場合がある。また、カラー表示を実現するための最小単位を主画素ＭＰと称する場合がある。主画素ＭＰは、互いに異なる色を表示する複数の副画素ＰＸを備えて構成されるものである。一例では、主画素ＭＰは、副画素ＰＸとして、赤色を表示する赤画素、緑色を表示する緑画素、及び、青色を表示する青画素を備えている。また、主画素ＭＰは、白色を表示する白画素を備えていてもよい。  
一例では、１つのセンサ電極Ｒｘには、第１方向Ｘに沿って６０〜７０個の主画素ＭＰが配置され、第２方向に沿って６０〜７０個の主画素ＭＰが配置されている。
【００２２】
図４は、画素ＰＸの基本構成及び等価回路を示す図である。複数本の走査線Ｇ１、Ｇ２…は、走査線駆動回路ＧＤに接続されている。複数本の信号線Ｓ１、Ｓ２…は、信号線駆動回路ＳＤに接続されている。なお、走査線Ｇ及び信号線Ｓは、必ずしも直線的に延出していなくてもよく、それらの一部が屈曲していてもよい。例えば、信号線Ｓは、その一部が屈曲していたとしても、第２方向Ｙに延出しているものとする。
【００２３】
共通電極ＣＥは、センサブロックＢ毎にそれぞれ設けられている。共通電極ＣＥは、コモン電圧（Ｖｃｏｍ）の電圧供給部ＣＤに接続され、複数の画素ＰＸに亘って配置されている。また、共通電極ＣＥは、それぞれ上記の通りタッチコントローラＴＣにも接続され、センサ電極Ｒｘとしても機能する。
【００２４】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。
【００２５】
図５は、画素レイアウトの一例を示す平面図である。走査線Ｇ１乃至Ｇ３は、それぞれ第１方向Ｘに沿って直線的に延出し、第２方向Ｙに間隔を置いて並んでいる。信号線Ｓ１乃至Ｓ７は、それぞれ概ね第２方向Ｙに沿って延出し、第１方向Ｘに間隔をおいて並んでいる。
【００２６】
走査線Ｇ１及びＧ２の間には、赤画素ＰＲ１、緑画素ＰＧ１、青画素ＰＢ１、赤画素ＰＲ１、緑画素ＰＧ１、及び、白画素ＰＷ１が第１方向Ｘに沿ってこの順に並んでいる。  
走査線Ｇ１及びＧ２の間において、信号線Ｓ１乃至Ｓ３は等しい間隔Ｗ１で配置され、信号線Ｓ４乃至Ｓ７は等しい間隔Ｗ１で配置され、信号線Ｓ３及びＳ４の間隔Ｗ２は間隔Ｗ１より大きい。青画素ＰＢ１は、信号線Ｓ３及びＳ４の間に位置している。なお、間隔Ｗ１及びＷ２は、いずれも第１方向Ｘに沿った長さである。
【００２７】
赤画素ＰＲ１及び緑画素ＰＧ１には、それぞれ同一形状の画素電極ＰＥ１１が配置され、青画素ＰＢ１には、画素電極ＰＥ１１より大きな画素電極ＰＥ１２が配置され、白画素ＰＷ１には、画素電極ＰＥ１１より小さな画素電極ＰＥ１３が配置されている。第１方向Ｘに沿った長さＬｘについて、画素電極ＰＥ１１及びＰＥ１３は等しい長さＬｘ１を有し、画素電極ＰＥ１２は長さＬｘ１より長い長さＬｘ２を有している。第２方向Ｙに沿った長さＬｙについて、画素電極ＰＥ１１は長さＬｙ１を有し、画素電極ＰＥ１２は長さＬｙ１より長い長さＬｙ２を有し、画素電極ＰＥ１３は長さＬｙ１より短い長さＬｙ３を有している。画素電極ＰＥ１１及びＰＥ１３は、走査線Ｇ１及びＧ２の間に位置している。画素電極ＰＥ１２は、走査線Ｇ１及びＧ２の間に位置するとともに、走査線Ｇ２と交差している。
【００２８】
画素電極ＰＥ１１乃至ＰＥ１３は、それぞれ方向Ｄ１に沿って延出した帯電極Ｐａ１乃至Ｐａ３を有している。図示した例では、帯電極Ｐａ１及びＰａ３は２本であり、帯電極Ｐａ２は３本である。帯電極Ｐａ１乃至Ｐａ３は、走査線Ｇ１及びＧ２の間に位置している。方向Ｄ１に沿った長さＬｄについて、帯電極Ｐａ１は長さＬｄ１を有し、帯電極Ｐａ２は長さＬｄ１より長い長さＬｄ２を有し、帯電極Ｐａ３は長さＬｄ１より短い長さＬｄ３を有している。
【００２９】
走査線Ｇ１及びＧ２の間には、赤画素ＰＲ２、緑画素ＰＧ２、白画素ＰＷ２、赤画素ＰＲ２、緑画素ＰＧ２、及び、青画素ＰＢ２が第１方向Ｘに沿ってこの順に並んでいる。赤画素ＰＲ１及びＰＲ２、緑画素ＰＧ１及びＰＧ２、青画素ＰＢ１及び白画素ＰＷ２、及び、白画素ＰＷ１及び青画素ＰＢ２は、それぞれ第２方向Ｙに並んでいる。  
走査線Ｇ２及びＧ３の間において、信号線Ｓ１乃至Ｓ６は等しい間隔Ｗ１で配置され、信号線Ｓ６及びＳ７の間隔Ｗ２は間隔Ｗ１より大きい。青画素ＰＢ２は、信号線Ｓ６及びＳ７の間に位置している。
【００３０】
詳述しないが、赤画素ＰＲ２及び緑画素ＰＧ２には、それぞれ同一形状の画素電極ＰＥ２１が配置され、青画素ＰＢ２には、画素電極ＰＥ２１より大きな画素電極ＰＥ２２が配置され、白画素ＰＷ２には、画素電極ＰＥ２１より小さな画素電極ＰＥ２３が配置されている。画素電極ＰＥ２１乃至ＰＥ２３は、それぞれ方向Ｄ２に沿って延出した帯電極Ｐｂ１乃至Ｐｂ３を有している。画素電極ＰＥ２１乃至ＰＥ２３は、それぞれ画素電極ＰＥ１１乃至ＰＥ１３と同様の形状を有している。なお、帯電極Ｐｂ３の第１方向Ｘに沿った幅は、帯電極Ｐｂ１の第１方向Ｘに沿った幅よりも大きい。また、帯電極Ｐｂ２の第１方向Ｘに沿った幅は、帯電極Ｐｂ１の第１方向Ｘに沿った幅よりも小さい。
【００３１】
図６は、図５に示した画素レイアウトに対応した遮光層ＢＭを示す平面図である。遮光層ＢＭは、格子状に形成され、平面視で、走査線Ｇ１乃至Ｇ３及び信号線Ｓ１乃至Ｓ７とそれぞれ重畳している。このような遮光層ＢＭは、赤画素ＰＲ１及びＰＲ２、緑画素ＰＧ１及びＰＧ２、青画素ＰＢ１及びＰＢ２、及び、白画素ＰＷ１及びＰＷ２をそれぞれ囲んでいる。遮光層ＢＭは、図１に示した非表示部ＮＤＡの遮光部ＬＳと同じ遮光性の材料で形成され、非表示部ＮＤＡにて遮光層ＬＳと接続される。
【００３２】
信号線Ｓ５は、赤画素ＰＲ１と緑画素ＰＧ１との間、及び、赤画素ＰＲ２と緑画素ＰＧ２との間に位置している。メインスペーサＭＳＰ及びサブスペーサＳＳＰは、いずれも信号線Ｓ５と重畳している。メインスペーサＭＳＰとは、第１基板ＳＵＢ１と第２基板ＳＵＢ２とのセルギャップを形成するものであり、サブスペーサＳＳＰとは、メインスペーサＭＳＰの高さより低い高さを有するものである。
【００３３】
遮光層ＢＭは、サブスペーサＳＳＰの周囲において、サブスペーサＳＳＰと略同心円状に拡張されている。また、遮光層ＢＭは、メインスペーサＭＳＰの周囲においても、メインスペーサＭＳＰと略同心円状に拡張されている。  
赤画素ＰＲ１及びＰＲ２には赤色のカラーフィルタＣＦＲが配置され、緑画素ＰＧ１及びＰＧ２には緑色のカラーフィルタＣＦＧが配置され、青画素ＰＢ１及びＰＢ２には青色のカラーフィルタＣＦＢが配置されている。
【００３４】
図７は、表示パネルＰＮＬの構成を示す断面図である。メインスペーサＭＳＰ及びサブスペーサＳＳＰは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に位置している。メインスペーサＭＳＰは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２に接触し、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間のセルギャップを保持している。サブスペーサＳＳＰは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２のいずれか一方と接触し、他方から離間している。図示した例では、サブスペーサＳＳＰは、第１基板ＳＵＢ１から離間し第２基板ＳＵＢ２に接触している。なお、メインスペーサＭＳＰ及びサブスペーサＳＳＰは図示したように第２基板ＳＵＢ２に設けられる例に限らず、第１基板ＳＵＢ１に設けられてもよいし、メインスペーサＭＳＰ及びサブスペーサＳＳＰが別々の基板に設けられてもよい。あるいは、サブスペーサＳＳＰは省略してもよい。シールＳＥは、非表示部ＮＤＡに配置され、セルギャップが形成された状態で第１基板ＳＵＢ１と第２基板ＳＵＢ２とを貼り合わせている。液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持されている。
【００３５】
図８は、図５に示した画素の一例を示す平面図である。ここでは、図５に示した走査線Ｇ１及びＧ２と信号線Ｓ５及びＳ６とで囲まれた緑画素ＰＧ１に着目して、主要部について説明する。
【００３６】
スイッチング素子ＳＷは、走査線Ｇ２及び信号線Ｓ６と電気的に接続されている。図示した例のスイッチング素子ＳＷは、ダブルゲート構造を有している。スイッチング素子ＳＷは、半導体層ＳＣと、ドレイン電極ＤＥと、を備えている。なお、スイッチング素子ＳＷにおいて、ドレイン電極ＤＥはソース電極と称される場合がある。半導体層ＳＣは、その一部分が信号線Ｓ６と重なるように配置され、他の部分が信号線Ｓ５及びＳ６の間に延出し、略Ｕ字状に形成されている。半導体層ＳＣは、信号線Ｓ６と重なる領域、及び、信号線Ｓ５及びＳ６の間において、それぞれ走査線Ｇ２と交差している。走査線Ｇ２において、半導体層ＳＣと重畳する領域がそれぞれゲート電極ＧＥ１及びＧＥ２として機能する。半導体層ＳＣは、その一端部ＳＣＡにおいてコンタクトホールＣＨ１を通じて信号線Ｓ６と電気的に接続され、また、その他端部ＳＣＢにおいてコンタクトホールＣＨ２を通じてドレイン電極ＤＥと電気的に接続されている。ドレイン電極ＤＥは、島状に形成され、信号線Ｓ５及びＳ６の間に配置されている。
【００３７】
画素電極ＰＥ１１は、複数の帯電極Ｐａ１と一体の基部ＢＳを備えている。基部ＢＳは、ドレイン電極ＤＥと重畳している。基部ＢＳは、ドレイン電極ＤＥと電気的に接続される。画素電極ＰＥ１１とスイッチング素子ＳＷとを接続する接続部については後述する。
【００３８】
図９は、図８に示したＡ−Ｂ線に沿った第１基板ＳＵＢ１の断面図である。  
第１基板ＳＵＢ１は、絶縁基板１０、絶縁膜１１乃至１６、半導体層ＳＣ、走査線Ｇ２、信号線Ｓ６、金属配線ＭＬ６、共通電極ＣＥ、配向膜ＡＬ１などを備えている。
【００３９】
絶縁基板１０は、ガラス基板や可撓性の樹脂基板などの光透過性を有する基板である。絶縁膜１１は、絶縁基板１０の上に位置している。半導体層ＳＣは、絶縁膜１１の上に位置し、絶縁膜１２によって覆われている。半導体層ＳＣは、例えば、多結晶シリコンによって形成されているが、アモルファスシリコンや酸化物半導体によって形成されていてもよい。
【００４０】
走査線Ｇ２の一部であるゲート電極ＧＥ１は、絶縁膜１２の上に位置し、絶縁膜１３によって覆われている。なお、図示しない他の走査線も、走査線Ｇ２と同一層に位置している。走査線Ｇ２は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、走査線Ｇ２は、モリブデン−タングステン合金によって形成されている。
【００４１】
信号線Ｓ６は、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。なお、図示しない他の信号線も、信号線Ｓ６と同一層に位置している。信号線Ｓ６は、上記の金属材料や、上記の金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、信号線Ｓ６は、チタン（Ｔｉ）を含む第１層Ｌ１１、アルミニウム（Ａｌ）を含む第２層Ｌ１２、及び、チタン（Ｔｉ）を含む第３層Ｌ１３がこの順に積層された積層体である。信号線Ｓ６は、絶縁膜１２及び１３を貫通するコンタクトホールＣＨ１を通じて半導体層ＳＣにコンタクトしている。
【００４２】
金属配線ＭＬ６は、絶縁膜１４の上に位置し、絶縁膜１５によって覆われている。金属配線ＭＬ６は、上記の金属材料や、上記の金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、金属配線ＭＬ６は、チタン（Ｔｉ）を含む第４層Ｌ２１、アルミニウム（Ａｌ）を含む第５層Ｌ２２、及び、チタン（Ｔｉ）を含む第６層Ｌ２３がこの順に積層された積層体、あるいは、モリブデン（Ｍｏ）を含む第４層Ｌ２１、アルミニウム（Ａｌ）を含む第５層Ｌ２２、及び、モリブデン（Ｍｏ）を含む第６層Ｌ２３がこの順に積層された積層体である。
【００４３】
共通電極ＣＥは、絶縁膜１５の上に位置し、絶縁膜１６によって覆われている。共通電極ＣＥは、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成された透明電極である。共通電極ＣＥは、絶縁膜１５を貫通するコンタクトホールＣＨ３を通じて金属配線ＭＬ６にコンタクトしている。配向膜ＡＬ１は、絶縁膜１６の上に位置している。
【００４４】
絶縁膜１１乃至１３、及び、絶縁膜１６は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの無機絶縁材料によって形成された無機絶縁膜であり、単層構造であってもよいし、多層構造であってもよい。絶縁膜１４及び１５は、例えば、アクリル樹脂などの有機絶縁材料によって形成された有機絶縁膜である。なお、絶縁膜１５は、無機絶縁膜であってもよい。
【００４５】
上記の通り、共通電極ＣＥはセンサ電極Ｒｘとしても機能し、金属配線ＭＬ６はセンサ電極Ｒｘと電気的に接続されるセンサ配線Ｌやダミー配線Ｄとしても機能する。
【００４６】
図１０は、図８に示したＣ−Ｄ線に沿った表示パネルＰＮＬの断面図である。図示した例は、横電界を利用する表示モードの一つであるＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードが適用された例に相当する。
【００４７】
第１基板ＳＵＢ１において、信号線Ｓ５及びＳ６は、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。金属配線ＭＬ５及びＭＬ６は、それぞれ信号線Ｓ５及びＳ６の直上に位置している。画素電極ＰＥ１１は、絶縁膜１６の上に位置し、配向膜ＡＬ１によって覆われている。画素電極ＰＥ１１は、ＩＴＯやＩＺＯなどの透明な導電材料によって形成された透明電極である。
【００４８】
第２基板ＳＵＢ２は、絶縁基板２０、遮光層ＢＭ、カラーフィルタＣＦＧ、オーバーコート層ＯＣ、配向膜ＡＬ２などを備えている。
【００４９】
絶縁基板２０は、絶縁基板１０と同様に、ガラス基板や樹脂基板などの光透過性を有する基板である。遮光層ＢＭ及びカラーフィルタＣＦＧは、絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。カラーフィルタＣＦＧは、画素電極ＰＥ１１と対向する位置に配置され、その一部が遮光層ＢＭに重なっている。オーバーコート層ＯＣは、カラーフィルタＣＦＧを覆っている。オーバーコート層ＯＣは、透明な樹脂によって形成されている。他のカラーフィルタＣＦＲ及びＣＦＢも、カラーフィルタＣＦＧと同様に、それぞれ画素電極ＰＥと対向する位置に配置され、オーバーコート層ＯＣによって覆われている。配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。配向膜ＡＬ１及びＡＬ２は、例えば、水平配向性を呈する材料によって形成されている。
【００５０】
上述した第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、配向膜ＡＬ１及びＡＬ２が対向するように配置されている。図示しないが、上記のメインスペーサＭＳＰ及びサブスペーサＳＳＰは、樹脂材料によって形成され、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に配置されている。メインスペーサＭＳＰは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に所定のセルギャップを形成する。セルギャップは、例えば２〜５μｍである。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、所定のセルギャップが形成された状態でシール材によって接着されている。
【００５１】
液晶層ＬＣは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に位置し、配向膜ＡＬ１と配向膜ＡＬ２との間に保持されている。液晶層ＬＣは、液晶分子ＬＭを備えている。液晶層ＬＣは、ポジ型（誘電率異方性が正）の液晶材料、あるいは、ネガ型（誘電率異方性が負）の液晶材料によって構成されている。
【００５２】
偏光板ＰＬ１を含む光学素子ＯＤ１は、絶縁基板１０に接着されている。偏光板ＰＬ２を含む光学素子ＯＤ２は、絶縁基板２０に接着されている。なお、光学素子ＯＤ１及びＯＤ２は、必要に応じて位相差板、散乱層、反射防止層などを備えていてもよい。
【００５３】
このような表示パネルＰＮＬにおいては、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていないオフ状態において、液晶分子ＬＭは、配向膜ＡＬ１及びＡＬ２の間で所定の方向に初期配向している。このようなオフ状態では、照明装置ＩＬから表示パネルＰＮＬに向けて照射された光は、光学素子ＯＤ１及びＯＤ２によって吸収され、暗表示となる。一方、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されたオン状態においては、液晶分子ＬＭは、電界により初期配向方向とは異なる方向に配向し、その配向方向は電界によって制御される。このようなオン状態では、照明装置ＩＬからの光の一部は、光学素子ＯＤ１及びＯＤ２を透過し、明表示となる。
【００５４】
図１１は、第１方向Ｘに並んだ青画素ＰＢ１、赤画素ＰＲ１、緑画素ＰＧ１の一例を示す平面図である。ここでは、説明上、青画素ＰＢ１、赤画素ＰＲ１、及び、緑画素ＰＧ１にそれぞれ配置される画素電極及びドレイン電極について参照符号を変えて区別する。
【００５５】
青画素ＰＢ１は、画素電極ＰＥ１と、ドレイン電極ＤＥ１と、第１接続電極ＢＥ１と、第２接続電極ＲＥ１とを備えている。第１接続電極ＢＥ１及び第２接続電極ＲＥ１は、基部ＢＳ１及びドレイン電極ＤＥ１と重畳し、画素電極ＰＥ１とドレイン電極ＤＥ１とを電気的に接続する接続部ＣＮ１を構成している。ドレイン電極ＤＥ１、基部ＢＳ１、及び、接続部ＣＮ１は、走査線Ｇ２及びＧ３の間に位置している。  
赤画素ＰＲ１も青画素ＰＢ１と同様に、画素電極ＰＥ２と、ドレイン電極ＤＥ２と、接続部ＣＮ２とを備え、接続部ＣＮ２は、第１接続電極ＢＥ２及び第２接続電極ＲＥ２によって構成されている。緑画素ＰＧ１も青画素ＰＢ１と同様に、画素電極ＰＥ３と、ドレイン電極ＤＥ３と、接続部ＣＮ３とを備え、接続部ＣＮ３は、第１接続電極ＢＥ３及び第２接続電極ＲＥ３によって構成されている。ドレイン電極ＤＥ２及びＤＥ３、基部ＢＳ２及びＢＳ３、及び、接続部ＣＮ２及びＣＮ３は、走査線Ｇ１及びＧ２の間に位置している。
【００５６】
接続部ＣＮ２及び接続部ＣＮ３は、第１方向Ｘに沿って同一直線上に並んでいる。接続部ＣＮ１は、接続部ＣＮ２及びＣＮ３とは同一直線上からずれた位置に配置されている。また、ドレイン電極ＤＥ２及びＤＥ３、第１方向Ｘに沿って同一直線上に並び、ドレイン電極ＤＥ１は、ドレイン電極ＤＥ２及びＤＥ３とは同一直線上からずれた位置に配置されている。
【００５７】
共通電極ＣＥ１は、青画素ＰＢ１、赤画素ＰＲ１、緑画素ＰＧ１に亘って配置されている。共通電極ＣＥ１は、青画素ＰＢ１において、走査線Ｇ２に近接する側に突出している。共通電極ＣＥ２は、共通電極ＣＥ１から離間している。共通電極ＣＥ２は、白画素ＰＷ２、赤画素ＰＲ２、緑画素ＰＧ２に亘って配置されている。共通電極ＣＥ２は、白画素ＰＷ２において、走査線Ｇ２から離間する側にくぼんでいる。図示した例では、共通電極ＣＥ１及びＣＥ２は、互いに電気的に絶縁されている。なお、後述するが、共通電極ＣＥ１及びＣＥ２は、ブリッジ部を介して互いに電気的に接続される場合もある。走査線Ｇ２、ドレイン電極ＤＥ１乃至ＤＥ３、接続部ＣＮ１乃至ＣＮ３、及び、基部ＢＳ１乃至ＢＳ３は、共通電極ＣＥ１及びＣＥ２の間に位置している。
【００５８】
ここで、信号線Ｓ５と、金属配線ＭＬ５及びＭＬ９と、共通電極ＣＥ１及びＣＥ２と、メインスペーサＭＳＰとの位置関係に着目する。  
信号線Ｓ５は、ドレイン電極ＤＥ２及びＤＥ３の間、あるいは、接続部ＣＮ２及びＣＮ３の間、あるいは、画素電極ＰＥ２及びＰＥ３の間に位置している。また、信号線Ｓ５は、共通電極ＣＥ１及びＣＥ２と重畳している。金属配線ＭＬ９は、信号線Ｓ５及び共通電極ＣＥ２と重畳している。金属配線ＭＬ５は、信号線Ｓ５及び共通電極ＣＥ１と重畳している。金属配線ＭＬ５は、第１間隙Ｖ１を挟んで金属配線ＭＬ９から離間している。金属配線ＭＬ９は、共通電極ＣＥ１と共通電極ＣＥ２との間に延出した延出部ＭＬ９０を有している。延出部ＭＬ９０は、平面視で走査線Ｇ２と交差し、ドレイン電極ＤＥ２及びＤＥ３の間、あるいは、接続部ＣＮ２及びＣＮ３の間、あるいは、基部ＢＳ２及びＢＳ３の間に位置している。金属配線ＭＬ９（あるいは延出部ＭＬ９０）の端部ＭＬ９Ｅは、信号線Ｓ５と重畳し、共通電極ＣＥ１及びＣＥ２の間に位置している。金属配線ＭＬ５の端部ＭＬ５Ｅは、端部ＭＬ９Ｅと第１間隙Ｖ１を挟んで対向し、信号線Ｓ５と重畳し、共通電極ＣＥ１と重畳している。端部ＭＬ９Ｅは、端部ＭＬ５Ｅよりも走査線Ｇ２に近接している。端部ＭＬ５Ｅは、端部ＭＬ９Ｅよりも走査線Ｇ１に近接している。信号線Ｓ５は、端部ＭＬ５Ｅ及びＭＬ９Ｅとの間において露出している。図示した例では、第１間隙Ｖ１において、信号線Ｓ５の一部は、共通電極ＣＥ１と重畳している。メインスペーサＭＳＰは、共通電極ＣＥ１と共通電極ＣＥ２との間に位置し、延出部ＭＬ９０と重畳している。また、メインスペーサＭＳＰは、ドレイン電極ＤＥ２及びＤＥ３の間、あるいは、接続部ＣＮ２及びＣＮ３の間、あるいは、基部ＢＳ２及びＢＳ３の間に位置している。図示した例では、メインスペーサＭＳＰは、基部ＢＳ２及びＢＳ３と、第２接続電極ＲＥ２及びＲＥ３と、にそれぞれ重畳している。
【００５９】
次に、信号線Ｓ４と、金属配線ＭＬ４及びＭＬ８と、共通電極ＣＥ１及びＣＥ２との位置関係に着目する。  
信号線Ｓ４は、ドレイン電極ＤＥ１及びＤＥ２の間、あるいは、接続部ＣＮ１及びＣＮ２の間、あるいは、画素電極ＰＥ１及びＰＥ２の間に位置している。また、信号線Ｓ４は、共通電極ＣＥ１及びＣＥ２と重畳している。金属配線ＭＬ８は、信号線Ｓ４及び共通電極ＣＥ２と重畳している。金属配線ＭＬ４は、信号線Ｓ４及び共通電極ＣＥ１と重畳している。金属配線ＭＬ４は、第２間隙Ｖ２を挟んで金属配線ＭＬ８から離間している。金属配線ＭＬ８の端部ＭＬ８Ｅは、信号線Ｓ４と重畳し、共通電極ＣＥ１及びＣＥ２の間に位置している。図示した例では、端部ＭＬ８Ｅは走査線Ｇ２と重畳し、端部ＭＬ８Ｅ及び基部ＢＳ１は第１方向Ｘに並んでいる。金属配線ＭＬ４の端部ＭＬ４Ｅは、信号線Ｓ４と重畳し、端部ＭＬ８Ｅと第２間隙Ｖ２を挟んで対向している。図示した例では、端部ＭＬ４Ｅは走査線Ｇ１及びＧ２の間に位置し、端部ＭＬ４Ｅ及び基部ＢＳ２は第１方向Ｘに並んでいる。端部ＭＬ８Ｅは、端部ＭＬ４Ｅよりも走査線Ｇ２に近接している。端部ＭＬ４Ｅは、端部ＭＬ８Ｅよりも走査線Ｇ１に近接している。信号線Ｓ４は、端部ＭＬ４Ｅ及びＭＬ８Ｅとの間において露出している。
【００６０】
第２間隙Ｖ２は、第１間隙Ｖ１よりも走査線Ｇ２に近接している。端部ＭＬ８Ｅは、端部ＭＬ９Ｅよりも走査線Ｇ２に近接している。また、端部ＭＬ４Ｅは、端部ＭＬ５Ｅよりも走査線Ｇ２に近接している。
【００６１】
同様に、信号線Ｓ３及びＳ６は、それぞれ共通電極ＣＥ１及びＣＥ２に重畳している。金属配線ＭＬ３及びＭＬ７は、信号線Ｓ３に重畳している。金属配線ＭＬ３は、第２間隙Ｖ２を挟んで金属配線ＭＬ７から離間している。金属配線ＭＬ６及びＭＬ１０は、信号線Ｓ６に重畳している。金属配線ＭＬ６は、第１間隙Ｖ１を挟んで金属配線ＭＬ１０から離間している。
【００６２】
ドレイン電極ＤＥ１乃至ＤＥ３は、信号線Ｓ３乃至Ｓ６と同一層に位置し、信号線Ｓ３乃至Ｓ６と同一材料によって形成されている。第１接続電極ＢＥ１乃至ＢＥ３は、金属配線ＭＬ３乃至ＭＬ１０と同一層に位置し、金属配線ＭＬ３乃至ＭＬ１０と同一材料によって形成されている。第２接続電極ＲＥ１乃至ＲＥ３は、共通電極ＣＥ１及びＣＥ２と同一層に位置し、共通電極ＣＥ１及びＣＥ２と同一材料によって形成されている。画素電極ＰＥ１は図５に示した画素電極ＰＥ１２に相当し、画素電極ＰＥ２及びＰＥ３はいずれも図５に示した画素電極ＰＥ１１に相当し、画素電極ＰＥ１は画素電極ＰＥ２及びＰＥ３よりも第２方向Ｙに沿って長い。
【００６３】
図１１に示した例において、信号線Ｓ５は第１信号線に相当し、信号線Ｓ４は第２信号線に相当し、走査線Ｇ１は第１走査線に相当し、走査線Ｇ２は第２走査線に相当し、走査線Ｇ３は第３走査線に相当し、金属配線ＭＬ９は第１金属配線に相当し、端部ＭＬ９Ｅは第１端部に相当し、金属配線ＭＬ５は第２金属配線に相当し、端部ＭＬ５Ｅは第２端部に相当し、金属配線ＭＬ８は第３金属配線に相当し、金属配線ＭＬ４は第４金属配線に相当し、共通電極ＣＥ２は第１共通電極に相当し、共通電極ＣＥ１は第２共通電極に相当し、ドレイン電極ＤＥ２は第１ドレイン電極に相当し、ドレイン電極ＤＥ３は第２ドレイン電極に相当し、ドレイン電極ＤＥ１は第３ドレイン電極に相当し、画素電極ＰＥ２は第１画素電極に相当し、画素電極ＰＥ３は第２画素電極に相当し、画素電極ＰＥ１は第３画素電極に相当する。
【００６４】
図１２は、図１１に示したＥ−Ｆ線に沿った表示パネルＰＮＬの断面図である。なお、絶縁膜１１と絶縁膜１２との間に位置する半導体層の図示は省略している。
【００６５】
信号線Ｓ４乃至Ｓ６、ドレイン電極ＤＥ２及びＤＥ３は、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。絶縁膜１４は、ドレイン電極ＤＥ２及びＤＥ３までそれぞれ貫通した貫通孔ＣＨ２１及びＣＨ３１を有している。
【００６６】
金属配線ＭＬ９及びＭＬ１０、第１接続電極ＢＥ２及びＢＥ３は、絶縁膜１４の上に位置し、絶縁膜１５によって覆われている。第１接続電極ＢＥ２は、貫通孔ＣＨ２１においてドレイン電極ＤＥ２に接している。同様に、第１接続電極ＢＥ３は、貫通孔ＣＨ３１においてドレイン電極ＤＥ３に接している。金属配線ＭＬ９は信号線Ｓ５の直上に位置し、金属配線ＭＬ１０は信号線Ｓ６の直上に位置している。図示した断面において、信号線Ｓ４の直上には、いずれの金属配線も配置されず、図１１に示した第２間隙Ｖ２が位置している。
【００６７】
絶縁膜１５は、第１接続電極ＢＥ２及びＢＥ３までそれぞれ貫通した貫通孔ＣＨ２２及びＣＨ３２を有している。第１接続電極ＢＥ２と金属配線ＭＬ９との間、第１接続電極ＢＥ３と金属配線ＭＬ９との間においては、絶縁膜１５は、絶縁膜１４に接している。また、信号線Ｓ４の直上（第２間隙Ｖ２）においても、絶縁膜１５は、絶縁膜１４に接している。
【００６８】
第２接続電極ＲＥ２及びＲＥ３は、絶縁膜１５の上に位置し、絶縁膜１６によって覆われている。第２接続電極ＲＥ２は、貫通孔ＣＨ２２において第１接続電極ＢＥ２に接している。同様に、第２接続電極ＲＥ３は、貫通孔ＣＨ３２において第１接続電極ＢＥ３に接している。図示した例では、第２接続電極ＲＥ２は、図の右側あるいは信号線Ｓ５及び金属配線ＭＬ９に近接する側に片寄っている。同様に、第２接続電極ＲＥ３は、図の左側あるいは信号線Ｓ５及び金属配線ＭＬ９に近接する側に片寄っている。
【００６９】
絶縁膜１６は、第２接続電極ＲＥ２及びＲＥ３までそれぞれ貫通した貫通孔ＣＨ２３及びＣＨ３３を有している。貫通孔ＣＨ２３は貫通孔ＣＨ２２に対して図の右側に片寄り、貫通孔ＣＨ３３は貫通孔ＣＨ３２に対して図の左側に片寄っている。第２接続電極ＲＥ２及びＲＥ３の間において、絶縁膜１６は、絶縁膜１５に接している。
【００７０】
画素電極ＰＥ２の基部ＢＳ２は、絶縁膜１６の上に位置し、配向膜ＡＬ１によって覆われている。画素電極ＰＥ２は、貫通孔ＣＨ２３おいて第２接続電極ＲＥ２に接している。同様に、画素電極ＰＥ３は、貫通孔ＣＨ３３において第２接続電極ＲＥ３に接している。なお、画素電極ＰＥ２及びＰＥ３は、それぞれ第１接続電極ＢＥ２及びＢＥ３と互いに電気的に接続されていればよく、第２接続電極ＲＥ２及びＲＥ３が省略されてもよい。
【００７１】
図１２に示した例において、貫通孔ＣＨ２１が第１貫通孔に相当し、絶縁膜１４が第１絶縁膜に相当し、貫通孔ＣＨ２２が第２貫通孔に相当し、絶縁膜１５が第２絶縁膜に相当し、貫通孔ＣＨ２３が第３貫通孔に相当し、絶縁膜１６が第３絶縁膜に相当する。
【００７２】
メインスペーサＭＳＰは、信号線Ｓ５及び金属配線ＭＬ９（延出部ＭＬ９０）の直上に位置し、配向膜ＡＬ１に接触している。第１基板ＳＵＢ１は、第２基板ＳＵＢ２と対向する上面ＳＵＢ１Ａを有している。ここでは、上面ＳＵＢ１Ａは配向膜ＡＬ１の上面に相当する。絶縁基板１０は、第２基板ＳＵＢ２と対向する上面１０Ａを有している。第１基板ＳＵＢ１は、金属配線ＭＬ９及び信号線Ｓ５と重畳する位置において、厚さＴ１０を有している。また、第１基板ＳＵＢ１は、信号線Ｓ４と重畳する位置において、厚さＴ２０を有している。厚さＴ１０及びＴ２０は、第３方向Ｚに沿った、上面１０Ａから上面ＳＵＢ１Ａまでの長さに相当する。金属配線ＭＬ９は、第３方向Ｚに沿って、厚さＴ３０を有している。一例として、厚さＴ３０は３００ｎｍである。上面ＳＵＢ１Ａは、金属配線ＭＬ９及び信号線Ｓ５に重畳する位置において、信号線Ｓ４と重畳する位置より第２基板ＳＵＢ２側に突出している。つまり、厚さＴ３０の影響を受け、厚さＴ１０は厚さＴ２０より厚い。メインスペーサＭＳＰは、上面ＳＵＢ１Ａのうち、金属配線ＭＬ９及び信号線Ｓ５と重畳する位置に接する。金属配線ＭＬ９（延出部ＭＬ９０）とメインスペーサＭＳＰとの間では、絶縁膜１５及び１６は、互いに接している。
【００７３】
図１３は、金属配線と、メインスペーサとの位置関係を説明するためのレイアウトの一例を示す平面図である。ここでは、第１基板ＳＵＢ１のうち、金属配線ＭＬ１１乃至ＭＬ２２、共通電極ＣＥ１１乃至ＣＥ１８、第１接続電極ＢＥ、及び、第２接続電極ＲＥのみを図示し、また、メインスペーサＭＳＰが接する位置は点線で示している。  
図１３は、例えば、図２に示した４つのセンサブロックＢ１、Ｂ２、Ｂ３、Ｂ４が互いに隣接する領域を拡大して示すものである。すなわち、図２に示したように、センサブロックＢ１及びＢ２は第２方向Ｙに隣接し、センサブロックＢ３及びＢ４は第２方向Ｙに隣接し、センサブロックＢ１及びＢ３は第１方向Ｘに隣接し、センサブロックＢ３及びＢ４は第１方向Ｙに隣接している。共通電極ＣＥ１１はセンサブロックＢ１に設けられ、共通電極ＣＥ１２乃至ＣＥ１４は互いに電気的に接続されてセンサブロックＢ２に設けられ、共通電極ＣＥ１５はセンサブロックＢ３に設けられ、共通電極ＣＥ１６乃至ＣＥ１８は互いに電気的に接続されてセンサブロックＢ４に設けられている。  
スリットＳＬ１は、共通電極ＣＥ１１及びＣＥ１２の間に設けられ、センサブロックＢ１及びＢ２を区画している。また、スリットＳＬ１は、共通電極ＣＥ１５及びＣＥ１６の間に設けられ、センサブロックＢ３及びＢ４を区画している。スリットＳＬ２は、共通電極ＣＥ１１及びＣＥ１５の間に設けられ、センサブロックＢ１及びＢ３を区画している。また、スリットＳＬ２は、共通電極ＣＥ１２及びＣＥ１６の間、共通電極ＣＥ１３及びＣＥ１７の間、共通電極ＣＥ１４及びＣＥ１８の間にそれぞれ設けられ、センサブロックＢ２及びＢ４を区画している。金属配線ＭＬ１６及びＭＬ２２は、スリットＳＬ２に重畳している。
【００７４】
図１３において、例えば共通電極ＣＥ１１乃至ＣＥ１４には、それぞれダミースリットＤＳＬが形成されている。金属配線ＭＬ１９は、ダミースリットＤＳＬに重畳している。共通電極ＣＥ１２においては、ダミースリットＤＳＬは、青画素ＰＢ１と赤画素ＰＲ１との境界に沿って形成されている。なお、ダミースリットＤＳＬは、共通電極ＣＥ１２を、青画素ＰＢ１の側と赤画素ＰＲ１の側とに電気的に分離するものではない。つまり、共通電極ＣＥ１２については、青画素ＰＢ１の側と赤画素ＰＲ１の側とは、ダミースリットが形成されていない領域にて電気的に接続されている。このダミースリットＤＳＬは、共通電極ＣＥ１１、ＣＥ１３、ＣＥ１４についても同様の構造である。このダミースリットＤＳＬが形成されることで、図中の左右に隣接するセンサブロックＢ間のスリット１２が表示装置全体で見た時に目立たなくすることができる。
【００７５】
金属配線ＭＬ１７乃至ＭＬ２０は、共通電極ＣＥ１及びＣＥ２の間に延出している。メインスペーサＭＳＰ１１は、金属配線ＭＬ１１及びＭＬ１７の間隙付近に位置しているが、共通電極ＣＥ１１及びＣＥ１２の間において金属配線ＭＬ１７と重畳している。また、メインスペーサＭＳＰ１２は、共通電極ＣＥ１３及びＣＥ１４の間において、金属配線ＭＬ１７が連続して形成された部分と重畳している。同様に、メインスペーサＭＳＰ１３及びＭＳＰ１４は、いずれも金属配線ＭＬ２０と重畳している。これらのメインスペーサＭＳＰ１１乃至ＭＳＰ１４が重畳する位置では、いずれも図１２に示したような断面構造となる。  
なお、図中において、金属配線ＭＬ１８と重畳する位置において、共通電極ＣＥ１２及びＣＥ１３を接続するブリッジ部ＢＲ１１が設けられ、また、共通電極ＣＥ１３及びＣＥ１４を接続するブリッジ部ＢＲ１２が設けられている。これらのブリッジ部ＢＲ１１及びＢＲ１２は、共通電極ＣＥ１２乃至ＣＥ１４と一体的に形成されている。ブリッジ部ＢＲ１１及びＢＲ１２は、例えば、緑画素ＰＧと青画素ＰＢとの間、あるいは、緑画素ＰＧと白画素ＰＷとの間に位置している。図示した例では、メインスペーサＭＳＰは、いずれのブリッジ部とも重畳しない。
【００７６】
ブリッジ部ＢＲ１１に着目すると、ブリッジ部ＢＲ１１は、第２接続電極ＲＥ１２及びＲＥ１３の間に位置している。第２接続電極ＲＥ１２及びＲＥ１３は、互いに離間する側にずれている。このようなレイアウトによれば、共通電極ＣＥ１２及びＣＥ１３、及び、ブリッジ部ＢＲ１１は、第２接続電極ＲＥ１２及びＲＥ１３と同一層に位置するものであるが、第２接続電極ＲＥ１２及びＲＥ１３が互いに離間する側にずれているため、ブリッジ部ＢＲ１１とのショートを抑制することができる。
【００７７】
本実施形態によれば、メインスペーサＭＳＰと接する位置において、第１基板ＳＵＢ１は、絶縁基板１０、絶縁膜１１乃至１６、配向膜ＡＬ１、信号線Ｓ、金属配線ＭＬを有し、厚さＴ１０を有している。つまり、各種配線のレイアウトあるいは画素のレイアウトにかかわらず、各メインスペーサＭＳＰと接する位置において、第１基板ＳＵＢ１の断面構造を同一化することにより、第１基板ＳＵＢ１が略一定の厚さを有することになる。したがって、第１基板ＳＵＢ１と第２基板ＳＵＢ２とのセルギャップの均一性を向上することができる。これにより、表示装置ＤＳＰの表示品位の低下を抑制することができる。
【００７８】
また、メインスペーサＭＳＰと金属配線ＭＬ９との間には、有機絶縁膜である絶縁膜１５が介在しているため、表示パネルＰＮＬを押圧する力がメインスペーサＭＳＰを介して第１基板ＳＵＢ１に加わったとしても、金属配線ＭＬへのダメージを軽減することができる。
【００７９】
図１４は、図１１のメインスペーサＭＳＰに対応した遮光層ＢＭを示す平面図である。なお、ここでは、走査線Ｇ１及びＧ３、接続部ＣＮ１乃至ＣＮ３、共通電極ＣＥ１及びＣＥ２の図示を省略している。
【００８０】
図示した例では、端部ＭＬ３Ｅ及び端部ＭＬ４Ｅは、第１方向Ｘに沿って同一直線上に位置している。また、端部ＭＬ５Ｅ及び端部ＭＬ６Ｅは、第１方向Ｘに沿って同一直線上に位置している。端部ＭＬ３Ｅ及び端部ＭＬ４Ｅは、端部ＭＬ５Ｅと端部ＭＬ６Ｅとを結ぶ直線から、走査線Ｇ２側にずれている。同様に、端部ＭＬ７Ｅ及び端部ＭＬ８Ｅは、第１方向Ｘに沿って同一直線上に位置している。また、端部ＭＬ９Ｅ及び端部ＭＬ１０Ｅは、第１方向Ｘに沿って同一直線上に位置している。端部ＭＬ７Ｅ及び端部ＭＬ８Ｅは、端部ＭＬ９Ｅと端部ＭＬ１０Ｅとを結ぶ直線から、走査線Ｇ２側にずれている。
【００８１】
遮光層ＢＭは、第１間隙Ｖ１及び第２間隙Ｖ２と重畳している。あるいは、遮光層ＢＭは、端部ＭＬ３Ｅ乃至端部ＭＬ１０Ｅのいずれとも重畳している。遮光層ＢＭは、第１方向Ｘに沿って延出した辺ＢＭ１Ｅ及びＢＭ３Ｅを有している。辺ＢＭ１Ｅは信号線Ｓ３と信号線Ｓ４との間に位置し、辺ＢＭ３Ｅは信号線Ｓ５と信号線Ｓ６との間に位置し、辺ＢＭ１Ｅは辺ＢＭ３Ｅよりも走査線Ｇ２に近接している。遮光層ＢＭは、辺ＢＭ１Ｅ及びＢＭ３Ｅの間において、メインスペーサＭＳＰと重畳する位置から、赤画素ＰＲ１及び緑画素ＰＧ１に亘って拡張されている。端部ＭＬ３Ｅ及びＭＬ４Ｅは、第２方向Ｙにおいて、辺ＢＭ１Ｅよりも、走査線Ｇ２側あるいは白画素ＰＷ２側に位置している。端部ＭＬ５Ｅ及びＭＬ６Ｅは、第２方向Ｙにおいて、辺ＢＭ３Ｅよりも、走査線Ｇ２側あるいは緑画素ＰＧ１側に位置している。
【００８２】
本実施形態によれば、第１間隙Ｖ１と画素電極ＰＥ２及びＰＥ３とが隣接する領域、及び、第２間隙Ｖ２と画素電極ＰＥ１とが隣接する領域は、遮光層ＢＭによって遮光される。このため、第１間隙Ｖ１において信号線Ｓ５と画素電極ＰＥ２及びＰＥ３との間、及び、第２間隙Ｖ２において信号線Ｓ４と画素電極ＰＥ１との間で液晶分子ＬＭを誤動作させる不所望電界が生じたとしても、これらの領域は表示に寄与しないため、表示品位の低下を抑制することができる。
【００８３】
図１５は、図２に示したタッチセンサＴＳの一部を拡大した平面図である。ここでは、図２に示したタッチセンサＴＳのうち、センサ電極Ｒｘ１及びＲｘ２と、センサ配線Ｌ１及びＬ２と、タッチコントローラＴＣとを図示している。
【００８４】
センサ電極Ｒｘ１及びＲｘ２は、間隔をおいて第２方向Ｙに並んでいる。センサ配線Ｌ１は、センサ電極Ｒｘ１及びＲｘ２と重畳し、センサ電極Ｒｘ１とセンサ電極Ｒｘ２との間に延出している。センサ配線Ｌ１は、センサ電極Ｒｘ１と電気的に接続している。センサ配線Ｌ２は、センサ電極ＲＸ２と重畳し、センサ電極Ｒｘ２と電気的に接続している。センサ配線Ｌ２は、センサ電極Ｒｘ１とセンサ電極Ｒｘ２との間に延出しているが、センサ電極Ｒｘ１とは重畳していない。  
第１メインスペーサＭＳＰ１は、センサ電極Ｒｘ１とセンサ電極Ｒｘ２との間において、センサ配線Ｌ１と重畳している。第２メインスペーサＭＳＰは、センサ電極Ｒｘ１とセンサ電極Ｒｘ２との間において、センサ配線Ｌ２と重畳している。図示した例では、メインスペーサＭＳＰ１及びメインスペーサＭＳＰ２は、第１方向Ｘに並んでいる。
【００８５】
センサ配線Ｌ１及びＬ２は、タッチコントローラＴＣに接続されている。センサ電極Ｒｘ２は、センサ電極Ｒｘ１よりもタッチコントローラＴＣに近接している。  
図１５に示した例において、センサ電極Ｒｘ１が第１センサ電極に相当し、センサ電極Ｒｘ２が第２センサ電極に相当し、センサ配線Ｌ１が第１センサ配線に相当し、センサ配線Ｌ２が第２センサ配線に相当する。
【００８６】
このようなタッチセンサＴＳにおいて、センサ電極Ｒｘ２と電気的に接続されるセンサ配線Ｌ２について、第２メインスペーサＭＳＰ２と重畳させるために、センサ電極Ｒｘ１及びＲｘ２の間に延出させている。したがって、第１メインスペーサＭＳＰ１及び第２メインスペーサＭＳＰ２とそれぞれ接する下地の断面構造を同一化することができ、タッチセンサＴＳを内蔵する電子機器におけるセルギャップの均一性を向上することができる。
【００８７】
以上説明したように、本実施形態によれば、表示品位の低下を抑制できる表示装置を提供することができる。
【００８８】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。  
例えば、本実施形態においては、赤画素、緑画素、及び、白画素のそれぞれの画素幅が同一であるが、これらの画素幅が異なっていてもよい。また、本実施形態においては、赤画素、緑画素、及び、白画素のそれぞれの画素電極が同一形状を有しているが、これらの画素電極の形状が異なっていてもよい。
【符号の説明】
【００８９】
ＤＳＰ…表示装置  ＰＮＬ…表示パネル  ＣＥ…共通電極  Ｇ…走査線  Ｓ…信号線
Ｌ…センサ配線  ＭＬ…金属配線  ＭＳＰ…メインスペーサ  ＰＥ…画素電極  ＢＭ…遮光層  Ｒｘ…センサ電極  ＴＣ…タッチコントローラ  Ｖ１…第１間隙  Ｖ２…第２間隙
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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