(57)【要約】  Ｎ個のＺブロックを有する半導体メモリのグローバルデータバス（ＧＤＢ）における抵抗性ブリッジ欠陥を検出する方法（３００）が提供される。例示の実施例では、所定のテストパターンを呈する複数のデータセット（３１０）が供給される。この複数のデータセットは、Ｎ個のＺブロックのうちの１Ｚブロック内の少なくとも１つの所定のメモリ位置に対して書込及び読出動作を行うために用いられ（３２０）、各データセットがその少なくとも１つの所定のメモリ位置の各々に供給される。脆弱なブリッジ欠陥（１０５）の感度を上げるように、継続的に少なくとも４回、同じメモリ位置に対する同じデータセットの書込及び読出動作が繰り返される（３３０）。これらのステップは、メモリの全てのＺブロックに対して繰り返される。抵抗性ブリッジ欠陥は、脆弱なブリッジ欠陥を含むブリッジ欠陥（１０５）の可能性のあるほぼ全ての位置をカバーするような態様でメモリのＧＤＢにおいて検出されるとともに、テストの複雑さ及び時間を大きく軽減する。
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【特許請求の範囲】
【請求項１】
Ｎ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、
ａ）前記抵抗性ブリッジ欠陥を検出するのに適した所定のテストパターンに応じた複数のデータセットを供給するステップと、
ｂ）前記複数のデータセットを用いて、前記半導体メモリの前記Ｎ個のＺブロックのうちの１Ｚブロック内の少なくとも１つの所定のメモリ位置に対して書込及び読出動作を行い、各データセットが前記少なくとも１つの所定のメモリ位置の各々に供給されるようにするステップと、
ｃ）前記半導体メモリの複数の前記Ｎ個のＺブロックのために前記ステップａ）及びｂ）を繰り返すステップと、
を有する方法。
【請求項２】
請求項１に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、前記複数のＺブロックは、前記半導体メモリのＮ個のＺブロックを有する、方法。
【請求項３】
請求項２に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、前記少なくとも１つの所定のメモリ位置は、前記Ｚブロックの全てのメモリ位置よりも少ない、方法。
【請求項４】
請求項３に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、前記少なくとも１つの所定メモリ位置は、最も高位のメモリ位置を有する、方法。
【請求項５】
請求項３に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、前記少なくとも１つの所定メモリ位置は、前記Ｚブロックの全てのビット列及び前記Ｚブロックの所定の部分の行を有する、方法。
【請求項６】
請求項５に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、前記メモリ位置は、斜め状に定められる、方法。
【請求項７】
請求項５に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、同じＺブロックに対して前記ステップａ）及びｂ）を繰り返すステップを有する方法。
【請求項８】
請求項７に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、少なくとも４回、前記ステップａ）及びｂ）が繰り返される、方法。
【請求項９】
Ｎ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、
ａ）前記抵抗性ブリッジ欠陥を検出するための所定のテストパターンに応じた複数のデータセットを供給するステップと、
ｂ）前記複数のデータセットを用いて、前記半導体メモリの前記Ｎ個のＺブロックのうちの１Ｚブロック内の少なくとも１つの所定のメモリ位置に対して書込及び読出動作を行い、各データセットが前記少なくとも１つの所定のメモリ位置の各々に供給されるようにするステップと、
ｃ）前記ステップａ）及びｂ）を繰り返すステップと、
ｄ）前記半導体メモリの複数の前記Ｎ個のＺブロックのために前記ステップａ）ないしｃ）を繰り返すステップと、
を有する方法。
【請求項１０】
請求項９に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、前記少なくとも１つの所定のメモリ位置は、前記Ｚブロックの全てのメモリ位置よりも少ない、方法。
【請求項１１】
請求項１０に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、前記複数のＺブロックは、前記半導体メモリのＮ個のＺブロックを有する、方法。
【請求項１２】
請求項１１に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、前記少なくとも１つの所定のメモリ位置は、前記Ｚブロックの全てのビット列と前記Ｚブロックの所定部分の行とを有する、方法。
【請求項１３】
請求項１２に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、前記メモリ位置は、斜め状に定められる、方法。
【請求項１４】
請求項１３に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、前記ステップａ）及びｂ）は、少なくとも４回繰り返される、方法。
【請求項１５】
請求項１４に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、前記少なくとも１つの所定メモリ位置は、最も高位のメモリ位置を有する、方法。
【請求項１６】
Ｎ個のＺブロックを有する読出専用型半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、
ａ）前記抵抗性ブリッジ欠陥を検出するための所定のテストパターンに応じた複数のデータセットを判定するステップと、
ｂ）前記半導体メモリの前記Ｎ個のＺブロックのうちの１Ｚブロック内の少なくとも１つの所定のメモリ位置から当該判定された複数のデータセットに対応するデータを読み出すステップと、
ｃ）前記半導体メモリの複数の前記Ｎ個のＺブロックに対して前記ステップａ）及びｂ）を繰り返すステップと、
を有する方法。
【請求項１７】
請求項１６に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、前記複数のＺブロックは、前記半導体メモリのＮ個のＺブロックを有する、方法。
【請求項１８】
請求項１７に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、前記少なくとも１つの所定のメモリ位置は、最も高位のメモリ位置を有する、方法。
【請求項１９】
請求項１７に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、前記少なくとも１つの所定のメモリ位置は、前記Ｚブロックの全てのメモリ位置よりも少ない、方法。
【請求項２０】
請求項１７に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、同じＺブロックに対して前記ステップａ）及びｂ）を繰り返すステップを有する方法。
【請求項２１】
請求項２０に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、前記ステップａ）及びｂ）は、少なくとも４回繰り返される、方法。
【請求項２２】
請求項１７に記載のＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法であって、当該判定されたデータセットに対応するデータは、異なるメモリ位置から継続して読み出された複数のデータサブセットを有する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００４年３月５日に出願の“New Test Patterns to Cover Resistive Bridge Defects in the Global Data Bus of Semiconductor Memories”と題された仮出願（通し番号６０／５５０，５２１）の優先権を主張するものであり、その全文が参照により編入される。
【０００２】
本発明は、半導体テストに関する。特に本発明は、Ｚブロック構成に構成された半導体メモリにおけるグローバル読出バス及びグローバル書込バスにおけるブリッジ欠陥を検出するためのテストパターンの発生に関する。
【背景技術】
【０００３】
電子機器工業は、より小さな領域に高機能装置を実現する半導体技術の発達に頼り続けている。多くの用途において、高機能装置を実現することは、多数の電子装置を単一のシリコンウェーハに集積することを必要とする。シリコンウェーハの面積当たりの電子装置の数が増えるにつれて、製造処理がより難しくなる。
【０００４】
様々な半導体装置が数多くの分野において色々な用途を有する形で製造されている。このようなシリコンを基礎とした半導体装置は、しばしば、ｐチャネルＭＯＳ（ＰＭＯＳ）、ｎチャネルＭＯＳ（ＮＭＯＳ）及び相補型ＭＯＳ（ＣＭＯＳ）トランジスタなどの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）や、バイポーラトランジスタ、ＢｉＣＭＯＳトランジスタを含むものである。このようなＭＯＳＦＥＴ装置は、導電ゲートとシリコン型基板との間に絶縁性材料を含むものであり、それ故、こうした装置は、一般にＩＧＦＥＴ（insulated-gate FET）と呼ばれている。
【０００５】
これら半導体装置の各々は、多数のアクティブデバイスが形成される半導体基板を含むのが一般的である。与えられるアクティブデバイスの特定の構造は、装置タイプの間で変えることができる。例えば、ＭＯＳトランジスタにおいては、アクティブ装置は、一般に、ソース及びドレイン領域と、当該ソース・ドレイン領域間の電流を変調するゲート電極を含む。
【０００６】
重要な半導体装置はメモリである。メモリ装置においてコスト効率性の良い生産を得ることは、継続的な課題である。ミクロンの何分の１かの大きさに装置が近づくにつれ、メモリアレイの欠陥の可能性が高くなる。例えば、汚染やアライメントミス、処理方法の許容誤差などの製造処理における欠陥の根源を減らす最善の努力にもかかわらず、メモリが１ＭＢ以上に近づくと、多くの装置がその製造処理を動作不能なものにすることになる。特に、課題の取り組みは、導電性ラインを介してアレイのメモリセルを接続することである。抵抗性ブリッジ形成は、グローバル読出バスとグローバル書込バスとの金属ライン間に生じうる。
【０００７】
集積回路の体系的かつ自動的なテストは、益々重要になっている。集積回路の新しい世代の度に、構成要素の密度やシステム機能の数、クロック速度がかなり増大している。集積回路は、最も精緻でかつ高価な従来のテスト処理を用いても、処理欠陥がもはや検出されないような複雑さや速度に達している。その一方で需要者は、実際の使用において隠れた欠陥を呈してこれにより例えば生命維持システム又は航空機制御システムが信頼性の低いものとなるような製品を受け付けない。
【０００８】
低電力及び高密度半導体メモリの最新のアーキテクチャは、主として複数のＺブロックに基づいている。各Ｚブロックは、Ｚブロックの中で内部的に制御される小さな異なるサブブロックに分割される。行アドレスデコーダは、３つのブロックに分割され、プリデコーダ、ポストデコーダ及び当該Ｚブロックの中で内部配置される内部行デコーダとされている。この内部行デコーダは、アドレスビットの残りに基づいてワードラインを選択する。メモリ位置は、行デコーダが特定の行を選択し、列デコーダが特定の列を選択するときに、定められたＺブロックをアクティブにすることによって選択される。Ｚブロックは、グローバル入力／出力とメモリブロックとの間のインターフェースとしてグローバル読出バス及びグローバル書込バスを共用する。
【０００９】
特に、Ｚブロックにより構成されるメモリのアーキテクチャにおいては、Ｚブロックを用いることによって、メモリの密度及び性能が向上する。メモリは、メモリアレイにおいて行及び列を選択するＸ及びＹデコーダを有する。それでメモリ動作（読み出し又は書き込み）を行うことができる。メモリの密度を向上させるため、設計者は、大抵は「Ｚデコーダ」と呼ばれる新しいアドレスデコーダを追加することによってメモリに第３の次元を含ませてきた。ユーザは、同じ集積回路においてＸ，Ｙ及びＺデコーダを有する。
【００１０】
（メモリアレイにおける）メモリ位置にアクセスをなすため、ユーザは最初にＺアドレスがどのＺブロックがアクセスされるかを選択するためのＺアドレスを選択し、またこれは勿論であるが、当該選択されたＺブロックにおける行及び列を選択するためのＸ及びＹの位置を選択する。Ｚブロックは、しばしばバンクと呼ばれる。
【００１１】
従来のメモリアレイは、Ｚ＝１という丁度１つのＺブロックを備えたメモリを意味する特別の場合に相当する。複数のＺブロック（バンク）を備えるメモリアレイは、より多くの記憶をなす種々のブロック（又はバンク）を持つメモリである。したがって、Ｚブロック毎に構成されるメモリは、非常に密度が高い。特定例のメモリにおいては、同じチップ上に３２個のＺブロックにまで達していることもある。したがって、３２個のメモリアレイは、同じＸアドレス及びＹアドレスデコーダを共用する。
【００１２】
マーチテストの類は、グローバルデータバスの書込データラインと読出データラインとの間の抵抗性ブリッジを検出するには不十分な限定数のデータバックグラウンドによる連続的な読出及び書込動作を有する。当該マーチテストを伴う複数のデータバックグラウンドを用いることは不可能である。何故なら、拡張されるマーチテストの複雑さがワード当たりのビット数及びメモリサイズに依存しているからである。例えば、ワード当たりＢビットのメモリの場合、２（［ｌｏｇ２Ｂ］＋１）のデータバックグラウンドが、グローバルデータバスの書込データラインと読出データラインとの間の全ての結合可能性をカバーするのに必要とされる。実際、グローバルデータバスをテストするために必要とされるデータバックグラウンドは、同じワードに属するメモリセル間のブリッジ欠陥を検出するのに必要なデータバックグラウンドと同じである。但し、最新のワードスライス型メモリアーキテクチャにおいては、同じワードに属するビットは、物理的に隣接した形態で記憶されない。様々なスクランブル方法が、行による同じワードのビットを記憶するためにメモリセルを分散させるのに用いられている。したがって、同じワードのビットを記憶するためのメモリセル間のブリッジ欠陥の可能性は、殆ど存在しないと言える。
【００１３】
グローバルデータバスにおける相当な数の抵抗性ブリッジは、マーチテストの類では検出されず、これにより、不良製品の出荷に至り、信頼性の問題を生じることになる。何故なら、メモリ動作には何ら欠陥作用がない脆弱な抵抗性ブリッジが、最終的に異常動作を生じさせるメモリの使用中に、より明確なものとなるからである。しかし、グローバルデータバスにおいて抵抗性ブリッジを検出するために必要とされるデータバックグラウンドに当該マーチテストを組み合わせることにより、テストの複雑さやテスト時間を大幅に増大させる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥の可能性のあるほぼ全ての箇所をカバーすることの可能な改善された方法を提供する必要がある。さらに、弱い（明確でない）抵抗性ブリッジ欠陥を検出することのできる半導体メモリのグローバルデータバスにおいて抵抗性ブリッジ欠陥を検出する付加的なニーズがある。
【課題を解決するための手段】
【００１５】
本発明は、半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥のテストに有益なものである。このようなブリッジ欠陥は、従来のテストでは未検出のままとされる可能性がある。
【００１６】
本発明による一実施例では、Ｎ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法が提供される。この方法は、第１に、前記抵抗性ブリッジ欠陥を検出するのに適した所定のテストパターンに応じた複数のデータセットを供給するステップを有する。第２には、前記複数のデータセットを用いて、前記半導体メモリの前記Ｎ個のＺブロックのうちの１Ｚブロック内の少なくとも１つの所定のメモリ位置に対して書込及び読出動作を行い、各データセットが前記少なくとも１つの所定のメモリ位置の各々に供給されるようにするステップである。そして前記半導体メモリの複数の前記Ｎ個のＺブロックのために、前の２つのステップが繰り返される。
【００１７】
本発明による他の実施例では、Ｎ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法が提供される。この方法は、第１に、前記抵抗性ブリッジ欠陥を検出するための所定のテストパターンに応じた複数のデータセットを供給するステップを有する。前記複数のデータセットを用いて、前記半導体メモリの前記Ｎ個のＺブロックのうちの１Ｚブロック内の少なくとも１つの所定のメモリ位置に対して書込及び読出動作を行い、各データセットが前記少なくとも１つの所定のメモリ位置の各々に供給されるようにするステップもある。第３に、前の２つのステップを繰り返すステップがある。これら２つのステップを繰り返すと、前記半導体メモリの複数の前記Ｎ個のＺブロックのために、前の３つのステップが繰り返される。
【００１８】
本発明によるさらに他の実施例では、Ｎ個のＺブロックを有する読出専用型半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法が提供される。この方法は、前記抵抗性ブリッジ欠陥を検出するための所定のテストパターンに応じた複数のデータセットを判定するステップを有する。前記半導体メモリの前記Ｎ個のＺブロックのうちの１Ｚブロック内の少なくとも１つの所定のメモリ位置から当該判定された複数のデータセットに対応して、データが読み出される。前記読出専用型半導体メモリのＮ個のＺブロックの複数に対して前のステップが繰り返される。
【００１９】
本発明の上記要約は、本発明の開示される各実施例又は全ての態様を表すことを意図したものではない。他の態様及び例示の実施例は、図面及び以下の詳細な説明において提供される。
【００２０】
本発明は、添付図面に関連して本発明の様々な実施例の次の詳細な説明を考慮してより深く理解することができるものである。
【発明を実施するための最良の形態】
【００２１】
本発明は、様々な変更や代替形態に適用できるが、その特定のものは、図面に例示として示されており、以下に詳細に説明する。但し、その意図は、本発明を説明した特定の実施例に限定するものではないことを理解されたい。これとは対照的に、添付の請求項によって規定されるような本発明の主旨及び範囲内にある全ての変更例、等価概念及び代替例をカバーする意図である。
【００２２】
本発明は、半導体メモリにおける抵抗性欠陥のテストに際しての問題を克服するのに有益であることが判明している。半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出するためにマーチテストとともに複数のデータバックグラウンドを用いると、テストの複雑さやテスト時間が大幅に増大する。ワード当たりＢビットのメモリでは、グローバデータバスの書込データラインと読出データラインとの間の全ての結合可能性をカバーするのに、２（［ｌｏｇ２Ｂ］＋１）のデータバックグラウンドが必要となる。表１は、ワード当たり８ビットで構成されたメモリの全てのブリッジ形成の可能性をカバーするのに必要なデータバックグラウンドを示している。
【表１】
2007527090.tif 000003
【００２３】
当業者には明らかなように、この方策は、特にワード当たりのビット数が多くメモリサイズの大きな最新の半導体メモリの場合において、テストの複雑さやテスト時間を大幅に増大させる。
【００２４】
図１は、４つのＺブロック（１５０）と１ビットの１０２４列を備えたメモリ１００を概略的に示している。各Ｚブロックは、それ自身のセンス増幅器１４０を有するが、グローバル読出バス１５５及びグローバル書込バス１６０を共用している。最新の半導体メモリは、３２以上のＺブロックを含む。例えば、８列スライス型でワード当たり１２８ビット、３２のＺブロックを備えるメモリは、１ビットの３２７６８列を含む。これら列は、メモリチップの左から右へ分散され、メモリ領域の大部分をカバーしている。したがって、グローバル読出バス及びグローバル書込バスは、Ｚブロックの下に配置され、チップの左から右へ延在させられる。したがって、読出データライン間及びグローバルデータバスの書込データライン間において臨界領域として知られるブリッジ欠陥を有する可能性は、当該データラインの長さ及び隣り合うデータラインの間の限定された空間のために、非常に高いものである。図１は、読出データラインＲ［１５］とＲ［１４］との間（１３０）でグローバル読出バス（ｇｒｂ）１５５におけるブリッジ欠陥１０５を示している。この欠陥は、データバックグラウンド００００００００及び１１１１１１１１が用いられるときにはマーチテストでは検出されない。何故ならば、グローバルデータバスの読出及び書込データラインは隣り合うラインに対し同じビット（０又は１）を駆動するからである。このブリッジは、パターン０１０１０１０１又は１０１０１０１０が当該データバックグラウンドとして用いられる場合に検出される。しかし、隣接する読出及び書込データラインが同じ物理的なラインに属さない場合には、上記テストパターンを用いてその欠陥は検出されない。例えば、読出データラインＲ［ｉ］がＲ［ｉ＋１］及びＲ［ｉ−１］ではなく隣接のＲ［ｉ＋２］及びＲ［ｉ−２］となると、書込データラインＷ［ｉ］は、Ｗ［ｉ＋１］及びＷ［ｉ−１］ではなく隣接のＷ［ｉ＋２］及びＷ［ｉ−２］になり当該ブリッジは検出されない。この場合、テストパターン００１１００１１又は１１００１１００は、ブリッジを検出することができる。読出及び書込データライン１６０の可能性のある全てのスクランブルをカバーするため、ワード当たり８ビットの表１に示されるような種々のデータバックグラウンドを用いる必要がある。但し、独自のメモリ位置に対してこれらデータバックグラウンドを適用することは、グローバル読出バス及びグローバル書込バスによるグローバル入力／出力の物理的分散及びＺブロックの物理的配置により十分ではない。図１に示されるようなＺブロック０の近くに抵抗性ブリッジ１０５が位置するとき、この抵抗性ブリッジは、当該欠陥の物理的位置から比較的遠く離れ第３のＺブロック近くに位置づけられる１５個のグローバル入力／出力の物理的位置のために第３のＺブロックから上記データバックグラウンドが書込及び読出がなされる場合に当該データバックグラウンドでは検出されない。図１に示される抵抗性ブリッジは、読取データラインＲ［１５］とＲ［１４］との間（１６５）に、或いはスクランブルの場合はＲ［１５］とＲ［１３］との間に位置づけられる。当該欠陥は、テストパターン０１０１０１０１及び００１１００１１が第３のＺブロックにおいて用いられるときでも検出されない。読み出されたデータは、第３のＺブロックからグローバル出力へ正しく伝送される。位置及びサイズに応じて、当該欠陥は、専らその伝送信号を妨害するが、当該データの論理的な振る舞いを変えることはない。したがって、欠陥が検出されない。同様に、Ｒ［０］とＲ［１］との間又はスクランブルの場合のＲ［０］とＲ［２］との間に位置する欠陥は、正しいテストパターンがＺブロック０で用いられた場合に検出される。上述したテスト漏れは、数多くのパラメータに依存する。それらには、Ｚブロックの数や、データラインの長さ、欠陥位置、欠陥サイズ、Ｚブロックにより共用され均等に分散されていないグローバル入力／出力の物理的位置がある。このようなテスト漏れは、正しいテストパターンを全てのＺブロックに供給することによってのみ回避され、テストの複雑さやテスト時間を大幅に増大させる。
【００２５】
上記問題は、以下に説明する本発明による半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法により克服される。本発明による一実施例において、ワード当たり８ビットの例についての表１に概略が示されるように、対応のデータバックグラウンドは、テストされるべき半導体メモリの各Ｚブロックに供給されるが、可能性のあるメモリ位置の全てにおいてではない。全てのＺブロックにデータバックグラウンドを供給することにより、グローバルデータバスにおける抵抗性ブリッジの可能性のあるほぼ全ての物理的位置がカバーされる。各Ｚブロックにおける特定のメモリアドレスの選択は、グローバルデータバスにおける抵抗性ブリッジの可能性のあるほぼ全ての物理的位置をカバーするのに十分であり、テストの複雑さを大きく減らす。したがって、ほぼ全てのデータパス、グローバルメモリ入力間における読み出し及び書き込み、全てのＺブロック、並びにグローバルメモリ出力がテストされる。一実施例では、同じデータバックグラウンドが全てのＺブロックの各ビット列に繰り返し供給される。同じデータバックグラウンドを繰り返し例えば４回以上供給することは、微小な欠陥に対して高感度化し、従って、グローバル読出バス及びグローバル書込バスにおいてのみならずビットライン及びセンス増幅器においても脆弱な抵抗性ブリッジの検出を可能とする。データバックグラウンドは、全てのＺブロックにおいて少なくとも１つのメモリ位置に供給される。大抵は、最も高いメモリ位置がビットライン及びセンス増幅器における抵抗性ブリッジの欠陥の検出を可能とする。
【００２６】
一方、他の実施例では、可能性のある全ての欠陥を検出することができるように、図２に示されるように少なくとも４回、全てのＺブロックに対して全てのビット列がテストされる。図２に示されるように、上記データバックグラウンドは、例えば１つのＺブロックの場合には筋かいの形で、全てのビット列及び所定部分の行に供給される。データバックグラウンド２００は、表１に概略的に示されるような例示のメモリに供給される。ビット列の全ては、前述したデータバックグラウンドにより４回テストされる。メモリマトリクスは、２つのＸに分割され、２４０ａ，２５０ｂの上側Ｘと、２４０ｂ，２５０ｂの下側Ｘである。データバックグラウンド２００は、開始の最上位メモリ位置２１０から選択的な斜めの形で供給され第１の方向においてパス２４０ａ及び２４０ｂを通り進行する。最下位メモリ位置（０，０）から、データバックグラウンド２００は、パス２５０ａ及び２５０ｂを通って進む。
【００２７】
本発明によるＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法の例示の実施例では、次のステップが行われる。抵抗性ブリッジ欠陥を検出するための表１に示されるもののような所定のテストパターンによる複数のデータセットが供給される。例えば、これらデータセットは、予め定められ、当該半導体メモリのテスト回路においてハードコード化される。テストの間、当該複数のデータセットは、Ｎ個のＺブロックのうちの１Ｚブロック内の少なくとも１つの所定のメモリ位置に対し書込及び読出動作を行うために用いられ、各データセットが当該少なくとも１つの所定のメモリ位置に供給される。可能性のあるほぼ全てのブリッジ欠陥位置がカバーされるように定められた所定メモリ位置の数は、可能性のある全てのメモリ位置の数よりも相当に少なく、大幅に、テストの複雑さが軽減されテスト時間が削減される。好ましくは、当該少なくとも１つの所定のメモリ位置は、ビットライン及びセンス増幅器における抵抗性ブリッジ欠陥の検出を可能とするために、最も高いメモリ位置を有する。さらに好ましくは、当該少なくとも１つの所定のメモリ位置は、可能性のあるほぼ全てのブリッジ欠陥位置をカバーするために、Ｚブロックの全てのビット列及びＺブロックの所定部分の行を有する。例えば、当該所定のメモリ箇所は、それらが斜めの形態で配置されるように定められる。脆弱なブリッジ欠陥の感度を高めるために、同じメモリ箇所への同じデータセットの書込及び読出動作を、少なくとも４回、継続的に繰り返す。これらステップは、その後、半導体メモリの全てのＺブロックに対して繰り返される。
【００２８】
Ｚブロック構成のリードオンリメモリ（ＲＯＭ）の場合、グローバル書込バスは存在しない。但し、グローバル読出バスにおける抵抗性ブリッジを検出するため、上述したような同じデータバックグラウンドが供給される。ＲＯＭのメモリ内容は、ハードコード化されている故に変わらないので、グローバル読出バスは、上述したデータバックグラウンドに匹敵するメモリ内容を読み出すことによってテストされる。例えば、継続的読出動作のセットが当該データバックグラウンドを得るために組み合わせられる。ここで表１に示したパターン０１０１０１０１がＲＯＭにおいてハードコード化されていない場合を考える。ここでは、異なるメモリ位置からの隣接ビットの０１と１０との組み合わせが、グローバル読出バスをテストするために読み出される。１つのメモリ位置から原パターン０１０１０１０１を読み出すので、抵抗性ブリッジを検出するために同じ作用を呈することになる。例えば、４つの異なるメモリ位置は、パターン０１１１＿１１１１，１１０１＿００００，１１０１＿１１１１及び１１１１＿０１００を含む。したがって、テストパターン０１０１０１０１の読み出しを上記４つのパターンの読み出しに置換することが可能である。同じことが他のテストパターンに当てはまる。Ｚブロックにより構成された複数のポートＳＲＡＭの場合、読出及び書込動作が可能とされる１つのメモリポートからグローバル読出バス及びグローバル書込バスをテストすることは十分である。
【００２９】
本発明によるＮ個のＺブロックを有する半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出する方法は、圧倒的大多数及び／又はほぼ全ての可能性のあるブリッジ欠陥の箇所をカバーすることが可能でしかも脆弱なブリッジ欠陥を検出することが可能な半導体メモリのグローバルデータバスにおける抵抗性ブリッジ欠陥を検出するテスト手順を提供するとともに、大幅に、テストの複雑さを軽減しテスト時間を短縮する。
【００３０】
図３は、本発明の実施例３００のフローチャートを示している。ユーザは、抵抗性ブリッジ欠陥を検出するために、所定のテストパターン３１０を規定し供給する。ユーザは、Ｚブロック３２０内の所定のメモリ位置に対し書込及び読出動作を行う。テスト３３０に対して追加のＺブロックがあれば、前の動作（３１０，３２０）が繰り返される。所定のテストパターンは、テストされる特定の半導体メモリに適用可能な経験及び履歴データを処理することにより、決定されることになる。
【００３１】
以上、幾つかの特定の例示の実施例に基づいて本発明を説明したが、当業者であれば、付記されている請求項に記載の本発明の主旨及び範囲から逸脱することなく数多くの変更がこれら実施例に対して可能であることが分かるものである。
【図面の簡単な説明】
【００３２】
【図１】半導体メモリのＺブロックアーキテクチャを概略的に示す簡略化されたブロック図。
【図２】本発明によるブリッジ欠陥を検出する方法に用いられるメモリ位置を概略的に示すＺブロックの簡略化されたブロック図。
【図３】本発明による例示の実施例のフローチャート。
【図１】
2007527090.tif 000004
【図２】
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【図３】
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【国際調査報告】
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