(57)【要約】  適応等化器（210）を備えた装置（200）は、同期ドメインで実行される適応機構を有する。等化器の係数の更新機構は、同期ドメインに置換された等化シーケンス（Ek）から得られるエラーシーケンス（デルタk）と、等化器のタップ値のベクトル（Vn）の同期且つ遅延版との相関に基づく。相関の結果は、積分器（226）及び時間補間器（228）の構成を更に通過する。等化器のタップ値のベクトルは、全体実装（300）が簡略化され得る一連のサンプリングレート変換器（230）を用いて、同期ドメインに変換される。
2007506325.tif 000002
【特許請求の範囲】
【請求項１】
等化器のタップ係数を有し、非同期データレートで供給される入力シーケンスから非同期等化シーケンスを供給するように構成された適応等化器と；
前記非同期データレートに対して非同期の同期ボーレートで、前記非同期等化シーケンスを同期等化シーケンスに変換するメインサンプリングレート変換器と；
前記同期等化シーケンスから同期エラーシーケンスを決定するエラー検出器と；
前記等化器のタップ係数の更新を制御するように構成された制御ループと；
を有する装置であって：
前記制御ループは：
前記等化器のタップ係数にそれぞれ関連する等化器のタップ値のベクトルを同期ドメインに変換する補助サンプリングレート変換器の構成と；
前記同期ドメインに変換された等化器のタップ値のベクトルと前記エラーシーケンスとを相関させる相関器と；
非同期時間ドメインでの制御信号の生成を可能にし、前記等化器のタップ係数の更新をもたらし、前記制御信号は相関に基づいて生成される修正構成と；
を有する装置。
【請求項２】
請求項１に記載の装置であって、
前記修正構成は：
前記相関から更新情報を作る少なくとも１つの積分器と；
前記更新情報を前記同期ドメインに変換することにより前記制御信号を生成し、前記制御信号は、前記等化器にフィードバックされて前記等化器のタップ係数の更新をもたらす時間補間器と；
を有する装置。
【請求項３】
請求項２に記載の装置であって、
前記時間補間器は、０次の補間手段を有する装置。
【請求項４】
請求項２に記載の装置であって、
前記時間補間器は、前記更新情報の成分に関連するラッチを少なくとも有する装置。
【請求項５】
請求項１に記載の装置であって、
前記メインサンプリングレート変換器により導入された機能遅延に基づいて決定された遅延だけ、前記同期等化シーケンスを遅延させる遅延ブロックを更に有する装置。
【請求項６】
通信チャネルを介して通信信号を送信する送信機と；
前記通信チャネルから前記通信信号を抽出する受信機と；
を有するシステムであって：
前記受信機は：
等化器のタップ係数を有し、前記通信信号から導かれて非同期データレートで供給される入力シーケンスから非同期等化シーケンスを供給するように構成された適応等化器と；
前記非同期データレートに対して非同期の同期ボーレートで、前記非同期等化シーケンスを同期等化シーケンスに変換するメインサンプリングレート変換器と；
前記同期等化シーケンスから同期エラーシーケンスを決定するエラー検出器と；
前記等化器のタップ係数の更新を制御するように構成された制御ループと；
を有し、
前記制御ループは：
前記等化器のタップ係数にそれぞれ関連する等化器のタップ値のベクトルを同期ドメインに変換する補助サンプリングレート変換器の構成と；
前記同期ドメインに変換された等化器のタップ値のベクトルと前記エラーシーケンスとを相関させる相関器と；
非同期時間ドメインでの制御信号の生成を可能にし、前記等化器のタップ係数の更新をもたらし、前記制御信号は相関に基づいて生成される修正構成と；
を有するシステム。
【請求項７】
等化器のタップ係数を使用して非同期データレートで供給される入力シーケンスを等化し、非同期等化シーケンスを生じ；
前記非同期データレートに対して非同期の同期ボーレートで、前記非同期等化シーケンスを同期等化シーケンスに変換し；
前記同期等化シーケンスから同期エラーシーケンスを決定し；
前記等化器のタップ係数の更新を制御することを有し；
前記制御は：
前記等化器のタップ係数にそれぞれ関連する等化器のタップ値のベクトルを同期ドメインに変換し；
前記同期ドメインに変換された等化器のタップ値のベクトルと前記エラーシーケンスとを相関させ；
非同期時間ドメインでの制御信号の生成を可能にし、前記等化器のタップ係数の更新をもたらし、前記制御信号は相関に基づいて生成されることを有する適応等化方法。
【請求項８】
装置にロードされると、装置が一式の命令を計算するコンピュータプログラムであって、
前記装置に請求項７に記載の方法を実行させるコンピュータプログラム。
【請求項９】
請求項７に記載の方法を実行するように構成されたコンピュータプログラムを実行する信号。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル伝送及び記録の分野に関する。本発明の１つ以上の実施例は、非同期LMS型適応等化器の新規な技術に関する。
【背景技術】
【０００２】
参照として取り込まれるUS5,999,355は、サンプリングレート変換器（SRC：sampling-rate  converter）に結合されたTs秒のタップ間隔を備えるタップ遅延線等化器を有する。等化器の係数の制御は、LMS（最小二乗平均：Least  Mean  Square）アルゴリズムに基づき、等化器のタップ係数は、適切なエラーシーケンスとの相関により更新され得る。従来のLMS技術は、エラー及びタップ信号シーケンスが同じサンプリングレートを有し、位相同期である同期受信機に適用する。従って、この文献で説明する非同期受信機は、タップ信号及びエラーシーケンスが同じサンプリングレートを有し、位相同期であることを確保するために、少なくとも２つの条件を有する。後者の条件は、エラーシーケンスの何らかの待ち時間がそれに従ってタップ信号シーケンスを遅延させることによりマッチングすることを示す。これらの２つの条件は、元々はデータレート1/Tの同期エラーシーケンスを1/Tsのサンプリングレートでの等価なエラーシーケンスに変換する逆サンプリングレート変換（IRMS：inverse  sampling  rate  conversion）を使用し、等化器の出力からの等価なエラーシーケンスの形成で生じる“ラウンドトリップ”遅延をマッチングさせるために、等化器のタップ信号シーケンスの遅延版を作る遅延手段を使用して実装されてもよい。SRCと逆SRCとの双方がそれぞれ時間変化する遅延を取り込むため、この“ラウンドトリップ”遅延は時間変化する。マッチング遅延は、“ラウンドトリップ遅延”の期待値又は平均値を表す。“ラウンドトリップ”とマッチング遅延との間の相違は、適応機構を次善の対策に収束させる傾向にある。更に、マッチング遅延はシンボル間隔Tsの整数値である必要がないため、マッチング遅延の実装は何らかの形式の補間を必要とすることがある。ISRCの使用に加えて、このことはシステムの複雑性を増し、そのため、適応関係の回路の全体の複雑性が非同期LMS型適応のものを超える。
【０００３】
その他の対策は、前述の問題を克服するように考えられている。このような対策は、本発明と同じ出願人により2002年11月21日に出願された欧州特許出願0102988.8に開示されている。この文献は参照として取り込まれる。この文献では、等化器のタップ係数は、適応が非同期ドメインで実行されるUS5,999,355に提案されている対策とは異なり、同期ドメインのタイミング回復ループの制御で適応される。このため、等化器の入力は、補助SRCを用いて同期ドメインに変換され、フラクショナル・シフトレジスタ（fractional  shift  register）がタップ信号シーケンスの同期版を作る。これらの同期タップ信号シーケンスは、同期エラーシーケンスと相関され、タップ更新情報を作り、その後に一連の積分器を介してタップ係数に変換される。適応ループを閉じるために、一連の積分器の出力は、ISRCを用いて非同期クロックドメインに逆変換される。タップ係数は、1/T及び1/Tsに関してゆっくりしか変化しないため、逆サンプリングレート変換は、簡単に考えられる方法で（すなわち一連のラッチを介して）行われ得る。
【０００４】
フラクショナル・シフトレジスタは、ボーレート1/Tで再サンプリングされて、等化器のタップシーケンスを模倣するように意図されている。適応が適切に動作するために、フラクショナル・シフトレジスタの出力は、相関前のエラーシーケンスの対応する成分と位相同期する。すなわち、実際の再サンプルされたタップ信号シーケンスに関して、かなり遅延するべきではない。固定フラクショナル・シフトレジスタでは、この条件は、限られた範囲のオーバーサンプリングレートT/Tsを通じてのみ満たされ得る。本発明者は、許容範囲の遅延を得るために許容される範囲は±5%に限られる必要があり得ることを、実験を通じて認識した。しかし、実際及び将来の記録システム及びデジタル伝送システムは、かなり大きい範囲を示すことがあり、この問題に対する対策は、全範囲を部分範囲に再分割し、部分範囲毎に単一のフラクショナル・シフトレジスタを使用することでもよい。複数のフラクショナル・シフトレジスタを使用する対策は、動作オーバーサンプリング比の範囲に関する遅延問題を解決するが、最終的にかなり複雑なタイミング回復ループの実装に導くことがある。
【発明の開示】
【課題を解決するための手段】
【０００５】
従って、本発明者は、その実装に関して満足できる妥協を提供する一方で、ここに記載した双方の従来技術に関連する問題を克服する設計を追求した。従って、本発明は、等化器のタップ係数のベクトルと対応のタップ信号値のベクトルとを有する適応等化器を有する装置に関し、その装置は、非同期データレートで供給される入力シーケンスから非同期等化シーケンスを供給するように構成される。その装置はまた、いわゆる非同期データレートに対して非同期のボーレートで、非同期等化シーケンスを同期ドメインに変換するメインサンプリングレート変換器をも有する。エラー検出器は、同期等化シーケンスからエラーシーケンスを導き、そのエラーシーケンスは、後に等化器のタップ値のベクトルの更新を制御する制御ループにより使用される。このため、制御ループは、等化器のタップ係数のベクトルを同期ドメインに変換する補助サンプリングレート変換器の構成を有する。ベクトルが同期ドメインに変換されると、エラーシーケンスと相関され、相関に基づいて、適応構成は非同期ドメインで等化器のタップ係数の更新ベクトルの生成を制御する。
【０００６】
本発明は、前述のものに対する代替の対策を示す。部分的には、本発明は、エラーシーケンスとの相関は、欧州の文献に提案する等化器の入力シーケンスの代わりに、等化器のタップ値のベクトルに基づいて行われてもよいという仮定に基づく。その結果、欧州の文献に詳述されている構造に存在するサンプリングレート変換器は、本発明のサンプリングレート変換器の構成で交換されてもよい。このような置換は、構造の複雑性における増加と考えられ得るが、その構成のサンプリングレート変換器は類似しており、同じサンプリング段階で動作する。このことにより、様々なサンプリングレート変換器が特にその制御部に関して部分的に結合可能であるという範囲まで、実際の実装での簡略化が可能になる。更に、それぞれ個々のサンプリングレート変換器は、エイリアシング（aliasing）及びノイズ抑圧がビットエラーレートに影響を及ぼすことがある従来技術のサンプリングレート変換器に対して、簡単に実装され得る。エイリアシング及びノイズ抑圧は定常状態の等化器のタップ係数に影響を及ぼさないため、実際に、これらの２つの障害（エイリアシング及びノイズ）は基本的に制御パスに無関係になる。それによって、本発明の場合のように簡単なサンプリングレート変換器の使用が可能になる。更に、それぞれの等化器のタップ信号値に関連する個々のサンプリングレート変換器の使用は、等化器が数個の係数のみを有するシステムで更に簡単になり得る。
【発明を実施するための最良の形態】
【０００７】
本発明を実装するために任意選択で使用され得る本発明の特徴及び更なる特徴は、図面を参照して明らかになり、図面を参照して説明する。
【０００８】
類似の又は対応する特徴を有する図面内の要素は、同様の参照番号で特定される。
【０００９】
図１は、デジタル伝送及び記録システム用の従来の非同期ベースバンドシステム100である。システム100は、例えばベースバンド受信機を有する。システム100は、受信信号R(t)からボーレート1/TでデータシーケンスAkを生成する。受信信号R(t)は、主な機能が帯域外ノイズを抑圧するアナログ低域フィルタLPF110に適用される。LPF110の出力は、データレート1/Tに非同期の水晶制御の自由継続のサンプリングレート1/Tsで動作するアナログ・デジタル変換器（ADC）120によりデジタル化される。非同期データレート1/Tsはエイリアシングを回避するのに十分な大きさである。ADC120の出力は、サンプリングレート1/Tsで等化器130に適用される。主伝送パスの第１のサンプリングレート変換器（SRC）140は、データシーケンスAkを供給するビット検出器150への入力としての役目をする等価な同期出力の等化シーケンスを作る。SRC140は、図１に明示的に図示していないタイミング回復回路に含まれる。
【００１０】
システム100のパラメータの変化に対応するために、等化器130は、しばしば新しい条件に適応する必要がある。従って、エラー情報がエラー形成回路160によりビットエラー検出器150から抽出され、このエラー情報は、制御モジュール180を介して等化器130の等化器のタップ係数のベクトルの更新を制御するために使用される。エラー情報の生成は同期クロックドメインで生じ、適応の制御は非同期ドメインで生じる。エラー情報は、制御モジュール180の入力に結合された逆SRC170により、非同期ドメインに変換される。制御モジュール180は、受信非同期エラー情報に基づいて制御信号を導き、等化器130の設定の更新をもたらす。等化器130は、Ts秒のタップ間隔を備えた有限インパルス応答フィルタ又はタップ遅延線でもよい。その設定の更新は、そのタップ係数の更新を含んでもよい。
【００１１】
ある場合には、既存の非同期適応技術は最小二乗平均（LMS）アルゴリズムに基づく。LMSを用いて、等化器130のタップ係数の更新情報は、適切なエラーシーケンスでタップ信号シーケンスを相互相関することにより得られる。これが動作するためには、タップ信号及びエラーシーケンスは、サンプリングレートと位相との双方で同期する必要がある。第１の条件は、ISRC170で満たされてもよい。第２の条件は、SRC140とビット検出器150とエラー形成回路160とISRC170との全体待ち時間が、相互相関前に、それに従ってタップ信号値のシーケンスを遅延させることによりマッチングすることを必要とする。ISRCと遅延マッチングとの双方が対策の複雑性を増す。更に、SRC140とISRC170との時間変化する性質のため、遅延マッチングは正確でないことがある。その結果、適応性能が低下することがある。
【００１２】
図２は、装置200の例示的な実施例のブロック図の一部である。装置200は、例えば図２に一部を示すベースバンド受信機（すなわちデジタル等化を実行する部分）を有してもよい。装置200は、前述の欠点のうちいくつかを克服する適応構造を有する。装置200は、以下の機能モジュールを有する。まず、適応等化器210は、前に非同期サンプリングレート1/TsでADCによりデジタル化された非同期入力シーケンスRnを受信する。動作中に、等化器210は、Tsのタップ間隔で適応器のタップ信号値のベクトルVnをロードされる。等化器210は第１のサンプリングレート変換器SRC212に結合され、ビット検出器216を有するエラー生成器214は受信入力シーケンスRnから出力チャネルデータシーケンスAkを提供する。装置200は、適応等化用の適応ループ234を更に有する。
【００１３】
ループ234は、第２のSRC230と、任意選択の遅延ブロック232と、第１のマルチプレクサ222と、第２の任意選択のマルチプレクサ224と、積分器構成226と、時間補間器228とを有する。ループ234は、等化器のタップ信号値のベクトルVnと、モジュール214で生成されたエラー信号シーケンスとを相関させることにより、タップ更新情報を作る。エラー及び等化器のタップ信号値は同じサンプリングレートを有し、位相同期であるため、エラー信号Ekの何らかの待ち時間は、それに従ってタップ信号値のベクトルVnを遅延させることにより、マッチングするべきである。
【００１４】
シーケンスRnは、例えば記録チャネルからのアナログ再生信号の周期サンプリングにより得られるシーケンスを示す。サンプリングは、データレート1/Tとは一般的に等しくない自由継続のクロックレート1/Tsで実行される。シーケンスRnは、出力で等化シーケンスYnを作るために、Ts間隔のタップを有する等化器210を通過する。等化器210はFIR（有限インパルス応答：Finite  Impulse  Response）遅延線フィルタでもよく、線形コンバイナを有する如何なる等化器でもよい。等化器210は、記録又は伝送チャネルの応答を所定の目的の応答に形成し、ノイズスペクトルを調整する。等化器210は、チャネル干渉及びエイリアシング効果を除去する。SRC212は、Ts間隔の等化シーケンスYnを、エラー生成器214の入力に供給される等価なT間隔のシーケンスXkに変換する。T間隔のシーケンスXkは、チャネルデータシーケンスAkのデータレート1/Tに同期する。エラー生成器214に含まれるビット検出器216が正確な決定を行うことを仮定すると、データシーケンスAk及びその推定値は同一である。従って、エラー生成器214の出力、より正確には内蔵のビット検出器216の出力は、Akで示される。時折のビットエラーはシステムの性能にかなりの影響を及ぼさないことが認められる。
【００１５】
代替として、伝送の開始時に、所定のデータシーケンス（しばしばプリアンブル又はトレーニングシーケンスと呼ばれる）は、全くビットエラーなしに装置200にローカルに格納又は合成され得るこの所定のデータシーケンスの複製に初期の適応が基づくように、実際のデータシーケンスRnに先行してもよい。いわゆるトレーニングモードで適応の初期段階を実行し、適応ループが収束したときに図２に示す決定指向の動作モードに切り替えることは一般的に行われている。ここでは説明しないが、本発明はまた、前述のトレーニングモードをも含むことがわかる。
【００１６】
制御ループ234は、LMS技術を使用して等化器のタップ係数を決定した制御ベクトルシーケンスSnを適応的に更新するように構成される。制御ループ234で実行される全てのデジタル動作は（そのいくつかについて以下に説明する）、マイクロプロセッサで実行する対応のコンピュータ命令により実現されてもよい。図２では、ブロック間の太い矢印はベクトル信号を示しており、スカラ信号は細い矢印で示されている。
【００１７】
この例示的な実施例では、制御ループ234は以下の要素を有する。
−データレート1/Tで等化器のタップ信号値のベクトルVnの要素を中間ベクトルシーケンスIkにそれぞれ変換するサンプリングレート変換器の構成230、
−エラーシーケンスEkに関して中間ベクトルシーケンスIkを遅延させ、中間遅延ベクトルシーケンスJkを得る任意選択の遅延タップ232、
−中間ベクトルシーケンスJkとエラーシーケンスとを乗算する乗算器222、
−任意選択の乗算器224、
−エラーシーケンスEkと中間ベクトルシーケンスJkとの間の相関から、データレート1/Tで同期制御情報ベクトルZkを作る修正器226、
−及び、等化器のタップ係数の更新を制御するために最終的に使用される非同期時間ドメインでの制御ベクトルシーケンスSnを導く時間補間器228。
【００１８】
等化器のタップ信号値のNベクトルシーケンスVnは、ベクトルシーケンスVnの各成分に関連する個々のサンプリングレート変換器で構成される構成230により、同期データレートドメインに変換される。従って、構成230は、等化器210がタップを有するものと同じ数（すなわちN）の個々のSRCを有する。構成230の物理的実装は、制御機能のような同一のサンプリングレート変換器の共通機能を結合することで簡略化されてもよい。従って、簡単な実装が実現され得る。
【００１９】
これらの簡略化を示すために、図３は、J.W.M.Bergamsnによる“Digital  Baseband  Transmission  and  Recording”（Kluwer  Academic  Publishers,1996）のAppendix  9Aから得られた一般的なサンプリングレート変換器300を示している。変換器300のペーシング要素は数値制御発振器（NCO：numerical  controlled  oscillator）310であり、その周波数はNCO制御信号305で制御される。NCO310の出力は、整数部分350と少数部分360とを有する。整数部分350は、サンプル選択ブロック330で入力信号V(n)から選択された連続サンプルのウィンドウを区分する役目をする。選択されたサンプルのウィンドウは、その後に補間器340に適用され、その係数は少数NCO部分360に応じて選択される。整数部分及び少数部分350、360は、図２の全てのSRCで同一であるため、単一のNCO330のみが必要になる。更に、補間係数は同一であり、各補間器340は全く同じ変換を実行し、基本的に単一の物理的な補間器340のみを使用して、Nの各信号成分に対してそれをN回再利用することで十分である。これらの選択肢は、全て構成230の物理的実装を簡略化することに役立つ。
【００２０】
高い遅延精度とエイリアシング成分及び帯域外ノイズの適切な抑圧とを実現するために、SRC212は高精度の要件に従う必要があることがある。SRC212に含まれる補間器は、複雑になる傾向があり、全体としてサンプリングレート変換器212の複雑性を増加させる傾向がある。それと比較して、構成230のサンプリングレート変換器は、エイリアシング成分及び帯域外ノイズの大きい抑圧を実現する必要がない。その理由は、これらの２つの副作用は定常状態の等化器の設定に影響を及ぼさず、そのため、ビット検出器216の性能に影響を及ぼさないからである。従って、構成230に含まれる補間器はSRC212のものよりかなり簡単になる可能性があり、従って、全体構成230はSRC212のものよりかなり簡単になる可能性がある。特に前述の簡略化も考慮された場合には、全体構成230はSRC212に比べて複雑さがN倍小さくなる可能性がある。小さいNの場合には、構成230の全体の複雑性は、実際にはSRC212のものと同程度になることがあり、又は小さくなることがある。
【００２１】
構成230により作られた中間シーケンスIkは同期ドメインであり、任意選択でブロック232の所定の遅延により遅延され、遅延中間シーケンスJkを得る。遅延ブロック232は、SRC212及びエラー形成回路214を介した信号メインパスの何らかの動作遅延を補うために所定の遅延を導入する。この所定の遅延は、SRS212及びエラー形成回路214の実装のみに依存するため、実際の装置200の動作パラメータとは無関係に、正確にわかる。
【００２２】
修正器226により作られた同期制御ベクトルシーケンスZkは、外積ek.Jkから得られ、ここで、JkはベクトルシーケンスVnから得られた同期ドメインの中間遅延ベクトルシーケンスである。ベクトルZkはNi成分を有してもよく、修正器226に含まれる一連のNiの積分器により作られてもよい。
【００２３】
Zkiで示す修正器226の出力の変数は、以下の数学的関係(1)に従う。
【００２４】
Zk+1i=Zki+μΔki,  i=0,..,N-1    (1)
ただし、
−Zkiは時間kでの第jの積分器の出力である。
−μは閉ループ定数を決定する小さい倍率（又はステップサイズ）である。
−Δkiは反復kでのタップエラー推定値である。
−Nは等化器のタップ数である。
【００２５】
LMSの手法によれば、推定値Δkiは以下の数学的関係(2)により得られる。
【００２６】
Δki=ek.Jk-j,  j=0,...,N-1    (2)
ただし、
−ekはSRC212の出力と所望の検出器の入力dk=(a*g)kとの間の誤差であり、gkはブロック218に格納されている等化器の適応のための目標応答である。
−Jk-jはデータレート1/Tに変換された適応器のタップ値のベクトルVnの遅延版の成分である。
【００２７】
式(2)及び図２は、エラーシーケンスEk及びベクトルVnからタップエラー推定値Δkiを導くための様々な可能な手法のうちの１つを示しているにすぎない点に留意すべきである。例えば、２つのシーケンスEk又はVnのうちいずれかは、制御ループ234の実装を簡略化するように量子化されてもよく、式(2)の乗算演算は、選択的更新機構により置換されてもよい。
【００２８】
図２は、修正器226の出力での同期制御ベクトルシーケンスZkがT秒毎に更新され（時間ドメイン）、等化器は非同期ドメインで動作しているため、等化器のタップ係数がTs秒毎に更新される必要がないことを示している。必要な時間に基づく変換は、修正器228及びその一連の積分器の出力での同期制御ベクトルシーケンスZkからサンプリングレート1/Tsで非同期制御ベクトルシーケンスSnを導く時間補間モジュール228を通じて実行される。タップ値は双方のサンプリングレートに関してゆっくりしか変化しないため、時間補間は簡単に考えられる方法で（例えば０次補間を実行する一連のラッチを介して）行われ得る。TsがTから大きく離れすぎると、更なる問題が生じ、空間補間が必要となる可能性がある。これに関して、以前に参照として取り込まれた欧州特許出願0102988.8に対して参照が行われる。この文献は、図２の実施例に置換され得る可能な空間補間の実装を記載している。
【００２９】
ここに提示した図面及びその説明は、本発明の範囲を限定するものではなく、例示するものである。例えば、図２のエラーシーケンスEkは、装置200の実装を更に簡略化するために、わずかに１ビットに量子化されてもよい。エラーシーケンスEkがカラーである場合にも、適応の性能を改善するために、相関器222の２つの入力分岐のいずれか又は双方に適切なフィルタが挿入されてもよい。
【００３０】
多数の他の選択肢が特許請求の範囲内になることが当業者に明らかである。これに関して、以下の注釈が行われる。ハードウェア若しくはソフトウェア又はその双方のアイテムを用いて機能を実装する複数の方法が存在する。例えば、ここに示す図面は、それぞれ一実施例のみを表す図である。従って、図面は異なるブロックとして異なる機能を示しているが、このことは、決してハードウェア又はソフトウェアの単一のアイテムが複数の機能を実行するということを除外するものではない。また、機能がハードウェア若しくはソフトウェア又はその双方のアイテムの集合で実行されることを除外するものではない。
【図面の簡単な説明】
【００３１】
【図１】非同期適応等化器に内蔵される装置の従来のブロック図
【図２】本発明の装置の代替構造
【図３】サンプリングレート変換器の例示的な実施例
【図１】
2007506325.tif 000003
【図２】
2007506325.tif 000004
【図３】
2007506325.tif 000005
【国際調査報告】
2007506325.tif 000006
2007506325.tif 000007
2007506325.tif 000008