(57)【要約】  汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムは、テストされるメモリのためのアドレスを生成するように構成されたアドレスジェネレータと、テストされるメモリの選択されたアドレスにテストデータを供給し、かつテストデータを読み出すように構成されたシーケンサ回路と、メモリ故障を識別するために、テストされるメモリに供給されたテストデータとテストされるメモリから読み出されたテストデータとを比較するように構成されたコンパレータ回路と、テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタと、を有するＭＢＩＳＴコントローラを含む。本システムは、ユーザプログラム可能なデータパターンレジスタにテストデータパターンを供給するように構成された外部パターンプログラミングデバイスを含む。
2007504599.tif 000002
【特許請求の範囲】
【請求項１】
汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムであって、
テストされるメモリのためのアドレスを生成するように構成されたアドレスジェネレータと、
前記テストされるメモリの選択されたアドレスにテストデータを供給し、かつ前記テストデータを読み出すように構成されたシーケンサ回路と、
メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するように構成されたコンパレータ回路と、
前記テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタと、
を含むＭＢＩＳＴコントローラと、
前記ユーザプログラム可能なパターンレジスタに前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイスと、
を具備するシステム。
【請求項２】
前記外部パターンプログラミングデバイスは、ユーザ定義されたテストデータパターンを生成するように構成されたコンピュータを含む請求項１に記載のシステム。
【請求項３】
前記外部パターンプログラミングデバイスは、ユーザ定義されたテストデータパターンを生成するように構成されたプログラム可能なハードウェアを含む請求項１に記載のシステム。
【請求項４】
前記ユーザプログラム可能なパターンレジスタはフラッシュメモリを含む請求項１に記載のシステム。
【請求項５】
ユーザ定義されたテストデータパターンを生成するためにコンピュータまたはプログラム可能なハードウェアを選択するように構成されたスイッチをさらに含む請求項１に記載のシステム。
【請求項６】
前記ユーザプログラム可能なパターンレジスタは、前記外部パターンプログラミングデバイスからシリアルに前記テストデータを受信する請求項１に記載のシステム。
【請求項７】
前記ユーザプログラム可能なパターンレジスタは、前記外部パターンプログラミングデバイスから並列構成で前記テストデータを受信する請求項１に記載のシステム。
【請求項８】
前記ユーザプログラム可能なパターンレジスタは１からＮビットを含む請求項１に記載のシステム。
【請求項９】
前記ユーザプログラム可能なパターンレジスタは前記ＭＢＩＳＴコントローラ内に配置される請求項１に記載のシステム。
【請求項１０】
前記ユーザプログラム可能なパターンレジスタは前記ＭＢＩＳＴコントローラの外部に配置される請求項１に記載のシステム。
【請求項１１】
前記テストデータパターンは、チェッカボードパターン、対角線パターン、全て０のパターン、全て１のパターン、ウォーキングワン（walking ones）パターン、ウォーキングゼロ（walking zeros）パターン、および／またはそれらの任意の組み合わせからなる集合から選択される請求項１に記載のシステム。
【請求項１２】
前記テストデータパターンは、前記ユーザプログラム可能なパターンレジスタのサイズによってのみ制限される任意に定義されたバイナリデータパターンである請求項１に記載のシステム。
【請求項１３】
前記テストデータパターンは、任意にユーザ定義された１および０のパターンを含む請求項１に記載のシステム。
【請求項１４】
テストモード信号が、前記テストモード信号の所定状態に基づいて前記アドレスジェネレータによって生成されたアドレスまたはシステムアドレスを選択するマルチプレクサをさらに含む請求項１に記載のシステム。
【請求項１５】
テストモード信号が、前記テストモード信号の所定状態に基づいて前記テストデータパターンまたはシステムデータを選択するマルチプレクサをさらに含む請求項１に記載のシステム。
【請求項１６】
汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムであって、
テストされるメモリのためのアドレスを生成するように構成されたアドレスジェネレータと、
前記テストされるメモリの選択されたアドレスにテストデータを供給し、かつ前記テストデータを読み出すように構成されたシーケンサ回路と、
メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するように構成されたコンパレータ回路と、
を含むＭＢＩＳＴコントローラと、
前記ＭＢＩＳＴコントローラから離れ、前記テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタと、
前記ユーザプログラム可能なパターンレジスタに前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイスと、
を具備するシステム。
【請求項１７】
汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）方法であって、
テストされるメモリのためのアドレスを生成するステップと、
外部からアクセス可能であるユーザプログラム可能なパターンレジスタのために外部パターンプログラミングデバイスを用いてテストデータパターンを生成するステップと、
前記テストされるメモリへの前記テストデータパターンを用いて前記ユーザプログラム可能なパターンレジスタをプログラムするステップと、
前記テストされるメモリの選択されたアドレスにテストデータを供給するステップと、
前記テストされるメモリの選択されたアドレスから前記テストデータを読み出すステップと、
メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するステップと、
を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、メモリをテストするためのメモリ組み込み自己テスト（ＭＢＩＳＴ：ｍｅｍｏｒｙ  ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ−ｔｅｓｔ）に関し、より詳しくは、汎用的にアクセス可能である十分にプログラム可能なＭＢＩＳＴを実行するための改良されたシステムおよび方法に関する。
【０００２】
本出願は、引用してここに組み込む２００３年５月１６日に出願された米国仮出願第６０／４７１，４０８号の優先権を主張する。
【背景技術】
【０００３】
ＡＳＩＣチップ等のような複雑なシステムオンチップ（ＳｏＣ：ｓｙｓｔｅｍ−ｏｎ−ｃｈｉｐ）構造は、典型的には、大規模なメモリを含む。この組み込みメモリは、ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、キャッシュ、レジスタファイル、さらにフラッシュメモリを含む。ＳｏＣチップの組み込みメモリは内部に配置され、従って、テストのために外部から容易にアクセスすることはできない。その結果、ＳｏＣに配置されたＭＢＩＳＴシステムは、ＳｏＣ上の組み込みメモリアレイをテストするための一般的な方法である。
【０００４】
従来のＭＢＩＳＴ構造は、典型的には、アドレスジェネレータ、データジェネレータ、アドレスを順序付けし、かつテストメモリ配列をテストされるメモリに書き込みおよび読み出すためのロジック、および書き込まれおよび読み出されたメモリ配列を比較し、かつ結果を報告するコンパレータを含む。典型的には、従来のＭＢＩＳＴ構造は、いくつかの外部テストシーケンスまたはＭＢＩＳＴテストを開始するための命令を必要とする。ＭＢＩＳＴテストは、アドレスジェネレータおよびシーケンサに、テストされる全ての位置に書き込まれおよび読み出される所望のテストデータパターンのアドレスを生成し、かつ順序付ける。書き込まれおよび読み出されるデータ（期待されるデータ）が比較され、かつ結果が簡単な合格／不合格の状態によって報告される。または、より複雑な構造においては、診断、デバッグ等のためにより複雑なロジックが実装される。
【０００５】
（バックグラウンドパターンとしても知られる）テストデータパターンを生成する従来のＭＢＩＳＴシステムおよび方法は、ロジックとともに実際のデータパターンをハードウェアに組み込み、ＲＯＭ（リードオンリメモリ）に所望のテストデータパターンを格納し、およびテストデータパターンのアルゴリズムによる生成を含む。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
テストデータパターンを生成する最も簡単かつ最も容易な方法は、所望のテストパターン、例えば、１および０のチェッカボードパターンまたは類似のデータパターンを生成するＭＢＩＳＴコントローラエンジンにロジックをハードウェア組み込みすることである。ロジックは、典型的には、ハードウェア組み込みされたロジックによって生成されたテストデータパターンのメモリアドレスを、テストされるメモリに書き込むために用いられる。ハードウェア組み込みの構造は、ＭＢＩＳＴコントローラエンジンにハードウェア組み込みされる各々の所望のメモリテストデータパターンのためにゲートロジックを必要とし、従って、ハードウェア組み込みされるＭＢＩＳＴ構造は、ＳｏＣが製造された後、異なるテストデータパターンのために再プログラムまたは変更することはできない。
【０００７】
多数のメモリテストデータパターンが要求される場合、テストデータパターンはＲＯＭ（リードオンリメモリ）にエンコードすることが可能である。ＲＯＭは、ＭＢＩＳＴコントローラの一部とし、または、一部としないことが可能である。ＭＢＩＳＴのシーケンサロジックは、全てのＲＯＭの位置が尽きるまでテストされるメモリにＲＯＭからテストメモリデータパターンをロードする。この構造はメモリテストパターンの数を増加させることが可能であるが、ＲＯＭ構造は予めプログラムされる所望のテストデータパターンを必要とし、同様に、テストデータパターンを変更するために再プログラムすることはできない。
【０００８】
従来のＭＢＩＳＴアルゴリズムによる生成の構造は、ＭＢＩＳＴがアクティブにされたときに所望のテストデータまたはバックグラウンドパターンを生成するためにロジックゲートを利用することによって、テストデータパターンを生成する。ＭＢＩＳＴがアクティブにされたときにテストデータパターンの特定の組み合わせを選択することが可能である。ＭＢＩＳＴが実行されるとき、テストされるメモリへのテストデータパターンの書き込みを生じさせるために所望のバックグラウンドパターンが動的に生成される。アルゴリズムによる生成技術は、所望のテストデータパターンが予め生成され、または、予めプログラムされなければならないという明らかな欠点を持つ。また、この構造はロジックゲートによって定義されるテストデータパターンに制限される。
【０００９】
より精巧なアルゴリズムによる生成の構造の一例が、引用してここに組み込む、発明の名称を「半導体メモリデバイスのためのプログラム可能な組み込み自己テスト（ＢＩＳＴ）データ生成」とする米国特許第６，４５２，８４８号明細書に開示されている。’８４８号特許は、テストされるメモリの行および列アドレスに基づくデータバックグラウンドパターンを生成するための追加のロジックを用いる。’８４８号特許は、プログラム可能なメモリテストパターンジェネレータを開示しているように見えるが、その構造は大規模なハードウェア組み込みのＸＯＲロジックゲートによって生成することが可能なテストデータパターンに限定される。また、その構造は、テストデータパターンを生成するために外部の（例えば、ＭＢＩＳＴコントローラの外部の）プログラミングを受け入れることが不可能である。さらに、大規模なハードウェア組み込みのロジックゲート、アドレススクランブルレジスタ、およびデータワードレジスタは、インクリメントおよび／またはデクリメントされなければならない。従って、’８４８号特許のＭＢＩＳＴ構造は、大規模なロジックゲートによって生成される遅延、および、少なくとも１クロックサイクルを必要とするアドレスおよびデータワードレジスタのインクリメントまたはデクリメントに関する遅延のため、テストされるメモリほどの速度で動作することができない。
【課題を解決するための手段】
【００１０】
従って、本発明の目的は、汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムおよび方法を提供することである。
さらに、本発明の目的は、所望の数のユーザ定義されたテストデータパターンを生成することが可能なシステムおよび方法を提供することである。
さらに、本発明の目的は、ＭＢＩＳＴコントローラエンジンをハードウェア組み込みする必要なしに所望の数のユーザ定義されたテストデータパターンを生成することが可能なシステムおよび方法を提供することである。
さらに、本発明の目的は、ＲＯＭの必要なしに所望の数のプログラム可能なテストデータパターンを生成することが可能なシステムおよび方法を提供することである。
さらに、本発明の目的は、アルゴリズムによる生成を用いることなく所望の数のプログラム可能なテストデータパターンを生成することが可能なシステムおよび方法を提供することである。
さらに、本発明の目的は、ユーザ定義されたテストデータパターンを外部でプログラムすることが可能なシステムおよび方法を提供することである。
さらに、本発明の目的は、テストされるメモリの速度で動作することが可能なシステムおよび方法を提供することである。
【００１１】
本発明は、いずれもＭＢＩＳＴコントローラの内部に予めプログラムされまたは予め生成されたテストデータまたはバックグラウンドパターンが必要である、テストデータパターンをハードウェアに組み込み、ＲＯＭにテストデータパターンを格納し、またはテストデータパターンを生成するためのアルゴリズムによる生成技術を利用する必要を無くした、実に革新的な、汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）技術が、テストされるメモリのためのアドレスを生成するステップと、前記テストされるメモリの選択されたアドレスにテストデータを供給するステップと、前記テストされるメモリの選択されたアドレスから前記テストデータを読み出すステップと、メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するステップと、前記テストされるメモリに前記テストデータパターンを供給するためにユーザプログラム可能なデータパターンレジスタをプログラムするステップと、前記ユーザプログラム可能なデータパターンレジスタのために外部パターンプログラミングデバイスを用いてテストデータパターンを生成するステップと、によって達成可能である現実化に起因する。
【００１２】
本発明は、テストされるメモリのためのアドレスを生成するように構成されたアドレスジェネレータと、前記テストされるメモリの選択されたアドレスにテストデータを供給し、かつ前記テストデータを読み出すように構成されたシーケンサ回路と、メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するように構成されたコンパレータ回路と、前記テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタと、を有するＭＢＩＳＴコントローラと、前記ユーザプログラム可能なデータパターンレジスタに前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイスと、を含む汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムである。
【００１３】
一実施形態において、前記外部パターンプログラミングデバイスは、ユーザ定義されたテストデータパターンを生成するように構成されたコンピュータを含むことが可能である。前記外部パターンプログラミングデバイスは、ユーザ定義されたテストデータパターンを生成するように構成されたプログラム可能なハードウェアを含むことが可能である。前記ユーザプログラム可能なパターンレジスタはフラッシュメモリを含むことが可能である。汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムは、ユーザ定義されたテストデータパターンを生成するためにコンピュータまたはプログラム可能なハードウェアを選択するように構成されたスイッチングデバイスを含むことが可能である。前記ユーザプログラム可能なパターンレジスタは、前記外部パターンプログラミングデバイスからシリアルに前記テストデータを受信することが可能である。前記ユーザプログラム可能なパターンレジスタは、前記外部パターンプログラミングデバイスから並列構成で前記テストデータを受信することが可能である。前記ユーザプログラム可能なパターンレジスタは１からＮビットを含むことが可能である。前記ユーザプログラム可能なパターンレジスタは前記ＭＢＩＳＴコントローラ内に配置することが可能である。前記ユーザプログラム可能なパターンレジスタは前記ＭＢＩＳＴコントローラの外部に配置することが可能である。前記テストデータパターンは、チェッカボードパターン、対角線パターン、全て０のパターン、全て１のパターン、ウォーキングワン（walking ones）パターン、またはウォーキングゼロ（walking zeros）パターンからなる集合から選択することが可能である。前記テストデータパターンは、前記ユーザプログラム可能なパターンレジスタのサイズによってのみ制限される任意にユーザ定義されたバイナリデータパターンとすることが可能である。前記テストデータパターンは、任意にユーザ定義された１および０のパターンを含むことが可能である。前記システムは、テストモード信号が、前記テストモード信号の所定状態に基づいて前記アドレスジェネレータによって生成されたアドレスまたはシステムアドレスを選択するマルチプレクサを含むことが可能である。前記システムは、テストモード信号が、前記テストモード信号の所定状態に基づいて前記テストデータパターンまたはシステムデータを選択するマルチプレクサを含むことが可能である。
【００１４】
また、本発明は、テストされるメモリのためのアドレスを生成するように構成されたアドレスジェネレータと、前記テストされるメモリの選択されたアドレスにテストデータを供給し、かつ前記テストデータを読み出すように構成されたシーケンサ回路と、メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するように構成されたコンパレータ回路と、を含むＭＢＩＳＴコントローラと、前記ＭＢＩＳＴコントローラから離れ、前記テストされるメモリにテストデータパターンを供給するための外部からアクセス可能であるユーザプログラム可能なパターンレジスタと、前記ユーザプログラム可能なパターンレジスタに前記テストデータパターンを供給するように構成された外部パターンプログラミングデバイスと、を含む汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システムである。
【００１５】
また、本発明は、汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）方法であって、本方法は、テストされるメモリのためのアドレスを生成するステップと、外部からアクセス可能であるユーザプログラム可能なパターンレジスタのために外部パターンプログラミングデバイスを用いてテストデータパターンを生成するステップと、前記テストされるメモリへの前記テストデータパターンを用いて前記ユーザプログラム可能なパターンレジスタをプログラムするステップと、前記テストされるメモリの選択されたアドレスにテストデータを供給するステップと、前記テストされるメモリの選択されたアドレスから前記テストデータを読み出すステップと、メモリ故障を識別するために、前記テストされるメモリに供給されたテストデータと前記テストされるメモリから読み出されたテストデータとを比較するステップと、を含む。
【発明を実施するための最良の形態】
【００１６】
他の目的、特徴および効果は、下記の好ましい実施形態の記載および添付図面から、この技術分野の当業者に認識される。
【００１７】
好ましい実施形態または以下に開示される実施形態とは別に、本発明は、他の実施形態が可能であり、かつ様々な方法で実施または実行されることが可能である。従って、本発明は、下記の説明に記載され、または図面に表わされた構成要素の詳細な構造および配列への適用に限定されないと理解すべきである。
【００１８】
本発明の詳細な特徴がいくつかの図面に表わされ他には表わされないが、これは、各々の特徴が本発明によるいずれかまたは全ての他の特徴と組み合わせることが可能であるので、単に便宜のためである。ここで用いられる「含む（including）」、「具備する（comprising）」、「有する（having）」、「有する（with）」の用語は、広範囲にかつ包括的に解釈されるべきであり、かつ物理的接続に限定されるべきでない。さらに、対象の出願に開示されたどのような実施形態も、唯一可能な実施形態として理解されるべきでない。
【００１９】
上記の背景技術において説明したように、従来のＭＢＩＳＴシステムおよび方法は、ＭＢＩＳＴコントローラに所望のテストデータパターンとともにロジックをハードウェア組み込みし、ＲＯＭにテストデータパターンを格納し、または所望のテストデータパターンを生成するためにアルゴリズムによる生成技術を利用することによって、メモリをテストするためのテストデータパターンを生成する。
【００２０】
例えば、図１Ａの先行技術のＭＢＩＳＴシステム１０は、テストされるメモリ１４のためにライン１３のアドレスを生成するように構成されたアドレスジェネレータ１２と、ハードウェア組み込みロジック１８によって生成されたテストデータパターンをライン１５を介してテストされるメモリ１４に供給するように構成されたシーケンサ１６とを含む。シーケンサ１６は、ライン１５を介してテストされるメモリ１４に書き込まれたデータパターンを読み出し、コンパレータ２０は、メモリ故障を識別および報告するために、テストされるメモリ１４に書き込まれたテストデータパターンと読み出されたテストデータパターンとを比較する。この構造の明らかな欠点は、所望のテストデータパターンがハードウェア組み込みロジック１８にハードウェア組み込みされなければならず、新たなまたは異なるテストデータパターンのためにシステム１０を再プログラムすることができないことである。さらに、各々のハードウェア組み込みされたデータパターンは、貴重なチップ資産を占有し、使用可能なテストデータパターンの数を制限する。
【００２１】
図１Ｂの先行技術のＭＢＩＳＴシステム３０は、同様な部分には同様な番号が付与され、ハードウェア組み込みロジック１８がＲＯＭ３２と置き換えられた以外は、ＭＢＩＳＴ１０と同様な技術を利用する。ＲＯＭ３２は、ライン１５を介してシーケンサ１６によってテストされるメモリ１４に読み込まれ、かつ読み出される所望のテストパターンでエンコードされ、かつ同様に故障を識別するためにコンパレータ２０によって比較されることが可能である。先行技術のＭＢＩＳＴシステム３０はテストされるメモリ１４へのテストパターンの数を増加させることが可能であるが、この構造は、一旦ＭＢＩＳＴシステム３０が製造されると、所望のデータパターンを変更するためにＲＯＭを再プログラムすることができないという明らかな欠点を持つ。
【００２２】
図１Ｃの先行技術のＭＢＩＳＴシステム４０は、同様な部分には同様な番号が付与され、テストされるメモリ１４のための所望のテストデータパターンを生成するためにアルゴリズムによるジェネレータ４２を利用し、かつＭＢＩＳＴシステム４０がアクティブにされたときに、所望のテストデータパターンを生成するために（図示しない）ロジックゲートを用いる。テストデータパターンの特定の組み合わせは、各種のテストデータパターンのためにハードウェア組み込みロジックの各種の組み合わせを選択することによって、ＭＢＩＳＴがアクティブにされたときに生成することが可能である。この構造は、アクティブにされたときにテストパターンの各種の組み合わせを提供することが可能であるが、この構造は同様に、予めプログラムされなければならず、従って一旦ＭＢＩＳＴシステム４０が製造された後に再プログラムすることができないロジックゲートにハードウェア組み込みされた所定数のデータパターンに制限される。
【００２３】
図２の先行技術のＭＢＩＳＴシステム５０は、上述したように米国特許第６，４５２，８４８号明細書に開示され、先行技術のアルゴリズムによる生成の構造のより精巧な例を表わす。この構造は、ＸＯＲアレイ５２および５４、アドレススクランブルレジスタ５６、およびテストデータパターンをテストされるメモリ６０に供給するためのデータワードレジスタ５８のような、大規模なハードウェア組み込みロジックを利用する。先行技術のＭＢＩＳＴシステム５０の構造はプログラム可能なメモリテストパターンを開示しているように見えるが、この構造は、大規模なハードウェア組み込みＸＯＲロジックアレイ５２および５４によって生成することが可能なデータパターンに制限される。また、この構造は、テストデータパターンの外部でのプログラミングを受け入れない。さらに、アドレススクランブルレジスタ５６、データワードレジスタ５８、および大規模なＸＯＲアレイ５２および５４の組み込みは、ＭＢＩＳＴシステム５０がテストされるメモリ６０と同じ速度で動作するための能力を制限する。
【００２４】
これらとは対照的に、本発明による図３の汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト（ＭＢＩＳＴ）システム６０は、ライン１０３を介してテストされるメモリ６６のためのアドレスを生成するように構成されたアドレスジェネレータ６４を有するＭＢＩＳＴコントローラ６２を含む。また、ＭＢＩＳＴコントローラ６２は、例えば、ライン６７を介してユーザプログラム可能なパターンレジスタ７０によって供給されるテストデータパターンであるテストデータを、ライン７１を介してテストされるメモリ６６の選択されたアドレスに供給するように構成されたシーケンサ回路６８を含む。また、コントローラ６２は、ライン７７を介してメモリ故障を識別および報告するために、ライン９６を介してテストされるメモリ６６から読み出されるテストデータと、ライン８１を介したテストデータパターンとを比較するように構成されたコンパレータ回路７２を含む。
【００２５】
ユーザプログラム可能なパターンレジスタ７０は、外部プログラミングデバイス７５から受信されたテストされるメモリ６６へのユーザ定義されたテストデータパターンを供給する（詳細は以下で説明する）。一実施形態において、ユーザプログラム可能なパターンレジスタ７０は、ブロック８３に示すように１６ビットを含む。他の実施形態において、ユーザプログラム可能なパターンレジスタ７０は、１からＮビットを含むことが可能であり、８７に示されるＮは３２ビット、６４ビット、１２８ビット、２５６ビット、またはこの技術分野の当業者に知られた任意の所望のビット数とすることが可能である。図３に示すように、ユーザプログラム可能なパターンレジスタ７０はＭＢＩＳＴコントローラ６２の内部に配置されているが、これは本発明の必須の制限ではなく、ユーザプログラム可能なパターンレジスタ７０は、破線８０によって示すように、ＭＢＩＳＴコントローラ６２の外部に配置することも可能である。ユーザプログラム可能なパターンレジスタ７０は、ライン８９を介して外部プログラミングデバイス７５からシリアルにテストデータパターンを受信することが可能であり、また、他の構造において、ライン８９を介して並列構成で外部プログラミングデバイス７５からテストデータパターンを受信することも可能である。
【００２６】
また、ＭＢＩＳＴシステム６０は、ユーザプログラム可能なパターンレジスタ７０にテストデータパターンを供給するように構成された、コンピュータ７６またはプログラム可能なハードウェア７８のような外部プログラミングデバイス７５を含む。コンピュータ７６は、典型的には、ユーザプログラム可能なパターンレジスタ７０への任意のユーザ定義されたテストデータパターンを生成するように構成される（例えば、プログラムされる）。また、プログラム可能なハードウェア７８は、任意のユーザ定義されたテストデータパターンを生成するように外部でプログラムされることも可能である。１つの構造において、プログラム可能なハードウェア７８は、ユーザ定義されたデータパターンを入力するように構成されることが可能である（図示しない）自動テスト装置を含むことが可能である。他の構造において、ユーザプログラム可能なパターンレジスタ７０は、ユーザ定義されたテストデータパターンを格納するためのフラッシュメモリを含むことが可能である。フラッシュメモリは、後に、任意の他の所望のテストデータパターンを用いて再プログラムすることが可能である。図３に示すように、外部プログラミングデバイス７５はコンピュータまたはプログラム可能なハードウェアとすることが可能であるが、これは本発明の必須の制限ではなく、外部プログラミングデバイス７５は、ユーザプログラム可能なパターンレジスタ７０にユーザ定義されたテストデータパターンを供給するために、この技術分野の当業者に知られた任意のデバイスとすることが可能である。
【００２７】
ＭＢＩＳＴシステム６０は、理想的には、各種の外部プログラミングデバイス、例えば、コンピュータ７６および／またはプログラム可能なハードウェア７８を選択するように構成されたスイッチ８８を含む。
【００２８】
また、ＭＢＩＳＴシステム６０は、ライン９２を介したテストモード信号がライン９４を介したシステムデータまたはライン７１を介したテストデータパターンのいずれかを選択するマルチプレクサ９０を含む。ライン９２を介したテストモード信号は、ＭＢＩＳＴコントローラ６２がテストモードにあるか否かを示し（典型的には、ライン１０１を介してＢＩＳＴスタート７９によって供給される）、テストモードにあるならばマルチプレクサ９０はライン７１を介してテストデータ（例えば、テストデータパターン）を選択する。テストデータはライン９７を介してテストされるメモリ６６に書き込まれる。ライン９２を介したテストモード信号が、ＭＢＩＳＴシステム６０がアクティブでないことを示すとき、マルチプレクサ９０によってライン９４を介したシステムデータが選択される。
【００２９】
また、ＭＢＩＳＴシステム６０は、ライン９２を介して示されるテストモード信号がアドレスジェネレータ６４によって生成されたアドレス、または１０６を介したシステムアドレスのいずれかを選択するマルチプレクサ１００を含む。同様に、ライン９２を介したテストモード信号は、ＭＢＩＳＴシステム６０がテストモードにあるか、または通常のシステムモードにあるかを決定する。ライン９２を介したテストモード信号が、ＭＢＩＳＴシステム６０がテストモードにあることを示すとき、マルチプレクサ１００はライン１０３を介してアドレスジェネレータ６４からのＢＩＳＴアドレスを選択し、それはライン１０４を介してテストされるメモリ６６にアドレス指定するために用いられ、それ以外はマルチプレクサ１００はライン１０６を介したシステムアドレスを選択する。
【００３０】
ＭＢＩＳＴシステム６０は、外部プログラミングデバイス７５を用いて外部から（例えば、ＭＢＩＳＴコントローラ６２の外部から）任意のユーザ定義されたテストデータパターンをプログラムする機能を提供する。ユーザ定義されたテストデータパターンは、テストされるメモリ６６に書き込まれおよび読み出され、かつコンパレータ７２は欠陥のあるメモリ位置を識別するために、書き込まれたテストデータパターンと読み出されたテストデータパターンとを比較する。その結果、テストデータパターンのためのロジックをハードウェアに組み込み、非常にたくさんのテストデータパターンを格納するためにＲＯＭを利用し、または固定のデータパターンを生成するためにアルゴリズムによる生成技術を利用する必要が無くなる。ＭＢＩＳＴシステム６０は、任意の所望のテストデータパターン、例えば、図４Ａに示すようなチェッカボードまたはチェッカボード補集合のテストデータパターン、図４Ｂに示すような対角線または対角線補集合のテストデータパターン、図４Ｃに示すようなバイトまたはワード幅の交互のチェッカボードパターン、図４Ｄに示すようなウォーキングワン（walking ones）テストパターン、または必要に応じて任意の他のパターンを生成するために再構成し、および外部からプログラムすることが可能である。図４Ａから４Ｄは本発明に従って外部からプログラムすることが可能であるテストデータパターンのいくつかの例を示すが、これは本発明において必須の制限ではなく、任意のユーザ定義されたデータパターンを外部プログラミングデバイス７５またはプログラム可能なハードウェア７８を用いてプログラムすることが可能である。さらに、外部プログラミングデバイス７５によって供給されるユーザ定義されたテストデータパターンは、ユーザプログラム可能なパターンレジスタ７０に格納され、シーケンサ６８によって処理され、またはテストされるメモリ６６に転送されるので、ＭＢＩＳＴシステム６０はテストされるメモリ６６と同じ速度で動作することが可能である。
【００３１】
図５に示す、本発明の汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト方法１９８は、テストされるメモリのためのアドレスを生成するステップであるステップ２００、外部パターンプログラミングデバイスを用いて、外部からアクセス可能であるユーザプログラム可能なパターンレジスタのためのテストデータパターンを生成するステップ２０２、テストされるメモリにテストデータパターンを供給するために、外部からアクセス可能であるユーザプログラム可能なパターンレジスタをプログラムするステップ２０４を含む。そして、ステップ２０６において、プログラムされたテストデータは、テストされるメモリの選択されたアドレスに供給される。その後、ステップ２０８において、テストデータは、テストされるメモリの選択されたアドレスから読み出され、ステップ２１０において、メモリ故障を識別するために、テストされるメモリから読み出されたテストデータは、テストされるメモリに供給されたテストデータと比較される。
【００３２】
他の実施形態は、この技術分野の当業者に認識され、かつ特許請求の範囲に記載された請求項の範囲内にある。
【図面の簡単な説明】
【００３３】
【図１Ａ】典型的な先行技術のＭＢＩＳＴ構造のブロック図である。
【図１Ｂ】典型的な先行技術のＭＢＩＳＴ構造のブロック図である。
【図１Ｃ】典型的な先行技術のＭＢＩＳＴ構造のブロック図である。
【図２】もう１つの先行技術のアルゴリズムによる生成のＭＢＩＳＴのブロック図である。
【図３】本発明による汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テストシステムのブロック図である。
【図４Ａ】本発明により生成することが可能なテストデータパターンの例を示す表である。
【図４Ｂ】本発明により生成することが可能なテストデータパターンの例を示す表である。
【図４Ｃ】本発明により生成することが可能なテストデータパターンの例を示す表である。
【図４Ｄ】本発明により生成することが可能なテストデータパターンの例を示す表である。
【図５】本発明による汎用的にアクセス可能である十分にプログラム可能なメモリ組み込み自己テスト方法の主要なステップを表わす図である。
【符号の説明】
【００３４】
６０  ＭＢＩＳＴシステム
６２  ＭＢＩＳＴコントローラ
６４  アドレスジェネレータ
６６  テストされるメモリ
６７、７１、７７、８１、８９、９２、９４、９６、９７、１０１、１０３  ライン
６８  シーケンサ回路
７０  ユーザプログラム可能なパターンレジスタ
７５  外部プログラミングデバイス
７８  プログラム可能なハードウェア
９０、１００  マルチプレクサ
【図１Ａ】
2007504599.tif 000003
【図１Ｂ】
2007504599.tif 000004
【図１Ｃ】
2007504599.tif 000005
【図２】
2007504599.tif 000006
【図３】
2007504599.tif 000007
【図４Ａ】
2007504599.tif 000008
【図４Ｂ】
2007504599.tif 000009
【図４Ｃ】
2007504599.tif 000010
【図４Ｄ】
2007504599.tif 000011
【図５】
2007504599.tif 000012
【国際調査報告】
2007504599.tif 000013