(57)【要約】【課題】異形の表示部の輝度ムラを抑える。【解決手段】複数のサブ画素に接続する第ｍ走査信号線（Ｇｍ）と、第ｍ走査信号線よりも少ない数のサブ画素に接続する第ｎ走査信号線（Ｇｎ）と、複数段の出力回路を含み、前記第ｍ走査信号線および前記第ｎ走査信号線を駆動するドライバ回路（ＧＤ１）とを備える表示デバイスであって、第ｍ段の出力回路（Ｘｍ）は、第ｍ走査信号線に接続する第ｍ出力トランジスタを含み、第ｎ段の出力回路（Ｘｎ）は、第ｎ走査信号線に接続する第ｎ出力トランジスタを含み、第ｎ出力トランジスタは、第ｍ出力トランジスタよりも駆動能力が小さい。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のサブ画素に接続する第ｍ走査信号線と、前記第ｍ走査信号線よりも少ない数のサブ画素に接続する第ｎ走査信号線と、複数段の出力回路を含み、前記第ｍ走査信号線および前記第ｎ走査信号線を駆動するドライバとを備える表示デバイスであって、
第ｍ段の出力回路は、前記第ｍ走査信号線に接続する第ｍ出力トランジスタを含み、第ｎ段の出力回路は、前記第ｎ走査信号線に接続する第ｎ出力トランジスタを含み、
前記第ｎ出力トランジスタは、前記第ｍ出力トランジスタよりも駆動能力が小さい表示デバイス。
【請求項２】
切り欠きあるいは刳り貫きが形成された異形の表示部を備える請求項１記載の表示デバイス。
【請求項３】
前記表示部は、前記切り欠きあるいは前記刳り貫きの一方サイドに位置するサイド領域を含み、前記第ｎ走査信号線は前記サイド領域を通る請求項２記載の表示デバイス。
【請求項４】
前記第ｎ走査信号線と容量を形成し、定電圧が供給される導電体を備える請求項１〜３のいずれか１項に記載の表示デバイス。
【請求項５】
前記第ｎ出力トランジスタは、前記第ｍ出力トランジスタよりもサイズが小さい請求項１〜４のいずれか１項に記載の表示デバイス。
【請求項６】
前記表示部のコーナエッジが、曲線状あるいは前記第ｎ走査信号線の延伸方向に対して斜線状であり、
前記コーナエッジの外側には、前記ドライバの端部が、前記コーナエッジから等距離となるように形成され、
前記ドライバの端部に前記第ｎ段の出力回路が含まれる請求項２に記載の表示デバイス。
【請求項７】
複数段の出力回路を含み、複数のサブ画素に接続する第ｍ走査信号線と、前記第ｍ走査信号線よりも少ない数のサブ画素に接続する第ｎ走査信号線とを駆動するドライバであって、
第ｎ段の出力回路は、前記第ｎ走査信号線に接続する第ｎ出力トランジスタを含み、第ｍ段の出力回路は、前記第ｍ走査信号線に接続する第ｍ出力トランジスタを含み、
前記第ｎ出力トランジスタは、前記第ｍ出力トランジスタよりも駆動能力が小さいドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示デバイスに関する。
【背景技術】
【０００２】
特許文献１には、異形（コーナを斜めに切り欠いた形状）の表示部の輝度ムラを抑える技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本国公開特許公報「特開２０１２−１０３３３５号公報（２０１２年５月３１日公開）」
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の技術には、表示部の形状が制限されるのに加え、データ信号の調整が必要になるという問題がある。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る表示デバイスは、複数のサブ画素に接続する第ｍ走査信号線と、前記第ｍ走査信号線よりも少ない数のサブ画素に接続する第ｎ走査信号線と、複数段の出力回路を含み、前記第ｍ走査信号線および前記第ｎ走査信号線を駆動するドライバ回路とを備える表示デバイスであって、第ｍ段の出力回路は、前記第ｍ走査信号線に接続する第ｍ出力トランジスタを含み、第ｎ段の出力回路は、前記第ｎ走査信号線に接続する第ｎ出力トランジスタを含み、前記第ｎ出力トランジスタは、前記第ｍ出力トランジスタよりも駆動能力が小さい。
【発明の効果】
【０００６】
本発明の一態様によれば、例えば異形の表示部の輝度ムラを抑えることができる。
【図面の簡単な説明】
【０００７】
【図１】（ａ）は実施例１の表示デバイスの構成を示す模式図であり、（ｂ）は表示デバイスの構成を示す断面図であり、（ｃ）はサブ画素を示す回路図である。
【図２】（ａ）は実施形態１のドライバの構成を示す模式図であり、（ｂ）は当該ドライバの動作を示すタイミングチャートである。
【図３】（ａ）は実施形態１のドライバの構成を示す模式図であり、（ｂ）は当該ドライバの動作を示すタイミングチャートである。
【図４】実施形態１の出力回路の構成を示す説明図である。
【図５】実施形態１の効果を示す波形図である。
【図６】比較例を示す波形図である。
【図７】出力トランジスタの構成を示す平面図である。
【図８】実施例１の表示デバイスの変形例を示す模式図である。
【図９】実施例１の表示デバイスのさらなる変形例を示す模式図である。
【図１０】実施例２の表示デバイスの構成を示す模式図である。
【図１１】実施例２の表示デバイスの変形例を示す模式図である。
【図１２】（ａ）は実施形態３の表示デバイスの構成を示す模式図であり、（ｂ）は、表示部のコーナの拡大図である。
【発明を実施するための形態】
【０００８】
図１（ａ）は実施例１の表示デバイスの構成を示す模式図であり、図１（ｂ）は表示デバイスの構成を示す断面図であり、図１（ｃ）はサブ画素を示す回路図である。図１に示すように、表示デバイス２は、バックライトユニットＢＵ、液晶パネルＬＰ、ソースドライバＳＤ、および表示制御回路ＤＣＣを備える。液晶パネルＬＰには、ゲートドライバＧＤ１・ＧＤ２がモノリシックに形成される（ＧＤＭ構造）。表示制御回路ＤＣＣは、ソースドライバＳＤおよびゲートドライバＧＤ１・ＧＤ２を制御する。
【０００９】
液晶パネルＬＰは、データ信号線ＤＬ、走査信号線Ｇｍ・Ｇｎ、ゲートドライバＧＤ１・ＧＤ２を含むアクティブマトリクス基板３と、液晶層４と、カラーフィルタを含むカラーフィルタ基板５と、光学フィルム、タッチパネル等が含まれる機能層６とを備える。
【００１０】
液晶パネルＬＰには切り欠き（ノッチ）ＮＺが形成されており、異形の表示部ＤＡには、複数のサブ画素（ＳＰｍ・ＳＰｎ・ＳＰＭ・ＳＰＮ）が設けられる。
【００１１】
サブ画素ＳＰｉ（ｉ＝ｍ，ｎ，Ｍ，Ｎ）は、画素トランジスタＴＲおよび画素電極ＰＥを含み、第１方向Ｄ１に延伸する走査信号線Ｇｉ（ｉ＝ｍ，ｎ、Ｍ，Ｎ）と、第２方向Ｄ２に延伸するデータ信号線ＤＬに接続する。具体的には、画素電極ＰＥは画素トランジスタＴＲを介してデータ信号線ＤＬに接続され、画素トランジスタＴＲのゲート電極が走査信号線Ｇｉに接続される。また、画素電極ＰＥおよび共通電極ｃｏｍ間に液晶容量Ｃｌｃが形成され、画素電極ＰＥおよび補助容量配線ＣＳｉ間に補助容量Ｃｃｓが形成される。なお、補助容量配線ＣＳｉはアクティブマトリクス基板３に形成され、共通電極ｃｏｍはアクティブマトリクス基板３あるいはカラーフィルタ基板５に形成される。画素トランジスタのチャネルには、酸化物半導体（例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体）、低温ポリシリコン（ＬＴＰＳ）等を用いることができる。
【００１２】
〔実施形態１〕
図１では、第２方向Ｄ２に延びるゲートドライバＧＤ１・ＧＤ２が、表示部ＤＡを取り囲む非表示部ＮＡに設けられる。表示部ＤＡには、切り欠きＮＺの第１方向Ｄ１に関する一方サイドに位置するサイド領域ＳＡ１および他方サイドに位置するサイド領域ＳＡ２、並びに切り欠きＮＺよりも内側（中央側）のメイン領域ＭＡが含まれる。切り欠きＮＺと重なるように、カメラレンズ、各種センサ等を配することができる。
【００１３】
走査信号線Ｇｍ（第ｍ走査信号線）はメイン領域ＭＡを通り、ゲートドライバＧＤ１・ＧＤ２に接続される。走査信号線Ｇｎ（第ｎ走査信号線）はサイド領域ＳＡ１を通り、ゲートドライバＧＤ１に接続される。ゲートドライバＧＤ１からみれば、走査信号線Ｇｍはｍ番目（ｍは自然数）の走査信号線であり、走査信号線Ｇｎはｎ番目（ｎはｍ以外の自然数）の走査信号線である。走査信号線ＧＮはサイド領域ＳＡ２を通り、ゲートドライバＧＤ２に接続される。走査信号線Ｇｍは２つのゲートドライバＧＤ１・ＧＤ２で駆動され、走査信号線Ｇｎは１つのゲートドライバＧＤ１で駆動されるが、走査信号線Ｇｎに接続されるサブ画素の数は、走査信号線Ｇｍに接続されるサブ画素の数の半分未満であるため、ゲートドライバＧＤ１からみれば、走査信号線Ｇｍよりも走査信号線Ｇｎの方が低負荷（時定数が小さい）であり、同様に、ゲートドライバＧＤ２からみれば、走査信号線Ｇｍよりも走査信号線ＧＮの方が低負荷である。
【００１４】
図２（ａ）はドライバ（ＧＤ１）の構成を示す模式図であり、図２（ｂ）は当該ドライバの動作を示すタイミングチャートである。図３（ａ）はドライバ（ＧＤ２）の構成を示す模式図であり、図３（ｂ）は当該ドライバの動作を示すタイミングチャートであり、図４（ａ）（ｂ）は実施形態１の出力回路の構成を示す説明図であり、図５は実施形態１の効果を示す波形図である。
【００１５】
実施形態１では、サイド領域を通る走査信号線Ｇｎ・ＧＮが低負荷であることを考慮して、ゲートドライバＧＤ１・ＧＤ２を、図２〜図４のように構成している。
【００１６】
具体的には、ゲートドライバＧＤ１は、複数段のフリップフロップおよび複数段の出力回路を含み、第ｍ段のフリップフロップＦｍに接続する第ｍ段の出力回路Ｘｍは、走査信号線Ｇｍに接続するトランジスタＴｍ（出力トランジスタ）を含み、第ｎ段のフリップフロップＦｎに接続する第ｎ段の出力回路Ｘｎは、走査信号線Ｇｎに接続するトランジスタＴｎ（出力トランジスタ）を含み、トランジスタＴｎは、トランジスタＴｍよりも駆動能力が小さい。トランジスタの駆動能力とは、ゲート・ソース間電圧を所定値にしたときのドレイン電流値である（駆動能力が大きいトランジスタはドレイン電流値が大きい）。
【００１７】
また、ゲートドライバＧＤ２は、複数段のフリップフロップおよび複数段の出力回路を含み、第ｍ段のフリップフロップＦＭに接続する第ｍ段の出力回路ＸＭは、走査信号線Ｇｍに接続するトランジスタＴＭ（出力トランジスタ）を含み、第ｎ段のフリップフロップＦＮに接続する第ｎ段の出力回路ＸＮは、走査信号線ＧＮに接続するトランジスタＴＮ（出力トランジスタ）を含み、トランジスタＴＮは、トランジスタＴＭよりも駆動能力が小さい。
【００１８】
こうすれば、図２（ｂ）、図３（ｂ）および図５に示すように、出力回路Ｘｎから走査信号線Ｇｎに出力される走査パルスＰｎの戻り波形（図中にて破線で囲まれた立ち下がり波形）、および出力回路ＸＮから走査信号線ＧＮに出力される走査パルスＰＮの戻り波形を、出力回路Ｘｍから走査信号線Ｇｍに出力される走査パルスＰｍの戻り波形に揃えることができ、サイド領域ＳＡ１・ＳＡ２と、メイン領域ＭＡとの輝度ムラを低減することができる。。
【００１９】
図５に示すように、走査信号線Ｇｍについては、走査パルスＰｍの戻り（立ち下がり）のタイミングで、画素電極ＰＥの電圧ＶｐがΔＶｍだけマイナス方向に引き込まれ、走査信号線Ｇｎについては、走査パルスＰｎの戻り（立ち下がり）のタイミングで、画素電極ＰＥの電圧ＶｐがΔＶｎだけマイナス方向に引き込まれる。引き込み電圧ΔＶｍ・ΔＶｎは、Ｃｇｄ（走査信号線および画素電極間の寄生容量）に起因する。共通電極の電圧Ｖｃｏｍの最適値は引き込み電圧ΔＶｍ・ΔＶｎに依存し、引き込み電圧ΔＶｍ・ΔＶｎは走査パルスＰｍ・Ｐｎの戻り波形に依存するため、走査パルスＰｍ・Ｐｎの戻り波形を揃えることで、サイド領域ＳＡ１・ＳＡ２とメイン領域ＭＡとでＶｃｏｍの最適値が合致し、輝度ムラが抑制される。
【００２０】
なお、出力回路Ｘｎ・ＸＮを出力回路Ｘｍ・ＸＭと同一構成とした場合は、図６のように、出力回路Ｘｎからの走査パルスｐｎが、出力回路Ｘｍからの走査パルスＰｍよりも急峻に戻る（ドロップする）ため、ΔＶｎ＞ΔＶｍとなり、サイド領域ＳＡ１・ＳＡ２のＶｃｏｍの最適値が、メイン領域ＭＡよりもマイナス方向にズレ、輝度ムラの発現、焼き付き（信頼性低下）のおそれがある。なお、Ｖｃｏｍの最適値のズレは画素電極ＰＥに書き込むデータ信号側で調整することもできるが、この場合はソースドライバＳＤのカスタマイズが必要になるというデメリットがある。実施形態１ではアクティブマトリクス基板３におけるＧＤＭ（ゲートドライバモノリシック）の設計によって輝度ムラ対策ができるというメリットがある。
【００２１】
なお、例えば図２（ａ）のフリップフロップＦｍは、セット端子Ｓ、リセット端子Ｒ、および出力端子Ｑｍを有するＲＳフリップフロップであり、出力端子Ｑｍは出力回路Ｘｍに接続され、出力回路Ｘｍは、次段のフリップフロップＦｍ＋１のセット端子Ｓおよび前段のフリップフロップのリセット端子Ｒに接続される。
【００２２】
図４（ａ）では、出力回路ＸｍをｎチャネルのトランジスタＴｍ（出力トランジスタ）で構成し、トランジスタＴｍについては、ゲート端子をフリップフロップＦｍの出力Ｑｍに接続し、一方の導通端子をクロック信号ＣＫａの供給線に接続し、他方の導通端子を走査信号線Ｇｍに接続する。また、出力回路ＸＭをｎチャネルのトランジスタＴＭ（出力トランジスタ）で構成し、トランジスタＴＭについては、ゲート端子をフリップフロップＦＭの出力ＱＭに接続し、一方の導通端子をクロック信号ＣＫａの供給線に接続し、他方の導通端子を走査信号線Ｇｍに接続する。また、出力回路ＸｎをｎチャネルのトランジスタＴｎで構成し、トランジスタＴｎ（出力トランジスタ）については、ゲート端子をフリップフロップＦｎの出力Ｑｎに接続し、一方の導通端子をクロック信号ＣＫｂ（ＣＫａとは逆位相）の供給線に接続し、他方の導通端子を走査信号線Ｇｎに接続する。また、出力回路ＸＮをｎチャネルのトランジスタＴＮ（出力トランジスタ）で構成し、トランジスタＴＮについては、ゲート端子をフリップフロップＦＮの出力ＱＮに接続し、一方の導通端子をクロック信号ＣＫｂの供給線に接続し、他方の導通端子を走査信号線ＧＮに接続する。
【００２３】
図４（ａ）では、フリップフロップの出力が「Ｈｉｇｈ」となっている状態で、クロック信号が「Ｌｏｗ」から「Ｈｉｇｈ」になることで走査パルスが立ち上がる。クロック信号が「Ｈｉｇｈ」から「Ｌｏｗ」になることで走査パルスが「Ｈｉｇｈ」から「Ｌｏｗ」となる。
【００２４】
図４（ａ）では、トランジスタＴｍよりもトランジスタＴｎの駆動能力が小さく、トランジスタＴＭよりもトランジスタＴＮの駆動能力が小さい構成（具体例については後述）とする。
【００２５】
なお、図４（ａ）を図４（ｂ）のように変形してもよい。具体的には、出力トランジスタ（Ｔｍ・ＴＭ・Ｔｎ・ＴＮ）のゲート端子（以下、ノードＮｄとする）と、フリップフロップの出力（Ｑｍ・ＱＭ・Ｑｎ・ＱＮ）との間にダイオード接続されたトランジスタＴｋを挿入し、ノードＮｄと走査信号線（Ｇｍ・ＧＭ・Ｇｎ・ＧＮ）との間にブートストラップ容量Ｃｂを形成する。
【００２６】
図４（ｂ）の場合、フリップフロップの出力（Ｑｍ・ＱＭ・Ｑｎ・ＱＮ）が「Ｈｉｇｈ」になると、トランジスタＴｋを介してノードｎｄがフリップフロップの出力電圧から閾値落ちした電位にプリチャージされる。その後、クロック信号が立ち上がると、ブートストラップ容量Ｃｂを介してノードｎｄが突き上げられる。この際、トランジスタＴｋはオフであってノードｎｄがフローティングとなるので、ノードｎｄはフリップフロップの出力電圧以上に突き上げられ、クロック信号の「Ｈｉｇｈ」レベルが閾値落ちすることなく走査信号線（Ｇｍ・ＧＭ・Ｇｎ・ＧＮ）に出力される。これにより、走査パルスの「Ｈｉｇｈ」レベルの低下を防ぐことができる。なお、ブートストラップ容量Ｃｂは、容量素子でもよいし、出力トランジスタ（Ｔｍ・ＴＭ・Ｔｎ・ＴＮ）の寄生容量でもよい。
【００２７】
図４（ｃ）では、出力回路Ｘｍを、クロック信号ＣＫａおよびフリップフロップＦｍの出力Ｑｍが入力されるＮＡＮＤ、一方の導通端子がＶｄｄ（高電位側電源）に接続するｐチャネルのトランジスタＴｐ、およびｎチャネルのトランジスタＴｍで構成し、トランジスタＴｍについては、ゲート端子をＮＡＮＤの出力およびトランジスタＴｐのゲート端子に接続し、一方の導通端子をＶｓｓ（低電位側電源）に接続し、他方の導通端子を、走査信号線ＧｍおよびトランジスタＴｐの導通端子に接続する。また、出力回路ＸＭを、クロック信号ＣＫａおよびフリップフロップＦＭの出力ＱＭが入力されるＮＡＮＤ、一方の導通端子がＶｄｄ（高電位側電源）に接続するｐチャネルのトランジスタＴｐ、およびｎチャネルのトランジスタＴＭで構成し、トランジスタＴＭについては、ゲート端子をＮＡＮＤの出力およびトランジスタＴｐのゲート端子に接続し、一方の導通端子をＶｓｓに接続し、他方の導通端子を、走査信号線ＧｍおよびトランジスタＴｐの導通端子に接続する。また、出力回路Ｘｎを、クロック信号ＣＫｂおよびフリップフロップＦｎの出力Ｑｎが入力されるＮＡＮＤ、一方の導通端子がＶｄｄに接続するｐチャネルのトランジスタＴｐ、およびｎチャネルのトランジスタＴｎで構成し、トランジスタＴｎについては、ゲート端子をＮＡＮＤの出力およびトランジスタＴｐのゲート端子に接続し、一方の導通端子をＶｓｓに接続し、他方の導通端子を、走査信号線ＧｎおよびトランジスタＴｐの導通端子に接続する。また、出力回路ＸＮを、クロック信号ＣＫｂおよびフリップフロップＦＮの出力ＱＮが入力されるＮＡＮＤ、一方の導通端子がＶｄｄに接続するｐチャネルのトランジスタＴｐ、およびｎチャネルのトランジスタＴＮで構成し、トランジスタＴＮについては、ゲート端子をＮＡＮＤの出力およびトランジスタＴｐのゲート端子に接続し、一方の導通端子をＶｓｓに接続し、他方の導通端子を、走査信号線ＧＮおよびトランジスタＴｐの導通端子に接続する。
【００２８】
図４（ｃ）では、トランジスタＴｍよりもトランジスタＴｎの駆動能力が小さく、トランジスタＴＭよりもトランジスタＴＮの駆動能力が小さい構成（具体例については後述）とする。
【００２９】
図４（ｃ）に示すＮＡＮＤは、図４（ｄ）に示すような、インバータｉｎ、アナログスイッチａｓ、およびｎチャネルのトランジスタＴｑを用いた回路で置き換えることができる。アナログスイッチａｓについては、２つの制御端子にフリップフロップの出力および反転出力を入力し、一方の導通端子にクロック信号を入力し、他方の導通端子をインバータｉｖの入力端子に接続する。トランジスタＴｑについては、ゲート端子にフリップフロップの反転出力を入力し、一方の導通端子をＶｓｓに接続し、他方の導通端子を、インバータｉｖの入力端子に接続する。
【００３０】
図４（ｅ）では、出力回路Ｘｍを、ｐチャネルのトランジスタＴｍａ（出力トランジスタ）およびｎチャネルのトランジスタＴｍｂ（出力トランジスタ）の導通端子同士を接続して得られるＣＭＯＳ型アナログスイッチで構成し、トランジスタＴｍａについては、ゲート端子をフリップフロップＦｍの出力Ｑｍに接続し、一方の導通端子をクロック信号ＣＫａの供給線に接続し、他方の導通端子を走査信号線Ｇｍに接続する一方、トランジスタＴｍｂについては、ゲート端子をフリップフロップＦｍの反転出力Ｑｂｍに接続し、一方の導通端子をクロック信号ＣＫａの供給線に接続し、他方の導通端子を走査信号線Ｇｍに接続する。また、出力回路ＸＭを、ｐチャネルのトランジスタＴＭａ（出力トランジスタ）およびｎチャネルのトランジスタＴＭｂ（出力トランジスタ）の導通端子同士を接続して得られるＣＭＯＳ型アナログスイッチで構成し、トランジスタＴＭａについては、ゲート端子をフリップフロップＦＭの出力ＱＭに接続し、一方の導通端子をクロック信号ＣＫａの供給線に接続し、他方の導通端子を走査信号線Ｇｍに接続する一方、トランジスタＴＭｂについては、ゲート端子をフリップフロップＦＭの反転出力ＱｂＭに接続し、一方の導通端子をクロック信号ＣＫａの供給線に接続し、他方の導通端子を走査信号線Ｇｍに接続する。また、出力回路Ｘｎを、ｐチャネルのトランジスタＴｎａ（出力トランジスタ）およびｎチャネルのトランジスタＴｎｂ（出力トランジスタ）の導通端子同士を接続して得られるＣＭＯＳ型アナログスイッチで構成し、トランジスタＴｎａについては、ゲート端子をフリップフロップＦｎの出力Ｑｎに接続し、一方の導通端子をクロック信号ＣＫｂの供給線に接続し、他方の導通端子を走査信号線Ｇｎに接続する一方、トランジスタＴｎｂについては、ゲート端子をフリップフロップＦｎの反転出力Ｑｂｎに接続し、一方の導通端子をクロック信号ＣＫｂの供給線に接続し、他方の導通端子を走査信号線Ｇｎに接続する。また、出力回路ＸＮを、ｐチャネルのトランジスタＴＮａ（出力トランジスタ）およびｎチャネルのトランジスタＴＮｂ（出力トランジスタ）の導通端子同士を接続して得られるＣＭＯＳ型アナログスイッチで構成し、トランジスタＴＮａについては、ゲート端子をフリップフロップＦＮの出力ＱＮに接続し、一方の導通端子をクロック信号ＣＫｂの供給線に接続し、他方の導通端子を走査信号線ＧＮに接続する一方、トランジスタＴＮｂについては、ゲート端子をフリップフロップＦＮの反転出力ＱｂＮに接続し、一方の導通端子をクロック信号ＣＫｂの供給線に接続し、他方の導通端子を走査信号線ＧＮに接続する。
【００３１】
図４（ｅ）では、フリップフロップの出力が「Ｈｉｇｈ」、反転出力が「Ｌｏｗ」となっている状態で、クロック信号が「Ｌｏｗ」から「Ｈｉｇｈ」になることで走査パルスが立ち上がり、クロック信号が「Ｈｉｇｈ」から「Ｌｏｗ」にとなることで走査パルスが戻る。
【００３２】
図４（ｅ）では、トランジスタＴｍａよりもトランジスタＴｎａの駆動能力が小さく、トランジスタＴｍｂよりもトランジスタＴｎｂの駆動能力が小さく、トランジスタＴＭａよりもトランジスタＴＮａの駆動能力が小さく、トランジスタＴＭｂよりもトランジスタＴＮｂの駆動能力が小さい構成（具体例については後述）とする。
【００３３】
なお、トランジスタＴｍａよりもトランジスタＴｎａの駆動能力が小さく、トランジスタＴｍｂとトランジスタＴｎｂの駆動能力が同等であり、トランジスタＴＭａよりもトランジスタＴＮａの駆動能力が小さく、トランジスタＴＭｂとトランジスタＴＮｂの駆動能力が同等である構成でもよい。また、トランジスタＴｍａとトランジスタＴｎａの駆動能力が同等で、トランジスタＴｍｂよりもトランジスタＴｎｂの駆動能力が小さく、トランジスタＴＭａとトランジスタＴＮａの駆動能力が同等で、トランジスタＴＭｂよりもトランジスタＴＮｂの駆動能力が小さい構成でもよい。トランジスタＴｎａ・Ｔｎｂ・ＴＮａ・ＴＮｂの駆動能力については、走査パルスＰｎの立ち上がり波形および戻り波形が最適になるように決定すればよい。
【００３４】
図７は、出力トランジスタの構成を示す平面図である。図７（ａ）〜図７（ｄ）については、左側の（駆動能力大）構成が、図４のトランジスタ（出力トランジスタ）Ｔｍ・ＴＭ・Ｔｍａ・Ｔｍｂ・ＴＭａ・ＴＭｂに対応し、右側（駆動能力小）の構成が、図４のトランジスタ（出力トランジスタ）Ｔｎ・ＴＮ・Ｔｎａ・Ｔｎｂ・ＴＮａ・ＴＮｂに対応する。出力トランジスタは、アクティブマトリクス基板３の製造プロセスで形成され、そのチャネルには、酸化物半導体（例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体）、低温ポリシリコン（ＬＴＰＳ）、アモルファスシリコン等を用いることができる。
【００３５】
図７（ａ）では、ソース電極（ソース領域）ＳＥ、ドレイン電極（ドレイン領域）ＤＥおよびチャネルＣＮを形成する際に、チャネル長を同一として、チャネル幅を小さくすることで駆動能力を小さくする（トランジスタのサイズも小さくなる）。図７（ｂ）では、チャネル幅を同一として、チャネル長を長くすることで駆動能力を小さくする。図７（ｃ）では、チャネル長およびチャネル幅を同一として、チャネルＣＮの両側に高抵抗領域ＨＲを形成することで駆動能力を小さくする。図７（ｄ）では、チャネル長およびチャネル幅を同一として、チャネルＣＮの不純物イオンのドーズ量を変えることで駆動能力を小さくする。
【００３６】
図８は、実施形態１の表示デバイスの変形例を示す模式図である。図１（ａ）ではメイン領域ＭＡを通る走査信号線Ｇｍを２つのゲートドライバＧＤ１・ＧＤ２に接続しているがこれに限定されない。図８（ａ）に示すように、各走査信号線を１つのゲートドライバ（ＧＤ１またはＧＤ２）に接続する構成でもよい。この場合も、サイド領域を通る走査信号線Ｇｎ・ＧＮが低負荷であるため、出力回路Ｘｍ・ＸＭ・Ｘｎ・ＸＮを図４のように構成する。
【００３７】
図１（ａ）ではゲートドライバＧＤ１・ＧＤ２をアクティブマトリクス基板３にモノリシックに形成しているがこれに限定されない。図８（ｂ）に示すように、ゲートドライバＧＤ１・ＧＤ２を液晶パネルＬＰとは別のＩＣ基板に設けることもできる。
【００３８】
図９は実施形態１の表示デバイスのさらなる変形例を示す模式図である。図９（ａ）に示すように、液晶パネルＬＰ自体は矩形とし、表示部ＤＡに切り欠きＮＺ（サブ画素が形成されない領域）を設けてもよいし、図９（ｂ）に示すように、表示部ＤＡに刳り貫きＫＺ（サブ画素が形成されない領域）を設けてもよい。これらの場合も、走査信号線Ｇｎが走査信号線Ｇｍよりも低負荷である（走査信号線Ｇｎに接続するサブ画素が、走査信号線Ｇｍに接続するサブ画素よりも少ない）ため、出力回路Ｘｍ・ＸＭ・Ｘｎ・ＸＮを図４のように構成する。
【００３９】
〔実施形態２〕
図１０は実施形態２の表示デバイスの構成を示す模式図である。実施形態２では、図１０（ａ）に示すように、走査信号線Ｇｎが、サイド領域ＳＡ１・ＳＡ２を通り、２つのゲートドライバＧＤ１・ＧＤ２に接続する構成とする。具体的には、走査信号線Ｇｎに、切り欠きＮＺを避けるための迂回部Ｒｓを設ける。この場合も、走査信号線Ｇｎが走査信号線Ｇｍよりも低負荷である（走査信号線Ｇｎに接続するサブ画素が、走査信号線Ｇｍに接続するサブ画素よりも少ない）ため、出力回路Ｘｍ・ＸＭ・Ｘｎ・ＸＮを図４のように構成する。なお、図１０（ｂ）のように、各走査信号線を１つのゲートドライバ（ＧＤ１またはＧＤ２）に接続する構成でもよい。
【００４０】
図１１は、実施形態２の表示デバイスの変形例を示す模式図である。図１１では、走査信号線Ｇｎが、サイド領域ＳＡ１・ＳＡ２を通り、２つのゲートドライバＧＤ１・ＧＤ２に接続する構成とし、切り欠きＮＺの近傍に、走査信号線Ｇｎとの間で容量を形成する導電体Ｄｚを設けることで、走査信号線Ｇｎの負荷を調整（大きくする）ことができる。なお、導電体Ｄｚには、共通電極の電圧Ｖｃｏｍ等の定電位を供給する。なお、図１１（ｂ）のように、各走査信号線を１つのゲートドライバ（ＧＤ１またはＧＤ２）に接続する構成でもよい。
【００４１】
〔実施形態３〕
図１２（ａ）は実施形態３の表示デバイスの構成を示す模式図であり、図１２（ｂ）は、表示部のコーナの拡大図である。図１２のように、表示部ＤＡのコーナを丸めて円弧状のエッジ（ラウンドエッジ）とする場合において、コーナ（切り欠きＮＺのサイド領域ＳＡ１）を通る走査信号線Ｇｎの負荷は、コーナよりも中央側を通る走査信号線Ｇｍよりも負荷が小さい、すなわち、走査信号線Ｇｎに接続するサブ画素（サブ画素ＳＰｎ含む）が、走査信号線Ｇｍに接続するサブ画素（サブ画素ＳＰｍ含む）よりも少ないため、出力回路Ｘｍ・Ｘｎを図４のように構成する。
【００４２】
表示部ＤＡのコーナエッジＫｅを円弧状とする場合には、ＧＤＭ構造のゲートドライバＧＤ１の端部をコーナエッジＫｅに沿う（コーナエッジＫｅから等距離となる）ように形成するが、ゲートドライバＧＤ１の端部に含まれる出力回路Ｘｎを、図４および図７（ａ）のように構成する（例えば、トランジスタＴｎのチャネル幅を小さくする）ことで、出力回路Ｘｎのサイズを出力回路Ｘｍよりも小さくすることができる。こうすれば、横縞状の輝度ムラ（上下端部と中央部との輝度ムラ）を抑制しつつ、ゲートドライバＧＤ１の端部（ラウンド部分）の形成領域を縮小させ、表示部ＤＡを取り囲む非表示部（額縁領域）を小さくすることができる。図１２（ｂ）で示すコーナ以外の３つのコーナについても同様である。
【００４３】
なお、コーナを通る走査信号線Ｇｎおよび走査信号線Ｇｕに関して、走査信号線Ｇｎよりも外側を通る走査信号線Ｇｕの方が低負荷である（走査信号線Ｇｕに接続されるサブ画素の数は、走査信号線Ｇｎに接続されるサブ画素の数よりも少ない）ことから、走査信号線Ｇｕに接続する出力回路Ｘｕの出力トランジスタの駆動能力を出力回路Ｘｎのそれよりも小さくすることもできる。なお、出力回路Ｘｎに接続するフリップフロップＦｎと出力回路Ｘｕに接続するフリップフロップＦｕとは、コーナエッジＫｅから等距離ｄをおいて配されている。
【００４４】
〔まとめ〕
本実施形態にかかる表示デバイスは、液晶ディスプレイに限られず、ＯＬＥＤ（有機発光ダイオード）ディスプレイ、ＱＬＥＤ（Quantum dot Light Emitting Diode）ディスプレイ等にも好適である。
〔態様１〕
複数のサブ画素に接続する第ｍ走査信号線と、前記第ｍ走査信号線よりも少ない数のサブ画素に接続する第ｎ走査信号線と、複数段の出力回路を含み、前記第ｍ走査信号線および前記第ｎ走査信号線を駆動するドライバとを備える表示デバイスであって、第ｍ段の出力回路は、前記第ｍ走査信号線に接続する第ｍ出力トランジスタを含み、第ｎ段の出力回路は、前記第ｎ走査信号線に接続する第ｎ出力トランジスタを含み、前記第ｎ出力トランジスタは、前記第ｍ出力トランジスタよりも駆動能力が小さい表示デバイス。
〔態様２〕
切り欠きあるいは刳り貫きが形成された異形の表示部を備える例えば態様１記載の表示デバイス。
〔態様３〕
前記表示部は、前記切り欠きあるいは前記刳り貫きの一方サイドに位置するサイド領域を含み、前記第ｎ走査信号線は前記サイド領域を通る例えば態様２記載の表示デバイス。
〔態様４〕
前記第ｎ走査信号線と容量を形成し、定電圧が供給される導電体を備える例えば態様１〜３のいずれか１項に記載の表示デバイス。
〔態様５〕
前記第ｎ出力トランジスタは、前記第ｍ出力トランジスタよりもサイズが小さい例えば態様１〜４のいずれか１項に記載の表示デバイス。
〔態様６〕
前記表示部のコーナエッジが、曲線状あるいは前記第ｎ走査信号線の延伸方向に対して斜線状であり、前記コーナエッジの外側には、前記ドライバの端部が、前記コーナエッジから等距離となるように形成され、前記ドライバの端部に前記第ｎ段の出力回路が含まれる例えば態様２に記載の表示デバイス。
〔態様７〕
複数段の出力回路を含み、複数のサブ画素に接続する第ｍ走査信号線と、前記第ｍ走査信号線よりも少ない数のサブ画素に接続する第ｎ走査信号線とを駆動するドライバであって、第ｎ段の出力回路は、前記第ｎ走査信号線に接続する第ｎ出力トランジスタを含み、第ｍ段の出力回路は、前記第ｍ走査信号線に接続する第ｍ出力トランジスタを含み、前記第ｎ出力トランジスタは、前記第ｍ出力トランジスタよりも駆動能力が小さいドライバ。
【符号の説明】
【００４５】
２    表示デバイス
ＳＰｍ・ＳＰｎ  サブ画素
Ｇｍ・Ｇｎ  走査信号線
Ｘｍ・Ｘｎ  出力回路
Ｔｍ・Ｔｎ  （出力）トランジスタ
ＳＡ１・ＳＡ２  サイド領域
ＮＺ  切り欠き
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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