(57)【要約】【課題】高解像度で高品位な画像を低消費電力で表示でき、より高速で動作しより明るい表示が得られる電気光学装置を実現すること。【解決手段】電気光学装置１０は、画素回路４１Ｇと、画素回路４１Ｂと、画素回路４１Ｇに高電位ＶＤＤＧを供給する高電位線４７Ｇと、画素回路４１Ｂに高電位ＶＤＤＢを供給する高電位線４７Ｂと、画素回路４１Ｇと画素回路４１Ｂとに第１低電位ＶＳＳ１を供給する低電位線４６とを備え、画素回路４１ＧはＧを表示する発光素子２０Ｇを含み、画素回路４１ＢはＢを表示する発光素子２０Ｂを含み、高電位ＶＤＤＧと高電位ＶＤＤＢとは互いに独立していることを特徴とする。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１画素回路と、第２画素回路と、前記第１画素回路に第１電位を供給する第１配線と、前記第２画素回路に第２電位を供給する第２配線と、前記第１画素回路と前記第２画素回路とに第３電位を供給する第３配線と、を備え、
前記第１画素回路は第１色を表示する第１発光素子を含み、
前記第２画素回路は前記第１色と異なる第２色を表示する第２発光素子を含み、
前記第１電位と前記第２電位とは互いに独立していることを特徴とする電気光学装置。
【請求項２】
前記第１電位と前記第２電位とは異なることを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記第１発光素子の一端は前記第１配線に電気的に接続され、
前記第２発光素子の一端は前記第２配線に電気的に接続されることを特徴とする請求項１又は２に記載の電気光学装置。
【請求項４】
前記第１画素回路は第１記憶回路を含み、
前記第２画素回路は第２記憶回路を含み、
前記第１記憶回路は、前記第１配線と前記第３配線との間に配置され、
前記第２記憶回路は、前記第２配線と前記第３配線との間に配置されることを特徴とする請求項１乃至３のいずれか一項に記載の電気光学装置。
【請求項５】
前記第１記憶回路と前記第２記憶回路とはデジタル信号を記憶し、
前記デジタル信号のＬｏｗは前記第１電位と前記第３電位との中心電位よりも低く、前記デジタル信号のＨｉｇｈは前記第２電位と前記第３電位との中心電位よりも高いことを特徴とする請求項４に記載の電気光学装置。
【請求項６】
前記第１画素回路は、前記第１発光素子に直列に電気的に接続された第１トランジスターを含み、
前記第２画素回路は、前記第２発光素子に直列に電気的に接続された第２トランジスターを含み、
前記第３電位は、前記第１電位及び前記第２電位よりも低いことを特徴とする請求項１乃至５のいずれか一項に記載の電気光学装置。
【請求項７】
前記第１電位は前記第２電位よりも低いことを特徴とする請求項１乃至６のいずれか一項に記載の電気光学装置。
【請求項８】
前記第１記憶回路と前記第２記憶回路とはデジタル信号を記憶し、
前記デジタル信号のＨｉｇｈは前記第１電位と前記第３電位との中心電位よりも高く、前記デジタル信号のＬｏｗは前記第２電位と前記第３電位との中心電位よりも低いことを特徴とする請求項４に記載の電気光学装置。
【請求項９】
前記第１画素回路は、前記第１発光素子に直列に電気的に接続された第１トランジスターを含み、
前記第２画素回路は、前記第２発光素子に直列に電気的に接続された第２トランジスターを含み、
前記第３電位は、前記第１電位及び前記第２電位よりも高いことを特徴とする請求項１、２、３、４、８のいずれか一項に記載の電気光学装置。
【請求項１０】
前記第１電位は前記第２電位よりも高いことを特徴とする請求項１、２、３、４、８、９のいずれか一項に記載の電気光学装置。
【請求項１１】
前記第１画素回路と前記第２画素回路とは第１方向に沿って配列されており、
前記第１配線と前記第２配線とは前記第１方向に沿って延在することを特徴とする請求項１乃至１０のいずれか一項に記載の電気光学装置。
【請求項１２】
前記第１配線と前記第２配線とは、前記第１画素回路と前記第２画素回路とが配列された表示領域と前記表示領域の外側とに配置されており、
前記表示領域において、前記第１配線の太さと前記第２配線の太さとは異なっていることを特徴とする請求項１乃至１１のいずれか一項に記載の電気光学装置。
【請求項１３】
前記第１配線と前記第２配線と前記第３配線とは、前記第１画素回路と前記第２画素回路とが配列された表示領域と前記表示領域の外側とに配置されており、
前記表示領域の外側において、前記第１配線の少なくとも一部と前記第２配線の少なくとも一部とは、前記第３配線よりも細いことを特徴とする請求項１乃至１２のいずれか一項に記載の電気光学装置。
【請求項１４】
前記第１画素回路と前記第２画素回路とに第４電位を供給する第４配線を備え、
前記第３電位と前記第４電位とは互いに独立していることを特徴とする請求項１乃至１３のいずれか一項に記載の電気光学装置。
【請求項１５】
前記第３電位と前記第４電位とは異なることを特徴とする請求項１４に記載の電気光学装置。
【請求項１６】
前記第１発光素子の他端は前記第４配線に電気的に接続され、
前記第２発光素子の他端は前記第４配線に電気的に接続されることを特徴とする請求項１４又は１５に記載の電気光学装置。
【請求項１７】
前記第１配線と前記第２配線と前記第４配線とは、前記第１画素回路と前記第２画素回路とが配列された表示領域と前記表示領域の外側とに配置されており、
前記表示領域の外側において、前記第１配線の少なくとも一部と前記第２配線の少なくとも一部とは、前記第４配線よりも細いことを特徴とする請求項１４乃至１６のいずれか一項に記載の電気光学装置。
【請求項１８】
請求項１乃至１７のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
近年、虚像の形成及び観察を可能にする電子機器として、電気光学装置からの映像光を観察者の瞳に導くタイプのヘッドマウントディスプレイ（ＨＭＤ）が提案されている。こうした電子機器では、電気光学装置として、例えば、発光素子である有機ＥＬ（Electro Luminescence）素子を有する有機ＥＬ装置が使用されている。ヘッドマウントディスプレイに使用される有機ＥＬ装置では、高解像度化（画素の微細化）、表示の多階調化、低消費電力化が求められている。
【０００３】
従来の有機ＥＬ装置では、走査線に供給される走査信号により選択トランジスターがオン状態になると、信号線から供給される画像信号に基づく電位が駆動トランジスターのゲートに接続された容量素子に保持される。容量素子に保持された電位、即ち駆動トランジスターのゲート電位に応じて駆動トランジスターがオン状態になると、駆動トランジスターのゲート電位に応じた量の電流が有機ＥＬ素子に流れ、その電流量に応じた輝度で有機ＥＬ素子が発光する。
【０００４】
このように、従来の有機ＥＬ装置では、駆動トランジスターのゲート電位に応じて有機ＥＬ素子に流れる電流を制御するアナログ駆動により階調表示が行われるため、駆動トランジスターの電圧電流特性や閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低下するという課題があった。これに対して、Ｐ型トランジスターとＮ型トランジスターとで構成されたインバーターが環状に接続されたメモリー回路を画素毎に備え、デジタル駆動により表示を行う有機ＥＬ装置（メモリー一体型表示素子）が提案されている（例えば、特許文献１参照）。
【０００５】
特許文献１に記載の有機ＥＬ装置の構成によれば、発光素子のアノードには、発光素子を発光とするＨｉｇｈ（基準電位Ｖｈ）、又は、発光素子を非発光とするＬｏｗ（接地電位Ｖｇ）のいずれかかが印加される。即ち、発光素子に印加される電圧は、発光時のＶｈ−Ｖｇか、非発光時のＶｇ−Ｖｇ＝０の２値のいずれかである。また、階調表示は、発光素子のアノードにＨｉｇｈが印加され発光状態であるサブフィールドと、発光素子のアノードにＬｏｗが印加され非発光状態であるサブフィールドとの組合せ、即ち、１フィールド内において発光する時間を調整することにより行われる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２８７６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＲＧＢの各色に発光する有機ＥＬ材料（発光材料）を用いた発光素子を組合せてカラー表示を行う場合、異なる色に対応する発光材料間で電圧に対する発光輝度の特性が異なる為、表示色の調整が困難になる場合があるという課題があった。また、各発光材料により劣化速度が異なることに起因して、初期に調整した色バランスが時間と共に変化してしまう場合があるという課題があった。
【課題を解決するための手段】
【０００８】
本願の電気光学装置は、第１画素回路と、第２画素回路と、前記第１画素回路に第１電位を供給する第１配線と、前記第２画素回路に第２電位を供給する第２配線と、前記第１画素回路と前記第２画素回路とに第３電位を供給する第３配線と、を備え、前記第１画素回路は第１色を表示する第１発光素子を含み、前記第２画素回路は前記第１色と異なる第２色を表示する第２発光素子を含み、前記第１電位と前記第２電位とは互いに独立していることを特徴とする。
【０００９】
上記の電気光学装置において、前記第１電位と前記第２電位とは異なることが好ましい。
【００１０】
上記の電気光学装置において、前記第１発光素子の一端は前記第１配線に電気的に接続され、前記第２発光素子の一端は前記第２配線に電気的に接続されることが好ましい。
【００１１】
上記の電気光学装置において、前記第１画素回路は第１記憶回路を含み、前記第２画素回路は第２記憶回路を含み、前記第１記憶回路は、前記第１配線と前記第３配線との間に配置され、前記第２記憶回路は、前記第２配線と前記第３配線との間に配置されることが好ましい。
【００１２】
上記の電気光学装置において、前記第１記憶回路と前記第２記憶回路とはデジタル信号を記憶し、前記デジタル信号のＬｏｗは前記第１電位と前記第３電位との中心電位よりも低く、前記デジタル信号のＨｉｇｈは前記第２電位と前記第３電位との中心電位よりも高いことが好ましい。
【００１３】
上記の電気光学装置において、前記第１画素回路は、前記第１発光素子に直列に電気的に接続された第１トランジスターを含み、前記第２画素回路は、前記第２発光素子に直列に電気的に接続された第２トランジスターを含み、前記第３電位は、前記第１電位及び前記第２電位よりも低いことが好ましい。
【００１４】
上記の電気光学装置において、前記第１電位は前記第２電位よりも低いことが好ましい。
【００１５】
上記の電気光学装置において、前記第１記憶回路と前記第２記憶回路とはデジタル信号を記憶し、前記デジタル信号のＨｉｇｈは前記第１電位と前記第３電位との中心電位よりも高く、前記デジタル信号のＬｏｗは前記第２電位と前記第３電位との中心電位よりも低いことが好ましい。
【００１６】
上記の電気光学装置において、前記第１画素回路は、前記第１発光素子に直列に電気的に接続された第１トランジスターを含み、前記第２画素回路は、前記第２発光素子に直列に電気的に接続された第２トランジスターを含み、前記第３電位は、前記第１電位及び前記第２電位よりも高いことが好ましい。
【００１７】
上記の電気光学装置において、前記第１電位は前記第２電位よりも高いことが好ましい。
【００１８】
上記の電気光学装置において、前記第１画素回路と前記第２画素回路とは第１方向に沿って配列されており、前記第１配線と前記第２配線とは前記第１方向に沿って延在することが好ましい。
【００１９】
上記の電気光学装置において、前記第１配線と前記第２配線とは、前記第１画素回路と前記第２画素回路とが配列された表示領域と前記表示領域の外側とに配置されており、前記表示領域において、前記第１配線の太さと前記第２配線の太さとは異なっていることが好ましい。
【００２０】
上記の電気光学装置において、前記第１配線と前記第２配線と前記第３配線とは、前記第１画素回路と前記第２画素回路とが配列された表示領域と前記表示領域の外側とに配置されており、前記表示領域の外側において、前記第１配線の少なくとも一部と前記第２配線の少なくとも一部とは、前記第３配線よりも細いことが好ましい。
【００２１】
上記の電気光学装置において、前記第１画素回路と前記第２画素回路とに第４電位を供給する第４配線を備え、前記第３電位と第４電位とは互いに独立していることが好ましい。
【００２２】
上記の電気光学装置において、前記第３電位と前記第４電位とは異なることが好ましい。
【００２３】
上記の電気光学装置において、前記第１発光素子の他端は前記第４配線に電気的に接続され、前記第２発光素子の他端は前記第４配線に電気的に接続されることが好ましい。
【００２４】
上記の電気光学装置において、前記第１配線と前記第２配線と前記第４配線とは、前記第１画素回路と前記第２画素回路とが配列された表示領域と前記表示領域の外側とに配置されており、前記表示領域の外側において、前記第１配線の少なくとも一部と前記第２配線の少なくとも一部とは、前記第４配線よりも細いことが好ましい。
【００２５】
本願の電子機器は、上記に記載の電気光学装置を備えたことを特徴とする。
【図面の簡単な説明】
【００２６】
【図１】本実施形態に係る電子機器の概要を説明する図。
【図２】本実施形態に係る電子機器の内部構造を説明する図。
【図３】本実施形態に係る電子機器の光学系を説明する図。
【図４】本実施形態に係る電気光学装置の構成を示す概略平面図。
【図５】本実施形態に係る電気光学装置の回路ブロック図。
【図６】本実施形態に係る電気光学装置の配線を説明する模式図。
【図７】本実施形態に係る画素の構成を説明する図。
【図８】本実施形態に係る電気光学装置のデジタル駆動を説明する図。
【図９】実施例１に係る画素回路の構成を説明する図。
【図１０】実施例１に係る画素回路の電位を説明する図。
【図１１】本実施形態に係る画素回路の駆動方法の一例を説明する図。
【図１２】実施例２に係る画素回路の構成を説明する図。
【図１３】実施例２に係る画素回路の電位を説明する図。
【図１４】実施例２に係る電気光学装置の配線を説明する模式図。
【図１５】変形例１に係る画素回路の構成を説明する図。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態を、図面を用いて説明する。なお、以下の図面においては、各層や各部材を図面上で認識可能な程度の大きさとする為、各層や各部材毎に縮尺を異ならしめてある。
【００２８】
「電子機器の概要」
まず、図１を参照して電子機器の概要を説明する。図１は、本実施形態に係る電子機器の概要を説明する図である。
【００２９】
ヘッドマウントディスプレイ１００は、本実施形態に係る電子機器の一例であり、電気光学装置１０（図３参照）を備えている。図１に示すように、ヘッドマウントディスプレイ１００は、眼鏡のような外観を有している。このヘッドマウントディスプレイ１００を装着した使用者に対して、画像となる映像光ＧＬ（図３参照）を視認させると共に、使用者に外界光をシースルーで視認させている。要するに、ヘッドマウントディスプレイ１００は、外界光と映像光ＧＬとを重ねて表示させるシースルー機能を持ち、広画角かつ高性能でありながら、小型軽量となっている。
【００３０】
ヘッドマウントディスプレイ１００は、使用者の眼前を覆う透視部材１０１と、透視部材１０１を支持するフレーム１０２と、フレーム１０２の左右両端のカバー部から後方のつる部分（テンプル）にかけての部分に付加された第１内蔵装置部１０５ａと第２内蔵装置部１０５ｂとを備えている。
【００３１】
透視部材１０１は、使用者の眼前を覆う肉厚で湾曲した光学部材（透過アイカバー）であり、第１光学部分１０３ａと第２光学部分１０３ｂとに分かれている。図１で左側の第１光学部分１０３ａと第１内蔵装置部１０５ａとを組み合わせた第１表示機器１５１は、シースルーにて右眼用の虚像を表示する部分であり、単独でも表示機能の付いた電子機器として機能する。又、図１で右側の第２光学部分１０３ｂと第２内蔵装置部１０５ｂとを組み合わせた第２表示機器１５２は、シースルーにて左眼用の虚像を形成する部分であり、単独でも表示機能の付いた電子機器として機能する。第１表示機器１５１と第２表示機器１５２とには電気光学装置１０（図３参照）が組み込まれている。
【００３２】
「電子機器の内部構造」
図２は、本実施形態に係る電子機器の内部構造を説明する図である。図３は、本実施形態に係る電子機器の光学系を説明する図である。次に、図２と図３とを参照して電子機器の内部構造と光学系とを説明する。なお、図２と図３とでは第１表示機器１５１を電子機器の例として説明しているが、第２表示機器１５２に対しても左右対称で殆ど同じ構造をなしている。したがって、第１表示機器１５１について説明し、第２表示機器１５２の詳細な説明は省略する。
【００３３】
図２に示すように、第１表示機器１５１は、投射透視装置１７０と、電気光学装置１０（図３参照）とを備えている。投射透視装置１７０は、導光部材であるプリズム１１０と、光透過部材１５０と、結像用の投射レンズ１３０（図３参照）とを備える。プリズム１１０と光透過部材１５０とは接合によって一体化され、例えばプリズム１１０の上面１１０ｅとフレーム１６１の下面１６１ｅとが接するようにフレーム１６１の下側にしっかりと固定されている。
【００３４】
投射レンズ１３０は、これを収納する鏡筒１６２を介してプリズム１１０の端部に固定されている。投射透視装置１７０のうちプリズム１１０と光透過部材１５０とは、図１における第１光学部分１０３ａに相当し、投射透視装置１７０の投射レンズ１３０と、電気光学装置１０とは、図１における第１内蔵装置部１０５ａに相当する。
【００３５】
投射透視装置１７０のうち、プリズム１１０は、平面視において顔面に沿うように湾曲した円弧状の部材であり、鼻に近い中央側の第１プリズム部分１１１と、鼻から離れた周辺側の第２プリズム部分１１２とに分けて考えることができる。第１プリズム部分１１１は、光出射側に配置され、光学的な機能を有する側面として、第１面Ｓ１１（図３参照）と、第２面Ｓ１２と、第３面Ｓ１３とを有する。
【００３６】
第２プリズム部分１１２は、光入射側に配置され、光学的な機能を有する側面として、第４面Ｓ１４（図３参照）と、第５面Ｓ１５と、を有する。このうち、第１面Ｓ１１と第４面Ｓ１４とが隣接し、第３面Ｓ１３と第５面Ｓ１５とが隣接し、第１面Ｓ１１と第３面Ｓ１３との間に第２面Ｓ１２が配置されている。又、プリズム１１０は、第１面Ｓ１１から第４面Ｓ１４に隣接する上面１１０ｅを有する。
【００３７】
プリズム１１０は、可視域で高い光透過性を示す樹脂材料で形成されており、例えば型内に熱可塑性樹脂を注入し固化させることにより、成形する。プリズム１１０の本体部分１１０ｓ（図３参照）は、一体形成品とされているが、第１プリズム部分１１１と第２プリズム部分１１２とに分けて考えることができる。第１プリズム部分１１１は、映像光ＧＬの導波及び出射を可能にすると共に、外界光の透視を可能にする。第２プリズム部分１１２は、映像光ＧＬの入射及び導波を可能にする。
【００３８】
光透過部材１５０は、プリズム１１０と一体的に固定されている。光透過部材１５０は、プリズム１１０の透視機能を補助する部材（補助プリズム）である。光透過部材１５０は、可視域で高い光透過性を示し、プリズム１１０の本体部分１１０ｓと略同一の屈折率を有する樹脂材料で形成されている。光透過部材１５０は、例えば熱可塑性樹脂の成形によって形成される。
【００３９】
図３に示すように、投射レンズ１３０は、入射側光軸に沿って例えば３つのレンズ１３１，１３２，１３３を有している。各レンズ１３１，１３２，１３３は、レンズの光入射面の中心軸に回転対称なレンズであり、少なくとも１つ以上が非球面レンズとなっている。
【００４０】
投射レンズ１３０は、電気光学装置１０から出射された映像光ＧＬをプリズム１１０内に入射させて眼ＥＹに再結像させる。要するに、投射レンズ１３０は、電気光学装置１０の各画素から出射された映像光ＧＬを、プリズム１１０を介して眼ＥＹに再結像させるためのリレー光学系である。投射レンズ１３０は、鏡筒１６２内に保持され、電気光学装置１０は、鏡筒１６２の一端に固定されている。プリズム１１０の第２プリズム部分１１２は、投射レンズ１３０を保持する鏡筒１６２に連結され、投射レンズ１３０及び電気光学装置１０を間接的に支持している。
【００４１】
ヘッドマウントディスプレイ１００のように使用者の頭部に装着し眼前を覆うタイプの電子機器では、小型で軽量であることが求められる。また、ヘッドマウントディスプレイ１００のような電子機器に使用される電気光学装置１０では、高解像度化（画素の微細化）、表示の多階調化、低消費電力化が求められている。
【００４２】
［電気光学装置の構成］
次に、図４を参照して電気光学装置の構成を説明する。図４は、本実施形態に係る電気光学装置の構成を示す概略平面図である。本実施形態では、電気光学装置１０が、発光素子として有機ＥＬ素子を備える有機ＥＬ装置である場合を例に取り説明する。図４に示すように、本実施形態に係る電気光学装置１０は、素子基板１１と、保護基板１２とを有している。素子基板１１と保護基板１２とは、不図示の充填剤を介して対向配置され接着されている。
【００４３】
素子基板１１は、例えば、単結晶半導体基板（例えば単結晶シリコン基板）で構成されている。素子基板１１は、表示領域Ｅと、表示領域Ｅを囲む非表示領域Ｄとを有している。表示領域Ｅには、例えば、第１色としての緑色（Ｇ）光が発せられるサブ画素５８Ｇと、第２色としての青色（Ｂ）光が発せられるサブ画素５８Ｂと、第３色としての赤色（Ｒ）光が発せられるサブ画素５８Ｒとが、例えばマトリックス状に配列されている。
【００４４】
サブ画素５８Ｇ、サブ画素５８Ｂ、サブ画素５８Ｒには、それぞれ発光素子２０Ｇ、発光素子２０Ｂ、発光素子２０Ｒ（図７参照）が設けられている。発光素子２０Ｇ、発光素子２０Ｂ、発光素子２０Ｒは、それぞれＧ、Ｂ、Ｒに対応した異なる色の光を発する。電気光学装置１０では、サブ画素５８Ｇ、サブ画素５８Ｂ、サブ画素５８Ｒを含む画素５９が表示単位となって、フルカラーの表示が提供される。
【００４５】
なお、本明細書では、サブ画素５８Ｇ、サブ画素５８Ｂ、及びサブ画素５８Ｒを区別せず、総称してサブ画素５８と称する場合がある。表示領域Ｅは、サブ画素５８から光が発せられ、表示に寄与する領域である。表示領域Ｅの外側の非表示領域Ｄは、サブ画素５８から光が発せられず、表示に寄与しない領域である。
【００４６】
素子基板１１は、保護基板１２よりも大きく、保護基板１２からはみ出した素子基板１１の第１辺に沿って、複数の外部接続用端子１３が配列されている。複数の外部接続用端子１３と表示領域Ｅとの間には、信号線駆動回路５３が設けられている。該第１辺と直交する他の第２辺と表示領域Ｅとの間には、走査線駆動回路５２が設けられている。また、該第１辺と直交し第２辺と対向する第３辺と表示領域Ｅとの間には、制御線駆動回路５４が設けられている。
【００４７】
保護基板１２は、素子基板１１よりも小さく、外部接続用端子１３が露出されるように配置されている。保護基板１２は、光透過性の基板であり、例えば石英基板やガラス基板等を使用することができる。保護基板１２は、表示領域Ｅにおいて、サブ画素５８に配置された発光素子２０が損傷しないように保護する役割を有し、少なくとも表示領域Ｅに対向するように配置される。なお、保護基板１２は必須ではなく、保護基板１２の代わりに、素子基板１１に発光素子２０を保護する保護層が設けられた構成であってもよい。
【００４８】
本明細書では、外部接続用端子１３が配列された上記第１辺に沿った方向を第１方向としてのＸ方向（行方向）とし、該第１辺と直交し互いに対向する他の２辺（第２辺、第３辺）に沿った方向（列方向）をＹ方向とする。本実施形態では、例えば、同色の発光が得られるサブ画素５８が行方向（Ｘ方向）に配列され、異なる色の発光が得られるサブ画素５８が列方向（Ｙ方向）に配列される、所謂横ストライプ方式の配置が採用されている。
【００４９】
なお、列方向（Ｙ方向）におけるサブ画素５８の配置は、図４に示すようなＧ、Ｂ、Ｒの順であることに限定されず、例えば、Ｂ、Ｇ、Ｒの順であってもよいし、Ｒ、Ｇ、Ｂの順であってもよい。また、サブ画素５８の配置は、ストライプ方式であることに限定されず、デルタ方式や、ベイヤー方式、Ｓストライプ方式等であってもよく、加えて、サブ画素５８Ｂ，５８Ｇ，５８Ｒの形状や大きさは同じであることに限定されない。
【００５０】
「電気光学装置の回路構成」
次に、図５及び図６を参照して、電気光学装置の回路構成を説明する。図５は、本実施形態に係る電気光学装置の回路ブロック図である。図６は、本実施形態に係る電気光学装置の配線を説明する模式図である。図５に示すように、電気光学装置１０の表示領域Ｅには、互いに交差する複数の第１走査線４２と複数の信号線４３とが形成され、第１走査線４２と信号線４３との各交差に対応してサブ画素５８が行列状に配列されている。各サブ画素５８には、発光素子２０（図９参照）等を含む画素回路４１が設けられている。
【００５１】
電気光学装置１０の表示領域Ｅには、各第１走査線４２に対応して、第２走査線４５が形成されている。又、表示領域Ｅには、各第１走査線４２に対応して、制御線４４が形成されている。第１走査線４２と第２走査線４５と制御線４４とは行方向（Ｘ方向）に延在している。信号線４３は、列方向（Ｙ方向）に延在している。
【００５２】
電気光学装置１０では、表示領域Ｅに、Ｍ行×Ｎ列のサブ画素５８が行列状に配置されている。具体的には、表示領域Ｅに、Ｍ本の第１走査線４２とＭ本の第２走査線４５とＭ本の制御線４４とＮ本の信号線４３とが形成されている。なお、ＭとＮとは２以上の整数であり、本実施形態では一例として、Ｍ＝７２０×ｐ、Ｎ＝１２８０とされている。ｐは、１以上の整数であり、表示の基本色の数を表す。本実施形態では、ｐ＝３、即ち、表示の基本色がＧ、Ｂ、Ｒの３色である場合を例に説明する。
【００５３】
３色のサブ画素５８Ｇ、サブ画素５８Ｂ、サブ画素５８Ｒに対して、サブ画素５８Ｇには第１画素回路の一例としての画素回路４１Ｇが配置され、サブ画素５８Ｂには第２画素回路の一例としての画素回路４１Ｂが配置され、サブ画素５８Ｒには第３画素回路の一例としての画素回路４１Ｒが配置される。画素回路４１Ｇ、画素回路４１Ｂ、画素回路４１Ｒは、それぞれ第１方向としてのＸ方向に沿って配列されている。換言すると、同じ発光色の画素回路４１Ｇ同士、画素回路４１Ｂ同士、画素回路４１Ｒ同士がそれぞれＸ方向において隣り合うように配列されている。
【００５４】
画素回路４１Ｇは第１色としてのＧを発光する第１発光素子としての発光素子２０Ｇを含み、画素回路４１Ｂは第２色としてのＢを発光する第２発光素子としての発光素子２０Ｂを含み、画素回路４１Ｒは第３色としてのＲを発光する第３発光素子としての発光素子２０Ｒを含む（図７参照）。なお、本明細書では、画素回路４１Ｇ、画素回路４１Ｂ、画素回路４１Ｒを区別せず、総称して画素回路４１と称する場合がある。また、発光素子２０Ｂ、発光素子２０Ｇ、発光素子２０Ｒを区別せず、総称して発光素子２０と称する場合がある。
【００５５】
電気光学装置１０は、表示領域Ｅ外に駆動部５０を有している。駆動部５０から、表示領域Ｅに配列された各画素回路４１に各種信号が供給され、画素５９（３色のサブ画素５８）を表示単位として画像が表示領域Ｅに表示される。駆動部５０は、駆動回路５１と制御装置５５とを含む。制御装置５５は、表示用信号を駆動回路５１に供給する。駆動回路５１は、表示用信号に基づき複数の第１走査線４２と複数の第２走査線４５と複数の信号線４３と複数の制御線４４とを介して各画素回路４１に駆動信号を供給する。
【００５６】
さらに、非表示領域Ｄ及び表示領域Ｅには、画素回路４１Ｇに第１電位を供給する第１配線としての高電位線４７Ｇと、画素回路４１Ｂに第２電位を供給する第２配線としての高電位線４７Ｂと、画素回路４１Ｒに第５電位を供給する第５配線としての高電位線４７Ｒと、が配置されている。高電位線４７Ｇと高電位線４７Ｂと高電位線４７Ｒとは、表示領域Ｅ内において画素回路４１Ｇ、画素回路４１Ｂ、画素回路４１Ｒが配列された第１方向としてのＸ方向に沿って延在している。なお、本明細書では、高電位線４７Ｇ、高電位線４７Ｂ、高電位線４７Ｒを区別せず、総称して高電位線４７と称する場合がある。第１電位と第２電位と第５電位とはいずれも高電位（ＶＤＤ）であるが、互いに独立しており、他の電位に関わらず自身の電位が設定され得る。具体的には、第１電位は第２電位や第５電位に関わらず、第１発光素子（発光素子２０Ｇ）に適した電位とすることができる。同様に第２電位は第５電位や第１電位に関わらず、第２発光素子（発光素子２０Ｂ）に適した電位とすることができる。更に第５電位は第２電位や第１電位に関わらず、第３発光素子（発光素子２０Ｒ）に適した電位とすることができる。
【００５７】
また、非表示領域Ｄ及び表示領域Ｅには、画素回路４１Ｇ、画素回路４１Ｂ、画素回路４１Ｒに第３電位を供給する第３配線としての低電位線４６と、第４電位を供給する第４配線としての低電位線４８と、が配置されている。本実施形態では、第４配線としての低電位線４８は表示領域Ｅに配置され、各サブ画素５８にて発光素子２０の陰極２３に電気的に接続されている。これにより、陰極２３の電気抵抗が高い場合でも表示領域Ｅの内部で陰極２３の電位を均一にすることができる。陰極２３の電気抵抗が比較的低い場合には、表示領域Ｅ内の第４配線としての低電位線４８をなくし、第４配線としての低電位線４８を非表示領域Ｄのみに配置しても良い。
【００５８】
本実施形態では、画素回路４１Ｇ、画素回路４１Ｂ、画素回路４１Ｒに対して供給される高電位側の電位がそれぞれ異なる。具体的には、画素回路４１Ｇに高電位線４７Ｇから供給される第１電位（Ｖ１Ｇ）は高電位ＶＤＤＧ（例えばＶ１Ｇ＝ＶＤＤＧ＝５．０Ｖ）であり、画素回路４１Ｂに高電位線４７Ｂから供給される第２電位（Ｖ２Ｂ）は高電位ＶＤＤＢ（例えばＶ２Ｂ＝ＶＤＤＢ＝７．０Ｖ）であり、画素回路４１Ｒに高電位線４７Ｒから供給される第５電位（Ｖ５Ｒ）は高電位ＶＤＤＲ（例えばＶ５Ｒ＝ＶＤＤＲ＝６．０Ｖ）である。
【００５９】
画素回路４１Ｇに供給される第１電位（Ｖ１Ｇ）と画素回路４１Ｂに供給される第２電位（Ｖ２Ｂ）と画素回路４１Ｒに供給される第５電位（Ｖ５Ｒ）とは、それぞれ独立した高電位線４７Ｇ、高電位線４７Ｂ、高電位線４７Ｒから供給されるので、互いに独立している。「独立している」とはある電位を他の電位に係わらず自由に設定できる事を意味する。例えば、「第２電位（Ｖ２Ｂ）が独立している」とは、第１電位（Ｖ１Ｇ）や第５電位（Ｖ５Ｒ）を何Ｖに設定するかに関係なく自由に第２電位（Ｖ２Ｂ）の値を定められることを意味する。本実施形態では、画素回路４１Ｇ，Ｂ，Ｒに供給される第１電位（Ｖ１Ｇ）と第２電位（Ｖ２Ｂ）と第５電位（Ｖ５Ｒ）とは互いに異なる電位であるが、例えばこれらの内の二つを同電位にし、残りの一つを別電位としても良い。
【００６０】
一方、画素回路４１Ｇ、画素回路４１Ｂ、画素回路４１Ｒに対して供給される低電位側の電位は同じである。具体的には、低電位線４６から画素回路４１Ｇ，Ｂ，Ｒに共通して供給される第３電位（Ｖ３）が第１低電位ＶＳＳ１（例えばＶ３＝ＶＳＳ１＝２．０Ｖ）であり、低電位線４８から画素回路４１Ｇ，Ｂ，Ｒに共通して供給される第４電位（Ｖ４）が第２低電位ＶＳＳ２（例えばＶ４＝ＶＳＳ２＝０Ｖ）である。低電位線４６と低電位線４８とは、互いに独立して設けられている。したがって、第３電位（Ｖ３）と第４電位（Ｖ４）とは独立している。第３電位（Ｖ３）は第１電位（Ｖ１Ｇ）及び第２電位（Ｖ２Ｂ）と第５電位（Ｖ５Ｒ）よりも低く、第４電位（Ｖ４）は第３電位（Ｖ３）よりも低い。
【００６１】
本実施形態では、高電位ＶＤＤＧ（Ｖ１Ｇ）、高電位ＶＤＤＢ（Ｖ２Ｂ）、高電位ＶＤＤＲ（Ｖ５Ｒ）のそれぞれと第１低電位ＶＳＳ１（Ｖ３）とで低電圧系電源が構成され、高電位ＶＤＤＧ（Ｖ１Ｇ）、高電位ＶＤＤＢ（Ｖ２Ｂ）、高電位ＶＤＤＲ（Ｖ５Ｒ）のそれぞれと第２低電位ＶＳＳ２（Ｖ４）とで高電圧系電源が構成される。各画素回路４１Ｇ，Ｂ，Ｒにおいて、各高電位ＶＤＤＧ，Ｂ，Ｒは、低電圧系電源と高電圧系電源とにおける基準となる電位である。
【００６２】
図６に示すように、高電位線４７Ｇ、高電位線４７Ｂ、高電位線４７Ｒ、低電位線４６、低電位線４８は、それぞれ、表示領域Ｅと非表示領域ＤとにおいてＸ方向に沿って延在する部分（以下では、支線ともいう）と、非表示領域ＤにおいてＸ方向と交差する方向に沿った部分（以下では、本線ともいう）とを有する。なお、Ｘ方向と交差する方向は、Ｙ方向を含むが、Ｙ方向に限定されるものではない。
【００６３】
高電位線４７Ｇを例に取り説明すると、高電位線４７Ｇの支線４７Ｇｂは、表示領域Ｅから非表示領域ＤまでＸ方向に沿って延在し、Ｘ方向に沿って配列されたＮ列の画素回路４１Ｇに電気的に接続されている。Ｙ方向にはＭ／ｐ行の画素回路４１Ｇが配列されているので、高電位線４７Ｇの支線４７ＧｂはＭ／ｐ本必要となる。非表示領域Ｄに配置された高電位線４７Ｇの本線４７Ｇａには、Ｍ／ｐ本の高電位線４７Ｇの支線４７Ｇｂが合流する。同様に、Ｍ／ｐ本の高電位線４７Ｂの支線４７Ｂｂが非表示領域Ｄにおいて高電位線４７Ｂの本線４７Ｂａに合流し、Ｍ／ｐ本の高電位線４７Ｒの支線７Ｒｂが非表示領域Ｄにおいて高電位線４７Ｒの本線７Ｒａに合流する。
【００６４】
低電位線４６は、全ての画素回路４１Ｇと画素回路４１Ｂと画素回路４１Ｒとに電気的に接続されているため、低電位線４６の支線４６ｂはＭ本必要となる。本実施形態では、Ｐ＝３であるので、低電位線４６の支線４６ｂの本数は、高電位線４７Ｇ、高電位線４７Ｂ、高電位線４７Ｒのそれぞれの支線４７Ｇｂ，４７Ｂｂ，４７Ｒｂの本数の３倍となる。Ｍ本の低電位線４６の支線４６ｂが非表示領域Ｄにおいて低電位線４６の本線４６ａに合流する。
【００６５】
一方、低電位線４８は、全ての画素回路４１Ｇと画素回路４１Ｂと画素回路４１Ｒとに電気的に接続されている。低電位線４８は、本線４８ａのみで構成しても良いが、本実施形態では、全ての画素回路４１Ｇと画素回路４１Ｂと画素回路４１Ｒとに電気的に接続された低電位線４８の支線４８ｂがＭ本設けられ、本線４８ａに合流している。詳細は後述するが、画素回路４１Ｇ、画素回路４１Ｂ、画素回路４１Ｒに設けられた発光素子２０Ｇ、発光素子２０Ｂ、発光素子２０Ｒの陰極２３（図９参照）は、共通電極として、全てのサブ画素５８Ｇ、サブ画素５８Ｂ、サブ画素５８Ｒに亘って膜状に形成され、各サブ画素５８の近傍にて低電位線４８の支線４８ｂと陰極２３とが電気的に接続されると共に、陰極２３の外縁部でも低電位線４８の本線４８ａに電気的に接続されている。
【００６６】
図５に戻り、駆動回路５１は、走査線駆動回路５２と信号線駆動回路５３と制御線駆動回路５４とを含む。駆動回路５１は、非表示領域Ｄ（図４参照）に設けられている。本実施形態では、駆動回路５１と画素回路４１とは、図４に示す素子基板１１（本実施形態では、単結晶シリコン基板）上に形成されている。具体的には、駆動回路５１や画素回路４１は、単結晶シリコン基板に形成されたトランジスター等の素子で構成されている。
【００６７】
走査線駆動回路５２には、第１走査線４２と第２走査線４５とが電気的に接続されている。走査線駆動回路５２は、画素回路４１を行方向に選択又は非選択とする走査信号（Ｓｃａｎ）を各第１走査線４２に出力し、第１走査線４２はこの走査信号を画素回路４１に伝える。換言すると、走査信号は、選択トランジスター３２（図９参照）をオン状態とする選択状態と選択トランジスター３２をオフ状態とする非選択状態とを有しており、第１走査線４２は、走査線駆動回路５２からの走査信号を受けて、適宜、選択され得る。
【００６８】
後述するように、本実施形態では、選択トランジスター３２がＰ型であるので、選択状態における走査信号（選択信号）はＬｏｗ（低電位）であり、非選択状態における走査信号（非選択信号）はＨｉｇｈ（高電位）である。選択信号の電位は、第１低電位ＶＳＳ１（Ｖ３）以下の低電位で設定され、第２低電位ＶＳＳ２（Ｖ４）であることが好ましい。又、非選択信号の電位は、第１電位（Ｖ１Ｇ）と第２電位（Ｖ２Ｂ）と第５電位（Ｖ５Ｒ）との内で最高の電位（本実施形態では、Ｖ２Ｂ＝ＶＤＤＢ＝７．０Ｖ）であることが好ましい。
【００６９】
走査線駆動回路５２は、画素回路４１を行方向に信号保持又は非信号保持とする第２走査信号（ＸＳｃａｎ）を各第２走査線４５に出力し、第２走査線４５はこの第２走査信号を画素回路４１に伝える。換言すると、第２走査信号は、保持トランジスター３３（図９参照）をオン状態とする保持信号と、保持トランジスター３３をオフ状態とする非保持信号とを有している。第２走査線４５は、走査線駆動回路５２からのこれらの第２走査信号を受ける。
【００７０】
後述するように、本実施形態では、保持トランジスター３３がＰ型であるので、信号保持状態における第２走査信号（保持信号）はＬｏｗ（低電位）であり、非信号保持状態における第２走査信号（非保持信号）はＨｉｇｈ（高電位）である。保持信号の電位は第１電位（Ｖ１Ｇ）と第２電位（Ｖ２Ｂ）と第５電位（Ｖ５Ｒ）との内で最低の電位以下の低電位で且つ第１低電位ＶＳＳ１（Ｖ３）以下の低電位に設定され、第２低電位ＶＳＳ２（Ｖ４）であることが好ましい。又、非保持信号の電位は、第１電位（Ｖ１Ｇ）と第２電位（Ｖ２Ｂ）と第５電位（Ｖ５Ｒ）との内で最高の電位（本実施形態では、Ｖ２Ｂ＝ＶＤＤＢ＝７．０Ｖ）であることが好ましい。
【００７１】
なお、Ｍ本の第１走査線４２のうちｉ行目の第１走査線４２に供給される走査信号を特定する際には、ｉ行目の走査信号Ｓｃａｎ  ｉと表記する。同様に、Ｍ本の第２走査線４５のうちｉ行目の第２走査線４５に供給される第２走査信号を特定する際には、ｉ行目の第２走査信号ＸＳｃａｎ  ｉと表記する。走査線駆動回路５２は不図示のシフトレジスター回路を備えており、シフトレジスター回路をシフトする信号が、一段毎にシフト出力信号として出力される。このシフト出力信号を用いて、各第１走査線４２に供給される１行目の走査信号Ｓｃａｎ  １〜Ｍ行目の走査信号Ｓｃａｎ  Ｍと、各第２走査線４５に供給される１行目の第２走査信号ＸＳｃａｎ  １〜Ｍ行目の第２走査信号ＸＳｃａｎ  Ｍと、が形成される。
【００７２】
信号線駆動回路５３には、信号線４３が電気的に接続されている。信号線駆動回路５３は、不図示のシフトレジスター回路、或いはデコーダー回路、或いはデマルチプレクサー回路等、を備えている。信号線駆動回路５３は、第１走査線４２の選択に同期して、Ｎ本の信号線４３の各々に画像信号（Ｄａｔａ）を供給する。画像信号は、第１電位（Ｖ１Ｇ）と第２電位（Ｖ２Ｂ）と第５電位（Ｖ５Ｒ）との内で最高の電位（本実施形態では、Ｖ２Ｂ＝ＶＤＤＢ＝７．０Ｖ）と第１低電位ＶＳＳ１（Ｖ３）とのいずれかの電位を取るデジタル信号である。なお、Ｎ本の信号線４３のうちｊ列目の信号線４３に供給される画像信号を特定する際には、ｊ列目の画像信号Ｄａｔａ  ｊと表記する。
【００７３】
制御線駆動回路５４には、制御線４４が電気的に接続されている。制御線駆動回路５４は、行毎に分けられた各制御線４４に、行固有の制御信号を出力する。制御線４４は、この制御信号を対応する行の画素回路４１に供給する。制御信号は、活性状態と非活性状態とを有しており、制御線４４は、制御線駆動回路５４からの制御信号を受けて、適宜活性状態とされ得る。制御信号は、第２低電位ＶＳＳ２（Ｖ４）と、第１電位（Ｖ１Ｇ）と第２電位（Ｖ２Ｂ）と第５電位（Ｖ５Ｒ）との内で最高の電位（本実施形態では、Ｖ２Ｂ＝ＶＤＤＢ＝７．０Ｖ）と、の間の電位を取る。
【００７４】
後述するように、本実施形態では、制御トランジスター３４がＰ型である（図９参照）ので、活性状態における制御信号（活性信号）はＬｏｗ（低電位）であり、非活性状態における制御信号（非活性信号）はＨｉｇｈ（高電位）である。活性信号は、第１低電位ＶＳＳ１（Ｖ３）以下の低電位で設定され、第２低電位ＶＳＳ２（Ｖ４）であることが好ましい。又、非活性信号は、第１電位（Ｖ１Ｇ）と第２電位（Ｖ２Ｂ）と第５電位（Ｖ５Ｒ）との内で最高の電位（本実施形態では、Ｖ２Ｂ＝ＶＤＤＢ＝７．０Ｖ）であることが好ましい。
【００７５】
なお、Ｍ本の制御線４４のうちｉ行目の制御線４４に供給される制御信号を特定する際には、ｉ行目の制御信号Ｅｎｂ  ｉと表記する。制御線駆動回路５４は、制御信号として、行毎に活性信号（又は非活性信号）を供給してもよいし、複数行同時に活性信号（又は非活性信号）を供給してもよい。本実施形態では、制御線駆動回路５４は、制御線４４を介して、表示領域Ｅに位置する全ての画素回路４１に同時に活性信号（又は非活性信号）を供給する。
【００７６】
制御装置５５は、表示用信号供給回路５６と、ＶＲＡＭ（Video Random Access Memory）回路５７とを含む。ＶＲＡＭ回路５７は、フレーム画像等を一時的に記憶する。表示用信号供給回路５６は、ＶＲＡＭ回路５７に一時的に記憶されたフレーム画像から表示用信号（画像信号やクロック信号等）を作成し、これを駆動回路５１に供給する。
【００７７】
本実施形態では、駆動回路５１や画素回路４１は素子基板１１（本実施形態では、単結晶シリコン基板）に形成されている。具体的には、駆動回路５１や画素回路４１は、単結晶シリコン基板に形成されたトランジスター素子で構成されている。
【００７８】
制御装置５５は、素子基板１１とは別の単結晶半導体基板等からなる基板（図示しない）に形成される半導体集積回路で構成されている。制御装置５５が形成された基板は、フレキシブルプリント基板（Flexible Printed Circuits：ＦＰＣ）により、素子基板１１に設けられた外部接続用端子１３に接続されている。このフレキシブルプリント基板を介して、制御装置５５から駆動回路５１に表示用信号が供給される。
【００７９】
「画素の構成」
次に、図７を参照して、本実施形態に係る画素の構成を説明する。図７は、本実施形態に係る画素の構成を説明する図である。
【００８０】
上述したように、電気光学装置１０では、サブ画素５８（サブ画素５８Ｇ，Ｂ，Ｒ）を含む画素５９を表示単位として画像が表示される。本実施形態では、サブ画素５８の行方向（Ｘ方向）の長さａは１２マイクロメーター（μｍ）であり、サブ画素５８の列方向（Ｙ方向）の長さｂは４マイクロメーター（μｍ）である。換言すると、サブ画素５８の行方向（Ｘ方向）における配置ピッチは１２マイクロメーター（μｍ）であり、サブ画素５８の列方向（Ｙ方向）における配置ピッチは４マイクロメーター（μｍ）である。
【００８１】
各サブ画素５８には、発光素子（Light Emitting Device：ＬＥＤ）２０を含む画素回路４１が設けられている。本実施形態では、基本色ｐ＝３であり、サブ画素５８Ｇ、サブ画素５８Ｂ、サブ画素５８Ｒのそれぞれに対応して、画素回路４１Ｇ、画素回路４１Ｂ、画素回路４１Ｒが設けられている。画素回路４１ＧはＧ光を射出する発光素子２０Ｇを含み、画素回路４１ＢはＢ光を射出する発光素子２０Ｂを含み、画素回路４１ＲはＲ光を射出する発光素子２０Ｒを含む。
【００８２】
本実施形態では、発光素子２０Ｇ，Ｂ，Ｒの一例として、有機ＥＬ（Electro Luminescence）素子が用いられている。発光素子２０Ｇ、発光素子２０Ｂ、発光素子２０Ｒの有機ＥＬ素子は、サブ画素５８Ｇ、サブ画素５８Ｂ、サブ画素５８Ｒのそれぞれに対応して、互いに異なるＧ、Ｂ、Ｒの各色の光を射出する発光材料で構成されている。
【００８３】
なお、発光素子２０が白色光を発光する有機ＥＬ素子で構成され、特定波長の光の強度を増幅する光共振構造を有していてもよい。即ち、サブ画素５８Ｇでは発光素子２０が発する白色光から緑色の光成分を取り出し、サブ画素５８Ｂでは発光素子２０が発する白色光から青色の光成分を取り出し、サブ画素５８Ｒでは発光素子２０が発する白色光から赤色の光成分を取り出す構成であってもよい。
【００８４】
また、画素回路４１Ｇ、画素回路４１Ｂ、画素回路４１Ｒのそれぞれに白色光を射出する発光素子２０を含み、発光素子２０から射出された光が透過する不図示のカラーフィルターを備えていてもよい。このような構成の場合、カラーフィルターは表示の基本色ｐ＝３に対応する色のカラーフィルターを含み、サブ画素５８Ｇ、サブ画素５８Ｂ、サブ画素５８Ｒのそれぞれに対応してＧ、Ｂ、Ｒの各色のカラーフィルターが配置される。
【００８５】
上述の例の他にも、基本色ｐ＝４として、Ｇ、Ｂ、Ｒ以外の色の光を射出する発光素子２０を備えた構成としてもよい。また、カラーフィルターにＧ、Ｂ、Ｒ以外の色、例えば、白色光用のカラーフィルター（実質的にカラーフィルターがないサブ画素５８）を準備してもよいし、黄色やシアン等他の色光用のカラーフィルターを準備してもよい。さらに、発光素子２０として、窒化ガリウム（ＧａＮ）等の発光ダイオード素子や、半導体レーザー素子などを用いることとしてもよい。
【００８６】
「電気光学装置のデジタル駆動」
次に、図８を参照して、本実施形態に係る電気光学装置１０におけるデジタル駆動による画像表示方法を説明する。図８は、本実施形態に係る電気光学装置のデジタル駆動を説明する図である。
【００８７】
電気光学装置１０は、デジタル駆動により、表示領域Ｅ（図４参照）に所定の画像を表示する。即ち、各サブ画素５８に配置された発光素子２０（図７参照）は、発光（明表示）又は非発光（暗表示）の２値のいずれかの状態をとり、表示される画像の階調は各発光素子２０の発光期間の割合により決まる。これを時分割駆動と称する。
【００８８】
図８に示すように、時分割駆動では、一枚の画像を表示する１フィールド（Ｆ）を、複数のサブフィールド（ＳＦ）に分割し、サブフィールド（ＳＦ）毎に発光素子２０の発光と非発光とを制御することで階調表示を表現する。ここでは一例として、８ビットの時分割階調方式により、２8＝２５６階調の表示を行う場合を例として説明する。８ビットの時分割階調方式では、１個のフィールドＦを８個のサブフィールドＳＦ１〜ＳＦ８に分割する。
【００８９】
図８には、１個のフィールドＦにおいて、ｉ番目のサブフィールドをＳＦｉで表し、１番目のサブフィールドＳＦ１から８番目のサブフィールドＳＦ８までの８個のサブフィールドが示されている。各サブフィールドＳＦには、第２期間としての表示期間Ｐ２（Ｐ２−１〜Ｐ２−８）と、必要に応じて第１期間としての非表示期間（信号書き込み期間）Ｐ１（Ｐ１−１〜Ｐ１−８）とが含まれる。
【００９０】
なお、本明細書では、サブフィールドＳＦ１〜ＳＦ８を区別せず総称してサブフィールドＳＦと称し、非表示期間Ｐ１−１〜Ｐ１−８を区別せず総称して非表示期間Ｐ１と称し、表示期間Ｐ２−１〜Ｐ２−８を区別せず総称して表示期間Ｐ２と称する場合がある。
【００９１】
発光素子２０は、表示期間Ｐ２において発光又は非発光となり、非表示期間（信号書き込み期間）Ｐ１において非発光となる。非表示期間Ｐ１は、記憶回路６０（図９参照）への画像信号の書き込みや表示時間の調整等に使用され、最も短いサブフィールド（例えばＳＦ１）が比較的長い場合などは、非表示期間Ｐ１（Ｐ１−１）を省くこともできる。
【００９２】
８ビットの時分割階調方式では、各サブフィールドＳＦの表示期間Ｐ２（Ｐ２−１〜Ｐ２−８）を、（ＳＦ１のＰ２−１）：（ＳＦ２のＰ２−２）：（ＳＦ３のＰ２−３）：（ＳＦ４のＰ２−４）：（ＳＦ５のＰ２−５）：（ＳＦ６のＰ２−６）：（ＳＦ７のＰ２−７）：（ＳＦ８のＰ２−８）＝１：２：４：８：１６：３２：６４：１２８と設定する。例えば、フレーム周波数が６０Ｈｚのプログレッシブ方式で画像を表示する場合、１フレーム＝１フィールド（Ｆ）＝１６．７ミリ秒（ｍｓｅｃ）である。
【００９３】
本実施形態の場合、後述する様に、各サブフィールドＳＦでの非表示期間Ｐ１（Ｐ１−１〜Ｐ１−８）は１０．８マイクロ秒（μｓｅｃ）程度である。この場合、（ＳＦ１のＰ２−１）＝０．０６５ミリ秒、（ＳＦ２のＰ２−２）＝０．１３０ミリ秒、（ＳＦ３のＰ２−３）＝０．２６０ミリ秒、（ＳＦ４のＰ２−４）＝０．５２０ミリ秒、（ＳＦ５のＰ２−５）＝１．０４０ミリ秒、（ＳＦ６のＰ２−６）＝２．０８１ミリ秒、（ＳＦ７のＰ２−７）＝４．１６１ミリ秒、（ＳＦ８のＰ２−８）＝８．３２３ミリ秒、と設定される。
【００９４】
ここで、非表示期間Ｐ１の時間をｘ秒（ｓｅｃ）で表し、最も短い表示期間Ｐ２（上述の例の場合、１番目のサブフィールドＳＦ１における表示期間Ｐ２−１）の時間をｙ秒（ｓｅｃ）で表し、階調のビット数（＝サブフィールドＳＦの数）をｇで表し、フィールド周波数をｆ（Ｈｚ）で表すと、これらの関係は以下の数式１で示される。
【００９５】
【数１】
2019144539.tif 000003
【００９６】
本実施形態のデザインルールでは、第２インバーター６２が駆動回路５１にて使用される典型的なインバーターとなる。この場合、第２インバーター６２の入力端子２８の充電時間τ2（インバーター１個当たりの遅延時間）は、τ2＝１．０５×１０-11秒（ｓｅｃ）程度であり、この時間が、駆動回路５１が備えるインバーター１個当たりの遅延時間に相当する。この結果、駆動回路５１が備えるシフトレジスター回路の最高動作周波数の逆数（最短時間）は、インバーター１個当たりの遅延時間を、おおよそ１１倍した１×１０-10秒程度となり、それ故、当該シフトレジスター回路の最高動作周波数は１０ＧＨｚ程度となる。一般に、回路が安定動作するのは最高動作周波数の半分以下であるが、マージンを考慮すると、駆動回路５１が備えるシフトレジスター回路の動作周波数は、２ＧＨｚ程度以下にすることが好ましい。
【００９７】
本実施例では、後で詳述するように、一つの第１走査線４２の選択時間を２０ピコ秒（ｐｉｃｏ  ｓｅｃ）程度まで短くすることができる。しかしながら、この程度まで選択時間を短くすると、信号線駆動回路５３が動作しないおそれがある。そこで、サブ画素５８が行方向（Ｘ方向）に配列される横ストライプ方式の配置を採用し、Ｍ行×Ｎ列をそれぞれ、Ｍ＝７２０×３＝２１６０とし、Ｎ＝１２８０とする。信号線駆動回路５３をｑ相展開（本実施形態ではｑ＝１２８で、一組当たり１２８本並列する）とすると、一つの第１走査線４２の選択時間内にＮ／ｑ＝１０組を選択することになる。従って、一組当たりの割り当て時間は、一つの第１走査線４２の選択時間の１／１０となる。
【００９８】
上述したシフトレジスター回路が安定動作する安定動作周波数の２ＧＨｚに相当する割り当て時間は、この逆数で０．５ナノ秒（ｎａｎｏ  ｓｅｃ）なので、これを先の一組に割り当てる。要するに、信号線駆動回路５３は２ＧＨｚのクロックで動作させる。この場合、一つの第１走査線４２の選択時間は５ナノ秒となり、走査線駆動回路５２の駆動周波数は２００ＭＨｚ程度である。又、全ての第１走査線４２を選択し終える一垂直期間は、５（ナノ秒）×７２０×３＝１０．８マイクロ秒であり、これが非表示期間Ｐ１となる。
【００９９】
電気光学装置１０のデジタル駆動では、１個のフィールドＦ内の総表示期間Ｐ２に対する発光期間の比に基づいて階調表示を実現する。例えば、階調「０」の黒表示では、８個のサブフィールドＳＦ１〜ＳＦ８の全ての表示期間Ｐ２−１〜Ｐ２−８で発光素子２０を非発光とする。一方、階調「２５５」の白表示では、８個のサブフィールドＳＦ１〜ＳＦ８の全ての表示期間Ｐ２−１〜Ｐ２−８で発光素子２０を発光とする。
【０１００】
又、２５６階調のうち、例えば階調「７」の中間輝度の表示を得る場合には、１番目のサブフィールドＳＦ１の表示期間Ｐ２−１と、２番目のサブフィールドＳＦ２の表示期間Ｐ２−２と、３番目のサブフィールドＳＦ３の表示期間Ｐ２−３とで発光素子２０を発光させ、その他のサブフィールドＳＦ４〜ＳＦ８の表示期間Ｐ２−４〜Ｐ２−８では発光素子２０を非発光とする。このように１個のフィールドＦを構成するサブフィールドＳＦ毎に、その表示期間Ｐ２に発光素子２０を発光させるか非発光とするかを適宜選択することで中間の階調の表示を行うことができる。
【０１０１】
ところで、従来のアナログ駆動の電気光学装置（有機ＥＬ装置）では、駆動トランジスターのゲート電位に応じて有機ＥＬ素子に流れる電流をアナログ制御することにより階調表示が行われていたため、駆動トランジスターの電圧電流特性や閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低下していた。これに対して、特許文献１に記載のように駆動トランジスターの電圧電流特性や閾値電圧のばらつきを補償する補償回路を設けると、補償回路にも電流が流れるため消費電力の増大を招いていた。
【０１０２】
また、従来の有機ＥＬ装置では、表示を多階調化するためには、アナログ信号である画像信号を記憶する容量素子の電気容量を大きくする必要があるので、高解像度化（画素の微細化）との両立が困難であるとともに、大きな容量素子の充放電に伴い消費電力も増大していた。換言すると、従来の有機ＥＬ装置では、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置を実現することが困難であるという課題があった。
【０１０３】
本実施形態に係る電気光学装置１０では、オン／オフの２値で動作するデジタル駆動であるため、発光素子２０は発光又は非発光の２値のいずれかの状態を取る。そのため、アナログ駆動の場合と比べて、トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなるので、画素５９（サブ画素５８）で明るさのばらつきや階調のずれが少なく高品位な表示画像が得られる。さらに、デジタル駆動では、アナログ駆動の場合に求められる大きな容量の容量素子を保有する必要がないので、画素５９（サブ画素５８）の微細化が可能となり、高解像度化を容易に進めることができるとともに、大きな容量素子の充放電に伴う電力消費を低減できる。
【０１０４】
又、電気光学装置１０のデジタル駆動では、１個のフィールドＦを構成するサブフィールドＳＦの数ｇを増やすことにより、容易に階調数を上げることができる。この場合、上述のように非表示期間Ｐ１を有すると、単純に最も短い表示期間Ｐ２を短くすることで階調数を上げることができる。例えば、フレーム周波数ｆ＝６０Ｈｚのプログレッシブ方式でｇ＝１０として１０２４階調の表示を行う場合、非表示期間Ｐ１の時間ｘ＝１０．８マイクロ秒の場合、数式１により、最も短い表示期間（ＳＦ１のＰ２−１）の時間ｙ＝０．０１６ミリ秒とするだけでよい。
【０１０５】
後で詳述するが、電気光学装置１０のデジタル駆動では、第１期間としての非表示期間Ｐ１を記憶回路６０に画像信号を書き込む信号書き込み期間（又は画像信号を書き換える信号書き換え期間）とすることができる。そのため、信号書き込み期間を変えることなく（即ち、駆動回路５１のクロック周波数を変えることなく）、８ビットの階調表示から１０ビットの階調表示に簡単に変えることができる。
【０１０６】
さらに、電気光学装置１０のデジタル駆動では、サブフィールドＳＦ間、又は、フィールドＦ間、で、表示を変えるサブ画素５８の記憶回路６０（図９参照）の画像信号が書き換えられる。一方、表示を変えないサブ画素５８の記憶回路６０の画像信号は書き換えられない（保持される）ので、低消費電力が実現する。即ち、本構成とすると、エネルギー消費を低減することや、画素５９（サブ画素５８）間での明るさのばらつきや階調のずれを低減することや、多階調化や、高解像度な画像を表示すること等が可能な電気光学装置１０を実現することができる。
【０１０７】
（実施例１）
「画素回路の構成」
次に、図９を参照して、実施例１に係る画素回路の構成を説明する。図９は、実施例１に係る画素回路の構成を説明する図である。
【０１０８】
図９に示すように、第１走査線４２と信号線４３との交差に対応して配置されたサブ画素５８毎に、画素回路４１が設けられている。第１走査線４２に沿って第２走査線４５と制御線４４とが配置されている。各画素回路４１に対して、第１走査線４２と第２走査線４５と信号線４３と制御線４４とが対応する。
【０１０９】
図９において、画素回路４１Ｇと画素回路４１Ｂと画素回路４１Ｒとの間で互いに異なる構成要素には、Ｇ，Ｂ，Ｒを付して示している。画素回路４１Ｇと画素回路４１Ｂと画素回路４１Ｒとの間で共通する構成要素には、Ｇ，Ｂ，Ｒを付していない。以下では、画素回路４１Ｇ，Ｂ，Ｒで異なる事項についてはＧ，Ｂ，Ｒを付して説明し、画素回路４１Ｇ，Ｂ，Ｒで共通する事項についてはＧ，Ｂ，Ｒを省略して説明する。
【０１１０】
実施例１では、各画素回路４１Ｇに対して、第１配線としての高電位線４７Ｇから第１電位（Ｖ１Ｇ＝ＶＤＤＧ）が供給され、第３配線としての低電位線４６から第３電位（Ｖ３＝ＶＳＳ１）が供給され、第４配線としての低電位線４８から第４電位（Ｖ４＝ＶＳＳ２）が供給される。各画素回路４１Ｂには、第２配線としての高電位線４７Ｂから第２電位（Ｖ２Ｂ＝ＶＤＤＢ）が供給され、第３配線としての低電位線４６から第３電位（Ｖ３＝ＶＳＳ１）が供給され、第４配線としての低電位線４８から第４電位（Ｖ４＝ＶＳＳ２）が供給される。各画素回路４１Ｒには、第５配線としての高電位線４７Ｒから第５電位（Ｖ５Ｒ＝ＶＤＤＲ）が供給され、第３配線としての低電位線４６から第３電位（Ｖ３＝ＶＳＳ１）が供給され、第４配線としての低電位線４８から第４電位（Ｖ４＝ＶＳＳ２）が供給される。
【０１１１】
実施例１に係る画素回路４１は、Ｐ型の駆動トランジスター３１と、発光素子２０と、Ｐ型の制御トランジスター３４と、記憶回路６０と、Ｐ型の選択トランジスター３２とを含む。画素回路４１が記憶回路６０を含むので、電気光学装置１０はデジタル駆動が可能となる。この結果、アナログ駆動の場合と比べて、サブ画素５８間での発光素子２０の発光輝度のばらつきを抑えることが可能となり、画素５９間での表示のばらつきを低減できる。
【０１１２】
第１画素回路としての画素回路４１Ｇは、発光素子２０Ｇに直列に電気的に接続された第１トランジスターとしての駆動トランジスター３１を含む。第２画素回路としての画素回路４１Ｂは、発光素子２０Ｂに直列に電気的に接続された第２トランジスターとしての駆動トランジスター３１を含む。第３画素回路としての画素回路４１Ｒは、発光素子２０Ｒに直列に電気的に接続された第３トランジスターとしての駆動トランジスター３１を含む。画素回路４１Ｇに含まれる駆動トランジスター３１と、画素回路４１Ｂに含まれる駆動トランジスター３１と、画素回路４１Ｒに含まれる駆動トランジスター３１と、は同一導電型の素子である。駆動トランジスター３１と制御トランジスター３４と発光素子２０とは、第１画素回路では第１配線（高電位線４７）と第４配線（低電位線４８）との間に直列に配置され、第２画素回路では第２配線（高電位線４７）と第４配線（低電位線４８）との間に直列に配置され、第３画素回路では第５配線（高電位線４７）と第４配線（低電位線４８との間に直列に配置されている。
【０１１３】
第１画素回路としての画素回路４１Ｇは、第１記憶回路としての記憶回路６０を含む。第２画素回路としての画素回路４１Ｂは、第２記憶回路としての記憶回路６０を含む。第３画素回路としての画素回路４１Ｒは、第３記憶回路としての記憶回路６０を含む。画素回路４１Ｇに含まれる記憶回路６０と、画素回路４１Ｂに含まれる記憶回路６０と、画素回路４１Ｒに含まれる記憶回路６０と、は同一の構成である。記憶回路６０は、第１画素回路では第１配線（高電位線４７Ｇ）と第３配線（低電位線４６）との間に配置され、第２画素回路では第２配線（高電位線４７Ｂ）と第３配線（低電位線４６）との間に配置され、第３画素回路では第５配線（高電位線４７Ｒ）と第３配線（低電位線４６）との間に配置されている。選択トランジスター３２は、記憶回路６０と信号線４３との間に配置されている。
【０１１４】
記憶回路６０は、第１インバーター６１と、第２インバーター６２と、Ｐ型の保持トランジスター３３とを含む。記憶回路６０は、これら２つのインバーター６１，６２を環状に接続して構成され、所謂、スタティックメモリーを成して画像信号であるデジタル信号を記憶する。
【０１１５】
第１インバーター６１の出力端子２６と、第２インバーター６２の入力端子２８とが電気的に接続されている。保持トランジスター３３は、第２インバーター６２の出力端子２７と、第１インバーター６１の入力端子２５との間に配置されている。即ち、保持トランジスター３３のソースドレインの一方が第１インバーター６１の入力端子２５に電気的に接続され、他方が第２インバーター６２の出力端子２７に電気的に接続されている。
【０１１６】
なお、本明細書で端子（出力又は入力）Ａと端子（出力又は入力）Ｂとが電気的に接続されている状態とは、端子Ａの論理と端子Ｂの論理とが同じになり得る状態を言い、例えば、端子Ａと端子Ｂとの間にトランジスターや抵抗素子、ダイオードなどが配置されていても、電気的に接続されている状態と言える。また、「トランジスターや素子がＡとＢとの間に配置されている」と表記する場合の「配置」は、レイアウト上の配置ではなく、回路図上の配置である。
【０１１７】
記憶回路６０が記憶するデジタル信号は、Ｈｉｇｈ又はＬｏｗの２値である。本実施形態では、第１インバーター６１の出力端子２６の電位がＬｏｗの場合（第２インバーター６２の出力端子２７の電位がＨｉｇｈの場合）に発光素子２０は発光し得る状態となり、第１インバーター６１の出力端子２６の電位がＨｉｇｈの場合（第２インバーター６２の出力端子２７の電位がＬｏｗの場合）に発光素子２０は非発光となる。
【０１１８】
実施例１では、記憶回路６０を構成する２つのインバーター６１，６２が高電位線４７Ｇ，Ｂ，Ｒと第３配線（低電位線４６）との間に配置され、２つのインバーター６１，６２に高電位としてのＶＤＤＧ，Ｂ，Ｒ（Ｖ１Ｇ，Ｖ２Ｂ，Ｖ５Ｒ）と第３電位としてのＶＳＳ１（Ｖ３）とが供給される。したがって、Ｈｉｇｈの電位は画素回路４１Ｇ，Ｂ，Ｒ毎に異なるＶＤＤＧ，Ｂ，Ｒ（Ｖ１Ｇ，Ｖ２Ｂ，Ｖ５Ｒ）となり、Ｌｏｗは画素回路４１Ｇ，Ｂ，Ｒで共通のＶＳＳ１（Ｖ３）となるる。
【０１１９】
例えば、記憶回路６０にデジタル信号が記憶されて、第１インバーター６１の出力端子２６の電位がＬｏｗになると、第２インバーター６２の入力端子２８にＬｏｗが入力されて第２インバーター６２の出力端子２７の電位がＨｉｇｈとなる。そして、保持トランジスター３３がオン状態のとき、第２インバーター６２の出力端子２７の電位がＨｉｇｈであると、第２インバーター６２の出力端子２７から第１インバーター６１の入力端子２５にＨｉｇｈが入力されて第１インバーター６１の出力端子２６の電位がＬｏｗとなる。このようにして、保持トランジスター３３がオン状態のとき、記憶回路６０に記憶されたデジタル信号は、次に書き換えが行われるまで安定した状態で保持される。
【０１２０】
第１インバーター６１は、Ｐ型のトランジスター３５とＮ型のトランジスター３７と、を含み、ＣＭＯＳ構成である。トランジスター３５とトランジスター３７とは、高電位線４７と第３配線（低電位線４６）との間に直列に配置されている。Ｎ型のトランジスター３７のソースは、第３配線（低電位線４６）に電気的に接続されている。Ｐ型のトランジスター３５のソースは、高電位線４７に電気的に接続されている。
【０１２１】
第２インバーター６２は、Ｐ型のトランジスター３６と、Ｎ型のトランジスター３８とを含み、ＣＭＯＳ構成である。トランジスター３６とトランジスター３８とは、高電位線４７と第３配線（低電位線４６）との間に直列に配置されている。Ｐ型のトランジスター３６のソースは、高電位線４７に電気的に接続されている。Ｎ型のトランジスター３８のソースは、第３配線（低電位線４６）に電気的に接続されている。
【０１２２】
なお、Ｎ型トランジスターでは、ソース電位とドレイン電位とを比較して電位の低い方がソースである。又、Ｐ型トランジスターでは、ソース電位とドレイン電位とを比較して電位の高い方がソースである。
【０１２３】
第１インバーター６１の入力端子２５は、トランジスター３５及びトランジスター３７のゲートであり、保持トランジスター３３のソースドレインの一方に電気的に接続されている。第１インバーター６１の出力端子２６は、トランジスター３５及びトランジスター３７のドレインであり、第２インバーター６２の入力端子２８に電気的に接続されている。
【０１２４】
第２インバーター６２の出力端子２７は、トランジスター３６及びトランジスター３８のドレインであり、保持トランジスター３３のソースドレインの他方に電気的に接続されている。第２インバーター６２の入力端子２８はトランジスター３６及びトランジスター３８のゲートであり、第１インバーター６１の出力端子２６に電気的に接続されている。
【０１２５】
なお、実施例１では、第１インバーター６１と第２インバーター６２とが共にＣＭＯＳ構成であることとしたが、これらのインバーター６１，６２がトランジスターと抵抗素子とから構成されていてもよい。例えば、第１インバーター６１においてトランジスター３５及びトランジスター３７の一方を抵抗素子で置き換えてもよいし、第２インバーター６２においてトランジスター３６及びトランジスター３８の一方を抵抗素子で置き換えてもよい。
【０１２６】
発光素子２０は、本実施形態では有機ＥＬ素子であり、陽極（画素電極）２１と発光部（発光機能層）２２と陰極（対向電極）２３とを含む。陽極２１Ｇ，Ｂ，Ｒは、画素回路４１Ｇ，Ｂ，Ｒ（サブ画素５８Ｇ，Ｂ，Ｒ）毎にパターニングされている。陽極２１Ｇ，Ｂ，Ｒは同じ構成であってもよいし、画素回路４１Ｇ，Ｂ，Ｒ毎に電極の平面形状や膜厚が異なる構成であってもよい。
【０１２７】
発光部２２は、陽極２１側から注入された正孔と陰極２３側から注入された電子とにより励起子が形成され、励起子が消滅する際（正孔と電子とが再結合する際）にエネルギーの一部が蛍光や燐光となって放出されることにより発光が得られるように構成されている。実施例１では、発光部２２Ｇ，Ｂ，Ｒは、画素回路４１Ｇ，Ｂ，Ｒ毎に異なる発光材料を用いて形成されている。具体的には、発光部２２Ｇは緑色光を発する発光材料で形成され、発光部２２Ｂは青色光を発する発光材料で形成され、発光部２２Ｒは赤色光を発する発光材料で形成されている。
【０１２８】
陰極２３は、画素回路４１Ｇ，Ｂ，Ｒの発光素子２０Ｇ，Ｂ，Ｒの共通電極として、表示領域Ｅにマトリックス状に配列されたサブ画素５８Ｇ，Ｂ，Ｒに亘って発光部２２Ｇ，Ｂ，Ｒを覆うように膜状に形成されている。陰極２３は、表示領域Ｅから外側の非表示領域Ｄまで形成されており、陰極２３の外縁部は非表示領域Ｄに配置された低電位線４８に電気的に接続されている。
【０１２９】
実施例１に係る画素回路４１では、発光素子２０は、制御トランジスター３４と低電位線４８との間に配置されている。換言すると、発光素子２０は、制御トランジスター３４と駆動トランジスター３１とを介して、高電位線４７に電気的に接続されている。発光素子２０の陽極２１は制御トランジスター３４のドレインに電気的に接続され、発光素子２０の陰極２３は低電位線４８に電気的に接続されている。
【０１３０】
駆動トランジスター３１は、発光素子２０に対する駆動トランジスターである。即ち、駆動トランジスター３１がオン状態となった際に、発光素子２０は発光し得る。駆動トランジスター３１のゲートは、記憶回路６０の第２インバーター６２の出力端子２７に電気的に接続されている。駆動トランジスター３１のソースは、高電位線４７に電気的に接続されている。即ち、Ｐ型の駆動トランジスター３１は、発光素子２０に対して高電位側に配置されている。
【０１３１】
制御トランジスター３４は、発光素子２０の発光を制御する制御トランジスターである。制御トランジスター３４がオン状態となった際に、発光素子２０は発光し得る。後述するが、本実施形態では、制御線４４に制御信号として活性信号が供給されて制御トランジスター３４がオン状態となり、第２インバーター６２の出力端子２７が発光に相当する電位となって駆動トランジスター３１がオン状態になると、発光素子２０は発光する。
【０１３２】
制御トランジスター３４のゲートは、制御線４４に電気的に接続されている。制御トランジスター３４のソースは、駆動トランジスター３１のドレインに電気的に接続されている。制御トランジスター３４のドレインは、発光素子２０（陽極２１）に電気的に接続されている。即ち、Ｐ型の制御トランジスター３４は、発光素子２０に対して高電位側に配置されている。
【０１３３】
ここで、Ｐ型トランジスターは発光素子２０よりも高電位側に配置される。発光素子２０に対してＰ型の駆動トランジスター３１とＰ型の制御トランジスター３４とをこのように配置することで、両トランジスター３１，３４をほぼ線形に動作させる（以下では、単に線形動作させるという）ことが可能となる。したがって、駆動トランジスター３１や制御トランジスター３４の閾値電圧のばらつきが表示特性（発光素子２０の発光輝度）に影響しないようにすることができる。
【０１３４】
そして、駆動トランジスター３１のソースが高電位線４７に電気的に接続され、制御トランジスター３４のソースが駆動トランジスター３１のドレインに電気的に接続されているので、駆動トランジスター３１のソース電位が高電位ＶＤＤに固定され、駆動トランジスター３１を線形動作させることで制御トランジスター３４のソース電位も高電位ＶＤＤに極めて近い値に実質的に固定される。これにより、駆動トランジスター３１や制御トランジスター３４のソースドレイン電圧が小さくとも、オン状態における駆動トランジスター３１や制御トランジスター３４の電気伝導度を大きくすることができる。この結果、高電位ＶＤＤと第２低電位ＶＳＳ２（Ｖ４）との電位差の大半が発光素子２０にかかることになるので、駆動トランジスター３１や制御トランジスター３４の閾値電圧のばらつきの影響を受け難くなり、画素５９（サブ画素５８）間での発光素子２０の発光輝度の均一性を向上することができる。
【０１３５】
選択トランジスター３２は、記憶回路６０と信号線４３との間に配置されている。Ｐ型の選択トランジスター３２のソースドレインの一方は信号線４３に電気的に接続され、他方は第１インバーター６１の入力端子２５、即ちトランジスター３５及びトランジスター３７のゲートに電気的に接続されている。選択トランジスター３２のゲートは、第１走査線４２に電気的に接続されている。
【０１３６】
選択トランジスター３２は、画素回路４１に対する選択トランジスターである。選択トランジスター３２は、第１走査線４２に供給される走査信号（選択信号又は非選択信号）に応じて、オン状態とオフ状態とを切り換える。選択トランジスター３２がオン状態となると、信号線４３と記憶回路６０の第１インバーター６１の入力端子２５とが導通状態となり、信号線４３から供給される画像信号が記憶回路６０に書き込まれる。
【０１３７】
保持トランジスター３３は、第１インバーター６１の入力端子２５と、第２インバーター６２の出力端子２７との間に配置されている。Ｐ型の保持トランジスター３３のソースドレインの一方は第１インバーター６１の入力端子２５（トランジスター３５及びトランジスター３７のゲート）に電気的に接続され、他方は第２インバーター６２の出力端子２７（トランジスター３６及びトランジスター３８のドレイン）に電気的に接続されている。保持トランジスター３３のゲートは、第２走査線４５に電気的に接続されている。
【０１３８】
保持トランジスター３３は、第２走査線４５に供給される第２走査信号（保持信号又は非保持信号）に応じて、オン状態とオフ状態とを切り換える。保持トランジスター３３がオン状態になると、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５とが導通状態となり、記憶回路６０に書き込まれた画像信号が第１インバーター６１と第２インバーター６２との間で保持される。
【０１３９】
選択トランジスター３２と保持トランジスター３３とは、同一導電型（Ｐ型）である。選択トランジスター３２と保持トランジスター３３とは、第１走査線４２に供給される走査信号と第２走査線４５に供給される第２走査信号とに応じて、互いにほぼ相補的な動作をする。互いに相補的とは、選択トランジスター３２がオン状態であるときに保持トランジスター３３はオフ状態であり、選択トランジスター３２がオフ状態であるときに保持トランジスター３３はオン状態である。互いにほぼ相補的とは、保持トランジスター３３は、選択トランジスター３２がオフ状態からオン状態に変わる際に既にオフ状態となっているか、または、選択トランジスター３２がオフ状態からオン状態に変わる際にオン状態からオフ状態に変わるか、を意味する。換言すると、選択トランジスター３２がオン状態となる際に、保持トランジスター３３はオン状態にはない。
【０１４０】
実施例１に係る画素回路４１において、選択トランジスター３２と保持トランジスター３３と制御トランジスター３４とを制御して、記憶回路６０に対する画像信号の書き込み（又は書き換え）と発光素子２０の発光及び非発光とを行う方法を以下に説明する。
【０１４１】
実施例１では、各画素回路４１に対して、第１走査線４２と第２走査線４５と制御線４４とが互いに独立しているので、選択トランジスター３２と保持トランジスター３３と制御トランジスター３４とは互いに独立した状態で動作する。そして、選択トランジスター３２と保持トランジスター３３とが、互いにほぼ相補的な動作をする。その結果、選択トランジスター３２がオン状態となる際に、保持トランジスター３３はオン状態にはないこととすることができる。また、選択トランジスター３２がオン状態となる際に、必ず制御トランジスター３４をオフ状態としていることができる。
【０１４２】
記憶回路６０に画像信号を書き込む（又は書き換える）際は、非活性信号により制御トランジスター３４をオフ状態とする。選択信号により選択トランジスター３２がオン状態になると、記憶回路６０（第１インバーター６１及び第２インバーター６２）に画像信号が供給される。画像信号は、信号線４３から第１インバーター６１へ、そして第１インバーター６１から第２インバーター６２へと書き込まれる。
【０１４３】
第２走査信号の非保持信号により保持トランジスター３３は、選択トランジスター３２がオフ状態からオン状態に変わる際に既にオフ状態となっているか、または、選択トランジスター３２がオフ状態からオン状態に変わる際にオン状態からオフ状態に変わる。従って、選択トランジスター３２がオン状態となる際には、保持トランジスター３３はオン状態にないため、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間の電気的な接続は遮断されている。
【０１４４】
ここで、仮に保持トランジスター３３が存在せず、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５とが常に電気的に接続されている場合を想定する。第１インバーター６１の入力端子２５をＬｏｗ（ＶＳＳ１）からＨｉｇｈ（ＶＤＤ）に書き換える際には、Ｈｉｇｈの信号が供給される前は、第１インバーター６１の入力端子２５の電位がＬｏｗ、即ち第２インバーター６２の入力端子２８の電位がＨｉｇｈで、トランジスター３８はオン状態となっている。そのため、選択トランジスター３２がオン状態となり、信号線４３からＨｉｇｈ（ＶＤＤ）の信号が供給されると、信号線４３（ＶＤＤ）から選択トランジスター３２とトランジスター３８とを経て低電位線４６（ＶＳＳ１）に至る経路が導通状態になるので、入力端子２５の電位のＬｏｗからＨｉｇｈへの書き換えに時間がかかったり、書き換えができなかったりする不具合が生じることとなる。
【０１４５】
また、仮に保持トランジスター３３が存在しない場合、第１インバーター６１の入力端子２５をＨｉｇｈからＬｏｗに書き換える際には、Ｌｏｗの信号が供給される前は第２インバーター６２の入力端子２８の電位がＬｏｗでトランジスター３６がオン状態となっている。そのため、選択トランジスター３２がオン状態となり、信号線４３からＬｏｗの信号が供給されると、高電位線４７からトランジスター３６と選択トランジスター３２とを経て信号線４３のＬｏｗに至る経路が導通状態になるので、入力端子２５の電位のＨｉｇｈからＬｏｗへの書き換えに時間がかかったり、書き換えができなかったりする不具合が生じることとなる。
【０１４６】
実施例１では、選択トランジスター３２をオン状態として記憶回路６０に画像信号を書き込む（又は書き換える）際には、第１インバーター６１の入力端子２５と第２インバーター６２の出力端子２７との間に配置された保持トランジスター３３はオフ状態であり、入力端子２５と出力端子２７との電気的な接続が遮断されるので、上記のような不具合を抑止できる。
【０１４７】
また、選択トランジスター３２がオン状態であるときには、制御トランジスター３４はオフ状態であるため、記憶回路６０に画像信号を書き込んでいる間は、発光素子２０は発光しない。要するに、高電位線４７から発光素子２０と駆動トランジスター３１とを介して低電位線４６に至る経路が制御トランジスター３４によって遮断されている。これにより、記憶回路６０への画像信号の書き込み（又は書き換え）を行う際には発光素子２０は発光を停止しているので、この期間における発光素子２０の発光の影響を回避でき、ＳＦ１の表示期間Ｐ２−１を極短期間としても正確な階調を表現することができる。
【０１４８】
なお、記憶回路６０に画像信号を書き込む（又は書き換える）際は、信号線４３から第１インバーター６１へ画像信号を書き込み、その画像信号の反転信号（相補信号）を第１インバーター６１から第２インバーター６２へ書き込む。そのため、信号線４３から第１インバーター６１へ画像信号を書き込むのと並行して、信号線４３に供給される信号の相補的な画像信号（相補信号）を相補信号線から第２インバーター６２へ書き込む場合と比べて、相補信号を供給する相補信号線や選択トランジスター３２に対する相補トランジスターを必要としない。そのため、相補信号線や相補トランジスターを有する構成と比べて、画素５９を微細化して高解像度化することが容易となり、かつ、配線数を増やす必要がないので製造歩留まりを向上できる。更に、後に詳述する様に、本実施形態の構成では、信号線４３から第１インバーター６１へ画像信号を書き込むのと並行して、信号線４３に供給される信号の相補的な画像信号（相補信号）を相補信号線から第２インバーター６２へ書き込む場合と比べて、画像信号を書き込む際に信号線４３から電源線（高電位線４７や低電位線４６）への電流経路が存在しないので、低消費電力で高速に画像信号を書き換えることができる。
【０１４９】
非選択信号により選択トランジスター３２がオン状態からオフ状態になると、記憶回路６０への画像信号を書き込み（又は書き換え）が停止する。第２走査信号により保持トランジスター３３は、選択トランジスター３２がオン状態からオフ状態に変わる際に既にオン状態となっているか、または、選択トランジスター３２がオン状態からオフ状態に変わる際にオフ状態からオン状態に変わる。
【０１５０】
これにより、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５とが電気的に接続されて、記憶回路６０に書き込まれた画像信号が、第１インバーター６１と第２インバーター６２との間で保持される。制御トランジスター３４は、活性信号が供給されるまではオフ状態のままであり、発光素子２０は発光しない。第２走査線４５には次のサブフィールドの非保持信号が入るまでは保持信号が供給されるので、記憶回路６０に記憶された画像信号を、誤って書き換えられてしまうことなく安定した状態で保持できる。
【０１５１】
然る後に、発光素子２０を発光させる際は、選択トランジスター３２をオフ状態（保持トランジスター３３をオン状態）としたまま、活性信号により制御トランジスター３４をオン状態にする。この際に、記憶回路６０に記憶された画像信号により、駆動トランジスター３１がオン状態であると、高電位線４７から駆動トランジスター３１と制御トランジスター３４と発光素子２０とを介して低電位線４８に至る経路に電流が流れて発光素子２０が発光する。
【０１５２】
制御トランジスター３４がオン状態であるときには、選択トランジスター３２がオフ状態であり保持トランジスター３３がオン状態であるため、発光素子２０を発光させている間も、記憶回路６０に記憶された画像信号が保持され書き換えられることはない。これにより、誤表示の無い高品位な画像表示を実現することができる。
【０１５３】
「各電位の関係」
上述したように、本実施形態では、高電位ＶＤＤＧ，Ｂ，Ｒ（Ｖ１Ｇ、Ｖ２Ｂ、Ｖ５Ｒ）と第１低電位ＶＳＳ１（Ｖ３）とで低電圧系電源が構成され、高電位ＶＤＤＧ，Ｂ，Ｒ（Ｖ１Ｇ、Ｖ２Ｂ、Ｖ５Ｒ）と第２低電位ＶＳＳ２（Ｖ４）とで高電圧系電源が構成される。画素回路４１Ｇ，Ｂ，Ｒに対して、異なる高電位ＶＤＤＧ，Ｂ，Ｒ（Ｖ１Ｇ、Ｖ２Ｂ、Ｖ５Ｒ）が供給され、第１低電位ＶＳＳ１（Ｖ３）と第２低電位ＶＳＳ２（Ｖ４）とが共通して供給される。このような構成とすることで、高速で動作し明るく高品位な表示が得られる電気光学装置１０を実現している。
【０１５４】
以下に、図１０を参照してこの点を説明する。図１０は、実施例１に係る画素回路の電位を説明する図である。図１０において、縦軸には実施例１における電位の一例を示し、横軸方向には画素回路４１Ｇ，４１Ｂ，４１Ｒのそれぞれの記憶回路６０に印加される低電圧系電源の電圧と発光素子２０に印加される高電圧系電源の電圧とを示している。
【０１５５】
以下の説明では、第１低電位をＶ３と表記し、第２低電位をＶ４と表記し、高電位をＶ１Ｇ、Ｖ２Ｂ、Ｖ５Ｒと表記する。
【０１５６】
図１０に示すように、画素回路４１Ｇの場合、低電圧系電源の電圧である第１低電位（一例として、Ｖ３＝２．０Ｖ）に対する高電位（一例として、Ｖ１Ｇ＝５．０Ｖ）の電位差（Ｖ１Ｇ−Ｖ３＝３．０Ｖ）は、高電圧系電源の電圧である第２低電位（一例として、Ｖ４＝０Ｖ）に対する高電位（一例として、Ｖ１Ｇ＝５．０Ｖ）の電位差（Ｖ１Ｇ−Ｖ４＝５．０Ｖ）よりも小さい。画素回路４１Ｇにおいては、発光素子２０Ｇに対してＶ１Ｇ−Ｖ４＝５．０Ｖの電圧が印加され、記憶回路６０に対してＶ１Ｇ−Ｖ３＝＝３．０Ｖの電圧が印加される。
【０１５７】
画素回路４１Ｂの場合、低電圧系電源の電圧である第１低電位（一例として、Ｖ３＝２．０Ｖ）に対する高電位（一例として、Ｖ２Ｂ＝７．０Ｖ）の電位差（Ｖ２Ｂ−Ｖ３＝５．０Ｖ）は、高電圧系電源の電圧である第２低電位（一例として、Ｖ４＝０Ｖ）に対する高電位（一例として、Ｖ２Ｂ＝７．０Ｖ）の電位差（Ｖ２Ｂ−Ｖ４＝７．０Ｖ）よりも小さい。画素回路４１Ｂにおいては、発光素子２０Ｂに対してＶ２Ｂ−Ｖ４＝７．０Ｖの電圧が印加され、記憶回路６０に対してＶ２Ｂ−Ｖ３＝＝５．０Ｖの電圧が印加される。
【０１５８】
また、画素回路４１Ｒの場合、低電圧系電源の電圧である第１低電位（一例として、Ｖ３＝２．０Ｖ）に対する高電位（一例として、Ｖ５Ｒ＝６．０Ｖ）の電位差（Ｖ５Ｒ−Ｖ３＝４．０Ｖ）は、高電圧系電源の電圧である第２低電位（一例として、Ｖ４＝０Ｖ）に対する高電位（一例として、Ｖ５Ｒ＝６．０Ｖ）の電位差（Ｖ５Ｒ−Ｖ４＝６．０Ｖ）よりも小さい。画素回路４１Ｒにおいては、発光素子２０Ｒに対してＶ５Ｒ−Ｖ４＝６．０Ｖの電圧が印加され、記憶回路６０に対してＶ５Ｒ−Ｖ３＝＝４．０Ｖの電圧が印加される。
【０１５９】
各電位を上記のように設定すると、第１低電位Ｖ３と高電位Ｖ１Ｇ、Ｖ２Ｂ、Ｖ５Ｒとが供給される低電圧系電源で駆動回路５１や記憶回路６０を動作させることとなるので、駆動回路５１や記憶回路６０を構成するトランジスターを微細化して高速動作させることができる。一方、第２低電位Ｖ４と高電位Ｖ１Ｇ、Ｖ２Ｂ、Ｖ５Ｒとが供給される高電圧系電源で発光素子２０を発光させるので、発光素子２０の発光輝度を高めることができる。即ち、本実施形態の構成とすることで、各回路が高速で動作するとともに、発光素子２０が高い輝度で発光して明るい表示が得られる電気光学装置１０を実現することができる。
【０１６０】
一般に、有機ＥＬ素子のような発光素子では、発光素子を発光させるために比較的高い電圧（例えば、５Ｖ以上）が必要となる。しかしながら、半導体装置では、電源電圧を上げると、誤動作防止の為にトランジスターのサイズ（ゲート長Ｌやゲート幅Ｗ）を大きくせざるを得ないので、回路の動作は遅くなる。一方、回路を高速で動作させるために電源電圧を下げると、発光素子の発光輝度の低下を招く。要するに、従来のように発光素子を発光させる電源電圧と回路を動作させる電源電圧とが同じ構成では、発光素子の高い輝度での発光と回路の高速動作とを両立することが困難であった。
【０１６１】
これに対して、本実施形態では、電気光学装置１０の電源として低電圧系電源と高電圧系電源とを有しており、駆動回路５１や記憶回路６０を動作させる電源を低電圧系電源とする。これにより、駆動回路５１や記憶回路６０を構成する各トランジスターのサイズをＬ＝０．５マイクロメーター（μｍ）程度とし、駆動トランジスター３１や制御トランジスター３４のＬ＝０．７５マイクロメーター（μｍ）程度よりも小さくして、これらの回路をＶ２−Ｖ３＝３．０〜５．０Ｖの低電圧で駆動するので、駆動回路５１や記憶回路６０を高速で動作させることができる。
【０１６２】
そして、高電圧系電源により発光素子２０を５．０〜７．０Ｖの高電圧で発光させるので、発光素子２０を高い輝度で発光させることができる。さらに、後述するように、発光素子２０と直列に配置される駆動トランジスター３１や制御トランジスター３４を線形動作させることで、発光素子２０に対して５．０〜７．０Ｖの高電圧の殆どを印加することができるので、発光素子２０が発光する際の輝度をより高めることができる。
【０１６３】
上述したように、本実施形態では、発光素子２０Ｇ、発光素子２０Ｂ、発光素子２０Ｒを発光させる高電圧系電源の電圧は、それぞれ異なる。これは、以下の理由による。本実施形態では、発光部２２Ｇ、発光部２２Ｂ、発光部２２Ｒが互いに異なる色に対応する発光材料で形成されている。この異なる色に対応する発光材料間で電圧に対する発光輝度の特性（以下では、電圧−発光輝度特性ともいう）が異なる為、サブ画素５８Ｇ、サブ画素５８Ｂ、サブ画素５８Ｒを含む画素５９の表示単位で表示色の調整が困難になる場合がある。電圧−発光輝度特性が異なるとは、発光材料の電圧に対する電流密度の特性、及び、電流密度に対する発光輝度特性が異なるということを意味する。
【０１６４】
ここでは、発光部２２Ｒの電圧−発光輝度特性は発光部２２Ｇの電圧−発光輝度特性よりも低く、発光部２２Ｂの電圧−発光輝度特性は発光部２２Ｒの電圧−発光輝度特性よりも低い場合を想定する。換言すると、発光部２２Ｇ、発光部２２Ｂ、発光部２２Ｒで同じ発光輝度を得たい場合には、発光素子２０Ｒに印加する電圧を発光素子２０Ｇに印加する電圧よりも大きくし、発光素子２０Ｂに印加する電圧を発光素子２０Ｒに印加する電圧よりも大きくする必要がある。
【０１６５】
そこで、本実施形態では、発光素子２０Ｇ、発光素子２０Ｂ、発光素子２０Ｒに供給する高電位Ｖ１Ｇ、Ｖ２Ｂ、Ｖ５Ｒを異ならせている。具体的には、発光素子２０Ｒに印加する電圧をＶ５Ｒ−Ｖ４＝６．０Ｖとして、発光素子２０Ｇに印加する電圧Ｖ１Ｇ−Ｖ４＝５．０Ｖよりも大きく設定し、発光素子２０Ｂに印加する電圧をＶ２Ｂ−Ｖ４＝７．０Ｖとして発光素子２０Ｒに印加する電圧よりも大きく設定している。これにより、発光部２２Ｇ，Ｂ，Ｒの発光材料によって電圧−発光輝度特性が異なる場合でも、発光素子２０Ｇ，Ｂ，Ｒに印加する電圧をそれぞれの電圧−発光輝度特性に応じて異ならせることにより、色毎に発光輝度を調整することができる。この結果、画素５９の表示単位における表示色を適正化することができる。
【０１６６】
また、電圧−発光輝度特性が同じ場合であっても、人の目の視感度によって色バランスが異なって見えてしまう場合もある。さらに、発光部２２Ｇ，Ｂ，Ｒの発光材料によって経時的に発光輝度が低下する度合いが異なる場合、初期的に画素５９の表示単位で表示色が適正に調整されていても、発光材料の経時的な発光輝度の低下により、初期に調整した色バランスが時間と共に変化してしまう場合がある。このように、発光輝度の低下により色バランスが変化してしまった場合でも、発光素子２０Ｇ，Ｂ，Ｒに印加する電圧を調整することで、色バランスを適正化することや経時的な輝度低下を補償することが可能となる。これは、Ｇ，Ｂ，Ｒの階調数を変化させなくても、表示する画像の輝度調整が可能であるということにもなる。
【０１６７】
なお、本実施形態では、発光素子２０Ｇ，Ｂ，Ｒにおいて、陰極２３が共通電極として形成されるため、陰極２３に供給される第２低電位ＶＳＳ２（Ｖ４）は、画素回路４１Ｇ，Ｂ，Ｒに対して共通となる。そこで、発光素子２０Ｇ，Ｂ，Ｒの陽極２１Ｇ，Ｂ，Ｒに供給される高電位ＶＤＤＧ，Ｂ，Ｒ（Ｖ１Ｇ，Ｖ２Ｂ，Ｖ５Ｒ）を画素回路４１Ｇ，Ｂ，Ｒ毎に異ならせることで、発光素子２０Ｇ，Ｂ，Ｒに印加する電圧を異ならせている。
【０１６８】
この結果、発光状態の際に発光素子２０Ｇ，Ｂ，Ｒを流れる電流の大きさも異なる。具体的には、高電位線４７Ｇから発光素子２０Ｇを経て低電位線４８に流れる電流よりも、高電位線４７Ｒから発光素子２０Ｒを経て低電位線４８に流れる電流の方が大きく、高電位線４７Ｂから発光素子２０Ｂを経て低電位線４８に流れる電流の方がさらに大きい。共通の低電位線４８に対して高電位線４７Ｇ，Ｂ，Ｒを流れる電流の大きさが異なるので、高電位線４７Ｇ，Ｂ，Ｒの幅はそれぞれ異なっていてもよい。即ち、第１配線としての高電位線４７Ｇの太さと第２配線としての高電位線４７Ｂの太さとは異なっていてもよい。一般に、流れる電流が大きいほど配線の幅が太いことが好ましい。したがって、高電位線４７Ｇよりも高電位線４７Ｒの方が太いことが好ましく、高電位線４７Ｒよりも高電位線４７Ｂの方が太いことが好ましい。
【０１６９】
図６に示すように、本実施例では、高電位線４７Ｇの支線４７Ｇｂの幅Ｗ１ｂよりも高電位線４７Ｒの支線４７Ｒｂの幅Ｗ５ｂの方が太く、高電位線４７Ｒの支線４７Ｒｂの幅Ｗ５ｂよりも高電位線４７Ｂの支線４７Ｂｂの幅Ｗ２ｂの方が太い。例えば、高電位線４７Ｇの支線４７Ｇｂの幅Ｗ１ｂは０．８μｍ程度であり、高電位線４７Ｒの支線４７Ｒｂの幅Ｗ５ｂは１．０μｍ程度であり、高電位線４７Ｂの支線４７Ｂｂの幅Ｗ２ｂは１．２μｍ程度である。また、高電位線４７Ｇの本線４７Ｇａの幅Ｗ１ａは２００μｍ程度であり、高電位線４７Ｒの本線４７Ｒａの幅Ｗ５ａは３００μｍ程度であり、高電位線４７Ｂの本線４７Ｂａの幅Ｗ２ａは２５０μｍ程度である。
【０１７０】
一方、低電位線４８には、高電位線４７Ｇから発光素子２０Ｇを経た電流と、高電位線４７Ｂから発光素子２０Ｂを経た電流と、高電位線４７Ｒから発光素子２０Ｒを経た電流とが流れるため、高電位線４７Ｇ，Ｂ，Ｒの太さと低電位線４８の太さとは異なっていてもよい。具体的には、低電位線４８の支線４８ｂの幅Ｗ４ｂは、高電位線４７Ｇ，Ｂ，Ｒの支線４７Ｇｂ，４７Ｂｂ，４７Ｒｂのそれぞれの幅Ｗ１ｂ，Ｗ２ｂ，Ｗ５ｂよりも太いことが好ましく、低電位線４８の本線４８ａの幅Ｗ４ａは、高電位線４７Ｇ，Ｂ，Ｒの本線４７Ｇａ，４７Ｂａ，４７Ｒａのそれぞれの幅Ｗ１ａ，Ｗ２ａ，Ｗ５ａよりも太いことが好ましい。即ち、第１配線としての高電位線４７Ｇの一部（本線４７Ｇａ）と第２配線としての高電位線４７Ｂの一部（本線４７Ｂａ）とは、第４配線としての低電位線４８の本線４８ａよりも細いことが好ましい。低電位線４８の支線４８ｂの幅Ｗ４ｂは、例えば１．０μｍ程度であり、低電位線４８の本線４８ａの幅Ｗ４ａは、例えば７５０μｍ程度である。
【０１７１】
なお、本実施例では、低電位線４６の支線４６ｂの幅Ｗ３ｂは、低電位線４８の支線４８ｂの幅Ｗ４ｂと同じ（例えば１．０μｍ程度）である。低電位線４６の本線４６ａの幅Ｗ３ａは、高電位線４７Ｇ，Ｂ，Ｒの本線４７Ｇａ，４７Ｂａ，４７Ｒａのそれぞれの幅Ｗ１ａ，Ｗ２ａ，Ｗ５ａよりも太いことが好ましいが、低電位線４８の本線４８ａの幅Ｗ４ａよりも細くてもよい。本実施例では、低電位線４６の本線４６ａの幅Ｗ３ａは、例えば５００μｍ程度である。
【０１７２】
続いて、本実施形態では、記憶回路６０を動作させる低電圧系電源の電圧も、画素回路４１Ｇ，Ｂ，Ｒで異なっている。具体的には、画素回路４１Ｇにおいて記憶回路６０に印加される電圧はＶ１Ｇ−Ｖ３＝５．０−２．０＝３．０Ｖであり、画素回路４１Ｂにおいて記憶回路６０に印加される電圧はＶ２Ｂ−Ｖ３＝７．０−２．０＝５．０Ｖであり、画素回路４１Ｒにおいて記憶回路６０に印加される電圧はＶ５Ｒ−Ｖ３＝６．０−２．０＝４．０Ｖである。
【０１７３】
上述したように、各画素回路４１Ｇ，Ｂ，Ｒにおいて、制御トランジスター３４がオン状態であるとき、第２インバーター６２の出力端子２７から駆動トランジスター３１のゲートに出力される画像信号がＬｏｗになると、駆動トランジスター３１がオン状態となって発光素子２０Ｇ，Ｂ，Ｒが発光する。第２インバーター６２の出力端子２７から駆動トランジスター３１のゲートに出力される画像信号がＨｉｇｈになると、駆動トランジスター３１がオフ状態となって発光素子２０Ｇ，Ｂ，Ｒが非発光となる。
【０１７４】
画像信号により発光素子２０Ｇ，Ｂ，Ｒを発光とするべきときに確実に発光とし、発光素子２０Ｇ，Ｂ，Ｒを非発光とするべきときに確実に非発光とするためには、各画素回路４１Ｇ，Ｂ，Ｒにおいて、駆動トランジスター３１のゲートに出力されるＬｏｗの画像信号の電位が第２インバーター６２の論理反転電圧よりも低く、Ｈｉｇｈの画像信号の電位が第２インバーター６２の論理反転電圧よりも高く設定される必要がある。第２インバーター６２の論理反転電圧は、第２インバーター６２に供給される高電位（Ｖ１Ｇ，Ｂ，Ｒ）と低電位（Ｖ３）との中心電位とすることができる。
【０１７５】
画素回路４１Ｇにおいては、論理反転電位が（Ｖ１Ｇ＋Ｖ３）／２＝（５．０Ｖ＋２．０Ｖ）／２＝３．５Ｖであるのに対して、画像信号のＨｉｇｈはＶ１Ｇ＝５．０Ｖと十分に高く、画像信号のＬｏｗはＶ３＝２．０Ｖと十分に低い。画素回路４１Ｂにおいては、論理反転電位が（Ｖ２Ｂ＋Ｖ３）／２＝（７．０Ｖ＋２．０Ｖ）／２＝４．５Ｖであるのに対して、画像信号のＨｉｇｈはＶ２Ｂ＝７．０Ｖと十分に高く、画像信号のＬｏｗはＶ３＝２．０Ｖと十分に低い。画素回路４１Ｒにおいては、論理反転電位が（Ｖ５Ｒ＋Ｖ３）／２＝（６．０Ｖ＋２．０Ｖ）／２＝４．０Ｖであるのに対して、画像信号のＨｉｇｈはＶ５Ｒ＝６．０Ｖと十分に高く、画像信号のＬｏｗはＶ３＝２．０Ｖと十分に低い。この様にデジタル信号のＬｏｗは第１電位と第３電位との中心電位よりも低く、Ｈｉｇｈは第２電位と第３電位との中心電位よりも高い。尚、本実施形態では画素回路４１Ｇと画素回路４１Ｂと画素回路４１Ｒとで画像信号の電位が異なっていたが、上述の条件を満たせば、これらの画素回路４１に共通の画像信号であっても良い。即ち、総ての画素回路４１に共通なＬｏｗ信号として第１電位と第３電位との中心電位よりも低い電位（例えば第３電位で、Ｌｏｗ＝Ｖ３＝２．０Ｖ）を供給し、総ての画素回路４１に共通なＨｉｇｈ信号として第２電位と第３電位との中心電位よりも高い電位（例えば第２電位で、Ｈｉｇｈ＝Ｖ２＝７．０Ｖ）を供給しても良い。この結果、各画素回路４１Ｇ，Ｂ，Ｒにおいて、画像信号により発光素子２０Ｇ，Ｂ，Ｒを発光とするべきときに確実に発光とし、発光素子２０Ｇ，Ｂ，Ｒを非発光とするべきときに確実に非発光とすることができる。
【０１７６】
「画素回路の駆動方法」
次に、図１１を参照して、本実施形態に係る電気光学装置１０における画素回路の駆動方法を説明する。図１１は、本実施形態に係る画素回路の駆動方法の一例を説明する図である。図１１において、横軸は時間軸であり、第１期間（非表示期間）と第２期間（表示期間）とを有する。第１期間は、図８に示すＰ１（Ｐ１−１〜Ｐ１−８）に相当する。第２期間は、図８に示すＰ２（Ｐ２−１〜Ｐ２−８）に相当する。
【０１７７】
図１１の縦軸において、Ｓｃａｎ  １〜Ｓｃａｎ  Ｍは、Ｍ本の第１走査線４２（図５参照）のうち１行目からＭ行目までの各第１走査線４２に供給される走査信号を示している。走査信号は、選択状態における走査信号（選択信号）と、非選択状態における走査信号（非選択信号）とを有する。そして、ＸＳｃａｎ  １〜ＸＳｃａｎ  Ｍは、Ｍ本の第２走査線４５（図５参照）のうち１行目からＭ行目までの各第２走査線４５に供給される第２走査信号を示している。第２走査信号は、選択状態における第２走査信号（保持信号）と、非選択状態における第２走査信号（非保持信号）とを有する。また、Ｅｎｂは、制御線４４（図５参照）に供給される制御信号を示している。制御信号は、活性状態における制御信号（活性信号）と、非活性状態における制御信号（非活性信号）とを含む。
【０１７８】
図８を参照して説明したように、一枚の画像を表示する１フィールド（Ｆ）が複数のサブフィールド（ＳＦ）に分割され、各サブフィールド（ＳＦ）には、第１期間（非表示期間）と、第１期間が終了した後に始まる第２期間（表示期間）とが含まれる。第１期間（非表示期間）は信号書き込み期間であり、この期間に表示領域Ｅに位置する各画素回路４１（図５参照）において記憶回路６０（図９参照）に画像信号が書き込まれる。第２期間（表示期間）は、表示領域Ｅに位置する各画素回路４１において発光素子２０（図９参照）が発光し得る期間である。
【０１７９】
図１１に示すように、本実施形態に係る電気光学装置１０では、第１期間（非表示期間）において、全ての制御線４４に制御信号として非活性信号が供給される。制御線４４に非活性信号が供給されると、制御トランジスター３４（図９参照）がオフ状態となるので、表示領域Ｅに位置する全ての画素回路４１において発光素子２０が発光しない状態となる。
【０１８０】
そして、第１期間には、各サブフィールド（ＳＦ）で第１走査線４２のいずれかに走査信号として選択信号（Ｈｉｇｈ）が供給される。第１走査線４２に選択信号が供給されると、選択された画素回路４１において選択トランジスター３２（図９参照）がオフ状態からオン状態となる。これにより、選択された画素回路４１において、信号線４３（図９参照）から第１インバーター６１へ、そして第１インバーター６１から第２インバーター６２へと画像信号が書き込まれる。このようにして、第１期間に各画素回路４１の記憶回路６０に画像信号が書き込まれて記憶される。
【０１８１】
また、実施例１では、第１期間において、各サブフィールド（ＳＦ）で第２走査線４５には第２走査信号として保持信号（Ｈｉｇｈ）が供給されており、第１走査線４２に選択信号が供給されて選択される画素回路４１に対して、第２走査信号として非保持信号（Ｌｏｗ）が供給される。選択信号のパルス幅と非保持信号のパルス幅とは同じであるが、選択信号が供給されるタイミングと非保持信号が供給されるタイミングとは異なる。即ち、選択される画素回路４１に対して、第１走査線４２に選択信号が供給される前に第２走査線４５に非保持信号が供給される。
【０１８２】
したがって、選択信号により選択される画素回路４１において、選択トランジスター３２がオフ状態からオン状態に変わる前に、非保持信号により保持トランジスター３３（図９参照）がオン状態からオフ状態に変わる。これにより、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間の電気的な接続が遮断されるので、選択信号により選択された画素回路４１において、記憶回路６０への画像信号の書き込み（又は書き換え）を確実かつ高速に行うことができる。
【０１８３】
なお、第２走査線４５に非保持信号が供給される前に、第１走査線４２に選択信号が供給されることはないものとする。保持トランジスター３３がオン状態であるうちに選択トランジスター３２がオン状態に変わってしまうと、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５とが電気的に接続された状態、即ち、保持トランジスター３３が存在しない場合と同様の状態となる。そのため、記憶回路６０への画像信号の書き換えに時間がかかったり、書き換えができなかったりする不具合が生じるおそれがある。
【０１８４】
記憶回路６０への画像信号の書き込み（又は書き換え）が終わると、選択された画素回路４１に対して、第１走査線４２に非選択信号（Ｌｏｗ）が供給される。実施例１では、選択された画素回路４１に対して、第１走査線４２に非選択信号が供給される前に第２走査線４５に保持信号（Ｈｉｇｈ）が供給される。したがって、選択信号により選択された画素回路４１において、選択トランジスター３２がオン状態からオフ状態に変わる前に、保持トランジスター３３がオフ状態からオン状態に変わる。これにより、選択されていた画素回路４１において、第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５とが導通状態となり、記憶回路６０に書き込まれた画像信号が第１インバーター６１と第２インバーター６２との間で保持される。
【０１８５】
第２期間（表示期間）においては、全ての制御線４４に制御信号として活性信号が供給される。制御線４４に活性信号が供給されると、制御トランジスター３４がオン状態となるので、表示領域Ｅに位置する全ての画素回路４１において発光素子２０が発光し得る状態となる。第２期間には、全ての第１走査線４２に選択トランジスター３２をオフ状態とする非選択信号が走査信号として供給される。これにより各画素回路４１の記憶回路６０では、そのサブフィールド（ＳＦ）で書き込まれた画像信号が保持される。
【０１８６】
このように、本実施形態では、第１期間（非表示期間）と第２期間（表示期間）とを独立に制御できるので、デジタル時分割駆動による階調表示を行うことができる。また、この結果、第２期間を第１期間よりも短くすることが可能となるので、より高階調の表示を実現することができる。
【０１８７】
さらに、制御線４４に供給される制御信号を複数の画素回路４１で共有することができるので、電気光学装置１０の駆動が容易になる。具体的には、第１期間を有せぬデジタル駆動の場合、全ての第１走査線４２を選択し終える一垂直期間よりも発光期間を短くするには非常に複雑な駆動が求められる。これに対して、本実施形態では、制御線４４に供給される制御信号を複数の画素回路４１で共有することにより、全ての第１走査線４２を選択し終える一垂直期間よりも発光期間が短くなるサブフィールド（ＳＦ）があっても、単純に第２期間を短くするだけで、容易に電気光学装置１０を駆動することができる。
【０１８８】
以上述べたように、本実施形態に係る画素回路４１の構成によれば、高解像度の高品位な画像を低消費電力で表示できるとともに、記憶回路６０への画像信号の書き込み（又は書き換え）を高速、かつ確実に行い、より明るく高品位な表示が得られる電気光学装置１０を実現することができる。
【０１８９】
（実施例２）
「画素回路の構成」
続いて、実施例２に係る画素回路の構成を説明する。図１２は、実施例２に係る画素回路の構成を説明する図である。図１３は、実施例２に係る画素回路の電位を説明する図である。図１４は、実施例２に係る電気光学装置の配線を説明する模式図である。なお、以下の実施例２の説明では、実施例１との相違点を説明し、実施例１と同じ構成要素については、図面に同一の符号を付してその説明を省略する。また、実施例１と同様に、画素回路４１Ｇ，Ｂ，Ｒで異なる事項についてはＧ，Ｂ，Ｒを付して説明し、画素回路４１Ｇ，Ｂ，Ｒで共通する事項についてはＧ，Ｂ，Ｒを省略して説明する。
【０１９０】
図１２に示すように、実施例２に係る画素回路７１は、Ｐ型の駆動トランジスター３１と、Ｐ型の制御トランジスター３４と、発光素子２０と、記憶回路６０と、Ｐ型の選択トランジスター３２とを含む。記憶回路６０の第２インバーター６２の出力端子２７と第１インバーター６１の入力端子２５との間には、Ｐ型の保持トランジスター３３が配置されている。
【０１９１】
実施例２に係る画素回路７１は、実施例１に係る画素回路４１に対して、低電位線４８を備えておらず、駆動トランジスター３１と制御トランジスター３４と発光素子２０とが、記憶回路６０と同様に高電位線４７と低電位線４６との間に配置されている点が異なる。即ち、実施例２に係る画素回路７１では、発光素子２０を発光させる電圧と記憶回路６０を動作させる電圧とが同じである。
【０１９２】
サブ画素５８Ｇ、サブ画素５８Ｂ、サブ画素５８Ｒに対して、サブ画素５８Ｇには第１画素回路としての画素回路７１Ｇが配置され、サブ画素５８Ｂには第２画素回路としての画素回路７１Ｂが配置され、サブ画素５８Ｒには画素回路７１Ｒが配置される。画素回路７１Ｇは第１色としてのＧを発光する第１発光素子としての発光素子２０Ｇを含み、画素回路７１Ｂは第２色としてのＢを発光する第２発光素子としての発光素子２０Ｂを含み、画素回路７１ＲはＲを発光する発光素子２０Ｒを含む。
【０１９３】
非表示領域Ｄ及び表示領域Ｅには、画素回路７１Ｇに第１電位を供給する第１配線としての高電位線４７Ｇと、画素回路７１Ｂに第２電位を供給する第２配線としての高電位線４７Ｂと、画素回路７１Ｒに第１電位及び第２電位と異なる電位を供給する高電位線４７Ｒと、が配置されている。そして、画素回路７１Ｇ、画素回路７１Ｂ、及び画素回路７１Ｒに第３電位を供給する第３配線としての低電位線４６が配置されている。
【０１９４】
画素回路７１Ｇには高電位線４７Ｇから第１電位（例えばＶ１Ｇ＝ＶＤＤＧ＝５．０Ｖ）が供給され、画素回路７１Ｂには高電位線４７Ｂから第２電位（例えばＶ２Ｂ＝ＶＤＤＢ＝７．０Ｖ）が供給され、画素回路７１Ｒには高電位線４７Ｒから第５電位（例えばＶ５Ｒ＝ＶＤＤＲ＝６．０Ｖ）が供給される。また、各画素回路７１Ｇ，Ｂ，Ｒには、共通して低電位線４６から第３電位（例えばＶ３＝ＶＳＳ＝０Ｖ）が供給される。
【０１９５】
図１３に示すように、画素回路７１Ｇにおいては、発光素子２０Ｇと記憶回路６０とに対してＶ１Ｇ−Ｖ３＝５．０Ｖ−０Ｖ＝５．０Ｖの電圧が印加される。画素回路７１Ｂにおいては、発光素子２０Ｂと記憶回路６０とに対してＶ２Ｂ−Ｖ３＝７．０Ｖ−０Ｖ＝７．０Ｖの電圧が印加される。画素回路７１Ｒにおいては、発光素子２０Ｒと記憶回路６０とに対してＶ５Ｒ−Ｖ３＝６．０Ｖ−０Ｖ＝６．０Ｖの電圧が印加される。このように、実施例２に係る画素回路７１でも、実施例１に係る画素回路４１と同様に、発光素子２０Ｇ、発光素子２０Ｂ、発光素子２０Ｒに印加される電圧は異なる。
【０１９６】
なお、実施例２に係る画素回路７１では、発光素子２０Ｇ，Ｂ，Ｒの陰極２３が共通電極として第３配線としての低電位線４６に電気的に接続されるため、高電位線４７Ｇから発光素子２０Ｇを経た電流と、高電位線４７Ｂから発光素子２０Ｂを経た電流と、高電位線４７Ｒから発光素子２０Ｒを経た電流とが低電位線４６に流れる。したがって、図１４に示すように、低電位線４６は、高電位線４７Ｇ，Ｂ，Ｒよりも太いことが好ましい。即ち、第１配線としての高電位線４７Ｇの一部（本線４７Ｇａ）と第２配線としての高電位線４７Ｂの一部（本線４７Ｂａ）とは、第３配線としての低電位線４６（本線４６ａ）よりも細いことが好ましい。そして、低電位線４６の本線４６ａの幅Ｗ３ａは、実施例１よりも太いことが好ましい。実施例２では、低電位線４６の本線４６ａの幅Ｗ３ａは、例えば７５０μｍ程度である。
【０１９７】
上述した実施形態（実施例）は、あくまでも本発明の一態様を示すものであり、本発明の範囲内で任意に変形および応用が可能である。変形例としては、例えば、以下のようなものが考えられる。
【０１９８】
（変形例１）
上述した実施例１の画素回路４１では、発光素子２０Ｇ，Ｂ，Ｒの陰極２３が共通電極として形成されており、共通の低電位線４８から低電位（ＶＳＳ２）が供給され、３つの高電位線４７Ｇ，Ｂ，Ｒから互いに異なる高電位（ＶＤＤＧ，Ｂ，Ｒ）が供給される構成であったが、本発明はこのような形態に限定されない。陰極２３が発光素子２０Ｇ，Ｂ，Ｒ毎にパターニングされて形成される構成であってもよい。このような構成は、例えば、発光素子２０として微細なＬＥＤ素子を高密度に配列するマイクロＬＥＤディスプレイ等において実現可能である。
【０１９９】
図１５は変形例１に係わる画素回路の構成を説明する図である。変形例１の構成の場合、発光素子２０Ｇ，Ｂ，Ｒに対して、３つの低電位線から互いに異なる低電位（ＶＳＳＧ，Ｂ，Ｒ）を供給し、サブ画素５８Ｇ、５８Ｂ、５８Ｒに共通の高電位線から第２高電位（ＶＤＤ２）を供給する。そして、記憶回路６０に対しては、３つの低電位線から互いに異なる低電位（ＶＳＳＧ，Ｂ，Ｒ）を供給し、上述の第２高電位（ＶＤＤ２）よりも低い第１高電位（ＶＤＤ１）を供給する。なお、実施例２にこのような構成を適用する場合は、記憶回路６０と発光素子２０Ｇ，Ｂ，Ｒとに対して、３つの低電位線から互いに異なる低電位（ＶＳＳＧ，Ｂ，Ｒ）を供給し、サブ画素５８Ｇ、５８Ｂ、５８Ｒに共通の高電位線から第１高電位（ＶＤＤ１）を供給する。
【０２００】
換言すると、第１画素回路としての画素回路４１Ｇに第１配線としての低電位線１４７Ｇから第１電位（Ｖ１Ｇ＝ＶＳＳＧ）が供給され、第２画素回路としての画素回路４１Ｂに第２配線としての低電位線１４７Ｂから第２電位（Ｖ２Ｂ＝ＶＳＳＢ）が供給され、第３画素回路としての画素回路４１Ｒに第５配線としての低電位線１４７Ｒから第５電位（Ｖ５Ｒ＝ＶＳＳＲ）が供給される。そして、画素回路４１Ｇと画素回路４１Ｂと画素回路４１Ｒとに、第３配線としての高電位線１４６から第３電位としての第１高電位（Ｖ３＝ＶＤＤ１）と第４配線としての高電位線１４８から第４電位としての第２高電位（Ｖ４＝ＶＤＤ２）とが供給される。第３電位としての第１高電位（ＶＤＤ１）は、第１電位（ＶＳＳＧ）や第２電位（ＶＳＳＢ）、第５電位（ＶＳＳＲ）よりも高い。又、第４電位は第３電位よりも高電位である。
【０２０１】
本変形例では、画素回路４１Ｇ、画素回路４１Ｂ、画素回路４１Ｒに対して供給される低電位側の電位がそれぞれ異なる。具体的には、画素回路４１Ｇに低電位線１４７Ｇから供給される第１電位（Ｖ１Ｇ）は低電位ＶＳＳＧ（例えばＶ１Ｇ＝ＶＳＳＧ＝２．０Ｖ）であり、画素回路４１Ｂに低電位線１４７Ｂから供給される第２電位（Ｖ２Ｂ）は低電位ＶＳＳＢ（例えばＶ２Ｂ＝ＶＳＳＢ＝０Ｖ）であり、画素回路４１Ｒに低電位線１４７Ｒから供給される第５電位（Ｖ５Ｒ）は低電位ＶＳＳＲ（例えばＶ５Ｒ＝ＶＳＳＲ＝１．０Ｖ）である。
【０２０２】
画素回路４１Ｇに供給される第１電位（Ｖ１Ｇ）と画素回路４１Ｂに供給される第２電位（Ｖ２Ｂ）と画素回路４１Ｒに供給される第５電位（Ｖ５Ｒ）とは、それぞれ独立した低電位線１４７Ｇ、低電位線１４７Ｂ、低電位線１４７Ｒから供給されるので、互いに独立している。本変形例では、画素回路４１Ｇ，Ｂ，Ｒに供給される第１電位（Ｖ１Ｇ）と第２電位（Ｖ２Ｂ）と第５電位（Ｖ５Ｒ）とは互いに異なる電位であるが、例えばこれらの内の二つを同電位にし、残りの一つを別電位としても良い。
【０２０３】
一方、画素回路４１Ｇ、画素回路４１Ｂ、画素回路４１Ｒに対して供給される高電位側の電位は同じである。具体的には、高電位線１４６から画素回路４１Ｇ，Ｂ，Ｒに共通して供給される第３電位（Ｖ３）が第１高電位ＶＤＤ１（例えばＶ３＝ＶＤＤ１＝５．０Ｖ）であり、高電位線１４８から画素回路４１Ｇ，Ｂ，Ｒに共通して供給される第４電位（Ｖ４）が第２高電位ＶＤＤ２（例えばＶ４＝ＶＤＤ２＝７．０Ｖ）である。高電位線１４６と高電位線１４８とは、互いに独立して設けられている。したがって、第３電位（Ｖ３）と第４電位（Ｖ４）とは独立している。第３電位（Ｖ３）は第１電位（Ｖ１Ｇ）や第２電位（Ｖ２Ｂ）、第５電位（Ｖ５Ｒ）よりも高く、第４電位（Ｖ４）は第３電位（Ｖ３）よりも高い。
【０２０４】
本変形例では、低電位ＶＳＳＧ（Ｖ１Ｇ）、低電位ＶＳＳＢ（Ｖ２Ｂ）、低電位ＶＳＳＲ（Ｖ５Ｒ）のそれぞれと第１高電位ＶＤＤ１（Ｖ３）とで低電圧系電源が構成され、低電位ＶＳＳＧ（Ｖ１Ｇ）、低電位ＶＳＳＢ（Ｖ２Ｂ）、低電位ＶＳＳＲ（Ｖ５Ｒ）のそれぞれと第２高電位ＶＤＤ２（Ｖ４）とで高電圧系電源が構成される。各画素回路４１Ｇ，Ｂ，Ｒにおいて、各低電位ＶＳＳＧ，Ｂ，Ｒは、低電圧系電源と高電圧系電源とにおける基準となる電位である。
【０２０５】
変形例１に係る画素回路４１は、Ｎ型の駆動トランジスター３１Ａと、発光素子２０と、Ｎ型の制御トランジスター３４Ａと、記憶回路６０と、Ｎ型の選択トランジスター３２Ａとを含む。画素回路４１が記憶回路６０を含むので、電気光学装置１０はデジタル駆動が可能となる。この結果、アナログ駆動の場合と比べて、サブ画素５８間での発光素子２０の発光輝度のばらつきを抑えることが可能となり、画素５９間での表示のばらつきを低減できる。
【０２０６】
第１画素回路としての画素回路４１Ｇは、発光素子２０Ｇに直列に電気的に接続された第１トランジスターとしての駆動トランジスター３１Ａを含む。第２画素回路としての画素回路４１Ｂは、発光素子２０Ｂに直列に電気的に接続された第２トランジスターとしての駆動トランジスター３１Ａを含む。第３画素回路としての画素回路４１Ｒは、発光素子２０Ｒに直列に電気的に接続された第３トランジスターとしての駆動トランジスター３１Ａを含む。画素回路４１Ｇに含まれる駆動トランジスター３１Ａと、画素回路４１Ｂに含まれる駆動トランジスター３１Ａと、画素回路４１Ｒに含まれる駆動トランジスター３１Ａと、は同一導電型の素子である。駆動トランジスター３１Ａと制御トランジスター３４Ａと発光素子２０とは、第１画素回路では第１配線（低電位線１４７）と第４配線（高電位線１４８）との間に直列に配置され、第２画素回路では第２配線（低電位線１４７）と第４配線（高電位線１４８）との間に直列に配置され、第３画素回路では第５配線（低電位線１４７）と第４配線（高電位線１４８）との間に直列に配置されている。
【０２０７】
第１画素回路としての画素回路４１Ｇは、第１記憶回路としての記憶回路６０を含む。第２画素回路としての画素回路４１Ｂは、第２記憶回路としての記憶回路６０を含む。第３画素回路としての画素回路４１Ｒは、第３記憶回路としての記憶回路６０を含む。画素回路４１Ｇに含まれる記憶回路６０と、画素回路４１Ｂに含まれる記憶回路６０と、画素回路４１Ｒに含まれる記憶回路６０と、は同一の構成である。記憶回路６０は、第１画素回路では第１配線（低電位線１４７Ｇ）と第３配線（高電位線１４６）との間に配置され、第２画素回路では第２配線（低電位線１４７Ｂ）と第３配線（高電位線１４６）との間に配置され、第３画素回路では第５配線（低電位線１４７Ｒ）と第３配線（高電位線１４６）との間に配置されている。選択トランジスター３２Ａは、記憶回路６０と信号線４３との間に配置されている。
【０２０８】
本変形例では、記憶回路６０を動作させる低電圧系電源の電圧も、画素回路４１Ｇ，Ｂ，Ｒで異なっている。具体的には、画素回路４１Ｇにおいて記憶回路６０に印加される電圧はＶ３−Ｖ１Ｇ＝５．０−２．０＝３．０Ｖであり、画素回路４１Ｂにおいて記憶回路６０に印加される電圧はＶ３−Ｖ２Ｂ＝５．０−０＝５．０Ｖであり、画素回路４１Ｒにおいて記憶回路６０に印加される電圧はＶ３−Ｖ５Ｒ＝５．０−１．０＝４．０Ｖである。
【０２０９】
画素回路４１Ｇにおいては、論理反転電圧が（Ｖ１Ｇ＋Ｖ３）／２＝（２．０Ｖ＋５．０Ｖ）／２＝３．５Ｖであるのに対して、画像信号のＨｉｇｈはＶ３＝５．０Ｖと十分に高く、画像信号のＬｏｗはＶ１Ｇ＝２．０Ｖと十分に低い。画素回路４１Ｂにおいては、論理反転電圧が（Ｖ２Ｂ＋Ｖ３）／２＝（０Ｖ＋５．０Ｖ）／２＝２．５Ｖであるのに対して、画像信号のＨｉｇｈはＶ３＝５．０Ｖと十分に高く、画像信号のＬｏｗはＶ２Ｂ＝０Ｖと十分に低い。画素回路４１Ｒにおいては、論理反転電圧が（Ｖ５Ｒ＋Ｖ３）／２＝（１．０Ｖ＋５．０Ｖ）／２＝３．０Ｖであるのに対して、画像信号のＨｉｇｈはＶ３＝５．０Ｖと十分に高く、画像信号のＬｏｗはＶ５Ｒ＝１．０Ｖと十分に低い。この様にデジタル信号のＨｉｇｈは第１電位と第３電位との中心電位よりも高く、Ｌｏｗは第２電位と第３電位との中心電位よりも低い。尚、本変形例では画素回路４１Ｇと画素回路４１Ｂと画素回路４１Ｒとで画像信号の電位が異なっていたが、上述の条件を満たせば、これらの画素回路４１に共通の画像信号であっても良い。即ち、総ての画素回路４１に共通なＨｉｇｈ信号として第１電位と第３電位との中心電位よりも高い電位（例えば第３電位で、Ｈｉｇｈ＝Ｖ３＝５．０Ｖ）を供給し、総ての画素回路４１に共通なＬｏｗ信号として第２電位と第３電位との中心電位よりも低い電位（例えば第２電位で、Ｌｏｗ＝Ｖ２＝０Ｖ）を供給しても良い。この結果、各画素回路４１Ｇ，Ｂ，Ｒにおいて、画像信号により発光素子２０Ｇ，Ｂ，Ｒを発光とするべきときに確実に発光とし、発光素子２０Ｇ，Ｂ，Ｒを非発光とするべきときに確実に非発光とすることができる。
【０２１０】
また、陰極２３が発光素子２０Ｇ，Ｂ，Ｒ毎にパターニングされて形成される構成であれば、駆動トランジスターをＮ型とし、発光素子２０Ｇ，Ｂ，Ｒの陰極２３と低電位線との間に配置することができる。
【０２１１】
（変形例２）
上述した実施例１及び実施例２の画素回路では、画素回路４１Ｇ，Ｂ，ＲがそれぞれＸ方向に沿って配列されており、高電位線４７Ｇ，Ｂ，ＲもＸ方向に沿って延在する構成であったが、本発明はこのような形態に限定されない。画素回路４１Ｇ，Ｂ，ＲがそれぞれＹ方向に沿って配列されており、高電位線４７Ｇ，Ｂ，ＲもＹ方向に沿って延在する構成であってもよい。また、上述した実施例１及び実施例２の画素回路では、画素回路４１Ｇ，Ｂ，ＲがそれぞれＸ方向に沿って配列されており、発光素子２０Ｇ，Ｂ，Ｒの発光する領域もＸ方向に沿って延在する構成であったが、画素回路４１Ｇ，Ｂ，ＲがＸ方向に沿って配列されているのに対して発光素子２０Ｇ，Ｂ，Ｒの発光する領域がＹ方向に沿って延在する構成であってもよい。
【０２１２】
（変形例３）
上述した実施例１及び実施例２の画素回路では、駆動トランジスター３１のゲートが第２インバーター６２の出力端子２７に電気的に接続されていたが、本発明はこのような形態に限定されない。駆動トランジスター３１のゲートが第２インバーター６２の入力端子２８、即ち、第１インバーター６１の出力端子２６と、第２インバーター６２の入力端子２８に電気的に接続されていてもよい。
【０２１３】
（変形例４）
上述した実施例１及び実施例２の画素回路では、記憶回路６０が２つのインバーター６１，６２を含んでいたが、本発明はこのような形態に限定されない。記憶回路６０が２つ以上の偶数個のインバーターを含む構成であってもよい。
【０２１４】
（変形例５）
上述した実施形態（実施例及び変形例）では、電気光学装置として、単結晶半導体基板（単結晶シリコン基板）からなる素子基板１１に有機ＥＬ素子からなる発光素子２０が７２０行×３８４０（１２８０×３）列配列された有機ＥＬ装置を例に取り説明したが、本発明の電気光学装置はこのような形態に限定されない。例えば、電気光学装置はガラス基板からなる素子基板１１に各トランジスターとして薄膜トランジスター（Thin Film Transistor：ＴＦＴ）が形成された構成を有していてもよいし、ポリイミド等からなるフレキシブル基板に薄膜トランジスターが形成された構成を有していてもよい。また、電気光学装置は、発光素子にナノサイズの半導体結晶物質を用いる量子ドット（Quantum Dots）ディスプレイであってもよい。さらに、カラーフィルターとして入射してきた光を別の波長の光に変換する量子ドットを用いてもよい。
【０２１５】
（変形例６）
上述した実施形態では、電子機器として、電気光学装置１０を組み込んだシースルー型のヘッドマウントディスプレイ１００を例に取り説明したが、本発明の電気光学装置１０はクローズ型のヘッドマントディスプレイを始めとした他の電子機器にも適用できる。他の電子機器としては、例えば、プロジェクター、リアプロジェクション型テレビ、直視型テレビ、携帯電話、携帯用オーディオ機器、パーソナルコンピューター、ビデオカメラのモニター、カーナビゲーション装置、ヘッドアップディスプレイ、ページャー、電子手帳、電卓、腕時計等のウェアラブル機器、ハンドヘルドディスプレイ、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、サイネージディスプレイなどをあげることができる。
【０２１６】
以下に、本実施形態から導き出される内容を記載する。
【０２１７】
本願の電気光学装置は、第１画素回路と、第２画素回路と、前記第１画素回路に第１電位を供給する第１配線と、前記第２画素回路に第２電位を供給する第２配線と、前記第１画素回路と前記第２画素回路とに第３電位を供給する第３配線と、を備え、前記第１画素回路は第１色を表示する第１発光素子を含み、前記第２画素回路は前記第１色と異なる第２色を表示する第２発光素子を含み、前記第１電位と前記第２電位とは互いに独立していることを特徴とする。
【０２１８】
この構成によれば、第１色を表示する第１発光素子を含む第１画素回路に供給する第１電位に関わらず、第２色を表示する第２発光素子を含む第２画素回路に供給する第２電位を設定できる。これにより、例えば、第１発光素子と第２発光素子との発光材料間で電圧に対する発光輝度の特性が異なる場合や、各発光材料により劣化速度が異なることに起因して色バランスが変化してしまった場合に、第１発光素子に供給する第１電位と第２発光素子に供給する第２電位との設定により、発光輝度や色バランスを調整することが可能となる。
【０２１９】
上記の電気光学装置において、前記第１電位と前記第２電位とは異なることが好ましい。
【０２２０】
この構成によれば、第１発光素子と第２発光素子との発光材料間で電圧に対する発光輝度の特性が異なる場合や、各発光材料により劣化速度が異なることに起因して色バランスが変化してしまった場合に、第１発光素子に供給する第１電位と第２発光素子に供給する第２電位とを異ならせることで、発光輝度や色バランスを調整することができる。
【０２２１】
上記の電気光学装置において、前記第１発光素子の一端は前記第１配線に電気的に接続され、前記第２発光素子の一端は前記第２配線に電気的に接続されることが好ましい。
【０２２２】
この構成によれば、第１発光素子に第１配線から第１電位を供給し、第２発光素子に第２配線から第２電位を供給するので、第１電位と第２電位とを互いに独立し異なる電位とすることができる。
【０２２３】
上記の電気光学装置において、前記第１画素回路は第１記憶回路を含み、前記第２画素回路は第２記憶回路を含み、前記第１記憶回路は、前記第１配線と前記第３配線との間に配置され、前記第２記憶回路は、前記第２配線と前記第３配線との間に配置されることが好ましい。
【０２２４】
この構成によれば、第１画素回路は第１記憶回路を含み、第２画素回路は第２記憶回路を含み、各記憶回路の信号電位に応じて、第１発光素子や第２発光素子を発光させる。従って、第１発光素子と第２発光素子との発光材料間で電圧に対する発光輝度の特性が異なる場合や、各発光材料により劣化速度が異なることに起因して色バランスが変化してしまった場合に、第１発光素子に供給する第１電位と第２発光素子に供給する第２電位とをそれぞれ最適に設定する事ができる。これにより発光輝度や色バランスを調整することが可能となる。
【０２２５】
上記の電気光学装置において、前記第１記憶回路と前記第２記憶回路とはデジタル信号を記憶し、前記デジタル信号のＬｏｗは前記第１電位と前記第３電位との中心電位よりも低く、前記デジタル信号のＨｉｇｈは前記第２電位と前記第３電位との中心電位よりも高いことが好ましい。
【０２２６】
この構成によれば、第１記憶回路と第２記憶回路とに供給される電源電圧が異なっていても、どちらの回路も正しくデジタル信号を書き込み、保持する事が出来る。即ち、第１記憶回路と第２記憶回路とを記憶回路として正確に動作させる事ができる。
【０２２７】
上記の電気光学装置において、前記第１画素回路は、前記第１発光素子に直列に電気的に接続された第１トランジスターを含み、前記第２画素回路は、前記第２発光素子に直列に電気的に接続された第２トランジスターを含み、前記第３電位は、前記第１電位及び前記第２電位よりも低いことが好ましい。
【０２２８】
この構成によれば、第１トランジスターがオン状態のときに第１発光素子が発光し、第２トランジスターがオン状態のときに第２発光素子が発光する。また、第１画素回路と第２画素回路とに共通して供給される第３電位が前記第１電位及び前記第２電位よりも低いので、低電位（ＶＳＳ）となる第３電位に対して高電位（ＶＤＤ）となる第１電位と第２電位とを異ならせることで、第１発光素子に印加される電圧と第２発光素子に印加される電圧とを異ならせることができる。
【０２２９】
上記の電気光学装置において、前記第１電位は前記第２電位よりも低いことが好ましい。
【０２３０】
この構成によれば、第１電位が第２電位よりも低いので、第２色を表示する第２発光素子を含む第２画素回路に供給する電源電圧（第２電位と第３電位との電位差）を、第１色を表示する第１発光素子を含む第１画素回路に供給する電源電圧（第１電位と第３電位との電位差）よりも大きくする事ができる。これにより、第１発光素子より第２発光素子の方が同一電圧で発光輝度が低い場合であっても、第１発光素子の発光輝度と第２発光素子の発光輝度とを揃えることが可能となる。
【０２３１】
上記の電気光学装置において、前記第１記憶回路と前記第２記憶回路とはデジタル信号を記憶し、前記デジタル信号のＨｉｇｈは前記第１電位と前記第３電位との中心電位よりも高く、前記デジタル信号のＬｏｗは前記第２電位と前記第３電位との中心電位よりも低いことが好ましい。
【０２３２】
この構成によれば、第１記憶回路と第２記憶回路とに供給される電源電圧が異なっていても、どちらの回路も正しくデジタル信号を書き込み、保持する事が出来る。即ち、第１記憶回路と第２記憶回路とを記憶回路として正確に動作させる事ができる。
【０２３３】
上記の電気光学装置において、前記第１画素回路は、前記第１発光素子に直列に電気的に接続された第１トランジスターを含み、前記第２画素回路は、前記第２発光素子に直列に電気的に接続された第２トランジスターを含み、前記第３電位は、前記第１電位及び前記第２電位よりも高いことが好ましい。
【０２３４】
この構成によれば、第１トランジスターがオン状態のときに第１発光素子が発光し、第２トランジスターがオン状態のときに第２発光素子が発光する。また、第１画素回路と第２画素回路とに共通して供給される第３電位が前記第１電位及び前記第２電位よりも高いので、高電位（ＶＤＤ）となる第３電位に対して低電位（ＶＳＳ）となる第１電位と第２電位とを異ならせることで、第１発光素子に印加される電圧と第２発光素子に印加される電圧とを異ならせることができる。
【０２３５】
上記の電気光学装置において、前記第１電位は前記第２電位よりも高いことが好ましい。
【０２３６】
この構成によれば、第１電位が第２電位よりも高いので、第２色を表示する第２発光素子を含む第２画素回路に供給する電源電圧（第２電位と第３電位との電位差）を、第１色を表示する第１発光素子を含む第１画素回路に供給する電源電圧（第１電位と第３電位との電位差）よりも大きくする事ができる。これにより、第１発光素子より第２発光素子の方が同一電圧で発光輝度が低い場合であっても、第１発光素子の発光輝度と第２発光素子の発光輝度とを揃えることが可能となる。
【０２３７】
上記の電気光学装置において、前記第１画素回路と前記第２画素回路とは第１方向に沿って配列されており、前記第１配線と前記第２配線とは前記第１方向に沿って延在することが好ましい。
【０２３８】
この構成によれば、第１画素回路と第２画素回路とが配列された第１方向に沿って第１配線と第２配線とが配置されているので、第１画素回路と第２画素回路とに対して第１配線と第２配線とを容易に配置することができる。
【０２３９】
上記の電気光学装置において、前記第１配線と前記第２配線とは、前記第１画素回路と前記第２画素回路とが配列された表示領域と前記表示領域の外側とに配置されており、前記表示領域において、前記第１配線の太さと前記第２配線の太さとは異なっていることが好ましい。
【０２４０】
この構成によれば、第１配線と第３配線との間で第１画素回路にかかる電圧と、第２配線と第３配線との間で第２画素回路にかかる電圧とが異なるので、第１画素回路に流れる電流の大きさと第２画素回路に流れる電流の大きさとは異なる。したがって、第１配線と第２配線とのうち、大きな電流が流れる方の配線を他方の配線よりも太くすることができる。
【０２４１】
上記の電気光学装置において、前記第１配線と前記第２配線と前記第３配線とは、前記第１画素回路と前記第２画素回路とが配列された表示領域と前記表示領域の外側とに配置されており、前記表示領域の外側において、前記第１配線の少なくとも一部と前記第２配線の少なくとも一部とは、前記第３配線よりも細いことが好ましい。
【０２４２】
この構成によれば、第１画素回路に電気的に接続された第１配線に流れる電流と、第２画素回路に電気的に接続された第２配線に流れる電流とは、第１画素回路と第２画素回路との双方に電気的に接続された第３配線に流れる電流よりも小さい。したがって、第１配線の少なくとも一部と第２配線の少なくとも一部とを第３配線よりも細くできる。換言すると、第３配線を第１配線の少なくとも一部及び第２配線の少なくとも一部よりも太くすることで、第３配線に第１配線及び第２配線よりも大きな電流を流すことができる。
【０２４３】
上記の電気光学装置において、前記第１画素回路と前記第２画素回路とに第４電位を供給する第４配線を備え、前記第３電位と前記第４電位とは互いに独立していることが好ましい。
【０２４４】
この構成によれば、第１画素回路と第２画素回路とに供給される第４電位を共通電位として、第１画素回路に印加する電圧と第２画素回路に印加する電圧とを設定できる。したがって、第１画素回路と第２画素回路とに対して、第３電位を共通電位とする電源系とは独立して、第４電位を共通電位とする電源系から電源電圧を供給することができる。
【０２４５】
上記の電気光学装置において、前記第３電位と前記第４電位とは異なることが好ましい。
【０２４６】
この構成によれば、第１画素回路と第２画素回路とに対して、第３電位を共通電位とする電源系と、第４電位を共通電位とする電源系との互いに異なる電源電圧を供給できる。
【０２４７】
上記の電気光学装置において、前記第１発光素子の他端は前記第４配線に電気的に接続され、前記第２発光素子の他端は前記第４配線に電気的に接続されることが好ましい。
【０２４８】
この構成によれば、第１発光素子は第１配線と第４配線との間に配置され、第２発光素子は第２配線と第４配線との間に配置される。これに対して、第１記憶回路は第１配線と第３配線との間に配置され、第２記憶回路は第２配線と第３配線との間に配置されるので、第１発光素子と第２発光素子とを第４電位を共通電位とする電源系で発光させ、第１記憶回路と第２記憶回路とを第３電位を共通電位とする電源系で動作させることができる。これにより、第１記憶回路と第２記憶回路とを構成するトランジスターを微細化して高速動作させるとともに、第１発光素子と第２発光素子とを高い輝度で発光させることが可能となる。
【０２４９】
上記の電気光学装置において、前記第１配線と前記第２配線と前記第４配線とは、前記第１画素回路と前記第２画素回路とが配列された表示領域と前記表示領域の外側とに配置されており、前記表示領域の外側において、前記第１配線の少なくとも一部と前記第２配線の少なくとも一部とは、前記第４配線よりも細いことが好ましい。
【０２５０】
この構成によれば、第１画素回路に電気的に接続された第１配線に流れる電流と、第２画素回路に電気的に接続された第２配線に流れる電流とは、第１画素回路と第２画素回路との双方に電気的に接続された第４配線に流れる電流よりも小さい。したがって、第１配線の少なくとも一部と第２配線の少なくとも一部とを第４配線よりも細くできる。換言すると、第４配線を第１配線の少なくとも一部及び第２配線の少なくとも一部よりも太くすることで、第４配線に第１配線及び第２配線よりも大きな電流を流すことができる。
【０２５１】
本願の電子機器は、上記に記載の電気光学装置を備えたことを特徴とする。
【０２５２】
この構成によれば、例えばヘッドマウントディスプレイ等の電子機器に表示される画像の高品位化を実現することができる。
【符号の説明】
【０２５３】
１０…電気光学装置、２０…発光素子、２０Ｇ…第１発光素子、２０Ｂ…第２発光素子、３１…駆動トランジスター（第１トランジスター、第２トランジスター）、４１，７１…画素回路、４１Ｇ，７１Ｇ…第１画素回路、４１Ｂ，７１Ｂ…第２画素回路、４６…低電位線（第３配線）、４７…高電位線、４７Ｇ…高電位線（第１配線）、４７Ｂ…高電位線（第２配線）、４７Ｒ…高電位線（第５配線）、４８…低電位線（第４配線）、６０…記憶回路（第１記憶回路、第２記憶回路）、１００…ヘッドマウントディスプレイ（電子機器）、１４６…高電位線（第３配線）、１４７…低電位線、１４７Ｇ…低電位線（第１配線）、１４７Ｂ…低電位線（第２配線）、１４７Ｒ…低電位線（第５配線）、１４８…高電位線（第４配線）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成31年3月8日(2019.3.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
高電位線４７Ｇを例に取り説明すると、高電位線４７Ｇの支線４７Ｇｂは、表示領域Ｅから非表示領域ＤまでＸ方向に沿って延在し、Ｘ方向に沿って配列されたＮ列の画素回路４１Ｇに電気的に接続されている。Ｙ方向にはＭ／ｐ行の画素回路４１Ｇが配列されているので、高電位線４７Ｇの支線４７ＧｂはＭ／ｐ本必要となる。非表示領域Ｄに配置された高電位線４７Ｇの本線４７Ｇａには、Ｍ／ｐ本の高電位線４７Ｇの支線４７Ｇｂが合流する。同様に、Ｍ／ｐ本の高電位線４７Ｂの支線４７Ｂｂが非表示領域Ｄにおいて高電位線４７Ｂの本線４７Ｂａに合流し、Ｍ／ｐ本の高電位線４７Ｒの支線４７Ｒｂが非表示領域Ｄにおいて高電位線４７Ｒの本線４７Ｒａに合流する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正の内容】
【０１１２】
第１画素回路としての画素回路４１Ｇは、発光素子２０Ｇに直列に電気的に接続された
第１トランジスターとしての駆動トランジスター３１を含む。第２画素回路としての画素
回路４１Ｂは、発光素子２０Ｂに直列に電気的に接続された第２トランジスターとしての
駆動トランジスター３１を含む。第３画素回路としての画素回路４１Ｒは、発光素子２０
Ｒに直列に電気的に接続された第３トランジスターとしての駆動トランジスター３１を含
む。画素回路４１Ｇに含まれる駆動トランジスター３１と、画素回路４１Ｂに含まれる駆
動トランジスター３１と、画素回路４１Ｒに含まれる駆動トランジスター３１と、は同一
導電型の素子である。駆動トランジスター３１と制御トランジスター３４と発光素子２０
とは、第１画素回路では第１配線（高電位線４７）と第４配線（低電位線４８）との間に
直列に配置され、第２画素回路では第２配線（高電位線４７）と第４配線（低電位線４８
）との間に直列に配置され、第３画素回路では第５配線（高電位線４７）と第４配線（低
電位線４８）との間に直列に配置されている。