(57)【要約】【課題】ゲート駆動電圧の迅速な立ち上がりと立ち下がり及び回生動作を可能とし、かつ、ゲート駆動用の別電源が不要となるゲートドライブ回路を提供する。【解決手段】第１の相互接続点で互いに直列に接続される第１スイッチ及び第２スイッチの両端に入力電圧が与えられる入力側スイッチ直列体と、第１スイッチと並列に存在し、アノードが第１の相互接続点側にある第１ダイオードと、第２スイッチと並列に存在し、カソードが第１の相互接続点側にある第２ダイオードと、第２の相互接続点で互いに直列に接続される第３スイッチ及び第４スイッチの両端に現れる出力電圧が制御電圧となる出力側スイッチ直列体と、第３スイッチと並列に存在し、カソードが第２の相互接続点側にある第３ダイオードと、第４スイッチと並列に存在し、アノードが第２の相互接続点側にある第４ダイオードと、一端が第１の相互接続点に、他端が前記第２の相互接続点に、それぞれ接続されたインダクタと、を備えている。【選択図】図１
2019110665.tif 000002
【特許請求の範囲】
【請求項１】
電源から与えられる直流の入力電圧を変圧してパワー半導体デバイスのゲートに制御電圧を与えるゲートドライブ回路であって、
第１の相互接続点で互いに直列に接続される第１スイッチ及び第２スイッチによりスイッチ直列体を構成し、当該直列体の両端に前記入力電圧が与えられる入力側スイッチ直列体と、
前記第１スイッチと並列に存在し、アノードが前記第１の相互接続点側にある第１ダイオードと、
前記第２スイッチと並列に存在し、カソードが前記第１の相互接続点側にある第２ダイオードと、
第２の相互接続点で互いに直列に接続される第３スイッチ及び第４スイッチによりスイッチ直列体が構成され、当該スイッチ直列体の両端に現れる出力電圧が前記制御電圧となる出力側スイッチ直列体と、
前記第３スイッチと並列に存在し、カソードが前記第２の相互接続点側にある第３ダイオードと、
前記第４スイッチと並列に存在し、アノードが前記第２の相互接続点側にある第４ダイオードと、
一端が前記第１の相互接続点に、他端が前記第２の相互接続点に、それぞれ接続されたインダクタと、
前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、及び、前記第４スイッチの開閉を制御することにより、入力電流を前記インダクタに流す第１段階、続いて、前記インダクタから前記ゲートに電流を流して前記出力電圧を立ち上げる第２段階、その後、前記ゲートから前記インダクタに電流を戻して前記出力電圧を立ち下げる第３段階、続いて、前記インダクタから前記電源に電流を回生する第４段階、を実行する制御部と、
を備えているゲートドライブ回路。
【請求項２】
前記第１段階において前記制御部は、前記第１スイッチ及び前記第２スイッチを共に開路し、かつ、前記第３スイッチが閉路している状態から、前記第１スイッチを閉路した状態として所定時間経過させ、
前記第２段階において前記制御部は、前記第１段階の帰着状態から、前記第１スイッチを開路した後、前記第３スイッチを開路した状態とし、
前記第３段階において前記制御部は、前記第１スイッチ、前記第３スイッチ、前記第４スイッチをそれぞれ開路し、かつ、前記第２スイッチを閉路した状態から、前記第４スイッチを閉路した状態とし、
前記第４段階において前記制御部は、前記第３段階の帰着状態から、前記第２スイッチを開路した状態とする
請求項１に記載のゲートドライブ回路。
【請求項３】
前記第２段階において前記制御部は、前記第１スイッチを開路した後、前記第２スイッチを閉路し、かつ、前記第３スイッチを開路した状態とする請求項２に記載のゲートドライブ回路。
【請求項４】
前記入力電圧をＶｉｎ、前記インダクタのインダクタンスをＬ、前記パワー半導体デバイスの入力容量のキャパシタンスをＣＧＳ、前記出力電圧をＶｏｕｔとして、前記第１段階から前記第２段階までの間において前記インダクタに電流を流す時間ＴＡは、
2019110665.tif 000013
である請求項２又は請求項３に記載のゲートドライブ回路。
【請求項５】
前記第１段階において前記制御部は、前記第１スイッチ及び前記第２スイッチを共に開路し、かつ、前記第３スイッチが閉路している状態から、前記第１スイッチを閉路した状態として所定時間経過させ、
前記第２段階において前記制御部は、前記第１段階の帰着状態から、前記第３スイッチを開路した状態とし、
前記第３段階において前記制御部は、前記第１スイッチ、前記第３スイッチ、前記第４スイッチをそれぞれ開路し、かつ、前記第２スイッチを閉路した状態から、前記第４スイッチを閉路した状態とし、
前記第４段階において前記制御部は、前記第３段階の帰着状態から、前記第２スイッチを開路した状態とする
請求項１に記載のゲートドライブ回路。
【請求項６】
前記入力電圧をＶｉｎ、前記インダクタのインダクタンスをＬ、前記パワー半導体デバイスの入力容量のキャパシタンスをＣＧＳ、前記出力電圧をＶｏｕｔとして、前記第１段階から前記第２段階までの間において前記インダクタに電流を流す時間ＴＡは、
2019110665.tif 000014
である請求項５に記載のゲートドライブ回路。
【請求項７】
前記第４段階において前記制御部は、前記第３段階の帰着状態から、前記第４スイッチを開路してから前記第２スイッチを開路するまでの間、又は、前記第２スイッチを開路した後に前記第３スイッチを閉路する請求項２〜請求項６のいずれか１項に記載のゲートドライブ回路。
【請求項８】
前記制御部は、前記出力電圧を立ち下げる際に、前記出力電圧が０Ｖ近傍まで低下してから前記出力電圧が立ち上がり始めるまでの間に前記第３スイッチ及び前記第４スイッチを共に閉路する期間を設ける請求項２〜請求項７に記載のゲートドライブ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートドライブ回路に関する。
【背景技術】
【０００２】
近年、電力変換器の小型化のため、パワー半導体デバイスのスイッチング周波数が高速化している。特に、大電力かつ高周波化可能なＳｉＣ−ＭＯＳＦＥＴは、次世代のパワー半導体デバイスとして注目されている。但し、ＳｉＣ−ＭＯＳＦＥＴはＳｉ−ＭＯＳＦＥＴよりも、印加すべきゲート−ソース間電圧（以下、ゲート駆動電圧という。）が高くなっている（例えば、１５〜２０Ｖ）。
【０００３】
高いゲート駆動電圧と高速なスイッチング周波数とを両立させ、かつ、スイッチング損失を低減するために、ゲート駆動電圧の急速な立ち上がりと立ち下がりが可能なゲートドライブ回路が求められている。また、スイッチング周波数をｆｓｗ、入力容量をＣｉｓｓ、ゲート駆動電圧をＶｇとすると、ゲート駆動に必要な電力Ｐｇは、Ｐｇ＝Ｃｉｓｓ×Ｖｇ２×ｆｓｗで表され、スイッチング周波数に比例し、ゲート駆動電圧の２乗に比例する。従って、スイッチング周波数とゲート駆動電圧の上昇によってゲート駆動に必要な電力が増大し、放熱器が大型になる。
【０００４】
そこで、ＬＣ共振を用いて急速な立ち上がりと立ち下がりを可能にし、また、電力回生によってゲート駆動に必要な電力を抑制するゲートドライブ回路が提案されている（非特許文献１〜２及び特許文献１〜３参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−５４９５４号公報
【特許文献２】国際公開ＷＯ２００７／１２７３７８
【特許文献３】特開２００８−１３１６６８号公報
【非特許文献】
【０００６】
【非特許文献１】Wilson Eberle, et al., “A current source gate driver achieving switching loss savings and gate energy recovery at 1-MHz,” IEEE Trans. Power Electron., vol.23, no.2, pp.678-691, ２００８年３月
【非特許文献２】Jaya Venkata Phani Sekhar, et al., “An energy recovery based low loss resonant gate driver circuit for silicon carbide MOSFETs,” IEEE International Conference on Power Electronics, Drives and Energy Systems, pp.1-5, ２０１６年１２月
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、これらの先行技術文献に開示されたゲートドライブ回路では、ゲート駆動電圧はゲートドライブ回路の電源電圧と等しいか、又は、２倍程度までである。必要なゲート駆動電圧は例えば１５〜２０Ｖであるが、一般に制御回路に使用する制御電源の電圧は３．３Ｖや５Ｖといった比較的低電圧である。すなわち、ゲート駆動電圧は、制御電源の電圧の３〜６倍にもなる。従って、ゲート駆動用の電源を制御電源とは別に用意するのが一般的であり、そのため、部品点数の増加による大型化やコスト増加を招く、という問題点があった。
【０００８】
かかる問題点に鑑み、本発明はゲート駆動電圧の迅速な立ち上がりと立ち下がり及び回生動作を可能とし、かつ、ゲート駆動用の別電源が不要となるゲートドライブ回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本開示は、以下の発明を含む。但し、本発明は、特許請求の範囲によって定められるものである。
【００１０】
本発明の一表現に係るゲートドライブ回路は、電源から与えられる直流の入力電圧を変圧してパワー半導体デバイスのゲートに制御電圧を与えるゲートドライブ回路であって、第１の相互接続点で互いに直列に接続される第１スイッチ及び第２スイッチによりスイッチ直列体を構成し、当該直列体の両端に前記入力電圧が与えられる入力側スイッチ直列体と、前記第１スイッチと並列に存在し、アノードが前記第１の相互接続点側にある第１ダイオードと、前記第２スイッチと並列に存在し、カソードが前記第１の相互接続点側にある第２ダイオードと、第２の相互接続点で互いに直列に接続される第３スイッチ及び第４スイッチによりスイッチ直列体が構成され、当該スイッチ直列体の両端に現れる出力電圧が前記制御電圧となる出力側スイッチ直列体と、前記第３スイッチと並列に存在し、カソードが前記第２の相互接続点側にある第３ダイオードと、前記第４スイッチと並列に存在し、アノードが前記第２の相互接続点側にある第４ダイオードと、一端が前記第１の相互接続点に、他端が前記第２の相互接続点に、それぞれ接続されたインダクタと、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、及び、前記第４スイッチの開閉を制御することにより、入力電流を前記インダクタに流す第１段階、続いて、前記インダクタから前記ゲートに電流を流して前記出力電圧を立ち上げる第２段階、その後、前記ゲートから前記インダクタに電流を戻して前記出力電圧を立ち下げる第３段階、続いて、前記インダクタから前記電源に電流を回生する第４段階、を実行する制御部と、を備えている。
【発明の効果】
【００１１】
本発明によれば、ゲート駆動電圧の迅速な立ち上がりと立ち下がり及び回生動作を可能とし、かつ、ゲート駆動用の別電源が不要となるゲートドライブ回路を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態に係るゲートドライブ回路の回路構成の一例を示す回路図である。
【図２】制御部の制御による、第１スイッチ〜第４スイッチのオン（Ｈレベル）／オフ（Ｌレベル）動作と、ゲート駆動電圧ＶＧＳの変化とを例示するタイムチャートである。
【図３】図１から説明上必要な部分のみを抜き出した回路図であり、図２中のゲート駆動状態が状態Ｃ’の回路図である。
【図４】図２中のゲート駆動状態が、状態Ａの回路図である。
【図５】図２中のゲート駆動状態が、状態Ｂの回路図である。
【図６】図２中のゲート駆動状態が、状態Ｃの回路図である。
【図７】図２中のゲート駆動状態が、状態Ｂ’の回路図である。
【図８】図２中のゲート駆動状態が、状態Ａ’の回路図である。
【図９】シミュレーションした結果を示すグラフである。
【図１０】シミュレーションした結果を示すグラフである。
【図１１】第２実施形態にかかるゲートドライブ回路において、制御部の制御による、第１スイッチ〜第４スイッチのオン（Ｈレベル）／オフ（Ｌレベル）動作と、ゲート駆動電圧ＶＧＳの変化とを例示するタイムチャートである。
【図１２】図１１中のゲート駆動状態が、状態Ｂ２の回路図である。
【図１３】シミュレーションした結果を示すグラフである。
【図１４】シミュレーションした結果を示すグラフである。
【図１５】第３実施形態にかかるゲートドライブ回路において、制御部１ｃの制御による、第１スイッチ〜第４スイッチのオン（Ｈレベル）／オフ（Ｌレベル）動作と、ゲート駆動電圧ＶＧＳの変化とを例示するタイムチャートである。
【図１６】図１５中のゲート駆動状態が、状態Ｃ３’の回路図である。
【図１７】図１５中のゲート駆動状態が、状態Ａ３の回路図である。
【図１８】図１５中のゲート駆動状態が、状態Ａ３’の回路図である。
【図１９】シミュレーションした結果を示すグラフである。
【図２０】シミュレーションした結果を示すグラフである。
【図２１】上記各実施形態によるゲートドライブ回路の使用形態の２例を示すブロック図である。
【発明を実施するための形態】
【００１３】
［実施形態の要旨］
本発明の実施形態の要旨としては、少なくとも以下のものが含まれる。
【００１４】
（１）これは、電源から与えられる直流の入力電圧を変圧してパワー半導体デバイスのゲートに制御電圧を与えるゲートドライブ回路であって、第１の相互接続点で互いに直列に接続される第１スイッチ及び第２スイッチによりスイッチ直列体を構成し、当該直列体の両端に前記入力電圧が与えられる入力側スイッチ直列体と、前記第１スイッチと並列に存在し、アノードが前記第１の相互接続点側にある第１ダイオードと、前記第２スイッチと並列に存在し、カソードが前記第１の相互接続点側にある第２ダイオードと、第２の相互接続点で互いに直列に接続される第３スイッチ及び第４スイッチによりスイッチ直列体が構成され、当該スイッチ直列体の両端に現れる出力電圧が前記制御電圧となる出力側スイッチ直列体と、前記第３スイッチと並列に存在し、カソードが前記第２の相互接続点側にある第３ダイオードと、前記第４スイッチと並列に存在し、アノードが前記第２の相互接続点側にある第４ダイオードと、一端が前記第１の相互接続点に、他端が前記第２の相互接続点に、それぞれ接続されたインダクタと、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、及び、前記第４スイッチの開閉を制御することにより、入力電流を前記インダクタに流す第１段階、続いて、前記インダクタから前記ゲートに電流を流して前記出力電圧を立ち上げる第２段階、その後、前記ゲートから前記インダクタに電流を戻して前記出力電圧を立ち下げる第３段階、続いて、前記インダクタから前記電源に電流を回生する第４段階、を実行する制御部と、を備えている。
【００１５】
上記のように構成されたゲートドライブ回路では、インダクタのインダクタンスと、パワー半導体デバイスのゲート−ソース間のキャパシタンスとで、電流の受け渡しをするので、ＬＣ共振の共振周波数の（１／４）周期の時間で、出力電圧すなわちゲート駆動電圧の立ち上げ及び立ち下げを実現することができる。また、インダクタに電流を流す時間の設定により、入力電圧から所望のゲート駆動電圧への変圧（昇降圧）を行い、かつ、回生を行うことができる。このようにして、ゲート駆動電圧の迅速な立ち上がりと立ち下がりを可能とし、かつ、ゲート駆動用の別電源が不要となるゲートドライブ回路を提供することができる。
【００１６】
（２）また、（１）のゲートドライブ回路において例えば、前記第１段階において前記制御部は、前記第１スイッチ及び前記第２スイッチを共に開路し、かつ、前記第３スイッチが閉路している状態から、前記第１スイッチを閉路した状態として所定時間経過させ、前記第２段階において前記制御部は、前記第１段階の帰着状態から、前記第１スイッチを開路した後、前記第３スイッチを開路した状態とし、前記第３段階において前記制御部は、前記第１スイッチ、前記第３スイッチ、前記第４スイッチをそれぞれ開路し、かつ、前記第２スイッチを閉路した状態から、前記第４スイッチを閉路した状態とし、前記第４段階において前記制御部は、前記第３段階の帰着状態から、前記第２スイッチを開路した状態とすることができる。
各スイッチをこのように動作させることで、入力電圧から所望のゲート駆動電圧への変圧（昇降圧）を行い、かつ、回生を行うことができる。
【００１７】
（３）また、（２）のゲートドライブ回路において、前記第２段階において前記制御部は、前記第１スイッチを開路した後、前記第２スイッチを閉路し、かつ、前記第３スイッチを開路した状態としてもよい。
この場合、第１スイッチを開路してから第２スイッチを閉路することにより、電源の電圧をバイアス電圧とせずに、必要なゲート駆動電圧を与えることができる。
【００１８】
（４）また、（２）又は（３）のゲートドライブ回路において、前記入力電圧をＶｉｎ、前記インダクタのインダクタンスをＬ、前記パワー半導体デバイスの入力容量のキャパシタンスをＣＧＳ、前記出力電圧をＶｏｕｔとして、前記第１段階から前記第２段階までの間において前記インダクタに電流を流す時間ＴＡは、
2019110665.tif 000003
であることが好ましい。
このような時間設定により、所望のゲート駆動電圧を正確に出力することができる。
【００１９】
（５）また、（１）のゲートドライブ回路において例えば、前記第１段階において前記制御部は、前記第１スイッチ及び前記第２スイッチを共に開路し、かつ、前記第３スイッチが閉路している状態から、前記第１スイッチを閉路した状態として所定時間経過させ、前記第２段階において前記制御部は、前記第１段階の帰着状態から、前記第３スイッチを開路した状態とし、前記第３段階において前記制御部は、前記第１スイッチ、前記第３スイッチ、前記第４スイッチをそれぞれ開路し、かつ、前記第２スイッチを閉路した状態から、前記第４スイッチを閉路した状態とし、前記第４段階において前記制御部は、前記第３段階の帰着状態から、前記第２スイッチを開路した状態とすることができる。
各スイッチをこのように動作させることで、入力電圧から所望のゲート駆動電圧への変圧（昇圧）を行い、かつ、回生を行うことができる。なお、この場合、電源の電圧がバイアス電圧となり、高い電圧を得るには好適である。但し、昇圧のみの動作となる。
【００２０】
（６）また、（５）のゲートドライブ回路において、前記入力電圧をＶｉｎ、前記インダクタのインダクタンスをＬ、前記パワー半導体デバイスの入力容量のキャパシタンスをＣＧＳ、前記出力電圧をＶｏｕｔとして、前記第１段階から前記第２段階までの間において前記インダクタに電流を流す時間ＴＡは、
2019110665.tif 000004
であることが好ましい。
このような時間設定により、電源の電圧をバイアス電圧とする場合に、所望のゲート駆動電圧を正確に出力することができる。
【００２１】
（７）また、（２）〜（６）のいずれかのゲートドライブ回路において、前記第４段階において前記制御部は、前記第３段階の帰着状態から、前記第４スイッチを開路してから前記第２スイッチを開路するまでの間、又は、前記第２スイッチを開路した後に前記第３スイッチを閉路するようにしてもよい。
この場合、第３スイッチが、第３ダイオードの順方向電圧による損失を低減することができる。
【００２２】
（８）また、（２）〜（７）のいずれかのゲートドライブ回路において、前記制御部は、前記出力電圧を立ち下げる際に、前記出力電圧が０Ｖ近傍まで低下してから前記出力電圧が立ち上がり始めるまでの間に前記第３スイッチ及び前記第４スイッチを共に閉路する期間を設けるようにしてもよい。
この場合、ゲートがＧＮＤ接続されるので、ゲート電圧がノイズ等に影響されること無く安定する。
【００２３】
［実施形態の詳細］
以下、本発明の実施形態に係るゲートドライブ回路について、図面を参照して説明する。
【００２４】
〈第１実施形態〉
《回路構成》
図１は、第１実施形態に係るゲートドライブ回路１の回路構成の一例を示す回路図である。
ゲートドライブ回路１には、電源２から直流の入力電圧Ｖｉｎ（例えば５Ｖ）が与えられる。ゲートドライブ回路１の出力側には、当該ゲートドライブ回路１の駆動制御対象であるパワー半導体デバイスＱ１が接続されている。パワー半導体デバイスＱ１は、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）であり、ゲートドライブ回路１の出力電圧は、ゲートーソース間の電圧すなわち、ゲート駆動電圧ＶＧＳ（例えば２０Ｖ）として与えられる。ゲートドライブ回路１は、機能的に大別すると、スイッチング部１ａと、制御部１ｃとによって構成されている。
【００２５】
制御部１ｃは例えば、ＣＰＵ（Central Processing Unit）を含み、ソフトウェアをＣＰＵが実行することで、必要な制御機能を実現する。ソフトウェアは、制御部１ｃの記憶装置（図示せず。）に格納される。但し、ＣＰＵを含まないハードウェアのみのアナログ回路で制御部１ｃを構成することも可能である。制御部１ｃを動作させるための制御電源電圧（例えば５Ｖ）は、電源２から与えることができる。
【００２６】
詳細には、ゲートドライブ回路１のスイッチング部１ａは、入力ポートＰ１と、出力ポートＰ２との間に、第１スイッチＳ１，第２スイッチＳ２，第３スイッチＳ３，第４スイッチＳ４と、第１ダイオードＤ１，第２ダイオードＤ２，第３ダイオードＤ３，第４ダイオードＤ４と、インダクタＬ（インダクタンスもＬとする。）と、を備えている。第１〜第４の各スイッチＳ１〜Ｓ４としては、例えば、ＭＯＳＦＥＴ又はＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いることができる。第１〜第４ダイオードＤ１〜Ｄ４としては、ＭＯＳＦＥＴのボディダイオードを用いてもよいし、外付けでダイオードを接続してもよい。
【００２７】
入力ポートＰ１には電源２が接続され、出力ポートＰ２にはパワー半導体デバイスＱ１のゲートが接続される。電源２、スイッチＳ２、スイッチＳ３、及び、パワー半導体デバイスＱ１は、ＧＮＤ（グラウンド）側が共通の電路となっている。パワー半導体デバイスＱ１のゲート−ソース間にはキャパシタンスＣＧＳが存在する。電圧ＶＧＳは、このキャパシタンスＣＧＳに印加されている。
【００２８】
上記のゲートドライブ回路１の回路構成を、包括的に表現すると、例えば、電源２から与えられる直流の入力電圧を、インダクタＬを用いて変圧（昇降圧）してパワー半導体デバイスＱ１のゲートに制御電圧を与えるゲートドライブ回路１である。
【００２９】
そして、図１におけるゲートドライブ回路１のスイッチング部１ａは、第１の相互接続点ＣＮ１で互いに直列に接続される第１スイッチＳ１及び第２スイッチＳ２によりスイッチ直列体を構成し、当該直列体の両端に入力電圧が与えられる入力側スイッチ直列体ＳＢ１と、第１スイッチＳ１と並列に存在し、アノードが第１の相互接続点ＣＮ１側にある第１ダイオードＤ１と、第２スイッチＳ２と並列に存在し、カソードが第１の相互接続点ＣＮ１側にある第２ダイオードＤ２と、第２の相互接続点ＣＮ２で互いに直列に接続される第３スイッチＳ３及び第４スイッチＳ４によりスイッチ直列体が構成され、当該スイッチ直列体の両端に現れる出力電圧が制御電圧となる出力側スイッチ直列体ＳＢ２と、第３スイッチＳ３と並列に存在し、カソードが第２の相互接続点ＣＮ２側にある第３ダイオードＤ３と、第４スイッチＳ４と並列に存在し、アノードが第２の相互接続点ＣＮ２側にある第４ダイオードＤ４と、一端が第１の相互接続点ＣＮ１に、他端が第２の相互接続点ＣＮ２に、それぞれ接続されたインダクタＬと、を備えている。
【００３０】
《ゲートドライブ回路の動作》
次に、上記のように構成されたゲートドライブ回路１の動作について説明する。
図２は、制御部１ｃの制御による、第１スイッチＳ１〜第４スイッチＳ４のオン（Ｈレベル）／オフ（Ｌレベル）動作と、ゲート駆動電圧ＶＧＳの変化とを例示するタイムチャートである。上端のＣ’，Ａ，Ｂ，Ｃ，Ｂ’，Ａ’，Ｃ’は、後述の状態を文字で表している。各状態の対応する期間が、それぞれ、下端の期間ＴＣ’，ＴＡ，ＴＢ，ＴＣ，ＴＢ’，ＴＡ’，ＴＣ’となる。
【００３１】
まず、状態Ｃ’から状態Ｃにする場合（ゲート駆動電圧ＶＧＳの立ち上がり）の動作について説明する。
【００３２】
（初期状態）
図３は、図１から説明上必要な部分のみを抜き出した回路図であり、図２中のゲート駆動状態が状態Ｃ’の回路図である。図３において、出力ポートＰ２に接続されたキャパシタンスＣＧＳは、図１中のパワー半導体デバイスＱ１のゲート−ソース間容量を示している（以下、図４〜８，図１１，１５も同様。）。
【００３３】
図３に示す状態Ｃ’では、第１スイッチＳ１，第２スイッチＳ２，第４スイッチＳ４がそれぞれ開路しており、第３スイッチＳ３のみが閉路している。なお、第２スイッチＳ２及び第３スイッチＳ３は、共に、閉路／開路のどちらでもよいが、次の状態Ａでは第２スイッチＳ２は開路、第３スイッチＳ３は閉路する必要があるため、予め図３の状態にしておくことが望ましい。
【００３４】
（第１段階）
図４は、図２中のゲート駆動状態が、状態Ａの回路図である。すなわち、ゲートドライブ開路１は、図３の状態Ｃ’から図４の状態Ａに遷移する。制御部１ｃは、図３の状態Ｃ’から第１スイッチＳ１を閉路する（なお、状態Ｃ’で第３スイッチＳ３を開路していた場合は、第１スイッチＳ１を閉路するより前に第３スイッチＳ３を閉路しておく。）。
【００３５】
図４の状態Ａでは、入力ポートＰ１に接続された電源２（入力電圧Ｖｉｎ）から第１スイッチＳ１、インダクタＬ、第３スイッチＳ３を介して電源２に戻る閉ループが構成される。これにより、電源２からインダクタＬに電流Ｉ０を流し、電流を蓄える。理論的には、Ｉ０はインダクタＬに電流を流す時間ＴＡに比例して増加するため、時間ＴＡの長さを制御することによって電流Ｉ０を所望の値に制御することができる。電流Ｉ０が所望の値に達したとき、状態Ａから次の状態Ｂに遷移させる。
【００３６】
（第２段階）
図５は、図２中のゲート駆動状態が、状態Ｂの回路図である。すなわち、ゲートドライブ回路１は、図４の状態Ａから図５の状態Ｂに遷移する。具体的には、状態Ａから第１スイッチＳ１を開路したのち、第２スイッチＳ２を閉路し、その後、第３スイッチＳ３を開路して状態Ｂに遷移させる。なお、第２スイッチＳ２は閉路／開路のどちらでもよいが、立ち下がり時には閉路する必要があり、かつ、ダイオードＤ２の順方向電圧による損失を低減するために閉路しておくことが望ましい。第２スイッチＳ２を閉路するタイミングは第３スイッチＳ３を開路した後でもよい。
【００３７】
図５の状態Ｂでは、状態ＡでインダクタＬに蓄えた電流を出力ポートＰ２に接続されたパワー半導体デバイスＱ１のゲート−ソース間のキャパシタンスＣＧＳに供給してこれを充電する。このとき、インダクタンスＬとキャパシタンスＣＧＳは共振しており、ゲート駆動電圧ＶＧＳの立ち上がり波形は、インダクタンスＬとキャパシタンスＣＧＳの共振周波数のｓｉｎ波の１／４周期分（位相０→π／２）と等しくなる。最終的にキャパシタンスＣＧＳに印加されるゲート駆動電圧ＶＧＳは電流Ｉ０に比例する。すなわち、電流Ｉ０を制御することで、ゲート駆動電圧ＶＧＳを所望の値に制御することが可能となる。
【００３８】
ゲート駆動電圧ＶＧＳが所望の値になると、ゲートドライブ回路１は、状態Ｂから状態Ｃに遷移する。
図６は、図２中のゲート駆動状態が、状態Ｃの回路図である。状態Ｂから状態Ｃへは自動的に切り替わるため、各スイッチを制御する必要はない。すなわち、図５と同様に、第１スイッチＳ１が開路、第２スイッチＳ２が閉路、第３スイッチＳ３が開路、第４スイッチＳ４が開路のままである。なお、第２スイッチＳ２及び第３スイッチＳ３は、閉路／開路のどちらでもよいが、次の状態では第２スイッチＳ２は閉路、第３スイッチＳ３は開路にする必要があるため、図６の状態にしておくことが望ましい。
【００３９】
次に、状態Ｃから再び状態Ｃ’に戻す場合（ゲート駆動電圧ＶＧＳの立ち下がり）の動作について説明する。
【００４０】
（初期状態）
まず、図６の状態Ｃ、すなわち第１スイッチＳ１が開路、第２スイッチＳ２が閉路、第３スイッチＳ３が開路、第４スイッチＳ４が開路の状態（なお、第２スイッチＳ２が開路若しくは第３スイッチＳ３が閉路、又は、その両方の場合は、遷移前に予め図６の状態にする。）から、状態Ｂ’に遷移させる。
【００４１】
（第３段階）
図７は、図２中のゲート駆動状態が、状態Ｂ’の回路図である。ゲートドライブ回路１は、状態Ｃから第４スイッチＳ４を閉路して状態Ｂ’に遷移する。状態Ｂ’では、キャパシタンスＣＧＳに蓄えられた電力によりインダクタＬに電流を流して、電力をインダクタＬに戻す。このとき、インダクタンスＬとキャパシタンスＣＧＳは共振しており、ゲート駆動電圧ＶＧＳの立ち下がり波形は、インダクタンスＬとキャパシタンスＣＧＳの共振周波数のｓｉｎ波の１／４周期分（位相π／２→π）と等しくなる。
【００４２】
（第４段階）
ゲート駆動電圧ＶＧＳが０Ｖになったとき、ゲートドライブ回路１は、状態Ｂ’から状態Ａ’に遷移する。
図８は、図２中のゲート駆動状態が、状態Ａ’の回路図である。すなわち、図７の状態Ｂ’から第４スイッチＳ４を開路したのち、第３スイッチＳ３を閉路し、その後、第２スイッチＳ２を開路して、状態Ａ’に遷移させる。なお、第３スイッチＳ３は閉路／開路のどちらでもよいが、立ち上がり時に閉路する必要があり、かつ、ダイオードＤ３の順方向電圧による損失を低減するために閉路しておくことが望ましい。第３スイッチＳ３を閉路するタイミングは、第２スイッチＳ２を開路した後でもよい。
【００４３】
図８の状態Ａ’では、状態Ｂ’でインダクタＬに蓄えた電流を入力ポートＰ１に接続された電源２に流して回生する。
その後、回生し終えると図３の状態Ｃ’となる。
【００４４】
各スイッチを上述のように動作させることで、入力電圧から所望のゲート駆動電圧への変圧（昇降圧）を行い、かつ、回生を行うことができる。
【００４５】
（具体的な回路定数設計）
上記のような所望の動作を実現するための回路定数設計について説明する。まず、インダクタンスＬの設計方法から説明する。
所望のゲート駆動電圧を例えばＶｏｕｔとし、所望の立ち上がり時間（状態Ｂの時間）をＴＢとする。ここで、立ち上がり時間ＴＢはゲート駆動電圧ＶＧＳが０ＶからＶｏｕｔに遷移する時間と定義する。従って、立ち上がり時間は状態Ｂの時間となる。立ち上がり時間ＴＢは、インダクタンスＬとキャパシタンスＣＧＳの共振周波数のｓｉｎ波の１／４周期分（位相０→π／２）であるため、共振周波数をｆｒとすると、以下の関係となる。
【００４６】
２πｆｒＴＢ＝π／２    ・・・（１）
ここで、ｆｒ＝１／√（ＬＣＧＳ）を代入してＬについて解くと、
Ｌ＝４ＴＢ２/（π２ＣＧＳ）    ・・・（２）
となる。
式（２）より、所望のＴＢと出力ポートＰ２に接続するパワー半導体デバイスＱ１のキャパシタンスＣＧＳよりインダクタンスＬを設計することができる。なお、立ち下がり時間（状態Ｂ’の時間）ＴＢ’は、立ち上がり時間ＴＢと等しいため、
ＴＢ’＝ＴＢ＝（π/２）√（ＬＣＧＳ）    ・・・（３）
である。
【００４７】
次に、状態Ａの時間ＴＡの設計方法について説明する。
状態Ａが開始してから時間ＴＡ経過後にインダクタンスＬに流れる電流をＩ０とすると、Ｉ０は、
Ｉ０＝（Ｖｉｎ／Ｌ）ＴＡ    ・・・（４）
となる。時間ＴＡ経過後に状態Ｂに遷移したとき、インダクタンスＬからキャパシタンスＣに流れる電流ＩＣは、状態Ｂに遷移した時からの時間をｔとすると、
ＩＣ＝Ｉ０ｃｏｓ（ωｒｔ）    ・・・（５）
となるため、ゲート駆動電圧ＶＧＳは前記電流ＩＣと前記共振周波数ｆｒを用いて以下の式（６）となる。
【００４８】
2019110665.tif 000005
・・・（６）
【００４９】
ここで、状態ＣのＶＧＳ（＝Ｖｏｕｔ）は前記状態Ｂ終了時、つまり
2019110665.tif 000006
・・・（７）
のときであるため、以下の式（８）及び式（９）の関係となる。
【００５０】
2019110665.tif 000007
・・・（８）
2019110665.tif 000008
・・・（９）
【００５１】
従って、インダクタンスＬ、キャパシタンスＣＧＳ、入力電圧Ｖｉｎ及び所望のゲート駆動電圧Ｖｏｕｔより、状態Ａの時間ＴＡを算出することができる。なお、回路が無損失であると仮定すると、状態ＡにおいてキャパシタンスＣＧＳに供給される電力と、状態Ａ’においてキャパシタンスＣＧＳから回生される電力とは相等しいので、
2019110665.tif 000009
・・・（１０）
である。このような時間設定により、所望のゲート駆動電圧を正確に出力することができる。
【００５２】
次に、状態Ｃの時間ＴＣ、及び、状態Ｃ’の時間ＴＣ’の設計方法について説明する。
所望のデューティ比をＤ（０≦Ｄ≦１）とし、ゲート駆動電圧の周波数（スイッチング周波数）をｆｓｗとすると、所望の閉路時間Ｔｏｎと、開路時間Ｔｏｆｆとは、それぞれ以下のようになる。
Ｔｏｎ＝Ｄ／ｆｓｗ
Ｔｏｆｆ＝（１−Ｄ）／ｆｓｗ
【００５３】
ゲート駆動電圧が０Ｖでない期間は、状態Ｂ、Ｂ’、Ｃを足した期間すなわち、Ｔｏｎ＝ＴＢ＋ＴＢ’＋ＴＣであるから、時間ＴＣは、
ＴＣ＝（Ｄ／ｆｓｗ）−２ＴＢ    ・・・（１１）
となる。また、ゲート駆動電圧が０Ｖの期間は、状態Ａ、Ａ’、Ｃ’を足した期間すなわち、Ｔｏｆｆ＝ＴＡ＋ＴＡ’＋ＴＣ’であるから、時間ＴＣ’は、
ＴＣ’＝｛（１−Ｄ）／ｆｓｗ｝−ＴＡ−ＴＡ’    ・・・（１２）
となる。
【００５４】
次に、ゲートドライブ回路の動作を、シミュレーションにて確認した。条件として、入力電圧Ｖｉｎ＝５Ｖ、ゲート駆動電圧Ｖｏｕｔ＝２０Ｖ、ゲート駆動電圧の周波数すなわちスイッチング周波数ｆｓｗ＝１ＭＨｚ、ゲート−ソース間のキャパシタンスＣＧＳ＝１ｎＦ、立ち上がり時間ＴＢ＝５０ｎｓ（＝ＴＢ’）、デューティ比Ｄ＝０．５とした。そして、上述の設計方法を用いて設計した結果、インダクタンスＬ＝１μＨ、時間ＴＡ＝１３０ｎｓ（＝ＴＡ’）、時間ＴＣ＝４００ｎｓ、時間ＴＣ’＝２４０ｎｓとなった。
【００５５】
図９及び図１０は、上記設計でシミュレーションした結果を示すグラフである。まず、図９はゲート駆動電圧ＶＧＳの１周期分の波形である。所望の立ち上がり時間及び立ち下がり時間（５０ｎｓ）、所望のゲート駆動電圧（約２０Ｖ）が実現されていることがわかる。ゲート駆動電圧が２０Ｖよりも若干低い原因は、回路内の損失である。
図１０は、入力電流Ｉｉｎの１周期分の波形である。電流を供給する際の向きを正、回生する際の向きを負、としている。図１０により、回生が行われていることがわかる。正の電流（供給）よりも負の電流（回生）が若干小さい原因は、回路内の損失である。
【００５６】
〈第２実施形態〉
次に、第２実施形態にかかるゲートドライブ回路について説明する。
図１１は、第２実施形態にかかるゲートドライブ回路において、制御部１ｃの制御による、第１スイッチＳ１〜第４スイッチＳ４のオン（Ｈレベル）／オフ（Ｌレベル）動作と、ゲート駆動電圧ＶＧＳの変化とを例示するタイムチャートである。第２実施形態にかかるゲートドライブ回路の回路構成は、第１実施形態と同じであるが、制御のタイミングが少し異なる。すなわち、図１に示すゲートドライブ回路のままで、回路中のスイッチの制御タイミングを変更することにより、状態Ａの期間ＴＡを短縮することが可能である。具体的には、図１１では、図２には無い状態Ｂ２が、状態Ａと状態Ｃとの間にある。
【００５７】
（初期状態）
まず、状態Ｃ’の状態（初期状態）は第１実施形態と同じであり、図３に示される。すなわち、第１スイッチＳ１、第２スイッチＳ２、第４スイッチＳ４がそれぞれ開路であり、第３スイッチＳ３が閉路である。なお、第１実施形態と同様に、第２スイッチＳ２及び第３スイッチＳ３は閉路／開路のどちらでもよいが、次の状態では第２スイッチＳ２は開路に、第３スイッチＳ３は閉路にする必要があるため、予め図３の状態にしておくことが望ましい。
【００５８】
（第１段階）
次に、ゲートドライブ回路１は、状態Ｃ’（図３）から状態Ａ（図４）に遷移する。制御部１ｃは第１実施形態と同様に、状態Ｃ’から第１スイッチＳ１を閉路して状態Ａに遷移させる（なお、状態Ｃ’で第３スイッチＳ３を開路していた場合は、第１スイッチＳ１を閉路するより前に第３スイッチＳ３を閉路しておく）。時間ＴＡの長さを制御することによって電流Ｉ０を、所望の値に制御することができる。電流Ｉ０が所望の値に達したとき、状態Ａから状態Ｂ２（Ｂではない。）に遷移させる。
【００５９】
（第２段階）
図１２は、図１１中のゲート駆動状態が、状態Ｂ２の回路図である。状態Ａ（図４）から、制御部１ｃは、第１スイッチＳ１及び第２スイッチＳ２についてはそれぞれ閉路及び開路のままとし、第３スイッチＳ３を開路して状態Ｂ２（図１２）に遷移させる。
【００６０】
このような制御にすることにより、ゲート駆動電圧ＶＧＳの立ち上がり波形は、インダクタンスＬとキャパシタンスＣＧＳの共振周波数のｓｉｎ波の１／４周期分（位相０→π／２）に入力電圧Ｖｉｎが加わった波形と等しくなる。従って、ｓｉｎ波の振幅はＶｉｎの分だけ小さくてよいため、状態Ａで蓄える電流が小さくて済み、結果的に、第１実施形態よりも時間ＴＡを短縮することが可能となる。
【００６１】
ゲート駆動電圧ＶＧＳが所望の値になると、各スイッチを制御しなくても出力電流は０になる。このとき、第１スイッチＳ１が閉路、第２スイッチＳ２が開路、第３スイッチＳ３が開路、第４スイッチＳ４が開路のままである。しかし、立ち下がり時には入力電圧Ｖｉｎを切り離しておく必要があるため、第１スイッチＳ１は開路することが望ましい。また、第１スイッチＳ１を開路したとは第２スイッチＳ２及び第３スイッチＳ３は閉路／開路のどちらでもよいが、次の状態では第２スイッチＳ２は閉路、第３スイッチＳ３は開路にする必要があるため、状態Ｃ（図６）にしておくことが望ましい。図１１は、状態Ｂ２の終了時に状態Ｃに遷移する例を示している。
【００６２】
その後の、ゲート駆動電圧の立ち下がり（状態Ｃから状態Ｃ’までの遷移）は第１実施形態と同様であるため、説明を省略する。
各スイッチを上記第２実施形態のように動作させることで、入力電圧から所望のゲート駆動電圧への変圧（昇圧）を行い、かつ、回生を行うことができる。なお、この場合、電源２の電圧がバイアス電圧となり、高い電圧を得るには好適である。但し、昇圧のみの動作となる。
【００６３】
第２実施形態の所望の動作を実現するための回路定数設計について説明する。
まず、インダクタンスＬの設計方法は、立ち上がり時間ＴＢが第１実施形態と概ね同じであるため、省略する。
次に、状態Ａの時間ＴＡの設計方法について説明する。
状態Ａが開始してから時間ＴＡ経過後にインダクタンスＬに流れる電流をＩ０及び時間ＴＡ経過後に状態Ｂに遷移したとき、ＬからＣに流れる電流ＩＣは実施例１と同様に、式（４）及び式（５）で表される。
【００６４】
従って、ゲート駆動電圧ＶＧＳは前記Ｉｃと前記ｆｒ、及び、入力電圧Ｖｉｎを用いて以下のように表される。
2019110665.tif 000010
・・・（１３）
【００６５】
ここで、状態Ｃのゲート駆動電圧ＶＧＳ（＝Ｖｏｕｔ）は、状態Ｂの終了時、つまり前述の式（７）のときであるため、
2019110665.tif 000011
・・・（１４）
となり、時間ＴＡは以下のようになる。
2019110665.tif 000012
・・・（１５）
式（１５）の時間設定により、電源２の電圧をバイアス電圧とする場合に、所望のゲート駆動電圧を正確に出力することができる。
【００６６】
式（１５）の分子は、式（９）と比較すると、Ｖｏｕｔが、（Ｖｏｕｔ−Ｖｉｎ）になっているため、インダクタンスＬ、キャパシタンスＣＧＳ、出力電圧Ｖｏｕｔ、入力電圧Ｖｉｎが全て同じ条件であれば、第２実施形態の制御の方が時間ＴＡを短縮することができる。
但し、Ｖｏｕｔ＜Ｖｉｎのとき、ＴＡ＜０となるため、降圧はできず、昇圧のみである。
【００６７】
その他、時間ＴＡ’は式（１０）と同じであるため説明を省略する。また、状態Ｃの時間ＴＣ及び状態Ｃ’の時間ＴＣ’の設計はそれぞれ第１実施形態と同様であるため、説明を省略する。
【００６８】
第２実施形態のゲートドライブ回路の動作を、シミュレーションにて確認した。条件として、入力電圧Ｖｉｎ＝５Ｖ、ゲート駆動電圧Ｖｏｕｔ＝２０Ｖ、ゲート駆動電圧の周波数すなわちｆｓｗ＝１ＭＨｚ、ゲート−ソース間のキャパシタンスＣＧＳ＝１ｎＦ、立ち上がり時間ＴＢ＝５０ｎｓ（＝ＴＢ’）、デューティ比Ｄ＝０．５とした。そして、上述の設計方法を用いて設計した結果、インダクタンスＬ＝１μＨ、時間ＴＡ＝９５ｎｓ、時間ＴＡ’＝１３０ｎｓ、時間ＴＣ＝４００ｎｓ、時間ＴＣ’＝２７５ｎｓとなった。
【００６９】
図１３及び図１４は、上記設計でシミュレーションした結果を示すグラフである。まず、図１３はゲート駆動電圧ＶＧＳの１周期分の波形である。所望の立ち上がり時間（５５ｎｓ）及び立ち下がり時間（５０ｎｓ）、所望のゲート駆動電圧（約２０Ｖ）が実現されていることがわかる。ゲート駆動電圧が２０Ｖよりも若干低い原因は回路内の損失である。
図１４は、入力電流Ｉｉｎの１周期分の波形である。電流を供給する際の向きを正、回生する際の向きを負、としている。図１４により、第１実施形態と同様に回生が行われていることがわかる。正の電流（供給）よりも負の電流（回生）が小さい原因は、回路内の損失である。
【００７０】
〈第３実施形態〉
次に、第３実施形態にかかるゲートドライブ回路について説明する。
図１５は、第３実施形態にかかるゲートドライブ回路において、制御部１ｃの制御による、第１スイッチＳ１〜第４スイッチＳ４のオン（Ｈレベル）／オフ（Ｌレベル）動作と、ゲート駆動電圧ＶＧＳの変化とを例示するタイムチャートである。第３実施形態にかかるゲートドライブ回路の回路構成も、第１実施形態と同じであるが、制御のタイミングが少し異なる。すなわち、図１に示すゲートドライブ回路のままで、回路中のスイッチの制御タイミングを変更することにより、ポートＰ２の電位をＧＮＤに落とし、ノイズ耐性を向上させることが可能である。具体的には、図１５は、図２と比較して、期間Ｃ３’，Ａ３，Ａ３’が異なる。
【００７１】
（初期状態）
図１６は、図１５中のゲート駆動状態が、状態Ｃ３’の回路図である。この状態では第１スイッチＳ１、第２スイッチＳ２が共に開路であり、第３スイッチＳ３、第４スイッチＳ４が共に閉路である。第３スイッチＳ３及び第４スイッチＳ４が閉路であるとき、出力ポートＰ２がＧＮＤに接続されるため電位が安定し、ノイズ耐性を向上させることができる。第２スイッチＳ２及び第３スイッチＳ３は閉路／開路でもどちらでもよいが、次の状態では第２スイッチＳ２は開路、第３スイッチＳ３は閉路にする必要があるため、図１６の状態にしておくことが望ましい。
【００７２】
（第１段階）
図１７は、図１５中のゲート駆動状態が、状態Ａ３の回路図である。ゲートドライブ回路１は、状態Ｃ３’（図１６）から状態Ａ３に遷移する。すなわち、制御部１ｃは、状態Ｃ３’（図１６）から第１スイッチＳ１を閉路させる（なお、状態Ｃ３’で第３スイッチＳ３を開路していた場合は第１スイッチＳ１を閉路するより前に第３スイッチＳ３を閉路しておく）。時間ＴＡの長さを制御することによって電流Ｉ０を所望の値に制御可能である。
【００７３】
（第２段階）
電流Ｉ０が所望の値に達したとき、ゲートドライブ回路１は、状態Ａ３（図１７）から状態Ｂ（図５）に遷移する。第１実施形態と同様に、制御部１ｃは、状態Ａ３から第１スイッチＳ１を開路したのち、第２スイッチＳ２を閉路し、その後、第３スイッチＳ３を開路にして状態Ｂに遷移させる。その後、ゲート駆動電圧が所望の電圧になるまでに第４スイッチＳ４を開路する。第２スイッチＳ２は閉路／開路のどちらでもよいが、立ち下がり時に閉路にする必要があり、かつダイオードの順方向電圧による損失を低減するために閉路にしておくことが望ましい。第２スイッチＳ２を閉路にするタイミングは第３スイッチＳ３を開路した後でもよい。
【００７４】
状態Ｂでは、状態Ａ３でインダクタＬに蓄えた電流をキャパシタンスＣＧＳに供給して充電する。このとき、インダクタンスＬとキャパシタンスＣＧＳは共振しており、ゲート駆動電圧ＶＧＳの立ち上がり波形はインダクタンスＬとキャパシタンスＣＧＳの共振周波数のｓｉｎ波の１／４周期分（位相０→π／２）と等しくなる。最終的にキャパシタンスＣＧＳに印加されるゲート駆動電圧ＶＧＳはＩ０に比例する。すなわち、電流Ｉ０を制御することでＶＧＳを所望の値に制御することが可能となる。
【００７５】
ゲート駆動電圧ＶＧＳが所望の値になると、状態Ｂから状態Ｃに自動的に遷移する。そのため、各スイッチを制御する必要はない。すなわち、第１スイッチＳ１が開路、第２スイッチＳ２が閉路、第３スイッチＳ３が開路、第４スイッチＳ４が開路のままである。第２スイッチＳ２及び第３スイッチＳ３は閉路でも開路でもどちらでもよいが、次の状態では第２スイッチＳ２は閉路、第３スイッチＳ３は開路にする必要があるため、上記状態にしておくことが望ましい。
【００７６】
次に、状態Ｃから再び状態Ｃ３’に戻す場合（ゲート駆動電圧ＶＧＳの立ち下がり）の動作について説明する。
【００７７】
（第３段階）
まず、状態Ｃ、すなわち第１スイッチＳ１が開路、第２スイッチＳ２が閉路、第３スイッチＳ３が開路、第４スイッチＳ４が開路（もし、第２スイッチＳ２が開路若しくは第３スイッチＳ３が閉路、又はその両方の場合は、上記状態Ｃにする。）から、状態Ｂ’に遷移させる。すなわち、状態Ｃから第４スイッチＳ４を閉路して状態Ｂ’に遷移させる。状態Ｂ’では、キャパシタンスＣＧＳに蓄えられた電力をインダクタンスＬに流して、電力をインダクタンスＬに戻す。このとき、インダクタンスＬとキャパシタンスＣＧＳは共振しており、ゲート駆動電圧ＶＧＳの立ち下がり波形はインダクタンスＬとキャパシタンスＣＧＳの共振周波数のｓｉｎ波の１／４周期分（位相π／２→π）と等しくなる。
【００７８】
（第４段階）
続いて、ゲート駆動電圧ＶＧＳが０Ｖになったとき、状態Ｂ’から状態Ａ３’に遷移させる。
図１８は、図１５中のゲート駆動状態が、状態Ａ３’の回路図である。すなわち制御部１ｃは、状態Ｂ’から第３スイッチＳ３を閉路し、その後、第２スイッチＳ２を開路にして状態Ａ３’に遷移させる。第３スイッチＳ３は閉路／開路のどちらでもよいが、立ち上がり時に閉路にする必要があり、かつダイオードＤ３の順方向電圧による損失を低減するために閉路にしておくことが望ましい。第３スイッチＳ３を閉路にするタイミングは第２スイッチＳ２を開路した後でもよい。状態Ａ３’では、状態Ｂ’でインダクタＬに蓄えた電流を入力ポートＰ１に接続された電源２に流して回生する。
その後、回生し終えると状態Ｃ３’（図１６）となる。
【００７９】
上記第３実施形態は、いわば第１実施形態の制御の変形例とも言えるが、同様に、第２実施形態の制御の変形例としても適用することができる。すなわち、出力電圧を立ち下げる際に出力電圧が０Ｖ付近まで低下してから、出力電圧が立ち上がり始めるまでの間に、第３スイッチＳ３及び第４スイッチＳ４が共に閉路している期間を設けることで、その期間は出力ポートＰ２がＧＮＤに接続されるため、電位が安定する。
【００８０】
なお、第３実施形態において所望の動作を実現するための設計については、第１実施形態又は第２実施形態と同様であるため説明を省略する。シミュレーションの条件は第１実施形態と同じであるが、第４スイッチＳ４の切替タイミングを、図１５に合わせた。
【００８１】
図１９及び図２０は、第３実施形態の設計でシミュレーションした結果を示すグラフである。図１９は、ゲート駆動電圧ＶＧＳの１周期分の波形である。第１実施形態と同様に所望の立ち上がり時間（５０ｎｓ）、立ち下がり時間（５０ｎｓ）、所望のゲート駆動電圧（約２０Ｖ）を実現している。ゲート駆動電圧が２０Ｖよりも若干低い原因は回路内の損失である。
図２０は入力電流Ｉｉｎの１周期分の波形である。電流を供給する際の向きを正、回生する際の向きを負、としている。図２０より、第１実施形態と同様に回生が行われていることがわかる。正の電流（供給）よりも負の電流（回生）が小さい原因は回路内の損失である。
【００８２】
〈使用形態〉
図２１は、上記各実施形態によるゲートドライブ回路の使用形態の２例を示すブロック図である。（ａ）の例では、電源２から入力電圧５Ｖが、ゲートドライブ回路１に与えられ、スイッチング部１ａは、５Ｖを昇圧して得た２０Ｖを、パワー半導体デバイスＱ１のゲート駆動電圧として与える。このようにして、５Ｖの電源２から、５Ｖの制御電源電圧と、２０Ｖのゲート駆動電圧とを得ることができる。すなわち、ゲート駆動用の別電源は不要である。また、（ｂ）の例では、制御電源電圧としての入力電圧２４Ｖが、ゲートドライブ回路１に与えられ、スイッチング部１ａは、２４Ｖを降圧して得た２０Ｖを、パワー半導体デバイスＱ１のゲート駆動電圧として与える。このようにして、２４Ｖの制御電源電圧から、２０Ｖのゲート駆動電圧を得ることができる。すなわち、ゲート駆動用の別電源は不要である。
【００８３】
〈開示のまとめ〉
上記各実施形態により例示したゲートドライブ回路１は、図１に示す回路構成に基づいて、制御部１ｃが、第１スイッチＳ１、第２スイッチＳ２、第３スイッチＳ３、及び、第４スイッチＳ４の開閉を制御することにより、入力電流をインダクタＬに流す第１段階、続いて、インダクタＬからゲートに電流を流して出力電圧を立ち上げる第２段階、その後、ゲートからインダクタＬに電流を戻して出力電圧を立ち下げる第３段階、続いて、インダクタＬから電源２に電流を回生する第４段階、を実行する。この第１〜第４段階が、パワー半導体デバイスがターンオンしてからターンオフし、次のターンオンに備えるまでの１サイクルである。
【００８４】
上記のように構成されたゲートドライブ回路１では、インダクタＬのインダクタンスと、パワー半導体デバイスＱ１のゲート‐ソース間のキャパシタンスＱＧＳとで、電流の受け渡しをするので、ＬＣ共振の共振周波数の（１／４）周期の時間で、出力電圧すなわちゲート駆動電圧ＶＧＳの立ち上げ及び立ち下げを実現することができる。また、インダクタＬに電流を流す時間の設定により、入力電圧から所望のゲート駆動電圧への変圧（昇降圧）を行い、かつ、回生を行うことができる。このようにして、ゲート駆動電圧の迅速な立ち上がりと立ち下がりを可能とし、かつ、ゲート駆動用の別電源が不要となるゲートドライブ回路１を提供することができる。
【００８５】
また、第２段階において、第１スイッチＳ１を開路した後、第２スイッチＳ２を閉路し、かつ、第３スイッチＳ３を開路した状態とすることにより、電源の電圧をバイアス電圧とせずに、必要なゲート駆動電圧を与えることができる。さらに、第１スイッチＳ１を閉路したまま、第２スイッチＳ２を閉路し、かつ、第３スイッチＳ３を開路した状態とすることにより、電源の電圧をバイアス電圧として、必要なゲート駆動電圧を与えることができる。この場合は、電源の電圧がバイアス電圧となり、高い電圧を得るには好適である。
【００８６】
〈その他〉
なお、上述の各実施形態については、その少なくとも一部を、相互に任意に組み合わせてもよい。例えば、前述のように、第３実施形態における第４スイッチの制御の要領を、第２実施形態に取り入れてもよい。
【００８７】
〈補記〉
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
【符号の説明】
【００８８】
１  ゲートドライブ回路
１ａ  スイッチング部
１ｃ  制御部
２  電源
ＣＮ１  相互接続点
ＣＮ２  相互接続点
ＣＧＳ  ゲート−ソース間容量（キャパシタンス）
Ｄ１  ダイオード
Ｄ２  ダイオード
Ｄ３  ダイオード
Ｄ４  ダイオード
Ｌ  インダクタ（インダクタンス）
Ｑ１  パワー半導体デバイス
Ｐ１  入力ポート
Ｐ２  出力ポート
Ｓ１  第１スイッチ
Ｓ２  第２スイッチ
Ｓ３  第３スイッチ
Ｓ４  第４スイッチ
ＳＢ１  入力側スイッチ直列体
ＳＢ２  出力側スイッチ直列体
【図１】
2019110665.tif 000015
【図２】
2019110665.tif 000016
【図３】
2019110665.tif 000017
【図４】
2019110665.tif 000018
【図５】
2019110665.tif 000019
【図６】
2019110665.tif 000020
【図７】
2019110665.tif 000021
【図８】
2019110665.tif 000022
【図９】
2019110665.tif 000023
【図１０】
2019110665.tif 000024
【図１１】
2019110665.tif 000025
【図１２】
2019110665.tif 000026
【図１３】
2019110665.tif 000027
【図１４】
2019110665.tif 000028
【図１５】
2019110665.tif 000029
【図１６】
2019110665.tif 000030
【図１７】
2019110665.tif 000031
【図１８】
2019110665.tif 000032
【図１９】
2019110665.tif 000033
【図２０】
2019110665.tif 000034
【図２１】
2019110665.tif 000035