(57)【要約】【課題】駆動回路において、負荷に印加する電圧の立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせる。【解決手段】スイッチングタイミングを制御するゲート信号が印加されるゲート端子を有する複数のスイッチング部を備える駆動回路であって、直列に接続された２つのスイッチング部を含み、２つのスイッチング部の間に第１外部接続端子が設けられた第１回路部と、直列に接続された２つのスイッチング部を含み、２つのスイッチング部の間に第２外部接続端子が設けられた第２回路部と、それぞれのスイッチング部のゲート端子に供給するゲート信号を生成する制御部とを備え、制御部は、ゲート信号により、第１外部接続端子および第２外部接続端子の少なくとも一方における外部出力信号の立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせる駆動回路を提供する。【選択図】図１
2019110382.tif 000002
【特許請求の範囲】
【請求項１】
スイッチングタイミングを制御するゲート信号が印加されるゲート端子を有する複数のスイッチング部を備える駆動回路であって、
直列に接続された２つのスイッチング部を含み、前記２つのスイッチング部の間に第１外部接続端子が設けられた第１回路部と、
直列に接続された２つのスイッチング部を含み、前記２つのスイッチング部の間に第２外部接続端子が設けられた第２回路部と、
それぞれの前記スイッチング部のゲート端子に供給するゲート信号を生成する制御部と
を備え、
前記制御部は、前記ゲート信号により、前記第１外部接続端子および前記第２外部接続端子の少なくとも一方における外部出力信号の立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせる駆動回路。
【請求項２】
前記制御部は、前記外部出力信号の立ち下がりの遷移時間を、前記外部出力信号の立ち上がりの遷移時間よりも長くする
請求項１に記載の駆動回路。
【請求項３】
少なくとも一つの前記スイッチング部は、並列に接続された複数のＭＯＳトランジスタを有し、
前記制御部は、一つの前記スイッチング部に含まれる複数のＭＯＳトランジスタの少なくとも一つのＭＯＳトランジスタを、他のＭＯＳトランジスタとは異なるタイミングで制御することで、前記外部出力信号の立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせる
請求項１または２に記載の駆動回路。
【請求項４】
前記制御部は、それぞれのＭＯＳトランジスタをオンまたはオフするタイミングを制御することで、前記外部出力信号の立ち上がりまたは立ち下りの傾きを調整する
請求項３に記載の駆動回路。
【請求項５】
前記第１回路部および前記第２回路部は、高圧側配線および低圧側配線の間に設けられており、
前記第１回路部および前記第２回路部のそれぞれにおいて、前記低圧側配線の側に配置されたスイッチング部が、前記複数のＭＯＳトランジスタを有する
請求項３または４に記載の駆動回路。
【請求項６】
少なくとも一つの前記スイッチング部は、
ＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲート端子に前記ゲート信号を伝送する経路に設けられたゲート抵抗と、
前記ゲート抵抗をバイパスして前記ゲート信号を伝送するか否かを制御するバイパススイッチと
を有し、
前記制御部は、前記バイパススイッチを制御することで、前記外部出力信号の立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせる
請求項１から５のいずれか一項に記載の駆動回路。
【請求項７】
前記第１回路部および前記第２回路部は、高圧側配線および低圧側配線の間に設けられており、
前記第１回路部および前記第２回路部のそれぞれにおいて、前記低圧側配線の側に配置されたスイッチング部が、前記ＭＯＳトランジスタ、前記ゲート抵抗および前記バイパススイッチを有する
請求項６に記載の駆動回路。
【請求項８】
前記第１回路部および前記第２回路部のそれぞれにおいて、
いずれかのスイッチング部はＰチャネル型のＭＯＳトランジスタを有し、
他方のスイッチング部はＮチャネル型のＭＯＳトランジスタを有し、
それぞれのスイッチング部はＭＯＳトランジスタのゲート端子に接続されたゲート抵抗と、前記ゲート抵抗の両端をバイパスして接続するか否かを制御するバイパススイッチとを有し、
前記Ｐチャネル型のＭＯＳトランジスタに接続された前記ゲート抵抗は、前記Ｎチャネル型のＭＯＳトランジスタに接続された前記ゲート抵抗よりも抵抗値が小さい
請求項６に記載の駆動回路。
【請求項９】
前記制御部は、前記外部出力信号の遷移時における前記バイパススイッチのオン時間およびオフ時間の比を制御することで、前記外部出力信号の立ち上がりまたは立ち下りの傾きを調整する
請求項６から８のいずれか一項に記載の駆動回路。
【請求項１０】
前記制御部は、少なくとも一つの前記スイッチング部のオン時間およびオフ時間の比を制御することで、前記外部出力信号の立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせる
請求項１から９のいずれか一項に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路に関する。
【背景技術】
【０００２】
従来、負荷に電力を供給する駆動回路として、Ｈ型ブリッジ回路を用いた例が知られている（例えば、特許文献１、２参照）。
特許文献１  特開２０１３−１１０８６２号公報
特許文献２  特開２０１３−１１０８６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
負荷に印加する電圧の立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせることが好ましい場合がある。例えば、カメラのレンズ駆動等に用いられるスムーズインパクト駆動機構では、圧電素子をゆっくりと伸張（または収縮）させて摩擦力により対象物を移動させる工程と、圧電素子を急速に収縮（または伸張）させることで対象物を移動させずに圧電素子を伸縮させる工程とを繰り返す。このようなスムーズインパクト駆動機構において圧電素子を伸縮させるための印加電圧は、立ち上がりの遷移時間と、立ち下がりの遷移時間とが異なることが好ましい。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明のひとつの態様においては、スイッチングタイミングを制御するゲート信号が印加されるゲート端子を有する複数のスイッチング部を備える駆動回路を提供する。駆動回路は、直列に接続された２つのスイッチング部を含み、２つのスイッチング部の間に第１外部接続端子が設けられた第１回路部を備えてよい。駆動回路は、直列に接続された２つのスイッチング部を含み、２つのスイッチング部の間に第２外部接続端子が設けられた第２回路部を備えてよい。駆動回路は、それぞれのスイッチング部のゲート端子に供給するゲート信号を生成する制御部を備えてよい。制御部は、ゲート信号により、第１外部接続端子および第２外部接続端子の少なくとも一方における外部出力信号の立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせてよい。
【０００５】
制御部は、外部出力信号の立ち下がりの遷移時間を、外部出力信号の立ち上がりの遷移時間よりも長くしてよい。
【０００６】
少なくとも一つのスイッチング部は、並列に接続された複数のＭＯＳトランジスタを有してよい。制御部は、一つのスイッチング部に含まれる複数のＭＯＳトランジスタの少なくとも一つのＭＯＳトランジスタを、他のＭＯＳトランジスタとは異なるタイミングで制御することで、外部出力信号の立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせてよい。
【０００７】
制御部は、それぞれのＭＯＳトランジスタをオンまたはオフするタイミングを制御することで、外部出力信号の立ち上がりまたは立ち下りの傾きを調整してよい。
【０００８】
第１回路部および第２回路部は、高圧側配線および低圧側配線の間に設けられてよい。第１回路部および第２回路部のそれぞれにおいて、低圧側配線の側に配置されたスイッチング部が、複数のＭＯＳトランジスタを有してよい。
【０００９】
少なくとも一つのスイッチング部は、ＭＯＳトランジスタと、ＭＯＳトランジスタのゲートにゲート信号を伝送する経路に設けられたゲート抵抗と、ゲート抵抗をバイパスしてゲート信号を伝送するか否かを制御するバイパススイッチとを有してよい。制御部は、バイパススイッチを制御することで、外部出力信号の立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせてよい。
【００１０】
第１回路部および第２回路部は、高圧側配線および低圧側配線の間に設けられてよい。第１回路部および第２回路部のそれぞれにおいて、低圧側配線の側に配置されたスイッチング部が、ＭＯＳトランジスタ、ゲート抵抗およびバイパススイッチを有してよい。
【００１１】
第１回路部および前記第２回路部のそれぞれにおいて、いずれかのスイッチング部はＰチャネル型のＭＯＳトランジスタを有し、他方のスイッチング部はＮチャネル型のＭＯＳトランジスタを有し、それぞれのスイッチング部はＭＯＳトランジスタのゲート端子に接続されたゲート抵抗と、ゲート抵抗の両端をバイパスして接続するか否かを制御するバイパススイッチとを有し、Ｐチャネル型のＭＯＳトランジスタに接続されたゲート抵抗は、Ｎチャネル型のＭＯＳトランジスタに接続されたゲート抵抗よりも抵抗値が小さくてよい。
【００１２】
制御部は、外部出力信号の遷移時におけるバイパススイッチのオン時間およびオフ時間の比を制御することで、外部出力信号の立ち上がりまたは立ち下りの傾きを調整してよい。
【００１３】
制御部は、少なくとも一つのスイッチング部のオン時間およびオフ時間の比を制御することで、外部出力信号の立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせよい。
【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１５】
【図１】第１実施例に係る駆動回路１００の一例を示す図である。
【図２】図１の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。
【図３】時刻ｔ３からｔ４の間における、ゲート信号ＧＳ４の波形の一例を示す図である。
【図４】図１の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。
【図５】第２実施例に係る駆動回路１００の一例を示す図である。
【図６】図５の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。
【図７】図５の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。
【図８】駆動回路１００の他の構成例を示す図である。
【図９】駆動回路１００の他の構成例を示す図である。
【図１０】第３実施例に係る駆動回路１００の一例を示す図である。
【図１１】バイパススイッチ２６の構成例を示す図である。
【図１２】図１０の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。
【図１３】図１０の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。
【図１４】図１０の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。
【図１５】図１０の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。
【発明を実施するための形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
（第１実施例）
図１は、本発明の一つの実施形態に係る駆動回路１００の一例を示す図である。駆動回路１００は、負荷２００に電力を供給する。負荷２００は、一例として容量成分を有する負荷である。負荷２００は、誘導成分を有していてもよい。より具体的な例として、負荷２００は、印加される電圧に応じて圧電素子を伸縮させて対象物を移動するスムーズインパクト駆動機構である。
【００１８】
駆動回路１００は、第１回路部１０−１、第２回路部１０−２および制御部５０を備える。第１回路部１０−１および第２回路部１０−２は、高圧側配線１６および低圧側配線１８の間に設けられている。
【００１９】
第１回路部１０−１は、高圧側配線１６および低圧側配線１８の間に直列に接続された２つのスイッチング部２０−１およびスイッチング部２０−２を有する。スイッチング部２０−１およびスイッチング部２０−２の間には、第１外部接続端子１４−１が設けられている。
【００２０】
第２回路部１０−２は、高圧側配線１６および低圧側配線１８の間に直列に接続された２つのスイッチング部２０−３およびスイッチング部２０−４を有する。スイッチング部２０−３およびスイッチング部２０−４の間には、第２外部接続端子１４−２が設けられている。
【００２１】
それぞれのスイッチング部２０は、スイッチングタイミングを制御するゲート信号が印加されるゲート端子Ｇを有する。本例では、それぞれのスイッチング部２０は、ゲート端子Ｇを有するＭＯＳトランジスタ２２を１つ以上有する。ＭＯＳトランジスタ２２には、寄生ダイオードが設けられていてよい。
【００２２】
それぞれの回路部１０において、高圧側配線１６側のスイッチング部２０が有するＭＯＳトランジスタ２２と、低圧側配線１８側のスイッチング部２０が有するＭＯＳトランジスタ２２とは、チャネルの極性が異なってよい。図１の例では、高圧側配線１６側のスイッチング部２０が有するＭＯＳトランジスタ２２はＰチャネル型であり、低圧側配線１８側のスイッチング部２０が有するＭＯＳトランジスタ２２はＮチャネル型である。Ｐチャネル型のＭＯＳトランジスタ２２は高圧側配線１６と外部接続端子１４との間に設けられ、Ｎチャネル型のＭＯＳトランジスタ２２は外部接続端子１４と低圧側配線１８との間に設けられる。
【００２３】
第１外部接続端子１４−１および第２外部接続端子１４−２の間には、負荷２００が接続される。第１外部接続端子１４−１における外部出力信号をＯＵＴ１、第２外部接続端子１４−２における外部出力信号をＯＵＴ２とする。外部出力信号は、一例として電圧信号である。
【００２４】
制御部５０は、それぞれのスイッチング部２０のゲート端子（本例ではＭＯＳトランジスタ２２のゲート端子Ｇ）に供給するゲート信号ＧＳを生成する。一例として制御部５０は、それぞれのゲート信号が有するべき論理値パターンを示すデジタル信号を生成するデジタル回路、および、当該デジタル信号に応じてアナログのゲート信号ＧＳを生成するドライバ回路を有してよい。
【００２５】
制御部５０は、それぞれのスイッチング部２０に対するゲート信号ＧＳを生成する。図１の例における制御部５０は、スイッチング部２０−１〜２０−４に対して、ゲート信号ＧＳ１〜ＧＳ４を生成する。
【００２６】
制御部５０は、ゲート信号ＧＳによりそれぞれのスイッチング部２０を制御することで、負荷２００に供給する電圧および電流を制御する。一例として、それぞれの回路部１０に含まれる２つのスイッチング部２０は、相補的に動作する。第１回路部１０−１においてスイッチング部２０−１がオンになり、スイッチング部２０−２がオフになると、第１外部接続端子１４−１が高圧側配線１６に接続されるので、外部出力信号ＯＵＴ１はＨレベルの電圧となる。また、第１回路部１０−１においてスイッチング部２０−１がオフになり、スイッチング部２０−２がオンになると、第１外部接続端子１４−１が低圧側配線１８に接続されるので、外部出力信号ＯＵＴ１はＬレベルの電圧となる。Ｌレベルの電圧は、一例として接地電位である。Ｈレベルの電圧は、Ｌレベルの電圧よりも高い電圧である。Ｈレベルの電圧およびＬレベルの電圧は、信号毎に異なってよい。
【００２７】
第２回路部１０−２においても同様に、スイッチング部２０−３がオンになり、スイッチング部２０−４がオフになると、第２外部接続端子１４−２が高圧側配線１６に接続されるので、外部出力信号ＯＵＴ２はＨレベルの電圧となる。また、第２回路部１０−２においてスイッチング部２０−３がオフになり、スイッチング部２０−４がオンになると、第２外部接続端子１４−２が低圧側配線１８に接続されるので、外部出力信号ＯＵＴ２はＬレベルの電圧となる。制御部５０は、ゲート信号ＧＳにより各スイッチング部２０の状態を制御することで、それぞれの外部出力信号ＯＵＴの電圧波形を制御する。
【００２８】
また、制御部５０は、ゲート信号ＧＳの波形を制御することで、第１外部接続端子１４−１および第２外部接続端子１４−２の少なくとも一方における外部出力信号ＯＵＴの立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせる。これにより、例えばスムーズインパクト駆動機構を効率よく駆動できる。
【００２９】
図２は、図１の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。図２における横軸は時間軸である。本例の制御部５０は、外部出力信号ＯＵＴ２において、立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせる。遷移時間とは、信号の電圧レベルがＬレベル（またはＨレベル）に対して変化し始めたタイミングから、Ｈレベル（またはＬレベル）に達するまでの時間を指す。
【００３０】
時刻ｔ０においてゲート信号ＧＳ１およびＧＳ２がＬレベル、ゲート信号ＧＳ３およびＧＳ４がＨレベルとなる。これにより、ＭＯＳトランジスタ２２−１および２２−４がオン状態になり、ＭＯＳトランジスタ２２−３および２２−２がオフ状態になる。この結果、外部出力信号ＯＵＴ１はＨレベルになり、ＯＵＴ２はＬレベルとなる。
【００３１】
次に時刻ｔ１においてゲート信号ＧＳ１およびＧＳ２がＨレベルになる。これによりＭＯＳトランジスタ２２−１がオフ状態となり、ＭＯＳトランジスタ２２−２がオン状態となる。この結果、外部出力信号ＯＵＴ１はＬレベルとなる。
【００３２】
次に時刻ｔ２においてゲート信号ＧＳ３およびＧＳ４がＬレベルとなる。これによりＭＯＳトランジスタ２２−３がオン状態となり、ＭＯＳトランジスタ２２−４がオフ状態となる。この結果、外部出力信号ＯＵＴ２はＨレベルとなる。
【００３３】
次に時刻ｔ３においてゲート信号ＧＳ３およびＧＳ４がＨレベルとなる。これによりＭＯＳトランジスタ２２−３がオフ状態となり、ＭＯＳトランジスタ２２−４がオン状態となる。この結果、外部出力信号ＯＵＴ２はＬレベルとなる。
【００３４】
ただし本例の制御部５０は、時刻ｔ３からｔ４において、電圧レベルがＨレベルおよびＬレベルを交互に繰り返すゲート信号ＧＳ４を生成する。より具体的には、制御部５０は、時刻ｔ３からｔ４において、ゲート信号ＧＳ４をパルス幅変調して、ゲート信号ＧＳ４のＨレベルの期間を徐々に増加させる。つまり制御部５０は、時刻ｔ３からｔ４の間において、スイッチング部２０−４のオン時間およびオフ時間の比を制御する。これにより、外部出力信号ＯＵＴ２の立ち上がりエッジ３０の遷移時間と、立ち下がりエッジ３２の遷移時間とを異ならせることができる。本例では、立ち下がりエッジ３２の遷移時間を、立ち上がりエッジ３０の遷移時間よりも長くできる。
【００３５】
次に時刻ｔ５においてゲート信号ＧＳ１およびＧＳ２がＬレベルとなる。これによりＭＯＳトランジスタ２２−１がオン状態となり、ＭＯＳトランジスタ２２−２がオフ状態となる。この結果、外部出力信号ＯＵＴ１がＨレベルとなる。なおｔ５以降は、ｔ１からｔ５のパターンが繰り返される。
【００３６】
図３は、時刻ｔ３からｔ４の間における、ゲート信号ＧＳ４の波形の一例を示す図である。上述したように制御部５０は、ゲート信号ＧＳ３がＨレベルに遷移する時刻ｔ３からｔ４までの期間で、ゲート信号ＧＳ４をパルス幅変調する。本例のゲート信号ＧＳ４は、時刻ｔ３の直後におけるＤｕｔｙ比（所定の期間内でＨレベルとなる割合）が０％である。制御部５０は、時刻ｔ３からｔ４の間でゲート信号ＧＳ４のＤｕｔｙ比を徐々に増加させて、ゲート信号ＧＳ４がＨレベルとなる期間を徐々に増加させる。本例のゲート信号ＧＳ４は、時刻ｔ４以降はＤｕｔｙ比が１００％である。
【００３７】
このような制御により、外部出力信号ＯＵＴ２の立ち下がりエッジ３２は、時刻ｔ３から時刻ｔ４にかけて、ＨレベルからＬレベルまで徐々に低下する。制御部５０は、ゲート信号ＧＳ４のＤｕｔｙ比が１００％になる時刻ｔ４のタイミングを調整することで、立ち下がりエッジ３２の傾きを調整してもよい。制御部５０は、設定される遷移時間の長さに応じて、ゲート信号ＧＳのＤｕｔｙ比を１００％にするタイミングを調整してよい。制御部５０は、時刻ｔ３からｔ４の間において、ゲート信号ＧＳ４のＤｕｔｙ比を線形に増加させてよく、非線形に増加させてもよい。また制御部５０は、外部出力信号ＯＵＴ２の立ち下がりエッジ３２毎に傾きを調整してもよい。
【００３８】
図４は、図１の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。本例の制御部５０は、外部出力信号ＯＵＴ１において、立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせる。例えば図２に示したパターンと、図４に示したパターンとでは、スムーズインパクト駆動機構において対象物が移動する方向が異なる。つまり、圧電素子をゆっくり伸張させて急速に収縮させるか、または、急速に伸張させてゆっくり収縮させるかにより、図２および図４のパターンを使い分けることができる。前者の場合、対象物は圧電素子の伸張方向に移動し、後者の場合、対象物は圧電素子の収縮方向に移動する。いずれの場合も、対応する外部出力信号ＯＵＴのエッジの遷移時間を調整することで、対象物を効率よく移動させることができる。
【００３９】
図４の例では、時刻ｔ１０においてゲート信号ＧＳ３およびＧＳ４がＬレベル、ゲート信号ＧＳ１およびＧＳ２がＨレベルとなる。これにより、ＭＯＳトランジスタ２２−３および２２−２がオン状態になり、ＭＯＳトランジスタ２２−１および２２−４がオフ状態になる。この結果、外部出力信号ＯＵＴ１はＬレベルになり、ＯＵＴ２はＨレベルとなる。
【００４０】
次に時刻ｔ１１においてゲート信号ＧＳ３およびＧＳ４がＨレベルになる。これによりＭＯＳトランジスタ２２−３がオフ状態となり、ＭＯＳトランジスタ２２−４がオン状態となる。この結果、外部出力信号ＯＵＴ２はＬレベルとなる。
【００４１】
次に時刻ｔ１２においてゲート信号ＧＳ１およびＧＳ２がＬレベルとなる。これによりＭＯＳトランジスタ２２−１がオン状態となり、ＭＯＳトランジスタ２２−２がオフ状態となる。この結果、外部出力信号ＯＵＴ１はＨレベルとなる。
【００４２】
次に時刻ｔ１３においてゲート信号ＧＳ１およびＧＳ２がＨレベルとなる。これによりＭＯＳトランジスタ２２−１がオフ状態となり、ＭＯＳトランジスタ２２−２がオン状態となる。この結果、外部出力信号ＯＵＴ１はＬレベルとなる。
【００４３】
ただし本例の制御部５０は、時刻ｔ１３からｔ１４におけるゲート信号ＧＳ２を、図２の時刻ｔ３からｔ４におけるゲート信号ＧＳ４と同様にパルス幅変調して、ゲート信号ＧＳ２のＨレベルの期間を徐々に増加させる。外部出力信号ＯＵＴ１の立ち上がりエッジ３０の遷移時間と、立ち下がりエッジ３２の遷移時間とを異ならせることができる。本例では、立ち下がりエッジ３２の遷移時間を、立ち上がりエッジ３０の遷移時間よりも長くできる。
【００４４】
次に時刻ｔ１５においてゲート信号ＧＳ３およびＧＳ４がＬレベルとなる。これによりＭＯＳトランジスタ２２−３がオン状態となり、ＭＯＳトランジスタ２２−４がオフ状態となる。この結果、外部出力信号ＯＵＴ２がＨレベルとなる。なおｔ１５以降は、ｔ１１からｔ１５のパターンが繰り返される。
【００４５】
なお図１から図４の例では、制御部５０は、ゲート信号ＧＳ２またはＧＳ４をパルス幅変調した。他の例では、制御部５０は、ゲート信号ＧＳ１またはＧＳ３をパルス幅変調してもよい。例えば制御部５０は、図２における時刻ｔ２から所定の期間内で、ゲート信号ＧＳ３をパルス幅変調できる。この場合、外部出力信号ＯＵＴ２の立ち上がりエッジ３０の傾きを調整できる。また制御部５０は、図４における時刻ｔ１２から所定の期間内で、ゲート信号ＧＳ１をパルス幅変調できる。この場合、外部出力信号ＯＵＴ１の立ち上がりエッジ３０の傾きを調整できる。
【００４６】
制御部５０は、対応するゲート信号ＧＳをパルス幅変調することで、それぞれの外部出力信号ＯＵＴの各エッジの傾きを調整できる。例えば外部出力信号ＯＵＴｎ（ただしｎは１または２）の立ち上がりエッジには、第ｎ回路部１０−ｎの高圧側配線１６側のスイッチング部２０のゲート信号ＧＳが対応する。立ち下がりエッジには、第ｎ回路部１０−ｎの低圧側配線１８側のスイッチング部２０のゲート信号ＧＳが対応する。また、制御部５０は、２つ以上のゲート信号ＧＳをパルス幅変調してもよい。これにより、外部出力信号ＯＵＴの２つ以上のエッジの傾きを調整できる。
【００４７】
（第２実施例）
図５は、駆動回路１００の他の例を示す図である。本例の駆動回路１００は、スイッチング部２０−２および２０−４の構成が、図１に示した駆動回路１００と異なる。他の構成は、図１に示した駆動回路１００と同一であってよい。
【００４８】
スイッチング部２０−２および２０−４のそれぞれは、並列に接続された複数のＭＯＳトランジスタ２２を有する。本例のスイッチング部２０−２は、第１外部接続端子１４−１と低圧側配線１８との間に互いに並列に設けられたＭＯＳトランジスタ２２−２および２２−６を有する。本例のスイッチング部２０−４は、第２外部接続端子１４−２と低圧側配線１８との間に互いに並列に設けられたＭＯＳトランジスタ２２−４および２２−８を有する。なおそれぞれのスイッチング部２０−２は、より多くのＭＯＳトランジスタ２２を有していてもよい。
【００４９】
制御部５０は、それぞれのスイッチング部２０に含まれる複数のＭＯＳトランジスタ２２のゲート端子に、それぞれ独立したゲート信号ＧＳを供給する。本例の制御部５０は、ＭＯＳトランジスタ２２−６にゲート信号ＧＳ６を供給し、ＭＯＳトランジスタ２２−８にゲート信号ＧＳ８を供給する。
【００５０】
制御部５０は、ゲート信号ＧＳにより、一つスイッチング部２０に含まれる複数のＭＯＳトランジスタ２２の少なくとも一つのＭＯＳトランジスタ２２を、他のＭＯＳトランジスタ２２とは異なるタイミングで制御する。これにより、外部出力信号ＯＵＴの立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせる。
【００５１】
図６は、図５の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。本例において、ゲート信号ＧＳ１、ＧＳ３およびＧＳ２のパターンは、図２に示したゲート信号ＧＳ１、ＧＳ３およびＧＳ２のパターンと同一である。また、ゲート信号ＧＳ６のパターンは、ゲート信号ＧＳ２のパターンと同一である。また、時刻ｔ０からｔ３までにおける、ゲート信号ＧＳ４のパターンは、図２に示したゲート信号ＧＳ４のパターンと同一である。
【００５２】
時刻ｔ０からｔ３までにおけるゲート信号ＧＳ８のパターンは、ゲート信号ＧＳ４のパターンと同一である。つまり時刻ｔ３まで、スイッチング部２０−４における複数のＭＯＳトランジスタ２２は、同一のタイミングで同一の状態に遷移する。
【００５３】
時刻ｔ３においてスイッチング部２０−４に供給されるゲート信号ＧＳのうち、少なくとも一つのゲート信号ＧＳ（本例ではＧＳ８）が、Ｈレベルに遷移する。これにより、スイッチング部２０−４に含まれる複数のＭＯＳトランジスタ２２のうち、少なくとも一つのＭＯＳトランジスタ２２（本例ではＭＯＳトランジスタ２２−８）がオン状態になる。これにより、外部出力信号ＯＵＴ２の電圧が低下し始める。
【００５４】
制御部５０は、時刻ｔ３から時刻ｔ４にかけて、スイッチング部２０−４に供給されるゲート信号ＧＳを、順次Ｈレベルに遷移させる。これにより、スイッチング部２０−４に含まれる複数のＭＯＳトランジスタ２２が、順次オン状態になる。制御部５０は、時刻ｔ４において、スイッチング部２０−４に含まれる全てのＭＯＳトランジスタ２２をオン状態に制御してよい。なお、時刻ｔ４以降のゲート信号ＧＳ４およびＧＳ８のパターンは、図２に示したゲート信号ＧＳ４のパターンと同一であってよい。
【００５５】
このような制御により、外部出力信号ＯＵＴ２の立ち上がりエッジ３０の遷移時間と、立ち下がりエッジ３２の遷移時間とを異ならせることができる。本例では、立ち下がりエッジ３２の遷移時間を、立ち上がりエッジ３０の遷移時間よりも長くできる。
【００５６】
なお、スイッチング部２０に含まれるＭＯＳトランジスタ２２の数は、３個以上であってもよい。ＭＯＳトランジスタ２２の数が多いほど、外部出力信号ＯＵＴのエッジの形状を精度よく制御できる。制御部５０は、一つのスイッチング部２０に含まれるそれぞれのＭＯＳトランジスタ２２をオンまたはオフするタイミングを制御することで、外部出力信号ＯＵＴの立ち上がりまたは立ち下りの傾きを調整してもよい。例えば制御部５０は、ＭＯＳトランジスタ２２を順次オンまたはオフする間隔を広げることで、外部出力信号ＯＵＴのエッジの遷移時間を長くできる。制御部５０は、設定される遷移時間の長さに応じて、それぞれのＭＯＳトランジスタ２２を制御するタイミングを調整してよい。
【００５７】
図７は、図５の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。本例の制御部５０は、外部出力信号ＯＵＴ１において、立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせる。本例において、ゲート信号ＧＳ１、ＧＳ３およびＧＳ４のパターンは、図４に示したゲート信号ＧＳ１、ＧＳ３およびＧＳ４のパターンと同一である。また、ゲート信号ＧＳ８のパターンは、ゲート信号ＧＳ４のパターンと同一である。また、時刻ｔ１０からｔ１３までにおける、ゲート信号ＧＳ２のパターンは、図２に示したゲート信号ＧＳ２のパターンと同一である。
【００５８】
時刻ｔ１０からｔ１３までにおけるゲート信号ＧＳ６のパターンは、ゲート信号ＧＳ２のパターンと同一である。つまり時刻ｔ１３まで、スイッチング部２０−２における複数のＭＯＳトランジスタ２２は、同一のタイミングで同一の状態に遷移する。
【００５９】
時刻ｔ１３においてスイッチング部２０−２に供給されるゲート信号ＧＳのうち、少なくとも一つのゲート信号ＧＳ（本例ではＧＳ６）が、Ｈレベルに遷移する。これにより、スイッチング部２０−２に含まれる複数のＭＯＳトランジスタ２２のうち、少なくとも一つのＭＯＳトランジスタ２２（本例ではＭＯＳトランジスタ２２−６）がオン状態になる。これにより、外部出力信号ＯＵＴ１の電圧が低下し始める。
【００６０】
制御部５０は、時刻ｔ１３から時刻ｔ１４にかけて、スイッチング部２０−２に供給されるゲート信号ＧＳを、順次Ｈレベルに遷移させる。これにより、スイッチング部２０−２に含まれる複数のＭＯＳトランジスタ２２が、順次オン状態になる。制御部５０は、時刻ｔ１４において、スイッチング部２０−２に含まれる全てのＭＯＳトランジスタ２２をオン状態に制御してよい。なお、時刻ｔ１４以降のゲート信号ＧＳ２およびＧＳ６のパターンは、図２に示したゲート信号ＧＳ２のパターンと同一であってよい。
【００６１】
このような制御により、外部出力信号ＯＵＴ１の立ち上がりエッジ３０の遷移時間と、立ち下がりエッジ３２の遷移時間とを異ならせることができる。本例では、立ち下がりエッジ３２の遷移時間を、立ち上がりエッジ３０の遷移時間よりも長くできる。
【００６２】
なお図５から図７の例では、第１回路部１０−１および第２回路部１０−２のそれぞれにおいて、低圧側配線１８の側に配置されたスイッチング部２０（本例ではスイッチング２０−２および２０−４）が、複数のＭＯＳトランジスタ２２を有していた。他の例では、一つ以上のスイッチング部２０が複数のＭＯＳトランジスタ２２を有してよい。いずれかのスイッチング部２０が複数のＭＯＳトランジスタ２２を有することで、外部出力信号ＯＵＴの対応するエッジの遷移時間を調整できる。
【００６３】
図８は、駆動回路１００の他の構成例を示す図である。本例の駆動回路１００は、第１回路部１０−１および第２回路部１０−２のそれぞれにおいて、高圧側配線１６の側に配置されたスイッチング部２０（本例ではスイッチング２０−１および２０―３）が、複数のＭＯＳトランジスタ２２を有する。このような構成により、それぞれの外部出力信号ＯＵＴの立ち上がりエッジの遷移時間を調整できる。
【００６４】
図９は、駆動回路１００の他の構成例を示す図である。本例の駆動回路１００は、全てのスイッチング部２０が複数のＭＯＳトランジスタ２２を有する。このような構成により、それぞれの外部出力信号ＯＵＴの任意のエッジの遷移時間を調整できる。
【００６５】
なお、図５から図９の例において、制御部５０は、いずれか一つ以上のゲート信号ＧＳを、図１から図４の例と同様にパルス幅変調してもよい。これにより、外部出力信号ＯＵＴのエッジの傾きを、より精度よく制御できる。
【００６６】
（第３実施例）
図１０は、駆動回路１００の他の構成例を示す図である。本例の駆動回路１００は、スイッチング部２０−２および２０−４の構成が、図１から図９に示した駆動回路１００と異なる。他の構成は、図１から図９に示したいずれかの態様の駆動回路１００と同一であってよい。
【００６７】
スイッチング部２０−２および２０−４のそれぞれは、１つ以上のＭＯＳトランジスタ２２、それぞれのＭＯＳトランジスタ２２に対して設けられたゲート抵抗２４、および、それぞれのＭＯＳトランジスタ２２に対して設けられたバイパススイッチ２６を有する。
【００６８】
ゲート抵抗２４は、ＭＯＳトランジスタ２２のゲート端子Ｇにゲート信号ＧＳを伝送する経路に設けられている。当該経路は、ＭＯＳトランジスタ２２のゲート端子Ｇと、制御部５０とを接続する。
【００６９】
バイパススイッチ２６は、ゲート抵抗２４をバイパスして、ゲート信号ＧＳをゲート端子Ｇに伝送するか否かを制御する。バイパススイッチ２６は、ゲート抵抗２４の両端を短絡する経路に設けられる。当該経路における抵抗値は、ゲート抵抗２４の抵抗値よりも小さい。つまりバイパススイッチ２６は、ゲート信号ＧＳが伝送する経路を変更することで、それぞれのＭＯＳトランジスタ２２のゲート抵抗値を変化させ、ゲート信号ＧＳが通過する経路の時定数を変化させる。時定数が変化することで、ゲート端子Ｇにおけるゲート電圧の遷移時間が変化する。具体的には、ゲート抵抗値が大きいほど時定数が大きくなり、ゲート端子Ｇにおけるゲート電圧の遷移時間は長くなる。
【００７０】
制御部５０は、バイパススイッチ２６を制御することで、外部出力信号ＯＵＴの立ち上がりの遷移時間と、立ち下がりの遷移時間とを異ならせる。制御部５０は、バイパススイッチ２６を制御するための制御信号ＳＷＰ２、ＳＷＮ２、ＳＷＰ４、ＳＷＮ４を生成する。一例として制御部５０は、いずれかの外部出力信号ＯＵＴにおいて、立ち上がり時にゲート信号が通過する経路と、立ち下り時にゲート信号ＧＳが通過する経路を異ならせる。
【００７１】
図１１は、バイパススイッチ２６の構成例を示す図である。本例のバイパススイッチ２６は、Ｐチャネル型のＭＯＳトランジスタ２７−ＰおよびＮチャネル型のＭＯＳトランジスタ２７−Ｎを有する。ＭＯＳトランジスタ２７−Ｐおよび２７−Ｎは、ＭＯＳトランジスタ２２と制御部５０との間において、互いに並列に設けられる。つまりＭＯＳトランジスタ２７−Ｐおよび２７−Ｎのソース端子どうし、および、ドレイン端子どうしは接続されている。
【００７２】
ＭＯＳトランジスタ２７−Ｐのゲート端子には、制御部５０から制御信号ＳＷＰが入力される。ＭＯＳトランジスタ２７−Ｎのゲート端子には、制御部５０から制御信号ＳＷＮが入力される。バイパススイッチ２６がＭＯＳトランジスタ２７−Ｐおよび２７−Ｎを並列に有することで、ゲート信号ＧＳのレベルによらず、ゲート抵抗２４をバイパスさせることができる。
【００７３】
図１２は、図１０の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。本例において制御部５０は、外部出力信号ＯＵＴ２の立ち下がりエッジ３２の遷移時間を調整する。本例において、ゲート信号ＧＳ１、ＧＳ３およびＧＳ２のパターンは、図２に示したゲート信号ＧＳ１、ＧＳ３およびＧＳ２のパターンと同一である。また、ゲート信号ＧＳ４のパターンは、図６に示したゲート信号ＧＳ４のパターンと同一である。
【００７４】
制御部５０は、本例の全期間にわたって、制御信号ＳＷＰ２をＬレベルとし、制御信号ＳＷＮ２をＨレベルとする。これにより、バイパススイッチ２６−２はオン状態となる。このためゲート信号ＧＳ２は、バイパススイッチ２６−２を通って、比較的に抵抗値が低い経路を通過する。
【００７５】
制御部５０は、時刻ｔ０からｔ３までの期間、制御信号ＳＷＰ４をＬレベルとし、制御信号ＳＷＮ４をＨレベルとする。これにより、バイパススイッチ２６−４はオン状態となる。このためゲート信号ＧＳ４は、バイパススイッチ２６−４を通って、比較的に抵抗値が低い経路を通過する。
【００７６】
時刻ｔ３からｔ４までの期間（すなわち、外部出力信号ＯＵＴ２の立ち下がりエッジ３２の遷移期間）、制御部５０は、制御信号ＳＷＰ４をＨレベルとし、制御信号ＳＷＮ４をＬレベルとする。これにより、バイパススイッチ２６−４はオフ状態となる。このためゲート信号ＧＳ４は、ゲート抵抗２４−４を通って、比較的に抵抗値が高い経路を通過する。この結果、ＭＯＳトランジスタ２２−４のゲート端子Ｇにおけるゲート電圧は、比較的に緩やかに上昇する。このため、時刻ｔ３からｔ４までの期間、外部出力信号ＯＵＴ２の電圧は緩やかに低下する。
【００７７】
このように、外部出力信号ＯＵＴの立ち上がり時におけるゲート抵抗値と、立ち下り時におけるゲート抵抗値とを異ならせることで、外部出力信号ＯＵＴの立ち上がり時における遷移時間と、立ち下がり時における遷移時間とを異ならせることができる。
【００７８】
時刻ｔ４からｔ５までの期間、制御部５０は、制御信号ＳＷＰ４をＬレベルとし、制御信号ＳＷＮ４をＨレベルとする。これにより、バイパススイッチ２６−４はオン状態となる。
【００７９】
ゲート抵抗２４は可変抵抗であってもよい。制御部５０は、ゲート抵抗２４の抵抗値を制御してよい。これにより外部出力信号ＯＵＴのエッジの傾きを調整できる。
【００８０】
図１３は、図１０の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。本例において制御部５０は、外部出力信号ＯＵＴ１の立ち下がりエッジ３２の遷移時間を調整する。本例において、ゲート信号ＧＳ１、ＧＳ３およびＧＳ２のパターンは、図４に示したゲート信号ＧＳ１、ＧＳ３およびＧＳ２のパターンと同一である。また、ゲート信号ＧＳ４のパターンは、図７に示したゲート信号ＧＳ４のパターンと同一である。
【００８１】
制御部５０は、本例の全期間にわたって、制御信号ＳＷＰ４をＬレベルとし、制御信号ＳＷＮ４をＨレベルとする。これにより、バイパススイッチ２６−４はオン状態となる。このためゲート信号ＧＳ４は、バイパススイッチ２６−４を通って、比較的に抵抗値が低い経路を通過する。
【００８２】
制御部５０は、時刻ｔ１０からｔ１３までの期間、制御信号ＳＷＰ２をＬレベルとし、制御信号ＳＷＮ２をＨレベルとする。これにより、バイパススイッチ２６−２はオン状態となる。このためゲート信号ＧＳ２は、バイパススイッチ２６−２を通って、比較的に抵抗値が低い経路を通過する。
【００８３】
時刻ｔ１３からｔ１４までの期間（すなわち、外部出力信号ＯＵＴ１の立ち下がりエッジ３２の遷移期間）、制御部５０は、制御信号ＳＷＰ２をＨレベルとし、制御信号ＳＷＮ２をＬレベルとする。これにより、バイパススイッチ２６−２はオフ状態となる。このためゲート信号ＧＳ２は、ゲート抵抗２４−２を通って、比較的に抵抗値が高い経路を通過する。この結果、ＭＯＳトランジスタ２２−２のゲート端子Ｇにおけるゲート電圧は、比較的に緩やかに上昇する。このため、時刻ｔ１３からｔ１４までの期間、外部出力信号ＯＵＴ１の電圧は緩やかに低下する。
【００８４】
時刻ｔ１４からｔ１５までの期間、制御部５０は、制御信号ＳＷＰ２をＬレベルとし、制御信号ＳＷＮ２をＨレベルとする。これにより、バイパススイッチ２６−２はオン状態となる。
【００８５】
なお図１０から図１３の例では、第１回路部１０−１および第２回路部１０−２のそれぞれにおいて、低圧側配線１８の側に配置されたスイッチング部２０（本例ではスイッチング２０−２および２０−４）が、ゲート抵抗２４およびバイパススイッチ２６を有していた。他の例では、一つ以上のスイッチング部２０がゲート抵抗２４およびバイパススイッチ２６を有してよい。いずれかのスイッチング部２０がゲート抵抗２４およびバイパススイッチ２６を有することで、外部出力信号ＯＵＴの対応するエッジの遷移時間を調整できる。
【００８６】
駆動回路１００は、第１回路部１０−１および第２回路部１０−２のそれぞれにおいて、高圧側配線１６の側に配置されたスイッチング部２０（本例ではスイッチング２０−１および２０―３）が、ゲート抵抗２４およびバイパススイッチ２６を有していてもよい。このような構成により、それぞれの外部出力信号ＯＵＴの立ち上がりエッジの遷移時間を調整できる。
【００８７】
また駆動回路１００は、全てのスイッチング部２０がゲート抵抗２４およびバイパススイッチ２６を有してもよい。このような構成により、それぞれの外部出力信号ＯＵＴの任意のエッジの遷移時間を調整できる。
【００８８】
また、それぞれのスイッチング部２０におけるゲート抵抗２４の抵抗値は同一であってよく、異なっていてもよい。Ｐチャネル型のＭＯＳトランジスタ２２に接続されたゲート抵抗２４は、Ｎチャネル型のＭＯＳトランジスタ２２に接続されたゲート抵抗２４よりも抵抗値が小さくてよい。一般に、Ｐチャネル型のＭＯＳトランジスタ２２の素子自体のオン抵抗は、同一素子サイズのＮチャネル型のＭＯＳトランジスタ２２の素子自体のオン抵抗よりも大きい。これにより、外部出力信号の各エッジの傾きの絶対値を均一化できる。
【００８９】
図１０から図１３の例においても、制御部５０は、いずれか一つ以上のゲート信号ＧＳを、図１から図４の例と同様にパルス幅変調してもよい。これにより、外部出力信号ＯＵＴのエッジの傾きを、より精度よく制御できる。図１０から図１３の例においてゲート信号ＧＳをパルス変調する場合、対応するバイパススイッチ２６をオン状態にすることが好ましい。
【００９０】
また、図１０から図１３の例においても、いずれか一つ以上のスイッチング部２０は、複数のＭＯＳトランジスタ２２を有してよい。この場合、それぞれのＭＯＳトランジスタ２２に対してゲート抵抗２４およびバイパススイッチ２６が設けられてよく、２つ以上のＭＯＳトランジスタ２２に対して共通のゲート抵抗２４およびバイパススイッチ２６が設けられてもよい。
【００９１】
図１４は、図１０の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。本例の各信号波形は、時刻ｔ３からｔ４までの制御信号ＳＷＰ４およびＳＷＮ４をパルス幅変調する点を除き、図１２の各信号波形と同一である。
【００９２】
制御部５０は、制御信号ＳＷＰ４およびＳＷＮ４をパルス幅変調して、外部出力信号ＯＵＴ２の立ち下がり時におけるバイパススイッチ２６−４のオン時間およびオフ時間の比を制御する。これにより、外部出力信号ＯＵＴ２の立ち下りの傾きを更に調整できる。制御信号ＳＷＰ４およびＳＷＮ４のパルス幅変調の態様は、図３に示したゲート信号ＧＳのパルス幅変調の態様と同様であってよい。
【００９３】
図１５は、図１０の例におけるゲート信号ＧＳおよび外部出力信号ＯＵＴの波形パターンの一例を示す図である。本例の各信号波形は、時刻ｔ１３からｔ１４までの制御信号ＳＷＰ２およびＳＷＮ２をパルス幅変調する点を除き、図１３の各信号波形と同一である。
【００９４】
制御部５０は、制御信号ＳＷＰ２およびＳＷＮ２をパルス幅変調して、外部出力信号ＯＵＴ１の立ち下がり時におけるバイパススイッチ２６−４のオン時間およびオフ時間の比を制御する。これにより、外部出力信号ＯＵＴ１の立ち下りの傾きを更に調整できる。
【００９５】
なお、第１実施例では、ゲート信号ＧＳをパルス幅変調する。制御部５０は、高周波数のクロック信号を発生できるＰＬＬ等の回路を有することが好ましい。第２実施例および第３実施例においては、制御部５０はＰＬＬ等の回路を有さなくてもよい。このため、制御部５０の回路規模を低減できる。
【００９６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９７】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００９８】
１０・・・回路部、１４・・・外部接続端子、１６・・・高圧側配線、１８・・・低圧側配線、２０・・・スイッチング部、２２・・・ＭＯＳトランジスタ、２４・・・ゲート抵抗、２６・・・バイパススイッチ、２７・・・ＭＯＳトランジスタ、３０・・・立ち上がりエッジ、３２・・・立ち下がりエッジ、５０・・・制御部、１００・・・駆動回路、２００・・・負荷
【図１】
2019110382.tif 000003
【図２】
2019110382.tif 000004
【図３】
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【図４】
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【図５】
2019110382.tif 000007
【図６】
2019110382.tif 000008
【図７】
2019110382.tif 000009
【図８】
2019110382.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
2019110382.tif 000014
【図１３】
2019110382.tif 000015
【図１４】
2019110382.tif 000016
【図１５】
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