(57)【要約】      （修正有）【課題】黒表示の品質を向上させるのに適した反射型液晶表示装置を提供すること。【解決手段】反射型液晶表示装置は、行列状に区画された複数の画素配置領域Ａ１に複数の画素がそれぞれ配置された画像表示部１１と、画像表示部１１の外周を囲むようにして設けられ、行列状に区画された複数の電極配置領域Ａ２に複数の額縁電極Ｇ１がそれぞれ配置された額縁部２１と、を備え、各電極配置領域Ａ２には、各画素配置領域Ａ１に占める画素の反射電極ＰＥの面積率を基準にして、差分が５％以内の面積率となるように額縁電極Ｇ１が配置されている。【選択図】図１０
2019090935.tif 000002
【特許請求の範囲】
【請求項１】
行列状に区画された複数の画素配置領域に複数の画素がそれぞれ配置された画像表示部と、
前記画像表示部の外周を囲むようにして設けられ、行列状に区画された複数の電極配置領域に複数の額縁電極がそれぞれ配置された額縁部と、
を備え、
各前記電極配置領域には、各前記画素配置領域に占める前記画素の反射電極の面積率を基準にして、差分が５％以内の面積率となるように前記額縁電極が配置されている、
反射型液晶表示装置。
【請求項２】
各前記額縁電極は、各前記反射電極の面積率と同一の面積率となるように形成されている、
請求項１に記載の反射型液晶表示装置。
【請求項３】
行列状に区画された複数の画素配置領域に複数の画素がそれぞれ配置された画像表示部と、
前記画像表示部の外周を囲むようにして設けられ、行列状に区画された複数の電極配置領域に複数の額縁電極がそれぞれ配置された額縁部と、
を備え、
各前記電極配置領域には、各前記画素配置領域に占める前記画素の反射電極の周囲長を基準にして、差分が３０％以内の周囲長となるように前記額縁電極が配置されている、
反射型液晶表示装置。
【請求項４】
各前記額縁電極は、各前記反射電極の周囲長と同一の周囲長となるように形成されている、
請求項３に記載の反射型液晶表示装置。
【請求項５】
各前記額縁電極は、
矩形状の本体部と、
前記本体部の外周辺の一部から突出するようにして設けられた連結部と、
を有し、
前記連結部によって、隣接する他の前記額縁電極と電気的に接続されている、
請求項１〜４の何れか一項に記載の反射型液晶表示装置。
【請求項６】
各前記額縁電極は、
前記反射電極と同じ平面形状を有し、
下位階層に形成された配線によって、隣接する他の前記額縁電極と電気的に接続されている、
請求項１〜４の何れか一項に記載の反射型液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、反射型液晶表示装置に関し、黒表示の品質を向上させるのに適した反射型液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示すべき階調に応じたサブフレームの組み合わせにより画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって特定される。
【０００３】
サブフレーム駆動方式が採用された液晶表示装置の中には、各画素が、マスターラッチ及びスレーブラッチと、液晶表示素子と、複数のスイッチングトランジスタと、によって構成されているものがある。
【０００４】
この画素では、マスターラッチの入力端子に１ビットの第１のデータが第１のスイッチングトランジスタを通して印加され、行走査線を介して印加される行選択信号がアクティブになると、第１のスイッチングトランジスタがオン状態になり、第１のデータがマスターラッチに書き込まれる。
【０００５】
全ての画素に設けられたマスターラッチへのデータの書き込みが完了すると、そのサブフレーム期間内において、全ての画素に設けられた第２のスイッチングトランジスタがオン状態になる。それにより、全ての画素に設けられたマスターラッチのデータが一斉に読み出されてスレーブラッチに書き込まれるとともに、当該スレーブラッチに書き込まれたデータが液晶表示素子の画素電極に印加される。各サブフレーム期間において、全ての画素に対して同様の処理が行われる。その結果、各画素は、１フレームを構成する複数のサブフレームの組み合わせにより所望の階調表示を行うことができる。
【０００６】
なお、１フレームを構成する複数のサブフレームの期間は、それぞれ同一又は異なる所定の期間に予め割り当てられている。例えば、各画素において、最大階調表示を行う（白を表示させる）場合には１フレームを構成する複数のサブフレームの全てにおいて表示を行い、最小階調表示を行う（黒を表示させる）場合には１フレームを構成する複数のサブフレームの全てにおいて表示を行わず、それ以外の階調表示を行う場合には、表示する階調に応じて表示するサブフレームを選択する。この従来からの手法を採用した液晶表示装置は、階調を示すデジタルデータを入力データとしており、また、２段ラッチ構成のデジタル駆動方式を採用している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第５７３３１５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に開示された液晶表示装置では、画像表示部の外周を囲むように設けられた額縁部の額縁電極がベタ電極であると考えられ、その影響で、画像表示部に設けられた各画素によって表示される黒のレベルと、額縁部によって表示される黒のレベルと、が異なってしまう可能性があった。そのため、額縁部によって表示される黒が、画像表示部に設けられた各画素によって表示される黒よりも黒く強調されてしまう可能性があった。それにより、例えばプロジェクターを視聴している場合、同じレベルの黒を表示しているつもりでも、額縁部によって表示される黒が、画像表示部によって表示される黒よりも強調され過ぎてしまい、その結果、映像の品質が低下してしまう、という問題があった。
【０００９】
本発明は以上の点に鑑みなされたもので、黒表示の品質を向上させることが可能な反射型液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様にかかる反射型液晶表示装置は、行列状に区画された複数の画素配置領域に複数の画素がそれぞれ配置された画像表示部と、前記画像表示部の外周を囲むようにして設けられ、行列状に区画された複数の電極配置領域に複数の額縁電極がそれぞれ配置された額縁部と、を備え、各前記電極配置領域には、各前記画素配置領域に占める前記画素の反射電極の面積率を基準にして、差分が５％以内の面積率となるように前記額縁電極が配置されている。
【００１１】
本発明の一態様にかかる反射型液晶表示装置は、行列状に区画された複数の画素配置領域に複数の画素がそれぞれ配置された画像表示部と、前記画像表示部の外周を囲むようにして設けられ、行列状に区画された複数の電極配置領域に複数の額縁電極がそれぞれ配置された額縁部と、を備え、各前記電極配置領域には、各前記画素配置領域に占める前記画素の反射電極の周囲長を基準にして、差分が３０％以内の周囲長となるように前記額縁電極が配置されている。
【発明の効果】
【００１２】
本発明によれば、黒表示の品質を向上させることが可能な反射型液晶表示装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかる液晶表示装置を示すブロック図である。
【図２】図１に示す液晶表示装置に設けられた画素の具体的構成を示す回路図である。
【図３】図２に示す画素に設けられた第１データ保持部を構成するインバータの具体的構成を示す回路図である。
【図４】図２に示す画素の概略断面図である。
【図５】図１に示す液晶表示装置の動作を示すタイミングチャートである。
【図６】液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す図である。
【図７】図１に示す液晶表示装置の概略平面図である。
【図８】比較例にかかる液晶表示装置に設けられた画素の反射電極、及び、額縁電極の概略平面図である。
【図９】図８に示す画素の反射電電極、及び、額縁電極を拡大した概略平面図である。
【図１０】図１に示す液晶表示装置に設けられた画素の反射電極、及び、額縁電極の概略平面図である。
【図１１】図１０に示す画素の反射電極、及び、額縁電極の概略断面図である。
【図１２】図１０に示す画素の反射電極、及び、額縁電極を拡大した概略平面図である。
【図１３】反射電極及び額縁電極のそれぞれの開口率の差と、画像表示部及び額縁部のそれぞれによって表示される黒レベルの差と、の関係を示す図である。
【図１４】実施の形態２にかかる液晶表示装置に設けられた画素の反射電極、及び、額縁電極の概略平面図である。
【図１５】図１４に示す画素の反射電極、及び、額縁電極の概略断面図である。
【図１６】図１４に示す画素の反射電極、及び、額縁電極を拡大した概略平面図である。
【図１７】実施の形態３にかかる液晶表示装置に設けられた画素の反射電極、及び、額縁電極の概略平面図である。
【図１８】図１７に示す画素の反射電極、及び、額縁電極を拡大した概略平面図である。
【図１９】反射電極及び額縁電極のそれぞれの周囲長の差と、画像表示部及び額縁部のそれぞれによって表示される黒レベルの差と、の関係を示す図である。
【発明を実施するための形態】
【００１４】
＜実施の形態１＞
以下、図面を用いて本発明の実施形態について説明する。
【００１５】
図１は、実施の形態１に係る反射型液晶表示装置１０を示すブロック図である。
図１に示すように、反射型液晶表示装置１０は、画像表示部１１と、タイミングジェネレータ１３と、垂直シフトレジスタ１４と、データラッチ回路１５と、水平ドライバ１６と、を備える。水平ドライバ１６は、水平シフトレジスタ１６１と、ラッチ部１６２と、レベルシフタ／画素ドライバ１６３と、により構成される。
【００１６】
画像表示部１１は、行列状に区画された複数の画素配置領域のそれぞれに規則的に配置された複数の画素１２を有する。
【００１７】
複数の画素１２は、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在するｍ本（ｍは２以上の自然数）の行走査線ｇ１〜ｇｍと、レベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の列データ線ｄ１〜ｄｎと、がそれぞれ交差する複数の交差部に二次元マトリクス状に配置されている。画像表示部１１内の全ての画素１２は、一端がタイミングジェネレータ１３に接続されたトリガ線ｔｒｉｇ，ｔｒｉｇｂに共通接続されている。
【００１８】
なお、正転トリガパルス用トリガ線ｔｒｉｇが伝送する正転トリガパルスＴＲＩと、反転トリガパルス用トリガ線ｔｒｉｇｂが伝送する反転トリガパルスＴＲＩＢとは、常に逆論理値の関係（相補的な関係）にある。
【００１９】
タイミングジェネレータ１３は、上位装置２０から出力された垂直同期信号Ｖｓｔ、水平同期信号Ｈｓｔ、及び、基本クロックＣＬＫ等の外部信号を入力信号として受け取り、これら外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、ＨスタートパルスＨＳＴ、クロック信号ＶＣＫ，ＨＣＫ、ラッチパルスＬＴ、及び、トリガパルスＴＲＩ，ＴＲＩＢ等の各種の内部信号を生成する。
【００２０】
交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であり、画像表示部１１を構成する画素１２内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖｃｏｍとして供給される。
【００２１】
スタートパルスＶＳＴは、後述する各サブフレームの開始タイミングで出力されるパルス信号であり、このスタートパルスＶＳＴによって、サブフレームの切替わりが制御される。
【００２２】
スタートパルスＨＳＴは、水平シフトレジスタ１６１の開始タイミングで当該水平シフトレジスタ１６１に対して出力されるパルス信号である。
【００２３】
クロック信号ＶＣＫは、垂直シフトレジスタ１４における１水平走査期間（１Ｈ）を規定するシフトクロックであり、クロック信号ＶＣＫのタイミングで垂直シフトレジスタ１４がシフト動作を行う。
【００２４】
クロック信号ＨＣＫは、水平シフトレジスタ１６１におけるシフトクロックであり、３２ビット幅でデータをシフトさせるための信号である。
【００２５】
ラッチパルスＬＴは、水平シフトレジスタ１６１が水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。
【００２６】
正転トリガパルスＴＲＩ及び反転トリガパルスＴＲＩＢは、それぞれトリガ線ｔｒｉｇ，ｔｒｉｇｂを介して、画像表示部１１内の全ての画素１２に供給されるパルス信号である。
【００２７】
ここで、正転トリガパルスＴＲＩ及び反転トリガパルスＴＲＩＢは、あるサブフレーム期間において、画像表示部１１内の全ての画素１２内の第１データ保持部にデータが書き込まれた後にタイミングジェネレータ１３から出力される。それにより、そのサブフレーム期間において、画像表示部１１内の全ての画素１２内の第１データ保持部に保持されたデータが、それぞれ対応する画素１２内の第２データ保持部に一斉に転送される。
【００２８】
垂直シフトレジスタ１４は、各サブフレームの開始タイミングで供給されるＶスタートパルスＶＳＴをクロック信号ＶＣＫに従って転送し、行走査信号を行走査線ｇ１〜ｇｍに対して１Ｈ単位で順次排他的に供給する。それにより、画像表示部１１の最も上にある行走査線ｇ１から最も下にある行走査線ｇｍにかけて、行走査線が１本ずつ１Ｈ単位で順次選択されていく。
【００２９】
データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム単位の３２ビット幅のデータを、上位装置２０からの基本クロックＣＬＫに基づいてラッチした後、基本クロックＣＬＫに同期して水平シフトレジスタ１６１へ出力する。
【００３０】
なお、反射型液晶表示装置１０は、映像信号の１フレームを、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割し、これらサブフレームの組み合わせにて階調表示を行っている。そのため、上記の外部回路は、各画素の階調を示す階調データを、複数のサブフレームに対応する複数の１ビットのサブフレームデータに変換している。さらに、上記の外部回路は、同じサブフレームに属する３２画素分のサブフレームデータをまとめて３２ビット幅のデータとしてデータラッチ回路１５に供給している。
【００３１】
水平シフトレジスタ１６１は、１ビットシリアルデータの処理系としてみた場合、タイミングジェネレータ１３から１Ｈの初期に供給されるスタートパルスＨＳＴによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシフトする。
【００３２】
ラッチ部１６２は、水平シフトレジスタ１６１が画像表示部１１の１行分の画素数ｎと同じｎビット分のデータをシフトし終わると、タイミングジェネレータ１３から供給されるラッチパルスＬＴに同期して、水平シフトレジスタ１６１から並列に供給されるｎビット分のデータ（即ち、ｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素ドライバ１６３のレベルシフタへ出力する。なお、ラッチ部１６２のデータ転送が終了すると、タイミングジェネレータ１３からスタートパルスＨＳＴが再び出力され、水平シフトレジスタ１６１はクロック信号ＨＣＫに従ってデータラッチ回路１５からの３２ビット幅のデータのシフトを再開する。
【００３３】
レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ部１６２から転送された１行のｎ画素に対応するｎ個のサブフレームデータの信号レベルを液晶駆動電圧振幅までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本の列データ線ｄ１〜ｄｎに並列に出力する。
【００３４】
水平ドライバ１６は、１水平走査期間において、データ書き込み対象として選択されている行の画素に向けたサブフレームデータの出力と、次の１水平走査期間にデータ書き込み対象として選択される行の画素のためのサブフレームデータのシフトと、を並行して行っている。そして、ある水平走査期間において、１行のｎ画素に対応するｎ個のサブフレームデータが、データ信号としてそれぞれｎ本の列データ線ｄ１〜ｄｎに並列に、かつ、一斉に出力される。
【００３５】
画像表示部１１を構成する複数の画素１２のうち、垂直シフトレジスタ１４からの行走査信号により選択された１行のｎ個の画素１２は、レベルシフタ／画素ドライバ１６３から一斉に出力された１行分のｎ個のサブフレームデータをｎ本の列データ線ｄ１〜ｄｎを介してサンプリングして各画素１２内の後述する第１データ保持部に書き込む。
【００３６】
画素１２の詳細については後述するが、画素１２では、記憶部ＳＭ１に保持された入力データの反転データが反射電極ＰＥに印加される。つまり、画素１２は、レベルシフタ／画素ドライバ１６３から供給された入力データを反転する機能を有している。
【００３７】
（画素１２の具体的構成）
続いて、画素１２の具体的構成について説明する。
図２は、画素１２の具体的構成を示す回路図である。
【００３８】
図２に示すように、画素１２は、行走査線ｇ１〜ｇｍの何れか（以下、行走査線ｇと称す）と、列データ線ｄ１〜ｄｎの何れか（以下、列データ線ｄと称す）と、が交差する交差部分に設けられている。
【００３９】
画素１２は、ＳＲＡＭセル２０１と、ＤＲＡＭセル２０２と、液晶表示素子ＬＣと、を備える。ＳＲＡＭセル２０１は、第１スイッチであるスイッチＳＷ１と、第１データ保持部である記憶部ＳＭ１と、により構成されている。ＤＲＡＭセル２０２は、第２スイッチであるスイッチＳＷ２と、第２データ保持部である記憶部ＤＭ２と、により構成されている。液晶表示素子ＬＣは、離間対向配置された光反射特性を有する画素電極である反射電極ＰＥと、光透過性を有する共通電極ＣＥとの間の空間に、液晶ＬＣＭが充填封入された公知の構造である。
【００４０】
（ＳＲＡＭセル２０１の構成）
スイッチＳＷ１は、例えばＮチャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジスタという）ＭＮ１により構成されている。スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１では、ソースが記憶部ＳＭ１の入力端子（ノードａ）に接続され、ドレインが列データ線ｄに接続され、ゲートが行走査線ｇに接続されている。
【００４１】
記憶部ＳＭ１は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１，ＩＮＶ１２からなる自己保持型メモリである。より具体的には、インバータＩＮＶ１１の入力端子は、インバータＩＮＶ１２の出力端子及びスイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１のソースに接続されている。インバータＩＮＶ１２の入力端子は、スイッチＳＷ２及びインバータＩＮＶ１１の出力端子に接続されている。
【００４２】
図３は、インバータＩＮＶ１１の具体的構成を示す回路図である。
図３に示すように、インバータＩＮＶ１１は、直列接続されたＰチャネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）ＭＰ１１及びＮＭＯＳトランジスタＭＮ１１を有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭＯＳインバータである。同じく、インバータＩＮＶ１２は、直列接続されたＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２を有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭＯＳインバータである。
【００４３】
ここで、インバータＩＮＶ１１，ＩＮＶ１２の駆動能力は異なる。具体的には、記憶部ＳＭ１を構成するインバータＩＮＶ１１，ＩＮＶ１２のうち、スイッチＳＷ１から見て入力側となるインバータＩＮＶ１１内のトランジスタＭＰ１１，ＭＮ１１の駆動能力は、スイッチＳＷ１から見て出力側となるインバータＩＮＶ１２内のトランジスタＭＰ１２，ＭＮ１２の駆動能力よりも大きい。それにより、列データ線ｄからスイッチＳＷ１を介して記憶部ＳＭ１にデータが伝搬しやすくなり、一方で、スイッチＳＷ２を介して記憶部ＤＭ２から記憶部ＳＭ１にデータが伝搬しにくくなる。
【００４４】
さらに、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１の駆動能力は、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタＭＮ１２の駆動能力よりも大きい。それにより、例えば、列データ線ｄ上でＨレベルを示すデータを記憶部ＳＭ１に記憶させる場合、列データ線ｄからスイッチＳＷ１を介して記憶部ＳＭ１の入力端子（ノードａ）に流れる電流が、記憶部ＳＭ１の入力端子からＮＭＯＳトランジスタＭＮ１２を介して接地電圧端子ＧＮＤに流れる電流よりも大きくなるため、データを正確に記憶部ＳＭ１に記憶させることができる。
【００４５】
（ＤＲＡＭセル２０２の構成）
スイッチＳＷ２は、並列接続されたＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２からなる公知のトランスミッションゲートである。より具体的には、ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２では、それぞれのソースが記憶部ＳＭ１の出力端子に共通接続され、それぞれのドレインが記憶部ＤＭ２の入力端子及び液晶表示素子ＬＣの反射電極ＰＥに共通接続されている。そして、ＮＭＯＳトランジスタＭＮ２のゲートは、正転トリガパルス用トリガ線ｔｒｉｇに接続され、ＰＭＯＳトランジスタＭＰ２のゲートは、反転トリガパルス用トリガ線ｔｒｉｇｂに接続されている。
【００４６】
例えば、スイッチＳＷ２は、トリガ線ｔｒｉｇを介して供給される正転トリガパルスがＨレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＬレベル）の場合にオン状態となり、記憶部ＳＭ１から読み出されたデータを記憶部ＤＭ２及び反射電極ＰＥへ転送する。また、スイッチＳＷ２は、トリガ線ｔｒｉｇを介して供給される正転トリガパルスがＬレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＨレベル）の場合にオフ状態となり、記憶部ＳＭ１の記憶データの読み出しは行わない。
【００４７】
スイッチＳＷ２は、公知のトランスミッションゲートであるため、オン状態において接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。より具体的には、記憶部ＳＭ１からトランジスタＭＮ２，ＭＰ２のソースに印加される電圧が接地電圧ＧＮＤレベル（Ｌレベル）の場合、ＰＭＯＳトランジスタＭＰ２のソース・ドレインが導通しない代わりに、ＮＭＯＳトランジスタＭＮ２のソース・ドレインは低抵抗で導通することができる。一方、記憶部ＳＭ１からトランジスタＭＮ２，ＭＰ２のソースに印加される電圧が電源電圧ＶＤＤレベル（Ｈレベル）の場合、ＮＭＯＳトランジスタＭＮ２のソース・ドレインが導通しない代わりに、ＰＭＯＳトランジスタＭＰ２のソース・ドレインは低抵抗で導通することができる。このように、スイッチＳＷ２では、トランスミッションゲートのソース・ドレインが低抵抗で導通することができるため、オン状態において接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。
【００４８】
記憶部ＤＭ２は、容量Ｃ１により構成されている。容量Ｃ１には、例えば、配線間で容量を形成するＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）容量、基板−ポリシリコン間で容量を形成するＤｉｆｆｕｓｉｏｎ容量、又は、２層ポリシリコン間で容量を形成するＰＩＰ（Ｐｏｌｙ  Ｉｎｓｕｌａｔｏｒ  Ｐｏｌｙ）容量等を用いることができる。
【００４９】
スイッチＳＷ２がオンすると、記憶部ＳＭ１に記憶されたデータが読み出され、スイッチＳＷ２を介して、記憶部ＤＭ２内の容量Ｃ１及び反射電極ＰＥへ転送される。それにより、記憶部ＤＭ２に記憶されたデータが書き換えられる。
【００５０】
ここで、スイッチＳＷ２がオンしている場合、容量Ｃ１に保持されたデータは記憶部ＳＭ１を構成するインバータＩＮＶ１２の入力ゲートにも影響を与える。しかしながら、インバータＩＮＶ１１の駆動能力をインバータＩＮＶ１２の駆動能力より大きくしているため、インバータＩＮＶ１２が容量Ｃ１のデータの影響を受ける前に、インバータＩＮＶ１１が容量Ｃ１のデータを書き換えてしまう。したがって、容量Ｃ１の保持データによって記憶部ＳＭ１のデータが意図せず書き換えられてしまうことはない。
【００５１】
このように、本実施の形態に係る反射型液晶表示装置１０は、ＳＲＡＭセル及びＤＲＡＭセルを１つずつ備えた画素１２を用いることにより、ＳＲＡＭセルを２つ備えた画素を用いる場合よりも、画素を構成するトランジスタの数を少なくして、画素の小型化を実現している。
【００５２】
本実施の形態では、スイッチＳＷ２がＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２により構成される場合について説明したが、これに限られない。スイッチＳＷ２は、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２の何れか一つが設けられた構成に適宜変更可能である。その場合、トリガ線ｔｒｉｇ，ｔｒｉｇｂの一方のみが設けられることとなる。
【００５３】
なお、反射型液晶表示装置１０は、画素を構成するトランジスタの数を少なくすることで画素の小型化を実現できるだけでなく、以下に説明するように記憶部ＳＭ１，ＤＭ２及び反射電極ＰＥを素子の高さ方向に有効に配置することによっても画素の小型化を実現することができる。以下、図４を用いて、詳細に説明する。
【００５４】
（画素１２の断面構造）
図４は、画素１２の要部を示す概略断面図である。また、図４では、容量Ｃ１が配線間で容量を形成するＭＩＭにより構成された場合を例に説明する。
【００５５】
図４に示すように、シリコン基板１００上にはＮウエル１０１及びＰウエル１０２が形成されている。
【００５６】
Ｎウエル１０１上には、スイッチＳＷ２のＰＭＯＳトランジスタＭＰ２、及び、インバータＩＮＶ１１のＰＭＯＳトランジスタＭＰ１１が形成されている。より具体的には、Ｎウエル１０１上には、ＰＭＯＳトランジスタＭＰ２，ＭＰ１１のそれぞれのソースとなる共通拡散層、及び、ドレインとなる２つの拡散層が形成され、共通拡散層と２つの拡散層との間のチャネル領域上には、ＰＭＯＳトランジスタＭＰ２，ＭＰ１１のそれぞれのゲートとなるポリシリコンがゲート酸化膜を介して形成されている。
【００５７】
Ｐウエル１０２上には、スイッチＳＷ２のＮＭＯＳトランジスタＭＮ２、及び、インバータＩＮＶ１１のＮＭＯＳトランジスタＭＮ１１が形成されている。より具体的には、Ｐウエル１０２上には、ＮＭＯＳトランジスタＭＮ２，ＭＮ１１のそれぞれのソースとなる共通拡散層、及び、ドレインとなる２つの拡散層が形成され、共通拡散層と２つの拡散層との間のチャネル領域上には、ＮＭＯＳトランジスタＭＮ２，ＭＮ１１のそれぞれのゲートとなるポリシリコンがゲート酸化膜を介して形成されている。
【００５８】
なお、Ｎウエル上の活性領域（拡散層及びチャネル領域）と、Ｐウエル上の活性領域と、の間には、素子分離酸化膜１０３が形成されている。
【００５９】
トランジスタＭＰ２，ＭＰ１１，ＭＮ２，ＭＮ１１の上方には、層間絶縁膜１０５をメタル間に介在させて第１メタル１０６、第２メタル１０８、第３メタル１１０、ＭＩＭ電極１１２、第４メタル１１４、及び、第５メタル１１６が積層されている。
【００６０】
第５メタル１１６は、画素毎に形成される反射電極ＰＥを構成している。
【００６１】
トランジスタＭＮ２，ＭＰ２の各ドレインを構成する各拡散層は、コンタクト１１８、第１メタル１０６、スルーホール１１９ａ、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、スルーホール１１９ｃ、第４メタル１１４、及び、スルーホール１１９ｅを介して、第５メタル１１６に電気的に接続されている。さらに、トランジスタＭＮ２，ＭＰ２の各ドレインを構成する各拡散層は、コンタクト１１８、第１メタル１０６、スルーホール１１９ａ、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、スルーホール１１９ｃ、第４メタル１１４、及び、スルーホール１１９ｄを介してＭＩＭ電極１１２に電気的に接続されている。即ち、スイッチＳＷ２を構成するトランジスタＭＮ２，ＭＰ２の各ソースは、反射電極ＰＥ及びＭＩＭ電極１１２に電気的に接続されている。
【００６２】
反射電極ＰＥ（第５メタル１１６）は、その上面に形成された保護膜であるパッシベーション膜（ＰＳＶ）１１７を介して、透明電極である共通電極ＣＥに離間対向配置されている。反射電極ＰＥと共通電極ＣＥとの間には、液晶ＬＣＭが充填封止されている。反射電極ＰＥ、共通電極ＣＥ、及び、それらの間の液晶ＬＣＭによって液晶表示素子ＬＣが構成される。
【００６３】
ここで、ＭＩＭ電極１１２は、第３メタル１１０上に層間絶縁膜１０５を介して形成されている。このＭＩＭ電極１１２、第３メタル１１０、及び、それらの間の層間絶縁膜１０５によって容量Ｃ１が構成される。そのため、スイッチＳＷ１，ＳＷ２及び記憶部ＳＭ１が、第１，２層配線である第１メタル１０６及び第２メタル１０８と、トランジスタと、を用いて形成されるのに対し、記憶部ＤＭ２は、それらの上層である第３メタル１１０及びＭＩＭ電極１１２を用いて形成されることとなる。つまり、スイッチＳＷ１，ＳＷ２及び記憶部ＳＭ１と、記憶部ＤＭ２とは、それぞれ異なる層にて形成されることとなる。
【００６４】
図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭを透過して反射電極ＰＥ（第５メタル１１６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出射される。
【００６５】
このように、反射型液晶表示装置１０は、第５層配線である第５メタル１１６を反射電極ＰＥとして用い、第３層配線である第３メタル１１０を記憶部ＤＭ２の一部として用い、第１，２層配線である第１メタル１０６及び第２メタル１０８とトランジスタとを記憶部ＳＭ１等として用いることで、記憶部ＳＭ１、記憶部ＤＭ２及び反射電極ＰＥを高さ方向に有効に配置することが可能になるため、画素をさらに小型化することができる。それにより、例えば、３μｍ以下のピッチの画素を電源電圧３．３Ｖのトランジスタで構成できる。この３μｍ以下のピッチの画素を用いることで、対角の長さ０．５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。
【００６６】
（反射型液晶表示装置１０の動作）
次に、図５を用いて、反射型液晶表示装置１０の動作について説明する。
図５は、反射型液晶表示装置１０の動作を示すタイミングチャートである。
【００６７】
前述したように、反射型液晶表示装置１０では、垂直シフトレジスタ１４からの行走査信号により、行走査線ｇ１〜ｇｍが１本ずつ１Ｈ単位で順次選択されていくため、画像表示部１１を構成する複数の画素１２には、選択された行走査線に共通に接続された１行のｎ個の画素単位でデータが書き込まれる。そして、画像表示部１１を構成する複数の画素１２の全てにデータが書き込まれると、その後、トリガパルスＴＲＩ，ＴＲＩＢに基づき、全ての画素１２のデータが一斉に読み出される（より具体的には、全ての画素１２内の記憶部ＳＭ１のデータが一斉に記憶部ＤＭ２及び反射電極ＰＥに転送される）。
【００６８】
図５の（Ａ）は、各画素１２に記憶されるサブフレームデータの変化を示している。なお、縦軸が行番号を表し、横軸が時間を表している。図５の（Ａ）に示すように、サブフレームデータの境界線は右下がりとなっている。これは、行番号の大きな画素ほどサブフレームデータが遅れて書き込まれることを表している。この境界線の一端から他端までの期間がサブフレームデータの書き込み期間に相当する。なお、Ｂ０ｂ，Ｂ１ｂ，Ｂ２ｂは、それぞれビットＢ０，Ｂ１，Ｂ２のサブフレームデータの反転データを示している。
【００６９】
図５の（Ｂ）は、トリガパルスＴＲＩの出力タイミング（立ち上がりタイミング）を示している。なお、トリガパルスＴＲＩＢは、常にトリガパルスＴＲＩを論理反転した値を示すため、省略されている。図５の（Ｃ）は、反射電極ＰＥに印加されるサブフレームデータのビットを模式的に示している。図５の（Ｄ）は、共通電極電圧Ｖｃｏｍの値の変化を示している。図５の（Ｅ）は、液晶ＬＣＭに印加される電圧の変化を示している。
【００７０】
まず、行走査信号により選択された画素１２では、スイッチＳＷ１がオンするため、水平ドライバ１６から列データ線ｄに出力されたビットＢ０の正転サブフレームデータが、スイッチＳＷ１によりサンプリングされて記憶部ＳＭ１に書き込まれる。同様にして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ０の正転サブフレームデータが書き込まれる。その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ１）。
【００７１】
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ０の正転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるとともに、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ０の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の正転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ１）、次に再びＨレベルとなるまで（時刻Ｔ２）の１サブフレーム期間である。
【００７２】
ここで、サブフレームデータのビット値が「１」、すなわちＨレベルのときには反射電極ＰＥには電源電圧ＶＤＤ（ここでは３．３Ｖ）が印加され、ビット値が「０」、すなわちＬレベルのときには反射電極ＰＥには接地電圧ＧＮＤ（０Ｖ）が印加される。一方、共通電極ＣＥには、接地電圧ＧＮＤ及び電源電圧ＶＤＤに制限されることなく、自由な電圧が共通電極電圧Ｖｃｏｍとして印加できるようになっており、Ｈレベルの正転トリガパルスＴＲＩの入力に同期して共通電極電圧Ｖｃｏｍが所定電圧に切り替わるように制御される。本例では、共通電極電圧Ｖｃｏｍは、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図５（Ｄ）に示すように、０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。
【００７３】
液晶表示素子ＬＣは、反射電極ＰＥの印加電圧と共通電極電圧Ｖｃｏｍとの差電圧の絶対値である液晶ＬＣＭの印加電圧に応じた階調表示を行う。したがって、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ１〜Ｔ２）では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３．３Ｖ＋Ｖｔｔ（＝３．３Ｖ−（−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。
【００７４】
図６は、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。
図６を参照すると、グレースケール値曲線は、黒のグレースケール値が液晶の閾値電圧ＶｔｔのＲＭＳ電圧に対応し、かつ、白のグレースケール値が液晶の飽和電圧Ｖｓａｔ（＝３．３Ｖ＋Ｖｔｔ）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。したがって、液晶表示素子ＬＣは上記のように液晶ＬＣＭの印加電圧が（３．３Ｖ＋Ｖｔｔ）のときは白を表示し、＋Ｖｔｔのときは黒を表示する。
【００７５】
図５に戻り、液晶表示素子ＬＣがビットＢ０の正転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ１〜Ｔ２）において、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対するビットＢ０の反転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ０の反転サブフレームデータが書き込まれると、その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ２）。
【００７６】
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ０の反転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるとともに、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ０の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の反転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ２）、次に再びＨレベルとなるまで（時刻Ｔ３）の１サブフレーム期間である。ここで、ビットＢ０の反転サブフレームデータはビットＢ０の正転サブフレームデータと常に逆論理値の関係にあるため、ビットＢ０の正転サブフレームデータが「１」のときは「０」、ビットＢ０の正転サブフレームデータが「０」のときは「１」である。
【００７７】
一方、共通電極電圧Ｖｃｏｍは、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図５（Ｄ）に示すように、３．３Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ２〜Ｔ３）では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝３．３Ｖ−（３．３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−３．３Ｖ−Ｖｔｔ（＝０Ｖ−（３．３Ｖ＋Ｖｔｔ））となる。
【００７８】
例えば、ビットＢ０の正転サブフレームデータのビット値が「１」であった場合には続いて印加されるビットＢ０の反転サブフレームデータのビット値は「０」となる。このとき、液晶ＬＣＭの印加電圧は、−（３．３Ｖ＋Ｖｔｔ）となり、ビットＢ０の正転サブフレームデータが印加されたときと比較して、電位の方向が逆になるが絶対値が同じになる。そのため、画素１２は、ビットＢ０の反転サブフレームデータが印加されたときも、ビットＢ０の正転フレームデータが印加されたときと同様に、白を表示する。また、ビットＢ０の正転サブフレームデータのビット値が「０」であった場合には続いて印加されるビットＢ０の反転サブフレームデータのビット値は「１」となる。このとき、液晶ＬＣＭの印加電圧は、−Ｖｔｔとなり、ビットＢ０の正転サブフレームデータが印加されたときと比較して、電位の方向が逆になるが絶対値が同じになる。そのため、画素１２は、ビットＢ０の反転サブフレームデータが印加されたときも、ビットＢ０の正転フレームデータが印加されたときと同様に、黒を表示する。
【００７９】
したがって、画素１２は、図５の（Ｅ）に示すように、時刻Ｔ１〜Ｔ３の２サブフレーム期間中、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を表示するとともに、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの焼き付きを防止することができる。
【００８０】
続いて、液晶表示素子ＬＣがビットＢ０の反転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ２〜Ｔ３）において、全ての画素１２の記憶部ＳＭ１に対するビットＢ１の正転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１の全画素１２の記憶部ＳＭ１に対してビットＢ１の正転サブフレームデータが書き込まれると、その後、画像表示部１１を構成するすべての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ３）。
【００８１】
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ１の正転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるととともに、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ１の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の正転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ３）、次に再びＨレベルとなるまで（時刻Ｔ４）の１サブフレーム期間である。
【００８２】
一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように、０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。したがって、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ３〜Ｔ４）では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３．３Ｖ＋Ｖｔｔ（＝３．３Ｖ−（−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。
【００８３】
続いて、液晶表示素子ＬＣがビットＢ１の正転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ３〜Ｔ４）において、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対するビットＢ１の反転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ１の反転サブフレームデータが書き込まれると、その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ４）。
【００８４】
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ１の反転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるとともに、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ１の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の反転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ４）、次に再びＨレベルとなるまで（時刻Ｔ５）の１サブフレーム期間である。ここで、ビットＢ１の反転サブフレームデータはビットＢ１の正転サブフレームデータと常に逆論理値の関係にある。
【００８５】
一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図５（Ｄ）に示すように、３．３Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ４〜Ｔ５）では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝３．３Ｖ−（３．３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−３．３Ｖ−Ｖｔｔ（＝０Ｖ−（３．３Ｖ＋Ｖｔｔ））となる。
【００８６】
これにより、画素１２は、図５の（Ｅ）に示すように、時刻Ｔ３〜Ｔ５の２サブフレーム期間中、ビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調を表示するとともに、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの焼き付きを防止することができる。ビットＢ２以降についても同様の動作が繰り返される。
【００８７】
このようにして、反射型液晶表示装置１０は、複数のサブフレームの組み合わせにて階調表示を行っている。
【００８８】
なお、ビットＢ０と相補ビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間であり、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間であるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定されている。また、図５（Ｅ）に示すように、ビットＢ２と相補ビットＢ２ｂの各表示期間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。他のサブフレーム期間についても同様のことが言える。システムの仕様等に応じて、各サブフレーム期間の長さ、及び、サブフレーム数を任意に設定することができる。
【００８９】
（額縁部２１の詳細な説明）
続いて、額縁部２１について説明する。額縁部２１は、例えばプロジェクター等によって画像を拡大投影する場合において、画像表示部１１によって表示される画像の外枠領域（額縁領域）に黒を表示する部である。
【００９０】
図７は、反射型液晶表示装置１０の概略平面図である。図７に示すように、反射型液晶表示装置１０では、チップＣＨＰ１上に、画像表示部１１が設けられるとともに、画像表示部１１の外周を囲むようにして額縁部２１が設けられている。なお、図示されていないが、額縁部２１の額縁電極Ｇ１の下位階層には、各画素１２を駆動する水平ドライバ１６、垂直シフトレジスタ１４、タイミングジェネレータ１３、データラッチ回路１５等が形成されている。また、チップＣＨＰ１の外周辺には、複数のパッドＰＤ１が設けられている。チップＣＨＰ１上の各機能ブロックは、複数のパッドＰＤ１及びボンディングワイヤを介して、例えばＦＰＣ(Flexible Printed Circuit)に接続されており、ＦＰＣによって構成された上位装置からの制御信号により、画像表示部１１によって映像を表示したり、額縁部２１によって黒を表示したりする。
【００９１】
まず、額縁部２１の比較例である額縁部５１について説明する。
図８は、比較例にかかる反射型液晶表示装置に設けられた画像表示部１１の各画素１２の反射電極ＰＥ、及び、額縁部５１の額縁電極Ｇ５の概略平面図である。図８の例では、画像表示部１１の角部に設けられた複数の画素１２のそれぞれの反射電極ＰＥ、及び、その周辺に設けられた額縁部５１の額縁電極Ｇ５のみが示されている。
【００９２】
図８に示すように、額縁電極Ｇ５は、額縁部５１の全面にわたって隙間なく広がるベタ電極であって、画素１２の反射電極ＰＥと同一階層に形成されている。なお、額縁電極Ｇ５の上層には、共通電極ＣＥが離間対向配置され、共通電極ＣＥと額縁電極Ｇ５との間には液晶ＬＣＭが充填封止されている。これら共通電極ＣＥ、額縁電極Ｇ５、及び、液晶ＬＣＭによって液晶表示素子ＬＣ＿Ｂが構成されている。
【００９３】
ここで、額縁電極Ｇ５には、共通電極ＣＥと同じ電圧Ｖｃｏｍが印加されている。それにより、額縁電極Ｇ５と共通電極ＣＥとの間の電位差が０Ｖになるため、額縁部５１には黒が表示される。
【００９４】
なお、画像表示部１１によって表示される画像の品質向上の妨げとならないように、額縁部５１によって表示される黒のレベルは、画像表示部１１によって表示される黒のレベルと同じであることが好ましい。しかしながら、実際には、額縁部５１によって表示される黒は、画像表示部１１によって表示される黒よりも黒く表示されてしまう。そのため、額縁部５１が搭載された反射型液晶表示装置では、例えば額縁部５１によって表示される黒が強調され過ぎてしまう等の理由により、映像品質が劣化してしまうという問題があった。
【００９５】
この問題は、画素１２の反射電極ＰＥの開口率（画素配置領域Ａ１に占める反射電極ＰＥの配置面積の割合）と、額縁部５１の額縁電極Ｇ５の開口率（画素配置領域Ａ１と等価の電極配置領域Ａ５に占める額縁電極Ｇ５の配置面積の割合）と、が違うことに起因する。以下、図９を参照しつつ説明する。
【００９６】
まず、画素１２の反射電極ＰＥは、隣接する画素１２の反射電極ＰＥと分離して形成される必要があるため、反射電極ＰＥ間には画素間隙が形成される。それにより、画素１２の反射電極ＰＥの開口率は低下する。具体的には、画素１２の反射電極ＰＥの開口率は、正方形状の画素配置領域Ａ１の一辺の長さ（即ち、画素ピッチ）Ｌ１が３．８μｍ、画素間隙Ｌ２が０．２μｍである場合、８９．７５％となる（図９の左図参照）。
【００９７】
それに対し、額縁部５１の額縁電極Ｇ５は、既に説明したように、額縁部５１の全体にわたって隙間なく広がるベタ電極である。そのため、額縁電極Ｇ５の開口率は、１００％になる（図９の右図参照）。
【００９８】
そのため、反射電極ＰＥ及び額縁電極Ｇ５のそれぞれに同じレベルの黒階調の電圧を印加した場合でも、開口率の違いにより、画像表示部１１の各画素１２によって表示される黒のレベルと、額縁部５１によって表示される黒のレベルと、が異なってしまう。
【００９９】
より具体的には、液晶表示素子ＬＣ，ＬＣ＿Ｂに垂直に入射された光は、液晶ＬＣＭを通過して、反射電極ＰＥや額縁電極Ｇ５において垂直に反射し、液晶ＬＣＭによって変調された後、出射される。例えば、黒の表示を行う場合、液晶ＬＣＭによる変調によって、光の偏向方向を位相差にして９０度ずらす。それにより、光の進行が遮られるため、黒が表示される。ここで、画像表示部１１の各画素１２と額縁部５１とでは、光を反射する反射電極ＰＥ及び額縁電極Ｇ５のそれぞれの開口率が異なるため、液晶ＬＣＭによって変調される光の量が異なってしまい、その結果、表示される黒のレベルが互いに異なってしまう。
【０１００】
次に、本実施の形態にかかる額縁部２１について具体的に説明する。
図１０は、反射型液晶表示装置１０に設けられた画像表示部１１の各画素１２の反射電極ＰＥ、及び、額縁部２１の複数の額縁電極Ｇ１の概略平面図である。なお、図１０の例では、画像表示部１１の角部に設けられた複数の画素１２のそれぞれの反射電極ＰＥ、及び、その周辺に設けられた額縁部２１の複数の額縁電極Ｇ１のみが示されている。
【０１０１】
図１０に示すように、額縁部２１は、行列状に区画された複数の電極配置領域Ａ２のそれぞれに規則的に配置された複数の額縁電極Ｇ１を有する。なお、電極配置領域Ａ２は、画素１２が配置される画素配置領域Ａ１と同一サイズ（ピッチ）である。これら複数の額縁電極Ｇ１は、画素１２の反射電極ＰＥと同一階層に形成されている。
【０１０２】
なお、各額縁電極Ｇ１の上層には、共通電極ＣＥが離間対向配置され、共通電極ＣＥと各額縁電極Ｇ１との間には液晶ＬＣＭが充填封止されている。これら共通電極ＣＥ、額縁電極Ｇ１、及び、液晶ＬＣＭによって液晶表示素子ＬＣ＿Ｂが構成されている。
【０１０３】
各額縁電極Ｇ１は、平面視上、矩形状の本体部Ｇ１ａと、本体部の一辺及びそれに直交する他の一辺からそれぞれ突出するようにして設けられた２つの連結部Ｇ１ｂと、によって構成されている。各額縁電極Ｇ１は、隣接する額縁電極Ｇ１と、連結部Ｇ１ｂにより電気的に接続されている。それにより、額縁部２１の全ての額縁電極Ｇ１の印加電圧を同じにすることができる。
【０１０４】
ここで、各額縁電極Ｇ１には、共通電極ＣＥと同じ電圧Ｖｃｏｍが印加されている。それにより、各額縁電極Ｇ１と共通電極ＣＥとの間の電位差が０Ｖになるため、額縁部２１には黒が表示される。
【０１０５】
図１１は、図１０に示す概略平面図のＡ−Ａ’部分を切り出した概略断面図である。
図１１に示すように、額縁部２１では、額縁電極Ｇ１を含む液晶表示素子と、額縁電極Ｇ１より下位階層の回路部分とが、電気的に分離して形成されている。そのため、額縁電極Ｇ１には、額縁電極Ｇ１より下位階層の回路部分に関係なく、共通電極ＣＥと同じ電圧Ｖｃｏｍを供給することができる。その他の断面構造については、図４で説明した内容と同様であるため、その説明を省略する。
【０１０６】
なお、画像表示部１１によって表示される画像の品質向上の妨げとならないように、額縁部２１によって表示される黒のレベルは、画像表示部１１によって表示される黒のレベルにできるだけ近い（理想的には同じ）ことが好ましい。
【０１０７】
そこで、本実施の形態では、額縁電極Ｇ１の開口率（画素配置領域Ａ１と等価の電極配置領域Ａ２に占める額縁電極Ｇ１の配置面積の割合）を、各画素１２の反射電極ＰＥの開口率（画素配置領域Ａ１に占める反射電極ＰＥの配置面積の割合）にできるだけ近づけている（理想的には同じにしている）。以下、図１２を参照しつつ説明する。
【０１０８】
まず、画素１２の反射電極ＰＥの開口率は、正方形状の画素配置領域Ａ１の一辺の長さ（即ち、画素ピッチ）Ｌ１が３．８μｍ、画素間隙Ｌ２が０．２μｍとすると、８９．７５％となる（図１２の左図参照）。
【０１０９】
それに対し、額縁電極Ｇ１の開口率は、正方形状の電極配置領域Ａ２の一辺の長さＬ１が３．８μｍ、間隙Ｌ３が０．２８μｍ、連結部Ｇ１ｂの幅Ｌ４が１μｍとすると、８９．６８％となる（図１２の右図参照）。これは、画素１２の反射電極ＰＥの開口率８９．７５％に近い。
【０１１０】
このように、本実施の形態にかかる反射型液晶表示装置１０は、各額縁電極Ｇ１の開口率を、各画素１２の反射電極ＰＥの開口率にできるだけ近づけている。それにより、本実施の形態にかかる反射型液晶表示装置１０は、額縁部２１によって表示される黒のレベルを、画像表示部１１によって表示される黒のレベルに近づけることができるため、映像品質の劣化を防ぐことができる。換言すると、本実施の形態にかかる反射型液晶表示装置１０は、額縁部２１及び画像表示部１１のそれぞれによって表示される黒のレベルを均一化することができるため、ユーザにとって違和感のない映像を表示させることができる。
【０１１１】
（実験結果）
図１３は、反射電極ＰＥ及び額縁電極Ｇ１のそれぞれの開口率の差と、画像表示部１１及び額縁部２１のそれぞれによって表示される黒レベルの差と、の関係を示す実験結果である。図１３の実験結果に示すように、反射電極ＰＥ及び額縁電極Ｇ１のそれぞれの開口率の差が小さくなるほど、画像表示部１１及び額縁部２１のそれぞれによって表示される黒レベルの差は小さくなる。そして、反射電極ＰＥ及び額縁電極Ｇ１のそれぞれの開口率の差（反射電極ＰＥの開口率を基準にした場合の額縁電極Ｇ１の開口率の差分）が５％以下になると、画像表示部１１及び額縁部２１のそれぞれによって表示される黒レベルの差は、見かけ上、無くなった。
【０１１２】
＜実施の形態２＞
図１４は、実施の形態２に係る反射型液晶表示装置１０に設けられた画像表示部１１の各画素１２の反射電極ＰＥ、及び、額縁部３１の複数の額縁電極Ｇ２の概略平面図である。額縁部３１は、額縁部２１に対応し、額縁電極Ｇ２は、額縁電極Ｇ１に対応する。なお、図１４の例では、画像表示部１１の角部に設けられた複数の画素１２のそれぞれの反射電極ＰＥ、及び、その周辺に設けられた額縁部３１の複数の額縁電極Ｇ２のみが示されている。
【０１１３】
図１４に示すように、額縁部３１は、行列状に区画された複数の電極配置領域Ａ２のそれぞれに規則的に配置された複数の額縁電極Ｇ２を有する。なお、電極配置領域Ａ２は、画素１２が配置される画素配置領域Ａ１と同一サイズ（ピッチ）である。これら複数の額縁電極Ｇ２は、画素１２の反射電極ＰＥと同一階層に形成されている。
【０１１４】
なお、各額縁電極Ｇ２の上層には、共通電極ＣＥが離間対向配置され、共通電極ＣＥと各額縁電極Ｇ２との間には液晶ＬＣＭが充填封止されている。これら共通電極ＣＥ、額縁電極Ｇ２、及び、液晶ＬＣＭによって液晶表示素子ＬＣ＿Ｂが構成されている。
【０１１５】
各額縁電極Ｇ２は、平面視上、画素１２の反射電極ＰＥと同一形状を有している。各額縁電極Ｇ２は、隣接する額縁電極Ｇ２と、これら額縁電極Ｇ２の下位階層に形成された回路部の配線によって電気的に接続されている。それにより、額縁部３１の全ての額縁電極Ｇ２の印加電圧を同じにすることができる。
【０１１６】
ここで、各額縁電極Ｇ２には、共通電極ＣＥと同じ電圧Ｖｃｏｍが印加されている。それにより、各額縁電極Ｇ２と共通電極ＣＥとの間の電位差が０Ｖになるため、額縁部３１には黒が表示される。
【０１１７】
図１５は、図１４に示す概略平面図のＢ−Ｂ’部分を切り出した概略断面図である。
図１５に示すように、額縁部３１では、隣接する額縁電極Ｇ２同士が、これら額縁電極Ｇ２の下位階層に形成された第４メタル１１４及びスルーホール１１９ｅを介して、電気的に接続されている。それにより、額縁部３１の全ての額縁電極Ｇ２の印加電圧を同じにすることができる。なお、第４メタル１１４とそれより下位階層の回路部分とは、電気的に分離して形成されている。そのため、額縁電極Ｇ２には、下位階層の回路部分に関係なく、共通電極ＣＥと同じ電圧Ｖｃｏｍを供給することができる。その他の断面構造については、図４で説明した内容と同様であるため、その説明を省略する。
【０１１８】
なお、画像表示部１１によって表示される画像の品質向上の妨げとならないように、額縁部３１によって表示される黒のレベルは、画像表示部１１によって表示される黒のレベルにできるだけ近い（理想的には同じ）ことが好ましい。
【０１１９】
そこで、本実施の形態では、額縁電極Ｇ２の開口率（画素配置領域Ａ１と等価の電極配置領域Ａ２に占める額縁電極Ｇ２の配置面積の割合）を、各画素１２の反射電極ＰＥの開口率（画素配置領域Ａ１に占める反射電極ＰＥの配置面積の割合）にできるだけ近づけている（理想的には同じにしている）。以下、図１６を参照しつつ説明する。
【０１２０】
まず、画素１２の反射電極ＰＥの開口率は、正方形状の画素配置領域Ａ１の一辺の長さ（即ち、画素ピッチ）Ｌ１が３．８μｍ、画素間隙Ｌ２が０．２μｍとすると、８９．７５％となる（図１６の左図参照）。
【０１２１】
また、額縁電極Ｇ２の開口率は、正方形状の電極配置領域Ａ２の一辺の長さＬ１が３．８μｍ、画素間隙Ｌ２が０．２μｍとすると、８９．７５％となる（図１６の右図参照）。これは、画素１２の反射電極ＰＥの開口率８９．７５％と同じである。
【０１２２】
このように、実施の形態２にかかる反射型液晶表示装置１０は、各額縁電極Ｇ２の開口率を、各画素１２の反射電極ＰＥの開口率にできるだけ近づけている。それにより、実施の形態２にかかる反射型液晶表示装置１０は、額縁部３１によって表示される黒のレベルを、画像表示部１１によって表示される黒のレベルに近づけることができるため、映像品質の劣化を防ぐことができる。換言すると、実施の形態２にかかる反射型液晶表示装置１０は、額縁部３１及び画像表示部１１のそれぞれによって表示される黒のレベルを均一化することができるため、ユーザにとって違和感のない映像を表示させることができる。
【０１２３】
＜実施の形態３＞
実施の形態３にかかる反射型液晶表示装置１０に設けられた額縁部４１について説明する前に、再び額縁部５１について説明する。
【０１２４】
既に説明しているように、画像表示部１１によって表示される画像の品質向上の妨げとならないように、額縁部５１によって表示される黒のレベルは、画像表示部１１によって表示される黒のレベルと同じであることが好ましい。しかしながら、実際には、額縁部５１によって表示される黒は、画像表示部１１によって表示される黒よりも黒く表示されてしまう。そのため、額縁部５１が搭載された液晶表示装置では、例えば額縁部５１によって表示される黒が強調され過ぎてしまう等の理由により、映像品質が劣化してしまうという問題があった。
【０１２５】
この問題は、画素１２の反射電極ＰＥの開口率と、額縁部５１の額縁電極Ｇ５の開口率と、が違うことに起因するだけでなく、画素配置領域Ａ１当たりの反射電極ＰＥの周囲長（エッジ部分の長さ）と、電極配置領域Ａ５当たりの額縁電極Ｇ５の周囲長と、が違うことに起因する。以下、図９を参照しつつ説明する。
【０１２６】
まず、画素１２の反射電極ＰＥは、隣接する画素１２の反射電極ＰＥと分離して形成される必要があるため、画素１２の反射電極ＰＥ間には画素間隙が形成される。それにより、画素１２の反射電極ＰＥの周囲長は増加する。具体的には、画素１２の反射電極ＰＥのエッジ部分の周囲長は、正方形状の画素配置領域Ａ１の一辺の長さ（即ち、画素ピッチ）Ｌ１が３．８μｍ、画素間隙Ｌ２が０．２μｍである場合、１４．４４μｍとなる（図９の左図参照）。
【０１２７】
それに対し、額縁部５１の額縁電極Ｇ５は、既に説明したように、額縁部５１の全体にわたって隙間なく広がるベタ電極である。そのため、額縁電極Ｇ５のエッジ部分の周囲長は、０μｍである（図９の右図参照）。
【０１２８】
そのため、反射電極ＰＥ及び額縁電極Ｇ５のそれぞれに同じレベルの黒階調の電圧を印加した場合でも、周囲長の違いにより、画像表示部１１の各画素１２によって表示される黒のレベルと、額縁部５１によって表示される黒のレベルと、が異なってしまう。
【０１２９】
より具体的には、液晶表示素子ＬＣ，ＬＣ＿Ｂに垂直に入射された光は、液晶ＬＣＭを通過して、反射電極ＰＥや額縁電極Ｇ５において垂直に反射し、液晶ＬＣＭによって変調された後、出射される。例えば、黒の表示を行う場合、液晶ＬＣＭによる変調によって、光の偏向方向を位相差にして９０度ずらす。それにより、光の進行が遮られるため、黒が表示される。ここで、画像表示部１１の各画素１２と額縁部５１とでは、光を反射する反射電極ＰＥ及び額縁電極Ｇ５のそれぞれの周囲長（エッジ部分の長さ）が異なるため、エッジ部分における乱反射の度合いが異なってしまい、その結果、表示される黒のレベルが互いに異なってしまう。例えば、エッジ部分の長さが長いと、乱反射の量が多くなるため、光の偏向方向とは異なる反射光が増加し、その結果、表示される黒は明るくなる。他方、エッジ部分の長さが短いと、乱反射の量が少なくなるため、光の偏向方向とは異なる反射光が減少し、その結果、表示される黒は暗くなる。
【０１３０】
次に、本実施の形態にかかる額縁部４１について具体的に説明する。
図１７は、反射型液晶表示装置１０に設けられた画像表示部１１の各画素１２の反射電極ＰＥ、及び、額縁部４１の複数の額縁電極Ｇ３の概略平面図である。なお、図１７の例では、画像表示部１１の角部に設けられた複数の画素１２のそれぞれの反射電極ＰＥ、及び、その周辺に設けられた額縁部４１の複数の額縁電極Ｇ３のみが示されている。
【０１３１】
図１７に示すように、額縁部４１は、行列状に区画された複数の電極配置領域Ａ２のそれぞれに規則的に配置された複数の額縁電極Ｇ３を有する。なお、電極配置領域Ａ２は、画素１２が配置される画素配置領域Ａ１と同一サイズ（ピッチ）である。これら複数の額縁電極Ｇ３は、画素１２の反射電極ＰＥと同一階層に形成されている。
【０１３２】
なお、各額縁電極Ｇ３の上層には、共通電極ＣＥが離間対向配置され、共通電極ＣＥと各額縁電極Ｇ３との間には液晶ＬＣＭが充填封止されている。これら共通電極ＣＥ、額縁電極Ｇ３、及び、液晶ＬＣＭによって液晶表示素子ＬＣ＿Ｂが構成されている。
【０１３３】
各額縁電極Ｇ３は、平面視上、矩形状の本体部Ｇ３ａと、本体部の一辺及びそれに直交する他の一辺からそれぞれ突出するようにして設けられた２つの連結部Ｇ３ｂと、によって構成されている。各額縁電極Ｇ３は、隣接する額縁電極Ｇ３と、連結部Ｇ３ｂにより電気的に接続されている。それにより、額縁部４１の全ての額縁電極Ｇ３の印加電圧を同じにすることができる。
【０１３４】
ここで、各額縁電極Ｇ３には、共通電極ＣＥと同じ電圧Ｖｃｏｍが印加されている。それにより、各額縁電極Ｇ３と共通電極ＣＥとの間の電位差が０Ｖになるため、額縁部４１には黒が表示される。
【０１３５】
なお、画像表示部１１によって表示される画像の品質向上の妨げとならないように、額縁部４１によって表示される黒のレベルは、画像表示部１１によって表示される黒のレベルにできるだけ近い（理想的には同じ）ことが好ましい。
【０１３６】
そこで、本実施の形態では、額縁電極Ｇ３の周囲長を、各画素１２の反射電極ＰＥの周囲長にできるだけ近づけている（理想的には同じにしている）。以下、図１８を参照しつつ説明する。
【０１３７】
まず、画素１２の反射電極ＰＥの周囲長は、正方形状の画素配置領域Ａ１の一辺の長さ（即ち、画素ピッチ）Ｌ１が３．８μｍ、画素間隙Ｌ２が０．２μｍとすると、１４．４４μｍとなる（図１８の左図参照）。
【０１３８】
それに対し、額縁電極Ｇ１の開口率は、正方形状の電極配置領域Ａ２の一辺の長さＬ１が３．８μｍ、間隙Ｌ３が０．２８μｍ、連結部Ｇ１ｂの幅Ｌ４が１μｍとすると、１４．４４μｍとなる（図１８の右図参照）。これは、画素１２の反射電極ＰＥの周囲長と同じ長さである。
【０１３９】
このように、実施の形態３にかかる反射型液晶表示装置１０は、各額縁電極Ｇ３の周囲長（エッジ部分の長さ）を、各画素１２の反射電極ＰＥの周囲長にできるだけ近づけている。それにより、実施の形態３にかかる反射型液晶表示装置１０は、額縁部４１によって表示される黒のレベルを、画像表示部１１によって表示される黒のレベルに近づけることができるため、映像品質の劣化を防ぐことができる。換言すると、実施の形態３にかかる反射型液晶表示装置１０は、額縁部３１及び画像表示部１１のそれぞれによって表示される黒のレベルを均一化することができるため、ユーザにとって違和感のない映像を表示させることができる。
【０１４０】
（実験結果）
図１９は、反射電極ＰＥ及び額縁電極Ｇ３のそれぞれの周囲長の差と、画像表示部１１及び額縁部４１のそれぞれによって表示される黒レベルの差と、の関係を示す実験結果である。図１９の実験結果に示すように、反射電極ＰＥ及び額縁電極Ｇ３のそれぞれの周囲長の差が小さくなるほど、画像表示部１１及び額縁部４１のそれぞれによって表示される黒レベルの差は小さくなる。そして、反射電極ＰＥ及び額縁電極Ｇ３のそれぞれの周囲長の差（反射電極ＰＥの周囲長を基準にした場合の額縁電極Ｇ３の周囲長の差分）が３０％以下になると、画像表示部１１及び額縁部４１のそれぞれによって表示される黒レベルの差は、見かけ上、無くなった。
【０１４１】
以上のように、実施の形態１〜３にかかる反射型液晶表示装置１０は、各額縁電極の開口率を、各画素１２の反射電極ＰＥの開口率にできるだけ近づけている。それにより、実施の形態３にかかる反射型液晶表示装置１０は、額縁部によって表示される黒のレベルを、画像表示部によって表示される黒のレベルに近づけることができるため、映像品質の劣化を防ぐことができる。換言すると、実施の形態３にかかる反射型液晶表示装置１０は、額縁部及び画像表示部のそれぞれによって表示される黒のレベルを均一化することができるため、ユーザにとって違和感のない映像を表示させることができる。
【符号の説明】
【０１４２】
１０  反射型液晶表示装置
１１  画像表示部
１２  画素
１３  タイミングジェネレータ
１４  垂直シフトレジスタ
１５  データラッチ回路
１６  水平ドライバ
２０  上位装置
２１  額縁部
３１  額縁部
４１  額縁部
１００  シリコン基板
１０１  Ｎウエル
１０２  Ｐウエル
１０３  素子分離酸化膜
１０５  層間絶縁膜
１０６  第１メタル
１０８  第２メタル
１１０  第３メタル
１１２  ＭＩＭ電極
１１４  第４メタル
１１６  第５メタル
１１７  パッシベーション膜（ＰＳＶ）
１１８  コンタクト
１１９ａ〜１１９ｅ  スルーホール
１６１  水平シフトレジスタ
１６２  ラッチ部
１６３  レベルシフタ／画素ドライバ
１６４  ラッチ回路
１６４１〜１６４３  ラッチ回路群
２０１  ＳＲＡＭセル
２０２  ＤＲＡＭセル
ｄ１〜ｄｎ  列データ線
ｄＬ，ｄＭ，ｄＲ  列データ線群
ｇ１〜ｇｍ  行走査線
ｔｒｉｇ，ｔｒｉｇｂ  トリガ線
ＢＦ１  バッファ
Ｃ１  容量
ＣＥ  共通電極
ＣＨＰ１  チップ
ＤＭ２  記憶部
Ｇ１〜Ｇ３  額縁電極
Ｇ１ａ，Ｇ３ａ  本体部
Ｇ１ｂ，Ｇ３ｂ  連結部
ＩＮＶ１１，ＩＮＶ１２  インバータ
ＬＣ，ＬＣ＿Ｂ  液晶表示素子
ＬＣＭ  液晶
ＭＮ１，ＭＮ２  ＮＭＯＳトランジスタ
ＭＮ１１，ＭＮ１２  ＮＭＯＳトランジスタ
ＭＮ２１，ＭＮ２２  ＮＭＯＳトランジスタ
ＭＰ２  ＰＭＯＳトランジスタ
ＭＰ１１，ＭＰ１２  ＰＭＯＳトランジスタ
ＭＰ２１，ＭＰ２２  ＰＭＯＳトランジスタ
ＰＥ  反射電極
ＳＭ１  記憶部
ＳＷ１，ＳＷ２  スイッチ
ＳＷ２１，ＳＷ２２  スイッチ
【図１】
2019090935.tif 000003
【図２】
2019090935.tif 000004
【図３】
2019090935.tif 000005
【図４】
2019090935.tif 000006
【図５】
2019090935.tif 000007
【図６】
2019090935.tif 000008
【図７】
2019090935.tif 000009
【図８】
2019090935.tif 000010
【図９】
2019090935.tif 000011
【図１０】
2019090935.tif 000012
【図１１】
2019090935.tif 000013
【図１２】
2019090935.tif 000014
【図１３】
2019090935.tif 000015
【図１４】
2019090935.tif 000016
【図１５】
2019090935.tif 000017
【図１６】
2019090935.tif 000018
【図１７】
2019090935.tif 000019
【図１８】
2019090935.tif 000020
【図１９】
2019090935.tif 000021