(57)【要約】  本発明は、ダブル・ゲート・スタック及びシングル・アクセス・ゲートを備える不揮発性メモリ・セル（５０）を加工する方法に関する。この方法は、アクセス・ゲートを加工する方法を、自己整合的な、ソース注入とは別のドレイン注入と組み合わせる。本発明の方法は、マスク位置合せ精度を考慮せずに、メモリ装置を消去するための延長されたドレインを自己整合的に注入することを可能にする。さらに、この方法は、さらなるマスクを使用せずにドレイン及びソース注入を互いに異なるドーピングで実施する方法を提供する。
2007506275.tif 000002
【特許請求の範囲】
【請求項１】
ダブル・ゲート・スタック及びシングル・アクセス・ゲートを備える電子装置を加工する方法であって、
最初に、前記アクセス・ゲートが隣接して形成される第一の側壁と、前記第一の側壁の反対側の第二の側壁とを有する前記ダブル・ゲート・スタックを設け、
その後、前記ダブル・ゲート・スタックの上及び隣に導電層を設け、
その後、前記第二の側壁に隣接する前記導電層を部分的に除去し、
前記導電層を部分的に除去した後、前記第二の側壁に隣接する導電層が実質上完全に除去されるまで、前記導電層を前記第一の側壁及び前記第二の側壁近傍においてエッチ・バックすることを備え、前記アクセス・ゲートを形成するための、前記第一の側壁に隣接する前記導電層の一部が残る方法。
【請求項２】
前記導電層の前記残りの部分が上面を有し、前記導電層の前記残りの部分の前記上面が前記ダブル・ゲート・スタックの層間誘電体の高さよりも低い請求項１に記載の方法。
【請求項３】
前記導電層をエッチ・バックした後、ある長さの前記アクセス・ゲートが形成される前記導電層の前記残りの部分をマスクするためにマスキング層を堆積させ、前記アクセス・ゲートの前記長さを画定するために前記マスキング層からスペーサを形成することをさらに備える前記請求項のいずれかに記載の方法。
【請求項４】
前記マスキング層が第一のマスキング層及び第二のマスキング層を備え、前記第一のマスキング層が前記第二のマスキング層の方へ選択的にエッチングされるのに最適であり、
前記第二のマスキング層から複数の第一のスペーサを形成し、
前記複数の第一のスペーサをハードマスクとして使用して前記第一のマスキング層を部分的に除去することをさらに備える請求項３に記載の方法。
【請求項５】
前記複数のスペーサをハードマスクとして使用して前記第一のマスキング層を除去することにより複数の第二のスペーサが生じ、前記複数の第二のスペーサをハードマスクとして使用して前記導電層を除去することをさらに備える請求項４に記載の方法。
【請求項６】
前記複数の第二のスペーサをハードマスクとして使用して前記導電層を除去する間、前記複数の第一のスペーサがダブル・ゲート・スタックのドレイン領域を保護する請求項５に記載の方法。
【請求項７】
独自のドーピング濃度のドレイン領域及びソース領域が、さらなるマスクを使用せずに、別々に形成される前記請求項のいずれかに記載の方法。
【請求項８】
前記導電層のエッチ・バック後に、前記ドレイン領域は注入されるが、前記ソース領域は依然として前記導電層に覆われる請求項７に記載の方法。
【請求項９】
前記第一のマスキング層が窒化物層であり、前記第二のマスキング層が酸化物層である、請求項４から８のいずれかに記載の方法。
【請求項１０】
一連の複数の不揮発性メモリ・セルを備える電子装置であって、各不揮発性メモリ・セルがダブル・ゲート・スタック及びあるチャネル長のチャネルを有するシングル・アクセス・ゲートを備え、隣り合う２つのダブル・ゲート・スタックがドレイン領域を共用し、２つのダブル・ゲート・スタックの相対する２つの側壁間の、前記チャネルの方向の距離が、前記アクセス・ゲートの前記チャネル長の２倍未満である電子装置。
【請求項１１】
各メモリ・セルがソース領域及びドレイン領域を有し、前記ソース領域及び前記ドレイン領域のドーピング濃度が異なる請求項１０に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリの分野に関する。
【背景技術】
【０００２】
不揮発性メモリ（ＮＶＭ）は、例えば携帯電話、ラジオ、デジタル・カメラ等、多種多様な民生及び軍用の電子装置及び機器で使用されている。こうした電子装置向けの市場は、電圧がより低く、電力消費がより少なく、チップ・サイズがより小さい装置を要求し続けている。
【０００３】
フラッシュ・メモリ又はフラッシュ・メモリ・セルは、制御ゲートとチャネル領域の間に浮遊ゲートを有するＭＯＳＦＥＴを備える。製造技術の向上に伴い、浮遊ゲートのサイズがナノメートル程度まで縮小している。こうした装置は基本的に、小型ＥＥＰＲＯＭセルであり、そこでは、酸化物のバリアを介したトンネル効果によって、電子（又は正孔）がナノ浮遊ゲートに注入される。この浮遊ゲートに蓄積される電荷は、その装置のしきい値電圧を変える。積層ゲート技術が、現在の超高密度の不揮発性メモリ（ＮＶＭ）セルを製造する際に適用されている。２トランジスタ（２−Ｔ）フラッシュＥＥＰＲＯＭセル１０の概略が図１に示されている。２トランジスタ（２−Ｔ）フラッシュＥＥＰＲＯＭセル１０は、記憶トランジスタ又はメモリ・ゲート・スタック１と、選択トランジスタ又はアクセス・ゲート２とを備える。小型２−ＴフラッシュＥＥＰＲＯＭセル１０の概略断面図が図２に示されている。このようなメモリ・セル１０では、アクセス・ゲート２とメモリ・ゲート・スタック１とが分離スペーサ３によって互いに分離されている。典型的な２−Ｔフラッシュ・メモリ・セルでは、この分離部はＴＥＯＳ（テトラエチルオルソシリケート−Ｓｉ（ＯＣ２Ｈ５）４）スペーサである。ゲート・スタック１は、例えば浮遊ゲートでよい電荷蓄積領域４、ポリ間誘電体５、及び制御ゲート６を備える。
【０００４】
国際公開第０３／０１５１５２号では、不揮発性メモリを製造する方法について記載されており、図３に示すように、このＮＶＭは、制御ゲート１２及びその制御ゲート１２と半導体本体１４の間に位置する電荷蓄積領域１３をもつ第一のゲート構造１１と、アクセス・ゲート１６をもつ第二のゲート構造１５とを有するメモリ・セルを備える。
【０００５】
第一の工程で、制御ゲート１２及び電荷蓄積領域１３をもつ第一のゲート構造１１は、その発明の具体的な実施形態においては浮遊ゲートであるが、半導体本体１４の表面に形成される。第一のゲート構造１１は、トンネル誘電体１７、浮遊ゲート１３、ゲート間誘電体１８、及び上部層１９を備える。側壁２０は絶縁層２１で覆われる。
【０００６】
次に、比較的厚い導電層が、第一のゲート構造１１の上及び隣に堆積される。次いで導電層は、第一のゲート構造１１の上部層１９が露出されるまで平坦化される。その後、導電層は、第一のゲート構造１１に隣接した第二のゲート構造１５の少なくとも一部を形成するようにパターニングされる。導電層のパターニングは次の工程を備える。まず、第一のゲート構造１１の側壁２０の上部２２を露出させるために、平坦化された導電層がエッチ・バックされる。次に、第一のゲート構造１１の側壁２０の露出された上部２２の隣にスペーサ２３が形成される。次の工程で、スペーサ２３をマスクとして使用して、導電層の残りの部分がエッチングされる。そのようにして、ゲート誘電体２４及びアクセス・ゲート１６を備える第二のゲート構造１５が形成される。
【０００７】
導電層をパターニングして第二のゲート構造１５を形成した後、イオン注入によって低ドープ・ソース／ドレイン領域（ＬＤＤ）２５が形成される。次に、さらなるスペーサ２６及び高ドープ・ソース／ドレイン領域（ＨＤＤ）２７が形成される。最後の工程で、ソース／ドレイン領域にシリサイド２８の上部層を設けることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述の方法を用いることにより、非常に小さなメモリ・セルを比較的低コストで形成することが可能である。しかし、この方法の欠点は、単に１つのアクセス・ゲート１６が好ましいところに、２つのアクセス・ゲート１６が設けられることである。従って、第二のアクセス・ゲート１６を除去する必要があるが、さらなるマスク及び困難なポリ・エッチングを施す必要があるので、それは非常に難しい。２つではなく単に１つのアクセス・ゲートを備える小型不揮発性メモリ・セルを形成することが可能になれば有利となろう。
【０００９】
上記の方法の他の欠点は、ソース領域とドレイン領域とで異なるドーピングが必要とされるとき、さらなるマスク工程が実施される必要があることである。
【００１０】
本発明の目的は、メモリ・ゲート・スタックと単に１つのアクセス・ゲートとを備える小型メモリ装置、及びそれを製造する方法を提供することである。本発明の他の目的は、さらなるマスク工程なしで、メモリ装置中のドレイン領域とソース領域とで異なるドーピングを可能にすることである。
【課題を解決するための手段】
【００１１】
この目的は、本発明による方法及び装置によって達成される。
【００１２】
本発明は、ダブル・ゲート・スタック及びシングル・アクセス・ゲートを備える、例えば不揮発性メモリ・セル等の電子装置を、加工又は製造する方法を提供する。この方法は、アクセス・ゲートが隣接して形成される第一の側壁と、第一の側壁の反対側の第二の側壁とを有するダブル・ゲート・スタックを設け、その後、ダブル・ゲート・スタックの上及び隣に導電層を設けることを備える。ダブル・ゲート・スタックは、トンネル酸化物、浮遊ゲート又は電荷トラッピング層、層間誘電体、及び制御ゲートを設けることによって形成されてもよい。電荷トラッピング層を有する電子装置と浮遊ゲートを有する電子装置との主な違いは、電荷トラッピング層を有する電子装置では、電荷トラッピング層、例えば窒化物層中の欠陥によって生じる最小エネルギ(energy minima)に電子がトラップされることである。一方、浮遊ゲートを有する電子装置では、電荷が浮遊ゲート層にトラップされ、浮遊ゲート層が誘電体層で囲まれているので、外部電圧を印加しないとそこから出られない。浮遊ゲートを有する電子装置では、浮遊ゲート層の内部で横方向の電荷転送が可能であり、これは電荷トラッピング層を有する電子装置の場合、すなわち、電荷が電荷トラッピング層の内部の実質上固定の場所でトラップされる場合とは異なる。
【００１３】
ダブル・ゲート・スタックは、例えば窒化物層又は酸化物層の絶縁層とすることができるキャップ層で覆われてもよい。ダブル・ゲート・スタック上に堆積される導電層は、例えば多結晶シリコン層でよい。この方法は、第二の側壁に隣接する導電層の部分的除去をさらに備える。部分的除去とは、第二の側壁に隣接する導電層の高さが変更されることを意味する。導電層を部分的に除去した後、第二の側壁に隣接する導電層が実質上完全に除去されるまで、導電層が第一の側壁及び第二の側壁近傍においてエッチ・バックされる。次いで、第一の側壁に隣接する導電層の残りの部分にアクセス・ゲートが形成される。本発明の方法の１つの利点は、自己整合プロセスにより、マスク整合精度が低減され、アクセス・ゲート長がより良好に画定される。他の利点は、単に１つのアクセス・ゲートが形成されることであり、従来技術の方法では、２つのアクセス・ゲートが形成されてしまう。導電層の残りの部分の上部表面は、ダブル・ゲート・スタックの層間誘電体の高さ未満とすることができる。これは、その方法により、制御ゲートにかかる高電圧に伴う問題が低減されるので、有利となり得る。従来技術の装置では、高い電圧レベルにおけるこれらの要素間での電気的破壊を防止するために、制御ゲートとアクセス・ゲートの間に比較的厚い酸化物スペーサが必要とされ、その結果、電荷トラッピング層とアクセス・ゲートの間の酸化物スペーサが厚くなり、従って、アクセス・ゲート・チャネルの導電性が比較的低くなる。本発明のこの態様によれば、制御ゲートとアクセス・ゲートの間に電気的破壊を起こすリスクを大幅に増大させずに、電荷トラッピング層とアクセス・ゲートの間に比較的薄い酸化物スペーサが使用されてもよく、その結果、アクセス・ゲート・チャネルの導電性が高くなる。
【００１４】
この方法は、導電層をエッチ・バックした後、あるアクセス・ゲート長のアクセス・ゲートが形成される導電層の残りの部分をマスクするためにマスキング層を堆積させ、アクセス・ゲート長を画定するためにマスキング層からスペーサを形成することをさらに備えることができる。マスキング層は、例えば窒化物層でよい第一のマスキング層、及び例えば酸化物層でよい第二のマスキング層等の層からなるスタックを備えることができる。第一のマスキング層は、第二のマスキング層の方へ選択的にエッチングされるのに適するようにさせることができる。第一のマスキング層、例えば窒化物層は、好ましくは、スペーサの形成中、ＳＴＩを第二のマスキング層、例えば酸化物層から保護する。
【００１５】
本発明の方法は、第二のマスキング層から複数の第一のスペーサを形成し、第一のスペーサをハードマスクとして使用して第一のマスキング層を部分的に除去することをさらに備えることができる。その利点は、アクセス・ゲート長が第一のスペーサ長によって決まることである。これは、アクセス・ゲート長を良好に画定することが可能であり、マスクを使用するとマスク位置合せ誤差があるのでそのようにはいかないことを意味する。複数の第一のスペーサをハードマスクとして使用して第一のマスキング層を除去することにより、第一のマスキング層から複数の第二のスペーサが生じ、この方法は、これら第二のスペーサをハードマスクとして使用して導電層を除去する、例えばエッチングすることをさらに備えることができる。第一のスペーサは、第二のスペーサをハードマスクとして使用して導電層を除去する間、ダブル・ゲート・スタックのドレイン領域を保護することができ、より具体的には、第一のスペーサは、隣り合う２つのダブル・ゲート・スタックの間にあるドレイン領域を完全に覆うことができる。これにより、別個のマスク工程を用意せずに、ドレイン領域とソース領域とで異なるドーピング・レベルを実施することができるが、これは、導電層のエッチ・バック後に、ドレイン領域は注入されることができるが、ソース領域はまだ導電層によって覆われており、その後、ソース領域は注入されることができるが、ドレイン領域はまだ第二のスペーサによって覆われてもよいからである。
【００１６】
第一のマスキング層は第一の厚さとし、第二のマスキング層は第二の厚さとし、第一の厚さを第二の厚さよりも小さくすることができる。これには、好適な第一のスペーサ、例えば酸化物スペーサが得られ得るという効果がある。
【００１７】
本発明の方法は、上記複数スペーサを除去することをさらに備えることができる。第一のマスキング層を完全に除去する利点は、アクセス・ゲートがシリサイド化されコンタクトが設けられてもよいことである。
【００１８】
本発明の一実施形態においては、導電層の一部の除去は、エッチングによって行われてもよい。
【００１９】
本発明の方法の一側面においては、ドレイン領域及びソース領域は、さらなるマスクを使用せずに個々に形成されてもよい。ソース及びドレイン領域は、互いに異なるようにドープされてもよい。ただし、これは、好ましくは、二スタック間距離が十分小さい構造において実施される。装置をプログラムすることを可能にするために、ダブル・ゲート・スタックの下で深いドレイン注入が必要とされる。しかし、アクセス・ゲートの下でも同じ深い注入が実行される必要がある場合、必要な注入時間が長くなり過ぎる。従って、浅いソース注入が実行される。
【００２０】
本発明によるこの方法の１つの効果は、マスク位置合せ精度を考慮しないことである。
【００２１】
本発明で説明される方法の他の利点は、メモリ装置を消去するための拡張されたドレインを自己整合的に注入することが可能なことである。
【００２２】
また、本発明は上述の方法によって製造された半導体装置も提供する。
【００２３】
他の態様においては、本発明は、一連の不揮発性メモリ・セルを備える電子装置であって、各メモリ・セルがダブル・ゲート・スタック及びあるチャネル長のチャネルを有するシングル・アクセス・ゲートを備え、隣り合う２つのダブル・ゲート・スタックがドレイン領域を共用し、隣り合う２つのダブル・ゲート・スタックの相対する２つの側壁間の、チャネル方向の距離が、アクセス・ゲートのチャネル長の２倍未満である電子装置を提供する。これにより、さらなるマスクを使用せずに、ドレイン及びソースを別々に注入することが可能になり、従って、ドレイン領域とソース領域とで異なるドーピング濃度が得られる。
【００２４】
本発明の上記その他の特性、特徴、及び利点は、本発明の原理を例として図示する添付の図面と共に、以下の詳細な説明を読めば明らかになろう。この説明は、例示のためにのみ示されており、本発明の範囲を制限するものではない。以下で引用される参照番号は、添付の図面を参照している。
【発明を実施するための最良の形態】
【００２５】
本発明は、具体的な諸実施形態に関していくつかの図面を参照して説明されるが、本発明は、それだけには限定されず、特許請求の範囲によってのみ限定される。記載される図面は、単に概略であり、限定するものではない。図面では、説明の目的で、いくつかの要素のサイズが誇張され、原寸に比例して描かれていないことがある。本発明の説明及び特許請求の範囲の中で「備える」という用語が使用される場合、この用語は他の要素又は工程を除外しない。
【００２６】
さらに、説明及び特許請求の範囲の中の第一、第二、第三等の用語は、類似の各要素を区別するために使用されており、必ずしも順序や時系列順を述べるために使用されているとは限らない。このように使用される用語は、適切な状況の下で交換可能であり、本明細書に記載される本発明の諸実施形態は、ここに記載又は説明される以外の順序で実施することもできることを理解されたい。
【００２７】
さらに、説明及び特許請求の範囲の中の上部、下部、上、下等の用語は、説明目的で使用されており、必ずしも相対位置を述べるために使用されているとは限らない。このように使用される用語は、適切な状況の下で交換可能であり、本明細書に記載される本発明の諸実施形態は、ここに記載又は説明される以外の向きで実施することもできることを理解されたい。
【００２８】
図４〜９に、本発明の方法の第一の実施形態による不揮発性メモリ・セル５０を製造する場合の連続した諸工程が示されている。
【００２９】
第一の導電型の基板３１が提供される。本発明の諸実施形態においては、「基板」という用語は、使用され得る、或いは装置、回路、又はエピタキシャル層がその上に形成され得る、基礎となる１つ又は複数の任意の材料を含み得る。他の代替実施形態においては、この「基板」は、ドープ・シリコン基板、ガリウムヒ素（ＧａＡｓ）基板、ガリウムヒ素リン（ＧａＡｓＰ）基板、リン化インジウム（ＩｎＰ）基板、ゲルマニウム（Ｇｅ）基板、又はシリコンゲルマニウム（ＳｉＧｅ）基板等の半導体基板を含み得る。「基板」は、半導体基板部分に加えて、例えば、ＳｉＯ２層やＳｉ３Ｎ４層等の絶縁層を含み得る。従って、基板という用語は、シリコン・オン・グラス基板、シリコン・オン・サファイア基板も含む。従って、「基板」という用語は、一般に当該の層又は部分の下にある層に対する要素を定義するために使用される。また、「基板」は、層がその上に形成される他の任意の基部、例えばガラス層や金属層でもよい。以下では、シリコン半導体が一般に使用されているので、シリコンの加工について言及されるが、本発明は他の半導体材料系に基づいて実施されてもよく、当業者が後述の誘電材料及び導電材料の等価物として適切な材料を選択することもできることが、当業者には理解されよう。
【００３０】
本発明の一実施形態によれば、まずメモリ・ゲート・スタック１を形成する従来の積層ゲートが形成される。これは、例えば、基板３１、例えばシリコン基板の上にトンネル・バリアを成長させることによって行われてよく、このトンネル・バリアは、例えば比較的薄いトンネル酸化物層３２で、例えばその厚さが７ｎｍである。このトンネル酸化物層３２の上面に、浮遊ゲート層、例えば第一のポリシリコン層が堆積されてもよい。この第一のポリシリコン層は、例えば厚さ１００ｎｍでよい。その後、第一のポリシリコン層はドープされ、好ましくは、例えば、ヒ素（Ａｓ）やリン（Ｐ）等のｎ型ドーパントで高ドープされ、ドープされた第一のポリシリコン層となる。高ドープとは、少なくとも６ｅ１９／ｃｍ３、好ましくは３ｅ２０／ｃｍ３以上のドーパント濃度を意味する。このドープされた第一のポリシリコン層の一部は、後で浮遊ゲート３３を形成する。ドープされた第一のポリシリコン層の上面に、層間誘電体３４が堆積されてもよい。層間誘電体３４は、それだけには限らないが、例えば２つの酸化物層が窒化物層をサンドイッチしている酸化物−窒化物−酸化物（ＯＮＯ）層等の、例えば多層絶縁体でよい。他の実施形態においては、層間誘電体３４は、例えば五酸化タンタル等他の誘電体層でもよい。制御ゲート３５層、例えば厚さ１５０ｎｍの第二のポリシリコン層が、層間誘電体３４の上面に堆積されてよく、この場合も、この第二のポリシリコン層は、好ましくはＡｓ又はＰ等のｎ型ドーパントで高ドープされ、ドープされた第二のポリシリコン層を得ることができる。高ドープとは、少なくとも６ｅ１９／ｃｍ３、好ましくは３ｅ２０／ｃｍ３以上のドーパント濃度を意味する。このドープされた第二のポリシリコン層の一部は、後に制御ゲート３５を形成する。例えば、窒化物や酸化物等の電気絶縁材料からなる、任意選択の分離層又はキャップ層３６が上面に設けられてもよい。
【００３１】
図面中の層間誘電体３４の厚さは、わかりやすいように、他の層３３、３５と比べて同じように示されているが、層間誘電体３４は実際には、浮遊ゲート３３を形成する第一のポリシリコン層並びに制御ゲート３５を形成する第二のポリシリコン層に比べて非常に薄いことを理解されたい。
【００３２】
ドープされた第二のポリシリコン層、層間誘電体３４、ドープされた第一のポリシリコン層、トンネル酸化物層３２、及びもしあればキャップ層３６を備えている層のスタックがパターニングされる。例えば、ドープされた第二のポリシリコン層の一部の上で、レジストがリソグラフィによりパターニングされる。次に、ドープされた第二のポリシリコン層のレジストによって覆われていない部分がエッチング除去される。また、層間誘電体３４も、従来の技法を用いて実質的にエッチング除去される。ドープされた第一のポリシリコン層が、従来の技法を用いて実質的にエッチング除去される。この第一のポリシリコン層のエッチングは、トンネル酸化物層３２の高さで停止する。次に、ダブル・ゲート・スタックの隣にスペーサ３７が形成されてもよい。スペーサ３７は、例えばＴＥＯＳ又はＨＴＯとして酸化物を堆積させることによって形成されてもよい。また、その後のスペーサのエッチングでは、トンネル酸化物層３２の露出部分、すなわち第一のポリシリコン層及びその上の各層によって覆われていない部分も除去し、基板３１の高さで停止する。このようにして、積層ゲート又はダブル・ゲート・スタックが形成される。好ましくは、積層ゲートが存在しないシリコン基板３１の表面を露出させるように、この装置は清浄化される。その後、基板３１の上にアクセス・ゲートを成長させる。
【００３３】
次の工程で、例えば、その場所で又は注入によって、或いはその両方の組合せによってドープされるポリシリコン層でもよい、厚い導電層３８が堆積される。この導電層３８は、例えば厚さ４５０ｎｍでもよいが、好ましくは積層ゲートの高さよりも高くなる、他の任意の厚さでよい。導電層３８の厚さは、例えば化学的機械研磨（ＣＭＰ）によって、積層ゲートと同じ高さまで、又は積層ゲートのすぐ上まで低減される。また、他の技法が使用されて、導電層３８の余分な部分を除去することもできる。多結晶シリコンが導電層３８に適用される場合、ダブル・ゲート・スタックのキャップ層３６が、例えばシリコン酸化物又はシリコン窒化物からなると効果的である。キャップ層３６は後で、ＣＭＰ中、及び／又は制御ゲート３５の作用を防止するための後述するアクセス・ゲート４４のエッチ（バック）中、阻止層として使用されてもよい。
【００３４】
次に、１つのダブル・ゲート・スタックから次のスタックへと延びるマスク３９が適用され、従ってこのマスクは、図４に示されるように、２つのダブル・ゲート・スタックの間にある導電層３８の、後にアクセス・ゲート４４が形成される部分を覆う。マスク３９は、メモリ装置を加工するのに使用される材料という点から見て適切な、任意の材料で形成されてもよい。マスク３９を使用して、アクセス・ゲート４４が存在しないいくつかの箇所の導電層３８をエッチングする。このエッチングにより、アクセス・ゲートが形成されない、隣り合う２つのダブル・ゲート・スタックの間にある導電層３８の高さに比べて、アクセス・ゲートがその間に形成される、隣り合う２つのダブル・ゲート・スタックの間にある導電層３８材料の高さには差が生じる。
【００３５】
導電層３８をエッチングしマスク３９を除去した後、この構造は、図５に示されるようになり、もし存在すればアクセス・ゲート酸化物又はトンネル・バリア３２並びにキャップ層３６の方へ、選択的エッチングにより導電層３８の残りの部分がエッチ・バックされる。好ましくは、このエッチ・バックは、アクセス・ゲートが形成されない場所の導電層３８が完全に除去され次第、停止される。この場合、マスク３９を用いた第一のエッチング後の導電層３８の厚さにおける高さの差が、形成されるアクセス・ゲートの厚さを規定する。エッチ・バック後、導電層３８の残りの部分の高さは、好ましくは制御ゲート３５の下部の高さよりも十分低く（図６）、例えば導電層３８の残りの部分の厚さは１００ｎｍ以下である。このようにして、制御ゲート３５に高電圧が印加されても、アクセス・ゲート４４と制御ゲート３５の間の電気的破壊にはつながることはない。（図２に示される）従来技術の装置においては、分離スペーサ３が、制御ゲート６における高電圧に伴う問題を回避するために十分厚い必要がある。スペーサ３は、アクセス・ゲート２と制御ゲート６の間の電気的破壊を回避するために十分厚い必要がある。従って、アクセス・ゲート・チャネルと電荷蓄積層の下のチャネルとの間に、比較的厚い酸化物スペーサが適用される必要がある。本発明のこの態様によれば、比較的薄い酸化物スペーサが使用されてもよい。本発明においては、導電層３８の残りの部分の高さが、層間誘電体３４の高さよりも低いと、制御ゲート３５とアクセス・ゲート４４の間の距離は、ＳＳＩプログラミングにとって重要となる、装置の電気的特性の一助として分離を最適化するのに十分となろう。これは本発明によれば、スペーサ３が制御ゲート３５とアクセス・ゲート４４の間の分離としても使用される従来技術の装置の場合よりもスペーサ３７が薄くてもよいことを意味する。ダブル・ゲート・スタックの間にある導電層３８の、アクセス・ゲート４４が必要とされない部分は完全に除去される。導電層３８の残りの部分はソース領域４５を遮蔽する。
【００３６】
次の工程で、一括ドレイン注入が行われてもよい。ドレイン４０は、第二の導電型であり、基板３１の導電型とは逆である。ある角度を持って又は拡散により、或いはその両方の組合せによりドレイン注入を実施することによって、浮遊ゲート３３とドレイン４０がオーバラップし、これはドレイン接合と呼ばれる。装置をプログラムすることを可能にするために、深いドレイン注入が実施される。
【００３７】
このオーバラップは、ドレイン消去のために使用され得る。ドレイン接合は、結合による通常の電圧降下が存在しないので、低電圧のファウラー・ノルドハイム（ＦＮ）消去に適している。ドレイン消去では、消去電圧は、制御ゲート３５と浮遊ゲート３３の間を結合することによる標準チャネルのＦＮ消去を用いた場合よりも低い。アクセス・ゲート・トランジスタをもつメモリ・セルで、このドレイン消去法のような低電圧法と共に、ソース・サイド注入（ＳＳＩ）のような低プログラム法が使用されてもよい。
【００３８】
本発明の方法のさらなる工程で、例えば厚さ５〜４０ｎｍでよい薄い第一のマスキング層４１と、例えば厚さ１００〜３００ｎｍでよいより厚い第二のマスキング層とが、この装置の上に堆積される（図７参照）。第一のマスキング層４１は例えば窒化物層でよく、第二のマスキング層は例えば酸化物層でもよい。また、各層の他の組合せが使用されてもよいが、第一のマスキング層４１は、第二のマスキング層及び導電層３８の方への選択的エッチングに適しているべきである。導電層３８の厚さが１００ｎｍ未満のとき、後にアクセス・ゲート４４をエッチングするためにハードマスクとして使用される第一のマスキング層４１は、例えば３０ｎｍ未満の厚さでもよい。ただし、第一のマスキング層４１及び第二のマスキング層の厚さは、形成されるアクセス・ゲート４４の所望の長さによって決まる。
【００３９】
第二のマスキング層は、図７に示されるように、適した任意の手段によって、スペーサ４２、例えば酸化物スペーサへとエッチングされる。形成される酸化物スペーサ４２は、第一のマスキング層４１をＬ形スペーサ４３へとエッチングするために、ハードマスクとして使用される（図８参照）。酸化物スペーサ４２は、ドレイン領域を共用する、隣り合う２つのダブル・ゲート・スタックの間にあるドレイン領域を保護する。ドレイン領域のこの保護は、そうでない場合、第一のマスキング層４１がエッチングされ、その後、アクセス・ゲート４４のエッチング中に基板３１が作用を受けることになるので効果的である。第一のマスキング層４１をエッチングした後、酸化物スペーサ４２が除去される。その結果が図８に示されている。酸化物スペーサ４２のこの除去は、例えばＨＦ浸漬によって行われてもよい。ＨＦ浸漬は、ＳＴＩ（シャロー・トレンチ・アイソレーション）のようなきわめて重要な区域には、それらが第一のマスキング層４１及び導電層３８によって保護されているので、作用することはできない（図８参照）。第二のマスキング層４２を形成するのにどの材料が使用されているかに応じて、スペーサ４２を除去するのに他の方法が使用されてもよい。
【００４０】
次にＬ形スペーサ４３をハードマスクとして使用して、導電層３８の残りの部分のうちの保護されていない部分を除去することにより、アクセス・ゲート４４を形成する。
【００４１】
アクセス・ゲート４４を形成した後、Ｌ形スペーサ４３は、例えばドライ・エッチング又はウェット・エッチングによって除去されてもよい。重要なのは、使用されるエッチング方法は、前に形成されたスペーサ３７の方へ、かつ導電層３８の方へ選択的であることである。Ｌ形スペーサ４３の除去は、必ずしも行う必要はないが、行うことが好ましい。Ｌ形スペーサ４３及びキャップ層３６が同じ材料、例えば窒化物から作られている場合、キャップ層３６はＬ形スペーサ４３と共に除去されることになる。
【００４２】
Ｌ形スペーサ４３が除去された後、このプロセスは標準の加工を用いて完了されてもよい。低又は中ドープ・ドレイン（ＬＤＤ又はＭＤＤ）注入が実施され、それによってソース領域４５が形成される。このソース領域注入の間、ドレイン領域へのさらなる注入が実施されてもよい。キャップ層３６がＬ形スペーサ４３と共に除去される場合、ＬＤＤ注入又はＭＤＤ注入の間に制御ゲート３５がドープされてもよい。次いで、制御ゲート３５が前もって、例えば非ドープ・ポリシリコンから形成されてもよい。
【００４３】
この低又は中ドープ注入及びその活性化の後、オフセット・スペーサ４６、例えば窒化物スペーサ又はＴＥＯＳスペーサが、スペーサ３７に沿って形成される。スペーサ４６の組成及び寸法は様々であり得る。オフセット・スペーサ４６は、例えば窒化ケイ素又は酸化ケイ素から形成されてもよい。オフセット・スペーサの形成後、一般に浅いＨＤＤ注入が実行される。
【００４４】
最後に、フロントエンドの加工を完了するため、むき出しのシリコン領域及びポリシリコン領域に導電層４７が設けられ、例えばそれらはシリサイド化されてもよい。シリサイド化プロセスでは、例えばチタンシリサイド等の金属シリサイド４７が使用されてもよい。ゲートをシリサイド化することにより、ゲートは比較的低い電気抵抗が得られる。オフセット・スペーサ４６間にブリッジが生じないようにする。
【００４５】
キャップ層３６がＬ形スペーサ４３と共に除去されない場合について、シリサイド化後に得られる装置が、図９に示されている。キャップ層３６がＬ形スペーサ４３と共に除去される場合、制御ゲート３５もシリサイド化される（図面には示されていない）。 
上記の工程の後、標準のバックエンド加工が適用されて、例えばコンタクト及び金属相互接続部（図面には示されていない）等を設けて、ＮＶＭ半導体装置の製造を完了することができる。
【００４６】
上述の実施形態の方法を適用することにより、ダブル・ゲート・スタック及びシングル・アクセス・ゲート４４を備える小型ＮＶＭメモリ・セル５０が形成される。これは、１つのメモリ・セル中に２つのアクセス・ゲートが形成され、後で１つのアクセス・ゲートが除去される、従来技術で記載されている方法に対して有利である。
【００４７】
さらに、隣り合うメモリ・セル５０は、共用のドレイン４０領域及びソース４５領域を有し、それらは互いに鏡像となっている。加えて、本発明の方法を用いることにより、互いに異なるドーピング・レベルのドレイン４０及びソース４５が、さらなるマスク工程を必要とせずに、別々に設けられ得る。
【００４８】
本発明のさらに他の実施形態（図面には示されていない）においては、先の実施形態で述べられている窒化物スペーサ４３と酸化物スペーサ４２の組合せの代わりに、例えば窒化物スペーサのみがハードマスクとして使用されて、アクセス・ゲート４４を自己整合的にエッチングすることができる。この場合、第一のマスキング層４１だけが設けられ、これはこの場合、前の実施形態の第一のマスキング層よりも厚く、例えば前の実施形態の第一のマスキング層４１と第二のマスキング層を合わせた厚さを有する。前の実施形態に対する欠点は、前の実施形態における薄いＬ形窒化物スペーサ４３の代わりに、今度は厚い窒化物スペーサを除去することである。こうした厚い窒化物スペーサの除去は、例えばリン酸中でウェット・エッチングすることによって行われてもよいが、その場合、ｎ＋ポリシリコン３８も作用を受ける。この問題に対する解決策は、非ドープ・ポリシリコンはウェット・エッチング中に作用を受けないので、非ドープ・ポリシリコンを導電層３８として使用して、アクセス・ゲート４４を形成することである。窒化物スペーサを除去した後、アクセス・ゲートがＨＤＤ注入を用いてドーピングされてもよい。
【００４９】
本発明による装置について、好ましい実施形態、特定の構造及び構成、並びに材料が本明細書で論じられてきたが、本発明の範囲及び趣旨から逸脱せずに、形態及び詳細における変更及び改変が様々に行われてもよいことを理解されたい。
【図面の簡単な説明】
【００５０】
【図１】２−ＴフラッシュＥＥＰＲＯＭセルを表す概略図である。
【図２】小型２−ＴフラッシュＥＥＰＲＯＭセルの概略垂直断面図である。
【図３】従来技術の方法によって得られる不揮発性メモリ・セルの概略断面図である。
【図４】本発明の一実施形態による不揮発性メモリ・セルを製造する際の一工程における断面図である。
【図５】本発明の一実施形態による不揮発性メモリ・セルを製造する際の一工程における断面図である。
【図６】本発明の一実施形態による不揮発性メモリ・セルを製造する際の一工程における断面図である。
【図７】本発明の一実施形態による不揮発性メモリ・セルを製造する際の一工程における断面図である。
【図８】本発明の一実施形態による不揮発性メモリ・セルを製造する際の一工程における断面図である。
【図９】本発明の一実施形態による不揮発性メモリ・セルを製造する際の一工程における断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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