(57)【要約】  信号処理コア（２２）、信号処理コア（２２）に結合されたメモリ（２０）、およびメモリ（２０）に結合された多重化されたデータ入力（１６）をそれぞれが含む、複数のデジタル信号プロセッサ（１０）。各デジタル信号プロセッサは、信号処理コア（２２）からデータを出力するための複数の出力を有する。リモート書き込み専用構造（１４ａ〜ｄ）が、デジタル信号プロセッサ（１０）のそれぞれのグループの出力をそれぞれ、それぞれの特定のデジタル信号プロセッサ（１０）の多重化されたデータ入力（１６）に結合し、その特定のデジタル信号プロセッサ（１０）に関するそれぞれのグループは、その特定のデジタル信号プロセッサ（１０）を含まない。このため、各プロセッサ（１０）は、Ｉ／Ｏプロセッサによる処理のためにデータをメモリの中にまず格納することなしに、他のプロセッサ群向けのデータを、そのプロセッサから直接に書き込み、他のプロセッサ群（１０）からのデータを、メモリを介して読み取り、メモリにおいて、データは、そのプロセッサ（１０）の出力とリソースを共用しない入力を介して受け取られる。
2007506174.tif 000002
【特許請求の範囲】
【請求項１】
信号処理コアと、前記処理コアに結合されたメモリと、受け取られたデータを前記メモリに書き込むための、前記メモリに結合された多重化されたデータ入力と、前記信号処理コアに結合された入力、および前記信号処理コアからのデータを出力するための複数の出力を有する出力回路とをそれぞれが含む複数のデジタル信号プロセッサと、
前記デジタル信号プロセッサのそれぞれのグループの出力を、それぞれの特定のデジタル信号プロセッサの前記多重化されたデータ入力にそれぞれ結合し、前記特定のデジタル信号プロセッサに関する前記それぞれのグループは、前記特定のデジタル信号プロセッサを含まないリモート書き込み専用構造とを含む集積回路。
【請求項２】
前記デジタル信号プロセッサは、集積回路上で２次元マトリックスに構成され、それぞれの特定のデジタル信号プロセッサに関して、前記特定のデジタル信号プロセッサの前記多重化されたデータ入力に出力が結合された前記デジタル信号プロセッサのそれぞれのグループは、前記マトリックス内の前記特定の信号プロセッサに対する近隣から成ることを特徴とする請求項１に記載の集積回路。
【請求項３】
それぞれの特定のデジタル信号プロセッサに関する前記それぞれのグループは、その特定のデジタル信号プロセッサを除き、前記デジタル信号プロセッサ群のすべてのデジタル信号プロセッサを含むことを特徴とする請求項１に記載の集積回路。
【請求項４】
各デジタル信号プロセッサには、それぞれのアプリケーション・プログラムがプログラミングされ、それぞれの特定のデジタル信号プロセッサに関する前記それぞれのグループは、その特定のデジタル信号プロセッサに書き込む命令を含むプログラムがプログラミングされた前記デジタル信号プロセッサ群だけを含むことを特徴とする請求項１に記載の集積回路。
【請求項５】
それぞれの特定のデジタル信号プロセッサの前記メモリは、
前記特定のデジタル信号プロセッサの前記入力に出力が結合されたデジタル信号プロセッサの前記グループのそれぞれのデジタル信号プロセッサによって書き込まれるデータをそれぞれが受け取るための複数のバッファ領域と、
前記特定のデジタル信号プロセッサ内部の前記バッファ領域群のそれぞれのバッファ領域を管理するための管理情報をそれぞれが含む第１の複数の管理領域と、
前記リモート書き込み専用構造を介して前記特定のデジタル信号プロセッサが結合された前記デジタル信号プロセッサのそれぞれのデジタル信号プロセッサ内部の、前記特定のデジタル信号プロセッサからのデータに関する前記バッファ領域を管理するための管理情報をそれぞれが含む第２の複数の管理領域とを含むことを特徴とする請求項１に記載の集積回路。
【請求項６】
前記デジタル信号プロセッサ群の少なくとも１つの第１のデジタル信号プロセッサは、複数の異なる通信プロトコルを使用して、前記デジタル信号プロセッサ群の第２のデジタル信号プロセッサとの通信を実行するように構成され、前記デジタル信号プロセッサ群の前記第２のデジタル信号プロセッサは、前記プロトコル群のそれぞれのプロトコルを使用して、前記デジタル信号プロセッサ群の前記第１のデジタル信号プロセッサによって書き込まれるデータをそれぞれが受け取る、さらなる複数のバッファ領域を含むことを特徴とする請求項５に記載の集積回路。
【請求項７】
各デジタル信号プロセッサは、前記多重化されたデータ入力に出力が結合された前記デジタル信号プロセッサの前記グループのそれぞれのデジタル信号プロセッサからの、データを書き込む要求を、ラウンド・ロビン調停スキームに従って調停するための多重化されたデータ入力に結合されたアービタを含むことを特徴とする請求項１に記載の集積回路。
【請求項８】
各デジタル信号プロセッサは、前記多重化されたデータ入力に出力が結合された前記デジタル信号プロセッサの前記グループのそれぞれのデジタル信号プロセッサからの、データを書き込む要求を、予算ベースの調停スキームに従って調停するための多重化されたデータ入力に結合されたアービタを含むことを特徴とする請求項１に記載の集積回路。
【請求項９】
各デジタル信号プロセッサは、前記多重化されたデータ入力に出力が結合された前記デジタル信号プロセッサの前記グループのそれぞれのデジタル信号プロセッサからの、データを書き込む要求を、優先順位ベースの調停スキームに従って調停するための多重化されたデータ入力に結合されたアービタを含むことを特徴とする請求項１に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の通信用デジタル信号プロセッサを有する集積回路に関し、より詳細には、そのようなデジタル信号プロセッサの２次元マトリックスを含む集積回路に関する。
【背景技術】
【０００２】
複数のデジタル信号プロセッサを含む集積回路が、「Ａ  ｓｉｎｇｌｅ−ｃｈｉｐ  １．６  Ｂｉｌｌｉｏｎ  １６ｂ  ＭＡＣ／ｓ  Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ  ＤＳＰ」という題名の、ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ  Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，Ｓａｎ  Ｄｉｅｇｏ  ＣＡ，Ｍａｙ  １９９９，５３７−５４０頁で発表されたＢ．Ａｃｋｌａｎｄらによる論文で知られている。この文書は、６４個のデジタル信号プロセッサを有する集積回路を開示している。各プロセッサには、キャッシュ・メモリが設けられ、それぞれが、独自のプログラムを実行することができる。
【０００３】
そのようなマルチプロセッサの１つの重要な設計態様は、異なるプロセッサ間でデータを通信するのに使用される通信構造である。Ａｃｋｌａｎｄらによる論文は、複数のプロセッサが接続された共通分割トランザクション・バス、ならびにすべてのプロセッサが、このバスを介してアクセスすることができる共通メモリの使用を開示している。Ａｃｋｌａｎｄらは、このバスが共用リソースであるために、このバスが、潜在的なボトルネックであることを指摘している。ラウンド・ロビン調停スキームが、バス競合を防止するのに使用される。バスのボトルネック効果は、バス上でトランザクションを分割することにより、ある程度、解決される。
【０００４】
以上の対策にもかかわらず、接続されたプロセッサのすべてが、バスを介して、他の接続されたプロセッサによる使用のためにデータを書き込むバスの使用は、処理速度の大幅な低下を依然として生じさせる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
とりわけ、本発明の目的は、ボトルネック問題が、効率的に抑えられる、複数の通信するデジタル信号プロセッサを有する集積回路を提供することである。
【課題を解決するための手段】
【０００６】
本発明は、請求項１に記載の集積回路を提供する。本発明によれば、ローカル読み取り／リモート書き込みスキームが、デジタル信号プロセッサ間でデータを通信するのに使用される。つまり、データを書き込まなければならない特定のデジタル信号プロセッサが、共用リソースを介して、その特定のプロセッサのためのデータを書き込まなければならない他のプロセッサとのバス競合を生じさせる可能性があることが防止される。
【０００７】
デジタル信号プロセッサは、データフロー型のアプリケーション群を実施するのにしばしば使用される。多くのデータフロー型のアプリケーションでは、データフロー・グラフにおいて接続されたノード群を実施し、一方は、データを送り、他方は、データを受け取るデジタル信号プロセッサ間で共用バスへのアクセスに関する競合の多くが生じる。プログラマブル集積回路は、したがって、特定のデジタル信号プロセッサによる使用のためにデータを書き込むことにそれぞれが専用である共用リソース群を提供して、そのデータが書き込まれる特定のデジタル信号プロセッサが、そのプロセッサ独自の書き込みのために、その共用リソースを使用しなくてもよいようにすることにより、そのようなアプリケーション群をより効率的にサポートすることができる。
【０００８】
さらに、接続は、接続が１つのタイプのアクション（書き込み）をサポートするだけでよいため、単純化される。
【０００９】
それぞれの特定のデジタル信号プロセッサに関して、特定のデジタル信号プロセッサによる使用のためのデータを書き込むためにリソースを共用するデジタル信号プロセッサのグループが定義される。好ましくは、それぞれの特定のデジタル信号プロセッサは、その特定のデジタル信号プロセッサに書き込みを行うためにリソースを共用する、それぞれの独自のプロセッサのグループを有する。これは、競合の数をさらに減少させる。
【００１０】
本発明は、デジタル信号プロセッサ群が２次元マトリックスに構成され、特定のデジタル信号プロセッサの書き込みリソースを共用するデジタル信号プロセッサのグループが、マトリックスの中で、その特定のデジタル信号プロセッサの近隣（例えば、北、東、南、西、または北、北東、東、南東、南、南西、西、北西）からそれぞれ成るように接続が構成された集積回路に関して、特に役立つ。その結果、デジタル信号プロセッサ群のマトリックスは、データフロー型のアプリケーション群を実行するのに特に適する。さらに、マトリックスは、ローカル設計がマトリックスのサイズに依存しないので、容易に拡大縮小できる。
【００１１】
別の実施形態では、全接続が使用され、各プロセッサが他の各プロセッサと通信する。これは、最大限のプログラミング柔軟性を提供するが、これは、多数の接続を要求し、プロセッサの数が多数である場合不利であることがある。別の実施形態では、プログラミングされたプロセッサ群は、それらのプロセッサのプログラムがデータを送る、他のプロセッサ群だけに結合される。これは、集積回路の最終的なレイアウトとプログラム群が一緒に開発される場合に、実現されることがある。このため、最大限の接続可能性が、柔軟性を犠牲にしてであれ、最小限の接続で実現される。
【００１２】
好ましくは、それぞれの特定のデジタル信号プロセッサは、複数のバッファ・メモリ領域を確保し、各メモリ領域は、その特定のデジタル信号プロセッサに書き込むことができるデジタル信号プロセッサ群の異なるデジタル信号プロセッサ用である。各バッファ・メモリ領域に関して、管理メモリ領域の２重コピーが、１つは、その特定のデジタル信号プロセッサの中に、１つは、そのバッファ・メモリ領域に書き込むデジタル信号プロセッサの中に確保される。このため、特定のデジタル信号プロセッサに書き込みを行わなければならないデジタル信号プロセッサは、書き込みを行う前にバッファ・メモリ領域のステータスを調べて、不必要なリソース競合の危険性をさらに小さくすることができる。
【００１３】
好ましくは、それぞれの特定のデジタル信号プロセッサは、複数のバッファ・メモリ領域を確保し、各メモリ領域は、同一のデジタル信号プロセッサからのデータ用であるが、各メモリ領域は、異なるプロトコルに従ってデータを受け取ることに向けられる。このため、デジタル信号プロセッサ群のより柔軟性のある使用が行われることが可能である。
【００１４】
ある実施形態では、それぞれの特定のプロセッサは、そのプロセッサのグループのデジタル信号プロセッサ群の間で入力の使用を調停するためのアービタを含む。アービタは、ラウンド・ロビン・スキーム、予算ベースのスキーム、または優先順位ベースのスキームを使用して、プロセッサ群のいずれのプロセッサも飢餓状態（starved）にされないことを確実にしても良い。使用される特定のスキームは、好ましくは、デジタル信号プロセッサ群のプログラミングが行われるアプリケーション・プログラムに依存して選択されて、リアルタイム処理仕様を満たすようにし、かつ／またはプログラムを実行するのに必要とされる時間を最小限に抑えるようにする。
【００１５】
本発明の以上、およびその他の目的および有利な諸態様が、以下の図の説明で例示される。
【発明を実施するための最良の形態】
【００１６】
図１は、デジタル信号プロセッサ１０、１１のマトリックスの一部を示す。すべてのデジタル信号プロセッサ１０、１１は、同一であり、プロセッサ１０、１１の近隣に対して同一の接続を有するが、簡明にするため、デジタル信号プロセッサ群の１つのプロセッサ１１、ならびにそのデジタル信号プロセッサ１１をプロセッサ１１の近隣に接続する接続群１２ａ〜ｄ、１４ａ〜ｄの一部だけが、詳細に示されている。デジタル信号プロセッサ１１は、入力マルチプレクサ１６、およびさらなる回路群１８を含む。近隣のデジタル信号プロセッサ群１０からの書き込み出力接続群１２ａ〜ｄは、入力マルチプレクサ１６に結合され、マルチプレクサ１６は、さらなる回路群１８に結合された単一の出力を有する。入力マルチプレクサ１６が示されているが、例えば、近隣のデジタル信号プロセッサ群１０の書き込み出力接続群１２ａ〜ｄを結合するバス構造などの、任意の共用される入力が使用されても良いことを理解されたい。
【００１７】
図２は、デジタル信号プロセッサ１０、１１をより詳細に示す。デジタル信号プロセッサ１０、１１は、マルチプレクサ１６、メモリ２０、処理回路２２、および出力回路２４を含む。マルチプレクサ１６の出力は、メモリ２０の入力ポートに結合される。処理回路２２は、メモリ２０の入出力ポート、および出力回路２４の入力に結合される。出力回路２４は、デジタル信号プロセッサ１０、１１の出力１４ａ〜ｄに結合された出力を有し、デジタル信号プロセッサ１０、１１は、近隣のデジタル信号プロセッサ１０、１１に結合される。
【００１８】
動作の際、デジタル信号プロセッサ群１０、１１の各デジタル信号プロセッサは、そのデジタル信号プロセッサ独自の命令プログラムを実行する。通常のプログラム・セットは、データフロー・タスクを実施する。データフロー・タスクは、繰り返し実行されて、各回に、１つまたは複数のデータ項目のそれぞれのセットを入力として使用し、別のデータ項目を結果として生成しなければならない、いくつかの動作を含む。データフロー・タスクでは、動作のいくつかを実行することの結果として生成されたデータフロー項目が、他の動作のための入力データ項目として使用される。このタイプのデータフロー・タスクは、図１に示されたプロセッサ群のマトリックス上の実施に適している。異なるデジタル信号プロセッサ１０、１１は、諸動作の異なる動作を実行し、結果のデータ項目を、それらのデータ項目を独自の動作のための入力として使用するデジタル信号プロセッサ群１０、１１のメモリ２０またはメモリ群に書き込むようにプログラミングされる。後者のデジタル信号プロセッサ１０、１１は、プロセッサ１０、１１のローカル・メモリ２０から、プロセッサ１０、１１の動作で使用するためにそれらの結果を読み取る。
【００１９】
いくつかの時点で、デジタル信号プロセッサ１０、１１のプログラムは、指定された他のデジタル信号プロセッサ群１０、１１にデータを書き込む命令を、例えば、所定のデジタル信号プロセッサ群１０、１１に関連するレジスタ番号にデータを読み込むＬＯＡＤ命令の形態で含む。デジタル信号プロセッサ１０、１１が、そのような命令に出会うと、デジタル信号プロセッサ１０、１１は、データを出力回路２４に、出力接続群１４ａ〜ｄのいずれの接続にデータが供給されるべきかを示す選択信号と一緒に送る。これに応じて、出力回路２４は、出力接続群１４ａ〜ｄの指定された接続においてデータを出力する。選択された出力接続１４ａ〜ｄが接続された目標のデジタル信号プロセッサ１０、１１のマルチプレクサ１６が、そのデータを転送し、目標のデジタル信号プロセッサ１０、１１内部のメモリ２０の中にデータを書き込む。書き込みのために使用される接続は、書き込みだけのために設計され、すなわち、いずれのデータも、その接続を介して、目標のデジタル信号プロセッサ１０、１１から読み戻されることが可能でない。目標のデジタル信号プロセッサ１０、１１が、元のデジタル信号プロセッサ１０、１１にデータを書き戻さなければならない場合、メモリ２０を介して、異なる接続が使用されなければならない。一旦、データが、メモリ２０の中に書き込まれると、データは、目標のデジタル信号プロセッサ１０、１１による使用のために利用可能である。
【００２０】
図３は、デジタル信号プロセッサ１０、１１のさらなる実施形態を示す。この実施形態では、アービタ３０が追加されており、メモリ２０の詳細が示されている。アービタ３０は、入力１２ａ〜ｄに結合されて、入力群１２ａ〜ｄのいずれから、データがメモリ２０に書き込まれるかを決める。この実施形態では、出力回路２４は、書き込みを行うのに先立って、書き込みを行う要求を伝送する。（明確化のため、各入力１２ａ〜ｄに関して１つの線だけが示され、この実施形態における並列データおよび要求信号のための複数の線を表す）。
【００２１】
アービタ３０は、要求を受け取り、いずれの入力１２ａ〜ｄからデータが書き込まれるかを決める。アービタ３０が、１つだけの近隣のデジタル信号プロセッサ１０、１１から要求を受け取った場合、アービタ３０は、対応する入力１２ａ〜ｄをメモリ２０に結合するようにシグナルする。複数の要求が同時に受け取られた場合、アービタは、１つの入力１２ａ〜ｄを選択する。好ましくは、ラウンド・ロビン・スキームが、選択のために使用され、すなわち、順々により低い優先順位が、入力群１２ａ〜ｄのそれぞれの入力に割り当てられ、最高の優先順位を有する要求側の要求が許可され、それに続き、最低の優先順位が、最高の優先順位がこれまで割り当てられていた入力に割り当てられ、その他の優先順位は互いに対して同一のままである。このため、連続するタイムスロット内で、各回に、異なる入力が、すべての入力が最高の優先順位を経験するまで、最高の優先順位を獲得し、すべての入力が最高の優先順位を経験した後、プロセスは繰り返す。もちろん、各回に、調停に勝った最後の入力に最低の相対優先順位を割り当てるなどして、固定の、またはプログラマブルな相対優先順位などの、他の優先順位スキームが使用されることも可能である。別のタイプのスキームは、いずれの優先順位がいずれのプロセッサ１０に関して使用されても良いが、その優先順位は、プロセッサ１０がアクセスを得た回数の測度が予算配分された（ｂｕｄｇｅｔｅｄ）値を超えると、最小値にまで下げられる、予算ベースのスキームである。例えば、プロセッサ１０が、タイムスロット中に所定の回数を超えてアクセスを得た場合、または得られたアクセスの回数の移動平均が、閾値を超えた場合である。
【００２２】
メモリ２０が、入力群１２ａ〜ｄのそれぞれの入力に関するバッファ領域３６ａ〜ｄ、バッファ領域３６ａ〜ｄのそれぞれの領域に関するバッファ管理領域３２ａ〜ｄ、出力群１４ａ〜ｄのそれぞれの出力にそれぞれが対応する、さらなるバッファ管理領域３４ａ〜ｄ、および作業領域３８を含むように示されている。ある実施例では、各管理領域３２ａ〜ｄは、バッファ開始アドレス、バッファ終了アドレス、ならびに入力群のそれぞれの入力に関するデータ開始アドレスおよびデータ終了アドレスに関するロケーションを含む。管理領域３２ａ〜ｄ内のデータのコピーが、入力１２ａ〜ｄに結合されたデジタル信号プロセッサ１０、１１のさらなるバッファ管理領域群３２ａ〜ｄの１つの領域内に保持される。このため、それぞれのさらなるバッファ管理領域３４ａ〜ｄは、さらなるバッファ管理領域３４ａ〜ｄによって管理されるバッファ領域３６ａ〜ｄを含むデジタル信号プロセッサ１０、１１に接続された出力群１４ａ〜ｄのそれぞれの出力に対応する。
【００２３】
処理回路２２が、出力１４ａ〜ｄにデータを書き込む際、処理回路２２は、対応する出力１４ａ〜ｄに関するさらなる管理領域３４ａ〜ｄを使用して、書き込みを制御する。例えば、これには、さらなる管理領域３４ａ〜ｄから取り出されたデータ終了アドレスから開始して、出力１４ａ〜ｄを介して書き込みアドレスを供給すること、バッファ終了アドレスに到達すると、折り返して先頭に戻る（ｗｒａｐ  ａｒｏｕｎｄ）こと、またはデータ開始アドレスに到達すると、読み取りを一時停止することが関わることがある。それに続いて、処理回路２２が、目標のデジタル信号プロセッサ１０、１１内部のさらなる管理領域３４ａ〜ｄおよび管理領域３２ａ〜ｄを更新する。
【００２４】
処理回路２２が、回路２２のバッファ領域群３６ａ〜ｄの１つの領域からデータを読み取る際、回路２２は、対応する管理領域３２ａ〜ｄを使用して読み取りを制御する。必要な場合、処理回路２２は、管理領域３２ａ〜ｄを更新し、対応する入力１２ａ〜ｄに接続されたデジタル信号プロセッサ１０、１１内部のさらなる管理領域３４ａ〜ｄに更新を書き込む（これは、そのデジタル信号プロセッサ１０、１１に接続された出力群１４ａ〜ｄの１つの出力を介して行われる）。
【００２５】
いずれの種類の書き込みスキームが使用されても良いことを理解されたい。以上に提供された実施例では、循環バッファ・スキームが使用された（先入れ先出し）。代わりに、スタック・スキーム（後入れ先出し）を使用しても良く、または特定のパラメータを書き込むための固定アドレスを有するマッピング・スキームなど。管理データは、書き込みスキームに特有である。
【００２６】
さらに、一部の書き込みスキームでは、すべての管理データのコピーを管理領域３２ａおよびさらなる管理領域３４ｂの中に保持する必要がない。例えば、ある実施形態では、入力群１２ａ〜ｄからのデータをメモリ２０に書き込むために使用されるアドレスは、その入力に関するローカル管理領域３２ａ〜ｄからの開始アドレスを使用して、内部で制御される。その場合、デジタル信号プロセッサ１０、１１は、書き込み回路（図示されていない）を含み、書き込み回路は、アービタ３０からの選択を使用して、選択された入力１２ａ〜ｄに関する管理領域３２ａ〜ｄを選択し、選択された管理領域３２ａ〜ｄから管理データを取り出し、その管理データに基づいてアドレスをメモリに供給する。このため、例えば、循環バッファ・スキーム、またはスタッキング（ｓｔａｃｋｉｎｇ）スキームのケースでは、入力１２ａ〜ｄからのアドレスは全く必要とされない。その場合、入力１２ａ〜ｄにデータを書き込むデジタル信号プロセッサ１０、１１はアドレスを供給する必要がなく、また、デジタル信号プロセッサ１０、１１のさらなる管理領域３４ａ〜ｄがバッファ開始アドレスおよびバッファ終了アドレスを格納する必要もない。原則として、このケースでは、さらなる管理領域３４ａ〜ｄ内には、空きバッファ・メモリの量のインジケータで十分である。
【００２７】
あらゆる種類の変形が可能であることが理解されよう。例えば、短い相対アドレスが、出力１４ａ〜ｄを介して供給されて、管理領域内で定義されたバッファ開始アドレスを基準としてアドレス指定しても良く、または相対バッファ・アドレスおよびバッファ・サイズ・データ、しかし、バッファ開始アドレスまたはバッファ終了アドレスは、管理領域３４ａ〜ｄ、またはさらなる管理領域３４ａ〜ｄの中に格納されなくても良い。
【００２８】
さらなる実施形態では、複数のバッファ領域３６ａ〜ｄ、管理領域３２ａ〜ｄ、およびさらなる管理領域３４ａ〜ｄが、出力２４ａ〜ｄと入力１２ａ〜ｄの間における同一の接続を介して、異なる通信プロトコルのために使用される。例えば、１つのそのようなセットが、循環バッファ・プロトコルのために提供され、別のそのようなセットが、マッピング・スキームのために提供されても良い。
【００２９】
様々なメモリ領域が、多くの形で実現されることが可能であり、例えば、すべてのメモリ領域が、より大きいメモリの中で実現されて、すべての領域が、同一のアドレス入力を介してアドレス指定されることが可能であるようになること、あるいは、例えば、管理領域群３２ａ〜ｄ、３４ａ〜ｄの一部、またはすべてに関するメモリとしてレジスタを使用する別々のメモリ、または独自のアドレス入力をそれぞれが有する別々のメモリの中で実現されることが可能であることが理解されよう。同様に、メモリ２０に対する別々の接続が、マルチプレクサ１６および処理回路２２に関して示されているが、さらなる調停を要求することがある、共用メモリ・ポートが使用されても良いことが理解されよう。同様に、処理回路２２に結合された出力回路２４の代わりに、処理回路２２からのコマンドに応答してバッファからデータを転送するために、メモリ２０に直接に結合された、自律的に動作可能な出力回路も使用されてもよい。
【００３０】
原則として、１つのデジタル信号プロセッサ１０、１１内部のローカルの書き込みおよび読み取りのために、さらなるバッファ領域が提供されても良い。このため、同一のデジタル信号プロセッサ１０、１１によって実行される諸動作の間の通信は、デジタル信号プロセッサ群１０、１１の相異なるデジタル信号プロセッサ上で実行される諸動作の間における通信と同一の形で扱われることが可能である。ある実施形態では、そのようなローカル書き込みのために別個のメモリが提供されても良い。
【００３１】
多くの代替の実施が可能であることが理解されよう。例えば、本発明は、図１に示されたデジタル信号プロセッサの数には、もちろん、限定されず、より多い、またはより少ないデジタル信号プロセッサが使用されても良い。より多くのデジタル信号プロセッサが、例えば、８つの周囲のプロセッサ、またはさらに多くのプロセッサが、入力マルチプレクサ１６に接続されても良い。また、隣接していないプロセッサ群へのワームホール（ｗｏｒｍｈｏｌｅ）接続も、提供されても良い。マルチプレクサ群１６の代わりに、相異なるデジタル信号プロセッサ１０、１１の出力１４ａ〜ｄを接続するバスなどの、他の多重化回路が使用されても良い。
【００３２】
このため、各プロセッサ１０は、Ｉ／Ｏプロセッサ（例えば、ＤＭＡコントローラ）による処理のために、そのプロセッサ１０のメモリ２０の中にデータをまず格納することなしに、そのプロセッサから他のプロセッサ群に直接にデータを書き込む。同一のプロセッサは、メモリを介して、他のプロセッサ群１０からデータを読み取り、メモリにおいて、データは、プロセッサ１０の出力とリソースを共用しない多重化された入力を介して受け取られる。
【図面の簡単な説明】
【００３３】
【図１】デジタル信号プロセッサ群のマトリックスの一部を示す図である。
【図２】デジタル信号プロセッサの実施形態を示す図である。
【図３】デジタル信号プロセッサのさらなる実施形態を示す図である。
【図１】
2007506174.tif 000003
【図２】
2007506174.tif 000004
【図３】
2007506174.tif 000005
【国際調査報告】
2007506174.tif 000006
2007506174.tif 000007