(57)【要約】  本発明は、データ信号（Ｉ）の複数のデータ・サンプル（Ｐ）を処理するための集積回路（ＤＥＣ  Ｖ）に関し、前記集積回路は、カウンタ（ＣＴ）に関係づけられ、シグニチャを計算するための手段（ＳＩＧＮ  Ｍ）を備え、前記カウンタ（ＣＴ）は、前記データ信号（Ｉ）のシグニチャの計算をトリガ及び停止するように構成され、前記シグニチャは、前記データ信号のデータ・サンプル（Ｐ）が前記集積回路（ＤＥＣ  Ｖ）によって出力される毎に再計算される。用途：セット・トップ・ボックス内のビデオ・デコーダ。
2007504738.tif 000002
【特許請求の範囲】
【請求項１】
データ信号の複数のデータ・サンプルを処理するための集積回路であって、前記集積回路は、カウンタに関係づけられ、シグニチャを計算する手段を備え、前記カウンタは、前記データ信号のシグニチャの計算をトリガし、また停止するように構成され、前記シグニチャは、前記データ信号のデータ・サンプルが前記集積回路によって出力されるたびに再計算される集積回路。
【請求項２】
前記カウンタは、前記集積回路内の内部クロックと、前記データ信号の垂直同期信号とに基づき、前記内部クロックは、シグニチャ計算のシーケンスを定め、前記垂直同期信号は、各シグニチャ計算の終了を定める、請求項１記載の集積回路。
【請求項３】
前記内部クロックを含む少なくとも１つのデジタル／アナログ変換器をさらに備え、前記データ信号のデータ・サンプルは、前記内部クロックの各クロック・サイクルで前記集積回路によって出力される、請求項２記載の集積回路。
【請求項４】
前記データ信号は、アクティブ領域と、非アクティブ領域とを備え、その両方が前記シグニチャ計算に考慮される、請求項１記載の集積回路。
【請求項５】
前記集積回路がテスト・モードにあるかどうかを定める信号を出力するための初期化入力と、
データ・テスティング・システムのクロック信号を受信するためのクロック・ピンと、
前記データ・テスティング・システムによるシグニチャの読み取りを可能にするためのフラグと、
前記データ・テスティング・システムにシグニチャのビットを出力するためのシリアル出力とをさらに備える、請求項１記載の集積回路。
【請求項６】
前記データ・テスティング・システムに前記垂直同期信号を出力するための第２の出力をさらに備える、請求項２記載の集積回路。
【請求項７】
前記計算手段によって計算されたシグニチャと基準シグニチャとの比較が実行され得る時間窓を定める活性化／非活性化手段をさらに備える、請求項１記載の集積回路。
【請求項８】
前記シグニチャ計算ブロックを初期化するための遅延ラインをさらに備える、請求項１記載の集積回路。
【請求項９】
複数のデータ・サンプルを備えるデータ信号を生成するためのデータ・テスティング・システムであって、請求項１記載のように前記データ・サンプルを処理するための集積回路を備えるデータ・テスティング・システム。
【請求項１０】
複数のデータ・サンプルを備えるデータ信号を生成するためのビデオ処理装置であって、請求項１記載のように前記データ・サンプルを処理するための集積回路を備えるビデオ処理装置。
【請求項１１】
データ信号の複数のデータ・サンプルを処理するための集積回路をテストする方法であって、前記集積回路は、カウンタに関係づけられ、前記方法は、
前記集積回路をデータ・テスティング・システムに挿入するステップと、
前記集積回路によって生成されたすべての前記データ信号のためのシグニチャを、信号のシグニチャの計算をトリガし、また停止するように構成される前記カウンタによって計算するステップであって、前記シグニチャは、前記データ信号のデータ・サンプルが前記集積回路によって出力されるたびに再計算されるステップと、
前記シグニチャが計算されるたびに、前記計算されたシグニチャを、基準集積回路のいくつかの登録されたシグニチャとリアルタイムに比較するステップとを備える方法。
【請求項１２】
前記カウンタは、前記集積回路内の内部クロックと、前記データ信号の垂直同期信号とに基づき、前記内部クロックは、シグニチャ計算のシーケンスを定め、前記垂直同期信号は、各シグニチャ計算の終了を定める、請求項１１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号の複数のデータ・サンプルを処理するための集積回路と、対応するテスト方法とに関する。
【０００２】
そのような集積回路は、例えばコンピュータ内で使用されることができる。
【背景技術】
【０００３】
コンピュータ内の集積回路は、画像などの何らかのデータ信号を、例えば前記コンピュータの画面に表示するために使用され、この場合、前記データ信号は、ピクセルであるデータ・サンプルを備える。１画像は通常、１２８０×１０２４ピクセルから成り、１ピクセルは通常、３２ビットによって定義される。これは、１画像につき約４０００万ビットが画面に転送されることになる。それだけ大量のデータを転送することを回避するため、一解決策が、ＵＳ５８６２１５０で参照される米国特許「Ｖｉｄｅｏ  Ｆｒａｍｅ  Ｓｉｇｎａｔｕｒｅ  Ｃａｐｔｕｒｅ」で提案され、説明されている。
【０００４】
それは、シグニチャ発生器と、中央処理装置ＣＰＵと、デジタル・バスとを備えるＲＡＭＤＡＣとも呼ばれるランダム・アクセス・メモリ・デジタル／アナログ変換器を使用することにある。コンピュータは、画面に表示される画像を格納するフレーム・バッファを備える。ＲＡＭＤＡＣは、フレーム・バッファである画像に関するシグニチャを計算し、その結果を「良いシグニチャ」と比較し、これをシグニチャ発生器と、中央処理装置ＣＰＵと、デジタル・バスとによって行うことを可能にする。
【０００５】
そのような解決策の１つの難点は、リアルタイムに画像をテストしないことである。確かに、ＲＡＭＤＡＣは、コンピュータ画面に表示される固定画像を表現するフレーム・バッファからピクセルを取り込む。従って、コンピュータ画面に表示される画像が、例えばビデオ・フィルムの画像である場合、人は集積回路をその機能環境で、すなわちコンピュータ画面に表示されたと同時にビデオ・フィルムの画像をテストしない。さらに、シグニチャを計算するために中央処理装置ＣＰＵが必要とされ、この解決策はＲＡＭＤＡＣだけに特有である。中央処理装置ＣＰＵは、高い消費及びソフトウェアの使用をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明の目的は、データ信号の複数のデータ・サンプルを処理するための集積回路と、対応するテスト方法とを提供することであり、それは、中央処理装置ＣＰＵを使用せずに、データ信号をリアルタイムにテストすることを可能にする。
【課題を解決するための手段】
【０００７】
この目的のため、データ信号の複数のデータ・サンプルを処理するための集積回路が提供され、前記集積回路は、カウンタに関係づけられ、シグニチャを計算する手段を備え、前記カウンタは、前記データ信号のシグニチャの計算をトリガし、また停止するように構成され、前記シグニチャは、前記データ信号のデータ・サンプルが前記集積回路によって出力されるたびに再計算される。
【０００８】
加えて、データ信号の複数のデータ・サンプルを処理するための集積回路をテストする方法が提供され、前記集積回路は、カウンタに関係づけられ、前記方法は、
−前記集積回路をデータ・テスティング・システムに挿入するステップと、
−前記集積回路によって生成されたすべてのデータ信号のためのシグニチャを、信号のシグニチャの計算をトリガし、また停止するように構成される前記カウンタによって計算するステップであって、前記シグニチャは、データ信号のデータ・サンプルが前記集積回路によって出力されるたびに再計算されるステップと、
−シグニチャが計算されるたびに、前記計算されたシグニチャを、基準集積回路のいくつかの登録されたシグニチャとリアルタイムに比較するステップとを備える。
【０００９】
以下で詳しく見るように、データ信号のデータ・サンプルが集積回路によって出力されるたびに前記カウンタによってシグニチャが再計算されるので、それは、集積回路をリアルタイムに、中央処理装置を用いずカウンタによってテストすることを可能にする。
【００１０】
有利には、非限定的な一実施形態では、カウンタは、内部回路内の内部クロックと、前記データ信号の垂直同期信号とに基づき、前記内部クロックは、シグニチャ計算のシーケンスを定め、前記垂直同期信号は、各シグニチャ計算の終了を定める。
【００１１】
好ましくは、非限定的な一実施形態では、集積回路は、前記内部クロックを含む少なくとも１つのデジタル／アナログ変換器をさらに備え、データ信号のデータ・サンプルは、前記内部クロックの各クロック・サイクルで前記集積回路によって出力される。
【００１２】
好ましくは、非限定的な一実施形態では、データ信号は、アクティブ領域と、非アクティブ領域とを備え、その両方がシグニチャ計算に考慮される。
【００１３】
有利には、非限定的な一実施形態では、集積回路は、
−前記集積回路がテスト・モードにあるかどうかを定める信号を出力するための初期化入力と、
−データ・テスティング・システムのクロック信号を受信するためのクロック・ピンと、
−データ・テスティング・システムによるシグニチャの読み取りを可能にするためのフラグと、
−前記データ・テスティング・システムにシグニチャのビットを出力するためのシリアル出力とをさらに備える。
【００１４】
好ましくは、非限定的な一実施形態では、集積回路は、データ・テスティング・システムに前記垂直同期信号を出力するための第２の出力をさらに備える。
【００１５】
有利には、非限定的な一実施形態では、集積回路は、前記計算手段によって計算されたシグニチャと基準シグニチャとの比較がその間に実行され得る時間窓を定める活性化／非活性化手段をさらに備える。
【００１６】
好ましくは、非限定的な一実施形態では、集積回路は、シグニチャ計算ブロックを初期化するための遅延ラインをさらに備える。
【００１７】
本発明のさらなる目的、特徴、及び利点は、以下の詳細な説明を読み、添付の図面を参照することで明らかとなるであろう。
【発明を実施するための最良の形態】
【００１８】
以下の説明では、当業者によく知られた機能又は構造は、不必要に詳細だと本発明を不明瞭にするので、詳しくは説明されない。
【００１９】
本発明は、データ信号の複数のデータ・サンプルを処理するための集積回路に関する。
【００２０】
さらなる説明のため、ビデオ・アプリケーションに例が取られる。もちろん、それは、コンピュータなどその他のアプリケーションにおけるその他の例を排除しない。
【００２１】
そのような集積回路は、図１で説明されるビデオ処理装置ＶＣＳに見出され得る。前記ビデオ処理システムＶＣＳは、ビデオ・フィルムＶＩＤＥＯに相当する前記ＭＰＥＧ信号を復号するためのチャネル衛星デコーダＤＥＣ＿Ｖを備え、前記デコーダは、集積回路であり、前記ビデオ・フィルムは、ピクセルなどのデータ・サンプルを含む画像Ｉなどのデータ信号を備える。
【００２２】
例として与えられるアプリケーションでは、そのようなビデオ処理装置の一例としてセット・トップ・ボックスが取られるが、例はそのようなセット・トップ・ボックス又はそのようなデコーダに限定されない。
【００２３】
一般に、セット・トップ・ボックスは、パラボラからデジタル信号ＤＩＧ＿Ｓを受信するためのチューナＴＵＮＥも備え、前記チューナは、前記デジタル信号を復調し、ＭＰＥＧ信号ＭＰＥＧ＿Ｓを出力するように構成される。そのようなセット・トップ・ボックスは一般に、ビデオ・フィルムＶＩＤＥＯの画像Ｉが表示される画面を備えるテレビＴＶに関係づけられる。
【００２４】
２つの主要な画像フォーマット、すなわち、それぞれ毎秒５０画像又は毎秒６０画像を定める、ＰＡＬ／ＳＥＣＡＭと称される欧州フォーマットと、ＮＴＳＣと称される米国フォーマットとが存在することに留意されたい。
【００２５】
ビデオ・フィルムの画像Ｉが、図２に示される。そのような画像Ｉは、複数のピクセルＰから成る。そのような画像Ｉは通常、ピクセルＰから成るラインＬ０からＬＮを備える。当業者によく知られているように、水平同期信号ＨＳ及び垂直同期信号ＶＳが、それぞれ画像Ｉ内の行の開始及び画像Ｉの開始を定めるのに使用され、１つの画像は、アクティブ領域Ｚ１と非アクティブ領域Ｚ２とを備える。ビデオ・フィルムの画像、従って前記画像のピクセルは、チャネル衛星デコーダＤＥＣ＿Ｖによって生成される。
【００２６】
チャネル衛星デコーダＤＥＣ＿Ｖなどの集積回路が、図３で説明される。チャネル衛星デコーダＤＥＣ＿Ｖは、入力ＭＰＥＧ信号を復号し、前記ビデオ・フィルムを形成する画像を生成するための中央処理装置ＣＰＵ１を備える。チャネル衛星デコーダＤＥＣ＿Ｖは、当業者によく知られている、ＲＧＢ、ＹＣ、及びＣＶＢＳビデオ・フォーマット用の６つのデジタル／アナログ変換器ＤＡＣも備え、各デジタル／アナログ変換器ＤＡＣは、内部クロックＣＬＫと、データ・バスとを含む。
【００２７】
異なるビデオ・フォーマットについて述べると、ＣＶＢＳフォーマットは、レコーダに録画され得る画像に対応するが、ＲＧＢフォーマットは、テレビ画面に表示され得る画像に対応し、ＹＣフォーマットは、例えばホーム・ビデオ用の画像に対応する。
【００２８】
その機能環境でチャネル衛星デコーダＤＥＣ＿Ｖをテストするため、ビデオ・フィルムの各画像のシグニチャが計算され、それからその後で各画像の基準シグニチャと比較される。好ましくは、シグニチャは、当業者によく知られた、巡回冗長チェックサムとも呼ばれるＣＲＣである。
【００２９】
画像Ｉのシグニチャは、以下のように処理される。
【００３０】
画像Ｉの第１のピクセルが、デジタル／アナログ変換器ＤＡＣ、例えばＲフォーマットに対応する第１のデジタル／アナログ変換器ＤＡＣ１によって出力されるとき、前記画像Ｉのシグニチャの計算がトリガされる。トリガは、関係づけられたカウンタＣＴによって実行される。好ましくは、非限定的な実施形態では、集積回路ＤＥＣ＿Ｖは、前記カウンタＣＴを備え、前記カウンタＣＴは、前記デジタル／アナログ変換器ＤＡＣ１の内部クロックＣＬＫ１と、画像Ｉの垂直同期信号ＶＳとに基づく。前記内部クロックＣＬＫ１は、シグニチャ計算のシーケンスを定め、前記垂直同期信号ＶＳは、前記シグニチャ計算の開始及び終了を定める。
【００３１】
垂直同期信号ＶＳは、テレビ画面の寸法に対応し、すなわち７２０×５７６ラインから成り、ＰＡＬ／ＳＥＣＡＭフォーマットの場合、２０ｍｓ持続することに留意されたい。ＶＳの各立ち上がりエッジで、画像Ｉのシグニチャがトリガされる。その後、内部クロックＣＬＫ１の各クロック・サイクルで、シグニチャが再計算され、デジタル／アナログ変換器ＤＡＣ１の各クロック・サイクルで、ピクセルが出力される。ピクセルは、デジタル／アナログ変換器ＤＡＣによって出力されるアナログ信号に対応するデジタル値であることに留意されたい。実質的には、取られた例では、それは、前記画像Ｉのピクセルがテレビ画面に表示される毎に、シグニチャが再計算されることを意味する。
【００３２】
その後、２０ｍｓの最後に、前記画像Ｉのシグニチャが停止される。
【００３３】
別の信号ＶＳが到着した場合、すなわち、別の画像Ｉがデジタル／アナログ変換器ＤＡＣ１によって処理されるべき場合、この第２の画像のシグニチャが計算される。以下、ビデオ・フィルムＶＩＤＥＯのすべての画像Ｉについても同様である。
【００３４】
このシグニチャ計算は、６つのデジタル／アナログ変換器ＤＡＣのすべてについて並列に実行され、好ましくは、デジタル／アナログ変換器ＤＡＣに対応する各シグニチャに対して１０ビットが割り当てられ、その結果、シグニチャ全体では６０ビットになることに留意されたい。従って、以下で説明されるようにデコーダＤＥＣ＿Ｖが良好かそれとも不良かを知るために、通常１メガバイトの画像Ｉ全体の代わりに、これらの６０ビットが使用される。
【００３５】
先に説明されたシグニチャ計算は、以下のように、チャネル衛星デコーダＤＥＣ＿Ｖをその機能環境でテストするために使用される。
【００３６】
テストされるデコーダなどの集積回路が置かれる、テスティング・ボードＡＦＴＥとも呼ばれるデータ・テスティング・システムが存在する。テスティング・ボードは、中央処理装置ＣＰＵ２と、１０ＭＨｚで動作するクロックＣＬＫ２（図示せず）とを備える。
【００３７】
集積回路をテストするために、以下のステップが実行される。
【００３８】
しかし、テスト前に、以下のように、学習ステップが実行される。ゴールデン・デバイス（ｇｏｌｄｅｎ  ｄｅｖｉｃｅ）とも呼ばれる基準集積回路ＤＥＣ＿ＲＦが、テスティング・ボードＡＦＴＥに挿入され、前記集積回路ＤＥＣ＿ＲＦによって生成されたビデオ・フィルムのすべての画像のシグニチャが計算され、前記テスティング・ボードＡＦＴＥに関係づけられたメモリ、好ましくは読み取り専用メモリＲＯＭに登録される。集積回路ＤＥＣ＿Ｖが、テスティング・ボードによって、前記テスティング・ボードのコントローラを介して、テスト・モードに置かれる。
【００３９】
その後、テストが実行される。テストされる集積回路ＤＥＣ＿Ｖが、テスティング・ボードＡＦＴＥに挿入され、前記集積回路によって生成されたビデオ・フィルムのすべての画像のシグニチャが前記カウンタＣＴを用いて計算される。テストのため、通常はセット・トップ・ボックスによって生成されるＭＰＥＧ信号ＭＰＥＧ＿Ｓは、ここではテスティング・ボードＡＦＴＥ自体によって生成されることに留意されたい。
【００４０】
この目的のため、図３に示されるように、集積回路ＤＥＣ＿Ｖは、
−フリップ・フロップ及びシグニチャを保存するメモリ（フリップ・フロップ及びメモリは図示されず）を含む、シグニチャ計算ブロックＳＩＧＮ＿Ｍと、
−集積回路がテスト・モードにあるかどうか、またどちらがシグニチャ計算ブロックＳＩＧＮ＿Ｍに接続されているかを定める信号を出力するように構成される初期化入力ＥＮＡＢＬと、
−画像Ｉのピクセルの周波数を定めるサンプル・クロックＶＣＰの信号を受信するように構成される第１のクロック・ピンＣＬと、
−テスティング・ボードＡＦＴＥのクロックＣＬＫ２の信号を受信するように構成され、前記テスティング・ボードに接続される第２のクロック・ピンＴＣＫと、
−シグニチャ計算ブロックＳＩＧＮ＿Ｍ及びテスティング・ボードに接続され、前記テスティング・ボードによるシグニチャの読み取りを可能にするように構成されるピンであるフラグＴＤＩと、
−シグニチャのビットをテスティング・ボードＡＦＴＥに出力するように構成され、第１のマルチプレクサＭＵＸ１を使用し、テスティング・ボードに接続されるシリアル出力ＴＤＯと、
−垂直同期信号ＶＳをテスティング・ボードＡＦＴＥに出力するように構成され、第２のマルチプレクサＭＵＸ２を使用し、テスティング・ボードに接続される第２の出力ＴＶＳと、
−フリップ・フロップＦＦ１からＦＦ４とも呼ばれる４つのレジスタと、論理ＡＮＤゲートとを含む遅延ラインであって、前記フリップ・フロップが、第２のクロック入力ＴＣＫ及びシグニチャ計算ブロックＳＩＧＮ＿Ｍに接続され、サンプル・クロックＶＣＰの周波数で動作する遅延ラインと、
−遅延ラインから来る信号を受信するように構成される初期化ピンＩＮＩＴとをさらに備える。
【００４１】
集積回路ＤＥＣ＿Ｖが、規格参照ＩＥＥＥ１１４９．１に記載されたバスＪＴＡＧを備えることに留意されたい。このバスは、３つのピンＴＤＩ、ＴＤＯ、及びＴＣＫを含む。
【００４２】
従って、集積回路ＤＥＣ＿Ｖをテストするには、いくつかの標準ピンを使用する。これは、そのような集積回路ＤＥＣ＿Ｖにより多くのピンを追加することを回避する。
【００４３】
取られたビデオの例では、画像Ｉのピクセルのサンプル周波数ＶＣＰは、例えば、ビデオ送信の規格ＣＣＩＲ６．５．６用では２７ＭＨｚであることに留意されたい。
【００４４】
使用される４つのピンＴＣＫ、ＴＤＩ、ＴＤＯ、ＴＶＳは通常の集積回路にすでに存在することに留意されたい。テスト・モードによって、それらの機能だけが変化する。確かに、例えば、通常モードでは、すなわち集積回路がその機能環境にあるときは、ＴＶＳピンは、ＶＳ信号の代わりに、汎用ＩＯとして知られる別の信号ＧＰＩＯを出力し、シリアル出力ＴＤＯは、通常のテスト・データ出力信号を出力する。
【００４５】
従って、デコーダなどの集積回路のテスト用に特別なピンは追加されない。マルチプレクサＭＵＸ１及びＭＵＸ２の機能が、対応するピンＴＤＯ、ＴＶＳに正しい信号を、テスト・モード又は通常は集積回路に応じて出力することであることに留意されたい。
【００４６】
デコーダＤＥＣ＿Ｖが第１の画像Ｉを生成し始めると、リアルタイムのシグニチャ計算及び比較が開始することができる。これらの計算及び比較は、デコーダＤＥＣ＿Ｖ自体によって制御される時間窓の間継続する。比較窓を活性化するため、デコーダＤＥＣ＿Ｖは、第１の窓信号ＷＳを割り込みピンＰＩＯＸを介してテスティング・ボードＡＦＴＥに送信する。その後、最後の画像Ｉが生成されると、デコーダＤＥＣ＿Ｖは、比較窓を非活性化するために第２の窓信号を送信する。第１の窓信号ＷＳと第２の窓信号の間の比較時間窓と呼ばれる時間は、例えば１０秒継続することができる。
【００４７】
画像Ｉ用のシグニチャが上で説明されたように計算されるそのような比較窓の間、すなわち各２０ｍｓの間、集積回路ＤＥＣ＿Ｖは、処理される画像Ｉと関係づけられた垂直同期信号ＶＳを第２の出力ＴＶＳに出力する。この垂直同期信号ＶＳは、図４に示されるように、その立ち上がりエッジにある。各立ち上がりエッジで、計算されたシグニチャは、シグニチャ計算ブロックＳＩＧＮ＿Ｍによってフリップ・フロップに保存され、ＴＣＫの２クロック・サイクル後、シグニチャ計算ブロックＳＩＧＮ＿Ｍのフリップ・フロップは、再初期化される。好ましくは、６つのデジタル／アナログ変換器ＤＡＣに対応する６つの計算されたシグニチャの６０ビットを保存するため、６０個のフリップ・フロップが使用される。従って、６つのＣＲＣが並列に計算される。
【００４８】
ＴＣＫの２クロック・サイクルの遅延は、４つのフリップ・フロップＦＦ１からＦＦ４を備える遅延ラインによって獲得されることに留意されたい。従って、遅延ラインは、シグニチャ計算ブロックＳＩＧＮ＿Ｍを、すなわち計算シグニチャを正しく初期化することを可能にする。
【００４９】
その後、テスティング・ボードＡＦＴＥは、フラグＴＤＩによって、計算されたシグニチャの読み取りを可能にする。このフラグは１に設定される。この可能化は、テスティング・ボードによって望まれるときはいつでも、２０ｍｓ以内に、すなわち垂直同期信号ＶＳの２つの立ち上がりエッジの間に実行されることに留意されたい。
【００５０】
フラグＴＤＩが読み取り可能を示すと、テスティング・ボードＡＦＴＥは、第２のクロック・ピンＴＣＫに６０クロック・サイクルを送信して、６つのデジタル／アナログ変換器ＤＡＣに対応する計算されたシグニチャをシリアル出力ＴＤＯに読み出すが、１０ビットが１つのシグニチャ用に使用される。シリアル出力で、テスティング・ボードＡＦＴＥは、６０ビットのシグニチャを捕捉する。
【００５１】
図４の例で、ＣＲＣ０は、第１の画像Ｉ０の６つのデジタル／アナログ変換器ＤＡＣに対応する連結された６つのＣＲＣを表すことに留意されたい。ＣＲＣ１は、第２の画像Ｉ１の６つのデジタル／アナログ変換器ＤＡＣに対応する連結された６つのＣＲＣを表す。
【００５２】
シグニチャ計算ブロックＳＩＧＮ＿Ｍが図５で説明される。この非限定的な実施形態では、６０ビットのシグニチャを計算するために、前記計算ブロックＳＩＧＮ＿Ｍは、
−６０個のＸＯＲゲート及び６０個のＡＮＤゲートに関係づけられた、０から５９までの番号を付された６０個のフリップ・フロップＦＦＡｉ（ｉ＝０，．．．，５９）から成る第１の組、及び第１のフリップ・フロップＦＦＡｉの各々に関係づけられた第１のマルチプレクサＭＵＸＡｉ（ｉ＝０，．．．，５９）と、
−０から５９までの番号を付された６０個のフリップ・フロップＦＦＢｉ（ｉ＝０，．．．，５９）から成る第２の組、及び第２のフリップ・フロップＦＦＢｉの各々に関係づけられた第２のマルチプレクサＭＵＸＢｉ（ｉ＝０，．．．，５９）とを備える。
【００５３】
第１の組の各フリップ・フロップＦＦＡｉは、第１のクロック・ピンＣＬを介してサンプル・クロックＶＣＰによってクロックされるが、第２の組の各フリップ・フロップＦＦＢｉは、第２のピン・クロックＴＣＫを介してテスティング・ボードＡＦＴＥのクロックＣＬＫ２によってクロックされる。
【００５４】
図５に示されるように、計算ブロックＳＩＧＮ＿Ｍは、６０のサブブロックＳＢＬｉ（ｉ＝０，．．．，５９）に分割され、各サブブロックは、
−関係づけられたＸＯＲゲート、ＡＮＤゲート、及び第１のマルチプレクサＭＵＸＡｉを伴う第１のフリップ・フロップＦＦＡｉと、
−関係づけられた第２のマルチプレクサＭＵＸＢｉを伴う第２のフリップ・フロップＦＦＢｉとを備える。
【００５５】
時刻ｔで、サブブロックは、データ・サンプルＰｉと、先行する時刻ｔ−１に計算され、次のサブブロックＳＢｉ＋１の第１のフリップ・フロップＦＦＡｉ＋１に保存されている、次のサブブロックＳＢｉ＋１のレジスタ値ＲＥＧｉ＋１との間のＸＯＲの結果である結果値ＮＥＷｉを計算する。従って、ＮＥＷｉ（ｔ）＝Ｐｉ（ｔ） ＸＯＲ ＲＥＧｉ＋１（ｔ）  ［１］である。
【００５６】
図５の例では、サブブロックＳＢ４が取り上げられる。
【００５７】
実際には、結果値は以下のように処理される。
【００５８】
初期化ピンＩＮＩＴがリセットされると、フラグＴＤＩが０に設定され、各サブブロックＳＢｉについて、上で説明された式［１］に従って、計算が開始されることができる。クロック・ピンＣＬの各サンプル・クロック・サイクルＶＣＰで、新しいピクセルＰｉが、対応するサブブロックＳＢｉのＸＯＲゲートに入力される。従って、結果値ＮＥＷｉ（ｔ）は、各クロック・サイクルＶＣＰで変化する。その後、サンプル・クロックＶＣＰの各立ち上がりエッジで、結果値ＮＥＷｉ（ｔ）が、第１のフリップ・フロップＦＦＡｉに保存され、次の時刻ｔ＋１に先行するサブブロックＳＢｉ−１内でレジスタ値ＲＥＧｉとして使用される。初期化ピンが１に設定されると、結果値ＮＥＷｉは０になることに留意されたい。
【００５９】
最後のサブブロックＳＢ５９はレジスタ値ＲＥＧ５９をもたず、その結果値ＮＥＷ５９はその他の結果値ＮＥＷｉと異なることに留意されるべきである。従って、
ＲＥＧｉ（ｔ）＝ＮＥＷｉ（ｔ−１）＝Ｐｉ（ｔ−１） ＸＯＲ ＲＥＧｉ＋１（ｔ−１），ｉ＝０，．．．，５８
ＲＥＧ５９（ｔ）＝Ｐ５９（ｔ−１） ＸＯＲ ＲＥＧ０（ｔ−１） ＸＯＲ ＲＥＧ５７（ｔ−１）
すべての結果値ＮＥＷｉ（ｔ）が計算され、対応する第１のフリップ・フロップＦＦＡｉに保存されれば、それは画像Ｉのシグニチャ計算が終了したことを意味する。画像Ｉの計算の終了は、先に説明されたように、垂直同期信号ＶＳによって定められる。
【００６０】
その後、先に説明されたように、テスティング・ボードＡＦＴＥは、フラグＴＤＩを１に設定し、クロックＣＬＫ２のクロック・サイクルが開始する。第１のクロック・サイクルで、各サブブロックＳＢｉのレジスタ値ＲＥＧｉは、第２のマルチプレクサＭＵＸＢｉの制御によって第２のフリップ・フロップＳＢｉに保存され、保存値Ｂｉとなる。その後、次のクロック・サイクルで、最後のＢ５９の保存値が、シリアル出力ＴＤＯに出力される。その後、次のクロック・サイクルで、前のＢ５８の保存値が、シリアル出力ＴＤＯに出力され、すべてのレジスタ値Ｂｉが出力されるまで、以下同様に繰り返される。このようにして、シグニチャは、シリアル出力ＴＤＯに出力される。従って、１つはクロック・ピンＴＣＫで６１クロック・サイクルを有し、図３に示されるように、第１のクロック・サイクルは、垂直同期信号ＶＳから到来し、その後の６０クロック・サイクルは、テスティング・ボードＡＦＴＥから、すなわちクロックＣＬＫ２から到来することに留意されるべきである。
【００６１】
ピンＴＣＫで第３のクロック・サイクル（すなわち遅延ラインによる再初期化の直後に）が起こされると、前のシグニチャの値は第２のフリップ・フロップＦＦＢｉに保存されているので、これらの値を失わせることなく、別のシグニチャの計算が開始することができる。このように、第１のフリップ・フロップＦＦＡｉは、初期化ピンＩＮＩＴによって初期化されることができ、初期化ピンＩＮＩＴは、ＶＳがアサートされた２クロック・サイクル後、遅延ライン２によって１に設定される。２つのフリップ・フロップが、初期化ピンＩＮＩＴの初期化のために使用され、別の２つが、リセットのために使用される。
【００６２】
シグニチャが上で説明されたように計算されるたび、前記第２の計算されたシグニチャと登録されたシグニチャとの比較が行われることに留意されるべきである。基準シグニチャは、テスティング・ボードＡＦＴＥによって、そのユニバーサル・シリアル・バスＵＳＢ又はユニバーサル非同期レシーバ・トランスミッタＵＡＲＴポートを介して読み取られる。
【００６３】
その後、テスティング・ボードＡＦＴＥの中央処理装置ＣＰＵ２は、比較結果を処理し、返品率及び不良率を計算する。好ましくは、これらの率に関してある程度の良い統計を得るため、どのフォーマットのどのシグニチャが不良で、それらが何回不良であったかを保存する。
【００６４】
テスティング・ボードＡＦＴＥに対して、デコーダＤＥＣ＿Ｖをテストするために、特別のピンは追加されないことに留意されたい。テスティング・ボードＡＦＴＥは通常、デコーダＤＥＣ＿Ｖの４つのピンＴＣＫ、ＴＤＯ、ＴＤＩに関係づけられた４つのピンを備える。
【００６５】
基準シグニチャは、基準回路ＤＥＣ＿ＲＦから直接、又は基準シグニチャが保存され得る外部ＰＣから、テスティング・ボードＡＦＴＥの読み取り専用メモリＲＯＭに保存されることにも留意されたい。この最後の解決策は、複数のテスティング・ボードＡＦＴＥを実行し、テスティング・ボードに基準回路を毎回挿入しないですませることを可能にする。
【００６６】
従って、本発明によれば、画像のシグニチャは、デコーダＤＥＣ＿Ｖがその機能環境で動作するときのように、すなわちビデオ・フィルムが前記デコーダＤＥＣ＿Ｖによって生成されるときのように計算されるので、前記デコーダはリアルタイムにテストされる。
【００６７】
従って、デコーダは、例えばセット・トップ・ボックスなどの消費者向け機器を放送業者に販売するインテグレータなどの顧客環境で動作しているかのように、その機能環境内でテストされる。この場合、セット・トップ・ボックスは、ビデオ処理装置であって、例えば、デコーダと、チューナと、ＬＣＤ画面とを備える。従って、それは、顧客によって不良な集積回路が非常に数多く返品されることを防止する。集積回路の機能（取られた例では復号機能）をテストする機能テストは、顧客向けの品質に関して、前記集積回路の各構成要素のロジックだけをテストする構造テストより優れている。従って、顧客は、その消費者向け機器全体が動作しないかどうかが分かる。確かに、例えば顧客のチューナが動作しない場合、そのエラーはデコーダに影響を及ぼし、デコーダは、誤ったシグニチャを出力する。
【００６８】
別の利点は、本発明によれば、提案された解決策は、ＲＡＭＤＡＣなど特定の構成で専用されるばかりでなく、その他の構成の集積回路にも適用され得ることである。
【００６９】
さらに、デコーダは、その機能環境でテストされるので、通常のデータ・バス周波数が１６６ＭＨｚ又は１３３ＭＨｚであるデコーダ内に存在する復号用途向けの通常のメモリを使用することを可能にするが、当業者によく知られているように、いくつかの他の従来技術で説明される自動テスト装置ＡＴＥは、そのような速い周波数に耐えることができるので、そのようなＡＴＥでは、通常のメモリは使用できない。確かに、データ・バスの周波数が非常に高い場合、ＡＴＥを誤動作させる非常に多くの雑音を前記バス上に生じさせる。
【００７０】
デコーダの通常のメモリは一般に、例えばデータ・サンプルなどのデータを保存するための同期ダイナミック・ランダム・アクセス・メモリＳＤＲＡＭであることに留意されたい。
【００７１】
別の利点は、デコーダをテストするためのテスティング・ボードは、シグニチャ計算のマスタであることである。それはデコーダとは完全に非同期である。確かに、テスティング・ボードは、２つの画像の受信の間（欧州フォーマット５０Ｈｚでは２０ｍｓ以内、すなわち比較時間窓内）のいつでも望むときにシグニチャ計算を開始するが、先に説明された従来技術では、シグニチャ計算は、フレーム・バッファ、すなわち集積回路自体をリフレッシュするランダム・アクセス・メモリＲＡＭと、その中央処理装置ＣＰＵの計算速度にも依存する。確かに、画像がフレーム・バッファに保存される従来技術では、集積回路の中央処理装置ＣＰＵは、別の画像がフレーム・バッファに保存される前に画像のシグニチャを計算し、処理される画像を消去するために、非常に高速でなければならない。中央処理装置ＣＰＵが非常に遅い場合、シグニチャは、次の画像のデータ・サンプルもいくらか取り込むので、誤ったものになる。いくつかの事例で、従来技術に、この問題を解決するためのダブル・フレーム・バッファを見出すことができるが、このダブル・フレーム・バッファは、集積回路のシリコン上の多くの場所を占有する。
【００７２】
本発明による集積回路の第５の利点は、シグニチャが、フリップ・フロップだけを使用するコンピューティング手段によって計算されることである。中央処理装置は必要とされず、従って、デコーダのエネルギー消費は減少する。ＲＡＭは使用されない。それは、デコーダのシリコン上の非常に多くの場所を使用することを回避する。
【００７３】
第６の利点は、本発明を実施するために、特別のピンがデコーダ又はテスティング・ボード自体に追加されないことである。従って、本発明は、既存の集積回路及びテスティング・ボードで簡単に実施されることができる。
【００７４】
第７の利点は、本発明によるテスト方法は、その他のいくつかの従来技術に見られるように、テスティング・ボードで２つの集積回路を並列に使用しないことである。それは、通常は標準化され、通常はあまり多くの場所がないテスティング・ボード上に場所を見出す問題を回避する。それは、テスティング・ボードで前記２つの集積回路を同期させる問題も回避する。
【００７５】
第８の利点は、デコーダをテストするために画像自体の代わりにシグニチャを使用することが、テスト用に使用されるメモリを減らすことを可能にすることである。確かに、数メガバイト（１画像は約１Ｍｂｙｔｅを要する）のメモリ又はレジスタをもつ代わりに、数ビットのメモリ又はレジスタをもつ。
【００７６】
最後に、画像のすべてのピクセルがシグニチャ計算において考慮されるので、前記画像内の非アクティブ領域もテストされる。前記非アクティブ領域は、例えば、テレビ視聴者によって見られるビジュアル画像の上に出現する「文字放送」と通常呼ばれる文字に対応する。
【００７７】
本発明は上述の実施形態に限定されず、添付の特許請求の範囲において確定される本発明の主旨及び範囲から逸脱することなく、変形及び変更が施され得ることが理解されるべきである。この点に関して、以下の結びの言及がなされる。
【００７８】
本発明は上述のビデオ・アプリケーションに限定されないことが理解されるべきである。例えば、本発明はビデオ・エンコーダでも使用され得る。
【００７９】
本発明は、デジタル回路を備えるシステムを使用する任意のアプリケーション内で使用されることができる。例えば、本発明は、ＭＰＥＧ圧縮用に使用される集積回路のために使用されることができる。このＭＰＥＧアプリケーションでは、カウンタＣＴは、シグニチャの読み取りの開始をトリガ／停止するため、シグニチャのビットの読み取りを順序づけるため、及び画像Ｉの圧縮を確認するため、それぞれ同期ピン、クロック・ピン、及び確認ピンに基づく。この場合、シグニチャは１８８又は２０４バイトから成る。カウンタＣＴは、集積回路の外部又は内部にあることができる。
【００８０】
別の例は、オーディオ・アプリケーション用の集積回路であることができる。この場合、データ信号は通常、フレームと呼ばれる。
【００８１】
本発明による方法は上述の実装に限定されないことが理解されるべきである。
【００８２】
単一のハードウェア品目が複数の機能を実行することができるならば、本発明による方法の機能をハードウェア品目によって実装する多数の方法が存在する。それは、ハードウェア品目の組み合わせが機能を実行することを排除せず、従って、本発明による集積回路をテストする方法を変更することなく単一の機能を形成する。前記ハードウェア品目は、有線の電子回路によるなど複数の方式で実装されることができる。
【００８３】
添付の特許請求の範囲における参照符号はどれも、請求項を限定すると解釈されるべきではない。動詞「備える（ｃｏｍｐｒｉｓｅ）」及びその活用形の使用が、いずれかの請求項で確定されるステップ又は要素以外の任意のステップ又は要素の存在を排除しないことは明らかであろう。要素又はステップの前に付される冠詞「１つの（ａ又はａｎ）は、複数のそのような要素又はステップの存在を排除しない。
【図面の簡単な説明】
【００８４】
【図１】本発明による、集積回路及びカウンタを示す。
【図２】ビデオ処理システムによって発生させられる図１の前記集積回路へのデータ信号である。
【図３】図１の集積回路をより詳細に示す。
【図４】図１のカウンタによるシグニチャ計算のスケジューリングを示す図である。
【図５】図３の集積回路内のシグニチャ計算手段の概略図を示す。
【符号の説明】
【００８５】
ＶＣＳ  ビデオ処理装置
ＤＥＣ＿Ｖ  チャネル衛星デコーダ
ＴＵＮＥ  チューナ
ＴＶ  テレビ
ＣＰＵ１  中央処理装置
ＤＡＣ  デジタル／アナログ変換器
ＣＴ  カウンタ
ＡＦＴＥ  テスティング・ボード
ＤＥＣ＿ＲＦ  基準集積回路
ＳＩＧＮ＿Ｍ  シグニチャ計算ブロック
ＭＵＸ  マルチプレクサ
ＦＦ  フリップ・フロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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