(57)【要約】  好ましい実施形態において、少なくとも２つの等化フィルタ（各々がマルチチャンネルシリアルリンクを介して送信された信号を等化するためのもの）と、フィルタ全てによって使用される等化制御信号を生成するための制御回路とを含む適応等化回路。制御回路は、フィルタの１つによって生成された等化信号に応じて制御信号を生成し、制御信号をフィルタ全てにアサートする。好ましくは、１つのフィルタは、固定パターン信号（例えばクロック信号）に応じて等化固定パターン信号を生成し、他の各フィルタはデータ信号を等化し、制御回路は等化固定パターン信号に応じて制御信号を生成する。他の実施形態において、本発明は、事前に決定された固定パターンを示す信号に応じてフィルタのための制御信号を生成するための等化フィルタ及び回路を有する適応等化回路、適応等化回路を含む受信器、このような受信器を含むシステム、及びマルチチャンネルシリアルリンクを介して受信された信号の適応等化のための方法である。【選択図】図４
2007527185.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つの信号を等化するための適応等化回路であって、
等化制御信号によって少なくとも部分的に決定される方式で前記信号の異なる信号を等化するように各々が結合され構成された少なくとも２つの等化フィルタであって、前記フィルタの１つは、前記等化制御信号によって少なくとも部分的に決定される方式で前記信号の１つに応じて第１等化信号を生成するように結合され構成されている少なくとも２つの等化フィルタと、
前記第１等化信号に応じて前記等化制御信号を生成し、前記等化制御信号を前記フィルタの全てにアサートするように結合され構成された制御回路と、
を備える適応等化回路。
【請求項２】
前記フィルタの各々は、マルチチャンネルシリアルリンクの異なるチャンネルに結合され、前記リンクを介して伝播される前記信号の異なる信号を受信するように構成されていることを特徴とする請求項１に記載の回路。
【請求項３】
前記信号の１つは、固定パターン信号であり、前記フィルタの１つは、前記固定パターン信号に応じて等化固定パターン信号を生成するように構成されており、前記制御回路は、前記等化固定パターン信号に応じて前記等化制御信号を生成するように構成されていることを特徴とする請求項１に記載の回路。
【請求項４】
前記制御回路は、前記等化固定パターン信号の１サイクルにつき少なくとも２回前記各サイクル中の異なる時間に前記等化固定パターン信号をサンプリングすることによって前記等化固定パターン信号のサンプルを生成し、前記サンプルに応じて前記等化制御信号を生成するように構成された回路を含むことを特徴とする請求項３に記載の回路。
【請求項５】
前記制御回路は、
前記等化固定パターン信号のサイクル内の可変時間に前記等化固定パターン信号をサンプリングすることによって前記等化固定パターン信号のサンプルを生成し、前記サンプルに応じて前記等化制御信号を生成するように構成された回路を含むことを特徴とする請求項３に記載の回路。
【請求項６】
前記制御回路は、
前記等化固定パターン信号をサンプリングすることによって前記等化固定パターン信号のサンプルのペアを前記ペアの各々のサンプルが前記等化固定パターン信号の種々のサイクル中に収集されるように生成するよう構成された回路を含み、前記ペアの各々の各サンプルは、前記サンプルが収集される前記サイクルの開始に対して異なる時間に収集され、前記サンプルのペアに応じて前記等化制御信号を生成するように構成されることを特徴とする請求項３に記載の回路。
【請求項７】
送信器と、
受信器と、
前記送信器と前記受信器間に結合されたマルチチャンネルシリアルリンクと、
を備え、
前記送信器は、前記受信器に前記リンクを介して信号を送信するように構成されており、前記受信器は、前記信号を受信して等化するように構成されており、
前記受信器が、
等化制御信号によって少なくとも部分的に決定される方式で前記リンクを介して送信された前記信号の異なる信号を等化するように各々が結合され構成された少なくとも２つの適応等化フィルタであって、前記フィルタの１つは、前記等化制御信号によって少なくとも部分的に決定される方式で前記信号の１つに応じて第１等化信号を生成するように構成されている少なくとも２つの適応等化フィルタと、
前記フィルタに結合され、前記第１等化信号に応じて前記等化制御信号を生成し、前記等化制御信号を前記フィルタ全てにアサートするように構成された制御回路と、
を含むことを特徴とするシステム。
【請求項８】
等化制御信号によって少なくとも部分的に決定される方式で信号を等化することにより等化信号を生成するように結合され構成された少なくとも１つの等化フィルタと、
前記等化信号に応じて前記等化制御信号を生成し、前記等化制御信号を前記等化フィルタにアサートするように結合され構成された制御回路と、
を備え、
前記制御回路は、前記等化信号のサンプルを生成し、各々が事前に決定された固定パターンを示す前記等化信号のセグメントである前記等化信号の少なくとも１つの固定パターンセグメントを識別し、前記サンプルのサブセットだけを使用し且つ１つの前記固定パターンセグメントのサンプルでない前記サンプルのいずれも使用することなく前記等化制御信号を生成するように構成されていることを特徴とする適応等化回路。
【請求項９】
シリアルリンクに結合され、送信器によって前記リンクを介して送信された信号を受信するように構成された受信器であって、
前記受信器が、
前記リンクに結合され前記信号を受信するように構成された入力と、
前記入力に結合され、等化制御信号によって少なくとも部分的に決定される方式で前記入力で受信された前記信号を等化することにより等化信号を生成するように構成された少なくとも１つの適応等化フィルタと、
前記等化信号に応じて前記等化制御信号を生成し、前記等化制御信号を前記適応等化フィルタにアサートするように結合され構成された制御回路と、
を含み、
前記制御回路は、前記等化信号のサンプルを生成し、各々が事前に決定された固定パターンを示す前記等化信号のセグメントである前記等化信号の少なくとも１つの固定パターンセグメントを識別し、前記サンプルのサブセットだけを使用し且つ１つの前記固定パターンセグメントのサンプルでない前記サンプルのいずれも使用することなく前記等化制御信号を生成するように構成されていることを特徴とする受信器。
【請求項１０】
（ａ）適応等化フィルタを含む受信器にシリアルリンクを介して信号を送信する段階と、
（ｂ）前記等化フィルタが前記受信器に前記リンクを介して送信された前記信号を等化するように動作する間、前記等化フィルタを含む制御ループで等化制御信号を生成する段階と、
（ｃ）前記等化制御信号によって少なくとも部分的に決定される方式で前記等化フィルタにおける前記信号を等化することにより等化信号を生成する段階と、
を含み、
前記段階（ｂ）は、
前記等化信号のサンプルを生成する段階と、
各々が事前に決定された固定パターンを示す前記等化信号のセグメントである前記等化信号の少なくとも１つの固定パターンセグメントを識別する段階と、
前記サンプルのサブセットだけを使用し且つ１つの前記固定パターンセグメントのサンプルでない前記サンプルのいずれも使用することなく前記等化制御信号を生成する段階と、
を含む適応等化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチチャンネルシリアルリンクを介して送信される信号（例えば、マルチチャンネルシリアルリンクの種々のチャンネルを介したデータ及びクロック信号）の適応等化の方法及び回路に関する。
【背景技術】
【０００２】
用語「送信器」は、本明細書では、シリアルリンクを介してデータを送信可能であり、送信されることになるデータの符号化及び／又は暗号化を含むことができる追加機能を任意選択的に実行することも可能ないずれかの装置を意味する広い意味で使用される。用語「受信器」は、本明細書では、シリアルリンクを介して送信されたデータを受信可能であり、受信されたデータの復号及び／又は解読を含むことができる追加機能並びに受信されたデータの復号、受信、又は解読に関連する他のオペレーションを任意選択的に実行することも可能ないずれかの装置を意味する広い意味で使用される。例えば、用語「受信器」は、送信器の機能並びに受信器の機能を実行する送受信器を意味することができる。
【０００３】
「シリアルリンク」という表現は、本明細書ではシリアルリンク（いずれかの数のチャンネルを有する）又はシリアルリンクのチャンネルを意味するのに使用され、ここでシリアルリンクの「チャンネル」という用語は、データをシリアル方式で送信するのに用いられるリンク部分（例えば、データがディファレンシャル又はシングルエンド方式のいずれかでシリアルに送信される送信器と受信器間の導体又は導体ペア）を意味する。
【０００４】
本明細書で使用されるデータの「ストリーム」という用語は、全データが同じタイプであることを意味し、同じクロック周波数で送信される。場合によっては、シリアルリンクのチャンネルは、１つのデータのストリームを送信するのに用いられる。他の場合では、シリアルリンクのチャンネルは、１つよりも多いデータのストリームを送信するのに用いられる。
【０００５】
ビデオデータ及び他のデータを送信するための種々の公知のシリアルリンクがある。従来からの１つのシリアルリンクは、移時間最短差動信号伝送方式インタフェース（「ＴＭＤＳ」リンク）として公知である。このリンクは、セットトップボックスからテレビへのビデオデータの高速送信、更にホストプロセッサ（例えば、パーソナルコンピュータ）からモニターへのビデオデータの高速送信にも使用される。ＴＭＤＳリンクの特徴には以下のものがある。
１．ビデオデータが符号化され、次いで符号化されたワードとして送信される（デジタルビデオデータの各８ビットワードが送信前に符号化された１０ビットワードに変換される）。
２．符号化されたビデオデータ及びビデオクロック信号は、差動信号として送信される（ビデオクロック及び符号化されたビデオデータは、アースラインが存在せずに導体ペアを介して差動信号として送信される）。
３．３つの導体ペアを用いて符号化されたビデオを送信し、第４の導体ペアを用いて、ビデオクロック信号を送信する。
【０００６】
別のシリアルリンクは、Ｓｉｌｉｃｏｎ  Ｉｍａｇｅ，Ｉｎｃ．、Ｍａｔｓｕｓｈｉｔａ  Ｅｌｅｃｔｒｉｃ、Ｒｏｙａｌ  Ｐｈｉｌｉｐｓ  Ｅｌｅｃｔｒｏｎｉｃｓ、Ｓｏｎｙ  Ｃｏｒｐｏｒａｔｉｏｎ、Ｔｈｏｍｓｏｎ  Ｍｕｌｔｉｍｅｄｉａ、Ｔｏｓｈｉｂａ  Ｃｏｒｐｏｒａｔｉｏｎ、及びＨｉｔａｃｈｉが開発した「高品位マルチメディアインタフェース」インタフェース（「ＨＤＭＩ」リンク）である。
【０００７】
別のシリアルリンクは、デジタルディスプレイワーキンググループ（Ｄｉｇｉｔａｌ  Ｄｉｓｐｌａｙ  Ｗｏｒｋｉｎｇ  Ｇｒｏｕｐ）によって採用されている「デジタルビデオインタフェース」（「ＤＶＩ」リンク）である。ＤＶＩリンクを介して送信されるデジタルビデオデータを暗号化し、ＤＶＩ受信器でこの暗号化されたビデオデータを解読するために、「高帯域デジタルコンテンツ保護」（「ＨＤＣＰ」）プロトコルとして知られる暗号化プロトコルを使用することが提案されてきた。ＤＶＩリンクは、２つのＴＭＤＳリンク（ビデオクロック信号を送信するための共通導体ペアを共有する）又は１つのＴＭＤＳリンク、並びに送信器と受信器との間の追加の制御ラインを含んで実装することができる。発明者らは、図１を参照してＤＶＩリンク（１つのＴＭＤＳリンクを含む）を説明する。図１のＤＶＩリンクは、送信器１、受信器３、及び送信器と受信器間の以下の導体、すなわち４つの導体ペア（ビデオデータ用のチャンネル０、チャンネル１、及びチャンネル２とビデオクロック信号用のチャンネルＣ）、従来のディスプレイデータチャンネル規格（ビデオエレクトロニクス規格協会の「ディスプレイデータチャンネル規格」バージョン２、Ｒｅｖ．０、１９９６年４月９日付）に従う送信器と受信器に関連したモニター間の双方向通信のためのディスプレイデータチャンネル（「ＤＤＣ」）ライン、ホットプラグディテクト（ＨＰＤ）ライン（送信器に関連付けられたプロセッサにモニターの存在を識別させることができる信号をモニターが送信する）、アナログライン（アナログビデオを受信器に送信する）、及びパワーライン（ＤＣ電力を受信器及び受信器に関連したモニターに供給する）を含む。ディスプレイデータチャンネル規格は、モニターの様々な特徴を規定する拡張型ディスプレイアイデンティフィケーション（「ＥＤＩＤ」）データのモニターによる送信及びモニターに向けた送信器による制御信号の送信を含む、送信器と受信器に関連するモニターとの間の双方向通信のためのプロトコルの仕様を定める。送信器１は、３つの同一のエンコーダ／シリアライザユニット（ユニット２、４、及び５）と付加的な回路（図示せず）を含む。受信器３は、３つの同一のリカバリ／デコーダユニット（ユニット８、１０、及び１２）と図示のように接続されたチャンネル間アラインメント回路１４、及び付加的な回路（図示せず）を含む。
【０００８】
図１に示されるように、回路２はチャンネル０を介して送信されるデータを符号化し、符号化されたビットをシリアル化する。同様に、回路４は、チャンネル１を介して送信されるデータを符号化し（更に符号化されたビットをシリアル化し）、回路６は、チャンネル２を介して送信されるデータを符号化する（更に符号化されたビットをシリアル化する）。回路２、４、及び６の各々は、制御信号（「データイネーブル」又は「ＤＥ」信号と呼ばれるアクティブハイのバイナリ制御信号）に対して、デジタルビデオワード（ハイ（ｈｉｇｈ）の値を有するＤＥに応答する）或いは制御又は同期信号ペア（ロー（ｌｏｗ）の値を有するＤＥに応答する）のいずれかを選択的に符号化することによって応答する。エンコーダ２、４、及び６の各々は、制御又は同期信号の異なるペアを受信し、エンコーダ２は水平及び垂直同期信号（ＨＳＹＮＣ及びＶＳＹＮＣ）を受信し、エンコーダ４は制御ビットＣＴＬ０及びＣＴＬ１を受信し、エンコーダ６は制御ビットＣＴＬ２及びＣＴＬ３を受信する。従って、エンコーダ２、４、及び６の各々は、（ハイの値を有するＤＥに応答して）ビデオデータを示すバンド内ワードを生成し、エンコーダ２は、（ローの値を有するＤＥに応答して）ＨＳＹＮＣ及びＶＳＹＮＣの値を示すバンド外ワードを生成し、エンコーダ４は、（ローの値を有するＤＥに応答して）ＣＴＬ０及びＣＴＬ１の値を示すバンド外ワードを生成し、エンコーダ６は、（ローの値を有するＤＥに応答して）ＣＴＬ２及びＣＴＬ３の値を示すバンド外ワードを生成する。ローの値を有するＤＥに応答して、エンコーダ４及び６の各々は、制御ビットＣＴＬ０及びＣＴＬ１（又はＣＴＬ２及びＣＴＬ３）の値００、０１、１０、又は１１それぞれ示す４つの特定のバンド外ワードの１つを生成する。
【０００９】
図１のシステムの動作では、コネクタ２０及び２１と導体２２とを含むケーブルが、送信器１と受信器３との間に接続される。導体２２は、エンコーダ２からチャンネル０を介してデコーダ８にシリアル化データを送信するための導体ペア、エンコーダ４からチャンネル１を介してデコーダ１０にシリアル化データを送信するための導体ペア、エンコーダ６からチャンネル２を介してデコーダ１２にシリアル化データを送信するための導体ペア、及び送信器１からチャンネルＣを介して受信器３にビデオクロックを送信するための導体ペアを含む。導体２２はまた、ＤＤＣチャンネル（送信器１と受信器３との間の双方向Ｉ２Ｃ通信に使用することができる）のための電線、ホットプラグディテクト（ＨＰＤ）ライン、送信器１から受信器３へのアナログビデオ送信のための「アナログ」ライン、及び送信器１から受信器３への電力供給のための「パワー」ラインを含む。
【００１０】
図１のシステムでは、チャンネルＣを介して送信されるビデオクロック信号の周波数は通常、１０のデータビットが各ビデオクロック時間期間中に各データチャンネルを介して送信されるという意味では、データチャンネル（チャンネル０、１、及び２）の各々を介してデータ送信を行うビットレートの１０分の１である。これは、送信器において９つの遅延セルを利用してビデオクロックの９つの多相遅延形態を生成すること、及びビデオクロック自体と共にビデオクロックの９つの遅延形態（各々が異なる位相を有する）を使用してビデオクロック時間期間当たり１０ビットの速度でチャンネル０、１、及び２の各々を介してデータを送信することで達成することができる。
【００１１】
他のシリアルリンクは、低電圧差動信号方式（「ＬＶＤＳ」）リンク（例えば、「ＬＤＩ」、ＬＶＤＳディスプレイインタフェース）として知られるシリアルリンクのセットを含み、その各々は、ＴＩＡ／ＥＩＡ−６４４規格又はＩＥＥＥ−１５９６．３規格、イーサネットリンク、ファイバチャネルリンク、ディスクドライブによって使用されるシリアルＡＴＡリンク、及び他のものに適合する。
【００１２】
リンク（ケーブル及び／又はコネクタ及び／又はＰＣＢトレース）を介した高速シリアルデータ送信中、リンク自体は、受信器端で信号品質を低下させる損失及び分散を生じる。送信される信号の周波数及び／又は送信距離が大きくなるにつれて、周波数に依存する遅延及び減衰により生じる歪みが増大し、受信信号の誤検出の可能性が高くなり、受信器における視覚をほとんど利用不能にする場合がある。
【００１３】
データを表す信号（例えばビデオ又は音声データ）のシリアルリンクにわたる受信器への送信は、例えばデータへの時間遅延エラー（ジッターと呼ばれる場合もある）を生じることによってデータを劣化させる。実際に、リンクは、該リンクを介した伝播中の信号にフィルタを付加する。フィルタ（本明細書では「ケーブルフィルタ」と呼ばれるが、リンクはＰＣＢトレースからなるか又はこれらを含むことができる）は、符号間干渉（ＩＳＩ）を引き起こす可能性がある。
【００１４】
等化とは、リンクを介した伝播後に受信した信号に対してケーブルフィルタの反転した形態を適用することである。等化フィルタの機能（「等化器」と呼ばれることもある）は、ケーブルフィルタを補償すること、好ましくは相殺することである。
【００１５】
適応等化は、高速シリアルデータ送信中に生じる周波数依存の減衰を補償することによって信号の完全性を復元するのに使用されてきた。しかしながら、適応等化に必要な減衰推定を行うための回路構成は複雑で実装が困難であった。これは特に、各チャンネルを介して送信されるデータに関して適応等化を行うために、マルチチャンネルシリアルリンクの２つ又はそれ以上のチャンネルの各々を介して送信されるデータの減衰を推定するための回路構成の場合に当てはまる。
【００１６】
適応等化のための様々な方法が開発されてきた。しかしながら、受信器の等化回路構成は、送信された信号がどのようなものであるかを受信器が認識していない場合には受信信号に加える最適な等化フィルタを容易には決定することができない。安定したアルゴリズムがない場合、適応等化は、データパターン自体に応じて局所最小値に収束するか、或いは発振する可能性がある。
【発明の開示】
【００１７】
ある部類の実施形態では、本発明は、少なくとも２つの等化フィルタ（各々が等化制御信号によって少なくとも部分的に決定される方式で異なる信号を等化するように結合され構成されている）と、等化フィルタ全てによって使用される等化制御信号を生成するための制御回路とを備える適応等化回路である。通常、各等化フィルタは、マルチチャンネルシリアルリンクの異なるチャンネルを介して伝播された信号を受信するように結合される。制御回路は、フィルタの１つの出力でアサートされた等化信号に応じて等化制御信号を生成し、更にフィルタ全てに等化制御信号をアサートするように結合され構成されている。通常、等化制御信号は、少なくとも１つの等化制御値を示し、各等化フィルタの少なくとも１つの等化パラメータを設定する（例えば、各フィルタによって加えられる等化の量を制御する）ために使用される。本発明の好ましい実施形態に従う適応等化は、従来の適応等化よりも簡単でより堅牢である。
【００１８】
好ましい実施形態において、等化フィルタの１つは、「固定パターン」信号（固定パターンを有する信号、例えばクロック信号、又は反復パターンとすることができるバイナリデータの固定パターンを表す信号）を等化し、これによって等化固定パターン信号を生成し、他の各等化フィルタは別の信号（例えば、データ信号）を等化し、制御回路は、等化固定パターン信号に応じて等化制御信号を生成する。典型的な好ましい実施形態では、固定パターン信号はクロック信号（マルチチャンネルシリアルリンクのクロックチャンネルを介して受信されたもの）であり、等化固定パターン信号は、等化クロック信号である。
【００１９】
制御回路は、該制御回路が受信する入力信号が事前に決定された固定パターンを有する等化固定パターン信号（例えば、推測的に既知の周期波形を有する等化クロック信号）であると仮定するように構成することができる。この場合、制御回路は、該制御回路が受信する入力信号に応じて等化制御信号を生成するように本発明に従って容易に構成することができる。
【００２０】
実施形態の別の部類では、制御回路は、制御回路が受信した入力信号をモニターして、入力信号が事前に決定された固定パターンを示す時点を識別する（例えば、事前に決定されたパターンを有するビットのバーストを示す入力信号のセグメントを識別し、このようなセグメントを等化固定パターン信号として処理する）ように構成されている。このような実施形態では、制御回路は通常、制御回路が受信した入力信号を（周期的に）サンプリングするが、サンプルの一部だけを使用して等化制御信号を生成する（入力信号が事前に決定された固定パターンを示す場合に引き続き制御回路が決定するサンプルだけが得られた、すなわち事前に決定された固定パターンを示す入力信号の各セグメントからのサンプルだけ）ように構成される。この部類での実施形態の実施例は、制御回路によって受信された入力信号が特定の文字のシーケンスを示す等化データ信号（例えば、ＤＶＩリンクを介して送信されるタイプの特定の文字、又はファイバチャネルリンクなどのＩＢＭコード化シリアルリンクを介して送信されるタイプのコンマ文字）及びデータワードであり、特定の文字の少なくとも１つは、事前に決定された固定パターンを示す。
【００２１】
本発明の他の態様は、本発明の適応等化回路のいずれかの実施形態を含む受信器と、送信器、マルチチャンネルシリアルリンク、及び本発明の受信器のいずれかの実施形態を含むシステムである。使用中、本発明の受信器の典型的な実施形態は、マルチチャンネルシリアルリンクによって送信器に結合され、送信器は、同一又はほぼ同一の伝達関数（周波数の関数として送信される振幅）を有するリンクのチャンネルを介してクロック信号及びデータ信号を送信する。通常送信器は、データ信号を送信するためにクロック信号を使用し（例えば、送信器は、クロック信号自体と共に各々が異なる位相を有するクロック信号の遅延形態を使用してデータ信号を送信する）、同様にクロック信号を送信し、データ信号は、クロック信号の周波数より大きな（例えばその倍数）ビットレートを有する。受信器では、適応等化回路の制御回路は、データ信号の１つの等化形態ではなくクロック信号の等化形態をサンプリングし、等化フィルタ全てによって使用される等化制御信号を生成する。
【００２２】
好ましい実施形態において、本発明の適応等化回路の制御回路は、等化固定パターン信号の安定化形態（「安定化」信号）と更に安定化信号の複数の遅延形態（各々が異なる位相を有する）とを生成するように構成された位相同期ループ回路（「ＰＬＬ」）を含む。制御回路はまた、安定化信号の遅延形態の全て又は一部（例えば安定化信号の２つの遅延形態）と等化固定パターン信号自体とを受信するように結合された制御信号生成回路を含む。制御信号生成回路は、ＰＬＬから受信された安定化信号の少なくとも２つの遅延形態の各々を使用して等化固定パターン信号をサンプリングし、等化固定パターン信号のサンプルから等化制御信号を生成するように構成されている。
【００２３】
他の実施形態では、等化固定パターン信号の安定化形態（「安定化」信号）と更に安定化信号の複数の遅延形態とを生成するためにＰＬＬの代わりに遅延同期ループ回路（「ＤＬＬ」）が使用される。
【００２４】
幾つかの好ましい実施形態において、安定化信号は等化クロック信号の安定化形態であり、制御信号生成回路は、等化クロック信号の同じ半サイクルの間の異なる時間に１クロックサイクルにつき（すなわち、等化クロック信号の１サイクルにつき）等化クロック信号の２つのサンプルを収集する。制御信号生成回路は、２つのサンプルを比較することにより、或いは一方のサンプルを他方のサンプルから差し引くことにより（更に任意選択的に、このような比較又は減算の結果をフィルタ処理することによって）等化制御信号を生成する。等化制御信号は、等化クロック信号の等化条件を示し、適応等化回路の各等化フィルタを制御するのに使用される。等化制御信号が、１クロックサイクルで生成されるサンプルの各ペア間の差に等しい（或いは比例する）値を示す実装では、適応等化回路は、サンプルペア間の差を最小にするように動作する制御ループを実装し、これによってクロック信号の最適な等化を実現する。適応等化回路が、マルチチャンネルシリアルリンク（チャンネルは全て同一又は類似の伝達関数を有する）の種々のチャンネルを介して送信されたデータ信号及びクロック信号を受信し等化するために結合されている場合、データ信号並びにクロック信号を等化するために等化制御信号を使用することで、各データ信号並びにクロック信号の最適（又はほぼ最適）な等化が達成される。
【００２５】
前段で説明した実装の変形形態では、制御信号生成回路は、異なるクロックサイクルの間に等化クロック信号の２つのサンプル（例えば、等化クロック信号の最新の正に向かうゼロクロッシング後の最初の第１サイクル中のもの、及び等化クロック信号の最新の正に向かうゼロクロッシング後の２回目の別のサイクル中の別のもの）を収集し、２つのサンプルを比較することにより、又は１つのサンプルから他方のサンプルを差し引くこと（及び任意選択的にこのような比較又は減算の結果をフィルタ処理すること）により等化制御信号を生成する。前段で説明した実装の他の変形形態では、制御信号生成回路は、１クロックサイクルにつき（或いはＭ≧２の場合、Ｍ個の連続したクロックサイクルの各セットの間で）等化クロック信号のＮ個（ここでＮ≧２）のサンプルを収集し、Ｎ個のサンプルを処理した結果として等化制御信号を生成する。
【００２６】
前段の２つで説明した実装の一部において、制御信号生成回路は、等化クロック信号のサイクルの開始に対して固定時間に（例えば、等化クロック信号の最新の正に向かうゼロクロッシング後の固定時間に）等化クロック信号の各サンプルを収集する。前段の２つで説明した実装の他のものにおいて、制御信号生成回路は、等化クロック信号のサイクル内の可変時間に（例えば、第１サイクル中の最新の正に向かうゼロクロッシング後の最初に、次いで、別のサイクル中の最新の正に向かうゼロクロッシング後の２回目に）等化クロック信号のサンプルを収集する。
【００２７】
本発明の好ましい実施形態によれば、適応等化は、クロックチャンネルと少なくとも１つのデータチャンネルとを含む少なくとも２つのシリアルチャンネルを有するシリアルリンクに結合された受信器で実行される。通常、チャンネルは高速シリアルチャンネルであるが、各データチャンネルを介してデータが送信されるビットレートは、クロックチャンネルを介して送信されるクロック周波数よりも大きい。例えば典型的なケースでは、送信器は複数の遅延セルを用いてクロックチャンネルを介して送信されたクロックの多相遅延形態を生成する。クロックのこれらの遅延形態（各々が異なる位相を有する）は、クロック自体と共に使用されデータチャンネルの各々を介してデータを送信し、その結果、データの２つ又はそれ以上（例えば１０）のビットが、１クロックサイクルにつき各データチャンネルを介して送信されるようになる。受信器における適応等化回路は、クロックチャンネルで受信されたクロック信号を等化し、同じ等化を各データチャンネルで受信された信号に加える。
【００２８】
実施形態の別の部類では、本発明は、第１等化フィルタを有する適応等化フィルタのセットを含む受信器にシリアルリンクを介して信号を送信する段階と、第１等化フィルタが受信器にリンクを介して送信された信号の１つを等化するように動作する間、第１等化フィルタを有する制御ループで等化制御信号を生成する段階と、等化制御信号によって少なくとも部分的に決定される方式で第１等化フィルタにおける信号の１つを等化することにより第１等化信号を生成する段階と、等化制御信号によって少なくとも部分的に決定される方式で第１等化フィルタ以外の前記セットの適応等化フィルタの異なるものにおいて受信器へのリンクを介して送信された信号の他のものの各々を等化する段階とを含む適応等化方法である。
【００２９】
好ましい実施形態において、本発明の適応等化回路は、ＤＶＩ又はＨＤＭＩリンクの３つのデータチャンネルの各々で受信されたデータ信号、及びリンクの画素クロックチャンネルで受信された画素クロック信号を等化するように構成されている。適応等化回路は、同一の等化フィルタを４つの信号の各々に加える。データ信号は、ビデオデータ及び任意選択的に更に他のデータ（音声データなど）を示す。クロック信号の周波数は、各データチャンネルで受信されたデータ信号の１０分の１のビットレートであるが、クロック信号及び各データ信号は、ソースから受信器までほとんど同一の経路を介して伝播する。従って、同じ（又はほぼ同じ）等化フィルタを各チャンネルに加えるのが適切である。本発明によると、適応等化方式は、クロック信号（クロックチャンネルで受信された）を等化するのに適用され、同じ等化が各データチャンネルに適用される。
【発明を実施するための最良の形態】
【００３０】
好ましい実施形態において、本発明は、マルチチャンネルシリアルリンクの種々のチャンネルを介して送信されるクロック及びデータ信号に適応等化を行う方法及び装置であり、ここでリンクは、クロックチャンネル（これを介してクロック信号が伝播する）と少なくとも１つのデータチャンネルとを含む。データ信号は、各データチャンネルを介してシリアルに送信される。他の実施形態において、本発明は、マルチチャンネルシリアルリンクを介して送信される固定パターン信号及び少なくとも１つの他の信号に対し適応等化を行うための方法及び装置である。好ましい実施形態の以下の説明は、僅かな修正（例えば、送信されるクロック信号に対する基準を送信される固定パターン信号に対する基準へ置換えること）により他の実施形態へも適用され、これは当業者には明らかであろう。
【００３１】
図２は、本発明を具現化するシステムの簡易ブロック図である。図２のシステムは、送信器１０１、受信器１０３、及び送信器１０１と受信器１０３の間に接続されたケーブル１０２（コネクタ１０５及び１０６を含む）を含む。送信器１０１は、データ（通常ビデオデータ及び音声データ）の３つのチャンネル、すなわち第１データチャンネル（「Ｒ」チャンネルで表記、「赤」チャンネルとも呼ばれる）、第２データチャンネル（「Ｇ」チャンネルで表記、「緑」チャンネルとも呼ばれる）、及び第３データチャンネル（「Ｂ」チャンネルで表記、「青」チャンネルとも呼ばれる）をケーブル１０２を介してシリアルに送信する。また送信器１０１は、クロック信号（通常はＲ、Ｇ、及びＢチャンネルを介して送信されるビデオデータの画素クロック）をクロックチャンネル（「ＣＬＫ」チャンネルで表記されている）を介して送信する。
【００３２】
受信器１０３は、等化及びデータ抽出回路１１０を含む。回路１１０は、Ｒ、Ｇ、Ｂ、及びＣＬＫチャンネルの各々で受信される信号に適応等化を行い、等化クロック信号を使用して等化データ信号の各々からビットストリームを復元するように構成されている。図２では、赤チャンネルで受信される等化データ信号から復元されたビットストリームは、「Ｒデータ」として表記され、緑チャンネルで受信される等化データ信号から復元されたビットストリームは、「Ｇデータ」として表記され、青チャンネルで受信される等化データ信号から復元されたビットストリームは、「Ｂ」データとして表記される。
【００３３】
送信器１０１と受信器１０３との間のシリアルリンクは、ＤＶＩ又はＨＤＭＩリンクとすることができ、この場合、Ｒ、Ｇ、Ｂ、及びＣＬＫチャンネルの各々を介して送信される信号は、導体ペアを介して送信される差動信号である。送信器１０１と受信器１０３との間のシリアルリンクがＤＶＩ又はＨＤＭＩリンクである場合、ＣＬＫチャンネルと、Ｒ、Ｇ、及びＢチャンネルのいずれか１つを介して送信されるデータ及びクロック信号の波形は、図３の上の２つの波形に類似する可能性がある。送信されるデータ信号（図３で「データ」で表記される）のビットレートは、送信されるクロック信号（図３で「ＣＬＫ」で表記される）の周波数の１０倍である。しかしながら、受信器１０３によって受信される実際の信号は、送信器１０１のＰＣＢトレース及びコネクタによって、並びにケーブル１０２によって減衰される。受信され減衰されたデータ及びクロック信号は、等化及びデータ抽出回路１１０で等化を行う前に図３の下の２つの波形に類似する波形を有する可能性がある。
【００３４】
図４は、図２の回路１１０の好ましい実施のブロック図である。図のように接続された図４の要素４０、４１、４２、４３、５３、及び５４は、本発明の適応等化回路の実施形態である。
【００３５】
図４で、等化ブロック４０は、等化制御信号生成回路５４によって生成された制御信号ＣＴＬに応じて図２のデータチャンネルＲで受信された信号を等化する。等化ブロック４１は、等化制御信号生成回路５４によって生成された制御信号ＣＴＬに応じて図２のデータチャンネルＧで受信された信号を等化し、等化ブロック４２は、等化制御信号生成回路５４によって生成された制御信号ＣＴＬに応じて図２のデータチャンネルＢで受信された信号を等化し、更に等化ブロック４３は、等化制御信号生成回路５４によって生成された制御信号ＣＴＬに応じて図２のクロックチャンネルで受信された画素クロック信号を等化する。好ましくは、ブロック４０、４１、４２、及び４３は、同一のものであり、そのため同一の入力信号に応じて同一の出力を生成する（同じ制御信号ＣＴＬが各々にアサートされる場合）。ブロック４０、４１、４２、及び４３の各々は、等化フィルタを入力信号に適用するので、各ブロックは、本明細書では「等化フィルタ」と呼ぶことがある。
【００３６】
制御信号ＣＴＬは、位相同期ループ回路（ＰＬＬ）５３によって生成されたサンプリングエッジを使用してブロック４３から等化クロック信号ＣＬＫ出力をサンプリングする段階を含む、以下に説明される方式で回路５４によって生成される。同じ制御信号ＣＴＬは、クロックチャンネルで受信されたＣＬＫ信号と、Ｒ、Ｇ、及びＢチャンネルで受信されたデータ信号とを同じ方式で等化するためにブロック４０、４１、４２、及び４３の各々によって使用される。
【００３７】
ブロック４３によって生成された等化クロック信号は、ＰＬＬ５３に対してアサートされる。このクロック信号の安定化形態とその遅延形態は、ＰＬＬ５３からデータサンプリングブロック５０、５１、及び５２の各々にアサートされる。
【００３８】
ブロック５０は、ＰＬＬ５３からの安定化クロック信号（及びその遅延形態）を使用してブロック４０から等化データ信号をサンプリングし、結果として得られるサンプルのシーケンスをデータ追跡及び抽出ブロック６０にアサートする。これに応じて、ブロック６０は、復元されたデータビットのシーケンス（図２及び４の各々で「Ｒデータ」で表記されるビットストリーム）を出力する。ブロック５１は、ＰＬＬ５３から安定化クロック信号（及びその遅延形態）を使用してブロック４１から等化データ信号をサンプリングし、結果として得られるサンプルのシーケンスをデータ追跡及び抽出ブロック６１に対してアサートする。これに応じて、ブロック６１は、復元されたデータビットのシーケンス（図２及び４の各々で「Ｇデータ」で表記されるビットストリーム）を出力する。ブロック５２は、ＰＬＬ５３からの安定化クロック信号（及びその遅延形態）を使用してブロック４２から等化データ信号をサンプリングし、結果として得られるサンプルのシーケンスをデータ追跡及び抽出ブロック６２に対してアサートする。これに応じて、ブロック６２は、復元されたデータビットのシーケンス（図２及び４の各々で「Ｂデータ」で表記されるビットストリーム）を出力する。
【００３９】
図５Ａは、図２のシステムの典型的な実装のデータ及びクロックチャンネルの各々の伝達関数である。図５Ａ、５Ｂ、及び５Ｃで、「ｆｓｐｅｅｄ」は、図２のこのような実装の各データチャンネルを介して送信されるデータのビットレートである。図５Ａから明らかなように、各データ及びクロックチャンネルを介して送信される信号は、その周波数が高くなるにつれて（チャンネルによる送信中に）より減衰される。
【００４０】
図５Ｂは、入力で受信されたデータ又はクロック信号に図４の回路の等化ブロック４０、４１、４２、及び４３の各々によって加えられる等化フィルタの伝達関数である（図５Ａの伝達関数を有する図２の実装において）。利得は、最大で遮断周波数（ｆｓｐｅｅｄ／２より大きい）まで周波数が高くなるにつれて増大する。図５Ｃは、図５Ａ及び図５Ｂの伝達関数の積のグラフである。図５Ｃから明らかなように、ブロック４０、４１、４２、及び４３の各々から等化された信号出力に加えられる全体的な利得（送信器１０１から受信器１０３への送信及び受信器１０３での等化回路による等化の結果として）は、ｆｓｐｅｅｄ／２より大きな周波数までの周波数で１である。
【００４１】
図６は、図４の回路のブロック４３からの典型的な等化クロック信号出力の３つの波形のセットである。一番上の波形は、ブロック４３によるクロック信号の不十分な等化の結果であり、中央の波形は、ブロック４３によるクロック信号の過度の等化の結果であり、一番下の波形は、ブロック４３によるクロック信号の最適等化の結果である。
【００４２】
ある類の好ましい実施形態では、等化制御信号生成回路５４は、各クロック時間期間の最初の半分（又は次の半分）の間にブロック４３からの各等化クロック信号出力を２回サンプリングし、等化クロック信号の２つのサンプル値間の差を示す制御信号ＣＴＬを生成する。例えば、回路５４のこのような実施形態は、時間ｔ＝１でサンプル「ａ１」、及び時間ｔ＝３でサンプル「ｂ１」を生成するために１クロックサイクルで図６の不十分な等化のクロック信号を２回サンプリングし、ＣＴＬが正の値を示すように制御信号ＣＴＬを生成する（例えば、ＣＴＬはサンプリングされたクロック値「ａ１」を差し引いたサンプリングされたクロック値「ｂ１」を示す）。ＣＴＬのこのような正の値に応じて、ブロック４０、４１、４２、及び４３の全ては、これらの入力で受信された信号により大きな等化を加える。
【００４３】
同様に、回路５４の同じ実施形態は、時間ｔ＝１でサンプル「ａ２」及び時間ｔ＝３でサンプル「ｂ２」を生成するために１クロックサイクルで図６の過剰等化のクロック信号を２回サンプリングし、ＣＴＬが負の値を示すように制御信号ＣＴＬを生成する（例えばＣＴＬは、サンプリングされたクロック値「ａ２」を差し引いたサンプリングされたクロック値「ｂ２」を示す）。ＣＴＬのこのような負の値に応じて、ブロック４０、４１、４２、及び４３の全ては、これらの入力で受信された信号により小さな等化を加える。
【００４４】
回路５４の同じ実施形態は、時間ｔ＝１でサンプル「ａ３」及び時間ｔ＝３でサンプル「ｂ３」を生成するために１クロックサイクルで図６の最適に等化クロック信号を２回サンプリングし、ＣＴＬ＝０になるように制御信号ＣＴＬを生成する（例えばＣＴＬは、同一のサンプリングされた値「ａ３」を差し引いたサンプリングされた値「ｂ３」を示す）。ＣＴＬ＝０に応じて、ブロック４０、４１、４２、及び４３は、これらの入力で受信された信号に不変量の等化を加える。
【００４５】
図７は、上述の部類に属する等化制御信号生成回路５４の実施形態のブロック図である。回路５４の図７の実施形態は、そのタイミングがブロック４３からの等化クロック信号出力の遅延され安定化された形態によって決定される制御信号に応じて動作する。
【００４６】
好ましい実装において、ＰＬＬ５３は、ブロック４３からの等化クロック信号の安定化形態（１つの「安定化クロック」）、及び安定化クロックのＬ個の遅延形態（ここでＬ≧１）を生成するように構成されており、安定化クロックの各遅延形態は異なる位相を有する。安定化クロックのエッジは、ブロック４３からの等化されたクロック出力の遷移エッジと揃えられており、安定化クロックのＬ番目の遅延形態は、安定化クロックに対してＬ×（３６）度だけ遅延する。例えば、ＰＬＬ５３の好ましい実装は、等化されたクロック（図６に示されるように）の正に向かうゼロクロッシングである、（図６に示された時間スケールにおける）ｔ＝０の立ち下がりエッジを有するような安定化クロックを生成し、（図６に示される時間スケールの）ｔ＝１、ｔ＝２、ｔ＝３、ｔ＝４、ｔ＝０’、ｔ＝１’、ｔ＝２’、ｔ＝３’、及びｔ＝４’で立ち下がりエッジを有する安定化クロックの９つの遅延形態をも生成する。
【００４７】
ＰＬＬ５３は、安定化クロック及びその９つの遅延形態をブロック４０、４１、及び４２から等化データ信号出力をサンプリングするためのデータサンプリングブロック５０、５１、及び５２の各々に対してアサートする。
【００４８】
安定化クロックの第１、第３、及び第５遅延形態（図６のｔ＝１、ｔ＝３、及びｔ＝０’で立ち下がりエッジを有する）は、ＰＬＬ５３のこのような実装によって等化制御信号生成回路５４にアサートされる。具体的には、安定化クロックの第１の遅延形態（図７で信号ｆ１として識別される）は、図７のサンプル／保持ユニット７０の１つの入力にアサートされ、安定化クロックの第３の遅延形態（図７で信号ｆ２として識別される）は、図７のサンプル／保持ユニット７３の１つの入力にアサートされ、安定化クロックの第５の遅延形態（図７で信号ｆ３として識別される）は、図７のサンプル／保持ユニット７３の１つの入力にアサートされる。
【００４９】
従って、ユニット７０は、信号ｆ１の各立ち下がりエッジで（ブロック４３から）等化クロック信号をサンプリング（すなわち、等化クロック信号の各立ち上がりエッジ後の３６度の位相遅延で）してサンプル「ａ」を生成し、ユニット７１は、信号ｆ２の各立ち下がりエッジで（ブロック４３から）等化クロック信号をサンプリング（すなわち、等化クロック信号の各立ち上がりエッジ後の１０８度の位相遅延を伴って）してサンプル「ｂ」を生成する。２つのサンプル「ａ」及び「ｂ」を示す信号は、ユニット７１及び７２によって減算回路７２にアサートされる。これに応じて、回路７２は、「ａ」を差し引いた値「ｂ」を示す出力をサンプル／保持ユニット７３の入力にアサートする。ユニット７３は、信号ｆ３の各立ち下がりエッジで上記値をサンプリング（すなわち、ブロック４３からの等化クロック信号の各立ち上がりエッジ後の１８０度の位相遅延で）する。ユニット７３の出力は、ローパスフィルタ７４でローパスフィルタリングされ、フィルタ７４の出力（制御信号ＣＴＬ）は、ブロック４０、４１、４２、及び４３の各々にアサートされる（図４に表示）。
【００５０】
図４の幾つかの実装では、等化制御信号生成回路５４は、種々の値（各種々の値は、安定化クロックの連続したサンプル間の差を表す）のシーケンスの経過を追い、種々の値のシーケンスに応じて制御信号ＣＴＬを生成する。ある時間に生成された単一の差の値に応じてではなく、係数（差値）変動の履歴知識で制御信号ＣＴＬを生成することにより、等化量をより高い信頼性で最適方向に変えることができる。例えば、制御信号ＣＴＬが単一の差値に応じて（例えばそれに同一になるように）生成される場合、加えられる等化量は、望ましくないことであるが大域的最適値ではなく局所的最適値に収束する可能性があり、或いは単一の値に収束せずに発振する可能性がある。制御信号ＣＴＬが差値シーケンスに応じて生成される場合、等化制御の最適方向を確実に見つけることができ、加えられる等化の量は通常、（単一のＣＴＬが単一の差値に応じて生成される場合に達成できるものよりも）より適切な局所的最適量、或いは大域的最適量に収束するように制御することができる。
【００５１】
図４の幾つかの実装では、等化制御信号生成回路５４は、安定化クロックの連続したサンプルの総和（並びにこれらの差）を示す制御信号ＣＴＬを生成する。例えば、回路５４は、安定化クロックのサンプルのシーケンスの総和（例えば、安定化クロックの２つの最新のサンプル又はＮ個の最新のサンプルの和、ここでＮは２より大きい）によって正規化された安定化クロックの２つの最新のサンプル間の差を示す信号ＣＴＬを生成することができる。最近のサンプルの総和でサンプル間の各差を正規化することによって、本発明のシステムは、より大きなダイナミックレンジを有する信号に対処することができる。
【００５２】
図４の幾つかの実装において、ブロック５３は、ＰＬＬではなく遅延同期ループ回路（「ＤＬＬ」）である。ＤＬＬとして実装される場合、ブロック５３は、等化クロック信号の安定化形態（ブロック４３から）とこの安定化され等化クロック信号の複数の遅延形態（各々が異なる位相を有する）を生成することになる。ＤＬＬは、ＰＬＬよりも低コストで実装できる場合が多く（ここで両方の回路は、同じ入力クロックに応じて動作するものとする）、通常、入力クロックが多くのジッタを有する場合に（ＰＬＬよりも）小さい位相ラグをもたらす。
【００５３】
等化クロック信号の必要とされる複数の遅延形態（又は等化クロック信号の安定化形態）を生成するためにＰＬＬ又はＤＬＬ以外の回路を用いることも本発明の範囲内である。
【００５４】
図４の実施形態の変形形態では、減算回路７２は、サンプル「ｂ」がサンプル「ａ」より大きいか、又は小さいか、或いは等しいことを示す出力を（サンプル／保持ユニット７３の入力に）アサートする比較回路と置き換えられている。このような場合では、制御信号ＣＴＬは、常時３つの別個の値の１つを有することになる。
【００５５】
制御信号ＣＴＬは所与の構成に対して急激に変わることはないので、図４の制御ループのかなり低い帯域幅（すなわち、要素４３、５３、及び５４を含むループ）が通常適切である。
【００５６】
ブロック４３の出力でアサートされた等化クロック信号（或いは図４及び７に関して説明された実施形態の変形形態において本発明の等化制御信号生成回路にアサートされた他の等化固定パターン信号）は、通常はサイクル毎にあまり大きく変化しないので、減算回路７２で差し引かれた値は、等化クロック信号の同じサイクル中にサンプリングする必要はない。これは、サンプル／保持ユニット７０及び７１（及び図４の回路５４の他の実装の対応する回路構成）の要件を削減し、図７の減算回路７２（及び図４の回路５４の別の実装の対応する回路構成）の要求される速度を低下させる。
【００５７】
図７の実施形態では、等化されたクロックは、固定位相でサンプリングされる。しかしながら、これは、本発明の他の実施形態には必ずしも当てはまらない。例えば、幾つかの実施形態では等化されたクロックは、幾つかの種々の位相のいずれかによって（すなわちサイクル毎に異なる位相で）、或いはクロックサイクル毎に効果的にサンプリングするいずれかの事前定義されるパターンでサンプリングされる。このようなパターンは、本発明に従う等化のための大域的最適条件の達成を助けるために事前定義することができる。
【００５８】
より一般的には、本発明の適応等化回路の好ましい実施形態において、等化フィルタの１つは、信号（通常は固定パターン信号）を等化し、これによって第１等化信号（通常は等化固定パターン信号）を生成し、互いの等化フィルタは、別の信号（例えばデータ信号）を等化し、制御回路構成は、第１等化信号に応じて等化制御信号を生成する。第１等化信号は、等化固定パターン信号とすることができるが、これは等化クロック信号である必要はない。幾つかの好ましい実施形態の動作では、本発明の適応等化回路は、ＤＶＩ又はＨＤＭＩリンクの画素クロックチャンネルで受信された画素クロック信号（これによって等化クロック信号を生成する）と、リンクの３つのデータチャンネルの各々で受信されたデータ信号とを等化し、更にその制御回路は、等化クロック信号に応じて（データ信号及び画素クロック信号の全てを等化するのに使用する）等化制御信号を生成する。
【００５９】
使用中、受信器の一般的な実施形態（本発明の適応等化回路の実施形態を含む）は、ＤＶＩ又はＨＤＭＩリンク（又は他のマルチチャンネルシリアルリンク）によって送信器に結合され、送信器は、同一又はほぼ同一の伝達関数（周波数の関数として送信される振幅）を有するリンクのチャンネルを介してクロック信号（又は他の固定パターン信号）及びデータ信号を送信する。一般的に、送信器はデータ信号を送信するためにクロック信号を使用し（例えば送信器は、各々がデータ信号を送信するためにクロック信号自体と共に異なる位相を有するクロック信号の遅延形態を使用する）、データ信号は、クロック信号の周波数より大きなビットレート（例えばその倍数）を有する。受信器では、適応等化回路の制御回路は、クロック信号の等化形態をサンプリングし、適応等化回路の等化フィルタ全てにより使用される等化制御信号を生成する。
【００６０】
好ましくは、本発明の適応等化回路の制御回路は、「安定化」信号（これは等化固定パターン信号の安定化形態である）と安定化信号の複数の遅延形態（各々が異なる位相を有する）を生成するように構成されたＰＬＬを含む。制御回路構成はまた、安定化信号の遅延形態の全て又は一部（例えば、安定化信号の２つの遅延形態）と等化固定パターン信号自体を受信するように結合された制御信号生成回路を含む。制御信号生成回路は、ＰＬＬから受信された安定化信号の少なくとも２つの遅延形態の各々を使用して等化固定パターン信号をサンプリングし、等化固定パターン信号のサンプルから等化制御信号を生成するように構成されている。
【００６１】
幾つかの好ましい実施形態において、安定化信号は、等化クロック信号の安定化形態であり、制御信号生成回路は、等化クロック信号の最新のゼロクロッシング時間に対する異なる時間で（同じ半サイクル中に）１クロックサイクルにつき（すなわち、等化クロック信号の１サイクルにつき）等化クロック信号の２つのサンプルを収集する。制御信号生成回路は、２つのサンプルを比較するか又は一方のサンプルを他方から差し引くことによって（及び任意選択的にこのような比較又は減算の結果をフィルタリングすることによって）等化制御信号を生成する。等化制御信号は、等化されるクロック信号の等化の条件を示すものであり、適応等化回路の各等化フィルタを制御するために使用される。等化制御信号が１つのクロックサイクルで生成されたサンプルの各ペア間の差に等しい（又は比例する）値を示す実装において、適応等化回路は、サンプルペア間の差を最小にし、これによってクロック信号の最適等化を達成するよう動作する制御ループを実現する。適応等化回路がマルチチャンネルシリアルリンクの種々のチャンネル（同一の又は類似の伝達関数を全てが有するチャンネル）を介して送信されたデータ信号及びクロック信号を受信し等化するために結合される場合、データ信号並びにクロック信号を等化するための等化制御信号の使用は、各データ信号並びにクロック信号の最適（又はほぼ最適の）等化を達成する。
【００６２】
前段で説明された実装の変形形態において、制御信号生成回路は、異なるクロックサイクル中に等化クロック信号の２つのサンプル（例えば、一方は等化クロック信号の最新の正に向かうゼロクロッシングの後の最初の第１サイクル中、他方は等化クロック信号の最新の正に向かうゼロクロッシング後の２回目の別のサイクル中）を収集し、２つのサンプルを比較することによって、或いは一方のサンプルを他方のサンプルから差し引くことによって（及び任意選択的にこのような比較又は減算の結果をフィルタリングすることによって）等化制御信号を生成する。前段で説明された実装の他の変形形態において、制御信号生成回路は、１クロックサイクルにつき（又はＭ≧２とした場合のＭ個の連続するクロックサイクルの各セット中に）等化クロック信号のＮ個のサンプル（ここでＮ≧２である）を収集し、Ｎ個のサンプルを処理した結果として等化制御信号を生成する。
【００６３】
前段の２つで説明された実装の一部において、制御信号生成回路は、等化クロック信号のサイクルの開始に対して固定時間で（例えば、等化クロック信号の最新の正に向かうゼロクロッシング後の固定時間に）等化クロック信号の各サンプルを収集する。前段の２つで説明された実装の他のものにおいて、制御信号生成回路は、等化クロック信号のサイクル内の可変の時間に（例えば、第１サイクル中の最新の正に向かうゼロクロッシング後の最初、次いで、別のサイクル中の最新の正に向かうゼロクロッシング後の２回目に）等化クロック信号のサンプルを収集する。実装の後者の部類の実施例は、等化制御回路５４の図７の実装の変形形態がサンプル／保持ユニット７０を使用して１つの等化されたクロックサイクル中の（等化されたクロックの）正に向かうゼロクロッシング後の最初に等化されたクロック（ブロック４３からの出力）をサンプリングし、サンプル／保持ユニット７１を使用して、引き続き等化されたクロックサイクル中の正に向かうゼロクロッシング後２回目に等化されたクロックをサンプリングする実施例である。
【００６４】
本発明の図４の実施形態は、回路５４によって受信された入力信号が等化クロック信号（等化固定パターン信号の１つのタイプ）であると仮定するように構成されている。従って、回路５４は、入力信号に応じて等化制御信号ＣＴＬを生成する簡単な構成（例えば図７に関して説明された）を有することができる。
【００６５】
次に図８に関して、発明者らは、本発明の適応等化回路が、等化制御信号によって少なくとも部分的に決定される方式で異なる信号を等化するために各々が結合され且つ構成された少なくとも２つの等化フィルタと、全ての等化フィルタによって使用される等化制御信号を生成するための制御回路（例えば、図８の回路８５）とを含む別の部類の実施形態を説明する。図８では、等化ブロック８０は、等化制御信号生成回路８５によって生成された制御信号ＣＴＬに応じてシリアルリンクの１つのチャンネルで受信された信号（「入力２」）を等化し、等化ブロック８１は、制御信号ＣＴＬに応じてシリアルリンクの別のチャンネルで受信された信号（「入力１」）を等化する。好ましくは、ブロック８０及び８１は同一であり、そのため同一の入力信号に応じて同一の出力を生成する（同じ制御信号ＣＴＬが各々にアサートされる場合）。ブロック８０及び８１の各々は、等化フィルタを信号に加え、従って各ブロックは、本明細書では「等化フィルタ」と呼ばれることがある。
【００６６】
クロック生成回路８４は、クロック信号及びその遅延形態をデータサンプリングブロック８２及び８３の各々並びに等化制御信号生成回路８５にアサートする。
【００６７】
制御信号ＣＴＬは、以下に説明される方法で回路８５により生成され、回路８４が生成するクロックによって決定されるサンプリングエッジを使用してブロック８１からの等化信号出力をサンプリングする段階を含む。
【００６８】
ブロック８２は、回路８４からのクロック信号（及びその遅延形態）を使用してブロック８０から等化信号をサンプリングし、結果として得られるサンプルのシーケンスをデータ追跡及び抽出ブロック８６にアサートする。これに応じて、ブロック８６は、復元されたデータビットのシーケンス（図８の「データ２」で表記されるビットストリーム）を出力する。ブロック８３は、回路８４からのクロック信号（及びその遅延形態）を使用してブロック８１から等化信号をサンプリングし、結果として得られるサンプルのシーケンスをデータ追跡及び抽出ブロック８７にアサートする。これに応じて、ブロック８７は、復元されたデータビットのシーケンス（図８の「データ１」で表記されるビットストリーム）を出力する。
【００６９】
回路８５はまた、ブロック８１から受信する入力信号をモニターし、入力信号における事前決定された固定パターンの各発生を識別するように構成されている。例えば、ブロック８５の幾つかの実装は、事前に決定されたパターンを有するビットシーケンスを示す入力信号の各セグメント（各「固定パターンセグメント」）を識別し、等化固定パターン信号として各固定パターンセグメントを処理するように構成されている。
【００７０】
回路８５はまた、回路８４から受信するクロック信号を使用して入力信号をサンプリングし、サンプルの一部だけを使用して等化制御信号ＣＴＬを生成し、更に他のサンプルを廃棄するように構成されている。通常は、回路８５は、周期的に入力信号のサンプルのセットを生成し（サンプルの各セットは入力信号の少なくとも１つのサンプルを含む）、入力信号の固定パターンセグメントのサンプルであるものだけを使用して信号ＣＴＬを生成し、更に他のサンプルを廃棄する。通常、回路８５は、入力信号での事前決定された固定パターンの各発生を識別するための論理を含み、回路８５は、入力信号の各サンプルを一時的に記憶し、入力信号の固定パターンセグメントから生成されたことを論理が判定した一時記憶サンプルだけを使用して信号ＣＴＬを生成し、全ての他の一時記憶サンプルを廃棄するように構成されている。幾つかの実施において、ブロック８１の出力でアサートされた（更に回路８５によって受信された）等化信号は、特定の文字及びデータワードのシーケンスを示す等化データ信号であり、特定の文字の１つ（又は特定の文字の２つ又はそれ以上のシーケンス）は、事前決定された固定パターンを示す。例えば、特定の文字は、ＤＶＩリンクを介して送信されるタイプの特定の文字、又はファイバチャネルリンクなどのＩＢＭコード化シリアルリンクを介して送信されるタイプのコンマ文字とすることができる。
【００７１】
発明者らは次に、本発明の適応等化回路が、等化制御信号によって少なくとも部分的に決定される方式で信号を等化するように結合され且つ構成された少なくとも１つの等化フィルタと、等化制御信号を生成するための制御回路とを含む別の部類の実施形態を説明する。図９の回路は、このような実施形態の実施例であり、図８の要素８０、８２、及び８６を含まない点で図８の回路とは異なる。図８の対応する要素と同じ番号が付与された図９の回路の全ての要素は、図８のこれらの要素と同一であり、その説明は繰り返さない。例えば、図９の等化制御信号生成回路８５は、図８の回路８５が生成するのと同じ等化制御信号ＣＴＬを（同じ方式で）生成する。典型的には、図９の回路８５は、ブロック８１から受信する入力信号における事前に決定された固定パターンの各発生を識別する論理を含み、図９の回路８５は、入力信号の各サンプルを一時的に記憶し、入力信号の固定パターンセグメントから発生したことを論理が判定した一時記憶サンプルだけを使用して信号ＣＴＬを生成し、全ての他の一時記憶サンプルを廃棄するように構成されている。図９の回路８５は、図９が他の等化フィルタを含まないので信号ＣＴＬを等化フィルタ８１にだけアサートする。図９の回路は、シリアルリンクの単一のチャンネルで受信された信号を等化（及びその信号からデータを抽出）するために受信器において有用であり、図８の回路は、マルチチャンネルシリアルリンクの２つのチャンネルで受信された信号を等化（及びその信号からデータを抽出）するために受信器で有用である。
【００７２】
ある部類の実施形態では、本発明は、以下の段階、すなわち、
（ａ）第１等化フィルタ（例えば図４のフィルタ４３）を有する適応等化フィルタのセットを含む受信器にシリアルリンクを介して信号を送信する段階：
（ｂ）第１等化フィルタが受信器へのリンクを介して送信された信号の１つを等化するように動作する間は、第１等化フィルタを含む制御ループ（例えば、図４の要素４３、５３、及び５４を含む制御ループ）で等化制御信号を生成する段階：
（ｃ）等化制御信号により少なくとも部分的に決定される方式で第１等化フィルタにおける信号の１つを等化することによって第１等化信号を生成する段階：
（ｄ）等化制御信号により少なくとも部分的に決定される方式で、第１等化フィルタ以外の前記セットの適応等化フィルタの異なるものにおいて受信器へのリンクを介して送信された信号の他のものの各々を等化する段階：
を含む適応等化方法である。
【００７３】
本方法の幾つかの実施形態において、リンクはマルチチャンネルシリアルリンクであり、段階（ａ）は、リンクの異なるチャンネルを介して信号の各々を送信する段階を含む。本方法の幾つかの実施形態では、リンクは、少なくともほぼ同一の伝達関数を有するチャンネルのセットを含むマルチチャンネルシリアルリンクであり、段階（ａ）は、チャンネルの前記セットの異なるチャンネルを介して信号の各々を送信する段階を含み、適応等化フィルタのセットの適応等化フィルタの各々は、適応等化フィルタの前記セットの適応等化フィルタの他のものの各々と少なくともほぼ同一である。
【００７４】
本方法の幾つかの実施形態において、リンクは、クロックチャンネル及び少なくとも１つのデータチャンネルを含むマルチチャンネルシリアルリンクであり、段階（ａ）は、受信器にクロックチャンネルを介してクロック信号を送信する段階と受信器にデータチャンネルを介してデータ信号を送信する段階とを含み、段階（ｂ）は、第１等化フィルタはクロック信号を等化するように動作する間は、制御ループで等化制御信号を生成する段階を含む。好ましくは、段階（ｃ）で生成された第１等化信号は等化クロック信号であり、等化クロック信号は、クロック信号の等化形態であり、段階（ｂ）は、各サイクル中の異なる時間に前記等化クロック信号の１サイクルにつき少なくとも２回等化クロック信号をサンプリングすることによって等化クロック信号のサンプルを生成する段階と、サンプルに応じて等化制御信号を生成する段階とを含む。
【００７５】
本方法の幾つかの実施形態において、リンクは、少なくとも第１チャンネルと第２チャンネルとを含むマルチチャンネルシリアルリンクであり、段階（ａ）は、受信器に第１チャンネルを介して固定パターン信号を送信する段階と、受信器に第２チャンネルを介して別の信号を送信する段階とを含み、段階（ｂ）は、第１等化フィルタが固定パターン信号を等化するように動作する間に制御ループで等化制御信号を生成する段階を含む。好ましくは、段階（ｃ）で生成された第１等化信号は等化固定パターン信号であり、等化固定パターン信号は、固定パターン信号の等化形態であり、段階（ｂ）は、各サイクル中の異なる時間に前記等化固定パターン信号の１サイクルにつき少なくとも２回等化固定パターン信号をサンプリングすることによって等化固定パターン信号のサンプルを生成する段階と、サンプルに応じて等化制御信号を生成する段階とを含む。
【００７６】
他の部類の実施形態において、本発明は、（ａ）適応等化フィルタを含む受信器にシリアルリンクを介して信号を送信する段階と、（ｂ）等化フィルタが受信器へのリンクを介して送信された信号を等化するように動作する間に等化フィルタを含む制御ループで等化制御信号を生成する段階と、（ｃ）等化制御信号によって少なくとも部分的に決定される方式で等化フィルタにおける前記信号を等化することにより等化信号を生成する段階とを含む適応等化方法であって、ここで段階（ｂ）は、等化信号のサンプルを生成する段階、各々が事前決定固定パターンを示す等化信号のセグメントである、等化信号の少なくとも１つの固定パターンセグメントを識別する段階、及びサンプルのサブセットだけを使用し且つ１つの前記固定パターンセグメントのサンプルではないサンプルのいずれも使用することなく、等化制御信号を生成する段階を含む。この部類での幾つかの実施形態において、段階（ｂ）は、サンプルの各々を一時的に記憶する段階、前記少なくとも１つの固定パターンセグメントのサンプルである一時記憶サンプルのものを識別する段階、及び１つの前記固定パターンセグメントのサンプルでない一時記憶サンプルのいずれも使用することなく等化制御信号を生成する段階を含む。
【００７７】
本発明の幾つかの実施形態を本明細書で例証し説明してきたが、本発明は請求項によって定義され、説明され図示された特定の実施形態に制限されるものではないことを理解されたい。
【図面の簡単な説明】
【００７８】
【図１】ＤＶＩリンク（１つのＴＭＤＳリンクを含む）を介してデータを送信するための従来のシステムを示す簡易ブロック図である。本システムは、送信器、受信器、及び送信器と受信器間のケーブルを含む。
【図２】本発明を具現化するシステムの簡易ブロック図である。
【図３】図２の送信器１０１の好ましい実装によって送信することができるデータ及びクロック信号の波形（図３の上の２つの波形）と、図２の受信器１０３の好ましい実装によって（等化前に）受信されたこれらのデータ及びクロック信号の波形（図３の下の２つの波形）を示す図である。送信されたデータ信号（「データ」）のビットレートは、送信されたクロック信号（「ＣＬＫ」）の周波数の１０倍である。
【図４】本発明の適応等化回路の実施形態を含む図２の回路１１０の好ましい実装のブロック図である。
【図５Ａ】図２の典型的な実装のデータ及びクロックチャンネルの各々の伝達関数である。図５Ａ、５Ｂ、及び５Ｃにおいて、「ｆｓｐｅｅｄ」は、図２のこのような実装の各データチャンネルを介して送信されるデータのビットレートである。
【図５Ｂ】入力で受信されたデータ又はクロック信号に図４の回路の等化ブロック４０、４１、４２、及び４３（図２の実装ではそのチャンネルは図５Ａの伝達関数を有する）の各々によって加えられる等化フィルタの伝達関数である。利得は、遮断周波数まで周波数の増大と共に増える（ｆｓｐｅｅｄ／２より大きい）。
【図５Ｃ】図５Ａ及び図５Ｂの伝達関数の積のグラフである。図５Ｃにグラフで示される全体利得（周波数の関数として）は、ｆｓｐｅｅｄ／２より大きな値の周波数で１である。
【図６】図４の回路のブロック４３からの典型的な等化クロック信号出力の３つの波形のセットを示す図である。一番上の波形は、ブロック４３によるクロック信号の不十分な等化の結果であり、中央の波形は、ブロック４３によるクロック信号の過剰等化の結果であり、一番下の波形は、ブロック４３によるクロック信号の最適等化の結果である。図６のサンプル時間ｔ＝１及びｔ＝３は、等化制御信号生成回路５４の好ましい実施形態が各等化クロック信号をサンプリングする各クロックサイクル中の時間である。
【図７】図４の等化制御回路５４の好ましい実施形態を示すブロック図である。
【図８】本発明の適応等化回路の別の実施形態を含む等化及びデータ抽出回路のブロック図である。
【図９】本発明の適応等化回路の別の実施形態を含む等化及びデータ抽出回路のブロック図である。
【符号の説明】
【００７９】
４０  等化ブロック
５３  位相同期ループ回路（ＰＬＬ）
５４  等化制御信号生成回路
６０  データ追跡及び抽出ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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