(57)【要約】  本発明は、クロック信号入出力装置（１、１０１）に加えて、クロック信号補正方法に関するものである。本発明の方法では、クロック信号（ｃｌｋ）または該クロック信号から得られた信号を、上記装置に入力し、分周器（４、１０４）に伝送し、分周器（４、１０４）から出力された信号、または、該信号から得られた信号（ｃｌｋ２）を、信号積分器（６、１０６）に伝送し、該信号積分器（６、１０６）から出力されるか、または、該信号から得られた信号（Ｉ２）を、第１信号比較回路（８、１０８ｂ）に伝送する。さらに、分周器（４、１０４）から出力された信号、または、該信号から得られた信号（ｃｌｋ２）を、第２信号比較回路（９、１０９ａ）に伝送し、クロック信号用の入出力装置（１）は、第１信号比較回路（８、１０８）から出力された、または、該信号から得られた信号（ｒＩｃｌｋ）に応じて、および、第２信号比較回路（９、１０９ａ）から出力された、または、該信号から得られた信号（ｒｃｌｋ）に応じて、クロック出力信号（ｃｌｋ５０）を出力するための、信号出力回路（１１、１１１）を備えている。
2007504730.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号（ＣＬＫ）または該クロック信号から得られた信号が入力されて分周器（４、１０４）に伝送されるクロック信号入出力装置（１、１０１）であって、
上記分周器（４、１０４）から出力された、または、該分周器から得られた信号（ｃｌｋ２）は、信号積分器（６、１０６）に伝送され、該信号積分器（６、１０６）から出力され、または、該装置から得られた信号（Ｉ２）は、第１信号比較回路（８、１０８ｂ）に伝送され、上記分周器（４、１０４）から出力された、または、該分周器から得られた信号（ｃｌｋ２）は、さらに、第２信号比較回路（９、１０９ａ）に伝送され、クロック信号入出力装置（１）は、さらに、第１信号比較回路（８、１０８）から出力された、または、該回路から得られた信号（ｒＩｃｌｋ）に応じて、および、第２信号比較回路（９、１０９ａ）から出力された、または、該回路から得られた信号（ｒｃｌｋ）に応じて、クロック出力信号（ｃｌｋ５０）を出力するための、信号出力回路（１１、１１１）を備えている、クロック信号入出力装置（１、１０１）。
【請求項２】
上記信号出力回路（１１）から出力されたクロック出力信号（ｃｌｋ５０）が、第１信号比較回路（８）から出力された、または、該回路から得られた他の信号（ｂｒＩｃｌｋ）と、第２信号比較回路（９）から出力された、または、該回路から得られた他の信号（ｂｒｃｌｋ）とにさらに依存している、請求項１に記載のクロック信号入出力装置（１）。
【請求項３】
上記信号出力回路（１１１）から出力されたクロック出力信号（ｃｌｋ５０）が、第３信号比較回路（１０８ａ）から出力された、または、該回路から得られた信号（ｂｒＩｃｌｋ）と、第４信号比較回路（１０９ｂ）から出力された、または、該回路から得られた信号（ｂｒｃｌｋ）とに依存している、請求項１に記載のクロック信号入出力装置（１）。
【請求項４】
上記信号比較回路（８、９、１０８ｂ、１０９ａ）のうちの１つまたは複数が受信器回路である、請求項１〜３のいずれか１項に記載のクロック信号入出力装置（１）。
【請求項５】
上記１つまたは複数の受信器回路（８、９、１０８ｂ、１０９ａ）が、交差結合された複数のトランジスタを備えている、請求項４に記載のクロック信号入出力装置（１）。
【請求項６】
上記信号出力回路（１１、１１１）から出力されたクロック出力信号（ｃｌｋ５０）の状態は、第２信号比較回路（９、１０９ａ）から出力された、または、該回路から得られた信号（ｒｃｌｋ）が正のエッジに入ると、「論理ロー」から「論理ハイ」へと変わるか、または、「論理ハイ」から「論理ロー」へと変わり、第１信号比較回路（８、１０８ｂ）から出力された、または、該回路から得られた信号（ｒＩｃｌｋ）が、続く正のエッジに入ると、「論理ロー」に戻り、または「論理ハイ」に戻る、請求項１〜５のいずれか１項に記載のクロック信号入出力装置（１）。
【請求項７】
上記信号出力回路（１１、１１１）から出力されたクロック出力信号（ｃｌｋ５０）の状態が、第２信号比較回路（９、１０９ａ）から出力された、または、該回路から得られた信号（ｒｃｌｋ）が負のエッジに入ると、「論理ロー」から「論理ハイ」へと変わるか、または、「論理ハイ」から「論理ロー」へと変わり、第１信号比較回路（８、１０８ｂ）から出力された、または、該回路から得られた信号（ｒＩｃｌｋ）が、続く負のエッジに入ると、「論理ロー」に戻り、または「論理ハイ」に戻る、請求項１〜５のいずれか１項に記載のクロック信号入出力装置（１）。
【請求項８】
クロック信号（ＣＬＫ）または該信号から得られた信号の周波数を分割することにより、クロック信号（ＣＬＫ）の周波数よりも低い周波数を有する信号（ｃｌｋ２）が得られる工程と、
上記低い周波数を有する信号（ｃｌｋ２）を積分することにより、積分信号（Ｉ２）が得られる工程と、
上記低い周波数を有する信号（ｃｌｋ２）と、該信号に対して反転した信号（ｂｃｌｋ２）とを比較する工程と、
上記積分信号（Ｉ２）と、該信号に対して反転した信号（ｂＩ２）とを比較する工程とを有する、クロック信号補正方法。
【請求項９】
クロック信号（ＣＬＫ）または該信号から得られた信号が入力され、分周器（４、１０４）に伝送される、クロック信号入出力装置（１、１０１）であって、
上記分周器（４、１０４）から出力された、または、該分周器から得られた信号（ｃｌｋ２）が信号積分器（６、１０６）に伝送され、
上記信号積分器（６、１０６）から出力された、または、該装置から得られた信号（Ｉ２）が、第１信号比較回路（８、１０８ｂ）に伝送され、
上記分周器（４、１０４）から出力された、または、該分周器から得られた信号（ｃｌｋ２）が、さらに、第２信号比較回路（９、１０９ａ）に伝送され、
上記クロック信号入出力装置（１）が、第１信号比較回路（８、１０８ｂ）から出力されまたは該回路から得られた信号（ｒＩｃｌｋ）に応じて、および、第２信号比較回路（９、１０９ａ）から出力されまたは該回路から得られた信号（ｒｃｌｋ）に応じて、クロック出力信号（ｃｌｋ５０）を出力するためのさらに１つの信号出力回路（１１、１１１）を備え、
第１方向に延びるクロック出力信号（ｃｌｋ５０）の信号エッジが、第２信号比較回路（９、１０９ａ）から出力された、または、該回路から得られた信号（ｒｃｌｋ）によってトリガされ、上記第１方向とは逆の第２方向に延びるクロック出力信号（ｃｌｋ５０）の信号エッジが、第１信号比較回路（８、１０８ｂ）から出力された、または、該回路から得られた信号（ｒＩｃｌｋ）によってトリガされる、クロック信号入出力装置（１、１０１）。
【請求項１０】
クロック信号（ＣＬＫ）または該信号から得られた信号の周波数を分割することにより、クロック信号（ＣＬＫ）の周波数よりも低い周波数を有する信号（ｃｌｋ２）が得られる工程と、
上記低い周波数を有する信号（ｃｌｋ２）を積分することにより、積分信号（Ｉ２）が得られる工程と、
上記低い周波数を有する信号（ｃｌｋ２）と、該信号に対して反転した信号（ｂｃｌｋ２）とを比較することにより、第１比較信号（ｒｃｌｋ）が得られる工程と、
上記積分信号（Ｉ２）と、該信号に対して反転した信号（ｂＩ２）とを比較することにより、第２比較信号（ｒＩｃｌｋ）が得られる工程と、
クロック出力信号（ｃｌｋ５０）を出力する工程とを有し、
第１方向に延びるクロック出力信号（ｃｌｋ５０）の信号エッジが、第１比較信号（ｒｃｌｋ）の信号エッジによってトリガされ、第１方向とは逆の第２方向に延びるクロック出力信号（ｃｌｋ５０）の信号エッジが、第２比較信号（ｒＩｃｌｋ）の信号エッジによりトリガされる、クロック信号補正方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、クロック信号の補正に適したクロック信号入出力装置、および、クロック信号補正方法に関するものである。
【０００２】
半導体素子、特に、例えばＣＭＯＳ技術を用いたＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリすなわち動的に書き込み／読み取り可能なメモリ）のようなメモリ素子では、データの処理または伝送を時間的に調整するために、いわゆるクロック信号が用いられる。
【０００３】
従来の半導体素子では、概して、単一の配線に供給される単一のクロック信号（つまり、いわゆる「シングルエンド形」クロック信号）が用いられる。
【０００４】
この場合、例えばこの単一のクロック信号のクロックエッジが立ち上がると（または、例えば単一のクロック信号エッジが立ち下がると）、データが伝送される。
【０００５】
さらに、従来技術では、いわゆるＤＤＲ素子、特にＤＤＲ‐ＤＲＡＭ（ダブルデータレートＤＲＡＭすなわちデータレートが二倍であるＤＲＡＭ）が知られている。
【０００６】
ＤＤＲ素子では、単一の配線に供給される単一のクロック信号（「シングルエンド形」クロック信号）の代わりに、別々の２つの配線に供給される鏡像のように反転した２つの差動クロック信号が用いられる。
【０００７】
例えば、これら２つのクロック信号の第１クロック信号が、「論理ハイ」（例えば、電圧レベルが高い）状態から、「論理ロー」（例えば、電圧レベルが低い）状態に変わるときはいつもほぼ同時に、第２クロック信号が「論理ロー」状態から「論理ハイ」状態に（例えば、低い電圧レベルから高い電圧レベルに）変わる。
【０００８】
反対に、第１クロック信号が「論理ロー」（例えば、電圧レベルが低い）状態から「論理ハイ」（例えば、電圧レベルが高い）状態に変わるときはいつも、ここでもほぼ同時に、第２クロック信号が「論理ハイ」状態から「論理ロー」状態に（例えば、高い電圧レベルから低い電圧レベルに）変わる。
【０００９】
ＤＤＲ素子では、概して、第１クロック信号のエッジが立ち上がり、第２クロック信号のエッジも立ち上がる場合に（または、第１クロック信号のエッジが立ち下がり、第２クロック信号のエッジも立ち下がる場合に）、データが伝送される。
【００１０】
したがって、ＤＤＲ素子では、データの伝送が、単一（または「シングルエンド形」）のクロック信号を有する従来の素子を用いた場合よりも、より頻繁にまたはより高速に（特に２倍頻繁にまたは２倍の速さで）行われる。つまり、データ伝送率が高くなり、特に従来の素子よりも２倍高くなる。
【００１１】
データの処理または伝送を時間的に調整するために用いられる内部クロック信号（「ＤＱＳ」または「データストローブ」信号）（または、鏡像のように反転した２つの差動クロック信号の場合、内部クロック信号ＤＱＳと、クロック信号ＤＱＳに対して鏡像のように反転したクロック信号ＢＤＱＳと）は、素子に入力された外部クロック信号（「ｃｌｋ」信号または「ｃｌｏｃｋ」信号）と同期する（または、素子に入力された外部の差動クロック信号ｃｌｋ、ｂｃｌｋと同期する）必要がある。
【００１２】
上記外部クロック信号、または、外部クロック信号ｃｌｋ、ｂｃｌｋは、半導体素子に接続された外部クロック信号発生器から生成される。
【００１３】
内部で生成されたクロック信号ＤＱＳまたは内部で生成されたクロック信号ＤＱＳ、ＢＤＱＳを、１つまたは複数の外部クロック信号ｃｌｋ、ｂｃｌｋと同期させるために、クロック信号同期装置（例えば、ＤＬＬ回路（ＤＬＬ＝Delay-Locked-Loop））が用いられる。このような回路については、例えば、ＥＰ  ９６４  ５１７に開示されている。
【００１４】
クロック信号同期装置は、例えば第１遅延装置を備えている。この第１遅延装置には、１つまたは複数の外部クロック信号ｃｌｋ、ｂｃｌｋが入力される。また、該装置には、位相比較装置から出力された制御信号に応じて、制御信号によって調節可能な可変遅延時間ｔｖａｒが与えられる。
【００１５】
第１遅延装置から出力された１つまたは複数の信号を、データの処理または伝送を時間的に調整するために（つまり、内部クロック信号ＤＱＳまたはＢＤＱＳとして）、半導体素子内で用いることができる。
【００１６】
第１遅延装置から出力された信号ＤＱＳは、入力された信号ＤＱＳに一定の遅延時間ｔｃｏｎｓｔを与える第２遅延装置に供給される。この遅延時間は、受信器（「受信器遅延」）、各データ経路（「データ経路遅延」）、および、オフチップドライバ（「ＯＣＤ遅延」）によって生じた信号遅延の合計にほぼ相当する。
【００１７】
第２遅延装置から出力された信号（ＦＢ信号または「フィードバック信号」）は、上記位相比較装置に供給され、そこで、ＦＢ信号の位相角が、同様に位相比較装置に入力されたｃｌｋ信号の位相角と比較される。ＦＢ信号の位相がｃｌｋ信号の位相に先行するまたは後から追うかどうかに応じて、位相比較装置から、上記第１遅延装置の制御信号として、インクリメント信号（ＩＮＣ信号）またはディクリメント信号（ＤＥＣ信号）が出力される。これにより、第１信号遅延装置によって生じたｃｌｋ信号の遅延ｔｖａｒは、ＩＮＣ信号では増加し、ＤＥＣ信号では減少する。その結果、ｃｌｋ信号とＦＢ信号とが同期される。つまり、クロック信号同期装置が「ロック」される。
【００１８】
周波数が高い場合は特に、上記外部クロック信号発振器によって供給されたクロック信号ｃｌｋ（または、外部から供給された差動クロック信号ｃｌｋ、ｂｃｌｋ）の遅延は、比較的強くなってしまう。これらの遅延により、例えば、ｃｌｋ信号の「論理ロー」状態が、ｃｌｋ信号の「論理ハイ」状態よりも例えば短期間（または例えば長期間）続くようになり、例えばｂｃｌｋ信号の「論理ロー」状態が、ｂｃｌｋ信号の「論理ハイ」状態よりも例えば長期間（または例えば短期間）続くようになる。その結果、上記クロック信号同期装置（例えば、ＤＬＬ回路）によって、外部クロック信号ｃｌｋまたはｂｃｌｋから得られた内部クロック信号ＤＱＳまたはＢＤＱＳが、比較的強く歪んでしまう。
【００１９】
したがって、本発明の目的は、新たなクロック信号入出力装置および新たなクロック信号補正方法、特に、歪んだ外部クロック信号ｃｌｋ、ｂｃｌｋから、歪みのより少ない、または、ほぼ歪みのないクロック信号が得られる装置およびその方法を用いることにある。
【００２０】
本発明の上記目的および他の目的を、請求項１、８、９および１０の主題に記載する。
【００２１】
本発明の有効な一形態について、従属請求項に記載する。
【００２２】
本発明の基本理念にしたがって、クロック信号（ｃｌｋ）または該クロック信号から得られた信号が入力されて分周器に伝送されるクロック信号入出力装置を用いる。ここで、分周器から出力された、または、該分周器から得られた信号（ｃｌｋ２）は、信号積分器に伝送され、信号積分器から出力され、または、該装置から得られた信号（Ｉ２）は、第１信号比較回路に伝送される。分周器から出力された、または、該分周器から得られた信号（ｃｌｋ２）は、さらに、第２信号比較回路に伝送される。クロック信号入出力装置は、さらに、第１信号比較回路から出力された、または、該回路から得られた信号（ｒＩｃｌｋ）に応じて、および、第２信号比較回路から出力された、または、該回路から得られた信号（ｒｃｌｋ）に応じて、クロック出力信号（ｃｌｋ５０）を出力するための、信号出力回路を備えている。
【００２３】
以下に、本発明を、実施形態および添付の図面に基づいてより詳細に説明する。図面中、
図１は、本発明の一実施形態に係るクロック信号入出力装置の概略図である。
【００２４】
図２は、本発明の別の実施形態に係るクロック信号入出力装置の概略図である。
【００２５】
図３は、図１および図２のクロック信号入出力装置に入力される信号ｃｌｋ・ｂｃｌｋと、クロック信号入出力装置内で生成され、該装置から出力される信号とのタイミングチャートである。
【００２６】
図４は、本発明の一実施形態に係るクロック信号補正システムの概略図である。
【００２７】
図５は、図１および図２に示す周波数変換回路の詳細図である。
【００２８】
図１は、本発明の第１実施形態に係るクロック信号入出力装置またはクロック信号補正装置１の概略図である。
【００２９】
該装置は、分周器４と、信号積分器６と、互いに等しいまたはほぼ等しい２つの信号比較回路（または信号受信器回路）８・９と、周波数変換回路１１とを有する。
【００３０】
クロック信号入出力装置１は、例えば、半導体素子、特にメモリ素子に設けられており、このメモリ素子は、例えば、ＣＭＯＳ技術に基づくＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリすなわち動的に書き込み／読み取り可能なメモリ）であり、例えばＤＤＲ−ＤＲＡＭ（ダブルデータレートＤＲＡＭすなわちデータレートが二倍であるＤＲＡＭ）である。
【００３１】
この半導体素子は、外側の端子２ａ（例えば、パッドまたはピン）を有する。この外側の端子２ａには、半導体素子中でのデータの処理または伝送を時間的に調整するために、外部クロック信号発振器から、外部クロック信号ｃｌｋが供給される。
【００３２】
さらに、半導体素子は、別の外側の端子２ｂ（例えば、別のパッドまたは別のピン）を有する。この別の外側の端子２ｂには、例えば、上記外部クロック信号発振器から、別の外部クロック信号ｂｃｌｋが供給される。クロック信号ｃｌｋ・ｂｃｌｋは、互いに鏡像のように反転している。（すなわち、クロック信号ｃｌｋ・ｂｃｌｋは、いわゆる、「差動」クロック信号である。）
【００３３】
素子の内部では、例えば、ｃｌｋクロック信号のエッジが立ち上がり、ｂｃｌｋクロック信号エッジが立ち上がっている場合、（または、該信号から得られるＤＱＳ信号のエッジが立ち上がり、該信号から得られるＢＤＱＳ信号のエッジが立ち上がっている場合）、データが伝送される。（あるいは、各信号のクロックのエッジが立ち下がっている場合、データが伝送される。）
【００３４】
図１に示すように、半導体素子の端子２ａに供給された信号ｃｌｋは、場合によっては受信器回路を挿入することにより、配線３ａを介して、分周器４の第１入力部に送られる。
【００３５】
さらに、半導体素子の端子２ｂに供給された信号ｂｃｌｋは、場合によっては受信器回路を挿入することにより、配線３ｂを介して、分周器４の第２入力部に送られる。
【００３６】
分周器４の第１出力部では、信号ｃｌｋの周波数ｆの半分の周波数ｆ／２を有する信号ｃｌｋ２が出力される。分周器４の第１出力部は、配線５ａを介して、信号積分器６の第１入力部に接続されている。
【００３７】
分周器４により周波数が分割されたことにより、図３に示すように、例えば信号ｃｌｋの各正のエッジで、信号ｃｌｋ２の状態が変わる。（例えば、信号ｃｌｋの第１の正のエッジでは、信号ｃｌｋ２は「論理ロー」から「論理ハイ」へと変わり、続く信号ｃｌｋの第２の正のエッジでは、「論理ハイ」から「論理ロー」へ戻る。）
【００３８】
さらに、分周器４の第２出力部では、信号ｂｃｌｋの周波数ｆの半分の周波数ｆ／２を有し、かつ信号ｃｌｋ２と鏡像のように反転した信号ｂｃｌｋ２が出力される。分周器４の第２出力部は、配線５ｂを介して、信号積分器６の第２入力部に接続されている。
【００３９】
分周器４により周波数が分割されたことにより、図３に示すように、例えば信号ｃｌｋの各正のエッジで、信号ｂｃｌｋ２の状態が変わる。（例えば、信号ｂｃｌｋ２は、信号ｃｌｋの第１の正のエッジでは、信号ｃｌｋとは逆で、「論理ハイ」から「論理ロー」へと変わり、続く信号ｃｌｋの第２の正のエッジでは、ｂｃｌｋ２信号とは逆で、「論理ロー」から「論理ハイ」へ戻る。）
【００４０】
図１からさらにわかるように、信号積分器６の第１出力部では、例えば、信号ｃｌｋを積分することにより得られる信号Ｉ２が出力される。積分器６の第１出力部は、配線７ａを介して、上記信号比較回路８の第１入力部に接続されている。
【００４１】
さらに、信号積分器６の第２出力部は、例えば、信号ｂｃｌｋを積分することにより得られる信号ｂＩ２を出力される。この信号ｂＩ２は、信号Ｉ２の反転信号である。積分器６の第２出力部は、配線７ｂを介して、上記信号比較回路８の第２入力部に接続されている。
【００４２】
信号比較回路または信号受信器回路８・９として、基本的に、任意の信号比較回路または信号受信器回路を用いることができる。例えば、従来のクロック受信器回路のように構成された、例えば４つの交差結合されたトランジスタ（例えば、第１ｐ型チャネル電界効果トランジスタと、第２ｐ型チャネル電界効果トランジスタと、第１ｎ型チャネル電界効果トランジスタと、第２ｎ型チャネル電界効果トランジスタと）を有する受信器回路を用いることができる。
【００４３】
第１ｎ型チャネル電界効果トランジスタのソースと、第２ｎ型チャネル電界効果トランジスタのソースとは、例えば、１つの電流源（直流電流源または定電流源）に接続されている。この電流源は例えば、接地電位に接続されている。
【００４４】
さらに、例えば第１ｎ型チャネル電界効果トランジスタのゲートは、上記の信号比較回路または信号受信器回路８・９の上記の（第１）入力部に接続されている。第２ｎ型チャネル電界効果トランジスタのゲートは、上記の信号比較回路または信号受信器回路８・９の上記の（第２）入力部に接続されている。
【００４５】
第１ｎ型チャネル電界効果トランジスタのドレインは、例えば、第１ｐ型チャネル電界効果トランジスタのゲートと、第２ｐ型チャネル電界効果トランジスタのゲートと、第１ｐ型チャネル電界効果トランジスタのドレインと、各信号比較回路または信号受信器回路８・９の（第１）出力部とに接続されている。（この信号比較回路または信号受信器回路８・９の（第１）出力部では、図１に示すように、例えば信号ｒＩｃｌｋおよび信号ｒｃｌｋを検出することができる。）
【００４６】
同様に、第２ｎ型チャネル電界効果トランジスタのドレインは、例えば、第２ｐ型チャネル電界効果トランジスタのドレインと、各信号比較回路または信号受信器回路８・９の（第２）出力部とに接続されている。（この信号比較回路または信号受信器回路８・９の（第２）出力部では、図１に示すように、例えば、信号ｒＩｃｌｋに対して反転した信号ｂｒＩｃｌｋ、または、信号ｒｃｌｋに対して反転した信号ｂｒｃｌｋを検出することができる。）
【００４７】
第１ｐ型チャネル電界効果トランジスタのソースと、第２ｐ型チャネル電界効果トランジスタのソースとは、例えば、各電源電圧に接続されている。
【００４８】
図１に示すように、信号比較回路８の第１出力部は、例えば配線対１０ａの第１配線を介して、上記の周波数変換回路１１に接続されている。
【００４９】
同様に、信号比較回路８の第２出力部は、例えば上記の配線対１０ａの第２配線を介して、上記の周波数変換回路１１に接続されている。
【００５０】
図１からさらに分かるように、信号ｃｌｋの周波数ｆの半分の周波数ｆ／２を有する信号ｃｌｋ２は、配線５ａを介して、信号積分器６の第１入力部に供給されている以外に、さらに配線５ａに接続されている配線５ｃを介して、上記第２信号比較回路９の第１入力部に供給される。
【００５１】
さらに、信号ｂｃｌｋの周波数ｆの半分の周波数ｆ／２を有する信号ｂｃｌｋ２は、配線５ｂを介して、信号積分器６の第２入力部に供給されている以外に、さらに配線５ｂに接続されている配線５ｄを介して、上記の第２信号比較回路９の第２入力部に供給される。
【００５２】
信号比較回路９の第１出力部は、例えば他の配線対１０ｂの第１配線を介して、上記の周波数変換回路１１に接続されている。
【００５３】
同様に、信号比較回路９の第２出力部は、例えば上記他の配線対１０ｂの第２配線を介して、上記の周波数変換回路１１に接続されている。
【００５４】
図３に示すように、また既に説明したように、配線５ａに供給される信号ｃｌｋ２および配線５ｂに供給される信号ｂｃｌｋ２は、信号積分器６により積分される。
【００５５】
これゆえに、信号積分器６から配線７ａに出力される信号Ｉ２のレベルは、信号ｃｌｋ２が負のエッジに入る時点から、信号ｃｌｋ２が正のエッジに入る時点まで、線形傾斜状に常に上昇する。その後、信号ｃｌｋ２が次の負のエッジに入るまで、この信号積分器６が配線７ａに出力する信号Ｉ２は、線形傾斜状に常に下降する。
【００５６】
同様に、信号積分器６から配線７ｂに出力される信号ｂＩ２のレベルは、信号ｃｌｋ２が負のエッジに入る（すなわち、信号ｂｃｌｋ２が正のエッジに入る）時点から、信号ｃｌｋ２が正のエッジに入る（すなわち、信号ｂｃｌｋ２が負のエッジに入る）時点まで線形傾斜状に常に下降する。そして、信号ｃｌｋ２が次の負のエッジに入る時点まで、信号積分器６が配線７ｂに出力する信号ｂＩ２は、線形傾斜状に常に上昇する。
【００５７】
さらに図３からわかるように、信号Ｉ２のレベルが信号ｂＩ２のレベルより大きい時には、信号比較回路８により、信号比較回路８の第１の出力部、すなわち上記配線対１０ａの第１配線に、「論理ロー」信号ｒＩｃｌｋが出力される。一方、信号Ｉ２のレベルが信号ｂＩ２のレベルより小さい時には、信号比較回路８の第１の出力部、すなわち上記配線対１０ａの第１配線に、「論理ハイ」信号ｒＩｃｌｋが出力される。
【００５８】
逆に、信号Ｉ２のレベルが信号ｂＩ２のレベルより小さい時には、信号比較回路８により、信号比較回路８の第２の出力部、すなわち上記配線対１０ａの第２配線に、「論理ロー」信号ｂｒＩｃｌｋが出力される。一方、信号Ｉ２のレベルが信号ｂＩ２のレベルより大きい時には、信号比較回路８の第２の出力部、すなわち上記配線対１０ａの第２配線に、「論理ハイ」信号ｂｒＩｃｌｋが出力される。
【００５９】
同様に、図３からわかるように、信号ｃｌｋ２のレベルが信号ｂｃｌｋ２のレベルより大きい時には、信号比較回路９により、信号比較回路９の第１の出力部、すなわち上記配線対１０ｂの第１配線に、「論理ハイ」信号ｒｃｌｋが出力される。一方、信号ｃｌｋ２のレベルが信号ｂｃｌｋ２のレベルより小さい時には、信号比較回路９の第１の出力部、すなわち上記配線対１０ｂの第１配線に、「論理ロー」信号ｒｃｌｋが出力される。
【００６０】
逆に、信号ｃｌｋ２のレベルが信号ｂｃｌｋ２のレベルより小さい時には、信号比較回路９により、信号比較回路９の第２の出力部、すなわち上記配線対１０ｂの第２配線に、「論理ハイ」信号ｂｒｃｌｋが出力される。一方、信号ｃｌｋ２のレベルが信号ｂｃｌｋ２のレベルより大きい時には、信号比較回路９の第２の出力部、すなわち上記配線対１０ｂの第２配線に、「論理ロー」信号ｂｒｃｌｋが出力される。
【００６１】
さらに図３からわかるように、配線対１０ｂの第１配線に供給される信号ｒｃｌｋの状態が「論理ロー」から「論理ハイ」に変わる時に、周波数変換回路１１から配線１２ａに供給される信号ｃｌｋ５０の信号状態は、「論理ロー」から「論理ハイ」に変わる。一方、配線対１０ａの第１配線に供給される信号ｒＩｃｌｋの状態が「論理ロー」から「論理ハイ」に変わる時に、この信号ｃｌｋ５０の信号状態は、「論理ロー」に戻る。さらに、この周波数変換回路１１から配線１２ａに供給される信号ｃｌｋ５０の信号状態は、配線対１０ｂの第２配線に供給される信号ｂｒｃｌｋの状態が「論理ロー」から「論理ハイ」に変わる時に、再び「論理ロー」から「論理ハイ」に変わる。続いて、配線対１０ａの第２配線に供給される信号ｂｒＩｃｌｋの状態が「論理ロー」から「論理ハイ」に変わる時に、この信号ｃｌｋ５０の信号状態は、「論理ロー」に戻る。（換言すれば、信号ｃｌｋ５０の信号状態は、信号ｒｃｌｋ・ｒＩｃｌｋ・ｂｒｃｌｋ・ｂｒＩｃｌｋのうちのいずれかの信号が、正のクロックエッジになる度に、変わる。）
【００６２】
逆に、さらに図３からわかるように、配線対１０ｂの第１配線に供給される信号ｒｃｌｋの状態が「論理ロー」から「論理ハイ」に変わる時（すなわち、信号ｂｒｃｌｋが「論理ハイ」から「論理ロー」に変わる時）に、周波数変換回路１１から配線１２ｂに供給される信号ｂｃｌｋ５０の信号状態は、「論理ハイ」から「論理ロー」に変わる。一方、配線対１０ａの第１配線に供給される信号ｒＩｃｌｋの状態が「論理ロー」から「論理ハイ」に変わる（すなわち、信号ｂｒＩｃｌｋが「論理ハイ」から「論理ロー」に変わる）時に、この信号ｂｃｌｋ５０の信号状態は、「論理ハイ」に戻る。さらに、この周波数変換回路１１から配線１２ｂに供給される信号ｂｃｌｋ５０の信号状態は、配線対１０ｂの第２配線に供給される信号ｂｒｃｌｋの状態が「論理ロー」から「論理ハイ」に変わる（すなわち、信号ｒｃｌｋの状態が「論理ハイ」から「論理ロー」に変わる）時に、再び「論理ハイ」から「論理ロー」に変わる。続いて、配線対１０ａの第２配線に供給される信号ｂｒＩｃｌｋの状態が「論理ロー」から「論理ハイ」に変わる（すなわち、信号ｒＩｃｌｋが「論理ハイ」から「論理ロー」へ変わる）時に、この信号ｂｃｌｋ５０の信号状態は、「論理ロー」から「論理ハイ」に戻る。（換言すれば、信号ｂｃｌｋ５０の信号状態は、信号ｒｃｌｋ・ｒＩｃｌｋ・ｂｒｃｌｋ・ｂｒＩｃｌｋのうちのいずれかの信号が、正のクロックエッジ（あるいは、負のクロックエッジ）になる度に、変わる。）
【００６３】
図５に、周波数変換回路１１の詳細な構成を示す。
【００６４】
この周波数変換回路１１は、その中に入力される４つの信号用に、４つのほぼ等しい並列の回路部分３０１ａ・３０１ｂ・３０１ｃ・３０１ｄを有する。
【００６５】
各回路部分３０１ａ・３０１ｂ・３０１ｃ・３０１ｄは、それぞれ奇数のインバータからなる遅延装置３０２ａ・３０２ｂ・３０２ｃ・３０２ｄと、ＮＡＮＤゲート３０３ａ・３０３ｂ・３０３ｃ・３０３ｄと、他のインバータ３０４ａ・３０４ｂ・３０４ｃ・３０４ｄと、相補完的に接続された２つのトランスミッションゲート３０５ａ・３０５ｂ・３０５ｃ・３０５ｄおよび３０６ａ・３０６ｂ・３０６ｃ・３０６ｄとを有する。
【００６６】
図５よりわかるように、上記の信号ｒｃｌｋ・ｒＩｃｌｋ・ｂｒｃｌｋ・ｂｒＩｃｌｋは、各ＮＡＮＤゲート３０３ａ・３０３ｂ・３０３ｃ・３０３ｄの第１入力部に直接伝送されるが、これに加えて、これらの信号は、各遅延装置３０２ａ・３０２ｂ・３０２ｃ・３０２ｄを挿入することにより、（すなわち、この遅延装置により生じた遅延時間ΔＴだけ遅延して）、ＮＡＮＤゲート３０３ａ・３０３ｂ・３０３ｃ・３０３ｄの第２入力部にも供給される。
【００６７】
各ＮＡＮＤゲート３０３ａ・３０３ｂ・３０３ｃ・３０３ｄの出力部に供給される信号ｒｃｌｋ’・ｒＩｃｌｋ’・ｂｒｃｌｋ’・ｂｒＩｃｌｋ’は、各ＮＡＮＤゲート３０３ａ・３０３ｂ・３０３ｃ・３０３ｄの第１入力部にある信号ｒｃｌｋ・ｒＩｃｌｋ・ｂｒｃｌｋ・ｂｒＩｃｌｋの状態が、「論理ロー」から「論理ハイ」に変わる時にのみ、「論理ロー」になる。（これは、比較的短時間、すなわち上記の遅延時間ΔＴに対応する時間の間しか続かない。これは、上記の遅延時間ΔＴの経過後には、各ＮＡＮＤゲート３０３ａ・３０３ｂ・３０３ｃ・３０３ｄの第２入力部の信号が、「論理ハイ」から「論理ロー」に変わるからである。）換言すれば、各ＮＡＮＤゲート３０３ａ・３０３ｂ・３０３ｃ・３０３ｄから供給される信号ｒｃｌｋ’・ｒＩｃｌｋ’・ｂｒｃｌｋ’・ｂｒＩｃｌｋ’により、それらの信号ｒｃｌｋ・ｒＩｃｌｋ・ｂｒｃｌｋ・ｂｒＩｃｌｋが正のクロックエッジを有していることが示される。
【００６８】
図５からさらにわかるように、トランスミッションゲート３０５ａ・３０５ｂ・３０５ｃ・３０５ｄの入力部は、電源電圧（給電レベル  ＶＤＬＬ）に接続され、トランスミッションゲート３０６ａ・３０６ｂ・３０６ｃ・３０６ｄの入力部は、接地（グランドレベル、ＶＳＳＤＬ）に接続されている。
【００６９】
トランスミッションゲート３０５ａ・３０５ｂ・３０５ｃ・３０５ｄの出力部は、互いに接続され、ラッチ３０７ｂの入力部に接続され、ラッチ３０７ｂの出力部は、上記配線１２ｂに接続されている。
【００７０】
同様に、トランスミッションゲート３０６ａ・３０６ｂ・３０６ｃ・３０６ｄの出力部も、互いに接続され、ラッチ３０７ａの入力部に接続され、ラッチ３０７ａの出力部は、上記配線１２ａに接続されている。
【００７１】
各ラッチ３０７ａ・３０７ｂは、例えば第１インバータと第２インバータとを有し、第１インバータの出力部は、第２インバータを介して、第１インバータの入力部に帰還されている。
【００７２】
４つの回路部分３０１ａ・３０１ｂ・３０１ｃ・３０１ｄの各々では、上記の各ＮＡＮＤゲート３０３ａ・３０３ｂ・３０３ｃ・３０３ｄから出力された信号ｒｃｌｋ’・ｒＩｃｌｋ’・ｂｒｃｌｋ’・ｂｒＩｃｌｋ’が、各トランスミッションゲート３０５ａ・３０６ａと、３０５ｂ・３０６ｂと、３０５ｃ・３０６ｃと、３０５ｄ・３０６ｄとの第１制御入力部に直接供給され、各インバータ３０４ａ・３０４ｂ・３０４ｃ・３０４ｄを挿入することにより、該第１の制御入力部に対して反転する第２の制御入力部にも供給される。
【００７３】
上記信号ｒｃｌｋ’・ｒＩｃｌｋ’・ｂｒｃｌｋ’・ｂｒＩｃｌｋ’が短時間の間「論理ロー」になる度に（すなわち、各信号ｒｃｌｋ・ｒＩｃｌｋ・ｂｒｃｌｋ・ｂｒＩｃｌｋが、正のクロックエッジを有する度に）、信号ｒｃｌｋ’・ｒＩｃｌｋ’・ｂｒｃｌｋ’・ｂｒＩｃｌｋ’が供給されたトランスミッションゲートは、対応する信号に応じて、短時間の間切り替えられる。（すなわち、その前の時点で導電状態にあったトランスミッションゲートが遮断され、その前の時点で遮断状態にあったトランスミッションゲートが導電状態になる。）
【００７４】
これに応じて、ここで発生した（正または負の）パルス信号（ｂＤｏ）と、これに対して反転している（負または正の）パルス信号（ＤＯ）とが、ラッチ３０７ａ・３０７ｂの入力部に送られることにより、各ラッチ３０７ａ・３０７ｂの出力部において出力される信号（ｃｌｋ５０およびｂｃｌｋ５０）は切り替えられる。（すなわち、この信号の状態が、「論理ハイ」から「論理ロー」に変わるか、または、「論理ロー」から「論理ハイ」に変わる）
【００７５】
ラッチ３０７ａ・３０７ｂの作用により、次に信号ｒｃｌｋ’・ｒＩｃｌｋ’・ｂｒｃｌｋ’・ｂｒＩｃｌｋ’が、短時間の間「論理ロー」になるまで（すなわち、対応する信号ｒｃｌｋ・ｒＩｃｌｋ・ｂｒｃｌｋ・ｂｒＩｃｌｋが正のクロックエッジになるまで）、各信号ｃｌｋ５０・ｂｃｌｋ５０は現在の状態を保つ。
【００７６】
図３からわかるように、信号ｃｌｋ５０・ｂｃｌｋ５０では、信号ｃｌｋ・ｂｃｌｋとは異なり、「論理ロー」状態の長さが、「論理ハイ」状態の長さにほぼ等しい。
【００７７】
したがって、クロック信号入出力装置１により、歪んだ外部クロック信号ｃｌｋ・ｂｃｌｋから、より歪みの少ない、またはほぼ歪んでいない（クロック）信号ｃｌｋ５０・ｂｃｌｋ５０を得ることができる。
【００７８】
信号ｃｌｋ５０および／または信号ｂｃｌｋ５０は、例えば、そのクロック信号同期装置、例えば、ＤＬＬ（遅延ロックループ）回路に供給され、信号ｃｌｋ５０・ｂｃｌｋ５０から、これに同期したクロック信号ＤＱＳ・ＢＤＱＳが生成し、この信号が、半導体素子中でのデータの処理または伝送を時間的に調整するために用いられる。
【００７９】
図２は、本発明の他の実施形態にかかる、クロック信号入出力装置１０１またはクロック信号補正装置１０１の概略的な図を示している。
【００８０】
該装置は、分周器１０４と、信号積分器１０６と、同じまたはほぼ同じように形成された４つの信号比較回路（または信号受信器回路）１０８ａ、１０８ｂ、１０９ａ、１０９ｂと、周波数変換回路１１１とを備えている。
【００８１】
周波数変換回路１１１は、例えば、図５に示した周波数変換回路１１１と同様にまたは同一に形成されていてもよい。
【００８２】
クロック信号入出力装置１０１を、例えば、半導体素子、特に、（例えばＣＭＯＳ技術を用いた）ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリすなわち動的に書き込み／読み取り可能なメモリ）（例えばＤＤＲ‐ＤＲＡＭ（ダブルデータレートＤＲＡＭすなわちデータレートが二倍であるＤＲＡＭ）といったメモリ素子に備えることができる。
【００８３】
この半導体素子は、外側の端子１０２ａ（例えば、パッドまたはピン）を備えている。該端子には、半導体素子においてデータの処理または伝送を時間的に調整するために、外部クロック信号発振器によって外部クロック信号ｃｌｋが供給される。
【００８４】
さらに、この半導体素子は、図示していない他の外側の端子（例えば、他のパッドまたは他のピン）を備えている。該端子には、例えば、上記外部クロック信号発振器によって他の外部クロック信号ｂｃｌｋが供給される。クロック信号ｃｌｋ、ｂｃｌｋは、互いに鏡像のように反転できる（つまり、クロック信号は、いわゆる「差動」クロック信号ｃｌｋ、ｂｃｌｋである）。
【００８５】
半導体素子の内部では、例えばｃｌｋクロック信号のエッジが立ち上がる場合も、ｂｃｌｋクロック信号のエッジが立ち上がる場合も（または、ｃｌｋクロック信号から得られるＤＱＳ信号のエッジが立ち上がる場合も、ｂｃｌｋクロック信号から得られるＢＤＱＳ信号のエッジが立ち上がる場合も）（または、例えば、これらの信号のクロックエッジが立ち下がる場合に）、データを伝送できる。
【００８６】
図２に示したように、半導体素子の端子１０２ａに供給されたｃｌｋ信号は、場合によっては受信器回路を挿入することにより、配線１０３ａを介して分周器１０４の入力部に供給される。
【００８７】
信号ｃｌｋの周波数ｆの半分の周波数ｆ／２を有する信号ｃｌｋ２が出力される分周器１０４の第１出力部は、配線１０５ａを介して、信号積分器１０６の第１入力部に接続されている。
【００８８】
分周器１０４によって周波数が分割されたことにより、図３に示したように、例えばｃｌｋ信号が正のエッジに入ると、信号ｃｌｋ２の状態が変わる。（例えば、ｃｌｋ信号が第１の正のエッジに入ると、「論理ロー」状態から「論理ハイ」状態に変わり、続いて、ｃｌｋ信号が第２の正のエッジに入る場合、「論理ハイ」状態から「論理ロー」状態に戻る。）
【００８９】
（信号ｃｌｋの周波数ｆの半分の周波数ｆ／２が有している、信号ｃｌｋ２に対して鏡像のように反転した信号ｂｃｌｋ２が出力される）分周器１０４の第２出力部は、配線１０５ｂを介して、信号積分器１０６の第２入力部に接続されている。
【００９０】
図２から分かるように、ここに示した実施形態では、図１に示した実施形態とは違って、配線１０５ｂに出力された信号ｂｃｌｋ２が、上記半導体素子の外側の端子に供給されるｂｃｌｋ信号から直接得られるのではなく、ｂｃｌｋ信号に対して反転したｃｌｋ信号から間接的に得られる。
【００９１】
分周器１０４によって周波数が分割されたことにより、図３に示したように、例えば、ｃｌｋ信号が正のエッジに入ると、信号ｂｃｌｋ２の状態が変わる。（例えば、ｃｌｋ信号が第１の正のエッジに入ると、信号ｃｌｋ２とは逆に、信号ｂｃｌｋ２が「論理ハイ」状態から「論理ロー」状態に変わり、続いて、ｃｌｋ信号が第２の正のエッジに入ると、信号ｃｌｋ２とは逆に、「論理ロー」状態から「論理ハイ」状態に戻る。）
【００９２】
図２から分かるように、例えば信号ｃｌｋを積分することにより得られる信号Ｉ２が出力される、信号積分器１０６の第１出力部は、配線１０７ａを介して、および、該配線に接続された配線１０７ｃを介して、上記信号比較回路１０８ａの第２入力部に接続されている。
【００９３】
図２からさらに分かるように、信号積分器１０６の第１出力部は、さらに、上記配線１０７ａを介して、上記信号比較回路１０８ａの第２入力部とは逆の、上記信号比較回路１０８ｂの第１入力部に接続されている。
【００９４】
さらに、例えば信号ｂｃｌｋ２を積分することにより得られる、信号Ｉ２に対して反転して延びている信号ｂＩ２が出力される、信号積分器１０６の第２出力部は、配線１０７ｂを介して、および、該配線に接続された配線１０７ｄを介して、上記信号比較回路１０８ａの第１入力部に接続されている。
【００９５】
図２からさらに分かるように、信号積分器１０６の第２出力部は、さらに、配線１０７ｂを介して、上記信号比較回路１０８ｂの第２入力部に接続されている。
【００９６】
信号比較回路または信号受信器回路１０８ａ、１０８ｂ、１０９ａ、１０９ｂとして、基本的に、任意の信号比較回路または信号受信器回路（例えば、従来のクロック受信器回路と同様に形成された、例えば交差結合された４つのトランジスタ（例えば、第１および第２ｐ型チャネル電界効果トランジスタ、および、第１および第２ｎ型チャネル電界効果トランジスタ）を備えた受信器回路）を用いてもよい。
【００９７】
第１ｎ型チャネル電界効果トランジスタと第２ｎ型チャネル電界効果トランジスタとのソースを、例えば、接地電位に接続されている、直流源または定電流源に接続できる。
【００９８】
さらに、例えば、第１ｎ型チャネル電界効果トランジスタのゲートを、回路１０８ａ、１０８ｂ、１０９ａおよび１０９ｂの上記第１入力部に接続でき、第２ｎ型チャネル電界効果トランジスタのゲートを、回路１０８ａ、１０８ｂ、１０９ａおよび１０９ｂの第２入力部に接続できる。
【００９９】
第１ｎ型チャネル電界効果トランジスタのドレインを、例えば、第１ｐ型チャネル電界効果トランジスタと第２ｐ型チャネル電界効果トランジスタとのゲートと、第１ｐ型チャネル電界効果トランジスタのドレインと、回路１０８ａ、１０８ｂ、１０９ａおよび１０９ｂの第１出力部とに接続できる。このドレインに、図２に示したように、回路１０８ａ、１０８ｂ、１０９ａおよび１０９ｂから、例えば信号ｂｒＩｃｌｋ、ｒＩｃｌｋ、ｒｃｌｋ、または、ｂｒｃｌｋを出力できる。回路１０８ａまたは１０９ｂの第２出力部に出力された各信号を、本発明の実施形態では用いない。
【０１００】
このように、第２ｎ型チャネル電界効果トランジスタのドレインを、例えば、第２ｐ型チャネル電界効果トランジスタのドレイン、および、各回路１０８ａ、１０８ｂ、１０９ａおよび１０９ｂ（本実施形態では用いない）の第２出力部に接続できる。
【０１０１】
また、第１および第２ｐ型チャネル電界効果トランジスタのソースを、例えば、電源電圧に接続できる。
【０１０２】
信号比較回路１０８ａの第１出力部は、配線１１０ａを介して、上記周波数変換回路１１１に接続されている。
【０１０３】
このように、信号比較回路１０８ｂの上記第１出力部も、配線１１０ｂを介して上記周波数変換回路１１１に接続されている。
【０１０４】
図２からさらに分かるように、上記信号ｃｌｋの周波数ｆの半分の周波数ｆ／２を有する上記信号ｃｌｋ２は、配線１０５ａを介して信号積分器１０６の第１入力部に供給されている以外に、さらに、配線１０５ａに接続された配線１０５ｃを介して、上記信号比較回路１０９ａの第１入力部に供給され、配線１０５ｃに接続された配線１０５ｅを介して、上記信号比較回路１０９ｂの第２入力部に供給される。
【０１０５】
さらに、信号ｂｃｌｋの周波数ｆの半分の周波数ｆ／２を有する上記信号ｂｃｌｋ２は、配線１０５ｂを介して信号積分器１０６の第２入力部に供給されている以外に、さらに、配線１０５ｂに接続された配線１０５ｄを介して、上記信号比較回路１０９ａの第２入力部に供給され、配線１０５ｄに接続された配線１０５ｆを介して、上記信号比較回路１０９ｂの第１入力部に供給される。
【０１０６】
信号比較回路１０９ａの第１出力部は、配線１１０ｃを介して上記周波数変換回路１１１に接続されている。
【０１０７】
このように、信号比較回路１０９ｂの第１出力部も、配線１１０ｄを介して、上記周波数変換回路１１１に接続されている。
【０１０８】
図３に示したように、また、すでに述べたように、配線１０５ａまたは１０５ｂに供給される信号ｃｌｋ２またはｂｃｌｋ２は、信号積分器１０６によって積分される。
【０１０９】
したがって、信号積分器１０６から配線１０７ａに出力された信号Ｉ２のレベルは、信号ｃｌｋ２が負のエッジに入る時点から、信号ｃｌｋ２が正のエッジに入る時点まで、線形傾斜状に常に上昇する。これにより、ｃｌｋ２信号の次の負のエッジまで、信号積分器１０６から配線１０７ａに出力された信号Ｉ２が線形傾斜状に常に下降する。
【０１１０】
逆に、信号積分器１０６から配線１０７ｂに出力された信号ｂＩ２のレベルは、信号ｃｌｋ２が負の（または信号ｂｃｌｋ２が正の）エッジに入る時点から、信号ｃｌｋ２が正の（または信号ｂｃｌｋ２が負の）エッジに入る時点まで、線形傾斜状に常に下降する。これにより、ｃｌｋ２信号の次の負のエッジまで、信号積分器１０６から配線１０７ｂに出力された信号ｂＩ２が線形傾斜状に常に上昇する。
【０１１１】
図３からさらに分かるように、配線１１０ｃに供給された信号ｒｃｌｋが「論理ロー」状態から「論理ハイ」状態に変わると、周波数変換回路１１１から配線１１２ａに出力された信号ｃｌｋ５０が「論理ロー」状態から「論理ハイ」状態に変わる。配線１１０ｂに供給された信号ｒＩｃｌｋが「論理ロー」状態から「論理ハイ」状態に変わると、周波数変換回路１１１から配線１１２ａに出力された信号ｃｌｋ５０が再び「論理ロー」状態に戻る。さらに、配線１１０ｄに供給された信号ｂｒｃｌｋが「論理ロー」状態から「論理ハイ」状態に変わると、周波数変換回路１１１から配線１１２ａに出力された信号ｃｌｋ５０が再び「論理ロー」状態から「論理ハイ」状態に変わる。配線１１０ａに供給された信号ｂｒＩｃｌｋが「論理ロー」状態から「論理ハイ」状態に変わると、周波数変換回路１１１から配線１１２ａに出力された信号ｃｌｋ５０が再び「論理ロー」状態に戻る。（換言すれば、信号ｒｃｌｋ、ｒＩｃｌｋ、ｂｒｃｌｋ、または、ｂｒＩｃｌｋのうちの１つが正のクロックエッジに入ると常に、信号ｃｌｋ５０の信号状態は変わる。）
【０１１２】
周波数変換回路１１１から配線１１２ｂに出力された信号ｂｃｌｋ５０については、信号ｃｌｋ５０について上記したように、逆のことがいえる。
【０１１３】
したがって、図２に示したクロック信号入出力装置１０１の機能は、図１に示したクロック信号入出力装置１の機能にほぼ相当する。しかし、信号ｂｒＩｃｌｋおよびｒＩｃｌｋ、または、ｒｃｌｋおよびｂｒｃｌｋが、同じ信号比較回路または信号受信器回路１０８ａ、１０８ｂ、１０９ａ、１０９ｂではなく、異なる２つの該回路によって生成される場合は、その限りではない。受信器回路１０８ａ、１０８ｂ、１０９ａ、１０９ｂのここで用いる出力信号ｂｒＩｃｌｋおよびｒＩｃｌｋ、または、ｒｃｌｋおよびｂｒｃｌｋの全ての正のエッジは、（制御信号Ｉ２およびｂＩ２、または、ｃｌｋ２およびｂｃｌｋ２の正のエッジ、または、負のエッジによってではなく、）受信器回路１０８ａ、１０８ｂ、１０９ａ、１０９ｂを制御する信号Ｉ２およびｂＩ２、または、ｃｌｋ２およびｂｃｌｋ２の正のエッジによってのみトリガされる。
【０１１４】
これにより、制御信号Ｉ２およびｂＩ２、または、ｃｌｋ２およびｂｃｌｋ２が正および負のエッジに入ると受信器回路１０８ａ、１０８ｂ、１０９ａ、１０９ｂによって信号遅延時間が異なる場合があることにより、周波数変換回路１１１から出力される信号ｃｌｋ５０、ｂｃｌｋ５０に歪みが生じることを、防止できる。
【０１１５】
図４から分かるように、図１および／または図２に示したクロック信号入出力装置１・１０１に相当する複数のクロック信号入出力装置１、１０１（例えば、２つまたは３つ等のクロック信号入出力装置１・１０１）を、順番に接続できる。
【０１１６】
第１クロック信号入出力装置１・１０１から出力された信号ｃｌｋ５０・ｂｃｌｋ５０は、ここでは、第１クロック信号入出力装置１・１０１の後段側に接続された第２クロック信号入出力装置１・１０１の入力信号として用いられる。これにより、信号ｃｌｋ５０・ｂｃｌｋ５０においては、これ以上含まれる場合のある第２クロック信号入出力装置１・１０１の歪みをさらに低減できる。
【図面の簡単な説明】
【０１１７】
【図１】本発明の一実施形態に係るクロック信号入出力装置の概略図である。
【図２】本発明の別の実施形態に係るクロック信号入出力装置の概略図である。
【図３】図１および図２のクロック信号入出力装置に入力される信号ｃｌｋ・ｂｃｌｋと、クロック信号入出力装置内で生成され、該装置から出力される信号とのタイミングチャートである。
【図４】本発明の一実施形態に係るクロック信号補正システムの概略図である。
【図５】図１および図２に示す周波数変換回路の詳細図である。
【符号の説明】
【０１１８】
１        クロック信号入出力装置
２ａ      端子
２ｂ      端子
３ａ      配線
３ｂ      配線
４        分周器
５ａ      配線
５ｂ      配線
５ｃ      配線
５ｄ      配線
６        信号積分器
７ａ      配線
７ｂ      配線
８        信号比較回路
９        信号比較回路
１０ａ    配線対
１０ｂ    一対の配線
１１      周波数変換回路
１２ａ    配線
１２ｂ    配線
１０１    クロック信号入出力装置
１０２ａ  端子
１０３ａ  配線
１０４    分周器
１０５ａ  配線
１０５ｂ  配線
１０５ｃ  配線
１０５ｄ  配線
１０５ｅ  配線
１０５ｆ  配線
１０６    信号積分器
１０７ａ  配線
１０７ｂ  配線
１０７ｃ  配線
１０７ｄ  配線
１０８ａ  信号比較回路
１０８ｂ  信号比較回路
１０９ａ  信号比較回路
１０９ｂ  信号比較回路
１１０ａ  配線
１１０ｂ  配線
１１０ｃ  配線
１１０ｄ  配線
１１１    周波数変換回路
１１２ａ  配線
１１２ｂ  配線
２０１    クロック信号入力／出力システム
３０１ａ  回路部分
３０１ｂ  回路部分
３０１ｃ  回路部分
３０１ｄ  回路部分
３０２ａ  遅延装置
３０２ｂ  遅延装置
３０２ｃ  遅延装置
３０２ｄ  遅延装置
３０３ａ  ＮＡＮＤゲート
３０３ｂ  ＮＡＮＤゲート
３０３ｃ  ＮＡＮＤゲート
３０３ｄ  ＮＡＮＤゲート
３０４ａ  インバータ
３０４ｂ  インバータ
３０４ｃ  インバータ
３０４ｄ  インバータ
３０５ａ  トランスミッションゲート
３０５ｂ  トランスミッションゲート
３０５ｃ  トランスミッションゲート
３０５ｄ  トランスミッションゲート
３０６ａ  トランスミッションゲート
３０６ｂ  トランスミッションゲート
３０６ｃ  トランスミッションゲート
３０６ｄ  トランスミッションゲート
３０７ａ  ラッチ
３０７ｂ  ラッチ
【図１】
2007504730.tif 000003
【図２】
2007504730.tif 000004
【図３】
2007504730.tif 000005
【図４】
2007504730.tif 000006
【図５】
2007504730.tif 000007
【国際調査報告】
2007504730.tif 000008
2007504730.tif 000009
2007504730.tif 000010
2007504730.tif 000011