(57)【要約】【課題】低消費電力でＡ／Ｄ変換の精度を向上させること。【解決手段】実施形態に係る放射線検出装置は、放射線検出器、Ａ／Ｄ変換器及び制御回路を有する。放射線検出器は。放射線の入射を受けてパルス信号を発生する。Ａ／Ｄ変換器は、パルス信号の収集期間を規定する制御信号に従いパルス信号のアナログデジタル変換を行う。制御回路は、制御信号をグローバル・クロック信号に従い出力するクロック動作モードと、制御信号を前記グローバル・クロック信号に従わずに出力するクロックレス動作モードとを切り替える。【選択図】      図３
2019090674.tif 000002
【特許請求の範囲】
【請求項１】
放射線の入射を受けてパルス信号を発生する放射線検出器と、
前記パルス信号の収集期間を規定する制御信号に従い前記パルス信号のアナログデジタル変換を行うＡ／Ｄ変換器と、
前記制御信号をグローバル・クロック信号に従い出力するクロック動作モードと、前記制御信号を前記グローバル・クロック信号に従わずに出力するクロックレス動作モードとを切り替える制御回路と、
を具備する放射線検出装置。
【請求項２】
前記制御回路は、前記クロックレス動作モードにおける前記収集期間を校正するために前記クロック動作モードに切り替える、請求項１記載の放射線検出装置。
【請求項３】
前記Ａ／Ｄ変換器の出力信号に基づいてヒストグラムデータを生成するヒストグラムカウンタと、
前記クロック動作モードにおいて前記ヒストグラムカウンタにより生成された第１のヒストグラムと、前記クロックレス動作モードにおいて前記ヒストグラムカウンタにより生成された第２のヒストグラムとに基づいて前記クロックレス動作モードにおける前記収集期間を校正する処理回路と、を更に備える、
請求項２記載の放射線検出装置。
【請求項４】
前記制御回路は、前記クロックレス動作モードにおける前記収集期間を制御する可変遅延回路を更に備え、
前記処理回路は、前記可変遅延回路の単位遅延時間と遅延段数とを調節することにより前記クロックレス動作モードにおける前記遅延時間を調節する、
請求項３に記載の放射線検出装置。
【請求項５】
複数のチップを有し、
前記複数のチップ各々は、前記Ａ／Ｄ変換器と前記ヒストグラムカウンタと前記制御回路とを有し、
前記制御回路は、ローカル・クロック信号を生成するローカル・クロック生成回路と、前記ローカル・クロック信号を前記収集期間に対応する可変の遅延時間だけ遅延させる前記可変遅延回路と、前記ローカル・クロック信号と前記グローバル・クロック信号とを入力とし、前記クロック動作モードにおいて前記制御信号としてグローバル・クロック信号を出力し、前記クロックレス動作モードにおいて前記制御信号として前記遅延されたローカル・クロック信号を出力する選択回路と、を有し、
前記可変の遅延時間は、前記クロック動作モードにおいて前記ヒストグラムカウンタにより生成された第１のヒストグラムと、前記クロックレス動作モードにおいて前記ヒストグラムカウンタにより生成された第２のヒストグラムとが一致するように前記可変遅延回路の各々について校正される、
請求項４記載の放射線検出装置。
【請求項６】
前記制御回路は、
ローカル・クロック信号を生成するローカル・クロック生成回路と、
前記ローカル・クロック信号と前記グローバル・クロック信号とを入力とし、前記クロック動作モードにおいて前記制御信号としてグローバル・クロック信号を出力し、前記クロックレス動作モードにおいて前記制御信号として前記ローカル・クロック信号を出力する選択回路と、を有する、
請求項１記載の放射線検出装置。
【請求項７】
前記パルス信号の検出を契機としてパルス検出信号を出力するパルス検出回路を更に備え、
前記ローカル・クロック生成回路は、前記パルス検出信号が出力された場合、前記ローカル・クロック信号を生成する、
請求項６記載の放射線検出装置。
【請求項８】
Ｘ線を照射するＸ線管と、
前記Ｘ線管から照射されたＸ線の入射を受けてパルス信号を発生するＸ線検出器と、
前記パルス信号の収集期間を規定する制御信号に従い前記パルス信号のアナログデジタル変換を行うＡ／Ｄ変換器と、
前記制御信号をグローバル・クロック信号に従い出力するクロック動作モードと、前記制御信号を前記グローバル・クロック信号に従わずに出力するクロックレス動作モードとを切り替える制御回路と、
を具備するＸ線コンピュータ断層撮影装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、放射線検出装置及びＸ線コンピュータ断層撮影装置に関する。
【背景技術】
【０００２】
Ｘ線コンピュータ断層撮影装置に搭載されるＸ線検出装置は、Ｘ線をパルス信号に変換するＸ線検出器と、パルス信号をデジタルデータに変換するデータ収集回路とを有する。Ｘ線検出器とデータ収集回路とは複数のチップに分割して実装されている。同期回路型のＸ線検出装置においては、グローバル・クロック生成回路から出力されるグローバル・クロック信号を用いて、各チップに搭載されたＡ／Ｄ変換器におけるパルス信号の収集期間（積分期間）が同期的に制御される。グローバル・クロック生成回路はクロック分配等に多くの電力を消費し、常時作動させる事は電力の利用効率の面からして好ましくない。グローバル・クロック生成回路をＸ線入射に同期して作動させた場合、クロック信号が供給されるまで遅延が発生する。そのため当該技術を、即応性が求められるフォトンカウンティングＣＴに適用することは困難である。
【０００３】
一方、グローバル・クロック生成回路を搭載せず、ローカル・クロック信号を出力するローカル・クロック生成回路を各チップに搭載した非同期回路がある。非同期回路によれば、Ｘ線非入射時にローカル・クロック生成回路の動作を停止し、Ｘ線入射時にローカル・クロック生成回路を動作させることができる。しかし、同期回路のような絶対時間の規定が難しいため、チップ間で収集期間がばらつくためＡ／Ｄ変換の精度が劣化してしまう。また、チップ間で収集期間を同期させるために高価なキャリブレーション回路を要する。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】E. R. Ruotsalainen, T. Rahkonen, and J. Kostamovaara著、「An integrated time-to-digital converter with 30-ps single-shot precision」、IEEE J. Solid-State Circuits, vol.35, no.10, 第1507-1510頁, 2000年
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発明が解決しようとする課題は、低消費電力でＡ／Ｄ変換の精度を向上させることにある。
【課題を解決するための手段】
【０００６】
実施形態に係る放射線検出装置は、放射線検出器、Ａ／Ｄ変換器及び制御回路を有する。放射線検出器は。放射線の入射を受けてパルス信号を発生する。Ａ／Ｄ変換器は、パルス信号の収集期間を規定する制御信号に従いパルス信号のアナログデジタル変換を行う。制御回路は、制御信号をグローバル・クロック信号に従い出力するクロック動作モードと、制御信号を前記グローバル・クロック信号に従わずに出力するクロックレス動作モードとを切り替える。
【図面の簡単な説明】
【０００７】
【図１】図１は、本実施形態に係るＸ線コンピュータ断層撮影装置の構成を示す図である。
【図２】図２は、図１のＸ線検出装置の概略的な平面図である。
【図３】図３は、図１のＸ線検出装置の構成を示す図である。
【図４】図４は、図３の制御回路の構成を示す図である。
【図５】図５は、図４のＡ／Ｄ変換器によるアナログデジタル変換における収集期間を示す図である。
【図６】図６は、本実施形態に係るＸ線コンピュータ断層撮影装置の処理の典型的な流れを示す図である。
【図７】図７は、図６のステップＳ１０−Ｓ１２における処理回路による校正機能の処理を模式的に示す図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら本実施形態に係わる放射線検出装置及びＸ線コンピュータ断層撮影装置を説明する。
【０００９】
本実施形態に係る放射線検出装置は、Ｘ線やガンマ線等の任意の放射線をフォトン単位で検出する、如何なるタイプのフォトンカウンティングのための放射線検出装置に適用可能である。以下、本実施形態に係る放射線検出装置は、Ｘ線コンピュータ断層撮影装置により搭載される、フォトンカウンティングＣＴのためのＸ線検出装置であるとする。
【００１０】
図１は、本実施形態に係るＸ線コンピュータ断層撮影装置１の構成を示す図である。Ｘ線コンピュータ断層撮影装置１は、Ｘ線管１１から被検体Ｐに対してＸ線を照射し、照射されたＸ線をＸ線検出装置２０で検出する。Ｘ線コンピュータ断層撮影装置１は、Ｘ線検出装置２０からの出力に基づいて被検体Ｐに関するＣＴ画像を生成する。
【００１１】
図１に示すように、Ｘ線コンピュータ断層撮影装置１は、架台１０、寝台３０及びコンソール４０を有する。架台１０は、被検体ＰをＸ線ＣＴ撮影するための構成を有するスキャン装置である。寝台３０は、Ｘ線ＣＴ撮影の対象となる被検体Ｐを載置し、被検体Ｐを位置決めするための搬送装置である。コンソール４０は、架台１０を制御するコンピュータである。例えば、架台１０及び寝台３０はＣＴ検査室に設置され、コンソール４０はＣＴ検査室に隣接する制御室に設置される。架台１０、寝台３０及びコンソール４０は互いに通信可能に有線または無線で接続されている。なお、コンソール４０は、必ずしも制御室に設置されなくてもよい。例えば、コンソール４０は、架台１０及び寝台３０とともに同一の部屋に設置されてもよい。また、コンソール４０が架台１０に組み込まれても良い。
【００１２】
図１に示すように、架台１０は、Ｘ線管１１、Ｘ線検出装置２０、回転フレーム１３、Ｘ線高電圧装置１４、制御装置１５、ウェッジ１６及びコリメータ１７を有する。
【００１３】
Ｘ線管１１は、Ｘ線を被検体Ｐに照射する。具体的には、Ｘ線管１１は、熱電子を発生する陰極と、陰極から飛翔する熱電子を受けてＸ線を発生する陽極と、陰極と陽極とを保持する真空管とを含む。Ｘ線管１１は、高圧ケーブルを介してＸ線高電圧装置１４に接続されている。陰極と陽極との間には、Ｘ線高電圧装置１４により管電圧が印加される。管電圧の印加により陰極から陽極に向けて熱電子が飛翔する。陰極から陽極に向けて熱電子が飛翔することにより管電流が流れる。Ｘ線高電圧装置１４からの高電圧の印加及びフィラメント電流の供給により、陰極から陽極に向けて熱電子が飛翔し、熱電子が陽極に衝突することによりＸ線が発生される。
【００１４】
Ｘ線検出装置２０は、Ｘ線管１１から照射され被検体Ｐを通過したＸ線をフォトン単位で検出し、検出されたＸ線のエネルギーの度数分布に関するデータを生成する。以下、エネルギーの度数分布に関するデータをヒストグラムデータと呼ぶ。すなわち、Ｘ線検出装置２０は、フォトンカウンティングＣＴ検出装置である。具体的には、Ｘ線検出装置２０は、Ｘ線検出器１２とデータ収集回路（ＤＡＳ：Data Acquisition System）１８とを有する。
【００１５】
Ｘ線検出器１２は、Ｘ線管１１から照射され被検体Ｐを通過したＸ線をフォトン単位で検出し、検出されたＸ線のフォトンのエネルギーに対応した電気信号（以下、パルス信号と呼ぶ）を発生する。パルス信号はＤＡＳ１８に供給される。Ｘ線検出器１２は、チャネル方向に複数のＸ線検出素子が配列されたＸ線検出素子列がスライス方向（列方向）に複数配列された構造を有する。Ｘ線検出器１２は、例えば、グリッド、シンチレータアレイ及び光センサアレイを有する間接変換型の検出器である。シンチレータアレイは、複数のシンチレータを有する。シンチレータは、入射Ｘ線量に応じた光量の光を出力する。グリッドは、シンチレータアレイのＸ線入射面側に配置され、散乱Ｘ線を吸収するＸ線遮蔽板を有する。光センサアレイは、シンチレータからの光の光量に応じたパルス信号に変換する。光センサとしては、例えば、フォトダイオードが用いられる。
【００１６】
ＤＡＳ１８は、Ｘ線検出器１２から繰り返し供給されるパルス信号を、予め設定された複数のエネルギー帯域毎にビュー単位で計数する。ビュー単位での複数のエネルギー帯域に亘るカウント数の分布のデータがヒストグラムデータに対応する。エネルギー帯域は、ビン（Bin）とも呼ばれる。すなわち、ヒストグラムデータは、ビン値の度数分布のデータと表現することも可能である。ＤＡＳ１８は、例えば、ヒストグラムデータを生成可能な回路素子を搭載した特定用途向け集積回路（Application Specific Integrated Circuit：ＡＳＩＣ）により実現される。ヒストグラムデータは、非接触データ伝送装置等を介してコンソール４０に伝送される。
【００１７】
回転フレーム１３は、Ｘ線管１１とＸ線検出装置２０とを回転軸Ｚ回りに回転可能に支持する円環状のフレームである。具体的には、回転フレーム１３は、Ｘ線管１１とＸ線検出装置２０とを対向支持する。回転フレーム１３は、固定フレーム（図示せず）に回転軸Ｚ回りに回転可能に支持される。制御装置１５により回転フレーム１３が回転軸Ｚ回りに回転することによりＸ線管１１とＸ線検出装置２０とを回転軸Ｚ回りに回転させる。回転フレーム１３は、制御装置１５の駆動機構からの動力を受けて回転軸Ｚ回りに一定の角速度で回転する。回転フレーム１３の開口部１９には、画像視野（ＦＯＶ）が設定される。
【００１８】
なお、本実施形態では、非チルト状態での回転フレーム１３の回転軸又は寝台３０の天板３３の長手方向をＺ軸方向、Ｚ軸方向に直交し床面に対し水平である方向をＸ軸方向、Ｚ軸方向に直交し床面に対し垂直である方向をＹ軸方向と定義する。
【００１９】
Ｘ線高電圧装置１４は、高電圧発生装置とＸ線制御装置とを有する。高電圧発生装置は、変圧器（トランス）及び整流器等の電気回路を有し、Ｘ線管１１に印加する高電圧及びＸ線管１１に供給するフィラメント電流を発生する。Ｘ線制御装置は、Ｘ線管１１に印加する高電圧とＸ線管１１に供給フィラメント電流とを制御する。高電圧発生装置は、変圧器方式であってもよいし、インバータ方式であっても構わない。Ｘ線高電圧装置１４は、架台１０内の回転フレーム１３に設けられてもよいし、架台１０内の固定フレーム（図示しない）に設けられても構わない。
【００２０】
ウェッジ１６は、被検体Ｐに照射されるＸ線の線量を調節する。具体的には、ウェッジ１６は、Ｘ線管１１から被検体Ｐへ照射されるＸ線の線量が予め定められた分布になるようにＸ線を減衰する。例えば、ウェッジ１６としては、ウェッジフィルタ（wedge filter）やボウタイフィルタ（bow-tie filter）等のアルミニウム等の金属板が用いられる。
【００２１】
コリメータ１７は、ウェッジ１６を透過したＸ線の照射範囲を限定する。コリメータ１７は、Ｘ線を遮蔽する複数の鉛板をスライド可能に支持し、複数の鉛板により形成されるスリットの形態を調節する。
【００２２】
制御装置１５は、コンソール４０の処理回路４４の撮像制御機能４４１に従いフォトンカウンティングＣＴ撮影を実行するためにＸ線高電圧装置１４やＸ線検出装置２０を制御する。制御装置１５は、ＣＰＵ（Central Processing Unit）あるいはＭＰＵ（Micro Processing Unit）等を有する処理回路と、モータ及びアクチュエータ等の駆動機構とを有する。制御装置１５は、ＡＳＩＣやフィールド・プログラマブル・ゲート・アレイ（Field Programmable Gate Array：ＦＰＧＡ）、他の複合プログラマブル論理デバイス（Complex Programmable Logic Device：ＣＰＬＤ）、単純プログラマブル論理デバイス（Simple Programmable Logic Device：ＳＰＬＤ）により実現されても良い。
【００２３】
寝台３０は、基台３１、支持フレーム３２、天板３３及び寝台駆動装置３４を備える。基台３１は、床面に設置される。基台３１は、支持フレーム３２を、床面に対して垂直方向（Ｙ軸方向）に移動可能に支持する筐体である。支持フレーム３２は、基台３１の上部に設けられるフレームである。支持フレーム３２は、天板３３を中心軸Ｚに沿ってスライド可能に支持する。天板３３は、被検体Ｐが載置される柔軟性を有する板である。
【００２４】
寝台駆動装置３４は、寝台３０の筐体内に収容される。寝台駆動装置３４は、被検体Ｐが載置された支持フレーム３２と天板３３とを移動させるための動力を発生するモータ又はアクチュエータである。寝台駆動装置３４は、コンソール４０等による制御に従い作動する。
【００２５】
コンソール４０は、メモリ４１、ディスプレイ４２、入力インターフェース４３及び処理回路４４を有する。メモリ４１とディスプレイ４２と入力インターフェース４３と処理回路４４との間のデータ通信は、バス（BUS）を介して行われる。
【００２６】
メモリ４１は、種々の情報を記憶するＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）、ＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）、集積回路記憶装置等の記憶装置である。メモリ４１は、例えば、ヒストグラムデータやフォトンカウンティングＣＴ画像データを記憶する。メモリ４１は、上記記憶装置以外にも、ＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disc）、フラッシュメモリ等の可搬性記憶媒体や、ＲＡＭ（Random Access Memory）等の半導体メモリ素子等との間で種々の情報を読み書きする駆動装置であってもよい。また、メモリ４１の保存領域は、Ｘ線コンピュータ断層撮影装置１内にあってもよいし、ネットワークで接続された外部記憶装置内にあってもよい。
【００２７】
ディスプレイ４２は、各種の情報を表示する。例えば、ディスプレイ４２は、処理回路４４によって生成された画像や、操作者からの各種操作を受け付けるためのＧＵＩ（Graphical User Interface）等を出力する。例えば、ディスプレイ４２としては、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）、ＣＲＴ（Cathode Ray Tube）ディスプレイ、有機ＥＬディスプレイ（ＯＥＬＤ：Organic Electro Luminescence Display）、プラズマディスプレイ又は他の任意のディスプレイが、適宜、使用可能となっている。
【００２８】
入力インターフェース４３は、操作者からの各種の入力操作を受け付け、受け付けた入力操作を電気信号に変換して処理回路４４に出力する。入力インターフェース４３は、例えば、マウス、キーボード、トラックボール、スイッチ、ボタン、ジョイスティック、タッチパッド及びタッチパネルディスプレイ等の入力機器に接続されている。入力インターフェース４３は、当該入力機器への入力操作に応じた電気信号を処理回路４４へ出力する。また、入力インターフェース４３に接続される入力機器は、架台１０や寝台３０に設けられても良いし、Ｘ線コンピュータ断層撮影装置１にネットワーク等を介して接続された他のコンピュータでも良い。
【００２９】
処理回路４４は、入力インターフェース４３から出力される操作信号等に応じてＸ線コンピュータ断層撮影装置１全体の動作を制御する。例えば、処理回路４４は、ハードウェア資源として、ＣＰＵやＭＰＵ、ＧＰＵ（Graphics Processing Unit）等のプロセッサを有する。当該プロセッサがメモリ４１等にインストールされたプログラムを起動することにより、撮像制御機能４４１、再構成機能４４２、画像処理機能４４３、表示制御機能４４４及び校正機能４４５等を実行する。なお、各機能４４１〜４４５は単一の処理回路で実現される場合に限らない。複数の独立したプロセッサを組み合わせて処理回路を構成し、各プロセッサがプログラムを実行することにより各機能４４１〜４４５を実現するものとしても構わない。
【００３０】
撮像制御機能４４１において処理回路４４は、フォトンカウンティングＣＴ撮影を行うためＸ線高電圧装置１４と制御装置１５とＸ線検出装置２０とを制御する。
【００３１】
再構成機能４４２において処理回路４４は、Ｘ線検出装置２０から出力されたヒストグラムデータに基づいてフォトンカウンティングＣＴ画像を生成する。具体的には、処理回路４４は、ヒストグラムデータに対してオフセット補正処理、チャネル間の感度補正処理、ビームハードニング補正等の前処理を施す。そして処理回路４４は、前処理後の投影データに対して、フィルタ補正逆投影法や逐次近似再構成法等を用いた再構成処理を施しフォトンカウンティングＣＴ画像を生成する。例えば、処理回路４４は、ヒストグラムデータに基づいて複数の基底物質各々に関するＸ線吸収量を算出し、画像化対象の基底物質に関するＸ線吸収量に基づいて画像化対象の基底物質の空間分布を表現するフォトンカウンティングＣＴ画像を再構成する。
【００３２】
画像処理機能４４３において処理回路４４は、入力インターフェース４３を介して操作者から受け付けた入力操作に従い、再構成機能４４２により再構成されたフォトンカウンティングＣＴ画像に種々の画像処理を施す。例えば、処理回路４４は、フォトンカウンティングＣＴ画像にボリュームレンダリングや、サーフェスボリュームレンダリング、画素値投影処理、ＭＰＲ（Multi-Planer Reconstruction）処理、ＣＰＲ（Curved MPR）処理等の３次元画像処理を施して表示画像を生成する。
【００３３】
表示制御機能４４４において処理回路４４は、種々の情報をディスプレイ４２に表示する。例えば、処理回路４４は、再構成機能４４２により再構成されたフォトンカウンティングＣＴ画像又は画像処理機能４４３により生成された表示画像を表示する。また、処理回路４４は、校正機能４４５による校正結果を表示しても良い。なお、以下の説明においては、簡単のため、フォトンカウンティングＣＴ画像と表示画像とをまとめてフォトンカウンティングＣＴ画像と呼ぶことにする。
【００３４】
校正機能４４５において処理回路４４は、詳細は後述するが、放射線検出装置２０により行われるパルス信号の収集期間を校正する。
【００３５】
次に、本実施形態に係るＸ線検出装置２０の詳細について説明する。
【００３６】
図２は、Ｘ線検出装置２０の概略的な平面図である。図２に示すように、Ｘ線検出装置２０は、チャネル方向及び列方向（Ｚ軸方向）に関して稠密に配列された複数のＸ線検出素子１２１を有する。チャネルとは、Ｘ線検出素子１２１からのパルス信号の読出単位である。１のＸ線検出素子１２１から個別にパルス信号を読み出す場合、１チャネルは１Ｘ線検出素子に一致する。２以上のＸ線検出素子１２１からのパルス信号を束ねて読み出す場合、１チャネルは当該２以上のＸ線検出素子により構成される。チャネル方向は、列方向に略直交し、Ｘ線検出装置２０の回転方向に略一致する。Ｘ線検出素子１２１は、Ｘ線管１１からのＸ線を検出し、当該Ｘ線のエネルギーに応じたパルス信号を発生する。具体的には、Ｘ線検出素子１２１は、シンチレータと光センサ（フォトダイオード）とを有する。シンチレータは、Ｘ線管１１から照射され被検体Ｐを通過したＸ線フォトンを複数の光子に変換する。光センサは、ライトガイドを介してシンチレータに接続される。光センサは、シンチレータにより発生された光子をパルス信号に変換する。
【００３７】
図２に示すように、Ｘ線検出装置２０は、チャネル方向に関して稠密に配列された複数の検出器パック５０を有する。検出器パック５０は、Ｘ線検出装置２０のフレームに対して個別に着脱可能に設けられる。Ｘ線検出装置２０に含まれる複数のＸ線検出素子１２１は、複数の検出器パック５０によりチャネル方向に関して複数のグループに分割される。各検出器パック５０には、チャンネル方向及び列方向に関して稠密に配列された１グループの複数のＸ線検出素子１２１が設けられる。例えば、図２に示すように、４チャネル分のＸ線検出素子１２１が、１グループとして、１の検出器パック５０に実装される。
【００３８】
図３は、Ｘ線検出装置２０の構成を示す図である。図３に示すように、Ｘ線検出装置２０は、Ｘ線検出器１２とＤＡＳ１８とを有する。Ｘ線検出器１２は、複数のＸ線検出素子１２１を有する。ＤＡＳ１８は、Ｘ線検出器１２に接続された電気回路である。各Ｘ線検出素子１２１は半導体チップ５３に接続される。ＤＡＳ１８には、半導体チップ５３に加え、グローバル・クロック生成回路５１が搭載される。
【００３９】
グローバル・クロック生成回路５１は、複数の半導体チップ５３に接続される。グローバル・クロック生成回路５１は、複数の半導体チップ５３を同期的に制御するためのクロック信号（以下、グローバル・クロック信号と呼ぶ）を生成する。グローバル・クロック信号は、予め設定されたサイクル周期でハイ（High）状態とロー（Low）状態とに遷移するクロック信号である。生成されたグローバル・クロック信号は、同期制御のため、複数の半導体チップ５３に分配供給される。グローバル・クロック生成回路５１は、如何なる型の発振回路でも良いが、例えば、周波数安定性に優れた水晶振動子又はセラミック振動子を用いる型が良い。本実施形態においてグローバル・クロック生成回路５１は、校正時においてのみ作動される。
【００４０】
各半導体チップ５３には、パルス検出回路６１、制御回路６３、Ａ／Ｄ変換器６５及びヒストグラムカウンタ６７が設けられている。
【００４１】
Ｘ線検出素子１２１は、同一の半導体チップ５３に搭載されたパルス検出回路６１とＡ／Ｄ変換器６５とに接続される。各Ｘ線検出素子１２１により生成されたパルス信号は、同一の半導体チップ５３に搭載されたパルス検出回路６１とＡ／Ｄ変換器６５とに繰り返し供給される。
【００４２】
パルス検出回路６１は、同一の半導体チップ５３に搭載されたＸ線検出素子１２１に接続される。パルス検出回路６１は、接続元のＸ線検出素子１２１からパルス信号を入力する。パルス検出回路６１は、入力パルス信号に基づいて、パルス信号を検出した旨のパルス検出信号と、パルス信号のパイルアップを検出した旨のパイルアップ検出信号とを生成する。具体的には、パルス検出回路６１は、入力パルス信号の波高値を、パルス信号の検出のために設定された第１の閾値に対してリアルタイムで比較し、波高値が閾値を超えた事を契機としてパルス検出信号を出力する。また、パルス検出回路６１は、入力パルス信号の波高値を、パイルアップの検出のために設定された第２の閾値に対して比較し、波高値が閾値を超えた事を契機としてパイルアップ検出信号を出力する。第２の閾値は、第１の閾値よりも大きい値に設定される。第１の閾値と第２の閾値とは、入力インターフェース４３等を介して任意値に設定可能である。パルス検出信号とパイルアップ検出信号とは制御回路６３に供給される。
【００４３】
Ａ／Ｄ変換器６５は、同一の半導体チップ５３に搭載されたＸ線検出素子１２１と制御回路６３とに接続される。Ａ／Ｄ変換器６５は、パルス信号の収集期間を規定する制御信号に従い、同一の半導体チップ５３に搭載されたＸ線検出素子１２１からのパルス信号をアナログデジタル変換する。制御信号は制御回路６３から供給される。本実施形態に係るＡ／Ｄ変換器６５としては、積分型、比較型、デルタ／シグマ型等の如何なる型にも適用可能である。以下、本実施形態に係るＡ／Ｄ変換器６５は積分型であるとする。積分型のＡ／Ｄ変換器６５としては、二重積分型や電荷平衡型、Ｖ／Ｆ変換型等が適用可能である。積分型の場合、収集期間は積分期間に対応する。積分型のＡ／Ｄ変換器６５は、Ｘ線検出素子１２１からのパルス信号を積分期間に亘り積分（収集）し、積分されたパルス信号の波高値をデジタルに変換する。デジタルの波高値が取り得る値は、Ａ／Ｄ変換器６５のビット数に依存する。デジタルの波高値はビン（Bin）値とも呼ばれる。デジタルのパルス信号（ビン値のデータ）は、ヒストグラムカウンタ６７に供給される。
【００４４】
ヒストグラムカウンタ６７は、同一の半導体チップ５３に搭載された制御回路６３とＡ／Ｄ変換器６５とに接続される。ヒストグラムカウンタ６７は、制御回路６３からのビュートリガ信号に従い、Ａ／Ｄ変換器６５から繰り返し供給されるデジタルのパルス信号（ビン値のデータ）に基づいてヒストグラムデータを生成する。ビュートリガ信号は、回転フレーム１３が１ビューに相当する微小角度だけ回転する毎に制御装置１５等により生成される。ヒストグラムカウンタ６７は、制御回路６３からのビュートリガ信号に従いビュー期間を規定する。あるビュートリガ信号の入力から次のビュートリガ信号の入力までの時間期間が１のビュー期間に規定される。ヒストグラムカウンタ６７は、ビュー期間に亘りデジタルのパルス信号を、ビン値を毎に計数する。これによりビュー毎のヒストグラムデータが生成される。ヒストグラムデータは、ビュー番号に関連付けてコンソール４０に伝送される。
【００４５】
ヒストグラムカウンタ６７とＡ／Ｄ変換器６５との間にバッファ回路等がない場合、ヒストグラムカウンタ６７は、第１のヒストグラムカウンタ６７１と第２のヒストグラムカウンタ６７２とを有する。第１のヒストグラムカウンタ６７１と第２のヒストグラムカウンタ６７２とは、Ａ／Ｄ変換器６５に接続されている。第１のヒストグラムカウンタ６７１と第２のヒストグラムカウンタ６７２との各々は、ビュートリガ信号に従い、Ａ／Ｄ変換器６５から繰り返し供給されるデジタルのパルス信号（ビン値のデータ）に基づいてヒストグラムデータを生成する。
【００４６】
第１のヒストグラムカウンタ６７１と第２のヒストグラムカウンタ６７２とは、ダブルバッファ構造を構成する。第１のヒストグラムカウンタ６７１と第２のヒストグラムカウンタ６７２との一方がビン値のカウントを行い、その間、他方がビン値のカウント（すなわち、ヒストグラムデータ）の読み出しを行う。
【００４７】
具体的には、第１のヒストグラムカウンタ６７１は第１のバッファ回路を有し、第２のヒストグラムカウンタ６７２は第２のバッファ回路を有する。制御回路６３から第１のヒストグラムカウンタ６７１と第２のヒストグラムカウンタ６７２とにビュートリガ信号が供給される。ビュートリガ信号が供給された事を契機として第１のヒストグラムカウンタ６７１は、ビン値のカウントを第１のバッファ回路に繰り返し書き込む。第２のヒストグラムカウンタ６７２は、当該ビュートリガ信号が供給された事を契機として、第２のバッファ回路からヒストグラムデータを読み出し、読み出しが終了すると次のビュートリガ信号の供給まで待機する。次のビュートリガ信号が供給された事を契機として第１のヒストグラムカウンタ６７１は、書き込みを終了し、第１のバッファ回路からヒストグラムデータを読み出す。一方、当該次のビュートリガ信号が供給された事を契機として第２のヒストグラムカウンタ６７２は、ビン値のカウントを第２のバッファ回路に繰り返し書き込む。このようにして第１のヒストグラムカウンタ６７１と第２のヒストグラムカウンタ６７２とは、ヒストグラムデータの読み出しと書き込みとをビュー期間毎に互い違いに繰り返す。これにより、ビン値のカウント漏れや不要曝射等を防止することができる。
【００４８】
制御回路６３は、パルス検出回路６１、Ａ／Ｄ変換器６５及びヒストグラムカウンタ６７に接続される。本実施形態に係る制御回路６３は、クロック動作モードとクロックレス動作モードとを切り替え可能な構成を有する。クロック動作モードは、グローバル・クロック生成回路５１により生成されたグローバル・クロック信号に従い、Ａ／Ｄ変換器６５によるＡ／Ｄ変換に係る収集期間（積分期間）を規定する制御信号を出力するためのモードである。クロックレス動作モードは、グローバル・クロック生成回路５１により生成されたグローバル・クロック信号に従わずに制御信号を出力するためのモードである。
【００４９】
クロック動作モードにおいて制御回路６３は、グローバル・クロック生成回路５１により生成されたグローバル・クロック信号に従う制御信号を生成し、生成された制御信号をＡ／Ｄ変換器６５に供給する。制御回路６３は、クロックレス動作モードにおけるＡ／Ｄ変換器（後述）の収集期間を校正するためにクロック動作モードに切り替える。すなわち、クロック動作モードは、校正処理において使用される。
【００５０】
クロックレス動作モードにおいて制御回路６３は、パルス検出回路６１からのパルス検出信号又はパイルアップ検出信号の入力に同期してＡ／Ｄ変換器６５とヒストグラムカウンタ６７とを制御する。具体的には、パルス検出信号が入力された場合、制御回路６３は、内部に設けられたローカル・クロック生成回路により生成されたローカル・クロック信号に従う制御信号をＡ／Ｄ変換器６５に供給する。また、パルス検出信号の入力を受けて制御回路６３は、ビュートリガ信号をヒストグラムカウンタ６７に供給する。パイルアップ検出信号が入力された場合、制御回路６３は、Ａ／Ｄ変換の停止信号をＡ／Ｄ変換器６５に供給する。停止信号が入力された場合、Ａ／Ｄ変換器６５は、Ａ／Ｄ変換を停止する。また、パイルアップ検出信号が入力された場合、制御回路６３は、ヒストグラム生成の停止信号をヒストグラムカウンタ６７に供給する。停止信号が入力された場合、ヒストグラムカウンタ６７は、ヒストグラムデータの生成を停止する。クロックレス動作モードは、ＣＴ撮像と校正処理とにおいて使用される。
【００５１】
図４は、制御回路６３の構成を示す図である。図４に示すように、制御回路６３は、ローカル・クロック生成回路７１、可変遅延回路７３及び選択回路７５を有する。
【００５２】
ローカル・クロック生成回路７１は、パルス検出回路６１に接続される。ローカル・クロック生成回路７１は、パルス検出回路６１からパルス検出信号が入力されたことを契機として、一定のサイクル周期でハイ状態とロー状態とを繰り返すクロック信号を生成する。ローカル・クロック生成回路７１により生成されるクロック信号を、以下、ローカル・クロック信号と呼ぶ。ローカル・クロック信号は、生成元のローカル・クロック生成回路７１が属する半導体チップ５３で使用される。すなわち、グローバル・クロック信号のように複数の半導体チップ５３に分配供給する必要がない。このため、ローカル・クロック生成回路７１は、グローバル・クロック生成回路５１よりも低スペック・低下価格で良い。ローカル・クロック生成回路７１は、ＣＲ発振回路、ＬＣ発振回路、水晶振動子を用いた発振回路、セラミック振動子を用いた発振回路等の如何なる型の発振回路でも良い。
【００５３】
可変遅延回路７３は、ローカル・クロック生成回路７１に接続される。可変遅延回路７３は、クロックレス動作モードにおけるＡ／Ｄ変換の収集期間（積分期間）を制御する。具体的には、可変遅延回路７３は、ローカル・クロック生成回路７１からのローカル・クロック信号を可変の遅延時間だけ遅延させる。遅延時間は、例えば、制御装置１５により調節される。遅延時間は、単位遅延時間と遅延段数との和により定義される。具体的には、可変遅延回路７３は、直列的に接続された、遅延段数分の遅延段を含む。各遅延段は、単位遅延時間に対応する容量を有するコンデンサと、コンデンサのＯＮとＯＦＦとを切り替えるスイッチとを含む。各遅延段のスイッチのＯＮとＯＦＦとの切り替え、又はコンデンサの容量の調節により、遅延時間を調節することが可能である。
【００５４】
選択回路７５は、グローバル・クロック生成回路５１と可変遅延回路７３とに接続される。選択回路７５は、制御装置１５からのモード信号に応じて、グローバル・クロック生成回路５１からのグローバル・クロック信号と可変遅延回路７３からのローカル・クロック信号とを選択し、選択された信号を制御信号として出力する。具体的には、制御装置１５からクロック動作モードの旨のモード信号が供給された場合、選択回路７５は、グローバル・クロック生成回路５１からのグローバル・クロック信号を制御信号として選択する。制御装置１５からクロックレス動作モードの旨のモード信号が供給された場合、選択回路７５は、可変遅延回路７３からのローカル・クロック信号を制御信号として選択する。制御信号は、Ａ／Ｄ変換器６５に供給される。選択回路７５は、マルチプレクサにより実現される。
【００５５】
図５は、Ａ／Ｄ変換器６５によるアナログデジタル変換における収集期間（積分期間）を示す図である。図５の上段は、パルス信号の波形を示す図である。図５の下段は、パルス信号の積分の波形を示す図である。図５の上段に示すように、パルス検出回路６１は、パルス信号の波高値を閾値Ｃｔｈに対して比較する。波高値が閾値Ｃｔｈに到達した場合（時刻Ｔｐ）、パルス検出回路６１は、パルス検出信号を出力する。Ａ／Ｄ変換器６５は、波高値が閾値Ｃｔｈに到達した場合（時刻Ｔｐ）、パルス信号の積分を開始する。積分は、時刻ＴｐからＴ２までの時間期間、すなわち、積分期間Ｔｉに亘り行われる。積分期間Ｔｉは、クロック動作モードとクロックレス動作モードとにおいて時間の規定の基準が異なる。
【００５６】
クロック動作モードの場合、積分期間Ｔｉは、グローバル・クロック信号に基づいて規定される。積分期間Ｔｉは、グローバル・クロック信号のサイクル数と単位サイクル時間との積により規定される。グローバル・クロック信号の単位サイクル時間は、一定なので、積分期間Ｔｉは、サイクル数に応じて決定されることなる。クロックレス動作モードの場合、積分期間Ｔｉは、ローカル・クロック信号に基づいて規定される。具体的には、積分期間Ｔｉは、ローカル・クロック信号のサイクル数及び単位サイクル時間により規定される。上記の通り、ローカル・クロック信号の単位サイクル時間は、可変遅延回路７３により遅延される。すなわち、クロックレス動作モードにおける積分期間Ｔｉは、サイクル数と単位サイクル時間と可変遅延回路７３による遅延時間とにより規定される。可変遅延回路７３による遅延時間は、単位遅延時間と遅延段数との積により規定される。単位遅延時間及び遅延段数は、入力インターフェース４３を介して任意に設定可能である。
【００５７】
次に、本実施形態に係るＸ線コンピュータ断層撮影装置１の動作例について説明する。
【００５８】
図６は、本実施形態に係るＸ線コンピュータ断層撮影装置１の処理の典型的な流れを示す図である。図６の処理は、Ｘ線検出装置２０の校正時において、例えば、ユーザによる入力機器等を介した校正開始指示を契機として実行される。
【００５９】
図６に示すように、まず、制御回路６３は、動作モードをクロック動作モードに設定する（ステップＳ１）。具体的には、まず、ユーザによる入力機器等を介した校正開始指示が行われた場合、処理回路４４から制御装置１５に校正開始指示が入力される。校正開始指示が入力された場合、制御装置１５は、クロック動作モードのモード信号を各制御回路６３の選択回路７５に供給する。クロック動作モードのモード信号が供給された場合、選択回路７５は、動作モードをクロック動作モードに設定する。また、校正開始指示が入力された場合、制御装置１５は、クロック動作モードのモード信号をグローバル・クロック生成回路５１に供給する。クロック動作モードのモード信号が供給された場合、グローバル・クロック生成回路５１は、グローバル・クロック信号を生成する。生成されたグローバル・クロック信号は、各制御回路６３に供給される。
【００６０】
ステップＳ１が行われると処理回路４４は、撮像制御機能４４１を実行する。撮像制御機能４４１の実行により、任意のエネルギーを有するＸ線がＸ線管１１から照射される（ステップＳ２）。ステップＳ２において校正用に照射されるＸ線のエネルギーは、特に限定されない。例えば、ユーザにより入力機器を介して指定された任意値に設定されても良いし、予め設定されていても良い。制御装置１５は、ビュー毎に校正を行う場合、回転フレーム１３を回転させながらＸ線管１１からＸ線を照射させる。Ｘ線検出装置２０等のＺ軸回りの角度依存性が比較的低い場合、制御装置１５は、回転フレーム１３を停止させてＸ線管１１からＸ線を照射させても良い。また、天板３３には被検体Ｐが載置されていても良いし、水ファントムや空気ファントムが載置されてもいても良いし、何も載置されていなくても良い。Ｘ線管１１から照射されたＸ線は、Ｘ線検出装置２０により検出される。
【００６１】
ステップＳ２が行われるとパルス検出回路６１は、デバッグ用動作トリガを発生する（ステップＳ３）。具体的には、制御装置１５は、校正開始指示を受けると、デバッグ用動作トリガの発生指示を各パルス検出回路６１に供給する。当該発生指示を受けるとパルス検出回路６１は、デバッグ用動作トリガを発生する。デバッグ用動作トリガは、トリガ検出信号及びパイルアップ検出信号の代わりに発生され、Ｘ線の検出の有無に関わらずＡ／Ｄ変換器６５を作動させるために発生される。デバッグ用動作トリガは、制御回路６３に供給される。
【００６２】
ステップＳ３が行われるとヒストグラムカウンタ６７は、ヒストグラムデータを生成する（ステップＳ４）。以下、クロック動作モードにおいて生成されたヒストグラムデータを基準ヒストグラムデータと呼ぶことにする。
【００６３】
より詳細には、まず、ステップＳ２においてＸ線管１１から照射されたＸ線が各Ｘ線検出素子１２１に入射し、入射Ｘ線フォトンがパルス信号に変換される。パルス信号は、パルス検出回路６１とＡ／Ｄ変換器６５とに供給される。パルス検出回路６１は、ステップＳＡ３により、パルス信号に無関係にデバッグ用動作トリガを発生する。デバッグ用動作トリガは制御回路６３に供給される。Ａ／Ｄ変換器６５は、パルス信号を、制御回路６３により制御される収集期間に従いアナログデジタル変換する。
【００６４】
ステップＳ４における動作モードはクロック動作モードに設定されているので制御回路６３は、グローバル・クロック生成回路５１から供給されるグローバル・クロック信号に従い制御信号を生成する。具体的には、選択回路７５は、グローバル・クロック生成回路５１からグローバル・クロック信号を受け取り、受け取ったグローバル・クロック信号を制御信号としてＡ／Ｄ変換器６５に出力する。Ａ／Ｄ変換器６５は、制御信号により規定される収集期間に亘りパルス信号を積分し、積分したパルス信号の波高値をデジタル値（ビン値）に変換する。ビン値のデータは、ヒストグラムカウンタ６７に供給される。
【００６５】
ヒストグラムカウンタ６７は、ビン値のデータに基づいて基準ヒストグラムデータを生成する。具体的には、ヒストグラムカウンタ６７は、ビュー期間に亘りＡ／Ｄ変換器６５から供給されるビン値を計数し、ビン値の度数分布のデータを生成する。複数のヒストグラムカウンタ６７により生成されたビン値の度数分布のデータにより基準ヒストグラムデータが形成される。基準ヒストグラムデータは、コンソール４０に伝送される。
【００６６】
ステップＳ４が行われるとメモリ４１は、基準ヒストグラムデータを記憶する（ステップＳ５）。
【００６７】
ステップＳ５が行われると制御回路６３は、動作モードをクロックレス動作モードに設定する（ステップＳ６）。具体的には、ステップＳ５行われると制御装置１５は、クロックレス動作モードのモード信号を各制御回路６３の選択回路７５に供給する。クロックレス動作モードのモード信号が供給された場合、選択回路７５は、動作モードをクロックレス動作モードに設定する。
【００６８】
ステップＳ６が行われると処理回路４４は、撮像制御機能４４１を実行する。撮像制御機能４４１の実行により、ステップＳ２と同一のエネルギーを有するＸ線がＸ線管１１から照射される（ステップＳ７）。
【００６９】
ステップＳ７が行われるとパルス検出回路６１は、デバッグ用動作トリガを発生する（ステップＳ８）。デバッグ用動作トリガは、制御回路６３に供給される。
【００７０】
ステップＳ８が行われるとヒストグラムカウンタ６７は、ヒストグラムデータを生成する（ステップＳ９）。以下、クロックレス動作モードにおいて生成されたヒストグラムデータを比較ヒストグラムデータと呼ぶことにする。比較ヒストグラムデータは、コンソール４０に伝送される。
【００７１】
ステップＳ９が行われると処理回路４４は、ステップＳ９において生成された比較ヒストグラムデータとステップＳ４において生成された基準ヒストグラムデータとに基づいてクロックレス動作モードにおけるＡ／Ｄ変換の収集期間（積分期間）を校正する。
【００７２】
具体的には、処理回路４４は、校正機能４４５を実行する（ステップＳ１０）。ステップＳ１０において処理回路４４は、ステップＳ９において生成された比較ヒストグラムデータを、ステップＳ４において生成された基準ヒストグラムデータに対して比較する（ステップＳ１０）。
【００７３】
ステップＳ１０が行われると処理回路４４は、比較ヒストグラムデータが基準ヒストグラムデータに一致するか否かを判定する（ステップＳ１１）。
【００７４】
ステップＳ１１において比較ヒストグラムデータが基準ヒストグラムデータに一致しないと判定された場合（ステップＳ１１：ＮＯ）、処理回路４４は、可変遅延回路７３の遅延時間を調節する（ステップＳ１２）。
【００７５】
図７は、ステップＳ１０−Ｓ１２における処理回路４４による校正機能の処理を模式的に示す図である。なお、半導体チップ５３の枚数は５０枚であるとする。図７の左段に示すように、クロック動作モードにおいて、各半導体チップ５３のＡ／Ｄ変換器６５の積分期間（収集期間）は、所定値に一律に設定される。図７の場合、積分期間は、例えば、１０ｎｓに設定されているものとする。クロック動作モードにおいては、各半導体チップ５３がグローバル・クロック生成回路５１により同期制御されるので、各Ａ／Ｄ変換器６５の積分期間のばらつきは無視可能である。よって、クロック動作モードにおいて生成される基準ヒストグラムデータＨｉｓＧは、高精度である。
【００７６】
図７の右段に示すように、クロックレス動作モードにおいて、各半導体チップ５３のＡ／Ｄ変換器６５の積分期間は、所定値に一律に設定される。例えば、図７の右段に示すように、設計上の積分期間は、クロック動作モードにおける積分時間と同じ１０ｎｓに設定されているものとする。クロックレス動作モードにおける積分時間は、遅延時間、すなわち、遅延段数及び単位遅延時間の組み合わせに依存する。遅延段数及び単位遅延時間の組み合わせも半導体チップ５３毎に設定されるものとする。なお、初期的には、積分期間、遅延段数及び設計上の単位遅延時間は、全ての半導体チップ５３に亘り共通の値が設定されているものとする。例えば、遅延段数＝５０、設計上の単位遅延時間＝０．２ｎｓであるとする。クロックレス動作モードにおいて各半導体チップ５３は、ローカル・クロック生成回路７１により非同期制御されるので、各Ａ／Ｄ変換器６５の積分期間のばらつきが生じる。全ての半導体チップ５３において設計上の積分期間が共通の値が設定されていても、ローカル・クロック生成回路７１や可変遅延回路７３等の機械的誤差等により実際の積分期間には半導体チップ５３毎にばらつが生じてしまう。設計上の単位遅延時間と実際の単位遅延時間とが一致しないことに一因がある。クロックレス動作モードにおいて生成される比較ヒストグラムデータＨｉｓＬは、基準ヒストグラムデータＨｉｓＧに比して精度が劣化する。
【００７７】
図７に示すように、処理回路４４は、比較ヒストグラムデータＨｉｓＬと基準ヒストグラムデータＨｉｓＧとを比較し、比較ヒストグラムデータが基準ヒストグラムデータに一致するか否かを判定する。例えば、ビン値毎に比較ヒストグラムデータＨｉｓＬと基準ヒストグラムデータＨｉｓＧとのカウント数が一致しているか否かが判定される。比較ヒストグラムデータＨｉｓＬのカウント数と基準ヒストグラムデータＨｉｓＧのカウント数との差分値が、予め定められた閾値より小さい場合、一致していると判定され、予め定められた閾値より大きい場合、一致していないと判定される。
【００７８】
一致していないと判定された場合、処理回路４４は、比較ヒストグラムデータＨｉｓＬと基準ヒストグラムデータＨｉｓＧとが一致するように、各半導体チップ５３に搭載された可変遅延回路７３の遅延時間を調節する。例えば、処理回路４４は、比較ヒストグラムデータＨｉｓＬと基準ヒストグラムデータＨｉｓＧとのずれ量に基づいて各可変遅延回路７３の遅延時間の増加量又は減少量を決定し、決定された増加量又は減少量に応じて単位遅延時間及び遅延段数の少なくとも一方の増加量又は減少量を決定する。図７に示すように、チップＮＯ１の半導体チップ５３の遅延段数を５０から３３に減少させることにより、実動作時の単位遅延時間が０．３ｎｓに変更される。また、チップＮＯ５０の半導体チップ５３の遅延段数を５０から２５に減少させることにより、実動作時の単位遅延時間が０．４ｎｓに変更される。これにより遅延時間の調節が行われる。
【００７９】
遅延時間の増加量又は減少量は、比較ヒストグラムデータＨｉｓＬと基準ヒストグラムデータＨｉｓＧとのずれ量に基づかず、予め定められた値に設定されても良いし、ランダム値に設定されても良い。決定された増加量又は減少量は、対応する可変遅延回路７３に供給される。可変遅延回路７３は、供給された増加量又は減少量に従い単位遅延時間及び遅延段数の少なくとも一方を調節する。これにより遅延時間の調節が行われる。
【００８０】
なお、遅延時間の調節方法は、上記のみに限定されない。例えば、ローカル・クロック信号を２ｎｓ遅延させるため、遅延段数＝１０段、設計上の単位遅延時間＝０．２ｎｓとした場合を考える。この状況において実際の単位遅延時間＝０．３ｎｓの場合、遅延時間が略２ｎｓとなるように、遅延段数を１０段から７段に減少させても良い。同様に、実際の単位遅延時間＝０．４ｎｓの場合、遅延段数を１０段から５段に減少させても良い。
【００８１】
ステップＳ１２が行われると、調節後の遅延時間に基づいてステップＳ７−ステップＳ１１が繰り返される。
【００８２】
ステップＳ１１において比較ヒストグラムデータが基準ヒストグラムデータに一致すると判定された場合（ステップＳ１１：ＹＥＳ）、処理回路４４は、校正処理を終了する。
【００８３】
以上により、本実施形態に係るＸ線コンピュータ断層撮影装置１の動作例の説明を終了する。
【００８４】
ＣＴ撮像時において制御回路６３は、クロックレス動作モードで動作する。上記の通り、クロック動作モードにより生成された基準ヒストグラムを基準として各Ａ／Ｄ変換器６５の収集期間（積分期間）が校正されることにより、クロックレス動作モードにおいても、クロック動作モードと同等の精度で各Ａ／Ｄ変換器６５の収集期間を同期させることができる。これにより、クロックレス動作モードにおいても、クロック動作モードと同精度のヒストグラムを生成することが可能になる。また、本実施形態によれば、Ｘ線検出装置の基本構成要素であるＡ／Ｄ変換器６５で校正を行うことができるので、高価なキャリブレーション回路は不要であり、低コスト化で校正を行うことができる。また、クロックレス動作モードにおいて各半導体チップ５３は、Ｘ線の入射に起因して作動するので、グローバル・クロック生成回路５１を用いて同期制御に比して、低消費電力でＡ／Ｄ変換を行うことができる。
【００８５】
以上説明した少なくとも１つの実施形態によれば、低消費電力でＡ／Ｄ変換の精度を向上させることができる。
【００８６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８７】
１  Ｘ線コンピュータ断層撮影装置
１０  架台
１１  Ｘ線管
１２  Ｘ線検出器
１３  回転フレーム
１４  Ｘ線高電圧装置
１５  制御装置
１６  ウェッジ
１７  コリメータ
１８  データ収集回路（ＤＡＳ）
１９  開口部
２０  放射線検出装置（Ｘ線検出装置）
３０  寝台
３１  基台
３２  支持フレーム
３３  天板
３４  寝台駆動装置
４０  コンソール
４１  メモリ
４２  ディスプレイ
４３  入力インターフェース
４４  処理回路
５０  検出器パック
５１  グローバル・クロック生成回路
５３  半導体チップ
６１  パルス検出回路
６３  制御回路
６５  Ａ／Ｄ変換器
６７  ヒストグラムカウンタ
７１  ローカル・クロック生成回路
７３  可変遅延回路
７５  選択回路
１２１  Ｘ線検出素子
４４１  撮像制御機能
４４２  再構成機能
４４３  画像処理機能
４４４  表示制御機能
４４５  校正機能
６７１  第１のヒストグラムカウンタ
６７２  第２のヒストグラムカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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