(57)【要約】  酸化物アイソレーション領域と光センサとの間に局在するハロゲンの豊富な領域を有する画素セルである。ハロゲンの豊富な領域はアイソレーション領域から光センサへの漏れを阻止し、それによって、イメージャ内の暗電流を抑制する。
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【特許請求の範囲】
【請求項１】
半導体基板と関連して第１のドープ領域および第２のドープ領域を有する光センサと、
前記基板に形成されたアイソレーション領域と、
前記アイソレーション領域の少なくとも側壁領域に局在するハロゲンの豊富な領域と、
を備える画素セル。
【請求項２】
前記ハロゲンの豊富な領域が前記アイソレーション領域と前記光センサとの間にあることを特徴とする請求項１に記載の画素セル。
【請求項３】
前記ハロゲンの豊富な領域が、フッ素、塩素、臭素、ヨウ素、および、フッ素と塩素と臭素とヨウ素のいずれかの組み合わせよりなる群から選択されたイオンで形成されることを特徴とする請求項１に記載の画素セル。
【請求項４】
前記ハロゲンの豊富な領域と前記光センサの前記第１のドープ領域が重なり合うことを特徴とする請求項１に記載の画素セル。
【請求項５】
前記ハロゲンの豊富な領域が前記半導体基板の表面より約３００Åから約８００Åまでの深さを有することを特徴とする請求項１に記載の画素セル。
【請求項６】
前記ハロゲンの豊富な領域が約５×１０１３／ｃｍ３〜約５×１０１５／ｃｍ３のハロゲンイオンの濃度を有することを特徴とする請求項１に記載の画素セル。
【請求項７】
読み出し回路に電気的に接続された電荷収集領域をさらに備える、請求項１に記載の画素セル。
【請求項８】
前記光センサと前記電荷収集領域との間に形成され、前記光センサと前記電荷収集領域を接続する転送トランジスタをさらに備える、請求項７に記載の画素セル。
【請求項９】
画素セルのアレイを備える集積回路であって、
前記アレイの少なくとも１個の画素セルが、
アイソレーション領域が内部に形成された半導体基板と、
前記半導体基板と関連して第１のドープ領域および第２のドープ領域を有する光センサと、
前記アイソレーション領域の下側で、かつ、前記光センサと前記アイソレーション領域との間にあるハロゲンの豊富な領域と、
前記半導体基板に形成され、前記アレイに電気的に接続され、前記アレイによって獲得された画像を表す画素信号を処理し、前記画像を表す出力データを供給する信号処理回路と、
を備える、集積回路。
【請求項１０】
前記ハロゲンの豊富な領域が、フッ素、塩素、臭素、ヨウ素、および、フッ素と塩素と臭素とヨウ素のいずれかの組み合わせよりなる群から選択されたイオンで形成されることを特徴とする請求項９に記載の集積回路。
【請求項１１】
前記ハロゲンの豊富な領域が前記半導体基板の表面より約３００Åから約８００Åまでの深さを有することを特徴とする請求項９に記載の集積回路。
【請求項１２】
前記ハロゲンの豊富な領域が約５×１０１３／ｃｍ３〜約５×１０１５／ｃｍ３のハロゲンイオンの濃度を有することを特徴とする請求項９に記載の集積回路。
【請求項１３】
前記少なくとも１個の画素セルが前記半導体基板に形成された電荷収集領域をさらに備える、請求項９に記載の集積回路。
【請求項１４】
前記少なくとも１個の画素セルが前記光センサと前記電荷収集領域との間に形成された転送トランジスタをさらに備える、請求項１３に記載の集積回路。
【請求項１５】
プロセッサと、
前記プロセッサに接続され、複数の画素セルを格納するイメージングアレイを備えるイメージング装置と、
を備え、少なくとも１個の画素セルが、
ハロゲンの豊富な領域を有する半導体基板と、
前記ハロゲンの豊富な領域の内部にあるアイソレーション領域と、
前記半導体基板と関連した第１のドープ領域および第２のドープ領域を有する光センサと、
前記半導体基板の内部にあり、前記光センサからの信号を供給する読み出し回路と、
を備える、
画像処理システム。
【請求項１６】
トレンチが内部に形成された半導体基板と、
前記半導体基板の上面より約３００Åから約８００Åまで形成されたハロゲンの豊富な領域と、
前記半導体基板と関連した第１のドープ領域および第２のドープ領域を有する光センサと、
前記半導体基板の前記トレンチの内部に形成されたアイソレーション領域と、
を備えることを特徴とする画素セル。
【請求項１７】
前記ハロゲンの豊富な領域が、フッ素、塩素、臭素、ヨウ素、および、フッ素と塩素と臭素とヨウ素のいずれかの組み合わせよりなる群から選択されたイオンで形成されることを特徴とする請求項１６に記載の画素セル。
【請求項１８】
前記ハロゲンの豊富な領域と関連し、読み出し回路に電気的に接続された電荷収集領域をさらに備える、請求項１６に記載の画素セル。
【請求項１９】
前記ハロゲンの豊富な領域と関連し、前記光センサと前記電荷収集領域との間にある転送トランジスタをさらに備える、請求項１８に記載の画素セル。
【請求項２０】
前記ハロゲンの豊富な領域と関連して形成され、前記電荷収集領域と電気的に接続されたリセットトランジスタをさらに備える、請求項１９に記載の画素セル。
【請求項２１】
画素のアレイを備える集積回路であって、
前記アレイの少なくとも１個の画素セルが、
少なくとも１個のトレンチが内部に形成された半導体基板と、
前記少なくとも１個のトレンチの内部に形成されたハロゲン化された低誘電率材料と、
前記半導体基板と関連した第１のドープ領域および第２のドープ領域を有する光センサと、
前記半導体基板に形成され、前記アレイに電気的に接続され、前記アレイによって獲得された画像を表す画素信号を受信し処理し、前記画像を表す出力データを供給する信号処理回路と、
を備える、集積回路。
【請求項２２】
前記ハロゲン化された低誘電率材料が、フッ素、塩素、臭素、ヨウ素、および、フッ素と塩素と臭素とヨウ素のいずれかの組み合わせよりなる群から選択されたイオンで形成されることを特徴とする請求項２１に記載の集積回路。
【請求項２３】
前記ハロゲン化された低誘電率材料がフッ素化酸化シリコンから作られることを特徴とする請求項２１に記載の集積回路。
【請求項２４】
前記ハロゲン化された低誘電率材料が前記半導体基板の最上面に対し平面的であることを特徴とする請求項２１に記載の集積回路。
【請求項２５】
画素セルを形成する方法であって、
半導体基板にトレンチを形成するステップと、
少なくとも前記トレンチの側壁領域に局在するハロゲンの豊富な領域を形成するステップと、
前記トレンチを誘電体材料で充填するステップと、
前記半導体基板と関連した第１のドープ領域および第２のドープ領域を有する光センサを形成するステップと、
を備える方法。
【請求項２６】
前記ハロゲンの豊富な領域を形成するステップが、フッ素、塩素、臭素、ヨウ素、および、フッ素と塩素と臭素とヨウ素のいずれかの組み合わせよりなる群から選択されたイオンを前記基板にドープするステップを含むことを特徴とする請求項２５に記載の方法。
【請求項２７】
前記基板にドープするステップがイオン打ち込みによって実行されることを特徴とする請求項２６に記載の方法。
【請求項２８】
前記基板にドープするステップが高密度プラズマ堆積プロセスによってハロゲンを組み込むことにより実行されることを特徴とする請求項２６に記載の方法。
【請求項２９】
前記基板にドープするステップがハロゲンイオンの固体ソース拡散によって実行されることを特徴とする請求項２６に記載の方法。
【請求項３０】
前記ハロゲンの豊富な領域が前記半導体基板の表面より約３００Åから約８００Åまでの深さで形成されることを特徴とする請求項２５に記載の方法。
【請求項３１】
約５×１０１３／ｃｍ３〜約５×１０１５／ｃｍ３のハロゲンの濃度を有する前記ハロゲンの豊富な領域が形成されることを特徴とする請求項２５に記載の方法。
【請求項３２】
前記光センサの前記第１のドープ領域が前記ハロゲンの豊富な領域と重なり合うように形成されることを特徴とする請求項２５に記載の方法。
【請求項３３】
前記ハロゲンの豊富な領域を形成するステップの前に前記半導体基板の上にマスクを設けるステップをさらに備える、請求項２５に記載の方法。
【請求項３４】
前記半導体基板に電荷収集領域を形成するステップをさらに備える、請求項２５に記載の方法。
【請求項３５】
前記光センサと前記電荷収集領域との間に転送トランジスタを形成するステップをさらに備える、請求項３４に記載の方法。
【請求項３６】
内部に少なくとも１個のトレンチが形成された半導体基板を形成し、前記少なくとも１個のトレンチの少なくとも底部および側壁領域にハロゲンの豊富な領域を形成し、前記半導体基板と関連した第１のドープ領域および第２のドープ領域を有する光センサを形成することにより少なくとも１個の画素セルが形成される、画素のアレイを形成するステップと、
前記半導体基板にあり、前記アレイに電気的に接続され、前記アレイによって獲得された画像を表す画素信号を受信し処理し、前記画像を表す出力データを供給する信号処理回路を形成するステップと、
を備える、集積回路を形成する方法。
【請求項３７】
プロセッサを準備するステップと、
前記プロセッサに接続され、少なくとも１個の画素セルが、半導体基板に複数のトレンチを形成し、前記トレンチのそれぞれにハロゲン化された低誘電率材料を形成し、前記半導体基板と関連した第１のドープ領域および第２のドープ領域を有する光センサを形成することにより形成され、複数の画素セルを格納するイメージングアレイを含む、イメージング装置を形成するステップと、
前記半導体基板にあり、前記アレイに電気的に接続され、前記アレイによって獲得された画像を表す画素信号を受信し処理し、前記画像を表す出力データを供給する信号処理回路を形成するステップと、
を備える、画像処理システムを形成する方法。
【請求項３８】
前記ハロゲン化された誘電体層がフッ素化酸化シリコンから作られることを特徴とする請求項３７に記載の方法。
【請求項３９】
前記ハロゲン化された低誘電率材料が前記半導体基板の最上面に対し平面的であるように、前記ハロゲン化された低誘電率材料を平坦化するステップをさらに備える、請求項３７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にイメージング装置に係わり、特に、ハロゲンの豊富な領域がその中に形成され、光センサ内の暗電流を抑制するイメージング装置画素セルに関係する。
【背景技術】
【０００２】
電荷結合デバイス（ＣＣＤ）および相補型金属酸化物半導体（ＣＭＯＳ）センサを含むイメージング装置は、フォトイメージングアプリケーションに普及している。
【０００３】
典型的なＣＭＯＳイメージング回路、その処理ステップ、および、イメージング回路の種々のＣＭＯＳ素子の機能の詳細な説明は、たとえば、Ｒｈｏｄｅｓへの米国特許第６，１４０，６３０号、Ｒｈｏｄｅｓへの米国特許第６，３７６，８６８号、Ｒｈｏｄｅｓらへの米国特許第６，３１０，３６６号、Ｒｈｏｄｅｓへの米国特許第６，３２６，６５２号、Ｒｈｏｄｅｓへの米国特許第６，２０４，５２４号、および、Ｒｈｏｄｅｓへの米国特許第６，３３３，２０５号に記載されている。上記特許のそれぞれの開示内容は参考のためその全体がここに組み込まれる。
【０００４】
イメージャは、たとえば、ＣＭＯＳイメージャは、画素セルの焦点面アレイを含み、各セルは、光センサ、たとえば、基板の上に重なり、基板のドープ領域に光生成電荷を生ずる光ゲート、光導体、または、フォトダイオードを含む。読み出し回路は画素セル毎に設けられ、少なくともソースフォロワトランジスタおよびこのソースフォロワトランジスタを行出力ラインに結合する行選択トランジスタを含む。画素セルは典型的に、ソースフォロワトランジスタのゲートに接続された浮遊拡散ノードをさらに有する。このイメージャは、光センサから、浮遊拡散ノードとこの浮遊拡散ノードを電荷転送前に所定の電荷レベルまでリセットするリセットトランジスタへ電荷を転送する転送トランジスタをさらに含む。
【０００５】
ＣＭＯＳイメージャのようなイメージセンサの従来の画素セル１０は図１に示されている。画素セル１０は典型的に、ｐ基板１４内にｐ領域１２ａおよびｎ領域１２ｂを有する光センサ１２を含む。光センサ１２のｐ領域１２ａは典型的に、光センサ１２の効率的な動作のためｐ基板１４の電位に結合される。画素セル１０は、ゲートが関連付けられた転送トランジスタ１６、高ドープｐ型ウェル２０に形成された浮遊拡散領域１８、および、ゲートが関連付けられたリセットトランジスタ２２をさらに含む。リセットトランジスタ２２は、浮遊拡散領域１８を電荷転送前に所定の電荷レベルまでリセットするときに使用される関連したソース／ドレイン領域３０を有する。
【０００６】
光センサ１２のｐ領域１２ａの表面に衝突する光子は、光センサ１２のｎ領域１２ｂに集められる電子を生成する。転送ゲート１６がオンであるとき、ｎ領域１２ｂ内の光子生成電子は、光センサ１２と浮遊拡散領域１８との間に存在する電位差の結果として浮遊拡散領域１８へ転送される。浮遊拡散領域１８はソースフォロワトランジスタ２４のゲートに結合され、このソースフォロワトランジスタは浮遊拡散領域１８によって一時的に蓄積された電荷を受け取り、その電荷を行選択トランジスタ２６の第１のソース／ドレイン端子へ転送する。行選択信号ＲＳがハイ状態になるとき、光子生成電荷は列ライン２８へ転送され、そこで光子生成電荷はサンプル／ホールドおよび処理回路（図示せず）によってさらに処理される。
【０００７】
画素セル１０は典型的に２個のアイソレーション領域３２の間に形成される。図示された画素セル１０では、２個の分離(Isolation)領域は浅いトレンチ分離(Shallow Nenchi Isolation:STI)領域３２である。画素セル１０は画素セルアレイ内の数百または数千個のうちの１個に過ぎないので、ＳＴＩ領域３２は隣接する画素間のクロストークを阻止する。画素セルアレイは典型的に行および列として編成される。各行および列は、以下で詳述されるように、全体としてデジタル化画像を生成するため順々に読み出される。
【０００８】
一般に、ＳＴＩ領域３２の製造は、隣接する画素間に物理的かつ電気的障壁を設けるために、基板１４へのトレンチのエッチングと誘電体によるトレンチの充填とを含む。再充填されたトレンチ構造、たとえば、ＳＴＩ領域３２は、乾式異方性若しくはその他のエッチングプロセスによってトレンチをエッチングし、その後に化学気相成長法（ＣＶＤ）若しくは高密度プラズマ法（ＨＤＰ）で堆積した酸化シリコン若しくは二酸化シリコン（ＳｉＯ２）のような誘電体によってトレンチを埋めることにより形成される。充填されたトレンチは、次に、化学機械平坦化（ＣＭＰ）、または、エッチバックプロセスによって平坦化されるので、誘電体はトレンチだけに残り、その上面はシリコン基板の上面と同じ高さを保つ。
【０００９】
しかし、ＳＴＩ領域３２の間に画素セル１０を形成することは画素セル１０の動作に問題を生じる。たとえば、ここでは、総称してＳＴＩ境界３２ａと称されるＳＴＩ側壁および底部は、基板１４より高いシリコン濃度を有し、トランジスタ（たとえば、転送トランジスタ１６）のシリコン／ゲート酸化物境界面より高濃度の「トラップサイト」をＳＴＩ境界３２ａに沿って作成する。トラップサイトは、電子または正孔を捕捉できる二酸化シリコン／シリコン境界面内のエリアである。トラップサイトは、ＳＴＩ境界３２ａとシリコン基板１４との間の二酸化シリコン／シリコン境界面に沿った不良から生じる。たとえば、二酸化シリコン／シリコン境界面に沿ったダングリングボンド、すなわち、破壊されたボンドは電子または正孔を捕捉する。
【００１０】
トラップサイトは典型的には荷電していないが、電子および正孔がその中に捕捉されるときに活性化される。高エネルギー電子または正孔はホットキャリアと呼ばれる。ホットキャリアは有効なトラップサイトに捕捉され、デバイスの固定電荷に寄与し、デバイスの閾値電圧およびその他の電気特性を変化させる。ＳＴＩ境界３２ａは、ＳＴＩ境界３２ａに沿った異なる結晶配向面に起因してより高レベルの欠陥密度を含む。高い欠陥濃度は、より高いトラップサイトと共に、ＳＴＩ境界３２ａに沿ったより高い漏れレベルをもたらす一定電荷が光センサ１２に漏れるので、光センサ１２の内側または近くのトラップサイトからの電流生成はＣＭＯＳイメージャ内の暗電流（すなわち、光のない光センサにおける電流）の原因となる。暗電流は光センサの動作および性能に悪影響をもたらす。したがって、電流生成または電流漏れを阻止するアイソレーション技術を提供することが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明はイメージャ装置の画素セルにおける電流生成および漏れを阻止するアイソレーション技術を提供する。
【課題を解決するための手段】
【００１２】
上記およびその他の特長と効果は、アイソレーション領域と光センサとの間に局在するハロゲンの豊富な領域を有する画素セルを設けることにより発明の様々な実施形態において達成される。ハロゲンの豊富な領域はアイソレーション領域から光センサへの漏れを阻止し、それによって、イメージャ内の暗電流を抑制する。
【００１３】
発明の上記の特長および効果は、添付図面を参照して記載された以下の詳細な説明からより明瞭に理解される。
【発明を実施するための最良の形態】
【００１４】
以下の詳細な説明では、この文書の一部を形成し、一例として発明が実施される具体的な実施形態を示す添付図面が参照される。これらの実施形態は当業者が発明を実施できるようにするため十分詳細に記載され、その他の実施形態を利用してもよく、構造的、論理的かつ電気的な変更が本発明の精神および範囲を逸脱することなくなされることが理解されるべきである。記載された処理ステップの工程は典型的な発明の実施形態であるが、ステップの系列はこの文書に記載された系列に限定されることなく、必ずある特定の順序で現れるステップを除いて、技術的に知られているように変更される。
【００１５】
用語「半導体基板」、「シリコン基板」および「基板」は、半導体ベースの構造をどれでも包含することを理解すべきである。半導体構造は、シリコンと、シリコンオンインシュレータ（ＳＯＩ）と、シリコンオンサファイア（ＳＯＳ）と、シリコンゲルマニウムと、ドープおよび非ドープの半導体と、ベース半導体基体によって支持されたシリコンのエピタキシャル層と、その他の半導体構造とを含むことが理解されるべきである。以下の説明において基板を参照するとき、前のプロセスステップは、ベース半導体若しくは基体の中または上に領域若しくは接合を形成するために利用されている。
【００１６】
この文書中で使用される用語「画素」は、光子を電気信号に変換する光センサを含む光素子ユニットセルを参照する。説明の目的のため、単一の代表的な画素およびその形成方法がこの文書の図と本文に示されるが、典型的に、複数の類似した画素の製造が同時に進行する。したがって、以下の詳細な説明は限定的な意味で解釈されるべきでなく、本発明の範囲は特許請求の範囲だけによって規定される。
【００１７】
本文書中で使用される用語「ハロゲンの豊富な領域」は基板内のイオンの豊富な領域を参照する。基板に形成されたイオンは、フッ素、塩素、臭素、ヨウ素、または、それらのいずれかの組み合わせを含むが、それらに限定されないハロゲンイオンのいずれかを含む。
【００１８】
以下の説明中、発明は便宜上ＣＭＯＳイメージャに関して記載されるが、発明はどのようなイメージャセルのどのような光センサに対しても広く適用できる。たとえば、ピンとして示されているが、光センサ１２（図２）はｐ−ｎ接合フォトダイオード、ショットキーフォトダイオード、光ゲート、または、その他の適当な光変換デバイスであればよい。その上、ＣＭＯＳイメージャに関して記載されているが、発明は電荷結合デバイスにも適用可能である。
【００１９】
ここで図面を参照すると、類似した参照番号は類似した要素を指定し、図２は、本発明の一実施形態によって構成された典型的な画素セル１００を示す。画素セル１００は図１の画素セルと類似し、シリコン基板１４に接触するＳＴＩ境界３２ａの周りに局在するハロゲンの豊富な領域３４を有するという重要な改良点がある。上記のように、ハロゲンの豊富な領域３４は、フッ素、塩素、臭素、ヨウ素、または、それらのいずれかの組み合わせを含むが、それらに限定されないハロゲンイオンを含む。
【００２０】
本発明によれば、ハロゲンの豊富な領域３４は、約１×１０１３／ｃｍ３〜約１×１０１６／ｃｍ３の範囲内のハロゲンイオン濃度を有し、約３００〜８００Åの範囲にピークイオン濃度をもつ。図示された実施形態では、ハロゲンの豊富な領域３４は、約１×１０１４／ｃｍ３のハロゲンイオン濃度を有し、約５００Åの深さまで実質的に同質のイオン濃度を有する。
【００２１】
ハロゲンの豊富な領域３４は、ＳＴＩ境界３２ａと基板１４との間の二酸化シリコン／シリコン境界面に見られる欠陥の個数を減少させないが、ハロゲンの豊富な領域３４は（図１に関して説明した）従来の画素セルに見られる電流生成または電流漏れの影響を阻止する。ハロゲンの豊富な領域３４は、二酸化シリコン／シリコン境界面の付近のダングリングボンドまたはブロークンボンドに関連付けられた電荷を補償するように作用する。ダングリングボンドに関連付けられた電荷を補償することにより、得られる画素セル１００は、電流生成および／または電流漏れを減少させるので、暗電流を抑制した。
【００２２】
図３〜６は、イオン打ち込みによって図２の画素セル１００を形成する典型的な方法の段階を示す。図３は、従来のエッチング方法によって形成されたトレンチ３６を有する基板１４を示す。たとえば、トレンチ３６は、化学エッチング、異方性エッチング、反応性イオンエッチング（ＲＩＥ）、または、基板１４にトレンチを作成するその他の手段によってエッチングされる。マスク３８は、トレンチ３６およびトレンチ３６に隣接する基板１４の望ましい表面が露出するように基板１４に配置される。マスク３８は、図３に矢印として示されるハロゲンイオン打ち込みから保護する基板１４の表面を保護するために役立つ。ハロゲンイオン打ち込みは基板１４に局在するハロゲンの豊富な領域３４を生じる。
【００２３】
本発明の典型的な実施形態によれば、ハロゲンの豊富な領域３４は、基板１４の表面から、約３００Å〜約８００Åのレンジ内の深さを達成するため、約１０ｋｅＶ〜約５０ｋｅＶのレンジ内の打ち込みエネルギーでドープされる。例示された画素セル１００は、約５００Åの深さでピークハロゲンイオン濃度を達成するために約２５ｋｅＶの打ち込みエネルギーで打ち込まれる。以下に表１に関して説明されるように、選択されたイオンエネルギーは、基板１４の表面から特定の深さでハロゲンイオンのピーク濃度を生じる。表１は、ハロゲン種としてフッ素を使用する打ち込み条件に対する種々のイオンエネルギーレンジ（イオンエネルギー）、所与のイオンエネルギーにおけるピーク濃度の深さ（レンジ）、ピーク濃度深さからの垂直標準偏差（縦方向ばらつき）、および、ピーク濃度のエリアからの水平標準偏差（横方向ばらつき）を示す。
【表１】
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【００２４】
図４は基板１４内のＳＴＩ領域３２の形成を示す。特に、トレンチ３６は、化学気相成長（ＣＶＤ）による酸化シリコン若しくは二酸化シリコン、または、高密度プラズマ（ＨＤＰ）堆積による酸化シリコン若しくは二酸化シリコンを含むが、それらに限定されない誘電体で充填される。誘電体で充たされたトレンチは、次に、誘電体がトレンチ３６だけに残り、ＳＴＩ領域３２が基板１４の表面と同じ高さである上面を有するように、化学機械的研磨（ＣＭＰ）またはエッチバックプロセスによって平坦化される。
【００２５】
図５は、基板１４に形成されたｐ領域１２ａおよびｎ領域１２ｂを有する光センサ１２の形成を示す。光センサはｐ−ｎ−ｐフォトダイオードに関して例示され、記載されているが、発明をこのような光センサに限定することは意図されていないことに注意すべきである。たとえば、記載された光センサ１２はｎ−ｐ−ｎフォトダイオード、フォトゲート、または、光を電荷に変換する能力を備えた何らかの適当な光変換デバイスでもよい。図５は、基板１４におけるより高ドープのｐ型ウェル２０の形成をさらに示す。その上、転送トランジスタゲート１６ａおよびリセットトランジスタゲート２２ａは従来の方法により形成される。転送トランジスタゲート１６ａは、４トランジスタ（４Ｔ）構成を有する画素セル１００だけに形成されることに注意すべきである。転送トランジスタ１６（図６）は、画素セル１００内の任意的なトランジスタであり、画素セル１００は、転送トランジスタを持たない３トランジスタ（３Ｔ）コンフィギュレーションを有することもある。あるいは、画像セル１００は、５以上もしくは３未満のトランジスタを有することもある。
【００２６】
図６は、ゲートスタック１６ａ、２２ａの両側のゲートスタック側壁絶縁体１６ｂ、２２ｂの形成を、それぞれ転送トランジスタゲート１６およびリセットトランジスタゲート２２の形成と共に示す。図６は、ｐ型ウェル２０内のｎ型領域、特に、浮遊拡散領域１８およびソース／ドレイン領域３０の形成をさらに示す。読み出し回路（概略的に示される）が同様に形成され、ソースフォロワトランジスタ２４、行選択トランジスタ２６、および、列ライン２８を含む。
【００２７】
図３〜６は、基板１４にハロゲンの豊富な領域３４を形成する一つの典型的な方法だけを示し、限定的であることは意図されていない。基板１４内にハロゲンの豊富な領域３４を形成するその他の方法が同様に利用され、結果として図２に示された画素セル１００が得られる。たとえば、ハロゲン種は高密度プラズマ（ＨＤＰ）堆積プロセスを通じて導入される。ハロゲン種を基板１４に導入する別の方法は固体ソース拡散による。
【００２８】
図７の例示された画素セル２００は、ハロゲンの豊富な領域３４がＳＴＩ領域３２と光センサ１２との間に局在する本発明の第２の実施形態である。ほとんどの漏れはＳＴＩ側壁３２ｂ、特に、光センサ１２のｐ領域１２ａと接触するＳＴＩ側壁３２ｂの部分から生じるので、ハロゲンの豊富な領域３４は光センサ１２とＳＴＩ側壁３２ｂとの間に局在し、なおも暗電流を抑制するために役立つ。
【００２９】
漏れの原因となる別の領域は、図８に示された、ＳＴＩ底部３２ｃである。図８の例示された画素セル３００では、ハロゲンの豊富な領域３４は、光センサ１２とＳＴＩ側壁３２ｂとの間に局在するのに加えて、ＳＴＩ領域３２の下に局在する。ＳＴＩ領域３２の下にハロゲンドープ領域３４を形成することにより、ハロゲンの豊富な領域３４はＳＴＩ底部３２ｃに位置するトラップサイトサイトに対抗し、それによって、画素セル３００内の暗電流を抑制する。
【００３０】
図９を参照すると、ハロゲンの豊富な領域３４は基板１４の上部領域４０内に形成される。ハロゲンの豊富な領域３４を基板１４の上部領域４０の全体の内側に形成することは、図２〜８に関して説明されたように、ＳＴＩ境界３２ａと基板１４との間の二酸化シリコン／シリコン境界面で見られる欠陥の影響に対抗するだけでなく、転送トランジスタゲート１６ａ（図５）と基板１４との間、または、リセットトランジスタゲート２２ａ（図５）と基板１４との間のシリコン／ゲート酸化物境界面４２に見られる欠陥の悪影響にも対抗する。図１に関して説明したように、シリコン／ゲート酸化物境界面４２は、ゲート酸化物（たとえば、図５の転送トランジスタゲート１６ａ）と基板１４とに沿ってトラップサイトを作成する欠陥を含む。ハロゲンの豊富な領域３４はトラップサイトの有害な影響に対抗し、結果として、画素セル４００は電流生成または電流漏れを阻止する。
【００３１】
図１０は、トレンチ３６をＣＶＤまたはＨＤＰで堆積した酸化シリコンまたは二酸化シリコンで充填する前に、トレンチ３６（図４）がハロゲン化された低誘電率材料４６で満たされる画素セル５００を示す。たとえば、トレンチ３６は、フッ素化酸化シリコン（ＳｉＯＦ）で満たされ、次に、ＣＶＤ酸化シリコン材料で充填され、ＳＴＩ領域３２を形成する。トレンチ３６にハロゲン化された低誘電率材料４６、たとえば、ＳｉＯＦを満たすことにより、ハロゲンは基板１４に拡散し、ハロゲンの豊富な領域３４をＳＴＩ領域３２と基板１４との間に形成する。薄い材料として示されているが、ハロゲン化された低誘電率材料４６はトレンチ全体を埋め、たとえば、ＳｉＯＦからなるＳＴＩ領域を形成してもよい。
【００３２】
本発明の画素セル１００、２００、３００、４００、５００は、イメージャ装置を形成するため周辺回路と組み合わされる。たとえば、図１１は、画素アレイ９００を有するＣＭＯＳイメージャ装置９０８のブロック図を示す。画素アレイ９００は、所定の本数の列と行に並べられた複数の画素を備える。例示された画素アレイ９００は、図２〜１０に関して説明されたような本発明の典型的な実施形態のいずれか一つによって構成された少なくとも１個の画素セル１００、２００、３００、４００、５００を格納する。明瞭さのために、図１１のＣＭＯＳイメージャ９０８は、ここでは、少なくとも１個の図６の画素セル１００を組み込むものとして説明されるが、このことはＣＭＯＳイメージャ９０８をそのような実施形態に限定することを意図していない。
【００３３】
アレイ９００内の各行の画素セル１００は、行選択ラインによって同時にすべてがオンにされ、各列の画素セル１００はそれぞれの列選択ラインによって選択的に出力される。複数の行および列ラインがアレイ９００全体に対して設けられる。行ラインは行アドレスデコーダ９２０に応答して行ドライバ９１０によって順々に選択的に活性化され、列選択ラインは列アドレスデコーダ９７０に応答して列ドライバ９６０によって行の活性化毎に順々に選択的にアクティブ化される。ＣＭＯＳイメージャ９０８は、画素読み出しのため適切な行および列ラインを選択するアドレスデコーダ９２０、９７０を制御し、駆動電圧を選択された行および列ラインの駆動トランジスタへ供給するために行および列ドライバ回路９１０、９６０を制御する制御回路９５０によって動作させられる。
【００３４】
画素出力信号は、典型的に、リセットされるときに浮遊拡散ノード（たとえば、図６の１８）から取り込まれた画素リセット信号Ｖｒｓｔと、イメージによって生成された電荷が浮遊拡散ノード（たとえば、図６の１８）へ転送された後に、そのノードから取り込まれた画素イメージ信号Ｖｓｉｇとを含む。Ｖｒｓｔ信号およびＶｓｉｇ信号は、サンプルアンドホールド回路９６１によって読まれ、差動増幅器９６２によって減算され、差動増幅器は画素セル１００毎に差信号（Ｖｒｓｔ−Ｖｓｉｇ）を生成し、この差信号は画素に衝突する光の量を表す。この信号差はアナログデジタル変換器９７５によってデジタル化される。デジタル化された画素差信号は、次に、デジタル画像を形成するためにイメージプロセッサ９８０へ供給される。その上、図１１に示されるように、ＣＭＯＳイメージャ装置９０８は単一の半導体チップ（たとえば、ウェハ１１００）に含まれる。
【００３５】
図１２は、図１１に示されたイメージャ装置９０８を組み込むように変更された典型的なプロセッサベースのシステムである、システム１０００を示す。プロセッサベースのシステムは、イメージャ装置９０８を組み込むことができるデジタル回路のシステムを例示する。プロセッサベースのシステムの例には、限定されることなく、コンピュータシステム、カメラシステム、スキャナ、マシンビジョンシステム、車両ナビゲーションシステム、テレビ電話、監視システム、自動焦点システム、スタートラッカシステム、運動検出システム、画像安定化システム、および、高品位テレビのためのデータ圧縮システムが含まれ、そのいずれもが本発明を利用可能である。
【００３６】
システム１０００は、アレイ９００の画素が本発明の種々の実施形態のいずれかによって構成された図１１に示された全体的な構造を有するイメージャ装置９０８を含む。システム１０００は、バス１００４を介して種々の装置と通信する中央処理ユニット（ＣＰＵ）を有するプロセッサ１００２を含む。バス１００４に接続された装置の一部は、システム１０００への、および、システム１０００からの通信を提供し、入出力（Ｉ／Ｏ）装置１００６およびイメージャ装置９０８はこのような通信装置の例である。バス１００４に接続されたその他の装置は、ランダムアクセスメモリ（ＲＡＭ）１０１０を例示的に含むメモリと、ハードドライブ１０１２と、フロッピーディスクドライブ１０１４およびコンパクトディスク（ＣＤ）ドライブ１０１６のような１台以上の周辺記憶装置とを提供する。イメージャ装置９０８は、ＣＰＵ１００２またはシステム１０００のその他のコンポーネントから制御データまたはその他のデータを受信する。イメージャ装置９０８は、代わりに、画像処理、または、その他の画像操作演算のため、画像を定義する信号をプロセッサ１００２へ供給する。
【００３７】
本発明は、光センサ１２とＳＴＩ領域３２との間に形成されたハロゲンの豊富な領域３４（図２〜１０）を有するＣＭＯＳ画素セルを特に参照して説明されているが、本発明はより広い適用範囲を有し、どのようなイメージング装置でも使用されることに注意すべきである。たとえば、本発明は、電荷結合デバイス（ＣＣＤ）イメージャと共に使用される。上記の本文および図面は、本発明の目的、特長および効果を実現する好ましい実施形態を例示する。ある種の効果および好ましい実施形態が説明されているが、当業者は、置換、付加、削除、変形、および／または、その他の変更が発明の精神または範囲を逸脱することなくなされることを認めるであろう。したがって、発明は上記の説明によって限定されるのではなく、特許請求の範囲だけによって限定される。
【図面の簡単な説明】
【００３８】
【図１】従来の画素セルの部分断面を表す図である。
【図２】本発明の典型的な一実施形態により構成された画素セルの部分断面を表す図である。
【図３】図２に示された画素セルの製造の段階を示す図である。
【図４】図２に示された画素セルの製造の段階を示す図である。
【図５】図２に示された画素セルの製造の段階を示す図である。
【図６】図２に示された画素セルの製造の段階を示す図である。
【図７】本発明の第２の典型的な実施形態により構成された画素セルの部分断面を表す図である。
【図８】本発明の第３の典型的な実施形態により構成された画素セルの部分断面を表す図である。
【図９】本発明の第４の典型的な実施形態により構成された画素セルの部分断面を表す図である。
【図１０】本発明の第６の典型的な実施形態により構成された画素セルの部分断面を表す図である。
【図１１】本発明の実施形態により構成された少なくとも１個の画素セルを組み込んだＣＭＯＳイメージャのブロック図である。
【図１２】本発明の典型的な実施形態による図１１のＣＭＯＳイメージャを組み込んだプロセッサシステムの概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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