(57)【要約】【課題】液中で細胞の接触力計測が可能な半導体ひずみゲージを提供する。【解決手段】半導体ひずみゲージ１００は複数のピエゾ抵抗素子１、接続線４、ゲージタブ５、リード線２、リード線３、絶縁体６と絶縁体７とを備える。複数のピエゾ抵抗素子１、リード線２、リード線３、接続線４、ゲージタブ５の各々は絶縁体６と絶縁体７との間に配置される。また、絶縁体６は絶縁体７よりも、リード線２又はリード線３との接触領域が少ないものとする。絶縁体６の上部に複数のピエゾ抵抗素子１、接続線４、ゲージタブ５が接合されており、ゲージタブ５の上部にリード線２の一部又は全て、及びリード線３の一部又は全てが接合されており、リード線２の一部又は全て、及びリード線３の一部又は全ての上部に、絶縁体７の一部又は全てが接合されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
少なくとも１つのひずみゲージと、
前記少なくとも１つのひずみゲージに接続される少なくとも１つの第１導電線と、
前記少なくとも１つのひずみゲージに接続される少なくとも１つの第２導電線と、
前記少なくとも１つのひずみゲージが少なくとも１つの第1絶縁体と少なくとも１つの第２絶縁体の間に設置される、
半導体ひずみゲージ。
【請求項２】
前記少なくとも１つのひずみゲージは、複数である、請求項１に記載の半導体ひずみゲージ。
【請求項３】
前記少なくとも１つのひずみゲージは少なくとも２つあり、
前記少なくとも２つあるひずみゲージは互いに直交配置され、
前記少なくとも２つあるひずみゲージは互いに重ならない構造である、請求項１に記載の半導体ひずみゲージ。
【請求項４】
前記少なくとも１つのひずみゲージは少なくとも２つあり、
前記少なくとも２つあるひずみゲージは同一の寸法設計であり、
前記少なくとも２つあるひずみゲージは同一の電気特性を有する、請求項１から請求項３のいずれか１項に記載の半導体ひずみゲージ。
【請求項５】
前記少なくとも１つのひずみゲージの原料は、シリコン（Ｓｉ）である、請求項１から請求項４のいずれか１項に記載の半導体ひずみゲージ。
【請求項６】
前記少なくとも１つのひずみゲージの原料は、前記少なくとも１つの第１導電線の原料及び前記少なくとも１つの第２導電線の原料と異なる、請求項１から請求項５のいずれか１項に記載の半導体ひずみゲージ。
【請求項７】
前記少なくとも１つのひずみゲージの原料は、前記少なくとも１つの第１導電線の原料及び前記少なくとも１つの第２導電線の原料と同じである、請求項１から請求項５のいずれか１項に記載の半導体ひずみゲージ。
【請求項８】
前記少なくとも１つの第１導電線の原料は、少なくとも１つの第２導電線と同じである、請求項１から請求項７のいずれか１項に記載の半導体ひずみゲージ。
【請求項９】
前記少なくとも１つの第１導電線の原料は、少なくとも１つの第２導電線と異なる、請求項１から請求項７のいずれか１項に記載の半導体ひずみゲージ。
【請求項１０】
前記少なくとも１つの第１導電線の原料及び前記少なくとも１つの第２導電線の原料は異なる、請求項１から請求項９のいずれか１項に記載の半導体ひずみゲージ。
【請求項１１】
請求項１から請求項１０のいずれか１項に記載の半導体ひずみゲージと、
前記半導体ひずみゲージの構造を有するデバイス。
【請求項１２】
マニピュレータにエンドエフェクタ(ｅｎｄ ｅｆｆｅｃｔｏｒ)として搭載できる、
請求項１１項に記載の半導体ひずみゲージ。
【請求項１３】
細胞の把持を可能にする片持ち梁構造を有する、
請求項１１から請求項１２項のいずれか１項に記載の半導体ひずみゲージの構造を有するデバイス。
【請求項１４】
片持ち梁構造の自由端部分において、細胞を把持できる、
請求項１１から請求項１２項のいずれか１項に記載の半導体ひずみゲージの構造を有するデバイス。
【請求項１５】
片持ち梁の自由端部分に前記少なくとも１つのひずみゲージを有する、
請求項１１から請求項１４項のいずれか１項に記載の半導体ひずみゲージの構造を有するデバイス。
【請求項１６】
前記少なくとも１つの第１絶縁体、及び前記少なくとも１つの第２絶縁体が、片持ち梁構造と設置している、
請求項１１から請求項１５項のいずれか１項に記載の半導体ひずみゲージの構造を有するデバイス。
【請求項１７】
前記少なくとも１つの第１絶縁体が、片持ち梁構造と設置している、
請求項１１から請求項１６項のいずれか１項に記載の半導体ひずみゲージの構造を有するデバイス。
【請求項１８】
前記少なくとも１つの第１絶縁体が、片持ち梁構造、及び前記少なくとも１つのひずみゲージが挟まれている、
請求項１１から請求項１７項のいずれか１項に記載の半導体ひずみゲージの構造を有するデバイス。
【請求項１９】
前記少なくとも１つの第１絶縁体、及び前記少なくとも１つの第２絶縁体が、片持ち梁構造、及び前記少なくとも１つのひずみゲージが挟まれている、
請求項１１から請求項１７項のいずれか１項に記載の半導体ひずみゲージの構造を有するデバイス。
【請求項２０】
液中使用可能な半導体ひずみゲージの構造を有するデバイスの製造方法であって、
前記液中使用可能な半導体ひずみゲージは、
少なくとも１つのひずみゲージと、少なくとも１つの第１導電線と、少なくとも１つの第２導電線と、少なくとも１つの第1絶縁体と、少なくとも１つの第２絶縁体を備え、
前記少なくとも１つのひずみゲージは、前記少なくとも１つの第１導電線と前記少なくとも１つの第２導電線と接続され、
前記少なくとも１つのひずみゲージは、前記少なくとも１つの第１絶縁体と前記少なくとも１つの第２絶縁体と接触し、
前記少なくとも１つのひずみゲージは、第１絶縁体と第２絶縁体との間に配置され、
液中使用可能な半導体ひずみゲージと、細胞の把持が可能な片持ち梁構造を備える
前記ひずみゲージを形成する工程と、
前記第１導電線を形成する工程と、
前記第２導電線を形成する工程と、
前記第１絶縁体を形成する工程と、
前記第２絶縁体を形成する工程と、
片持ち梁構造を形成する工程とを含み、
前記ひずみゲージは、前記第１導電線と前記第２導電線とに接続され、
前記ひずみゲージは、前記第１絶縁体と前記第２絶縁体との間に配置され、
前記第１絶縁体、及び前記第２絶縁体のいずれかは、前記半導体ひずみゲージと前記片持ち梁構造の間に配置される、製造方法。
【請求項２１】
前記第１絶縁体を形成する工程は、第１レイヤー工程を構成し、
前記第１絶縁体は、第１レイヤーの一部であり、
前記第１レイヤー工程では、前記第１レイヤーを形成及び処理して、前記第１絶縁体を形成し、
前記第１導電線を形成する工程と前記第２導電線を形成する工程とは、第２レイヤー工程を構成し、
前記第１導電線と前記第２導電線とは、第２レイヤーの一部であり、前記第２レイヤー工程では、前記第２レイヤーを形成及び処理し、
前記第１導電線及び前記第２導電線を同時に形成し、
前記ひずみゲージを形成する工程は、第３レイヤー工程を構成し、
前記第ひずみゲージは、第３レイヤーの一部であり、前記第３レイヤー工程では、前記第３レイヤーを形成及び処理し、
前記ひずみゲージを形成し、
前記第３レイヤー工程は、前記第２レイヤー工程の前に実行され、ひずみゲージを形成及び処理し、前記第１導電線及び前記第２導電線を同時に形成し、
前記第２絶縁体を形成する工程は、第４レイヤー工程を構成し、
前記第２絶縁体は、第４レイヤーの一部であり、前記第４レイヤー工程では、前記第４レイヤーを形成及び処理し、
前記第２絶縁体を形成し、
片持ち梁構造を形成する工程は、第５レイヤー工程を構成し、
前記片持ち梁構造は、第５レイヤーの一部であり、
前記第５レイヤー工程では、前記第５レイヤーを形成及び処理し、前記片持ち梁構造を形成する、請求項２０に記載の製造方法。
【請求項２２】
前記第１絶縁体を形成する工程は、第１レイヤー工程を構成し、
前記第１絶縁体は、第１レイヤーの一部であり、前記第１レイヤー工程では、前記第１レイヤーを形成及び処理し、
前記第１絶縁体を形成し、
前記第１導電線を形成する工程と前記第２導電線を形成する工程とは、第２レイヤー工程を構成し、
前記第１導電線と前記第２導電線とは、第２レイヤーの一部であり、前記第２レイヤー工程では、前記第２レイヤーを形成及び処理し、
前記第１導電線及び前記第２導電線のいずれかを形成した後、他方を形成し、
前記第１導電線及び前記第２導電線の形成順序については問わず、
前記ひずみゲージを形成する工程は、第３レイヤー工程を構成し、
前記第ひずみゲージは、第３レイヤーの一部であり、前記第３レイヤー工程では、前記第３レイヤーを形成及び処理し、前記ひずみゲージを形成し、
前記第３レイヤー工程は、前記第２レイヤー工程の前に実行され、ひずみゲージを形成及び処理して、前記第１導電線及び前記第２導電線のいずれかを形成した後、他方を形成し、
前記第２絶縁体を形成する工程は、第４レイヤー工程を構成し、
前記第２絶縁体は、第４レイヤーの一部であり、前記第４レイヤー工程では、前記第４レイヤーを形成及び処理し、
前記第２絶縁体を形成し、
片持ち梁構造を形成する工程は、第５レイヤー工程を構成し、
前記片持ち梁構造は、第５レイヤーの一部であり、前記第５レイヤー工程では、前記第５レイヤーを形成及び処理する、請求項２０から請求項２１項のいずれか１項に記載の製造方法。
【請求項２３】
前記第１絶縁体を形成する工程は、第１レイヤー工程を構成し、
前記第１絶縁体は、第１レイヤーの一部であり、前記第１レイヤー工程では、前記第１レイヤーを形成及び処理し、
前記第１絶縁体を形成し、
前記第１導電線を形成する工程と前記第２導電線を形成する工程とは、第２レイヤー工程を構成し、
前記第１導電線と前記第２導電線とは、第２レイヤーの一部であり、前記第２レイヤー工程では、前記第２レイヤーを形成及び処理し、
前記第１導電線及び前記第２導電線を同時に形成し、
前記第１レイヤー工程は、前記第２レイヤー工程の後に実行され、前記第１導電線及び前記第２導電線を同時に形成した後に実行し、
前記ひずみゲージを形成する工程は、第３レイヤー工程を構成し、
前記第ひずみゲージは、第３レイヤーの一部であり、前記第３レイヤー工程では、前記第３レイヤーを形成及び処理し、
前記ひずみゲージを形成し、
前記第３レイヤー工程は、前記第２レイヤー工程の前に実行され、ひずみゲージを形成及び処理し、
前記第１導電線及び前記第２導電線を同時に形成し、
前記第２絶縁体を形成する工程は、第４レイヤー工程を構成し、
前記第２絶縁体は、第４レイヤーの一部であり、前記第４レイヤー工程では、前記第４レイヤーを形成及び処理し、
前記第２絶縁体を形成し、
片持ち梁構造を形成する工程は、第５レイヤー工程を構成し、
前記片持ち梁構造は、第５レイヤーの一部であり、前記第５レイヤー工程では、前記第５レイヤーを形成及び処理し、
前記片持ち梁構造を形成する、請求項２０から請求項２２項のいずれか１項に記載の製造方法。
【請求項２４】
前記第１絶縁体を形成する工程は、第１レイヤー工程を構成し、
前記第１絶縁体は、第１レイヤーの一部であり、前記第１レイヤー工程では、前記第１レイヤーを形成及び処理し、
前記第１絶縁体を形成し、
前記第１導電線を形成する工程と前記第２導電線を形成する工程とは、第２レイヤー工程を構成し、
前記第１導電線と前記第２導電線とは、第２レイヤーの一部であり、前記第２レイヤー工程では、前記第２レイヤーを形成及び処理し、
前記第１導電線及び前記第２導電線のいずれかを形成し、
その後他方を形成し、
前記第１導電線及び前記第２導電線の形成順序については問わず、
前記第１レイヤー工程は、前記第２レイヤー工程の後に実行され、前記第１導電線及び前記第２導電線のいずれかを形成した後、他方を形成し、
その後に実行し、
前記ひずみゲージを形成する工程は、第３レイヤー工程を構成し、
前記第ひずみゲージは、第３レイヤーの一部であり、前記第３レイヤー工程では、前記第３レイヤーを形成及び処理し、
前記ひずみゲージを形成し、
前記第３レイヤー工程は、前記第２レイヤー工程の前に実行され、ひずみゲージを形成及び処理し、
前記第１導電線及び前記第２導電線のいずれかを形成した後、他方を形成し、
前記第２絶縁体を形成する工程は、第４レイヤー工程を構成し、
前記第２絶縁体は、第４レイヤーの一部であり、前記第４レイヤー工程では、前記第４レイヤーを形成及び処理し、
前記第２絶縁体を形成し、
片持ち梁構造を形成する工程は、第５レイヤー工程を構成し、
前記片持ち梁構造は、第５レイヤーの一部であり、前記第５レイヤー工程では、前記第５レイヤーを形成及び処理し、
前記片持ち梁構造を形成する、請求項２０から請求項２３項のいずれか１項に記載の製造方法。
【請求項２５】
前記第１絶縁体と前記第２絶縁体は、前記第１導電線及び前記第２導電線との接触面積が多い方を前記第１絶縁体とする、請求項２０から請求項２４項のいずれか１項に記載の製造方法。
【請求項２６】
前記第２絶縁体の形成順序については問わない、請求項２０から請求項２５項のいずれか１項に記載の製造方法。
【請求項２７】
前記第片持ち梁構造の形成順序については問わない、請求項２０から請求項２６項のいずれか１項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液中使用可能な半導体ひずみゲージ、その構造を有するデバイス、及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、半導体ひずみゲージは、半導体の電気抵抗値が外部からの応力により変化する、ピエゾ抵抗効果を利用したひずみゲージである。金属ひずみゲージに比べ、半導体ひずみゲージはゲージ率（ひずみゲージの感度を示す値）が５０倍高く、微小ひずみの検出に優れていることが知られている。微小ひずみの計測が可能という特性を利用し、半導体ひずみゲージを微小力計測のためのセンサとして応用、加速度センサ、ジャイロセンサ（角加速度センサ）、フォースモーメントセンサの検出素子として様々な応用研究が行われている。近年生物細胞を扱う研究分野では、細胞や組織の有する機能特性を計測する手法が盛んに行われており、半導体ひずみゲージは細胞の硬さ計測及び細胞の機能発現の制御等への応用が期待されている。
【０００３】
特許文献１には、半導体ひずみゲージをセンサ素子として接触力センサとして製造する方法が記載されている。
【０００４】
Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）基板と呼ばれる２層のシリコン（Ｓｉ）層の間に1層の埋め込み酸化膜が構成されている基板を加工し、センサを製造している。Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ（ＭＥＭＳ）技術により梁構造を製作し、梁構造箇所にセンサ素子を構成する。ＳＯＩ基板の特性をいかし、ＭＥＭＳ技術を用いた製造方法を採用することで、検出に有利な構造を製作している。
【０００５】
特許文献２には、ＳＯＩ基板を利用して両持ち梁構造を製作し、梁構造箇所に半導体ひずみゲージを構成した加速度センサを製造している。
【０００６】
加速度センサにおいて、梁構造箇所に半導体ひずみゲージを構成し、加速度によって梁部分に発生したひずみを検出する原理であるセンサを、一般的にピエゾ抵抗方式と呼ぶ。ピエゾとは“押す・圧縮する”という意味のギリシア語であり、ひずみを検出する素子のことをピエゾ抵抗素子と呼ぶ。
【０００７】
特許文献３には、ＳＯＩ基板を利用して片持ち梁構造を製作し、細胞を把持するためのエンドエフェクタを製造している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特願２０１４−５４８２２
【特許文献２】特開２００５−１７０８０公報
【特許文献３】特願２０１５−０８１４６
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、センサ素子からの信号は電気抵抗値で取得するため、液中で使用することは困難である。細胞のような液中環境下で存在する対象物の接触力を計測するためには、センサ素子を液中環境下でも使用可能な構造にする必要がある。そのため、医療又は生命科学といった現在急速に注目されている細胞を直接扱うような研究又は産業への応用が困難である。
【００１０】
また、特許文献３に記載された細胞を把持するエンドエフェクタはセンサ素子が構成されていない。細胞特性を計測するためには、センサ素子の集積が必要であり、センサとしての製造方法を提供することが困難である。
【００１１】
本発明は上記課題に鑑みてなされたものであり、その目的は、液中で細胞の接触力計測が可能な半導体ひずみゲージ、その構造を有するデバイス、及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の第１の観点によれば、液中使用可能な半導体ひずみゲージは、少なくとも１つのひずみゲージと、少なくとも１つの第１導電線と、少なくとも１つの第２導電線と、少なくとも１つの第1絶縁体と、少なくとも１つの第２絶縁体を備える。少なくとも１つのひずみゲージは、前記少なくとも１つの第１導電線と前記少なくとも１つの第２導電線と接続する。少なくとも１つのひずみゲージは、前記少なくとも１つの第１絶縁体と前記少なくとも１つの第２絶縁体と接触する。前記少なくとも１つのひずみゲージは、第１絶縁体と第２絶縁体との間に配置される。
【００１３】
本発明の液中使用可能な半導体ひずみゲージにおいて、前記少なくとも１つのひずみゲージは、複数であることが好ましい。
【００１４】
本発明の液中使用可能な半導体ひずみゲージにおいて、前記少なくとも１つのひずみゲージは、複数であることが好ましく、少なくとも２つのひずみゲージが互いに直交配置されていることが好ましい。また前記直交配置された少なくとも２つのひずみゲージは、互いに重ならない構造であることが好ましい。
【００１５】
本発明の液中使用可能な半導体ひずみゲージにおいて、前記少なくとも１つのひずみゲージは、複数であることが好ましく、少なくとも２つのひずみゲージは同一の寸法設計であることが好ましい。また、前記少なくとも２つのひずみゲージは同一の電気特性を有することが好ましい。
【００１６】
本発明の液中使用可能な半導体ひずみゲージにおいて、前記少なくとも１つのひずみゲージの原料は、シリコン（Ｓｉ）であることが好ましい。
【００１７】
本発明の液中使用可能な半導体ひずみゲージにおいて、前記少なくとも１つのひずみゲージの原料は、前記少なくとも１つの第１導電線の原料及び前記少なくとも１つの第２導電線の原料と異なることが好ましい。
【００１８】
本発明の液中使用可能な半導体ひずみゲージにおいて、前記少なくとも１つのひずみゲージの原料は、前記少なくとも１つの第１導電線の原料及び前記少なくとも１つの第２導電線の原料と同じであることが好ましい。
【００１９】
本発明の液中使用可能な半導体ひずみゲージにおいて、前記少なくとも１つの第１導電線及び前記少なくとも１つの第２導電線は接続しないことが好ましい。
【００２０】
本発明の液中使用可能な半導体ひずみゲージにおいて、前記少なくとも１つの第１導電線の原料及び前記少なくとも１つの第２導電線の原料は同じであることが好ましい。
【００２１】
本発明の液中使用可能な半導体ひずみゲージにおいて、前記少なくとも１つの第１導電線の原料及び前記少なくとも１つの第２導電線の原料は異なることが好ましい。
【００２２】
本発明の第２の観点によれば、液中使用可能な半導体ひずみゲージの構造を有するデバイスは、本発明の第１の観点による液中使用可能な半導体ひずみゲージと、細胞の把持が可能な構造を備える。
【００２３】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスは、マニピュレータにエンドエフェクタ(ｅｎｄ ｅｆｆｅｃｔｏｒ)として搭載できることが好ましい。エンドエフェクタは末端効果器を意味するロボット用語である。一般的な産業用ロボットアームは、マニピュレータ、コントローラ、ティーチペンダントから構成される。マニピュレータは多関節構造であり、サーボモータにより動作し、間接数に応じて可動範囲が異なる。人間の腕に置き換えた場合、肩や肘が間接、それらを動作させる筋肉がサーボモータにそれぞれ置き換えられる。エンドエフェクタはマニピュレータ先端に取り付け、対象物を把持し、目的の位置に移動させる役目を行う、一般的に、エンドエフェクタは、人間の手や指先と同じ働きをすることのできるマニピュレータの先端部品として知られており、グリッパー、ハンドとも呼ばれている。人の操作では困難な作業の代替技術として、ロボットアームによる様々な操作支援技術が行われている。近年、ロボットアームによる操作支援技術の応用として、生物細胞等のマイクロスケールの対象物を自在に操作することが可能なマイクロマニピュレーションに関する研究が注目されており、市販化もされている。モータを制御するコントローラ、操作支援システムであるティーチペンダントにより、細胞を自在に把持し操作できる。
【００２４】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスは、細胞の把持を可能にする片持ち梁構造を有することが好ましい。
【００２５】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスは、片持ち梁構造の自由端部分において、細胞を把持できることが好ましい。
【００２６】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスは、片持ち梁の自由端部分に前記少なくとも１つのひずみゲージを有することが好ましい。
【００２７】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスは、前記少なくとも１つの第１絶縁体、及び前記少なくとも１つの第２絶縁体が、片持ち梁構造と設置していることが好ましい。
【００２８】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスは、前記少なくとも１つの第１絶縁体が、片持ち梁構造と設置していることが好ましい。
【００２９】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスは、前記少なくとも１つの第１絶縁体が、片持ち梁構造及び前記少なくとも１つのひずみゲージが挟まれていることが好ましい。
【００３０】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスは、前記少なくとも１つの第１絶縁体、及び前記少なくとも１つの第２絶縁体が、片持ち梁構造及び前記少なくとも１つのひずみゲージが挟まれていることが好ましい。
【００３１】
本発明の第３の観点によれば、製造方法は、液中使用可能な半導体ひずみゲージの構造を有するデバイスの製造方法である。前記液中使用可能な半導体ひずみゲージは、少なくとも１つのひずみゲージと、少なくとも１つの第１導電線と、少なくとも１つの第２導電線と、少なくとも１つの第1絶縁体と、少なくとも１つの第２絶縁体を備える。少なくとも１つのひずみゲージは、前記少なくとも１つの第１導電線と前記少なくとも１つの第２導電線と接続する。少なくとも１つのひずみゲージは、前記少なくとも１つの第１絶縁体と前記少なくとも１つの第２絶縁体と接触する。前記少なくとも１つのひずみゲージは、第１絶縁体と第２絶縁体との間に配置される。また、前記液中使用可能な半導体ひずみゲージの構造を有するデバイスは、液中使用可能な半導体ひずみゲージと、細胞の把持が可能な片持ち梁構造を備える。製造方法は、前記ひずみゲージを形成する工程と、前記第１導電線を形成する工程と、前記第２導電線を形成する工程と、前記第１絶縁体を形成する工程と、前記第２絶縁体を形成する工程と、片持ち梁構造を形成する工程とを含む。前記ひずみゲージは、前記第１導電線と前記第２導電線とに接続される。前記ひずみゲージは、前記第１絶縁体と前記第２絶縁体との間に配置される。前記第１絶縁体、及び前記第２絶縁体のいずれかは、前記半導体ひずみゲージと前記片持ち梁構造の間に配置される。
【００３２】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスの製造方法において、前記第１絶縁体を形成する工程は、第１レイヤー工程を構成し、前記第１絶縁体は、第１レイヤーの一部であり、前記第１レイヤー工程では、前記第１レイヤーを形成及び処理して、前記第１絶縁体を形成することが好ましい。前記第１導電線を形成する工程と前記第２導電線を形成する工程とは、第２レイヤー工程を構成し、前記第１導電線と前記第２導電線とは、第２レイヤーの一部であり、前記第２レイヤー工程では、前記第２レイヤーを形成及び処理して、前記第１導電線及び前記第２導電線を同時に形成することが好ましい。前記ひずみゲージを形成する工程は、第３レイヤー工程を構成し、前記第ひずみゲージは、第３レイヤーの一部であり、前記第３レイヤー工程では、前記第３レイヤーを形成及び処理して、前記ひずみゲージを形成することが好ましい。前記第２絶縁体を形成する工程は、第４レイヤー工程を構成し、前記第２絶縁体は、第４レイヤーの一部であり、前記第４レイヤー工程では、前記第４レイヤーを形成及び処理して、前記第２絶縁体を形成することが好ましい。片持ち梁構造を形成する工程は、第５レイヤー工程を構成し、前記片持ち梁構造は、第５レイヤーの一部であり、前記第５レイヤー工程では、前記第５レイヤーを形成及び処理して、前記片持ち梁構造を形成することが好ましい。
【００３３】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスの製造方法において、前記第１絶縁体を形成する工程は、第１レイヤー工程を構成し、前記第１絶縁体は、第１レイヤーの一部であり、前記第１レイヤー工程では、前記第１レイヤーを形成及び処理して、前記第１絶縁体を形成することが好ましい。前記第１導電線を形成する工程と前記第２導電線を形成する工程とは、第２レイヤー工程を構成し、前記第１導電線と前記第２導電線とは、第２レイヤーの一部であり、前記第２レイヤー工程では、前記第２レイヤーを形成及び処理して、前記第１導電線及び前記第２導電線のいずれかを形成した後、他方を形成することが好ましい。なお、前記第１導電線及び前記第２導電線の形成順序については問わない。前記ひずみゲージを形成する工程は、第３レイヤー工程を構成し、前記第ひずみゲージは、第３レイヤーの一部であり、前記第３レイヤー工程では、前記第３レイヤーを形成及び処理して、前記ひずみゲージを形成することが好ましい。前記第２絶縁体を形成する工程は、第４レイヤー工程を構成し、前記第２絶縁体は、第４レイヤーの一部であり、前記第４レイヤー工程では、前記第４レイヤーを形成及び処理して、前記第２絶縁体を形成することが好ましい。片持ち梁構造を形成する工程は、第５レイヤー工程を構成し、前記片持ち梁構造は、第５レイヤーの一部であり、前記第５レイヤー工程では、前記第５レイヤーを形成及び処理して、前記片持ち梁構造を形成することが好ましい。
【００３４】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスの製造方法において、前記第１絶縁体を形成する工程は、第１レイヤー工程を構成し、前記第１絶縁体は、第１レイヤーの一部であり、前記第１レイヤー工程では、前記第１レイヤーを形成及び処理して、前記第１絶縁体を形成することが好ましい。前記第１導電線を形成する工程と前記第２導電線を形成する工程とは、第２レイヤー工程を構成し、前記第１導電線と前記第２導電線とは、第２レイヤーの一部であり、前記第２レイヤー工程では、前記第２レイヤーを形成及び処理して、前記第１導電線及び前記第２導電線を同時に形成することが好ましい。前記ひずみゲージを形成する工程は、第３レイヤー工程を構成し、前記第ひずみゲージは、第３レイヤーの一部であり、前記第３レイヤー工程では、前記第３レイヤーを形成及び処理して、前記ひずみゲージを形成することが好ましい。前記第３レイヤー工程は、前記第２レイヤー工程の前に実行され、ひずみゲージを形成及び処理して、前記第１導電線及び前記第２導電線を同時に形成することが好ましい。前記第２絶縁体を形成する工程は、第４レイヤー工程を構成し、前記第２絶縁体は、第４レイヤーの一部であり、前記第４レイヤー工程では、前記第４レイヤーを形成及び処理して、前記第２絶縁体を形成することが好ましい。片持ち梁構造を形成する工程は、第５レイヤー工程を構成し、前記片持ち梁構造は、第５レイヤーの一部であり、前記第５レイヤー工程では、前記第５レイヤーを形成及び処理して、前記片持ち梁構造を形成することが好ましい。
【００３５】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスの製造方法において、前記第１絶縁体を形成する工程は、第１レイヤー工程を構成し、前記第１絶縁体は、第１レイヤーの一部であり、前記第１レイヤー工程では、前記第１レイヤーを形成及び処理して、前記第１絶縁体を形成することが好ましい。前記第１導電線を形成する工程と前記第２導電線を形成する工程とは、第２レイヤー工程を構成し、前記第１導電線と前記第２導電線とは、第２レイヤーの一部であり、前記第２レイヤー工程では、前記第２レイヤーを形成及び処理して、前記第１導電線及び前記第２導電線のいずれかを形成した後、他方を形成することが好ましい。なお、前記第１導電線及び前記第２導電線の形成順序については問わない。前記ひずみゲージを形成する工程は、第３レイヤー工程を構成し、前記第ひずみゲージは、第３レイヤーの一部であり、前記第３レイヤー工程では、前記第３レイヤーを形成及び処理して、前記ひずみゲージを形成することが好ましい。前記第３レイヤー工程は、前記第２レイヤー工程の前に実行され、ひずみゲージを形成及び処理して、前記第１導電線及び前記第２導電線のいずれかを形成した後、他方を形成することが好ましい。前記第２絶縁体を形成する工程は、第４レイヤー工程を構成し、前記第２絶縁体は、第４レイヤーの一部であり、前記第４レイヤー工程では、前記第４レイヤーを形成及び処理して、前記第２絶縁体を形成することが好ましい。片持ち梁構造を形成する工程は、第５レイヤー工程を構成し、前記片持ち梁構造は、第５レイヤーの一部であり、前記第５レイヤー工程では、前記第５レイヤーを形成及び処理して、前記片持ち梁構造を形成することが好ましい。
【００３６】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスの製造方法において、前記第１絶縁体を形成する工程は、第１レイヤー工程を構成し、前記第１絶縁体は、第１レイヤーの一部であり、前記第１レイヤー工程では、前記第１レイヤーを形成及び処理して、前記第１絶縁体を形成することが好ましい。前記第１導電線を形成する工程と前記第２導電線を形成する工程とは、第２レイヤー工程を構成し、前記第１導電線と前記第２導電線とは、第２レイヤーの一部であり、前記第２レイヤー工程では、前記第２レイヤーを形成及び処理して、前記第１導電線及び前記第２導電線を同時に形成することが好ましい。前記第１レイヤー工程は、前記第２レイヤー工程の後に実行され、前記第１導電線及び前記第２導電線を同時に形成した後に実行することが好ましい。前記ひずみゲージを形成する工程は、第３レイヤー工程を構成し、前記第ひずみゲージは、第３レイヤーの一部であり、前記第３レイヤー工程では、前記第３レイヤーを形成及び処理して、前記ひずみゲージを形成することが好ましい。前記第３レイヤー工程は、前記第２レイヤー工程の前に実行され、ひずみゲージを形成及び処理して、前記第１導電線及び前記第２導電線を同時に形成することが好ましい。前記第２絶縁体を形成する工程は、第４レイヤー工程を構成し、前記第２絶縁体は、第４レイヤーの一部であり、前記第４レイヤー工程では、前記第４レイヤーを形成及び処理して、前記第２絶縁体を形成することが好ましい。片持ち梁構造を形成する工程は、第５レイヤー工程を構成し、前記片持ち梁構造は、第５レイヤーの一部であり、前記第５レイヤー工程では、前記第５レイヤーを形成及び処理して、前記片持ち梁構造を形成することが好ましい。
【００３７】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスの製造方法において、前記第１絶縁体を形成する工程は、第１レイヤー工程を構成し、前記第１絶縁体は、第１レイヤーの一部であり、前記第１レイヤー工程では、前記第１レイヤーを形成及び処理して、前記第１絶縁体を形成することが好ましい。前記第１導電線を形成する工程と前記第２導電線を形成する工程とは、第２レイヤー工程を構成し、前記第１導電線と前記第２導電線とは、第２レイヤーの一部であり、前記第２レイヤー工程では、前記第２レイヤーを形成及び処理して、前記第１導電線及び前記第２導電線のいずれかを形成した後、その後他方を形成することが好ましい。なお、前記第１導電線及び前記第２導電線の形成順序については問わない。前記第１レイヤー工程は、前記第２レイヤー工程の後に実行され、前記第１導電線及び前記第２導電線のいずれかを形成した後、他方を形成し、その後に実行することが好ましい。前記ひずみゲージを形成する工程は、第３レイヤー工程を構成し、前記第ひずみゲージは、第３レイヤーの一部であり、前記第３レイヤー工程では、前記第３レイヤーを形成及び処理して、前記ひずみゲージを形成することが好ましい。前記第３レイヤー工程は、前記第２レイヤー工程の前に実行され、ひずみゲージを形成及び処理して、前記第１導電線及び前記第２導電線のいずれかを形成した後、他方を形成することが好ましい。前記第２絶縁体を形成する工程は、第４レイヤー工程を構成し、前記第２絶縁体は、第４レイヤーの一部であり、前記第４レイヤー工程では、前記第４レイヤーを形成及び処理して、前記第２絶縁体を形成することが好ましい。片持ち梁構造を形成する工程は、第５レイヤー工程を構成し、前記片持ち梁構造は、第５レイヤーの一部であり、前記第５レイヤー工程では、前記第５レイヤーを形成及び処理して、前記片持ち梁構造を形成することが好ましい。
【００３８】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスの製造方法において、前記第１絶縁体と前記第２絶縁体は、前記第１導電線及び前記第２導電線との接触面積が多い方を前記第１絶縁体とする。
【００３９】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスの製造方法において、前記第２絶縁体の形成順序については問わない。
【００４０】
本発明の液中使用可能な半導体ひずみゲージの構造を有するデバイスの製造方法において、前記第片持ち梁構造の形成順序については問わない。
【発明の効果】
【００４１】
本発明によれば、液中環境下で存在する対象物に対して、デバイスを直接対象物に接触させて、緻密な接触力を計測することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態１に係る半導体ひずみゲージを示す平面図である。
【図２】（ａ）〜（ｂ）本発明の実施形態１に係る半導体ひずみゲージを示す図である。
【図３】本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスを示す平面図である。
【図４】（ａ）〜（ｂ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスを示す図である。
【図５】（ａ）〜（ｃ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスの製造方法の第３レイヤー工程を説明する図である。
【図６】（ａ）〜（ｃ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスの製造方法の第２レイヤー工程を説明する図である。
【図７】（ａ）〜（ｃ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスの製造方法の第４レイヤー工程を説明する図である。
【図８】（ａ）〜（ｃ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスの製造方法の第５レイヤー工程を説明する図である。
【図９】（ａ）〜（ｃ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスの製造方法の第１レイヤー工程を説明する図である。
【図１０】（ａ）〜（ｄ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスの製造方法の第３レイヤー工程の前段を説明する図である。
【図１１】（ａ）〜（ｃ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスの製造方法の第３レイヤー工程の後段、第２レイヤー工程の前段を説明する図である。
【図１２】（ａ）〜（ｃ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスの製造方法の第２レイヤー工程の中段を説明する図である。
【図１３】（ａ）〜（ｃ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスの製造方法の第２レイヤー工程の後段、第４レイヤー工程の前段を説明する図である。
【図１４】（ａ）〜（ｃ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスの製造方法の第４レイヤー工程の後段を説明する図である。
【図１５】（ａ）〜（ｃ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスの製造方法の第５レイヤー工程の前段を説明する図である。
【図１６】（ａ）〜（ｃ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスの製造方法の第５レイヤー工程の中段を説明する図である。
【図１７】（ａ）〜（ｂ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスの製造方法の第５レイヤー工程の後段を説明する図である。
【図１８】（ａ）〜（ｃ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスの製造方法の第１レイヤー工程の前段を説明する図である。
【図１９】（ａ）〜（ｃ）本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイスの製造方法の第１レイヤー工程の後段を説明する図である。
【図２０】本発明の実施形態２に係る半導体ひずみゲージの製造方法を示すフローチャートである。
【図２１】本発明の実施形態３に係る半導体ひずみゲージの製造方法を示すフローチャートである。
【図２２】本発明の実施形態４に係る半導体ひずみゲージの製造方法を示すフローチャートである。
【図２３】（ａ）〜（ｃ）本発明の実施形態５に係る片持ち梁構造の製造工程を説明する図である。
【図２４】本発明の実施形態６に係るひずみゲージ、第２絶縁体、片持ち梁の製造方法を示すフローチャートである。
【図２５】本発明の実施形態７に係るひずみゲージ、第２絶縁体、片持ち梁の製造方法を示すフローチャートである。
【図２６】本発明の実施形態８に係るひずみゲージ、第２絶縁体、片持ち梁の製造方法を示すフローチャートである。
【図２７】本発明の実施形態９に係るひずみゲージ、第２絶縁体、片持ち梁の製造方法を示すフローチャートである。
【図２８】本発明の実施形態１０に係るひずみゲージ、第２絶縁体、片持ち梁の製造方法を示すフローチャートである。
【図２９】（ａ）本発明の実施例１に関わる第１導電線及第２導電線形成前における半導体ひずみゲージの顕微鏡画像を示す図である。（ｂ）本発明の実施例１に係る半導体ひずみゲージの顕微鏡画像の一部を拡大する図である。
【図３０】（ａ）本発明の実施例２に関わる第１導電線及第２導電線形成後における半導体ひずみゲージの顕微鏡画像を示す図である。（ｂ）本発明の実施例２に係る半導体ひずみゲージの顕微鏡画像の一部を拡大する図である。
【図３１】（ａ）本発明の実施例３に関わる半導体ひずみゲージの構造を有するデバイスの画像を示す図である。（ｂ）本発明の実施例３に係る半導体ひずみゲージの構造を有するデバイスの顕微鏡画像である。
【図３２】（ａ）本発明の実施例４に関わる半導体ひずみゲージの構造を有するデバイスをマニピュレータに実装した画像を示す図である。（ｂ）マニピュレータに実装した半導体ひずみゲージの構造を有するデバイスを用いて、細胞の把持状態を示す斜視図である。
【図３３】（ａ）本発明の実施例５に係るデバイスの顕微鏡画像を示す図である（把持状態）。（ｂ）本発明の実施例５に係るデバイスの顕微鏡画像を示す図である（ロード後）。（ｃ）本発明の実施例５に係るデバイスの顕微鏡画像を示す図である（アンロード後）。
【発明を実施するための形態】
【００４３】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、図中、同一又は相当部分については同一の参照符号を付して説明を繰り返さない。
【００４４】
（実施形態１）
図１は、本発明の実施形態１に係る半導体ひずみゲージ１００を示す平面図である。半導体ひずみゲージ１００は、例えば、ひずみゲージ（Ｓｔｒａｉｎ Ｇａｕｇｅ）である。ひずみゲージは、ピエゾ抵抗素子を含むＭＥＭＳ（微小電気機械素子：Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）である。ピエゾ抵抗素子は、外部からの応力により電気抵抗値が変化する。また、電気抵抗値が変化する効果を圧抵抗効果（あつていこうこうか）又はピエゾ抵抗効果（Ｐｉｅｚｏｒｅｓｉｓｔｉｖｅ Ｅｆｆｅｃｔ）呼ぶ。ピエゾ抵抗素子を導電線と接続し、電気抵抗の変化を計測することで、ピエゾ抵抗素子に加わった応力、及びひずみを測定することが可能となる力学的センサである。
【００４５】
半導体ひずみゲージ１００は複数のピエゾ抵抗素子１（少なくとも１つのひずみゲージ）、リード線２（少なくとも１つの第１導電線）、リード線３（少なくとも１つの第２導電線）、絶縁体６（少なくとも１つの第１絶縁体、及び少なくとも１つの第２絶縁体のいずれか）が形成される。
【００４６】
複数のピエゾ抵抗素子１は、第１方向Ａ１（つまり、行方向Ａ１）に沿って延びており、略平行に並んでいる。複数のピエゾ抵抗素子１は第１方向Ａ１に沿った線幅Ｗ1と、第２方向Ａ２（つまり、列方向Ａ２）線幅Ｗ２で構成されており、線幅Ｗ１は線幅Ｗ２より長いこととする。一般的なひずみゲージにおいて、線幅Ｗ１はゲージ長と呼ばれる。複数のピエゾ抵抗素子１は連結線４で接続されている。連結線４と接続されていない複数のピエゾ抵抗素子１は、ゲージタブ５に接続されている。ピエゾ抵抗素子１は連結線４と接続することで、変化部分を直列に繋いた状態となり、抵抗値の変動を大きくする効果がある。実施形態1においては、ピエゾ抵抗素子は２個、連結線は１個で実施した。ピエゾ抵抗素子Ｎ個（Ｎは１以上の整数とする）を連結線（Ｎ-1）個で直列に接続し、連結線と接続していないピエゾ抵抗素子はゲージタブと接続する。ピエゾ抵抗素子が１個の場合は、連結線はなく、ピエゾ抵抗素子の両端にゲージタブが２個接続される。ピエゾ抵抗素子１の原料は、実施形態１では、シリコン（Ｓｉ）である。
【００４７】
連結線４は、第１方向Ａ１に沿った線幅Ｗ３と、第２方向Ａ２に沿った線幅Ｗ４で複数のピエゾ抵抗素子１と接続される。連結線４はピエゾ抵抗素子１に比べ、電気抵抗値が低いことが要求される。また、線幅Ｗ３は、線幅Ｗ２に比べて広く、線幅Ｗ４は、線幅Ｗ１に比べて短いこととする。連結線４の原料は、実施形態１では、ピエゾ抵抗素子１と同じシリコン（Ｓｉ）である。
【００４８】
ゲージタブ５は、ピエゾ抵抗素子１と、リード線２及びリード線３のいずれかと接続されている。図１に示すように、ゲージタブ５の少なくとも一部、リード線２及びリード線３と面同士で接合されていることが好ましい。ゲージタブ５の原料は、実施形態１では、ピエゾ抵抗素子１と同じシリコン（Ｓｉ）である。
【００４９】
リード線２は、ゲージタブ５と接続されている。リード線２の抵抗値はピエゾ抵抗素子１に比べ電気抵抗値が低いことが好ましい。ゲージタブ５の原料は、実施形態１では、アルミニウム（Ａｌ）である。
【００５０】
リード線３は、ゲージタブ５と接続されている。リード線２の抵抗値はピエゾ抵抗素子１に比べ電気抵抗値が低いことが好ましい。リード線３の原料は、実施形態１では、リード線２と同じアルミニウム（Ａｌ）である。
【００５１】
絶縁体６は、ピエゾ抵抗素子１の一部又は全て、リード線２の一部又は全て、リード線３の一部又は全て、各々と接続されている。絶縁体６は電気抵抗値が高いことが好ましい。絶縁体６の原料は、実施形態１では、酸化ケイ素（ＳｉＯｘ）である。
【００５２】
第１方向Ａ１に引っ張り力もしくは圧縮力が加わると、ゲージ長であるＷ１の長さが変化し、ゲージ長の電気抵抗値も変化する。一方、第２方向Ａ２に引っ張り力もしくは圧縮力が加わると、ゲージ長であるＷ１の長さは変化しないため、ゲージ長の電気抵抗値は変化しない。いずれの場合においても、Ｗ２の長さも変化するが、Ｗ２はＷ１より狭いため、Ｗ１よりも電気抵抗値の変化への影響が少なく、０とみなしてよい。
【００５３】
図２（ａ）は本発明の実施形態１に係る半導体ひずみゲージの斜視図である。図２（ｂ）は図２（ａ）のＩＩＢ−ＩＩＢ線に沿った断面図である。
【００５４】
図１及び図２に示すように、複数のピエゾ抵抗素子１、リード線２、リード線３、接続線４、ゲージタブ５の各々は絶縁体６（少なくとも１つの第１絶縁体）と絶縁体７（少なくとも１つの第２絶縁体）との間に配置される。また、絶縁体６は絶縁体７よりも、リード線２又はリード線３との接触領域が少ないものとする。実施形態１では、絶縁体６の上部に複数のピエゾ抵抗素子１、接続線４、ゲージタブ５が接合されており、ゲージタブ５の上部にリード線２の一部又は全て、及びリード線３の一部又は全てが接合されており、リード線２の一部又は全て、及びリード線３の一部又は全ての上部に、絶縁体７の一部又は全てが接合されている。絶縁体７の原料は、実施形態１では、酸化ケイ素（ＳｉＯｘ）である。
【００５５】
図３は、本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイス２００を示す平面図である。
【００５６】
次に図３を参照して、本発明の実施形態１に係る半導体ひずみゲージ１００の構造を有するデバイス２００を示す平面図である。半導体ひずみゲージの構造を有するデバイス２００は、支持基板となる、梁部８、ベース部９、ベース部１０の上部に、半導体ひずみゲージ１００が構成されている。梁部８とベース部９は接合されており、梁部８とベース部９の接合面が、片持ち梁の固定端となる。梁部８とベース部９は顕微鏡下での細胞把持を行うために、自由端側へ向かうにつれて幅が短くなる勾配を有している。
【００５７】
図３に示すように、実施形態１においては、梁部８、及びベース部９は、いずれも等脚台形形状であり、下底の両端にある２つの内角（底角）はそれぞれ７０度である。細胞把持を想定した場合、自由端側への勾配形状が好ましいが、梁部８、ベース部９、ベース部１０の形状特に限定されない。
【００５８】
図３に示すように、実施形態１においては、半導体ひずみゲージ１００ａ、半導体ひずみゲージ１００ｂが支持基板上に配置されている。半導体ひずみゲージ１００ａ、及び半導体ひずみゲージ１００ｂは半導体ひずみゲージ１００である。
【００５９】
図３に示すように、実施形態１においては、半導体ひずみゲージ１００ａは第１方向Ｂ１（つまり、行方向Ｂ１）に沿って配置され、複数のひずみゲージが梁部８、ベース部９のいずれにも接触している。片持ち梁における第１方向Ｂ１のたわみを計測するために配置しており、複数又は一部のひずみゲージが梁部８に接触していることが好ましいが、接地個所に置いては梁部８、ベース部９、ベース部１０のいずれでであってもよく、その設置個所は特に限定されない。
【００６０】
図３に示すように、実施形態１においては、半導体ひずみゲージ１００ｂは第１方向Ｂ２（つまり、行方向Ｂ２）に沿って配置され、複数のひずみゲージがベース部９に設置されている。半導体ひずみゲージ１００ｂは温度補償用のダミーゲージとして用いるものであり、片持ち梁における第１方向Ｂ１（つまり、行方向Ｂ１）のたわみの影響を受けない箇所であり、半導体ひずみゲージ１００ａの近くが好ましいが、接地個所に置いては梁部８、ベース部９、ベース部１０のいずれでであってもよく、その設置個所は特に限定されない。
【００６１】
実施形態１においては、半導体ひずみゲージ１００ａと半導体ひずみゲージ１００ｂは同じ設計寸法値である。ひずみゲージ１００内のピエゾ抵抗素子の電気抵抗値は、ひずみだけでなく温度変化によっても変化する。そのため、半導体ひずみゲージ１００ａと温度環境が等しく、なおかつ片持ち梁における第１方向Ｂ１のたわみの影響を受けない箇所が好ましい。また、半導体ひずみゲージ１００ａのゲージタブの一方と、半導体ひずみゲージ１００ｂのゲージタブの一方を、リード線１２に接続させている。半導体ひずみゲージ１００ａのゲージタブのもう一方をリード線１１に接続させ、半導体ひずみゲージ１００ｂのゲージタブのもう一方をリード線１３に接続させている。半導体ひずみゲージ１００ａと半導体ひずみゲージ１００ｂは、ブリッジ回路の可変抵抗素子として構成するため、リード線１２に、半導体ひずみゲージ１００ａのゲージタブの一方と、半導体ひずみゲージ１００ｂのゲージタブの一方を接続しても、計測上問題は生じない。ただし、半導体ひずみゲージ１００ａのゲージタブの一方と、半導体ひずみゲージ１００ｂのゲージタブの一方を、１つのリード線１２で接続させる必要はなく、各々から異なるリード線を配置しても問題はない。
【００６２】
実施形態１においては、リード線１１、リード線１２、リード線１３の原料は、実施形態１では、全てアルミニウム（Ａｌ）である。
【００６３】
さらに、実施形態１によれば、接触力を計測する接触対象は、固体であっても、ゲル（液体分散媒のコロイド）であってもよく、その形態は特に限定されない。
【００６４】
図４（ａ）は、本発明の実施形態１に係る半導体ひずみゲージの構造を有するデバイス２００の斜視図である。図４（ｂ）は図４（ａ）のＩＶＢ−ＩＶＢ線に沿った断面図である。
【００６５】
図３及び図４に示すように、複数の半導体ひずみゲージ１００、リード線１１、リード線１２、リード線１３の各々は絶縁体６と絶縁体７との間に配置される。実施形態１では、梁部８、ベース部９、ベース部１０の上部に絶縁体６が接合されており、絶縁体６の上部に複数の半導体ひずみゲージ１００が接合されており、複数の半導体ひずみゲージ１００の上部にリード線１１、リード線１２、リード線１３の各々の一部又は全てが接合されており、リード線１１、リード線１２、リード線１３の各々の一部又は全ての上部に絶縁体７の一部又は全てが接合されている。梁部８、ベース部９、ベース部１０の原料は、実施形態１では、シリコン（Ｓｉ）である。
【００６６】
以上、図１〜図４を参照して説明したように、実施形態１によれば、半導体ひずみゲージ１００ごとにひずみゲージのピエゾ抵抗素子の電気抵抗値を個別に取得できる。従って、半導体ひずみゲージ１００の構造を有するデバイス２００に対象物が接触した場合、接触力を計測することが可能になる。例えば、半導体ひずみゲージの構造を有するデバイスにおける、片持ち梁の自由端に物体が接触した場合、片持ち梁がたわみ、たわみが生じる個所にひずみゲージのピエゾ抵抗素子をあらかじめ配置しておくことにより、半導体ひずみゲージの構造を有するデバイスと対象物との接触により生じる接触力を計測することができる。
【００６７】
また、実施形態１によれば、半導体ひずみゲージ１００は、半導体ひずみゲージの構造を有するデバイス２００に複数設置することができる。従って、片持ち梁の自由端に物体が接触した場合、半導体ひずみゲージの構造を有するデバイスにおける複数個所のひずみ量を、同時に複数計測することが可能である。つまり、半導体ひずみゲージの構造を有するデバイスに生じるひずみを空間的に計測することができる。
【００６８】
また、実施形態１によれば、たわみの影響を大きく受ける片持ち梁上の個所に半導体ひずみゲージを１つ配置し、前者設置個所から近く、さらにたわみの影響を受けない箇所に別途１つ直交配置することにより、接触力計測の際に用いるブリッジ回路上のダミーゲージとして利用することが可能になる。顕微鏡下で細胞を操作し、さらに接触を計測する際、顕微鏡の照明装置の影響により、温度変化が生じるが、その温度変化が与えるひずみゲージの電気抵抗値の影響を容易に補償することが可能である。つまり、計測対象との接触力を信頼性の高い値として扱うことができる。
【００６９】
また、実施形態１によれば、半導体ひずみゲージ１００は、一般的な半導体プロセスで製作可能な材料、及び構造であり、細胞のような直径１００マイクロメートル以下の対象物を計測することが可能な寸法で設計及び製作することが可能である。
【００７０】
また、実施形態１によれば、半導体ひずみゲージ１００は、２層の絶縁体で挟まれており、液中下で使用可能である。そのため、液中環境下で取り扱う必要のある細胞、組織、微生物のような生体材料を扱うことができる。赤血球細胞の硬さは疾病との因果関係が強く知られており、半導体ひずみゲージの構造を有するデバイス２００と赤血球細胞との接触力を計測することで、診断にも応用できる。従って、医療、生化学分析、又は生化学実験等の微細作業環境下で効果的に使用可能である。
【００７１】
さらに、実施形態１によれば、半導体ひずみゲージ１００は、２層の絶縁体で挟まれており、液中下で使用可能であるため、液中環境下でのセンサ、高湿度環境下でのセンサに応用することができる。一般的には、半導体プロセスで製作するセンサやＭＥＭＳ技術で製作するセンサのような、電気配線がむき出しのセンサは、パッケージングと呼ばれるセラミックやプラスチックでパッケージに入れる工程が必要であるが、パッケージングの工程を行わなくても電気絶縁性の高いセンサが製作可能である。従って、細胞、組織、微生物を扱う医療分野やバイオ分野への適用に限定されず、電子部品の分野等、幅広い分野に適用可能である。つまり、半導体ひずみゲージ１００は汎用性が高い。
【００７２】
また、電気抵抗値を取得することで、温度情報を計測することが可能である。半導体ひずみゲージ１００を温度センサとして利用することも可能である。実施形態１においては、ひずみ計測を行うことを目的にピエゾ抵抗素子の材料としてシリコン（Ｓｉ）を用いたが、プラチナ（Ｐｔ）、ニッケル（ニッケル）をピエゾ抵抗素子の材料に置き換えることで、高感度温度センサの製作が可能である。
【００７３】
また、実施形態１によれば、半導体ひずみゲージ１００は、半導体ひずみゲージの構造を有するデバイス２００に複数設置することができるため、温度補償用のダミーゲージを１つ設置した。さらに、上記の温度センサを設置することで、より温度変化が計測値にもたらす影響を軽減するための補償を行うことが可能である。
【００７４】
また、実施形態１によれば、半導体ひずみゲージの構造を有するデバイス２００は、細胞の把持や移動操作が可能である。ただし、把持対象は、細胞以外の固体やゲル（液体分散媒のコロイド）であってもよく、その形態は特に限定されない。
【００７５】
また、半導体ひずみゲージ１００は温度センサとしての応用が可能であり、さらに半導体ひずみゲージの構造を有するデバイス２００は、細胞の把持や移動操作が可能であるため、細胞、組織、微生物の局所温度計測や、液体、ゲルの空間的局所温度計測にも応用可能である。
【００７６】
さらに、実施形態１によれば、第１リード線、第２リード線、絶縁体７は、絶縁体６上に積層されるため、半導体ひずみゲージ１００の厚みは梁部８、ベース部９、ベース部１０から構成される片持ち梁に比べて、厚みを５μｍ以下と薄くできる。従って、細胞把持や操作に適した片持ち梁を設計及び製作した際に、半導体ひずみゲージ１００の構造特性が、片持ち梁の最適設計に影響を与えることはない。
【００７７】
さらに、実施形態１によれば、複数のピエゾ抵抗素子１の原料と連結線４の原料とゲージタブ５の原料とは、同じである。加えて、リード線２の原料とリード線３の原料とは、同じである。従って、半導体ひずみゲージ１００は、２層の絶縁体を除いた場合、２種類の原料で形成でき、製造コストをさらに低減できる。
【００７８】
図５〜図９を参照して、半導体ひずみゲージの構造を有するデバイスの製造方法について説明する。半導体ひずみゲージの構造を有するデバイスの製造方法は第１レイヤー工程Ｓ１００、第２レイヤー工程Ｓ２００、第３レイヤー工程Ｓ３００、第４レイヤー工程Ｓ４００、第５レイヤー工程Ｓ５００を含む。図５は第３レイヤー工程Ｓ３００を説明する図であり、図６は第２レイヤー工程Ｓ２００を説明する図であり、図７は第４レイヤー工程Ｓ４００を説明する図であり、図８は第５レイヤー工程Ｓ５００を説明する図であり、図９は第１レイヤー工程Ｓ１００を説明する図である。
【００７９】
図５（ａ）は、第３レイヤーＬ３を示す斜視図である。図５（ｂ）は、第３レイヤー工程Ｓ３００での処理後の第３レイヤーＬ３を説明する斜視図である。図５（ｃ）は、図５（ｂ）のＶＣ−ＶＣ線に沿った断面図である。
【００８０】
図５（ａ）に示すように、第３レイヤー工程Ｓ３００では、第４レイヤー上に第３レイヤーＬ３を形成する。第３レイヤーＬ３の原料は、実施形態１では、シリコン（Ｓｉ）である。
【００８１】
図５（ｂ）および図５（ｃ）に示すように、第３レイヤー工程Ｓ３００では、エッチング（例えば、ドライエッチング）により、第３レイヤーＬ３を処理して、複数のピエゾ抵抗素子１、接続線４、及び複数のゲージタブ５を形成する。従って、複数のピエゾ抵抗素子１、接続線４、及び複数のゲージタブ５は、第３レイヤーＬ３の一部である。処理後の第３レイヤーＬ３、つまり、複数のピエゾ抵抗素子１、接続線４、及び複数のゲージタブ５を第１レイヤーＬ３ａと記載する場合もある。
【００８２】
第３レイヤー工程Ｓ３００の完了後、第２レイヤー工程Ｓ２００が実行される。
【００８３】
図６（ａ）は、第２レイヤーＬ２を示す斜視図である。図６（ｂ）は、第２レイヤー工程Ｓ２００での処理後の第２レイヤーＬ２を説明する斜視図である。図６（ｃ）は、図６（ｂ）のＶＩＣ−ＶＩＣ線に沿った断面図である。
【００８４】
図６（ａ）に示すように、第２レイヤー工程Ｓ２００では、第３レイヤー上に第２レイヤーＬ２を形成する。第２レイヤーＬ２の原料は、実施形態１では、アルミニウム（Ａｌ）である。
【００８５】
図６（ｂ）および図６（ｃ）に示すように、第２レイヤー工程Ｓ２００では、エッチング（例えば、ウエットエッチング）により、第２レイヤーＬ２を処理して、リード線１１、リード線１２、及びリード線１３を形成する。従って、リード線１１、リード線１２、及びリード線１３は、第２レイヤーＬ２の一部である。処理後の第２レイヤーＬ２、つまり、リード線１１、リード線１２、及びリード線１３を第２レイヤーＬ２ａと記載する場合もある。
【００８６】
第３レイヤー工程Ｓ３００の完了後、第４レイヤー工程Ｓ４００が実行される。
【００８７】
図７（ａ）は、第４レイヤーＬ４を示す斜視図である。図７（ｂ）は、第４レイヤー工程Ｓ４００での処理後の第４レイヤーＬ４を説明する斜視図である。図７（ｃ）は、図７（ｂ）のＶＩＩＣ−ＶＩＩＣ線に沿った断面図である。
【００８８】
図７（ａ）に示すように、第４レイヤー工程Ｓ４００では、第３レイヤー下に第４レイヤーＬ４を形成する。第４レイヤーＬ４の原料は、実施形態１では、酸化ケイ素（ＳｉＯｘ）である。例えば、ｘ＝２である。
【００８９】
図７（ｂ）および図７（ｃ）に示すように、第４レイヤー工程Ｓ４００では、エッチング（例えば、ウエットエッチング）により、第４レイヤーＬ４を処理して、絶縁体６を形成する。従って、絶縁体６は、第４レイヤーＬ４の一部である。処理後の第４レイヤーＬ４、つまり、絶縁体６を第４レイヤーＬ４ａと記載する場合もある。
【００９０】
第４レイヤー工程Ｓ４００の完了後、第５レイヤー工程Ｓ５００が実行される。
【００９１】
図８（ａ）は、第５レイヤーＬ５を示す斜視図である。図８（ｂ）は、第５レイヤー工程Ｓ５００での処理後の第５レイヤーＬ５を説明する斜視図である。図８（ｃ）は、図８（ｂ）のＶＩＩＩＣ−ＶＩＩＩＣ線に沿った断面図である。
【００９２】
図８（ａ）に示すように、第５レイヤー工程Ｓ５００では、第４レイヤー下に第５レイヤーＬ５を形成する。  
【００９３】
図８（ｂ）および図８（ｃ）に示すように、第５レイヤー工程Ｓ５００では、エッチング（例えば、ドライエッチング）により、第５レイヤーＬ５を処理して、支持基板となる、下部層１４、絶縁層１５、及び上部層１６から構成される片持ち梁を形成する。従って、下部層１４、絶縁層１５、及び上部層１６は、第５レイヤーＬ５の一部である。処理後の第５レイヤーＬ５、つまり、下部層１４、絶縁層１５、及び上部層１６を第５レイヤーＬ５ａと記載する場合もある。また、図４においては支持基板となる片持ち梁を、梁部８、ベース部９、及びベース部１０に分割し、片持ち梁の構成を説明していたが、図８においては下部層１４、絶縁層１５、及び上部層１６に分割し、片持ち梁の構成を説明した。細胞操作を考慮した自由端側へ向かうにつれて幅が短くなる勾配を有した片持ち梁の構造であることが重要であり、分割方法に関しては特に制限されない。第５レイヤーＬ５の原料は、実施形態１では、下部層１４、及び上部層１６がシリコン（Ｓｉ）であり、絶縁層１５が酸化ケイ素（ＳｉＯｘ）であり、例えば、ｘ＝２である。
【００９４】
第５レイヤー工程Ｓ５００の完了後、第１レイヤー工程Ｓ１００が実行される。
【００９５】
図９（ａ）は、第１レイヤーＬ１を示す斜視図である。図９（ｂ）は、第１レイヤー工程Ｓ１００での処理後の第１レイヤーＬ１を説明する斜視図である。図９（ｃ）は、図９（ｂ）のＩＸＣ−ＩＸＣ線に沿った断面図である。
【００９６】
図９（ａ）に示すように、第１レイヤー工程Ｓ１００では、第２レイヤー上に第１レイヤーＬ１を形成する。第１レイヤーＬ１の原料は、実施形態１では、酸化ケイ素（ＳｉＯｘ）である。例えば、ｘ＝２である。
【００９７】
図９（ｂ）および図９（ｃ）に示すように、第１レイヤー工程Ｓ１００では、薄膜製造技術（例えば、スパッタリング）により、第１レイヤーＬ１を処理して、絶縁体７を形成する。従って、絶縁体７は、第１レイヤーＬ１の一部である。処理後の第１レイヤーＬ１、つまり、絶縁体７を第１レイヤーＬ１ａと記載する場合もある。
【００９８】
図１０〜図１９を参照して、半導体ひずみゲージの構造を有するデバイスの製造方法の詳細について説明する。図１０（ａ）〜（ｄ）及び図１１（ａ）〜（ｂ）は、それぞれ、第３レイヤー工程Ｓ３００の前段及び後段を説明する断面図である。図１０（ａ）〜図１０（ｄ）は、それぞれ、工程Ｓ１〜工程Ｓ４を説明し、図１１（ａ）〜図１１（ｂ）は、それぞれ、工程Ｓ５〜工程Ｓ６を説明する。
【００９９】
図１０（ａ）に示すように、工程Ｓ１において、レイヤーＬ５、レイヤーＬ４、及びレイヤーＬ３から構成される基板を用意し、洗浄する。ここで、レイヤーＬ５はハンドル層１７、下部中間絶縁層１８、及び下部デバイス層１９から構成されている。ハンドル層１７、下部中間絶縁層１８、下部デバイス層１９、上部中間絶縁層となるレイヤーＬ４、及び上部デバイス層となるレイヤーＬ３から構成される基板は、２層の電気的に絶縁された酸化ケイ素の埋め込み層（ＢＯＸ層）から構成される、ＳＯＩ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウエハである。図１０（ｂ）に示すように、工程Ｓ２において、第３レイヤーＬ３上にレジスト５１を形成する。図１０（ｃ）に示すように、工程Ｓ３において、複数のピエゾ抵抗素子１、接続線４、及びゲージタブ５に対応するマスクを使用して、フォトリソグラフィにより、複数のピエゾ抵抗素子１、接続線４、及びゲージタブ５に対応するパターンをレジスト５１に露光する。図１０（ｄ）に示すように、工程Ｓ４において、現像液によって、レジスト５１のうち余分な部分、つまり、複数のピエゾ抵抗素子１、接続線４、及びゲージタブ５に対応するパターン以外の部分を除去する。その結果、複数のピエゾ抵抗素子１、接続線４、及びゲージタブ５に対応するパターンのレジスト５１が形成される。
【０１００】
図１１（ａ）に示すように、工程Ｓ５において、第３レイヤーＬ３の原料を深堀りＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ； ＲＩＥ）を使用して、第３レイヤーＬ３のうち余分な部分、つまり、第３レイヤーＬ３のうちレジスト５１で覆われていない部分をドライエッチングにより除去する。なお、図１１（ａ）では、複数のピエゾ抵抗素子１、接続線４、及びゲージタブ５は表れていない。図１１（ｂ）に示すように、工程Ｓ６において、ドライ洗浄又はウエット洗浄を実行して、残ったレジスト５１を除去する。
【０１０１】
ここで、図には表れていないが、複数のピエゾ抵抗素子１、接続線４、及びゲージタブ５から構成される第３レイヤーＬ３ａと、リード線１１、リード線１２、及びリード線１３から構成される第２レイヤーＬ２ａとの導通を確実にするため、複数のピエゾ抵抗素子１、接続線４、及びゲージタブ５をテーパ構造とするための工程を実行してもよい。この工程を実行すると、工程Ｓ５では、テーパ構造の第３レイヤーＬ３ａが形成される。
【０１０２】
以上、第３レイヤー工程Ｓ３００が完了した。次に、第２レイヤー工程Ｓ２００が実行される。
【０１０３】
図１１（ｃ）、図１２（ａ）〜（ｃ）、及び図１３（ａ）〜（ｂ）は、それぞれ、第２レイヤー工程Ｓ２００の前段、中段、及び後段を説明する断面図である。図１１（ｃ）は、工程Ｓ７を説明し、図１２（ａ）〜図１２（ｃ）は、それぞれ、工程Ｓ８〜工程Ｓ１０を説明し、図１３（ａ）〜図１３（ｂ）は、それぞれ、工程Ｓ１１〜工程Ｓ１２を説明する。
【０１０４】
図１１（ｃ）に示すように、工程Ｓ７において、スパッタリングにより、第２レイヤーＬ２の原料によって第４レイヤーＬ４上及び第３レイヤーＬ３ａ上に成膜する。なお、図面を簡略化しているため、図には表れていないが、複数のピエゾ抵抗素子１、接続線４、及びゲージタブ５から構成される第３レイヤーＬ３ａと、リード線１１、リード線１２、及びリード線１３から構成される第２レイヤーＬ２ａとの導通を確実にするため、第２レイヤーＬ２の膜厚は、第３レイヤーＬ３の膜厚より厚い。
【０１０５】
図１２（ａ）に示すように、工程Ｓ８において、第２レイヤーＬ２上にレジスト５２を形成する。図１２（ｂ）に示すように、工程Ｓ９において、リード線１１、リード線１２、及びリード線１３に対応するマスクを使用して、フォトリソグラフィにより、リード線１１、リード線１２、及びリード線１３に対応するパターンをレジスト５２に露光する。図１２（ｃ）に示すように、工程Ｓ１０において、現像液によって、レジスト５２のうち余分な部分、つまり、リード線１１、リード線１２、及びリード線１３に対応するパターン以外の部分を除去する。その結果、リード線１１、リード線１２、及びリード線１３に対応するパターンのレジスト５２が形成される。
【０１０６】
図１３（ａ）に示すように、工程Ｓ１１において、第２レイヤーＬ２の原料を溶解するエッチャントを使用して、第２レイヤーＬ２のうち余分な部分、つまり、第２レイヤーＬ２のうちレジスト５２で覆われていない部分を除去する。図１３（ｂ）に示すように、工程Ｓ１２において、ドライ洗浄又はウエット洗浄を実行して、残ったレジスト５１を除去する。
【０１０７】
以上、第２レイヤー工程Ｓ２００が完了した。次に、第４レイヤー工程Ｓ４００が実行される。
【０１０８】
図１３（ｃ）、及び図１４（ａ）〜（ｃ）は、それぞれ、第４レイヤー工程Ｓ４００の前段、及び後段を説明する断面図である。図１３（ｃ）は、工程Ｓ１３を説明し、図１４（ａ）〜図１４（ｃ）は、それぞれ、工程Ｓ１４〜工程Ｓ１６を説明する。
【０１０９】
図１３（ｃ）に示すように、工程Ｓ１３において、第４レイヤーＬ４、第３レイヤーＬ３ａ、及び第２レイヤーＬ２ａ上にレジスト５３を形成する。
【０１１０】
図１４（ａ）に示すように、工程Ｓ１４において、絶縁体６に対応するマスクを使用して、フォトリソグラフィにより、絶縁体６に対応するパターンをレジスト５２に露光する。ここで、絶縁体６のパターンは、細胞把持を考慮して自由端側へ向かうにつれて幅が短くなる勾配を有する上部層１６より小さいか同じパターンとする。また、絶縁体６と上部層１６が同じパターンであれば、半導体ひずみゲージの構造を有するデバイスの製造方法を簡素化することが可能である。具体的には、上部層１６、及び絶縁層１５、各々のパターン形成に必要なフォトリソグラフィ工程を省略することが可能である。図１４（ｂ）に示すように、工程Ｓ１５において、現像液によって、レジスト５３のうち余分な部分、つまり、絶縁体６に対応するパターン以外の部分を除去する。その結果、絶縁体６に対応するパターンのレジスト５２が形成される。図１４（ｃ）に示すように、工程Ｓ１６において、第４レイヤーＬ４の原料を溶解するエッチャントを使用して、第４レイヤーＬ４のうち余分な部分、つまり、第４レイヤーＬ４のうちレジスト５３で覆われていない部分を除去する。なお、図１４（ｃ）では、絶縁体６は表れていない。
【０１１１】
以上、第４レイヤー工程Ｓ４００が完了した。次に、第５レイヤー工程Ｓ５００が実行される。
【０１１２】
図１５（ａ）〜（ｃ）、図１６（ａ）〜（ｃ）、及び図１７（ａ）〜（ｂ）は、それぞれ、第５レイヤー工程Ｓ５００の前段、中段、及び後段を説明する断面図である。図１５（ａ）〜（ｃ）は、それぞれ、工程Ｓ１７〜工程Ｓ１９を説明し、図１６（ａ）〜図１６（ｃ）は、それぞれ、工程Ｓ２０〜工程Ｓ２２を説明し、図１７（ａ）〜図１７（ｂ）は、それぞれ、工程Ｓ２３〜工程Ｓ２４を説明する。
【０１１３】
図１５（ａ）に示すように、工程Ｓ１７において、第５レイヤーＬ５を構成する下部デバイス層１９の原料を深堀りＲＩＥを使用して、第５レイヤーＬ５のうち余分な部分、つまり、第５レイヤーＬ５を構成する下部中間絶縁層１８のうちレジスト５３で覆われていない部分をドライエッチングにより除去する。なお、図１５（ａ）では、上部層１６は表れていない。図１５（ｂ）に示すように、工程Ｓ１８において、第５レイヤーＬ５を構成する下部中間絶縁層１８の原料をエッチャント、又は深堀りＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ； ＲＩＥ）、又は反応性イオンエッチング (Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ； ＲＩＥ) のいずれか、又は複数を使用して、第５レイヤーＬ５のうち余分な部分、つまり、第５レイヤーＬ５を構成する下部中間絶縁層１８のうちレジスト５３で覆われていない部分をドライエッチングにより除去する。図１５（ｃ）に示すように、工程Ｓ１９において、ドライ洗浄又はウエット洗浄を実行して、残ったレジスト５３を除去する。
【０１１４】
図１６（ａ）に示すように、工程Ｓ２０において、第５レイヤーＬ５を構成するハンドル層１７下にレジスト５４を形成する。図１６（ｂ）に示すように、工程Ｓ２１において、ハンドル層１７に対応するマスクを使用して、フォトリソグラフィにより、ハンドル層１７に対応するパターンをレジスト５４に露光する。図１６（ｃ）に示すように、工程Ｓ２２において、現像液によって、レジスト５４のうち余分な部分、つまり、ハンドル層１７に対応するパターン以外の部分を除去する。その結果、リハンドル層１７に対応するパターンのレジスト５４が形成される。
【０１１５】
図１７（ａ）に示すように、工程Ｓ２３において、第５レイヤーＬ５を構成するハンドル層１７の原料を深堀りＲＩＥを使用して、第５レイヤーＬ５のうち余分な部分、つまり、第５レイヤーＬ５を構成するハンドル層１７のうちレジスト５４で覆われていない部分をドライエッチングにより除去する。図１７（ｂ）に示すように、工程Ｓ２４においてドライ洗浄又はウエット洗浄を実行して、残ったレジスト５３を除去する。
【０１１６】
以上、第５レイヤー工程Ｓ５００が完了した。次に、第１レイヤー工程Ｓ１００が実行される。
【０１１７】
図１８（ａ）〜（ｃ）、及び図１９（ａ）〜（ｃ）は、それぞれ、第１レイヤー工程Ｓ１００の前段、及び後段を説明する断面図である。図１８（ａ）〜図１８（ｃ）は、それぞれ、工程Ｓ２５〜工程Ｓ２７を説明し、図１９（ａ）〜図１９（ｃ）は、それぞれ、工程Ｓ２８〜工程Ｓ３０を説明する。
【０１１８】
図１８（ａ）に示すように、工程Ｓ２５において、スパッタリングにより、第１レイヤーＬ１の原料によって第４レイヤーＬ４ａ上、第３レイヤーＬ３ａ上、及び第２レイヤーＬ２ａ上に成膜する。なお、図面を簡略化しているため、図には表れていないが、複数のピエゾ抵抗素子１、接続線４、ゲージタブ５から構成される第３レイヤーＬ３ａ、及びリード線１１、リード線１２、リード線１３から構成される第２レイヤーＬ２ａの絶縁を確実にするため、第１レイヤーＬ１の膜厚は、第２レイヤーＬ２の膜厚より厚い。図１８（ｂ）に示すように、工程Ｓ２６において、第１レイヤーＬ１上にレジスト５５を形成する。図１８（ｃ）に示すように、工程Ｓ２７において、絶縁体７に対応するマスクを使用して、フォトリソグラフィにより、絶縁体７に対応するパターンをレジスト５５に露光する。
【０１１９】
図１９（ａ）に示すように、工程Ｓ２８において、現像液によって、レジスト５５のうち余分な部分、つまり、絶縁体７に対応するパターン以外の部分を除去する。その結果、絶縁体７に対応するパターンのレジスト５５が形成される。ここで、絶縁体７のパターンは、リード線１１、リード線１２、リード線１３、各々のうち液中に沈めない一部分をワイヤーボンディング又ははんだ付けのために露出させたものとする。図１９（ｂ）に示すように、工程Ｓ２９において、第１レイヤーＬ１を構成する絶縁体７の原料をエッチャント、反応性イオンエッチング (Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ； ＲＩＥ) のいずれか、又は複数を使用して、第１レイヤーＬ１のうち余分な部分、つまり、第１レイヤーＬ１のうちレジスト５５で覆われていない部分を除去する。図１９（ｃ）に示すように、工程Ｓ３０において、ドライ洗浄又はウエット洗浄を実行して、残ったレジスト５３を除去する。
【０１２０】
以上、図１０〜図１９を参照して説明したように、実施形態１に係る製造方法によって、図１に示す半導体ひずみゲージ１００を好適に製造できる。また、ピエゾ抵抗素子はＳＯＩウエハのデバイス層を半導体ひずみゲージとして利用するため、デバイス層の厚みがそのままひずみゲージの高さ寸法となる。深堀りエッチングの反応ガスを選択することで、シリコンと酸化ケイ素のエッチングレート（加工速度）比を大きくすることができるため、シリコンはエッチングできるが、酸化ケイ素の埋め込み層はエッチングできない状態となる。つまり、デバイス層のシリコンのみを選択的にエッチングし、酸化ケイ素の埋め込み層に達した段階で、エッチングを停止することができる。従って高さ方向の誤差範囲を±０．５μｍ〜２μｍ以内におさえることが可能で、高い精度で半導体ひずみゲージを製作することができる。また、半導体ひずみゲージはドライエッチングにより加工するため、一般的なピエゾ抵抗素子を形成するために必要な、ボロンドープ、プリディフュージョン（１回目の熱拡散）、ボロンガラス除去、ドライブイン（２回目の熱拡散）、酸化ケイ素膜除去の工程を省略することができ、製造プロセスの簡素化及び製造時間の短縮化を実現でき、ひいては製造コストを低減できる。さらに、半導体プロセスを採用しているため容易に半導体ひずみゲージ１００を製造できる。半導体プロセスは、高精度な微細加工及び成膜加工に最適だからである。また、半導体プロセスの採用により、半導体ひずみゲージの構造を集積した半導体ひずみゲージの構造を有するデバイスの製作も容易に可能である。
【０１２１】
また、図５を参照して説明したように、実施形態１によれば、複数のピエゾ抵抗素子１、接続線４、及びゲージタブ５は第３レイヤー工程Ｓ３００において同時に形成する。従って、製造プロセスの簡素化及び製造時間の短縮化を実現でき、ひいては製造コストを低減できる。
【０１２２】
さらに、図６を参照して説明したように、実施形態１によれば、リード線１１、リード線１２、及びリード線１３は第２レイヤー工程Ｓ２００で形成される。従って、重要なパーツである、リード線１１、リード線１２、及びリード線１３に不具合が発生していれば、第４レイヤー工程Ｓ４００に進むことなく、再び第２レイヤー工程Ｓ２００をやり直すことで、プロセスの無駄を省くことができる。例えば、第２レイヤー工程Ｓ２００で、リード線１１、リード線１２、及びリード線１３を形成すると、リード線１１、リード線１２、及びリード線１３に不具合が発生した場合に、第３レイヤー工程Ｓ３００が無駄になる。
【０１２３】
さらに、図６を参照して説明したように、実施形態１によれば、リード線１１、リード線１２、及びリード線１３は第２レイヤー工程Ｓ２００において同時に形成する。従って、製造プロセスの簡素化及び製造時間の短縮化を実現でき、ひいては製造コストを低減できる。
【０１２４】
さらに、図７及び図８を参照して説明したように、実施形態１によれば、絶縁体６、絶縁層１５、及び上部層１６は、第４レイヤー工程Ｓ４００、及び第５レイヤー工程Ｓ５００において同時に形成する。従って、製造プロセスの簡素化及び製造時間の短縮化を実現でき、ひいては製造コストを低減できる。
【０１２５】
さらに、図８を参照して説明したように、実施形態１によれば、片持ち梁の下部層、及び上部層はＳＯＩウエハのハンドル層とデバイス層を利用するため、ハンドル層及びデバイス層の厚みがそのまま片持ち梁の下部層、及び上部層の高さ寸法となる。深堀りエッチングの反応ガスを選択することで、シリコンと酸化ケイ素のエッチングレート比を大きくすることができるため、シリコンはエッチングできるが、酸化ケイ素の埋め込み層はエッチングできない状態となる。つまり、デバイス層及びハンドル層のシリコンを選択的にエッチングし、酸化ケイ素の埋め込み層に達した段階で、エッチングを停止することができる。従って高さ方向の誤差範囲を±１μｍ〜５μｍ以内におさえることが可能で、高い精度で片持ち梁を製作することができる。
【０１２６】
さらに、図５、及び図８を参照して説明したように、実施形態１では、第３レイヤーＬ３及び第５レイヤーＬ５の原料はシリコン（Ｓｉ）である。第３レイヤーＬ３及び第５レイヤーＬ５の工程において、ドライエッチングではなく、ウエットエッチングを用いることも可能である。
【０１２７】
さらに、図６、及び図９を参照して説明したように、実施形態１では、第２レイヤーＬ２の原料はアルミニウム（Ａｌ）である。アルミニウム（Ａｌ）は、電気的及び機械的に非常に安定で、微細加工が容易であり、しかも開発実績が多く信頼性が高いからである。また、基板第１レイヤーＬ１の原料は酸化ケイ素（ＳｉＯｘ）である。酸化ケイ素（ＳｉＯｘ）は、電気的及び機械的に非常に安定で、開発実績が多く信頼性が高いからである。
【０１２８】
（実施形態２）
図１及び図２０を参照して、本発明の実施形態２に係る半導体ひずみゲージ１００の製造方法について説明する。実施形態２に係る製造方法によって、図１に示す半導体ひずみゲージ１００を製造する。
【０１２９】
図２０は、半導体ひずみゲージ１００の製造方法を示すフローチャートである。製造方法は、工程Ｓ４１〜工程Ｓ４２を含む。工程Ｓ４１及び工程Ｓ４２は第３レイヤー工程Ｓ３００を構成する。
【０１３０】
工程Ｓ４１において、第３レイヤーを形成する。実施形態２では、薄膜製造技術（例えば、スパッタリング）により、第３レイヤーＬ３を処理する。その後、工程Ｓ４２においてピエゾ抵抗素子１、接続線４、ゲージタブ５を形成する。ピエゾ抵抗素子１、接続線４、ゲージタブ５の形成方法は、エッチング法を用いる。また、エッチング法は、ウエットエッチング法を採用してもよいし、ドライエッチング法を採用してもよい。
【０１３１】
以上、実施形態２に係る製造方法によれば、図１に示す半導体ひずみゲージ１００を容易に製造できる。その他、実施形態１に係る製造方法と同様の効果を有する。実施形態２によれば、シリコン（Ｓｉ）以外の材料で半導体ひずみゲージを製作することができる。例えばプラチナ（Ｐｔ）で半導体ひずみゲージ１００を形成した場合、半導体ひずみゲージ１００は温度センサとして利用することが可能である。この場合、ひずみゲージは、一般的なひずみゲージで用いるピエゾ抵抗素子としての用途ではなく、温度センサにおいて同じく電気抵抗値を利用するサーミスタ（Ｔｈｅｒｍｉｓｔｏｒ）としての用途である。また、図４に示す半導体ひずみゲージの構造を有するデバイス２００は、半導体ひずみゲージを複数集積することができるため、ひずみゲージと、温度センサの両方を集積することが可能である。
【０１３２】
（実施形態３）
図１及び図２１を参照して、本発明の実施形態３に係る半導体ひずみゲージ１００の製造方法について説明する。実施形態３に係る製造方法によって、図１に示す半導体ひずみゲージ１００を製造する。
【０１３３】
図２１は、半導体ひずみゲージ１００の製造方法を示すフローチャートである。製造方法は、工程Ｓ５１〜工程Ｓ５３を含む。工程Ｓ５１は第３レイヤー工程Ｓ３００を構成する。工程Ｓ５２、及び工程Ｓ５３は第２レイヤー工程Ｓ２００を構成する。
【０１３４】
工程Ｓ５１において、ピエゾ抵抗素子１、接続線４、ゲージタブ５を形成する。工程Ｓ５２において、リード線２（第１導電線）を形成する。工程Ｓ５３において、リード線３（第２導電線）を形成する。工程Ｓ５１は図５で説明した第３レイヤー工程Ｓ３００と同様である。工程Ｓ５２と、工程Ｓ５３は別々に実行され、図６で説明した第２レイヤー工程Ｓ２００と同様である。ただし、実施形態３における第２レイヤー工程Ｓ２００では、リード線２（第１導電線）を形成し、その後リード線３（第２導電線）を形成する。
【０１３５】
実施形態３においては、工程Ｓ５２において、第２レイヤーＬ２を処理して、リード線２（第１導電線）を形成する。その後、再度第２レイヤーＬ２を処理して、リード線３（第２導電線）を形成する。従ってリード線２（第１導電線）、及びリード線３（第２導電線）は第２レイヤーＬ２の一部である。
【０１３６】
実施形態３においては、リード線２（第１導電線）とリード線３（第２導電線）を、別の原料で製作することができる。
【０１３７】
以上、実施形態３に係る製造方法によれば、図１に示す半導体ひずみゲージ１００を製造できる。その他、実施形態１に係る製造方法と同様の効果を有する。
【０１３８】
（実施形態４）
図１及び図２２を参照して、本発明の実施形態４に係る半導体ひずみゲージ１００の製造方法について説明する。実施形態４に係る製造方法によって、図１に示す半導体ひずみゲージ１００を製造する。
【０１３９】
図２２は、半導体ひずみゲージ１００の製造方法を示すフローチャートである。製造方法は、工程Ｓ５１〜工程Ｓ５３を含む。工程Ｓ５１は第３レイヤー工程Ｓ３００を構成する。工程Ｓ５２、及び工程Ｓ５３は第２レイヤー工程Ｓ２００を構成する。
【０１４０】
工程Ｓ５１において、ピエゾ抵抗素子１、接続線４、ゲージタブ５を形成する。工程Ｓ５２において、リード線２（第１導電線）を形成する。工程Ｓ５３において、リード線３（第２導電線）を形成する。工程Ｓ５１は図５で説明した第３レイヤー工程Ｓ３００と同様である。工程Ｓ５２と、工程Ｓ５３は別々に実行され、図６で説明した第２レイヤー工程Ｓ２００と同様である。ただし、実施形態３における第２レイヤー工程Ｓ２００では、リード線３（第２導電線）を形成し、その後リード線２（第１導電線）を形成する。
【０１４１】
実施形態４においては、工程Ｓ５３において、第２レイヤーＬ２を処理して、リード線３（第２導電線）を形成する。その後、再度第２レイヤーＬ２を処理して、リード線２（第１導電線）を形成する。従ってリード線２（第１導電線）、及びリード線３（第２導電線）は第２レイヤーＬ２の一部である。
【０１４２】
実施形態４においては、リード線２（第１導電線）とリード線３（第２導電線）を、別の原料で製作することができる。
【０１４３】
以上、実施形態４に係る製造方法によれば、図１に示す半導体ひずみゲージ１００を製造できる。その他、実施形態１に係る製造方法と同様の効果を有する。
【０１４４】
（実施形態５）
図４、図８及び図２３を参照して、本発明の実施形態５に係る半導体ひずみゲージの構造を有するデバイス２００の製造方法について説明する。実施形態５に係る製造方法によって、図４に示す半導体ひずみゲージの構造を有するデバイス２００を製造する。
【０１４５】
図２３は（ａ）〜（ｃ）は、それぞれ、第５レイヤー工程Ｓ５００を説明する断面図である。図２３（ａ）〜（ｃ）は、それぞれ、工程Ｓ６１〜工程Ｓ６３を説明する。
【０１４６】
第３レイヤー工程Ｓ３００、第２レイヤー工程Ｓ２００、及び第４レイヤー工程Ｓ４００が完了した後に、第５レイヤー工程Ｓ５００を実行する。図１５（ａ）に示すように、第３レイヤー工程Ｓ３００、第２レイヤー工程Ｓ２００、及び第４レイヤー工程Ｓ４００が完了した、Ｌ２ａ、Ｌ３ａ、Ｌ４ａ、及びＬ５ａから構成される支持基板を用意する。図１５（ｂ）に示すように、工程Ｓ６２において、第５レイヤーＬ５の原料を深堀りＲＩＥを使用して、第５レイヤーＬ５のうち余分な部分、つまり、第５レイヤーＬ５のうちＬ４ａに近い上部側をドライエッチングにより除去する。図１５（ｃ）に示すように、工程Ｓ６３において、第５レイヤーＬ５の原料を深堀りＲＩＥを使用して、第５レイヤーＬ５のうち余分な部分、つまり、第５レイヤーＬ５のうちＬ４ａから遠い下側をドライエッチングにより除去する。図２３（ｂ）および図２３（ｃ）に示すように、第５レイヤー工程Ｓ５００では、ドライエッチングにより、第５レイヤーＬ５を処理して、支持基板となる、梁部８、ベース部９、及びベース部１０から構成される片持ち梁を形成する。従って、下部層１４、絶縁層１５、及び上部層１６は、第５レイヤーＬ５の一部である。処理後の第５レイヤーＬ５、つまり、下部層１４、絶縁層１５、及び上部層１６を第５レイヤーＬ５ｂと記載する場合もある。工程６１、及び工程Ｓ６２においては、下部層１４、絶縁層１５、及び上部層１６に対応するマスクを使用して、フォトリソグラフィにより、下部層１４、絶縁層１５、及び上部層１６に対応するパターンをレジストに露光し実行し、その後ドライ洗浄又はウエット洗浄を実行して、残ったレジストを除去する。また、工程６１、及び工程Ｓ６２は入れ替えて実施しても、下部層１４、絶縁層１５、及び上部層１６から構成される片持ち梁を形成できるため、その順序は特に限定されない。また、ドライエッチングではなく、Ｌ５の原料を溶解するエッチャントを使用して、ウエットエッチングで実行することも可能であり、エッチング方法に関しては特に限定されない。
【０１４７】
実施形態５においては、片持ち梁を埋め込み酸化膜を含むＳＯＩウエハを使用せずに製作できる。従って、製造プロセスの簡素化及び製造時間の短縮化を実現でき、ひいては製造コストを低減できる。
【０１４８】
以上、実施形態５に係る製造方法によれば、図４に示す半導体ひずみゲージの構造を有するデバイス２００を製造できる。その他、実施形態１に係る製造方法と同様の効果を有する。
【０１４９】
（実施形態６）
図４、及び図２４を参照して、本発明の実施形態６に係る半導体ひずみゲージの構造を有するデバイス２００の製造方法について説明する。実施形態６に係る製造方法によって、図４に示す半導体ひずみゲージの構造を有するデバイス２００を製造する。
【０１５０】
図２４は、半導体ひずみゲージの構造を有するデバイス２００の製造方法を示すフローチャートである。製造方法は、第３レイヤー工程Ｓ３００、第２レイヤー工程Ｓ２００、第４レイヤー工程Ｓ４００、第１レイヤー工程Ｓ１００、及び第５レイヤー工程Ｓ５００を含む。
【０１５１】
実施形態６に係る製造方法によれば、第３レイヤー工程Ｓ３００を実施した後に、第２レイヤー工程Ｓ２００を実施。第２レイヤー工程Ｓ２００を実施した後に第４レイヤー工程Ｓ４００を実施。第４レイヤー工程Ｓ４００を実施した後に第１レイヤー工程Ｓ１００を実施。第１レイヤー工程Ｓ１００を実施した後に第１レイヤー工程Ｓ５００を実施。実施形態１に係る製造方法との相違点は、片持ち梁構造形成前に、絶縁体７を形成する。
【０１５２】
以上、実施形態６に係る製造方法によれば、図４に示す半導体ひずみゲージの構造を有するデバイス２００を製造できる。その他、実施形態１に係る製造方法と同様の効果を有する。
【０１５３】
（実施形態７）
図４、及び図２５を参照して、本発明の実施形態７に係る半導体ひずみゲージの構造を有するデバイス２００の製造方法について説明する。実施形態７に係る製造方法によって、図４に示す半導体ひずみゲージの構造を有するデバイス２００を製造する。
【０１５４】
図２５は、半導体ひずみゲージの構造を有するデバイス２００の製造方法を示すフローチャートである。製造方法は、第３レイヤー工程Ｓ３００、第２レイヤー工程Ｓ２００、第５レイヤー工程Ｓ５００、第４レイヤー工程Ｓ４００、及び第１レイヤー工程Ｓ１００を含む。
【０１５５】
実施形態７に係る製造方法によれば、第３レイヤー工程Ｓ３００を実施した後に、第２レイヤー工程Ｓ２００を実施。第２レイヤー工程Ｓ２００を実施した後に第５レイヤー工程Ｓ５００を実施。第５レイヤー工程Ｓ５００を実施した後に第４レイヤー工程Ｓ４００を実施。第４レイヤー工程Ｓ４００を実施した後に第１レイヤー工程Ｓ１００を実施。実施形態１に係る製造方法との相違点は、片持ち梁構造形成後に、絶縁体６を形成し、その後に絶縁体７を形成する。
【０１５６】
以上、実施形態７に係る製造方法によれば、図４に示す半導体ひずみゲージの構造を有するデバイス２００を製造できる。その他、実施形態１に係る製造方法と同様の効果を有する。
【０１５７】
（実施形態８）
図４、及び図２６を参照して、本発明の実施形態８に係る半導体ひずみゲージの構造を有するデバイス２００の製造方法について説明する。実施形態８に係る製造方法によって、図４に示す半導体ひずみゲージの構造を有するデバイス２００を製造する。
【０１５８】
図２６は、半導体ひずみゲージの構造を有するデバイス２００の製造方法を示すフローチャートである。製造方法は、第３レイヤー工程Ｓ３００、第２レイヤー工程Ｓ２００、第５レイヤー工程Ｓ５００、第１レイヤー工程Ｓ１００、及び第４レイヤー工程Ｓ４００を含む。
【０１５９】
実施形態８に係る製造方法によれば、第３レイヤー工程Ｓ３００を実施した後に、第２レイヤー工程Ｓ２００を実施。第２レイヤー工程Ｓ２００を実施した後に第５レイヤー工程Ｓ５００を実施。第５レイヤー工程Ｓ５００を実施した後に第４レイヤー工程Ｓ１００を実施。第４レイヤー工程Ｓ１００を実施した後に第１レイヤー工程Ｓ４００を実施。実施形態１に係る製造方法との相違点は、片持ち梁構造形成後に、絶縁体７を形成し、その後に絶縁体６を形成する。
【０１６０】
以上、実施形態８に係る製造方法によれば、図４に示す半導体ひずみゲージの構造を有するデバイス２００を製造できる。その他、実施形態１に係る製造方法と同様の効果を有する。
【０１６１】
（実施形態９）
図４、及び図２７を参照して、本発明の実施形態９に係る半導体ひずみゲージの構造を有するデバイス２００の製造方法について説明する。実施形態９に係る製造方法によって、図４に示す半導体ひずみゲージの構造を有するデバイス２００を製造する。
【０１６２】
図２７は、半導体ひずみゲージの構造を有するデバイス２００の製造方法を示すフローチャートである。製造方法は、第５レイヤー工程Ｓ５００、第３レイヤー工程Ｓ３００、第２レイヤー工程Ｓ２００、第４レイヤー工程Ｓ４００、及び第１レイヤー工程Ｓ１００を含む。
【０１６３】
実施形態９に係る製造方法によれば、第５レイヤー工程Ｓ５００を実施した後に、第２レイヤー工程Ｓ３００を実施。第２レイヤー工程Ｓ３００を実施した後に第５レイヤー工程Ｓ２００を実施。第５レイヤー工程Ｓ２００を実施した後に第４レイヤー工程Ｓ４００を実施。第４レイヤー工程Ｓ４００を実施した後に第１レイヤー工程Ｓ１００を実施。実施形態１に係る製造方法との相違点は、片持ち梁構造をまず実行し、その後に、ひずみゲージ、リード線、絶縁体６、絶縁体７の順序で形成する。
【０１６４】
以上、実施形態９に係る製造方法によれば、図４に示す半導体ひずみゲージの構造を有するデバイス２００を製造できる。その他、実施形態１に係る製造方法と同様の効果を有する。
【０１６５】
（実施形態１０）
図４、及び図２８を参照して、本発明の実施形態１０に係る半導体ひずみゲージの構造を有するデバイス２００の製造方法について説明する。実施形態１０に係る製造方法によって、図４に示す半導体ひずみゲージの構造を有するデバイス２００を製造する。
【０１６６】
図２８は、半導体ひずみゲージの構造を有するデバイス２００の製造方法を示すフローチャートである。製造方法は、第５レイヤー工程Ｓ５００、第３レイヤー工程Ｓ３００、第２レイヤー工程Ｓ２００、第１レイヤー工程Ｓ１００、及び第４レイヤー工程Ｓ４００を含む。
【０１６７】
実施形態１０に係る製造方法によれば、第５レイヤー工程Ｓ５００を実施した後に、第２レイヤー工程Ｓ３００を実施。第２レイヤー工程Ｓ３００を実施した後に第５レイヤー工程Ｓ２００を実施。第５レイヤー工程Ｓ２００を実施した後に第４レイヤー工程Ｓ１００を実施。第４レイヤー工程Ｓ１００を実施した後に第１レイヤー工程Ｓ４００を実施。実施形態１に係る製造方法との相違点は、片持ち梁構造をまず実行し、その後に、ひずみゲージ、リード線、絶縁体７、絶縁体６の順序で形成する。
【０１６８】
以上、実施形態１０に係る製造方法によれば、図４に示す半導体ひずみゲージの構造を有するデバイス２００を製造できる。その他、実施形態１に係る製造方法と同様の効果を有する。
【０１６９】
次に、本発明が実施例に基づき具体的に説明されるが、本発明は以下の実施例によって限定されない。
【実施例】
【０１７０】
（実施例１）
本発明の実施例１では、図５〜図９を参照して説明した製造方法により、図１及び、図４に示す半導体ひずみゲージ１００のピエゾ抵抗素子１、接続線４、及びゲージタブ５を製作した。そして、半導体ひずみゲージ１００のピエゾ抵抗素子１、接続線４、及びゲージタブ５の顕微鏡画像を撮影した。
【０１７１】
図２９（ａ）及び図２９（ｂ）を参照して実施例１を説明する。図２９（ａ）は、実施例１に係る半導体ひずみゲージ１００の顕微鏡画像を示す。半導体ひずみゲージ１００が良好に形成されていることを確認できた。図２９（ｂ）は、図２９（ａ）の領域７０を拡大している。ピエゾ抵抗素子１の最小線幅は５μｍであり、ピエゾ抵抗素子１、接続線４、及びゲージタブ５が良好に形成されている。
【０１７２】
（実施例２）
本発明の実施例２では、図５〜図９を参照して説明した製造方法により、図１及び、図４に示す半導体ひずみゲージ１００のリード線１１、リード線１２、及びリード線１３を製作した。そして、半導体ひずみゲージ１００のリード線１１、リード線１２、及びリード線１３の顕微鏡画像を撮影した。
【０１７３】
図３０（ａ）及び図３０（ｂ）を参照して実施例２を説明する。図３０（ａ）は、実施例２に係る半導体ひずみゲージ１００の顕微鏡画像を示す。半導体ひずみゲージ１００が良好に形成されていることを確認できた。図３０（ｂ）は、図３０（ａ）の領域８０を拡大している。リード線１１（半導体ひずみゲージ１００ａの第１導電線）、及びリード線１２（半導体ひずみゲージ１００ａの第２導電線）が良好に形成されている。また、テスターを用いて導通確認を行った結果、リード線１１（半導体ひずみゲージ１００ａの第１導電線）、及びリード線１２（半導体ひずみゲージ１００ａの第２導電線）が、ピエゾ抵抗素子１、接続線４、及びゲージタブ５を介して導通していることを確認した。
【０１７４】
（実施例３）
本発明の実施例３では、図５〜図９を参照して説明した製造方法により、図１及び、図４に示す半導体ひずみゲージの構造を有するデバイス２００を製作した。そして、半導体ひずみゲージの構造を有するデバイス２００の画像、及び顕微鏡画像を撮影した。
【０１７５】
図３１（ａ）及び図３１（ｂ）を参照して実施例３を説明する。図３１（ａ）は、実施例３に係る半導体ひずみゲージの構造を有するデバイス２００の画像を示す。半導体ひずみゲージの構造を有するデバイス２００が良好に形成されていることを確認できた。図３１（ｂ）は、図３１（ａ）の領域９０を拡大している。片持ち梁構造、絶縁体７が良好に形成されている。
【０１７６】
半導体ひずみゲージ１００、及び半導体ひずみゲージ１００の構造を有するデバイス２００を以下の条件で製造した。第４レイヤーＬ４の原料は酸化ケイ素（ＳｉＯｘ）であり、第３レイヤーＬ３の原料はシリコン（Ｓｉ）であった。なお、第３レイヤーＬ３は埋め込み層が２層組み込まれたＳＯＩウエハの上部デバイス層であり、第４レイヤーＬ４は埋め込み層が２層組み込まれたＳＯＩウエハの上部中間絶縁層であった。今回使用したＳＯＩウエハは厚みが３５０μｍのハンドル層１７、厚みが１μｍの下部中間絶縁層１８、厚みが４０μｍの下部デバイス層１９、厚みが１μｍの上部中間絶縁層でもあるＬ４、厚みが３μｍの上部デバイス層でもあるＬ３から構成されている。
【０１７７】
工程Ｓ７（図１１（ｃ））では、厚みが４００ｎｍの第２レイヤーＬ２をスパッタリングにより形成した。工程Ｓ２５（図１８（ａ））では、厚みが３００ｎｍの第１レイヤーＬ１をスパッタリングにより形成した。
【０１７８】
工程Ｓ２（図１０（ｂ））で形成したレジスト５１の厚みは３μｍであり、レジスト５１として、ＳＵ８−３００５（ＭｉｃｒｏＣｈｅｍ社）を使用した。工程Ｓ８（図１２（ａ））で形成したレジスト５２の条件は、工程Ｓ３で形成したレジスト５１の条件と同様であった。工程Ｓ１３（図１３（ｃ））で形成したレジスト５３の厚みは１０μｍであり、レジスト５３として、ＳＵ８−３０１０（ＭｉｃｒｏＣｈｅｍ社）を使用した。工程Ｓ２０（図１６（ａ））で形成したレジスト５４の条件は、工程Ｓ１３で形成したレジスト５３の条件と同様であった。工程Ｓ２６（図１８（ｂ））で形成したレジスト５５の厚みは２μｍであり、レジスト５５として、ＡＺ１５００（ＡＺエレクトロニックマテリアルズ社）を使用した。
【０１７９】
工程Ｓ５（図１１（ｂ））では、ウエット洗浄を実行して、残ったレジスト５１を除去した。ウエット洗浄で使用した液体は、硫酸 （Ｈ２ＳＯ４) と過酸化水素 (Ｈ２Ｏ２)の混合液であるピラニア水であった。工程Ｓ１２（図１３（ｂ））では、ドライ洗浄を実行して、残ったレジスト５２を除去した。ドライ洗浄で使用した気体は酸素（Ｏ２）であった。ドライ洗浄で使用した気体は酸素（Ｏ２）であった。工程Ｓ１９（図１５（ｃ））でも、工程Ｓ１２と同じ条件でドライ洗浄を実行して、残ったレジスト５３を除去した。工程Ｓ２４（図１７（ｂ））でも、工程Ｓ１２と同じ条件でドライ洗浄を実行して、残ったレジスト５４を除去した。工程Ｓ３０（図１９（ｃ））でも、工程Ｓ１２と同じ条件でドライ洗浄を実行して、残ったレジスト５５を除去した。
【０１８０】
（実施例４）
本発明の実施例４では図４に示す半導体ひずみゲージの構造を有するデバイスを、マニピュレータにエンドエフェクタとして搭載した。そして、顕微鏡下での半導体ひずみゲージの構造を有するデバイス２００の画像、を撮影した。
【０１８１】
図３２（ａ）及び図３２（ｂ）を参照して実施例４を説明する。図３２（ａ）は、実施例４に係る半導体ひずみゲージの構造を有するデバイスを、顕微鏡画像をマニピュレータにエンドエフェクタとして搭載し、顕微鏡下でスライドガラス上の液中にデバイスの先端を侵入した際の画像を示す。デバイスが高い汎用性を有するマニピュレータに搭載可能であることを確認した。図３２（ｂ）は、図３１（ａ）の領域７０を拡大し、細胞の把持状態を示す斜視図を示している。半導体ひずみゲージの構造を有するデバイスを、ガラス棒２０に接着させ、対象物を把持する。その後マニピュレータを操作し、対象物を押し込む（ロード）ことで、半導体ひずみゲージ１００のひずみゲージの電気抵抗値が変化する。
【０１８２】
（実施例５）
本発明の実施例５では図４に示す半導体ひずみゲージの構造を有するデバイスを、マニピュレータにエンドエフェクタとして搭載し、顕微鏡下での半導体ひずみゲージの構造を有するデバイス２００の顕微鏡画像を撮影した。
【０１８３】
図３３（ａ）〜図３３（ｃ）を参照して実施例５を説明する。図３３（ａ）は、実施例５に係る半導体ひずみゲージの構造を有するデバイスを、顕微鏡下のマニピュレータにエンドエフェクタとして搭載し、顕微鏡下で植物（エンドウ）の根を把持した際の顕微鏡画像を示す。図３３（ｂ）は、対象物を押し込む（ロード）工程を実施した後の顕微鏡画像を示す。図３３（ｃ）は、対象物の押し込みを解除した（アンロード）工程を実施した後の顕微鏡画像を示す。また、ブリッジ回路を用いて電気抵抗の変化値確認を行った結果、ロード、及びアンロード工程中に電気抵抗値が変化していることを確認した。
【０１８４】
以上、図面（図１〜図３３）を参照しながら本発明の実施形態及び実施例について説明した。但し、本発明は、上記の実施形態及び実施例に限られるものではなく、その要旨を逸脱しない範囲で種々の態様において実施することが可能である（例えば、下記に示す（１）〜（１２））。図面は、理解しやすくするために、それぞれの構成要素を主体に模式的に示しており、図示された各構成要素の厚み、長さ、個数等は、図面作成の都合上から実際とは異なる場合もある。また、上記の実施形態で示す各構成要素の形状、寸法等は一例であって、特に限定されるものではなく、本発明の効果から実質的に逸脱しない範囲で種々の変更が可能である。
【０１８５】
（１）実施形態１では、半導体ひずみゲージ１００は半導体ひずみゲージ１００有するデバイス２００上に、２つの半導体ひずみゲージ１００を有した。その1つはたわみの影響を受ける箇所に配置し、もう１つはたわみの影響を受けない箇所に配置し、温度補償を行うものであった。ただし、半導体ひずみゲージ１００の数は、特に限定されず任意である。また、半導体ひずみゲージ１００は電気抵抗値を取得するため、温度センサとしての利用も可能である。
【０１８６】
また、ブリッジ回路の可変抵抗素子として構成するため、リード線１２に、半導体ひずみゲージ１００ａのゲージタブの一方と、半導体ひずみゲージ１００ｂのゲージタブの一方をデバイス２００のＬ４上で接続したが、両者を接続せずに各々設けてもよい。
【０１８７】
また、リード線２、リード線３、リード線１１、リード線１２、及びリード線１３は液中に沈めない片持ち梁の固定端側まで伸ばしているが、線の形状に関しては、直線状であったが、曲線状であってもよいし、屈曲していてもよい。つまり、リード線１１、リード線１２、及びリード線１３の形状は任意である。
【０１８８】
（２）実施形態１では、半導体ひずみゲージ１００は、ピエゾ抵抗素子は２個、連結線は１個、ゲージタブは２個で実施したが、ピエゾ抵抗素子は２個以外の任意の個数Ｎ（Ｎは１以上の整数とする）でもよい。ピエゾ抵抗素子Ｎ個（Ｎは１以上の整数とする）を連結線（Ｎ-1）個で直列に接続し、連結線と接続していないピエゾ抵抗素子１はゲージタブと接続すればより。
【０１８９】
（３）実施形態１〜実施形態１０では、接続線４の原料は、ピエゾ抵抗素子１と同じであったが、少なくとも、ピエゾ抵抗素子１と同じ原料であれば、接続線４とピエゾ抵抗素子１とを同時に形成でき、製造コストを低減できる。ただし、接続線４の原料は、ピエゾ抵抗素子１の原料と異なってもよい。
【０１９０】
（４）実施形態１〜実施形態１０では、ゲージタブ５の原料は、ピエゾ抵抗素子１と同じであったが、少なくとも、ピエゾ抵抗素子１と同じ原料であれば、ゲージタブ５とピエゾ抵抗素子１とを同時に形成でき、製造コストを低減できる。ただし、ゲージタブ５の原料は、ピエゾ抵抗素子１の原料と異なってもよい。
【０１９１】
（５）実施形態１〜実施形態１０（実施形態３及び実施形態４を除く）では、第1リード線の原料は、第２リード線と同じであったが、少なくとも、第２リード線と同じ原料であれば、第1リード線と第２リード線とを同時に形成でき、製造コストを低減できる。ただし、第1リード線の原料は、第２リード線の原料と異なってもよい。
【０１９２】
（６）実施形態１〜実施形態１０（実施形態５を除く）において、第１レイヤー工程Ｓ１００、第２レイヤー工程Ｓ２００で、エッチング法を採用してもよいし、リフトオフ法を採用してもよいし、エッチング法とリフトオフ法とを組み合わせて採用してもよい。例えば、全ての工程でリフトオフ法を採用する場合、エッチャントが不要であり、半導体ひずみゲージ１００の製造コストを削減できる。また、エッチング法は、ウエットエッチング法を採用してもよいし、ドライエッチング法を採用してもよい。さらに、レジスト５１、レジスト５２、レジスト５３、レジスト５４及びレジスト５５の全部又は一部は、ポジ型でもよいし、ネガ型でもよい。
【０１９３】
（７）実施形態１〜実施形態１０（実施形態５を除く）において、レジストの代わりに、金属、レジスト以外の有機物、酸化ケイ素を用いてもよい。例えばドライエッチングにおいては、レジストに比べて、金属の方がレジストよりも、耐久性が高い（エッチングレートが低い）ため、厚みを有するシリコンを加工する際には有効的である。
【０１９４】
（８）第１導電線の原料は、例えば、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、金（Ａｕ）、又は銅（Ｃｕ）でもよい。第１導電線の原料は、例えば、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、金（Ａｕ）、又は銅（Ｃｕ）でもよい。
【０１９５】
例えば、第１導電線の原料をプラチナ（Ｐｔ）とし、第２導電線の原料をプラチナ（Ｐｔ）とし、ピエゾ抵抗素子１、接続線４、及びゲージタブ５の原料をプラチナ（Ｐｔ）とした場合、温度センサと導電線を同時に形成でき、製造コストを低減できる。
【０１９６】
（９）第１絶縁体の原料は、例えば、窒化ケイ素（ＳｉＮｘ）、酸化チタン（ＴｉＯｘ２）、又はアルミナ（Ａｌ２Ｏ３）、又はポリイミド (ｐｏｌｙｉｍｉｄｅ)、又は パリレン（Ｐａｒｙｌｅｎｅ）、又はセラミック（Ｃｅｒａｍｉｃ）でもよい。第２絶縁体の原料は、例えば、窒化ケイ素（ＳｉＮｘ）、酸化チタン（ＴｉＯｘ２）、又はアルミナ（Ａｌ２Ｏ３）、又はポリイミド (ｐｏｌｙｉｍｉｄｅ)、又は パリレン（Ｐａｒｙｌｅｎｅ）又はセラミック（Ｃｅｒａｍｉｃ）でもよい。
【０１９７】
（１０）片持ち梁の原料は、例えば、アクリル樹脂、又はエポキシ樹脂、又はセラミック、又は金属でもよい。
【０１９８】
（１１）ピエゾ抵抗素子の原料は、例えば、プラチナ（Ｐｔ）、又はニッケル（Ｎｉ）、又はクロム（Ｃｒ）、又は金（Ａｕ）、又は銅（Ｃｕ）、又はアクリル樹脂、又はエポキシ樹脂、又はセラミック、その他の金属材料でもよい。
【０１９９】
（１２）第1導電線、及び第２導電線は、ゲージタブ５、及びピエゾ抵抗素子１のいずれか、又はその両方に接続されていればよい。
【産業上の利用可能性】
【０２００】
本発明は、液中で使用する微小力計測の分野に利用可能である。
【符号の説明】
【０２０１】
１    ピエゾ抵抗素子
２    リード線（少なくとも１つの第１導電線）
３    リード線（少なくとも１つの第２導電線）
４    接続線
５    ゲージタブ
６    絶縁体
７    絶縁体
８    梁部
９    ベース部
１０    ベース部
１１    リード線
１２    リード線
１３    リード線
１４    下部層
１５    絶縁層
１６    上部層
１７    ハンドル層
１８    下部中間絶縁層
１９    下部デバイス層
２０    ガラス棒
１００    半導体ひずみゲージ
１００ａ    半導体ひずみゲージ
１００ｂ    半導体ひずみゲージ
２００    デバイス
Ｌ１    第１レイヤー
Ｌ２    第２レイヤー
Ｌ３    第３レイヤー
Ｌ４    第４レイヤー
Ｌ５    第５レイヤー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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