(57)【要約】  書き込みドライバ（３６）は、ドライバ回路（１１４）に対して電圧により反映される基準電流（１０２）を用いる。ドライバ回路（１１４）を通る電流が基準電流（１０２）の所定の倍数であるように電圧を与えるデバイス（１０４）に関連して当該ドライバ回路（１１４）の大きさが決められる。この電圧は、ドライバ回路（１１４）にスイッチ（１１０）を介して結合される。スイッチ（１１０）は、書き込み線（４２）がアドレスに応答してデコーダ（２２）により決定されるように書き込み線を流れる書き込み電流を有することになるときドライバ回路（１１４）が電圧を受け取るのみであるように制御される。ドライバ回路（１１４）は、書き込み線（５２）がそれを通る電流を有しないようにするとき積極的に使用不能にされる。高い電流に起因したグラウンド・バウンスを克服するための増強として、ドライバ回路に対する入力が、そのようなバウンスに遭遇する接地端子に容量結合されることができる。追加の増強が、増幅及びエッジ・レートの制御の利点を与える。
2007504592.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリ・セルと、
データ値を前記複数のメモリ・セルに書き込むための書き込み線と、
前記書き込み線に結合されて、前記書き込み線の電流を制御するトランジスタであって、制御電極を有するトランジスタと、
前記トランジスタの制御電極に結合された第１の端子と、基準電圧回路に結合された第２の端子とを有する第１のスイッチ回路であって、メモリの書き込み動作中に前記書き込み線を流れる電流の量を制御する第１のスイッチ回路と、を備え、
前記第１のスイッチ回路が、タイミング信号及びイネーブル信号のうちの少なくとも１つに応答して導通状態を有する、メモリ。
【請求項２】
前記第１のスイッチ回路の導通状態は、タイミング信号及びイネーブル信号の両方に応答してのものである請求項１記載のメモリ。
【請求項３】
前記制御電極に結合された第１の端子と、１つの電圧レベルを有する電源に結合された第２の端子とを有する第２のスイッチ回路を更に備え、それにより、前記第２のスイッチが導通状態にあるとき、前記トランジスタが非導通状態であり、
前記第２のスイッチ回路は、前記タイミング信号及びイネーブル信号のうちの少なくとも１つに応答して導通状態を有する
請求項１記載のメモリ。
【請求項４】
前記第１のスイッチ回路が導通状態であるとき、前記第２のスイッチ回路は非導通状態であり、
前記第１のスイッチ回路が非導通状態であるとき、前記第２のスイッチ回路が導通状態である
請求項３記載のメモリ。
【請求項５】
前記基準電圧回路が、電流源と、ダイオードを接続されたトランジスタであって前記電流源に直列に結合された当該トランジスタとを含む請求項１記載のメモリ。
【請求項６】
前記基準電圧回路が更に、前記第２の端子に結合されたバッファ回路を備える請求項５記載のメモリ。
【請求項７】
前記トランジスタが、前記書き込み線に接続された第１の電流端子と、電源に接続された第２の電流端子とを含む請求項１記載のメモリ。
【請求項８】
前記トランジスタが、書き込み電流を伝導させるため使用可能にされ、
前記トランジスタが、飽和モードで動作する
請求項１記載のメモリ。
【請求項９】
前記書き込み線が、電流を前記複数のメモリ・セルに与えて、データ値を前記複数のメモリ・セルに書き込むための磁界を生成する請求項１記載のメモリ。
【請求項１０】
前記トランジスタが、前記書き込み線に結合された第１の電流電極と、電源に結合された第２の電流電極とを有し、
前記メモリが更に、
前記トランジスタの第２の電流電極に結合された第１の電極と、前記第１のスイッチ回路の第２の端子に結合された第２の電極とを有するキャパシタと、
前記スイッチ回路の第２の端子と前記電圧基準回路との間に結合された第２のスイッチ回路であって、前記タイミング信号及びイネーブル信号のうちの少なくとも１つに応答して導通状態を有する第２のスイッチ回路と、を備える
請求項１記載のメモリ。
【請求項１１】
前記基準電圧回路が、
第１の電源端子に結合されたソース、ゲート、及びドレーンを有する基準トランジスタと、
第２の電源端子に結合された第１の端子と、前記基準トランジスタのドレーンに結合された第２の端子とを有する基準抵抗と、
バイアス電圧を受け取る第１の入力と、前記基準トランジスタのドレーンに結合された第２の入力と、前記基準トランジスタのゲートに結合された出力とを有する増幅器であって、当該出力が前記基準電圧を与える増幅器と
を備える請求項１記載のメモリ。
【請求項１２】
第１の電源端子に結合された第１の端子と、前記バイアス電圧を与える第２の端子とを有する電流源と、
前記電流源の第２の端子に結合された第１の端子と、前記第２の電源端子に結合された第２の端子とを有する抵抗と
を更に備える請求項１１記載のメモリ。
【請求項１３】
前記制御電極に結合された第１の端子と、前記基準電圧回路に結合された第２の端子とを有する第２のスイッチ回路を更に備え、それにより、前記第２のスイッチ回路が導通状態にあるとき、前記トランジスタが非導通状態であり、
前記第２のスイッチ回路が、前記タイミング信号及びイネーブル信号のうちの少なくとも１つに応答して導通状態を有する
請求項１記載のメモリ。
【請求項１４】
複数のメモリ・セルと、
それぞれの書き込み線がデータ値を前記複数のメモリ・セルの１グループのメモリ・セルに書き込む、複数の書き込み線と、
それぞれのトランジスタが前記複数の書き込み線の１つの書き込み線に結合されて、前記書き込み線の電流を制御する、複数のトランジスタと、
それぞれのスイッチ回路が前記複数のトランジスタのうちの１つのトランジスタの制御電極に結合された第１の端子を有し、それぞれのスイッチ回路が基準電圧を与える基準電圧回路に結合されて、書き込み線を流れる電流の量を制御するための第２の端子を含む、複数のスイッチ回路と、を備え、
各スイッチ回路が、タイミング信号と複数のイネーブル信号のうちの１つのイネーブル信号とのうちの少なくとも１つに応答して導通状態を有する、メモリ。
【請求項１５】
前記複数のイネーブル信号の各イネーブル信号が、前記複数のトランジスタのうちの１つのトランジスタと関連付けられ、
前記複数のスイッチ回路の各スイッチ回路が、前記複数のトランジスタのうちの前記１つのトランジスタであって、前記スイッチ回路の第１の端子に結合された制御電極を有する前記１つのトランジスタと関連付けられた少なくとも前記イネーブル信号に応答して導通状態を有する
請求項１４記載のメモリ。
【請求項１６】
前記複数のスイッチ回路の各スイッチ回路が、前記タイミング信号と前記複数のイネーブル信号のうちの１つのイネーブル信号との両方に応答して導通状態を有する請求項１４記載のメモリ。
【請求項１７】
前記複数のメモリ・セルが、行及び列に配列され、
各書き込み線が、データ値を前記複数のメモリ・セルのうちの１列のメモリ・セルに書き込むためのものであり、
前記メモリが更に、
それぞれの各書き込み線がデータ値を前記複数のメモリ・セルのうちの１行のメモリ・セルに書き込む、第２の複数の書き込み線と、
それぞれのトランジスタが前記第２の複数の書き込み線のうちの１つの書き込み線に結合されて、前記書き込み線の電流を制御する、第２の複数のトランジスタと、
それぞれのスイッチ回路が前記第２の複数のトランジスタのうちの１つのトランジスタの第２の電極に結合された第１の端子を有し、且つそれぞれのスイッチ回路が第２の基準電圧回路に結合されて基準電圧を与えて前記第２の複数の書き込み線のうちの１つの書き込み線を流れる電流の量を制御する、第２の複数のスイッチ回路と、を更に備え、
前記第２の複数のスイッチ回路の各スイッチ回路が、第２のタイミング信号と第２の複数のイネーブル信号のうちの１つのイネーブル信号とのうちの少なくとも１つに応答して導通状態を有する
請求項１４記載のメモリ。
【請求項１８】
前記複数のメモリ・セルの各メモリ・セルに対して、前記第１の複数の書き込み線のうちの１つの書き込み線と、前記第２の複数の書き込み線のうちの１つの書き込み線とがそれぞれ、電流を前記メモリ・セルに与えて、データ値を前記メモリ・セルに書き込むための磁界を生成する請求項１７記載のメモリ。
【請求項１９】
前記複数のトランジスタの各トランジスタは、前記複数の書き込み線のうちの書き込み線に結合された第１の電流電極と、電圧源に結合された第２の電流電極とを有し、
前記メモリは更に、
それぞれのキャパシタが前記複数のトランジスタのうちの１つのトランジスタの第２の電流電極に結合された第１の電極と、前記複数のスイッチ回路のうちの１つのスイッチ回路の第２の端子に結合された第２の電極とを有する、複数のキャパシタと、
それぞれの第２のスイッチ回路が前記複数のスイッチ回路のうちの１つのスイッチ回路の第２の端子と前記電圧基準回路との間に結合されており、且つそれぞれの第２のスイッチ回路がタイミング信号と前記複数のイネーブル信号のうちの１つのイネーブル信号とのうちの少なくとも１つに応答して導通状態を有する、複数の第２のスイッチ回路と、を備える、請求項１４記載のメモリ。
【請求項２０】
前記基準電圧回路が、電流源と、ダイオードを接続されたトランジスタであって前記電流源に直列に結合された当該トランジスタとを含む請求項１４記載のメモリ。
【請求項２１】
前記複数のトランジスタの各トランジスタに対して、
前記トランジスタの制御電極に結合された第１の端子を有する複数のスイッチ回路のうちの１つのスイッチ回路が導通状態にあるとき、前記基準電圧回路が、電流ミラーの第１段として動作し、前記トランジスタが、電流ミラーの第２段として動作する、請求項２０記載のメモリ。
【請求項２２】
前記基準電圧回路が更に、前記複数のスイッチ回路の各スイッチ回路の第１の端子に結合された出力を有するバッファ回路を備える請求項２０記載のメモリ。
【請求項２３】
前記複数のトランジスタの各トランジスタが、前記複数の書き込み線のうちの１つの書き込み線に接続された第１の電流端子と、電圧源に接続された第２の電流端子とを含む請求項１４記載のメモリ。
【請求項２４】
前記複数のトランジスタの各トランジスタに対して、前記トランジスタが書き込み電流を伝導させるため使用可能にされるとき、前記トランジスタが、飽和モードで動作する請求項１４記載のメモリ。
【請求項２５】
前記基準電圧回路が、
前記書き込み線同士間に印加される所望の電圧を表すバイアス電圧を与えるバイアス手段と、
ゲート及びドレーンを有する基準トランジスタと、
前記トランジスタ及びバイアス手段に結合され、前記所望の電圧を前記基準トランジスタのドレーンに与える前記基準トランジスタのゲートに印加されるゲート電圧を決定することにより前記基準電圧を与える基準手段と、を備える請求項１４記載のメモリ。
【請求項２６】
複数のメモリ・セルと、
データ値を前記複数のメモリ・セルに書き込むための書き込み線と、
前記書き込み線に結合されて前記書き込み線の電流を制御するトランジスタであって、制御電極を有するトランジスタと、
制御信号を前記トランジスタの制御電極に与える手段と、を備え、
前記制御信号がアサートされてないとき、電流が前記トランジスタを流れず、
前記制御信号がアサートされるとき、前記制御信号が、前記トランジスタを流れる電流の量を制御する電圧を有する、メモリ。
【請求項２７】
前記手段は、タイミング信号とイネーブル信号とのうちの少なくとも１つに応答して、前記制御信号にアサートすることに応答する請求項２６記載のメモリ。
【請求項２８】
前記手段は、前記タイミング信号及びイネーブル信号の両方に応答して、前記制御信号をアサートすることに応答する請求項２６記載のメモリ。
【請求項２９】
前記書き込み線が、電流を前記複数のメモリ・セルに与えて、データ値を前記複数のメモリ・セルに書き込むための磁界を生成する請求項２６記載のメモリ。
【請求項３０】
複数のメモリ・セルと、
それぞれの書き込み線がデータ値を前記複数のメモリ・セルの１グループのメモリ・セルに書き込む、複数の書き込み線と、
それぞれのトランジスタが前記複数の書き込み線の１つの書き込み線に結合されて前記書き込み線の電流を制御する、複数のトランジスタと、
前記複数のトランジスタの各トランジスタに対して、制御信号を前記トランジスタの制御電極に与える手段と、を備え、
前記制御信号がアサートされないとき、電流が前記トランジスタを流れず、
前記制御信号がアサートされるとき、前記制御信号が、前記トランジスタを流れる電流の量を制御する電圧を有する、メモリ。
【請求項３１】
前記複数のトランジスタの各トランジスタに対して、前記手段が、タイミング信号と複数のイネーブル信号のうちの１つのイネーブル信号とのうちの少なくとも１つに応答して前記制御信号をアサートすることに応答する請求項３０記載のメモリ。
【請求項３２】
前記複数のトランジスタのうちの各トランジスタに対して、前記手段が、タイミング信号と複数のイネーブル信号のうちの前記１つのイネーブル信号との両方に応答して前記制御信号をアサートすることに応答する請求項３０記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
［発明の分野］
本発明は、磁気抵抗型ランダム・アクセス・メモリ（ＭＲＡＭ）に関し、詳細には、ＭＲＡＭに使用の書き込みドライバに関する。
【０００２】
［発明の背景］
磁気抵抗型メモリ（ＭＲＡＭ）は、不揮発性、高密度及び高速のような或る一定の特性を有する。これらの特性は、この磁気抵抗型メモリ（ＭＲＡＭ）を、汎用メモリと、組み込み型メモリ、即ち、マイクロプロセッサのような論理回路のボード上のメモリとの両方としての使用にとって非常に魅力的にしてきた。そのようなＭＲＡＭを生産に移すことは、多くの要因のため困難であった。これらのＭＲＡＭの１つは、それ自体で識別されることができる「１」及び「０」を一貫して書き込むことができることであった。
【０００３】
この困難を克服する１つの技術は、トグル・ビットＭＲＡＭの開発である。そのようなことは、Ｓａｖｔｃｈｅｎｋｏ他の米国特許Ｎｏ．６，５４５，９０６に記載されている。この場合、ＭＲＡＭは、ＭＲＡＭセルがその現在の状態に関係なく状態を切り替えるように２つの調時された磁気信号を印加することによりプログラムされる。論理１から論理０への変化は、論理０から論理１への変化と同じ方法で達成される。この技術は、論理１状態と論理０状態との間での優秀な一貫性を与える。論理状態の切り替えがビットの中の磁界を制御することにより達成されるので、磁界を生成する書き込み線の中の電流は、制御されねばならない。
【０００４】
従って、小さいサイズの回路設計の通常の希望を考慮しながら、実効的な電流制御を与えるＭＲＡＭのための書き込みドライバに対する必要性が存在する。従って、小さいサイズと実効的な電流制御の両方を提供する書き込みドライバが、望ましい。
【０００５】
本発明の前述及び更なる特定の目的及び利点が、添付図面と関連して好適な実施形態の以下の詳細な説明から当業者に容易に明らかになるであろう。
【０００６】
［好適な実施形態の詳細な説明］
書き込みドライバは、ドライバ回路に対して電圧により反映される基準電流を用いる。ドライバ回路を通る電流が基準電流の所定の倍数であるように電圧を与えるデバイスに関連して当該ドライバ回路の大きさが決められる。この電圧は、ドライバ回路にスイッチを介して結合される。スイッチは、書き込み線がアドレスに応答してデコーダにより決定されるように書き込み線を流れる書き込み電流を有することになるときドライバ回路が電圧を受け取るのみであるように制御される。ドライバ回路は、書き込み線がそれを通る電流を有しないようにされるとき積極的に使用不能にされる。高い電流に起因したグラウンド・バウンスを克服するための増強として、ドライバ回路に対する入力が、そのようなバウンスに遭遇する接地端子に容量結合されることができる。追加の増強が、電流増幅及びエッジ・レート（ｅｄｇｅ  ｒａｔｅ）の制御の利点を与える。これは、図面及び以下の説明を参照してより良く理解される。
【０００７】
図１には、磁気抵抗型メモリ（ＭＲＡＭ）セルのアレイ１２、行アドレスを受け取る行デコーダ１４、行デコーダ１４に結合された複数の行書き込みドライバ１６、行書き込みドライバ１６に結合された行バイアス回路１８、行書き込みドライバ１６に結合されたタイミング回路２０、列アドレスを受け取る列デコーダ２２、列デコーダ２２及びタイミング回路２０に結合された複数の列書き込みドライバ２４、及び列書き込みドライバ２４に結合された列バイアス回路２６が示されている。アレイ１２は、行書き込み線４４，４６，４８及び５０、列書き込み線５２，５４，５６及び５８、及びＭＲＡＭセル６０，６２，６４，６６，６８，７０，７２，７４，７６，７８，８０，８２，８４，８６，８８及び９０を備える。複数の行書き込みドライバ１６は、行書き込み線４４に結合される行書き込みドライバ２８と、行書き込み線４６に結合される行書き込みドライバ３０と、行書き込み線４８に結合される行書き込みドライバ３２と、行書き込み線５０に結合される行書き込みドライバ３４とを備える。複数の列書き込みドライバ２４は、列書き込み線５２に結合される列書き込みドライバ３６と、列書き込み線５４に結合される列書き込みドライバ３８と、列書き込み線５６に結合される列書き込みドライバ４０と、列書き込み線５８に結合される列書き込みドライバ４２とを備える。当業者は、実際に、メモリ１０が更に多くのメモリ・セル、並びにアドレス・バッファ、読み出しのためのワード線及びビット線、読み出しのためのセンス増幅器、書き込まれるべきデータを受け取るための入力バッファ、及び出力バッファのような他の機能を含むであろうことを理解するであろう。そのようなメモリは、２００２年６月２８日に出願され、発明の名称が「書き込み回路を有するメモリ・アーキテクチャ及びそのための方法（Ｍｅｍｏｒｙ  Ａｒｃｈｔｅｃｔｕｒｅ  ｗｉｔｈ  Ｗｒｉｔｅ  Ｃｉｒｃｕｉｔｒｙ  ａｎｄ  Ｍｅｔｈｏｄ  Ｔｈｅｒｅｆｏｒ）」である米国特許出願ｓｅｒｉａｌ  Ｎｏ．１０／１８５，５８８に記載されている。
【０００８】
メモリ１０において、メモリ・セル６０−９０は、トグリング（ｔｏｇｇｌｉｎｇ）することにより書き込まれる（プログラムされる）。この場合、メモリ・セル８４のような特定のメモリ・セルが、書き込みパルスをオーバラップさせることにより書き込まれる。電流が最初に列書き込み線５２に印加されるか又は行書き込み線５０に書き込まれるかは、メモリ・セルが実効的にどちらにも書き込まれることができるので、ある程度任意である。これらのどちらが最適であるかは、隣接セルへの妨害の量及び他の要因により多く関係する。この場合、電流が最初に行方向に印加されると仮定すると、電流パルスは、行書き込み線５０へ行書き込みドライバ３４により印加され、一方電流は、列書き込み線５２へ列書き込みドライバ３６により印加されないであろう。このタイミングは、タイミング回路２０により制御される。電流の大きさは、行バイアス回路１８により制御される。行書き込みドライバ３４が依然として電流パルスを行書き込み線５０に印加している間に、電流パルスは、列書き込み線５２へ列書き込みドライバ３６により印加される。この電流パルス的である電流の大きさは、列バイアス回路２６により制御される。列書き込みドライバ３６が、電流パルスを列書き込み線５２に印加している間は、行書き込みドライバ３４は、行書き込み線５０に印加される電流パルスを終了させている。行書き込み線５０に印加されている電流パルスが終了された後で、列書き込み線５２に印加されている電流パルスが、終了される。これは、メモリ・セル８４の状態のトグリングを完了する。行書き込みドライバ３４及び２４は、それらをこのタイプのトグリングに特に十分に適するようにする利点を有する。
【０００９】
図２に、メモリ・セル８４、列書き込みドライバ３６、列バイアス回路２６、列デコーダ２２、及びタイミング回路２０が示されている。列バイアス回路２６及び列書き込みドライバ３６は、回路図として示されている。列バイアス回路２６は、電流源１０２、Ｎチャネル・トランジスタ１０４、及び単位利得増幅器１０６を備える。電流源１０２は、第１の正の電源端子に結合された第１の端子と、第２の端子とを有する。電流は、第１の端子から第２の端子へ流れる。Ｎチャネル・トランジスタ１０４は、制御電極と、電流源１０２の第２の端子に接続された第１の電流電極（この場合、ドレーン）と、負の電源端子、この場合、接地に結合された第２の電流電極とを有する。
【００１０】
単位利得増幅器１０６は、電流源１０２の第２の端子に接続された第１の端子と、出力とを有する。単位利得増幅器１０６のこの出力は、列バイアス回路２６の出力であり、そして図２に示される列書き込みドライバ３６を含む複数の列書き込みドライバに結合される。この例における単位利得増幅器１０６は、演算増幅器により達成され、その演算増幅器では、非反転入力が、電流源１０２の第２の端子に接続され、そして反転入力が、演算増幅器の出力に結合される。Ｎチャネル・トランジスタ１０４は、十分理解されている電流ミラー形態において、そのＮチャネル・トランジスタ１０４を通る電流に正比例する別のトランジスタを通る電流を確立するため有効なバイアス電圧を確立する。電流の比は、Ｎチャネル・トランジスタ１０４のサイズの他方のトランジスタ（これがバイアス電圧を受け取る）のサイズに対する比に基づいていることが十分に理解される。このバイアス電圧は、それが多くの他の書き込みドライバにより受け取られるので、単位利得増幅器１０６によりバッファされている。列書き込みドライバの数は、一般的に、比較的大きくなりそうで、例えば、このケースにおいては１０２４個である。
【００１１】
列書き込みドライバ３６は、ＮＡＮＤゲート１０８、Ｐチャネル・トランジスタ１１０、Ｎチャネル・トランジスタ１１２、及びＮチャネル・トランジスタ１１４を備える。ＮＡＮＤゲート１０８は、列デコーダ２２の出力に結合された第１の入力と、タイミング回路２０の第１の出力に結合された第２の入力と、出力とを有する。Ｐチャネル・トランジスタ１１０は、ＮＡＮＤゲート１０８の出力に結合されたゲート（制御電極）と、単位利得増幅器１０６の出力に結合されたソースと、ドレーンとを有する。Ｐチャネル・トランジスタ１１０の本体及びソースは、一緒に連結されている。Ｎチャネル・トランジスタ１１２は、ＮＡＮＤゲート１０８の出力に接続されたゲートと、Ｐチャネル・トランジスタ１１０のドレーンに結合されたソースと、負の電源端子に接続されたソースとを有する。Ｎチャネル・トランジスタ１１４は、Ｐチャネル・トランジスタ１１０とＮチャネル・トランジスタ１１２とのドレーンに結合された制御電極と、列書き込み線５２に接続されたドレーンと、負の電源端子に接続されたソースとを有する。Ｎチャネル・トランジスタ１１４は、Ｎチャネル・トランジスタ１０４より著しく大きい。それらのトランジスタのチャネル長は同じであることが好ましいが、Ｎチャネル・トランジスタ１１４のチャネル幅は、Ｎチャネル・トランジスタ１０４のチャネル幅より著しく大きい。この比は、１００のオーダであることが好ましい。
【００１２】
動作において、列書き込み線５２が選択されたとき、列デコーダ２２は、論理ハイをＮＡＮＤゲート１０８に出力する。タイミング回路２０は、電流が列書き込み線５２を通じて供給されるべき時点に正に行くパルスを与える。タイミング回路２０からのパルスによる論理ハイの印加は、ＮＡＮＤゲート１０８に論理ローを出力させ、当該論理ローは、Ｐチャネル・トランジスタ１１０が導通状態となるようにする。それにより、Ｐチャネル・トランジスタ１１０は、単位利得増幅器１０６の出力をＮチャネル・トランジスタ１１４のゲートに結合するスイッチとして動作する。Ｎチャネル・トランジスタ１１４は、そのＮチャネル・トランジスタ１１４を通る電流を制御するゲート電圧を用いて導通状態になる。その電流は、Ｎチャネル・トランジスタ１０４を通る電流が単位利得増幅器１０６及びＰチャネル・トランジスタ１１０を介してＮチャネル・トランジスタ１１４に反映される良く知られているミラーの要領で制御される。Ｎチャネル・トランジスタ１０４とＮチャネル・トランジスタ１１４との幅の比は、列書き込み線５２を通る所望の電流を得るよう設定される。電流源１０２により供給される電流は、注意深く制御され、そして既知である。次いで、上記の幅の比は、ＭＲＡＭセルに書き込むため所望の磁界の発生のため列書き込み線５２を通る所望の電流を達成するよう選択される。
【００１３】
列書き込み線５２を通る電流を終了する時間であるとき、タイミング回路２０は、パルスを終了し、そのためＮＡＮＤゲート１０８は、その出力を論理ハイに切り替え、その論理ハイは、Ｎチャネル・トランジスタ１１２を導通状態にさせ、Ｐチャネル・トランジスタ１１０を非導通状態にさせる。Ｎチャネル・トランジスタ１１２の導通状態により、Ｎチャネル・トランジスタ１１４のゲートは、そのソースに結合されて、そのＮチャネル・トランジスタ１１４を非導通状態にさせ、それにより列書き込み線５２を通る書き込み電流を終了させる。従って、この動作において、大きい書き込み電流を通さねばならない唯一のトランジスタは、Ｎチャネル・トランジスタ１１４である。このＮチャネル・トランジスタ１１４は、それが伝えねばならない大きい電流に起因して、列書き込みドライバ３６を備える他のトランジスタ全部を一緒にしたものより遙かに大きい。列書き込み線５２の電流経路の中のいずれの追加のトランジスタはまた、相当のサイズでなければならず、従って、書き込みドライバの範囲を非常に増大させるであろう。従って、列書き込み線５２を通る制御された電流が与えられ、それにより、メモリ・セル８４，７６，６８及び６０が、非常に大きい１つのトランジスタのみを持たねばならないとはいえ、列書き込み線５２に接続される。
【００１４】
列デコーダ２２は、論理ロー出力を、選択されている列書き込みドライバの全てに与える。従って、書き込みビット線５２と関連する列デコーダ２２からの信号は、書き込みビット線５２の選択を解除されたとき論理ローに導かれる。これは、ＮＡＮＤゲート１０８の出力を論理ハイに保ち、それは、Ｎチャネル・トランジスタ１１２を導通状態にさせ、そしてＰチャネル・トランジスタ１１０を非導通状態にさせる。その条件で、Ｎチャネル・トランジスタ１１４のゲートは、そのソースに結合され、それによりＮチャネル・トランジスタ１１４は非導通状態になる。
【００１５】
列書き込み線５２のような書き込み線を通る電流は、Ｎチャネル・トランジスタ１１４のソースの電圧を実際に上昇させるに十分なほど大きくなることができる。例えば、接地帰路が１０オームの抵抗を有し、且つ書き込み電流が１０ミリアンペアのオーダである場合、Ｎチャネル・トランジスタ１１４のソースは、１００ミリボルトに上昇することができるであろう。Ｎチャネル・トランジスタ１１４のゲート−ソースにおける１００ミリボルトの低減は、Ｎチャネル・トランジスタ１１４、従って列書き込み線５２を通る電流を著しく低減することができるであろう。この種の問題は、様々な回路での共通の問題であり、通常、グラウンド・バウンスとして知られている。
【００１６】
図３は、図２に示された書き込みドライバに対するこの潜在的問題に対処する改変である。従って、図１の列書き込みドライバ３６は、図２に示されるように実現されるのはとは異なって実現される。この図３の列書き込みドライバ３６の実施形態は、伝達ゲート１１６、インバータ１１８、及びキャパシタ１２０の追加の構成要素を有する。伝達ゲート１１６は、列バイアス回路２６とＰチャネル・トランジスタ１１０のソースとの間に介挿される。その結果、伝達ゲート１１６の第１の信号端子が列バイアス回路２６の出力に接続され、そしてその第２の信号端子がＰチャネル・トランジスタ１１０のソースに結合される。反転制御入力が、インバータ１１８の出力に結合され、そして非反転制御入力が、ＮＡＮＤゲート１０８の出力に結合される。インバータ１１８の入力は、ＮＡＮＤゲート１０８の出力に結合される。キャパシタ１２０は、Ｎチャネル・トランジスタ１１４のソースに結合された第１の端子と、Ｐチャネル・トランジスタ１１０のソースに結合された第２の端子とを有する。
【００１７】
列書き込み線５２が選択されているが、しかしタイミング回路２０がまだ書き込みパルスを発生していないときのケースに関しては、ＮＡＮＤゲート１０８は、論理ハイ出力を出力していて、そのため伝達ゲート１１６が導通状態であり、Ｐチャネル・トランジスタ１１０が非導通状態であり、そしてＮチャネル・トランジスタ１１２が導通状態である。その結果、Ｎチャネル・トランジスタ１１４は、非導通状態であり、そしてキャパシタ１２０は、列バイアス回路２６の出力により供給された電圧まで充電される。タイミング回路２０が書き込みパルスを発生すると、ＮＡＮＤゲート１０８が、論理ローを出力し、その論理ローが、Ｎチャネル・トランジスタ１１２を非導通状態にさせ、Ｐチャネル・トランジスタ１１０を導通状態にさせ、そして伝達ゲート１１６を非導通状態にさせる。この条件において、Ｎチャネル・トランジスタ１１４が、導通状態になり、それにより書き込み電流が、列書き込み線５２を流れる。従って、この書き込み電流が流れるので、グラウンド・バウンスに起因して、Ｎチャネル・トランジスタ１１４のソース電圧が、上昇し得る。そのような場合、キャパシタ１２０に起因して、Ｐチャネル・トランジスタ１１０のソースの電圧は、同じ量だけ上昇するであろう。Ｐチャネル・トランジスタ１１０のソースのこの電圧が、Ｎチャネル・トランジスタ１１４のゲートに結合される状態を継続する。従って、ソース電圧の増大は、ゲート−ソース電圧の低減をもたらさないで、そのため列書き込み線５２を通る電流は、比較的一定のままである。書き込み電流の終了は、図２の回路に関するのと同じ方法で達成される。タイミング回路２０がパルスを終了し、それによりＮＡＮＤゲート１０８は、論理ハイ出力を与え、その論理ハイ出力は、Ｎチャネル・トランジスタ１１２を導通状態にさせ、Ｐチャネル・トランジスタ１１０を非導通状態にさせ、そして伝達ゲート１１６を導通状態にさせる。これらの条件は、キャパシタ１２０を列バイアス回路２６の出力の電圧まで充電したままにし、そしてＮチャネル・トランジスタ１１４を非導通状態にさせる。列デコーダ２２が、列書き込み線５２の選択を解除するとき、論理ロー出力を与え、その論理ロー出力は、ＮＡＮＤゲート１０８の出力を論理ハイ状態に保ち、それにより、タイミング回路２０が書き込み電流を終了するとき説明したような条件を保つ。
【００１８】
列書き込み線５２に印加される電流パルスに関して、動作条件の範囲にわたり振幅及びエッジ・レートの増大した制御を与える列バイアス回路２６の代替形態及び列書き込みドライバ３６の別の代替形態が、図４に示されている。この実施形態において、列バイアス回路２６は、抵抗１３０、抵抗１３２、電流源１３４、Ｎチャネル・トランジスタ１３６、及び演算増幅器１３８を備える。抵抗１３０は、ＶＤＤに結合された第１の端子と、第２の端子とを備える。電流源１３４は、抵抗１３０の第２の端子に結合された第１の端子と、接地に結合された第２の端子とを有する。抵抗１３２は、ＶＤＤに結合された第１の端子と、第２の端子とを有する。Ｎチャネル・トランジスタ１３６は、抵抗１３２の第２の端子に結合されたドレーンと、接地に結合されたソースと、ゲートとを有する。演算増幅器１３８は、抵抗１３０の第２の端子に結合された反転入力と、抵抗１３２の第２の端子に結合された非反転入力と、Ｎチャネル・トランジスタ１３６のゲートに結合された出力とを有する。抵抗１３０及び１３２は、列書き込み線５２の抵抗値の所定の倍数であるよう設計される。これは、列書き込み線５２と同様の要領で作られる線であって、直列に接続されている線を用いて、達成される。
【００１９】
電流源１３４は、電流を抵抗１３０を通じて引き込み、それは、演算増幅器１３８の非反転入力に印加される電圧をもたらし、その電圧は、書き込みが列書き込み線５２で生じているとき列書き込み線５２を通る所望の電流を達成するためＮチャネル・トランジスタ１１４のドレーンで必要とされる電圧と同じである。演算増幅器１３８は、Ｎチャネル・トランジスタ１３６のゲートを制御して、電流を抵抗１３２を介して引き込んで、演算増幅器１３８の反転入力での電圧をもたらし、その電圧は、演算増幅器１３８の非反転入力に印加された電圧に本質的に等しい。従って、Ｎチャネル・トランジスタ１３６のドレーンでの電圧は、書き込み条件のためにＮチャネル・トランジスタ１１４のドレーンで希望される電圧である。抵抗１３２は、列書き込み線５２の抵抗値の既知の倍数である。Ｎチャネル・トランジスタ１３６は、Ｎチャネル・トランジスタ１１４のチャネル幅がＮチャネル・トランジスタ１３６のチャネル幅に関してこの同じ倍数を有するように選定される。従って、Ｎチャネル・トランジスタ１１４のゲートに印加される場合Ｎチャネル・トランジスタ１１４に所望の書き込み電流を列書き込み線５２を通じて引き込ませるであろう電圧に、Ｎチャネル・トランジスタ１３６のゲートを実効的にバイアスする。従って、Ｎチャネル・トランジスタ１３６のゲート電圧は、演算増幅器１３８の出力であるが、このゲート電圧は、列書き込みドライバ３６の制御を通してＮチャネル・トランジスタ１１４のゲートに印加される。
【００２０】
このアプローチの利点は、それがまさにマッチング・ゲート電圧（ｍａｔｃｈｉｎｇ  ｇａｔｅ  ｖｏｌｔａｇｅｓ）に依拠しないことであり、それは、トランジスタが飽和であることが知られているが、しかしまたドレーン電圧と合致するとき効果的である。従って、Ｎチャネル・トランジスタ１３６及び１１４は、書き込み電流の所望の制御を達成するため飽和である必要がない。Ｎチャネル・トランジスタ１１４が飽和で無いことを要求しないことにより、ドレーン電圧が、より低くすることができ、従って、所与のトランジスタは、より多くの電流を引き込むことができる。従って、所与のトランジスタのサイズに対して、書き込み線をより長くすることができる。
【００２１】
図４に示される列書き込みドライバ３６のための他の代替形態は、図２のＮＡＮＤゲート１０８の異なる実施形態である。特に、異なるＮＡＮＤゲートは、Ｐチャネル・トランジスタ１４０及び１４２、及びＮチャネル・トランジスタ１４４及び１４６を備え、それらは、図２のＮＡＮＤゲート１０８と同じ論理機能を提供する点でＮＡＮＤゲートとして機能するが、しかしＮチャネル・トランジスタ１１４に対するドライバ、即ちトランジスタ１１０及び１１２に均衡した立ち上がり及び立ち下がり時間を持つようにさせる出力を有する。Ｐチャネル・トランジスタ１４０は、演算増幅器１３８の出力に結合されたソースと、列デコーダ２２の出力に結合されたゲートと、Ｐチャネル・トランジスタ１１０に結合されたドレーンとを有する。トランジスタ１４２は、演算増幅器１３８の出力に結合されたソースと、タイミング回路２０の出力に結合されたゲートと、Ｐチャネル・トランジスタ１１０のゲートに結合されたドレーンとを有する。Ｎチャネル・トランジスタ１４４は、Ｐチャネル・トランジスタ１１０のゲートに結合されたドレーンと、列デコーダ２２の出力に結合されたゲートと、ソースとを有する。Ｎチャネル・トランジスタ１４６は、Ｎチャネル・トランジスタ１４４のソースに結合されたドレーンと、タイミング回路２０の出力に結合されたゲートと、接地に結合されたソースとを有する。Ｐチャネル・トランジスタ１４０及び１４２の本体は、これらのトランジスタのソースに連結される。
【００２２】
動作において、及び列書き込み線５２が非選択から選択へ切り替えているケースに関して、列デコーダ２２が、論理ローから論理ハイに切り替わり、それに続いて、タイミング回路２０も、論理ローから論理ハイへ切り替わる。この切り替わり前に、演算増幅器１３８の出力は、トランジスタ１１０及び１１２のゲートに結合される。この条件において、Ｎチャネル・トランジスタ１１４は、非導通状態である。列デコーダ２２及びタイミング回路２０の出力が切り替わると、トランジスタ１４０及び１４２は、非導通状態になり、そしてトランジスタ１４４及び１４６は、導通状態になり、それは、接地電位をトランジスタ１１０及び１１２に印加させる。従って、Ｐチャネル・トランジスタ１１０のゲート−ソース電圧は、ゼロ・ボルトから、演算増幅器１３８の出力に大きさが等しい電圧へ切り替えられる。Ｎチャネル・トランジスタ１１４は、Ｐチャネル・トランジスタ１１０が導通状態になることに応答して導通状態になる。Ｎチャネル・トランジスタ１１４により引き込まれる電流の立ち上がり時間は、Ｐチャネル・トランジスタ１１０により印加される電圧の立ち上がり時間に依存し、次いで、Ｐチャネル・トランジスタ１１０により印加される電圧の立ち上がり時間は、Ｐチャネル・トランジスタ１１０に印加されるゲート−ソース電圧に依存する。
【００２３】
書き込み時間が終了した後で、タイミング回路２０は、論理ローに切り替わり、それは、Ｐチャネル・トランジスタ１４２を導通状態になるようにさせ、そしてＮチャネル・トランジスタ１４６を非導通状態になるようにさせる。これは、演算増幅器１３８の出力の電圧をトランジスタ１１０及び１１２のゲートに印加することにより、Ｎチャネル・トランジスタ１１４を非導通状態になるようにさせる効果を有する。Ｎチャネル・トランジスタ１１４により引き込まれる電流の立ち下がり時間は、Ｎチャネル・トランジスタ１１２により印加される電圧の立ち下がり時間に依存し、次いで、Ｎチャネル・トランジスタ１１２により印加される電圧の立ち下がり時間は、Ｎチャネル・トランジスタ１１２に印加されるゲート−ソース電圧に依存する。このゲート−ソース電圧は、演算増幅器１３８の出力の電圧に等しい。従って、Ｎチャネル・トランジスタ１１４により引き込まれる電流の立ち上がり時間及び立ち下がり時間の両方は、同じゲート−ソース電圧により制御され、その同じゲート−ソース電圧は、演算増幅器１３８の出力の電圧である。エッジ・レート制御は、安定な磁気切り替え特性のため重要である。
【００２４】
また、列書き込みドライバ３６は、他の書き込みドライバの代表的なものである。列バイアス回路２６はまた、行バイアス回路の代表的なものである。行出力バイアス回路により与えられる出力電圧は、列バイアス回路に関して同じであってもよく、また無くてもよい。これは、選定される特定のセルの種類及びアーキテクチャに基づいてなされる実施形態であり、同様にＭＲＡＭセルを作るプロセスに依存し得る。
【００２５】
説明の目的のため本明細書で選定された実施形態に対する様々な変化及び変更が、当業者に容易に行われるであろう。例えば、トグル・プログラミングＭＲＡＭが、或る応用のため説明されたが、他の種類のメモリ・セルが、本明細書で開示された特徴を利用し得ることは明らかな筈である。トランジスタの導電率の種類、トランジスタの種類、等々の変更を容易に行い得る。例えば、Ｎチャネル・トランジスタ１１４は、書き込みドライバにおける他の回路の論理状態に逆転を要求する効果を更に有するであろうＰチャネル・トランジスタであり得る。特定の論理回路が示されたが、多数の論理回路の形態を用いて、本明細書で説明した機能を実現し得る。そのような変更及び変形は、本発明の趣旨から逸脱しない程度まで、それらは、添付の特許請求の範囲の公正な解釈によってのみ評価される本発明の範囲内に含まれることを意図されるものである。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の一実施形態に従ったメモリのブロック図である。
【図２】図２は、第１の実施形態に従った図１のメモリの一部を示すブロック図と回路図とを組み合わせた図である。
【図３】図３は、第２の実施形態に従った図１のメモリの一部を示すブロック図と回路図とを組み合わせた図である。
【図４】図４は、第３の実施形態に従った図１のメモリの一部を示すブロック図と回路図とを組み合わせた図である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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