(57)【要約】電界効果トランジスタのゲート電極などの、シリコン含有領域に、埋め込まれたニッケルシリサイド層（２６０Ａ）、続いてコバルトシリサイド層（２６１Ａ）を形成することによって、縮小されたシリコン回路構造のシート抵抗及び接触抵抗を過度に損なうことなく、デバイスを更に縮小することができるように、両シリサイドの優れた特性が組み合わせられる。
2007527111.tif 000002
【特許請求の範囲】
【請求項１】
基板に（２０１）に形成された、シリコン含有領域全体（２０２、２０８）に、金属コバルト（２４１）及び金属ニッケル（２４２）を含む層（２４０）を形成するステップ、
ニッケル（２４２）及びコバルト（２４１）をシリコンと反応させ、前記シリコン含有領域（２０８、２０２）にシリサイド（２６０、２６１、２７０、２７１）が形成されるように、第１温度で前記基板（２０１）を熱処理するステップ、
前記基板（２０１）から、未反応のニッケル及びコバルトを選択的に除去するステップ、及び、
前記第１温度で前記熱処理を行う間に形成された前記シリサイドを変性するために、前記第１温度よりも高温の第２温度で前記基板（２０１）を熱処理するステップ、を含む方法。
【請求項２】
金属コバルト及び金属ニッケルを含む前記層は、前記シリコン含有領域に金属コバルト層を堆積し、前記金属コバルト層に金属ニッケル層を堆積することによって形成される、請求項１に記載の方法。
【請求項３】
金属コバルト及び金属ニッケルを含む前記層は、前記シリコン含有領域に金属ニッケル層を堆積し、前記金属コバルト層に金属コバルト層を堆積することによって形成される、請求項１に記載の方法。
【請求項４】
前記層の厚さを調整することによって、前記シリコン含有領域に形成された、変性されたシリサイドの厚さを更に制御する、請求項１に記載の方法。
【請求項５】
前記層の厚さは、所定の第１の厚さを有する金属コバルトを含む第１層、及び、所定の第２の厚さを有する金属ニッケルを含む第２層を堆積することによって調整される、請求項４に記載の方法。
【請求項６】
前記第２の厚さは、前記第１の厚さ未満である、請求項５に記載の方法。
【請求項７】
電界効果トランジスタを形成する方法であって、
基板（２０１）に形成されたゲート絶縁層（２０７）に、ポリシリコン含有ゲート電極（２０８）を形成するステップ、
シリコンを含有する半導体領域（２０２）に、前記ゲート電極（２０８）に隣接して配置されるドレイン領域（２０４）及びソース領域（２０４）を形成するステップ、
前記ゲート電極（２０８）の側壁に側壁スペーサ素子（２０９）を形成するステップ、
前記ゲート電極（２０８）及び前記ドレイン及びソース領域（２０４）全体に、金属コバルト（２４１）及び金属ニッケル（２４２）を含む層（２４０）を形成するステップ、及び、
前記層（２４０）を使用して、少なくとも前記ゲート電極に、コバルトシリサイド（２６１、２６１ａ）及びニッケルシリサイド含有領域（２６０、２６０ａ）を形成するステップ、を含む方法。
【請求項８】
前記コバルトシリサイド及びニッケルシリサイド含有領域の形成では、ニッケル及びコバルトをシリコンと反応させ、少なくとも前記ゲート電極にシリサイドが形成されるように、第１温度で前記基板を熱処理するステップ、
前記基板から未反応のニッケル及びコバルトを選択的に除去するステップ、及び、
前記第１温度で前記熱処理の間に形成した前記シリサイドを変性するために、前記第１温度よりも高温の第２温度で前記基板を熱処理するステップ、を含む、請求項７に記載の方法。
【請求項９】
電界効果トランジスタを形成する方法であって、
基板（２０１）に形成されたシリコン領域（２０２）に、少なくともゲート絶縁層（２０９）、ポリシリコン層、及び、キャップ層（２３０）を含む積層体を形成するステップ、
少なくとも前記キャップ層（２３０）によって覆われた上面を持つゲート電極（２０８）を形成するために、前記積層体にパターニングを行うステップ、
前記ゲート電極（２０８）に隣接して、ドレイン及びソース領域（２０４）を形成するステップ、
前記ドレイン及びソース領域（２０４）に第１金属を含むシリサイド領域（２７０）を形成するステップ、
前記ゲート電極（２０８）の前記上面を露出させるステップ、及び、
前記ゲート電極（２０８）にニッケルシリサイド／コバルトシリサイド積層体領域（２６０、２６１）を形成するステップ、を含む、方法。
【請求項１０】
ゲート絶縁層（２０９）上に形成されたシリコンゲート電極（２０８）、
前記ゲート電極（２０８）に隣接して形成されたドレイン領域（２０４）及びソース領域（２０４）、
前記シリコンゲート電極（２０８）上に形成されたニッケルシリサイド領域（２６０ａ）、及び、
前記ニッケルシリサイド領域（２６０ａ）上に形成されたコバルトシリサイド領域（２６１ａ）、
を含む、電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は、集積回路の製造の分野に関し、より詳細には、半導体領域のシート抵抗を低減するために、導電性の回路素子を有するシリコンに、メタルシリサイド領域を形成する方法に関する。
【背景技術】
【０００２】
現在の超高密度集積回路においては、デバイスフィーチャは、デバイスの性能および回路の機能性を上げるため、どんどん縮小されている。しかしながら、加工寸法（パターン寸法）を小型化することは、縮小した加工寸法によって得られる利点を部分的に相殺するおそれのある、ある問題を必然的に伴う。一般に、例えば、ＭＯＳトランジスタなどの、トランジスタ素子の加工寸法を縮小することによって、トランジスタ素子のチャネル長が短くされ、その結果、より電流が流れやすくなり、また、トランジスタのスイッチング速度を上げることになるので、優れた性能特性がもたらされる。しかしながら、トランジスタ素子のチャネル長を短くする際には、これらの電気配線および接触領域の断面積も減少するので、電気配線及び接触領域、すなわち、つまり、トランジスタ素子の周りに電気的接触を提供する領域の電気抵抗も大きく影響を受ける。しかしながら断面積は、電気配線および接触領域に含まれる物質の特性と共に、それぞれの配線または接触領域の有効な電気抵抗を決定する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
更に、単位面積当たりの回路素子数が多くなると、これらの回路間の相互接続数を増加することが必要となる。一般的に必要とされる相互接続数は、回路素子数とともに非線形で増加し、その結果、各相互接続のために利用可能な領域が更に制限される。
【０００４】
集積回路の大部分は、シリコンをベースとする。すなわち、回路素子のほとんどは、導電領域として機能する、結晶、多結晶、及びアモルファス形状の、ドープされた、及び、非ドープのシリコン領域を含む。これに関連する、図示例は、ＭＯＳトランジスタ素子のゲート電極であり、これは、ポリシリコン配線と考えられる。適切な制御電圧をゲート電極に印加することによって、半導体基板の薄いゲート絶縁層及び活性領域の界面において、導電チャネルが形成される。トランジスタ素子の加工寸法を縮小することによって、チャネル長が短くなるので、デバイス性能が高まるが、（ゲート長方向に）ゲート電極を小型化することによって、ゲート電極に沿った信号の伝播、すなわち、ゲート電極の（ゲート幅方向における）全幅に沿ったチャネル形成に、大きな遅延を生じさせる。信号の伝播遅延に関する問題は、個々の回路素子又は別のチップ領域を接続する、適度に延長されたポリシリコン配線のために、更に悪化する。従って、ポリシリコン配線、及び、その他の、シリコン含有の接触領域のシート抵抗を高め、デバイス性能を損なうことなく、デバイスを更に縮小できることが非常に重要である。このために、それぞれの、シリコン含有領域の、適切な部分内に、及び、適切な部分上に、メタルシリサイドを形成することによって、ポリシリコン配線及びシリコン接触領域のシート抵抗を減少させることが標準的技法となっている。
【０００５】
図１ａから図１ｄを参照すると、シリコンのシート抵抗の低減を示すための一例として、ＭＯＳトランジスタ素子の対応する部分にメタルシリサイドを形成する、一般的な従来技術のプロセスフローが以下に説明される。
【０００６】
図１ａは、ＭＯＳトランジスタなどのトランジスタ素子１００の断面図を示す。トランジスタ素子１００は、シリコン含有の活性領域１０２を含む基板１０１に形成される。活性領域１０２は、絶縁構造部１０３に囲まれており、この絶縁構造部は、本例においては、一般的に精巧な集積回路に使用されるシャロートレンチ絶縁の形態で提供されている。拡張領域１０５を含む、高濃度ドープされたソース及びドレイン領域１０４は、活性領域１０２に形成される。拡張領域１０５を含む、ソース及びドレイン領域１０４は、チャネル領域１０６によって横方向に分離される。ゲート絶縁層１０７は、下にあるチャネル領域１０６からゲート電極１０８を、電気的且つ物理的に分離する。スペーサ素子１０９は、ゲート電極１０８の側壁に形成される。耐火金属層１１０は、メタルシリサイド部の更なる形成プロセスに必要な厚さを備えて、トランジスタ素子１００全体に形成される。
【０００７】
トランジスタ素子１００を形成する一般的な従来のプロセスフローは、図１ａに示されているように、以下のステップを含み得る。最新のフォトリソグラフィ、及び、エッチング技術によって、シャロートレンチ分離構造部１０３を形成することによって、十分に確立された、周知の実装ステップが実施され、活性領域１０２及びチャネル領域１０６において、所望のドーパントプロファイルが生成される。
【０００８】
続いて、ゲート絶縁層１０７及びゲート電極１０８が精巧なデポジション技術あるいは堆積技術、フォトリソグラフィ技術、及び、異方性エッチング技術、によって形成され、所望のゲート長が得られる。このゲート長は、矢印１５０によって示されるように、ゲート電極１０８の水平方向の長さであり、すなわち、図１ａの断面において、水平方向の長さである。その後、第１の注入シーケンスが実施されて、拡張領域１０５が形成される。設計要件に応じて、いわゆるハロ注入(halo implants)を更に行ってもよい。
【０００９】
次に、二酸化ケイ素、及び／または、窒化ケイ素などの絶縁材料を堆積し、異方性エッチングプロセスによって絶縁材料をパターニングすることによってスペーサ素子１０９が形成される。その後、更なる注入プロセスを実施して、ソース及びドレイン領域１０４を形成し、その後にアニールサイクルが続いて、ドーパントを活性化し、注入サイクル中に生成された格子の損傷を少なくとも部分的に修復する。
【００１０】
その後、例えば、化学蒸着法（ＣＶＤ：chemical vapor deposition）又は物理蒸着法（ＰＶＤ:physical vapor deposition）などによって、耐火金属層１１０がトランジスタ素子１００に蒸着される。好ましくは、金属層１１０には、チタン、コバルト、ニッケルなどの耐火金属が使用される。しかし、メタルシリサイドの形成中及び形成後の、メタルシリサイドの形状における様々な耐火金属の特性は、互いに大いに異なる。その結果、適切な金属は、以下のプロセスにおけるプロセス要件に加え、トランジスタ素子１００の更なる設計パラメータに応じて選択される。例えば、対応のシリコン含有部分にメタルシリサイドを形成するために、多くの場合、チタンが使用される。しかし、その結果生成されるチタンシリサイドの電気的特性は、トランジスタ素子１００の寸法に強く依存する。チタンシリサイドはポリシリコンの粒界において塊状化する傾向にあり、そのために、全体の電気抵抗を高くしてしまう。この影響は、加工寸法の縮小に顕著に表れ、その結果、横方向寸法、すなわち、０．２マイクロメータもしくはそれ未満のゲート長、を有するゲート電極１０８などのポリシリコン配線に、チタンを使用することができなくなる。
【００１１】
コバルトは、この大きさのオーダーの加工寸法を有する回路素子に対しては、ポリシリコンの粒界を阻止する傾向を実質的に示さないことから、耐火金属として使用されるのが好ましい。しかし、以下に更に詳細を説明するように、極度に縮小されたデバイスの、そのシート抵抗の点で、コバルトシリサイドは非常に劣る。メタルシリサイドの形成に頻繁に使用されるその他の金属としては、ニッケルが挙げられる。しかし、ニッケルは、ローカルインターコネクトと組み合わせた場合、接触抵抗が低下するおそれがある。現在のところ、コバルトは、その優れた接触特性から、シリサイドに好ましい材料であり、このコバルトの特性を議論するために、ゲート長が０．２μｍよりもずっと短い、精巧なデバイスとして、トランジスタ素子１００の形成が可能となるように、金属層１１０が、コバルトを含むと仮定する。
【００１２】
金属層１１０のコバルト、ドレイン及びソース領域１０４のシリコン、及び、ゲート電極１０８のポリシリコン間に反応を起こすために、第１アニールサイクルが実施される。基板１０１をアニーリングし、その後のアニールサイクルでコバルトの酸化を減らすことによって、コバルトジシリサイド（cobalt disilicide）の、最終的に得られるシート抵抗を低減する前に、必要であれば、厚さ約１０ｎｍ〜２０ｎｍの窒化チタン層を耐火金属層１１０上に堆積してもよい。一般的に、アニーリング温度は、約４５０℃〜５５０℃までの範囲であり、コバルトモノシリサイドを生成する。その後、未反応のコバルトを選択的にエッチングし、次に、約７００℃よりも高い温度で第２アニールサイクルを実施し、コバルトモノシリサイドを、コバルトジシリサイドを含む、低抵抗相に変換する。
【００１３】
図１ｂは、ドレイン及びソース領域１０４に形成された、コバルトジシリサイド領域１１１、及び、ゲート電極１０８に形成された、コバルトジシリサイド領域１１２を備えた、トランジスタ素子１００を示す。コバルトは、約０．２マイクロメータ及びそれ未満の加工寸法に、問題なく使用できるであろう。しかし、１００ｎｍをはるかに下回るゲート長を要求する、更なるデバイスの縮小に対して、コバルトジシリサイドエンハンストゲート電極１０８のシート抵抗は、単にゲート電極１０８の加工寸法の縮小を考慮に入れただけの場合の予測よりも急激に増加することが分かっている。領域１１２の抵抗率は、個々のコバルトジシリサイドの結晶間の引っ張り応力によって増加し、その結果、ゲート長が単一の結晶の大きさのオーダーである場合に、コバルトジシリサイド膜の一体性に影響を及ぼすと信じられている。
【００１４】
図１ｃは、上述のシリサイド形成プロセスの完了後に、約５０〜８０ｎｍの、縮小したゲート長１５０Ａを備えた、トランジスタ素子１００を概略的に示す。例えば、白抜き状の凹凸１１２Ａ、及び、ゲート電極１０８のコバルトジシリサイド領域において割り込みが起こり、シート抵抗の実質的に増加させる。
【００１５】
図１ｄ及び図１ｅは、約５０ｎｍのゲート長１５０Ａと比較して、約２００ｎｍのゲート長を有するゲート電極１０８の上面図を概略的に表す。図１ｄは、ゲート長１５０に沿って配置された、複数の単一の結晶１１３を含む、ゲート長１５０を備えたゲート電極１０８を描く。一方で図１ｅに示されているように、１つの単一の結晶１１３だけがゲート長１５０Ａにわたって形成されている。コバルトモノシリサイドをコバルトジシリサイドに変換する場合に、第２アニールサイクル中に発生する熱応力は、ゲート長１５０にわたっての、複数の結晶によって補償され得るが、ゲート長１５０Ａにわたって形成された単一の結晶は、その熱応力を実効的に吸収できないおそれがあり、また、コバルトジシリサイド膜の割込み１１２Ａをもたらし得る。その結果、ポリシリコンゲート電極のシート抵抗が急激に増加することから、トランジスタ性能を必要以上に低下させずに、デバイスを劇的に縮小することが妨げられている。
【００１６】
上記に説明した問題点を考慮して、生産の歩留まりを過度に損なわずに、更なるデバイスの縮小を可能にする、改善されたシリサイドの形成技術が求められている。
【課題を解決するための手段】
【００１７】
一般に、本発明は、金属シリサイド領域を含む、シリコンフィーチャ（構造）のシート抵抗を不必要に損なわずに、デバイスの更なる縮小が可能となるように、ニッケルシリサイドの利点、すなわち、下にあるシリコンと組み合わせた場合の優れた性質、及び、コバルトシリサイドの優れた接触特性、の組み合わせを可能にする技術を目的とする。このために、実質的にニッケルシリサイドを含むシリサイド層、続いて、実質的にコバルトシリサイドを含むメタルシリサイド層、が一般的な形成プロセスで形成される。その結果、シリコンコバルトシリサイドの界面において発生する各問題が大幅に低減され、もしくは、完全に回避され得る。
【００１８】
本発明の一形態によれば、基板に形成されたシリコン含有領域全体に、金属コバルト及び金属ニッケルを含む層を形成するステップを含む方法が得られる。その後、その基板に対して第１温度で熱処理が行われ、ニッケル及びコバルトをシリコンと反応させて、シリコン含有領域にシリサイドが形成される。次に、未反応のニッケル及びコバルトがその基板から除去され、第１温度よりも高温の第２温度で、その基板を使用して更なる熱処理が行われ、第１温度で熱処理中に形成済みのシリサイド、が変性される。
【００１９】
更なる形態では、熱処理の温度及び継続時間のうちの少なくとも一方を制御してシリサイドを変性し、シリコン含有領域のコバルトジシリサイドの総量を調整する方法が得られる。
【００２０】
更なる形態では、シリコン含有領域は、横方向寸法が約１００ナノメータ未満のポリシリコン配線を含む。
【００２１】
更なる形態では、シリコン含有領域は、電界効果トランジスタのドレイン及びソース領域を含む。
【００２２】
更なる形態では、シリコン含有領域は、第１部分及び第２部分を含み、金属コバルト及び金属ニッケルを含む層を形成する前に、第１部分全体にメタルシリサイドを形成するステップを更に含む方法が得られる。
【００２３】
更なる形態では、第１部分は、電界効果トランジスタのドレイン領域及びソース領域を含む。
【００２４】
更なる形態では、第２部分は、側壁スペーサ素子及びキャップ層によって覆われた電界効果トランジスタのゲート電極を含み、方法は、金属コバルト及び金属ニッケルを含む層を形成する前に、キャップ層を除去するステップを更に含む。
【００２５】
更なる形態では、ゲート電極のゲート長は、約５０ナノメータもしくはそれ未満である。
【００２６】
本発明の他の形態によれば、電界効果トランジスタを形成する方法であって、基板上に形成されたゲート絶縁層に、ポリシリコン含有のゲート電極を形成するステップを含む方法が得られる。シリコン含有の半導体領域に、ドレイン領域及びソース領域が形成され、この、ドレイン及びソース領域は、ゲート電極に隣接して配置される。次に、ゲート電極の側壁に、側壁スペーサ素子が形成される。また、ゲート電極、及び、ドレイン及びソース領域には、金属コバルト及び金属ニッケルを含む層が形成される。更に、金属コバルト及び金属ニッケルを含む層により、コバルトシリサイド及びニッケルシリサイドを含む領域が、少なくともそのゲート電極に形成される。
【００２７】
更なる形態では、金属コバルト及び金属ニッケルを含む層は、ゲート電極及び、ドレイン及びソース領域全体に金属コバルトを含む第１層を堆積し、且つ、その第１層に金属ニッケルを含む第２層を堆積することによって形成される。更なる実施形態では、金属コバルト及び金属ニッケルを含む層は、ゲート電極、及びドレイン及びソース領域全体に、金属ニッケルを含む第１層を堆積し、その第１層に金属コバルトを含む第２層を堆積することによって形成される。
【００２８】
本発明の更に別の形態によれば、電界効果トランジスタを形成する方法は、積層体を形成するステップを含む。この積層体は、基板に形成されたシリコン領域に、少なくともゲート絶縁層、ポリシリコン層、及び、キャップ層を含む。この積層体は、少なくともキャップ層によって覆われた上面を有するゲート電極を形成可能なように、パターニングされる。更に、ゲート電極に隣接して、ドレイン領域及びソース領域が形成され、また、第１金属を含むシリサイド領域は、そのドレイン及びソース領域に形成される。更に、ゲート電極の上面が曝され、あるいは露出され、そのゲート電極に、ニッケルシリサイド／コバルトシリサイドの積層体領域が形成される。
【００２９】
更なる形態では、ニッケルシリサイド／コバルトシリサイド積層体領域の形成ステップにおいて、金属コバルト及び金属ニッケルを含む層が形成される；第１温度で基板を熱処理して、ニッケル及びコバルトをシリコンと反応させ、ゲート電極にシリサイドが形成される；基板から未反応のニッケル及びコバルトが選択的に除去される；および、第１温度よりも高温の第２温度で基板を熱処理して、第１温度で熱処理中に形成されたシリサイド、が変性される。
【００３０】
更なる形態では、金属コバルト及び金属ニッケルを含む層は、金属コバルトを含む第１層を、第１ゲート電極全体に堆積し、金属ニッケルを含む第２層を第１層に堆積する。
【００３１】
更なる形態では、金属コバルト及び金属ニッケルを含む層は、金属ニッケルを含む第１層を、ゲート電極全体に堆積し、金属コバルトを含む第２層を、第１層に堆積することによって形成される。
更なる実施形態では、第１金属はコバルトを含む。
【００３２】
本発明の別の形態によれば、電界効果トランジスタは、ゲート絶縁層に形成されたシリコンゲート電極を含む。更に、トランジスタは、ゲート電極に隣接して形成された、ドレイン領域及びソース領域を含む。加えて、シリコンゲート電極にニッケルシリサイド領域が形成され、そのニッケルシリサイド領域にコバルトシリサイド領域が形成される。
【００３３】
更なる形態では、電界効果トランジスタは更に、ドレイン及びソース領域に形成されたコバルトシリサイド領域を含む。
【００３４】
更なる形態では、電界効果トランジスタは更に、第２ニッケルシリサイド領域に形成された、第２コバルトシリサイド領域を、ドレイン及びソース領域に含む。
【００３５】
更なる形態では、ニッケルシリサイド領域の厚さは、コバルトシリサイド領域の厚さ未満である。
【００３６】
本発明の更なる利点、目的および形態は添付の請求項に定義されており、また、添付の図面を参照すると更なる詳細な説明がより明らかになるであろう。
【発明を実施するための最良の形態】
【００３７】
以下の詳細な説明と図面に例示されているように、実施形態を用いて本発明を記載したが、以下の詳細な説明と図面は本発明を開示されている特定の例示的実施形態に限定することを意図とするものではなく、むしろ、説明した例示的な実施形態は単に本発明の様々な形態を例証するものであって、本発明の範囲は添付の請求の範囲によって定義されるものである。
【００３８】
本発明は、極度に加工寸法を縮小した電界効果トランジスタ形成に応用される場合に、非常に有利である。その理由は、積み重ねられたニッケルシリサイド／コバルトシリサイド領域を提供することによって、加工寸法が１００ｎｍを大きく下回るコバルトシリサイドに関連する難点を実質的に低減し得る、あるいは、回避し得るからである。シリコンに隣接して形成された、ニッケルシリサイドによって、シリサイド膜の特性を不必要に損なわずに、配線幅を縮小することができる。一方で、コバルトシリサイドは、タングステンなどのその他の接触材料に優れた接触抵抗を与え、その結果、標準的なＣＭＯＳプロセス技術との、高度な互換性を提供することから、コバルトシリサイドは、認可され、安定したシリサイド材料である。しかし、本発明は、添付の請求項に、制限について明確に記載されていない限り、臨界寸法を１００ｎｍ及びそれ未満に制限しないものと考えられる。
【００３９】
図２ａ−２ｄを参照すると、本発明の更なる実施形態が以下に更に詳細に説明される。
【００４０】
図２ａにおいて、シリコン含有領域のシート抵抗を低減可能なシリサイド部を受容することを意図した、いずれのシリコン含有領域をも表すように、電界効果トランジスタ２００が例示されている。既に説明したように、ゲート電極、ドレイン及びソース領域、ポリシリコン配線、などは、それらの導電性を考慮して変性される必要があり、その理由は特に、現在のところ、これらのシリコン構造の極限寸法が、５０ｎｍおよびそれ未満の寸法にまで、確実に縮小されているからである。添付の請求項に特に定められない限り、電界効果トランジスタ２００は、金属シリサイド領域をその中に形成する必要がある、全てのシリコン含有回路構造を表すと考えられる。電界効果トランジスタ２００は、基板２０１を含む。
これは、シリコンウェハ、ＳＯＩ（シリコンオンインシュレータ）基板などの、いずれの適切な基板であってよい。トランジスタ活性領域２０２は、基板２０１に形成され、その寸法は、分離構造部２０３が決定する。この分離構造部２０３は、トレンチ分離構造の形態で提供できる。各々の拡張領域２０５を含む、高濃度にドープされたドレインおよびソース領域２０４は、活性領域２０２に形成され、それらは、チャネル領域２０６によって相互から分離される。ポリシリコンゲート電極２０８は、チャネル領域２０６上に形成され、ゲート絶縁層２０７によって、チャネル領域２０６から分離される。更に、ポリシリコンゲート電極２０８の側壁に側壁スペーサ素子２０９が形成される。図２ａに示しているように、一実施形態では、ゲート電極２０８の上面を覆うように、ゲート電極２０８の上にキャップ層２３０を設けることができる。このキャップ層２３０は、窒化ケイ素、二酸化ケイ素、酸窒化ケイ素などを含み得る。また、ゲート電極２０８にパターニングを行う間、キャップ層２３０を、ボトム反射防止膜として使用可能にする光学特性を示す材料を含む点で有利であり得る。
【００４１】
図２ａで２０８に示されるように、電界効果トランジスタ２００を形成する一般的なプロセスフローは、図１ａに関して既に説明したプロセスと実質的に同じプロセスを含み得る。キャップ層２３０を含む電界効果トランジスタ２００の実施形態に関して、精巧なフォトリソグラフィによってゲート電極２０８にパターニングを行う間、ボトム反射防止膜が使用される。この反射防止膜は、一般的に、パターニングプロセス後に除去される。本発明のある実施形態においては、従来のプロセスフローとは違って、ボトム反射防止膜は、キャップ層２３０として保存される。キャップ層２３０は、一方では、ゲート電極２０８のドレインおよびソース領域２０４にメタルシリサイドの形成が完了した後に、また、他方では、図２ｂ−２ｄに関して説明しているように、後でキャップ層２３０を除去し、プロセスシーケンスを実施することにより、メタルシリサイド領域を独立して形成する場合がある。つまり、ある実施形態では、例えば、ドレイン及びソース領域２０４に、コバルトシリサイド領域が形成され得る。図１ａ−１ｃに関連して既に説明しているように、実質的に同じプロセスシーケンスが実施され得るが、キャップ層２３０はゲート電極２０８において、コバルトシリサイドの形成を妨げる。従って、キャップ層２３０を有する電界効果トランジスタ２００に、図１ａ−１ｃに説明したプロセスシーケンスを適用することによって、点線で示される、コバルトシリサイド領域２１１ａが形成されることになる。その後、ゲート電極２０８に、ニッケルシリサイド／コバルトシリサイド領域を形成するために、キャップ層２３０を除去する。便宜上、更なる説明では、電界効果トランジスタ２００はキャップ層２３０がないものとして参照される。その理由は、図２ａに示したプロセスステップと本質的に同じプロセスステップが、トランジスタ２００に適用され得るので、ゲート電極２０８だけにニッケルシリサイド／コバルトシリサイド領域２０８が形成されるからである。
【００４２】
図２ｂは、メタル層２４０がその上に形成された電界効果トランジスタ２００を概略的に示す。メタル層２４０は、金属コバルト及び金属ニッケルを含む。１つの特定の実施形態では、メタル層２４０は、第１副層２４１及び第２副層２４２を含み、第１副層２４１は、コバルト、第２副層は、ニッケルを含む。その他の実施形態では、第１副層２４１は、ニッケルを、第２副層はコバルトを含み得る。１つの例示的実施形態では、金属層２４０は、金属コバルト及び金属ニッケルの混合物を含む、実質的に連続した層として与えられて良い。
【００４３】
金属層２４０は、化学気相成長法、及び／又は、物理的気相成長法、によって形成され得る。例えば、金属層２４０が少なくとも２つの副層２４１、２４２を含む場合、これらの副層は、ＣＶＤプロセス、もしくは、ＰＶＤプロセスなどの、特定の蒸着プロセスによって個々に蒸着されてよい。その他の実施形態では、金属層２４０が金属コバルト及び金属ニッケルの混合物の形態で与えられる場合、一般的な蒸着プロセス、例えば、一般的に、電界効果トランジスタ２００に、コバルト及びニッケルをスパッタリングするプロセス、が実施されてよい。蒸着プロセスの種類に関わらず、蒸着プロセス中、コバルトのニッケルに対する比率は制限され得、例えば、副層２４１及び２４２の層厚を制限することによって、あるいは、コバルト及びニッケルが一般のプロセスで蒸着される場合に、スパッタプロセスパラメータを制限することによって、比率が制限され得る。１つの特定の実施形態では、容量パーセントの点で、コバルトの総量がニッケルの総量よりも多くなるよう、蒸着プロセスが制限される。このために、例えば、一実施形態では、コバルトを含む、それぞれの副層２４１、２４２は、金属ニッケルを含む、その他の副層２４１、２４２の対応する厚さよりも大きくなるように選択されてよい。一例として、例えばコバルトを含む、副層２４１の厚さは、約１０〜５０ｎｍの範囲で選択でき、一方で、副層２４２の厚さは、約１０〜３０ｎｍの範囲で選択できる。しかし、最終的に取得されるニッケルシリサイド及びコバルトシリサイドの、その他の比率、及び／または、層厚が要求される場合、そのような要求に応じて、副層２４１、２４２を対応する厚さに調整することができる。金属層２４０が実質的に連続して形成されている場合にも、同様のことが当てはまり、コバルト及びニッケルの比率、及び、連続層２４０の厚さによって、最終的に取得されるニッケルシリサイド及びコバルトシリサイドの厚さ、及びその比率が決定する。
【００４４】
その後、図１ａに関して説明した、従来のコバルトシリサイデーションプロセスと比較すると、急速熱アニーリングなどの熱処理が比較的低温で実施される。例えば、下層のシリコンに対して、金属拡散及びシリサイドの形成を開始することができるよう、約２０〜６０秒のタイムインターバルに対して、約３００℃〜３０８℃の範囲の温度が加えられ得る。１つの特定の実施形態では、以前に形成されたメタルシリサイド２１１ａ（図２ａ参照）によって覆われていない限り、コバルトを含む第１副層２４１、及び、ニッケルを含む第２副層２４２を配置することによって、例えば、シリコンゲート電極２０８、及びドレイン及びソース領域２０４、などの、下層のシリコン上に、ニッケルシリサイドが直接形成されるという驚くべき結果が得られる。本発明は、以下の説明に制限されるものではないが、熱処理中の適切な温度によって、コバルトと比較すると、ニッケルは非常に高い拡散度を示すので、ニッケルは初期段階でコバルトに浸透し、一方で、温度が低下したことによって、下のシリコンとコバルトの反応が非常に遅くなる、と信じられている。熱処理を進める間、ニッケルは次第にシリコン内に拡散し、コバルトシリサイドの形成がまだ非常に低い間、シリコンシリサイドを容易に形成する。最終的に、ゲート電極２０８、及びドレイン及びソース領域２０４などの、下層のシリコンにニッケルシリサイド層が形成され、続いて、コバルトシリサイド層が形成される。
【００４５】
図２ｃは、上述した熱処理が完了し、その結果、ニッケルシリサイド層２６０及びその上にコバルトシリサイド層２６１を形成した後の、電界効果トランジスタ２００の概略図を示す。同様に、ドレイン及びソース領域２０４にニッケルシリサイド層２７０が形成され、続いて、コバルトシリサイド層２７１が形成される。電界効果トランジスタが、例えば、コバルトシリサイドの形態で金属シリサイド領域２１１ａを含む場合、ニッケルシリサイド層２７１、及び、コバルトシリサイド層２７０の形成は実質的に避けられ、あるいは、少なくとも実質的に抑えられる。その結果、この場合の、ニッケルシリサイド２６０及びコバルトシリサイド２６１をゲート電極２０８に形成するプロセスは、このゲート電極２０８の、特に最適な導電性の要件を特に満たすことが可能となるように、特別に調整され得る。他方で、金属シリサイド領域２１１ａ（図２ａ参照）が、キャップ層２３０によって既に形成済みである場合、金属シリサイド領域２１１ａの形成に必要なプロセスパラメータは、接合部の深度などを考慮して、これらの領域の最適化が可能なように、特別に設計され得る。シリサイド層２６０、２６１、２７０、２７１を形成するための熱処理を完了した後、従来知られているように、未反応の金属を側壁スペーサ２０９及び絶縁構造部２０３から、選択的ウェットケミカルエッチングプロセスによって除去してもよい。
【００４６】
その後、例えば、高速熱アニーリング形式で、以前の熱処理温度よりも高い温度で、第２の熱処理が形成される。ある実施形態では、その温度は、約４５０℃〜６５０℃の範囲で選択され、一方で、その他の実施形態では、その温度は、約５００℃〜６００℃の範囲で選択される。更に、熱処理の継続時間は、約１０〜６０秒に選択される。この熱処理中、領域２６１及び２７１のコバルトシリサイドを、低抵抗のコバルトジシリサイドに変換する処理が開始される。この熱処理中、ニッケルシリサイドは、ニッケルジシリサイドにも変換され得る。このニッケルジシリサイドは、下のシリコンとともに、優れた界面特性を示すために、上のコバルトジシリサイドに対する“バッファ”として機能する。このような方法で、ゲート電極２０８のゲート長が、図１ｃ及び１ｅに関して説明したように、コバルトジシリサイドの単一の結晶の大きさのオーダーである場合に、応力によって生じるコバルトジシリサイド層の不規則性を大いに減らし、もしくは、なくす。熱処理の少なくとも１つのプロセスパラメータ、すなわち、温度及び継続時間、を制御することによって、モノシリサイドをジシリサイドに変換するプロセスが調整され得る。例えば、所望の低シート抵抗を考慮して、最終的に得られる導電性の最適化は、実験に基づいて決定してもよい。この場合、所定値の厚さ比率となっているニッケルシリサイド層２６０及びコバルトシリサイド層２６１について、熱処理の少なくとも１つのプロセスパラメータを変動させて、最終的に得られるシート抵抗のこのプロセスパラメータに対しての依存度を識別するようにしてもよい。これらの測定は、熱処理のプロセスパラメータが導かれることとなる複数の測定データが確立されるように、複数の異なる厚さ比率に対して実施してもよい。ニッケルモノシリサイドに比較して、ニッケルジシリサイドはより抵抗が大きく、一方でコバルトシリサイドは抵抗が小さいことから、それぞれに応じ熱処理を制御することが必要となるであろう。
【００４７】
図２ｄは、ゲート電極２０８及びドレイン及びソース領域２０４が、以前に形成された金属シリサイド領域２１１ａ（図２ａ参照）に覆われていない場合における、第２の熱処理を完了した後の電界効果トランジスタ２００を概略的に示す。この電界効果トランジスタ２００には、ゲート電極２０８に形成された、変性した、あるいは変化したニッケルシリサイド層２６０ａ及びこれに続く変性したコバルトシリサイド層２６１ａと、ドレイン及びソース領域２０４に形成された、変性したニッケルシリサイド層２７０ａ及び変性されたニッケルシリサイド層２７１ａとが含まれる。
接触金属に対する抵抗という見地からのコバルトシリサイドの優れた特性と、下層のシリコンとの界面に関するニッケルシリサイドの特性と、の組み合わせにより、ゲート電極２０８に対して、全体的に低いシート抵抗を得ることができる。その一方、電界効果トランジスタ２００の更なる製造ステップ中に形成された、ローカルインターコネクト（図示せず）に対する抵抗も同時に、低レベルに維持される。
【００４８】
その結果、本発明では、埋め込みニッケルシリサイド層をシリコン含有回路のフィーチャ上に形成し、かつこの埋め込みニッケルシリサイド層上にコバルトシリサイド層設けることが可能となり、これにより、接触抵抗に対してコバルトシリサイドの優れた特性を保持しながら、コバルトシリサイド／シリコン界面がもたらす、シート抵抗の低下を大いに減らす、あるいは、シート抵抗の低下を防ぐ技術を提供する。コバルトシリサイド層及び埋め込まれたニッケルシリサイド層は、一般の形成プロセスで形成され得る。個々のシリサイド層の厚さ、全体のシート抵抗、及び、各層の形態、などの特性は、層厚、及び、構成比などの、蒸着パラメータによって、及び、熱処理のプロセスパラメータによってそれぞれ制御される。個々のシリサイド層の厚さ、全体のシート抵抗などの特性、及び、各層の形態は、層厚及び構成比などの蒸着パラメータによって、及び、熱処理のプロセスパラメータによって、それぞれ制御される。意外にも、ニッケル層に続いて、コバルト層の形成によって、それぞれのシリサイドを形成する間、これらの材料が再分配され、その結果、ある実施形態では、シリサイデーションプロセス中の、望ましくないニッケル拡散が低減し得る。
【００４９】
本発明の更なる修正および変形は、本明細書を読めば当業者には明らかであろう。従って、本明細書は例示的なものに過ぎず、当業者に本発明を実施する一般的な方法を教えることを目的とする。本文中に示され説明された発明の形式は、現在のところ好ましい実施形態として理解される。
【産業上の利用可能性】
【００５０】
マイクロ電子コンポーネントデバイス及び、その製造法に関し、従って、産業上の利用可能性の要件を満たす。
【図面の簡単な説明】
【００５１】
【図１ａ】異なる製造段階における、従来の電界効果トランジスタの概略的断面図。
【図１ｂ】異なる製造段階における、従来の電界効果トランジスタの概略的断面図。
【図１ｃ】異なる製造段階における、従来の電界効果トランジスタの概略的断面図。
【図１ｄ】異なるゲート長のゲート電極の概略的上面図であり、過度に増加されたゲート抵抗が、１００ｎｍ未満のゲート長において観察される。
【図１ｅ】異なるゲート長のゲート電極の概略的上面図であり、過度に増加されたゲート抵抗が、１００ｎｍ未満のゲート長において観察される。
【図２ａ】本発明の実施形態による、様々な製造段階における、電界効果トランジスタの概略的断面図。
【図２ｂ】本発明の実施形態による、様々な製造段階における、電界効果トランジスタの概略的断面図。
【図２ｃ】本発明の実施形態による、様々な製造段階における、電界効果トランジスタの概略的断面図。
【図２ｄ】本発明の実施形態による、様々な製造段階における、電界効果トランジスタの概略的断面図。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図１ｅ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【国際調査報告】
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