(57)【要約】集積回路（１００）の形成方法（９００）およびその構造体が提供される。半導体基板（１０２）上にゲート誘電体（１０４）が形成され、半導体基板（１０２）上のゲート誘電体（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）にソース／ドレイン接合部（５０４／５０６）が形成される。ソース／ドレイン接合部（５０４／５０６）上に超均一シリサイド（６０４／６０８）が形成され、半導体基板（１０２）の上方に誘電体層（７０２）が堆積される。次いで、誘電体層（７０２）に、超均一シリサイド（６０４／６０８／６０６）へのコンタクトが形成される。
2007527617.tif 000002
【特許請求の範囲】
【請求項１】
集積回路の形成方法（９００）であって、
半導体基板（１０２）を用意するステップと、
前記半導体基板（１０２）上にゲート誘電体（１０４）を形成するステップと、
前記ゲート（１０６）誘電体上にゲート（１０６）を形成するステップと、
前記半導体基板（１０２）にソース／ドレイン接合部（５０４／５０６）を形成するステップと、
前記ソース／ドレイン接合部（５０４／５０６）上に超均一シリサイド（６０４／６０８）を形成するステップと、
前記半導体基板（１０２）上に誘電体層（７０２）を堆積するステップと、
前記誘電体層（７０２）に前記超均一シリサイド（６０４／６０８／６０６）へのコンタクトを形成するステップとを含む、方法。
【請求項２】
前記超均一シリサイド（６０４／６０８／６０６）の形成ステップでは、５００ワット直流を下回る出力レベルを用いた超低出力堆積技術が用いられる、請求項１に記載の方法（９００）。
【請求項３】
前記超均一シリサイド（６０４／６０８／６０６）の形成ステップでは、毎秒７．０Åを下回る超低速のシリサイド金属堆積速度が用いられる、請求項１に記載の方法（９００）。
【請求項４】
前記超均一シリサイド（６０４／６０８／６０６）の形成ステップでは、厚みが５０Å以下である極薄のシリサイド金属が形成される、請求項１に記載の方法（９００）。
【請求項５】
前記誘電体層（７０２）の堆積ステップでは、中誘電率、低誘電率、および超低誘電率のうちから選択された誘電率を有する誘電材料が堆積される、請求項１に記載の方法（９００）。
【請求項６】
前記超均一シリサイド（６０４／６０８／６０６）へ前記コンタクト（８０２／８０６／８０４）を形成するステップが、タンタル、チタン、タングステン、銅、金、銀、それらの合金、それらの化合物、およびそれらの組み合わせ、から選択された材料を用いる、請求項１に記載の方法（９００）。
【請求項７】
集積回路であって、
ソース／ドレイン接合部（５０４／５０６）を有する半導体基板（１０２）と、
前記半導体基板（１０２）上のゲート誘電体（１０４）と、
前記ゲート（１０６）誘電体上のゲート（１０６）と、
前記ソース／ドレイン接合部（５０４／５０６）上の超均一シリサイド（６０４／６０８）と、
前記半導体基板（１０２）の上方の誘電体層（７０２）と、
前記誘電体層（８０２）における、前記超均一シリサイド（６０４／６０８／６０６）へのコンタクト（８０２／８０６／８０４）とを含む、集積回路。
【請求項８】
前記超均一シリサイド（６０４／６０８／６０６）が、厚みが（５０）５０Å以下の極薄シリサイド金属である、請求項７に記載の集積回路。
【請求項９】
前記誘電体層（７０２）が、中誘電率、低誘電率、超低誘電率のうちから選択された誘電率を有する誘電材料を堆積する、請求項７に記載の集積回路。
【請求項１０】
前記超均一シリサイド（６０４／６０８／６０６）への前記コンタクト（８０２／８０６／８０４）が、タンタル、チタン、タングステン、銅、金、銀、それらの合金、それらの化合物、およびそれらの組み合わせからなる群から選択された材料で形成される、請求項７に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、半導体技術に関し、さらに詳しく言えば、半導体デバイスにおけるシリサイド化に関する。
【背景技術】
【０００２】
現在、生活のほとんどあらゆる面で電子製品が使用されており、これらの電子製品の中核をなすものが、集積回路である。集積回路は、航空機やテレビ受像機から腕時計まであらゆるものに使用されている。
【０００３】
半導体ウェハ完成品を製造するために、数百、場合によっては、数千もの精密制御プロセスを調整する必要がある極めて複雑なシステムによって、シリコンウェハおよびシリコンウェハ上に集積回路が作られる。半導体ウェハ完成品の各々は、数百から数万の集積回路を有し、各々には数百または数千ドルの価値がある。
【０００４】
集積回路は、数百または数百万の個々のコンポーネントから構成されている。１つの一般的なコンポーネントは、半導体トランジスタである。現在使用されている最も一般的かつ重要な半導体技術は、シリコンベースのものであり、最も好ましいシリコンベースの半導体デバイスは、相補型金属酸化膜半導体(CMOS:Complementary Metal Oxide Semiconductor)トランジスタである。
【０００５】
ＣＭＯＳトランジスタの主要な要素は、一般的に、トランジスタ部分を遮断する浅いトレンチ酸化物分離領域を有するシリコン基板からなる。トランジスタ部分は、シリコン基板上に、酸化シリコンゲート上のポリシリコンゲート、いわゆるゲート酸化物を含む。ポリシリコンゲートの両側のシリコン基板は、導電性になるようにわずかにドープされる。シリコン基板の低ドープ領域を、「浅いソース／ドレイン接合部」と呼び、これは、ポリシリコンゲート下方のチャネル領域によって分離される。ポリシリコンゲートの側部にある「側壁スペーサ」と呼ばれる湾曲した酸化シリコンまたは窒化シリコンスペーサにより、さらなるドーピングが堆積して、「深いソース／ドレイン接合部」と呼ばれる浅いソース／ドレイン接合部のより高ドープの領域を形成できる。浅いおよび深いソース／ドレイン接合部を、総称して「Ｓ／Ｄ接合部」と呼ぶ。
【０００６】
トランジスタを完成するために、ポリシリコンゲート、湾曲スペーサ、およびシリコン基板を覆うように酸化シリコン誘電体層が堆積される。トランジスタに電気的接続を与えるために、酸化シリコン誘電体層において、ポリシリコンゲートおよびソース／ドレイン接合部まで開口がエッチングされる。開口は、金属で充填されて電気コンタクトを形成する。集積回路を完成するために、コンタクトは、誘電材料の外側へのさらなる誘電材料レベルにあるさらなる配線レベルに接続される。
【０００７】
動作中、ポリシリコンゲートへのゲートコンタクトへの入力信号が、一方のソース／ドレインコンタクトから一方のソース／ドレイン接合部、他方のソース／ドレイン接合部へのチャネルを介して、他方のソース／ドレインコンタクトへの電流の流れを制御する。
【０００８】
半導体ウェハのシリコン基板上にゲート酸化物層を熱的に成長させ、ゲート酸化物層上にポリシリコン層を形成することによって、トランジスタが作製される。酸化物層およびポリシリコン層は、それぞれゲート酸化物およびポリシリコンゲートを形成するために、パターン化されエッチングされる。ゲート酸化物およびポリシリコンゲートは、シリコン基板の表面にホウ素またはリン不純物原子をイオン注入することによって、浅いソース／ドレイン領域を形成するために、マスクとして使用される。イオン注入後、７００℃を超える高温アニールにより、浅いソース／ドレイン接合部を形成するために、注入した不純物原子を活性化する。
【０００９】
ゲート酸化物およびポリシリコンゲートの側面の周りに側壁スペーサを形成するために、窒化シリコン層が堆積されエッチングされる。側壁スペーサ、ゲート酸化物、およびポリシリコンゲートは、ホウ素やリン不純物原子を、浅いソース／ドレイン接合部内およびこれらの接合部を介してシリコン基板の表面内にイオン注入することによって、従来のソース／ドレイン領域に対してマスクとして使用される。イオン注入後、再度、７００℃を超える高温アニールにより、Ｓ／Ｄ接合部を形成するために、注入された不純物原子を活性化する。
【００１０】
トランジスタの形成後、トランジスタ上に酸化シリコン誘電体層が堆積され、ソース／ドレイン接合部およびポリシリコンゲートまで下方にコンタクト開口がエッチングされる。次いで、コンタクト開口は、導電性金属で充填され、他の誘電体層に導電ワイヤを形成することによって相互接続される。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
トランジスタのサイズの小型化に伴い、金属コンタクトとシリコン基板またはポリシコンとの間の電気抵抗が、トランジスタの性能に悪影響を及ぼすレベルまで高まることが分かっている。電気抵抗を低下するためには、金属コンタクトとシリコン基板またはポリシリコンとの間に、遷移材料が形成される。最良の遷移材料は、コバルトシリサイド（ＣｏＳｉ２）およびチタンシリサイド（ＴｉＳｉ２）であることが分かっている。
【００１２】
シリサイドは、ソース／ドレイン接合部およびポリシリコンゲートの上方のシリコン基板上に、薄いコバルトまたはチタン層を最初に適用することによって形成される。半導体ウェハは、８００℃を超える温度で１つ以上のアニールステップが施され、これにより、コバルトまたはチタンは、シリコンおよびポリシリコンと選択的に反応して金属シリサイドを形成する。このプロセスを、一般的に、「シリサイド化」と呼ぶ。浅いトレンチ酸化物および側壁スペーサが、シリサイドを形成するように反応しないため、シリサイドは、ソース／ドレイン接合部およびポリシリコンゲート上に整合されるため、このプロセスを、「自己整合シリサイド化」、いわゆる「サリサイド化」とも呼ぶ。
【００１３】
しかしながら、既存のシリサイド化およびサリサイド化によって、金属コンタクトをシリコンに接続することに関するすべての問題が上手く解消されているわけではない。
【００１４】
これらの問題は、金属コンタクトとシリサイドとの間の高い抵抗を含むが、これに限定されるものではない。
【００１５】
長期にわたってこれらの問題の解決策が要求されているが、従来の研究開発では、何ら解決策が教示または提示されておらず、したがって、これらの問題の解決策は、当業者らが長い間成し遂げられなかったものである。
【課題を解決するための手段】
【００１６】
本発明により、集積回路の形成方法および集積回路の構造体が提供される。半導体基板上に、ゲート誘電体が形成され、半導体基板上のゲート誘電体上に、ゲートが形成される。半導体基板には、ソース／ドレイン接合部が形成される。ソース／ドレイン接合部上に、超均一シリサイドが形成され、半導体基板の上方に、誘電体層が堆積される。次いで、誘電体層に、超均一シリサイドへのコンタクトが形成される。この方法により、堅牢性が著しく高められ、コンタクトとシリコンとの間の電気抵抗が低下することで、集積回路の性能が非常に高まる。
【００１７】
本発明のいくつかの実施形態には、上述したものに加え、またはそれらの代わりに他の利点がある。これらの利点は、添付の図面を参照しながら以下の詳細な記載を読むことにより、当業者らに明らかになるであろう。
【発明を実施するための最良の形態】
【００１８】
以下の記載において、本発明の完全な理解が得られるように、細部の説明を多数記載する。しかしながら、これらの詳細を用いずに本発明が実施できることは、当業者には明らかであろう。本発明を不明瞭にしないためにも、いくつかの既知の構成およびプロセスステップは、詳細には開示していない。さらに、装置の実施形態を示す図面は、部分的概略図であり、一定の縮尺で描かれたものではなく、特に、寸法の一部は明確に表すためのものであって、図面において誇張して表されたものもある。同一の番号は、すべての図面において、同一の要素に関して使用される。
【００１９】
本願明細書において使用される「水平（ｈｏｒｉｚｏｎｔａｌ）」という用語は、基板またはウェハに対して平行な面として定義される。「垂直（ｖｅｒｔｉｃａｌ）」という用語は、すでに定義した水平に対して垂直な方向をさす。「〜の上に（ｏｎ）」、「〜の上方に（ａｂｏｖｅ）」、「〜の下方に（ｂｅｌｏｗ）」、「下部（ｂｏｔｔｏｍ）」、「上部（ｔｏｐ）」、「側部（ｓｉｄｅ）」（「側壁」のように）、「より高い（ｈｉｇｈｅｒ）」、「より低い（ｌｏｗｅｒ）」、「〜の上に（ｏｖｅｒ）」、および「〜の下に（ｕｎｄｅｒ）」などの用語は、水平面に対して定義される。
【００２０】
図１に、本発明による作製の中間ステージにある集積回路１００を示す。
【００２１】
中間ステージを形成するために、シリコンなどの材料の半導体基板１０２上に、酸化シリコンなどのゲート誘電体層が堆積され、ゲート誘電体層上に、ポリシリコンなどの導電性ゲート層が堆積される。これらの層は、ゲート誘電体層１０４およびゲート１０６を形成するようにパターン化されエッチングされる。半導体基板１２０は、浅いトレンチ分離（ＳＴＩ：ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）１０８を形成するために、さらにパターン化され、エッチングされ、酸化シリコン材料で充填される。
【００２２】
図２に、ライナ層２０２が上側に堆積された図１の構造を示す。ライナ層２０２は、通常は酸化シリコンで形成され、半導体基板１０２、ゲート誘電体１０４、およびゲート１０６、およびＳＴＩ１０８を覆う。ライナ層２０２は、エッチストップ材料または注入保護材料からなり得る。
【００２３】
図３に、浅いソース／ドレイン接合部３０４および３０６を形成するためのイオン注入３０２中の図２に示される構造を示す。
【００２４】
ゲート１０６およびゲート誘電体１０４は、半導体基板１０２の表面にホウ素（Ｂ）またはリン（Ｐ）の不純物原子のイオン注入３０２によって、浅いソース／ドレイン接合部３０４および３０６を形成するためのマスクとして作用する。イオン注入３０２の後、７００℃を超える高温アニールにより、注入された不純物原子を活性化して、浅いソース／ドレイン接合部３０４および３０６を形成する。
【００２５】
図４に側壁スペーサ４０２の形成後における図３の構造を示す。
【００２６】
注入によるダメージから保護するライナ層２０２は除去され、通常は窒化シリコンで形成される側壁スペーサ層が、側壁スペーサ４０２の湾曲形状を形成するようにデポジットあるいは堆積され、エッチングされる。
【００２７】
図５に、深いソース／ドレイン接合部５０４および５０６を形成するためのイオン注入５０２中の図４の構造を示す。
【００２８】
側壁スペーサ４０２、ゲート１０６、およびＳＴＩ１０８は、ホウ素やリンの不純物原子を、それぞれ浅いソース／ドレイン接合部３０４および３０６内およびこれらの接合部を介して半導体基板１０２の表面内にイオン注入５０２することによって、深いソース／ドレイン接合部５０４および５０６を形成するためのマスクとして作用する。イオン注入後、再度、７００℃を超える高温アニールにより、ソース／ドレイン接合部５０４および５０６を形成するために、注入された不純物原子を活性化する。
【００２９】
図６に、本発明による超均一シリサイド６０４、６０６、および６０８の形成時に使用される堆積（デポジション）プロセス６０２を示す。超均一シリサイド６０４および６０８は、それぞれ深いソース／ドレイン接合部５０４および５０６上にわたって半導体基板１０２のシリコン表面に対して形成され、超均一シリサイド６０６は、ゲート１０６のポリシリコン表面に対して形成される。
【００３０】
シリサイドを形成するには３つの方法がある。１つの技術において、堆積プロセス６０２は、露出されたシリコン部分（単結晶および多結晶シリコンの両方）上に純金属を堆積する。その後、金属は、シリコンと反応して、第１の相の金属リッチシリサイドとして知られているものを形成する。次いで、反応していない金属が除去され、その後、既存の第１の相の生成物は、下地のシリコンと再度反応して、第２の相であるシリコンリッチシリサイドを形成する。第２の技術において、堆積プロセス６０２は、金属およびシリコンの両方を露出されたシリコンに同時蒸着することを伴う。金属およびシリコンの両方は、例えば、電子ビームによって気化される。次いで、気化された蒸気は、ウェハ上へシリコン全体にわたって引き込まれる。第３の技術において、堆積プロセス６０２には、金属およびシリコンの両方をシリコン表面に同時スパッタリングが含まれる。同時スパッタリングは、金属およびシリコン材料を複合ターゲットまたは別々のターゲットから物理的に取り除いた後、複合材料をウェハの方へ向けることが必要である。
【００３１】
浅いソース／ドレイン接合部、例えば、接合部深さがおよそ１０００オングストローム（Å）を有する最新の半導体デバイスでは、従来のサリサイド化プロセスが問題となっている。特に、このようなサリサイド化プロセス中、既存のソース／ドレイン領域の一部が消費される。
【００３２】
コバルトが耐熱金属として使用される場合、金属シリサイド化されるプロセスにおいて、その厚みの約２倍のシリコンを消費し、例えば、１００Åのコバルト層が、約１０３Åのシリコンを消費する。このような消費は、ソース／ドレイン接合部に存在するドーパントを低減させるように作用し、ソース／ドレイン接合部の電気性能特徴に悪影響を及ぼすこともあり、最終的に、集積回路の性能を劣化してしまう。
【００３３】
耐熱金属がチタンである場合、集積回路の小型化に伴って側壁スペーサが小さくなるため、金属コンタクト間にチタンシリサイドが形成されることで、ポリシリコンゲートとソース／ドレイン接合部との間に静電結合された、または完全に導電性の経路が生じ、同様に、集積回路の性能が劣化してしまう。
【００３４】
本発明は、さまざまな耐熱性金属シリサイドとともに使用されてもよいが、ニッケルシリサイドが多くの望ましい特徴を有することが分かっている。しかしながら、ニッケルシリサイドを用いた加工では、堅牢なニッケルを形成することが困難であることが分かっている。粗面を有し厚みが約１００Åの厚いシリサイドが、シリコン基板を最良に保護し、良好な接着性を与えると考えられる。
【００３５】
研究を重ねた後、従来の知見とは逆に、超均一ニッケルシリサイドが極めて堅牢なニッケルシリサイドを形成することが見い出された。定義によれば、超均一シリサイドとは、全厚みの約３％より大きな厚みの変動がない場合のシリサイド層を意味する。
【００３６】
超均一ニッケル、超均一シリサイド６０４、６０６、および６０８を形成する１つの例は、超低出力気相成長プロセスによりニッケルを露出シリコン部分上に堆積することによって得られることが見い出されており、この場合の超低出力とは、５００ワット直流を下回る出力レベル、好ましくは、約４００〜３００ワット直流を意味する。
【００３７】
さらに、毎秒７．０Åを下回り、好ましくは、毎秒約６．８〜６．０Åであるように定義される超低速の金属堆積速度を使用しなければならないことが見い出されている。
【００３８】
さらに、超均一で極薄のシリサイドを提供するために、５０Å以下の極薄の厚みまで、これらの出力レベルおよび堆積速度でニッケルを堆積しなければならないことが見い出されている。次いで、ニッケルは、７００℃付近の高温アニールなどのアニールプロセスによって、ニッケルシリサイドに変えられる。
【００３９】
上記により、堅牢性が非常に高まり、コンタクトとシリコンまたはポリシリコンとの間の電気抵抗が低下して、集積回路の性能が非常に高まる。
【００４０】
以下、図７を参照すると、超均一シリサイド６０４、６０６、および６０８、側壁スペーサ４０２、およびＳＴＩ１０８上に誘電体層７０２を堆積した後の図６の構造が示されている。
【００４１】
さまざまな実施形態において、誘電体層７０２は、誘電率が４．２〜３．９である、酸化シリコン（ＳｉＯｘ）、テトラエチルオルトシリケート（ＴＥＯＳ）、ボロフォスフォシリケート（ＢＰＳＧ）ガラスなどの中誘電率材料、または誘電率が３．９〜２．５である、フッ素化テトラエチルオルトシリケート（ＦＴＥＯＳ）、水素シルセスキオキサン（ＨＳＱ）、ビス−ベンゾシクロブテン（ＢＣＢ）、テトラメチルオルトシリケート（ＴＭＯＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシロキサン（ＨＭＤＳ）、ＳＯＢ（trimethylsili borxle)、ジアセトキシジｔｅｒｔブトシロキサン（ＤＡＤＢＳ: diaceloxyditerliarybutosiloxane）、トリメチルシリルリン酸（ＳＯＰ）などの低誘電率材料のものである。誘電率が２．５を下回る利用可能な超低誘電率の誘電体材料は、市販されているＴｅｆｌｏｎ−ＡＦ、Ｔｅｆｌｏｎマイクロエマルジョン、ポリイミドナノフォーム、シリカエーロゲル、シリカキセロゲル、およびメソポーラスシリカを含む。ストップ層およびキャップ層（使用されている場合）は、窒化シリコン（ＳｉｘＮｘ）または酸窒化シリコン（ＳｉＯＮ）などの材料のものである。
【００４２】
図８に、金属コンタクト８０２、８０４、および８０６の形成後の図７の構造を示す。
【００４３】
金属コンタクト８０２、８０４、および８０６は、超均一シリサイド６０４、６０６、および６０８にそれぞれ電気的に接続され、深いソース／ドレイン接合部５０４、ゲート１０６、および深いソース／ドレイン接合部５０６にそれぞれ接続される。
【００４４】
さまざまな実施形態において、金属コンタクト８０２、８０４、および８０６は、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、それらの合金、およびそれらの化合物からなるものである。他の実施形態において、金属コンタクト８０２、８０４、および８０６は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、それらの合金、およびそれらの化合物などの金属からなるものであり、上記元素の１つ以上は、それらの周りに拡散障壁を有する。
【００４５】
以下、図９を参照すると、本発明による超均一シリサイド６０４、６０６、および６０８を製造する方法９００の簡易フローチャートが示されている。この方法９００は、ステップ９０２において半導体基板が用意され、ステップ９０４において半導体基板上のゲート電極を形成し、ステップ９０６においてゲート誘電体上にゲートを形成し、ステップ９０８において半導体基板にソース／ドレイン接合部を形成し、ステップ９１０においてソース／ドレイン接合部上およびゲート上に超均一シリサイドを形成し、ステップ９１２において半導体基板上に誘電体層を堆積し、ステップ９１４において誘電体層において超均一シリサイドへのコンタクトを形成する。
【００４６】
特定のベストモードとともに本発明を記載してきたが、上述した記載を考慮しながら、多数の代替例、修正例、および変更例が当業者に明らかになるであろうことを理解されたい。したがって、特許請求の範囲の趣旨および範囲内のこのようなすべての代替例、修正例、および変更例を包含することが意図される。上記に記載し、または添付の図面に示したすべての事柄は、例示的かつ非制限的な意味で解釈されるべきである。
【図面の簡単な説明】
【００４７】
【図１】本発明による作製の中間ステージにあるトランジスタの説明図。
【図２】ライナ層を堆積した図１の構造の説明図。
【図３】浅いソース／ドレイン接合部を形成するためのイオン注入中の図２の構造の説明図。
【図４】側壁スペーサの形成後の図３の構造の説明図。
【図５】深いソース／ドレイン接合部を形成するためのイオン注入中の図４の構造の説明図。
【図６】シリサイドの形成中の図５の構造体の説明図。
【図７】シリサイド、側壁スペーサ、および浅いトレンチ分離上に誘電体層を堆積した後の図６の構造の説明図。
【図８】金属コンタクトの形成後の図７の構造の説明図。
【図９】本発明によるシリサイド製造方法の簡易フローチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007527617.tif 000008
【図７】
2007527617.tif 000009
【図８】
2007527617.tif 000010
【図９】
2007527617.tif 000011
【手続補正書】
【提出日】平成17年4月18日(2005.4.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路の形成方法（９００）であって、
半導体基板（１０２）を用意するステップと、
前記半導体基板（１０２）上にゲート誘電体（１０４）を形成するステップと、
前記ゲート誘電体（１０４）上にゲート（１０６）を形成するステップと、  前記半導体基板（１０２）にソース／ドレイン接合部（５０４／５０６）を形成するステップと、
前記半導体基板上にシリサイド金属を直接堆積するステップと、
前記ソース／ドレイン接合部（５０４／５０６）上に、厚みの変動が前記シリサイド層（６０４／６０８）の全厚みの３％より小さい超均一シリサイド（６０４／６０８）を形成するステップと、
前記半導体基板（１０２）上に誘電体層（７０２）を堆積するステップと、
前記誘電体層（７０２）に前記超均一シリサイド（６０４／６０８／６０６）へのコンタクトを形成するステップとを含む、方法。
【請求項２】
前記超均一シリサイド（６０４／６０８／６０６）の形成ステップでは、５００ワット直流を下回る出力レベルを用いた超低出力堆積技術が用いられる、請求項１に記載の方法（９００）。
【請求項３】
前記超均一シリサイド（６０４／６０８／６０６）の形成ステップでは、毎秒７．０Åを下回る超低速のシリサイド金属堆積速度が用いられる、請求項１に記載の方法（９００）。
【請求項４】
前記超均一シリサイド（６０４／６０８／６０６）の形成ステップでは、厚みが５０Å以下である極薄のシリサイド金属が形成される、請求項１に記載の方法（９００）。
【請求項５】
前記誘電体層（７０２）の堆積ステップでは、中誘電率（４．２〜３・９）、低誘電率（３．９〜２．５）、および超低誘電率（２．５未満）のうちから選択された誘電率を有する誘電材料が堆積される、請求項１に記載の方法（９００）。
【請求項６】
前記超均一シリサイド（６０４／６０８／６０６）へ前記コンタクト（８０２／８０６／８０４）を形成するステップが、タンタル、チタン、タングステン、銅、金、銀、それらの合金、それらの化合物、およびそれらの組み合わせ、から選択された材料を用いる、請求項１に記載の方法（９００）。
【請求項７】
集積回路であって、
ソース／ドレイン接合部（５０４／５０６）を有する半導体基板（１０２）と、
前記半導体基板（１０２）上のゲート誘電体（１０４）と、
前記ゲート（１０６）誘電体上のゲート（１０６）と、
前記ソース／ドレイン接合部（５０４／５０６）上の、厚みの変動が前記シリサイド層（６０４／６０８）の全厚みの３％より小さい超均一シリサイド（６０４／６０８）と、
前記半導体基板（１０２）上の誘電体層（７０２）と、
前記誘電体層（８０２）における、前記超均一シリサイド（６０４／６０８／６０６）へのコンタクト（８０２／８０６／８０４）とを含む、集積回路。
【請求項８】
前記超均一シリサイド（６０４／６０８／６０６）が、厚さが本来５０Å以下である極薄のシリサイド金属を含む、請求項７に記載の集積回路。
【請求項９】
前記誘電体層（７０２）が、中誘電率、低誘電率、超低誘電率のうちから選択された誘電率を有する誘電材料を堆積する、請求項７に記載の集積回路。
【請求項１０】
前記超均一シリサイド（６０４／６０８／６０６）への前記コンタクト（８０２／８０６／８０４）が、タンタル、チタン、タングステン、銅、金、銀、それらの合金、それらの化合物、およびそれらの組み合わせからなる群から選択された材料で形成される、請求項７に記載の集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
シリサイドは、ソース／ドレイン接合部およびポリシリコンゲートの上方のシリコン基板上に、薄いコバルトまたはチタン層を最初に適用することによって形成される。半導体ウェハは、８００℃を超える温度で１つ以上のアニールステップが施され、これにより、コバルトまたはチタンは、シリコンおよびポリシリコンと選択的に反応して金属シリサイドを形成する。このプロセスを、一般的に、「シリサイド化」と呼ぶ。浅いトレンチ酸化物および側壁スペーサが、シリサイドを形成するように反応しないため、シリサイドは、ソース／ドレイン接合部およびポリシリコンゲート上に整合されるため、このプロセスを、「自己整合シリサイド化」、いわゆる「サリサイド化」とも呼ぶ。
ＥＰ０８００２０４には、薄いコバルトシリサイド層が形成されるデバイス作製プロセスが記載されている。このプロセスにおいて、シリコン基板の表面上の酸化物層上に、コバルト層が形成される。
【手続補正書】
【提出日】平成19年7月5日(2007.7.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路の形成方法であって、
半導体基板を用意するステップと、
前記半導体基板上にゲート誘電体を形成するステップと、
前記ゲート誘電体上にゲートを形成するステップと、
前記半導体基板にソース／ドレイン接合部を形成するステップと、
前記ソース／ドレイン接合部上に超均一シリサイドを形成するステップと、
前記半導体基板上に誘電体層を堆積するステップと、
前記誘電体層に前記超均一シリサイドへのコンタクトを形成するステップとを含む、方法。
【請求項２】
前記超均一シリサイドの形成ステップでは、５００ワット直流を下回る出力レベルを用いた超低出力堆積技術が用いられる、請求項１に記載の方法。
【請求項３】
前記超均一シリサイドの形成ステップでは、毎秒７．０Åを下回る超低速のシリサイド金属堆積速度が用いられる、請求項１に記載の方法。
【請求項４】
前記超均一シリサイドの形成ステップでは、厚みが５０Å以下である極薄のシリサイド金属が形成される、請求項１に記載の方法。
【請求項５】
前記誘電体層の堆積ステップでは、中誘電率、低誘電率、および超低誘電率のうちから選択された誘電率を有する誘電材料が堆積される、請求項１に記載の方法。
【請求項６】
前記超均一シリサイドへ前記コンタクトを形成するステップが、タンタル、チタン、タングステン、銅、金、銀、それらの合金、それらの化合物、およびそれらの組み合わせ、から選択された材料を用いる、請求項１に記載の方法。
【請求項７】
集積回路の形成方法であって、
シリコン基板を用意するステップと、
前記シリコン基板上にゲート酸化物を形成するステップと、
前記ゲート酸化物上にポリシリコンゲートを形成するステップと、
前記シリコン基板にソース／ドレイン接合部を形成するステップと、
前記ソース／ドレイン接合部上及び前記ゲート上に厚みの変動が全厚みの３％以下である超均一ニッケルシリサイドを形成するステップと、
前記シリコン基板上に誘電体層を堆積するステップと、
前記誘電体層に前記超均一ニッケルシリサイドへのコンタクトを形成するステップとを含む、方法。
【請求項８】
前記超均一ニッケルシリサイドの形成ステップでは、４００ワット直流を下回る出力レベルを用いた蒸着技術が用いられる、請求項７に記載の方法。
【請求項９】
前記超均一ニッケルシリサイドの形成ステップでは、毎秒６．８Åを下回る超低速のニッケル堆積速度が用いられ、かつ、
前記超均一ニッケルシリサイドへのニッケルアニーリングを更に行う、請求項７に記載の方法。
【請求項１０】
前記超均一ニッケルシリサイドの形成ステップでは、厚みが５０Å以下である極薄のニッケルが用いられる、請求項７に記載の方法。
【請求項１１】
前記誘電体層の堆積ステップでは、誘電率が４．２より小さい誘電材料が堆積される、請求項７に記載の方法。
【請求項１２】
前記超均一シリサイドへ前記コンタクトを形成するステップが、タンタル、チタン、タングステン、銅、金、銀、それらの合金、それらの化合物、およびそれらの組み合わせ、から選択された材料を用いる、請求項７に記載の方法。
【国際調査報告】
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