(57)【要約】製造中に、プロセスに関連する帯電からフラッシュメモリのワード線（ＷＬ）およびメモリセル（１０１）を保護するための方法と構造とが与えられる。ドープされたポリシリコンのワード線（１１０ａ）の端部にドープされていないポリシリコン（１１０ｂ）が形成され、抵抗（１１０ｂ）が生成される。これを通じて、プロセスにより生じる電荷が、基板（１０２）に結合された、ドープされたポリシリコン放電構造（１１０ｃ）へ放電される。ワード線抵抗（１１０ｂ）、および、放電構造（１１０ｃ）は、単一のパターニングされたポリシリコン構造として形成される。ワード線（１１０ａ）および放電部分（１１０ｃ）は導電性になるように選択的にドープされ、また、抵抗部分（１１０ｂ）は、製造後に通常のセル動作が可能なほどに十分高い抵抗が与えられる一方で、製造中にプロセスに関連する電荷に対しては放電路を供給するように、実質的にドープされない。
2007536731.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリセル（１０１）のためのワード線構造（ＷＬ）を製造する方法（１０）であって、
少なくとも１つのフラッシュメモリセル（１０６）のフローティングゲートあるいは電荷捕獲材料（１０６）上に導電性のワード線構造（１１８ａ）を形成するステップ（２８、３０）と、
前記導電性のワード線構造（１１０ａ）と基板（１０２）との間に抵抗（１１０ｂ）を形成するステップ（３２、３４）とを含む方法。
【請求項２】
前記導電性のワード線構造（１１０ａ）および前記抵抗（１１０ｂ）は同時に形成される、請求項１に記載の方法（１０）。
【請求項３】
前記抵抗（１１０ｂ）は相互接続処理（３８）の前に形成される、請求項１に記載の方法（１０）。
【請求項４】
前記導電性のワード線構造（１１０ａ）を形成するステップは、前記フローティングゲートあるいは電荷捕獲材料（１０６）上にドープされたポリシリコン（１１０ａ）を形成するステップ（２８）を含み、
前記抵抗を形成するステップは、前記導電性のワード線構造（１１０ａ）に接続された、実質的にドープされていないポリシリコン（１１０ｂ）を形成するステップを含む、請求項１に記載の方法。
【請求項５】
前記導電性のワード線構造（１１０ａ）を形成するステップは、前記フローティングゲートあるいは電荷捕獲材料（１０６）上に第１のドープされたポリシリコン（１１０ａ）を形成するステップを含み、
前記抵抗（１１０ｂ）を形成するステップは、前記第１のドープされたポリシリコン構造（１１０ａ）から間隔をあけて設けられた第２のドープされたポリシリコン構造（１１０ｃ）を形成するステップ、および、前記第１と第２のドープされたポリシリコン構造（１１０ａ、１１０ｃ）の間に実質的にドープされていないポリシリコン構造（１１０ｂ）を形成するステップを含む、請求項１に記載の方法（１０）。
【請求項６】
フラッシュメモリアレイのワード線構造を保護するためのワード線保護装置であって、
ワード線構造（１１０ａ）に結合されたポリシリコンの抵抗構造（１１０ｂ）と、
前記ポリシリコンの抵抗構造（１１０ｂ）と基板（１０２）との間に結合されたポリシリコンの放電構造（１１０ｃ）とを含む、装置。
【請求項７】
前記ポリシリコンの放電構造（１１０ｃ）と前記基板（１０２）との間に延びる薄膜絶縁体（１０４）をさらに含み、前記薄膜絶縁体（１０４）は、前記フラッシュメモリアレイ（５４）のセル（１０１）の絶縁体層（１０６ａ）の約半分以下の厚さである、請求項６に記載の装置。
【請求項８】
フラッシュメモリアレイのためのワード線構造において、
基板の上に配置されたポリシリコン構造（１１０）であって、
メモリアレイ（５４）の行に沿って、メモリセル（１０１）の複数のコントロールゲートを個々に形成し、ドープされたポリシリコンを含む複数のワード線部分（１１０ａ）、
前記ワード線部分（１１０ａ）から間隔をあけて設けられた、ドープされたポリシリコンを含む放電部分（１１０ｃ）、および、
前記放電部分（１１０ｃ）と前記ワード線部分（１１０ａ）のうちの１つとの間に個々に延び、実質的にドープされていないポリシリコンを含む、複数の抵抗部分（１１０ｂ）を含むポリシリコン構造と、
前記基板（１０２）と電気的に結合された、前記ポリシリコン構造（１０４）の前記放電部分（１１０ｃ）に接続された結合構造（１０４）とを含むワード線構造。
【請求項９】
前記ポリシリコン構造は単一構造を持つ、請求項８に記載のワード線構造。
【請求項１０】
前記個々の抵抗部分（１１０ｂ）は、前記放電部分（１１０ｃ）と前記ワード線部分（１１０ａ）のうちの１つとの間に約１Ｍオームまたはそれ以上の抵抗を与える、請求項８に記載のワード線構造。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は、メモリ装置の分野に関し、より詳細には、メモリ装置のフラッシュメモリのワード線を保護するための物とその製造方法に関する。
【背景技術】
【０００２】
フラッシュおよびその他のタイプの電子メモリ装置は、それぞれデータを記録し、それに対するアクセスを提供するメモリセルから構成されている。一般的なメモリセルはビットと呼ばれる単一のバイナリ情報を記憶し、それはとりうる２つの状態のうちのどちらかを持つ。セルは一般的に、８個のセルからなるバイト、および１６個またはそれ以上のセルを含むワードなどの複数のセル単位に組織されるが、通常は８の倍数のセルから構成される。そのようなメモリ装置アーキテクチャへのデータ記録は特定のメモリセルセットに対する、多くの場合セルのプログラミングと呼ばれる、書き込みによって実行され、データは読み出し動作によって取り出される。プログラミングおよび読み出し動作に加えて、メモリ装置のセルのグループを消去することができ、そのグループの各セルはある周知の状態にプログラムされる。
【０００３】
個々のメモリセルは一般的に、１ビットのデータを記録するように構成された半導体構造から構成される。例えば、従来の多くのメモリセルは、１バイナリ情報を保持できる金属酸化物半導体（ＭＯＳ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスを含む。消去、プログラムおよび読み出し動作は一般的に、適切な電圧をセルのＭＯＳデバイスの特定端子に印加することによって実行される。消去またはプログラム動作においては、メモリセルに電荷が蓄積されるように電圧が印加される。読み出し動作では、セルに電流が流れるように適切な電圧が印加される。その電流の量はそのセルに記録されたデータの値を示している。メモリ装置は記録されているデータを判定するために結果として生じるセル電流をセンス（検出）するための適切な回路を含む。次にデータは、メモリ装置が組み込まれているシステムの他の装置へのアクセスのため、メモリ装置のデータバス端子に供給される。
【０００４】
フラッシュメモリは、再書き込み可能で、その内容を電力なしに保持できる不揮発性型のメモリである。従来型のフラッシュメモリは１ビットの情報が各フラッシュメモリセルに記録されるセル構造で作られる。各フラッシュメモリセルは、ソース、ドレインおよび基板またはｐウェル内にチャネルを有するトランジスタ構造に加えて、そのチャネルの上に配置されるスタックゲート構造を含む。このスタックゲートは、Ｐウェルの表面に形成されたゲート絶縁体層（しばしばトンネル酸化物と呼ばれる）を含み得る。スタックゲートはさらに、このトンネル酸化物上のポリシリコンフローティングゲートおよびこのフローティングゲート上のポリ層間（interpoly）絶縁膜を含む。このポリ層間絶縁膜は多くの場合、２つの酸化物層が窒化物層を間に挟む酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁体である。最後に、ドープされたポリシリコンのコントロールゲートがポリ層間絶縁体層の上に配置される。
【０００５】
最近では、マルチビットのフラッシュメモリが開発されており、そのフラッシュメモリでは、各セルが２ビットあるいはそれ以上のビットのデータを記録できる。一般的にデュアルビットのメモリセルは対称型であり、ドレイン端子とソース端子とを入れ替えることができる。ゲート、ドレインおよびソース端子に適切な電圧が印加されると、（例えば、読み出し、プログラム、消去、確認、あるいはその他の動作のために）２つのビットのうちの１つがアクセスされる。別のセットの端子電圧がデュアルビットセルに印加されると、２つのビットのうちのもう一方がアクセスされる。
【０００６】
一般的なフラッシュメモリセルは、ドレイン近くのチャネルに「ホット」（高エネルギー）エレクトロンを生成するために、比較的高い電圧をゲートに、適度に高い電圧をドレインに印加することによりプログラムされる。ホットエレクトロンはトンネル酸化物を横切りながら加速され、フローティングゲート（シングルビット）に入るか、酸化物を横切りながら加速され、窒化物（デュアルビット）などの電荷捕獲領域に入り、フローティングゲートあるいは電荷捕獲層にそれぞれ捕獲される。電子を捕獲した結果、メモリセルの閾値電圧が増加する。この捕獲電子によって生じたメモリセルの閾値電圧（そして、それによるチャネルコンダクタンス）の変化によって、メモリセルがプログラムされる。メモリセルを読み出すために、プログラムされていないメモリセルの閾値電圧よりも大きく、プログラムされたメモリセルの閾値電圧よりは小さい所定のゲート電圧がゲートに印加される。メモリが導通する場合（例えば、セルの感度電流が最小値を越える場合）、メモリセルはプログラムされていない（従って、メモリセルは第１の論理状態、例えば“１”である）。
逆に、メモリセルが導通しない場合（例えば、セルを通じて電流が閾値を越えない場合）、メモリセルはプログラムされている（従って、メモリセルは第２の論理状態、例えば“０”である）。従って、メモリセルが読み出されて、メモリセルがプログラムされているかどうかが判断され、その結果、メモリセルのデータの論理状態が確認される。
【０００７】
フラッシュメモリセルは、個別にアドレス指定可能な単位またはグループ、例えばバイトまたはワードに組織化される。それらのユニットまたはグループは、アドレスデコーディング回路を介して、読み出し、プログラム、あるいは消去動作のためにアクセスされ、それらの動作は特定のバイトまたはワード内のセルに対して実行される。このメモリ装置はそのようなバイトまたはワードをアドレス指定する適切なデコーディングおよびグループ選択回路を含むほかに、所望の動作を実現するために操作されるセルに電圧を供給する回路を含む。フラッシュメモリセルは、シングルビットであろうと複数ビットであろうと、様々に異なる構成で相互接続され得る。例えば、セルはＮＯＲ構成で構成されてよい。この構成では、各行のセルのコントロールゲートがそれぞれワード線に接続され、特定の列のセルのドレインが導電性ビット線によって互いに接続される。一方、アレイ内のすべてのフラッシュセルは、Ｖｓｓあるいは接地などの共通のソース端子に結合されたソース端子を有する。動作時には、そのようなＮＯＲ構成の個々のフラッシュセルは、プログラミング（書き込み）、読み出し、消去あるいはその他の機能のために、周辺デコーダおよび制御回路を使用して、対応するビット線およびワード線を介してアドレス指定される。
【０００８】
別のセル構成は仮想接地構造として周知であり、この構造では、各行のコアセルのコントロールゲートは共通のワード線に結合されている。典型的な仮想接地構造は、フラッシュメモリのコアセルペアの行を含み、１つのセルトランジスタのドレインは関連するビット線に結合され、および１つのセルトランジスタのドレインを含み、トランジスタのドレインは、関連するビット線と、近接するコアセルトランジスタのソースとに結合される。個々のフラッシュセルは、ワード線と関連するセルを囲むビット線のペアによって選択される。セルを読み出すには、電圧をコントロールゲート（例えば、共通のワード線を介して）に印加するか、ドレインに結合されたビット線に印加する。一方で、ソースは別のビット線を介して接地される（Ｖｓｓ）。従って、仮想接地は、読み出しされるセルのソースに関連づけられたビット線を選択的に接地することにより形成される。上記の接続は、コアセルがデュアルビットタイプの場合に、セルの第１ビットを読み出すために使用することができる。一方で、ドレインに接続されたビット線を接地し、もう一方のビット線を介してソース端子に電圧を印加することで、もう一方のビットを同様に読み出すことができる。
【０００９】
フラッシュメモリ装置の製造過程において、特定の処理ステップでは、荷電プラズマが使用される。例えば、イオン注入、プラズマエッチング、プラズマエンハンスト蒸着処理、およびその他の荷電処理工程は、半導体ウェハと、その中のフラッシュメモリセルにダメージを与えるおそれがある。そのような処理におけるプラズマとしては荷電粒子が挙げられる。その荷電粒子のいくらかは、アンテナ帯電（antenna charging）によってウェハの表面上に蓄積するおそれがある。例えば、バックエンドの相互接続処理では、層間絶縁膜（ＩＬＤ）材料はプラズマエンハンスト化学蒸着（ＰＥＣＶＤ）を用いて蒸着され、プラズマベースの反応性イオンエッチングを用いてエッチング（ＲＩＥ）されることが多い。フラッシュメモリアレイでは、導電性のコントロールゲート構造は一般的に、セルの各行に沿った、ドープされたポリシリコンのラインとして形成され、その中に記録されたデータの各行に選択的にアクセスを行うワード線として動作する。ポリシリコンのコントロールゲートあるいはワード線は、プラズマを含む処理ステップを含む、処理に関連した電荷に関して、アンテナとして動作する。ワード線構造は、それが保護されていない場合は、電荷を蓄積し、ウェハ基板に対して正電圧を持つようになる。この電圧は、スタックゲートあるいは電荷捕獲層を通じて放電され、セルのプレプログラミングまたはセルの損壊につながる可能性がある。
【００１０】
ドープされたポリシリコンのワード線がＩＬＤ材料で覆われた後であっても、処理に関連した電荷がセルにダメージを与えるおそれがある。例えば、バックエンド相互接続（例えば、メタル化）処理の間に、ＩＬＤ層の上とＩＬＤ層間に１つあるいはそれ以上のパターン化された金属層が形成される。そのうちのいくつかの層は、フラッシュアレイのワード線に接続される。これらの金属ワード線ルーティング構造は、それらの構造自体がバックエンド処理に直接的にさらされ、また、電荷を集めるアンテナとして機能するおそれがあり、さらされたワード線接続上に蓄積された電荷は、フラッシュメモリセルを通じて放電され、同様にダメージが与えられ、および／あるいは、性能の低下につながる可能性がある。相互接続処理中に、ダイオード保護装置はワード線に結合され得るが、そのような技術は、第２メタライズレベルあるいは層を形成する前には、ワード線を保護できない。従って、フラッシュメモリデバイスの製造において、プロセスに関連した電荷による悪影響を抑制するための、改良されたワード線保護装置および方法が望まれている。
【発明の開示】
【００１１】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。本発明は、フラッシュメモリデバイス、および、製造中に、プロセスに関連する電荷から、メモリアレイワード線とメモリセルとを保護することに関する。
【００１２】
本発明の１つの形態は、フラッシュメモリアレイのワード線構造を保護するためのワード線保護装置を提供する。該装置は、ワード線構造に接続されたポリシリコンの抵抗（resistor）構造と、そのポリシリコン抵抗構造と基板との間に結合されたポリシリコン放電構造とを含む。さらに、該装置は、ポリシリコンの放電構造と基板との間に延びる薄膜誘電体を備えており、例えば、薄膜絶縁体の厚さは、フラッシュメモリアレイのセルの絶縁体層の約半分以下である。その他の形態として、またはこの薄膜絶縁体との組み合わせで、該装置はさらに、ポリシリコンの放電構造と基板との間に電気的に結合された導電性の放電ルート構造を備え得る。
【００１３】
本発明の別の形態は、フラッシュメモリアレイのワード線構造を提供する。該構造は、放電部分を有するポリシリコン構造と、１つあるいはそれ以上のワード線および抵抗部分とを有し、さらに、放電部分を基板に結合する結合構造を有している。各ワード線部分は、ドープされたポリシリコンを含み、メモリアレイの行に沿ってメモリセルの複数のコントロールゲートを、個別に形成する。この放電部分はワード線部分から間隔をあけて設けられており、また、ドープされたポリシリコンを含み得る。抵抗部分は放電部分と１つのワード線部分との間に個々に延びており、抵抗部分は実質的にドープされていないポリシリコンであり、放電部分とワード線部分との間にインピーダンスを提供する。ポリシリコン構造は、堆積されたポリシリコン層からパターニングされた単一構造(unitary structure）であってよい。
【００１４】
本発明のさらに別の形態は、フラッシュメモリセルのワード線構造を製造する方法を提供する。該方法は、導電性のワード線構造を形成するとともに、導電性のワード線構造と基板との間に抵抗を形成するステップを含み、この導電性のワード線構造と抵抗とは、同時に、かつ、相互接続処理の前に形成され得る。ワード線および抵抗は、ポリシリコン層を堆積し、そのポリシリコン層をパターニングして、ポリシリコンワード線部分と、そのポリシリコンワード線部分に接続されたポリシリコン抵抗部分を形成し、次に、抵抗部分が実質的にドープされないようにマスキングした状態でポリシリコンワード線部分を選択的にドーピングすることにより形成され得る。薄膜絶縁体を通じて、および／あるいは、放電構造を基板に直接的に接続する、続いて形成される導電性相互接続ルート構造（例えば、金属）を介して、ドープされていない抵抗部分を基板に結合するために、放電構造、例えば、ドープされたポリシリコンを生成することができる。
【００１５】
本発明のさらに別の形態は、フラッシュメモリアレイのワード線構造を保護する方法を提供する。該方法は、メモリアレイにおいて複数の導電性のワード線に個々に結合された複数のポリシリコンの抵抗構造を形成するステップと、その複数のポリシリコンの抵抗構造を基板に結合するステップとを含む。該抵抗構造は、ポリシリコンの層を堆積（デポジション）し、そのポリシリコンの層をパターニングして、複数のポリシリコンワード線部分、そのポリシリコンワード線部分から間隔をあけて設けられたポリシリコン放電部分、および、そのポリシリコン放電部分と複数のポリシリコンワード線部分との間に個々に延びる複数のポリシリコン抵抗部分を形成することで形成され得る。
次に、ポリシリコン放電部分と複数のポリシリコンワード線部分をドープして、これらの個所を導電性にするとともに、抵抗部分には実質的にドープを行わない。この抵抗部分は、放電部分あるいは構造を基板上の薄膜絶縁体上に形成することによって、および／または、相互接続ルート構造を通じて放電構造を基板に接続することによって基板に結合することができる。
【００１６】
以下の説明および添付の図面は、本発明の特定の例示的形態および実装品を詳細に説明している。これらは本発明の原理が用いられている様々な方法の一例を示したものにすぎない。
【発明を実施するための最良の形態】
【００１７】
本発明の１つあるいはそれ以上の実施形態を図面を参照しながら説明する。図面を通して、同じ参照符号は同様の要素を参照するために用いられる。
本発明の１つあるいはそれ以上の態様は、例示的なデュアルビットフラッシュメモリ装置に関連して、以下に例示されて説明されている。このデュアルビットフラッシュメモリ装置では、導電性のｎ型にドープされたポリシリコンのワード線が電荷捕獲層あるいはフローティングゲート上に形成され、下のｐ型のシリコン基板のｎ型にドープされたビット線部分（例えば、ソース／ドレイン）と組み合わせてフラッシュメモリセルを生成する。セルは仮想接地アレイにおいて、行（例えば、ワード線）および列（例えば、ビット線）に沿って組織化される。
しかし、本発明は例示の実施形態に限定されるものではなく、他の形態では、いずれの特定のタイプの基板材料（例えば、シリコンウェハ、ＳＯＩウェハ、エピタキシャル層など）、いずれのタイプのフラッシュメモリセル構造（例えば、フローティングゲート、酸化物−窒化物−酸化物（ＯＮＯ）、ＳＯＮＯＳなど）、および、いずれのアレイ構成（例えば、ＮＯＲ、仮想接地など）に関連して用いることができる。
【００１８】
図１を参照して、例示的な方法１０を以下に図示および説明する。また、図２から図１１Ｅに、例示的なフラッシュメモリ装置１００を図示し、以下で説明する。例示の装置および構造は必ずしも一定の縮尺で描かれているわけではない。
以下で、例示的方法１０は、一連の動作あるいは事象として図示および説明するが、本発明はそのような動作および事象の順序に限定されないことを理解してもらいたい。例えば、一部の事象が異なる順序で発生したり、ここに図示および／または記載したものとは異なって、他の動作または事象と同時に発生してもよい。
さらに、本発明の１つの方法を実施するために、ここに記載したステップのすべてが必要というわけではない。
さらに、本発明に従う方法は、ここに図示し記載したフラッシュメモリ装置の製造および／または処理に関連して実施され得るほか、ここに図示されない他の構造および装置に関連しても実施され得ることが理解できるであろう。
【００１９】
まず、シリコン基板あるいはその他の半導体ボディから開始する（ステップ１２）。ウェルおよび絶縁構造（例えば、ＳＴＩあるいはフィールド酸化物）が形成され（ステップ１４）、１つあるいはそれ以上の閾値電圧（Ｖｔ）インプラント(threshold voltage implants)が実施される（ステップ１６）。Ｖｔインプラントの前にダミーゲート酸化物が形成され（ステップ１８）、その後除去される。
ステップ１４のＶｔ調整インプラントは、ウェハのコアメモリアレイ部分にその後製造されるフラッシュメモリセルの閾値電圧をセットするよう動作する。また、このＶｔ調整インプラントを、装置の他の場所に形成されるトランジスタの閾値電圧をセットするように用いることもできる。基板上には、堆積、熱酸化、あるいはその他の適切な技術によって薄膜酸化物が形成される（ステップ１８）。形成される酸化物の厚さは、フラッシュメモリアレイのセルに次いで形成される絶縁体層の厚さの約半分かそれ以下である。装置のコアメモリアレイ部分の基板上に、ＳｉＯ２またはその他の適切な絶縁材料からなる薄膜絶縁体が形成される。この薄膜絶縁体を、例えば、デバイスウェハのその他のアクティブ領域の基板上に同時に形成し（ステップ１８）、論理トランジスタあるいはその他の回路においてゲート酸化膜として機能させるようにしてもよい。次に、ウェハのメモリアレイ部分において、すべての、あるいは一部の導電性の放電構造が薄膜絶縁体上に形成され、プロセスに関連する帯電に対して、フラッシュメモリのワード線から基板までの電気放電路を供給する。
【００２０】
フラッシュメモリセルの電荷捕獲構造の形成に用いるために、３つの層が堆積される（ステップ２０から２４）。図示の例では、任意の適切な堆積あるいは熱酸化処理によって、基板上に下位セル絶縁体あるいは絶縁層が形成される（ステップ２０）。１つの可能な実施形態として、この下位セル絶縁体は、例えば、約７０Åあるいはそれ以下の厚さに形成されたＳｉＯ２あるいはその他の適切な材料である。
ステップ２２において、例えば、窒化物シリコン（例えば、Ｓｉ３Ｎ４など）のセルの電荷捕獲層を、適切な厚さに（一例では約６０から８０Åなど）堆積する。本発明の範囲内で、任意の適切な堆積プロセスを用いて電荷捕獲窒化物を堆積することができる（ステップ２２）。
電荷捕獲窒化物の上には、上位セル絶縁体あるいは絶縁層が堆積される（ステップ２４）。一実施形態において、この上位絶縁体は、約７０Åあるいはそれ以下の厚さに形成された、ＳｉＯ２などの適切な材料であってよい。この例では、ステップ１８において形成された薄膜酸化物絶縁体の厚さは、約３５Åあるいはそれ以下である。
一般的に、電荷捕獲構造の薄膜酸化物と第１絶縁体とは、別の材料であってよい。ステップ１８で形成された薄膜絶縁体は、好ましくは、電荷捕獲構造絶縁層と電気的に等価の厚さの半分である。
一般的に、酸化物−窒化物−酸化物の構成は、便宜上、ＯＮＯ層と呼ばれる。別の形態では、本発明の範囲内において、フラッシュメモリセルの製造にその他のタイプの電荷捕獲層あるいはフローティングゲートを用いてもよい。この３つの電荷捕獲構造層の部分を、例えば選択的エッチング技術を用いて、ウェハのコアメモリ部分の外側の領域において除去してもよい。さらに、薄膜絶縁体（例えば、上述の１８において堆積したもの）を用いて、後で形成される放電構造から基板までを結合する場合、そのような結合を行うために設計されたウェハの一部から、その３つの電荷捕獲構造層を除去してもよい。
【００２１】
予定されるメモリアレイの列に沿って、ビット線が選択的にイオン注入される（ステップ２６）。一例では、適切なフォトリソグラフィ技術あるいはその他の適切な技術を用いて、ＯＮＯ層上にマスクが形成される。このマスクは、ビット線が下に形成されるＯＮＯ層の領域を露出する。次に、その露出された部分を通って、下の基板にドーパントが注入され、ソース／ドレイン領域が形成され、基板のチャネル領域がその間に残る。一例では、この基板は低濃度にｐ型ドープされたシリコンであり、ステップ２６のビット線へのイオン注入で、１つあるいはそれ以上のｎ型ドーパント（例えば、砒素、リン、アンチモンなど）を供給し、ビット線およびソース／ドレイン領域が形成される。
他の形態では、ステップ２６においてビット線を形成するために、本発明の範囲内で、その他のドーパント型（例えば、ｎあるいはｐ型）、組成、および／あるいは濃度を用いることができる。その後、ビット線注入マスクは除去される。
１つの可能性のある別形態では、ステップ２６におけるビット線の注入は、３重になった電荷捕獲材料の一部、またはすべてを形成する前に行われる。一例としては、ステップ２４における上位絶縁体の堆積前にビット線がイオン注入される。
【００２２】
本発明の１つの態様に従い、プロセスに関連した帯電による悪影響を緩和するよう、導電性のワード線と保護装置とを提供するために、ポリシリコン構造を形成し、選択的にイオン注入する（ステップ２８から３４）。ＯＮＯ層上に、ポリシリコン層を堆積する、または形成する（ステップ２８）。任意の適切な堆積処理を用いることができ、また、本発明の範囲内で、ポリシリコンは任意の適切な厚さに形成することができる（ステップ３０）。ステップ３０において、ポリシリコンをパターン化して、ポリシリコンワード線部分、ポリシリコン抵抗部分、および、ポリシリコン放電部分を形成する。ワード線部分はフローティングゲートまたは電荷捕獲材料上に形成され、放電部分はポリシリコンのワード線部分から間隔をあけて設けられており、また、抵抗部分はワード線部分と放電部分との間に設けられる。
図７Ａから７Ｅを参照して、１つの可能な例を図示し、さらに説明する。ステップ３０において、本発明の範囲内で、ポリシリコン構造を形成するために、マスキングや反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などの任意の適切なパターニング技術を用いて、選択したポリシリコン部分を除去することができる。近接するパターニングされたワード線部分とワード線部分との間のＯＮＯ材料層の一部あるいはすべてを、このエッチングにより除去してもよいが、必ずしもそれらの部分を除去する必要はない。
【００２３】
ウェハのメモリアレイ領域の外側のトランジスタにポリシリコンのトランジスタゲート構造を形成するのに、ステップ２８および３０におけるポリシリコンの形成とパターニングとを同時に用いてもよい。例示の実施例では、パターニングされたポリシリコンのワード線部分は、一般的に、予定されたフラッシュメモリアレイの列に沿って、ビット線方向に垂直に延び、抵抗部分はワード線部分の端部から外側に延び、また、放電部分は抵抗部分の外端と結合するように、列方向に沿って延びる。しかし、その他の相対的配置も可能であり、また、そのような相対的な配置は本発明の範疇に属するものと考えられる。
【００２４】
パターニングされたポリシリコン構造の選択した部分（例えば、あとで抵抗となる部分）を覆うよう、任意の適切なフォトリソグラフィマスキング技術などを用いて注入マスクが形成される（ステップ３２）。その結果、ワード線と放電部分が露出される（例えば、以下の図面８Ａから８Ｆ）。ポリシリコン構造の露出された部分にドーパントを選択的に与えるよう、任意の適切なドーパント型（例えば、ｎあるいはｐ型）、濃度、注入エネルギーなどを用いてイオン注入が行われる（ステップ３４）。これにより、注入したマスクが除去される前に、露出されたポリシリコンのワード線と放電部分のすべて、または一部が導電性になる。
ステップ３４において、イオン注入の間、パターニングされたポリシリコン構造の抵抗部分が覆われるので、これらの部分は実質的にドープされておらず、従って、（ワード線および放電部分と比較すると）抵抗性を持つ。選択的にイオン注入されたポリシリコン構造の一例を以下の図９Ａから図９Ｆに示す。
ステップ３２において形成されたマスクは、ウェハのロジック領域における基板のソース／ドレイン領域とゲート構造とを露出している開口部も含んでおり、ステップ３４におけるイオン注入は、ロジックトランジスタのソース／ドレインあるいはドレイン拡張部（例えば、ＬＤＤ）のイオン注入として同時に機能してもよい。これに関連して、本発明のパターニングされたポリシリコン構造の選択的ドーピングによって、製造プロセスフローに追加のマスクあるいは処理ステップは必要とされない。
【００２５】
ステップ３６で、ポリシリコン構造の抵抗部分をシリサイド化せずに、パターニングされたポリシリコン構造のワード線および放電部分の上部に沿って導電性の金属シリサイドを形成するよう、シリサイド処理が行う（例えば、以下の図１０Ａから図１０Ｆ）。ステップ３６におけるシリサイド処理は、本発明の範囲内で任意の処理ステップと材料とを含み得る。またこの処理は、デバイスウェハの論理領域に、ポリシリコントランジスタゲートおよびシリコンのソース／ドレインにシリサイドコンタクトを形成するよう、同時に機能してもよい。一例では、ステップ３６において、シリサイドが望ましくないウェハの部分上に、シリコン窒化物のシリサイド構造が形成される。これには、本発明のポリシリコン構造の抵抗部分を含む。次いで、ニッケル、コバルト、あるいはその他の適切な金属が堆積され、堆積された金属と、下の放電およびワード線部分のポリシリコンとを反応させるために、熱アニール処理が行われる。この反応により、金属シリサイドがポリシリコンの抵抗部分上を除く、導電性のワード線および放電部分上に形成される。その後、反応していないすべての金属とシリコン窒化物シリサイドとが除去される。
【００２６】
これにより、実質的にドープされていないポリシリコンの抵抗を通じて、ドープされたポリシリコンの放電構造に結合されたドープされたポリシリコンのワード線を含むポリシリコンの構造が残る。好ましい実施形態では、抵抗部分は約１Ｍオームあるいはそれ以上の電気抵抗を与え、導電性のワード線部分上のワード線信号が、動作中にメモリセルを適切に活性化（アクティベート）させるようにする。この抵抗部分はまた、製造中にプロセスに関連した帯電から生じる電流の放電路を供給するようにも動作する。これに関連して、薄膜絶縁体を通じてポリシリコン構造の導電性の放電部分を基板へ結合することによって、相互接続（例えば、メタル化）処理の前に、プロセスに関連し帯電の放電路が供給される。
別の可能な実施形態では、ステップ３０における反応性イオンエッチングの間に放電保護が与えられるように、ステップ３０におけるパターニングの前に、ステップ３２、３４においてポリシリコンを選択的にイオン注入することができる。
従って、従来のダイオード結合技術では、メタル化の前にはどのような保護も提供されないが、本発明は、相互接続処理の前のほかに、その処理の間、および後に、プロセスに関連する帯電電流からワード線構造と電荷捕獲層とを保護する。
【００２７】
ステップ３８において、第１相互接続あるいはメタル化レベルが構成される。これには、放電部分と基板との間に結合された導電性の金属相互接続ルート構造を含む。この第１相互接続あるいはメタル化レベルは、基板、および、放電部分のシリサイドと接続するために、第１層間絶縁膜（ＩＬＤ）のビアホールを通じて、第１および第２のタングステンコンタクトを形成し、続いて、第１および第２のタングステンコンタクトを結合し、従って、放電部分から基板まで直接的電気接続を形成する、銅あるいはアルミニウムのルート構造を形成することによって、構成される。この金属層ルート接続により、薄膜絶縁体を通じて提供されたものに加えて、ドープされたポリシリコンの放電部分から基板までに改良された放電路が提供される。放電部分が相互接続ルート構造を通じて、および／あるいは薄膜絶縁体を通じて、単独あるいは組み合わせて基板に結合されるというその他の実施形態も可能であり、そのようなすべてのバリエーションは本発明の範疇に属すると考えられる。
ステップ４２において方法１０を終える前に、更なるメタル化およびその他のバックエンド処理が行われる（ステップ４０）。
【００２８】
以下、図２から図１１Ｅに関連して、例示的なメモリ装置１００を図示および説明する。このデバイス１００は専用のメモリ装置あるいはその他のタイプの半導体装置（例えば、マイクロプロセッサ、論理デバイスなど）でよく、その中にフラッシュメモリアレイ５４が含まれる。
図２は、デバイス１００の例示的なデュアルビットのフラッシュメモリセル１０１を示している。これに関連して、本発明の様々な態様のうちの１つあるいはそれ以上が実施され得る。メモリセル１０１は、例えば、埋め込みポリシリコンアイランド（図示せず）を有しうる窒化物シリコン層１０６ｂを含む。ｐ型のシリコン基板１０２は、アレイ５４のビット線として動作する、埋め込みｎ＋ソース１０５と、ｎ＋ドレイン領域とを持つ。窒化物シリコン１０６ｂは、２つのＳｉＯ２層１０６ａと１０６ｃとの間に挟まれている。別の形態では、層１０６ｂは、単一のあるいは複数の材料層を含む、いずれのその他の形態の電荷捕獲層を含み得る。
【００２９】
酸化物層１０６ｃの上には、ドープされたポリシリコンのコントロールゲート１１０が存在する。このコントロールゲート１１０は、アレイの行に沿ってその他のセル（図示せず）にまで延び、導電性のワード線を形成する。コントロールゲート１１０は、１つ以上のｎ型の不純物（例えば、リン、砒素、アンチモン）でドープされ、その結果、ワード線／コントロールゲート１１０が導電性になる。例示のメモリセル１０１は、２つのバイナリデータビットを記録することができる。そのようなデータビットとして、図２の、破線で描かれた円Ａによって示される左ビット、および、破線で描かれた円Ｂによって示される右ビットが含まれる。一般に、デュアルビットのメモリセル１０１は対称型であり、ドレイン１０７とソース１０５とを入れ替えることができる。これに関連して、右ビットＢについては、左ビット線１０５はソース端子として機能し、右ビット線１０７はドレイン端子として機能し得る。同様に、左ビットＡについては、右ビット線１０７はソース端子として機能し、左ビット線１０５はドレイン端子として機能し得る。
本発明は、図２のセル１０１の他に、例示されていないその他のセルを含む、様々なタイプのシングルビットのあるいはマルチビットのメモリセルタイプに関連して実装され得る。さらに、本発明は、両方のビット（例えば、セル１０１のビットＡおよびビットＢ）がデータあるいは情報の記録に使用されるデュアルビットのメモリ装置に応用可能であり、また、デュアルビットセルのうちの１つのビット（例えば、セル１０１のビットＡ）だけが使用されるデュアルビットのメモリ装置にも応用可能である。
【００３０】
図３は、例示的な専用のメモリ装置１００の概略的平面図を例示する。このメモリ装置１００は、１つあるいはそれ以上の高密度のコア領域と、１つあるいはそれ以上の低密度の周辺部分とが形成される半導体基板１０２を含む。コア領域は、図１に示すように、個々にアドレス指定が可能で、実質的に同一のデュアルビットのフラッシュメモリセル１０１の、１つあるいはそれ以上のＭ×Ｎアレイコア５４を含む。周辺部分は、Ｉ／Ｏ回路５０と、個々のメモリセル１０１を選択的にアドレス指定するプログラミングあるいはデコーダ回路５８、６０とを含む。プログラミング回路は、１つあるいはそれ以上のｘ方向（例えば、列）のデコーダ５８と、ｙ方向（例えば、行）デコーダ６０とを含む。これらのデコーダは、プログラム、消去、および読み出し動作中、Ｉ／Ｏ回路５０とともに、選択されアドレス指定されたメモリセル１０１のソース、ゲート、およびドレイン（例えば、ワード線およびビット線）を、所定の電圧あるいはインピーダンスに接続する。これに関連して、デコーダおよびＩ／Ｏ回路は、メモリアクセス動作中に必要なワード線とビット線の制御信号を供給し、それに関連付けられる受信データおよび発信データをバッファリングする。各回路５０、５８、および６０は、本発明の範囲内で任意の適切な論理回路から構成することができる。
【００３１】
図４は、デバイス１００のコアアレイ５４のうちの１つの一部分を示す。セル１０１のいくつかの行および列の部分は、ワード線ＷＬ０からＷＬＮとビット線ＢＬ０からＢＬＭにそれぞれ平行に例示されており、本例において、アレイ５４は仮想接地構成で例示されている。このアレイ５４は、関連するワード線ＷＬに結合されコントロールゲート端子を備えたフラッシュセル１０１の行と、関連するビット線ＢＬに結合された１つのセル１０１のドレインと、近接するセル１０１のソースとを含む、フラッシュセル１０１の列とを含む。この構成では、所定の列内のセル１０１のドレイン端子は、同じビット線ＢＬに結合される。個々のフラッシュセル１０１は、対応するワード線ＷＬとターゲットセル１０１を囲むビット線ＢＬのペアによって選択することができ、ワード線およびビット線の信号は、デコーダ回路５８（図３）によって生成される。従って、セル１０１のドレインに結合されたビット線ＢＬに正電圧が印加されると、そのソースおよびドレインの間に導電パスが形成され得る。これは、デコーダ５８から適切なビット線信号を供給することで接地電位に結合される。このようにして、仮想接地は、プログラムまたは読み出しされるべき、それら選択されたフラッシュセルだけのソース端子にかかるビット線を選択的に接地電位に接続することによって形成される。以下に詳細を説明しているように、本発明によれば、プロセスに関連する帯電に対してセル１０１を保護する抵抗１１０ｂがワード線ＷＬとデバイス基板１０２との間に供給される。
【００３２】
図５Ａから図１１Ｅは、本発明による、プロセスに関連する帯電からワード線とフラッシュセル１０１とを保護するための保護装置を形成する製造プロセスを実行中のデバイス１００のコアアレイ５４の一部を例示した、平面図および側断面図を示している。図５Ａ、６Ａ、７Ａ．．．１１Ａでは、その他の図面に関連した側断面図を示す切断線に沿った平面図が例示されている。例えば、図５Ｂは、図５ＡのＢ−Ｂ線に沿った断面の側面図であり、図５Ｃは、図５ＡのＣ−Ｃ線に沿った断面の側面図である。図示するように、一般的にデバイス１００は上述した例示的方法１０に従って製造される。しかし、デバイスおよび装置は、本発明の範囲内で、その他の製造プロセスおよび技術に従って形成することができる。
【００３３】
図５Ａから５Ｃは、ｐ型にドープされたシリコン基板１０２、続いて形成されたウェル（図示せず）、および絶縁構造１０３を含み、任意のＶｔ調整インプラントもすでに行われた後のデバイス１００を例示する。基板１０２上には電荷捕獲絶縁層１０６ａと電気的に等価の厚さの約半分かそれ以下の厚さを有する薄膜ＳｉＯ２酸化物あるいはその他の絶縁体１０４が形成される。例示のデバイス１００においては、薄膜絶縁体は厚さが約３５Åあるいはそれ以下のＳｉＯ２である。基板１０２の一部分上には、電荷捕獲材料層１０６ａから１０６ｃが配置される。各層１０６は薄膜絶縁体１０４の上に重なってよく、あるいは、別の形態では、第１層１０６ａを基板１０２の真上に形成してもよい。
図５Ａから５Ｃに例示されているように、層１０６ａから１０６ｃの一部分がウェーハの一部から除去され、基板１０２上に薄膜絶縁体１０４だけが残る。例示のデバイス１００においては、下位層１０６ａは、約７０Åの厚さに形成された、ＳｉＯ２あるいはその他の材料であり、電荷捕獲材料層１０６ｂは、約６０から８０Åの厚さに形成されたＳｉ３Ｎ４であり、上位層１０６ｃは、厚さが約７０ÅのＳｉＯ２である。基板１０２における、予定されたメモリアレイ５４の列に沿って（例えば、砒素、リン、アンチモンなどの）選択的注入により、Ｎ型にドープされたビット線１０８が形成される。
【００３４】
図６Ａから図９Ｆでは、本発明の１つの形態による、プロセスに関連する帯電からフラッシュセルを保護するように、導電性のワード線を供給するために、ポリシリコン構造が形成され、選択的にイオン注入される。
図６Ａから６Ｃに示されているように、ＯＮＯ層１０６上および露出した薄膜絶縁体１０４上に、任意の適切な厚さでポリシリコン層１１０が堆積される。
図７Ａから７Ｅにおいて、ポリシリコン１１０がパターニングされ、フローティングゲートあるいは電荷捕獲材料層１０６上にポリシリコンワード線部分１１０ａ、このワード線部分１１０ａから間隔をあけて設けられたポリシリコン放電部分１１０ｃ、ワード線部分１１０ａと放電部分１１０ｃとの間にポリシリコン抵抗部分１１０ｂが形成される。パターニングされたポリシリコンのワード線部分１１０ａは、ビット線１０８にほぼ垂直なアレイの行に沿って延び、また、抵抗部分１１０ｂは、行の端部から放電部分１１０ｃまで外側に延びており、図示している例では、列方向に沿って延びている。
【００３５】
図８Ａから８Ｆにおいて、注入マスク１２０が形成され、これにより、抵抗部分１１０ｂが覆われ、ワード線部分１１０ａと放電部分１１０ｃが露出される。露出したポリシリコン部分１１０ａおよび１１０ｃをｎ型の不純物で選択的にドーピングするよう、イオン注入１２２が行われる。それによって、図９Ａから９Ｆに示しているように、注入マスク１２０が除去される前に、ワード線部分１１０ａと放電部分１１０ｃとが導電性になる（例えば、ドープされていない抵抗部分１１０ｂよりも実質的により導電性になる）。
抵抗部分１１０ｂは実質的にドーピングされていないので、この抵抗部分１１０ｂは、導電性のワード線部分１１０ａから放電部分１１０ｃまでのパスに、約１Ｍオームあるいはそれ以上の抵抗を与える。
図１０Ａから１０Ｆにおいて、ドープされたワード線部分１１０ａと放電部分１１０ｃの頂部に沿って、導電性の金属シリサイド１２４が形成される。抵抗部分１１０ｂはシリサイド化されない。
【００３６】
図１１Ａから１１Ｅに示すように、次に、第１相互接続あるいはメタル化レベルが構成される。これは、層間絶縁膜ＩＬＤ材料１３０を含み、このＩＬＤ材料１３０において、タングステンの導電性コンタクト１３２と導電性の銅あるいはアルミニウムの相互接続ルート構造１３４とが、ダマシン技術あるいはその他の適切なメタル化プロセス技術を使用して形成される。図示している例では、放電部分１１０ｃ上のシリサイド１２４にコンタクト１３２とルート構造１３４とが結合されるほか、基板１０２上に形成されたシリサイドに直接結合されるその他のコンタクト（図示せず）にも結合され、その結果、次のプロセスで生じる電流に対して、別の放電路を与える。次に、さらなるメタル化プロセスとその他のバックエンド処理を行い、デバイス１００を完成させる。
【００３７】
本発明を１つ以上の実装品について記載したが、添付の請求の範囲の精神から逸脱することなく、これら例示的な実施形態を種々に変更したり、修正し得ることが理解されよう。特に、上述の要素あるいは構造（アセンブリ、デバイス、回路、システムなど）によって実施される様々な機能に関して、そのような要素を説明するために用いられた用語（「手段」についての引用を含む）は、特に言及されていない限り、本発明の例示的な実施形態として、ここに示された機能を実現する開示された構造と構造的に等価でないとしても、説明された要素の特定された機能を実施するすべての要素に対応する（つまり、機能的に等価である）ことを意図している。更に、本発明の特定の特徴については、いくつかの実施形態のうちの１つとの関係においてのみ開示されているかもしれないが、そのような特徴は、必要に応じて、所定のまたは特定の応用用途において有利になるように、他の実施形態における１以上の他の特徴と組み合わせることができる。さらに、詳細な説明および特許請求の範囲において用いられる、「含む（includes）」、「有する（having）」、「持つ（has）」、「持つ（with）」またはそれらの変形の用語は、「含む（comprising）」という用語と同じような内包的な意味合いを意図している。
【産業上の利用可能性】
【００３８】
ここに開示されたワード線構造の製造方法は、メモリアレイのワード線とメモリセルとを、製造中にプロセスに関連する帯電から保護するために、半導体の製造分野で利用され得る。
【図面の簡単な説明】
【００３９】
【図１】本発明に従い、フラッシュメモリのワード線構造を製造する例示的方法を示したフロー図。
【図２】本発明の様々な形態が用いられている例示的なフラッシュメモリセルを示した部分の部分的側面図。
【図３】本発明の１つあるいはそれ以上の形態が実施され得るフラッシュメモリデバイスの簡略平面図。
【図４】本発明に従うワード線保護装置を含む、図２および３のデバイスにおけるフラッシュメモリアレイの一部を例示した図。
【図５Ａ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す部分的平面図。
【図５Ｂ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図５Ｃ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図６Ａ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す部分的平面図。
【図６Ｂ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図６Ｃ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図７Ａ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す部分的平面図。
【図７Ｂ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図７Ｃ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図７Ｄ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図７Ｅ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図８Ａ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す部分的平面図。
【図８Ｂ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図８Ｃ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図８Ｄ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図８Ｅ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図８Ｆ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図９Ａ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す部分的平面図。
【図９Ｂ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図９Ｃ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図９Ｄ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図９Ｅ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図９Ｆ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図１０Ａ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す部分的平面図。
【図１０Ｂ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図１０Ｃ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図１０Ｄ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図１０Ｅ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図１０Ｆ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図１１Ａ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す部分的平面図。
【図１１Ｂ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図１１Ｃ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図１１Ｄ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図１１Ｅ】本発明に従う、様々な製造段階における、例示的フラッシュメモリデバイスを示す側断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
2007536731.tif 000014
【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【国際調査報告】
2007536731.tif 000041
2007536731.tif 000042
2007536731.tif 000043