(57)【要約】【課題】  集積型電子チップ及び相互接続デバイス、並びにそれを製造するための方法を提供すること。【解決手段】  半導体デバイスと、マザーボードに接続するためのコネクタとを含む集積構造を形成するための方法が説明される。第１の層（２６）が除去用放射線を通すプレート（２３）上に形成され、第２の層（３２）が半導体デバイス（３１）上に形成される。第１の層は、マザーボードへの接続に必要とされる間隔に応じた第１の間隔距離だけ離されたボンディング・パッド（２７ｐ）に接続される導体の第１の組（２７）を有する。第２の層は、半導体デバイスに接続される導体の第２の組（３３）を有する。第１の層及び第２の層は、ボンディング・パッドの間隔より短い間隔を有するスタッド／バイア・コネクタ（２９、３６）を用いて接続される。このようにして、半導体デバイスが第１の層に取り付けられ、導体の第１の組と第２の組とがスタッドを通して接続される。第１の層とプレートとの間の界面が、該プレートを透過する除去用放射線（４５）によって除去され、それによって該プレートが分離される。次いで、コネクタ構造（４７、４８、４９）がボンディング・パッドに取り付けられる。本方法は、低コストで、高密度にパッケージされたデバイスを製造することを可能にする。【選択図】      図７
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【特許請求の範囲】
【請求項１】
半導体デバイスと、前記半導体デバイスをマザーボードに接続するためのコネクタ構造とを含む集積構造を製造するための方法であって、
前記マザーボードへの接続に必要とされる間隔に応じた第１の間隔距離だけ互いに離れているボンディング・パッドに接続される導体の第１の組が配設された第１の層を、除去用放射線が透過するプレート上に形成するステップと、
前記半導体デバイスに接続される導体の第２の組が配設された第２の層を該半導体デバイス上に形成するステップと、
前記第１の間隔距離より短い第２の間隔距離だけ互いに離れているスタッドを前記第１の層及び前記第２の層の一方に形成し、第３の層を該第１の層及び該第２の層の他方に形成するステップと、
前記第２の間隔距離に応じた間隔でバイアを前記第３の層に形成するステップと、
前記スタッドを前記バイアに位置合わせするステップと、
前記導体の第１の組と前記導体の第２の組とが前記スタッドを介して接続されるように、前記半導体デバイスを前記第１の層に取り付けるステップと、
前記プレートを透過する除去用放射線を用いて前記第１の層と該プレートとの間の界面を除去して、該プレートを分離するステップと、
前記コネクタ構造を前記ボンディング・パッドに取り付けるステップと、
を含む方法。
【請求項２】
支持構造を、前記支持構造が前記半導体デバイスを囲むように前記第１の層に取り付けるステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記コネクタ構造は、ピン・グリッド・アレイ（ＰＧＡ）、ボール・グリッド・アレイ（ＢＧＡ）すなわちＣ４アレイ及びランド・グリッド・アレイ（ＬＧＡ）からなる群から選択される、請求項１に記載の方法。
【請求項４】
前記支持構造を取り付けるステップが、前記半導体デバイスを取り付けるステップの前及び前記除去ステップの前に実行される、請求項２に記載の方法。
【請求項５】
前記支持構造を取り付けるステップが、前記半導体デバイスを取り付けるステップの後及び前記除去ステップの前に実行される、請求項２に記載の方法。
【請求項６】
前記マザーボードは熱膨張係数（ＴＣＥ）特性を有し、前記支持構造に該マザーボードのＴＣＥに近似するＴＣＥを備える、請求項２に記載の方法。
【請求項７】
前記支持構造が前記ボンディング・パッドにより占められる領域に対応する領域を有する、請求項２に記載の方法。
【請求項８】
前記半導体デバイスとそれを囲んでいる前記支持構造との間の間隙を充填するステップをさらに含む、請求項２に記載の方法。
【請求項９】
前記コネクタ構造を取り付けるステップの前に、前記ボンディング・パッドを露出させるステップをさらに含む、請求項１に記載の方法。
【請求項１０】
前記スタッドが前記第１の層の上に形成され、該第１の層に、前記第３の層に結合するための接着層が形成される、請求項１に記載の方法。
【請求項１１】
前記導体の第２の組が複数の金属層により構成され、前記金属層の数が、前記第１の間隔距離だけ互いに離れている前記ボンディング・パッドへのファンアウトに必要とされる層の数より少ない、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高性能半導体デバイス（ＣＭＯＳ論理デバイス、ＤＲＡＭメモリ・デバイスなどを含む）と、これらのデバイス間の相互接続部とを含む電子デバイス・モジュールの製造に関する。具体的には、本発明は、信頼性が改善され、費用が減少された高密度チップの相互接続部の製造に関する。
【背景技術】
【０００２】
電子デバイスは、世代ごとに、より複雑になり続けており、同時に、これらそれぞれのデバイス素子はより小さくなってきている。より大きいデバイス密度及び複雑さへのこの傾向は、デバイスのパッケージング技術者に特別な課題を呈する。現在の半導体デバイスは、該デバイスを次のレベルの相互接続部に接続するために、ワイヤ・ボンド・パッド又はＣ４パッドの何れかを有する形態で製造され、これが、一般的に第１レベルのパッケージングと呼ばれる。
【０００３】
パッケージングの領域は、何年もの間、多くの半導体チップ技術においてシステム速度を改善することに対する主要な制約を象徴するものであった。同時に、デバイスのパッケージングは総費用の高い割合を占め、最近の費用モデルは、パッケージングの費用が最先端デバイスの総費用の８０％ほども占めることになることを示す。
【０００４】
パッケージング技術に課題を呈する複雑な大規模チップの例は、異なる機能を有する複数の相互接続されたチップを含むシステム・オン・ア・チップ（ＳＯＣ）である。大きいＳＯＣは、複数のチップが薄膜に結合され、チップ間の相互接続部がこの薄膜を介して行なわれる移動及び接合（Ｔ＆Ｊ）方法を用いて、別個のプロセッサ又はメモリ・チップから製造することができる。この方法の実施例を図１に示す。相互接続配線を有する薄膜構造がガラス・ウェハ又はプレート上に製造される。配線レベル１ａ及び２ａをそれぞれ有する薄膜により被覆されたチップ１及び２は、スタッド／バイア接続を用いて相互接続層２０に結合される。本実施例においては、スタッド１５が相互接続層上に形成されて、はんだ接続１６を用いてチップに取り付けられる。スタッドは、チップ上の層１０（典型的にはポリイミド）に形成されたバイア１１に位置合わせされる。チップ１及び２の裏面が平坦化されて接着層３で被覆され、そこに裏張りウェハ４が取り付けられる。ガラス・ウェハ又はプレートが相互接続層２０から除去されて、結合されたチップをもつ相互接続配線が残る。電子ボンディング・パッド２１がチップ間相互接続層２０上に形成され、そこにＣ４パッド２２が形成される。Ｔ＆Ｊ方法の詳細は特許文献１に説明されている。
【０００５】
上述のＴ＆Ｊ方法を用いるチップ間の配置は、約１μｍの配置精度で、２５μｍないし６０μｍ程度まで近接させることができる。チップ１及び２が異なる機能を有し、異なる工程によって製造できることは注目に値する。このように、Ｔ＆Ｊ方法は、異なるデバイスを近接して相互接続するシステム・オン・ア・チップの製造を可能にする（図２参照）。
【０００６】
ＳＯＣをマザーボードに接続するためにＣ４パッド又はワイヤ・ボンド・パッドを使用するには、該パッドの間隔に対する要求（典型的なＣ４のピッチは少なくとも１５０μｍであり、一般的に０．５ｍｍから２．５ｍｍの範囲に及ぶ）のために、パッケージされたデバイスの配線密度及び帯域幅に実際的な制限が課される。さらに、各Ｃ４接続は約５０ピコ秒の信号遅延を示す。
【０００７】
【特許文献１】米国特許第６，４４４，５６０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、（１）高密度デバイスのより効率的なパッケージングを可能にし、（２）より少ない費用でデバイス・モジュールを製造するために、上述のＴ＆Ｊ方法をチップ間相互接続方式からチップとパッケージとの集積技術まで拡張させることが望ましい。
【課題を解決するための手段】
【０００９】
本発明は、半導体デバイスと、該半導体デバイスをマザーボードに接続するためのコネクタ構造とを含む集積構造及びこのような構造を製造するための方法を提供する。
【００１０】
本発明の第１の態様によれば、本方法は、第１の層を、除去用放射線が透過するプレート上に形成するステップと、第２の層を、半導体デバイス上に形成するステップとを含む。第１の層には、マザーボードへの接続に必要とされる間隔に応じた第１の間隔距離だけ互いに離れているボンディング・パッドに接続される導体の第１の組が配設されている。第２の層には、半導体デバイスに接続される導体の第２の組が配設されている。次いで、第１の間隔距離より短い第２の間隔距離だけ互いに離れているスタッドが、第１の層及び第２の層の一方に形成され、第３の層が該第１の層及び該第２の層の他方に形成される。同様に、第２の間隔距離に応じた間隔でバイアが第３の層に形成される。次いで、スタッドがバイアに位置合わせされ、導体の第１の組と導体の第２の組とが該スタッドを介して接続されるように、半導体デバイスが第１の層に取り付けられる。本方法はまた、プレートを透過する除去用放射線を用いて第１の層と該プレートとの間の界面を除去し、それによって該プレートを分離するステップを含む。次いで、コネクタ構造がボンディング・パッドに取り付けられる。コネクタ構造は、ピン・グリッド・アレイ（ＰＧＡ）、ボール・グリッド・アレイ（ＢＧＡ）すなわちＣ４アレイ及びランド・グリッド・アレイ（ＬＧＡ）のうちの１つを形成する。
【００１１】
支持構造すなわち補強材が、該支持構造が半導体デバイスを囲むように第１の層に取り付けられることが好ましく、該支持構造は、該半導体デバイスが該第１の層に取り付けられる前又は後の何れにおいても取り付けることができる。支持構造は、ボンディング・パッドにより占められる領域に対応する領域を有する。支持構造は、マザーボードの熱膨張係数（ＴＣＥ）に近似する熱膨張係数（ＴＣＥ）を有することが好都合である。半導体デバイスと支持構造との間の間隙が有機充填材料で充填される。導体の第２の組は、典型的には、複数のＢＥＯＬ金属層であり、これらの金属層の数が、第１の間隔距離だけ互いに離れているボンディング・パッドへのファンアウトに必要とされる層の数より少ないことは注目に値する。
【００１２】
本発明の第２の態様によれば、第１の層と第２の層との間のコネクタがＣ４コネクタである、同様な方法が提供される。したがって、半導体デバイスと補強材との間の間隙に加えて、該半導体デバイスとＣ４コネクタを囲む第１の層との間に間隙が存在し、同様に充填材料で充填される。
【００１３】
本発明の付加的な態様によれば、半導体デバイスと、該半導体デバイスをマザーボードに接続するためのコネクタ構造とを含む集積構造が提供される。さらに、集積構造は、導体の第１の組が配設された第１の層を含み、該導体の第１の組は、該層の下面に配設されたボンディング・パッドに接続される。ボンディング・パッドは、マザーボードへの接続に必要とされる間隔に応じた第１の間隔距離だけ互いに離れている。第１の層に面する第２の層は、半導体デバイス上に配設され、かつこれと接触しており、該第２の層には、該半導体デバイスに接続される導体の第２の組が配設されている。複数のコネクタが導体の第１の組を導体の第２の組に接続し、これらの導体はスタッド／バイア・コネクタの組であるか、又は、Ｃ４コネクタの組の何れかである。これらのコネクタは、第１の間隔距離より短い第２の間隔距離だけ互いに離れている。支持構造すなわち補強材が第１の層の上面に取り付けられて半導体デバイスを囲み、該支持構造と該半導体デバイスとの間の間隙が充填材料で充填される。コネクタ構造がボンディング・パッドに接続され、これらのコネクタ構造は、ピン・グリッド・アレイ（ＰＧＡ）、ボール・グリッド・アレイ（ＢＧＡ）すなわちＣ４アレイ又はランド・グリッド・アレイ（ＬＧＡ）を形成することができる。
【発明を実施するための最良の形態】
【００１４】
本発明によれば、個々のチップ上に必要とされるＢＥＯＬ金属層の数を減少させ、しかも、チップとチップの間、及び、チップと次のレベルのパッケージングとの間に効率的で費用効果がある相互接続部を提供するために、Ｔ＆Ｊ技術が用いられる。
【００１５】
第１の実施形態：スタッド／バイア接続を用いる配線層へのチップ接合
相互接続配線２７（好ましくはＣｕ）が透明基板２３上の誘電体層２６（典型的にはポリイミド又は酸化物）に埋め込まれる（図３参照）。基板２３は、典型的には、ホウ素フロート・ガラスのようなガラスから製造され、製造に用いられるウェハのサイズに対応した直径２００ｍｍのサイズを有する。導体２７を含む層２６は単一の層として示されるが、製造を容易にするために、多くの場合、多層構造として設計され製造されることが理解されるであろう。層２６における配線のレベルの数は、チップ接続部に適合するのに必要とされる接続部密度によって決まり、典型的には、３から５の金属層が必要とされる。Ｃｕ導体２７は、典型的には、Ｎｉ（しかしＣｕ、Ａｕ、Ｃｏ又はこれらの組み合わせとすることもできる）から形成されるボンディング・パッド２７ｐに接続する。ボンディング・パッド２７ｐは、マザーボードへの接続に必要とされる間隔に応じた間隔を有する。例えば、導体２７が、Ｃ４コネクタが少なくとも０．５ｍｍだけ離されることが要求されるＣ４技術を用いてマザーボードに接続される（工程の後の段階で）場合には、パッド２７ｐの間隔は同様に０．５ｍｍになる。図３に示すように、誘電材料の薄層がパッド２７ｐを覆うように与えられて、これによって該パッドを基板２３から分離することができる。
【００１６】
位置合わせ構造２５が配線層２６の上部に形成されて、チップに対して物理的及び電気的な接続を行なう（図４を参照）。本実施形態においては、位置合わせ構造は、チップの上に重なる別の層の上に形成されたバイアと位置合わせするための、相互接続配線層上に形成されたスタッドを有する。コネクタパッド２９ｐがＣｕ配線の上部レベルに接続されるように形成される。パッド２９ｐの上にはスタッド２９が形成され、該スタッドはＮｉ、Ｃｕ、ＮｉめっきされたＣｕ、Ｗ又は何らかの他の金属又は金属の組み合わせから形成することができる。配線層２６の上面が熱可塑性ポリマーの接着層の層２８で被覆され、スタッド２９がこの層から突出する。層２８は、配線層２６に対するチップの後工程での結合のための接着剤として働く。低融点合金材料の層３０が各スタッド２９の表面に形成され、これによって、チップ接合工程中の電気接続部の形成が容易になる。この材料は、典型的には、２μｍ又はそれより薄い９０／１０  Ｐｂ／Ｓｎのはんだであり、代替的な合金材料は、Ａｕ／Ｓｎ及びＳｎ／Ａｇを含む。合金材料を熱リフロー工程にかけて、層３０が図４に示す丸みを帯びた形状を有するようにし、これによって、スタッドをチップ上に形成されたバイア構造と位置合わせすることが容易になる。
【００１７】
チップ３１は、当該技術分野に知られる方法によって製造される。当該技術分野において理解されるように、金属配線層３３（誘電体層３２に埋め込まれ、これによって囲まれている）がチップの上面３１ｔに形成される。これらの配線層は、一般的に、「バック・エンド・オブ・ザ・ライン」層又はＢＥＯＬ層と呼ばれる。当該技術分野の現状とは対照的に、以下でより詳細に説明されるように、本実施形態におけるチップとパッケージとの間の接続は、チップ・パッケージに接続するためのＣ４パッド又はワイヤ・ボンド・パッドの減少した面積密度にファンアウトするＢＥＯＬ層を作る必要はなく、Ｃ４又はワイヤ・ボンド・パッドを用いることなく行われる。したがって、必要とされるＢＥＯＬ金属層３３の数は、一般的に、６又は７（このようなファンアウトに典型的に必要とされる数）から３又は４に減少される（図５参照）。これは、チップの収率を改善し、チップの処理費用を減少させる効果を有する。
【００１８】
最後の金属層は誘電体層３５で覆われる（図６参照）。層３５は、典型的には、薄膜パッケージング処理で用いられるポリイミド材料である。層３５には、バイア３６が形成されている。図６に示すように、バイアは、スタッド２９をバイア３６内に高精度で自己位置合わせにより配置するためのガイドとして、傾斜した壁角度をもって形成することができる。各バイア３６の底部には、下方の金属層に接続している導体がある。バイアの壁角度は、垂直に近くなるように又は傾斜するように調整することができる。チップは、典型的には、この点までウェハのレベルで製造され、次いで、パッケージへの接合のために個々のチップにダイシングされる。
【００１９】
チップ３１（ＢＥＯＬ配線３３と共に）及び位置合わせ構造２５（相互接続配線層２６と共に）を、並行して処理することができることに注目すべきである。ＢＥＯＬ金属配線層の数を、通常のチップのパッケージング方式に比較して少なくすることができるので、これもまた処理生産量を改善し、費用を減少させる効果を生じる。
【００２０】
図７に示すように、次いで、チップ３１が位置合わせ構造に位置合わせされて、スタッド２９がバイア３６に適合される。この位置合わせは、接着層２８が、層３５の表面と接触するようになる前に、わずかに「粘着性をもつ（ｔａｃｋｙ）」ように、適度に上昇した温度で実行されることが好ましい。このことは、チップ３１が、後工程での結合作業中に移動することを防止する。
【００２１】
図７に示すように、相互接続領域のサイズは、一般的に、チップ領域より大きい。これは、マザーボード上での接続部密度が低いためであり、ここでは、コネクタの典型的なピッチは０．５ｍｍから２．５ｍｍまでの範囲に及ぶ。チップを囲んでいる領域４０は、同様に、接着層２８を用いて薄膜の相互接続層の上部に取り付けられる補強材（１つ又は複数の補強材）で充填される。図８に示すように、補強材４１はその中央にチップ３１よりわずかに大きい穴を有する。付加的な開口部を補強材に作成して、チップ３１に隣接する表面２８ａ上に他のデバイス（例えば、デカップリング・コンデンサ）を取り付けることができる。補強材の上面には、熱可塑性ポリイミド又は他の接着剤の層４２が形成され、次いで、これはひっくり返されて層２８に取り付けられる。補強材はセラミック、金属又は有機材料から作ることができ、補強材の材料の選択は、機械的強度及び信頼性の要求によって決まる。さらに、補強材の材料は、マザーボードの熱膨張係数（ＴＣＥ）に近い熱膨張係数を有することが望ましい。図８に示すように、補強材４１の厚さは、剛材の裏面４１ｂとチップの裏面３１ｂとが同じ高さになるように選択することができる。或いは、補強材をより厚く作って、表面３１ｂへの、熱冷却はんだ、熱伝導化合物、又は何らかの他のヒートシンクの配置に、より良好に対応することができる。
【００２２】
接着層２８上への配置後、チップ３１及び補強材４１が、上昇した温度及び圧力での積層工程を用いて、薄膜相互接続構造（すなわち、配線層２６及びその上の接着層２８をもつ基板２３）に結合される。用いられる特定の材料によって、結合は、１５０℃ないし４００℃の温度、１０ないし２００ｐｓｉの圧力で実行することができる。結合動作は、積層処理工具の設計によって、フルサイズのガラス基板（製造において用いられる典型的なウェハのサイズ、直径２００ｍｍないし３００ｍｍ）上で実行してもよいし、或いは、より小さいダイシングされたサイズ（例えば、１００平方ｍｍないし３００平方ｍｍ）で実行してもよい。結合動作は、はんだ３０を流れさせ、少なくとも部分的にバイア３６を充填して、ＢＥＯＬ金属層３３への電気接続をする。このようにして、チップ３１から金属層３３、スタッド２９及び相互接続配線２７を通り、ボンディング・パッド２７ｐに至る電気接続が形成される。
【００２３】
次いで、チップと補強材との間の狭い間隙４３が有機材料（ポリイミド又はアンダーフィル材料の何れか）で充填され、そのチップ３１、補強材４１及び配線層２６が剛性のシステムを形成することを保障する。
【００２４】
次いで、図９に概略的に示すように、積層構造が、レーザ除去工程を受ける。レーザ放射４５が、透明プレート２３に入射し、該プレートを透通して、該プレートと層２６との間の界面を除去する。このことは、層２６からのプレートの層間剥離をもたらし、該プレートは除去される。次いで、相互接続層構造におけるパッド２７ｐが、ポリイミド残留物を灰化するか又はレーザ除去することによって露出される。
【００２５】
パッドが露出された後、チップ／補強材／相互接続構造が処理されて、マザーボードに接続するためのモジュールを生成する。この構造はこの時点で、典型的には、個々のモジュールにダイシングされて、適切な電気試験を受ける。次いで、図１０に示すように、コネクタ金属がパッド２７ｐ上に形成される。コネクタは、ピン・グリッド・アレイ（ＰＧＡ）ピン構造４７、ボール・グリッド・アレイ（ＢＧＡ）構造すなわちＣ４はんだボール４８、又はランド・グリッド・アレイ（ＬＧＡ）構造４９の形態とすることができる。上述したように、コンデンサなどを分離するために、チップ３１に隣接した補強材開口部に空間が与えられ、したがって、相互接続層の底面２６ｂ全体が、コネクタ構造４７、４８又は４９の配置に使用可能になる。
【００２６】
図１０に概略的に示すように、完成した構造は、通常の構成と比較して、改善した相互接続部密度とより高い信頼性の両方を有することに注目すべきである。チップへのコネクタ（本実施形態においては、スタッド２９）は、現行のパッケージされたデバイスにおける１５０μｍのピッチと比較して、１０μｍの典型的なピッチを有する。さらに、チップと相互接続部との間のＣ４はんだ接続がなくなるため、Ｃ４の疲労による信頼性問題が避けられる。さらに、補強材材料のＴＣＥをマザーボードのＴＣＥと適合するように補強材材料を選択した場合には、熱応力による信頼性の懸念が避けられる。
【００２７】
チップ３１と相互接続配線層２６との間のスタッド／バイア接続もまた、図４及び図６に示すスタッド及びバイアの位置を逆にすることによって実現することができ、すなわち、スタッドを該チップ３１のＢＥＯＬ配線層上に形成することができ、バイアをもつポリイミド層は該相互接続層２６上に形成されることを理解するであろう。
【００２８】
さらに、透明プレート２３は、チップを収容するのに都合の良いどのようなサイズ及び形状であってもよいことにも注目すべきである。例えば、各チップ３１が２５平方ｍｍであり、６０平方ｍｍの補強材の中央に配置される場合には、３×３のチップのアレイを２００平方ｍｍのプレート上で都合よく処理することができる。
【００２９】
チップが取り付けられる前に、相互接続層が剛性であることを保障することが望ましい場合には、図１１に示すように、チップ接合工程前に、補強材４１を接着層２８（該補強材に適用される接着層４２を用いて）に取り付けることができる。次いで、図７ないし図９を参照して上述したように、チップが取り付けられて結合され、プレート２３が除去されて、図１０に示す集積構造が生成される。
【００３０】
第２の実施形態：Ｃ４接続を用いる配線層へのチップ接合
本実施形態においては、チップ３１と相互接続配線２７との間の接続が通常のＣ４コネクタを用いて実現される。図１２に示すように、チップ６１は誘電体層６２に埋め込まれたＢＥＯＬ金属配線層を有し、最後の金属層がパッド６３に接続され、このパッド６３上にＣ４はんだボール６４が形成される。相互接続配線６７（好ましくはＣｕ）が、透明な基板６８上の誘電体層６６（典型的にはポリイミド又は酸化物）に埋め込まれる。第１の実施形態と同様、相互接続配線は、ボンディング・パッド６７ｐにも接続する（図１３参照、図３と比較されたい）。補強材４１は、その上部に接着層４２が設けられ、次いでひっくり返されて層６６に接合し、図１４の構造を形成する。第１の実施形態と同様に、補強材は、その中央にチップ６１よりわずかに大きい穴を有する。
【００３１】
次いで、チップが通常のＣ４チップ接合工程によって相互接続配線層に接合される（図１５）。次いで、チップの下及びＣ４コネクタの周りのあらゆる空間を含むチップと補強材との間の間隙全体が、有機材料７１で充填される（図１６）。このステップを「間隙充填」及び「Ｃ４アンダーフィル」工程の両方として見ることができる。最後に、第１の実施形態におけるように、透明な基板６８がレーザ除去工程によって層６６から除去され、ボンディング・パッド６７ｐが露出され、適切な構造（ＰＧＡ、ＢＧＡ、Ｃ４又はＬＧＡ）がマザーボードへの接続のために該パッドに取り付けられる（図１７）。
【産業上の利用可能性】
【００３２】
本発明は、一般的に、高性能半導体デバイスを含む電子デバイス・モジュールの製造に適用可能であり、具体的には、高密度の相互接続部の製造に適用可能である。本発明は、（１）スタッド／バイア接続の使用により、既存のシステムと比較して、チップの相互接続部のピッチが減少すること、（２）各チップがＴＣＥ調整可能な状態で補強材によって囲まれること、（３）チップ／パッケージの総費用が推定５０％減少されること、（４）チップ及び相互接続部を並行して製造することができること、（５）相互接続部の底面にはコネクタ以外の構成部品又は構造がないため、集積モジュールの領域全体が減少すること、という幾つかの利点を有する集積型高密度高性能のチップ相互接続システムを製造するための方法を提供する。
【００３３】
本発明は特定の実施形態について説明されたが、幾多の代替的手法、修正物及び変形物が当業者には明らかであることが前述の説明から明らかである。したがって、本発明は、本発明の範囲及び精神、並びに特許請求の範囲内にあるこのような全ての代替的手法、修正物及び変形物を含むことが意図される。
【図面の簡単な説明】
【００３４】
【図１】第１レベルのパッケージングへのＣ４接続を有する、前述のＴ＆Ｊ方法を用いて相互接続されたチップの概略断面図である。
【図２】図１のＴ＆Ｊ方法により製造されたシステム・オン・ア・チップ（ＳＯＣ）の概略図である。
【図３】本発明の第１の実施形態による、ガラス基板上に形成された相互接続配線層の概略断面図である。
【図４】配線層をチップに接続するための、図３の配線層上に形成されたスタッドの概略断面図である。
【図５】本発明による、バック・エンド・オブ・ザ・ライン（ＢＥＯＬ）金属層が形成されたチップの概略断面図である。
【図６】図３の配線層の上のスタッドと位置合わせするための、バイアが形成された付加的な層をもつ図５のチップの概略断面図である。
【図７】本発明の第１の実施形態による、相互接続配線層に接続されたチップを示す。
【図８】本発明の第１の実施形態による、相互接続配線層上に配置された補強材をもつ図７の構成を示す。
【図９】ガラス基板が相互接続配線層から除去される除去工程の概略図である。
【図１０】本発明による、完成した集積デバイスの概略断面図である。
【図１１】補強材がチップを接続する前に取り付けられた、配線層、補強材及び接続スタッドが形成された基板の概略断面図である。
【図１２】本発明の第２の実施形態による、Ｃ４コネクタをもつチップの概略断面図である。
【図１３】本発明の第２の実施形態による、集積デバイスの形成ステップを示す。
【図１４】本発明の第２の実施形態による、集積デバイスの形成ステップを示す。
【図１５】本発明の第２の実施形態による、集積デバイスの形成ステップを示す。
【図１６】本発明の第２の実施形態による、集積デバイスの形成ステップを示す。
【図１７】本発明の第２の実施形態による、集積デバイスの形成ステップを示す。
【符号の説明】
【００３５】
２３：プレート
２６：第１の層
２７：導体の第１の組
２７ｐ：ボンディング・パッド
２８：接着層
２９：スタッド
３１：半導体デバイス
３２：第２の層
３３：導体の第２の組
３６：バイア
４１：支持構造
４５：除去用放射線
４７、４６、４９：コネクタ構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成17年7月15日(2005.7.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスと、前記半導体デバイスをマザーボードに接続するためのコネクタ構造とを含む集積構造を製造するための方法であって、
前記マザーボードへの接続に必要とされる間隔に応じた第１の間隔距離だけ互いに離れているボンディング・パッドに接続される導体の第１の組が配設された第１の層を、除去用放射線が透過するプレート上に形成するステップと、
前記半導体デバイスに接続される導体の第２の組が配設された第２の層を前記半導体デバイス上に形成するステップと、
前記第１の間隔距離より短い第２の間隔距離だけ互いに離れているスタッドを前記第１の層及び前記第２の層の一方に形成し、第３の層を該第１の層及び該第２の層の他方に形成するステップと、
前記第２の間隔距離に応じた間隔でバイアを前記第３の層に形成するステップステップと、
前記スタッドを前記バイアに位置合わせするステップと、
前記導体の第１の組と前記導体の第２の組とが前記スタッドを介して接続されるように、前記半導体デバイスを前記第１の層に取り付けるステップと、
前記ボンディング・パッドにより占められる領域に対応する領域を有する支持構造を、前記支持構造が前記半導体デバイスを囲むように前記第１の層に取り付けるステップと、
前記プレートを透過する除去用放射線を用いて、前記第１の層と該プレートとの間の界面を除去して、該プレートを分離するステップと、
前記コネクタ構造を前記ボンディング・パッドに取り付けるステップと、
を含む方法。
【請求項２】
前記コネクタ構造は、ピン・グリッド・アレイ（ＰＧＡ）、ボール・グリッド・アレイ（ＢＧＡ）すなわちＣ４アレイ及びランド・グリッド・アレイ（ＬＧＡ）からなる群より選択される、請求項１に記載の方法。
【請求項３】
前記支持構造を取り付けるステップが、前記半導体デバイスを取り付けるステップの前及び前記除去ステップの前に実行される、請求項１に記載の方法。
【請求項４】
前記支持構造を取り付けるステップが、前記半導体デバイスを取り付けるステップの後及び前記除去ステップの前に実行される、請求項１に記載の方法。
【請求項５】
前記マザーボードが熱膨張係数（ＴＣＥ）特性を有し、前記支持構造は該マザーボードのＴＣＥに近似するＴＣＥを備える、請求項１に記載の方法。
【請求項６】
前記半導体デバイスとそれを囲んでいる前記支持構造との間の間隙を充填するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記コネクタ構造を取り付けるステップの前に、前記ボンディング・パッドを露出させるステップをさらに含む、請求項１に記載の方法。
【請求項８】
前記スタッドが前記第１の層の上に形成され、該第１の層には、前記第３の層に結合するための接着層が形成される、請求項１に記載の方法。
【請求項９】
前記導体の第２の組が複数の金属層により構成され、前記金属層の数が、前記第１の間隔距離だけ互いに離れている前記ボンディング・パッドへのファンアウトに必要とされる層の数より少ない、請求項１に記載の方法。
【国際調査報告】
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