(57)【要約】      （修正有）【課題】評価対象機器と評価ボードとのインタフェース部の動作の確認を容易かつ効率的に行う。【解決手段】評価ボードは、メモリ、スロット１０１−１〜１０１−ｎ、ＦＰＧＡ、ディップスイッチ１０４、を備える。ＦＰＧＡは、ライト信号がアクティブになっている第１期間内に、評価対象機器からデータを受信してバッファに保存し、データをメモリに書き込む。また、リード信号がアクティブになっている第２期間内に、メモリからデータを読み出してバッファに保存し、読出し完了信号を評価対象機器に送信後、データを評価対象機器に送信する。ディップスイッチは、第１期間内にメモリへのデータの書き込みを開始する第１タイミング及び第２期間内に、読出し完了信号を送信後、評価対象機器へのデータの送信を開始する第２タイミングのいずれか一方の調整時間を設定する。ＦＰＧＡは、設定された調整時間に従って、第１および第２タイミングの一方を調整する。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリと、
評価対象機器が接続されるスロットと、
ライト信号がアクティブになっている第１期間内に、前記スロットを介して前記評価対象機器からデータを受信してバッファに保存し、前記受信したデータを前記メモリに書き込む書込み処理と、リード信号がアクティブになっている第２期間内に、前記メモリから前記データを読み出して前記バッファに保存し、読出し完了信号を前記評価対象機器に送信後、前記読み出したデータを前記スロットを介して前記評価対象機器に送信する読出し処理と、を実行するロジックＩＣと、
前記スロットと前記ロジックＩＣとの間で前記データを転送する第１バスと、
前記ロジックＩＣと前記メモリとの間で前記データを転送しかつ前記第１バスとは異なる第２バスと、
前記第１期間内において前記メモリへの前記データの書き込みを開始する第１タイミング、および前記第２期間内において、前記読出し完了信号を送信後、前記評価対象機器への前記データの送信を開始する第２タイミングの少なくともいずれか一方の調整時間を設定するディップスイッチと、を備え、
前記ロジックＩＣは、前記設定された調整時間に従って、前記第１タイミングおよび前記第２タイミングの少なくとも一方を変更する評価ボード。
【請求項２】
前記ロジックＩＣは、前記各スロットを介して複数の前記評価対象機器との間で送受信する前記データの前記書込み処理および前記読出し処理を並行して実行する請求項１に記載の評価ボード。
【請求項３】
前記ディップスイッチは、ユーザによって手動により操作可能である請求項１または２に記載の評価ボード。
【請求項４】
前記ロジックＩＣは、前記調整時間を自動的に設定することが設定されている場合、前記ディップスイッチを制御して前記調整時間を設定する請求項１から３のいずれか一に記載の評価ボード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、評価ボードに関する。
【背景技術】
【０００２】
バックプレーンを介してメインＣＰＵ（Central  Processing  Unit）基板からターゲット基板（例えば、スレーブＣＰＵ基板、Ｉ／Ｏ機器等の周辺基板）にアクセスするシステムにおいて、メインＣＰＵ基板とバックプレーン間のインタフェース部の動作を確認する場合、バックプレーンに対してターゲット基板を接続する必要がある。そして、メインＣＰＵ基板とターゲット基板間においてデータを送受信することによって、インタフェース部の動作確認を実行する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−９０７７６号公報
【特許文献２】特開２０１５−２０３９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の技術においては、全てのインタフェース部の動作を確認するためには、バックプレーンに接続されるメインＣＰＵ基板の数と同じ数のターゲット基板を準備する必要があり、バックプレーンの出荷時において、全てのインタフェース部の動作を確認することは困難であり、非効率となる可能性がある。
【課題を解決するための手段】
【０００５】
実施形態の評価ボードは、メモリと、スロットと、ロジックＩＣと、第１バスと、第２バスと、ディップスイッチと、を備える。スロットは、評価対象機器が接続される。ロジックＩＣは、ライト信号がアクティブになっている第１期間内に、スロットを介して評価対象機器からデータを受信してバッファに保存し、受信したデータをメモリに書き込む書込み処理を実行する。また、ロジックＩＣは、リード信号がアクティブになっている第２期間内に、メモリからデータを読み出してバッファに保存し、読出し完了信号を評価対象機器に送信後、読み出したデータをスロットを介して評価対象機器に送信する読出し処理を実行する。第１バスは、スロットとロジックＩＣとの間でデータを転送する。第２バスは、ロジックＩＣとメモリとの間でデータを転送しかつ第１バスとは異なる。ディップスイッチは、第１期間内においてメモリへのデータの書き込みを開始する第１タイミング、および第２期間内において、読出し完了信号を送信後、評価対象機器へのデータの送信を開始する第２タイミングの少なくともいずれか一方の調整時間を設定する。さらに、ロジックＩＣは、設定された調整時間に従って、第１タイミングおよび第２タイミングの少なくとも一方を調整する。
【図面の簡単な説明】
【０００６】
【図１】図１は、本実施形態にかかる評価ボードの構成の一例を示す図である。
【図２】図２は、本実施形態にかかる評価ボードにおける書込み処理および読出し処理の流れの一例を説明するための図である。
【図３】図３は、本実施形態にかかる評価ボードおよび評価対象機器による書込み処理のタイミングチャートの一例を示す図である。
【図４】図４は、本実施形態にかかる評価ボードおよび評価対象機器による読出し処理のタイミングチャートの一例を示す図である。
【発明を実施するための形態】
【０００７】
以下、添付の図面を用いて、本実施形態にかかる評価ボードを適用した評価ボードについて説明する。
【０００８】
図１は、本実施形態にかかる評価ボードの構成の一例を示す図である。図１に示すように、本実施形態にかかる評価ボード１は、複数のスロット１０１−１，１０１−２，１０１−３，．．．，１０１−ｎ（ｎは１以上の整数）と、ＦＰＧＡ（Field-Programmable  Gate  Array）１０２と、メモリ１０３と、ディップスイッチ１０４と、を有する。以下の説明では、複数のスロット１０１−１，１０１−２，１０１−３，．．．，１０１−ｎを区別する必要が無い場合には、スロット１０１と記載する。スロット１０１には、メインＣＰＵ（Central  Processing  Unit）基板等の評価対象機器２のコネクタ３が接続される。また、スロット１０１とＦＰＧＡ１０２とは、PCI-Express等のバスＢ１によって電気的に接続される。バスＢ１は、スロット１０１とＦＰＧＡ１０２との間でデータを転送する。また、ＦＰＧＡ１０２とメモリ１０３とは、バスＢ１とは異なるPCI-Express等のバスＢ２によって接続される。バスＢ２は、ＦＰＧＡ１０２とメモリ１０３との間でデータを転送する。
【０００９】
メモリ１０３は、ＳＲＡＭ（Static  Random  Access  Memory）等で構成され、スロット１０１に接続される評価対象機器３と評価ボード１との間で送受信するデータを記憶する。ＦＰＧＡ１０２は、バッファ１０２ａを有する。そして、ＦＰＧＡ１０２は、バッファ１０２ａを用いて、スロット１０１を介して評価対象機器２から受信するデータのメモリ１０３への書込み処理、およびメモリ１０３からデータを読み出してスロット１０１を介して評価対象機器２に送信する読出し処理を実行するロジックＩＣ（Integrated  Circuit）の一例である。
【００１０】
具体的には、書込み処理は、ライト信号がアクティブになっている期間内に、スロット１０１を介して評価対象機器２から受信したデータをバッファ１０２ａに保存し、かつバッファ１０２ａに記憶されるデータをメモリ１０３に書き込む処理である。また、読出し処理は、リード信号がアクティブになっている期間内に、メモリ１０３からデータを読み出してバッファ１０２ａに保存し、かつデータの読み出しの完了を示す読出し完了信号を評価対象機器２に送信後、バッファ１０２ａに記憶されるデータをスロット１０１を介して評価対象機器２に送信する処理である。複数の評価対象機器２がスロット１０１に接続されている場合、ＦＰＧＡ１０２は、各スロット１０１を介して複数の評価対象機器２と送受信するデータの書込み処理および読出し処理を並行して実行する。
【００１１】
また、ＦＰＧＡ１０２は、ライト信号がアクティブとなっている期間内においてメモリ１０３へのデータの書き込みを開始するタイミング、およびリード信号がアクティブとなっている期間内において、読出し完了信号を送信後、評価対象機器２へのデータの送信を開始するタイミングの少なくとも一方を、後述するディップスイッチ１０４により設定された調整時間に従って調整する。ディップスイッチ１０４は、ライト信号がアクティブとなる期間内においてメモリ１０３へのデータの書き込みを開始するタイミング、およびリード信号がアクティブとなる期間内において、読出し完了信号を送信後、評価対象機器２へのデータの送信を開始するタイミングの少なくとも一方の調整時間を設定する。本実施形態では、ディップスイッチ１０４は、ＦＰＧＡ１０２のクロック信号の周期単位に調整時間を設定可能である。また、ディップスイッチ１０４は、ユーザによって手動により操作可能としても良い。または、調整時間を自動的に設定することが設定されている場合には、ＦＰＧＡ１０２がディップスイッチ１０２を制御して調整時間を設定可能としても良い。
【００１２】
以上の構成によれば、評価対象機器２と評価ボード１とのインタフェース部の動作確認の試験を行うために、評価対象機器２とデータを送受信するターゲット基板を用いる必要が無くなるため、インタフェース部の動作の確認を容易かつ効率的に行うことができる。また、評価対象機器２が有するＣＰＵ等のハードウェアの特性、評価対象機器２と評価ボード１間においてデータを転送する配線ボードの特性、周囲の温度等によって、ライト信号やリード信号、読出し完了信号等の各種信号のなまりや遅延が生じる場合に、評価対象機器２において評価ボード１から受信するデータの異常を検出することで、ライト信号がアクティブになっている期間内においてメモリ１０３へのデータの書き込みを開始するタイミング、およびリード信号がアクティブになっている期間内において評価対象機器２へのデータの送信を開始するタイミングに対して、データの書き込みおよびデータの読み出しを正しく行うために、どのくらいの時間的なマージンを要するのかを調べるマージン試験が可能となる。
【００１３】
図２は、本実施形態にかかる評価ボードにおける書込み処理および読出し処理の流れの一例を説明するための図である。まず、図２を用いて、メモリ１０３に対するデータの書込み処理の流れの一例について説明する。評価対象機器２のＣＰＵ等のプロセッサは、書込み処理を実行するデータを、３２ｂｉｔのデータに分割して、評価ボード１に送信する（ステップＳ２０１）。評価対象機器２のプロセッサは、３２ｂｉｔのデータの送信を繰り返すことによって、書込み処理を実行するデータを評価ボード１に対して送信する。また、複数の評価対象機器２がスロット１０１に接続されて、各評価対象機器２から受信するデータの書込み処理を並行して実行する場合、複数の評価対象機器２が協調して、書込み処理を実行するデータを時分割で送信する。例えば、複数の評価対象機器２は、スロット１０１に接続された順に、３２ｂｉｔ分のデータを時分割で送信する処理を繰り返すことによって、書込み処理を実行するデータを評価ボード１に送信する。
【００１４】
ＦＰＧＡ１０２は、評価対象機器２から入力されるストローブ信号に従って、ライト信号を生成する。その際、ＦＰＧＡ１０２は、ディップスイッチ１０４により調整時間が設定されている場合、ライト信号がアクティブになっている期間内においてメモリ１０３へのデータの書き込みを開始するタイミング（アクセスタイミング）を、当該設定された調整時間に従って調整する（ステップＳ２０２）。例えば、ＦＰＧＡ１０２は、ライト信号がアクティブになっている期間内において、最も早いアクセスタイミングおよび最も遅いアクセスタイミングに調整する。次いで、ＦＰＧＡ１０２は、ライト信号がアクティブとなっている期間内に、スロット１０１を介して、評価対象機器２から、データを受信する。
【００１５】
次いで、ＦＰＧＡ１０２は、評価対象機器２から受信したデータを、バッファ１０２ａに保存する（ステップＳ２０３）。バッファ１０２ａは、少なくとも、評価対象機器２からの１アクセス分のデータ（本実施形態では、３２ｂｉｔのデータ）を記憶可能な記憶容量を有している。さらに、ＦＰＧＡ１０２は、ライト信号がアクティブとなっている期間内のアクセスタイミングから、バッファ１０２ａに記憶されるデータを、バスＢ２を介してメモリ１０３に書き込む（ステップＳ２０４）。その際、ＦＰＧＡ１０２は、メモリ１０３の記憶領域のうち、評価対象機器２から入力されるアドレス信号が示すアドレス（例えば、A1008000H）の記憶領域に対して、データを書き込む。複数の評価対象機器２から時分割でデータが送信されてくる場合、ＦＰＧＡ１０２は、データの送信元となる評価対象機器２を切り替えて、当該評価対象機器２から受信したデータの書込み処理を実行することによって、複数の評価対象機器２から受信するデータの書込み処理を並行して実行可能とする。
【００１６】
次に、図２を用いて、メモリ１０３からのデータの読出し処理について説明する。ＦＰＧＡ１０２は、評価対象機器２から入力されるストローブ信号に従って、リード信号を生成する。次いで、ＦＰＧＡ１０２は、リード信号がアクティブになっている期間内に、バスＢ２を介して、メモリ１０３から読み出す（ステップＳ２０５）。その際、ＦＰＧＡ１０２は、メモリ１０３の記憶領域のうち、評価対象機器２から入力されるアドレス信号が示すアドレス（例えば、A10008000H）の記憶領域から、データを読み出す。また、本実施形態では、読出し処理を実行するデータを、３２ｂｉｔ分のデータ毎に、メモリ１０３から読み出す。
【００１７】
次いで、ＦＰＧＡ１０２は、メモリ１０３から読み出したデータを、バッファ１０２ａに保存する（ステップＳ２０６）。バッファ１０２ａは、少なくとも、メモリ１０３から読み出した１アクセス分のデータ（本実施形態では、３２ｂｉｔ分のデータ）を記憶可能な記憶容量を有する。また、ＦＰＧＡ１０２は、ディップスイッチ１０４により調整時間が設定されている場合、リード信号がアクティブとなっている期間内において、読出し完了信号の送信後、評価対象機器２へのデータの送信を開始するタイミング（アクセスタイミング）を、当該設定された調整時間に従って調整する（ステップＳ２０７）。例えば、ＦＰＧＡ１０２は、リード信号がアクティブになっている期間内において、読出し完了信号の送信後、最も早いアクセスタイミングおよび最も遅いアクセスタイミングに調整する。そして、ＦＰＧＡ１０２は、リード信号がアクティブになっている期間内のアクセスタイミングから、バッファ１０２ａに記憶されるデータを、バスＢ１およびスロット１０１を介して、評価対象機器２に送信する（ステップＳ２０７）。また、複数の評価対象機器２がスロット１０１に接続されて、各評価対象機器２へ送信するデータの読出し処理を並行して実行する場合、ＦＰＧＡ１０２は、メモリ１０３から読み出すデータおよび当該データの送信先を時分割で切り替える。評価対象機器２のプロセッサは、コネクタ３を介して、評価ボード１から送信される３２ｂｉｔ分のデータを受信する（ステップＳ２０８）。
【００１８】
本実施形態では、複数の評価対象機器２と評価ボード１間において時分割でデータを送受信することによって、それぞれ１つのバスＢ１、バスＢ２、バッファ１０２ａ、およびメモリ１０３を共用して、複数の評価対象機器２との間で送受信するデータの書込み処理および読出し処理を並行して実行しているが、これに限定するものではない。例えば、ＦＰＧＡ１０２は、スロット１０１毎に、バスＢ１、バスＢ２、バッファ１０２ａ、およびメモリ１０３を有する場合には、評価対象機器２との間でデータを時分割で送受信することなく、各スロット１０１を介して送受信するデータの書込み処理および読出し処理を並行して実行可能である。
【００１９】
図３は、本実施形態にかかる評価ボードおよび評価対象機器による書込み処理のタイミングチャートの一例を示す図である。本実施形態では、ＦＰＧＡ１０２は、予め設定されたライトアクセス期間内において、評価対象機器２から受信したデータ（以下、書込みデータと言う）のメモリ１０３に対する書込み処理を実行する。ライトアクセス期間は、アドレスフェーズと、データフェーズとを含む。アドレスフェーズは、メモリ１０３の記憶領域のうち、書込み処理を行う記憶領域を特定する期間である。データフェーズは、メモリ１０３に対して書込み処理を行う期間である。
【００２０】
まず、書込み処理において用いられる各種信号について説明する。クロック信号ＣＬＫ１は、評価対象機器２が有するＣＰＵ等のプロセッサ内のクロック信号である。スロット選択信号ＳＬＯＣＫは、評価対象機器２のコネクタ３が接続されたスロット１０１を識別可能とするスロットアドレスを示す信号である。アドレスデータＡＤは、メモリ１０３が有する記憶領域のうち書込み処理を行う記憶領域のアドレス（以下、メモリアドレスと言う）、およびメモリ１０３に書き込むデータ（以下、書込みデータと言う）を含む。ストローブ信号ＳＴＢは、メモリアドレスをアドレスデータＡＤとして受信可能な期間、およびメモリ１０３に対する書込み処理を実行可能な期間においてアクティブに切り替わる信号である。データ切替信号ＳＡＤＣは、ライトアクセス期間において、アドレスフェーズからデータフェーズへ切り替わるタイミングを示す信号である。データ方向切替信号ＳＤＩＲは、評価対象機器２とＦＰＧＡ１０２間における書込みデータの転送方向を示す信号である。書込み完了信号ＳＲＤＹは、メモリ１０３に対する書込み処理の完了を示す信号である。
【００２１】
クロック信号ＣＬＫ２は、ＦＰＧＡ１０２内のクロック信号である。アドレス信号ＩＯＡは、評価対象機器２から受信するアドレスデータＡＤが含むメモリアドレスである。データＩＯＤは、書込みデータである。ライト信号ＷＴは、メモリ１０３に対して書込みデータを書き込む期間を示す信号である。言い換えると、ライト信号ＷＴは、書込み処理を開始するタイミング、および書込み処理を終了するタイミングを示す信号である。チップセレクト信号ＣＳは、書込みデータの書き込みを行うメモリ１０３を示す信号である。
【００２２】
次に、メモリ１０３に対する書込み処理のタイミングについて説明する。評価対象機器２のコネクタ３がスロット１０１に接続されると、評価対象機器２のプロセッサは、スロット選択信号ＳＬＯＣＫをＦＰＧＡ１０２に送信する。また、評価対象機器２のプロセッサは、アドレスフェーズにおいて、メモリアドレスを示すアドレスデータＡＤをＦＰＧＡ１０２に送信する。また、評価対象機器２のプロセッサは、データフェーズにおいて、書込みデータをアドレスデータＡＤとしてＦＰＧＡ１０２に送信する。また、評価対象機器２のプロセッサは、ストローブ信号ＳＴＢを、ＦＰＧＡ１０２に送信する。また、評価対象機器２のプロセッサは、アドレスフェーズからデータフェーズに切り替わった際にアクティブに切り替わるデータ切替信号ＳＡＤＣを、ＦＰＧＡ１０２に送信する。
【００２３】
ＦＰＧＡ１０２は、アドレスフェーズにおいて、ストローブ信号ＳＴＢがアクティブになっているタイミングｔ１からタイミングｔ２までの期間に、評価対象機器２から、メモリアドレスを示すアドレスデータＡＤをアドレス信号ＩＯＡとして受信する。また、ＦＰＧＡ１０２は、データ切替信号ＳＡＤＣがタイミングｔ３においてアクティブになってデータフェーズに切り替わると、チップセレクト信号ＣＳを生成する。
【００２４】
その後、ＦＰＧＡ１０２は、データフェーズにおいてストローブ信号ＳＴＢがタイミングｔ４にアクティブになったことをトリガにして、タイミングｔ５においてアクティブとなるライト信号ＷＴを生成する。ＦＰＧＡ１０２は、ライト信号ＷＴがアクティブになっているタイミングｔ５において、スロット１０１を介して、評価対象機器２から、アドレスデータＡＤ（書込みデータ）をデータＩＯＤとして受信し始め、当該受信したデータＩＯＤをバッファ１０２ａに保存する。また、ＦＰＧＡ１０２は、ライト信号ＷＴがアクティブになっている期間内に、バッファ１０２ａに記憶されるデータＩＯＤをメモリ１０３に書き込む。その際、ＦＰＧＡ１０２は、ディップスイッチ１０４により調整時間が設定されている場合、ライト信号ＷＴがアクティブとなっている期間内において、メモリ１０３への書込みデータの書き込みを開始するタイミングｔ６を、当該設定された調整時間に従って調整する。さらに、ＦＰＧＡ１０２は、タイミングｔ６において、メモリ１０３へのデータの書き込みが開始されると、書込み完了信号ＳＲＤＹを評価対象機器２に送信する。評価対象機器２のプロセッサは、書込み完了信号ＳＲＤＹを受信すると、ストローブ信号ＳＴＢをインアクティブに切り替える。ＦＰＧＡ１０２は、ストローブ信号ＳＴＢがインアクティブに切り替わると、ライト信号ＷＴをインアクティブに切り替えて、メモリ１０３に対する書込み処理が終了し、かつタイミングｔ７において書込み完了信号ＳＲＤＹの評価対象機器２への送信を終了する。
【００２５】
図４は、本実施形態にかかる評価ボードおよび評価対象機器による読出し処理のタイミングチャートの一例を示す図である。本実施形態では、ＦＰＧＡ１０２は、予め設定されたリードアクセス期間内において、メモリ１０３からのデータ（以下、読出しデータと言う）の読出し処理を実行する。リードアクセス期間は、アドレスフェーズと、データフェーズとを含む。アドレスフェーズは、メモリ１０３の記憶領域のうち、読出し処理を行う記憶領域を特定する期間である。データフェーズは、メモリ１０３からの読出し処理を行う期間である。
【００２６】
まず、読出し処理において用いられる各種信号について説明する。クロック信号ＣＬＫ１は、評価対象機器２が有するＣＰＵ等のプロセッサ内のクロック信号である。スロット選択信号ＳＬＯＣＫは、評価対象機器２のコネクタ３が接続されたスロット１０１を識別可能とするスロットアドレスを示す信号である。アドレスデータＡＤは、メモリ１０３が有する記憶領域のうち読出し処理を行う記憶領域のアドレス（以下、メモリアドレスと言う）、およびメモリ１０３から読み出された読出しデータを含む。ストローブ信号ＳＴＢは、メモリアドレスをアドレスデータＡＤとして受信可能な期間、およびデータフェーズにおいてメモリ１０３から読み出した読出しデータを評価対象機器２に対して送信可能な期間においてアクティブに切り替わる信号である。データ切替信号ＳＡＤＣは、リードアクセス期間において、アドレスフェーズからデータフェーズへ切り替わるタイミングを示す信号である。データ方向切替信号ＳＤＩＲは、評価対象機器２とＦＰＧＡ１０２間における読出しデータの転送方向を示す信号である。読出し完了信号ＳＲＤＹは、メモリ１０３からの読出しデータの読み出しの完了を示す信号である。
【００２７】
クロック信号ＣＬＫ２は、ＦＰＧＡ１０２内のクロック信号である。アドレス信号ＩＯＡは、評価対象機器２から受信するアドレスデータＡＤが含むメモリアドレスである。データＩＯＤは、読出しデータである。リード信号ＲＤは、読出し処理を実行する期間を示す信号である。言い換えると、リード信号ＲＤは、読出し処理を開始するタイミング、および読出し処理を終了するタイミングを示す信号である。チップセレクト信号ＣＳは、読出しデータの読み出しを行うメモリ１０３を示す信号である。
【００２８】
次に、メモリ１０３からの読出し処理のタイミングについて説明する。評価対象機器２のコネクタ３がスロット１０１に接続されると、評価対象機器２のプロセッサは、スロット選択信号ＳＬＯＣＫをＦＰＧＡ１０２に送信する。また、評価対象機器２のプロセッサは、アドレスフェーズにおいて、メモリアドレスを示すアドレスデータＡＤをＦＰＧＡ１０２に送信する。また、評価対象機器２のプロセッサは、ストローブ信号ＳＴＢを、ＦＰＧＡ１０２に送信する。また、評価対象機器２のプロセッサは、アドレスフェーズからデータフェーズに切り替わった際にアクティブに切り替わるデータ切替信号ＳＡＤＣを、ＦＰＧＡ１０２に送信する。
【００２９】
ＦＰＧＡ１０２は、アドレスフェーズにおいて、ストローブ信号ＳＴＢがアクティブになっているタイミングｔ８からタイミングｔ９までの期間に、評価対象機器２から、メモリアドレスを示すアドレスデータＡＤをアドレス信号ＩＯＡとして受信する。また、ＦＰＧＡ１０２は、データ切替信号ＳＡＤＣがタイミングｔ１０においてアクティブになってデータフェーズに切り替わると、チップセレクト信号ＣＳを生成する。
【００３０】
その後、ＦＰＧＡ１０２は、データフェーズにおいてストローブ信号ＳＴＢがタイミングｔ１１においてアクティブになったことをトリガにして、タイミングｔ１２においてアクティブとなるリード信号ＲＤを生成する。ＦＰＧＡ１０２は、リード信号ＲＤがアクティブになっているタイミングｔ１２において、メモリ１０３から、データＩＯＤ（読出しデータ）を読み出し始め、当該読み出したデータＩＯＤを、バッファ１０２ａに保存する。さらに、ＦＰＧＡ１０２は、リード信号ＲＤがアクティブになっている期間内に、タイミングｔ１３において読出し完了信号ＳＲＤＹを評価対象機器２に送信後、スロット１０１を介して、バッファ１０２ａに保存されるデータＩＯＤを評価対象機器２に送信する。その際、ＦＰＧＡ１０２は、ディップスイッチ１０４により調整時間が設定されている場合、読出し完了信号ＳＲＤＹを送信後、評価対象機器２へのデータＩＯＤの送信を開始するタイミングｔ１４を、当該設定された調整時間に従って調整する。その後、ＦＰＧＡ１０２は、ストローブ信号ＳＴＢが時刻ｔ１５においてインアクティブに切り替わると、タイミングｔ１６において、チップセレクト信号ＣＳの出力を停止して評価対象機器２へのデータＩＯＤの送信を終了し、かつ読出し完了信号ＳＲＤＹの送信を停止する。
【００３１】
このように、本実施形態にかかる評価ボード１によれば、評価対象機器２と評価ボード１とのインタフェース部の動作確認の試験を行うために、評価対象機器２とデータを送受信するターゲット基板を用いる必要が無くなるため、インタフェース部の動作の確認を容易かつ効率的に行うことができる。また、評価対象機器２が有するＣＰＵ等のハードウェアの特性、評価対象機器２と評価ボード１間においてデータを転送する配線ボードの特性、周囲の温度等によって、ライト信号やリード信号、読出し完了信号等の各種信号のなまりや遅延が生じる場合に、評価対象機器２において評価ボード１から受信するデータの異常を検出することで、ライト信号がアクティブになっている期間内においてメモリ１０３へのデータの書き込みを開始するタイミング、およびリード信号がアクティブになっている期間内において評価対象機器２へのデータの送信を開始するタイミングに対して、データの書き込みおよびデータの読み出しを正しく行うために、どのくらいの時間的なマージンを要するのかを調べるマージン試験が可能となる。
【００３２】
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３３】
１  評価ボード
２  評価対象機器
３  コネクタ
１０１  スロット
１０２  ＦＰＧＡ
１０２ａ  バッファ
１０３  メモリ
１０４  ディップスイッチ
Ｂ１，Ｂ２  バス
【図１】
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【図２】
2019144658.tif 000004
【図３】
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【図４】
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