(57)【要約】  少なくとも１個のパッド、たとえば、Ｉ／Ｏパッドを有する回路装置をＥＳＤ保護する本発明による集積型保護回路は、制御出力がパッド（２，３）とクランプトランジスタ（ＭＮ４）の制御入力との間に接続された第１のトランジスタ（ＭＰ１）を含む。クランプトランジスタ（ＭＮ４）の制御出力はパッド（２，３）と基準端子（４）との間に接続される。保護回路は、制御出力が第１のトランジスタ（ＭＰ１）の制御出力と基準端子（４）との間に接続された第２のトランジスタ（ＭＮ３）をさらに含む。最後に、保護回路は、電源電圧端子（１）と第１のトランジスタ（ＭＰ１）および第２のトランジスタ（ＭＮ３）の制御入力との間に接続された時間遅延素子（Ｒ，ＭＮ１）をさらに含む。
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【特許請求の範囲】
【請求項１】
制御出力がパッドとクランプ装置の制御入力との間に接続された第１のトランジスタを含み、前記クランプ装置の制御出力が前記パッドと基準電圧端子との間に接続され、
制御出力が前記第１のトランジスタの制御出力と前記基準電圧端子との間に接続された第２のトランジスタと、
電源電圧端子と前記第１のトランジスタの制御入力および前記第２のトランジスタの制御入力との間に接続された時間遅延素子とをさらに含む、
集積回路の集積型保護回路。
【請求項２】
前記パッドは信号パッドまたは電源パッドである、請求項１に記載の保護回路。
【請求項３】
前記時間遅延素子は抵抗と容量との直列接続を含む、請求項１または請求項２に記載の保護回路。
【請求項４】
前記時間遅延素子は第３のトランジスタを含み、
前記抵抗は前記電源電圧端子と前記第３のトランジスタとの間に接続され、
前記第３のトランジスタは前記容量を形成する、請求項３に記載の保護回路。
【請求項５】
制御出力が前記基準電圧端子と前記第３のトランジスタの制御出力との間に接続され、制御入力が前記基準電圧端子に接続された第４のトランジスタが設けられた、請求項４に記載の保護回路。
【請求項６】
前記第１のトランジスタはｐチャネルＭＯＳトランジスタである、請求項１から請求項５のいずれか一項に記載の保護回路。
【請求項７】
前記第２、第３および第４のトランジスタはｎチャネルＭＯＳトランジスタである、請求項１から請求項６のいずれか一項に記載の保護回路。
【請求項８】
前記クランプ装置はＥＳＤ保護のためにレイアウトされたｎチャネルＭＯＳトランジスタである、請求項１から請求項７のいずれか一項に記載の保護回路。
【請求項９】
前記クランプ装置は寄生ｎｐｎトランジスタである、請求項１から請求項７のいずれか一項に記載の保護回路。
【請求項１０】
前記クランプ装置はサイリスタである、請求項１から請求項７のいずれか一項に記載の保護回路。
【請求項１１】
ダイオードが前記パッドと前記電源電圧端子との間に接続された、請求項１から請求項１０のいずれか一項に記載の保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は静電気放電による破壊から回路装置を保護する集積回路に関する。
【背景技術】
【０００２】
集積回路、特に、相補型金属酸化物半導体による繊細な回路は、突然の静電気放電（ＥＳＤ）によって生じる不良から保護される必要がある。ＥＳＤの結果として、二つの表面の間の誘電体に電圧破壊を生じ、最終的には、短絡し、集積回路のゲート酸化膜／拡散、金属層、または、コンタクトを破損する。回路の突然の放電前に存在するこの静電気充電は、通常は、たとえば、人または機械のような静電気帯電物との接触により生じる。
【０００３】
この目的のため、すなわち、ＥＳＤからの保護のため、一つ以上の特別に設計された保護回路は、通常、保護すべき回路の基板上に集積化される。このような保護回路は、危険な電流または電圧放電が起こるときに作動され、保護される回路の繊細な領域を守るため低インピーダンス状態に切り替わる。
【０００４】
殆どの最新プロセスでは、ＥＳＤ保護回路は、特に入力／出力（Ｉ／Ｏ）パッドの観点で複数の面積制限装置（area-limiting devices）のうちの一つである。よって、保護回路によって用いられるチップ面積を削減し、それでも依然として十分な保護を実現することが有利であり、さらには必要である。さらに、高速な無線周波数（ＲＦ）Ｉ／Ｏ設計の場合、ＥＳＤ保護回路の容量はできる限り低くされるべきであり、それによって、容量がＥＳＤ保護のために使用されるチップ面積に依存する。
【０００５】
現在、ＥＳＤ保護は、通常、ＥＳＤ保護トランジスタのＰＮ接合のブレークスルーメカニズムに依存する。図１の電流電圧グラフの曲線１１はこのことを示す。ＥＳＤロバスト性の限界は、ＥＳＤクランプがＥＳＤ事象の間に異なる抵抗を有するという事実にある。ＥＳＤ事象の間の電圧降下は、集積回路がもはや保護されない値に達する。典型的な故障は、小型Ｎ−ＭＯＳトランジスタのドレイン破壊またはゲート酸化膜のブレークダウンである。
【０００６】
Ｐａｒｔｏｖｉ等の米国特許第６０７８４８７号には、被変調制御入力端子を有する静電気放電保護回路について記載されている。保護回路は、付随する集積回路を静電気放電による破壊から保護し、クランプ装置として機能するＮ−ＭＯＳトランジスタおよびゲート変調回路を含む。Ｎ−ＭＯＳトランジスタクランプのソースおよびドレインは、集積回路の入力／出力パッドと接地基準電圧との間に接続される。集積回路の正常動作中に、ゲート変調回路は、Ｎ−ＭＯＳトランジスタのゲート端子を接地基準電圧に接続することによりＮ−ＭＯＳトランジスタクランプを無効にする。ＥＳＤ事象の間、ゲート変調回路はゲートを入力／出力パッドに接続し、Ｎ−ＭＯＳトランジスタクランプを有効にし、任意のＥＳＤ電圧および結果として生じる電流をＮ−ＭＯＳトランジスタクランプを介して接地へ分路させる。しかし、クランプ変調器の電源端子Ｖｄｄに正電圧を生じさせるＥＳＤまたは電気的オーバーストレス（ＥＯＳ）事象が起こるとき、Ｎ−ＭＯＳトランジスタクランプが無効にされているので、ＥＳＤまたは電気的オーバーストレスによって生じる電圧はＮ−ＭＯＳトランジスタクランプを介してグランドへ分路し得ない。したがって、この場合、ＥＳＤまたは電気的オーバーストレスは、集積回路のゲート酸化膜、金属層またはコンタクトを破壊する可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、たとえば、Ｉ／Ｏパッドまたは電源パッドのようなパッドを有する集積回路を、種々のストレス条件の間に静電気放電または電気的オーバーストレスから保護する集積型保護回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明による集積型保護回路によれば、チップ面積は、静電気放電または電気的オーバーストレスからの保護を損なうことなく省くことができる。代替的に、または、付加的に、静電気放電または電気的オーバーストレスからの保護はより大きなチップ面積を使用することなくかなり改良され得る。
【０００９】
この問題は独立請求項１に記載された特長を備えた集積型保護回路によって解決される。
【００１０】
本発明による集積型保護回路は、制御出力がパッドとクランプ装置の制御入力との間に接続された第１のトランジスタを含み、クランプ装置の制御出力はパッドと基準電圧端子との間に接続される。保護回路は、制御出力が第１のトランジスタの制御入力と基準電圧端子との間に接続された第２のトランジスタをさらに含む。最後に、保護回路は、電源電圧端子と第１のトランジスタおよび第２のトランジスタの制御入力との間に接続された時間遅延素子をさらに含む。
【００１１】
本発明の有利なさらなる成果は従属請求項に示された特長から生じる。
【００１２】
本発明の一実施形態では、集積型保護回路のパッドは、信号入力／出力パッドまたは電源パッドである。
【００１３】
本発明の別の一実施形態では、集積型保護回路の時間遅延素子は抵抗および容量の直列接続を含む。
【００１４】
本発明のさらなる一実施形態では、集積型保護回路の時間遅延素子は第３のトランジスタを含み、抵抗が電源電圧端子と第３のトランジスタとの間に接続され、第３のトランジスタが容量を形成する。
【００１５】
有利なことに、集積型保護回路は、制御出力が基準電圧端子と第３のトランジスタの制御出力との間に接続された第４のトランジスタを含み、第４のトランジスタの制御入力が基準電圧端子にさらに接続される。
【００１６】
さらに、集積型保護回路の第１のトランジスタはｐチャネルＭＯＳトランジスタでよい。
【００１７】
本発明の目的を解決するために、集積型保護回路の第２、第３および第４のトランジスタはｎチャネルＭＯＳトランジスタとして形成してもよい。
【００１８】
代表的な用途としては、本発明による集積型保護回路のクランプ装置は、ＥＳＤ保護のためレイアウトされたｎチャネルＭＯＳトランジスタである。
【００１９】
代替的に、本発明による集積型保護回路のクランプ装置は寄生ｎｐｎトランジスタでよい。
【００２０】
代替的に、本発明による集積型保護回路のクランプ装置はサイリスタとして形成してもよい。
【００２１】
最後に、回路装置を保護する集積型保護回路は、パッドと電源電圧端子との間に接続されたダイオードを含んでもよい。
【００２２】
続いて、本発明を図面と共にさらに説明する。
【発明を実施するための最良の形態】
【００２３】
本発明のアイデアは、ＥＳＤ事象の間により繊細な内部装置が破壊される前にＥＳＤ電流を取り扱うロバストな素子を設けることである。最も一般的な素子は、ダイオード、Ｎ−ＭＯＳトランジスタおよび低電圧トリガ方式シリコン整流器（ＬＶＴＳＣＲ（low-voltage-triggered silicone rectifiers））である。これらの全装置は、保護されるべき集積回路の動作電圧より高い耐圧値を有する。
【００２４】
図１は、従来技術によるＥＳＤ保護回路の電流電圧経過を表す曲線１１の他に、さらに本発明によるＥＳＤ保護回路の電流電圧経過を表す曲線１２を示す。
【００２５】
この曲線１２から分かるように、ＥＳＤ検出回路はＥＳＤ事象によって生じた電圧を従来のＥＳＤクランプより非常に早期にクランプする。それによって、図２に示されたクランプトランジスタＭＮ４の両端でより小さい電圧降下Ｕ１が実現される。従来技術によるクランプトランジスタの両端での電圧降下は図１にＵ２で示されている。
【００２６】
ＥＳＤ試験は非動作中の集積回路（ＩＣ）で実行される。ＥＳＤ試験中、電圧レベルとは無関係に全てのパルスの発生が防止されなければならない。したがって、ＥＳＤ保護のトリガ電圧はＩＣの動作電圧より高くする必要がない。
【００２７】
本発明の一つのアイデアはあらゆるパルスをできるだけ最小の電圧レベルでクランプすることである。これは、一般的なＣＭＯＳ技術では、約０．６Ｖのトランジスタのスレッショルド電圧Ｕｔｒである。ＩＣの正常動作モード中に、この動作はオフに切り替えられ、保護回路が一般的な電圧クランプのように動作する。
【００２８】
図２には、本発明によるＥＳＤ保護回路の一実施形態が示されている。この目的のため、電源電圧ＶＤＤの電源端子１は抵抗Ｒを介して第１のｎチャネル金属酸化物電界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ）ＭＮ１のドレイン端子およびゲート端子に接続される。第１のＮ−ＭＯＳトランジスタＭＮ１のソース端子は第２のＮ−ＭＯＳトランジスタＭＮ２のドレイン端子に接続される。ゲート端子およびソース端子は、次に、基準電圧端子４で、全回路（complete circuit）のグランドである基準電位ＶＳＳに接続される。ｐチャネルＭＯＳトランジスタＭＰ１および第３のＮ−ＭＯＳトランジスタＭＮ３は、入力ＮＥＴ１が第１のＮ−ＭＯＳトランジスタＭＮ１のソースおよび第２のＮ−ＭＯＳトランジスタＭＮ２のドレイン端子に接続されたインバータＩＮＶを形成する。インバータＩＮＶの出力ＮＥＴ２は、ＥＳＤ保護回路の主クランプとして機能する第４のＮ−ＭＯＳトランジスタＭＮ４のゲート端子に接続される。点線の内側にあるＥＳＤ保護回路の部分は、以下ではアクティブトリガ制御ＡＣと呼ばれ、一方、トランジスタＭＮ４はクランプトランジスタと呼ばれる。
【００２９】
図１に示された保護回路は、正常動作モードと事象駆動モードとの二つの異なる動作モードにすることが可能である。両方のモードは以下で説明される。
【００３０】
第１の正常動作モード、いわゆるクランプモードでは、保護回路の電源端子１は電源が入れられ、接地端子４は接地される。この正常動作の場合、回路はＥＳＤまたはＥＯＳによるストレスを受けない。この場合、保護回路は次のように動作する。最初に、第１のＮ−ＭＯＳトランジスタＭＮ１がターンオンされ、これは、第１のＮ−ＭＯＳトランジスタＭＮ１が導通することを意味する。次に、第２のＮ−ＭＯＳトランジスタＭＮ２がターンオフされ、非導通になる。したがって、次のステップにおいて、インバータＩＮＶの入力ＮＥＴ１がハイ状態になり、その出力ＮＥＴ２がロー状態になる。最後に、主クランプＭＮ４がオフに切り替えられる。その結果として、Ｉ／Ｏパッド２は接地されないが、Ｉ／Ｏパッド２として使用可能である。
【００３１】
過電圧が正常動作中に起こるならば、すなわち、ＥＳＤまたはＥＯＳによって引き起こされるならば、主クランプＭＮ４は一般的に使用されるゲート接地型ＮＭＯＳトランジスタ（ＧＧＮＭＯＳＴ）のように作動し、この全回路を保護する。
【００３２】
第２のモード、すなわち、イベント駆動モードでは、４種類の動作条件が存在する。すべての動作モードにおいて、回路の全ノードまたはパッドは、ＥＳＤ試験中に、試験対象のピンおよび対応した接地ピンを除いてフローティング状態となる。
【００３３】
−第１の動作条件：
Ｉ／Ｏパッド２は基準電位ＶＳＳに対して正である試験電圧Ｖｐａｄで試験される。回路は以下の通り動作する。電源端子１における電源電圧ＶＤＤはフローティング状態となる。Ｐ−ＭＯＳトランジスタＭＰ１のゲートとドレインによって形成された容量が原因となって、インバータＩＮＶのトランジスタＭＰ１は導通する。したがって、ノードＮＥＴ２における電圧はＩ／Ｏパッド２における正の試験電圧Ｖｐａｄに従う。このとき、第４のＮ−ＭＯＳトランジスタＭＮ４が導通し、Ｉ／Ｏパッド２を基準電位ＶＳＳにクランプする。
【００３４】
−第２の動作条件：
Ｉ／Ｏパッド２は基準電位ＶＤＤに対して正である試験電圧Ｖｐａｄ２で試験される。このとき、電源端子１が接地され、基準電位ＶＳＳはフローティング状態となる。
【００３５】
付随的なＰ＋ダイオードＤは、バイアス電圧、または、オープンドレインの場合にはＩ／Ｏパッド２における電圧Ｖｐａｄ２のいずれかを電源端子１へ送ることが可能である。そうでない場合、ノードＮＥＴ１における電圧Ｖｎ１は低電位であるので、インバータＩＮＶのＰ−ＭＯＳトランジスタＭＰ１は導通する。ノードＮＥＴ２における電圧Ｖｎ２はＩ／Ｏパッド２における試験電圧Ｖｐａｄ２に従う。ここで、電圧Ｖｎ２＝Ｖｐａｄ２−Ｖｔｒである。主クランプトランジスタＭＮ４は導通し、電流を基板の方へ強制的に流す。電源電圧ＶＤＤへ向かう寄生ダイオードはこのとき電流を導き、一方、正常動作モードにおいてこの寄生ダイオードは非導通である。寄生ダイオードは、たとえば、電源電位ＶＳＳと基準電位ＶＤＤとの間に接続されたＰＭＯＳトランジスタのｎウェルダイオードでもよい。
【００３６】
−第３の動作条件：
Ｉ／Ｏパッド２は基準電位ＶＳＳに対して負である試験電圧Ｖｐａｄ３で試験される。第３の動作条件では、電源端子１における電圧ＶＳＳは接地され、並びに、基準電位ＶＤＤはフローティング状態となる。
【００３７】
クランプトランジスタＭＮ４は導通し、ＥＳＤ電流を集積回路の基板へ押し出す。寄生Ｎ＋ダイオードＤ２は電流をＩ／Ｏパッド２の方へ導く。
【００３８】
回路の状態とは無関係に、Ｉ／Ｏパッド２に接続されたすべてのＮ＋／基板ダイオードは、順方向に駆動される。このようなＮ＋／基板ダイオードは、たとえば、Ｎ＋トランジスタ拡散でもよい。ＥＳＤ電流は基準ノードＶＳＳからＩ／Ｏパッド２へ流れる。
【００３９】
−第４の動作条件：
Ｉ／Ｏパッド２は基準電位ＶＤＤに対して負である試験電圧Ｖｐａｄ４で試験される。第４の動作条件において、電源端子１における電圧ＶＳＳはフローティング状態であり、並びに、基準電位ＶＤＤは接地される。
【００４０】
オプション的なダイオードＤがフォワードバイアスされるか、または、トランジスタＭＰ１が第１の動作条件で説明したように導通し、クランプＭＮ４がＥＳＤ電流をグランドへ強制的に流す。その後、第３の動作条件で説明したように、電流が寄生ダイオードを介してＶＤＤへ強制的に流れる。
【００４１】
したがって、本発明は、従来技術のＧＧＮＭＯＳＴのロバスト性の概念をアクティブクランプの利点と統合する。
【００４２】
図３に示されるように、保護回路は、電源ピンまたは電源パッド３を静電気放電または電気的オーバーストレスから保護するためにも使用される。そのため、電源パッド３は保護回路のＰ−ＭＯＳトランジスタＭＰ１のドレイン端子、第４のＮ−ＭＯＳトランジスタＭＮ４のドレイン端子、および、抵抗Ｒに接続される。保護回路自体は変更の必要がない。したがって、保護回路は図２に示された概要と一致する。保護回路の説明に関しては上記のセクションを参照する。
【００４３】
図４はＩ／Ｐパッドのために使用される本発明によるＥＳＤ保護回路のブロック図である。それに関して、アクティブトリガ回路ＡＣはクランプトランジスタＭＮ４を制御する。
【００４４】
図５は電源パッドのために使用される本発明によるＥＳＤ保護回路のブロック図である。既に説明したように、アクティブトリガ回路ＡＣはクランプトランジスタＭＮ４を制御する。
【００４５】
アクティブクランプトリガ回路ＡＣの助けを借りて、各種のＮ−ＭＯＳトランジスタクランプＭＮ４が駆動される。たとえば、ＥＳＤからの保護のためにレイアウトされたＮ−ＭＯＳトランジスタがトランジスタクランプＭＮ４として使用され得る。さらに、大きな出力バッファのためにプルダウンＮ−ＭＯＳトランジスタを使用することが可能である。幅対長さの比に応じて、このトランジスタは、普通のＮ−ＭＯＳトランジスタとして、または、特殊なＥＳＤ制約を伴うＮ−ＭＯＳトランジスタとして設計可能である。
【００４６】
図６は寄生ダイオードが集積回路に配置される方法を表す。正常動作モードにおいて、寄生ダイオードまたは複数の寄生ダイオードのそれぞれは非導通である。
【００４７】
以下、抵抗ＲとトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４およびＭＰ１の寸法の例を記載する。トランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４およびＭＰ１に関して、寸法はチャネル幅とチャネル長さの比で表し、どちらもμｍ単位で記載される。
【表１】
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【００４８】
集積回路のための新しい保護手段の好適な実施形態を例示し説明したが、装置と方法の変形および変更が、本発明または特許請求の範囲を逸脱することなく、なされ得ることに注意すべきである。
【図面の簡単な説明】
【００４９】
【図１】従来技術によるＥＳＤ保護回路と本発明によるＥＳＤ保護回路の電流電圧グラフである。
【図２】本発明によるＥＳＤ保護回路の一実施形態を示す図である。
【図３】パワーパッドのために使用される本発明によるＥＳＤ保護回路の一実施形態を示す図である。
【図４】Ｉ／Ｏパッドのために使用される本発明によるＥＳＤ保護回路のブロック図である。
【図５】パワーパッドのために使用される本発明によるＥＳＤ保護回路のブロック図である。
【図６】集積回路内に寄生ダイオードを備えたブロック図である。
【符号の説明】
【００５０】
１        電源端子
２        入力／出力パッド
３        電源パッド
４        基準電位端子
ＭＮ１    第１のＮ−ＭＯＳトランジスタ
ＭＮ２    第２のＮ−ＭＯＳトランジスタ
ＭＮ３    第３のＮ−ＭＯＳトランジスタ
ＭＮ４    第４のＮ−ＭＯＳトランジスタ
ＭＰ１    Ｐ−ＭＯＳトランジスタ
ＮＥＴ０  ノード０またはＭＮ１のゲート
ＮＥＴ１  第１のノードまたはインバータ入力
ＮＥＴ２  第２のノードまたはインバータ出力
ＩＮＶ    インバータ
Ｄ        付随的なＰ＋ダイオード
Ｄ２      寄生Ｎ＋ダイオード
ＶＳＳ    基準電位
ＶＤＤ    電源電圧
Ｒ        抵抗
ＡＣ      アクティブトリガ回路
Ｕ１      第１の電圧
Ｕ２      第２の電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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2007527188.tif 000011
2007527188.tif 000012