(57)【要約】  半導体装置基板上に貫通誘電体層を形成するステップと、貫通誘電体層の上部にトレンチ誘電体層を形成するステップと、貫通誘電体層を露出させるため、トレンチ誘電体層を貫通する溝を形成するステップと、基板を露出させるため、前記溝内の貫通誘電体層に貫通孔を形成するステップと、溝内および前記貫通孔内に半導体材料を形成するステップと、を有する方法を示した。装置基板と、該装置基板の表面に形成された誘電体層と、誘電体層上に形成された、装置基板と相間する結晶構造を有する装置基部と、を有する装置を示した。
2007506290.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置基板上に、貫通層を形成するステップと、
該貫通誘電体層上に、トレンチ層を形成するステップと、
前記貫通層を露出させるため、トレンチ層を貫通する溝を形成するステップと、
基板を露出させるため、前記溝内の貫通層に貫通孔を形成するステップと、
前記溝内および前記貫通孔内に、半導体材料を形成するステップと、
を有する方法。
【請求項２】
前記貫通層を形成するステップは、
第1のエッチング特性を有する材料を含む第1の誘電体層を形成するステップと、
前記第1の誘電体層上に、第2の誘電体層を形成するステップであって、第2の誘電体層は、第1のエッチング特性とは異なる第2のエッチング特性を有する材料を含む、ステップと、
を有することを特徴とする請求項1に記載の方法。
【請求項３】
前記第1の誘電体層は、二酸化珪素を含み、前記第2の誘電体層は、窒化珪素を含むことを特徴とする請求項2に記載の方法。
【請求項４】
前記基板は、第1の半導体材料と、該第1の半導体材料の一部の上部の第2の半導体材料とを有し、第2の半導体材料は、第1の半導体材料とは異なる格子パラメータを有し、
前記貫通層を形成するステップは、前記貫通孔の深さを超える厚さであって、第2の半導体材料内の結晶欠陥が最小限に抑制される厚さの、貫通層を形成するステップを有することを特徴とする請求項2に記載の方法。
【請求項５】
さらに、前記溝内の半導体材料の露出表面を平坦化するステップを有することを特徴とする請求項1に記載の方法。
【請求項６】
前記平坦化するステップは、装置チャンネルに適した厚さで、前記溝内の半導体材料を平坦化するステップを有することを特徴とする請求項5に記載の方法。
【請求項７】
さらに、前記溝内に形成された半導体材料の一部を、前記貫通孔内に形成された半導体材料の一部から電気的に絶縁するステップを有することを特徴とする請求項1に記載の方法。
【請求項８】
前記溝内に形成された半導体材料の絶縁部分は、回路装置基部に適した寸法を有することを特徴とする請求項7に記載の方法。
【請求項９】
前記トレンチ層を形成するステップは、
前記貫通層の一部とは異なる第1のエッチング特性を有する材料を含む、第1の誘電体層を形成するステップと、
前記第1の誘電体層とは異なる第2のエッチング特性を有する材料を含む、第2の誘電体層を形成するステップと、
を有することを特徴とする請求項1に記載の方法。
【請求項１０】
前記第1の誘電体層を形成するステップは、回路装置基部に適した厚さに選定された層を形成するステップを有することを特徴とする請求項9に記載の方法。
【請求項１１】
さらに、前記溝内に半導体材料を形成した後、前記トレンチ層を除去するステップを有することを特徴とする請求項1に記載の方法。
【請求項１２】
さらに、前記溝内の半導体材料を結晶化させるステップを有することを特徴とする請求項1に記載の方法。
【請求項１３】
前記結晶化させるステップは、単結晶の形成に適した温度で、半導体材料を熱処理するステップを有することを特徴とする請求項12に記載の方法。
【請求項１４】
前記トレンチ層を形成するステップは、
少なくとも装置チャンネルに適した長さの溝を形成するステップと、
前記溝に隣接する溝とは異なる寸法のトレンチパッドを形成するステップと、
を有し、
前記貫通孔を形成するステップは、前記トレンチパッドの一部に貫通孔を形成するステップを有することを特徴とする請求項1に記載の方法。
【請求項１５】
装置基板上に、第1の誘電体層を形成するステップと、
該第1の誘電体層上に、第2の誘電体層を形成するステップであって、第2の誘電体層は、第1の誘電体層の材料とは異なるエッチング特性を有する材料を含む、ステップと、
前記第2の誘電体層上に、第3の誘電体層を形成するステップであって、第3の誘電体層は、第2の誘電体層の材料とは異なるエッチング特性を有する材料を含む、ステップと、
第3の誘電体層上に、第4の誘電体層を形成するステップであって、第4の誘電体層は、第3の誘電体層の材料とは異なるエッチング特性を有する材料を含む、ステップと、
第3の誘電体層を貫通する溝を形成するステップと、
前記基板を露出させるため、前記溝に貫通孔を形成するステップと、
前記貫通孔内および前記溝内に、半導体材料を形成するステップと、
を有する方法。
【請求項１６】
さらに、前記溝内の半導体材料を結晶化させるステップを有することを特徴とする請求項15に記載の方法。
【請求項１７】
さらに、前記溝内の半導体材料の露出表面を平坦化するステップを有することを特徴とする請求項15に記載の方法。
【請求項１８】
前記平坦化するステップは、装置チャンネルに適した厚さで、前記溝内の半導体材料を平坦化するステップを有することを特徴とする請求項17に記載の方法。
【請求項１９】
さらに、前記溝内に半導体材料を形成した後、第3の誘電体層および第4の誘電体層を除去するステップを有することを特徴とする請求項15に記載の方法。
【請求項２０】
さらに、前記溝内に形成された半導体材料の一部を、前記貫通孔内に形成された半導体材料の一部から電気的に絶縁するステップを有することを特徴とする請求項19に記載の方法。
【請求項２１】
前記溝内に形成された半導体材料の絶縁部分は、回路装置基部に適した寸法を有することを特徴とする請求項20に記載の方法。
【請求項２２】
各誘電体層は誘電体を有し、第1の誘電体層および第3の誘電体層は、同一の材料を有し、第2の誘電体層および第4の誘電体層は、同一の材料を有することを特徴とする請求項15に記載の方法。
【請求項２３】
前記基板は、第1の半導体材料と、該第1の半導体材料上の第2の半導体材料とを有し、第2の半導体材料は、第1の半導体材料とは異なる格子構造を有し、
前記第1の誘電体層を形成するステップは、前記貫通孔の深さを超える厚さであって、第2の半導体材料内の結晶欠陥が最小限に抑制される厚さの、第1の誘電体層を形成するステップを有することを特徴とする請求項15に記載の方法。
【請求項２４】
前記トレンチ層を形成するステップは、
少なくとも装置チャンネルに適した長さの溝を形成するステップと、
前記溝と隣接する溝とは異なる寸法を有するトレンチパッドを形成するステップと、
を有し、
前記貫通孔を形成するステップは、前記トレンチパッドの一部に貫通孔を形成するステップを有することを特徴とする請求項15に記載の方法。
【請求項２５】
装置基板と、
該装置基板の表面に形成された、誘電体層と、
該誘電体層上に形成された、前記装置基板に関連して生じる結晶構造を有する装置基部と、
を有する装置。
【請求項２６】
前記装置基板は、第1の半導体材料と、該第1の半導体材料上に形成され、前記装置基板の表面を定形する第2の半導体材料とを有し、
第2の半導体材料は、第1の半導体材料とは異なる格子構造を有することを特徴とする請求項25に記載の装置。
【請求項２７】
第1の半導体材料と第2の半導体材料のそれぞれは、キャリア移動度特性を有し、第2の半導体材料は、第1の半導体材料に比べて大きな移動度を有することを特徴とする請求項26に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、装置構造に関する。
【背景技術】
【０００２】
トランジスタおよび他の装置は、相互に接続されて、極めて大規模な集積回路、超大規模集積回路、メモリおよび他の種類の回路などを構成する。例えば、トランジスタの寸法が小型化し、装置の密集度が上昇すると、寄生容量、オフ状態でのリーク、電力消費および他の装置特性に関する問題が生じる。これらの問題のいくつかを解消するため、シリコンオンインシュレータ（SOI）構造が提案されている。しかしながら、一般にSOI構造では、製作段階で薄くて均一な半導体層を形成することは難しく、欠陥率が高くなる。SOI構造の欠陥の問題には、単一ウェハ内の欠陥（例えば、ウェハの各場所でのウェハの厚さが異なること等）、およびウェハからウェハへの欠陥（例えば、SOIウェハ内の平均シリコン層厚さのばらつき等）が含まれる。トランジスタ装置では、小型化が進み、チャンネル長は、次第に短くなっている。一般にチャンネル長が短くなると、装置速度が大きくなり、通常の場合、ゲート遅延が抑制される。しかしながらチャンネル長が短くなると、多くの副次的な悪影響が生じる。そのような副次的な悪影響の一つに、閾値電圧ロールオフ（例えば短いチャンネル効果）による、オフ状態でのリーク電流の増大がある。
【０００３】
装置速度を向上させる一つの方法は、キャリア移動度の大きな半導体材料を使用してチャンネルを構成することである。一般にキャリア移動度は、外部単位電場下において、キャリアが半導体材料内を流れる速度の指標となる。トランジスタ装置では、キャリアの移動度は、キャリア（例えば、電子およびホール）が反転層内の装置チャンネルを通過または横断して移動する速度の指標となる。例えば、大きなキャリア移動度は、ゲルマニウム（Ge）を含む狭小バンドギャップ材料で認められる。ゲルマニウムは、電子およびホールの移動度が、それぞれ3900cm2／Vsec、1900cm2／Vsecであり、シリコンの電子およびホールの移動度よりも大きい。シリコンの電子およびホールの移動度は、それぞれ1500cm2／Vsec、450cm2／Vsecである。通常、半導体材料に関するバンドギャップは、伝導帯端部と価電子帯端部の間の差に基づく。一般に、高移動度の半導体材料は、狭小のバンドギャップを有する。例えばゲルマニウムの場合、バンドギャップは、約0.67eVであり、シリコンの約1.1eVに比べると比較的小さい。
【０００４】
300mmのウェハの場合、高キャリア移動度材料の単結晶を成長させることは難しい。高キャリア移動度の半導体材料を300mm以上のウェハ寸法の装置製作に利用する一つの方法は、300mm以上のシリコンキャリアウェハ上に、材料をエピタキシャル成長させることである。しかしながら、一般に高キャリア移動度材料とシリコンの間には、大きな格子ミスマッチが生じる。この大きな格子ミスマッチは、成長直後の高移動度エピタキシャル層内に、多数の欠陥を生じさせる原因となり易い。エピタキシャル層内の欠陥密度を低下させる一つの方法は、シリコン担体と高キャリア移動度材料の間に、傾斜バッファ層を挿入することである。傾斜バッファ層を用いることにより、バッファ層内での格子パラメータが変化し、例えば、シリコン界面での格子ミスマッチが小さなシリコン材料からバッファ層を通るまで間に傾斜状態が生じ、シリコン担体から高移動度エピタキシャル層までの間での変化が緩和される。しかしながら、この傾斜バッファ層によって、格子ミスマッチによる欠陥がある程度抑制されたとしても、通常、装置に適用し得る品質のエピタキシャル層を形成することは難しい。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明では、半導体チャンネルを有する構造およびそのような構造を製作する方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明では、半導体装置基板上に、貫通層を形成するステップと、
該貫通誘電体層上に、トレンチ層を形成するステップと、
前記貫通層を露出させるため、トレンチ層を貫通する溝を形成するステップと、
基板を露出させるため、前記溝内の貫通層に貫通孔を形成するステップと、
前記溝内および前記貫通孔内に、半導体材料を形成するステップと、
を有する方法が提供される。
【０００７】
また、本発明では、
装置基板上に、第1の誘電体層を形成するステップと、
該第1の誘電体層上に、第2の誘電体層を形成するステップであって、第2の誘電体層は、第1の誘電体層の材料とは異なるエッチング特性を有する材料を含む、ステップと、
前記第2の誘電体層上に、第3の誘電体層を形成するステップであって、第3の誘電体層は、第2の誘電体層の材料とは異なるエッチング特性を有する材料を含む、ステップと、
第3の誘電体層上に、第4の誘電体層を形成するステップであって、第4の誘電体層は、第3の誘電体層の材料とは異なるエッチング特性を有する材料を含む、ステップと、
第3の誘電体層を貫通する溝を形成するステップと、
前記基板を露出させるため、前記溝に貫通孔を形成するステップと、
前記貫通孔内および前記溝内に、半導体材料を形成するステップと、
を有する方法が提供される。
【０００８】
さらに本発明では、
装置基板と、
該装置基板の表面に形成された、誘電体層と、
該誘電体層上に形成された、前記装置基板に関連して生じる結晶構造を有する装置基部と、
を有する装置が提供される。
【０００９】
本実施例の特徴、態様および利点は、以下の記載、特許請求の範囲および添付図面からより明らかとなろう。
【発明を実施するための最良の形態】
【００１０】
図1には、装置構造の一部の側断面図を示す。この実施例では、装置構造100は、基板110を有する。基板110は、単結晶シリコン基板を有し、その一部120は、例えば300mm以上の単結晶シリコンウェハである。部分120上には、傾斜エピタキシャル層130が設置される。ある実施例では、傾斜エピタキシャル層は、高キャリア移動度材料であり、例えばシリコンゲルマニウム（SiGe）、ガリウムヒ素（GaAs）またはインジウムアンチモン（InSb）である。シリコンの一部120上の傾斜層内部に関しては、エピタキシャル層130は、部分120から最近接位置に、比較的低格子ミスマッチの膜（例えば、格子ミスマッチが1％未満）を有し、エピタキシャル層130内の格子ミスマッチは、部分120から遠ざかるにつれて徐々に増大する。
【００１１】
図1に示す構造では、基板110（エピタキシャル層130）の上部には、第1の誘電体層140が設置される。ある実施例では、第1の誘電体層140は、酸化物である（例えば、二酸化珪素（SiO2））。第1の誘電体層140は、後述するように、エピタキシャル層130に生じる欠陥（例えば転位）が第1の誘電体層140までで途切れるような厚さで設置される。通常の場合、SiO2の層は、化学気相成膜法（CVD）または原子層成膜法（ALD）によって成膜される。図1の構造では、第1の誘電体層140上には、第2の誘電体層150が設置される。ある実施例では、第2の誘電体層150は、第1の誘電体層140が存在する位置で選択的にエッチング（例えば除去）されるようなエッチング特性を有する。ある実施例では、第2の誘電体層150は、窒化シリコン（Si3N4）であり、これは、例えばCVDまたはALDで成膜される。
【００１２】
図1に示す構造では、第2の誘電体層150の上部には、第3の誘電体層160が設置される。ある実施例では、第3の誘電体層160は、第2の誘電体層150が存在する領域で選択的にエッチング（例えば除去）される材料である。ある実施例では、第3の誘電体層160は、CVDまたはALDによって成膜された酸化物（例えばSiO2）である。詳細は後述するが、ある実施例では、第3の誘電体層160は、少なくとも装置のチャンネル（例えばトランジスタ装置チャンネル）に適した厚さで成膜される。ある実施例では、SiO2からなる第3の誘電体層160は、ALDによって100Å以下の厚さで成膜される。
【００１３】
図1に示す構造では、第3の誘電体層160の上には、第4の誘電体層170が設置される。ある実施例では、第4の誘電体層170は、それが第3の誘電体層160が存在する領域で選択的にエッチング（例えば除去）されるようなエッチング特性を有する。ある実施例では、第4の誘電体層170は、窒化珪素（Si3N4）材料であり、これは、例えばCVDまたはALDによって成膜される。
【００１４】
図1に示す構造のある実施例では、第3の誘電体層160と第4の誘電体層170内に、および／または第3の誘電体層160と第4の誘電体層170を貫通する、トレンチパッド185を有する溝180が形成される。ある実施例では、溝180とトレンチパッド185は、写真転写技術を用いて形成される。例えば、マスク材料によって、第4の誘電体層170に溝180およびトレンチパッド185の露光領域または面積が定形される。溝180は、少なくとも装置チャンネル（例えばトランジスタ装置チャンネル）に適した適切な寸法を有し、長さはL1で、幅はW1である。通常の場合、光転写技術が用いられ、装置チャンネル（ナノメートルスケールの寸法）の形成に適した開口面積を有するマスクが定形される。ある実施例では、トレンチパッド185は、トレンチパッド185の領域（ベース）に貫通孔（すなわち、第2の誘電体層150および第1の誘電体層140を通る孔）を形成する際に、十分に広い面積（L2×W2）が得られるように選定される。ある実施例では、溝180の形状寸法は、最小値に選定され（例えば、幅W1によって定まる形状寸法）、トレンチパッド185は、溝180の幅W1よりも大きな幅W2を有する。本実施例では、トレンチパッド185は、長さL2であり、後の貫通孔用の十分に広い面積が得られる。
【００１５】
次に、溝180およびトレンチパッド185を形成するため、窒化珪素のエッチングに適したエッチング剤（例えばCF4／O2エッチング反応）が使用され、第3の誘電体層160が露出される。第4の誘電体層170に対応したチャンネル領域の除去の後、さらに第3の誘電体層160のエッチングに適したエッチング剤によって、第3の誘電体層160を通る溝180およびトレンチパッド185が定形される。Si3N4を除くSiO2のエッチング（例えば、Si3N4からなる第2の誘電体層150でエッチングを停止させること）に適したエッチング剤は、例えばCHF3／O2である。図2には、構造100の斜視図を示すが、溝180とトレンチパッド185は、第4の誘電体層170および第3の誘電体層160を貫通するように形成される。溝180とトレンチパッド185の形成後に、溝180とトレンチパッド185の定形に使用された写真転写マスクが除去される。
【００１６】
図3には、溝180とトレンチパッド185に貫通孔を形成した後の図1の構造を示す。ある実施例では、貫通孔190は、写真転写技術を用いて、第2の誘電体層150の露出部を通る（トレンチパッド185内に露出された）開口を定形することによって形成される。次に、第2の誘電体層150のエッチングに適したエッチング剤を用いて、第2の誘電体層150の貫通孔に対応する部分が除去され、第1の誘電体層140が露出される。貫通孔190は、結晶成長に適した寸法に定形される。次に、第1の誘電体層140のエッチングに適したエッチング剤が使用され、さらに第1の誘電体層140に貫通孔190が定形される。ある実施例では、SiO2からなる第1の誘電体層140の、エピタキシャル層130に対応する部分の選択エッチングに適したエッチング剤は、例えばCHF3／O2である。これにより、トレンチパッド185によって定形された領域に、第2の誘電体層150および第1の誘電体層140を通り、エピタキシャル層130で停止（遮断）された貫通孔190が形成される。図4には、図3の構造の斜視図を示す。この図では、トレンチパッド185に形成された貫通孔190は、エピタキシャル層130と接している。
【００１７】
図5には、溝180、トレンチパッド185および貫通孔190内に半導体材料が設置された後の構造100を示す。図5には、溝180、トレンチパッド185および貫通孔190内に半導体材料が設置された後の図3の構造が示されている。ある実施例では、半導体材料200は、半導体材料のアモルファス、多結晶、またはエピタキシャル層として設置される。好適な半導体材料は、シリコン、またはSiGe、GaAsまたはInSb材料等の高キャリア移動度材料である。半導体材料200は、化学気相成膜法または他の方法で成膜しても良い。ある実施例では、図5に示すように、半導体材料200は、材料が、貫通孔190および溝180を充填し、（図のように）第4の誘電体層170を覆うような厚さで設置される。
【００１８】
成膜時の半導体材料200がアモルファスまたは多結晶である実施例では、半導体材料200の熱処理によって、エピタキシャル層130からの結晶種が、半導体材料200を通って成長する。ある実施例では、結晶成長が貫通孔190内で始まり、結晶が、貫通孔190を超えて、トレンチパッド185および溝180内に延伸するように、熱処理条件が選定される。従って、最初に貫通孔190内で結晶成長が生じ、その後、結晶がトレンチパッド185および溝180に延伸し、さらにトレンチパッド185および溝180内部で成長し、最終的に溝180を貫通するように、エピタキシャル成長が進行する。このように、アモルファスまたは多結晶材料は、適切な熱処理で単結晶に変換させることができる。例えば、半導体材料200にシリコン材料を使用した場合、この材料は、誘電体表面に設置された際に、アモルファスまたは多結晶となる。従って、成膜温度が580℃から590℃の間にある場合、アモルファスから多結晶への変態が生じる。シリコンは、Siが露出した領域に直接エピタキシャル成長するため、欠陥密度の変化した単結晶材料が得られる。1000℃以上の温度でのシリコン材料の熱処理では、アモルファスまたは多結晶シリコンは、貫通孔190、トレンチパッド185および溝180内部で、単結晶材料に変化する傾向にあり、さらに成長時の欠陥密度が低減する傾向にある。
【００１９】
別の実施例では、アモルファスまたは多結晶材料として半導体材料200を設置する代わりに、半導体材料が、（例えば、CVDまたは分子ビームエピタキシャル（MBE）法により、）単結晶成長温度（例えば、シリコンの場合800℃以上）で選択的に設置、成長され、連続成長によって、貫通孔190からトレンチパッド185および溝180へと成長する。成長後に、必要に応じて、より高い温度で最終熱処理が行われ、欠陥密度が低減される。高い温度での熱処理は、急速熱スパイク処理によって、またはレーザーアニール処理によって行われ、原子の相互拡散が最小限に抑制され、高移動度チャンネルおよびエピタキシャルバッファ層領域内の化学組成が維持される。
【００２０】
半導体材料200の成膜および追加熱処理の後、構造100が平坦化され、半導体材料200がトレンチパッド185、溝180および貫通孔190内に封入される。図6には、構造の平坦化処理によって、半導体材料200をトレンチパッド185、溝180および貫通孔190内に封入した後の構造100を示す。ある実施例では、化学機械的な研磨等の研磨処理が行われ、構造100が平坦化される。ある実施例では、溝180内の半導体材料200は、最終的に半導体材料200内／上に形成される装置の装置チャンネルとして、適した厚さに平坦化される。平坦化処理の後、追加の熱処理によって表面浄化が行われ、溝180内に、高品質半導体表面が形成される。
【００２１】
図7には、第4の誘電体層170および第3の誘電体層160を除去した後の図6の構造を示す。第4の誘電体層170は、エッチングによって除去され、例えば、半導体材料200を除く第4の誘電体層170（例えばSi3N4）の除去に適したエッチング剤（例えばSi3N4の場合、リン酸）を用いたエッチングが行われる。第4の誘電体層170の除去後には、引き続き第3の誘電体層160が除去され、半導体材料200を除く、第3の誘電体層160の除去に適したエッチング剤（例えばSiO2の場合、フッ化水素エッチング剤）が使用される。図7には、半導体材料200を含む構造を示す。半導体材料200の溝部分は、構造100の表面に露出されている（図では、上表面）。図8には、図7の構造の斜視図を示す。この図では、半導体材料200は、前述の構造100の溝180、トレンチパッド185および貫通孔190のあった場所に形成される（図3および図4参照）。
【００２２】
図9には、図8の構造において、半導体材料200の一部が、貫通孔190内の半導体材料200を含む部分と、トレンチパッド185の半導体材料200を含む部分または全部とに、切り離されている図を示す。図9では、構造100は、半導体部分200Aと半導体部分200Bとで定められる半導体材料200を含む。半導体部分200Bは、参照符号218の位置で、貫通孔190内に半導体材料を含む半導体部分200Aから切り離される。写真転写／エッチング技術を用いて、半導体部分200Aと半導体部分200Bとを分離させても良い。この方法では、半導体部分200Bは、装置のチャンネルとして使用され、半導体部分200Aは、絶縁される。貫通孔に沿って延伸する部分を含む半導体材料の一部を分離する一つの理由は、エピタキシャル層130を含む部分を、半導体部分200Bから電気的に切断するためである。すなわち、第1の誘電体層160がSiO2のような誘電体である場合、半導体部分200Bを含む構造100の部分は、半導体オンインシュレータ（SOI）構造となり、半導体部分200Bは、装置チャンネルとして機能する。ある実施例では、半導体部分200Bは、長さがL0であり、L1よりも短い。
【００２３】
図10には、図9のA−A’線を通る断面の構造を示す。この代表的な実施例では、トランジスタ装置は、半導体部分200B内／上に形成される。通常の場合、トランジスタ装置は、半導体部分200B上のゲート電極220（誘電体によって分離されている）と、半導体部分200B内に形成されたソース接続部230およびドレイン接続部240とを備える。
【００２４】
前述の実施例では、SOI構造を形成する各種誘電体層が示されている。第1の誘電体層から第4の誘電体層の順番は、便宜的なものであることは明らかであり、これが特許請求の範囲に記載の事項を限定するものと解してはならない。例えば、4つの誘電体層が示されているが、このうち1または2以上の層が、単一のまたは複数の誘電体層であってもよい。あるいは、4以上の誘電体層を使用して、構造を定形しても良い。装置チャンネルを定形するために構造100に形成される各種層のそれぞれが、必ずしも誘電体層である必要はないことは明らかである。SOI構造を形成する場合（例えば、第2の誘電体層150、および恐らく第1の誘電体層140が必要）について示したが、同様のまたは他の構造の場合、各種層（特に第3の誘電体層160および第4の誘電体層170）は、他の適当な材料で構成されても良い。最終的装置構造が形成される際に、これらの層は除去されるという意味では、これらの層は、犠牲層であるためである。示された実施例は、SiO2およびSi3N4等の誘電体を成膜およびエッチングする技術が利用できるという利点を有する。そのような技術では、チャンネル構造等の小型寸法（CD）構造の製作が可能であり、チャンネル厚さ（溝深さ）の制御が可能である。さらに、誘電体層材料の厚さ（貫通孔深さ）により、半導体材料組が異なる格子構造を有することに起因して生じる欠陥の密度を制御することができる。
【００２５】
前述の記載には、特定の実施例が示されている。しかしながら、特許請求の範囲に記載の本発明の広い思想および範囲から逸脱しないで、各種変更および修正が可能であることは明らかである。従って、明細書および図面は、例示のため示されたものであって、本発明を限定するものではない。
【図面の簡単な説明】
【００２６】
【図１】複数の誘電体層が形成され、誘電体層のいくつかに溝が形成された半導体基板を含む構造の一部の側断面図である。
【図２】図1の構造の斜視図である。
【図３】他の誘電体層に溝を通る貫通孔が形成された図1の構造を示す図である。
【図４】図3の構造の斜視図である。
【図５】溝内および貫通孔内に半導体材料が形成された図3の構造を示す図である。
【図６】溝内および貫通孔内に半導体材料を封入する平坦化処理後の図5の構造を示す図である。
【図７】溝内の半導体材料を露出させるため、誘電体層のいくつかを除去した後の、図6の構造を示す図である。
【図８】図7の構造の斜視図である。
【図９】溝内の材料部分を貫通孔内の材料から分離した後の、図8の構造を示す図である。
【図１０】図9のA−A’線に沿った断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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