(57)【要約】  抵抗メモリ（３０）素子の抵抗を感知するための一体型電荷感知方式を示す。抵抗メモリセル（３０）を流れる電流を用いてデジット線に結合されたキャパシタ（７５）を帯電させる。コンパレータ（４０）の一入力には、デジット線の電圧に一致するキャパシタ（７５）の電圧を印加する。ビット線の電圧がコンパレータ（４０）への第２の入力に印加される所定の固定電圧を超過する時、コンパレータ（４０）は論理状態を切り替え、キャパシタ（７５）からは電荷が取り出され、キャパシタ（７５）は再び荷電する。キャパシタ（７５）を帯電するプロセスおよび放電するプロセスが所定の期間中に発生し、その期間中にキャパシタ（７５）が切り替わる回数はメモリ素子（３０）の抵抗を表す。
2007504600.tif 000002
【特許請求の範囲】
【請求項１】
抵抗メモリ装置のための一体型電荷感知回路であって：
第１のキャパシタに結合されたデジット線と；
前記デジット線の電圧が所定のしきい電圧レベルを超過したか否かを判定するための前記デジット線に結合されたコンパレータであって、前記コンパレータの出力は前記第１のキャパシタの前記電圧が前記所定のしきい電圧レベルを超過する時の第１の状態と前記第１のキャパシタの前記電圧が前記所定のしきい電圧レベルに満たない時の第２の状態とで切り替わる、前記コンパレータと；
前記コンパレータの前記出力に基づいて前記デジット線への接続と前記デジット線からの切断とを交互に行う第２のキャパシタであって、前記コンパレータの前記出力が前記第１の状態にある時に前記デジット線に接続し、前記コンパレータの前記出力が第２の状態にある時に前記デジット線から切断する、前記キャパシタと；
前記コンパレータが前記第１の状態に切り替わる回数をカウントするカウンタと；
を備える、一体型電荷感知回路。
【請求項２】
前記カウンタにおける前記カウントを所定の値に比較するためのデジタル比較回路をさらに備える、請求項１に記載の一体型電荷感知回路。
【請求項３】
前記所定のしきい電圧レベルが約ＶＣＣ／２−ＶＯＳであって、ＶＣＣは供給電圧であり、ＶＯＳは前記コンパレータの基準電圧入力におけるオフセット電圧である、請求項１に記載の一体型電荷感知回路。
【請求項４】
前記コンパレータの前記出力に基づいて、前記デジット線の前記第２のキャパシタへの接続と前記第２のキャパシタからの切断とを交互に行うための第１のスイッチをさらに備える、請求項１に記載の一体型電荷感知回路。
【請求項５】
前記第２のキャパシタが前記デジット線から切断されている時に、前記第２のキャパシタを放電させるための第２のスイッチをさらに備える、請求項１に記載の一体型電荷感知回路。
【請求項６】
前記コンパレータが同期式であり、前記クロック信号の遷移に応じて比較を実行する、請求項１に記載の一体型電荷感知回路。
【請求項７】
前記第１のキャパシタが個別キャパシタである、請求項１に記載の一体型電荷感知回路。
【請求項８】
前記第１のキャパシタが前記デジット線の寄生容量である、請求項１に記載の一体型電荷感知回路。
【請求項９】
前記第１のキャパシタが個別キャパシタと前記デジット線の寄生容量の両方である、請求項１に記載の一体型電荷感知回路。
【請求項１０】
前記コンパレータの前記出力が、第１のクロック信号の遷移の発生時に基準電圧入力より大きい第１の入力に応じて前記第１の状態となり、前記コンパレータの前記出力が、前記第１のクロック信号の遷移の発生時に前記基準電圧入力より小さい前記第１の入力に応じて前記第２の状態となる、請求項１に記載の一体型電荷感知回路。
【請求項１１】
前記コンパレータの前記出力が第２のクロック信号の遷移に応じて前記第２の状態となる、請求項１０に記載の一体型電荷感知回路。
【請求項１２】
前記抵抗メモリ装置のメモリセルに供給電圧を印加し、前記供給電圧をさらに前記コンパレータの基準電圧入力に印加する、請求項１に記載の一体型電荷感知回路。
【請求項１３】
前記メモリ装置がアクセストランジスタに接続されたメモリセルを備える、請求項１に記載の一体型電荷感知回路。
【請求項１４】
抵抗メモリ装置のための一体型電荷感知回路であって：
作動中に抵抗メモリセルを通る漏れ電流によって帯電される第１のキャパシタを含むデジット線と；
前記第１のキャパシタにおける電圧を測定し、前記デジット線キャパシタの前記電圧が所定のしきい電圧レベルを超過する時の第１の状態と前記第１のキャパシタの前記電圧が前記所定のしきい電圧レベルに満たない時の第２の状態とで切り替わる第１の回路と；
前記第１の回路が所定の期間内に前記第１の状態と前記第２の状態のうちの一方となる回数をカウントするカウンタと；
を備える、一体型電荷感知回路。
【請求項１５】
前記メモリセルの論理状態を判定するために、前記カウンタのカウントした回数を所定の値に比較するためのデジタル比較回路をさらに備える、請求項１４に記載の一体型電荷感知回路。
【請求項１６】
前記第１の回路が前記第１のキャパシタにおける前記電圧を前記所定のしきい電圧レベルに比較するためのコンパレータを含む、請求項１４に記載の一体型電荷感知回路。
【請求項１７】
前記所定のしきい電圧レベルが約ＶＣＣ／２−ＶＯＳであって、ＶＣＣは供給電圧であり、ＶＯＳは前記コンパレータの基準電圧入力におけるオフセット電圧である、請求項１６に記載の一体型電荷感知回路。
【請求項１８】
前記コンパレータの出力に基づいて前記第１のキャパシタを放電するため第２のキャパシタの前記デジット線との接続と前記デジット線からの切断とを交互に行う第１のスイッチと、前記第２のキャパシタが前記デジット線から切断されている時に前記第２のキャパシタを放電する第２のスイッチとをさらに備える、請求項１６に記載の一体型電荷感知回路。
【請求項１９】
前記コンパレータが同期式であり、第１の状態に移行するクロック信号に応じて比較を実行する、請求項１６に記載の一体型電荷感知回路。
【請求項２０】
前記第１のキャパシタが個別キャパシタである、請求項１４に記載の一体型電荷感知回路。
【請求項２１】
前記第１のキャパシタが前記デジット線の寄生容量である、請求項１４に記載の一体型電荷感知回路。
【請求項２２】
前記第１のキャパシタが個別キャパシタと前記デジット線の寄生容量の両方である、請求項１４に記載の一体型電荷感知回路。
【請求項２３】
前記クロック信号が前記第１の状態に移行する時に基準電圧入力より大きい第１の入力に応じて、前記コンパレータの前記出力が高く、前記クロック信号が前記第１の状態に移行する時に前記基準電圧入力より小さい前記第１の入力に応じて、前記コンパレータの前記出力が低い、請求項１６に記載の一体型電荷感知回路。
【請求項２４】
前記クロック信号が第２の状態に移行する時に前記コンパレータの前記出力が低くなる、請求項２３に記載の一体型電荷感知回路。
【請求項２５】
前記抵抗メモリ装置のメモリセルに供給電圧を印加し、前記供給電圧をさらに前記コンパレータの基準電圧入力に印加する、請求項１４に記載の一体型電荷感知回路。
【請求項２６】
前記抵抗メモリセルをアクセストランジスタによってワード線と列ラインとに結合する、請求項１４に記載の一体型電荷感知回路。
【請求項２７】
抵抗メモリセルの抵抗を判定するための方法であって：
ａ）前記抵抗メモリセルを通して流される電流で第１のキャパシタを帯電させるステップと；
ｂ）前記第１のキャパシタにおける電圧を所定のしきい電圧レベルに比較するステップと；
ｃ）前記第１のキャパシタにおける前記電圧と前記所定のしきい電圧レベルとが所定の関係を有する場合に前記第１のキャパシタを放電するステップと；
ｄ）前記第１のキャパシタの前記放電を中断するステップと；
ｅ）所定の期間中にステップａ）からｄ）を繰り返すステップと；
ｆ）前記抵抗メモリセルの抵抗を判定するために、ステップａ）からｃ）の前記繰り返し中に前記第１のキャパシタにおける前記電圧が前記しきい値と前記所定の関係を有する回数をカウントするステップと；
を含む、方法。
【請求項２８】
前記所定のしきい電圧が約ＶＣＣ／２−ＶＯＳであって、ＶＣＣは供給電圧であり、ＶＯＳはコンパレータの基準電圧入力におけるオフセット電圧である、請求項２７に記載の方法。
【請求項２９】
スイッチを閉じることによって前記放電を行う、請求項２７に記載の方法。
【請求項３０】
前記放電が第２のキャパシタを前記第１のキャパシタに結合することを含む、請求項２７に記載の方法。
【請求項３１】
前記第１のキャパシタが帯電されている間に前記第２のキャパシタを放電することをさらに含む、請求項３０に記載の方法。
【請求項３２】
所定の状態に移行するクロック信号に応じて前記比較を実行する、請求項２７に記載の方法。
【請求項３３】
前記第１のキャパシタが個別キャパシタである、請求項２７に記載の方法。
【請求項３４】
前記第１のキャパシタがデジット線の寄生容量である、請求項２７に記載の方法。
【請求項３５】
前記第１のキャパシタが個別キャパシタとデジット線の寄生容量の両方である、請求項２７に記載の方法。
【請求項３６】
前記第１のキャパシタ電圧が前記しきい電圧レベルより大きい時に前記比較の結果が１つの論理状態であり、前記キャパシタ電圧が前記しきい電圧レベルより小さい時に前記比較の結果が別の論理状態である、請求項２７に記載の方法。
【請求項３７】
所定の状態に移行するクロック信号に応じて前記比較を実行する、請求項３６に記載の方法。
【請求項３８】
コンピュータシステムであって：
プロセッサと；
バスを介して前記プロセッサに結合された抵抗メモリ装置であって、メモリセルと前記メモリセルのための一体型電荷感知回路とを含む、前記抵抗メモリ装置と；
を含み、前記一体型電荷感知回路が：
読み取り操作中に前記抵抗メモリセルの中を通る電流によって帯電される第１のキャパシタを含むデジット線と；
前記第１のキャパシタにおける電圧を測定し、前記第１のキャパシタの前記電圧が所定のしきい電圧レベルを超過する時の第１の状態と前記第１のキャパシタの前記電圧が前記所定のしきい電圧レベルに満たない時の第２の状態とで切り替わる回路と；
前記回路が所定の期間内に前記第１の状態と前記第２の状態のうちの一方となる回数をカウントするためのカウンタと；を備える、コンピュータシステム。
【請求項３９】
抵抗メモリ装置であって：
一体型電荷感知回路を備え、前記一体型電荷感知回路は：
読み取り操作中に抵抗メモリセルの中を通る電流によって帯電される第１のキャパシタを含むデジット線と；
前記第１のキャパシタの電圧を測定し、前記第１のキャパシタの前記電圧が所定のしきい電圧レベルを超過する時の第１の状態と前記第１のキャパシタの前記電圧が前記所定のしきい電圧レベルに満たない時の第２の状態とで切り替わる回路と；
前記回路が所定の期間内に前記第１の状態と前記第２の状態のうちの一方となる回数をカウントするカウンタと；を備える、抵抗メモリ装置。
【請求項４０】
抵抗メモリセルの抵抗を判定するための方法であって：
デジット線に結合された第１のキャパシタを、前記抵抗メモリセルを通して流される電流で帯電させるステップと；
前記デジット線の電圧を所定のしきい電圧レベルに比較するステップと；
前記デジット線の前記電圧が前記所定のしきい電圧レベルを上回る場合に前記第１のキャパシタから第２のキャパシタにかけて電荷を移送するステップと；
前記デジット線の前記電圧が前記所定のしきい電圧レベルを下回る時に前記第１のキャパシタからの前記電荷の前記移送を中断するステップと；
所定の期間中に荷電、比較、移送、及び中断の前記ステップを繰り返すステップと；
前記所定の期間中に前記デジット線の前記電圧が前記所定のしきい電圧レベルを超過する回数をカウントするステップと；
を含む、方法。
【請求項４１】
前記所定のしきい電圧が約ＶＣＣ／２−ＶＯＳであって、ＶＣＣは供給電圧であり、ＶＯＳはコンパレータの基準電圧入力におけるオフセット電圧である、請求項４０に記載の方法。
【請求項４２】
電荷を移動させる前記ステップが前記デジット線への電荷の移送をさらに含む、請求項４０に記載の方法。
【請求項４３】
前記第１のキャパシタからの電荷の移送が中断している時に、前記第２のキャパシタを放電することをさらに含む、請求項４０に記載の方法。
【請求項４４】
抵抗メモリセルを読み取るための読取り回路であって：
読取り操作中に前記メモリセルを通してデジット線に電流を流すアクセストランジスタと；
前記電流に応じて前記デジット線における電圧を上げるように前記デジット線に結合された第１のキャパシタと；
前記デジット線に結合された第１の入力と基準電圧を受けるための第２の入力とを有する同期式コンパレータであって、第１のクロック信号の第１の状態に応じて前記第１及び前記第２の入力における電圧レベルの比較を行い、前記デジット線電圧が前記基準電圧より大きい場合には第１の出力状態を、そして前記基準電圧が前記デジット線電圧より大きい場合には第２の出力状態を提供する、前記同期式コンパレータと；
第２のキャパシタと；
前記コンパレータの前記第１の状態に応じて、前記第２のキャパシタを前記デジット線に結合し、前記デジット線の前記電圧を低下させ、前記コンパレータの前記第２の状態に応じて、前記デジット線から前記第２のキャパシタを分離する第１のスイッチと；
を備える、読取り回路。
【請求項４５】
前記コンパレータ回路が所定の期間中に前記第１及び前記第２の状態のうちの一方となる回数をカウントするためのカウンタをさらに備える、請求項４４に記載の読み取り回路。
【請求項４６】
前記第１のクロック信号の第２の状態に応じて前記コンパレータが前記第２の出力状態に移行する、請求項４４に記載の読み取り回路。
【請求項４７】
前記第２のスイッチが前記コンパレータの前記出力状態によって制御される、請求項４４に記載の読み取り回路。
【請求項４８】
前記第２のスイッチが第２のクロック信号の第１の状態によって制御され、前記第２のクロック信号のパルスは前記第１のクロック信号のパルスに同期してインターリーブされる、請求項４４に記載の読み取り回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ装置に関し、より具体的には抵抗メモリのための一体型電荷感知方式に関する。
【背景技術】
【０００２】
コンピュータ、コンピュータシステムの構成部品、及びコンピュータ処理システムではデジタルメモリが広く用いられている。抵抗メモリは、メモリ素子またはセルの抵抗に基づいてビット、または「０」または「１」の二進数の形でデジタル情報を蓄積する。
【０００３】
抵抗メモリ装置は、行ライン（ワード線）と列ライン（デジット線またはビット線）とが交差するところに抵抗素子またはセルが位置する配列で構成される。メモリセルの状態を読み取るか、または感知するには、まず所望のメモリ素子のところで交差する列ラインと行ラインとを選択することによって所望のメモリセルを選択する必要がある。一旦所望のメモリ素子が隔離されると、選択したメモリセルを、これに読み取り電圧を印加することにより読み取りを行う。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明は、抵抗メモリ素子の抵抗を感知するための一体型電荷感知方式に関する。本発明の一実施形態によると、抵抗メモリ素子を流れる漏れ電流を用いて、デジット線またはビット線に結合されたキャパシタを帯電させる。キャパシタの電圧はデジット線の電圧に一致し、同期式コンパレータの第１の入力に印加される。デジット線の電圧が所定の値（コンパレータへの第２の入力に印加される固定電圧とコンパレータに組み込まれるオフセットによって決定）を超過すると共にクロック信号の前縁が受信されると、コンパレータが高状態に切り替わり、その際、第１の入力における電圧が第２の入力における電圧を下回るまで、またはクロック信号の立下りが発生するまで、キャパシタから電荷が取り出される。その際コンパレータは低状態に切り替わり、キャパシタでは再び電圧の蓄積が始まる。次のクロック前縁で第１の入力における電圧が再び第２の入力における電圧を超過すると、コンパレータは再び高状態に移行する。第１の入力の電圧が第２の入力の電圧に満たなければ、同期式コンパレータはその低出力を継続する。同期式コンパレータが一定の期間にわたって高状態に切り替わる回数はカウントすることができ、漏れ電流の、よってメモリ素子の抵抗の指標とすることができる。
【０００５】
本発明の他の特徴と利点は、以下の説明を添付の図面を参照しつつ読むことで明らかとなろう。
【発明を実施するための最良の形態】
【０００６】
図１は、列ライン（デジット線）と行ライン（ワード線）との交差点に配置された抵抗メモリセルアレイに結合された、本発明の一実施形態の一体型電荷感知回路を示す。２つの典型的なメモリセル１０ａ及び１０ｂを示す。メモリセル１０ａは、行ライン１５ｂとデジット線２０ｂとによってアドレスを取る。メモリセル１０ｂは、行ライン１５ｃとデジット線２０ｂとによってアドレスを取る。メモリセル１０ａ及び１０ｂは、各々アクセストランジスタ２５と、ＶＣＣ／２の電圧源に結合されたプログラム可能抵抗素子３０とを含む。以降の記載では、典型的メモリセル１０ａを参照しつつ本発明の回路を説明する。以下では抵抗メモリセルについて、例えばアクセストランジスタ２５によってアクセスされる抵抗素子３０について本発明を説明するが、選択されたメモリ素子を通る電流がキャパシタ７５に供給される限り、メモリセルにアクセスする他の技術と協働するように本発明を適応することもできる。
【０００７】
本発明によると、デジット線２０ａ，２０ｂ，２０ｃ及び２０ｄは、各々、２０ｂ−１のようなそれぞれの列選択トランジスタを介して、デジット線２０ｂに接続された図中の回路のようなそれぞれの一体型電荷感知回路３５に接続する。測定回路３５は、メモリセル１０ａを通る漏れ電流を測定する同期式コンパレータ４０を含むとともに、前記漏れ電流をデジット線キャパシタ７５が蓄積するフィードバックループの形状をなしている。キャパシタ７５は、コンパレータ４０の第１の入力に結合する。コンパレータ４０にはその第２の入力にて内部オフセット電圧ＶＯＳが供給され、第２の入力では基準電圧ＶＣＣ／２も受け取られる。本発明の回路の動作によると、コンパレータ４０はクロック信号Φ１（図３に示す）が高状態になる毎に比較を行う。この時コンパレータ４０は、デジット線２０ｂの電圧と基準入力（ＶＣＣ／２）−ＶＯＳとを比較する。デジット線２０ｂの電圧が（ＶＣＣ／２）−ＶＯＳを超過する場合には、同期式コンパレータ４０の出力は高状態に切り替わる。コンパレータ４０の高出力によってスイッチ４２は閉じ、これを機にデジット線キャパシタ７５に蓄積された電荷が取り出され、別のキャパシタ４５に移送される。コンパレータ４０の高出力により、スイッチ６０が開く。デジット線の電圧が（ＶＣＣ／２）−ＶＯＳを下回るか、またはクロック信号Φ１が低状態になる場合には、コンパレータ４０の出力は低くなり、スイッチ４２が開いてスイッチ６０が閉じることにより、キャパシタ４５の電荷がアースへと出される。クロック信号Φ１が高状態になる毎に、再度比較が行われる。比較の際に、キャパシタ７５の電圧がコンパレータ４０の第２の入力における電圧より低い場合には、コンパレータ４０の出力は低状態に保たれる。キャパシタ７５を放電し再帯電させるプロセスは、所定の期間にわたって継続する。この所定の期間中にはカウンタ６５が作動し、コンパレータ４０が高状態から低状態に至る全遷移をカウントする。所定の期間中にコンパレータが高状態から低状態に移り変わる回数は、メモリ素子３０またはセル１０ａの抵抗を表す。
【０００８】
なお、デジット線は寄生容量を有し、メモリセルを通って流れる電流によって帯電させることができる。従って、キャパシタ７５は、個別キャパシタ、デジット線の寄生容量、または前記２つの組み合わせであってもよい。また、メモリセルおよびコンパレータにおけるＶＣＣ／２は、物理的に関係することに留意されたい。上記のように、コンパレータ４０の出力が低状態になる場合には、スイッチ６０が作動しキャパシタ４５の電荷がアースへと出され、その結果、キャパシタ４５は、スイッチ４２が閉じている時に再度キャパシタ７５から電荷を取り出すことができる。代替の実施形態においては、読み取られるクロック信号Φ１（図３に示す）に対して相補的な非重複クロックΦ２（図３に示す）によってスイッチ６０を作動させてもよい。
【０００９】
キャパシタ７５の帯電及び放電、並びにキャパシタ４５の選択的放電はスイッチ４２及び６０を用いて行うが、スイッチ４２及び６０は図１に示すように協働し、コンパレータ４０の出力状態に応じて、またはスイッチ６０を制御するために非重複クロック信号Φ２を使用する場合はその状態に応じて、キャパシタ４５をデジット線に接続するか、あるいはアースに接続する。当業者であれば、この切り替え機能が、例えばスイッチ４２及び６０に対するトランジスタを使用する数々の異なる回路で実施できること、そして例示する２つのスイッチに限定されないことを、この説明から理解できよう。
【００１０】
本発明の回路はさらに、読み取り期間中にイネーブル「ＥＮ」信号によって制御されるカウンタ６５を含む。カウンタ６５は、コンパレータ４０が所定の期間内に低状態から高状態に移行する回数Ｎをカウントする。この回数Ｎは、メモリセル１０ａの電流、ひいてはセル１０ａの抵抗に反比例する。
【００１１】
所定の読み取り期間の終了時に値Ｎ、よってメモリセル１０ａの抵抗がしきい値より上か下かを判定することで、抵抗が所定の値より上か下かを判定し、論理１状態または論理０状態を示すため、デジタル値比較装置７０がカウンタ６５に蓄積された値Ｎのデジタル値比較を実行する。
【００１２】
本発明の典型的実施形態において、デジタル値比較装置は、以下のように動作して回数Ｎを評価することができる。抵抗メモリセルの高い抵抗値および低い抵抗値は、総体的に評価する。従って、例えば回数（Ｎ値）１０で高い抵抗値を表し、回数２０で低い抵抗値を表すことができる。よって、比較装置７０でしきい値１５を使用することで感知する対象のメモリセルの論理状態を判定できる。
【００１３】
図２は、非重複クロック生成器の典型的ブロック線図である。本発明では、この非重複クロック生成器を用いて、相補的な非重複クロック信号であるクロック信号Φ１及びΦ２を生成することができる。
【００１４】
オシレータクロック出力５１３は、ＮＡＮＤゲート５００の一端子に結合する。オシレータクロック出力信号５１３はまた論理インバータ５０２を通して反転され、ＮＡＮＤゲート５０１の一端子に接続される。ＮＡＮＤゲート５００及び５０１の出力は各々、インバータ５０３，５０５及び５０４，５０６を通じてそれぞれ二重に反転される。デュアルインバータ（５０３，５０５及び５０４，５０６）の出力５１１及び５１２は、各々それぞれのインバータ５０７及び５０８に結合し、さらにまたＮＡＮＤゲート５０１及び５００の第２の端子へそれぞれ帰還する。インバータ５０７及び５０８は、それぞれ非重複信号Φ１及びΦ２（図３に示す）を出力する。
【００１５】
図３は、図１の一体型電荷感知回路の動作に関する一連のタイミング図である。Φ１とΦ２（図３に示す）は、例えば図２の回路によって生成される、２つの相補的な非重複クロック信号である。
【００１６】
図３には、３通りの回路動作例を示す。最下段の例ではメモリセルの抵抗は小さい。この例では、デジット線キャパシタ７５が速く帯電することを制限する抵抗が微小であるため、デジット線２０ｂ（太線）はＶＣＣ／２へと敏速に向かっている。このため、コンパレータ４０の出力（ＣＯＭＰ  ＯＵＴ）は頻繁に高状態になり、その結果、デジット線キャパシタ７５はデジット線２０ｂを低状態（アース向き）へと向かわせることとなる。したがって、コンパレータ出力（ＣＯＭＰ  ＯＵＴ）はΦ１に似る。抵抗が非常に小さく、デジット線２０ｂをＶＣＣ／２−ＶＯＳしきい値より下にすることができないほど低いものであれば、コンパレータ４０の出力はコンパレータが同期される度に高状態になる。その結果、この例では、ビット線から絶えず電荷が取り出されることになる。
【００１７】
中段の例では、メモリセルの抵抗は非常に大きい。この例では、デジット線２０ｂがＶＣＣ／２−ＶＯＳより下に速やかに引き下げられる。高抵抗のため、デジット線は非常にゆっくりと帯電しながらＶＣＣ／２に戻り、その結果、コンパレータ出力（ＣＯＭＰ  ＯＵＴ）はほぼ常に低状態に保たれる。
【００１８】
最上段の例では、メモリセルの抵抗は中間範囲にある。コンパレータ４０は、Φ１の立上りで起動し、デジット線２０ｂとＶＣＣ／２−ＶＯＳとの比較が行われる。デジット線２０ｂの電圧がＶＣＣ／２−ＶＯＳより大きい場合には、コンパレータ４０の出力（ＣＯＭＰ  ＯＵＴ）は高状態になる。デジット線２０ｂの電圧がＶＣＣ／２−ＶＯＳに満たない場合には、コンパレータ４０の出力（ＣＯＭＰ  ＯＵＴ）は低状態に保たれる。コンパレータ４０の出力は、クロック式カウンタ６５に与えられる。コンパレータ４０は、図３でΦ１の立上りに点線で示すとおり、Φ１の立上りで起動する。すなわち、Φ１の最初の３つのパルスの立上りにおいて比較が行われ、デジット線はＶＣＣ／２−ＶＯＳより大きい。各々のΦ１パルスの立上りにおいて新たに比較が行われる。最初の３つのＣＯＭＰ  ＯＵＴパルスの後、そして次の３つのΦ１パルスの間、コンパレータ４０の第１の入力における電圧は基準ＶＣＣ／２−ＶＯＳより低く、よってＣＯＭＰ  ＯＵＴはこの期間中低状態に保たれる。最後に、第７のΦ１パルスでキャパシタ７５のビット線電圧は基準ＶＣＣ／２−ＶＯＳより大きく、ＣＯＭＰ  ＯＵＴにて別のパルスが生成される。
【００１９】
何れの場合でも、低／高のコンパレータ出力はデジット線容量７５の放電を許容し、電圧の降下に帰結することに留意されたい。その際、メモリセルの抵抗は、デジット線電圧をＶＣＣ／２へと引き戻す。最下段の例／トレースでは、電圧がＶＣＣ／２−ＶＯＳより上まで速やかに引き戻されている。中段の例／トレースでは抵抗があまりにも大きいため、しきいレベル／値の上まで電圧を引き上げるのに非常に長い時間を要する。何れの例でも、カウンタ６５は、所定の読み取り期間中にＣＯＭＰ  ＯＵＴパルスの前縁をカウントすることで、メモリセル３０の抵抗を相当する値を登録する。
【００２０】
図３は、３つの典型的抵抗値について図１の回路の動作を示すものであるが、ほとんどのデジタル回路ではただ２つの抵抗状態をメモリセルに蓄積する。
【００２１】
図４は、図１から図３との関係で上に開示した本発明の実施形態による一体型電荷感知回路を備える抵抗メモリ装置を使用する典型的処理システム４００を示す。処理システム４００は、ローカルバス４０４に結合された１つ以上のプロセッサ４０１を含む。メモリコントローラ４０２および1次バスブリッジ４０３もまた、ローカルバス４０４に結合する。処理システム４００は、複数のメモリコントローラ４０２及び複数の1次バスブリッジ４０３の少なくとも一方を含んでもよい。メモリコントローラ４０２および1次バスブリッジ４０３は、単一の装置４０６として一体化してもよい。
【００２２】
メモリコントロール４０２は、また１つ以上のメモリバス４０７に結合する。各々のメモリバスは、本発明の一体型電荷感知回路を用いる少なくとも１つの回路を含む、抵抗メモリ装置４０８等の回路を受け容れる。抵抗メモリ装置４０８は、メモリカードまたはメモリモジュール、及びＣＰＵと一体化させてもよい。メモリモジュールの例として、シングルインラインメモリモジュール（ＳＩＭＭ）とデュアルインラインメモリモジュール（ＤＩＭＭ）とが挙げられる。メモリコントローラ４０２は、またキャッシュメモリ４０５に結合してもよい。キャッシュメモリ４０５は、処理システム内で唯一のキャッシュメモリであってもよい。あるいは、例えばプロセッサ４０１のような他の装置にキャッシュメモリを取り入れてもよく、斯かるキャッシュメモリがキャッシュメモリ４０５とともにキャッシュ階層を形成してもよい。処理システム４００に周辺装置を取り入れたり、バスマスタとしてのコントローラ、又は直接メモリアクセス（ＤＭＡ）をサポートするコントローラを取り入れたりする場合は、メモリコントローラ４０２でキャッシュ一貫性プロトコルを実施してもよい。メモリコントローラ４０２を複数のメモリバス４０７に結合する場合は、各々のメモリバス４０７を並列で作動させてもよく、あるいはメモリバス４０７は別に異なるアドレス範囲を割り当ててもよい。
【００２３】
1次バスブリッジ４０３は、少なくとも１つの周辺バス４１０に結合する。この周辺バス４１０には、周辺装置、又は追加のバスブリッジ等、様々な装置を結合してよい。それらの装置として、ストレージコントローラ４１１、種々のＩ／Ｏ装置４１４、２次バスブリッジ４１５、マルチメディアプロセッサ４１８、及びレガシーデバイスインターフェース４２０を挙げることができる。1次バスブリッジ４０３は、１つ以上の専用高速ポート４２２に結合してもよい。例えばパーソナルコンピュータにおいては、専用ポートとしてアクセラレーテッドグラフィックスポート（ＡＧＰ）を使用し、高性能ビデオカードを処理システム４００に結合してもよい。
【００２４】
ストレージコントローラ４１１は、１つ以上のストレージデバイス４１３をストレージバス４１２を介して周辺バス４１０に結合する。例えば、ストレージコントローラ４１１はＳＣＳＩコントローラであってもよく、ストレージデバイス４１３はＳＣＳＩディスクであってもよい。Ｉ／Ｏ装置４１４は、任意の種類の周辺装置でもよい。Ｉ／Ｏ装置４１４は例えば、イーサネットカード等のローカルエリアネットワークインターフェースであってもよい。２次バスブリッジ４１５を使用して、別のバスを介して追加の装置を処理システムに接続してもよい。例えば、２次バスブリッジ４１５としてユニバーサルシリアルポート（ＵＳＢ）コントローラを使用して、ＵＳＢ装置４１７を処理システム４００に結合してもよい。マルチメディアプロセッサ４１８は、サウンドカード、ビデオキャプチャカード、その他いかなるタイプのメディアインターフェースでもよく、これらはまたスピーカー４１９等、１つの追加の装置に結合してもよい。レガシーデバイスインターフェース４２０は、例えば旧式のキーボード及びマウス等のレガシーデバイス４２１を処理システム４００に結合するために使用する。
【００２５】
図４に示す処理システム４００は、本発明とともに使用し得る典型的な処理システムに過ぎない。図４は、パーソナルコンピュータ、又はワークステーション等の汎用コンピュータに特に適する処理アーキテクチャを示すものであるが、公知の変更を施して処理システム４００を構成し、様々な用途での使用により適したものにすることが可能なことを理解されたい。例えば、処理を要する数多くの電子装置は、抵抗メモリ装置４０８及びメモリバッファ装置４０４の少なくとも一方に結合されたＣＰＵ４０１に依存する、より簡素なアーキテクチャを用いて実施できよう。
【００２６】
特定の典型的な実施形態を参照して本発明を記載及び説明したが、本発明の主旨及び範囲を逸脱することなく本発明を多様に変更及び代替することができることを理解されたい。従って、本発明は上記記載により限定されるものではなく、添付の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００２７】
【図１】抵抗メモリセルの配列に結合された、本発明の一実施形態の一体型電荷感知回路を示す概略図。
【図２】本発明で用いる非重複クロック生成回路の典型的ブロック線図。
【図３】図１の一体型電荷感知回路の動作に関する一連のタイミング図。
【図４】本発明の一体型電荷感知回路を含む抵抗メモリ装置を用いる典型的コンピュータシステムを示す図。
【符号の説明】
【００２８】
１０Ａ，１０Ｂ  メモリセル
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ  デジット線
２０Ｂ−１  列選択トランジスタ
２５  アクセストランジスタ
３０  プログラム可能抵抗素子
３５  一体型電荷感知回路
４０  同期式コンパレータ
４２、６０  スイッチ
４５  キャパシタ
６５  カウンタ
７０  デジタル値比較装置
【図１】
2007504600.tif 000003
【図２】
2007504600.tif 000004
【図３】
2007504600.tif 000005
【図４】
2007504600.tif 000006
【手続補正書】
【提出日】平成18年2月2日(2006.2.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４７
【補正方法】変更
【補正の内容】
【請求項４７】
前記第２のキャパシタが前記デジット線に接続されていないとき、前記第２のキャパシタを放電する第２のスイッチをさらにそなえ、前記第２のスイッチは前記コンパレータの出力状態により制御される請求項４４に記載の読み取り回路。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４８
【補正方法】変更
【補正の内容】
【請求項４８】
前記第２のキャパシタが前記デジット線に接続されていないとき、前記第２のキャパシタを放電する第２のスイッチをさらにそなえ、前記第２のスイッチは第２のクロック信号の第１の状態によって制御され、前記第２のクロック信号は前記第1のクロック信号のパルスに同期してインターリーブされるパルスを有する請求項４４に記載の読み取り回路。
【国際調査報告】
2007504600.tif 000007
2007504600.tif 000008