(57)【要約】【課題】ＡＳＬ検査方式を使用した、表示装置の画素検査における省電を達成する。【解決手段】検査用トランジスタ（２４）のゲート電極（Ｇ）にスイッチ信号を印加するスイッチ信号印加工程と、前記検査用トランジスタ（２４）のソース電極（Ｓ）に検査用データ信号を印加する検査用データ信号印加工程とを備えた画素検査方法において、前記スイッチ信号と前記検査用データ信号とによって、前記ゲート電極（Ｇ）への印加電圧の制御を行う。【選択図】図１
2019090940.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素ごとに複数の画素信号線を備えた表示装置において、各前記画素信号線に接続された検査用トランジスタを制御して、各前記画素信号線への検査用データ信号の入力を行う画素検査方法であって、
前記検査用トランジスタのゲート電極にスイッチ信号を印加するスイッチ信号印加工程と、
前記検査用トランジスタのソース電極に前記検査用データ信号を印加する検査用データ信号印加工程とを備え、
前記スイッチ信号と前記検査用データ信号とによって、前記ゲート電極への印加電圧の制御を行う画素検査方法。
【請求項２】
前記ゲート電極と前記画素信号線との間に容量を形成することにより、前記印加電圧の制御を行う請求項１に記載の画素検査方法。
【請求項３】
前記ゲート電極と前記ソース電極との間に容量を形成することにより、前記印加電圧の制御を行う請求項１に記載の画素検査方法。
【請求項４】
複数の画素ごとに複数の画素信号線を備えた表示装置の検査において、各前記画素信号線への検査用データ信号の入力を行う画素検査装置であって、
ドレイン電極が前記画素信号線に接続された検査用トランジスタと、
前記検査用トランジスタのゲート電極と接続されたスイッチ信号線と、
前記検査用トランジスタのソース電極と接続された検査信号線とを備え、
前記スイッチ信号線に印加されるスイッチ信号と、前記検査信号線に印加される前記検査用データ信号とによって、前記ゲート電極への印加電圧の制御を行う画素検査装置。
【請求項５】
前記ゲート電極と前記画素信号線との間にキャパシタを備えた請求項４に記載の画素検査装置。
【請求項６】
前記ゲート電極と前記ソース電極との間にキャパシタを備えた請求項４に記載の画素検査装置。
【請求項７】
請求項４から６の何れか１項に記載の画素検査装置を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置の画素の検査方法、および当該検査に使用される検査装置に関する。
【背景技術】
【０００２】
パネルの外部に検査回路を実装することが困難である表示装置の画素検査において、ＡＳＬ検査方式が使用されることがある。特許文献１には、ＡＳＬ検査方式を使用して、表示装置の画素の欠陥を検出する方法が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１７８１７６号公報（２０１３年９月９日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＡＳＬ検査方式においては、表示装置の各信号配線に配置された、ＡＳＬトランジスタのようなスイッチング素子をターンオンし、画素のトランジスタに接続される、画素信号線への検査信号入力を行うことにより検査を実施する。ここで、スイッチング素子の制御のためには、一般に、約２０〜３０Ｖの高電圧の信号を、スイッチング素子に接続されたスイッチ信号線に印加する必要がある。このため、ＡＳＬ検査方式を使用した画素検査は、検査時の消費電力が高くなる問題がある。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために、本発明の画素検査方法は、複数の画素ごとに複数の画素信号線を備えた表示装置において、各前記画素信号線に接続された検査用トランジスタを制御して、各前記画素信号線への検査用データ信号の入力を行う画素検査方法であって、前記検査用トランジスタのゲート電極にスイッチ信号を印加するスイッチ信号印加工程と、前記検査用トランジスタのソース電極に前記検査用データ信号を印加する検査用データ信号印加工程とを備え、前記スイッチ信号と前記検査用データ信号とによって、前記ゲート電極への印加電圧の制御を行う。
【０００６】
また、上記の課題を解決するために、本発明の画素検査装置は、複数の画素ごとに複数の画素信号線を備えた表示装置の検査において、各前記画素信号線への検査用データ信号の入力を行う画素検査装置であって、ドレイン電極が前記画素信号線に接続された検査用トランジスタと、前記検査用トランジスタのゲート電極と接続されたスイッチ信号線と、前記検査用トランジスタのソース電極と接続された検査信号線とを備え、前記スイッチ信号線に印加されるスイッチ信号と、前記検査信号線に印加される前記検査用データ信号とによって、前記ゲート電極への印加電圧の制御を行う。
【発明の効果】
【０００７】
スイッチ信号のみならず、検査用データ信号を使用してゲート電極への印加電圧を制御できるため、検査用トランジスタの制御に必要な信号の電圧を下げることができ、画素検査の省電につながる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態１に係る画素検査装置の一部における等価回路図である。
【図２】本発明の実施形態１に係る表示装置の上面図である。
【図３】本発明の実施形態１に係る画素検査方法を説明するフローチャートである。
【図４】本発明の実施形態１に係る画素検査方法における、検査用トランジスタのゲート電極に印加される信号の電圧の経時変化を示すグラフである。
【図５】比較形態に係る画素検査装置の一部における等価回路図である。
【図６】本発明の実施形態２に係る画素検査装置の一部における等価回路図である。
【図７】本発明の実施形態２に係る画素検査方法における、検査用トランジスタのゲート電極に印加される信号の電圧の経時変化を示すグラフである。
【発明を実施するための形態】
【０００９】
〔実施形態１〕
図２は、本実施形態に係る表示装置２の上面図である。本実施形態において、表示装置２は、画素検査装置４と、表示パネル６とを備える。画素検査装置４は、表示パネル６の周囲に形成されている。表示パネル６は、マトリクス状に配置された複数の画素と、当該画素ごとに形成された、画素を駆動する複数のトランジスタとを備える。
【００１０】
画素検査装置４は、スイッチドライバ８と、ゲート線用検査信号ドライバ１０と、ソース線用検査信号ドライバ１２とを備える。スイッチドライバ８と、ゲート線用検査信号ドライバ１０と、ソース線用検査信号ドライバ１２とは、それぞれ、スイッチ信号線１４、および、ゲート線用検査信号線１６とソース線用検査信号線１８とを含む検査信号線が接続されている。
【００１１】
スイッチ信号線１４は、表示パネル６の隣接する２辺に沿って、当該２辺の周囲にわたって形成されている。ゲート線用検査信号線１６とソース線用検査信号線１８とは、スイッチ信号線１４の形成された２辺のうち、それぞれ、一方の辺と他方の辺とに沿って形成されている。図２において、ゲート線用検査信号線１６とソース線用検査信号線１８とは、それぞれ２本ずつ図示されているが、画素検査装置４は、これより多くのゲート線用検査信号線１６とソース線用検査信号線１８とを備えていてもよい。
【００１２】
ゲート線用検査信号線１６とソース線用検査信号線１８とは、それぞれ、ゲート信号線２０とソース信号線２２とに接続されている。ゲート信号線２０とソース信号線２２とは、表示パネル６の画素のトランジスタにおける、ゲート電極とソース電極とにそれぞれ接続される画素信号線である。また、ゲート信号線２０とソース信号線２２とは、表示パネル６における、図示しないゲートドライバとソースドライバとに接続される。ゲートドライバとソースドライバとは、表示パネル６のトランジスタの制御、ひいては表示パネル６の表示の制御に使用される。
【００１３】
なお、画素検査装置４は、表示装置２の実際の使用時には、ゲート信号線２０とソース信号線２２とに信号を入力しないように構成される。また、本実施形態においては、表示装置２が画素検査装置４を備えるが、実際には、表示装置２の出荷時に、画素検査装置４が形成された基板がカットされ、廃棄されていてもよい。
【００１４】
スイッチ信号線１４と、ゲート線用検査信号線１６およびソース線用検査信号線１８と、ゲート信号線２０およびソース信号線２２との関係を、図１を参照して詳細に説明する。図１は、画素検査装置４の一部を拡大して示す等価回路図であり、図２の領域Ａについて拡大した図である。
【００１５】
図１に示すように、画素検査装置４は、ソース信号線２２ごとに検査用トランジスタ２４を備える。検査用トランジスタ２４は、ドレイン電極Ｄと、ソース電極Ｓと、ゲート電極Ｇとを備える。ドレイン電極Ｄと、ソース電極Ｓと、ゲート電極Ｇとは、それぞれ、ソース信号線２２と、ソース線用検査信号線１８と、スイッチ信号線１４とが接続されている。なお、検査用トランジスタ２４によって、ソース電極Ｓに接続されるソース線用検査信号線１８は、それぞれ異なっていてもよい。
【００１６】
さらに、画素検査装置４は、ソース信号線２２ごとにキャパシタ２６を備える。キャパシタ２６は、ゲート電極Ｇに接続するスイッチ信号線１４と、ドレイン電極Ｄに接続するソース信号線２２との間に形成されている。
【００１７】
なお、図１においては、画素検査装置４のうち、ソース線用検査信号線１８とソース信号線２２とが形成されている箇所について図示している。しかし、画素検査装置４は、ゲート線用検査信号線１６とゲート信号線２０とが形成されている箇所についても、同一の構成を備えている。
【００１８】
図３および図４を参照して、本実施形態に係る画素検査装置４を使用して、表示装置２の画素の検査を行う方法を詳細に説明する。図３は、本実施形態に係る画素検査方法を説明するためのフローチャートである。図４は、本実施形態において実施される画素検査方法の間の、ゲート電極Ｇに印加される電圧の経時変化を示すグラフである。
【００１９】
ここで、図４に示すＶ１とは、スイッチ信号線１４に供給するスイッチ信号の実効電圧を表す。また、図４に示すＶ２は、検査用トランジスタ２４のターンオン電圧である。すなわち、Ｖ２とは、ソース線用検査信号線１８に供給され、検査用トランジスタ２４を介して、ソース信号線２２に流れる信号が、画素の検査が可能である電圧を超えるために必要な、検査用トランジスタ２４のスイッチ信号の電圧である。また、ΔＶは、Ｖ１とＶ２との差を表す。
【００２０】
本実施形態における表示装置２の検査工程は、表示パネル６の各構成要素を製造し、表示パネル６の周囲に画素検査装置４を実装した後に実行されてもよい。当該検査工程において、はじめに、スイッチドライバ８を使用して、スイッチ信号線１４にＶ１の実効電圧を有するスイッチ信号を供給する（ステップＳ１）。
【００２１】
次いで、ソース線用検査信号ドライバ１２を使用して、ソース線用検査信号線１８の何れかに、検査用データ信号を供給する（ステップＳ２）。検査用データ信号が供給されるソース線用検査信号線１８は、何れか１本でもよく、複数本であってもよい。なお、図４における第１期間Ｐ１は、スイッチ信号線１４にスイッチ信号を供給してから、ソース線用検査信号線１８に検査用データ信号を供給するまでの期間を表す。
【００２２】
ステップＳ２の操作により、検査用トランジスタ２４のソース電極Ｓに検査用データ信号が印加される。ここで、検査用トランジスタ２４には、Ｖ１の電圧を有するスイッチ信号がゲート電極Ｇに印加されている。このため、高抵抗ながらも、ソース電極Ｓに印加された信号の一部は、検査用トランジスタ２４のチャネルを介して、ドレイン電極Ｄからソース信号線２２に供給される。ただし、この時点においては、画素の検査に必要な電圧を有する検査用データ信号が、ソース信号線２２に供給されていなくともよい。
【００２３】
ソース信号線２２とゲート電極Ｇとの間には、キャパシタ２６が形成されている。このため、ステップＳ２の操作により、ソース信号線２２に供給された検査用データ信号により、キャパシタ２６が次第に充電される。このため、ゲート電極Ｇには、スイッチ信号線１４に供給されたスイッチ信号に加えて、キャパシタ２６による電圧印加が発生する。このため、ゲート電極Ｇに印加される信号は、Ｖ１を超えて、Ｖ２に到達する。これにより、検査用トランジスタ２４のゲート電極ＧにＶ２の電圧を有する信号が印加され、検査用トランジスタ２４がターンオンされる（ステップＳ３）。なお、図４における第２期間Ｐ２は、ソース線用検査信号線１８に検査用データ信号を供給してから、検査用トランジスタ２４がターンオンされるまでの期間を表す。
【００２４】
検査用トランジスタ２４がターンオンされると、検査用トランジスタ２４のチャネルの抵抗が下がり、ソース線用検査信号線１８に供給された検査用データ信号が、検査用トランジスタ２４を介して、より多くソース信号線２２に流れる。ステップＳ３以降にソース信号線２２に供給される検査用データ信号は、画素の検査に必要な電圧を有している。
【００２５】
本実施形態においては、上記ステップＳ２と同様に、ゲート線用検査信号ドライバ１０を使用して、ゲート線用検査信号線１６の何れかにおいても、検査用データ信号を供給する。このため、上記と同様の原理により、ゲート信号線２０においても、画素の検査に必要な電圧を有した検査用データ信号が供給される。
【００２６】
これにより、検査用データ信号が供給されたゲート信号線２０とソース信号線２２との交点における画素のトランジスタのゲート電極およびソース電極に、検査用データ信号が入力される。したがって、当該画素におけるトランジスタを駆動し、画素の検査が行える（ステップＳ４）。なお、画素の検査は、画素の点灯試験であってもよく、その他、画素のトランジスタを駆動することにより行われる従来公知の検査方法であってもよい。
【００２７】
画素の検査が終了した後、ソース線用検査信号線１８への検査用データ信号の供給を止める（ステップＳ５）。これにより、ソース信号線２２へ供給される検査用データ信号の電圧が低減される。したがって、キャパシタ２６の放電が開始されることにより、検査用トランジスタ２４のゲート電極Ｇに印加される信号の電圧が下がり、Ｖ２を下回る。このため、検査用トランジスタ２４がターンオフされる（ステップＳ６）。ゲート電極Ｇに印加される信号の電圧低下は、当該信号の電圧がＶ１に低下するまで続く。
【００２８】
なお、図４における第３期間Ｐ３は、検査用トランジスタ２４がターンオンされている期間を表す。また、図４における第４期間Ｐ４は、ソース線用検査信号線１８への検査用データ信号の供給が停止し、ゲート電極Ｇに印加される信号の電圧がＶ２からＶ１へと低下していく期間を表す。また、図４における第５期間Ｐ５は、ゲート電極Ｇに印加される信号の電圧がＶ１まで低下した以降の期間を表す。
【００２９】
次いで、検査用データ信号の供給を行う、他のソース線用検査信号線１８を選択し（ステップＳ７）、再びステップＳ２を行う。以降、ステップＳ２からステップＳ７を、表示パネル６の全ての画素に対する検査が完了するまで行う。上記操作は、ゲート線用検査信号線１６およびゲート信号線２０に対しても同様に行われる。表示パネル６の全ての画素に対する検査が完了した後、スイッチ信号線１４へのスイッチ信号の供給を停止する（ステップＳ８）ことにより、全ての画素検査工程が完了する。
【００３０】
本実施形態においては、ソース線用検査信号線１８に供給され、検査用トランジスタ２４を介してソース信号線２２に供給される、検査用データ信号が、ソース信号線２２とゲート電極Ｇとの間に形成されたキャパシタ２６にも供給される。キャパシタ２６に供給される検査用データ信号によって、ゲート電極Ｇに印加される信号の電圧が増大する。したがって、本実施形態に係る表示装置２の画素検査方法は、スイッチ信号線１４に供給されるスイッチ信号のみならず、検査用データ信号によっても、ゲート電極Ｇへの印加電圧の制御を行える。
【００３１】
したがって、スイッチ信号線１４に、ターンオン電圧であるＶ２の電圧を有するスイッチ信号を供給する必要がない。スイッチ信号線１４には、Ｖ２よりもΔＶ低い電圧のＶ１の電圧を有するスイッチ信号を供給すればよく、この場合においても、図４に示す第３期間Ｐ３において、表示パネル６の画素の検査が可能である。ゆえに、スイッチ信号線１４に供給されるスイッチ信号の電圧が、ΔＶだけ低減されるため、従来よりも消費電力を抑えて、表示装置２の画素の検査を行うことが可能である。
【００３２】
図５は比較形態に係る画素検査装置の一部を拡大して示す等価回路図であり、図１に対応する位置を拡大して示す。比較形態においては、キャパシタ２６が無いため、検査用トランジスタ２４をターンオンさせるために、スイッチ信号線１４にＶ２の実効電圧を有するスイッチ信号を検査工程中常時供給する必要がある。このため、表示装置の画素検査工程における消費電力の増大につながる。
【００３３】
〔実施形態２〕
図６は、本実施形態に係る画素検査装置２８の一部を拡大して示す等価回路図であり、図１に対応する位置を拡大して示す。本実施形態に係る画素検査装置２８は、前実施形態に係る画素検査装置４と比較して、キャパシタ２６が、検査用トランジスタ２４のソース電極Ｓとゲート電極Ｇとの間に形成されている点においてのみ異なる。
【００３４】
本実施形態においても、表示装置２の画素検査工程は、図３のフローチャートに示す、ステップＳ１からステップＳ８を実行することにより行われる。この場合、本実施形態において実施される画素検査方法の間の、ゲート電圧に印加される信号の電圧の経時変化は、図７のグラフに示される。図７における第１期間Ｐ１から第５期間Ｐ５は、図４における第１期間Ｐ１から第５期間Ｐ５が表す期間と対応する。
【００３５】
本実施形態においては、第２期間Ｐ２の期間が、前実施形態における第２期間Ｐ２よりも短い点が、前実施形態と異なっている。すなわち、本実施形態においては、ソース線用検査信号線１８に検査用データ信号を供給し始めてから、ゲート電極Ｇに印加される信号の電圧がＶ２に到達するまでの期間が、前実施形態よりも短い。これは、検査用データ信号の一部が、検査用トランジスタ２４のチャネルを介することなく、直接キャパシタ２６に充電されるため、ゲート電極Ｇに印加される信号の電圧の上昇が早まったことによる。
【００３６】
また、第４期間Ｐ４の期間が、前実施形態における第４期間Ｐ４よりも短い。すなわち、ステップＳ４が完了し、ソース線用検査信号線１８への検査用データ信号の供給を停止してから、ゲート電極Ｇに印加される信号の電圧がＶ１に低下するまでの期間が、前実施形態よりも短い。これは、キャパシタ２６の放電が、画素のトランジスタおよび画素容量に接続するソース信号線２２よりも抵抗の低い、ソース線用検査信号線１８を介して速やかに行われることによる。
【００３７】
本実施形態においては、検査用データ信号によって、ゲート電極Ｇへの印加電圧の制御を行うためのキャパシタ２６が、ソース電極Ｓとゲート電極Ｇとの間に形成されていることにより、第２期間Ｐ２および第４期間Ｐ４の期間を短縮できる。このため、検査時間を短縮できるため、表示装置２の画素検査工程における消費電力をさらに抑え、表示装置２の製造工程のタスクタイムを低減できる。
【００３８】
さらに、ソース信号線２２とゲート電極Ｇとの間に容量を形成しないため、表示パネル６の画素における画素容量への充電不足により、検査に不良が発生する可能性を低減できる。このため、表示装置２の製造における歩留まりをより改善できる。
【００３９】
〔まとめ〕
本発明の態様１に係る画素検査方法は、複数の画素ごとに複数の画素信号線を備えた表示装置において、各前記画素信号線に接続された検査用トランジスタを制御して、各前記画素信号線への検査用データ信号の入力を行う画素検査方法であって、前記検査用トランジスタのゲート電極にスイッチ信号を印加するスイッチ信号印加工程と、前記検査用トランジスタのソース電極に前記検査用データ信号を印加する検査用データ信号印加工程とを備え、前記スイッチ信号と前記検査用データ信号とによって、前記ゲート電極への印加電圧の制御を行う。
【００４０】
上記の構成によれば、スイッチ信号のみならず、検査用データ信号を使用して、ゲート電極への印加電圧の制御を行うことにより、スイッチ信号の電圧を低減することが可能である。このため、表示装置の画素の検査における消費電力を低減することが可能である。
【００４１】
本発明の態様２に係る画素検査方法は、上記態様１において、前記ゲート電極と前記画素信号線との間に容量を形成することにより、前記印加電圧の制御を行ってもよい。
【００４２】
上記の構成によれば、検査用トランジスタのチャネルを介して画素信号線に供給される検査用データ信号から、容量の充電が可能である。ゆえに、当該容量による、ゲート電極の昇圧により、スイッチ信号の電圧の低減が可能である。
【００４３】
本発明の態様３に係る画素検査方法は、上記態様１において、前記ゲート電極と前記ソース電極との間に容量を形成することにより、前記印加電圧の制御を行ってもよい。
【００４４】
上記の構成によれば、ソース電極に印加される検査用データ信号が、検査用トランジスタを介することなく、容量に直接充電され、かつ、抵抗の高い画素信号線を介することなく、容量から放電される。このため、ゲート電極への印加電圧の制御をより俊敏に行うことができる。また、ゲート電極と画素信号線との間に容量を形成しない場合には、画素容量への検査用データ信号の充電不足が発生する可能性を低減できる。
【００４５】
本発明の態様４に係る画素検査装置は、複数の画素ごとに複数の画素信号線を備えた表示装置の検査において、各前記画素信号線への検査用データ信号の入力を行う画素検査装置であって、ドレイン電極が前記画素信号線に接続された検査用トランジスタと、前記検査用トランジスタのゲート電極と接続されたスイッチ信号線と、前記検査用トランジスタのソース電極と接続された検査信号線とを備え、前記スイッチ信号線に印加されるスイッチ信号と、前記検査信号線に印加される前記検査用データ信号とによって、前記ゲート電極への印加電圧の制御を行う。
【００４６】
上記の構成によれば、態様１と同様の効果を奏する。
【００４７】
本発明の態様５に係る画素検査装置は、上記態様４において、前記ゲート電極と前記画素信号線との間にキャパシタを備える。
【００４８】
上記の構成によれば、態様２と同様の効果を奏する。
【００４９】
本発明の態様６に係る画素検査装置は、上記態様４において、前記ゲート電極と前記ソース電極との間にキャパシタを備える。
【００５０】
上記の構成によれば、態様３と同様の効果を奏する。
【００５１】
本発明の態様７に係る表示装置は、上記態様４から６における画素検査装置を備える。
【００５２】
上記の構成によれば、製造時の消費電力を低減した表示装置を提供できる。
【００５３】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【００５４】
２        表示装置
４、２８  画素検査装置
１４      スイッチ信号線
１６      ゲート線用検査信号線
１８      ソース線用検査信号線
２０      ゲート信号線（画素信号線）
２２      ソース信号線（画素信号線）
２４      検査用トランジスタ
２６      キャパシタ
Ｄ        ドレイン電極
Ｇ        ゲート電極
Ｓ        ソース電極
【図１】
2019090940.tif 000003
【図２】
2019090940.tif 000004
【図３】
2019090940.tif 000005
【図４】
2019090940.tif 000006
【図５】
2019090940.tif 000007
【図６】
2019090940.tif 000008
【図７】
2019090940.tif 000009