(57)【要約】【課題】画像処理効率の低下を抑えつつ、読取画像装置の内部メモリに蓄積した画像データを独自型式でシステムメモリに保存する技術を提供する。【解決手段】画像読取対象となる原稿の画像を読取る画像読取手段と、前記画像読取手段によって得られた画像データを処理するための画像処理演算器と、前記画像処理演算器から出力された画像データを格納するためのメモリと、前記メモリへアクセスする際に主走査方向の画素数によって操作するアドレスビットを決定する主走査方向画素数決定手段と、前記主走査方向画素決定手段に基づき、主走査方向における画素の順序が変わらないようにアドレスビットを操作するアドレスビット操作手段とを有することを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
画像読取対象となる原稿の画像を読取る画像読取手段と、
前記画像読取手段によって得られた画像データを処理するための画像処理演算器と、
前記画像処理演算器から出力された画像データを格納するためのメモリと、
前記メモリへアクセスする際に主走査方向の画素数によって操作するアドレスビットを決定する主走査方向画素数決定手段と、
前記主走査方向画素決定手段に基づき、主走査方向における画素の順序が変わらないようにアドレスビットを操作するアドレスビット操作手段と
を有することを特徴とする画像読取装置。
【請求項２】
前記アドレスビット操作手段は、前記原稿を読み取った画像における前記主走査方向の１ライン上で連続したすべての画素が前記メモリの連続したアドレスに格納され、副走査方向に隣接する別のライン上の画素が、非連続なアドレスに格納されるように前記アドレスビットを操作することを特徴とする請求項１に記載の画像読取装置。
【請求項３】
前記アドレスビット操作手段に対して、強制的にアドレスビット操作を解除する機能を有することを特徴とする請求項１または２に記載の画像読取装置。
【請求項４】
前記アドレスビット操作手段に対して、前記画像読取手段によって読み取った複数の画像について、異なるアドレスビット操作を通知するための画像カウンタを有することを特徴とする請求項１から３のいずれか一項に記載の画像読取装置。
【請求項５】
前記アドレスビット操作手段に対して、取得した複数の画像データとその際に各々決定したアドレスビット操作情報とを一対のデータとして管理する画像データ管理手段を有することを特徴とする請求項４に記載の画像読取装置。
【請求項６】
前記アドレスビット操作手段に対して、前記原稿を読み取った画像における前記主走査方向の隣接する複数のライン上の画素で構成されるデータブロック内の画素が前記メモリの連続したアドレスに格納されるように、前記データブロック内の副走査方向のアドレスについてアドレスビット操作を解除する副走査方向アドレス操作解除部を有することを特徴とする請求項１に記載の画像読取装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本提案は、ネットワークに接続可能な大容量メモリを搭載した画像読取装置を対象として、画像処理効率の低下を抑えつつ、読取画像装置の内部メモリに蓄積した画像データを独自型式でシステムメモリに保存する技術に関するものである。
【背景技術】
【０００２】
昨今の画像読取装置は、内部で画像処理を行うためメモリの大容量化が進んでいる。また、ネットワークに接続し複数人で共有する使用ケースも増えてきた。このような中、読取画像装置内に残った個人情報を含む画像データは、次の新しい画像データで上書きされるか、あるいは意図的に消去しない限り装置内に残り続ける。
【０００３】
画像読取装置は、まず主走査方向順に画像データを取込み、次に副走査方向にずらしながら、連続的に画像データをメモリに格納する。そのため物理アドレスのオーダ順に画像データが並ぶ。従って、第三者によって、メモリ情報がダンプされた場合、物理アドレス順にダンプするので比較的簡単な方法で読取画像を復元できる。この対策として、論理アドレスを変換し物理アドレス上のメモリ情報を意図的に非連続にする方法が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５７００２２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載されているように、画像処理やＤＤＲメモリ動作の観点では、画像処理の効率やバーストアクセスの容易性のため連続データがアドレス順に従って格納されたほうが有利である。しかしながら、この観点では上述した、論理アドレス変換による物理アドレスの非連続化、という方法との両立が困難となる。
【課題を解決するための手段】
【０００６】
この発明の一態様によるメモリアクセスシステムは、
画像データを処理する画像処理演算器と、出力された画像データを格納するためのメモリと、メモリへアクセスする際に主走査方向の画素数によって操作するアドレスビットを決定する主走査方向画素数決定手段と、主走査方向画素決定手段に基づきアドレスビットを交換するアドレスビット操作手段と、
を有しており、複数の読取り画像について、その各々の主走査方向画素数に従って、物理アドレス上の画像データを連続データとするか、あるいは非連続データとするかを動的に管理する。
【発明の効果】
【０００７】
本発明により、読み取った画像に対応して、主走査方向には連続データ、副走査方向には非連続データあるいは連続データ、となるように物理アドレス上に格納することができる。その結果、内部メモリに蓄積した画像データを独自型式で保存しつつ、主走査方向における連続データの画像処理効率は従来相当となる。また、画像読取装置で取得する画像ごとに主走査方向の画素数を検知することで、連続データ・非連続データの格納アドレスを動的に管理することができる。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る画像読取装置の模式図。
【図２】画像読取装置および画像読取装置に接続するＰＣの構成ブロック図。
【図３】実施例１に係る画像読取装置の構成図。
【図４】実施例１に係る画像読取装置の動作・フローチャート。
【図５】実施例１に係る画像読取装置の処理結果。
【図６】実施例１に係る画像読取装置のアドレス操作の例。
【図７】アドレスビット変換の別の例。
【図８】アドレス変換後にメモリ上に格納された画像データの例。
【図９】実施例２に係る画像読取装置の構成図。
【図１０】実施例２に係る画像読取装置の動作・フローチャート。
【図１１】実施例３に係る画像読取装置の構成図。
【図１２】実施例３に係る画像読取装置の動作・フローチャート。
【図１３】実施例４に係る画像読取装置の構成図。
【図１４】実施例４に係る画像読取装置の動作・フローチャート。
【図１５】実施例５に係る画像読取装置の構成図。
【図１６】実施例５に係る画像読取装置の動作・フローチャート。
【発明を実施するための形態】
【０００９】
(実施例１)
【００１０】
図１は、本発明に係る画像読取装置１００の模式図である。以下、画像読取装置１００が備える各構成について説明する。原稿台１０２は、読取対象となる原稿１０１を積載収納する。原稿台１０２上の原稿１０１は、給紙ローラー１０６によって１枚ずつ分離して搬送路１０８に送り出され、搬送ローラー１０７によって搬送路１０８に沿って搬送され、排出部１０３に排出される。排出部１０３は画像読取処理を終えた原稿１０１を積載収納する。搬送ローラー１０７は、送りローラと分離ローラとで構成されていても良い。
【００１１】
レジストセンサ１０９は搬送路１０８上を搬送される原稿１０１を検出する。レジストセンサ１０９が原稿１０１を検出すると、画像読取ユニット１０４で原稿１０１の読取りを開始する。本実施形態の場合、画像読取ユニット１０４は２つ設けられており、一方が原稿１０１の表面を、他方が原稿１０１の裏面を読取る。無論、画像読取ユニット１０４を１つ設けて、原稿１０１の片面のみを読取る構成としてもよい。各画像読取ユニット１０４に対向する位置には、対向面部材である背景板１０５がそれぞれ設けられている。背景板１０５は、例えば、黒色で非蛍光部材である。
【００１２】
次に、画像読取装置１００の制御系の構成について説明する。図２は、画像読取装置１００の制御系のブロック図及びネットワーク２００との接続例を示す。
【００１３】
画像読取装置１００は、制御部１０を備える。制御部１０は、ＣＰＵ１１と、ＲＯＭ１２と、ＲＡＭ１３と、入出力Ｉ／Ｆ（インターフェース）１４と、通信Ｉ／Ｆ（インターフェース）１５と、を備える。
【００１４】
ＣＰＵ１１は、ＲＯＭ１２に記憶されたプログラムを実行し、画像読取装置１００全体の制御を行う。ＲＯＭ１２には、ＣＰＵ１１が実行するプログラムや固定的なデータが記憶される。ＲＡＭ１３には、ラインイメージセンサー１０４３が読取った画像データや、ＣＰＵ１１の演算結果といった可変データが記憶される。ＲＯＭ１２及びＲＡＭ１３は他の記憶手段でもよい。
【００１５】
入出力Ｉ／Ｆ１４には以下の構成が接続され、ＣＰＵ１１とデータの入出力が行われる。駆動回路２２は、給紙ローラー１０６、搬送ローラー１０７等を駆動するモーター２１をＣＰＵ１１の命令に従って駆動する。センサ２３には、上述したレジストセンサ１０９や原稿１０１の搬送終了を検出する排出検出センサ等が含まれ、その検出結果をＣＰＵ１１は取得することができる。
【００１６】
駆動回路２４は、各画像読取ユニット１０４の一対の発光部１０４４をＣＰＵ１１の命令に従って駆動する。一対の発光部１０４４は、それぞれ独立して駆動される。また、駆動回路２４は、発光部１０４４の発光強度を可変するもの（例えば、発光部１０４４への供給電力量を可変とするもの）である。
【００１７】
画像処理演算器の一例であるＡ／Ｄ変換器２５及び画像処理回路２６は、各画像読取ユニット１０４のラインイメージセンサー１０４３毎に設けられる。Ａ／Ｄ変換器２５は、ラインイメージセンサー１０４３が出力する、画像を示すアナログ画像信号をデジタル画像信号に変換する。画像処理回路２６は、Ａ／Ｄ変換器２５が変換したデジタル画像信号に対して、シェーディング補正等の画像処理を行う。ＣＰＵ１１は、画像処理回路２６から出力される画像信号を取得することができる。
【００１８】
通信Ｉ／Ｆ１５は、ネットワーク２００に接続可能なインターフェースである。ユーザからの要求に従って、通信Ｉ/Ｆ１５により画像データを転送することができる。
【００１９】
ネットワーク上には、ファイルを管理するためのサーバー２１１や、個人ＰＣ２１２、他のスキャナ２１３のような周辺装置が接続可能である。
【００２０】
図３は、図２中の太枠で囲んだ画像処理回路２６の内部を詳しく示したものであり、本実施形態のブロック図となる。また図４に本実施形態のフローチャートを示す。画像処理演算器３００と、画像データを格納するメモリ３０１と、主走査方向画素数検知器３０２と、アドレスビット操作器３０３から構成する。なお、アドレスビット操作器３０３内部の回路例を図３の下方に記す。
【００２１】
ステップＳ３１で画像処理演算器３００から、現在処理している画像の主走査方向画素数を、主走査方向画素検知器３０２にて検知する。次に、確定した主走査方向の画素数を越える、最小の２のべき乗数を求める。例えば２０００画素の場合、２の１１乗(<２０４８)となる。つまり、主走査方向は下位１１本のアドレスビットでアドレッシングが可能となり、副操作方向は、下位１１本以外の上位アドレスビットでアドレッシングすることになる。このようにして主走査方向画素検知器３０２によって検知した結果に基づいて、アドレスビットを操作する主走査方向の画素数を決定する。
【００２２】
次にステップＳ３２にて、最小の２のべき乗数(例：１１ビット)をアドレスビット操作器３０３に通知する。
【００２３】
最後にステップＳ３３にて、主走査方向のアドレスビット(下位１１ビット)はビット操作せず、副走査方向のアドレスビット(下位１１ビット以外)をアドレスビット操作器３０３でビット交換し、主走査方向には連続データ、副走査方向には非連続データが並ぶように物理アドレスをビット操作し、メモリ３０１に画像を格納する。言い換えれば、このビット操作によって、副走査方向に隣接するライン上の画素が非連続なアドレスに格納されるが、主走査方向に隣接する画素の順序は変わらないように連続したアドレスに格納される。
【００２４】
図５から図８にてアドレスビットの交換例とアドレスビットの交換により連続データが非連続化される例を説明する。
【００２５】
図５は主走査方向に２ｋ画素、副走査方向に４ｋ画素とした場合のアドレスビットの操作例を示したものである。前述したように主走査方向画素数検知器３０２がアドレスビット操作器３０３に主走査方向画素数２ｋを検知し通知することで、アドレスビット０からアドレスビット１０までの１１本に対してはアドレスビットの操作を抑止し、アドレスビット１１以降からアドレスビット２２までの１２本についてはアドレスビットの操作を行うことになる。
【００２６】
次に、アドレスビット操作器３０３内部で行うアドレス操作例を示す。論理アドレス空間で特定アドレス番地に格納される画像データをアドレス操作する手段として、アドレスビットとある特定の値とで排他的論理和(ＸＯＲ)を取る。この例では、特定の値として５５５０００ｈを用いる。その結果、アドレスの０番地は５５５０００番地へ変換され、また５５５０００番地は０番地へ変換される。同様に２ＡＡＡＡＡ番地は７ＦＦＡＡＡ番地へと変換される。排他的論理和(ＸＯＲ)であるため、主走査方向に必要なアドレスビット０からアドレスビット１０までの１１本のビットに対しては、アドレス変換に用いる値の各ビットをすべて０にして演算することでアドレス変換は発生せず、副走査に相当するアドレスビット１１以降からアドレスビット２２に対してのみ特定の値（ここでは５５５０００ｈ）を使用して選択的にアドレス変換を施すことができる。この時に用いた特定の値は当該の画像をメモリに書き込む際、あるいは読み出す際の両方で適用することで、いつでも画像を再現できる。
【００２７】
図６では、簡略化した例を用いて上記のアドレス操作を説明する。図６には、ｄａｔａ１からｄａｔａ５のアドレスを示すアドレス１からアドレス５のそれぞれに対応するアドレスビット０から１５の例を示している。各アドレスにおいて右端のアドレスビットがビット０で左端のアドレスビットがビット１５である。このアドレスビットのうち、主走査方向に対応するものが、上述した例と同様にビット０からビット１０までであり、副走査方向に対応するものがビット１１からビット１５である。これらの各データに対し、Ａ０００ｈで変換したものを示している。図６に示すように、ビット０からビット１１まではＡ０００ｈと排他論理和を取った結果では変換されていない。一方、ビット１２からビット１５は、Ａ０００ｈと排他論理和を取った結果、数値が変換され、結果としてビット１１からビット１５で示す副走査方向のアドレスが変換されている。副走査方向を示すビットはビット１１からビット１５であるのに対し、変換されるアドレスはビット１２からビット１５のみであるが、結果として副走査方向に対応するビット１１からビット１５で示されるアドレス番地が変更される。
【００２８】
図７はアドレスビット変換の別例を示したものである。本例の場合、アドレスビットの０から１０まではそのままであり、１１ビット以降で、例えばアドレスビット１１をアドレスビット２１へ、アドレスビット１２をアドレスビット２２に特定のルールに従って交換することで、任意のアドレスビットに操作することができる。このように各種の方法によってアドレスビットを操作することができ、ビット操作については、ここで説明した方法に限るものではない。またアドレスビット変換に用いた特定の値や、アドレスビットの交換情報はＣＰＵが任意のタイミングでアクセスできるメモリ空間内に保持され、任意のタイミングで消去・上書きによる更新が可能であるとする。
【００２９】
図８は物理アドレス変換後に、メモリ上に格納された画像データである。すなわち、取得したオリジナルデータと比較して主走査方向には連続データ、副走査方向には非連続データが並ぶように物理アドレスをビット操作したものである。アドレスビット上位側をビット操作することでオリジナルの画像データを推測困難なレベルまで変化させることができる。またこの際に用いた各種アドレスビット変換のための特定の値や変換情報は、削除あるいは上書きによる更新により二度と再現できなくなることが好ましい。
【００３０】
図３の下方に示した回路例の場合、ＣＰＵあるいは演算器から入力されたアドレスバスは、主走査方向画素数検知器３０２からの入力によりアドレスビット操作されたものと、操作されていないアドレスバスをセレクタにより選択できる方式となっている。セレクタを制御する選択信号の例としては、レジスタ等を介したユーザ入力や、ソフトウェア、別回路からの入力などの方法が適用可能である。
【００３１】
(実施例２)
【００３２】
図９に本実施例のブロック図を示す。また図１０に本実施例のフローチャートを示す。本実施例では、第一の実施例に対して、アドレスビット操作解除４０１を実装する。ステップＳ４４ではアドレスビット操作解除部４０１が、ソフトウェアによるアドレスビット操作の解除要求通知あるいは演算器から発行されるアドレスビット操作の解除要求通知を受けて、アドレスビット操作器３０３の操作を解除する。解除後は、演算器からメモリをリードしても元の画像を復元することができない。つまり、解除要求通知に従ってアドレスビット操作器３０３の操作を解除すると同時に、アドレスビット操作における特定の値（アドレス変換のルール）を放棄することによって、メモリに格納されている画像に対して復元することができなくするものである。
【００３３】
ソフトウェアからの解除要求通知は任意のタイミングで受付可能であり、また画像処理演算器３００からの解除要求は、タイマーなどの汎用機能から受け付けてもよい。前者の場合、画像読取後にユーザの意思で強制的に画像を復元できなくするために利用でき、また後者の場合、画像読取後に一定時間を放置した際に復元できなくなるような使用方法を実現できる。
【００３４】
(実施例３)
【００３５】
図１１に本実施例のブロック図を示す。また図１２に本実施例のフローチャートを示す。本実施例では、第一の実施例に対して、画像カウンタ５０１を実装する。画像カウンタ５０１は一枚目の取込み完了後、二枚目の取込み開始時に一枚目とは異なるアドレスビット操作をアドレスビット操作手段３０３に通知する機能を有する。ステップＳ５５に示すように、ビット操作を更新することで、複数の取込み画像の各々について異なるアドレスビット操作を設定することができる。
【００３６】
(実施例４)
【００３７】
図１３に本実施例のブロック図を示す。また図１４に本実施形態のフローチャートを示す。本実施例では、第一の実施例に対して、画像データ管理部６０１を実装する。ステップＳ６４として示している通り、画像データ管理６０１は、読取画像とその画像をメモリにライトした際のアドレスビット操作情報を一対一で対応させて記憶する機能を有し、その上で複数枚の画像を管理する。その結果、画像毎に異なったアドレスビット操作情報を用いて画像が記憶されていても、正確に画像を読み出すことができる。なお、画像データ管理部６０１は、アドレスビット操作情報によるアドレス操作の結果を管理しており、第三者による不正アクセスにより、画像データ管理部６０１によって管理されている一対の画像データとアドレスビット操作情報とは、異なるアドレス操作情報を用いて画像データに対するアクセスが試みられた際には、不正アクセスが発生したことを検知し、外部に通知する手段を有する。
【００３８】
(実施例５)
【００３９】
図１５に本実施例のブロック図を示す。また図１６に本実施例のフローチャートを示す。本実施例では、第一の実施例に対して、副走査方向のアドレスビット操作を解除する機能を有する副走査方向アドレス操作解除部７０１を実装する。画像処理のうち例えばＪＰＥＧなどのように、副走査方向に数ラインが揃った状態で画像処理する機能については、副走査方向にもデータが連続であることが好ましい。その際、本機能により非連続なデータを連続に並び替えることが可能となる。例えばステップＳ７２に示したように、ＪＰＥＧが８ラインの副走査情報を必要とする場合、上述したように下位アドレス１１本だけビット操作せずに画像を記憶していたものから、さらにアドレスビット３本をビット操作させないようにすることで、主走査方向の画素数（この例においては２０００画素）×８ライン分のデータブロックについては連続で保存されることになる。それ以降のアドレスビットをビット操作することで、データブロック単位では連続した画像の保存が可能になると同時に、データブロック間では非連続なアドレスに画像を保管することができる。
【００４０】
以上説明した各実施形態においては、主走査方向に対応するアドレスビット操作を行わずに、主走査方向に対しては連続したデータが保存されるようにしたことによって、アドレスビット操作を行った後でも、主走査方向に連続したデータに対する画像処理を、簡易に行うことができる。
【００４１】
また、画像読取装置で取得する画像ごとに主走査方向の画素数を検知することで、連続データ・非連続データの格納アドレスを動的に管理することができる。
【００４２】
但し、本発明は、これに限らず、例えば主走査方向に対応するアドレスビットはビット操作され、副走査方向に対応するアドレスビットはビット操作されないような特定の値を用いてアドレス変換を行っても良い。
【符号の説明】
【００４３】
１００  画像読取装置
１０１  原稿
１０２  原稿台
１０３  排出部
１０４  画像読取ユニット
１０４４  発光部
１０５  背景板
１０６  給紙ローラー
１０７  搬送ローラー
１０８  搬送路
１０９  レジストセンサ
１０  画像読取装置制御部
１１  ＣＰＵ
１２  ＲＯＭ
１３  ＲＡＭ
１４  入出力Ｉ／Ｆ
１５  通信Ｉ／Ｆ
２１  モーター
２２  モーター駆動回路
２３  センサー
２４  発光部駆動回路
２５  Ａ／Ｄ変換器
２６  画像処理回路
２００  ネットワーク
２１１  サーバー
２１２  ＰＣ
２１３  スキャナ
３００  画像処理演算器
３０１  主走査方向画素数検知器
３０２  アドレスビット操作器
３０３  メモリ
４０１  アドレスビット操作解除機能
５０１  画像カウンタ
６０１  画像データ管理
７０１  副走査方向アドレス解除
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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