(57)【要約】  電界効果トランジスタは、ソース電極と、ドレイン電極と、ゲート電極と、無機半導体の結晶または多結晶の層と、誘電体層とを含む。無機半導体の層は、物理的にソース電極からドレイン電極まで延びる活性チャネル部分を有する。無機半導体は、層内の結合力が共有結合および／またはイオン結合である２次元の層の積み重ねを有する。互いに隣接する層のそれぞれが、共有結合およびイオン結合の力よりかなり弱い力によって互いに結合される。誘電体層は、ゲート電極と無機半導体材料の層の間に介在する。ゲート電極は、無機半導体の層の活性チャネル部分の導電率を制御するように構成される。
2007506286.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタを含む装置であって、
前記トランジスタが、
ソース電極と、
ドレイン電極と、
ゲート電極と、
無機半導体の結晶または多結晶の層であって、物理的に前記ソース電極から前記ドレイン電極まで延びる活性チャネル部分を有し、前記無機半導体は、層内の結合力が共有結合および／またはイオン結合である２次元の層の積み重ねを有し、互いに隣接する前記層のそれぞれが、共有結合およびイオン結合の力よりかなり弱い力によって互いに結合された、無機半導体の結晶または多結晶の層と、
前記無機半導体層の前記活性チャネル部分の導電率を制御するように構成されたゲート電極と、前記無機半導体材料の層との間に介在した、誘電体の層とを含む、装置。
【請求項２】
非結晶であり機械的に可撓である基板をさらに含み、前記電界効果トランジスタが、前記基板上に位置した、請求項１に記載の装置。
【請求項３】
前記層が、前記活性チャネルの導電方向を実質的に横切る方向で積み重ねられた、請求項１に記載の装置。
【請求項４】
前記チャネルが、大多数の電荷キャリアが正孔である導電状態と、大多数の電荷キャリアが電子である導電状態とを前記活性チャネル中に起こす能力がある、請求項１に記載の装置。
【請求項５】
前記無機半導体が、金属ダイカルコゲナイド、ハロゲン化金属および二価金属の水酸化物からなる群から選択された化合物を含む、請求項１に記載の装置。
【請求項６】
前記無機半導体が、遷移金属ダイカルコゲナイドを含む、請求項１に記載の装置。
【請求項７】
電界効果トランジスタを製造する方法であって、
結晶または多結晶の無機半導体の層を設ける工程であって、前記半導体は、層内の結合力が共有結合および／またはイオン結合である２次元の層の積み重ねを含み、互いに隣接する前記層のそれぞれが、ファン・デル・ワールス力によって互いに結合されている、工程と、
ソース電極およびドレイン電極を形成する工程であって、前記半導体層の活性チャネル部分が、前記ソース電極から前記ドレイン電極に延びている、工程と、
誘電体の層を形成する工程と、
ゲート電極を形成する工程であって、前記ゲート電極が、前記誘電体層と接触して前記活性チャネルの導電率を変化させる能力があり、前記誘電体の層が、前記ゲート電極と前記活性チャネルの間に介在した、工程とを含む、方法。
【請求項８】
前記方法が、非結晶でありかつ機械的に可撓である基板上に、前記電界効果トランジスタを製造する工程を含む、請求項７に記載の方法。
【請求項９】
前記無機半導体が、金属ダイカルコゲナイド、ハロゲン化金属および二価金属の水酸化物からなる群から選択された化合物を含む、請求項７に記載の方法。
【請求項１０】
前記無機半導体が、遷移金属ダイカルコゲナイドまたは二価金属の水酸化物を含む、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ）に関し、ＦＥＴを製造する方法に関する。
【背景技術】
【０００２】
本出願は、２００３年９月２２日出願の米国仮出願第６０／５０４，２１５号に基づき優先権を主張するものである。
【０００３】
ＦＥＴは、現代の電子機器において非常に重要なデバイスである。多くのＦＥＴでは、半導体チャネルの表面条件が、ＦＥＴの動作に重要な影響を及ぼす。具体的には、半導体表面およびどんな隣接する誘電体も電荷を捕捉することができる。その捕捉された電荷は、半導体中の移動可能な電荷キャリアの密度を低下させることができるはずである。そのため、捕捉された電荷密度が高密度になると、ＦＥＴの動作に悪影響を及ぼす。
【０００４】
実際、無機ＦＥＴの従来の製造には、不動態化工程がしばしば含まれ、それによってその捕捉される電荷密度を低減する。シリコンＦＥＴでは、不動態化工程は、水素雰囲気中におけるＦＥＴチャネルのシリコン表面のアニーリングを含む。水素は、化学的に表面シリコン原子からのダングリングボンドに結合し、それによって電荷トラップのようなダングリングボンドを中和する。
【特許文献１】米国仮出願第６０／５０４，２１５号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
不動態化工程によって、優れた動作特性を有した結晶シリコン・ベースのＦＥＴの製造が可能になるが、結晶シリコン・ベースのＦＥＴには、いくつかの電子機器用途に有害な１つの性質がある。具体的には、結晶シリコン・ベースのＦＥＴは、機械的に剛体であり、通常剛体の結晶基板上で製造される。いくつかの用途では、ＦＥＴおよび関連する基板が、機械的に可撓であることが望ましい。有機ＦＥＴは、可撓であり、可撓性基板上で製造されてきたが、その動作特性は、通常、結晶シリコン・ベースのＦＥＴの動作特性よりかなり劣る。機械的に可撓であり、通常の有機ＦＥＴの動作特性より優れた動作特性を有する、別のタイプのＦＥＴが得られれば、望ましいことである。
【課題を解決するための手段】
【０００６】
様々な実施形態によって、無機ＦＥＴが提供され、その無機ＦＥＴでは、半導体チャネルが、異方性化学結合を有した材料を含む。異方性化学結合のおかげで、半導体チャネルは、高い移動度を有し機械的な可撓性も示す。
【０００７】
一実施形態では、電界効果トランジスタが特徴付けられる。この電界効果トランジスタは、ソース電極と、ドレイン電極と、ゲート電極と、無機半導体の結晶または多結晶の層と、誘電体の層とを含む。無機半導体の層は、活性チャネル部分が、物理的にソース電極からドレイン電極に延びている。無機半導体は、層内の結合力が共有結合および／またはイオン結合である２次元の層の積み重ねである。互いに隣接する層のそれぞれが、共有結合およびイオン結合の力よりかなり弱い力によって互いに結合される。誘電体層が、ゲート電極と無機半導体材料の層の間に介在する。ゲート電極は、無機半導体層の活性チャネル部分の導電率を制御するように構成される。
【０００８】
他の実施形態では、電界効果トランジスタが特徴付けられる。このトランジスタは、ソース電極と、ドレイン電極と、ゲート電極と、物理的にソース電極とドレイン電極の間に延在する無機半導体の層と、ゲート電極と無機半導体の層の間に介在する誘電体層とを含む。無機半導体は、金属ダイカルコゲナイド、ハロゲン化金属および二価金属の水酸化物からなる群から選択された化合物を含む。ゲート電極は、無機半導体の層の活性チャネル部分の導電率を制御するように構成される。
【０００９】
他の実施形態では、電界効果トランジスタを製造する方法が特徴付けられる。この方法は、結晶または多結晶の無機半導体の層を設ける工程と、ソース電極およびドレイン電極を形成する工程と、誘電体層を形成する工程と、ゲート電極を形成する工程とを含む。半導体は、層内の結合力が共有結合および／またはイオン結合である２次元の層の積み重ねを含む。互いに隣接する層のそれぞれが、ファン・デル・ワールス力によって互いに結合される。半導体層の活性チャネル部分が、ソース電極からドレイン電極に延びる。ゲート電極は、誘電体層と接触し、活性チャネル部分の導電率を変化させる能力がある。誘電体層は、ゲート電極と活性チャネルの間に介在する。
【発明を実施するための最良の形態】
【００１０】
図面および本文中では、同じ参照番号は、同じ機能を有する要素を示す。
様々な実施形態が、図面および以下の記述によって、より完全に説明される。しかし、本発明は、様々な形で実施することができ、図面および詳しい記述によって説明される実施形態に限定されるものでない。
【００１１】
図１および２に、無機半導体を用いた電界効果トランジスタ１０を示す。ＦＥＴ１０は、ソース電極１２およびドレイン電極１４を含む。例示的なソース電極およびドレイン電極は、金属、たとえば銀、金、銅またはアルミニウムから、あるいはカーボンまたは高濃度にドープされた半導体などの導電性材料から製造される。ソース電極１２およびドレイン電極１４は、活性半導体チャネル１６の末端部への電気接続部になる。活性半導体チャネル１６は、高濃度で異方的に結合された無機半導体の層１８の一部分である。ＦＥＴ１０は、制御ゲート構造も含む。その制御ゲート構造は、ゲート電極２０およびゲート誘電体層２２を含む。ゲート電極２０用の例示的導電体は、ソース電極１２およびドレイン電極１４用に上記で挙げた導電体を含む。ゲート誘電体層２２は、ゲート電極２０と高濃度で異方的に結合された無機半導体の層１８の間に介在する。例示的ゲート誘電体層２２は、無機誘電体または有機誘電体、たとえば高分子誘電体から形成される。
【００１２】
ＦＥＴ１０は、基板２４の平面状の表面上に位置する。基板２４は、様々な誘電性材料または半導体材料から選択することができる。例示的材料は、石英ガラス、結晶シリコン、ポリマーおよびプラスチックを含む。具体的には、高濃度で異方的に結合された無機半導体および／または電極１２、１４、２０は、機械的に可撓にすることができ、結晶表面上に製造する必要はない。したがって、ＦＥＴ１０と支持基板２４は、ともに機械的に可撓にすることができる。
【００１３】
図３を参照すると、図１および２の層１８の半導体は、高濃度で異方的化学的に結合した構造を有した結晶無機材料である。具体的には、結晶無機材料は、２次元（２Ｄ）のシート２８の積み重ね２６である。個々の２Ｄシート２８の原子は、シート内の共有結合および／またはイオン結合、すなわち強い化学結合によって互いに保持される。実質的により弱い力、たとえばファン・デル・ワールス力が、積み重ね２６の隣接する２Ｄシート２８を互いに保持する。実質的により弱いシート間の力は、点欠陥位置および／または少なくとも２Ｄシート２８の縁部３０または個々の結晶において、孤立した共有結合／イオン結合を含むことがある。それにもかかわらず、イオン結合および／または共有結合による強い化学結合は、互いに隣接する２Ｄシート２８のそれぞれの間に実質的に存在しない。
【００１４】
シート間に共有結合またはイオン結合が実質的に存在しないことによる一結果は、図３の結晶材料が、積み重ね２６の広い上部表面および下部表面３２に沿って、たとえば点欠陥位置および横の縁部３０から離れたところでは、実質的にダングリング化学結合を有さないことである。図１および２のＦＥＴ１０では、２Ｄシート２８の表面３２が、活性チャネル１６に沿って配向され、それによってダングリング共有結合またはダングリング・イオン結合が、活性チャネル１６の表面３２に沿って実質的に存在しないことが保証される。ダングリング結合が存在しないことによって、捕捉される電荷が、活性チャネル１６の表面３２において、ただし表面３２上および／または誘電体層２２中の点欠陥部を除き、実質的に排除される。そのダングリング結合は、従来のシリコンＭＯＳＦＥＴ中で、電荷が捕捉される１つの主な原因である。
【００１５】
層１８の表面においてダングリング化学結合が実質的に存在しないことによって、活性チャネル１６は、高いキャリア移動度と低い閾値ゲート電圧とを有することができる。たとえば、ＷＳｅ２の実施形態による層１８の活性チャネル１６の電荷キャリア移動度は、通常、有機ＦＥＴの活性チャネル中の電荷キャリア移動度の値より、何桁かのオーダーで大きい。
【００１６】
シート間に共有結合またはイオン結合が実質的に存在しないことによる他の結果は、図３の結晶材料が、通常機械的に可撓になることである。図１および２の結晶半導体の層１８を曲げても、通常損傷を生じない。というのは、図３の積み重ね２６の重ね合わされた２Ｄ層２８間の結合が非常に弱いため、層１８が曲げられたとき、２Ｄ層２８は、互いの間で慴動し合うことができるからである。そのため、図１および２のＦＥＴ１０は、機械的に可撓になることができる。ただし、基板２４、誘電体層２２および電極１２、１４、２０も可撓性材料からなるものとする。
【００１７】
図１および２の層１８の高濃度で異方的に結合された半導体への候補には、いくつかの種類がある。この種類には、遷移金属ダイカルコゲナイド、いくつかの非遷移金属ダイカルコゲナイド、ハロゲン化金属および二価金属の水酸化物が含まれる。
【００１８】
遷移金属ダイカルコゲナイドは、一般式がＴＸ２である。ただしＴは、遷移金属であり、Ｘは、カルコゲナイド、たとえばセレニウム（Ｓｅ）、硫黄（Ｓ）またはテルル（Ｔｅ）である。例示的な遷移金属ダイカルコゲナイドは、ＭｏＳｅ２、ＨｆＳ２およびＷＳｅ２を含む。ここで、Ｍｏ、ＨｆおよびＷは、それぞれモリブデン、ハフニウムおよびタングステンである。
【００１９】
非遷移金属ダイカルコゲナイドは、一般式がＭＸ２である。ただし、Ｍは、金属であり、Ｘは、カルコゲナイドである。非遷移金属ダイカルコゲナイドの一例は、ＳｎＳｅ２である。ここで、Ｓｎは、スズである。
【００２０】
ハロゲン化金属は、式がＭＹ２またはＭＹ３である。ただし、Ｍは、金属であり、Ｙはハロゲン化物、たとえば塩素、臭素または沃素である。例示的なハロゲン化金属は、ＣｄＣｌ２、ＣｄＩ２、ＰｂＩ２、ＳｂＩ３およびＣｒＣｌ３を含む。ここで、Ｃｄ、Ｐｂ、ＳｂおよびＣｒは、それぞれカドミウム、鉛、アンチモンおよびクロムである。いくつかのハロゲン化金属は、ＦＥＴにはより望ましくないことがある。たとえば、それらは、通常の大気中で湿気によって悪影響を受けるからである。
【００２１】
二価金属の水酸化物は、一般式がＭ（ＯＨ）２である。ただし、Ｍは、二価金属であり、（ＯＨ）は、水酸化物官能基である。例示的な二価金属の水酸化物は、Ｃｕ（ＯＨ）２、Ｎｉ（ＯＨ）２およびＺｎ（ＯＨ）２を含む。ここで、Ｃｕ、ＮｉおよびＺｎは、それぞれ銅、ニッケルおよび亜鉛である。
【００２２】
図４に、図３の積み重ね２６の２つの互いに隣接する層２８中の、Ｗ原子およびＳｅ原子の相対的変位を示すことによって、ＷＳｅ２の結晶構造を表す。１つの層２８内で、各Ｗ原子とそれに隣接する６個のＳｅ原子が、１対の三角柱を形成する。三角柱のＷ原子とＳｅ原子は、共有結合／イオン結合によって互いに結合する。これとは違って、ｃ格子方向に沿って隣接する層のＳｅ原子は、弱いファン・デル・ワールス力だけで互いに結合する。
【００２３】
図５および６に、代替の実施形態によるＦＥＴ１０”および１０”を示す。ＦＥＴ１０’では、ゲート構造２０、２２と、ソース／ドレイン電極１２、１４は、高濃度で異方的に結合された無機半導体の層１８の互いに反対側上に位置する。ＦＥＴ１０”では、ゲート２０およびゲート誘電体層２２は、基板２４上に位置し、ところがソース／ドレイン電極１２、１４および高濃度で異方的に結合された無機半導体の層１８は、ゲート誘電体２２の上に位置する。
【００２４】
図７に、高濃度で異方的に結合された無機半導体の層を用いたＦＥＴ、たとえば図１および２に示したようなものを製造する方法４０を示す。
【００２５】
方法４０は、誘電体基板または半導体基板の平面状の上部表面上に、異方的に結合された半導体の薄い層を設ける工程を含む（ステップ４２）。半導体の層は、上記に述べた材料、たとえば遷移金属ダイカルコゲナイド、金属ダイカルコゲナイド、ハロゲン化金属または二価金属の水酸化物のうちの１つから形成される。異方的に結合された半導体の薄い層は、たとえばその中にいくつかの２Ｄシートだけを有する、または多くの前記２Ｄシートを有することができる。半導体層は、結晶または多結晶であり、その２Ｄシートが、基板の上部表面に垂直の方向に沿って積み重ねられるように、方向付けられる。例示的半導体ＷＳｅ２の場合、原子平面（ａ、ｂ）は、たとえば基板の平面状の上部表面と接触することができるはずである。
【００２６】
この層を設ける工程には、別の環境下で半導体の全結晶を成長させる工程、および次に基板の上部表面上に全結晶を配置する工程が必要である。あるいは、この設ける工程には、適切な従来の薄膜堆積プロセスによって、基板の上部表面上に半導体の薄い結晶膜または多結晶膜を直接堆積する、または成長させる工程が必要である。
【００２７】
ＷＳｅ２の結晶の場合、例示的な成長プロセスには、以下の工程が含まれる。まず、Ｗ粉末およびＳｅ少量を、正確に化学量比１対２で混合する。次に、ＷとＳｅの混合物をアンプル容器に入れ、それを真空中で密封する。次に、密封したアンプル容器を室温から約１，０００℃までゆっくりと加熱する。温度を１，０００℃まで上げるために、たとえば２日かけることがある。加熱によって、固体のＷと液体のＳｅの混合物が生成される。ＷｅＳｅ２のプレート状の結晶が、加熱されたＷとＳｅの混合物の表面上に成長する。次いで、アンプル容器をゆっくり冷却し、ＦＥＴ用の基板の上部表面上に配置するために、ＷｅＳｅ２の結晶全部をアンプル容器から取り出す。
【００２８】
ＷＳｅ２結晶を製造する別のプロセスには、以下の工程が含まれる。まず、多段階プロセスを介して精製されたＷ粉末を得る。そのプロセスでは、ＷＯ３が、約８００℃において密閉チューブ中で、繰り返し昇華させられる。昇華毎に、精製された黄色っぽいＷＯ３粉末が生成され、昇華源に不純物残渣が残る。昇華させて精製したＷＯ３は、大気圧において約８００℃の温度でＨ２ガス流に晒される。Ｈ２によってＷＯ３粉末は、還元されて、精製されたＷの灰色がかった粉末になり、その粉末では、不純物対Ｗのモル比を約１０−５より小さくすることができる。さらに、高真空中において浮遊帯法で不純物を煮沸して除去することによって、Ｗをさらに精製することができる。次に、密閉した水晶チューブ中において約９２５℃で、固体ＷをＳｅと反応させて生成物を生成する。この生成物を、約２℃／ｃｍの温度勾配を通じて転位させる。この勾配のより冷たい側の領域中に、ＷＳｅ２のプレート状結晶が、形成される。チューブを冷却後、ＦＥＴ用の基板の上部表面上に配置するために、ＷＳｅ２の結晶全部を取り出す。
【００２９】
方法４０には、上記のように設けられた、異方的に結合された半導体の層の上部表面上に、ドレイン電極およびソース電極を形成する工程も含まれる（ステップ４４）。この形成する工程には、異方的に結合された半導体の層の上部表面上へ、金または銀などの金属膜を、マスク制御によって蒸発させて堆積させるための工程が含まれることがある。あるいは、この形成する工程には、半導体層の表面上へ、たとえばカーボン粒子などの導電性粒子のコロイド懸濁液を塗り、次いで溶媒を蒸発させて除去し、それによってその上に導電性のソース電極およびドレイン電極を形成する工程が含まれることがある。
【００３０】
方法４０には、無機または有機誘電体層、すなわちゲート誘電体によって異方的に結合された半導体の層のチャネル部分に被覆を施す工程も含まれる（ステップ４６）。この被覆を施す工程には、半導体上へマスク制御による誘電体の堆積を実施する工程、または半導体上へ誘電体を回転成形する工程が必要になることがある。例示的な被覆工程には、半導体の層上にパリレンのコンフォーマル高分子被覆を形成する工程が必要である。たとえば、パリレン層は、厚さを約１μｍとすることができる。周知のように、物理的な転位プロセスは、室温条件下でそのパリレン層を生成することができる。物理的な転位プロセスは、約１００℃でパラキシレンの二量体を蒸発させ、約７００℃の温度において別の熱分解領域中で二量体を劈開させ、次いで劈開した二量体を半導体層に転位し、そこで室温における重合によってパリレン層が形成される。
【００３１】
方法４０は、半導体層のチャネル部分の上になるようにゲート電極を位置合わせして、誘電体層上にゲート電極を形成することも含む（ステップ４８）。ゲート電極を形成するための工程には、半導体層上へ金属を蒸発させ堆積させる、または導電性粒子のコロイド懸濁液を塗る、どちらかの工程、すなわちドレイン電極およびソース電極を形成するための上記で述べたプロセスが必要である。
【００３２】
図１および２、ならびに図５および６のＦＥＴ１０、１０’、１０”の様々な実施形態は、キャリアが電極１２、１４から活性チャネル１６中に注入される、ショットキー型のトランジスタとして機能する。対称的単一チャネルのＦＥＴ１０、１０’、１０”の様々な構成に応じて、キャリアの両面の振舞い、すなわち大多数の電荷キャリアが正孔である伝導、および大多数の電荷キャリアが電子である伝導も示す。活性チャネルが、遷移金属ダイカルコゲナイドＷＳｅ２である場合、両面の振舞いが見られる。というのは、ゲート電圧が、ソース／ドレイン電極においてバンドの曲げの符号を変える能力があるからである。
【００３３】
図８に、そのような１つのＷＳｅ２ベースのＦＥＴの実施形態について約６０°Ｋで測定したときの、ゲート電圧Ｖｇ（単位Ｖ）の関数として、測定したソース・ドレイン電流ＩｓＤ（単位Ａ）をプロットする。測定したデータ・ポイントの２つの別々の経路は、ヒステリシス効果から生じたものである。測定データ・ポイントは、正および負のゲート電位、すなわち電子および正孔を加えられた両方の場合に、ＷＳｅ２ベースのＦＥＴが、動作することを表している。室温で、ＷＳｅ２ベースのＦＥＴは、約１００ｃｍ２／（Ｖ−ｓｅｃ）から５００ｃｍ２／（Ｖ−ｓｅｃ）までの固有移動度があった。２つのプローブの形状に基づき、測定用プローブと半導体の間に実質的な接触抵抗があるため、測定の結果、移動度、すなわち約１００ｃｍ２／（Ｖ−ｓｅｃ）までの移動度について、明らかにより低い値が示されている。
【００３４】
測定したＷＳｅ２ベースのＦＥＴは、室温で動作するよりも低温、たとえば６０°Ｋで動作するとき、ソース・ドレイン電流のオン／オフ比がより高かった。低温におけるオン／オフ比の値がより高かったのは、ＦＥＴの半導体の全導電率が、低温でより低かったことから生じた。室温において全導電率が比較的より高いのは、恐らく、意図しなかったＷＳｅ２半導体のｐ型ドーピングが原因で起きた。そのドーピングは、半導体中のＷ対Ｓｅのモル比が１対２から違うとき、起こる。
【００３５】
異方的に結合された半導体、たとえばＷＳｅ２の意図しなかったドーピングは、恐らく、半導体形成中の、構成要素、たとえばＷとＳｅの化学量論比の誤差が原因で起こる。そのような意図しなかったドーピングを減少した形成方法は、室温で、ＦＥＴのソース・ドレイン電流のオン／オフ比をより高くするに違いない。
この開示、図面および特許請求の範囲から、本発明の他の実施形態が、当業者に明らかになるはずである。
【図面の簡単な説明】
【００３６】
【図１】その活性チャネルが異方的に結合された無機半導体である、電界効果トランジスタ（ＦＥＴ）の斜視図である。
【図２】図１のＦＥＴの横断面図である。
【図３】図１および２のＦＥＴの半導体の積み重ね構造を示す斜投影図である。
【図４】図１および２のＦＥＴ用の一例示的半導体中の原子構造を示す図である。
【図５】その活性チャネルが異方的に結合された無機半導体である、ＦＥＴの他の実施形態の横断面図である。
【図６】その活性チャネルが異方的に結合された無機半導体である、ＦＥＴの第３の実施形態の横断面図である。
【図７】異方的に結合された無機半導体を用いたＦＥＴ、たとえば図１および２のＦＥＴを製造する方法のフローチャートの図である。
【図８】ＷＳｅ２ベースの図１および２のＦＥＴの実施形態について、６０°Ｋで測定し、ゲート電圧の関数としてプロットしたソース・ドレイン電流の図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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2007506286.tif 000012
2007506286.tif 000013