(57)【要約】【課題】キャパシタが空の状態で電源が電力を生成し始めた場合でも十分な電圧で負荷に電力を供給可能な蓄電回路を提供すること。【解決手段】蓄電回路１０は、供給電圧Ｖｉを出力するキャパシタ２０と、電圧検知回路３０と、比較回路４０と、付加的回路５０と、スイッチ回路６０とを備えている。電圧検知回路３０は、参照電圧Ｖｒと検知電圧Ｖｄとを出力する。キャパシタ２０が空の状態から動作し始めたとき、検知電圧Ｖｄは参照電圧Ｖｒよりも低く、比較回路４０は、供給電圧Ｖｉに応じた付加的印加電圧Ｖｘａを付加的回路５０に印加する。スイッチ回路６０は、キャパシタ２０と負荷８８との間に接続されており、且つ、付加的回路５０に接続されている。付加的印加電圧Ｖｘａが付加的閾値に達するまで、スイッチ回路６０には、所定閾値よりも低い印加電圧Ｖｘが印加され、スイッチ回路６０は、負荷８８をキャパシタ２０から遮断する。【選択図】図１
2019110629.tif 000002
【特許請求の範囲】
【請求項１】
電源から供給される電力を蓄積して負荷に供給する蓄電回路であって、
前記蓄電回路は、前記電源と前記負荷とを互いに接続する電源ラインと、キャパシタと、電圧検知回路と、比較回路と、付加的回路と、スイッチ回路とを備えており、
前記キャパシタは、前記電源ラインに接続されており、前記電源から供給される前記電力を蓄積してゼロよりも大きな供給電圧を前記電源ラインに印加し、
前記電圧検知回路は、前記電源ラインに接続された検知入力端と、参照電圧を出力する参照出力端と、検知電圧を出力する検知出力端とを有しており、
前記参照電圧は、前記供給電圧が所定電圧よりも低い場合、前記供給電圧であり、前記供給電圧が前記所定電圧以上の場合、前記所定電圧であり、
前記検知電圧は、前記供給電圧に応じて変化し、且つ、前記供給電圧よりも低く、
前記比較回路は、前記電源ラインに接続されており、且つ、前記参照出力端に接続されたポジティブ入力端と、前記検知出力端に接続されたネガティブ入力端と、付加的制御電圧を出力する出力端とを有しており、
前記付加的制御電圧は、前記ポジティブ入力端に印加された電圧が前記ネガティブ入力端に印加された電圧よりも高い場合、前記供給電圧に応じた高電圧であり、前記ポジティブ入力端に印加された前記電圧が前記ネガティブ入力端に印加された前記電圧よりも低い場合、グランド電圧に応じた低電圧であり、
前記付加的回路は、前記電源ラインに接続された電源端と、グランドされたグランド端とを有しており、前記電源端と前記グランド端との間を遮断する非グランド状態と、前記電源端を前記グランド端と導通させるグランド状態との間を遷移可能であり、
前記スイッチ回路は、前記電源ラインにおいて前記キャパシタと前記負荷との間に接続されており、前記負荷を前記キャパシタから遮断する遮断状態と、前記負荷を前記キャパシタと導通させる導通状態との間を遷移可能であり、
前記付加的回路は、前記比較回路の前記出力端に接続された付加的制御端と、制御電圧を出力する付加的出力端とを有しており、
前記制御電圧は、前記付加的回路が前記非グランド状態にある場合、前記供給電圧に応じた高電圧であり、前記付加的回路が前記グランド状態にある場合、前記グランド電圧に応じた低電圧であり、
前記付加的回路は、前記供給電圧がゼロから上昇して、前記付加的制御電圧に応じて前記付加的制御端に印加された付加的印加電圧が付加的閾値に達するまでは、前記非グランド状態を取り、前記付加的印加電圧が前記付加的閾値に達した以降は、前記付加的印加電圧が前記付加的閾値よりも高い場合、前記グランド状態を取り、前記付加的印加電圧が前記付加的閾値よりも低い場合、前記非グランド状態を取り、
前記スイッチ回路は、前記付加的出力端に接続された制御端を有しており、
前記スイッチ回路は、前記供給電圧がゼロから上昇して、前記制御電圧に応じて前記制御端に印加された印加電圧が所定閾値に達するまでは、前記遮断状態を取り、前記印加電圧が前記所定閾値に達した以降は、前記印加電圧が前記所定閾値よりも高い場合、前記導通状態を取り、前記印加電圧が前記所定閾値よりも低い場合、前記遮断状態を取り、
前記供給電圧がゼロから上昇して前記付加的印加電圧が前記付加的閾値に達するまで、前記印加電圧は、前記所定閾値よりも低い
蓄電回路。
【請求項２】
請求項１記載の蓄電回路であって、
前記付加的回路の前記電源端は、前記電源ラインに接続されると共に、前記電圧検知回路の前記検知出力端に接続されており、
前記制御電圧は、前記付加的回路が前記非グランド状態にある場合、前記検知電圧に応じた高電圧である
蓄電回路。
【請求項３】
請求項２記載の蓄電回路であって、
前記付加的回路は、Ｎ型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）からなる付加的スイッチング素子を備えており、
前記付加的スイッチング素子において、ゲートは、前記付加的制御端として機能し、ソースは、前記グランド端として機能し、ドレインは、前記電源端として機能し、且つ、前記電圧検知回路の前記検知出力端と前記スイッチ回路の前記制御端との間に接続されており、
前記付加的閾値は、前記付加的スイッチング素子において前記ソースと前記ドレインとの間を導通させるための前記ゲートと前記ソースとの間の電位差の閾値であり、
前記スイッチ回路は、Ｐ型ＭＯＳＦＥＴからなる主スイッチング素子と、Ｎ型ＭＯＳＦＥＴからなる副スイッチング素子とを備えており、
前記主スイッチング素子において、ソースは、前記電源ラインの前記電源側に接続されており、ドレインは、前記電源ラインの前記負荷側に接続されており、
前記副スイッチング素子において、ゲートは、前記制御端として機能し、ソースは、グランドされており、ドレインは、２つの抵抗を介して前記主スイッチング素子の前記ソースに接続されており、
前記主スイッチング素子のゲートは、前記２つの抵抗の間に接続されており、
前記所定閾値は、前記副スイッチング素子において前記ソースと前記ドレインとの間を導通させるための前記ゲートと前記ソースとの間の電位差の閾値である
蓄電回路。
【請求項４】
請求項１から請求項３までのいずれかに記載の蓄電回路であって、
前記所定閾値は、前記付加的閾値以上である
蓄電回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源から供給された微小な電力を蓄積して負荷に供給する蓄電回路に関する。
【背景技術】
【０００２】
例えば、非特許文献１には、このタイプの蓄電回路が開示されている。
【０００３】
図１１を参照すると、非特許文献１に開示された蓄電回路９０は、電源９２がエネルギーハーベスティングによって生成した微小な電力を蓄積して負荷９８に供給する。蓄電回路９０は、電源ライン９３と、キャパシタ（図示せず）と、電圧検知回路９４と、比較回路９５（ヒステリシスコンパレータ）と、抵抗Ｒ１からなるプルアップ抵抗９６と、スイッチ回路９７とを備えている。キャパシタは、電源ライン９３に接続されており、電源９２が生成した電力を蓄積する。この結果、電源ライン９３に電圧Ｖｉが生じる。
【０００４】
電圧検知回路９４は、３つの抵抗Ｒ５，Ｒ１０，Ｒ１１と、ツェナーダイオードＺ１とを備えている。電圧検知回路９４は、電源ライン９３に接続されており、Ｒ５の一端及びＲ１０の一端に電圧Ｖｉが印加される。この結果、Ｒ５の他端には、電圧Ｖｒが生じ、Ｒ１０の他端には、電圧Ｖｄが生じる。電圧Ｖｒは、電圧ＶｉがＺ１のツェナー電圧Ｖｚよりも低い場合、電圧Ｖｉであり、電圧Ｖｉがツェナー電圧Ｖｚ以上の場合、ツェナー電圧Ｖｚである。電圧Ｖｄは、電圧ＶｉをＲ１０とＲ１１とによって分圧した電圧である。
【０００５】
比較回路９５は、オープンドレインのコンパレータ９５２と、２つの抵抗Ｒ８，Ｒ９とを備えている。コンパレータ９５２は、電源ライン９３に接続されており、電圧Ｖｉが印加される（図示せず）。コンパレータ９５２のポジティブ入力端には、電圧Ｖｄに応じた電圧Ｖｐが印加され、ネガティブ入力端には、電圧Ｖｒが印加される。また、コンパレータ９５２の出力端は、接続点９６２において、プルアップ抵抗９６を介して電源ライン９３に接続されている。
【０００６】
スイッチ回路９７は、Ｎ型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）からなるスイッチング素子Ｓ１と、Ｐ型ＭＯＳＦＥＴからなるスイッチング素子Ｓ２と、３つの抵抗Ｒ２，Ｒ３，Ｒ７とを備えている。Ｓ１において、ソースは、グランドされており、ドレインは、Ｒ２及びＲ３を介して電源ライン９３に接続されており、ゲートは、Ｒ７を介して接続点９６２に接続されている。Ｓ２において、ソースは、電源ライン９３に接続されており、ドレインは、負荷９８に接続されており、ゲートは、Ｒ２を介してＳ１のドレインに接続されている。
【０００７】
上述の回路構成により、電圧Ｖｐが電圧Ｖｒよりも低い場合、接続点９６２（Ｓ１のゲート）がグランドされ、Ｓ１がＯＦＦ状態（ソースとドレインとが導通していない状態）になる。この結果、Ｓ２のゲートに電圧Ｖｉが印加され、Ｓ２は、ＯＦＦ状態になる。即ち、スイッチ回路９７は、負荷８８をキャパシタ（図示せず）から遮断する遮断状態になる。一方、電圧Ｖｐが電圧Ｖｒ以上の場合、Ｓ１のゲートに電圧Ｖｉが印加され、Ｓ１がＯＮ状態（ソースとドレインとが導通した状態）になる。この結果、Ｓ２のゲートに電圧Ｖｉよりも小さな電圧（電圧ＶｉをＲ２とＲ３とによって分圧した電圧）が印加され、Ｓ２はＯＮ状態になる。即ち、スイッチ回路９７は、負荷８８をキャパシタと導通させる導通状態になる。
【０００８】
非特許文献１によれば、キャパシタ（図示せず）が空の状態において電源９２が電力を生成すると、電力は、キャパシタに徐々に蓄積され、電圧Ｖｉ、電圧Ｖｄ及び電圧Ｖｐが徐々に高くなる。電圧Ｖｐが電圧Ｖｒに達するまで、スイッチ回路９７は遮断状態を維持し、電源９２が生成した電力は、負荷９８によって消費されることなく、キャパシタに蓄積される。キャパシタが十分に充電された後に、電圧Ｖｐが電圧Ｖｒ以上になり、スイッチ回路９７は導通状態になる。このとき、十分に大きな電力が負荷９８に供給される。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】小野仁，外３名，「スイッチング回路を応用した省エネルギー・エネルギーハーベスティング技術の開発」，平成２７年度  宮城県産業技術総合センター研究報告，宮城県（産業技術総合センター），平成２８年９月，Ｎｏ．１３（２０１５），ｐ．１−７
【発明の概要】
【発明が解決しようとする課題】
【００１０】
非特許文献１に開示された蓄電回路９０は、理論的には上述したように動作する。しかしながら、実際に回路を構成して実験してみると、電圧Ｖｉが上昇して電圧Ｖｐが電圧Ｖｒ以上になるよりも前に、スイッチ回路９７が導通状態になる場合がある。この場合、キャパシタが十分に充電されていないため、負荷９８を動作させるには不十分な電圧のまま負荷９８への電力供給が始まる。即ち、電源９２が生成した電力は、キャパシタを充電して蓄電回路９０を適切に動作させることなく、負荷９８によって無駄に消費され続ける。
【００１１】
そこで、本発明は、キャパシタが空の状態で電源が電力を生成し始めた場合でも十分な電圧で負荷に電力を供給可能な蓄電回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
研究の結果、コンパレータによっては、コンパレータに印加される電圧Ｖｉがゼロから上昇して所定電圧に達するまでの間、電圧Ｖｐが電圧Ｖｒよりも低いとの条件を満たしていても、出力端がグランド電位にならない場合があることが分かった。また、このようなコンパレータを使用した蓄電回路において、キャパシタが十分に充電される前にスイッチ回路が導通状態になる場合があることが分かった。そこで、本発明は、電圧Ｖｉがゼロに近いときであっても、スイッチ回路を確実に遮断状態にする蓄電回路を提供する。具体的には、本発明は、下記の蓄電回路を提供する。
【００１３】
本発明は、第１の蓄電回路として、
電源から供給される電力を蓄積して負荷に供給する蓄電回路であって、
前記蓄電回路は、前記電源と前記負荷とを互いに接続する電源ラインと、キャパシタと、電圧検知回路と、比較回路と、付加的回路と、スイッチ回路とを備えており、
前記キャパシタは、前記電源ラインに接続されており、前記電源から供給される前記電力を蓄積してゼロよりも大きな供給電圧を前記電源ラインに印加し、
前記電圧検知回路は、前記電源ラインに接続された検知入力端と、参照電圧を出力する参照出力端と、検知電圧を出力する検知出力端とを有しており、
前記参照電圧は、前記供給電圧が所定電圧よりも低い場合、前記供給電圧であり、前記供給電圧が前記所定電圧以上の場合、前記所定電圧であり、
前記検知電圧は、前記供給電圧に応じて変化し、且つ、前記供給電圧よりも低く、
前記比較回路は、前記電源ラインに接続されており、且つ、前記参照出力端に接続されたポジティブ入力端と、前記検知出力端に接続されたネガティブ入力端と、付加的制御電圧を出力する出力端とを有しており、
前記付加的制御電圧は、前記ポジティブ入力端に印加された電圧が前記ネガティブ入力端に印加された電圧よりも高い場合、前記供給電圧に応じた高電圧であり、前記ポジティブ入力端に印加された前記電圧が前記ネガティブ入力端に印加された前記電圧よりも低い場合、グランド電圧に応じた低電圧であり、
前記付加的回路は、前記電源ラインに接続された電源端と、グランドされたグランド端とを有しており、前記電源端と前記グランド端との間を遮断する非グランド状態と、前記電源端を前記グランド端と導通させるグランド状態との間を遷移可能であり、
前記スイッチ回路は、前記電源ラインにおいて前記キャパシタと前記負荷との間に接続されており、前記負荷を前記キャパシタから遮断する遮断状態と、前記負荷を前記キャパシタと導通させる導通状態との間を遷移可能であり、
前記付加的回路は、前記比較回路の前記出力端に接続された付加的制御端と、制御電圧を出力する付加的出力端とを有しており、
前記制御電圧は、前記付加的回路が前記非グランド状態にある場合、前記供給電圧に応じた高電圧であり、前記付加的回路が前記グランド状態にある場合、前記グランド電圧に応じた低電圧であり、
前記付加的回路は、前記供給電圧がゼロから上昇して、前記付加的制御電圧に応じて前記付加的制御端に印加された付加的印加電圧が付加的閾値に達するまでは、前記非グランド状態を取り、前記付加的印加電圧が前記付加的閾値に達した以降は、前記付加的印加電圧が前記付加的閾値よりも高い場合、前記グランド状態を取り、前記付加的印加電圧が前記付加的閾値よりも低い場合、前記非グランド状態を取り、
前記スイッチ回路は、前記付加的出力端に接続された制御端を有しており、
前記スイッチ回路は、前記供給電圧がゼロから上昇して、前記制御電圧に応じて前記制御端に印加された印加電圧が所定閾値に達するまでは、前記遮断状態を取り、前記印加電圧が前記所定閾値に達した以降は、前記印加電圧が前記所定閾値よりも高い場合、前記導通状態を取り、前記印加電圧が前記所定閾値よりも低い場合、前記遮断状態を取り、
前記供給電圧がゼロから上昇して前記付加的印加電圧が前記付加的閾値に達するまで、前記印加電圧は、前記所定閾値よりも低い
蓄電回路を提供する。
【００１４】
また、本発明は、第２の蓄電回路として、第１の蓄電回路であって、
前記付加的回路の前記電源端は、前記電源ラインに接続されると共に、前記電圧検知回路の前記検知出力端に接続されており、
前記制御電圧は、前記付加的回路が前記非グランド状態にある場合、前記検知電圧に応じた高電圧である
蓄電回路を提供する。
【００１５】
また、本発明は、第３の蓄電回路として、第２の蓄電回路であって、
前記付加的回路は、Ｎ型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）からなる付加的スイッチング素子を備えており、
前記付加的スイッチング素子において、ゲートは、前記付加的制御端として機能し、ソースは、前記グランド端として機能し、ドレインは、前記電源端として機能し、且つ、前記電圧検知回路の前記検知出力端と前記スイッチ回路の前記制御端との間に接続されており、
前記付加的閾値は、前記付加的スイッチング素子において前記ソースと前記ドレインとの間を導通させるための前記ゲートと前記ソースとの間の電位差の閾値であり、
前記スイッチ回路は、Ｐ型ＭＯＳＦＥＴからなる主スイッチング素子と、Ｎ型ＭＯＳＦＥＴからなる副スイッチング素子とを備えており、
前記主スイッチング素子において、ソースは、前記電源ラインの前記電源側に接続されており、ドレインは、前記電源ラインの前記負荷側に接続されており、
前記副スイッチング素子において、ゲートは、前記制御端として機能し、ソースは、グランドされており、ドレインは、２つの抵抗を介して前記主スイッチング素子の前記ソースに接続されており、
前記主スイッチング素子のゲートは、前記２つの抵抗の間に接続されており、
前記所定閾値は、前記副スイッチング素子において前記ソースと前記ドレインとの間を導通させるための前記ゲートと前記ソースとの間の電位差の閾値である
蓄電回路を提供する。
【００１６】
また、本発明は、第４の蓄電回路として、第１から第３までの蓄電回路のいずれかであって、
前記所定閾値は、前記付加的閾値以上である
蓄電回路を提供する。
【発明の効果】
【００１７】
本発明によれば、キャパシタが空の状態で電源が電力を生成し始めた場合、供給電圧は、ゼロから上昇し、付加的制御端に印加される付加的印加電圧は、所定時間経過後に付加的閾値に達する。本発明によれば、制御端に印加される印加電圧は、この所定時間が経過するまで、所定閾値よりも低い。従って、付加的印加電圧が付加的閾値を超えて付加的回路が最初のグランド状態に遷移するまで、スイッチ回路を遮断状態に維持できる。即ち、本発明によれば、キャパシタが空の状態で電源が電力を生成し始めた場合でも十分な電圧で負荷に電力を供給可能である。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態による蓄電回路を示すブロック図である。
【図２】図１の蓄電回路を示す回路図である。
【図３】図１の蓄電回路において、キャパシタが空の状態からスイッチ回路が導通状態に遷移する直後までの付加的回路及びスイッチ回路の動作の一例を模式的に示す図である。
【図４】図１の蓄電回路において、キャパシタが空の状態からスイッチ回路が導通状態に遷移する直後までの付加的回路及びスイッチ回路の動作の別の一例を模式的に示す図である。
【図５】図２の蓄電回路から付加的回路を除去した蓄電回路（本発明によらない蓄電回路）を示す回路図である。
【図６】図５の蓄電回路のスイッチ回路の動作の一例を模式的に示す図である。
【図７】図２の蓄電回路の変形例を示す回路図である。
【図８】図２及び図７の蓄電回路の電圧検知回路の変形例を示す回路図である。
【図９】図２の蓄電回路の実施例１の動作を示すグラフである。
【図１０】図２の蓄電回路の実施例２の動作を示すグラフである。
【図１１】非特許文献１の蓄電回路を示す回路図である。
【発明を実施するための形態】
【００１９】
図１を参照すると、本発明の実施の形態による蓄電回路１０は、蓄電装置（図示せず）の回路であり、電源８２から供給される電力を蓄積して負荷８８に供給する。蓄電回路１０は、電源８２と負荷８８とを互いに接続する電源ライン１２と、キャパシタ２０と、電圧検知回路３０と、比較回路４０と、付加的回路５０と、スイッチ回路６０とを備えている。
【００２０】
本実施の形態における電源８２は、周囲の環境から微小なエネルギーを収穫することで（即ち、エネルギーハーベスティングによって）１０μＷ〜１ｍＷ程度の微小な電力を生成し、且つ、微小な電圧を生成する。電源８２は、例えば、光電池、熱電素子、又は、整流後の振動発電体である。
【００２１】
本実施の形態における負荷８８は、例えば、昇圧型ＤＣ−ＤＣコンバータ、降圧型ＤＣ−ＤＣコンバータ、昇降圧型ＤＣ−ＤＣコンバータ（以下、「ＤＣ−ＤＣコンバータ」と総称する。）、センサ、マイクロコンピュータ、無線デバイス等の半導体素子を含む電子機器や、小型モーター等の動作開始時に一定以上の電圧を必要とする電子機器である。
【００２２】
本実施の形態における負荷８８は、使用時に、動作状態と待機状態との間を繰り返し遷移する。負荷８８の待機状態における消費電力は、動作状態における消費電力と比較して著しく低い。一方、負荷８８の動作状態における消費電力（動作電力）は、数ｍＷ〜数Ｗ程度であり、電源８２が直接的に供給可能な電力よりも大きい。このため、負荷８８を電源８２に直接接続すると、電源８２は電圧降下を起こし、電源８２の電圧は、負荷８８を適切に動作させるための電圧（動作開始電圧）に到達しない。また、負荷８８であるＤＣ−ＤＣコンバータは、このような電子機器と蓄電回路１０との間に接続され、蓄電回路１０から付加された電圧を変換して、電子機器に供給する。ＤＣ−ＤＣコンバータの電源が投入された直後には、ＤＣ−ＤＣコンバータの動作開始電圧（例えば、０．６Ｖ〜数Ｖ程度）よりも高い電圧によってＤＣ−ＤＣコンバータに電力を供給する必要がある。
【００２３】
以下に説明するように、本実施の形態における蓄電回路１０は、電源８２が生成する微小な電力（静電エネルギー）をキャパシタ２０に蓄積し、キャパシタ２０が十分に充電された段階で、必要な高電圧によって、負荷８８に電力を供給する。但し、本発明は、これに限られない。例えば、蓄電回路１０は、負荷８８に直接供給可能な高い電力及び電圧を生成する電源８２に接続してもよい。
【００２４】
以下、まず、本実施の形態における蓄電回路１０の各回路の構造及び機能について説明する。
【００２５】
図１を参照すると、電源ライン１２は、電源８２とスイッチ回路６０との間に、第１接続点（接続点）１２２、第２接続点（接続点）１２４、第３接続点（接続点）１２６、及び、第４接続点（接続点）１２８を有している。４つの接続点１２２、１２４、１２６、１２８は、電源８２に最も近い接続点１２２からスイッチ回路６０に最も近い接続点１２８まで、この順に並んでいる。
【００２６】
キャパシタ２０は、接続点１２２において電源ライン１２に接続されている。詳しくは、キャパシタ２０の一端は、接続点１２２に接続されており、キャパシタ２０の他端は、グランドされている。このように接続されたキャパシタ２０は、電源８２から供給される微小な電力を蓄積してゼロよりも大きな供給電圧Ｖｉを電源ライン１２に印加する。供給電圧Ｖｉは、キャパシタ２０に電力が蓄積されるにつれて、負荷８８の動作開始電圧を超えて上昇する。上述したように、電源８２が生成する電力が負荷８８の動作電力よりも低い場合、負荷８８を電源８２に直接接続すると、電源８２は電圧降下を起こし、電源８２が生成する電圧が負荷８８の動作開始電圧よりも低くなる。一方、蓄電回路１０は、電源８２と負荷８８との間の接続点１２２に接続されたキャパシタ２０を備えているため、負荷８８を電源８２から一定時間遮断してキャパシタ２０に静電エネルギーを蓄積することにより、負荷８８の動作開始電圧よりも高い出力電圧Ｖｏによって負荷８８に電力を供給できる。
【００２７】
詳しくは、蓄電回路１０は、供給電圧Ｖｉがゼロから上昇して負荷８８の動作開始電圧よりも十分に高い開始電圧ＶＨに達するまで、初期状態を取り、負荷８８を電源８２及びキャパシタ２０から遮断する。蓄電回路１０が初期状態にあるとき、電源８２が生成した電力は、負荷８８に供給されることなくキャパシタ２０に蓄積され続け、これにより、供給電圧Ｖｉは、次第に高くなる。
【００２８】
蓄電回路１０は、供給電圧Ｖｉが開始電圧ＶＨまで上昇すると、負荷８８を電源８２及びキャパシタ２０に接続する。この結果、キャパシタ２０に蓄積された電力は、負荷８８に供給され、これにより、供給電圧Ｖｉは、次第に低くなる。蓄電回路１０は、供給電圧Ｖｉが、負荷８８が動作可能な最低電圧程度の停止電圧ＶＬまで下降すると、負荷８８を電源８２及びキャパシタ２０から遮断する。この結果、電源８２から供給される電力は、供給電圧Ｖｉが再び開始電圧ＶＨに達するまで、キャパシタ２０に蓄積され続ける。即ち、蓄電回路１０は、供給電圧Ｖｉが最初に開始電圧ＶＨに達した後、定常状態となり、負荷８８への電力供給実行期間と電力供給中断期間とからなるサイクルを繰り返す。
【００２９】
本実施の形態におけるキャパシタ２０は、１つのコンデンサから構成されている。但し、本発明は、これに限られない。例えば、キャパシタ２０は、２以上のコンデンサから構成されていてもよいし、コンデンサ以外の電子部品を含んでいてもよい。キャパシタ２０が２以上のコンデンサを含んでいる場合、コンデンサ間の接続方法は特に限定されない。また、キャパシタ２０は、電解コンデンサ、セラミックコンデンサ、電気二重層コンデンサ等の様々なコンデンサから構成可能である。
【００３０】
電圧検知回路３０は、接続点１２４において電源ライン１２に接続されている。詳しくは、電圧検知回路３０は、検知入力端３２と、参照出力端３６と、検知出力端３８とを有している。検知入力端３２は、接続点１２４において電源ライン１２に接続されており、これにより、検知入力端３２に供給電圧Ｖｉが印加される。参照出力端３６は、印加された供給電圧Ｖｉに応じて参照電圧Ｖｒを出力する。検知出力端３８は、印加された供給電圧Ｖｉに応じて検知電圧Ｖｄを出力する。
【００３１】
図２を参照すると、より具体的には、本実施の形態の電圧検知回路３０は、３つの抵抗Ｒ７、Ｒ８、Ｒ９と、１つの定電圧素子（ツェナーダイオード）Ｚ１とを備えている。抵抗Ｒ７とツェナーダイオードＺ１とは、互いに直列に接続されており、抵抗Ｒ８と抵抗Ｒ９とは、互いに直列に接続されている。
【００３２】
抵抗Ｒ７の一端は、接続点１２４に接続されており、検知入力端３２として機能する。抵抗Ｒ７の他端は、ツェナーダイオードＺ１のカソードに接続されており、ツェナーダイオードＺ１のカソードは、参照出力端３６として機能する。ツェナーダイオードＺ１のアノードは、グランドされている。上述の接続により、参照出力端３６は、検知入力端３２に印加された供給電圧Ｖｉがツェナー電圧（所定電圧）ＶＺよりも低い場合、供給電圧Ｖｉを出力し、供給電圧Ｖｉが所定電圧ＶＺ以上の場合、所定電圧ＶＺを出力する。換言すれば、参照電圧Ｖｒは、供給電圧Ｖｉが所定電圧ＶＺよりも低い場合、供給電圧Ｖｉであり、供給電圧Ｖｉが所定電圧ＶＺ以上の場合、所定電圧ＶＺである。
【００３３】
抵抗Ｒ８の一端は、接続点１２４に接続されており、検知入力端３２として機能する。抵抗Ｒ８の他端は、抵抗Ｒ９の一端に接続されており、抵抗Ｒ９の一端は、検知出力端３８として機能する。抵抗Ｒ９の他端は、グランドされている。上述の接続により、検知出力端３８は、供給電圧Ｖｉに応じた検知電圧Ｖｄを出力する。検知電圧Ｖｄは、供給電圧Ｖｉに応じて変化し、且つ、供給電圧Ｖｉよりも低い。特に、本実施の形態の検知電圧Ｖｄは、蓄電回路１０が初期状態にあるとき、検知電圧Ｖｄ＝供給電圧Ｖｉ×Ｒ９×{１／Ｒ８＋１／（Ｒ４＋Ｒ５＋Ｒ６）}／[１＋Ｒ９×{１／Ｒ８＋１／（Ｒ４＋Ｒ５＋Ｒ６）}]の分圧式によって表される。この分圧式において、ＲＮ（Ｎは８又は９）は、抵抗ＲＮの抵抗値を示している。以降の説明においても、式中のＲＮ（Ｎは整数）は、抵抗ＲＮの抵抗値を示している。
【００３４】
本実施の形態の検知電圧Ｖｄは、蓄電回路１０が初期状態から定常状態に遷移する時点や、定常状態にある蓄電回路１０が電力供給実行期間と電力供給中断期間との間を遷移する時点を除き、供給電圧Ｖｉに比例して変化する。本実施の形態の定電圧素子Ｚ１は、ツェナーダイオードであり、所定電圧ＶＺは、ツェナー電圧である。即ち、参照電圧Ｖｒは、供給電圧Ｖｉとツェナー電圧との間の大小関係に応じて変化する。
【００３５】
但し、本発明は、これに限られない。例えば、検知電圧Ｖｄは、供給電圧Ｖｉに応じて変化する限り、常に同じ比例定数によって供給電圧Ｖｉに比例して変化する必要はない。従って、検知電圧Ｖｄは、供給電圧Ｖｉの分圧以外の方法で得てもよい。また、定電圧素子Ｚ１は、ツェナーダイオードでなくてもよい。例えば、定電圧素子Ｚ１は、順方向に直列に接続した複数のダイオードであってもよい。但し、いずれの場合にも、定電圧素子Ｚ１は、所定電圧ＶＺとして十分に高い公称電圧を有する素子から形成する必要がある。より具体的には、所定電圧ＶＺは、公称値で１．８Ｖ以上であることが好ましい。
【００３６】
纏めると、電圧検知回路３０は、供給電圧Ｖｉと所定電圧ＶＺとによって規定される参照電圧Ｖｒ、及び、供給電圧Ｖｉによって規定される検知電圧Ｖｄが得られる限り、どのように構成されていてもよい。例えば、図８を参照すると、変形例による電圧検知回路３０Ｂは、ツェナーダイオードＺ１に代えて、直列に接続された４つのダイオードＤ１、Ｄ２、Ｄ３、Ｄ４を有している。電圧検知回路３０Ｂによっても、電圧検知回路３０と同様な参照電圧Ｖｒ及び検知電圧Ｖｄが得られる。
【００３７】
図１を参照すると、比較回路４０は、接続点１２６において電源ライン１２に接続されており、これにより、比較回路４０に供給電圧Ｖｉが印加される。比較回路４０は、ポジティブ入力端４２と、ネガティブ入力端４４と、出力端４８とを有している。ポジティブ入力端４２は、電圧検知回路３０Ｂの参照出力端３６に接続されており、参照電圧Ｖｒに応じた非反転電圧Ｖｐが印加される。ネガティブ入力端４４は、電圧検知回路３０Ｂの検知出力端３８に接続されており、検知電圧Ｖｄに応じた反転電圧Ｖｎが印加される。
【００３８】
図２から理解されるように、本実施の形態において、非反転電圧Ｖｐは、参照電圧Ｖｒと等しい。また、反転電圧Ｖｎは、蓄電回路１０の状態に応じて、検知電圧Ｖｄと等しいか、又は、検知電圧Ｖｄに比例する。但し、本発明は、これに限られない。例えば、非反転電圧Ｖｐは、ｃ×参照電圧Ｖｒ（ｃは１以外の正の定数）であってもよい。
【００３９】
図１を参照すると、比較回路４０は、非反転電圧Ｖｐと反転電圧Ｖｎとを比較し、比較結果に基づいた付加的制御電圧Ｖｃａを出力端４８から出力する。付加的制御電圧Ｖｃａは、非反転電圧Ｖｐが反転電圧Ｖｎよりも高い場合、供給電圧Ｖｉに応じた高電圧であり、非反転電圧Ｖｐが反転電圧Ｖｎよりも低い場合、グランド電圧に応じた低電圧である。
【００４０】
図２を参照すると、より具体的には、本実施の形態の比較回路４０は、コンパレータ４１０と、ヒステリシス回路４２０とを備えている。ヒステリシス回路４２０は、２つの抵抗Ｒ５、Ｒ６を備えている。抵抗Ｒ５、Ｒ６は、互いに直列に接続されている。
【００４１】
コンパレータ４１０は、３つのスイッチング素子（第１スイッチング素子４０２、第２スイッチング素子４０４及び第３スイッチング素子４０６）と、３つの抵抗Ｒ１、Ｒ２、Ｒ３とを備えている。第１スイッチング素子４０２及び第２スイッチング素子４０４の夫々は、Ｐ型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）からなり、第３スイッチング素子４０６は、Ｎ型ＭＯＳＦＥＴからなる。スイッチング素子の夫々は、ゲートに印加される電圧に応じて、ソースとドレインとの間が導通したＯＮ状態と、ソースとドレインとの間が遮断されたＯＦＦ状態との間を遷移可能である。
【００４２】
第１スイッチング素子４０２、第２スイッチング素子４０４、抵抗Ｒ１及び抵抗Ｒ２は、コンパレータ４１０の入力段を構成している。第１スイッチング素子４０２のゲートは、ヒステリシス回路４２０の抵抗Ｒ６を介して電圧検知回路３０の検知出力端３８に接続されており、ネガティブ入力端４４として機能する。第１スイッチング素子４０２のソースは、抵抗Ｒ１を介して接続点１２６に接続されており、抵抗Ｒ１を介して供給電圧Ｖｉが印加される。第１スイッチング素子４０２のドレインは、グランドされている。第２スイッチング素子４０４のゲートは、電圧検知回路３０の参照出力端３６に接続されており、ポジティブ入力端４２として機能する。第２スイッチング素子４０４のソースは、抵抗Ｒ１を介して接続点１２６に接続されており、抵抗Ｒ１を介して供給電圧Ｖｉが印加される。第２スイッチング素子４０４のドレインは、抵抗Ｒ２を介してグランドされている。
【００４３】
第３スイッチング素子４０６及び抵抗Ｒ３は、コンパレータ４１０の出力段を構成している。第３スイッチング素子４０６において、ゲートは、第２スイッチング素子４０４のドレインと抵抗Ｒ２との間に接続されており、ソースは、グランドされている。第３スイッチング素子４０６のドレインは、抵抗Ｒ３を介して接続点１２６に接続されており、抵抗Ｒ１を介して供給電圧Ｖｉが印加される。このように接続された第３スイッチング素子４０６のドレインは、出力端４８として機能する。
【００４４】
比較回路４０の出力端４８は、蓄電回路１０が初期状態にあるとき（即ち、最初に開始電圧ＶＨに到達するまで）、供給電圧Ｖｉに応じた高電圧を付加的制御電圧Ｖｃａとして出力する。比較回路４０（出力端４８）は、供給電圧Ｖｉが開始電圧ＶＨに到達した後、下降しつつ停止電圧ＶＬに到達するまで、グランド電圧に応じた低電圧を付加的制御電圧Ｖｃａとして出力する。また、比較回路４０（出力端４８）は、供給電圧Ｖｉが停止電圧ＶＬに到達した後、上昇しつつ開始電圧ＶＨに再び到達するまで、供給電圧Ｖｉに応じた高電圧を付加的制御電圧Ｖｃａとして出力する。即ち、比較回路４０は、２つの閾値（開始電圧ＶＨ及び停止電圧ＶＬ）を有するヒステリシスコンパレータとして機能する。
【００４５】
詳しくは、蓄電回路１０が定常状態にあるとき、反転電圧Ｖｎが非反転電圧Ｖｐよりも低い場合、第１スイッチング素子４０２は、ＯＮ状態になり、第２スイッチング素子４０４は、ＯＦＦ状態になる。この結果、第３スイッチング素子４０６のゲートにグランド電圧が印加され、第３スイッチング素子４０６は、ＯＦＦ状態になる。即ち、第３スイッチング素子４０６のドレイン（出力端４８）がグランドから遮断され、出力端４８は、高電圧（供給電圧Ｖｉ）を出力する。
【００４６】
一方、蓄電回路１０が定常状態にあるとき、反転電圧Ｖｎが非反転電圧Ｖｐを超えると、第１スイッチング素子４０２は、ＯＦＦ状態になり、第２スイッチング素子４０４は、ＯＮ状態になる。この結果、第３スイッチング素子４０６のゲートに、供給電圧Ｖｉを抵抗Ｒ２と抵抗Ｒ１とによって分圧した電圧が印加され、第３スイッチング素子４０６は、ＯＮ状態になる。即ち、第３スイッチング素子４０６のドレイン（出力端４８）がグランドと導通し、出力端４８は、低電圧（グランド電圧）を出力する。
【００４７】
図２の回路構造から理解されるように、比較回路４０から抵抗Ｒ３を除いた回路は、オープンドレインのヒステリシスコンパレータとして機能する。換言すれば、比較回路４０は、オープンドレインのヒステリシスコンパレータの出力端４８を、抵抗Ｒ３を介して電源ライン１２に接続した回路であると考えることができる。この観点によれば、オープンドレインのヒステリシスコンパレータの出力端４８は、反転電圧Ｖｎが非反転電圧Ｖｐよりも低い場合、高インピーダンス状態になり、反転電圧Ｖｎが非反転電圧Ｖｐよりも高い場合、低電圧（グランド電圧）を出力する。
【００４８】
図１を参照すると、付加的回路５０は、電源端５２と、グランド端５４と、付加的制御端５６と、付加的出力端５８とを有している。電源端５２は、接続点１２８において電源ライン１２に接続されており、これにより、電源端５２に供給電圧Ｖｉが印加される。グランド端５４は、グランドされている。付加的制御端５６は、比較回路４０の出力端４８に接続されており、付加的制御電圧Ｖｃａに応じた付加的印加電圧Ｖｘａが印加される。付加的出力端５８は、電源端５２と接続点１２８との間に接続されている。付加的回路５０は、付加的印加電圧Ｖｘａによって動作し、付加的出力端５８から制御電圧Ｖｃを出力する。
【００４９】
図２から理解されるように、本実施の形態において、付加的印加電圧Ｖｘａは、付加的制御電圧Ｖｃａと等しい。但し、本発明は、これに限られない。例えば、付加的印加電圧Ｖｘａは、付加的制御電圧Ｖｃａに応じて変化する限り、付加的制御電圧Ｖｃａと異なっていてもよい。例えば、付加的印加電圧Ｖｘａは、ｃ×付加的制御電圧Ｖｃａ（ｃは１以外の正の定数）であってもよい。
【００５０】
図２を参照すると、より具体的には、本実施の形態の付加的回路５０は、付加的スイッチング素子５０Ｓと、抵抗Ｒ４とを備えている。付加的スイッチング素子５０Ｓは、Ｎ型ＭＯＳＦＥＴからなり、ゲートに印加される電圧に応じて、ソースとドレインとの間が導通したＯＮ状態と、ソースとドレインとの間が遮断されたＯＦＦ状態との間を遷移可能である。付加的スイッチング素子５０Ｓのゲートは、比較回路４０の出力端４８に接続されており、付加的制御端５６として機能する。付加的スイッチング素子５０Ｓのソースは、グランドされており、グランド端５４として機能する。付加的スイッチング素子５０Ｓのドレインは、抵抗Ｒ４を介して接続点１２８に接続されており、電源端５２として機能する。
【００５１】
図１及び図２を参照すると、本実施の形態において、付加的回路５０の電源端５２は、電源ライン１２に接続されると共に、電圧検知回路３０の検知出力端３８に接続されている。詳しくは、図２を参照すると、付加的スイッチング素子５０Ｓのドレインは、接続点１２８に接続されていると共に、ヒステリシス回路４２０の抵抗Ｒ５及び抵抗Ｒ６を介して、電圧検知回路３０の検知出力端３８に接続されている。この構成により、電源端５２には、検知電圧Ｖｄが印加される。但し、本発明は、これに限られず、電源端５２は、必要に応じて検知出力端３８に接続されていればよい。
【００５２】
付加的回路５０は、付加的制御電圧Ｖｃａに応じて付加的制御端５６に印加された付加的印加電圧Ｖｘａによって、電源端５２とグランド端５４との間を遮断する非グランド状態と、電源端５２をグランド端５４と導通させてグランドするグランド状態との間を遷移可能である。付加的回路５０が非グランド状態にある場合、付加的出力端５８は、供給電圧Ｖｉに応じた高電圧を出力する。一方、付加的回路５０がグランド状態にある場合、付加的出力端５８はグランドされ、グランド電圧（低電圧）を出力する。即ち、制御電圧Ｖｃは、付加的回路５０が非グランド状態にある場合、供給電圧Ｖｉに応じた高電圧であり、付加的回路５０がグランド状態にある場合、グランド電圧に応じた低電圧である。
【００５３】
特に、本実施の形態によれば、付加的回路５０が非グランド状態にある場合、付加的出力端５８は、検知電圧Ｖｄに応じた高電圧（供給電圧Ｖｉよりも低く且つ検知電圧Ｖｄよりも高い電圧）を出力する。即ち、本実施の形態における制御電圧Ｖｃは、付加的回路５０が非グランド状態にある場合、検知電圧Ｖｄに応じた高電圧であり、付加的回路５０がグランド状態にある場合、グランド電圧に応じた低電圧である。
【００５４】
以上のように構成された付加的回路５０は、供給電圧Ｖｉがゼロから上昇して付加的印加電圧Ｖｘａが所定の電圧値（付加的閾値ＴＡ）に達するまでは、非グランド状態を取る。本実施の形態において、付加的閾値ＴＡは、ＭＯＳＦＥＴからなる付加的スイッチング素子５０Ｓにおいてソースとドレインとの間を導通させるためのゲートとソースとの間の電位差の閾値（以下、単に「ゲート閾値」という。）である。本実施の形態における定電圧素子Ｚ１の所定電圧ＶＺは高い。より具体的には、所定電圧ＶＺは、付加的閾値ＴＡに比べて十分に高い。換言すれば、付加的閾値ＴＡは、所定電圧ＶＺよりも低い。
【００５５】
付加的回路５０は、供給電圧Ｖｉがゼロから上昇して付加的印加電圧Ｖｘａが最初に付加的閾値ＴＡに達した以降は、付加的印加電圧Ｖｘａと付加的閾値ＴＡとの間の大小関係に応じて状態を遷移させる。より具体的には、付加的回路５０は、付加的印加電圧Ｖｘａが付加的閾値ＴＡよりも高い場合、グランド状態を取り、付加的印加電圧Ｖｘａが付加的閾値ＴＡよりも低い場合、非グランド状態を取る。
【００５６】
図１を参照すると、スイッチ回路６０は、電源ライン１２においてキャパシタ２０と負荷８８との間に接続されている。スイッチ回路６０は、制御端６６を有している。制御端６６は、付加的回路５０の付加的出力端５８に接続されており、制御電圧Ｖｃに応じた印加電圧Ｖｘが印加される。図２から理解されるように、本実施の形態において、印加電圧Ｖｘは、制御電圧Ｖｃと等しい。但し、本発明は、これに限られず、印加電圧Ｖｘは、制御電圧Ｖｃに応じて変化する限り、制御電圧Ｖｃと異なっていてもよい。例えば、印加電圧Ｖｘは、ｃ×制御電圧Ｖｃ（ｃは１以外の正の定数）であってもよい。
【００５７】
図１を参照すると、スイッチ回路６０は、制御電圧Ｖｃに応じて制御端６６に印加された印加電圧Ｖｘによって、負荷８８をキャパシタ２０から遮断する遮断状態と、負荷８８をキャパシタ２０と導通させる導通状態との間を遷移可能である。スイッチ回路６０が遮断状態にある場合、電源８２が生成した電力は、負荷８８に供給されることなくキャパシタ２０に蓄積され続け、これにより、供給電圧Ｖｉは、次第に高くなる。一方、スイッチ回路６０が導通状態にある場合、電源８２が生成した電力は、キャパシタ２０に蓄積された電力と共に負荷８８に供給され、これにより、供給電圧Ｖｉは、次第に低くなる。
【００５８】
図２を参照すると、より具体的には、本実施の形態のスイッチ回路６０は、２つのスイッチング素子（主スイッチング素子６０Ｍ及び副スイッチング素子６０Ｓ）と、３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３とを備えている。主スイッチング素子６０Ｍは、Ｐ型ＭＯＳＦＥＴからなり、副スイッチング素子６０Ｓは、Ｎ型ＭＯＳＦＥＴからなる。スイッチング素子の夫々は、ゲートに印加される電圧に応じて、ソースとドレインとの間が導通したＯＮ状態と、ソースとドレインとの間が遮断されたＯＦＦ状態との間を遷移可能である。
【００５９】
主スイッチング素子６０Ｍにおいて、ソースは、電源ライン１２の電源８２側に接続されており、ドレインは、電源ライン１２の負荷８８側に接続されている。副スイッチング素子６０Ｓのゲートは、抵抗Ｒ１１を介して付加的回路５０の付加的出力端５８に接続されており、制御端６６として機能する。特に、本実施の形態において、副スイッチング素子６０Ｓのゲートは、付加的出力端５８、抵抗Ｒ５及び抵抗Ｒ６を介して、電圧検知回路３０の検知出力端３８に接続されている。即ち、付加的回路５０の付加的スイッチング素子５０Ｓのドレインは、電圧検知回路３０の検知出力端３８とスイッチ回路６０の制御端６６との間に接続されている。副スイッチング素子６０Ｓにおいて、ソースは、グランドされており、ドレインは、２つの抵抗Ｒ１２、Ｒ１３を介して主スイッチング素子６０Ｍのソースに接続されている。主スイッチング素子６０Ｍのゲートは、２つの抵抗Ｒ１２、Ｒ１３の間に接続されている。
【００６０】
以上のように構成されたスイッチ回路６０は、供給電圧Ｖｉがゼロから上昇して、印加電圧Ｖｘが所定の電圧値（所定閾値ＴＰ）に達するまでは、遮断状態を取る。本実施の形態において、所定閾値ＴＰは、ＭＯＳＦＥＴからなる副スイッチング素子６０Ｓにおいてソースとドレインとの間を導通させるためのゲートとソースとの間の電位差の閾値（ゲート閾値）である。本実施の形態における定電圧素子Ｚ１の所定電圧ＶＺは、所定閾値ＴＰに比べて十分に高い。換言すれば、所定閾値ＴＰは、所定電圧ＶＺよりも低い。
【００６１】
スイッチ回路６０は、供給電圧Ｖｉがゼロから上昇して印加電圧Ｖｘが最初に所定閾値ＴＰに達した以降は、印加電圧Ｖｘと所定閾値ＴＰとの間の大小関係に応じて状態を遷移させる。より具体的には、スイッチ回路６０は、印加電圧Ｖｘが所定閾値ＴＰよりも高い場合、導通状態を取り、印加電圧Ｖｘが所定閾値ＴＰよりも低い場合、遮断状態を取る。
【００６２】
以下、以上のように構成された蓄電回路１０の動作について詳細に説明する。蓄電回路１０の動作は、所定閾値ＴＰ及び付加的閾値ＴＡに加え、比較回路４０の第１スイッチング素子４０２、第２スイッチング素子４０４及び第３スイッチング素子４０６の夫々のゲート閾値によっても影響を受ける。但し、まず、比較回路４０のゲート閾値については直接的に触れずに蓄電回路１０の動作を説明し、その後、比較回路４０のゲート閾値について説明する。
【００６３】
図２及び図３を参照すると、蓄電回路１０が動作開始した時点（図３の時間軸の値が０であるゼロ時間）において、キャパシタ２０は空である。従って、供給電圧Ｖｉ、付加的制御電圧Ｖｃａ（＝付加的印加電圧Ｖｘａ）及び制御電圧Ｖｃ（＝印加電圧Ｖｘ）の夫々は、０Ｖである。このとき、スイッチング素子（第１スイッチング素子４０２、第２スイッチング素子４０４、第３スイッチング素子４０６、付加的スイッチング素子５０Ｓ、主スイッチング素子６０Ｍ及び副スイッチング素子６０Ｓ）の夫々は、ＯＦＦ状態にある。付加的スイッチング素子５０ＳがＯＦＦ状態にあるため、付加的回路５０は、非グランド状態にある。主スイッチング素子６０ＭがＯＦＦ状態にあるため、スイッチ回路６０は遮断状態にある。また、蓄電回路１０は、初期状態にある。
【００６４】
蓄電回路１０が動作開始すると、キャパシタ２０が徐々に充電され、これにより、供給電圧Ｖｉが徐々に高くなる。蓄電回路１０が動作開始して所定のＴ０時間になるまで、付加的スイッチング素子５０Ｓ及び副スイッチング素子６０Ｓの夫々は、ＯＦＦ状態を維持する。この間、付加的回路５０の付加的制御端５６（即ち、付加的スイッチング素子５０Ｓのゲート）には、付加的印加電圧Ｖｘａ（＝付加的制御電圧Ｖｃａ）として供給電圧Ｖｉが印加される。また、スイッチ回路６０の制御端６６（即ち、副スイッチング素子６０Ｓのゲート）には、検知電圧Ｖｄに応じた印加電圧Ｖｘ（＝制御電圧Ｖｃ）が印加される。詳しくは、印加電圧Ｖｘは、検知電圧Ｖｄよりも高く、供給電圧Ｖｉよりも低い。
【００６５】
前述したように、検知電圧Ｖｄは、供給電圧Ｖｉよりも低い。即ち、制御電圧Ｖｃは、付加的制御電圧Ｖｃａよりも低い。従って、例えば、付加的スイッチング素子５０Ｓ及び副スイッチング素子６０Ｓとして互いに同じゲート閾値を有するＭＯＳＦＥＴを使用することで、制御電圧Ｖｃが所定閾値ＴＰに達するよりも前のＴ０時間において、付加的制御電圧Ｖｃａが付加的閾値ＴＡに達する。
【００６６】
付加的制御電圧ＶｃａがＴ０時間において付加的閾値ＴＡに達するまで、制御電圧Ｖｃは、副スイッチング素子６０Ｓのゲート閾値よりも低いため、副スイッチング素子６０Ｓは、ＯＦＦ状態を維持する。このため、主スイッチング素子６０Ｍのゲート及びソースには、供給電圧Ｖｉが印加され、主スイッチング素子６０Ｍは、ＯＦＦ状態を維持する。即ち、スイッチ回路６０は遮断状態を維持し、キャパシタ２０は、充電され続ける。
【００６７】
付加的制御電圧ＶｃａがＴ０時間において付加的閾値ＴＡに達した後、供給電圧Ｖｉは、上昇し続ける。この結果、付加的制御電圧Ｖｃａは、付加的スイッチング素子５０Ｓのゲート閾値を超えて上昇し続け、付加的スイッチング素子５０Ｓは、Ｔ０時間の直後にＯＮ状態になる。即ち、付加的回路５０は、グランド状態になる。付加的回路５０がグランド状態になると、制御電圧Ｖｃは、グランド電圧（０Ｖ）になり、副スイッチング素子６０Ｓは、ＯＦＦ状態を維持する。このため、主スイッチング素子６０Ｍのゲート及びソースには、供給電圧Ｖｉが印加され続け、主スイッチング素子６０Ｍは、ＯＦＦ状態を維持する。即ち、スイッチ回路６０は遮断状態を維持し、キャパシタ２０は、充電され続ける。
【００６８】
ゼロ時間からＴ０時間までの間、供給電圧Ｖｉを有する接続点１２８から、抵抗Ｒ４、抵抗Ｒ５及び抵抗Ｒ６を経由して、検知電圧Ｖｄを有する検知出力端３８に至る電流経路が形成されているため、反転電圧Ｖｎは、検知電圧Ｖｄよりも高く、供給電圧Ｖｉよりも低い。この間、非反転電圧Ｖｐは、供給電圧Ｖｉと等しいため、反転電圧Ｖｎは、非反転電圧Ｖｐよりも低い。一方、Ｔ０時間の直後に、検知出力端３８から、抵抗Ｒ６、抵抗Ｒ５、付加的スイッチング素子５０Ｓのドレイン及びソースを経由してグランドに至る電流経路が形成される。このため、Ｔ０時間以降、反転電圧Ｖｎは、検知電圧Ｖｄを抵抗Ｒ５と抵抗Ｒ６とによって分圧した電圧になり、検知電圧Ｖｄよりも低くなる。詳しくは、Ｔ０時間以降の反転電圧Ｖｎは、検知電圧Ｖｄ×Ｒ５／（Ｒ５＋Ｒ６）の分圧式によって表される。
【００６９】
供給電圧Ｖｉは、Ｔ０時間以降も上昇し続ける。前述したように、本実施の形態による所定電圧ＶＺは、付加的閾値ＴＡよりも高い。従って、供給電圧Ｖｉは、Ｔ０時間よりも後のＴ１時間に所定電圧ＶＺに達し、このとき、参照電圧Ｖｒ（非反転電圧Ｖｐ）は、所定電圧ＶＺになる。
【００７０】
供給電圧Ｖｉは、Ｔ１時間以降も上昇し続け、これにより検知電圧Ｖｄ及び反転電圧Ｖｎは、上昇し続ける。一方、非反転電圧Ｖｐは、所定電圧ＶＺに維持される。この結果、反転電圧Ｖｎは、所定のＴ２時間において、非反転電圧Ｖｐと等しくなり、その後、非反転電圧Ｖｐを超える。Ｔ２時間において、供給電圧Ｖｉは、開始電圧ＶＨに達する。上述したように、特に、Ｔ０時間からＴ２時間の間、供給電圧Ｖｉの上昇に対する反転電圧Ｖｎの上昇速度は遅い。このため、Ｔ０時間からＴ２時間の間、キャパシタ２０に大きな電力が蓄積される。
【００７１】
ゼロ時間からＴ２時間までの間、非反転電圧Ｖｐは、反転電圧Ｖｎよりも高い。この間のいずれかの時点において、比較回路４０の第１スイッチング素子４０２は、ＯＮ状態になる。一方、比較回路４０の第２スイッチング素子４０４は、ゼロ時間からＴ２時間までの間、ＯＦＦ状態を維持する。第２スイッチング素子４０４がＯＦＦ状態であるため、比較回路４０の第３スイッチング素子４０６のゲートにはグランド電圧（０Ｖ）が印加され、第３スイッチング素子４０６は、ＯＦＦ状態を維持する。
【００７２】
Ｔ２時間以降、非反転電圧Ｖｐは、反転電圧Ｖｎよりも低くなる。この結果、比較回路４０において、第１スイッチング素子４０２は、ＯＦＦ状態になり、第２スイッチング素子４０４は、ＯＮ状態になる。第２スイッチング素子４０４がＯＮ状態になると、第３スイッチング素子４０６のゲートに、供給電圧Ｖｉを抵抗Ｒ２と抵抗Ｒ１とによって分圧した電圧が印加され、第３スイッチング素子４０６は、ＯＮ状態になる。
【００７３】
第３スイッチング素子４０６がＯＮ状態になると、付加的制御電圧Ｖｃａがグランド電圧（０Ｖ）になり、付加的スイッチング素子５０Ｓは、ＯＦＦ状態になる。即ち、付加的回路５０は、非グランド状態になる。付加的回路５０が非グランド状態になると、制御電圧Ｖｃが検知電圧Ｖｄと等しくなり、副スイッチング素子６０Ｓは、ＯＮ状態になる。副スイッチング素子６０ＳがＯＮ状態になると、主スイッチング素子６０Ｍにおいて、ゲートにグランド電圧が印加され、ソースに供給電圧Ｖｉが印加される。この結果、主スイッチング素子６０Ｍは、ＯＮ状態になり、スイッチ回路６０は導通状態になる。導通状態において、電源８２が生成した電力は、キャパシタ２０に蓄積された電力と共に負荷８８に供給される。
【００７４】
導通状態において、供給電圧Ｖｉは、次第に低くなる。また、導通状態において、供給電圧Ｖｉを有する接続点１２８から、抵抗Ｒ４、抵抗Ｒ５及び抵抗Ｒ６を経由して、検知電圧Ｖｄを有する検知出力端３８に至る電流経路が再び形成される。このため、反転電圧Ｖｎは、再び検知電圧Ｖｄよりも大きくなる。詳しくは、導通状態における反転電圧Ｖｎは、検知電圧Ｖｄ＋（供給電圧Ｖｉ−検知電圧Ｖｄ）×Ｒ６／（Ｒ４＋Ｒ５＋Ｒ６）との式によって表される。導通状態において、供給電圧Ｖｉが下降するにつれて、反転電圧Ｖｎも下降する。反転電圧Ｖｎは、上述のようにＴ２時間において高くなるため、しばらくの間、非反転電圧Ｖｐよりも高い。
【００７５】
反転電圧Ｖｎは、供給電圧Ｖｉの下降に伴って下降し続け、やがて非反転電圧Ｖｐよりも低くなる。このとき、第１スイッチング素子４０２は、ＯＮ状態になり、第２スイッチング素子４０４は、ＯＦＦ状態になる（図３に図示せず）。この結果、付加的回路５０は、再びグランド状態になり、スイッチ回路６０は、再び遮断状態になる。また、このとき、供給電圧Ｖｉは、停止電圧ＶＬに達する。
【００７６】
以上の説明から理解されるように、供給電圧Ｖｉが最初に開始電圧ＶＨに達した後、蓄電回路１０は、定常状態になり、負荷８８への電力供給実行期間と電力供給中断期間とからなるサイクルを繰り返す。定常状態において、供給電圧Ｖｉは、開始電圧ＶＨと停止電圧ＶＬとの間を上下する。
【００７７】
本実施の形態において、開始電圧ＶＨ及び停止電圧ＶＬに対するスイッチング素子（第１スイッチング素子４０２、第２スイッチング素子４０４、第３スイッチング素子４０６及び付加的スイッチング素子５０Ｓ）の特性による影響は小さい。スイッチング素子の特性の影響を考慮せずに計算すると、開始電圧ＶＨは、所定電圧ＶＺ×{Ｒ８＋（Ｒ８／Ｒ９＋１）×（Ｒ５＋Ｒ６）}／Ｒ５であり、停止電圧ＶＬは、所定電圧ＶＺ×{（Ｒ４＋Ｒ５＋Ｒ６）×（Ｒ８＋Ｒ９）＋Ｒ８×Ｒ９}／{（Ｒ４＋Ｒ５＋Ｒ６）×Ｒ９＋（Ｒ６＋Ｒ９）×Ｒ８}である。蓄電回路１０における上述の抵抗値を調整することで、開始電圧ＶＨ及び停止電圧ＶＬを、負荷８８を動作させるために必要な値に設定できる。但し、実際の停止電圧ＶＬは、スイッチング素子のゲート閾値（特に、付加的閾値ＴＡ）よりも低くならない。
【００７８】
以上の説明において、スイッチング素子（第１スイッチング素子４０２、第２スイッチング素子４０４及び第３スイッチング素子４０６）の夫々のゲート閾値については直接的に触れなかったが、スイッチング素子の夫々は、所定閾値ＴＰ及び付加的閾値ＴＡと同様に、所定電圧ＶＺに比べて十分に低いゲート閾値を有している。より具体的には、スイッチング素子の夫々のゲート閾値は、開始電圧ＶＨ及び停止電圧ＶＬよりも低い。以下に説明するように、本実施の形態によれば、第３スイッチング素子４０６のドレインが電源ライン１２に接続されているため、スイッチング素子が上述のようなゲート閾値を有していても、蓄電回路１０は適切に動作する。
【００７９】
キャパシタ２０が空の状態で電源８２が電力を生成し始めたとき、第１スイッチング素子４０２のゲートには、検知電圧Ｖｄよりも高く且つ供給電圧Ｖｉよりも低い電圧が印加され、第２スイッチング素子４０４のゲートには、第１スイッチング素子４０２のゲート電圧よりも高い参照電圧Ｖｒ（＝供給電圧Ｖｉ）が印加される。このため、供給電圧Ｖｉに対する検知電圧Ｖｄの比例定数を適切に設定することで、第２スイッチング素子４０４がＯＮ状態になる前、且つ、供給電圧Ｖｉが所定電圧ＶＺに達する前に、第１スイッチング素子４０２のソースとゲートとの間の電圧差がゲート閾値に達し、第１スイッチング素子４０２がＯＮ状態になる。この結果、第２スイッチング素子４０４がＯＮ状態になるまで、第３スイッチング素子４０６において、ゲートの電圧は、ソースの電圧と同じグランド電圧になり、第３スイッチング素子４０６は、ＯＦＦ状態を維持する。
【００８０】
本実施の形態によれば、第３スイッチング素子４０６のゲート閾値は、開始電圧ＶＨよりも低い。このため、第３スイッチング素子４０６は、第２スイッチング素子４０４がＯＮ状態になるまで、ＯＦＦ状態を維持する一方、第２スイッチング素子４０４がＯＮ状態になると、ＯＮ状態になる。第３スイッチング素子４０６のドレインは、抵抗Ｒ３を経由して電源ライン１２に接続されている。従って、第３スイッチング素子４０６が最初にＯＮ状態になるまで（即ち、供給電圧Ｖｉが最初に開始電圧ＶＨに達するまで）、付加的制御電圧Ｖｃａは、供給電圧Ｖｉに維持され、付加的スイッチング素子５０Ｓは、最初にＯＮ状態になった後、ＯＮ状態を維持する。
【００８１】
本実施の形態による蓄電回路１０は、以上に説明したように動作する。また、本実施の形態による蓄電回路１０によれば、制御電圧Ｖｃは、反転電圧Ｖｎが最初に非反転電圧Ｖｐと等しくなった直後に、スイッチ回路６０の所定閾値ＴＰを既に超えている。但し、本発明は、これに限られない。
【００８２】
図２及び図４を参照すると、制御電圧Ｖｃは、反転電圧Ｖｎが最初に非反転電圧Ｖｐと等しくなった後に、スイッチ回路６０の所定閾値ＴＰを超えてもよい。この場合、制御電圧Ｖｃが最初に所定閾値ＴＰまで上昇したときの供給電圧Ｖｉの値が開始電圧ＶＨになる。変形例（図４参照）によれば、本実施の形態（図３参照）と同様に、スイッチ回路６０が最初の導通状態になった後、蓄電回路１０は、定常状態になり、負荷８８への電力供給実行期間と電力供給中断期間とからなるサイクルを繰り返す。定常状態において、供給電圧Ｖｉは、開始電圧ＶＨと停止電圧ＶＬとの間を上下する。
【００８３】
図１を参照すると、本実施の形態による蓄電回路１０は、比較回路４０とスイッチ回路６０との間に接続された付加的回路５０を備えているため、スイッチ回路６０の制御端６６に対して、付加的印加電圧Ｖｘａよりも低い電圧値の印加電圧Ｖｘを確実に印加できる。
【００８４】
一方、図５及び図６を参照すると、蓄電回路１０Ｘは、従来の蓄電回路（図１１参照）であり、付加的回路５０（図２参照）を備えていない。また、蓄電回路１０Ｘは、蓄電回路１０の比較回路４０（図２参照）と少し異なる比較回路４０Ｘを備えている。蓄電回路１０Ｘは、仮に、反転電圧Ｖｎが非反転電圧Ｖｐを超えるまで供給電圧Ｖｉが上昇する場合（図６の破線参照）には、蓄電回路１０（図１から図３まで参照）と同様に動作する。しかしながら、蓄電回路１０Ｘの制御電圧Ｖｃ（＝付加的制御電圧Ｖｃａ）は、抵抗Ｒ１〜Ｒ６、Ｒ８、Ｒ９の抵抗値等の様々な要因により、反転電圧Ｖｎが非反転電圧Ｖｐに達するよりも前に、所定閾値ＴＰに達する場合がある。この場合、キャパシタ２０が十分に充電されていないため、負荷８８を動作させるには不十分な出力電圧Ｖｏのまま負荷８８への電力供給が始まる。即ち、電源８２が生成した電力は、キャパシタ２０を充電して蓄電回路１０Ｘを適切に動作させることなく、負荷８８によって無駄に消費され続ける。
【００８５】
図１から図３までを参照すると、本実施の形態によれば、キャパシタ２０が空の状態で電源８２が電力を生成し始めた場合、供給電圧Ｖｉは、ゼロから上昇し、比較回路４０によって付加的制御端５６に印加される付加的印加電圧Ｖｘａは、所定時間経過後に付加的閾値ＴＡに達する。一方、制御端６６に印加される印加電圧Ｖｘは、比較回路４０ではなく付加的回路５０によって印加されるため、この所定時間が経過するまで、所定閾値よりも低い電圧値に維持できる。従って、付加的印加電圧Ｖｘａが付加的閾値ＴＡを超えて付加的回路５０が最初のグランド状態に遷移するまで、スイッチ回路６０を遮断状態に維持できる。本実施の形態によれば、開始電圧ＶＨ及び停止電圧ＶＬを負荷８８の動作電圧に合わせて設定することで、キャパシタ２０が空の状態で電源８２が電力を生成し始めた場合でも、十分な出力電圧Ｖｏで負荷８８に電力を供給可能である。
【００８６】
図２を参照すると、本実施の形態によれば、制御電圧Ｖｃは、供給電圧Ｖｉよりも低い検知電圧Ｖｄに応じて変化する。即ち、本実施の形態によれば、制御電圧Ｖｃを付加的制御電圧Ｖｃａよりも低い電圧値にでき、これにより、所定時間が経過するまで、印加電圧Ｖｘを所定閾値ＴＰよりも低い電圧値に維持できる。
【００８７】
本実施の形態によれば、比較回路４０、付加的回路５０及びスイッチ回路６０を、半導体製造プロセスを使用することなく、単機能素子の組み合わせによって形成できる。従って、蓄電回路１０を、ＩＣ（integrated circuit）を使用することなく、安価かつ容易に構築できる。更に、蓄電回路１０を、ＩＣの動作条件による制約なく、任意の電圧及び電流によって動作させることができる。
【００８８】
図２及び図３を参照すると、本実施の形態による蓄電回路１０の各回路は、以上に説明した構造及び機能を有している。但し、本発明は、これに限られず、蓄電回路１０の各回路は、様々に変形可能である。以下、蓄電回路１０の各回路の好ましい構造や変形例について説明する。
【００８９】
図３〜図５までを参照すると、図示した抵抗ＲＮ（Ｎは整数）は、１つの抵抗器に限られず、複数の抵抗器の組み合わせであってもよい。
【００９０】
本実施の形態によれば、電圧検知回路３０の抵抗Ｒ８の抵抗値と抵抗Ｒ９の抵抗値とを調整することで、検知電圧Ｖｄを供給電圧Ｖｉに比べて十分に低くできる。このため、所定閾値ＴＰは、付加的閾値ＴＡ以下であってもよい。但し、図３のＴ２時間になるまで、印加電圧Ｖｘを、より確実に所定閾値ＴＰよりも低くするためには、所定閾値ＴＰは、付加的閾値ＴＡ以上であることが好ましい。
【００９１】
供給電圧Ｖｉは、負荷８８への電力供給が始まると、速やかに低下する。従って、負荷８８がセンサ、マイクロコンピュータ、無線デバイス、小型モーター等の半導体素子を含む電子機器である場合、蓄電回路１０と負荷８８との間にＤＣ−ＤＣコンバータを接続することが好ましい。また、キャパシタ２０に蓄積された電力は、供給電圧Ｖｉの２乗に比例する。このため、開始電圧ＶＨは、負荷８８が許容できる電圧の範囲内において、できるだけ高いことが好ましい。開始電圧ＶＨは、例えば、電源８２の電力生成能力と負荷８８が動作開始するまでに必要な時間とを考慮して設定すればよい。
【００９２】
負荷８８が動作状態と待機状態とを繰り返す場合、蓄電回路１０における抵抗値等を、蓄電回路１０の初期状態においてキャパシタ２０に蓄積される電力が、蓄電回路１０の導通状態において負荷８８が消費する電力よりも大きくなるように設定することが好ましい。このように設定した場合、供給電圧Ｖｉは、停止電圧ＶＬまで下降せず、負荷８８に対して、停止電圧ＶＬ以上の電圧を供給し続けることができる。
【００９３】
キャパシタ２０の容量を小さくして、蓄電装置（図示せず）のサイズを小さくするという観点から、開始電圧ＶＨと停止電圧ＶＬの差は、できるだけ大きくすることが好ましい。詳しくは、キャパシタ２０から取り出すことができる電力は、開始電圧ＶＨの２乗と停止電圧ＶＬの２乗の差に比例する。従って、停止電圧ＶＬは、０Ｖに近いほど好ましい。
【００９４】
本実施の形態において、スイッチング素子の夫々は、優れた省電力性能を有するＭＯＳ型のＦＥＴ（field-effect transistor）である。但し、本発明は、これに限られず、スイッチング素子の夫々は、電界効果型トランジスタ（ＦＥＴ）であってもよいし、バイポーラ型トランジスタであってもよい。
【００９５】
スイッチング素子としてＭＯＳ型のＦＥＴを含むＦＥＴを使用する場合、ＯＮ状態とＯＦＦ状態とを切り替えるために必要なゲートとソースとの間の最小電圧（ゲート閾値）は、公称値で１．０Ｖ以下であることが好ましい。スイッチング素子としてバイポーラ型トランジスタを用いる場合、第１スイッチング素子４０２、第２スイッチング素子４０４及び主スイッチング素子６０Ｍの夫々は、ＰＮＰ型を使用し、第３スイッチング素子４０６、付加的スイッチング素子５０Ｓ及び副スイッチング素子６０Ｓの夫々は、ＮＰＮ型を使用すればよい。
【００９６】
いずれのスイッチング素子を使用する場合であっても、コンパレータ４１０の入力段を構成する第１スイッチング素子４０２及び第２スイッチング素子４０４は、互いに同じ特性を有することが好ましい。より具体的には、ＭＯＳ型のＦＥＴを使用する場合、ゲート閾値、ゲートとソースとの間を流れる電流、及び、ＯＦＦ状態にあるときにソースとドレインとの間を流れる電流の夫々が同じであることが好ましい。更に、第１スイッチング素子４０２及び第２スイッチング素子４０４のゲート閾値は、供給電圧Ｖｉが低い段階において第１スイッチング素子４０２及び第２スイッチング素子４０４がＯＮ状態に遷移できる程度のできるだけ低い値であることが好ましい。また、付加的スイッチング素子５０Ｓ及び副スイッチング素子６０Ｓは、互いに同じ特性を有することが好ましい。
【００９７】
蓄電回路１０の消費電流を低くし、蓄電回路１０を、小さな電流を生成する電源８２に対応可能にするという観点から、電圧検知回路３０、比較回路４０及び付加的回路５０の合成抵抗Ｒ（電源８２とグランドとの間の合成抵抗の値）は、高いほど好ましい。本実施の形態において、合成抵抗Ｒに対するスイッチング素子（第１スイッチング素子４０２、第２スイッチング素子４０４、第３スイッチング素子４０６及び付加的スイッチング素子５０Ｓ）の特性による影響は小さい。
【００９８】
スイッチング素子の特性の影響を考慮せずに計算すると、供給電圧Ｖｉが開始電圧ＶＨから停止電圧ＶＬまで下降するまでの間は、合成抵抗Ｒ＝１／[１／（Ｒ１＋Ｒ２）＋１／Ｒ３＋１／Ｒ７＋（Ｒ４＋Ｒ５＋Ｒ６＋Ｒ８）／{（Ｒ８＋Ｒ９）×（Ｒ４＋Ｒ５＋Ｒ６）＋Ｒ８×Ｒ９}]であり、供給電圧Ｖｉが停止電圧ＶＬから開始電圧ＶＨまで上昇するまでの間は、合成抵抗Ｒ=１／[１／Ｒ１+１／Ｒ４＋１／Ｒ７＋（Ｒ５＋Ｒ６＋Ｒ９）／{（Ｒ５＋Ｒ６＋Ｒ９）×Ｒ８＋（Ｒ５＋Ｒ６）×Ｒ９}]である。蓄電回路１０における上述の抵抗値を調整することで、合成抵抗Ｒを必要な値に設定できる。
【００９９】
蓄電回路１０を安定的に動作させるという観点から、付加的スイッチング素子５０Ｓのゲートを、抵抗（図示せず）を介して、抵抗Ｒ３と第３スイッチング素子４０６のドレインとの間に接続しても良い。同様に、第３スイッチング素子４０６のゲートを、抵抗（図示せず）を介して、抵抗Ｒ２と第２スイッチング素子４０４のドレインとの間に接続しても良い。
【０１００】
前述したように、本実施の形態によれば、付加的制御端５６に印加される付加的印加電圧Ｖｘａは、供給電圧Ｖｉに応じて変化し、制御端６６に印加される印加電圧Ｖｘは、供給電圧Ｖｉよりも低い検知電圧Ｖｄに応じて変化する。印加電圧Ｖｘを付加的印加電圧Ｖｘａよりも低くすることで、副スイッチング素子６０Ｓが最初にＯＮ状態に遷移するタイミング（初回遷移タイミング）を、付加的スイッチング素子５０Ｓが最初にＯＮ状態に遷移した後に遅延させることができる。但し、上述の初回遷移タイミングを遅延させる方法は、以下に説明するように、本実施の形態に限られない。
【０１０１】
図７を図２と併せて参照すると、変形例による蓄電回路１０Ａは、蓄電回路１０と同じ電源ライン１２と、キャパシタ２０と、電圧検知回路３０と、付加的回路５０と、スイッチ回路６０とを備えている。また、蓄電回路１０Ａは、蓄電回路１０の比較回路４０と少し異なる比較回路４０Ａを備えており、且つ、蓄電回路１０が備えていない遅延回路４３０Ａを備えている。電源ライン１２、キャパシタ２０、電圧検知回路３０、付加的回路５０及びスイッチ回路６０の夫々は、蓄電回路１０と同様に動作する。比較回路４０Ａは、蓄電回路１０の比較回路４０からヒステリシス回路４２０を除いた回路であり、蓄電回路１０のコンパレータ４１０と同様に動作する。以下、主として遅延回路４３０Ａの構造及び機能について説明する。
【０１０２】
図７を参照すると、遅延回路４３０Ａは、抵抗Ｒ１０と、キャパシタＣ１とを備えている。抵抗Ｒ１０の一端は、抵抗Ｒ４と付加的スイッチング素子５０Ｓのドレインとの間に接続されており、抵抗Ｒ１０の他端は、抵抗Ｒ１１を介して、副スイッチング素子６０Ｓのゲートに接続されている。副スイッチング素子６０Ｓのゲートは、蓄電回路１０（図２参照）と異なり、電圧検知回路３０の検知出力端３８に接続されていない。キャパシタＣ１の一端は、抵抗Ｒ１０と抵抗Ｒ１１との間に接続されており、キャパシタＣ１の他端は、グランドされている。
【０１０３】
図７を図３と併せて参照すると、蓄電回路１０Ａが動作開始して、供給電圧Ｖｉがゼロから上昇すると、付加的制御電圧Ｖｃａは、蓄電回路１０（図２参照）と同様に供給電圧Ｖｉに応じて上昇し、Ｔ０時間において付加的閾値ＴＡに達する。その後、付加的制御電圧Ｖｃａは更に上昇する。ゼロ時間からＴ０時間までの間、制御電圧Ｖｃも、供給電圧Ｖｉに応じて上昇する。但し、本変形例によれば、付加的回路５０とスイッチ回路６０との間に、遅延回路４３０ＡのキャパシタＣ１が設けられているため、副スイッチング素子６０Ｓのゲートに印加される印加電圧Ｖｘは、制御電圧Ｖｃの上昇よりも遅れて上昇する。即ち、印加電圧Ｖｘは、制御電圧Ｖｃよりも低い。
【０１０４】
本変形例によれば、印加電圧Ｖｘが制御電圧Ｖｃよりも低いため、供給電圧Ｖｉがゼロから上昇して付加的印加電圧Ｖｘａが付加的閾値ＴＡに達するまで、印加電圧Ｖｘは、所定閾値ＴＰよりも低い。従って、付加的印加電圧Ｖｘａが付加的閾値ＴＡを超えて付加的回路５０が最初のグランド状態に遷移するまで、スイッチ回路６０を遮断状態に維持できる。即ち、本変形例によれば、制御電圧Ｖｃを、検知電圧Ｖｄに応じて変化させることなく、キャパシタ２０が空の状態で電源８２が電力を生成し始めた場合でも十分な出力電圧Ｖｏで負荷８８に電力を供給可能である。
【０１０５】
本変形例によれば、ヒステリシス回路４２０（図２参照）に代えて遅延回路４３０Ａが設けられているため、スイッチ回路６０が最初の導通状態になった後、蓄電回路１０Ａは、定常状態になり、負荷８８への電力供給実行期間と電力供給中断期間とからなるサイクルを繰り返す。蓄電回路１０Ａの定常状態において、供給電圧Ｖｉは、開始電圧ＶＨと停止電圧ＶＬとの間を上下する。
【実施例】
【０１０６】
以下、蓄電回路１０（図２参照）の動作について、実施例を使用して、より具体的に説明する。
【０１０７】
（実施例１）
シミュレータにおいて、実施例１の回路として図２の蓄電回路１０を構築して動作を検証した。実施例１の回路における各要素の容量値、抵抗値等は表１の通りだった。
【０１０８】
【表１】
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【０１０９】
表１に記載した抵抗値に基づき、実施例１の回路の開始電圧ＶＨ、停止電圧ＶＬ、及び、合成抵抗Ｒを計算した。この計算において、スイッチング素子（第１スイッチング素子４０２、第２スイッチング素子４０４、第３スイッチング素子４０６、付加的スイッチング素子５０Ｓ、主スイッチング素子６０Ｍ及び副スイッチング素子６０Ｓ）による影響は考慮しなかった。計算の結果、開始電圧ＶＨは、４．５Ｖであり、停止電圧ＶＬは、１．３Ｖだった。スイッチング素子の夫々のゲート閾値ＶＧＳ（ｔｈ）は、計算による停止電圧ＶＬよりも低かった。また、合成抵抗Ｒは、供給電圧Ｖｉが開始電圧ＶＨから停止電圧ＶＬまで下降するまでの間は、３３ｋΩであり、供給電圧Ｖｉが停止電圧ＶＬから開始電圧ＶＨまで上昇するまでの間は、３３ｋΩだった。
【０１１０】
実施例１の回路を電源８２及び負荷８８の間に接続して、実施例１の回路の動作を検証した。動作検証において、電源８２として、直列に接続した８つの光電池を使用し、負荷８８として、１０Ωの抵抗器を使用した。光電池の夫々において、受光面積は５７．８ｃｍ２であり、直射日光による開放電圧Ｖｏｃは１Ｖであり、直射日光による短絡電流Ｉｓｃは５００ｍＡだった。光電池の垂直上方から太陽光相当のスペクトルを持つ光を１０ｍＷ／ｃｍ２の強度で与え、これにより、電源８２から約５０ｍＡの電流を実施例１の回路に供給した。ツェナーダイオードＺ１のツェナー電圧ＶＺ（公称値：１．８Ｖ）は、電源８２から供給される電流値によって異なり、上述の条件では、０．９Ｖだった。以上の条件において、キャパシタ２０が空の状態（即ち、キャパシタ２０の電圧が０Ｖの状態）を開始点（０秒時点）として、供給電圧Ｖｉ、参照電圧Ｖｒ（非反転電圧Ｖｐ）、検知電圧Ｖｄ、反転電圧Ｖｎ、制御電圧Ｖｃ、及び、出力電圧Ｖｏの夫々の変動を、シミュレータにより測定した。
【０１１１】
図９に測定結果を示す。以下、図２及び図９を参照しつつ、実施例１の回路の動作を説明する。以下の説明において、第１スイッチング素子４０２、第２スイッチング素子４０４及び第３スイッチング素子４０６のゲート閾値ＶＧＳ（ｔｈ）は、極めて０に近いものとする。
【０１１２】
開始点において、スイッチング素子の夫々は、初期状態（ＯＦＦ状態）にある。このため、スイッチ回路６０は遮断状態にある。開始点において空のキャパシタ２０への充電が始まる。キャパシタ２０の充電に伴い、供給電圧Ｖｉが徐々に上昇する。
【０１１３】
開始点からＴ０までの間、供給電圧Ｖｉの上昇に伴い、検知電圧Ｖｄ及び反転電圧Ｖｎが徐々に上昇する。この間、供給電圧Ｖｉは、ツェナー電圧ＶＺよりも低いため、ツェナーダイオードＺ１は、ＯＦＦ状態にあり、供給電圧Ｖｉの上昇に伴い、参照電圧Ｖｒ（非反転電圧Ｖｐ）が徐々に上昇する。この間、参照電圧Ｖｒは供給電圧Ｖｉと等しく、反転電圧Ｖｎは供給電圧Ｖｉよりも高い。即ち、非反転電圧Ｖｐは、反転電圧Ｖｎよりも高いため、第１スイッチング素子４０２は、ＯＮ状態になり、第２スイッチング素子４０４は、ＯＦＦ状態を維持する。この結果、第３スイッチング素子４０６のゲートの電圧がグランド電圧（０Ｖ）となり、第３スイッチング素子４０６は、ＯＦＦ状態を維持し、付加的スイッチング素子５０Ｓのゲートに、供給電圧Ｖｉと等しい付加的制御電圧Ｖｃａ（＝付加的印加電圧Ｖｘａ）が印加される。
【０１１４】
開始点からＴ０までの間、付加的制御電圧Ｖｃａは、付加的スイッチング素子５０Ｓの付加的閾値ＴＡよりも低い。このため、付加的スイッチング素子５０Ｓは、ＯＦＦ状態を維持し、副スイッチング素子６０Ｓのゲートに、検知電圧Ｖｄと等しい制御電圧Ｖｃ（＝印加電圧Ｖｘ）が印加される。このとき、制御電圧Ｖｃは、副スイッチング素子６０Ｓの所定閾値ＴＰよりも低い。このため、副スイッチング素子６０Ｓは、ＯＦＦ状態を維持し、主スイッチング素子６０Ｍのソース及びゲートに供給電圧Ｖｉが印加される。この結果、主スイッチング素子６０ＭはＯＦＦ状態を維持し、スイッチ回路６０は遮断状態を維持する。
【０１１５】
Ｔ０において、付加的制御電圧Ｖｃａは、付加的閾値ＴＡに達する。このため、付加的スイッチング素子５０Ｓは、ＯＮ状態になり、制御電圧Ｖｃは急速に下降してＴ０′においてグランド電圧になる。このとき、抵抗Ｒ６、抵抗Ｒ５及び付加的スイッチング素子５０Ｓを経由してグランドされる電流経路が形成され、反転電圧Ｖｎが一時的に下降する。
【０１１６】
Ｔ０′からＴ１までの間、反転電圧Ｖｎは、検知電圧Ｖｄに応じて再び上昇する。但し、供給電圧Ｖｉは、依然としてツェナー電圧ＶＺよりも低く、非反転電圧Ｖｐは、反転電圧Ｖｎよりも高い。この結果、第１スイッチング素子４０２は、ＯＮ状態を維持し、第２スイッチング素子４０４及び第３スイッチング素子４０６は、ＯＦＦ状態を維持し、付加的スイッチング素子５０Ｓのゲートに、供給電圧Ｖｉと等しい付加的制御電圧Ｖｃａが印加される。
【０１１７】
Ｔ０′からＴ１までの間、付加的制御電圧Ｖｃａは、付加的スイッチング素子５０Ｓの付加的閾値ＴＡ以上である。このため、付加的スイッチング素子５０Ｓは、ＯＮ状態になり、副スイッチング素子６０Ｓのゲートに、グランド電圧が印加される。このため、副スイッチング素子６０Ｓは、ＯＦＦ状態を維持し、主スイッチング素子６０Ｍのソース及びゲートに供給電圧Ｖｉが印加される。この結果、主スイッチング素子６０ＭはＯＦＦ状態を維持し、スイッチ回路６０は遮断状態を維持する。
【０１１８】
Ｔ１において、供給電圧Ｖｉは、ツェナー電圧ＶＺに達する。このため、ツェナーダイオードＺ１は、導通状態になり、参照電圧Ｖｒは、ツェナー電圧ＶＺになる。
【０１１９】
Ｔ１からＴ２までの間、反転電圧Ｖｎは、検知電圧Ｖｄに応じて上昇し続ける。但し、反転電圧Ｖｎは、非反転電圧Ｖｐ（ツェナー電圧ＶＺ）よりも低い。従って、付加的スイッチング素子５０Ｓのゲートに、供給電圧Ｖｉと等しい付加的制御電圧Ｖｃａが印加され続け、付加的スイッチング素子５０Ｓは、ＯＮ状態を維持する。このため、副スイッチング素子６０Ｓ及び主スイッチング素子６０Ｍの夫々は、ＯＦＦ状態を維持し、スイッチ回路６０は遮断状態を維持する。
【０１２０】
Ｔ２において、供給電圧Ｖｉは、開始電圧ＶＨに達し、反転電圧Ｖｎは、非反転電圧Ｖｐ（ツェナー電圧ＶＺ）に達する。その後、反転電圧Ｖｎが非反転電圧Ｖｐよりも高くなるため、第１スイッチング素子４０２は、ＯＦＦ状態になり、第２スイッチング素子４０４は、ＯＮ状態になる。このため、第３スイッチング素子４０６のゲートの電圧が供給電圧Ｖｉを抵抗Ｒ１と抵抗Ｒ２とによって分圧した電圧となり、第３スイッチング素子４０６は、ＯＮ状態になる。この結果、付加的制御電圧Ｖｃａは、グランド電圧になり、付加的スイッチング素子５０Ｓは、ＯＦＦ状態になる。
【０１２１】
Ｔ２において、接続点１２８から、抵抗Ｒ４、抵抗Ｒ５及び抵抗Ｒ６を経由して、検知出力端３８に至る電流経路が形成され、検知電圧Ｖｄ及び反転電圧Ｖｎは、急激に上昇する。また、この電流経路の形成により、制御電圧Ｖｃは、供給電圧Ｖｉに応じた電圧になる。このため、副スイッチング素子６０Ｓは、ＯＮ状態になり、主スイッチング素子６０Ｍのゲートにグランド電圧が印加される。この結果、主スイッチング素子６０ＭはＯＮ状態になり、スイッチ回路６０は導通状態になる。
【０１２２】
Ｔ２からＴ３までの間、キャパシタ２０の電荷が負荷８８によって消費され、供給電圧Ｖｉは、徐々に下降する。供給電圧Ｖｉの下降に伴い、Ｔ２において急激に上昇した検知電圧Ｖｄ及び反転電圧Ｖｎは、徐々に下降する。但し、反転電圧Ｖｎは、非反転電圧Ｖｐ（ツェナー電圧ＶＺ）よりも高いままであり、第３スイッチング素子４０６は、ＯＮ状態を維持する。このため、付加的スイッチング素子５０Ｓは、ＯＦＦ状態を維持し、副スイッチング素子６０Ｓは、ＯＮ状態を維持する。この結果、主スイッチング素子６０ＭはＯＮ状態を維持し、スイッチ回路６０は導通状態を維持する。
【０１２３】
Ｔ３において、供給電圧Ｖｉは、停止電圧ＶＬに達し、反転電圧Ｖｎは、非反転電圧Ｖｐ（ツェナー電圧ＶＺ）に達する。その後、反転電圧Ｖｎが非反転電圧Ｖｐよりも低くなるため、第１スイッチング素子４０２は、ＯＮ状態になり、第２スイッチング素子４０４は、ＯＦＦ状態になる。このため、第３スイッチング素子４０６のゲートの電圧は、グランド電圧になり、第３スイッチング素子４０６は、ＯＦＦ状態になる。この結果、付加的制御電圧Ｖｃａは、供給電圧Ｖｉになり、付加的スイッチング素子５０Ｓは、ＯＮ状態になる。
【０１２４】
Ｔ３において、接続点１２８から、抵抗Ｒ４、抵抗Ｒ５及び抵抗Ｒ６を経由して、検知出力端３８に至る電流経路が消滅し、検知電圧Ｖｄ及び反転電圧Ｖｎは、急激に下降する。また、制御電圧Ｖｃは、グランド電圧になる。このため、副スイッチング素子６０Ｓは、ＯＦＦ状態になり、主スイッチング素子６０Ｍのソース及びゲートに供給電圧Ｖｉが印加される。この結果、主スイッチング素子６０ＭはＯＦＦ状態になり、スイッチ回路６０は遮断状態になる。即ち、負荷８８は、キャパシタ２０から遮断され、キャパシタ２０への充電が再び始まる。
【０１２５】
Ｔ３からＴ４までの間、キャパシタ２０への充電が続き、Ｔ４において、供給電圧Ｖｉは、再び開始電圧ＶＨになる。Ｔ２以降、実施例１の回路は、Ｔ２からＴ４までの間の状態を繰り返す定常状態になる。実施例１の回路は、定常状態にあるとき、適切に動作している。
【０１２６】
（実施例２）
シミュレータにおいて、実施例２の回路として図２の蓄電回路１０を構築して動作を検証した。実施例２の回路における各要素の容量値、抵抗値等は表２の通りだった。
【０１２７】
【表２】
2019110629.tif 000004
【０１２８】
表２に記載した抵抗値に基づき、開始電圧ＶＨ、停止電圧ＶＬ、及び、合成抵抗Ｒを計算した。この計算において、スイッチング素子による影響は考慮しなかった。計算の結果、開始電圧ＶＨは、２．２Ｖであり、停止電圧ＶＬは、０．５Ｖだった。即ち、スイッチング素子の夫々のゲート閾値ＶＧＳ（ｔｈ）は、開始電圧ＶＨよりも低く、計算による停止電圧ＶＬよりも高かった。また、合成抵抗Ｒは、供給電圧Ｖｉが開始電圧ＶＨから停止電圧ＶＬまで下降するまでの間は、３．０ＭΩであり、供給電圧Ｖｉが停止電圧ＶＬから開始電圧ＶＨまで上昇するまでの間は、３．３ＭΩだった。
【０１２９】
実施例２の回路を電源８２及び負荷８８の間に接続し、実施例２の回路の動作を検証した。動作検証において、電源８２として、直列に接続した８つの光電池を使用し、負荷８８として、２ｋΩの抵抗器を使用した。光電池の夫々において、受光面積は５７．８ｃｍ２であり、直射日光による開放電圧Ｖｏｃは１Ｖであり、直射日光による短絡電流Ｉｓｃは５００ｍＡだった。光電池の垂直上方から太陽光相当のスペクトルを持つ光を３０μＷ／ｃｍ２の強度で与え、これにより、電源８２から約１５０μＡの電流を実施例２の回路に供給した。ツェナーダイオードＺ１のツェナー電圧ＶＺ（公称値：１．８Ｖ）は、電源８２から供給される電流値によって異なり、上述の条件では、０．４Ｖだった。以上の条件において、キャパシタ２０が空の状態（即ち、キャパシタ２０の電圧が０Ｖの状態）を開始点（０秒時点）として、供給電圧Ｖｉ、参照電圧Ｖｒ（非反転電圧Ｖｐ）、検知電圧Ｖｄ、反転電圧Ｖｎ、制御電圧Ｖｃ、及び、出力電圧Ｖｏの夫々の変動を、シミュレータにより測定した。
【０１３０】
図１０に測定結果を示す。図１０を図９と比べれば理解されるように、実施例２の回路は、実施例１の回路と同様に動作する。詳しくは、実施例２の回路において、開始点からＴ２までの間、スイッチ回路６０は遮断状態を維持する。この間、Ｔ０において、付加的制御電圧Ｖｃａは、付加的閾値ＴＡに達する。Ｔ１において、供給電圧Ｖｉは、ツェナー電圧ＶＺに達する。スイッチ回路６０は、Ｔ２において導通状態になり、Ｔ２からＴ３までの間、導通状態を維持する。スイッチ回路６０は、Ｔ３において遮断状態になり、Ｔ３からＴ４までの間、遮断状態を維持する。Ｔ２以降、実施例２の回路は、Ｔ２からＴ４までの間の状態を繰り返す定常状態になる。実施例２の回路は、定常状態にあるとき、適切に動作している。
【産業上の利用可能性】
【０１３１】
電子機器の電源としてエネルギーハーベスティングを応用することで、電池が不要になり、これにより、電子機器の軽量化、高耐環境化、メンテナンスフリー化等の様々な性能向上を図ることができる。この結果、従来の電子機器の市場とは異なる新たな市場が構築される可能性がある。電子機器へのエネルギーハーベスティングの応用を推進するためには、様々な産業分野においてエネルギーハーベスティングの応用を検討する必要がある。従来は、蓄電回路が高価であったり、蓄電回路が生成する電圧や電流範囲が目的に合致しないといった様々な理由により、エネルギーハーベスティングの応用が検討されなかったり、実用化を諦めることがあったと思われる。
【０１３２】
一方、本発明によれば、エネルギーハーベスティングを電源として使用する蓄電回路を、コンパレータ回路と付加的回路との単純な組み合わせにより形成できる。即ち、本発明によれば、蓄電回路を大量生産しない場合でも、蓄電回路を低コストで製造できる。その結果、蓄電回路を単機能素子の組み合わせによって構築したり、既存のコンパレータを用いて構築したりすることが容易になる。
【０１３３】
従って、中小企業においてもエネルギーハーベスティングを応用した蓄電回路の開発が可能となり、様々な産業分野においてエネルギーハーベスティングの応用が検討できるようになる。加えて、半導体製造プロセスによって蓄電回路を大量生産する場合も、従来技術を使用した場合と比較して、低コスト且つ小型のＩＣを製造できる。
【０１３４】
このようにして製造した小型のＩＣを、マイクロコンピュータや無線デバイス等の低消費電力の電子機器に組み込めむことで、電子機器がエネルギーハーベスティングによる電源を直接利用できるようになり、ＩｏＴ分野及びＭ２Ｍ分野でのエネルギーハーベスティングの応用がさらに促進されると考えられる。
【符号の説明】
【０１３５】
１０，１０Ａ，１０Ｘ            蓄電回路
１２                            電源ライン
１２２                          第１接続点（接続点）
１２４                          第２接続点（接続点）
１２６                          第３接続点（接続点）
１２８                          第４接続点（接続点）
２０                            キャパシタ
３０，３０Ｂ                    電圧検知回路
３２                            検知入力端
３６                            参照出力端
３８                            検知出力端
４０，４０Ａ，４０Ｘ            比較回路
４０２                          第１スイッチング素子
４０４                          第２スイッチング素子
４０６                          第３スイッチング素子
４１０                          コンパレータ
４２０                          ヒステリシス回路
４３０Ａ                        遅延回路
４２                            ポジティブ入力端
４４                            ネガティブ入力端
４８                            出力端
５０                            付加的回路
５０Ｓ                          付加的スイッチング素子
５２                            電源端
５４                            グランド端
５６                            付加的制御端
５８                            付加的出力端
６０                            スイッチ回路
６０Ｍ                          主スイッチング素子
６０Ｓ                          副スイッチング素子
６６                            制御端
Ｒ７，Ｒ８，Ｒ９                抵抗（電圧検知回路の抵抗）
Ｒ１，Ｒ２，Ｒ３，Ｒ５，Ｒ６    抵抗（比較回路の抵抗）
Ｒ４                            抵抗（付加的回路の抵抗）
Ｒ１１，Ｒ１２，Ｒ１３          抵抗（スイッチ回路の抵抗）
Ｒ１０                          抵抗（遅延回路の抵抗）
Ｃ１                            キャパシタ（遅延回路のキャパシタ）
Ｚ１                            定電圧素子（ツェナーダイオード）
Ｄ１，Ｄ２，Ｄ３，Ｄ４          ダイオード
８２                            電源
８８                            負荷
Ｖｉ                            供給電圧
Ｖｏ                            出力電圧
ＶＺ                            ツェナー電圧（所定電圧）
Ｖｒ                            参照電圧
Ｖｄ                            検知電圧
Ｖｐ                            非反転電圧
Ｖｎ                            反転電圧
Ｖｃａ                          付加的制御電圧
Ｖｘａ                          付加的印加電圧
Ｖｃ                            制御電圧
Ｖｘ                            印加電圧
ＶＨ                            開始電圧
ＶＬ                            停止電圧
ＴＰ                            所定閾値
ＴＡ                            付加的閾値
【図１】
2019110629.tif 000005
【図２】
2019110629.tif 000006
【図３】
2019110629.tif 000007
【図４】
2019110629.tif 000008
【図５】
2019110629.tif 000009
【図６】
2019110629.tif 000010
【図７】
2019110629.tif 000011
【図８】
2019110629.tif 000012
【図９】
2019110629.tif 000013
【図１０】
2019110629.tif 000014
【図１１】
2019110629.tif 000015