(57)【要約】安定器は、インバータ出力段と、該インバータ出力段に電源電圧の関数としての安定化した直流電圧を印加する力率補正入力段とを用いる。力率補正入力段は、力率補正集積回路と、該力率補正集積回路に制限された整流電圧を印加する電源電圧検知回路とを有する。前記制限された整流電圧は、インバータ出力段によって力率補正集積回路に加えられている負荷の関数である。
2007501495.tif 000002
【特許請求の範囲】
【請求項１】
インバータ出力段；及び
該インバータ出力段に電源電圧の関数としての安定化した直流電圧を印加するように、前記インバータ出力段と電気通信を行い、
力率補正集積回路と、
該力率補正集積回路に制限された整流電圧を印加するように、前記力率補正集積回路と電気通信を行う電源電圧検知回路と、を有する力率補正入力段；
を有し、
前記制限された整流電圧は、前記インバータ出力段によって前記力率補正集積回路に加えられている負荷の関数であることを特徴とする、安定器。
【請求項２】
前記制限された整流電圧と、前記インバータ出力段によって前記力率補正集積回路に加えられている負荷とは、比例することを特徴とする、請求項１記載の安定器。
【請求項３】
前記力率補正入力段に外部のバラスト制御信号の関数としての調光レベル信号を伝達するように、前記力率補正入力段と電気通信を行う調光インターフェースを更に有し、
前記調光レベル信号は、前記インバータ出力段によって前記力率補正集積回路に加えられている負荷を表すことを特徴とする、請求項1記載の安定器。
【請求項４】
前記インバータ出力段は、前記力率補正入力段に負荷フィードバック信号を伝達するように、前記力率補正入力段と電気通信を行い、
前記負荷フィードバック信号は、前記インバータ出力段によって前記力率補正集積回路に加えられている負荷を表すことを特徴とする、請求項１記載の安定器。
【請求項５】
前記電源電圧検知回路は：
前記電源電圧の関数としての整流電圧を発生させるよう動作可能な電圧整流器；
前記インバータ出力段によって前記力率補正集積回路に加えられている負荷の関数としての制限電圧を発生させるよう動作可能なＴＨＤ制御器；及び
前記整流電圧及び前記制限電圧の関数としての前記制限された整流電圧を発生させるように、前記電圧整流器及び前記ＴＨＤ制御器と電気通信を行う分圧器；
を有することを特徴とする、請求項１記載の安定器。
【請求項６】
前記分圧器は、分配ノードを有し、
前記ＴＨＤ制御器は、前記電源電圧の関数として前記分圧器の分配ノードに前記制限電圧を印加するための手段を有することを特徴とする、請求項５記載の安定器。
【請求項７】
前記制限電圧及び前記電源電圧は、反比例することを特徴とする、請求項６記載の安定器。
【請求項８】
前記インバータ出力段によって前記力率補正集積回路に加えられている負荷を表す調光レベル信号を前記力率補正入力段に伝達するように、前記力率補正入力段と電気通信を行う調光インターフェースを更に有し、
前記ＴＨＤ制御器は、前記調光レベル信号の関数としての前記制限電圧を発生させるための手段を有することを特徴とする、請求項５記載の安定器。
【請求項９】
前記インバータ出力段は、前記力率補正入力段に負荷フィードバック信号を伝達するように、前記力率補正入力段と電気通信を行い、
前記負荷フィードバック信号は、前記インバータ出力段によって前記力率補正集積回路に加えられている負荷を表し、
前記ＴＨＤ制御器は、前記負荷フィードバック信号の関数としての前記制限電圧を発生させるための手段を有することを特徴とする、請求項５記載の安定器。
【請求項１０】
前記力率補正集積回路は、乗数入力ピンを有し、
前記分圧器は、前記力率補正集積回路に前記制限された整流電圧を印加するように、前記乗数入力ピンと電気通信を行う分配ノードを有することを特徴とする、請求項５記載の安定器。
【請求項１１】
力率補正集積回路と；
該力率補正集積回路に電源電圧の関数としての制限された整流電圧を印加するように、前記力率補正集積回路と電気通信を行う電源電圧検知回路と；
を有し、
前記制限された整流電圧は、前記力率補正集積回路に対して加えられている負荷の関数であることを特徴とする、力率補正入力段。
【請求項１２】
前記制限された整流電圧と、前記力率補正集積回路に加えられている負荷とは、比例することを特徴とする、請求項１１記載の力率補正入力段。
【請求項１３】
前記電源電圧検知回路は：
前記電源電圧の関数としての整流電圧を発生させるよう動作可能な電圧整流器；
前記力率補正集積回路に加えられている負荷の関数としての制限電圧を発生させるよう動作可能なＴＨＤ制御器；及び
前記整流電圧及び前記制限電圧の関数としての前記制限された整流電圧を発生させるように、前記電圧整流器及び前記ＴＨＤ制御器と電気通信を行う分圧器；
を有することを特徴とする、請求項１１記載の力率補正入力段。
【請求項１４】
前記分圧器は、分配ノードを有し、
前記ＴＨＤ制御器は、前記電源電圧の関数として前記分圧器の分配ノードに前記制限電圧を印加するための手段を有することを特徴とする、請求項１３記載の力率補正入力段。
【請求項１５】
前記制限電圧及び前記電源電圧は、反比例することを特徴とする、請求項１１記載の力率補正入力段。
【請求項１６】
前記力率補正集積回路は、乗数入力ピンを有し、
前記分圧器は、前記力率補正集積回路に前記制限された整流電圧を印加するように、前記乗数入力ピンと電気通信を行う分配ノードを有することを特徴とする、請求項１５記載の力率補正入力段。
【請求項１７】
インバータ出力段；及び
該インバータ出力段に電源電圧の関数としての安定化した直流電圧を印加するように、前記インバータ出力段と電気通信を行い、
力率補正集積回路と、
該力率補正集積回路に制限された整流電圧を印加するための手段と、を有する力率補正入力段；
を有し、
前記制限された整流電圧は、前記インバータ出力段によって前記力率補正集積回路に加えられている負荷の関数であることを特徴とする安定器。
【請求項１８】
力率補正集積回路と；
該力率補正集積回路に電源電圧の関数としての制限された整流電圧を印加するための手段と；
を有し、
前記制限された整流電圧は、前記力率補正集積回路に対して加えられている負荷の関数であることを特徴とする力率補正入力段。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧及び電力印加の際の力率補正に関し、更に具体的には、力率補正を組み込まれた電子調光安定器における高調波歪みの低減のための制御回路及び方法に関する。
【背景技術】
【０００２】
電子安定器は、しばしば、様々な形式のランプに電力を供給するために使用される。電子安定器の一つの形式は、調光安定器である。外部のバラスト制御信号によって制御されると、調光安定器は、ランプが特定の薄暗い状態で動作することができるように、ランプへの電力又は電流を調整する。電子安定器において力率補正（ＰＦＣ）回路を使用することが知られる。特に、ＰＦＣ予備調整器は、１に近い力率を有するために準正弦電流が電源電圧と同じ位相で引き込まれるように、様々な電圧及び電力の印加の際に使用される。力率は、主電源から引き出される皮相電力（ＲＭＳ電源電圧を乗じられたＲＭＳ電流）と有効電力との比である。例えば電子安定器が遷移モード（ＴＭ）技術であるような、低い電力しか印加されてない場合にＰＦＣを実現するための共通の技術は、例えば、テキサス州キャロルトンのＳＧＳトンプソン・マイクロエレクトロニクス社から入手することのできる製品番号Ｌ６５６１及びテキサス州オースチンの半導体製造部門である株式会社モトローラから入手することのできる製品番号ＭＣ３４２６２のような、多種多様なＰＦＣ集積回路製品で使用される。
【０００３】
ＴＭ  ＰＦＣ集積回路（ＴＭ  ＰＦＣ  ＩＣ）の乗数入力部（ｍｕｌｔｉｐｌｉｅｒ  ｉｎｐｕｔ）に制限された整流電源電圧を印加することによって、入力電源電流において全高調波歪み（ＴＨＤ）が低減されうる。従来技術の回路実施では、ＴＨＤの低減は、電源電圧を検知し、それをＴＭ  ＰＦＣ  ＩＣの乗数入力ピンに印加された定電圧に制限（クランプ）することによって成し遂げられる。本願で参考のために示され、本発明と同一出願人による米国特許番号６，１２８，２０５は、電源電圧を検知し、それをＴＭ  ＰＦＣ  ＩＣの乗数入力ピンに印加された低電圧に制限する際に、ツェナーダイオード又は切替え式抵抗分配器のいずれかを使用することを開示する。
【特許文献１】米国特許番号６，１２８，２０５
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、前記クランプ技術は、広範囲の様々な負荷状態を有するアプリケーションでＴＨＤを低減するには全く効果的ではない。特に、調光安定器は、幅広い負荷範囲及び幅広い入力電源電圧を有する。低い電源電圧で全負荷状態にあるときには、ＴＭ  ＰＦＣ  ＩＣの乗数入力ピンに適用された比較的高い制限電圧は、低いＴＨＤを達成するには十分に良い。逆に、高い電源電圧で負荷の軽い状態にあるときには、比較的低い制限電圧が、低いＴＨＤを達成するように、ＴＭ  ＰＦＣ  ＩＣの乗数入力ピンに適用される必要がある。従って、様々な負荷状態を有するアプリケーション（例えば、調光安定器）における実施のために、新しく、独自のクランプ技術により当該技術を改善する必要がある。
【課題を解決するための手段】
【０００５】
本発明の一つの態様は、インバータ出力段と、該インバータ出力段に電源電圧の関数としての安定化した直流電圧を印加する力率補正入力段とを有する安定器である。前記力率補正入力段は、力率補正集積回路と、該力率補正集積回路に制限された整流電圧を印加する電源電圧検知回路とを有する。前記制限された整流電圧は、前記インバータ出力段によって前記力率補正集積回路に加えられている負荷の関数である。
【０００６】
語「電気通信」は、本願では、電気接続、電気結合、又は、一つの装置の出力を他の装置の入力に電気的に加えるための他の如何なる技術をも表す。
【０００７】
本発明の前記態様並びに他の態様、特性及び利点について、添付の図面と共に読まれる、現在のところ好ましい実施例の以下の詳細な説明から更に明らかにする。詳細な説明及び図面は、単に本発明の説明に過ぎず、添付の特許請求の範囲及びそれと等価なものによって定められる本発明の適用範囲を限定するものではない。
【発明を実施するための最良の形態】
【０００８】
入力正弦波電圧ＶＩＮは、図１に示された調光安定器（ＢＬＳＴ）１０に印加されている。それによって、安定器１０は、交流ランプ電圧ＶＬと交流ランプ電流ＩＬとをランプ負荷（ＬＬ）５０に供給する。この目的のために、安定器１０は、一組の入力端子１１及び１２と、一組の中間端子１３及び１４とに接続された力率補正入力段（ＰＦＣＩＳ）２０を用いる。安定器１０は、中間端子１３及び１４と一組の出力端子１５及び１６とに接続されたインバータ出力段（ＩＮＶＯＳ）３０を更に用いる。
【０００９】
入力段２０は、力率補正集積回路（ＰＦＣ  ＩＣ）２６を有し、入力端子１１と１２との間の入力正弦波電圧ＶＩＮの印加に応じて中間端子１３と１４との間に安定化した直流電圧ＶＤＣを印加するように構成された構造配置である。入力段２０の典型的な構造形式は、ブリッジ回路、ブースト・コンバータ及び制御回路である。
【００１０】
出力段３０は、安定化した直流電圧ＶＤＣを出力端子１５と１６との間の交流ランプ電圧ＶＬに変換するよう構成された構造配置であり、これによって、交流ランプ電流ＩＬは、ランプ負荷５０を流れる。この目的のために、安定器１０は、外部のバラスト制御信号ＶＢＣＳの関数として出力段３０に調光レベル信号ＶＤＬを電気的に伝達するために、従来型の調光インターフェース（ＤＩ）４０を更に用いる。これによって、出力段３０は、調光レベル信号ＶＤＬの関数としての安定化した直流電圧ＶＤＣを交流ランプ電圧ＶＬに変換する。出力段３０の典型的な構造形式は、ハーフブリッジ・インバータである。
【００１１】
外部のバラスト制御信号ＶＢＣＳによって決定され、出力段３０によって中間端子１３と１４との間に加えられた負荷は、幅広い負荷範囲内で変化する。当業者は、安定器１０の全高調波歪み（ＴＨＤ）が出力段３０によって中間端子１３と１４との間に加えられた負荷の減少と共に増大することを理解しうる。このような場合の一例は、安定器１０の調光である。
【００１２】
負荷が軽い状態であるときに安定器１０のＴＨＤの増大を妨げるために、調光インターフェース４０は、入力段２０に調光レベル信号ＶＤＬを電気的に伝達し、且つ／あるいは、出力段３０は、入力段２０に従来の負荷フィードバック信号ＶＦＢを電気的に伝達する。これらの信号の両方共が、出力段３０によって中間端子１３と１４との間に加えられている負荷を表す。図２から４の説明と共に本願で更に詳細に説明されているように、入力段２０は、電源電圧ＶＩＮが高電位状態（例えば、一般的な入力で２７７Ｖ）に達し、出力段３０によって中間端子１３と１４との間に加えられた負荷が負荷の軽い状態に達すると、安定器１０のＴＨＤの増大を妨げるために、ＰＦＣ  ＩＣ２６の乗数入力（ｍｕｌｔｉｐｌｉｅｒ  ｉｎｐｕｔ）に印加される制限（クランプ）された整流電圧の大きさを調整する。
【００１３】
原則的には、入力段２０、出力段３０及び調光インターフェース４０の構造実施は、安定器１０の様々な商業的実施に依存し、従って、限定されることはない。図２は、本発明のＴＨＤ制御に関連する入力段２０（図１）の構成要素の一実施例を表す。これらの構成要素は、従来型の電磁妨害フィルタ（ＥＭＩ）２１、新しく、独自の電源電圧検知回路（ＬＶＳＣ）２２、従来型のＰＦＣ  ＩＣ２６（例えば、テキサス州キャロルトンのＳＧＳトンプソン・マイクロエレクトロニクス社から市販されているＰＦＣ  ＩＣ番号Ｌ６５６１及びテキサス州オースチンの半導体製造部門である株式会社モトローラから市販されているＰＦＣ  ＩＣ番号ＭＣ３４２６２）である。
【００１４】
ＥＭＩ２１は、回路２２にフィルタ処理された正弦波電圧ＶＡＣを伝達する。回路２２は、出力段３０（図１）の負荷状態の関数としてのフィルタ処理された正弦波電圧ＶＡＣを整流及び制限（クランプ）し、それによって制限された全波電圧ＶＣＦＷを引き起こすように構成された構造配置である。回路２２は、ＰＦＣ  ＩＣ２６の乗数入力ピン（ＭＩＰ）に制限された全波電圧ＶＣＦＷを電気的に伝達し、これによって、回路２２は、電源電圧ＶＩＮが高電位状態に達し、出力段３０によって中間端子１３と１４との間に加えられた負荷（図１）が負荷の軽い状態に達すると、必要に応じて安定器１０のＴＨＤの増大を妨げるように、制限された全波電圧ＶＣＦＷの大きさを調整する。
【００１５】
制限された全波電圧ＶＣＦＷを引き起こすために、回路２２は、全波整流器（ＦＷＲ）２３と、分圧器（ＶＤ）２４と、ＴＨＤ制御器（ＴＨＤＣ）２５とを用いる。整流器２３は、フィルタ処理された正弦波電圧ＶＡＣを整流し、それによって全波電圧ＶＦＷを引き起こすように構成された構造配置である。ＴＨＤ制御器２５は、負荷が軽く、電源電圧が高い（例えば、一般的な入力安定器で２７７Ｖ）状態であるときには、乗数入力ピンＭＩＰをより低い電圧範囲に制限し、全負荷及び／又は電源電圧が低い（例えば、一般的な入力安定器で１２０Ｖ）状態であるときには、乗数入力ピンＭＩＰをより高い電圧範囲に選択的に制限するように構成された構造配置である。この目的のために、調光インターフェース４０（図１）は、ＴＨＤ制御器２５に調光レベル信号ＶＤＬを電気的に伝達し、且つ／あるいは、出力段３０は、ＴＨＤ制御器２５に負荷フィードバック信号ＶＦＢを電気的に伝達する。これによって、ＴＨＤ制御器２５は、負荷状態を示される。更に、ＴＨＤ制御器２５は、全波電圧ＶＦＷを検知するように整流器２３と電気通信を行い、全波電圧ＶＰＦＷの一部を検知するように分圧器２４と電気通信を行う。これによって、いずれの場合でも、ＴＨＤ制御器２５は、電源電圧ＶＩＮを示される。
【００１６】
整流器２３は、分圧器２４に全波電圧ＶＦＷを電気的に伝達し、ＴＨＤ制御器２５は、分圧器２４に制限電圧ＶＣＬを電気的に伝達する。分圧器２４は、制限電圧ＶＣＬの関数としての全波電圧ＶＦＷを制限し、それによって制限された全波電圧ＶＣＦＷを引き起こすように構成された構造配置である。分圧器２４は、乗数入力ピンＭＩＰに制限された全波電圧ＶＣＦＷを電気的に伝達する。
【００１７】
原則的には、構造実施ＥＭＩ２１、整流器２３、分圧器２４、ＴＨＤ制御器２５及びＰＦＣ  ＩＣ２６は、入力段２０（図１）の様々な商業的実施に依存し、従って、限定されることはない。図３は、ＥＭＩフィルタ２１、整流器２３、分圧器２４及びＴＨＤ制御器２５の一つの構造実施例を表す。
【００１８】
ＥＭＩフィルタ２１は、ＥＭＩチョークＴ１と一組のキャパシタＣ１及びＣ２の従来型の構造配置を用いる。ヒューズＦ１は、入力端子１１とＥＭＩチョークＴ１との間に直列に電気的に接続されており、入力端子１２は、ＥＭＩチョークＴ１に電気的に接続されている。
【００１９】
整流器２３は、ダイオードブリッジ回路Ｄ１からＤ４及び電圧バスＶＢと接地バスＧＢとの間の高周波フィルタキャパシタＣ３の従来型の構造配置を用いる。ダイオードブリッジ回路Ｄ１からＤ４は、また、ＥＭＩフィルタ２１に電気的に接続されている。
【００２０】
分圧器２４は、電圧バスＶＢと接地バスＧＢとの間に直列に電気的に接続されている抵抗器Ｒ１からＲ５を用いる。
【００２１】
ＴＨＤ制御器２５は、ツェナーダイオードＺＤ１と、ＰＮＰトランジスタＱ１と、キャパシタＣ４と、抵抗器Ｒ６と、制御器２７とを用いる。ツェナーダイオードＺＤ１のｎ端子は、電源電圧ＶＩＮを検知するように、例えば図３に表されている分圧器２４の分配ノードＮ１のような分圧器２４の分配ノードに、電気的に接続されている。ツェナーダイオードＺＤ１のｐ端子は、ＰＮＰトランジスタＱ１のエミッタ端子Ｅに電気的に接続されている。トランジスタＱ１のコレクタ端子Ｃは、接地バスＧＢに電気的に接続されている。ＰＮＰトランジスタＱ１のベース端子Ｂ並びにキャパシタＣ４及び抵抗器Ｒ６は、制御端子２７に電気的に接続されている。キャパシタＣ４及び抵抗器Ｒ６は、更に、接地バスＧＢに電気的に接続されている。
【００２２】
動作の際に、ＥＭＩフィルタ２１は、ダイオードブリッジ回路Ｄ１からＤ４にフィルタ処理された正弦波電圧ＶＡＣ（図２）を引き起こして印加するように、入力正弦波電圧ＶＩＮにフィルタをかける。ダイオードブリッジ回路Ｄ１からＤ４は、電圧バスＶＢと接地バスＧＢとの間に全波整流電圧ＶＦＷ（図２）を発生させる。分圧器２４は、例えば出力端子２８を介してＰＦＣ  ＩＣ２６の乗数入力ピンＭＩＰに電気的に接続された分配ノードＮ２のような、ＰＦＣ  ＩＣ２６（図２）の乗数入力ピンＭＩＰに電気的に接続された分配ノードで、制限された全波電圧ＶＦＷの一部を印加するように全波整流電圧ＶＦＷを分割する。
【００２３】
負荷状態信号ＶＬＣ（図２）は、制御端子２７（図３）を介してトランジスタＱ１のベース端子Ｂに印加される。ここで、負荷状態信号ＶＬＣは、調光電圧ＶＤＬ、負荷フィードバック電圧ＶＦＢ、又は、出力段３０によって端子１３と１４との間に加えられている負荷（図１）を表す他の如何なる信号の形でも良い。更に、ツェナーダイオードＺＤ１は、分配ノードＮ１を介して、整流された電源電圧ＶＦＷを検知する。そのことを考慮して、ＴＨＤ制御器２５は、以下の式［１］によって制限電圧ＶＣＬを発生させる：
ＶＣＬ＝ＶＬＣ＋ＶＥＢ＋ＶＺＤ        ［１］
ここで、ＶＬＣは、トランジスタＱ１のベース端子Ｂに入力された負荷状態信号であり、ＶＥＢは、トランジスタＱ１のエミッタ端子Ｅとベース端子Ｂとの間の電圧降下であり、ＶＺＤは、ツェナーダイオードＺＤ１の両端の電圧降下である。
【００２４】
ＴＨＤ制御器２５は、分圧器２４の分配ノードＮ１に制限電圧ＶＣＬ（図２）を印加し、それによって回路のＴＨＤを制御する。具体的には、負荷状態信号ＶＬＣは、負荷が減少する場合には低下しうる。従って、乗数入力ピンＭＩＰは、全負荷状態の場合と比較して、負荷が軽い状態である場合にはより低い電圧に制限されうる。ツェナーダイオードＺＤ１は、整流された電源電圧ＶＦＷを検知する。ＶＺＤは、入力される電源電圧が低く（例えば、一般的な入力安定器で１２０Ｖ）、完全に負荷がかかっている場合には、乗数入力ピンＭＩＰにはクランプ（制限）が存在しないように選択される。電源電圧が低い場合には、乗数入力ピンＭＩＰは、負荷があるレベルまで低下すると制限され始める。電源電圧が高い（例えば、一般的な入力安定器に対して２７７Ｖ）場合には、乗数入力ピンＭＩＰは、常に、全ての負荷範囲で制限されうる。
【００２５】
図４は、ＴＨＤ制御器２５の他の実施例２５’を表す。ＴＨＤ制御器２５’は、更に制御器２９を用いる。制御器２９は、調光電圧ＶＤＬ、負荷フィードバック電圧ＶＦＢ、及び／又は、全波電圧ＶＦＷの関数であって、出力段３０（図１）によって端子１３と１４（図１）との間に加えられている負荷を表す他の如何なる信号の形でも良い、一つ又はそれ以上の負荷状態信号ＶＬＣの関数として、トランジスタＱ１のベース端子Ｂに印加された電圧を制御するように構成された構造配置である。更に、上述したように、ツェナーダイオードＺＤ１は、整流された電源電圧ＶＦＷを検知する。トランジスタＱ１のベース端子Ｂに印加された電圧を制御することによって、制御器２９は、更に、以下の式［２］によって制限電圧ＶＣＬの最大値を制御する：
ＶＣＬ＝ＶＢ＋ＶＥＢ＋ＶＺＤ        ［２］
ここで、ＶＢは、トランジスタＱ１のベース端子Ｂに入力された電圧であり、ＶＥＢは、トランジスタＱ１のエミッタ端子Ｅとベース端子Ｂとの間の電圧降下であり、ＶＺＤは、ツェナーダイオードＺＤ１の両端の電圧降下である。
【００２６】
ＴＨＤ制御器２５（図３）と同様に、ＴＨＤ制御器２５’は、分配ノードＮ１に制限電圧ＶＣＬを印加し、それによって回路のＴＨＤを制御する。具体的には、負荷状態信号ＶＬＣは、負荷が減少する場合には低下しうる。従って、乗数入力ピンＭＩＰは、全負荷状態の場合と比較して、負荷が軽い状態である場合にはより低い電圧に制限されうる。ツェナーダイオードＺＤ１は、整流された電源電圧ＶＦＷを検知する。ＶＺＤは、入力される電源電圧が低く（例えば、一般的な入力安定器で１２０Ｖ）、完全に負荷がかかっている場合には、乗数入力ピンＭＩＰにはクランプ（制限）が存在しないように選択される。電源電圧が低い場合には、乗数入力ピンＭＩＰは、負荷があるレベルまで低下すると制限され始める。電源電圧が高い（例えば、一般的な入力安定器に対して２７７Ｖ）場合には、乗数入力ピンＭＩＰは、常に、全ての負荷範囲で制限されうる。
【００２７】
負荷状態信号ＶＣＬの関数としてのベース電圧ＶＢの制御は、制限されない。例えば、一つの実施例では、制御器２９は、必要に応じ、負荷状態信号ＶＣＬを調整（例えば、増幅、減衰、増減、オフセット、遅延等）する。第二の実施例では、ベース電圧ＶＢは、制御器２９によって周波数変調、パルス幅変調及び／又は振幅変調を為されうる時間変化する電圧である。
【００２８】
本願で開示されている本発明の実施例は、今のところは好ましい実施例であると考えられるが、様々な変更及び変形が、本発明の精神及び適用範囲から外れることなく行われることができる。本発明の適用範囲は、添付の特許請求の範囲に示され、等価な意味及び範囲内にある全ての変更がそれに包含されている。
【図面の簡単な説明】
【００２９】
【図１】本発明による安定器の一実施例のブロック図を表わす。
【図２】本発明によるＰＦＣ回路の一実施例のブロック図を表わす。
【図３】図２で表わされるＰＦＣ回路の第一の実施例の回路図を表わす。
【図４】図２で表わされるＰＦＣ回路の第二の実施例の回路図を表わす。
【図１】
2007501495.tif 000003
【図２】
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【図３】
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【図４】
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【国際調査報告】
2007501495.tif 000007
2007501495.tif 000008
2007501495.tif 000009