(57)【要約】  本発明は、複数のスラブを含むメサ型活性領域を有する半導体素子及びその製造方法を提供する。相互連結されている第１活性領域及び第２活性領域を備え、第１活性領域は基板上にライン・アンド・スペースパターン状に形成され、相互逆方向である第１側面、第２側面及び上面をそれぞれ有する複数のスラブから構成され、第２活性領域は第１活性領域とは同じであるか、または異なる物質からなり、複数のスラブを相互連結させるように、基板上でスラブの少なくとも一端部に接して延びている半導体素子である。該半導体素子を製造するために、まず、ライン・アンド・スペースパターン状の第１活性領域を基板上に形成した後、第２活性領域を形成する。
2007522683.tif 000002
【特許請求の範囲】
【請求項１】
基板上で相互逆方向である第１側面、第２側面及び上面をそれぞれ有する複数のスラブから構成される第１活性領域と、
前記複数のスラブを相互連結させるように、前記基板上で前記スラブの少なくとも一端部に接して延びている第２活性領域と、
前記スラブの少なくとも第１側面、第２側面及び上面上に形成されているゲートラインと、
前記スラブと前記ゲートラインとの間に介在されているゲート絶縁膜とを備えることを特徴とする半導体素子。
【請求項２】
前記第１活性領域は、ライン・アンド・スペースパターン状に形成されたことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第２活性領域は、前記第１活性領域とは異なる物質からなることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記スラブの上面は、前記基板から第１距離ほど離隔されており、
前記第２活性領域は、前記基板から前記第１距離と同じであるか、またはさらに長い第２距離ほど離隔されている上面を有することを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第２距離は、前記第１距離より長いことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記第２距離は、第１距離と同じであることを特徴とする請求項４に記載の半導体素子。
【請求項７】
前記第２活性領域は、前記スラブの両端部に接している状態で、前記スラブの延長方向と直交する方向に延びていることを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記第２活性領域は、前記スラブのうち、前記第１側面、第２側面及び上面の一部と接して延びているオーバーラップ領域を有することを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記第１活性領域は、単結晶シリコンからなり、
前記第２活性領域は、ポリシリコン、非晶質シリコン、またはシリコンを含有する半導体化合物からなることを特徴とする請求項１に記載の半導体素子。
【請求項１０】
前記第１活性領域及び第２活性領域は、ソース／ドレイン領域を構成することを特徴とする請求項１に記載の半導体素子。
【請求項１１】
前記第１活性領域は、チャンネル領域を備えることを特徴とする請求項１に記載の半導体素子。
【請求項１２】
前記ゲートラインは、前記スラブの延長方向と直交する方向に延びていることを特徴とする請求項１に記載の半導体素子。
【請求項１３】
前記ゲートラインは、前記第２活性領域の延長方向と平行な方向に延びていることを特徴とする請求項１に記載の半導体素子。
【請求項１４】
前記ゲートラインは、導電性ポリシリコン、金属、金属窒化物または金属シリサイドからなることを特徴とする請求項１に記載の半導体素子。
【請求項１５】
前記ゲート絶縁膜は、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、ＧｅｘＯｙＮｚ 、ＧｅｘＳｉｙＯｚ 、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２またはＴａ２Ｏ５を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１６】
前記基板は、埋没酸化膜及びシリコン層を備えるＳＯＩ基板であり、
前記第１活性領域及び第２活性領域は、前記埋没酸化膜上に形成されていることを特徴とする請求項１に記載の半導体素子。
【請求項１７】
前記第１活性領域のうち、前記スラブの第１側面及び第２側面に近接して、前記ゲートラインと対面する部分にそれぞれ位置する第１チャンネル領域及び第２チャンネル領域をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項１８】
前記第１活性領域のうち、前記スラブの上面に近接して、前記ゲートラインと対面する部分に位置する第３チャンネル領域をさらに備えることを特徴とする請求項１７に記載の半導体素子。
【請求項１９】
第１物質からなる第１活性領域を基板上に形成する工程と、
前記第１活性領域の少なくとも一部に接して延び、第２物質からなる第２活性領域を前記基板上に形成する工程と、
前記第１活性領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲートを形成する工程とを含むことを特徴とする半導体素子の製造方法。
【請求項２０】
前記第１活性領域は、ライン・アンド・スペースパターン形状を有することを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２１】
前記第２物質は、前記第１物質とは異なる物質であることを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２２】
前記第１活性領域を形成する工程では、相互逆方向である第１側面、第２側面及び上面をそれぞれ有し、前記基板上に第１方向に延びる複数のスラブを形成することを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２３】
前記スラブの上面は、前記基板から第１距離ほど離隔されており、
前記第２活性領域は、前記基板から前記第１距離と同じでるか、またはそれより長い第２距離ほど離隔されている上面を有するように形成されることを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
前記第２活性領域は、前記スラブの両端部に接しつつ、前記第１方向と直交する第２方向に延びるように形成されることを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２５】
前記第２活性領域は、前記スラブのうち、前記第１側面、第２側面及び上面の一部と接して延びているオーバーラップ領域を有するように形成されることを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２６】
前記第２活性領域を形成する工程は、
前記スラブの両端部を露出させるように、前記スラブの一部を覆うマスクパターンを前記基板上に形成する工程と、
前記第２物質を蒸着して、前記スラブの露出された両端部及び前記マスクパターンを覆う第２物質層を形成する工程と、
前記第２物質層を平坦化して前記第２活性領域を形成する工程とを含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２７】
前記マスクパターンは、ＳｉＯＮ膜、Ｓｉ３Ｎ４膜またはＳｉＯ２膜から構成される単一膜、または、それらの組み合わせから構成される多重膜からなることを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項２８】
前記マスクパターンは、ＳｉＯＮ膜及びＳｉ３Ｎ４膜から構成される二重膜からなることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項２９】
前記マスクパターンが形成された後、前記マスクパターンの周りで、前記複数のスラブのそれぞれの上面が一部露出されるように、前記マスクパターンは、前記スラブの上面の一部のみを覆うことを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項３０】
前記第２物質層を平坦化するに当って、前記マスクパターンをエッチング停止層として利用することを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項３１】
前記マスクパターンは、前記スラブに接したＳｉＯＮ膜と、前記マスクパターンの上面を構成するＳｉ３Ｎ４膜とを備えることを特徴とする請求項３０に記載の半導体素子の製造方法。
【請求項３２】
前記第２物質層を平坦化するために、ＣＭＰまたはエッチバック方法を利用することを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項３３】
前記第１物質は、単結晶シリコンであり、
前記第２物質は、ポリシリコン、非晶質シリコン、またはシリコンを含有する半導体化合物からなることを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項３４】
前記ゲート絶縁膜は、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、ＧｅｘＯｙＮｚ 、ＧｅｘＳｉｙＯｚ 、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２またはＴａ２Ｏ５を含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項３５】
前記ゲートを形成するために、前記スラブのうち、前記第１側面、第２側面及び上面を覆うように、前記第１方向と直交する第２方向に延びるゲートラインを形成することを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項３６】
前記ゲートラインは、導電性ポリシリコン、金属、金属窒化物または金属シリサイドからなることを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３７】
前記基板として、埋没酸化膜と、その上に形成された単結晶シリコン層とを備えるＳＯＩ基板を準備する工程をさらに含み、
前記第１活性領域は、前記単結晶シリコン層をパターニングして形成されることを特徴とする請求項１９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特に、チャンネルがスラブ形状のメサ型活性領域に形成されるマルチゲート構造のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタを備える半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の高速化、高機能化及び低消費電力化を具現するために、集積回路を構成する個々のトランジスタの優れた駆動能力を維持しつつそのサイズを縮少させて、集積回路における素子密度を向上させるための努力が続いている。素子密度を向上させるためには、半導体素子のフィーチャーサイズを縮めうる技術が必要である。
【０００３】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）における素子密度を高めるためのＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のスケーリング技術の一つであって、ＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）ウェーハを使用してフィン状のシリコンボディーを形成し、その表面上にゲートを形成するマルチゲートトランジスタが提案された。（例えば、Ｆｕ−Ｌｉａｎｇ  Ｙａｎｇ  ｅｔ  ａｌ., “３５ｎｍ  ＣＭＯＳ  ＦｉｎＦＥＴｓ”，Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．１０４〜１０５，２００２及びＢ．Ｓ．Ｄｏｙｌｅ  ｅｔ  ａｌ., “Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ  Ｔｒｉ−Ｇａｔｅ  ＣＭＯＳ  Ｔｒａｎｓｉｓｔｏｒｓ”，ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，Ｖｏｌ．２４，Ｎｏ．４，Ａｐｒｉｌ，２００３，ｐｐ．２６３〜３６５）
【０００４】
シリコンフィンボディーを利用したマルチゲートトランジスタは、３次元のチャンネルを利用することによって、ＣＭＯＳのスケーリング時に非常に有利に適用され、完全空乏型ＳＯＩ構造を採用することによって、ゲート長を延ばさずとも優れたサブスレッショルド特性及び電流制御能力を提供するだけでなく、ドレイン電圧によりチャンネル領域の電位が影響を受けるショートチャネル効果（ＳＣＥ：ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）を効果的に抑制できる利点を提供すると広く知られている。特に、トリゲートＣＭＯＳは、３個の表面に形成されるチャンネルを利用するので、ＦｉｎＦＥＴに比べてチャンネルを形成するための活性領域の幅及び高さにおいて設計上の許容範囲が広いという長所がある。
【０００５】
図１Ａに示すように、ＳＯＩウェーハの埋没酸化膜１０上にマルチゲートトランジスタを製造するに当って、ソース／ドレインの役割を行うためのシリコン活性領域１２が通常的にメサ型スラブ形状で具現される。ここで、前記シリコン活性領域１２には、その上面及び両側面を覆うゲートライン１４と対面する部分の近辺にチャンネルが形成される。
【０００６】
マルチゲートトランジスタの電気的特性は、活性領域の高さ、幅のような活性領域のサイズ、活性領域の曲率、平面上から見るときのラウンディングプロファイルのような活性領域の形状によって大きく影響を受ける。すなわち、ゲートラインにより覆われる活性領域スラブのサイズ及び形状の均一度によって、マルチゲートトランジスタのパフォーマンスに偏差が発生するか、または電気的特性が劣化されうる。
【０００７】
従来の技術では、図１Ａに示すような形状の活性領域をパターニングするとき、リソグラフィ工程時の近接効果による問題を解決するために、図１Ｂに示すように、ＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）を適用したレチクルパターンを利用する。図１Ｂで、“２２”は、活性領域スラブパターンを示し、“２４”は、ダミーパターンを表す。すなわち、従来の技術では、レチクル上にＯＰＣを適用した独立的な活性領域スラブをパターニングし、リソグラフィ特性を利用して各活性領域スラブを連結させる。
【０００８】
図１Ｂに示すようなレチクルパターンを利用してリソグラフィ工程を行う場合、図１Ｃの平面図に示すように、“ラウンディング”現象の発生した活性領域パターンが具現される可能性が非常に大きい。
【０００９】
図１Ａに示すような活性領域１２で各スラブのピッチが小さくなるほど、図１Ｂを参照して説明したように、従来の技術によってＯＰＣを適用して活性領域を形成する場合には、リソグラフィ工程における解像限界によって、図１Ｃに示すように、活性領域を構成するスラブでプロファイルラウンディング現象が発生するか、現像後検査（ＡＤＩ：Ａｆｔｅｒ−Ｄｅｖｅｌｏｐｍｅｎｔ  Ｉｎｓｐｅｃｔｉｏｎ）時に限界寸法（ＣＤ：Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）偏差を引き起こす。特に、複数のスラブが平行に配列されているトランジスタを具現するときには、各スラブで均一なプロファイル及びＣＤを有するようにパターニングすることがさらに難しい。その結果、従来の技術により、図１Ａに示す形状の活性領域１２を形成するときには、リソグラフィ工程後に得られるパターンプロファイルの不良、エッチング工程後に各スラブのサイズ均一度の不良、エッチング工程後に活性領域上における所望しないシリコン残留物の発生、エッチング工程時に各スラブ間のギャップがオープンしない“ノットオープン”現象の発生のような多様な問題が発生する。また、図１Ｃに示すように、パターンラウンディング現象が発生した活性領域上に、ゲートラインがｙ軸方向によってミスアラインされて形成される場合には、マルチゲートトランジスタのパフォーマンスに大きな偏差が発生することを避けられない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、前記問題点を解決するためになされたものであって、安定的かつ均一なプロファイル及び制御されたＣＤを有する活性領域を備えることによって、マルチゲートトランジスタで均一なパフォーマンスが得られ、電気的特性を向上させうる半導体素子を提供することである。
【００１１】
本発明の他の目的は、マルチゲートトランジスタを具現するに当って、活性領域の再現性あるプロファイル及びＣＤの制御可能性を安定的に確保できる半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
前記目的を解決するために、本発明に係る半導体素子は、相互連結されている第１活性領域及び第２活性領域を備える。第１活性領域は、基板上にライン・アンド・スペースパターン状に形成され、相互逆方向である第１側面、第２側面及び上面をそれぞれ有する複数のスラブから構成される。第２活性領域は、前記第１活性領域とは同じであるか、または異なる物質からなり、前記複数のスラブを相互連結させるように、前記基板上で前記スラブの少なくとも一端部に接して延びている。前記スラブの少なくとも第１側面、第２側面及び上面上にゲートラインが形成されている。前記スラブと前記ゲートラインとの間にはゲート絶縁膜が介在されている。
【００１３】
前記スラブの上面は、前記基板から第１距離ほど離隔されており、前記第２活性領域は、前記基板から前記第１距離と同じであるか、またはそれより長い第２距離ほど離隔されている。
【００１４】
前記第２活性領域は、前記スラブの両端部に接している状態で、前記スラブの延長方向と直交する方向に延びている。望ましくは、前記第２活性領域は、前記スラブのうち、前記第１側面、第２側面及び上面の一部と接して延びているオーバーラップ領域を有する。
【００１５】
望ましくは、前記ゲートラインは、前記スラブの延長方向とは直交する方向に延びており、前記第２活性領域の延長方向とは平行な方向に延びている。
【００１６】
前記第１活性領域のうち、前記スラブの第１側面及び第２側面に近接して、前記ゲートラインと対面する部分には、それぞれ第１チャンネル領域及び第２チャンネル領域が位置する。トリゲートトランジスタを構成するために、前記第１活性領域のうち、前記スラブの上面に近接して、前記ゲートラインと対面する部分に第３チャンネル領域がさらに位置しうる。
【００１７】
前記他の目的を解決するために、本発明に係る半導体素子の製造方法では、ライン・アンド・スペースパターン状を有し、第１物質からなる第１活性領域を基板上に形成する。前記第１活性領域の少なくとも一部に接して延びて、前記第１物質と同じであるか、または異なる第２物質からなる第２活性領域を前記基板上に形成する。前記第１活性領域上にゲート絶縁膜を形成する。前記ゲート絶縁膜上にゲートを形成する。
【００１８】
前記第２活性領域を形成するために、まず、前記スラブの両端部を露出させるように、前記スラブの一部を覆うマスクパターンを前記基板上に形成する。その後、前記第２物質を蒸着して、前記スラブの露出された両端部及び前記マスクパターンを覆う第２物質層を形成する。次いで、前記第２物質層を平坦化する。
【００１９】
本発明によれば、マルチゲートトランジスタの活性領域をそれぞれ第１活性領域及び第２活性領域に分けて形成することによって、デザインルール３００ｎｍ以下のピッチを有する活性領域を形成するとき、リソグラフィ工程時の解像限界による問題点を回避でき、活性領域でＣＤの偏差による問題を改善できる。したがって、本発明によれば、活性領域の再現性あるプロファイル及びＣＤの制御可能性を安定的に確保することができ、マルチゲートトランジスタで均一なパフォーマンス及び向上した電気的特性を提供できる半導体素子を具現できる。
【発明を実施するための最良の形態】
【００２０】
以下で例示する実施形態は、種々の形態に変形され、本発明の範囲が実施形態に限定されるものではない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。添付図面において膜または領域のサイズまたは厚さは、明細書の明確性のために誇張されたものである。
【００２１】
図２ないし図１７は、本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【００２２】
図２に示すように、シリコン基板１００、埋没酸化膜１１０、及び単結晶シリコン層からなるＳＯＩ層が順に積層されたＳＯＩ基板を準備する。前記ＳＯＩ基板として、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔａｔｉｏｎ  Ｏｆ  Ｏｘｙｇｅｎ）工程によって形成されたＳＯＩ基板を使用できる。例えば、前記埋没酸化膜１１０は、約１０００〜１５００Åの厚さを有する。
【００２３】
フォトレジストパターンまたはハードマスクパターンをエッチングマスクとして利用するエッチング工程によって前記ＳＯＩ層をパターニングして、前記埋没酸化膜１１０上にライン・アンド・スペースパターン状のメサ型活性領域として複数のスラブ１２０を形成する。前記複数のスラブ１２０は、第１活性領域を構成する。前記スラブ１２０は、それぞれ前記シリコン基板１００の主面の延長方向と垂直をなすように延びる第１側面１２２及び第２側面１２４と、前記シリコン基板１００の主面の延長方向と平行に延びる上面１２６を有するように形成される。各スラブ１２０の上面の幅Ｗは、約５０ｎｍ以下の範囲で選択され、各スラブ１２０の高さＨは、約７０ｎｍ以下の範囲で選択されうる。しかし、本発明は、これに限定されるものではない。
【００２４】
図３に示すように、前記埋没酸化膜１１０上に前記スラブ１２０を完全に覆うマスク層１３０を形成し、前記マスク層１３０上にフォトレジスト膜１３２を形成する。
【００２５】
前記マスク層１３０は、例えば、ＳｉＯＮ膜、Ｓｉ３Ｎ４膜、またはＳｉＯ２膜から構成される単一膜、またはそれらの組合わせから構成される多重膜からなる。望ましくは、前記マスク層１３０はＳｉＯＮ膜及びＳｉ３Ｎ４膜から構成される二重膜になる。さらに望ましくは、前記マスク層１３０は、前記スラブ１２０と接するように、前記スラブ１２０の真上に形成されるＳｉＯＮ膜と、その上に形成されて、前記マスク層１３０の上面を構成するＳｉ３Ｎ４膜とからなる。前記マスク層１３０をこのように形成すれば、下部のＳｉＯＮ膜によって前記スラブ１２０を構成するシリコン（Ｓｉ）が外部の要因によって損傷されることを防止でき、上部のＳｉ３Ｎ４膜によって後続するＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程時に優れた研磨特性を得ることができる。
【００２６】
図４に示すように、前記フォトレジスト膜１３２をパターニングして前記マスク層１３０を一部露出させるフォトレジストパターン１３２ａを形成する。
【００２７】
図５に示すように、前記フォトレジストパターン１３２ａをエッチングマスクとして前記マスク層１３０をエッチングし、各スラブ１２０の両端部１２８を露出させるように、前記スラブ１２０の一部のみを覆うマスクパターン１３０ａを形成する。前記マスクパターン１３０ａが形成された後、前記マスクパターン１３０ａの周りでは、各スラブ１２０の両端部１２８に隣接した第１側面１２２、第２側面１２４及び上面１２６が一部露出される。
【００２８】
図６に示すように、前記フォトレジストパターン１３２ａを除去して前記マスクパターン１３０ａの上面を露出させる。
【００２９】
図７に示すように、前記マスクパターン１３０ａ及びその周りに露出されている各スラブ１２０を完全に覆う半導体層１４０を形成する。前記半導体層１４０は、例えば、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法を利用して形成できる。前記半導体層１４０は、前記第１活性領域である複数のスラブ１２０を構成する単結晶シリコンと同じであるか、または異なる物質として、Ｓｉを含む物質からなる。望ましくは、前記半導体層１４０は、ポリシリコン、非晶質シリコン、またはシリコンを含有する半導体化合物、例えば、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）からなりうる。さらに望ましくは、前記半導体層１４０は、ポリシリコンからなる。前記半導体層１４０は、所望によって数百〜数千Åの厚さに形成されうる。
【００３０】
図８に示すように、前記マスクパターン１３０ａが露出されるまで、前記半導体層１４０をＣＭＰまたはエッチバック方法によって平坦化して、各スラブ１２０の両端部１２８を覆う第２活性領域１４０ａを形成する。前記第２活性領域１４０ａによって、図５で露出された前記スラブ１２０の両端部１２８で、前記第１側面１２２、第２側面１２４及び上面１２６のうち一部が覆われる。前記第２活性領域１４０ａを通じて、第１活性領域の各スラブ１２０が相互連結されうる。
【００３１】
図９に示すように、アッシング及び湿式エッチング工程によって前記マスクパターン１３０ａを除去する。その結果、前記埋没酸化膜１１０上で、第１活性領域である複数のスラブ１２０と、それらを相互連結させる第２活性領域１４０ａとが完全に露出される。前記第２活性領域１４０ａは、各スラブ１２０の両端部１２８に接しつつ、前記スラブ１２０の延長方向と直交する方向に延びている。また、前記第２活性領域１４０ａは、各スラブ１２０のうち、前記第１側面１２２、第２側面１２４及び上面１２６の一部と接して延びているオーバーラップ領域１４２を有する。ここで、各スラブ１２０の両端部１２８のうち最端面は、前記第２活性領域１４０ａにより覆われてもよく、覆われていなくてもよい。図９において、各スラブ１２０のうち、図９の前方にある端部１２８の端面は、前記第２活性領域１４０ａにより覆われているものと図示されており、図９の後方にある端部１２８の端面は、前記第２活性領域１４０ａにより覆われていないものと図示されている。
【００３２】
そして、前記第２活性領域１４０ａの上面は、前記第１活性領域の前記スラブ１２０の上面１２６より高いレベルを有し、したがって、前記シリコン基板１００または前記埋没酸化膜１１０から前記第２活性領域１４０ａの上面までの距離は、前記シリコン基板１００または埋没酸化膜１１０から前記スラブ１２０の上面１２６までの距離よりさらに長い。
【００３３】
図１０に示すように、前記第１活性領域のスラブ１２０上に絶縁膜１５０を形成する。前記絶縁膜１５０は、ゲート絶縁膜を形成するために形成されるものである。前記絶縁膜１５０は、前記スラブ１２０の表面から熱酸化方法によって所望の膜質を成長させて得られうる。または、前記絶縁膜１５０を形成するために、ＣＶＤまたは原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法を利用してもよい。例えば、前記絶縁膜１５０は、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、ＧｅｘＯｙＮｚまたはＧｅｘＳｉｙＯｚからなってもよく、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５のような金属酸化物から構成される高誘電物質からなってもよい。また、前記絶縁膜１５０は、前記例示された膜質から選択される２種以上の物質を複数層に積層して構成されてもよい。このとき、前記第２活性領域１４０ａ上にも絶縁膜が形成されうるが、後続工程で除去されるので問題にならない。
【００３４】
図１１に示すように、前記第２活性領域１４０ａ及び前記絶縁膜１５０上に、ゲートラインの形成のための導電層１６０を形成し、その上にマスク層１７２及びフォトレジスト膜１７４を形成する。前記導電層１６０は、例えば、導電性ポリシリコン膜、金属膜、金属窒化物膜または金属シリサイド膜からなりうる。前記導電層１６０は、前記絶縁膜１５０を挟んで前記スラブ１２０の第１側面１２２、第２側面１２４及び上面１２６を何れも覆うように形成される。前記マスク層１７２は、例えば、Ｓｉ３Ｎ４膜からなり、場合によっては省略可能である。
【００３５】
図１２に示すように、前記フォトレジスト膜１７４をパターニングして、ゲートラインが形成される領域を覆うフォトレジストパターン１７４ａを形成する。
【００３６】
図１３に示すように、前記フォトレジストパターン１７４ａをエッチングマスクとして、前記マスク層１７２の露出された部分をエッチングしてマスクパターン１７２ａを形成する。その結果、前記マスクパターン１７２ａの周りでは、前記導電層１６０の一部が露出される。
【００３７】
図１４に示すように、前記フォトレジストパターン１７４ａを除去して、前記マスクパターン１７２ａの上面を露出させる。
【００３８】
図１５に示すように、前記マスクパターン１７２ａをエッチングマスクとして、前記導電層１６０を異方性エッチングしてゲートライン１６０ａを形成する。ここで、前記マスク層１７２の形成を省略した場合には、前記フォトレジストパターン１７４ａをエッチングマスクとして利用できる。前記ゲートライン１６０ａは、各スラブ１２０の延長方向とは直交する方向に延びており、前記第２活性領域１４０ａとは平行な方向に延びている。前記ゲートライン１６０ａが形成された後、前記ゲートライン１６０ａの周りには、前記スラブ１２０を覆っている絶縁膜１５０が露出される。
【００３９】
図１６に示すように、前記マスクパターン１７２ａを除去して、前記ゲートライン１６０ａの上面を露出させる。
【００４０】
図１７に示すように、前記スラブ１２０の表面を覆っている絶縁膜１５０を除去する。このとき、前記第２活性領域１４０ａ上にも絶縁膜が形成されていれば、この工程で前記絶縁膜１５０と共に除去される。その結果、前記ゲートライン１６０ａの周りで各スラブ１２０が露出され、前記スラブ１２０のほぼ中央部では、その第１側面１２２、第２側面１２４及び上面１２６と前記ゲートライン１６０ａとの間にゲート絶縁膜１５０ａが残っている。
【００４１】
その後、通常的な方法によって、前記ゲートライン１６０ａの側壁に絶縁スペーサ（図示せず）を形成し、ソース／ドレインの形成のためのイオン注入工程及びアニーリング工程を行う。
【００４２】
図１８は、図１７のＸVIII−ＸVIII’線による断面図であり、図１９は、図１７のＸIX−ＸIX’線による断面図である。
【００４３】
図１８に示すように、第１活性領域の各スラブ１２０の第１側面１２２、第２側面１２４及び上面１２６は、それぞれ前記ゲートライン１６０ａと対面しており、それらの間に、前記ゲート絶縁膜１５０ａが介在されている。また、前記スラブ１２０の内部には、前記第１側面１２２、第２側面１２４及び上面１２６に近接して前記ゲートライン１６０ａと対面する部分に、それぞれ第１チャンネル領域１８２、第２チャンネル領域１８４及び第３チャンネル領域１８６が位置する。すなわち、前記スラブ１２０のうち３つの面にそれぞれチャンネルが形成されるトリゲート構造が具現される。しかし、本発明は、これに限定されるものではなく、本発明の思想の範囲内で単純な工程設計の変形によってＦｉｎＦＥＴ構造を具現することも、当業者ならば容易に実施できる。ＦｉｎＦＥＴ構造を具現する場合には、前記スラブ１２０内で第１側面１２２及び第２側面１２４の近辺にそれぞれ位置する前記第１チャンネル領域１８２及び第２チャンネル領域１８４でのみチャンネルが形成される。
【００４４】
また、図１９に示すように、前記埋没酸化膜１１０上で第１活性領域である複数のスラブ１２０を相互連結させる第２活性領域１４０ａは、各スラブ１２０の両端部１２８に接しており、各スラブ１２０のうち、前記第１側面１２２、第２側面１２４及び上面１２６の一部と接して延びているオーバーラップ領域１４２を有する。図１９において、前記スラブ１２０の両端部１２８のうち一端部の端面は、前記第２活性領域１４０ａにより覆われており、他端部の端面は、前記第２活性領域１４０ａにより覆われていないものと図示されている。
【００４５】
図２０ないし図２２は、本発明の第２実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【００４６】
第２実施形態は、第１実施形態とほぼ同じであるが、第１実施形態と異なる点は、第２活性領域２４０の上面２４２が、スラブ１２０の上面１２６と同じレベルに形成されるという点である。図２０ないし図２２において、第１実施形態と同じ参照符号は、同じ部材を示す。
【００４７】
図２０を参照してさらに詳細に説明すれば、図２ないし図７を参照して説明したところと同じ方法で、埋没酸化膜１１０上にスラブ１２０、マスクパターン１３０ａ及び半導体層１４０を順に形成した後、前記スラブ１２０の上面１２６が露出されるまで、前記半導体層１４０及びマスクパターン１３０ａをＣＭＰまたはエッチバック方法によって平坦化して、各スラブ１２０の両端部１２８及びその周りを覆う第２活性領域２４０を形成する。その結果、前記スラブ１２０の第１側面１２２及び第２側面１２４のうち、両端部１２８が前記第２活性領域２４０により覆われ、前記スラブ１２０の上面１２６は完全に露出される。前記第２活性領域２４０を通じて、第１活性領域の各スラブ１２０が相互連結される。そして、前記埋没酸化膜１１０上には、各スラブ１２０の間のギャップ領域に、前記スラブ１２０とほぼ同じ高さの上面を有するマスクパターン１３０ｂが残る。
【００４８】
図２１に示すように、アッシング及び湿式エッチング工程によって前記マスクパターン１３０ｂを除去する。その結果、前記埋没酸化膜１１０上で、第１活性領域である複数のスラブ１２０と、それらを相互連結させる第２活性領域２４０とが完全に露出される。前記第２活性領域２４０は、各スラブ１２０の両端部１２８に接しつつ、前記スラブ１２０の延長方向と直交する方向に延びている。また、前記第２活性領域２４０は、各スラブ１２０のうち、前記第１側面１２２及び第２側面１２４の一部と接して延びているオーバーラップ領域２４２を有する。ここで、各スラブ１２０の両端部１２８で最端面は、前記第２活性領域２４０により覆われてもよく、覆われていなくてもよい。図２１において、各スラブ１２０のうち、図２１の前側にある端部１２８の端面は、前記第２活性領域２４０によって覆われているものと図示されており、図２１の後側にある端部１２８の端面は、前記第２活性領域２４０によって覆われていないものと図示されている。
【００４９】
そして、前記第２活性領域２４０の上面は、前記第１活性領域の前記スラブ１２０の上面１２６とほぼ同じレベルを有し、したがって、前記シリコン基板１００または前記埋没酸化膜１１０から前記第２活性領域２４０までの距離は、前記シリコン基板１００または埋没酸化膜１１０から前記スラブ１２０の上面１２６までの距離とほぼ同じである。
【００５０】
図２２に示すように、図１０ないし図１７を参照して説明したところと同じ方法によって、前記スラブ１２０のほぼ中央部で、その第１側面１２２、第２側面１２４及び上面１２６を覆うゲート絶縁膜１５０ａと、前記ゲート絶縁膜１５０ａを挟んで前記スラブ１２０の第１側面１２２、第２側面１２４及び上面１２６と対面しているゲートライン１６０ａとを形成する。
【００５１】
図２３は、図２２のＸＸIII−ＸＸIII’線による断面図であり、図２４は、図２２のＸＸIV−ＸＸIV’線による断面図である。
【００５２】
図２３の構成は、図１８とほぼ同じであるので、その詳細な説明は省略する。
【００５３】
図２４に示すように、前記埋没酸化膜１１０上で第１活性領域の複数のスラブ１２０を相互連結させる第２活性領域２４０は、各スラブ１２０の両端部１２８に接しており、各スラブ１２０のうち、前記第１側面１２２及び第２側面１２４の一部と接して延びている。そして、前記第２活性領域２４０の上面は、第１活性領域の前記スラブ１２０の上面１２６とほぼ同じレベルを有する。図２４において、前記スラブ１２０の両端部１２８のうち一端部の端面は、前記第２活性領域２４０により覆われており、他端部の端面は、前記第２活性領域２４０により覆われていないものと図示されている。
【００５４】
本発明では、マルチゲートトランジスタの形成のための活性領域を形成するに当って、ＯＰＣを利用するリソグラフィ工程またはエッチング工程における制御限界による問題点を解決するために、まず、ライン・アンド・スペースパターンの第１活性領域をスラブ形態に形成した後、次いで、各スラブを連結させるための第２活性領域を形成する。本発明によって、活性領域をそれぞれ第１活性領域及び第２活性領域に分けて形成することによって、デザインルール３００ｎｍ以下のピッチを有するマルチゲートトランジスタ用活性領域を形成するとき、リソグラフィ工程時の解像限界によるラウンディング現象または“ノットオープン”現象による問題点を回避でき、活性領域でＣＤの偏差による問題を改善できる。また、ゲートラインの形成時、ミスアラインが発生しても、トランジスタの特性偏差が発生する可能性が著しく減る。したがって、本発明によれば、活性領域の再現性あるプロファイル及びＣＤの制御可能性を安定的に確保することができ、マルチゲートトランジスタで均一なパフォーマンス及び向上した電気的特性を提供できる半導体素子を具現できる。
【００５５】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で、当業者によって種々の変形及び変更が可能である。
【産業上の利用可能性】
【００５６】
本発明は、大規模、高集積ＬＳＩの回路素子の製造に適用されうる。
【図面の簡単な説明】
【００５７】
【図１Ａ】従来の技術によるマルチゲートトランジスタの概略的な構造を示す図面である。
【図１Ｂ】従来の技術による半導体素子の製造方法で活性領域をパターニングするためのリソグラフィ工程時に使用されるＯＰＣが適用されたレチクルパターンを示す図面である。
【図１Ｃ】従来の技術によってＯＰＣが適用されたマルチゲートレチクルを利用して具現された活性領域の平面プロファイルを示す図面である。
【図２】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図３】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図４】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図５】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図６】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図７】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図８】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図９】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図１０】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図１１】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図１２】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図１３】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図１４】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図１５】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図１６】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図１７】本発明の第１実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図１８】図１７のＸVIII−ＸVIII’線による断面図である。
【図１９】図１７のＸIX−ＸIX’線による断面図である。
【図２０】本発明の第２実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図２１】本発明の第２実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図２２】本発明の第２実施形態に係る半導体素子の製造方法を説明するために、工程順序によって示す部分斜視図である。
【図２３】図２２のＸＸIII−ＸＸIII’線による断面図である。
【図２４】図２２のＸＸIV−ＸＸIV’線による断面図である。
【符号の説明】
【００５８】
１２０  スラブ
１２２  第１側面
１２４  第２側面
１２６  上面
１４０ａ  第２活性領域
１５０  絶縁膜
１５０ａ  ゲート絶縁膜
１６０ａ  ゲートライン
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2007522683.tif 000019
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
2007522683.tif 000029
2007522683.tif 000030