(57)【要約】  本発明は、記憶への繰り返し安定性が明確に改善された、導電性架橋構造ランダムアクセスメモリの各メモリセルへの書込方法および書込装置に関する。一実施例では、上記各メモリセルは、新規な状態に書き換えられる前に、常時、消去されることを保証する。一方、第２の実施例では、上記セル内容は、ビット状態の変更の観点から、実際上において必要なときのみ、上書きにより変更される。
2007525785.tif 000002
【特許請求の範囲】
【請求項１】
特定の極性を有する書込パルスの印加によって第１の論理状態“１”に対応する低抵抗またはオンの状態に移行し、上記特定の極性とは逆極性を有する消去パルスの印加によって第２の論理状態“０”に対応する高抵抗またはオフの状態に移行するメモリセル類において、
上記消去パルスが、上記第１の論理状態に移行すべく意図されている上記メモリセルに書込パルスが印加される前に、上記メモリセル（１）毎に印加される、導電性架橋構造ランダムアクセスメモリのメモリセル類（１）の書込のための書込方法。
【請求項２】
上記消去パルスは、上記第１の論理状態“１”に移行される上記メモリセル（１）に対し、上記メモリセル（１）の現在の介在状態とは無関係に、常時、印加される、請求項１に記載の書込方法。
【請求項３】
上記消去パルスは、上記第２の論理状態“０”に移行される上記メモリセル（１）に対し、上記メモリセル（１）の現在の論理状態とは無関係に、常時、印加される、請求項１または２に記載の書込方法。
【請求項４】
上記書込パルスおよび上記消去パルスは、それぞれ、電流パルスである請求項１ないし３の何れか１項に記載の書込方法。
【請求項５】
上記書込パルスおよび上記消去パルスは、それぞれ、電圧パルスである請求項１ないし３の何れか１項に記載の書込方法。
【請求項６】
上記消去パルスの継続期間は、上記書込パルスの継続期間と等しい請求項１ないし５の何れか１項に記載の書込方法。
【請求項７】
上記消去パルスの継続期間は、上記書込パルスの継続期間より長い請求項１ないし５の何れか１項に記載の書込方法。
【請求項８】
上記消去パルスの信号強度は、上記書込パルスの信号強度と等しい請求項１ないし７の何れか１項に記載の書込方法。
【請求項９】
上記消去パルスの信号強度は、上記書込パルスの信号強度より大きい請求項１ないし７の何れか１項に記載の書込方法。
【請求項１０】
請求項１ないし９の何れか１項に記載の書込方法を実行するための書込装置であって、
コマンド発生部（ＣＧ）が、それぞれ、書込要求信号（Ｉ／Ｏ）、およびメモリコントロール部（ＳＥ）からのイネーブル信号（Ｅ）を受け取り、書込サイクルにおいて上記書込要求信号およびイネーブル信号に対応した各コマンド信号（Ｃ1、Ｃ2、Ｃ3）を出力するように設けられ、
上記各コマンド信号により、開閉するスイッチがそれぞれ設けられ、
上記各スイッチへの各入力信号は、上記各メモリセルに対し印加されている書込パルス、消去パルスおよびセンターレベル信号であり、
上記各スイッチは、「開」または「閉」に基づいて、上記メモリセルへの入力信号の印加を決定するものである書込装置。
【請求項１１】
上記書込パルス（Ｖwrite）、上記消去パルス（Ｖerase）および上記センターレベル（Ｖ0）は、それぞれ、電圧パルスである請求項１０に記載の書込装置。
【請求項１２】
特定の極性を有する書込パルスの印加によって第１の論理状態（“１”）に対応する低抵抗またはオンの状態に移行し、上記特定の極性とは逆極性を有する消去パルスの印加によって第２の論理状態（“０”）に対応する高抵抗またはオフの状態に移行する各メモリセルを有し、
論理評価部（２、３、４）が、記憶されるデータと、それぞれ書き込まれたメモリセルから読み出された上記セル内容とを比較し、記憶されるデータが、上記第２の論理状態（“０”）と等しいとき、上記書込サイクル内の上記メモリセルに対し、消去パルスを常に供給し、上記論理評価部による比較が、読み出された上記セル内容の論理値と記憶されるデータとにおいて相違するとき、上記第１の論理状態（“１”）に対応するデータを書き込むための書込パルスを供給するように設けられている、ＣＢＲＡＭメモリセル類の書込のための書込装置。
【請求項１３】
上記論理評価部（２、３、４）は、それぞれ記憶されるデータ（Ｗ）と、読み出された上記セル内容（Ｒ）とのナンド（ＮＡＮＤ）論理の組み合わせを実行するためにナンド（ＮＡＮＤ）素子（２）を備えている請求項１２に記載の書込装置。
【請求項１４】
上記書込パルス（Ｖwrite）、および上記消去パルス（Ｖerase）は、それぞれ、電圧パルスである請求項１２または１３に記載の書込装置。
【請求項１５】
特定の極性を有する書込パルスの印加によって第１の論理状態（“１”）に対応する低抵抗またはオンの状態に移行し、上記特定の極性とは逆極性を有する消去パルスの印加によって第２の論理状態（“０”）に対応する高抵抗またはオフの状態に移行するメモリセル類を有し、
論理評価部（１２、１３、１４）が、記憶されるデータ（Ｗ）と、それぞれ書き込まれたメモリセルから読み出された上記セル内容（Ｒ）とを比較し、もし、上記第１の論理状態（“１”）に対応するデータが記憶されるとき、上記論理評価部による比較が、読み出された上記セル内容の論理値と記憶されるデータとにおいて相違するときのみ、上記書込サイクル内の上記メモリセルに対し書込パルスを供給し、もし、上記第２の論理状態（“０”）に対応するデータが記憶されるとき、消去パルスを供給するように設けられている、ＣＢＲＡＭメモリセル類（１）の書込のための書込装置。
【請求項１６】
上記論理評価部（１２、１３、１４）は、それぞれ記憶されるデータ（Ｗ）と、読み出される上記セル内容（Ｒ）との排他的オア（ＯＲ）論理の組み合わせを実行するために排他的オア（ＯＲ）素子を備えている請求項１５に記載の書込装置。
【請求項１７】
上記書込パルス（Ｖwrite）、および上記消去パルス（Ｖerase）は、それぞれ、電圧パルスである請求項１５または１６に記載の書込装置。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
「導電性架橋構造」の各メモリセル（ＣＢＲＡＭ）は、半導体ベースのメモリ部品にとって新規で、前途有望な技術を含んでいる。将来において、ＣＢ技術に基づく製品は、フラッシュメモリ類や、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）類の双方の代替物になり得るものである。
【０００２】
シマンティクら（R. Symanczyk et al.）は、非特許文献１において、いわゆる固体電解質に基づくメモリ素子類について記載している。それらメモリ素子類は、それらの動作原理によって、書込可能なメタル化されたセル類、略してＰＭＣと呼ばれている。
「非特許文献１」R. Symanczyk et al., "Electrical characterization of solid state ionic memory elements" in NVMTS'03, San Diego, 2003。
【０００３】
このタイプのメモリセル類では、ガラス質層または多孔質層が、イオンドナーとして機能するメタル電極と、不活性材料からなる対向電極との間に配置されている。上記ガラス質層または多孔質層は、例えば、ＧｅＳｅ、ＧｅＳといったカルコゲナイド・ガラスからなる、またはＡｇＳｅ、ＣｕＳ、ＷＯｘといったものからなる。上記メタル電極は、例えば、Ｃｕ、Ａｇ、Ａｕ、Ｚｎからなる。上記対向電極は、例えば、Ｗ、Ｔｉ、Ｔａ、ＴｉＮをドープしたＳｉまたはＰｔといった材料からなる。
【０００４】
電圧パルスまたは電流パルスが、上記各電極間に印加されるとき、メタルイオン類が、レドックス（酸化還元）反応によって、上記カルコゲナイド・ガラス内に移動し、それらの移動場所にてメタルリッチなクラスタ（集合体）類を形成する。それらの移動の結果、それらの移動場所でのメタル濃度が充分に高くなると、上記両電極間において導電性架橋構造が形成される。上記導電性架橋構造の形成は、上記メモリセルにおいて、低抵抗あるいはオン（"ON"）の状態を形成する。
【０００５】
上記電圧パルスまたは電流パルスと逆極性を有する電気的な電圧パルスまたは電流パルスが、上記各電極間に印加されると、上記レドックス（酸化還元）反応が逆方向に進行する。その結果、上記カルコゲナイド・ガラス内から、上記メタルイオン類が引き抜かれ、上記メタルリッチなクラスタ（集合体）類を減少させる。
【０００６】
このようにして、上記メタル化された導電性架橋構造が消滅すると、上記メモリセルにおいて、高抵抗あるいはオフ（"OFF"）の状態が形成される。
【０００７】
本願明細書に添付した図１Ａおよび図１Ｂは、ＣＢＲＡＭメモリセル１などにおいて、上述した各状態を、概略的に図示したものである。いわゆる、図１Ａは、高抵抗またはオフ（"OFF"）の状態を示し、図１Ｂは、低抵抗またはオン（"ON"）の状態を示す。
【０００８】
上記高抵抗状態を、論理信号の状態“０”に対応させることができ、上記低抵抗状態を、論理信号の状態“１”に対応させることができる。
【０００９】
図２Ａおよび図２Ｂは、ＣＢＲＡＭメモリセル１に対して、電流パルスまたは電圧パルスの印加によって、論理信号の状態“１”を書込むための書込動作を概略的に図示している。
【００１０】
一方、図２Ｃおよび図２Ｄは、逆極性の電流パルスまたは電圧パルスの印加によって、低抵抗またはオン（"ON"）の状態のＣＢＲＡＭメモリセル１を、高抵抗またはオフ（"OFF"）の状態（図２Ｄ）に移行させる、消去動作を概略的に図示している。
【００１１】
このようなメモリセル類が、高密度記憶および高速な動作が可能な不揮発性メモリに好適であることについては、上述した専門家により調べられ、既に認知されている。
【００１２】
比較的長期間を通して動作の信頼性を確保するために、書込および消去の特別な各戦略が、繰り返し動作の安定性を確保するために必要である。本願明細書に添付した図３は、不正確に校正された消去動作と共に生じる、一般的な繰り返しテストの結果を示す。ＣＢＲＡＭメモリにおいて繰り返された動作の繰り返し回数を横軸に示す。上記ＣＢＲＡＭメモリの電気抵抗（オーム）を縦軸に示す。
【００１３】
上記オンの状態への書き込まれた動作の頻度は、上記消去された状態への動作の頻度より極めて大きいので、生成される上記オフの状態の電気抵抗は、繰り返し回数の増加に伴い低下する。
【００１４】
このことから、極端な場合、ＣＢＲＡＭメモリセル類において、オンの状態に対応する論理状態“１”の直接的な書込が繰り返されたとき、重大な書込跡を発生し、上記セルが、極めて急速に破壊されることがある。
【００１５】
上記問題点を鑑みて、本発明の目的は、ＣＢＲＡＭメモリセルへの、低抵抗の状態に対応する論理状態“１”の書込の繰り返しを回避でき、それゆえに、書込跡の発生による早い段階での破壊を防止できる、ＣＢＲＡＭメモリセル類の書込のための書込装置および書込方法を明確に示すことである。
【００１６】
上記目的は、本願の現行の各クレームに記載の各発明により達成される。
【００１７】
本発明の第１の観点は、特定の極性を有する書込パルスの印加によって第１の論理状態に対応する低抵抗またはオンの状態に移行し、上記特定の極性とは逆極性を有する消去パルスの印加によって第２の論理状態に対応する高抵抗またはオフの状態に移行するメモリセル類において、上記消去パルスが、上記第１の論理状態に移行すべく意図されている上記メモリセルに書込パルスが印加される前に、上記メモリセル毎に印加される、ＣＢＲＡＭメモリセル類の書込のための書込方法を提供する。
【００１８】
さらに、本発明の第２の観点に係る、上記方法を実行するための書込装置は、コマンド発生部が、それぞれ、書込要求信号、およびメモリコントロール部からのイネーブル信号を受け取り、書込サイクルにおいて上記書込要求信号およびイネーブル信号に対応した各コマンド信号をそれぞれ出力するように設けられ、上記各コマンド信号により、開閉するスイッチがそれぞれ設けられ、上記各スイッチへの各入力信号は、上記各メモリセルに対し印加されている、書込パルス、消去パルスおよびセンターレベル信号であり、上記各スイッチが、それらの「開」または「閉」に基づいて、上記メモリセルへの入力信号の印加を決定することを特徴としている。
【００１９】
本発明の第３の観点に係る、ＣＢＲＡＭメモリセル類の書込のための他の書込装置は、特定の極性を有する書込パルスの印加によって第１の論理状態に対応する低抵抗またはオンの状態に移行し、上記特定の極性とは逆極性を有する消去パルスの印加によって第２の論理状態に対応する高抵抗またはオフの状態に移行する各メモリセルを有し、論理評価部が、記憶されるデータと、それぞれ書き込まれたメモリセルから読み出された上記セル内容とを比較するように設けられ、上記論理評価部は、記憶されるデータが、上記第２の論理状態と等しいとき、書込サイクル内の上記メモリセルに対し、消去パルスを常に供給し、上記論理評価部による比較が、読み出された上記セル内容の論理値と記憶されるデータとにおいて相違するとき、上記第１の論理状態に対応するデータを書き込むための書込パルスを供給するものである。上記書込装置では、上記論理評価部は、それぞれ記憶されるデータと、読み出される上記セル内容とのナンド（ＮＡＮＤ）論理の組み合わせを実行するためにナンド（ＮＡＮＤ）素子を備えていることが好ましい。
【００２０】
本発明の第４の観点に係る、ＣＢＲＡＭメモリセル類の書込のための他の書込装置は、特定の極性を有する書込パルスの印加によって第１の論理状態に対応する低抵抗またはオンの状態に移行し、上記特定の極性とは逆極性を有する消去パルスの印加によって第２の論理状態に対応する高抵抗またはオフの状態に移行する各メモリセルを有し、論理評価部が、記憶されるデータと、それぞれ書き込まれたメモリセルから読み出された上記セル内容とを比較するように設けられ、上記論理評価部は、もし、上記第１の論理状態に対応するデータが記憶されるとき、上記論理評価部による比較が、読み出された上記セル内容の論理値と記憶されるデータとにおいて相違するときのみ、上記書込サイクル内の上記メモリセルに対し書込パルスを供給し、もし、上記第２の論理状態に対応するデータが記憶されるとき、消去パルスを供給するようになっている。上記書込装置では、上記論理評価部は、それぞれ記憶されるデータと、読み出される上記セル内容との排他的オア（ＯＲ）論理の組み合わせを実行するために排他的オア（ＯＲ）素子を備えていることが好ましい。
【００２１】
上記第１の観点に対応する、上記書込方法は、メモリセル類が、新規なデータに書き換えられる前に、常に、消去されるものである。本発明に係る、第１の観点に対応する上記書込方法において、上記書込の各工程は、全ての各ケース内の５０％が、１動作を含み、全ての各ケース内の５０％が、２動作を含む。
【００２２】
逆に、上記第３および第４の各観点に対応する各書込装置では、常に、１つの読出動作と、全ての各ケース内の５０％において、１つの書込動作とが必要とされる。その結果、上記第３および第４の各観点に対応する各書込装置においては、特に、書込の各動作の数が減少する。上記書込の各動作は、読出の各動作と比べて顕著により高い電圧およびより高い電流が必要という理由から、読出の各動作より、極めて顕著に高い負荷を、上記メモリセルに対しもたらすものである。
【００２３】
本発明に基づく、上記第３および第４の各観点に対応する書込装置において、上記論理評価部は、ビット状態を変化させることにおいて実際上の必要なときのみ、上書き（オーバーライティング）の結果により、上記セル内容が変更されるという効果を達成できる。
【００２４】
その結果として、スピードの立場から、上記第１の観点に対応する書込方法、および上記書込方法を実行するように設計された上記書込装置は、読出サイクルと書込サイクルとがほぼ等しい長さと想定できるので、本発明に係る第３および第４の各観点に対応する各書込装置における、その機能を発現するためのモード（書込方法）を、１つの書込毎に、平均１．５の動作数に合わせることができる。
【００２５】
セル類へ直接的に上書きする場合と比較すると、本発明に係る上記書込方法は、より長い時間を必要とするが、代わりに、上記各メモリセルへの書込の繰り返し安定性を、長期間にて維持できる。その上、本発明に係る第３および第４の各観点に対応する各書込装置は、書込済のデータまたはこれから書き込まれるデータに応じて、エネルギ必要量を低減できる。
【００２６】
本発明に係る、ＣＢＲＡＭメモリセル類の書込のための書込方法、書込装置については、下記の本願明細書の図面を参照して、より詳細に説明される。
【００２７】
本発明の第１の観点に対応し、図４のフローチャートの形態にて図示される、ＣＢＲＡＭメモリセル類の書込のための書込方法では、上記各ＣＢＲＡＭメモリセルの状態は、その状態が新規な状態に書き込まれる前において、即座に、常に、消去され、上記メモリセルが、オフの状態に移行する（例えば、本願明細書の導入部に記載の各図２Ｃ、２Ｄ）。このことは、ＣＢＲＡＭメモリセル類では、消去跡を示さない（例えば、上記導入部にて挙げられた文献）ので、問題なく実行できる。
【００２８】
上記書込方法のケースにおいては、コマンドの実行順序が以下に通り提供される。書込要求（工程Ｓ１）の後、これから書き込まれるデータが、“０”の状態か“１”の状態かの何れの状態であるか同定または調べられる（工程Ｓ２）。次に、まず、上記データが何れの状態であっても、消去パルスが、選択された上記セルに対し、常時、それぞれ出力される（各工程Ｓ３、Ｓ４）。続いて、“１”の状態に書き込まれることが意図されているケースの場合のみ、書込パルスを選択された上記セルに対し出力する（工程Ｓ５）。
【００２９】
上記方法では、“１”の状態のデータを書き込む際における、書込跡の発生のリスクを軽減できる。
【００３０】
図５の左半分では、消去パルス“０”の状態が、メモリセルに供給されている例を示す一方、図５の右半分においては、“１”の状態が、上記メモリセルに書き込まれるケースのためのパルスの波形図を示している。図示されているように、消去パルスＶeraseの電圧値と、書込パルスＶwriteの電圧値とは、互いに逆極性を備え、センターレベルまたはゼロレベルから続いて電圧値が変化してそれぞれ生じている。
【００３１】
図６に概略的に示すブロック回路図は、図４に示すフローチャートにて図示された書込方法を実行するための書込装置である。上記書込装置は、メモリコントロール部ＳＥに対するインターフェースを有している。上記メモリコントロール部ＳＥは、書込要求Ｉ／Ｏ、イネーブル信号Ｅ、上記書込パルスのための電圧値Ｖwrite、上記センターレベルのための電圧値Ｖ0、および上記消去パルスのための電圧値Ｖeraseをそれぞれ出力するものである。
【００３２】
図６に図示される上記書込装置は、コマンド発生器ＣＧと、各ＦＥＴトランジスタＳch1、Ｓch2、Ｓch3 とを含んでいる。上記コマンド発生器ＣＧは、上記メモリコントロール部ＳＥによって、上記コマンド発生器ＣＧに供給される各シグナルにしたがって、各コマンド信号Ｃ1、Ｃ2、Ｃ3をそれぞれ出力するものである。上記各ＦＥＴトランジスタＳch1、Ｓch2、Ｓch3 は、上記各コマンド信号によって、それぞれ開閉するスイッチとして機能するものである。
【００３３】
上記３つの各スイッチの各出力は、上記コマンド発生器ＣＧの上記各コマンド信号Ｃ1、Ｃ2、Ｃ3に基づいて組み合わされ、上記電圧値Ｖeraseを有する上記消去パルス、上記電圧値Ｖwriteを有する上記書込パルス、上記センターレベルを、それぞれ通過させて、上記セルに対して印加される。
【００３４】
その結果、図６に図示された上記書込装置では、書込サイクルにおいて、上記コマンド発生器ＣＧは、上記メモリコントロール部ＳＥから、書込要求Ｉ／Ｏ、およびイネーブル信号Ｅが各入力信号として受領されると、上記各コマンド信号Ｃ1、Ｃ2、Ｃ3をそれぞれ出力するようになっている。上記各コマンド信号Ｃ1、Ｃ2、Ｃ3は、前記各入力信号に対応し、それらによって、上記各スイッチＳch1、Ｓch2、Ｓch3 のそれぞれを開閉するものである。
【００３５】
上記各スイッチＳch1、Ｓch2、Ｓch3 は、それぞれ、上記電圧値Ｖwriteに対応する上記書込パルス、上記センターレベルＶ０、上記電圧値Ｖeraseに対応する上記消去パルスが、それらの各レベルいわゆる各電圧値に基づいて印加され、図４のフローチャートにて図示された、前述した本発明の方法により要求されたように、上記書込パルス、上記センターレベル、上記消去パルスをそれぞれ通過させる。
【００３６】
本発明の第３の観点に対応する、ＣＢＲＡＭメモリセル類の書込のための書込装置のブロック回路図を図７Ａに示す。論理評価部は、ＮＡＮＤ素子２を有している。ＮＡＮＤ素子２では、その入力側端子に対し、外部から、またはメモリコントロール部（図示せず）からの、書込要求信号Ｗが、および、センス増幅器２１により発生される読出信号Ｒが印加される。
【００３７】
上記ＮＡＮＤ素子２は、図７Ｂの左から３列目に示す真理表にしたがって、入力された上記２つの各信号Ｒ、Ｗに関する、ＮＡＮＤ論理の組み合わせを実行するものである。上記ＮＡＮＤ素子２によって論理的に組み合わされた上記ＮＡＮＤ素子２の出力信号は、第１ＡＮＤ素子３の第１入力端子に入力される。第１ＡＮＤ素子３の第２入力端子には、イネーブル信号Ｅ（外部からの、またはメモリコントロール部からの）が入力される。
【００３８】
上記第１ＡＮＤ素子３にて生成された出力信号は、その後、さらに、第２ＡＮＤ素子４によって、上記入力部Ｉ／Ｏからの書込要求信号Ｗと論理的に組み合わされる。上記第２ＡＮＤ素子４は、図７Ｂの右側の列に示す真理表に示されているように、出力信号“ＯＵＴ”を生成する。
【００３９】
その結果、上記セルから読み出され、上記センス増幅器２１によって検出された上記セルの状態が、上記読出信号Ｒにしたがい、上記書込要求信号Ｗの状態と相違するときのみ、上記出力信号“ＯＵＴ”は生成される。
【００４０】
図７Ｃの各波形図は、それぞれ、書込パルス（左側）および消去パルス（右側）をそめす示す。上記書込パルスは、図７Ａにて示された上記回路の出力信号“ＯＵＴ”において、論理“１”を書き込むために生成される。上記書込パルスは、上記ＮＡＮＤ素子２での入力された各信号Ｒ、Ｗの各状態が互いに相違するときのみ生成される。
【００４１】
上記消去パルスは、上記セルが上記相違する状態以外の全ての各状態のとき生成され、印加される。上記書込パルス“１”および上記消去パルス“０”は、それぞれ、電圧値の各パルスであり、互いに逆の極性を備えており、図７Ｃにおいては特定されていないが、ゼロまたはセンターレベルから続いて生じるものである。
【００４２】
図７Ｄは、図７Ａにて図示された書込装置を機能させるモードを、フローチャートの形態にて示すものである。上記書込要求が上記メモリに送付された（工程Ｓ１０）後、読出パルスが、上記メモリセルに印加され、上記セル内容が読み出され、例えば図７Ａに示すセンス増幅器２１によって評価される（工程Ｓ１１）。工程Ｓ１２では、上記書込要求信号（信号Ｗ）が、上記ＮＡＮＤ素子２によって、上記読み出され評価されたセル内容（信号Ｒ）に対して評価、いわゆる比較される。
【００４３】
上記ＮＡＮＤ素子２に入力された各信号Ｒ、Ｗの各状態が互いに同一のとき、かつ、書き込まれるデータが論理“１”に対応するとき（調査工程、Ｓ１３）、さらなる動作を敢えて行わない、言い換えると、書込パルスが出力されない（工程Ｓ１５）。一方、もし、上記書き込まれるデータが論理“０”に対応するとき、消去パルスが印加される（工程Ｓ１６）。
【００４４】
逆に、上記ＮＡＮＤ素子２に対し入力された各信号Ｒ、Ｗの各状態が互いに相違するとき、工程Ｓ１４では、これから書き込むデータが論理“０”か論理“１”かの何れであるか評価する。書き込むデータが論理“０”のケースでは、消去パルスが印加される（工程Ｓ１６）。書き込むデータが論理“１”のケースでは、書込パルスが印加される（工程Ｓ１７）。
【００４５】
図８Ａにて概略的に図示され、本発明に係る第４の観点に対応する書込装置を示すブロック回路構成は、図７Ａに示す論理評価部の上記ＮＡＮＤ素子２に代えて、排他的ＯＲ素子１２を有している。一方、他の各構成部材、各入力信号、各信号の各接続関係については、図７Ａん示された回路構成と同一である。
【００４６】
図８Ａにて図示された書込装置における、図８Ｄにて示したフローチャートの形態にて図示された機能を発現するための、異なるモードについて、図８Ｂに示す真理表と、図８Ｃに示す各波形図に基づいて説明する。図８Ｃに示す各波形図については、図７Ｃに示す各波形図と相違しない。
【００４７】
特に、上記論理評価部の回路に含まれる排他的ＯＲ素子１２の機能は、書き込まれるデータが、上記メモリセルの現在の状態と同一のときに、上記メモリセルに上書きすることを防止することである。
【００４８】
最初に、図８Ｄの最初の３つの各工程Ｓ１０−Ｓ１２は、図７Ｄの各工程Ｓ１０−Ｓ１２と同一である。工程Ｓ１２での比較の結果にて、もし、書き込むデータが上記メモリセルの現在の状態と同一であることを示せば、さらなる動作はあえて行わない。より正確には、書き込まれるデータが、論理“１”または論理“０”の何れと同一であっても、さらなる動作はあえて行わない（工程Ｓ１５）。
【００４９】
逆に、もし、上記排他的ＯＲ素子１２により実行される比較結果にて、書き込むデータが上記メモリセルの現在の状態と異なることを示せば、工程Ｓ１４にて決定される書き込むデータの論理状態に応じて、つまり、書き込むデータが論理“１”であるケースの場合、論理“１”を書き込むための書込パルスが印加され（工程Ｓ１７）、書き込むデータが他の、例えば論理“０”であるケースの場合、上記メモリセルのセル内容を消去するための消去パルスが印加される（工程Ｓ１６）。
【００５０】
各図７Ａ−７Ｄを参照して説明されているような本発明の書込装置は、各図８Ａ−８Ｄを参照して上述されているような本発明に係る書込装置に対して、以下の利点を有している。その利点とは、高抵抗な“０”状態は、常時、図７Ａの書込装置によって、更新、すなわちリフレッシュされることである。
【００５１】
本発明に係る上述した各書込装置の場合では、書込パルスおよび消去パルスは、それぞれ、ほぼ同一の信号強度（Ｖwriteの電圧値や、Ｖeraseの電圧値の絶対値の大きさ）と、同一の継続期間（Ｖwriteの電圧値や、Ｖeraseの電圧値が維持、継続される期間）を備えた電圧パルスの例を前提とした。
【００５２】
しかしながら、上記例は、単に前提であって、本願の独立形式の各請求項にて権利請求された上記各書込装置は、書込パルスおよび消去パルスが、それぞれ、電流パルスや、互いに異なる継続期間や、互いに異なる信号強度を備えた各パルスを包含することも意図されている。
【図面の簡単な説明】
【００５３】
【図１Ａ】本願明細書の導入部にて既に記載されているように、ＣＢＲＡＭメモリセルの高抵抗なオフの状態を示す概略平面図である。
【図１Ｂ】本願明細書の導入部にて既に記載されているように、ＣＢＲＡＭメモリセルの低抵抗なオンの状態を示す概略平面図である。
【図２Ａ】本願明細書の導入部にて既に記載されているように、ＣＢＲＡＭメモリセルの互いに相違する各状態を示す概略平面図であり、状態“０”に対し状態“１”を書き込む前を示す。
【図２Ｂ】本願明細書の導入部にて既に記載されているように、ＣＢＲＡＭメモリセルの互いに相違する各状態を示す概略平面図であり、状態“０”に対し状態“１”を書き込んだ後を示す。
【図２Ｃ】本願明細書の導入部にて既に記載されているように、ＣＢＲＡＭメモリセルの互いに相違する各状態を示す概略平面図であり、状態“１”を状態“０”に消去する前を示す。
【図２Ｄ】本願明細書の導入部にて既に記載されているように、ＣＢＲＡＭメモリセルの互いに相違する各状態を示す概略平面図であり、状態“１”を状態“０”に消去した後を示す。
【図３】本願明細書の導入部にて既に記載されているように、各ＣＢＲＡＭメモリセルへの、オン状態およびオフ状態への書込の繰り返しテストの各結果を示すグラフである。
【図４】本発明に係る、一実施例の書込方法を示すフローチャートである。
【図５】上記セルに供給される、消去（状態“０”）のためのケースと、論理値（状態“１”）を書き込むためのケースとの各パルスを、それぞれ示す波形図である。
【図６】図４のフローチャートにて示された、本発明に係る、第１の観点に対応する書込方法を実行するために設計された書込装置のブロック回路図である。
【図７Ａ】本発明に係る、第３の観点に対応する書込装置のブロック回路図である。
【図７Ｂ】本発明に係る、第３の観点に対応する書込装置における、書込の各状態および読出の各状態の組み合わせ際のＮＡＮＤ論理をそれぞれ示す真理表である。
【図７Ｃ】本発明に係る、第３の観点に対応する書込装置のために、上記セルに供給される各パルス波形をそれぞれ示す各波形図である。
【図７Ｄ】図７Ａに図示された書込装置にて機能するモードの各工程を示すフローチャートである。
【図８Ａ】本発明に係る、第４の観点に対応する書込装置のブロック回路図である。
【図８Ｂ】本発明に係る、第４の観点に対応する書込装置における、書込の各状態および読出の各状態の組み合わせ際の排他的ＯＲ論理をそれぞれ示す真理表である。
【図８Ｃ】本発明に係る、第４の観点に対応する書込装置の各パルス波形をそれぞれ示す各波形図である。
【図８Ｄ】図８Ａに図示された書込装置にて機能するモードの各工程を示すフローチャートである。
【符号の説明】
【００５４】
１                    ＣＢＲＡＭメモリセル
“０”、“１”        各論理状態
Ｉ／Ｏ                書込要求
Ｅ                    イネーブル信号
Ｖwrite              書込パルスの電圧レベル
Ｖerase              消去パルスの電圧レベル
Ｖ0                   センターの電圧レベル
Ｃ1、Ｃ2、Ｃ3         各コマンド信号
Ｓch1、Ｓch2、Ｓch3   各スイッチ
Ｒ                    上記メモリセルの読出状態
Ｗ                    上記書込要求の信号
“ＯＵＴ”            上記セルへの出力信号
ＳＡ                  センス増幅器
Ｓ１−Ｓ５            第１実施例のコマンドの各工程
Ｓ１０−Ｓ１７        第２実施例のコマンドの各工程
【図１Ａ】
2007525785.tif 000003
【図１Ｂ】
2007525785.tif 000004
【図２Ａ】
2007525785.tif 000005
【図２Ｂ】
2007525785.tif 000006
【図２Ｃ】
2007525785.tif 000007
【図２Ｄ】
2007525785.tif 000008
【図３】
2007525785.tif 000009
【図４】
2007525785.tif 000010
【図５】
2007525785.tif 000011
【図６】
2007525785.tif 000012
【図７Ａ】
2007525785.tif 000013
【図７Ｂ】
2007525785.tif 000014
【図７Ｃ】
2007525785.tif 000015
【図７Ｄ】
2007525785.tif 000016
【図８Ａ】
2007525785.tif 000017
【図８Ｂ】
2007525785.tif 000018
【図８Ｃ】
2007525785.tif 000019
【図８Ｄ】
2007525785.tif 000020
【手続補正書】
【提出日】平成18年2月13日(2006.2.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
特定の極性を有する書込パルスの印加によって第１の論理状態（「１」）に対応する低抵抗またはオンの状態に移行し、上記特定の極性とは逆極性を有する消去パルスの印加によって第２の論理状態（「０」）に対応する高抵抗またはオフの状態に移行する各メモリセルを有し、
論理評価部（２、３、４）が、記憶されるデータ（Ｗ）と、それぞれ書き込まれたメモリセルから読み出された上記セル内容（Ｒ）とを比較し、
記憶されるデータが、上記第２の論理状態（「０」）と等しいときのみ、書込サイクル内の上記メモリセルに対し、消去パルスを上記論理評価部による比較と無関係に供給し、
上記論理評価部による比較において、読み出された上記セル内容（Ｒ）の論理値と記憶されるデータとにおいて相違するとき、上記第１の論理状態（「１」）に対応するデータを書き込むための書込パルスを供給するように設けられている、導電性架橋構造ランダムアクセスメモリの各メモリセルへの書込のための書込装置。
【請求項２】
上記論理評価部（２、３、４）は、それぞれ記憶されるデータ（Ｗ）と、読み出された上記セル内容（Ｒ）とのナンド（ＮＡＮＤ）論理の組み合わせを実行するためにナンド（ＮＡＮＤ）素子（２）を備えている請求項１に記載の書込装置。
【請求項３】
上記書込パルス（Ｖｗｒｉｔｅ）、および上記消去パルス（Ｖｅｒａｓｅ）は、それぞれ、電圧値パルスである請求項１または２に記載の書込装置。
【請求項４】
特定の極性を有する書込パルスの印加によって第１の論理状態「１」に対応する低抵抗またはオンの状態に移行し、上記特定の極性とは逆極性を有する消去パルスの印加によって第２の論理状態「０」に対応する高抵抗またはオフの状態に、それぞれ移行する、導電性架橋構造ランダムアクセスメモリの各メモリセルへの書込のための書込方法であって、
記憶されるデータ（Ｗ）と、それぞれ書き込まれたメモリセルから読み出された上記セル内容（Ｒ）とを比較し、
記憶されるデータが、上記第２の論理状態（「０」）と等しいときのみ、消去パルスが上記比較と無関係に上記メモリセルに対し供給され、かつ、読み出された上記セル内容（Ｒ）の論理値と記憶されるデータの論理値との比較において、上記各論理値が互いに相違することを示すとき、上記第１の論理状態（「１」）に対応するデータを書き込むための書込パルスが供給される、メモリサイクルを実行することを特徴とする書込方法。
【請求項５】
上記書込パルスおよび上記消去パルスは、それぞれ、電流値パルスである請求項４に記載の書込方法。
【請求項６】
上記書込パルスおよび上記消去パルスは、それぞれ、電圧値パルスである請求項４に記載の書込方法。
【請求項７】
上記消去パルスの継続期間は、上記書込パルスの継続期間と等しい請求項４ないし６の何れか１項に記載の書込方法。
【請求項８】
上記消去パルスの継続期間は、上記書込パルスの継続期間より長い請求項４ないし６の何れか１項に記載の書込方法。
【請求項９】
上記消去パルスの信号強度は、上記書込パルスの信号強度と等しい請求項４ないし８の何れか１項に記載の書込方法。
【請求項１０】
上記消去パルスの信号強度は、上記書込パルスの信号強度より高い請求項４ないし８の何れか１項に記載の書込方法。
【国際調査報告】
2007525785.tif 000021
2007525785.tif 000022
2007525785.tif 000023
2007525785.tif 000024