(57)【要約】  本発明は、高周波データ信号のための一定のデューティーサイクルを有する比較器に関する。このような比較器は、しばしば集積回路の一部であり、特に、携帯電話技術において有用である。高周波データ信号のための所望の一定のデューティーサイクルを達成するために、本発明に係る比較器は、比較器入力を形成する差動入力（ＩＮ１，ＩＮ２）と、第１の比較器ステージの比較器出力を形成する第１および第２の増幅器出力（Ｖｏ，Ｖｏ−）とを有する差動増幅器（Ｍ１，Ｍ２）を備える。さらに、その入力を介して増幅器出力（Ｖｏ，Ｖｏ−）に接続され、その出力を介して第１の増幅器出力（Ｖｏ）に接続されている、第１の差動電流増幅器（Ａｌ１）が設けられている。最後に、第２の差動電流増幅器（Ａｌ２）が、その入力を介して増幅器出力（Ｖｏ，Ｖｏ−）に接続され、その出力を介して第２の増幅器出力（Ｖｏ−）に接続されている。
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【特許請求の範囲】
【請求項１】
比較器であって、
比較器入力を形成する差動入力と、第１の比較器ステージの比較器出力を形成する第１および第２の増幅器出力とを有する、差動増幅器と、
その入力が前記第１および第２の増幅器出力に接続され、その出力が前記第１の増幅器出力に接続されている、第１の差動電流増幅器と、
その入力が前記第１および第２の増幅器出力に接続され、その出力が前記第２の増幅器出力に接続されている、第２の差動電流増幅器と、
を備えることを特徴とする比較器。
【請求項２】
第２の比較器ステージであって、入力が前記第１の比較器ステージの前記比較器出力に接続され、出力が当該第２の比較器ステージの比較器出力を形成する出力増幅器を有する、第２の比較器ステージをさらに備える、ことを特徴とする請求項１に記載の比較器。
【請求項３】
制御入力が前記第２の比較器ステージの前記比較器出力に接続され、制御出力が前記差動増幅器の前記第１の増幅器出力に接続される、スイッチング手段をさらに備える、ことを特徴とする請求項２に記載の比較器。
【請求項４】
前記スイッチング手段は、トランジスタである、ことを特徴とする請求項３に記載の比較器。
【請求項５】
前記スイッチング手段は、その出力信号が前記第２の比較器ステージの前記比較器出力に到達するまでに長い時間が必要となる前記差動増幅器の出力に接続されている、ことを特徴とする請求項３または請求項４に記載の比較器。
【請求項６】
前記スイッチング手段は、電流ミラートランジスタに直列に接続されており、前記電流ミラートランジスタは、前記スイッチング手段を流れる所定の電流を調整するために設けられている、ことを特徴とする請求項３、請求項４または請求項５に記載の比較器。
【請求項７】
前記差動増幅器は、制御出力が補助電流源に接続されている第１および第２の入力トランジスタを備える、ことを特徴とする請求項１乃至請求項６のいずれかに記載の比較器。
【請求項８】
前記補助電流源は、電流ミラーを介して前記第１および第２の入力トランジスタに接続されている、ことを特徴とする請求項７に記載の比較器。
【請求項９】
前記電流ミラーは、さらなる電流ミラーを介して前記第１および第２の入力トランジスタに接続されている、ことを特徴とする請求項８に記載の比較器。
【請求項１０】
前記補助電流源は、スイッチングトランジスタを介して前記電流ミラーに接続可能である、ことを特徴とする請求項９に記載の比較器。
【請求項１１】
前記スイッチングトランジスタは、供給電圧が特定の基準電圧よりも下がった場合にスイッチオンされるように設けられている、ことを特徴とする請求項１０に記載の比較器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波データ信号のための比較器に関し、この比較器は、集積回路の一部であってもよく、特に、携帯電話技術において有用となり得る。
【背景技術】
【０００２】
携帯電話の分野のみならず、多くの利用分野が、比較が成功する度に切り替わる高速比較器を必要とする。しばしば、扱われる信号は差分であり、比較は、変換“ダブル／シングルエンド（double/single ended）”フォーマットに存する。ここでは、“ダブルエンド”は、比較器が逆フェイズ（counter-phase）にある２つの信号を扱うことを意味し、これに対して“シングルエンド”は、比較の結果を含む１つの出力信号のみが、比較器によって提供されることを意味する。当然ながら、高速の信号を処理／比較するために、比較器は十分に速くなければならず、すなわち、信号入力変化を追うために、通常は信号シーケンスよりも高速である。その上、動作周波数が増加すると、セットアップ／ホールド時間に関する制約が、システム全体の機能性についてのキーポイントとなる。このような状況下では、集積回路（ＩＣ）領域の外部および内部信号の間のインターフェースにおいて、内部クロックのデューティーサイクルを５０％に可能な限り近く保つことが、システムレベルでの必須の条件である。
【０００３】
デューティーサイクルは、ここでは電気信号の特性の説明に使用され、デジタルまたは方形波形を有する信号に特に関係する。デジタルまたは方形波形は、ローレベルおよびハイレベルの間をまたはフェイズを交互に切り換え、レベル間の遷移は、実質的に瞬時に起こる。ターム期間（term period）は、１つのサイクルの持続時間を指す。デジタル信号のデューティーサイクルは、通常、ハイフェイズとデジタル信号の周期の比率として定義され、通常は、パーセンテージで述べられる。例えば、２０％ハイフェイズのパターンを有するデジタル信号は、２０／１００のデューティーサイクルを有する。一般に、デジタルクロック信号のデューティーサイクルは、“純粋に５０％のサイクル”であることが望ましく、このような純粋な５０％のデューティーサイクルは、ハイおよびロー部分が等しい波形を有する。
【０００４】
所望の高いパフォーマンス、すなわち比較器の高い比較レートすなわち速度を達成するために、２つ以上のステージを有する演算増幅器を使用することが知られている。図１は、２ステージ比較器の従来の構造のブロック図を示している。第１のステージは、差動増幅器によって形成され、図１では左側に示されている。第１ステージの２つの差分入力ＩＮ１およびＩＮ２が、第１および第２のトランジスタＭ１およびＭ２の制御入力に、それぞれ導通されている。第１の入力端子ＩＮ１は、差動増幅器の反転入力として使用することができ、第２の入力端子ＩＮ２は、非反転入力として使用することができる。第１および第２のトランジスタＭ１およびＭ２の出力は、一定のテール電流（tail current）Ｉ＿ｔａｉｌを提供する定電流源と、負荷ダイオードとして動作する２つのさらなるトランジスタＭ３およびＭ４との間に接続されている。この第１のステージに、出力増幅器を備える第２のステージが続く。合計の電流消費を減少させるために、クラスＡＢ出力ステージを、特にその電流効率が高いという理由により、第２のステージとして選択してもよい。第２のステージは、次いで、信号再成形ユニット（signal reshape unit）に接続してもよい。
【０００５】
この信号再成形ユニットは、クラスＡＢステージの出力を、例えばインバータステージによって、デジタル信号に適合させる回路である。これは、高速動作条件の場合に特に有用である。このような場合、クラスＡＢステージが、正弦波形の出力波形を提供することが起こり得る。再成形ユニットは、次いで、上述の出力の方形化を行い、任意の後続のデジタル回路と適合させる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
残念ながら、比較器全体の速度を上げるため、すなわち高い処理速度に適合させるために、高いテール電流Ｉ＿ｔａｉｌが第１ステージで要求される。これには２つの理由がある。第１の理由は、高い利得が必要なことである。第２の理由は、入力ＩＮ１およびＩＮ２での小さな信号変化に対する感度が、十分に大きくなければならないことである。
【０００７】
高速動作のためには、入力ステージ内の決定プロセスが、高速に行なわれるべきである。入力ＩＮ１およびＩＮ２での小さな信号変化についての決定が早いほど、システムが高速になる。
【０００８】
さらなる問題が、第２のステージで発生する。この第２のステージが、完全に切り替わると、そのトランジスタの少なくとも１つが、そのアクティブ領域から外れ、ほとんどの場合、オフにすらなる。そして、このトランジスタは、回復にいくらかの時間を必要とし、第２のステージに“回復時間”を導入または必要とさせる。この“回復時間”は、長い静的状態の後には、必ず必要となるであろう。明らかに、これは比較器全体の速度を落とす。
【０００９】
従って、本発明の目的は、電力消費の低い高速比較器、特に集積回路への実施に容易に適合できる比較器を提供することである。このような集積化は、また、適当な比較器の電力消費を最小に保たなければならない、ということも要求する。
【００１０】
特定の目的は、機能に必要な利得だけでなく、入力の小さな変化に対する十分な感度も提供する比較器を考案することである。
【００１１】
さらなる目的は、大きな入力レンジに適した、電力消費が低い、高速、高感度の比較器を設計することである。
【課題を解決するための手段】
【００１２】
上述の目的は、独立の装置クレーム１に係る特性を有する比較器によって解決される。要約すれば、本発明に係る比較器は、２つの増幅器ステージを備える。比較器入力を形成する差動入力と、第１の比較器ステージの比較器出力を形成する第１および第２の増幅器出力とを有する差動増幅器が設けられている。第２のステージは、２つの差動増幅器を含んでいる。すなわち、その入力を介して増幅器出力に接続され、その出力を介して第１の増幅器出力に接続される、第１の差動電流増幅器と、その入力を介して増幅器出力に接続され、その出力を介して第２の増幅器出力に接続される、第２の差動電流増幅器とを、含んでいる。
【００１３】
従属請求項は、本発明のさらなる有利な特徴および展開を識別する。
【００１４】
本発明の一実施形態において、本発明に係る比較器は、入力が第１の比較器ステージの比較器出力に接続され、出力が第２の比較器ステージの比較器出力を形成する出力増幅器を有する、第２の比較器ステージを備える。
【００１５】
本発明の他の実施形態において、本発明に係る比較器は、制御入力が第２の比較器ステージの比較器出力に接続され、制御出力が差動増幅器の第１の出力に接続される、スイッチング手段をさらに備える。これにより、比較信号のデューティーサイクルの変動を、減少させることができる。
【００１６】
比較器のさらなる改善として、スイッチング手段は、トランジスタであり、より有利には、出力信号が第２の比較器ステージの比較器出力に到達するまでに長い時間が必要となる差動増幅器の一方の出力に接続してもよい。
【００１７】
本発明に係る比較器の他の好適な実施形態において、スイッチング手段は、電流ミラートランジスタに直列に接続されており、この電流ミラートランジスタは、スイッチング手段を流れる所定の電流を調整するために設けられている。
【００１８】
また、本発明に係る比較器の差動増幅器は、制御出力が補助電流源に接続されている第１および第２の入力トランジスタを備えてもよい。これにより、比較器の高い性能を、非常に低い供給電圧に対しても実現することができる。
【００１９】
さらなる変形として、比較器の補助電流源は、電流ミラーを介して入力トランジスタに接続してもよく、さらに、この電流ミラーは、さらなる電流ミラーを介して、入力トランジスタに接続してもよい。
【００２０】
さらに、比較器の補助電流源は、スイッチングトランジスタを介して電流ミラーに接続可能である。
【００２１】
より有利には、比較器のスイッチングトランジスタは、供給電圧が所定の基準電圧よりも下がった場合はいつでも、スイッチオンされるように構成してもよい。
【発明を実施するための最良の形態】
【００２２】
本発明の追加的な目的および利点は、以下の説明から明確となり、あるいは、本発明を実施する際に明白となるであろう。
【００２３】
続いて本発明を、図面に基づいてさらに説明する。
【００２４】
図１は、従来の２ステージの比較器回路のブロック図を示している。この従来の回路は、“発明の背景”部分において上に述べられている。
【００２５】
図２は、本発明の第１の実施形態を示している。図に示される比較器回路は、基本的に、２ステージの比較器である。第１の比較器ステージは、差動増幅器Ｍ１およびＭ２と、２つの差動電流増幅器Ａｌ１およびＡｌ２とを含む。第２の比較器ステージは、出力増幅器であり、トランジスタＭ７〜Ｍ１０を含む。
【００２６】
第１の比較器ステージの差動増幅器は、制御入力が比較器の入力ＩＮ１およびＩＮ２に結合されている２つの入力トランジスタＭ１およびＭ２を有する。第１の入力端子ＩＮ１は、差動増幅器の反転入力として、第２の入力端子ＩＮ２は、非反転入力として使用することができる。第１および第２のトランジスタＭ１およびＭ２の出力は、一定のテール電流（tail current）Ｉ＿ｔａｉｌを提供する定電流源と、負荷ダイオードとして動作する２つのさらなるトランジスタＭ３およびＭ４との間に接続されている。ここまでは、差動増幅器は、図１に示される従来技術の差動増幅器と類似する構造を有する。
【００２７】
大きな違いは、第１の比較器ステージが、第１および第２の差動電流増幅器Ａｌ１およびＡｌ２を追加的に含むことである。第１の差動電流増幅器Ａｌ１の２つの入力は、それぞれ、差動増幅器の出力ＶｏおよびＶｏ−に結合されている。第２の差動電流増幅器Ａｌ２の入力も、同様となっている。
【００２８】
第１の差動電流増幅器Ａｌ１の出力は、差動増幅器の第１の出力Ｖｏに接続されており、一方で、第２の差動電流増幅器Ａｌ２の出力は、差動増幅器の第２の出力Ｖｏ−に接続されている。差動増幅器と第１の差動電流増幅器Ａｌ１の共通出力は、トランジスタＭ６の制御入力に接続されている。このトランジスタＭ６の制御出力の一方が、供給電圧ＶＤＤに接続されており、一方で、このトランジスタＭ６の他方の制御出力が、ダイオードとして機能するトランジスタＭ５の制御出力と、トランジスタＭ８の制御入力とに接続されている。トランジスタＭ６の制御出力は、第１の比較器ステージの第１の出力Ｏ１として使用可能である。差動増幅器と第２の差動電流増幅器Ａｌ２の共通出力は、第１の比較器ステージの第２の出力Ｏ２を形成する。
【００２９】
第２の比較器ステージのトランジスタＭ７およびＭ８の制御入力は、第１の比較器ステージの出力Ｏ１およびＯ２に接続されている。トランジスタＭ７およびＭ８それぞれを用いて、供給電圧ＶＤＤまたはグランドＧＮＤを出力増幅器に接続する。出力増幅器の出力ＯＵＴにおいて、入力ＩＮ１およびＩＮ２における信号電圧の間の比較の結果である比較器信号を得ることができる。
【００３０】
図２に示されている比較器は、以下のように動作する。電流は、必要な場合にのみ第２の比較器ステージを通して増強（boost）される。残留電流を用いて、第２の比較器ステージ内のトランジスタが完全にスイッチオフされることを防止する。正電流フィードバックを用いて、負荷として動作するトランジスタＭ３およびＭ４が、追加的な電流によって“ソフトオン”となるよう強制される。これは、以下にさらに説明される。結果として、第２の比較器ステージの制御電圧が加速される。残留電流は、以下に説明されるように、遷移が完了した後でも流れ続ける。
【００３１】
差動電流増幅器Ａｌ１およびＡｌ２には、トランジスタＭ３およびＭ４を流れる電流が供給され、差増電流増幅器Ａｌ１およびＡｌ２内の同サイズのトランジスタによってミラーされる。電流増幅器Ａｌ１およびＡｌ２の伝達関数は、
【数１】
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である。
【００３２】
ここで、
Ｉｐｌｕｓは、差動電流増幅器Ａｌ１またはＡｌ２の非反転入力における電流であり、
Ｉｍｉｎｕｓは、差動電流増幅器Ａｌ１またはＡｌ２の反転入力における電流であり、
ＩＯＵＴは、Ａｌ１またはＡｌ２の出力電流である。
【００３３】
正電圧ステップが、負の入力ＩＮ１において生じ、一方で正の入力ＩＮ２には生じないと仮定する。これにより、負荷トランジスタＭ３を流れる電流が増加する。第２の電流増幅器Ａｌ２は、この差を検知し、電流ＩＭ３およびＩＭ４の間の差に比例する出力電流ＩＯＵＴ２を供給する。ここでＩＭ３は、トランジスタＭ３を流れる電流であり、ＩＭ４は、トランジスタＭ４を流れる電流である。余剰の負電流が、トランジスタＭ４から漏れ、結果としてドレイン−ソース電圧Ｖｄｓ４の絶対値に小さな増加を生じ、一方で、ドレイン−ソース電圧Ｖｄｓ２は減少し、トランジスタＭ１に、トランジスタＭ２から小さな電流を強制的に引き出させる。この小さな電流は、トランジスタＭ３内の合計の残留電流の増加に寄与し、よってこの正のフィードバックを加速させる。処理が完了した場合でも、残留負電流は、トランジスタＭ４を、つまり出力Ｏ２に対して、依然として流れる。このいわゆる“ソフトオン”は、トランジスタＭ４が完全にスイッチオフされていないために、次のスイッチングフェイズを助ける。
【００３４】
図１に係る従来技術の実施形態においては、トランジスタＭ４は、完全にスイッチオフされ、すなわちトランジスタＭ４を通る電流ＩＭ４がゼロとなる。長い静的状態の後に、図１に係る従来技術の実施形態でのトランジスタＭ４をスイッチオンするには、長い時間がかかる。
【００３５】
正の入力ＩＮ２において正電圧ステップが生じる場合は、比較器回路の挙動は、基本的に、上述と同様である。しかしここで、トランジスタＭ４の代わりに、トランジスタＭ３が“ソフトオン”にスイッチされる。
【００３６】
合計の電流消費を減少させるために、クラスＡＢ演算増幅器を、出力ステージでの電流効率が高いという理由により選択してもよい。出力ステージは、遷移が起こる場合にのみ電流を使用し、全ての他の場合においては、零入力電流のみが、出力ステージを流れる。
【００３７】
全体的に、図２に示されている比較器は、高速で動作し、図１に示される実施形態よりも低い電流消費を有する。
【００３８】
図２に示される２重にミラーリングされた（double-mirrored）演算増幅器は、図２において２つの矢印Ｐ１およびＰ２で示されている入力から出力ステージへ経路の長さが異なるために、出力波形において固有の非対称性を有する場合がある。他の経路よりも多くのトランジスタを含む特定の経路は、より長い経路として定義されている。明らかに、これは、図２に示される実施形態における経路Ｐ１である。この非対称性は、結果として、デューティーサイクル変化δＣＬＫを有する不均衡なデューティーサイクルをもたらす場合がある。
【００３９】
特定のケースでは、この変化δＣＬＫは、システム全体の機能性に対して問題となり得る。例えば、ｍＬＶＤＳ／ＲＳＤＳインターフェーシングのような適用において、すなわち“ミニ低電圧差動信号”（ｍＬＶＤＳ：mini low voltage differential signal）と、“減少スイッチング差動信号”（ＲＳＤＳ：reduced switching differential signal）とをインターフェイスさせる場合に、両方のプロトコルがクロックの立ち上がりおよび立ち下がりエッジの両方に作用し、かつ、セットアップ／ホールド仕様が両方の処理を意図しているため、大きな衝撃係数変化δＣＬＫは、仕様の適合を複雑にする可能性がある。
【００４０】
図３は、この問題を解決する比較器を示している。この比較器は、上述の制限を克服するために、より遅い経路Ｐ１のデジタル加速を含む。従って、衝撃係数変化δＣＬＫは、供給電圧、温度および処理の拡がりの関数として、約＋／−５％の適度な範囲に保持できる。
【００４１】
以下では、図３に示される比較器の作動原理が説明される。電圧ステップが、正の入力ＩＮ２で生じ、一方で、負の入力ＩＮ１では生じないと仮定する。短い経路Ｐ２を通じた伝播時間の後に、第２の比較器ステージの出力ＯＵＴが、“オン”にスイッチする。これにより、スイッチトランジスタＭ１１がオンとなり、負荷トランジスタＭ３から電流を低減させることを可能にする。何も生じない場合は、回路はこの新たな状態に止まり、長い経路Ｐ１内の全ての寄生要素を充電する。実際には、トランジスタＭ３を流れる、増加電流が、経路Ｐ１においてミラーチェーンによってミラーされ、強制される。ミラーチェーンは、トランジスタＭ６、Ｍ５およびＭ８から成り、トランジスタＭ６およびトランジスタＭ５を流れる電流を、トランジスタＭ８に対してミラーする。
【００４２】
入力が変化するとすぐに、負の入力端子ＩＮ１における電圧ステップが、第２の比較器ステージを、強制的に、しかし遅い経路Ｐ１が既に加速された開始点から、スイッチさせる。これは、２重ミラー構造によって導入される遅延を補うことを可能にする。
【００４３】
この目的で、図３によると、スイッチングトランジスタＭ１１および電流ミラートランジスタＭ１２が設けられ、これらは共に直列に接続され、差動増幅器の出力Ｖｏに結合されている。スイッチングトランジスタＭ１１の制御入力は、第２の比較器ステージの出力ＯＵＴによって制御され、一方で、電流ミラートランジスタＭ１２は、電流源Ｉ＿ｔａｉｌによって制御される。電流ミラートランジスタＭ１２は、スイッチオンされている場合、スイッチングトランジスタＭ１１に続いて、電流ａＩ＿ｔａｉｌを供給する。
【００４４】
デューティーサイクル変化δＣＬＫのための追加的な理由は、回路が動作する必要がある広い電圧範囲となり得る。まず、比較器を高速にし、かつ小さな入力変化を検知できるようにするために、テール電流Ｉ＿ｔａｉｌは、入力トランジスタＭ１およびＭ２の利得に影響するので、つまり帯域幅に影響するので、十分に大きくなければならない。残念ながら、供給電圧ＶＤＤが、例えば＜２．３Ｖのように非常に低い場合には、特に共通モード電圧ＶＣＭがその低い境界に近い場合に、大きな電流が、トランジスタＭ１およびＭ２の入力ペアを、それらの直線領域に押し進めることがある。この状態においては、大きなオフセットが導入され、従って、デューティーサイクル変化δＣＬＫが増加する。
【００４５】
上述の弱い状況は、動作電流がＲＳＤＳよりも高いｍＬＶＤＳインターフェイスに対しては、さらに悪化する。電流を供給電圧ＶＤＤに対するこの種のインターフェイスおよび共通モードレベルＶＣＭに適合するための解決策は、大きなデューティーサイクル変化δＣＬＫを強制的に避けることである。
【００４６】
供給電圧ＶＤＤが、トランジスタＭ２およびＭ３で固定されているしきい値電圧Ｖｔｈｒｅｓｈよりも小さい場合、トランジスタには電流が流れず、“オン”信号を使用して、トランジスタＭ１８をオンにスイッチすることができる。トランジスタＭ２３を流れる追加的な電流Ｉｘは、次いでゼロとなる。低い供給電圧ＶＤＤで電流を下げることは、一対の入力トランジスタＭ１およびＭ２が、それらの直線領域に達することを防止し、よってオフセットが増加する。
【００４７】
この目的で、電流源Ｉｂｉａｓを活用し、回路全体に亘って全ての必要な電流を提供させる。トランジスタＭ１８を介してトランジスタＭ１９およびＭ２０から成る第１の電流ミラーに接続されている、この電流源は、ここでＭ２２を流れるテール電流の電圧依存部を提供する。トランジスタＭ２１およびＭ２３から成る第２の電流ミラーは、入力トランジスタＭ１およびＭ２のためのテール電流の電圧非依存部を提供する。供給電圧ＶＤＤが、しきい値電圧Ｖｔｈｒｅｓｈよりも低い場合、トランジスタＭ１８は、スイッチオフされる。その後、補助電流Ｉｂｉａｓは、電流ミラートランジスタＭ１９を流れず、従って、第２の電流ミラーＭ２１，Ｍ２３の出力での電流Ｉｘ＝ｍ×Ｉｂｉａｓは、供給されない。次いで、電流（ｎ−ｍ）×Ｉｂｉａｓは、トランジスタＭ２２を流れる。
【００４８】
前述のように、低い供給電圧Ｖｄｄでの入力ステージにおいて電流を減少させることにより、オフセット増加に寄与する入力トランジスタＭ１およびＭ２がそれらの直線領域に入ることを防ぐことができる。この後者のケースでは、入力ステージによるオフセットが大きい場合、比較器が最終結果を決定する瞬間は、デューティーサイクルが５０％である理想のケースとは異なる。これが、オフセットを減少または除去さえさせるように、入力ステージで電流を下げなければならない理由である。
【００４９】
集積回路のための新規な比較器保護手段のために、いくつかの好適な実施形態を例示および説明したが、装置および方法における変形および修正を、本発明の核心または添付の特許請求の範囲から逸脱することなく、行うことができることに留意すべきである。
【図面の簡単な説明】
【００５０】
【図１】図１は、従来技術に係る比較器の実施形態の概略図である。
【図２】図２は、本発明に係る比較器の第１の実施形態の概略図である。
【図３】図３は、本発明に係る比較器の第２の実施形態の概略図である。
【図４】図４は、本発明に係る比較器の第３の実施形態の概略図である。
【符号の説明】
【００５１】
ＩＮ１  第１の入力
ＩＮ２  第２の入力
ＶＤＤ  供給電圧
ＧＮＤ  グランドまたは基準電位
Ｖｔｈｒｅｓｈ  しきい値電圧
Ｉｂｉａｓ  バイアス電流
ＩＯＵＴ２  Ａｌ２の出力電流
Ｍ１  第１の入力トランジスタ
Ｍ２  第２の入力トランジスタ
Ｍ３  第１の負荷
Ｍ４  第２の負荷
Ｍ５〜Ｍ２３  トランジスタ
ＡＩ１  第１の電流増幅器
ＡＩ２  第２の電流増幅器
Ｐ１  長い信号経路
Ｐ２  短い信号経路
Ｏ１  第１の比較器ステージの第１の出力
Ｏ２  第１の比較器ステージの第２の出力
ＯＵＴ  第２の比較器ステージの出力
【図１】
2007520941.tif 000004
【図２】
2007520941.tif 000005
【図３】
2007520941.tif 000006
【図４】
2007520941.tif 000007
【国際調査報告】
2007520941.tif 000008
2007520941.tif 000009