(57)【要約】  ２段階変換利得浮遊拡散領域を備えたイメージャ。２段階変換利得領域は、（１）優れた低照度特性を達成するための大きな変換利得および感度、および、（２）大きなダイナミックレンジを達成するための大きなフルウェルキャパシティーおよび変換利得をもたらす。２段階変換利得素子は、それぞれの浮遊拡散ノードとそれぞれのキャパシタとの間に結合される。２段階変換利得素子は、浮遊拡散ノードの変換利得を第１の変換利得から第２の変換利得に切り替えるために、キャパシタのキャパシタンスを結合する。イメージャは、ＣＭＯＳ型イメージャまたはＣＣＤ型イメージャであってもよい。
2007516654.tif 000002
【特許請求の範囲】
【請求項１】
蓄積された電荷を感光性デバイスから受け取るように接続された拡散領域と、
前記拡散領域に接続された回路であって、第１の変換利得と第２の変換利得との間で変更可能な少なくとも２段階の変換利得を前記拡散領域に提供する回路と、
を備えたイメージャデバイス。
【請求項２】
前記回路は、前記第１の変換利得を前記第２の変換利得に変更するように、並びに、前記第２の変換利得を前記第１の変換利得に変更するように制御される、請求項１に記載のイメージャデバイス。
【請求項３】
前記回路は、
容量性素子と、
前記拡散領域が第２の変換利得を得るように、前記容量性素子を前記拡散領域に接続するために制御される２段階変換利得素子と、
を備えた、請求項２に記載のイメージャデバイス。
【請求項４】
前記拡散領域は前記第１の変換利得に関連する第１のキャパシタンスを有し、
前記容量性素子は第２のキャパシタンスを有し、
前記第１のキャパシタンスと前記第２のキャパシタンスとの組み合わせが前記第２の変換利得に関連する、請求項３に記載のイメージャデバイス。
【請求項５】
前記感光性デバイスは、前記第１のキャパシタンスよりも大きくかつ前記第１のキャパシタンスと前記第２のキャパシタンスとの組み合わせよりも小さいキャパシタンスを有する、請求項４に記載のイメージャデバイス。
【請求項６】
前記２段階変換利得素子は、２段階変換利得制御信号を受け取るために接続されたゲートを有するトランジスタである、請求項３に記載のイメージャデバイス。
【請求項７】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第１の端子との間に接続され、前記キャパシタの第２の端子は供給電圧に接続された、請求項３に記載のイメージャデバイス。
【請求項８】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第１の端子との間に接続され、前記キャパシタの第２の端子はグランド電位に接続された、請求項３に記載のイメージャデバイス。
【請求項９】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第１のソース／ドレイン端子との間に接続され、前記トランジスタの第２のソース／ドレイン端子は供給電圧に接続された、請求項３に記載のイメージャデバイス。
【請求項１０】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第１のソース／ドレイン端子との間に接続され、前記トランジスタの第２のソース／ドレイン端子はグランド電位に接続された、請求項３に記載のイメージャデバイス。
【請求項１１】
前記回路は前記デバイスにおいて検出された蓄積電荷の量に基づいて制御される、請求項１に記載のイメージャデバイス。
【請求項１２】
前記イメージャデバイスは相補型金属酸化膜半導体イメージャである、請求項１に記載のイメージャデバイス。
【請求項１３】
前記イメージャデバイスは電荷結合素子イメージャである、請求項１に記載のイメージャデバイス。
【請求項１４】
前記回路はイメージャ画素アレイの供給電圧に接続された、請求項１に記載のイメージャデバイス。
【請求項１５】
前記回路はグランド電位に接続された、請求項１に記載のイメージャデバイス。
【請求項１６】
前記回路は２つよりも多い変換利得を前記拡散領域に提供する、請求項１に記載のイメージャデバイス。
【請求項１７】
基準出力および前記拡散領域からの複数の画素信号出力をサンプリングおよび保持するためのサンプル＆ホールド回路をさらに備えた、請求項１に記載のイメージャデバイス。
【請求項１８】
蓄積電荷を蓄積するためのフォトセンサと、
前記フォトセンサから電荷を受け取るように接続された拡散領域であって、第１の変換利得を有する前記拡散領域と、
前記拡散領域に接続された変換利得変更回路であって、前記第１の変換利得を前記第２の変換利得に変更するように、また、前記第２の変換利得を前記第１の変換利得に変更するように制御される変換利得変更回路と、
を備えたＣＭＯＳイメージャ画素。
【請求項１９】
前記フォトセンサは第１のキャパシタンスを有し、前記拡散領域は前記第１のキャパシタンスよりも小さい第２のキャパシタンスを有する、請求項１８に記載のＣＭＯＳイメージャ画素。
【請求項２０】
前記フォトセンサはフォトダイオードである、請求項１８に記載のＣＭＯＳイメージャ画素。
【請求項２１】
前記フォトセンサはキャパシタに接続されたフォトダイオードである、請求項１８に記載のＣＭＯＳイメージャ画素。
【請求項２２】
前記フォトセンサはフォトゲートである、請求項１８に記載のＣＭＯＳイメージャ画素。
【請求項２３】
前記フォトセンサは光導電体である、請求項１８に記載のＣＭＯＳイメージャ画素。
【請求項２４】
前記変換利得変更回路は、
容量性素子と、
前記拡散領域が前記第２の変換利得を得るように、前記容量性素子を前記拡散領域に接続するために制御する２段階変換利得素子と、
を備えた、請求項１８に記載のＣＭＯＳイメージャ画素。
【請求項２５】
前記拡散領域は前記第１の変換利得に関連する第１のキャパシタンスを有し、前記容量性素子は前記第２のキャパシタンスを有し、前記第１のキャパシタンスと前記第２のキャパシタンスとの組み合わせが前記第２の変換利得に関連する、請求項２４に記載のＣＭＯＳイメージャ画素。
【請求項２６】
前記フォトセンサは前記第１のキャパシタンスよりも大きくかつ前記第１のキャパシタンスと前記第２のキャパシタンスとの組み合わせよりも小さいキャパシタンスを有する、請求項２４に記載のＣＭＯＳイメージャ画素。
【請求項２７】
前記２段階変換利得素子は２段階変換利得制御信号を受け取るように接続されたゲートを有するトランジスタである、請求項２４に記載のＣＭＯＳイメージャ画素。
【請求項２８】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第１の端子との間に接続され、前記キャパシタの第２の端子は供給電圧に接続された、請求項２４に記載のＣＭＯＳイメージャ画素。
【請求項２９】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第１の端子との間に接続され、前記キャパシタの第２の端子がグランド電位に接続された、請求項２４に記載のＣＭＯＳイメージャ画素。
【請求項３０】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第１のソース／ドレイン端子との間に接続され、前記トランジスタの第２のソース／ドレイン端子は供給電圧に接続された、請求項２４に記載のＣＭＯＳイメージャ画素。
【請求項３１】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第１のソース／ドレイン端子との間に接続され、前記トランジスタの第２のソース／ドレイン端子はグランド電位に接続された、請求項２４に記載のＣＭＯＳイメージャ画素。
【請求項３２】
前記第１の変換利得は低照度条件中に使用され、第２の変換利得は高照度条件中に使用される、請求項１８に記載のＣＭＯＳイメージャ画素。
【請求項３３】
前記変換利得変更回路はイメージャ画素アレイの供給電圧に接続された、請求項１８に記載のＣＭＯＳイメージャ画素。
【請求項３４】
前記変換利得変更回路はグランド電位に接続された、請求項１８に記載のＣＭＯＳイメージャ画素。
【請求項３５】
基準出力および前記拡散領域からの複数の画素信号出力をサンプリングおよび保持するためのサンプル＆ホールド回路をさらに備えた、請求項１８に記載のＣＭＯＳイメージャ画素。
【請求項３６】
ＣＭＯＳイメージャ画素であって、
蓄積電荷を蓄積するためのフォトセンサと、
前記画素をリセットするように制御される第１のトランジスタと、
フォトセンサから蓄積電荷を転送するように制御される第２のトランジスタと、
前記第２のトランジスタから電荷を受け取るように接続された拡散領域であって、第１の変換利得を有する拡散領域と、
容量性素子と、
前記拡散領域と前記容量性素子との間に結合された第３のトランジスタであって、前記拡散領域が少なくとも第２の変換利得を得るように、前記容量性素子を前記拡散領域に接続するために制御される第３のトランジスタと、
を備えたＣＭＯＳイメージャ画素。
【請求項３７】
前記容量性素子は、さらに、供給電圧に結合されている、請求項３６に記載のＣＭＯＳイメージャ画素。
【請求項３８】
前記容量性素子は、さらに、グランド電位に結合されている、請求項３６に記載のＣＭＯＳイメージャ画素。
【請求項３９】
第２の容量性素子と、
前記拡散領域と前記第２の容量性素子との間に結合された第４のトランジスタであって、前記拡散領域が少なくとも第３の変換利得を得るように、前記第２の容量性素子を前記拡散領域に接続するために制御される第４のトランジスタと、
をさらに備えた、請求項３６に記載のＣＭＯＳイメージャ画素。
【請求項４０】
ＣＭＯＳイメージャ画素であって、
蓄積電荷を蓄積するためのフォトセンサと、
前記画素をリセットするように制御される第１のトランジスタと、
前記フォトセンサから蓄積電荷を転送するように制御される第２のトランジスタと、
前記第２のトランジスタから電荷を受け取るように接続された拡散領域であって、第１の変換利得を有する拡散領域と、
第３のトランジスタと、
前記拡散領域と前記第３のトランジスタとの間に結合された容量性素子であって、前記第３のトランジスタが前記容量性素子を前記拡散領域に接続するように制御され、それによって前記拡散領域が少なくとも第２の変換利得を得る、容量性素子と、
を備えたＣＭＯＳイメージャ画素。
【請求項４１】
前記第３のトランジスタは、さらに、供給電圧に結合された、請求項４０に記載のＣＭＯＳイメージャ画素。
【請求項４２】
前記第３のトランジスタは、さらに、グランド電位に結合された、請求項４０に記載のＣＭＯＳイメージャ画素。
【請求項４３】
第４のトランジスタと、
前記拡散領域と前記第４のトランジスタとの間に結合された第２の容量性素子であって、前記第４のトランジスタが前記第２の容量性素子を前記拡散領域に接続するように制御され、それによって前記拡散領域が少なくとも第３の変換利得を得る、第２の容量性素子と、
をさらに備えた、請求項４０に記載のＣＭＯＳイメージャ画素。
【請求項４４】
ＣＭＯＳイメージャ画素であって、
蓄積電荷を蓄積するためのフォトセンサと、
前記画素をリセットするように制御される第１のトランジスタと、
前記フォトセンサから電荷を受け取るように接続された拡散領域であって、前記拡散領域が、第１の変換利得を有する、前記拡散領域と、
容量性素子と、
前記拡散領域と前記容量性素子との間に結合された第２のトランジスタであって、前記拡散領域が、２の変換利得を得るように、前記容量性素子を前記拡散領域に接続するために制御される第２のトランジスタと、
を備えたＣＭＯＳイメージャ画素。
【請求項４５】
前記容量性素子は、さらに、供給電圧に結合された、請求項４４に記載のＣＭＯＳイメージャ画素。
【請求項４６】
前記容量性素子は、さらに、グランド電位に結合された、請求項４４に記載のＣＭＯＳイメージャ画素。
【請求項４７】
第２の容量性素子と、
前記拡散領域と前記第２の容量性素子との間に結合された第３のトランジスタであって、前記拡散領域が少なくとも第３の変換利得を得るように前記第２の容量性素子を前記拡散領域に接続するために制御される第３のトランジスタと、
をさらに備えた、請求項４４に記載のＣＭＯＳイメージャ画素。
【請求項４８】
ＣＭＯＳイメージャ画素であって、
蓄積電荷を蓄積するためのフォトセンサと、
前記画素をリセットするように制御される第１のトランジスタと、
前記フォトセンサから電荷を受け取るように接続された拡散領域であって、第１の変換利得を有する拡散領域と、
第２のトランジスタと、
前記拡散領域と前記第２のトランジスタとの間に結合された容量性素子であって、前記第２のトランジスタが前記容量性素子を前記拡散領域に接続するように制御され、それによって、前記拡散領域が第２の変換利得を得る、前記容量性素子と、
を備えた、ＣＭＯＳイメージャ画素。
【請求項４９】
前記第２のトランジスタは、さらに、供給電圧に結合された、請求項４８に記載のＣＭＯＳイメージャ画素。
【請求項５０】
前記第２のトランジスタは、さらに、グランド電位に結合された、請求項４８に記載のＣＭＯＳイメージャ画素。
【請求項５１】
第３のトランジスタと、
前記拡散領域と前記第３のトランジスタとの間に結合された第２の容量性素子であって、前記第３のトランジスタが前記第２の容量性素子を前記拡散領域に接続するように制御され、それによって、前記拡散領域が少なくとも第３の変換利得を得る、前記第２の容量性素子と、
をさらに備えた、請求項４８に記載のＣＭＯＳイメージャ画素。
【請求項５２】
ＣＣＤイメージャであって、
光生成電荷を入力および出力するためのレジスタと、
前記レジスタから光生成電荷を受け取るように接続された拡散領域であって、第１の変換利得を有する拡散領域と、
前記拡散領域に接続された変換利得変更回路であって、前記第１の変換利得を前記第２の変換利得に変更するように、また、前記第２の変換利得を前記第１の変換利得に変更するように制御される変換利得変更回路と、
を備えたＣＣＤイメージャ。
【請求項５３】
第１の変換利得は低照度条件中に使用され、第２の変換利得は高照度条件中に使用される、請求項５２に記載のＣＣＤイメージャ。
【請求項５４】
前記変換利得変更回路は、
容量性素子と、
前記拡散領域が第２の変換利得を得るように、前記容量性素子を前記拡散領域に接続するために制御された２段階変換利得素子と、
を備えた、請求項５２に記載のＣＣＤイメージャ。
【請求項５５】
前記拡散領域は第１の変換利得に関連する第１のキャパシタンスを有し、前記容量性素子は第２のキャパシタンスを有し、前記第１のキャパシタンスと前記第２のキャパシタンスとの組み合わせが第２の変換利得に関連する、請求項５４に記載のＣＣＤイメージャ。
【請求項５６】
レジスタ電荷蓄積キャパシタンスは、前記第１のキャパシタンスよりも大きくかつ前記第１のキャパシタンスと前記第２のキャパシタンスとの組み合わせよりも小さいキャパシタンスである、請求項５５に記載のＣＣＤイメージャ。
【請求項５７】
前記２段階変換利得素子は、２段階変換利得制御信号を受け取るように接続されたゲートを有するトランジスタである、請求項５４に記載のＣＣＤイメージャ。
【請求項５８】
前記変換利得変更回路は、前記デバイスにおいて検出された蓄積電荷の量に基づいて制御される、請求項５４に記載のＣＣＤイメージャ。
【請求項５９】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第１の端子との間に接続され、前記キャパシタの第２の端子は供給電圧に接続された、請求項５４に記載のＣＣＤイメージャ。
【請求項６０】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第１の端子との間に接続され、前記キャパシタの第２の端子はグランド電位に接続された、請求項５４に記載のＣＣＤイメージャ。
【請求項６１】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第１のソース／ドレイン端子との間に接続され、前記トランジスタの第２のソース／ドレイン端子は供給電圧に接続された請求項５４に記載のＣＣＤイメージャ。
【請求項６２】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第１のソース／ドレイン端子との間に接続され、前記トランジスタの第２のソース／ドレイン端子はグランド電位に接続された、請求項５４に記載のＣＣＤイメージャ。
【請求項６３】
前記回路は供給電圧に接続された、請求項５２に記載のＣＣＤイメージャ。
【請求項６４】
前記回路はグランド電位に接続された、請求項５２に記載のＣＣＤイメージャ。
【請求項６５】
前記回路は２つよりも多い変換利得を前記拡散領域に提供する、請求項５２に記載のＣＣＤイメージャ。
【請求項６６】
イメージャシステムであって、
プロセッサと、
前記プロセッサに電気的に結合された撮像デバイスと、を備え、
前記撮像デバイスは画素アレイを備え、
前記アレイの少なくとも１つの画素は、
蓄積電荷を蓄積するためのフォトセンサと、
前記フォトセンサから電荷を受け取るように接続された拡散領域であって、第１の変換利得を有する拡散領域と、
前記拡散領域に接続された変換利得変更回路であって、前記第１の変換利得を前記第２の変換利得に変更するように、また、前記第２の変換利得を前記第１の変換利得に変更するように制御される変換利得変更回路と、を備えた、
イメージャシステム。
【請求項６７】
前記フォトセンサは第１のキャパシタンスを有し、前記拡散領域は第１のキャパシタンスよりも小さい第２のキャパシタンスを有する、請求項６６に記載のイメージャシステム。
【請求項６８】
前記フォトセンサはフォトダイオードである、請求項６６に記載のイメージャシステム。
【請求項６９】
前記フォトセンサはキャパシタに接続されたフォトダイオードである、請求項６６に記載のイメージャシステム。
【請求項７０】
前記フォトセンサはフォトゲートである請求項６６に記載のイメージャシステム。
【請求項７１】
前記フォトセンサは光導電体である、請求項６６に記載のイメージャシステム。
【請求項７２】
前記アレイはＣＭＯＳアレイである、請求項６６に記載のイメージャシステム。
【請求項７３】
前記アレイはＣＣＤアレイである、請求項６６に記載のイメージャシステム。
【請求項７４】
前記変換利得変更回路は、
容量性素子と、
前記拡散領域が第２の変換利得を得るように、前記容量性素子を前記拡散領域に接続するために制御される２段階変換利得素子と、
を備えた、請求項６６に記載のイメージャシステム。
【請求項７５】
前記拡散領域は前記第１の変換利得に関連する第１のキャパシタンスを有し、前記容量性素子は第２のキャパシタンスを有し、前記第１のキャパシタンスと前記第２のキャパシタンスとの組み合わせが前記第２の変換利得に対応する、請求項７４に記載のイメージャシステム。
【請求項７６】
前記フォトセンサは、前記第１のキャパシタンスよりも大きくかつ前記第１のキャパシタンスと前記第２のキャパシタンスとの組み合わせよりも小さいキャパシタンスを有する、請求項７５に記載のイメージャシステム。
【請求項７７】
前記容量性素子はキャパシタである、請求項７４に記載のイメージャシステム。
【請求項７８】
前記容量性素子はポリシリコンキャパシタである、請求項７４に記載のイメージャシステム。
【請求項７９】
前記２段階変換利得素子は、２段階変換利得制御信号を受け取るように接続されたゲートを有するトランジスタである、請求項７４に記載のイメージャシステム。
【請求項８０】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第１の端子との間に接続され、前記キャパシタの第２の端子は供給電圧に接続された、請求項７４に記載のイメージャシステム。
【請求項８１】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第１の端子との間に接続され、前記キャパシタの第２の端子はグランド電位に接続された、請求項７４に記載のイメージャシステム。
【請求項８２】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第１のソース／ドレイン端子との間に接続され、前記トランジスタの第２のソース／ドレイン端子は供給電圧に接続された、請求項７４に記載のイメージャシステム。
【請求項８３】
前記２段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第１のソース／ドレイン端子との間に接続され、前記トランジスタの第２のソース／ドレイン端子はグランド電位に接続された、請求項７４に記載のイメージャシステム。
【請求項８４】
前記回路は供給電圧に接続された、請求項６６に記載のイメージャシステム。
【請求項８５】
前記回路はグランド電位に接続された、請求項６６に記載のイメージャシステム。
【請求項８６】
前記回路は２つよりも多い変換利得を前記拡散領域に提供する、請求項６６に記載のイメージャシステム。
【請求項８７】
前記第１の変換利得は低照度条件中に使用され、前記第２の変換利得は高照度条件中に使用される、請求項６６に記載のイメージャシステム。
【請求項８８】
基準出力および前記拡散領域からの複数の画素信号出力をサンプリングおよび保持するためのサンプル＆ホールド回路をさらに備えた、請求項６６に記載のイメージャシステム。
【請求項８９】
イメージャシステムであって、
プロセッサと、
前記プロセッサに電気的に結合された撮像デバイスと、を備え、
前記撮像デバイスは、
感光性デバイスから蓄積電荷を受け取るように接続された拡散領域と、
前記拡散領域に接続された回路であって、前記拡散領域に複数の変換利得を提供する回路と、を備えた、
イメージャシステム。
【請求項９０】
イメージャシステムであって、
プロセッサと、
前記プロセッサに電気的に結合された撮像デバイスと、を備え、
前記撮像デバイスは、
光生成電荷を入力および出力するためのレジスタと、
前記レジスタから光生成電荷を受け取るように接続された拡散領域であって、第１の変換利得を有する拡散領域と、
前記拡散領域に接続された変換利得変更回路であって、前記第１の変換利得を複数の変換利得の中の１つに変更するように、また、前記複数の変換利得の中の１つを前記第１の変換利得に変更するように制御される変換利得変更回路と、を備えた、
イメージャシステム。
【請求項９１】
イメージャシステムを動作させる方法であって、
光生成電荷を拡散領域に蓄積するステップと、
蓄積された光生成電荷を表現する第１の信号を出力するステップと、
前記拡散領域の変換利得を変更するステップと、
変更された変換利得を有する前記拡散領域に蓄積された光生成電荷を表す第２の信号を出力するステップと、
を備えた方法。
【請求項９２】
前記変更ステップは、
前記拡散領域のキャパシタンスを変更するステップ、
を備えた、請求項９１に記載の方法。
【請求項９３】
前記変更ステップが、
前記拡散領域のキャパシタンスを増加させるステップ、
を備えた、請求項９１に記載の方法。
【請求項９４】
光生成電荷を蓄積する前に、前記拡散領域をアレイ供給電圧にリセットするステップと、
リセットされた前記拡散領域を表す第３の信号を出力するステップと、
をさらに備えた請求項９１に記載の方法。
【請求項９５】
前記第１、第２、および、第３の信号をサンプリングおよび保持する動作と、
サンプリングおよび保持された前記第１、第２、および、第３の信号を使用して相関出力値を得る動作と、
をさらに備えた請求項９４に記載の方法。
【請求項９６】
光生成電荷を前記拡散領域に蓄積する前に、前記拡散領域と光生成電荷を提供するフォトセンサとを同時にリセットするステップと、
リセットされた前記拡散領域を表す第３の信号を出力するステップと、
をさらに備えた請求項９１に記載の方法。
【請求項９７】
前記第１、第２、および、第３の信号をサンプリングおよび保持する動作と、
サンプリングおよび保持された前記第１、第２、および、第３の信号を使用して相関出力値を得る動作と、
をさらに備えた請求項９６に記載の方法。
【請求項９８】
前記拡散領域と、光生成電荷を提供するフォトセンサと、変換利得を変更するために使用される容量性領域とを同時にリセットするステップ、
をさらに備えた請求項９１に記載の方法。
【請求項９９】
前記リセットするステップは、共有電荷を実質的に除去する請求項９８に記載の方法。
【請求項１００】
前記リセットするステップは、その後の読み出し動作の遅延を実質的に除去する、請求項９８に記載の方法。
【請求項１０１】
イメージャデバイスを動作させる方法であって、
光生成電荷を拡散領域に転送するステップと、
蓄積された電荷の量を決定するステップと、
その量を予め定められたしきい値と比較するステップと、
蓄積された電荷の量がしきい値よりも大きいと決定された場合、前記拡散領域の変換利得を変更するステップと、
前記浮遊拡散領域における電荷を指示する信号を出力するステップと、
を備えた方法。
【請求項１０２】
前記変更ステップは、
前記拡散領域のキャパシタンスを変化させるステップ、
を備えた、請求項１０１に記載の方法。
【請求項１０３】
前記変更ステップは、
前記拡散領域のキャパシタンスを増加させるステップ、
を備えた、請求項１０１に記載の方法。
【請求項１０４】
光生成電荷を蓄積する前に、前記拡散領域をアレイ供給電圧にリセットするステップと、
リセットされた前記拡散領域を表す第３の信号を出力するステップと、
をさらに備えた、請求項１０１に記載の方法。
【請求項１０５】
前記第１、第２、および、第３の信号をサンプリングおよび保持する動作と、
サンプリングおよび保持された前記第１、第２、および、第３の信号を使用して相関出力値を得る動作と、
をさらに備えた、請求項１０４に記載の方法。
【請求項１０６】
光生成電荷を前記拡散領域に蓄積する前に、前記拡散領域と光生成電荷を提供するフォトセンサとを同時にリセットするステップと、
リセットされた前記拡散領域を表す第３の信号を出力するステップと、
をさらに備えた、請求項１０１に記載の方法。
【請求項１０７】
前記第１、第２、および、第３の信号をサンプリングおよび保持する動作と、
サンプリングおよび保持された前記第１、第２、および、第３の信号を使用して相関出力値を得る動作と、
をさらに備えた、請求項１０６に記載の方法。
【請求項１０８】
前記拡散領域と、光生成電荷を提供するフォトセンサと、変換利得を切り替えるのに使用される容量性領域とを同時にリセットするステップ、
をさらに備えた、請求項１０１に記載の方法。
【請求項１０９】
前記リセットするステップは、共有電荷を実質的に除去する、請求項１０８に記載の方法。
【請求項１１０】
前記リセットするステップは、その後の読み出し動作の遅延を実質的に除去する、請求項１０８に記載の方法。
【請求項１１１】
ＣＭＯＳイメージャデバイスを動作させる方法であって、
第１のキャパシタンスを有するフォトセンサを提供するステップと、
前記第１のキャパシタンスよりも小さい第２のキャパシタンスを有する拡散領域を提供するステップと、
前記フォトセンサからの光生成電荷を前記拡散領域に蓄積するステップと、
前記蓄積された電荷の量を決定するステップと、
その量を予め定められたしきい値と比較するステップと、
蓄積された電荷の量がしきい値よりも大きいと決定された場合、前記第２のキャパシタンスと前記第３のキャパシタンスとの組み合わせが、前記第１のキャパシタンスよりも大きくなるように第３のキャパシタンスを前記拡散領域に追加するステップと、
を備えた方法。
【請求項１１２】
前記追加するステップは、前記拡散領域の変換利得を変更する、請求項１１１に記載の方法。
【請求項１１３】
光生成電荷を蓄積する前に、前記拡散領域をアレイ供給電圧にリセットするステップと、
リセットされた前記拡散領域を表す第３の信号を出力するステップと、
をさらに備えた、請求項１１１に記載の方法。
【請求項１１４】
前記第１、第２、および、第３の信号をサンプリングおよび保持する動作と、
サンプリングおよび保持された前記第１、第２、および、第３の信号を使用して相関出力値を得る動作と、
をさらに備えた、請求項１１３に記載の方法。
【請求項１１５】
光生成電荷を前記拡散領域に蓄積する前に、前記拡散領域と前記フォトセンサとを同時にリセットするステップと、
リセットされた前記拡散領域を表す第３の信号を出力するステップと、
をさらに備えた、請求項１１１に記載の方法。
【請求項１１６】
前記第１、第２、および、第３の信号をサンプリングおよび保持する動作と、
サンプリングおよび保持された前記第１、第２、および、第３の信号を使用して相関出力値を得る動作と、
をさらに備えた、請求項１１５に記載の方法。
【請求項１１７】
前記拡散領域と、前記フォトセンサと、変換利得を変更するために使用される容量性領域とを同時にリセットするステップ、
をさらに備えた、請求項１１１に記載の方法。
【請求項１１８】
前記リセットするステップは共有電荷を実質的に除去する、請求項１１７に記載の方法。
【請求項１１９】
前記リセットするステップは、その後の読み出し動作の遅延を実質的に除去する、請求項１１７に記載の方法。
【請求項１２０】
２段階変換利得画素を製造する方法であって、
基板を用意するステップと、
感光性領域を前記基板内に設けるステップと、
第１のキャパシタンスを有する浮遊拡散領域を前記基板内に設けるステップと、
第２のキャパシタンスを拡散領域のキャパシタンスに追加するように制御可能である変換利得変更回路を前記基板内に設けるステップと、
を備えた方法。
【請求項１２１】
前記感光性領域を基板内に設けるステップは、大きなＰＩＮ電圧を備えたフォトダイオードを基板内に設けることを備えた、請求項１２０に記載の方法。
【請求項１２２】
前記感光性領域を前記基板内に設けるステップは、
フォトダイオードを前記基板内に設けるステップと、
前記フォトダイオードをキャパシタに接続するステップと、
を備えた、請求項１２０に記載の方法。
【請求項１２３】
前記感光性領域を前記基板内に設けるステップは、フォトゲートを前記基板内に設けることを備えた、請求項１２０に記載の方法。
【請求項１２４】
前記変換利得変更回路を設けるステップは、
容量性素子を前記基板内に形成するステップと、
前記拡散領域と前記容量性素子との間に接続されたトランジスタを前記基板内に形成するステップであって、該トランジスタが活性化されたときに前記容量性素子のキャパシタンスが前記第１のキャパシタンスに追加されるステップと、
を備えた、請求項１２０に記載の方法。
【請求項１２５】
２段階変換利得画素を製造する方法であって、
基板を用意するステップと、
感光性領域を前記基板内に設けるステップと、
画素をリセットするために、第１のトランジスタを前記基板内に形成するステップと、
第１のキャパシタンスを有する浮遊拡散領域を前記基板内に設けるステップと、
前記感光性領域から前記浮遊拡散領域に電荷を転送するように制御可能な第２のトランジスタを前記感光性領域と前記浮遊拡散領域との間に設けるステップと、
前記基板内に容量性素子を形成するステップと、
第３のトランジスタを前記基板内に形成するステップであって、該第３のトランジスタが動作状態にされたときに前記容量性素子のキャパシタンスが前記第１のキャパシタンスに追加されるように、該第３のトランジスタは前記拡散領域と前記容量性素子との間に接続されるステップと、
を備えた方法。
【請求項１２６】
２段階変換利得画素を製造する方法であって、
基板を用意するステップと、
感光性領域を前記基板内に設けるステップと、
画素をリセットするために、第１のトランジスタを前記基板内に形成するステップと、
第１のキャパシタンスを有し、かつ、前記感光性領域に接続された浮遊拡散領域を前記基板内に設けるステップと、
容量性素子を前記基板内に形成するステップと、
前記第２のトランジスタを基板内に形成するステップであって、該第２のトランジスタが動作状態にされたときに、前記容量性素子のキャパシタンスが前記第１のキャパシタンスに追加されるように、該第２のトランジスタが前記拡散領域と前記容量性素子との間に接続されるステップと、
を備えた方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的に撮像デバイスに関し、より詳細には、２段階変換利得撮像デバイスに関する。
【背景技術】
【０００２】
電荷結合素子（ＣＣＤ）イメージャおよび相補型金属酸化膜半導体（ＣＭＯＳ）イメージャを含む撮像デバイスは、フォト画像形成装置において広く使用されている。
【０００３】
ＣＭＯＳイメージャ回路は、画素セルからなる焦点面アレイを含む。セルのそれぞれは、アレイの基板部分において光で生成された電荷（光生成電荷）を生成および蓄積するために、例えば、フォトゲート、光導電体、または、フォトダイオードのような光変換デバイスまたはフォトセンサを含む。読み出し回路が、それぞれの画素セルに接続され、少なくとも１つの出力トランジスタを含み、その出力トランジスタは、ドープト拡散領域から光生成電荷を受け取り、かつ、画素アクセストランジスタを介して読み出される出力信号を生成する。
【０００４】
１つの典型的なＣＭＯＳイメージャ画素回路である３トランジスタ（３Ｔ）画素は、光生成電荷を拡散領域に供給するためのフォトセンサ、拡散領域をリセットするためのリセットトランジスタ、拡散領域に接続されたゲートを有する出力信号を生成するためのソースフォロワトランジスタ、および、ソースフォロワトランジスタを画素アレイの列ラインに選択的に接続するための行選択トランジスタを含む。別の典型的なＣＭＯＳイメージャ画素は、４トランジスタ（４Ｔ）構成を採用し、その構成は、３Ｔ構成に類似するものであるが、フォトセンサから拡散領域への電荷をゲートするための転送トランジスタおよび出力するためのソースフォロワトランジスタを使用する。
【０００５】
例として役に立つＣＭＯＳ撮像回路、それらの処理ステップ、および、撮像回路の様々なＣＭＯＳ素子の機能に関する詳細な説明が、例えば、Ｒｈｏｄｅｓによる米国特許第６，１４０，６３０号、Ｒｈｏｄｅｓによる米国特許第６，３７６，８６８号、Ｒｈｏｄｅｓらによる米国特許第６，３１０，３６６号、Ｒｈｏｄｅｓによる米国特許第６，３２６，６５２号、Ｒｈｏｄｅｓによる米国特許第６，２０４，５２４号、および、Ｒｈｏｄｅｓによる米国特許第６，３３３，２０５号に記載されている。これによって、上述したそれぞれの明細書は、その全体が、参照してここに組み込まれる。
【０００６】
２つの一般的な種類のイメージャが、存在する。第１の種類は、低キャパシタンスフォトセンサと低キャパシタンス浮遊拡散領域とを組み合わせたものである。この組み合わせは、大きな変換利得と優れた低照度感度とを備えたイメージャをもたらすが、貧弱なダイナミックレンジおよび小さなフルウェルキャパシティももたらす。第２の種類のイメージャは、大きなフルウェルキャパシティおよびダイナミックレンジを達成するために、大きな電荷容量のフォトセンサと大きな電荷容量の浮遊拡散領域とを組み合わせたものである。しかしながら、このイメージャは、小さな変換利得および貧弱な低照度感度を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように、優れた低照度感度および大きなダイナミックレンジの両方を備えたイメージャが必要とされかつ要望されている。
【課題を解決するための手段】
【０００８】
本発明は、改善された低照度性能および大きなダイナミックレンジを備えたイメージャを提供する。
【０００９】
上述のおよびその他の特徴および利点は、２段階変換利得浮遊拡散領域（dual conversion gain floating diffusion regions）を備えたイメージャを提供することによって、本発明の様々な実施形態において達成される。２段階変換利得領域は、（１）優れた低照度性能を達成するための大きな変換利得および感度、および、（２）大きなダイナミックレンジを達成するための大きなフルウェルキャパシティおよび変換利得をもたらす。２段階変換利得素子が、それぞれの浮遊拡散ノードとそれぞれのキャパシタとの間に結合される。２段階変換利得素子は、ＦＤノードの変換利得を第１の変換利得から第２の変換利得に切り替えるために、キャパシタを容量的に切り替える。イメージャは、ＣＭＯＳ型イメージャまたはＣＣＤ型イメージャであってもよい。
【００１０】
本発明の上述のおよびその他の利点および特徴が、添付の図面を参照して以下に説明される例としての実施形態の詳細な説明からより明白なものとなる。
【発明を実施するための最良の形態】
【００１１】
以下の詳細な説明においては、本明細書の一部である添付図面が、参照され、それらの図面においては、本発明が実施されてもよい様々な実施形態が、例として示される。これらの実施形態は、この分野の当業者が本発明を実施しかつ使用することができるほど十分に詳細に説明される。その他の実施形態が使用されてもよいこと、また、本発明の精神および範囲を逸脱せずに、使用される材料の変更だけでなく、構造的、論理的、および、電気的な変更がなされてもよいことを理解すべきである。さらに、いくつかの処理ステップが、説明され、処理ステップの特定の順序が開示されるが、ステップの順序は、ここに説明されるものに限定されるものではなく、ある種の順序で発生しなければならないステップまたは動作を除けば、この分野において公知なように変更されてもよい。
【００１２】
「ウェーハ」および「基板」という用語は、お互いに置換することのできるものであり、かつ、シリコン、シリコンオンインシュレータ（ＳＯＩ）またはシリコンオンサファイア（ＳＯＳ）、ドープト半導体およびアンドープト半導体、ベース半導体ファンデーションによって支持されたシリコンのエピタキシャル層、および、その他の半導体構造を含むと理解されるべきである。さらに、「ウェーハ」または「基板」が、以下の説明において参照される場合、ベース半導体構造またはファンデーションの中かまたはその上に領域、接合、または、材料層を形成するために、先行する処理ステップが使用されていてもよい。さらに、半導体は、シリコンに基づいたものでなくてもよいが、シリコンゲルマニウム、ゲルマニウム、ガリウムヒ素、または、その他の知られている半導体材料であってもよい。
【００１３】
「画素」という用語は、光変換デバイスまたはフォトセンサ、および、光変換デバイスによって感知された電磁波による電気的な信号を処理するためのトランジスタを含む光素子単位セルを意味するものである。ここで論議される画素は、ただ単に例のために、４トランジスタ（４Ｔ）画素回路に発明性のある変更を施したものとして説明および記述される。本発明は、４トランジスタ（４Ｔ）画素に限定されるのではなく、４トランジスタよりも少ない（例えば、３Ｔ）かまたは多い（例えば、５Ｔ）トランジスタを有するその他の画素構成とともに使用されてもよいことを理解すべきである。本発明は、ここでは、１つの画素の構造および製造に関して説明されるが、これは、イメージャデバイスのアレイにおける複数の画素を代表するものであることを理解すべきである。さらに、本発明は、以下に、ＣＭＯＳイメージャに関して説明されるが、本発明は、画素を有するどのような固体撮像デバイスにも適用できる。したがって、以下の詳細な説明は、限定するものと解釈すべきではなく、本発明の範囲は、添付の特許請求の範囲によってのみ規定される。
【００１４】
ここで、図面を参照すると、類似する符号は、類似する構成要素を示し、図１ａは、本発明によるＣＭＯＳイメージャ画素１０ａの例示的実施形態を示す。ほとんどの４Ｔ画素と同様に、画素１０ａは、フォトセンサ１２、浮遊拡散ノード２２（ＦＤ）、転送トランジスタ１４または転送ゲート（ＴＧＴ）、リセットトランジスタ１６、ソースフォロワトランジスタ１８、および、行選択トランジスタ２０を含む。しかしながら、図示される実施形態においては、画素１０ａは、さらに、トランジスタ３０（ＤＣＧＴ）として構成された２段階変換利得素子および画素内キャパシタ３２（ＣＡＰ）を含む。したがって、画素１０ａは、新しい５Ｔ画素として構成され、それの動作が、以下により詳細に説明される。次第に明らかとなるように、２段階変換利得トランジスタ３０およびキャパシタ３２は、浮遊拡散ノード２２のための変換利得変更回路を形成する。
【００１５】
フォトセンサ１２は、大きな電荷容量のフォトセンサである。大きな電荷容量のフォトセンサ１２は、大きなＰＩＮ電圧Ｖｐｉｎを備えたフォトダイオード、キャパシタに接続されたフォトダイオード、フォトゲート、または、大きな電荷容量を備えた類似する任意の感光性デバイスでよい。図示される実施形態においては、大きな電荷容量のフォトセンサ１２は、大きなＶｐｉｎ（例えば、２．３ボルト）を備えたフォトダイオード（ＰＤ）である。しかしながら、上述したいずれかのフォトセンサが本発明を実施するために使用され得ることを理解すべきである。フォトセンサ１２は、転送トランジスタ１４を介して浮遊拡散ノード２２に結合される。浮遊拡散ノード２２は、小さなキャパシタンスを有することが望ましく、それによって、それは、２０μＶ／ｅ〜１５０μＶ／ｅ、あるいは、好ましくは、３０μＶ／ｅ〜７０μＶ／ｅである大きな変換利得を有する。
【００１６】
大きな電荷容量のフォトセンサ１２と小さなキャパシタンスの浮遊拡散ノード２２との組み合わせは、新規なアプローチであり、以下で明らかとなるように、大きなダイナミックレンジを画素１０ａに提供する。小さなキャパシタンスの浮遊拡散ノード２２は、大きな電荷容量のフォトセンサ１２からのすべての収集電子を受け取るのに十分な電荷取扱い容量を有していないので、従来、この組み合わせは敬遠されていた。また、従来、この組み合わせは、明るい光に暴露された場合に、電荷共有問題および遅延問題（charge sharing and lag）を発生させ、その電荷共有問題および遅延問題によって発生する画像劣化の理由から、画素を設計するときには典型的に回避されるべきものである。しかしながら、以下で説明するように、大きな電荷容量フォトセンサ１２および小さなキャパシタンスの浮遊拡散ノード２２の使用は、２段階変換利得トランジスタ３０およびキャパシタ３２とともに使用されるとき、欠くことのできない利点を提供する。
【００１７】
２段階変換利得トランジスタ３０は、浮遊拡散ノード２２に接続されたソース端子および画素内キャパシタ３２の第１の側に接続されたドレインを有する。２段階変換利得トランジスタ３０のゲートは、２段階変換利得制御信号ＤＣＧに接続されている。キャパシタの第２の側は、アレイ画素供給電圧Ｖａａ−ｐｉｘに接続される。その明細書の全体がここに組み込まれるＲｈｏｄｅｓによる米国特許第６，４２９，４７０号は、画素内キャパシタ３２として使用されてもよい好適な蓄積キャパシタを開示している。キャパシタ３２のキャパシタンスはＱＰＤ≦ＱＣＡＰ＋ＱＦＤとなるように設定されることが望ましく、ここで、ＱＰＤは、フォトセンサ１２の電荷取扱い容量であり、ＱＣＡＰは、キャパシタ３２の電荷取扱い容量であり、ＱＦＤは、浮遊拡散ノード２２の電荷取扱い容量である。２段階変換利得信号（ＤＣＧ）は、画像プロセッサまたは画素の動作を制御しているその他の制御回路によって生成される。このプロセッサまたは制御回路は、処理される光量を決定するために、並びに、信号を（以下で説明するように）適宜に生成するために、さらなるフォトセンサまたは非撮像画素を使用してもよい。
【００１８】
画像プロセッサ（または、その他の制御回路）が２段階変換利得制御信号ＤＣＧを印加して２段階変換利得トランジスタ３０をターンオンさせたとき、キャパシタ３２のキャパシタンスは、画素１０ａに切り替わり、浮遊拡散ノード２２に結合される。以下で明らかとなるように、ＤＣＧ信号は、用途および／またはユーザの選択に依存して、様々な時間に生成されてもよい。キャパシタ３２が、浮遊拡散ノード２２に結合されると、浮遊拡散ノード２２の変換利得は、約２０〜１５０μＶ／ｅから約２〜２０μＶ／ｅにまで減少する。したがって、２段階変換利得信号ＤＣＧが、２段階変換利得トランジスタ３０をターンオンしたとき、浮遊拡散ノード２２は、第２の変換利得を有する。したがって、２段階変換利得トランジスタ３０およびキャパシタ３２は、浮遊拡散ノード２２のための変換利得変更回路を形成する。
【００１９】
図１ｂ〜図１ｄは、本発明の例として役に立つ別の実施形態を示す。図１ｂは、キャパシタ３２が２段階変換利得トランジスタ３０と（アレイ画素供給電圧Ｖａａ−ｐｉｘではなく）グランドとの間に結合された画素１０ｂを示す。図１ｃは、キャパシタ３２と２段階変換利得トランジスタ３０との配置が（図１ａおよび図１ｂの画素１０ａおよび１０ｂにおけるそれらの位置と比較して）交換された画素１０ｃを示す。図１ｄは、キャパシタ３２と２段階変換利得トランジスタ３０との配置が（図１ａおよび図１ｂの画素１０ａおよび１０ｂにおけるそれらの位置と比較して）交換された別の例示的な画素１０ｄを示し、２段階変換利得トランジスタ３０が（アレイ画素供給電圧Ｖａａ−ｐｉｘの代わりに）グランドに結合されるという変更がなされている。
【００２０】
画素１０ａ、１０ｂ、１０ｃ、１０ｄの残りの部分の回路は、以下のように接続される。リセットトランジスタ１６は、浮遊拡散ノード２２とアレイ画素供給電圧Ｖａａ−ｐｉｘ（例えば、３．３ボルト）との間に接続される。リセット制御信号ＲＥＳＥＴは、リセットトランジスタ１６を動作状態にするために使用され、そのリセットトランジスタ１６は、当業者に知られているように、フォトセンサ１２および浮遊拡散ノード２２をリセットする。分かりやすくするために、Ｖａａ−ｐｉｘ＋Ｖｔ−ｒｅｓｅｔである「オン」電圧によってリセットトランジスタ１６を活性状態にする。ここで、Ｖｔ−ｒｅｓｅｔは、リセットトランジスタ１６のトランジスタしきい値電圧であり、代表的には、０．７ボルトである。リセットトランジスタ１６のこの「オーバードライブ」は、浮遊拡散ノード２２をアレイ画素供給電圧Ｖａａ−ｐｉｘにリセットすることを可能にする。これは、有利なことではあるが、本発明を実施するための必須要件ではない。ソースフォロワトランジスタ１８は、浮遊拡散ノード２２に接続されたゲートを有し、かつ、アレイ画素供給電圧Ｖａａ−ｐｉｘと行選択トランジスタ２０との間に接続される。ソースフォロワトランジスタ１８は、浮遊拡散ノード２２における蓄積電荷を電気的な出力電圧信号Ｖｏｕｔに変換する。行選択トランジスタ２０は、ソースフォロワトランジスタ１８および出力電圧信号Ｖｏｕｔを画素アレイの列ラインに選択的に接続するための行選択信号ＲＳによって制御可能である。
【００２１】
ここで、低照度露光下における画素１０ａ（図１ａ）の動作の例が、図１ａ、図２ａ〜図２ｄ、および、図３を参照して説明される。図２ａ〜図２ｄは、第１の光条件下での画素１０ａの動作中における電荷の転送を表現する電位図である。図３は、画素１０ａの動作のタイムチャートである。
【００２２】
まず最初に、適切な行選択信号ＲＳを立ち上げると同時に、画素１０ａのある行が選択される。起動された行の浮遊拡散ノード２２（ＦＤ）およびキャパシタ３２（ＣＡＰ）は、リセットトランジスタ１６および２段階変換利得トランジスタ３０の両方にパルスを送出することによってリセットされる。そして、リセットトランジスタ１６および２段階変換利得トランジスタ３０がターンオンされ、図２ａに示される電位図が達成される。図示される浮遊拡散ノード（ＦＤ）は、Ｖａａ−ｐｉｘである電圧にリセットされる。第１のサンプル＆ホールド信号ＳＨＲが、生成され、それによって、イメージャの列ラインに接続されたサンプル＆ホールド回路は、リセットされた画素１０ａに接続されたソースフォロワトランジスタ１８の出力におけるあらゆる信号を入力し、サンプリングし、かつ、保持する。
【００２３】
リセットされた後、画素１０ａは、処理される画像から入射する光に暴露される。図２ｂの電位図は、低照度露光によって発生したＰＤ領域における蓄積電荷を示す。低照度露光の場合、フォトダイオード電荷容量ウェルは、光生成電子をほんのわずかに取り込むだけである。転送ゲート制御信号ＴＧが、転送トランジスタ１４（ＴＧＴ）をターンオンさせ、そのことは、図２ｃに示されるように、ＰＤに蓄積された電荷をＦＤノードに転送させる。この時点において、２段階変換利得トランジスタ３０は、オフのままであるので、浮遊拡散ノード２２（ＦＤ）は、小さなキャパシタンスおよび大きな変換利得を有する。すべての電荷が、ＰＤからＦＤへ転送され、電荷共有は存在しない。なぜなら、露光量は少なく、かつ、Ｖａａ−ｐｉｘ＞Ｖｐｉｎであるからである。さらなるサンプル＆ホールド信号ＳＨＳ１が生成され、それによって、イメージャの列ラインのためのサンプル＆ホールド回路は、（トランジスタ１８を介して）転送電荷に対応する信号を入力し、サンプリングし、かつ、保持する。そして、相関二重サンプリング（correlated double sampling）は、サンプリングされた露光信号（ＳＨＳ１）をサンプリングされたリセット信号（ＳＨＲ）から減算するために使用され、それにより画素１０ａを露光した結果としての画素信号出力値変化量を決定してもよい。
【００２４】
ＳＨＳ１信号が読み出された後、かつ、転送ゲート制御信号ＴＧが転送トランジスタ１４（ＴＧＴ）をオン状態に維持しているとき、２段階変換利得信号ＤＣＧが生成され、その２段階変換利得信号ＤＣＧは、図２ｄの電位図によって示されるように、２段階変換利得トランジスタ３０（ＤＣＧＴ）を活性状態にし、かつ、キャパシタ３２（ＣＡＰ）のキャパシタンスに切り替える。浮遊拡散ノード２２（ＦＤ）におけるきわめて小さな信号が、キャパシタ３２（ＣＡＰ）の追加されたキャパシタンスによってもたらされる。さらなるサンプル＆ホールド信号ＳＨＳ２が生成され、それによって、イメージャの列ラインに対するサンプル＆ホールド回路は、（トランジスタ１８を介して）この低照度電荷に対応する信号を入力し、サンプリングし、かつ、保持し、それとともにこのとき、２段階変換利得トランジスタ３０が「ターンオン」される。そして、相関二重サンプリングは、サンプリングされた露光信号（ＳＨＳ２）をサンプリングされたリセット信号（ＳＨＲ）から減算し、画素１０ａを露光した結果としての画素信号出力値変化量を決定するために使用されてもよい。画像プロセッサは、用途に応じて、この画素出力信号変化量、以前に計算された出力信号変化量、または、２つの信号を組み合わせたものを使用してもよい。このようにして、２段階変換利得画素センサが実現される。光信号は、まず最初に、高変換利得浮遊拡散ノード（ＦＤ）によってＳＨＳ１−ＳＨＲとして感知され、そして、低変換利得浮遊拡散ノード（ＦＤ）によってＳＨＳ２−ＳＨＲとして再度サンプリングされる。
【００２５】
ここで、明るい光すなわち高照度露光下における画素１０ａの動作の例が、図１ａ、図３、および、図４ａ〜図４ｃを参照して説明される。まず最初に、画素１０ａはリセットされ、図２ａを参照して上述したように、リセット状態に対応する信号が得られる。リセットされた後、画素１０ａは、処理される画像から入射する光に露出される。図４ａの電位図は、高照度露光によって発生した電荷飽和ＰＤを示す。ＰＤ電荷容量ウェルは、露光によって生成された電子によって完全に満たされる。転送ゲート制御信号ＴＧは、転送トランジスタ１４（ＴＧＴ）をターンオンさせ、このことは、図４ｂに示されるように、ＰＤと浮遊拡散ノード（ＦＤ）との間における電荷共有を発生させる。浮遊拡散ノード２２（ＦＤ）の電荷取扱い容量は、フォトセンサ１２の電荷取扱い容量よりも小さいので、電荷共有が発生する。サンプル＆ホールド信号ＳＨＳ１が生成され、それによって、イメージャの列ラインに接続されたサンプル＆ホールド回路は、（トランジスタ１８を介して）飽和共有電荷に対応する信号を入力し、サンプリングし、かつ、保持する。そして、相関二重サンプリングが、サンプリングされた露光信号（ＳＨＳ１）をサンプリングされたリセット信号（ＳＨＲ）から減算し、画素１０ａを露光した結果としての画素信号出力値変化量を決定するために使用されてもよい。
【００２６】
信号が、読み出された後、かつ、転送ゲート制御信号ＴＧが転送トランジスタ１４（ＴＧＴ）をオン状態に維持しているとき、２段階変換利得信号ＤＣＧが生成され、その２段階変換利得信号ＤＣＧは、２段階変換利得トランジスタ３０（ＤＣＧＴ）を活性状態にし、キャパシタ３２（ＣＡＰ）の電荷取扱い容量に切り替える。この時点において、ＰＤの電荷取扱い容量は、浮遊拡散ノード２２（ＦＤ）とキャパシタ３２との組み合わせの電荷取扱い容量よりも小さい。これは、この時点において、電荷を浮遊拡散ノード２２へ完全に転送できることを意味し、その浮遊拡散ノード２２は、この時点においては、図４ｃに示されるように、追加されたキャパシタンスであるので、低変換利得ノードである。これは、サンプル＆ホールド信号ＳＨＳ２が生成されたときに、高フルウェル信号のサンプリングを可能にする。そして、相関二重サンプリングは、画素信号出力値変化量を決定するために使用されてもよい。
【００２７】
高照度露光下における電荷共有問題およびその結果としてもたらされる遅延問題を回避するために、キャパシタ３２（ＣＡＰ）は、慎重に選択されなければならない。ＰＩＮフォトダイオードの電荷取扱い容量を、
【数１】
2007516654.tif 000003
であると定義する。浮遊拡散ノード２２（ＦＤ）の電荷取扱い容量は、
【数２】
2007516654.tif 000004
である。キャパシタ３２（ＣＡＰ）の電荷取扱い容量は、
ＱＣＡＰ＝ＣＣＡＰ［Ｖａａ−ｐｉｘ−Ｖｐｉｎ］
である。キャパシタ３２のキャパシタンスＣＣＡＰが、ＱＰＤ＜ＱＦＤ＋ＱＣＡＰとなるように選択される限り、ＳＨＳ２が測定されるとき、高照度露光下においては、電荷共有は存在せず、その結果としての画像遅延問題も存在しない。ある種のタイミングを適用している場合において、画素内キャパシタ３２（ＣＡＰ）のキャパシタンスＣＣＡＰを適切に設定することは有益なことではあるが、これは、本発明を実施するための要件ではない。
【００２８】
図５ａは、図１ａに示される画素１０ａの動作中における画素信号対露光量を示すグラフである。直線５０は、２段階変換利得トランジスタ３０がオフのときに浮遊拡散ノード２２に蓄積される電荷に対応する信号を示す。すなわち、浮遊拡散ノード２２が小さなキャパシタンスおよび大きな変換利得を有するとき、直線５０は、あるしきい値に到達すると、出力信号Ｖｏｕｔが飽和することを反映しており、図示される例においてそのしきい値は、およそ、Ｖｔｈｒｅｓｈｏｌｄ＝Ｖａａ−ｐｉｘ−Ｖｐｉｎ＝３．３ボルト−２．３ボルト＝１．０ボルトである。これは、５０μＶ／ｅの大きな変換利得を有する図示される例に対応する約２０Ｋｅの電荷に対応する信号（ＳＨＳ１−ＳＨＲ）である。このとき、信号対雑音比（Ｓ／Ｎ）は、約１４０ｄｂであり、これは、許容できる比である。直線６０は、２段階変換利得トランジスタ３０がオンであるときに浮遊拡散ノード２２に蓄積される電荷に対応する信号を示す。すなわち、浮遊拡散ノード２２が、大きなキャパシタンスおよび小さな変換利得を有するとき、直線６０は、２０Ｋｅのしきい値において出力信号Ｖｏｕｔは飽和しないことを反映している。小さな変換利得が、５μＶ／ｅに設定された場合、出力（ＳＨＳ２−ＳＨＲ）は、２００Ｋｅが収集されるまで飽和しない。このとき、Ｓ／Ｎは、４４７まで増加するであろう。読出しノイズが、例えば、５ｅであれば、達成されるダイナミックレンジは、１００ｄｂである。図５ｂは、浮遊拡散ノード２２が最初に大きな変換利得を有するときにその結果として得られる調節された画素信号７０を示すグラフであり、その大きな変換利得は、（図１〜図４を参照して上述したように）続いて小さな変換利得に切り替えられる。光ダイナミックレンジは、１０倍改善された。ここで、それは、飽和（ＳＨＳ２−ＳＨＲ）出力信号を達成するために、１０倍も多い光量子を得る。図５ｂは、２段階変換利得トランジスタがターンオンされたときに出力信号の下降を示しているが、信号対雑音比（Ｓ／Ｎ）によって測定される特性は劣化しない。本発明の動作およびタイミングの例としての説明においては、３つのサンプル＆ホールドキャパシタが、３つの信号ＳＨＲ、ＳＨＳ１、および、ＳＨＳ２を記憶するために必要とされる。
【００２９】
図６は、図１ａに示される５トランジスタ（５Ｔ）画素１０ａの例示的レイアウトの平面図を示す。上述したように、キャパシタ３２は、好ましくは、米国特許第６，４２９，４７０号に基づいて構成され得る画素内キャパシタである。本発明の画素１０ａは転送トランジスタ１４を必要としないことを理解すべきである。すなわち、本発明の別の実施形態においては、フォトセンサ１２および浮遊拡散ノード２２は、介在トランジスタを備えることなく接続されてもよい。２段階変換利得トランジスタ３０および画素内キャパシタ３２は、図１〜図５を参照して上述したものと同じ方式で制御され、同じ機能を実行し、そして、同じ方式で浮遊拡散ノード２２の変換利得を変更する。したがって、本発明は、転送ゲートまたは転送トランジスタを含む画素に限定されない。
【００３０】
本発明の様々な実施形態のための他の動作モードは、画素レベルにおけるユーザ調整可能利得を設定することである。すなわち、２段階変換利得トランジスタ３０は、（光条件によって保証されるように）画像を得るためにターンオンまたはターンオフされてもよい。２段階変換利得トランジスタ３０がオフであれば、ＦＤノードの変換利得は、約５０μＶ／ｅである。２段階変換利得トランジスタ３０がオンであれば、ＦＤの変換利得は約５μＶ／ｅである。この動作モードにおいては、２つの電圧レベルだけが、サンプル＆ホールド回路に記憶される。すなわち、（１）リセット動作に対応する電圧レベル、および、（２）フォトセンサから浮遊拡散ノード２２へ送出される電荷に対応する電圧レベルである。
【００３１】
図７〜図８は、本発明の別の例示的な実施形態に基づいて構成されたＣＭＯＳイメージャ画素１１０を示す。画素１１０は、本質的には、図１ａに示される画素１０ａと同じである。しかしながら、図示される実施形態の画素１１０は、従来のポリシリコン画素内キャパシタ１３２および従来の何らかのフォトセンサ１１２を使用する。図７〜図８は、５トランジスタ（５Ｔ）画素構造を示すが、転送トランジスタ１４は本発明を実施するのに必要とされないことを理解すべきである。
【００３２】
図９ａおよび図９ｂは、低照度条件下において図７に示される画素１１０の動作中における電荷の転送を表現する電位図である。画素１１０は、あらかじめリセットされており、かつ、画像信号を受信している。フォトセンサが、弱い光に暴露されると、図９ａに示されるように、電荷がＰＤに蓄積する。転送ゲート制御信号ＴＧが転送トランジスタ１４（ＴＧＴ）をターンオンさせ、それにより、図９ｂに示されるように、ＰＤに蓄積された電荷を浮遊拡散ノード２２（ＦＤ）に転送する。この時点において、浮遊拡散ノード２２（ＦＤ）は、小さなキャパシタンスおよび大きな変換利得を有する。露光量は少ないので、電荷共有は存在しない。イメージャの列ラインに接続されたサンプル＆ホールド回路は、（トランジスタ１８を介して）浮遊拡散ノード２２に蓄積された電荷に対応する信号を入力し、サンプリングし、そして、保持する。そして、相関二重サンプリングは、画素信号出力値を決定するために使用されてもよい。
【００３３】
本発明の上述の実施形態の場合と同様に、フォトセンサが弱い光信号を受信しているときには、大きな変換利得が望ましい。これは、低キャパシタンス浮遊拡散ノード２２だけを使用することによって達成される（すなわち、２段階変換利得トランジスタ３０は、ターンオンされない）。
【００３４】
図１０ａおよび図１０ｂは、高照度条件下において図７に示される画素１１０の動作中における電荷の転送を表現する電位図である。画素１１０は、あらかじめリセットされており、かつ、画像信号を受信している。フォトセンサが、明るい光に暴露されると、電荷がＰＤに蓄積する（図１０ａ）。図１０ａの電位図は、ＰＤに蓄積され高照度露光によって発生した大量の電荷を示す。転送ゲート制御信号ＴＧが転送トランジスタ１４をターンオンさせ、２段階変換利得信号ＤＣＧは、キャパシタ１３２（ＣＡＰ）のキャパシタンスに切り替えるために、２段階変換利得トランジスタ３０（ＤＣＧＴ）を活性状態にする。２段階変換利得信号（ＤＣＧ）は、画像プロセッサまたは画素の動作を制御しているその他の制御回路によって生成される。転送ゲート制御信号ＴＧおよび２段階変換利得信号ＤＣＧは、同時にまたはほぼ同時に生成されてもよい。この時点において、ＰＤの電荷取扱い容量は、浮遊拡散ノード２２およびキャパシタ１３２を組み合わせた電荷取扱い容量よりも小さい。これは、この時点において、電荷を浮遊拡散ノード２２へ完全に転送できることを意味し、その浮遊拡散ノード２２は、この時点においては、追加された電荷取扱い容量によって、低変換利得ノードになる。これは、高フルウェル信号のサンプリングを可能にする。
【００３５】
上述したように、本発明は、ＣＭＯＳイメージャに限定されない。例えば、本発明の２段階変換利得原理は、ＣＣＤイメージャに組み込まれてもよい。図１１は、本発明の例示的実施形態に基づいて構成されたＣＣＤイメージャ２００の一部分である。ＣＣＤイメージャ２００は、イメージャ２００の光検出装置から入力された電荷をシフトするためのシフトレジスタ２０２を含む。レジスタ２０２は、しばしば、ＣＣＤイメージャ２００の電荷結合素子と呼ばれる。レジスタ２０２の最終段または出力段２０４は、浮遊拡散ノード２２に結合される。浮遊拡散ノード２２と供給電圧Ｖｃｃとの間に結合されるのは、リセットトランジスタのゲート２０６である。ソースフォロワトランジスタ２０８は、浮遊拡散ノード２２に接続されたゲートを有する。ソースフォロワトランジスタ２０８は、供給電圧Ｖｃｃと負荷２１４との間に結合され、浮遊拡散ノード２２に蓄積された電荷に対応する信号Ｖｏｕｔを出力する。ここまで説明されたすべての回路は、一般的なものであり、ＣＣＤイメージャの分野において公知である。
【００３６】
図示されたイメージャ２００は、さらに、２段階変換利得トランジスタ２１０（ＤＣＧＴ）およびキャパシタ２１２（ＣＡＰ）を含む。２段階変換利得トランジスタ２１０は、浮遊拡散ノード２２とキャパシタ２１２との間に結合され、２段階変換利得制御信号ＤＣＧによって制御される。キャパシタ２１２は、２段階変換利得トランジスタ２１０と供給電圧Ｖｃｃとの間に接続される。動作中、２段階変換利得トランジスタ２１０およびキャパシタ２１２は、浮遊拡散ノード２２の変換利得を第１のまたは大きな変換利得状態（すなわち、ＤＣＧは、２段階変換利得トランジスタ２１０がオフとなり、そして、キャパシタ２１２がイメージャ２００から分離されるように生成される）から第２のまたは小さな変換利得状態（すなわち、ＤＣＧは、２段階変換利得トランジスタ２１０がオンとなり、そして、キャパシタ２１２が浮遊拡散ノード２２に接続されるように生成される）に切り替えるのに使用される。したがって、２段階変換利得トランジスタ２１０およびキャパシタ２１２は、２段階変換利得機能をＣＣＤイメージャ２００に提供し、それは、大きなダイナミックレンジおよび優れた低照度特性を与える。
【００３７】
図１２は、図１〜図１０を参照して上述した方式で構成された画素１０、１１０を含む画素アレイ２２５を有するＣＭＯＳイメージャデバイス３０８のブロック図を示す。画素アレイ２２５は、予め定められた数の列および行として配列された複数の画素を備える。アレイ２２５におけるそれぞれの行の画素は、すべて、行選択ラインによって同時にターンオンされてもよく、並びに、それぞれの列の画素は、列選択ラインによって選択的に出力される。複数の行および列ラインが、アレイ２２５全体に提供される。行ラインは、行アドレスデコーダ２３０に基づいて、行ドライバ２４０によって選択的に駆動され、列選択ラインは、列アドレスデコーダ２７０に基づいて、列ドライバ２６０によって選択的に駆動される。したがって、行アドレスおよび列アドレスは、アレイ２２５における画素ごとに提供される。
【００３８】
ＣＭＯＳイメージャデバイス３０８は、制御回路２５０によって動作し、その制御回路２５０は、適切な行および列ラインを選択して画素を読み出すために、アドレスデコーダ２３０、２７０を制御し、並びに、行および列ドライバ回路２４０、２６０を制御し、その行および列ドライバ回路２４０、２６０は、選択された行および列ラインの駆動トランジスタに駆動電圧を印加する。代表的には、イメージャデバイス３０８における信号の流れは、アレイ２２５が光入力を受け取って電荷を生成するのと同時にそのアレイ２２５において開始する。信号は、読み出し回路に出力され、そして、アナログディジタル変換装置に出力される。次に、信号は、画像プロセッサ、並直列変換器に転送され、そして、その信号は、イメージャデバイスから出力される。
【００３９】
図１３は、システム３００を示し、これは、図１２に示されるイメージャデバイス３０８およびシステム３００の入力装置を含むように変更がなされた代表的なプロセッサベースのシステムである。さらに、イメージャデバイス３０８は、制御データまたはその他のデータをシステム３００から受け取ってもよい。イメージャデバイス３０８を使用してもよいプロセッサベースのシステムの実施例には、限定されることはなく、コンピュータシステム、カメラシステム、スキャナ、機械視覚システム、カーナビゲーションシステム、テレビ電話、監視システム、オートフォーカスシステム、スタートラッカーシステム、動き検出システム、画像安定化システム、および、その他のものが含まれる。
【００４０】
システム３００は、バス３０４を介して様々なデバイスと通信する中央処理装置（ＣＰＵ）３０２を含む。バス３０４に接続されたデバイスのいくつかは、システム３００内への通信およびシステム３００外への通信を提供し、それらの例としては、入出力（Ｉ／Ｏ）デバイス３０６およびイメージャデバイス３０８が含まれる。バス３０４に接続されたその他のデバイスは、メモリを提供し、その例としては、ランダムアクセスメモリ（ＲＡＭ）３１０、ハードドライブ３１２、および、フロッピーディスクドライブ３１４およびコンパクトディスク（ＣＤ）ドライブ３１６のような１つかまたはそれ以上の周辺記憶装置が含まれる。イメージャデバイス３０８は、単一集積回路において、ＣＰＵ、ディジタル信号プロセッサ、または、マイクロプロセッサのようなプロセッサと組み合わせられてもよい。イメージャデバイス３０８は、図示された実施形態のいずれかに基づいて構成されたＣＣＤイメージャまたはＣＭＯＳイメージャであってもよい。
【００４１】
このように、本発明は、現在の画像技術によって達成することのできない、（１）優れた低照度特性を達成するための大きな変換利得および感度、および、（２）大きなダイナミックレンジを達成するためのフルウェルキャパシティおよび変換利得、を備えたイメージャを提供する。
【００４２】
本発明の２段階変換利得原理は、多くの様々なイメージャデバイス（ＣＣＤまたはＣＭＯＳ）およびイメージャ構成（例えば、２トランジスタ（２Ｔ）、３Ｔ、４Ｔ、など）に組み込まれてもよいことを理解すべきである。本発明の原理は、どのようなキャパシタ−トランジスタ直列構造とともに使用されてもよい。さらに、本発明は２段階変換利得原理だけに限定されないことを理解すべきである。すなわち、浮遊拡散ノードは、必要であれば、２つよりも多い変換利得を備えた浮遊拡散ノードを提供するために、複数の２段階変換利得トランジスタおよびそれに対応するキャパシタに接続されてもよい。また、本発明が、１つの例示的タイムチャート（図３）を参照して説明されたが、その他のタイミングを使用することが可能である。例えば、ＳＨＳ２サンプリング中に電荷共有が存在するようにキャパシタ３２を選択できるような利用形態が存在してもよい。ＳＨＳ２がサンプリングされた後、転送ゲートトランジスタ、２段階変換利得トランジスタ、および、リセットトランジスタが同時にターンオンされ、すべてのノードがリセットされる。これは、共有電荷を除去し、次の読み出しフレームにおける遅延問題を防止する。これは、新規な２段階変換利得概念に関連する利点を有する代替的なタイミングの１つの例である。
【００４３】
上述したプロセスおよびデバイスは、使用および製造されてもよい多くの好ましい方法および代表的なデバイスを説明するものである。上に記載した説明および図面は、本発明の目的、特徴、および、利点を達成する実施形態を説明するものである。しかしながら、上に記載されかつ説明された実施形態に本発明を厳格に限定することを意図するものではない。添付の特許請求の範囲の請求項の精神および範囲内に存在する本発明の如何なる変形も、たとえそれらが現在は予測できなくても、本発明の一部であるとみなされるべきである。
【００４４】
発明性のあるものとして請求されかつ米国の特許証によって保護されたい請求の範囲は、添付の特許請求の範囲に規定される。
【図面の簡単な説明】
【００４５】
【図１ａ】本発明の例としての実施形態に基づいて構成されたＣＭＯＳイメージャ画素を示す図である。
【図１ｂ】本発明の例としての実施形態に基づいて構成されたＣＭＯＳイメージャ画素を示す図である。
【図１ｃ】本発明の例としての実施形態に基づいて構成されたＣＭＯＳイメージャ画素を示す図である。
【図１ｄ】本発明の例としての実施形態に基づいて構成されたＣＭＯＳイメージャ画素を示す図である。
【図２ａ】第１の光条件下における図１ａに示される画素の動作中における電荷転送を表現する電位図である。
【図２ｂ】第１の光条件下における図１ａに示される画素の動作中における電荷転送を表現する電位図である。
【図２ｃ】第１の光条件下における図１ａに示される画素の動作中における電荷転送を表現する電位図である。
【図２ｄ】第１の光条件下における図１ａに示される画素の動作中における電荷転送を表現する電位図である。
【図３】図１ａに示される画素の動作のタイミング図である。
【図４ａ】第２の光条件下における図１ａに示される画素の動作中の電荷転送を表現する電位図である。
【図４ｂ】第２の光条件下における図１ａに示される画素の動作中の電荷転送を表現する電位図である。
【図４ｃ】第２の光条件下における図１ａに示される画素の動作中の電荷転送を表現する電位図である。
【図５ａ】図１ａに示される画素の動作中の画素信号対露光量を説明するグラフである。
【図５ｂ】図１ａに示される画素の動作中に調節された画素信号対光誘起電子を説明するグラフを示す図である。
【図６】図１ａに示される画素の例示的なレイアウトを示す平面図である。
【図７】本発明の別の例示的実施形態に基づいて構成されたＣＭＯＳイメージャ画素を示す図である。
【図８】図７に示される画素の例示的レイアウトを示す図である。
【図９ａ】第１の光条件下における図７に示される画素の動作中における電荷転送を表現する電位図である。
【図９ｂ】第１の光条件下における図７に示される画素の動作中における電荷転送を表現する電位図である。
【図１０ａ】第２の光条件下における図７に示される画素の動作中における電荷転送を表現する電位図である。
【図１０ｂ】第２の光条件下における図７に示される画素の動作中における電荷転送を表現する電位図である。
【図１１】本発明の例示的実施形態に基づいて構成されたＣＣＤイメージャの一部分を示す図である。
【図１２】本発明の実施形態に基づいて構成された例示的イメージャを示す図である。
【図１３】本発明の実施形態に基づいて構成された少なくとも１つのイメージャデバイスを含むプロセッサシステムを示す図である。
【図１Ａ】
2007516654.tif 000005
【図１Ｂ】
2007516654.tif 000006
【図１Ｃ】
2007516654.tif 000007
【図１Ｄ】
2007516654.tif 000008
【図２Ａ】
2007516654.tif 000009
【図２ｂ】
2007516654.tif 000010
【図２ｃ】
2007516654.tif 000011
【図２ｄ】
2007516654.tif 000012
【図３】
2007516654.tif 000013
【図４ａ】
2007516654.tif 000014
【図４ｂ】
2007516654.tif 000015
【図４ｃ】
2007516654.tif 000016
【図５ａ】
2007516654.tif 000017
【図５ｂ】
2007516654.tif 000018
【図６】
2007516654.tif 000019
【図７】
2007516654.tif 000020
【図８】
2007516654.tif 000021
【図９ａ】
2007516654.tif 000022
【図９ｂ】
2007516654.tif 000023
【図１０ａ】
2007516654.tif 000024
【図１０ｂ】
2007516654.tif 000025
【図１１】
2007516654.tif 000026
【図１２】
2007516654.tif 000027
【図１３】
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【国際調査報告】
2007516654.tif 000029
2007516654.tif 000030
2007516654.tif 000031