(57)【要約】  本発明の目的は、回路故障を確実に識別する一方、徹底的な電気回路シミュレーションが不要である電気回路の試験方法を生み出すことにある。この目的は、電気的状態変数によって定義された回路の規定の状態が電気回路において起こりうるかを示す故障信号を生成する方法によって達成される。本発明による上記方法によると、電気回路の全電気的素子はそれぞれ、この素子の端子の各対に関して、ショートしているものとして、または非導電性であるものとして扱われる。電気的状態変数は、電気回路のネットワークノードまたは接続ピンの少なくとも１つに固定的に割り付けられる。ショートしているものとして扱われる上記素子の端子対を介して各ネットワークノードまたは各接続ピンが接続されている上記ネットワークノードまたは接続ピンの全電気的状態変数は、電気的状態変数が固定的に割り付けられているネットワークノードおよび接続ピンを除き、各ネットワークノードおよび各接続ピンに割り付けられる。そして、割り付けられた状態変数に少なくとも基づいて、規定の回路状態が起こるか否かについて評価がなされる。
2007505296.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも電気的状態変数（electrical state variable）によって定義された規定の回路状態が電気回路において起こりうるかを示す試験信号を生成する方法であって、
上記電気回路の全ての電気的素子が、素子の特性に基づいて、ショートしている素子、または非導電性である素子における端子の各対を有しているものとして扱われ、
上記電気回路の少なくとも１つのネットワークノードまたは少なくとも１つの接続ピンに上記電気的状態変数が割り付けられ、そのうちで、ストップネットワークを形成する場合には上記電気的状態変数が固定的に割り付けられ、
上記ストップネットワークを除いた各ネットワークノードおよび各接続ピンには、
ショートしているものとして扱われる上記電気的素子の端子対を介して該各ネットワークノードまたは該各接続ピンが接続されている、ネットワークノードおよび接続ピンの全ての電気的状態変数が割り付けられ、
少なくとも上記割り付けられた電気的状態変数が、上記規定の回路状態が起こりうるか否かを立証するために使用される方法。
【請求項２】
使用される上記電気的状態変数が電位または論理状態であることを特徴とする請求項１に記載の方法。
【請求項３】
少なくとも１つの規定トランジスタタイプの、全てのトランジスタが、ショートしているスイッチングパスを有しているものとして扱われることを特徴とする請求項１または２に記載の方法。
【請求項４】
抵抗値が規定の制限値に満たない全ての抵抗が、ショートしているものとして扱われ、
抵抗値が上記規定の制限値を超える全ての抵抗が、非導電性であるものとして扱われることを特徴とする請求項１、２、または３に記載の方法。
【請求項５】
選択された上記規定の回路状態が上記回路の臨界回路状態であって、
上記方法が、この臨界回路状態に対して、特に、複数の臨界スイッチング状態に対して行われることを特徴とする請求項１ないし４のいずれかに記載の方法。
【請求項６】
規定のネットワークノードの少なくとも１つ、または規定の接続ピンの少なくとも１つが、規定の制限電位に達したとき、または該規定の制限電位未満あるいはそれを超えるとき、あるいは規定の論理状態に達したときに、上記試験信号が生成されることを特徴とする請求項１ないし５のいずれかに記載の方法。
【請求項７】
上記電気回路の規定の電気的素子の少なくとも１つに、
上記電気的素子に対して規定されている臨界電圧（limit voltage）に達する電圧、または該臨界電圧未満あるいはそれを超える電圧が印加されたときに、上記試験信号が生成されることを特徴とする請求項１ないし５のいずれかに記載の方法。
【請求項８】
規定の素子グループまたは規定の素子タイプの少なくとも１つの電気的素子に、
上記素子グループまたは上記素子タイプに対して規定されている臨界電圧に達する電圧、または該臨界電圧未満あるいはそれを超える電圧が印加されたときに、上記試験信号が生成されることを特徴とする請求項１ないし５のいずれかに記載の方法。
【請求項９】
生成された上記試験信号が、
上記規定の臨界電圧に達する、または該臨界電圧未満あるいはそれを超える、上記規定の素子グループまたは上記規定の素子タイプの全素子を識別する信号であることを特徴とする請求項８に記載の方法。
【請求項１０】
上記方法が、上記電気回路の回路構造が入力されるデータ処理装置を用いて実施されることを特徴とする請求項１ないし９のいずれかに記載の方法。
【請求項１１】
少なくとも電気的状態変数によって定義された規定の回路状態が電気回路において起こりうるかを示す試験信号を生成するための装置であって、
上記電気回路の回路構造を記憶するメモリと、
コンピュータ装置とを備え、
該コンピュータ装置が、
上記電気回路の全ての電気的素子を、素子の特性に基づいて、ショートしている素子、または非導電性である素子における端子の各対を有しているものとして扱い、
上記電気回路の少なくとも１つのネットワークノードまたは少なくとも１つの接続ピンに上記電気的状態変数を割り付け、そのうちで、ストップネットワークを形成する場合には上記電気的状態変数を固定的に割り付け、
上記電気的状態変数を固定的に割り付けたネットワークおよび接続ピンを除いた各ネットワークノードおよび各接続ピンには、
ショートしているものとして扱われる上記電気的素子の端子対を介して該各ネットワークノードまたは該各接続ピンが接続されている、ネットワークノードおよび接続ピンの全ての電気的状態変数を割り付け、
少なくとも上記割り付けられた電気的状態変数を、上記規定の回路状態が起こりうるか否かを立証するために使用する装置。
【請求項１２】
上記コンピュータ装置が、電気的状態として電位または論理状態を用いることを特徴とする請求項１１に記載の装置。
【請求項１３】
プログラムを有するデータ記憶媒体であって、
上記プログラムが、請求項１ないし１０のいずれかに記載の方法による工程を、上記プログラムのインストール後にデータ処理装置が実行するような形態になっているデータ記憶媒体。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
電気回路、特に、集積電子半導体回路または半導体チップは、製造前に動作試験が行われる。これは、欠陥回路または欠陥チップの製造を防ぐためである。
【０００２】
電気回路の欠陥または弱点として、例えば、電気回路の個々の素子の過剰電圧、またはこれら素子の極性不良などが挙げられる。この場合、素子に印加可能な最大電圧は、とりわけ各素子のタイプによって異なる。例えば「薄い酸化物」電界効果トランジスタに印加可能な最大電圧は、「厚い酸化物」電界効果トランジスタに印加可能な最大電圧よりも低い。
【０００３】
複雑な電気回路、すなわち、様々な受動および能動素子（抵抗、トランジスタ等）を備えたネットワークなどにおいて、素子の電位は、各上流の素子（upstream component）の切換状態によって異なることを忘れてはならない。したがって、素子の切換状態を考慮する必要もある。
【０００４】
電気回路は、一般的には回路シミュレーションを行うことによって試験され、回路の電気的応答がシミュレートされる。回路シミュレーションは、回路設計上の弱点を検出するには有用ではあるが、回路応答は、規定の各刺激ベクトル、すなわち、規定の入力電圧、あるいはその他のパラメータ（例えば電流、温度等）の組のみしか試験されないという欠点がある。したがって、刺激ベクトルすなわち一連のパラメータが、回路の持つ欠陥を発生または露呈させるように回路を調べるものであった場合のみ、欠陥が発見される。さらに詳細な、またはさらに入念な回路シミュレーションを行う際、比較的長い計算時間が掛かるという別の欠点もある。
【０００５】
本発明の目的は、入念な電気回路シミュレーションが不要であるにもかかわらず回路の欠陥を確実に検出する、電気回路の試験方法を提供することである。
【０００６】
本発明は、請求項１に基づく特徴を備えた方法を用いて上記目的を達成する。本発明の有利な改良点は、従属請求項に明記されている。
【０００７】
上記に従って、本発明は、試験信号を生成する方法を提供する。この試験信号は、少なくとも電気的状態変数によって定義された規定の回路状態が電気回路において発生し得るか、または実際に発生しているかを示す。本発明による方法は、素子の特性に基づいて、ショートしている、または非導電性である素子において、端子の各対を有しているものとして扱われる上記電気回路の全電気的素子に関する。端子または接続ピンを２つのみ備えた素子の場合、この素子は単に、ショートしている、または非導電性であるものとして扱われる。端子を複数備えた素子の場合、端子の全ての可能な対が定義される。例えば、３つの端子（例えばトランジスタ）Ａ１、Ａ２、ならびにＡ３を備えた素子の場合、端子Ａ１−Ａ２、Ａ１−Ａ３、ならびにＡ２−Ａ３間のリンクはそれぞれ、ある規定を持つ必要がある。この規定とは、上記リンクを、ショートしているものとして扱う必要があるのか、あるいは非導電性として扱う必要があるのかに関して設けられた規定である。よって、端子が３つある場合は、規定が３つ必要である。したがって、４つの端子（例えば、基板端子を備えたＭＯＳトランジスタであるサイリスタ）Ａ１、Ａ２、Ａ３、ならびにＡ４を備えた素子の場合、Ａ１−Ａ２、Ａ１−Ａ３、Ａ１−Ａ４、Ａ２−Ａ３、Ａ２−Ａ４、ならびにＡ３−Ａ４間のリンクはそれぞれ、ショートしているものとして扱う必要があるのか、あるいは非導電性として扱う必要があるのかに関して設けられた規定を持つ必要がある。したがって、端子が４つある場合は、規定が６つ必要である。「ストップネットワーク」の形成にあたり、電気回路の少なくとも１つのネットワークノードまたは１つの接続ピンに、例えば固定的に（または独占的に）、電気的状態変数が割り付けられる。次に、電気的状態変数が固定的に（または独占的に）割り付けられたネットワークノードまたは接続ピンを除いた（すなわち、ストップネットワークを除いた）各ネットワークノードおよび各接続ピンには、「ショートしているものとして扱われる素子または素子の端子対を介して該各ネットワークノードまたは該各接続ピンが接続されている、ネットワークノードおよび接続ピンの全ての電気的状態変数」が割り付けられる。次に、割り付けられた状態変数を使用して、規定の切換状態が起こるか否かが試験される。上記に関連する本発明の基本的形態は、個々のネットワークノードには、２つ以上の状態変数を割り付けることができることである。
【０００８】
本発明の方法の基本的利点は、非常に迅速に実施できる点にある。これは、電気回路の入念なまたは完全なシミュレーションは行わないという事実に基づいている。代わりに、静的な「割り付け処理」が行われる。この静的「割り付け処理」では、電気回路のネットワーク特性に関する、固定的に割り付けられた状態変数が、静的に「伝搬」すなわちコピーされる。ネットワーク特性の上記割り付け、すなわちコピー、すなわち「伝搬」によって、本発明の方法が非常に迅速に実行できる。
【０００９】
本発明による方法のさらなる基本的利点は、故障対象範囲、すなわち故障を検出する確率がほぼ１００％である点である。これは、故障検出が、規定の刺激ベクトルとは無関係に行われるからである。
【００１０】
本方法において使用される電気的状態変数とは、例えば電位または論理状態であってよい。
【００１１】
少なくとも１つの規定のトランジスタタイプの全トランジスタは、そのスイッチングパスがショートしているものとして扱われることが好ましい。これに関して、「スイッチングパス」とは、電界効果トランジスタの場合におけるソース−ドレインパス（source-drain path）、およびバイポーラトランジスタの場合におけるエミッタ−コレクタパス（emitter-collector path）を意味する用語として理解される。本発明の、この好ましい進歩は、トランジスタに関する見識を利用する。つまりトランジスタは、スイッチングパスを完全に接続することができ、したがって、スイッチングパスを介して容易に、スイッチングパスの２端に存在している状態変数を伝送または「転送（forward）」可能であることが常に期待されている、という見識である。
【００１２】
全てのトランジスタは、そのスイッチングパスがショートしているものとして扱われることが好ましい。
【００１３】
電気回路の抵抗に関しては、全ての抵抗がショートしているものとして扱われると有利であると考えられる。抵抗値が規定の制限値（例えば５００オームまたは１０００オーム）未満の抵抗のみをショートしているものとして扱い、抵抗値が規定の制限値を超える全ての抵抗を非導電性として扱うことによって、本方法を洗練し、技術的な実情にさらに沿ったものとすることも可能である。
【００１４】
しかしながら、この関係において、制限値を誤って選択すると全ての回路故障を確実に検出できなくなることを忘れてはならない。本方法の上記改善点は、次のような事実が考慮される。つまり低抵抗値の抵抗器は、その端子の１つに印加された電位を、ほぼ「損失なく」他の端子へ流す（pass on）。一方、高抵抗値の抵抗器は、その抵抗の２つの端子の電位が大幅に異なる結果となる、大きな電圧降下を引き起こす。したがって、ネットワーク特性の伝搬すなわちコピーは、抵抗値が高い場合は通常不可能である。
【００１５】
試験対象の電気回路に応じて、例えば、規定されたネットワークノードの少なくとも１つまたは規定された接続ピンの少なくとも１つが、規定の制限電位に達した場合、あるいは規定の制限電位に満たないまたは超えた場合、あるいは規定の論理状態（logic state）に達した場合、試験信号が生成され得る。
【００１６】
または／さらに、電気回路の規定の素子の少なくとも１つに電圧が印加されていて、この電圧が、上記素子に対して規定されている臨界電圧に達したとき、またはこの臨界電圧を下回る／上回るとき、上記試験信号が生成される。
【００１７】
さらに、規定の素子グループまたは規定の素子タイプの少なくとも１つの素子に電圧が印加されていて、この電圧が、上記素子グループまたは素子タイプに対して規定されている臨界電圧に達したとき、またはこの臨界電圧を下回る／上回る場合においても、上記試験信号が生成され得る。
【００１８】
生成されたあらゆる試験信号が特に容易に評価されるためには、生成された信号が、規定の臨界電圧に達する、またはそれを下回るあるいは超える規定の素子グループまたは規定の素子タイプの全素子を識別する信号であると有利であると考えられる。同時に、このような試験信号は、故障位置または故障素子の位置の特定を可能にする。
【００１９】
本方法は、データ処理装置を用いて特に容易に、したがって有利に実施することができる。例えば「ネットワークリスト」形式の電気回路の回路構造が入力されるようなデータ処理装置である。
【００２０】
本発明はまた、入念な電気回路シミュレーションが不要であり、かつ全ての回路故障が確実に検出される、電気回路を試験する装置を実現するという目的に基づいている。
【００２１】
本発明は、請求項１１に基づいた特徴を備えた装置を用いて上記目的を達成する。本発明の有利な改良点は、従属請求項に明記されている。
【００２２】
本発明による装置の利点については、本発明の方法との関連において、上記の説明において言及されている。
【００２３】
本発明による装置は、例えば本発明の方法を実施するようにプログラムされたマイクロプロセッサ装置またはＤＰ装置であってよい。
【００２４】
本発明はまた、データ処理装置を使用して電気回路の試験方法を実施できるようにするプログラムを構成するデータ記憶媒体を実現するという目的に基づいている。本方法は、入念な回路シミュレーションを不要にし、かつ確実に検出される必要のある全ての回路故障を検出することを目的としている。
【００２５】
本発明は、請求項１３に記載の特徴を備えたデータ記憶媒体を用いて上記目的を達成する。
【００２６】
本発明によるデータ記憶媒体の利点については、本発明の方法との関連において、上記説明において言及されている。
【００２７】
本発明について、以下の３つの電気回路に照らして、例として説明する。
【００２８】
図１および図２は、第一電気回路を示す図である。
【００２９】
図３は、第二電気回路を示す図である。
【００３０】
図４および図５は、第三電気回路を示す図である。
【００３１】
図１は、５つのＭＯＳトランジスタＮＭＯＳ１、ＮＭＯＳ２、ＮＭＯＳ３、ＮＭＯＳ４、ならびにＮＭＯＳ５を示している。この場合、トランジスタＮＭＯＳ５のスイッチングパス端子（すなわちソースまたはドレイン端子）は、ネットワークノード、すなわちＰ２と記されたネットワークに接続されている。トランジスタＮＭＯＳ５の他方の端子は、ネットワークＢに接続されている。ネットワークＢには、トランジスタＮＭＯＳ４のスイッチングパス端子もまた接続されている。トランジスタＮＭＯＳ４の他方のスイッチングパス端子は、トランジスタＮＭＯＳ２のスイッチングパス端子、およびネットワークＡに接続されている。トランジスタＮＭＯＳ２の他方のスイッチングパス端子は、トランジスタＮＭＯＳ１のスイッチングパス端子、およびネットワークＰ１に接続されている。トランジスタＮＭＯＳ１の他方のスイッチングパス端子は、トランジスタＮＭＯＳ３のスイッチングパス端子、およびネットワークＣに電気的に接続されている。トランジスタＮＭＯＳ３の他方のスイッチングパス端子は、ネットワークＤを形成している。
【００３２】
上記２つのネットワークすなわちネットワークノードＰ１およびＰ２にはそれぞれ、電気的状態変数が固定的に割り付けられている。具体的には、ネットワークＰ１には供給電圧ＶＤＤが、そしてネットワークＰ２には接地電位ＶＳＳが割り付けられている。
【００３３】
さらに、上記５つのトランジスタＮＭＯＳ１〜ＮＭＯＳ５は、ショートしているものとして扱われる。上記２つのネットワークＰ１およびＰ２に対して電気的状態変数を固定的に割り付けること、およびＮＭＯＳ１からＮＭＯＳ５までのトランジスタをショートしているものとして扱うことは、例えば、
ercDefines(
defPins(
pin "VSS"="P2"
pin "VDD"="P1"
)
shortDevices(
short "MOS"
excludingPinTypes "VSS" "VDD"
)
)
とのプログラム命令によって達成することができる。
【００３４】
ＮＭＯＳ１からＮＭＯＳ５までの上記５つのトランジスタがショートしているものとして扱われるという事実は、上記２つのネットワークＰ１およびＰ２の供給電圧ＶＤＤおよびＶＳＳが、上記トランジスタを介してネットワークＰ１およびＰ２に接続されている全てのネットワークに割り付け可能であることを意味している。
【００３５】
しかしながら、この場合は、上記２つのネットワークＰ１およびＰ２は、固定的に割り付けられた供給電圧（すなわち電位ＶＤＤおよびＶＳＳ）を有している、つまりこれら２つのネットワークＰ１およびＰ２は「ストップネットワーク」とみなされることを忘れてはならない。
【００３６】
これはつまり、ネットワークＰ２の電位ＶＳＳが、ショートしているものとして扱われるトランジスタＮＭＯＳ５を介してネットワークＢに到達し、ショートしているものとして扱われるトランジスタＮＭＯＳ４を介してネットワークＡに到達すること、すなわち、これらのネットワークに「伝搬」されることを意味している。その結果、上記２つのネットワークＡおよびＢにはそれぞれ、電位ＶＳＳが割り付けられる。同様の方法において、ネットワークＰ１からの電位ＶＤＤは、ショートしているものとして扱われるトランジスタＮＭＯＳ２を介してネットワークＡに到達し、そしてショートしているものとして扱われるトランジスタＮＭＯＳ４を介してネットワークＢに到達する。この結果、上記２つのネットワークＡおよびＢには、２つの電位ＶＳＳおよびＶＤＤが割り付けられる。
【００３７】
しかしながら、図２に示すように、電位ＶＤＤのネットワークＰ２への割り付けはなく、同様に電位ＶＳＳの電位Ｐ１への割り付けもない。これは、上記２つのネットワークＰ１およびＰ２が、電気的状態変数が固定的に割り付けられている「ストップネットワーク」を形成しているからである。図１および図２に示す例では、上述したように、ネットワークＰ１には電位ＶＤＤが固定的に割り付けられており、ネットワークＰ２には、電位ＶＳＳが固定的に割り付けられている。
【００３８】
同様に、電位ＶＤＤは、ショートしているものとして扱われているトランジスタＮＭＯＳ１を介してネットワークＣに割り付けられる。これは、トランジスタＮＭＯＳ３もまたショートしているものとして扱われるため、電位ＶＤＤはネットワークＤに割り付けられる、または割り付けられなければならないことを意味している。
【００３９】
この結果、図２に示すような電位の関係が形成される。これは、上記２つのネットワークＡおよびＢに電位ＶＳＳおよびＶＤＤが割り付けられ、そして上記２つのネットワークＣおよびＤにはそれぞれ電位ＶＤＤが割り付けられていることを意味している。上記２つのネットワークＰ１およびＰ２はストップネットワークであるため、それらに固定的に割り付けられた電位ＶＤＤおよびＶＳＳを保持している。したがって、
Ｐ１：ＶＤＤ
Ｐ２：ＶＳＳ
Ａ：ＶＤＤ、ＶＳＳ
Ｂ：ＶＤＤ、ＶＳＳ
Ｃ：ＶＤＤ
Ｄ：ＶＤＤ
のように印加される。
【００４０】
次に、図１および図２に示す電気回路は、少なくとも電気的状態変数によって定義された規定の回路状態が達せられたか否かについて試験される。これについて例を用いて説明する。この例では、電位ＶＤＤあるいは電位ＶＳＳのいずれにも接続されていない全てのノードに対して試験信号が出力される。プログラム言語を使用した適切な試験は、
ercRules(
reportNet(
pinTypes
condition count "VSS" "VDD" <= 1
title "No path to VDD or no path to VSS"
)
)
のようになる。
【００４１】
図２に示すように、ネットワークＰ１、Ｐ２、Ｃ、ならびにＤがレポートされる。ネットワークＰ１およびＰ２がレポートされる理由は、これらがストップネットワークであり、別の電位をとることができないためである。ネットワークＣおよびＤがレポートされるのは、これらが電位ＶＳＳをとることができないからである。したがって、試験信号が生成される。
【００４２】
別の試験クエリ（test query）は、例えば、電位ＶＳＳをとることができる全てのネットワークまたはネットワークノードが出力されることを必要とする。プログラム言語を使用した、対応する探索すなわち試験クエリは、
ercRules(
reportNet(
pinTypes
condition
including "VSS"
title "path to VSS"
)
)
のようになる。
【００４３】
この試験クエリの結果として、ネットワークＡおよびＢさらにＰ２が、電位ＶＳＳをとることができる。上述したように、電位Ｐ１はストップネットワークであるため、電位ＶＳＳをとることができない。したがって、上記２つのネットワークＣおよびＤもまた、ストップネットワークＰ１を介して印加される電位ＶＤＤを有しているに過ぎないため、電位ＶＳＳをとることができない。
【００４４】
図３は、図１および図２に示す典型的な実施形態を変更した形態である。図３に示す電気回路においてもまた、ネットワークＰ１には電位ＶＤＤが割り付けられていて、ネットワークＰ２には電位ＶＳＳが割り付けられている。しかしながら、図１および図２に示す典型的な実施形態とは異なり、これは固定的な割り付けではない。これは、上記２つのネットワークＰ１およびＰ２はストップネットワークを形成していないことを意味している。したがって、上記２つのネットワークＰ１およびＰ２には、先に割り付けられた電位ＶＤＤおよびＶＳＳに加えて、さらに別の電位を割り付けることができる。上記ネットワークのピン割り付けすなわちピンタイプ、およびショートは、例えば、
ercDefines(
defPins(
pin "VSS" = "P2"
pin "VDD" = "P1"
)
shortDevices(
short "MOS"
)
)
とのプログラム行によって定義される。
【００４５】
図１および図２に関連して説明した上記方法がここで適用されると、ネットワークＰ２に割り付けられたＶＳＳは、ショートしているものとして扱われているトランジスタＮＭＯＳ５を介してネットワークＢに到達する。そしてそこから、上記ＶＳＳは、ショートしているものとして扱われているトランジスタＮＭＯＳ４を介してネットワークＡに到達する。さらに、電位ＶＳＳは、ショートしているものとして扱われているトランジスタＮＭＯＳ２を介してネットワークＰ１に到達することができる。なぜなら、ネットワークＰ１はもはやストップネットワークを形成していないからである。次に、電位ＶＳＳは、ネットワークＰ１から、トランジスタＮＭＯＳ１を介してネットワークＣに到達し、そしてそこから、トランジスタＮＭＯＳ３を介してネットワークＤに到達する。したがって、電位ＶＳＳは、上記全てのネットワークＰ１、Ｐ２、Ａ、Ｂ、Ｃ、Ｄに印加される。
【００４６】
同様に、電位ＶＤＤもまた、前述の典型的な実施形態において既に割り付けられているように、ネットワークＡ、Ｂ、Ｃ、Ｄに割り付けられ、そしてまた、トランジスタＮＭＯＳ５を介してネットワークＰ２に割り付けられる。なぜなら、ネットワークＰ２も同様に、ストップネットワークをもはや形成していないからである。
【００４７】
このように、上記全てのネットワークがそれぞれ、両電位ＶＳＳおよびＶＤＤを有していてよい。したがって、
Ｐ１：ＶＤＤ、ＶＳＳ
Ｐ２：ＶＤＤ、ＶＳＳ
Ａ：ＶＤＤ、ＶＳＳ
Ｂ：ＶＤＤ、ＶＳＳ
Ｃ：ＶＤＤ、ＶＳＳ
Ｄ：ＶＤＤ、ＶＳＳ
のように印加される。
【００４８】
図４および図５は、第３の電気回路を示している。この第３の電気回路も同様に、以下の試験方法の性能を説明するために使用される。
【００４９】
図４は、「小」ｎチャネルＭＯＳ電界効果トランジスタＮＭＯＳ  ＳＭＡＬＬを示している。このトランジスタＮＭＯＳ  ＳＭＡＬＬのスイッチングパス端子の一方（ソース端子）は、ネットワークＰ５に接続されている。ネットワークＰ５には、電位ＶＳＳが印加されている。トランジスタＮＭＯＳ  ＳＭＡＬＬのゲートは、電位ＶＩＮＴにおいてＰ４に接続されている。トランジスタＮＭＯＳ  ＳＭＡＬＬの他方のスイッチングパス端子（ドレイン端子）は、「小」ｐチャネルＭＯＳ電界効果トランジスタＰＭＯＳ  ＳＭＡＬＬのスイッチングパス端子（ドレイン端子）に接続されている。トランジスタＰＭＯＳ  ＳＭＡＬＬの他方のスイッチングパス端子（ソース端子）は、電位ＶＩＮＴが印加されたネットワークＰ２に接続されている。
【００５０】
トランジスタＰＭＯＳ  ＳＭＡＬＬのゲート端子は、抵抗Ｒを介して、「大」ｐチャネルＭＯＳ電界効果トランジスタＰＭＯＳ  ＢＩＧのスイッチングパス端子に接続されている。トランジスタＰＭＯＳ  ＢＩＧの他方のスイッチングパス端子は、ネットワークＰ１に接続されている。トランジスタＰＭＯＳ  ＢＩＧのゲート端子は、電位ＶＳＳが印加されたネットワークＰ３に接続されている。
【００５１】
ネットワークＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５は、それぞれに独占的に割り付けられた電位を有したストップネットワークである。
【００５２】
電気回路の、抵抗値が５００Ωを超える全ての抵抗器は非導電性であるとみなすことができる。一方、抵抗値が５００Ω以下の他の全ての抵抗器は、理想的に、すなわち損失無しに動作することを意味する。したがって、抵抗器Ｒは、ショートしているものとして扱われる。
【００５３】
ネットワークＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５に対する電位の関連割り付け（relevant allocation）、および素子の電気的応答の定義は、例えば、
/* ピンタイプおよび電圧の割り付け */
ercDefines(
defPins(
pin "VSS"  voltage 0   = "P5" "P3"
pin "VINT" voltage 2.0 = "P2" "P4"
pin "VPP"  voltage 3.0 = "P1"
)
/* 電圧伝送に使用される装置の定義、およびストップネットワークの定義 */
shortDevices(
short "MOS" BIG
short "MOS"SMALL
short "RES"value =< 500
excludingPinTypes "VPP" "VINT" "VSS"
)
とのプログラミング規則を用いて達成される。
【００５４】
次に、図４および図５に示す回路は、上記小ｐチャネルトランジスタＰＭＯＳ  ＳＭＡＬＬに対して過剰電圧が発生し得るか否かを判定するために試験される。上記ｐチャネルトランジスタＰＭＯＳ  ＳＭＡＬＬは、ゲート端子とソースまたはドレイン端子との間に印加されたＶＩＮＴを越える電圧を有していてはならないトランジスタである。上述した定義に従えば、電圧ＶＩＮＴは２ボルトと等しい。
【００５５】
上記試験を実施するためには、電気回路のどのネットワークノードまたはネットワークに、どの電位または状態を割り付ける必要があるのかを、まず確立する必要がある。このための手順は以下の通りである。
【００５６】
まず、ネットワークＰ２がストップネットワークであること、つまり電位ＶＩＮＴのみを有することができることを確立する。しかし、電位ＶＩＮＴは、トランジスタＰＭＯＳ  ＳＭＡＬＬを介してネットワークＡに到達することができる。このトランジスタＰＭＯＳ  ＳＭＡＬＬは、そのスイッチングパスすなわちソースとドレインとの端子対が、ショートしているものとして扱われる。さらに、ネットワークＡには、電位ＶＳＳも割り付け可能である。これは、トランジスタＮＭＯＳ  ＳＭＡＬＬもまた、そのスイッチングパスすなわちソースとドレインとの端子対がショートしているものと考えられるからである。
【００５７】
ネットワークＰ１の電位ＶＰＰは、トランジスタＰＭＯＳ  ＢＩＧを介してネットワークＢに到達する。このトランジスタＰＭＯＳ  ＢＩＧは、そのスイッチングパス、またはソースとドレインとの端子対がショートしているものとして扱われる。抵抗器Ｒは、その抵抗値がわずかＲ＝１００Ωであるため、前述の規則に従ってショートしているとみなすことができる。つまり電位ＶＰＰも同様に、ネットワークＣ、ひいてはトランジスタＰＭＯＳ  ＳＭＡＬＬのゲート端子に割り付け可能であることを意味している。
【００５８】
このように、図５に示す電位の関係が形成される。
【００５９】
これにより、電位ＶＳＳおよびＶＩＮＴが、ネットワークＡ、ひいてはトランジスタＰＭＯＳ  ＳＭＡＬＬのドレイン端子に発生する可能性と、電位ＶＰＰが、ネットワークＣ、ひいてはトランジスタＰＭＯＳ  ＳＭＡＬＬのゲート端子に発生する可能性とが確立される。
【００６０】
次に、上記電気回路は、ＶＩＮＴを超えるゲート−ソース電圧またはゲート−ドレイン電圧が、「小」ｐチャネルトランジスタＰＭＯＳ  ＳＭＡＬＬに存在しているか否かを判定するために試験される。このような試験クエリは、例えば、
/* 試験規則 */
reportDevice(
"MOS"
models SMALL
condition nodeVoltage(voltage "GATE" - voltage "SDRAIN" > "VINT") || nodeVoltage(voltage "SDRAIN" - voltage "GATE" > "VINT")
title "SMALL MOS, voltage differnce Gate-Source/Drain/Substrate > VINT"
)
のようになる。
【００６１】
この試験クエリは、ゲート端子と、ソースまたはドレイン端子との間には、ＶＩＮＴ＝２Ｖの制限を越える電圧が印加されている「小」ＭＯＳ電界トランジスタが存在するか否かについて試験する。
【００６２】
この試験クエリに対する解答は、図５から直接引き出すことができる。なぜなら、図５は、小ｐチャネルトランジスタＰＭＯＳ  ＳＭＡＬＬのドレイン端子とゲート端子との間には、以下のようなゲート−ドレイン電圧Ｕｇｄが印加されている可能性があることを示しているからである。すなわち、
Ｕｇｄ＝ＶＰＰ−ＶＳＳ＝３ボルト、および
Ｕｇｄ＝ＶＰＰ−ＶＩＮＴ＝１ボルト
である。
【００６３】
上記ゲート端子に電位ＶＰＰが印加されている場合は、上記ゲート端子とドレイン端子との間にＵｇｄ＝３Ｖ＞２Ｖの電圧差が形成される。したがって、規定の臨界電圧すなわち最大電圧差Ｕｇｄ＝ＶＩＮＴ＝２Ｖは明らかに超過される。
【００６４】
このようにして、上記試験クエリの結果は、上記小ｐチャネルトランジスタＰＭＯＳ  ＳＭＡＬＬをレポートする。したがって、図４および図５に示す電気回路は、十分な寸法を備えていない。上記小ｐチャネルトランジスタＰＭＯＳ  ＳＭＡＬＬの代わりに、「大」ｐチャネルトランジスタＰＭＯＳ  ＢＩＧを使用する必要があるであろう。なぜなら、「大」タイプのＭＯＳトランジスタでは、ゲート端子とソース端子との間やゲート端子とドレイン端子との間の電圧差がＶＤＤになったとしても問題ないからである。
【００６５】
これの代わりに、図４および図５に示す電気回路は、異なるやり方、例えば抵抗器Ｒの抵抗値を上げるなどによって、変更することも可能である。なぜなら、もし抵抗器Ｒの抵抗値が５００Ωより大きいと、この抵抗器Ｒにかかる電位ＶＰＰが、小ｐチャネルトランジスタＰＭＯＳ  ＳＭＡＬＬのゲート端子へと「伝搬」されなくなり、上記トランジスタにおいて過電圧が生じなくなるからである。その場合、トランジスタはレポートされない。
【００６６】
さらに、上述の試験方法は、電気回路のさらなるパラメータをも考慮することができる。例えば、トランジスタにおいて規定の臨界電圧を超過したか否かを判定するための試験は、そのトランジスタの幾何学的パラメータをも組み合わせるようにすることができる。例えば、ソース端子とドレイン端子との間に、ＶＩＮＴより大きい電圧差が印加されていて、かつゲート長２８０ｎｍ未満の「小」ｐチャネルトランジスタはすべて、上述の試験方法を用いて発見可能である。適切な試験クエリは、例えば、
reportDevice(
"MOS"
models P_SMALL
condition length < 280 
nodeVoltage(voltage "SDRAIN" > "vint")
nodeVoltage(voltage "SOURCE" - voltage "DRAIN" > "vint")
title "Small PMOS, length < 280, voltage SOURCE - DRAIN > vint"
)
のようになる。
【００６７】
この結果、上記方法は、回路の全面的な電気的シミュレーションの必要なく、非常に簡素な方法によって、電気回路の全面的な試験を実現するために使用できる。
【００６８】
要約すると、上述の典型的な方法は以下の特徴を備えている。
【００６９】
１．各ピン、またはネットワーク、またはネットワークノードには、特性、電位、または電圧を割り付けることができる。例えば、ピン端子またはネットワークには、電位ＶＩＮＴまたは１．８Ｖを割り付けることができる。
【００７０】
２．電気回路の素子は、そのタイプ（例えばトランジスタモデル、抵抗値など）に応じて、「導電性」または「非導電性」であるとして扱うことができる。
【００７１】
３．ネットワークまたはネットワークノードは、固定電圧を持つように、かつ異なる値を決して呈さないように構成することができる。このようなネットワークは、ストップネットワークと称される。つまり、これらのストップネットワークは、他のネットワークに対して電圧またはその他の特性を「伝搬」または伝送するために使用することができない。
【００７２】
３．ａ）全てのネットワーク特性は、全ての導電性素子を介して、つまりショートしているものとして扱われる素子の端子対を介して、コピーすなわち伝搬される。
【００７３】
４．電気回路のネットワークへ割り付けられた電気的状態変数の結果に伴って、試験クエリが形成される。この試験クエリは、上記定義を用いて、規定の特性に対する電気回路の任意の素子、あるいは任意のネットワークまたはピンを試験するものである。試験クエリは、例えば次のようになる。すなわち、「ゲート端子とソース端子との間の電圧がＶＩＮＴより大きい、薄い酸化物トランジスタをレポートする。」（上記実施例３）、または「電位ＶＩＮＴを呈することのできる全てのネットワークをレポートする。」である。同様に、素子の他のパラメータ（例えばゲート長などの幾何学的変数）を考慮に入れて（上述の最後の例を参照のこと）規則および試験クエリを形成することができる。
【００７４】
さらに、上記試験の規則を組み合わせて、各試験クエリの結果をさらに処理することもできる。例えば、試験クエリは次のようであってよい。すなわち、「ゲート−基板間電圧（gate-substrate voltage）が供給電圧ＶＰＰとグランド（ＧＮＤ）との間にあるような全てのｎ−ＭＯＳトランジスタの全ゲート面積の和を形成する。」である。
【００７５】
上述の方法は、平面型の電気回路および積層型の電気回路の両方、またはネットワークリストの試験を可能にする。この状況において、電圧および／または他のネットワーク特性は、電気回路の素子を介して静的に伝えられる、すなわち「伝搬」される。この場合、「ストップネットワーク」は、いずれの電圧、ネットワーク特性も伝えない。
【図面の簡単な説明】
【００７６】
【図１】第一電気回路を示す図である。
【図２】第一電気回路を示す図である。
【図３】第二電気回路を示す図である。
【図４】第三電気回路を示す図である。
【図５】第三電気回路を示す図である。
【図１】
2007505296.tif 000003
【図２】
2007505296.tif 000004
【図３】
2007505296.tif 000005
【図４】
2007505296.tif 000006
【図５】
2007505296.tif 000007
【手続補正書】
【提出日】平成18年3月14日(2006.3.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
電気回路、特に、集積電子半導体回路または半導体チップは、製造前に動作試験が行われる。これは、欠陥回路または欠陥チップの製造を防ぐためである。
【０００２】
電気回路の欠陥または弱点として、例えば、電気回路の個々の素子の過剰電圧、またはこれら素子の極性不良などが挙げられる。この場合、素子に印加可能な最大電圧は、とりわけ各素子のタイプによって異なる。例えば「薄い酸化物」電界効果トランジスタに印加可能な最大電圧は、「厚い酸化物」電界効果トランジスタに印加可能な最大電圧よりも低い。
【０００３】
複雑な電気回路、すなわち、様々な受動および能動素子（抵抗、トランジスタ等）を備えたネットワークなどにおいて、素子の電位は、各上流の素子（upstream component）の切換状態によって異なることを忘れてはならない。したがって、素子の切換状態を考慮する必要もある。
【０００４】
電気回路は、一般的には回路シミュレーションを行うことによって試験され、回路の電気的応答がシミュレートされる。回路シミュレーションは、回路設計上の弱点を検出するには有用ではあるが、回路応答は、規定の各刺激ベクトル、すなわち、規定の入力電圧、あるいはその他のパラメータ（例えば電流、温度等）の組のみしか試験されないという欠点がある。したがって、刺激ベクトルすなわち一連のパラメータが、回路の持つ欠陥を発生または露呈させるように回路を調べるものであった場合のみ、欠陥が発見される。さらに詳細な、またはさらに入念な回路シミュレーションを行う際、比較的長い計算時間が掛かるという別の欠点もある。
【０００５】
本発明の目的は、入念な電気回路シミュレーションが不要であるにもかかわらず回路の欠陥を確実に検出する、電気回路の試験方法を提供することである。
【０００６】
本発明は、請求項１に基づく特徴を備えた方法を用いて上記目的を達成する。本発明の有利な改良点は、従属請求項に明記されている。
【０００７】
上記に従って、本発明は、試験信号を生成する方法を提供する。この試験信号は、少なくとも電気的状態変数によって定義された規定の回路状態が電気回路において発生し得るか、または実際に発生しているかを示す。本発明による方法は、素子の特性に基づいて、ショートしている、または非導電性である素子において、端子の各対を有しているものとして扱われる上記電気回路の全電気的素子に関する。端子または接続ピンを２つのみ備えた素子の場合、この素子は単に、ショートしている、または非導電性であるものとして扱われる。端子を複数備えた素子の場合、端子の全ての可能な対が定義される。例えば、３つの端子（例えばトランジスタ）Ａ１、Ａ２、ならびにＡ３を備えた素子の場合、端子Ａ１−Ａ２、Ａ１−Ａ３、ならびにＡ２−Ａ３間のリンクはそれぞれ、ある規定を持つ必要がある。この規定とは、上記リンクを、ショートしているものとして扱う必要があるのか、あるいは非導電性として扱う必要があるのかに関して設けられた規定である。よって、端子が３つある場合は、規定が３つ必要である。したがって、４つの端子（例えば、基板端子を備えたＭＯＳトランジスタであるサイリスタ）Ａ１、Ａ２、Ａ３、ならびにＡ４を備えた素子の場合、Ａ１−Ａ２、Ａ１−Ａ３、Ａ１−Ａ４、Ａ２−Ａ３、Ａ２−Ａ４、ならびにＡ３−Ａ４間のリンクはそれぞれ、ショートしているものとして扱う必要があるのか、あるいは非導電性として扱う必要があるのかに関して設けられた規定を持つ必要がある。したがって、端子が４つある場合は、規定が６つ必要である。「ストップネットワーク」の形成にあたり、電気回路の少なくとも１つのネットワークノードまたは１つの接続ピンに、例えば固定的に（または独占的に）、電気的状態変数が割り付けられる。次に、電気的状態変数が固定的に（または独占的に）割り付けられたネットワークノードまたは接続ピンを除いた（すなわち、ストップネットワークを除いた）各ネットワークノードおよび各接続ピンには、「ショートしているものとして扱われる素子または素子の端子対を介して該各ネットワークノードまたは該各接続ピンが接続されている、ネットワークノードおよび接続ピンの全ての電気的状態変数」が割り付けられる。次に、割り付けられた状態変数を使用して、規定の切換状態が起こるか否かが試験される。上記に関連する本発明の基本的形態は、個々のネットワークノードには、２つ以上の状態変数を割り付けることができることである。
【０００８】
本発明の方法の基本的利点は、非常に迅速に実施できる点にある。これは、電気回路の入念なまたは完全なシミュレーションは行わないという事実に基づいている。代わりに、静的な「割り付け処理」が行われる。この静的「割り付け処理」では、電気回路のネットワーク特性に関する、固定的に割り付けられた状態変数が、静的に「伝搬」すなわちコピーされる。ネットワーク特性の上記割り付け、すなわちコピー、すなわち「伝搬」によって、本発明の方法が非常に迅速に実行できる。
【０００９】
本発明による方法のさらなる基本的利点は、故障対象範囲、すなわち故障を検出する確率がほぼ１００％である点である。これは、故障検出が、規定の刺激ベクトルとは無関係に行われるからである。
【００１０】
本方法において使用される電気的状態変数とは、例えば電位または論理状態であってよい。
【００１１】
少なくとも１つの規定のトランジスタタイプの全トランジスタは、そのスイッチングパスがショートしているものとして扱われることが好ましい。これに関して、「スイッチングパス」とは、電界効果トランジスタの場合におけるソース−ドレインパス（source-drain path）、およびバイポーラトランジスタの場合におけるエミッタ−コレクタパス（emitter-collector path）を意味する用語として理解される。本発明の、この好ましい進歩は、トランジスタに関する見識を利用する。つまりトランジスタは、スイッチングパスを完全に接続することができ、したがって、スイッチングパスを介して容易に、スイッチングパスの２端に存在している状態変数を伝送または「転送（forward）」可能であることが常に期待されている、という見識である。
【００１２】
全てのトランジスタは、そのスイッチングパスがショートしているものとして扱われることが好ましい。
【００１３】
電気回路の抵抗に関しては、全ての抵抗がショートしているものとして扱われると有利であると考えられる。抵抗値が規定の制限値（例えば５００オームまたは１０００オーム）未満の抵抗のみをショートしているものとして扱い、抵抗値が規定の制限値を超える全ての抵抗を非導電性として扱うことによって、本方法を洗練し、技術的な実情にさらに沿ったものとすることも可能である。
【００１４】
しかしながら、この関係において、制限値を誤って選択すると全ての回路故障を確実に検出できなくなることを忘れてはならない。本方法の上記改善点は、次のような事実が考慮される。つまり低抵抗値の抵抗器は、その端子の１つに印加された電位を、ほぼ「損失なく」他の端子へ流す（pass on）。一方、高抵抗値の抵抗器は、その抵抗の２つの端子の電位が大幅に異なる結果となる、大きな電圧降下を引き起こす。したがって、ネットワーク特性の伝搬すなわちコピーは、抵抗値が高い場合は通常不可能である。
【００１５】
試験対象の電気回路に応じて、例えば、規定されたネットワークノードの少なくとも１つまたは規定された接続ピンの少なくとも１つが、規定の制限電位に達した場合、あるいは規定の制限電位に満たないまたは超えた場合、あるいは規定の論理状態（logic state）に達した場合、試験信号が生成され得る。
【００１６】
または／さらに、電気回路の規定の素子の少なくとも１つに電圧が印加されていて、この電圧が、上記素子に対して規定されている臨界電圧に達したとき、またはこの臨界電圧を下回る／上回るとき、上記試験信号が生成される。
【００１７】
さらに、規定の素子グループまたは規定の素子タイプの少なくとも１つの素子に電圧が印加されていて、この電圧が、上記素子グループまたは素子タイプに対して規定されている臨界電圧に達したとき、またはこの臨界電圧を下回る／上回る場合においても、上記試験信号が生成され得る。
【００１８】
生成されたあらゆる試験信号が特に容易に評価されるためには、生成された信号が、規定の臨界電圧に達する、またはそれを下回るあるいは超える規定の素子グループまたは規定の素子タイプの全素子を識別する信号であると有利であると考えられる。同時に、このような試験信号は、故障位置または故障素子の位置の特定を可能にする。
【００１９】
本方法は、データ処理装置を用いて特に容易に、したがって有利に実施することができる。例えば「ネットワークリスト」形式の電気回路の回路構造が入力されるようなデータ処理装置である。
【００２０】
本発明はまた、入念な電気回路シミュレーションが不要であり、かつ全ての回路故障が確実に検出される、電気回路を試験する装置を実現するという目的に基づいている。
【００２１】
本発明は、請求項１１に基づいた特徴を備えた装置を用いて上記目的を達成する。本発明の有利な改良点は、従属請求項に明記されている。
【００２２】
本発明による装置の利点については、本発明の方法との関連において、上記の説明において言及されている。
【００２３】
本発明による装置は、例えば本発明の方法を実施するようにプログラムされたマイクロプロセッサ装置またはＤＰ装置であってよい。
【００２４】
本発明はまた、データ処理装置を使用して電気回路の試験方法を実施できるようにするプログラムを構成するデータ記憶媒体を実現するという目的に基づいている。本方法は、入念な回路シミュレーションを不要にし、かつ確実に検出される必要のある全ての回路故障を検出することを目的としている。
【００２５】
本発明は、請求項１３に記載の特徴を備えたデータ記憶媒体を用いて上記目的を達成する。
【００２６】
本発明によるデータ記憶媒体の利点については、本発明の方法との関連において、上記説明において言及されている。
【００２７】
本発明について、以下の３つの電気回路に照らして、例として説明する。
【００２８】
図１および図２は、第一電気回路を示す図である。
【００２９】
図３は、第二電気回路を示す図である。
【００３０】
図４および図５は、第三電気回路を示す図である。
【００３１】
図１は、５つのＭＯＳトランジスタＮＭＯＳ１、ＮＭＯＳ２、ＮＭＯＳ３、ＮＭＯＳ４、ならびにＮＭＯＳ５を示している。この場合、トランジスタＮＭＯＳ５のスイッチングパス端子（すなわちソースまたはドレイン端子）は、ネットワークノード、すなわちＰ２と記されたネットワークに接続されている。トランジスタＮＭＯＳ５の他方の端子は、ネットワークＢに接続されている。ネットワークＢには、トランジスタＮＭＯＳ４のスイッチングパス端子もまた接続されている。トランジスタＮＭＯＳ４の他方のスイッチングパス端子は、トランジスタＮＭＯＳ２のスイッチングパス端子、およびネットワークＡに接続されている。トランジスタＮＭＯＳ２の他方のスイッチングパス端子は、トランジスタＮＭＯＳ１のスイッチングパス端子、およびネットワークＰ１に接続されている。トランジスタＮＭＯＳ１の他方のスイッチングパス端子は、トランジスタＮＭＯＳ３のスイッチングパス端子、およびネットワークＣに電気的に接続されている。トランジスタＮＭＯＳ３の他方のスイッチングパス端子は、ネットワークＤを形成している。
【００３２】
上記２つのネットワークすなわちネットワークノードＰ１およびＰ２にはそれぞれ、電気的状態変数が固定的に割り付けられている。具体的には、ネットワークＰ１には供給電圧ＶＤＤが、そしてネットワークＰ２には接地電位ＶＳＳが割り付けられている。
【００３３】
さらに、上記５つのトランジスタＮＭＯＳ１〜ＮＭＯＳ５は、ショートしているものとして扱われる。上記２つのネットワークＰ１およびＰ２に対して電気的状態変数を固定的に割り付けること、およびＮＭＯＳ１からＮＭＯＳ５までのトランジスタをショートしているものとして扱うことは、例えば、
ercDefines(
defPins(
pin "VSS"="P2"
pin "VDD"="P1"
)
shortDevices(
short "MOS"
excludingPinTypes "VSS" "VDD"
)
)
とのプログラム命令によって達成することができる。
【００３４】
ＮＭＯＳ１からＮＭＯＳ５までの上記５つのトランジスタがショートしているものとして扱われるという事実は、上記２つのネットワークＰ１およびＰ２の供給電圧ＶＤＤおよびＶＳＳが、上記トランジスタを介してネットワークＰ１およびＰ２に接続されている全てのネットワークに割り付け可能であることを意味している。
【００３５】
しかしながら、この場合は、上記２つのネットワークＰ１およびＰ２は、固定的に割り付けられた供給電圧（すなわち電位ＶＤＤおよびＶＳＳ）を有している、つまりこれら２つのネットワークＰ１およびＰ２は「ストップネットワーク」とみなされることを忘れてはならない。
【００３６】
これはつまり、ネットワークＰ２の電位ＶＳＳが、ショートしているものとして扱われるトランジスタＮＭＯＳ５を介してネットワークＢに到達し、ショートしているものとして扱われるトランジスタＮＭＯＳ４を介してネットワークＡに到達すること、すなわち、これらのネットワークに「伝搬」されることを意味している。その結果、上記２つのネットワークＡおよびＢにはそれぞれ、電位ＶＳＳが割り付けられる。同様の方法において、ネットワークＰ１からの電位ＶＤＤは、ショートしているものとして扱われるトランジスタＮＭＯＳ２を介してネットワークＡに到達し、そしてショートしているものとして扱われるトランジスタＮＭＯＳ４を介してネットワークＢに到達する。この結果、上記２つのネットワークＡおよびＢには、２つの電位ＶＳＳおよびＶＤＤが割り付けられる。
【００３７】
しかしながら、図２に示すように、電位ＶＤＤのネットワークＰ２への割り付けはなく、同様に電位ＶＳＳのネットワークＰ１への割り付けもない。これは、上記２つのネットワークＰ１およびＰ２が、電気的状態変数が固定的に割り付けられている「ストップネットワーク」を形成しているからである。図１および図２に示す例では、上述したように、ネットワークＰ１には電位ＶＤＤが固定的に割り付けられており、ネットワークＰ２には、電位ＶＳＳが固定的に割り付けられている。
【００３８】
同様に、電位ＶＤＤは、ショートしているものとして扱われているトランジスタＮＭＯＳ１を介してネットワークＣに割り付けられる。これは、トランジスタＮＭＯＳ３もまたショートしているものとして扱われるため、電位ＶＤＤはネットワークＤに割り付けられる、または割り付けられなければならないことを意味している。
【００３９】
この結果、図２に示すような電位の関係が形成される。これは、上記２つのネットワークＡおよびＢに電位ＶＳＳおよびＶＤＤが割り付けられ、そして上記２つのネットワークＣおよびＤにはそれぞれ電位ＶＤＤが割り付けられていることを意味している。上記２つのネットワークＰ１およびＰ２はストップネットワークであるため、それらに固定的に割り付けられた電位ＶＤＤおよびＶＳＳを保持している。したがって、
Ｐ１：ＶＤＤ
Ｐ２：ＶＳＳ
Ａ：ＶＤＤ、ＶＳＳ
Ｂ：ＶＤＤ、ＶＳＳ
Ｃ：ＶＤＤ
Ｄ：ＶＤＤ
のように印加される。
【００４０】
次に、図１および図２に示す電気回路は、少なくとも電気的状態変数によって定義された規定の回路状態が達せられたか否かについて試験される。これについて例を用いて説明する。この例では、電位ＶＤＤあるいは電位ＶＳＳのいずれにも接続されていない全てのノードに対して試験信号が出力される。プログラム言語を使用した適切な試験は、
ercRules(
reportNet(
pinTypes
condition count "VSS" "VDD" <= 1
title "No path to VDD or no path to VSS"
)
)
のようになる。
【００４１】
図２に示すように、ネットワークＰ１、Ｐ２、Ｃ、ならびにＤがレポートされる。ネットワークＰ１およびＰ２がレポートされる理由は、これらがストップネットワークであり、別の電位をとることができないためである。ネットワークＣおよびＤがレポートされるのは、これらが電位ＶＳＳをとることができないからである。したがって、試験信号が生成される。
【００４２】
別の試験クエリ（test query）は、例えば、電位ＶＳＳをとることができる全てのネットワークまたはネットワークノードが出力されることを必要とする。プログラム言語を使用した、対応する探索すなわち試験クエリは、
ercRules(
reportNet(
pinTypes
condition
including "VSS"
title "path to VSS"
)
)
のようになる。
【００４３】
この試験クエリの結果として、ネットワークＡおよびＢさらにＰ２が、電位ＶＳＳをとることができる。上述したように、ネットワークＰ１はストップネットワークであるため、電位ＶＳＳをとることができない。したがって、上記２つのネットワークＣおよびＤもまた、ストップネットワークＰ１を介して印加される電位ＶＤＤを有しているに過ぎないため、電位ＶＳＳをとることができない。
【００４４】
図３は、図１および図２に示す典型的な実施形態を変更した形態である。図３に示す電気回路においてもまた、ネットワークＰ１には電位ＶＤＤが割り付けられていて、ネットワークＰ２には電位ＶＳＳが割り付けられている。しかしながら、図１および図２に示す典型的な実施形態とは異なり、これは固定的な割り付けではない。これは、上記２つのネットワークＰ１およびＰ２はストップネットワークを形成していないことを意味している。したがって、上記２つのネットワークＰ１およびＰ２には、先に割り付けられた電位ＶＤＤおよびＶＳＳに加えて、さらに別の電位を割り付けることができる。上記ネットワークのピン割り付けすなわちピンタイプ、およびショートは、例えば、
ercDefines(
defPins(
pin "VSS" = "P2"
pin "VDD" = "P1"
)
shortDevices(
short "MOS"
)
)
とのプログラム行によって定義される。
【００４５】
図１および図２に関連して説明した上記方法がここで適用されると、ネットワークＰ２に割り付けられたＶＳＳは、ショートしているものとして扱われているトランジスタＮＭＯＳ５を介してネットワークＢに到達する。そしてそこから、上記ＶＳＳは、ショートしているものとして扱われているトランジスタＮＭＯＳ４を介してネットワークＡに到達する。さらに、電位ＶＳＳは、ショートしているものとして扱われているトランジスタＮＭＯＳ２を介してネットワークＰ１に到達することができる。なぜなら、ネットワークＰ１はもはやストップネットワークを形成していないからである。次に、電位ＶＳＳは、ネットワークＰ１から、トランジスタＮＭＯＳ１を介してネットワークＣに到達し、そしてそこから、トランジスタＮＭＯＳ３を介してネットワークＤに到達する。したがって、電位ＶＳＳは、上記全てのネットワークＰ１、Ｐ２、Ａ、Ｂ、Ｃ、Ｄに印加される。
【００４６】
同様に、電位ＶＤＤもまた、前述の典型的な実施形態において既に割り付けられているように、ネットワークＡ、Ｂ、Ｃ、Ｄに割り付けられ、そしてまた、トランジスタＮＭＯＳ５を介してネットワークＰ２に割り付けられる。なぜなら、ネットワークＰ２も同様に、ストップネットワークをもはや形成していないからである。
【００４７】
このように、上記全てのネットワークがそれぞれ、両電位ＶＳＳおよびＶＤＤを有していてよい。したがって、
Ｐ１：ＶＤＤ、ＶＳＳ
Ｐ２：ＶＤＤ、ＶＳＳ
Ａ：ＶＤＤ、ＶＳＳ
Ｂ：ＶＤＤ、ＶＳＳ
Ｃ：ＶＤＤ、ＶＳＳ
Ｄ：ＶＤＤ、ＶＳＳ
のように印加される。
【００４８】
図４および図５は、第３の電気回路を示している。この第３の電気回路も同様に、以下の試験方法の性能を説明するために使用される。
【００４９】
図４は、「小」ｎチャネルＭＯＳ電界効果トランジスタＮＭＯＳ  ＳＭＡＬＬを示している。このトランジスタＮＭＯＳ  ＳＭＡＬＬのスイッチングパス端子の一方（ソース端子）は、ネットワークＰ５に接続されている。ネットワークＰ５には、電位ＶＳＳが印加されている。トランジスタＮＭＯＳ  ＳＭＡＬＬのゲートは、電位ＶＩＮＴにおいてＰ４に接続されている。トランジスタＮＭＯＳ  ＳＭＡＬＬの他方のスイッチングパス端子（ドレイン端子）は、「小」ｐチャネルＭＯＳ電界効果トランジスタＰＭＯＳ  ＳＭＡＬＬのスイッチングパス端子（ドレイン端子）に接続されている。トランジスタＰＭＯＳ  ＳＭＡＬＬの他方のスイッチングパス端子（ソース端子）は、電位ＶＩＮＴが印加されたネットワークＰ２に接続されている。
【００５０】
トランジスタＰＭＯＳ  ＳＭＡＬＬのゲート端子は、抵抗Ｒを介して、「大」ｐチャネルＭＯＳ電界効果トランジスタＰＭＯＳ  ＢＩＧのスイッチングパス端子に接続されている。トランジスタＰＭＯＳ  ＢＩＧの他方のスイッチングパス端子は、ネットワークＰ１に接続されている。トランジスタＰＭＯＳ  ＢＩＧのゲート端子は、電位ＶＳＳが印加されたネットワークＰ３に接続されている。
【００５１】
ネットワークＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５は、それぞれに独占的に割り付けられた電位を有したストップネットワークである。
【００５２】
電気回路の、抵抗値が５００Ωを超える全ての抵抗器は非導電性であるとみなすことができる。一方、抵抗値が５００Ω以下の他の全ての抵抗器は、理想的に、すなわち損失無しに動作することを意味する。したがって、抵抗器Ｒは、ショートしているものとして扱われる。
【００５３】
ネットワークＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５に対する電位の関連割り付け（relevant allocation）、および素子の電気的応答の定義は、例えば、
/* ピンタイプおよび電圧の割り付け */
ercDefines(
defPins(
pin "VSS"  voltage 0   = "P5" "P3"
pin "VINT" voltage 2.0 = "P2" "P4"
pin "VPP"  voltage 3.0 = "P1"
)
/* 電圧伝送に使用される装置の定義、およびストップネットワークの定義 */
shortDevices(
short "MOS" BIG
short "MOS"SMALL
short "RES"value =< 500
excludingPinTypes "VPP" "VINT" "VSS"
)
とのプログラミング規則を用いて達成される。
【００５４】
次に、図４および図５に示す回路は、上記小ｐチャネルトランジスタＰＭＯＳ  ＳＭＡＬＬに対して過剰電圧が発生し得るか否かを判定するために試験される。上記ｐチャネルトランジスタＰＭＯＳ  ＳＭＡＬＬは、ゲート端子とソースまたはドレイン端子との間に印加されたＶＩＮＴを越える電圧を有していてはならないトランジスタである。上述した定義に従えば、電圧ＶＩＮＴは２ボルトと等しい。
【００５５】
上記試験を実施するためには、電気回路のどのネットワークノードまたはネットワークに、どの電位または状態を割り付ける必要があるのかを、まず確立する必要がある。このための手順は以下の通りである。
【００５６】
まず、ネットワークＰ２がストップネットワークであること、つまり電位ＶＩＮＴのみを有することができることを確立する。しかし、電位ＶＩＮＴは、トランジスタＰＭＯＳ  ＳＭＡＬＬを介してネットワークＡに到達することができる。このトランジスタＰＭＯＳ  ＳＭＡＬＬは、そのスイッチングパスすなわちソースとドレインとの端子対が、ショートしているものとして扱われる。さらに、ネットワークＡには、電位ＶＳＳも割り付け可能である。これは、トランジスタＮＭＯＳ  ＳＭＡＬＬもまた、そのスイッチングパスすなわちソースとドレインとの端子対がショートしているものと考えられるからである。
【００５７】
ネットワークＰ１の電位ＶＰＰは、トランジスタＰＭＯＳ  ＢＩＧを介してネットワークＢに到達する。このトランジスタＰＭＯＳ  ＢＩＧは、そのスイッチングパス、またはソースとドレインとの端子対がショートしているものとして扱われる。抵抗器Ｒは、その抵抗値がわずかＲ＝１００Ωであるため、前述の規則に従ってショートしているとみなすことができる。つまり電位ＶＰＰも同様に、ネットワークＣ、ひいてはトランジスタＰＭＯＳ  ＳＭＡＬＬのゲート端子に割り付け可能であることを意味している。
【００５８】
このように、図５に示す電位の関係が形成される。
【００５９】
これにより、電位ＶＳＳおよびＶＩＮＴが、ネットワークＡ、ひいてはトランジスタＰＭＯＳ  ＳＭＡＬＬのドレイン端子に発生する可能性と、電位ＶＰＰが、ネットワークＣ、ひいてはトランジスタＰＭＯＳ  ＳＭＡＬＬのゲート端子に発生する可能性とが確立される。
【００６０】
次に、上記電気回路は、ＶＩＮＴを超えるゲート−ソース電圧またはゲート−ドレイン電圧が、「小」ｐチャネルトランジスタＰＭＯＳ  ＳＭＡＬＬに存在しているか否かを判定するために試験される。このような試験クエリは、例えば、
/* 試験規則 */
reportDevice(
"MOS"
models SMALL
condition nodeVoltage(voltage "GATE" - voltage "SDRAIN" > "VINT") || nodeVoltage(voltage "SDRAIN" - voltage "GATE" > "VINT")
title "SMALL MOS, voltage differnce Gate-Source/Drain/Substrate > VINT"
)
のようになる。
【００６１】
この試験クエリは、ゲート端子と、ソースまたはドレイン端子との間には、ＶＩＮＴ＝２Ｖの制限を越える電圧が印加されている「小」ＭＯＳ電界トランジスタが存在するか否かについて試験する。
【００６２】
この試験クエリに対する解答は、図５から直接引き出すことができる。なぜなら、図５は、小ｐチャネルトランジスタＰＭＯＳ  ＳＭＡＬＬのドレイン端子とゲート端子との間には、以下のようなゲート−ドレイン電圧Ｕｇｄが印加されている可能性があることを示しているからである。すなわち、
Ｕｇｄ＝ＶＰＰ−ＶＳＳ＝３ボルト、および
Ｕｇｄ＝ＶＰＰ−ＶＩＮＴ＝１ボルト
である。
【００６３】
上記ゲート端子に電位ＶＰＰが印加されている場合は、上記ゲート端子とドレイン端子との間にＵｇｄ＝３Ｖ＞２Ｖの電圧差が形成される。したがって、規定の臨界電圧すなわち最大電圧差Ｕｇｄ＝ＶＩＮＴ＝２Ｖは明らかに超過される。
【００６４】
このようにして、上記試験クエリの結果は、上記小ｐチャネルトランジスタＰＭＯＳ  ＳＭＡＬＬをレポートする。したがって、図４および図５に示す電気回路は、十分な寸法を備えていない。上記小ｐチャネルトランジスタＰＭＯＳ  ＳＭＡＬＬの代わりに、「大」ｐチャネルトランジスタＰＭＯＳ  ＢＩＧを使用する必要があるであろう。なぜなら、「大」タイプのＭＯＳトランジスタでは、ゲート端子とソース端子との間やゲート端子とドレイン端子との間の電圧差がＶＤＤになったとしても問題ないからである。
【００６５】
これの代わりに、図４および図５に示す電気回路は、異なるやり方、例えば抵抗器Ｒの抵抗値を上げるなどによって、変更することも可能である。なぜなら、もし抵抗器Ｒの抵抗値が５００Ωより大きいと、この抵抗器Ｒにかかる電位ＶＰＰが、小ｐチャネルトランジスタＰＭＯＳ  ＳＭＡＬＬのゲート端子へと「伝搬」されなくなり、上記トランジスタにおいて過電圧が生じなくなるからである。その場合、トランジスタはレポートされない。
【００６６】
さらに、上述の試験方法は、電気回路のさらなるパラメータをも考慮することができる。例えば、トランジスタにおいて規定の臨界電圧を超過したか否かを判定するための試験は、そのトランジスタの幾何学的パラメータをも組み合わせるようにすることができる。例えば、ソース端子とドレイン端子との間に、ＶＩＮＴより大きい電圧差が印加されていて、かつゲート長２８０ｎｍ未満の「小」ｐチャネルトランジスタはすべて、上述の試験方法を用いて発見可能である。適切な試験クエリは、例えば、
reportDevice(
"MOS"
models P_SMALL
condition length < 280 
nodeVoltage(voltage "SDRAIN" > "vint")
nodeVoltage(voltage "SOURCE" - voltage "DRAIN" > "vint")
title "Small PMOS, length < 280, voltage SOURCE - DRAIN > vint"
)
のようになる。
【００６７】
この結果、上記方法は、回路の全面的な電気的シミュレーションの必要なく、非常に簡素な方法によって、電気回路の全面的な試験を実現するために使用できる。
【００６８】
要約すると、上述の典型的な方法は以下の特徴を備えている。
【００６９】
１．各ピン、またはネットワーク、またはネットワークノードには、特性、電位、または電圧を割り付けることができる。例えば、ピン端子またはネットワークには、電位ＶＩＮＴまたは１．８Ｖを割り付けることができる。
【００７０】
２．電気回路の素子は、そのタイプ（例えばトランジスタモデル、抵抗値など）に応じて、「導電性」または「非導電性」であるとして扱うことができる。
【００７１】
３．ネットワークまたはネットワークノードは、固定電圧を持つように、かつ異なる値を決して呈さないように構成することができる。このようなネットワークは、ストップネットワークと称される。つまり、これらのストップネットワークは、他のネットワークに対して電圧またはその他の特性を「伝搬」または伝送するために使用することができない。
【００７２】
３．ａ）全てのネットワーク特性は、全ての導電性素子を介して、つまりショートしているものとして扱われる素子の端子対を介して、コピーすなわち伝搬される。
【００７３】
４．電気回路のネットワークへ割り付けられた電気的状態変数の結果に伴って、試験クエリが形成される。この試験クエリは、上記定義を用いて、規定の特性に対する電気回路の任意の素子、あるいは任意のネットワークまたはピンを試験するものである。試験クエリは、例えば次のようになる。すなわち、「ゲート端子とソース端子との間の電圧がＶＩＮＴより大きい、薄い酸化物トランジスタをレポートする。」（上記実施例３）、または「電位ＶＩＮＴを呈することのできる全てのネットワークをレポートする。」である。同様に、素子の他のパラメータ（例えばゲート長などの幾何学的変数）を考慮に入れて（上述の最後の例を参照のこと）規則および試験クエリを形成することができる。
【００７４】
さらに、上記試験の規則を組み合わせて、各試験クエリの結果をさらに処理することもできる。例えば、試験クエリは次のようであってよい。すなわち、「ゲート−基板間電圧（gate-substrate voltage）が供給電圧ＶＰＰとグランド（ＧＮＤ）との間にあるような全てのｎ−ＭＯＳトランジスタの全ゲート面積の和を形成する。」である。
【００７５】
上述の方法は、平面型の電気回路および積層型の電気回路の両方、またはネットワークリストの試験を可能にする。この状況において、電圧および／または他のネットワーク特性は、電気回路の素子を介して静的に伝えられる、すなわち「伝搬」される。この場合、「ストップネットワーク」は、いずれの電圧、ネットワーク特性も伝えない。
【図面の簡単な説明】
【００７６】
【図１】第一電気回路を示す図である。
【図２】第一電気回路を示す図である。
【図３】第二電気回路を示す図である。
【図４】第三電気回路を示す図である。
【図５】第三電気回路を示す図である。
【国際調査報告】
2007505296.tif 000008
2007505296.tif 000009
2007505296.tif 000010
2007505296.tif 000011
2007505296.tif 000012
2007505296.tif 000013