(57)【要約】例示的実施形態はＦｉｎＦＥＴチャネル構造の形成法に関する。当該方法において、絶縁層（１３０）上に化合物半導体層（１４０）を提供し、化合物半導体層（１４０）上にトレンチ（１４２）を提供し、かつ、化合物半導体層（１４０）上およびトレンチ（１４２）内に歪み半導体層（１４４）を提供する。該方法において、さらに、化合物半導体層（１４０）上から歪み半導体層（１４４）を除去し、その結果、トレンチ（１４２）内に歪み半導体層（１４４）を残し、化合物半導体層（１４０）を除去して、歪み半導体層（１４４）を残し、かつ、フィン形のチャネル領域（１５２）を形成する。
2007518272.tif 000002
【特許請求の範囲】
【請求項１】
フィン形のチャネル領域（１５２）を形成する方法であって、
絶縁層（１３０）上に化合物半導体層（１４０）を供給するステップ、
前記化合物半導体層（１４０）にトレンチ（１４２）を供給するステップ、
前記化合物半導体層（１４０）上および前記フィン形のチャネル領域（１５２）に関連づけられた前記トレンチ（１４２）内に歪み半導体層（１４４）を供給するステップ、
前記化合物半導体層（１４０）上から前記歪み半導体層（１４４）を除去し、その結果、前記歪み半導体層（１４４）を前記トレンチ（１４２）内に残すステップ、および、
前記歪み半導体層（１４４）を残し、かつ、前記フィン形のチャネル領域（１５２）を形成するために、前記化合物半導体層（１４０）を除去するステップ、
を含む方法。
【請求項２】
前記フィン形のチャネル領域（１５２）の側壁に隣接して酸化物材料を供給するとともに、前記酸化物材料（１６０）上にゲート電極（１６６）を提供するステップをさらに含む、請求項１記載の方法。
【請求項３】
前記フィン形のチャネル領域（１５２）はシリコンを含み、前記化合物半導体層（１４０）はシリコンゲルマニウム層である、請求項１記載の方法。
【請求項４】
前記第２の除去ステップは、ソース領域（２２）とドレイン領域（２４）の化合物半導体層（１４０）部分を保護するマスク（１３４）を利用する、請求項１記載の方法。
【請求項５】
ＦｉｎＦＥＴチャネル構造の形成方法であって、
シリコンおよびゲルマニウムを含む第１層（１４０）を基板上の絶縁層（１３０）に供給するステップ、
前記絶縁層（１３０）まで延びる前記開口部（１４２）を前記第１層に供給するステップ、
前記開口部（１４２）内に歪み材料（１４４）を供給するステップ、および、
前記歪み材料（１４４）を残すように前記第１層（１４０）を除去するステップ、
を含む方法。
【請求項６】
前記歪み材料（１４４）の側壁および上部に沿ってゲート絶縁構造（１６０）を形成するステップをさらに含む、請求項５記載の方法。
【請求項７】
前記歪み材料（１４４）は選択的エピタキシーによって前記第１層（１４０）上に供給される、請求項６記載の方法。
【請求項８】
フィンベースのトランジスタを含む集積回路の製造方法であって、
絶縁材料（１３０）を供給するステップ、
前記絶縁材料（１３０）上に歪み誘発層（１４０）を供給するステップ、
前記歪み誘発層（１４０）に開口部（１４２）を供給するステップ、
選択的エピタキシャル成長によって前記開口部（１４２）に歪み材料（１４４）を形成するステップ、
前記歪み誘発層（１４０）の少なくとも一部を除去し、フィン構造として前記歪み材料を残すステップ、および、
前記フィン構造（１５２）のためにゲート構造（１６６）を提供するステップ、
を含む方法。
【請求項９】
前記開口部（１４２）の幅はおおよそ２０から１２０ｎｍである、請求項８記載の方法。
【請求項１０】
前記除去ステップは、シリコンゲルマニウムに対して選択性を持つエッチングステップである、請求項５または８記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は、集積回路（ＩＣ）とその製造方法に関する。より詳細には、本発明はフィン形の(fin-shaped)チャネル領域あるいはＦｉｎＦＥＴＳを備えたトランジスタを有する集積回路の製造方法に関する。
【背景技術】
【０００２】
超大規模集積（ＵＬＳＩ：Ultra-Large-Scale Integrated）回路などの集積回路（ＩＣ）は１００万あるいはそれ以上のトランジスタを有する。ＵＬＳＩ回路は、相補型金属酸化膜半導体（ＣＭＯＳ：Complementary Metal Oxide Semiconductor）電界効果トランジスタ（ＦＥＴＳ）を含んでよい。そのようなトランジスタは、チャネル領域上とソースおよびドレイン領域間に設けられた半導体ゲートを含む。通常、このソースおよびドレイン領域は、Ｐ型ドーパント（例えば、ホウ素）あるいはＮ型ドーパント（例えば、リン）で高濃度にドープされる。
【０００３】
トランジスタが小型化するにつれて、チャネル領域の電荷キャリア移動度を向上させることが望ましくなる。電荷キャリア移動度を向上させると、トランジスタのスイッチング速度が速くなる。電荷キャリア移動度を向上させるために、シリコン以外の材料から形成されたチャネル領域が提案されてきた。例えば、通常、ポリシリコンチャネル領域を利用する従来の薄膜トランジスタは、ガラス（例えば、ＳｉＯ２）基板上にシリコンゲルマニウム（Ｓｉ−Ｇｅ）エピタキシャル層を形成してきた。このＳｉ−Ｇｅエピタキシャル層は、アモルファス水素化ケイ素（ａ−Ｓｉ：Ｈ）、アモルファス水素化ゲルマニウム（ａ−Ｇｅ：Ｈ）などのような半導体薄膜をパルスレーザービームの照射を用いて溶解および結晶化する技術で形成することができる。
【０００４】
酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）などのバルク型デバイスでは、特に正孔型キャリアの電荷キャリア移動度を向上させるためにＳｉ−Ｇｅ材料を使用してもよい。キャリアの散乱が減り、また、ゲルマニウム含有材料の非常に多くの正孔が低減することから、ゲルマニウム含有シリコンチャネルなどの引張歪み（tensile strained）シリコンチャネル領域のキャリア移動度は、従来のＳｉチャネル領域のキャリア移動度よりも２〜５倍高い。バルク型デバイスのための従来のＳｉ−Ｇｅ形成技術によれば、ドーパント注入分子線エピタキシー（ＭＢＥ：Molecular Bean Epitaxy）技術はＳｉ−Ｇｅエピタキシャル層を形成する。しかし、ＭＢＥ技術は複雑で高額の装置を要求することから、ＩＣの大量生産には適さない。
【０００５】
ダブルゲートトランジスタ、例えば、垂直ダブルゲートシリコンオンインシュレータ（ＳＯＩ：Silicon On Insulator）トランジスタあるいはＦｉｎＦＥＴＳ、は、高速駆動電流に関連する利点が大いにあり、また、短チャネル効果に対して高い耐性を有する。Ｈｕａｎｇなどによる論文“Ｓｕｂ−５０ｎｍ  ＦｉｎＦＥＴ：ＰＭＯＳ”（１９９９  ＩＥＤＭ）では、活性層がゲートによって２面上に囲まれるシリコントランジスタを議論している。しかし、従来のＩＣ製造ツールと技術を用いてダブルゲート構造を製造するのは困難である。さらに、シリコンフィンに関連するトポグラフィ（構造）のために、パターニングが困難になるおそれがある。極限寸法が小さいとパターニングできないおそれがある。
【０００６】
一例として、二酸化シリコン層上にフィン構造を設けて、ＳＯＩ構造を実現する。従来のＦｉｎＦＥＴ  ＳＯＩデバイスは、半導体基板構造を用いて形成されたデバイスに多くの利点をもたらしてきた。そのような利点としては、デバイス間の絶縁が改善されること、リーク電流が低減すること、ＣＭＯＳエレメント間のラッチアップが低減すること、チップ容量が低減すること、および、ソースとドレイン領域間の短チャネル結合が低減する、あるいはなくなることが挙げられる。従来のＦｉｎＦＥＴ  ＳＯＩデバイスは、そのＳＯＩ構造のために、バルク半導体基板に形成されたＭＯＳＦＥＴに対して利点を与えているが、キャリア移動度などのＦｉｎＦＥＴのいくつかの基本的特徴は、その他のＭＯＳＦＥＴの基本的特徴と同じである。その理由は、ＦｉｎＦＥＴソース、ドレイン、およびチャネル領域は通常、従来のバルクＭＯＳＦＥＴ半導体材料（例えば、シリコン）から形成されるからである。
【０００７】
フォトレジスト層、ボトム反射防止膜（ＢＡＲＣ：Bottom Anti-Reflective Coating）層、および、ポリシリコン層を含むいくつかの異なる層の下に、ＦｉｎＦＥＴ  ＳＯＩデバイスのフィン構造を設けてよい。そのような構造には様々な問題点が伴う。フォトレジスト層はフィン構造全体にわたって、より薄くてよい。これに対して、ポリシリコン層は、フィン構造の端部において非常に厚くしてよい。ＢＡＲＣはフィン構造の端部において厚くしてよい。そのような構造のために、ＢＡＲＣ層とポリシリコン層に対するオーバーエッチ要求が多くなる。そのような要求によって、トランジスタのサイズが増大する。
【０００８】
ＦｉｎＦＥＴ構造を製造する際、アスペクト比の高いフィンチャネル構造を有することが望ましい。フィンチャネル構造のアスペクト比が高いと、同じ面積のトポグラフィカル領域を通じてより大きな電流を供給することができる。これまで、高アスペクト比のＦｉｎＦＥＴの大量生産を実現化するには至らなかった。
【０００９】
従って、チャネル移動度が高く、短チャネル効果に対する耐性が高く、また、高駆動電流のチャネル領域を含む集積回路あるいは電子デバイスが求められている。更に、極限寸法の小さなＦｉｎＦＥＴデバイスをパターニングする方法も求められている。また更に、ＦｉｎＦＥＴデバイスの歪みシリコンのフィン形チャネルを製造する方法も求められている。また更に、高アスペクト比のＦｉｎＦＥＴデバイスも求められている。さらにまた、高アスペクト比のフィン構造を製造する実効的な方法も求められている。更にまた、歪み半導体フィン形チャネル領域を有するＦｉｎＦＥＴデバイスも求められている。更にまた、歪み半導体フィン形チャネルを有するＦｉｎＦＥＴデバイスの製造プロセスも求められている。
【発明の開示】
【発明の概要】
【００１０】
一例示的実施形態は、フィン形チャネル領域の形成方法に関連する。該方法において、絶縁層上に化合物半導体を提供するとともに化合物半導体層にトレンチを提供する。さらに、該方法では、化合物半導体層上およびトレンチ内に歪み半導体層を提供する。トレンチをフィン形のチャネル領域に関連づける。更に、該方法において、化合物半導体層上から歪み半導体層を除去し、かつ、歪み半導体層を残してフィン形のチャネル領域を形成するよう、化合物半導体を除去する。歪み半導体層を除去すると、歪み半導体層をトレンチ内に残す。
【００１１】
別の例示的実施形態は、ＦｉｎＦＥＴチャネル構造の形成方法に関連する。該方法において、基板上の絶縁層上に第１層を提供し、その第１層に開口部を提供する。第１層はシリコンおよびゲルマニウムを含有し、開口部は絶縁層まで延びる。更に、該方法において、開口部内に歪み材料を提供し、その歪み材料を残すよう、第１層を除去する。
【００１２】
更に別の実施形態は、フィンベースのトランジスタを含む集積回路の製造方法に関連する。該方法において、絶縁材料を提供するステップ、絶縁材料上に歪み誘発層(a strain inducing layer)を提供するステップ、および、歪み誘発層に開口部を提供するステップを含む。更に、該方法において、選択的エピタキシャル成長によって開口部に歪み材料を形成するステップ、歪み誘発層の少なくとも一部を除去して、フィン構造として歪み材料を残すステップ、および、フィン構造のためにゲート構造を提供するステップを含む。
【００１３】
添付の図面を参照しつつ、例示的実施形態を以下に説明する。同じ参照符号は同様の要素を示す。
【発明を実施するための最良の形態】
【００１４】
図１は、フィンベースのトランジスタあるいはフィン電界効果トランジスタ（ＦｉｎＦＥＴ）をパターニングする方法あるいはプロセス１０の例示的オペレーションを描いたフロー図である。このフロー図は、実行してよいいくつかのオペレーションを一例として例示している。更なるオペレーション、より少ないオペレーション、あるいは各オペレーションを組み合わせたものを様々に異なる実施形態で利用してよい。フロー図１１０（図１２）は、エッチング中、ソースおよびドレイン位置を保護するためにマスキングステップを用いる別の実施形態を例示している。フロー図（図１５）は、フィン構造のアスペクト比を高めるためにスペーサを利用した、別のその他の実施形態を例示している。
【００１５】
図１では、絶縁層上に化合物半導体(compound semiconductor)を含むウェハをステップ１５で提供する。このウェハは、購入可能であるか、あるいは、ＳＩＭＯＸ（シリコンへ酸素を注入し、アニーリングあるいはウェハ結合を行う）を用いて製造してよい。ステップ２５において、チャネルトレンチを形成するために、化合物半導体層をパターニングする。ステップ４５において、化合物半導体上に、および、トレンチ内に半導体層を形成する。化合物半導体層のトレンチは、好適には、絶縁層の上面に到達する底部を有している。
【００１６】
プロセス１０のステップ５５において、化合物半導体層上に半導体層を平面化し、その結果、半導体層を化合物半導体層の上面から除去し、その半導体層をトレンチ内に残す。ステップ６５において、化合物半導体層を除去し、その結果、絶縁層上にフィン形のチャネル構造あるいは領域を残す。ステップ７５において、フィンベースのトランジスタを完成させるために、ゲート構造を提供する。
【００１７】
図２から４において、フィンベースのトランジスタあるいはＦｉｎＦＥＴを含む集積回路１００の一部を形成するためにプロセス１０を利用する。図２から１１、１３、１４、および１６、１７を一定の縮尺で描いていない。図３および図４は、フィン形のチャネル領域１５２において高アスペクト比を示すように描かれている。しかしながら、残りの図面は、図面の効率のため、高アスペクト比を強調するようには描いていない。概略的に例示するために図１〜１０を提供しており、これらの図は比例設計図（proportional engineering drawing）ではない。図２の上面図は、フィン形のチャネル領域１５２の両側のソース領域２２およびドレイン領域２４を示す。チャネル領域１５２とゲート誘電層１６０にわたって、ゲートコンダクタ１６６が配置される。ゲート絶縁層１６０は、チャネル領域１５２の３側面に与えられている。図３において明らかなように、ゲートコンダクタ１６６はＵ字形の断面形状を有しており、フィン形チャネル領域１５２の３側面を囲むことができる。ゲートコンダクタ１６６は金属層あるいはポリシリコン層（例えば、ドープされたポリシリコン層）であってよい。
他の形態では、コンダクタ１６６はチャネル領域１５２の隣接する側面１６３だけに提供される。
【００１８】
ゲート構造に使用する任意の適切な材料から誘電層１６０を作ることができる。誘電層１６０は、断面形状がU字形であってよく、また、コンダクタ１６６の下部にあってよい。一実施形態では、絶縁層１６０は熱的に成長させた二酸化シリコンである。別の実施形態では、誘電層１６０は、ｈｉｇｈ−ｋゲート誘電層、窒化シリコン層、あるいは、別の絶縁体である。層１６０およびゲートコンダクタ１６６は側面１６３とフィン形のチャネル領域１５２の上面１６７上にゲート構造を形成する。チャネル領域１５２はシリコンゲルマニウム層などの化合半導体層を種としたエピタキシャル成長を介して、引張歪みにさらされる。
【００１９】
図４において、ソース領域２２とドレイン領域２４とは、すべての側面が誘電層１６０によって覆われている。別の実施形態では、層１６０はチャネル領域１５２だけを覆い、ゲートコンダクタ１６６の下たけに提供されている。図２に示しているように、ゲートコンダクタ１６６は、ソースおよびドレイン領域２２および２４に重ならない。しかし、適切な絶縁が与えられる場合、ゲートコンダクタ１６６を各境界３２および３４に提供してもよく、また、各境界３２および３４を重ねてもよい。
【００２０】
フィン形のチャネル領域１５２はアスペクト比が比較的高いことが利点である。好ましくは、領域１５２の高さはおおよそ２０ｎｍから１２０ｎｍ（例えば、厚み）であり、幅はおおよそ５ｎｍから２０ｎｍである。このフィン幅は、最小遷移ゲート長（ゲート長の３分の１から２分の１）によって決定される。一実施形態では、アスペクト比はおおよそ４から６の間である。領域１５２に関連づけられる高アスペクト比は、比較的小さな領域を通じて、高電流トランジスタを提供する。
【００２１】
好ましくは、フィン形のチャネル領域１５２は、プロセス１０、プロセス１１０、あるいはプロセス２１０に従い製造された引張歪みシリコン材料である。コンダクタ１６６の厚さはおおよそ５００Åから１００Å、ゲート誘電層１６０の厚さはおおよそ１０Åから５０Åの範囲の値をとりうる。図２から４に示しているが、チャネル領域１５２を様々に異なるゲート構造タイプとともに利用してよい。ゲートコンダクタ１６６と誘電層１６０とは、限定した形式で示していない。
【００２２】
好ましくは、ソース領域２２の端部からドレイン領域２４までの長さ（図２の上から下まで）は、おおよそ０．５から１ミクロンであり、ソース領域とドレイン領域２４の幅（図２のチャネル領域１５２の左から右）はおおよそ０．２から０．４ミクロンである。ソース領域２２およびドレイン領域２４は、歪みシリコン材料、単結晶材料、あるいは、化合物半導体材料を含む、一実施形態では、各領域２２および２４は、領域１５２と同じ材料から作られる。好ましくは、各領域２２および２４は、N型あるいはP型のドーパントで１ｃｍ３あたり１０１４から１０２０の濃度にドープされる。
【００２３】
フィン形のチャネル領域１５２は、絶縁層１３０上に提供される。絶縁層１３０は、好ましくは、二酸化シリコン層などの埋め込み酸化物構造である。一実施形態では、層１３０の膜厚は、おおよそ２０００から２０００Åである。いずれのタイプの基板上にも層１３０を提供でき、あるいは、層１３０が基板自体であってよい。
【００２４】
一実施形態では、シリコンベース層などの半導体ベース層１５０上に絶縁層１３０を供給する。各層１３０および１５０は、シリコンあるいは半導体オンインシュレータ（ＳＯＩ）基板を含んでよい。他の形態では、その他のタイプの基板および層上にフィン形のチャネル領域１５２を供給してよい。しかし、好ましい実施形態では、シリコン基板上の埋め込み酸化物層（ＢＯＸ：Buried Oxide Layer）などの絶縁層上にチャネル領域１５２を供給する。
【００２５】
各領域２２および２４に関連するトランジスタは、ドレイン領域２２およびソース領域２４の広いパッド（pad）領域を有するバーベル形状を有する。他の形態では、トランジスタは単にバーの形をしていてよい。図２で示した方位は限定した形式では開示されない。
【００２６】
図５において、各層１５０および１３０を含む基板を提供する。図５から図１１において、様々な層と構造とは縮尺どおりには描かれておらず、また、図３、図４における誇張した高さ(large height)とはなっていない。図６において、プロセス１０（図１）のステップ１５に従い、層１３０上に層１４０を提供する。一実施形態では、絶縁層１３０上に化学気相堆積（ＣＶＤ）によって層１４０を堆積してもよい。他の形態では、層１３０、１４０および１５０をＳＯＩ基板として提供してもよく、層１４０はシリコンゲルマニウムを含む。
【００２７】
好ましくは、層１４０は、化合物半導体層あるいは歪み誘発半導体層、例えば、シリコンゲルマニウム層である。層１４０は好ましくは、Ｓｉ１−ｘＧｅｘであって、Ｘは約０．２であり、通常は０．１から０．３の範囲の値をとる。各層１４０、１３０および１５０を作るために様々な方法を利用してよい。層１４０は、好ましくは、膜厚が２０ｎｍから１２０ｎｍの層として提供され、続いて形成される領域１５２において歪みを生じさせる。
【００２８】
図７において、プロセス１０（図１）のステップ２５に従い、層１４０に開口部あるいはトレンチ１４２を提供する。好ましくは、トレンチ１４２は、その底部が層１３０の上面１４３と同一平面上にある。他の形態では、トレンチ１４２の底部は、層１３０の手前で終わっていてもよい。フィンベースのトランジスタの設計基準およびシステムパラメータに応じて、トレンチ１４２に様々な寸法を用いてよい。
【００２９】
一実施形態では、トレンチ１４２の高さは２０から１２０ｎｍであり、幅はおよそ５から２０ｎｍである。通常、トレンチ１４２をフィン形のチャネル領域１５２の寸法に関連づける。更に、トレンチ１４２の長さ（図７に関連づけられたページの紙面に垂直な方向）は、おおよそ１．０ミクロンから１．５ミクロンおよび１ミクロンであってよい。
【００３０】
一実施形態では、トレンチ１４２はフォトリソグラフィプロセスで形成される。１つのそのようなプロセスにおいて、層１４０の上に層をパターニングするために、反射防止膜、ハードマスク、および、フォトレジスト材料を用いる。選択的に層１４０をエッチングし、トレンチ１４２を生成するよう、パターニングした層を用いる。
【００３１】
図８では、プロセス１０（図１）のステップ４５において、層１４４を層１４０上に形成する。好ましくは、層１４４はトレンチ１４２全体を充填する。層１４４は好ましくは、成長プロセスによって形成された、厚さが４０から２４０ｎｍの層である。１つの好ましい実施形態では、（ＣＶＤあるいはＭＢＥを用いて）シラン、ジシラン、および／または、ジクロロシラン(dichlorosilane)を用いて、選択的シリコンエピタキシャル成長によって層１４４を形成する。
【００３２】
層１４０の化合物半導体層（シリコンゲルマニウム特性）のために、層１４４はひずんだ層である。トレンチ１４２の側壁は、層１４４の結晶成長用の種として機能する。層１４０に関連するシリコンゲルマニウム格子により、層１４４のシリコン格子間のスペースが更に広くなり、その結果、層１４４に引張歪みを生成する。その結果、層１４４に関連するエピタキシャルシリコンは引張歪みにさらされる。
【００３３】
層１４４に引張歪みを与えると、シリコン格子に関連づけられた６つのシリコン価電子のうち４つの価電子帯はエネルギーが増加し、２つの価電子帯はエネルギーが減少する。量子効果の結果、層１４４の歪みシリコンの低エネルギーバンドを電子が通過する際に、実効的に電子の重量が約３０％軽くなる。その結果、層１４４においてキャリア移動度が劇的に向上し、電子の移動度が８０％あるいはそれ以上、正孔の移動度が２０％あるいはそれ以上向上する。移動度の向上によって、１．５ＭＶ／ｃｍまでの電場を維持できることが見出された。これらの要因によって、寸法を更に縮小せずにデバイス速度を３５％高めることができ、あるいは、パフォーマンスを落とさずに電力消費を２５％低減することができると考えられている。
【００３４】
図９において、層１４４はプロセス１０（図１）のステップ５５の除去ステップにさらされる。一実施形態では、化学機械研磨を用いて真上の層１３０から層１４４を全て除去してよい。ＣＭＰオペレーションの性質によって、層１４４が開口部あるいはトレンチ１４２を残し、チャネル領域１５２が形成可能である。他の実施形態では、エッチングプロセスを用いて層１４４を除去してもよい。
【００３５】
好ましくは、層１４４の高さがトレンチ１４２の底部から上面１５３まで、約２０〜１２０ｎｍまでとなるように、ＣＭＰプロセスを終了する。
【００３６】
図１０において、プロセス１０（図１）のステップ１６５に従って層１４０を除去する。好ましくは、層１４０の材料に対して選択性のあるドライエッチング技術で層１４０を除去する。一実施形態では、ドライエッチング技術はシリコンに対しシリコンゲルマニウムに対して選択性がある。層１４０をウェットあるいは異方性エッチングで除去してもよい。このエッチング技術は層１４４に対する選択性がないため、フィン形をしたチャネル領域１５２を結果として残す。その他の形態では、エッチング技術を用いて層１４０を除去してもよい。
【００３７】
図１１において、プロセス１０（図１）のステップ１７５に従い、ゲート誘電層１６０を形成する。チャネル領域１５２の露出した３側面の膜厚がおおよそ１０から５０Åとなるよう層１６０を堆積させるか、あるいは熱的に成長させてよい。図３および４において、層１６５を提供し、ゲート構造を完成させる。層１６５はＣＶＤで堆積した、膜厚が５００〜１０００Åのポリシリコン層であってよい。
【００３８】
図１２において、プロセス１１０はプロセス１０に類似しており、下２桁が同じステップは実質的に同じステップである。しかし、プロセス１１０はソース／ドレインマスクに応じて化合物層１４０を除去するステップ１６５を含む。プロセス１０（図１）のステップ６５ではなく、ステップ１６５を実行してもよい。
【００３９】
図１３および１４を参照すると、プロセス１１０のステップ１６５において、マスク１３４はステップ１６５中、ソースおよびドレイン領域２２および２４を保護する。一実施形態では、層１４０からソース領域２２およびドレイン領域２４を製造し、その結果、チャネル領域１５２上に引張歪みを維持するため、シリコンゲルマニウム材料を提供する。このようにして、マスク１３４は、層１４０がエンドポイント（end point）（フィン形トランジスタの領域２２および２４）において除去されないようにする。その他の形態では、領域２２および２４は、マスク１３４が保護する層１４４に関連づけられた材料であってよい。マスク１３４はフォトリソグラフィマスク、ハードマスク、あるいはその他の適切な材料であってよい。一実施形態では、マスク１３４は二酸化シリコンあるいは窒化シリコン材料である。
【００４０】
図１４において、様々な層と構造は縮尺どおりには描かれておらず、また、図３、図４に関連づけられる誇張した高さとはなっていない。更に、バーベル形のトランジスタではなく、バー形のトランジスタを図１３、図１４に示す。
【００４１】
図１５を参照すると、プロセス２１０はプロセス１０に類似しており、下２桁が同じステップは実質的に同じステップである。しかし、プロセス２１０は、トレンチ幅を狭くするために、ステップ２２５において形成されたトレンチ内でスペーサ材料を成長させるステップ２２７を含む。そのようなステップによって、フィン形のチャンネル領域１５２のアスペクト比を高くすることができる。ステップ２２７をプロセス１０と１１０のそれぞれのステップ２５および１２５の後で、かつ、ステップ４５および１４５の前に実行してよい。
【００４２】
スペーサ材料は化合物半導体層であってよく、また、層１４０に使用したものと同じ材料であってよい。スペーサ材料はトレンチ１４２内で選択的に成長させることができ、あるいは、トレンチ１４２内で成長させることに加えて、層１４０の上面にわたって成長させて、その後、選択的に除去することができる。
【００４３】
図１６および１７において、プロセス２１０のステップ２２７を以下に説明する。図１６および１７は縮尺どおりには描かれておらず、また、図３−４に関連づけられる誇張した高さとはなっていない。本実施形態において、ステップ２２７では、層１４０と同比率のゲルマニウムを有するシリコンゲルマニウムなどの化合物半導体材料からなる層１５１を形成する。好ましくは、層１５１は、トレンチ１４２の側面壁上に成長し、その結果、トレンチ１４２の幅を狭くする。層１５１は好ましくは極薄層である。
【００４４】
好ましくはトレンチ１４２の本来の幅は、おおよそ５から１００ｎｍである。この本来の幅を、層１５１を使用しておおよそ１０から３０％まで狭くすることができる。
【００４５】
図１７において、層１４０の上面から層１５１を除去する。他の形態では、プロセス１０および１１０のステップ６５および１６５に類似したステップ２６５において層１５１を残し、除去してよい。一実施形態では、層１５１の全てと１４０の一部を除去する化学機械研磨で層１５１を除去してよい。ステップ２２７後、プロセス１０あるいはプロセス１１０と同様にプロセス２１０を継続する。
【００４６】
化学気相成長法、ＡＬＤ、あるいはその他の技術で、コンフォーマル層として層１５１を堆積してよい。図１６および１７の断面図を、図４から９と同じ構造で示す。
【００４７】
所与の詳細な図面、具体例、材料の種類、膜厚、寸法、および具体的な値によって本発明の好適な実施形態が提供されているが、好適な実施形態は単に例示目的である。本発明の方法および装置は開示された正確な詳細および条件に限定されない。以下の請求の範囲で定義する本発明の範囲から逸れることなく、開示された詳細に様々な変更を施すことができる。
【図面の簡単な説明】
【００４８】
【図１】例示的実施形態に従う集積回路用フィンベーストランジスタの形成プロセスの例示的オペレーションを描いたフロー図。
【図２】例示的実施形態に従う図１に示したプロセスに従い製造された集積回路の一部の一般の概略的上面図。
【図３】例示的実施形態に従う３−３線に沿った、図２に例示した集積回路の一部の概略的断面図。
【図４】例示的実施形態に従う４−４線に沿った、図２に例示した集積回路の一部の概略的断面図。
【図５】図１に例示したプロセスで使用する基板上の絶縁層を示す、図３に例示した集積回路の一部の概略的断面図。
【図６】化合物半導体堆積オペレーションを示す図５に例示した集積回路の一部の概略的断面図。
【図７】トレンチ形成オペレーションを示す図６に例示した集積回路の一部の概略的断面図。
【図８】エピタキシャル成長オペレーションを示す図７に例示した集積回路の一部の概略的断面図。
【図９】化学研磨オペレーションを示す図８に例示した集積回路の一部の概略的断面図。
【図１０】選択的エッチングオペレーションを示す図９に例示した集積回路の一部の概略的断面図。
【図１１】ゲート酸化物形成オペレーションを示す図５に例示した集積回路の一部の概略的断面図。
【図１２】例示的実施形態に従う集積回路用のフィンベーストランジスタを形成する別のプロセスの例示的オペレーションを描いたフロー図。
【図１３】他の例示的実施形態に従う図１２に例示したプロセスに従い製造した他の集積回路の一部の一般の概略的上面図。
【図１４】例示的実施形態に従う１４−１４線に沿った、図１３に例示した集積回路の一部の概略的断面図であり、図１２に例示したプロセスのマスキング処理を示した図。
【図１５】例示的実施形態に従う集積回路のフィンベーストランジスタを形成するさらに別のプロセスにおける例示的オペレーションを描いたフロー図。
【図１６】スペーサ材料の提供オペレーションを示す、図１５に示したプロセスに従い製造した集積回路の一部の概略的断面図。
【図１７】開口部のスペーサを残すためのスペーサ材料除去オペレーションを示す、図１６に例示した一部の概略的断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成18年5月10日(2006.5.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フィン形のチャネル領域（１５２）を形成する方法であって、
絶縁層（１３０）上にひずみ誘発半導体層（１４０）を供給するステップ、
前記ひずみ誘発半導体層（１４０）にトレンチ（１４２）を供給するステップ、
前記ひずみ誘発半導体層（１４０）上および前記フィン形のチャネル領域（１５２）に関連づけられた前記トレンチ（１４２）内に、前記ひずみ誘発半導体層を種としたエピタキシャル成長によって、ひずみ半導体層（１４０）を供給するステップ、
前記ひずみ誘発半導体層（１４０）上から前記ひずみ半導体層（１４４）を除去し、その結果、前記ひずみ半導体層（１４４）を前記トレンチ（１４２）内に残すステップ、および、
前記ひずみ半導体層（１４４）を残し、かつ、前記フィン形のチャネル領域（１５２）を形成するために、前記ひずみ誘発半導体層（１４０）を除去するステップ、
を含む方法。
【請求項２】
前記フィン形のチャネル領域（１５２）の側壁に隣接して酸化物材料を供給するとともに、前記酸化物材料（１６０）上にゲート電極（１６６）を供給するステップをさらに含む、請求項１記載の方法。
【請求項３】
前記フィン形のチャネル領域（１５２）はシリコンを含み、前記ひずみ誘発半導体層（１４０）はシリコンゲルマニウム層である、請求項１記載の方法。
【請求項４】
前記第２の除去ステップは、ソース領域（２２）とドレイン領域（２４）の前記ひずみ誘発半導体層（１４０）部分を保護するマスク（１３４）を利用する、請求項１記載の方法。
【請求項５】
前記ひずみ材料（１４４）の側壁および上部に沿ってゲート絶縁構造（１６０）を形成するステップをさらに含む、請求項１記載の方法。
【請求項６】
前記ひずみ半導体層（１４４）は選択的エピタキシーによって前記ひずみ誘発半導体層（１４０）上に提供される、請求項１記載の方法。
【請求項７】
前記トレンチ（１４２）の幅はおおよそ２０から１２０ｎｍである、請求項１記載の方法。
【請求項８】
請求項１記載の方法に従い、フィン形のチャネル領域を形成するステップ、および、
前記フィン構造（１５２）に対してゲート構造（１６６）を提供するステップ、
を含む集積回路の製造方法。
【国際調査報告】
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