(57)【要約】  メモリ読み出しオペレーション中に、ターゲットセル（３０５）における電流を検知する選択回路が開示される。一実施形態によれば、検知回路は、検知回路（３６０）に接続された検知回路セレクタ（３６４）と、グラウンドに接地された接地セレクタ（３６２）と、を含む。接地セレクタ（３６２）は、ターゲットセル（３０５）の第１ビット線（３１６）をグラウンドに接続し、検知回路セレクタ（３６４）は、ターゲットセル（３０５）の第２ビット線（３２１）を検知回路（３６０）に接続する。検知回路セレクタ（３６４）は、読み出しオペレーション中に、検知回路（３６０）に第１隣接セル（３５５）の第３ビット線（３４１）を更に接続する。第１隣接セル（３５５）は、第２ビット線（３２１）をターゲットセル（３０５）と共有する。
2007501490.tif 000002
【特許請求の範囲】
【請求項１】
メモリ読み出しオペレーション中に、ターゲットセル（３０５）における電流を検知する選択回路であって、
グラウンド（３６５）に接続された接地セレクタ（３６２）を含み、前記接地セレクタ（３６２）は、前記ターゲットセル（３０５）の第１ビット線（３１６）をグラウンド（３６５）に接続し、かつ、
検知回路（３６０）に接続された検知回路セレクタ（３６４）を含み、前記検知回路セレクタ（３６４）は、前記ターゲットセル（３０５）の第２ビット線を前記検知回路（３６０）に接続し、前記検知回路セレクタ（３６４）は、前記読み出しオペレーション中に、前記検知回路（３６０）に第１隣接セル（３５５）の第３ビット線（３４１）を更に接続し、前記第１隣接セル（３５５）は、前記ターゲットセル（３０５）に近接し、前記第１隣接セル（３５５）は、前記ターゲットセル（３０５）と前記第２ビット線（３２１）を共有する、
選択回路。
【請求項２】
前記検知回路セレクタ（３６４）は、第２隣接セル（３７０）の第４ビット線（３５１）を、前記読み出しオペレーション中前記検知回路（３６０）に接続し、前記第２隣接セル（３７０）は、前記第１隣接セル（３５５）に近接するとともにこの第１隣接セルと前記第３ビット線（３４１）を共有するものである、
請求項１記載の選択回路。
【請求項３】
前記各ターゲットセル（３０５）及び前記第１隣接セル（３５５）はそれぞれゲートターミナルを含み、これらゲートターミナルは、共通のワード線（３２５）に接続されている、
請求項１記載の選択回路。
【請求項４】
前記ターゲットセル（３０５）は、第１ビット（３８２）及び第２ビット（３８４）を記録する、
請求項１記載の選択回路。
【請求項５】
メモリ読み出しオペレーション中に、ターゲットセル（３０５）における電流を検知する選択回路であって、前記選択回路は、
ビット線をグラウンドに接続する第１セレクタ手段（３６２）を含み、前記第２セレクタ手段（３６２）は接地セレクタ（３６２）を含み、前記接地セレクタ（３６２）は前記ターゲットセル（３０５）の第１ビット線（３１６）をグラウンド（３６５）に接続し、且つ、
ビット線を検知回路（３６０）に接続する第２セレクタ手段（３６４）を含み、前記第１セレクタ手段（３６４）は検知回路セレクタ（３６４）を含み、前記検知回路セレクタ（３６４）は前記ターゲットセル（３０５）の第２ビット線（３２１）を前記検知回路（３６０）に接続し、前記検知回路セレクタ（３６４）は前記読み出しオペレーション中に前記検知回路（３６０）に第１隣接セル（３５５）の第３ビット線（３４１）を接続し、前記第１隣接セル（３５５）は前記ターゲットセル（３０５）に近接し、前記第１隣接セル（３５５）は第２ビット線（３２１）を前記ターゲットセル（３０５）と共有する、
選択回路。
【請求項６】
前記ターゲットセル（３０５）は、第１ビット（３８２）及び第２ビット（３８４）を記録する、
請求項５記載の選択回路。
【請求項７】
メモリ読み出しオペレーション中ターゲットセル（３０５）における電流を検知する選択回路であって、前記選択回路はグラウンド（３６５）に接続された接地セレクタ（３６２）を含み、前記接地セレクタ（３６２）は前記ターゲットセル（３０５）の第１ビット線（３１６）をグラウンド（３６５）に接続し、前記選択回路は検知回路（３６０）に接続された検知回路セレクタ（３６４）を更に含み、前記検知回路セレクタ（３６４）は前記ターゲットセル（３０５）の第２ビット線（３２１）を前記検知回路（３６０）に接続し、前記セレクタ回路は、
前記検知回路セレクタ（３６４）が前記読み出しオペレーション中に第１隣接セル（３５５）の第３ビット線（３４１）を前記検知回路（３６０）に更に接続し、前記第１隣接セル（３５５）は、前記ターゲットセル（３０５）に隣接し、前記第１隣接セル（３５５）は前記第２ビット線（３２１）を前記ターゲットセル（３０５）と共有する、
選択回路。
【請求項８】
前記検知回路セレクタ（３６４）は、前記読み出しオペレーション中第２隣接セル（３７０）の第４ビット線（３５１）を前記検知回路（３６０）に接続し、前記第２隣接セル（３７０）は前記第１隣接セル（３５５）に近接し、前記第２隣接セル（３７０）は前記第３ビット線（３４１）を前記第１隣接セル（３５５）と共有する、
請求項７記載の選択回路。
【請求項９】
更に、プリチャージ回路（３８０）に接続されたプリチャージ回路セレクタ（３６７）を含み、前記プリチャージ回路セレクタ（３６７）は前記読み出しオペレーション中に前記プリチャージ回路（３８０）に第３隣接セル（３７２）の第５ビット線（３７５）を接続し、前記第３隣接セル（３７２）は前記第２隣接セル（３７０）に近接するとともにこの第２隣接セル（３７０）と前記第４ビット線（３５１）を共有する、
請求項８記載の選択回路。
【請求項１０】
前記プリチャージ回路セレクタ（３６７）は、前記読み出しオペレーション中に第４隣接セル（３９０）の第６ビット線（３９６）を前記プリチャージ回路（３８０）に接続し、前記第４隣接セル（３９０）は、前記第３隣接セル（３７２）に近接するとともにこの第３隣接セルと前記第５ビット線（３７５）を共有する、
請求項９記載の選択回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体デバイス技術分野に関し、より具体的には、半導体メモリデバイスに関する。
【背景技術】
【０００２】
メモリデバイスは、多種多様な電子デバイス及びアプリケーションにデータを記録する技術分野で知られている。電子メモリは、例えば、多種多様な商業的な消費者電子製品において幅広く利用されている。一般的なメモリデバイスは多くのメモリセルを含む。メモリセルは、多くの場合アレイ形式で配置され、メモリセルのロウはワード線に対応し、メモリセルのコラムはビット線に対応する。各メモリセルはバイナリビット、即ちゼロ（“０”）ビットあるいは“１”ビットの何れかを定義する。メモリセルは、例えば、“プログラムされた”セルあるいは“消去された”セルの何れかとして定義され得る。１つの具体的な通例に従うと、プログラムされたセルは“０”ビットを表し、消去されたセルは“１”ビットを表す。メモリセルの１つの形式では、各セルが、２つのバイナリビット、即ち“左ビット”及び“右ビット”を記録する。左ビットは“０”あるいは“１”を表する一方、右ビットは左ビットとは独立して“０”あるいは“１”を表し得る。
【０００３】
通常、メモリセルの状態は、読み出しオペレーション中メモリセルによって流れる電流を検知することによって判断される。例えば、特定的なメモリセルによって流れる電流を確かめるためにメモリセルのドレインターミナルが検知回路に接続され、ソースターミナルはグラウンドに接続され、このメモリセルのゲートが選択される。検知回路はメモリセルによって流れる電流を検出しようとし、検知されたメモリセル電流をリファレンスカレント、即ち基準電流と比較する。検知されたメモリセル電流が、基準電流を超えれば、メモリセルは（“１”ビットに応じて）消去されたセルとして考えられる。しかし、検知されたメモリセル電流が基準電流より低ければ、このメモリセルは（“０”ビットに応じて）プログラムされたセルとして考えられる。
【０００４】
実際上、メモリセル電流は、“リードマージン：read margin”の分だけ基準電流より高くなるかあるいは低くなることが望ましい。本文において、リードマージンは、読み出しオペレーション中にターゲットメモリセルと基準セルに流れる電流との差の絶対値として定義される。例えば、メモリセル電流の検出時に、十分なリードマージンによって、ノイズのような外部要因による影響を抑えることができる。例えば、あるメモリデバイスにおいて比較用に使用された基準電流が１５マイクロアンペアである（μＡ）とする。この場合、（“１”ビットに応じて）消去されたセル用に２０μＡあるいはそれ以上のメモリセル電流を検知し、（“０”ビットに応じて）プログラムされたセル用に１０μＡあるいはそれ以下のメモリセル電流を検知することが好ましい。５μＡのリードマージンによって、ノイズのような外部要因の影響が著しく減少する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来のメモリ選択回路は、読み出しオペレーション時にメモリセル電流を検知するリードマージンをかなり減少する（本文において、リードマージンは“リードマージンロス”とも称される）。リードマージンが著しく減少すると、ノイズのような外部要因がかなり大きな悪い影響を及ぼすのでメモリセル電流を検知する信頼度も減少する。それ故、読み出しオペレーションの信頼度が減少し、結果としてメモリデバイスのパフォーマンス低下をもたらす。従って、当技術分野において知られているメモリ選択回路の難点を克服し、メモリ読み出しオペレーション時に結果として高速で高精度にマージンロスの減少をもたらすメモリ選択回路及びその技術を提供するという強い需要がある。
【課題を解決するための手段】
【０００６】
本発明は、高精度なメモリ読み出しオペレーション用の選択回路の生成を目的とする。本発明は、メモリ読み出しオペレーション中高速で高精度な方法により選択回路技術において結果としてリードマージンの減少をもたらす需要を解決することを目的としたものである。一例示的な実施形態に従うと、ターゲットセルにおける電流を検知するための選択回路が、メモリ読み出しオペレーション中検知回路に接続された検知回路セレクタ及びグラウンドに接続された接地セレクタを含む。例示的な実施形態において、接地セレクタが、ターゲットセルの第１ビット線をグラウンドに接続し、検知回路セレクタは、ターゲットセルの第２ビット線を検知回路に接続する。検知回路セレクタは、第１隣接セルの第３ビット線を検知回路に接続する。第１隣接セルは、ターゲットセルと第２ビット線を共有する。ターゲットセル及び第１隣接セルの各々は、共通ワード線に接続された対応するゲートターミナルを含む。幾つかの実施形態において、ターゲットセルが、第１ビット及び第２ビットも記録し得る。
【０００７】
他の例示的な実施形態において、検知回路セレクタは、、読み出しオペレーション中第２隣接セルの第４ビット線を検知回路に接続する。この特定的な実施形態において、第２隣接セルは第１隣接セルに近接するとともに第３ビット線を共有する。他の実施形態に従うと、選択回路が、プリチャージ回路に接続されたプリチャージ回路セレクタを更に含む。この特定的な実施形態において、プリチャージ回路セレクタが、読み出しオペレーション中第３隣接セルの第５ビット線をプリチャージ回路に接続する。この第３隣接セルは、第２隣接セルに近接するとともに第４ビット線を共有する。
【０００８】
他の例示的な実施形態において、プリチャージ回路セレクタは、読み出しオペレーション中第４隣接セルの第６ビット線をプリチャージ回路に接続する。この特定的な実施形態において、第４隣接セルは、第３隣接セルに近接するとともに第５ビット線を共有する。他の例示的な実施形態において、プリチャージ回路セレクタは、読み出しオペレーション中第５隣接セルの第７ビット線をプリチャージ回路に接続する。この特定的な実施形態において、第５隣接セルは第４隣接セルに近接するとともに第６ビット線を共有する。
【０００９】
他の例示的な実施形態に従うと、接地セレクタが、読み出しオペレーション中第６隣接セルの第８ビット線をグラウンドに接続する。この特定的な実施形態において、第６隣接セルは、ターゲットセルに近接するとともに第１ビット線を共有する。本発明の他のフィーチャ及び有利性は、この分野の当業者にとって、以下に詳細な説明と添付の図面を外観した後でより容易に明瞭となるであろう。
【発明を実施するための最良の形態】
【００１０】
本発明は、高精度なメモリ読み出しオペレーション用の選択回路の生成を目的としている。以下の記載は、本発明の実装に包含される特定的な情報を含むものである。当業者であれば、本発明が本文に特定的に論じられる実装とは異なる方法で実装され得ることが理解されよう。更に、本発明の特定的な詳細の幾つかは、本発明をあいまいにしないため、ここでは論じない。
【００１１】
本発明の図面及び明細書は、単に本発明の例示的な実施形態に過ぎない。簡明性を期すために、本発明の他の実施形態は、明細書に特定的に記載されないし、添付の図面によって特定的に表されていない。以下の詳細な説明において、本発明が他の実施例に従って利用されるために適合可能であるが、プログラムされた状態が“０”ビットを表し、消去された状態が“１”ビットを表す１つの特定的な例を参照している。
【００１２】
本発明の特徴及び利点を比較対照して示すため、従来の選択回路の簡単な説明を図１Ａ、１Ｂ及び図２を参照しながら記載する。図１Ａを参照すると、従来の選択回路１０２によって実現された従来のメモリ回路配置の回路図が示される。従来のメモリ回路配置１００は、メモリデバイス部分に対応する。図１Ａに示された特定的な配置において、ビット線１１６及び１２１は、メモリセル１０５に流れるメモリセル電流１１０を検知するような方法で選択回路１０２によって、回路及び／又はコンタクトに接続される。例えば、メモリセル１０５を含んだ読み出しオペレーションが実行されるとき、選択回路１０２がこれらの接続を確立し得る。図１Ａに示されるように、ビット線１２１がＹパス１６６ｂを通じてノード１２３を検知回路１６０に接続することによって、選択回路１０２により“ドレイン”ビット線（図１Ａにおいて“Ｄ”として指定）として構成される。ビット線１１６は、Ｙパス１６６ａを通じてノード１１７を接地１６５に結合することによって、選択回路１０２により“ソース”ビット線（図１Ａにおいて“Ｓ”として指定）として構成される。Ｙパス１６６ａ及び１６６ｂは、回路配置１００における対応するビット線１１６及び１２１の接続を構築し、簡明性を期すために図１Ｂに示されるように簡素化されたＹパス１６６によって表され得る。図１Ｂは、単に“Ｙパス”１６６と称される簡素化された“Ｙーデコーダ”あるいは“Ｙー選択パス”を表す。例えば、トランジスタ１７１，１６７，及び１６４の各ゲートにアクティベーション信号を与えることによってトランジスタ１７１，１６７及び１６４がアクティベートされるとき、レジスタ１７３、トランジスタ１７１、レジスタ１６９、トランジスタ１６７、レジスタ１６８及びトランジスタ１６４を通じてＹパス１６６が、ノード１１９とノード１１８間の接続を与える。レジスタ１７３，１６９及び１６８は、グローバル金属ビット線及び拡散ビット線に起因する抵抗を表す。
【００１３】
図１Ａを継続して参照すると、ビット線１４１及び１５１が“フローティング”状態であり、隣接するメモリセルを通じてグラウンドにパターン依存するパスを有し得る。ワード線１２５（図１Ａに“ＷＬ”として指定）はメモリセル１０５のゲートターミナルに接続され、メモリセル１０５をアクティベートするように利用される。メモリセル１０５がアクティベートされると、メモリセル１０５によって流れる電流１１０の量がメモリセル１０５の“プログラムされた”あるいは“消去された”状態を示す。例示的な実施形態において、メモリセル１０５が“プログラムされた”（即ち、“０”ビットを表す）状態であれば、例えば１０μＡより低電流がメモリセルに流される。反対に、メモリセル１０５が“消去された”（即ち、“１”ビットを表す）状態であれば、例えば、２０μＡより高電流がメモリセル１０５に流される。  
【００１４】
図１Ａに示されるように選択回路１０２によって構築された接続によって、検知回路１６０が、メモリセル１０５を通じてメモリセル電流１１０を確認しようとして電流１３０を検知する。しかし、この構成においては幾つかの難点がある。例えば、メモリセル１０５がプログラムされたセル（“０”ビットに対応）であるとき、ノード１２３からノード１４３までのリーク電流１３５が、隣接メモリセル１５５と、隣接メモリセル１５５と接地間の全ての隣接セルが消去されたセル（“１”ビットに対応）であるときに流れ得る。リーク電流１３５に関する他の電位ソースは、図１Ａに示すメモリセル１５５の右サイドに位置するメモリセルの幾つかのビット線をチャージするために存在し得る過渡電流である。結果として、検知回路１６０によって検出された電流１３５は、メモリセル電流１１０とリーク電流１３５の合計になり、メモリセル１０５がプログラムされたセルであるとき読み出しオペレーション時に電流１３０を実質的に引き上げ、リードマージンを減少する。上述したように、読み出しオペレーション中リードマージンが小さくなることは、読み出しオペレーションの信頼度を低下させる。
【００１５】
図２には、既存の他の選択回路２０２に従って実現されたメモリ回路配置２００が示される。図２にメモリセル２０５のビット線２２１が、“ドレイン”ビット線（図２に“Ｄ”として指定）として選択回路２０２によってＹパス２６６ｂを通じてノード２２３を検知回路２６０に接続することによって構成される。ビット線２１６は、検知回路２０２によってＹパス２６６ａを通じてノード２１７を接地２６５に結合することによって“ソース”ビット線（図２に“Ｓ”として指定）として構成される。ワード線２２５（図２において“ＷＬ”として指定）は、メモリセル２０５のゲートターミナルに接続され、メモリセル２０５をアクティベートするように利用される。メモリセル２０５がアクティベートされるとき、メモリセル２０５に流される電流２１０の量が、メモリセル２０５の“プログラムされた”あるいは“消去された”状態を示す。
【００１６】
メモリ回路配置２００において、隣接セル２５５のビット線２４１（図２に“Ｐ”として指定）は、選択回路２０２によってＹパス２６６ｃを通じてノード２４３をプリチャージ回路２８０に接続することによって構成される。ビット線２５１は“フローティング”であり、隣接メモリセルを通じてグラウンドにパターン依存するパスを有し得る。Ｙパス２６６ａ〜２６６ｃは、図１Ｂによって示され、上述したようにＹパス１６６によって表され得る。
【００１７】
メモリセル２０５がプログラムされたセル（“０”ビットに対応）であり、隣接メモリセル２５５が消去されたセル（“１”ビットに対応）であるとき、ビット線２４１に接続されたノード２４３に、ノード２２３からノード２４３までのリーク電流を減少しようとして、プリチャージ電圧が印加される。例えば、プリチャージ回路２８０は、検知回路２６０によってノード２４３に印加されたレベルと大体同様のレベルで電圧をノード２２３に印加し得る。
メモリセル２０５がプログラムされたセル（“０”ビットに対応）で、隣接メモリセル２５５が消去されたセル（“１”ビットに対応）であるとき、ノード２４３においてプリチャージ電圧を印加するステップがノード２２３からノード２４３までのリーク電流を減少させる。その一方で、隣接メモリセル２５５が消去されたセル（“１”ビットに対応）で、メモリセル２０５が消去されたセル（“０”ビットに対応）であるとき、ノード２４３からノード２２３へのリーク電流２３５が生じ得る。
その理由は、メモリセル２０５が消去されたセルであるとき、メモリセル電流２１０がＹパス２６６ｂを通じてノード２２３において印加された電圧を減少しようとするからである。結果として、ノード２４３とノード２２３間の電流の差異が、消去されたメモリセル２５５を通じてノード２４３からノード２２３へのリーク電流２３５を引き込もうとする。この事例において、検知回路２６０が、メモリセル電流２１０とリーク電流２３５間の差異に応じて電流２３０を検知し、メモリセル２０５が消去されたセルであるとき電流２３０を実質的に減少させる。それによってメモリ読み出しオペレーション中リードマージンが小さくなる。上記に指摘したようにメモリリードオペレーション中このリードマージンを小さくなると、読み出しオペレーションの信頼度を損ねる。
【００１８】
図３を参照すると、本発明の一実施形態に従って選択回路３０２の機能ブロック図が示される。以下に記載されるように選択回路３０２が、結果としてメモリ読み出しオペレーション中に高速で精密な方法でリードマージンロスを抑えることができる、メモリデバイス部分に応じてメモリ回路配置３００を構築する。本発明は、例示的な実施形態において示されるように２つのバイナリビット、“左”ビット、“右”ビットを記録可能なメモリセルでの利用に適合可能である。左ビットが“０”あるいは“１”を表す一方、右ビットは、左ビットに関わらず、“０”あるいは“１”を表し得る。しかし、本発明は、例えば、シングルビットのみを記録するようなメモリセルの他の形式での利用にも適合可能である。
【００１９】
選択回路３０２は、検知回路３６０、プリチャージ回路３８０、及び接地３６５に対応する接続を実行する検知回路セレクタ３６４、プリチャージ回路セレクタ３６７、及び接地セレクタ３６２を含む。検知回路セレクタ３６４、プリチャージ回路セレクタ３６７、及び接地セレクタ３６２は、以下に記載された接続を構築するための回路を含み、例えば、コラムデコーディングロジック（図示せず）によってコントロールされたトランジスタのようなスィッチデバイスを含んでよい。以下に記載され、図３に示されるＹパス３６６ａ〜３６６ｈの各々は、上述され、図１Ｂに示されるようにＹパス１６６によって表すことができる。
【００２０】
図３に示される特定的な実施形態において、選択回路３０２は同じワード線３２５（図３に“ＷＬ”として指示）に沿った隣接メモリセル３０１，３０５，３５５，３７０，３７２，及び３９２を含むメモリ回路配置３００用の接続を確立する。以下に記載され、図３に表された接続は、メモリセル３０５の左ビット３８２を含む読み出しオペレーションが実行されるとき、選択回路３０２によって確立される。簡明を期すために以下に記載されないが、選択回路配置（図示せず）がメモリセル３０５の右ビット３８４を含む読み出しオペレーションが実行されるとき本発明に従って構築可能である。本発明において、読み出しオペレーションが実行されるメモリセル３０５も、“ターゲットセル”と称され、その一方で、メモリセル３０５に近接する各メモリセル３０１，３５５，３７０，３７２，３９０及び３９２は“近接”セルと称される。
【００２１】
メモリ回路配置３００において、選択回路３０２がメモリセル３０５の“ソース”ビット線（図３に“Ｓ”として指示）としてビット線３１６を構成する。それ故、接地セレクタ３６２が、ノード３１７をＹパス３６６ｂを通じて接地３６５に結合する。同様に、隣接メモリセル３０１のビット線３１４が、接地セレクタ３６２（メモリセル３０１がメモリセル３０５とビット線３１６を共有する）によってソースビット線として構成される。それ故、接地セレクタ３６２がノード３１５をＹパス３６６ａを通じて接地３６５に結合する。セレクタ回路３０２が、メモリセル３０５の“ドレイン”ビット線（図３に“Ｄ”として指示）としてビット線３２１を構成する。従って、検知回路セレクタ３６４が、検知回路３６０がノード３２０において接続されるＹパス３６６ｃを通じてノード３２３をノード３２０に接続する。ワード線３２５がメモリセル３０５のゲートターミナルに接続され、メモリ読み出しオペレーション中メモリセル３０５をアクティベートするように利用される。この実施例において、メモリセル３０５がアクティベートされるとき、メモリセル３０５によって引き込まれた電流３１０の量は、メモリセル３０５の左ビット３８２の“プログラムされた”あるいは“消去された”状態を示す。
【００２２】
メモリセル３５５は、メモリセル３０５に隣接し、ノード３２３においてメモリセル３０５とビット線３２１を共有する。本発明に従ってメモリセル３５５のビット線３４１は、回路セレクタ３６４によってドレインビット線として構成される。より詳細には、メモリ回路配置３００において、検知回路セレクタ３６４は、Ｙパス３６６ｄを通じてビット線３４１のノード３４３をノード３２０に接続する。ノード３２０に接続されたビット線３２１がドレインビット線として構成され、ノード３２０に接続されたビット線３４１もドレインビット線として構成され、従って、Ｙパス３６６ｄを通じて検知回路３６０に接続される。同様に、隣接メモリセル３７０のビット線３５１も、ビット線３５１のノード３５３をＹパス３６６ｅを通じてノード３２０に接続することによって、検知回路セレクタ３６４によってドレインビット線として構成される。ノード３２０に接続されたビット線３２１がドレインビット線として構成されるので、ノード３２０に接続されているビット線もドレインビット線として構成され、それ故、Ｙパス３６６ｅを通じて検知回路３６０に接続される。
【００２３】
メモリ回路配置３００における追加の“ドレイン”ビット線としてビット線３４１と３５１を構成することによって、全体の電流３３２が、メモリセル３０５の左ビット３８２と関連付けられたメモリセル電流３１０をより精密に表し、それ故、リードマージンロスが著しく削減される。以下に本発明のこれらのフィーチャを記載する。メモリセル３０５の左ビット３８２は、消去されたビット（“１”ビットに対応）であり、隣接するメモリセル３５５及び３７０が消去されたセル（“０”ビットに対応）であるとき、隣接メモリセルと通じたリーク電流３５５は、殆ど電流３３３に等しく、隣接メモリセル３７０を通じたリーク電流３３７は、殆ど電流３３８に等しい。従って、電流３３３がノード３４３とノード３２０の接続を通じて追加されるので、リーク電流３３３５及び３３７に起因する電流３３０における減少量は、実質的にすべて回復される。更に、電流３３８は電流３３３を形成するために電流３９３に添加され、それによって、リーク電流３３７を補償する。結果として、検知回路３６０によって検知される電流３３２の全部は、メモリセル３０５によって引き込まれた電流３１０にかなり近い物となる。
【００２４】
メモリセル３０５の左ビット３８２の状態を検知するとき、この技術を通じたリーク電流の回復が、結果として著しく削減されたリードマージンロスをもたらす。例として基準管電流１５μＡを用いて、メモリセル３０５が消去されたセルであるときメモリセル電流３１０が約２１μＡであると想定すると、メモリセル３５５を通じたリーク電流３３５は大体６μＡであり、メモリセル３７０を通じたリーク電流３３７は１μＡである。この場合、電流３３０は、メモリセル電流３１０からリーク電流３３５をマイナスした電流に相当し、約１５μＡである。電流３３３は、電流３３８をプラスした電流３９３に相当する。電流３９３は、約５μＡであり、電流３３８が大体１μＡであるので、電流３３３は約６μＡになる。従って、検知回路３６０によって検出された電流３３２の合計は、電流３３０（１５μＡ）プラス電流３３３（６μＡ）に相当し、約２１μＡであり、メモリセル３０５の左ビット３８２に流れる電流３１０にかなり近くなる。隣接メモリを通じた追加のリーク電流、例えば、メモリセル３７２を通じた電流３４０、は、メモリセル３１０に流れる電流３１０に比較するとかなり低い。従って、そのような追加のリーク電流は電流３３２全体に対する影響が比較的少なくて済む。選択回路３０２によって構築された構成に起因して、検知回路３６０によって検出された電流３３２の合計は、リーク電流３３５と３３７を補償するためにメモリセル３０５の左ビット３８２に流れる電流３１０にかなり近くなる。加えて、基準管電流１５μＡに約５μＡの要請されたリードマージンが与えられる。
【００２５】
更に図３に示されるように、プリチャージ回路セレクタ３６７は、メモリセル３７２，３９０，及び３９２の対応するビット線３７５，３９６及び３９８を“プリチャージ”ビット線（図３に“Ｐ”として指示）として構成する。そのような場合、ノード３７６，３９５及び３９７が、プリチャージ回路セレクタ３６７によって対応するＹパス３６６ｆ、３６６ｇ、及び３６６ｈに接続される。例として、プリチャージ回路３８０は、検知回路３６０によってＹパス３６６ｅを通じてノード３５３に印加された電圧と大体同様のレベルの電圧を対応するノード３７６，３９５，及び３９７に印加し得る。
【００２６】
この構成により、ノード３７６，３９５，及び３９７におけるプリチャージ電圧が、メモリセル３７２を通じての（即ちノード３５３からノード３７６への）リーク電流３３９を大幅に減少させる。特に、メモリセル３０５の左ビット３８２がプログラムされたビット（“０”ビットに対応）であり、メモリセル３７２と、メモリセル３７２及び接地間の全ての隣接セルが消去されたセル（“１”ビットに対応）であり、及び／又はリーク電流３３９が図３に示されるメモリセル３９２の右サイドに位置するメモリセル用の幾つかのビット線をチャージするために存在し得る過渡電流に起因してメモリセル３７２に流れる場合に、このような減少がなされる。
プリチャージ電圧がノード３７６の右サイド、即ち、ノード３９５，３９７に添加されることによって、ノード３７６が、右サイド方向への接地パス及び／又は過度電流パスによって影響を受けることがかなり少なくなるので、リーク電流３３９が減少される。実際、ノード３９５及び３９７における電圧は、ノード３７６における電圧に対して、ノード３９７の右サイドへの接地パス及び／又は過度電流パスに対してのバッファとなる。ノード３７６が、右サイド方向への接地パス及び過度電流パスにより受ける影響が小さくなるので、ノード３７６における電圧は、ノード３５３における電圧に近くなり、それ故、電流３３９が著しく減少される。従って、リーク電流３３９が大幅に減少されるので、検知回路３６０によって検出されたトータルの電流、つまり総電流３３２は、メモリセル３０５に流れるメモリセル電流３１０にかなり近くなる。結果として、メモリセル３０５の左ビットがプログラムされたビットであれ、消去されたビットであれ、隣接メモリセル３５５，３７０，３７２，３９０及び３９２が消去されたセルであってさえも、リードマージンロスは、何れの場合においても大幅に小さく抑えられる。従って、メモリセル３０５の左ビット３８２に係る読み出しオペレーション中においてかなり高い精度及び信頼性で、基準電流（図示せず）に対する電流３３２の比較が実行可能である。
【００２７】
図３の例示的な実施形態に表されるように、隣接メモリセル、例えば、隣接メモリセル、例えば、メモリセル３５５及び３７０用に追加された“ドレイン”ビット線、例えば、ビット線３４１及び３５１が、メモリセル３０５の左ビット３８２が消去されたビットであり、隣接メモリセルが消去されたセルであるとき、リードマージンロスを小さくする。更に、隣接メモリセル、例えば、メモリセル３７２，３９０，及び３９２用に追加した“プリチャージ”ビット線、例えば、ビット線３７５，３９６，及び３９８が、メモリセル３０５の左ビット３８２がプログラムされたビットであるとき、及び隣接メモリセル３７２，３９０，及び３９２が消去されたセルであるとき、リードマージンロスを小さくする。しかし、本発明の他の実施形態において、追加した“ドレイン”ビット線、追加した“プリチャージ”ビット線及び／又は追加した“ソース”ビット線の数は、特定的に求められる精密度、電力予算、及びアクセス速度によって選択されてよい。例えば、幾つかの実施形態において、検知回路セレクタ３６４は、追加した“ドレイン”ビット線が一つだけという構成をとることもでき、プリチャージ回路セレクタ３６７は、２つの“プリチャージ”ビット線のみの構成とし得る。一方で、他の実施形態においては、電力消費及びアクセス速度を向上することと引き替えに、加した“ドレイン”ビット線及び“プリチャージ”ビット線を追加してもよい。
【００２８】
図４を参照すると、本発明の一実施形態に従って、選択回路４０２の回路図が示される。以下に記載されるように、選択回路４０２がメモリセル４０５に係るメモリ読み出しオペレーション中メモリデバイス部分４００用の接続を構築する。この例示的な実施形態は、この例示的な実施形態に表されるように２つのバイナリビット、“左”ビットと“右”ビットを記録可能であるメモリセルでの使用に適合可能である。左ビットは“０”あるいは“１”表し得、一方、右ビットは左ビットから独立して“０”あるいは“１”を表し得る。しかし、本発明は、例えば、シングルビットのみを記録するようなメモリセルの他の形式での利用にも適合可能である。
【００２９】
メモリデバイス４００は多数のメモリセルを含むが、簡明性を期すためにその一部のみが表され、以下に記載される。より具体的には、メモリセル４０１，４０５，４５５，４７０，４７２，４９０及び４９２は、メモリデバイス４００内のデータブロック４０９の近接するメモリセルとして識別される。図４に示される特定的な実施形態において、データブロック４０９の一部のみしか示されないが、例えば、データブロック４０９は、３２個のメモリセルを含み、各メモリセルは２ビットを記録することができる。従って、メモリデバイス４００の各データブロックは、６４ビットを記録可能である。
【００３０】
本発明に従って、選択回路４０２は、ノード４６０を経由してデータブロック用に検知回路へ、ノード４８０を経由してプリチャージ回路へ、及び接地４６５への接続を構築する。図４に表される特定的な実施形態において、メモリセル４０５の左ビット４８５に係わる読み出しオペレーションが実行されるとき、選択回路４０２がデータブロック４０９用に特定的な構成を構築する。
【００３１】
図４に示されるように、選択回路４０２が、メモリセル４０５のビット線４２１を“ドレイン”ビット線（図４に“Ｄ”として指定）として、メモリセル４０５のビット線４１６を“ソース”ビット線（図４に“Ｄ”として指定）として構成する。選択回路４０２は、メモリセル４５５のビット線４４１と、メモリセル４７０のビット線４５１を、“ドレイン”ビット線として更に構成する。選択回路は、又、メモリセル４７２の各ビット線４７５、メモリセル４９０のビット線４９６、及びメモリセル４９２のビット線４９８を“プリチャージ”ビット線（図４に“Ｐ”として指定）として構成する。
ワード線４２５は、データブロック４０９の各メモリセルのゲートターミナルに接続され、データブロック４０９のメモリセル、例、ターゲットセル４０５を含む読み出しオペレーション中データブロック４０９のメモリセルをアクティベートするために利用される。図４に示される特定的な実施形態において、メモリセル４０５の左ビット４８２に流れる電流４１０は、メモリセル４０５がアクティベートされるとき、左ビット４８２の“プログラムされた”あるいは“消去された”状態を示す。
【００３２】
図３を参照しながら上述されたように、メモリセル４０５の左ビット４８２を含む読み出しオペレーション用に追加する“ドレイン”ビットとしてビット線４４１と４５１を構成することで、メモリセル４０５の左ビット４８２が消去されたビット（“１”ビットに対応）であり、メモリセル４５５及び４７０が消去されたセルであるとき、メモリセル４５５を通じたノード４４３からノード４２３までの、及びメモリセル４７０を通じたノード４５３からノード４４３までの全てのリーク電流を補償し、回復を実行する。
メモリセル４０５の左ビット４８２を含む読み出しオペレーション用に“プリチャージ”ビット線としてビット線４７５，４９６及び４９８を構成することで、メモリセル４０５の左ビット４８２がプログラムされたビット（“０”ビットに対応）であり、メモリセル４７２，４９０及び４９２が消去されたセルであり、及び／又は図３に関連して記載されたようにメモリセル４９２の右サイドに位置するメモリセル用のビット線の幾つかにチャージするように過度電流によってメモリセル４７２を通じて引き込まれたリーク電流が存在し得るとき、メモリセル４７２を通じるノード４５３からノード４７６までの全てのリーク電流を実質的に減少する。
【００３３】
選択回路４０２の詳細を参照すると、データブロック４０９のビット線への接続が、例えば、トランジスタのようなスイッチデバイスを含む幾つかのセレクタによってコントロールされる。図４に示されるように、選択回路４０２は、セレクタ４６８ａ〜４６８ｍとセレクタ４６９ａ〜４６９ｈを含む。簡明性を期すために図示されないが、他のセレクタがデータブロック４０９の他のビット線をコントロールするために与えられ得る。加えて、選択回路４０２は、４６３ａ〜４６３ｈの８つのセレクタグループに形成された接地回路、検知回路セレクタ、及びプリチャージ回路セレクタを含む。例えば、セレクタグループ４６３ａは、接地セレクタ４６２ａ、検知回路セレクタ４６４ａ、及びプリチャージ回路セレクタ４６７ａを含む。各セレクタグループ４６３ａ〜４６３ｈは、対応する接地セレクタ、対応する検知回路セレクタ、及び対応するプリチャージ回路セレクタを含む。選択回路４０２は、セレクタ４６９ａ〜４６９ｈを除去することによって改変可能であるが、この改変では、セレクタグループ（例、セレクタグループ４６３ａ）の数を倍にする必要がある。
【００３４】
選択回路４０２の種々なセレクタのアクティベーションは、コラムデコーティングロジック（図示せず）によってセレクタに与えられた信号によってコントロールされる。従って、読み出しオペレーションに含まれるデータブロック４０９におけるあるメモリセル用に、適切なアクティベーション信号が、例えば、コラムデコーディングロッジク（図示せず）によって定義されたようにある種のセレクタをターンオン、ターンオフする。このようにターゲットセル４０５用に上述された構成において、例えば、高速で精密な方法において実現されたリードマージンロスの減少が、メモリ読み出しオペレーション中実行され得る。
【００３５】
選択回路４０２のオペレーションを表すために、本発明によって実現された図４に示される検知回路４１０用の例示的な配置を以下に記載する。まずノード４１７に接続されたビット線４１６を参照すると、セレクタ４６８ｂ、４６９ｂ及び４６２ｂをターンオンし、セレクタ４６８ｊ、４６４ｂ及び４６７ｂをターンオフすることにより、ノード４１７を接地４６５に接続することによって、ビット線４１６が“ソース”ビット線として構成される。他のセレクタ（図示せず）は、ノード４７１ｂに接続され得、又、ターンオフされ得る。同様に、ノード４１５に接続されたビット線がノード４１５を接地４６５に接続することによって“ソース”ビット線として構成される。この接続は、セレクタ４６８ａ、４６９ａ、及び４６２ａをターンオンし、セレクタ４６８ｉ、４６４ａ、４６７ａ、及びノード４７１ａに接続された他のセレクタをターンオフすることによって実現されるセレクタ４６８ｃ、４６９ｃ、及び４６４ｃをターンオンし、セレクタ４６８ｋ、４６２ｃ、４６７ｃ、及びノード４７１ｃに接続された他のセレクタをターンオフすることによりノード４６０を経由して検知回路にノード４２３を接続することによって、。ノード４２３に接続されたビット線４２１が“ドレイン”ビット線として構成される。残余のビット線４４１，４５１，４７５，４９６，４９８も、ビット線４４１及び４５１がノード４６０に接続され、ビット線４７５，４９６，及び４９８は、ノード４８０を通じたプリチャージ回路に接続される。この配置によって選択回路４０２が結果として、メモリ読み出しオペレーション用に高速で精密な方法でリードマージロスの減少をもたらす。
【００３６】
図４は選択回路４０２の特定的実施形態を表すが、個々の例に応じて選択回路４０２の向上が更に実行され得る。例えば、読み出しオペレーションに含まれるメモリセルがデータブロック４０９の始まりあるいは末端に近い場合である。この事例において、追加したセレクタ（図示せず）が、隣接するデータブロックにおけるメモリセルと関連づけられたビット線を構成するために与えられ得る。加えて、エレクタ回路４０２の配置が、“ドレイン”ビット線及び／又は“プリチャージ”ビット線の求められた追加の数に従って改変され得る。
【００３７】
本発明の例示的な実施形態の上述した記載から本発明の趣旨の範囲を逸脱することなく本発明の概念を実装するために利用可能である。更に、本発明がある種の実施形態を具体的に参照しながら記載された一方で、当業者であれば、本発明の精神と趣旨の範囲を逸脱することななく変更が可能であることが認識されよう。例えば、“ドレイン”ビット線と“プリチャージ”ビット線が、上述したように本発明の趣旨の範囲を逸脱することなく変更可能である。記載されたあ例示的な実施形態は、全て説明目的であると考えられなくてはならないし、制限されるものではない。本発明は、本文に記載された特定的な実施例に制限されず、本発明の趣旨を逸脱することなく数多くの再配置、修正、及び置き換えが可能であることが理解されなければならない。
【００３８】
以上のように、選択回路が読み出しオペレーション中高速で精密な方法でリードマージン損失の減少をもたらすことが記載された。
【図面の簡単な説明】
【００３９】
【図１Ａ】従来の選択回路によって実現された従来のメモリ回路配置の回路図。
【図１Ｂ】Ｙパスとして指定された簡略化されたＹデコーダあるいはＹ選択パスの図。
【図２】他の従来の選択回路によって実現された従来のメモリ回路配置の回路図。
【図３】本発明に従った選択回路の機能ブロック概略図。
【図４】本発明の一実施形態に従った選択回路の回路図。
【図１Ａ】
2007501490.tif 000003
【図１Ｂ】
2007501490.tif 000004
【図２】
2007501490.tif 000005
【図３】
2007501490.tif 000006
【図４】
2007501490.tif 000007
【手続補正書】
【提出日】平成17年3月7日(2005.3.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ読み出しオペレーション中に、ターゲットセル（３０５）における電流を検知する選択回路を備えたメモリデバイスであって、
グラウンド（３６５）に接続された接地セレクタ（３６２）を含み、前記接地セレクタ（３６２）は、前記ターゲットセル（３０５）の第１ビット線（３１６）をグラウンド（３６５）に接続し、かつ、
検知回路（３６０）に接続された検知回路セレクタ（３６４）を含み、前記検知回路セレクタ（３６４）は、前記ターゲットセル（３０５）の第２ビット線を前記検知回路（３６０）に接続し、前記検知回路セレクタ（３６４）は、前記読み出しオペレーション中に、前記検知回路（３６０）に第１隣接セル（３５５）の第３ビット線（３４１）を更に接続し、前記第１隣接セル（３５５）は、前記ターゲットセル（３０５）に近接し、前記第１隣接セル（３５５）は、前記ターゲットセル（３０５）と前記第２ビット線（３２１）を共有し、
前記検知回路セレクタ（３６４）は、第２隣接セル（３７０）の第４ビット線（３５１）を、前記読み出しオペレーション中前記検知回路（３６０）に接続し、前記第２隣接セル（３７０）は、前記第１隣接セル（３５５）に近接するとともにこの第１隣接セルと前記第３ビット線（３４１）を共有するものであり、
これにより前記検知回路（３６０）によって検知された総電流（３３２）が前記ターゲットセル（３０５）に流れるメモリセル電流（３１０）をより正確に表すように、前記第３ビット線（３４１）及び前記第４ビット線（３５１）が追加ドレインビット線として構成され、読み出しリードマージンロスを小さくする、
選択回路を備えたメモリデバイス。
【請求項２】
前記各ターゲットセル（３０５）及び前記第１隣接セル（３５５）はそれぞれゲートターミナルを含み、これらゲートターミナルは、共通のワード線（３２５）に接続されている、
請求項１記載の選択回路を備えたメモリデバイス。
【請求項３】
前記ターゲットセル（３０５）は、第１ビット（３８２）及び第２ビット（３８４）を記録する、
請求項１記載の選択回路を備えたメモリデバイス。
【請求項４】
プリチャージ回路（３８０）に接続されたプリチャージ回路セレクタ（３６７）を含み、前記プリチャージ回路セレクタ（３６７）は前記読み出しオペレーション中に前記プリチャージ回路（３８０）に第３隣接セル（３７２）の第５ビット線（３７５）を接続し、前記第３隣接セル（３７２）は前記第２隣接セル（３７０）に近接するとともにこの第２隣接セル（３７０）と前記第４ビット線（３５１）を共有する、
請求項１記載の選択回路を備えたメモリデバイス。
【請求項５】
前記プリチャージ回路セレクタ（３６７）は、前記読み出しオペレーション中に第４隣接セル（３９０）の第６ビット線（３９６）を前記プリチャージ回路（３８０）に接続し、前記第４隣接セル（３９０）は、前記第３隣接セル（３７２）に近接するとともにこの第３隣接セルと前記第５ビット線（３７５）を共有する、
請求項４記載の選択回路を備えたメモリデバイス。
【国際調査報告】
2007501490.tif 000008
2007501490.tif 000009