(57)【要約】  本発明は高耐圧用半導体素子およびその製造方法に関するものであり、本発明ではゲート電極パターンを半導体基板の底部に埋め込まれて形成すると共に、このゲート電極パターンの両方の側部にソース／ドレイン拡散層のための低濃度不純物層及び高濃度不純物層を順次に積層形成し、これにより、高濃度不純物層がゲート電極パターンと別途の離隔距離を確保しなくても、自身に必要な一連の電圧降下領域を容易に確保できるように誘導することで、高濃度不純物層及びゲート電極パターンの離隔による素子のサイズ増加を事前に防止することができる。このような本発明の実施によって、高濃度不純物層及びゲート電極パターンの離隔必要性が効果的に除去される場合、最終完成する素子のサイズは大幅に減り、結局、素子のサイズ増加による製造コストの上昇問題点も自然に解決される。
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【特許請求の範囲】
【請求項１】
反転防止層が設けられた素子分離膜によって定義された半導体基板の活性領域に埋め込まれて形成されたゲート電極パターンと、
前記ゲート電極パターンの縁を取り囲むゲート絶縁膜パターンと、
前記ゲート絶縁膜パターンと接触するように、前記ゲート電極パターンの両方に位置し、前記半導体基板の活性領域の上層にイオン注入形成された高濃度不純物層と、
前記ゲート絶縁膜パターンと接触するように前記ゲート電極パターンの両方に位置し、前記高濃度不純物層の下部にイオン注入形成された低濃度不純物層を含むことを特徴とする高耐圧用半導体素子。
【請求項２】
前記高濃度不純物層は、前記素子分離膜の反転防止層と電気的に接触しないように、分離形成されることを特徴とする請求項１記載の高耐圧用半導体素子。
【請求項３】
前記低濃度不純物層は、前記ゲート電極パターンの埋め込まれた深さと最小限同じか、さらに深くイオン注入されることを特徴とする請求項１記載の高耐圧用半導体素子。
【請求項４】
前記ゲート電極パターンは、前記素子分離膜より浅い深さで埋め込まれて形成されることを特徴とする請求項１記載の高耐圧用半導体素子。
【請求項５】
前記ゲート電極パターンは、前記素子分離膜より広い幅を維持することを特徴とする請求項１記載の高耐圧用半導体素子。
【請求項６】
前記ゲート絶縁膜パターンの底部には、前記ゲート絶縁膜パターンを通じて形成されるチャネルのしきい値電圧を調節するためのしきい値電圧制御層が、さらに形成されることを特徴とする請求項１記載の高耐圧用半導体素子。
【請求項７】
半導体基板の活性領域にトレンチを形成するステップと、
前記トレンチの表面にゲート絶縁膜パターンを形成するステップと、
前記ゲート絶縁膜パターンと接触するように前記トレンチの内部にゲート電極パターンを形成するステップと、
前記ゲート絶縁膜パターンと接触し、前記ゲート電極パターンの両方に位置するように、前記半導体基板の活性領域に低濃度不純物層をイオン注入形成するステップと、
前記ゲート絶縁膜パターンと接触し、前記ゲート電極パターンの両方に位置するように、前記低濃度不純物層の上部に高濃度不純物層をイオン注入形成するステップを含むことを特徴とする高耐圧用半導体素子の製造方法。
【請求項８】
前記ゲート絶縁膜パターンの底部に、前記ゲート絶縁膜パターンを通じて形成されるチャネルのしきい値電圧を調節するためのしきい値電圧制御層を形成するステップをさらに含むことを特徴とする請求項７記載の高耐圧用半導体素子の製造方法。
【請求項９】
前記ゲート絶縁膜パターンは、１８０Å〜２５００Åの厚さに形成されることを特徴とする請求項７記載の高耐圧用半導体素子の製造方法。
【請求項１０】
前記低濃度不純物層を高温の環境でドライブイン（driving-in）するステップをさらに含むことを特徴とする請求項７記載の高耐圧用半導体素子の製造方法。
【請求項１１】
前記低濃度不純物層のドライブインのステップは、１０００℃〜１２５０℃の温度で行われることを特徴とする請求項１０記載の高耐圧用半導体素子の製造方法。
【請求項１２】
前記低濃度不純物層のドライブインのステップは、３０分〜６００分間行われることを特徴とする請求項１０記載の高耐圧用半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高耐圧用半導体素子に関するものであり、より詳細にはゲート電極パターンを半導体基板の底部に埋め込まれて形成すると共に、このゲート電極パターンの両方の側部に、ソース／ドレイン拡散層のための低濃度不純物層及び高濃度不純物層を順次に積層形成し、これにより、高濃度不純物層がゲート電極パターンと別途の離隔距離を確保しなくても、自身に必要な一連の電圧降下領域を容易に確保するように誘導することにより、高濃度不純物層及びゲート電極パターンの離隔による素子のサイズ増加を事前に防止できるようにする高耐圧用半導体素子に関するものである。また、本発明は、このような高耐圧用半導体素子を製造する方法に関するものである。
【背景技術】
【０００２】
最近、液晶表示装置、プラズマ表示装置などのような多様な機種の電子機器が開発普及し、これらの電子機器に設けられた様々な種類の周辺デバイスと接続・動作しなければならない高耐圧用半導体素子に対する需要も急激な増加傾向を示している。
【０００３】
図１に示すように、従来の技術による高耐圧用半導体素子システムの下で、通常、半導体基板（１）は、素子分離膜（２）によって素子分離領域及び活性領域に分離定義され、この状況で、半導体基板（１）の活性領域には、ゲート電極パターン（１０）、ゲート絶縁膜パターン（９）、ソース／ドレイン拡散層（８、５）などが配置される。この場合、ソース／ドレイン拡散層（８、５）は、高濃度不純物層（７、４）及び低濃度不純物層（６、３）などが組み合わされた構成を有する。
【０００４】
このような従来の技術による高耐圧用半導体素子で、図に示すように、ソース／ドレイン拡散層（８、５）の高濃度不純物層（７、４）は、一定水準以上の電圧降下領域を確保するために、ゲート電極パターン（１０）の両方の端部から一定距離Ｌほど離隔された構造を有する。
【０００５】
勿論、このように、ソース／ドレイン拡散層（８、５）の高濃度不純物層（７、４）が、ゲート電極パターン（１０）と一定の離隔距離が維持できなければ、正常な電圧降下領域が確保できなくなるため、その影響で、素子には例えば、外部から加えられる高電圧によって低濃度不純物層（６、３）の外郭ラインが、動作電圧に到逹する前に破壊されるなどの深刻な問題点が有り得る。
【０００６】
このような構造下で、素子の電圧降下方向は、高濃度不純物層（７、４）それぞれから低濃度不純物層（６、３）それぞれを向けた方向、即ち、チャネル方向と同様に半導体基板（１）の表面に沿う横方向を形成する。これは低濃度不純物層の深さがある程度確保されれば、電場が最も大きくかかる曲面部分が最も先に破壊されるからである。
【０００７】
しかし、このように、ソース／ドレイン拡散層（８、５）の高濃度不純物層（７、４）をゲート電極パターン（１０）の端部に一定距離Ｌほど離隔形成させる場合、生産者側では一定水準以上の電圧降下領域を確保することができる利点を幾分獲得することができるが、この場合、該当生産者側では高濃度不純物（７、４）層の離隔距離に比例して、最終完成する高耐圧用半導体素子のサイズが大幅に増加する深刻な問題点を甘んじて受け入れるしかなく、その影響で、素子の製造コストが急騰する問題点も共に甘受するしかない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の目的はゲート電極パターンを半導体基板の底部に埋め込まれて形成すると共に、このゲート電極パターンの両方側部にソース／ドレイン拡散層のための低濃度不純物層及び高濃度不純物層を順次に積層形成し、これにより、高濃度不純物層がゲート電極パターンと別途の離隔距離を確保しなくても、自身に必要な一連の電圧降下領域を容易に確保できるように誘導することで、高濃度不純物層及びゲート電極パターンの離隔による素子のサイズ増加を事前に防止することにある。
【０００９】
本発明の他の目的はゲート電極パターン及びソース／ドレイン拡散層の形態改善を通じて、素子のサイズ最小化を図り、これにより、最終完成される素子の製造コストを大幅に低減することにある。
【００１０】
本発明の上述した、また他の目的は添付した図面に基づいて、本発明をさらに詳細に説明する。
【課題を解決するための手段】
【００１１】
前記のような目的を達成するために本発明では、反転防止層が設けられた素子分離膜によって定義された半導体基板の活性領域に埋め込まれて形成されたゲート電極パターンと、ゲート電極パターンの縁を取り囲むゲート絶縁膜パターンと、ゲート絶縁膜パターンと接触するようにゲート電極パターンの両方に位置し、半導体基板の活性領域上層にイオン注入形成された高濃度不純物層と、ゲート絶縁膜パターンと接触するようにゲート電極パターンの両方に位置し、 高濃度不純物層の下部にイオン注入形成された低濃度不純物層の組み合わせからなる高耐圧用半導体素子を開示する。
【００１２】
また、本発明の他の面では、半導体基板の活性領域にトレンチを形成するステップと、トレンチの表面にゲート絶縁膜パターンを形成するステップと、ゲート絶縁膜パターンと接触するようにトレンチの内部にゲート電極パターンを形成するステップと、ゲート絶縁膜パターンと接触し、ゲート電極パターンの両方に位置するように、半導体基板の活性領域に低濃度不純物層をイオン注入形成するステップと、ゲート絶縁膜パターンと接触し、ゲート電極パターンの両方に位置するように、低濃度不純物層の上部に高濃度不純物層をイオン注入形成するステップの組み合わせからなる高耐圧用半導体素子の製造方法を開示する。
【発明を実施するための最良の形態】
【００１３】
以下、添付された図面を参照して、本発明による高耐圧用半導体素子及びその製造方法を詳細に説明すると次のようである。
【００１４】
図２に示すように、本発明による高耐圧用半導体素子は、素子分離膜（１２）によって定義された半導体基板（１１）の活性領域に埋め込まれて形成されたゲート電極パターン（２０）と、ゲート電極パターン（２０）の縁を取り囲むゲート絶縁膜パターン（１９）と、ゲート絶縁膜パターン（１９）と接触するように、ゲート電極パターン（２０）の両方の側部に位置し、ソース／ドレイン拡散層（１８、１５）を成す高濃度不純物層（１７、１４）及び低濃度不純物層（１６、１３）の組み合わせからなる。この場合、素子分離膜（１２）の底部には、該当素子分離膜（１２）の素子分離機能の向上のための反転防止層（１２a）が追加形成され得る。
【００１５】
この状況で、ゲート絶縁膜パターン（１９）は、ゲート電極パターン（２０）の動作により、ソース拡散層（１８）からドレイン拡散層（１５）に至る横方向のチャネルを形成し、この場合、ゲート絶縁膜パターン（１９）の底部には好ましく、ゲート絶縁膜パターン（１９）を通じて形成されるチャネルのしきい値電圧を調節するためのしきい値電圧制御層（２１）が追加形成される。
【００１６】
この時、前のゲート電極パターン（２０）は望ましく、素子分離膜（１２）より浅い深さで埋め込まれて形成し、素子分離膜（１２）より概して広い幅を維持する。
【００１７】
このような本発明のシステム下で、図に示すように、高濃度不純物層（１７、１４）は、半導体基板（１１）の活性領域上層にイオン注入形成される構造を有し、低濃度不純物層（１６、１３）は、この高濃度不純物層（１７、１４）の下部にイオン注入形成される構造を有する。即ち、本発明の実現環境下で、高濃度不純物層（１７、１４）及び低濃度不純物層（１６、１３）は、互いに順次に積層構造を有する。
【００１８】
勿論、本発明の高濃度不純物層（１７、１４）及び低濃度不純物層（１６、１３）が何の問題点が無く、このような積層構造を有する理由は、ゲート電極パターン（２０）が従来とは違い、半導体基板（１１）の底部に埋め込まれて形成される構造を有しているからである。
【００１９】
従来のシステム下で、ソース／ドレイン拡散層の高濃度不純物層は、ある程度水準以上の電圧降下領域を確保するために、ゲート電極パターンの両方端部から一定距離Ｌほど離隔された構造を有し、この状況で、素子の電圧降下方向は、高濃度不純物層から低濃度不純物層を向けた方向、即ち、チャネル方向と同様に半導体基板の表面に沿う横方向を形成し、この場合、最終完成される素子のサイズは、高濃度不純物層の離隔距離に比例して不可避に大幅に増加するしかない。
【００２０】
しかし、本発明のシステム下で、高濃度不純物層（１７、１４） 及び低濃度不純物層（１６、１３）は、上下に配置された順次的な積層構造を形成するため、素子の電圧降下方向は、それぞれの高濃度不純物層（１７、１４）からそれぞれが、低濃度不純物層（１６、１３）を向けた方向、 即ち、チャネル方向と反対に、半導体基板（１１）の底部に向けた縦方向を形成し、結局、本発明が実現される場合、高濃度不純物層（１７、１４）は、ゲート電極パターン（２０）と別途の離隔距離を確保しなくても、自身に必要な一連の電圧降下領域を容易に確保することができる。
【００２１】
勿論、このような本発明の実施によって、高濃度不純物層（１７、１４）及びゲート電極パターン（２０）の離隔必要性が効果的に除去される場合、最終完成する素子のサイズは大幅に減り、結局、素子のサイズ増加による製造コストの上昇問題点も自然に解決される。
【００２２】
このような本発明を実現するにあたって、素子分離膜（１２）の反転防止層（１２a）と、高濃度不純物層（１７、１４）との位置関係は、非常に重要な要素として作用することができる。これはもし、素子分離膜（１２）の反転防止層（１２a）と高濃度不純物層（１７、１４）が互いに接触する場合、その影響で、高濃度不純物層（１７、１４）が耐えられる高耐圧の範囲が大きく減る深刻な問題を引き起こすことがあるからである。
【００２３】
本発明では、このような問題点を予め十分に考慮し、高濃度不純物層（１７、１４）及び素子分離膜（１２）の反転防止層（１２a）を互いに電気的に接触しないように、完全に分離形成することにより、高濃度不純物層（１７、１４）の高耐圧範囲の縮小を事前に防止する。
【００２４】
また、本発明を実現するにあたって、ゲート電極パターン（２０）の埋め込まれた深さと低濃度不純物層（１６、１３）の接合深さ間の関係は、非常に重要な要素として作用することができる。これはもし、低濃度不純物層（１６、１３）の接合深さが、ゲート電極パターン（２０）の埋め込まれた深さより浅くなる場合、ゲート絶縁膜パターン（１９）及び低濃度不純物層（１６、１３） 間の接触が円滑に行われないので、チャネルが正常に形成されない深刻な問題を引き起こすことがあるからである。
【００２５】
本発明では、このような問題点を事前に充分に考慮し、低濃度不純物層（１６、１３）の接合深さ、例えば、後述するドライブイン工程後の接合深さをゲート電極パターン（２０）の埋め込まれた深さより最小限同じか、さらに深くすることにより、チャネルの円滑な形成を予め図る。
【００２６】
以下、上述した構造を有る高耐圧用半導体素子の製造方法を詳しく説明する。
【００２７】
図３に示すように、本発明では、先ず、一連の高温熱酸化工程を進め、単結晶シリコンなどのような半導体基板（１１）の前面上に例えば、２００Å〜５００Åほどの厚さを有するパッド酸化膜（１０１）を成長させる。
【００２８】
次に、本発明では、一連の低圧化学気相蒸着工程を進め、パッド酸化膜（１０１）の上部に例えば、１０００Å〜２０００Å程の厚さを有するシリコン窒化膜（１０２）を形成させる。
【００２９】
その次に、本発明では、半導体基板（１１）の素子分離領域に感光膜の開口部が位置するように、一連の感光膜パターン（図示せず）を前のシリコン窒化膜（１０２）上に形成させ、この感光膜パターンをエッチングマスクとし、一連の異方性特性を有する乾式エッチング工程、例えば、反応性イオンエッチング工程（Reactive Ion Etching process）を進行させ、半導体基板（１１）の素子分離領域が露出するように、パッド酸化膜（１０１）及びシリコン窒化膜（１０２）をパターニングする。
【００３０】
次に、感光膜パターンをエッチングマスク層に反応性イオンエッチング工程を進行させ、既に露出した半導体基板（１１）の素子分離領域を１００００Å程の深さで異方性エッチングし、これにより、半導体基板（１１）の素子分離領域に素子分離用トレンチ（Ｔ１）を形成させる。
【００３１】
前の過程を通じて、一連の素子分離用トレンチ（Ｔ１）が形成完了すると、本発明では一連のイオン注入工程を通じて、素子分離用トレンチ（Ｔ１）の底部に反転防止層（１２a）を選択的に追加形成した後、例えば、９００℃〜１１００℃程の熱酸化工程を進行させ、素子分離用トレンチ（Ｔ１）の表面に好ましく、４００Å〜６００Å程の厚さを有する酸化膜（図示せず）を形成させる。
【００３２】
次に、本発明では状況によって、例えば、オゾン−ＴＥＯＳ工程（Ｏ３−ｔｅｔｒａ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ  ｐｒｏｃｅｓｓ）、常圧化学気相蒸着工程、プラズマ化学気相蒸着工程、高密度プラズマ化学気相蒸着工程などを選択的に進行させ、素子分離用トレンチ（Ｔ１）の内部に例えば、酸化膜材料を有する素子分離膜（１２）を形成させる。
【００３３】
上述した手順により、素子分離膜（１２）の形成が完了すると、本発明では図４に示すように、半導体基板（１１）の活性領域に感光膜の開口部が位置するように、一連の感光膜パターン（１０３）を前のシリコン窒化膜（１０２）上に形成させ、この感光膜パターン（１０３）をエッチングマスクとし、一連の異方性特性を有する乾式エッチング工程、例えば、反応性イオンエッチング工程を進行させ、半導体基板（１１）の活性領域が露出するように、パッド酸化膜（１０１）及びシリコン窒化膜（１０２）をパターニングする。
【００３４】
次に、図５に示すように、本発明では前の感光膜パターン（１０３）をエッチングマスク層に、例えば、反応性イオンエッチング工程を進行させ、既に露出した半導体基板（１１）の活性領域を３０００Å〜９８００Å程の深さで異方性エッチングし、これにより、半導体基板（１１）の活性領域にゲート電極用トレンチ（Ｔ２）を形成させる。
【００３５】
その次に、本発明では、ゲート電極用トレンチ（Ｔ２）の底面をターゲットとする一連のイオン注入工程を進行させ、ゲート電極用トレンチ（Ｔ２）の底部に一連のしきい値電圧制御層（２１）を形成させる。その次に、前の感光膜パターン（１０３）を除去する。
【００３６】
続いて、本発明では図６に示すように、例えば、８５０℃〜１１００℃程の熱酸化工程を進行させ、ゲート電極用トレンチ（Ｔ２）の表面に好ましく、１８０Å〜２５００Å程の厚さを有するゲート絶縁膜パターン（１９）を成長形成させる。
【００３７】
次に、図７に示すように、本発明では一連の蒸着工程を選択的に進行させ、ゲート電極用トレンチ（Ｔ２）の内部に例えば、高濃度にドーピングされたポリシリコン材料を有し、ゲート絶縁膜パターン（１９）と接触するゲート電極パターン（２０）を形成させる。
【００３８】
続いて、本発明では例えば、リン酸溶液、フッ酸溶液などを活用した一連の湿式エッチング工程を進行させ、シリコン窒化膜（１０２）及びパッド酸化膜（１０１）を半導体基板（１１）の表面から除去する。
【００３９】
上述した手順ににより、半導体基板（１１）の活動領域にトレンチ形態に埋め込まれたゲート絶縁膜パターン（１９）が形成完了すると、本発明では図８に示すように、半導体基板（１１）の活性領域に感光膜の開口部が位置するように一連の感光膜パターン（１０４）を半導体基板（１１）上に形成させ、この感光膜パターン（１０４）をマスクとし、一連のイオン注入工程を進行させることで、ゲート絶縁膜パターン（１９）と接触し、ゲート電極パターン（２０）の両方側部に位置する低濃度不純物層（１６、１３）を形成させる。その次に、前の感光膜パターン（１０４）を除去する。
【００４０】
次に、本発明では、上の低濃度不純物層（１６、１３）の電圧降下能力を向上するために、所定の高温、望ましくは、１０００℃〜１２５０℃の温度環境下で、３０分〜６００分間の一連のドライブイン工程を進行させる。
【００４１】
上述したドライブイン工程が完了した後、本発明では図９に示すように、半導体基板（１１）の活性領域に感光膜の開口部が位置するように、一連の感光膜パターン（１０４）を半導体基板（１１）上に形成させ、この感光膜パターン（１０４）をマスクとし、一連のイオン注入工程を進行させることで、ゲート絶縁膜パターン（１９）と接触すると共に、ゲート電極パターン（２０）の両方の側部に位置し、低濃度不純物層（１６、１３）の上部に位置する高濃度不純物層（１７、１４）を形成させる。 その次に、前の感光膜パターン（１０４）を除去する。
【００４２】
以後、本発明では一連の層間絶縁膜形成工程、コンタクトホール形成工程、金属配線形成工程などを更に繰り返して進行し、完成された形態の高耐圧用半導体素子を製造完了する。
【産業上の利用可能性】
【００４３】
以上で詳細に説明したように、本発明ではゲート電極パターンを半導体基板の底部に埋め込まれて形成すると共に、このゲート電極パターンの両方の側部にソース／ドレイン拡散層のための低濃度不純物層及び高濃度不純物層を順次に積層形成し、これにより、高濃度不純物層がゲート電極パターンと別途の離隔距離を確保しなくても、自身に必要な一連の電圧降下領域を容易に確保できるように誘導することで、高濃度不純物層及びゲート電極パターンの離隔による素子のサイズ増加を事前に防止することができる。
【００４４】
このような本発明の実施によって、高濃度不純物層及びゲート電極パターンの離隔必要性が効果的に除去される場合、最終完成する素子のサイズは大幅に減り、結局、素子のサイズ増加による製造コストの上昇問題点も自然に解決される。
【００４５】
前記のように本発明の特定の実施例を説明して図に示しているが、本発明が当業者によって多様に変形されて実施することが可能である。
【００４６】
このような変形された実施例は、本発明の技術的思想や観点から個別的に理解してはいけない。このような変形された実施例は、本発明の添付された特許請求の範囲内に入らなければならない。
【図面の簡単な説明】
【００４７】
【図１】従来の技術による高耐圧用半導体素子を示す例示図。
【図２】本発明による高耐圧用半導体素子を示す例示図。
【図３】本発明による高耐圧用半導体素子の製造方法を順次に示す工程順序図。
【図４】本発明による高耐圧用半導体素子の製造方法を順次に示す工程順序図。
【図５】本発明による高耐圧用半導体素子の製造方法を順次に示す工程順序図。
【図６】本発明による高耐圧用半導体素子の製造方法を順次に示す工程順序図。
【図７】本発明による高耐圧用半導体素子の製造方法を順次に示す工程順序図。
【図８】本発明による高耐圧用半導体素子の製造方法を順次に示す工程順序図。
【図９】本発明による高耐圧用半導体素子の製造方法を順次に示す工程順序図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
2007526651.tif 000012
2007526651.tif 000013