(57)【要約】  Ｓｉ表面（１５）上において分離層（１１）を貫通するウィンドウ（１３）により、Ｓｉ表面（１５）の選択された領域（１２）を画定するステップ、分離層（１１）の一部によってＳｉ表面（１５）から分離されたくぼみ（１４）を分離層（１１）内に画定するステップ、Ｓｉ表面（１５）の選択された領域（１２）の上にＳｉＧｅ層（１６）を成長させることにより、ウィンドウ（１３）内に転位（１７）を形成してＳｉＧｅ層（１６）内のひずみを開放するステップ、及び、分離層（１１）を越えてくぼみ（１４）内に延びるまでＳｉＧｅ層（１６）を更に成長させることにより、くぼみ（１４）内にＳｉＧｅのほぼ転位のない領域（１８）を形成するステップを含む格子チューニング半導体基板形成方法を提供する。必要に応じて、ＳｉＧｅ層（１６）の、分離層（１１）を越えて成長した部分を研磨によって除去し、くぼみ（１４）内のＳｉＧｅのほぼ転位のない領域（１８）をウィンドウ（１３）内のＳｉＧｅ領域から分離することができる。更に、ＳｉＧｅ層（１６）及び分離層（１１）をくぼみ（１４）の近傍を除くＳｉ表面（１５）から除去し、分離層（１１）部分によってＳｉ表面（１５）から分離されたＳｉＧｅのほぼ転位のない領域（１８）をＳｉ表面（１５）上に残すことができる。
2007513499.tif 000002
【特許請求の範囲】
【請求項１】
格子チューニング半導体基板の形成方法であって、
（ａ）半導体表面（１５）の選択された領域（１２）を、半導体表面（１５）上の分離層（１１）を貫通して延びるウィンドウ（１３）によって画定するステップ、
（ｂ）ウィンドウ（１３）近傍の分離層（１１）内にくぼみ（１４）を画定するステップ、
（ｃ）半導体表面（１５）の選択された領域（１２）上に、半導体表面（１５）の材料と格子整合しない半導体材料の活性層（１６）を成長させることにより、ウィンドウ（１３）内に転位（１７）を形成して活性層（１６）内のひずみを開放するステップ、及び
（ｄ）分離層（１１）を越えて延び、くぼみ（１４）内を満たすように活性層（１６）を更に成長させて、くぼみ（１４）内に前記半導体材料からなるほぼ転位のない領域（１８）を形成するステップ
を含む方法。
【請求項２】
活性層（１６）を成長させてくぼみ（１４）を満たすステップの後で、活性層（１６）の分離層（１１）を越えて成長した部分を除去することにより、くぼみ（１４）内の前記半導体材料からなるほぼ転位のない領域（１８）を、ウィンドウ（１３）内の前記半導体材料の領域から分離する、請求項１に記載の方法。
【請求項３】
活性層（１６）の分離層（１１）を越えて成長した部分を、分離層（１１）の高さまで研磨によって除去する、請求項２に記載の方法。
【請求項４】
活性層（１６）を成長させてくぼみ（１４）を満たすステップの後で、くぼみ（１４）の近傍を除いて半導体表面（１５）から活性層（１６）と分離層（１１）とを除去することにより、分離層（１１）部分によって半導体表面（１５）から分離された半導体材料のほぼ転位のない領域（１８）を半導体表面（１５）上に残す、請求項１ないし３のいずれか１項に記載の方法。
【請求項５】
活性層（１６）及び分離層（１１）をエッチングにより半導体表面（１５）から除去する、請求項４に記載の方法。
【請求項６】
活性層（１６）を高温で焼きなましすることにより、活性層（１６）内のひずみをほぼ完全に開放する、請求項１ないし５のいずれか１項に記載の方法。
【請求項７】
活性層（１６）の成長を、室温〜１２００℃、好ましくは３５０〜９００℃の温度で実行し、活性層（１６）の焼きなましを、室温〜１５００℃、好ましくは５００〜１２００℃の高温で実行する、請求項６に記載の方法。
【請求項８】
半導体表面がＳｉ表面であり、活性層（１６）の半導体材料がＳｉＧｅである、請求項１ないし７のいずれか１項に記載の方法。
【請求項９】
活性層（１６）が、ＳｉＧｅ層（１６）内でほぼ一定のＧｅ組成比を有する、請求項８に記載の方法。
【請求項１０】
活性層（１６）が第１及び第２の部分層から成り、一方の部分層のＧｅ組成比が、その部分層内でほぼ一定であり、他方の部分層のＧｅ組成比が、その部分層内で第１のレベルから第１のレベルよりも大きい第２のレベルに増大する、請求項８に記載の方法。
【発明の詳細な説明】
【発明の開示】
【０００１】
本発明は、格子チューニング半導体基板の生成に関し、具体的には、内部にＭＯＳＦＥＴのような活性半導体デバイスが作られる、ひずみシリコン又はＳｉＧｅ（シリコン／ゲルマニウム）活性層及び無ひずみＩＩＩ−Ｖ半導体活性層の成長に適した緩和ＳｉＧｅ「仮想基板」の生成に関するが、これに限定されない。
【０００２】
Ｓｉウェハ上にひずみシリコン層をエピタキシャル成長させ、間に緩和ＳｉＧｅバッファ層を設けること、及びＭＯＳＦＥＴのような半導体デバイスをひずみＳｉ層内に製作して半導体デバイスの特性を強化することが知られている。このバッファ層は、下方のＳｉ基板の格子間隔よりも格子間隔を大きくするために設けられ、一般に仮想基板と称される。
シリコン基板上にシリコンとゲルマニウムの合金（ＳｉＧｅ）をエピタキシャル成長させてバッファ層を形成することも知られている。ＳｉＧｅの格子間隔はＳｉの通常の格子間隔よりも大きいので、バッファ層の緩和が可能であれば、このようなバッファ層を設けることによって格子間隔を増大することができる。
バッファ層の緩和化は不可避的に、ひずみを開放するためのバッファ層内における転位生成を伴う。これらの転位は一般に、その下地の表面から半ループを形成し、これが延びてひずみインタフェースに長い転位を形成する。しかし、バッファ層の深さ全体にわたって延びるスレディング転移の生成は、表面を不均一にする可能性があり、活性半導体デバイス内に電子を散乱させる可能性があるという点で、基板の品質にとって有害である。更に、ＳｉＧｅ層内のひずみを開放するために多くの転位が必要とされるので、このような転位は不可避的に相互に作用して、スレディング転移のピンニングを生じさせる。加えて、更なる緩和化のためにさらに多くの転位が必要であり、これによりスレディング転移の密度が大きくなり得る。
【０００３】
このようなバッファ層の既知の生成技術、例えば、米国特許第５４４２２０５号、同第５２２１４１３号、ＷＯ９８／００８５７及び特開平６−２５２０４６に開示される技術は、層内でのＧｅ組成に線形勾配を持たせることにより、傾斜領域にわたってひずみインタフェースを分布させる。これは、形成される転位も傾斜領域にわたって分布するために相互作用が起こる可能性が小さいことを意味する。しかし、このような技術は、転位の主な起因源が、多くの転位が原因を同じくする多重化メカニズムであるという欠点を有し、これにより、転位が、一般に同じ原子映進面上に、群をなして集合する。これらの転位群由来のひずみ場により、仮想基板表面に大きなうねりが生じることになり、これは仮想基板の品質にとって有害であり、またスレディング転移を閉じ込める付加的影響をもたらす。
ＵＳ２００２／００１７６４２Ａ１には、そのＧｅ組成比が、基礎部分の材料のＧｅ組成比から次第に増大するＳｉＧｅ層と、そのＧｅ組成比が、層全体にわたって前記増大した値でほぼ一定である、上記組成比が変化するＳｉＧｅ層の上に設けられる均一なＳｉＧｅ層との交互層から成る複数の積層からバッファ層を形成する技術が開示されている。このように、バッファ層全体にわたって段階的に変化するＧｅ組成比が得られるように、組成比が変化するＳｉＧｅ層と均一なＳｉＧｅ層とを交互に設けることにより、インタフェースにおいて転位が横方向に伝播し易くなり、その結果スレディング転移が生じにくく、したがって表面粗さが小さくなる。しかしこの技術では、満足のいく性能を得るために、比較的厚い、注意深く勾配をつけた交互層を必要とし、そのようにした場合でも、スレディング転移の累積により性能が劣化し得るという欠点がある。
【０００４】
本発明の目的は、従来技術よりスレディング転移の密度を減少させることにより性能を強化した格子チューニング半導体基板の生成方法を提供することである。
本発明は格子チューニング半導体基板の形成方法を提供し、本方法は：
（ａ）半導体表面（１５）の選択された領域（１２）を、半導体表面（１５）上の分離層（１１）を貫通して延びるウィンドウ（１３）によって画定するステップ、
（ｂ）ウィンドウ（１３）の近傍の分離層（１１）内にくぼみ（１４）を画定するステップ、
（ｃ）半導体表面（１５）の選択された領域（１２）の上に、半導体表面（１５）の材料と格子整合しない半導体材料の活性層（１６）を成長させることにより、ウィンドウ（１３）内に転位を形成して活性層（１６）内のひずみを開放するステップ、及び
（ｄ）分離層（１１）を越えて延び、くぼみ（１４）内を満たすように活性層（１６）を更に成長させて、くぼみ（１４）内に上記半導体材料からなるほぼ転位のない領域（１８）を形成するステップ
を含む。
【０００５】
このような技術により、例えばＳｉＧｅからなる、スレディング転移のレベルが極めて低い高品質の仮想基板を製造することができ、このスレディング転移のレベルは、１平方センチ当たり１０６未満から事実上ゼロである。これは、ＳｉＧｅ層を更に成長させる前にウィンドウ内のＳｉＧｅ層内に生成される転位がＳｉＧｅ層内のひずみを開放するので、ＳｉＧｅ層を過成長させる際に、くぼみ内にほぼ転位のないＳｉＧｅ領域が生成されるためである。このようにして得られる仮想基板の品質は優良である。生成される仮想基板の品質は、特別な用途、例えば、マイクロエレクトロニクス、又は全ＣＭＯＳ集積システムに適したものにすることもできる。
この技術は特に、仮想基板がウェハ全体を覆うのではなく、所定の領域にのみ存在するという点で有利である。これらの領域は、できるだけ小さくすることができ、例えば電子デバイスの大きさにすることができるので、ウェハ上の他のデバイスの処理に影響を与えることなくひずみシリコンの利点を利用できる。
【０００６】
本発明の好適な実施形態では、活性層を成長させてくぼみ内に延ばした後、分離層を越えて成長させた活性層の部分を除去することにより、ウィンドウ内の前記半導体材料領域から、くぼみ内の前記半導体材料のほぼ転位のない領域を分離する。好ましくは、分離層を越えて成長した活性層の部分を、分離層のレベルまで研磨することにより除去する。研磨により表面を平坦にすると、ほぼ転位のない仮想基板が、通常酸化Ｓｉ層である分離層の材料によって基板から完全に分離された状態で残る。
本発明を更に発展させた態様では、活性層を成長させてくぼみ内に延ばした後、くぼみの近傍を除いて半導体表面から活性層及び分離層を除去することにより、分離層部分により半導体表面から分離された前記半導体材料のほぼ転位のない領域を半導体表面上に残す。好ましくは、活性層及び分離層は、半導体表面からエッチングによって除去する。酸化物上に残された仮想基板は、半導体基板上での正規のシリコンデバイスとの集積が可能なひずみシリコンデバイスの理想的なテンプレートである。したがって、この仮想基板は、ひずみシリコンの性能強化を必要とするデバイスの下にだけ形成すればよい。仮想基板の下地の酸化物は通常薄く構成されるので、デバイス処理のために表面をできるだけ平坦に維持することができる。
【０００７】
活性層を高温で焼きなましすることにより、活性層内のひずみをほぼ完全に開放することができる。更に、活性層の成長を、室温〜１２００℃、好ましくは３５０〜９００℃で行い、活性層の焼きなましを、室温〜１５００℃、好ましくは５００〜１２００℃の高温で行うことができる。
活性層のＧｅ組成比は、活性層内でほぼ一定とすることができる。或いは、活性層が第１及び第２の部分層を備え、これら部分層の一方のＧｅ組成比が部分層内でほぼ一定であり、他方のＧｅ組成成比が、部分層内で第１のレベルから第１のレベルよりも大きい第２のレベルに増大する構成としてもよい。この場合、第１の部分層の成長と第２の部分層の成長との間で中間処理を行う。この中間処理は、第１の部分層に対して高温の焼きなましを行うことにより第１の部分層のひずみをほぼ完全に開放するステップを含むことができる。更に、中間処理ステップは、化学機械研磨ステップを含んでもよい。
活性層は、ＣＶＤ（化学蒸着法）等の、選択的エピタキシャル成長方法によって成長させることができる。
【実施例】
【０００８】
本発明に対する理解を深めるため、以下では添付図面を参照して説明する。
次の記述は、下地のＳｉ基板上に、間にＳｉＧｅバッファ層を配置して仮想格子チューニングＳｉ基板を形成する方法についての説明である。しかし、本発明が、完全緩和純粋Ｇｅにおいて終結する、シリコンとのＩＩＩ−Ｖ集積を可能にする基板を含め、他の種類の格子チューニング半導体基板の生成にも適用可能であることを理解されたい。本発明により、例えばアンチモンのような一つ以上の界面活性剤をエピタキシャル成長プロセスに組み込み、表面エネルギーを削減することで、更になめらかな仮想基板表面及び更に密度の低いスレディング転移を生成することも可能である。
【０００９】
図１に示すように、内部にＭＯＳＦＥＴのような活性半導体デバイスを形成できる、ひずみＳｉ又はＳｉＧｅ活性層と無ひずみＩＩＩ−Ｖ半導体活性層とを成長させるのに適した緩和ＳｉＧｅ仮想基板を形成するための本発明に基づく例示的方法において、酸化Ｓｉの分離層１１をＳｉ基板１０上に成長させ、次いで例えばフォトレジスト層を酸化Ｓｉ層に適用し、フォトレジスト層を選択的に露光及び現像してフォトレジストマスクを形成することによりエッチングすべき領域を画定した後で、分離層１１を選択的にエッチングする。このエッチングステップにより、酸化物全体を貫通してＳｉ表面１５まで延びる少なくとも１つのウィンドウ１３と、酸化物の一部にのみ延びる少なくとも１つのくぼみ１４とが形成される。くぼみ１４が酸化Ｓｉの一部にしか延びないことにより、くぼみ１４は酸化物層１１の下方部分によってＳｉ表面１５から分離される。ウィンドウ１３及びくぼみ１４の異なるエッチングの深さは、例えば２つの別個のマスクを形成し、エッチングステップを順次適用するなどの既知の方法で形成される。例えば、分離層１１は、酸化シリコン膜の上に配置された窒化シリコン膜等の、上下に重ねて配置した２つの別個の分離膜から構成してもよい。くぼみ１４を生成するため、マスクとフォトレジストとを用いてエッチングすべき領域を露光し、次いで選択的化学エッチング又は反応性イオンエッチングを用いて、下部分離膜をエッチングのストッパとして利用し、上部分離膜の選択的エッチングを行うことができる。次に、更なるマスク及びフォトレジストを用いてエッチングすべき領域を露光し、上部分離膜及び下部分離膜の両方を通してエッチングすることによりウィンドウ１３を生成することができる。
【００１０】
図２に示すように、次の選択的ＣＶＤエピタキシャル成長プロセスにおいて、ウィンドウ１３により酸化物層１１内に画定されるＳｉ表面１５の選択された領域１２上に、室温〜１２００℃、好ましくは３５０〜９００℃の温度でＳｉＧｅ層１６を成長させる。これは、成長ガス中にＨＣｌを添加するか、又は成長中にＨＣｌを生成する塩素化前駆物質（例えばジクロロシラン）を添加することにより、ＨＣｌによって酸化物上に生じる多結晶成長を有効に腐食処理する一方で、ウィンドウ内の結晶成長をそのまま残すことにより可能である。これは、酸化物への多シリコン層の結合が弱いので、蒸着堆積があってもＨＣｌにより容易にエッチング可能である一方、基板のシリコンへのシリコン（又はゲルマニウム）の結合は強くてＨＣｌの作用を受けないことによる。このＳｉＧｅ層１６が成長する際、ひずみは、ＳｉＧｅ層１６内における転位１７の形成によって最終的に緩和される。これらの転位１７は、一般に、ＳｉＧｅ層１６と周囲の酸化物層１１との境界からＳｉＧｅ層１６の上面へ延びる。
【００１１】
ＳｉＧｅの成長が酸化物層１１の頂部に到達すると、ＳｉＧｅは、図３に示すように、単結晶として横方向に酸化物層１１上に成長する。このプロセスは、エピタキシャル横成長（ＥＬＯ）として知られ、ウィンドウ１３に近接する酸化物層１１内の各くぼみ１４内を満たすのに用いられる。ウィンドウ１３内に形成されてＳｉＧｅ層１６内のひずみを開放する転位１７のメカニズムにより、ＥＬＯ法で満たされたくぼみ１４内に形成される転位はほぼ皆無となる。これは、転位１７が不整合層のインタフェース部分、この場合基板１０とＳｉＧｅ層１６との間のインタフェースにのみ生成され、すなわちウィンドウ１３内にのみ生成されることに起因する。転位１７は、Ｓｉ表面１５に対して一定の角度を有する映進面に限定されるので、転位１７は全て、酸化物ウィンドウ１３との間に角度を形成して立ち上がっている。転位１７は、ウィンドウ１３から離れた結晶部分には到達できず、また格子不整合もないので、転位が更にくぼみ１４内に形成されることはなく、したがって、くぼみ１４内のＳｉＧｅ結晶材料はほぼ欠陥が無いまま残る。
必要に応じて、ＳｉＧｅ層の緩和を助けるために、室温〜１５００℃、好ましくは５００〜１２００℃の高温で焼きなましステップを実行し、可能であればこの焼きなましステップの後で、室温〜１２００℃、好ましくは３５０〜９００℃の温度でＳｉＧｅ材料のエピタキシャル成長を行い、酸化物層１１の頂部の上にＳｉＧｅ材料が横方向に成長するまで第１のＳｉＧｅ層に連続する更なるＳｉＧｅ層を形成する。
【００１２】
図４に示すように、くぼみ１４にＳｉＧｅを満たした後で、ウェハの表面を酸化物層１１のレベルまで平坦に研磨することにより、ＳｉＧｅ層１６の酸化物層１１を越えて成長した部分を除去する。これにより、ＳｉＧｅからなるほぼ転位のない仮想基板１８が下地の基板１０及びウィンドウ１３内のＳｉＧｅから、周囲の酸化物によって完全に分離された状態で残る。
図５に示すように、場合によっては、更なるステップにおいて、下地の酸化物上の仮想基板１８を除いて、全ての酸化物及びエピタキシーをエッチングにより除去することが可能である。これは、例えばフォトレジスト層を適用し、このフォトレジスト層の選択的露光及び現像によりフォトレジストマスクを形成することによってエッチングすべき領域を画定した後で、選択的エッチングを行うステップにより可能である。これは、シリコン基板上で「正規の」シリコンデバイスとの集積が可能なひずみシリコンデバイスの理想的なテンプレートとなる。この仮想基板は、ひずみシリコンの性能強化を必要とするデバイスの下にだけ形成すればよい。この場合、デバイス処理のために表面をできるだけ平坦に維持するため、仮想基板の下の酸化物は薄くする必要がある。
【００１３】
このようにして、内部に活性半導体デバイスを形成できるひずみＳｉ又はＳｉＧｅ活性層と無ひずみＩＩＩ−Ｖ半導体活性層の成長に用いられる高品質の仮想基板が生成される。
ＳｉＧｅ材料中のＧｅの組成比は、ＳｉＧｅ層１６の厚さ全体にわたってほぼ一定であるが、層内の下方の第１の組成比から、上方の第２の組成比へと組成比が増大するように、Ｇｅ組成比に勾配を持たせることも可能である。
【００１４】
上述の方法には、本発明の範囲内で種々の変更を加えることが可能である。例えば、分離層の中間介在部分によってくぼみをウィンドウから分離するかわりに、ウィンドウの側方に階段状の縁部を設けることによりくぼみを形成し、階段部上にＳｉＧｅ層を横成長させて仮想基板を形成することもできる。これが本質的にウィンドウと重なるくぼみとなり、くぼみ内に成長させる必要を省くことができる。
更に、ＳｉＧｅ以外の適切な半導体材料をその材料と格子不整合の関係にある基板上に成長させる場合に類似の方法を用いることができる。このような他の材料からなるほぼ転位のない仮想基板を生成するのに、上述と同じ転位力学を利用することができる。この方法で成長させることができる他の適切な材料の例には、ＳｉＣ、ＳｉＧｅＣ、ＩｎＰ、及びＧａＡｓが含まれる。光電子工学分野で有利なように、シリコン上にＧａＡｓを成長させる場合、別個の仮想基板を必要とせずにＧａＡｓを直接Ｓｉ基板上に成長させる。
【００１５】
この製造技術は、例えば回路機能の強化が必要とされるような、チップ（システムオンチップ集積に必要とされるようなチップ）の、単一又は複数の選択領域に仮想基板を生成するために用いられる。
本発明の方法は広範囲の用途に適しており、そのような用途には、バイポーラ接合型トランジスタ（ＢＪＴ）、電界効果トランジスタ（ＦＥＴ）、及び共鳴トンネルダイオード（ＲＴＤ）等のデバイス形成用に、ひずみ又は緩和Ｓｉ、Ｇｅ、又はＳｉＧｅ層を成長させるための仮想基板の設置、並びにＣＭＯＳ技術への高速ディジタルインタフェースのためのＩＩＩ−Ｖ半導体層、及び発光ダイオード（ＬＥＤ）と半導体レーザとを含む光電子工学の用途が含まれる。
【図面の簡単な説明】
【００１６】
【図１】本発明による格子チューニング半導体基板の形成方法の第１ステップの例示的断面図である。
【図２】本発明による格子チューニング半導体基板の形成方法の次のステップの例示的断面図である。
【図３】本発明による格子チューニング半導体基板の形成方法の次のステップの例示的断面図である。
【図４】本発明による格子チューニング半導体基板の形成方法の次のステップの例示的断面図である。
【図５】本発明による格子チューニング半導体基板の形成方法の次のステップの例示的断面図である。
【図１】
2007513499.tif 000003
【図２】
2007513499.tif 000004
【図３】
2007513499.tif 000005
【図４】
2007513499.tif 000006
【図５】
2007513499.tif 000007
【国際調査報告】
2007513499.tif 000008
2007513499.tif 000009
2007513499.tif 000010