(57)【要約】本発明は、画素の表面に配置される吸収フィルタを有することなく衝突光子の色を検出するＣＭＯＳイメージセンサ画素の構造体を詳細に記述する。色検出は、シリコンバルクに配置される３つの電荷検出ノードの垂直な積層物を有することによって達成される。その小さな電荷検出ノードの静電容量と、それによる、低いノイズを有する高感度は、空乏にされない接合電極の代わりに埋め込まれた層を形成する、完全に空乏にされたポテンシャル井戸を用いて達成される。ノードの静電容量を実質的に増加することなく埋め込まれた層に接触する２つの形態が提供される。
2007531254.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型ドープ領域を有し、ＣＭＯＳイメージセンサ内にある光検知画素であって、
前記ｐ型ドープ領域内に埋め込まれ、空乏にされたポテンシャル井戸として動作するように配置され、ドーピングされた第１電荷集合領域と、
前記イメージセンサの表面付近から前記第１電荷集合領域まで延びる、ｎ＋型にドーピングされた第１プラグと、
前記ｐ型ドープ領域内に埋め込まれ、前記ｐ型ドープ領域によって前記第１電荷集合領域から垂直方向に分離され、空乏にされたポテンシャル井戸として動作するように配置され、ドーピングされた第２電荷集合領域と、
前記イメージセンサの表面付近から前記第２電荷集合領域まで延びる、ｎ＋型にドーピングされた第２プラグと、を含む光検知画素。
【請求項２】
前記第１電荷集合領域は、前記第１電荷集合領域と前記第１プラグとの間に配置され、それらに接続されたｎ＋型のドーピングを有し、前記第１電荷集合領域とは異なるドーピング濃度を有する第１拡張部をさらに含み、
前記第２電荷集合領域は、前記第２電荷集合領域と前記第２プラグとの間に配置され、それらに接続されたｎ＋型のドーピングを有し、前記第２電荷集合領域とは異なるドーピング濃度を有する第２拡張部をさらに含む、請求項１に記載の画素。
【請求項３】
前記第１及び第２拡張部は、不完全に空乏にされた可動電荷を動作するために構成される、請求項２に記載の画素。
【請求項４】
前記ｎ＋型ドーピングの第１プラグは、前記第１電荷集合領域にその中央で接触する、請求項１に記載の画素。
【請求項５】
ｐ型ドープ領域を有し、ＣＭＯＳイメージセンサ内にある光検知画素であって、
前記ｐ型ドープ領域内に埋め込まれ、空乏にされたポテンシャル井戸として動作するように配置され、ドーピングされた第１電荷集合領域と、
前記イメージセンサの表面付近から前記第１電荷集合領域まで延びる第１垂直トレンチトランジスタと、
前記イメージセンサの表面に位置し、前記第１垂直トレンチトランジスタに接続され、ｎ＋型にドーピングされた第１領域と、
前記ｐ型ドープ領域内に埋め込まれ、前記ｐ型ドープ領域によって前記第１電荷集合領域から垂直方向に分離され、空乏にされたポテンシャル井戸として動作するように配置され、ドーピングされた第２電荷集合領域と、
前記イメージセンサの表面付近から前記第２電荷集合領域まで延びる第２垂直トレンチトランジスタと、
前記イメージセンサの表面に位置し、前記第２垂直トレンチトランジスタに接続されたｎ＋型にドーピングされた第２領域と、を含む光検知画素。
【請求項６】
前記第１電荷集合領域は、前記第１電荷集合領域と前記第１垂直トレンチトランジスタとの間に配置され、それらに接続されたｎ＋型のドーピングを有し、前記第１電荷集合領域とは異なるドーピング濃度を有する第１拡張部をさらに含み、
前記第２電荷集合領域は、前記第２電荷集合領域と前記第２垂直トレンチトランジスタとの間に配置され、それらに接続されたｎ＋型のドーピングを有し、前記第２電荷集合領域とは異なるドーピング濃度を有する第２拡張部をさらに含む、請求項５に記載の画素。
【請求項７】
前記第１及び第２拡張部は、不完全に空乏にされた可動電荷を動作するために構成される、請求項６に記載の画素。
【請求項８】
前記第１垂直トレンチトランジスタは、前記第１電荷集合領域にその中央で接触する、請求項５に記載の画素。
【請求項９】
ｐ型ドープ領域を有し、ＣＭＯＳイメージセンサ内にある光検知画素であって、
前記イメージセンサの表面付近から前記ｐ型ドープ領域まで延びる、ｎ＋型ドーピングされた第１プラグと、
前記ｐ型ドープ領域内に埋め込まれ、空乏にされたポテンシャル井戸として動作するように構成された第１電荷集合領域であって、第１端部と第２端部とを有し、前記第１端部で前記第１プラグと接続し、前記第２端部に、ある幅を有する第１垂直スリットを有し、前記第１垂直スリットは前記第１端部に向かって狭くなるところの第１電荷集合領域と、
前記イメージセンサの表面から前記ｐ型ドープ領域まで延びる、ｎ＋型にドーピングされた第２プラグと、
前記ｐ型ドープ領域内に埋め込まれ、空乏にされたポテンシャル井戸として動作するように構成された第２電荷集合領域であって、第１端部と第２端部とを有し、前記第１端部で前記第１プラグに接続され、前記ｐ型ドープ領域によって前記第１電荷集合領域から垂直方向に分離され、前記第２端部に、ある幅を有する第２垂直スリットを有し、前記第２垂直スリットは前記第１端部に向かって狭くなるところの第２電荷集合領域と、を含む光検知画素。
【請求項１０】
前記第１電荷集合領域は、前記第１垂直スリットの幅より大きい垂直高さを有し、
前記第２電荷集合領域は、前記第２垂直スリットの幅より大きい垂直高さを有する、請求項９に記載の画素。
【請求項１１】
前記第１電荷集合領域は、前記第１電荷集合領域と前記第１プラグとの間に配置され、それらに接続されたｎ＋型のドーピングを有し、前記第１電荷集合領域とは異なるドーピング濃度を有する第１拡張部をさらに含み、
前記第２電荷集合領域は、前記第２電荷集合領域と前記第２プラグとの間に配置され、それらに接続されたｎ＋型のドーピングを有し、前記第２電荷集合領域とは異なるドーピング濃度を有する第２拡張部をさらに含む、請求項９に記載の画素。
【請求項１２】
前記第１拡張部は、前記第１電荷集合領域の第１端部に接続され、
前記第２拡張部は、前記第２電荷集合領域の第１端部に接続される、請求項１１に記載の画素。
【請求項１３】
前記第１及び第２拡張部は、不完全に空乏にされた可動電荷を動作するために構成される、請求項１１に記載の画素。
【請求項１４】
前記ｎ＋型ドーピングの第１プラグは、前記第１電荷集合領域にその中央で接触する、請求項９に記載の画素。
【請求項１５】
ｐ型ドープ領域を有し、ＣＭＯＳイメージセンサ内にある光検知画素であって、
前記イメージセンサの表面付近から前記ｐ型ドープ領域まで延長する第１垂直トレンチトランジスタと、
前記ｐ型ドープ領域内に埋め込まれ、空乏にされたポテンシャル井戸として動作するように構成される、ドーピングされた第１電荷集合領域であって、第１端部と第２端部とを有し、前記第１端部で前記第１垂直トレンチトランジスタに接続され、前記第２端部に、ある幅を有する第１垂直スリットを有し、前記第１垂直スリットは前記第１端部に向かって狭くなっているところの第１電荷集合領域と、
前記イメージセンサの表面に位置し、前記第１垂直トレンチトランジスタに接続され、ｎ＋型にドーピングされた第１領域と、
前記イメージセンサの表面付近から前記ｐ型ドープ領域まで延長する第２垂直トレンチトランジスタと、
ｐ型ドープ領域に埋め込まれ、ドーピングされた第２電荷集合領域であって、前記ｐ型ドープ領域によって前記第１電荷集合領域から垂直方向に分離され、空乏にされたポテンシャル井戸として動作するように構成され、第１端部と第２端部とを有し、前記第１端部で前記第２垂直トレンチトランジスタに接続され、前記第２端部に、ある幅を有する第１垂直スリットを有し、前記第１垂直スリットは、前記第１端部に向かって狭くなるところの第２電荷集合領域と、
前記イメージセンサの表面に位置し、前記第２垂直トレンチトランジスタに接続され、ｎ＋型にドーピングされた第２領域と、を含む光検知画素。
【請求項１６】
前記第１電荷集合領域は、前記第１電荷集合領域と前記第１垂直トレンチトランジスタとの間に配置され、それらに接続されたｎ＋型のドーピングを有し、前記第１電荷集合領域とは異なるドーピング濃度を有する第１拡張部をさらに含み、
前記第２電荷集合領域は、前記第２電荷集合領域と前記第２垂直トレンチトランジスタとの間に配置され、それらに接続されたｎ＋型のドーピングを有し、前記第２電荷集合領域とは異なるドーピング濃度を有する第２拡張部をさらに含む、請求項１５に記載の画素。
【請求項１７】
前記第１及び第２拡張部は、不完全に空乏にされた可動電荷を動作するために構成される、請求項１６に記載の画素。
【請求項１８】
前記第１拡張部は、前記第１電荷集合領域の第１端部に接続され、
前記第２拡張部は、前記第２電荷集合領域の第１端部に接続される、請求項１６に記載の画素。
【請求項１９】
前記第１垂直トレンチトランジスタは、前記第１電荷集合領域にその中央で接触する、請求項１５に記載の画素。
【請求項２０】
ＣＭＯＳイメージセンサのｐ型ドープ領域を有する光検知画素内に電荷を集める方法であって、
前記画素を光に晒し、
前記ｐ型領域内に埋め込まれ、完全に空乏にされた第１領域内に第１電荷を集め、
前記イメージセンサの表面付近から前記完全に空乏にされた第１領域まで延びる第１プラグ内に前記電荷を蓄積し、
前記第１プラグに接続された第１回路から第１出力信号として前記電荷を読み取ることを含む方法。
【請求項２１】
前記ｐ型領域内に埋め込まれ、前記完全に空乏にされた第２領域内に第２電荷を集める段階であって、前記完全に空乏にされた第２領域は、前記完全に空乏にされた第１領域から垂直方向に分離され、
前記イメージセンサの表面付近から前記完全に空乏にされた第２領域まで延びる第２プラグ内に前記第２電荷を蓄積し、
前記第２プラグに接続された第２回路から第２出力信号として前記第２電荷を読み出すことをさらに含む、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に係り、特に、異なる波長の光を選択的に検出するために基板の様々な深さに配置される複数の電荷検出ノードを有するＣＭＯＳイメージセンサの分野に関する。そのような画素を使用するセンサは、色を検出するために波長選択フィルタを必要とせず、したがって、量子効率（ＱＥ）と解像度を犠牲にしない。
【背景技術】
【０００２】
典型的なイメージセンサは、衝突光子を、その画像検出領域の画素に統合（集合）される電子に変換することによって光を検出する。統合を完了した後に、集められた電荷は、適切な電荷−電圧変換体を用いて電圧に変換される。それから、検知電圧は、種々のアドレス回路を通して増幅器に一時的に格納されることによって、そのセンサの出力端子に供給される。その画素の上部に様々な波長選択フィルタを配置することによって、その光のスペクトルの選択された部分のみがその画素に入り、電荷を発生することが可能になる。色検出の従来の概念の記述は、例えば米国特許４,８４５，５４８において河野によって見出された。しかしながら、この概念は、単一の画素が他の色を受け入れないようにしながら１つの色のみを検出することができるので、アレイ解像度と共に、検出される光のレベルを減少させる。最近、例えば、米国特許出願公開第２００２／００５８３５３号明細書にメリル（Merrill）によって記述されているように、バーチカラーイメージセンサ（ＶＥＲＴＩＣＯＬＯＲ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）と呼ばれる新しい分野の装置が開発されている。これらの装置は、垂直に積層された複数の電荷検出ノードを有する画素構造を使用し、その電荷検出ノードは、画素の異なる深さで発生する電荷を測定することによって色を検出する。異なる波長の光は、基板の異なる深さまで到達するので、色は、表面波長選択フィルタを必要とすることなく１つの画素内で直接検出される。これは、バーチカラー概念及び技術の１つの利点である。１つの画素内に複数の電荷検出ノードを垂直に配置することに関する１つの問題は、ノード変換利得を減少させ、それによってセンサの感度を減少させる、各々の電荷検出ノードに関する大きな静電容量である。
【０００３】
図１は、従来技術のＣＭＯＳイメージセンサの画素１００の概略断面を示す。ｐ＋型がドーピングされたシリコン基板１０１上に、その表面まで延びているｐ型のドープ領域１０２があり、それはエピタキシャル成長されていてもよい。ｐ型ドープ領域１０２は、垂直に積層され、ｎ型がドーピングされた層１０３、１０４、１０５を含む。これらの層は、例えば、連続エピタキシャル成長工程の間のイオン注入、または、他の手段によって形成されることができる。様々な技術が最新のシリコンデバイス製造処理技術における当業者によく知られており、ここの記述は、限定的であることを意図しない。
【０００４】
同様に、ｎ＋型がドーピングされた垂直な伸長部（プラグ）１０６、１０７、１０８は、エピタキシャル成長工程の間にイオン注入によって形成されてもよく、バイアスを可能にし、ドーピングされた層１０３、１０４、１０５内で光子が生成した電子のシリコン基板の表面からの集合を可能にする導電接続の役割を果たす。
【０００５】
プラグ１０６、１０７、１０８は、二酸化珪素誘電体層１１０内のホールを通じて、または、従来文献でよく知られているように多くのタイプの誘電体層を覆う多層の相互接続として形成されることができる金属領域１１１、１１２、１１３に接触されている。金属領域１１１、１１２、１１３は、アルミニウムのような単一の金属によって形成されることができ、または、窒化チタン、チタン、タングステン、アルミニウム、銅などの様々な層によって形成される複合金属の系からなることができる。それから、金属領域１１１、１１２、１１３は、様々な回路部品に金属線１１４で相互接続されており、その金属線は、簡略化のために概略的にのみ図示されている。
【０００６】
寄生表面チャンネル伝導とプラグ１０６、１０７、１０８の短絡とを防止するために、ｐ＋型がドーピングされた分離領域（チャンネルストップ）１０９が、プラグ１０６、１０７、１０８のそれぞれの間に挿入される。典型的に、チャンネルストップ１０９は、図１では見えない図の平面に垂直な方向において対応するプラグ１０６、１０７、１０８のそれぞれを完全に囲む。
【０００７】
特定のｎ＋型の拡散ノード内の電荷を検出するために使用されることができる典型的な回路の１つの例が図１に概略的に示されている。その回路は、適当なリセットレベルがゲート１１８に印加される際に電荷検出ノード１１５を参照電圧端子１１９に接続するリセットトランジスタ１１７からなる。ノード１１５に蓄積している光子が生成した電子は、Ｖｄｄバイアス端子１２０に接続されるドレインを有するトランジスタ１１６によって蓄積される電圧電荷を引き起こす。それから、その出力信号は、ノード１２１上に現われ、検出回路の残りの部分に印加される際に電圧または電流としてさらに処理されることができる。回路の接地１２２は、ｐ＋型がドーピングされた基板１０１と同一である。３つの色を検出する単一の画素においては通常３つの回路が存在するけれども、単純さのために、１つの概略的な回路のみが示される。より複雑な他の回路が画素１００に接続されることができるということは当業者には明らかであろう。
【０００８】
リセット電圧がノード１１５とそれに対応する２つの残っているノード（プラグ１０６、１０７に接続される回路（不図示））に印加されると、これらのノードの電位は、参照バイアスレベルＶｒｆまで上昇する。層１０３（層１０４、１０５と同様）のドーピングレベルが十分に高いとき、ノード１１５における電位、プラグ１０８（プラグ１０６、１０７と同様）の電位、層１０３（層１０４、１０５と同様）の電位は、ほぼ同一である。埋め込まれた逆バイアスダイオードである層１０３とプラグ１０８は、接合コンデンサの単一の電極としての役割を果たす。あらゆる面で層１０３を囲む接合領域が大きいので、そのような構造体の静電容量は、画素１００の所望の静電容量に比べて大きくなる。ノード１１５に接続された回路の入力ゲート静電容量と相まって、ノードの電荷変換率は小さくなる。結果として、その画素は、センサとして望ましくない低い感度を有する。必要とされるものは、減少した静電容量を有する、垂直に構成された画素である。
【特許文献１】米国特許第４，８４５，５４８号明細書
【特許文献２】米国特許出願公開第２００２／００５８３５３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、電荷発生の深さに従って電荷を検出し、低い電荷検出ノード静電容量を有する垂直マルチ検出ノード構造体を提供する。
【課題を解決するための手段】
【００１０】
適切な電荷輸送チャンネルによって、小さな電荷検出ノードに接続されるポテンシャル井戸の、完全に空乏にされた垂直な積層を含むことは、本発明の課題と目的を達成する。
【発明を実施するための最良の形態】
【００１１】
図１は、ｐ型基板内で互いに重畳配置された３つのｎ型ダイオード電荷検出ノードを有する単純化した画素を示す従来技術の図である。
【００１２】
図２は、単一の画素を形成するｐ型基板内で互いに重畳配置され、様々なドーピング濃度を有し、完全に空乏にされた３つのｎ型層を有する本発明の実施形態を示す図である。
【００１３】
図３は、線Ａ’−Ａに沿って得られた図２の画素内の電荷ポテンシャルプロファイルを示すグラフである。そのグラフは、様々なドーピング濃度を有する領域のポテンシャルを示す。光子が生成した電子の集合と流れがこの図に示されている。
【００１４】
図４は、単一の画素を形成するｐ型基板内で互いに重畳配置され、完全に空乏にされた３つのｎ型層を有する本発明の他の実施形態を示す図である。
【００１５】
図５は、非標準の注入レベル及び方向を有することなくドーピング勾配を達成する単一のフォトダイオードにおける基本的な画素集合構造体を示す図である。
【００１６】
図６は、図５のフォトダイオードの埋め込まれた部分の中のドーパント位置に対するドーパント濃度レベルを示すグラフである。
【００１７】
図７は、コレクタに関するプラグ配置を示す本発明の他の実施形態の図である。
【００１８】
図８は、図７のプラグとコレクタにおけるコレクタとプラグのポテンシャルの図である。
【００１９】
図９は、ＣＭＯＳイメージセンサ内にｐ型ドープ領域を有する光検知画素内に電荷を集める方法を示す流れ図である。
【００２０】
図２は、単一の画素を形成するｐ型基板内で互いに重畳配置され、様々なドーピング濃度を有し、完全に空乏にされた３つのｎ型層を有する本発明の実施形態を示す図である。画素２００は、ｐ＋型の基板２０１を有する。ｐ型ドープ領域２０２は、例えば、基板２０１の上にエピタキシャルに堆積される。領域２０２は、図１の領域１０３、１０４、１０５に相当する、垂直方向に積層されたｎ型ドープ領域２０３、２０４、２０５を含む。しかしながら、ここで、これらの領域が画素の通常動作中に空乏になるように、それらは、非常に低濃度にドーピングされている。
【００２１】
拡張部２２３、２２４は、それぞれ領域２０３、２０４の水平方向の拡張部であり、若干高いドーピング濃度を有する。これらの拡張部を加える主な理由は、空乏可能な領域２０３、２０４からプラグ２０８、２０７への接続を保証することである。拡張部２２３、２２４のドーピングレベルは、それらが画素の通常動作中に空乏しないような値である。
【００２２】
図１の領域１０５と比較して、ｐ＋型ドープ表面領域２２５は、領域２０３、２０４とほとんど同じようなｐ型材料によって囲われる領域２２５を形成する。これにより、領域２０５が、領域２０３、２０４に対して同様の動作特性を有することになる。領域２２５によって得られる他の利点は、シリコンと二酸化珪素との界面にｐ＋型のドーピングをすることによって、表面で発生する暗電流を消滅することである。その構造のこの部分は、寺西によってなされた米国特許番号４，４８４，２１０のピンフォトダイオード、または、ヒネセク（Hynecek）によってなされた米国特許番号４，２２９，７５２のバーチャルフェイズＣＣＤゲート電極と同様であり、参照することによって共にここに含まれる。
【００２３】
十分に高い電圧で駆動すると、領域２０３、２０４、２０５は、検出ノードキャパシタの導電性電極を形成することなく、むしろ、それらは空乏化されたポテンシャル井戸を形成する。様々な深さで領域２０２に電荷が発生すると、第１に電荷は領域２０３、２０４、２０５の１つに垂直に拡散し、それから、プラグ２０８、２０７、２０６に対応するこれらの領域内で側方に拡散する。
【００２４】
ノード２１５が十分に高い電圧にリセットされると、ノード２１５と対応するプラグ２０８とのポテンシャルのみが変化する。領域２０３と拡張部２２４のポテンシャルは、比較的一定のままであり、画素のリセット中にそれほど変化しない。従って、ノード２１５の静電容量は、プラグ２０８の静電容量と、ノード２１５における回路の入力静電容量とからなる。これらの静電容量は、トランジスタと構造体とのサイズを適切にすることによって最小化されることができ、さらに、領域２０３、２０４、２０５、拡張部２２３、２２４のサイズに依存せず、従って、画素のサイズに依存しない。減少した静電容量は、より高い画素感度とより低いノイズをもたらす。さらに、光電荷集合領域２０３、２０４、２０５の空乏は、一部の電荷が従来技術に示されるように移動することを可能にする。
【００２５】
画素２００の残りの部分は、画素１００と同様の方式で動作する。配線２１４と共に酸化誘電体層２１０、チャンネルストップ２０９、金属コンタクト２１１、２１２、２１３は、画素１００内と同じように画素２００内で同様の目的を果たす。また、画素２００は、それぞれリセットトランジスタ２１７、バッファトランジスタ２１６、リセットゲート端子２１８、参照電圧端子２１９、Ｖｄｄバイアス端子２２０、出力端子２２１においても同様である。その回路の接地は、端子２２２である。
【００２６】
画素２００にも属する金属相互接続部と様々な回路要素は、単純化のために概略的に示されており、ある要素は完全に省略されている。例えば、単純化のために、プラグ２０８に接続された概略的な要素だけが示されている。
【００２７】
図３は、線Ａ’−Ａに沿って得られる図２の画素内の電荷ポテンシャルプロファイルを示すグラフである。図３で、ｘ軸は図２のＡ’−Ａ線に沿った位置を表し、ｙ軸は電子ポテンシャル（下方が低い電子エネルギーを示す正のポテンシャル）を表す。区分３０９は、基板のポテンシャルレベル３０１を表し、便宜上ゼロに設定されることができる。区分３０６は、線３０２において、図２の領域２０４のポテンシャルを表す。区分３０７は、線３０３において、拡張部２２４とプラグ２０７とのポテンシャルを表す。電荷３１０が画素内で発生すると、それは最初にポテンシャルレベル３０２の井戸に集められ、レベル３０３、３０４を通ってレベル３０５にドリフトし、検出ノード部分２０８に移動する。検出ノード部分３０８は、予め、レベル３０５にリセットされる。
【００２８】
より多くの電荷がノード３０８に蓄積すると、そのポテンシャルは、レベル３０４まで低下し、これらのレベルは、トランジスタ２１６によって検出される。ある実施形態において、全ての、または、実質的に全ての電荷がノード３０８に集められるような方法で、領域２０４はドーピングされる。これは、空乏化することによって特定の電圧においてピン止めされた（ピンド）電圧レベル３０２を有し、その静電容量をゼロにすることによって達成される。それから、電荷がより高いポテンシャルの領域２２４にドリフトし、それから、プラグ２０７にドリフトする。従って、本発明を使用した画素は、より高い感度を有する。
【００２９】
他の実施形態において、より多くの電荷が、あるレベル、例えば、グラフ３００のレベル３０３に蓄積すると、電荷が領域３０７に格納され、最終的には領域３０６にも格納されるように電荷ポテンシャルプロファイルは設計される。この場合、領域２２４、２０４は、完全に空乏状態で始まる。それらが電荷を集めると、それらは空乏状態から脱し、静電容量を発生する。領域２２４、２０４における増加した静電容量は、電子電圧変換を低下させる（静電容量が増加するので）。これは電荷を集める画素の感度を変化させ、それによって、画素のダイナミックレンジを拡張する。
【００３０】
図４は、単一の画素を形成するｐ型基板内で互いに重畳配置され、完全に空乏にされた３つのｎ型層を有する本発明の他の実施形態を示す図である。画素４００において、図２の画素２００のプラグ２０７、２０８は取り除かれ、垂直トレンチトランジスタによって置き換えられている。垂直トランジスタがターンオフされた後に、ｎ＋型接続領域４０６、４０７、４０８が、プラグ２０７、２０８より低い静電容量を有するその適切な処理内のその回路に接続されたままにされるので、このことは、検出ノード静電容量をさらにもっと減少させる。
【００３１】
ｐ＋型基板４０１は、その上にエピタキシャルに堆積されるｐ型ドープ領域４０２を有する。領域４０２は、電荷が完全にない通常の動作条件下にある、垂直に堆積されたｎ型ドープ領域４０３、４０４、４０５を含む。領域４０３、４０４は、トレンチホール４３３、４３２に向かって側方に延びている。この構造において、図２における同様の側方拡張部２２３、２２４を含むことも可能であるが、これは、単純化のために図から省かれている。トレンチホール４３２、４３３は、それらの壁部と底部との上に成長されたゲート酸化物を有する。その酸化膜は、酸化膜４１０と同様の厚さを有することができ、または、異なる厚さを有することもできる。
【００３２】
それぞれトレンチホール４３２、４３３の選択された壁部上に、角度のある（アングルド）イオン注入によってドーピング不純物４３０、４３１を配置することも可能である。これは、ポテンシャル井戸４０３、４０４からｎ＋型ドープ接続部に電荷を移動するチャンネルのサイズをさらにもっと減少させるであろう。ポリシリコンの層は、垂直トレンチトランジスタのゲート４２４、４２５を形成する。そのゲートは、端子４２７、４２８に接続される。適切な電圧がこれらのゲートに印加されると、領域４０３、４０４内に形成されたポテンシャル井戸に蓄積されている、光子が生成した電子は、検出のために接点４０７、４０８に搬送される。ドープ領域４０３、４０４の端部を有するトレンチの深さを正確に位置調整することは困難であるので、通常、小さいオーバーラップが使用されるであろう。そのトレンチトランジスタは、トレンチホール４３３とゲート４２５、トレンチホール４３２とゲート４２４からなる。
【００３３】
その構造体の残りの部分は、前述の例と同様である。ｐ＋型がドーピングされたチャンネルストップ領域４０９は、ｎ＋型電荷検出ノード接点４０６、４０７、４０８を互いに分離する。検出ノード接点４０６、４０７、４０８は、酸化絶縁膜４１０内に開口されたコンタクトホールを通して、金属化領域４１１、４１２、４１３に接続される。線４１４は、検出ノード接点４０７において、リセットトランジスタ４１７、バッファトランジスタ４１６のような画素４００の回路要素の残りの部分を有する検出ノード接点４０６、４０７、４０８を相互接続するために使用される。
【００３４】
ゲート端子４１８に電圧を印加することは、ノード４１５を参照端子４１９に電気的に接続するリセットトランジスタ４１７を作動させる。適切なバイアス電圧、例えばＶｄｄは、端子４２０に印加され、その出力信号はノード４２１上に現れる。回路の接地は、ｐ＋型がドーピングされた基板４０１に接続される。その構造体の対称性のために、領域４２９、４０５によって形成されたピンフォトダイオードは、トランジスタによって検出ノード４０６に接続される。しかしながら、このトランジスタは、ゲート４２３とゲート端子４２６とを有する標準的な側方埋没チャンネル配置内にある。
【００３５】
その画素にも属するその金属相互接続と様々な回路要素は、単純化のために、概略的にのみ示されており、あるものは完全に省略されている。
【００３６】
図５は、フォトダイオードの他の実施形態を示す平面図である。領域５０２は、図２の領域２０３、２０４、２０５と同様に埋め込まれ、垂直に積層されたｎ型ドープ領域である。典型的に、端部付近の領域を除いて、所定の深さにおけるドーピング濃度は、均一である。したがって、集められた電荷を接点、例えばプラグ２０８に移動するための領域（フィールド）はない。
【００３７】
集められた電荷を接点に移動するための側方領域を達成するために、領域５０２は、幅Ｗを有する垂直に切断されたスリット５０３を有する。もし縦の厚さ（図５の平面に垂直な平面において）が幅Ｗより大きいなら、領域５０２の長さに沿って増加する（左から右に向かって）ドーピングレベルを有して、ドーパントがギャップの中に拡散し、ドーピング濃度の側方の勾配を生成するであろう。ドーパント濃度レベルは、図６に示されている。
【００３８】
図５は三角形のスリットを示すけれども、当業者は、そのスリットが、狭い階段的な方法（不図示）または他の適切な方法で製造されてもよいことを理解するであろう。
【００３９】
図６は、図５のフォトダイオードの埋め込まれた部分の中の領域位置に対するドーパント濃度レベルを示すグラフである。グラフ６００のＰ領域は、基板２０２を表す。グラフ６００は、ｘ軸上にドーパント濃度を示し、ｙ軸上に図５の領域５０２の左右における位置を示す。線６１０は、図５の線１’−１に沿ったドーピング濃度を表す。ドーピング濃度は、左から右に向かって、若干増加する。線６２０は、図５の線２’−２に沿ったドーピング濃度を表し、ドーピング濃度は、左から右に向かって線２’−２より増加している。位置６３０において、ドーピング濃度は、図５の線５’−５におけるものと同じであり、ここが、スリット５０３の終点である。図５の例に従って、線２’−２に沿ったドーパント濃度は、電荷を右に移動するための側方領域を生成するだろう。含むべき溝（スロット）５０３の数は、それらを生成するために利用される技術によってのみ制限される。
【００４０】
図７は、コレクタに関するプラグ配置を示す本発明の他の実施形態の図である。レッドコレクタ７００は、グリーンコレクタ７１０と重畳される。ブルーコレクタは、単純化のために、図７には示されない。ある実施形態において、レッドコレクタ７００におけるプラグ７２０は、図２に示される側部よりも、むしろレッドコレクタの中央に位置する。レッドコレクタ７００の中央にプラグ７２０を位置させることは、そのコレクタからプラグ、例えば図２の拡張部２２４へ延長する分離した層を排除して、最大のポテンシャルでの集合（コレクト）を可能にする。
【００４１】
図８は、図７のプラグとコレクタにおけるコレクタとプラグのポテンシャルの近似である。グラフ８００のＹ軸は、Ｙ方向に増加する負のポテンシャルを表す。グラフ８００のＸ軸は、プラグ７２０を表す位置８１０と、レッドコレクタ７００の端部を表すＸ軸上の低点及び高点とを有して、図７のレッドコレクタに沿った位置を表す。レッドコレクタ７００によって集められた電荷は、プラグ７２０内においてＹ軸上の最も低い点である、最も高い正のポテンシャルの点に落ち着く。レッドコレクタ７００の端部に集められた電荷は、プラグ７２０内の、グラフ８００内の位置８１０で表される最も低い点に向かって拡散する。ポテンシャルレベル８２０は、統合の後における電荷ポテンシャルの例である。
【００４２】
図９は、ＣＭＯＳイメージセンサ内にｐ型ドープ領域を有する光検知画素内に電荷を集める方法を示す流れ図である。ブロック９００において、その画素を光に晒す。ブロック９１０において、そのｐ型領域内に埋め込まれた完全に空乏な第１領域内に第１電荷を集める。ブロック９２０において、その完全に空乏な第１領域から垂直方向に分離され、ｐ型領域内に埋め込まれた完全に空乏な第２領域内に第２電荷を集める。ブロック９３０において、そのイメージセンサの表面付近から完全に空乏な第１領域まで延長する第１プラグ内にその第１電荷を蓄積する。ブロック９４０において、そのイメージセンサの表面付近から完全に空乏な第２領域まで延長する第２プラグ内にその第２電荷を蓄積する。ブロック９５０において、その第１プラグに接続された第１回路からの第１出力信号として第１電荷を読み取る。ブロック９６０において、その第２プラグに接続された第２回路からの第２出力信号として第２電荷を読み取る。
【００４３】
本発明を記述することによって、当業者は、上記技術を考慮して修正や変更をすることができることが指摘される。したがって、開示された本発明の特定の実施形態で行われる変更は、添付した特許請求の範囲によって定義される本発明の範囲と精神に含まれる。
【図面の簡単な説明】
【００４４】
【図１】ｐ型基板内で互いに重畳配置された３つのｎ型ダイオード電荷検出ノードを有する単純化した画素を示す従来技術の図である。
【図２】単一の画素を形成するｐ型基板内で互いに重畳配置され、様々なドーピング濃度を有し、完全に空乏にされた３つのｎ型層を有する本発明の実施形態を示す図である。
【図３】図３は、線Ａ’−Ａに沿って得られた図２の画素内の電荷ポテンシャルプロファイルを示すグラフである。
【図４】単一の画素を形成するｐ型基板内で互いに重畳配置され、完全に空乏にされた３つのｎ型層を有する本発明の他の実施形態を示す図である。
【図５】非標準の注入レベル及び方向を有することなくドーピング勾配を達成する単一のフォトダイオードにおける基本的な画素集合構造体を示す図である。
【図６】図５のフォトダイオードの埋め込まれた部分の中のドーパント位置に対するドーパント濃度レベルを示すグラフである。
【図７】コレクタに関するプラグ配置を示す本発明の他の実施形態の図である。
【図８】図７のプラグとコレクタにおけるコレクタとプラグのポテンシャルの図である。
【図９】ＣＭＯＳイメージセンサ内にｐ型ドープ領域を有する光検知画素内に電荷を集める方法を示す流れ図である。
【符号の説明】
【００４５】
２００  画素
２０１  基板
２０２  ｐ型ドープ領域
２０３、２０４、２０５  ｎ型ドープ領域
２０６、２０７、２０８  プラグ
２０９  チャンネルストップ
２１０  酸化誘電体層
２１１、２１２、２１３  金属コンタクト
２１４  配線
２１５  ノード
２１６  バッファトランジスタ
２１７  リセットトランジスタ
２１８  リセットゲート端子
２１９  参照電圧端子
２２０  Ｖｄｄバイアス端子
２２１  出力端子
２２２  端子
２２３、２２４  拡張部
４００  画素
４０１  ｐ＋型基板
４０２  ｐ型ドープ領域
４０３、４０４、４０５  ｎ型ドープ領域
４０６、４９７、４０８  検出ノード接点
４０９  チャンネルストップ領域
４１０  酸化膜
４１１、４１２、４１３  金属化領域
４１４  配線
４１５  ノード
４１６  バッファトランジスタ
４１７  リセットトランジスタ
４１８  ゲート端子
４１９  参照端子
４２０  端子
４２１  ノード
４２３、４２４、４２５  ゲート
４２６  ゲート端子
４２７、４２８  端子
４３０、４３１  ドーピング不純物
４３２、４３３  トレンチホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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