(57)【要約】  適応型シグマ‐デルタ変換システム及び方法である。このシステムは、アナログ入力信号ｘ（ｎ）とアナログフィードバック信号ｚ（ｎ）との差を表す偏差信号を出力する入力手段であって、アナログ入力信号ｘ（ｎ）の大きさが第１のレンジ［−ａ，＋ａ］の範囲内である、入力手段を具備する。積算手段は、前記偏差信号の積算値の関数である積算された信号を出力し、前記積算手段は、瞬時値が所定の値を超えないようにする一方、平均強度が増大するように前記偏差信号の積算値を変換する。量子化手段は、前記積算された信号を表すデジタル信号ｙ０（ｎ）を出力する。量子化された前記デジタル信号ｙ０（ｎ）に基づき、適応手段がデジタル出力信号ｚ０（ｎ）を出力し、この信号は、デジタル・アナログ変換手段によりアナログフィードバック信号ｚ（ｎ）に変換される。
2007516626.tif 000002
【特許請求の範囲】
【請求項１】
適応型シグマ‐デルタ変換器であって、
ａ）アナログ入力信号ｘ（ｎ）とアナログフィードバック信号ｚ（ｎ）との差を表す偏差信号を出力する入力手段であって、アナログ入力信号ｘ（ｎ）の大きさが第１のレンジ［−ａ，＋ａ］の範囲内である、入力手段と、
ｂ）前記偏差信号の積算値の関数である積算された信号を出力する積算手段であって、前記積算手段は、瞬時値が所定の値を超えないようにする一方、平均強度が増大するように前記偏差信号の積算値を変換する、積算手段と、
ｃ）前記積算された信号を表すデジタル信号ｙ０（ｎ）を出力する量子化手段と、
ｄ）量子化された前記デジタル信号ｙ０（ｎ）に基づき、デジタル出力信号ｚ０（ｎ）を出力する適応手段と、
ｅ）前記デジタル出力信号ｚ０（ｎ）をアナログフィードバック信号ｚ（ｎ）に変換するデジタル・アナログ変換手段と、
を具備することを特徴とする適応型シグマ‐デルタ変換器。
【請求項２】
前記適応手段は、前記アナログフィードバック信号ｚ（ｎ）の瞬時値を前記第１のレンジ［−ａ，＋ａ］の範囲内で前記アナログ入力信号ｘ（ｎ）の瞬時値より大きな値に保持しようとすることを特徴とする請求項１に記載の適応型シグマ‐デルタ変換器。
【請求項３】
前記積算手段は、積算用キャパシタを具備し、キャパシタの電荷は偏差信号の積算値を表すことを特徴とする請求項１に記載の適応型シグマ‐デルタ変換器。
【請求項４】
前記積算された信号は、少なくともその一部は、積算用キャパシタの電圧に基づくことことを特徴とする請求項３に記載の適応型シグマ‐デルタ変換器。
【請求項５】
前記積算用キャパシタのキャパシタンスは、該積算用キャパシタの電圧の瞬時値が所定の値を超えないようにする一方、該積算用キャパシタの電圧の平均値が増大するように可変制御されることを特徴とする請求項３に記載の適応型シグマ‐デルタ変換器。
【請求項６】
前記積算用キャパシタは、演算増幅器の出力と入力との間に接続されることを特徴とする請求項３に記載の適応型シグマ‐デルタ変換器。
【請求項７】
前記適応手段は、前記量子化されたデジタル信号ｙ０（ｎ）にステップサイズｃ０（ｎ）を乗じる乗算手段を有し、前記積算用キャパシタのキャパシタンスは、少なくとも部分的にステップサイズｃ０（ｎ）に基づき可変制御されることを特徴とする請求項３に記載の適応型シグマ‐デルタ変換器。
【請求項８】
前記積算用キャパシタは、一群のキャパシタの配列を有し、該配列中の各キャパシタは、前記積算用キャパシタのキャパシタンスを変化させるために入り切りすることが可能であることを特徴とする請求項３に記載の適応型シグマ‐デルタ変換器。
【請求項９】
前記デジタル・アナログ変換器は、重み付けがなされた一群のキャパシタの配列を有し、該一群のキャパシタの配列は、デジタル出力信号ｚ０（ｎ）に反比例する電荷ＱＤＡＣ（ｎ）を得ることができることを特徴とする請求項１に記載の適応型シグマ‐デルタ変換器。
【請求項１０】
前記入力サンプリング手段は、入力サンプリングキャパシタを有し、該入力サンプリングキャパシタは、前記アナログ入力信号ｘ（ｎ）に比例する電荷Ｑｉｎ（ｎ）を得ることができることを特徴とする請求項１に記載の適応型シグマ‐デルタ変換器。
【請求項１１】
適応型シグマ‐デルタ変換方法であって、
ａ）アナログ入力信号ｘ（ｎ）とアナログフィードバック信号ｚ（ｎ）との差を表す偏差信号を出力するステップであって、アナログ入力信号ｘ（ｎ）の大きさが第１のレンジ［−ａ，＋ａ］の範囲内である、偏差信号を出力するステップと、
ｂ）前記偏差信号の積算値の関数である積算された信号を出力するステップであって、前記積算された信号を出力するステップは、瞬時値が所定の値を超えないようにする一方、平均値が増大するように前記偏差信号の積算値の変換をおこなうステップを有する、積算された信号を出力するステップと、
ｃ）前記積算された信号の量子化を意味する、量子化されたデジタル信号ｙ０（ｎ）を出力するステップと、
ｄ）量子化された前記デジタル信号ｙ０（ｎ）に基づき、デジタル出力信号ｚ０（ｎ）を出力するステップと、
ｅ）前記デジタル出力信号ｚ０（ｎ）から適応フィードバック信号ｚ（ｎ）を出力するデジタル・アナログ変換ステップと、
を具備することを特徴とする適応型シグマ‐デルタ変換方法。
【請求項１２】
デジタル出力信号ｚ０（ｎ）を出力するステップには、前記アナログフィードバック信号ｚ（ｎ）の瞬時値を第１のレンジ［−ａ，＋ａ］の範囲内でありかつアナログ入力信号ｘ（ｎ）の瞬時値より大きな値に保持するステップが含まれることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記積算された信号を出力するステップには、積算用キャパシタに電荷を蓄えるステップが含まれ、該電荷は前記偏差信号の積算値であることを特徴とする請求項１１に記載の方法。
【請求項１４】
前記積算された信号を出力するステップには、前記積算用キャパシタのキャパシタンスを可変制御するステップが含まれることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記積算用キャパシタのキャパシタンスを可変制御するステップには、前記積算用キャパシタの電圧の瞬時値が所定の値を超えないようにする一方、該積算用キャパシタの電圧の平均値が増大するように該積算用キャパシタのキャパシタンスを可変制御するステップが含まれることを特徴とする請求項１４に記載の方法。
【請求項１６】
デジタル出力信号ｚ０（ｎ）を出力するステップには、前記量子化されたデジタル信号ｙ０（ｎ）にステップサイズｃ０（ｎ）を乗じるステップが含まれ、前記積算用キャパシタのキャパシタンスを可変制御するステップには、少なくとも部分的にステップサイズｃ０（ｎ）に基づき前記キャパシタンスを変化させるステップが含まれることを特徴とする請求項１４に記載の方法。
【請求項１７】
前記積算用キャパシタは、演算増幅器の出力と入力との間に接続されることを特徴とする請求項１３に記載の方法。
【請求項１８】
前記積算用キャパシタは、一群のキャパシタの配列を有し、前記積算用キャパシタのキャパシタンスを可変制御するステップには、前記積算用キャパシタのキャパシタンスを変化させるために前記配列中の少なくとも一つのキャパシタを入り切りするステップが含まれることを特徴とする請求項１３に記載の方法。
【請求項１９】
前記配列中の少なくとも一つのキャパシタを入り切りするステップには、前記積算用キャパシタのキャパシタンスを減少させるために前記配列中の少なくとも１つのキャパシタを切断するステップが含まれることを特徴とする請求項１８に記載の方法。
【請求項２０】
前記配列中の少なくとも一つのキャパシタを入り切りするステップには、前記積算用キャパシタのキャパシタンスを増大させるために前記配列中の少なくとも１つのキャパシタを作動させるステップが含まれることを特徴とする請求項１８に記載の方法。
【請求項２１】
前記積算用キャパシタのキャパシタンスを可変制御するステップには、前記積算用キャパシタの電荷を実質的になくしてしまうステップが含まれることを特徴とする請求項１４に記載の方法。
【請求項２２】
前記デジタル出力信号ｚ０（ｎ）から適応フィードバック信号ｚ（ｎ）を出力するデジタル・アナログ変換ステップには、重み付けがなされた一群のキャパシタの電荷ＱＤＡＣ（ｎ）を取得するステップが含まれ、該電荷ＱＤＡＣ（ｎ）はデジタル出力信号ｚ０（ｎ）に反比例することを特徴とする請求項１１に記載の方法。
【請求項２３】
偏差信号を出力するステップには、入力サンプリングキャパシタの電荷Ｑｉｎ（ｎ）を取得するステップが含まれ、該電荷Ｑｉｎ（ｎ）は、前記アナログ入力信号ｘ（ｎ）に比例することを特徴とする請求項１１に記載の方法。
【請求項２４】
適応型シグマ‐デルタ変換器であって、
ａ）アナログ入力信号ｘ（ｎ）とアナログフィードバック信号ｚ（ｎ）との差を表す偏差信号を出力する入力手段であって、アナログ入力信号ｘ（ｎ）の大きさが第１のレンジ［−ａ，＋ａ］の範囲内である、入力手段と、
ｂ）前記偏差信号の積算値の関数である積算された信号を出力する積算手段であって、前記積算手段は積算用キャパシタを有し、該積算用キャパシタの電荷は偏差信号の積算値を表し、該積算用キャパシタのキャパシタンスは可変制御が可能である、積算手段と、
ｃ）前記積算された信号を表すデジタル信号ｙ０（ｎ）を出力する量子化手段と、
ｄ）量子化された前記デジタル信号ｙ０（ｎ）に基づき、デジタル出力信号ｚ０（ｎ）を出力する適応手段と、
ｅ）前記デジタル出力信号ｚ０（ｎ）をアナログフィードバック信号ｚ（ｎ）に変換するデジタル・アナログ変換手段と、
を具備することを特徴とする適応型シグマ‐デルタ変換器。
【請求項２５】
前記積算用キャパシタは、該積算用キャパシタの電圧の瞬時値が所定の値を超えないようにする一方、該積算用キャパシタの電圧の平均値が増大するように可変制御されることを特徴とする請求項２４に記載の適応型シグマ‐デルタ変換器。
【請求項２６】
前記積算用キャパシタは、一群のキャパシタの配列を有し、該配列中の各キャパシタは、前記積算用キャパシタのキャパシタンスを変化させるために入り切りすることが可能であることを特徴とする請求項２４に記載の適応型シグマ‐デルタ変換器。
【請求項２７】
前記適応手段は、前記量子化されたデジタル信号ｙ０（ｎ）にステップサイズｃ０（ｎ）を乗じる乗算手段を有し、前記積算用キャパシタのキャパシタンスは、少なくとも部分的にステップサイズｃ０（ｎ）に基づき可変制御されることを特徴とする請求項２４に記載の適応型シグマ‐デルタ変換器。
【請求項２８】
前記適応手段は、前記アナログフィードバック信号ｚ（ｎ）の瞬時値を前記第１のレンジ［−ａ，＋ａ］の範囲内で前記アナログ入力信号ｘ（ｎ）の瞬時値より大きな値に保持しようとすることを特徴とする請求項２４に記載の適応型シグマ‐デルタ変換器。
【請求項２９】
適応型シグマ‐デルタ変換方法であって、
ａ）アナログ入力信号ｘ（ｎ）とアナログフィードバック信号ｚ（ｎ）との差を表す偏差信号を出力するステップであって、アナログ入力信号ｘ（ｎ）の大きさが第１のレンジ［−ａ，＋ａ］の範囲内である、偏差信号を出力するステップと、
ｂ）前記偏差信号の積算値の関数である積算された信号を出力するステップであって、前記積算された信号を出力するステップには、積算用キャパシタのキャパシタンスを可変制御するステップが含まれ、該積算用キャパシタの電荷は、前記偏差信号の積算値を表す、積算された信号を出力するステップと、
ｃ）前記積算された信号の量子化を意味する、量子化されたデジタル信号ｙ０（ｎ）を出力するステップと、
ｄ）量子化された前記デジタル信号ｙ０（ｎ）に基づき、デジタル出力信号ｚ０（ｎ）を出力するステップと、
ｅ）前記デジタル出力信号ｚ０（ｎ）から適応フィードバック信号ｚ（ｎ）を出力するデジタル・アナログ変換ステップと、
を具備することを特徴とする適応型シグマ‐デルタ変換方法。
【請求項３０】
前記積算用キャパシタのキャパシタンスは、前記積算用キャパシタの電圧の瞬時値が所定の値を超えないようにする一方、該積算用キャパシタの電圧の平均値が増大するように可変制御されることを特徴とする請求項２９に記載の方法。
【請求項３１】
デジタル出力信号ｚ０（ｎ）を出力するステップには、前記量子化されたデジタル信号ｙ０（ｎ）にステップサイズｃ０（ｎ）を乗じるステップが含まれ、前記積算用キャパシタのキャパシタンスを可変制御するステップには、少なくとも部分的にステップサイズｃ０（ｎ）に基づき前記キャパシタンスを変化させるステップが含まれることを特徴とする請求項２９に記載の方法。
【請求項３２】
デジタル出力信号ｚ０（ｎ）を出力するステップには、前記アナログフィードバック信号ｚ（ｎ）の瞬時値を第１のレンジ［−ａ，＋ａ］の範囲内でありかつアナログ入力信号ｘ（ｎ）の瞬時値より大きな値に保持するステップが含まれることを特徴とする請求項２９に記載の方法。
【請求項３３】
適応型シグマ‐デルタ変換器であって、
ａ）アナログ入力信号ｘ（ｎ）とアナログフィードバック信号ｚ（ｎ）との差を表す偏差信号を出力する入力手段と、
ｂ）前記偏差信号の積算値の関数である積算された信号を出力する積算手段であって、該積算手段は、瞬時値が所定の値を超えないようにする一方、平均値が増大するように前記偏差信号の積算値を変換する、積算手段と、
ｃ）前記積算された信号を表すデジタル信号ｙ０（ｎ）を出力する量子化手段と、
ｄ）前記デジタル出力信号ｚ０（ｎ）をアナログフィードバック信号ｚ（ｎ）に変換するデジタル・アナログ変換手段と、
を具備することを特徴とする適応型シグマ‐デルタ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に信号処理に関し、具体的にはシグマ‐デルタ変換を用いたアナログ‐デジタル変換に関する。
【背景技術】
【０００２】
シグマ‐デルタ（Σ‐Δ）変換は、アナログ信号を高周波デジタルシーケンスに変換するために広く用いられ、十分研究され尽くした技術である。例えば、J. C. Candy及びG. C.Temesの『オーバサンプリングデルタ‐シグマデータ変換器』（IEEE Press, 1992）（以降Candyと称す）及び、S. R. Northworthy、R. Schreier、及びG. C. Temesの「デルタ‐シグマデータ変換器』（IEEE Press, 1997）参照のこと。両文献とも参照として本明細書に組み込まれる。
【０００３】
Σ‐Δ変換において、サンプリング周波数が入力信号のナイキスト周波数より十分大きい（すなわち最大入力周波数の２倍より十分大きい）フィードバックループ構成内に、低解像度量子化器が組み込まれる。加えて、量子化器 に持ち込まれたノイズエネルギーは、いわゆる「ノイズ伝達関数」ＮＴＦ（ｚ）に従い高い周波数で形成され、この信号は、いわゆる「信号伝達関数」ＳＴＰ（ｚ）に従いほとんど変化しないで変換器内を通過する。
【０００４】
図１（ａ）は、減算器１０１、積算器１０２（積分加算器１０３と時間遅れ要素１０４を含む）、１ビット量子化器１０５、及び１ビットデジタル・アナログ変換器（ＤＡＣ）１０６を有する離散時間システムの簡単な１次Σ‐Δ変換器を示している。通常の操作において、レンジ［−ａ，＋ａ］の範囲内にある入力信号ｘ（ｎ）はｙ０（ｎ）∈±１のバイナリ出力シーケンスに変換される。量子化器１０５は、正入力に対して＋１、負入力に対して−１を出力する。量子化器１０５からの出力は、ＤＡＣ１０６を経由してフィードバックされ減算器１０１にて入力信号ｘ（ｎ）から減算される。したがって減算器１０１の出力は、入力信号ｘ（ｎ）と量子化された出力信号ｙ０（ｎ）との差を表す。図１（ａ）からわかるように、積算器１０２の出力は、その前の入力とその前の出力の和を表わす。したがって、積算器１０２の出力が正なのか負なのかにより、１ビット量子化器１０５はそれに応じて＋１又は−１を出力する。ここで、及び添付特許請求の範囲において、信号のアナログ（物理）表示とデジタル表示とは、デジタル標識又は「０」の添え字を付けた多数ビットの信号により識別する。
【０００５】
図１（ａ）の線形モデルを示した図１（ｂ）において、同様に、減算器１０７と積算器１１１（（積分加算器１１２と時間遅れ要素１１３を含む）が含まれる。量子化器 １０５は加算器１０８とノイズ源１０９に置き換えられている。信号ｙ（ｎ）をｙ０（ｎ）に変換するために、ｙ（ｎ）の符号を検出する比較器１１０が含まれる。システム入力ｘ（ｎ）と量子化器ノイズγａ（ｎ）と２段階出力シーケンスｙ（ｎ）との基本的な関係は、
Ｙ（ｚ）＝ｚ−１Ｘ（ｚ）＋（１‐Ｚ−１）Γａ（ｚ）      （１） 
となる。信号伝達関数とノイズ伝達関数とは、それぞれＳＴＰ（ｚ）＝ｚ−１、及びＮＴＦ（ｚ）＝（１−ｚ−１）で表される。
【０００６】
デジタル表現における特性は信号／ノイズ比、ＳＮＲ＝１０ｌ０ｇ１０（Ｓ／Ｎ）で示され、ここでＳは信号出力でありＮは与えられた帯域Ｂにおけるノイズ出力である。式（１）に関し、ノイズ出力は、ノイズ伝達関数ＮＴＦ（ｚ）と量子化手段におけるノイズΓａ（ｚ）の総量の両方に左右される。ＳＮＲを改善するためには、次の２つのアプローチがある。
【０００７】
（ａ）所定のノイズΓａ（ｚ）の総量、すなわち所定の量子化器の程度±ａに対して、ノイズシェイピングを改善することによりベースバンドからのノイズ出力を削減することと、
（ｂ）所定のＮＴＦ（ｚ）に対して、システムに持ち込まれるノイズ出力の総量を削減するようにすることである。
【０００８】
（ａ）のアプローチは、例えば、Candyに記載されているように、シグマ‐デルタ変換器の次数を増やすことにより達成できる。高次数の変換器では、ノイズ伝達関数はＮＴＦ（ｚ）＝（１−ｚ−１）ｋとなり、これは、ノイズシェイピング効果が改善されることを意味する。（ｂ）のアプローチの例としてZierhofer C. M.の「１ビット量子化を伴う適応型シグマ‐デルタ変換」（IEEE trans. CAS II, vol. 47, No. 5, May 2000）（以降Zierhoferと称す）と米国特許出願「１ビット量子化を伴う適応型シグマ‐デルタ変換」番号０９／４９６，７５６、２０００年２月３日出願、これは米国特許６，５３５，１５３として発行された、を参照のこと。ここで、シグマ‐デルタ変換器はフィードバックループ構成内に組み込まれているが、両方とも参照として本出願に組み込む。この変換器の入力信号は低減されたレンジ内で用いられ、したがって量子化器の２つのレベルは低減される。その結果、システムに持ち込まれるノイズ出力が減少し、ＳＮＲが改善される。
【発明の開示】
【０００９】
適応型シグマ‐デルタ（Σ‐Δ）変換器の開発との関連において、非適応型又は適応型シグマ‐デルタ（Σ‐Δ）変換器に使用するための新しい積算手段を発明した。本発明の１実施の形態によれば、適応型シグマ‐デルタ（Σ‐Δ）変換のシステム及び方法は、アナログ入力信号ｘ（ｎ）とアナログフィードバック信号ｚ（ｎ）との差を表す偏差信号を出力する入力手段を具備する。アナログ入力信号ｘ（ｎ）の大きさは第１のレンジ［−ａ，＋ａ］の範囲内である。積算手段では、前記偏差信号の積算値の関数である積算された信号を出力し、積算手段では、瞬時値が所定の値を超えないようにする一方、平均強度が増大するように前記偏差信号の積算値を変換する。量子化手段では、この積算された信号を表すデジタル信号ｙ０（ｎ）を出力する。量子化されたデジタル信号ｙ０（ｎ）に基づき、適応手段でデジタル出力信号ｚ０（ｎ）を出力し、この出力はデジタル・アナログ変換器によりアナログフィードバック信号ｚ（ｎ）に変換される。
【００１０】
本発明に関する実施の形態において、適応手段では、アナログフィードバック信号ｚ（ｎ）の瞬時値を第１のレンジ［−ａ，＋ａ］の範囲内でアナログ入力信号ｘ（ｎ）の瞬時値より大きな値に保持しようとする。積算手段では、積算用キャパシタを具備し、キャパシタの電荷は偏差信号の積算値を表す。積算された信号は、少なくともその一部は、積算用キャパシタの電圧に基づく。積算用キャパシタの電圧の瞬時値が所定の値を超えないようにする一方、積算用キャパシタの電圧の平均値が増大するように、この積算用キャパシタのキャパシタンスを可変制御してもよい。この積算用キャパシタは演算増幅器の出力と入力との間に接続されてもよい。
【００１１】
本発明に関する更なる実施の形態において、適応手段には、量子化されたデジタル信号ｙ０（ｎ）にステップサイズｃ０（ｎ）を乗じる乗算手段を含んでもよく、積算用キャパシタのキャパシタンスは、少なくとも部分的にステップサイズｃ０（ｎ）に基づき可変制御される。この積算用キャパシタは一群のキャパシタの配列で構成することができ、配列中の各キャパシタは、積算用キャパシタのキャパシタンスを変化させるために入り切りすることが可能である。
【００１２】
本発明に関するまた更なる実施の形態において、デジタル・アナログ変換器は重み付けがなされた一群のキャパシタの配列で構成することができ、この一群のキャパシタの配列は、デジタル出力信号ｚ０（ｎ）に反比例する電荷ＱＤＡＣ（ｎ）を得ることができる。入力サンプリング手段には、入力サンプリングキャパシタが含まれ、この入力サンプリングキャパシタは、アナログ入力信号ｘ（ｎ）に比例する電荷Ｑｉｎ（ｎ）を得ることができる。
【００１３】
本発明に関するなお更なる実施の形態において、出力された量子化されたデジタル信号ｙ０（ｎ）は、２つのレベルのデジタル出力シーケンスを含んでいてもよい。２つのレベルのデジタル出力は、＋１と−１の値を含んでいてもよい。デジタル出力信号ｚ０（ｎ）の出力には、量子化されたデジタル信号ｙ０（ｎ）をステップサイズｃ０（ｎ）で乗算する手段が含まれていてもよい。ステップサイズｃ０（ｎ）は、コードワードのセットＹに基づいても良く、ここで、Ｙ＝｛ｐ０（ｎ），ｙ０（ｎ‐１），ｙ０（ｎ‐２）．．．ｙ０（ｎ‐ ｎｘ）｝であり、ｎｘは所定の整数である。ステップサイズｃ０（ｎ）の決定において、コードワードの大部分が等しければステップサイズｃ０（ｎ）を増やし、コードワードが変化するならば、ステップサイズｃ０（ｎ）を減少させることとしてもよい。ステップサイズｃ０（ｎ）は非線形であってもよい。量子化されたデジタル信号ｙ０（ｎ）をステップサイズｃ０（ｎ）で乗算するの場合は参照テーブルを用いてもよい。
【００１４】
本発明の他の実施の形態において、適応型シグマ‐デルタ変換器のシステム及び方法には、アナログ入力信号ｘ（ｎ）とアナログフィードバック信号ｚ（ｎ）との差を表す偏差信号を出力する入力手段が含まれる。アナログ入力信号ｘ（ｎ）の強さは第１のレンジ［−ａ，＋ａ］の範囲内である。積算手段はこの偏差信号の積算値の関数である積算信号を出力する。この積算手段には、可変制御することのできるキャパシタンスを持つ積算用キャパシタが含まれる。この積算用キャパシタの電荷が偏差信号の積算値を表す。量子化手段は、積算された信号を表す量子化されたデジタル信号ｙ０（ｎ）を出力する。量子化されたデジタル信号ｙ０（ｎ）に基づき、適応手段はデジタル出力信号ｚ０（ｎ）を出力する。デジタル・アナログ変換手段は、デジタル出力信号ｚ０（ｎ）をアナログフィードバック信号ｚ（ｎ）に変換する。
【００１５】
本発明に関する実施の形態において、この積算用キャパシタは、この積算用キャパシタの電圧の瞬間値が所定の値を超えないようにする一方、この積算用キャパシタの電圧の平均値が増大するよう可変制御される。この積算用キャパシタには、一群のキャパシタの配列が含まれていても良く、この配列中の各キャパシタは、この積算用キャパシタのキャパシタンスを変化させるために入り切りすることが可能である。適応手段には、量子化されたデジタル信号ｙ０（ｎ）をステップサイズｃ０（ｎ）で乗算する乗算手段が含まれ、この積算用キャパシタのキャパシタンスは、少なくとも１部はステップサイズｃ０（ｎ）に基づき可変制御される。適応手段は、アナログフィードバック信号ｚ（ｎ）の瞬時値を第１のレンジ［−ａ，＋ａ］の範囲内でかつアナログ入力信号ｘ（ｎ）の瞬時値より大きな値に保持させるようにしてもよい。
【００１６】
本発明の他の実施の形態によれば、シグマ‐デルタ変換器には、アナログ入力信号ｘ（ｎ）とアナログフィードバック信号ｚ（ｎ）との偏差を表す偏差信号を出力する入力手段が含まれていてもよい。積算手段は、この偏差信号の積算値の関数である積算信号を出力する。特に、この積算手段は、瞬時値が所定の値を超えないようにしながら平均強度を増大させるために、この偏差信号の積算値を変換する。量子化手段は、この積算された信号を表す量子化されたデジタル信号ｙ０（ｎ）を出力する。デジタル・アナログ変換手段はデジタル信号ｙ０（ｎ）をアナログフィードバック信号ｚ（ｎ）に変換する。
【００１７】
本発明は、添付図とともに以下の詳細な説明を参照することにより容易に理解できるであろう。
【発明を実施するための最良の形態】
【００１８】
Σ‐Δ変換器の信号対ノイズ（ＳＮＲ）を改善した１ビット量子化を有する適応型シグマ‐デルタ（Σ‐Δ）変換の方法及びシステムが提供される。本発明の１実施の形態によるシステムのブロック図が図２に示されている。出力ｙ０（ｎ）と標準的な１次シグマ‐デルタ（Σ‐Δ）変換器の２値フィードバック信号ｙ０（ｎ）∈±１とが、それぞれ、多値出力信号ｚ０（ｎ）と多値のフィードバック信号ｚ（ｎ）に置き換えられる。多値のフィードバック信号ｚ（ｎ）大きさはは、適応手段２０５により、レンジ［−ａ＜ｚ（ｎ）＜ａ］の範囲内で入力信号ｘ（ｎ）の瞬時値より大きな値に保たれる。非適応変換器と比較して、図１（ｂ）におけるノイズ源１０７はこのように減少し、ＳＮＲはかなり強化された。入力ｘ（ｎ）がゼロ平均信号であるか、又はｘ（ｎ）のＤＣ成分が少なくともゼロに近い場合は、示された適応Σ‐Δの適応アルゴリズムは十分使える。ｘ（ｎ）にかなりのＤＣ成分が含まれる場合は、入力ダイナミックレンジは減少する。したがって、ハイパスフィルタ手段の実施も考慮される。
【００１９】
図２は、アナログ部分とデジタル部分に分けることができる。レンジ［−ａ，＋ａ］の範囲を持つアナログ入力ｘ（ｎ）が減算手段２０８に入力されている。次いで、減算手段のアナログ出力が積算器２０９（積分加算器２１０及び時間遅れ要素２１１を含む）に入り、そして、量子化される２０２。量子化器２０２のデジタル出力に、これはｙ０（ｎ）∈±１に限定されないが、ステップサイズシーケンスｃ０（ｎ）が乗算され２０７、出力信号ｚ０（ｎ）が作られる。出力信号ｚ０（ｎ）は、デジタル・アナログ変換器（ＤＡＣ）２０４を経由して、アナログフィードバック信号ｚ（ｎ）となる。
【００２０】
ステップサイズシーケンスｃ０（ｎ）は、適応手段２０５により生成される。ある瞬間におけるステップサイズｃ０（ｎ）は、コードワードのセット［ｙ０（ｎ），ｙ０（ｎ−１），ｙ０（ｎ−２）．．．］により制御され、これらはｙ０（ｎ）の瞬時強度と特定の個数の（有限個数の）それまでのコードワードｙ０（ｎ−１），ｙ０（ｎ−２）．．．を表す。適応手段２０５の主要な狙いは、ｚ（ｎ）の瞬時強度を入力信号ｘ（ｎ）の瞬時強度より大きくなるように保つことである。
【００２１】
｜ｚ（ｎ）｜＞｜ｘ（ｎ）｜                      （２）
適応手段の動作方法は直感的に明らかである。コードワードのセット［ｙ０（ｎ），ｙ０（ｎ−１），ｙ０（ｎ−２）．．．］が多くの等しいコードワードを含有する場合は、ステップサイズｃ０（ｎ）を増大させる必要がある。この場合、｜ｘ（ｎ）｜が｜ｚ（ｎ）｜より大きくなる傾向があり、これは式（２）の条件に反する。一方、コードワードのセット［ｙ０（ｎ），ｙ０（ｎ−１），ｙ０（ｎ−２）．．．］が交互に変わるパターンを示す場合、ｃ０（ｎ）を減少させる必要がある。例えば図２に示したシステムの９ビッドＤＡＣ２０４を用いることで、入力［−ａ，＋ａ］が、離散信号レベルと同じ間隔を持たせて５１１に再分割される。このようにして、デジタル信号ｚ０（ｎ）とｃ０（ｎ）とは、それぞれ９ビットと８ビットから構成される。本発明の１実施の形態によれば、１次のシステムに対する適応アルゴリズムは、α＝１６／１５に設定された定数αを有し、表１に示される。
【表１】
2007516626.tif 000003
【００２２】
表１に示した通り、ステップサイズは、連続するコードワードが等しい場合は、約α３の係数で増大し、連続するコードワードの符号が交互に変化する場合は、約α−１の係数で減少する。ステップサイズｃ０（ｎ）は８ビットの限定された分解能しか持たないので、α３ｃ０（ｎ）とα−１ｃ０（ｎ）との積を正確に実行することができず、隣接する整数値に丸めなければならない。ステップサイズが小さい場合、丸めることにより生じる差異はかなり大きいが、この種の不完全性はシステムの性能に対して本質的な問題とはならない。ｃ０（ｎ）の計算に積算器を使う一方、本発明の様々な実施の形態において、代わりに参照テーブルＲＡＭ２０６が用いられ、このとき全てのステップサイズｃ０（ｎ）が、例えば８ビットの整数として記憶される。そして、最小ステップサイズと最大ステップサイズとはそれぞれｃ０，ｍｉｎ＝１とｃ０，ｍａｘ＝２５５となる。α３ｃ０（ｎ）の積の計算は、瞬時ＲＡＭアドレス指標を単純に３だけ増やすことにより達成できる。同様にα−１ｃ０（ｎ）は、瞬時アドレス指標を１だけ減少させればよい。
【００２３】
表１に記載の適応アルゴリズムを適用した適応型Σ‐Δ変換器の波形が図３（ａ）と３（ｂ）に示されている。図３（ａ）の１番目の図３０１は入力信号ｘ（ｎ）の例が描かれている。図３（ａ）の２番目の図３０２は、ＤＡＣ出力信号の強度｜ｚ（ｎ）｜と共に、修正された波形｜ｘ（ｎ）｜を示す。条件（２）は、ほぼ全てのサンプルで満足するが、よくみるとｎ＝１６４３の時にこの条件に反していることが分かる。これは１つだけに止まっているが、システムの全体的な性能に無視できない影響を与える。図３（ａ）の３番目の図はＤＡＣ出力信号ｚ（ｎ）の全体波形を示す。図３（ｂ）では、信号ｘ（ｎ）が４０ｄＢ、つまりｘ（ｎ）／１００に減衰した場合のシステムの振舞が示されている。図３０４，３０５，及び３０６は、それぞれ、入力信号ｘ（ｎ）、その全波整流されたもの｜ｘ（ｎ）｜とＤＡＣ出力信号の強度｜ｚ（ｎ）｜、及び、ＤＡＣ出力信号ｚ（ｎ）の全体波形を表す。予想されたように、信号｜ｚ（ｎ）｜とｚ（ｎ）の量子化は、もっと目立ち、デジタルシーケンスｃ０（ｎ）は１と３の間で変化する。
【００２４】
図３（ａ）と３（ｂ）の例ではまた、ステップサイズ適応アルゴリズムが瞬時に働くことを示していて、ステップサイズ乗算器ｃ（ｎ）が個々の入力ｘ（ｎ）の最大と最小とを追跡している。信号ｃ（ｎ）を、入力信号の瞬時出力を推定するために直接用いることができ、このことは、例えばスピーチ信号の自動ゲイン制御（ＡＧＣ）における信号処理に有効である。適応型Σ‐Δ制御の仕組みでは一般に比較的遅いアルゴリズムを用い、数１０ミリ秒のレンジの時定数が使われる（一般に「音節圧縮」と称される）。１例としてChakravarthy, C. V.の「振幅制御された適応型デルタ‐シグマ変換器」（adio & Electronic Engineer (London), vol. 49, pp. 49- 54, January 1979）があげられ、これは参照として本出願に組み込まれる。このようなシステムは、入力信号の強さが急増した場合にひどい誤差を生じさせ、入力信号の永続的な精度が重要となる信号処理の用途では実用的でない。加えて、非線形ステップサイズを用いることで、参照として本出願に組み込まれるJagg, M. P.の「瞬時的な適応型シグマ‐デルタ変換器」（Can. Elect. Eng. 1, Vol. 11 No. 1, 1986）のような一定のステップサイズを有する従来技術の適応型アルゴリズムと比較して、入力強度の変化に対してより適応型アルゴリズムの応答性がよくなる。このことは、例えば、第１のアナログフィードバック信号の瞬時値を入力信号の瞬時値より大きく保つ上で重要である。
【００２５】
図４に、種々のアナログ・デジタル変換器のＳＮＲが、入力信号の強さの関数として示す。入力ｘ（ｎ）は、レンジ ［−１＜ｘ（ｎ）＜１］ （すなわち、ａ＝１）であり、１００００サンプルからなる周期的なゼロ平均ノイズのシーケンスであり、帯域幅がＢ＝１０ｋＨｚである。この帯域幅内で、スペクトル線の強度と位相はランダムとなる。この信号を比例増幅することにより異なった信号強度の値が得られる。この入力強度は、振幅ａ＝１の直流信号の強度として参照される。図４に示された最大入力強度（すなわち、−９．４５ｄＢ）において、最大信号の振幅は０．９９に達し、これは参照レベルａ＝１を少し下回る。全てのシステムのサンプリングレートは、１／Ｔ＝１ＭＨｚであり、ＳＮＲはＢ＝１０ｋＨｚと計算される。
【００２６】
曲線４０１は、本発明の１実施の形態による理想的な適応型シグマ‐デルタ変換器のＳＮＲを描いたものであり、表１の適応アルゴリズムと９ビットのＤＡＣ（ａ＝１）が用いられている。入力強度を最大レベルからより低いレベルに落とすことにより、ＳＮＲが一定になる。約−５０ｄＢより小さい入力レベルに対して、ＳＮＲは減少してゆく。曲線４０２は、ｙａ（ｎ）∈±１の１次の理想的な標準型シグマ‐デルタ変換器のＳＮＲである。最大ＳＮＲは、最大入力強度レベルで得られ、入力強度の減少と共にこのＳＮＲが減少する。曲線４０１と４０２とを比較により、適応型シグマ‐デルタ変換器の利点が明確に示される。曲線４０２は、入力レベルが約−５０ｄＢより小さい部分を約４８ｄＢ右に移動させた曲線４０１に非常に似ている。この移動は、ｙａ（ｎ）と比較して信号ｚ（ｎ）の付加的な８ビットに反映される。フィードバック信号ｚ（ｎ）は２値信号、ｚ（ｎ）∈±１／２５６なので、約−５０ｄＢより小さい入力レベルに対して、適応型シグマ‐デルタ変換器は、標準型シグマ‐デルタ変換器と同様な動作を行う。大きな入力レベルに対しては、適応型変換器のＳＮＲは、実質的に標準型変換器より大きくはない。しかしながら入力ダイナミックレンジは、約４８ｄＢ拡大している。曲線４０３は、２次のシグマ‐デルタ変換器のＳＮＲを示している。明らかに、低入力レベルで２次のシステムは、適応型変換器が優れている。曲線４０４と４０５は、それぞれ１３ビットと１４ビットの解像度を持つパルス符号変調（ＰＣＭ）システムのＳＮＲを示している。１４ビットのＰＣＭシステムは、全ての入力で適応型シグマ‐デルタ変換器より優れている一方、１３ビットのＰＣＭシステムは、少なくとも低レベル入力信号において劣っている。
【００２７】
本発明の１実施の形態によれば、フィードバック信号ｚ（ｎ）は多レベル信号であるため、適応型シグマ‐デルタ変換器には、図２に示すようにフィードバックループ中に多ビットＤＡＣ２０４が含まれる。本発明の好ましい実施の形態では、このＤＡＣ２０４の仕様は、この適応型シグマ‐デルタ変換器のＳＮＲに最小限の影響を与えるように選定される。理想的でないＤＡＣは、理想的な変換器にノイズ源を加えたものと考えることができ、この付加的なノイズ源の伝達関数は−ＮＦＴ＝−ｚ−１である。したがって、このノイズ（−１を乗算したもの）は入力信号に直接加えられ、ベース帯域のノイズエネルギーを強める。ＤＡＣ２０４に対して、以下の仮定を置くことができる。
【００２８】
（１）ＤＡＣの誤差の分布はゼロ付近で対称的である。
【００２９】
（２）離散ＤＡＣレベルがバイナリ加重を重ね合わせることにより導入される。
【００３０】
（３）各バイナリ加重そのものは、基本的な単位成分からなる。これは、例えば、Ｋ単位成分からなるバイナリ加重に対して、公称値はＫに比例して増加し、誤差は√Ｋに比例して増加するだけであることを意味する。
【００３１】
例えば、９ビットのＤＡＣで、パターンｃ０（ｎ）＝［１ ０ ０ １ ０ １ ０ １］がバイナリ加重１２８，１６，４，及び１を含有し、したがって、ＤＡＣレベルの結果、公称強度が（１４９／２５５）ａとなる。しかし、共通の加重は、１２８（１±（Δ／√１２８））、１６（１±（Δ／√１６））、４（１±（Δ／√４））、及び（１±Δ）で表されるだけであり、これにより公称値とのずれがでてくる。
【００３２】
図５は、理想的な９ビットのＤＡＣ（Δ＝０）５０１と、Δ＝１％５０２、Δ＝３％５０３、及びΔ＝５％５０４の理想的でないＤＡＣを有する適応型シグマ‐デルタ変換器のＳＮＲを示し、ここで、Δは、導入されたレベル数Ｋ＝１の公称値からの最大偏差を意味する。全ての場合において、ＤＣオフセット誤差は省略し、入力信号は、図４（Ｎ＝１００００）と同じである。図５から、ＳＮＲの減少は、Δが約Δ≒１％より良いパラメータを持つ、許容範囲内であることが示されている。
【００３３】
図２に示された適応型シグマ‐デルタ変換器は、入力ｘ（ｎ）がゼロ平均信号であるか又は、ｘ（ｎ）のＤＣ成分が少なくともゼロに近い場合に、最適な性能を発揮する。しかし、ｘ（ｎ）にかなりのＤＣ成分が含まれている場合は、入力ダイナミックレンジは減少する。例えば、ＤＣ成分を有する入力信号であって比較的ＡＣ成分の少ない入力信号に注意しなければならない。ステップサイズの減少は、ＡＣ成分ではなくＤＣ成分により制御され、したがって、大きな値を維持したままとなる。入力信号から直接的に、あるいは、変換器自身の理想的でない成分によるオフセット誤差により、ＤＣ成分が入り込む。現実的な実施の形態において、ＤＣ成分内にオフセット誤差が発生することがある。いずれの場合も、ＤＣ成分又は低周波成分に伴うほとんどの問題はハイパスフィルタにより解消される。
【００３４】
本発明の１実施の形態によれば、図６に示すように、ハイパスフィルタの導入が実施されている。ここで、図２の適応型シグマ‐デルタ変換器２０３がフィードバックループシステムに組み込まれ、これが典型的なデジタルハイパスフィルタの役割を果たす。変換器のデジタル出力ｚ０（ｎ）はまず積算され６０１、信号ａｚ０（ｎ）となり、次いで係数θが乗算され６０２、信号ｗ０（ｎ）となる。ｗ０（ｎ）は、第２のＤＡＣ６０３によるデジタルからアナログへの変換の結果、信号ｗ（ｎ）となる。このようなシステムの信号伝達関数ＳＴＦＨＰ（ｚ）は以下に示され、
ＳＴＦＨＰ（ｚ）＝ＳＴＦ（ｚ）ＨＰ（ｚ）        （３）
これは、標準Σ‐Δ信号伝達関数、すなわちＳＴＦ（ｚ）＝ｚ−１と、ハイパス伝達関数ＨＰ（ｚ）＝（１−ｚ−１）／｛１−（１−θ）ｚ−１｝、を有する。周波数ｆ＝０に対応してｚ＝１でゼロとなり、ｚ＝１−θで極値を取る。例えば１ＭＨｚのシグマ‐デルタ比率とθ＝１／１０２４を用いれば、約１５０Ｈｚの３ｄＢカットオフ周波数となる。
【００３５】
１９ビットのＤＡＣが用いられているので、図６に示したシステムは十分現実的な実施形態ではない。したがって、本発明の様々な実施の形態において、このような精密なＤＡＣを回避するための方法が用いられている。本発明の実施の形態によれば、例えば多数ビットのシグマ‐デルタ変換器７０１の数値バージョンをシステムに挿入すると、図７に示したシステムのようになる。ここで、θ＝１／１０２４、信号ａｚ０（ｎ）は１９ビットとしている。シグマ‐デルタ変換の一般的な原則に従い、この信号は出力信号１０２４ｗｄ０（ｎ）に変換され、これは１クロック周期遅れた入力信号ａｚ０（ｎ）を表す。本出願において、信号ｗ０（ｎ）＝ｗｄ０（ｎ＋１）は、ハイパスフィルタフィードバック信号として用いられ、１／１０２４を乗算した時間遅れのない入力ａｚ０（ｎ）を表す。本実施の形態において、ミッドトレッドタイプ（mid-tread-type）の伝達特性を持つ２つの同じ９ビット数値量子化器を用いた。可能な出力値は、−２５５，−２５４，．．，−２，−１，０，１，２，．．．２５４，２５５である。多数ビット数値シグマ‐デルタ変換器は定係数１／１０２４を乗算するのに非常に効率的な方法を提供することに留意すべきである。
【００３６】
信号ｗ０（ｎ）は信号ａｚ０（ｎ）／１０２４をシグマ‐デルタ変換したものである。かくして、ビット数は信号ａｚ０（ｎ）の１９から信号ｗ０（ｎ）の９に減少する。しかし、多数ビットシグマ‐デルタ変換の原理によれば、両方の信号に１０ビットの差があってもほぼ同じ情報が保持される。１０ビットの差に含まれた情報は、ｗ０（ｎ）の時間的な精密構成の中に保存される。さらに、この例において、両方の信号ｚ０（ｎ）とｗ０（ｎ）とは９ビットで構成されているので、図６の２つのＤＡＣを信号ｚ０（ｎ）と信号ｗ０（ｎ）との和７０５により制御されるＤＡＣ７０４で置き換えることができる。最初の図８０１は２ｍｓ後の階段状変化を有する入力信号ｘ（ｎ）を示す。２番目の図８０２は、処理後の９ビット信号ｗ（ｎ）が描かれ、典型的なローパス特性を示す。カットオフ周波数は１５０Ｈｚであり、時定数は約τ＝（１／２π１５０）ｓ≒１ｍｓである。上述の通り、情報は信号の時間的に精密な構成の中に含まれる。３番目の図８０３は、信号の偏差ｘ（ｎ）−ｗ（ｎ）を示し、ｘ（ｎ）のハイパスフィルタ形態を示している。
【００３７】
図９において、図７に描かれたシステムにより理想的なハイパスフィルタを用いて得られたＳＮＲと、多数ビットの数値シグマ‐デルタ変換器（ミッドトレッドタイプの９ビット量子化器を採用する）によるハイパスフィルタを用いる数値図８に描かれたシステムにより得られたＳＮＲとが、それぞれ波形９０１及び９０２として比較している。図４と図５に明記したＮ＝２００００の同じ入力信号を用いた。両方のシステムにおいて、システム出力と参照信号との偏差から、同じ信号帯域でノイズ強度が導き出される。参照信号は、理想的な伝達関数を仮定した、ｘ（ｎ）にハイパスフィルタをかけたものである。多数ビットの数値シグマ‐デルタ変換器により持ち込まれた付加的なノイズにより低入力強度レベルにおいてＳＮＲの損失がおこる。入力のダイナミックレンジは約６ｄＢ減少する。加算値ｗ０（ｎ）＋ｚ０（ｎ）が範囲［−２５５，２５５］を超えた場合、クリッピング現象により高入力レベルにおいてＳＮＲの減少が生じる。２つのＳＮＲの曲線は、Δ＝１％のＤＡＣを想定して得たものである。
【００３８】
システムの１実施の形態により、図７におけるΣ‐Δ変換器のアナログステージについては、図１０に示したように標準的なスイッチト・キャパシタ（ＳＣ）技術を用いても良い。９ビットＤＡＣ１００１は、８個の２進重み付けされた一群のキャパシタＣＤＡＣ，２ＣＤＡＣ，４ＣＤＡＣ，８ＣＤＡＣ，１６ＣＤＡＣ，３２ＣＤＡＣ，６４ＣＤＡＣ，及び１２８ＣＤＡＣの配列により構成される。アナログ入力信号は入力サンプリング手段１００３により処理される。配列１００１と１００３の充放電操作は、変換器のデジタル部分で生じるＤＡＣスイッチング制御信号１００２と入力スイッチング制御信号１００４により制御される。演算増幅器１００６と積算キャパシタ１００５とによる標準的な減算・積算動作は以下の通りである。各Σ‐Δクロック周期は、ほぼ同じ長さの「サンプリングセクション」と「積算セクション」とに再分割される。「サンプリングセクション」の期間では、１００１と１００３の全てのキャパシタが演算増幅器から切り離される。キャパシタのスイッチは、入力信号ｘ（ｎ）に比例する電荷Ｑｉｎ（ｎ）が１００３に蓄えられ、（負の）全フィードバック信号−［ｚ（ｎ）＋ｗ（ｎ）］ に比例する電荷ＱＤＡＣ（ｎ）が１００１に蓄えられるように設定される（図７参照）。現実の実施の形態において、入力信号ｘ（ｎ）と全フィードバック信号ｚ（ｎ）＋ｗ（ｎ）は、Ｖｒｅｆ／２のような一定電圧と称してもよいことに留意すべきである。「積算セクション」の期間では、
１００１と１００３のキャパシタのポートが、キャパシタが放電され電荷の合計Ｑｉｎ（ｎ）＋ＱＤＡＣ（ｎ）が積算キャパシタ１００５に流されるように入り切りされる。このようにして、キャパシタ１００５の電荷がＱｉｎ（ｎ）＋ＱＤＡＣ（ｎ）になるよう充電される。Ｖｒｅｆ／２で表される演算増幅器の出力における、新たな符号は比較器１０７により検出されて、「積算セクション」の終端にあるフリップフロップ１００８に送られる。適切に動作するためには、充放電と符号検出の両方が「積算セクション」内で終わらなければならず、したがって、比較器の応答時間はΣ‐Δクロック周期の５０％より短くなければならないことに留意しなければならない。
【００３９】
適応型Σ‐Δ変換器は、比較器に厳しい要求を課している。入力のダイナミックレンジを増強させることにより、比較器への入力となる増幅器１００６の出力における信号のダイナミックレンジも同様に強化しなければならない。例えば、±１Ｖの、非適応変換器の入力信号レンジの比較器を検討しなければならない。９ビットＤＡＣの適応変換器の対応するレンジは、ｃ（ｎ）の最大値に対して±１Ｖであり、ｃ（ｎ）の最小値に対して±３．９ｍＶである。しかし、±１Ｖレンジ及び±３．９ｍＶレンジに対する好ましくまた、論理的に予測されるＳＮＲを達成するためには、比較器のスイッチング挙動は両方の場合で同じでなければならない。残念ながら、入力信号の偏差が小さくなるにつれて比較器は動作速度が遅くなる傾向があり、±３．９ｍＶレンジの信号では悪い影響を与える。したがって、非常に小さな入力信号に対しても比較器が十分速く追従するようにしなければならない。
【００４０】
本発明の１実施の形態によれば、比較器入力信号のダイナミックレンジを減少させるひとつの方法が図１１と共に説明されている。ここでは、図１０の積算用キャパシタ１００５が、ＣＡＣＣ，ＣＡＣＣ，２ＣＡＣＣ，４ＣＡＣＣ，８ＣＡＣＣ，１６ＣＡＣＣ，３２ＣＡＣＣ，６４ＣＡＣＣ，及び１２８ＣＡＣＣのキャパシタのＳＣ配列１１０１に置き換えられる。フィードバックキャパシタのサイズは瞬時入力信号強度に適応する。全体フィードバックキャパシタンスＣＡＣＣ，ＴＯＴ（ｎ）は、並列につないだキャパシタのいくつかを入り切りすることにより得られる。したがって、全体フィードバックキャパシタンスＣＡＣＣ，ＴＯＴ（ｎ）が小さく選定されればされるほど、キャパシタの電圧が大きくなる。一方、高い強度の入力信号では、積算信号を所定のレンジに保持するためには大きな全体フィードバックキャパシタンスＣＡＣＣ，ＴＯＴ（ｎ）が必要となる。Σ‐Δクロック周期の「サンプリングセクション」において適応操作を行なう。すなわち、１００３と１００１とはこの演算増幅器に接続されていないので１００３における電荷Ｑｉｎ（ｎ）と１００１における電荷ＱＤＡＣ（ｎ）の処理には影響を与えない。（１）前のクロック周期のＣＡＣＣ，ＴＯＴ（ｎ）の構成に充電されていないキャパシタが付加されることと、（２）瞬時的な構成ＣＡＣＣ，ＴＯＴ（ｎ）からキャパシタが切り離されることの２つの場合は区別されなければならない。この２つの場合については、キャパシタ１１０５とクロック周期番号（ｎ＋１）におけるそれに付随するスイッチ配列１１０６とを参照しながら説明する。配列１１０１の各キャパシタの１つのポートは増幅器１１０３の反転入力に永久的に接続されている。
【００４１】
ケース（１）：２番目のポートが周期番号（ｎ＋１）の全周期において増幅器の出力に接続されるように能動的な配列ＣＡＣＣ，ＴＯＴ（ｎ）１１０６を構成させることで、電荷のないキャパシタ１１０５を接続する。これにより電荷の分配が起こり、ＵＡＣＣにおける電圧を変化させる。すなわちＱＡＣＣ（ｎ）／ＣＡＣＣ，ＴＯＴ（ｎ）からＱＡＣＣ（ｎ）／（ＣＡＣＣ，ＴＯＴ（ｎ）＋２ＣＡＣＣ）に変化する。ここで、ＱＡＣＣ（ｎ）は、クロック周期番号ｎの終期で「サンプリングセクション」での周期番号（ｎ＋１）における配列１１０５の電荷である。全体のキャパシタンスＣＡＣＣ，ＴＯＴ（ｎ＋１）＝ＣＡＣＣ，ＴＯＴ（ｎ）＋２ＣＡＣＣは一定電荷の下で増大しているので、ＵＡＣＣの大きさはこのケースでは減少する。
【００４２】
ケース（２）：能動的な配列ＣＡＣＣ，ＴＯＴ（ｎ）からのキャパシタ１１０５の切り離しは、２番目のポートが周期番号（ｎ＋１）の全周期において参照電圧Ｖｒｅｆ／２に接続されるように、スイッチ１１０６により実行される。この電圧は増幅器１１０３の反転入力の実際の電圧等しいので、増幅器は出力電圧をＱＡＣＣ（ｎ）／ＣＡＣＣ，ＴＯＴ（ｎ）からＱＡＣＣ（ｎ）／（ＣＡＣＣ，ＴＯＴ（ｎ）−２ＣＡＣＣ）に変化させる。上述の通り、ＱＡＣＣ（ｎ）は、クロック周期番号ｎの終期で「サンプリングセクション」での周期番号（ｎ＋１）における配列１１０５の電荷である。全体のキャパシタンスＣＡＣＣ，ＴＯＴ（ｎ＋１）＝ＣＡＣＣ，ＴＯＴ（ｎ）−２ＣＡＣＣは、一定電荷の下で減少しているので、ＵＡＣＣの大きさはこのケースでは増大する。
【００４３】
本発明の様々な実施の形態において、ＣＡＣＣ，ＴＯＴ（ｎ）の適応処理は、少なくとも１部は、デジタル信号ｃ０（ｎ）に基づき行なわれる。８ビット信号ｃ０（ｎ）に対する適応処理の概要の１例を表２にまとめた。ここでは、ｃ０（ｎ）内における第１の非ゼロビットをＣＡＣＣ，ＴＯＴ（ｎ）を定義するために直接用いる。ＣＡＣＣ，ＴＯＴ（ｎ）の正確な値はそれほど重要でないことに留意しなければならない。本発明の様々な実施の形態において、適応化アルゴリズムは、（１）概して、電圧ＵＡＣＣの大きさは最大化されるが、ＵＡＣＣの瞬時値はどの時刻でも所定の制限を越えないで、（２）１１０１の異なった構成間の切り換えは、大きな電荷の損失がないように、好ましくは全く電荷の損失がないように行なわれる。１１０１における電荷の損失は積算誤差につながり、したがって、システムの性能を悪化させる。
【表２】
2007516626.tif 000004
【００４４】
比較器入力信号のダイナミックレンジを下げるための上述の方法は、広い範囲の適応型Σ‐Δ変換器及び非適応型Σ‐Δ変換器に適用することができ、適応処理手段がアナログフィードバンク信号ｚ（ｎ）の瞬時値を、第１のレンジ［−ａ，＋ａ］の範囲内でかつアナログ入力信号ｘ（ｎ）の瞬時値より大きく保つような適応型Σ‐Δ変換器に限定されるものではない。
【００４５】
本発明の他の実施の形態では、コンピュータシステムと共に用いるコンピュータプログラム製品として実施される。このような実施の形態には、コンピュータ読み込み可能な媒体（例えば、ディスケット、ＣＤ−ＲＯＭ、ＲＯＭ、又は固定ディスク）に固定された、又は、媒体を介してネットワークに接続された通信アダプタのような、モデムや他のインターフェース装置を経由してコンピュータシステムに送信される搬送波に組み込まれたコンピュータデータ信号に固定された一連のコンピュータへの指令が含まれる。媒体は、実体のある媒体（例えば、光学的又はアナログ通信ライン）であってもよく、あるいは、無線技術に組み込まれた媒体（例えばマイクロ波、赤外線又は他の通信技術）であってもよい。一連のコンピュータへの指令は、本システムに関して先に記載した機能の全て又は１部に組み込まれる。本技術分野における通常の知識を有する者はこのようなコンピュータへの指令は、多くのコンピュータアーキテクチャ又はオペレーティングシステムに用いる種々のプログラミング言語で記述することができることを認識している。さらにこのような指令は、半導体、磁気記憶装置、光学的記憶装置、又は他の記憶装置に記憶させることができ、光学的伝送技術、赤外線伝送技術、マイクロ波伝送技術、又は他の伝送技術のようなあらゆる通信技術を用いて伝送することができる。このようなコンピュータプログラム製品は、印刷された書類又は電子化された書類と共に可搬媒体（例えばシュリンクラップソフトウエア）、コンピュータシステムにあらかじめ組み込まれたもの（例えばシステムＲＯＭ又は固定ディスク）、又はネットワーク（例えばインターネット又はワールドワイドウェブ）を介してサーバ又は電子公報から分配されるものとして配布される。
【００４６】
本発明の典型的な種々の実施の形態を開示したが、本発明の技術的範囲を逸脱することなく本発明の利点を実施するような様々な改善や修正を行うことができることは、本技術分野における通常の知識を有する者には明らかであろう。これらの又は他の自明な改善は特許請求の範囲に含まれる。
【図面の簡単な説明】
【００４７】
【図１ａ】離散時間システムに対する従来技術の１次Σ‐Δ変換器のブロック図である。
【図１ｂ】線形モデルに対する従来技術の１次Σ‐Δ変換器のブロック図であり、量子化器が加算器とノイズ現に置き換えられている。
【図２】本発明の実施の形態による、Σ‐Δ変換器の信号対ノイズ（ＳＮＲ）を改善した１ビット量子化を有する適応型シグマ‐デルタ（Σ‐Δ）変換器のブロック図である。
【図３ａ】本発明の１実施の形態による、適応型シグマ‐デルタ（Σ‐Δ）変換器の典型的な波形を示す。
【図３ｂ】本発明の１実施の形態による、適応型シグマ‐デルタ（Σ‐Δ）変換器の典型的な波形を示す。
【図４】種々の形式のアナログ・デジタル変換器の典型的なＳＮＲシミュレーション結果を示す。
【図５】本発明の１実施の形態による、理想的なデジタル・アナログ変換器と理想的でないデジタル・アナログ変換器を有する適応型シグマ‐デルタ（Σ‐Δ）変換器の典型的なＳＮＲシミュレーション結果を示す。
【図６】本発明の１実施の形態による、ハイパスフィルタ手段を有する、１ビット量子化を具備する適応型シグマ‐デルタ（Σ‐Δ）変換器のブロック図である。
【図７】本発明の１実施の形態による、多ビット数値シグマ‐デルタ変換器を具備し、ハイパスフィルタ手段を有する、１ビット量子化を具備する適応型シグマ‐デルタ（Σ‐Δ）変換器のブロック図である。
【図８】図７に示されたシステムの典型的な波形を示す。
【図９】図７に示されたシステムの信号対ノイズ比に関連するＳＮＲシミュレーション結果を示す。
【図１０】本発明の１実施の形態による、適応型シグマ‐デルタ変換器のアナログ手段のブロック図を示す。
【図１１】本発明の１実施の形態による、可変積算用キャパシタを示す。
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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