(57)【要約】  記憶素子間の静電結合レベルを低減するために、隣接する電荷記憶素子を有するフラッシュＥＥＰＲＯＭまたは他のタイプのメモリセルアレイを素子間にガスが充填されているボイドとともに形成し、これにより電荷記憶素子間の漏れ結合およびアレイから読み出されるデータ中に結果として生じるエラーを低減する。
2007501531.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成される不揮発性メモリセルアレイにおいて、
基板により担持された電荷記憶素子アレイと、
電荷記憶素子にわたって第１の方向に延在し、電荷記憶素子の第２の方向に離間する距離だけ第２の方向に離間している複数の導電性コントロールゲートラインであって、前記第１の方向と第２の方向とは互いに直角であり、
少なくとも電荷記憶素子とコントロールゲートとを含む複数の積層構造が、前記積層構造の厚さの１／５よりも小さい距離だけ第２の方向に離間している複数の導電性コントロールゲートラインと、
前記積層構造の隣接する電荷記憶素子間にボイドを残しつつ、前記積層構造間の空間の上部を充填する第２の方向の積層構造間にある誘電体材料と、
を含む半導体基板上に形成される不揮発性メモリセルアレイ。
【請求項２】
前記誘導体材料は、二酸化シリコンと窒化シリコンのうちの少なくとも１つを含有する請求項１記載のアレイ。
【請求項３】
前記電荷記憶素子は、導電性フローティングゲートである請求項１記載のアレイ。
【請求項４】
前記延在するコントロールゲートラインは、隣接するフローティングゲート間を下向きに第２の方向に延在する請求項３記載のアレイ。
【請求項５】
前記コントロールゲートラインは、電荷記憶素子の行に沿って前記第１の方向に延在するワードラインを含む請求項１記載のアレイ。
【請求項６】
前記電荷記憶素子は、複数の電荷記憶トランジスタの直列ストリングを第２の方向の列に沿って形成する請求項５記載のアレイ。
【請求項７】
前記誘電体材料およびボイドが電荷記憶素子間の第２の方向における空間に一つおきに配置され、前記導電性材料が第２の方向に電荷記憶素子の列の上方に延在する導電ラインから他の空間にさらに基板へと延在する請求項５記載のアレイ。
【請求項８】
前記積層構造は、積層構造の厚さの１／８よりも小さい距離だけ第２の方向に離間している請求項１記載のアレイ。
【請求項９】
不揮発性メモリを作成する方法において、
半導体基板の表面上に電荷記憶素子のアレイを間に第１の誘電体層を挟んで形成するステップと、
電荷記憶素子の上方で第１の方向に延在するコントロールゲートを間に第２の誘電体層を挟んで形成するステップであって、前記コントロールゲートはアレイにわたって第２の方向に離間され、前記第１の方向および第２の方向は互いに直角である形成するステップと、
コントロールゲートの上方に第３の誘電体層を形成するステップであって、電荷記憶素子、第２の誘電体層、コントロールゲートおよび第３の誘電体層が、積層構造の厚さの１／５よりも小さい距離だけ第２の方向に離間している対向する側壁を備える積層構造を形成するステップと、
電荷記憶素子間の空間の下部にボイドを残しつつ、空間の上部を閉じる前記側壁間の空間内に誘電体を形成するステップと、
を含む不揮発性メモリを作成する方法。
【請求項１０】
前記空間内に誘電体を形成するステップは、シランガスの使用を含む請求項９記載の方法。
【請求項１１】
前記空間内に誘電体を形成するステップは、第２の方向に沿った全空間よりも小さい空間に誘電体を形成するステップを含み、前記方法は、第２の方向に沿った他方の空間に導電性材料を形成するステップをさらに含む請求項９記載の方法。
【請求項１２】
前記空間内に誘電体を形成するステップは、対向する側壁の第２の方向に離間している距離の１／２以上である第２の方向の範囲でボイドを残すように行うステップを含む請求項９記載の方法。
【請求項１３】
前記積層構造は、積層構造の厚さの１／８よりも小さい距離だけ離間している対向する側壁を第２の方向に有する請求項９記載の方法。
【請求項１４】
不揮発性メモリを作成する方法において、
半導体基板表面の少なくともメモリアレイ領域にわたって第１の誘電体層を形成するステップと、
導電性材料の第１の層を第１の誘電体層の上に堆積するステップと、
メモリアレイ領域にわたって第１の方向に延在する長さを有し、前記領域にわたって第２の方向に離間している導電性ストリップの第１のセットへ第１の導電性材料層を分割するステップであって、前記第１の方向と第２の方向とは互いに直角である分割するステップと、
少なくとも導電性ストリップの第１のセットにわたって誘電体の第２の層を形成するステップと、
導電性材料の第２の層を誘電体の第２の層の上を含むメモリアレイ領域の上に堆積するステップと、
誘電性材料の第３の層を前記導電性材料の第２の層の上に形成するステップと、
上部に第３の誘電体層を備え、メモリアレイ領域にわたって第２の方向に延在する長さを有し、前記領域にわたって第１の方向に離間している導電性ストリップの第２のセットへ前記第２の導電性材料層および第３の誘電体層を分割するステップと、
前記導電性ストリップの第２のセットの間にある前記導電性ストリップの第１のセットの一部を除去してフローティングゲートを形成し、これによって前記第１および第２の導電性ストリップと第２および第３の誘電体層を含む積層構造の側壁を有する導電性ストリップの第２のセットのうちの第１の方向に隣接するストリップ間に空間を形成し、前記積層構造の高さが隣接する積層構造間の空間の５倍を上回るようにするステップと、
隣接する積層構造間の空間に、空間の上部を閉じつつフローティングゲート間の空間の下部にボイドを残すように誘電体を形成するステップと、
を含む不揮発性メモリを作成する方法。
【請求項１５】
前記空間内に誘電体を形成するステップは、シランガスの使用を含む請求項１４記載の方法。
【請求項１６】
前記空間内に誘電体を形成するステップは、導電性ストリップの第２のセット間の空間の寸法の１／２以上である第１の方向の範囲でボイドを残すように行うステップを含む請求項１４記載の方法。
【請求項１７】
前記積層構造の高さは、隣接する積層構造間の空間の８倍を上回る請求項１４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体構造中における緊密に充填した素子の素子間分離に関し、より具体的にはフラッシュ式の電気的に消去可能でプログラム可能な不揮発性リード・オンリー・メモリ（フラッシュＥＥＰＲＯＭ）のセルアレイの隣接する電荷記憶素子の電界における素子間分離に関する。
【背景技術】
【０００２】
フラッシュメモリアレイのアーキテクチャの第１の範疇では、メモリセルは列方向に延びる隣接するビットラインのソース拡散とドレイン拡散との間に接続され、コントロールゲートがセルの行に沿って延びるワードラインに接続されている。周知のメモリセルの一つは、ソース拡散とドレイン拡散との間に「分割チャネル」を有する。セルの電荷記憶素子はチャネルの一部の上方に配置され、ワードライン（コントロールゲートとも呼ばれる）は電荷記憶素子の上方および他のチャネル部の上方に配置されている。これによって、２つの直列トランジスタを有効に形成し、トランジスタのうちの１つ（メモリトランジスタ）が、電荷記憶素子上にかかる電荷量と、チャネルの一部を流れることができる電流量を制御するワードラインにかかる電圧との組み合わせを有し、トランジスタのうちのもう１つ（選択トランジスタ）はゲートとしての役割をするワードラインのみを有する。ワードラインは電荷記憶素子の列の上方に延びる。このようなセル、メモリシステムにおけるこれらセルの用途およびこれらセルの製造方法は、米国特許第５，０７０，０３２号（特許文献１）、第５，０９５，３４４号（特許文献２）、第５，３１５，５４１号（特許文献３）、第５，３４３，０６３号（特許文献４）、第５，６６１，０５３号（特許文献５）および第６，２８１，０７５号（特許文献６）に示されている。
【０００３】
この分割チャネルフラッシュＥＥＰＲＯＭセルの変形例では、電荷記憶素子とワードラインとの間に配置されたステアリングゲートを追加する。アレイの各ステアリングゲートは、電荷記憶素子のうちの一列の上方にワードラインに直角に延びている。この効果によって、選択されたセルを読み出したり、或いはプログラムする時に、ワードラインは、同時に２つの機能を実行する必要から解放される。これら２つの機能とは、（１）選択トランジスタのゲートとしての役割を果たすことにより選択ランジスタをオンまたはオフに転換するための適切な電圧を要求することと、（２）電荷記憶素子の電圧をワードラインと電荷記憶素子との間の電界（静電）結合を介して所望のレベルまで駆動することである。単一の電圧で最適な方法によりこれら２つの機能を実行することは、しばしば困難である。ステアリングゲートを追加することによって、ワードラインが機能（１）のみを実行する必要がある一方、追加されたステアリングゲートは機能（２）を実行する。フラッシュＥＥＰＲＯＭアレイ中のステアリングゲートの応用は、例えば米国特許第５，３１３，４２１号（特許文献７）および第６，２２２，７６２号（特許文献８）に記載されている。
【０００４】
何年間も商業的に使用されてきたこの範疇の他のタイプのメモリアレイは、インテル
コーポレイション製のＥＴＯＸ（登録商標）を使用している。個々のメモリセルは、共通のソースラインと共有するドレインラインとの間に接続されている。このタイプのメモリセルとアレイを記載する初期の文献は、キネット  ブイ．エヌ．，ベイカー  エー．，ファンドリッヒ  エム．，ホークストラ  ジー．，ジュングロッス  オー．，クレイフェルス  ジェイ．およびウエルズ  エス．による「システム内の再プログラム可能な２５６ＫＣＭＯＳフラッシュメモリ」（ＩＳＳＣＣ  Ｃｏｎｆ．Ｐｒｏｃ．，１９８８年，１３２ページ）(Kynett V. N., Baker A., Fandrich M., Hoekstra G., Jungroth O., Kreifels J. and Wells S., "An In-system Reprogrammable 256 K CMOS Flash Memory," ISSCC Conf. Proc., (1988), pp.132) （非特許文献１）である。
【０００５】
一般にＮＡＮＤアレイと呼ばれるフラッシュメモリアレイのアーキテクチャの第２の範疇では、１６または３２などの２つ以上のメモリセルの直列ストリングが、個々のビットライン間の１つ以上の選択トランジスタと、セルの列を形成する基準電位とともに接続されている。ワードラインは、これら多数の列内にあるセルにわたって延びている。列内の個々のセルは、ストリングを流れる電流がアドレス指定されたセル中に記憶された電荷レベルに依存するように、ストリング内に残存するセルを激しくオンに転換することによって、プログラミング中に読み出され、かつ検証される。メモリシステムの一部としてのＮＡＮＤアーキテクチャアレイおよびその動作の例が、米国特許第５，５７０，３１５号（特許文献９）、第５，７７４，３９７号（特許文献１０）および第６，０４６，９３５号（特許文献１１）で見出されている。
【０００６】
データ記憶密度の増加
ほとんどすべての集積回路の応用に見られるように、いくつかの集積回路機能を具現化するために必要なシリコン基板領域を縮小させる圧力も、フラッシュＥＦＰＲＯＭアレイとともに存在する。所定の大きさのメモリカードおよび他のタイプのパッケージの記憶容量を増加するか、或いは容量を増加するとともに大きさを低減するために、シリコン基板の所定領域中に記憶可能なデジタルデータの量を増加することが継続的に望まれている。データの記憶密度を高める１つの方法は、メモリセルあたり１ビットを超えるデータを記憶することである。このことは、各記憶素子トランジスタに対する記憶状態として２を上回るしきい値レベルを定義することによって達成され、現在は４つのこのような状態（記憶素子あたり２ビットのデータ）が市販製品に含まれている。記憶素子あたり８状態（３データビット）および１６状態（４データビット）などのより多くの記憶状態が検討されている。各記憶素子メモリトランジスタは、トランジスタが実用的に動作可能であるしきい値電圧の所定の全範囲（ウィンドウ）を有し、その範囲は各状態が明確に互いに識別することができるように状態間のマージンを加えたそのために定義された多くの状態へと分割される。例えば、多状態フラッシュＥＥＰＲＯＭの構造および動作が、米国特許第５，０４３，９４０号（特許文献１２）および第５，１７２，３３８号（特許文献１３）に記載されている。
【０００７】
別のタイプのメモリセルは、各記憶素子上にある多状態においても動作可能な２つの記憶素子を備えている。このタイプのセルにおいて、ソース拡散とドレイン拡散との間のチャネルの上方に２つの記憶素子を備え、素子と素子との間に選択トランジスタを備えている。記憶素子の各列に沿ってステアリングゲートを備え、その上方に記憶素子の各行に沿ってワードラインを備えている。読み出しまたはプログラミングのために所定の記憶素子をアクセスする際に、関心対象の記憶素子を備えるセルの他の記憶素子の上方にあるステアリングゲートを、十分高く上げて、他の記憶素子に対して存在する電荷レベルの大きさにかかわらず、他の記憶素子の下方にあるチャネルをオンに転換させる。このことによって、同一のメモリセル内にある関心対象の記憶素子を読み出したり、或いはプログラムする際の要素として他の記憶素子を効果的に除去している。例えば、状態を読み出すために使用することができるセルを流れる電流の量は、関心対象の記憶素子上にある電荷量の関数となるが、同一セル内の他の記憶素子の関数とはならない。このセルアレイのアーキテクチャおよび動作技術の例が、米国特許第５，７１２，１８０号（特許文献１４）、第６，１０３，５７３号（特許文献１５）および第６，１５１，２４８号（特許文献１６）に記載されている。
【０００８】
電荷記憶素子
電流フラッシュＥＥＰＲＯＭアレイおよび前に参照された特許および文献に記載されている電荷記憶素子は、最も一般的には導電性フローティングゲートであり、典型的にはドープされたポリシリコン材料から形成されている。フラッシュＥＥＰＲＯＭシステムにおいて有用な別のタイプのメモリセルは、導電性フローティングゲートの代わりに非導電性誘電体材料を利用して、不揮発性の態様で電荷を記憶する。このようなセルについては、チェンらによる「真の単一トランジスタ酸化物−窒化物−酸化物ＥＥＰＲＯＭデバイス」（ＩＥＥＥ電子デバイスレター，第ＥＤＬ−８巻，第３号，１９８７年３月，９３〜９５ページ）(Chan et al., "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device," IEEE Electron Device Leters, Vol. EDL-8. No. 3, March 1987, pp. 93-95)（非特許文献２）に記載されている。酸化シリコン、窒化シリコンおよび酸化シリコン（「ＯＮＯ」）から成る３層誘電体は、導電性コントロールゲートと、メモリセルチャネルの上方にある半導電性基板表面との間に挟持されている。セルは、セルチャネルから窒化物へと電子を注入することによってプログラムされ、ここで窒化物内において電子は限定された領域で捕捉され、かつ記憶される。次に、この記憶された電荷は、検出可能な方法でセルのチャネルの一部のしきい値電圧を変化させる。このセルは、窒化物に熱いホールを注入することによって消去される。ノザキらによる「半導体ディスクの応用のためのＭＯＮＯＳメモリセルを有する１−ＭｂのＥＥＰＲＯＭ」（ＩＥＥＥ固体回路ジャーナル，第２６巻，第４号，１９９１年４月，４９７〜５０１ページ (Nozaki et al., "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application," IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. 497-501)（非特許文献３）も参照されたい。この文献は、分割ゲート構造中の類似のセルについて説明し、ここでドープされたポリシリコンゲートがメモリセルチャネルの一部の上方に延びて、別々の選択トランジスタを形成する。
【０００９】
誘電性記憶媒体を使用して各セル中に２ビットを記憶するための別のアプローチが、エイタンらによる「ＮＲＯＭ：新規な局所的トラッピング，２ビットの不揮発性メモリセル」（ＩＥＥＥ電子デバイスレター，第２１巻，第１１号，２０００年１１月，５４３〜５４５ページ）(Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cells," IEEE Electron Device Letters, Vol. 21, No. 11, November 2000, pp. 543-545) （非特許文献４）に記載されている。ＯＮＯ誘電体層は、ソース拡散とドレイン拡散との間のチャネルにわたって延びている。ある１データビットに対する電荷はドレインに隣接する誘電体層に局在化し、他の１データビットに対する電荷はソースに隣接する誘電体層に局在化する。多状態のデータ記憶は、誘電体内で空間的に隔てられた電荷記憶領域の２進状態を別々に読み出すことによって得られる。
【００１０】
ＮＯＲ、ＮＡＮＤおよび他のフラッシュＥＥＰＲＯＭのアーキテクチャにおいて誘電性電荷記憶媒体を使用することは、ハラリらによる「誘電性記憶素子を使用する多状態不揮発性集積回路メモリシステム」という２００２年１０月２５日出願された継続中の米国特許出願第１０／２８０，３５２号（特許文献１７）にさらに記載されている。
【００１１】
隣接する電荷記憶素子間の相互反応
各メモリセル内に記憶された状態数が増加するにつれ、記憶素子上のプログラムされた電荷レベルにおけるシフトに対する耐性は減少する。各メモリセルの記憶素子上に記憶された状態数が増加するにつれて、各記憶状態の指定された電荷の範囲は狭くなり、より互いに近接して配置されなければならないので、プログラミングはより精度高く実行しなければならず、耐用可能な記憶された電荷レベルにおけるプログラミング後の任意のシフトの程度が、それが実際のシフトであれ見せかけのシフトであれ、減少する。１つのセル中に記憶された電荷に対する実際の障害を、そのセルをプログラムし、読み出す時やそのセルとある程度の電気的結合を有する他のセル、例えば同一の列または行内にあり、ラインまたはノードを共有するセルを読み出し、プログラムし、消去する時に作成することができる。
【００１２】
さらに、記憶素子間のフィールド結合に起因して、記憶された電荷レベルの見せかけのシフトが発生する。集積回路の製造技術の改善の結果として生じるメモリセルの記憶素子間の空間が減少するにつれて、この結合の程度は必ず増加する。この問題は、異なる時間にプログラムされている隣接するセルから成る２つのグループの間で最も顕著に生じる。セルの第１のグループは、一方のデータセットに対応する記憶素子に対して電荷レベルを加えるためにプログラムされる。セルの第２のグループを第２のデータセットとともにプログラムした後、セルの第１のグループの記憶素子から読み出した電荷レベルは、第１のグループの電荷と静電結合している記憶素子の第２のグループにかかる電荷の影響に起因して、プログラムされた電荷レベルとは異なって見える場合が多い。これは「ユーピン」効果として知られ、米国特許第５，８６７，４２９号（特許文献１８）に記載されている。
【００１３】
この記憶素子間の寄生容量の影響を、第１のグループの電荷を読み出す際の記憶素子の第２のグループに対する電荷の影響を考慮することにより補償することができる。また、この影響は、この２つのグループの間に導電性シールドを配置するなどの記憶素子の２つのグループを互いに物理的に絶縁することにより低減することができる。このような遮蔽を達成する方法の一つは、フローティングゲートの行か列のいずれかにわたって走るコントロールゲートラインをフローティングゲート間で下方に延ばすことである。さらに、フローティングゲート間の寄生容量は、両者の間の誘電体材料を固体または非固体の形状に配置することにより低減することができることがこれまで示唆されてきた。この誘電体材料は非常に低い誘電率を有するが、もちろん１．０は下回らない。フローティングゲート間の結合を低減する別の技術は、その対向する表面領域を小さくするためにこれらフローティングゲートを非常に薄くすることである。
【特許文献１】米国特許第５，０７０，０３２号
【特許文献２】米国特許第５，０９５，３４４号
【特許文献３】米国特許第５，３１５，５４１号
【特許文献４】米国特許第５，３４３，０６３号
【特許文献５】米国特許第５，６６１，０５３号
【特許文献６】米国特許第６，２８１，０７５号
【特許文献７】米国特許第５，３１３，４２１号
【特許文献８】米国特許第６，２２２，７６２号
【特許文献９】米国特許第５，５７０，３１５号
【特許文献１０】米国特許第５，７７４，３９７号
【特許文献１１】米国特許第６，０４６，９３５号
【特許文献１２】米国特許第５，０４３，９４０号
【特許文献１３】米国特許第５，１７２，３３８号
【特許文献１４】米国特許第５，７１２，１８０号
【特許文献１５】米国特許第６，１０３，５７３号
【特許文献１６】米国特許第６，１５１，２４８号
【特許文献１７】米国特許出願第１０／２８０，３５２号
【特許文献１８】米国特許第５，８６７，４２９号
【特許文献１９】米国特許第４，８９２，７５３号
【特許文献２０】米国特許第６，０１３，５８４号
【特許文献２１】米国特許第６，１０６，６７８号
【特許文献２２】米国特許第６，１１０，７９３号
【特許文献２３】米国特許第６，３３５，２８８号
【非特許文献１】キネット  ブイ．エヌ．，ベイカー  エー．，ファンドリッヒ  エム．，ホークストラ  ジー．，ジュングロッス  オー．，クレイフェルス  ジェイ．およびウエルズ  エス．著，「システム内の再プログラム可能な２５６Ｋ  ＣＭＯＳフラッシュメモリ」，ＩＳＳＣＣ  Ｃｏｎｆ．Ｐｒｏｃ．，１９８８年，１３２ページ
【非特許文献２】チェンら著，「真の単一トランジスタ酸化物−窒化物−酸化物ＥＥＰＲＯＭデバイス」，ＩＥＥＥ電子デバイスレター，第ＥＤＬ−８巻，第３号，１９８７年３月，９３〜９５ページ
【非特許文献３】ノザキら著，「半導体ディスクの応用のためのＭＯＮＯＳメモリセルを有する１−ＭｂのＥＥＰＲＯＭ」，ＩＥＥＥ固体回路ジャーナル，第２６巻，第４号，１９９１年４月，４９７〜５０１ページ
【非特許文献４】エイタンら著，「ＮＲＯＭ：新規な局所的トラッピング，２ビットの不揮発性メモリセル」，ＩＥＥＥ電子デバイスレター，第２１巻，第１１号，２０００年１１月，５４３〜５４５ページ
【非特許文献５】リーら著，「狭ピッチ多層配線のための誘電体平坦化技術」，（ＶＭＩＣ会議，１９８７年６月，８５〜９２ページ
【非特許文献５】キーンら著，「高密度プラズマ蒸着および低誘電率ＳｉＯＦ膜によるディープサブミクロンギャップの充填」，カリフォルニアＤＵＭＩＣ会議，１９９５年２月，５０〜５６ページ
【発明の開示】
【００１４】
隣接する電荷記憶素子間の素子間分離が、電荷記憶素子間の全空間にわたって固体状の誘電体を形成する通常の技術に代わって、素子間の距離の主要部分を拡張するボイドを含有する誘電体を両電荷記憶素子間に形成することによって提供される。ボイドは通常、誘電体が形成される時に、処理チャンバ内に存在するガスを含有する。このようなガスは、その厳密な組成にもよるが、１．０または１．０よりもわずかに上回る誘電率を有する。この量は、厳密な組成および形成方法にもよるが、誘電率が約４．０の二酸化シリコンおよび誘電率が約７．５の窒化シリコンなどの通常使用される誘電体材料よりは大幅に少ない。よって、隣接する電荷記憶素子間の結合の大幅な減少が達成される。
【００１５】
一実施形態において、この素子間分離は、スタック間の空間幅の５倍、８倍またはそれ以上の高さを有するスタック層の底部にあるフローティングゲート間の空間に形成される。スタック内にある他の層は通常、少なくとも１つの誘電体と、１つの導電性コントロールゲートラインとを有する。このように、スタック間の空間の断面縦横比が５：１、８：１またはそれ以上であることによって、両スタックの側壁に沿って空間内を下方に延びるが、電荷記憶素子間の空間の底部セグメントは充填しない誘電体を形成することができる。しかし、空間の上部は、誘電体で充填されているため、電荷記憶素子間にある誘電体に封止された大きなボイドを残すこととなる。
【００１６】
この素子間分離技術は、発明の背景の欄において説明された２つの範疇に属するアレイなどの多様な不揮発性メモリセルアレイに適用される。特定のＮＡＮＤアレイにおいて、例えば、コントロールゲート（ワード）ラインは、フローティングゲートの行の上方に延び、かつ下方のフローティングゲート間へと延びるため、この行に沿った遮蔽を提供するとともに、望ましくはその行内のそれぞれのワードラインとフローティングゲートとの間の結合を増加させる。次に、列に沿った（すなわち、フローティングゲートトランジスタのＮＡＮＤストリングに沿った）フローティングゲート間の静電結合を低減するために、ボイドを含む誘電体が行間に形成される。本願明細書中の素子間分離技術の別の例となる用途は、アレイにわたって一方向にソースおよびドレインの交互の埋め込みを有し、個々の電荷フローティングゲートが両埋め込み間に配置されたＥＴＯＸ（登録商標）アレイである。導体は通常フローティングゲート間を延びてメモリセルの各行に沿った埋め込み領域と一つおきに接触し、これにより導体のいずれかの側に存在するフローティングゲート間に何らかの遮蔽を提供するが、残りの埋め込み領域の上方にあるフローティングゲート間の交互に並ぶ空間は非常に小さい。二酸化シリコンなどの通常の固体状の誘電体の代わりに、ボイドを含む誘電体が、これら小さな空間で使用される。
【００１７】
本発明の追加の態様、利点および特徴は、添付図面とあわせて読まれるべきである本発明の例示的な実施形態の以下の説明に含まれる。
【発明を実施するための最良の形態】
【００１８】
まず、図１を参照して、メモリセルアレイの一部の主要な要素を最初に説明し、次にこの平面図をアレイ形成の種々の段階におけるアレイの構造を示す図２Ａ〜４の断面図に参照として使用する。導電性のフローティングゲート電荷記憶素子１１〜１９は、半導体基板表面にわたる２次元ｘ−ｙパターンにおいて規則的に離間し、電荷記憶素子間にはゲート誘電体層を備える。コントロールゲートライン２１〜２３がアレイにわたってｘ方向に延び、直交するｙ方向に離間して、個々にフローティングゲートラインをわたるとともに整列して延び、ゲートラインの間に誘電体層を備える。この例では、ｘ方向に延びるフローティングゲートラインはフローティングゲートの行と称され、ｙ方向に延びるフローティングゲートラインは列と称される。例えば、コントロールゲートライン２１〜２３は、アレイのワードラインであってもよい。誘電体材料とボイドとの組み合わせは、フローティングゲートラインの列とコントロールゲートラインの列との間に位置し、これは図２Ａ〜４の断面図に最も適切に描かれている。
【００１９】
図２Ａおよび２Ｂは、図１のアレイにわたってｙ方向およびｘ方向にそれぞれ延びる断面において、いくつかの初期ステップを行った結果を示す。ゲート誘電体層２５が、アレイによって占められていた基板領域の上部にある半導体基板２９の表面２７上に最初に形成される。層２５は、膜厚約９０オングストロームで表面２７上で成長させた二酸化シリコンであってもよい。ポリシリコン層を誘電体層２５を横断して蒸着し、この層から素子間分離したフローティングゲートが形成されている。このポリシリコン層の膜厚は約１５００オングストロームであってもよい。ポリシリコンを、蒸着処理の一部としてまたは蒸着後に、イオン注入によって導電的にドープしてもよい。最初に、このポリシリコン層が、エッチング処理するステップによって、ｙ方向に延びる長さ、ｘ方向の幅および好ましくは使用される処理が許容する最小値のｘ方向間隔を有するストリップ３１〜３３へと分離される。
【００２０】
次の一連のステップを図３Ａおよび３Ｂの断面図により示す。誘電体層３５は、アレイ領域の上方、ドープされたポリシリコンストリップ３１〜３３の露出表面の上方およびストリップ間の基板表面領域に形成される。この誘電体は、二酸化シリコン、窒化シリコンおよび二酸化シリコンの一般にＯＮＯとして知られている複合層から好ましくは形成される。例えば、この厚さは約１６０オングストロームであってもよい。次のステップは、ドープされたポリシリコンまたはドープされたポリシリコンとタングステンなどの金属の上部との組み合わせである膜厚が約３０００〜４０００オングストロームの範囲内にある第２の層をアレイの領域中にある誘電体層３５の上部に形成することである。次に、このポリシリコンまたはポリシリコン／金属層の上部に、比較的厚い誘電体層３７、好ましくは膜厚約２５００〜３０００オングストロームの範囲にある窒化シリコンをアレイの領域の上方に形成する。
【００２１】
次に、ＯＮＯ層３５および第２のポリシリコンまたはポリシリコン／金属の層および窒化シリコンの層３７は、層３７の上部に形成されたマスク（図示せず）を介してエッチング処理されて、ｘ方向に延びｙ方向に離間する全てが３層から成るストリップを形成する。第２のドープされたポリシリコンまたはポリシリコン／金属層がこのステップによってコントロールゲートライン２１〜２３に分割される。これらストリップの幅と間隔も、使用される処理が実用可能な略最小値と好ましくはされる。３層複合ストリップがこのように形成された後、これらストリップ、特に上部の窒化シリコン層３７はマスクとして使用されて、これらストリップ間にある第１のドープされたポリシリコン層のストリップ３１〜３３の露出部分をエッチング処理することによって、これら第１のポリシリコンストリップを個々のフローティングゲート１１〜１９に分割する。この結果は、図３Ａに最も良く示されているように、ゲート誘導体２５、フローティングゲート１２、１５または１８のうちの１つのフローティングゲート、ポリシリコン間層３５、導電性ゲートライン２１、２２または２３のうちの１つの導電性ゲートラインおよび誘電体３７から成る直列の自己整合形スタックである。
【００２２】
現在の最新処理技術を使用した特定の例において、これら複合ストリップのｙ方向における幅は約１４００オングストロームであってもよく、これらストリップ間の空間はｙ方向において約１２００オングストロームであってもよい。自己整合形スタックの高さは、前述した特定の例における個々の層の膜厚を合計すると、７２５０〜８７５０オングストロームの間にある。ｙ方向におけるこれらスタック間の空間４１（図３Ａ）は、６．０〜７．３の（断面における高さを幅で割った）縦横比を有する。処理を改良した結果として、基板にわたる水平方向の縮小が可能となり、空間を形成するスタックの高さを変更する必要なく空間４１の幅を減少させるため、縦横比は増加する。縦横比は、プロセス分解素子の大きさとは無関係に、結果として生じるアレイの作用に影響を及ぼすことなくスタックの高さを制御することによって、特に上部の誘電体層３７またはこの層の上部に添加することができる別の誘電体層の膜厚を制御することによって、制御することもできる。１２、１５またはそれ以上の縦横比が予期されている。
【００２３】
典型的には、空間４１は二酸化シリコンまたは他の適切な固体状の誘電体で完全に充填されている。固体状の誘電体材料中にボイドまたはポケットを残すことなく二酸化シリコンを小さな空間に充填する技術の開発に、永年にわたり多大な取り込みが払われてきた。この取り込みを記載した米国特許には、第４，８９２，７５３号（特許文献１９）、第６，０１３，５８４号（特許文献２０）、第６，１０６，６７８号（特許文献２１）、第６，１１０，７９３号（特許文献２２）および第６，３３５，２８８号（特許文献２３）が含まれる。この主題に関する技術的な文献には、リーらによる「狭ピッチ多層配線のための誘電体平坦化技術」（ＶＭＩＣ会議，１９８７年６月，８５〜９２ページ）(Lee et al., "Dielectric Planarization Techniques For Narrow Pitch Multilevel Interconnects," VMIC Conference, Junn 1987, pp. 85-92)（非特許文献５）、およびキーンらによる「高密度プラズマ蒸着および低誘電率ＳｉＯＦ膜によるディープサブミクロンギャップの充填」（カリフォルニアＤＵＭＩＣ会議，１９９５年２月，５０〜５６ページ）(Qian et al., "High Density Plasma Deposition and Deep Sub-micron Gap Fill with Low Dielectric Constant SiOF Films," California DUMIC Conference, February 1995, pp. 50-56) （非特許文献６）が含まれる。
【００２４】
しかし、説明されている処理において、図４の断面図に示されているように、例えば二酸化シリコンを蒸着することによって、空間４１の上部は閉鎖するが空間を完全には充填しない誘電体層４５が形成される。むしろ誘電体は、ボイド４７を残すような方法で意図的に蒸着される。ボイド４７は、少なくとも空間の両端側にあるフローティングゲートの高さに沿っていれば空間４１の大部分の幅を占めているが、例外があるとすれば、ボイド４７の下方にある空間の底部に形成された誘電体の膜厚がゲート誘電体層２５よりも厚くなる場合は除かれる。誘電体層４５を蒸着する前に、二酸化シリコンの薄膜層４９をスタックの露出表面およびスタック間の空間の上方に随意に成長させてもよい。
【００２５】
誘電体層４５は、酸化物層を蒸着するために通常使用されるよりも低い圧力および温度で酸化物を蒸着することによって、例えば低圧化学気相成長（ＣＶＤ）処理などによって、ボイド４７を形成することができる。開始時のガス、圧力、温度および回数の異なる多くの組み合わせを使用して、ボイド４７を含む二酸化シリコン層４５を形成してもよく、これら組み合わせは通常使用される特定の蒸着装置に依存している。例示を目的として、プラズマエンハンスメント形ＣＶＤ蒸着チャンバで実施される処理によって、シラン（ＳｉＨ4 ）および酸素（Ｏ2 ）ガスをチャンバ内で反応させて、ボイド４７を含む窒化シリコン（ＳｉＯ2 ）層４５を形成する。代わりに、真空チャンバ内で二酸化シリコンの標的からスパッタリングを含む物理的気相成長法（ＰＶＤ）技術を使用して、二酸化シリコン膜を蒸着するか、或いは窒化シリコンの標的（Ｓｉ3 Ｎｉ4 ）から窒化シリコン膜を蒸着する。
【００２６】
ボイド４７は、誘電体層４５を形成する時の蒸着チャンバ内に存在する１つまたは複数のタイプの任意のガスで最初に充填される。このようなガスは典型的には、空気の誘電率に近い、すなわち１．０に近い誘電率を有する。しかし、層４５の材料は一般的に多孔質であるため、これらガスは通常時間をかけて、空気などの他の雰囲気ガスによって置換され、蒸着後、層４５の上部がさらなる処理ステップによって封止される前に、層内にウエハが配置される。この結果、空間４１のうちいずれか１つの両側にある一対のフローティングゲート間の静電結合値が所望の低い値となる。二酸化シリコンの誘電率は典型的には約４．０であり、窒化シリコンは約７．５であるため、これら材料のうちのいずれか一つを使用することによって、ボイド４７が実用可能な限り空間４１の幅を占有し、空間４１を他と隔てる垂直なフローティングゲート表面領域だけ延びることが望ましい状態となる。図４では、ｙ方向におけるボイド４７の幅は、フローティングゲート１２と１５との間などの対向するフローティングゲートの領域における空間４１の幅の１／２またはそれ以上である。二酸化シリコンおよび窒化シリコンよりも低い誘電率を持つ材料を使用する場合であっても、このボイドに対する相対幅を維持することが望ましい。
【００２７】
誘電体層４５を蒸着する処理の一部としてボイド４７を形成することに加えて、二酸化シリコンまたは窒化シリコンよりも誘電率が低い誘電体材料を層４５に使用することによって、隣接するフローティングゲートの素子間分離をさらに増加させることができる。例として、シランとＳｉＦ4 、ＣＦ4 またはＮＦ3 のいずれか１つとを真空処理チャンバ内で反応させることによって、プラズマエンハンスメント形ＣＶＤまたは高密度プラズマＣＶＤによって蒸着可能であるフッ素添加シリコン酸化膜（ＳｉＯＦ）が挙げられる。この材料ＳｉＯＦの誘電率は、約２．２〜３．２の範囲内にある。
【００２８】
図１〜４の例示的なメモリセルアレイでは、ボイド４７は非常に小さなメモリセルアレイ中にあるフローティングゲートの隣接する行間のフィールド結合の最小化に大きく寄与し、これによって１つのフローティングゲートの電荷レベルが隣接する行内にあるメモリセルから読み出される状態に及ぼす影響を最小化する。隣接するフローティングゲート間で下方に延びるコントロールゲートラインによって、同一の行に沿ったメモリセル間の（メモリセルの列間の）素子間分離が提供され、これによってメモリセルが互いに遮蔽される。これは図３Ｂに最も良く示され、ここでコントロールゲートライン２２が、隣接するフローティングゲート１４、１５の間およびフローティングゲート１５、１６の間などを下方に延びている。
【００２９】
隣接するフローティングゲートを素子間分離する本願明細書において説明されている技術は、種々のメモリセルアレイのアーキテクチャに応用することもできる。例えば、図５には、ＮＡＮＤアレイの一部の等価回路を示し、図１〜４の要素と共通する要素には同一の参照番号を付して識別されている。この場合、列内のフローティングゲート間で素子間分離したソース領域およびドレイン領域（図示せず）を埋め込むことによって、各列内にあるメモリセルは互いに直列に接続される。図３Ａおよび４は列のうちの１つの断面図を示す。これらの埋め込みは、前述した処理中における都合の良い時点で、例えば図３Ａおよび３Ｂの中間構造状態において実行することができる。フローティングゲートとコントロールゲートのスタックは、注入マスクの一部としての働きもし、ｙ方向における注入を両ゲート間の基板表面２７の領域に制限する。ＮＡＮＤアレイの場合、コントロールゲートライン２１〜２３はアレイのワードラインであり、各ラインは、このような多数のメモリセルのＮＡＮＤ列の直列ストリングそれぞれに存在する１つのメモリセルの行全体を横断してｘ方向に延びている。図５に示す直列接続されたメモリセルの列ストリングは、図５の１つのストリングに対するトランジスタ５１、５３などのストリングの各端部に一対の選択トランジスタを備える。ストリングは、トランジスタ５３を介して接地電圧などの共通の電圧ＶSSおよびトランジスタ５１を介して個々のビットラインＢＬ６に接続されている。
【００３０】
同一の技術を使用して、前に背景技術の欄で論じているフラッシュメモリセルアレイの第１の範疇における利点を得ている。例えば、コントロールゲートライン２１〜２３はステアリングゲートであってもよく、ソース／ドレイン領域をｙ方向におけるステアリグゲート間の空間内において基板表面２７に沿ったｘ方向の連続長に形成してもよい。ワードラインも、ステアリングゲート上方をｙ方向に延びる長さで追加し、基板表面２７の所定領域に結合してもよい。特定の構造において、ｙ方向におけるステアリングゲート間の空間の一つおきにソース領域およびドレイン領域が形成され、前述したように、これら空間を誘電体層４５およびボイド４７で充填している。ステアリングゲート間の交互の空間のうちの残りの空間では、ワードラインはこれら空間に向けて下向きに延び、基板表面２７に誘電体層を介して接続して、メモリセルの一部である選択トランジスタを形成する。このようなセルにおいて、ｘ方向に延びる隣接するソース領域とドレイン領域との間に、２つのフローティングゲートトランジスタおよび１つの中間選択トランジスタがｙ方向に直列接続されている。
【００３１】
ＥＴＯＸ（登録商標）メモリセルアレイへの本発明の素子間分離技術の応用が、いくつかのメモリセルの列に沿って図６の断面図に示されている。フローティングゲート６１〜６６は、ゲート酸化物層６９を間に介して、半導体基板表面にわたって配置されている。この場合、ワードラインであるコントロールゲート７１〜７６は、フローティングゲート６１〜６６のそれぞれの上方に、間に誘電体層７９を介して配置され、多数のこのような列にわたってメモリセルの行に沿って延びる。膜厚の誘電体領域８１がコントロールゲートの上方に形成される。基板表面に注入されたソース領域９１およびドレイン領域９３は、セルの列に沿って互い違いに配列されている。
【００３２】
処理においてフローティングゲート、コントロールゲートおよび関連される誘電体領域のスタックが形成される時点において、図４の誘電体層４５に関して前述した方法で誘電体層８３が蒸着される。前述したボイド４７と同じ特性を有するボイド８５が形成される。しかし、誘電体８３とボイド４７が隣接するフローティングゲート間の各空間に配置されるのではなく、ドレイン領域９３の上方にある他のこのような空間に一つおきに存在するようにみえる。これは、共通のソース領域９１が列に沿って延びる導電体８７により接続され、このためこの導電体が側壁スペーサ８９間の空間を交互に充填するためである。導電体８７の材料を含有するゲートスタック間の空間は必ず、誘電体８３とボイド８５を含有するスタックよりも幅が広い。空間の対向面に存在する誘電体８３とボイド８５とを含有する隣接するフローティングゲートは、遮蔽されず、十分近接して、ボイド８５が存在しなくても高レベルの静電結合を有する。フローティングゲート間（図示せず）へと下方にワードラインを延ばすことによって、隣接する列中のフローティングゲートも遮蔽することができ、誘電体８３とボイド８５を使用することによって遮蔽されていない残存するフローティングゲートのセットの間の結合が低減される。
【００３３】
本発明の種々の態様を本発明の例示的な実施形態に沿って説明してきたが、本発明が添付の特許請求の範囲の全範囲内においてその権利が保護されるべきであることが理解されよう。さらに、本願明細書中で参照されている特許、特許出願、文献および他の出版物は、その全体が本願明細書において明確に取り込まれている。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態によるメモリセルアレイの一部を表す平面図である。
【図２Ａ】処理の予備段階における図１の直交断面Ａ−Ａに沿って切った図１のアレイの断面図である。
【図２Ｂ】処理の予備段階における図１の直交断面Ｂ−Ｂに沿って切った図１のアレイの断面図である。
【図３Ａ】形成中の中間段階における図１の断面Ａ−Ａに沿って切った図１のアレイの断面図である。
【図３Ｂ】形成中の中間段階における図１の断面Ｂ−Ｂに沿って切った図１のアレイの断面図である。
【図４】図に示す処理段階における図１の断面Ａ−Ａに沿って切った図１のアレイの断面図である。
【図５】図１〜４に示すメモリセルアレイの一部分の等価電気回路である。
【図６】本発明の第２の実施形態によるアレイの断面図である。
【図７】図６に示すタイプのメモリセルアレイの一部分の等価電気回路である。
【図１】
2007501531.tif 000003
【図２Ａ】
2007501531.tif 000004
【図２Ｂ】
2007501531.tif 000005
【図３Ａ】
2007501531.tif 000006
【図３Ｂ】
2007501531.tif 000007
【図４】
2007501531.tif 000008
【図５】
2007501531.tif 000009
【図６】
2007501531.tif 000010
【図７】
2007501531.tif 000011
【国際調査報告】
2007501531.tif 000012
2007501531.tif 000013
2007501531.tif 000014