(57)【要約】多層オンチップ相互配線体と機械的に切り離されているが、電気的に結合している最終不動態および端子金属加工物を有するチップまたはチップパッケージ用構造物が開示される。この切り離しを用いて切り離し領域およびその中のしなやかなリード線から歪みを解放することによって、オンチップ相互配線層は外部パッケージ化応力またはその他の応力から解放され、チップは最終不動態領域中のパッケージ化応力に耐えることができるようになる。Ｃｕと低ｋ誘電体とからなるオンチップ相互配線において低ｋ誘電体がＳｉＯ２より劣る機械的性質を有するとき、本構造物は特に好ましい。切り離される領域は、ウエハ上のすべてのチップに及ぶ。切り離される領域は、エッジシールまたはダイシングチャネル領域にも及び、これによって、チップダイシングと、ウエハ上のあらゆるチップの周囲すべてでの機械的な切り離しの維持が可能になる。
2007518276.tif 000002
【特許請求の範囲】
【請求項１】
基板、
前記基板上に作製される複数の集積回路、
前記集積回路の隣り合う回路の間に配置されるダイシングチャネルであって、前記集積回路の側壁を露出させるチャネル、
前記集積回路の上面および側壁の上に配置される第一の誘電体材料の層、および
前記第一の誘電体材料の層の上に配置される少なくとも一つの第二の誘電体材料の少なくとも一つの層
を含み、前記第一の誘電体材料は、前記第二の誘電体材料より少なくとも約１０倍大きな臨界歪みエネルギー放出率またはクラック伝播エネルギーＧＣ値を有する半導体ウエハ。
【請求項２】
前記第一の誘電体材料は、約０．１ｋＪ／ｍ２より大きな前記ＧＣ値を有する、請求項１に記載の半導体ウエハ。
【請求項３】
前記第一の誘電体材料は、約０．５から約２．５ｋＪ／ｍ２の前記ＧＣ値を有する、請求項１に記載の半導体ウエハ。
【請求項４】
前記第二の誘電体材料は、約０．０５ｋＪ／ｍ２より小さな前記ＧＣ値を有する、請求項１に記載の半導体ウエハ。
【請求項５】
前記第二の誘電体材料は、約０．００５から約０．０５ｋＪ／ｍ２の前記ＧＣ値を有する、請求項１に記載の半導体ウエハ。
【請求項６】
前記第一の誘電体材料は、約２０から１００ＭＰａの引張り強さを有する、請求項１に記載の半導体ウエハ。
【請求項７】
前記第二の誘電体材料は、約７００から１０，０００ＭＰａの引張り強さを有する、請求項１に記載の半導体ウエハ。
【請求項８】
前記第一の誘電体材料は、ポリエステル、フェノール樹脂、ポリイミド、ポリスルホン、ポリエーテルエーテルケトン、ポリウレタン、エポキシ樹脂、ポリアリーレンエーテルおよびポリエチレンテレフタレートからなる群から選ばれる、請求項１に記載の半導体ウエハ。
【請求項９】
前記第一の誘電体材料はポリアリーレンエーテルである、請求項１に記載の半導体ウエハ。
【請求項１０】
前記第二の誘電体材料は、ＳｉＮＸ、ＳｉＯ２、ＳｉＣ、ＴＥＯＳ、ＦＴＥＯＳ、ＦＳＧおよびＯＳＧからなる群から選ばれる、請求項１に記載の半導体ウエハ。
【請求項１１】
前記第二の誘電体材料は、ＳｉＯ２である、請求項１に記載の半導体ウエハ。
【請求項１２】
前記ダイシングチャネルは、前記集積回路の側壁および前記基板の側壁を露出する、請求項１に記載の半導体ウエハ。
【請求項１３】
前記第一の誘電体材料および前記第二の誘電体材料中に埋め込まれ、前記複数の集積回路と接触する複数の導電体をさらに含む、請求項１に記載の半導体ウエハ。
【請求項１４】
前記導電体は、Ｓ字形、スプリング形、またはジョグ形である、請求項１３に記載の半導体ウエハ。
【請求項１５】
前記半導体ウエハは、前記少なくとも一つの第二の誘電体材料の複数の層を含む、請求項１に記載の半導体ウエハ。
【請求項１６】
前記第二の誘電体材料の層の少なくとも一つはＳｉＯ２であり、前記第二の誘電体材料の層の少なくとも一つはＳｉＮＸである、請求項１５に記載の半導体ウエハ。
【請求項１７】
基板上に形成された集積回路チップの上にエッジシール構造物を形成させる方法であって、
前記集積回路チップを囲む切りみぞ領域中にチャネルをエッチングし、それによって、前記集積回路チップの側壁を露出させる工程、
前記集積回路チップ上および前記チャネル中に第一の誘電体材料の平坦化層を堆積させる工程、および
前記第一の誘電体材料の上に少なくとも一つの第二の誘電体材料を堆積させる工程
を含み、前記第一の誘電体材料は、前記第二の誘電体材料より少なくとも約１０倍大きな臨界歪みエネルギー放出率またはクラック伝播エネルギーＧＣ値を有する方法。
【請求項１８】
導体を前記第一の誘電体材料および前記第二の誘電体材料中に埋め込む工程をさらに含む、請求項１７に記載の方法。
【請求項１９】
前記第一の誘電体材料は、約０．１ｋＪ／ｍ２より大きな前記ＧＣ値を有する、請求項１７に記載の方法。
【請求項２０】
前記第一の誘電体材料は、約０．５から約２．５ｋＪ／ｍ２の前記ＧＣ値を有する、請求項１７に記載の方法。
【請求項２１】
前記第二の誘電体材料は、約０．０５ｋＪ／ｍ２より小さな前記ＧＣ値を有する、請求項１７に記載の方法。
【請求項２２】
前記第二の誘電体材料は、約０．００５から約０．０５ｋＪ／ｍ２の前記ＧＣ値を有する、請求項１７に記載の方法。
【請求項２３】
前記第一の誘電体材料は、約２０から１００ＭＰａの引張り強さを有する、請求項１７に記載の方法。
【請求項２４】
前記第二の誘電体材料は、約７００から１０，０００ＭＰａの引張り強さを有する、請求項１７に記載の方法。
【請求項２５】
前記第一の誘電体材料は、ポリエステル、フェノール樹脂、ポリイミド、ポリスルホン、ポリエーテルエーテルケトン、ポリウレタン、エポキシ樹脂、ポリアリーレンエーテルおよびポリエチレンテレフタレートからなる群から選ばれる、請求項１７に記載の方法。
【請求項２６】
前記第一の誘電体材料は、ポリアリーレンエーテルである、請求項１７に記載の方法。
【請求項２７】
前記第二の誘電体材料は、ＳｉＮ、ＳｉＯ２、ＳｉＣ、ＴＥＯＳ、ＦＴＥＯＳ、ＦＳＧおよびＯＳＧからなる群から選ばれる、請求項１７に記載の方法。
【請求項２８】
前記第二の誘電体材料はＳｉＯ２である、請求項１７に記載の方法。
【請求項２９】
前記チャネルは、前記集積回路の側壁および前記基板の側壁を露出させる、請求項１７に記載の方法。
【請求項３０】
前記少なくとも第二の誘電体材料は、誘電体材料の複数の層を含む、請求項１７に記載の方法。
【請求項３１】
前記第二の誘電体材料の層の少なくとも一つはＳｉＯ２であり、前記第二の誘電体材料の層の少なくとも一つはＳｉＮＸである、請求項３０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体として、高速マイクロプロセッサ、特定用途向けＩＣ（ＡＳＩＣ）およびその他の高速ＩＣ用の相互配線構造物に関する。より詳しくは、本発明は、低ｋ相互配線構造物用のしなやかな不動態化エッジシールに関する。本発明は、アセンブリおよびパッケージ化において改善された機械的統合性を有するコンピュータチップを提供し、下記で説明するように明らかな多くの更なる利点を提供する。
【背景技術】
【０００２】
半導体の製造では、基板上に絶縁体層、半導体層および導体層が形成される。これらの層はパターン化されて要素部分および空間部分が作り出され、トランジスタ、キャパシタおよび抵抗器などのデバイスを形成する。次に、これらのデバイスは相互接続されて所望の電気的な機能を実現し、それによって、集積回路（ＩＣ）が作られる。酸化、注入、堆積、シリコンのエピタキシャル成長、リソグラフィー、エッチングおよび平坦化などの通常の製造技法を用いてさまざまなデバイス層の形成およびパターン化が実現される。
【０００３】
スループットを高くするために、ウエハ上に複数のＩＣが並行して作製される。従って、例えば、ウエハは、ウエハの平面表面区域に形成される複数のＩＣ単位を含むことがある。各ＩＣは、ダイシングチャネルまたはけがきレーンと呼ばれる直交軸を用いてそれ自体の境界領域で囲まれる自己完結した実体である。一般的に、これらのチャネルは、約５０から１００μｍの幅を有する。通常、『ダイシング』または『個別化』として知られるプロセスで、このチャネル内で切断することによって、ＩＣは個々のチップまたは『ダイ』に分けられる。通常のダイシング技法には、ダイヤモンドホイールによる鋸引き、レーザ切断、および「けがき破断」が含まれる。ダイシングツールでウエハを切断するか、またはけがくとき、多くの場合、表面および表面下構造物中にキズおよび割れ目が発生する。そのような割れ目は、パッケージ化応力の影響でＩＣ内の枢要区域に伝播し、永久的な回路不良の原因となることがある。
【０００４】
チップ性能を向上させるために、相互配線の周囲の絶縁体を業界標準の誘電体材料ＳｉＯ２（約４．０の比誘電率を有する）からもっと低い誘電率（「低ｋ」）のものに変えることによって、配線静電容量を低下させる。これらの低ｋ材料には、内部応力および外部応力に起因する不具合に抗する硬度および弾性係数などの機械的性質ならびにその他の形の強さおよび抵抗力の低下という著しい不利が伴う。詳しくは、誘電体材料の破損、キズ発生または割れ目発生、および端子金属パッドの抜けを引き起こすことなく、低ｋ絶縁体を含むチップをプローブし、ダイシングし、パッケージすることが問題となった。従って、これらの弱いオンチップ材料を、アセンブリおよびパッケージ化に伴う苛酷な外部環境および応力から隔離する必要がある。
【０００５】
通常の従来技術手法では、窒化ケイ素材料などの硬質誘電体不動態層を採用した。例えば、米国特許第５，７４２，０９４号には、封止半導体チップが開示されている。チップ表面に薄いＳｉＮ不動態層とＮｉ不動態層とからなる気密シールが選択的に堆積される。しかし、チップの活性区域内の金属間誘電体として低ｋ誘電体材料が用いられるとき、そのような硬質不動態層は、誘電体材料の破損、キズ発生または割れ目発生、および端子金属パッドの抜けからデバイスを十分に保護しないことが観測された。
【０００６】
他の従来技術手法では、二酸化シリコンまたは窒化シリコンなどの硬質誘電体不動態層を、ポリイミドなどのもっとしなやかな材料のオーバーコートと組み合わせる。例えば、米国特許第６，３８３，８９３号には、ウエハを覆うＳｉＯ２またはＳｉＮなどの無機絶縁体からなる硬質不動態層（１２４）と、硬質不動態層を覆うポリイミドからなる軟質不動態層（１２５）とが開示されている。米国特許第６，２７１，５７８号には、類似の構造物が開示されている。この場合にも、チップの活性区域内の金属間誘電体として低ｋ誘電体材料が用いられるとき、活性デバイス区域と接触する硬質不動態層は、誘電体材料の破損、キズ発生または割れ目発生、および端子金属パッドの抜けからデバイスを十分に保護しないことが観測された。硬質不動態層の上に軟質不動態層を設けても、この問題を軽減することはできない。
【０００７】
米国特許第５，６６５，６５５号に開示されている別の従来技術手法は、割れ目止め構造物、詳しくはチップ上の活性区域の周囲の溝の使用を含む。この構造物では、活性デバイス領域を備える基板上にポリイミドであってよい誘電体材料を堆積し、次に、例えば窒化シリコンの硬質不動態層を構造物上に堆積する。しかし、ダイシング操作が実行されるとき、チップの側壁は、通常シリコンなどの半導体材料である基板材料と接触したままである。シリコン基板中に発生する微細割れ目は、非常に急速に伝播する傾向があり、従って、隣接する低ｋ誘電体材料中の不良に至ることがある。従って、この構造物も、誘電体材料の破損、キズ発生または割れ目発生、および端子金属パッドの抜けからデバイスを十分に保護することはできない。
【０００８】
従って、当分野には依然として、弱いオンチップ材料をアセンブリおよびパッケージ化に伴う苛酷な外部環境および応力から隔離する構造およびプロセスへの必要がある。
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明の構造および方法によって、上記諸問題に対する解決策が講じられる。詳しくは、一つの様相では、本発明は、基板、基板上に作製される複数の集積回路、集積回路の隣り合う単位間に配置されるダイシングチャネルであって、集積回路の側壁を露出させるチャネル、集積回路の上表面および側壁上に配置される第一の誘電体材料の層、および、第一の誘電体材料の層の上に配置される第二の誘電体材料の層を含み、第一の誘電体材料は、第二の誘電体材料より少なくとも約１０倍大きな臨界歪みエネルギー放出率またはクラック伝播エネルギーＧＣを有する半導体ウエハを目的とする。第一の誘電体材料は、好ましくは約２０から１００ＭＰａの引張り強さも有する。
【００１０】
別の様相では、本発明は、基板上に形成される集積回路チップ上にエッジシール構造物を形成させる方法を目的とする。本方法は、集積回路チップの周囲の切りみぞ領域内でチャネルをエッチングし、それによって、集積回路チップの側壁を露出させる工程、集積回路チップ上およびチャネル中に第一の誘電体材料の平坦化層を堆積する工程、および第一の誘電体材料の上に第二の誘電体材料を堆積する工程を含み、第一の誘電体材料は、第二の誘電体材料より少なくとも約１０倍大きな前記ＧＣ値を有する。
【００１１】
新規と考えられる本発明の特徴、および本発明の特徴を示す要素は、請求項に具体的に示される。図面は、例示だけを目的とし、実際の比率で描かれていない。さらに、図面中の同じ番号は、同様な構造要素を表す。しかし、本発明自体は、以下の詳細な説明を参照し、添付の図面とともに解釈することによって、構成および操作方法の両方にわたって最も良く理解することができる。
【発明を実施するための最良の形態】
【００１２】
本発明は、チップの最終的なオンチップ相互配線層、端子パッドおよびダイシングチャネル間の機械的隔離領域を生み出し、その一方で、依然として、柔軟な接続によってこの領域を通る電気的連続性を提供する構造および方法を含む。隔離材料および柔軟な電気貫通接続によって、チップ配線層を永続的に損傷することなく、歪み解放および衝撃吸収を可能にする。
【００１３】
図１は、本発明の一つの実施態様の例を示す。図１に示した構造物では、基板１０の上に集積回路（ＩＣ）１１が形成されている。ＩＣ１１は、チップの活性デバイス領域（図示していない）、相互接続配線１２および金属パッド１３を備える。ＩＣの周囲には、アセンブリおよびパッケージ化時にＩＣ１１に加えられる機械的応力を吸収することができるエネルギー吸収材料の層１６がある。ダイシングの前にチップを密閉するために、層１６の上に最終不動態層１７が配置される。層１６の中には、金属パッド１３をボンディングパッド１５と接続させる複数の導電性リード線１４が埋め込まれている。リード線１４は、図に示したように、ゆったりした形状または互い違いの形状であってもよく、あるいは直線でもよい。エネルギー吸収材料１６は、ＩＣ１１の上表面だけでなく、ＩＣ１１の側面にも接触する。
【００１４】
エネルギー吸収層１６および最終不動態層１７は、それぞれ不動態化されている、すなわち、誘電体材料で形成される必要がある。さらに、エネルギー吸収材料１６は、しなやかであると同時に強靭である必要がある。この材料の特性は、内部クラックの伝搬に抵抗する材料の能力として定義される破壊靭性によって表すことができる。パラメータＧＣは、臨界歪みエネルギー放出率、またはクラックが伝播するエネルギーとして知られている。ＧＣはｋＪ／ｍ２の単位を有し、多くの場合、材料の破壊靭性と呼ばれる。材料の破壊靱性を定量化するときしばしば出会う別のパラメータは、臨界応力強度因子ＫＣである。ＧＣとＫＣとの間の関係は、次式、すなわち平面応力の場合ＧＣ＝ＫＣ２／Ｅ、平面歪みの場合ＧＣ＝ＫＣ２（１−ν２）／Ｅのようであり、ここでνはポアソン比である。ＫＣはＭＰａ−ｍ１／２の単位を有する。低いＧＣおよびＫＣの値は、低い破壊靱性を示す。通常、低い破壊靱性を有する材料は、脆性降伏を示す。高いＧＣおよびＫＣの値は、高い破壊靱性を示し、この場合、降伏モードは延性の可能性が高い。
【００１５】
ＡＳＴＭ方法に従って実行される一定の温度および歪み率での静的引張り試験で、所定の材料の組の応力−歪み曲線を記録することができる。低い破壊靱性を示す材料は、通常、脆性降伏を示し、１〜３％の領域の非常に低い歪みで降伏する。ある程度の降伏または破壊延性を示す材料は、１０％を超える高い歪みで降伏し、高い破壊靱性および延性不良モードを有する材料に一般的である。従って、エネルギー吸収材料１６は、好ましくは最終不動態層１７の破壊靱性より少なくとも約１０倍大きな破壊靱性を有する。エネルギー吸収材料１６は、好ましくは約０．１ｋＪ／ｍ２より大きなＧＣ、より好ましくは約０．５から２．５ｋＪ／ｍ２の範囲のＧＣを有する。最終不動態層１７は、好ましくは約０．０５ｋＪ／ｍ２より小さなＧＣ、より好ましくは約０．００５から０．０５ｋＪ／ｍ２の範囲のＧＣを有する。
【００１６】
エネルギー吸収材料１６の特性は、引張り強さによっても表される。材料の引張り強さまたは限界引張り強さは、負荷下の材料が降伏の前に到達することができる最大応力として定義することができる。引張り強さは通常、ＭＰａ（ＭＮ／ｍ２）単位で表される。ＡＳＴＭ方法に従って実行される一定の温度および歪み速度での静的引張り試験で応力−歪み曲線を記録し、このプロットから、既に定義されたように引張り強さを得る。低い引っ張り強さを示す材料は通常、脆性降伏を示し、１〜３％の領域の非常に低い歪みで降伏する。ある程度の降伏または破壊延性を示す材料は、＞１０％の高い歪みで降伏し、通常、高引張り強さおよび延性降伏モードを有する。降伏応力σｙは、材料の強さを示すものとして報告することができ、応力−歪み曲線上の非常に異なる点である。ある種の材料は、負荷を受けると降伏または「首折れ」になるが、これは、応力−歪み曲線の最大値と、それに続く一定歪みでのわずかな応力の低下として表れる。次いで、この材料は、歪みが増加しても応力を徐々に増加させて（延性として知られている）負荷に耐えることができる。エネルギー吸収材料１６は、好ましくは約２０から１００ＭＰａの引張り強さを有し、一方、最終不動態層１７は、好ましくは約７００から１０，０００ＭＰａの引張り強さを有する。
【００１７】
エネルギー吸収材料１６としては、上記で説明した特性を示す任意の材料を用いるとよい。好ましい材料は、大半がその性質上有機系のものであり、ポリエステル、フェノール樹脂、ポリイミド、ポリスルホン、ポリエーテルエーテルケトン、ポリウレタン、エポキシ樹脂、ポリアリーレンエーテル、ポリエチレンテレフタレートを含む。例えば、ポリスチレンは、１〜２ｋＪ／ｍ２のＧＣ値と０．０８ＧＰａの引っ張り強さとを有する。その他の例には、０．２〜０．６ｋＪ／ｍ２のＧＣ値と１．５ＭＰａ−ｍ１／２のＫＣとを有するポリメチルメタクリレート、および０．０５ＧＰａの引っ張り強さを有するポリエチレンが含まれる。特に好ましいエネルギー吸収材料は、ダウケミカルから入手することができ、０．６２ＭＰａ−ｍ１／２の破壊靱性ＫＣを有するＳｉＬＫ（商標）として知られているポリアリーレンエーテルである。ＳｉＬＫおよびある種のポリイミドの別の利点は、３５０℃から４５０℃までなどの比較的高い温度に対する熱安定性であり、これらの材料は、チップ作製またはパッケージングに含まれるすべての後続の加工工程に耐える。
【００１８】
最終不動態層１７は、上記で説明した特性を示す任意の材料で形成することができる。好ましい材料は、大半がその性質上無機系のものであり、ＳｉＮおよびＳｉＯ２、ＳｉＣ、テトラエチルオルトシリケート（ＴＥＯＳ）、フッ素化ＴＥＯＳ（ＦＴＥＯＳ）、フッ化シリケートガラス（ＦＳＧ）およびオルガノシリケートガラス（ＯＳＧ）などのシリコン系ガラスが含まれる。特に好ましい最終不動態層用の材料は、５９００ＭＰａの引張り強さを有するＳｉＯ２である。
【００１９】
エネルギー吸収材料および最終不動態層の特性をヤング率および硬度などのその他の材料特性で表すことができることは、当業者には自明である。好ましい最終不動態層用の材料には、約１７４ＧＰａから約２９０ＧＰａの範囲のヤング率と約１３．５ＧＰａの硬度とを有するＳｉ３Ｎ４、約６０ＧＰａのヤング率と約６．８ＧＰａの硬度とを有するＰＥＣＶＤシランオキシド、約７２ＧＰａのヤング率と約８．７ＧＰａの硬度とを有する溶融シリカが含まれる。エネルギー吸収材料は通常、最終不動態層の場合よりほぼ二桁低いヤング率と硬度との値を有する必要がある。例えば、ＳｉＬＫ（商標）は、約３．５ＧＰａのヤング率と約０．２１ＧＰａの硬度とを有する。
【００２０】
図１に示した構造物は、以下の方法によって形成するとよい。例えば、銅／低ｋデュアル・ダマシン・プロセスによる最終金属層のプロセス加工によって、複数のＩＣ１１を備えるウエハが完成する。最終金属層は、ワイヤボンドＣ４または直接ピン作製のために端子パッド１５に次に接続される金属パッド１３を備える。
【００２１】
次に、フォトリトグラフィーなどの通常の技法によってチャネルを定め、各チップ１１の周囲の切りみぞ領域中チャネルをエッチングする。チャネルは、基板１０上に置かれたさまざまな層をエッチングすることによって形成されるが、基板１０まではエッチングされない。エネルギー吸収材料１６の平坦化層が堆積され、好ましくはスピンオンされ、硬化され、これによって、エッチングされたチャネルを満たし、すべての活性チップ区域１１上にこの材料の平坦化層を設ける。材料層１６は、好ましくは約１から約５μｍの厚さを有する。
【００２２】
次に、材料層１６中に金属パッド１３までコンタクトホールを作り出す。これらのホールは、例えばフォトリソグラフィーおよびエッチングによって作り出すことができる。あるいは、材料１６が感光性ポリイミドなら、これらのホールは直接パターン化し、エッチングしてもよい。露出させた金属パッドと接触し、材料１５中のテーパを付けたホールの側面にまで立ち上がるＳ字形またはばね形のしなやかなリード線１４を作り出してもよい。例えば、参照によって本明細書に開示が組み込まれる”Ｃｏｍｐｌｉａｎｔ  ｗａｆｅｒ  ｌｅｖｅｌ  ｐａｃｋａｇｅ（ＣＷＬＰ）  ｗｉｔｈ  ｅｍｂｅｄｄｅｄ  ａｉｒ−ｇａｐｓ  ｆｏｒ  ｓｅａ  ｏｆ  ｌｅａｄｓ（ＳｏＬ）  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ，”Ｐｒｏｃ．ｏｆ  ＩＥＥＥ  ２００１  ＩＩＴＣ，ｐｐ  １５１−１５３にＨｏｌｌｉｅ  Ａ．Ｒｅｅｄらが開示している技法を用いて、リード線１４を作り出してもよい。別の例として、参照によって本明細書中に開示が組み込まれる米国特許第６，３７２，５２７号、米国特許第６，５３８，２１４号または米国特許第５，６７９，９７７号にＫｈａｎｄｒｏｓらが開示している技法を用いて、リード線１４を形成させてもよい。
【００２３】
リード線１４の形成は、コンタクトホール中に解放層および種晶層をスパッタリングする工程、材料１６上にフォトマスクを形成させる工程、しなやかなリード線１４をスルー・マスクめっきする工程、レジストを除去する工程、および露出させた種晶層および解放層を剥離させる工程を含む。選択肢として、コンタクトホール中に第二の重合体層（図示していない）をリフローさせ、柔軟リード線のまわりでホールを塞いでもよい。銅、アルミニウムまたはタングステンなどの任意の適当な金属でリード線１４を形成させてもよい。
【００２４】
二つの連続的な段階で、ゆったりした形状のリード線１４を作製しなければならない。材料１６を堆積した後、適当なハードマスク方式を使用してゆったりした形状のリード線１４のバイア層のリソグラフィーを容易にする。通常のリソグラフィーおよびエッチング技法と、それに続くメタル化およびキャップ堆積とを用いてバイア層を定める。次に、類似の技法を用いて材料１６の第二の堆積物を塗布し、図１に示すように設計したオフセットを有するゆったりした形状のリード線１４のライン層を定める。
【００２５】
次に、最終不動態層１７を堆積する。層１７は、例えば、それぞれ約０．５μｍのＳｉＯ２およびＳｉ３Ｎ４を含んでよい。次に、例えばフォトリトグラフィーおよびエッチングを用いて、端子パッド１５用のコンタクトホールを形成させる。コンタクトホール中に端子パッド１５用の金属組成物を堆積し、柔軟リード線１４と接触させ、最終不動態層１７までコンタクトホールを塞ぐ。次に、ウエハをダイシングし、通常のプロセスによって個々のチップをパッケージする。
【００２６】
図１の構造物では、硬質不動態層１７は基板１０上で終わり、基板の上表面上に気密シールを形成させる。図２は、硬質不動態層１７が基板１０全体をカプセル化するようにエッジシールを形成する点で図１と異なる。図２の構造物は、少なくとも部分的に基板１０の中までチャネルをエッチングし、それによって、基板の側壁を露出させなければならない点を除いて、図１の構造物を形成させるための方法と同様な方法によって形成される。
【００２７】
本発明の構造物および方法は、ダイ隔離のためだけでなく、ダイ上の種々のマクロ構造物の隔離のために用いてもよい。本発明の構造物および方法は、チップに対してではなく、パッケージに対して用いて、同様な機械的な隔離機能を提供してもよい。
【００２８】
特定の好ましい実施態様およびその他の代替実施態様に従って本発明を詳しく説明してきたが、明らかに、上記の説明に照らして多数の代替形、変更形および変化形が当業者には自明である。従って、本発明の請求項は、そのような代替形、変更形および変化形をすべて本発明の真の範囲および技術思想の範囲内に属するものとして包含すると意図される。
【図面の簡単な説明】
【００２９】
【図１】最終不動態層としなやかな層とが基板に垂直に基板上で終わる、本発明の実施態様の例を示す。
【図２】しなやかな層は基板に垂直に基板上で終わり、最終不動態層は既にダイシングされた基板に隣接して終わる、本発明の別の実施態様の例を示す。
【図１】
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【図２】
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【国際調査報告】
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