(57)【要約】  トレンチＦＥＴは、絶縁ゲート（１０）よりも上側に配置されたソース領域（１４）をトレンチ（６）内に有している。反対の導電型の本体領域（２０）がトレンチ（６）間に配置されており、本体領域（２０）の上側に本体接点領域（１８）が配置されている。ソース接点メタライゼーション（２２）がソース（１４）および本体接点領域（２０）と接触している。このようにして小さなセルピッチを得ることができる。
2007526648.tif 000002
【特許請求の範囲】
【請求項１】
対向する第１および第２の主面を有する半導体本体と、
前記第１の主面にあるソースメタライゼーションと、
前記ソースメタライゼーションと接触して前記第１の主面に設けられ、第１の導電型を有するようにドープされた半導体から成るソース接点領域と、
前記ソースメタライゼーションと接触して前記第１の主面に設けられ、第１の導電型と反対の第２の導電型を有するようにドープされた半導体から成る本体接点領域と、
前記第１の主面の下側に設けられた第１の導電型のドレイン領域と、
前記ドレイン領域に接続されたドレイン接点と、
絶縁トレンチ内に設けられた導電ゲートを含む絶縁ゲートであって、当該絶縁ゲート間のメサ領域を通じて前記ソース接点領域と前記ドレイン領域との間で流れる電流を制御するための絶縁ゲートと、
を備え、
前記ソース接点領域と前記本体接点領域とが第１の主面を横切って横方向に交互に配置され、前記ソース接点領域が前記絶縁ゲートよりも上側で前記絶縁トレンチ内に配置されている、トレンチ電界効果トランジスタ（トレンチＦＥＴ）。
【請求項２】
前記メサ領域は、第２の導電型を有するようにドープされ且つ前記本体接点領域の下側で前記ドレイン領域へと延びる半導体から成るドープ本体領域を備え、このドープ本体領域は前記本体接点領域よりも低いドーピング密度を有している、請求項１に記載のトレンチＦＥＴ。
【請求項３】
前記ソース接点領域は、前記本体接点領域の下側で前記ドープ本体領域と直接に接触するように前記本体接点領域よりも深い深さまで延びており、それにより、電流が前記ソース接点領域から前記ドープ本体領域を介して前記絶縁ゲートを通り過ぎ前記ドレイン領域へと流れることができる、請求項２に記載のトレンチＦＥＴ。
【請求項４】
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型であり、前記本体接点領域のｐ型ドーピングが５×１０１８ｃｍ−３を上回り、前記本体領域のｐ型ドーピングが１０１７ｃｍ−３〜１０１８ｃｍ−３の範囲であり、前記ソース接点領域のｎ型ドーピングが１０１９ｃｍ−３を上回っている、請求項２または３に記載のトレンチＦＥＴ。
【請求項５】
前記ドレイン領域は、高ドープドレイン領域と、高ドープドレイン領域の上側にあるドーピングが低いドリフト領域とを含み、前記高ドープドレイン領域が前記ドリフト領域よりもドーピングが高く、前記ドレイン領域および前記ドリフト領域の両方が第１の導電型を有している、請求項１から４のいずれか一項に記載のトレンチＦＥＴ。
【請求項６】
前記ドリフト領域におけるドーピングが１０１７ｃｍ−３を下回り、前記高ドープドレイン領域におけるドーピングが１０１８ｃｍ−３を上回っている、請求項５に記載のトレンチＦＥＴ。
【請求項７】
前記ソース接点領域は、前記ソース接点領域間の前記本体接点領域の幅が前記トレンチ間の前記メサ領域の幅よりも狭くなるように、前記トレンチの境界の外側で且つ前記絶縁ゲートの上側で横方向に延びている、請求項１から６のいずれか一項に記載のトレンチＦＥＴ。
【請求項８】
トレンチＦＥＴを製造する方法において、
第１の導電型を成すようにドープされた対向する第１および第２の主面を有する半導体本体を設けてドレイン領域を形成するステップと、
第１の導電型と反対の第２の導電型を有するようにドープされた半導体から成る本体接点領域を前記第１の主面に埋め込むステップと、
前記本体接点領域と横方向に交互に位置するトレンチを前記第１の主面を横切って横方向に形成するステップであって、前記トレンチが前記本体接点領域の下側で延びることにより、前記トレンチ間の前記本体接点領域の下側にメサ領域が画定されるステップと、
前記トレンチ内に絶縁ゲートを形成するステップと、
前記絶縁ゲートの上側の前記トレンチ内に、第１の導電型を有するようにドープされた半導体から成るソース領域を堆積させるステップと、
前記ソース領域および前記本体接点領域と接触するソースメタライゼーションを前記第１の主面に堆積させるステップと、
を含む方法。
【請求項９】
第２の導電型の本体領域を前記ソース接点領域の深さよりも深い第１の深さまで埋め込むステップを更に含み、前記本体接点埋め込みが前記第１の深さよりも浅い第２の深さまで行なわれる、請求項８に記載の方法。
【請求項１０】
前記トレンチ内に絶縁ゲートを形成する前記ステップは、前記トレンチの側壁上および底部上に絶縁体を形成するステップと、前記トレンチ内に当該トレンチの上端よりも下側の深さまでゲート導体を形成するステップと、前記ゲート導体よりも上側の前記トレンチ内にゲート−ソース絶縁体を形成するステップとを含んでいる、請求項８または９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ電界効果トランジスタ（トレンチＦＥＴ）に関し、また、当該トランジスタを製造する方法に関する。
【背景技術】
【０００２】
従来技術のトレンチ半導体構造の一例が図１に示されている。ｎ型ドレイン層４がｎ＋基板２上にわたって設けられており、また、ｐ型本体層２０がドレイン層４上に設けられている。トレンチ６は、ドレイン層４まで本体層２０を貫通して延びており、ゲート絶縁体９により本体層から絶縁された導電ゲート１０を有している。Ｎ＋ソース拡散１４がトレンチに隣接して設けられている。ゲート電極２６がゲート１０に接続し、ソース電極２２がソース１４および本体２０に接続し、ドレイン電極２４が基板２に接続している。
【０００３】
使用時、ソース１４とドレイン４との間でトレンチ６に隣接して本体層２０内を延びるチャンネルを制御するため、ゲート電極２６に対して電圧が印加される。
【０００４】
トレンチＦＥＴのセルピッチ、すなわち、隣り合うセル間の距離を減少させることは一般に望ましい。これは、セルピッチが小さくなればなるほど、シリコンの所定の領域におけるチャンネル幅が大きくなるからである。したがって、比オン抵抗、すなわち、単位面積当たりのＯＮ切り換え時のＦＥＴの抵抗は、セルピッチを小さくすることにより減らすことができる。
【０００５】
セルピッチを減少させるには、ゲートを含むトレンチ領域及び／又はメサ領域すなわちソース領域および本体領域が埋め込まれた領域の幅を減少させる必要がある。
【０００６】
最近、ブランケットソース埋め込みによりメサ幅の減少が得られた。前記図１の概略図においては、本体領域およびソース領域の両方が第１の主面で露出されている。ブランケットソース埋め込みの技術において、ソース領域は、ソース領域の下側の本体を残して、第１の主面でメサ全体にわたって埋め込まれる。メサの第１の主面でソースおよび本体の両方を有する必要はもはやないため、メサ幅を減少させることができる。
【０００７】
この手法の欠点は、本体と接触することが依然として必要であるという点である。これは、ソース領域を介した本体領域に対する堀エッチング（ｍｏａｔ  ｅｔｃｈ）および本体領域内での高ドープ接点埋め込みを行なって堀エッチングの底部で本体領域に対する接触を行なうことにより達成される。接点埋め込みがチャンネルへ拡散した場合には、デバイスをＯＮすることが難しくなる。したがって、堀がある距離だけチャンネルから離間される必要がある。そのため、この手法を用いてセルピッチを減少できる程度には限界がある。
【０００８】
このように、トレンチＦＥＴ構造のセルピッチを減少させる必要性は依然としてある。
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明においては、
対向する第１および第２の主面を有する半導体本体と、
前記第１の主面にあるソースメタライゼーションと、
前記ソースメタライゼーションと接触して前記第１の主面に設けられ、第１の導電型を有するようにドープされた半導体から成るソース接点領域と、
前記ソースメタライゼーションと接触して前記第１の主面に設けられ、第１の導電型と反対の第２の導電型を有するようにドープされた半導体から成る本体接点領域と、
前記第１の主面の下側に設けられた第１の導電型のドレイン領域と、
前記ドレイン領域に接続されたドレイン接点と、
絶縁トレンチ内に設けられた導電ゲートを含む絶縁ゲートであって、当該絶縁ゲート間のメサ領域を通じて前記ソース接点領域と前記ドレイン領域との間で流れる電流を制御するための絶縁ゲートと、
を備え、
前記ソース接点領域と前記本体接点領域とが第１の主面を横切って横方向に交互に配置され、前記ソース接点領域が前記絶縁ゲートよりも上側で前記絶縁トレンチ内に配置されているトレンチ電界効果トランジスタ（トレンチＦＥＴ）が提供される。
【００１０】
絶縁ゲートの上側にソース領域を設けることにより、セルピッチを十分に減少させることができる。
【００１１】
例えば、本発明の好ましい実施形態においては、セルピッチを１ミクロンより下回るように減少させることができる。０．５ミクロンより下回るピッチを得ることができる。
【００１２】
好ましくは、前記メサ領域は、第２の導電型を有するようにドープされ且つ前記本体接点領域の下側で前記ドレイン領域へと延びる半導体から成るドープ本体領域を備え、このドープ本体領域は前記本体接点領域よりも低いドーピング密度を有している。
【００１３】
前記ソース接点領域は、前記本体接点領域の下側で前記ドープ本体領域と直接に接触するように前記本体接点領域よりも深い深さまで延びていても良い。これにより、電流は、前記ソース接点領域から前記ドープ本体領域を介して前記絶縁ゲートを通り過ぎ前記ドレイン領域へと流れることができる。
【００１４】
実施形態においては、前記第１の導電型がｎ型であり、前記第２の導電型がｐ型であり、前記本体接点領域のｐ型ドーピングが５×１０１８ｃｍ−３を上回り、前記本体領域のｐ型ドーピングが１０１７ｃｍ−３〜１０１８ｃｍ−３の範囲であり、前記ソース接点領域のｎ型ドーピングが１０１９ｃｍ−３を上回っている。
【００１５】
前記ドレイン領域は、高ドープドレイン領域と、高ドープドレイン領域の上側にあるドーピングが低いドリフト領域とを含んでいても良く、前記高ドープドレイン領域が前記ドリフト領域よりもドーピングが高く、前記ドレイン領域および前記ドリフト領域の両方が第１の導電型を有していても良い。
【００１６】
前記ドリフト領域におけるドーピングは１０１７ｃｍ−３を下回っていても良く、好ましくは５×１０１６ｃｍ−３を下回っているが、正確な値は、必要とされる特性および特に絶縁破壊電圧によって決まる。前記高ドープドレイン領域におけるドーピングは、１０１８ｃｍ−３を上回っていても良く、また、デバイスの全体の抵抗を減らすために１０１９ｃｍ−３を上回るドーピング密度をもって十分に行なっていることが好ましい。
【００１７】
ドリフト領域は、高ドープドレイン領域を形成する高ドープ基板上にエピタキシャル層として形成されても良い。あるいは、ドーパントを埋め込むことによりドリフト領域及び／又はドレイン領域が形成されても良い。
【００１８】
ソース接点領域がトレンチに限定される必要はなく、ソース接点領域は、前記ソース接点領域間の前記本体接点領域の幅が前記トレンチ間の前記メサ領域の幅よりも狭くなるように、前記トレンチの境界の外側で且つ前記絶縁ゲートの上側で横方向に延びていても良い。これにより、絶縁ゲートの上端角部に押し寄せる電流の作用を低減できる。トレンチの境界の外側で延びるそのようなソース接点領域は、ソース接点領域内のドーパントが外側に拡散できるように構造を単にアニールすることによって形成されても良く、そのため、そのような構造を製造することは難しくない。
【００１９】
他の態様において、本発明はトレンチＦＥＴを製造する方法に関し、この方法は、
第１の導電型を成すようにドープされた対向する第１および第２の主面を有する半導体本体を設けてドレイン領域を形成するステップと、
第１の導電型と反対の第２の導電型を有するようにドープされた半導体から成る本体接点領域を前記第１の主面に埋め込むステップと、
前記本体接点領域と横方向に交互に位置するトレンチを前記第１の主面を横切って横方向に形成するステップであって、前記トレンチが前記本体接点領域の下側で延びることにより、前記トレンチ間の前記本体接点領域の下側にメサ領域が画定されるステップと、
前記トレンチ内に絶縁ゲートを形成するステップと、
前記絶縁ゲートの上側の前記トレンチ内に、第１の導電型を有するようにドープされた半導体から成るソース領域を堆積させるステップと、
前記ソース領域および前記本体接点領域と接触するソースメタライゼーションを前記第１の主面に堆積させるステップと、
を含んでいる。
【００２０】
本発明は、トレンチの形成時に望ましくないドーピングが除去されるため、第１の主面全体に埋め込みにより本体接点領域を形成できるという特定の利点を有している。
【００２１】
方法は、第２の導電型の本体領域を前記ソース接点領域の深さよりも深い第１の深さまで埋め込むステップを更に含んでいても良い。この場合、前記本体接点埋め込みがソース接点領域の深さよりも浅い第２の深さまで行なわれ、それにより、完成したＦＥＴにおいて本体接点領域が本体領域の上側に位置する。
【００２２】
前記トレンチ内に絶縁ゲートを形成する前記ステップは、前記トレンチの側壁上および底部上に絶縁体を形成するステップと、前記トレンチ内に当該トレンチの上端よりも下側の深さまでゲート導体を形成するステップと、前記ゲート導体よりも上側の前記トレンチ内にゲート−ソース絶縁体を形成するステップとを含んでいても良い。
【００２３】
本発明を更に良く理解するため、添付図面を参照しながら実施形態について説明する。
【００２４】
なお、図面は概略的であり一定の縮尺で描かれておらず、また、類似または同様の構成要素は、異なる図面において同じ参照符号で示されている。
【発明を実施するための最良の形態】
【００２５】
デバイスの製造は、充填されたトレンチを除き、概ね従来通りである。図２は、これらのトレンチのうちの１つの製造におけるステップを示している。
【００２６】
トレンチ６を形成するために、都合良くフォトレジストから成るマスクがパターン化されて、エピ層４がエッチングされ、エピ層４を通じて基板２へと延びるトレンチ６が画定される。トレンチ６の側壁９および底部８に絶縁体が形成され、トレンチ６内にゲートポリシリコン１０が堆積されてドープされる。次に、ゲートポリシリコン１０がトレンチ内で必要な深さまで基板の上端の下方にエッチングされる。その後、マスクが除去される。
【００２７】
３０ｎｍ〜１００ｎｍの厚さまで全面にわたって窒化物層３０が堆積される。次に、側壁を除く全表面から窒化物を除去するスペーサエッチングが行なわれ、図２に示される構造に到達する。
【００２８】
ポリシリコンゲート領域上で酸化物を成長させるために湿式酸化ステップが行なわれる。
【００２９】
次に、窒化物をエッチングするために熱いリン酸が使用される。リン酸は、窒化物を選択的にエッチングし、酸化物をエッチングしない。
【００３０】
ポリシリコンがトレンチの上端に堆積されるとともに１×１０２１ｃｍ−３のドーピング密度までヒ素でドープされ、それにより、ソース領域１４が形成される。
【００３１】
その後の処理は標準的なプロセスに従い、それにより、図３の完成構造に達する。
【００３２】
方法の特定の利点は、掘エッチング（ｍｏａｔ  ｅｔｃｈ）を使用して従来の構造において形成される本体への接点とは異なり、本体領域２０および本体接点領域１８の両方を形成するための埋め込みを表面全体にわたって行なうことができるという点である。従来の構造において、本体接点埋め込みは、チャンネルから離間されている必要がある。
【００３３】
完成デバイスにおいては、図３に示されるように、高ドープｎ＋基板２がドレインを形成し、エピ層４がドリフト領域を形成する。エピ層は３×１０１６ｃｍ−３ｎ型にドープされる。
【００３４】
トレンチ６は、第１の主面からエピ層４へと延びている。トレンチ６は、トレンチの底部上の厚いトレンチ底部絶縁体８と、トレンチ６の側壁上のゲート絶縁体９と、例えばトレンチを満たすドープポリシリコンから成る導電ゲート電極１０と、ゲート電極１０の上側のゲート−ソース絶縁体１２とを含んでいる。ｎ＋ドープ半導体のソース領域１４は、０．３μｍの深さまでトレンチの上端を満たしている。
【００３５】
トレンチ間のメサ領域１６は、０．２５ミクロンの深さまで延びる例えば２×１０１９ｃｍ−３まで濃密にｐ＋ドープされた本体接点領域１８を上面に有している。本体接点領域１８の下側には、トレンチ間のドレイン領域４に達するように延びる本体領域２０がある。ソース領域１４よりも僅かに浅い深さの本体接点領域１８は、絶縁ゲート１０の上端角部に押し寄せる電流を減少させるのに役立つ。
【００３６】
ソース領域１４および本体接点領域１８と接触する第１の主面の上端に沿ってソース接点２２が延びている。ソース領域１４および本体接点領域１８は、図３の紙面方向に延びる面を横切ってストライプ状に配置されている。
【００３７】
ドレイン領域２４が基板２の背面と接触している。他の実施形態では、高ドープエピ層４を使用できるとともに、当該エピ層に対して直接に接点を形成できることは言うまでもない。
【００３８】
図４は、上端面から測定されたメサ領域におけるドーピングプロファイルを示している。
【００３９】
図５は、ゲートに印加される１．５Ｖでスイッチが切られるデバイスにおける、印加されるドレイン−ソース電圧に応じた電流を示している。２９．５Ｖにおいてはっきりと絶縁破壊が分かる。
【００４０】
図６は、多数のゲート電圧でＯＮされるデバイスにおける比オン抵抗Ｒｄｓｏｎを示している。１０Ｖのゲート電圧を用いると、比オン抵抗は、基板が３．６ｍΩ．ｍｍ２の寄与を成すデバイスから６．２ｍΩ．ｍｍ２となる。したがって、デバイスは非常に低い比オン抵抗を有する。
【００４１】
これは、非常に小さいセルピッチで製造し易いことが重要である非常に簡単な構造を使用して達成される。
【００４２】
当業者であれば分かるように、本発明の範囲から逸脱することなく、実施形態に対して多数の改良を成すことができる。特に、ｎ型とｐ型領域とが置き換えられても良い。
【００４３】
本発明は、半導体としてのシリコンに適用できるだけでなく、例えばＧａＡｓを含む任意の適当な半導体において適用されても良い。また、デバイスは、簡単な形態を成しており、単結晶基板上で使用されるだけでなく、薄膜トランジスタの一部として使用されても良い。
【００４４】
本開示内容を読むことにより、他の変形および改良は当業者にとって明らかである。そのような変形および改良は、より多くのボイラープレートの設計、製造および使用において既に知られ且つここで説明した特徴に加えて或いは当該特徴に代えて使用されても良い等価物および他の特徴を含んでいても良い。この出願においては、請求項が特徴の特定の組み合わせへと体系化されているが、開示内容の範囲は、本発明と同じ技術的課題のうちの任意の課題あるいは全てを緩和するかどうかにかかわらず、任意の新規な特徴を含み、あるいは、ここで開示された特徴の任意の新規な組み合わせも明示的に或いは暗示的に含み、あるいは、その任意の一般化を含んでいることは言うまでもない。これにより、出願人は、本出願の係属中または本出願から派生する任意の更なる出願の継続中に新たな請求項が任意のそのような特徴及び／又はそのような特徴の組み合わせへと体系化されても良いことを告示する。
【図面の簡単な説明】
【００４５】
【図１】従来技術のトレンチＦＥＴを示している。
【図２】本発明の第１の実施形態に係るプロセスにおける第１のステップを示している。
【図３】第１の実施形態に係るトレンチＦＥＴを示している。
【図４】第１の実施形態におけるシミュレーションドーピングプロファイルを示している。
【図５】スイッチが切られたデバイスにおけるドレイン−ソース電圧に応じた電流を示している。
【図６】第１の実施形態におけるシミュレーション比Ｒｄｓｏｎ値を示している。
【符号の説明】
【００４６】
２  基板
４  エピ層
６  トレンチ
８  トレンチ底部絶縁体
１０  ゲートポリシリコン
１４  ソース領域
１８  本体接点領域
【図１】
2007526648.tif 000003
【図２】
2007526648.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2007526648.tif 000009
2007526648.tif 000010
2007526648.tif 000011