(57)【要約】１Ｇｂ／秒を超えるスイッチング速度を達成する電気光学変調器配置は、プリエンファシス・パルスを利用して、電気光学変調器を形成するのに用いられる光導波路の屈折率の変化を加速させる。一実施形態では、変調された光出力信号の一部を用いてプリエンファシス・パルスの大きさおよび持続時間のほか変調に使用される種々の基準レベルを調整するために、フィードバック・ループが加えられ得る。シリコンベース電気光学変調器を含む自由キャリヤベースの電気光学変調器では、プリエンファシス・パルスを用いて入力信号データ値間の遷移において自由キャリヤの移動が加速される。
2007516466.tif 000002
【特許請求の範囲】
【請求項１】
入力データ・パタンによって変調された高速光出力信号を生成する配置であって、
前記変調された光出力信号を生成する、光入力信号および変調電気入力信号に応答する電気光学変調器と、
前記入力データ・パタンの第１のデータ値と第２のデータ値との間の各遷移において前記変調電気入力信号に、前記電気光学変調器の帯域幅をその光損失を増大させることなく拡大させる所定の大きさおよび所定の持続時間のプリエンファシス・パルスを挿入する、前記電気光学変調器への電気入力に配設された等化回路／プリエンファシス・モジュールとを備えた配置。
【請求項２】
前記電気光学変調器からの出力は線形のアナログ信号である請求項１に記載の配置。
【請求項３】
前記電気光学変調器からの出力は線形のデジタル信号である請求項１に記載の配置。
【請求項４】
前記等化回路／プリエンファシス・モジュールは、前記第１の値と第２の値との間の遷移によって制御される、前記プリエンファシス・パルス信号を前記電気変調信号の内および外にスイッチングする複数のスイッチを備える請求項１に記載の配置。
【請求項５】
前記複数のスイッチは複数の半導体素子を備える請求項４に記載の配置。
【請求項６】
前記複数のスイッチは複数のＭＯＳパス・トランジスタを備える請求項５に記載の配置。
【請求項７】
前記プリエンファシス・パルスの大きさは所望の拡大された変調器の帯域幅を提供するように選択される請求項１に記載の配置。
【請求項８】
前記プリエンファシス・パルスの持続時間は所望の拡大された変調器の帯域幅を提供するように選択される請求項１に記載の配置。
【請求項９】
前記プリエンファシス・パルスの大きさおよび持続時間の両方は所望の拡大された変調器の帯域幅を提供するように選択される請求項１に記載の配置。
【請求項１０】
前記変調電気入力信号は変調電流信号である請求項１に記載の配置。
【請求項１１】
前記変調電気入力信号は変調電圧信号である請求項１に記載の配置。
【請求項１２】
前記変調電圧信号は低電圧信号であり、前記電気光学変調器の範囲に沿った複数の別々のコンタクト場所に印加されて変調器スイッチング速度を向上させる請求項１１に記載の配置。
【請求項１３】
前記別々のコンタクト場所の数は、少なくとも部分的には、前記変調された光出力信号に導入される所定量のチャープによって決定される請求項１２に記載の配置。
【請求項１４】
前記等化回路／プリエンファシス・モジュールは、前記第２のデータ値と第１のデータ値との間の各遷移において前記変調電気入力信号に所定の大きさおよび所定の持続時間の第２のプリエンファシス・パルスを挿入するように機能し、前記第２のプリエンファシス・パルスは前記第１のプリエンファシス・パルスとは反対の極性を有し、前記第２の導入されたプリエンファシス・パルスは、その光損失を増大させることなく前記電気光学変調器の帯域幅をさらに拡大させる請求項１に記載の配置。
【請求項１５】
前記第２のプリエンファシス・パルスの大きさは所望の拡大された帯域幅を提供するように選択される請求項１４に記載の配置。
【請求項１６】
前記第２のプリエンファシス・パルスの持続時間は所望の拡大された帯域幅を提供するように選択される請求項１４に記載の配置。
【請求項１７】
前記第２のプリエンファシス・パルスの大きさおよび持続時間の両方は所望の拡大された帯域幅を提供するように選択される請求項１４に記載の配置。
【請求項１８】
前記変調された光出力信号を測定し、かつ前記第１のプリエンファシス・パルスの持続時間、前記第２のプリエンファシス・パルスの持続時間、前記第１のプリエンファシス・パルスの大きさ、および前記第２のプリエンファシス・パルスの大きさから成るセットから、少なくとも１つの動作パラメータの最適な値を決定する、前記変調された光出力信号の一部に応答する制御モジュールをさらに備える請求項１４に記載の配置。
【請求項１９】
前記制御モジュールは前記決定された最適な値を前記等化回路／プリエンファシス配置に供給して、前記挿入された第１および第２のプリエンファシス・パルスの動作特性を製造工程終了時に設定する請求項１８に記載の配置。
【請求項２０】
前記制御モジュールは、前記変調された光出力信号の一部を連続的に測定し、かつ動作条件の変化に関連して前記第１および第２のプリエンファシス・パルスの大きさおよび持続時間を更新するフィードバック要素を含む請求項１８に記載の配置。
【請求項２１】
前記制御モジュールは、動作条件の変化に関連するプリエンファシス・パルスの大きさおよび持続時間の値のリストを含むルックアップ・テーブルをさらに備える請求項２０に記載の配置。
【請求項２２】
前記制御モジュールは、前記ルックアップ・テーブルに格納された前記プリエンファシス・パルスの大きさおよび持続時間の値のリアルタイム更新に関して適合的である請求項２１に記載の配置。
【請求項２３】
前記制御モジュールは外部源から前記ルックアップ・テーブルの値用の更新を受け取るインタフェースを備える請求項２１に記載の配置。
【請求項２４】
前記電気光学変調器は、キャリヤ密度の変化を利用して前記変調された光出力信号を生成する自由キャリヤベースの変調器を備える請求項１に記載の配置。
【請求項２５】
前記自由キャリヤベースの変調器は、第１の導電型の自由キャリヤ・ドーパントを有する第１の要素および第２の反対の導電型の自由キャリヤ・ドーパントを有する第２の要素を含み、前記第１および第２の要素は導波路を形成するように、かつ前記電気光学変調器入力からの前記電気光学変調器出力への光信号の伝搬を支援するように配置されており、前記変調電気入力信号を前記電気光学変調器に印加することによって、前記第１および第２の要素の自由キャリヤ密度を変調するように、かつ前記導波路の屈折率の変調を導入するように自由キャリヤの移動を生成して前記変調された光出力信号を生成し、前記挿入されたプリエンファシス・パルスは前記第１のデータ値と前記第２のデータ値との間の遷移において前記自由キャリヤの移動を加速させる請求項２４に記載の配置。
【請求項２６】
前記プリエンファシス・パルスの大きさは、比較的低いドーパント濃度を可能にして所定の変調器スイッチング速度に対して光損失を最小化するように選択される請求項２５に記載の配置。
【請求項２７】
前記プリエンファシス・パルスの持続時間は、比較的低いドーパント濃度を可能にして所定の変調器スイッチング速度に対して光損失を最小化するように選択される請求項２５に記載の配置。
【請求項２８】
前記プリエンファシス・パルスの大きさおよび持続時間の両方は、比較的低いドーパント濃度を可能にして所定の変調器スイッチング速度に対して光損失を最小化するように選択される請求項２５に記載の配置。
【請求項２９】
前記ドーパント濃度は、少なくとも１Ｇｂ／秒の変調器スイッチング速度に対して１×１０１９ｃｍ−３よりも大きくない請求項２８に記載の配置。
【請求項３０】
前記第１の要素は比較的薄い単結晶シリコン層を含み、前記第２の要素は前記比較的薄い単結晶シリコン層の一部分に、前記第１および第２の要素を分離する比較的薄い誘電体層を重ね合わせるように配設されたシリコン層を含む請求項２５に記載の配置。
【請求項３１】
前記第１および第２の要素は、シリコン・オン・インシュレータ（ＳＯＩ）プラットフォーム内に形成される請求項３０に記載の配置。
【請求項３２】
前記電気光学変調器は、前記プリエンファシス・パルスに関連する自由キャリヤ密度の変化が所定の位相変化を前記変調器を伝搬する光信号に導入する位相変調器である請求項２５に記載の配置。
【請求項３３】
前記位相変調器は空乏モード位相変調器である請求項３２に記載の配置。
【請求項３４】
前記位相変調器は蓄積モード位相変調器である請求項３２に記載の配置。
【請求項３５】
前記位相変調器は同じモードで動作する第１の位相要素および第２の位相要素を含む請求項３２に記載の配置。
【請求項３６】
前記光入力信号を第１のアームおよび第２のアームに分割するように前記変調器入力に配設された光学スプリッタと、
第１の導電型の第１の領域および第２の導電型の第２の領域を有する、前記第１のアームに沿って配設された第１の変調要素と、
前記第１の導電型の第１の領域および第２の導電型の第２の領域を有する、前記第２のアームに沿って配設された第２の変調要素と、
前記第１および第２のアームからの変調された光出力信号を結合するように前記変調器出力に配設された光結合器とを備え、前記変調電気入力信号は前記第１および第２の変調要素の少なくとも１つに印加されて前記変調された光出力信号を生成する請求項１に記載の配置。
【請求項３７】
前記干渉計は、前記光学スプリッタが実質的に等しい量の光入力信号を前記第１のアームおよび前記第２のアームに提供するように釣り合わされる請求項３６に記載の配置。
【請求項３８】
前記干渉計が釣り合わされず、前記光学スプリッタは等しくない光入力信号を前記第１および第２のアームに提供する請求項３６に記載の配置。
【請求項３９】
前記釣り合っていない分割は固定されている請求項３８に記載の配置。
【請求項４０】
前記釣り合っていない分割は調整可能である請求項３８に記載の配置。
【請求項４１】
前記光学スプリッタの分割比は所望の分割比を得るように製造中に調整可能である請求項４０に記載の配置。
【請求項４２】
前記光学スプリッタの分割比は動的であり、かつ連続的に調整可能である請求項４０に記載の配置。
【請求項４３】
前記第１の変調要素は蓄積モードで動作し、前記第２の変調要素は空乏モードで動作する請求項３６に記載の配置。
【請求項４４】
前記第１および第２の変調要素の両方は蓄積モードで動作し、一方の変調要素は他方の変調要素よりも大きく蓄積される請求項３６に記載の配置。
【請求項４５】
前記第１および第２の変調要素の両方は空乏モードで動作し、一方の変調要素は他方の変調要素よりも大きく空乏化される請求項３６に記載の配置。
【請求項４６】
両要素は論理「１」の値に対して完全に空乏化される請求項３６に記載の配置。
【請求項４７】
前記入力データ・パタンに関連し、前記変調電気入力信号は、前記第１の変調要素については論理「０」の値を表す第１の基準電圧（ＲＥＦ０Ａ）を、前記第２の変調要素については論理「０」の値を表す第２の基準電圧（ＲＥＦ０Ｄ）を、前記第１の変調要素については論理「１」の値を表す第３の基準電圧（ＲＥＦ１Ａ）を、前記第２の変調要素については論理「１」の値を表す第４の基準電圧（ＲＥＦ１Ｄ）を含み、非変調電位電圧（ＲＥＦ）が各変調要素のある領域に印加される請求項３６に記載の配置。
【請求項４８】
前記第１および第２の基準電圧レベルは、前記変調された光出力信号が最小化されるように選択される請求項４７に記載の配置。
【請求項４９】
前記第３および第４の基準電圧レベルは、前記変調された光出力信号が最大化されるように選択される請求項４７に記載の配置。
【請求項５０】
前記第３の基準電圧は、前記第１のアームが前記第２のアームと基本的に長さが等しくなり、前記第１のアームのドーピング濃度が前記第２のアームのドーピング濃度と基本的に等しくなるときに、前記第４の基準電圧に基本的に等しくなる請求項４７に記載の配置。
【請求項５１】
前記第３の基準電圧は前記第４の基準電圧とは等しくない請求項４７に記載の配置。
【請求項５２】
前記第１および第２のアームの自由キャリヤの変化が実質的に等しくなるように、前記第３の基準電圧と前記第１の基準電圧との間の差が前記第４の基準電圧と前記第２の基準電圧との間の差に実質的に等しい請求項４７に記載の配置。
【請求項５３】
前記第３の基準電圧と前記第１の基準電圧との間の差および前記第４の基準電圧と前記第２の基準電圧との間の差は、前記第１のアームに沿って実質的にπ／２の位相シフトを、かつ前記第２のアームに沿って実質的にπ／２の位相シフトを達成するように選択される請求項４７に記載の配置。
【請求項５４】
前記変調電気入力信号は前記第１のアームのみに印加され、かつ前記第３の基準電圧と前記第１の基準電圧との間の差は、前記変調された第１のアームと前記変調していない第２のアームとの間で実質的にπに等しい位相シフトを達成するように選択される請求項４７に記載の配置。
【請求項５５】
前記変調電気入力信号は前記第２のアームのみに印加され、前記第４の基準電圧と前記第２の基準電圧との間の差は、前記変調された第２のアームと前記変調していない第１のアームとの間で実質的にπに等しい位相シフトを達成するように選択される請求項４７に記載の配置。
【請求項５６】
前記第３の基準電圧と前記第１の基準電圧との間の差および前記第４の基準電圧と前記第２の基準電圧との間の差は、前記第１のアームに沿って第１の任意の位相シフトを、かつ前記第２のアームに沿って第２の任意の位相シフトを達成するように選択される請求項４７に記載の配置。
【請求項５７】
前記第３の基準電圧と前記第１の基準電圧との間の差および前記第４の基準電圧と前記第２の基準電圧との間の差は、π位相シフトの合計が導かれるように、前記第１のアームに沿ってπ位相シフトの第１の部分を、かつ前記第２のアームに沿ってπ位相シフトの第２の部分を達成するように選択される請求項４７に記載の配置。
【請求項５８】
前記配置は、前記第１、第２、第３、および第４の基準電圧、前記非変調電位電圧、前記プリエンファシス・パルスの大きさ、ならびに前記プリエンファシス・パルスの持続時間から成るグループから選択される少なくとも１つの変調器パラメータを調整して、変調器の性能を時間の関数として最適化するために、前記変調された光出力信号に応答するフィードバック・モジュールをさらに備える請求項４７に記載の配置。
【請求項５９】
別々の低周波制御信号が選択された変調器パラメータの各々に印加され、かつ前記フィードバックモジュールが、前記変調された光出力信号に存在する低周波制御信号の各々をフィルタリングすることによって分離した後、復元された低周波信号を分析して特定の低周波信号に関連する特定の変調器パラメータの調整値を決定することができるアナログ・フィードバック要素をさらに備える請求項５８に記載の配置。
【請求項６０】
前記フィードバック・モジュールは、
前記変調された光出力信号の一部を捕捉し、前記捕捉部分をアナログ電気フィードバック信号に変換する光検出器と、
前記アナログ電気フィードバック信号を複数のデジタル・フィードバック信号に変換するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータの出力に結合されたデジタル論理ユニットであって、次にデジタル信号処理技術を用いて前記デジタル論理ユニットによって前記複数のデジタル・フィードバック信号が分析されるデジタル論理ユニットとをさらに備える請求項５８に記載の配置。
【請求項６１】
前記デジタル信号処理技術は、選択された各パラメータについて１つまたは複数のループ方程式のための高速収束アルゴリズムを含む請求項６０に記載の配置。
【請求項６２】
前記フィードバック・モジュールは、外部源と通信を行って前記デジタル論理ユニットの処理を更新するインタフェースをさらに備える請求項５８に記載の配置。
【請求項６３】
前記フィードバック・モジュールは、前記インタフェースを介して、更新情報を受け取り、外部源にある報告デバイスに送信する請求項６２に記載の配置。
【請求項６４】
前記フィードバック・モジュールは、
前記変調された光出力信号の一部を捕捉し、かつ前記捕捉した部分をアナログ電気フィードバック信号に変換する光検出器と、
前記アナログ電気フィードバック信号をデジタル電気フィードバック信号に変換する、前記光検出器に結合されたＡ／Ｄコンバータと、
前記デジタル電気フィードバック信号に応答して変調された光出力信号の品質の変化を判定する制御要素と、
複数の異なる動作条件に対する各変調器パラメータのための複数の異なる値のリストを含む、前記制御要素に結合されたルックアップ・テーブルであって、前記制御要素が前記変調された光出力信号の決定された変化を用いて前記ルックアップ・テーブルから適した変調器パラメータの値を見付けるルックアップ・テーブルとをさらに備える請求項５８に記載の配置。
【請求項６５】
前記電気光学変調器は、
第１の導電型でドープした第１の半導体素子と、
第２の導電型でドープした第２の半導体素子とを備え、比較的薄い誘電体層が間に配設されており、前記変調電気入力信号を印加することによって、前記第１および第２の素子に、前記光学的「０」状態については前記光入力信号を部分的に吸収させ、かつ前記光学的「１」状態については基本的に非吸収として、前記変調された光出力信号を生成し、前記プリエンファシス・パルスがこのようにして前記吸収状態と前記非吸収状態との間の変化を加速させる電界吸収型変調器である請求項１４に記載の配置。
【請求項６６】
前記プリエンファシス・パルスの大きさは、比較的低いドーパント濃度を可能にして所定の変調器スイッチング速度に対して光損失を最小化するように選択される請求項６５に記載の配置。
【請求項６７】
前記プリエンファシス・パルスの持続時間は、比較的低いドーパント濃度を可能にして所定の変調器スイッチング速度に対して光損失を最小化するように選択される請求項６５に記載の配置。
【請求項６８】
前記プリエンファシス・パルスの大きさおよび持続時間の両方は、比較的低いドーパント濃度を可能にして所定の変調器スイッチング速度に対して光損失を最小化するように選択される請求項６５に記載の配置。
【請求項６９】
前記配置は、
前記変調された光出力信号を測定し、かつ前記第１のプリエンファシス・パルスの持続時間、前記第２のプリエンファシス・パルスの持続時間、前記第１のプリエンファシス・パルスの大きさ、および前記第２のプリエンファシス・パルスの大きさから成るセットから、少なくとも１つの動作パラメータに最適な値を決定する、前記変調された光出力信号の一部に応答する制御モジュールをさらに備える請求項６５に記載の配置。
【請求項７０】
前記制御モジュールは、前記決定された最適な値を前記等化回路／プリエンファシス配置に供給して、前記挿入された第１および第２のプリエンファシス・パルスの動作特性を前記吸収変調器の製造工程終了時に設定する請求項６９に記載の配置。
【請求項７１】
前記制御モジュールは、前記変調された光出力信号の一部を連続的に測定し、かつ動作条件の変化に関連して前記第１および第２のプリエンファシス・パルスの大きさおよび持続時間を更新するフィードバック要素を含む請求項６９に記載の配置。
【請求項７２】
前記制御モジュールは、動作条件の変化に関連するプリエンファシス・パルスの大きさおよび持続時間のリストを含むルックアップ・テーブルをさらに備える請求項６９に記載の配置。
【請求項７３】
自由キャリヤベースの電気光学干渉計であって、
第１の光導波路を含む第１のアームと、
第２の光導波路を含む第２のアームと、
前記第１のアームに結合される第１の入力信号および前記第２のアームに結合される第２の入力信号に光入力信号を分割する光学スプリッタと、
前記第１のアームに沿って配設され、前記第１の導電型の第１の領域および前記第２の導電型の第２の領域を有する第１の変調要素と、
前記第２アームに沿って配設され、前記第１の導電型の第１の領域および前記第２の導電型の第２の領域を有する第２の変調要素と、
前記第１および第２のアームからの出力光信号を結合する前記第１および第２のアームの出力に配設された光結合器であり、前記電気変調信号が前記第１および第２の変調要素の少なくとも１つに印加されて変調された光出力信号を形成する光結合器と、
前記第１の変調要素については論理「０」の値を表す第１の基準電圧（ＲＥＦ０Ａ）を、前記第２の変調要素については論理「０」の値を表す第２の基準電圧（ＲＥＦ０Ｄ）を、前記第１の変調要素については論理「１」の値を表す第３の基準電圧（ＲＥＦ１Ａ）を、前記第２の変調要素については論理「１」を表す第４の基準電圧（ＲＥＦ１Ｄ）を、および各変調要素のある領域に印加される非変調電位電圧（ＲＥＦ）を生成する電気信号源とを備えた自由キャリヤベースの電気光学干渉計。
【請求項７４】
前記第３および第４の基準電圧は前記変調された光出力信号が最小化されるように選択される請求項７３に記載の配置。
【請求項７５】
前記第３および第４の基準電圧は前記変調された光出力信号が最大化されるように選択される請求項７３に記載の配置。
【請求項７６】
前記第１の変調要素は蓄積モードで動作し、前記第２の変調要素は空乏モードで動作する請求項７３に記載の配置。
【請求項７７】
前記第１および第２の変調要素の両方は蓄積モードで動作し、一方の変調要素は他方の変調要素よりも大きく蓄積される請求項７３に記載の配置。
【請求項７８】
前記第１および第２の変調要素の両方は空乏モードで動作し、一方の変調要素は他方の変調要素よりも大きく空乏化される請求項７３に記載の配置。
【請求項７９】
前記第１および第２の変調要素は論理「１」の値に対して完全に空乏化される請求項７３に記載の配置。
【請求項８０】
前記第３の基準電圧は、前記第１のアームが前記第２のアームと基本的に同じ長さになり、前記第１のアームのドーピング濃度が前記第２のアームのドーピング濃度と基本的に等しくなるときに、前記第４の基準電圧と基本的に等しくなる請求項７３に記載の配置。
【請求項８１】
前記第３の基準電圧は前記第４の基準電圧とは等しくない請求項７３に記載の配置。
【請求項８２】
前記第１および第２のアームにおいて実質的に等しい自由キャリヤの変化を達成するように、前記第３の基準電圧と前記第１の基準電圧との間の差は、前記第４の基準電圧と前記第２の基準電圧との間の差と実質的に等しい請求項７３に記載の配置。
【請求項８３】
前記第３の基準電圧と前記第１の基準電圧との間の差および前記第４の基準電圧と前記第２の基準電圧との間の差は、前記第１のアームに沿って実質的にπ／２の位相シフトを、かつ前記第２のアームに沿って実質的にπ／２の位相シフトを達成するように選択される請求項７３に記載の配置。
【請求項８４】
前記変調電気入力信号は前記第１のアームのみに印加され、前記第３の基準電圧と前記第１の基準電圧との間の差は、前記変調された第１のアームと変調されていない第２のアームとの間で実質的にπに等しい位相シフトを達成するように選択される請求項７３に記載の配置。
【請求項８５】
前記変調電気入力信号は前記第２のアームのみに印加され、前記第４の基準電圧と前記第２の基準電圧との間の差は、前記変調された第２のアームと変調されていない第１のアームとの間で実質的にπに等しい位相シフトを達成するように選択される請求項７３に記載の配置。
【請求項８６】
前記配置は、前記第１、第２、第３、および第４の基準レベル、ならびに非変調電位電圧から成るグループから選択される少なくとも１つの変調器パラメータを調整して、時間の関数として干渉計の性能を最適化するために、前記変調された光出力信号に応答するフィードバック・モジュールをさらに備える請求項７３に記載の配置。
【請求項８７】
別々の低周波制御信号が選択された変調器パラメータの各々に印可され、かつ前記フィードバック・モジュールは、前記変調された光出力信号に存在する低周波制御信号成分の各々を分離するフィルタをさらに備え、その後復元された低周波信号を分析して前記選択された干渉計パラメータの調整値を決定することができる請求項８６に記載の配置。
【請求項８８】
前記フィードバック・モジュールは、複数のデジタル・フィードバック信号を生成するＡ／Ｄコンバータをさらに備え、次に前記複数のデジタル・フィードバック信号がデジタル信号処理技術を用いて前記フィードバック・モジュールによって分析される請求項８６に記載の配置。
【請求項８９】
前記等化回路／プリエンファシス・モジュールの出力インピーダンスは、前記電気光学変調器のスイッチング速度に及ぼす影響が最小になるように理想的な電圧源に接近する請求項１に記載の配置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は２００３年５月８日に出願された米国特許仮出願第６０／４６８８８５号の利益を主張するものである。
【０００２】
本発明はシリコンベース電気光学変調器に関し、さらに詳細には、当該変調器および関連する電子駆動回路にチャネル等化技術を組み込むことによって高速（例えば、１Ｇｂ／秒を超える）変調器を提供することに関する。
【背景技術】
【０００３】
光伝送システムは一般に、直接変調または外部変調のいずれかである２つの光信号変調方法のうちの１つに基づいている。この方法のうち直接変調では、レーザを「オン」および「オフ」にしながら、レーザに印加されるバイアス電流が変調される。この方法の不利な点は、より高速のスイッチング速度が必要になる場合、レーザ自身の半導体の動的挙動が主にチャープの形態で歪みを引き起こすことにある。変調電気信号を用いた光信号の外部変調は、チャープが著しく低減された変調された光出力信号を生成するので、外部変調器は高速用途には好ましいものになっている。特に、マッハ・ツェンダ干渉計などの電気光学変調器が典型的には高速用途に用いられる。
【０００４】
長年、外部変調器はニオブ酸リチウムなどの電気光学材料から製造されてきた。光導波路は電気光学材料内に形成され、金属コンタクト領域が各導波路アームの表面上に配設される。金属コンタクトに電圧を印加すれば、そのコンタクトの下にある導波路領域の屈折率が修正され、これによって導波路に沿った伝搬の速度が変えられる。２つのアーム間にπ位相シフトを生成する電圧を印加することによって、非線形（デジタル）マッハ・ツェンダ変調器が形成される。特に、この光信号は導波路内に発射され、（上記のように、適した電圧レベルを用いて）１／０の電気的デジタル信号入力がコンタクトに印加される。次に、この光出力を「変調」して１／０の光出力信号を生成する。線形（アナログ）光出力信号を用いて同様の結果が可能である。
【０００５】
このタイプの外部変調器は非常に有用であることがわかっているが、シリコンベースのプラットフォーム上に種々の光学的な部品、サブシステム、およびシステムを形成するための要望が高まっている。そのようなシステムに関連する種々の電子部品（例えば、電気光学変調器用の入力電気データ駆動回路）を同じシリコン基板上で光学部品に組み込むことがさらに望ましい。そのような状況でニオブ酸リチウムベースの光学デバイスを使用することは選択肢ではないことは明らかである。シリコンプラットフォームに直接適合しない他の種々の従来の電気光学デバイスは、材料（ＩＩＩ−Ｖ族化合物など）が類似している。
【０００６】
しかし、２００４年３月８日に出願されたわれわれの米国特許同時係属出願第１０／７９５７４８号に開示されているように、シリコンベースのプラットフォームにおいて光変調を提供する能力は著しく進歩した。図１はわれわれの同時係属出願に開示されたようなシリコンベースの変調器デバイスの１つの例示的構成を示している。この例では、ドープした（すなわち、「金属様」）シリコン層２（通常はポリシリコン）の点で、「ＭＯＳＣＡＰ」構造体１は、シリコン・オン・インシュレータ（ＳＯＩ）ウエハ４の比較的薄い（サブミクロン）表面層３のドープした部分上に配設されており、当技術分野ではこの薄い表面層３は「ＳＯＩ層」と呼ばれることが多い。薄い誘電体層５がドープした「金属様」ポリシリコン層２とドープしたＳＯＩ層３との間に位置しており、図１に示したように層は重ね合わせを形成してデバイスの活性領域を定めるように配設されている。自由キャリヤはＳＯＩ層３（ＶＲＥＦ３）および／またはポリシリコン層２（ＶＲＥＦ２）に印加される電圧の関数として誘電体層５のいずれかの側に蓄積し、空乏化する。この自由キャリヤの集中を変調することによって活性領域の有効屈性率が変化するので、活性領域に沿って形成された導波路を伝搬する光信号に位相変調がもたらされる（導波路図面に対して垂直になっている）。
【特許文献１】米国特許仮出願第６０／４６８８８５号
【特許文献２】米国特許同時係属出願第１０／７９５７４８号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
現在、そのようなシリコンベース電気光学変調器は光損失を最小化するように最適化されている。光損失は導波路の範囲に沿って光信号の吸収を低減させることによって制御される。この吸収はキャリヤドーピング密度に直接関連するので、光損失を最小にするにはポリシリコン層２およびＳＯＩ層３両方のドーパント密度を最小にすることが必要となる。しかし、この光損失の仕様は、高速動作を要望することとは正反対のものになる。すなわち、高速（すなわち１Ｇｂ／秒を超えるスイッチング速度）のデバイスを提供するには、比較的高いドーピング密度が必要となる。現在でもシステム要件は１０Ｇｂ／秒に向かっているので、高速動作を達成するのに光強度を犠牲にすることなくシリコンベース電気光学変調器のスイッチング速度を増大させることが強く要求されている。
【課題を解決するための手段】
【０００８】
先行技術に依然としてあるこの要求は、シリコンベース電気光学変調器に、さらに特には、該変調器および関連する電子駆動回路にチャネル等化技術を組み込むことによって高速（例えば、１Ｇｂ／秒を超える）変調器を提供することに関する本発明によって対処される。
【０００９】
本発明によれば、チャネル等化は光損失の所望の限界を提供するデバイス端子のためのドーピング分布を開発することによって達成される。所与のドーピング分布のために、簡単な駆動回路を用いるときに変調器が機能する関連する最大スイッチング速度（すなわち、光学的な「０」と光学的な「１」との間でスイッチングするためのＶＤＤおよびＶＳＳなどの２つの基準電圧レベル間の遷移）が存在するであろう。本発明に従ってスイッチング速度を増大させるために、「１」と「０」との間（立下り遷移）のほか「０」と「１」との間（立上がり遷移）の遷移中にプリエンファシス電圧が印加され、ここではプリエンファシス電圧はＭＯＳＣＡＰ（または変調器活性容量）の充電および放電を加速するので、状態間の下降時間および上昇時間がそれぞれ低減される。このようなプリエンファシス回路の出力インピーダンスは可能な限り低くし、かつ実際、電圧タイプの信号によって駆動されるその変調器の電圧源に近づくべきであることを理解すべきである。したがって、以下に記載するプリエンファシス回路および技術によって、データ源（通常５０Ωのインピーダンス）から一層低い値（確実に２５Ω未満で、通常は約１Ω）にインピーダンス変換することも可能になるので、理想的な電圧源に近付く。
【００１０】
本発明の一実施形態では、最適なプリエンファシス電圧レベルおよびパルス持続時間が製造中にデバイス毎に定められ得、マイクロプロセッサに関連する変調器と共配置されたメモリ（または他のメモリ型のデバイス）に格納され得る。この実施形態のさらなる発展例では、フィードバック技術は基準電圧および関連するプリエンファシス電圧／持続時間の値（ルックアップ・テーブルに格納された）のテーブルを使用でき、変調条件が変化するにつれて（すなわち、温度、供給電圧の変動、寿命の経過等）デバイス性能を調整するために最適なパラメータ値がそのデータベースから選択され得る。最後に、プリエンファシスを用いてチャネル帯域幅を拡大すれば、チャネルの帯域幅を増大させることによってパタン依存性のジッタが低減される。特に、光出力信号の一部を取り出し、分析して必要な変動を決定することができる。
【００１１】
本発明の好適なレイアウト構成はコンタクト領域のポリシリコン層およびＳＯＩ層の長さに沿って複数の離れたコンタクト・ポイントを利用する。光の速度はシリコン中では限界があるので、変調器の長さに沿った光信号の「飛行時間」はビット期間のかなりの部分になり得る。このため、活性領域の範囲に沿って電気信号入力を扇形に広げる（すなわち、分布させる）ことによって、導波路のすべてのパーツが電圧の変化を瞬時に知るように導波路全体が基本的に同時に付勢される。
【００１２】
本発明の他のおよびさらなる利点、実施形態、および特徴は以下の考察の過程において、添付図面を参照することによって明らかとなろう。
ここで図面を参照する。
【発明を実施するための最良の形態】
【００１３】
図２は高速光学変調器の光出力特性を改善する本発明の等化／プリエンファシス回路の使用を示す非線形チャネル等化配置を簡素化して示している。図２（ａ）は帯域制限チャネル配置を示しており、データ源１０からの電気的入力データ信号は電気的入力として、図１に示した変調器などのシリコンベース変調器構造体１２に印加される。本発明の理論は任意のタイプの電気駆動光学変調器、すなわち光導波路の屈折率特性が電気入力信号を変調して修正された光出力信号を生成することによって変えられる変調器に応用可能である。このような電気光学変調器は自由キャリヤ・ベース変調器、特に、シリコン・ベース電気光学変調器を含むが、これに限定するものではない。
【００１４】
再度図２を参照すると、光源１４からの光入力は第２の入力として変調器１２に印加され、そこで上記同時係属出願に考察されているように、光信号は比較的薄い（図１のＳＯＩ層３などの）ＳＯＩ層に結合された後、導波路構造体の活性領域に沿って伝搬する。一旦、源１０からの電気入力信号のスイッチング速度がある値を超えると（例えば、１Ｇｂ／秒を超える）、シリコンベース変調器内の自由キャリヤは、ビット期間中に状態を完全に変化させるほど早くには、変調器を充電することができないか、または放電させることができない。このため、この時点で変調器の性能は落ち始め、図２（ａ）の要素１６で示したように光出力信号は歪む。
【００１５】
図２（ｂ）は本発明によって提唱されるような解決策を単純化して示しており、等化／プリエンファシス回路１８が電気入力源１０と変調器構造体１２との間に配設されている。等化／プリエンファシス回路１８は入力信号の論理レベル間の遷移の各々を認識するようにかつその遷移に印加された電圧に付加的な「ブースト」を挿入するように構成される。このプリエンファシス電圧パルスは自由キャリヤの移動を加速するように機能するので、基本的にすべての充電または放電はビット期間の終了までに完了する。したがって、要素２０で示したような光出力信号はきれいなままであり、光学的「１」と光学的「０」との間で遷移は鋭く、はっきりとしている。このように等化／プリエンファシス回路１８はシステムの光損失を増大させることなく、変調器構造体１２の帯域幅の拡大を可能にする。実際、活性領域内のドーピング分布は比較的低いレベル（例えば、１×１０１９ｃｍ−３）のままであり得、さらに１Ｇｂ／秒を超える光スイッチング速度を提供する。
【００１６】
上記のように、本発明のチャネル等化技術は、アナログ入力信号（例えば、振幅変調信号）を利用する線形システムに等しく応用可能である。図３は単純化したチャネル等化配置をブロック図で示しており、歪みが制限されたチャネル配置（図３（ａ））と変調器チャネルを線形化する本発明の等化／プリエンファシス回路を利用した配置（図３（ｂ））とを対照的に示している。この例では、変調器１２および光源１４は図２に示したものと同じである。線形電気信号源２２は変調器１２に電気入力として印加されているものとして示した。一旦この電気入力信号の振幅が所定レベルを超えると、光出力はもはや線形入力信号を辿ることができなくなり、光出力が飽和し始めて出力を歪ませる。この飽和の結果、図３（ａ）の出力要素２４に示したように「突然の」遷移が生じる。本発明のプリエンファシス回路２６を使用すれば、線形入力電圧信号を増大（すなわち、プリエンファシス）させるように機能するので、変調器の線形範囲が増大する。要素２８に示したように得られた出力はこのように入力の形状（周波数）をより近接して辿る。有利には、線形チャネル等化技術としてプリエンファシスを使用すれば、図３（ｃ）に示したように光出力パワーが改善され、この図は電気入力パワーの関数である光出力パワーのプロットを含み、点線の曲線はプリエンファシスを行わない配置に関連するものである。図示のように、この配置では、最大出力に向かう緩やかな漸近線が示されている。対照的に、プリエンファシスを含んだ本発明の配置によって、線形ダイナミックレンジを増大させながら光出力は一定に増大することが可能となり、信号の歪みを回避する利得圧縮を行わずに最大値に達する。究極的にはあるパワー・レベルでは、クリッピングが発生して歪みを生じさせるが、線形化されたデバイスはその飽和点で、またはその飽和点を超えては動作されない。実際、有意な線形範囲は飽和点に達する前にプリエンファシスを用いて十分に達成される。この飽和点は動作供給電圧を増大させることによってのみ増大され得る。
【００１７】
図４は例示的なマッハ・ツェンダ干渉変調器の単純化したブロック図であり、この設計の個々の蓄積アームおよび空乏アームを示している。干渉計の各アームは２つの端子を有する位相変調器デバイスを含んでいる。端子１は図１に示したような１シリコン（多くの場合ポリシリコン）層２から作製されており、蓄積アームでは領域５０でありかつ空乏アームでは領域６０であるドープしたｎ型である。端子２は図１にも示したＳＯＩ層３内に形成され、蓄積アームでは領域５６でありかつ空乏アームでは領域６２であるドープしたｐ型である。
【００１８】
図５は図２（ａ）の帯域幅制限チャネル配置および図３（ａ）の歪み制限チャネル配置に関連する基準電圧および駆動パタンのセットを含んでいる。送信される例示的な光学データを図５の一番上の線Ａに沿って示している。このデータ・パタンを入力として変調器１２に提供する一配置は、線Ｂで示したように、一端子において所定の基準電位を保持するための電気的データ源１０からの出力用のものである（この場合、「端子２」はＶＤＤに保持される）。次に、線Ｃに示したように、残りの端子（端子「１」）は第２の基準電位（ＲＥＦ１Ａ／ＲＥＦ１Ｄ）付近に移動されて光学的「１」および光学的「０」を定める。図５を参照すると、光学的「１」の状態は、図４の変調器の蓄積アームおよび空乏アーム両方の端子１がこの所定の基準電圧（すなわち、ＲＥＦ１Ａ≒ＲＥＦ１Ｄ）に保持されたときに定められる。光学的「０」では、空乏アームの端子１はＶＤＤほど高くなり得る（が必ずしもＶＤＤに等しいというわけではない）より高い電圧（ＲＥＦ０Ｄ）にスイッチングし、蓄積アームの端子１はＶＳＳほど低くなり得る（が必ずしもＶＳＳに等しいというわけではない）より低い電圧（ＲＥＦ０Ａ）にスイッチングする。この配置がレール・ツー・レール（すなわち、ＶＤＤとＶＳＳとの間）に駆動される場合、変調器のスイッチング速度を次に制限する自然なＲＣ時間定数が存在する。
【００１９】
図２（ｂ）および３（ｂ）に示したように、帯域幅制限チャネルおよび歪み制限チャネル各々のこの制限は、光学的「０」と光学的「１」（およびこの逆）との間の遷移の各々に電気信号のプリエンファシスを加えることによって克服することができ、このプリエンファシスはキャリヤの移動を加速させ、スイッチング速度を増大させる。図６は本発明に従ってスイッチング速度（１Ｇｂ／秒を超える）の増大を達成するのに用いることのできるプリエンファシスを含んだ基準電圧および駆動パタンの例示的なセットを含んでいる。図５に示した先行技術の駆動パタンのセットと同様、このプリエンファシスの場合の「端子２」は所定の基準電位（例えば、ＶＤＤ）に保持することができ、「端子１」に印加される電圧はデータ・パタンの関数として変化してこのデータ・パタンを伝搬する光信号に課す。また図５の駆動パタンに関連する配置と同様、図４の変調器の蓄積アームおよび空乏アーム両方の端子１が基本的に同じ所定の基準電圧（すなわち、ＲＥＦ１Ａ≒ＲＥＦ１Ｄ）に保持されるときに、光学的「１」の状態が本発明の配置のために定められる。
【００２０】
図６に示したように光学的「１」から光学的「０」までの第１の遷移中（立下り遷移）、空乏アームの端子１に印加される電圧は、光学的「０」（ＲＥＦ０Ｄ）の定常値に関連する電圧レベルをオーバーシュートさせる初期パルスを含み、該初期パルスは空乏アームのデバイス・チャネルからの自由キャリヤの移動を加速させるのに十分な大きさＭＤ１０および時間分ｔＤ１０を有する。図６ではこの影の付いたパルス領域を「Ｄ１０」で示しており、光学的「１」から光学的「０」へのすべての遷移について、同じパルスＤ１０が空乏アームに印加されるであろう。同様に、蓄積アームの端子１に印加される電圧は、光学的「０」（ＲＥＦ０Ａ）の定常値に関連する電圧レベルをオーバーシュートさせる初期パルスを含み、蓄積アームのデバイス・チャネルにおける自由キャリヤの蓄積を加速させるためにパルスの大きさＭＡ１０および時間分ｔＡ１０が選択される。図６ではこの影の付いたパルス領域を「Ａ１０」で示しており、光学的「１」から光学的「０」へのすべての（立下り）遷移について、同じパルスＡ１０が蓄積アームに印加されるであろう。
【００２１】
同様に、光学的「０」から光学的「１」への遷移中にプリエンファシスを用いて、自由キャリヤの移動を再度増強し、かつより高速のスイッチング速度を可能にすることもできる。図６を参照すると、光学的「０」から光学的「１」への遷移中にＤ０１で示したオーバーシュート・パルスが、ＲＥＦ０ＤからＲＥＦ１Ｄに蓄積アームをスイッチングするのに必要とされる電圧変動に加えられ、ここではＤ０１を所定の大きさＭＤ０１および持続時間ｔＤ０１を含むものとして示している。蓄積アームに関連するプリエンファシスを、大きさＭＡ０１および持続時間ｔＡ０１を有するパルスＡ０１として示している。各状態において自由キャリヤの移動は異なり、かつより高い／より低い大きさおよびより長い／より短い持続時間のパルスを必要とするかもしれないので、蓄積アームおよび空乏アーム両方に関する「１」から「０」への遷移および「０」から「１」への遷移の種々のパルスの大きさおよび持続時間は異なってよいことに留意されたい。各場合についてこのような変数の各々を合うように個々に調整することにより、自由キャリヤの移動を最適化し、光学変調器の高速動作を可能にすることが本発明の一態様である。さらに、「立上り」プリエンファシスのみが望まれる場合、または恐らく「立下り」プリエンファシスのみが望まれる場合が存在し得る。このような例の全部が本発明の範囲内にある。
【００２２】
図７は高速（１Ｇｂ／秒を超える）動作を提供する本発明の例示的なマッハ・ツェンダ電気光学変調器３０の単純化した上面図である。光信号Ｉｉｎが入力導波路３２に沿って移動し、光学スプリッタ３４に入るものとして示している。上記の同時係属出願で考察されるように、および本願明細書の図１を参照すると、入力導波路３２および光学スプリッタ３４はＳＯＩウエハのＳＯＩ層（図１のＳＯＩ層３など）内に形成され得る。信号Ｉｉｎが均等に５０／５０に分割されて変調器３０の各アームに提供されるように、光学スプリッタ３４は信号に存在する光強度を単純に半分に分割し得る。しかし、蓄積アームおよび空乏アームのパラメータ（ドーピング濃度、各活性領域の長さ、端子１および端子２を形成するのに用いられる材料等など）に応じて、他の任意の分割が使用されてよい。図７に示すように、ＩｉｎＡとして示した光学スプリッタ３４からの第１の出力は、その後で光入力信号として蓄積アーム３６に印加され、そこで光信号ＩｉｎＡは蓄積アーム３６の範囲に沿って形成された光導波路３８を伝搬する。ＩｉｎＤで示した光学スプリッタ３４からの第２の出力は、その後で光入力信号として空乏アーム４０に印加され、そこで光信号ＩｉｎＤは空乏アーム４０の範囲に沿って形成された光導波路４２に沿って伝搬する。光学スプリッタ３４内で多少の損失が起こることは不可避であることに留意されたい。図７ではこの損失を信号Ｉｌｏｓｓで示している。個々の活性導波路領域内で変調されるのに続いて、変調光信号ＩｏｕｔＡおよびＩｏｕｔＤは光結合器４４内で結合され、その後、変調信号Ｉｏｕｔとして出力導波路４６に沿って伝搬する。
【００２３】
上記の同時係属出願に詳細に記載されたように、変調が起こる活性導波路領域はＳＯＩ層（図１のＳＯＩ層３など）および被覆シリコン層（例えば、図１のポリシリコン層２）の部分を、その間に配設された比較的薄い誘電体層（層５）に重ね合わせることによって形成される。この誘電体層は図７の変調器３０の上面図でははっきりとわからないが、図１のデバイス側面図では見えている。蓄積アーム３６を参照すると、領域５０で示した「端子１」材料は、ドープ（例えば「ｎ」ドープ）された図１のシリコン（通常はポリシリコン）層２の部分を含み、このドーピング分布は軽くドープした部分を活性導波路領域５２内に、より重くドープした部分を端子１の電気的コンタクト領域５４に形成するように本発明に従って制御できることが好ましい。図１のＳＯＩ層３を含み得る「端子２」材料は端子１のドープ領域５０の下側に示すように形成される。（端子１領域に対して逆にドープされた）端子２ＳＯＩ領域５６を形成して、活性導波路領域５２の領域５０の上に重ね、次に反対側に延ばしてそのコンタクト領域５８を形成する。上記のように、（コンタクト領域５８ではより重いドーピング密度を可能にしながら）活性導波路領域５２では領域５６のドーピング密度をより低いレベルに維持して光損失を最小化する。
【００２４】
好適な実施形態では、ポリシリコン５０および６０は、活性導波路領域５２および６４に出入りする光信号に屈折分布型の変化を与える入力テーパー領域および出力テーパー領域を含んでおり、これによって関連する活性導波路領域の入力および出力における光反射が最小化される。図７を参照すると、ポリシリコン領域５０を入力テーパー６６および出力テーパー６８を含んだものとして示し、ポリシリコン領域６０を入力テーパー７０および出力テーパー７２を含んだものとして示している。入力テーパー６６および７０は導波路層の有効屈折率を緩やかに増大させるように機能し、単にＳＯＩ層の上にポリシリコン層を配置し、かつ伝搬する光信号に屈折率の急激な変化をもたらすよりも、緩やかなテーパーによって反射は弱められる。同様に、出力テーパー６８および７２は有効屈折率を緩やかに低減させる。このようなテーパー状のポリシリコン層の使用の詳細な説明は、２００４年４月５日に出願された米国特許同時係属出願第１０／８１８４１５号に見ることができる。
【００２５】
電気的変調信号を印加する点で、図６および７を参照すると、この特定の実施形態では、それぞれ蓄積アーム３６および空乏アーム４０用の「端子２」入力として示したＳＯＩ領域５６および６２は、この特定の実施例において（この実施形態ではＶＤＤなどの）基準電圧に結合されている。４つの異なる入力のセットは（この実施形態では）蓄積アーム３６および空乏アーム４０用の「端子１」接続に結合されたものとして示している。このような信号は図６に関して上に記載した信号、すなわち、光学的「１」から光学的「１」遷移には「プリエンファシス」パルス、光学的「１」には基準レベル、光学的「０」には基準レベル、および光学的「１」から光学的「０」遷移にはプリエンファシス・パルスに相当する。特定のデータ・パタンに従って、このような種々の入力を制御して適したプリエンファシス信号を各遷移に印加し、次に特定の論理レベルの持続時間の残りに適した基準レベルを印加する。
【００２６】
図８は基準電圧およびプリエンファシス電圧を定めるのに用いられる電圧レベルの点で図７の変調器３０の好適な実施形態である。図９は図８の配置に関連する基準電圧および駆動パタンのダイヤグラムである。図示のように、「端子２」はＶＤＤの基準電圧電位（ＣＭＯＳ用途の従来のドレイン電圧）に固定されている。光学的「０」から光学的「１」遷移のために蓄積アーム３６の端子１にプリエンファシス・パルスを印加する最大電圧レベルもＶＤＤとして定められる。同様に、このＶＤＤ電圧レベルを用いて、空乏アーム４０上の光学的「１」から光学的「０」の遷移のためのプリエンファシス・パルスの最大レベルが定められる。図９にも示したように、従来のソース電圧レベルＶＳＳを用いて、蓄積アーム３６上の光学的「１」から光学的「０」の遷移および空乏アーム４０上の光学的「０」から光学的「１」の遷移のためのプリエンファシスの最大値が定められる。定常状態の光学的「１」の基準電圧レベルはＶＤＤとＶＳＳとの中間地点として定められ、空乏アーム４０上の論理「０」（ＲＥＦ０Ｄ）のための基準電圧はこの中間地点の値よりも大きいがＶＤＤ未満であり、蓄積アーム３６上の論理「０」（ＲＥＦ０Ａ）のための基準電圧はこの中間地点の値より小さいが、ＶＳＳを超えるものである。
【００２７】
シリコンでは、光の速度は約０．８３３×１０８ｍ／秒である。本発明の例示的変調器は長さが約１ｍｍ（典型的な値）で、光信号が変調器の入力から出力に伝搬する遷移時間は約１２ｐｓｅｃである。本発明に特に適した比較的高速用途では、１２ｐｓｅｃはビット期間のかなりの部分になるので、ビット・エラー率の増大になり得る。したがって、本発明の改善された実施形態に関連して、領域５０および６０への電気コンタクトは変調器の活性導波路領域の長さに沿って「扇形」構成で配設されている。図７は領域５０の長さに沿って配設された第１の複数のコンタクト５４および領域６０の長さに沿って配設された第２の複数のコンタクト８２を示している。「端子２」および「端子１」領域両方に対してコンタクトを形成する場合、図７に示したように一続きのコンタクトが各領域上に形成され得る。各コンタクトまたはコンタクトの小さなグループは、デバイスの一端と他端との間の伝搬遅延差を生じずに全長に沿ってデバイスを同時にオンおよびオフする平行な分布ネットワークを形成する別個の金属ライン（図示せず）およびトランジスタ（これも図示せず）によって付勢することができる。しかし、（例えば、負のチャープを信号に導入するために）入力と出力との間に時間遅延を与えることが望ましい場合があるかもしれず、そのような場合、比較的少ないか、または唯一のコンタクトが必要であることを理解されたい。
【００２８】
上記のように、適した基準電圧レベルを決定するという点およびプリエンファシス・パルスの大きさ、極性、および持続時間を決定するという両方の点で、電気光学変調器の性能に影響を及ぼし得る製造および環境の差が存在する。（例えば、ドーピング密度の差など）製造の変動を製造プロセスの最後で試験して最適電圧レベルおよび持続時間を決定することができ、この情報は変調器と同じ場所にある（不揮発性メモリ・ルックアップ・テーブルなどの）メモリ要素に格納される（メモリ要素はオンチップかオフチップのいずれかである）。より重要なのは、フィードバック配置を用いて変調器からの光出力を連続して監視し、必要に応じて制御信号の１つまたは複数を制御して最適な出力信号を維持することができることである。このフィードバック配置はルックアップ・テーブルの定数の適合的なリアルタイムの更新を行うこともできる。
【００２９】
図１０は変調器出力と等化／プリエンファシス回路１８との間にフィードバック・ループを備えた本発明の例示的な変調器配置をブロック図で示している。図示のように、変調出力信号の一部分（好適には比較的小さな部分）は出力からテーパー状になっており、光信号を電気信号に変換する光ダイオード９０に入力として印加される。この特定の実施形態では、光ダイオード９０からのアナログ電気出力は次にＡ／Ｄコンバータ９１を通されてデジタル・フィードバック信号を形成する。次に、このデジタル・フィードバック信号は、入力としてマイクロコントローラ９２に印加される。次に、このデジタル・フィードバック信号の特徴はデジタル信号処理技術を用いて分析され、（ルックアップ・テーブル９４に格納されていてよい）所定の「対照」値と比較されて変調器の性能が評価される。実際、起こり得る種々の環境的変化（温度変動、供給電圧変動等）に応じて、（プリエンファシス・パルスの大きさおよび持続時間の両方を含む）プリエンファシス回路１８に印加された基準値の１つまたは複数を変化させることが必要となり得る。したがって、種々の動作条件に関連する種々の基準電圧値のセットをルックアップ・テーブル９４に格納し、調整入力としてプリエンファシス回路１８に送信することもできる。システム・インタフェース９６が含まれ、これを用いて外部制御システム（図示せず）と通信を行って回路調整に関する情報を中央記録保持施設に送信しかつ／または（恐らく、デジタル制御回路９２において使用されるアルゴリズムにおける変化を含む）更新された情報を中央制御源から受け取ることができる。
【００３０】
図１１は本発明に従って形成した電気光学変調器と共に使用することのできるフィードバック配置の別の実施形態を示している。この例では、取り出された出力信号は光ダイオード９０によってアナログ電気信号に再び変換される。この配置では、この電気的信号は、Ａ／Ｄコンバータ９９を通されて次にデジタル論理要素１００に入力として印加される複数の出力を提供する出力信号を提供しながら、出力信号に関する１つまたは複数の分析を実行するアナログ・フィードバック回路９８に入力として印加される。したがって、アナログ・フィードバック回路９８およびデジタル論理要素１００の組合せを用いて等化／プリエンファシス・パラメータの種々のパラメータが制御される。このようなパラメータには、例えば、プリエンファシスの大きさ、持続時間、および極性、基準電圧の大きさおよび蓄積および／または空乏信号の大きさがある。図１１に示したように、特定の一実施形態は制御されるパラメータの各々に異なる低い周波数の「ディザ」信号（ｆ１、ｆ２、…）を割り当てる。次に、アナログ・フィードバック回路９８を用いてこのような選択された制御周波数の各々を分離して、デジタル論理要素１００へ入力として印加する前に制御「符号」信号のセットが生成される。アナログ・フィードバック回路９８はまた適したループ時間定数を用いて制御チャネルの各々を調整して不安定さを除去する。Ａ／Ｄコンバータ９９を通してデジタル化した後、制御信号はデジタル論理要素１００内の、ある特定の制御信号を最大化（または最適化）するように構成されたデジタル論理ゲートのシステムに、入力として提供される。次に、論理ゲートの出力は（固定的または適合的のいずれかであり得る）所定のアルゴリズムを用いて等化回路パラメータに適した修正を加える。デジタル論理要素１００からの出力もエラーを報告するためおよび／または新たな更新されたアルゴリズムをインストールするために、システム・インタフェース１０２を介して外部制御システム（図示せず）に入力として印加され得る。次に、デジタル論理回路１００に提供された値を用いてプリエンファシス回路１８によって使用される電圧レベルおよび／またはパルス持続時間に対する変動量が決定される。
【００３１】
本発明のプリエンファシス技術は任意のタイプのシリコンベース電気光学変調器に応用可能であることに留意されたい。マッハ・ツェンダ干渉計の点では、この技術は対称的な干渉計（すなわち、各アームに沿って入力光信号が５０：５０に分割された）と共に用いることができるほか、非対称的（不等に分割された）な干渉計としても用いることができる。上記の特定の配置は一端子（この例では「端子２」）を一定の基準値に維持すると同時に残りの端子の基準値を変化させるが、各端子に異なる電圧レベルおよびオフセット値を印加して同じプリエンファシス・パルスのほか光学的「１」および光学的「０」出力値を生成することも可能である。実際、本発明の配置は非線形デジタル・デバイスの場合のように線形変調器と共に使用するのに等しく応用可能である。他のタイプの変調器を用いたプリエンファシス技術の使用に関し、図１２は本発明のプリエンファシス技術を用いて変調器のスイッチング速度を増大させ得る例示的な吸収ベースの変調器を示している。
【００３２】
自由キャリヤの吸収を最大化するように駆動されるＭＯＳＣＡＰデバイスを用いて電界吸収型の変調器を形成することができる。正しい条件下で「０」（またはそれ以下）の変調信号が光源からの光信号を変調器に部分的に吸収（蓄積状態）させるように、かつ「１」（またはそれ以上）の変調信号が変調器が信号を実質的に吸収されない状態で（空乏状態）で通過させることができるように、電圧を変調することによって吸収を制御することができる。したがって、ＤＣ光入力信号は電気的データ信号入力の関数として実質的に吸収されるか、または吸収されずに、変調された光出力信号を生成するであろう。図１２（ａ）は蓄積状態にある本発明の例示的な電気光学変調器１１０を示している。電気光学変調器１１０は上記変調器と同様に入力導波路１２０を備えており、この入力導波路１２０はＳＯＩ構造体の比較的薄いＳＯＩ層の選択された部分を含んでいる。ＤＣ光入力信号Ｉｉｎは入力として導波路１２０に印加される。この例では、活性導波路領域１２２は、ドープしたシリコン（通常は、ポリシリコン）層１２４（「端子１」材料として定めた）のある部分をドープしたＳＯＩ材料１２６（「端子２」材料として定めた）のある部分と重ね合わせることによって形成されている。この実施形態では、薄い誘電体層がこのような層間に配設されている（図１２の上面図には見えていない）。
【００３３】
この特定の構成において光学的「２」出力を得るために、端子２は所定の基準値（例えば、ＶＤＤ）に保持され、端子１の電気的コンタクトは十分な量の光信号を吸収する蓄積状態に関連する値に設定される。図１２（ａ）からの光出力はこのようにＩｏｕｔ０として示される。図１２（ｂ）は、活性導波路領域１２２に沿って光信号を基本的に不変に伝搬させるのに関連する電圧を印加した空乏状態の電界吸収型変調器１１０を示しており、このように出力を光学的「１」で表し、Ｉｏｕｔ１で示している。図１３は図１２の配置に関連する基準電圧および駆動パタンのグラフである。本発明によれば、光学的「１」と光学的「０」との間の遷移中（すなわち、立下り遷移）、光学的「１」状態を維持するのに関連する比較的高い電圧が所定の持続時間ｔＡ１０続くパルスの形式でＶＳＳレールに落とされるパルス（Ａ１０）。このパルスの終わりでは、セクション１２４の「端子１」材料に印加された基準電圧（ＲＥＦ０）は次に、ＶＳＳよりも僅かに大きい、光学的「０」値に関連する比較的低い基準電圧に維持される。同様に、光学的「０」と光学的「１」との間の遷移中（立上がり遷移）、光学的「１」値を維持するのに関連する電圧レベル（ＲＥＦ１）に戻る前に、電圧は持続時間ｔＤ０１のパルス（パルスＤ０１）に対してＶＤＤレールまで増大されるであろう。したがって、電気光学干渉計の場合と同様、電界吸収型変調器は論理レベル間の最初の遷移中に自由キャリヤの移動を加速させることによって、本発明に従ってスイッチング速度の増大を提供することもできる。
【００３４】
マッハ・ツェンダ干渉計に関連する他の種々の変調器の改善技術は電界吸収型変調器と共に使用するのに等しく応用可能である。例えば、領域１２４および１２６内のドーピング分布を制御して、（光損失を最小化することが好ましい）活性導波路領域１２２には比較的軽いドーピングを、（スイッチング速度を最大化することが好ましい）コンタクト領域には比較的重いドーピングを行うことができる。さらに、活性導波路領域１２２の入力および出力における光の反射は、ポリシリコン領域１２４の形状に、活性導波路領域を伝搬する光信号によって見られる有効屈折率の緩やかな変動を導くテーパーを含むことによって最小化することができる。さらに、遷移時間のスキューの問題は端子１コンタクト（領域１２４）および端子２（領域１２６）の長さに沿って形成された複数のコンタクト領域を利用することによって対処され得る。
【００３５】
図１４および１５は本発明の等化／プリエンファシスを用いた電気光学変調器のスイッチング速度の改善を示すプロットを含んでいる。図１４に示した値は蓄積例に関連するシミュレーション値であり、図１５に示した値は空乏例に関連するシミュレーション値である。実際、このような値は図６に示した理想的な例と比較され得る。図１４に示した非線形の蓄積例では、「端子２」（変調器構造体のＳＯＩ層）に印加される電圧は一定で、この例では曲線Ａで示した１．７Ｖの値である。プリエンファシスのない配置では、ポリシリコン「端子１」に印加される変調電圧を曲線Ｂとして示し、０．６５Ｖの光学的「１」の値と０．３５Ｖの光学的「１」の値との間でスイッチングする。曲線Ｃは同じ変調電圧を示しており、この例では本発明の教示のプリエンファシスを含む。この例では、プリエンファシス・パルスは０．３５Ｖの定常状態の光学的「１」値に戻る前にパルスがＶＳＳに達するような大きさを有するように選択される。図示のように、プリエンファシスを加えれば、端子１の充電電流は増大され、より大きなｄｖ／ｄｔの結果として減衰時間は短くなる（曲線Ｄで示す）。プリエンファシス・パルスを取り除いた後、端子１充電電流はゼロに戻り、これはビット期間内に所望の光学的状態に達したことを示す。この例では、「１」から「０」および「０」から「１」のプリエンファシスの電圧の大きさおよび持続時間は等しい。これは必ずしもこうなるとは限らない。
【００３６】
図１５は非線形空乏の例に関する同様の結果を含んでおり、ＳＯＩ層（先の図の端子「２」）に印加された電圧は１．７Ｖの値に保持されている（すなわち、上記のように、蓄積アームについて用いた値と基本的に同じである）。曲線Ｂで示した端子「１」に印加されたスイッチング電圧は０．７Ｖから１．３Ｖの値に上昇したことがわかる。同じ自由キャリヤの変化を生成して図４に示した変調器の各アームにおいて約π／２の放射型の位相シフトを達成するには、蓄積例に関連する電圧の大きさの約２倍の電圧が必要となることに留意されたい。曲線Ｃは端子「１」に印加される修正された電圧を示しており、本発明により提唱されるようにプリエンファシスを含んでいる。図１５に示したパルスは、図１４に示した蓄積例のために端子１に印加される光学的「１」電圧に基本的に等しい、空乏例のために端子１に印加される光学的「１」電圧をもたらす大きさを有している。これは必ずしもこうなるとは限らない。この例では、「１」から「０」および「０」から「１」のプリエンファシス電圧の大きさおよび持続時間は等しくなく、より一般的な例を表している。図１４の電流プロットと同様、曲線Ｄで示している得られた電流のプロットは、上昇および降下がより急で、認識できるオーバーシュートは非常に小さく、速度の改善のすべての表示は本発明のプリエンファシスを用いることによって達成することができるいう点で改善を示している。
【００３７】
本発明のプリエンファシスを用いた結果得られるスイッチング速度の著しい改善は、キャリヤ濃度の変化を時間の関数として示した図１６のグラフによっても明白である。プリエンファシスを用いない場合、立上がりおよび立下り両方について、十分な光学的「１」の自由キャリヤ濃度も光学的「０」の自由キャリヤ濃度も得られず、著しい時間遅延が存在することは明らかである。対照的に、本発明のプリエンファシスを用いた配置では、ビット期間のかなりの部分について、光学的「１」および光学的「０」のレベルの両方が達成され、維持され、立上がりおよび立下り両方の遅延は著しく低減されている。
【００３８】
当業者には本発明の他の実施形態が想起されるように、本発明の範囲は添付の特許請求の範囲および認識される同等物の条件によって定められるべきである。例えば、印加電圧の極性を適切に逆にして、ＳＯＩ層のｐ型ドーピングおよび重なり合うシリコン層のｎ型ドーピングは交換されてもよい。さらに、プリエンファシスがデータ・パタンの立上がりのみか、または立下り（非線形例）のみに必要となる場合がある。さらに、上記のように、本発明の技術は線形（例えば、ＡＭ）入力データ信号を利用したシステムに等しく応用可能である。したがって、まとめると、本発明の範囲は添付の特許請求の範囲によってのみ限定されるものと解釈すべきである。
【図面の簡単な説明】
【００３９】
【図１】シリコンベース変調器デバイスの例示的配置を示す図である。
【図２ａ】帯域幅が制限された非線形チャネルを示す略ブロック図である。
【図２ｂ】図２ａと同じチャネルを示すが、高速光変調器の光出力特性を改善するために本発明の等化／プリエンファシス回路を使用したチャネルを示す略ブロック図である。
【図３ａ】歪みが制限されたチャネル配置を示す線形チャネル等化配置の略ブロック図である。
【図３ｂ】変調器チャネルを線形化するために本発明の等化／プリエンファシス回路を用いた配置を示す線形チャネル等化配置の略ブロック図である。
【図３ｃ】プリエンファシスを使用する場合または使用しない場合の、光出力パワーの変化を電気入力の関数として示すグラフである。
【図４】本設計の個々の蓄積アームおよび空乏アームを示すマッハ・ツェンダ干渉計変調器の略ブロック図である。
【図５】図２（ａ）の帯域幅が制限されたチャネル配置および図３（ａ）の歪みが制限されたチャネル配置に関連する基準電圧および駆動パタンのセットを示す図である。
【図６】本発明に従ってスイッチング速度の増大（１Ｇｂ／秒を超える）を達成するのに使用することのできるプリエンファシスを含んだ基準電圧および駆動パタンの例示的セットを示す図である。
【図７】高速（１Ｇｂ／秒を超える）動作を提供するために本発明に従って形成された例示的マッハ・ツェンダ電気光学変調器を示す略上面図である。
【図８】基準電圧およびプリエンファシス電圧を定めるのに使用される電圧レベルの点で図７の変調器の好適な実施形態を示す図である。
【図９】図８の配置に関連する基準電圧および駆動パタンを示すダイヤグラムである。
【図１０】変調器出力と等化／プリエンファシス回路との間にフィードバック・ループを含む本発明の例示的な変調器配置を示すブロック図である。
【図１１】取り出された出力信号が光ダイオードによってアナログ電気信号に変換された、本発明に従って形成された電気光学変調器と共に使用され得るフィードバック配置の別の実施形態を示すブロック図である。
【図１２】本発明のプリエンファシス技術を用いて変調器のスイッチング速度を増大させることのできる例示的な吸収ベースの変調器を示す略図である。
【図１３】図１２の配置に関連する基準電圧および駆動パタンを示すグラフである。
【図１４】蓄積例に関連して本発明の等化／プリエンファシスを用いた電気光学変調器のスイッチング速度の改善を示すプロットである。
【図１５】空乏例に関連して本発明の等化／プリエンファシスを用いた電気光学変調器のスイッチング速度の改善を示すプロットである。
【図１６】プリエンファシス・パルスを印加した場合または印加しない場合の、キャリヤ濃度のパフォーマンスの変化を時間の関数として示すグラフである。
【図１】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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