(57)【要約】  集積回路用のクロック信号を生成するメカニズム、又はその部品であって、クロック出力線に偽信号又は異常が作り出されることなく、周波数が安全に連続的に変化され得る（すなわち、漸進的な周波数変化）。典型的な実施例に係る電子装置は、２つの入力信号を有するマルチプレクサ１０を含み、第２のマルチプレクサは、第１のマルチプレクサの遅延型であって、一般的な組み合わせの遅延素子１２を介して、マルチプレクサ１０に入力を供給することによって作り出され、そして、マルチプレクサ出力ｉｄは、インバータ１４を介して出力（Ｏｕｔ）へ供給される。素子はさらに、「Ｄ」入力としてのプログラミング信号（Ｆｋ）を有するＤ型フリップフロップ１６を含み、Ｄ型フリップフロップからの２つの出力「Ｑ」及び「Ｑｎ」は、それぞれの駆動信号をマルチプレクサ１０に供給する。入力信号（Ｉｎ）に対する出力信号（Ｏｕｔ）の遅延は、プログラミング信号（Ｆｋ）の値に依存し、ローカルクロック（ｓｙｎｃ＿ｃｋ）の立ち上がりエッジに同期する。
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【特許請求の範囲】
【請求項１】
第１の出力クロック信号を第１の周波数で生成する手段と、
ローカルクロック信号に同期した可変制御信号を用いて前記第１の出力クロック信号を遅延させる手段と、
第２の出力クロック信号を前記可変制御信号によって画定される第２の周波数で生成する手段を含む集積回路用のクロック信号を生成する電子装置。
【請求項２】
請求項１に記載の電子装置であって、少なくとも２つの周波数を切り替えるように構成された電子装置。
【請求項３】
請求項１又は２に記載の電子装置であって、前記第１の出力クロック信号を遅延させる手段は、２方向又は複数方向の遅延素子を含む電子装置。
【請求項４】
請求項３に記載の電子装置であって、前記遅延素子はＤ型フリップフロップを含む電子装置。
【請求項５】
請求項３又は４に記載の電子装置であって、前記遅延素子は、入力としての前記可変制御信号及び前記ローカルクロック信号を有する電子装置。
【請求項６】
請求項３〜５のいずれか１項に記載の電子装置であって、前記遅延素子の出力は、前記電子装置の入力と出力の間に配置されたマルチプレクサに駆動信号として供給される電子装置。
【請求項７】
請求項１〜６のいずれか１項に記載の複数の電子装置を含むクロック信号生成装置。
【請求項８】
請求項７に記載の装置であって、前記電子装置がループ状にカスケード接続され、各装置が、それぞれ可変制御信号及び出力を有する装置。
【請求項９】
請求項８に記載の装置であって、前記装置によって生成されたクロック信号の周波数は、それぞれの電子装置の出力を変えることによって変化され得る装置。
【請求項１０】
請求項７〜９のいずれか１項に記載の装置であって、さらに、出力クロック信号周波数の所望の変化を得るために、出力クロック信号の周波数に必要とされる変化を画定する信号を受け取り、それに応じて電子装置の出力を変えるアップ／ダウンＦＩＦＯを含む装置。
【請求項１１】
第１の出力クロック信号を第１の周波数で生成し、
可変制御信号を用いて前記第１の出力クロック信号を遅延させ、
前記可変制御信号をローカルクロック信号に同期させ、
第２の出力クロック信号を前記可変制御信号によって画定される第２の周波数で生成する集積回路用のクロック信号の生成方法。
【請求項１２】
請求項１〜６のいずれか１項に記載の電子装置の製造方法。
【請求項１３】
請求項７〜１０のいずれか１項に記載の装置の製造方法。
【請求項１４】
請求項１〜６のいずれか１項に記載の電子装置、請求項７〜１０のいずれか１項に記載の装置、又は請求項１１に記載の方法を利用することによって生成されるクロック信号。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルアップ／ダウンクロック生成器、同生成器の製造方法、プログラマブルクロック信号の生成方法及び当該方法によって生成されたクロック信号に関する。
【背景技術】
【０００２】
電力管理又は性能管理のために集積回路の動作クロック信号の周波数を変える必要があるような事情が多く存在する。例えば、多くの半導体装置は動作のアクティブモード及びスタンバイモードを備える。装置が電力上昇するがアイドリング状態にあるような期間の効率を増加させるために、アクティブモードの電力消費に対してスタンバイモードの電力消費が低減される。スタンバイモードの電力消費を低減する方法の１つは、装置が電力上昇する間に連続的に動作しなければならない多様な回路の動作周波数を低減することである。このことは、アクティブモードで動作中にフルスピードで回路を駆動するより高い周波数、及び、低速で回路を駆動し、その結果、スタンバイモードで動作中の回路によって消費される電力を低減するより低い周波数という二重発振周波数を設けることによって達成される可能性がある。
【０００３】
同様に、一般的にはコンピュータ、特に、マイクロプロセッサ及びマイクロコントローラからのこれまでより高い性能の要求は、より高いクロックレート及びより単純な命令セットを含む多様な強化をもたらしてきた。その結果、集積回路のクロックスピード及びクロックレートの制御及び適応性は、限界状態になった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、我々は改善された構成を発明したが、本発明の目的は、いかなる偽信号又は異常もクロック出力線に発生させることなく、周波数をほぼ連続的に変化され得るような（すなわち、異なる周波数間で変化するクロック信号の連続性を維持しながら漸進的な周波数変化）集積回路用のクロック信号の生成方法及び生成装置、又は、それらの部分を提供することである。
【課題を解決するための手段】
【０００５】
本発明によれば、第１の出力クロック信号を第１の周波数で生成する手段と、ローカルクロック信号に同期した可変制御信号を用いて前記第１の出力クロック信号を遅延させる手段と、第２の出力クロック信号を前記可変制御信号によって画定される第２の周波数で生成する手段を含む集積回路用のクロック信号を生成する電子装置が提供される。
【０００６】
本発明は、上記電子装置の生産方法及び上記電子装置を用いて生成されたクロック信号に拡張する。
【０００７】
また、本発明によれば、第１のクロック信号を第１の周波数で生成すること、可変制御信号を用いて前記第１の出力クロック信号を遅延させること、前記可変制御信号をローカルクロック信号に同期すること、及び、第２の出力クロック信号を前記可変制御信号によって画定される第２の周波数で生成することを含む集積回路用のクロック信号の生成方法が提供される。
【０００８】
電子装置は、少なくとも２つの周波数を切り替えるように構成されてもよく、第１のクロック信号を遅延させる手段は、Ｄ型フリップフロップ又はそれの同等物のような２方向又は複数方向の遅延素子を含んでも良い。遅延素子は、好ましくは、入力として可変制御信号及びローカルクロック信号を有する。遅延素子の出力は、装置の入力と出力の間に配置されたマルチプレクサ又はそれの同等物に信号を送るように供給されても良い。
【０００９】
本発明は、上記のように、複数の電子装置を含むクロック信号生成装置に拡張しても良い。電子装置は、ループ状にカスケード接続され、各装置は、それぞれ可変制御信号及び出力を有し、オシレータによって生成されたクロック信号の周波数は、それぞれの電子装置の出力を変えることによって変化され得る。オシレータはさらに、出力クロック信号周波数に所望の変化をもたらすように、出力クロック信号の周波数に必要とされる変化を画定する信号を受信し、それに応じて電子装置の出力を変えるためのアップ／ダウンＦＩＦＯ又はそれの同等物を含んでも良い。
【発明を実施するための最良の形態】
【００１０】
本発明の以上の態様及びその他の態様は、以下に記述された実施例から明らかになり、そして、以下に記述された実施例を参照して解明される。
【００１１】
本発明の実施例は、ここでは、例示のみを目的に、添付の図面を参照して記述される。
【００１２】
知られている構成では、クロック生成は、通常では、その後、多数の参照クロック周波数である周波数を有するクロック信号を作り出すために用いられ得る参照クロックを必要とする。しかしながら、これらの知られている構成の主な欠点は、多数の参照クロック周波数が利用できるだけで、標準的な解決法ではクロック線に異常を導き易いことである。
【００１３】
米国特許５，８０８，４８６号は、イネーブル信号が存在する場合の入力クロック信号に対して同じ周波数、同じデューティサイクル及び固定位相関係を有する出力クロック信号を生成する回路を有効にするクロックについて記述する。その回路は、ポジティブエッジトリガである第１のＤフリップフロップと、ネガティブエッジトリガである第２のＤフリップフロップと、２入力ＡＮＤゲートを含む。回路を有効にするクロックは、イネーブル出力信号が偽に変化し、出力クロック信号がいかなる異常も作り出すことなく定常状態値に戻り、入力信号のデューティサイクルを保つような出力クロック信号を生成し易い。
【００１４】
米国特許６，２７５，５４６号は、一般的には、入力クロック信号の１つと同期した異常のない出力クロック信号を作り出すように、周波数及び位相が同じでも異なっていても良いような２つに分かれて一般的に自走する入力クロック信号を切り替えるためのスイッチング回路に関する。
【００１５】
米国特許出願公報２００３／００７４５９５  Ａ１号は、入力クロック値から生成される動的に可変な出力クロック値と、立ち上がりエッジ位置のイネーブル信号として機能するサンプルサイクル出力を含み、整数値の動的変化の有無にかかわらず、同じサイクルアサーションと立ち上がりエッジ位置のイベントの間の１対１通信を維持する回路について記述する。整数が連続的に最適化され得る回路は、整数値に基づく入力クロックからの動的に可変な出力クロックを設ける。
【００１６】
上記のように、本発明は、周波数が安全に連続的に変化され得る（すなわち、漸進的な周波数変化を伴う）ように、集積回路用のクロック信号を生成するためのメカニズム、又はその部分を提供することを目的とする。
【００１７】
添付図面の図１を参照すると、本発明の典型的な実施例に係るプログラマブルアップ／ダウンクロック生成器は、最も好ましくは、単一セルとして構成された同期した２方向素子を含む。基本的な機能を変えることなく、本発明の回路の実施（ｃｉｒｃｕｉｔａｌ  ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）が変化しても良いことが好ましい。
【００１８】
図示された例では、素子は、２つの入力信号を有するマルチプレクサ１０を含み、第２のマルチプレクサは、第１のマルチプレクサの遅延型（ｄｅｌａｙｅｄ  ｖｅｒｓｉｏｎ）であって、一般的な組み合わせの遅延素子１２を介してマルチプレクサ１０に入力を供給することによって作り出され、そして、マルチプレクサ出力は、インバータ１４を介して出力（Ｏｕｔ）へ供給される。素子はさらに、「Ｄ」入力としてのプログラミング信号（Ｆｋ）を有するＤ型フリップフロップ１６を含む。一般的には、Ｄ型フリップフロップは、クロック入力（ＣＰ）が一定の推移（すなわち、ローからハイ又はハイからロー）をしたとしても「Ｄ」入力の状態を保存し、出力「Ｑ］は、その時点で保存された値を示すようなデジタル論理装置である。この本発明の典型的な実施例の場合、Ｄ型フリップフロップからの２つの出力「Ｑ」及び「Ｑｎ」は、それぞれの駆動信号をマルチプレクサ１０に供給し、入力信号（Ｉｎ）に対する出力信号（Ｏｕｔ）の遅延は、プログラミング信号Ｆｋの値に依存する。この信号は、ローカルクロックの立ち上がりエッジ（ｓｙｎｃ＿ｃｋ）に同期する。本発明の目的を達成する回路を可能にするのは後者の特徴である。
【００１９】
添付図面の図２を参照すると、回路の全体的な動作をより明確に図示するために、同期した立ち上がりフリップフロップ１６を除いた図１の典型的な要素が示される。上述のように、当業者に明らかなように、本発明に係る回路の基本動作は、クロック生成器の出力信号（Ｏｕｔ）が、例えば、図１の回路に含まれるＤ型フリップフロップ１６を用いてローカルクロックに同期される可変制御信号Ｆｋを用いて遅延することである。
【００２０】
添付図面の図３を参照すると、オシレータは、それぞれが制御信号Ｆを有する複数の上記素子２０をループ状にカスケード接続することによって作り出され得る。図３に図示されるオシレータのための駆動回路は、添付図面の図４に概略的に示される。駆動回路は、アップ／ダウンＦＩＦＯ２２を含み、オシレータの周波数は、Ｒ１〜Ｒ９信号の値を変えることによって変化され得る。オシレータの周波数を変えるために、Ｒ１〜Ｒ９信号のパターンは、１回当たり、１つの遅延素子２４だけが再プログラム化される（ｒｅ−ｐｒｏｇｒａｍｍｅｄ）ようにしなければならない。このことは、単純な論理シフトをすることによって、パターン００００００１から１１１１１１１まで（及びその逆）を有効にするようなアップ／ダウンＦＩＦＯ２２を用いて達成され得る。この典型的な実施例では、左シフトはオシレータの周波数を増加させ（「アップ」信号）、右シフトは周波数を減少させる（「ダウン」信号）。
【００２１】
正確な動作を保証し、問題を回避するためには、例えば、図４に図示されたものの１つであるＤ型フリップフロップ２６を用いてクロック信号（ＣＫ）を生成することによって、上記パターンを同期する必要がある。図１の回路のフリップフロップ１６が必要なのは、フリップフロップが、競合を避けるようにそれぞれの遅延素子に近接近して配置されなければならないためである。このフリップフロップ（又は均等物）の存在は、図２の回路に暗示され、図１の回路を用いた場合、この回路は、オシレータループの遅延素子に含まれるべきである。
【００２２】
本発明の装置は、いかなる偽推移もなく、クロック周波数が連続的に変えられることを許容し、典型的な波形は、２ＧＨｚから１００ＭＨｚ前後のクロック周波数を変える点で行われるテストを図示する添付図面の図５に図示される。クロックワークが必要とされない限り、生成されたクロックの周波数の制御は、それぞれが非常に単純である。対照的に、「アップ」及び「ダウン」という２つの信号だけを用いて所望の制御が達成される。
【００２３】
上記のように、本発明は、いかなる偽推移もなく、周波数をほぼ連続的に安全に変化可能にする（すなわち、漸次周波数変化）ような集積回路用のクロック信号を生成するメカニズム又はその部品を提供する。本発明は、外部のオシレータの利用を必要とせず、例えば、スキャンチェインのような標準的な構造テスト解決法と相性が良い。本発明に係る装置は、とりわけ、上記のような電力管理又は性能管理のために周波数が変わるシステムへの応用を発見する。
【００２４】
本発明の実施例は例示のみを目的に上述され、添付の特許請求の範囲に記述された本発明の範囲から逸脱することなく、記述された実施例を最適化及び変化し得ることは当業者にとって明らかである。例えば、図１に図示され、図１を参照して説明される典型的な実施例では、２方向遅延素子は、Ｄ型フリップフロップ１６を用いて構成される。しかしながら、代替的な実施例では、複数方向の遅延素子が採用されても良い。オシレータのトポロジーは、当業者によって好ましいと考えられる範囲であれば、添付図面の図３に図示されたものと異なっても良い。本発明が動作するために必要な同期したインタフェースは、図示された実施例と異なる方法で実現されても良く、図４の回路のアップ／ダウンＦＩＦＯの多様な設計が想定される。
【００２５】
さらに、特許請求の範囲では、括弧内のいかなる参照符号も請求項を限定するように解釈されるべきではない。「ｃｏｍｐｒｉｓｉｎｇ」という語は、請求項に記載されたもの以外の要素又はステップの存在を除くものではない。「ａ」又は「ａｎ」という語は、複数という意味を除くものではない。本発明は、いくつかの明確に区別される要素を含むハードウェアと、適切にプログラムされたコンピュータを用いて実施される。いくつかの手段を列挙する装置クレームでは、列挙された手段のいくつかは全く同一のハードウェア項目によって実施され得る。互いに異なる独立項に記載されたという単なる事実をもって、これらの組み合わせが利用できないということを示すわけではない。
【図面の簡単な説明】
【００２６】
【図１】本発明の典型的な実施例によるクロック生成装置に用いられる２方向遅延素子の回路図である。
【図２】明確にするためにＤ型フリップフロップを除いた図１の素子の回路図である。
【図３】本発明の典型的な実施例によるオシレータのトポロジーを示すブロック図である。
【図４】本発明の典型的な実施例によるオシレータの回路図である。
【図５】本発明の典型的な実施例による装置を用いて得られるクロック波形の説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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