(57)【要約】集積回路（ＩＣ）を製造する方法は、シャロウトレンチ分離（ＳＴＩ）技術を利用する。シャロウトレンチ分離技術は歪みシリコン（ＳＭＯＳ）プロセス中において使用される。トレンチ（３４）を形成した後、歪み材料（３６）を形成する。このプロセスは、埋込酸化膜（ＢＯＸ）層（１４）上の化合物半導体層１６上で利用される。
2007518273.tif 000002
【特許請求の範囲】
【請求項１】
第１層（１６）を含んだ基板（１５）中にトレンチ分離領域を有している集積回路を製造する方法であって、
トレンチ分離領域の位置に関連するアパーチャ（３４）を形成すべく、前記第１層（１６）を選択的にエッチングするステップと、
前記第１層（１６）上に歪み半導体材料（３６）を形成するステップと、
トレンチ分離領域を形成すべく、前記アパーチャ（３４）中に絶縁材料（４２）を形成するステップと、
を含む、方法。
【請求項２】
前記歪み半導体材料（３６）は、前記アパーチャ（３４）の側壁上に形成される、請求項１記載の方法。
【請求項３】
前記歪み半導体材料（３６）はシリコンであり、前記第１層（１６）はシリコンゲルマニウムである、請求項１記載の方法。
【請求項４】
前記第１層（１６）はＢＯＸ層（１４）上にある、請求項１記載の方法。
【請求項５】
埋込酸化膜（ＢＯＸ）層（１４）上の化合物半導体層（１５）中にシャロートレンチ分離構造を形成する方法であって、
前記化合物半導体層（１５）上にハードマスク層（２２）を形成するステップと、
所定の位置において前記ハードマスク層（２２）を除去するステップと、
前記所定の位置の下の前記化合物半導体層（１５）中にトレンチ（３４）を形成するステップと、
前記ハードマスク層（２２）をストリッピングするステップと、
前記化合物半導体層（１５）上に歪み半導体層（３６）を形成するステップと、
シャロートレンチ分離構造を形成すべく、前記トレンチ（３４）中に絶縁材料（４２）を形成するステップと、
を含む、方法。
【請求項６】
前記歪み半導体層（３６）上にシリサイド層（４６）を形成するステップをさらに含む、請求項５記載の方法。
【請求項７】
７５０℃未満の低温で、前記トレンチ（３４）中にライナーを形成するステップをさらに含む、請求項５記載の方法。
【請求項８】
化合物半導体層（１５）と、
前記化合物半導体層（１５）の下の埋込酸化膜（ＢＯＸ）層（１４）と、
前記化合物半導体層（１５）上の歪み半導体層（３６）と、
前記化合物半導体層（１５）中に配置される、分離トレンチ（３４）と、を含んでおり、
前記分離トレンチ（３４）は、絶縁材料（４２）および側壁を含んでおり、
前記分離トレンチ（３４）の側壁は、少なくともその一部が前記歪み半導体層（３６）によって被覆されている、
集積回路。
【請求項９】
前記分離トレンチ（３４）間のゲート構造（４８）をさらに含む、請求項８記載の集積回路。
【請求項１０】
前記歪み半導体材料（３６）はシリコンを含んでおり、化合物半導体層はシリコンゲルマニウムを含んでおり、前記トレンチ（３４）は、前記歪み半導体層（１５）の上面から埋込酸化膜層（１４）の底面まで広がる、請求項８記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して集積回路（ＩＣ）デバイスおよびＩＣデバイスを製造するプロセスに関する。より詳しくは、本発明は、歪みシリコンのような歪み層を含んだ基板または層上のトレンチ分離構造を形成する方法に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）は、半導体基板上に形成された多数のトランジスタを含んでいる。トランジスタを形成する様々な方法が知られている。トランジスタは一般的に、絶縁または分離（絶縁体）構造によって互いに分離されている。
【０００３】
シリコン基板上にトランジスタを形成する方法の１つは、周知のシリコン局所酸化（ＬＯＣＯＳ）プロセスを含んでいる。従来のＬＯＣＯＳプロセスは一般に、単純化した以下のステップを含む。
まず、シリコン基板上にシリコン窒化物層を熱成長させる。従来のＬＯＣＯＳプロセスは一般に、層間剥離およびその他の処理に関する問題を回避すべく、高品質の熱成長したシリコン窒化物層を必要とする。
次に、リソグラフィとエッチングプロセスを使用して窒化物層を選択的に除去し、トランジスタのソース／ドレイン領域が配置されるべきパターンを生成する。ソース／ドレイン領域をパターン化した後、酸化物領域を成長させる。窒化物層がまだ残っているところでの酸化物の成長は抑制されるので、ソース／ドレインのパターニングステップの間、酸化物は露出したシリコン基板上にのみ成長する。
最後に、酸化物の成長が終了した後、窒化物層の残りの部分を除去し、露出したシリコン基板上に酸化したソース／ドレイン領域のみを残す。
【０００４】
絶縁構造を形成し、ソースおよびドレイン領域を画定する別の方法は、シャロウトレンチ分離（ＳＴＩ）プロセスである。従来のＳＴＩプロセスは一般的に、単純化した以下のステップを含む。まず、シリコン基板上にシリコン窒化物層を熱成長またはたい積する。次に、リソグラフィとエッチングプロセスを使用して窒化物層を選択的に除去し、トランジスタのソース／ドレイン領域が配置されるべきパターンを生成する。
ソース／ドレイン領域をパターン化した後、基板をエッチングしてトレンチを形成する。トレンチを形成した後、このトレンチの露出した表面上にライナー（liner）を熱成長させる。一般的にこのライナーを、塩化水素（HCl）酸環境中で、非常に高い温度で形成する。
トレンチ内の窒化物層およびライナー酸化物上の全面に、二酸化ケイ素（SiO2）のような絶縁材料をたい積する。この絶縁材料を研磨し、表面をプレーナ化する。続いて窒化物層を除去し、トレンチ内の酸化物構造を除去する。
【０００５】
シャロウトレンチ分離（ＳＴＩ）構造は、歪みシリコン（ＳＭＯＳ）プロセスにおいて利用される。ＳＭＯＳプロセスは、シリコンのキャリア移動度を増加させ、これによって、抵抗と電力消費を低減し、駆動電流、周波数レスポンスおよび処理速度を向上させることにより、トランジスタ（ＭＯＳＦＥＴ）性能を向上するのに利用される。歪みシリコンは一般的に、シリコンゲルマニウム基板または層上にシリコン層を成長させることによって形成される。
【０００６】
一般的に、シリコンゲルマニウム基板に関連するシリコンゲルマニウム格子は、純粋なシリコン格子よりも広く間隔をあけて配置される。この間隔は、ゲルマニウムのパーセンテージが高くなるにつれてより広くなる。シリコン格子はより大きなシリコンゲルマニウム格子と整合する（aligns with）ので、引張歪みがシリコン層に生成される。実質的には、シリコン原子は互いに引き離される。
【０００７】
緩和シリコン（relaxed silicon）または歪みのないシリコン（non-strained silicon）は、６つの等しい価電子帯を含む導電帯を有する。シリコンに引張歪みを与えることは、４つの価電子帯のエネルギーを増加させると共に、２つの価電子帯のエネルギーを減少させる。
量子効果の結果、より低いエネルギーバンドを電子が通り抜ける際、その重さが事実上３０パーセント以下に減少する（weigh 30 percent less）。
このように、より低いエネルギーバンドは電子の流れに与える抵抗がより少ない。
さらに、シリコン原子の核から電子が受ける振動エネルギーはより少ない。このことは、５００回から１０００回の割合で（この割合は緩和シリコン中におけるよりも少ない。）、電子を分散させる。
その結果、歪みシリコン中のキャリア移動度は、緩和シリコンと比較して劇的に上昇し、電子について８０％以上、正孔（hole）について２０％以上の移動度を潜在的に上昇させる。１．５メガボルト／センチメートルの電界まで、移動度の上昇が続くことが分かっている。
これらの要因は、デバイスサイズをさらに縮小することなく、デバイス速度を３５％増加させることができ、または性能を低下させることなく、電力消費を２５％減少させることができると考えられる。
【０００８】
従来のＳＭＯＳプロセスでは、シリコンゲルマニウム層上に歪みシリコン層が提供され、ＳＴＩ構造のトレンチを形成するようにエッチングされる。このトレンチは、歪みシリコン層を貫通し、少なくとも部分的にシリコンゲルマニウム層中まで広がる。トレンチ・ライナーを成長させるべく、従来のＳＴＩライナー酸化プロセスが利用される。この従来のＳＴＩライナー酸化プロセスは、非常に高い温度およびHCl環境を利用することができる。このプロセスの間、ゲルマニウムのガス放出が多くなる。このゲルマニウムのガス放出は、薄膜の形成に悪影響を及ぼす可能性があり、ＩＣ構造、層および装置を汚染する可能性がある。また、ライナーの界面におけるゲルマニウムの蓄積またはたい積（パイルアップ）（pile-up）を引き起こす場合があり、これによりＳＴＩ構造についての信頼性の問題を引き起こしてしまう。
【０００９】
シリコンゲルマニウム層は歪みシリコン層よりもエッチングされ易いので、従来のＳＭＯＳプロセスにおいては、ＳＴＩ構造はその端部においてシリコン・オーバーハングが生じやすい。さらに、トレンチライナープロセスおよび充てんプロセスの間、歪みシリコン層はシリコンゲルマニウム層よりも消費され易い。
さらに、従来のＳＭＯＳのＳＴＩトレンチは、ＳＴＩ側壁においてリーク電流が生じる可能性がある。
【００１０】
したがって、歪み材料または層に損傷を与えることなく形成することができるＳＴＩ構造が必要とされる。
さらにまた、歪み材料に関連する問題による悪い影響を受けない、高い適合性（コンパティビリティ）を備えた高品質の酸化物を形成するプロセスが必要とされる。
さらにまた、シリコン・オーバーハングによる悪い影響を受けない、改善されたＳＭＯＳトレンチ形成プロセスが必要とされる。
また、ゲルマニウムのガス放出による悪い影響を受けにくい、ライナー形成プロセスが必要とされる。
さらに、歪みシリコン消費（strained silicon consummation）、ＳＴＩ側壁のリーク電流、およびシリコン・オーバーハングのうちの少なくとも１つによる悪い影響を受けにくい、ＳＴＩプロセスが必要とされる。
【発明の要約】
【００１１】
例示的な一実施形態は、第１層を含んだ基板中にトレンチ分離領域を有している集積回路を製造する方法に関する。
この方法は、トレンチ分離領域の位置に関連するアパーチャを形成すべく、第１層を選択的にエッチングするステップと、第１層上に歪み半導体材料を形成するステップとを含む。この方法はさらに、トレンチ分離領域を形成すべく、アパーチャ中に絶縁材料を形成するステップを含む。
【００１２】
さらに他の例示的な実施形態は、埋込酸化膜（ＢＯＸ）層上の化合物半導体層中にシャロートレンチ分離構造を形成する方法に関する。この方法は、化合物半導体層上にハードマスク層を提供するステップと、所定の位置においてハードマスク層を除去するステップと、前記所定の位置の下の化合物半導体層中にトレンチを形成するステップと、を含んでいる。
この方法は、ハードマスク層をストリッピングするステップと、化合物半導体層上に歪み半導体層を形成するステップと、シャロートレンチ分離構造を形成すべく、トレンチ中に絶縁材料を形成するステップと、をさらに含んでいる。
【００１３】
さらなる他の例示的な一実施形態は、集積回路に関する。この集積回路は、化合物半導体層、化合物半導体層の下のＢＯＸ層、歪み半導体層および分離トレンチを含んでいる。歪み半導体層は、化合物半導体層上にある。分離トレンチは、化合物半導体層中に配置される。分離トレンチは、絶縁材料を含んでいる。また、分離トレンチの側壁は、少なくともその一部が歪み半導体層によって被覆される。
【００１４】
例示的な実施形態は、添付の図面を参照して、以下の詳細な説明によりさらに理解することができるであろう。図面の類似の参照数字は類似の部分を示している。
【発明を実施するための最良の形態】
【００１５】
図１ないし図１５は、本発明の例示的な実施形態による集積回路（ＩＣ）を製造する方法を示している。プロセス１００（図１０）およびプロセス２００（図１５）では、基層中にトレンチが形成される後まで歪みシリコン材料を提供しないので、好ましい。
このように、ＳＴＩの端部におけるシリコン・オーバーハングに関連する問題、ＳＴＩ構造の形成における歪みシリコンの消費、およびＳＴＩ構造の側壁におけるリーク電流が減少する。
基層中にトレンチを形成した後、歪み材料は様々なプロセスによって提供することができる。
【００１６】
図１ないし図９に示される方法（プロセス１００）の実施形態は、シリコンゲルマニウム層に関連するゲルマニウムのガス放出および外方拡散の問題を減少させる。プロセス１００は、歪みシリコン層をＳＴＩトレンチにおける側壁上に利用する。
【００１７】
プロセス１００および２００は、シャロウトレンチ分離（ＳＴＩ）プロセス、または、トレンチ分離領域を必要とし、ゲルマニウムまたは高温においてガス放出し易い他の物質（substance）を使用するプロセスにおいて、使用することができる。
ライナー酸化物層は比較的低温で形成可能であるという利点を有し、さらに、適合性の高い高品質の酸化物を提供でき、好ましい。
低温プロセスは、約７５０℃未満の温度（例えば７００℃以下）で実行されるプロセスを指す。
【００１８】
図１ないし図１０には、集積回路（ＩＣ）一部分１２の断面図が記載されている。プロセス１００（図１０）を実行することにより、部分１２にはシャロウトレンチ分離（ＳＴＩ）構造が形成される。
部分１２は、基板１５上に形成される酸化層１８を含む。基板１５は、基層１３および埋込酸化膜（ＢＯＸ）層１４上に提供される化合物半導体層１６（例えばシリコンゲルマニウム）を含んでいる。基板１５は、層１６を含んだＳＯＩ（semiconductor-on-insulator）であることが好ましい。
【００１９】
基層１３は任意に形成することができ、必須の構成要素ではない。また、部分１２においてＢＯＸ層１４を基底層（bottom-most）として形成することができる。
基板１５の基層１３は、同一の材料または層１６と異なる材料であり得る。ある実施形態においては、基層１３は、その上に層１４を成長または二酸化シリコン層としてたい積されたシリコン基板のような、半導体基板である。
層１６は、層１４上に物理的に成長させられるか、たい積される。層１６は、必ずしも層１４上に直接たい積されない。他の例として、基板１５は、ウェーハ・サプライヤから購入することができる。
【００２０】
部分１２は、相補型金属酸化膜半導体（ＣＭＯＳ）プロセス、バイポーラプロセス、または他の半導体プロセスのような、様々な半導体プロセスのうちのいずれかから製造することができる任意の種類の半導体デバイスまたはこれらの一部であり得る。部分１２は、ＩＣ全体またはＩＣの一部であり得、多くの電子部品の一部を含み得る。
【００２１】
層１６には、シリコンゲルマニウムまたはゲルマニウムを含む他の半導体材料が適しており、Ｐ型ドーパントまたはＮ型ドーパントでドープすることができる。層１６は、層１４のような絶縁ベースまたは半導体上に形成されるエピタキシャル層であり得る。さらに、層１６は、シリコンおよびゲルマニウムの化合物（ｘが約０．２であり、より一般的には０．１から０．３の範囲にあるSi1-xGex）であることが好ましい。
【００２２】
層１４は、基層１３上のイオン注入によって形成、成長またはたい積することができる。層１４は、約２００Åから２０００Åの間の厚みであることが好ましい。他の実施形態によれば、層１４は、約５００Åから２０００Åの間の厚みを有し得る（例えば層１４がシリコン中に酸素を注入したＳＩＭＯＸ層である場合）。
【００２３】
ある実施形態の一例においては、供給ガスとしてSi2H6（ジシラン）（disilane）およびGeH4（ゲルマン）（germane）を使用する化学蒸着法（ＣＶＤ）（６５０℃の基板温度、ジシラン分圧は３０ｍＰａ、ゲルマン分圧は６０ｍＰａを使用する。）によって、層１６を基層１３上に成長させる。
シリコンゲルマニウム材料の成長は、これらの定量を使用して開始してもよいし、代わりに、ゲルマニウムの分圧を低い圧力または圧力０から徐々に増加するようにしてシリコンゲルマニウム材料を成長させ、傾斜的な組成を形成してもよい。
他の例では、層１６を形成すべく、ゲルマニウムでイオン注入することによってシリコン層をドープしてもよいし、他のプロセスを利用してもよい。
層１６は、約２ミクロンよりも薄い（また、好ましくは約０．５ミクロンから２ミクロンの間の）厚みまで、エピタキシャル成長によって成長させることが好ましい。
【００２４】
パッド酸化膜または酸化層１８を、層１６上に形成する。層１８は必須の構成要素ではない。層１８は、層１６上に約１００Åから３００Åの範囲の厚みに熱成長させることが好ましい。
層１８は、バッファ層としての役割を果たし、酸素を含む雰囲気中で約１０００℃まで熱することにより、従来の高温プロセスで熱成長させることができる。
【００２５】
バリア層またはハードマスク層２２を、酸化層１８上に形成する。マスク層２２は、たい積、ＣＶＤ、または熱成長プロセスにより、約３００Åから１０００Åの間の厚みで形成される窒化ケイ素（Si3N4）であることが好ましい。低圧の、プラズマ化学気相成長法（ＰＥＣＶＤ）プロセスを利用することができる。
（例えば６００℃以上の）高温における二塩化シラン（SiH2CI2）、アンモニア（NH3）および窒素（N2）の混合物を使用する従来の熱窒化プロセスを使用することができる。
窒化物をたい積するＰＥＣＶＤプロセスは、４００℃で電力約５５０から６５０ワットの範囲で、シラン（SiH4）、窒素（N2）およびアンモニア（NH3）を使用する。
従来のＣＶＤまたは成長プロセスに関連づけられたN2/NH3/SiCl2H2とは対照的に、マスク層２２を形成するのにアンモニア（NH3）シラン（SiH4/N2）混合プラズマを使用することができる。
【００２６】
フォトレジスト層２４はマスク層２２上に提供される（例えばスピン・コーティングによって）。このフォトレジスト層２４は、ＳＰＲ９５５（ｉライン）、ＵＶ５（深いＵＶ）（マサチューセッツ州、シップリー社）のような市販のｉラインまたは深いＵＶフォトレジストであることが好ましい。
図１、図２は、プロセス１００のステップ１０２（図１０）に従って、マスクまたはレチクル２８を使用するフォトリソグラフィ・プロセスによってフォトレジスト層２４を選択的に除去し、アパーチャ３４が残される様子を示す。
【００２７】
図３は、プロセス１００（図１０）のステップ１０４に従ってアパーチャ３４が酸化層１８に達するように、マスク層２２をドライエッチングプロセスによってエッチングされる様子を示す。マスク層２２は、ハードマスクであることが好ましい。このドライエッチングプロセスは、酸化層１８に関するシリコン窒化物に選択性を有する。層２２をエッチングした後、層２４を除去することができる。
【００２８】
図４は、二酸化シリコン材料および層１８をエッチングするようにエッチングプロセスが変更され、プロセス１００（図１０）のステップ１０４に従ってアパーチャ３４が層１６に達するように、層１８をエッチングする様子を示す。
層１８はドライエッチングプロセスでエッチングすることができる。他の実施形態においては、層１８の選択された部分を除去するために他のエッチング技術を利用することができる。酸化層１８をエッチングする前または後に、フォトレジスト層２４（図１）を除去することができる。層２２もまた、層１８をエッチングした後に、除去することができる。
【００２９】
図５では、層１６の化合物半導体材料をエッチングするようにエッチングプロセスが変更される。アパーチャ３４が層１４の上面に達するように、ドライエッチングプロセスに従って層１６を除去することができる。
アパーチャ３４は、ＳＴＩ構造に適した任意の幅を有することができる。ある実施形態においては、アパーチャ３４は、技術により、約１５０ｎｍから３００ｎｍの幅であることが好ましい。
プロセス１００（図１０）のステップ１０４に従ってシャロウトレンチ分離構造のトレンチを形成するように、層１６は、アパーチャ３４を通じてエッチングされる。
トレンチは、アパーチャ３４に対応する幅を有していることが好ましい。このトレンチは、約５００Åおよび３００Åの間の深さ（層１６の厚みによる）と、１５０ｎｍから３００ｎｍの幅を有することが好ましい。
トレンチは、底面部分がより狭くなっている台形の断面形状を有することができる。他の実施形態は、より矩形の断面形状を有するトレンチを含んでいる。
【００３０】
ドライエッチングプロセスでエッチングするように記載したが、トレンチの形成は、層１６中にアパーチャを形成するのに適したプロセスであれば、どのようなプロセスを用いてもよい。
ある実施形態の一例においては、トレンチのアパーチャは、層１４内まで形成されるようになっている。他の実施形態においては、層１６の厚みによって、アパーチャ３４に関連するトレンチの底部が層１４まで達していなくてもよい。
【００３１】
図６は、層１８および層２２を除去（例えばストリッピング）した状態を示している。層１８および層２２は、どのような従来のプロセスを使用して除去してもよい。
図７は、プロセス１００（図１０）のステップ１０６に従って、層１６上に歪み半導体材料３６が提供される状態を示している。
層３６の厚さは、１００Åから２００Åであることが好ましく、この層は引張り歪みシリコン層である。
層３６は、５００℃から６５０℃の温度で、シラン、ジシランまたは二塩化シランを使用する化学蒸着法ＣＶＤによって、あるいは分子線エピタキシー（ＭＢＥ）（molecular beam epitaxy）によって形成することができる。
【００３２】
好ましい実施形態の一例においては、アパーチャ３４に関連するトレンチの側壁は、層３６で被覆されている。層３６が化合物半導体層１６を被覆するので、層３６は、ＳＴＩトレンチ・プロセスに関連するゲルマニウム拡散を防止することができるという利点がある。層３６は、ＣＶＤとＭＢＥを含む多くのプロセスによってたい積することができ、様々な寸法を有し得る。
【００３３】
ライナー（図示しない）は、層３６の形成後、アパーチャ３４に関連するトレンチ中に形成することができる。
ライナーは、低温プロセスで形成された酸化物（例えば、酸化シリコンまたは二酸化シリコン）材料であることが好ましい。
ある実施形態の一例においては、ライナーは約５０Åから２００Åの間の厚みを有しており、トレンチの底面および側壁上に提供される。
【００３４】
他の実施形態の一例においては、ライナーは、上述したＣＶＤプロセスに類似するＨＤＰ（high density plasma oxide deposition）プロセスまたはプラズマエンハンストＬＰＣＶＤ（plasma enhanced low pressure chemical vapor deposition ）プロセスで形成することができる。
たい積プロセスではNH3を使用せず、その代わりに７００℃未満の温度におけるシランを使用することが好ましい。
【００３５】
図８は、プロセス１００のステップ１０８に従って、材料３６上およびアパーチャ３４に関連するトレンチ内の全面に、絶縁材料の層４２がたい積される様子を示している。
絶縁材料４２には、ＣＶＤプロセスでたい積した二酸化シリコンであることが好ましい。絶縁材料４２は、テトラエトキシシラン（ＴＥＯＳ）（tetraethylorthosilicate）プロセスでたい積することが好ましい。
他の実施形態においては、ホウ素燐ケイ酸ガラス（ＢＰＳＧ）（boron phosphate silicon glass）プロセスを利用することができる。
絶縁材料４２は、約２０００Åから８０００Åの範囲の厚みであることが好ましい。
【００３６】
材料３６の上面に到達するまで、研磨／エッチングによって絶縁材料４２を除去する。絶縁材料４２の除去により、アパーチャ３４に関連するトレンチ内の絶縁材料が残る。絶縁材料４２は、多くのストリッピングまたはエッチングプロセスによって除去することができる。ドライエッチングによって絶縁材料４２を材料３６上から除去することが好ましい。
【００３７】
アパーチャ３４に関連するトレンチ中に絶縁材料４２を形成した後、ゲート構造４８を形成することができる。
ゲート構造４８は、酸化ゲート構造上の金属または酸化ゲート構造上のポリシリコンのような従来のＭＯＳＦＥＴゲート構造であり得る。
【００３８】
シリサイド化は、ゲート構造４８に関連するトランジスタのソースおよびドレインの位置にシリサイド層４６を形成するのに利用される。
層４６は、ニッケルを使用して、従来のゲルマノシリサイド化（germano-silicidation）プロセスによって形成することができる。
【００３９】
図１ないし図５と、図１１ないし図１５に関して、プロセス２００はプロセス１００と類似する。
プロセス２００は、図１ないし図５について記載したプロセス１００に関連するステップと基本的に同じステップによる。
プロセス２００では、ステップ２０２において化合物半導体層１６上にフォトレジスト層２４をパターン化する。また、ステップ２０４においてトレンチを形成すべく化合物半導体層をエッチングする（図１ないし図５を参照）。
【００４０】
図１１において、層１６中のアパーチャ１３４は、図２ないし図９において記載したアパーチャ３４よりもわずかに小さくすることができる。
アパーチャ１３４は約１５０から３００ｎｍの間の幅を有しており、上述したアパーチャ３４の深さと同じ深さを有している。
マスク層１１８（例えば、上述した層１８および層２２について記載したような酸化物または窒化物のマスク層）を、層１６上に提供する。このマスク層１１８は、続いて形成される歪み材料１３６（図１３）の厚みと実質的に同様の厚みを有する。
【００４１】
図１２に示すように、プロセス２００のステップ２０７において、アパーチャ１３４に関連するトレンチを、絶縁材料１４２で充てんする。
絶縁材料１４２は、図８において記載された、絶縁材料４２に類似するものとすることができる。
アパーチャ１３４に関連するトレンチは、アパーチャ３４に関連するトレンチを充てんすることについて記載した上述のプロセスを含む様々なプロセスで、充てんすることができる。絶縁材料は、マスク層１１８の上面までトレンチを充てんする。
例示的な実施形態の一例によれば、この絶縁材料はまた、マスク層１１８の表面上に形成され、マスク層１１８の表面まで研磨またはエッチバックされる。
【００４２】
図１３に示すように、プロセス２００のステップ２０９において、マスク層１１８を除去する。また、選択的なシリコン・エピタキシーによって、層１６上に歪み材料１３６を成長させる。
層１１８および層１３６の厚みが実質的に同様であるので、絶縁材料１４２は、歪み材料１３６の上面まで広がる。
図１ないし図１０について上述したプロセス１００の実施形態と異なり、材料１３６はトレンチに関連する側壁上に提供されない。
【００４３】
図１４に示すように、ゲート構造４８を形成する。また、シリサイド層４６を、ゲート構造４８に関連するトランジスタのソースおよびドレインに関連する位置に形成する。ゲート構造４８は、ステップ２１２において形成され、シリサイド層４６は、ステップ２１３において形成される。
【００４４】
詳細な図面、特定の例および与えられた特定値は、本発明の好ましい例示的な実施形態を提供するが、これは単なる例示であることが理解される。トレンチの形状および寸法は制限的な方式で開示されていない。本発明の方法および装置は、開示したとおりのディテールおよび条件に制限されない。様々な変更は、添付の請求項によって定義される本発明の趣旨を逸脱することなく様々な変形を行うことができる。
【図面の簡単な説明】
【００４５】
【図１】図１０および図１５に記載のシャロウトレンチ分離（ＳＴＩ）プロセスの例示的な実施形態において使用される、酸化層、ハードマスク層およびフォトレジスト層を含んだシリコン・オン・インシュレータ（ＳＯＩ）基板の一部の概略的な断面図。
【図２】リソグラフィ・パターニング・ステップを示す、図１に記載した部分の断面図。
【図３】ハードマスク層の選択的エッチングステップを示す、図２に記載した部分の断面図。
【図４】酸化層の選択的エッチングステップを示す、図３に記載した部分の断面図。
【図５】ＳＯＩ基板に関連する化合物半導体層の選択的エッチングステップを示す、図４に記載した部分の断面図。
【図６】ハードマスク層および酸化層の除去ステップを示す、図５に記載した部分の断面図。
【図７】歪み半導体形成ステップを示す、図６に記載した部分の断面図。
【図８】トレンチ充てんステップを示す、図７に記載した部分の断面図。
【図９】ゲート形成およびシリサイド化ステップを示す、図７に記載した部分の断面図。
【図１０】図１ないし図９に示す部分のシャロウトレンチ分離プロセスを示す概略的なブロック図。
【図１１】酸化物およびハードマスク除去ステップを示す、図１５に記載のシャロウトレンチ分離（ＳＴＩ）プロセスの例示的な実施形態において使用されるシリコン・オン・インシュレータ（ＳＯＩ）基板の一部の概略的な断面図。
【図１２】トレンチ充てんステップを示す、図１１に記載した部分の断面図。
【図１３】歪み半導体形成ステップを示す、図１２に記載した部分の断面図。
【図１４】ゲート形成およびシリサイド化ステップを示す、図１３に記載した部分の断面図。
【図１５】図１ないし図５および図１１ないし図１４に示す部分のシャロウトレンチ分離プロセスを示す概略的なブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成17年12月21日(2005.12.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１層（１６）を含んだ基板（１５）中にトレンチ分離領域を有している集積回路を製造する方法であって、
トレンチ分離領域の位置に関連するアパーチャ（３４）を形成すべく、前記第１層（１６）を選択的にエッチングするステップと、
前記アパーチャ（３４）を形成するように、前記第１層（１６）を選択的にエッチングした後、前記第１層（１６）上に歪み半導体材料（３６）を形成するステップと、
前記第１層（１６）上に歪み半導体材料（３６）を形成した後、トレンチ分離領域を形成すべく、前記アパーチャ（３４）中に絶縁材料（４２）を形成するステップと、
を含む、方法。
【請求項２】
前記歪み半導体材料（３６）は、前記アパーチャ（３４）の側壁上に形成される、請求項１記載の方法。
【請求項３】
前記歪み半導体材料（３６）はシリコンであり、前記第１層（１６）はシリコンゲルマニウムである、請求項１記載の方法。
【請求項４】
前記第１層（１６）はＢＯＸ層（１４）上にある、請求項１記載の方法。
【請求項５】
埋込酸化膜（ＢＯＸ）層（１４）上の化合物半導体層（１６）中にシャロートレンチ分離構造を形成する方法であって、
前記化合物半導体層（１６）上にハードマスク層（２２）を形成するステップと、
所定の位置において前記ハードマスク層（２２）を除去するステップと、
前記所定の位置の下の前記化合物半導体層（１６）中にトレンチ（３４）を形成するステップと、
前記ハードマスク層（２２）をストリッピングするステップと、
前記トレンチ（３６）を形成するステップの後、前記化合物半導体層（１６）上に歪み半導体層（３６）を形成するステップと、
前記歪み半導体層（３６）の形成後、シャロートレンチ分離構造を形成すべく、前記トレンチ（３４）中に絶縁材料（４２）を形成するステップと、
を含む、方法。
【請求項６】
前記歪み半導体層（３６）上にシリサイド層（４６）を形成するステップをさらに含む、請求項５記載の方法。
【請求項７】
７５０℃未満の低温で、前記トレンチ（３４）中にライナーを形成するステップをさらに含む、請求項５記載の方法。
【請求項８】
化合物半導体層（１６）と、
前記化合物半導体層（１６）の下の埋込酸化膜（ＢＯＸ）層（１４）と、
前記化合物半導体層（１６）上の歪み半導体層（３６）と、
前記化合物半導体層（１６）中に配置される、分離トレンチ（３４）と、を含んでおり、
前記分離トレンチ（３４）は、絶縁材料（４２）および側壁を含んでおり、
前記分離トレンチ（３４）の側壁は、少なくともその一部が前記歪み半導体層（３６）によって被覆されている、
集積回路。
【請求項９】
前記分離トレンチ（３４）間のゲート構造（４８）をさらに含む、請求項８記載の集積回路。
【請求項１０】
前記歪み半導体材料（３６）はシリコンを含んでおり、化合物半導体層はシリコンゲルマニウムを含んでおり、前記トレンチ（３４）は、前記歪み半導体層（３６）の上面から埋込酸化膜層（１４）の底面まで広がる、請求項８記載の集積回路。
【国際調査報告】
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