(57)【要約】【構成】自己整列リセス・ゲート構造及び形成方法が開示されている。最初に，絶縁用のフィールド酸化物領域を半導体基板内に形成する。半導体基板の上に形成された絶縁層内に複数のコラムを画定し，それに続いて，薄い犠牲酸化物層を半導体基板の露出領域の上に形成するが，フィールド酸化物領域の上には形成しない。次に，各コラムの側壁上，並びに犠牲酸化物層及びフィールド酸化物領域の一部分の上に誘電体を設ける。第１エッチングを行い，それにより，半導体基板内に第１組のトレンチを，またフィールド酸化物領域内に複数のリセスを形成する。第２エッチングを行い，それにより，コラムの側壁上に残っている誘電体残留部を除去し，かつ第２組のトレンチを形成する。次に，第２組のトレンチ内及びリセス内にポリシリコンを堆積させ，それにより，リセス導電性ゲートを形成する。【選択図】図１３
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【特許請求の範囲】
【請求項１】
リセス・ゲート構造を形成する方法であって，
半導体基板上に絶縁コラムを形成し，
隣接する絶縁コラムをガイドとして使用して前記半導体基板内に前記隣接する絶縁コラム間にトレンチを形成し，
前記トレンチの底部及び側壁上にゲート酸化物を形成し，そして
前記トレンチの内部及び上部に導電性領域を形成する，
方法。
【請求項２】
前記絶縁コラムは互いに約５０ｎｍから約１００ｎｍの距離を離間させて設けられる，請求項１に記載の方法。
【請求項３】
前記距離は約８０ｎｍである，請求項２に記載の方法。
【請求項４】
前記絶縁コラムは約２０ｎｍから約８００ｎｍの高さに形成される，請求項１に記載の方法。
【請求項５】
前記トレンチは約２００ｎｍから約７００ｎｍの深さにエッチングされる，請求項１に記載の方法。
【請求項６】
前記トレンチは前記距離の約７５％未満の幅に形成される，請求項２に記載の方法。
【請求項７】
前記導電性領域はポリシリコンを有する，請求項１に記載の方法。
【請求項８】
前記導電性領域は金属からなる，請求項１に記載の方法。
【請求項９】
前記導電性領域はシリサイドからなる，請求項１に記載の方法。
【請求項１０】
前記シリサイドはＣｏＳｉ，ＴｉＳｉ，ＭｏＳｉ及びＮｉＳｉからなる群から選択された材料で形成される，請求項９に記載の方法。
【請求項１１】
前記導電性領域は前記シリサイドの上に絶縁体をさらに有する，請求項９に記載の方法。
【請求項１２】
前記絶縁体は窒化物又はエッチ−ストップ絶縁体である，請求項１１に記載の方法。
【請求項１３】
リセス・ゲート構造を形成する方法であって，
半導体基板の上に絶縁コラムを形成し，
隣接する絶縁コラムをガイドとして使用して前記半導体基板内に前記隣接する絶縁コラム間にトレンチを形成し，
前記トレンチの底部及び側壁上にゲート酸化物を形成し，
前記トレンチの内部及び上部に導電性領域を形成し，そして
前記半導体基板内において前記トレンチの内部の前記導電性領域の側部にソース及びドレーン領域を形成する，
方法。
【請求項１４】
前記絶縁コラムは互いに約５０ｎｍから約１００ｎｍの距離を離間させて設けられる，請求項１３に記載の方法。
【請求項１５】
前記距離は約８０ｎｍである，請求項１４に記載の方法。
【請求項１６】
前記絶縁コラムは約２０ｎｍから約８００ｎｍの高さに形成される，請求項１３に記載の方法。
【請求項１７】
前記トレンチは約２００ｎｍから約７００ｎｍの深さにエッチングされる，請求項１３に記載の方法。
【請求項１８】
前記トレンチは前記距離の約７５％未満の幅に形成される，請求項１４に記載の方法。
【請求項１９】
前記導電性領域はポリシリコン又は金属を有する，請求項１４に記載の方法。
【請求項２０】
前記導電性領域は金属シリサイドからなる，請求項１４に記載の方法。
【請求項２１】
前記金属シリサイドはＣｏＳｉ，ＴｉＳｉ，ＭｏＳｉ及びＮｉＳｉからなる群から選択された材料で形成される，請求項２０に記載の方法。
【請求項２２】
前記導電性領域は前記金属シリサイドの上に絶縁体をさらに有する，請求項２０に記載の方法。
【請求項２３】
前記絶縁体は窒化物又はエッチ・ストップ絶縁体である，請求項２２に記載の方法。
【請求項２４】
半導体ディバイス用の自己整列リセス・ゲート構造を形成する方法であって，
半導体基板の上に絶縁層を設け，
前記絶縁層にパターニングして，互いに離間配置された複数の絶縁コラムを形成し，かつ前記半導体基板の領域を露出させ，
前記半導体基板の前記領域上に酸化物層を設け，
前記複数の絶縁コラムの各々の側壁上及び前記酸化物層の一部分上に誘電体を設け，
前記半導体基板内に前記酸化物層を貫通する第１の幅の第１組のトレンチを画定し，
前記半導体基板内に，前記第１の幅より大きい第２の幅の第２組のトレンチを画定し，
前記第２組のトレンチ内にゲート酸化物を形成し，そして
前記ゲート酸化物上及び前記第２組のトレンチの内部に導電体層を形成してリセス導電ゲートを形成する，
方法。
【請求項２５】
前記複数の絶縁コラムは互いに約５０ｎｍから約１００ｎｍの距離を離間させて設けられる，請求項２４に記載の方法。
【請求項２６】
前記距離は約８０ｎｍである，請求項２５に記載の方法。
【請求項２７】
前記複数の絶縁コラムは約２０ｎｍから約８００ｎｍの高さに形成される，請求項２４に記載の方法。
【請求項２８】
前記酸化物層は約３ｎｍから約２０ｎｍの厚さに形成される，請求項２４に記載の方法。
【請求項２９】
前記複数の絶縁コラムの各々の側壁上に前記誘電体を設ける前記動作は，前記酸化物層上及び前記コラム上に誘電体層を形成すること，及び前記誘電体層の一部分を除去して前記誘電体を形成することをさらに含む，請求項２４に記載の方法。
【請求項３０】
前記第１組のトレンチは前記距離の約５０％の幅に形成される，請求項２４に記載の方法。
【請求項３１】
前記第１組のトレンチを画定する前記動作は，前記酸化物層及び前記半導体基板を第１エッチャントでエッチングすることをさらに含む，請求項２４に記載の方法。
【請求項３２】
前記第１組のトレンチを画定する前記動作は，前記酸化物層を除去すること，及び前記誘電体の一部分を除去することをさらに含み，それにより，前記絶縁コラムの前記側壁及び前記半導体基板の近傍に誘電体残留部を形成する，請求項３１に記載の方法。
【請求項３３】
前記第１エッチャントはＨＢｒ雰囲気内で酸化物に対する選択性を有する，請求項３１に記載の方法。
【請求項３４】
前記第１組のトレンチは約１００ｎｍから約５００ｎｍの深さに形成される，請求項３１に記載の方法。
【請求項３５】
前記第２組のトレンチは前記距離の約７５％未満の幅に形成される，請求項２５に記載の方法。
【請求項３６】
前記第２組のトレンチを画定する前記動作は，前記半導体基板を第２エッチャントでエッチングする動作をさらに含む，請求項２４に記載の方法。
【請求項３７】
前記第２組のトレンチを画定する前記動作は，前記誘電体残留部を除去することをさらに含む，請求項３６に記載の方法。
【請求項３８】
前記第２エッチャントはＴＭＡＨエッチャントである，請求項３６に記載の方法。
【請求項３９】
前記第２組のトレンチは約２００ｎｍから約７００ｎｍの深さに形成される，請求項３６に記載の方法。
【請求項４０】
前記導電体層を形成する前記動作は，前記第２組のトレンチを完全に埋め，かつ隣接する絶縁コラムの間に約５ｎｍから約１００ｎｍ延びるようにポリシリコン層を設けることをさらに含む，請求項２４に記載の方法。
【請求項４１】
前記導電体層上及び前記隣接する絶縁コラムの間に遷移金属層を形成し，
前記遷移金属層上及び前記隣接する絶縁コラムの間にキャップ層を形成し，
前記絶縁コラムを除去し，そして
前記自己整列リセス・ゲート構造の側壁上に絶縁スペーサを形成する，
動作をさらに含む，請求項２４に記載の方法。
【請求項４２】
前記キャップ層は窒化物で形成される，請求項４１に記載の方法。
【請求項４３】
前記キャップ層はエッチ・ストップ絶縁体で形成される，請求項４１に記載の方法。
【請求項４４】
半導体ディバイス用の自己整列リセス・ゲート構造を形成する方法であって，
半導体基板上に，誘電体を有する複数の絶縁領域を形成し，
前記半導体基板上に第１絶縁層を形成し，
前記第１絶縁層にパターニングして，互いに約５０ｎｍから約１００ｎｍの距離を離間させて設けられた複数のコラムを形成し，かつ前記半導体基板の第１露出領域及び前記誘電体の第２露出領域を形成し，
前記誘電体の前記第２露出領域の上には形成せず，前記半導体基板の前記第１露出領域の上に酸化物層を形成し，
前記複数のコラム上，並びに前記酸化物層及び前記誘電体上に第２絶縁層を形成し，
前記第２絶縁層を選択的にエッチングして，互いに離間配置された前記複数のコラムの各々の側壁上，並びに前記酸化物層の一部分上及び前記誘電体上に絶縁スペーサを形成し，
前記半導体基板内に前記酸化物層を貫通する第１の幅の第１組のトレンチを画定し，
前記複数の絶縁領域の前記誘電体内に複数のリセスを画定し，
前記半導体基板内に，前記第１の幅より大きい第２の幅の第２組のトレンチを画定し，
前記第２組のトレンチ内にゲート酸化物を形成し，
前記ゲート酸化物の上，前記第２組のトレンチの内部，及び前記複数のリセスの内部に導電体層を形成し，それにより，前記第２組のトレンチに対応する第１の複数のリセス導電ゲートと，前記複数のリセスに対応する第２の複数のリセス導電ゲートとを形成し，そして
前記第１及び第２の複数のリセス導電ゲート上に，前記隣接するコラムの間に延びるキャップ体を設ける，
動作を含む方法。
【請求項４５】
前記第１組のトレンチは約１００ｎｍから約５００ｎｍの深さにエッチングされる，請求項４４に記載の方法。
【請求項４６】
前記第１組のトレンチは前記距離の約５０％の幅にエッチングされる，請求項４４に記載の方法。
【請求項４７】
前記第２組のトレンチは約２００ｎｍから約７００ｎｍの深さにエッチングされる，請求項４４に記載の方法。
【請求項４８】
前記第２組のトレンチは前記距離の約７５％未満の幅に形成される，請求項４４に記載の方法。
【請求項４９】
前記複数のリセスは前記誘電体内で約１ｎｍから約１０ｎｍの深さにエッチングされる，請求項４４に記載の方法。
【請求項５０】
前記導電体層はポリシリコンで形成される，請求項４４に記載の方法。
【請求項５１】
前記導電体層はシリサイドで形成される，請求項４４に記載の方法。
【請求項５２】
前記シリサイドはＣｏＳｉ，ＴｉＳｉ，ＭｏＳｉ及びＮｉＳｉからなる群から選択された材料で形成される，請求項５１に記載の方法。
【請求項５３】
前記導電体層は前記シリサイドの上に絶縁体をさらに有する，請求項５１に記載の方法。
【請求項５４】
前記絶縁体は窒化物又はエッチ・ストップ絶縁体である，請求項５３に記載の方法。
【請求項５５】
メモリ・セルを形成する方法であって，
半導体基板上に絶縁層を設ける動作，
前記半導体基板内に作製される自己整列リセス・ゲート構造，並びに前記半導体基板内で前記ゲート構造に近接したソース及びドレーン領域を有するトランジスタを形成し，そして
前記ソース／ドレーン領域の上にキャパシタを形成する，
動作を含み，前記トランジスタを形成する前記動作は，
前記絶縁層をパターニングして，互いに所定距離を離間させて設けられた複数のコラムを形成し，かつ前記半導体基板の領域を露出させ，
前記半導体基板の前記領域上に犠牲酸化物層を設け，
前記複数のコラムの各々の側壁上及び前記犠牲酸化物層の一部分上に窒化物を設け，
前記半導体基板内に，前記犠牲酸化物層を貫通する，前記所定距離の約５０％の第１の幅の第１組のトレンチを画定し，
前記窒化物及び前記犠牲酸化物層の一部分を除去して，前記半導体基板内に，前記第１幅より大きいが前記所定距離の約７５％未満の第２の幅の第２組のトレンチを画定し，
前記第２組のトレンチ内にゲート酸化物を形成し，そして
前記ゲート酸化物上及び前記第２組のトレンチの内部に導電体層を形成し，それにより，前記自己整列リセス・ゲート構造を形成する，
動作をさらに含む方法。
【請求項５６】
前記絶縁層はシリコン窒化物及びシリコン酸化物からなる群から選択された材料で形成される，請求項５５に記載の方法。
【請求項５７】
前記メモリ・セルはＤＲＡＭメモリ・セルである，請求項５５に記載の方法。
【請求項５８】
前記メモリ・セルは集積回路の一部分である，請求項５５に記載の方法。
【請求項５９】
前記メモリ・セルはプロセッサに結合されたメモリ回路の一部分である，請求項５５に記載の方法。
【請求項６０】
前記プロセッサ及び前記メモリ回路の少なくとも一方は前記自己整列リセス・ゲート構造を含む，請求項５９に記載の方法。
【請求項６１】
前記導電体層はシリサイドを有する，請求項５５に記載の方法。
【請求項６２】
前記シリサイドはコバルト・シリサイド，チタン・シリサイド，モリブデン・シリサイド又はニッケル・シリサイドである，請求項６１に記載の方法。
【請求項６３】
半導体基板の表面の下に位置して第１の幅を有する第１リセス・ゲート領域と，
前記第１リセス・ゲート領域の近傍に位置して第２の幅を有する第２ゲート領域であって，前記半導体基板の前記表面の上に約２０ｎｍから約８００ｎｍ延びている第２ゲート領域と，
を備える自己整列リセス・ゲート構造。
【請求項６４】
前記第２の幅は前記第１の幅より大きい，請求項６３に記載の自己整列リセス・ゲート構造。
【請求項６５】
前記第２の幅は約５０ｎｍから約１００ｎｍである，請求項６３に記載の自己整列リセス・ゲート構造。
【請求項６６】
前記第２の幅は約８０ｎｍである，請求項６５に記載の自己整列リセス・ゲート構造。
【請求項６７】
前記第１の幅は約３５ｎｍから約７５ｎｍである，請求項６５に記載の自己整列リセス・ゲート構造。
【請求項６８】
前記第１の幅は約６０ｎｍである，請求項６３に記載の自己整列リセス・ゲート構造。
【請求項６９】
前記第１リセス・ゲート領域は約１００ｎｍから約１，０００ｎｍの高さを有する，請求項６３に記載の自己整列リセス・ゲート構造。
【請求項７０】
前記第１及び第２リセス・ゲート領域の少なくとも一方はポリシリコン材料により構成される，請求項６３に記載の自己整列リセス・ゲート構造。
【請求項７１】
前記第１及び第２ゲート領域の少なくとも一方は金属により構成される，請求項６３に記載の自己整列リセス・ゲート構造。
【請求項７２】
前記第１及び第２ゲート領域の少なくとも一方はシリサイドにより構成される，請求項６３に記載の自己整列リセス・ゲート構造。
【請求項７３】
前記シリサイドはコバルト・シリサイド，チタン・シリサイド，モリブデン・シリサイド又はニッケル・シリサイドである，請求項７２に記載の自己整列リセス・ゲート構造。
【請求項７４】
前記シリサイドの上に絶縁層をさらに有する，請求項７２に記載の自己整列リセス・ゲート構造。
【請求項７５】
前記絶縁層は窒化物からなる，請求項７４に記載の自己整列リセス・ゲート構造。
【請求項７６】
前記絶縁層はエッチ・ストップ絶縁体からなる，請求項７４に記載の自己整列リセス・ゲート構造。
【請求項７７】
前記第２ゲート領域の上に遷移金属層をさらに有する，請求項６３に記載の自己整列リセス・ゲート構造。
【請求項７８】
前記遷移金属層の上に窒化物キャップ体をさらに有する，請求項６３に記載の自己整列リセス・ゲート構造。
【請求項７９】
半導体基板の表面の下に位置して，約３５ｎｍから約７５ｎｍの第１の幅を有する第１リセス・ゲート領域，
約５０ｎｍから約１００ｎｍの第２の幅を有し，かつ前記半導体基板の前記表面の上に約２０ｎｍから約８００ｎｍ延びている第２ゲート領域，及び
前記第２ゲート領域の側壁上に位置するが，前記第１リセス・ゲート領域の側壁上には位置しない絶縁スペーサ，
を有する自己整列リセス・ゲート構造。
【請求項８０】
前記第の２幅は約８０ｎｍである，請求項７９に記載の自己整列リセス・ゲート構造。
【請求項８１】
前記第１の幅は約６０ｎｍである，請求項７９に記載の自己整列リセス・ゲート構造。
【請求項８２】
前記第１及び第２リセス・ゲート領域は導電体により構成される，請求項７９に記載の自己整列リセス・ゲート構造。
【請求項８３】
前記導電体はシリサイドである，請求項８２に記載の自己整列リセス・ゲート構造。
【請求項８４】
前記シリサイドはＣｏＳｉ，ＴｉＳｉ，ＭｏＳｉ及びＮｉＳｉからなる群から選択された材料で形成される，請求項８３に記載の自己整列リセス・ゲート構造。
【請求項８５】
前記第１及び第２リセス・ゲート領域はポリシリコン材料により構成され，請求項７９に記載の自己整列リセス・ゲート構造。
【請求項８６】
前記第２ゲート領域の上に遷移金属層をさらに有する，請求項７９に記載の自己整列リセス・ゲート構造。
【請求項８７】
前記遷移金属層の上に窒化物キャップ体をさらに有する，請求項７９に記載の自己整列リセス・ゲート構造。
【請求項８８】
シリコン基板と，
前記シリコン基板内に作製された自己整列リセス・ゲート構造を有するトランジスタであって，前記自己整列リセス・ゲート構造が，前記シリコン基板の表面の下に位置して第１の幅を有する第１リセス・ゲート領域，及び前記第１の幅より大きい第２の幅を有して前記半導体基板の前記表面の上に延びている第２ゲート領域を有する，トランジスタと，
前記ゲート構造の近傍に配置された前記シリコン基板内の不純物添加領域と，
前記不純物添加領域の上に形成され，かつそれに電気的に接続されたキャパシタと，
を有するメモリ・セル。
【請求項８９】
前記第２ゲート領域は前記半導体基板の前記表面の上に約２０ｎｍから約８００ｎｍ延びている，請求項８８に記載のメモリ・セル。
【請求項９０】
前記第２ゲート領域は前記半導体基板の前記表面の上に約２００ｎｍ延びている，請求項８９に記載のメモリ・セル。
【請求項９１】
前記第２の幅は前記第１の幅より約２５％大きい，請求項８８に記載のメモリ・セル。
【請求項９２】
前記第１及び第２リセス・ゲート領域は導電体により構成される，請求項８８に記載のメモリ・セル。
【請求項９３】
前記導電体はシリサイドである，請求項９２に記載のメモリ・セル。
【請求項９４】
前記シリサイドはＣｏＳｉ，ＴｉＳｉ，ＭｏＳｉ及びＮｉＳｉからなる群から選択された材料で形成される，請求項９３に記載のメモリ・セル。
【請求項９５】
前記シリサイドの上にキャップ体をさらに有する，請求項９３に記載のメモリ・セル。
【請求項９６】
前記キャップ体は窒化物又はエッチ・ストップ絶縁体で形成される，請求項９５に記載のメモリ・セル。
【請求項９７】
前記メモリ・セルがＤＲＡＭメモリ・セルである，請求項８８に記載のメモリ・セル。
【請求項９８】
前記メモリ・セルがプロセッサに結合されたメモリ回路の一部分である，請求項８８に記載のメモリ・セル。
【請求項９９】
前記プロセッサ及び前記メモリ回路の少なくとも一方は前記ゲート構造を含む，請求項９８に記載のメモリ・セル。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は，ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルに，特にそれらの形成（formation）のための新規な方法に関する。
【背景技術】
【０００２】
ダイナミック・ランダム・アクセス・メモリ・セルは通常，酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などのアクセス・ディバイスに結合された電荷蓄積キャパシタ（又はセル・キャパシタ）を有する。ＭＯＳＦＥＴは，キャパシタ上の電荷の印加又は除去を行い，それにより，蓄積電荷によって規定される論理状態に影響を与えるように機能する。キャパシタに蓄積された電荷量は，電極（又は蓄積ノード）領域及び電極間間隔によって決定される。動作電圧，リーケージ・レート及びリフレッシュ・レートなどのＤＲＡＭ動作の条件は一般的に，ある最少電荷をキャパシタによって蓄積することを要求するであろう。
【０００３】
記憶容量をより大きくするという継続的な傾向から，記憶セルのパッキングを増加させなければならないが，各々が，必要なキャパシタンス・レベルを維持しなければならない。これは，ＤＲＡＭ作製技術の厳しい要求である。最近では，セル・キャパシタのパッキング密度を増加させ，及び／又は同時にトランジスタ寸法を減少させる試みが行われているが，結果は限られている。たとえば，１つの方法は，基板及びソース／ドレーン領域の上に形成されるトランジスタ・ゲート電極の長さを短くし，それにより，集積密度を高めることである。残念ながら，しきい値電圧の低下及び／又はパンチ−スルー現象などのいわゆるショート・チャネル効果が現れやすい。上記の不利な点の改善には，周知のスケーリング方法が有効である。しかしながら，この方法は，基板のドーピング密度を増加させ，かつ供給電圧の低下を必要とし，このことは，電気的雑音及びしきい値電圧の変動に関する余裕度の減少につながる。チャネル・ドーピングが高くなるほど，蓄積ノード接合部で高電界であるために保持時間が減少する。
【０００４】
したがって，半導体回路の集積を高めることができるとともに，チャネルにより多くのドーパントを添加することなくショート−チャネル効果の発生を防止することができる，ＭＯＳ半導体ディバイスを形成する（forming）のための改良方法が必要とされている。
【発明の開示】
【０００５】
本発明の一実施形態は，自己整列リセスゲート構造（self-aligned recessed gate structure）を有するＤＲＡＭアクセス・トランジスタなどのメモリ・ディバイスを形成する方法を提供する。半導体基板の上に形成された絶縁層内に複数の絶縁コラム（insulating column）を形成し，それに続いて，半導体基板の露出領域上に薄い犠牲酸化物層（sacrificial oxide layer）を形成する。次に，各コラム（column）の側壁上及び犠牲酸化物層の一部分の上に誘電体を設ける。第１のエッチングを行って，半導体基板内に第１の幅をもつ第１組のトレンチ（trench）を形成する。第１のエッチングの結果として，薄い犠牲酸化物層が完全に除去されるが，誘電体は部分的に除去されるだけであって，誘電体残留部（dielectric residue）がコラムの側壁上に形成される。第２のエッチングを行って，コラムの側壁上に残っている誘電体残留部を除去し，かつ第１組のトレンチの第１の幅より大きい第２の幅をもつ第２組のトレンチを形成する。
【０００６】
この発明の別の実施形態は，ＤＲＡＭアクセス・トランジスタ用の自己整列リセス・ゲート構造を提供する。自己整列リセス・ゲート構造は，半導体基板の表面の下に位置し，約３５ｎｍ〜約７５ｎｍ，より好ましくは約６０ｎｍの幅をもつ第１のリセス・ゲート領域を有する。自己整列リセス・ゲート構造は，上記半導体基板の表面の上に約２０ｎｍ〜約８００ｎｍ延びる第２のゲート領域も有する。第２のゲート領域は，約５０ｎｍ〜約１００ｎｍ，より好ましくは約８０ｎｍの幅を有する。絶縁スペーサが，第１のリセス・ゲート領域の側壁上ではなく，第２のゲート領域の側壁上に配置される。
【０００７】
この発明のこれらの及び他の利点及び特徴は，この発明の例示的な実施形態を示す詳細な説明及び添付図面からより明らかになるであろう。
【実施例】
【０００８】
以下の詳細な説明では，この発明を実施することができるさまざまな特定の例示的な実施形態を参照する。これらの実施形態は，当業者であればこの発明を実施することができるように十分に詳細に説明されており，他の実施形態も用いることができること，並びに構造的，論理的及び電気的変更を加えることができることを理解されたい。
【０００９】
以下の説明で使用する「ウェハ（wafer）」又は「基板（substrate）」という表現は，半導体表面を有する任意の（全ての）半導体ベースの構造（semiconductor-based structure）を含むことができる。ウェハ及び構造は，シリコン，シリコン−オン・インシュレータ（silicon-on insulator）（ＳＯＩ），シリコン−オン・サファイア（silicon-on sapphire）（ＳＯＳ），ドープ（不純物添加）の及びアンドープ（無添加）の半導体（doped and undoped semiconductors），ベース半導体基礎によって支持されたシリコンのエピタキシャル層，及び他の半導体構造を含むことを理解されたい。半導体は，シリコンベース（silicon-based）でなくてもよい。半導体は，シリコンーゲルマニウム，ゲルマニウム，又はガリウム砒素であってもよい。
【００１０】
次に図面を参照するが，同じ構成要素には同じ参照番号が付けられており，図１〜図１３は，この発明の例示的な実施形態に従って形成されたアクセス・トランジスタを有するＤＲＡＭメモリ・ディバイス１００（図１３）を形成する（forming）方法を示す。図１は，シャロー・トレンチ・アイソレーション（shallow trenches isolation）（ＳＴＩ）領域２０を内部に従来方法で形成している半導体基板１０を示す。１つの例示的な実施形態では，シャロー・トレンチ・アイソレーション領域２０を得るために，基板１０をまず，約１００ｎｍ〜約１，０００ｎｍ，好ましくは約３００ｎｍの深さにエッチングする。シャロー・トレンチの形成に続いて，絶縁誘電体（isolation dielectric），たとえば高密度プラズマ（ＨＤＰ）酸化物，すなわち狭いトレンチを効果的に埋める能力の高い材料をトレンチに埋め込む。別法として，絶縁誘電体でトレンチを満たす前に，たとえば酸化物又はシリコン窒化物で形成された絶縁層をトレンチの側壁上に形成するようにしてもよく，そうすれば，これにより，トレンチの底部の隅部の平滑化を助けるとともに，後でトレンチを埋めるのに使用される誘電体内の応力の量を低減させることができる。
【００１１】
図１は，従来の半導体プロセス技法に従って半導体基板１０の上に形成された絶縁層１４も示す。絶縁層１４は，たとえばＴＥＯＳ酸化物などのシリコン酸化物，又はシリコン窒化物（Ｓｉ3Ｎ4）などの窒化物により構成される。絶縁層１４は，基板１０の上に約１０ｎｍ〜約１，０００ｎｍ，より好ましくは約２００ｎｍの厚さに形成される。この出願では，絶縁層１４をＴＥＯＳ酸化物層１４に関連させて説明するが，絶縁層１４を，たとえばシリコン窒化物又は他の絶縁体で形成することもできることを理解する必要があり，したがって，この発明はＴＥＯＳ酸化膜の使用に限定されない。ＴＥＯＳ酸化物層（oxide layer）（酸化膜）１４は，化学気相成長法（ＣＶＤ）などの既知の成膜方法，又は特に電子サイクロトロン共鳴プラズマ強化ＣＶＤによる低温成膜方法によって形成してもよい。
【００１２】
次に，ＴＥＯＳ酸化物層１４の上に約１００ｎｍ〜約１，０００ｎｍの厚さに形成されたフォトレジスト層１５（図１）を使用して，ＴＥＯＳ酸化物層１４にパターンを施す（パターニング）。マスク（図示せず）でフォトレジスト層１５にパターンを施し，パターンを施されたフォトレジストを介してＴＥＯＳ酸化物層１４を異方性エッチングし，それにより，幅Ｗが約５０ｎｍ〜約１００ｎｍ，より好ましくは約８０ｎｍ，高さＨが約２０ｎｍ〜約８００ｎｍ，より好ましくは約２００ｎｍである複数のＴＥＯＳ酸化物コラム（TEOS oxide column）１８又は線（line）（図２）を得る。図２に示されているように，ＴＥＯＳ酸化物コラム１８は，互いに約５０ｎｍ〜約１００ｎｍ，より好ましくは約８０ｎｍの距離Ｄ（例示的には，幅Ｗとほぼ同じ）を離して設けられる。より詳細には後述するように，距離Ｄは，基板１０の表面の上に位置し，この発明の実施形態に従って形成される自己整列リセス・ゲート構造（self-aligned recessed gate structure）の一部分の幅を表す。図２に示されているように，ＴＥＯＳ酸化物コラム１８はまた，半導体基板１０の表面１１の上近傍の領域Ａと，ＳＴＩ領域２０の誘電体の上近傍の領域Ｂとを画定する。
【００１３】
フォトレジスト層１５は，たとえば酸素プラズマなどの従来技法により，又は基板１０に紫外線を照射してフォトレジストを劣化させることにより除去され，図２の構造を得ることができる。
【００１４】
次に図３を参照する。ＴＥＯＳ酸化物コラム１８の形成（formation）に続いて，図３に示すように，厚さが約３ｎｍ〜約２０ｎｍ，より好ましくは約５ｎｍの薄い犠牲酸化物層（犠牲酸化膜）（sacrificial oxide layer）２２を半導体基板１０の領域Ａに対応するが，領域Ｂには対応しない露出表面１９（図２）の上に熱成長させる。領域Ｂは領域２０内のフィールド絶縁酸化物（field isolation oxide）の上に位置するので，領域Ｂ内に成長する酸化物は検出できない。詳細には後述するように，犠牲酸化物層２２は，ポリ・スペーサ・エッチ（poly spacer etch）中にエッチ・ストップ層として用いられるであろう。犠牲酸化物層２２の形成に続いて，図３に示されているように，ドープ又はアンドープ（不純物添加又は無添加）（doped or undoped）ポリシリコン層２４をＴＥＯＳ酸化物コラム１８，薄い犠牲酸化物層２２及びＳＴＩ領域２０の誘電体の上に形成する。ポリシリコン層２４は，約３００℃〜約６００℃の温度で成膜技法，たとえばＣＶＤ又はＬＰＣＶＤ法によって幅Ｗ又は距離Ｄ（図２）の約１／４〜１／３の厚さに形成される。
【００１５】
次に，ＴＥＯＳ酸化物コラム１８，薄い犠牲酸化物層２２，及びＳＴＩ領域２０の誘電体の上に形成されたポリシリコン層２４を第１エッチャント（etchant）（エッチング液），たとえばＨＢｒベース化学による選択エッチャントなどで部分的にエッチングする。それは，犠牲酸化物層２２上及びＳＴＩ領域２０の誘電体上で中断し，図４に示されているように，ポリシリコン・スペーサ２５，２５ａを形成する。ポリシリコン・スペーサ２５，２５ａの高さは，リセス・ゲート（recessed gate）の所望深さに応じて，オーバーエッチングによって調節可能である。たとえば，１つの特定の実施形態では，ポリシリコン・スペーサ２５，２５ａの高さは約５０ｎｍ〜約５００ｎｍ，より好ましくは約１００ｎｍである。
【００１６】
図４のポリシリコン・スペーサ２５，２５ａの形成に続いて，半導体基板１０を，ＨＢｒ雰囲気で酸化物に対して高い選択性を有する第２エッチャント（エッチング液）を用いた指向性エッチング処理によって，たとえば約１００ｎｍ〜約５００ｎｍ，より好ましくは約１００ｎｍ〜約１５０ｎｍの深さλ1（図５）までエッチングし，それにより，第１トランジスタ・トレンチ（trench）又は溝（groove）２８（図５；図５ａ）を得る。そこには，詳細は後述するように，ＤＲＡＭメモリ・ディバイス１００（図１２）の第１組のリセス自己整列ゲート構造（recessed self-aligned gate structure）が後に形成される。第１トランジスタ・トレンチ２８の形成の終了時に，ポリシリコン・スペーサ２５はほとんど完全に消耗され，図５に示されているように，ポリシリコン残留部（polysilicon residue）２６が第１トランジスタ・トレンチ２８の近傍に残る。スペーサ２５の下の犠牲酸化物層２２は消耗されないで，シリコンエッチング処理によって発生する点食（ピッチング）（pitting）からシリコン表面を保護する。第１トランジスタ溝２８は図２の距離Ｄの約１／２である幅Ｗ1（図５）に形成される。
【００１７】
第１トランジスタ・トレンチ２８を形成するための選択エッチング中，ＳＴＩ領域２０の誘電体も，約１ｎｍ〜約１０ｎｍ，より好ましくは約５ｎｍの深さδ（図５）にエッチングされる。誘電体のこのエッチングは，酸化物に対するポリシリコン・エッチングのエッチング選択性に依存する。選択エッチングは，ポリシリコン残留部２６ａ（残留部２６と同じ）とＳＴＩリセス（STI recess）２９（図５）とを発生さる。ＳＴＩリセス２９には，詳細は後述するように，ＤＲＡＭメモリ・ディバイス１００（図１２）の第２組のリセス自己整列ゲート構造（recessed self-aligned gate structure）が後に形成される。
【００１８】
第１トランジスタ・トレンチ２８（図５；図５ａ）及びＳＴＩリセス２９（図５）の形成に続いて，次に第３エッチング，たとえばＴＭＡＨエッチングなどの等方性エッチング又はウェット・エッチングを行って，第１トランジスタ・トレンチ２８及びＳＴＩリセス２９の近傍に残留しているポリシリコン残留部２６，２６ａをそれぞれ除去し，図６の構造を得る。等方性エッチング又はウェット・エッチングの結果，第２トランジスタ・トレンチ又は溝３０（図６；図６ａ）も，第１トランジスタ・トレンチ２８の幅Ｗ1より大きい幅Ｗ2に形成される。すなわち，幅Ｗ2は図２の距離Ｄの３／４までである。第２トランジスタ溝３０はまた，深さλ2（図６）に形成される。これは第１トランジスタ溝の深さλ1より大きい，すなわち深さλ2は約２００ｎｍ〜約７００ｎｍ，より好ましくは約２５０ｎｍ〜約３００ｎｍである。
【００１９】
処理のこのステップにおいて，図６の半導体基板１０のすべての露出表面の洗浄ステップを選択的に行ってもよい。これに代えて，別の犠牲シリコン酸化物層を図６の半導体基板１０の露出表面上に成長させ，その後，従来方法によって剥離してもよく，これにより，存在するすべての不純物，粒子及び／又は残留部（物）を露出表面から確実に除去し，かつ溝３０内のシリコン表面を平滑化することができる。
【００２０】
第２トランジスタ・トレンチ３０の形成及び選択的洗浄ステップに続いて，図７に示されているように，薄いゲート酸化物層（ゲート酸化膜）（gate oxide layer）３２を第２トランジスタ・トレンチ３０の側壁及び底部，並びに半導体基板１０の領域Ａに対応する隣接露出表面上に選択的に形成するが，領域Ｂに対応するリセス２９上には形成しない。薄いゲート酸化物層３２は，酸素雰囲気内で約６００℃〜約１，０００℃の温度で約３ｎｍ〜約１０ｎｍの厚さまで熱成長させることができる。
【００２１】
次に，ポリシリコン体（ポリシリコン物質）（polysilicon material）３３（図７）を両領域Ａ，Ｂ内とともに基板１０の第２トランジスタ・トレンチ３０及びＳＴＩリセス２９内に形成する。ポリシリコン体３３は，ｎ＋又はｐ＋のドーピングをすることができ，また，たとえば約３００℃〜約６００℃の温度でＬＰＣＶＤ方法によって図７の構造全体にブランケット堆積（ブランケット成膜）し（blanket deposited），それにより，領域Ａ及びＢを完全に埋めてもよい。領域Ａ及びＢを完全に埋めてから，ポリシリコン体３３に対して軽度等方性ポリエッチング（mild isotropic poly etch）を施し，それにより，領域Ａ及びＢからポリシリコンの一部分をエッチ・バック（etch back）して，図８に示されているように，領域Ａ及び第２トランジスタ・トレンチ３０に対応するポリシリコン・ゲート（polysilicon gate layer）層３５，並びに領域Ｂ及びＳＴＩリセス２９に対応するポリシリコン・ゲート層３６を形成する。ポリシリコン・ゲート層３５，３６は，半導体基板１０の表面１１の上に約５ｎｍ〜約１００ｎｍ，より好ましくは約２５ｎｍの距離Ｈ1（図８）延びている。ポリシリコン・ゲート層３５，３６の高さＨ1をＴＥＯＳ酸化物コラム１８の高さＨより低くし，それにより，詳細は後述するように，残留金属クラッド・ゲート・スタック構造（remaining metal-clad gate stack structure）を形成することができるようにしなければならないことに留意されたい。
【００２２】
さらに図８を参照して，次に，約５ｎｍ〜約４０ｎｍのバリヤ層（barrier layer）３７をポリシリコン・ゲート層３５，３６の上に形成する。バリヤ層３７は，特に窒化タングステン（ＷＮｘ），窒化チタン（ＴｉＮ）又はチタン−リッチ（titanium-rich）ＴｉＮ材料で形成されるであろう。代替として，バリヤ層３７は，ホウ化ジルコニウム（ＺｒＢｘ），ホウ化チタン（ＴｉＢｘ），ホウ化ハフニウム（ＨｆＢｘ）又はホウ化タンタル（ＴａＢｘ）などの遷移金属ホウ化物層（transition metal boride layer）でもよい。そのような物質は，シリコンに対して良好な付着（接着）特性を示すとともに，遷移金属ホウ化物の約５〜１５０マイクロΩ−ｃｍの低い抵抗率のため，ゲート・スタックの全体の高さを減少させることができる。
【００２３】
バリヤ層３７の形成に続いて，バリヤ層３７の上及びＴＥＯＳ酸化物コラム１８の上に導電体（conductive material）３９（図８）を，たとえばブランケット堆積（成膜）によって形成し，それにより，図８の構造を完全に被覆する。次に，導電体３９及びバリヤ層３７に，たとえばＣＭＰ処理を施し，その次にエッチング処理を施し，それにより，導電体３９及びバリヤ層３７の一部分をＴＥＯＳ酸化物コラム１８の上部から，またＴＥＯＳ酸化物コラム１８間から除去して，図９に示されているような高導電性金属スタック（high conductive metal stack）４５を形成する。図９の高導電性スタックの各々は，パターンを施されたバリヤ層３８及び導電体層（conductive layer）４０を有する。導電体層４０は，特にチタン（Ｔｉ）又は窒化チタン（ＴｉＮ）などの物質で構成することができ，又は単純に特にコバルト・シリサイド（ＣｏＳｉ），チタン・シリサイド（ＴｉＳｉ），モリブデン・シリサイド（ＭｏＳｉ）又はニッケル・シリサイド（ＮｉＳｉ）などのシリサイド・プロセス（silicide process）によって形成することができる。当該技術では既知のように，ＴｉＳｉ及びＣｏＳｉはゲート誘電体にうまく接着せず，その結果，それらはゲート誘電体から外れるであろうが，ＮｉＳｉ及びＭｏＳｉはゲート誘電体にうまく接着することが知られており，既存のポリシリコン薄膜上に形成されたとき，十分にシリサイド化（silicided）される。
【００２４】
次に，基板１０の上に約５０ｎｍ〜約１００ｎｍの絶縁キャップ体を堆積（成膜）させ，それにより，図８の領域Ａ及びＢを完全に埋めて，基板上面を平坦化し，それにより，高導電性金属スタック４５の上にキャップ領域（cap region）５５（図９）を形成する。キャップ体は，シリコン窒化物又はシリコン酸化物などのシリコン誘電体で形成することができるが，ＴＥＯＳ，ＳＯＧ（スピン・オン・グラス（spin on glass））又はカーバイドを使用してもよい。キャップ体は，エッチ・ストップ絶縁体で形成することもできる。
【００２５】
以上に詳述した実施形態は，高導電性金属スタック４５を形成するために，遷移金属ホウ化物層３７などのバリヤ層の形成，及び遷移金属ホウ化物層３７の上に形成された導電体層４０の形成に関連して説明されているが，この発明がこれらの実施形態に限定されないことを理解されたい。したがって，この発明では，高導電性金属スタック４５の代わりに他のゲート構造を形成することも考えられる。たとえば，この発明の別の実施形態によれば，厚さが３０ｎｍ未満であるチタン（Ｔｉ）又は窒化チタン（ＴｉＮ）などの遷移金属の薄膜をポリシリコン・ゲート層３５，３６の上にＰＶＤ又はＣＶＤプロセスによって堆積（成膜）させることができる。任意であるが，チタン又は窒化チタン膜を，たとえばホウ素などのドーパント成分を含有するガスにさらに暴露することができる。ホウ素を用いる場合，ウェハを急速熱処理（rapid thermal process）（ＲＴＰ）室内に入れて，Ｂ2Ｈ6又はＢＦ3ガスを水素（Ｈ2），窒素（Ｎ2）及び／又はアルゴン（Ａｒ）ガスで希釈した流れをチタン又は窒化チタン膜の近傍に供給し，それにより，遷移金属ホウ化膜を形成する。
【００２６】
さらに別の実施形態では，チタン（Ｔｉ）などの遷移金属の薄膜をポリシリコン・ゲート層３５，３６の上に堆積（成膜）（deposit）させ，次にポリシリコン・ゲート層及び遷移金属膜にホウ素などのドーパントを注入する。したがって，単一のホウ素注入により，ドープ（不純物添加）（doped）ポリシリコン及び遷移金属層３７を形成することができる。
【００２７】
別法として，たとえば，コバルト，ニッケル，モリブデン，チタン又はタングステンなどのシリサイド（silicide）（図示せず）を形成することができる金属の層をポリシリコン・ゲート層３５，３６の上に約２０ｎｍ〜約５０ｎｍの厚さに堆積（成膜）させてもよい。堆積（成膜）（deposition）のために，ＲＦ又はＤＣによるスパッタリングを用いてもよいが，ＣＶＤなどの他の同様な方法を使用してもよい。シリサイドを形成することができる金属の堆積（成膜）に続いて，基板１０に急速熱アニール（rapid thermal anneal）（ＲＴＡ）を，窒素雰囲気を使用して約６００℃〜約８５０℃で一般的に約１０〜６０秒間にわたって施し，それにより，ポリシリコン・ゲート層３５，３６と直接接触している金属をそのシリサイドに変換する。シリサイド領域は，ポリシリコン・ゲート層３５，３６の上部に導電体領域を形成する。好ましくは，高融点金属（refractory metal）は，シリサイドでは低抵抗及び低抵抗率を有する。しかしながら，高融点金属シリサイドは，制限するわけではないが，チタン，コバルト，タングステン，タンタル，モリブデン，ニッケル及びプラチナを含めた任意の（すべての）高融点金属を含むことができる。シリサイドを用いる場合，上記のバリヤ層３７も任意に用いられるであろう。プロセス・ステップを簡略化するために，バリヤ層３７を省いてもよい。いずれにしても，ソース／ドレーンの酸化中にタングステン又はシリサイド材料が酸化されないように，プロセスの間，注意を払わなければならない。
【００２８】
次に図１０を参照する。高導電性金属スタック４５の形成及びキャップ領域５５の形成（図９）に続いて，ＴＥＯＳ酸化物コラム１８を，たとえばエッチングによって除去し，それにより，ＤＲＡＭメモリ・ディバイス１００の自己整列リセス・ゲート・スタック（self-aligned recessed gate stack）９０，１９０の形成（図１０）が完了する。自己整列リセス・ゲート・スタック９０，１９０を完成するための次のプロセス・ステップは，パターンを施したバリヤ層３８及びポリシリコン・ゲート層３５，３６の上に形成された導電体層４０を有する高導電性金属スタック４５に関連したものであり，かつそれについて説明するが，この発明がこの実施形態に限定されないで，他の実施形態，たとえばポリシリコン・ゲートの上に形成された誘電体（たとえば，高誘電率誘電体（high-k dielectric material））を備えたゲート・スタックの形成などの他の実施形態も考えられることを理解されたい。加えて，ゲート誘電体上の直接ゲート材料として用いることができるゲート・スタック，特にＴｉＮ，ＷＮ，Ｔａ，ＴａＮ又はＮｂなどの非シリサイド材料（non-silicide material）を有するゲート・スタックもこの発明では考えられ，上記実施形態は例示にすぎず，この発明はそれらに限定されないことを理解されたい。
【００２９】
この時点で，自己整列リセス・ゲート・スタック９０（図１０）（それぞれがゲート酸化物層３２，ポリシリコン・ゲート層３５，高導電性金属スタック４５及び窒化物キャップ５５を有する）と，自己整列リセス・ゲート・スタック１９０（図１０）（それぞれがポリシリコン・ゲート層３６，高導電性金属スタック４５及び窒化物キャップ５５を有する）とが形成されている。ここで，さらに後述するように，ソース及びドレーン領域のドーパント注入用のマスクとしてゲート構造を使用する従来の注入プロセス（implant process）に自己整列リセス・ゲート・スタック９０，１９０を使用することができる。
【００３０】
この時点で，トランジスタ形成のためのプロセス・ステップは，従来の半導体プロセス技法に従って進む。フロー・プロセスの次のステップは，ＴＥＯＳ酸化物コラム１８（図９）を除去する結果として得られる半導体基板１０の露出表面上及びゲート・スタック９０，１９０のポリシリコン側壁上に選択酸化物（selective oxide）９４（図１１）を成長させることである。選択酸化物９４は，酸素及び水素雰囲気内で約６００℃〜約１，０００℃の間の温度で約３ｎｍ〜約８ｎｍの厚さに熱成長させることができる。選択酸化物９４の成長に続いて，図１１に示されているように，たとえば窒化物などのスペーサ誘電体（spacer dielectric material）の層９５をゲート・スタック９０，１９０及び選択酸化物９４の上に形成する。
【００３１】
窒化物の層９５及び選択酸化物９４によって保護された自己整列リセス・ゲート・スタック９０，１９０は，ここで，図１２に示されているように，ソース及びドレーン領域９２，９６の形成及び低濃度不純物添加ドレーン（lightly doped drain）（ＬＤＤ）領域９６ａの形成を行うための従来型プロセス・ステップが施される。このために，層９５及び選択酸化物９４を通したドーピングを行って，ソース及びドレーン領域９２，９６並びに低濃度不純物添加ドレーン（ＬＤＤ）領域９６ａを形成し，その後，層９５及び選択酸化物９４のエッチ・バックを行って，図１２に示されているような窒化物スペーサ９５ａを形成する。これに代えて，窒化物の層９５及び選択酸化物９４を最初にエッチ・バックして窒化物スペーサ９５ａを形成し，その後，結果的に生じた構造にドーピングを行って，ソース及びドレーン領域９２，９６並びに低濃度不純物添加ドレーン（ＬＤＤ）領域９６ａを形成する。
【００３２】
図１２のソース及びドレーン領域９２，９６並びに低濃度不純物添加ドレーン（ＬＤＤ）領域９６ａの形成に続いて，たとえばＢＰＳＧなどの酸化物層１１０を通して半導体基板１０内に通じる導体１１７及び／又はキャパシタ１０７用のコンタクト開口も形成され，それにより，すべてが図１３に示されているＤＲＡＭメモリ・ディバイス１００などの半導体ディバイスが作製される。簡略化するために，図１３はビット・ライン１１８をキャパシタ構造１０７の上に形成する場合を示しているが，この実施形態は例示にすぎず，この発明では，キャパシタの下側にビット・ライン（又はビット・ラインの上にキャパシタ（ＣＯＢ））を形成することも考えられることを理解されたい。実際に，シリコンに対するプラグの長さが短縮され，それにより，ビット・ラインの寄生容量（parasitic capacity）が減少するであろうから，ＣＯＢにした実施形態が望ましい。
【００３３】
この発明の実施形態に従って形成された自己整列リセス・ゲート・スタック９０，１９０（図１０〜図１３）及び関連のトランジスタは，任意の集積回路構造に使用することができるであろう。一例では，それらは，図１４に示されているように，メモリ回路４４８，たとえばＤＲＡＭメモリ・ディバイス１００を備えるプロセッサ・ベースのシステム４００に使用することができる。コンピュータ・システムなどのプロセッサ・システムは一般的に，マイクロプロセッサ，ディジタル信号プロセッサ又は他のプログラマブル・ディジタル論理回路などの中央処理装置（ＣＰＵ）４４４を有し，これはバス４５２で入出力（Ｉ／Ｏ）装置４４６と通信する。メモリ４４８は，バス４５２でこのシステムと通信する。
【００３４】
たとえば，層３５，３６の形成用にポリシリコン材料などの特定材料を有する自己整列リセス・ゲート・スタック９０，１９０の形成に関連して，この発明の実施形態を以上に説明してきたが，この発明がこれらの特定例に限定されないことを理解されたい。したがって，この出願は，この発明の自己整列リセス・ゲート・スタック９０，１９０を形成するために当該技術分野において既知である他のゲート金属もしくは材料，又はそのような金属及び材料の組み合わせにも適用可能である。
【００３５】
さらに，ポリシリコン・スペーサ２５，２５ａなどのようなポリシリコン・スペーサを薄い犠牲酸化物層２２などのような薄い酸化物層の上，及びＴＥＯＳ酸化物コラム１８などのようなＴＥＯＳ酸化物コラムの上に形成することに関連して以上にこの発明の実施形態を説明してきたが，この発明がこれらの３つの特定材料に限定されないことを理解されたい。したがって，この出願は，自己整列リセス・ゲート・スタック９０，１９０の形成に使用されるスペーサ，酸化物層及びコラムの形成のための他の材料又はそのような材料の組み合わせにも適用可能である。たとえば，この発明では，従来の酸化物及び窒化物に加えて，高誘電率誘電体，特にＨｆＯ２又はＡｌ2Ｏ3／ＺｒＯ2を使用することも考えられる。このため，（ポリシリコン・スペーサ／薄い酸化物層／ＴＥＯＳ酸化物コラムに対応する）ポリシリコン／酸化物／ＴＥＯＳ酸化物の組み合わせは，この発明の１つの例示的な実施形態にすぎない。
【００３６】
以上の説明及び図面は，単にこの発明の特徴及び利点を達成する例示的な実施形態の例示として考えられるべきである。この発明の精神及び範囲から逸脱しない限り，特定のプロセス条件及び構造に対して変形及び代替を行うことができる。したがって，この発明は，上記説明及び図面によって制限されないと考えられるべきであり，添付の特許請求の範囲によって制限されるだけである。
【図面の簡単な説明】
【００３７】
【図１】この発明の方法に従ってＤＲＡＭアクセス・トランジスタを上に形成する半導体ディバイスの一部分の概略断面図である。
【図２】図１に示されたものに続くプロセス段階における図１のディバイスの断面図である。
【図３】図２に示されたものに続くプロセス段階における図１のディバイスの断面図である。
【図４】図３に示されたものに続くプロセス段階における図１のディバイスの断面図である。
【図５】図４に示されたものに続くプロセス段階における図１のディバイスの断面図である。
【図５ａ】図５のディバイスの５−５’線に沿う断面図である。
【図６】図５に示されたものに続くプロセス段階における図１のディバイスの断面図である。
【図６ａ】図６のディバイスの６−６’線に沿う断面図である。
【図７】図６に示されたものに続くプロセス段階における図１のディバイスの断面図である。
【図８】図７に示されたものに続くプロセス段階における図１のディバイスの断面図である。
【図９】図８に示されたものに続くプロセス段階における図１のディバイスの断面図である。
【図１０】図９に示されたものに続くプロセス段階における図１のディバイスの断面図である。
【図１１】図１０に示されたものに続くプロセス段階における図１のディバイスの断面図である。
【図１２】図１１に示されたものに続くプロセス段階における図１のディバイスの断面図である。
【図１３】図１２に示されたものに続くプロセス段階における図１のディバイスの断面図である。
【図１４】この発明の方法に従って形成されたＤＲＡＭアクセス・トランジスタを有するコンピュータ・システムを示す図である。
【図１】
2007518250.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図５ａ】
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【図６】
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【図６ａ】
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【図７】
2007518250.tif 000011
【図８】
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【図９】
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【図１０】
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【図１１】
2007518250.tif 000015
【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成18年5月17日(2006.5.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
リセス・ゲート構造を形成する方法であって，
半導体基板上に絶縁コラムを形成し，
隣接する絶縁コラムをガイドとして使用して前記半導体基板内に前記隣接する絶縁コラム間にトレンチを形成し，
前記トレンチの底部及び側壁上にゲート酸化物を形成し，そして
前記トレンチの内部及び上部に導電性領域を形成する，
方法。
【請求項２】
前記絶縁コラムは互いに約５０ｎｍから約１００ｎｍの距離を離間させて設けられる，請求項１に記載の方法。
【請求項３】
前記距離は約８０ｎｍである，請求項２に記載の方法。
【請求項４】
前記絶縁コラムは約２０ｎｍから約８００ｎｍの高さに形成される，請求項１に記載の方法。
【請求項５】
前記トレンチは約２００ｎｍから約７００ｎｍの深さにエッチングされる，請求項１に記載の方法。
【請求項６】
前記トレンチは前記距離の約７５％未満の幅に形成される，請求項２に記載の方法。
【請求項７】
前記導電性領域はポリシリコンを有する，請求項１に記載の方法。
【請求項８】
前記導電性領域は金属からなる，請求項１に記載の方法。
【請求項９】
前記導電性領域はシリサイドからなる，請求項１に記載の方法。
【請求項１０】
前記シリサイドはＣｏＳｉ，ＴｉＳｉ，ＭｏＳｉ及びＮｉＳｉからなる群から選択された材料で形成される，請求項９に記載の方法。
【請求項１１】
前記導電性領域は前記シリサイドの上に絶縁体をさらに有する，請求項９に記載の方法。
【請求項１２】
前記絶縁体は窒化物又はエッチ−ストップ絶縁体である，請求項１１に記載の方法。
【請求項１３】
半導体ディバイス用の自己整列リセス・ゲート構造を形成する方法であって，
半導体基板の上に絶縁層を設け，
前記絶縁層にパターニングして，互いに離間配置された複数の絶縁コラムを形成し，かつ前記半導体基板の領域を露出させ，
前記半導体基板の前記領域上に酸化物層を設け，
前記複数の絶縁コラムの各々の側壁上及び前記酸化物層の一部分上に誘電体を設け，
前記半導体基板内に前記酸化物層を貫通する第１の幅の第１組のトレンチを画定し，
前記半導体基板内に，前記第１の幅より大きい第２の幅の第２組のトレンチを画定し，
前記第２組のトレンチ内にゲート酸化物を形成し，そして
前記ゲート酸化物上及び前記第２組のトレンチの内部に導電体層を形成してリセス導電ゲートを形成する，
方法。
【請求項１４】
前記複数の絶縁コラムは互いに約５０ｎｍから約１００ｎｍの距離を離間させて設けられる，請求項１３に記載の方法。
【請求項１５】
前記距離は約８０ｎｍである，請求項１４に記載の方法。
【請求項１６】
前記複数の絶縁コラムは約２０ｎｍから約８００ｎｍの高さに形成される，請求項１３に記載の方法。
【請求項１７】
前記酸化物層は約３ｎｍから約２０ｎｍの厚さに形成される，請求項１３に記載の方法。
【請求項１８】
前記複数の絶縁コラムの各々の側壁上に前記誘電体を設ける前記動作は，前記酸化物層上及び前記コラム上に誘電体層を形成すること，及び前記誘電体層の一部分を除去して前記誘電体を形成することをさらに含む，請求項１３に記載の方法。
【請求項１９】
前記第１組のトレンチは前記距離の約５０％の幅に形成される，請求項１３に記載の方法。
【請求項２０】
前記第１組のトレンチを画定する前記動作は，前記酸化物層及び前記半導体基板を第１エッチャントでエッチングすることをさらに含む，請求項１３に記載の方法。
【請求項２１】
前記第１組のトレンチを画定する前記動作は，前記酸化物層を除去すること，及び前記誘電体の一部分を除去することをさらに含み，それにより，前記絶縁コラムの前記側壁及び前記半導体基板の近傍に誘電体残留部を形成する，請求項２０に記載の方法。
【請求項２２】
前記第１エッチャントはＨＢｒ雰囲気内で酸化物に対する選択性を有する，請求項２０に記載の方法。
【請求項２３】
前記第１組のトレンチは約１００ｎｍから約５００ｎｍの深さに形成される，請求項２０に記載の方法。
【請求項２４】
前記第２組のトレンチは前記距離の約７５％未満の幅に形成される，請求項１４に記載の方法。
【請求項２５】
前記第２組のトレンチを画定する前記動作は，前記半導体基板を第２エッチャントでエッチングする動作をさらに含む，請求項１３に記載の方法。
【請求項２６】
前記第２エッチャントはＴＭＡＨエッチャントである，請求項２５に記載の方法。
【請求項２７】
前記第２組のトレンチは約２００ｎｍから約７００ｎｍの深さに形成される，請求項２５に記載の方法。
【請求項２８】
前記導電体層を形成する前記動作は，前記第２組のトレンチを完全に埋め，かつ隣接する絶縁コラムの間に約５ｎｍから約１００ｎｍ延びるようにポリシリコン層を設けることをさらに含む，請求項１３に記載の方法。
【請求項２９】
前記導電体層上及び前記隣接する絶縁コラムの間に遷移金属層を形成し，
前記遷移金属層上及び前記隣接する絶縁コラムの間にキャップ層を形成し，
前記絶縁コラムを除去し，そして
前記自己整列リセス・ゲート構造の側壁上に絶縁スペーサを形成する，
動作をさらに含む，請求項１３に記載の方法。
【請求項３０】
半導体ディバイス用の自己整列リセス・ゲート構造を形成する方法であって，
半導体基板上に，誘電体を有する複数の絶縁領域を形成し，
前記半導体基板上に第１絶縁層を形成し，
前記第１絶縁層にパターニングして，互いに約５０ｎｍから約１００ｎｍの距離を離間させて設けられた複数のコラムを形成し，かつ前記半導体基板の第１露出領域及び前記誘電体の第２露出領域を形成し，
前記誘電体の前記第２露出領域の上には形成せず，前記半導体基板の前記第１露出領域の上に酸化物層を形成し，
前記複数のコラム上，並びに前記酸化物層及び前記誘電体上に第２絶縁層を形成し，
前記第２絶縁層を選択的にエッチングして，互いに離間配置された前記複数のコラムの各々の側壁上，並びに前記酸化物層の一部分上及び前記誘電体上に絶縁スペーサを形成し，
前記半導体基板内に前記酸化物層を貫通する第１の幅の第１組のトレンチを画定し，
前記複数の絶縁領域の前記誘電体内に複数のリセスを画定し，
前記半導体基板内に，前記第１の幅より大きい第２の幅の第２組のトレンチを画定し，
前記第２組のトレンチ内にゲート酸化物を形成し，
前記ゲート酸化物の上，前記第２組のトレンチの内部，及び前記複数のリセスの内部に導電体層を形成し，それにより，前記第２組のトレンチに対応する第１の複数のリセス導電ゲートと，前記複数のリセスに対応する第２の複数のリセス導電ゲートとを形成し，そして
前記第１及び第２の複数のリセス導電ゲート上に，前記隣接するコラムの間に延びるキャップ体を設ける，
動作を含む方法。
【請求項３１】
前記第１組のトレンチは約１００ｎｍから約５００ｎｍの深さにエッチングされる，請求項３０に記載の方法。
【請求項３２】
前記第１組のトレンチは前記距離の約５０％の幅にエッチングされる，請求項３０に記載の方法。
【請求項３３】
前記第２組のトレンチは約２００ｎｍから約７００ｎｍの深さにエッチングされる，請求項３０に記載の方法。
【請求項３４】
前記第２組のトレンチは前記距離の約７５％未満の幅に形成される，請求項３０に記載の方法。
【請求項３５】
前記複数のリセスは前記誘電体内で約１ｎｍから約１０ｎｍの深さにエッチングされる，請求項３０に記載の方法。
【請求項３６】
前記導電体層はポリシリコンで形成される，請求項３０に記載の方法。
【請求項３７】
前記導電体層はシリサイドで形成される，請求項３０に記載の方法。
【請求項３８】
前記シリサイドはＣｏＳｉ，ＴｉＳｉ，ＭｏＳｉ及びＮｉＳｉからなる群から選択された材料で形成される，請求項３７に記載の方法。
【請求項３９】
前記導電体層は前記シリサイドの上に絶縁体をさらに有する，請求項３７に記載の方法。
【請求項４０】
前記絶縁体は窒化物又はエッチ・ストップ絶縁体である，請求項３９に記載の方法。
【請求項４１】
メモリ・セルを形成する方法であって，
半導体基板上に絶縁層を設ける動作，
前記半導体基板内に作製される自己整列リセス・ゲート構造，並びに前記半導体基板内で前記ゲート構造に近接したソース及びドレーン領域を有するトランジスタを形成し，そして
前記ソース／ドレーン領域の上にキャパシタを形成する，
動作を含み，前記トランジスタを形成する前記動作は，
前記絶縁層をパターニングして，互いに所定距離を離間させて設けられた複数のコラムを形成し，かつ前記半導体基板の領域を露出させ，
前記半導体基板の前記領域上に犠牲酸化物層を設け，
前記複数のコラムの各々の側壁上及び前記犠牲酸化物層の一部分上に窒化物を設け，
前記半導体基板内に，前記犠牲酸化物層を貫通する，前記所定距離の約５０％の第１の幅の第１組のトレンチを画定し，
前記窒化物及び前記犠牲酸化物層の一部分を除去して，前記半導体基板内に，前記第１幅より大きいが前記所定距離の約７５％未満の第２の幅の第２組のトレンチを画定し，
前記第２組のトレンチ内にゲート酸化物を形成し，そして
前記ゲート酸化物上及び前記第２組のトレンチの内部に導電体層を形成し，それにより，前記自己整列リセス・ゲート構造を形成する，
動作をさらに含む方法。
【請求項４２】
前記絶縁層はシリコン窒化物及びシリコン酸化物からなる群から選択された材料で形成される，請求項４１に記載の方法。
【請求項４３】
前記導電体層はシリサイドを有する，請求項４１に記載の方法。
【請求項４４】
前記シリサイドはコバルト・シリサイド，チタン・シリサイド，モリブデン・シリサイド又はニッケル・シリサイドである，請求項４３に記載の方法。
【請求項４５】
トランジスタ構造を形成する方法であって，
基板内に少なくとも１つのシャロー・トレンチ・アイソレーション領域を設け，
第１導電性領域を少なくとも部分的に前記シャロー・トレンチ・アイソレーション領域内に形成し，
前記第１導電性領域の上に，前記第１導電性領域に電気的に接続された第２導電性領域を形成し，そして
前記半導体基板内で前記第１導電性領域の側部上にソース及びドレーン領域を形成する，
方法。
【請求項４６】
半導体ディバイス用の少なくとも２つの自己整列ゲート構造を形成する方法であって，
半導体基板内にシャロー・トレンチ・アイソレーション領域を設け，
前記半導体基板内で，前記シャロー・トレンチ・アイソレーション領域から側方にずらしてトレンチ構造を設け，そして
第１自己整列ゲート構造を少なくとも部分的に前記シャロー・トレンチ・アイソレーション領域内に，第２自己整列ゲート構造を前記トレンチ構造内及び上に同時に形成する，
方法。
【国際調査報告】
2007518250.tif 000019
2007518250.tif 000020