(57)【要約】  記憶層（２）はマイクロチップ（５）の配列に向かい合って配置される。記憶層（２）は電荷を記憶するように設計され絶縁された複数の導電性ドット（３）を備える。各マイクロチップ（５）はソース（８）とドレイン（９）を接続するトランジスタ・チャネル（７）と一体になっている高誘電率素子（６）を備える。チャネル（７）は高誘電率素子（６）に向かい合って配置されたドット（３）の電荷によって発生された電界によって変更されることができるコンダクタンスを有する。本システムは、マイクロチップ（５）に対する記憶層（２）の相対変位のためのアクチュエータを備えることができる。本システムは、１つのドット（３）から他のドット（３）への電荷の変位を引き起こすことができる電極の配列を備えることができる。
2007536687.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶することができる記憶層（２）を備えた記録媒体（１）と、前記記憶層（２）に向かい合って配置されたマイクロチップ（５）の配列を有するデータ読み書き装置（４）とを備えるデータ記録システムであって、前記記憶層（２）は、記憶されるべきデータに応じて電荷を記憶するように設計され、対応する電界を発生する複数の電気的に絶縁された導電性ドット（３）を備え、各マイクロチップ（５）は、ソース（８）とドレイン（９）を接続するトランジスタ・チャネル（７）と一体になっている高誘電率素子（６）を備え、前記チャネル（７）は、前記高誘電率素子（６）に向かい合って配置された前記ドット（３）の前記電荷によって発生された前記電界によって変更されることができるコンダクタンスを有し、該システムは、前記マイクロチップ（５）に対する前記電荷の相対変位のための手段を備えることを特徴とするシステム。
【請求項２】
前記マイクロチップ（５）に対する前記記憶層（２）の相対変位のための手段（１１）を備えることを特徴とする、請求項１に記載のシステム。
【請求項３】
前記記録媒体（１）および前記データ読み書き装置（４）は互いに一体になっていて、前記システムは、前記記憶層（２）の前記マイクロチップ（５）に向かい合っている面の反対側の裏面に配置され、１つのドット（３）から他のドットへの電化の変位を引き起こすことができる電極（２０）の配列を備えることを特徴とする、請求項１に記載のシステム。
【請求項４】
前記記憶層（２）は絶縁材料に挿入された導電性粒子を備えることを特徴とする、請求項１乃至３のいずれか一項に記載のシステム。
【請求項５】
前記絶縁材料はシリカを含み、前記導電性粒子はシリコンを含むことを特徴とする、請求項４に記載のシステム。
【請求項６】
前記トランジスタ・チャネル（７）は第１型（ＮまたはＰ）のドーピングによってドープされた材料によって形成され、前記ソース（８）およびドレイン（９）は第２型（ＰまたはＮ）のドーピングによってドープされた材料によって形成されることを特徴とする、請求項１乃至５のいずれか一項に記載のシステム。
【請求項７】
前記トランジスタ・チャネル（７）は、トンネル接合（１８，１９）によってそれぞれ前記ソース（８）およびドレイン（９）に接続された第２導電性ドット（１７）を備えることを特徴とする、請求項１乃至５のいずれか一項に記載のシステム。
【請求項８】
前記高誘電率素子（６）は前記トランジスタ・チャネル（７）とその底面が一体になっている切頭角錐の形をしていることを特徴とする、請求項１乃至７のいずれか一項に記載のシステム。
【請求項９】
各マイクロチップ（５）は、前記マイクロチップ（５）に接して横に配置され、低誘電率層（１３）によって高誘電率素子（６）から分離された高誘電率層（１２）を備えることを特徴とする、請求項１乃至８のいずれか一項に記載のシステム。
【請求項１０】
前記マイクロチップ（５）を全て取り囲む第２低誘電率層（２２）を備え、それにより、前記第２低誘電率層（２２）および前記マイクロチップ（５）が共通の平坦な表面を形成することを特徴とする、請求項１乃至９のいずれか一項に記載のシステム。
【請求項１１】
各マイクロチップ（５）は制御電極（１６）を備えることを特徴とする、請求項１乃至１０のいずれか一項に記載のシステム。
【請求項１２】
前記制御電極（１６）と前記ソース（８）の間に電位差をかけることによる前記記憶層（２）への電荷の注入を必要とする書き込みステップを含むことを特徴とする、請求項１１に記載のデータ記録システムを使用する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを記憶することができる記憶層を有する記録媒体を備えたデータ記録システム、および記憶層と向かい合って配置されたマイクロチップの配列を備えたデータ読み書き装置に関する。
【背景技術】
【０００２】
マイクロチップに基づくデータ記録は、非常に多くの手法を使用して、たとえば磁気、光、電気または熱効果によって可能である。一般的に言えば、マイクロチップの配列は、データをエンコードするために、データ記録媒体と接触または疑似接触してその特性を局部的に変更する。これらの技法は、プラスチック材料の層の穴のようにまたは相変化材料の様々な結晶化状態のように広く変化する形状のデータ・エンコーディングに基づく。その場合、データはマイクロチップによって読み出される、すなわち検出される。
【０００３】
たとえば、ＩＢＭコーポレーションのミリピード（Ｍｉｌｌｉｐｅｄｅ）（登録商標）法は、熱機械法によって高分子材料で作られた支持媒体上でデータを読み書きするマイクロチップの配列を使用する（Ｐ．Ｖｅｔｔｉｇｅｒ等、「Ｔｈｅ  Ｍｉｌｌｉｐｅｄｅ‐Ｍｏｒｅ  ｔｈａｎ  ｏｎｅ  ｔｈｏｕｓａｎｄ  ｔｉｐｓ  ｆｏｒ  ｆｕｔｕｒｅ  ＡＦＭ  ｄａｔａ  ｓｔｏｒａｇｅ」、ＩＢＭ  Ｊ．  Ｒｅｓ．  Ｄｅｖｅｌｏｐ．、２０００年５月、第４４巻、第３号）。しかし、この技法は、マイクロチップの温度を約４００℃まで上げるために大量のエネルギを必要とする。
【０００４】
別の技法は電気的書き込みによる相変化材料の導電率変化を使用する。しかし、そのようなメモリ・ドットの読出しは複雑なエネルギ消費型電子機器を必要とする。
【０００５】
Ｅ．Ａ．Ｂｏｅｒ等による論文「Ｃｈａｒｇｉｎｇ  ｏｆ  ｓｉｎｇｌｅ  Ｓｉ  ｎａｎｏｃｒｙｓｔａｌｓ  ｂｙ  ａｔｏｍｉｃ  ｆｏｒｃｅ  ｍｉｃｒｏｓｃｏｐｙ」（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、２００１年５月１４日、第７８巻、第２０号）は、絶縁面に配置されたナノ結晶内への電荷注入および原子間力顕微鏡（ＡＦＭ）による電荷の検出について述べている。
【０００６】
Ｄ．Ｍ．Ｓｃｈａａｄｔ等による論文「Ｃｈａｒｇｅ  ｓｔｏｒａｇｅ  ｉｎ  Ｃｏ  ｎａｎｏｃｌｕｓｔｅｒｓ  ｅｍｂｅｄｄｅｄ  ｉｎ  ＳｉＯ２  ｂｙ  ｓｃａｎｎｉｎｇ  ｆｏｒｃｅ  ｍｉｃｒｏｓｃｏｐｙ」（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、１９９９年１月１８日、第７４巻、第３号）は、シリカに挿入されたナノクラスタでの電荷記憶およびマイクロチップによる電荷検出について述べている。クラスタはマイクロチップとクラスタの間に電圧パルスをかけることによって充電される。
【０００７】
Ｍ．Ｊ．Ｙｏｏ等による論文「Ｓｃａｎｎｉｎｇ  Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ  Ｔｒａｎｓｉｓｔｏｒ  Ｍｉｃｒｏｓｃｏｐｙ：  Ｉｍａｇｉｎｇ  Ｉｎｄｉｖｉｄｕａｌ  Ｃｈａｒｇｅｓ」（Ｓｃｉｅｎｃｅ、１９９７年４月２５日、第２７６巻）は、サンプルの表面上の電荷分布が検出されるようにする単一電子トランジスタ（ＳＥＴ）をその先端に備えたチップについて述べている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の一目的は、これらの欠点を改善し、特に、非常に高い記憶密度を有する記録システムが達成されるようにすることである。
【課題を解決するための手段】
【０００９】
本発明によれば、この目的は、添付の特許請求の範囲に記載の請求項によって達成され、特に、記憶層が記憶されるべきデータに応じて電荷を記憶するように設計されて、対応する電界を発生する複数の電気的に絶縁された導電性ドットを備え、各マイクロチップはソースとドレインを接続するトランジスタ・チャネルと一体になっている高誘電率素子を備え、該チャネルは、高誘電率素子に向かい合って配置されたドットの電荷によって発生された電界によって変更されることができるコンダクタンスを有し、システムはマイクロチップに対する電荷の相対変位のための手段を備えることによって達成される。
【００１０】
本発明の他の目的は、制御電極とソースの間に電位差をかけることによる記憶層への電荷の注入を有する書き込みステップを含む、本発明によるデータ記録システムを使用する方法を提供することである。
【００１１】
他の利点および特徴は、非限定的な例としてのみ提供され、添付の図面に示された本発明の特定の実施形態の以下の説明から、より明瞭に明らかになるであろう。
【発明を実施するための最良の形態】
【００１２】
図１に示されたデータ記録システムは、データを記憶することができるように設計された記憶層２を有する記録媒体１を備える。記憶層２は、対応する電界を発生する正または負の電荷がドット３上に記憶されることができるようにする、電気的に絶縁された複数の導電性ドット３を備える。電荷は記憶されるべきデータに依存し、たとえば、負に充電されたドット３はバイナリ・データ・ビット「１」に対応し、電気的に中性のドット３はバイナリ・データ・ビット「０」に対応する。また「導電性ドット」という表現によって意味されるものは、たとえばシリコンで作られた半導電性ドット、および、たとえばカーボンで作られた、低導電性を有するドットでもある。
【００１３】
データ読み書き装置４は、記憶層２に向かい合って配置されたマイクロチップ５の配列を備える。各マイクロチップ５は、ソース８とドレイン９を接続するトランジスタ・チャネル７と一体になっている高誘電率素子６を備える。高誘電率素子６は、好ましくは、切頭角錐形または切頭円錐形をしていて、その底面はトランジスタ・チャネル７と一体になっている。各チャネル７は、対応する高誘電率素子６に向かい合って配置されたドット３の電荷によって発生される電界によって変更されることができるコンダクタンスを有する。したがって、上記ドット３の電荷状態は、ソース８からドレイン９に流れる電流を測定することによって検出される。
【００１４】
ドット３の大きさは、トランジスタ・チャネル７の大きさよりかなり小さく、いくつかのドット３は、各マイクロチップ５と関連付けられることができ、それによって各チャネル７と関連付けられることができる。図１に示された実施形態では、記憶層２は、アクチュエータ１１によって、矢印１０で示されているように、マイクロチップ５に対して横に変位されることができる。したがって、ドット３上に配置された電荷は、マイクロチップ５に対して、ドット３と共に変位される。また、マイクロチップ５に対するドットおよび電荷の相対変位を達成するために、アクチュエータによってマイクロチップ５の配列を変位させることも可能である。したがって、様々なドット３上の電荷は、２つの隣接するドット間の距離が５ｎｍ未満であっても、したがって、最先端技術を使用した約２０ｎｍでよいチャネル７の幅よりかなり小さくても、上記ドット３に関連付けられた単一のマイクロチップ５によって検出されることができる。
【００１５】
記憶層２は、たとえばアルミニウムで作られた導電性粒子によって形成されることができ、ドット３を形成して、絶縁材料、たとえば酸化物、たとえばアルミナに挿入され得る。別法として、記憶層２は、たとえばシリコンリッチ酸化物（ＳＲＯ）形状の、シリカによって形成されることができ、導電性粒子は本質的にシリコンを含むことができる。記憶層の特定の作製条件によっては、導電性粒子の分布はランダムでよい。さらに、いくつかの導電性粒子がドット３を形成でき、かつ／またはいくつかのドット３が、たとえばバイナリ・データ・ビットを表す、電荷を記憶するための共通の記憶ゾーンを形成することができる。
【００１６】
図１に示されている特定の実施形態では、トランジスタ・チャネル７は、第１型、たとえばＮ型（またはＰ型）のドーピングによってドープされた材料によって形成され、ソース８およびドレイン９は第２型、たとえばＰ型（またはＮ型）のドーピングによってドープされた材料によって形成される。このようにして、チャネル７、ソース８およびドレイン９は、ＭＯＳＦＥＴトランジスタのチャネル、ソースおよびドレインと同じ構造を示し、ドット３はトランジスタのゲート電極機能を実行し、高誘電率素子６は、特に、一方ではドット３とチャネル７の間の電気絶縁のために、他方ではドット３とチャネル７の間の電界線の効率のよい伝達を保証するために、トランジスタのゲート絶縁体の役割を果たす。したがって、チャネル７、ソース８、ドレイン９、ドット３および素子６によって形成されたアセンブリは、ＭＯＳＦＥＴトランジスタとして動作する。
【００１７】
ドット３とチャネル７の間の有効距離は、読み出しが行われる場合、たとえばＨｆＯ２、ＧｄＯ３またはＹ３Ｏ３など２０ｎｍの高誘電率材料に対応する、約１ｎｍのシリカの同等物によって決定される一定の限度を超えてはならない。ドット３は、好ましくは記憶層２の表面のごく近くに配置される。したがって、高誘電率素子６の高さは、チャネル７の幅とほぼ同じの約２０ｎｍでよい。ドット３はまた、特にマイクロチップ５に対する記憶層２の相対変位が予定されている場合、ドット３が保護されることができるようにする、高誘電率材料で作られていてもよい絶縁層の下で、記憶層２に埋め込まれていてもよい。
【００１８】
図２では、マイクロチップ５は、マイクロチップ５に接して横に配置され、低誘電率層１３によって高誘電率素子６から分離された高誘電率層１２を備える。それによって、マイクロチップ５に向かい合って配置された所定のドット３ａの電荷によって発生された電界１４は、チャネル７に伝達され、一方、隣接するドット３ｂによって発生された電界１５は脇にそらされる。高誘電率層１２は、実際、低誘電率層１３からさらに脇にそらされた電界線を遮る。低誘電率層１３および高誘電率層１２は、この場合、約１ｎｍから５ｎｍの厚さを有する。これは、その場合、特に２つの隣接するドット間の距離がおよそ数ナノメートルである場合、電界線が導かれ（channelled）、所定のドット３ａの電荷だけが検出されることができるようにする。
【００１９】
図３に示されているマイクロチップ５は、好ましくは高誘電率素子６の端でかつドレイン９と同じ側に配置され、有利には素子６の材料でよい、絶縁材料の層２３によって、チャネル７から分離された、制御電極１６を備える。制御電極１６は、チャネル７、ソース８、ドレイン９およびドット３によって形成されたトランジスタの動作点が調整されることができるようにする。休止段階中には、制御電極１６は、たとえば追加のＭＯＳＦＥＴトランジスタによって、電気的に絶縁され、漏洩電流によるドット３の放電を回避するために高インピーダンス状態でターンオフされる。
【００２０】
制御電極１６はまた、書き込みステップが実行されることができるようにもする。書き込みステップは、制御電極１６とソース８の間に電位差をかけることによる記憶層２への電荷注入を有することができる。したがって、電流Ｉは、図３で矢印によって示されているように、ソース８から制御電極１６に流れる。この電流の一部は、マイクロチップ５に向かい合って配置されたドット３ｃにトンネル効果によって注入される。制御電極１６の電位は、制御電極１６の方に、つまり図３の矢印の方向に電子流を得るために、好ましくは正であってソース８の電位より高い。
【００２１】
図４では、トランジスタ・チャネル７は、ソース８およびドレイン９にそれぞれトンネル接合１８および１９によって接続された第２導電性ドット１７を備える。それによって、チャネル７、ソース８、ドレイン９およびドット３を備えたアセンブリは、単一電子トランジスタ（ＳＥＴ）トランジスタを形成する。この場合、マイクロチップ５は、ＳＥＴトランジスタの動作点を調整するために、かつ、必要な場合は、第２ドット１７の近くに配置された電荷不純物の影響を補償するために、好ましくは制御電極１６（図４には示されていない）を備える。同様に、マイクロチップ５は、有利には低誘電率層１３およびその表面上の高誘電率層１２を備える。
【００２２】
図５に示されている特定の実施形態では、記録媒体１および読み書き装置４は互いに一体になっている。この場合、ドット３上に配置された電荷は、好ましくは、記憶層２にかけられた電界によって変位される。図５では、制御装置Ｃによって制御される電極２０の配列は、記憶層２のマイクロチップ５に向かい合っている表面と反対側の裏面に配置される。図５では、５つの電極２０ａ、２０ｂ、２０ｃ、２０ｄおよび２０ｅがＸ軸に沿って配置されている。電荷は、図５の矢印２１で示されているように、電極２０の配列によって、Ｘ軸に沿って１つのドット３から他のドット３に変位されることができる。たとえば、図５および６に示されているように、時間ｔ１で、電位Ｖ−が電極２０ａおよび２０ｄにかけられ、電位Ｖ０が電極２０ｂおよび２０ｅにかけられ、電位Ｖ＋が電極２０ｃにかけられる。それによって、Ｘ軸に沿って、時間ｔ２で、オフセットされた電位ウェルが生成される。次いで、電荷は、電位ウェルに続き、このようにしてマイクロチップ５に対して変位されることができ、マイクロチップ５に向かい合って配置されたドット３上に位置したときに検出されることができる。２次元の電荷変位を得るために、電極２０の２次元配列が層２の裏面に配置される。
【００２３】
図５では、第２低誘電率層２２がマイクロチップ５を全て取り囲み、その結果、第２低誘電率層２２とマイクロチップ５は共通の平坦な表面を形成する。第２層２２は、たとえばＳＯＧ（スピン・オン・ガラス）タイプのガラスの堆積によって達成されることができる。第２低誘電率層２２およびマイクロチップ５によって形成されたアセンブリは、好ましくは、共通の平坦化ステップで、たとえば化学機械研磨によって、平坦化される。記録媒体１および読み出し装置４の相対変位がスケジュールされている場合、第２層２２は、均一な機械的接触を保証し、それによってマイクロチップ５が保護されることができるようにする。記録媒体１および読出し装置４が互いに一体になっている場合、記憶層２は読み出し装置４上に直接達成されることができる。
【００２４】
記憶データへのアクセス時間は、マイクロチップ間の距離が短いほど短い。２つの隣接するマイクロチップ間の距離は、一般にほぼ数マイクロメートルである。電荷とマイクロチップの相対変位速度が５ｍｍ／秒の場合、アクセス時間は１ミリ秒よりかなり短い。マイクロチップ間のピッチを低減することは、このピッチは装置４に対する記録媒体の相対変位の振幅も決定し、それによって変位アクチュエータのデザイン・ルールを決定するので、もう１つの関心事である。さらに、小さな振幅は、装置４と記憶層２の表面の完全な接触にとっての鍵である。
【００２５】
本発明は示された実施形態に限定されない。特に、マイクロチップ５に対する記憶層２の機械的変位とドット３に対する電荷の変位を組み合わせることが予見され得る。
【図面の簡単な説明】
【００２６】
【図１】本発明によるデータ記録システムの特定の実施形態を示す図である。
【図２】本発明によるデータ記録システムのマイクロチップの特定の実施形態を示す図である。
【図３】本発明によるデータ記録システムのマイクロチップの特定の実施形態を示す図である。
【図４】本発明によるデータ記録システムのマイクロチップの特定の実施形態を示す図である。
【図５】電極の配列を備えた、本発明によるデータ記録システムの特定の実施形態を示す図である。
【図６】図５に記載の電極の配列によって発生された電位の変化を示す図である。
【図１】
2007536687.tif 000003
【図２】
2007536687.tif 000004
【図３】
2007536687.tif 000005
【図４】
2007536687.tif 000006
【図５】
2007536687.tif 000007
【図６】
2007536687.tif 000008
【国際調査報告】
2007536687.tif 000009
2007536687.tif 000010
2007536687.tif 000011
2007536687.tif 000012