(57)【要約】  画素の感光体はフォトダイオード領域を超えて延在しており、それにより、画素感度はフォトダイオード領域から比較的独立したものとなる。一実施例では、高濃度にドープされた材料（例えば、Ｐウェル内）をフォトダイオードから除去し、低濃度にドープされた材料（例えば、ｐ型エピタキシャル層）にｐｎ接合を形成するように、感光体がＣＭＯＳプロセスを用いて最大化され得る。感光体は、故に、単にフォトダイオードに限定されるのではなく、低濃度にドープされた材料のより大きな領域で定められる。信号対雑音比（ＳＮＲ）の要求及び所望のダイナミックレンジ（ＤＲ）に基づいて、光変換利得を最大化する最小サイズのフォトダイオード（最適化された面積及び境界を備える）が設計され、それにより感度を最大化することができる。
2007518283.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１ウェルの形成工程であり、該第１ウェルが第１導電型のエピタキシャル層に、該第１ウェルの隣接する壁の間にエピタキシャル介在部が存在するように形成される、ところの第１ウェルの形成工程；及び
前記第１導電型と反対の第２導電型のダイオード電極構造の形成工程であり、該ダイオード電極構造が前記エピタキシャル介在部に形成された第２導電型の活性拡散層、及び前記エピタキシャル介在部内に形成された第２導電型の第２ウェルの一方であり、かつ該ダイオード電極構造が、該電極構造と前記第１ウェルとの間に前記エピタキシャル介在部の第１部分があるように形成される、ところのダイオード電極構造の形成工程；
を有する高感度撮像のための方法。
【請求項２】
請求項１に記載の方法であって、Sを画素の感度、Aeffを画素の実効的な感光面積、QEを画素の量子効率、qを電子の電荷、及びCを前記ダイオード構造の静電容量として、前記ダイオード電極構造の静電容量を、S∝Aeff・QE最適化・q／C最小化に従って最小化することをさらに有する方法。
【請求項３】
請求項１に記載の方法であって、前記第１ウェルと前記ダイオード電極構造との間にバイアス電圧を印加することをさらに有する方法。
【請求項４】
請求項１に記載の方法であって、前記エピタキシャル介在部の頂部表面を光に晒すことをさらに有する方法。
【請求項５】
請求項１に記載の方法であって、前記エピタキシャル介在部の頂部表面が前記電極構造を囲む連続領域を形成するところの方法。
【請求項６】
請求項１に記載の方法であって、前記エピタキシャル介在部が前記第１ウェル内に包含されているところの方法。
【請求項７】
請求項１に記載の方法であって、前記エピタキシャル層がＰ＋基板上に形成されているところの方法。
【請求項８】
第１導電型のエピタキシャル層に形成された第１導電型の第１ウェルであり、当該第１ウェルの隣接する壁の間にエピタキシャル介在部が存在するように形成されている第１ウェル；及び
前記第１導電型と反対の第２導電型のダイオード電極構造であり、当該ダイオード電極構造が、前記エピタキシャル介在部に形成された第２導電型の活性拡散層、及び前記エピタキシャル介在部内に形成された第２導電型の第２ウェルの一方であり、かつ当該電極構造と前記第１ウェルとの間に前記エピタキシャル介在部の第１部分があるように形成されているダイオード電極構造；
を有する撮像画素。
【請求項９】
請求項８に記載の画素であって、前記エピタキシャル介在部が前記第1ウェルの頂部表面と実質的に同一の高さまで及んでいるところの画素。
【請求項１０】
請求項８に記載の画素であって、前記第1ウェルと前記ダイオード電極構造との間にバイアス電圧を印加するように構成された端子をさらに有する画素。
【請求項１１】
請求項８に記載の画素であって、前記第1ウェルと前記ダイオード電極構造との間に初期電圧を設定するように構成されたリセットトランジスタをさらに有する画素。
【請求項１２】
請求項８に記載の画素であって、前記エピタキシャル介在部の頂部表面が前記電極構造を囲む連続領域を形成しているところの画素。
【請求項１３】
請求項８に記載の画素であって、前記エピタキシャル介在部が前記第１ウェル内に包含されているところの画素。
【請求項１４】
請求項８に記載の画素であって、前記エピタキシャル層がＰ＋基板上にあるところの画素。
【請求項１５】
第１導電型のエピタキシャル層に形成された第１導電型の第１ウェル手段であり、当該第１ウェル手段の隣接する壁の間にエピタキシャル介在部が存在するように形成されている第１ウェル手段；及び
前記第１導電型と反対の第２導電型のダイオード電極手段であり、当該ダイオード電極手段が、前記エピタキシャル介在部に形成された第２導電型の活性拡散層、及び前記エピタキシャル介在部内に形成された第２導電型の第２ウェル手段の一方であり、かつ当該電極手段と前記第１ウェル手段との間に前記エピタキシャル介在部の第１部分があるように形成されているダイオード電極手段；
を有する撮像画素。
【請求項１６】
請求項１５に記載の画素であって、前記エピタキシャル介在部が前記第1ウェル手段の頂部表面と実質的に同一の高さまで及んでいるところの画素。
【請求項１７】
請求項１６に記載の画素であって、前記第1ウェル手段と前記ダイオード電極手段との間にバイアス電圧を印加するように構成された端子をさらに有する画素。
【請求項１８】
請求項１５に記載の画素であって、前記エピタキシャル介在部の頂部表面が前記電極手段を囲む連続領域を形成しているところの画素。
【請求項１９】
請求項１５に記載の画素であって、前記エピタキシャル介在部が前記第１ウェル手段内に包含されているところの画素。
【請求項２０】
請求項１５に記載の画素であって、前記エピタキシャル層がＰ＋基板上にあるところの画素。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してＣＭＯＳイメージセンサーに関し、より具体的にはＣＭＯＳイメージセンサーの画素構造に関する。
【背景技術】
【０００２】
ビデオ及び写真画像を作成するために電子イメージセンサーが広く用いられている。一般に、電子イメージセンサーは行及び列の配列状に配置された画素センサーを有する。伝統的なＣＭＯＳイメージセンサー画素の感光体はフォトダイオード領域に限られており、その結果、画素の感光性はフォトダイオード領域又は関連する光変換利得の何れかによって制限されている。フォトダイオード領域が拡大を続けるに連れて、画素の感度は飽和レベルに達してしまう。従って、伝統的な画素の感度を改善する必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、高感度のＣＭＯＳイメージセンサーの画素構造を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明に従った画素の感光体はフォトダイオード領域を超えて延在しており、それにより、画素感度はフォトダイオード領域から比較的独立したものとなる。一実施形態では、高濃度にドープされた材料（例えば、Ｐウェル内）をフォトダイオードから除去し、低濃度にドープされた材料（例えば、ｐ型エピタキシャル層）にｐｎ接合を形成するように、感光体がＣＭＯＳプロセスを用いて最大化され得る。感光体は、故に、単にフォトダイオードに限定されるのではなく、低濃度にドープされた材料のより大きな領域で定められる。信号対雑音比（ＳＮＲ）の要求及び所望のダイナミックレンジ（ＤＲ）に基づいて、光変換利得を最大化する最小サイズのフォトダイオード（最適化された面積及び境界線を備える）が設計され、それにより感度を最大化することができる。
【発明を実施するための最良の形態】
【０００５】
実施形態について当業者が本発明の実施をすることができる程度に十分に詳しく述べるが、その他の実施形態も用いられ得ること、及び本発明の意図及び範囲を逸脱することなくその他の変更が為され得ることは理解されるところである。故に、以下の詳細な説明は限定的な意味に解釈されるものではなく、本発明の範囲は添付の特許請求の範囲によってのみ定められるものである。
【０００６】
本明細書及び特許請求の範囲を通して、以下の用語は、文脈から明らかに別のものを述べている場合を除いて、ここで明示的に関連付けられる意味をとる。“ある”は複数を参照する場合を含む。用語“接続された”は接続される品目間の、中間デバイスを介在することのない直接的な電気接続を意味する。用語“結合された”は接続される品目間の直接的な電気接続、又は１つ以上の受動的若しくは能動的中間デバイスを介した間接的な接続の何れかを意味する。用語“回路”は単一の構成要素、又は所望機能を提供するために共に結合された受動的及び／又は能動的な多数の構成要素の何れかを意味する。用語“信号”は少なくとも１つの電流、電圧又はデータの信号を意味する。図面においては、図面を通して、似通った参照符号は似通った部分を表す。
【０００７】
図１は、本発明に従った光生成電荷輸送機構を用いたｐｎ接合フォトダイオードを示す概略図である。フォトダイオード100はｎ型材料110及びｐ型材料120を有し、それらはｎ型材料110とｐ型材料120との界面に金属接合130を形成している。
【０００８】
従って、金属接合130の周辺には拡散電流が存在し、その中を多数キャリア（正孔140及び電子150から成る）が高濃度領域から低濃度領域へと移動する。キャリアの拡散は空乏層を形成し、その空乏層は金属接合130から上側及び下側へ広がる。
【０００９】
ｎ型材料110からｐ型材料120へとフォトダイオードを横切る電界を生成する電圧源VRがフォトダイオード100に結合されており、これにより空乏層の深さが増大される。空乏層に侵入する光子により、電荷キャリア（電子及び正孔）の生成が引き起こされる。バイアスに従って電界が接合を越えて電荷キャリアを分離かつ掃出し、その結果、ドリフト電流が生成される。
【００１０】
ＣＭＯＳイメージセンサーの感度Sは、次式に示されるように感光面積A、光変換利得g、及び量子効率QEに比例する：
【００１１】
【数１】
2007518283.tif 000003
センサーの高い感度はセンサーシステムの信号対雑音比（ＳＮＲ）を増大させることに役立つが、これは薄暗い環境（例えば自動車用途を含む）での撮像に非常に望ましいものである。センサーの高い感度は感光面積、光変換利得、及び量子効率を最適化することによって実現され得る。
【００１２】
感光面積Aは通常はフォトダイオードの面積Adである。フォトダイオードの“充填比”はフォトダイオード面積の画素面積に対する比である。
【００１３】
量子効率QEは、吸収された光子に対する収集された電荷対の比で定義され、波長及び空乏層深さの関数である。それは次式のように表される：
【００１４】
【数２】
2007518283.tif 000004
ここで、αは光流束の吸収係数、λは光子の波長であり、x1及びx2は図１に示されるように縦方向の空乏層の境界を規定している。従って、感光面積と量子効率との積は画素の感光体を定める。
【００１５】
光変換利得はフォトダイオードのカソードでの全静電容量C（フォトダイオードの静電容量及び寄生静電容量を含む）の関数であり、次式のように記述される：
【００１６】
【数３】
2007518283.tif 000005
ここで、Cはフォトダイオードの面積Adに比例する。
【００１７】
通常、デバイス形状及び逆バイアスが予め決められるとき、QEは一定である。フォトダイオードの面積拡大（これは充填比の増大をもたらす）は感度を向上させる。しかしながら、全静電容量の主な寄与が面積当たりの静電容量に由来するとき、フォトダイオード面積だけを拡大しても感度はもはや向上されないことになる。
【００１８】
図２は、本発明に従った３トランジスタ能動画素センサーを示す概略図である。動作時、SWresがリセットトランジスタ210にリセットパルスを供給し、フォトダイオード240の初期電位を設定する。フォトダイオードのカソードはソースフォロワトランジスタ220に結合され、トランジスタ220のソースにバッファされた出力信号を生成する。バッファされた信号は、行選択パルスで制御される選択トランジスタ230によって（画素配列の）列バスに結合されている。
【００１９】
フォトダイオードは一般に、最初にSWresを高パルスにすることにより初期レベル（例えばVres）にリセットされる。SWresパルスの下降エッジで、リセットトランジスタ210がターンオフされる。そして、入射光生成電流がフォトダイオードの放電を開始する。ある時間間隔後、行選択信号を高パルスにすることにより、フォトダイオード240のフォトダイオード電圧が読み出される。次に、フォトダイオード240が再度リセットされ、初期フォトダイオード電圧が同時に読み出される。これら２つの読み出し電圧間の差は、その時間間隔中の入射光によって引き起こされた電圧降下を求めるのに利用可能である。
【００２０】
典型的な先端ＣＭＯＳプロセスはウェル対（Ｐウェル及びＮウェル）プロセスを用いる。図３に、伝統的なｎ＋及びＮウェル型フォトダイオード構造の断面が、対応する空乏領域とともに示されている。図３ａでは、Ｐウェル320がｎ＋領域310を囲んでおり、ｎ＋領域310とＰウェル320との界面を囲む領域に空乏領域330が形成されている。図３ｂでは、Ｐウェル360がＮウェル370の両側を囲んでおり、ｐ−エピタキシャル層390がＰウェル360及びＮウェル370の下に横たわっている。Ｐウェル360とＮウェル370との界面を囲む領域に空乏領域380が形成される。さらに、空乏領域380は下地の（典型的にｐ−型）エピ領域390と上にあるＮウェル370との界面を囲む領域を通って広がる。
【００２１】
【表１】
2007518283.tif 000006
図３の構造における種々の層の典型的なドーパント濃度は表１に与えられている。
【００２２】
【表２】
2007518283.tif 000007
この構造の空乏領域の幅はドーパント濃度と逆バイアス電圧（3.3Vと仮定する）とに基づいて推定することが可能である。推定される空乏領域の幅は表２にリストアップされている。
【００２３】
伝統的な（図３に示されるような）設計においては、感光体は画素全体に必要とされる容積と比較して小さい。一般的に、フォトダイオードの領域及びその周辺の近接領域のみが感光性である。
【００２４】
図４は、本発明に従ったｎ＋及びＮウェル型フォトダイオード構造、及びそれに対応する空乏領域を示す概略断面図である。図示されるように、ｎ＋材料410（図４ａ）又はＮウェル420（図４ｂ）等のダイオード電極構造がｐ−エピタキシャル層430（図４ａ）又は440（図４ｂ）に近接して結合されるように、高濃度にドープされたＰウェル材料は除去又は置換され得る。材料410（又はＮウェル420）をｐ−エピタキシャル層430（又は440）のエピタキシャル介在部に近接して結合することにより、ずっと広い空乏領域幅、及びそれに相応するずっと高さのある感光体が得られる。
【００２５】
本発明に従ったｎ＋型画素は、一般に、基板に深く広がる空乏領域を有し、それはそのQEを格段に向上させる。本発明に従ったＮウェル型画素は、一般に、ずっと広い空乏領域を有し、これもまたそのQEを向上させる。フィールド酸化膜下の拡張されたエピタキシャル層の境界線が一般に有効感光面積Aeffを定めるが、これはフォトダイオード領域よりも広くなっている。従って、感光体は実質的に増大され、また、感光体は（フォトダイオード領域によって定められる代わりに）低濃度にドープされた材料の領域によって定められる。
【００２６】
感光体の増大に加え、光変換利得の増大によって画素感度をさらに向上させることが可能である。本発明に従った高い感光性の能動画素においては、現在の先端ＣＭＯＳプロセスを用いて典型的に3μmの空乏領域がエピ層に形成される。従って、小さな画素サイズ（例えば8μm以下）では、空乏領域は一般にとても広いのでｐ−エピタキシャル領域の殆どが空乏化されることになる。
【００２７】
画素領域（金属で覆われていない領域）全体が感光性となるとき、感光体は最大となる。故に、充填率は画素頂部の金属化によって制約される。従って、感度は、（数式３に示されるように）フォトダイオードのカソードの全静電容量に反比例する光変換利得に大きく依存する。よって、本発明に従って最小の静電容量及び最大の感光体を有する画素がその感度を最大にする。
【００２８】
より小さいフォトダイオードのカソード静電容量は、一般に、より高いリセット雑音及びそれに対応してＳＮＲの低下をもたらす。また、それは一般に、より小さい静電容量への電荷注入、及びより高いリセット雑音レベルのためにダイナミックレンジ（ＤＲ）の低下を引き起こす。最小の静電容量は、通常、例えばＳＮＲ及びＤＲ等の仕様書要求事項により導出される。ＳＮＲ及びＤＲ要求が与えられると、フォトダイオードの最小静電容量を導出することが可能であり、その上、最大感度を有する最適画素設計が実現されるようにフォトダイオードの面積及び境界が最適化される。本発明に従った感度は次式のように記述される：
【００２９】
【数４】
2007518283.tif 000008
ここで、QEoptimizedは最適化されたQEであり、Cminimizedは最小化されたCである。
【００３０】
ドリフト電流の増加に加え、低濃度にドープされた材料内では電子及び正孔はより長い寿命を有し、それにより、拡散電流の寄与が増大される。拡散電流の寄与はまた画素感度を向上させる。
【００３１】
本発明に従った画素構造は可視光の波長の全帯域で感度を向上させる。より広い表面空乏領域は青色光の感度を向上させる。より深く且つ広い空乏領域は緑色光の感度を向上させるのに役立つ。より深い空乏領域及びより大きな拡散電流は赤色光及び近赤外光の感度を向上させるのに役立つ。
【００３２】
この新規の画素構造における感度向上は必ずしもフォトダイオードの静電容量の減少に直接的に関係しない。１つの理由は、フォトダイオードのサイズが縮小され続けるに連れて、寄生静電容量がますます重要になるからである。別の理由は、フォトダイオードが非常に小さいとき（例えば、ドットフォトダイオードのサイズに近いとき）、空乏領域も同時に縮小し、感光体が最大化されない場合があるからである。
【００３３】
図５は、本発明に従った高感光性画素のレイアウト構造を示す概略上面図である。図示されるように、フォトダイオード520はｐ−エピタキシャル層（囲まれていない）510内に形成されているとして示されている。ｐ−エピタキシャル層510（フォトダイオード520を含む）は画素500の感光領域である。本発明に従った7.5μmの画素の例では、有効充填率（有効感光面積の画素面積に対する比で定義される）が70.8％であり、全体の感度が（マイクロレンズなしで）15.5V／lux・sである。従って、画素の全体感度は伝統的な構造の1.6倍に向上されている。
【００３４】
本発明の意図及び範囲を逸脱することなく、様々な実施形態を取ることが可能である。例えば、エピタキシャル層430表面のＰウェルは別のＰウェル構造と電気的に結合するように形成されてもよい。本発明の意図及び範囲を逸脱することなく本発明の多くの実施形態が構成され得るところであり、本発明は添付の特許請求の範囲に属するものである。
【図面の簡単な説明】
【００３５】
【図１】本発明に従った光生成電荷輸送機構を用いたｐｎ接合フォトダイオードを示す概略図である。
【図２】本発明に従った３トランジスタ能動画素センサーを示す概略図である。
【図３ａ】伝統的なｎ＋型フォトダイオード構造、及びそれに対応する空乏領域を示す概略断面図である。
【図３ｂ】伝統的なＮウェル型フォトダイオード構造、及びそれに対応する空乏領域を示す概略断面図である。
【図４ａ】本発明に従ったｎ＋型フォトダイオード構造、及びそれに対応する空乏領域を示す概略断面図である。
【図４ｂ】本発明に従ったＮウェル型フォトダイオード構造、及びそれに対応する空乏領域を示す概略断面図である。
【図５】本発明に従った高感光性画素のレイアウト構造を示す概略上面図である。
【図１】
2007518283.tif 000009
【図２】
2007518283.tif 000010
【図３ａ】
2007518283.tif 000011
【図３ｂ】
2007518283.tif 000012
【図４ａ】
2007518283.tif 000013
【図４ｂ】
2007518283.tif 000014
【図５】
2007518283.tif 000015
【国際調査報告】
2007518283.tif 000016
2007518283.tif 000017
2007518283.tif 000018