(57)【要約】半導体デバイス（１００）は、基板（１１０）、およびこの基板（１１０）上に形成される絶縁層（１２０）とを含む。第１デバイス（７１０）は第１フィン（１３０）を含む絶縁層（１２０）上に形成される。この第１フィン（１３０）は、絶縁層（１２０）上に形成され、第１アスペクト比を有する。第２デバイス（７２０）は、第２フィン（１３０）を含む絶縁層（１２０）上に形成される。この第２フィン（１３０）は、絶縁層（１２０）上に形成され、第１アスペクト比と異なる第２アスペクト比を有する。
2007501524.tif 000002
【特許請求の範囲】
【請求項１】
基板（１１０）と、
前記基板（１１０）上に形成される絶縁層（１２０）と、
前記絶縁層（１２０）上に形成されるとともに、第１フィンアスペクト比を有する第１フィン（１３０）を含む、前記絶縁層（１２０）上に形成される第１デバイス（７１０）と、
前記絶縁層（１２０）上に形成されるとともに、前記第１フィンアスペクト比と異なる第２フィンアスペクト比を有する第２フィン（１３０）を含む、前記絶縁層（１２０）上に形成される第２デバイス（７２０）と、
を含む、半導体デバイス（１００）。
【請求項２】
前記第１デバイス（７１０）はＮＭＯＳデバイスであり、前記第２デバイス（７２０）はＰＭＯＳデバイスである、請求項１記載の半導体デバイス（１００）。
【請求項３】
前記第１デバイス（７１０）および前記第２デバイス（７２０）は、単一の回路素子に含まれる、請求項１記載の半導体デバイス（１００）。
【請求項４】
前記第１デバイス（７１０）の前記第１フィン（１３０）の第１キャリア移動度は、前記第２デバイス（７２０）の前記第２フィン（１３０）の第２キャリア移動度と異なる、請求項１記載の半導体デバイス（１００）。
【請求項５】
前記第１デバイス（７１０）は、
前記第１フィン（１３０）の少なくとも３つの面上に形成される第１ゲート絶縁層（４１０）（５１０）（６１０）と、
前記第１フィン（１３０）の少なくとも３つの面上に形成される第１ゲート材料層（４２０）（５２０）（６２０）と、
をさらに含んでおり、
前記第２デバイス（７２０）は、
前記第２フィン（１３０）の少なくとも３つの面上に形成される第２ゲート絶縁層（４１０）（５１０）（６１０）と、
前記第２フィン（１３０）の少なくとも３つの面上に形成される第１ゲート材料層（４２０）（５２０）（６２０）と、
をさらに含む、請求項１記載の半導体デバイス（１００）。
【請求項６】
前記第１ゲート絶縁層（６１０）と前記第１ゲート材料層（６２０）は、前記第１フィン（１３０）の４つの面上に形成される、請求項５記載の半導体デバイス（１００）。
【請求項７】
前記第２ゲート絶縁層（６１０）と前記第２ゲート材料層（６２０）は、前記第２フィン（１３０）の４つの面上に形成される、請求項６記載の半導体デバイス（１００）。
【請求項８】
絶縁層（１２０）と、
前記絶縁層（１２０）上に形成され、第１高さおよび第１幅を有する第１フィン（１３０）、前記第１フィン（１３０）の少なくとも３つの面上に形成される第１ゲート絶縁層（４１０）（５１０）（６１０）、および前記第１ゲート絶縁層（４１０）（５１０）（６１０）に隣接する第１ゲート（４３０）（５３０）（６３０）を含む、前記絶縁層（１２０）上に形成される第１デバイス（７１０）と、
前記絶縁層（１２０）上に形成され、第２高さおよび第２幅を有する第２フィン（１３０）、前記第２フィン（１３０）の少なくとも３つの面上に形成される第２ゲート絶縁層（４１０）（５１０）（６１０）、および前記第２ゲート絶縁層（４１０）（５１０）（６１０）に隣接する第２ゲート（４３０）（５３０）（６３０）を含む、前記絶縁層（１２０）上に形成される第２デバイス（７２０）と、
を含み、前記第１高さと前記第１幅の第１比は、前記第２高さと前記第２幅の第２比と異なる、
半導体デバイス（１００）。
【請求項９】
前記絶縁層（１２０）上に形成され、第３高さおよび第３幅を有する第３フィン（１３０）、前記第３フィン（１３０）の少なくとも３つの面上に形成される第３ゲート絶縁層（４１０）（５１０）（６１０）、および前記第３ゲート絶縁層（４１０）（５１０）（６１０）に隣接する第３ゲート（４３０）（５３０）（６３０）を含む、前記絶縁層（１２０）上に形成される第３デバイス（７３０）をさらに含んでおり、
前記第３高さと前記第３幅の第３比は、前記第１比および前記第２比と異なる、請求項８記載の半導体デバイス（１００）。
【請求項１０】
絶縁層（１２０）と、
前記絶縁層（１２０）上に形成され、第１高さおよび第１幅を有する第１フィン（１３０）を含む、前記絶縁層（１２０）上に形成されるＮ型デバイス（７１０）と、
前記絶縁層（１２０）上に形成され、第２高さおよび第２幅を有する第２フィン（１３０）を含む、前記絶縁層（１２０）上に形成されるＰ型デバイス（７２０）と、
を含んでおり、
前記第２幅は、前記第１幅の所定倍であり、
前記Ｎ型デバイス（７１０）のキャリア移動度が前記Ｐ型デバイス（７２０）のキャリア移動度とほぼ等しいように、前記第１高さおよび前記第２高さが形成される、
半導体デバイス（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、および半導体デバイスを製造する方法に関する。本発明は特に、ダブルゲートデバイスに適用することができる。
【背景技術】
【０００２】
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、１００ナノメータ（nm）未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の向上を要求する。構造的要素を１００ｎｍ未満に減少することは、従来の方法の限界に挑むこととなる。
【０００３】
例えば、従来のプレーナ型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長を１００ｎｍ未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、移動度低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のＭＯＳＦＥＴをスケーリングすることが困難になる。
したがって、ＦＥＴ性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
【０００４】
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっている新規なデバイスである。いくつかの点において、ダブルゲートＭＯＳＦＥＴは従来のバルクシリコンＭＯＳＦＥＴよりも優れた特性を呈する。
これらの優れた特性は、ダブルゲートＭＯＳＦＥＴが従来のＭＯＳFＥＴのようにチャネルの片側だけではなくチャネルの２つの側にゲート電極を有することから生ずる。
２つのゲートがある場合、ドレインによって生成される電界はチャネルのソース端からより遮断される。また、２つのゲートはシングルゲートのおよそ２倍の電流を制御することができ、これによりスイッチング信号がより強くなる。
【０００５】
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のＭＯＳＦＥＴ構造である。
ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されるバーティカルチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＳＦＥＴで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
【発明の開示】
【０００６】
本発明の一形態は、第１フィン・アスペクト比を有する第１ＦｉｎＦＥＴデバイスと、第２フィン・アスペクト比を有する第２ＦｉｎＦＥＴデバイスとを提供する。
【０００７】
本発明のさらなる利点および他の構造は、以下の詳細な説明で記載される。そしてその一部は、以下の検討に基づいて当業者に明白になるであろう。または本発明を実行することによって認識できる。本発明の利点および構造は、添付された請求項で特に指摘されるように理解され、達成される。
【０００８】
本発明によれば、前述およびその他の利点の一部は、基板と、この基板上に形成された絶縁層を含む半導体デバイスによって達成される。
絶縁層上に、第１フィンを含む第１デバイスを形成してもよい。この第１フィンは、絶縁層上に形成され第１フィン・アスペクト比を有し得る。絶縁層上に、第２フィンを含む第２デバイスを形成してもよい。この第２フィンは、絶縁層上に形成され第１フィン・アスペクト比と異なる第２フィン・アスペクト比を有し得る。
【０００９】
本発明の他の態様によれば、半導体デバイスは、絶縁層、およびこの絶縁層上に形成される第１デバイスを含んでいてもよい。
この第１デバイスは、絶縁層上に形成され、第１高さおよび第１幅を有する第１フィンを含むことができる。この第１デバイスはまた、第１フィンの少なくとも３つの側面に形成される第１絶縁層、および第１ゲートを含み得る。
第２デバイスは絶縁層上に形成される。この第２デバイスは、絶縁層上に形成される。この第２デバイスは、絶縁層上に形成され、第２高さおよび第２幅を有している第２フィンを含んでいる。この第２デバイスはまた、第２フィンの少なくとも３つの側面に形成される第２絶縁層、およびこの第２絶縁層に隣接する第２ゲートを含み得る。
第１高さおよび第１幅の第１比は、第２高さおよび第２幅の第２比と異なる。
【００１０】
本発明のさらなる態様によれば、半導体デバイスは、絶縁層、およびこの絶縁層上に形成されるＮ型デバイスを含んでいてもよい。
このＮ型デバイスは、絶縁層上に形成され、第１高さおよび第１幅を有する第１フィンを含み得る。Ｐ型デバイスは、絶縁層上に形成され得る。このＰ型デバイスは、絶縁層上に形成され、第２高さおよび第２幅を有している第２フィンを含み得る。第２幅は、第１幅の所定倍であり得る。Ｎ型デバイスのキャリア移動度がＰ型のデバイスのキャリア移動度とほぼ等しいように、第１高さおよび第２高さを形成してもよい。
【００１１】
本発明の他の利点および構成は、以下の詳細な説明から、当業者に容易に明白になるであろう。図示および記載した実施形態は、本発明を実行するために熟考された最良のモードの例として、記載されている。本発明は、この発明内のすべての様々な明白な点における修正例ができる。このように、図面は、本来例示的なものであって、制限的なものではないとみなされる。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
【発明を実施するための最良の形態】
【００１２】
以下、添付の図面に言及して本発明の実施形態を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【００１３】
本発明による実施形態は異なるフィン・アスペクト比を有する異なるＦｉｎＦＥＴを提供する。これらの異なるフィン・アスペクト比はＦｉｎＦＥＴデバイスの全体的なキャリア移動度を調整するのに使用することができる。
【００１４】
図１は、本発明の実施形態に従って形成された半導体デバイス１００の断面図である。
図１等においては１つのデバイス１００を示すが、半導体分野における当業者は、ここに記載されるプロセスを使用して、半導体デバイス１００と同時に同じウェーハ（またはウェーハの一部、チップ等）上に他のデバイス（例えば、図７の半導体デバイス７１０、７２０等）を形成してもよいことを理解するであろう。
図１を参照して、半導体デバイス１００は、シリコン基板１１０、埋込酸化膜１２０、および埋込酸化膜１２０上のシリコン層１３０を含んだＳＯＩ（silicon on insulator）構造を含んでいてもよい。埋込酸化膜１２０およびシリコン層１３０を、従来の方法により基板１１０上に形成してもよい。
【００１５】
例示的な実施形態においては、埋込酸化膜１２０は酸化シリコンを含んでおり、約１０００Åから約３０００Åの範囲の厚みを有し得る。
シリコン層１３０は、約３００Åから約１５００Åの範囲の厚みを有する多結晶シリコン、または単結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層１３０は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
【００１６】
本発明の他の実施形態では、基板１１０および層１３０は、ゲルマニウムのような他の半導体材料、またはシリコンゲルマニウムのような半導体材料の組合せを含んでいてもよい。埋込酸化膜１２０もまた、他の絶縁材料を含んでいてもよい。
【００１７】
後のエッチングプロセスの間に保護キャップとしての役割を果たすシリコン窒化物層または酸化シリコン層（例えばSiO2）のようなトップ絶縁層１４０を、シリコン層１３０上に形成することができる。
例示的な実施形態においては、絶縁層１４０は約１５０Åから約７００Åの範囲の厚みでたい積することができる。次に、後の処理のためのフォトレジストマスク１５０を形成すべく、フォトレジスト材料をたい積してパターン化してもよい。このフォトレジスト材料は、任意の従来方法によりたい積すると共にパターン化することができる。
【００１８】
その後、半導体デバイス１００をエッチングすることができる。例示的な実施形態の１つにおいては、従来の方法で絶縁層１４０およびシリコン層１３０をエッチングするとともにこのエッチングを埋込酸化膜１２０の上で停止させ、フィンを形成してもよい。その後、フォトレジストマスク１５０を除去してもよい。
このフィンを形成した後、（例えば半導体材料のたい積またはエピタキシャル成長によって）フィンの各端部に隣接するソースおよびドレイン領域を形成することができる。
例えば、例示的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
あるいは、フィンを形成するのと同じフォトリソグラフィプロセスでこのソースおよびドレイン領域を形成してもよい。
【００１９】
図２Ａは、このような方法で形成された半導体１００上のフィン構造の概略的な上面図である。
本発明の例示的な実施形態によれば、ソース領域２２０およびドレイン領域２３０は、埋込酸化膜１２０上のフィン構造２１０の端部に隣接するように形成することができる。
【００２０】
図２Ｂは、本発明の例示的な実施形態によるフィン構造２１０の構成を示す図２ＡのＡ−Ａ’線に沿った断面図である。上述したように、構造２１０を形成すべく、絶縁層１４０およびシリコン層１３０をエッチングすることができる。この構造２１０は、シリコン１３０および絶縁性のキャップ１４０を含んでいてもよい。例示的な実施形態においては、シリコンフィン１３０の幅は約１０Åから約１００Åの範囲とすることができる。
【００２１】
ソース／ドレイン領域２２０、２３０は、この時点でまたは後のプロセス段階で（例えばゲートの形成後）ドープすることができる。例えば、ｎ型またはｐ型不純物をソース／ドレイン領域２２０、２３０に注入してもよい。特定の端末装置の必要条件に基づき、特定の注入量およびエネルギーを選択してもよい。当業者は、回路必要条件に基づいてソース／ドレイン注入プロセスを最適化することができるであろう。また、このようなステップは本発明の要旨を過度に不明瞭にしないようにすべく、ここに開示しない。
その後、ソース／ドレイン領域２２０、２３０を活性化すべく、活性アニーリングを実行することができる。
【００２２】
異なる構成の様々なＦｉｎＦＥＴデバイスを、図２Ａおよび図２Ｂに示したデバイス１００から形成することができる。このような異なるＦｉｎＦＥＴデバイスには、（１）ダブルゲートＦｉｎＦＥＴ、（２）πゲートＦｉｎＦＥＴ、（３）ｕゲートＦｉｎＦＥＴ、および（または）（４）ラウンドゲートＦｉｎＦＥＴが含まれる。ＦｉｎＦＥＴのこれら４つの例示的なタイプのデバイスを、以下、本発明の趣旨に沿って記載する。
【００２３】
＜ダブルゲートＦｉｎＦＥＴ＞
図３Ａは、例示的な実施形態による図２Ａおよび図２Ｂの構造２１０からのダブルゲートＦｉｎＦＥＴ３００の形成を示す断面図である。
図３Ａに示すように、フィン１３０の露出した側面上に比較的薄いゲート酸化膜３１０を形成することができる。例えば、ゲート酸化膜３１０をフィン１３０上に熱成長させてもよい。ゲート酸化膜３１０を、フィン１３０の側面上に約５０Åから約１５０Åの厚さに成長させてもよい。
【００２４】
ゲート酸化膜３１０を形成した後、ゲート材料層３２０をフィン構造２１０上にたい積することができる。
例示的な実施形態の一例においては、ゲート材料層３２０は、従来の化学蒸着法（ＣＶＤ）またはその他周知の技術を使用してたい積されたポリシリコンを含んでいてもよい。あるいは、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、層３２０のゲート材料として使用してもよい。
【００２５】
図３Ｂの上面図に記載するように、ゲート材料層３２０にゲートをパターン化するとともにエッチングして、フィン２１０のチャネル領域を横切って広がるゲート構造３３０を形成してもよい。
生成されたデバイス３００を、広く「ダブルゲートＦｉｎＦＥＴ」と呼ぶことができる。
【００２６】
ゲート構造３３０はリソグラフィ（例えばフォトリソグラフィ）によってゲート材料層３２０に形成することができる。
図３Ａおよび図３Ｂには示していないが、ゲート材料層３２０のエッチングを容易にすべく、ゲート材料層３２０をプレーナ化してもよいし、底反射防止膜（ＢＡＲＣ）および場合によってはトップ反射防止（ＴＡＲ）膜（図示しない）をプレーナ化したゲート材料層３２０にたい積してもよい。
半導体分野における当業者に理解されるであろうように、プレーナ化したゲート材料層３２０およびＢＡＲＣ層は、上に重なるフォトレジスト層をより正確にパターン化することを容易にすることができる。
その結果、約２０ｎｍから約５０ｎｍ程の小さい寸法を有するゲート構造３３０のクリティカルディメンション（ＣＤ）（すなわち、ゲート寸法のような最小フィーチャサイズ）を形成することができる。
【００２７】
ゲート構造３３０は、フィン２１０の側面に隣接するゲート部分と、フィン２１０から離れるように配置されたより大きな電極部分を含んでいてもよい。
ゲート構造３３０の電極部分は、ゲート部分をバイアスする、またはゲート部分を制御する、アクセス可能な電気コンタクトを提供してもよい。
【００２８】
再度図３Ａを参照すると（図３ＢのＡ−Ａ’線の断面）、ダブルゲートＦｉｎＦＥＴ３００のフィン１３０のチャネルは、ゲート酸化膜３１０に隣接するフィン１３０の２つの側壁に沿って存在することができる。
フィン１３０の上面にある比較的厚い絶縁キャップ１４０により、フィン１３０の上面にチャネルが形成されないようになっている。
フィン１３０の２つの側壁に沿ったゲート材料３２０が、フィン１３０の側壁に沿った２つのチャネルを制御する２つのゲート（すなわち”ダブルゲート”）を構成するので、フィン１３０の側壁に沿った２つのチャネルは、ダブルゲートＦｉｎＦＥＴ３００の「ダブルゲート」という呼び方がされる。
【００２９】
このフィン１３０の２つの側壁は共通の結晶配向（例えば、配向＜１１０＞）を有し得る。
フィン１３０の側壁の結晶配向が共通かつ垂直であるので、ダブルゲートＦｉｎＦＥＴ３００のフィン１３０の幅を変更しても、フィン１３０の多数キャリアのモビリティ（すなわちＮ型デバイスにおける電子、Ｐ型デバイスにおけるホール）に影響を与えない。
多数キャリヤのモビリティは、ダブルゲートＦｉｎＦＥＴ３００のフィン１３０の２つの側壁の共通の結晶配向（例えば、配向＜１１０＞）によってもっぱら決定される。
【００３０】
＜πゲートＦＩＮＦＥＴ＞
図４Ａは、本発明の実施形態による図２Ａおよび図２Ｂの構造２１０からのπゲート（パイゲート）ＦｉｎＦＥＴ４００の形成を示す断面図である。
まず、（例えば選択エッチングによって）フィン１３０上の絶縁キャップ１４０を除去し、埋込酸化膜１２０上に被覆されていないフィン１３０を残す。
図４Ａに示すように、フィン１３０の露出した上面および側面に比較的薄いゲート酸化膜４１０を形成することができる。例えば、ゲート酸化膜４１０をフィン１３０上に熱成長させてもよい。ゲート酸化膜４１０を、フィン１３０の上面および側面上に約５０Åから約１５０Åの厚さに成長させてもよい。  
【００３１】
ゲート酸化膜４１０を形成した後、ゲート材料層４２０をフィン構造２１０上にたい積することができる。
例示的な実施形態の一例においては、ゲート材料層４２０は、従来の化学蒸着法（ＣＶＤ）またはその他周知の技術を使用してたい積されたポリシリコンを含んでいてもよい。あるいは、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、層４２０のゲート材料として使用してもよい。
図３Ａでは示されていないが、上述したように、後のゲート形成を容易にすべく、図４Ａに示すようにゲート材料層４２０をプレーナ化してもよい。
【００３２】
図４Ｂの上面図に記載するように、ゲート材料層４２０にゲートをパターン化するとともにエッチングして、フィン２１０のチャネル領域を横切って広がるゲート構造４３０を形成してもよい。
生成されたデバイス４００を、広く「πゲートＦｉｎＦＥＴ」と呼ぶことができる。
【００３３】
ゲート構造４３０はリソグラフィ（例えばフォトリソグラフィ）によってゲート材料層４２０に形成することができる。
図４Ａおよび図４Ｂには示していないが、ゲート材料層４２０のエッチングを容易にすべく、底反射防止膜（ＢＡＲＣ）および場合によってはトップ反射防止（ＴＡＲ）膜（図示しない）をプレーナ化したゲート材料層４２０にたい積してもよい。
上述したように、プレーナ化したゲート材料層４２０およびＢＡＲＣ層は、下位ゲートＣＤを形成し易くする。
【００３４】
ゲート構造４３０は、フィン２１０の側面に隣接するゲート部分と、フィン２１０から離れるように配置されたより大きな電極部分を含んでいてもよい。
ゲート構造４３０の電極部分は、ゲート部分をバイアスする、またはゲート部分を制御する、アクセス可能な電気コンタクトを提供してもよい。
【００３５】
再度図４Ａを参照すると（図４ＢのＡ−Ａ’線の断面）、πゲートＦｉｎＦＥＴ４００のフィン１３０におけるチャネルは、ゲート酸化膜４１０に隣接するフィン１３０の２つの側壁に沿って存在することができる。
フィン１３０の２つの側壁と上面に沿ったゲート材料４２０が、フィン１３０の側壁および上面に沿った３つのチャネルを制御する３つのゲート（すなわち、π型に）を構成するので、フィン１３０の２つの側壁と上面に沿った３つのチャネルは、πゲートＦｉｎＦＥＴ４００の「πゲート」という呼び方がされる。
【００３６】
πゲートＦｉｎＦＥＴ４００のフィン１３０の２つの側壁は共通の結晶配向（例えば、配向＜１１０＞）を有しており、フィン１３０の上面は異なる結晶配向（例えば、配向＜１００＞）を有し得る。
フィン１３０のチャネルの結晶配向が異なるので、ダブルゲートＦｉｎＦＥＴ３００と異なり、πゲートＦｉｎＦＥＴ４００のフィン１３０の幅および（または）高さを変更すると、フィン１３０の多数キャリアのモビリティに影響を与える。
この点に関して、フィン１３０についての「フィン・アスペクト比」をＨ／Ｗ（Ｈがフィン１３０の高さで、Ｗがフィン１３０の幅）として形成することが有用である。図４Ａには、πゲートＦｉｎＦＥＴ４００のフィン１３０の高さＨと幅Ｗを示される。
【００３７】
多数キャリアについてのキャリアの移動度は、他の結晶の配向（例えば、配向＜１１０＞）よりも、ある結晶の配向（例えば、配向＜１００＞）の方が高くなり得る。
２つの異なる結晶方向に沿ったチャネルを有するフィン１３０については、全体的なキャリア移動度は、フィン１３０の側面および上面のキャリア移動度の「平均」であり得る。
ここで使用される「平均」という用語は、フィン１３０の側壁および上面のキャリア移動度を重み付けして組み合わせることをも意味するように緩やかに解釈されるべきであって、厳密な数学的な平均ではないことを注目すべきである。
このフィン１３０の全体的なモビリティは、フィン１３０の側面のチャネルとフィン１３０の上面のチャネルの端部とが近いとなった様々な物理的原因により正確な数学的定義ができない可能性がある。
【００３８】
しかしながら、フィン・アスペクト比Ｈ／Ｗ（すなわち）、フィン１３０の幅Ｗに対する高さＨの比率）を変えることによって、フィン１３０の全体的なキャリア移動度を調整することができる。
このフィン１３０の全体的なキャリア移動度は、その結晶配向によりフィン１３０の上面と側面のどちらがより高いキャリア移動度を有するかにより、フィン・アスペクト比Ｈ／Ｗが増加するにつれて増加または低減する。
しかしながら、ここでの開示に基づき、πゲートＦｉｎＦＥＴ４００のフィン１３０の所望する全体的なキャリア移動度を達成するための、フィン１３０のフィン・アスペクト比Ｈ／Ｗに対する適切な調整（すなわち、どちらの方向をどれだけ高くするか、または低くするか）を、当業者であれば特段の実験をすることなくできるであろう。
例えば、フィン１３０のフィン・アスペクト比Ｈ／Ｗに対する適切な調節は、使用される特定の製造プロセス／材料に基づくものであってもよいし、様々なテストデバイスの構築および（または）デバイス・モデリングにより、不要な実験をしないで決定してもよい。
【００３９】
＜ＵゲートＦＩＮＦＥＴ＞
図５Ａは、本発明の実施形態による図２Ａおよび図２Ｂの構造２１０からのｕゲートＦｉｎＦＥＴ５００の形成を示す断面図である。
図５Ａに示すように、埋込酸化膜１２０の部分を除去するのに従来のエッチングケミストリを使用することができる。このエッチングの間、フィン１３０の下の埋込酸化膜１２０の部分を除去することができる。フィン１３０より下の側面のアンダーカットは、フィン１３０より下の埋込酸化膜１２０をさらにエッチングする後のプロセスを促進するのに使用することができる。
【００４０】
その後、フィン１３０より下の埋込酸化膜１２０の一部を貫通する横方向のエッチングを実行すべく、第２のエッチングを実行してもよい。
図３Ｂに示すように、フィン１３０より下に位置する埋込酸化膜１２０を貫通する横方向のエッチングを実行すべく、典型的な実施形態の１つにおいては、例えば高圧力のHBrを使用する等方性エッチングを実行してもよい。
フィン１３０は、図５Ｂに示す断面の埋込酸化膜１２０の上に、実質的にサスペンド（浮遊）されている。
しかしながら、フィン１３０の端部はまだ埋込酸化膜１２０に付着しており、図５Ｂに示すフィン２１０のサスペンドされた部分は、ソース／ドレイン領域２２０、２３０のそれぞれと隣接するフィン２１０の端部において埋込酸化膜１２０に支持される。
【００４１】
その後、ゲート絶縁層をたい積することができる。例えば、図５Ｃに示すように、ゲート絶縁層として働く薄い酸化膜５１０をフィン１３０の露出した側面および底面に熱成長させてもよい。酸化膜５１０は、約１０Åから約３０Åの厚さに成長させてもよい。一方、フィン１３０の上面は、絶縁キャップ１４０により保護される。
【００４２】
その後、図５Ｃに示すように、フィン構造２１０の周りにゲート材料層５２０をたい積することができる。
ゲート材料層５２０は、後に形成されるゲート電極のゲート材料を含んでいるとともに、従来の化学蒸着法（ＣＶＤ）を使用して、約５００Åから約１０００Åの範囲の厚みにたい積されたポリシリコンを含んでいてもよい。あるいは、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、層３２０のゲート材料として使用してもよい。
【００４３】
その後、ゲート材料層５２０をプレーナ化することができる。例えば、図５Ｃに示すように、ゲート材料の鉛直方向における高さが絶縁キャップ１４０と等しいまたはほとんど等しくなるように、化学的機械的研磨（ＣＭＰ）を実行してもよい。
図５Ｃに示すように、フィン１３０のチャネル領域のゲート材料層５２０の断面はＵ字型である。またゲート材料は、フィン１３０の２つの側面および下面において、フィン１３０を取り囲む。
一方、フィン１３０の上面は、絶縁キャップ１４０によって被覆される。
【００４４】
その後、ｕゲートＦｉｎＦＥＴ５００のゲート電極５３０、５４０を形成すべく、ゲート材料層５２０をパターン化し、エッチングしてもよい。
例えば、図５Ｄは、ゲート電極５３０、５４０を形成した後の、本発明のｕゲートＦｉｎＦＥＴ５００の上面図を示す。
図示のように、ｕゲートＦｉｎＦＥＴ５００は、フィン１３０の側面および底面を囲むゲート材料５２０（図５Ｃ）、およびゲート電極５３０、５４０を有する構造を含んでいる。簡略化のため、フィン２１０の側面および下面を取り囲むゲート絶縁膜４１０は、図７に図示していない。
【００４５】
再度図５Ｃを参照すると（図５ＤのＡ−Ａ’線の断面）、ｕゲートＦｉｎＦＥＴ５００のフィン１３０におけるチャネルは、ゲート酸化膜５１０に隣接するフィン１３０の２つの側壁および底面に沿って存在することができる。
フィン１３０の２つの側壁と底面に隣接するゲート材料５２０が、フィン１３０の側壁および底面に沿った３つのチャネルを制御する３つのゲート（すなわち、Ｕ型に）を構成するので、フィン１３０の２つの側壁と底面に沿った３つのチャネルは、ｕゲートＦｉｎＦＥＴ５００の「ｕゲート」という呼び方がされる。
【００４６】
ｕゲートＦｉｎＦＥＴ５００のフィン１３０の２つの側壁は共通の結晶配向（例えば、配向＜１１０＞）を有しており、フィン１３０の底面は異なる結晶配向（例えば、配向＜１００＞）を有し得る。
フィン１３０のチャネルの結晶配向が異なるので、πゲートＦｉｎＦＥＴ４００と同様に、ｕゲートＦｉｎＦＥＴ５００のフィン１３０のアスペクト比Ｈ／Ｗを変更すると、フィン１３０の多数キャリアのモビリティに影響を与える。
実際上、アスペクト比Ｈ／Ｗに基づくｕゲートＦｉｎＦＥＴ５００のフィン１３０の全体的なモビリティは、（必ずしも一致しないが）上述したπゲートＦｉｎＦＥＴ４００のフィン１３０の全体的なモビリティとの関連性が高い。
この類似性は、第３チャネルがフィン１３０の上面または底面に位置するかの違いを有する、π型ゲートとｕ型ゲートの間の構造の類似によるものである。
【００４７】
πゲートＦｉｎＦＥＴ４００と同様に、ｕゲートＦｉｎＦＥＴ５００のフィン１３０の全体的なモビリティは、フィン・アスペクト比Ｈ／Ｗを変化することにより調整することができる。
このフィン１３０の全体的なキャリア移動度は、その結晶配向によりフィン１３０の底面と側面のどちらがより高いキャリア移動度を有するかにより、フィン・アスペクト比Ｈ／Ｗが増加するにつれて増加または低減する。
しかしながら、ここでの開示に基づき、ｕゲートＦｉｎＦＥＴ５００のフィン１３０の所望する全体的なキャリア移動度を達成するための、フィン１３０のフィン・アスペクト比Ｈ／Ｗに対する適切な調整を、当業者であれば特段の実験をすることなくできるであろう。
【００４８】
＜ラウンドゲートＦＩＮＦＥＴ＞
図６Ａは、本発明の実施形態による図２Ａおよび図２Ｂの構造２１０からのラウンドゲートＦｉｎＦＥＴ６００の形成を示す断面図である。
図５Ａについて上述したように、埋込酸化膜１２０の部分を除去するのに従来のエッチングケミストリを使用することができる。
その後、フィン１３０より下の埋込酸化膜１２０の一部を横にエッチングすべく、第２のエッチングを実行してもよい。
図５Ｂに示すように、フィン１３０より下に位置する埋込酸化膜１２０を貫通する横方向のエッチングを実行すべく、典型的な実施形態の１つにおいては、例えば高圧力のHBrを使用する等方性エッチングを実行してもよい。
フィン１３０は、図５Ｂに示す断面の埋込酸化膜１２０の上に、実質的にサスペンド（浮遊）されている。
【００４９】
図５Ｂと異なり、ラウンドゲートＦｉｎＦＥＴ６００を形成する際、（例えば選択エッチングによって）フィン１３０上の絶縁キャップ１４０を除去し、埋込酸化膜１２０上に被覆されていないフィン１３０を残す。
次に、フィン１３０上にゲート絶縁層を形成することができる。例えば、図６に示すように、ゲート絶縁層として働く薄いゲート酸化膜６１０を、フィン１３０の露出した全面に熱成長させてもよい。ゲート酸化膜６１０を、約１０Åから約３０Åの厚さに成長させてもよい。一方、フィン１３０の上面は、絶縁キャップ１４０により保護される。
【００５０】
その後、図６Ａに示すように、フィン構造２１０の周りにゲート材料層６２０をたい積することができる。
ゲート材料層６２０は、後に形成されるゲート電極のゲート材料を含んでいるとともに、従来の化学蒸着法（ＣＶＤ）を使用して、約５００Åから約１０００Åの範囲の厚みにたい積されたポリシリコンを含んでいてもよい。あるいは、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属をゲート材料として使用してもよい。
【００５１】
その後、ラウンドゲートＦｉｎＦＥＴ６００のゲート電極６３０を形成すべく、ゲート材料層６２０をパターン化し、エッチングしてもよい。
例えば、図６Ｂは、ゲート電極６３０を形成した後の、本発明のラウンドゲートＦｉｎＦＥＴ６００の上面図を示す。
図示のように、ラウンドゲートＦｉｎＦＥＴ６００は、フィン１３０の４つの全ての側面を囲むゲート材料６２０（図６Ａ）、およびゲート電極６３０を有する構造を含んでいる。
【００５２】
再度図６Ａを参照すると（図６ＢのＡ−Ａ’線の断面）、ラウンドゲートＦｉｎＦＥＴ６００のフィン１３０におけるチャネルは、ゲート酸化膜６１０に隣接するフィン１３０の２つの側壁、上面、および底面に沿って存在することができる。
フィン１３０の２つの側壁、上面、および底面に隣接するゲート材料６２０が、フィン１３０の側壁および底面に沿った４つのチャネルを制御するフィン１３０を”取り囲む（around）”４つのゲートを構成するので、フィン１３０の２つの側壁、上面、および底面に沿った４つのチャネルは、ラウンドゲートＦｉｎＦＥＴ６００の「ラウンドゲート」という呼び方がされる。
【００５３】
ラウンドゲートＦｉｎＦＥＴ６００のフィン１３０の２つの側壁は共通の結晶配向（例えば、配向＜１１０＞）を有しており、フィン１３０の上面および底面は異なる共通の結晶配向（例えば、配向＜１００＞）を有し得る。
フィン１３０のチャネルの結晶配向が異なるので、πゲートＦｉｎＦＥＴ４００およびｕゲートＦｉｎＦＥＴ５００と同様に、ラウンドゲートＦｉｎＦＥＴ６００のフィン１３０のアスペクト比Ｈ／Ｗを変更すると、フィン１３０の多数キャリアのモビリティに影響を与える。
実際上、アスペクト比Ｈ／Ｗに基づくラウンドゲートＦｉｎＦＥＴ６００のフィン１３０の全体的なモビリティは、少なくとも、ラウンドゲートのＦｉｎＦＥＴ６００のフィン１３０がπゲートＦｉｎＦＥＴ４００およびｕゲートＦｉｎＦＥＴ５００より１つ多い水平方向のチャネルを有するので、πゲートＦｉｎＦＥＴ４００およびｕゲートＦｉｎＦＥＴ５００と多少異なる振る舞いをする可能性がある。
【００５４】
πゲートＦｉｎＦＥＴ４００と同様に、ラウンドゲートＦｉｎＦＥＴ６００のフィン１３０の全体的なモビリティは、フィン・アスペクト比Ｈ／Ｗを変化することにより調整することができる。
このフィン１３０の全体的なキャリア移動度は、その結晶配向によりフィン１３０の上面／底面と側面のどちらがより高いキャリア移動度を有するかにより、フィン・アスペクト比Ｈ／Ｗが増加するにつれて増加または低減する。
しかしながら、ここでの開示に基づき、ラウンドゲートＦｉｎＦＥＴ６００のフィン１３０の所望する全体的なキャリア移動度を達成するための、フィン１３０のフィン・アスペクト比Ｈ／Ｗに対する適切な調整を、当業者であれば特段の実験をすることなくできるであろう。
【００５５】
＜異なるキャリア移動度を有する例示的な実施形態＞
図７は、本発明の例示的な実施例によるＦｉｎＦＥＴデバイス７１０、７２０および７３０を含むウェーハの概略的な上面図である。
埋込酸化膜１２０はウェーハ（またはチップ）を示す。このウェーハの上には図示の３つのデバイス７１０、７２０および７３０が形成される。
デバイス７１０、７２０および７３０のうち少なくとも２つのデバイスの全体的なキャリア移動度が異なり得る。
デバイス７１０、７２０および７３０はすべてπゲートＦｉｎＦＥＴ４００、ｕゲートＦｉｎＦＥＴ５００、およびラウンドゲートＦｉｎＦＥＴ６００のいずれかのタイプのデバイスとすることができる。
あるいは、デバイス７１０、７２０および７３０は、ダブルゲートＦｉｎＦＥＴ３００、πゲートＦｉｎＦＥＴ４００、ｕゲートＦｉｎＦＥＴ５００およびラウンドゲートＦｉｎＦＥＴ６００のうち、複数の異なるタイプのデバイスを含み得る。
例えば、ダブルゲートＦｉｎＦＥＴ３００と、πゲートＦｉｎＦＥＴ４００、ｕゲートＦｉｎＦＥＴ５００およびラウンドゲートＦｉｎＦＥＴ６００の１つは同じフィンアスペクト比Ｈ／Ｗを有し得るが、それにも関わらず、ＦｉｎＦＥＴ４００／５００／６００のさらなる垂直方向のチャネルにより、これらの全体的なキャリア移動度はどれも異なる。
【００５６】
さらに、デバイス７１０、７２０および７３０のすべてをＮ型ＭＯＳ（ＮＭＯＳ）デバイス、Ｐ型ＭＯＳ（ＰＭＯＳ）デバイス、またはＮＭＯＳデバイスとＰＭＯＳデバイスの組み合わせ（例えばＣＭＯＳ（complementary MOS））としてもよい。デバイス７１０、７２０および７３０は他のデバイスと接続または相互接続され得るが、本発明を明確にするため、これらの接続については図７に示していない。
【００５７】
ここでの開示を考慮して、様々な設計上の理由により、異なるデバイス（例えばデバイス７１０および７２０）を、（異なるフィン・アスペクト比Ｈ／Ｗにより）全体的なキャリア移動度が異なるように形成することができることを当業者は理解するであろう。
例えば、全体的なキャリア移動度は、デバイス７１０／７２０のタイプに基づき異なり得る。
本発明の実施形態の一例においては、ＮＭＯＳデバイスを、選択されたフィン・アスペクト比による全体的なキャリア移動度を有するようにし、同じウェーハ／チップ上のＰＭＯＳデバイスは、これとは異なるように選択されたフィン・アスペクト比による全体的なキャリア移動度を備えるものとする。これにより、ＮＭＯＳデバイスのキャリア移動度がＰＭＯＳデバイスのキャリア移動度よりも大きさにおいて（すなわち、絶対値）より大きくなるように形成することができる。
あるいは、ＰＭＯＳデバイスを、同じウェーハ／チップ上のＮＭＯＳデバイスの全体的なキャリア移動度より絶対値においてより大きい全体的なキャリア移動度で形成してもよい。
あるいは、デバイスの全体的なキャリア移動度がほぼ等しくなるように、ＮＭＯＳデバイス（例えばデバイス７１０）およびＰＭＯＳデバイス（例えばデバイス７２０）のフィン・アスペクト比を選択してもよい。
【００５８】
また、与えられた回路素子（例えばインバータ、ＮＡＮＤゲート、メモリエレメント、ＮＯＲゲートなど）内のフィン・アスペクト比Ｈ／Ｗを変化することは有利である。
例えば単一の回路素子内において、１つのＦｉｎＦＥＴデバイス７１０は第１フィン・アスペクト比Ｈ／Ｗ１を持ち得る。
回路素子内の他のＦｉｎＦＥＴデバイス７２０は、デバイス７１０／７２０間の駆動電流のバランスをとるために、第２フィン・アスペクト比Ｈ／Ｗ２を持ち得る。
本発明のある実施形態においては、（例えば図７のデバイス７１０のソース／ドレイン領域をデバイス７２０のドレイン／ソースに接続することによって）回路素子のデバイス７１０および７２０の異なるアスペクトのフィンを、電気的に接続してもよい。
【００５９】
これに変えて、またはさらに、フィン・アスペクト比Ｈ／Ｗを回路素子間において変化させてもよい。
例えば、１つの回路素子は１つ以上のＦｉｎＦＥＴデバイスを含んでいてもよい。また、ＦｉｎＦＥＴデバイス７１０は第１フィン・アスペクト比Ｈ／Ｗ１を有し、このアスペクト比により定まる第１の全体的なキャリア移動度を有する。
分離した回路素子は、第２フィン・アスペクト比Ｈ／Ｗ２を有し、このアスペクト比により定まる第２の全体的なキャリア移動度を有する１つ以上のＦｉｎＦＥＴデバイス７２０を含み得る。
【００６０】
さらに、ここに示した本発明のデバイス７１０ないし７３０のフィン・アスペクト比を変えることによって、様々な設計上の制約に応えることができる。
例えば、デバイス７１０および７２０は、それぞれＣＭＯＳデバイスのＮＭＯＳとＰＭＯＳの構成部分であり得る。
さらに、ＰＭＯＳチャネル幅がＮＭＯＳチャネル幅に対して２：１の比率を有するような（単なる例示である）、既存のデザイン・ルールが存在していることがあるので、この方法により配置される、典型的な、プレーナＭＯＳＦＥＴデバイスの駆動電流は、既存の関係を有している。
デバイス７１０および７２０の駆動電流の既存の関係を維持している一方で、デバイス７１０および７２０のフィン・アスペクト比を調整することにより、チャネル幅の比率を（例えば３：２に）異なるようにすることができる。
すなわち、デバイス７１０および７２０のそれぞれの幅Ｗ１、Ｗ２が３：２の比率を持つようにすることができ、デバイス７１０および７２０のそれぞれの高さＨ１およびＨ２を調整し、それぞれのフィン・アスペクト比Ｈ１／Ｗ１およびＨ２／Ｗ２が既存の駆動電流関係を得られるようにしてもよい。
【００６１】
あるいは、デバイス７１０および７２０の駆動電流の新しい関係を生成する一方で、デバイス７１０および７２０のフィン・アスペクト比を調整することにより、同じチャネル幅の比率（例えば２：１）となるようにすることができる。
すなわち、デバイス７１０および７２０のそれぞれの幅Ｗ１、Ｗ２が２：１の比率を有するようにすることができ、デバイス７１０および７２０のそれぞれの高さＨ１およびＨ２を調整し、それぞれのフィン・アスペクト比Ｈ１／Ｗ１およびＨ２／Ｗ２が新しい駆動電流関係（例えばデバイス７１０／７２０間の駆動電流が等しい関係）を生成するようにしてもよい。
【００６２】
当業者は、パターン化に使用するマスク（例えば図２Ｂのフィン１３０を形成するのに使用される図１のフォトレジストマスク１５０）を調整することにより、異なるデバイス７１０／７２０のフィン幅（例えば、幅Ｗ１およびＷ２）が選択されることを認識するであろう。
同様に、フィン１３０の選択的なマスキングおよび露出している他のフィン１３０をエッチングしてこれらの高さを低くすることにより、異なるデバイス７１０／７２０のフィンの高さ（例えば、高さＨ１およびＨ２）が選択され得る。
【００６３】
このように、本発明によれば、異なるフィン・アスペクト比を有する、異なるＦｉｎＦＥＴデバイス７１０／７２０／７３０を形成することができる。これらの異なるデバイス７１０／７２０／７３０を同じウェーハまたはチップ上に形成することができるとともに、同一の全体的なキャリア移動度または異なるキャリア移動度を呈することができる。
生成した構造は、短チャネル耐性に優れているので有利である。さらに、本発明はフレキシビリティを増加すると共に、従来のプロセスに容易に統合することができる。
【００６４】
＜他の実施形態＞
いくつかの実施形態においては、上述した他のものとは異なるラウンドゲートＦｉｎＦＥＴを形成することが望ましい。
図８Ａないし図８Ｃは、本発明の他の実施形態によるラウンドゲートＦｉｎＦＥＴ８００の形成を示す断面図である。
図８Ａは、（図２Ｂと同じように）フィンを形成した後のプロセス段階を示す断面図である。第１絶縁層８３０、第２絶縁層８２０、および基板８１０上にシリコン・フィン８４０を形成することができる。図８Ａには示していないが、（図２Ａと同じように）フィン８４０の一方の端部はソース及びドレイン領域と接続されている。
【００６５】
その後、図８Ｂに示すように、選択エッチングを実行して、フィン８４０より下の第１絶縁層８３０の部分を除去してもよい。
フィン８４０は、第２絶縁層８２０上に、実質的にサスペンド（浮遊）されている。
しかしながら、フィン８４０の端部はまだ第１絶縁層８３０に付着しており、図８Ｂに示すフィン８４０のサスペンドされた部分は、図示しないソース／ドレイン領域に隣接するフィン８４０の端部において第１絶縁層８３０に支持される。
【００６６】
その後、フィン８４０上にゲート絶縁層をたい積することができる。例えば、図８Ｃに示すように、ゲート絶縁層として働く薄い酸化膜８５０をフィン８４０の全ての露出面に熱成長させてもよい。酸化膜８５０は、約１０Åから約３０Åの厚さに成長させてもよい。
【００６７】
その後、図６Ａに示すように、フィン構造８４０の周りにゲート材料層８６０をたい積することができる。
ゲート材料層８６０は、後に形成されるゲート電極のゲート材料を含んでいるとともに、従来の化学蒸着法（ＣＶＤ）を使用して、約５００Åから約１０００Åの範囲の厚みにたい積されたポリシリコンを含んでいてもよい。あるいは、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、層３２０のゲート材料として使用してもよい。
その後、ここに記載したように、ゲート材料層８６０をラウンドゲートＦｉｎＦＥＴ８００のゲートおよびゲート電極にパターン化することができる。
【００６８】
前記記載においては、本発明について理解し易いように、特定の材料、構造、化学薬品、プロセス等のような多数の特定の詳細を記載している。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
【００６９】
本発明による、半導体デバイスを製造するのに使用される絶縁層および導電層は、従来のたい積技術によってたい積してもよい。例えば、低圧ＣＶＤ（ＬＰＣＶＤ）およびエンハンストＣＶＤ（ＥＣＶＤ）を含んだ様々な種類のＣＶＤプロセスのようなメタライゼーション技術を使用することができる。
【００７０】
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
【００７１】
さらに、ＦｉｎＦＥＴデバイス４００／５００／６００の側面は結晶配向＜１１０＞を有するとともに、上面／下面は結晶配向＜１００＞を有するものとして記載したが、これらのデバイスを製造することで、側面は結晶配向＜１００＞となり、上面／下面は他の結晶配向＜１１０＞または＜１１１＞となる場合もある。
【００７２】
本発明の好ましい実施形態およびその多様性のうちのいくつかの例のみが、本発明において開示されると共に記載される。本発明は、様々な他の組合わせおよび環境において使用できると共に、ここに記載されるような本発明の概念の範囲内の変形または修正することができるものとして理解される。
【００７３】
明示がない場合には、本出願の詳細な説明の中で使用されるどの要素、指示またはステップも本発明に重要または本質的なものとして解釈すべきではない。
ここに使用される、「ある（a）」と言う言葉は、１つ以上のものを含むように意図される。１つのものを示すような場合には「１つの（one）」またはこれに類する言葉を使用している。本発明の範囲は、請求の範囲およびこれらの均等物によって定義される。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施形態によるフィンの形成に使用される例示的な層を示す断面図。
【図２Ａ】本発明の例示的な実施形態によるフィン構造の概略的な上面図。
【図２Ｂ】本発明の例示的な実施形態による図２Ａのフィン構造の形成を示す断面図。
【図３Ａ】本発明の例示的な実施形態による図２ＢのデバイスからのダブルゲートＦｉｎＦＥＴの形成を示す断面図。
【図３Ｂ】本発明の例示的な実施形態による図２ＢのデバイスからのダブルゲートＦｉｎＦＥＴの形成を示す上面図。
【図４Ａ】本発明の例示的な実施形態による図２ＢのデバイスからのπゲートＦｉｎＦＥＴの形成を示す断面図。
【図４Ｂ】本発明の例示的な実施形態による図２ＢのデバイスからのπゲートＦｉｎＦＥＴの形成を示す上面図。
【図５Ａ】本発明の例示的な実施形態による図２ＢのデバイスからのｕゲートＦｉｎＦＥＴの形成を示す断面図。
【図５Ｂ】本発明の例示的な実施形態による図２ＢのデバイスからのｕゲートＦｉｎＦＥＴの形成を示す断面図。
【図５Ｃ】本発明の例示的な実施形態による図２ＢのデバイスからのｕゲートＦｉｎＦＥＴの形成を示す断面図。
【図５Ｄ】本発明の例示的な実施形態による図２ＢのデバイスからのｕゲートＦｉｎＦＥＴの形成を示す上面図。
【図６Ａ】本発明の例示的な実施形態による図２ＢのデバイスからのラウンドゲートＦｉｎＦＥＴの形成を示す断面図。
【図６Ｂ】本発明の例示的な実施形態による図２ＢのデバイスからのラウンドゲートＦｉｎＦＥＴの形成を示す上面図。
【図７】本発明の例示的な実施形態による図３Ａないし図６Ｂのデバイスのいずれかを含むウェーハの上面図。
【図８Ａ】本発明の他の例示的な実施形態によるラウンドゲートＦｉｎＦＥＴの形成を示す断面図。
【図８Ｂ】本発明の他の例示的な実施形態によるラウンドゲートＦｉｎＦＥＴの形成を示す断面図。
【図８Ｃ】本発明の他の例示的な実施形態によるラウンドゲートＦｉｎＦＥＴの形成を示す断面図。
【図１】
2007501524.tif 000003
【図２Ａ】
2007501524.tif 000004
【図２Ｂ】
2007501524.tif 000005
【図３Ａ】
2007501524.tif 000006
【図３Ｂ】
2007501524.tif 000007
【図４Ａ】
2007501524.tif 000008
【図４Ｂ】
2007501524.tif 000009
【図５Ａ】
2007501524.tif 000010
【図５Ｂ】
2007501524.tif 000011
【図５Ｃ】
2007501524.tif 000012
【図５Ｄ】
2007501524.tif 000013
【図６Ａ】
2007501524.tif 000014
【図６Ｂ】
2007501524.tif 000015
【図７】
2007501524.tif 000016
【図８Ａ】
2007501524.tif 000017
【図８Ｂ】
2007501524.tif 000018
【図８Ｃ】
2007501524.tif 000019
【手続補正書】
【提出日】平成17年7月1日(2005.7.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板（１１０）と、
前記基板（１１０）上に形成される絶縁層（１２０）と、
前記絶縁層（１２０）上に形成されるとともに、第１フィンアスペクト比を有する第１フィン（１３０）を含む、前記絶縁層（１２０）上に形成される第１デバイス（７１０）と、
前記絶縁層（１２０）上に形成されるとともに、前記第１フィンアスペクト比と異なる第２フィンアスペクト比を有する第２フィン（１３０）を含む、前記絶縁層（１２０）上に形成される第２デバイス（７２０）と、
を含む、半導体デバイス（１００）。
【請求項２】
前記第１デバイス（７１０）はＮＭＯＳデバイスであり、前記第２デバイス（７２０）はＰＭＯＳデバイスである、請求項１記載の半導体デバイス（１００）。
【請求項３】
前記第１デバイス（７１０）および前記第２デバイス（７２０）は、単一の回路素子に含まれる、請求項１記載の半導体デバイス（１００）。
【請求項４】
前記第１デバイス（７１０）の前記第１フィン（１３０）の第１キャリア移動度は、前記第２デバイス（７２０）の前記第２フィン（１３０）の第２キャリア移動度と異なる、請求項１記載の半導体デバイス（１００）。
【請求項５】
前記第１デバイス（７１０）は、
前記第１フィン（１３０）の少なくとも３つの面上に形成される第１ゲート絶縁層（４１０）（５１０）（６１０）と、
前記第１フィン（１３０）の少なくとも３つの面上に形成される第１ゲート材料層（４２０）（５２０）（６２０）と、
をさらに含んでおり、
前記第２デバイス（７２０）は、
前記第２フィン（１３０）の少なくとも３つの面上に形成される第２ゲート絶縁層（４１０）（５１０）（６１０）と、
前記第２フィン（１３０）の少なくとも３つの面上に形成される第１ゲート材料層（４２０）（５２０）（６２０）と、
をさらに含む、請求項１記載の半導体デバイス（１００）。
【請求項６】
前記第１ゲート絶縁層（６１０）と前記第１ゲート材料層（６２０）は、前記第１フィン（１３０）の４つの面上に形成される、請求項５記載の半導体デバイス（１００）。
【請求項７】
前記第２ゲート絶縁層（６１０）と前記第２ゲート材料層（６２０）は、前記第２フィン（１３０）の４つの面上に形成される、請求項６記載の半導体デバイス（１００）。
【請求項８】
前記第１フィン（１３０）は、第１高さおよび第１幅を有しており、
前記第１デバイスは、前記第１フィン（１３０）の少なくとも３つの面上に形成される第１絶縁層（４１０）（５１０）（６１０）と、前記第１絶縁層（４１０）（５１０）（６１０）に隣接する第１ゲート（４３０）（５３０）（６３０）と、をさらに含んでおり、
前記第２フィン（１３０）は、第２高さおよび第２幅を有しており、
前記第２デバイスは、前記第２フィン（１３０）の少なくとも３つの面上に形成される第２絶縁層（４１０）（５１０）（６１０）と、前記第２ゲート絶縁層（４１０）（５１０）（６１０）に隣接する第２ゲート（４３０）（５３０）（６３０）と、をさらに含んでおり、
前記第１高さと前記第１幅の第１比は、前記第２高さと前記第２幅の第２比と異なる、
請求項１記載の半導体デバイス（１００）。
【請求項９】
前記絶縁層（１２０）上に形成され、第３高さおよび第３幅を有する第３フィン（１３０）、前記第３フィン（１３０）の少なくとも３つの面上に形成される第３ゲート絶縁層（４１０）（５１０）（６１０）、および前記第３ゲート絶縁層（４１０）（５１０）（６１０）に隣接する第３ゲート（４３０）（５３０）（６３０）を含む、前記絶縁層（１２０）上に形成される第３デバイス（７３０）をさらに含んでおり、
前記第３高さと前記第３幅の第３比は、前記第１比および前記第２比と異なる、請求項８記載の半導体デバイス（１００）。
【請求項１０】
前記第１デバイス（７１０）は、前記絶縁層（１２０）上に形成され、第１高さおよび第１幅を有する第１フィン（１３０）を含む、Ｎ型デバイスであり、
前記第２デバイス（７２０）は、前記絶縁層（１２０）上に形成され、第２高さおよび第２幅を有する第２フィン（１３０）を含む、Ｐ型デバイスであり、
前記Ｎ型デバイス（７１０）のキャリア移動度が前記Ｐ型デバイス（７２０）のキャリア移動度とほぼ等しいように、前記第１高さおよび前記第２高さが形成される、
請求項１記載の半導体デバイス（１００）。
【国際調査報告】
2007501524.tif 000020
2007501524.tif 000021
2007501524.tif 000022