(57)【要約】  本発明は、発振器および周波数シンセサイザに関する。特に、電圧制御デジタルアナログ発振器およびこれを用いた周波数シンセサイザに関する。  本発明は、アナログ入力端に入力される電圧およびデジタル入力端に入力されるデジタル値によって出力信号の周波数が決定される発振器と、間欠的に前記アナログ入力端に入力される電圧を第１の閾値電圧および第２の閾値電圧と大小を比較し、その結果に応じて前記デジタル入力端に入力されるデジタル値を変化させるデジタル同調器と、を備える電圧制御デジタルアナログ発振器を提供する。また、これを用いた周波数シンセサイザを提供する。本発明に係る発振器および周波数シンセサイザは、雑音が少ないながらも、広帯域の周波数出力を得ることができる長所がある。
2007525108.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力端に入力される電圧およびデジタル入力端に入力されるデジタル値によって出力信号の周波数が決定される発振器と、
前記アナログ入力端に入力される前記電圧を第１の閾値電圧および第２の閾値電圧と比較し、その比較結果に応じて前記デジタル入力端に入力される前記デジタル値を変化させるデジタル同調器と、
を備えることを特徴とする電圧制御デジタルアナログ発振器。
【請求項２】
前記発振器は、
第１のおよび第２のインダクタ、第１のおよび第２の可変キャパシタ、第１のおよび第２のＮＭＯＳトランジスタ、電流電源および２の倍数個のスイッチドキャパシタを含み、
前記第１のインダクタは、高電圧電源および第１のノードに接続され、
前記第２のインダクタは、前記高電圧電源および第２のノードに接続され、
前記第１のキャパシタは、前記第１のノードおよび前記アナログ入力端に接続され、
前記第２のキャパシタは、前記第２のノードおよび前記アナログ入力端に接続され、
前記第１のＮＭＯＳトランジスタの第１のソース／ドレインは、前記第１のノードに接続され、ゲートは、前記第２のノードに接続され、第２のソース／ドレインは、第３のノードに接続され、
前記第２のＮＭＯＳトランジスタの第１のソース／ドレインは、前記第２のノードに接続され、ゲートは、前記第１のノードに接続され、第２のソース／ドレインは、第３のノードに接続され、
前記電流電源は、前記第３のノードおよび低電圧電源に接続され、
前記スイッチドキャパシタのうち一方の両端は、前記第１のノードおよび前記低電圧電源に接続され、スイッチは、前記デジタル入力端に接続され、
前記スイッチドキャパシタのうち他方の両端は、前記第２のノードおよび前記低電圧電源に接続され、スイッチは、前記デジタル入力端に接続され、
差動出力のうち第１の出力は、前記第１のノードに接続され、第２の出力は、前記第２のノードに接続されること、
を特徴とする請求項１に記載の電圧制御デジタルアナログ発振器。
【請求項３】
前記発振器は、
インダクタと、
前記アナログ入力端に入力される前記電圧によってキャパシタンスが変化する第１の可変キャパシタと、
複数のキャパシタを含み、前記デジタル入力端に入力される前記デジタル値によってキャパシタンスが変化する第２の可変キャパシタと、を備え、
前記インダクタ、前記第１の可変キャパシタおよび前記第２の可変キャパシタは、並列に接続されることを特徴とする請求項１に記載の電圧制御デジタルアナログ発振器。
【請求項４】
前記発振器は、
前記アナログ入力端に入力される前記電圧によってキャパシタンスが変化する可変キャパシタと、
複数のインダクタを含み、前記デジタル入力端に入力される前記デジタル値によってインダクタンスが変化する可変インダクタと、を備え、
前記可変キャパシタおよび前記可変インダクタは、並列に接続されることを特徴とする請求項１に記載の電圧制御デジタルアナログ発振器。
【請求項５】
前記発振器は、
複数のインダクタを含み、前記デジタル入力端に入力される前記デジタル値によってインダクタンスが変化する可変インダクタと、
前記アナログ入力端に入力される前記電圧によってキャパシタンスが変化する第１の可変キャパシタと、
複数のキャパシタを含み、前記デジタル入力端に入力される前記デジタル値によってキャパシタンスが変化する第２の可変キャパシタと、を備え、
前記可変インダクタ、前記第１の可変キャパシタ、および前記第２の可変キャパシタは、並列に接続されることを特徴とする請求項１に記載の電圧制御デジタルアナログ発振器。
【請求項６】
前記デジタル同調器は、
間欠的な信号を発生させる第１の要素と、
前記間欠的な信号が発生した場合、前記アナログ入力端に入力される前記電圧を前記第１の閾値電圧および前記第２の閾値電圧と比較し、その比較結果に応じて前記デジタル入力端に入力される前記デジタル値を変化させる第２の要素と、
を備えることを特徴とする請求項１に記載の電圧制御デジタルアナログ発振器。
【請求項７】
前記第１の要素は、所定の周波数を有する信号を入力され、前記周波数を所定の整数で分周した周波数を有する信号を前記間欠的な信号として出力することを特徴とする請求項６に記載の電圧制御デジタルアナログ発振器。
【請求項８】
前記所定の整数は、外部から与えられた信号によって変更され得るものであることを特徴とする請求項７に記載の電圧制御デジタルアナログ発振器。
【請求項９】
前記第２の要素は、
前記間欠的な信号が入力される場合には、前記アナログ入力端に入力される前記電圧を出力し、その他の場合には、前記第１の閾値電圧と前記第２の閾値電圧との間の電圧を出力するスイッチと、
前記スイッチの出力電圧を前記第１の閾値電圧および前記第２の閾値電圧と比較し、その比較結果を出力する比較器と、
前記比較器の出力によって、アップカウントを行い、ダウンカウントを行い、または、カウントを行わないカウンタと、
を備えることを特徴とする請求項６に記載の電圧制御デジタルアナログ発振器。
【請求項１０】
前記カウンタの値は、外部から与えられた信号によって変更され得るものであることを特徴とする請求項９に記載の電圧制御デジタルアナログ発振器。
【請求項１１】
前記デジタル値が固定された状態において、前記第１の閾値電圧による前記出力信号の周波数と、前記第２の閾値電圧による前記出力信号の周波数との差が、前記デジタル値の変化によって変化し得る最小の周波数幅より大きいことを特徴とする請求項１に記載の電圧制御デジタルアナログ発振器。
【請求項１２】
周波数／位相検出器、電流ポンプ、低域通過フィルタ、デジタル同調器、発振器および第１の分周器を備える周波数シンセサイザにおいて、
前記周波数／位相検出器は、所定の入力信号の周波数および位相を前記第１の分周器出力信号の周波数および位相と比較し、その比較結果に応じて前記電流ポンプを制御する信号を出力し、
前記電流ポンプは、前記周波数位相検出器の出力信号に応じて、前記低域通過フィルタに正の電流または負の電流を供給し、
前記低域通過フィルタは、前記電流ポンプの出力電流が入力され、前記発振器のアナログ入力端に入力される電圧を出力し、
前記デジタル同調器は、間欠的に前記発振器の前記アナログ入力端に入力される前記電圧を第１の閾値電圧および第２の閾値電圧と比較し、その比較結果に応じて前記発振器のデジタル入力端に入力されるデジタル値を変化させ、
前記発振器は、前記アナログ入力端に入力される前記電圧および前記デジタル入力端に入力される前記デジタル値の変化に応じて、前記出力信号の周波数を変化させて出力し、
前記第１の分周器は、前記発振器の前記出力信号の周波数を第１の整数で分周した周波数の信号を出力すること、
を特徴とする周波数シンセサイザ。
【請求項１３】
所定の周波数を有する信号が入力され、前記周波数／位相検出器の前記所定の入力信号として、前記信号の周波数を第２の整数で分周した周波数の信号を入力する第２の分周器をさらに備えることを特徴とする請求項１２に記載の周波数シンセサイザ。
【請求項１４】
前記低域通過フィルタは、抵抗と、第１のおよび第２のキャパシタとを備え、
直列接続された前記抵抗および前記第１のキャパシタの両端は、第１のノードおよび第２のノードに接続され、
前記第２のキャパシタは、前記第１のノードおよび前記第２のノードに接続され、
前記第１のノードは、前記入力端および前記出力端に接続され、
前記第２のノードは、電圧電源に接続されること、
を特徴とする請求項１２に記載の周波数シンセサイザ。
【請求項１５】
前記デジタル同調器は、
前記周波数／位相検出器の前記所定の入力信号を入力され、この信号の周波数を第３の整数で分周した周波数を有する信号を、間欠的な信号として出力する第１の要素と、
前記間欠的な信号が発生される場合、前記発振器の前記アナログ入力端に入力される前記電圧を前記第１の閾値電圧および前記第２の閾値電圧と比較し、その比較結果に応じて前記発振器の前記デジタル入力端に入力される前記デジタル値を変化させる第２の要素と、
を備えることを特徴とする請求項１２乃至１４のいずれかに記載の周波数シンセサイザ。
【請求項１６】
前記発振器の前記デジタル入力端への前記デジタル値が固定された状態において、前記第１の閾値電圧による前記出力信号の周波数と、前記第２の閾値電圧による前記出力信号の周波数との差が、前記デジタル値の変化によって変化し得る最小の周波数幅より大きいことを特徴とする請求項１２に記載の電圧制御デジタルアナログ発振器。
【請求項１７】
周波数／位相検出器、電流ポンプ、低域通過フィルタ、デジタル同調器、発振器および第１の分周器を備える周波数シンセサイザにおいて、
前記周波数／位相検出器は、所定の入力信号および前記第１の分周器出力信号の周波数および位相を比較し、その比較結果に応じて、前記電流ポンプを制御する信号を出力し、
前記電流ポンプは、前記周波数位相検出器の出力信号に応じて前記低域通過フィルタに正の電流または負の電流を供給し、
前記低域通過フィルタは、前記電流ポンプの出力電流が入力され、前記発振器のアナログ入力端に入力される電圧を出力し、
前記デジタル同調器は、間欠的に前記発振器の前記アナログ入力端に入力される前記電圧を第１の閾値電圧および第２の閾値電圧と比較し、その比較結果に応じて前記発振器のデジタル入力端に入力されるデジタル値を変化させ、
前記発振器は、前記アナログ入力端に入力される前記電圧および前記デジタル入力端に入力される前記デジタル値の変化に応じて、前記出力信号の周波数を変化させて出力し、
前記第１の分周器は、前記発振器の前記出力信号の周波数を所定の期間には第１の整数で分周した周波数を出力し、その他の期間には前記第１の整数に１を加えた値で分周した周波数を出力すること、
を特徴とする周波数シンセサイザ。
【請求項１８】
前記第１の分周器は、
累算（accumulation）を行い、その結果に応じて、前記発振器の前記出力信号の周波数を前記第１の整数、または前記第１の整数に１を加えた前記値で分周するか否かを決定する信号を出力する第１の要素と、
前記第１の要素の出力信号によって、前記発振器の前記出力信号の周波数を前記第１の整数、または前記第１の整数に１を加えた前記値で分周した周波数を出力する第２の要素と、
を備えることを特徴とする請求項１７に記載の周波数シンセサイザ。
【請求項１９】
前記デジタル同調器は、
前記周波数／位相検出器の前記所定の入力信号が入力され、間欠的な信号として、該信号の周波数を所定の整数で分周した周波数の信号を出力する第１の要素と、
前記間欠的な信号が発生される場合には、前記発振器の前記アナログ入力端に入力される前記電圧を前記第１の閾値電圧および前記第２の閾値電圧と比較し、その比較結果に応じて、前記発振器の前記デジタル入力端に入力される前記デジタル値を変化させる第２の要素と、
を備えることを特徴とする請求項１７に記載の周波数シンセサイザ。
【請求項２０】
前記発振器の前記デジタル入力端への前記デジタル値が固定された状態において、前記第１の閾値電圧による前記出力信号の周波数と、前記第２の閾値電圧による前記出力信号の周波数との差が、前記デジタル値の変化によって変化し得る最小の周波数幅より大きいことを特徴とする請求項１７に記載の電圧制御デジタルアナログ発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器および周波数シンセサイザに関する。特に、電圧制御デジタルアナログ発振器およびこれを用いた周波数シンセサイザに関する。
【背景技術】
【０００２】
以下、図１から図４を参照しながら従来技術に係る整数−Ｎ(integer-N)周波数シンセサイザについて説明する。
【０００３】
図１は、ネガティヴフィードバックの位相同期ループ（phase locked loop；以下、「ＰＬＬ」という）を用いた従来技術に係る整数−Ｎ周波数シンセサイザのブロック図である。  
図１において、従来の周波数シンセサイザは、以下のブロックで構成されている。すなわち、外部から供給される基準周波数ｆＸＴＡＬをＲで分周し、Ｒ分周器（R divider）出力周波数ｆＲＥＦを形成するＲ分周器１１０と、２つの入力信号の周波数と位相を比較し、その差異を出力する周波数／位相検出器（frequency phase detector；ＰＦＤ）１２０と、周波数／位相検出器の出力に相当する電荷を低域通過フィルタ（low pass filter；以下、「ＬＰＦ」という）に出力する電流ポンプ（current pump；ＣＰ）１３０と、全体周波数シンセサイザループフィルタ（loop filter）の役目をし、且つ後段の電圧制御発振器（voltage controlled oscillator；以下、「ＶＣＯ」という）周波数を制御する電圧を供給するＬＰＦ１４０と、入力制御電圧に比例した発振周波数を出力するＶＣＯ１５０と、所望のＶＣＯ出力周波数を得るために、Ｎ分周器出力周波数ｆＤＩＶとＶＣＯ出力周波数ｆＶＣＯとの周波数比Ｎを具現するために、分周動作を行うＮ分周器１６０などから構成されている。Ｓ−ｔｏ−Ｐブロック１７０は、外部から入るシリアルデジタルデータを、内部にパラレルに供給するための補助ブロックである。
【０００４】
前述のような従来技術の周波数シンセサイザは、ネガティヴフィードバックループ（negative feedback loop）を構成することによって、Ｎ分周器１６０の分周比が決定されれば、周波数／位相検出器１２０の２つの入力信号の周波数／位相同期過程を経て周波数／位相が同期さる。そして、ＶＣＯ１５０の出力からＲ分周器出力周波数ｆＲＥＦに比べてＮ倍である高い周波数ｆＶＣＯが合成され得られる。
【０００５】
周波数シンセサイザのＶＣＯ１５０は、要求される出力周波数や応用分野に応じて様々な方式や形態によって実装される。高い出力周波数と非常に良好な位相雑音特性を要求するＲＦフロントエンドでは、一般的に１つのインダクタと１つのキャパシタを用いたＬＣ共振回路と、ＬＣ共振網から発生するエネルギー損失（寄生抵抗成分から発生）を補償するための能動回路を使用して、すなわち正のフィードバック（positive feedback）として負性抵抗を生成してＶＣＯを実現する。このようなＬＣ−同調ＶＣＯは、入力制御電圧によって出力周波数を可変させるためにＬＣ共振器）のインダクタンスＬまたはキャパシタンスＣを可変させることができる。一般的に、インダクタよりキャパシタを可変させることが実現しやすくて、ＬＣ−同調ＶＣＯは、主に固定されたインダクタンスを有するインダクタと、入力電圧によってキャパシタンスを可変させることができるバラクタ（varactor）を使用する。
【０００６】
図２は、図１に示された従来技術に係る周波数シンセサイザ構成に用いられる差動構成ＬＣ同調ＶＣＯの回路を示す図である。図２において、ＶＣＯは、共振回路のインダクタ２１０と、共振回路の可変キャパシタ２２０と、ネガティヴフィードバックを構成することによって、負性抵抗を得て、ＬＣ共振回路が継続的に共振を維持できるようにするトランジスタで構成された能動素子２３０と、共振回路の電流バイアスのための能動素子２４０とで構成される。
【０００７】
図３は、図２に示されたインダクタと可変キャパシタを用いたＶＣＯの入力電圧に対する出力周波数曲線を単純化して示したものである。図３において、出力周波数ｆｖｃｏは、入力電圧Ｖに対して連続的に比例していることが分かる。
【０００８】
図２および図３に示されたＶＣＯは、与えられた制御電圧範囲内において所定のシステムで必要な周波数同調範囲（frequency tuning range）を満足しなければならない。したがって、図３に示されたように、制御電圧変化に対する周波数変化の比を示すＶＣＯ利得（VCO gain）は、数式１で表現される。
【０００９】
【数１】
2007525108.tif 000003
【００１０】
数式１から分かるように、必要な周波数帯域が広帯域となるほど、定義されたＶＣＯ利得は大きくなる。
【００１１】
また、このＶＣＯの周波数変化は、共振回路のキャパシタンス変化から起因する。可変キャパシタは、シリコンプロセスの場合、印加電圧によって接合キャパシタンス（junction capacitance）が変わることを利用したＰ−Ｎ接合バラクタや蓄積モードＭＯＳバラクタ（accumulation mode MOS varactor）を使用することができる。可変キャパシタの性能指数は、数式２で表現される。
【００１２】
【数２】
2007525108.tif 000004
【００１３】
数式２において、Ｃｍａｘは、最大可変キャパシタンスを意味し、Ｃｍｉｎは、最小可変キャパシタンスを意味する。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
このような可変キャパシタのキャパシタンス可変範囲を広くするためには、サイズの大きいキャパシタを使用しなければならない。しかし、可変キャパシタンスが増加する分、可変しない寄生キャパシタンスも共に増加するという問題点がある。また、所望の周波数においてサイズが大きいバラクタを使用する場合、相対的にインダクタンスの小さいインダクタを使用しなければならないので、電流消費を増加させてしまうという問題点がある。
【００１５】
また、可変可能なキャパシタンスを増加させれば、ＶＣＯ利得が増加するようになる。ＶＣＯ利得が増加することは、結局ＶＣＯの周波数を制御する入力信号ラインを介して入る雑音がＶＣＯ出力に大きく現れ、周波数シンセサイザの性能を低下させるという問題点がある。入力信号ラインを介して入る雑音に対するＶＣＯの位相出力雑音、すなわちＬ｛ｗｍ｝は、数式３で表現される。
【００１６】
【数３】
2007525108.tif 000005
【００１７】
数式３において、ＫＶＣＯは、ＶＣＯ利得、Ａｍは、入力雑音大きさ、ｗｍは、オフセット角周波数を意味する。この数式からさらに類推できることは、図３におけるＶＣＯ利得が最も大きい中間部分で位相雑音は良好でなく、ＶＣＯ利得のない両端部では、位相雑音が最も良好であるということである。したがって、ＶＣＯの全体周波数可変範囲にわたって良好な位相雑音出力を得ることは難しく、一定の性能をも得ることが難しいという問題点がある。
【００１８】
図４は、インダクタと可変キャパシタを使用したＶＣＯを用いた、図１に示した従来技術の周波数シンセサイザの、周波数同期プロセスをシミュレーション実験した結果を示す図である。分周比Ｎが変わった場合、非線形的な周波数同期プロセスを経て最終的に周波数と位相が同期され、ロッキング（locking）状態に達することによって、ＶＣＯ出力から所望の合成周波数を得られる。
【００１９】
このような従来技術に係る整数−Ｎ周波数シンセサイザは、周波数と位相が同期された状態でも、電流ポンプから生じるＵＰ電流とＤＯＷＮ電流の色々な不整合（mismatch）によって発生し、周波数／位相検出器入力周波数の周期を有する雑音に起因してＶＣＯの出力に大きい雑音電力を有するスパー（spur）を生成するという問題点がある。注目すべき点は、このスパーがＶＣＯ利得に比例して現れるということである。したがって、ある周期的信号の一定の大きさに対してＶＣＯ利得を小さくする場合、スパー出力を減少させることができる。しかし、ＰＬＬループ設計において、ＶＣＯ利得だけを低減させる場合、全体としてのループ利得が減少するようになる。したがって、ＰＬＬがロッキング状態の時、インバンド（In-band）のＶＣＯ出力位相雑音や、アウトバンド（Out-band）の周波数／位相検出器、電流ポンプなどの入力位相雑音が、ループ利得の減少に伴って増加するという問題点がある。
【００２０】
次に、図５を参照しながら従来技術に係るフラクショナル−Ｎ周波数シンセサイザ（fractional-N frequency synthesizer）について説明する。
【００２１】
図５は、従来技術に係るフラクショナル−Ｎ周波数シンセサイザである。図５において、フラクショナル−Ｎ周波数シンセサイザを図１に示された従来技術に係る整数−Ｎ周波数シンセサイザと比較する。フラクショナル−Ｎ周波数シンセサイザは、整数−Ｎ周波数シンセサイザのＮ分周器の代わりに、Ｎ／Ｎ＋１分周器１８０と、アキュムレータ１９０とを備え、その他のブロックは、両者において同一である。Ｎ／Ｎ＋１分周器１８０は、分周比ＮおよびＮ＋１のデュアル−係数（dual-modulus）分周比を有する分周回路であって、キャリー（carry）信号によってＮおよびＮ＋１分周比のうち１つが選択される。アキュムレータ１９０は、入力される値を累積し、その結果に応じてキャリー信号を発生する。このような構成によって、フラクショナル−Ｎ周波数シンセサイザは、／Ｒ分周器出力周波数ｆＲＥＦのＮ倍の周波数とＮ＋１倍の周波数間の周波数をＶＣＯ出力周波数ｆＶＣＯとして出力することができる。このフラクショナル−Ｎ周波数シンセサイザも、先に述べた整数−Ｎ周波数合器と同様の問題点がある。
【００２２】
本発明は、前述したような問題点を解決するためになされたもので、本発明の目的は、広い周波数可変範囲を有しながらも、ＶＣＯ利得が小さく、しかも寄生キャパシタンスが小さく、低い雑音とスパー(spur)を有する発振器および周波数シンセサイザを提供することにある。
【００２３】
また、本発明の他の目的は、デジタル的にも制御可能な発振器および周波数シンセサイザを提供することにある。
【課題を解決するための手段】
【００２４】
この目的を達成するために、本発明の一態様に係る電圧制御デジタルアナログ発振器は、アナログ入力端に入力される電圧およびデジタル入力端に入力されるデジタル値によって出力信号の周波数が決定される発振器と、間欠的にアナログ入力端に入力される電圧を第１の閾値電圧および第２の閾値電圧と比較し、その比較結果に応じてこのデジタル入力端に入力されるデジタル値を変化させるデジタル同調器と、を備えることを特徴とする。
デジタル値が固定された状態での第１の閾値電圧による出力信号の周波数と、第２の閾値電圧による出力信号の周波数との差が、このデジタル値の変化によって変化できる最小の周波数幅より大きいことを特徴とする。
【００２５】
本発明の好ましい実施例に係る発振器は、第１のおよび第２のインダクタ、第１のおよび第２の可変キャパシタ、第１のおよび第２のＮＭＯＳトランジスタ、電流電源および２の倍数個のスイッチドキャパシタを含み、第１のインダクタは高電圧電源および第１のノードに接続され、第２のインダクタは高電圧電源および第２のノードに接続され、第１のキャパシタは第１のノードおよびアナログ入力端に接続され、第２のキャパシタは第２のノードおよびアナログ入力端に接続され、第１のＮＭＯＳトランジスタの第１のソース／ドレインは第１のノードに接続され、ゲートは第２のノードに接続され、第２のソース／ドレインは第３のノードに接続され、第２のＮＭＯＳトランジスタの第１のソース／ドレインは第２のノードに接続され、ゲートは第１のノードに接続され、第２のソース／ドレインは第３のノードに接続され、電流電源は第３のノードおよび低電圧電源に接続され、このスイッチドキャパシタのうち一方の両端は第１のノードおよび低電圧電源に接続され、スイッチはデジタル入力端に接続され、スイッチドキャパシタのうち他方の両端は第２のノードおよび低電圧電源に接続され、スイッチはデジタル入力端に接続され、差動出力のうち第１の出力は第１のノードに接続され、第２の出力は第２のノードに接続されることを特徴とする。
【００２６】
本発明の他の実施例に係る発振器は、インダクタと、アナログ入力端に入力される電圧によってキャパシタンスが変化する第１の可変キャパシタと、複数のキャパシタを含み、デジタル入力端に入力されるデジタル値によってキャパシタンスが変化する第２の可変キャパシタを備え、このインダクタ、第１の可変キャパシタおよび第２の可変キャパシタは、並列に接続されることを特徴とする。
【００２７】
本発明の他の実施例に係る発振器は、アナログ入力端に入力される電圧によってキャパシタンスが変化する可変キャパシタと、複数のインダクタを含み、このデジタル入力端に入力されるデジタル値によってインダクタンスが変化する可変インダクタを備え、可変キャパシタおよび可変インダクタは、並列に接続されることを特徴とする。
【００２８】
本発明の他の実施例に係る発振器は、複数のインダクタを含み、デジタル入力端に入力されるデジタル値によってインダクタンスが変化する可変インダクタと、アナログ入力端に入力される電圧によってキャパシタンスが変化する第１の可変キャパシタと、複数のキャパシタを含み、デジタル入力端に入力されるデジタル値によってキャパシタンスが変化する第２の可変キャパシタを備え、この可変インダクタと、第１の可変キャパシタおよび第２の可変キャパシタは、並列に接続されることを特徴とする。
【００２９】
デジタル同調器は、間欠的な信号を発生させる第１の要素と、間欠的な信号が発生する場合、アナログ入力端に入力される電圧を、第１の閾値電圧および第２の閾値電圧と比較し、その比較結果に応じてデジタル入力端に入力されるデジタル値を変化させる第２の要素を備えることを特徴とする。 第１の要素は、所定の周波数を有する信号を入力され、周波数を所定の整数で分周した周波数を有する信号を間欠的な信号として出力することを特徴とする。また、 第２の要素は、間欠的な信号が入力される場合には、アナログ入力端に入力される電圧を出力し、その他の場合には、第１の閾値電圧と第２の閾値電圧との間の電圧を出力するスイッチと、スイッチの出力電圧を第１の閾値電圧および第２の閾値電圧と比較し、その比較結果を出力する比較器と、この比較器の出力によってアップカウントを行ったり、ダウンカウントを行ったり、または、カウントを行わないカウンタを備えることを特徴とする。 所定の整数は、外部から与えられた信号によって変更され得るものであることを特徴とする。カウンタの値は、外部から与えられた信号によって変更され得るものであることを特徴とする。
【００３０】
また、本発明の他の態様に係る周波数シンセサイザは、周波数／位相検出器、電流ポンプ、低域通過フィルタ、デジタル同調器、発振器および第１の分周器を備える。この周波数シンセサイザにおいて、この周波数／位相検出器は、所定の入力信号および第１の分周器出力信号の周波数および位相を比較し、その比較結果に応じて電流ポンプを制御する信号を出力する。この電流ポンプは、周波数位相検出器の出力信号に応じて低域通過フィルタに正の電流または負の電流を供給し、この低域通過フィルタは、電流ポンプの出力電流が入力され、発振器のアナログ入力端に入力される電圧を出力する。このデジタル同調器は、間欠的に発振器のアナログ入力端に入力される電圧を第１の閾値電圧および第２の閾値電圧と比較して、その比較結果に応じて発振器のデジタル入力端に入力されるデジタル値を変化させる。この発振器は、アナログ入力端に入力される電圧およびデジタル入力端に入力されるデジタル値の変化に応じて、出力信号の周波数を変化させて出力する。この第１の分周器は、発振器の出力信号の周波数を第１の整数で分周した周波数の信号を出力することを特徴とする。
【００３１】
このデジタル値が固定された状態において、第１の閾値電圧による出力信号の周波数と、第２の閾値電圧による出力信号の周波数との差が、デジタル値の変化によって変化し得る最小の周波数幅より大きいことを特徴とする。
【００３２】
本発明に係る好ましい実施例に係る周波数シンセサイザは、所定の周波数を有する信号を入力され、この信号の周波数を第２の整数で分周した周波数を有する信号をこの周波数／位相検出器の所定の入力信号として入力する第２の分周器をさらに備えることを特徴とする。
【００３３】
本発明の他の態様の低域通過フィルタは、抵抗と、第１のおよび第２のキャパシタとを備え、直列接続した抵抗および第１のキャパシタの両端は第１のノードおよび第２のノードに接続され、第２のキャパシタは第１のノードおよび第２のノードに接続され、第１のノードは入力端および出力端に接続され、第２のノードは電圧電源に接続されることを特徴とする。また、このデジタル同調器は、周波数／位相検出器の所定の入力信号を入力され、該信号の周波数を第３の整数で分周した周波数を有する信号を間欠的な信号として出力する第１の要素と、間欠的な信号が発生する場合、発振器のアナログ入力端に入力される電圧を第１の閾値電圧および第２の閾値電圧と比較し、その比較結果に応じて発振器のデジタル入力端に入力されるデジタル値を変化させる第２の要素とを備えることを特徴とする。
【００３４】
本発明のさらに他の態様の周波数シンセサイザは、周波数／位相検出器、電流ポンプ、低域通過フィルタ、デジタル同調器、発振器および第１の分周器を備える。この周波数シンセサイザにおいて、周波数／位相検出器は、所定の入力信号および第１の分周器出力信号の周波数および位相を比較し、その比較結果に応じて電流ポンプを制御する信号を出力する。電流ポンプは、周波数位相検出器の出力信号によって低域通過フィルタに正の電流または負の電流を供給する。低域通過フィルタは、電流ポンプの出力電流が入力され、発振器のアナログ入力端に入力される電圧を出力する。デジタル同調器は、間欠的に発振器のアナログ入力端に入力される電圧を第１の閾値電圧および第２の閾値電圧と比較し、その比較結果に応じて発振器のデジタル入力端に入力されるデジタル値を変化させる。発振器は、アナログ入力端に入力される電圧およびデジタル入力端に入力されるデジタル値の変化に応じて、出力信号の周波数を変化させて出力する。第１の分周器は、発振器の出力信号の周波数を所定の期間には第１の整数で分周して出力し、その他の期間には第１の整数に１を加えた値で分周して出力することを特徴とする。
【００３５】
デジタル値が固定された状態において、第１の閾値電圧による出力信号の周波数と、第２の閾値電圧による出力信号の周波数との差が、デジタル値の変化によって変化し得る最小の周波数幅より大きいことを特徴とする。
【００３６】
本発明の好ましい実施例に係る第１の分周器は、累算（accumulation）を行い、その累算結果に応じて、発振器の出力信号の周波数を第１の整数、またはこの第１の整数に１を加えた値で分周するか否かを決定する信号を出力する第１の要素と、この第１の要素の出力信号によって、発振器の出力信号の周波数を第１の整数、または第１の整数に１を加えた値で分周して出力する２要素とを備えることを特徴とする。また、このデジタル同調器は、周波数／位相検出器の所定の入力信号が入力され、この信号の周波数を所定の整数で分周した周波数を有する信号を間欠的な信号として出力する第１の要素と、間欠的な信号が発生される場合には、発振器のアナログ入力端に入力される電圧を第１の閾値電圧および第２の閾値電圧と比較し、その比較結果に応じて発振器のデジタル入力端に入力されるデジタル値を変化させる第２の要素とを備えることを特徴とする。
【発明を実施するための最良の形態】
【００３７】
以下、添付の図面を参照しながら、本発明に係る好ましい実施例を詳細に説明する。以下に述べる実施例は、当業者に本発明の技術思想が十分に伝達することができるように一例として提示されるものである。したがって、本発明は、下記の実施例に限定されるものではなく、様々な変形が可能である。 
以下、図６を参照しながら本発明の第１の実施例に係る発振器および周波数シンセサイザの構成を説明する。
【００３８】
図６は、本発明の第１の実施例に係る周波数シンセサイザの概略の構成図である。図６において、周波数シンセサイザは、Ｒ分周器３１０、周波数／位相検出器３２０、Ｃ分周器３３０、電流ポンプ３４０、ＬＰＦ３５０、デジタル同調器（digital tuner）３６０、ＤＡＴ発振器（digital analog tuning oscillator）３７０、Ｎ分周器３８０を備える。また、Ｓ−ｔｏ−Ｐブロック３９０をさらに備える。
【００３９】
Ｒ分周器３１０は、周波数シンセサイザの外部から供給される基準周波数ｆＸＴＡＬをＲで分周して出力する。
【００４０】
周波数／位相検出器３２０は、入力信号ｆＲＥＦと入力信号ｆＤＩＶの２つの入力信号の周波数と位相を比較し、その結果に応じて、電流ポンプを制御するＵＰ信号とＤＯＷＮ信号とを出力する。
【００４１】
Ｃ分周器３３０は、間欠的に（intermittently）または周期的にパルス信号をデジタル同調器３６０に与える。ここで、周期的に発生するパルス信号は、分周回路またはカウンタ回路によって実現することができ、この回路は、ロード信号によってリセットされる。周期は、定数であってもよく、外部の入力に応じて変わってもよい。
【００４２】
電流ポンプ３４０は、周波数／位相検出器３２０の出力に対応する電荷を出力する。
【００４３】
ＬＰＦ３５０は、電流ポンプ３４０の出力電流が入力され、ＤＡＴ発振器３７０のアナログ入力端に入力される電圧を出力する。
【００４４】
デジタル同調器３６０は、ＬＰＦ３５０の出力電圧ＶＡＴを間欠的に、または周期的に測定し、ＬＰＦの出力電圧の状態に応じてＤＡＴ発振器３７０のデジタル入力端に入力されるデジタル値を変化させる機能を実行するブロックである。このデジタル同調器３６０とＣ分周器３３０を合わせて、広い意味のデジタル同調器とも呼ぶことができる。
【００４５】
ＤＡＴ発振器３７０は、アナログ入力端に入力される電圧およびデジタル入力端に入力されるデジタル値によって、出力信号の周波数が決定される発振器を意味する。
【００４６】
入力制御電圧に比例して発振周波数を出力するものの、デジタル同調だけでなく、アナログ同調（tuning）を行うことができるＶＣＯである。
【００４７】
Ｎ分周器３８０は、入力周波数ｆＶＣＯをＮで分周して出力する。
【００４８】
Ｓ ｔｏ Ｐブロック３９０は、外部からシリアルデジタルデータが入力され、パラレルデータとして内部に供給する。
【００４９】
以下、図７を参照しながら本発明の第１の実施例に係る周波数シンセサイザの動作を説明する。
【００５０】
図７は、周波数シンセサイザの基本動作を示す波形図である。
【００５１】
図７において、Ｎ分周器のＮの値が変化した後、Ｃ分周器から発生する周期的なパルス信号ＰＣにより、デジタル同調器がＬＰＦ出力電圧ＶＡＴの状態をチェックする。ＬＰＦ出力電圧ＶＡＴが中間電圧から第１の閾値電圧以上に上がっていれば、ＤＡＴ発振器に入力されるデジタル値を減少させるようにする。減少したデジタル値は、ＤＡＴ発振器のスイッチドキャパシタ（switched capacitor）を共振回路からオフ（OFF）させることを意味するもので、ＤＡＴ発振器の周波数を一瞬間に離散的に（discrete）移動させる。反対に、ＬＰＦ出力電圧ＶＡＴが中間電圧から第２の閾値電圧より下がっていれば、ＤＡＴ発振器に入力されるデジタル値を減少させて、反対の動作が生じる。フィルタ電圧が、第１の閾値電圧および第２の閾値電圧の間にある場合、デジタル値の変化はない。このような方式によって動作して、Ｎ分周器のＮの値を変化させた後には、デジタル的に周波数を変化（convert）させる。
【００５２】
以下、図８から図１２を参照しながら、本発明の第１の実施例に係る電圧制御アナログデジタル発振器の主要ブロックを詳細に説明する。電圧制御アナログデジタル発振器は、図６におけるＣ分周器、デジタル同調器およびＤＡＴ発振器を含む広い意味の発振器である。
【００５３】
図８は、デジタル同調器の一例を示す概略的な構成図である。
【００５４】
図８において、デジタル同調器は、スイッチ４１０、比較器（コンパレータ）４２０およびカウンタ４３０を備える。スイッチ４１０は、Ｃ分周器により発生されるパルス信号ＰＣが入って来れば、ＬＰＦの電圧ＶＡＴを出力し、その他には第１の閾値電圧と第２の閾値電圧間の中間電圧ＶＭを出力する。比較器４２０は、スイッチ４１０の出力電圧と第１の閾値電圧ＶＨおよび第２の閾値電圧ＶＬを比較し、その結果に応じてＵＰ／ＤＮ信号をカウンタ４３０に伝達する。カウンタ４３０は、ＵＰ信号が入力されれば、アップカウント、すなわち１を加え、ＤＮ信号が入力されれば、ダウンカウント、すなわち１を引く。カウンタの初期値は、図５に示されたように、Ｓ ｔｏ Ｐ３９０から入力される。
【００５５】
図９は、デジタル同調器の他の例を詳細に示す構成図である。
【００５６】
図９で、デジタル同調器は、中間電圧ＶＭ発生器５１０、スイッチ５２０および比較器５３０、カウンタ５４０を備える。
【００５７】
中間電圧発生器５１０は、中間電圧ＶＭを出力する。中間電圧発生器５１０において、２つの抵抗Ｒ１、Ｒ２は、抵抗値の大きい抵抗を使用する。中間電圧発生器５１０の第１のＰＭＯＳトランジスタＭＰ１の閾値電圧は、第２のＰＭＯＳトランジスタＭＰ２より小さいので、中間電圧を維持する間には電流消費がほとんどない。
【００５８】
スイッチ５２０は、２つのＮＭＯＳトランジスタＭＮ３、ＭＮ４および２つのＰＭＯＳトランジスタＭＰ３、ＭＰ４により構成されている。ＭＮ３とＭＰ３は、相補的なスイッチであり、ＭＮ４とＭＰ４は、相補的なスイッチである。Ｃ分周器から発生する周期的なパルス信号ＰＣがハイ電圧である場合には、ＭＮ４およびＭＰ４がオン状態となり、ＬＰＦ出力電圧ＶＡＴがスイッチ５２０の出力電圧となり、Ｃ分周器の出力電圧がロー電圧である場合には、ＭＮ３とＭＰ３がオン状態となり、中間電圧ＶＭがスイッチ５２０の出力電圧となる。
【００５９】
比較器５３０は、第５のＮＭＯＳトランジスタＭＮ５、第５のＰＭＯＳトランジスタＭＰ５、２つの抵抗Ｒ３、Ｒ４および３つのインバータＩ２、Ｉ３、Ｉ４を備える。比較器５３０において、スイッチ５２０の出力電圧が第５のＮＭＯＳトランジスタＭＮ５の閾値電圧（threshold voltage）より低い場合には、ＤＮ信号がロー電圧状態からハイ電圧状態に変化し、後段に接続されたカウンタ５４０はダウンカウントを行う。スイッチ５２０の出力電圧が第５のＰＭＯＳトランジスタＭＰ５の閾値電圧より高い場合には、その反対に、ＵＰ信号が発生し、後段に接続したカウンタ５４０はアップカウンタとして動作する。スイッチ５２０の出力電圧が２つの閾値電圧の間の電圧である場合には、ＤＮ信号およびＵＰ信号が共にロー電圧値を有するので、後段に接続されたカウンタ５４０は動作しない。２つの抵抗Ｒ３、Ｒ４は、抵抗値の大きい抵抗を使用する。
【００６０】
カウンタ５４０は、ＵＰ信号およびＤＮ信号によってアップカウントまたはダウンカウントを行う。また、カウンタの値を外部から設定できるようにすることによって、より早く周波数ロッキング（locking）が可能となるようにした。
【００６１】
Ｃ分周器から発生する周期的なパルス信号ＰＣは、ＬＰＦに接続したスイッチを駆動するので、周波数／位相検出器と電流ポンプにより発生するスパー以外に新しいスパーを発生させ得る。しかし、既にＶＣＯは利得が低くて、周波数制御入力上の雑音に対して感度が低い状態にあるので、問題とはならない。
【００６２】
図１０は、ＤＡＴ発振器の一例を示す図である。
【００６３】
図１０において、ＤＡＴ発振器は、インダクタ６１０、可変キャパシタ６２０、負性抵抗として動作する能動素子６３０、電流バイアスのための能動素子６４０および複数のスイッチドキャパシタ６５０によって構成される。このＤＡＴ発振器は、共振回路のキャパシタンスを変化させる方法として、アナログ入力電圧Ｖｃｔｌによって連続的にキャパシタンスが変わる可変キャパシタと、デジタル入力によってスイッチをオン／オフ（ＯＮ／ＯＦＦ）することで、キャパシタンスが不連続に変わるスイッチドキャパシタを共に使用する。
【００６４】
図１１は、従来技術に係るＶＣＯの入力電圧に対する周波数曲線７１０と、図９のＤＡＴ発振器の入力電圧に対する周波数曲線７２１から７２６を示す図である。これらの図から分かるように、ＤＡＴ発振器は、低いＶＣＯ利得を有する可変キャパシタおよびインダクタを使用しながらも、スイッチドキャパシタを使用することによって、広い帯域の周波数可変範囲を得ることができるという長所がある。また、スイッチで制御されるキャパシタは、可変キャパシタに比べて寄生キャパシタ問題が小さくて、最大の性能指数を有し、スイッチドキャパシタと一緒に使われる可変キャパシタは、サイズも小さくて、寄生キャパシタを最小限にすることができる。したがって、全体キャパシタンスの性能指数は、従来技術によるＶＣＯに比べ非常に改善され、ほぼ全てのキャパシタンスを周波数可変に利用することができる。これにより、広帯域が要求されても、最大限に大きいインダクタンスを有するインダクタを使用することができ、発振器の電流消費を減らすことができる。
【００６５】
図１２は、ＤＡＴ発振器の共振回路構成のうち典型的な３つの場合を示すものである。
【００６６】
図１２において、ＡタイプのＤＡＴ発振器８１０は、デジタル的にインダクタを制御して離散的なインダクタンスを同調し、アナログ的に可変キャパシタを同調するようにしたものである。すなわち、ＡタイプのＤＡＴ発振器８１０は、アナログ入力端に入力される電圧によってキャパシタンスが変化する可変キャパシタと、デジタル入力端に入力されるデジタル値によってインダクタンスが変化する可変インダクタとを備える。ここで、可変インダクタは、複数のインダクタを含み、可変キャパシタおよび可変インダクタは、並列に接続されている。しかし、この場合、インダクタを同調することは、シリコンプロセスに平面（planar）インダクタを集積させた場合は、キャパシタを同調することと同様に、微細な同調が難しいという短所がある。また、インダクタにスイッチを使用することは、共振回路のＱファクタ（quality factor、以下、Ｑという）に大きく悪影響を及ぼす短所を持つ。しかし、高い周波数の同調のためには、全体の電流消費の面から利点を得るために、インダクタを同調することは長所となり得る。
【００６７】
ＢタイプのＤＡＴ発振器８２０の場合は、一般的なスイッチドキャパシタを使用したものである。可変キャパシタとスイッチドキャパシタを介して、固定されたインダクタに微細な同調を可能とさせたものである。すなわち、ＢタイプのＤＡＴ発振器８２０は、インダクタと、アナログ入力端に入力される電圧によってキャパシタンスが変化する第１の可変キャパシタと、デジタル入力端に入力されるデジタル値によってキャパシタンスが変化する第２の可変キャパシタとを備える。ここで、第２の可変キャパシタは、複数のキャパシタを含み、このインダクタと、第１の可変キャパシタおよび第２の可変キャパシタは、並列に接続される。
【００６８】
ＣタイプのＤＡＴ発振器８３０の場合は、ＢタイプのＤＡＴ発振器８２０の回路にデジタルで同調されるインダクタを追加したものである。すなわちＣタイプのＤＡＴ発振器８３０は、デジタル入力端に入力されるデジタル値によってインダクタンスが変化する可変インダクタと、アナログ入力端に入力される電圧によってキャパシタンスが変化する第１の可変キャパシタと、デジタル入力端に入力されるデジタル値によってキャパシタンスが変化する第２の可変キャパシタとを備える。ここで、可変インダクタは、複数のインダクタを含み、第２の可変キャパシタは、複数のキャパシタを含み、この可変インダクタ、第１の可変キャパシタおよび第２の可変キャパシタは、並列に接続される。この場合、インダクタを同調することによって、広い範囲で周波数可変を図ることができ、可変周波数領域に適合した電流消費を得ることができる。
【００６９】
次に、図１３および図１４を参照しながら、本発明の第１の実施例に係る周波数シンセサイザのＤＣ特性および周波数トラッキングプロセスを説明する。
【００７０】
図１３は、本発明の第１の実施例に係る周波数シンセサイザのＤＣ特性を示す図である。図１３において、ＶＣＯの周波数が参照符号９１０の領域にある場合においては、Ｃ分周器から発生する周期的なパルス信号ＰＣが発生したときは、ダウンカウントが生じ、一段階低い周波数帯域に移るようになる。ＶＣＯの周波数が参照符号９２０の領域にある場合においては、アップカウントが生じ、一段階高い周波数帯域に移るようになる。周波数シンセサイザがロッキングされた時、ＶＣＯ周波数は、常にＶＬとＶＨの間に位置する周波数となる。
【００７１】
図１４は、周波数シンセサイザの動作時、周波数トラッキング（tracking）プロセスを示す図である。図１４において、所定の周波数ｆ１は、初期周波数を意味し、変更された周波数ｆ２は、変更された後の周波数を意味する。参照符号１０１０、１０２０および１０３０は、周期的な比較時点または経由地点を示す。ｆ１周波数において新しいチャンネルデータがプログラムされれば、すなわち新しいＶＣＯの出力周波数が設定されれば、アナログＰＬＬループにより周波数は１０１０点へ移動する。１０１０点で分周器から発生する周期的なパルス信号ＰＣによってダウンカウントが生じれば、１０２０点へ周波数が移動するようになる。１０２０点でもやはり所望の周波数を合成しないので、１０２０点に継続して留まるようになり、分周器から発生する周期的なパルス信号ＰＣによりさらに１０３０点へ移動する。その後、アナログＰＬＬループによりｆ２周波数へ移動し、最終的に周波数シンセサイザはロックキングされる。その後、分周器から発生する周期的なパルス信号ＰＣによりフィルタの電圧を測定しても、フィルタのロッキングされた電圧は、ＶＬとＶＨとの間にあるので、デジタル同調器内にあるカウンタの出力デジタル値はそのまま維持される。
【００７２】
以下、図１５から図１８を参照しながら、本発明の第１の実施例に係る周波数シンセサイザの安定度について説明する。
【００７３】
図１５および図１６に示されたＤＡＴ発振器を使用した周波数シンセサイザは、安定的に動作する。しかし、図１５の場合は、デジタル同調器内にあるカウンタの出力デジタル値に応じた各々の周波数バンドが互いに重なっていなければならないので、ＶＣＯの設計において注意が必要である。
【００７４】
図１７および図１８に示されたＤＡＴ発振器を使用した周波数シンセサイザは、不安定に動作する。すなわち、オシレーション（oscillation）が発生する。所望のロッキング周波数が所定のデジタル同調器のカウンタ出力デジタル値に応じた周波数バンドにおいてＶＨ以上に位置し、そしてまた、この周波数がまたカウンタがアップカウントを行った後のデジタル同調器のカウンタ出力デジタル値に応じた次の周波数バンドにおいてＶＬ以下に位置する場合は、ＤＡＴ発振器を使用した周波数シンセサイザは、不安定に動作する。
【００７５】
図１５から図１８に、デジタル値が固定された状態における、第１の閾値電圧による出力信号の周波数と、第２の閾値電圧による出力信号の周波数との差が、デジタル値の変化によって変化し得る最小の周波数幅より大きい場合には、安定的であることが分かる。
【００７６】
以下、図１９および図２０を参照しながら、Ｍａｔｌａｂを用いて本発明の第１の実施例に係る周波数シンセサイザの機能ブロックを設計した後、過度応答をシミュレーション実験した結果を説明する。
【００７７】
図１９は、Ｎ分周器の分周比Ｎを２４００から２４５５へ遷移させた場合であり、図２０は、Ｎを１６５から１７５へ遷移させた後、１６８へ遷移させた場合である。図１９および図２０で説明するように、Ｎが変更された後、デジタル同調器によって荒い（coarse）周波数可変が行われ、その後、ループフィルタＬＰＦ電圧により正確に所望の周波数が出力されていることが確認できる。
【００７８】
次に、図２１を参照しながら本発明の第２の実施例に係るフラクショナル−Ｎ周波数シンセサイザを説明する。
【００７９】
図２１は、本発明の第２の実施例に係るフラクショナル−Ｎ周波数シンセサイザを示す概略図である。図２１において、フラクショナル−Ｎ周波数シンセサイザは、Ｒ分周器１１１０、周波数／位相検出器１１２０、Ｃ分周器１１３０、電流ポンプ１１４０、ＬＰＦ１１５０、デジタル同調器１１６０、ＤＡＴ＿ＶＣＯ１１７０、Ｎ／Ｎ＋１分周器１１８０およびアキュムレータ１１９０を備える。また、ＰｔｏＳブロック１１２０をさらに備えることができる。これらのうち、Ｒ分周器１１１０、周波数／位相検出器１１２０、Ｃ分周器１１３０、電流ポンプ１１４０、ＬＰＦ１１５０、デジタル同調器１１６０およびＤＡＴ＿ＶＣＯ１１７０は、図６に示された整数−Ｎ周波数シンセサイザの各ブロックと同一である。Ｎ／Ｎ＋１分周器１１８０は、分周比ＮおよびＮ＋１のデュアル−係数分周比を有する分周回路であって、キャリー信号によってＮおよびＮ＋１分周比のうち１つが選択される。アキュムレータ１１９０は、入力される値を累積し、その結果に応じてキャリー信号を発生する。したがって、本発明の第２の実施例に係る周波数シンセサイザは、ＶＣＯ利得を非常に小さくすることができるＤＡＴ発振器を使用することによって、ＬＰＦ電圧からの周期性雑音に対して感度を低くすることができるので、スパー電力を減少させることができる長所がある。
【産業上の利用可能性】
【００８０】
本発明に係る発振器および周波数シンセサイザは、広帯域の周波数出力を得ることができ、しかも発振器から出力される雑音を減らすことができる長所を持つ。
【００８１】
また、本発明に係る発振器および周波数シンセサイザは、ＲＦ信号をＩＦ信号またはベースバンド信号に変換するための周波数を供給するのに適合している長所がある。
【００８２】
また、本発明に係る発振器および周波数シンセサイザは、広い周波数可変範囲を持ち、しかもＶＣＯ利得が小さく、寄生キャパシタンスが小さく、そして低い雑音とスパーを持つという長所がある。
【図面の簡単な説明】
【００８３】
【図１】従来技術の整数−Ｎ周波数シンセサイザの概略的な構成図である。
【図２】従来技術における差動構成のＬＣ同調ＶＣＯの回路図である。
【図３】図２の従来技術のＶＣＯ入力電圧に対する出力周波数曲線を示す図である。
【図４】従来技術の周波数シンセサイザの周波数同期プロセスをシミュレーション実験した結果を示す図である。
【図５】従来技術のフラクショナル−Ｎ周波数シンセサイザを示す図である。
【図６】本発明の第１の実施例に係る周波数シンセサイザの概略的な構成図である。
【図７】本発明の第１の実施例に係る周波数シンセサイザの基本動作を示す波形図である。
【図８】本発明の第１の実施例に係る電圧制御デジタルアナログ発振器の各ブロックを詳細に説明する図である。
【図９】本発明の第１の実施例に係る電圧制御デジタルアナログ発振器の各ブロックを詳細に説明する図である。
【図１０】本発明の第１の実施例に係る電圧制御デジタルアナログ発振器の各ブロックを詳細に説明する図である。
【図１１】本発明の第１の実施例に係る電圧制御デジタルアナログ発振器の各ブロックを詳細に説明する図である。
【図１２】本発明の第１の実施例に係る電圧制御デジタルアナログ発振器の各ブロックを詳細に説明する図である。
【図１３】本発明の第１の実施例に係る周波数シンセサイザのＤＣ特性および周波数トラッキングプロセスを説明する図である。
【図１４】本発明の第１の実施例に係る周波数シンセサイザのＤＣ特性および周波数トラッキングプロセスを説明する図である。
【図１５】本発明第１の実施例の周波数シンセサイザの安定度を説明する図である。
【図１６】本発明第１の実施例の周波数シンセサイザの安定度を説明する図である。
【図１７】本発明第１の実施例の周波数シンセサイザの安定度を説明する図である。
【図１８】本発明第１の実施例の周波数シンセサイザの安定度を説明する図である。
【図１９】本発明第１の実施例の周波数シンセサイザの過度応答をシミュレーション実験した結果を示す図である。
【図２０】本発明第１の実施例の周波数シンセサイザの過度応答をシミュレーション実験した結果を示す図である。
【図２１】本発明の第２の実施例に係るフラクショナル−Ｎ周波数シンセサイザを示す概略図である。
【図１】
2007525108.tif 000006
【図２】
2007525108.tif 000007
【図３】
2007525108.tif 000008
【図４】
2007525108.tif 000009
【図５】
2007525108.tif 000010
【図６】
2007525108.tif 000011
【図７】
2007525108.tif 000012
【図８】
2007525108.tif 000013
【図９】
2007525108.tif 000014
【図１０】
2007525108.tif 000015
【図１１】
2007525108.tif 000016
【図１２】
2007525108.tif 000017
【図１３】
2007525108.tif 000018
【図１４】
2007525108.tif 000019
【図１５】
2007525108.tif 000020
【図１６】
2007525108.tif 000021
【図１７】
2007525108.tif 000022
【図１８】
2007525108.tif 000023
【図１９】
2007525108.tif 000024
【図２０】
2007525108.tif 000025
【図２１】
2007525108.tif 000026
【国際調査報告】
2007525108.tif 000027