(57)【要約】本発明は無線通信の分野に関し、より詳しくはデジタル制御された可変利得増幅器（ＶＧＡ）を組み込んだ自動利得制御（ＡＧＣ）のための方法および装置に関する。本発明は、複数のＡＧＣ段を具備するＩ／Ｑベースバンドストリップを具備するＡＧＣ回路であって、各ＡＧＣ段は、ＩおよびＱそれぞれのＶＧＡと、前記ＩおよびＱそれぞれのＶＧＡから受信されたＩおよびＱそれぞれの出力信号を検出するための検出器と、前記検出されたＩおよびＱそれぞれの出力信号を変換するためのアナログ−デジタル変換器（ＡＤＣ）と、前記検出されたＩおよびＱそれぞれの出力信号と基準信号との差について、前記ＩおよびＱそれぞれのＶＧＡを調整するためのデジタルエンジンとを具備する。ＩおよびＱそれぞれのＶＧＡを組み込んだスタガーＡＧＣの使用は、全体のダイナミックレンジがｎ段に分割され、これによってＶＧＡにおける削減された利得要求を可能とすることを意味する。
2007505526.tif 000002
【特許請求の範囲】
【請求項１】
無線周波数信号が受信され、ダウンコンバードされ、かつ同位相（Ｉ）および直交位相（Ｑ）の信号経路に処理される無線受信器における自動利得制御（ＡＧＣ）の方法であって、
（ａ）複数の自動利得制御（ＡＧＣ）段を含み、前記ＡＧＣ段の各々は対応付けられた局所的に生成された制御信号を有するＩ／Ｑベースバンドストリップにおける所定の段において、
（１）前記所定のＡＧＣ段に対応付けられたＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）から受信されたＩおよびＱそれぞれの出力信号を検出するステップと、
（２）前記検出されたＩおよびＱそれぞれの出力信号をデジタル化するステップと、
（３）前記検出されたＩおよびＱそれぞれの出力信号と基準信号との差について、前記対応付けられた制御信号を用いて前記ＩおよびＱそれぞれのＶＧＡを調整するステップと、
（ｂ）各ＡＧＣ段を通してステップ（ａ）を繰り返すステップと、
を有する方法。
【請求項２】
前記検出するステップは、
（ａ）それぞれのハイパスフィルタ（ＨＰＦ）を通して前記ＩおよびＱそれぞれの出力信号を通過させるステップと、
（ｂ）前記フィルタを通過したＩおよびＱそれぞれの出力信号を整流するステップと、
（ｃ）オペレーショナルアンプにおいて前記フィルタを通過したＩおよびＱそれぞれの出力信号を加算するステップと、
（ｄ）ローパスフィルタ（ＬＰＦ）を通して前記フィルタを通過し加算されたＩおよびＱそれぞれの出力信号を通過させるステップと、
をさらに有する請求項１に記載の方法。
【請求項３】
前記デジタル化するステップは、
（ａ）加算されローパスフィルタを通過した前記ＩおよびＱそれぞれの出力信号をアナログ−デジタル変換器（ＡＤＣ）において受信するステップと、
（ｂ）前記受信された信号を基準信号と比較するステップと、
（ｃ）デジタルのアップ／ダウンおよびカウント／ホールド制御信号を生成するステップと、
をさらに有する請求項１に記載の方法。
【請求項４】
前記比較するステップは、前記デジタルのアップ／ダウンおよびカウント／ホールド制御信号を生成するために、複数レベルのコンパレータおよびロジック回路を用いるステップをさらに有する請求項３に記載の方法。
【請求項５】
前記調整するステップは、
（ａ）アップ／ダウンカウンタにおいて前記アップ／ダウンおよびカウント／ホールド制御信号を受信するステップと、
（ｂ）ＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）の利得を設定するステップと、
をさらに有する請求項４に記載の方法。
【請求項６】
前記設定するステップは、
（ａ）前記フィルタを通過したＩおよびＱそれぞれの出力信号が所定の境界の外側に位置するならば、所望のＩおよびＱそれぞれの出力信号が達成されるまで前記ＩおよびＱそれぞれのＶＧＡの利得を変更するステップと、
（ｂ）そうでないならば、前記ＩおよびＱそれぞれのＶＧＡの設定を維持するステップと、
をさらに有する請求項５に記載の方法。
【請求項７】
前記変更するステップは、前記検出されたＩおよびＱそれぞれの出力信号が第１の所定範囲を超えているならば前記ＩおよびＱそれぞれのＶＧＡを速いレートで調整し、あるいは前記検出されたＩおよびＱそれぞれの出力信号が第２の所定範囲を超えているならば遅いレートで調整するステップを有する請求項６に記載の方法。
【請求項８】
前記変更するステップは、前記検出されたＩおよびＱそれぞれの出力信号が第１の所定範囲を超えているならば前記ＩおよびＱそれぞれのＶＧＡを大きな量で調整し、あるいは前記検出されたＩおよびＱそれぞれの出力信号が第２の所定範囲を超えているならば小さな量で調整するステップを有する請求項６に記載の方法。
【請求項９】
無線周波数信号が受信され、ダウンコンバードされ、かつ同位相（Ｉ）および直交位相（Ｑ）の信号経路に処理される無線受信器における、複数のＡＧＣ段を具備するＩ／Ｑベースバンドストリップを具備する自動利得制御（ＡＧＣ）回路であって、
前記ＡＧＣ段の各々は、
（ａ）ＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）と、
（ｂ）前記ＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）から受信されたＩおよびＱそれぞれの出力信号を検出するための検出器と、
（ｃ）前記検出されたＩおよびＱそれぞれの出力信号を変換するためのアナログ−デジタル変換器（ＡＤＣ）と、
（ｄ）前記検出されたＩおよびＱそれぞれの出力信号と基準信号との差について、前記ＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）をデジタル方式で調整するためのデジタルエンジンと、
を具備する自動利得制御回路。
【請求項１０】
前記検出器は、
（１）前記ＩおよびＱそれぞれの出力信号から直流（ＤＣ）オフセットを除去するためのＩおよびＱそれぞれのハイパスフィルタ（ＨＰＦ）と、
（２）前記フィルタを通過したＩおよびＱそれぞれの出力信号を交流（ＡＣ）から直流（ＤＣ）に変換するために前記ＩおよびＱそれぞれのＨＰＦと通信する整流器と、
（３）前記フィルタを通過したＩおよびＱそれぞれの出力信号を加算するために前記整流器と通信するオペレーショナルアンプ（オペアンプ）と、
（４）前記加算されたＩおよびＱそれぞれの出力信号をフィルタリングするために前記オペアンプと通信するローパスフィルタ（ＬＰＦ）と、
を具備する請求項９に記載の自動利得制御回路。
【請求項１１】
前記ＡＤＣは、複数レベルのコンパレータおよびロジック回路を具備する請求項１０に記載の自動利得制御回路。
【請求項１２】
前記複数レベルのコンパレータにおけるレベル数は少なくとも４である請求項１１に記載の自動利得制御回路。
【請求項１３】
前記デジタルエンジンは、前記ＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）に対応する利得を設定するためのアップ／ダウンカウンタを具備する請求項１２に記載の自動利得制御回路。
【請求項１４】
無線周波数信号が受信され、ダウンコンバードされ、かつ同位相（Ｉ）および直交位相（Ｑ）の信号経路に処理される無線受信器における、少なくとも２つのＡＧＣ段を具備するＩ／Ｑベースバンドストリップを具備する自動利得制御（ＡＧＣ）回路であって、
前記ＡＧＣ段の各々は、
（ａ）ＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）と、
（ｂ）前記ＩおよびＱそれぞれの可変利得増幅器にそれぞれのデジタル制御信号を供給する閉じたフィードバックループと、
を具備する自動利得制御回路。
【請求項１５】
前記閉じたフィードバックループは、
（１）前記ＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）から受信されたＩおよびＱそれぞれの出力信号を検出するための検出器と、
（２）前記検出されたＩおよびＱそれぞれの出力信号を変換するためのアナログ−デジタル変換器（ＡＤＣ）と、
（３）前記検出されたＩおよびＱそれぞれの出力信号と基準信号との差について、前記ＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）をデジタル方式で調整するためのデジタルエンジンと、
を具備する請求項１４に記載の自動利得制御回路。
【請求項１６】
前記閉じたフィードバックループは、前記ＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）の前に配置される請求項１５に記載の自動利得制御回路。
【請求項１７】
前記閉じたフィードバックループは、前記ＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）の後に配置される請求項１５に記載の自動利得制御回路。
【請求項１８】
無線周波数信号が受信され、ダウンコンバードされ、かつ同位相（Ｉ）および直交位相（Ｑ）の信号経路に処理される無線受信器における自動利得制御（ＡＧＣ）の方法であって、
少なくとも２つの自動利得制御（ＡＧＣ）段を含み、前記ＡＧＣ段の各々は対応付けられたＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）を有するＩ／Ｑベースバンドストリップにおける所定の段において、前記所定のＡＧＣ段に対応付けられた閉じたフィードバックループを通して前記ＩおよびＱそれぞれのＶＧＡに局所的に生成されたＩおよびＱそれぞれのデジタル制御信号を供給するステップを有する方法。
【請求項１９】
前記供給するステップは、
（１）前記ＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）から受信されたＩおよびＱそれぞれの出力信号を検出するステップと、
（２）前記検出されたＩおよびＱそれぞれの出力信号をデジタル化するステップと、
（３）前記検出されたＩおよびＱそれぞれの出力信号と基準信号との差について、前記対応付けられた制御信号を用いて前記ＩおよびＱそれぞれのＶＧＡを調整するステップと、
を有する請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信の分野に関し、より詳しくは、デジタル制御された可変利得増幅の方法、および、デジタル制御された可変利得増幅のための装置に関する。
【背景技術】
【０００２】
携帯通信市場の急速な成長は、設計者に、引用してここに組み込むＩＥＥＥ  ８０２．１１ａ−１９９９  パート１１：“無線ＬＡＮ媒体アクセス制御（ＭＡＣ）および物理レイヤ（ＰＨＹ）仕様−５ＧＨｚ帯域における高速物理レイヤ”に従う無線周波数トランシーバのための低コストで低消費電力の高度に集積された解決策の追及を促進させてきた。この技術分野の当業者が理解するように、自動利得制御（ＡＧＣ）回路は、受信された信号の強度のような特定のパラメータの関数として、特定の方法で利得が自動的に調整される回路である。利得は、入力電流、電圧または電力それぞれに対する出力電流、電圧または電力の比率であり、一般にデシベル（ｄＢ）で表わされる。その値が単位量より小さいときは、ｄＢ利得は入力と出力との間の損失を示す負の値である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
無線受信器は、典型的に、入力信号レベルの広いダイナミックレンジを補償するために利得を調整するある種の可変利得増幅器（ＶＧＡ）に接続されたＡＧＣアルゴリズムを有する。集積無線回路において、ベースバンドＶＧＡの使用が普及しつつある一方、複雑な変調方式のために、同位相（Ｉ）および直交位相（Ｑ）の別々の出力経路が必要である。この技術分野の当業者が理解するように、ある無線周波数（ＲＦ）アプリケーションは、無線周波数信号を同位相および直交位相のチャネル（ＩおよびＱチャネル）を表わす信号成分に分離することによって信号処理動作を実行する。例えば、直接変換受信器において、同位相および直交位相の位相信号は受信された信号の復調を助けるために利用される。一般に、ＩおよびＱチャネルの信号は等しい振幅および９０度の位相差を有し、かつこれらの信号は振幅および位相の関係を維持する類似の回路によって別々に処理される。しかし、回路の実装における欠陥および不整合は振幅および位相の不均衡、すなわち理想的な振幅および位相の関係からの逸脱を引き起こす可能性がある。
【０００４】
位相または利得の不均衡が受信された信号を歪ませると、続く信号処理が影響を受ける。ベースバンドＡＧＣにおいて用いられるＶＧＡの利得および位相を整合させる必要がある。過去の解決策は、アナログ方式で利得を調整するための単一信号のアナログ制御信号を有するスタガー（staggered）ＡＧＣを用いてきた。その代わりに、単一段のＡＧＣが大きなダイナミックレンジの要求とともに用いられてきた。これらの解決策のいずれも上記で着目した問題を適切に克服するものではない。
【課題を解決するための手段】
【０００５】
本発明は、Ｉ／Ｑ経路の間のバランスを向上させるために、各々が、ＩおよびＱそれぞれのデジタル制御されたＶＧＡと対応付けられたスタガーＡＧＣを提供することによって、先行技術の欠点を克服する役割を果たす。さらに、ＡＧＣの制御は、受信器のデジタル部分におけるＤＳＰ機能から大域的よりむしろＡＧＣに局所的に行われる。
【０００６】
本発明の第１の形態によれば、無線周波数信号が受信され、ダウンコンバードされ、かつ同位相（Ｉ）および直交位相（Ｑ）の信号経路に処理される無線受信器における自動利得制御（ＡＧＣ）の方法であって、（ａ）複数の自動利得制御（ＡＧＣ）段を含むＩ／Ｑベースバンドストリップにおける所定の段において、（１）前記所定のＡＧＣ段に対応付けられたＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）から受信されたＩおよびＱそれぞれの出力信号を検出するステップと、（２）前記検出されたＩおよびＱそれぞれの出力信号をデジタル化するステップと、（３）前記検出されたＩおよびＱそれぞれの出力信号と基準信号との差について、前記ＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）を調整するステップと、（ｂ）各ＡＧＣ段を通してステップ（ａ）を繰り返すステップと、を有する方法が提供される。
【０００７】
本発明の第２の形態によれば、無線周波数信号が受信され、ダウンコンバードされ、かつ同位相（Ｉ）および直交位相（Ｑ）の信号経路に処理される無線受信器における、複数のＡＧＣ段を具備するＩ／Ｑベースバンドストリップを具備する自動利得制御（ＡＧＣ）回路であって、前記ＡＧＣ段の各々は、ＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）と、前記ＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）から受信されたＩおよびＱそれぞれの出力信号を検出するための検出器と、前記検出されたＩおよびＱそれぞれの出力信号を変換するためのアナログ−デジタル変換器（ＡＤＣ）と、前記検出されたＩおよびＱそれぞれの出力信号と基準信号との差について、前記ＩおよびＱそれぞれの可変利得増幅器（ＶＧＡ）をデジタル方式で調整するためのデジタルエンジンと、を具備する自動利得制御回路が提供される。
【発明の効果】
【０００８】
本発明の効果は、ここで容易に明らかである。ＩおよびＱそれぞれのＶＧＡを組み込んだスタガーＡＧＣの使用は、全体のダイナミックレンジがｎ段に分割されることを意味する。これは、ＩおよびＱそれぞれのＶＧＡが削減された利得要求を有し、かつ設計がより容易であることを意味する。さらに、ＶＧＡ利得を設定するためのデジタル制御の使用は、アナログの変動が削減され、かつＩ／Ｑ利得の不均衡がアナログ制御されたＶＧＡの使用と比較して削減され得ることを意味する。最後に、（大域的に生成されたフィードバックに対して）局所的に生成されたフィードバックの使用は、典型的に、インターリーブされたブロックを通して信号の伝送（グループ）遅延が存在するので、インターリーブされたＶＧＡのための最適な配置を可能とする。（大域的フィードバック方式のような）単一制御に対して、ＶＧＡの制御を適切にずらすこと（staggering）によって、向上した動的な整定（セトリング（settling））を達成することが可能である。
【０００９】
添付図面を参照して以下の詳細な説明を考慮することによって本発明のよりよい理解が得られる。
【発明を実施するための最良の形態】
【００１０】
図１を参照すると、本発明が含まれるデジタル受信器１０が表わされている。好ましい受信器は、例えば、ＩＥＥＥ  ８０２．１１ａ標準において詳述されている全ての物理層機能を実行するアイスフィア・セミコンダクター・インコーポレーテッドによって提供されるＩＣＥ５３５０デジタル受信器とすることが可能であるが、本発明がこの受信器に限定されることを意味しない。デジタル受信器は、ＲＦ受信器フロントエンド１２と物理媒体アクセス制御（ＰＨＹ／ＭＡＣ）１４との間に配置される。ＲＦ受信器フロントエンドはアンテナＡおよびＢに接続している。図に表わされているように、デジタル受信器１０内の２つの主要なブロックは、デジタル復調器１６およびベースバンドデコーダ１８である。デジタル復調器１６は、キャリアオフセット、タイミングオフセットを除去し、チャネル損失のための補償を行い、かつデジタル方式で変調された信号をデマッピングすることによってベースバンド信号を回復する。このブロックは、（図示しない）アナログ−デジタルインタフェースと（図示しない）ベースバンドインタフェースとの間に配置される。ベースバンドデコーダ１８はベースバンド信号をデインタリーブし、軟判定ビタビアルゴリズムを通してエラー訂正を行い、かつＰＨＹ／ＭＡＣ・１４を通過させるために訂正されたビットストリームを逆スクランブルする。このブロックは、（図示しない）ベースバンドインタフェースと（図示しない）ＰＨＹ／ＭＡＣインタフェースとの間に配置される。
【００１１】
図２は、図１のデジタル復調器１６を表わす。図に表わされているように、アナログからデジタルへのインタフェースは、ブロックＡＤＣ／ＤＡＣ・２０に配置される。また、ベースバンドインタフェースは、図において軟判定デマッパー２２に見ることができる。また、デジタル復調器１６は、高速フーリエ変換（ＦＦＴ）回路２４によって２つの部分に明確に分離されていることが、図において理解される。左側がデジタル復調器フロントエンド（ＤＦＥ）２６であり、一方、右側がデジタル復調器バックエンド（ＤＢＥ）２８である。本発明は、デジタル復調器フロントエンド２６において提供される。
【００１２】
より詳しくは、本発明は、図３においてより明確に表わされているように、複数のＡＧＣ段を含むベースバンドＩ／Ｑストリップに含まれる。図に表わされているように、受信された無線周波数（ＲＦ）信号は、低雑音増幅器（ＬＮＡ）ミキサーダウンコンバータ３０によって処理される。局所的な発振器信号は、高周波数（例えば、４００〜２５００ＭＨｚ）ＲＦ入力信号と混合され、そして、より低い中間周波数（ＩＦ）（例えば、１０ＭＨｚから５００ＭＨｚ）出力信号にダウンコンバートされる。理解されるように、（図示しない）直交位相生成器は、同位相（Ｉ）および直交位相（Ｑ）信号をＩ／Ｑベースバンドストリップ３２に供給する信号原として機能する。ＬＮＡミキサー３０は、ＩおよびＱ信号をＲＦ信号と結合し、それによって、復調を容易にするためにＲＦ信号をＩおよびＱ成分に分離する。ＩおよびＱ成分はＩ／Ｑベースバンドストリップ３２に供給される。また、理解されるように、Ｉ／Ｑベースバンドストリップ３２は、増幅およびフィルタリングのようなあるアナログ機能が、受信された周波数より低い周波数において実行されることを可能とする無線受信器におけるＩＦストリップに類似している。
【００１３】
図４を参照すると、図３のＩ／Ｑベースバンドストリップのより詳細な図が表わされている。図から理解されるように、一般にＩ／Ｑベースバンドストリップ３２は一連のＡＧＣ段に分割され、その２つが３４および３６に表わされている。ＶＧＡ・４２を含むＡＧＣ回路３８、４０は、ローパスフィルタ（ＬＰＦ）またはバッファ増幅器４４の間に配置され、かつこれらの構成要素の直後のＬＰＦまたはバッファ増幅器４４からフィードバックを受信する。この技術分野の当業者に理解されるように、ＬＰＦは特定の周波数より下の全ての周波数をわずかの損失でまたは損失なしで通過させるが、高い周波数を強力に減衰させるフィルタである。アプリケーションに応じて、ＡＧＣフィードバック制御信号は、ＬＰＦまたはバッファ増幅器４４の前または後で得ることが可能である。
【００１４】
図５は、図４のＩ／Ｑベースバンドストリップ３２の単一のＡＧＣ段を表わし、本発明のデジタル制御されたＶＧＡの構成をより詳細に表わす。Ｉ／Ｑ検出器４６は、それぞれＶＧＡ・４２から伸びているＩ／Ｑ信号経路（Ｉ出力およびＱ出力として表わされている）における電力を検出する。また、この構成は、検出されたＩ／Ｑ出力信号をデジタル化するアナログ−デジタル変換器（ＡＤＣ）４８と、図９に関してより十分に説明されるように、検出されたＩ／Ｑ出力信号と基準信号との差を処理するデジタルエンジン５０とを含む。
【００１５】
図６を参照すると、図５の検出器がより詳細に表わされている。Ｉ／Ｑ出力信号は、検出器４６の入力にバイアスをかける直流（ＤＣ）オフセットを除去するために用いられるそれぞれのハイパスフィルタ（ＨＰＦ）に供給される。そして、Ｉ／Ｑ信号は、交流Ｉ／Ｑ出力信号を直流に変換するそれぞれの整流器５４に流れ、続いて、Ｉ／Ｑ信号をともに加算するオペレーションアンプ（オペアンプ）５６に流れる。結果の信号はローパスフィルタ（ＬＰＦ）５８に送られる。
【００１６】
図７および図８は、図５のシステムのための代わりのアナログ−デジタル変換器（ＡＤＣ）４８を表わす。ＡＤＣは、簡単な複数レベルのコンパレータ６０と、カウンタ６４のためのアップ／ダウンおよびカウント／ホールド制御信号を生成するロジック６２とを用いる。ＡＤＣ・４８の機能は、４またはそれ以上のレベルに増加させることが可能である。この技術分野の当業者によって理解されるように、コンパレータは、２つの数値を比較し、与えられた信号が基準電圧より大きいか、あるいは小さいかを判定するために用いられる。これは、フィードバックのないオペアンプのような簡単な回路を用いて実現することが可能である。所定の範囲または境界を超える差またはエラーが判定されると、ＶＧＡ・４２の利得はそれに応じて調整される。
【００１７】
図９は、図５のシステムのデジタルエンジン５０を表わす。ＡＤＣ・４８（図５）によって生成されたアップ／ダウンおよびカウント／ホールド制御信号は、アップ／ダウンカウンタ６４に供給される。上述したように、検出されたＩ／Ｑ出力信号と基準信号（図９においてＶｒｅｆ／Ｆｏｒｃｅとして表わされている）との差が十分に大きいならば、デジタル制御されたＶＧＡ・４２の利得は、図１０に関して説明されるように“ターゲットゾーン”内にＩ／Ｑ出力信号を導くために、カウンタ６４によって調整される。より詳しくは、利得は、現在の値／所望の値に維持されるか、または所望のレベルに適合するまで上昇または下降して調整されるかのいずれかである。
【００１８】
図１０は、図９のアップ／ダウンカウンタの時間に対するカウンタ動作を表わすグラフである。図に表わされているように、カウンタは、Vth_upperとVth_lowerとの間にわたる“ターゲットゾーン”を達成することを試みる。Vnomに到達すると、利得は維持される。図１１に表わされているように、この概念は１つより多くのレベルに拡張することが可能であり、例えば、４つのターゲットゾーンが表わされている。利得は、検出されたエラーが定義された範囲の十分外側ならば、一定量の増加を伴う速いレート（rate）で調整され、かつターゲットゾーンに近づくに連れて一定量の増加を伴う遅いレートで調整される。この２種類のレート選択はＡＧＣシステムの動的な整定を向上させる。その代わりに、利得制御を一定のレートで調整するが、検出されたエラーが定義された範囲の十分外側ならば大きな量の増加を伴い、ターゲットゾーンに近づくに連れて小さな量の増加を伴うことも可能である。
【００１９】
本質において、スタガーＡＧＣは、デジタル制御されたＶＧＡと、各ＡＧＣ段におけるＩおよびＱそれぞれのＶＧＡのための閉じたフィードバックループ制御システムとを利用することによって構成される。ＩおよびＱそれぞれのＶＧＡからの出力信号は、ＶＧＡ利得への調整が要求されたか否か判定するために検出される。検出されたＩ／Ｑ出力信号は、デジタル化され、かつＩおよびＱそれぞれのＶＧＡに最後に供給されるデジタル制御信号に変換される。受信されたＲＦ信号について、この処理は、デジタル復調器フロントエンドから安定した出力信号を供給する目的のために、スタガーＡＧＣの構成内の各ＡＧＣ段によって遂行される。
【００２０】
この技術分野の当業者によって理解されるように、本発明は、デジタル制御されたＶＧＡを組み込んだスタガーＡＧＣが集積回路内で有効な回路を形成するための他の構成要素と結合して用いられる集積回路に関する。上述した実施形態において利用された個々の電子的機能および処理機能は、個々に、この技術分野の当業者によって十分に理解される。この技術分野の当業者は代替のために様々な他の実装を工夫することが可能であり、かつ特許請求の範囲に記載された発明は、全てのそのような代わりの実装、代替および均等物を含むことを意図することは読者によって理解される。電子回路および集積回路設計の分野の当業者は、与えられたアプリケーションのために本発明を適切な実装に適用することが容易に可能である。
【００２１】
したがって、説明を通してここに表わされ、かつ記載された特定の実施形態は、発明者／譲受人によって主張された発明の範囲を限定することを意図するものではなく、本発明の範囲は添付の特許請求の範囲によって定義されると理解すべきである。
【図面の簡単な説明】
【００２２】
【図１】本発明によるデジタル受信器のブロック図を表わす。
【図２】図１のデジタル受信器を構成するデジタル復調器のブロック図を表わす。
【図３】図２のデジタル復調器フロントエンドのＩ／Ｑベースバンドストリップを表わす。
【図４】図３のＩ／Ｑベースバンドストリップのより詳細な図を表わす。
【図５】本発明によるデジタル制御された可変利得増幅器（ＶＧＡ）の構成を表わす。
【図６】図５の構成における検出器をより詳細に表わす。
【図７】２レベル検出器に結合して用いられるアナログ−デジタル変換器（ＡＤＣ）を表わす。
【図８】４レベル検出器に結合して用いられるアナログ−デジタル変換器（ＡＤＣ）を表わす。
【図９】図５の構成におけるデジタルエンジンをより詳細に表わす。
【図１０】図９のアップ／ダウンカウンタの時間に対するカウンタ動作を表わすグラフである。
【図１１】図１０のグラフに類似するが４つのターゲットゾーンを含むグラフを表わす。
【符号の説明】
【００２３】
１０  デジタル受信器
１２  ＲＦ受信器フロントエンド
１４  物理媒体アクセス制御
１６  デジタル復調器
１８  ベースバンドデコーダ
２０  ＡＤＣ／ＤＡＣ
２２  軟判定デマッパー
２４  高速フーリエ変換回路
２６  デジタル復調器フロントエンド
２８  デジタル復調器バックエンド
３０  ＬＮＡミキサーダウンコンバータ
３２  Ｉ／Ｑベースバンドストリップ
３４  第１段
３６  第２段
３８、４０  ＡＧＣ回路
４２  ＶＧＡ
４４  ＬＰＦまたはバッファ増幅器
４６  Ｉ／Ｑ検出器
４８  ＡＤＣ
５０  デジタルエンジン
５４  整流器
５６  オペアンプ
５８  ＬＰＦ
６０  複数レベルのコンパレータ
６２  ロジック
６４  アップ／ダウンカウンタ
Ａ、Ｂ  アンテナ
【図１】
2007505526.tif 000003
【図２】
2007505526.tif 000004
【図３】
2007505526.tif 000005
【図４】
2007505526.tif 000006
【図５】
2007505526.tif 000007
【図６】
2007505526.tif 000008
【図７】
2007505526.tif 000009
【図８】
2007505526.tif 000010
【図９】
2007505526.tif 000011
【図１０】
2007505526.tif 000012
【図１１】
2007505526.tif 000013
【国際調査報告】
2007505526.tif 000014
2007505526.tif 000015