(57)【要約】  ＤＣ−ＤＣ変換器は、入力端子（３７）と接地端子（３８）との間に直列に接続された２つの電界効果トランジスタ（３５，３６）を有する。両方のトランジスタ（３５，３６）がオフとなるときの不感時間の調整は、トランジスタ（３５，３６）の一方又は双方のドレイン（３９，４４）及びソース（４３，４０）に直接かけられてケルビンフィードバック接続部（７１，７２，６７，６８）を設けることによって行い、信号ラインの抵抗及びインダクタンスを回避するようにしている。
2007516684.tif 000002
【特許請求の範囲】
【請求項１】
入力端子とグランド端子との間に直列接続された第１の電界効果トランジスタ及び第２の電界効果トランジスタを有するスイッチング回路であって、前記第１のトランジスタのソースは、前記第２のトランジスタのドレインに接続され、前記第２のトランジスタのソースは、前記グランド端子に接続され、
前記第１及び第２のトランジスタを交互に駆動して当該トランジスタの両方がオフとなる不感時間期間を持つようにする制御手段と、
前記第１又は第２のトランジスタのドレインとソースとの間の電圧差に応じて前記不感時間期間の長さを調整する手段と、
を有するスイッチング回路。
【請求項２】
請求項１に記載のスイッチング回路であって、前記第１及び／又は第２のトランジスタは、集積回路チップに構成され、前記トランジスタの各々は、前記チップにおいてそれぞれのドレイン及びソース領域を有し、
前記第１又は第２のトランジスタのドレインとソースとの間の電圧差を検知する検知手段をさらに有し、当該検知手段は、前記第１又は第２トランジスタのソース領域に直接接続された第１接続部を有する、スイッチング回路。
【請求項３】
請求項２に記載のスイッチング回路であって、前記検知手段は、前記第１又は第２のトランジスタのドレイン領域に直接接続された第２の接続部を有する、スイッチング回路。
【請求項４】
請求項２又は３に記載のスイッチング回路であって、前記第１及び／又は第２の接続部は、ケルビン接続手段である、スイッチング回路。
【請求項５】
請求項２ないし４のうちいずれか１つに記載のスイッチング回路であって、前記検知手段は、前記不感時間期間中の電圧差を検知する、スイッチング回路。
【請求項６】
請求項１ないし５のうちいずれか１つに記載のスイッチング回路であって、前記調整手段は、前記不感時間期間中の電圧差に応じて後の不感時間期間の長さを調整する、スイッチング回路。
【請求項７】
請求項１ないし６のうちいずれか１つに記載のスイッチング回路であって、前記調整手段は、前記電圧差が閾値電圧を超えた時間の長さに応じて前記不感時間期間の長さを調整する、スイッチング回路。
【請求項８】
請求項１ないし７のうちいずれか１つに記載のスイッチング回路であって、前記調整手段は、前記電圧差が閾値電圧を超えた分の大きさに応じて前記不感時間期間の長さを調整する、スイッチング回路。
【請求項９】
請求項１ないし８のうちいずれか１つに記載のスイッチング回路であって、前記調整手段は、前記電圧差が閾値電圧を超えた分の大きさに前記不感時間期間の長さが指数関数的に依存するように前記不感時間期間の長さを調整する、スイッチング回路。
【請求項１０】
請求項１ないし９のうちいずれか１つに記載のスイッチング回路であって、前記調整手段は、前記電圧差が閾値電圧を超える時間の長さに前記不感時間期間の長さが線形的に依存するように前記不感時間期間の長さを調整する、スイッチング回路。
【請求項１１】
請求項１ないし１０のうちいずれか１つに記載のスイッチング回路であって、前記第２のトランジスタがオフに切り換わるまで前記第１のトランジスタがオンに切り換わることを回避するための回路を有するスイッチング回路。
【請求項１２】
請求項１ないし１１のうちいずれか１つに記載のスイッチング回路であって、前記第１のトランジスタがオフに切り換わるまで前記第２のトランジスタがオンに切り換わることを回避するための回路を有するスイッチング回路。
【請求項１３】
請求項１ないし１２のうちいずれか１つに記載のスイッチング回路を有するＤＣ−ＤＣコンバータ回路。
【請求項１４】
入力端子とグランド端子との間に直列接続された第１の電界効果トランジスタ及び第２の電界効果トランジスタを有するスイッチング回路を動作する方法であって、前記第１のトランジスタのソースは、前記第２のトランジスタのドレインに接続され、前記第２のトランジスタのソースは、前記グランド端子に接続され、
前記第１及び第２のトランジスタを交互に駆動して当該トランジスタの両方がオフとなる不感時間期間を持つようにすることと、
前記第１又は第２のトランジスタのドレインとソースとの間の電圧差に応じて前記不感時間期間の長さを調整することと、
を有するスイッチング回路動作方法。
【請求項１５】
入力端子とグランド端子との間に直列接続された第１の電界効果トランジスタ及び第２の電界効果トランジスタを有するスイッチング回路であって、前記第１のトランジスタのソースは、前記第２のトランジスタのドレインに接続され、前記第２のトランジスタのソースは、前記グランド端子に接続され、
前記第１及び第２のトランジスタを交互に駆動して当該トランジスタの両方がオフとなる不感時間期間を持つようにする制御手段と、
前記第２のトランジスタのドレインと前記グランド端子との間の電圧差に応じて前記不感時間期間の長さを調整する手段と、
を有し、
前記調整する手段は、前記電圧差が閾値を超える時間の長さに応じて前記不感時間期間の長さを調整する、
スイッチング回路。
【請求項１６】
請求項１５に記載のスイッチング回路であって、前記調整手段は、前記電圧差が閾値電圧を超えた分の大きさに応じて前記不感時間期間の長さを調整する、スイッチング回路。
【請求項１７】
請求項１５又は１６に記載のスイッチング回路であって、前記調整手段は、前記電圧差が閾値電圧を超えた分の大きさに前記不感時間期間の長さが指数関数的に依存するように前記不感時間期間の長さを調整する、スイッチング回路。
【請求項１８】
請求項１５，１６又は１７に記載のスイッチング回路であって、前記調整手段は、前記電圧差が閾値を超える時間の長さに前記不感時間期間の長さが線形的に依存するように前記不感時間期間の長さを調整する、スイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング回路及びスイッチング回路を動作する方法に関し、限定はしないが特にＤＣ−ＤＣ電圧変換回路に関する。
【背景技術】
【０００２】
直流−直流（ＤＣ−ＤＣ）変換器は、当業界においてよく知られており、ＤＣ電圧から別の電圧へ変換するために、例えば１２Ｖ電圧電源から１．５Ｖの電圧線路を提供するために用いられている。
【０００３】
ある１つのタイプの変換器である、同期式ＤＣ−ＤＣコンバータは、例えば１２Ｖの入力電圧とグランドとの間でインダクタコイルの第１の端子を交番してスイッチングすることにより動作する。当該インダクタコイルの第２の端子において出力がとられ、出力キャパシタによってバッファリングされる。かかる装置において用いられるスイッチは、パルス幅変調（ＰＷＭ）信号により駆動可能であり、そのデューティサイクル（当該信号が低レベルとなるときのものに対する当該信号の高レベルとなる時間の長さの比）は、その出力信号の大きさを決定する。
【０００４】
知られているタイプの同期式ＤＣ−ＤＣコンバータは、図１に概略的に示される。インダクタコイル１に流れる電流を制御するスイッチは、この例の場合、電界効果トランジスタ（ＦＥＴ）である。第１のＦＥＴ２は、一般に制御ＦＥＴ又は高側トランジスタと呼ばれており、インダクタ１の一方の端子３を電源端子４に供給されるＤＣ入力電圧に接続する。第２のＦＥＴ５は、同期式ＦＥＴ（シンクＦＥＴ）又は低側トランジスタと呼ばれており、インダクタ１の一方端子３をグランド端子６に接続する。インダクタ１の一方端子３は、一般にスイッチノードと呼ばれている。
【０００５】
このスイッチノード３の信号は、インダクタ１を通じキャパシタ７をわたり出力端子８に送られる。
【０００６】
制御ＦＥＴ２及びシンクＦＥＴ５はそれぞれのドライバ９，１０によって駆動される。制御回路１１は、パルス幅変調（ＰＷＭ）信号が供給される入力端子１２と、フィードバックパス１３を介して出力端子８から供給されるもう１つの入力端子とを有する。制御回路１１は、制御及びシンクＦＥＴ２，５を交互にオフ及びオンに切り換えることにより出力８において所望の電圧を維持するよう当該ＦＥＴ２，５を制御するために、交番する制御信号１４，１５を供給する。端子１２におけるＰＷＭ信号入力のデューティサイクルは、出力８において当該所望電圧を達成するように変調される。
【０００７】
このようなＤＣ−ＤＣコンバータの例には、インテル社の国際特許出願公開のＷＯ９８／４９６０７及びLee氏の米国特許に係るＵＳ５４７９０８９において提示されているものがある。
【０００８】
同期式ＤＣ−ＤＣコンバータの１つの特徴は、制御及びシンクＦＥＴ２，５を同時にオンとすべきではない点である。ＦＥＴ２，５がほんの一瞬間だけオンになった場合でも、電源４とグランド端子６との間に大電流が流れることになる。この現象は、相互導電（cross-conduction）として知られている。したがって、制御回路１１は、どの時点においても２つのＦＥＴ２，５の一方しかオンとならないように保証するように構成される。これは、大抵は各ＦＥＴのオン切換を他方がオフとなることを確定するまで遅らせることにより、ＦＥＴ２，５の両方をオフとする期間として不感時間を導入することによって達成される。
【０００９】
制御回路１１を実現する１つの方法は、２つの電圧を監視することである。スイッチノード３における電圧は、制御ＦＥＴ２がオフに切り換わるまでシンクＦＥＴ５のオン切換を回避するように監視されるとともに、シンクＦＥＴ５のゲートにおける電圧がシンクＦＥＴ５がオフに切り換わるまで制御ＦＥＴ２がオンに切り換わることを回避するように監視される。ＷＯ９８／４９６０７は、ＵＳ５４７９０８９と同様、このタイプの回路を記述している。
【００１０】
制御ＦＥＴ２もシンクＦＥＴ５も導電していないときの不感時間は、トランジスタ閾値電圧及びシンクＦＥＴ５のキャパシタンスに依存するものであり、これらは選定されたＦＥＴのパラメータの製造の散らばりによる他、ＦＥＴの個々の選定によって大きくばらつくものである。かかる不感時間はまた、当該監視回路中の伝播遅延及びＦＥＴ駆動回路の遅延時間にも依存する。したがって、結果として得られる不感時間は、相互導電を簡単に回避するために必要な不感時間よりも大きくなる可能性がある。
【００１１】
当該不感時間において、シンクＦＥＴ５のボディダイオード１６を通じてインダクタ電流が流れる。これは、ボディダイオード損失を生じさせるものである。不感時間の終期においては、特に逆のスイッチが活性化されたときに、大きなダイオード逆リカバリー損失、スイッチング損失及び電磁誘導（ＥＭＩ）が生じる。したがって、不感時間を最小化することは、ボディダイオード損失を減少させるのに有益である。ボディダイオードが導通しないように不感時間を十分に短くするならば、スイッチング損失、逆リカバリー損失及びＥＭＩの低減により出力効率が向上する。
【００１２】
国際特許出願公開のＷＯ０２／０６３７５２は、スイッチノードにおける電圧を監視しこれを所定の電圧と比較することによりＤＣ−ＤＣコンバータの不感時間を最小化する方法を記述している。
【００１３】
制御ＦＥＴ又はシンクＦＥＴがオフに切り換わるときには、両方のＦＥＴが不感時間の存続期間オフとなることになる。当該インダクタは、シンクＦＥＴのボディダイオードを通じて電流を引き寄せ続け、ボディダイオードに掛かる電圧は約０．８Ｖに達する。
【００１４】
しかしながら、このような回路は確実に相互導電を回避するものの、どちらのＦＥＴもオンに切り換わらないときには、少なくとも当該ドライバの遅延時間に加えて選ばれたＦＥＴのオン時間という相当な不感時間が残る。この不感時間は、現在の技術を用いると約３０ｎｓである。
【００１５】
米国特許に係る公報のＵＳ６，３９６，２５０には、代替策が記述されている。この方策においては、当該スイッチノードから得られるフィードバックループ信号により制御される当該トランジスタのゲートに対する入力に制御可能な遅延が付与される。この方策は、ＷＯ０２／０６３７５２に対しては有益だが、ある種の欠点を抱えたままである。その欠点の１つは、当該コイルの電流が現下において常に当該負荷の方向にあると仮定すると制御ＦＥＴはオフに切り換えられるということである。これが定常状態の状況の下では真実となりうるが、過渡状態では真実とならないこともある。
【００１６】
米国特許に係る公報のＵＳ６，３９６，２５０のアナログの実現形態の原理は、図２に示される。ライン１４上の制御ＦＥＴ制御信号に加えるべき遅延を決定するためにスイッチノード３からフィードバックがとられる。これは、サンプリング回路２０を用いてスイッチノード３とグランド端子６との間における電圧をサンプリングすることにより達成される。これは、第１及び第２のスイッチ２１，２２を有し、これらスイッチは、当該スイッチノード電圧をそれぞれのサンプリングキャパシタ２３，２４を介してエラー増幅器２５に供給する。電圧源２６は、相互導電が発生する程度に当該不感時間が最小化されないことを保証するために用いられる。エラー増幅器２５の出力は、電圧制御型遅延（ＶＣＤ）回路２７に供給され、この回路は、可変遅延をＰＷＭ制御信号１４に導入する。得られる信号２８は、制御ＦＥＴ２を駆動するために用いられ、それがオンに切り換わる前、すなわち不感時間の前に遅延をもたらす。サンプリング回路及びＶＣＤ回路の同様の構成（図示せず）は、シンクＦＥＴ５を駆動するために用いられる。
【００１７】
当該不感時間期間の間及び当該不感時間の後は、シンクＦＥＴ５のソース２９の電圧とグランド線路６との間に大きな変化がある。これは、シンクＦＥＴ５のソース２９とグランド線路６との間に約１ｎＨの自己インダクタンス３０（点線の輪郭によって示される）によってもたらされる。不感時間の始期において、シンクＦＥＴ５がオフに切り換わると、シンクＦＥＴボディダイオード１６を通じて電流が流れる。不感時間期間の終期において、制御ＦＥＴ２がオンに切り換わると、ボディダイオード１６を通じて流れる電流は減り始める。この変動する電流は、自己インダクタンス３０に掛かる電位差をもたらし、これに応じて、スイッチノード３とグランド線路６との間に呈される電圧差は、シンクＦＥＴ５のソース２９とドレイン３１との間のドレイン−ソース電圧と同様の大きさのものとなる。このため、スイッチノード３とグランド線路６との間の電圧を測定する回路は、シンクＦＥＴボディダイオード１６が導電を停止する時点を正確に検出しないこととなる。米国特許に係る公報のＵＳ６，３９６，２５０に示唆されているように、スイッチノード３からグランド線路６への電圧がある大きさをもっている間の期間を短くしたり又は排除などしたりすることによって、ボディダイオード導電が生じる回路が導かれ、これにより当該回路における損失が残ることになる。
【００１８】
小さな又は無視することのできる負荷を伴うものの如き、ある種のスイッチング回路においては、制御及びシンクＦＥＴ２，５の双方がオフに切り換えられるときに、当該インダクタを通じて、すなわちインダクタ１の第２の端子１７から第１の端子３へ逆流する可能性がある。したがってスイッチノード電圧は増大し、制御ＦＥＴ２のボディダイオード３２を通じて電流が流れる。これにより、制御ＦＥＴ２のソース３３における電圧がそのドレイン３４における電圧よりも高い順方向ダイオード電圧になるようにさせられる。シンクＦＥＴ５のドレイン３１及びソース２９に掛かる電圧を測定することは、この場合に不感時間の指標にはならない。制御ＦＥＴボディダイオード３２におけるエネルギ損失は、シンクＦＥＴボディダイオード１６におけるものと同様に重大なものではない。しかし、ある回路においては、不感時間を短くすることは依然として有益である。例えば、ディジタルオーディオ増幅のような用途に用いられるスイッチング回路では、あまりにも長い不感時間は信号の歪みをもたらす。したがって、インダクタ電流が逆になる状況において不感時間を減らすことを可能とすることは、スイッチング回路にとって有益である。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は、上記問題に対処することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の第１の態様によれば、入力端子とグランド端子との間に直列接続された第１の電界効果トランジスタ及び第２の電界効果トランジスタを有するスイッチング回路であって、前記第１のトランジスタのソースは、前記第２のトランジスタのドレインに接続され、前記第２のトランジスタのソースは、前記グランド端子に接続され、前記第１及び第２のトランジスタを交互に駆動して当該トランジスタの両方がオフとなる不感時間期間を持つようにする制御手段と、前記第１又は第２のトランジスタのドレインとソースとの間の電圧差に応じて前記不感時間期間の長さを調整する手段と、を有するスイッチング回路が提供される。
【００２１】
ドレインとグラウンドとの間とは逆に、第２トランジスタのドレイン及びソースに掛かる電圧に応じて不感時間期間を調整することによって、ソースからグラウンドの接続の自己インダクタンスの作用が排除され、第２トランジスタのボディダイオードに掛かる電圧のより正確な測定が可能となる。これにより、トランジスタがより効果的に制御されて、不感時間すなわち損失を最小化することができる。
【００２２】
制御ＦＥＴとも呼ばれる第１のトランジスタのドレイン及びソースに掛かる電圧に応じて不感時間期間を調整することにより、インダクタ電流がスイッチノードに向かって流れる場合に当該不感時間を短くすることが可能となる。何故なら、順方向ダイオード電圧差は、制御ＦＥＴのボディダイオードにおいて生じるとともに、シンクＦＥＴのドレイン及びソースにおいてではなく、制御ＦＥＴのドレイン及びソースにおいて測定可能となるからである。
【００２３】
前記第１及び／又は第２のトランジスタは、集積回路チップに構成され、前記トランジスタの各々は、前記チップにおいてそれぞれのソース及びドレイン領域を有する。このスイッチング回路は、前記第１又は第２のトランジスタのドレインとソースとの間の電圧差を検知する検知手段をさらに有し、当該検知手段は、前記第１又は第２トランジスタのソース領域に直接接続された第１接続部を有する。
【００２４】
チップ上にソース接続部を設けることによって、ソース領域とグランド端子との間のインダクタンスを回避することができる。
【００２５】
検知手段はまた、第１又は第２トランジスタのドレイン領域に直接接続される第２接続部を有することができる。
【００２６】
ソース及びドレイン接続部をチップにおいて形成することにより、当該接続部はケルビン接続を有することができ、かかる接続においては、信号フィードバックラインが電流パスから分離されて、当該信号ラインの抵抗及びインダクタンスに関連したエラーが排除される。
【００２７】
また、本発明によれば、入力端子とグランド端子との間に直列接続された第１の電界効果トランジスタ及び第２の電界効果トランジスタを有するスイッチング回路を動作する方法であって、前記第１のトランジスタのソースは、前記第２のトランジスタのドレインに接続され、前記第２のトランジスタのソースは、前記グランド端子に接続され、前記第１及び第２のトランジスタを交互に駆動して当該トランジスタの両方がオフとなる不感時間期間を持つようにすることと、
前記第１又は第２のトランジスタのドレインとソースとの間の電圧差に応じて前記不感時間期間の長さを調整することと、を有するスイッチング回路動作方法が提供される。
【００２８】
米国特許に係る公報ＵＳ６，３９６，２５０の方策の他の短所は、当該アナログ回路構成におけるサンプリング回路に制約があることである。再び図２を参照すると、この回路は第１及び第２スイッチ２１，２２を正確に駆動することに依拠するものである。第１スイッチ２１は、シンクＦＥＴ５の導電中に当該サンプリング回路２０がスイッチノード３の電圧をサンプルすることを可能にするとともに、第２スイッチ２２は、不感時間期間中にサンプリング回路２０がスイッチノード３の電圧をサンプルすることを可能にする。このサンプルされた信号は、その後、電圧制御型遅延回路２７に電圧を供給するためにエラー増幅器２５において比較される。実際には、スイッチ２１，２２及びサンプリング回路の駆動におけるエラーは、不感時間の最小化をさらに減退させる可能性がある。
【００２９】
また、ＵＳ６，３９６，２５０において記述されているディジタル式の方策は、そのサンプリング回路の構成において短所を有する。このディジタル式方策において、不感時間遅延は、スイッチノードにおける電圧が所定の閾値電圧に達しているか否かに応じて増加したり減少したりする。したがって、ボディダイオード電圧の大きさ又はこの電圧が生じる時間長に比例して直接に減少しない。これらパラメータの両方は、ボディダイオード導電損失に影響を及ぼす。したがって、これらのパラメータの値が高い場合には、不感時間をより迅速に短くすることは、当該回路の損失を最小化する。
【００３０】
さらに、不感時間損失の減少のサイズは、達成可能な最小化の量と関係がある。
【００３１】
本発明は、上述した問題に対処することをさらなる目的としている。
【００３２】
本発明の第２の態様によれば、入力端子とグランド端子との間に直列接続された第１の電界効果トランジスタ及び第２の電界効果トランジスタを有するスイッチング回路であって、前記第１のトランジスタのソースは、前記第２のトランジスタのドレインに接続され、前記第２のトランジスタのソースは、前記グランド端子に接続され、前記第１及び第２のトランジスタを交互に駆動して当該トランジスタの両方がオフとなる不感時間期間を持つようにする制御手段と、前記第２のトランジスタのドレインと前記グランド端子との間の電圧差に応じて前記不感時間期間の長さを調整する手段と、を有し、前記調整する手段は、前記電圧差が閾値を超える時間の長さに応じて前記不感時間期間の長さを調整する、スイッチング回路が提供される。
【００３３】
前記調整手段は、前記電圧差が閾値電圧を超えた分の大きさに応じて前記不感時間期間の長さを調整するものとしてもよい。
【００３４】
前記調整手段は、前記電圧差が閾値電圧を超えた分の大きさに前記不感時間期間の長さが指数関数的に依存するように前記不感時間期間の長さを調整するようにしてもよいし、これに加えて又はこれに代えて、前記電圧差が閾値を超える時間の長さに前記不感時間期間の長さが線形的に依存するように前記不感時間期間の長さを調整するようにしてもよい。
【発明を実施するための最良の形態】
【００３５】
以下、本発明のよりよい理解のために、その実施例を添付図面に基づいて純然たる例示によって説明する。
【００３６】
図３を参照すると、慣例的な同期式ＤＣ−ＤＣコンバータ回路と同様に、入力端子３７とグランド端子３８との間に制御ＦＥＴ３５及びシンク（同期）ＦＥＴ３６が配される。この例では、電界効果トランジスタとしているが、他のタイプのスイッチングデバイスを用いることもできる。制御ＦＥＴ３５のドレイン３９は入力端子３７と接続され、シンクＦＥＴ３６のソース４０はグランド端子３８に接続される。インダクタ４２の第１の端子４１は、一般にスイッチノードと呼ばれる端子であり、制御ＦＥＴ３５のソース４３とシンクＦＥＴ３６のドレイン４４に接続される。本例ではインダクタ４２が用いられているが、絶縁された２つ又はこれを超える数のコイルを持つ変圧器を用いてもよい。スイッチノード４１の信号は、インダクタ４２を介しキャパシタ４５をわたって出力端子４６に送られる。
【００３７】
パルス幅変調（ＰＷＭ）制御回路（図示せず）からの出力は、制御入力端子４８に供給される。このＰＷＭ制御回路は、当該コンバータの出力端子４６からのフィードバックに応じてＰＷＭ信号のデューティサイクルを変化させる。このＰＷＭ制御回路は、適正なＰＷＭ発生方法が当業者にはよく知られているので図面には示していない。本発明の他の実施例においては、パルス周波数変調（ＰＦＭ）のような代替の制御信号を用いてもよい。制御信号４８は、制御及びシンク制御信号５０，５１を形成するように分岐し、これらはセンシング（検知）及び適応（アダプティブ）不感時間削減（ＡＤＲ）回路５２，５３に供給される。この検知及びＡＤＲ回路５２，５３の各々は、フィードバックライン５４及び５５を介してシンクＦＥＴ３６のドレイン４４及びソース４０からのフィードバックをとるとともに、これを用いて遅延時間Ｄ及びＥを変える。かかる遅延時間Ｄ及びＥは、制御及びシンクＦＥＴ制御信号５０，５１にそれぞれ導入され、第１及び第２制御ライン５６，５７において最小化された不感時間遅延を持つ信号が生成される。これら信号５６，５７は、該当のドライバ回路５８，５９を介して制御及びシンクＦＥＴ３５，３６のゲートに供給され、ＦＥＴ３５，３６をオフ及びオンに交互にスイッチングすることにより、出力４６において所望の電圧を維持するようにする。
【００３８】
シンクＦＥＴ３６のドレイン４４及びソース４０から直接フィードバックをとることによって、検知及びＡＤＲ回路５２，５３がシンクＦＥＴ３６のボディダイオード６０に掛かる電圧を正確に検出すること、及びＦＥＴ３５，３６を制御して不感時間及びこれによる損失を最小化することが可能となる。
【００３９】
２つの検知及びＡＤＲ回路５２，５３が示されているが、制御及びシンクＦＥＴ３５，３６の両方についての制御信号を供給するように１つの回路を構成することができる。各々について個別の回路を持つことによって、シンクＦＥＴゲートが高レベルになる前の遅延時間を制御ＦＥＴゲートが高レベルになる前の遅延時間とは異なるものとすることができ、これにより不感時間の最小化を柔軟性の高いものとすることが可能となる。
【００４０】
一例としての図３のＤＣ−ＤＣコンバータは、図４において示されるように集積回路において実現される。図４は、制御ＦＥＴ３５及びシンクＦＥＴ３６、ドライバ、並びに検知及びＡＤＲ回路（６５として示される）がどのようにして集積回路に構成されうるかを示している。この制御回路入力／出力ピン６６は、当該ドライバ並びに検知及びＡＤＲ回路６５に関係する入力及び出力接続部に対して設けられる。本例における入出力ピン３７，４１及び３８は、入力電圧端子３７、スイッチノード４１及びグランド端子３８にそれぞれ相当する。
【００４１】
図４を参照すると、フィードバックライン６７，６８は、当該集積回路チップのシンクＦＥＴのドレイン４４及びソース４０の領域に直接接続され、これにより、ソース４０とグランド端子３８との間のインダクタンスを回避している。さらに、電流パス信号ライン６９，７０は、フィードバックライン６７，６８から完全に分離しており、これによりソース４０及びドレイン４４の領域への接続をケルビン接続としている。これにより、抵抗及びインダクタンスを有しもって測定電圧に特にシンクＦＥＴ３６が導電状態にある間に影響を及ぼす信号ライン６９，７０の相当に小さい部分においてフィードバック接続部６７，６８がとられたときに生じるエラーを排除するという効果を奏する。
【００４２】
同様のケルビン接続ライン７１，７２は、集積回路チップの制御ＦＥＴドレイン３９及びソース４３の領域に直接接続されうる。こうした接続は、当該コンバータのインダクタ電流がスイッチノード４１に向かって流れる場合に必要であり、これにより、制御ＦＥＴ３５のソース４３及びドレイン３９に掛かる電圧が監視されることが必要となる。
【００４３】
本発明の代替の実施形態も可能である。例えば、本発明は、ケルビン接続を用いても用いなくてもマルチチップモジュール（ＭＣＭ；multi-chip module）において実現可能である。また、International Rectifierにより製造されるようなDirectFETやPhilips Semiconductorsにより製造されるようなLFPAKなどの小さな直列自己インダクタンスを持つディスクリートのＦＥＴパッケージを制御及びシンクＦＥＴとして用いてもよい。但し、これらのパッケージの小さなインダクタンスでも、短い時間間隔にわたり大電流変化を呈する回路におけるフィードバック手段にエラーをもたらす可能性がある。
【００４４】
多数のソース接続を有するＦＥＴパッケージを用いてもよく、これにより、こうした接続のうちの１つがシンク及び制御ＦＥＴソースフィードバック接続に対して確保されうる。かかるＦＥＴパッケージの例としては、Philips Semiconductorsにより製造されたパワーＳＯ８やＬＦＰＡＫが挙げられる。
【００４５】
制御ＦＥＴは、ＰＭＯＳトランジスタを用いて実現可能であり、これにより、集積回路実施形態において利点を奏することができる。
【００４６】
図５は、本発明による同期式ＤＣ−ＤＣコンバータの他の例を概略的に示している。この例において、当該回路における５つの監視ポイントの、シンクＦＥＴ３６のゲート７９，ドレイン４４及びソース４０、並びに制御ＦＥＴ３５のゲート８０及びソース４３から信号が送り戻される。シンクＦＥＴ３６のドレイン４４及びソース４０における信号は、ライン５４，５５を介して制御及びシンク検知回路８１，８２に、制御ＦＥＴ３５及びシンクＦＥＴ３６の駆動回路の各々につき１つが送り戻される。この例における制御及びシンク検知回路８１，８２は、シンクＦＥＴ３６のドレイン−ソース電圧が閾値に達した時期を判定し、この閾値を上回るドレイン−ソース電圧に指数的に依存する信号を出力する。制御及びシンク検知回路８１，８２からの出力は、制御及びシンク適応不感時間削減（ＡＤＲ）回路８３及び８４にそれぞれ供給される。
【００４７】
制御ＡＤＲ回路８３はまた、ＰＷＭ信号を受信し、シンクＡＤＲ回路８４は反転ＰＷＭ信号（インバータ８５により反転される）を受信し、これらの両方はＰＷＭ制御入力端子４８に接続される出力を有する制御回路から発せられる。制御回路は、当該コンバータの出力端子４６からのフィードバックに応じてＰＷＭ信号のデューティサイクルを変える。その発生器は、当業者にとって適した発生方法が周知なので、図面には示していない。本発明の他の実施例においては、パルス周波数変調（ＰＦＭ）などの代替の制御信号を用いてもよい。
【００４８】
制御及びシンクＡＤＲ８３，８４は、検知回路８１，８２からの入力に応じた遅延Ｄ，ＥをＰＷＭ信号に導入する。結果として得られる信号は、その後、制御及びシンクＦＥＴ３５，３６を駆動するように供給される。これにより、制御及びシンクＦＥＴ３５，３６の各々のオン切換に遅延がもたらされ、これにより、制御ＦＥＴ３５及びシンクＦＥＴ３６の双方がオフとなるときに不感時間が導入される。図示されているように、制御ＦＥＴ３５及びシンクＦＥＴ３６の個々の検知及びＡＤＲ回路８１ないし８４を持つことによって、それらが独立した不感時間遅延を持つことを可能にするものの、１つの検知回路及び１つのＡＤＲ回路は、両方のＦＥＴのオン切換に対して遅延を設けるように構成可能である。
【００４９】
ＡＤＲ回路からの駆動信号の各々は、制御及びシンクＦＥＴ３５，３６に供給される前に第１及び第２の論理ＯＲゲート８７，８８を通過する。第１及び第２のＯＲゲート８７，８８は、制御ＦＥＴ３５もシンクＦＥＴ３６も他方のゲートの駆動信号が閾値電圧Ｖth1，Ｖth2を下回るほどに落ち込むまで、すなわち当該ＦＥＴがオフに切り換わるまで又はそれぞれのＡＤＲ回路８３，８４からの出力が高レベルとなるまで、オンに切り換わらないように組み入れられる。制御コンパレータ８９は、制御ＦＥＴ３５のゲート−ソース電圧が電圧源９５により供給される所定の閾値電圧Ｖth1を下回ったかどうかを判定する。制御コンパレータ８９は、その第１入力に供給される制御ＦＥＴ３５のゲート８０における電圧を制御ＦＥＴ３５のソース電圧及びその第２の入力に供給された閾値電圧Ｖth1の総和と比較する。このコンパレータ８９の出力は、その後、第２のＯＲゲート８８の第１の入力に供給され、シンクＡＤＲ回路８４からの出力は、その第２の入力に供給される。シンクコンパレータ９０は、シンクＦＥＴ３６のゲート−ソース電圧が電圧源９６により供給された閾値電圧Ｖth2を下回ったかどうかを判定する。シンクコンパレータ９０は、その第１の入力に供給されたシンクＦＥＴ３６のゲート７９における電圧を、シンクＦＥＴ３６のソース電圧及びその第２の入力に供給された閾値電圧Ｖth2の総和と比較する。シンクコンパレータ９０からの出力は、その後、第１のＯＲゲート８７の第１の入力に供給され、制御ＡＤＲ回路８３からの出力は、第２の入力に供給される。
【００５０】
加えて、制御及びシンク論理ＡＮＤゲート９１，９２は、制御及びシンクＯＲゲート８７，８８の出力と制御及びシンクＦＥＴ３５，３６との間にそれぞれ直列に組み込まれる。制御ＡＮＤゲート９１は、制御ＯＲゲート８７の出力から得られる一方の入力とＰＷＭ信号からの他方の入力を有する。これは、ＰＷＭ信号が低レベルとなったときに制御ＦＥＴ３５がオフとなるように組み込まれる。シンクＡＮＤゲート９２は、ＯＲゲート８８の出力から得られる一方の入力とＰＷＭ信号の反転信号からの他方の入力とを有する。これは、ＰＷＭ制御信号の反転信号が低レベルとなったときにシンクＦＥＴ３６がオフとなるように組み込まれる。
【００５１】
本発明の代替実施例においては、論理回路の他の組み合わせを用いることができる。例えば、それぞれのコンパレータ８９，９０を具備するＯＲゲート８７，８８及び／又はＡＮＤゲート９１，９２を全て省略してもよいし、また、シンクＦＥＴ３６又は制御ＦＥＴ３５の一方の論理回路から省略してもよい。
【００５２】
制御及びシンクバッファ増幅器９３，９４はまた、追加された不感時間を持つ制御信号を受信し制御及びシンクＦＥＴ３５，３６を駆動するためにゲート駆動信号を出力するように直列に付加される。
【００５３】
他の実施例においては、制御及びシンク検知回路８１，８２と同様の代替可能な制御及びシンク検知回路が設けられるが、これは、不感時間期間中に第１端子へ向かってインダクタの第２端子から電流が流れる場合において、制御ＦＥＴ３５のドレイン３９及びソース４３からフィードバック信号をとるものである。これらの代替の検知回路は、制御及びシンク検知回路８１及び８２に加え又は代えて設けることができる。いずれにしても、制御及びシンクＡＤＲ回路８３，８４は、代替の制御及びシンク検知回路からの信号を受信するように構成可能である。
【００５４】
以下、図５の実施例の動作を添付図面中の図６を参照しつつより詳しく説明する。
【００５５】
ＰＷＭ入力端子４８に入力されるＰＷＭスイッチングパルス１００のシーケンスは、図６の上部に示される。シンクＦＥＴドレイン４４の電圧１０１は、図６の下の方に示される。
【００５６】
ＰＷＭ信号１００が第１の時点１０２において落ち込むとき、制御ＦＥＴ３５は、制御ＡＮＤゲート９１へのＰＷＭ入力における低い値のためにオフに切り換えられる。これにより、電流がインダクタ４２により引き寄せられることが続くのでシンクＦＥＴドレイン４４の電圧が落ち込み始めるが、制御ＦＥＴ３５又はシンクＦＥＴ３６（どちらもオフとなっている）を通過するというよりも、シンクＦＥＴ３６のボディダイオード６０を電流が通過する。この過程は、シンクＦＥＴドレイン４４の電圧がシンクＦＥＴ３６のボディダイオード６０における電圧降下すなわち概ね−０．８Ｖ（第２時間期間１０３の間）によって判定されて終了する。
【００５７】
シンクＦＥＴのドレイン４４及びソース４０における電圧が所定基準値例えば−０．４Ｖを下回ったときには、シンク検知回路８２に起動がかけられる。この回路からの出力は、シンクＡＤＲ回路８４に供給され遅延の「Ｅ」を決定する電流に相当する。この電流は、本実施例では、所定の基準電圧よりも大きく検知された電圧差が当該基準電圧よりも大きい時間の間アクティブとなるシンクＦＥＴ３６のドレイン４４及びソース４０における当該検知された電圧差の量に、指数的に依存（所定の最大値まで）している。したがって、遅延「Ｅ」及び不感時間は、当該電圧差が閾値電圧を超える大きさに指数的に依存し、当該電圧差が閾値を超える時間の長さに線形的に依存する。
【００５８】
制御信号１００が第１の時点１０２において落ち込んだときには、シンクＡＤＲ８４は遅延「Ｅ」（第２時間期間１０３）を制御信号に導入するので、シンクＦＥＴ３６が高レベルに駆動される前にコンパレータ８９の出力が高レベルとならなければ、時間Ｅが経過することになる。通常回路動作においては、シンクＦＥＴドレイン−ソース電圧（ボディダイオード電圧）の検出及びＡＤＲ回路８３，８４への当該検出された信号の供給は、必要な不感時間遅延よりも長くかかる可能性が高い。このため、遅延Ｄ及びＥは、概して、前に検出されたボディダイオード電圧にのみ依存したものとなる。
【００５９】
制御ＦＥＴゲート８０がＶth1を下回るときには、制御コンパレータ８９の出力は、直ちに高レベルとなる。シンクＡＤＲ８４により導入された遅延Ｅが、制御ＦＥＴゲート８０が閾値電圧Ｖth1を下回るほどに落ち込んだ時期から制御コンパレータ８９を経た伝播遅延よりも長い場合、ＯＲゲート８８の出力は、遅延Ｅが経過しもってシンクＡＤＲ８４出力が効力がないものとなる前に高レベルに既に達するものとなる。これは、当該コンバータ回路の最初の少数の初期化サイクル中に生じうる。シンクＯＲゲート８８からの出力は、シンク論理ＡＮＤゲート９２へ供給され、シンクＯＲゲート８８出力が高レベルである場合及び反転ＰＷＭ信号が高レベルである場合にシンクＦＥＴ３６を高レベルに駆動可能とする。この場合には、ＰＷＭ信号は低レベルなので、シンクＦＥＴ３６はオンとなる。
【００６０】
シンクＦＥＴ３６がオンに切り換えられ線形領域に入ると、シンクＦＥＴドレイン４４の電圧は、第３時間期間１０４において概ね−０．１Ｖに高まる。
【００６１】
制御信号１００が第４時刻１０５において立ち上がると、先ず、シンクＦＥＴ３６は、シンクＡＮＤゲート９２の反転ＰＷＭ入力における低レベル信号のためにオフに切り換えられる。また、シンクＦＥＴ３６のボディダイオード６０には電流が送られ、これにより、第５時間期間１０６に示されるように、シンクＦＥＴ３６のドレイン−ソース電圧をより負性のものとする。当該電圧が所定電圧例えば−０．４Ｖに落ち込むと、制御検知回路８１は起動がかけられる。この回路の出力は、シンクＡＤＲ回路８３に供給され遅延「Ｄ」を決定する電流に相当する。この電流は、本実施例においては、所定の基準電圧よりも大きく当該検知された電圧差が当該基準電圧よりも大きい時間においてアクティブになるシンクＦＥＴ３６のドレイン４４及びソース４０における当該検知された電圧差の量に、指数的に依存（所定の最大値まで）している。したがって、遅延「Ｄ」及びこれによる不感時間は、当該電圧差が閾値電圧を超える分の大きさに指数関数的に依存し、当該電圧差が閾値を超える間の時間長に線形的に依存する。
【００６２】
制御信号１００が第４時間１０５において高くなったときに、制御ＡＤＲ８３は、遅延「Ｄ」（第５の時間期間１０６）を当該制御信号に導入するので、制御ＦＥＴ３５が高レベルに駆動される前に、コンパレータ９０の出力が高くなる場合を除き、時間Ｄが経過することになる。
【００６３】
シンクＦＥＴゲート７９がＶth2を下回るときには、シンクコンパレータ９０の出力は直ちに高レベルとなる。ＡＤＲ８３により導入された遅延Ｄが、シンクＦＥＴゲート７９が閾値電圧Ｖth2を下回る時からシンクコンパレータ９０を経た伝播遅延よりも長い場合には、制御ＯＲゲート８７の出力は、遅延Ｄが経過しもって制御ＡＤＲ８３出力が効力をもたなくなる前に既に高レベルとなっていることになる。これは、当該コンバータ回路の最初の少数の初期化サイクルの間において生じうるものである。制御ＯＲゲート８７からの出力は、制御論理ＡＮＤゲート９１に供給され、制御ＯＲゲート８７出力が高くなりＰＷＭ信号が高くなった場合に専ら制御ＦＥＴ３５を高レベルに駆動することができる。ＰＷＭ信号が高レベルになると制御ＦＥＴ３５がオンに切り換わる。
【００６４】
図７は、制御ＦＥＴ３５を駆動するための制御検知回路８１及び制御ＡＤＲ回路８３を示している。先ず検知回路８１を参照すると、２つの信号が第１及び第２の入力端子１０９及び１１０に入力される。シンクＦＥＴ３６のソース４０及びドレイン４４は、これら端子１０９及び１１０にそれぞれ接続される（図示せず）。これら端子は、第１及び第２ダイオード１１１，１１２のカソードに接続される。第１ダイオード１１１のアノードは、第１のバイポーラ接合トランジスタ（ＢＪＴ）１１３のエミッタ端子に接続され、そのコレクタ及びベース端子は両方が第１の電流源１１４に接続される。第１及び第２の抵抗器１１５，１１６は、第１のＢＪＴ１１３のベースと第１のダイオードのアノードとの間に直列接続される。第２のＢＪＴ１１７のベース端子は、第１抵抗１１５と第２抵抗１１６との間に直列接続されたノードと接続され、エミッタ端子は、第２ダイオード１１２のアノードに接続される。検知回路８１の出力は、第２ＢＪＴ１１７のコレクタにおいて第１ＦＥＴ１１８を介して得られ、制御ＡＤＲ回路８３におけるカレントミラー回路１１９に入る。
【００６５】
不感時間期間において、シンクＦＥＴ３６のドレイン４４における電圧は、当該不感時間が最小化されていないときに、ソース４０における電圧よりも負性の概して０．８Ｖとなる。第１及び第２抵抗１１５，１１６は、本例においては、シンクＦＥＴ３６のドレイン−ソース電圧がそのピーク電圧の半分（−０．４Ｖ）に達したときに第２ＢＪＴ１１７の電流パスにおける導電が十分に可能となるように第２ＢＪＴ１１７のベース−エミッタ接合における電位を増大させることになるように構成される。この電流は、シンクＦＥＴドレイン−ソース電圧がそのピーク電圧の半分を上回って増大するにつれて指数的に（所定の最大値まで）増大する。
【００６６】
ＰＷＭ信号１００は、第３の入力端子１２０において制御ＡＤＲ回路８３に入力され、ワンショット回路１２１を通過し、第１の制御ＦＥＴ１１８及び第２のＦＥＴ１２２を制御するために用いられる。ＰＷＭ信号１００が高くなると、すなわち、制御ＦＥＴ３５がオンに切り換わると、第１のＦＥＴ１１８はオンに切り換わり、カレントミラー回路１１９の第１のパスを電流Ｉ１が流れる。ある回路構成においては、この電流は、ボディダイオード電圧がそのピーク値の半分よりも大きいところの毎１２０ｍＶにつき１０倍に増大することになる。そして、カレントミラー１１９の第２のパスも、電流Ｉ２を導通させる。このパスは、コンパレータ１２３の正極端子の他、カレントミラー１１９とグランド端子１２６との間に並列に置かれる第１のキャパシタ１２４及び第３の抵抗１２５に接続される。かかる第２カレントミラーパスにおける電流Ｉ２は、第１のキャパシタ１２４をチャージし、これによりコンパレータ１２３の正の入力における電圧が増大する。
【００６７】
コンパレータ１２３への負の入力は、第２のキャパシタ１２８を介して電源電圧端子１２７に接続され、第２ＦＥＴ１２２及び第２電流源１３０の電流パスの直列結合を介してグランド端子１２９に接続される。コンパレータ１２３の負の入力及び第２ＦＥＴ１２２のドレインはまた、第３ＦＥＴ１３１のソースにも接続され、ＦＥＴ１３１のドレインは電源電圧端子１２７に接続され、そのゲートはワンショット１２１の出力に接続される。
【００６８】
ワンショット回路１２１は、立ち上がりＰＷＭエッジが検出されたときにその出力が論理高レベルに上昇し、立ち下がりＰＷＭエッジが検出されたとき又は所定の遅延の後に論理低レベル信号に下降するように構成される。かかるワンショット出力が高レベルである間、第２ＦＥＴ１２２は導通し、第３ＦＥＴ１３１はオフとなる。コンパレータ１２３の負の入力における電圧は、これに従い、電源電圧からグランドへ、第２キャパシタ１２８の値及び電流源１３０により生成された電流の大きさに依存した時間の期間にわたり下降する。
【００６９】
こうして当該コンパレータの負の入力における下降電圧がコンパレータ１２３の正の入力における電圧に等しいレベルに達したときには、コンパレータ１２３の出力は高くなり、出力端子１３２を介して駆動信号が出力され、制御ＦＥＴ３５をオンに切り換える。
【００７０】
ＰＷＭ制御信号が低レベルになったとき、又は所定の遅延の後において、第１及び第２のＦＥＴ１１８及び１２２はオフに切り換えられ、第３ＦＥＴ１３１はオンに切り換えられる。したがって、第１のキャパシタ１２４は、第３の抵抗１２５を通じて放電し始め、コンパレータ１２３の正の入力端子における電圧をほんの少し減少させる。また、コンパレータ１２３の負の入力端子は、第３のＦＥＴ１３１により電源電圧まで上昇させられ、これにより第２のキャパシタ１２８は放電する。コンパレータ１２３の出力は、次の正のＰＷＭ信号１００がＡＤＲ回路８３を起動するまで低レベルとなる。第２キャパシタ１２４に掛かる電圧、第３抵抗１２５の値及びコンパレータ１２３の負の入力における下降電圧のレートは、ＰＷＭ信号１００が高レベルになる次の時期において制御ＦＥＴ制御信号に加えるべき遅延を決めることになる。
【００７１】
シンクＦＥＴ３６を駆動するための検知及びＡＤＲ回路８２，８４は、制御ＦＥＴ３５を駆動するためのものと同じであるが、反転ＰＷＭ制御信号によってアクティブとされるように構成される。一態様として、これは図５示されるインバータ８５を用いることにより、又はこれに等価なものとしてワンショット回路１２１を変形することにより達成可能である。第３抵抗１２５は、ＰＷＭ信号１００の各期間において固定時間量の間オンに切り換えられる電流源に置き換え可能である。これは、第２のキャパシタ１２４の放電レートがその電圧レベルには依存せず、ＡＤＲ回路の動作がＰＷＭ信号１００のスイッチング周波数に依存しなくなることを意味している。
【００７２】
シンクＦＥＴではなく制御ＦＥＴのドレイン及びソースからのフィードバックをとる代替の制御及びシンク検知回路が設けられる場合、かかる回路は図７に示したｎｐｎトランジスタではなくｐｎｐトランジスタを有しうる。この代替の制御及びシンク検知回路が制御及びシンク検知回路８１，８２に追加して設けられたとすると、当該代替の制御及びシンク検知回路からの出力は、それぞれ制御及びシンクＡＤＲ回路８３，８４のカレントミラー１１９の出力Ｉ２と組み合わされる。
【００７３】
第１及び第２のダイオード１１１，１１２は、スイッチノード４１が高レベルになるときにトランジスタ１１７のベース−エミッタ接合の保護のために検知回路８１，８２に組み込まれる。代替の実施例においては、アクティブ（ＭＯＳ）スイッチを、シンクＦＥＴ３６のドレイン−ソース電圧が所定のレベルを上回るほどに上昇したときに自動的にオフに切り換わる受動型（バイポーラ）ダイオード１１１，１１２の代わりに用いることができる。また、垂直バイポーラ接合トランジスタ１１３，１１７に代えて、非常に高い逆電圧に抗することの可能な水平バイポーラ接合トランジスタを用いることができ、これによりダイオード１１１，１１２の使用は不要としてもよい。但し、水平バイポーラ接合トランジスタは、大抵は比較的小さな電流増幅を呈する。
【００７４】
ダイオード１１１，１１２ではなくアクティブ（ＭＯＳ）スイッチを用いる場合、又は垂直バイポーラ接合トランジスタ１１３，１１７に代えて水平バイポーラ接合トランジスタを用いダイオード１１１，１１２を用いない場合、シンクＦＥＴ３６のドレイン４４とソース４０との間の電圧差の全ては、ダイオード１１１，１１２とベース−エミッタ接合との間で分割されるのではなく、トランジスタ１１７のベース及びエミッタに供給されうる。したがって、カレントミラー１１９の第１電流パスにおける電流Ｉ１は、毎６０ｍＶにつき１０倍増大し、シンクＦＥＴ３６のドレイン４４とソース４０とにおける電圧差は、その最大値の半分といったような所定値よりも大きなものとなる。
【００７５】
単一のＢＪＴ１１７を用いるのではなく、ダーリントン構成又は電界効果トランジスタを、必要に応じてダイオード１１１，１１２とともに用いることができる。第１の抵抗１１５に掛かる電圧は、所定の基準電圧に概ね等しく、かかる基準電圧は、図７に示される例では、シンクＦＥＴの順方向ボディダイオード電圧の半分に等しい。第１の抵抗１１５に掛かる電圧は、シンクＦＥＴの順方向ボディダイオード電圧と同じ温度依存性を有するのが好ましい。
【００７６】
ＢＪＴ１１７に代えて電界効果トランジスタを用いる場合、電流増幅は、反応を起こすに不十分な、すなわち当該増幅が非常に低い電流密度に対して指数関数的である弱い反転領域において用いられない限り、シンクＦＥＴ３６のドレイン４４及びソース４０における電圧差に関連して指数関数的なものというよりも２次関数的なものになる傾向となる。
【００７７】
図８ａないし８ｃは、１０Ａの出力における負荷を伴う本発明によるＤＣ−ＤＣコンバータ回路の電圧レベルを示している。このグラフの各々は、ＰＷＭ信号１００が時刻１０５において高レベルとなり、シンクＦＥＴ３６がオフとなり、遅延「Ｄ´」が制御ＦＥＴ３５がオンとなる前に制御ＡＤＲ回路８３によって付加されたときの第５時間期間１０６（図６参照）の間の電圧レベルを示している。曲線Ａは、グランド３８に対するシンクＦＥＴソース４０における電圧である。曲線Ｂは、グランド３８に対するシンクＦＥＴドレイン４４の電圧であり、曲線Ｃは、シンクＦＥＴ３６のドレイン−ソース電圧である。
【００７８】
図８ａは、不感時間の最小化が未だ行われていないときの電圧を示している。不感時間の最小化が行われるとシンクＦＥＴソース４０とグランド３８との間に大きな変化（曲線Ａ）があることが分かる。これは、ソース４０からグランド３８の接続に係る自己インダクタンスによって生じるものであり、グランド３８に対するシンクＦＥＴドレイン４４の電圧（曲線Ｂ）がシンクＦＥＴドレイン−ソース電圧（曲線Ｃ）と同様の大きさを持たないものとなる。これは、従来技術において行われているように不感時間を削減するために曲線Ｂを監視することは、監視曲線Ｃと同じ程度において、ボディダイオード導電も損失も減らさないことを意味している。また、ボディダイオード６０は、概して１５ナノ秒の期間１０６ａにおいて導電することが分かる（曲線Ｃによって示される）。
【００７９】
図８ｂは、不感時間の最小化がほぼ終了して、さらに４マイクロ秒後の電圧を示している。ボディダイオード６０は、今度は当該最小化の開始のときよりも相当に短い時間、導電する。曲線Ｃは、この時間期間１０６ｂが当該開始のときの概ね半分、すなわち７．５ナノ秒であることを示している。
【００８０】
図８ｃは、さらに１２マイクロ秒後の電圧を示している。この段階で、不感時間の最小化は終了し、この実施例では、不感時間が概ね３．５ナノ秒の不感時間１０６ｃに減少している。ボディダイオードに掛かる電圧（曲線ｃ）は、概して−５５０ｍＶに落ちる。シンクＦＥＴのドレインからグランドの電圧（曲線Ｂ）を監視してその監視した電圧を減らしほんの３．５ナノ秒の間負となり又は−５５０ｍＶの最小値まで落ちるようにする従来技術の回路では、真の不感時間及びボディダイオード電圧（曲線Ｃ）は現発明により可能なものよりも非常に大きなものとなりうる。
【００８１】
この開示内容を読むことにより、他の変更や変形は当業者にとって明らかなものとなる。かかる変更や変形は、同期式ＤＣ−ＤＣコンバータの設計、製造及び使用において既に知られ、既にここで記述した特徴に代え又は加えて用いることのできる等価な他の特徴を含むものとすることができる。
【００８２】
請求項は、特徴の特定の組み合わせについてこの出願において明示しているが、本発明の開示の範囲は、明確に又は暗示的にここで開示した新規な特徴若しくは特徴の新規な組み合わせ又はそれらの包括的概念も含むものであることを理解されたい。これは、それがいずれかの請求項において現に請求されたのと同じ発明に関連するか否か、本発明が扱うのと同じ技術的問題のいずれか又は全てを軽減するか否かに拘わらないものである。ここに本出願人は、本願又はこれから派生する他の出願の手続追行において、かかる特徴及び／又はかかる特徴の組み合わせについて明示する可能性があることを告示する。
【００８３】
例えば、記述した実施例は両方のトランジスタを制御するために本発明の方策を用いているが、単に一方のトランジスタを制御し他方は制御しないような方策を用いることも可能である。
【００８４】
当該トランジスタの双方がｎチャネルであることは必須ではない。例えば、制御ＦＥＴ又は制御ＦＥＴ及びシンクＦＥＴの双方をｐチャネルとすることができる。この場合、制御駆動回路は、これに応じて調整されることが必要となると思われる。
【００８５】
さらに、記述した実施例は、スイッチング電圧コンバータに関連しているが、本発明は、スイッチング増幅器又は同期式スイッチを有する他のいずれかのスイッチングパワー回路にも適用可能である。
【図面の簡単な説明】
【００８６】
【図１】従来技術の同期式ＤＣ−ＤＣコンバータを示す図。
【図２】グランドに対するスイッチノード電圧に応じた付加的不感時間を有する従来技術の同期式ＤＣ−ＤＣコンバータを示す図。
【図３】本発明による同期式ＤＣ−ＤＣコンバータの概略図。
【図４】本発明による同期式ＤＣ−ＤＣコンバータの集積回路実施形態を概略的に示す図。
【図５】本発明による同期式ＤＣ−ＤＣコンバータの他の例を概略的に示す図。
【図６】図３及び図５に示される同期式ＤＣ−ＤＣコンバータにおけるＰＷＭ制御信号及びスイッチノード電圧信号の代表例を示すグラフ。
【図７】図５のコンバータの検知及び適応の不感時間短縮回路を概略的に示す図。
【図８ａ】本発明による同期式ＤＣ−ＤＣコンバータにおける監視ポイントにおける電圧信号を示すグラフ。
【図８ｂ】本発明による同期式ＤＣ−ＤＣコンバータにおける監視ポイントにおける電圧信号を示す他のグラフ。
【図８ｃ】本発明による同期式ＤＣ−ＤＣコンバータにおける監視ポイントにおける電圧信号を示す別のグラフ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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