(57)【要約】  回路欠陥解析及びプロセス問題識別を実行するための方法は、テスト信号を回路に印加するステップと、テスト信号に応答して生成された応答信号を得るステップと、応答信号を参照情報と比較するステップと、比較するステップの結果に基づいて回路内の欠陥を分類するステップと、欠陥分類に基づいて、欠陥を引き起こした製造プロセスにおける問題を識別するステップとを有している。参照情報は、製造プロセス中に発生する可能性がある予め定義されたタイプの欠陥に対応する１つ又は複数の信号プロフィルを含むことができる。欠陥の分類は、応答信号が、信号プロフィルのうちの１つ又は複数内に入るかどうか判定することによって実行されることが好ましい。応答信号が２つ以上の信号プロフィル内に入る場合には、各プロフィルについて確率を決定することができる。次いで、欠陥は、その信号プロフィルがより高い確率を有する欠陥タイプに対応するものとして分類することができる。処理システムは、同様の方法を使用して、欠陥の分類及びプロセス問題識別を実行する。【特許請求の範囲】
【請求項１】
テスト信号を回路に印加するステップと、
前記テスト信号に応答して生成された応答信号を得るステップと、
前記応答信号を参照情報と比較するステップと、
前記比較するステップの結果に基づいて前記回路内の欠陥を分類するステップと、
前記欠陥の分類に基づいて、前記欠陥を引き起こした製造プロセスにおける問題を識別するステップと
を有することを特徴とする欠陥解析を実行するための方法。
【請求項２】
前記参照情報は、前記製造プロセス中に発生する可能性がある、あるタイプの欠陥の信号プロフィルを含むことを特徴とする請求項１に記載の欠陥解析を実行するための方法。
【請求項３】
前記タイプの欠陥に対応する、先の回路のテストから生成された欠陥信号から、前記信号プロフィルを形成することをさらに含むことを特徴とする請求項２に記載の欠陥解析を実行するための方法。
【請求項４】
前記信号プロフィルは、前記先のテストからの前記欠陥信号の統計的表現であることを特徴とする請求項３に記載の欠陥解析を実行するための方法。
【請求項５】
欠陥のない回路について信号値の平均を計算するステップと、
前記計算された平均値に基づいて、前記タイプの欠陥の前記信号プロフィルを形成するステップと
をさらに有することを特徴とする請求項２に記載の欠陥解析を実行するための方法。
【請求項６】
前記分類するステップは、
前記応答信号が前記信号プロフィル内に入る場合、前記回路が前記タイプの欠陥を含むと決定するステップを有することを特徴とする請求項２に記載の欠陥解析を実行するための方法。
【請求項７】
メモリ内に、複数の欠陥の分類をそれぞれの複数の製造プロセス問題とリンクする情報を格納するステップをさらに有し、前記識別するステップは、前記リンクする情報に基づいて前記製造プロセス問題を識別するステップを有することを特徴とする請求項１に記載の欠陥解析を実行するための方法。
【請求項８】
前記分類された欠陥が発生した、前記製造プロセス内の領域を識別することをさらに含むことを特徴とする請求項１に記載の欠陥解析を実行するための方法。
【請求項９】
他の回路の製造中に前記問題を回避するために、前記プロセスを調整することをさらに含むことを特徴とする請求項１に記載の欠陥解析を実行するための方法。
【請求項１０】
前記参照情報は、前記製造プロセス中に発生する可能性がある異なるタイプの欠陥に対応する複数の信号プロフィルを含むことを特徴とする請求項１に記載の欠陥解析を実行するための方法。
【請求項１１】
前記分類するステップは、
前記応答信号に密接に合致する信号プロフィルを決定するステップと、
前記回路が、前記信号プロフィルに対応する前記欠陥を含むと決定するステップと
を有することを特徴とする請求項１０に記載の欠陥解析を実行するための方法。
【請求項１２】
前記応答信号が前記信号プロフィル内にあるとき、前記信号プロフィルが前記応答信号に密接に合致すると決定されることを特徴とする請求項１１に記載の欠陥解析を実行するための方法。
【請求項１３】
前記分類するステップは、
前記応答信号が２つの信号プロフィル内に入ると決定するステップと、
前記２つのプロフィルの一方が、より高い発生の確率を有すると決定するステップと、
前記回路が、前記より高い発生の確率を有する前記プロフィルに対応する前記欠陥を含むと決定するステップと
を有することを特徴とする請求項１０に記載の欠陥解析を実行するための方法。
【請求項１４】
前記回路内で１つ又は複数の他のタイプの欠陥の検出がないことに基づいて、前記２つのプロフィルの他方が、より低い発生の確率を有すると決定することをさらに含むことを特徴とする請求項１３に記載の欠陥解析を実行するための方法。
【請求項１５】
１つ又は複数の所定の製造プロセス問題の検出がないことに基づいて、前記２つのプロフィルの他方が、より低い発生の確率を有すると決定することをさらに含むことを特徴とする請求項１３に記載の欠陥解析を実行するための方法。
【請求項１６】
前記信号プロフィルが、それぞれの信号ゾーン内に含まれ、前記ゾーンは、それぞれ前記異なるタイプの欠陥に対応する信号値の範囲を含むことを特徴とする請求項１０に記載の欠陥解析を実行するための方法。
【請求項１７】
前記分類するステップは、
前記応答信号を含む信号プロフィル範囲を決定するステップと、
前記電気回路が、前記応答信号を含む前記信号プロフィル範囲に対応する前記欠陥を含むと決定するステップと
を有することを特徴とする請求項１６に記載の欠陥解析を実行するための方法。
【請求項１８】
前記分類するステップは、
前記応答信号が２つの信号プロフィル範囲内にあると決定するステップと、
より大きい発生の確率を有する前記信号プロフィル範囲に対応する前記欠陥を選択するステップと
を有することを特徴とする請求項１７に記載の欠陥解析を実行するための方法。
【請求項１９】
前記より大きい発生の確率が、ベイズの定理に基づいて決定されることを特徴とする請求項１８に記載の欠陥解析を実行するための方法。
【請求項２０】
隣接する信号プロフィル間で交わりを突き止めるステップと、
前記隣接する信号プロフィルの誤差分布が少なくとも実質的に等しくなるように、前記隣接するプロフィルに対応する信号ゾーン間の分割線を調整するステップと
をさらに有することを特徴とする請求項１６に記載の欠陥解析を実行するための方法。
【請求項２１】
前記信号ゾーン内に含まれる曲線間の交わりに基づいて、隣接する信号ゾーン間で分割線を位置決めすることをさらに含むことを特徴とする請求項１６に記載の欠陥解析を実行するための方法。
【請求項２２】
テスト信号に応答してＴＦＴアレイからピクセル電圧出力を検出するステップと、
前記ピクセル電圧を少なくとも１つの欠陥信号と比較するステップと、
前記比較するステップの結果に基づいて、前記ＴＦＴアレイ内の欠陥を分類するステップと、
前記欠陥の分類に基づいて、前記欠陥を引き起こした製造プロセス問題を識別するステップと
を有することを特徴とする欠陥解析を実行するための方法。
【請求項２３】
前記検出した信号は、予め定義されたタイプの欠陥に対応することを特徴とする請求項２２に記載の欠陥解析を実行するための方法。
【請求項２４】
前記欠陥信号を先のテストデータから形成することをさら含むことを特徴とする請求項２３に記載の欠陥解析を実行するための方法。
【請求項２５】
前記欠陥信号は、前記予め定義されたタイプの欠陥に対応する信号ゾーン内に位置する曲線を含むことを特徴とする請求項２３に記載の欠陥解析を実行するための方法。
【請求項２６】
前記分類するステップは、前記ピクセル電圧が前記欠陥信号の前記曲線内に入るかどうか判定するステップを有することを特徴とする請求項２５に記載の欠陥解析を実行するための方法。
【請求項２７】
前記ピクセル電圧を、それぞれが異なるタイプの欠陥に対応する複数の欠陥信号に比較するステップをさらに有し、前記分類するステップは、前記ピクセル電圧が前記欠陥信号のうち少なくとも１つに少なくとも実質的に合致すると決定するステップを有することを特徴とする請求項２２に記載の欠陥解析を実行するための方法。
【請求項２８】
前記異なる欠陥タイプを製造プロセス問題にリンクする情報を記憶するステップをさらに有し、前記識別するステップは、前記リンクする情報に基づいて前記製造プロセス問題を識別するステップを有することを特徴とする請求項２７に記載の欠陥解析を実行するための方法。
【請求項２９】
前記分類された欠陥が発生した、前記製造プロセス内の領域を識別するステップをさらに有することを特徴とする請求項２２に記載の欠陥解析を実行するための方法。
【請求項３０】
テスト信号を回路に印加する信号発生器と、
前記テスト信号に応答して生成された応答信号を得る検出器と、
前記応答信号を参照情報と比較し、前記比較の結果に基づいて前記回路内の欠陥を分類し、前記欠陥の分類に基づいて、前記欠陥を引き起こした製造プロセスにおける問題を識別するプロセッサと
を備えたことを特徴とする欠陥解析を実行するためのシステム。
【請求項３１】
前記参照情報は、前記製造プロセス中に発生する可能性がある、あるタイプの欠陥の信号プロフィルを含むことを特徴とする請求項３０に記載の欠陥解析を実行するためのシステム。
【請求項３２】
前記信号プロフィルが、先のテストデータに基づいて生成されることを特徴とする請求項３１に記載の欠陥解析を実行するためのシステム。
【請求項３３】
前記信号プロフィルは、前記先のテストからの前記欠陥信号の統計的表現であることを特徴とする請求項３２に記載の欠陥解析を実行するためのシステム。
【請求項３４】
前記プロセッサは、前記応答信号が前記信号プロフィル内に入るかどうか判定することによって前記欠陥を分類することを特徴とする請求項３１に記載の欠陥解析を実行するためのシステム。
【請求項３５】
複数の欠陥の分類をそれぞれの複数の製造プロセス問題とリンクする情報を記憶するメモリをさらに備え、前記プロセッサは、前記リンクする情報に基づいて前記製造プロセス問題を識別することを特徴とする請求項３０に記載の欠陥解析を実行するためのシステム。
【請求項３６】
前記プロセッサは、前記分類された欠陥が発生した、前記製造プロセス内の領域を識別することを特徴とする請求項３０に記載の欠陥解析を実行するためのシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路のテストに係る欠陥解析を実行するための方法及びシステムに関し、より詳細には、製造プロセス中、又は製造プロセス後に、電子回路内の欠陥を検出及び分類するためのシステム及び方法に関する。また、本発明は、テスト中に検出された欠陥を引き起こした１つ又は複数のプロセス問題を識別するためのシステム及び方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）アレイは、その小型のサイズと優れた性能のため、それだけには限らないが家電で使用されるフラットパネルＬＣＤディスプレイや撮像／検知システムを含めて、様々な応用例にとって好ましい技術として発展している。
【０００３】
製造プロセス中には、対処されないままとした場合、ＴＦＴアレイの性能を低下させるおそれがある欠陥が発生する可能性がある。これらの欠陥には、トランジスタとその関連ストレージ要素を接続するゲートライン／コモンライン間の電気的な短絡が含まれている。ＴＦＴアレイ内のトランジスタの数が増大するにつれて、欠陥についてテストする必要がより重要になる。これは、いくつかの要因に起因するものとすることができる。１つは、短絡発生の確率が、ゲートライン／コモンラインの長さと共に直線的に変動する傾向があることである。これらのラインの数と、それらが互いに近接することもまた、短絡発生の機会を増大させるように働く。たとえば、２重ゲートライン又は２重コモンライン構成では、ゲートライン／コモンライン間の間隙が、単一ゲートライン及び単一コモンラインレイアウトにおけるものより狭くなる可能性が高い。したがって、短絡発生の可能性が増大する。
【０００４】
短絡は、ひとたびＴＦＴアレイ内で突き止められれば、その短絡を切断することによって修復することができる。しかし、トランジスタアレイ内で短絡及び他の欠陥を突き止めるための既存の方法は、不正確であることが証明されている。これは、トランジスタアレイのゲートライン／コモンライン間の短絡について特にそうである。というのは、このタイプの欠陥は、既存の方法によって検出することができる、影響を受けたピクセル位置での独特の信号を放たないからである。その結果、その欠陥は決して突き止めることができない、あるいは、よくても適正に機能している他のピクセル要素を含む、ある全体的な領域内にあることを検出することができるにすぎない。この不正確性のため、欠陥は、任意の正確度で突き止めることができないため是正することができない可能性がある。最悪の場合には、欠陥を解消しようとしてアレイの適切に機能する部分を破壊し、それにより問題を悪化させ、多くの場合、どの点から見てもトランジスタアレイを使用不能にするおそれがある。
【０００５】
このようなことから、第１に、ＴＦＴアレイ内で欠陥の存在を検出し、第２に、その欠陥の位置を正確に検出し、その結果、適正に機能しているＴＦＴアレイの他の部分を乱すことなしに是正措置（ｃｏｒｒｅｃｔｉｖｅ  ａｃｔｉｏｎ）をとることができるようにするためのシステム及び方法が求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、トランジスタアレイを含む電子回路を含めて、電子回路のテストの精度及び効率を改善するようにした欠陥解析を実行するための方法及びシステムを提供することにある。
【０００７】
また、本発明の他の目的は、それだけには限らないがＴＦＴアレイを含めて、トランジスタアレイ内の欠陥を正確に検出するためのシステム及び方法を提供することである。
【０００８】
また、本発明の他の目的は、トランジスタアレイ内の欠陥のタイプを決定するためのシステム及び方法を提供することである。
【０００９】
また、本発明の他の目的は、テスト手順中にトランジスタアレイ内の欠陥の位置を正確に決定するためのシステム及び方法を提供することである。
【００１０】
また、本発明の他の目的は、被験回路内の欠陥を分類し、次いで、その欠陥を引き起こした、又は引き起こした可能性が高い製造プロセスにおいて発生した１つ又は複数の問題を識別するためのシステム及び方法を提供することである。
【００１１】
また、本発明の他の目的は、欠陥分類及びプロセス問題識別を正確に実行し、一方、ノイズ、及び他の外的影響を考慮する上述のシステム及び方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明のこれらの、及び他の目的ならびに利点は、テスト信号をアレイに印加するステップと、アレイのゲートラインに沿ってピクセル電圧を監視するステップと、及び監視ステップ中のピクセル電圧の変動に基づいてゲートラインに関連する欠陥を検出するステップとを有し、トランジスタアレイ内の欠陥を検出するための方法を提供することによって達成される。欠陥は、トランジスタアレイのゲートラインとコモンラインの間の短絡とすることができる。ゲートライン及びコモンラインは、同じピクセル要素又は異なるピクセル要素に関連付けることができる。本方法は、ゲートラインに沿ったピクセル電圧の変動の変化率に基づいて欠陥の位置を検出するステップをさらに有している。変化率は、様々な方法のいずれか１つで測定することができる。たとえば、変化率は、ピクセル電圧の突然の増大又は減少として、あるいはピクセル電圧プロフィルの傾きの変化として測定することができる。他の方法として、欠陥の位置は、トランジスタアレイに接続された信号アナライザによってプロットされた１組のプロフィル曲線によって決定される最小値又は最大値に当たるピクセル電圧に対応する可能性がある。トランジスタアレイは、ＴＦＴアレイ、又は、たとえば行列パターンで接続されたトランジスタのアレイを含む別のタイプの回路とすることができる。
【００１３】
他の実施形態によれば、本発明は、ＴＦＴアレイ内の欠陥を検出するためのシステムである。本システムは、テスト信号をＴＦＴアレイに印加するための信号発生器と、アレイゲートラインに沿ったピクセル電圧の変動に基づいてＴＦＴアレイ内の欠陥を検出するための検出器とを備えている。欠陥は、ＴＦＴアレイのゲートラインとコモンラインの間の短絡とすることができる。ゲートライン及びコモンラインは、同じピクセル要素又は異なるピクセル要素に関連付けることができる。検出器はさらに、ゲートラインに沿ったピクセル電圧の変動の変化率に基づいて欠陥の位置を検出する。変化率は、様々な方法のいずれか１つで測定することができる。たとえば、変化率は、ピクセル電圧の突然の増大又は減少として、あるいはピクセル電圧プロフィルの傾きの変化として測定することができる。さらに、欠陥の位置は、ＴＦＴアレイに接続された信号アナライザによってプロットされた１組のプロフィル曲線によって決定される最小値又は最大値に当たるピクセル電圧に対応する可能性がある。
【００１４】
また、他の実施形態によれば、本発明は、ＴＦＴアレイをテストするための信号アナライザである。この信号アナライザは、テスト信号をＴＦＴアレイ内に入力するための少なくとも１つの電極と、ＴＦＴアレイのゲートラインに沿ってピクセル電圧を監視する、またピクセル電圧変動に基づいてゲートラインに関連する欠陥を検出するプロセッサとを備えている。この信号アナライザは、上述した技術のうち１つ又は複数を使用して、上述したタイプの欠陥のいずれかを検出することができる。
【００１５】
本発明は、また、回路欠陥解析及びプロセス問題識別を実行するためのシステム及び方法に関するものである。本方法は、テスト信号を回路に印加するステップと、テスト信号に応答して生成された信号を得るステップと、応答信号を参照情報と比較するステップと、この比較するステップの結果に基づいて回路内の欠陥を分類するステップと、分類に基づいて、欠陥を引き起こした製造プロセスにおける問題を識別するステップを有している。参照情報は、製造プロセス中に発生する可能性がある予め定義されたタイプの欠陥に対応する１つ又は複数の信号プロフィルを含むことができる。信号プロフィルは、ある期間にわたって取られた過去のテストデータに基づいて生成されることが好ましい。望むなら、そのプロフィルは、その対応する欠陥タイプの統計的表現の形に処理することができる。
【００１６】
欠陥分類は、応答信号が、信号プロフィルのうちの１つ又は複数内に入るかどうか判定することによって実行されることが好ましい。１つのプロフィルに対する明白な対応が存在する場合には、その回路が、その信号プロフィルに対応する予め定義された欠陥タイプを含むものとして識別される。応答信号が２つ以上の信号プロフィル内に入る場合には、各プロフィルについて確率を決定することができる。次いで、欠陥は、その信号プロフィルがより高い確率を有する欠陥タイプに対応するものとして分類することができる。確率は、様々な技術のいずれか１つを使用して数学的に、又は論理的に計算することができる。比較するステップ中に、応答信号が、各信号プロフィルに関連付けられた所定の信号ゾーン内に入るかどうか判定することができる。次いで、欠陥は、応答信号がそれらのゾーンのいずれか１つ内に入るかどうかに基づいて分類することができる。隣接するゾーン内のプロフィルが重なり合う場合、ゾーン間の分割線を調整し、それらのゾーン内のプロフィルについて誤差分布が確実に等しくなるようにすることができる。
【００１７】
プロセス問題識別は、分類された欠陥を記憶された情報に比較することによって実行されることが好ましい。この情報は、予め定義されたタイプの欠陥を１つ又は複数の問題にリンクするテーブルを含むことができる。分類された欠陥をテーブル内でルックアップすることにより、その欠陥を引き起こした製造プロセス中にどの問題が発生したか判定することができる。次いで、問題識別は、プロセスを調整し問題を解消するために、フィードバック情報として働くことができる。例示的な一応用例では、本発明の方法は、たとえばディスプレイパネルで使用されるタイプのＴＦＴアレイについて欠陥を分類し、プロセス問題を識別する。この場合には、応答信号は、テスト信号の入力に応答して検出されたピクセル電圧に対応する。
【００１８】
欠陥解析を実行するための、本発明のシステムは、テスト信号を回路に印加する信号発生器と、テスト信号に応答して生成された応答信号を得る検出器と、この応答信号を参照情報と比較し、比較の結果に基づいて回路内の欠陥を分類し、分類に基づいて、欠陥を引き起こした製造プロセスにおける問題を識別するプロセッサとを備えている。
【発明を実施するための最良の形態】
【００１９】
本発明は、トランジスタのアレイを含む電子回路内で欠陥を検出し、次いで、その欠陥の位置を正確に決定し、その結果、適正に機能している回路の他の部分を乱すことなしに是正措置をとることができるようにするためのシステム及び方法に関する。本システム及び方法は、製造プロセス中に信号搬送ライン間で形成される短絡を検出することに対して特に好適である。信号搬送ラインは、それだけには限らないが、ゲートライン及びコモンラインを含むが、回路の他の部分内での欠陥の検出もまた可能である。たとえば、本発明は、少なくとも以下のタイプの開路及び短絡、すなわち、ゲートライン開路、コモンライン開路、局所ドレイン電極開路、局所ソース電極開路、局所ゲート電極開路、局所ゲート／ドレイン短絡、局所ゲート／ソース短絡、局所ドレイン／ソース短絡、ＩＴＯピクセル電極／ゲートライン短絡、ＩＴＯピクセル電極／データライン短絡、ＩＴＯピクセル電極とコモンライン金属の間の絶縁体を介したＣｓｔ短絡、ゲート絶縁体内のピンホール、ゲート／データライン間短絡、及びデータライン／コモンライン間短絡を検出するために実施することができる。
【００２０】
トランジスタアレイを有する回路内で本発明によって検出可能である追加の欠陥には、局所半導体アイランド欠落、（ｎ＋層など）局所コンタクト層欠如、Ｃｓｔ電極損傷、データ−データライン短絡、局所ｎ＋層短絡、データラインの上のＩＴＯ−ＩＴＯ短絡、ゲートラインの上のＩＴＯ−ＩＴＯ短絡、部分的なＩＴＯピクセル電極欠如、データラインと短絡のないＩＴＯピクセル電極との部分的な重なり合い、及びゲートラインと短絡のないＩＴＯピクセル電極との部分的な重なり合いが含まれる。
【００２１】
本発明は、フラットパネルＬＣＤディスプレイなどディスプレイで使用されるＴＦＴアレイ内で、短絡の存在を検出し、次いで短絡の位置をピンポイント精度で決定する上で使用するために、理想的に適している。しかし、本発明は、この特定のトランジスタアレイ応用例に限定されないものとする。一方、本発明のシステム及び方法は、事実上他のどんな応用例において使用されるＴＦＴアレイ内で欠陥の存在及び位置を決定するためにも使用することができることが有利である。便宜上、本発明の開示の残りの部分は、ディスプレイパネルにおけるＴＦＴアレイの応用例を対象とする。
【００２２】
以下、図面を参照して本発明の実施形態について説明する。  
図１（ａ）は、フラットパネルＬＣＤディスプレイ画面内の４つの対応するピクセル位置の照明を制御するための要素と、ＴＦＴアレイ内の２つのタイプのゲート−コモン間短絡欠陥とを含む例示的なＴＦＴアレイの一部分を示す図である。図１（ｂ）は、図１（ａ）に示したＴＦＴアレイの異なるプロセスステップにおけるピクセルレイアウトを示す図である。図１（ａ）をよりよく理解するために、図１（ｂ）を参照することができる。
【００２３】
このＴＦＴアレイは、行列の形態で構成された複数のゲートライン１及びデータライン２を備えている。これらのライン間の各交点は、スイッチングトランジスタ４に接続されたストレージ要素３を備えている。このストレージ要素３は、トランジスタがオフに切り替えられたとき、セルプロセス内で追加される関連液晶材料を活性化する電圧値を記憶するコンデンサを備えている。液晶材料は、ＩＴＯピクセル電極と、セル組立てプロセスにおいてＴＦＴアレイガラスに接して配置される、反対側のガラス上の別のＩＴＯ電極との間に挟まれる。ゲートライン１は、トランジスタのスイッチングを制御し、データライン２は、イメージ信号データを送る。このＴＦＴアレイは、また、ゲートライン１に対して平行で位置する、ＴＦＴアレイのそれぞれの行に沿って各ピクセルのストレージキャパシタに接続される複数のコモンライン６を備えている。このコモンライン６は、ストレージキャパシタ用に参照電位を送るように機能する。符号７は、図１（ｂ）に示されているコンタクト開領域を介してＴＦＴのソース電極とＩＴＯピクセル電極を接続する金属パターンに対応する。
【００２４】
図１（ａ）に示されているＴＦＴアレイは、ピクセルの各行がストレージキャパシタに接続された２重コモンラインを有し、各ゲートラインが、セルフコモンラインと隣接コモンラインの間に配置されるため、一般に２重コモンラインレイアウトと呼ばれるものを有する。本発明のシステム及び方法は、このタイプのＴＦＴアレイ内で誤りの存在及び位置を検出することに対して理想的に適しているが、本発明は、それだけには限らないが、単一コモンライン、単一ゲートライン、及び、ピクセルの各行が、ＴＦＴゲート電極に接続された２重ゲートラインを有し、各コモンラインが上部セルフゲートラインと下部セルフゲートラインの間に配置される２重ゲートラインの諸レイアウトを含めて、他の構成を有するＴＦＴアレイに容易に適用することができる。
【００２５】
図２は、図１に示したＴＦＴアレイの各交点にある要素について等価回路を示す図である。この図２では、ストレージキャパシタにＣｓｔ、トランジスタにＴＦＴの符号が付けられている。例示のために、ピクセル電圧Ｖｐは、ストレージキャパシタ電圧に対応するものとして示されている。動作時には、ゲート信号によりＴＦＴがオンに切り替わったとき、Ｃｓｔが、その時点でデータ信号ライン上に存在するイメージ信号電圧に充電される。液晶材料は、ＩＴＯ電極を介して通過する光の量を制御し、液晶材料の動作は、ＩＴＯ電極の両端間に印加された電圧によって制御される。ＴＦＴがオフにされた後で、ＩＴＯ電極の両端間の電圧は、電荷保持用のＣｓｔからの助けで、次にオンになるときまで維持することができる。各ゲートラインは、そこに接続されたＴＦＴすべてのオン／オフを制御し、順次、走査信号が１ゲートラインずつ印加される。
【００２６】
上述したように、製造プロセス中には、ＴＦＴアレイ内で欠陥が形成される可能性がある。特に面倒な１つの欠陥は、ゲートライン／コモンライン間の短絡である。少なくとも２つのタイプの短絡が可能である。ある短絡は、同じピクセル要素のコモンラインとゲートラインの間で形成される可能性がある。このタイプの短絡は、図１（ａ）で金属残渣（ｍｅｔａｌ  ｒｅｓｉｄｕｅ）８によって例示的に示されており、ゲート／セルフコモンライン間短絡と呼ばれる可能性がある。他の短絡は、あるピクセル要素のゲートラインと他のピクセル要素のコモンラインとの間で形成される可能性がある。このタイプの短絡は、図１（ａ）で金属残渣９によって例示的に示されており、ゲート／隣接コモンライン間短絡と呼ばれる可能性がある。
【００２７】
図３は、本発明による、ＴＦＴアレイのゲートラインとコモンラインの間の短絡の存在を検出するための方法に含まれる各ステップを示す流れ図である。これらのステップは、上述のどちらのタイプの短絡にも等しく適用することができる。最初のステップは、テスト信号をＴＦＴアレイに印加するステップである（ブロック１０）。テスト信号は、ＴＦＴアレイの１つ又は複数のラインに印加することができる。信号パターンは、アレイの各行について順に、又は同時に複数の行で、ゲートライン、データライン、コモンラインに印加される。そのパターンをなすテスト電圧は、ゲートラインに沿って欠陥の存在を示す信号が、検出器によって識別及び測定することができる独特のパターンを生成することを可能にするように設定される。
【００２８】
第２のステップは、テスト信号が印加されたとき、各ゲートラインに沿ってピクセル電圧を監視するステップである（ブロック２０）。ゲートラインに沿って欠陥が存在しないとき、ピクセル電圧は、印加されたテスト信号の振幅及び周波数に応じて、ある種の信号プロフィルを生成することが予想される。たとえば、ゲートラインに沿って監視されたピクセル電圧は、ゲート／コモンライン間短絡が存在しないとき、一定の値を有する可能性がある。一方、そのような欠陥が存在するとき、異なるプロフィルを識別及び検出することができる。たとえば、以下に説明するように、被験ゲートラインに沿って監視されたピクセル電圧のプロフィルは、予測可能な変動に従う可能性がある。
【００２９】
第３のステップは、監視ステップ中に検出されたピクセル電圧の変動に基づいて、ゲートラインに関連する欠陥を検出するステップである（ブロック３０）。たとえば、ある状況及びテスト電圧パターン下では、ラインの給電端から開始して、ピクセル電圧が直線的に変動する可能性がある。これが発生したとき、被験ゲートラインに沿って欠陥が存在する確率が高い。上述したように、ゲートラインとコモンラインは、同じピクセル要素に接続することができ、その場合、１つのプロフィル変動が生成される。ゲートラインとコモンラインが異なるピクセル要素に接続される場合、異なるプロフィル変動が生成される可能性がある。検出された特定の変動は、たとえば、ゲートラインに沿って欠陥が存在することを決定するだけでなく、どの特定のタイプの欠陥、たとえば、ゲートライン／セルフコモンライン間短絡、又はゲートライン／隣接コモンライン間短絡が存在するかを判定するための基礎を提供する。
【００３０】
第４のステップは、被験ゲートラインに沿って欠陥の位置を決定するステップである（ブロック４０）。欠陥の位置は、影響を受けたゲートラインのピクセル電圧プロフィルをさらに解析することによって決定することができる。たとえば、ピクセル電圧プロフィルは、引き続きゲートラインに沿って、欠陥が存在する点まで直線的に変動する可能性がある。この点で、プロフィルの検出可能な変化が発生する可能性がある。たとえば、プロフィルは、傾きが変化する可能性があり、あるいは変動率が変化する可能性がある。他の方法として、たとえば、印加されたテスト信号が正のピクセル電圧に対応するか、それとも負のピクセル電圧に対応するかに応じて、プロフィルが最大値又は最小値に当たると決定することができる。プロフィルと、テストされるゲートラインに沿った点との間に密接な対応関係が存在するため、欠陥の位置は、検出可能なプロフィル変動に基づいて正確に検出することができる。
【００３１】
第５のステップは、欠陥を是正すること、又は他の方法で解消するステップである（ブロック５０）。欠陥が短絡である場合、このステップは、様々な周知の切断ツールのいずれか１つを用いて短絡を切断することを含むことができる。欠陥を是正するための他の周知の方法もまた、使用することができる。
【００３２】
本発明の方法は、様々な方法で修正することができる。たとえば、代替の実施形態では、ピクセル電圧プロフィルを間接的に測定することができ、それに応じて、図４（ａ）及び図４（ｂ）におけるいくつかの信号パターンが修正される。
【００３３】
図４（ａ）は、本発明による、ゲートライン／コモンライン間の短絡を検出するためにＴＦＴアレイに印加することができる例示的なテスト信号パターンをグラフに示す図で、正のピクセル電圧についての信号パターンを示している。図４（ｂ）は、本発明による、ゲートライン／コモンライン間の短絡を検出するためにＴＦＴアレイに印加することができる例示的なテスト信号パターンをグラフに示す図で、負のピクセル電圧についての信号パターンを示している。
【００３４】
製造ラインで使用されるいくつかのＴＦＴアレイテスト機器では、ピクセル電圧は、欠陥位置を検出するために、光変調器又は電子ビームなど、何らかの媒体を介して測定される。製造ラインで使用されるいくつかの他のＴＦＴアレイテスト機器では、欠陥位置は、充電動作の後で、ストレージキャパシタ内に蓄えられた電荷の量を検知することによって検出される。本発明をこの電荷検知技術に適用するために、本発明で述べられているピクセル電圧プロフィルは、電荷検知動作から得られた情報を介して得ることを必要とする。電荷検知技法を介してピクセル電圧プロフィルを得るための１つの方法は、図４（ａ）のＶｐ測定時間で、データラインを何らかの参照電位に切り替え、参照電位に対する電荷の流れが測定されるように１ゲートラインずつ走査することである。次いで、電化の流れの量は、ストレージキャパシタ上のピクセル電圧を反映する。ゲートラインを走査することは、図４（ａ）の場合、Ｖｇ信号とＶｃｏｍ信号を同時に同じ振幅だけ高めることによって行うことができる。この走査方法は、ゲートライン／コモンライン間の短絡がある場合ですら、ゲートライン上のＴＦＴとストレージキャパシタを等しい条件に逐い込む。
【００３５】
次に、本発明の方法の特定の例について説明する。これらの例は、本発明を様々な例示的な状況においてどのように適用することができるか示すために提供されているにすぎず、したがって、本発明を決して限定しないものとする。これらの例について説明する際に、上述した図面を参照する可能性がある。
【００３６】
上述したように、図１は、２重コモンラインレイアウトを有するＴＦＴアレイ内の、２つのタイプのゲート／コモンライン間短絡を示している。どちらのタイプの短絡についても、ゲートラインすべてがゲート短絡棒によって共に接続されると仮定することができる。短絡棒は、ＴＦＴアレイ領域の周部で、低抵抗金属の棒形パターンによって、同じ信号の金属ラインを共に電気的に接続する。短絡棒は、現在、多数のＴＦＴ／ＬＣＤ製造者によって、ゲートライン及びデータラインに対するテストプローブの数を削減する、又はＥＳＤ（静電気放電）問題による損傷を低減するために、ゲートライン及びデータライン用に使用されている。短絡棒は、後のプロセスにおいて最終的に除去される。
【００３７】
また、コモンラインすべてが共に接続されると仮定することもできる。というのは、コモンラインは、通常、短絡棒なしでＴＦＴパネルレイアウトによって接続されるからである。他の実施形態では、偶数及び奇数のゲートラインをそれぞれ偶数及び奇数のゲート短絡棒によって接続することができ、本明細書で述べられているものと同様の方法を適用することができる。短絡棒が使用されないとき、ピクセル充放電は、行ごとに実行され、やはり同様の方法を適用することができる。図２は、ＴＦＴアレイ内の１つの交差点について等価回路を示し、ＴＦＴ及びＣｓｔは、それぞれ各ピクセルについて薄膜トランジスタ及びストレージキャパシタを示している。
【００３８】
図４（ａ）及び４（ｂ）は、ゲートライン／コモンライン間の短絡欠陥を検出するためにＴＦＴアレイに印加することができるテスト信号パターンを示している。より具体的には、図４（ａ）は、正のピクセル電圧について印加することができるテスト信号パターンを示し、図４（ｂ）は、負のピクセル電圧について印加することができるテスト信号パターンを示している。凡例によって示されるように、これらのグラフ内の太線と細線は、それぞれデータ短絡棒とゲート短絡棒に印加することができる信号パターンを表し、破線は、コモン信号パッドに印加される信号パターンを表す。これらの短絡棒は、テストする、又はＥＳＤ損傷を低減するために、ＴＦＴアレイ内で意図的に形成され、好ましくは、ＴＦＴアレイ領域の周部に沿ってレイアウトされる。欠陥を突き止めるために、短絡棒を介して複数の信号ラインにテスト信号を送ることができる。（これらの短絡棒は、本発明を適用し検出及び修復する短絡欠陥とは対照的なものである。これらの欠陥は、たとえば、製造中の異常の結果としてＴＦＴアレイ領域内で偶然に形成されるものである。）
ゲート／コモンライン間短絡が存在しないとき、ゲートラインの一端が電気的にほとんどフローティングであるため、電圧は、ゲートラインに沿って一定である。一方、ゲート／コモン間短絡が存在するとき、ゲートラインに沿った電圧は一定ではなく、（たとえば、ゲートラインがゲート短絡棒に接続される）給電端から短絡点にかけて直線的に変動し、次いで、短絡点からゲートラインのフローティング端にかけて一定のままとなる。ゲート電圧の線形変動の傾きは、オームの法則に基づく簡単な計算によって決定することができ、ゲートラインの単位長さ当たり抵抗、及びコモンラインの単位長さ当たり抵抗など、抵抗値が使用される。短絡点を突き止めるために、ピクセル電圧（Ｖｐ）がゲートライン上の電圧によって密接に影響されることが好ましい。これは、１つの方法では、最初にＣｓｔを既知の電圧に充電し、次いでＣｓｔを、その値がゲート電圧によって制限される電圧に再充電することによって達成することができる。
【００３９】
さらに、ゲート／コモンライン間短絡が存在するとき、電圧は、コモンラインに沿って一定でない可能性もあることに留意されたい。また、時間に伴うその振幅の変化は、コモンラインに沿って一定でない可能性がある。この変動は、コモンラインに沿ってＶｐの値に影響を及ぼすことになり、したがって、ＴＦＴアレイ内の欠陥を検出するためのさらなる基礎を提供する可能性がある。これについては、以下でより詳しく述べられる可能性がある。
【００４０】
上述したように、ゲートラインに沿ったピクセル電圧プロフィルは、セルフコモンラインに沿ったピクセル電圧プロフィルについての別の表現である。また、隣接コモンラインに沿ったピクセル電圧プロフィルは、隣接ゲートラインに沿ったピクセル電圧プロフィルについての別の表現である。ピクセル電圧Ｖｐはストレージキャパシタ電圧に対応し、コモンラインは、ストレージキャパシタのための参照電位を伝送する。ゲートラインは、ゲート信号を、ゲートラインに接続されたＴＦＴすべてのゲート電極に伝送する。したがって、コモンラインに沿ったＶｐの変動は、ゲート／コモンライン間短絡欠陥を検出するためのさらなる基礎を提供する可能性がある。
【００４１】
以下の説明では、コモンラインは、図２に示されているように、両端でコモン信号パターンに接続されると仮定される。また、これらの例では、以下の電圧が、テストパターン信号、ならびにＴＦＴアレイ内のゲート／コモンライン間短絡の存在及び位置を決定するために監視される信号として使用されることになる。 
Ｖｐ＝被験ゲートラインに沿って測定されたピクセル電圧
Ｖｇｈ＝ゲート信号のハイ値
Ｖｇｍ＝ゲート信号の中間値
Ｖｇｌ＝ゲート信号のロー値
Ｖｄｈ＝データ信号のハイ値
Ｖｄｌ＝データ信号のロー値
Ｖｎｎ＝正のＶｐについてのデータ信号の開始及び終了値
Ｖｐｐ＝負のＶｐについてのデータ信号の終了値
Ｖｃｌ＝コモン信号のロー値
Ｖｃｈ＝コモン信号のハイ値
【００４２】
これらの電圧を考えると、ＴＦＴアレイ内に欠陥が存在しないとき、ＴＦＴの閾値電圧である少なくともＶｔｈだけＶｇｈがＶｄｈより高い限り、ストレージキャパシタはすべて、図４（ａ）における時間Ｔ３中に、所定の電圧（たとえば、Ｖｄｈ）に充電される。ＴＦＴが（以下に説明する）時間Ｔ４及びＴ５中にオフ状態のままである場合、ピクセル電圧は、ＴＦＴアレイテスタがそれらを測定するまで、ほぼＶｄｈのままである。図４（ｂ）では、ＴＦＴアレイ内に欠陥がないとき、少なくとも所定の閾値電圧ＶｔｈだけＶｇｍがＶｄｌより高い限り、ストレージキャパシタはすべて、時間Ｔ３中にＶｄｌに充電される。ＴＦＴが時間Ｔ４及びＴ５中にオフ状態のままである場合、ピクセル電圧は、ＴＦＴアレイテスタがそれらを測定するまで、ほぼＶｄｌのままである。例示のためとして、以下の各例では、Ｖｇｈ＝２５、Ｖｇｍ＝−１５、Ｖｇｌ＝−２５、Ｖｄｈ＝２０、Ｖｄｌ＝−２０、Ｖｎｎ＝−２０、Ｖｐｐ＝２５、Ｖｃ１＝−２５、Ｖｃｈ＝２０、及びゲートラインの単位長さ当たり抵抗＝２×コモンラインの単位長さ当たり抵抗であると仮定することができる。
【００４３】
［ゲート／セルフコモンライン間短絡の検出］
本発明の方法は、同じピクセル要素に接続されたコモンラインとゲートラインの間の短絡を検出するように適合することができる。このタイプの短絡は、図１（ａ）で符号８によって例示的に示されている。このタイプの短絡を検出するためにＴＦＴアレイに印加することができるテストパターンの各例と、それらの対応する信号プロフィルについては以下に説明する。
【００４４】
＜正のピクセル電圧のための信号パターンの解析＞
図５は、ゲート／セルフコモン間短絡が存在するとき、ゲートラインに沿った図４（ａ）におけるテスト信号パターンに応答して生成された（正のピクセル電圧Ｖｐを含む）信号電圧のプロフィルを示す図である。このプロフィルは、本発明に従ってＴＦＴアレイ内の欠陥を突き止めるための基礎を提供する可能性がある。
【００４５】
ゲート／セルフコモン間短絡を有する被験ゲートラインに沿ったピクセル電圧Ｖｐの解析は、図４（ａ）で述べられている正のピクセル電圧のための信号パターンを使用して、ステップごとの順で実行されることが好ましい。時間Ｔ１では、ゲートラインとセルフコモンラインに沿った電圧が、それぞれＶｇ（Ｔ１）及びＶｃｏｍ（Ｔ１）によって示されている。ピクセル電圧Ｖｐは、Ｖｐ（Ｔ１）によって示されているようにＶｎｎに変わる。
【００４６】
時間Ｔ２の冒頭では、セルフコモン信号が０からＶｃｌに低下し、ＶｃｏｍがＶｃｏｍ（Ｔ１）からＶｃｏｍ（Ｔ２−３）に低下する。これにより、ＶｐがＶｐ（Ｔ１）からＶｐ（Ｔ２（０））に低下するが、Ｖｐは、Ｔ２期間中にＶｐ（Ｔ２）に変わる。というのは、ＴＦＴは、Ｖｐが所定の量（Ｖｇ−Ｖｔｈ）より低い限りオンにされるからである。Ｖｐが（Ｖｇ−Ｖｔｈ）に変わったとき、ＴＦＴはオフにされ、Ｖｐは、（Ｖｇ−Ｖｔｈ）で飽和する。いまデータ信号はＶｎｎであるため、Ｖｐ（Ｔ２）の最高レベルは、Ｖｎｎに制限される。
【００４７】
時間Ｔ３の冒頭では、データ信号がＶｄｈになり、Ｖｐ（Ｔ３）は、（Ｖｇ（Ｔ３）−Ｖｔｈ）又はＶｄｈのどちらか低い方によって制限される。給電端に向かってＶｄｈが（Ｖｇ（Ｔ３）−Ｖｔｈ）より低い場合には、Ｖｐ（Ｔ３）はＶｄｈによって飽和し、給電端に向かって傾き変化が発生する。
【００４８】
時間Ｔ４の冒頭では、ゲート信号がＶｇｈからＶｇｌに低下し、ＶｃｏｍがＶｃｏｍ（Ｔ２−３）からＶｃｏｍ（Ｔ４−５）に低下する。これにより、ＶｐがＶｐ（Ｔ３）からＶｐ（Ｔ４−５）に低下する。Ｖｇ（Ｔ４−５）によりＶｐはＶｐ（Ｔ４−５）のままとなる。それより上方でピクセルが良好なものとしてレポートされるＶｐ基準（Ｖｐａｓｓ）として１０ボルトが使用される場合には、図５に示されているように、短絡欠陥を有するゲートラインに沿った不良ピクセルとしてレポートされる複数のピクセルが存在することになる。
【００４９】
従来の方法を使用すると、ライン欠陥の源が特定の位置でのゲートライン／コモンライン間の短絡欠陥であるにもかかわらず、この欠陥は、よくてもライン欠陥としてレポートされることになる。典型的には、そのライン欠陥は、２つの端点のゲート／データライン番号でレポートされるが、実際の短絡欠陥の位置は与えられない。図５におけるＶｐ（Ｔ４−５）からわかるように、本発明の方法は、短絡欠陥を有するゲートラインに沿って最終ピクセル電圧プロフィルを生成し、これは、最低ピクセル電圧、又は異なる傾きを有するＶｐの２本線の交差点を見つけることによって、短絡欠陥の位置を正確にピンポイントで示すために依拠することができる。
【００５０】
＜負のピクセル電圧のための信号パターンの解析＞
図６は、ゲート／セルフコモン間短絡が存在するとき、ゲートラインに沿った図４（ｂ）におけるテスト信号パターンに応答して生成された（負のピクセル電圧Ｖｐを含む）信号電圧のプロフィルを示す図である。このプロフィルは、本発明に従ってＴＦＴアレイ内の欠陥を突き止めるための別の基礎を提供する可能性がある。
【００５１】
ゲート／セルフコモン間短絡を有するゲートラインに沿ったピクセル電圧Ｖｐの解析は、図４（ｂ）における負のピクセル電圧のための信号パターンを使用して、ステップごとの順で実行される。この例では、時間Ｔ１及びＴ２での値は、無視できるもの、又は、少なくとも解析の最終結果に実質的に影響を及ぼさないものと見なすことができる。したがって、考察は時間Ｔ３で始まることになる。
【００５２】
時間Ｔ３中には、ゲートラインとセルフコモンラインに沿った電圧が、それぞれＶｇ（Ｔ３）及びＶｃｏｍ（Ｔ３）によって示されている。Ｖｐは、Ｖｐ（Ｔ３）によって示されているようにＶｄｌに変わる。また、時間Ｔ３中には、ゲートライン／セルフコモンライン間の短絡欠陥により、そのような欠陥が存在しない場合に比べて、ゲート信号がより正になることに留意されたい。これは、Ｖｇｍであるゲートラインが、Ｖｇｍより高いＶｃｈであるセルフコモンラインに短絡されるからである。より高いゲート信号により、ゲートライン上のＴＦＴは、より低いオン抵抗でオンになり、ゲートライン上のストレージキャパシタは、短絡欠陥のない他のゲートライン上のものより迅速にＶｄｌに充電する。
【００５３】
開始時間Ｔ４では、コモン信号がＶｇｍからＶｇｌに低下し、ＶｃｏｍがＶｃｏｍ（Ｔ３）からＶｃｏｍ（Ｔ４−５）に低下する。これにより、ＶｐがＶｐ（Ｔ３）からＶｐ（Ｔ４（０））に低下する。また、この時間中に、Ｖｐは、再びＶｐ（Ｔ３）に近づき始める。というのは、データ信号がＶｄｌであり、ＶｇがＶｇ（Ｔ４−５）の電位プロフィルを有するからである。
【００５４】
開始時間Ｔ５では、データ信号がＶｐｐになり、ＶｐがＶｐ（Ｔ５）に変わる。というのは、Ｖｐが、Ｖｐｐに達する前に（Ｖｇ（Ｔ５）−Ｖｔｈ）で飽和するからである。それより下方でピクセルが良好なものとしてレポートされるＶｐ基準（Ｖｐａｓｓ）として−１０ボルトが使用される場合には、図６に示されているように、短絡を有するゲートラインに沿った不良ピクセルとしてレポートされる複数のピクセルが存在することになる。
【００５５】
従来の方法を使用すると、ライン欠陥の源が特定の位置でのゲートライン／コモンライン間の短絡欠陥であるにもかかわらず、この欠陥は、よくてもライン欠陥としてレポートされることになる。しかし、図６におけるＶｐ（Ｔ５）からわかるように、本発明の方法は、短絡を有するゲートラインに沿って最終ピクセル電圧プロフィルを生成し、これは、Ｖｐが給電端に向かって減少し始める、低い一定のピクセル電圧の端部を見つけることによって短絡欠陥を突き止めるために依拠することができる。
【００５６】
＜正及び負のピクセル電圧のための信号パターンの解析＞
図４（ａ）のテストパターンから得られた図５のＶｐ（Ｔ４−５）が、図４（ｂ）のテストパターンから得られた図６のＶｐ（Ｔ５）だけ減算された場合、この結果を使用し、図７に示されているように、短絡欠陥を有するゲートラインに沿って最終ピクセル電圧プロフィルを生成することができる。図７は、図５及び図６における正及び負のピクセル電圧から生成された信号電圧のプロフィルを示す図である。このプロフィルは、本発明に従ってＴＦＴアレイ内の欠陥を検出するための他の基礎として使用することができる。それより上方でピクセルが良好なものとしてレポートされるＶｐ基準（Ｖｐａｓｓ）として２０ボルトが使用される場合には、図７に示されているように、短絡を有するゲートラインに沿った不良ピクセルとしてレポートされる複数のピクセルが存在することになる。従来の方法を使用すると、ライン欠陥の源が、ある位置でのゲートライン／コモンライン間の短絡であるにもかかわらず、この欠陥は、よくてもライン欠陥としてレポートされる。図５におけるものと同様に、本発明を使用すると、最低ピクセル電圧、又は異なる傾きを有するＶｐの２本線の交差点を見つけることによって、短絡欠陥をピンポイント精度で突き止めることができる。
【００５７】
［ゲート／隣接コモンライン間短絡の検出］
本発明の方法は、異なるピクセル要素に接続されたコモンラインとゲートラインの間の短絡を検出するように適合することができる。このタイプの短絡は、図１（ａ）で符号９によって例示的に示されている。このタイプの短絡を検出するためにアレイに印加することができるテストパターンの各例と、それらの対応する信号プロフィルについては以下に説明する。
【００５８】
＜正のピクセル電圧のための信号パターンの解析＞
図８は、ゲート／隣接コモン間短絡が存在するとき、ゲートラインに沿った図４（ａ）におけるテスト信号パターンに応答して生成された（正のピクセル電圧Ｖｐを含む）信号電圧のプロフィルを示す図である。このプロフィルは、本発明に従ってＴＦＴアレイ内の欠陥を突き止めるための基礎を提供する可能性がある。
【００５９】
隣接コモンラインに対する短絡を有するゲートラインに沿ったピクセル電圧Ｖｐについての、また、隣接ゲートラインに対する短絡を有する隣接コモンラインに沿ったピクセル電圧Ｖｐ＿ａｊについての解析は、図４（ａ）における正のピクセル電圧のための信号パターンを使用して、ステップごとの順で実行される。
【００６０】
時間Ｔ１では、ゲートラインと隣接コモンラインに沿った電圧が、それぞれＶｇ（Ｔ１）及びＶｃｏｍ＿ａｊ（Ｔ１）によって示されている。ゲートラインのピクセル電圧Ｖｐは、Ｖｐ（Ｔ１）によって示されているようにＶｎｎに変わる。隣接コモンラインのピクセル電圧Ｖｐは、Ｖｐ＿ａｊ（Ｔ１）によって示されているようにＶｎｎに変わる。
【００６１】
開始時間Ｔ２では、コモン信号が０からＶｇｌに低下し、隣接コモンラインのＶｃｏｍがＶｃｏｍ＿ａｊ（Ｔ１）からＶｃｏｍ＿ａｊ（Ｔ２−３）に低下する。これにより、Ｖｐ＿ａｊがＶｐ＿ａｊ（Ｔ１）からＶｐ＿ａｊ（Ｔ２（０））に低下する。短絡を有するゲートラインのＶｃｏｍは０からＶｇｌに低下し、これにより、ＶｐがＶｐ（Ｔ１）からＶｐ（Ｔ２（０））に低下する。また、時間Ｔ２中に、ＶｐはＶｐ（Ｔ２）に変わる。というのは、ＴＦＴは、Ｖｐが所定の電圧（Ｖｇ−Ｖｔｈ）より低い限りオンにされるからである。ただし、Ｖｔｈは、ＴＦＴの閾値電圧である。Ｖｐが（Ｖｇ−Ｖｔｈ）に変わったとき、ＴＦＴはオフにされ、Ｖｐは、（Ｖｇ−Ｖｔｈ）で飽和する。いまデータ信号はＶｎｎであるため、Ｖｐ（Ｔ２）の最高レベルは、Ｖｎｎに制限される。いま隣接コモンライン上のＴＦＴのためのゲート信号はＶｇｈであり、Ｖｐ＿ａｊ（Ｔ２）はＶｎｎに達する。
【００６２】
開始時間Ｔ３では、データ信号がＶｄｈになり、Ｖｐ（Ｔ３）は、（Ｖｇ（Ｔ３）−Ｖｔｈ）又はＶｄｈのどちらか低い方によって制限される。給電端に向かってＶｄｈが（Ｖｇ（Ｔ３）−Ｖｔｈ）より低い場合には、Ｖｐ（Ｔ３）はＶｄｈによって飽和し、給電端に向かって傾き変化を受ける。しかし、隣接コモンライン上のＴＦＴのためのゲート信号は、依然としてＶｇｈであり、Ｖｐ＿ａｊ（Ｔ３）はＶｄｈに達する。
【００６３】
開始時間Ｔ４では、ゲート信号がＶｇｈからＶｇｌに低下し、Ｖｃｏｍ＿ａｊがＶｃｏｍ＿ａｊ（Ｔ２−３）からＶｃｏｍ＿ａｊ（Ｔ４−５）に低下する。これにより、Ｖｐ＿ａｊがＶｐ＿ａｊ（Ｔ３）からＶｐ＿ａｊ（Ｔ４−５）に低下する。時間Ｔ４及びＴ５中には、短絡欠陥を有する隣接コモンライン上のＴＦＴのためのゲート信号がＶｇｌであるため、Ｖｐ＿ａｊはＶｐ＿ａｊ（Ｔ４−５）のままとなる。Ｖｇ（Ｔ４−５）によりＶｐはＶｐ（Ｔ３−５）のままとなる。というのは、ゲート信号が、短絡欠陥を有するゲートライン上のＴＦＴすべてをオフにするように十分低いからである。それより上方でピクセルが良好なものとしてレポートされるＶｐ基準（Ｖｐａｓｓ）として１０ボルトが使用される場合には、図８に示されているように、短絡欠陥を有するゲートラインに沿った不良ピクセルとしてレポートされる複数のピクセルが存在することになる。
【００６４】
従来の方法を使用すると、ライン欠陥の源が特定の位置でのゲートライン／コモンライン間の短絡であるにもかかわらず、この欠陥は、よくてもライン欠陥としてレポートされることになる。典型的には、そのライン欠陥は、２つの端点のゲート／データライン番号でレポートされるが、実際の短絡欠陥の位置は与えられない。図８におけるＶｐ（Ｔ３−５）からわかるように、本発明は、短絡を有するゲートラインに沿って最終ピクセル電圧プロフィルを生成し、そのプロフィルから、Ｖｐが給電端に向かって増大し始める、低い一定のピクセル電圧の端部を見つけることによって短絡欠陥を突き止めることができる。
【００６５】
（負のピクセル電圧のための信号パターンの解析）
図９は、ゲート／隣接コモン間短絡が存在するとき、ゲートラインに沿った図４（ｂ）におけるテスト信号パターンに応答して生成された（負のピクセル電圧Ｖｐを含む）信号電圧のプロフィルを示す図である。このプロフィルは、本発明に従ってＴＦＴアレイ内の欠陥を突き止めるための他の基礎を提供する可能性がある。
【００６６】
隣接コモンラインに対する短絡欠陥を有するゲートラインに沿ったピクセル電圧Ｖｐについての、また、隣接ゲートラインに対する短絡欠陥を有する隣接コモンラインに沿ったピクセル電圧Ｖｐ＿ａｊについての解析は、図２（ｂ）における負のピクセル電圧のための信号パターンを使用して、ステップごとの順で行われる。この例では、時間Ｔ１及びＴ２での値は、無視できるもの、又は、少なくとも解析の最終結果に実質的に影響を及ぼさないものと見なすことができる。したがって、考察は、時間Ｔ３で始まることになる。
【００６７】
時間Ｔ３では、ゲートラインと隣接コモンラインに沿った電圧が、それぞれＶｇ（Ｔ３）及びＶｃｏｍ＿ａｊ（Ｔ３）によって示されている。ＶｐとＶｐ＿ａｊは、それぞれＶｐ（Ｔ３）及びＶｐ＿ａｊ（Ｔ３）によって示されているようにＶｄｌに変わる。また、時間Ｔ３中には、ゲートライン／隣接コモンライン間の短絡欠陥により、Ｖｇｍであるゲートラインが、Ｖｇｍより高いＶｃｈである隣接コモンラインに短絡されるため、そのような欠陥が存在しない場合に比べて、ゲート信号がより正になることに留意されたい。より高いゲート信号により、ゲートライン上のＴＦＴは、より低いオン抵抗でオンになり、ゲートライン上のストレージキャパシタは、短絡欠陥のない他のゲートライン上のものより迅速にＶｄｌに充電する。短絡欠陥を有する隣接コモンライン上のＴＦＴは、通常のゲート信号を受け取り、同じライン上のストレージキャパシタは、Ｖｄｌに充電する。
【００６８】
開始時間Ｔ４では、コモン信号がＶｇｍからＶｇｌに低下し、Ｖｃｏｍ＿ａｊがＶｃｏｍ＿ａｊ（Ｔ３）からＶｃｏｍ＿ａｊ（Ｔ４−５）に低下する。これにより、Ｖｐ＿ａｊがＶｐ＿ａｊ（Ｔ３）からＶｐ＿ａｊ（Ｔ４−５）に低下する。時間Ｔ４中には、Ｖｇｌであるゲート信号が隣接コモンライン上のＴＦＴをオフにするため、Ｖｐ＿ａｊは、Ｖｐ＿ａｊ（Ｔ４−５）のままとなり、データ信号はＶｄｌであるため、ＶｐはＶｐ（Ｔ３−４）のままとなる。
【００６９】
開始時間Ｔ５では、データ信号がＶｐｐになり、ＶｐがＶｐ（Ｔ５）に変わる。というのは、Ｖｐが、Ｖｐｐに達する前に（Ｖｇ（Ｔ５）−Ｖｔｈ）で飽和するからである。それより下方でピクセルが良好なものとしてレポートされるＶｐ基準（Ｖｐａｓｓ）として−１０ボルトが使用される場合には、図９に示されているように、短絡欠陥を有するゲートラインに沿った不良ピクセルとしてレポートされる複数のピクセルが存在することになる。
【００７０】
従来の方法を使用すると、ライン欠陥の源が特定の位置でのゲートライン／コモンライン間の短絡であるにもかかわらず、この欠陥は、よくてもライン欠陥としてレポートされる。しかし、図９におけるＶｐ（Ｔ５）からわかるように、本発明は、Ｖｐが給電端に向かって減少し始める、低い一定のピクセル電圧の端部を見つけることによって、短絡を正確に突き止めるために使用することができる最終ピクセル電圧プロフィルを生成する。
【００７１】
＜正及び負のピクセル電圧のための信号パターンの解析＞
図４（ａ）のテストパターンから得られた図８のＶｐ（Ｔ３−５）が、図４（ｂ）のテストパターンから得られた図９のＶｐ（Ｔ５）だけ減算された場合、この結果を使用し、図１０に示されているように、短絡欠陥を有するゲートラインに沿って最終ピクセル電圧プロフィルを生成することができる。図１０は、図８及び図９における正及び負のピクセル電圧から生成された信号電圧のプロフィルを示す図である。このプロフィルは、本発明に従ってＴＦＴアレイ内の欠陥を検出するための他の基礎として使用することができる。それより上方でピクセルが良好なものとしてレポートされるＶｐ基準（Ｖｐａｓｓ）として２０ボルトが使用される場合には、短絡欠陥を有するゲートラインに沿った不良ピクセルとしてレポートされる複数のピクセルが存在することになる。
【００７２】
従来の方法を使用すると、ライン欠陥の源が特定の位置でのゲートライン／コモンライン間の短絡であるにもかかわらず、この欠陥は、よくてもライン欠陥としてレポートされる。図８におけるものと同様に、短絡は、Ｖｐが給電端に向かって減少し始める、低い一定のピクセル電圧の端部を見つけることによって突き止めることができる。また、図８及び図９におけるＶｐ＿ａｊ（Ｔ４−５）からわかるように、短絡した隣接コモンラインに沿ったＶｐ＿ａｊプロフィルは、Ｖｐａｓｓの値に応じていくつかの部分的なライン欠陥を生成することはできるが、ゲート−隣接コモン短絡欠陥を突き止めるために明らかに独特の特徴を提供しない。
【００７３】
他のテスト方法を本発明の方法と組み合わせ、ＴＦＴアレイ内の欠陥の検出精度を改善することができる。この点において、１つのテスト方法であらゆるタイプの欠陥を非常に高精度で検出することが理想的であると考えることができることに留意されたい。上述したように、本発明は、ゲート／コモンライン間短絡欠陥の存在及び位置を検出することができる。他のタイプの欠陥については、本発明は、欠陥のタイプ、位置、及び／又は重大度に応じて、変動する精度でそれらの位置を検出することができる。したがって、いくつかの欠陥について欠陥検出精度を改善するために、新しいテスト方法を開発することが可能である。また、本発明を新しい方法と組み合わせ、両方法が協働することができる限り、好ましくは互いの利益を取り消すことなしに両方法を利用することも可能である。たとえば、信号ライン間の短絡欠陥の場合、これらの欠陥の存在及びタイプを、信号ライン間のリーク電流について検査するための予備テストを実行することによって識別することができる。次いで、必要なら、予備リークテストの結果に基づいて、より具体的なテスト方法を使用することができる。
【００７４】
図１１は、本発明による、ＴＦＴアレイ内の欠陥を検出するためのテスタを示す図である。このテスタ７０は、信号発生器８０と、プロセッサ／検出器９０とを備えている。信号発生器８０は、テスト信号をＴＦＴアレイ１００内に入力するために信号を発生する。このテスト信号は、図４（ａ）及び４（ｂ）に示されているテスト信号パターンのいずれか１つ又は複数に対応する可能性がある。プロセッサ／検出器９０は、テスト信号の結果としてＴＦＴアレイ内で生成された電圧を監視し、ＴＦＴアレイ内のゲート／コモンライン間短絡及び／又は他の欠陥の存在及び位置を検出するために、前述のピクセル電圧プロフィルのうち１つ又は複数を生成する。また、テスタは、本明細書で述べられている本発明の方法の他のどのステップをも実行することができる。
【００７５】
［製造プロセス問題識別］
本発明は、また、電気回路内の欠陥を分類し、次いでその欠陥が発生した少なくとも１つの理由を識別するシステム及び方法の様々な実施形態に関する。原因は、回路を作製するために使用される製造プロセスにおける異常に関係するものであることが好ましい。ひとたびこの異常（又はプロセス問題）が識別されれば、その後で作製される回路内で欠陥が再び発生する可能性を低減するために、是正措置をとることができる。本システム及び方法は、それだけには限らないが、ＬＣＤディスプレイ用のＴＦＴアレイ、プリント回路板（ＰＣＢ）、プリント板アセンブリ（ＰＢＡ）、集積回路（ＩＣ）、又は本明細書で述べられている任意の他のタイプの回路を含めて、回路の解析に対して理想的に適している。さらに、分類される欠陥のタイプは、上述したもののいずれか、ならびに以下で説明するものを含み、同じことが、上述した製造プロセス問題、及び以下の考察において述べられることになるものにも当てはまる。
【００７６】
本発明者は、電子回路の製造プロセス中に欠陥が検出された、かつ／又は突き止められたとき、その欠陥を引き起こした可能性が高い１つ又は複数のプロセス問題の分布を示す統計情報にアクセスできることが非常に望ましいはずであると理解している。本発明は、時間の経過につれて収集されたプロセス問題データに基づいて、この情報に対するアクセスを提供する。このデータを使用して、プロセス問題を異なる時間の単位（たとえば、毎週又は毎月）で監視することができ、製造プロセスの精度及び効率を改善するために、是正措置をとることができる。
【００７７】
少なくとも１つの実施形態によれば、本発明のシステム及び方法は、収集されたデータを統計的ベンチマークとして使用して、回路内で検出された欠陥を分類し、それらの欠陥を引き起こした、又は引き起こした可能性が高い製造プロセス中に発生した問題を識別する。収集されたデータは、問題／欠陥検出を改善するために更新されることが好ましい。これは、その後で作製される回路内で欠陥が発生する可能性を低減するために、１つ又は複数のプロセスステップ及び／又はパラメータを修正することを必要とする可能性がある。
【００７８】
図１２は、本発明による、回路欠陥解析を実行するための方法に含まれる各ステップを示す流れ図で、製品欠陥解析中に欠陥を分類し、対応するプロセス問題を識別するための方法に含まれる各ステップを示す流れ図である。最初のステップは、製造プロセス中に、ある点で、テスト信号を回路に印加するステップである（ブロック２００）。これは、ある中間点、又は回路が完全に形成された後、あるいはその両方を含む可能性がある。テスト信号は、図４（ａ）又は４（ｂ）に示されているものなど、本明細書で上述したテスト信号のいずれかに対応することができる。
【００７９】
第２のステップは、テスト信号に応答して生成された信号を得るステップである（ブロック２１０）。この信号は、たとえば、信号プローブ、又は任意の他のタイプのテスト機器検出器を使用して得ることができる。信号を得るためのテスト位置は、たとえば、ノイズや、信号の品質を劣化させるおそれがある他の外的影響を考慮して、被験回路のその部分を正確に表すものを獲得するように選択することができる。
【００８０】
第３のステップは、テスト信号に応答して回路から出力された信号を、参照情報と比較するステップである（ブロック２２０）。参照情報は、様々な形態のいずれか１つをとることができる。たとえば、参照情報は、製造プロセス中に発生する可能性がある予め定義されたタイプの欠陥に対応する信号プロフィル（たとえば、信号曲線）を含むことができる。好ましくは、異なるタイプの予め定義された欠陥に対応する複数の信号プロフィルが含まれる。信号プロフィルは、予め定義された欠陥を有するものとして検出された回路の先のテストから生成することができる。好ましくは、テストデータは、欠陥検出を実現することができる、より正確な統計的基礎を提供するように処理される。他の方法として、信号プロフィルは、通常の（たとえば、欠陥のない）信号データの統計的表現に基づいて生成することができ、その一例は、欠陥のない回路について得られた信号値の平均に対応する。欠陥検出を実行するために、望むなら、他のタイプの信号プロフィル及び／又は参照情報を使用することができる。
【００８１】
図１３は、本発明による参照情報を使用して得られた欠陥ヒストグラムをグラフに示す図である。そのヒストグラムは、欠陥ｄ１、ｄ２、ｄｎについて欠陥信号の理想的な分布を使用して得られ、Ｖｄ１、Ｖｄ２、Ｖｄｎは、ｄ１、ｄ２、ｄｎについてそれぞれの信号ゾーン内の代表的な欠陥信号である。つまり、そのヒストグラムは、それぞれ異なるタイプの予め定義された回路欠陥に対応する３つの理想的な欠陥信号Ｖｄ１、Ｖｄ２、Ｖｄｎを含んでいる。理想的な条件では、各欠陥は、テストされたとき、それ自体の独自の欠陥信号、たとえば、独特の離散した単一欠陥信号値を有し、ｄ１など、ある欠陥は、テストのたびにＶｄ１の同じ欠陥信号を提供すると仮定される。次いで、検出されたあらゆる欠陥は、欠陥信号を、予め定義された欠陥タイプの独自の欠陥信号の１つに合致させることにより、上記でリストされているものなど、ある種の予め定義された欠陥タイプに識別することができる。ヒストグラムでは、特定の欠陥タイプに属する欠陥の発生頻度が、各合致について１だけ増大する。
【００８２】
欠陥検出のために被験回路（たとえば、ＴＦＴアレイ）を実際に測定する際には、欠陥信号は、測定機器のノイズなど非理想的な要因により、何らかのノイズを有する可能性がある。このノイズにより、欠陥信号は、予め定義された欠陥タイプに対応するその理想値から逸脱する可能性がある。したがって、プロセスを調べ、検出された欠陥がどの予め定義された欠陥タイプに属するか判定することが好ましい。１つの方法は、検出された欠陥のものに最も近い欠陥信号を有する、予め定義された欠陥の１つを見つけることである。検出された欠陥が、２つの予め定義された欠陥タイプの２つの代表的な欠陥信号の間にちょうど入る欠陥信号を有する場合には、それらの２つの予め定義された欠陥タイプのそれぞれが、それらの頻度カウントにおいて２分の１の増分を有する。換言すれば、各欠陥タイプは、図１３に示されているように、その隣の代表的な欠陥信号まで、所定の量（たとえば、中間）でそれ自体の欠陥信号ゾーンを有する。好ましくは、これらのゾーンは、重なり合わないように位置する。ヒストグラムグラフでは、信号プロフィルは、たとえば、データが収集された期間中に、欠陥信号Ｖｄ２が、他の２つの欠陥信号Ｖｄ１及びＶｄｎより多く発生したことを示す。
【００８３】
図１４は、欠陥ｄ１、ｄ２、ｄｎについて実際の測定条件下で得る他のタイプの欠陥ヒストグラムを示す図である。Ｖｄ１、Ｖｄ２、Ｖｄｎは、ｄ１、ｄ２、ｄｎについてそれぞれの信号ゾーン内の欠陥信号に対応する。より現実的な条件下で発生する欠陥信号プロフィルの分布を示し、測定ノイズに加えて、欠陥信号自体の拡散など他の劣化作用が考慮されている。測定ノイズがない場合ですら、欠陥の重大度の変動や欠陥位置に応じた、信号遅延量の違いにより、多数の欠陥が、欠陥信号の拡散分布を示す。図１３及び図１４におけるグラフは共に、本発明を実施する際に使用することができるが、より正確な結果が得られる可能性が高いため、図１４に示されている信号プロフィルの方が好ましい可能性がある。
【００８４】
図１４に示したグラフでは、各信号プロフィルが、所定の時間にわたってとられたテストデータに、又は統計計算に基づく推定データに基づいて展開された統計曲線に対応するものとして例示的に示されている。各曲線は、関連する標準偏差σと、平均値Ｖと、予め定義された回路欠陥のうちそれぞれの１つに対応する電圧値がその中で現れており、したがって、将来のテストで再び現れる可能性が高い範囲を定義する確率値Ｎとを有する。第１のグラフにおけるものと同様に、各プロフィル曲線は、別個の欠陥信号ゾーン内で設定される。しかし、欠陥タイプｄ２及びｄｎのための信号プロフィルによって反映されているように、ノイズ及び／又は他の影響により、信号プロフィルが重なり合う可能性がある。
【００８５】
本発明に従って使用される参照情報は、メモリ、データベース、あるいは、欠陥解析を実行する処理システム内に含まれる、又はそれに結合された他の記憶システム又は媒体内で記憶することができる。この情報は、好ましくは統計的形態で記憶され、その後で、各テストについて得られた結果に基づいて修正し、下記でより詳しく述べる欠陥信号分類及び製造プロセス問題検出のために、より正確なモデルを生成することができる。
【００８６】
第４のステップは、入力テスト信号によって生成された応答信号と参照情報の間で実行された比較に基づいて、回路内の欠陥を分類するステップである（ブロック２３０）。このステップは、応答信号が、記憶されているプロフィル信号分布内に含まれる信号ゾーンのいずれかに入るかどうか判定することによって実行することができる。たとえば、Ｖｄ１に対応する信号ゾーン又はプロフィル曲線内に入る応答信号は、そのゾーンに対応する予め定義された欠陥に対応するものとして分類することができる。
【００８７】
隣接するゾーン内の信号プロフィルが重なり合うとき、又はより具体的には、応答信号が、２つの予め定義されたタイプの欠陥の信号プロフィル内に入ると決定されたとき、分類に対する異なる手法をとることができる。この明らかな衝突は、いくつかの方法で解決することができる。１つの方法は、回路欠陥が、信号プロフィルに対応する予め定義された欠陥の１つである可能性を示す確率値を計算することを必要とする。次いで、欠陥は、より高い確率を有する予め定義された欠陥として分類される。これらの確率値を計算するためのいくつかの方法をとることができる。
【００８８】
１つの方法は、衝突解決に対して数学的手法をとることを必要とする。ある手法は、式４に基づくものであり、他の手法は、式５〜式１０に基づくものである。これらの式については、以下に説明する。
【００８９】
他の方法は、衝突解決に対して論理的手法をとることを必要とする。この手法によれば、規則に基づくシステムが、一緒に発生する可能性が高い欠陥の組合せを示すデータ及び他の形態の情報を記憶する。このシステムの規則は、たとえば、第１のタイプの予め定義された欠陥が、通常、第２の予め定義されたタイプの欠陥もまた存在しない限り発生しないことを示すことができる。これらの規則は、応答信号が隣接する信号ゾーンの信号プロフィル内に入る衝突の場合を解決するための基礎を形成することができる。たとえば、そのような衝突が、図１４におけるＶｄ１とＶｄｎの間で生じたとき、規則に基づくシステムは、同じ、又は別個のテストで得られた応答信号が、Ｖｄ１に対応する欠陥と共に通常発生する別の予め定義された欠陥に対応するかどうか判定することができる。別の予め定義された欠陥が存在しない場合、Ｖｄ１は、回路欠陥に対応する確率がＶｄｎより低いと結論を下すことができる。したがって、その回路欠陥は、Ｖｄｎ欠陥として分類することができる。逆に、他の欠陥が存在する場合には、Ｖｄ１は、Ｖｄｎより確率が高いと考えることができ、その欠陥は、それに応じて分類することができる。
【００９０】
他の方法は、上述した方法の変形形態であり、プロフィルが衝突する確率は、応答信号に対応する欠陥に関連付けられることが知られている１つ又は複数の製造プロセス問題がないこと、又は検出されたことに基づいて割り当てられる。この場合には、同じ、又は別個のテストを実行し、その１つ又は複数の製造プロセス問題が存在するかどうか判定することができる。
【００９１】
他の方法は、重なり合う信号プロフィルについて信号ゾーンを再定義することを必要とする。これは、２つの信号プロフィル曲線の交わりに基づいて、２つのゾーン間の分割線の位置を調整することによって行うことができる。これは図１４に例示的に示されており、欠陥ゾーンｄ２と欠陥ゾーンｄｎを分離する分割線Ｄ２ｎは、２つの対応するプロフィルの交わりに基づいて調整される。
【００９２】
他の方法は、所望の誤差分布に基づいて、重なり合う信号プロフィルについて信号ゾーンを再定義することを必要とする。これは、たとえば、確実にプロフィル間の誤差分布が少なくとも実質的に等しくなるように、２つのゾーン間の分割線の位置を調整することによって行うことができる。この等しい誤差分布は、同時に図１４に示されており、分割線Ｄ２ｎの位置は、領域Ａと領域Ｂが等しい面積を有するように調整される。
【００９３】
第５のステップは、分類された欠陥を引き起こした、又は引き起こした可能性が高い少なくとも１つの製造プロセス問題を識別するステップである（ブロック２４０）。これは、予め定義された欠陥分類のリストを複数の製造プロセス問題とリンクする情報にアクセスすることによって行うことができる。この情報は、たとえば、メモリ、データベースシステム、又は規則もしくは知識に基づくシステム内で記憶することができる。その情報は、所定の時間にわたってまとめられたテストデータから導出されることが好ましく、そのデータは、いくつかの予め定義された欠陥が、１つ又は複数の特定の製造プロセス問題によって引き起こされたことを示す。望むなら、そのデータは、製造プロセス中にどの段階で欠陥が発生した可能性があるかを示すこともできる。このタイプのテストデータからまとめられた情報の一例については、以下に示す表１で説明する。したがって、第５のステップは、予め定義された欠陥分類の記憶リスト内で分類済み欠陥を見つけ、次いで、その欠陥にリンクされたプロセス問題のうち１つ又は複数を確認することによって実施することができる。
【００９４】
任意選択の第６のステップは、後続の回路の製造中に問題が発生しないようにプロセスを調整するステップである（ブロック２５０）。たとえば、第５のステップで識別されたプロセス問題が、ゲート絶縁膜堆積前にＩＣ基板上に異物が存在することであった場合、後続のゲート絶縁膜堆積プロセスを実行する前に基板を洗浄する、又は、ゲート絶縁膜堆積真空チャンバの内部表面を洗浄する頻度を増やすという形態で調整を行うことができる。
【００９５】
本発明の方法の１つの可能な応用は、ＴＦＴアレイの製造時に欠陥を引き起こしたプロセス問題の識別である。次に、この応用を実行するように適合された本発明の方法の例示的な一実施形態について説明する。
【００９６】
＜ＴＦＴアレイ欠陥の分類及び関連製造プロセス問題の識別＞
上述したように、ＴＦＴアレイは、一般にＬＣＤディスプレイパネルで使用される。それらの適正な動作を確保するために、ＴＦＴアレイを販売前にテストするべきである。テストは、製造者によって、あるパターンの電気信号をＴＦＴアレイに打ち込む機器を使用して実行されることが好ましい。このテストプロセス中には、各ピクセルのストレージキャパシタは、充放電動作を受ける。センサがこれらの電圧を測定し、次いで、その電圧は、欠陥のないピクセルが示すはずである所定の標的電圧に比較される。ピクセルが欠陥を有する場合、その対応するピクセル電圧は、標的ピクセル電圧と異なることになる。したがって、測定された電圧と、この通常の電圧の間に差が存在するとき、被験ピクセルは、欠陥を有すると見なすことができる。
【００９７】
製造プロセス中には、多数のタイプの欠陥がＴＦＴアレイ内で形成される可能性がある。これらの欠陥には、それだけには限らないが、データライン開路、ゲートライン開路、コモンライン開路、局所ドレイン電極開路、局所ソース電極開路、局所ゲート電極開路、局所ゲート／ドレイン短絡、局所ゲート／ソース短絡、局所ドレイン／ソース短絡、ＩＴＯピクセル電極／ゲートライン短絡、ＩＴＯピクセル電極／データライン短絡、絶縁体を介したＣｓｔ（ストレージキャパシタ）短絡、ゲート絶縁体内のピンホール、ゲート／データライン短絡、データ／コモンライン短絡、局所半導体アイランド欠落、（ｎ＋層など）局所コンタクト層欠如、Ｃｓｔ電極損傷、データ／データライン短絡、局所ｎ＋層短絡、データラインの上のＩＴＯ／ＩＴＯ短絡、ゲートラインの上のＩＴＯ−ＩＴＯ短絡、ＩＴＯピクセル電極欠如、データラインとＩＴＯピクセル電極との重なり合い、及びゲートラインとＩＴＯピクセル電極との重なり合いが含まれる。
【００９８】
本発明のこの例示的な実施形態によれば、ＴＦＴアレイ内で発生する可能性がある各タイプの欠陥は、それ自体の独自の欠陥信号プロフィルを有すると仮定することができる。したがって、予め定義された欠陥タイプのリストを、欠陥分類のために、それらの独自の信号プロフィルと関連して開発及び記憶することができる。テスト中には、欠陥のあるピクセルに対応するピクセル電圧は、そのピクセル電圧を独自の信号プロフィルの１つに合致させることにより、予め定義された欠陥タイプの１つに対応するものとして識別することができる。
【００９９】
上述したように、図１３は、予め定義された欠陥タイプｄ１、ｄ２、ｄｎについての欠陥信号Ｖｄ１、Ｖｄ２、Ｖｄｎの理想的な分布に基づく欠陥ヒストグラムと、測定ノイズによるそれらの欠陥信号ゾーンの一例を示す。このグラフにおける縦軸は、「時間の経過につれて収集された欠陥の数」とラベルが付けられている。というのは、図１３に示したグラフは、たとえば、欠陥タイプｄ１、ｄ２、ｄｎについての欠陥信号が生産テスト中に、ある時間にわたって発生した合計回数を示す、現在稼働中のテストについて生成することができるヒストグラムであるからである。欠陥信号の理想的な分布については、先のテスト又は回路シミュレーションによりＶｄ１、Ｖｄ２、Ｖｄｎが得られる。
【０１００】
実際の欠陥ピクセル電圧は、テスト機器から生成されたノイズに加えて、それらの欠陥重大度及び位置によって影響される。欠陥位置が異なることにより欠陥重大度や信号遅延の程度が変動すると、欠陥のあるピクセルから生成されるピクセル電圧は、それらの理想的な形態からさらに逸脱する。それらの追加の非理想的な要因及びノイズから生成される、欠陥ｄ１、ｄ２、ｄｎについての欠陥信号は、たとえば図１４に示すことができる。それらの組み合わされた非理想的な要因はすべて、図１３に示されているＶｄ１、Ｖｄ２、Ｖｄｎの理想的な値より大きい、又は小さい値に欠陥信号を歪曲する可能性があるため、図１４における欠陥信号の信号プロフィルは、所定の標準偏差を有する統計曲線として示されている。
【０１０１】
テストプロセス中に非理想的な要因が発生するため、システム内に曖昧さが導入される。これらの曖昧さは、緩和されないままである場合、欠陥分類プロセスを損なう可能性がある。本発明は、様々な手法をとり、非理想的な要因を含むアレイ内の欠陥によって生成された欠陥ピクセル電圧を正確に分類することができる。１つの手法は、どの欠陥信号プロフィル（たとえば、ｄ１、ｄ２、ｄｎ）が、欠陥のあるピクセルの欠陥信号に最も密接に合致するか識別することを含む。次いで、この信号プロフィルに対応する予め定義された欠陥タイプを、検出された欠陥を分類するための基礎として使用することができる。しかし、この手法は、検出された欠陥ピクセルの欠陥信号が２つの予め定義されたタイプの欠陥の信号プロフィル内に入るとき、最適でない可能性がある。
【０１０２】
検出されたピクセル電圧の欠陥信号が２つ以上の予め定義されたタイプの欠陥の欠陥信号プロフィル内に入るとき、本発明は、確率的方法を使用し、最も可能性の高い欠陥タイプを識別することができる。１つのそのような方法は、いくつかのマスク及びプロセス設計について、１つのタイプの欠陥が発生する確率は、１つ又は複数の他のタイププロセス問題が同時に存在することが判明しない場合、非常に低い可能性があるという理解に基づくものである。そのような場合には、確率の低い欠陥タイプは欠陥分類のリストから除外し、その代わりに、より高い確率を有する別の密接に合致する欠陥タイプの方を選ぶことができる。
【０１０３】
パラメータ値の決定
ＴＦＴアレイパネルのディスプレイサイズが増大したとき、テスト機器は、そのパネルをテストするために複数の測定をする可能性がある。これは、ＴＦＴアレイテスタの測定センサが、パネルサイズ全体をカバーすることができないからである。１回にパネルの一部分をテストすることができるにすぎない。したがって、大型ディスプレイについては、複数の測定が１枚のＴＦＴアレイパネルについて実行され、センサとパネルの間でステッピング運動が必要とされる。環境変化や他の影響により、検出されたピクセル電圧分布が、ステッピング後の新しい測定ごとに変化する可能性がある。したがって、各予め定義された欠陥タイプについての欠陥信号は、パネル間で、またステップ間で変化することを予想することができる。本発明によれば、これらの値は、定期的に、たとえば測定ごとに調整することができる。
【０１０４】
各予め定義された欠陥タイプの代表的な欠陥信号を適正に調整するための１つの方法は、通常のピクセル電圧の測定平均値を使用することである。たとえば、欠陥タイプｄ１の代表的な欠陥信号が、初期平均値Ｖｍｉ＿ｄ１でＶｄ１ｉである場合には、新しい平均値Ｖｍｎ＿ｄ１を有する新しい測定についての調整済み欠陥信号は、式１によって得ることができる。 
Ｖｄ１ｎ＝Ｖｄ１ｉ・Ｖｍｎ＿ｄ１／Ｖｍｉ＿ｄ１        （１）
【０１０５】
この式は、電圧測定の変化が通常のピクセル電圧及び欠陥ピクセル電圧にとって線形であり、それにより欠陥信号もまた直線的に変化すると仮定することができるため、使用することができる。通常のピクセル電圧の平均値は、通常、ＴＦＴアレイテスト機器から、新しい測定ごとに使用可能である。
【０１０６】
Ｖｄ１ｉの値もまた、ピクセル位置に応じて信号遅延の量が変動するため、異なるピクセル位置で変化する可能性がある。これらの状況では、各ピクセル位置でのＶｄ１ｉの値は、ＴＦＴアレイについて実行されたコンピュータシミュレーション技法と、少数の欠陥信号測定の組み合わせを介して調整することができる。予め定義された欠陥タイプの１つについての信号プロフィルが、他の予め定義された欠陥タイプの信号プロフィルと区別する形で調整することができない場合には、信号プロフィルを廃棄することができる。
【０１０７】
欠陥信号の分布を用いた欠陥分類
一般に、予め定義された欠陥タイプの欠陥信号は、図１４に示されているような統計分布を有する可能性があり、以下の正規分布関数によって表すことができる。
【０１０８】
【数１】
2007525650.tif 000002
【０１０９】
上式で、Θｄｉは、特定の測定での予め定義された欠陥タイプｄｉの欠陥信号の分布関数を表し、ｖは、欠陥信号の変数であり、Ｖｄｉは平均値であり、σｄｉは、タイプｄｉの予め定義された欠陥信号についての正規分布関数の標準偏差であり、Ｎｄｉは、任意の欠陥が、予め定義された欠陥タイプｄｉから生じる確率である。
【０１１０】
したがって、
【０１１１】
【数２】
2007525650.tif 000003
【０１１２】
を予想することができ、上式で、ｋは、予め定義された欠陥タイプの合計数を示す。
【０１１３】
Ｎｄｉの値は、どれだけ各予め定義された欠陥タイプが起こる見込みがあるか客観的に考察することによって決定することができる。あらゆる予め定義された欠陥タイプが、等しい確率を有する場合には、式（３）から、あらゆるＮｄｉが１／ｋに等しいことを得ることができる。σｄｉの値は、予め定義された欠陥タイプ、及び測定システムのノイズに関係するプロセス変動によって決まる可能性がある。
【０１１４】
次いで、予め定義された欠陥タイプについての欠陥信号ゾーンは、２つの隣り合う信号プロフィル分布について同じ誤差量を与えるように分割線を調整することによって再定義するべきである。図１４では、ｄ２とｄｎについての欠陥信号ゾーン間の分割線Ｄ２ｎは、Ｄ２ｎの右の、ｄ２の端切りされた分布の下の面積が、Ｄ２ｎの左の、ｄｎの端切りされた分布の下の面積に等しくなるように決定される。
【０１１５】
この概念を式（２）に適用すると、以下の式が得られる。
【０１１６】
【数３】
2007525650.tif 000004
【０１１７】
このようにして分割線を設定することにより、２つの隣り合う予め定義された欠陥タイプについて、信号ゾーン内で欠陥のあるピクセルの検出電圧を分類するために、誤差が同じ量になる。その結果、この誤差は、結果分類の情報が多数のデータについて収集されたとき取り消される。
【０１１８】
２つの隣り合う予め定義された欠陥タイプ間の各欠陥を分類するための他の方法は、欠陥信号ＶｄがＶｄ１とＶＤ２の間に入るとき、ベイズの定理と、各欠陥が予め定義された欠陥タイプｄ１から生じた確率とを使用することである。これは、以下のように式（５）によって与えられる。
【０１１９】
【数４】
2007525650.tif 000005
【０１２０】
上式で、Ｐ（Ｄ１｜Ｅ）は、Ｖｄ１とＶｄ２の間の検出ピクセル電圧Ｖｄが、予め定義された欠陥タイプｄ１に対応する確率であり、Ｐ（Ｄ１）は、任意の欠陥が、予め定義された欠陥タイプｄ１に対応する確率であり、Ｐ（Ｅ｜Ｄ１）は、欠陥がｄ１のメンバとして発生する確率であり、Ｐ（Ｄ２）は、任意の欠陥が、予め定義された欠陥タイプｄ２に対応する確率であり、Ｐ（Ｅ｜Ｄ２）は、欠陥がｄ２のメンバとして発生する確率である。
【０１２１】
式（２）と（５）を比較した場合、以下の式を得ることができる。
【０１２２】
【数５】
2007525650.tif 000006
【０１２３】
【数６】
2007525650.tif 000007
【０１２４】
上式で、αは、比例定数である。
【０１２５】
式（５）、（６）、（７）から以下の式を得ることができる。
【０１２６】
【数７】
2007525650.tif 000008
【０１２７】
予め定義された欠陥タイプのいくつかについての欠陥信号プロフィルが広い統計分布を有する場合には、その２つの隣り合う分布を越えた他の予め定義された欠陥タイプについての統計分布を考慮するべきである。これは、式（５）と（８）を一般化することによって行うことができる。
【０１２８】
【数８】
2007525650.tif 000009
【０１２９】
【数９】
2007525650.tif 000010
【０１３０】
例外的な欠陥を用いた欠陥分類
欠陥タイプの中には、他のタイプより明確な形でそれらの分類が明らかになるものがある。たとえば、ライン開路又はライン短絡欠陥などの欠陥タイプは、検出されると直ちに分類を示す。ＩＴＯ−ＩＴＯ短絡欠陥は、２つの隣接するピクセルについての検出された欠陥信号が非常に近い値を示したとき分類することができる。というのは、これらの欠陥は、事実上同じピクセル電圧を有するからである。これらの例外的な欠陥については、欠陥分類がかなり容易であり、先のセクションに述べられている手順に先んずる。
【０１３１】
アレイ修復からの入力を用いた欠陥分類
ＴＦＴアレイテスト機器によって検出された、ＴＦＴアレイパネル内の欠陥は、オペレータが顕微鏡下で見直すことができる。この試験中に、オペレータはまず、欠陥を識別しようと試み、次いで、目視の欠陥識別の結果に従ってその欠陥を修復することができる。したがって、ＴＦＴアレイ修復機器のオペレータは、目視の欠陥識別に基づいて、欠陥分類の努力に対して、より貴重な情報を追加することができる。たとえば、先のセクションに述べられている欠陥分類を使用すると、欠陥の原因について優先順位を有する複数の選択肢を提供し、ＴＦＴアレイ修復機器のオペレータが、その複数の選択肢から欠陥の１つの原因を選ぶのを助けることができる。次いで、オペレータの選択を、欠陥分類における最終判断として使用することができる。
【０１３２】
欠陥分類のプロセス問題への変換
検出されたピクセル電圧が、複数の予め定義された欠陥タイプの１つに対応するものとして分類された後で、製造プロセスにおけるどの異常が欠陥の原因であった可能性があるか判定される。この判定は、欠陥の予め定義されたタイプを特定のプロセス問題にリンクする先のテストから収集されたデータに基づいて行うことができる。この情報をリンクすることには、ＴＦＴアレイについてのマスク設計及び製造プロセスの徹底的な理解が必要とされる。これは、エンジニアの専門知識に基づいて手動で、又は、たとえば規則に基づくシステムの使用を介して自動で行うことができる。表１は、様々な予め定義された欠陥タイプを、どのようにプロセス問題に変換することができるかという一例を示す。
【０１３３】
【表１】
2007525650.tif 000011
【０１３４】
【表２】
2007525650.tif 000012
【０１３５】
【表３】
2007525650.tif 000013
【０１３６】
表１でわかるように、いくつかの欠陥分類は、同じプロセス問題を共有し、ＩＴＯピクセル電極／ゲートライン短絡及びＩＴＯピクセル電極／データライン短絡などの欠陥タイプ分類は、複数のプロセス問題に関係する。表１の情報は、図１（ａ）及び図１５に示されているものなど、５マスク設計及びコモンＣｓｔ構造から導出されている。図１５は、本発明の方法に従ってテストすることができる、ディスプレイパネル内で使用されるＴＦＴアレイの一部分を示す図である。
【０１３７】
図１６は、図１５に示されているＴＦＴアレイ構造を製造するためのプロセスに含まれる各ステップを示す流れ図である。最初のステップは、第１のマスクを使用して、ゲートライン及びコモンラインを堆積及びパターン形成するステップである（ブロック３００）。次いで、ゲート絶縁体層が堆積され（ブロック３１０）、その後に、第２のマスクを使用した半導体及びコンタクト層の堆積及びパターン形成が続く（ブロック２００）。次に、第３のマスクを使用してデータラインが堆積及びパターン形成され（ブロック３３０）、データラインをエッチブロック層として使用して、コンタクト層がエッチングされ（ブロック３４０）、不動態化絶縁体が堆積される（ブロック３５０）。第４のマスクを使用して、バイア領域が開かれ（ブロック３６０）、次いで、ＩＴＯピクセル電極が堆積及びエッチングされる（ブロック３７０）。本発明の方法を介して、ＴＦＴアレイ内で検出された欠陥を分類することができる。次いで、たとえば表１を使用して、この分類に基づいて、各欠陥の原因を、製造プロセスの様々な段階中に発生した１つ又は複数の問題に対応するものとして識別することができる。次いで、これらの欠陥の存在をオペレータ又は制御システムにフィードバックすることができ、その後で製造されるアレイ内で欠陥が生じないように適切な措置をとることができる。たとえば、ゲートラインの上のＩＴＯ／ＩＴＯ短絡を引き起こした異物を除去することができる。
【０１３８】
被験回路内の欠陥を分類するためのシステムと、次いでその欠陥を引き起こした１つ又は複数のプロセス問題を決定することは、図１１に示されているテスタに対応する可能性がある。このシステムでは、信号発生器８０がテスト信号を入力し、プロセッサ／検出器９０が、回路内の所定の位置で生成された信号を検出する。次いで、プロセッサは、本発明の方法に含まれるものと類似の各ステップを実行し、たとえば、コンピュータプログラムの制御を受けて、欠陥分類及びプロセス問題識別を実行する。
【０１３９】
本発明に対する他の修正形態及び変形形態は、上述した開示から当業者には明らかとなろう。したがって、本明細書では、本発明のいくつかの実施形態について具体的に述べたにすぎないが、本発明の精神及び技術的範囲から逸脱することなしに、多数の修正を本発明に加えることができることは自明となろう。
【図面の簡単な説明】
【０１４０】
【図１（ａ）】フラットパネルＬＣＤディスプレイ画面内の４つの対応するピクセル位置の照明を制御するための要素と、ＴＦＴアレイ内の２つのタイプのゲート−コモン間短絡欠陥とを含むＴＦＴアレイの一部分を示す図である。
【図１（ｂ）】図１（ａ）に示したＴＦＴアレイの異なるプロセスステップにおけるピクセルレイアウトを示す図である。
【図２】図１に示したＴＦＴアレイの各交点にある要素について等価回路を示す図である。
【図３】本発明による、ＴＦＴアレイのゲートラインとコモンラインの間の短絡の存在を検出するための方法に含まれる各ステップを示す流れ図である。
【図４（ａ）】本発明による、ゲートライン／コモンライン間の短絡を検出するためにＴＦＴアレイに印加することができる例示的なテスト信号パターンをグラフに示す図で、正のピクセル電圧についての信号パターンを示している。
【図４（ｂ）】本発明による、ゲートライン／コモンライン間の短絡を検出するためにＴＦＴアレイに印加することができる例示的なテスト信号パターンをグラフに示す図で、負のピクセル電圧についての信号パターンを示している。
【図５】ゲート／セルフコモン間短絡が存在するとき、ゲートラインに沿った図４（ａ）におけるテスト信号パターンに応答して生成された（正のピクセル電圧Ｖｐを含む）信号電圧のプロフィルを示す図である。
【図６】ゲート／セルフコモン間短絡が存在するとき、ゲートラインに沿った図４（ｂ）におけるテスト信号パターンに応答して生成された（負のピクセル電圧Ｖｐを含む）信号電圧のプロフィルを示す図である。
【図７】図５及び図６における正及び負のピクセル電圧から生成された信号電圧のプロフィルを示す図である。
【図８】ゲート／隣接コモン間短絡が存在するとき、ゲートラインに沿った図４（ａ）におけるテスト信号パターンに応答して生成された（正のピクセル電圧Ｖｐを含む）信号電圧のプロフィルを示す図である。
【図９】ゲート／隣接コモン間短絡が存在するとき、ゲートラインに沿った図４（ｂ）におけるテスト信号パターンに応答して生成された（負のピクセル電圧Ｖｐを含む）信号電圧のプロフィルを示す図である。
【図１０】図８及び図９における正及び負のピクセル電圧から生成された信号電圧のプロフィルを示す図である。
【図１１】本発明による、ＴＦＴアレイ内の欠陥を検出するためのテスタを示す図である。
【図１２】本発明による、回路欠陥解析を実行するための方法に含まれる各ステップを示す流れ図である。
【図１３】本発明による、参照情報を使用して得られた欠陥ヒストグラムをグラフに示す図である。
【図１４】欠陥ｄ１、ｄ２、ｄｎについて実際の測定条件下で得る他のタイプの欠陥ヒストグラムを示す図である。
【図１５】本発明の方法に従ってテストすることができる、ディスプレイパネル内で使用されるＴＦＴアレイの一部分を示す図である。
【図１６】図１５に示されている、ＴＦＴアレイを製造するためのプロセスに含まれる各ステップを示す流れ図である。
【図１（ａ）】
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【図１（ｂ）】
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【図２】
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【図３】
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【図４（ａ）】
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【図４（ｂ）】
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【図５】
2007525650.tif 000020
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2007525650.tif 000025
【図１１】
2007525650.tif 000026
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成19年5月25日(2007.5.25)
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
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【国際調査報告】
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2007525650.tif 000034