(57)【要約】【課題】  ＩＣチップの大量生産技術に対応した、チャネル領域として１つ又は複数の半導体カーボン・ナノチューブを組み込んだ垂直型ＦＥＴ構造体を提供する。【解決手段】  少なくとも１つの半導体ナノチューブによって定められたチャネル領域を有する垂直型電界効果トランジスタ、及び、こうした垂直型電界効果トランジスタを、スペーサによって定められるチャネルを用いて化学気相成長法によって製造する方法である。各々のナノチューブは、スペーサとゲート電極との間に定められる高アスペクト比通路の底部に位置決めされた触媒パッドにより触媒される化学気相成長法によって、成長する。各々のナノチューブは、スペーサによる境界の存在によって制限される垂直配向を持つ通路内で成長する。通路の開口部から離れたスペーサの底部に、隙間が設けられる。隙間を通って触媒パッドに流れる反応物質が、ナノチューブの成長に関与する。【選択図】  図２６
2007520073.tif 000002
【特許請求の範囲】
【請求項１】
実質的に水平面を定める基板と、
前記基板から垂直に突出し、垂直側壁を含むゲート電極と、
前記垂直側壁の側面に位置するスペーサと、
前記ゲート電極と前記スペーサとの間に位置決めされ、対向する第１の端部と第２の端部との間に延び、実質的に垂直な配向を持つ半導体ナノチューブと、
前記ナノチューブと前記ゲート電極との間の前記垂直側壁上に配置されたゲート誘電体と、
前記ナノチューブの前記第１の端部と電気的に結合されたソースと、
前記ナノチューブの前記第２の端部と電気的に結合されたドレインと、
を含む、垂直型半導体デバイス構造体。
【請求項２】
前記ソースは、化学気相成長プロセスによって前記半導体ナノチューブを合成するのに有効な触媒材料を含む、請求項１に記載の垂直型半導体デバイス構造体。
【請求項３】
前記ドレインは、化学気相成長プロセスによって前記半導体ナノチューブを合成するのに有効な触媒材料を含む、請求項１に記載の垂直型半導体デバイス構造体。
【請求項４】
前記スペーサは、隙間によって前記基板から隔てられ、前記隙間は、前記半導体ナノチューブが形成された後で絶縁材料によって埋められる、請求項１に記載の垂直型半導体デバイス構造体。
【請求項５】
前記半導体ナノチューブは、配列された炭素原子で構成されている、請求項１に記載の垂直型半導体デバイス構造体。
【請求項６】
前記スペーサは、通路によって前記垂直側壁から隔てられる、請求項１に記載の垂直型半導体デバイス構造体。
【請求項７】
前記通路は、前記半導体ナノチューブの成長に適した水平方向の寸法と、前記ゲート電極の前記垂直側壁の垂直方向高さより長いか又はそれと等しい垂直方向の寸法とを有する、請求項６に記載の垂直型半導体デバイス構造体。
【請求項８】
前記通路は、垂直方向に見ると矩形の断面形状を有する、請求項６に記載の垂直型半導体デバイス構造体。
【請求項９】
前記ソースは、化学気相成長プロセスによって前記半導体ナノチューブを合成するのに有効な触媒材料で構成され、前記通路と垂直方向に位置合わせされた状態で前記基板上に位置決めされる、請求項６に記載の垂直型半導体デバイス構造体。
【請求項１０】
前記スペーサは、化学気相成長プロセスによって前記半導体ナノチューブを成長させるのに有効な反応物質を前記ソースの前記触媒材料に供給するのに効果的な隙間を定めるように、前記基板から垂直方向に間隔を空けて配置される、請求項９に記載の垂直型半導体デバイス構造体。
【請求項１１】
前記隙間は、前記半導体ナノチューブが化学気相成長プロセスによって成長した後で、絶縁材料によって埋められる、請求項１０に記載の垂直型半導体デバイス構造体。
【請求項１２】
前記ゲート電極と前記スペーサとの間に水平に位置決めされた複数の半導体ナノチューブをさらに含み、前記複数の半導体ナノチューブの各々は、対向する第１の端部と第２の端部との間の前記通路内で垂直に延びる、請求項６に記載の垂直型半導体デバイス構造体。
【請求項１３】
前記複数の半導体ナノチューブによって占有されない前記通路内の空間は、絶縁材料によって埋められる、請求項１２に記載の垂直型半導体デバイス構造体。
【請求項１４】
前記ゲート電極と前記スペーサとの間に水平に位置決めされた複数の半導体ナノチューブをさらに含み、前記複数の半導体ナノチューブの各々は、対向する第１の端部と第２の端部との間で垂直に延びる、請求項１に記載の垂直型半導体デバイス構造体。
【請求項１５】
前記複数の半導体ナノチューブの少なくとも１つは、前記ソースと電気的に結合された前記第１の端部と、前記ドレインと電気的に結合された前記第２の端部とを有する、請求項１４に記載の垂直型半導体デバイス構造体。
【請求項１６】
垂直型半導体デバイス構造体を形成する方法であって、
基板上に触媒パッドを形成するステップと、
前記触媒パッドに隣接してゲート電極を形成するステップと、
前記触媒パッドを覆う位置において、前記ゲート電極の垂直側壁上に第１のスペーサを形成するステップと、
前記第１のスペーサ上に第２のスペーサを形成するステップと、
前記第１のスペーサを除去し、前記第２のスペーサ及び前記ゲート電極によって囲まれた通路であって、一方の端部に開口部を有し、対向する端部に位置する前記触媒パッドを有する通路を定めるステップと、
前記垂直側壁上にゲート誘電体を形成するステップと、
前記触媒パッド上に、該触媒パッドから前記通路の前記開口部に近い自由端まで実質的に垂直に延びる半導体ナノチューブを合成するステップと、
を含む方法。
【請求項１７】
前記第１のスペーサを除去するステップは、前記ゲート電極、前記第２のスペーサ、及び前記基板に対して、前記第１のスペーサを選択的にエッチングするステップを含む、請求項１６に記載の方法。
【請求項１８】
前記第１のスペーサを選択的にエッチングするステップは、前記第１のスペーサを等方性にエッチングするステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記第２のスペーサを形成するステップは、前記第２のスペーサを異方性にエッチングするステップをさらに含む、請求項１６に記載の方法。
【請求項２０】
前記ゲート誘電体を形成するステップは、前記ゲート電極の前記側壁を酸化させて前記ゲート誘電体を形成するステップをさらに含む、請求項１６に記載の方法。
【請求項２１】
前記第１のスペーサは、前記触媒パッドへの流路となる隙間によって前記基板から垂直方向に隔てられ、前記半導体ナノチューブを合成するステップは、前記触媒パッドにおいて前記半導体ナノチューブを合成するように化学反応を起こすことができる反応物質を、前記隙間によって定められた前記流路を通して誘導するステップを含む、請求項１６に記載の方法。
【請求項２２】
前記反応物質は炭素系反応物質であり、前記半導体ナノチューブはカーボン・ナノチューブである、請求項２１に記載の方法。
【請求項２３】
前記半導体ナノチューブを合成した後で、前記隙間を絶縁材料で埋めるステップをさらに含む、請求項２１に記載の方法。
【請求項２４】
前記通路の前記開口部及び前記ゲート電極を絶縁材料の層で覆うステップと、前記絶縁材料の層に、前記半導体ナノチューブの前記自由端と電気的に結合されたコンタクトを形成するステップとをさらに含む、請求項１６に記載の方法。
【請求項２５】
前記半導体ナノチューブを合成するステップは、前記半導体ナノチューブを成長させるのに有効な条件の下で、前記触媒パッドを反応物質にさらすステップをさらに含む、請求項１６に記載の方法。
【請求項２６】
前記第１のスペーサは、前記触媒パッドへの流路となる隙間によって前記基板から隔てられ、前記半導体ナノチューブを合成するステップは、前記触媒パッドにおいて前記半導体ナノチューブを合成するように化学反応を起こす前記反応物質を、前記隙間を通して誘導するステップを含む、請求項２５に記載の方法
【請求項２７】
前記反応物質は炭素系反応物質であり、前記半導体ナノチューブはカーボン・ナノチューブである、請求項２６に記載の方法。
【請求項２８】
前記ゲート電極及び前記触媒パッドを形成した後に、前記触媒パッドの覆われた部分に重なり、前記触媒パッドの覆われていない部分を露出させる第３のスペーサを形成するステップと、前記触媒パッドの表面面積を小さくするために、前記触媒パッドの覆われていない部分を除去するステップとをさらに含む、請求項１６に記載の方法。
【請求項２９】
前記触媒パッドの露出された部分を除去するステップは、前記ゲート電極及び前記基板に対して、前記触媒パッドの覆われていない部分を選択的にエッチングするステップを含む、請求項２８に記載の方法。
【請求項３０】
前記半導体ナノチューブの前記自由端と電気的に結合されたコンタクトを形成するステップをさらに含む、請求項１６に記載の方法。
【請求項３１】
前記半導体ナノチューブの前記自由端は、前記コンタクトを構成する金属プラグの中に突出する、請求項３０に記載の方法。
【請求項３２】
前記半導体ナノチューブは、配列された炭素原子で構成されたカーボン・ナノチューブである、請求項１６に記載の方法。
【請求項３３】
前記ゲート誘電体は、前記半導体ナノチューブの成長を触媒する前記触媒パッドの能力に悪影響を与えることなく形成される、請求項１６に記載の方法。
【請求項３４】
前記半導体ナノチューブは、前記ゲート電極に制御電圧を印加することによって電流が調整されるチャネルを有する電界効果トランジスタのチャネル領域を定める、請求項１６に記載の方法。
【請求項３５】
前記ゲート電極と前記スペーサとの間に位置決めされ、各々が前記触媒パッドから前記通路の前記開口部に近い自由端まで延びる複数の半導体ナノチューブを合成するステップをさらに含む、請求項１６に記載の方法。
【請求項３６】
前記通路の前記開口部及び前記ゲート電極を絶縁材料の層で覆うステップと、前記絶縁材料の層に、前記複数の半導体ナノチューブの少なくとも１つの前記自由端と電気的に結合されたコンタクトを形成するステップとをさらに含む、請求項３５に記載の方法。
【請求項３７】
前記複数の半導体ナノチューブはカーボン・ナノチューブである、請求項３６に記載の方法。
【請求項３８】
前記通路は、前記半導体ナノチューブの成長に適した水平方向の寸法と、前記ゲート電極の前記垂直側壁の垂直方向高さより長いか又はそれと等しい垂直方向の寸法とを有する、請求項１６に記載の方法。
【請求項３９】
前記通路は、垂直方向に見ると矩形の断面形状を有する、請求項３８に記載の方法。
【請求項４０】
前記触媒パッドは、前記通路と垂直方向に位置合わせされた状態で前記基板上に位置決めされる、請求項３８に記載の方法。
【請求項４１】
前記スペーサは、化学気相成長プロセスによって前記半導体ナノチューブを成長させるのに有効な反応物質を前記触媒パッドに供給するのに効果的な隙間を定めるように、前記基板から垂直方向に間隔を空けて配置される、請求項４０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造に関し、より具体的には、チャネル領域として半導体ナノチューブを組み込んだ垂直型電界効果トランジスタ、及び、こうした垂直型電界効果トランジスタを製造する方法に関する。
【背景技術】
【０００２】
従来の電界効果トランジスタ（ＦＥＴ）は、基本的な構成要素として集積回路（ＩＣ）チップの複雑な回路に一般的に組み込まれる、よく知られた通常のデバイスである。単一のＩＣチップは、レジスタ及びキャパシタといった他の受動素子と共に、伝導パスによって相互接続された数千から数百万のＦＥＴを備える場合がある。ＦＥＴは、ソースとドレインとを分離するチャネル領域におけるチャネルの抵抗率を変化させることによって作動する。キャリアは、電気抵抗の変化に比例して、チャネルを通ってソースからドレインに流れる。ｎチャネル型ＦＥＴにおいては、電子がチャネル内の伝導に関与し、ｐチャネル型ＦＥＴにおいては、正孔がチャネル内の伝導に関与する。ソースとドレインとの間のチャネル領域の上に配置された、静電結合されたゲート電極に電圧を印加することによって、ＦＥＴの出力電流が変化する。薄いゲート誘電体が、ゲート電極をチャネル領域から電気的に絶縁する。ゲート電圧のわずかな変化が、ソースからドレインに流れる電流の大きな変化を引き起こすことがある。
【０００３】
ＦＥＴは、水平型アーキテクチャと垂直型アーキテクチャに分類することができる。水平型ＦＥＴでは、これらが形成される基板の水平面に平行な方向に、ソースからドレインへのキャリアの流れが発生する。垂直型ＦＥＴでは、これらが形成される基板の水平面に垂直な方向に、ソースからドレインへのキャリアの流れが発生する。垂直型ＦＥＴのチャネル長は、リソグラフィ装置及び方法によって分解可能な最小形状に依存しないため、垂直型ＦＥＴは、水平型ＦＥＴより短いチャネル長を持つように作ることができる。したがって、垂直型ＦＥＴは、水平型ＦＥＴと比べて、より速くスイッチングし、より高い電力処理能力を持つ。
【０００４】
カーボン・ナノチューブは、ＦＥＴなどのハイブリッド・デバイスの形成に用いるために提案された、炭素原子の六角形リングでできたナノスケールの高アスペクト比シリンダである。カーボン・ナノチューブは、導電性形態で効率的に伝導し、半導体形態で半導体として働く。水平型ＦＥＴは、チャネル領域として単一の半導体カーボン・ナノチューブを用い、基板の表面上に位置する金ソース電極と金ドレイン電極との間に延びるカーボン・ナノチューブの両端においてオーム接触を形成するように製造された。ゲート電極は、カーボン・ナノチューブの下の、ほぼソース電極とドレイン電極との間の基板内に、定められる。基板の露出面は、埋め込まれたゲート電極とカーボン・ナノチューブとの間にゲート誘電体を定めるように酸化される。こうした水平型ＦＥＴは、カーボン・ナノチューブの寸法が小さいため、比較対象のシリコン・ベースのデバイス構造体に比べて遥かに低い電力を消費しながら、確実にスイッチングするはずである。これらの水平型ＦＥＴデバイス構造体は、原子間力顕微鏡を用いて単一のカーボン・ナノチューブを操作することによって、実験室条件下では形成することに成功したが、大量生産技術とは両立しない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、必要とされるのは、ＩＣチップの大量生産技術に対応した、チャネル領域として１つ又は複数の半導体カーボン・ナノチューブを組み込んだ垂直型ＦＥＴ構造体である。
【課題を解決するための手段】
【０００６】
本発明によれば、実質的に水平面を定める基板と、該基板から垂直に突出し、垂直側壁を含むゲート電極と、該垂直側壁の側面に位置するスペーサと、を含む垂直型半導体デバイス構造が提供される。ゲート電極とスペーサとの間に位置決めされるのは、対向する第１の端部と第２の端部との間に延び、実質的に垂直な配向を持つ、半導体ナノチューブである。カーボン・ナノチューブとゲート電極との間の垂直側壁上に配置されるのは、ゲート誘電体である。半導体ナノチューブの第１の端部は、ソースと電気的に結合され、該半導体ナノチューブの対向する第２の端部は、ドレインと電気的に結合される。
【０００７】
本発明の別の態様においては、半導体デバイス構造体を製造するための方法は、触媒パッドを基板上に形成するステップと、該触媒パッドに隣接してゲート電極を形成するステップを含む。第１のスペーサが、触媒パッドを覆う位置においてゲート電極の垂直側壁上に形成され、第２のスペーサが、該第１のスペーサ上に形成される。第１のスペーサを除去し、第２のスペーサ及びゲート電極によって囲まれた通路又は空間であって、一方の端部に開口部を有し、対向する端部に位置する触媒パッドを有する通路又は空間を定める。ゲート誘電体が、ゲート電極の垂直側壁上に形成される。本方法は、触媒パッド上に、該触媒パッドから通路の開口部に近い自由端まで実質的に垂直に延びる半導体ナノチューブを合成するステップをさらに含む。
【０００８】
本発明の好ましい実施形態においては、ナノチューブの成長は、ゲート電極に隣接するスペーサによって定められる高アスペクト比の空間又は通路の内部における特定の垂直成長方向に制限される。結果として、ナノチューブの等方的な成長に関する従来の困難さは、解消される。スペーサには、触媒材料と成長するナノチューブの各々との間のインターフェース領域近傍において、カーボン・ナノチューブを通路内に成長させるのに必要な１つ又は複数の反応物質の効率的かつ効果的な導入を可能にする隙間を設けることができる。ソースとドレインとの間のチャネル領域の長さは、半導体デバイス製造に用いられる従来のリソグラフィ・プロセスによって制限されることなく、ゲート電極の垂直寸法すなわち厚さによって定められる。結果として、チャネル領域の長さは、標準的なリソグラフィ及びエッチング・プロセスによって作成される形状より小さい形状とすることができる。
【発明を実施するための最良の形態】
【０００９】
本明細書に組み込まれ、本明細書の一部を構成する添付図面は、本発明の実施形態を示すものであり、前述の本発明の一般的な説明及び後述の実施形態の詳細な説明と共に、本発明の原理を説明するのに役立つ。
【００１０】
本発明の好ましい実施形態は、ソースとドレインとの間に選択的な伝導パスを提供するチャネル領域のための半導体材料としてカーボン・ナノチューブを利用する垂直型電界効果トランジスタ（ＦＥＴ）向けられる。本発明の原理によれば、カーボン・ナノチューブは、等方的な成長が回避されるように、閉ざされた垂直空間又は通路内で成長する。結果として、カーボン・ナノチューブは、実質的に垂直に配向され、ソースからドレインに流れる電流を制御するために電圧が印加されるゲート電極に隣接する所望の位置に配置される。ソースとドレインとの間のチャネル領域の長さは、ナノチューブの長さと実質的に等しいゲート電極の厚さによって定められ、リソグラフィ・プロセスには依存しない。ナノチューブの成長率は、通路の底部にあるナノチューブ成長を促進する触媒材料に通じる、ガス状反応物質又は蒸発反応物質のための追加の流路を設けることによって、向上する。結果として、触媒材料に通じる唯一の流路は、高アスペクト比通路の底部への入口から垂直な方向には存在しない。
【００１１】
図１及び図２を参照すると、基板１０の領域が、下層の基板１０に対して高い電気抵抗率によって特徴づけられる平坦な絶縁層１２によって覆われる。基板１０は、絶縁層１２などの絶縁層を上に形成することが可能な、シリコン（Ｓｉ）及びガリウムヒ化（ＧａＡｓ）を含むがこれらに限定されるものではない、いずれかの適切な半導体基板材料とすることができる。絶縁層１２は、例えば、酸化シリコン（ＳｉＯ２）又は窒化シリコン（Ｓｉ３Ｎ４）からなるものとすることができる。
【００１２】
触媒材料のブランケット層を絶縁層１２上に堆積させ、標準的なリソグラフィ・プロセス及びサブトラクティブ・エッチング・プロセスを使用してブランケット層をパターン形成することによって、カーボン・ナノチューブの成長を助けるのに適した触媒材料の触媒パッド１４が絶縁層１２上に形成される。触媒パッド１４を形成するようにパターン加工された触媒材料のブランケット層は、金属ハロゲン化物及び金属カルボニルなどの金属前駆物質の熱分解（ｔｈｅｒｍａｌ  ｄｅｃｏｍｐｏｓｉｔｉｏｎ／ｔｈｅｒｍｏｌｙｓｉｓ）による化学気相成長法（ＣＶＤ）、スパッタリング、及び物理的気相成長法（ＰＶＤ）を含むがこれらに限定されるものではない、いずれかの従来の堆積技術によって堆積させることができる。触媒パッド１４の触媒材料は、ナノチューブの成長を促進するのに適した反応条件下で適切な反応物質にさらされたときに、カーボン・ナノチューブ成長の核を生成して成長を助けることが可能ないずれかの材料とすることができる。例えば、適切な触媒材料は、鉄、白金、ニッケル、コバルト、及び、これらの各金属のシリサイドといった化合物を含むが、これらに限定されるものではない。
【００１３】
絶縁層１２は省略することが可能であり、その上、代替的に、基板１０は、図１及び図２に示される基板１０の領域を基板１０の隣接領域から電気的に分離する、シャロートレンチ分離（ＳＴＩ）構造又はシリコン局所酸化（ＬＯＣＯＳ）構造を含むことができ、これらは、本明細書において説明される付加的なデバイス構造体又は他のデバイス構造体に組み込むこともできる。この代替的な実施形態においては、触媒パッド１４は、ＳＴＩ又はＬＯＣＯＳ構造によって分離された基板１０の領域におけるパッド形状のトレンチに、従来のプロセスによって形成又は堆積される。大量製造技術を維持しながら、多数の触媒パッド１４を絶縁層１２上に形成することができる。
【００１４】
図３及び図４を参照すると、薄い絶縁層１６が、絶縁層１２及び触媒パッド１４の上にコンフォーマルに（ｃｏｎｆｏｒｍａｌｌｙ）堆積される。絶縁層１６は、シリコン含有前駆物質の熱分解によるＣＶＤ若しくは低圧化学気相成長法（ＬＰＣＶＤ）によって堆積させるか、又は代替的に、熱酸化による酸化物として成長させることができる、ＳｉＯ２又はＳｉ３Ｎ４などの誘電体で形成される。導電性材料のピラー１８が、触媒パッド１４を覆う絶縁層１６上に形成される。絶縁材料のハードマスク２０が、ピラー１８の露出した上面に施される。
【００１５】
ピラー１８及びピラー１８を覆うハードマスク２０は、標準的なリソグラフィ及びエッチング・プロセスによって形成され、これらのプロセスでは、最初に、ＬＰＣＶＤによって堆積される高濃度ドープされた多結晶シリコン（ポリシリコン）などの導電性材料のブランケット層を絶縁層１６上に堆積させ、次いで、ＳｉＯ２、又はより特定的には、テトラエチルオルソシリケートをベースとする（ＴＥＯＳベースの）ＳｉＯ２などの絶縁材料の層を導電性材料のブランケット層の上に堆積させる。絶縁材料は、後述するように、導電性材料のブランケット層のマスクされない領域と、触媒パッド１４に位置合わせされたマスク領域とを露出させるようにパターン形成され、次いで、マスクされない領域の導電性材料を除去するために、例えばハードマスク２０の絶縁材料に対して選択的な反応性イオン・エッチング（ＲＩＥ）プロセスを用いてエッチングされる。
【００１６】
本明細書における「垂直な（ｖｅｒｔｉｃａｌ）」、「水平な（ｈｏｒｉｚｏｎｔａｌ）」などといった用語は、基準系を定めるために例として言及されるものであり、限定を目的とするものではない。本明細書で用いられる「水平な」という用語は、配向と関係なく、基板１０の通常の面又は表面に平行な面として定義される。「垂直な」という用語は、たった今定義された水平方向に垂直な方向を指す。「上に（ｏｎ）」、「の上方に（ａｂｏｖｅ）」、「の下方に（ｂｅｌｏｗ）」、（「側壁」の場合のような）「側部（ｓｉｄｅ）」、「より高い（ｈｉｇｈｅｒ）」、「より低い（ｌｏｗｅｒ）」、「の上に（ｏｖｅｒ）」、「の真下に（ｂｅｎｅａｔｈ）」、及び「の下に（ｕｎｄｅｒ）」といった用語は、水平面に対して定義される。本発明の範囲から逸脱することなく、他の様々な基準系が用いられる場合があることを理解されたい。
【００１７】
図５及び図６を参照すると、一時的なスペーサ材料のスペーサ２２が、スペーサ材料の薄膜をコンフォーマルに堆積させ、例えば絶縁層１２及びハードマスク２０を形成する材料に対して選択的なＲＩＥプロセスを用いて異方性エッチングすることによって、ピラー１８の垂直側壁２１の周りに形成される。スペーサ２２を構成するスペーサ材料は、例えば、ＳｉＯ２又はＳｉ３Ｎ４とすることができる。スペーサ２２は、後の処理の際に完全に除去されるため、犠牲的なものである。本発明の例示的な実施形態においては、スペーサ２２を除去するＲＩＥが、絶縁層１２及びハードマスク２０を形成する材料に対して選択性を有するように、絶縁層１２及びハードマスク２０はＳｉＯ２でできており、スペーサ２２はＳｉ３Ｎ４でできている。スペーサ２２は、側壁２１から外側に向かって水平に突出する。
【００１８】
図７及び図８を参照すると、触媒パッド１４は、ピラー１８の真下から延びる端部の領域が取り除かれることによって、サイズが小さくなっている。そのためには、スペーサ２２を定めるエッチング・プロセスとは異なるエッチング・プロセス、又は、絶縁層１６をエッチングするのに適するようにエッチング条件を変更した連続的なエッチング・プロセスとすることができるエッチングによって、ピラー１８及びスペーサ２２によってマスクされていない絶縁層１６の領域を除去する。次いで、ここでも同様に、絶縁層１６の領域を除去するエッチング・プロセスとは異なるエッチング・プロセス、又は、触媒材料１４をエッチングするのに適するようにエッチング条件を変更した連続的なエッチング・プロセスとすることができるエッチングによって、ピラー１０及びスペーサ２２によってマスクされていない触媒パッド１４の領域を除去し、触媒パッド１４の露出した表面面積を小さくする。触媒パッド１４は、絶縁層１６の残存部である絶縁材料の層２５によって覆われる。
【００１９】
図９及び図１０を参照すると、スペーサ２２は、基板１０、ハードマスク２０、及び触媒パッド１４の構成材料に対して選択的ないずれかのウェット又はドライ・エッチング・プロセスによって、ピラー１８の側壁２１から除去される。ＳｉＯ２又はゲルマニウム（Ｇｅ）などの適切なスペーサ材料のブランケット層２６が、ＣＶＤ又はＬＰＣＶＤプロセスによって、基板１０上にコンフォーマルに堆積させられる。ピラー１８の側壁２１を覆うブランケット層２６の一部は、後述するように、スペーサ２２とほぼ同じ厚さを有するスペーサ３０として形成されることになる。
【００２０】
図１１及び図１２を参照すると、ピラー１８を多数のゲート電極２８に分割又は区分することを目的とする標準的なリソグラフィ及びサブトラクティブ・エッチング・プロセスを用いて、ブランケット層２６、ハードマスク２０、ピラー１８、及び触媒パッド１４の垂直方向に位置合わせされた部分が、除去される。そのためには、（図示されない）レジスト層が、ブランケット層２６に塗布され、潜像パターンを与えるように露光され、該潜像パターンを、将来ゲート電極２８となる位置においてブランケット層２６を覆う平行なストリップ形状のマスク領域を有する最終的な像パターンに変換するように、現像される。エッチング・プロセスが終了した後に、ゲート電極２８の間に絶縁層１２の領域が現れる。好ましくは、ゲート電極２８の形状は、リソグラフィの最小寸法であるか、又はそれに近いものである。スペーサ３０は、触媒パッド１４の位置の上方にある各ゲート電極２８の側壁３１において垂直上方に延びる、パターン形成されたブランケット層２６の一部として定められる。スペーサ３０は、後の処理の際に完全に除去されるため、犠牲的なものである。
【００２１】
図１３及び図１４を参照すると、Ｓｉ３Ｎ４などの適切な永久スペーサ材料のスペーサ３２が、各ゲート電極２８の側壁３１の周りに形成される。スペーサ３２の部分は、スペーサ３０の各々の上に重なり、それを覆っている。スペーサ３０とは対照的に、スペーサ３２を形成する材料は、スペーサ３２が完成したデバイス構造体に組み込まれるという意味で、永久的なものである。永久スペーサ材料のブランケット層を基板１０上にコンフォーマルに堆積させ、エッチング・プロセス後に各ゲート電極２８上のスペーサ３２が永久スペーサ材料のブランケット層の残存部分のみに相当するように、例えば絶縁層１２及びハードマスク２０を形成する材料に対して選択的なＲＩＥプロセスによりブランケット層を異方性エッチングすることによって、スペーサ３２が形成される。スペーサ３２を構成する永久スペーサ材料は、スペーサ３０を構成する材料がＧｅである場合には、例えばＳｉ３Ｎ４又はＳｉＯ２とすることができる。スペーサ３２は、触媒パッド１４の側端部の上にある２つの対向する側面上では、スペーサ３０によって各ゲート電極２８の側壁３１から分離され、各ゲート電極２８の他の２つの対向する側面には付着している。
【００２２】
図１５及び図１６を参照すると、各々のゲート電極２８上のスペーサ３０は、ハードマスク２０及びスペーサ３２を形成する材料に対して選択的な等方性エッチング・プロセスによって除去される。例えば、スペーサ３０がＧｅで形成され、スペーサ３２がＳｉ３Ｎ４又はＳｉＯ２のいずれかで形成されている場合には、ハードマスク２０及びスペーサ３２に対して選択的な過酸化水素（Ｈ２Ｏ２）を含むエッチャント水溶液が、スペーサ３０を除去するのに適するであろう。スペーサ３２とゲート電極２８は、以前はスペーサ３０が占めていた場所に等方性エッチング・プロセスによって生成された空間又は通路３４によって、隔離されている。通路３４の各々は、垂直方向に見ると、実質的に矩形の断面形状を有する。等方性エッチング・プロセスはまた、パターン形成されたブランケット層２６の残存部分を除去して、絶縁層１２を再露出させる。
【００２３】
通路３４の形成によって露出した層２５の一部を触媒パッド１４の側端部から除去して、対応するナノチューブ合成領域３６を露出又は露わにする。以前はスペーサ３０の１つの一部によって埋められていた隙間３８が、対応するナノチューブ合成領域３６に隣接する各々のスペーサ３２の下方に、及び、垂直方向にはスペーサ３２と絶縁層１２との間に、存在する。各々の通路３４は、触媒パッド１４の１つからハードマスク２０の隣に位置する開口部３３まで、垂直に延びる。ナノチューブ合成領域３６は、対応する開口部３３の１つの下方に、垂直に位置決めされる。
【００２４】
図１７及び図１８を参照すると、次に、各々のゲート電極２８を対応する通路３４から電気的に分離するために、ＳｉＯ２などの絶縁材料の層４０が、通路３４と同じ広がりを持つ各ゲート電極２８の側壁３１の露出部分に形成される。層４０を形成するプロセスは、ナノチューブ合成領域３６の露出した材料が、カーボン・ナノチューブの成長を助けない可能性のある方法で被覆されるか、そうでなければ改質されることがないように、選択される。例えば、層４０を形成するウェット酸化プロセスにおける酸素分圧は、ＳｉＯ２が側壁３１の露出部分上に成長し、酸化物がナノチューブ合成領域３６上に形成されないように、調節することができる。層４０の存在によって小さくなる各々の通路３４の水平方向寸法は、後述のように、カーボン・ナノチューブの垂直方向の成長を可能にするのに適したものであり、そうでなければ、スペーサ３０の寸法によって実質的に決定される。
【００２５】
図１９及び図２０を参照すると、各ゲート電極２８の側壁３１の層４０よって覆われた部分に隣接する通路３４に、１束の又は１グループのカーボン・ナノチューブ４２が形成される。カーボン・ナノチューブ４２は、炭素原子が六角形に配列された環で構成される中空の円筒形チューブであり、典型的には、約０．５ｎｍから約２０ｎｍの直径と、約５ｎｍから約５０ｎｍの範囲の側壁厚さとによってパラメータ化される。カーボン・ナノチューブ４２は、先端又は頂部４３と、ナノチューブ合成領域３６の１つの上にある、先端４３と反対側の末端又は底部４７との間で各々が測定される高さ又は長さの分布を持つものと思われる。カーボン・ナノチューブ４２の長さ分布は、平均長さ及び標準偏差によって特徴づけることができる。各々の通路３４におけるカーボン・ナノチューブ４２の少なくとも１つは、各々のゲート電極２８を覆うハードマスク２０によって定められる水平面の上方に、垂直に突出する。
【００２６】
カーボン・ナノチューブ４２は、ナノチューブ合成領域３６から上に向かって実質的に垂直に延び、各ゲート電極２８の通路３４内部における空所の大部分を占める。カーボン・ナノチューブ４２の各々は、スペーサ３２の存在によってカーボン・ナノチューブ４２の成長方向が制限されるため、対応するナノチューブ合成領域３６の水平な上面に垂直に、又は少なくとも実質的に垂直に、配向される。通路３４の範囲内では、ナノチューブの向きのわずかな傾き又は傾斜は許容されるが、等方的な成長は、スペーサ３２によって妨げられる。例えば、カーボン・ナノチューブ４２は、基板１０の水平面に平行に成長することはできない。
【００２７】
カーボン・ナノチューブ４２は、ナノチューブ合成領域３６を形成する触媒材料上のカーボン・ナノチューブの成長を促進するのに適した成長条件の下で、一酸化炭素（ＣＯ）、エチレン（Ｃ２Ｈ４）、メタン（ＣＨ４）、アセチレン（Ｃ２Ｈ２）、アセチレンとアンモニア（ＮＨ３）の混合物、アセチレンと窒素（Ｎ２）の混合物、アセチレンと水素（Ｈ２）の混合物、キシレン（Ｃ６Ｈ４（ＣＨ３）２）、及び、キシレンとフェロセン（Ｆｅ（Ｃ５Ｈ５）２）の混合物を含むがこれらに限定されるものではない、いずれかの適切なガス状炭素系反応物質又は蒸発炭素系反応物質を用いて、化学気相成長法（ＣＶＤ）又はプラズマ補助ＣＶＤによって成長する。基板１０を加熱してＣＶＤ成長を促進することができる。反応物質は、最初は、隙間３８の各々を通って横方向に流れ、通路３４の各々を通ってナノチューブ合成領域３６の触媒材料まで下方に流れる。反応物質は、ナノチューブ合成領域３６の触媒材料において化学的に反応し、カーボン・ナノチューブ４２の核を生成する。それに続くカーボン・ナノチューブ４２の垂直方向の成長は、ナノチューブ合成領域３６の表面上にある底部から、或いは、該底部４７の反対側にあるカーボン・ナノチューブ４２の自由端（ｌｅａｄｉｎｇ  ｆｒｅｅ  ｔｉｐ）４３において、生じる。反応物質が通路３４を通って下方のみに流れることが必要な場合には流体の流れは大きく制限されることになるため、隙間３８の存在は、反応物質がナノチューブ合成領域３６に到達する能力を向上させる。成長が自由端４３から生じる場合には、又は、流体の流れの制限が存在しない場合には、隙間３８は省略することができる。
【００２８】
ＣＶＤ又はプラズマ補助ＣＶＤプロセスの成長条件は、半導体分子構造をもつカーボン・ナノチューブ４２を優先的に成長させるように選択される。代替的に、例えば金属分子構造をもつナノチューブ４２を破壊するのに十分な高電流を与えることによって、金属分子構造と半導体分子構造の両方を含む成長させたままの状態のナノチューブ４２の集合体から、半導体分子構造をもつカーボン・ナノチューブ４２を優先的に選択することができる。本発明の特定の実施形態においては、単一の半導体カーボン・ナノチューブ４２が、１つ又は複数の通路３４に存在するようにすることができる。ナノチューブ４２は、バンド・ギャップ及び半導体の性質によって特徴づけられる炭素以外の材料で構成することができる。
【００２９】
図２１及び図２２を参照すると、ホウ素リンケイ酸ガラス（ＢＰＳＧ）などの比較的電気抵抗の高い絶縁材料の層４４が、ＬＰＣＶＤなどの堆積プロセスによって基板１０にコンフォーマルに形成される。層４４は、化学的機械研磨（ＣＭＰ）プロセス又は他のいずれかの適切な平坦化技術によって、平らに研磨される。研磨によって、カーボン・ナノチューブ４２の分布のうち一部の非常に長いナノチューブを短くするのに十分な深さまで、層４４を除去することができる。層４４の一部は、個々のカーボン・ナノチューブ４２の間のすべての空き領域を埋めることができる。層４４の一部は、隙間３８の各々も埋める。
【００３０】
図２３及び図２４を参照すると、層４４と、ハードマスク２０と、ゲート電極２８と、層２５とを通って延びるコンタクト・ホール４６が、触媒パッド１４の深さで停止する標準的なリソグラフィ及びエッチング・プロセスによって定められる。絶縁材料をコンタクト・ホール４６に堆積させ、異方性エッチングを行って、ゲート電極２８を触媒パッド１４から電気的に分離する絶縁スペーサ４８を形成する。各々のゲート電極２８は、対応するコンタクト・ホール４６によって、２つの別個のゲート電極２８ａ、２８ｂに分割される。コンタクト・ホール５０が、ゲート電極２８ａ、ｂの深さで停止する標準的なリソグラフィ及びエッチング・プロセスによって、層４４及びハードマスク２０に定められる。標準的なリソグラフィ及びエッチング・プロセスによって、各々の通路３４に存在するカーボン・ナノチューブ４２の少なくとも１つの先端４３を露出させる深さまで、コンタクト・ホール５２が層４４に定められる。
【００３１】
図２５及び図２６を参照すると、プラグを形成するために、必要に応じてコンタクト開口４６、５０、及び５２の内側を１つ又は複数の障壁／接着強化層（図示せず）で覆い、適切な金属をブランケット堆積させてコンタクト開口を埋め、次いで、ＣＭＰプロセスなどの適切ないずれかの平坦化技術により導電性材料の余分なかぶり部分（ｅｘｃｅｓｓ  ｏｖｅｒｂｕｒｄｅｎ）を除去することによって、コンタクト５４、５６、及び５８を、それぞれコンタクト・ホール４６、５０、及び５２に形成する。各々のゲート電極２８ａ、ｂの隣に位置する通路３４に存在するカーボン・ナノチューブ４２の少なくとも１つは、コンタクト５８の対応する１つに電気的に接触する、好ましくはオーム接触する、先端４３を有する。接触したカーボン・ナノチューブ４２の先端４３は、対応するコンタクト５８の内部（ｂｕｌｋ）に垂直に突出するか、又は、対応するコンタクト５８と界面で接することになる。各々の通路３４のカーボン・ナノチューブ４２は、触媒パッド１４と電気的に結合される、好ましくはオーム接合する。コンタクト５４、５６、及び５８は、互いに電気的に分離され、アルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、及びタングステン（Ｗ）を含むがこれらに限定されるものではない、いずれかの適切な導電性材料で形成される。標準的なバックエンド（ＢＥＯＬ；ｂａｃｋ−ｅｎｄ−ｏｆ−ｔｈｅ−ｌｉｎｅ）処理を用いて、隣接する完成したデバイス構造体６０を結合する相互接続構造体（図示されていない）を製造する。
【００３２】
デバイス構造体６０は、ゲート電極２８ａ、ｂの１つと、層４０によって定められるゲート誘電体と、触媒パッド１４及びコンタクト５４によって定められるソースと、対応するコンタクト５８によって定められるドレインと、触媒パッド１４及びコンタクト５８の間の適切な通路３４内に垂直に延びるカーボン・ナノチューブ４２の少なくとも１つの長さに沿って定められる半導体チャネル領域と、を含むＦＥＴを形成する。カーボン・ナノチューブ４２によって定められるチャネル領域は、基板１０の水平面に対して実質的に垂直に配向される。電圧がゲート電極２８ａ、ｂの適切な１つに印加され、関連するカーボン・ナノチューブ４２にチャネルが生成されたときに、キャリアが、触媒パッド１４からカーボン・ナノチューブ４２を通ってコンタクト５８に選択的に流れる。各々のデバイス構造体６０は、デバイス作動のために、基板１０によって支持される他のデバイス構造体６０及び追加の回路要素（図示せず）と電気的に結合される。
【００３３】
本発明が種々の実施形態の説明によって示され、これらの実施形態が極めて詳細に説明されたが、添付の特許請求の範囲をそのような詳細に限定すること、又は何らかの方法で制限することは、出願人の意図するところではない。当業者であれば、付加的な利点及び修正が、容易に明らかになるであろう。したがって、より広い態様における本発明は、特定の詳細、代表的な装置及び方法、並びに図示され、説明された、説明に役立つ実施例に限定されるものではない。したがって、出願人の一般的な発明概念の範囲から逸脱することなく、こうした詳細から離れることが可能である。
【図面の簡単な説明】
【００３４】
【図１】基板の一部の上面図である。
【図２】図１の線２−２に概ね沿って切り取った断面図である。
【図３】次の製造段階における図１と同様の上面図である。
【図４】図３の線４−４に概ね沿って切り取った断面図である。
【図５】次の製造段階における図３と同様の上面図である。
【図６】図５の線６−６に概ね沿って切り取った断面図である。
【図７】次の製造段階における図５と同様の上面図である。
【図８】図７の線８−８に概ね沿って切り取った断面図である。
【図９】次の製造段階における図７と同様の上面図である。
【図１０】図９の線１０−１０に概ね沿って切り取った断面図である。
【図１１】次の製造段階における図９と同様の上面図である。
【図１２】図１１の線１２−１２に概ね沿って切り取った断面図である。
【図１３】次の製造段階における図１１と同様の上面図である。
【図１４】図１３の線１４−１４に概ね沿って切り取った断面図である。
【図１５】次の製造段階における図１３と同様の上面図である。
【図１６】図１５の線１６−１６に概ね沿って切り取った断面図である。
【図１７】次の製造段階における図１５と同様の上面図である。
【図１８】図１７の線１８−１８に概ね沿って切り取った断面図である。
【図１９】次の製造段階における図１７と同様の上面図である。
【図２０】図１９の線２０−２０に概ね沿って切り取った断面図である。
【図２１】次の製造段階における図１９と同様の上面図である。
【図２２】図２１の線２２−２２に概ね沿って切り取った断面図である。
【図２３】次の製造段階における図２１と同様の上面図である。
【図２４】図２３の線２４−２４に概ね沿って切り取った断面図である。
【図２５】次の製造段階における図２３と同様の上面図である。
【図２６】図２５の線２６−２６に概ね沿って切り取った断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【国際調査報告】
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