(57)【要約】  基板に支持され、ポリシリコンＴＦＴ(10)及びアモルファスシリコン薄膜ＰＩＮダイオード(12)を含む回路を有するアクティブマトリックス型画素デバイス、例えばＥＬ表示装置、が提供される。ポリシリコンアイランドが形成された後に、アモルファスシリコン層がＰＩＮダイオード用に堆積されることにより、アモルファスシリコンは高温処理にさらされなくなる。ＴＦＴはドープされたソース／ドレイン領域(16a、17a)を有し、その一方(17a)はまた、ダイオードにＮ型又はＰ型のドープ領域を提供する。有利なことに、フォトダイオードに別個のドープ領域を設けることが不要になり、処理コストが削減される。反対導電型にドープされたソース／ドレイン領域(16b、17b)を有する第２のＴＦＴ(10b)が、ダイオードに他方のドープ領域(16b)を提供し、真性領域(25)が２つのＴＦＴ間にそれぞれのポリシリコンアイランドの各々に重なるように横方向に配置される。
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【特許請求の範囲】
【請求項１】
ポリシリコンチャネル、及びドープされたソース及びドレイン領域を含む薄膜トランジスタ、並びにアモルファスシリコン真性領域で分離されたＰ型ドープ領域及びＮ型ドープ領域を有するＰＩＮダイオード、を有するアクティブマトリックス型画素デバイスの製造方法であって：
（ａ）複数のポリシリコンアイランドであり、各々が前記トランジスタの前記チャネル、並びに前記ソース及びドレイン領域をもたらすところの複数のポリシリコンアイランドを基板に形成する工程；及び
（ｂ）前記ＰＩＮダイオードの前記真性領域を設けるためのアモルファスシリコン層を、前記Ｐ型又はＮ型ドープ領域の１つをもたらす前記ポリシリコンアイランドの少なくとも１つの一部分に前記真性領域が重なり、且つ接触するように、堆積及びパターン形成する工程；
を有する製造方法。
【請求項２】
請求項１に記載の製造方法であって、前記ソース及びドレイン領域、並びに前記ＰＩＮダイオードの前記Ｐ型又はＮ型ドープ領域の前記１つが、同一のポリシリコンアイランドによって設けられる、ところの製造方法。
【請求項３】
請求項１又は２に記載の製造方法であって、前記ソース及びドレイン領域がＮ型にドープされ、かつ、当該方法が：
（ｃ）頂部ＰＩＮダイオードコンタクトを形作るためのアルミニウム層を、前記ＰＩＮダイオードの前記真性領域に堆積及びパターン形成する工程；及び
（ｄ）アルミニウムイオンを下地の前記真性領域に拡散させて前記Ｐ型ドープ層を形成するために、前記頂部ＰＩＮダイオードコンタクトをアニールする工程；
をさらに有する、ところの製造方法。
【請求項４】
請求項３に記載の製造方法であって：
（ｅ）前記ＰＩＮダイオードを入射光にさらすために、前記頂部ＰＩＮダイオードコンタクトの一部をエッチングで除去する工程；
をさらに有する製造方法。
【請求項５】
基板に支持された複数のポリシリコンアイランドを有するアクティブマトリックス型画素デバイスであって、前記アイランドの各々が薄膜トランジスタのチャネル、並びにドープされたソース及びドレイン領域をもたらしており、当該画素デバイスがさらに、アモルファスシリコン真性領域で分離されたＰ型ドープ領域及びＮ型ドープ領域を有するＰＩＮダイオードであり前記真性領域が前記Ｐ型又はＮ型ドープ領域の１つをもたらす前記ポリシリコンアイランドの少なくとも１つの一部分に重なり、且つ接触しているＰＩＮダイオードを有する、ところの画素デバイス。
【請求項６】
請求項５に記載のアクティブマトリックス型画素デバイスであって、前記ソース及びドレイン領域、並びに前記ＰＩＮダイオードの前記Ｐ型又はＮ型ドープ領域の前記１つが、同一のポリシリコンアイランドによって設けられている、ところの画素デバイス。
【請求項７】
請求項５又は６に記載のアクティブマトリックス型画素デバイスであって、前記ＰＩＮダイオードの前記Ｐ型及びＮ型ドープ領域の何れもが、それぞれ１つの前記ポリシリコンアイランドによって設けられている、ところの画素デバイス。
【請求項８】
請求項７に記載のアクティブマトリックス型画素デバイスであって、前記アイランドの１つによって設けられるドープされたソース及びドレイン領域であり前記トランジスタのそれらと反対導電型であるソース及びドレイン領域を備える第２薄膜トランジスタをさらに有し、前記ＰＩＮダイオードの前記Ｎ型ドープ領域が一方のトランジスタのドープされたソース又はドレイン領域によってもたらされており、かつ前記ＰＩＮダイオードの前記Ｐ型ドープ領域が他方のトランジスタのドープされたソース又はドレイン領域によってもたらされている、ところの画素デバイス。
【請求項９】
請求項７又は８に記載のアクティブマトリックス型画素デバイスであって、透明導電性ゲートが、絶縁層によって当該ゲートから分離された前記ＰＩＮダイオードの前記真性領域に上方で重なっており、かつ前記Ｎ型及びＰ型ドープ領域間の導電率を制御するために電圧を前記真性領域に印加する働きをする、ところの画素デバイス。
【請求項１０】
請求項５乃至７の何れかに記載のアクティブマトリックス型画素デバイスであって、前記トランジスタが、チャネルを流れる電流を制御する働きをするゲート電極をさらに有し、かつ前記ＰＩＮダイオードの前記アモルファスシリコン真性領域が、前記ゲート電極に上方で重なっている、ところの画素デバイス。
【請求項１１】
請求項５乃至１０の何れかに記載のアクティブマトリックス型ＥＬ表示装置であって、前記ＰＩＮダイオードが、該当するディスプレー素子からの光出力の光強度を測定する働きをし、かつ測定された前記光強度に従って前記光出力を変調できるように該ＰＩＮダイオードが接続された回路を駆動する信号を供給する、ところの表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリックス型エレクトロルミネッセントディスプレー等のアクティブマトリックス型画素デバイスであって、その画素回路に光センサーを組み込んだ画素デバイスに関する。また、本発明は、そのようなデバイス、特に、他を排除するものではないが、多結晶シリコンのチャネルを備えた薄膜トランジスタを有するアクティブマトリックス型画素デバイスの製造方法に関する。
【背景技術】
【０００２】
光放出ディスプレー素子を用いるアクティブマトリックス型エレクトロルミネッセント（electroluminescent；ＥＬ）表示装置が広く知られている。ディスプレー素子は、例えばポリマー材料を用いた有機薄膜ＥＬ素子、又は、伝統的なIII-V族化合物半導体を用いた発光ダイオード（ＬＥＤ）を有する場合がある。最近の有機ＥＬ材料、特にポリマー材料の開発により、実際にこれらの材料が動画表示装置に使用可能であることが実証されている。これらの材料は、一般に、１対の電極間に挟まれた半導電性共役ポリマーの層を１層以上有する。なお、電極対の一方は透明であり、他方は正孔又は電子をポリマー層に注入するのに適した材料から成る。
【０００３】
アクティブマトリックス型ＥＬ表示装置は、一般に、行及び列の行列状の画素を有する。各画素のディスプレー素子への電流供給は、一般に薄膜トランジスタ（ＴＦＴ）を有するそれぞれの画素回路によって制御される。各画素回路内のＴＦＴの少なくとも１つは、しばしば駆動トランジスタと参照されるが、ディスプレー素子を流れる電流を調整するために用いられる。ディスプレーの動作中に駆動トランジスタの電気特性が安定していることが重要である。非晶質（アモルファス）シリコンのチャネルを備えるＴＦＴでは、連続電流を制御するように使用されるときに閾値ドリフト等の問題が生じることが知られている。このため、駆動トランジスタとして用いるためには、多結晶シリコン（ポリシリコン）のチャネルを備えるＴＦＴが、アモルファスシリコンＴＦＴより望ましい。しかしながら、あるＴＦＴと別のＴＦＴとの間のポリシリコンチャネルにおける構造ばらつきが、それらのＴＦＴ間の電気特性ばらつきを発生させる虞がある。
【０００４】
ポリシリコンＴＦＴ特性の不均一性に関連する問題に加え、ＥＬディスプレー素子には経時劣化の問題があることが知られている。例えば、配列内の特定画素の長期動作によって“焼き付き”が引き起こされ、同一信号で駆動されているにも拘わらず、結果的に出力強度が不均一になる。
【０００５】
画素出力の不均一性を補正するために、個々の画素回路の各々に光センサーを組み込むことが知られている。各々の光センサーは、それぞれの画素からの光出力を測定する機能を果たし、上述の不均一性の問題を補償するように画素回路に接続される（例えば、特許文献１参照；その内容はここに取り込まれる）。図１は、上述のような光フィードバック機構を用いる画素回路の一例を示している。この画素回路が、同様の回路の配列内の何百という中の１つであることは認識されるところである。各画素は、組を成すデータ用導体2の１つと、組を成す選択用導体4の1つとの交点で規定される。組を成す導体２、４の各々は支持基板にわたって実質的に互いに直交する方向に走っている。電源ライン6がＥＬディスプレー素子8に電流を供給するが、その電流は駆動トランジスタ10によって変調されている。画素回路はさらに光センサー12を有し、光センサー12は、ディスプレー素子8からの光出力を測定すなわち検出し、測定された光強度に従って駆動トランジスタ10を流れる電流を変調すなわち調整する機能を果たす。
【０００６】
光センサー、例えばＰＩＮダイオード、はアモルファスシリコンで形成されたものの方がポリシリコンで形成されたものより好ましい。なぜなら、アモルファスシリコンの光吸収作用は可視光域の部分全体で数桁高いからである。アモルファスシリコンの光センサーは、故に、関連する補正回路において遙かに高い信号対ノイズ比をもたらす。
【０００７】
上述の理由により、高品質アクティブマトリックス型ＥＬ表示装置の各画素回路は、ポリシリコンＴＦＴ及びアモルファスシリコン光センサーを有することが好ましい。図２は、図１に示される画素回路のＴＦＴ10及び光センサー12を通る部分でとった断面図である。図示されているＴＦＴ10は、隣接するドープされたポリシリコンのソース及びドレイン領域16及び17を備えるポリシリコンチャネル15を有するトップゲート型である。これらの領域はＮ型又はＰ型の何れでドープされてもよいが、しばしば、Ｎ型及びＰ型の双方のＴＦＴが同一基板に形成される。ゲート絶縁膜18がチャネル15を金属製ゲート20から分離している。ゲート20のパターン形成を行う際、光センサーコンタクト22が同じ金属層を用いて同時に定められる。それから、n-i-p積層体が光センサーコンタクト上に形成され、縦型アモルファスシリコンＰＩＮダイオード12を与える。この積層体は、Ｎ型アモルファスシリコン層24、より厚い真性アモルファスシリコン層25、及びＰ型アモルファスシリコン層26を有する。これらの層は続けて堆積され、そしてアイランド状にパターン形成される。
【０００８】
その後、アモルファスシリコンの積層体上に頂部ダイオードコンタクト28がインジウムスズ酸化物（ＩＴＯ）等の透明導電体で形成される。これにより、上方にあるＥＬディスプレー素子（図示せず）からの光100は、光センサーの真性層まで進むことができる。
【０００９】
n-i-p積層体の形成に関連する１つの大きな問題は、Ｐ型層26を堆積プロセス中にドープすることが困難なことである。ドーピングは一般に気相ドーピングによって実行される。害となる堆積チャンバー汚染を避けるように気相ドーピングを行うため、専用の装置及びガスが必要である。また、例えばＢ２Ｈ６等の必要なガスは取り扱いが特に危険なものとして分類されており、健康及び安全の観点からこのようなガスを作業場から排除しようとする圧力が高まっている。このことは、ポリシリコンＴＦＴと共にアモルファスシリコン光センサーを有するアクティブマトリックス型ＥＬ表示装置の大量生産に対し、大きな障害となっている。
【００１０】
基板に形成されたＴＦＴ及び薄膜ダイオード（ＴＦＤ）を有する半導体デバイスが知られている（特許文献２参照）。半導体層が堆積及びパターン形成され、各々のＴＦＴ及びＴＦＤのための別々の半導体アイランドを与える。ＴＦＴのアイランド、及びプレーナ構造で形成されるＴＦＤのアイランドの双方にＮ型及びＰ型領域をドープするため、プラズマドーピングが用いられる。この手法でのＴＦＤ形成に関連する１つの問題は、ダイオードのアモルファスシリコン真性領域が、ポリシリコンＴＦＴアイランドの処理に用いられる高温に耐えられなければならないことである。加熱されるべきトランジスタの積層体にアモルファスシリコンが近接しているとき、アモルファスシリコンを熱ダメージから保護することは困難である。特許文献２の装置におけるもう１つの問題は、一連の別々のアイランドがそれぞれのトランジスタ及びダイオードに対して形作られなければならないことである。
【特許文献１】国際公開第ＷＯ０１／２０５９１号パンフレット
【特許文献２】米国特許第５５８９６９４号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、光センサーを備えたアクティブマトリックス型画素デバイス及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一態様に従った製造方法は、ポリシリコンチャネル、及びドープされたソース及びドレイン領域を含む薄膜トランジスタ、並びにアモルファスシリコン真性領域で分離されたＰ型ドープ領域及びＮ型ドープ領域を有するＰＩＮダイオード、を有するアクティブマトリックス型画素デバイスの製造方法であって：
（ａ）複数のポリシリコンアイランドであり、各々が前記トランジスタの前記チャネル、並びに前記ソース及びドレイン領域をもたらすところの複数のポリシリコンアイランドを基板に形成する工程；及び
（ｂ）前記ＰＩＮダイオードの前記真性領域を設けるためのアモルファスシリコン層を、前記Ｐ型又はＮ型ドープ領域の１つをもたらす前記ポリシリコンアイランドの少なくとも１つの一部分に前記真性領域が重なり、且つ接触するように、堆積及びパターン形成する工程；を有する。ポリシリコンアイランドが処理された後にアモルファスシリコンを堆積することによって、アモルファスシリコンは有害な熱処理にさらされないため、より高品質のＰＩＮダイオードが製造される。
【００１３】
好ましくは、前記ソース及びドレイン領域、並びに前記ＰＩＮダイオードの前記Ｐ型又はＮ型ドープ領域の前記１つが、同一のポリシリコンアイランドによって設けられる。有利なことに、これにより、別個のドープされたコンタクトを形成する必要がなくなるため、処理工程数及び製造コストを削減することができる。
【００１４】
本発明の他の態様に従った画素デバイスは、基板に支持された複数のポリシリコンアイランドを有するアクティブマトリックス型画素デバイスであって、前記アイランドの各々が薄膜トランジスタのチャネル、並びにドープされたソース及びドレイン領域をもたらしており、当該画素デバイスがさらに、アモルファスシリコン真性領域で分離されたＰ型ドープ領域及びＮ型ドープ領域を有するＰＩＮダイオードであり前記真性領域が前記Ｐ型又はＮ型ドープ領域の１つをもたらす前記ポリシリコンアイランドの少なくとも１つの一部分に重なり、且つ接触しているＰＩＮダイオードを有する。ＰＩＮダイオードのアモルファスシリコン真性領域が、それとのコンタクトをもたらすドープされたＰ型及びＮ型領域の上に重なっている。これにより、アモルファスシリコンの堆積前にポリシリコンのドープ領域を処理することが可能になる。
【００１５】
本発明の好適な一実施態様では、ＰＩＮダイオードは、前記ＰＩＮダイオードの前記Ｐ型及びＮ型ドープ領域の何れもが、それぞれ１つの前記ポリシリコンアイランドによって設けられている、ところの横型構造を有する。
【００１６】
ＰＩＮダイオードのドープ領域の１つ又は双方が、トランジスタのソース／ドレイン領域とポリシリコンアイランドを共有するようにして、これらのアイランドはトランジスタに共有される。有利なことに、Ｐ型及びＮ型の双方の薄膜トランジスタからのドープ領域が、ＰＩＮダイオードの双方のドープ領域をもたらすように有効に使われ、それによって処理工程数がさらに削減される。なお、Ｎ型及びＰ型の双方の薄膜トランジスタを１枚の基板に設けることは一般的なことである。故に、薄膜ＰＩＮフォトダイオードを実現するために必要となる特別な処理工程はほとんどない。加えて、透明導電ゲートが設けられてもよく、このゲートは、絶縁層によって当該ゲートから分離された前記ＰＩＮダイオードの前記真性領域に上方で重ねられる。有利なことに、このゲートは、前記Ｎ型及びＰ型ドープ領域間の導電率を制御するために電圧を前記真性領域に印加する働きをし、実質的にゲート制御のＰＩＮダイオードをもたらす。
【００１７】
本発明の他の好適な実施態様では、ＰＩＮフォトダイオードは、Ｎ型アモルファスシリコン及びＰ型層が積層された縦型構造を有し、ドープされたコンタクトの１つが、基板に形成されたポリシリコンアイランドの１つによってもたらされる。例えば、トランジスタのソース及びドレイン領域がＮ型にドープされ、かつ、製造方法は：
（ｃ）頂部ＰＩＮダイオードコンタクトを形作るためのアルミニウム層を、前記ＰＩＮダイオードの前記真性領域に堆積及びパターン形成する工程；及び
（ｄ）アルミニウムイオンを下地の前記真性領域に拡散させて前記Ｐ型ドープ層を形成するために、前記頂部ＰＩＮダイオードコンタクトをアニールする工程；
をさらに有する。ドーパント源としてアルミニウムを用いることにより、このような縦型構造においてＰ型ドープされたコンタクトを設けるために気相ドーピングを使用する必要性が除去される。有利なことには、これにより、気相ドーピングを使用することに付随する危険が排除され、それによって、このＰ型領域を形成するプロセスは従来の方法より安価かつ安全なものとなる。
【００１８】
ディスプレー素子からの光が、例えば、ダイオードの真性領域に到達するようにするために、フォトダイオードの頂部コンタクトの部分は公知のエッチング技術を用いて除去され得る。本発明に係るアクティブマトリックス型画素デバイスの応用の一例に、光フィードバックを用いるアクティブマトリックス型ＥＬ表示装置がある。その光フィードバックにおいて、フォトダイオードは、該当するディスプレー素子からの光出力強度を測定し、被測定光強度に従って光出力を変調可能なように、当該フォトダイオードが接続されている駆動回路に信号を供給する。
【発明を実施するための最良の形態】
【００１９】
全図面を通して、同一の又は同様の部分を示す構成要素には同一の参照符号を用いることとする。図面は概略図に過ぎず、一定の縮尺で描かれていないことは理解されるところである。特に、ある特定の寸法が誇張されている一方で、その他の寸法は縮小されている。
【００２０】
ＰＩＮダイオード積層体の真性領域に必要なアモルファスシリコンの堆積前に、薄膜トランジスタ（ＴＦＴ）に必要な多結晶シリコン（ポリシリコン）アイランドを形成し得ることが、本発明者によって認識された。故に、アモルファスシリコンは、ポリシリコンアイランドの形成に必要な高温にさらされない。さらに、ポリシリコンＴＦＴのドープされたソース及びドレインのコンタクト領域が、アモルファスシリコン光センサーの少なくとも１つのドープ領域の形成に利用可能であることも、本発明者によって認識された。このようにドープ領域を共有することにより、光センサーに別個のドープ領域を与えることが不要になる。ここでは、ＴＦＴと光センサーとの間で少なくとも１つのドープ領域が共有される構造例について述べる。
【００２１】
図３は、基板14に配置された２つのＴＦＴ10a及び10bを示している。各々のＴＦＴはポリシリコンチャネル領域15a及び15bを備えている。第１のＴＦＴ10aはＮ型ドープされたソース及びドレイン領域16a及び17aを有している。第２のトランジスタ10bはＰ型ドープされたソース及びドレイン領域16a及び17aを有している。それぞれの金属製のソース及びドレインコンタクトは、単純化のため、ここでは示されていない。
各ＴＦＴのチャネル、ソース及びドレイン領域を形作るポリシリコンアイランドは公知の手法で形成される。例えば、アモルファスシリコン層が基板に堆積され、ソース及びドレイン領域がイオン注入によって選択的にドープされる。これに続き、アモルファスシリコン層が、アイランド状にパターン形成され、例えばレーザアニールによって結晶化される。アイランドを形成するための手法が変化に富むことは当業者が認識するところである。例えば、パターン形成工程前にシリコンを結晶化させることが知られている。
【００２２】
アクティブマトリックス配列は典型的に基板上に配置された何千ものＴＦＴを有する。しかしながら、図３では単純化のために２つのみが示されている。本発明の第１実施形態に従って、１つのＴＦＴ10aのＮ型ドープのドレイン領域17a、及び隣のＴＦＴのＰ型ドープのソース領域16bが、アモルファスシリコン光センサー12のためのドープされたコンタクトを定めるために用いられる。故に、図２の光センサーの別個のドープ領域が不要になる。この目的で用いられる隣接する２つのＴＦＴは反対導電型、すなわち１つがＮ型で１つがＰ型である。
【００２３】
光センサー12の真性領域を設けるため、真性アモルファスシリコン層が基板を覆うように堆積され、それぞれの対をなす隣接ＴＦＴ間に位置する個々のアイランド状にパターン形成される。各アイランドは、一方のＴＦＴのＮ型ドープ領域及び他方のＴＦＴのＰ型ドープ領域の一部の上方にあり、かつ、それらと接触している。
【００２４】
従って、光センサーとして機能することが可能なＰＩＮダイオードが、専用の気相ドーピング装置を必要とせずに基板に形作られる。有利なことに、この方法は簡易な、それ故に安価な、光センサーを組み込んだアクティブマトリックス型ＥＬ表示装置の製造方法を提供する。
【００２５】
第１実施形態に従った方法により得られる配置は、図３に示されるように横型ＰＩＮダイオードを有するが、これは、例えば図２の縦型配置に対して一定の効果をもたらす。第１に、確実に逆方向リーク電流を十分低い値にしてデバイスの効率的な動作を可能とするためには、縦型配置は比較的厚いアモルファスシリコン層、例えば0.25乃至1.50μmを必要とする。この厚さの層を設けることはかなり困難かつ時間を要するものである。対照的に、図３の光センサーのドープされたコンタクト領域間の間隔は隣接するＴＦＴ間の隔たりに等しい。この場合、より薄い真性層を用いても、逆方向リーク電流は許容される低いレベルに維持される。有利なことに、この真性層は堆積及びパターン形成によって簡易に形成されることができる。
【００２６】
その後、例えばSiO2のゲート絶縁膜18が基板を覆うように堆積される。そして、例えばアルミニウムの金属層が、基板を覆うように堆積され、各ＴＦＴのゲート20a、20bを形作るようにパターン形成される。それから、透明な導電性のゲート30が同様の方法でn-i-pダイオードの真性領域の上方に形成される。ゲート30は、動作に際し、ドープされたコンタクト間の導電率をある程度制御できるように、ダイオードに電圧を印加することに役に立つ。例えば、隣の絶縁体からの電荷が、チャネルに蓄積してオフ電流に影響を及ぼす場合があるが、ゲート30に印加されたバイアス電圧はオフ電流を効果的に最小化することができる。ゲート30の透明性は、ディスプレー素子からの光100がそれを透過することを可能にするために必要である。
【００２７】
光センサー上方のゲート30は随意的な特徴部であり、共有ドープ領域によってもたらされる効果を逸脱することなく、必要に応じて省略され得るものである
図４及び５を参照するに、縦型n-i-p積層体は、１つのポリシリコンＴＦＴのドープ領域をＮ型領域に用いることによって設けられ得る。Ｐ型領域は、アルミニウムを真性アモルファスシリコンアイランド上に堆積し、さらに、アルミニウムがアモルファスシリコン内に拡散することによってそれをＰ型にドープするように、アニールすることによって形成される。それから、アルミニウムは下地のＰ型領域が露出されるようにパターン形成される。この第２実施形態に従った光センサーの製造について述べる。
【００２８】
上述の実施形態と同様の手法にて、アモルファスシリコン層の堆積、パターン形成及びアニールによって、ポリシリコンアイランドが基板14に形成される。Ｎ型ソース及びドレイン領域16、17が、アモルファスシリコンのアニールに先立つイオン注入により定められる。そして、絶縁層が基板を覆うように堆積され、ゲート絶縁膜18が設けられる。そして、金属製のゲート電極20がチャネル15を覆うように形成される。保護層35が基板全体を覆うように堆積される。次に、保護層内にコンタクト窓が開けられ、Ｎ型ドレイン領域17を露出させる。そして、真性アモルファスシリコン層が、基板を覆うように堆積され、さらに、図４に示されるように、Ｎ型ドレイン領域17の部分に接するアイランド25’が形作られるようにパターン形成される。このアイランドは、縦型光センサーの本体を提供するものである。下方にあるＴＦＴのソース及びドレイン領域16、17にコンタクトすることが可能なように、ビア群が保護層に形成される。
【００２９】
そして、アルミニウム層が堆積及びパターン形成され、ソース及びドレインコンタクト36、37、並びに頂部の光センサーのコンタクト40が形作られる。このためには、代わりにアルミニウム合金が用いられ得る。次に、頂部光センサーコンタクト40が、例えば200℃で20分間の加熱によってアニールされる。このアニール処理により、アルミニウムイオンが下地の真性アイランド25’に拡散させられて領域をＰ型にドープする。さらに、アニールにより、ドープされたＰ型領域の少なくとも一部分が結晶化し、そのことによってドーピング効果が高められる。
【００３０】
図５を参照して、その後、アルミニウムの頂部光センサーコンタクト40の一部がエッチングで除去されることによって、Ｐ型領域26の頂部表面の一部が露出される。これにより、上方のディスプレー素子から放出される光100に対してＰＩＮ積層体をさらすことが可能になる。
【００３１】
この方法より、気相ドーパントを用いることなく、高度に効率的なＰ型コンタクト26を形成することができる。
【００３２】
本発明の第３実施形態（図示せず）では、ＰＩＮダイオードのアモルファスシリコン真性領域は、ゲート電極の上方に位置しており、絶縁層によってゲート電極から絶縁されている。これはダイオードに、基板側からの当該ＴＦＴとは関係が薄い周辺光が光電流を発生させることを防止する遮光を提供する。無用な周辺光は、該当するディスプレー素子からの光出力強度の測定を不正確なものにし得るので、このような配置は特に、ＥＬディスプレーの光フィードバック回路に用いられるとき有益である。
【００３３】
ＰＩＮダイオードのＮ型にドープされたコンタクト、及び／又はＰ型にドープされたコンタクトは、本発明の本質を逸脱することなく、ＴＦＴの一部を形成しないポリシリコンアイランドによっても設けられ得る。
【００３４】
要するに、基板に支持された回路であって、ポリシリコンＴＦＴ及びアモルファスシリコン薄膜ＰＩＮダイオードを含む回路を有するアクティブマトリックス型画素デバイス、例えばＥＬ表示措置、が提供される。ＰＩＮダイオードのためのアモルファスシリコン層が堆積される前に、ポリシリコンアイランドが形成される。これにより、アモルファスシリコンが高温処理にさらされることが回避される。ＴＦＴはドープされたソース／ドレイン領域を有し、その内の１つがダイオードのＮ型又はＰ型のドープ領域をも提供する。有利なことに、別個のドープ領域をフォトダイオードに設けることが不要になり、それによって処理コストが削減される。反対導電型にドープされたソース／ドレイン領域を有する第２のＴＦＴが、ダイオードの他方のドープ領域を提供する。真性領域が、それぞれのポリシリコンアイランドの各々に重なるように、２つのＴＦＴ間に横方向に配置される。
【００３５】
この開示から、多数の他の変更及び変形が当業者に明らかになるであろう。そのような変更及び変形には、技術的に既に知られたその他の特徴、及び、ここで開示された特徴に代わって、あるいは加えて使用されるその他の特徴が含まれる。
【図面の簡単な説明】
【００３６】
【図１】回路部品の公知の配置を有する、アクティブマトリックス型ＥＬ表示装置の画素回路を示す回路図である。
【図２】図１に示される画素回路の部分断面図である。
【図３】本発明の第１実施形態に従った光センサーを有する画素回路の部分断面図である。
【図４】本発明の第２実施形態に従った光センサーを有する画素回路の、製造段階での部分断面図である。
【図５】本発明の第２実施形態に従った光センサーを有する画素回路の、図４と異なる製造段階での部分断面図である。
【図１】
2007524197.tif 000003
【図２】
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【図３】
2007524197.tif 000005
【図４】
2007524197.tif 000006
【図５】
2007524197.tif 000007
【国際調査報告】
2007524197.tif 000008
2007524197.tif 000009
2007524197.tif 000010