(57)【要約】  集積回路は、半導体基板の上に形成された埋込絶縁層と、当該埋込絶縁層の上に形成された半導体メサとを有する。低抵抗率のガード・リングは、半導体メサを実質的に囲み、そして半導体基板と接触している。低抵抗率のガード・リングは、接地され、そして半導体メサをＲＦ信号から分離する。
2007531281.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上の埋込絶縁層と、
前記埋込絶縁層の上の半導体メサと、
前記半導体メサを実質的に囲むガード・リングと、を備え、
前記ガード・リングは、前記半導体基板と接触し、前記半導体メサに対してＲＦ分離を与えるよう構成されている、
集積回路。
【請求項２】
前記半導体基板は、高抵抗率の半導体基板を含む、請求項１に記載の集積回路。
【請求項３】
前記半導体基板は、シリコン基板を含み、
前記埋込絶縁層は、埋込シリコン酸化物層を含み、
前記半導体メサは、シリコン・メサを含む、
請求項１に記載の集積回路。
【請求項４】
前記シリコン基板は、高抵抗率のシリコン基板を含む、請求項３に記載の集積回路。
【請求項５】
前記半導体基板は、前記ガード・リングにより接触されている範囲にドーピングされている、請求項１に記載の集積回路。
【請求項６】
前記半導体基板は、高抵抗率の半導体基板を含む、請求項５に記載の集積回路。
【請求項７】
前記半導体基板は、シリコン基板を含み、
前記埋込絶縁層は、埋込シリコン酸化物層を含み、
前記半導体メサは、シリコン・メサを含む、
請求項５に記載の集積回路。
【請求項８】
前記シリコン基板は、高抵抗率のシリコン基板を含む、請求項７に記載の集積回路。
【請求項９】
絶縁リングを前記ガード・リングと前記半導体メサとの間に更に備え、
前記絶縁リングは、前記半導体メサを囲む、
請求項１に記載の集積回路。
【請求項１０】
前記半導体基板が、高抵抗率の半導体基板から成る請求項９記載の集積回路。
【請求項１１】
前記半導体基板は、シリコン基板を含み、
前記埋込絶縁層は、埋込シリコン酸化物層を含み、
前記絶縁リングは、シリコン酸化物絶縁リングを含み、
前記半導体メサは、シリコン・メサを含む、
請求項９に記載の集積回路。
【請求項１２】
前記シリコン基板は、高抵抗率のシリコン基板を含む、請求項１１に記載の集積回路。
【請求項１３】
前記半導体基板は、前記ガード・リングにより接触されている範囲にドーピングされている、請求項９に記載の集積回路。
【請求項１４】
前記半導体基板は、高抵抗率の半導体基板を含む、請求項１３に記載の集積回路。
【請求項１５】
前記半導体基板は、シリコン基板を含み、
前記埋込絶縁層は、埋込シリコン酸化物層を含み、
前記絶縁リングは、シリコン酸化物絶縁リングを含む、
前記半導体メサは、シリコン・メサを含む、
請求項１３に記載の集積回路。
【請求項１６】
前記シリコン基板は、高抵抗率のシリコン基板を含む、請求項１５に記載の集積回路。
【請求項１７】
前記ガード・リングは、低抵抗率のガード・リングを含む、請求項１に記載の集積回路。
【請求項１８】
前記ガード・リングは、金属ガード・リングを含む、請求項１に記載の集積回路。
【請求項１９】
前記金属ガード・リングは、タングステン・ガード・リングを含む、請求項１８に記載の集積回路。
【請求項２０】
半導体基板と、
前記半導体基板の上の埋込絶縁層と、
前記埋込絶縁層の上の第１の半導体メサと、
前記埋込絶縁層の上の第２の半導体メサと、
前記第１の半導体メサを実質的に囲む第１のガード・リングと、を備え、
前記第１のガード・リングは、前記半導体基板と接触し、前記第１の半導体メサに対してＲＦ分離を与えるよう構成されており、
前記第２の半導体メサを実質的に囲む第２のガード・リングを更に備え、
前記第２のガード・リングは、前記半導体基板と接触し、前記第２の半導体メサに対してＲＦ分離を与えるよう構成されている、
集積回路。
【請求項２１】
第３のガード・リングを前記第１のガード・リングと前記第２のガード・リングとの間に更に備え、
前記第３のガード・リングは、前記半導体基板と接触し、前記第１及び第２の半導体メサに対してＲＦ分離を与えるよう構成されている、
請求項２０に記載の集積回路。
【請求項２２】
前記半導体基板は、高抵抗率の半導体基板を含む、請求項２１に記載の集積回路。
【請求項２３】
前記半導体基板は、シリコン基板を含み、
前記埋込絶縁層は、埋込シリコン酸化物層を含み、
前記第１の半導体メサが、第１のシリコン・メサを含み、
前記第２の半導体メサが、第２のシリコン・メサを含む、
請求項２１に記載の集積回路。
【請求項２４】
前記半導体基板は、前記第１の金属ガード・リングにより接触されている第１の範囲にドーピングされており、
前記半導体基板は、前記第２の金属ガード・リングにより接触されている第２の範囲にドーピングされており、
前記半導体基板は、前記第３の金属ガード・リングにより接触されている第３の範囲にドーピングされている、
請求項２１に記載の集積回路。
【請求項２５】
第１及び第２の絶縁リングを更に備え、
前記第１の絶縁リングは、前記第１の半導体メサを囲み、且つ前記第１の金属ガード・リングと前記第１の半導体メサとの間にあり、
前記第２の絶縁リングは、前記第２の半導体メサを囲み、且つ前記第２の金属ガード・リングと前記第２の半導体メサとの間にある、
請求項２１に記載の集積回路。
【請求項２６】
前記半導体基板は、前記第１の金属ガード・リングにより接触されている第１の範囲にドーピングされており、
前記半導体基板は、前記第２の金属ガード・リングにより接触されている第２の範囲にドーピングされている、
請求項２５に記載の集積回路。
【請求項２７】
前記第１のガード・リングは、低抵抗率の第１のガード・リングを含み、
前記第２のガード・リングが、低抵抗率の第２のガード・リングを含み、
前記第３のガード・リングが、低抵抗率の第３のガード・リングを含み、
請求項２１に記載の集積回路。
【請求項２８】
前記第１のガード・リングは、第１の金属ガード・リングを含み、、
前記第２のガード・リングは、第２の金属ガード・リングを含み、
前記第３のガード・リングは、第３の金属ガード・リングを含み、
請求項２１に記載の集積回路。
【請求項２９】
前記第１の金属ガード・リングは、第１のタングステン・ガード・リングを含み、
前記第２の金属ガード・リングは、第２のタングステン・ガード・リングを含み、
前記第３の金属ガード・リングは、第３のタングステン・ガード・リングを含む、
請求項２８に記載の集積回路。
【請求項３０】
前記半導体メサは、サブ回路の一部であり、
前記サブ回路は、１又はそれより多くの他の半導体メサを含み、
前記第１の半導体メサ及び前記１又はそれより多くの他の半導体メサは、前記第１のガード・リングにより個々に囲まれ、
前記第３のガード・リングは、前記第１のガード・リングを囲んでいる、
請求項２１に記載の集積回路。
【請求項３１】
前記半導体基板は、前記第１のガード・リングにより接触されている第１の範囲にドーピングされ、
前記半導体基板は、前記第２のガード・リングにより接触されている第２の範囲にドーピングされている、
請求項２０記載の集積回路。
【請求項３２】
埋込絶縁層を半導体基板上に形成するステップと、
半導体特徴部が前記埋込絶縁層の一部分の上に形成されるように、前記半導体特徴部を１又はそれより多くの半導体層に形成するステップと、
前記埋込絶縁層は、当該埋込絶縁層を通って前記半導体基板に向けて下がって且つ前記埋込絶縁層の前記一部分を実質的に囲むトレンチを有し、前記１又はそれより多くの半導体層は、当該１又はそれより多くの半導体層を通り且つ前記半導体特徴部を実質的に囲むトレンチを有し、前記１又はそれより多くの半導体層を通る前記トレンチは、前記埋込絶縁層を通る前記トレンチと実質的に整列している、
導電性ガード・リングが前記半導体特徴部を実質的に囲むように、前記１又はそれより多くの半導体層を通る前記トレンチと前記埋込絶縁層を通る前記トレンチとを低抵抗率を有する導電性金属でもって充填するステップと
を備える集積回路の半導体特徴部をＲＦ分離する方法。
【請求項３３】
前記半導体基板は、高抵抗率の半導体基板を含む、請求項３２に記載の方法。
【請求項３４】
前記導電性ガード・リングにより接触されている前記半導体基板の範囲をドーピングするステップを更に備える、請求項３２に記載の方法。
【請求項３５】
絶縁リングは前記導電性ガード・リングと前記半導体特徴部との間にあるように、前記半導体特徴部を囲む前記絶縁リングを形成するステップを更に備える、請求項３２に記載の方法。
【請求項３６】
前記半導体特徴部は、第１の半導体特徴部を備え、
前記埋込絶縁層の前記一部分は、前記埋込絶縁層の第１の部分を含む、
前記埋込絶縁層を通る前記トレンチが、前記埋込絶縁層を通る第１のトレンチを含み、
前記１又はそれより多くの半導体層を通る前記トレンチは、前記１又はそれより多くの半導体層を通る第１のトレンチを含み、
前記導電性ガード・リングは、第１の導電性ガード・リングを含み、
前記方法は更に、
第２の半導体特徴部は前記埋込絶縁層の第２の部分の上に形成されるように、前記第２の半導体特徴部を前記１又はそれより多くの半導体層に形成するステップと、
前記埋込絶縁層は、当該埋込絶縁層を通って前記半導体基板に向けて下がって且つ前記埋込絶縁層の前記第２の部分を実質的に囲む第２のトレンチを有し、前記１又はそれより多くの半導体層は、当該１又はそれより多くの半導体層を通り且つ前記第２の半導体特徴部を実質的に囲む第２のトレンチを有し、前記１又はそれより多くの半導体層を通る前記第２のトレンチは、前記埋込絶縁層を通る前記第２のトレンチと実質的に整列され、
第２の導電性ガード・リングが前記第２の半導体特徴部を実質的に囲むように、前記１又はそれより多くの半導体層を通る第２のトレンチと前記埋込絶縁層を通る第２のトレンチとを低抵抗率を有する導電性材料でもって充填するステップと、
を備える請求項３２に記載の方法。
【請求項３７】
前記半導体基板と接触している、第３の導電性ガード・リングを前記第１の導電性ガード・リングと前記第２の導電性ガード・リングとの間に形成するステップを更に備える、請求項３６に記載の方法。
【請求項３８】
前記導電性ガード・リングを接地するステップを更に備える、請求項３２に記載の方法。
【請求項３９】
第１の半導体層を形成する半導体基板と、
前記第１の半導体層の上にある第２の半導体層に形成された半導体特徴部と、
前記半導体特徴部を実質的に囲むガード・リングと、を備え、
前記ガード・リングは、前記半導体基板と接触し、
前記ガード・リングは、前記半導体特徴部に対してＲＦ分離を与えるよう構成されている、
集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路におけるＲＦ分離に関する。
【背景技術】
【０００２】
半導体集積回路の製造における一般的傾向は、より多くの回路をより小さいウェハの実場所にパックすることができるように益々小さいデバイスを生成することにある。この傾向は、集積回路のデバイス間の間隙が詰まることを意味する。デバイス間の間隙が詰まるにつれ、隣接デバイスは、益々互いに作用をし、集積回路の性能を低下させる。
【０００３】
この相互作用効果を特徴付ける基本測定パラメータは、電気分離と呼ばれる。集積回路のデバイス間の高い電気分離、特に、高いＲＦ分離を達成することができるならば、それらのデバイスを共に一層近接した間隔で配置することができる。その結果、集積回路のダイ・サイズを最小化することができる。次いで、最小サイズは、より小さいパッケージングを意味し、従って、応用ＰＣＢボード上でより少ないスペースしか用いないですむことを意味する。また、ウェーハ処理コストが殆どチップ・サイズとは関係ないので、より小さい回路は、ウェーハ当たりより多くのダイが得られ、従って、ダイ当たりコストがより低くなることを意味する。
【０００４】
絶縁は、特に、アナログ集積回路にとって、また無線及び有線の通信応用に用いられるアナログ／デジタル混合型集積回路のような集積回路にとって重要である。一般的に、無線通信デバイスは、セルラ・フォンに対して９００ＭＨｚから１９００ＭＨｚのような高周波数信号を、また無線ＬＡＮ及び光ファイバ送受信器のような他の応用に対してそれより高い周波数（最大６ＧＨｚ又はそれより高い周波数）を用いている。
【０００５】
そのような周波数のＲＦ信号は、発生及び制御することが難しい。これらの信号はまた、それらが集積回路を含む全ての電子部品に存在する寄生特性により容易に結合されるので、互いに干渉する傾向を有する。そのような望ましくない寄生効果は、例えば、その上に集積回路が製作される導電性シリコン基板から生じる。受信器の貧弱な電気分離は、局部発振器の信号が受信器の出力に現れ、事実上アンテナで送信される。無線取締り機関は、受信器が放射することができる擬似信号の量を制限し、そして局部発振器の放射量を制限することは、これらの制限に適合するのに重要である。
【０００６】
ＳｉＯ２トレンチ分離及び導電性ガード・リングは、集積回路のデバイスを分離するため採用してきた分離技術（例えば、ＳＯＩプロセスを用いたように）である。誘電性トレンチ分離構造は、回路デバイス間に横方向障壁を与える。導電性ガード・リングを用いて、分離すべき範囲を囲む。両方の技術は、信号を分離し、そしてさもなければ、近接した間隔で配置されている隣接回路デバイスに対して性能を制限するであろう望ましくない結合を最小にする。
【０００７】
米国特許Ｎｏ．６，３５５，５３７は、２つの分離トレンチ（通常直線状）が分離すべきデバイスの周りに形成される二重リング手法を開示する。２つの分離トレンチ間のシリコンが、導電性ガード・リング領域を形成するようドーピングされ、そして接地されたコンタクトが、導電性ガード・リング領域に適用される。分離トレンチは、シリコン酸化物又は酸化物／ポリシリコンのような誘電体でもって充填される。この接地されたガード・リング領域と、その上に集積回路を形成するＳＯＩを使用することと、ＳＯＩの基板のため高抵抗率の材料を使用することとは、非常にＲＦ分離を改善する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、米国特許Ｎｏ．６，３５５，５３７に開示されたプロセスは、主に、エピタキシャル層が１マイクロメートルのオーダである厚いＳＯＩ用である。更に、米国特許Ｎｏ．６，３５５，５３７に開示されたプロセスは、低抵抗率のＲＦ信号経路を形成するｎ＋埋込層に依拠している。また、米国特許Ｎｏ．６，３５５，５３７に開示されたプロセスは、ＢｉＣＭＯＳ（バイポーラＣＭＯＳ）に依存している。
【０００９】
米国特許Ｎｏ．５，６６１，３２９は、分離溝を集積回路の活性領域の周りに使用することを開示する。この分離溝の１つの欠点は、外部ＲＦパワーが相変わらず分離溝を通って活性領域まで進むことができることである。更に、この分離溝は、主に、歩留まりの改善のためであって、ＲＦ分離のためを意図していないようにみえる。従って、米国特許Ｎｏ．５，６６１，３２９は、ＲＦ分離の問題に対処していないようにみえ、そしてＲＦパワーにより生成された電界を終端させる意図を示していないようにみえる。
【課題を解決するための手段】
【００１０】
本発明の一面によれば、集積回路は、半導体基板と、前記半導体基板の上の埋込絶縁層と、前記埋込絶縁層の上の半導体メサと、前記半導体メサを実質的に囲むガード・リングとを備える。前記ガード・リングは、前記半導体基板と接触しており、そして前記ガード・リングは、前記半導体メサに対してＲＦ分離を与えるよう構成されている。
【００１１】
本発明の別の面によれば、集積回路は、半導体基板と、前記半導体基板の上の埋込絶縁層と、前記埋込絶縁層の上の第１の半導体メサと、前記埋込絶縁層の上の第２の半導体メサと、前記第１の半導体メサを実質的に囲む第１のガード・リングと、前記第２の半導体メサを実質的に囲む第２のガード・リングとを備える。前記第１のガード・リングは、前記半導体基板と接触しており、そして前記第１のガード・リングは、前記第１の半導体メサに対してＲＦ分離を与えるよう構成されている。前記第２のガード・リングは、前記半導体基板と接触しており、そして前記第２のガード・リングは、前記第２の半導体メサに対してＲＦ分離を与えるよう構成されている。
【００１２】
本発明の更に別の面によれば、集積回路の半導体特徴部をＲＦ信号から分離する方法は、埋込絶縁層を半導体基板上に形成するステップと；半導体特徴部が前記埋込絶縁層の一部分の上に形成されるように、前記半導体特徴部を１又はそれより多くの半導体層に形成するステップであって、前記埋込絶縁層が、当該埋込絶縁層を通って前記半導体基板に向けて下がって且つ前記埋込絶縁層の前記一部分を実質的に囲むトレンチを有し、前記１又はそれより多くの半導体層が、当該１又はそれより多くの半導体層を通り且つ前記半導体特徴部を実質的に囲むトレンチを有し、前記１又はそれより多くの半導体層を通る前記トレンチが、前記埋込絶縁層を通る前記トレンチと実質的に整列している、半導体特徴部を１又はそれより多くの半導体層に形成する前記ステップと；導電性ガード・リングが前記半導体特徴部を実質的に囲むように、前記１又はそれより多くの半導体層を通る前記トレンチと前記埋込絶縁層を通る前記トレンチとを低抵抗率を有する導電性金属でもって充填するステップとを備える。
【００１３】
本発明の更に別の面によれば、集積回路は、半導体基板と、半導体特徴部と、ガード・リングとを備える。前記半導体基板は、第１の半導体層を形成する。前記半導体特徴部は、第２の半導体層に形成され、そして当該第２の半導体層は、前記第１の半導体層の上にある。前記ガード・リングが、半導体特徴部を実質的に囲み、前記ガード・リングが、前記半導体基板と接触しており、そして前記ガード・リングが、前記半導体特徴部に対してＲＦ分離を与えるよう構成されている。
【００１４】
本発明のこれら及び他の特徴及び利点は、図面と一緒に本発明の詳細な考慮から一層明らかになるであろう。
【発明を実施するための最良の形態】
【００１５】
図１に示されるように、本発明の一実施形態に従った半導体集積回路１０は、単一のＳＯＩ基板１２を含む。ＳＯＩ基板１２は、典型的には、シリコン・ハンドル・ウェーハと、当該シリコン・ハンドル・ウェーハの上の埋込酸化物層と、当該埋込酸化物層の上にあり且つ集積回路の電子デバイスを形成するため処理される１又はそれより多いシリコン層とを含む。しかしながら、本発明は、バルク・シリコンのような非ＳＯＩ基板、及びＳＯＳ（シリコン・オン・サファイア）基板のような他のＳＯＩ基板に適用することができる。
【００１６】
ＳＯＩ基板１２は、第１のデバイス・メサ１６を分離する第１の分離ガード・リング１４と、第２のデバイス・メサ２０を分離する第２の分離ガード・リング１８とを含む。その上、オプションの第１の誘電性リング２２を第１の分離ガード・リング１４と第１のデバイス・メサ１６との間に設けてよく、そしてオプションの第２の誘電性リング２４を第２の分離ガード・リング１８と第２のデバイス・メサ２０との間に設けてよい。誘電性リング２２及び２４の誘電体は、シリコン酸化物、又は例えば、酸化物／窒化珪素のような他の物質であってよい。
【００１７】
第１のデバイス・メサ１６及び第２のデバイス・メサ２０は、それぞれ、例えば、１又はそれより多くのトランジスタ、及び／又は１又はそれより多くのダイオード、及び／又は１又はそれより多くのキャパシタ、及び／又は１又はそれより多くの抵抗等のような多くの異なる種類のデバイスを備え得る。従って、いずれの種類の１又は複数の半導体素子を第１及び第２のデバイス・メサ１６及び２０のそれぞれに形成し得る。従って、第１及び第２のデバイス・メサ１６及び２０のそれぞれは、単一の素子又はサブ回路を形成するそのような１つの、又は２つの、或いはそれより多くの素子を含み得る。半導体素子は、能動型、又は受動型、或いはそれら両方の組み合わせであってよい。更に、任意の数のデバイス、デバイス・メサ及び分離ガード・リングをＳＯＩ基板１２上に含んでよい。
【００１８】
図２に示されるように、ＳＯＩ基板１２は、シリコン・ハンドル・ウェーハ４０と、第１のデバイス・メサ１６をシリコン・ハンドル・ウェーハ４０から分離する埋込絶縁層４２とを含む。一例として、シリコン・ハンドル・ウェーハ４０は、ｐ単結晶シリコンから形成され、そして埋込絶縁層４２は、シリコン酸化膜から形成される。シリコン・ハンドル・ウェーハ４０は、例えば、１ＫΩ／ｃｍのような高いΩ／ｃｍ定格を有する高抵抗率（高いＺ）基板であることが好ましい。１ＫΩ／ｃｍ基板が非常に良好に機能する一方、１８Ω／ｃｍ又はそれより高い抵抗率のような他の抵抗率（又はＺ）を有する基板も用いることができる。
【００１９】
第１の分離ガード・リング１４は、第１のデバイス・メサ１６を囲んでいる。第１の分離ガード・リング１４の形成中に、埋込絶縁層４２の上の全ての層（いずれの浅いトレンチ分離酸化物を含む）、及び埋込絶縁層４２は、第１の分離ガード・リング１４を製作するため以下で説明するように処理されるであろうトレンチを形成するように選択的に除去される。
【００２０】
トレンチにより露出されているシリコン・ハンドル・ウェーハ４０の部分は、例えば、イオン注入によりドーピングされ得る。このドーピングは、第１の分離ガード・リング１４とシリコン・ハンドル・ウェーハ４０との間のオーム接点を改善する。トレンチは、低抵抗率の材料でもって充填されて、第１の分離ガード・リング１４を形成する。この低抵抗率の材料は、例えば、タングステン、アルミニウム、又は銅のような導電性金属である。しかしながら、これらの金属以外の導電性金属を低抵抗率の材料として用いることができる。そのような低抵抗率の材料の例示的抵抗率は、５×１０−３Ω・ｃｍである。
【００２１】
図２に示されるように、第１の誘電性リング２２は、埋込絶縁層４２に向けて下がるように形成される。
【００２２】
第１の分離ガード・リング１４は、第１のデバイス・メサ１６を囲み、そして第１の分離ガード・リング１４はまた、第１のデバイス・メサ１６を周囲のフィールドｎ−層４４から分離する。１又はそれより多くの金属コンタクト４８が、第１の分離ガード・リング１４に適用されて、低い抵抗ＲＦ接地を対応の１又はそれより多くの導体５０に沿って与える。１又はそれより多くの導体５０は、オンチップ金属を介して局部接地に、又はより良好な分離のためオフチップ接地に結合され得る。
【００２３】
従って、第１の分離ガード・リング１４は、接地電位レベルに接続されている金属層への低抵抗率のＲＦ経路を形成する。
【００２４】
図１及び図３に示されるように、第２の分離ガード・リング１８は、第２のデバイス・メサ２０を囲んでいる。第２の分離ガード・リング１８はまた、シリコン・ハンドル・ウェーハ４０と接触しており、そしてシリコン・ハンドル・ウェーハ４０は、第２の分離ガード・リング１８とシリコン・ハンドル・ウェーハ４０との間のオーム接点を改善するようにシリコン・ハンドル・ウェーハ４０が第２の分離ガード・リング１８と接触する場所にドーピングされる。
【００２５】
１又はそれより多くのコンタクト６２が、第２の分離ガード・リング１８に適用されて、低い抵抗ＲＦ接地を対応の１又はそれより多くの導体６４に沿って与える。
【００２６】
第１及び第２の分離ガード・リング１４及び１８は、ＲＦパワーにより生成された電界が第１及び第２の分離ガード・リング１４及び１８及び導体５０及び６４を介して接地に終端されるので、優秀なＲＦ分離を与える。これらのＲＦ接地された終端を第１及び第２のデバイス・メサ１６及び２０の周りに有することにより、ＲＦ分離が改善される。また、ＳＯＩ基板１２の埋込絶縁層４２の使用は、追加のＲＦ分離を与え、そしてＳＯＩ基板１２の高抵抗率（又は高Ｚ）のシリコン・ハンドル・ウェーハ４０の使用は、シリコン・ハンドル・ウェーハ４０をＲＦパワーに対して高抵抗の経路にすることによりＲＦ分離を改善する。いずれの漏洩ＲＦパワーは、高Ｚ基板をシリコン・ハンドル・ウェーハ４０のため用いる場合当該シリコン・ハンドル・ウェーハ４０でないであろう最小抵抗の経路を好むであろう。
【００２７】
更に、本発明は、薄いＳＯＩを高度の混合（アナログ及びデジタル）型信号／ＲＦ・ＣＭＯＳ技術に対して用いることができることを意図する。例えば、ｎ−型層４４は、ＢｉＣＭＯＳに用いられる１マイクロメートル層の代わりに０．１６マイクロメートルのオーダであってよい。また、図２及び図３に示されるように、埋込絶縁層４２は、トレンチの中では完全に除去され、そのトレンチ内に、第１及び第２の分離ガード・リング１４及び１６が、当該第１及び第２の分離ガード・リング１４及び１６がシリコン・ハンドル・ウェーハ４０に直接接触することを可能にすることにより一層良好なＲＦ分離を結果として生じるよう形成される。更に、シリコン・ハンドル・ウェーハ４０と接触するため用いられる材料は、従来のデバイスより著しく低い抵抗率を有して、その結果より良好なＲＦ分離をもたらす。しかしながら、本発明は、第１及び第２の分離ガード・リング１４及び１８の形成に金属を使用することに制限されないことに注目すべきである。また、代わりに、その場所にドーピングされた低抵抗率の材料／ＳＥＧ（選択エピタキシャル成長）を用いて、トレンチを第１及び第２の分離ガード・リング１４及び１６の形成中に充填することができる。
【００２８】
半導体集積回路１０を製造するプロセスが、図４から図６と関連してより詳細に示される。図４に示されるように、シリコン・ハンドル・ウェーハ４０は、その主表面の上に埋込絶縁層４２を形成することにより調製される。埋込絶縁層４２は、例えば、シリコン・ハンドル・ウェーハ４０の中への酸素の高エネルギ高線量イオン注入により形成される。代替として、埋込絶縁層４２は、例えば、ボンデッド・ウェーハ・プロセスを用いることにより形成される。
【００２９】
図５に示されるように、ｎ−層４４は、埋込絶縁層４２の表面の上にエピタキシャル成長により成長される。図６に示されるように、第１の分離ガード・リング１４及び第１の誘電性リング２２のための各トレンチが、例えば、ＲＩＥによるような異方性エッチングにより形成される。詳細には、第１の分離ガード・リング１４のためのトレンチは、ｎ−層４４の主表面からシリコン・ハンドル・ウェーハ４０まで延びる。第１の誘電性リング２２のためのトレンチは、ｎ−層４４の主表面から埋込絶縁層４２まで延びる。フォトレジスト７０をエッチングのためのマスクとして用いる。代替として、ハード・マスクをフォトレジスト７０の代わりにエッチングのためのマスクとして用いてもよい。
【００３０】
フォトレジスト７０が除去された後で、第１の分離ガード・リング１４のためのトレンチは、例えば、金属のような導電性材料でもって充填され、そして第１の誘電性リング２２のためのトレンチが、例えば、シリコン酸化物のような絶縁物でもって充填される。この絶縁物は、例えば、シリコン酸化膜をｎ−層４４の主表面の上にＣＶＤ方法により被着し、次いで当該シリコン酸化膜を元に戻すようエッチングすることにより形成される。シリコン酸化膜は、第１の誘電性リング２２を形成するため用いられるトレンチの内部を除いてオーバエッチングで除去される。第１の誘電性リング２２を形成するため用いられるトレンチは、代替として、例えば、酸化物／窒化珪素のような他の材料でもって充填される。
【００３１】
図７は、集積回路８０の例示的レイアウトの上面図である。集積回路８０は、２つのサブ回路８２及び８４を有するが、当該集積回路８０は、追加のサブ回路（図示せず）を有し得る。サブ回路８２は、例えば、低雑音増幅器であってよく、そしてサブ回路８４は、例えば、電圧制御発振器であってよい。
【００３２】
サブ回路８２は、デバイス・メサ８６、８８及び９０のような１又はそれより多くのデバイス・メサを含む。デバイス・メサ８６は、分離ガード・リング９２により囲まれ、デバイス・メサ８８は、分離ガード・リング９４により囲まれ、そしてデバイス・メサ９０は、分離ガード・リング９６により囲まれる。分離ガード・リング９２、９４及び９６は、それらがその上に集積回路８０を形成する半導体基板９８の対応のドーピングされた範囲と接触するようにして、図１から図６に示されるように構成される。集積回路８０のチップ金属１００は、分離ガード・リング９２、９４及び９６と一緒の状態で結合し、且つ接地されたリード１０２と結合する。
【００３３】
サブ回路８４は、デバイス・メサ１０４、１０６及び１０８のような１又はそれより多くのデバイス・メサを含む。デバイス・メサ１０４は、分離ガード・リング１１０により囲まれ、デバイス・メサ１０６は、分離ガード・リング１１２により囲まれ、そしてデバイス・メサ１０８は、分離ガード・リング１１４により囲まれる。分離ガード・リング１１０、１１２及び１１４はまた、それらがその上に集積回路８０を形成する半導体基板９８の対応のドーピングされた範囲と接触するようにして、図１から図６に示されるように構成される。集積回路８０のチップ金属１１６は、分離ガード・リング１１０、１１２及び１１４と一緒の状態で結合し、且つ接地リード線１１８と結合する。
【００３４】
分離ガード・リング９２、９４及び９６は、第１の分離ガード・リングであると考え、そして分離ガード・リング１１０、１１２及び１１４は、第２の分離ガード・リングと考えることができる。図７に見られるように、集積回路８０は、サブ回路８２を囲み且つサブ回路８２をサブ回路８４から分離する第３の分離ガード・リング１２０を含む。第３の分離ガード・リング１２０は、それがその上に集積回路８０を形成する半導体基板９８の対応のドーピングされた範囲と接触するようにして、図１から図６に示されるように構成される。集積回路８０のチップ金属１２２は、第３の分離ガード・リング１２０を、オフチップ接地へ結合されるボンド・パッド１２４に結合する。
【００３５】
本発明の或る一定の変更態様が、上記で説明された。他の変更態様が、本発明の技術における当業者にとって行われるであろう。例えば、前述したように、シリコン・ハンドル・ウェーハ４０は、ｐ−シリコン・ハンドル・ウェーハであってもよく、そして層４４は、ｎ−層４４であってよい。しかしながら、他の導電率のタイプを、代わりに、これらの層に対して用い得る。
【００３６】
従って、本発明の記述は、例示としてのみであり、そして当業者を教示する目的のため本発明を実行する最良モードであると解釈されるべきである。詳細は、本発明の趣旨から逸脱することなしに実質的に変えられ得て、そして添付の特許請求の範囲内にある全ての変更の独占的使用が、確保されているものである。
【図面の簡単な説明】
【００３７】
【図１】本発明に従った半導体集積回路を示す上面図である。
【図２】図１の半導体集積回路を線２−２について示す断面図である。
【図３】図１の半導体集積回路を線３−３について示す断面図である。
【図４】図２に示す半導体集積回路の製造方法を示す断面図の一つである。
【図５】図２に示す半導体集積回路の製造方法を示す断面図の一つである。
【図６】図２に示す半導体集積回路の製造方法を示す断面図の一つである。
【図７】本発明を組み込む集積回路の例示的レイアウトの上面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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