(57)【要約】  集積回路（ＩＣ）は、多数の埋込型テスト回路を含み、それらはすべて、テスト負荷に結合されたリング発振器を含んでいる。テスト負荷は、リング発振器における直接短絡か、または、ＩＣの配線層のうちの１つを表わす配線負荷である。各埋込型テスト回路についてモデル方程式が定義され、各モデル方程式は、その関連する埋込型テスト回路の出力遅延を、フロントエンドオブライン（ＦＥＯＬ）パラメータおよびバックエンドオブライン（ＢＥＯＬ）パラメータの関数として特定する。次に、テスト回路出力遅延の関数としてのさまざまなＦＥＯＬパラメータおよびＢＥＯＬパラメータについて、モデル方程式を解く。最後に、測定された出力遅延値をこれらのパラメータ方程式に代入して、さまざまなＦＥＯＬパラメータおよびＢＥＯＬパラメータについての実際の値を生成し、それにより、懸念されるどの区域も迅速かつ正確に識別されるようにする。
2007520055.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）を分析するための方法であって、
ＩＣの第１の埋込型テスト回路からの第１の遅延値を測定するステップを含み、第１の埋込型テスト回路は、第１のテスト負荷に結合された第１のリング発振器を含んでおり、第１のテスト負荷は、ＩＣの第１の配線層に少なくとも部分的に形成されており、前記方法はさらに、
ＩＣの第２の埋込型テスト回路からの第２の遅延値を測定するステップを含み、第２の埋込型テスト回路は負荷のないテスト回路であり、第２の埋込型テスト回路は第２のリング発振器を含んでおり、第２のリング発振器は第１のリング発振器と実質的に同様であり、前記方法はさらに、
第１の遅延値を第２の遅延値と比較するステップを含む、方法。
【請求項２】
第１の遅延値を第２の遅延値と比較するステップは、１組のパラメータ方程式を作成するステップを含み、１組のパラメータ方程式は、
第１の遅延値および第２の遅延値の関数として第１のフロントエンドオブライン（ＦＥＯＬ）パラメータを特定する第１のパラメータ方程式と、
第１の遅延値および第２の遅延値の関数として第１のバックエンドオブライン（ＢＥＯＬ）パラメータを特定する第２のパラメータ方程式とを含み、第１のＢＥＯＬパラメータは、少なくとも１つの配線層の特性を表わしている、請求項１に記載の方法。
【請求項３】
１組のパラメータ方程式を作成するステップは、
第１の埋込型テスト回路に第１のモデル方程式を与えるステップを含み、第１のモデル方程式は、第１のＦＥＯＬパラメータおよび第２のＢＥＯＬパラメータの関数として第１の遅延値を特定し、前記作成するステップはさらに、
第２の埋込型テスト回路に第２のモデル方程式を与えるステップを含み、第２のモデル方程式は、第１のＦＥＯＬパラメータおよび第２のＢＥＯＬパラメータの関数として第２の遅延値を特定し、前記作成するステップはさらに、
第１のＦＥＯＬパラメータについて、第１のモデル方程式および第２のモデル方程式を解き、第１のパラメータ方程式を作成するステップと、
第１のＢＥＯＬパラメータについて、第１のモデル方程式および第２のモデル方程式を解き、第２のパラメータ方程式を作成するステップとを含む、請求項２に記載の方法。
【請求項４】
第１のモデル方程式は、第１のＦＥＯＬ補正係数によって乗算された第１のＦＥＯＬパラメータ変数と、第１のＢＥＯＬ補正係数によって乗算された第１のＢＥＯＬパラメータ変数とを含み、
第２のモデル方程式は、第２のＦＥＯＬ補正係数によって乗算された第１のＦＥＯＬパラメータ変数と、第２のＢＥＯＬ補正係数によって乗算された第１のＢＥＯＬパラメータ変数とを含む、請求項３に記載の方法。
【請求項５】
第１のＦＥＯＬパラメータはトランジスタ速度であり、第１のＦＥＯＬ補正係数および第２のＦＥＯＬ補正係数は１に等しい、請求項４に記載の方法。
【請求項６】
第１の遅延値を第２の遅延値と比較するステップは、
第１の遅延値および第２の遅延値を第１のパラメータ方程式に代入して、第１のＦＥＯＬパラメータについての実際の値を得るステップと、
第１のＦＥＯＬパラメータについての実際の値を、第１のＦＥＯＬパラメータについての予想値と比較するステップと、
第１の遅延値および第２の遅延値を第２のパラメータ方程式に代入して、第１のＢＥＯＬパラメータについての実際の値を得るステップと、
第１のＢＥＯＬパラメータについての実際の値を、第１のＢＥＯＬパラメータについての予想値と比較するステップとをさらに含む、請求項３に記載の方法。
【請求項７】
ＩＣはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）であり、
第１の遅延値を測定するステップは、ＦＰＧＡを測定回路になるよう構成するステップと、測定回路を用いて第１の遅延値を読取るステップとを含み、
第２の遅延値を測定するステップは、ＦＰＧＡを測定回路になるよう構成するステップと、測定回路を用いて第２の遅延値を読取るステップとを含む、請求項１に記載の方法。
【請求項８】
ＩＣの第３の埋込型テスト回路からの第３の遅延値を測定するステップをさらに含み、第３の埋込型テスト回路は、第３のテスト負荷に結合された第３のリング発振器を含んでおり、第３のテスト負荷はＩＣの第２の配線層に形成されており、前記方法はさらに、
第３の遅延値を第１の遅延値および第２の遅延値と比較するステップを含む、請求項１に記載の方法。
【請求項９】
基板上に形成された集積回路（ＩＣ）を含むＩＣチップであって、
第１の配線層と、
第１のテスト負荷に結合された第１のリング発振器を含む第１の埋込型テスト回路とを含み、第１のテスト負荷は、第１の配線層に形成された配線構造を含んでおり、前記ＩＣチップはさらに、
第２のリング発振器を含む第２の埋込型テスト回路を含み、第２のリング発振器は負荷のないリング発振器を含んでおり、第２のリング発振器は第１のリング発振器と実質的に同様である、ＩＣチップ。
【請求項１０】
第２の配線層と、
第３のテスト負荷に結合された第３のリング発振器を含む第３の埋込型テスト回路とをさらに含み、第３のテスト負荷は、第２の配線層に形成された配線構造を含んでおり、第３のリング発振器は第１のリング発振器と実質的に同様である、請求項９に記載のＩＣチップ。
【請求項１１】
第３の埋込型テスト回路をさらに含み、第３の埋込型テスト回路は第３のリング発振器を含んでおり、
第１のリング発振器は第１のトランジスタタイプを含み、
第３のリング発振器は第２のトランジスタタイプを含む、請求項９に記載のＩＣチップ。
【請求項１２】
基板はウェハを含み、複数の追加ＩＣがウェハ上に形成されている、請求項９に記載のＩＣチップ。
【請求項１３】
ＩＣはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を含み、ＦＰＧＡは、第１の埋込型テスト回路からの第１の出力信号と第２の埋込型テスト回路からの第２の出力信号とを読取るための測定回路として構成されている、請求項９に記載のＩＣチップ。
【請求項１４】
集積回路（ＩＣ）を分析するためのシステムであって、
ＩＣの第１の埋込型テスト回路からの第１の遅延値を測定するための手段を含み、第１の埋込型テスト回路は、第１のテスト負荷に結合された第１のリング発振器を含んでおり、第１のテスト負荷は、ＩＣにおける配線経路を表わしており、前記システムはさらに、
ＩＣの第２の埋込型テスト回路からの第２の遅延値を測定するための手段を含み、第２の埋込型テスト回路は負荷のないテスト回路であり、第２の埋込型テスト回路は第２のリ
ング発振器を含んでおり、前記システムはさらに、
第１の遅延値を第２の遅延値と比較するための手段を含む、システム。
【請求項１５】
ＩＣはＦＰＧＡを含む、請求項１４に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
発明の分野
この発明は集積回路のテストの分野に関し、特に、特定の処理層からの信号遅延寄与を割出すためのシステムおよび方法に関する。
【背景技術】
【０００２】
関連技術
集積回路（ＩＣ）の性能は主として、そのタイミング特性（すなわち、信号がＩＣを通って伝搬する速度）によって決まる。この信号伝搬速度は通常、ＩＣチップ上に形成された専用テスト構造と連結するスタンドアロンのテストシステムを介して分析される。なお、「ＩＣチップ」という用語は、ＩＣ（すなわち、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）または複合プログラマブル論理デバイス（ＣＰＬＤ）といった、所望の機能性を提供する回路構造およびデバイス）とＩＣが形成されるダイまたは基板との組合せを指す。単一のウェハ上に多数のＩＣチップが同時に製造されるため、ダイ区域はＩＣ区域よりも大きく、ＩＣ間のスクライブライン領域を可能にする。このスクライブライン領域により、ウェハは、ＩＣへの損傷のリスクなく、個々のＩＣチップへと切り離されるようになる。
【０００３】
スクライブライン領域はまた、従来のＩＣテスト手法で使用される専用テスト構造のための場所を提供する。たとえば、図１は、ダイ１２０上に形成されたＦＰＧＡ１１０を含む従来のＩＣチップ１００を示している。ＦＰＧＡ１１０は、多数の設定可能論理ブロック（ＣＬＢ）１１１と、多数の入力／出力ブロック（ＩＯＢ）１１２と、ＣＬＢとＩＯＢとの間で信号をルーティングするプログラマブル配線マトリックス１１３とを含む。ＣＬＢ１１１、ＩＯＢ１１２、および配線マトリックス１１３は、ＩＣチップ１００に所望の機能性を提供するよう、ユーザによってプログラム可能である。
【０００４】
ＩＣチップ１００はまた、ダイ１２０のスクライブライン領域１２１に形成されたスクライブラインテスト回路１１３とテストパッド１３２とを含む。スクライブラインテスト回路１３１は通常、ＦＰＧＡ１１０の電気的挙動を表わすよう意図された負荷に結合されたリング発振器（一連のインバータ）である。リング発振器の出力周波数がテストパッド１３２において測定され、この周波数は、信号伝搬速度値を導き出すために使用される。ＦＰＧＡ１１０についてのこの導き出された信号伝搬速度と予想される信号伝搬速度との実質的な差が、ＩＣチップ１００に関連する設計または製造上の問題を示唆する可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
残念ながら、この「外部」測定手法は、多くの状況において理想に満たないおそれがある。第１に、スクライブラインテスト回路１３１はＦＰＧＡ１１０の外部にあるため、回路１３１内のデバイスおよび構造がＦＰＧＡ１１０内のデバイスおよび構造と正確に整合しない場合がある。ＦＰＧＡ１１０内の環境（たとえば熱条件および電気的条件）が、スクライブラインテスト回路１３１が配置された孤立した環境と非常に異なる可能性がある。したがって、回路１３１とＦＰＧＡ１１０との間の寸法類似性が、性能類似性を提供するのに十分ではない場合がある。
【０００６】
また、周波数測定が（テストパッド１３２を介して）外部測定システムによって行なわ
れなければならないため、この手法は非常に時間を要する可能性がある。このため、ウェハ上のすべてのＩＣをテストすることは実行不可能となり（従来のテストシステムは通常、ウェハ１枚につき約５つのダイしか検査しない）、そのため局所的な製造上の問題が検出されない場合がある。
【０００７】
加えて、外部測定システムのテストプローブとテストパッド１３２との間に成立すべき電気的接続が、測定にさまざまな寄生効果をもたらす。さらに、外部測定システムは通常、１ＭＨｚよりも低い動作周波数を有し、したがって、スクライブラインテスト回路１３１に（２００〜３００ＭＨｚの範囲の動作周波数を有し得る）ＦＰＧＡ１１０の正常動作範囲よりもはるかに低い周波数で動作するよう強制する。これらの測定の誤りは最終的な測定結果を著しく歪めるおそれがある。
【０００８】
しかしながら、この従来の測定手法に関連するおそらく最も著しい制限は、それがＩＣ性能の「バルク」読取しか提供しないことであり、予想外の信号伝搬遅延の実際の原因を割出す方法はない。これは、ＩＣ性能劣化のその後のどのトラブルシューティングも結果として、異なるＩＣ構成要素をすべて調べる包括的な、ひいては非効率的な方法論を伴わなければならなくなるため、問題である。
【０００９】
したがって、ＩＣの性能を効率的に分析し、予想外の性能劣化の原因を割出すための方法および構造を提供することが望ましい。
【課題を解決するための手段】
【００１０】
発明の概要
構成要素に固有のテスト回路をＩＣ内に埋込むことにより、この発明は、ＩＣ内の問題のある構成要素の効率的な識別を可能にする。この発明の一実施例によれば、ＩＣは多数の埋込型テスト回路を含み、各埋込型テスト回路は、テスト負荷に結合されたリング発振器を含む。テスト負荷は、リング発振器チェーンにおける直接短絡か、または、金属蛇行ラインまたは接点／ビア（via）チェーンといった、ＩＣ内の配線層のうちの１つをシミュレートする配線構造である。
【００１１】
リング発振器は、リング発振器を構成する構成要素によってもたらされる遅延に比例する周波数を有する周期信号を生成する。テスト負荷をリング発振器に結合することにより、周期信号周波数は、テスト負荷に関連する配線層の遅延効果を表わす追加遅延によってさらに低減される。したがって、異なる配線層に関連する異なるテスト負荷を作り出すことにより、埋込型テスト回路は、異なる配線層における性能に影響を及ぼす問題を識別するために使用可能な１組の出力信号を提供する。
【００１２】
この発明の一実施例によれば、ＩＣは、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのプログラマブルデバイスであってもよく、その場合、ＩＣ自体は、埋込型テスト回路から出力遅延の実際の測定値を収集するよう設定可能である。このタイプの「チップ上」測定を行なうことにより、従来の外部測定システムに関連する連結（interface）、速度、および精度の制限を回避することができる。
【００１３】
この発明の一実施例によれば、埋込型テスト回路の出力は、各埋込型テスト回路についてモデル方程式を作り出すことによって処理可能である。ある特定の埋込型テスト回路についてのモデル方程式は、そのテスト回路についての出力遅延を、リング発振器を構成するデバイスに関連する少なくとも１つのパラメータ（通常、トランジスタの速度）およびＩＣの１つ以上の配線層に関連する少なくとも１つのパラメータ（たとえば配線キャパシタンスまたは抵抗）の関数として特定する。
【００１４】
次に、デバイスに関するパラメータおよび配線に関するパラメータについてのモデル方程式を解くことにより、埋込型テスト回路の出力遅延の関数である１組のパラメータ方程式を作成することができる。次に、埋込型テスト回路から測定された出力遅延測定値をパラメータ方程式に代入して、デバイスおよび配線に関するパラメータについての値を割出すことができる。これらの計算された値を予想パラメータ値と比較することにより、プロセスまたは設計に関するどんな問題も容易に識別可能である。
【００１５】
この発明は、以下の例示的な実施例の説明およびその図面に鑑みて、より十分に理解されるであろう。
【発明を実施するための最良の形態】
【００１６】
詳細な説明
ＩＣ内に１組の埋込型テスト構造を作製することにより、この発明は、簡単な１組の線形方程式を解くことによってＩＣの性能が割出されるようにする。異なる埋込型テスト構造からの測定値を分析することにより、いかなる性能劣化の原因も分離および識別可能でなる。さらに、テスト構造を（ダイのスクライブライン領域に形成するよりもむしろ）ＩＣ内に埋込むことにより、（上述の）外部測定システムに関連する測定問題が回避可能である。
【００１７】
図２は、ダイ２２０上に形成されたＦＰＧＡ２１０を含むＩＣチップ２００の図を示す。なお、例示的な目的のため、ＩＣチップ２００はＦＰＧＡを含んでいるものの、この発明はどんなタイプの集積回路を用いても使用可能である。たとえば、ＦＰＧＡ２１０は、ＣＰＬＤまたは他のタイプのプログラマブル論理ＩＣと置き換え可能である。さらに、（以下により詳細に説明される基板上測定といった）この発明のいくつかの利点はプログラマブル論理ＩＣの設定可能な性質を介して実現されるものの、（以下により詳細に説明される改良された分析能力といった）この発明の他の利点は非プログラマブルＩＣでも生じる。
【００１８】
ＦＰＧＡ２１０は、複数の設定可能論理ブロック（ＣＬＢ）２１１と、複数の入力／出力ブロック（ＩＯＢ）２１２と、プログラマブル配線マトリックス２１３と、埋込型テスト回路（性能監視担体：performance monitor vehicle）ＰＭＶ（１）、ＰＭＶ（２）、…、およびＰＭＶ（Ｎ）とを含む。ＣＬＢ２１１、ＩＯＢ２１２、およびプログラマブル配線マトリックス２１３は、ＩＣチップ２００に所望の機能性を提供するよう設定可能である。埋込型テスト回路ＰＭＶ（１）〜ＰＭＶ（Ｎ）は、ＦＰＧＡ２１０を形成するさまざまな構成要素タイプ（たとえば、コアトランジスタ、Ｉ／Ｏトランジスタ、異なる金属層における配線）を表わす出力信号を生成する。
【００１９】
埋込型テスト回路ＰＭＶ（１）〜ＰＭＶ（Ｎ）の各々の出力は、埋込型テスト回路内で生成される周期信号の周波数に比例する「出力遅延」値である（なお、実際の出力信号は通常、それ自体が周期信号である）。この出力遅延はしたがって、その特定の埋込型テスト回路に関連する構成要素タイプの性能特性を示す。
【００２０】
この発明の別の実施例によれば、埋込型テスト回路ＰＭＶ（１）〜ＰＭＶ（Ｎ）は、プログラマブル配線マトリックス２１３を介してアドレス指定可能である。たとえば、１組のＣＬＢ２１１と１つ以上のＩＯＢ２１２とを、埋込型テスト回路ＰＭＶ（１）〜ＰＭＶ（Ｎ）の出力を読取るための（破線で示された）周波数測定回路２１５として構成することができる。ＦＰＧＡ自体の中に実際の測定能力を実現することにより、従来の外部測定システムに関連する制限の多くをなくすことができる。たとえば、測定回路２１５はＦＰＧＡの速度で動作するため、埋込型テスト回路ＰＭＶ（１）〜ＰＭＶ（Ｎ）もその高速で動作可能であり、それにより、小さなキャパシタンス変動のより正確な検出が可能になる
。
【００２１】
この発明の一実施例によれば、埋込型テスト回路ＰＭＶ（１）〜ＰＭＶ（Ｎ）の各々は、テスト負荷に結合されたリング発振器を含む。たとえば、図３は、この発明の一実施例に従った埋込型テスト回路ＰＭＶ（１）の例示的な概略図を示す。埋込型テスト回路ＰＭＶ（１）は、インバータＩＮＶ（１）〜ＩＮＶ（Ｓ）と、テスト負荷ＬＤ（１）と、ＮＡＮＤゲート３０１と、インバータ３０２と、ＰＭＯＳトランジスタ３０３と、ＮＭＯＳトランジスタ３０４とを含む。インバータＩＮＶ（１）〜ＩＮＶ（Ｓ）とテスト負荷ＬＤ（１）とは、ＮＡＮＤゲート３０１の出力と第１の入力との間で直列接続されている。トランジスタ３０３および３０４は、ＮＡＮＤゲート３０１の出力においてパスゲートとして構成されている。イネーブル信号ＥＮ（１）が、ＮＡＮＤゲート３０１の第２の入力とＮＭＯＳトランジスタ３０４のゲートとに供給される。インバータ３０２は、イネーブル信号ＥＮ（１）を反転させ、その反転された出力をＰＭＯＳトランジスタ３０３のゲートに供給する。
【００２２】
イネーブル信号ＥＮ（１）がＨＩＧＨ（ハイ）でアサートされると、トランジスタ３０３および３０４によって形成されたパスゲートはオンになり、ＮＡＮＤゲート３０１の出力が出力信号ＲＯＵＴ（１）として供給される。一方、ＮＡＮＤゲート３０１の第２の入力における論理ＨＩＧＨイネーブル信号ＥＮ（１）により、ＮＡＮＤゲート３０１は、（インバータＩＮＶ（Ｓ）から）その第１の入力に供給された信号に対して、インバータとして動作するようになる。このようにインバータとして構成されている場合、ＮＡＮＤゲート３０１およびインバータＩＮＶ（１）〜ＩＮＶ（Ｓ）（の偶数のもの）は、リング発振器を形成する。リング発振器の出力は次に、出力ＲＯＵＴ（１）として読取可能である。
【００２３】
出力ＲＯＵＴ（１）の周波数は、インバータＩＮＶ（１）〜ＩＮＶ（Ｓ）（およびＮＡＮＤゲート３０１）とテスト負荷ＬＤ（１）とによって生成される遅延に依存する。インバータ遅延は主として、それらのインバータを構成するトランジスタの速度に関しており、したがって、（図２に示す）ＦＰＧＡ２１０におけるＦＥＯＬ（Front End Of the Line：フロントエンドオブライン）遅延に対応している。ＦＥＯＬ構成要素は一般にトランジスタであり、それらは製造プロセスの初期の段階中に半導体基板の中または上に直接形成される。たとえば、ＩＯＢ２１２における高パワー入力／出力（Ｉ／Ｏ）トランジスタは、ＦＥＯＬ構成要素の一タイプである。ＣＬＢ２１１における高速コアトランジスタは、ＦＥＯＬ構成要素の別のタイプである。ＦＥＯＬ構成要素のさまざまな他のタイプが容易に明らかとなるであろう。
【００２４】
トランジスタ速度（すなわち、トランジスタのデータ端子間を信号が伝わる速度）はＦＥＯＬ遅延の主な原因であり、トランジスタの物理的特性（たとえばゲート長、ゲート酸化物厚さ）によって支配されている。たとえば、高パワー信号の頑強な取扱いを提供するためにゲート酸化物が比較的厚いＩ／Ｏトランジスタは、ゲート酸化物が比較的薄い、高速動作用に特に設計されたコアトランジスタよりも、トランジスタ速度が遅い。
【００２５】
異なるタイプのトランジスタ間での性能の違いが分析を複雑にすることを防ぐために、各埋込型テスト回路ＰＭＶ（１）〜ＰＭＶ（Ｎ）のリング発振器を、単一のタイプのトランジスタを用いて形成することが可能である。たとえば、図３に示す埋込型テスト構造ＰＭＶ（１）におけるインバータＩＮＶ（１）〜ＩＮＶ（Ｓ）とＮＡＮＤゲート３０１とをすべて、Ｉ／Ｏトランジスタ（すなわち、ＦＰＧＡ２１０のＩＯＢ２１２におけるＩ／Ｏトランジスタと同じプロセスステップ中に形成され、同じ設計規則に従ったトランジスタ）で構成することが可能である。異なる埋込型テスト回路ＰＭＶ（２）は、高速コアトランジスタのみを含んでいてもよい。このように、任意の特定の埋込型テスト回路の出力は
、単一のタイプのＦＥＯＬ構成要素に関連する。
【００２６】
一方、テスト負荷ＬＤ（１）は、インバータＩＮＶ（２）の出力とインバータＩＮＶ（３）の入力との間の直接短絡（すなわち、抵抗が低く、物理的に短絡した電気的接続）か、または、ＦＰＧＡ２１０の金属層またはビア層のうちの１つに形成された配線シミュレーション構造である。テスト負荷ＬＤ（１）が直接短絡である場合、埋込型テスト回路ＰＭＶ（１）は、テスト負荷ＬＤ（１）によって追加される追加遅延がないため、「負荷のない」テスト回路として分類される。このため、リング発振器の出力遅延は、リング発振器自体のみによって駆動される。しかしながら、テスト負荷ＬＤ（１）が配線シミュレーション構造である場合、埋込型テスト回路ＰＭＶ（１）は、テスト負荷ＬＤ（１）が実質的なＢＥＯＬ遅延要素を出力信号ＲＯＵＴ（１）に追加するため、「負荷がかかった」テスト回路として分類され、そのためリング発振器の出力遅延は、リング発振器構造（インバータ）およびテスト負荷ＬＤ（１）の双方によって駆動される。
【００２７】
ＢＥＯＬ（Back End Of the Line：バックエンドオブライン）構成要素は主として、ＩＣ生産の後半段階中に形成される配線構造を含む。最近のＩＣの複雑なルーティング要件は、ＩＣ性能に著しく影響する金属配線の長い、高密度実装された層をもたらし得る。テスト負荷ＬＤ（１）は、ＦＰＧＡ２１０における典型的なまたは平均的な配線経路に物理的に似た、インバータＩＮＶ（２）の出力とＩＮＶ（３）の入力との間の配線ルーティング経路を取入れることによって、このＢＥＯＬ遅延を模倣できる。
【００２８】
ＢＥＯＬ構成要素は、それらが形成されている特定の処理層によって定義される。たとえば、金属−１層に形成された配線（Ｍ１配線）は第１のタイプのＢＥＯＬ構成要素を表わし、一方、金属−２層に形成された配線（Ｍ２配線）は第２のタイプのＢＥＯＬ構成要素を表わす。同様に、Ｍ１層とＭ２層との間のビア−１層（Ｖ１配線）を通って形成されたプラグ（垂直配線）は、第３のタイプのＢＥＯＬ構成要素を表わす。このため、ＢＥＯＬ構成要素タイプの総数は、ある特定のＩＣを作製するのに使用される配線層の総数に依存する。
【００２９】
たとえば、ＦＰＧＡといった多くの最近のＩＣは、９つの金属層と８つのビア層（すなわち、全部で１７の配線層）を含む。しかしながら、上方の金属層に形成された構成要素は一般に、下方の金属層に形成されたものよりもはるかに厚い／幅が広い幾何形状を含んでいる。したがって、配線層からの信号遅延寄与は主として、ＩＣの下方の金属層（たとえば、金属層Ｍ１、Ｍ２、Ｍ３およびＭ４とビア層Ｖ１、Ｖ２およびＶ３）によって決まる。この発明の一実施例によれば、配線層のうち下方のこれら７つのみが、ＩＣ性能特性化におけるＢＥＯＬ構成要素として含まれる。
【００３０】
この発明の一実施例によれば、埋込型テスト回路ＰＭＶ（１）は、単一のタイプのＢＥＯＬ構成要素に対応するテスト負荷ＬＤ（１）、すなわち、主としてその単一のタイプのＢＥＯＬ構成要素による遅延寄与をもたらすテスト負荷ＬＤ（１）を含み得る。たとえば、Ｍ１配線との対応を作り出すために、テスト負荷ＬＤ（１）を金属層Ｍ１に形成することが可能である。金属層Ｍ１におけるテスト負荷ＬＤ（１）の設定（すなわち、サイズ、間隔、配向）およびレイアウトが実際のＭ１配線のレイアウトに緊密に整合すればするほど、テスト負荷ＬＤ（１）はそれらのＭ１配線をより正確に表わす。
【００３１】
なお、この整合の一部は単に、テスト負荷ＬＤ（１）の大部分が適切な配線層（たとえば層Ｍ１）に形成されることによって生じる。しかしながら、この発明のさまざまな実施例によれば、テスト負荷ＬＤ（１）は、「平均的な」Ｍ１配線レイアウト（すなわち、金属層Ｍ１内の典型的なルーティング経路に似た配線レイアウト）、または「最悪の場合の」Ｍ１配線層（すなわち、金属層Ｍ１内で最も問題のあるルーティング部分を模倣した配
線層）をシミュレートする配線レイアウトを含み得る。テスト負荷ＬＤ（１）は、ＩＣの機能的部分からのＭ１配線経路の正確な複製を含むことすら可能である。
【００３２】
なお、図２に示す各埋込型テスト回路ＰＭＶ（１）〜ＰＭＶ（Ｎ）の出力は、そのテスト回路に負荷がかかっていようがいまいが、ＦＥＯＬ遅延寄与およびＢＥＯＬ遅延寄与の双方を含む。たとえば、負荷のないテスト回路からの出力遅延は主として、リング発振器を構成する（ＦＥＯＬ）トランジスタによって駆動されているものの、それらのトランジスタすべてを接続する（ＢＥＯＬ）配線も何らかの効果を有する。一方、負荷のかかったテスト回路は、そのリング発振器トランジスタからの同じＦＥＯＬ遅延効果を含むものの、テスト負荷における金属またはビア層シミュレーション構造によるはるかにより大きな（ＢＥＯＬ）配線遅延効果も含む。
【００３３】
このため、ＦＥＯＬ構成要素およびＢＥＯＬ構成要素からの相対的な遅延寄与の大まかな見当は、負荷がかかったテスト回路の出力遅延から負荷のないテスト回路の出力遅延を単に減算することによって割出すことができるものの、ＦＥＯＬ／ＢＥＯＬ遅延寄与をより正確に割出すことは、より高度なアプローチを必要とする。特定のＦＥＯＬ構成要素またはＢＥＯＬ構成要素からの遅延寄与のこの割出し（ひいては、ＦＥＯＬパラメータ値および／またはＢＥＯＬパラメータ値の特定の変動の識別）をさらに複雑にしているのは、負荷がかかったテスト回路および負荷のないテスト回路の出力遅延に対し、ＢＥＯＬパラメータ値の変化が異なる効果を有するということである。これらの異なる効果を図４Ａおよび図４Ｂに示す。
【００３４】
図４Ａおよび図４Ｂは、さまざまな異なるＦＥＯＬ構成要素およびＢＥＯＬ構成要素を含む埋込型テスト回路についてのテスト回路出力（出力遅延）のサンプルグラフを示している。図４Ａは、異なるタイプのトランジスタ（Ｉ／Ｏトランジスタおよびコアトランジスタ）を有する、負荷のないテスト回路と、異なる配線層（金属−３（Ｍ３）、ビア−３（Ｖ３）および金属−４（Ｍ４））をシミュレートするテスト負荷を有する、負荷がかかったテスト回路とについての、埋込型テスト回路出力遅延対トランジスタ速度（「トランジスタコーナー」）のいくつかのグラフを示している。
【００３５】
図４Ａにおける出力遅延は、３つの異なるトランジスタ速度、すなわち、公称または目標速度「ＴＴ」、公称速度ＴＴよりも２０％速い高速速度「ＦＦ」、および公称速度ＴＴよりも２５％遅い低速速度「ＳＳ」でグラフ化されている。なお、トランジスタ速度が（ＴＴからＦＦに）増加するにつれて、各埋込型テスト回路についての出力遅延は、公称出力遅延値の約８０％に減少する。同様に、トランジスタ速度が（ＴＴからＳＳに）減少するにつれて、各埋込型テスト回路についての出力遅延は、公称出力遅延値の約１２５％に増加する。
【００３６】
このため、図４Ａのデータは、トランジスタ速度の変動が、それらのトランジスタを組込んでいるすべての埋込型テスト回路について、それらの埋込型テスト回路に負荷がかかっていようといまいと、出力遅延においてほぼ同じ変化をもたらすことを示している。また、出力遅延の変化は本質的に、トランジスタ速度の変化の跡を追う（たとえば、トランジスタ速度の２０％の増加は、遅延のほぼ２０％の減少をもたらす）。なぜなら、トランジスタ速度は一般に、伝搬速度に正比例するためである。
【００３７】
しかしながら、ＦＥＯＬパラメータ変動とは異なり、ＢＥＯＬパラメータ値の変化は通常、負荷のないテスト回路と負荷がかかったテスト回路とに異なる影響を及ぼす。図４Ｂは、（Ｉ／Ｏトランジスタまたはコアトランジスタを用いて形成された）負荷のないテスト回路と、（金属−３（Ｍ３）、ビア−３（Ｖ３）および金属−４（Ｍ４）などの異なる配線層をシミュレートするテスト負荷を含む）負荷がかかったテスト回路とについての、
埋込型テスト回路出力遅延対配線キャパシタンスのいくつかのグラフを示している。
【００３８】
図４Ｂにおける出力遅延は、３つの異なる配線キャパシタンス値、すなわち、公称または目標値ＮＯＭ＿Ｃ、目標値よりも２５％低い低キャパシタンス値ＬＯ＿Ｃ、および目標値よりも２５％高い高キャパシタンス値ＨＩ＿Ｃでグラフ化されている。配線構造のキャパシタンスが低ければ低いほど、その信号伝搬はより速く起こり得る（すなわち、配線構造によって遅延される信号がより少なくなる）。
【００３９】
したがって、配線キャパシタンスが２５％減少すると、埋込型テスト回路の出力遅延はすべて減少する。しかしながら、負荷のないテスト回路（Ｉ／Ｏトランジスタおよびコアトランジスタ）が出力遅延のほぼ６％の減少（公称遅延の９４％）を提示している一方、負荷がかかったテスト回路（Ｍ３、Ｖ３、およびＭ４配線）は出力遅延のほぼ２０％の減少（公称遅延の８０％）を提示している。同様に、配線キャパシタンスが２５％増加すると、埋込型テスト回路の出力遅延は、負荷のないテスト回路についてはほぼ６％、負荷がかかったテスト回路についてはほぼ２０％増加している。
【００４０】
このため、図４Ｂのグラフによって示されるように、ＢＥＯＬパラメータ値変動の効果は、負荷のないテスト回路の出力遅延に対しては小さい効果を有し、負荷がかかったテスト回路の出力遅延に対してははるかにより大きい効果を有する。したがって、ＢＥＯＬ（およびＦＥＯＬ）構成要素の性能に関する効果のより正確な表現を得ることは、１組のモデル方程式を作成し、解くことを必要とする。
【００４１】
この発明の一実施例によれば、モデル方程式はある特定の埋込型テスト回路に対応しており、ＦＥＯＬパラメータおよびＢＥＯＬパラメータ双方（すなわち、トランジスタ速度および配線キャパシタンスといったＦＥＯＬ特性およびＢＥＯＬ特性）からの遅延寄与に基づいて、予想される出力遅延を提供する。モデル方程式はしたがって、ＦＥＯＬ補正係数によって修正された少なくとも１つのＦＥＯＬパラメータ変数と、ＢＥＯＬ補正係数によって修正された少なくとも１つのＢＥＯＬパラメータ変数とを含む。ＦＥＯＬ補正係数およびＢＥＯＬ補正係数は、モデル方程式の出力に対するＦＥＯＬパラメータ変数またはＢＥＯＬパラメータ変数の変化の効果をそれぞれ表わしている。
【００４２】
たとえば、負荷のないテスト回路の出力遅延Ｘijについてのサンプルモデル方程式は、以下によって与えられ得る。
【００４３】
【数１】
2007520055.tif 000003
【００４４】
式中、ΔＦiは、ある特定のＦＥＯＬパラメータＦi（たとえばトランジスタ速度）の値の変化であり、ΔＢjは、ある特定のＢＥＯＬパラメータＢj（たとえば、Ｍ１配線についての配線キャパシタンス）の値の変化であり、ＣFFは、負荷のないテスト回路の出力遅延に対するＦＥＯＬパラメータＦiの変動の効果を表わすＦＥＯＬ補正係数であり、ＣBFは、負荷のないテスト回路の出力遅延に対するＢＥＯＬパラメータＢjの変動の効果を表わすＢＥＯＬ補正係数である。なお、例示的な目的のため、正規化項（すなわち、絶対値というよりもむしろ公称値からのずれを示す項）が使用されているが、同じ原理は絶対項にも適用可能である。
【００４５】
同じような文脈で、負荷がかかったテスト回路の出力遅延Ｙijについてのサンプルモデル方程式は、以下によって与えられ得る。
【００４６】
【数２】
2007520055.tif 000004
【００４７】
式中、ＣFBは、負荷がかかったテスト回路の出力遅延に対するＦＥＯＬパラメータＦiの変動の効果を表わすＦＥＯＬ補正係数であり、ＣBBは、負荷がかかったテスト回路の出力遅延に対するパラメータＢjの効果を表わすＢＥＯＬ補正係数である。
【００４８】
なお、例示的な目的のため、方程式１および２は双方とも、単一のＦＥＯＬパラメータ（ＦＥＯＬ変数ΔＦi）および単一のＢＥＯＬパラメータ（ＢＥＯＬ変数ΔＢj）に基づいているが、この発明のさまざまな他の実施例によれば、モデル方程式はかなり多数のＦＥＯＬパラメータおよびＢＥＯＬパラメータに関する項を含み得る。たとえば、上述の方程式１は、以下に置き換え可能である。
【００４９】
【数３】
2007520055.tif 000005
【００５０】
式中、ΔＢjおよびΔＢkはそれぞれ、ＢＥＯＬパラメータＢjおよびＢk（たとえば、Ｍ１配線についての配線キャパシタンスおよびＶ１配線についての配線キャパシタンス）の値の変化であり、ＣBFjは、負荷のないテスト回路の出力遅延に対するＢＥＯＬパラメータＢjの変動の効果を表わすＢＥＯＬ補正係数であり、ＣBFkは、負荷のないテスト回路の出力遅延に対するＢＥＯＬパラメータＢkの変動の効果を表わすＢＥＯＬ補正係数である。
【００５１】
また、この発明の一実施例によれば、各ＦＥＯＬパラメータまたはＢＥＯＬパラメータは、１組のＦＥＯＬ補正係数またはＢＥＯＬ補正係数にそれぞれ関連付けられ得る。たとえば、コアトランジスタベースのテスト回路に関連するモデル方程式は、各異なるタイプのＢＥＯＬパラメータについて異なるＦＥＯＬ補正係数を含み得る（たとえば、負荷のないコアトランジスタテスト回路におけるＭ１キャパシタンスの効果についてＣFF（１）、負荷のないコアトランジスタテスト回路におけるＶ１キャパシタンスの効果についてＣFF（２）、負荷がかかったコアトランジスタテスト回路におけるＭ１キャパシタンスの効果についてＣFB（１）、負荷がかかったコアトランジスタテスト回路におけるＶ１キャパシタンスの効果についてＣFB（２）、など）。同様に、Ｍ１配線に負荷がかかったテスト回路に関連するモデル方程式は、各異なるタイプのＦＥＯＬパラメータについて異なるＢＥＯＬ補正係数を含み得る（たとえば、負荷のないテスト回路におけるコアトランジスタに対するＭ１キャパシタンスの効果についてＣBF（１）、負荷のないテスト回路におけるＩ／Ｏトランジスタに対するＭ１キャパシタンスの効果についてＣBF（２）、負荷がかかったテスト回路におけるコアトランジスタに対するＭ１キャパシタンスの効果についてＣBB（１）、負荷がかかったテスト回路におけるＩ／Ｏトランジスタに対するＭ１キャパシタンスの効果についてＣBB（２）、など）。
【００５２】
しかしながら、図４Ａのグラフによって示されるように、ＦＥＯＬパラメータ値の変動は、テスト回路に含まれる配線負荷のタイプにかかわらず、テスト回路出力に対して一貫した効果を有する傾向にある。したがって、この発明の一実施例によれば、ＩＣについての１組のモデル方程式は、単一のＦＥＯＬ補正係数（すなわちＣFF＝ＣFB）を用いることによって簡略化され得る。トランジスタ速度は信号伝搬遅延とほぼ１：１の関係を有する
ため、ＦＥＯＬパラメータがトランジスタ速度である場合、この単一のＦＥＯＬ補正係数は、以下に示すように、１（１００％）に等しくなるよう設定可能である。
【００５３】
【数４】
2007520055.tif 000006
【００５４】
同様に、図４Ｂのグラフによって示されるように、ＢＥＯＬパラメータの変動は、負荷がかかったテスト回路に対して一貫した効果を有し、負荷のないテスト回路に対して一貫した効果を有する傾向にある。したがって、この発明の一実施例によれば、ＦＥＯＬパラメータとＢＥＯＬパラメータとのあらゆる可能な組合せについての異なるＢＥＯＬ補正係数の代わりに、ＩＣについての１組のモデル方程式は、たった２つのＢＥＯＬ補正係数、すなわち、負荷のないテスト回路の出力に対するＢＥＯＬパラメータの変化の効果を表わす第１のＢＥＯＬ補正係数と、負荷がかかったテスト回路の出力に対するＢＥＯＬパラメータの変化の効果を表わす第２のＢＥＯＬ補正係数とを含む。
【００５５】
たとえば、図４Ｂのグラフに示すように、配線キャパシタンスを２５％増加または減少させることはそれぞれ、負荷のないテスト回路（ＦＥＯＬ）の全出力遅延をほぼ６％増加または減少させ、負荷がかかったテスト回路（ＢＥＯＬ）の全出力遅延をほぼ２０％増加または減少させている。したがって、ＢＥＯＬ補正係数ＣBF（すなわち、負荷のないテスト回路出力に対するＢＥＯＬパラメータ変動の効果）は、以下に示すように、キャパシタンスの変化によってＦＥＯＬ出力遅延を正規化することにより、求められ得る。
【００５６】
【数５】
2007520055.tif 000007
【００５７】
同様に、ＢＥＯＬ補正ＣBB（すなわち、負荷がかかったテスト回路出力に対するＢＥＯＬパラメータ変動の効果）は、以下に示すように、キャパシタンスの変化によってＢＥＯＬ出力遅延を正規化することにより、求められ得る。
【００５８】
【数６】
2007520055.tif 000008
【００５９】
ＢＥＯＬ補正係数ＣBFおよびＣBBのこれらの値を次に、負荷のないモデル方程式および負荷がかかったモデル方程式のすべてにそれぞれ代入することができる。たとえば、方程式４および５を方程式１に代入することは、以下をもたらす。
【００６０】
【数７】
2007520055.tif 000009
【００６１】
同様に、方程式４および６を方程式２に代入することは、以下をもたらす。
【００６２】
【数８】
2007520055.tif 000010
【００６３】
このように、ＦＥＯＬパラメータ変数とＢＥＯＬパラメータ変数とのすべての組合せについて、モデル方程式が定義可能である。
【００６４】
モデル方程式が一旦定義されると（たとえば方程式７および８）、パラメータ変数についてそれらを解くことが可能であり、それにより、すべて出力遅延（たとえばＸijおよびＹij）の関数である１組のパラメータ方程式（すなわち、ある特定のＦＥＯＬパラメータまたはＢＥＯＬパラメータについての方程式）が作成される。次に、実際の（測定された）出力遅延をパラメータ方程式に代入して、さまざまなＦＥＯＬ構成要素およびＢＥＯＬ構成要素についてのパラメータ値を生成することが可能であり、それにより、どのような問題のあるずれも直接検出されるようになる。
【００６５】
たとえば、以下のように、パラメータ変数ΔＦiおよびΔＢjについてモデル方程式７および８を解くことが可能である。まず、ΔＦiについて方程式７を解くことは、以下をもたらす。
【００６６】
【数９】
2007520055.tif 000011
【００６７】
同様に、ΔＦiについて方程式８を解くことは、以下をもたらす。
【００６８】
【数１０】
2007520055.tif 000012
【００６９】
次に、方程式９を方程式１０に代入することが可能であり、以下をもたらす。
【００７０】
【数１１】
2007520055.tif 000013
【００７１】
次に、以下に示すように、ＢＥＯＬ変数ΔＢjについてそれを解くことが可能である。
【００７２】
【数１２】
2007520055.tif 000014
【００７３】
このように、出力遅延ＸijおよびＹijの関数としてのΔＢjについてのパラメータ方程式を導き出すことができる。次に、方程式１２を方程式９に代入して、以下に示すように、出力遅延ＸijおよびＹijの関数としてのΔＦiについてのパラメータ方程式を作成することができる。
【００７４】
【数１３】
2007520055.tif 000015
【００７５】
次に、負荷のない、および負荷がかかった適切な埋込型テスト回路からの出力遅延ＸijおよびＹijについての測定値をそれぞれパラメータ方程式１２および１３に代入して、ＢＥＯＬパラメータΔＢjおよびＦＥＯＬパラメータΔＦiについての値をそれぞれ提供することができる。このように、ＦＥＯＬテスト回路測定値へのＢＥＯＬ遅延寄与をなくすことができ、逆もまた同様である。したがって、ＩＣにおける、性能に影響を及ぼすどんな問題の原因も、特定のＦＥＯＬパラメータおよび／またはＢＥＯＬパラメータにまで迅速に分離され得る。
【００７６】
図５Ａ〜５Ｂおよび図６Ａ〜６Ｂは、モデル方程式１２および１３の適用可能性を示す実験データのグラフである。図５Ａは、セット１Ａ、１Ｂ、２Ａおよび２Ｂという４セットの実験データのグラフを示している。データセット１Ａおよび１Ｂは、負荷のない（ＦＥＯＬ）テスト回路の第１のグループからの出力遅延測定値を含んでおり、一方、データセット２Ａおよび２Ｂは、負荷のないテスト回路の第２のグループからの出力遅延測定値を含んでいる。テストする目的のため、負荷のないテスト回路の第２のグループは、負荷のないテスト回路の第１のグループよりも高い金属−１層キャパシタンスを有するよう設計され、加工された。このため、上述の理由により、負荷のないテスト回路の第２のグループに関連する出力遅延値（すなわちデータセット２Ａおよび２Ｂ）は、負荷のないテスト回路の第１のグループに関連する出力遅延値（すなわちデータセット１Ａおよび１Ｂ）よりも大きい。
【００７７】
図５Ｂは、方程式１３を用いて金属−１層（ＢＥＯＬ）キャパシタンス遅延寄与を出力遅延測定値から除去した後の、図５Ａからの実験データのグラフを示している。データセット１Ａ、１Ｂ、２Ａおよび２Ｂは、このように、「ＦＥＯＬのみ」のデータセット１Ａ′、１Ｂ′、２Ａ′および２Ｂ′にそれぞれ変換されている。データセット１Ａ′、１Ｂ′、２Ａ′および２Ｂ′間の高度の相関関係は、方程式１３がＢＥＯＬ遅延寄与の効果的な除去を提供していることを示している。なお、データセット１Ａ′、１Ｂ′、２Ａ′および２Ｂ′間の残りの変動は、トランジスタプロセス変動によるものである。
【００７８】
同様に、図６Ａは、セット３Ａ、３Ｂ、４Ａおよび４Ｂという新たな４セットの実験データのグラフを示している。データセット３Ａおよび３Ｂは、負荷がかかったテスト回路の第１のグループからの出力遅延測定値を含んでおり、一方、データセット４Ａおよび４Ｂは、負荷がかかったテスト回路の第２のグループからの出力遅延測定値を含んでいる。テストする目的のため、負荷がかかったテスト回路の第２のグループは、負荷がかかったテスト回路の第１のグループのトランジスタよりも高いしきい値電圧（Ｖｔｓａｔ）を有するトランジスタを含むよう設計され、加工された。このため、上述の理由により、負荷がかかったテスト回路の第２のグループに関連する出力遅延値（すなわちデータセット４Ａおよび４Ｂ）は、負荷がかかったテスト回路の第１のグループに関連する出力遅延値（すなわちデータセット３Ａおよび３Ｂ）よりも大きい。
【００７９】
図６Ｂは、方程式１２を用いてトランジスタに関する（ＦＥＯＬ）遅延寄与を出力遅延
値から除去した後の、図６Ａからの実験データのグラフを示している。データセット３Ａ、４Ａ、３Ｂおよび４Ｂは、このように、「ＢＥＯＬのみ」のデータセット３Ａ′、４Ａ′、３Ｂ′および４Ｂ′にそれぞれ変換されている。データセット３Ａ′、４Ａ′、３Ｂ′および４Ｂ′間の高度の相関関係は、方程式１２がＦＥＯＬ遅延寄与の効果的な除去を提供していることを示している。なお、データセット３Ａ′、４Ａ′、３Ｂ′および４Ｂ′間の残りの変動は、金属−１プロセス変動によるものである。
【００８０】
図７は、この発明の一実施例に従った性能分析方法論のフローチャートを示している。「埋込型テスト回路を作製する」ステップ７１０で、ウェハが、各ＩＣに多数の埋込型テスト回路を含むよう加工され、各埋込型テスト回路は、図３に関して上述したように、リング発振器とテスト負荷とを含んでいる。次に、「遅延を測定する」ステップ７２０で、各埋込型テスト回路からの出力遅延が測定される。なお、この発明のさまざまな実施例によれば、このテストは、ウェハが個々のＩＣチップにダイシングされる前または後に実行可能である。なお、この発明の別の実施例によれば、ウェハ上に形成されたＩＣは、埋込型テスト回路の出力遅延を読取るために測定回路になるよう構成されたプログラマブル論理ＩＣ（たとえばＦＰＧＡ）を含み得る。
【００８１】
「モデル方程式を定義する」ステップ７３０で、ＩＣにおける各埋込型テスト回路についてモデル方程式が定義され、各モデル方程式は、ＩＣの少なくとも１つのＦＥＯＬパラメータおよび１つのＢＥＯＬパラメータの関数である。次に、「モデル方程式を解く」ステップ７４０で、ＦＥＯＬパラメータおよびＢＥＯＬパラメータについてモデル方程式を解き、埋込型テスト回路の出力遅延の関数である１組のパラメータ方程式を作成する。なお、この発明のさまざまな実施例によれば、ステップ７３０および７４０は、ステップ７１０および７２０の前、後、またはそれらと同時に実行可能である。
【００８２】
最後に、「パラメータ値を生成する」ステップ７５０で、ステップ７２０で測定された出力遅延をステップ７４０で作成されたパラメータ方程式に代入して、当該ＦＥＯＬパラメータおよびＢＥＯＬパラメータについての実際の値を割出す。予想パラメータ値からのずれがある場合、それは、補正されれば性能強化を提供し得るプロセスまたは設計問題を示している可能性がある。
【００８３】
上述されたこの発明の構造および方法のさまざまな実施例は、単にこの発明の原理を例示するものであり、この発明の範囲を説明された特定の実施例に限定する意図はない。このため、この発明は、添付の特許請求の範囲およびそれらの均等物によってのみ限定される。
【図面の簡単な説明】
【００８４】
【図１】従来のスクライブラインテスト回路を含むＩＣの概略図である。
【図２】この発明の一実施例に従った、埋込型テスト回路を含むＩＣの概略図である。
【図３】この発明の一実施例に従った埋込型テスト回路の概略図である。
【図４Ａ】この発明の埋込型テスト回路の出力遅延とデバイスに関する例示的なパラメータとの関係のサンプルグラフである。
【図４Ｂ】この発明の埋込型テスト回路の出力遅延と配線に関する例示的なパラメータとの関係のサンプルグラフである。
【図５Ａ】組合された遅延効果を示す実験データのチャートである。
【図５Ｂ】ＦＥＯＬのみの遅延効果を示す実験データのチャートである。
【図６Ａ】組合された遅延効果を示す実験データのチャートである。
【図６Ｂ】ＢＥＯＬのみの遅延効果を示す実験データのチャートである。
【図７】この発明の一実施例に従った、ＩＣ性能を分析するための方法のフローチャートである。
【図１】
2007520055.tif 000016
【図２】
2007520055.tif 000017
【図３】
2007520055.tif 000018
【図４Ａ】
2007520055.tif 000019
【図４Ｂ】
2007520055.tif 000020
【図５Ａ】
2007520055.tif 000021
【図５Ｂ】
2007520055.tif 000022
【図６Ａ】
2007520055.tif 000023
【図６Ｂ】
2007520055.tif 000024
【図７】
2007520055.tif 000025
【手続補正書】
【提出日】平成18年6月29日(2006.6.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）を分析するための方法であって、
ＩＣの第１の埋込型テスト回路からの第１の遅延値を測定するステップを含み、第１の埋込型テスト回路は、第１のテスト負荷に結合された第１のリング発振器を含んでおり、第１のテスト負荷は、ＩＣの第１の配線層のプラグラマブル配線構造に少なくとも部分的に形成されており、前記方法はさらに、
ＩＣの第２の埋込型テスト回路からの第２の遅延値を測定するステップを含み、第２の埋込型テスト回路は負荷のないテスト回路であり、第２の埋込型テスト回路は第２のリング発振器を含んでおり、第２のリング発振器は第１のリング発振器と同様であり、前記方法はさらに、
第１の遅延値を第２の遅延値と比較するステップを含む、方法。
【請求項２】
第１の遅延値を第２の遅延値と比較するステップは、１組のパラメータ方程式を作成するステップを含み、１組のパラメータ方程式は、
第１の遅延値および第２の遅延値の関数として第１のフロントエンドオブライン（ＦＥＯＬ）パラメータを特定する第１のパラメータ方程式と、
第１の遅延値および第２の遅延値の関数として第１のバックエンドオブライン（ＢＥＯＬ）パラメータを特定する第２のパラメータ方程式とを含み、第１のＢＥＯＬパラメータは、少なくとも１つの配線層の特性を表わしている、請求項１に記載の方法。
【請求項３】
１組のパラメータ方程式を作成するステップは、
第１の埋込型テスト回路に第１のモデル方程式を与えるステップを含み、第１のモデル方程式は、第１のＦＥＯＬパラメータおよび第２のＢＥＯＬパラメータの関数として第１の遅延値を特定し、前記作成するステップはさらに、
第２の埋込型テスト回路に第２のモデル方程式を与えるステップを含み、第２のモデル方程式は、第１のＦＥＯＬパラメータおよび第２のＢＥＯＬパラメータの関数として第２の遅延値を特定し、前記作成するステップはさらに、
第１のＦＥＯＬパラメータについて、第１のモデル方程式および第２のモデル方程式を解き、第１のパラメータ方程式を作成するステップと、
第１のＢＥＯＬパラメータについて、第１のモデル方程式および第２のモデル方程式を解き、第２のパラメータ方程式を作成するステップとを含む、請求項２に記載の方法。
【請求項４】
第１のモデル方程式は、第１のＦＥＯＬ補正係数によって乗算された第１のＦＥＯＬパラメータ変数と、第１のＢＥＯＬ補正係数によって乗算された第１のＢＥＯＬパラメータ変数とを含み、
第２のモデル方程式は、第２のＦＥＯＬ補正係数によって乗算された第１のＦＥＯＬパラメータ変数と、第２のＢＥＯＬ補正係数によって乗算された第１のＢＥＯＬパラメータ変数とを含む、請求項３に記載の方法。
【請求項５】
第１のＦＥＯＬパラメータはトランジスタ速度であり、第１のＦＥＯＬ補正係数および第２のＦＥＯＬ補正係数は１に等しい、請求項４に記載の方法。
【請求項６】
第１の遅延値を第２の遅延値と比較するステップは、
第１の遅延値および第２の遅延値を第１のパラメータ方程式に代入して、第１のＦＥＯＬパラメータについての実際の値を得るステップと、
第１のＦＥＯＬパラメータについての実際の値を、第１のＦＥＯＬパラメータについての予想値と比較するステップと、
第１の遅延値および第２の遅延値を第２のパラメータ方程式に代入して、第１のＢＥＯＬパラメータについての実際の値を得るステップと、
第１のＢＥＯＬパラメータについての実際の値を、第１のＢＥＯＬパラメータについての予想値と比較するステップとをさらに含む、請求項３に記載の方法。
【請求項７】
ＩＣはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）であり、
第１の遅延値を測定するステップは、ＦＰＧＡを測定回路になるよう構成するステップと、測定回路を用いて第１の遅延値を読取るステップとを含み、
第２の遅延値を測定するステップは、ＦＰＧＡを測定回路になるよう構成するステップと、測定回路を用いて第２の遅延値を読取るステップとを含む、請求項１に記載の方法。
【請求項８】
ＩＣの第３の埋込型テスト回路からの第３の遅延値を測定するステップをさらに含み、第３の埋込型テスト回路は、第３のテスト負荷に結合された第３のリング発振器を含んでおり、第３のテスト負荷はＩＣの第２の配線層に形成されており、前記方法はさらに、
第３の遅延値を第１の遅延値および第２の遅延値と比較するステップを含む、請求項１に記載の方法。
【請求項９】
基板上に形成された集積回路（ＩＣ）を含むＩＣチップであって、
第１の配線層と、
第１のテスト負荷に結合された第１のリング発振器を含む第１の埋込型テスト回路とを含み、第１のテスト負荷は、第１の配線層に形成されたプログラマブル配線構造を含んでおり、前記ＩＣチップはさらに、
第２のリング発振器を含む第２の埋込型テスト回路を含み、第２のリング発振器は負荷のないリング発振器を含んでおり、第２のリング発振器は第１のリング発振器と同様である、ＩＣチップ。
【請求項１０】
第２の配線層と、
第３のテスト負荷に結合された第３のリング発振器を含む第３の埋込型テスト回路とをさらに含み、第３のテスト負荷は、第２の配線層に形成された配線構造を含んでおり、第３のリング発振器は第１のリング発振器と同様である、請求項９に記載のＩＣチップ。
【請求項１１】
第３の埋込型テスト回路をさらに含み、第３の埋込型テスト回路は第３のリング発振器
を含んでおり、
第１のリング発振器は第１のトランジスタタイプを含み、
第３のリング発振器は第２のトランジスタタイプを含む、請求項９に記載のＩＣチップ。
【請求項１２】
基板はウェハを含み、複数の追加ＩＣがウェハ上に形成されている、請求項９に記載のＩＣチップ。
【請求項１３】
ＩＣはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を含み、ＦＰＧＡは、第１の埋込型テスト回路からの第１の出力信号と第２の埋込型テスト回路からの第２の出力信号とを読取るための測定回路として構成されている、請求項９に記載のＩＣチップ。
【請求項１４】
ＩＣはＦＰＧＡを含む、請求項９に記載のシステム。
【国際調査報告】
2007520055.tif 000026
2007520055.tif 000027
2007520055.tif 000028