(57)【要約】  集積回路設計のラッチアップに対する脆弱性をテストするためのテストモジュールであって、前記テストモジュールは並列接続された複数のテストブロック（３０）を有し、各テストブロック（３０）は、それぞれのテストブロック（３０）にストレス電流又は電圧を印加するためのインジェクタブロック（１２）と、それぞれのインジェクタブロック（１２）から異なる距離に連続的に配置された複数のセンサブロック（１３）とを有し、各センサブロック（１３）はＰＮＰＮラッチアップテスト構造を有するテストモジュール。本発明は、従来のＩＣストレス電流テスト、及び標準的なＰＮＰＮラッチアップテスト構造を利用するラッチアップ・パラメータ測定の、それぞれの利点を併せ持つ。
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【特許請求の範囲】
【請求項１】
集積回路設計のラッチアップに対する脆弱性をテストするためのテストモジュールであって、前記テストモジュールは並列接続された複数のテストブロックを有し、各前記テストブロックは、それぞれの前記テストブロックにストレス電流又は電圧を印加するためのインジェクタブロックと、それぞれの前記インジェクタブロックから異なる距離に連続的に配置された複数のセンサブロックとを有し、各前記センサブロックはＰＮＰＮラッチアップテスト構造を有するテストモジュール。
【請求項２】
各前記テストブロックはボンドパッドに接続され、前記ストレス電流又は電圧は前記ボンドパッドを介して前記インジェクタに印加される、請求項１に記載のテストモジュール。
【請求項３】
前記インジェクタブロックは第１の供給線と第２の供給線との間に接続される、請求項１又は２に記載のテストモジュール。
【請求項４】
前記センサブロックの接点が、前記第１及び第２の供給線とは異なる、第３の供給線と第４の供給線との間に接続される、請求項１乃至３のいずれか一項に記載のテストモジュール。
【請求項５】
各前記ＰＮＰＮラッチアップ構造は、Ｎ＋及びＰ＋ホットアクティブを有し、前記ホットアクティブはそれぞれのプローブセンサ線に接続される、請求項１乃至４のいずれか一項に記載のテストモジュール。
【請求項６】
前記ＰＮＰＮラッチアップテスト構造に対する加熱手段が備えられた、請求項１乃至５のいずれか一項に記載のテストモジュール。
【請求項７】
前記加熱手段は、それぞれの前記ＰＮＰＮラッチアップテスト構造の周囲に配置されたポリシリコンのリングを有する、請求項６に記載のテストモジュール。
【請求項８】
集積回路設計のラッチアップに対する脆弱性をテストするための方法であって、前記方法は並列接続された複数のテストブロックを有するテストモジュールを備えるステップを有し、各前記テストブロックは、それぞれの前記テストブロックにストレス電流又は電圧を印加するためのインジェクタブロックと、それぞれの前記インジェクタブロックから異なる距離に連続的に配置された複数のセンサブロックとを有し、各前記センサブロックはＰＮＰＮラッチアップテスト構造を有し、前記方法は更に、１以上の前記インジェクタブロックにストレス電流又は電圧を印加するステップと、１以上のそれぞれの前記センサブロックにおいて電流測定結果を取得するステップとを有する方法。
【請求項９】
１以上の前記インジェクタブロックへの前記ストレス電流又は電圧の印加の間前記センサブロックを接続されていない状態にするステップと、前記インジェクタブロックにおける電流測定結果を取得し該インジェクタブロックのラッチアップに対する脆弱性を決定するステップとを更に有する、請求項８に記載の方法。
【請求項１０】
前記電流測定結果が所定の閾値を超えた場合に、前記インジェクタブロック又は前記センサブロックがラッチアップに対して脆弱性が高いと決定される、請求項８又は９に記載の方法。
【請求項１１】
前記センサブロックの各前記ＰＮＰＮラッチアップテスト構造において連続的な電流測定結果が得られる、請求項８乃至１０のいずれか一項に記載の方法。
【請求項１２】
各前記インジェクタブロック及び各前記センサブロックは独立してバイアスを掛けられる、請求項８乃至１１のいずれか一項に記載の方法。
【請求項１３】
各前記ＰＮＰＮラッチアップテスト構造は独立してバイアスを掛けられる、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチアップに対する脆弱性について集積回路をテストする方法及び装置に関し、更に詳細には、ラッチアップに対する脆弱性についてＣＭＯＳ、ＢｉＣＭＯＳ及びバイポーラ集積回路をテストする方法及び装置に関し、これにより斯かる集積回路において発生するラッチアップのリスクを低減又は除去するための方法を得、設計基準を抽出する。
【背景技術】
【０００２】
ラッチアップ（latch-up）とは、機能的な障害、パラメトリックな障害及び／又は装置の破壊を伴う、過度の電流ドレインによって特徴付けられる、ＣＭＯＳ、ＢｉＣＭＯＳ及びバイポーラ集積回路（ＩＣ）の障害である。回路は、隣接するｐ型領域とｎ型領域とを（即ち、適切な不純物とオーバーシード即ち「ドープ」させ）トランジスタへと組み合わせることにより、シリコンから手作業で作成される。所望のトランジスタを形成するように選択されたもの以外の経路は時々、通常の条件下では起動させられない所謂寄生トランジスタに帰着する。ラッチアップは、偽の電流スパイクにより引き起こされる、ＣＭＯＳ、バイポーラ及びＢｉＣＭＯＳ素子に常に存在する寄生バイポーラトランジスタ間の相互作用の結果として発生し、これにより斯かる寄生トランジスタの対が結合して、大きな正の帰還を持つ回路となる。
【０００３】
図１を参照すると、ＣＭＯＳインバータが模式的に示され、図２にはその望ましい回路が示される。寄生ＰＮＰ及びＮＰＮトランジスタは寄生ＰＮＰＮ素子を形成し、ここで図３に示すように、寄生ＰＮＰトランジスタのコレクタが寄生ＮＰＮトランジスタのベースに給電し、寄生ＮＰＮトランジスタのコレクタが寄生ＰＮＰトランジスタのベースに給電する。ラッチアップが発生すると、正の帰還が起こり、集積回路の供給電圧線（ＶＤＤ）と接地線（ＶＳＳ）との間に大きな電流の流れを引き起こし、図３の回路を完全にオンにし、素子間で回路を短絡させ、これによりＩＣの正常な動作を妨げ、供給源の放電又はＩＣの暴走を引き起こす。寄生バイポーラ素子の同様の結合は、ＢｉＣＭＯＳ及びバイポーラ技術においても発生する。
【０００４】
図３に示されたＰＮＰＮ構成のＩ−Ｖ特性は、図４に示される。トリガ電流よりも大きな電流、又はトリガ電圧より大きな電圧が当該構成に供給されると、ＰＮＰＮ寄生素子においてスナップバック現象が発生し、電流が突然に増大する。該トリガが除去されると、保持電圧（holding voltage）がＩＣ供給電圧よりも低い場合、高い電流が流れ続ける。保持電圧がＩＣ供給電圧よりも大きい場合、ＩＣは「ラッチアップ・フリー（latch-up free）」であると呼ばれる。なぜなら、上述のトリガが除去されれば、ＩＣは正常に機能し続けるからである。トリガの刺激は、ＩＣの動作の間のＥＳＤ（静電気放電、electrostatic discharge）パルス、ＩＣの動作の間の素子切り換えにより生成される大きな電流又は電圧等を含む、幾つかの種々の起源に起因する。加えて、トリガ電流は（図３の）ラッチング構造内で生成され得、又は回路の他のどこかで生成されてラッチング構造に伝搬し得る。
【０００５】
ＩＣの製造の間、集積回路がラッチアップ・フリーであること、又は少なくとも集積回路中の寄生ＰＮＰＮ素子に到達し得る最大の電流がトリガ電流以下であることを保証することが非常に望ましい。この場合、ラッチアップがトリガされ得ないため、ＩＣは「ラッチアップ・イミューン（latch-up immune）」であると呼ばれる。殆どの現代技術はラッチアップ・フリーとなる傾向にはなく、それ自体がラッチアップ・イミューンとされる必要がある。
【０００６】
一般に集積回路は、以下の２つの方法でラッチアップに対する脆弱性（susceptibility）がテストされる。
−ＩＣ入出力ピンに電圧及び／又は電流のストレスを印加し、次いでかように印加されたストレスが集積回路においてラッチアップを誘発するか否かを確認する。
−全ての拡散部が外部的に接触される状況に関して、特殊なＰＮＰＮテストモジュール上でラッチアップ・パラメータ（保持電圧、並びにトリガ電流及び電圧）を測定する。斯かるテストモジュールの例は図５に模式的に示され、ＩＣ基板１、Ｐ型ウェル２（Ｐ−ウェル）、Ｎ型ウェル３（Ｎ−ウェル）、ＳＴＩ（shallow trench isolation）領域（又はＬＯＣＯＳ）４、Ｐ−ウェル及びＮ−ウェルの接触拡散部５及び６、Ｐ−ウェルにおけるＮ＋拡散部７（Ｎ＋ホットアクティブ（hot-active））、Ｎ−ウェルにおけるＰ＋拡散部８（Ｐ＋ホットアクティブ）、レベル間絶縁膜（ＩＬＤ）９、並びにＰＮＰＮ拡散部への金属接触部１０を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した第１の方法は、最大ストレス値についての所与の基準値内でＩＣがラッチアップ・イミューンであるべきであるという事実を考慮することにより、ラッチアップが集積回路に誘発され得るか否かをチェックすることを可能とする。一般に、電流又は電圧のストレスがＩＣピンに印加され、ラッチアップが発生するか否かが決定される。この方法は、ラッチアップの発生に対するＩＣの脆弱性、即ち動作中のＩＣにおけるラッチアップの発生のリスクをチェックする正確な方法を提供する。しかしながら該テストは、ＩＣの市場投入フローにおける非常に遅い段階、即ちＩＣが既に製造された時点でのみ適用され得る。ラッチアップが発生する場合（即ちＩＣがラッチアップ・イミューンでないと決定された場合）、ラッチアップが入出力回路において発生したのか、チップに必要な機能を提供するＩＣ回路（即ちＩＣコア）において発生したのかを区別することが、障害分析手法が利用されない限り不可能である。設計又は製造工程がＩＣをラッチアップ・イミューンにするように改善される必要がある場合、市場投入フローにおけるこの段階においては、結果として、製品の製造においてかなりの付加的なコストと、市場投入の遅延をもたらし、このことは明らかに望ましくなく、市場に到達する頃には該ＩＣが時代遅れのものとなり得る。更に、この方法を利用して、ラッチアップがＩＣの設計や製造工程（即ち接合用装置、ＳＴＩ形状等）にどのように依存するのかを調査することは不可能である。
【０００８】
上述した第２の方法は、ラッチアップ・パラメータの、製造工程及び設計変数に対する依存性を調査することを可能とする。設計パラメータ（ホットアクティブとウェル接触部との間の距離、ホットアクティブ間の距離等）が異なる種々のテストモジュールを製造することにより、ラッチアップ・パラメータがどのように設計に依存するかを調査することが可能である。製造工程に対するラッチアップ・パラメータの依存性は、幾つかの工程パラメータが異なる分裂した拡散部ロットを設置することにより調査されることができる。ＰＮＰＮテスト構造は、ＩＣ設計とは独立して製造され得る標準的なテストモジュールであるため、このラッチアップ調査は製造工程のフローにおいて、ＩＣがテープアウト（tape out）され製造される十分前である早い段階で実行されることができる。更に、得られた知識は、後続する全てのＩＣ設計に利用されることができる。しかしながら、一般のＰＮＰＮテスト構造は、ＩＣピンに印加された電流又は電圧ストレスの影響の調査を可能とはしない。なぜなら、ストレスのテストは、Ｎ＋ホットアクティブ８及びＰ＋ホットアクティブ９にストレス電流又は電圧を印加することにより、ＰＮＰＮに直接に実行されるからである。ＩＣピンに注入された電流のうちの一部のみがＩＣコアに到達するため、一般的なラッチアップＰＮＰＮテストモジュールを利用することは、実際にＩＣコアに到達するであろう最大電流の過大評価に導く。結果として、ＩＣをラッチアップ・イミューンとするためには、不必要な設計基準が適用され得、結果としてＩＣの性能に悪い影響を及ぼし、チップ面積の望ましくない増大をもたらし得る。
【０００９】
ここで我々は改善された構成を考案した。本発明の目的は、回路の製造工程フローの比較的早い段階で電流及び電圧ストレスを印加することによってラッチアップがテストされることができる、ラッチアップに対する脆弱性について集積回路をテストする方法及び装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明によれば、集積回路設計のラッチアップに対する脆弱性をテストするためのテストモジュールであって、前記テストモジュールは並列接続された複数のテストブロックを有し、各前記テストブロックは、それぞれの前記テストブロックにストレス電流又は電圧を印加するためのインジェクタブロックと、それぞれの前記インジェクタブロックから異なる距離に連続的に配置された複数のセンサブロックとを有し、各前記センサブロックはＰＮＰＮラッチアップテスト構造を有するテストモジュールが提供される。
【００１１】
本発明は更に、集積回路設計のラッチアップに対する脆弱性をテストするための方法であって、前記方法は並列接続された複数のテストブロックを有するテストモジュールを備えるステップを有し、各前記テストブロックは、それぞれの前記テストブロックにストレス電流又は電圧を印加するためのインジェクタブロックと、それぞれの前記インジェクタブロックから異なる距離に連続的に配置された複数のセンサブロックとを有し、各前記センサブロックはＰＮＰＮラッチアップテスト構造を有し、前記方法は更に、１以上の前記インジェクタブロックにストレス電流又は電圧を印加するステップと、１以上のそれぞれの前記センサブロックにおいて電流測定結果を取得するステップとを有する方法に拡張される。
【００１２】
かくして本発明は、先行技術に対して以下の著しい利点を持つ、ＩＣ設計の脆弱性をテストするための方法及び装置を提供する。
−実際の製品の存在を必要とすることなく、従来の電流及び電圧ストレスによってラッチアップがテストされることができる。結果として、潜在的なラッチアップの問題は、製品がテープアウトされる前に解決され、かくして製造コスト及び時間の劇的な節約を可能とする。
−専用のラッチアップテスト用システムが必要とされ、ＩＣがパッケージングされる必要がある、上述のＩＣテストに基づく先行技術のラッチアップテスト方法とは異なり、本発明の結果、ウエハーのレベルにおいて測定を実行するために従来のパラメータ解析器で十分である。
−更に、最終的なＩＣの設計に非常に類似した設計構成において、工程及び設計変数に対するラッチアップ・パラメータの依存性を調査することが可能である。このことは、適切な設計基準を定義することにより、ＩＣ設計の最適化を可能とする。結果として、先行技術と比較して、ＩＣ面積が削減され、ＩＣ性能が改善されることができる。
【００１３】
各前記テストブロックはボンドパッドに接続されても良く、前記ストレス電流又は電圧は前記ボンドパッドを介してそれぞれインジェクタに印加されても良い。前記インジェクタブロックは好ましくは第１の供給線と第２の供給線との間に接続され、前記センサブロックが好ましくは、前記第１及び第２の供給線とは異なる、第３の供給線と第４の供給線との間に接続される。これにより、２つのブロックが独立してバイアスを掛けられることができ、テストの間、インジェクタブロックの動作とセンサブロックの動作との間で区別がされ得る。
【００１４】
各前記ＰＮＰＮラッチアップ構造は好ましくはＮ＋及びＰ＋ホットアクティブを有し、前記ホットアクティブは好ましくはそれぞれのプローブセンサ線に接続される。前記ＰＮＰＮラッチアップテスト構造に対する加熱手段が備えられても良く、斯かる加熱手段は例えば、それぞれの前記ＰＮＰＮラッチアップテスト構造の周囲のポリシリコンのリングを有しても良い。
【００１５】
本発明の方法は、前記インジェクタブロックへの前記ストレス電流又は電圧の印加の間前記センサブロックを接続されていない状態にするステップと、前記インジェクタブロックにおける電流測定結果を取得し該インジェクタブロックのラッチアップに対する脆弱性を決定するステップとを更に有しても良い。
【００１６】
前記電流測定結果が所定の閾値を超えた場合に、前記インジェクタブロック及び／又は前記センサブロックがラッチアップに対して脆弱性が高いと決定されても良い。好ましくは、前記センサブロックの各前記ＰＮＰＮラッチアップテスト構造において連続的な電流測定結果が得られる。有利にも、各前記インジェクタブロック及び各前記センサブロックは独立してバイアスを掛けられる、実際に、一実施例においては、各前記ＰＮＰＮラッチアップテスト構造は独立してバイアスを掛けられる。
【００１７】
本発明のこれらの及び他の態様は、以下に説明される実施例を参照しながら説明され明らかとなるであろう。
【発明を実施するための最良の形態】
【００１８】
本発明の実施例は、以下単に例として、添付図面を参照しながら説明される。
【００１９】
図６を参照すると、本発明の実施例によるテストチップモジュールは、それぞれの供給電圧線１５及び接地線１４に接続された複数の外部ボンドパッド（bondpad）２２と、並列接続された一連のテストポイント３０とを有する。各テストポイント３０はボンドパッド１１を有し、ボンドパッド１１にはそれぞれのインジェクタ１２が接続される。各インジェクタ１２には、センサブロック１３が接続されている。インジェクタ１２はラッチアップのストレスを生成するためのものであり、前記センサブロックは前記テストモジュールのラッチアップ脆弱性を測定するためのものである。後に示されるように、インジェクタはＩ／Ｏブロックのラッチアップ脆弱性をテストするために利用されても良い。
【００２０】
各インジェクタ１２は、単に最後のＩＣ設計において利用される標準的なＩ／Ｏブロックに類似する回路であっても良い。図７を参照すると、インジェクタ設計の例の回路図が示されている。勿論、要件に応じて、インジェクタ１２（又はＩ／Ｏブロック）は図７に示されたものより複雑なものであっても良いことは、当業者には理解されるであろう。
【００２１】
インジェクタボンドパッド１１にストレス電圧又は電流を印加することにより、電流がテストチップ基板に出力され、該電流がそれぞれのセンサブロック１３へ拡散し、ここでラッチアップが誘発される。
【００２２】
本発明における使用に適したセンサブロック１３は、図５に示された構造に類似した構成の幾つかのＰＮＰＮラッチアップテスト構造から成っても良い。斯かるＰＮＰＮテスト構造は、インジェクタ１２から異なる距離をおいてそれぞれブロック１３に沿って位置し、これによりＩ／ＯブロックとＩＣコアとの間の距離のラッチアップに対する影響を調査することを可能とする。
【００２３】
図８は、本発明の第１の実施例における使用のためのセンサブロック１３が、どのように構成され得るかを示す。本図を参照すると、各ＰＮＰＮテスト構造のＰ−ウェル及びＮ−ウェル接点５及び６は、それぞれ接地１８及び供給電圧１９線によってバイアスを掛けられ、これらはインジェクタ１２のＩ／Ｏブロックのための利用とは異なる。これにより、異なる供給電圧の利用を可能とし、センサブロック又はＩ／Ｏブロックにおける起こり得るラッチアップの発生を識別することを可能とする。前記センサのＮ＋及びＰ＋ホットアクティブ７及び８は、それぞれＮ＋及びＰ＋プローブセンサ線１６及び１７に接続される。インジェクタ１２から異なる距離に配置されたセンサのそれぞれに関してラッチアップをテストするために、センサブロック１３の異なるＰＮＰＮテスト構造のそれぞれに関して異なるプローブ線が利用されることが必要となることは、当業者には認識されるであろう。
【００２４】
かくして、図８に示されたインジェクタ−センサブロック対のようなインジェクタ−センサブロック対のセットを、図６に示すように並列に配置することにより、異なるタイプのインジェクタのラッチアップに対する影響を調査することが可能となる。例えば、異なるタイプのガードリング（guard-ring）又はガードバンド（guard-band）の影響が調査されることができる。理想的には、各インジェクタ及び各センサは、独立にバイアスを掛けられ及びアクセスされ、これにより完全な２Ｄ感度の状態が描かれることを可能とする。しかしながら、ボンドパッドを節約し、従ってテストチップ面積を節約するため、相互接続線はインジェクタ−センサブロック対によって共有されても良い。例えば、前記センサのウェル接点は、同一の供給線（Ｐ−及びＮ−ウェルについてそれぞれ１８及び１９）を共有しても良い。
【００２５】
Ｉ／Ｏブロックのラッチアップ脆弱性をテストするために、前記センサブロックはテストの間接続されていない状態に維持されても良い。この場合、電流又は電圧ストレスがインジェクタのボンドパッドに印加され、ラッチアップの発生がインジェクタの接地及び供給電圧線へと流れる電流を測定することにより確認される。
【００２６】
図９に模式的に示されるような、センサブロックのための代替の構造においては、ポリシリコンのリング２０がＰＮＰＮテスト構造の周囲に配置される。ポリシリコンのリング２０は、該ＰＮＰＮテスト構造の対する加熱器として動作し、外部的な熱源を必要とすることなく、高温におけるラッチアップがテストされることを可能とする。同様に、ポリシリコンのリングは、テストの間にインジェクタ温度を上昇させるために、それぞれのＩ／Ｏブロックにおいて配置されても良い。
【００２７】
かくして、上述のラッチアップテストチップは、一般的なＰＮＰＮラッチアップテスト構造の容易なテスト可能性と、ＩＣラッチアップテストの利点とを併せ持つ、小型のラッチアップ分析手段である。電流又は電圧ストレスをインジェクタボンドパッドに印加することにより、単に電流を測定することによって、Ｉ／Ｏブロック及びセンサブロックにおけるラッチアップの発生を調査することができる。Ｉ／Ｏブロック又はセンサブロックの供給電圧線又は接地線において測定された電流が所定の閾値よりも大きい場合に、ラッチアップが検出される。センサとインジェクタとの間の距離の影響は、該インジェクタから種々の距離に配置されたセンサにおいて連続的に測定を行うことにより調査されることができる。各センサにおける測定の間、他のセンサはバイアスを掛けられない。センサのラッチアップ脆弱性に対するＩ／Ｏブロック設計の影響は、センサをバイアスが掛けられていない状態にしておきつつ、インジェクタに連続的にストレスを印加することにより調査されることができる。
【００２８】
ラッチアップ・イミューンであるＩＣを得るための設計基準は、ラッチアップテストチップによって特定されることができる。ラッチアップストレスはＩＣ型の設計に関して実行されるため、結果の設計基準は、上述した単純な先行技術のＰＮＰＮテスト構造が利用される場合のように控えめなもの（conservative）である必要はない。このことは、先行技術の装置に比べて、かなりのＩＣ面積の削減及びＩＣ性能の改善に帰着する見込みが高い。更に、ＩＣ型の装置はＩＣのテープアウトの十分前にテストされることができ、これにより、ラッチアップ問題が検出されたときはいつでも、先行技術の工程に比べてＩＣ製造に関するコストの劇的な削減を実現する。
【００２９】
上述の実施例は本発明を限定するものではなく説明するものであって、当業者は添付する請求項によって定義される本発明の範囲から逸脱することなく多くの代替実施例を設計することが可能であろうことは留意されるべきである。請求項において、括弧に挟まれたいずれの参照記号も、請求の範囲を限定するものとして解釈されるべきではない。「有する（comprise及びcomprises）」なる語及び同様の語の使用は、請求項及び明細書全体に記載されたもの以外の要素又はステップの存在を除外するものではない。要素の単数形の参照は、複数のかような要素の存在を除外するものではなく、その逆もまた成り立つ。本発明は、幾つかの別個の要素を有するハードウェアによって、及び適切にプログラムされたコンピュータによって実装されても良い。幾つかの手段を列記した装置請求項において、これら手段の幾つかは同一のハードウェアのアイテムによって実施化されても良い。特定の手段が相互に異なる従属請求項に列挙されているという単なる事実は、これら手段の組み合わせが有利に利用されることができないことを示すものではない。
【図面の簡単な説明】
【００３０】
【図１】ラッチアップの原因となる寄生バイポーラトランジスタを示すＣＭＯＳ集積回路の例の模式的な断面図である。
【図２】図１の構成における寄生バイポーラトランジスタの望ましい構成を示す模式的な回路図である。
【図３】ラッチアップの結果としての、図１の構成における寄生バイポーラトランジスタの構成を示す模式的な回路図である。
【図４】図３の構成のＩ−Ｖ特性のグラフ図である。
【図５】先行技術によるＰＮＰＮテストモジュールの模式的な断面図である。
【図６】本発明の実施例によるテストチップモジュールの模式的なブロック図である。
【図７】図６のテストチップモジュールにおいてインジェクタとして利用されることができるＩ／Ｏブロックの例の模式的な回路図である。
【図８】図６のテストチップモジュールにおいて利用されることができるセンサブロックの第１の例の模式的な平面図である。
【図９】図６のテストチップモジュールにおいて利用されることができるセンサブロックの第２の例の模式的な平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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