(57)【要約】【課題】  従来のＭＯＳＦＥＴデバイスに比べてＧＩＤＬ電流が小さい低ＧＩＤＬ電流ＭＯＳＦＥＴデバイス構造を提供する。【解決手段】  ＭＯＳＦＥＴデバイス構造は、縁部がソース／ドレイン拡散にわずかに重なる場合（８２）がある中央ゲート導体と、薄い絶縁性の拡散バリア層によって中央ゲート導体から分離した側方ウイング・ゲート導体とを含む。また、側方ウイング・ゲート導体の左右の横方向の縁部が、前記ソース拡散領域および前記ドレイン拡散領域の一方に重なる場合（８０）も含まれる。【選択図】  図９
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【特許請求の範囲】
【請求項１】
低ゲート誘導ドレイン漏れ（ＧＩＤＬ）電流を有するＭＯＳＦＥＴデバイスであって、
ソース拡散領域と、ドレイン拡散領域と、中央ゲートと、
を含み、前記中央ゲートが、中央ゲート導体と、左側方ウイング・ゲート導体と、右側方ウイング・ゲート導体とを含み、前記左側方ウイング・ゲート導体および前記右側方ウイング・ゲート導体の各々が、薄い絶縁性の拡散バリア層によって、前記中央ゲート導体から分離している、ＭＯＳＦＥＴデバイス。
【請求項２】
前記中央ゲート導体の左右の横方向の縁部が、前記ソース拡散領域および前記ドレイン拡散領域の一方に重なる、請求項１に記載のＭＯＳＦＥＴデバイス。
【請求項３】
前記左および右側方ウイング・ゲート導体の左右の横方向の縁部が、前記ソース拡散領域および前記ドレイン拡散領域の一方に重なる、請求項１に記載のＭＯＳＦＥＴデバイス。
【請求項４】
前記中央ゲート導体ならびに前記左および右側方ウイング・ゲート導体が、その上にある金属側壁導電性層によって結び付けられる、請求項１に記載のＮＭＯＳＦＥＴデバイス。
【請求項５】
前記左および右側方ウイング導体の下のゲート絶縁体の厚さが、前記中央導体の下のゲート絶縁体の厚さよりも厚い、請求項１に記載のＭＯＳＦＥＴ。
【請求項６】
前記中央ゲート導体と前記左および右側方ウイング・ゲート導体との間に整流接合が形成されるのを防ぐために、前記中央ゲート導体の左および右の側壁に沿って形成された左および右金属側壁スペーサを更に含む、請求項１に記載のＭＯＳＦＥＴ。
【請求項７】
前記左および右金属側壁スペーサが、導電性拡散バリア層によって前記中央ゲート導体から分離している、請求項６に記載のＭＯＳＦＥＴ。
【請求項８】
ＮＭＯＳＦＥＴデバイスを含み、前記左側方ウイング・ゲート導体および前記右側方ウイング・ゲート導体の各々がＮ＋ポリシリコンで形成されている、請求項１に記載のＭＯＳＦＥＴ。
【請求項９】
ＰＭＯＳＦＥＴデバイスを含み、前記左側方ウイング・ゲート導体および前記右側方ウイング・ゲート導体の各々がＰ＋ポリシリコンで形成されている、請求項１に記載のＭＯＳＦＥＴ。
【請求項１０】
前記中央ゲート導体がＰ＋ポリシリコンで形成されて、高Ｖｔ（閾値電圧）ＮＭＯＳＦＥＴを形成する、請求項１に記載のＭＯＳＦＥＴ。
【請求項１１】
前記中央ゲート導体がＮ＋ポリシリコンで形成されて、低Ｖｔ（閾値電圧）ＮＭＯＳＦＥＴを形成する、請求項１に記載のＭＯＳＦＥＴ。
【請求項１２】
低ゲート誘導漏れドレイン電流（ＧＩＤＬ）ＭＯＳＦＥＴデバイスを製造する方法であって、
パターニングした中央ゲート導体およびこの周囲の基板領域の水平表面上にオフセット膜を形成するステップと、
前記中央ゲート導体の側壁上に導電性拡散バリアを堆積するステップと、
前記中央ゲート導体の前記側壁上の前記導電性拡散バリアの上に金属スペーサを形成するステップと、
前記オフセット膜を剥離してアンダーカット領域上に懸垂金属スペーサを形成するステップと、
前記懸垂金属スペーサの下の前記中央ゲート導体を酸化させて、前記中央ゲート導体と、後に形成される左および右側方ウイング・ゲート導体との間に、整流接合が形成されるのを防ぐステップと、
ポリシリコン層を堆積して、前記懸垂金属スペーサの下の前記アンダーカット領域を充填するステップと、
前記懸垂金属スペーサの下の前記アンダーカット領域において前記ポリシリコンを残しながら前記ポリシリコン層を等方性エッチングによって除去して、左および右側方ウイング・ゲート導体を形成するステップと、
を含む、方法。
【請求項１３】
前記除去するステップの後、ソースおよびドレイン拡張部／ハロならびにスペーサを形成し、次いで導体上にサリサイドを形成する、請求項１２に記載の方法。
【請求項１４】
前記パターニングした中央ゲート導体の形成が、ゲート誘電体によって被覆された基板上にポリシリコンを堆積し、次いでリソグラフィおよび反応性イオン・エッチング・プロセスによって前記中央ゲート導体をパターニングすることによって行われる、請求項１２に記載の方法。  
【請求項１５】
前記パターニングした中央ゲート導体およびこの周囲の基板領域の水平面上に前記オフセット膜を形成するために、異方性誘電体堆積を用いるステップを更に含む、請求項１２に記載の方法。
【請求項１６】
前記中央ゲート導体ならびに前記左および右側方ウイング・ゲート導体を、ドーピングしたポリシリコンで形成するステップを更に含む、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、低ＧＩＤＬ（Gate-Induced Drain Leakage：ゲート誘導ドレイン漏れ）電流ＭＯＳＦＥＴデバイス構造およびその製造方法に関する。
【背景技術】
【０００２】
デバイスの形状が縮小するにつれて、ゲート誘導ドレイン漏れ（ＧＩＤＬ）電流が引き起こす信頼性の問題のために、最良のデバイス性能にとって望ましいものよりも低い電圧で動作することを余儀なくされる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＮＭＯＳＦＥＴにおいてデバイスにバイアスをかけてドレイン電位がゲート電位よりも正に大きくなる（＋１Ｖより大きい）ようにした場合、および、ＰＭＯＳＦＥＴにおいてゲート電位がドレイン電位よりも正に大きい（＋１Ｖより大きい）場合、ゲート導体がドレイン拡散領域に重なる領域に沿って、電界効果トランジスタの表面ドレイン空乏領域において電子−ホール対が発生することから、ＧＩＤＬ電流が生じる。
【課題を解決するための手段】
【０００４】
本発明は、従来のＭＯＳＦＥＴデバイスに比べてＧＩＤＬ電流が小さい低ＧＩＤＬ電流ＭＯＳＦＥＴデバイス構造および低ＧＩＤＬ電流ＭＯＳＦＥＴデバイスの製造方法を提供する。ＭＯＳＦＥＴデバイス構造は、縁部がソース／ドレイン拡散にわずかに重なる場合がある中央ゲート導体と、薄い絶縁性の拡散バリア層によって中央ゲート導体から分離した側方ウイング・ゲート導体とを含む。
【０００５】
ＮＭＯＳＦＥＴデバイスでは、側方ウイング・ゲート導体は、Ｎ＋ポリシリコンから成ると好ましく、ＰＭＯＳＦＥＴでは、側方ウイング・ゲート導体は、Ｐ＋ポリシリコンから成ることが好ましい。高Ｖｔ（閾値電圧）ＮＭＯＳＦＥＴが望ましい場合（ＤＲＡＭ用途におけるように）、中央ゲート導体領域は、Ｐ＋ポリとすることができ、または、低ＶＴ  ＮＭＯＳＦＥＴが性能向上のために必要な場合、Ｎ＋ポリとすることができる（ＰＦＥＴでは相補的なドーピングが用いられる）。側方ウイング・ゲート導体および中央ゲート導体は、上にある金属側壁導電性層によって結び付けられる。更に、中央ゲート導体の下および側方ウイング導体の下のゲート絶縁体の厚さは、独立して指定することができる。これによって、側方導体の下のゲート絶縁体を、中央導体の下のものよりも厚くすることができ、好ましい。
【０００６】
低ＧＩＤＬ  ＭＯＳＦＥＴおよび製造方法のための本発明の前述の目的および利点は、添付図面と関連付けて、そのいくつかの実施形態の以下の詳細な説明を参照することで、当業者によっていっそう容易に理解することができる。いくつかの図面を通して、同様の要素は同一の参照番号によって示す。
【発明を実施するための最良の形態】
【０００７】
図１〜９は、本発明の教示に従った低ＧＩＤＬ  ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）デバイスの製造方法を示す。
【０００８】
図１は、ゲート酸化物誘電体１４によって被覆された基板１２上で、ＭＯＳＦＥＴ一次／主中央ゲート電極ポリシリコン堆積１０を、標準的なリソグラフィおよびＲＩＥ（reactive ion etching：反応性イオン・エッチング）プロセスによってパターニングした後のデバイスを示す。
【０００９】
ゲートＰＣ（多結晶）ポリは、エッチングの前に選択的にドーピングすることができる。例示した実施形態では、ゲート１０に、Ｐ型の不純物をドーピングして、高Ｖｔ（閾値電圧）表面チャネルＮＦＥＴまたは低Ｖｔ埋め込みチャネルＮＦＥＴを生成する。
【００１０】
図２は、好ましくは酸素であるＨＤＰ（高密度プラズマ）等の異方性誘電体堆積２０を用いて、水平表面上に二酸化シリコン等のオフセット膜を形成した後のデバイスを示す。
【００１１】
図３は、導電性拡散バリア３０（すなわち、側壁の金属とゲートＰＣポリとの間の反応を防ぐための、ＷＮ（タングステン／窒化タングステン）、ＴｉＮ）を堆積し、ＣＶＤ（化学気相付着法）および異方性ＲＩＥを用いて、ＰＣの側壁に沿って、ＣＶＤタングステン／窒化タングステンのスペーサ等の金属スペーサ３２を形成した後のデバイスを示す。
【００１２】
金属側壁スペーサ３２は、ゲート電極ポリシリコンと、後に形成される側壁くぼみポリシリコン・ゲート拡張部７０との間に、整流接合が形成されるのを防ぐ。
【００１３】
図４は、オフセット膜ＨＤＰ誘電体２０を剥離して、アンダーカット領域４０の上に懸垂スペーサ３２を形成した後のデバイスを示す。
【００１４】
図５は、Ｗ金属スペーサに対して選択的に、ポリシリコンおよびシリコン基板を、５０において酸化させた後のデバイスを示す（例えば、Ｓ．Ｉｗａｔａ等、IEEE Trans. Electron Devices, ED-31, P.1174（１９８４年）を参照のこと）。露出したポリシリコン・ゲート電極の側壁５２を酸化させる。酸化物バリアは、薄い絶縁性の拡散バリア層を提供して、ｎ＋ゲート側方ウイング・ゲート導体およびｐ＋中央ゲート導体ポリの仕事関数が異なるために接合部が生成されるのを防ぐ。
【００１５】
図６は、薄いＬＰＣＶＤ（低圧化学的気相付着法）ポリシリコン６０を堆積して、Ｗスペーサの下のアンダーカット領域によって形成されたくぼみを充填した後のデバイスを示す。
【００１６】
薄いＬＰＣＶＤポリシリコンは、ドーピングしたかまたはドーピングしていない状態で堆積することができる。ドーピングしてある場合、そのドーピング極性は、Ｓ／Ｄ拡散のものの逆である。ドーピングしていないまま堆積する場合、薄いＬＰＣＶＤポリは、低エネルギ傾斜イオン注入、プラズマ浸入、気相ドーピング、または固体ソース・ドーピング等の既知の方法のいずれか１つまたはそれらの組み合わせを用いてドーピングすることができる。全てのドーピング技法は、リソグラフィによって画定したブロック・マスキング層（酸化物または窒化物）を利用して、ＮＦＥＴとＰＦＥＴとの間を区別する。
【００１７】
図７は、Ｆ１またはＣ１ラジカルを用いて（ストラップ・エッチングのように）、化学的ドライ・エッチング（ＣＤＥ：chemical dry etching）等の等方性エッチングにより、薄いＬＰＣＶＤシリコンを側壁くぼみ７０に残したまま、薄いＬＰＣＶＤシリコン６０をフィールド領域から除去した後のデバイスを示す。
【００１８】
図８は、傾斜または非傾斜イオン注入を含む従来のプロセスによって、Ｓ／Ｄ拡張部／ハロ８４およびスペーサ８６を形成した後のデバイスを示す。ソースおよびドレイン領域８８は大量にドーピングした領域であり、一方、拡張部／ハロ領域８４は、少量ドーピングされており、第１の実施形態では、８０において側方ウイング・ゲート導体にわずかに重なり、第２の実施形態では、８２において中央ゲート導体にわずかに重なる。
【００１９】
図９は、従来のプロセスによってサリサイド９２を形成した後の低ＧＩＤＬ電流ＭＯＳＦＥＴデバイス９０を示す。
【００２０】
記載した製造方法は、縁部がソース／ドレイン拡散の上にわずかに重なる場合がある中央ゲート導体と、薄い絶縁性の拡散バリア層によって中央ゲート導体から分離した側方ウイング・ゲート導体とを有する低ＧＩＤＬ電流ＭＯＳＦＥＴデバイスを生成する。
【００２１】
ＮＭＯＳＦＥＴデバイスでは、側方ウイング・ゲート導体はＮ＋ポリシリコンから成ると好ましく、ＰＭＯＳＦＥＴでは、側方ウイング・ゲート導体はＰ＋ポリシリコンから成ることが好ましい。高Ｖｔ（閾値電圧）ＮＭＯＳＦＥＴが望ましい場合（ＤＲＡＭ用途におけるように）、中央ゲート導体領域は、Ｐ＋ポリとすることができ、または、低ＶＴ  ＮＭＯＳＦＥＴが性能向上のために必要な場合、Ｎ＋ポリとすることができる（ＰＦＥＴでは相補的なドーピングが用いられる）。
【００２２】
側方ウイング・ゲート導体および中央ゲート導体は、上にある金属側壁導電層によって結び付けられる。更に、中央ゲート導体の下および側方ウイング・ゲート導体の下のゲート絶縁体ＧＩの厚さは、独立して指定することができる。これによって、側方導体の下のゲート絶縁体を、中央導体の下のものよりも厚くすることができ、好ましい。
【００２３】
ゲート電極の縁部における逆にドーピングしたＬＰＣＶＤくぼみ領域とゲート電極ドーピングとの間の相互拡散は、側壁酸化物バリアによって抑制される。逆にドーピングしたくぼみおよびゲート電極との間の電気的接触は、金属スペーサによって与えられる。
【００２４】
シミュレーションを行って、外側ゲート導体（Ｎ＋側壁）のためのゲート酸化物の再成長による、中央ゲート導体縁部の下のバーズビーク（bird’s beak）形成の程度を調べた。シミュレーションには、第２のゲート酸化物（Ｎ＋側壁ゲート導体のため）の再成長の前の中央ゲート導体の縁部の形状が含まれ、プロセスのこの時点で中央ゲートの下に３０Ａのゲート酸化物が存在した。次いで、この構造に、典型的なゲート酸化サイクル（９５０度、１５０秒、ＲＴＯ、１００％ドライＯ２）を行って、後に外側Ｎ＋ゲート導体セグメントを含むことになる領域内で、基板の表面上に３０Ａの酸化物を成長させた。その結果、発生したバーズビークは、無視できる程度であった。明らかに、バーズビークは、極めて小さく、デバイスの動作性に問題を引き起こさない。
【００２５】
大きいバーズビークが形成されたとしても、Ｐ＋内側ゲート領域に対するＮ＋外側ゲート領域の１．１Ｖの仕事関数のずれの結果として、最初に外側ゲート領域で反転が起こる。このため、チャネル電流は、最大のＶｔを有する中央ゲート領域によって支配され、バーズビークがチャネル電流に対して与える影響を最小限に抑える。
【００２６】
本発明は、低ゲート誘導漏れ電流（ＧＩＤＬ）ＭＯＳＦＥＴデバイスを製造する方法を提供する。この方法は、パターニングした中央ゲート導体およびこの周囲の基板領域の水平表面上にオフセット膜を形成するステップを含み、ここで、パターニングした中央ゲート導体およびこの周囲の基板領域の水平表面上にオフセット膜を形成するために、好ましくは異方性誘電体堆積を用いる。パターニングした中央ゲート導体を形成するには、好ましくは、ゲート誘電体によって被覆された基板上にポリシリコンを堆積し、次いでリソグラフィおよび反応性イオン・エッチング・プロセスによってＭＯＳＦＥＴ中央ゲート導体をパターニングする。  
【００２７】
このプロセスは、続けて、中央ゲート導体の側壁上に導電性拡散バリアを堆積し、次いで、中央ゲート導体の側壁上の導電性拡散バリアの上に金属スペーサを形成し、その後、オフセット膜を剥離してアンダーカット領域上に懸垂金属スペーサを形成する。
【００２８】
このプロセスは、続けて、懸垂金属スペーサの下の中央ゲート導体を酸化させて、中央ゲート導体と、後に形成される左および右側方ウイング・ゲート導体との間に、整流接合が形成されるのを防ぎ、次いで、ポリシリコン層を堆積して、懸垂金属スペーサの下のアンダーカット領域を充填し、その後、懸垂金属スペーサの下のアンダーカット領域においてポリシリコンを残しながらポリシリコン層を等方性エッチングによって除去して、左および右側方ウイング・ゲート導体を形成する。
【００２９】
このプロセスは、続けて、ソースおよびドレイン拡張部／ハロならびにスペーサを形成し、次いで導体上にサリサイドを形成することによって完了する。好適な実施形態では、中央ゲート導体ならびに左および右側方ウイング・ゲート導体を、ドーピングしたポリシリコンで形成する。
【００３０】
上述のようなプロセスは、低ゲート誘導漏れ（ＧＩＤＬ）電流のＭＯＳＦＥＴデバイスを提供する。このデバイスは、ソース拡散領域と、ドレイン拡散領域と、中央ゲートと、を含む。中央ゲートは、中央ゲート導体と、左側方ウイング・ゲート導体と、右側方ウイング・ゲート導体とを含む。左側方ウイング・ゲート導体および右側方ウイング・ゲート導体の各々は、薄い絶縁性の拡散バリア層によって、中央ゲート導体から分離している。
【００３１】
中央ゲート導体の左右の横方向の縁部が、ソース拡散領域およびドレイン拡散領域の一方に重なることができる。左および右側方ウイング・ゲート導体の左右の横方向の縁部は、ソース拡散領域およびドレイン拡散領域の一方に重なることができる。
【００３２】
中央ゲート導体ならびに左および右側方ウイング・ゲート導体が、上にある金属側壁導電性層によって結び付けられている。上にある金属側壁導電性層は、中央ゲート導体と左および右側方ウイング・ゲート導体との間に整流接合が形成されるのを防ぐために中央ゲート導体の左および右の側壁に沿って形成された左および右金属側壁スペーサを含む。左および右金属側壁スペーサは、導電性拡散バリア層によって中央ゲート導体から分離している。
【００３３】
左および右側方ウイング導体の下のゲート絶縁体の厚さは、中央導体の下のゲート絶縁体の厚さよりも厚くすることができるように、その厚さを独立して指定可能である。
【００３４】
本明細書において、低ＧＩＤＬ  ＭＯＳＦＥＴおよび製造方法について、本発明のいくつかの実施形態および変形を詳細に説明したが、本発明の開示および教示が当業者に多くの代替的な設計を提案することは明らかであろう。
【産業上の利用可能性】
【００３５】
本発明は、一般に、電子デバイスに、更に具体的には、低ＧＩＤＬ  ＭＯＳＦＥＴ構造に産業上の利用可能性を有する。
【図面の簡単な説明】
【００３６】
【図１】ＭＯＳＦＥＴゲート電極ポリシリコン堆積を標準的なリソグラフィおよびＲＩＥプロセスによってパターニングした後のデバイスを示す。
【図２】ＨＤＰ等の異方性誘電体堆積を用いて水平表面上にオフセット膜を形成した後のデバイスを示す。
【図３】導電性拡散バリア（すなわちＷＮ、ＴｉＮ）を堆積し、ＣＶＤ  Ｗ／ＷＮスペーサ等の金属スペーサをＰＣの側壁に沿って形成した後のデバイスを示す。
【図４】オフセット膜ＨＤＰ誘電体を剥離して懸垂スペーサを形成した後のデバイスを示す。
【図５】ポリシリコンおよびシリコン基板をＷ金属スペーサに対して選択的に酸化させた後のデバイスを示す。
【図６】薄いＬＰＣＶＤポリシリコンを堆積してＷスペーサの下にアンダーカット領域によって形成されたくぼみを充填した後のデバイスを示す。
【図７】等方性エッチング（ストラップ・エッチングのような）によってフィールド領域から薄いＬＰＣＶＤシリコンを除去し、薄いＬＰＣＶＤシリコンを側壁くぼみに残した後のデバイスを示す。
【図８】イオン注入等の従来のプロセスによってＳ／Ｄ拡張部／ハロおよびスペーサを形成した後のデバイスを示す。
【図９】従来のプロセスによってサリサイドを形成した後のデバイスを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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