(57)【要約】  キャッシュコヒーレンシ状態のための方法及び装置が開示される。一実施例では、インナーインタフェースとアウターインタフェースの２つのインタフェースを介しアクセス可能なキャッシュは、ジョイントキャッシュコヒーレンシ状態を有する。ジョイントキャッシュコヒーレンシ状態は、インナーインタフェースに対して第１状態を、アウターインタフェースに対して第２状態を有し、第２状態は第１状態より高い優先度を有する。一実施例では、このことは、投機的無効を促進する。他の実施例では、このことは、インナーインタフェースを介したスヌープトランザクションを減少させる。
2007505407.tif 000002
【特許請求の範囲】
【請求項１】
第１インタフェースと、
前記第１インタフェースに直接には接続されない第２インタフェースと、
前記第１インタフェースと前記第２インタフェースとからアクセス可能であって、前記第１インタフェースからのアクセス時には第１キャッシュコヒーレンシ状態を有し、前記第２インタフェースからのアクセス時には第２キャッシュコヒーレンシ状態を有するキャッシュラインを有するキャッシュと、
から構成されることを特徴とする装置。
【請求項２】
請求項１記載の装置であって、
前記第２インタフェースがプロセッサに接続されているとき、前記第１キャッシュコヒーレンシ状態は、前記第２キャッシュコヒーレンシ状態より高い優先度を有することを特徴とする装置。
【請求項３】
請求項２記載の装置であって、
前記第２キャッシュコヒーレンシ状態は、前記第２インタフェースを介したスヌープトランザクションを減少させることを特徴とする装置。
【請求項４】
請求項２記載の装置であって、
前記第１キャッシュコヒーレンシ状態は、ｅｘｃｌｕｓｉｖｅであり、
前記第２キャッシュコヒーレンシ状態は、ｓｈａｒｅｄである、
ことを特徴とする装置。
【請求項５】
請求項２記載の装置であって、
前記第１キャッシュコヒーレンシ状態は、ｍｏｄｉｆｉｅｄであり、
前記第２キャッシュコヒーレンシ状態は、ｓｈａｒｅｄである、
ことを特徴とする装置。
【請求項６】
請求項３記載の装置であって、
前記第２キャッシュコヒーレンシ状態は、投機的ｉｎｖａｌｉｄ化をサポートすることを特徴とする装置。
【請求項７】
請求項６記載の装置であって、
前記第１キャッシュコヒーレンシ状態は、ｍｏｄｉｆｉｅｄであり、
前記第２キャッシュコヒーレンシ状態は、ｉｎｖａｌｉｄである、
ことを特徴とする装置。
【請求項８】
請求項６記載の装置であって、
前記第１キャッシュコヒーレンシ状態は、ｅｘｃｌｕｓｉｖｅであり、
前記第２キャッシュコヒーレンシ状態は、ｉｎｖａｌｉｄである、
ことを特徴とする装置。
【請求項９】
請求項６記載の装置であって、
前記第１キャッシュコヒーレンシ状態は、ｓｈａｒｅｄであり、
前記第２キャッシュコヒーレンシ状態は、ｉｎｖａｌｉｄである、
ことを特徴とする装置。
【請求項１０】
請求項６記載の装置であって、
前記第２キャッシュコヒーレンシ状態はさらに、明示的ｉｎｖａｌｉｄ化をサポートすることを特徴とする装置。
【請求項１１】
第１キャッシュコヒーレンシ状態を第１キャッシュの第１キャッシュラインと関連付けるステップと、
第２キャッシュコヒーレンシ状態を前記第１キャッシュとインナー関係の第２キャッシュの第２キャッシュラインと関連付けるステップと、
前記第１キャッシュコヒーレンシ状態を、アウターインタフェースに対する前記第１キャッシュコヒーレンシ状態とインナーインタフェースに対する第３キャッシュコヒーレンシ状態とを含むジョイントキャッシュコヒーレンシ状態に移行するステップと、
前記第２キャッシュコヒーレンシ状態を前記第３キャッシュコヒーレンシ状態に移行するステップと、
から構成されることを特徴とする方法。
【請求項１２】
請求項１１記載の方法であって、
前記第１キャッシュコヒーレンシ状態は、ｅｘｃｌｕｓｉｖｅであり、
前記第２キャッシュコヒーレンシ状態は、ｉｎｖａｌｉｄであり、
前記第３キャッシュコヒーレンシ状態は、ｓｈａｒｅｄである、
ことを特徴とする方法。
【請求項１３】
請求項１１記載の方法であって、
前記第１キャッシュコヒーレンシ状態は、ｍｏｄｉｆｉｅｄであり、
前記第２キャッシュコヒーレンシ状態は、ｍｏｄｉｆｉｅｄであり、
前記第３キャッシュコヒーレンシ状態は、ｉｎｖａｌｉｄである、
ことを特徴とする方法。
【請求項１４】
第１キャッシュコヒーレンシ状態を第１キャッシュの第１キャッシュラインと関連付けるステップと、
第２キャッシュコヒーレンシ状態を前記第１キャッシュとインナー関係の第２キャッシュの第２キャッシュラインと関連付けるステップと、
前記第２キャッシュコヒーレンシ状態をｉｎｖａｌｉｄ状態に移行するステップと、
前記第１キャッシュコヒーレンシ状態を、アウターインタフェースに対する前記第１キャッシュコヒーレンシ状態とインナーインタフェースに対するｉｎｖａｌｉｄ状態とを含むジョイントキャッシュコヒーレンシ状態に移行するステップと、
から構成されることを特徴とする方法。
【請求項１５】
請求項１４記載の方法であって、
前記第１キャッシュコヒーレンシ状態は、ｍｏｄｉｆｉｅｄであることを特徴とする方法。
【請求項１６】
請求項１４記載の方法であって、
前記第１キャッシュコヒーレンシ状態は、ｅｘｃｌｕｓｉｖｅであることを特徴とする方法。
【請求項１７】
請求項１４記載の方法であって、
前記第１キャッシュコヒーレンシ状態は、ｓｈａｒｅｄであることを特徴とする方法。
【請求項１８】
第１キャッシュコヒーレンシ状態を第１キャッシュの第１キャッシュラインと関連付けるステップと、
ｉｎｖａｌｉｄ状態を前記第１キャッシュとインナー関係の第２キャッシュの第２キャッシュラインと関連付けるステップと、
前記ｉｎｖａｌｉｄ状態をｓｈａｒｅｄ状態に移行するステップと、
前記第１キャッシュコヒーレンシ状態をインナーインタフェースに対するｓｈａｒｅｄ状態を含むジョイントキャッシュコヒーレンシ状態に移行するステップと、
から構成されることを特徴とする方法。
【請求項１９】
請求項１８記載の方法であって、
前記第１キャッシュコヒーレンシ状態は、ｉｎｖａｌｉｄであり、
前記ジョイントキャッシュコヒーレンシ状態は、ｅｘｃｌｕｓｉｖｅ−ｓｈａｒｅｄである、
ことを特徴とする方法。
【請求項２０】
請求項１８記載の方法であって、
前記第１キャッシュコヒーレンシ状態は、ｍｏｄｉｆｉｅｄ−ｉｎｖａｌｉｄであり、
前記ジョイントキャッシュコヒーレンシ状態は、ｍｏｄｉｆｉｅｄ−ｓｈａｒｅｄである、
ことを特徴とする方法。
【請求項２１】
第１キャッシュコヒーレンシ状態を第１キャッシュの第１キャッシュラインと関連付ける手段と、
第２キャッシュコヒーレンシ状態を前記第１キャッシュとインナー関係の第２キャッシュの第２キャッシュラインと関連付ける手段と、
前記第１キャッシュコヒーレンシ状態を、アウターインタフェースに対する前記第１キャッシュコヒーレンシ状態とインナーインタフェースに対する第３キャッシュコヒーレンシ状態とを含むジョイントキャッシュコヒーレンシ状態に移行する手段と、
前記第２キャッシュコヒーレンシ状態を前記第３キャッシュコヒーレンシ状態に移行する手段と、
から構成されることを特徴とする装置。
【請求項２２】
請求項２１記載の装置であって、
前記第１キャッシュコヒーレンシ状態は、ｅｘｃｌｕｓｉｖｅであり、
前記第２キャッシュコヒーレンシ状態は、ｉｎｖａｌｉｄであり、
前記第３キャッシュコヒーレンシ状態は、ｓｈａｒｅｄである、
ことを特徴とする装置。
【請求項２３】
請求項２１記載の装置であって、
前記第１キャッシュコヒーレンシ状態は、ｍｏｄｉｆｉｅｄであり、
前記第２キャッシュコヒーレンシ状態は、ｍｏｄｉｆｉｅｄであり、
前記第３キャッシュコヒーレンシ状態は、ｉｎｖａｌｉｄである、
ことを特徴とする装置。
【請求項２４】
第１キャッシュコヒーレンシ状態を第１キャッシュの第１キャッシュラインと関連付ける手段と、
第２キャッシュコヒーレンシ状態を前記第１キャッシュとインナー関係の第２キャッシュの第２キャッシュラインと関連付ける手段と、
前記第２キャッシュコヒーレンシ状態をｉｎｖａｌｉｄ状態に移行する手段と、
前記第１キャッシュコヒーレンシ状態を、アウターインタフェースに対する前記第１キャッシュコヒーレンシ状態とインナーインタフェースに対するｉｎｖａｌｉｄ状態とを含むジョイントキャッシュコヒーレンシ状態に移行する手段と、
から構成されることを特徴とする装置。
【請求項２５】
請求項２４記載の装置であって、
前記第１キャッシュコヒーレンシ状態は、ｍｏｄｉｆｉｅｄであることを特徴とする装置。
【請求項２６】
請求項２４記載の装置であって、
前記第１キャッシュコヒーレンシ状態は、ｅｘｃｌｕｓｉｖｅであることを特徴とする装置。
【請求項２７】
請求項２４記載の装置であって、
前記第１キャッシュコヒーレンシ状態は、ｓｈａｒｅｄであることを特徴とする装置。
【請求項２８】
第１キャッシュコヒーレンシ状態を第１キャッシュの第１キャッシュラインと関連付ける手段と、
ｉｎｖａｌｉｄ状態を前記第１キャッシュとインナー関係の第２キャッシュの第２キャッシュラインと関連付ける手段と、
前記ｉｎｖａｌｉｄ状態をｓｈａｒｅｄ状態に移行する手段と、
前記第１キャッシュコヒーレンシ状態をインナーインタフェースに対するｓｈａｒｅｄ状態を含むジョイントキャッシュコヒーレンシ状態に移行する手段と、
から構成されることを特徴とする装置。
【請求項２９】
請求項２８記載の装置であって、
前記第１キャッシュコヒーレンシ状態は、ｉｎｖａｌｉｄであり、
前記ジョイントキャッシュコヒーレンシ状態は、ｅｘｃｌｕｓｉｖｅ−ｓｈａｒｅｄである、
ことを特徴とする装置。
【請求項３０】
請求項２８記載の装置であって、
前記第１キャッシュコヒーレンシ状態は、ｍｏｄｉｆｉｅｄ−ｉｎｖａｌｉｄであり、
前記ジョイントキャッシュコヒーレンシ状態は、ｍｏｄｉｆｉｅｄ−ｓｈａｒｅｄである、
ことを特徴とする装置。
【請求項３１】
第１インタフェースと第２インタフェースとからアクセス可能であって、前記第１インタフェースからのアクセス時には第１キャッシュコヒーレンシ状態を有し、前記第２インタフェースからのアクセス時には第２キャッシュコヒーレンシ状態を有するキャッシュラインを有するキャッシュと、
第３インタフェースとのバスブリッジと、
前記第３インタフェースに接続される入出力装置と、
から構成されることを特徴とするシステム。
【請求項３２】
請求項３１記載のシステムであって、
前記第２インタフェースがプロセッサに接続されているとき、前記第１キャッシュコヒーレンシ状態は、前記第２キャッシュコヒーレンシ状態より高い優先度を有することを特徴とするシステム。
【請求項３３】
請求項３１記載のシステムであって、
前記第２キャッシュコヒーレンシ状態は、前記第２インタフェースを介したスヌープトランザクションを減少させることを特徴とするシステム。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［技術分野］
本発明は、一般にマイクロプロセッサシステムに関し、より詳細には、複数のインタフェースを介しキャッシュにアクセス可能なマイクロプロセッサシステムに関する。
【０００２】
［背景技術］
マイクロプロセッサの処理スループットを向上させるため、プロセッサはキャッシュ系列にデータを保持するようにしてもよい。マルチプロセッサ環境においてこれらキャッシュを利用するため、様々なキャッシュコヒーレンシプロトコルが開発されてきた。これらキャッシュコヒーレンシスキームは、キャッシュコヒーレンシ状態と呼ばれる属性をキャッシュの様々なキャッシュラインと関連付けするものであるかもしれない。通常のキャッシュコヒーレンシプロトコルは、「Ｉｌｌｉｎｏｉｓプロトコル」、又はＭＥＳＩ（ｍｏｄｉｆｉｅｄ／ｅｘｃｌｕｓｉｖｅ／ｓｈａｒｅｄ／ｉｎｖａｌｉｄ）プロトコルと略式に呼ばれる、各キャッシュラインが４つのＭＥＳＩ状態の１つと関連付けされるものであるかもしれない。他の通常のキャッシュコヒーレンシプロトコルは、追加的な状態を有するものであるかもしれない。このようにして、おそらく変更された与えられたキャッシュラインの複数のコピーが、予測可能かつ一貫性のある方法によりマルチプロセッサシステムの各種キャッシュに存在するかもしれない。
【０００３】
既存のＭＥＳＩ状態は、あるパフォーマンス制限的属性を有するかもしれない。１つの状況では、インナーレベルキャッシュ（例えば、レベル１キャッシュなど）のｍｏｄｉｆｉｅｄキャッシュラインがｉｎｖａｌｉｄとなり、それのｍｏｄｉｆｉｅｄデータをアウターレベルキャッシュ（例えば、レベル２キャッシュなど）まで書き込むことを所望すると、次にアウターレベルキャッシュがｉｎｖａｌｉｄとなり、それのｍｏｄｉｆｉｅｄデータをさらなるアウターレベルキャッシュ又はシステムメモリに書き込む。このことは、アウターレベルインタフェースにかなりのトラフィックが存在する場合、効果的ではないかもしれない。他の状況では、スヌープリクエストがアウターレベルキャッシュに到着すると、それは何れかのインナーレベルキャッシュに送られる必要がある。このことは、インナーレベルインタフェースを介したインナーレベルキャッシュがかなり使用される場合、効果的ではないかもしれない。
【０００４】
［詳細な説明］
以下の説明は、マルチプロセッサ環境におけるキャッシュ間のコヒーレンシを促進する技術を示している。以下の説明では、本発明のより完全なる理解を提供するため、ロジック実現形態、ソフトウェアモジュール割当て、バス信号処理技術、処理の詳細などの多数の具体的詳細が与えられる。しかしながら、本発明がそのような具体的詳細なしに実現されてもよいということは、当業者により理解されるであろう。他の実施例では、制御構成、ゲートレベル回路及びフルソフトウェア命令シーケンスは、本発明を不明りょうにしないように詳細には説明されない。与えられた説明により、当業者は過度の試験を行うことなく適切に機能を実現することができるであろう。本発明は、Ｉｌｌｉｎｏｉｓ又は（略語である）ＭＥＳＩ（ｍｏｄｉｆｉｅｄ／ｅｘｃｌｕｓｉｖｅ／ｓｈａｒｅｄ／ｉｎｖａｌｉｄ）キャッシュコヒーレンシプロトコルを利用するＰｅｎｔｉｕｍ（登録商標）４などのプロセッサの形態により開示される。しかしながら、本発明は、キャッシュを利用するものであって、他の形態のキャッシュコヒーレンシプロトコルを実現する他の形態のプロセッサにより実現されてもよい。図に示される実施例では、各プロセッサ、それらのメモリ及びキャッシュの間に示されるインタフェースは、バス又はポイント・ツー・ポイントインタフェースとして示されるかもしれない。しかしながら、本発明は、バスがポイント・ツー・ポイントインタフェースと置換され、ポイント・ツー・ポイントインタフェースがバスと置換されるときに、実現されるかもしれない。
【０００５】
図１を参照するに、一実施例による複数のインタフェースを介しアクセス可能なキャッシュの概略図が示される。マルチプロセッサシステム１００は、プロセッサ１３０及び１５０とシステムメモリ１１０とを有する。一実施例では、これらはシステムバス１４０であるインタフェースと接続される。他の実施例では、プロセッサ１３０及び１５０とシステムメモリ１１０との間のポイント・ツー・ポイントインタフェースを含む他のインタフェースが利用されてもよい。一実施例では、Ｌ１キャッシュ１３２及び１５２などのインナーレベルキャッシュが、各プロセッサ１３０及び１５０に接続される。しかしながら、Ｌ２キャッシュ１３６及び１５６などのアウターレベルキャッシュは、１つのインタフェース及びプロセッサではなく、２つのインタフェースに接続されるかもしれない。図１の実施例では、Ｌ２キャッシュ１３６と１５６が接続されるインタフェースは、それぞれシステムバス１４０とブリッジインタフェース１３４及び１５４である。
【０００６】
Ｌ１キャッシュ１３２がＬ２キャッシュ１３６からキャッシュラインをロードするとき、Ｌ１キャッシュ１３２のキャッシュラインのコピーは、一般にＬ２キャッシュ１３６のキャッシュラインと関連付けされたキャッシュコヒーレンシ状態をとることになる。例えば、Ｌ２キャッシュ１３６のキャッシュラインがＥのコヒーレンシ状態を有する場合、Ｌ１キャッシュ１３２の当該キャッシュラインのコピーはまた、Ｅのコヒーレンシ状態を有することとなる。Ｌ１キャッシュ１３２のキャッシュラインのコピーは、キャッシュラインを変更する意図がなかったとしても、Ｅ状態となるであろう。より制限的なＳ状態がＬ１キャッシュ１３２により利用可能であるが、にもかかわらずＥ状態が送られる。
【０００７】
他の例では、Ｌ２キャッシュ１３６のキャッシュラインと、Ｌ１キャッシュ１３２の当該キャッシュラインのコピーがＭ状態である場合、他のキャッシュが当該キャッシュラインをＥ状態にすることを所望すると、Ｌ２キャッシュ１３６のキャッシュラインとＬ１キャッシュ１３２の当該キャッシュラインのコピーの両方が、順次Ｉ状態に変更される必要がある。このことは、比較的長い期間を必要とし、Ｌ１キャッシュ１３２とプロセッサ１３０との間の他の交換のタイミングと干渉するかもしれない。
【０００８】
上記２つの段落で述べられた状況をより効率的に扱うため、一実施例では、Ｌ２キャッシュ１３６は、システムバス１４０からではなくブリッジインタフェース１３４から見られたとき、異なるキャッシュコヒーレンシ状態を示すかもしれない。このようなジョイントキャッシュコヒーレンシ状態は、別のインタフェース内の従来のキャッシュコヒーレンシ状態の動作を示すかもしれない。ジョイントキャッシュコヒーレンシ状態を「ＡＢ」と表すことにする。ただし、「Ａ」はアウターインタフェース（さらに、プロセッサコアから）からみたキャッシュコヒーレンシ状態であり、「Ｂ」はインナーインタフェース（プロセッサコアに近接した）からみたキャッシュコヒーレンシ状態である。一実施例では、Ｌ２キャッシュ１３６がＥＳ状態のキャッシュラインを有する場合、Ｌ１キャッシュ１３２は、Ｓ状態の当該キャッシュラインのコピーを受け取る。このＳ状態のコピーは、プロセッサ１３０による使用に十分であるかもしれない。そして、プロセッサ１５０などのシステムバス１４０の他のエージェントがＳ状態の当該キャッシュラインを有することを所望するとき、Ｌ１キャッシュ１３２のキャッシュラインのコピーはすでにＳ状態であるため、スヌープ処理はＬ２キャッシュ１３６において停止する。このことは、スヌープトランザクションの減少によるブリッジインタフェース１３４の転送パフォーマンスを向上させるかもしれない。
【０００９】
他の実施例では、それぞれＭ状態のキャッシュラインのコピーを有するＬ２キャッシュ１３６とＬ１キャッシュ１３２を検討する。プロセッサ１３０がキャッシュラインにさらなる変更を行わない場合、以降において強制的（又は、明示的、すなわち、非投機的無効化が行われるまで待機するのと対照的に、Ｌ１キャッシュ１３２のキャッシュラインを投機的に無効にすることが効果的である。従って、一実施例では、Ｌ１キャッシュ１３２のキャッシュラインは、Ｉ状態に投機的に無効にされるが、Ｌ２キャッシュ１３６のキャッシュラインのコピーはＭＩ状態にされてもよい。このようにして、Ｌ１キャッシュ１３２のキャッシュラインのコピーはｉｎｖａｌｉｄにされるが、Ｌ２キャッシュ１３６のキャッシュラインのコピーは、システムバス１４０上のエージェントの観点からＭ状態に維持されてもよい。Ｌ２キャッシュ１３６からシステムメモリ１１０へのｍｏｄｉｆｉｅｄキャッシュラインの最終的な書き込みが、システムパフォーマンスを向上させるため延期されてもよい。他の実施例では、ＭＩ状態は、明示的無効の実施例をサポートするかもしれない。
【００１０】
図２を参照するに、一実施例によるジョイントキャッシュコヒーレンシ状態のチャートが示される。当該チャートは、インナーインタフェース及びアウターインタフェースによりアクセス可能なキャッシュの可能なジョイントキャッシュコヒーレンシ状態を示すが、各種実施例では、チャートからの各種状態セットが実現され、他の状態セットは実現されない。一実施例では、インナーインタフェースのキャッシュコヒーレンシ状態と比較して、アウターインタフェースのキャッシュコヒーレンシ状態が同程度又はより非制限的な特権を有する場合、ジョイント状態がキャッシュラインに対して存在する。例えば、これら２つのキャッシュコヒーレンシ状態が等しい場合、チャートの対角線下にシンプルなＭＥＳＩキャッシュ状態を与える。しかしさらに、インナーインタフェースのキャッシュコヒーレンシ状態と比較して、アウターインタフェースのキャッシュラインのキャッシュコヒーレンシ状態がより非制限的な特権を有するジョイント状態が存在するかもしれない。一実施例では、インナーインタフェースのキャッシュラインのキャッシュコヒーレンシ状態はＳであるが、アウターインタフェースの当該キャッシュラインのキャッシュコヒーレンシ状態はＥ又はＭとなる。同様に、他の実施例では、インナーインタフェースのキャッシュラインのキャッシュコヒーレンシ状態はＩであるが、アウターインタフェースの当該キャッシュラインのキャッシュコヒーレンシ状態は、Ｓ、Ｅ又はＭであるかもしれない。
【００１１】
図２のチャートの１つの特殊ケースは、キャッシュラインのキャッシュコヒーレンシ状態が、アウターインタフェースにはＭであり、インナーインタフェースにはＥとなるときである。チャートは、このジョイント状態を単にＭ状態として特定している。このことは、ＥからＭへの移行が通知が与えられることなく現在許可されているため理解されるかもしれない。このため、ＭＥ状態は求められず、シンプルなＭ状態で十分であるかもしれない。
【００１２】
図２のジョイントキャッシュコヒーレンシ状態の１つの見方は、インナーインタフェース状態が、キャッシュ処理階層のインナーレベルで利用可能な最大キャッシュライン状態権限を示すことである。言い換えると、当該インナーレベルにおいて、通知なく又は通知されることにより、キャッシュライン状態が変更されてもよい。ＥからＳ、ＥからＩ、ＳからＩなどへのＥ及びＳ状態からの変更は、キャッシュ処理階層のアウターレベルへの通知又はデータ転送を必要としないことに留意すべきである。しかしながら、Ｍ状態からの変更は、キャッシュ処理階層のアウターレベルにライトバック（ｗｒｉｔｅｂａｃｋ）処理としばしば呼ばれるプロセスでのｍｏｄｉｆｉｅｄデータが与えられることを要求するかもしれない。
【００１３】
図３Ａを参照するに、本開示の一実施例によるＥＳ（ｅｘｃｌｕｓｉｖｅ−ｓｈａｒｅｄ）状態により動作可能なキャッシュによる処理の図が示される。まず、Ｌ２キャッシュ３１６のキャッシュライン３２２はＥ状態にある。キャッシュラインのコピーがＬ１キャッシュ３１２により要求されると、キャッシュライン３２２の状態はＥＳに移行される（３５０）。キャッシュライン３２０のコピーは、状態ＳによるＬ１キャッシュ３１２に転送される。
【００１４】
状態Ｓを有するキャッシュライン３２０のコピーは、他のキャッシュが当該キャッシュラインを所望する場合、効果的であるかもしれない。他の何れかのキャッシュがコピーを有するか判断するためスヌープするアウターインタフェース３３６のエンドのキャッシュ３３２を考える。スヌープトランザクション３６０がＬ２キャッシュ３１６を照会すると、Ｌ１キャッシュ３１２のキャッシュライン３２０のコピーはすでにＳ状態にあるため、キャッシュライン３２２のコピーをＳ状態に直接移行させるかもしれない（３６２）。このことは、ブリッジインタフェース３１４でのさらなるスヌープトランザクションを不要にする。従って、本実施例では、インナーインタフェースを介したスヌープトランザクションが減少する。
【００１５】
他の実施例では、ＥＳキャッシュライン状態は、ピア（及びアウターレベルキャッシュ）は、ＥＳライン状態を有するキャッシュにより排他的に所持されているとして（すなわち、ｅｘｃｌｕｓｉｖｅ、すなわち、Ｅ状態にあるとして）当該キャッシュラインを認識することを示す。キャッシュ処理階層がインナーレベルにおいてＥＳ状態を有するキャッシュラインを有するとき、アウターレベルインクルーシブ（ｉｎｃｌｕｓｉｖｅ）キャッシュが、Ｅ状態による当該キャッシュラインを有するべきである。
【００１６】
一実施例では、アウターレベルがキャッシュラインへのインナーレベルにより要求されたｓｈａｒｅｄアクセスのみのｅｘｃｌｕｓｉｖｅアクセスを与えるとき、キャッシュラインはＥＳ状態を求めるかもしれない。ｅｘｃｌｕｓｉｖｅ権限が付与された知識を保持しながら、ｓｈａｒｅｄキャッシュライン権限をインナーレベルに送ることは、パフォーマンス向上に用いられる追加的情報とみなされるかもしれない。
【００１７】
一実施例では、ＥＳ状態キャッシュラインは、当該キャッシュラインへのピアアクセスに対して、Ｓ状態又はＩ状態にスヌープされるべきである。ＥＳ状態は、Ｓ状態への変更を要求するスヌープが、上述のようにインナーレベルをスヌープする必要なく、ＥＳからＳへのキャッシュライン状態の極めて迅速な変更を生じさせることを許可するかもしれない。このことは、Ｓ状態への変更を要求するインナーレベルスヌープを生成し、当該結果がインクルージョン（ｉｎｃｌｕｓｉｏｎ）及びコヒーレンシを維持するよう待機する必要があるＥ状態キャッシュラインと比較されるかもしれない。ＥＳ状態はまた、スヌープがＩ状態への変更を要求することを支援するかもしれない。これらのスヌープは、コヒーレンシを維持するためインナーレベルをスヌープ処理すべきであるが、スヌープ結果を待機する必要はない。従って、ＥＳ状態キャッシュラインへのｅｘｃｌｕｓｉｖｅアクセスのインナーレベルリクエストは、ＥＳ状態からＥ状態へのキャッシュライン状態の移行により極めて迅速に与えられる。
【００１８】
図３Ｂを参照するに、本開示の他の実施例によるＥＳ状態により動作可能なキャッシュによる処理の図が示される。まず、Ｌ２キャッシュ３１６のキャッシュライン３６６とＬ１キャッシュ３１２のキャッシュライン３６４はＩ状態にある（すなわち、何れのキャッシュも有効状態による特定のキャッシュラインを保持しない）。プロセッサ３１０がキャッシュラインのコピーを要求すると、それはＬ１キャッシュ３１２においてキャッシュミスを発生させる。従って、Ｌ１キャッシュ３１２は、再びＬ２キャッシュ３１６においてキャッシュミスを発生させる場合、キャッシュラインに対するリクエストをＬ２キャッシュ３１６に送信する。スヌープ処理により、他のキャッシュ３３２が有効状態のキャッシュラインを有しないことが明らかになると、Ｌ２キャッシュは、さらなるリクエスト３７３をシステムメモリに送信するようにしてもよい。
【００１９】
メモリ３４０が要求されたキャッシュラインをＬ２キャッシュ３１６に転送すると（３７４）、新たに配置されたキャッシュラインコピー３６６が、Ｉ状態からＥＩ状態に移行される（３７６）。その後、Ｌ２キャッシュ３１６がキャッシュラインをＬ１キャッシュ３１２に転送すると（３７８）、新たに配置されたキャッシュラインコピー３６４は、Ｉ状態からＳ状態に移行される（３８０）。これが行われると、Ｌ２キャッシュ３１６のキャッシュライン３６６は、ＥＩ状態からＥＳ状態にさらに移行される（３８２）。
【００２０】
図４を参照するに、本開示の一実施例によるＭＩ（ｍｏｄｉｆｉｅｄ−ｉｎｖａｌｉｄ）状態により動作可能なキャッシュによる処理の図が示される。まず、Ｌ１キャッシュ４１２のキャッシュライン４２０とＬ２キャッシュ４１６のキャッシュライン４２２の各コピーはＭ状態にある。Ｌ１キャッシュ４１２により、キャッシュライン４２０のコピーの以降の変更又は他の使用は起こらないと判断されると、それはキャッシュライン４２０を投機的にｉｎｖａｌｉｄにすることを選択する。一実施例では、このことは、キャッシュライン４２０がＭ状態からＩ状態に移行し、ｍｏｄｉｆｉｅｄデータ４５２をキャッシュライン４２２に送信することにより行われてもよい。このとき、キャッシュライン４２２は、Ｍ状態からＭＩ状態に移行するようにしてもよい。他の実施例では、ＭＩ状態は、明示的なｉｎｖａｌｉｄ化の実施例をサポートする。
【００２１】
キャッシュライン４２２がＭＩ状態にあるとき、キャッシュライン４２２のｍｏｄｉｆｉｅｄデータをメモリ４４０に即座に送信する必要はないかもしれない。代わりに、それはＬＲＵ（Ｌｅａｓｔ−Ｒｅｃｅｎｔｌｙ−Ｕｓｅｄ）ポリシーなどのキャッシュライン置換ポリシーに基づき、当該ラインがＬ２キャッシュ４１６から消去又はｉｎｖａｌｉｄ化されるまで待機し、当該時点にｍｏｄｉｆｉｅｄデータを送信するようにしてもよい。他の状況では、ＭＩ状態あるときキャッシュライン４２２は、Ｉ状態への変更を要求するスヌープを受信するかもしれない。これが行われると、キャッシュライン４２２はｍｏｄｉｆｉｅｄデータをメモリ４４０に迅速に送信するが、それはすでにＩ状態にあるため、Ｌ１キャッシュ４１２のキャッシュライン４２０にスヌープダウンする必要はない。
【００２２】
一実施例では、Ｍ１キャッシュライン状態は、Ｌ２キャッシュにおけるｍｏｄｉｆｉｅｄされたデータを示し（ピア間でのｅｘｃｌｕｓｉｖｅ所有と共に）、キャッシュラインが何れかのインナーレベルキャッシュにおいて有効状態により存在しないことを示すかもしれない。キャッシュラインは、インナーレベルバスからＭ状態データを受信した結果として、キャッシュラインのすべてのコピーがインナーレベルキャッシュにおいてｉｎｖａｌｉｄにされたという通知に続き、又は伴いＭＩ状態に到達する。当該通知は、キャッシュライン置換の自発的通知であってもよいし（しばしば、「キャパシティイビクション（ｃａｐａｃｉｔｙ  ｅｖｉｃｔｉｏｎ）」又は明示的ライトバック処理と呼ばれる）、又はｉｎｖａｌｉｄトランザクションの注入のためである。すべてのインナーレベルキャッシュがキャッシュラインのコピーをｉｎｖａｌｉｄにしたという通知をＭＳ状態キャッシュラインが受信することにより、ＭＩ状態となるかもしれない。キャッシュラインが何れかのインナーレベルキャッシュにおいて有効状態により存在しないという情報を保持することは、アウターレベルスヌープに入力されるサービスにインナーレベルキャッシュをスヌープする必要性を回避する。Ｍ状態データを保持することは、データを直近に変更したキャッシュ処理レベルに現在データを迅速に送信することを可能にする（時間局所性最適化）。
【００２３】
一実施例では、ＭＩ状態キャッシュラインは、当該キャッシュラインへのピアアクセスに対して、Ｓ状態又はＩ状態にスヌープ処理されるべきである。何れのケースにおいても、インナーレベルにスヌープ処理する必要なく、即座の「ｍｏｄｉｆｉｅｄデータ」応答が、当該ｍｏｄｉｆｉｅｄデータの効果的な瞬時の利用可能性により発せられてもよい。このことは、インナーレベルスヌープを発行し、その後、インクルージョン及びコヒーレンシを維持し、おそらく現在データを取得する結果を待機すべきＭ状態キャッシュラインと対照的である。従って、ＭＩ状態キャッシュラインへのアクセスに対するインナーレベル要求が、迅速に付与されるかもしれない。キャッシュライン状態は、インナーレベルからのｅｘｃｌｕｓｉｖｅアクセスリクエストに対してはＭに、又はインナーレベルからのｓｈａｒｅｄアクセスリクエストに対してはＭＳに移行されてもよい。
【００２４】
図５を参照するに、本開示の一実施例によるＭＳ（ｍｏｄｉｆｉｅｄ−ｓｈａｒｅｄ）状態により動作可能なキャッシュによる処理の図が示される。図５の実施例において、まず、Ｌ１キャッシュ５１２のキャッシュライン５２０はＩ状態とされ、Ｌ２キャッシュ５１６のキャッシュライン５２２はＭＩ状態とされる。キャッシュライン５２０は、キャッシュライン５２２のｍｏｄｉｆｉｅｄデータを再読み出しすることを所望するかもしれない。従って、ｍｏｄｉｆｉｅｄデータをＬ１キャッシュ５１２に転送し、その後、キャッシュライン５２２にＭＩ状態からＭＳ状態に移行させるリクエスト５５２が、Ｌ２キャッシュ５１６に送信される。その後、Ｉ状態からＳ状態にキャッシュライン５２０を取得する他の移行５５０が行われる。
【００２５】
一実施例では、ＭＳキャッシュライン状態は、Ｌ２キャッシュのｍｏｄｉｆｉｅｄデータを示し（ピア間のｅｘｃｌｕｓｉｖｅ所有と共に）、キャッシュラインがインナーレベルキャッシュにおいてＳ状態にあることを示すかもしれない。キャッシュラインは、上述のように、ＭＩ状態ラインにヒットするｓｈａｒｅｄアクセスに対するインナーレベルリクエストの結果としてＭＳ状態に到達するかもしれない。あるいは、ＭＳ状態は、キャッシュラインのすべてのコピーがすべてのインナーレベルキャッシュにおいてＳ状態に変更された（又はｉｎｖａｌｉｄ化された）という通知に続いて（又は伴い）インナーレベルバスからＭ状態データを受信することからＭＳ状態が生じるかもしれない。キャッシュラインが何れかインナーレベルキャッシュにおいても変更されないという情報を保持することは、現在データに対するインナーレベルキャッシュをスヌープする必要性を回避する。Ｍ状態データを保持することは、当該データを変更する権限と共にデータを直近に変更したキャッシュ処理レベルへの現在データの迅速な送信を可能にする（他の時間局所性最適化）。
【００２６】
一実施例では、ＭＳ状態キャッシュラインは、キャッシュラインへのピアアクセスに対してＳ状態にスヌープされるかもしれない。この場合、同時に行われる「ｍｏｄｉｆｉｅｄデータ」応答は、インナーレベルスヌープが完了するのを待機する必要なく、当該ｍｏｄｉｆｉｅｄデータの迅速な利用性により発行されるかもしれない。従って、本実施例では、インナーインタフェースを介したスヌープトランザクションは減少する。このことは、インナーレベルスヌープを発行し、その後、インクルージョン及びコヒーレンシを維持し、おそらく現在データを取得するよう結果を待機すべきＭ状態キャッシュラインと対照的である。従って、ＭＳ状態キャッシュラインへのアクセスに対するインナーレベルリクエストが、極めて迅速に付与される。キャッシュライン状態は、インナーレベルからのｅｘｃｌｕｓｉｖｅアクセスリクエストに対してはＭに移行され、インナーレベルからのｓｈａｒｅｄアクセスリクエストに対してはＭＳ状態に維持される。
【００２７】
図６を参照するに、本開示の一実施例によるＥＩ（ｅｘｃｌｕｓｉｖｅ−ｉｎｖａｌｉｄ）状態により動作可能なキャッシュによる処理の図が示される。図６の実施例では、Ｅ状態にあるＬ１キャッシュ６１２のキャッシュライン６２０とＬ２キャッシュ６１６のキャッシュライン６２２をまず考える。Ｌ１キャッシュ６１２により、当該キャッシュライン６２０が投機的にｉｎｖａｌｉｄにされるべき場合、リクエスト６５０がＬ２キャッシュ６１６に送信され、Ｅ状態からＥＩ状態へのキャッシュライン６２２の移行６５４が行われる。同時に、Ｅ状態からＩ状態へのキャッシュライン６２０の移行６５２が行われるかもしれない。他の実施例では、ＥＩ状態は、明示的ｉｎｖａｌｉｄ化の実施例をサポートするものであってもよい。
【００２８】
キャッシュ６３２などの他のキャッシュがＥ状態のキャッシュライン６３２のコピーを所望する場合、それは、ＥＩ状態からＩ状態へのキャッシュライン６２２をとりうる移行６６２を開始するスヌープを送信する。当該スヌープ６６０は、キャッシュライン６２０のコピーがＩ状態にあるとすでに知られているため、Ｌ１キャッシュ６１２に送信される必要はないかもしれない。従って本実施例では、ブリッジインタフェース６１４を介したスヌープトランザクションが減少する。
【００２９】
一実施例では、ＥＩキャッシュライン状態は、Ｌ２キャッシュのキャッシュラインのｅｘｃｌｕｓｉｖｅ所有を示し、キャッシュラインが何れのインナーレベルキャッシュにもないことを示すかもしれない。キャッシュラインは、当該キャッシュラインのすべてのコピーがインナーレベルキャッシュにおいてｉｎｖａｌｉｄにされたという通知をＥ状態又はＥＳ状態キャッシュラインが受信した結果として、ＥＩ状態に到達するようにしてもよい。キャッシュラインが何れのインナーレベルキャッシュの有効状態にないという情報を保持することは、インナーレベルキャッシュをスヌープする必要性を回避する。Ｅ状態に維持することは、インナーレベルへのＥ状態又はＳ状態のアクセスの付与と共に、現在データの迅速な送信を可能にする。
【００３０】
一実施例では、ＥＩ状態キャッシュラインは、キャッシュラインへのピアアクセスに対して、ＳＩ状態、Ｓ状態又はＩ状態にスヌープされるべきである。ＥＩ状態ラインへのｅｘｃｌｕｓｉｖｅアクセスに対する入力リクエストは、インナーレベルをスヌープする必要なくキャッシュラインをＩ状態に移行しながら、スヌープに対する迅速な「クリーン」応答をもたらす。ＥＩ状態ラインへのｓｈａｒｅｄアクセスに対する入力リクエストのケースは、キャッシュラインをＳＩ状態又はＳ状態に移行しながら、スヌープに対する即座の「ヒット」応答を示すことにより当該ラインを維持するか、あるいは、イビクションによりＥＩ状態ラインを削除し、「クリーン」スヌープ結果を通知するポリシー決定を要求する（何れのポリシーもインナーレベルのスヌープ処理を必要としない）。これらのシーケンスは、インナーレベルスヌープを発行し、その後、インクルージョン及びコヒーレンシを維持し、おそらく現在データを所得するため、結果を待機すべきＥ状態キャッシュラインと対照される。従って、ＥＩ状態キャッシュラインへのアクセスに対するインナーレベルリクエストが、極めて迅速に付与される。キャッシュライン状態は、インナーレベルからのｅｘｃｌｕｓｉｖｅアクセスリクエストに対してはＥに、インナーレベルからのｓｈａｒｅｄアクセスリクエストに対してはＥＳに移行されるかもしれない。
【００３１】
図７を参照するに、本開示の一実施例によるＳＩ（ｓｈａｒｅｄ−ｉｎｖａｌｉｄ）状態により動作可能なキャッシュによる処理の図が示される。図７の実施例において、Ｓ状態にあるＬ１キャッシュ７１２のキャッシュライン７２０とＬ２キャッシュ７１６のキャッシュライン７２２をまず考える。Ｌ１キャッシュ７１２により、キャッシュライン７２０が投機的にｉｎｖａｌｉｄとされるべきであると判断されると、リクエスト７５０がＬ２キャッシュ７１６に送信され、Ｓ状態からＳＩ状態へのキャッシュライン７２２の移行が行われてもよい。ほぼ同時に、Ｓ状態からＩ状態へのキャッシュライン７２０の移行が行われてもよい。他の実施例では、ＳＩ状態は、明示的ｉｎｖａｌｉｄ化の例をサポートするものであってもよい。
【００３２】
キャッシュ７３２などの他のキャッシュがＥ状態のキャッシュライン７３４のコピーを所望する場合、それは、ＳＩ状態からＩ状態へのキャッシュライン７２２の移行７６２を開始するスヌープ７６０を送信する。スヌープ７６０は、キャッシュライン７２０のコピーがすでにＩ状態にあると知られているため、Ｌ１キャッシュ７１２に送信される必要はない。従って本実施例では、ブリッジインタフェース７１４を介したスヌープトランザクションが減少する。
【００３３】
一実施例では、ＳＩキャッシュライン状態は、Ｌ２キャッシュのｓｈａｒｅｄデータを示し、キャッシュラインが何れのインナーレベルキャッシュの何れの有効状態にもないことを示すかもしれない。キャッシュラインは、当該キャッシュラインのすべてのコピーがインナーレベルキャッシュにおいてｉｎｖａｌｉｄとされた通知をＳ状態ラインが受信した結果として、ＳＩ状態に到達するかもしれない。キャッシュラインが何れのインナーレベルキャッシュにも存在しないという情報を維持することは、入力スヌープの提供時にインナーレベルキャッシュを通知する必要性を回避する。Ｓ状態に維持することは、インナーレベルへのＳ状態アクセスを付与すると共に、現在データの迅速な送信を可能にする。ＳＩ状態ラインへのｅｘｃｌｕｓｉｖｅアクセスに対する入力リクエストは、インナーレベルをスヌープする必要性なしに、キャッシュラインをＩ状態に移行しながら、スヌープに対する迅速な「クリーン」応答を生じさせるかもしれない。このシーケンスは、インナーレベルスヌープを発行すべきＳ状態キャッシュラインと対照的である。ＳＩ状態へのｓｈａｒｅｄアクセスに対する入力リクエストは、Ｓ状態と等価的に処理される。すなわち、それはＳＩキャッシュライン状態の変化による迅速な「ヒット」応答をもたらす。
【００３４】
図８を参照するに、本開示の一実施例によるプロセッサシステムの概略図が示される。図８のシステムは、複数のプロセッサを有するようにしてもよいが、簡単化のため、２つのプロセッサ４０と６０のみが示される。プロセッサ４０と６０は、図１のキャッシュ構成を含む図１のプロセッサ１３０であってもよい。プロセッサ４０と６０は、Ｌ１キャッシュ４６及び６６と、Ｌ２キャッシュ４２及び６２とを有する。図８のマルチプロセッサシステムは、システムバス６とのバスインタフェース４４、６４、１２及び８を介し接続される複数の機能を有する。一実施例では、システムバス６は、インテル（登録商標）コーポレイションにより製造されたＰｅｎｔｉｕｍ（登録商標）４クラスマイクロプロセッサにより利用されるフロントサイドバス（ＦＳＢ）であってもよい。システムバスとのバスインタフェースを介し接続される機能の一般的名称は、「エージェント」である。エージェントの具体例として、プロセッサ４０及び６０、バスブリッジ３２、メモリコントローラ３４があげられる。いくつかの実施例では、メモリコントローラ３４とバスブリッジ３２は、チップセットとして総称される。いくつかの実施例では、チップセットの機能は、図８の実施例に示されるものとは異なる物理チップに分割されてもよい。
【００３５】
メモリコントローラ３４は、プロセッサ４０及び６０がシステムメモリ１０及びＢＩＯＳ（Ｂａｓｉｃ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  Ｓｙｓｔｅｍ）ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）３６からの読み書きを可能にする。いくつかの実施例では、ＢＩＯＳ  ＥＰＲＯＭ３６は、フラッシュメモリを利用する。メモリコントローラ３４は、システムバス６を介しバスエージェントに対するメモリのデータの読み書きを実行することを可能にするバスインタフェース８を有する。メモリコントローラ３４はまた、ハイパフォーマンスグラフィックインタフェース３９を介しハイパフォーマンスグラフィック回路３８に接続される。ある実施例では、ハイパフォーマンスグラフィックインタフェース３９は、４×ＡＧＰ又は８×ＡＧＰなどの複数のスピードで動作するＡＧＰインタフェース又はアドバンストグラフィックポートＡＧＰインタフェースであってもよい。メモリコントローラ３４は、ハイパフォーマンスグラフィックインタフェース３９を介しシステムメモリ１０からハイパフォーマンスグラフィック回路３８にデータを直接読み出す。
【００３６】
バスブリッジ３２は、いくつかの実施例では、ＩＳＡ（Ｉｎｄｕｓｔｒｙ  Ｓｔａｎｄａｒｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ）又はＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスであるバス１６とシステムバス６との間のデータ交換を可能にする。いくつかの実施例では、ローパフォーマンスグラフィックコントローラ、ビデオコントローラ及びネットワーキングコントローラを含むバス１６を介した各種入出力（Ｉ／Ｏ）装置１４が存在してもよい。いくつかの実施例では、他のバスブリッジ１８が、バス１６とバス２０との間のデータ交換を可能にするため利用されてもよい。いくつかの実施例では、バス２０は、ＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）バス、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）バス、又はＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）バスであってもよい。これらは、マウスを含むキーボードカーソル制御装置２２、音声Ｉ／Ｏ２４、モデム及びネットワークインタフェースを含む通信装置２６、及びデータ記憶装置２８を含むものであってもよい。ソフトウェアコード３０は、データ記憶装置２８に格納される。いくつかの実施例では、データ格納装置２８は、固定された磁気ディスク、フロッピー（登録商標）ディスクドライブ、光ディスクドライブ、光磁気ディスクドライブ、磁気テープ又はフラッシュメモリを含む不揮発性メモリであってもよい。
【００３７】
上述の明細書では、本発明がその具体的実施例を参照することにより説明された。しかしながら、添付された請求項に与えられるような本発明の広範な趣旨及び範囲から逸脱することなく、各種変更及び改良が可能であるということは自明であろう。従って、明細書及び図面は、限定的ではなく例示的なものとしてみなされるべきである。
【図面の簡単な説明】
【００３８】
【図１】図１は、一実施例による複数のインタフェースを介しアクセス可能なキャッシュの概略図である。
【図２】図２は、一実施例によるジョイントキャッシュコヒーレンシ状態を示すチャートである。
【図３Ａ】図３Ａは、本開示の一実施例によるｅｘｃｌｕｓｉｖｅ−ｓｈａｒｅｄ状態のキャッシュによる処理を示す図である。
【図３Ｂ】図３Ｂは、本開示の一実施例によるｅｘｃｌｕｓｉｖｅ−ｓｈａｒｅｄ状態のキャッシュによる処理を示す図である。
【図４】図４は、本開示の一実施例によるｍｏｄｉｆｉｅｄ−ｉｎｖａｌｉｄ状態のキャッシュによる処理を示す図である。
【図５】図５は、本開示の一実施例によるｍｏｄｉｆｉｅｄ−ｓｈａｒｅｄ状態のキャッシュによる処理を示す図である。
【図６】図６は、本開示の一実施例によるｅｘｃｌｕｓｉｖｅ−ｉｎｖａｌｉｄ状態のキャッシュによる処理を示す図である。
【図７】図７は、本開示の一実施例によるｓｈａｒｅｄ−ｉｎｖａｌｉｄ状態のキャッシュによる処理を示す図である。
【図８】図８は、本開示の一実施例によるプロセッサシステムの概略図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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