(57)【要約】  差動段電圧オフセットトリム回路には、「主」差動対の１つの特定の電圧オフセット（ＶＯＳ）誤差源をそれぞれ専用にトリムする１つまたは複数のトリム回路の使用が包含されている。１つのトリム回路を専用に使用して、主差動対の閾値電圧間の不整合によって生じるＶＯＳ誤差をトリムし、もう１つのトリム回路を専用に使用して、主差動対のベータ値間の不整合によって生じるＶＯＳ誤差をトリムすることができる。他のトリム回路を使用して、主差動対トランジスタ間のガンマ不整合によるＶＯＳ誤差をトリムすることができ、また、個々のトリム回路を使用して、主差動対によって駆動される能動負荷のトランジスタ間の閾値不整合および／またはベータ不整合によって生じるＶＯＳ誤差をトリムすることができる。複数のトリム回路を同時に使用して、複数の誤差源の各々から生じるオフセット誤差を低減することができる。
2007531459.tif 000002
【特許請求の範囲】
【請求項１】
差動段であって、
差動入力電圧に応答してそれぞれ出力電流が流れるようにバイアスされた主差動トランジスタ対と、
第２の差動トランジスタ対と、
前記第２の差動トランジスタ対に接続された、前記第２の差動対のコモンモード入力電圧をほぼ前記主差動対のコモンモード入力電圧に等しくするようになされた回路と、
前記第２の差動対の前記トランジスタにそれぞれトリム電流が流れるよう、前記第２の差動トランジスタ対の両端間に所望の差動電圧を生成するようになされた第１および第２のプログラム可能電流源であって、前記トリム電流がそれぞれ前記出力電流のうちの対応する出力電流に結合され、閾値電圧が整合していない前記主差動対の前記トランジスタによって前記主差動対に生じる電圧オフセット誤差が前記トリム電流によって低減されるようにプログラムされた第１および第２のプログラム可能電流源と
を備えた差動段。
【請求項２】
差動段であって、
それぞれ制御入力部と第１および第２の電流端子とを有する第１および第２のトランジスタを備えた主差動対であって、前記第２の電流端子が第１のノードにまとめて接続された主差動対と、
前記第１のノードに接続された第１のバイアス電流源であって、前記第１および第２のトランジスタの前記制御入力部の両端間に印加される差動入力電圧に応答して、前記第１および第２のトランジスタの前記第１の電流端子にそれぞれ出力電流が流れるよう、前記主差動対に第１のバイアス電流を提供し、前記第１の差動対が関連するコモンモード入力電圧を有する第１のバイアス電流源と、
それぞれ制御入力部と第１および第２の電流端子とを有する第３および第４のトランジスタを備えた第２の差動対であって、前記第２の電流端子が第２のノードにまとめて接続された第２の差動対と、
前記第２の差動対に第２のバイアス電流を提供するように接続された第２のバイアス電流源と、
前記第２の差動対に接続された、前記第２の差動対のコモンモード入力電圧をほぼ前記主差動対のコモンモード入力電圧に等しくするようになされた回路と、
それぞれ前記出力電流のうちの対応する出力電流に結合されるトリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２がそれぞれ前記第３および第４のトランジスタに流れるよう、前記第２の差動対の両端間に所望の差動電圧を生成するべく、それぞれ前記第３および第４のトランジスタの前記制御入力部にそれぞれ電流Ｉ１およびＩ２を提供するようになされた第１および第２のトリム電流源と
を備えた差動段。
【請求項３】
前記第１のバイアス電流と第２のバイアス電流の前記比率が、それぞれ前記第３および第４のトランジスタの前記サイズに対する前記第１および第２のトランジスタの前記サイズの前記比率にほぼ等しい、請求項２に記載の入力段。
【請求項４】
前記回路が、
前記第３のトランジスタの前記制御入力部と前記第４のトランジスタの前記制御入力部との間に直列に接続された第１および第２の抵抗であって、前記第１および第２の抵抗の前記接続部が第３のノードである第１および第２の抵抗と、
前記第２のノードの前記電圧がほぼ前記第１のノードの前記電圧に等しくなるようにサーボ機構で制御されるよう、入力部が前記第１および第２のノードに接続され、かつ、出力部が前記第３のノードに接続されたサーボ機構と
を備えた、請求項２に記載の入力段。
【請求項５】
前記差動トリム電流Ｉｔｒｉｍ１−Ｉｔｒｉｍ２が、
Ｉｔｒｉｍ１−Ｉｔｒｉｍ２＝２＊Ｉｔ＊Ｒ＊ｇｍ２  、（但し、ｇｍ２は前記第２の差動対の前記相互コンダクタンス）
で与えられ、
また、前記第２の差動対によって、
Ｖｏｆｆ＝２＊Ｉｔ＊Ｒ＊ｇｍ２／ｇｍ１    （但し、ｇｍ１は前記主差動対の前記相互コンダクタンス）
で与えられる、入力側から見た前記主差動対のオフセット電圧Ｖｏｆｆが生成されるよう、前記第１および第２の抵抗のレジスタンスがそれぞれＲであり、前記電流がＩ１＝Ｉ２＝Ｉｔである、請求項４に記載の入力段。
【請求項６】
前記回路が、
それぞれ制御入力部と第１および第２の電流端子とを有する第５および第６のトランジスタを備えたダミー差動対であって、前記制御入力部が前記差動入力電圧を受け取るように接続され、前記第２の電流端子が第３のノードにまとめて接続されたダミー差動対と、
前記第３のノードに接続された第３のバイアス電流源であって、前記差動入力電圧に応答して前記第５および第６のトランジスタの前記第１の電流端子にそれぞれ電流が流れるよう、前記第３の差動対に第３のバイアス電流を提供する第３のバイアス電流源と、
前記第２のノードの前記電圧がほぼ前記第１のノードの前記電圧に等しくなるようにサーボ機構で制御されるよう、一方の端子が前記第３のノードに接続され、もう一方の端子がそれぞれ抵抗を介して前記第２の差動対の前記制御入力部に接続されたダイオード回路と
を備えた、請求項２に記載の入力段。
【請求項７】
前記第１のバイアス電流と第３のバイアス電流の前記比率が、前記第５および第６のトランジスタの前記サイズに対する前記第１および第２のトランジスタの前記サイズの前記比率にほぼ等しい、請求項６に記載の入力段。
【請求項８】
前記回路が、
それぞれ制御入力部と第１および第２の電流端子とを有する第５および第６のトランジスタを備えたダミー差動対であって、前記制御入力部が前記差動入力電圧を受け取るように接続され、前記第２の電流端子が第３のノードにまとめて接続され、前記第１の電流端子が第４のノードにまとめて接続されたダミー差動対と、
前記第３のノードに接続された第３のバイアス電流源であって、前記差動入力電圧に応答して前記第５および第６のトランジスタの前記第１の電流端子にそれぞれ電流が流れるよう、前記第３の差動対に第３のバイアス電流を提供する第３のバイアス電流源と、
それぞれ制御入力部と第１および第２の電流端子とを有する第７および第８のトランジスタであって、前記第１および第２の電流端子がそれぞれ供給電圧と第５および第６のノードの間に接続された第７および第８のトランジスタと、
それぞれ制御入力部と第１および第２の電流端子とを有する第９および第１０のトランジスタであって、前記第１および第２の電流端子がそれぞれ前記第５のノードと第６のノードの間および第７のノードと第８のノードの間に接続された第９および第１０のトランジスタと、
制御入力部と第１および第２の電流端子とを有する、前記第７のノードと回路共通点の間にダイオード接続された第１１のトランジスタと、
制御入力部と第１および第２の電流端子とを有する第１２のトランジスタであって、前記第１および第２の電流端子が前記第８のノードと前記回路共通点の間に接続され、
前記第７および第８のトランジスタの前記制御入力部が第１のバイアス電圧に接続され、
前記第９および第１０のトランジスタの前記制御入力部が第２のバイアス電圧に接続され、
前記第１１および第１２のトランジスタの前記制御入力部がまとめて接続され、
制御入力部と第１および第２の電流端子とを有する第１３のトランジスタであって、前記第１および第２の電流端子が前記第６のノードと前記第３のノードの間に接続され、前記制御入力部が前記第８のノードに接続され、
前記第２のノードの前記電圧がほぼ前記第１のノードの前記電圧に等しくなるようにサーボ機構で制御されるよう、前記第８のノードがそれぞれ抵抗を介して前記第２の差動対の前記制御入力部に接続された第１３のトランジスタと
を備えた、請求項２に記載の入力段。
【請求項９】
差動入力段であって、
それぞれ制御入力部と第１および第２の電流端子とを有する第１および第２のトランジスタを備えた主差動対であって、前記第２の電流端子が第１のノードにまとめて接続され、前記制御入力部が差動入力電圧を受け取るように接続された主差動対と、
前記第１のノードに接続された第１の電流源であって、前記第１および第２のトランジスタの前記制御入力部の両端間に印加される差動入力電圧に応答して、前記第１および第２のトランジスタの前記第１の電流端子にそれぞれ出力電流が流れるよう、前記主差動対に第１のバイアス電流を提供する第１の電流源と、
前記差動入力電圧を受け取る回路であって、接地に対する前記差動入力段のソース電圧によって直線的に変化し、あるいは付加定数によって直線的に変化する基準電流を生成するようになされた回路と、
基準電流入力部で前記基準電流を受け取るように接続された、電流Ｉ１およびＩ２をそれぞれ電流出力部に生成するようになされたディジタル−アナログ変換器（ＤＡＣ）であって、前記電流が前記基準電流によって変化し、かつ、前記ＤＡＣのディジタル入力部に印加されるディジタル値によってスケーリングされるディジタル−アナログ変換器（ＤＡＣ）と、
それぞれ制御入力部と第１および第２の電流端子とを有する第３および第４のトランジスタを備えた第２の差動対であって、前記第２の差動対の第２の電流端子が第２のノードにまとめて接続され、前記第２の差動対の制御入力部がそれぞれ電流Ｉ１およびＩ２に接続され、かつ、それぞれ抵抗を介して、前記主差動対のコモンモード電圧によって変化する電圧に接続された第２の差動対と、
前記第２のノードに接続された第２のバイアス電流源であって、前記第３および第４のトランジスタの前記第１の電流端子にそれぞれトリム電流が流れるよう、前記第２の差動対に第２のバイアス電流を提供し、前記トリム電流がそれぞれ前記主差動対の出力電流のうちの対応する出力電流に結合され、前記ＤＡＣが、前記第１のトランジスタと第２のトランジスタの間のガンマ不整合によって生じる電圧オフセット誤差を低減するようにプログラムされた第２のバイアス電流源と
を備えた差動入力段。
【請求項１０】
前記回路が、
それぞれ制御入力部と第１および第２の電流端子とを有する第５および第６のトランジスタを備えた第３の差動対であって、前記第３の差動対の第２の電流端子が第３のノードにまとめて接続され、前記第３の差動対の第１の電流端子が第４のノードにまとめて接続され、前記第３の差動対の制御入力部が前記差動入力電圧を受け取るように接続された第３の差動対と、
前記第３のノードに接続された回路エレメントであって、前記差動入力電圧に応答して前記第５および第６のトランジスタの前記第１の電流端子にそれぞれ出力電流が流れ、それにより前記第４のノードに前記基準電流が生成されるよう、前記第３の差動対に第３のバイアス電流を提供し、前記第３の差動対および前記回路エレメントが、前記基準電流が接地に対する前記差動入力段のソース電圧によって直線的に変化し、あるいは付加定数によって直線的に変化するようになされた回路エレメントと
を備えた、請求項９に記載の入力段。
【請求項１１】
前記回路が、
それぞれ制御入力部と第１および第２の電流端子とを有する第５および第６のトランジスタを備えた第３の差動対であって、前記第３の差動対の第２の電流端子が第３のノードにまとめて接続され、前記第３の差動対の第１の電流端子が第４のノードにまとめて接続され、前記第３の差動対の制御入力部が前記差動入力電圧を受け取るように接続された第３の差動対と、
前記第３のノードに接続された第３のバイアス電流源であって、前記差動入力電圧に応答して前記第５および第６のトランジスタの前記第１の電流端子にそれぞれ出力電流が流れ、それにより前記第４のノードに電流Ｉｙが生成されるよう、前記第３の差動対に第３のバイアス電流を提供する第３のバイアス電流源と、
それぞれ制御入力部と第１および第２の電流端子とを有する第７および第８のトランジスタを備えた第４の差動対であって、前記第４の差動対の第２の電流端子が第５のノードにまとめて接続され、前記第４の差動対の第１の電流端子が第６のノードにまとめて接続され、前記第４の差動対の制御入力部が前記差動入力電圧を受け取るように接続された第４の差動対と、
前記第５のノードと回路共通点の間に並列に接続された第４のバイアス電流源および抵抗であって、前記差動入力電圧に応答して前記第７および第８のトランジスタの前記第１の電流端子にそれぞれ出力電流が流れ、それにより前記第６のノードに電流Ｉｘが生成されるよう、前記第４の差動対に第４のバイアス電流を提供する第４のバイアス電流源および抵抗と、
Ｉｘ−Ｉｙによって変化する出力を生成する電流減算器回路であって、前記減算器の出力が前記基準電流であり、前記第３および第４の差動対および前記第３および第４のバイアス電流源ならびに前記抵抗が、前記基準電流が接地に対する前記差動入力段のソース電圧によって直線的に変化し、あるいは付加定数によって直線的に変化するようになされた電流減算器回路と
を備えた、請求項９に記載の入力段。
【請求項１２】
差動入力段であって、
それぞれ制御入力部と第１および第２の電流端子とを有する第１および第２のトランジスタを備えた主差動対であって、前記第２の電流端子が第１のノードにまとめて接続され、前記制御入力部が差動入力電圧を受け取るように接続された主差動対と、
前記第１のノードに接続された第１の電流源であって、前記第１および第２のトランジスタの前記制御入力部の両端間に印加される差動入力電圧に応答して、前記第１および第２のトランジスタの前記第１の電流端子にそれぞれ出力電流が流れるよう、前記主差動対に第１のバイアス電流を提供する第１の電流源と、
それぞれ供給電圧と前記第１および第２のトランジスタの間に直列に接続された第３および第４のトランジスタを備えた能動負荷であって、前記能動負荷トランジスタに前記出力電流が流れるよう、それぞれバイアス電圧でバイアスされた能動負荷と、
それぞれ制御入力部と第１および第２の電流端子とを有する第５および第６のトランジスタを備えた第２の差動対であって、前記第２の電流端子が第２のノードにまとめて接続された第２の差動対と、
前記第５および第６のトランジスタの前記制御入力部の間に直列に接続された第１および第２の抵抗であって、前記第１および第２の抵抗の前記接続部が第３のノードであり、前記第３のノードが前記バイアス電圧に結合された第１および第２の抵抗と、
前記第５および第６のトランジスタにそれぞれトリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２が流れるよう、前記第２の差動対の両端間に所望の差動電圧を生成するために、それぞれ前記第５および第６のトランジスタの前記制御入力部にそれぞれ電流Ｉ１およびＩ２を提供するようになされた第１および第２のプログラム可能電流源であって、前記トリム電流がそれぞれ前記出力電流のうちの対応する出力電流に結合され、前記第１および第２のトリム電流源が、前記第３および第４のトランジスタに流れる前記電流と整合するトリム電流Ｉ１およびＩ２を生成し、それにより閾値電圧が整合していない前記能動負荷トランジスタによって前記主差動対に生じる電圧オフセット誤差が低減されるようにプログラムされた第１および第２のプログラム可能電流源と
を備えた差動入力段。
【請求項１３】
差動入力電圧に応答してそれぞれ出力電流が流れるようにバイアスされた主ＦＥＴ差動対の電圧オフセット誤差を低減する方法であって、
閾値電圧が整合していない前記主差動対の前記トランジスタによって前記主差動対に生じる電圧オフセット誤差を低減するために、それぞれ前記出力電流のうちの対応する出力電流に結合された一対のプログラム可能トリム電流を調整するステップと、かつ／または
ベータ値が整合していない前記主差動対の前記トランジスタによって前記主差動対に生じる電圧オフセット誤差を低減するために、それぞれ前記出力電流のうちの対応する出力電流に結合された一対のプログラム可能トリム電流を調整するステップと、
かつ／または
ガンマ値が整合していない前記主差動対の前記トランジスタによって前記主差動対に生じる電圧オフセット誤差を低減するために、それぞれ前記出力電流のうちの対応する出力電流に結合された一対のプログラム可能トリム電流を調整するステップと、
かつ／または
閾値電圧が整合していない前記主差動対によって駆動される能動負荷の前記トランジスタによって前記主差動対に生じる電圧オフセット誤差を低減するために、それぞれ前記出力電流のうちの対応する出力電流に結合された一対のプログラム可能トリム電流を調整するステップと、
かつ／または
ベータ値が整合していない前記主差動対によって駆動される能動負荷の前記トランジスタによって前記主差動対に生じる電圧オフセット誤差を低減するために、それぞれ前記出力電流のうちの対応する出力電流に結合された一対のプログラム可能トリム電流を調整するステップと
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００４年３月３１日出願のＫａｌｂに対する仮特許出願第６０／５５８，４０１号の利益を主張するものである。
本発明は差動トランジスタ増幅器段の分野に関し、詳細には差動トランジスタ段のオフセット電圧をトリムするための回路および方法に関する。
【背景技術】
【０００２】
いかなるトランジスタ増幅器も、それらの精度に影響する電圧オフセット（ＶＯＳ）誤差から免れることはできない。ＭＯＳＦＥＴ増幅器のオフセット誤差は、いくつかのメカニズムによって生じる。ＭＯＳＦＥＴ入力段に生じるオフセット誤差の最も一般的な原因は、差動入力対を構築している２つのトランジスタの閾値電圧（ＶＴ）間の不整合によるものである。この誤差をトリムするためのいくつかのスキームが知られている。トリム回路は、入力対のドレインに差動的に注入されることがしばしばであり、図１ａは、この手法を示したものである。差動入力対ＭＮ１およびＭＮ２のソース端子は共通ノード１０に接続されており、また、差動入力対ＭＮ１およびＭＮ２のゲートは、差動入力電圧Ｖ＋  −  Ｖ−を受け取るように接続されている。バイアス電流源１２は、Ｖ＋およびＶ−に印加される差動入力電圧に応答してそれぞれＭＮ１およびＭＮ２に出力電流が流れるよう、共通ノード１０にバイアス電流を提供している。図１ａに示す手法の場合、入力段がトランジスタＭＰ１およびＭＰ２を含む能動負荷を駆動している。トリム電流源１４および１６は、それぞれＭＮ１およびＭＮ２のドレインにトリム電流Ｉｔｒｉｍ＋およびＩｔｒｉｍ−を注入している。これらのトリム電流は、入力段の電圧オフセット誤差を低減するように調整される。
【０００３】
図１ａに示すトリム手法が正確であるのは、通常、１つのバイアス条件においてのみであり、入力コモンモードの変化に伴って不正確になる（とりわけレール−レール増幅器の場合）。温度変化によるトリムのトラッキングは、設計者あるいは試験技術者によって温度に対して調整されるが、温度トリムは、物理的な過程とは何のつながりもなく、どちらかと言えば実験によって決定しなければならない。
【０００４】
もう１つのＶＯＳトリム手法には、入力対のソース回路に複数の縮退抵抗を挿入する必要があり、図１ｂおよび１ｃは２つの可能スキームを示したものである。図１ｂでは、これらの縮退抵抗の値を変更することによってこれらの抵抗に流れる電流の量が変更され、それにより所望のオフセット変化が１つの動作点に生成される。図１ｃでは、テール電流が２つの電流源の間で分割され、トリム電流をテール電流に加えるか、あるいはテール電流からトリム電流を控除することによってオフセットトリムが変更される。残念ながら、この手法では、入力対の両側の間に望ましくない不均衡が生成される可能性がある。また、これらのスキームはいずれも入力段の利得を小さくし、かつ、コモンモードの入力範囲を狭くしている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
縮退抵抗を使用することなく上記の問題を解決し、かつ、一定の範囲のコモンモード入力電圧に対する正確なオフセットトリミングを提供する差動段オフセット電圧トリム回路が提供される。また、本発明によれば、能動負荷のトランジスタに起因するオフセット誤差が対処される。
【課題を解決するための手段】
【０００６】
本発明には、「主」差動対の１つの特定のオフセット誤差源をそれぞれ専用にトリムする１つまたは複数のトリム回路の使用が包含されている。たとえば、主差動対の閾値電圧間の不整合によるオフセット誤差をトリムするために、本発明は、第２の差動対および該第２の差動対のコモンモード入力電圧をほぼ主差動対のコモンモード入力電圧に等しくするようになされた回路を提供する。次に、第１および第２のプログラム可能電流源によって、第２の差動対の制御入力部にそれぞれ電流が提供され、それにより第２の差動対の両端間に所望の差動電圧が生成される。それにより第２の差動対にそれぞれトリム電流が流れ、主差動対の出力電流に結合される。電流源は、閾値の不整合によって主差動対に生じる電圧オフセット誤差をトリムするようにプログラムされている。もう１つのトリム回路は、主差動対のベータ値間の不整合に起因する誤差を修正するための専用トリム回路である。ここで、主差動対と同様にバイアスされた第２の差動対は、主差動対のテール電流に比例した、主差動対のコモンモード電圧を追跡する電流を生成するように接続されている。それに応答して第２の差動対に、ディジタル−アナログ変換器（ＤＡＣ）の基準電流入力部に印加される基準電流が流れる。ＤＡＣによってそれぞれ電流出力部にトリム電流が生成される。このトリム電流は、基準電流によって変化し、ＤＡＣのディジタル入力部に印加されるディジタル値によってスケーリングされる。トリム電流は、主差動対の出力電流に結合される。ＤＡＣは、ベータ不整合によって主差動対に生じるオフセット誤差をトリムするようにプログラムされている。
【０００７】
主差動対トラジンスタ間のガンマ不整合によるオフセット誤差をトリムするための専用の回路は、主差動対のコモンモード入力電圧によって直線的に変化する（あるいは、どこかほかの場所へ控除される付加定数（すなわちａｘ＋ｂ）によって直線的に変化する）基準電流を生成する回路を備えている。ＤＡＣは、この基準電流を受け取り、基準電流によって変化する電流Ｉ１およびＩ２を生成する。これらの電流は、ＤＡＣのディジタル入力部に印加されるディジタル値によってスケーリングされる。第３の差動対がＩ１およびＩ２を受け取り、それに応答してそれぞれトリム電流が流れる。トリム電流は、主差動対の出力電流に結合される。ＤＡＣは、ガンマ不整合によって主差動対に生じる電圧オフセット誤差をトリムするようにプログラムされている。
【０００８】
類似した回路を提供して、主差動対によって駆動される能動負荷のトランジスタ間の閾値不整合および／またはベータ不整合によって生じるオフセット誤差をトリムすることも可能である。本明細書において説明するいくつかのトリム回路を同時に使用して、複数の誤差源の各々から生じるオフセット誤差を低減することが好ましい。
【０００９】
本発明の他の特徴および利点は、添付の図面を参照して行う以下の詳細な説明から当業者には明らかになるであろう。
【発明を実施するための最良の形態】
【００１０】
本発明は、それぞれ差動段の特定のオフセット電圧誤差源の１つを対処する複数のトリム回路を提供する。組み合わせて使用することにより、差動段の電圧オフセット誤差が実質的に低減される。
【００１１】
本明細書において説明する回路は、入力段あるいは非入力段の如何にかかわらず、バイポーラおよびＦＥＴの両方の差動段に適用することができる。また、本発明は、差動段の能動負荷に適用することも可能である。また、本発明を使用してｐ型およびｎ型の両方の差動対に関連するオフセット電圧誤差を低減することができるため、本発明にはレール−レール増幅器も意図されている。しかしながら、以下の説明においては、単一のＦＥＴ差動入力段を使用して本発明の動作を説明する。
【００１２】
ＦＥＴ差動入力段に生じる電圧オフセット誤差の最も一般的な誤差源は、「主」差動対、つまりオフセット電圧誤差を低減すべき差動対を構築しているトランジスタの閾値電圧間の不整合によってもたらされる。本発明によって、主差動対のコモンモード入力電圧にほぼ等しいコモンモード入力電圧を有する第２の差動対をセットアップすることによってこの誤差が低減される。図２は、これを達成するための回路の１つを示したものである。主差動対ＭＮ１およびＭＮ２のソースは、電流源１２に接続されている共通ノード１０にまとめて接続されている。ＭＮ１およびＭＮ２のゲートは、それぞれ差動入力電圧を受け取る入力端子Ｖ−およびＶ＋に接続されている。電流源１２は、Ｖ−およびＶ＋の両端間に印加される差動入力電圧に応答してＭＮ１およびＭＮ２にそれぞれ出力電流Ｉｏｕｔ１およびＩｏｕｔ２が流れるよう、主差動対に第１のバイアス電流ｎ＊Ｉを提供している。出力電流Ｉｏｕｔ１およびＩｏｕｔ２は、通常、利得段または出力段（図示せず）に接続される。
【００１３】
第２の差動対ＭＮ３およびＭＮ４のソースは、共通ノード１４にまとめて接続されている。共通ノード１４は、第２の差動対に第２のバイアス電流Ｉを提供している電流源１６に接続されている。演算増幅器Ａ１であることが好ましいサーボ機構は、それぞれ共通ノード１０および１４に接続された入力部を有している。サーボ機構の出力部は、それぞれ抵抗Ｒ１およびＲ２を介してＭＮ３およびＭＮ４のゲートに結合されているノード１８に接続されている。
【００１４】
上で説明したようにＡ１を接続することにより、主差動対の共通ノード１０におけるサーボ機構制御と同様、第２の差動対の共通ノード１４がサーボ機構で制御される。ＭＮ１およびＭＮ２のサイズ（ｎ＊ｘ）に対するＭＮ３およびＭＮ４のサイズ（１＊ｘ）の比率は、第１のバイアス電流（ｎ＊Ｉ）に対する第２のバイアス電流（Ｉ）の比率に等しくなるようになされている。このような構造にすることにより、第２の差動対のバイアス条件が本質的に主差動対のバイアス条件と同じバイアス条件に強制される。
【００１５】
ＭＮ３およびＭＮ４のゲートにそれぞれ電流Ｉ１およびＩ２を提供するために、一対のプログラム可能電流源２０および２２が接続されている。Ｉ１およびＩ２は、ＭＮ３およびＭＮ４の両端間に所望の差動電圧が生成されるように調整されており、それによりＭＮ３およびＭＮ４にそれぞれトリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２が流れる。このトリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２は、ＭＮ１およびＭＮ２のドレインに結合され、それによりＩｔｒｉｍ１およびＩｔｒｉｍ２がそれぞれＩｏｕｔ１およびＩｏｕｔ２に注入される。プログラム可能電流源２０および２２は、ＭＮ１とＭＮ２の間の閾値の不整合によって主差動対に生じる電圧オフセット誤差を低減するように調整されている。
【００１６】
Ｒ１およびＲ２のレジスタンスがそれぞれＲであり、また、電流Ｉ１＝Ｉ２＝Ｉｔであると仮定すると、差動トリム電流Ｉｔｒｉｍ１−Ｉｔｒｉｍ２は、
Ｉｔｒｉｍ１−Ｉｔｒｉｍ２＝２＊Ｉｔ＊Ｒ＊ｇｍ２
で与えられる。ｇｍ２は、第２のトランジスタ対ＭＮ３およびＭＮ４の相互コンダクタンスである。この第２のトランジスタ対によって生成される入力側から見た主差動対のオフセット電圧Ｖｏｆｆは、
Ｖｏｆｆ＝（２＊Ｉｔ＊Ｒ＊ｇｍ２）／ｇｍ１
で与えられる。ｇｍ１は、主差動対の相互コンダクタンスである。この方法によれば、閾値の不整合による電圧オフセット誤差を低減し、あるいは除去するために必要なＶｏｆｆ電圧が提供されるようにプログラム可能電流源２０および２２を調整することによって所望のオフセット電圧リダクションが達成される。
【００１７】
上の式から分かるように、Ｖｏｆｆは、２＊Ｉｔ＊Ｒに比例している。Ｉｔ＊Ｒが温度に対して一定であるようになされている場合、閾値の不整合は概して温度には無関係であり、固定電荷およびドーピングのレベルによって決まるため、オフセット誤差の閾値不整合成分をヌルにして精度を高くすることができる。このトリムは、温度およびコモンモード入力電圧に対して成立する。Ｉｔ＊Ｒは、たとえばバンドギャップ電圧を生成し、かつ、抵抗の両端間の電圧がバンドギャップ電圧に等しくなるまで基準電流を抵抗に流すことによって温度独立型にすることができる。次にこの基準電流が鏡映され、電流Ｉ１およびＩ２が生成される。別法として、所望する温度特性をＩｔ＊Ｒに持たせることも可能であることに留意されたい。
【００１８】
出力電流Ｉｏｕｔ１およびＩｏｕｔ２のコモンモード成分は、ＭＮ１／ＭＮ２のドレインに電流を注入することによって提供することができることに留意されたい。これらの電流は、たとえば図２に示す電流源２３および２４によって提供することができ、あるいはＩｏｕｔ１およびＩｏｕｔ２によって駆動されるステージによって提供することができる。これにより、ＭＮ１およびＭＮ２のドレインにのみ差動トリム電流が出現することが保証される。これらの電流源は、ＰＭＯＳトランジスタを使用して実施することも可能である。別法としては、これらの電流源を主差動対の負荷に統合することも可能である。
【００１９】
図３は、閾値の不整合によって誘導される電圧オフセット誤差を低減するためのトリム回路の代替実施態様を示したものである。主差動対ＭＮ１、ＭＮ２および第２の差動対ＭＮ３およびＭＮ４は、上で説明したように実施されている。そのために、図３に示す代替実施態様には、ダミー対であるトランジスタＭＮ５およびＭＮ６が追加されている。これらのトランジスタは、Ｖ−およびＶ＋に印加される差動入力電圧を受け取るように接続されており、また、これらのトランジスタのソースは共通ノード３０に接続されている。ＭＮ５およびＭＮ６のサイズ（ｍ＊ｘ）および共通ノード３０に印加される（電流源３２によって）バイアス電流（ｍ＊Ｉ）は、ＭＮ５／ＭＮ６のソース電圧がＭＮ１／ＭＮ２のソース電圧を追跡するよう、ＭＮ５およびＭＮ６のバイアス条件がほぼ主差動対ＭＮ１およびＭＮ２のバイアス条件と同じバイアス条件になるように選択されている。
【００２０】
ダイオード接続ＦＥＴであることが好ましいダイオード回路ＭＮ７が共通ノード３０に接続されており、ＭＮ７に流れる電流密度とＭＮ１〜ＭＮ６に流れる電流密度がほぼ等しくなるよう、電流源３３でバイアスされている。したがって、１つのダイオードの電圧降下である電圧Ｖｄが共通ノード３０の上側に生成される。この電圧Ｖｄは、抵抗Ｒ１およびＲ２の共通接続部１８に接続されており、ほぼ主差動対の共通ノード１０におけるサーボ機構制御と同様、第２の差動対の共通ノード１４の電圧をサーボ機構で制御するように機能している（これは、ＭＮ７、ＭＮ３およびＭＮ４の電流密度を適切に設定することによって保証される）。この実施形態では、それぞれＭＮ３およびＭＮ４のゲート間および回路共通点にプログラム可能電流源３４および３６が接続されている。Ｉ１およびＩ２によってＲ１およびＲ２の両端間に差動電圧が生成され、それによりＭＮ３およびＭＮ４によって出力電流Ｉｏｕｔ１およびＩｏｕｔ２にそれぞれトリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２が注入される。上で説明したように、主差動対のトランジスタ間の閾値の不整合によるオフセット誤差を低減し、あるいは除去するために必要なトリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２が提供されるようにプログラム可能電流源３４および３６を調整することによって所望のオフセット電圧リダクションが達成される。出力電流Ｉｏｕｔ１およびＩｏｕｔ２のコモンモード成分は、ＭＮ１／ＭＮ２のドレインに電流を注入することによって提供することができることに留意されたい。これらの電流は、たとえば図３に示す電流源３７および３８によって提供することができ、あるいはＩｏｕｔ１およびＩｏｕｔ２によって駆動されるステージによって提供することができる。
【００２１】
図４は、閾値の不整合によって誘導されるオフセット誤差を低減するための、若干異なるサーボループを使用したトリム回路のもう１つの可能実施態様を示したものである。主差動対ＭＮ１、ＭＮ２、第２の差動対ＭＮ３、ＭＮ４、およびダミー対ＭＮ５、ＭＮ６は、上で説明したように実施され、かつ、バイアスされている。トランジスタＭＮ５、ＭＮ６およびＭＮ７は、トランジスタＭＮ５〜ＭＮ７、ＭＰ１〜ＭＰ４、ＭＮ８およびＭＮ９から構成されている増幅器への入力として示されている。増幅器は、ＭＮ７のゲートがＭＮ５／ＭＮ６とＭＮ７の間の電流平衡を維持するために必要な電圧に強制されるよう、単位フィードバックで構成されている。このゲート電圧（Ｖｄ）を使用してＭＮ３およびＭＮ４がバイアスされ、それによりＭＮ３／ＭＮ４のソース電圧とＭＮ１／ＭＮ２のソース電圧がほぼ等しくなるようになされている。図３の場合と同様、主差動対のトランジスタ間の閾値の不整合によるオフセット誤差を低減し、あるいは除去するために必要なトリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２が提供されるようにプログラム可能電流源３４および３６を調整することによって所望のオフセット電圧リダクションが達成される。この構造によれば、ＭＮ７のドレイン−ソース電圧をほぼＭＮ１〜ＭＮ７のドレイン−ソース電圧と同じ電圧にすることにより、ＭＮ７に流れる電流密度をＭＮ１〜ＭＮ６に流れる電流密度により正確に整合させることができる。
【００２２】
オフセット電圧誤差のもう１つの誤差源は、入力段の「ベータ」不整合によるものである。本明細書において使用されているように、「ベータ」不整合は、２つのトランジスタ間のスケーリング因子の相違として定義されている。これは、たとえば長さまたは幅の相違、移動度の相違および／または酸化膜の厚さの相違によるものである。主差動対のトランジスタ間の微小量のベータ不整合は、主差動対のテール電流に比例する差動ドレイン電流として自ら明確に現われる。本発明によれば、平均ドレイン電流に比例したトリム電流を主差動対のドレインに差動的に注入することにより、ベータ不整合によるオフセット電圧誤差が低減される。
【００２３】
図５ａは、これを達成する回路の１つを示したものである。主差動対ＭＮ１およびＭＮ２は、ｎ＊Ｉに等しいバイアス電流によってバイアスされている。差動入力電圧を受け取るための第２の差動対ＭＮ１０／ＭＮ１１が接続されており、電流源４０からのバイアス電流Ｉでバイアスされている。ＭＮ１およびＭＮ２のサイズ（ｎ＊ｘ）に対するＭＮ１０およびＭＮ１１のサイズ（１＊ｘ）の比率は、バイアス電流ｎ＊Ｉに対するバイアス電流Ｉの比率に等しくなるようになされている。このような構造にすることにより、第２の差動対のバイアス条件が本質的に主差動対のバイアス条件と同じバイアス条件に強制される。
【００２４】
ＭＮ１０およびＭＮ１１のドレインは、主差動対の平均ドレイン電流に比例して変化する基準電流ＩｒｅｆがＭＮ１０／ＭＮ１１に流れるよう、共通ノード４２にまとめて接続されている。基準電流Ｉｒｅｆは、ディジタル−アナログ変換器（ＤＡＣ）４４の基準電流入力部に提供される。このＤＡＣは、Ｉｒｅｆによって変化する、ＤＡＣのディジタル入力部に印加されるディジタル値によってスケーリングされるトリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２をそれぞれ電流出力部に生成するようになされている。これらのトリム電流は、それぞれ主差動対のドレイン電流に結合されている。
【００２５】
このような構造にすることにより、基準電流Ｉｒｅｆ延いてはトリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２が主差動対の平均ドレイン電流に応じて変化する。トリムＤＡＣ４４は、主差動対トランジスタのベータ値間の不整合によって主差動対に生じる電圧オフセット誤差がトリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２によって低減されるように電流をスケーリングしている。トリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２は、コモンモード入力電圧によって変化するため、従来技術によるいくつかの他のスキームと比較すると、より高い精度のトリムが得られる。
【００２６】
図５ｂは、電流源１２および４０の可能実施態様の１つを示したものである。この実施態様では、バイアス電流源１２は、トランジスタＭＮ１２を使用して実施されており、また、バイアス電流源４０は、トランジスタＭＮ１３を使用して実施されている。上で説明した比率を達成するために、ＭＮ１２に対するＭＮ１３のサイズは、１：ｎになるようになされている。通常、バイアス電流源１２および４０の各々は、図５ｂに示すような単一のトランジスタではなく、カスコードトランジスタを使用して実施されることに留意されたい。
【００２７】
オフセット電圧誤差のもう１つの可能誤差源は、「ガンマ」不整合としてしばしば参照される、主差動対トランジスタのボディファクタ間の不整合によってもたらされる。この誤差は、コモンモード電圧と共にほぼ線形である。本発明によれば、上で説明したオフセット誤差源の場合と同様、他のオフセット生成メカニズムとは別にガンマ不整合がトリムされる。このガンマ不整合のトリムは、接地に対するソース電圧（つまり、ＰＭＯＳの対の場合、ＶＤＤに対するソース電圧）によって直線的に変化する（あるいは、どこかほかの場所へ控除される付加定数（すなわちａｘ＋ｂ）によって直線的に変化する）基準電流を生成することによって達成される。次に、基準電流に比例した電流が主差動対のドレインに差動的に注入され、それによりトリムが達成される。
【００２８】
図６は、これを達成する回路の可能実施態様の１つを示したものである。ガンマトリム基準電流発生器５０は、差動対ＭＮ１３およびＭＮ１４を備えている。これらの差動対のドレインはノード５２にまとめて接続されており、また、これらの差動対のソースはノード５４にまとめて接続されている。ノード５４は、抵抗Ｒ３を介して回路共通点に接続されている。ＭＮ１３およびＭＮ１４は差動入力電圧を受け取り、それに応答して、第２の差動対のコモンモード入力電圧（Ｖｃｍ）に比例する電流Ｉｒｅｆが流れる。第２の差動対のコモンモード入力電圧（Ｖｃｍ）は、主差動対のコモンモード入力電圧によって変化する。トリムＤＡＣ５６は、Ｉｒｅｆを受け取り、かつ、基準電流によって変化する、ＤＡＣのディジタル入力部に印加されるディジタル値によってスケーリングされる電流Ｉ１およびＩ２をそれぞれ電流出力部に生成している。
【００２９】
電流Ｉ１およびＩ２は、差動対ＭＮ１５およびＭＮ１６のゲートに接続されている。差動対ＭＮ１５およびＭＮ１６のソースはノード５８にまとめて接続されており、また、差動対ＭＮ１５およびＭＮ１６のゲートは、それぞれ抵抗Ｒ４およびＲ５を介してノード６０にまとめて接続されている。バイアス電流源６２は、ノード５８にバイアス電流を提供している。ノード６０は、図３および４に示す電圧Ｖｄなどのコモンモード入力電圧によって変化するバイアス電圧に接続されていることが好ましい。電流Ｉ１、Ｉ２および抵抗Ｒ４、Ｒ５は、差動対の相互コンダクタンスを掛け合わせた差動電圧に比例するトリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２がそれぞれＭＮ１５およびＭＮ１６に流れるよう、ＭＮ１５／ＭＮ１６の両端間に差動電圧を生成している。トリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２は、主差動対トランジスタのドレインノードに注入される。トリムＤＡＣ５６へのディジタル入力は、主差動対トランジスタのボディファクタ間の不整合、すなわちガンマ不整合によって生じる電圧オフセット誤差が低減されるように調整されている。
【００３０】
図６では、トリムＤＡＣ５６からの電流Ｉ１、Ｉ２は、ＭＮ１５／ＭＮ１６に提供されている。別法として、閾値の不整合をトリムするために使用される差動対、たとえば図３および４に示すＭＮ３／ＭＮ４などにＩ１、Ｉ２を提供することも可能であり、それによりＭＮ１５／ＭＮ１６などのガンマ不整合専用の個別差動対の必要性を排除することができることに留意されたい。図１０は、この種の構造の１つを示したものである。図７は、ガンマトリム基準電流発生器５０のもう１つの可能実施形態を示したものである。この実施形態では、差動対ＭＮ１７／ＭＮ１８のゲートは、差動入力電圧を受け取るように接続されている。差動対ＭＮ１７／ＭＮ１８のソースはノード７０にまとめて接続されており、また、差動対ＭＮ１７／ＭＮ１８のドレインはノード７２にまとめて接続されている。バイアス電流源７４および抵抗Ｒ６は、ノード７０と回路共通点の間に接続されている。電流源７４は、ＭＮ１７／ＭＮ１８の電流密度をＭＮ１／ＭＮ２に整合させることができる精度を改善している。差動対ＭＮ１９／ＭＮ２０のゲートは、差動入力電圧を受け取るように接続されている。差動対ＭＮ１９／ＭＮ２０のソースはノード７６にまとめて接続されており、また、差動対ＭＮ１９／ＭＮ２０のドレインはノード７８にまとめて接続されている。バイアス電流源８０は、ノード７６と回路コモンの間に接続されている。ＭＮ１７／ＭＮ１８の対およびＭＮ１９／ＭＮ２０の対には、それぞれ電流減算器８２への電流ＩｘおよびＩｙが流れている。電流減算器８２は、（Ｉｘ−Ｉｙ）／２を計算して、トリムＤＡＣ５６に引き渡される基準電流Ｉｒｅｆを生成している。ＩｘおよびＩｙの生成は、ＭＮ１７／ＭＮ１８をバイアスすることによる副産物であり、減算の実行は、バイアス電流を除去する働きをしている。図６および７に示すスキームにより、ガンマ不整合の単純でかつ有効なトリムが提供される。コモンモード電圧を固定し、バルクソース電圧を変化させることによる、より正確でかつ複雑な他のガンマ不整合トリムスキームを使用することも可能であることに留意されたい。
【００３１】
主差動対が能動負荷を駆動すると、場合によってはその能動負荷を構築しているトランジスタがもう１つのオフセット電圧誤差源になる。オフセット電圧誤差は、場合によっては能動負荷のトランジスタ間の閾値不整合および／またはベータ不整合によって生じ、増幅器の入力部に向かって反射するとオフセット誤差の原因になる、異なるドレイン電流が流れることになる。図８は、能動負荷のトランジスタ間の閾値の不整合を修正するための可能回路の１つを示したものである。この回路では、それぞれバイアス電圧ＶＢ１でバイアスされているトランジスタＭＰ５およびＭＰ６から構成されている能動負荷を主差動対ＭＮ１／ＭＮ２が駆動している。一対のＰＭＯＳ  ＦＥＴであるＭＰ７およびＭＰ８も、能動負荷トランジスタＭＰ５およびＭＰ６と同様にバイアスされている。ＭＰ７およびＭＰ８のソースは供給電圧ＶＤＤに接続されており、また、ＭＰ７およびＭＰ８のゲートは、それぞれ抵抗を介してバイアス電圧ＶＢ２に接続されている。このバイアス電圧ＶＢ２は、必ずしもその必要はないがＶＢ１と同じであることが好ましい。また、ＭＰ７およびＭＰ８のゲートは、それぞれ電流Ｉ１およびＩ２を提供している対応するプログラム可能電流源９０および９２に接続されている。電流Ｉ１およびＩ２は、ＭＰ７およびＭＰ８の両端間に所望の差動電圧を生成している。Ｉ１およびＩ２に応答して、対応するトリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２がそれぞれＭＰ７およびＭＰ８に流れ、それぞれ主差動対のドレインに注入される。プログラム可能電流源９０および９２は、必要に応じてＭＰ５およびＭＰ６のドレイン電流と整合するように調整され、それにより、さもなければ主差動対の能動負荷トランジスタ間の閾値不整合によって生じることになる電圧オフセット誤差が低減される。
【００３２】
図９は、能動負荷のトランジスタ間のベータ不整合をトリムするための可能回路の１つを示したものである。ＰＭＯＳ  ＦＥＴであるＭＰ９は、能動負荷トランジスタと同様にバイアスされており、基準電流Ｉｒｅｆが流れている。トリムＤＡＣ１００は、その基準電流入力部でＩｒｅｆを受け取り、かつ、基準電流によって変化する、ＤＡＣのディジタル入力部に印加されるディジタル値によってスケーリングされるトリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２をそれぞれ電流出力部に生成している。これらのトリム電流は、それぞれ主差動対の出力電流に結合される。ＤＡＣ１００は、必要に応じてＭＰ５およびＭＰ６のドレイン電流と整合するように調整され、それにより、さもなければ主差動対の能動負荷トランジスタ間の閾値不整合によって生じることになる電圧オフセット誤差が低減される。
【００３３】
本明細書において説明したトリム回路のいくつかは、それらを同時に使用することが可能であり、１つの特定の誤差源によってもたらされるＶＯＳ誤差を個々のトリム回路にトリムさせることによって差動対の電圧オフセット誤差を低減することができる。図１０はこれを示したものである。図１０では、これまでの説明と同様、主差動対ＭＮ１／ＭＮ２に出力電流Ｉｏｕｔ１およびＩｏｕｔ２が流れている。これらの出力電流は、通常、利得段（図１０に示すように）または出力段に接続されている。ＭＮ１とＭＮ２の間の閾値不整合による電圧オフセット誤差は、図４に示す回路に類似した回路１１０を使用して低減される。ＭＮ１とＭＮ２の間の閾値不整合によってもたらされる電圧オフセット誤差が低減されるよう、プログラム可能電流源３４および３６が必要に応じて調整される。
【００３４】
ガンマ不整合は、図６および７に示す回路に類似した回路１１２によって対処される。ここでは、ＭＮ１とＭＮ２の間のガンマ不整合によってもたらされる電圧オフセット誤差が低減されるよう、トリムＤＡＣ５６へのディジタル入力が必要に応じて調整される。
【００３５】
ＭＮ１およびＭＮ２によって駆動される能動負荷のトランジスタ（図１０に示すトランジスタＭＰ１０およびＭＰ１１）間のベータ不整合は、図９に示す回路に類似した回路１１４を使用してトリムされる。ここでは、ＭＰ１０とＭＰ１１の間のベータ不整合によってもたらされる電圧オフセット誤差が低減されるよう、トリムＤＡＣ１００へのディジタル入力が必要に応じて調整される。
【００３６】
また、必要に応じて、ＭＮ１とＭＮ２の間のベータ不整合をトリムするための回路（図５ａおよび５ｂに示す回路など）、およびＭＰ１０とＭＰ１１の間の閾値不整合をトリムするための回路（図８に示す回路など）を使用することも可能である。実際、本明細書において説明したトリム回路は、任意の組合せで使用することができる。使用する回路の数およびタイプは、特定のアプリケーションによって様々であり、差動段のオフセット電圧仕様および回路の複雑さの許容可能レベルが主な要素である。
【００３７】
上で説明したトリム回路の実施態様は単なる例示的なものにすぎず、これらのトリム回路の各々は、異なる様々な方法で実施することができることに留意されたい。個々のトリム回路を使用して１つの特定の誤差源によって生じるオフセット電圧誤差が低減されることは、単なる本質的なことにすぎない。
【００３８】
以上、本発明の特定の実施形態について図に示し、かつ、説明したが、当業者には多くの変形形態および代替実施形態が可能である。したがって、本発明は、添付の特許請求の範囲の各請求項によってのみ制限されるものとする。
【図面の簡単な説明】
【００３９】
【図１ａ】図１ａは、知られている差動入力段オフセット電圧トリム回路を示す図である。
【図１ｂ】図１ｂは、知られている差動入力段オフセット電圧トリム回路を示す他の図である。
【図１ｃ】図１ｃは、知られている差動入力段オフセット電圧トリム回路を示す他の図である。
【図２】本発明による、閾値不整合をトリムするための回路の略図である。
【図３】本発明による、閾値不整合をトリムするための他の回路の略図である。
【図４】本発明による、閾値不整合をトリムするための他の回路の略図である。
【図５ａ】図５ａは、本発明による、ベータ不整合をトリムするための回路の略図である。
【図５ｂ】図５ｂは、本発明による、ベータ不整合をトリムするための他の回路の略図である。
【図６】本発明による、ガンマ不整合をトリムするための回路の略図である。
【図７】本発明による、ガンマ不整合をトリムするための回路の代替実施形態の略図である。
【図８】本発明による、差動段の能動負荷の閾値間の不整合をトリムするための回路の略図である。
【図９】本発明による、差動段の能動負荷のベータ値間の不整合をトリムするための回路の略図である。
【図１０】複数の異なる誤差源から生じるオフセット誤差を低減するための回路の略図である。
【図１ａ】
2007531459.tif 000003
【図１ｂ】
2007531459.tif 000004
【図１ｃ】
2007531459.tif 000005
【図２】
2007531459.tif 000006
【図３】
2007531459.tif 000007
【図４】
2007531459.tif 000008
【図５ａ】
2007531459.tif 000009
【図５ｂ】
2007531459.tif 000010
【図６】
2007531459.tif 000011
【図７】
2007531459.tif 000012
【図８】
2007531459.tif 000013
【図９】
2007531459.tif 000014
【図１０】
2007531459.tif 000015
【手続補正書】
【提出日】平成18年12月6日(2006.12.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
差動段であって、
差動入力電圧に応答してそれぞれ出力電流が流れるようにバイアスされた主差動トランジスタ対（ＭＮ１，ＭＮ２）と、
第２の差動トランジスタ対（ＭＮ３，ＭＮ４）と、
前記第２の差動トランジスタ対に接続された、前記第２の差動対のコモンモード入力電圧をほぼ前記主差動対のコモンモード入力電圧に等しくするようになされた回路（Ａ１，Ｒ１，Ｒ２）と、
前記第２の差動対の前記トランジスタにそれぞれトリム電流が流れるよう、前記第２の差動トランジスタ対の両端間に所望の差動電圧を生成するようになされた第１および第２のプログラム可能電流源であって、前記トリム電流がそれぞれ前記出力電流のうちの対応する出力電流に結合され、閾値電圧が整合していない前記主差動対の前記トランジスタによって前記主差動対に生じる電圧オフセット誤差が前記トリム電流によって低減されるようにプログラムされた第１および第２のプログラム可能電流源（２０，２２）と
を備えた差動段。
【請求項２】
差動段であって、
それぞれ制御入力部と第１および第２の電流端子とを有する第１および第２のトランジスタ（ＭＮ１，ＭＮ２）を備えた主差動対であって、前記第２の電流端子が第１のノードにまとめて接続された主差動対と、
前記第１のノードに接続された第１のバイアス電流源（１２）であって、前記第１および第２のトランジスタの前記制御入力部の両端間に印加される差動入力電圧に応答して、前記第１および第２のトランジスタの前記第１の電流端子にそれぞれ出力電流が流れるよう、前記主差動対に第１のバイアス電流を提供し、前記第１の差動対が関連するコモンモード入力電圧を有する第１のバイアス電流源と、
それぞれ制御入力部と第１および第２の電流端子とを有する第３および第４のトランジスタ（ＭＮ３，ＭＮ４）を備えた第２の差動対であって、前記第２の電流端子が第２のノード（１４）にまとめて接続された第２の差動対と、
前記第２の差動対に第２のバイアス電流を提供するように接続された第２のバイアス電流源（１６）と、
前記第２の差動対に接続された、前記第２の差動対のコモンモード入力電圧をほぼ前記主差動対のコモンモード入力電圧に等しくするようになされた回路（Ａ１，Ｒ１，Ｒ２）と、
それぞれ前記出力電流のうちの対応する出力電流に結合されるトリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２がそれぞれ前記第３および第４のトランジスタに流れるよう、前記第２の差動対の両端間に所望の差動電圧を生成するべく、それぞれ前記第３および第４のトランジスタの前記制御入力部にそれぞれ電流Ｉ１およびＩ２を提供するようになされた第１および第２のトリム電流源（２０，２２）と
を備えた差動段。
【請求項３】
前記第１のバイアス電流と第２のバイアス電流の前記比率が、それぞれ前記第３および第４のトランジスタの前記サイズに対する前記第１および第２のトランジスタの前記サイズの前記比率にほぼ等しい、請求項２に記載の入力段。
【請求項４】
前記回路が、
前記第３のトランジスタの前記制御入力部と前記第４のトランジスタの前記制御入力部との間に直列に接続された第１および第２の抵抗（Ｒ１，Ｒ２）であって、前記第１および第２の抵抗の前記接続部が第３のノード（１８）である第１および第２の抵抗（Ｒ１，Ｒ２）と、
前記第２のノードの前記電圧がほぼ前記第１のノードの前記電圧に等しくなるようにサーボ機構で制御されるよう、入力部が前記第１および第２のノードに接続され、かつ、出力部が前記第３のノードに接続されたサーボ機構と
を備えた、請求項２に記載の入力段。
【請求項５】
前記差動トリム電流Ｉｔｒｉｍ１−Ｉｔｒｉｍ２が、
Ｉｔｒｉｍ１−Ｉｔｒｉｍ２＝２＊Ｉｔ＊Ｒ＊ｇｍ２  、（但し、ｇｍ２は前記第２の差動対の前記相互コンダクタンス）
で与えられ、
また、前記第２の差動対によって、
Ｖｏｆｆ＝２＊Ｉｔ＊Ｒ＊ｇｍ２／ｇｍ１    （但し、ｇｍ１は前記主差動対の前記相互コンダクタンス）
で与えられる、入力側から見た前記主差動対のオフセット電圧Ｖｏｆｆが生成されるよう、前記第１および第２の抵抗のレジスタンスがそれぞれＲであり、前記電流がＩ１＝Ｉ２＝Ｉｔである、請求項４に記載の入力段。
【請求項６】
前記回路が、
それぞれ制御入力部と第１および第２の電流端子とを有する第５および第６のトランジスタ（ＭＮ５，ＭＮ６）を備えたダミー差動対であって、前記制御入力部が前記差動入力電圧を受け取るように接続され、前記第２の電流端子が第３のノード（３０）にまとめて接続されたダミー差動対と、
前記第３のノードに接続された第３のバイアス電流源（３２）であって、前記差動入力電圧に応答して前記第５および第６のトランジスタの前記第１の電流端子にそれぞれ電流が流れるよう、前記第３の差動対に第３のバイアス電流を提供する第３のバイアス電流源（３２）と、
前記第２のノードの前記電圧がほぼ前記第１のノードの前記電圧に等しくなるようにサーボ機構で制御されるよう、一方の端子が前記第３のノードに接続され、もう一方の端子がそれぞれ抵抗（Ｒ１，Ｒ２）を介して前記第２の差動対の前記制御入力部に接続されたダイオード回路（ＭＮ７）と
を備えた、請求項２に記載の入力段。
【請求項７】
前記第１のバイアス電流と第３のバイアス電流の前記比率が、前記第５および第６のトランジスタの前記サイズに対する前記第１および第２のトランジスタの前記サイズの前記比率にほぼ等しい、請求項６に記載の入力段。
【請求項８】
前記回路が、
それぞれ制御入力部と第１および第２の電流端子とを有する第５および第６のトランジスタ（ＭＮ５，ＭＮ６）を備えたダミー差動対であって、前記制御入力部が前記差動入力電圧を受け取るように接続され、前記第２の電流端子が第３のノード（３０）にまとめて接続され、前記第１の電流端子が第４のノードにまとめて接続されたダミー差動対と、
前記第３のノードに接続された第３のバイアス電流源（３２）であって、前記差動入力電圧に応答して前記第５および第６のトランジスタの前記第１の電流端子にそれぞれ電流が流れるよう、前記第３の差動対に第３のバイアス電流を提供する第３のバイアス電流源（３２）と、
それぞれ制御入力部と第１および第２の電流端子とを有する第７および第８のトランジスタ（ＭＰ１，ＭＰ２）であって、前記第１および第２の電流端子がそれぞれ供給電圧と第５および第６のノードの間に接続された第７および第８のトランジスタ（ＭＰ１，ＭＰ２）と、
それぞれ制御入力部と第１および第２の電流端子とを有する第９および第１０のトランジスタ（ＭＰ３，ＭＰ４）であって、前記第１および第２の電流端子がそれぞれ前記第５のノードと第６のノードの間および第７のノードと第８のノードの間に接続された第９および第１０のトランジスタ（ＭＰ３，ＭＰ４）と、
制御入力部と第１および第２の電流端子とを有する、前記第７のノードと回路共通点の間にダイオード接続された第１１のトランジスタ（ＭＮ８）と、
制御入力部と第１および第２の電流端子とを有する第１２のトランジスタ（ＭＮ９）であって、前記第１および第２の電流端子が前記第８のノードと前記回路共通点の間に接続され、
前記第７および第８のトランジスタの前記制御入力部が第１のバイアス電圧（ＶＢ１）に接続され、
前記第９および第１０のトランジスタの前記制御入力部が第２のバイアス電圧（ＶＢ２）に接続され、
前記第１１および第１２のトランジスタの前記制御入力部がまとめて接続され、
制御入力部と第１および第２の電流端子とを有する第１３のトランジスタ（ＭＮ７）であって、前記第１および第２の電流端子が前記第６のノードと前記第３のノードの間に接続され、前記制御入力部が前記第８のノードに接続され、
前記第２のノードの前記電圧がほぼ前記第１のノードの前記電圧に等しくなるようにサーボ機構で制御されるよう、前記第８のノードがそれぞれ抵抗（Ｒ１，Ｒ２）を介して前記第２の差動対の前記制御入力部に接続された第１３のトランジスタと
を備えた、請求項２に記載の入力段。
【請求項９】
差動入力段であって、
それぞれ制御入力部と第１および第２の電流端子とを有する第１および第２のトランジスタ（ＭＮ１，ＭＮ２）を備えた主差動対であって、前記第２の電流端子が第１のノード（１０）にまとめて接続され、前記制御入力部が差動入力電圧を受け取るように接続された主差動対と、
前記第１のノードに接続された第１の電流源（１２）であって、前記第１および第２のトランジスタの前記制御入力部の両端間に印加される差動入力電圧に応答して、前記第１および第２のトランジスタの前記第１の電流端子にそれぞれ出力電流が流れるよう、前記主差動対に第１のバイアス電流を提供する第１の電流源（１２）と、
前記差動入力電圧を受け取る回路（５０）であって、接地に対する前記差動入力段のソース電圧によって直線的に変化し、あるいは付加定数によって直線的に変化する基準電流を生成するようになされた回路（５０）と、
基準電流入力部で前記基準電流を受け取るように接続された、電流Ｉ１およびＩ２をそれぞれ電流出力部に生成するようになされたディジタル−アナログ変換器（ＤＡＣ）であって、前記電流が前記基準電流によって変化し、かつ、前記ＤＡＣのディジタル入力部に印加されるディジタル値によってスケーリングされるディジタル−アナログ変換器（ＤＡＣ）と、
それぞれ制御入力部と第１および第２の電流端子とを有する第３および第４のトランジスタ（ＭＮ１５，ＭＮ１６）を備えた第２の差動対であって、前記第２の差動対の第２の電流端子が第２のノード（５８）にまとめて接続され、前記第２の差動対の制御入力部がそれぞれ電流Ｉ１およびＩ２に接続され、かつ、それぞれ抵抗を介して、前記主差動対のコモンモード電圧によって変化する電圧（Ｖｃｍｂｉａｓ）に接続された第２の差動対と、
前記第２のノードに接続された第２のバイアス電流源（６２）であって、前記第３および第４のトランジスタの前記第１の電流端子にそれぞれトリム電流が流れるよう、前記第２の差動対に第２のバイアス電流を提供し、前記トリム電流がそれぞれ前記主差動対の出力電流のうちの対応する出力電流に結合され、前記ＤＡＣが、前記第１のトランジスタと第２のトランジスタの間のガンマ不整合によって生じる電圧オフセット誤差を低減するようにプログラムされた第２のバイアス電流源と
を備えた差動入力段。
【請求項１０】
前記回路が、
それぞれ制御入力部と第１および第２の電流端子とを有する第５および第６のトランジスタ（ＭＮ１３，ＭＮ１４）を備えた第３の差動対であって、前記第３の差動対の第２の電流端子が第３のノード（５４）にまとめて接続され、前記第３の差動対の第１の電流端子が第４のノード（５２）にまとめて接続され、前記第３の差動対の制御入力部が前記差動入力電圧を受け取るように接続された第３の差動対と、
前記第３のノードに接続された回路エレメント（Ｒ３）であって、前記差動入力電圧に応答して前記第５および第６のトランジスタの前記第１の電流端子にそれぞれ出力電流が流れ、それにより前記第４のノードに前記基準電流が生成されるよう、前記第３の差動対に第３のバイアス電流を提供し、前記第３の差動対および前記回路エレメントが、前記基準電流が接地に対する前記差動入力段のソース電圧によって直線的に変化し、あるいは付加定数によって直線的に変化するようになされた回路エレメントと
を備えた、請求項９に記載の入力段。
【請求項１１】
前記回路が、
それぞれ制御入力部と第１および第２の電流端子とを有する第５および第６のトランジスタ（ＭＮ１９，ＭＮ２０）を備えた第３の差動対であって、前記第３の差動対の第２の電流端子が第３のノード（７６）にまとめて接続され、前記第３の差動対の第１の電流端子が第４のノード（７８）にまとめて接続され、前記第３の差動対の制御入力部が前記差動入力電圧を受け取るように接続された第３の差動対と、
前記第３のノードに接続された第３のバイアス電流源（８０）であって、前記差動入力電圧に応答して前記第５および第６のトランジスタの前記第１の電流端子にそれぞれ出力電流が流れ、それにより前記第４のノードに電流Ｉｙが生成されるよう、前記第３の差動対に第３のバイアス電流を提供する第３のバイアス電流源と、
それぞれ制御入力部と第１および第２の電流端子とを有する第７および第８のトランジスタを備えた第４の差動対であって、前記第４の差動対（ＭＮ１７，ＭＮ１８）の第２の電流端子が第５のノード（７０）にまとめて接続され、前記第４の差動対の第１の電流端子が第６のノード（７２）にまとめて接続され、前記第４の差動対の制御入力部が前記差動入力電圧を受け取るように接続された第４の差動対（ＭＮ１７，ＭＮ１８）と、
前記第５のノードと回路共通点の間に並列に接続された第４のバイアス電流源（７４）および抵抗（Ｒ６）であって、前記差動入力電圧に応答して前記第７および第８のトランジスタの前記第１の電流端子にそれぞれ出力電流が流れ、それにより前記第６のノードに電流Ｉｘが生成されるよう、前記第４の差動対に第４のバイアス電流を提供する第４のバイアス電流源（７４）および抵抗と、
Ｉｘ−Ｉｙによって変化する出力を生成する電流減算器回路（８２）であって、前記減算器の出力が前記基準電流であり、前記第３および第４の差動対および前記第３および第４のバイアス電流源ならびに前記抵抗が、前記基準電流が接地に対する前記差動入力段のソース電圧によって直線的に変化し、あるいは付加定数によって直線的に変化するようになされた電流減算器回路と
を備えた、請求項９に記載の入力段。
【請求項１２】
差動入力段であって、
それぞれ制御入力部と第１および第２の電流端子とを有する第１および第２のトランジスタ（Ｍｎ１，ＭＮ２）を備えた主差動対であって、前記第２の電流端子が第１のノード（１０）にまとめて接続され、前記制御入力部が差動入力電圧を受け取るように接続された主差動対と、
前記第１のノードに接続された第１の電流源（１２）であって、前記第１および第２のトランジスタの前記制御入力部の両端間に印加される差動入力電圧に応答して、前記第１および第２のトランジスタの前記第１の電流端子にそれぞれ出力電流が流れるよう、前記主差動対に第１のバイアス電流を提供する第１の電流源（１２）と、
それぞれ供給電圧と前記第１および第２のトランジスタの間に直列に接続された第３および第４のトランジスタ（ＭＰ５，ＭＰ６）を備えた能動負荷であって、前記能動負荷トランジスタに前記出力電流が流れるよう、それぞれバイアス電圧（ＶＢ１）でバイアスされた能動負荷と、
それぞれ制御入力部と第１および第２の電流端子とを有する第５および第６のトランジスタ（ＭＰ７，ＭＰ８）を備えた第２の差動対であって、前記第２の電流端子が第２のノードにまとめて接続された第２の差動対と、
前記第５および第６のトランジスタの前記制御入力部の間に直列に接続された第１および第２の抵抗であって、前記第１および第２の抵抗の前記接続部（９４）が第３のノードであり、前記第３のノードが前記バイアス電圧に結合された第１および第２の抵抗と、
前記第５および第６のトランジスタにそれぞれトリム電流Ｉｔｒｉｍ１およびＩｔｒｉｍ２が流れるよう、前記第２の差動対の両端間に所望の差動電圧を生成するために、それぞれ前記第５および第６のトランジスタの前記制御入力部にそれぞれ電流Ｉ１およびＩ２を提供するようになされた第１および第２のプログラム可能電流源（９０，９２）であって、前記トリム電流がそれぞれ前記出力電流のうちの対応する出力電流に結合され、前記第１および第２のトリム電流源が、前記第３および第４のトランジスタに流れる前記電流と整合するトリム電流Ｉ１およびＩ２を生成し、それにより閾値電圧が整合していない前記能動負荷トランジスタによって前記主差動対に生じる電圧オフセット誤差が低減されるようにプログラムされた第１および第２のプログラム可能電流源と
を備えた差動入力段。
【請求項１３】
差動入力電圧に応答してそれぞれ出力電流が流れるようにバイアスされた主ＦＥＴ差動対（ＭＮ１，ＭＮ２）の電圧オフセット誤差を低減する方法であって、
閾値電圧が整合していない前記主差動対の前記トランジスタによって前記主差動対に生じる電圧オフセット誤差を低減するために、それぞれ前記出力電流のうちの対応する出力電流に結合された一対のプログラム可能トリム電流（Ｉｔｒｉｍ１、Ｉｔｒｉｍ２）を調整するステップと、かつ／または
ベータ値が整合していない前記主差動対の前記トランジスタによって前記主差動対に生じる電圧オフセット誤差を低減するために、それぞれ前記出力電流のうちの対応する出力電流に結合された一対のプログラム可能トリム電流（Ｉｔｒｉｍ１，Ｉｔｒｉｍ２）を調整するステップと、
かつ／または
ガンマ値が整合していない前記主差動対の前記トランジスタによって前記主差動対に生じる電圧オフセット誤差を低減するために、それぞれ前記出力電流のうちの対応する出力電流に結合された一対のプログラム可能トリム電流（Ｉｔｒｉｍ１，Ｉｔｒｉｍ２）を調整するステップと、
かつ／または
閾値電圧が整合していない前記主差動対によって駆動される能動負荷の前記トランジスタによって前記主差動対に生じる電圧オフセット誤差を低減するために、それぞれ前記出力電流のうちの対応する出力電流に結合された一対のプログラム可能トリム電流（Ｉｔｒｉｍ１，Ｉｔｒｉｍ２）を調整するステップと、
かつ／または
ベータ値が整合していない前記主差動対によって駆動される能動負荷の前記トランジスタによって前記主差動対に生じる電圧オフセット誤差を低減するために、それぞれ前記出力電流のうちの対応する出力電流に結合された一対のプログラム可能トリム電流（Ｉｔｒｉｍ１，Ｉｔｒｉｍ２）を調整するステップと
を含む方法。
【国際調査報告】
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