(57)【要約】  改良負荷構成は電力消費を増加することなく回路帯域幅を増加する差動回路用に提供される。差動回路は一般に、相互に結合されたエミッタを有するトランジスタ（Ｑ１，Ｑ２）の差動対を含む。改良負荷構成は各トランジスタ（Ｑ１，Ｑ２）のコレクタに結合された負荷抵抗（Ｒ１，Ｒ２）および各々の負荷抵抗器（Ｒ１，Ｒ２）が結合されたインダクタから構成され、インダクタ（ＸＦ）は相互インダクタンスによって相互に結合されている。
2007520163.tif 000002
【特許請求の範囲】
【請求項１】
コレクタに接続されている抵抗性負荷素子を有する差動トランジスタ対回路であって、
各前記抵抗性負荷素子と直列接続されているインダクタを備え、該インダクタは相互インダクタンスによって互いに結合されているインダクタを含む改良、
を備えた差動トランジスタ対回路
【請求項２】
請求項１記載の差動トランジスタ対回路において、前記インダクタは前記トランジスタのコレクタで位相をずらして接続されている差動トランジスタ対回路。
【請求項３】
複合負荷を有する差動回路であって、
相互に結合されたエミッタを有するトランジスタの差動対と、
各トランジスタのコレクタへ結合されている負荷抵抗と、そして
各負荷抵抗と直列接続されているインダクタであって、該インダクタは相互に磁気的に結合されているインダクタと、
を備えた差動回路。
【請求項４】
請求項３記載の差動回路において、前記インダクタはトランジスタのコレクタで位相をずらして接続されている、差動回路。
【請求項５】
請求項３記載の差動回路において、さらにトランジスタのエミッタに接続されている共通の電流源を備えた差動回路。
【請求項６】
請求項３記載の差動回路において、反対極性の差動信号がトランジスタのベースへ加えられている、差動回路。
【請求項７】
請求項３記載の差動回路において、さらにトランジスタのコレクタの負荷を低減するように動作可能なバッファ段を備えた、差動回路。
【請求項８】
そのコレクタに接続された抵抗性負荷素子を有する、差動トランジスタ対回路の帯域幅を増加するための方法であって、
各抵抗性負荷素子と直列にインダクタを接続し、
前記インダクタを互いに磁気的に結合する、
ことを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は広くは差動回路に関し、特には電力消費を増加することなく回路帯域幅を増やす差動回路用の改良された負荷構成に関する。
背景技術
【０００２】
差動線形増幅器及びスイッチング回路は広く電子システムで利用されている。図１に典型的な差動回路が示される。差動回路は共通の電流源に接続されているエミッタを有する１対のトランジスタを含み、電源に結合した負荷抵抗器に接続されたコレクタを含む。動作中に、逆極性の差動信号がトランジスタのベースへ加えられると、その結果増幅信号がトランジスタのコレクタへ現れる。一般に、回路の帯域幅は出力振幅が−３db減少する周波数として定義される。しかしながら、帯域幅は、トランジスタの順方向走行時間、トランジスタに関連する接合及び寄生キャパシタンス、負荷抵抗、メタル配線におけるインダクタンス等、を含む多くのパラメータに影響される。
【０００３】
高速を要する用途にとって、コレクタ時定数は帯域幅に対する重要な制限である。コレクタ・キャパシタンスは負荷抵抗器に対し並列の分路として動作し、その結果周波数が増加すると共に段々と出力振幅は低減する。コレクタ・ノードによって設定される極の周波数はコレクタ負荷抵抗を低減し、また動作電流を増加することにより所定範囲外に移動することができる。しかしながら、これらの手段には制限がある。温度上昇はより高い電力消費と同様にトランジスタ・パラメータを悪化させることになる。
【０００４】
その結果、電力消費を増加させることなく回路帯域幅を増加する差動回路用の改良負荷構成を提供することが望まれる。
発明の概要
【０００５】
本発明に従って、改良負荷構成は電力消費を増加することなく回路帯域幅を増加する差動回路用に提供される。一般に、差動回路は相互に結合されたエミッタを有するトランジスタの差動対を含む。改良負荷構成はそれぞれのトランジスタのコレクタに結合された負荷抵抗器、およびそれぞれの負荷抵抗器に直列接続されたインダクタから成り、該インダクタは相互インダクタンスによって互いに結合されている。
【０００６】
本発明のさらなる応用範囲は、以下に示される詳細説明から明らかとなるであろう。詳細な記述及び特定例は、発明の好適な実施形態を示すと同時に、例証の目的のみを意図しており、発明の範囲を制限することは意図していないことを理解すべきである。
発明を実施するための最良の形態
【０００７】
図２は本発明に従って改良された複合負荷構成を有する例証的な差動対回路１０の概略図である。当該技術分野で周知のように、一般的に差動対回路１０は互いに結合されたエミッタを有するトランジスタＱ１、Ｑ２から成る。さらに詳細には、トランジスタのエミッタは共通の電流源l１に接続され、トランジスタのコレクタは抵抗性負荷素子Ｒ１、Ｒ２を介して電源へ接続されている。ヘテロ接合バイポーラ・トランジスタは例証的な実施態様において利用されている。しかしながら、電界効果トランジスタ等、他のタイプのトランジスタ・デバイスもまた本発明の範囲内にあることは容易に理解される。さらに、後述は特定の差動対回路構成に関して述べられているのであり、本発明は他の差動対回路構成に適用できることは容易に理解される。
【０００８】
動作中、逆極性の差動信号はトランジスタのベースへ加えられる。それゆえ、増幅された差動信号はトランジスタのコレクタに現れる。差動対回路１０は好ましくはバッファ段が後に続き、コレクタ・ノードの負荷を低減する。例証的な実施形態では、周知のエミッタ・フォロアー構成はバッファ段として用いられ、各トランジスタQ3、Q4のエミッタ・ノードにおける信号は差動対回路１０の出力として働く。
【０００９】
コレクタ・キャパシタンスと並列にある負荷抵抗器のインピーダンスが標準のロールオフ点を超えて維持される場合、回路帯域幅は増加するであろう。通常は、これは負荷抵抗器と直列のインダクタを配置することによって達成される。一般的に、インダクタの自己インダクタンスは、出力応答が低下し始める点においてインピーダンスを加えるよう選択され、それによって帯域幅を拡張する。もう一つ考慮すべきは、リアクタンスをキャパシタンスと整合させ、抵抗性負荷回路のほぼ標準-3db点に設定された共振周波数で並列共振回路を形成することである。この技術はインダクタ・ピーキングとして知られている。
【００１０】
本発明に従って、改良負荷構成は電力消費を増加することなく回路帯域幅を増加する差動回路１０に供給される。改良負荷構成は相互インダクタンスによって互いに結合されている２つのインダクタL1、L2と直列に配置された負荷抵抗器R1、R2を含み、それによって変圧器XFが形成される。特に、インダクタの巻き線は負荷抵抗器R1、R2へ位相をずらして接続されている。その結果、変圧器XF及び関連するキャパシタンスは高減衰デュアル並列共振回路を形成する。
【００１１】
例証的な実施態様において、変圧器XFは標準的な金属化技術で実装される。例えば、変圧器は広い側面が別の金属ストリップに結合されている金属の第１ストリップから構成できる。金属の第１ストリップはエア・ブリッジされ、寄生静電容量を減少することが可能で、またエア・ブリッジの代わりに、低ｋ（低誘電率）誘電体が同様の結果をもたらすだろうことは想像できる。他の例においては、変圧器は並置される２つの金属ストリップから構成される場合がある。どちらの場合も、物理的寸法は約２０から５０GHｚの動作範囲に対して、２０から１００μmのオーダーにあり、それ故回路配置に重大な影響を与えない。より低い周波数範囲においては、変圧器の巻線の長さは相応してより長くなる。短い長さにおいて巻線は金属の直線トレースとなり、より長い長さにおいてトレースは曲げられ、または巻かれ、要求されるレイアウト領域を低減する。
【００１２】
この改良負荷構成は従来の分離されたインダクタ構成に対し、いくつかの重大な利点をもたらす。第１に、相互インダクタンスの利点は各巻線のインダクタンスが比例量で低減されることを可能にし、その結果、よりコンパクトなオンチップ設計になる。第２に、トランジスタのコレクタ・ノードにおける立ち下がり時間は一般的に従来のインダクタ構成におけるコレクタ・ノードにおける立ち上がり時間よりも小さい。しかしながら、反転した下降エッジ波形を他の上昇エッジ波形へ結合させることにより、立ち上がり時間および立ち下がり時間は本発明の結合インダクタ構成において等しくなる。この特徴はスイッチング適用に大変有益である。
【００１３】
コンピュータ・シミュレーションは本発明のいくつかの利点を立証している。図３Aおよび３Bは、従来の抵抗性負荷構成を有する差動対回路の小信号応答と、本発明の改良負荷構成を有する差動対回路の小信号応答とを比較した波形を提供している。示されているように、従来の抵抗性負荷構成を有する回路の-3db帯域幅は約１６GHzであり、改良負荷構成を有する回路は約６８GHzの帯域幅を示す。この例において、改良負荷構成の変圧器は１２０ｐHの巻線あたりの自己インダクタンスを有する。
【００１４】
図４A-４Cは、パルス・スイッチングに適用した状況で本発明の差動対回路における改良遷移時間を例証した波形図である。この例では、12.5ns幅パルスが、従来の抵抗性負荷構成を有する差動対回路および、本発明の改良負荷構成を有する差動対回路の両方へ適用されている。入力信号は図４Aに示されている。図４Bに示されているように従来の抵抗性負荷構成を有する回路において差動論理幅は約90mVである。しかし、図４Cに示されているように改良負荷構成を有する回路においては145mVのオーダーにある。従って、改良負荷構成を有する回路においては、伝達遅延は約25%少ない。
【００１５】
図５A-５Cは他の例証した波形を示す。本例においては、図５Aに示されるように入力パルス幅は25psへ増加されている。その結果、遷移時間は改良負荷構成を有する回路についてははるかに良い。従来の負荷構成を有する回路のための遷移時間は100mV差動信号において9psであるのに対し、改良負荷構成を有する回路の遷移時間は6psである。これは、高速度データ処理に重要であり、高速遷移時間がより急峻な遷移端の改良データ波形を与える。これら２つの例はオーバーシュートとアンダーシュートを振幅の１０％に制限するために選択された自己インダクタンス60pHを有する変圧器を使用した。より大きいオーバーシュート又はアンダーシュートや続くリンギングを犠牲にして、インダクタンスを増加することで変圧器の出力信号への寄与を増加することができる。変圧器インダクタンスの適切な選択はそれら２つの間のトレードオフとなる。接合点および固定寄生キャパシタンスが既知であり適切に設計されているとき、最も好ましいトレードオフは適切な回路分析プログラムで簡単に決定される。変圧器インダクタンスの最適な選択は、パルス又はデータの適用に対する一定周波数の適用（又はクロック）で異なるであろう。
【００１６】
特定の値を有し、そして特定の構成で配置されている特定の構成要素による、差動回路のこれら典型的な実施態様を上述してきたが、これらの回路は特定の用途のために必要または所望なものとして、多くの異なる構成、要素、および/または値で構成可能であることが理解されるであろう。上述構成、要素および値は有効性を証明し、例示するとして見られるべき一つの特定の実施態様を記述するためのみに示されたものであり、本発明を制限するものではない。従って、発明の記述は単に事実上例証的なものであり、従って発明の要旨から離れることの無い変形は本発明の範囲内にあることを意味する。このような変形は本発明の精神および範囲から離れることないものと見なされる。
【図面の簡単な説明】
【００１７】
【図１】従来の抵抗性負荷構成を有する例証的な差動対回路の概略図である。
【図２】本発明に従って、改良複合負荷構成を有する例証的な差動対回路の概略図である。
【図３】図３Ａおよび３Ｂは、従来の抵抗性負荷構成を有する差動対回路の小信号応答と、本発明の改良負荷構成を有する差動対回路を比較する波形の図形である。
【図４】図４Ａ−４Ｃは、パルス・スイッチングを適用した状況で、本発明の差動対回路のための改良遷移時間を例証した波形図である。
【図５】図５Ａ−５Ｃは、別の例証的なパルス・スイッチングを適用した状況で本発明の差動対回路ための改良遷移時間を例証した波形図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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