(57)【要約】本発明の実施形態は、画素セルを形成する方法と、その結果の画素セルを提供する。画素セルは、基板表面の所に形成した光変換デバイスと光変換デバイスに隣接するトランジスタである。トランジスタは、チャネル領域の上に位置するゲートを含む。ゲートは、ｎ＋ポリシリコンの仕事関数より大きな仕事関数を有する少なくとも１つのゲート領域を含む。チャネル領域は、各ゲート領域より下にそれぞれの部分を含む。チャネル領域の少なくとも一部分のドーパント濃度は、それぞれのゲート領域の仕事関数によって少なくとも部分的に決定される。
2007525003.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面における光変換デバイスと、
前記光変換デバイスに隣接し、ゲートとゲートの下にチャネル領域を含む第１トランジスタであって、前記ゲートがｎ＋Ｓｉの仕事関数より大きな仕事関数を有する少なくとも１つのゲート領域を含み、前記チャネル領域が各ゲート領域より下にそれぞれの部分を有する第１トランジスタとを備え、前記チャネル領域の少なくとも一部分のドーピング濃度が前記ゲート領域それぞれの仕事関数によって少なくとも部分的に決定される画素セル。
【請求項２】
前記第１トランジスタが、光生成電荷を前記光変換デバイスから浮動拡散領域へ転送するための転送トランジスタである、請求項１に記載の画素セル。
【請求項３】
少なくとも１つのゲート領域がミッド・ギャップ材料を含む、請求項１に記載の画素セル。
【請求項４】
前記ミッド・ギャップ材料が、Ｓｉｌ−ＸＧｅＸ、ＴｉＮ／Ｗ、Ａｌ／ＴｉＮ、Ｔｉ／ＴｉＮおよびＴａＳｉＮからなる群から選択される、請求項３に記載の画素セル。
【請求項５】
前記ミッド・ギャップ材料が、Ｓｉｌ−ＸＧｅＸであり、Ｓｉｌ−ＸＧｅＸ中のＧｅのモル分率が約０．４である、請求項３に記載の画素セル。
【請求項６】
少なくとも１つの前記ゲート領域が、第１または第２の導電型の１つにドープされる、請求項５に記載の画素セル。
【請求項７】
少なくとも１つのゲート領域が、縮退状態にドープされているｐ＋ポリシリコン層である、請求項１に記載の画素セル。
【請求項８】
少なくとも１つのゲート領域が、第１または第２の導電型の低濃度ドープのポリシリコン層を含む、請求項１に記載の画素セル。
【請求項９】
少なくとも１つのゲート領域が、前記少なくとも１つのゲート領域の少なくとも一部分の空乏を可能にさせるドーパント分布を有する、請求項８に記載の画素セル。  
【請求項１０】
前記ドーパントがインジウムである、請求項８に記載の画素セル。
【請求項１１】
前記チャネル領域の少なくとも一部分の中に、活性ドーパントがほぼ存在しない、請求項１に記載の画素セル。
【請求項１２】
前記基板の上に形成される第２トランジスタをさらに備え、前記第２トランジスタがゲートを含み、前記ゲートが、ｎ＋Ｓｉの仕事関数より大きな仕事関数を有する少なくとも１つのゲート領域を含む、請求項１に記載の画素セル。
【請求項１３】
少なくとも１つの第２トランジスタのゲート領域が、少なくとも１つの前記ゲート領域と同じ材料で形成される、請求項１２に記載の画素セル。
【請求項１４】
前記第１トランジスタが、第１および第２のゲート領域と、前記第１および第２のゲート領域の下の第１および第２チャネル部分とを含む、請求項１に記載の画素セル。
【請求項１５】
前記第１および第２ゲートの領域のそれぞれが、異なる間隔で活性領域を覆って延在する、請求項１４に記載の画素セル。
【請求項１６】
前記第１および第２ゲート領域が、異なる仕事関数を有し、それぞれの仕事関数がｎ＋Ｓｉの仕事関数より大きい、請求項１４に記載の画素セル。
【請求項１７】
前記第１および第２ゲート領域が、異なるドーピング特性を有する同一の材料を含む、請求項１４に記載の画素セル。
【請求項１８】
前記第１トランジスタが、第１、第２および第３のゲート領域ならびに前記第１、第２および第３のゲート領域の下に、それぞれ第１、第２および第３のチャネル部分とを含む、請求項１に記載の画素セル。
【請求項１９】
前記第１ゲート領域が、前記第２ゲート領域と前記第３ゲート領域の間にあり、前記第２ゲート領域および前記第３ゲート領域が、それぞれ分離領域および活性領域が出合うそれぞれの領域の上にあり、前記第２および第３ゲートの領域の少なくとも１つがｎ＋Ｓｉの仕事関数より大きな仕事関数を有する、請求項１８に記載の画素セル。
【請求項２０】
前記第２および第３ゲート領域が、同じ仕事関数を有する、請求項１９に記載の画素セル。
【請求項２１】
前記第２および第３チャネル部分の少なくとも１つのドーピング濃度が、前記ゲート領域それぞれの仕事関数によって、少なくとも部分的に決定される、請求項１９に記載の画素セル。
【請求項２２】
前記第１ゲート領域が、前記第２および第３のゲート領域とは異なる材料で形成される、請求項１９に記載の画素セル。
【請求項２３】
前記第１、第２および第３のゲート領域が、種々のドーピング特性を有する同じ材料で形成される、請求項１９に記載の画素セル。
【請求項２４】
基板表面の所に光変換デバイスと、
前記光変換デバイスに隣接して形成されるトランジスタとを備え、前記トランジスタのゲートがミッド・ギャップ材料を含み、前記トランジスタのチャネル領域の少なくとも一部分のドーピング濃度が、前記ミッド・ギャップ材料の仕事関数によって少なくとも部分的に決定される、画素セル。
【請求項２５】
基板表面の所に光変換デバイスと、
基板の上に前記光変換デバイスに隣接して形成されるトランジスタであって、チャネル領域の上に位置するゲートを含み、前記ゲートが少なくとも２つのゲート領域を有するトランジスタとを備え、前記ゲートの少なくとも１つが、ｎ＋Ｓｉの仕事関数より大きな仕事関数を有し、前記チャネル領域が、各ゲート領域より下にそれぞれの部分を含む、画素セル。
【請求項２６】
各ゲート領域が、異なる間隔で活性層を覆って延在する、請求項２５に記載の画素セル。
【請求項２７】
基板表面の所に光変換デバイスと、
基板の上に前記光変換デバイスに隣接して形成されるトランジスタであって、チャネル領域の上に位置するゲートを含み、前記ゲートが第１、第２、および第３のゲート領域を有するトランジスタとを備え、前記第１ゲート領域が、前記第２ゲート領域と第３ゲート領域の間にあり、前記第２ゲート領域および前記第３ゲート領域は、分離領域および活性領域が出合う領域の上にあり、前記第２および第３のゲート領域の少なくとも１つがｎ＋Ｓｉの仕事関数より大きな仕事関数を有し、前記チャネル領域が各ゲート領域より下にそれぞれ第１、第２および第３の部分を含む、画素セル。
【請求項２８】
前記第２および第３のゲート領域が同じ仕事関数を有する、請求項２７に記載の画素セル。
【請求項２９】
前記第２および第３のチャネル部分の少なくとも１つのドーピング濃度が、それぞれのゲート領域の仕事関数によって少なくとも部分的に決定される、請求項２７に記載の画素セル。
【請求項３０】
基板と、
前記基板の表面の所に形成される画素セルの配列とを備え、各画素セルが、光変換デバイスに隣接して形成されるトランジスタを含み、前記トランジスタが、ゲートおよび前記ゲートの下にチャネル領域を含み、前記ゲートがｎ＋Ｓｉの仕事関数より大きな仕事関数を有する少なくとも１つのゲート領域を含み、前記チャネル領域が各ゲート領域より下にそれぞれの部分を含み、前記チャネル領域の少なくとも一部分のドーピング濃度がそれぞれの前記ゲート領域の仕事関数によって少なくとも部分的に決定されるイメージ・センサ。
【請求項３１】
前記イメージ・センサが、ＣＭＯＳイメージ・センサである、請求項３０に記載のイメージ・センサ。
【請求項３２】
前記イメージ・センサが、電荷結合素子のイメージ・センサである、請求項３０に記載のイメージ・センサ。
【請求項３３】
前記トランジスタが、光生成電荷を前記光変換デバイスから浮動拡散領域に転送するためのトランジスタである、請求項３０に記載のイメージ・センサ。
【請求項３４】
少なくとも１つのゲート領域が、ミッド・ギャップ材料を含む、請求項３０に記載のイメージ・センサ。
【請求項３５】
前記ミッド・ギャップ材料が、Ｓｉｌ−ＸＧｅＸ、ＴｉＮ／Ｗ、Ａｌ／ＴｉＮ、Ｔｉ／ＴｉＮ、およびＴａＳｉＮからなる群から選択される、請求項３４に記載のイメージ・センサ。
【請求項３６】
前記ミッド・ギャップ材料が、Ｓｉｌ−ＸＧｅＸであり、前記Ｓｉｌ−ＸＧｅＸ中のＧｅのモル比率が、約０．４である、請求項３５に記載のイメージ・センサ。
【請求項３７】
少なくとも１つの前記ゲート領域が、第１または第２の導電型の１つにドープされる、請求項３６に記載のイメージ・センサ。
【請求項３８】
少なくとも１つのゲート領域が、縮退状態にドープされるｐ＋ポリシリコン層を含む、請求項３０に記載のイメージ・センサ。
【請求項３９】
少なくとも１つのゲート領域が、第１または第２の導電型の低濃度ドープされるポリシリコン層を含む、請求項３０に記載のイメージ・センサ。
【請求項４０】
少なくとも１つの前記ゲート領域が、少なくとも１つの前記ゲート領域の少なくとも一部分の空乏を可能にするドーパント分布を有する、請求項３９に記載のイメージ・センサ。
【請求項４１】
前記チャネル領域の少なくとも一部分に活性ドーパントが、ほぼ存在しない、請求項３０に記載のイメージ・センサ。
【請求項４２】
前記トランジスタが、第１および第２ゲートの領域ならびに前記第１および第２のゲート領域の下に、それぞれ第１および第２のチャネル部分を含む、請求項３０に記載のイメージ・センサ。
【請求項４３】
前記第１および第２のゲート領域が、それぞれ異なる間隔で活性領域を覆って延在する、請求項４２に記載のイメージ・センサ。
【請求項４４】
前記第１および第２のゲート領域が、異なる仕事関数を有し、それぞれの仕事関数がｎ＋Ｓｉの仕事関数より大きい、請求項４２に記載のイメージ・センサ。
【請求項４５】
前記トランジスタが、第１、第２および第３のゲート領域と前記第１、第２および第３のゲート領域の下に、それぞれ第１、第２および第３のチャネル部分とを含む、請求項３０に記載のイメージ・センサ。
【請求項４６】
前記第１ゲート領域が、前記第２と前記第３のゲート領域間にあり、前記第２と前記第３のゲート領域が、それぞれ分離領域ならびに活性領域が出合うそれぞれの領域の上にあり、前記第２および第３のゲート領域の少なくとも１つがｎ＋Ｓｉの仕事関数より大きな仕事関数を有する、請求項４５に記載のイメージ・センサ。
【請求項４７】
前記第２および第３のゲート領域が、同じ仕事関数を有する、請求項４６に記載のイメージ・センサ。
【請求項４８】
前記第２および第３チャネル部分の少なくとも一部のドーピング濃度が、それぞれのゲート領域の仕事関数によって、少なくとも部分的に決定される、請求項４６に記載のイメージ・センサ。
【請求項４９】
プロセッサと、
プロセッサに結合されているイメージ・センサであって、基板ならびに前記基板の表面に形成され、光変換デバイスおよびトランジスタを有する画素を含むイメージ・センサとを備え、前記トランジスタが、ゲートおよび前記ゲートの下にチャネル領域を含み、前記ゲートがｎ＋Ｓｉの仕事関数より大きな仕事関数を有する少なくとも１つのゲート領域を含み、前記チャネル領域が各ゲート領域より下にそれぞれの部分を含み、前記チャネル領域の少なくとも一部分のドーピング濃度がそれぞれの前記ゲート領域の仕事関数によって少なくとも部分的に決定される、プロセッサ・システム。
【請求項５０】
前記イメージ・センサが、ＣＭＯＳイメージ・センサである、請求項４９に記載のシステム。
【請求項５１】
前記イメージ・センサが、電荷結合素子イメージ・センサである、請求項４９に記載のシステム。
【請求項５２】
基板表面の所に光変換デバイスを形成すること、および
前記光変換デバイスに隣接して少なくとも１つのトランジスタを形成することを含み、前記トランジスタの形成行為が、チャネル領域の形成および前記チャネルの上にゲートを形成することを含み、前記ゲートの形成行為が、ｎ＋Ｓｉの仕事関数より大きな仕事関数を有する少なくとも１つのゲート領域を形成することを含み、前記チャネル領域の形成行為が、各ゲート領域より下にそれぞれの部分を形成することを含み、少なくとも一部分の前記チャネル領域のドーピング濃度が、前記ゲート領域それぞれの仕事関数によって少なくとも部分的に決定される、画素セルの形成方法。
【請求項５３】
前記第１トランジスタの形成行為が、光生成電荷を前記光変換デバイスから浮動拡散領域に転送するための転送トランジスタを形成することを含む、請求項５２に記載の方法。
【請求項５４】
少なくとも１つの前記ゲート領域の形成行為が、ミッド・ギャップ材料層の形成を含む、請求項５２に記載の方法。
【請求項５５】
前記ミッド・ギャップ材料層の形成行為が、Ｓｉｌ−ＸＧｅＸ、ＴｉＮ／Ｗ、Ａｌ／ＴｉＮ、Ｔｉ／ＴｉＮ、およびＴａＳｉＮからなる群から選択される材料のミッド・ギャップ層を形成することを含む、請求項５４に記載の方法。
【請求項５６】
前記ミッド・ギャップ材料層の形成行為が、Ｇｅのモル比率が、約０．４であるＳｉｌ−ＸＧｅＸ層を形成することを含む、請求項５５に記載の方法。
【請求項５７】
前記Ｓｉｌ−ＸＧｅＸ層の形成行為が、第１または第２の導電型の１つにＳｉｌ−ＸＧｅＸ層をドープすることを含む、請求項５６に記載の方法。
【請求項５８】
少なくとも１つの前記ゲート領域の形成行為が、縮退状態にドープされるｐ＋ポリシリコン層を形成することを含む、請求項５２に記載の方法。
【請求項５９】
少なくとも１つの前記ゲート領域の形成行為が、第１または第２の導電型の低濃度ドープしたポリシリコン層を形成することを含む、請求項５２に記載の方法。
【請求項６０】
前記低濃度にドープされるポリシリコン層の形成行為が、少なくとも１つの前記ゲート領域の少なくとも一部分の空乏を可能にするドーパント分布を有する前記低濃度にドープされるポリシリコン層の形成を含む、請求項５２に記載の方法。
【請求項６１】
前記低濃度にドープされるポリシリコン層の形成行為が、前記ポリシリコン層をインジュウムでドープすることを含む、請求項６０に記載の方法。
【請求項６２】
前記チャネル領域の形成が、少なくとも一部分に活性ドーパントがほぼ存在しないチャネル層を形成することを含む、請求項５２に記載の方法。
【請求項６３】
前記ゲートの形成行為が、第１および第２のゲート領域を形成することを含み、前記チャネル領域の形成行為が、それぞれ前記第１および第２のゲート領域より下に第１および第２のチャネル部分を形成することを含む、請求項５２に記載の方法。
【請求項６４】
前記第１および第２ゲート領域の形成行為が、前記第１ゲート領域および第２ゲート領域のそれぞれが、異なる間隔で活性領域を覆って延在するように前記第１および第２のゲート領域を形成することを含む、請求項６３に記載の方法。
【請求項６５】
前記第１および第２のゲート領域がそれぞれ、異なる仕事関数を有して形成され、それぞれの仕事関数がｎ＋Ｓｉの仕事関数より大きい、請求項６３に記載の方法。
【請求項６６】
前記ゲートの形成行為が、第１、第２および第３のゲート領域の形成を含み、前記チャネル領域の形成行為が、前記第１、第２および第３のゲート領域より下にそれぞれ第１、第２および第３のチャネル部分を形成することを含む、請求項５２に記載の方法。
【請求項６７】
前記第１ゲート領域が、前記第２と第３のゲート領域の間にあり、前記第２および第３のゲート領域が、それぞれ分離領域および活性領域が出合うそれぞれの領域の上に形成され、前記第２および第３のゲート領域の少なくとも１つがｎ＋Ｓｉの仕事関数より大きな仕事関数を有する、請求項６６に記載の方法。
【請求項６８】
前記第２および第３のゲート領域が、同じ仕事関数を有して形成される、請求項６７に記載の方法。
【請求項６９】
前記第２および第３のチャネル部分の形成行為が、前記第２および第３のチャネル部分の少なくとも一部分のドーピング濃度が、それぞれの前記ゲート領域の仕事関数によって少なくとも部分的に決定されるように前記第２および第３のチャネル部分を形成することを含む、請求項６７に記載の方法。
【請求項７０】
第２トランジスタを形成することをさらに含み、前記第２トランジスタの形成行為が、ｎ＋Ｓｉの仕事関数より大きな仕事関数を有する少なくとも１つの第２トランジスタのゲート領域を形成することを含む、請求項５２に記載の方法。
【請求項７１】
少なくとも１つの前記第２トランジスタのゲート領域が、少なくとも１つの前記ゲート領域と同じ材料で形成されている、請求項７０に記載の方法。
【請求項７２】
基板表面の所に光変換デバイスを形成すること、および
前記光変換デバイスに隣接してトランジスタを形成することを含み、前記トランジスタの形成行為が、チャネル領域の上に位置するゲートを形成することを含み、前記ゲートの形成行為がミッド・ギャップ材料からなる少なくとも１つのゲート領域を形成することを含み、前記チャネル層の形成行為が、各ゲート領域より下にそれぞれの部分を形成することを含み、少なくともチャネル一部分のドーピング濃度が、ミッド・ギャップ材料の仕事関数によって、少なくとも部分的に決定される、画素セルの形成方法。
【請求項７３】
基板表面の所に光変換デバイスを形成すること、および
前記光変換デバイスに隣接してトランジスタを形成することを含み、前記トランジスタの形成行為が、チャネル領域の上に位置するゲートを形成することを含み、前記ゲートを形成する行為が少なくとも２つのゲート領域を形成することを含み、少なくとも１つのゲート領域が、ｎ＋Ｓｉの仕事関数より大きな仕事関数を有し、前記チャネル領域の形成行為が、各ゲート領域より下にそれぞれの部分を形成することを含む、画素セルの形成方法。
【請求項７４】
前記少なくとも２つのゲート領域の形成行為が、異なる間隔で活性領域を覆って延在する前記各ゲート領域を形成することを含む、請求項７３に記載の方法。
【請求項７５】
基板表面の所に光変換デバイスを形成すること、および
前記光変換デバイスに隣接してトランジスタを形成することを含み、前記トランジスタの形成行為が、チャネル領域の上に位置するゲートを形成することを含み、前記ゲートの形成行為が、第１、第２、および第３のゲート領域を形成することを含み、前記第１ゲート領域が、前記第２ゲート領域と第３ゲート領域との間に形成され、前記第２および第３のゲート領域のそれぞれが、分離領域および活性領域が出合うそれぞれの領域の上に形成され、前記第２および第３のゲート領域の少なくとも１つがｎ＋Ｓｉの仕事関数より大きな仕事関数を有し、前記チャネル領域の形成行為が、前記第１、第２、および第３のゲート領域より下にそれぞれ第１、第２および第３の部分を形成することを含む、画素セルの形成方法。
【請求項７６】
前記第２および第３のゲート領域が、同じ仕事関数を有して形成される、請求項７５に記載の方法。
【請求項７７】
前記第２および第３のチャネル部分の少なくとも一部分のドーピング濃度が、それぞれの前記ゲート領域の仕事関数によって少なくとも部分的に決定される、請求項７５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの分野、特に、高効率の電荷転送と低減した残像を目指す改善された画素セルに関する。
【背景技術】
【０００２】
相補型金属酸化物膜半導体（ＣＭＯＳ）イメージ・センサは、低コストの撮像素子としてますます使用されてきている。ＣＭＯＳイメージ・センサ回路は、画素セルの焦点面配列を含む。各セルは、基板内で光生成電荷を蓄積するための電荷蓄積領域の上に位置するフォト・ゲート、フォト・コンダクタ、またはフォトダイオードなどの光電変換デバイスを含む。各画素セルは、電荷蓄積領域から感知ノードへ電荷を転送するためのトランジスタと、電荷転送前に所定の電荷レベルに感知ノードをリセットするためのトランジスタを含むことができる。画素セルは、感知ノードから電荷を受け取り、増幅するためのソースフォロワ・トランジスタと、ソースフォロワ・トランジスタからセル内容の読出を制御するためのアクセス・トランジスタも含むことができる。
【０００３】
ＣＭＯＳイメージ・センサでは、画素セルのアクティブ素子が、必要な機能を実行する。すなわち（１）光電変換し、（２）光生成電荷を蓄積し、（３）電荷の増幅と同時に感知ノードに電荷を転送し、（４）電荷転送前に既知の状態に感知ノードをリセットし、（５）読出し用の画素セルを選択し、（６）感知ノードから画素の電荷を表す信号を出力し、そして増幅する。光生成電荷は、最初の電荷蓄積領域から浮動拡散・ノードに移動する際に増幅されてよい。一般に、感知ノードで電荷が、ソースフォロワ・トランジスタによって画素出力電圧に変換される。
【０００４】
上述した種類のＣＭＯＳイメージ・センサは、一般に知られており、ニクソン（Nixon）等の「256x256 CMOS Active Pixel Sensor Camera-on-a-Chip」、IEEE Journal of Solid-State Circuits、Vol.31(12)、p.2046-2050、1996年、およびメンディス（Mendis）等の「CMOS Active Pixel Image Sensors」、IEEE Transactions on Electron Devices、Vol.41(3)、p.452-453、1994年、で論じられている。従来のＣＭＯＳイメージ・センサの動作についての説明は米国特許第6,177,333および米国特許第6,204,524を参照されたい。これらの内容を、参照として本明細書に組み込む。
【０００５】
図１には、従来のＣＭＯＳ画素セルを含む半導体ウェハ断片の一部分の概略的な上面図を示す。このＣＭＯＳ画素セル１０は、４トランジスタ（４Ｔ）セルである。画素セル１０は、一般に画素に入射する光によって生成された電荷を集めるための光変換デバイス２１と、光電荷を光変換デバイス２１から感知ノード４、一般に浮動拡散領域４へ転送するための転送ゲート７とを含む。浮動拡散領域４は、出力ソースフォロワ・トランジスタ１１のゲートに電気的に接続されている。画素セル１０は、光電荷が転送される前に浮動拡散領域４を所定の電圧にリセットするためのリセット・トランジスタ９と、浮動拡散領域４から光電荷を表す電気信号をそのゲートで受取るソースフォロワ・トランジスタ１１と、アドレス信号に応答してソースフォロワ・トランジスタ１１から出力端子へ信号を出力するための行選択トランジスタ１３も含む。
【０００６】
図２は、線２−２’に沿った図１の画素セル１０の概略的な横断面図である。図２に示したように、従来のＣＭＯＳ画素セル１０において、光変換デバイス２１は、ピン・フォトダイオードである。ピン・フォトダイオード２１は、ｐ型表面層５と、一般に低濃度ドープのｐ−活性領域であるｐ型活性層１内にｎ型フォトダイオード領域１４とを含む光電性ｐ−ｎ−ｐ接合領域を有する。ピン・フォトダイオード２１に隣接して転送トランジスタのゲート７がある。一般に転送ゲート７は、高濃度ドープのｎ型ポリシリコン層を有するゲート電極８を含むｎ＋ゲートである。
【０００７】
図１および図２に示す従来のＣＭＯＳ画素セル１０では、画素セル１０に外部から入射する光によって、電子の形で電荷が生成され、ｎ型フォトダイオード領域１４内に蓄積される。この電荷は転送トランジスタのゲート７によって浮動拡散領域４へ転送される。ソースフォロワ・トランジスタ１１は、転送された電荷から出力信号を生成する。その出力信号は、その電荷、つまりｎ型フォトダイオード領域１４から取り出される電子の数に比例する。
【０００８】
転送ゲート・デバイスの特性を最適化することが、高い性能のＣＭＯＳイメージ・センサを提供するのに重要である。理想的には、転送ゲートは、オフの状態でほとんどリークがなく、低いしきい値電圧であり、かつピン・ダイオード２１などの光変換デバイスと転送ゲートが互いに接近している領域３０内で電子の流れを妨げる電位障壁がないものでなければならない。これらの特性はしばしば互いに相反する可能性があり、それらを最適化するのは難しい。
【０００９】
ピン・フォトダイオード２１などの光変換デバイスを有する従来のＣＭＯＳ画素セルでは、転送ゲート７とピン・フォトダイオード２１とが接近している場所、フォトダイオード／転送ゲート領域３０に、電位障壁が存在することがある。図３は、線３−３’（図２）の間隔（Ｄ）に沿って、ＣＭＯＳ画素セル１０のピン・フォトダイオード２１から転送ゲート７および浮動拡散領域４の方向に画素セル１０内の電位（Ｖ）を表すグラフである。図３の電位分布は、電子がピン・フォトダイオード２１から浮動拡散領域４へ転送される場合に、電子が遭遇するであろう電位障壁３１を含む電位を示す。
【００１０】
図３に示したように、フォトダイオード／転送ゲート領域３０に対応する電位障壁３１がある。この電位障壁が高過ぎる場合、電荷の一部分をフォトダイオード２１から浮動拡散領域４へ移動できないことがある。電位障壁が大きくなればなる程、少ない電荷が浮動拡散領域４へ転送されることになる。この電位障壁は、（１）転送ゲート７のチャネル領域内のｐ型ドーパント濃度、（２）しきい値電圧を調節するのに使用するチャネル領域の転送ゲート７内のドーパント濃度、（３）転送ゲート７の酸化膜厚さ、（４）ピン・フォトダイオード２１の表面ｐ型ドーパント濃度、（５）ピン・フォトダイオード２１のｎ型ドーパント濃度、および（６）任意の背景のｐ型ドーパント濃度を含む画素セル１０の特性によって影響される。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
フォトダイオード／転送ゲート領域３０内に電位障壁が在ることが、ＣＭＯＳイメージ・センサの重大な問題である。フォトダイオード／転送ゲート領域３０内の電位障壁は、画素セル１０の電荷転送効率を低下させる不完全な電荷転送を引き起こす。さらに、フォトダイオード２１中に残る電荷は、後続の画像用に集められる電荷に影響し残像を引き起こすことがある。その場合、初めの像からのゴースト像が後続の画像中にはっきり見える。この電位障壁を低減するための従来の方法は、転送ゲート７に対して品位を劣化させるサブ・スレッショルド・リーク電流を引き起こしてしまう。ＣＭＯＳイメージ・センサ内の転送ゲート７の電位障壁とサブ・スレッショルド・リーク電流を共に最適化することは難しい。したがって、望まれるのは、フォトダイオードと転送ゲート構造が互いに近接している領域内に低い電位障壁も有し、低いサブ・スレッショルド・リーク特性も有するＣＭＯＳ画素セルを製造する技術である。
【課題を解決するための手段】
【００１２】
本発明の実施形態は上述の問題に対処し、画素セルを形成する方法と、その結果の画素セルを提供する。画素セルは、基板の表面の所に形成した光変換デバイスと光変換デバイスに隣接するトランジスタを含む。トランジスタは、チャネル領域の上に位置するゲートを含む。ゲートは、ｎ＋ポリシリコンの仕事関数より大きな仕事関数を有する少なくとも１つのゲート領域を含む。チャネル領域は、各ゲート領域より下にそれぞれの部分を含む。チャネル領域の少なくとも１部分のドーパント濃度は、それぞれのゲート領域の仕事関数によって少なくとも部分的に決定される。少なくとも１つのゲート領域用に代替の材料およびドーパント特性の少なくとも一方を用いる仕事関数の調整により、ゲートおよびその動作を変調し、最適化させることが可能である。具体的には、所望のしきい値電圧は、チャネル・ドーピングを低減し、あるいは省略することで達成することが可能であり、したがってそれが、フォトダイオードと転送ゲートが互いに接近している領域で電位障壁を低減することにも、ゲートに対し優れたサブ・スレッショルド・リーク特性を提供することにも役立つ。
【００１３】
本発明の前述のおよび他の態様は、付随する図面と関連して提供される本発明の以下の詳細な説明からより良く理解されるであろう。
【発明を実施するための最良の形態】
【００１４】
以下の詳細な説明において、本明細書の一部を成し、本発明を実施することができる特定の実施形態を例として示す添付の図面を参照する。図において、同様の参照番号は、種種の図を通してほぼ同様の構成部品を表す。これらの実施形態は、十分詳細に説明されていて当業者には本発明を実施することが可能であり、他の実施形態を利用することもでき、本発明の趣旨および範囲から逸脱することなく、構造的、論理的、また電気的変更を加えることもできることを理解されたい。
【００１５】
用語「ウェハ」および「基板」は、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）またはシリコン・オン・サファイア（ＳＯＳ）技法、ドープおよびアンドープ半導体、基礎の半導体用基体によって支持されるシリコンのエピタキシャル層、および他の半導体構造を含むものと理解されたい。さらに、以下の説明において「ウェハ」および「基板」に言及する場合、基礎の半導体構造または基体内に、領域、または接合を形成するために、前の加工段階が利用されていることがある。さらに、半導体はシリコン・ベースである必要はなく、シリコン・ゲルマニウム、ゲルマニウム、ヒ化ガリウムベースのものでもよい。
【００１６】
本明細書で使用する用語「画素」は、電磁放射線を電気信号に変換するための光変換デバイスおよびトランジスタを含む画像素子の単位セルを指すものとする。説明のために、単一の代表的な画素が本明細書の図および記載に示されているが、一般にイメージ・センサ内の全ての画素の製作が同時に同様の方式で進められる。
【００１７】
本発明の実施形態は、イメージ・センサ用画素の形成方法およびその結果のデバイスを提供する。画素セルは、ゲート電極を含む転送トランジスタのゲートに隣接する光変換デバイスを含む。本発明の実施形態によれば、転送ゲートの仕事関数が、所定のしきい値電圧Ｖｔで、従来の画素セル１０（図１および図２）と比較して転送ゲートのチャネル内のドーパント濃度を低減または除去するように調整される。さらに、本発明の実施形態では、種々、調整された仕事関数を有する複数の領域を含むゲート電極を備えた転送ゲートを提供する。
【００１８】
しきい値電圧（Ｖｔ）の用語の式には、フェルミ・ポテンシャル（２ΦＦ）と、バルクの電荷（ＱＢ）、酸化膜の電荷（ＱＯＸ）、単位面積当りのゲート誘電体容量（ＣＯＸ）および仕事関数の差ΦＭＳを含む。Ｖｔの式は、次のように書ける。
【数１】
2007525003.tif 000003
【００１９】
フェルミ・ポテンシャル（２ΦＦ）は、チャネル不純物量に依存し、不純物量を増やすと増加する。バルク電荷（ＱＢ）は同様に、しかし平方根の関係である。ＣＯＸは、単位面積当りのゲート誘電体容量であり、ゲート誘電体の厚さが減少すると増加する。酸化膜の電荷（ＱＯＸ）は、ゲート誘電体のプロセス如何で変わり、一定電荷の、界面電荷を有する。仕事関数の差（ΦＭＳ）は、ゲート材料の仕事関数（ΦＭ）と基板の仕事関数（ΦＳ）の差で定義される。仕事関数の差は、ゲート電極の材料に依存し、基板のフェルミ準位には弱く依存する。
【００２０】
ゲート電極の仕事関数は、材料自体の固有の特性であり、その材料のフェルミ準位から電子を取り出すのに要するエネルギーの量で、普通、電子ボルトで表わす。ゲート電極の仕事関数は、トランジスタのしきい値電圧への影響にとって重要である。例えば、ｎ＋ポリシリコンとｐ＋ポリシリコンのゲート電極間の仕事関数に１電子ボルトにわたる差があり得る。
【００２１】
ここで、同様の要素が同様の参照番号によって示されている図面を参照すると、図４は、本発明の第１の例示的実施形態による例示的画素セル４００を示す。
【００２２】
図４は、基板４０１中に分離領域４０９を示す。転送トランジスタのゲート構造４５０もある。ゲート４５０は、基板４０１の上に第１絶縁層４５３ａ、第１絶縁層４５３ａの上にゲート電極４５２、およびそのゲート電極４５２の上に第２絶縁層４５３ｂを含む。積層４５３ａ，４５２および４５３ｂの両側の対向側面上に、側壁スペーサ４５１が在る。
【００２３】
ゲート４５０に隣接して、例示のためにピン・フォトダイオード４２１である光変換デバイスがある。ピン・フォトダイオード４２１は、基板４０１内に第２導電型の領域４１４の上に位置する第１導電型の表面層４０５を有する。ゲート４５０に隣接し、ピン・フォトダイオード４２１の反対側に、例示のために浮動拡散領域４０４である感知ノードもある。
【００２４】
本発明の第１の例示的実施形態において、転送ゲート電極４５２の仕事関数は、ドープまたはアンドープのミッド・ギャップの材料の層を含む転送ゲート４５０を形成することによって調整される。ミッド・ギャップ材料は、ｐ＋シリコン（Ｓｉ）とｎ＋シリコンとの仕事関数の間の、別に言い換えると、Ｓｉの伝導帯と価電子帯との間に入る仕事関数を有するそれらの材料である。ミッド・ギャップ材料は、２つ以上の構成材料を含むことができる。そのような材料の例には、一般に半導体デバイスに使用されるＳｉ１−ＸＧｅＸ，ＴｉＮ／Ｗ，Ａｌ／ＴｉＮ，Ｔｉ／ＴｉＮおよびＴａＳｉＮが含まれる。ミッド・ギャップ材料中の構成材料のモル分率の変更によって、そのミッド・ギャップ材料の仕事関数を変更する。
【００２５】
ミッド・ギャップ材料の、したがってゲート電極４５２の仕事関数が、ゲート電極４５２の仕事関数が従来のｎ＋ゲート電極８の仕事関数よりも高くなるように、構成材料合金のモル分率を変更することによって調整される。同じしきい値電圧Ｖｔで、転送ゲート４５０のチャネル領域４５５内のドーパント濃度を、ゲート電極４５２の仕事関数によって少なくとも部分的に決め、また従来の画素セル１０（図１および図２）内よりも下げてもよいし、あるいはドープを省いてもよい。
【００２６】
チャネル領域のドーパント濃度を下げたことが、転送ゲート４５０とピン・フォトダイオード４２１とが互いに接近しているフォトダイオード／転送ゲート領域４３０内の電位障壁を下げる働きと、転送ゲート４５０のサブ・スレッショルド・リーク特性を改善する働きとをする。
【００２７】
図４に示す画素セル４００の形成は、以下の図５Ａ〜５Ｃと関連して説明される。ここで説明したどんな動作も先行の動作の結果、論理的に必要であること以外は特定の順序を必要としない。したがって、以下の動作は、一般的順序で実施されるとして説明するが、順序は、単に例示であって、変えてもよい。
【００２８】
図５Ａは、基板４０１内の分離領域４０９を示す。好ましくは、基板４０１は、ｐ型シリコン基板４０１である。分離領域４０９は、基板４０１内に形成され、誘電体材料で満たされる。この誘電体材料には、ＳｉＯまたはＳｉＯ２などの酸化物、酸窒化物、窒化ケイ素などの窒化物、炭化ケイ素、耐熱性高分子、あるいは他の適切な材料が含まれてよい。この例では、好ましくは、分離領域は既知のＳＴＩプロセスによって形成したＳＴＩ（シャロー・トレンチ分離）領域４０９である。
【００２９】
図５Ｂに示したように、転送トランジスタのゲート４５０が、基板４０１の上に形成される。好ましくは、ゲート４５０は、基板４０１上に成長または堆積したシリコン酸化膜の第１絶縁層４５３ａ、ミッド・ギャップ材料を有するゲート電極４５２、および第２絶縁層４５３ｂを含む、多層の転送ゲート・スタックである。これらの層は、酸化膜（ＳｉＯ２）、窒化膜（窒化ケイ素）、酸窒化物（シリコン酸窒化物）、ＯＮ（酸化膜−窒化膜）、ＮＯ（窒化膜−酸化膜）、またはＯＮＯ（酸化膜−窒化膜−酸化膜）で形成することができる。第１絶縁層４５３ａおよび第２絶縁層４５３ｂならびにゲート電極４５２は、いろいろある中で化学気相堆積法（ＣＶＤ）またはプラズマ化学気相堆積法（ＰＥＣＶＤ）などの通常の堆積方法によって形成することができる。図５Ｂに示した、それらの層４５３ａ，４５２および４５３ｂは、パターン化されて多層のスタック構造を形成する。
【００３０】
ゲート電極４５２を形成するミッド・ギャップ材料は、ｐ＋Ｓｉの仕事関数とｎ＋Ｓｉの仕事関数の間に入る仕事関数を有する。ミッド・ギャップ材料は、例えばＳｉ１−ＸＧｅＸ，ＴｉＮ／Ｗ，Ａｌ／ＴｉＮ，Ｔｉ／ＴｉＮ、ＴａＳｉＮまたは他のどんな適切な材料でもよい。構成材料のモル分率は、所望の仕事関数になるように選択される。
ミッド・ギャップ材料の仕事関数が、少なくとも部分的にゲート４５０のチャネル領域４５５（図４）内のドーパント濃度を決め、したがって、所定のしきい値電圧でドーパント濃度が、従来の画素セル１０（図１および図２）と比べて減らされ、あるいはドープが省かれる。
【００３１】
好ましくは、ゲート電極４５２用のミッド・ギャップ材料は、Ｓｉ１−ＸＧｅＸの層４５２である。ＧｅとＳｉのモル分率は、所望の仕事関数になるように変えられる。Ｇｅのモル分率が増加すると、仕事関数が低下する。好ましくは、Ｓｉ１−ＸＧｅＸ中のＧｅのモル分率は、約０．４である。
【００３２】
Ｓｉ１−ＸＧｅＸ層４５２もｐ型またはｎ型ドーパントをドープすることができる。ｎ型ドーパントは、リン、ヒ素、アンチモン、または他のどんな適切なｎ型ドーパントでもよい。ｐ型ドーパントは、ボロン、インジュウム、または他のどんな適切なｐ型ドーパントでもよい。
【００３３】
ｎ＋およびｐ＋シリコンと同様に、ｐ＋Ｓｉ１−ＸＧｅＸが、ｎ＋Ｓｉ１−ＸＧｅＸより高い仕事関数を有する。ｐ＋およびｎ＋Ｓｉ１−ＸＧｅＸの仕事関数については、キング（Kinｇ）等の「Electrical Properties of Heavily Doped Polycrystalline Silicon-Germanium Films」、IEEE Trans.Elect.Dev.Vol.2(41)、p.228-232、2月、1994年、で論じられており、参照により本明細書に組み込む。キング等が述べ、また上記したように、ｐ＋およびｎ＋Ｓｉ１−ＸＧｅＸの仕事関数はＧｅのモル分率が増加すると減少する。しかし、ｐ＋Ｓｉ１−ＸＧｅＸ層４５２中のＧｅのモル分率は、ｎ＋Ｓｉ１−ＸＧｅＸ層４５２中よりも仕事関数の差により大きく影響する。したがって、同じ範囲のＧｅのモル分率に対してｐ＋Ｓｉ１−ＸＧｅＸ層４５２は、ｎ＋Ｓｉ１−ＸＧｅＸ層４５２の場合より、対応する仕事関数の範囲が広くなる。
【００３４】
図５Ｂを参照すると、本発明は、上記のゲート４５０の構造に限定されない。ゲート電極４５２の仕事関数が、本発明に従って調整されるという条件で、追加の層が加えられ、あるいは望ましく、当技術分野で既知であるようにゲート構造４５０のが変更されてもよい。例えば、シリサイド層（図示せず）をゲート電極４５２と第２絶縁層４５３ｂの間に形成することができる。シリサイド層は、ゲート４５０中あるいはイメージ・センサ回路内のトランジスタ・ゲート構造の全てに含まれてもよい、またチタンシリサイド、タングステンシリサイド、コバルトシリサイド、モリブデンシリサイドあるいはタンタルシリサイドでよい。この追加の導電層は、やはりＴｉＮ／Ｗ、またはＷ／ＮＸ／Ｗなどの、あるいは全体にＷＮＸで形成されてもよい、バリア層／高融点金属（refractor metal）でよい。
【００３５】
やはりチャネルの注入が、ゲート４５０が形成される所より下のチャネル領域４５５内に所望のドーパントを注入するために実施されてよい。チャネル領域４５５にドープするために何らかの適当な既知の技術を使用することができる。したがって、チャネル領域４５５が、例えばゲート４５０が完全に形成される前に、あるいは形成された後にドープされてもよい。チャネル領域４５５は、ボロン、インジュウム、あるいは他のどれか適切なｐ型ドーパントでよい、ｐ型ドーパントを用いて注入することができる。しかし、前述のように、チャネル注入は、省くこともできる。
【００３６】
図５Ｃを参照すると、感知ノード４０４がゲート４５０に隣接し、かつフォトダイオード４２１が形成される所から見てゲート４５０の反対側に形成される。好ましくは感知ノード４０４は、浮動拡散領域４０４である。浮動拡散領域４０４は、好ましくはｎ型である第２の導電型のドープ領域として既知の方法によって基板４２０中に形成される。
【００３７】
光変換デバイスは、やはり浮動拡散領域４０４と反対側にゲート４５０に隣接して形成される。好ましくは、図５Ｃに示したように、光変換デバイスはピン・フォトダイオード４２１である。このピン・フォトダイオード４２１は、当技術分野で既知の方法によって形成することができる。したがって、第２導電型のフォトダイオード領域４１４が、基板４０１内に形成される。好ましくは、フォトダイオード領域４１４は、低濃度ドープのｎ領域４１４である。このｎ領域４１４は、ゲート４５０の端部にほぼ位置合せされ、光生成電子を集めるための光電荷蓄積領域を形成する。
【００３８】
第１導電型のドープ表面層４０５は、ｎ領域４１４の上に形成される。好ましくは、このドープ表面層４０５は、高濃度ドープｐ＋表面層４０５である。ｐ＋表面層４０５の活性なドーパント濃度は、好ましくは、ほぼ１×１０１８〜１×１０１９原子／ｃｍ３の範囲であり、より具体的には５×１０１８である。ボロンが好ましいドーパントであるが、他の適したｐ型ドーパント、インジュウムなどが使用されてもよい。好ましくは、ｐ＋表面層４０５は、ゲート電極４５２から、ほぼ８００〜１２００Åだけ離れている。
【００３９】
図４に示した構造を完成するのに、側壁スペーサ４５１が、通常の方法によってゲート４５０の側壁上に形成される。側壁スペーサ４５１は、いろいろある中で二酸化ケイ素、窒化ケイ素、酸窒化物、ＯＮ、ＮＯ、ＯＮＯ、またはＴＥＯＳなどの適する誘電体材料でよい。
【００４０】
画素セルの他の通常機能を形成するために、さらに加工が実施されてよい。
【００４１】
本発明の第２の例示的実施形態を、以下に説明する。第２の例示的実施形態は、ゲート電極４５２を構成する材料以外は、図４から図５Ｃと関連して前述した第１の例示的実施形態と同様である。簡単にするために、図４を参照して第２の例示的実施形態を説明し、ゲート電極４５２に関して相違点だけに留意する。第２の例示的実施形態による画素４００の形成は、やはり、ゲート電極４５２が異なる材料で形成される以外は、図５Ａから図５Ｃに関連して前述したものと同様である。簡単にするために、製法についての説明は繰り返さずゲート電極４５２に関して相違点だけに留意する。
【００４２】
本発明の第２の例示的実施形態によれば、転送ゲート電極４５２の仕事関数が、ゲート電極４５２中のドーパントの導電型および濃度の少なくとも一方を変えることによって調整される。ゲート電極４５２は、ポリシリコン４５２のドープ層である。
【００４３】
好ましくは、ポリシリコン４５２のドープ層は、約１×１０２０原子／ｃｍ３以上のドーパント濃度を有する、縮退状態にドープされているｐ＋層４５２である。好ましくは、ｐ型ドーパントはボロンであり、ｐ＋層４５２は当技術分野で既知である、ボロン１１注入を使用してドープする。ｐ＋ゲート電極４５２は、画素セル１００の従来のｎ＋転送ゲート電極８（図２）より高い仕事関数を有する。
【００４４】
ｐ＋ゲート電極４５２の仕事関数が、少なくとも部分的にゲート４５０のチャネル領域４５５（図４）内のドーパント濃度を決め、所定のしきい値電圧で、ドーパント濃度が従来の画素セル１０（図１および図２）に比べ減らされ、あるいはドープが省かれる。転送ゲート４５０内のチャネル領域のドーパント濃度を下げたことが、フォトダイオード／転送ゲート領域４３０内の電位障壁を下げる働きと、転送ゲート４５０のサブ・スレッショルド・リーク特性を改善する働きをする。
【００４５】
代わりに、ポリシリコン４５２のドープ層が、より少ない濃度のｐ型またはｎ型のポリシリコン層４５２でもよい。本発明では、用語「lower doped」は、高濃度ドープのｐ＋またはｎ＋領域の濃度より低いドーパント濃度を指す。したがって、低濃度ドープのポリシリコンは、ｎ＋とｐ＋ポリシリコンの間の仕事関数を有する。所定のしきい値電圧で、ゲート４５０は、ｐ＋Ｓｉとｎ＋Ｓｉの仕事関数の間の仕事関数を有する低濃度ドープのポリシリコン・ゲート電極４５２を備える。低濃度ドープのポリシリコン層４５２の仕事関数、したがってそのゲート４５０の仕事関数は、ドーパントの種類および濃度の変更によって調整される。ポリシリコン・ゲートの仕事関数のｎ型ドーパント濃度依存性は、リフシッツ（Lifshitz）の「Dependence of the Work-Function Difference Between the Polysilicon Gate and Silicon Substrate on the Doping Level in the Polysilicon」、IEEE Trans.Elect.Dev.Vol.ED-32(3)、p.617~621、3月、1985年、に論じられており、参照により本明細書に組み込む。
【００４６】
低濃度ドープのｎ型ゲート電極４５２は、リン、ヒ素、アンチモン、あるいは他のどんな適するｎ型ドーパントを用いてもドープすることができる。しかし、好ましくは、低濃度ドープのゲート電極４５２は、ｐ型ゲート電極４５２であり、ボロン、インジュウムなどの、あるいは他の、どんな適するｐ型ドーパントも使用される。
【００４７】
低濃度ドープのゲート電極４５２は、通常の技術を使用して形成することができる。例えば、インジュウムなどの結果的に活性化が劣るドーパントを使用することができる。或る導電型のポリシリコン層４５２を、後で所望の活性なドーパント濃度になるように、別の導電型のドーパントを用いてカウンタ・ドープすることもできる。
【００４８】
低濃度ドープ・ゲート電極４５２の仕事関数が、少なくとも部分的にゲート４５０のチャネル領域４５５内のドーパント濃度を決め、したがって、所定のしきい値電圧で、ドーパント濃度が従来の画素セル１０（図１および図２）と比べて減らされ、あるいはドープが省かれる。チャネル領域４５５内のドーパント濃度を下げたことが、フォトダイオード／転送ゲート領域４３０内の電位障壁を下げる働きと、フォトダイオード４２１から浮動拡散領域４０４への電荷転送を改善する働きをする。
【００４９】
ポリシリコン層４５２内の活性ドーパント濃度を下げたことが、ポリシリコン層４５２の空乏をもたらすことにもなる。ポリシリコン層４５２の空乏が、基板４０１からポリシリコン層４５２を分離する酸化物層４５３ａのある界面近くに発生する。空乏領域の厚さプラス酸化物層４５３ａの厚さが、全体の有効な酸化物層の厚さ増大を生みだす。
【００５０】
本発明の追加の例示的実施形態において、画素セルは、別に調整した仕事関数を有する２つ以上の領域を含むゲート構造を備えることができる。２つのこのような例示的実施形態については、以下に図６Ａ〜７Ｂに関連して説明する。複数のゲート領域を有するゲート構造は、一般に、工程段階が各領域に関し分けて実施されてもよい以外は、図５Ａ〜５Ｃと関連して前述したように形成することができる。さらに、ゲート構造のチャネル領域も、各ゲート領域の下に別個にドープすることもできる。
【００５１】
ゲート領域は、異なる材料で、または異なる仕事関数を有する領域を作り出すためにドープされる同一の材料で形成することができる。例えば、あるゲート領域はＳｉ１−ＸＧｅＸで形成し、もう１つはｐ＋ポリシリコンで形成することができ、あるいは、あるゲート領域はｐ＋Ｓｉ１−ＸＧｅＸで形成し、もう１つのゲート電極はｎ＋Ｓｉ１−ＸＧｅＸで形成することができる。１つまたは複数のゲート領域を、ｎ＋ポリシリコンで形成することができることも留意されたい。さらに、チャネル領域が各ゲート領域の下に異なるドーパント濃度を有することもできる。
【００５２】
図６Ａは、別個に調整した仕事関数を有する２つのゲート領域６５０ａおび６５０ｂを含む、例えば転送ゲート６５０である、ゲートを有する画素セル６００の一部分の上面図を示す。図６Ｂは、線６Ｂ−６Ｂ’に沿う画素セル６００の断面図を示す。図６Ａおよび図６Ｂの例では、転送ゲート領域６５０ｂは、ゲート領域６５０ｂより高い仕事関数を有するが、ゲート領域６５０ａは、逆に、より高い仕事関数を有することができる。
【００５３】
図６Ａを参照すると、転送ゲート６５０が、フォトダイオード６２１として示す光変換デバイスと、浮動拡散領域６０４として示す感知ノードの間にある。フォトダイオード６２１および浮動拡散領域６０４の対向する側面と、部分的に転送ゲート６５０の下に位置する部分とに接して、ＳＴＩ領域６０９として示す分離領域がある。ＳＴＩ領域６０９は、例えば図６Ａおよび図６Ｂの、フォトダイオード６２１、浮動拡散領域６０４ならびにチャネル領域６５５ａおよび６５５ｂ（図６Ｂ）を含む電気的に活性な領域をそれら相互の間で画定する。
【００５４】
図６Ｂに示したように、ゲート６５０は基板６０１の上のＳＴＩ領域６０９の間にゲート酸化物領域６５３ａを有する。導電領域６５２ａおよび６５２ｂは、ゲート酸化物層６５３ａを覆っている。導電領域６５２ａは、領域６５２ｂより低い仕事関数を有する。したがって、領域６５２ａは、領域６５２ｂと異なる材料で形成することができる。領域６５２ａおよび６５２ｂは異なる仕事関数になるように異なるドーピング特性をもつ同一の材料でもよい。本明細書では、「ドーピング特性」という用語は使用するドーパント、導電型、およびドーパント濃度を指す。ドーピング特性の、どれか１つまたはどんな組合せも、種々の仕事関数を得るために使用することができる。導電領域６５２ａは、ｎ＋ポリシリコン・ゲート電極でよく、領域６５２ｂは、ｎ＋ポリシリコンの仕事関数より大きい仕事関数を有することもできる。領域６５２ａおよび６５２ｂは共にｎ＋ポリシリコンの仕事関数より大きな仕事関数を有することもできる。領域６５２ａおよび６５２ｂを覆って絶縁層６５３ｂも在る。
【００５５】
チャネル領域６５５ａは、ゲート領域６５０ａ下にあって、それに対応し、チャネル領域６５５ｂは、ゲート領域６５０ｂの下にあって、それに対応する。チャネル領域６５５ａおよび６５５ｂは、同一のまたは異なるドーパント濃度を有することができる。例えば、ゲート領域６５０ａおよび６５０ｂが共に同一のしきい値電圧が望ましい場合に、チャネル領域６５５ｂが、チャネル領域６５５ａより低いドーパント濃度を有することができる。
【００５６】
図６Ａおよび６Ｂに示したように、ゲート領域６５０ａは、ＳＴＩ６０９を越え、間隔Ｄａで活性領域を覆って延在する。同様に、ゲート領域６５０ｂは、ＳＴＩ６０９を越え、間隔Ｄｂで活性領域を覆って延在する。間隔ＤａおよびＤｂは等しくても、あるいは互いに異なってもよい。
【００５７】
ゲート領域６５０ａおよび６５０ｂに対し、異なる仕事関数、異なるチャネル・ドーパント濃度ならびに間隔ＤａおよびＤｂの少なくとも一方が、転送ゲートとその動作を必要に応じて変調し最適化するのに使用されてよい。
【００５８】
図７Ａは、３つのゲート領域７５０ａ、７５０ｂおよび７５０ｃを含む、例えば転送ゲート７５０であるゲートを備える画素セル７００の一部分の上面図を示す。図７Ｂは、線７Ｂ−７Ｂ’に沿う画素セル７００の断面図を示す。転送ゲート領域７５０ｂおよび７５０ｃは、ゲート領域７５０ｂより高い仕事関数を有する。
【００５９】
図７Ａを参照すると、転送ゲート７５０が、フォトダイオード７２１として示す光変換デバイスと、浮動拡散領域７０４として示す感知ノードとの間にある。フォトダイオード７２１および浮動拡散領域７０４の対向する側面と、部分的に転送ゲート７５０の下に位置する部分とに接して、例えばＳＴＩ領域７０９として示す分離領域がある。ＳＴＩ領域７０９は、例えば図７Ａおよび図７Ｂの、フォトダイオード７２１、浮動拡散領域７０４ならびにチャネル領域７５５ａ，７５５ｂ，７５５ｃ（図７Ｂ）を含む電気的に活性な領域をそれら相互の間で画定する。
【００６０】
図７Ｂに示したように、ゲート７５０は、基板７０１の上のＳＴＩ領域７０９間にゲート酸化物層７５３ｂを有する。導電領域７５２ａ，７５２ｂおよび７５２ｃは、ゲート酸化物層７５３ａを覆っている。導電領域７５２ａは、領域７５２ｂおよび７５２ｃより低い仕事関数を有する。導電領域７５２ｂおよび７５２ｃは、同一のまたは異なる仕事関数を有することができる。したがって、導電領域７５２ａ，７５２ｂおよび７５２ｃ用に所望の仕事関数を得るために材料およびドーピング特性の少なくとも一方のどんな適する組合せも使用することができる。導電領域７５２ａは、ｎ＋ポリシリコンで形成することができ、領域７５２ｂおよび７５２ｃは、ｎ＋ポリシリコンの仕事関数より大きな仕事関数を有することができる。やはり、領域７５２ａ，７５２ｂおよび７５２ｃは、ｎ＋ポリシリコンの仕事関数より大きな仕事関数を有することができる。領域７５２ａ，７５２ｂおよび７５２ｃを覆って絶縁層７５３ｂも在る。
【００６１】
チャネル領域７５５ａ，７５５ｂおよび７５５ｃは、それぞれゲート領域７５０ａ，７５０ｂおよび７５０ｃに対応する。チャネル領域７５５ａはチャネル領域７５５ｂおよび７５５ｃより高いドーパント濃度を有する。チャネル領域７５５ｂおよび７５５ｃは、同一のまたは異なるドーパント濃度を有することができる。
【００６２】
ゲート領域７５０ｂおよび７５０ｃは、フォトダイオード７２１がＳＴＩ領域７０９に出合う領域の上を覆っている。フォトダイオード７２１とＳＴＩ領域７０９が出合う領域は、一般に、ＳＴＩ歪に関連する問題のためリークの大きい領域である。高い仕事関数を有し、チャネル領域７５５ｂおよび７５５ｃ内のドーパント濃度の低いゲート領域７５０ｂおよび７５０ｃを提供することによって転送トランジスタに対するサブ・スレッショルド・リークを制御することができる。
【００６３】
図６Ａ〜７Ｂの追加の実施形態は、特定の構成を有する２つまたは３つのゲート領域を含む転送ゲート・デバイスを示しているが、本発明は、特定の数または構成に限定されない。したがって、ゲートは、３つより多くてもよいし、ゲート領域が他の構成を有してもよい。
【００６４】
前述の実施形態の何れにおいても、ゲートは、図４〜７Ｂに関連して先に説明したＮＭＯＳトランジスタよりむしろＰＭＯＳトランジスタの一部でもよい。ゲートがＰＭＯＳトランジスタの一部である場合、フォトダイオードは、図４〜７Ｂに関連して先に説明したｐｎｐ型フォトダイオードの代わりにｎｐｎ型フォトダイオードであることになり、したがって他の構造の導電型も変わることになる。
【００６５】
前述の実施形態は転送ゲートについて論じているが、本発明に従って画素セル中の他のトランジスタ・ゲートが、図４〜７Ｂに関連して前述したように、転送ゲートに対して同様に形成されてよい。
【００６６】
図８を参照すると、本発明の例示的実施形態による画素セル８００の概略図を示す。画素セル８００は、図５Ｃに関連して前述したように形成されている浮動拡散・ノード８０４およびピン・フォトダイオード８２１を有する。図４〜７Ｂに関連して前述した実施形態の１つに従って形成されたゲートを有する転送トランジスタ８５０もある。
【００６７】
画素セル８００は、ソースフォロワ・トランジスタ８７０、リセット・トランジスタ８６０および行選択トランジスタ８８０も含む。トランジスタ８６０、８７０および８８０のそれぞれは、少なくとも１つのゲート領域を含む。リセット・トランジスタ８６０およびソースフォロワ・トランジスタ８７０の少なくとも１つは、図４〜７Ｂに関連して前述したように形成されているゲートを有することができる。転送トランジスタ８５０、リセット・トランジスタ８６０およびソースフォロワ・トランジスタ８７０のゲートは、全く同様に調整した仕事関数を有して形成されてよいし、転送トランジスタ８５０、リセット・トランジスタ８６０およびソースフォロワ・トランジスタ８７０の１つまたは複数のゲート領域が、他とは別個に調整された仕事関数を有して形成されてもよい。
【００６８】
リセット・トランジスタ８６０およびソースフォロワ・トランジスタ８７０のゲートの仕事関数により、リセット・トランジスタ８６０およびソースフォロワ・トランジスタ８７０のゲートのチャネル領域内のドーパント濃度が部分的に決定されてよい。あるいは、リセット・トランジスタ８６０およびソースフォロワ・トランジスタ８７０のチャネル領域内のドーパント濃度は、通常の濃度でよく、リセット・トランジスタ８６０およびソースフォロワ・トランジスタ８７０のゲートの仕事関数によってリセット・トランジスタ８００およびソースフォロワ・トランジスタ８７０に対する所望のしきい値電圧を決めてもよい。
【００６９】
単一の画素セルに対しｎ型ゲートおよびｐ型ゲートが共に要求される本明細書で説明した実施形態のどれでも、画素セルの一部として形成される転送ゲート８５０およびその他のゲートは、当技術分野で既知のｎ型ゲートおよびｐ型ゲートを形成するために別個のマスク・レベルが使用されるデュアル・ポリシリコン・プロセスによって形成されてよい。
【００７０】
本発明を４トランジスタ（４Ｔ）画素セルに関して説明したが、本発明に、異なる数のトランジスタを有する他の画素セルの設計も組み込むことができる。限定ではないが、そのような設計は、３トランジスタ（３Ｔ）セルまたは５トランジスタ（５Ｔ）セルを含むことができる。３Ｔセルは転送トランジスタを省き、フォトダイオードに隣接してリセット・トランジスタを有することができる。５Ｔセルは、シャッター・トランジスタまたはＣＭＯＳフォトゲート・トランジスタなどのトランジスタを追加した点で４Ｔセルと異なる。
【００７１】
画素セルの設計によっては、転送ゲートが、光変換デバイスに隣接しないでもよい。その場合、ここで転送ゲートに関して説明した本発明の実施形態は、代わりに別のトランジスタに適用することができる。限定ではないが、そのようなトランジスタは、例えばリセット・トランジスタでよい。
【００７２】
図９は、本発明の一実施形態による例示的ＣＭＯＳイメージ・センサ９９９のブロック線図である。撮像素子は、行と列に配列された複数の画素セルを有する画素配列９９０を含む。配列９９０中の１つまたは複数の画素セルが、図８に関連して上述した画素セル８００である。
【００７３】
イメージ・センサ９９９は、当技術分野で既知であるように動作される。したがって、配列９９０中の各行の画素が、全て同時に行選択線によってターンオンされ、各列の画素は、それぞれの列選択線によって選択的に出力される。行の線は、行アドレス・デコーダ９９２に応答して行ドライバ９９１によって選択的に駆動される。列選択線は、列アドレス・デコーダ９７１に応答して列ドライバ９６５によって選択的に駆動される。画素配列は、画素信号読取りのために適切な行および列を選択するためのアドレス・デコーダ９９２，９７１を制御する、タイミングおよび制御回路９９５によって動作される。一般に画素リセット信号（Ｖｒｓｔ）および画素画像信号（Ｖｓｉｇ）を含む画素列信号が、列ドライバ９６５に付随するサンプル・アンド・ホールド（Ｓ／Ｈ）回路９６１によって読み取られる。各画素につき差信号（Ｖｒｓｔ−Ｖｓｉｇ）が、差動増幅器（ＡＭＰ）９６２によって生成され、この差信号は、アナログ・ディジタル変換器（ＡＤＣ）９７５によって増幅されディジタル化される。アナログ・ディジタル変換器９７５は、ディジタル化した信号を画像プロセッサ９８５に供給し、プロセッサ９８５によってディジタル画像が形成される。
【００７４】
ＣＭＯＳイメージ・センサに関連して本発明を説明してきたが、本発明は、電荷結合素子（ＣＣＤ）イメージ・センサのアナログ構造にも適用できる。
【００７５】
上層部にＣＭＯＳイメージ・センサ・デバイス９９９を含む、一般的プロセッサ・ベース・システム１０１０が、図１０に概略的に示されている。プロセッサ・ベース・システム１０１０は、ＣＭＯＳイメージ・センサ・デバイスを含むことができる、ディジタル回路を有するシステムの例である。限定ではないが、そのようなシステムには、コンピュータ・システム、カメラ・システム、スキャナ、機械視覚装置、車両ナビゲーション、テレビ電話、監視システム、自動焦点システム、恒星追跡システム、動作検知システム、画像安定化システム、およびデータ圧縮システムなどが含まれてよい。
【００７６】
例えば、コンピュータ・システムであるプロセッサ・ベース・システムは、一般にバス１０５２を介して入出力（Ｉ／Ｏ）装置１０４６と通信するマイクロ・プロセッサなどの中央処理装置（ＣＰＵ）１０４４を含む。画素配列から画像出力を生成するＣＭＯＳイメージ・センサ９９９は、バス１０５２を介して、やはりＣＰＵ１０４４と通信する。プロセッサ・ベース・システム１０１０は、やはりＲＡＭ（ランダム・アクセス・メモリ）１０４８を含み、バス１０５２を介してＣＰＵ１０４４と通信もするフロッピー・ディスク・ドライブ１０５４やＣＤ（コンパクト・ディスク）ＲＯＭドライブ１０５６など周辺装置を含んでよい。ＣＭＯＳイメージ・センサ・デバイス９９９は、単一の集積回路上に、あるいはプロセッサとは別のチップ上に、記憶装置付または記憶装置付でない、ＣＰＵ、ディジタル信号プロセッサまたはマイクロ・プロセッサなどのプロセッサと組み合わせることもできる。
【００７７】
現時点で既知である好ましい実施形態に関連して詳細に本発明を説明してきたが、本発明が、ここに開示された実施形態に限定されないことは容易に理解されるであろう。むしろ、本発明は、これまで説明していないが、本発明の趣旨と範囲に相当する変形形態、改変形態、代替形態、置換形態、あるいは同等の構成をいくつでも組み込んで修正することも可能である。
【図面の簡単な説明】
【００７８】
【図１】従来のＣＭＯＳ画素セルの上面図である。
【図２】線２−２’に沿った図１の画素セルの概略横断面図である。
【図３】図２の画素セルの切断線３−３’に沿う電位分布示すグラフである。
【図４】本発明の例示的実施形態による画素セルの概略横断面図である。
【図５Ａ】加工の初期段階にある図４の画素セルを示す図である。
【図５Ｂ】加工の中間段階にある図４の画素セルを示す図である。
【図５Ｃ】加工の中間段階にある図４の画素セルを示す図である。
【図６Ａ】本発明の一実施形態による画素セルの一部分の上面図である。
【図６Ｂ】図６Ａの画素セルの線６Ｂ−６Ｂ’に沿う断面図である。
【図７Ａ】本発明の一実施形態による画素セルの一部分の上面図である。
【図７Ｂ】図７Ａの画素セルの線７Ｂ−７Ｂ’に沿う断面図である。
【図８】本発明の一実施形態による画素セルの概略図である。
【図９】図６の画素セルを組み込んだイメージ・センサの簡略ブロック線図である。
【図１０】図９のイメージ・センサを組み込んだコンピュータ処理システムの簡略ブロック線図である。
【図１】
2007525003.tif 000004
【図２】
2007525003.tif 000005
【図３】
2007525003.tif 000006
【図４】
2007525003.tif 000007
2007525003.tif 000008
2007525003.tif 000009
2007525003.tif 000010
2007525003.tif 000011
【図８】
2007525003.tif 000012
【図９】
2007525003.tif 000013
【図１０】
2007525003.tif 000014
【国際調査報告】
2007525003.tif 000015
2007525003.tif 000016
2007525003.tif 000017