(57)【要約】  検査アクセスアーキテクチャは、検査アクセス仕組み部に接続される第１及び第２モジュール３Ａ及び３Ｂを備える。有効状態であるグローバル走査イネーブル信号２７に応答して、検査刺激データは、第１モジュール３Ａにシフトされ、検査応答データは、捕捉される。各モジュールは、グローバル走査イネーブル信号２７が対応するモジュールに通過されるかを制御する、例えばＯＲゲートなどの制御回路５９Ａ及び５９Ｂを備える。制御回路５９Ａ及び５９Ｂは、それぞれ専用バイパス信号６１Ａ及び６１Ｂによって制御される。専用バイパス信号６１Ａ及び６１Ｂは、ローカル走査イネーブル信号６０Ａ及び６０Ｂがグローバル走査イネーブル信号２７をミラーするか否かを制御する制御信号として作用する。このことは、専用バイパス信号６１Ａ及び６１Ｂを特定のモジュールに関してハイに維持することによって、検査されない１つ又は複数の特定のモジュールに関してグローバル走査イネーブル信号２７をハイに保たせ、これにより、これらは、転送動作モードにされる。本発明は、検査パターンデータがパイプライン手法で処理されることを可能にし、これにより、検査される前記モジュールの前に位置されるモジュールは、一連の検査刺激データからの次の群の検査刺激データを含み、検査されるべき前記モジュールの後に位置されるモジュールは、前の検査からの検査応答データを含む。
2007524088.tif 000002
【特許請求の範囲】
【請求項１】
電子回路におけるモジュールを検査する検査アクセスアーキテクチャであって、
−検査刺激データを、検査されるモジュールに転送し、及び検査応答データを、検査されるモジュールから転送するように構成される検査アクセス仕組み部と、
−前記モジュールを検査モードにするために供給されるグローバルイネーブル信号と、
−前記グローバルイネーブル信号及び関連付けられるモジュールの間に設けられる制御回路であって、前記グローバルイネーブル信号が前記関連付けられるモジュールに通過されるか否かを制御するように構成される制御回路と、
を備える検査アクセスアーキテクチャ。
【請求項２】
前記制御回路が、該モジュール用の専用バイパス信号によって制御される、請求項１に記載の検査アクセスアーキテクチャ。
【請求項３】
前記制御回路が、前記グローバルイネーブル信号及び前記専用バイパス信号を受信するように接続されるとともに、前記グローバルイネーブル信号及び前記専用バイパス信号のそれぞれの状態に基づきローカルイネーブル信号を該関連付けられるモジュールに供給するように構成される、請求項２に記載の検査アクセスアーキテクチャ。
【請求項４】
前記制御回路が、該関連付けられるモジュールが検査される場合に前記グローバルイネーブル信号を通過させ、該関連付けられるモジュールが検査されない場合に前記グローバルイネーブル信号をブロックするように構成される、請求項３に記載の検査アクセスアーキテクチャ。
【請求項５】
前記制御回路がＯＲゲートである、請求項１ないし４の何れか一項に記載の検査アクセスアーキテクチャ。
【請求項６】
前記制御回路がＡＮＤゲートである、請求項１ないし４の何れか一項に記載の検査アクセスアーキテクチャ。
【請求項７】
前記電気回路が集積回路である、請求項１に記載の検査アクセスアーキテクチャ。
【請求項８】
前記制御回路が、該関連付けられるモジュールの検査ラッパ内に位置される、請求項７に記載の検査アクセスアーキテクチャ。
【請求項９】
前記制御回路が、システムオンチップの検査制御ブロックに位置される、請求項７に記載の検査アクセスアーキテクチャ。
【請求項１０】
パイプライン手法で、検査刺激データをロードし、及び検査応答データをアンロードする手段を更に備える、請求項１に記載の検査アクセスアーキテクチャ。
【請求項１１】
前記グローバルイネーブル信号が、前記複数のモジュールが接続される前記検査アクセス仕組み部にグローバルである、請求項１に記載の検査アクセスアーキテクチャ。
【請求項１２】
前記グローバルイネーブル信号が、前記電気回路における１つより多い検査アクセス仕組み部にグローバルである、請求項１に記載の検査アクセスアーキテクチャ。
【請求項１３】
電気回路におけるモジュールを検査する方法であって、前記モジュールが、検査アクセス仕組み部に直列に接続される複数のモジュールのうちの１つであり、前記検査アクセス仕組み部が、検査されるモジュールに検査刺激データを転送するとともに、前記検査されるモジュールから検査応答データを転送するように構成され、当該方法が、
−前記検査されるモジュールに検査刺激データの第１群をロードするステップと、
−有効状態であるグローバルイネーブル信号に応答して前記モジュールを検査するステップと、
−前記検査されるモジュールから捕捉される検査応答データをアンロードするステップと、
を含み、前記検査するステップにおいて、前記検査アクセス仕組み部に接続される他のモジュールが、転送動作モードにされ、これにより、前記他のモジュールが、検査中の前記モジュールからアンロードされる事前の検査応答データ、又は検査中の前記モジュールにロードされる検査刺激データの第２群を変造しないようにする、方法。
【請求項１４】
前記グローバルイネーブル信号及び関連付けられるモジュールの間に制御回路を設けるステップを更に含み、前記制御回路が、前記グローバルイネーブル信号が前記関連付けられるモジュールに通過されるか否かを制御するように構成される、請求項１３に記載の方法。
【請求項１５】
前記制御回路が、専用バイパス信号によって制御される、請求項１４に記載の方法。
【請求項１６】
前記制御回路が、前記グローバルイネーブル信号及び前記専用バイパス信号を受信するように接続されるとともに、前記グローバルイネーブル信号及び前記専用バイパス信号のそれぞれの状態に基づきローカルイネーブル信号を該関連付けられるモジュールに供給するように構成される、請求項１５に記載の方法。
【請求項１７】
前記制御回路が、該関連付けられるモジュールが検査される場合に前記グローバルイネーブル信号を通過させ、該関連付けられるモジュールが前記転送モードにされるべき場合に前記グローバルイネーブル信号をブロックする、請求項１６に記載の方法。
【請求項１８】
ＯＲ論理関数を前記制御回路として提供するステップを含む、請求項１３に記載の方法。
【請求項１９】
ＡＮＤ論理関数を前記制御回路として提供するステップを含む、請求項１３に記載の方法。
【請求項２０】
前記制御回路を該関連付けられるモジュールの検査ラッパ内に提供するステップを更に含む、請求項１３に記載の方法。
【請求項２１】
前記制御回路をシステムオンチップの検査制御ブロックに提供するステップを更に含む、請求項１３に記載の方法。
【請求項２２】
前記制御回路を該関連付けられるモジュール内に提供するステップを更に含む、請求項１５に記載の方法。
【請求項２３】
前記検査パターンデータがパイプライン手法で処理され、これにより、検査される前記モジュールの前に位置されるモジュールが、一連の検査刺激データからの次の群の検査刺激データを含み、検査されるべき前記モジュールの後に位置されるモジュールが、前の検査からの検査応答データを含む、請求項１３に記載の方法。
【請求項２４】
前記グローバルイネーブル信号が、前記複数のモジュールが接続される前記検査アクセス仕組み部にグローバルであるように構成される、請求項１３に記載の方法。
【請求項２５】
前記グローバルイネーブル信号が、前記電気回路における１つより多い検査アクセス仕組み部にグローバルであるように構成される、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路を検査する検査アクセスアーキテクチャ及び方法に関し、特に、システムオンチップ（ＳＯＣ）を検査する検査アクセスアーキテクチャ及び方法に関する。
【背景技術】
【０００２】
現代の半導体設計の方法及び製造技術は、１つの単一のダイに完全なシステム、すなわち「システムチップ」又はＳＯＣを作成することを可能にする。斯様なシステムチップは、通常、何百万ものトランジスタからなり、様々なハードウェアモジュールを含む非常に大型の集積回路である。これらの大型かつ複雑なシステムチップをタイムリーな方法で設計し、外部設計専門家を活用するために、再利用可能なコアが益々利用されている。コアは、複数のＳＯＣ設計で再利用するために意図された、予備設計及び予備承認された設計モジュールである。コアの例は、ＣＰＵ、ＤＳＰ、メディア共同プロセッサ、通信モジュール、メモリ、及びミックスドシグナルモジュールである。
【０００３】
これらの製造工程における欠陥により、全ての集積回路は、製造不良に関して個別に検査される必要がある。システムチップは、そのルールに対して例外ではない。モジュール検査開発は、ＳＯＣに関して益々用いられている。埋め込み型アナログ回路及びメモリ等の非論理モジュールは、その「標準でない」回路構造によりスタンドアローンな検査を必要とする。実装の詳細が既知でないハード（レイアウト）コア及び暗号化コア等のブラックボックス化されたサードパーティのコアは、その提供者によって供給される検査によって検査される必要があり、したがって、スタンドアローンの検査を必要とする。更に、実装の詳細が既知である論理モジュールに関しても、モジュール検査開発は、魅力的な代替物である。ここで、モジュール式の「分割−及び−征服(divide-and-conquer)」検査開発解決法は、検査発生計算時間及びそれに関連付けられるデータボリュームを低減するのを助ける。更に、モジュール式の検査解決法は、検査再利用を可能にし、このことは、コア又はモジュールが複数のＳＯＣ設計で用いられる場合に特に有益である。
【０００４】
モジュール式検査開発を可能にするために、埋め込まれるモジュールは、周辺の回路から絶縁されるべきであり、電子検査アクセスが設けられる必要がある。Zorian等による、Proceedings  of  the  IEEE  International  Test  Conference(ITC),  pages  130-143,  Washington  DC,  October  1998の論文は、ＳＯＣのモジュール式検査を可能にする一般概念検査アクセスアーキテクチャを記載する。検査アクセスアーキテクチャは、検査の下にモジュール毎に３つの主な要素からなる。これらは、（１）検査パターンソース及びシンク、（２）テストアクセス仕組み部（ＴＡＭ）、及び（３）ラッパ(wrapper)を含む。ラッパは、モジュールをその周辺から絶縁することが可能であり、モジュールへの機能的アクセスとＴＡＭを介しての検査アクセスとの間のスイッチング機能性を提供する。ＳＯＣ検査アクセスアーキテクチャは、個別のＴＡＭの数及びそれらの幅、ＴＡＭへのモジュールの割当、及び検査ラッパの設計を決定する。
【０００５】
検査アクセスアーキテクチャの設計は、通常、ＴＡＭワイヤの全量「ｗ」及び検査されるべきモジュールの数「ｍ」によって制約される。ＴＡＭワイヤの数「ｗ」は、例えば、利用可能なＩＣピンの数、ＳＯＣ設計者が費やすことを望むＴＡＭワイヤリング領域の量、又は他の実際的な制約によって規定される。ｗ及び検査されるべきモジュールの数ｍが与えられる場合、ＳＯＣ設計者は、別個のＴＡＭの数及びこれらの独立した幅ｗｉ（ここではΣｗｉ≦ｗ）、並びにＴＡＭへのモジュールの割当（ここでは全てのモジュールは、正確に１つのＴＡＭに接続される）を決定する必要がある。
【０００６】
１つの可能性は、個別のＴＡＭを各モジュールに関して作成することである。このことは、モジュールの数ｍがＴＡＭワイヤｗの数より少ないか等しい場合にのみうまくいく。この種類の検査アクセスアーキテクチャは、「分布(Distribution)」アーキテクチャと称される。分布アーキテクチャを設計することの課題は、検査時間全体が最小化されるように、独立したＴＡＭ幅ｗｉを最適化することである。別の可能性は、全てのモジュールが接続される、幅ｗの１つのＴＡＭを作成することである。斯様な検査アクセスアーキテクチャは、「デイジーチェーン」アーキテクチャと称される。
【０００７】
分布及びデイジーチェーンのアーキテクチャは、「ハイブリッドＴＡＭアーキテクチャ」と称される、アーキテクチャの全体領域の２つの両極端を形成する。これらのアーキテクチャは、複数の個別のＴＡＭからなる一方で、全てのＴＡＭが、複数のモジュールの検査アクセス必要性をサービスする。
【０００８】
図１は、ＳＯＣに関する通常のハイブリッドＴＡＭアーキテクチャを示す。該ＳＯＣは、個別に検査されるべき２８個のモジュール３を含む（すなわちm=28）。この検査アクセスアーキテクチャ１は、９個の個別のＴＡＭ５１ないし５９からなる。該例において、ＴＡＭ５１ないし５９は、次のそれぞれの幅：23,6,4,3,5,10,6,6,1を有する。このことは、６４個のワイヤの全体ＴＡＭ幅ｗを与える。このアーキテクチャに関するモジュール割当ベクトルは、(56;58;54;53;52;56;54;57;53;59;56;55;59;59;59;59;53;52;53;53;57;59;59;59;55;51;59;59)である。言い換えれば、モジュール３の第１番目はＴＡＭ５６に、第２モジュールはＴＡＭ５８に、及び第３モジュールはＴＡＭ５４になど、該２８個のモジュールに関して割り当てられる。
【０００９】
図１は、したがって、独立したＴＡＭ５１ないし５９の幅、及びＴＡＭ５１ないし５９への様々なモジュール３の割当を示す。検査アクセスアーキテクチャの設計は、テスタチャネル毎の所要なベクトルメモリ深さ、及びＳＯＣの検査アプリケーション時間の両方、すなわちＳＯＣ検査費用全体において２つの重要なパラメータに大きな影響を有する。
【００１０】
前記領域の２つの両極端、すなわち分布及びデイジーチェーンのアーキテクチャが、自動化検査アクセスアーキテクチャ設計ツールにアクセスを有さないＳＯＣ設計チームに人気であることが分かっている一方、研究は、事実上全ての場合において、これら２つのアーキテクチャは、ハイブリッドＴＡＭアーキテクチャよりかなり長い検査時間になることを示していた。
【００１１】
上記から、多くの状況において、所要なテスタベクトルメモリ及び検査アプリケーション時間を最小化するために、例えばＴＡＭ52,53,54,55,56,57,及び59に示されるように複数のモジュールが共通のＴＡＭに接続される検査アクセスアーキテクチャを設計することが所望である。
【００１２】
複数のモジュール３がこの仕方で共通のＴＡＭ５に接続される場合、該ＴＡＭ５における各モジュール３の検査データは、ＳＯＣピンに達し得ることを保証されなければならない。したがって、各モジュール３は、別のモジュールの検査パターンデータがこのモジュールに沿って転送され得る「透明モード」を有する必要がある。検査パターンデータを転送するステップは、検査されるモジュールへの検査刺激データ(test stimulus data)の転送、及び検査されるモジュールからの検査応答データ(test response data)の転送を含むことを特記される。この「透明モード」を提供する２つの既知の例は、図２Ａ及び２Ｂに示される。両方の図面における透明検査アクセスパスは、太線を用いて示される。
【００１３】
図２Ａにおいて、「スルーモジュール(through  module)」と以後称される検査アクセス方法が例示される。モジュール３は、グローバル走査イネーブル信号２７(se)を含む、複数の検査信号を受信する検査ラッパ７を用いて示される。グローバル走査イネーブル信号２７は、モジュールを走査検査モードに置くために提供される。この配置によると、ＴＡＭ入力２１及びＴＡＭ出力２３は、ラッパ入力セル、モジュール内部走査チェーン２５及びラッパ出力セルを要素として用いて接続された走査チェーンを形成する。このことは、これらの要素の全てを介して走査することを可能にする。この解決法の有益な点は、既存のラッパ及び走査チェーンインフラストラクチャを単純に利用するので、追加的なハードウェアを必要としないことである。この解決法の欠点は、生じる検査回数は、これらラッパ走査チェーンの長さに依存し、したがって、極端に長くなり得ることである。言い換えれば、検査刺激データは、（可能であれば他の複数のモジュールを介して）検査中のモジュールにシフトされなければならず、前記検査応答データは、(同様に可能であれば複数の他のモジュールを介して)ＳＯＣピンへとシフトアウトされなければならない。１つの検査からの検査応答データは、次の検査刺激データが送り出され、対応する検査応答データが捕捉される前にシフトアウトされなければならず、さもなければ第１検査からの検査応答データは、別のモジュールによって変造され得ることが理解され得る。
【００１４】
図２Ｂにおいて、以下に、「バイパスを介した(via  bypass)」と称される検査アクセス方法が例示される。上述のように、検査ラッパ７は、グローバル走査イネーブル信号２７(se)を含む複数の検査信号を受信する。この配置によると、該検査アクセス方法は、バイパスワイヤ２８及びバイパスロジック２９を備える専用ハードウェアを利用する。この追加的な、すなわちバイパスの実施化に関して必要であるオンチップハードウェアの費用により、このモジュールに沿った他のモジュールの検査パターンデータを転送するのに必要な時間は大幅に低減される。言い換えれば、検査刺激データを検査中の特定のモジュールに転送する場合、検査刺激データは、検査中の前記モジュールの前に位置される全てのモジュールをバイパスする一方で、検査モジュールからの検査応答データは、検査中の前記モジュールの後に位置される全てのモジュールをバイパスする。
【００１５】
上述の配置の動作は、２つのモジュールがいかに図２Ａ及び２Ｂのそれぞれの検査アクセスアーキテクチャに従い接続されるかを概略的に例示する図３Ａ及び３Ｂに関して以下に説明される。たった２つのモジュールのみが簡潔性のために示されているが、該発明はこの方法で接続されるいずれの数のモジュールにも等しく適用可能であることを理解され得る。
【００１６】
図３Ａにおいて、モジュールＡは、「スルーモジュール」形式でモジュールＢに接続される。モジュールＡは、入力ＴＡＭワイヤ３５から検査刺激データを受信する内部走査チェーン３１及び３３を備える。モジュールＡの走査チェーン３１及び３３の出力３７は、モジュールＢの内部走査チェーン３９及び４１の入力３８を形成する。走査チェーン３９及び４１の出力４３は、更なるモジュールにか、又はＳＯＣピン(図示せず)に通過される。共通走査イネーブル信号２７(se)は、モジュールＡ及びＢのそれそれに接続される。したがって、動作において、モジュールＡを検査する場合、検査刺激データがモジュールＡにシフトされ、走査イネーブル信号２７が有効にされる。このことは、モジュールＡ及びＢの両方が、共に走査検査モードに入り、ここでは、モジュールＡにおける検査刺激データが送り出され、検査応答データが捕捉される。検査刺激データが送り出され、検査応答データが捕捉されると、走査ネーブル信号２７は、有効化解除にされ、その場合、モジュールＡからの検査応答データは、モジュールＢを介してシフトアウトされなければならない。しかし、検査応答データが出力への自身の経路において変造されないためには、走査イネーブル信号２７は、検査応答データがモジュールＢを介してシフトされるまでは再び有効化にされ得ず、さもなければ検査応答データはモジュールＢによって変造され得る。このことは、モジュールＡに関する次の検査刺激データが事前の検査からの検査応答データがモジュールＢを過ぎてシフトアウトされるまで送り出されない（及び検査応答データが捕捉され得ない）ので、お検査時間が増加されることになる。上述と類似の方法で、検査モジュールＢに対して、モジュールＢに関する検査刺激データは、モジュールＡを介してシフトされる必要があり、このことは、検査時間の増加にもなる。上述の問題は、２つより多いモジュールが同一のＴＡＭに直列に接続される場合に更に増加される。
【００１７】
対照的に、図３Ｂは、いかに２つのモジュールＡ及びＢが「バイパス」モードで接続されるかを示す。この配置によると、アーキテクチャは、マルチプレクサ４７及び４９、並びに追加的なバイパスワイヤ５１及び５３を備える追加的なバイパスハードウェアを備える。実際において、モジュールＡへの入力ワイヤ３５は、マルチプレクサ４７へも接続される。このことは、モジュールＢが検査されている場合、入力ワイヤ３５からの検査刺激データは、ワイヤ５１及びマルチプレクサ４７を介してモジュールＢの入力へ直接通過され、これにより、モジュールＡをバイパスする。同様に、モジュールＡが検査されている場合、ワイヤ３７におけるモジュールＡからの検査応答データ出力は、マルチプレクサ４７、バイパスワイヤ５３及びマルチプレクサ４９を介して転送され得、これによりモジュールＢをバイパスする。
【００１８】
この配置において、モジュールＡ及びＢは、共通の走査イネーブル信号２７を受信することを特記される。しかし、専用バイパス信号５５は、モジュールＡをバイパスするのに供給される一方で、専用バイパス信号５７は、モジュールＢをバイパスするのに供給される。
【００１９】
基本的に、上述の２つの代替的案は、（１）大きな検査時間を代償に低シリコン領域と、（２）追加的なシリコン領域の代償に短い検査時間との間のトレードオフを提供する。それぞれの選択肢の有益な点及び費用を理解するために、異なるモジュール及び１４２個のワイヤの全体検査レール幅を有する通常のＳＯＣ設計に関するトレードオフが議論され得る。全てのワイヤ及び全てのモジュールに関するバイパスを実施化することは、57x142=8094の追加的なマルチプレクサ及びフリップフロップの費用が掛かり得る。追加的なフリップフロップに関しては、このことは、全体フリップフロップカウントに３％を加える。このことから、バイパスを全てのモジュールに追加するシリコン領域費用は、相当なものになることが結論付けられ得る。一方で、バイパスを実施化しないことは、1.52Mbit/pinから1.73Mbit/pinへの１２％の全体検査データ容量の増加を生じさせる。したがって、バイパスを実施化しないことの追加的な検査時間の費用は、同様に相当なものである。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明の目的は、上記を照らして、バイパス実装のより短い検査時間であるものの大幅に低いシリコン領域費用で達成する検査アクセスアーキテクチャ及び方法を提供することである。
【課題を解決するための手段】
【００２１】
本発明によると、電子回路におけるモジュールを検査する検査アクセスアーキテクチャであって、
−直列に接続される複数のモジュールを有する検査アクセス仕組み部であって、検査刺激データを、検査されるモジュールに転送し、及び検査応答データを、検査されるモジュールから転送するように構成される検査アクセス仕組み部と、
−前記モジュールを検査モードにするために供給されるグローバルイネーブル信号と、
−前記グローバルイネーブル信号及び関連付けられるモジュールの間に設けられる制御回路であって、前記グローバルイネーブル信号が該関連付けられるモジュールに通過されるか否かを制御するように構成される制御回路と、
を備える検査アクセスアーキテクチャが提供される。
【００２２】
本発明は、検査時間を低減させるが、バイパス方法によって必要とされる程度のシリコン領域を増加することがないという有利な点を有する。
【００２３】
好ましくは、制御回路が、特定のモジュール用の専用バイパス信号によって制御される。
【００２４】
制御回路は、前記グローバルイネーブル信号及び前記専用バイパス信号を受信するように接続されるとともに、前記グローバルイネーブル信号及び前記専用バイパス信号のそれぞれの状態に基づきローカルイネーブル信号を該関連付けられるモジュールに供給するように構成される。
【００２５】
このことは、前記制御回路に、該関連付けられるモジュールが検査される場合に前記グローバルイネーブル信号を通過させ、該関連付けられるモジュールが検査されない場合に前記グローバルイネーブル信号をブロックさせるという有利な点を有する。
【００２６】
好ましくは、制御回路がＯＲゲートである。代替的には、用いられる制御信号に応じて、制御回路が、ＡＮＤゲートなどの別の論理ゲートであり得る。
【００２７】
制御回路は、好ましくは、関連付けられるモジュールの検査ラッパ内に位置される。代替的には、制御回路が、システムオンチップ（ＳＯＣ）の検査制御ブロックに位置されるか、又はモジュール自身内に位置され得る。
【００２８】
好ましくは、検査刺激データ及び検査応答データは、パイプライン手法で処理され、これにより、検査時間を更に低減させる。
【００２９】
本発明の別の態様によると、電気回路におけるモジュールを検査する方法であって、前記モジュールが、検査アクセス仕組み部（ＴＡＭ）に直列に接続される複数のモジュールのうちの１つであり、前記検査アクセス仕組み部が、検査されるモジュールに検査刺激データを転送するとともに、前記検査されるモジュールから検査応答データを転送するように構成され、当該方法が、
−前記検査されるモジュールに検査刺激データの第１群をロードするステップと、
−有効にされるグローバルイネーブル信号に応答して前記モジュールを検査するステップと、
−前記検査されるモジュールから捕捉される検査応答データをアンロードするステップと、
を含み、前記検査するステップにおいて、前記検査アクセス仕組み部（ＴＡＭ）に接続される他のモジュールが、転送動作モードにされ、これにより、前記他のモジュールが、検査中の前記モジュールからアンロードされる以前の検査応答データ、又は検査中の前記モジュールにロードされる検査刺激データの第２群を変造しないようにする、方法が提供される。
【００３０】
本発明のより良い理解のために、及びいかにして実際に実行され得るかをより明らかに示すために、例として、添付の図面を以下に参照にされる。
【発明を実施するための最良の形態】
【００３１】
図４は、本発明の好ましい事例に従う検査アクセスアーキテクチャを示す。図２Ａ及び２Ｂの検査アクセスアーキテクチャと類似の手法で、検査アクセスアーキテクチャは、内部走査チェーン２５を有し、ＴＡＭ入力ワイヤ２１で検査刺激データを受信するために、及びＴＡＭ出力ワイヤ２３で検査応答データを出力するために接続されるモジュール３を備える。モジュール３は、グローバル走査イネーブル信号２７(se)も受信する。グローバス走査イネーブル信号２７(se)は、ＴＡＭの全てのモジュール、一群のモジュール、又はＳＯＣにおける全てのモジュールに関してさえもグローバルな信号であり得ることを特記される。
【００３２】
本発明によると、例えば、２入力ＯＲゲート５９などの制御回路が、グローバル走査イネーブル信号とモジュール３との間に設けられる。ＯＲゲート５９の１つの入力は、グローバル走査イネーブル信号２７(se)を受信するように接続される。ＯＲゲート５９の第２の入力は、専用バイパス信号６１を受信するように接続される。ＯＲゲート５９の出力は、グローバル走査イネーブル信号２７(se)がモジュール及びラッパ内で以前は接続されていたどのような場所にでも接続されるローカル走査イネーブル信号６０を提供する。専用バイパス信号６１は特定のモジュールに対して特有であるので、このことは、各モジュールが、グローバル走査イネーブル信号２７が該モジュールに通過されるかを効果的に制御する専用信号を有することを意味する。言い換えれば、専用バイパス信号６１は、ローカル走査イネーブル信号６０がグローバル走査イネーブル信号２７をミラーするか否かを制御する制御信号として作用する。
【００３３】
効果的には、この実施化は、専用バイパス信号６１を特定のモジュールに関してハイに維持することによって、検査されない１つ又は複数の特定のモジュールに関してグローバル走査イネーブル信号２７をハイに保たせ、これにより、これらを転送動作モードにする。
【００３４】
論理ゲート５９の提供は、検査アクセスアーキテクチャが以下のように動作されるようにする。別のモジュールを検査するために、検査刺激データがこのモジュールを介して転送される必要がある場合、該データは、(図２Ａ及び３Ａに示される)このモジュールを介して転送される。しかし、追加的な検査時間を有することを避けるために、透明モジュールがパイプラインモードで動作することを許可される。このことは、「検査中のモジュール」の前のモジュールが、既に、現在の検査刺激データの後に適用されるべき後続の検査刺激データを含むことを意味する。同時に、「検査中のモジュール」の後のモジュールは、ＳＯＣピンに向かう未だ途中である事前の検査からの検査応答データをなお含む。グローバル走査イネーブル信号２７が前の検査応答データが出力にシフトされる前に有効にされ得るので、専用バイパス信号６１は、ハイに維持されグローバル走査イネーブル信号２７がもうひとつのモジュールに達するのを防がれ、すなわちローカル走査イネーブル信号６０は、もうひとつのモジュールにおいてハイに維持される。
【００３５】
したがって、それ自身現在検査されていない周辺のモジュールは、転送動作モードで動作し、これらは、「検査中のモジュール」への又はからの転送チェーンとして作用し、検査刺激データ又は検査応答データの何れかに関するＦＩＦＯバッファとして機能する。
【００３６】
図５は、本発明に従い接続される２つのモジュール、モジュールＡ及びＢの概略図を示す。モジュールＡ及びＢは、それぞれ、８及び６のフリップフロップの長さの２つの走査チェーンを含む。検査アクセスに関して、Ａ及びＢが、１つの共通２ビットＴＡＭに接続される。両方のモジュールは、アサートされる場合、対応する走査チェーンに走査させるグローバル走査イネーブル信号２７(se)を受信する。本発明に従うと、グローバル走査イネーブル信号２７(se)は、各モジュールで、それぞれバイパス＿Ａ及びバイパス＿Ｂと称される専用バイパス信号６１Ａ及び６１Ｂを用いてＯＲゲートされる。
【００３７】
好ましい実施例は、論理ＯＲゲートの使用を示すが、他の実施例が論理ＡＮＤゲート(例えば、バイパス信号及びグローバル走査イネーブル(se)の逆極性を含む場合)を含むことは、当業者であれば直ちに理解され得ることを特記する。更に、ゲートが、(例えば、ＳＯＣレベル検査制御ブロック（ＴＣＢ）における)ローカルモジュールから更に離れて位置され得るか、又は(例えば、モジュール特有ＴＣＢの後に)ローカルモジュールにより深く統合され得る。
【００３８】
図４に関して上述されるように、複数の検査刺激データがモジュールＡの走査チェーンにシフトされ、対応する検査応答データは、モジュールＢを介してシフトアウトされる。しかし、検査時間を増加させるのを防ぐために、透明モジュールがパイプラインモードで動作するのが許可される。このことは、「検査中のモジュール」の前のモジュールが、既に、現在の検査刺激データの後に適用されるべき後続の検査刺激データを含むことを意味する。同時に、「検査中のモジュール」の後のモジュールは、未だ、ＳＯＣピンに向かう途中である前の検査からの検査応答データをなお含む。データ変造を防ぐために、各モジュールは、グローバル走査イネーブル信号２７がローカル走査信号６０Ａ及び６０Ｂとしてモジュール３Ａ及び３Ｂへそれぞれ通過されるか否かを制御する、例えばＯＲゲート５９Ａ及び５９Ｂなどの制御回路を有する。検査されていない（及びしたがって「透明」モードで動作している）各モジュールに関して、関連付けられる専用バイパス信号はハイに維持され、このことは、該モジュールに関して対応するローカル走査イネーブルがハイに維持され、これにより、グローバル走査イネーブル信号２７が該モジュールを介して転送される検査パターンデータが変造されることを防ぐことを意味する。
【００３９】
図６ａ〜６ｈは、検査刺激データの３つの群をモジュールＡに適用する、本発明の動作を説明する。上述のように、走査検査ステップは、以下の、
（１）検査刺激データの第１群が、走査チェーンにロードされる工程と、
（２）検査刺激データが送り出され、検査応答データが同一の走査チェーンに捕捉される工程と、
（３）検査応答データは、走査チェーンからオフロードされ、一方で、検査刺激データの次の群が、走査チェーンにロードされる工程と、
等の工程に従い動作する。
【００４０】
時間t=0において、図６ａに例示されるように、検査の開始の前の回路が示される。ＴＡＭの第１ビット６２は、３つの８ビット検査刺激データをパイプライン構成で含み、１つのクロック６５によって区切られるパイプラインの各段は、以下に説明される。ＴＡＭの第２ビット６３は、３つの６ビット検査刺激データをパイプライン構成で含む。第２検査刺激データは、８ビット検査刺激データの８番目のビットが６ビット検査刺激データの６番目ビットに隣り合うように、配置される。
【００４１】
図６ｂは、８クロック周期後、すなわちt=8における検査パターンデータの位置を示す。検査刺激データの第１群は、モジュールＡの走査チェーンにロードされていることが確認され得る。ロードするステップにおいて、グローバル走査イネーブル信号２７は、ハイである。また、モジュールＡが検査されるので、モジュールＡに関する専用バイパス信号６１Ａは、好ましくはローである一方で、モジュールＢに関する専用バイパス信号６１Ｂは、好ましくはハイである（すなわちモジュールＢが検査されていないから）。
【００４２】
図６ｃは、t=9における回路の動作を示す。この時点において、グローバル走査イネーブル信号２７は、ローになる。専用バイパス信号６１Ａがローであるので、ローカル走査イネーブル信号６０Ａもローになり、検査刺激データの第１群がモジュールＡに送り込まれることになり、検査応答データの対応する群がモジュールＡに捕捉される。しかし、専用バイパス信号６１Ｂがハイであるので、モジュールＢに関するローカル走査イネーブル信号６０Ｂは、ハイのままであり、したがって、何の検査もモジュールＢに実行されない。
【００４３】
図６ｄは、いかに検査刺激データの第２群がモジュールＡにロードされるかを示す。検査刺激データのこの第２群がモジュールＡにロードされる一方で、前の検査からの検査応答データの第１群が、ＦＩＦＯバッファとして作用するモジュールＢの走査チェーンに通過されることを特記される。t=17において、検査刺激データの第２群は、完全にロードされ、このとき、専用バイパス信号６１Ａがローであり、グローバル走査イネーブル信号２７がハイであり、専用バイパス信号６１Ｂがハイである。
【００４４】
図６ｅは、グローバル走査イネーブル信号２７がローに取られる、t=18における回路を示す。専用バイパス信号６１Ａもローであるので、グローバル走査イネーブル信号２７は、ローカル走査イネーブル信号６０Ｂをローにさせ、したがって、検査刺激データの第２群を送り出させ、検査応答データの第２群が捕捉されるようにさせる。一方で、専用バイパス信号６１Ｂがハイであるので、グローバル走査イネーブル信号２７は、モジュールＢの走査チェーンに通過させず、これにより、モジュールＢに関するローカル走査イネーブル信号６０Ｂをハイに保つ。このことは、モジュールＡから前に受信された検査応答データの第１群がモジュールＢで変造されないことを意味する。
【００４５】
グローバル走査イネーブル信号２７は、その場合、図６ｆに示されるように、ハイに取られ、検査刺激データの第３群は、モジュールＡの走査チェーンにロードされる。検査刺激データの第３群がロードされると、前の検査からの第１及び第２検査応答データは、モジュールＢを介してシフトアウトされる。
【００４６】
図６ｆは、グローバル走査イネーブル信号２７がローに取られる、t=27における回路を示す。専用バイパス信号６１Ａもローであるので、グローバル走査イネーブル信号２７は、ローカル走査イネーブル信号６０Ａローにさせ、したがって、検査刺激データの第３群を送り出させ、検査応答データの第３群がモジュールＡで捕捉されるようにさせる。一方で、専用バイパス信号６１Ｂがハイであるので、ローカル走査イネーブル信号６０Ｂはハイを維持する。このことは、モジュールＢを介してシフトアウトするために、モジュールＡから前に受信された検査応答データが変換されずに維持されることを意味する。
【００４７】
図６ｈは、いかに検査応答データの第３群がモジュールＢを介してシフトアウトされるかを示す。
【００４８】
図６ａないし６ｈに示されるように、３つの検査パターンをモジュールＡに適用する全体検査時間は、35+8=43クロック周期を要する。走査チェーンの数、それらの長さ、及びパターンのカウントが１００倍大きいような現実的なシナリオに関して、計算は、以下のように、(800+1)x300+1600=241900となる。
【００４９】
比較すると、従来の方法のそれぞれに関して必要とされるクロック周期の数は、以下の通りである。
１．「スルーモジュール」検査アクセス：この場合、モジュールＡに関する検査時間は、以下のように、800+300x(1+1600)=481188クロック周期として計算される。これは、本発明を用いて得られるものと比較して９８％を超える増加である。本発明を実施化する追加的な領域費用は、モジュール毎に１つの２入力ＯＲゲートに制限される。
２．「バイパスを介した」検査アクセス：この場合、モジュールＡに関する検査時間は、以下のように、800+300x(1+801)=241400クロック周期として計算される。これは、本発明を用いて得られるものとほとんど等しい。しかし、この実施化のシリコン領域費用は、200x2=400個のバイパスフリップフロップ及びマルチプレクサを必要とする。
【００５０】
したがって、本発明は、バイパスモードとほぼ同一速度で動作するが、バイパスハードウェアに関する追加的なオーバーヘッドを有さないという有利な点を有する検査アクセスアーキテクチャを提供することが確認され得る。
【００５１】
前述のように、好ましい実施例はＯＲゲートを制御回路として用いて説明されているが、他の形式の制御回路も、制御信号の状態に応じて用いられ得ることが理解され得る。
【００５２】
更に、ＯＲゲートは、検査ラッパ内、モジュール自身内、又はＳＯＣにおいて更に離れて位置されてもよい。
【００５３】
加えると、好ましい実施例が２つのモジュールを用いて説明されているが、本発明は、ＴＡＭに接続されるいかなる数のモジュールにも適用される。また、例で説明されるＴＡＭが２ビット幅であるが、本発明は、いかなる幅のＴＡＭにも等しく適用可能である。
【００５４】
上記に提供される例は、検査送り出し／捕捉工程に関して１クロック周期を用いて説明されているが、送り出し／捕捉処理は、特定の検査に関して複数のクロック周期を有し得ることを理解され得る。
【００５５】
当業者であれば、添付の請求の範囲によって規定される本発明の範囲から逸脱することなく、他の変更態様及び修正態様が可能であることを理解され得ることを注意しなければならない。
【図面の簡単な説明】
【００５６】
【図１】図１は、従来技術による典型的な検査アクセスアーキテクチャを例示する。
【図２Ａ】図２Ａは、「スルーモジュール」配置を用いた、図１のアーキテクチャにおいて使用する検査ラッパを例示する。
【図２Ｂ】図２Ｂは、「バイパスを介した」配置を用いた、図１のアーキテクチャにおいて使用する検査ラッパを例示する。
【図３Ａ】図３Ａは、いかに２つのモジュールが図２Ａの配置に従い接続されるかを概略的に示す。
【図３Ｂ】図３Ｂは、いかに２つのモジュールが図２Ｂの配置に従い接続されるかを概略的に示す。
【図４】図４は、本発明の好ましい実施例に従う検査アクセスアーキテクチャを例示する。
【図５】図５は、本発明に従う、図４の検査アクセスアーキテクチャの概略図を例示する。
【図６Ａ】図６Ａは、図４及び５の検査アクセスアーキテクチャを用いてモジュールを検査する方法を例示する。
【図６Ｂ】図６Ｂは、図４及び５の検査アクセスアーキテクチャを用いてモジュールを検査する方法を例示する。
【図６Ｃ】図６Ｃは、図４及び５の検査アクセスアーキテクチャを用いてモジュールを検査する方法を例示する。
【図６Ｄ】図６Ｄは、図４及び５の検査アクセスアーキテクチャを用いてモジュールを検査する方法を例示する。
【図６Ｅ】図６Ｅは、図４及び５の検査アクセスアーキテクチャを用いてモジュールを検査する方法を例示する。
【図６Ｆ】図６Ｆは、図４及び５の検査アクセスアーキテクチャを用いてモジュールを検査する方法を例示する。
【図６Ｇ】図６Ｇは、図４及び５の検査アクセスアーキテクチャを用いてモジュールを検査する方法を例示する。
【図６Ｈ】図６Ｈは、図４及び５の検査アクセスアーキテクチャを用いてモジュールを検査する方法を例示する。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【国際調査報告】
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