(57)【要約】  本発明の実施例は、メモリーと接続するためメモリー制御部を有する。ある実施例では、メモリー制御部は、外部プルアップ抵抗と結合するプルアップキャリブレーション端子、外部プルダウン抵抗と結合するプルダウンキャリブレーション端子、基準電圧結合部、プルアップキャリブレーション端子と基準電圧結合部の間に結合される第１のスイッチ、及びプルダウンキャリブレーション端子と基準電圧結合部の間に結合される第２のスイッチを有する。第１のスイッチ及び第２のスイッチは、交互に閉じられ、通常モードでは、基準電圧結合部にデータを受信する入力信号との比較に用いる内部基準電圧を生じる。
2007520839.tif 000002
【特許請求の範囲】
【請求項１】
メモリーと接続する集積回路であって、前記集積回路は、
外部プルアップ抵抗と結合する第１のオフチップドライバーキャリブレーション端子、
外部プルダウン抵抗と結合する第２のオフチップドライバーキャリブレーション端子、
前記第１のオフチップドライバーキャリブレーション端子と基準電圧結合部の間に結合される第１のスイッチ、及び
前記第２のオフチップドライバーキャリブレーション端子と前記基準電圧結合部の間に結合される第２のスイッチ
を有する集積回路。
【請求項２】
前記第１のスイッチ及び前記第２のスイッチは、交互に閉じられ、データを受信するために入力信号と比較されて良い内部基準電圧を前記基準電圧結合部に生じる、請求項１記載の集積回路。
【請求項３】
前記第１のスイッチは選択的に閉じられ、前記第２のスイッチは選択的に開けられ、プルアップキャリブレーション電圧を前記基準電圧結合部に生じ、オフチップドライバーを較正する、
請求項２記載の集積回路。
【請求項４】
前記第１のスイッチは選択的に開けられ、前記第２のスイッチは選択的に閉じられ、プルダウンキャリブレーション電圧を前記基準電圧結合部に生じ、前記オフチップドライバーを更に較正する、
請求項３記載の集積回路。
【請求項５】
複数の入力受信部を更に有し、各入力受信部は、前記基準電圧結合部と結合される第１の入力及び複数のデータ端子の中の対応するデータ端子に結合される第２の入力を有する、
請求項１記載の集積回路。
【請求項６】
各入力受信部は、
前記基準電圧結合部に結合される第１の入力及び前記対応するデータ端子に結合される第２の入力を有する比較器を有し、前記データ端子は、較正のためにオフチップ出力ドライバーと結合する、請求項５記載の集積回路。
【請求項７】
モード入力を有するスイッチ制御部、前記第１のスイッチの制御入力と結合される第１の制御出力、及び前記第２のスイッチの制御入力と結合される第２の制御出力、前記モード入力に応じて前記第１のスイッチ及び前記第２のスイッチの開閉を制御する前記スイッチ制御部
を更に有する、請求項１記載の集積回路。
【請求項８】
前記第１のスイッチ及び前記第２のスイッチは、選択的に閉じられ、データを受信するために入力信号と比較される内部基準電圧を、前記基準電圧結合部に生じ、
前記第１のスイッチは選択的に閉じられ、前記第２のスイッチは選択的に開けられ、プルアップキャリブレーション電圧を前記基準電圧結合部に生じ、オフチップドライバーを較正し、及び
前記第１のスイッチは選択的に開けられ、前記第２のスイッチは選択的に閉じられ、プルダウンキャリブレーション電圧を前記基準電圧結合部に生じ、前記オフチップドライバーを更に較正する、
請求項７記載の集積回路。
【請求項９】
前記集積回路は、メモリー制御部である、請求項１記載の集積回路。
【請求項１０】
前記集積回路は、プロセッサーである、請求項１記載の集積回路。
【請求項１１】
集積回路のメモリー接続方法であって、前記方法は、
プルアップのオフチップドライバーキャリブレーションモードの場合、
基準電圧結合部と結合されるべきプルアップキャリブレーション端子を選択しプルアップキャリブレーション電圧を提供する段階、及び
オフチップドライバーのプルアップを較正する段階、
オフチップドライバーのプルダウンキャリブレーションモードの場合、
前記基準電圧結合部と結合されるべきプルダウンキャリブレーション端子を選択しプルダウンキャリブレーション電圧を提供する段階、及び
前記オフチップドライバーのプルダウンを較正する段階、
及び、
データを受信する通常モードの場合、
前記基準電圧結合部と結合されるべき前記プルアップキャリブレーション端子及び前記プルダウンキャリブレーション端子を選択し、基準電圧を提供する段階、及び
データ端子からデータを受信する段階
を有する、方法。
【請求項１２】
選択する段階、較正及び受信する段階の前に、
外部プルアップ抵抗を前記プルアップキャリブレーション端子と結合する段階、及び
外部プルダウン抵抗を前記プルダウンキャリブレーション端子と結合する段階
を更に有する、請求項１１記載の方法。
【請求項１３】
前記データ端子からデータを受信する段階は、
前記基準電圧結合部の基準電圧を前記データ端子に入力される信号と比較する段階
を有する、請求項１１記載の方法。
【請求項１４】
前記オフチップドライバーのプルアップを較正する段階は、
前記基準電圧結合部のプルアップキャリブレーション電圧を前記データ端子に入力される信号と比較する段階
を有する、請求項１３記載の方法。
【請求項１５】
前記オフチップドライバーのプルダウンを較正する段階は、
前記基準電圧結合部のプルダウンキャリブレーション電圧を前記データ端子に入力される信号と比較する段階
を有する、請求項１４記載の方法。
【請求項１６】
システムであって、
命令を実行しデータを処理するプロセッサー、
前記プロセッサーからのデータを格納及び前記プロセッサーへのデータを読み出すダブルデータレートメモリー素子、
第１の電源端子と結合される第１の端子を有する外部プルアップ抵抗、
第２の電源端子と結合される第１の端子を有する外部プルダウン抵抗、
前記ダブルデータレートメモリー素子と前記プロセッサーの間に結合されるメモリー制御部
を有し、前記メモリー制御部は、
前記外部プルアップ抵抗の第２の端子と結合されるプルアップキャリブレーション端子、
前記外部プルダウン抵抗の第２の端子と結合されるプルダウンキャリブレーション端子、
基準電圧結合部、
前記プルアップキャリブレーション端子と結合される第１のスイッチ連結部及び基準電圧結合部と結合される第２のスイッチ連結部を有する第１のスイッチ、及び
プルダウンキャリブレーション端子と結合される第１のスイッチ連結部及び前記基準電圧結合部と結合される第２のスイッチ連結部を有する第１のスイッチを有する、
システム。
【請求項１７】
前記メモリー制御部は、前記プロセッサーから分離した集積回路である、請求項１６記載のシステム。
【請求項１８】
前記プロセッサーは集積回路であり、前記メモリー制御部を有する、請求項１６記載のシステム。
【請求項１９】
前記メモリー制御部は、
モード入力、前記第１のスイッチの制御入力と結合される第１の制御出力、及び前記第２のスイッチの制御入力と結合される第２の制御出力を有するスイッチ制御部を有し、
前記スイッチ制御部は、前記モード入力に応じて前記第１のスイッチ及び前記第２のスイッチの開閉を制御する、請求項１６記載のシステム。
【請求項２０】
前記第１のスイッチ及び前記第２のスイッチは、選択的に閉じられ、データを受信するために入力信号と比較されて良い内部基準電圧を前記基準電圧結合部に生じ、
前記第１のスイッチは選択的に閉じられ、前記第２のスイッチは選択的に開けられ、プルアップキャリブレーション電圧を前記基準電圧結合部に生じ、前記ＤＤＲメモリー素子のドライバーを較正し、及び
前記第１のスイッチは選択的に開けられ、前記第２のスイッチは選択的に閉じられ、プルダウンキャリブレーション電圧を前記基準電圧結合部に生じ、前記ＤＤＲメモリー素子のドライバーを較正する、
請求項１９記載のシステム。
【請求項２１】
コンピューターシステムのプロセッサーであって、前記プロセッサーは、
メモリーと接続するメモリー制御部を有し、前記メモリー制御部は、
外部プルアップ抵抗と結合するプルアップキャリブレーション端子、
外部プルダウン抵抗と結合するプルダウンキャリブレーション端子、
基準電圧結合部、
前記プルアップキャリブレーション端子と前記基準電圧結合部の間に結合される第１のスイッチ、及び
前記プルダウンキャリブレーション端子と前記基準電圧結合部の間に結合される第２のスイッチ
を有する、プロセッサー。
【請求項２２】
前記メモリー制御部は、
モード入力を有するスイッチ制御部、前記第１のスイッチの制御入力と結合される第１の制御出力、及び前記第２のスイッチの制御入力と結合される第２の制御出力
を有し、
前記スイッチ制御部は、前記モード入力に応じて前記第１のスイッチ及び前記第２のスイッチの開閉を制御する、
請求項２１記載のプロセッサー。
【請求項２３】
前記第１のスイッチ及び前記第２のスイッチは選択的に閉じられ、ＤＤＲメモリー素子のドライバーからデータを受信するために入力信号と比較されて良い内部基準電圧を前記基準電圧結合部に生じ、
前記第１のスイッチは選択的に閉じられ、前記第２のスイッチは選択的に開けられ、プルアップキャリブレーション電圧を前記基準電圧結合部に生じ、前記ＤＤＲメモリー素子のドライバーを較正し、及び
前記第１のスイッチは選択的に開けられ、前記第２のスイッチは選択的に閉じられ、プルダウンキャリブレーション電圧を前記基準電圧結合部に生じ、前記ＤＤＲメモリー素子のドライバーを更に較正する、
請求項２２記載のプロセッサー。
【請求項２４】
メモリーと接続するパッケージ集積回路であって、前記パッケージ集積回路は、
第１の外部抵抗と結合する第１のオフチップドライバーキャリブレーション端子、
第２の外部抵抗と結合する第２のオフチップドライバーキャリブレーション端子、
前記第１のオフチップドライバーキャリブレーション端子と並列に共に結合されるソース、及び基準電圧結合部と並列に共に結合されるドレインを有する第１の複数の電界効果トランジスター、及び
前記第２のオフチップドライバーキャリブレーション端子と並列に共に結合されるドレイン、及び前記基準電圧結合部と並列に共に結合されるソースを有する第２の複数の電界効果トランジスター
を有する、パッケージ集積回路。
【請求項２５】
前記第１の複数の電界効果トランジスター及び前記第２の複数の電界効果トランジスターは、ｐチャネル電界効果トランジスターである、
請求項２４記載のパッケージ集積回路。
【請求項２６】
前記第１の複数の電界効果トランジスター及び前記第２の複数の電界効果トランジスターは、ｎチャネル電界効果トランジスターである、
請求項２４記載のパッケージ集積回路。
【請求項２７】
前記第１の複数の電界効果トランジスターは、ｐチャネル電界効果トランジスターであり、及び
前記第２の複数の電界効果トランジスターは、ｎチャネル電界効果トランジスターである、
請求項２４記載のパッケージ集積回路。
【請求項２８】
前記第１の複数の電界効果トランジスターは、ｎチャネル電界効果トランジスターであり、及び
前記第２の複数の電界効果トランジスターは、ｐチャネル電界効果トランジスターである、
請求項２４記載のパッケージ集積回路。
【請求項２９】
前記第１の複数の電界効果トランジスターは、ｐチャネル電界効果トランジスター及びｎチャネル電界効果トランジスターであり、共に並列に結合されるソース及び共に並列に結合されるドレインを有し、及び
前記第２の複数の電界効果トランジスターは、ｐチャネル電界効果トランジスター及びｎチャネル電界効果トランジスターであり、共に並列に結合されるソース及び共に並列に結合されるドレインを有する、
請求項２４記載のパッケージ集積回路。
【請求項３０】
モード入力を有するスイッチ制御部、前記第１の複数の電界効果トランジスターの対応するゲートと結合される第１の複数のスイッチ制御信号、前記第２の複数の電界効果トランジスターの対応するゲートと結合される第２の複数のスイッチ制御信号、前記第１及び前記第２の複数の電界効果トランジスターのスイッチングを制御する前記スイッチ制御部
を更に有する、請求項２４記載のパッケージ集積回路。
【請求項３１】
前記基準電圧結合部と結合される第１の入力及びデータを受信する対応するデータ端子と結合される第２の入力をそれぞれ有する複数の入力受信部
を更に有する、請求項２４記載のパッケージ集積回路。
【請求項３２】
各入力受信部は、
前記基準電圧結合部と結合される第１の入力及び対応するデータ端子に結合される第２の入力を有しオフチップ出力ドライバーのプルアップ及びプルダウンを較正する比較器
を有する、請求項３１記載のパッケージ集積回路。
【請求項３３】
各入力受信部の前記比較器は、前記基準結合部の基準電圧を前記対応するデータ端子の入力信号と比較することにより、更にデータを受信する、
請求項３２記載のパッケージ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は、一般に基準電圧の生成に関し、より詳細にはＤＤＲメモリーインターフェースのための内部基準電圧の生成に関する。
【背景技術】
【０００２】
パッケージコストは、半導体素子のコストの多くの部分を占める。一般にパッケージのピン又は端子の数が多いほど、パッケージのコストは高くなる。更にパッケージのピン又は端子は、回路基板等との接続のための空間を必要とする。インターフェースのピン又は端子の必要性が減少すれば、パッケージコストは低下し、未使用のピンは、電源又は接地の特別のピン又は端子のような、異なる機能に割り当てられるだろう。
【０００３】
既知の電位を有する基準電圧は、未知の電位の入力信号と比較され、未知の電位に関し何らかの決定を行って良い。このような比較に用いられる基準電圧は、種々の方法で生成されて良い。外部で生成された基準電圧は、パッケージの基準電圧専用のピン又は端子を通じ、集積回路（ＩＣ）に結合され、パッケージ内の回路により利用されて良い。この場合、ＩＣの半導体ダイは、基準電圧専用のパッドを有し、パッケージの基準電圧ピン又は端子と結合する。
【０００４】
パッケージの基準電圧専用のピン又は端子の利用は、パッケージのコストを増大させる。また、基準電圧専用のピン又は端子の利用は、外部基準電圧専用のパッドを設けるため、ＩＣの半導体ダイのコストを増大させる。
【非特許文献１】電子素子技術連合評議会（JDEC  Solid  State  Technology  Association）、ディーディーアールツー・エスディーラム・スペシフィケーション（DD2  SDRAM  SPACIFICATION）、電子素子技術連合評議会規格JESD79-2（JEDEC  Standard  JESD79-2）、（米国）、２００３年９月
【発明の開示】
【課題を解決するための手段】
【０００５】
本発明の実施例は、外部基準電圧（ＶＲＥＦ）、外部基準電圧（ＶＲＥＦ）ピン／端子をパッケージから排除し、及び外部基準電圧パッドを半導体ダイから排除し、一般にオフチップドライバー（ＯＣＤ）キャリブレーションを行うために利用される他のピン／端子から、内部基準電圧ＶＲＥＦを生成する。キャリブレーションピン／端子（ＯＣＤＨ及びＯＣＤＬ）の対は、電圧又はインピーダンスを提供し、ダブルデータレート（ＤＤＲ）ＩＩ規格に対応するメモリー素子を駆動する出力ドライバーを較正するために利用される。ＤＤＲＩＩ規格は、非特許文献１に記載されている。メモリー制御部では、あるキャリブレーション端子／ピンは、ＯＣＤプルアップキャリブレーションの基準となり、同時に他のキャリブレーション端子／ピンは、ＯＣＤプルダウンキャリブレーション端子の基準となる。これらのキャリブレーション端子／ピンは、メモリーを利用できない初期化又は周期的なキャリブレーションの間に利用される。ＯＣＤキャリブレーションの間、内部で生成された基準電圧（ＶＲＥＦ）は、メモリー制御部のデータを受信する入力受信部により利用されない。
【０００６】
ＯＣＤキャリブレーションが行われると、内部基準電圧ＶＲＥＦは生成され、そしてデータを受信するデジタル入力受信部で利用されて良い。この場合、内部基準電圧ＶＲＥＦは、入力されるデジタルデータ信号との比較、及び入力信号の論理レベル０又は１の判定のために利用される。つまり、内部基準電圧ＶＲＥＦの電位は、トリップポイント又はスイッチポイントとして動作する。例えば、トリップポイントより高い電位の入力信号は、論理レベル１であり、トリップポイントより低い電位の入力信号は、論理レベル０である。
【０００７】
本発明のある実施例では、メモリーと接続する集積回路が開示される。集積回路は、外部プルアップ抵抗と結合する第１のオフチップドライバーキャリブレーション端子、外部プルダウン抵抗と結合する第２のオフチップドライバーキャリブレーション端子、前記第１のオフチップドライバーキャリブレーション端子と基準電圧結合部の間に結合される第１のスイッチ、及び前記第２のオフチップドライバーキャリブレーション端子と前記基準電圧結合部の間に結合される第２のスイッチを有する。前記第１のスイッチ及び前記第２のスイッチは、交互に閉じられ、データを受信するために入力信号と比較されて良い内部基準電圧を前記基準電圧結合部に生じる。前記第１のスイッチは選択的に閉じられ、前記第２のスイッチは選択的に開けられ、プルアップキャリブレーション電圧を前記基準電圧結合部に生じ、オフチップドライバーを較正する。そして、前記第１のスイッチは選択的に開けられ、前記第２のスイッチは選択的に閉じられ、プルダウンキャリブレーション電圧を前記基準電圧結合部に生じ、前記オフチップドライバーを更に較正する。
【０００８】
本発明の別の実施例では、集積回路のメモリー接続方法が開示される。前記方法は、プルアップのオフチップドライバーキャリブレーションモードの場合、基準電圧結合部と結合されるべきプルアップキャリブレーション端子を選択しプルアップキャリブレーション電圧を提供する段階、及びオフチップドライバーのプルアップを較正する段階、オフチップドライバーのプルダウンキャリブレーションモードの場合、前記基準電圧結合部と結合されるべきプルダウンキャリブレーション端子を選択しプルダウンキャリブレーション電圧を提供する段階、及び前記オフチップドライバーのプルダウンを較正する段階、及び、データを受信する通常モードの場合、前記基準電圧結合部と結合されるべき前記プルアップキャリブレーション端子及び前記プルダウンキャリブレーション端子を選択し、基準電圧を提供する段階、及びデータ端子からデータを受信する段階を有する。
【０００９】
本発明の別の実施例では、システムが開示される。前記システムは、命令を実行しデータを処理するプロセッサー、前記プロセッサーからのデータを格納及び前記プロセッサーへのデータを読み出すダブルデータレートメモリー素子、第１の電源端子と結合される第１の端子を有する外部プルアップ抵抗、第２の電源端子と結合される第１の端子を有する外部プルダウン抵抗、前記ダブルデータレートメモリー素子と前記プロセッサーの間に結合されるメモリー制御部を有する。前記メモリー制御部は、前記外部プルアップ抵抗の第２の端子と結合されるプルアップキャリブレーション端子、前記外部プルダウン抵抗の第２の端子と結合されるプルダウンキャリブレーション端子、基準電圧結合部、前記プルアップキャリブレーション端子と結合される第１のスイッチ連結部及び基準電圧結合部と結合される第２のスイッチ連結部を有する第１のスイッチ、及びプルダウンキャリブレーション端子と結合される第１のスイッチ連結部及び前記基準電圧結合部と結合される第２のスイッチ連結部を有する第１のスイッチを有する。
【００１０】
本発明の更に別の実施例では、コンピューターシステムのプロセッサーが開示される。前記プロセッサーは、メモリーと接続するメモリー制御部を有し、前記メモリー制御部は、外部プルアップ抵抗と結合するプルアップキャリブレーション端子、外部プルダウン抵抗と結合するプルダウンキャリブレーション端子、基準電圧結合部、前記プルアップキャリブレーション端子と前記基準電圧結合部の間に結合される第１のスイッチ、及び前記プルダウンキャリブレーション端子と前記基準電圧結合部の間に結合される第２のスイッチを有する。
【００１１】
本発明の更に別の実施例では、メモリーと接続するパッケージ集積回路が開示される。前記パッケージ集積回路は、第１の外部抵抗と結合する第１のオフチップドライバーキャリブレーション端子、第２の外部抵抗と結合する第２のオフチップドライバーキャリブレーション端子、前記第１のオフチップドライバーキャリブレーション端子と並列に共に結合されるソース、及び基準電圧結合部と並列に共に結合されるドレインを有する第１の複数の電界効果トランジスター、及び前記第２のオフチップドライバーキャリブレーション端子と並列に共に結合されるドレイン、及び前記基準電圧結合部と並列に共に結合されるソースを有する第２の複数の電界効果トランジスターを有する。
【実施例】
【００１２】
以下に説明する本発明の実施例の詳細な説明では、本発明の完全な理解を目的とし、多くの特定事項が説明される。しかしながら、当業者には、本発明の実施例はこれら特定事項を備えることなく実施されて良いことが、明らかである。また、本発明の実施例の特長を不必要に不明瞭にしないため、周知の方法、手順、構成要素、及び回路は、詳細に説明されない。
【００１３】
図１は、本発明の実施例を利用して良い一般的なコンピューターシステム１００のブロック図を示す。コンピューターシステム１００は、中央演算処理装置（ＣＰＵ）１０１、キーボード、モデム、プリンター、外部記憶装置及び類似の物のような入力／出力装置（Ｉ／Ｏ）１０２、及びＣＲＴ又は画像ディスプレイのような表示装置（Ｍ）１０３を有する。表示装置（Ｍ）１０３は、コンピューター情報を映像又は音声形式のような人間が理解可能な形式で提供する。システム１００は、コンピューターシステム以外の多くの異なる電子システムであって良い。
【００１４】
図２Ａは、本発明の実施例を利用して良い中央演算処理装置１０１Ａのブロック図を示す。中央演算処理装置１０１Ａは、プロセッサー２０１、メモリー制御部２０２、及び図示されるように共に結合される第１のメモリーチャネルのＤＤＲメモリー２０４Ａを有する。中央演算処理装置１０１Ａは、第２のメモリーチャネルのＤＤＲメモリー２０４Ｂ、及び磁気ディスク装置２０６を更に有して良い。
【００１５】
ＤＤＲメモリー２０４Ａ及び２０４Ｂのそれぞれは、デュアルインラインメモリーモジュール（ＤＩＭＭ）又はシングルインラインメモリーモジュール（ＳＩＭＭ）等の１つ以上のメモリーモジュール（ＭＭ１−ＭＭｎ）であって良い。図２Ｃに示されるように、１つ以上のメモリーモジュール２５０は、端子２５４を備える回路基板２５１と結合される、ＳＩＭＭ又はＤＩＭＭのような１つ以上のＤＤＲメモリー素子２５２を有して良い。ＤＤＲメモリー２０４Ａ、２０４Ｂの１つ以上のメモリーモジュール２５０の１つ以上のメモリー素子２５２は、一般にダイナミックランダムアクセスメモリー（ＤＲＡＭ）であるが、類似の種類のメモリーインターフェースを備える他の種類の記憶装置であって良い。ＤＤＲメモリーは、スイッチポイント又はトリップポイントを利用し、論理レベルＨｉｇｈ（つまり、論理レベル１）と論理レベルＬｏｗ（つまり、論理レベル０）を区別する。スイッチポイント又はトリップポイントは、１及び０を区別するための単一の電位であり、例えば標準的なＴＴＬ又はＣＭＯＳロジックで利用される、１及び０を区別するための電位の対と対照的である。スイッチポイント又はトリップポイントは、単一の電位なので、波形は狭い電位範囲の振幅で済み、デジタルデータ（論理１及び０）を装置間でより速いデータレートで転送できる。
【００１６】
メモリー制御部２０２は、ＤＤＲメモリー制御部であり、ＤＤＲメモリーインターフェースをＤＤＲメモリー２０４Ａ及び２０４Ｂに提供する。磁気ディスク装置２０６は、フロッピー（登録商標）ディスク、ジップディスク、ＤＶＤディスク、ハードディスク、書き換え型光ディスク、フラッシュメモリー又は他の不揮発性記憶装置であって良い。
【００１７】
図２Ｂは、本発明の実施例を利用して良い別の中央演算処理装置１０１Ｂのブロック図を示す。中央演算処理装置１０１Ｂは、内部メモリー制御部２０２’を備えるプロセッサー２０１’、及び図示されるように共に結合される第１のメモリーチャネルのＤＤＲメモリー２０４Ａを有する。中央演算処理装置１０１Ｂは、第２のメモリーチャネルの第２のＤＤＲメモリー２０４Ｂ、及びディスク記憶装置２０６を更に有して良い。中央演算処理装置１０１Ａと比較して、プロセッサー２０１’は、内部メモリー制御部２０２’を有し、ＤＤＲメモリーインターフェースをＤＤＲメモリー２０４Ａ及び２０４Ｂに提供する。
【００１８】
プロセッサー２０１、２０１’は、１つ以上の演算実行部及び１つ以上のキャッシュメモリーのレベルを有して良い。キャッシュメモリーの他のレベルは、プロセッサーの外部にあって良く、及びメモリー制御部と接続されて良い。プロセッサー、１つ以上の演算実行部、又は各キャッシュメモリーの１つ以上のレベルは、ＤＤＲメモリーを備えるメモリー制御部を通じ、データ（命令を含む）を読み出し又は書き込んで良い。メモリー制御部と接続する場合には、アドレス、データ、ＤＤＲメモリーインターフェースの一部としてＤＤＲメモリーと結合される制御及びクロック信号が生じる。プロセッサー２０１、２０１’及びディスク記憶装置２０６は、両者ともＤＤＲメモリー２０４Ａ、２０４Ｂの情報を読み出し及び書き込んで良い。
【００１９】
メモリー制御部とメモリー２０４Ａ、２０４Ｂの間のデータフローの速度を上げるため、メモリー素子２５２の出力ドライバーは、最初に取り付けられた時に初期較正されて良く、例えば起動時等に以後周期的に較正されて良い。温度、処理の変化、及び経年劣化と同様にスルーレート及びメモリー制御部とメモリー素子の間のインピーダンスを補償するために、ドライバーを較正することが望ましい。そうしないと、電圧は装置間の長い線路で減衰し、例えばデータ転送エラーが生じる。
【００２０】
メモリー制御部は、キャリブレーション測定を実行でき、そしてメモリー素子２５２に信号を送り、メモリー素子の出力ドライバーのプルアップトランジスター及びプルダウントランジスターの電流量を調整する。つまり、トランジスターのインピーダンス又は抵抗の大きさは、トリップポイント又はスイッチポイントの近辺の所望のレベルを得るよう調整されて良い。この場合、メモリー素子内の出力ドライバーの較正は、メモリー制御部によりチップ外で実行される。これは、オフチップドライバー（ＯＣＤ）キャリブレーションと称される。オフチップドライバー（ＯＣＤ）キャリブレーションは、メモリー素子の出力ドライバー内のプルアップトランジスターのＯＣＤプルアップキャリブレーション及びメモリー素子の出力ドライバー内のプルダウントランジスターのＯＣＤプルダウンキャリブレーションを含む。
【００２１】
図３は、ＯＣＤプルアップキャリブレーション及びＯＣＤプルダウンキャリブレーションをメモリー制御部２０２、２０２’により実行する構成要素のブロック図を示す。ＯＣＤキャリブレーションは、メモリー２０４Ａ、２０４Ｂ内のメモリーモジュールのメモリー素子２５２内の出力ドライバーのような、メモリー素子内の出力ドライバーの電流量を調整するために利用される。キャリブレーションの間、データは、通常から出力ドライバーの駆動設定を調整するため、メモリー制御部からメモリー素子へ送信されて良い。メモリー制御部２０２、２０２’内のＯＣＤプルアップキャリブレーションのための要素は、図３の抵抗ＲＯＮＰＵ３０１で示されるように、メモリー素子２５２の出力ドライバー内のプルアップトランジスターのオン抵抗を較正するために利用される。メモリー制御部２０２、２０２’内のＯＣＤプルダウンキャリブレーションのための要素は、図３の抵抗ＲＯＮＰＤ３０２で示されるように、メモリー素子２５２の出力ドライバー内のプルダウントランジスターのオン抵抗を較正するために利用される。
【００２２】
メモリー制御部２０２、２０２’内のＯＣＤプルアップキャリブレーションのための要素は、外部プルアップ抵抗ＲＥＸＴＰＵ３１１の一方の端、トライステートドライバー３１４の出力、及び比較器３１８の第１の入力と結合されるＯＣＤ  ＨｉｇｈキャリブレーションピンＯＣＤＨ３１０を有する。外部プルアップ抵抗ＲＥＸＴＰＵの他方の端は、正の電源電圧を供給する第１の電源端子又はＶＤＤＱと結合される。ＯＣＤプルアップキャリブレーションのための要素は、データ出力端子／ピンＤＱ１３１２及び比較器３１８の第２の入力と結合される出力を有するトライステートドライバー３１６を更に有する。データ出力端子／ピンＤＱ１３１２は、外部スタブ抵抗ＲＳＴＵＢ１３５１を通じて較正されるメモリー素子２５２の出力ドライバーと結合して良い。他の場合では、外部スタブ抵抗ＲＳＴＵＢ１３５１は、利用されない。
【００２３】
プルアップキャリブレーションの間、トライステートドライバー３１４及び３１６は、イネーブルされ、論理０レベルの入力を受信し、プルダウントランジスターをオンに切り替え、端子／ピン３１０及び３１２をロードする。メモリー素子２５２のドライバー内のプルアップトランジスターがオンになると、比較器３１８は、ＯＣＤ  ＨｉｇｈキャリブレーションピンＯＣＤＨ３１０及びデータ出力端子／ピンＤＱ１３１２の電位を比較し、メモリー素子２５２のプルアップトランジスターの駆動電流量を調整すべきか否かを決定する。調整が必要な場合、データは、メモリー制御部からメモリー素子２５２へ送信され、メモリー素子２５２のプルアップトランジスターの駆動電流量を通常から調整し、そして再び比較する。データは、出力ドライバーのプルアップの増加インピーダンス又は抵抗の１つ以上の増加又は減少レベルを有して良い。この周期は、所望の設定が達成されるまで繰り返されて良い。
【００２４】
メモリー制御部２０２、２０２’によるＯＣＤプルダウンキャリブレーションのための要素は、外部プルダウン抵抗ＲＥＸＴＰＤ３２１の一方の端、トライステートドライバー３２４の出力、及び比較器３２８の第１の入力と結合されるＯＣＤ  ＬｏｗキャリブレーションピンＯＣＤＬ３２０を有する。外部プルダウン抵抗ＲＥＸＴＰＤ３２１の他方の端は、負の電源電圧を有する第２の電源端子又はグランドに結合される。ＯＣＤプルダウンキャリブレーションのための要素は、データ出力端子／ピンＤＱ２３２２及び比較器３２８の第２の入力と結合される出力を有するトライステートドライバー３２６を更に有する。データ出力端子／ピンＤＱ２３２２は、外部スタブ抵抗ＲＳＴＵＢ２３５２を通じて較正されるメモリー素子２５２の出力ドライバーと結合して良い。他の場合では、外部スタブ抵抗ＲＳＴＵＢ２３５２は、利用されない。
【００２５】
プルダウンキャリブレーションの間、トライステートドライバー３２４及び３２６はイネーブルされ、論理１レベルの入力を受信し、プルアップトランジスターをオンに切り替え、端子／ピン３２０及び３２２をロードする。メモリー素子２５２のドライバー内のプルダウントランジスターがオンになると、比較器３２８は、ＯＣＤ  ＬｏｗキャリブレーションピンＯＣＤＬ３２０及びデータ出力端子／ピンＤＱ２３２２の電位を比較し、メモリー素子２５２のプルダウントランジスターの駆動電流量を調整すべきか否かを決定する。調整が必要な場合、データは、メモリー制御部からメモリー素子２５２へ送信され、メモリー素子２５２のプルダウントランジスターの駆動電流量を通常から調整し、そして再び比較する。この周期は、所望の設定が達成されるまで繰り返されて良い。
【００２６】
外部プルアップ抵抗ＲＥＸＴＰＵ３１１は、プルアップターゲット抵抗及び外部スタブ抵抗ＲＳＴＵＢ１の抵抗値の合計と等しい抵抗値を有して良い。外部プルダウン抵抗ＲＥＸＴＰＤ３２１は、プルダウンターゲット抵抗及び外部スタブ抵抗ＲＳＴＵＢ２の抵抗値の合計と等しい抵抗値を有して良い。外部スタブ抵抗ＲＳＴＵＢ１及び外部スタブ抵抗ＲＳＴＵＢ２は、外部抵抗であり、データの完全性を提供する。各データビットＤＱｉは、メモリーとメモリー制御部の間のデータパスに外部スタブ抵抗を有し、一般にそれぞれの抵抗値は等しい。プルアップターゲット抵抗値及びプルダウンターゲット抵抗値は、一般に等しい。プルアップターゲット抵抗値及びプルダウンターゲット抵抗値は、１８Ω±３Ω、つまり１５から２１Ωの間の抵抗値に選択されて良い。
【００２７】
ＯＣＤ  ＨｉｇｈキャリブレーションピンＯＣＤＨ３１０及びＯＣＤ  ＬｏｗキャリブレーションピンＯＣＤＬ３２０は、ＯＣＤキャリブレーションに用いられ、またデジタル入力信号の論理レベルを検出するために入力受信部により利用される内部基準電圧（ＶＲＥＦ）を生成するために利用されても良い。つまり、ＯＣＤＨ端子／ピン３１０及びＯＣＤＬ端子／ピン３２０は、多機能であり、ＯＣＤキャリブレーション及び内部基準電圧の生成に利用される。
【００２８】
図４は、ＯＣＤＨ及びＯＣＤＬキャリブレーション端子／ピン（ＯＣＤＨ３１０及びＯＣＤＬ３２０）の対を用いて内部基準電圧（ＶＲＥＦ）を生成する原理を示すブロック図である。この場合、内部基準電圧ＶＲＥＦは、ＶＤＤＱ及びＶＳＳの間に設けられた分圧抵抗回路により内部で生成される。一般に分圧抵抗回路は、２つの等しい抵抗値を用い、ＶＤＤＱ及びＶＳＳの間の電圧を半分に分割する。ＯＣＤキャリブレーションモードの場合、キャリブレーション端子／ピン（ＯＣＤＨ３１０及びＯＣＤＬ３２０）の対は、生成されるキャリブレーション電圧をＯＣＤプルアップ比較器３１８及びＯＣＤプルダウン比較器３２８と結合するために用いられる。メモリー制御部がＯＣＤキャリブレーションモードでない場合（つまり通常モードの場合）、キャリブレーション端子／ピン（ＯＣＤＨ３１０及びＯＣＤＬ３２０）の対は、メモリー内のメモリー素子からデータを受信するために、内部基準電圧を生成するために利用される。
【００２９】
デジタル入力受信部４１４は、データ入力端子／ピンＤＱｉ４１４と結合される１つの入力及び内部基準電圧（ＶＲＥＦ）と結合されるもう１つの入力を有する。データ入力端子／ピンＤＱｉ４１４の電位が内部基準電圧（ＶＲＥＦ）の電位より高いか低いかに応じて、デジタル入力受信部４００は、デジタル論理レベルをＤＱｉ４１４の出力ＤＡＴＡ  ＩＮ４１６に生成する。例えば、データ入力端子／ピンＤＱｉ４１４の電位が内部基準電圧（ＶＲＥＦ）の電位より高い場合、デジタル入力受信部４００は、論理レベルＨｉｇｈ（つまり、１）を出力ＤＡＴＡ  ＩＮ４１６に生成して良い。データ入力端子／ピンＤＱｉ４１４の電位が内部基準電圧（ＶＲＥＦ）の電位より低い場合、デジタル入力受信部４００は、論理レベルＬｏｗ（つまり、０）を出力ＤＡＴＡ  ＩＮ４１６に生成して良い。
【００３０】
スイッチの少なくとも１つの対は、キャリブレーションピンの機能を、ＯＣＤキャリブレーションモードと通常モードの間で切り替えるために利用される。本発明の実施例は、メモリー制御部がＯＣＤキャリブレーションモードでない場合に、スイッチの対を通じて、ＯＣＤ  Ｌｏｗ及びＯＣＤ  Ｈｉｇｈ端子／ピン（本願明細書ではＯＣＤＬ３２０及びＯＣＤＨ３１０とも称される）を共に結合することにより、内部基準電圧ＶＲＥＦを生成する。スイッチの対は、それらが閉じられた状態の時に、それらに関連する抵抗値を有して良い。
【００３１】
図５Ａ乃至５Ｃは、データが受信される時に、キャリブレーションモード（つまり、プルアップ及びプルダウンキャリブレーション）と通常モードの間で切り替えられる、メモリー制御部２０２、２０２’内のスイッチ５０１、５０２の対を示す。メモリー制御部内のスイッチのこの構成では、同一の結合部（ＶＲＥＦ５００）により、プルアップキャリブレーション電圧、プルダウンキャリブレーション電圧、及びデータ受信のための内部ＶＲＥＦを分配できる。この方法では、半導体素子内で分配された基準電圧の数は、モードに応じて選択される適切な電圧と共に削減されて良い。また、キャリブレーションの実行に特化した比較器３１８及び３２８は、必要ない。各入力受信部４００Ａ−４００ｎ内の比較器は、通常モードの間のデータ受信に加えて、キャリブレーションモードの間のキャリブレーションの実行に利用されて良い。
【００３２】
スイッチ５０１、５０２のそれぞれは、第１のスイッチ端子、第２のスイッチ端子、及び制御端子を有する。制御端子は、第１のスイッチ端子及び第２のスイッチ端子の間の開閉を制御する。スイッチ５０１は、プルアップキャリブレーション端子ＯＣＤＨ３１０及び基準電圧結合部５００の間に結合される。スイッチ５０１の第１のスイッチ端子は、プルアップキャリブレーション端子ＯＣＤＨ３１０と結合される。スイッチ５０１の第２のスイッチ端子は、基準電圧結合部５００と結合される。スイッチ５０１の制御端子は、スイッチ制御部５１０と結合される。スイッチ５０２は、プルダウンキャリブレーション端子ＯＣＤＬ３２０及び基準電圧結合部５００の間に結合される。スイッチ５０２の第１のスイッチ端子は、プルダウンキャリブレーション端子ＯＣＤＬ３２０と結合される。スイッチ５０２の第２のスイッチ端子は、基準電圧結合部５００と結合される。スイッチ５０２の制御端子は、スイッチ制御部５１０と結合される。
【００３３】
図５Ａでは、スイッチは、ＯＣＤプルアップキャリブレーションを提供するよう設定される。スイッチ制御部５１０からのスイッチ制御信号の受信に応じて、スイッチ５０１は閉じられ、スイッチ５０２は開けられる。スイッチ制御部５１０は、モードに応じる。この場合、スイッチ制御部５１０は、ＯＣＤプルアップキャリブレーションを実行するＯＣＤキャリブレーションモードになると、スイッチ制御信号を生成する。留意すべきは、スイッチ５０１は、並列に複数存在して良く、少なくとも１つは選択的に閉じられるということである。スイッチ５０２は、並列に複数存在して良く、図５Ａでは１つも閉じられていない。
【００３４】
図５Ａでは、トライステートドライバー３１４は、論理０の入力でイネーブルされ、プルダウン負荷をＯＣＤＨ端子／ピン３１０と結合する。外部抵抗ＲＥＸＴＰＵ３１１は、ＶＤＤＱ及びＯＣＤＨ端子／ピン３１０の間に結合され、そこにキャリブレーション電圧を生成する。ＯＣＤＨ端子／ピン３１０のキャリブレーション電圧は、スイッチ５０１を通じ結合部ＶＲＥＦ５００と実質的に結合され、スイッチ５０１には小電流が流れる。ＯＣＤＨ端子／ピン３１０及び結合部ＶＲＥＦ５００のキャリブレーション電圧は、入力受信部４００Ａ−４００ｎの比較器により利用され、上述のデータ端子／ピンＤＱ１３１２の場合と同様に、データバスの対応するデータ端子／ピンＤＱｉの電位と比較する。
【００３５】
データ端子／ピンＤＱｉのデータバスは、単方向又は双方向のデータバスであって良い。単方向データバスの場合、データ端子／ピンＤＱｉは、メモリー制御部へのデータ入力端子／ピンである。双方向のデータバスの場合、データ端子／ピンＤＱｉは、メモリー制御部のデータ入力／出力端子／ピンであり、それに結合されるオンチップの入力受信部及び出力ドライバーを有する。較正する対象であり及びデータ送信元であるオフチップ出力ドライバーは、対応するデータ端子／ピンＤＱｉと結合される出力を有する。
【００３６】
図５Ｂでは、スイッチは、ＯＣＤプルダウンキャリブレーションを提供するよう設定される。スイッチ制御部５１０からのスイッチ制御信号の受信に応じて、スイッチ５０１は開けられ、スイッチ５０２は閉じられる。スイッチ制御部５１０は、ＯＣＤプルダウンキャリブレーションを実行するＯＣＤキャリブレーションモードになると、スイッチ制御信号を生成する。留意すべきは、スイッチ５０１は、並列に複数存在して良く、１つも閉じられていないということである。スイッチ５０２は、並列に複数存在して良く、図５Ｂでは少なくとも１つは選択的に閉じられる。
【００３７】
図５Ｂでは、トライステートドライバー３２４は、論理１の入力でイネーブルされ、プルアップ負荷をＯＣＤＬ端子／ピン３２０と結合する。外部抵抗ＲＥＸＴＰＤ３２１は、グランド及びＯＣＤＬ端子／ピン３２０の間に結合され、そこにキャリブレーション電圧を生成する。ＯＣＤＬ端子／ピン３２０のキャリブレーション電圧は、スイッチ５０２を通じ結合部ＶＲＥＦ５００と実質的に結合され、スイッチ５０２には小電流が流れる。ＯＣＤＬ端子／ピン３２０及び結合部ＶＲＥＦ５００のキャリブレーション電圧は、入力受信部４００Ａ−４００ｎの比較器により利用され、上述のデータ端子／ピンＤＱ２３２２の場合と同様に、対応するデータ端子／ピンＤＱｉの電位と比較する。この方法では、各データ端子／ピンＤＱｉは、較正されるメモリーの各オフチップドライバー内にプルアップ及びプルダウンを有して良い。
【００３８】
図５Ｃでは、スイッチは、データ受信のための内部ＶＲＥＦを提供するよう設定される。スイッチ制御部５１０からのスイッチ制御信号の受信に応じて、スイッチ５０１は閉じられ、スイッチ５０２は閉じられる。スイッチ制御部５１０は、データをデータバスに送出しない時に、メモリーからデータを受信する通常モードになると、スイッチ制御信号を生成する。留意すべきは、スイッチ５０１は、並列に複数存在して良く、少なくとも１つは選択的に閉じられる。スイッチ５０２は、並列に複数存在して良く、少なくとも１つは選択的に閉じられる。
【００３９】
図５Ｃでは、トライステートドライバー３１４及び３２４は、ディスエーブルされ（つまりトライステート状態）、何れもＯＣＤＨ端子／ピン３１０又はＯＣＤＬ端子／ピン３２０から読み出しを行わないので、従ってそれらは図示されない。外部抵抗ＲＥＸＴＰＤ３２１は、グランド及びＯＣＤL端子／ピン３２０の間に結合されたままである。また外部抵抗ＲＥＸＴＰＵ３１１は、ＶＤＤＱ及びＯＣＤＨ端子／ピン３１０の間に結合されたままである。
【００４０】
外部抵抗ＲＥＸＴＰＵ３１１の抵抗値、スイッチ５０１のスイッチ抵抗、スイッチ５０２のスイッチ抵抗、及び外部抵抗ＲＥＸＴＰＤ３２１の抵抗値は、ＶＤＤＱ及びグランドの間の電圧を分割し、それを結合部ＶＲＥＦ５００と結合する。ある実施例では、入力受信部のスイッチポイントは、ＶＤＤＱ及びグランドの間の中点である。この場合、ＶＤＤＱ及びＶＲＥＦ５００の間の抵抗を、ＶＲＥＦ５００及びグランドの間の抵抗と等しく設定し、ＶＤＤＱ及びグランドの間の電圧をＶＲＥＦ５００の半分に分割することが望ましい。外部抵抗ＲＥＸＴＰＵ３１１の抵抗値と外部抵抗ＲＥＸＴＰＤ３２１の抵抗値が等しくなると、スイッチ５０１及び５０２のスイッチ抵抗は、等価になるよう調整され、ＶＤＤＱ及びグランドの間の電圧をＶＲＥＦ５００の半分に分割する。他の実施例では、スイッチポイントは、スイッチ５０１及び５０２のスイッチ抵抗に異なる値を用い、ＶＤＤＱ及びグランドの間の中点から補正されて良い。
【００４１】
結合部ＶＲＥＦ５００の内部基準電圧は、デジタル入力受信部４００の１つの入力と結合される。結合部ＶＲＥＦ５００の内部基準電圧は、デジタル入力受信部４００により利用され、ＤＱｉ４１４のようなデータ端子／ピンの電位と比較され、図４を参照して説明されたように、ＤＡＴＡ  ＩＮ４１６を生成する。
【００４２】
本発明を実施する複数の方法が存在し、これらにはアナログスイッチ、パスゲート、又はトランジスターの利用が含まれる（但しこれらに制限されるものではない）。ある実施例では、並列に共に接続されるソース及び並列に共に接続されるドレインを備える、ＯＣＤＨ及びＶＲＥＦの間の第１の複数の電界効果トランジスター（ＦＥＴ）、並びに並列に共に接続されるソース及び並列に共に接続されるドレインを備える、ＶＲＥＦ及びＯＣＤＬの間の第２の複数の電界効果トランジスター（ＦＥＴ）は、ＶＲＥＦの選択可能な電位を生成するために利用されて良い。
【００４３】
一般にデータ受信（つまり、通常モード）では、ＶＲＥＦは、電源線ＶＤＤＱ及びグランドの間の通常の中点で生成されることが望ましい。オンとオフを切り替えられるトランジスターの数は、中間電位を実質的に達成するよう変化できる。しかしながら、ある場合には、例えば検査又は実験のような場合に、ＶＲＥＦの電位を中点から補正して設定することが望ましい。キャリブレーションモードでは、つまりＯＣＤプルアップキャリブレーション及びＯＣＤプルダウンキャリブレーションでは、ＶＲＥＦの電位は、それぞれキャリブレーションに設定される。キャリブレーションの間、電界効果トランジスター（ＦＥＴ）スイッチを流れる電流は、実質的にゼロに近いので、それらの両端の電圧降下は無視できる。
【００４４】
図６は、本発明の実施例を示す。この実施例では、ｐチャネル電界効果トランジスター（ＰＦＥＴ）は、ＯＣＤＬ端子／ピン３２０及びＶＲＥＦ５００の間及びＯＣＤＨ端子／ピン３１０及びＶＲＥＦ５００の間に用いられる。ＯＣＤＬ及びＯＣＤＨ端子／ピンの間の少なくとも２つのＰＦＥＴが共に導通する時、ＰＦＥＴは、内部基準電圧ＶＲＥＦを生成するために利用される。更に別の実施例では、ｎチャネル電界効果トランジスター（ＢＦＥＴ）により、ＰＦＥＴの１つ又は両方のセットを置き換えて良い。更に別の実施例では、ＰＦＥＴはＮＦＥＴを補完して良い。ＮＦＥＴのソース及びドレインは、ＰＥＦＴのソース及びドレインと並列に結合され、ゲートは共にオンに切り替えられるよう並列に結合される。他の実施例では、異なる種類のトランジスタースイッチ又は異なる種類のスイッチにより、ＰＥＦＴを置き換えて良い。
【００４５】
図６では、ＯＣＤ  Ｈｉｇｈキャリブレーション端子／ピンＯＣＤＨ３１０及びＶＲＥＦ５００の間で、第１の複数のＰＦＥＴ６０１Ａ−６０１ｍのソースは共に並列に結合され、ドレインは共に並列に結合される。ＯＣＤ  Ｌｏｗキャリブレーション端子／ピンＯＣＤＬ３２０及びＶＲＥＦ５００の間で、第２の複数のＰＦＥＴ６０２Ａ−６０２ｍのソースは共に並列に結合され、ドレインは共に並列に結合される。第１の複数のＰＦＥＴ６０１Ａ−６０１ｍの幅と長さは、スイッチが閉じられた時のスイッチ抵抗を変化させるため、それぞれ異なって良い。第２の複数のＰＦＥＴ６０２Ａ−６０２ｍの幅と長さもまた、スイッチが閉じられた時のスイッチ抵抗を変化させるため、それぞれ異なって良い。
【００４６】
ＰＦＥＴ６０１Ａ−６０１ｍ及びＰＦＥＴ６０２Ａ−６０２ｍは、同時に導通するトランジスターの数を選択的に制御することにより、及びトランジスターのゲートを駆動する制御信号６１０Ａ−６１０ｍ及び６１１Ａ−６１１ｍの電位を制御することにより、ＶＲＥＦ５００の選択可能な電位を生成するために利用されて良い。この方法では、ＯＣＤ  Ｈｉｇｈキャリブレーション端子／ピンＯＣＤＨ３１０及びＶＲＥＦ５００の間の抵抗値を、ＶＲＥＦ５００及びＯＣＤ  Ｌｏｗキャリブレーション端子／ピンＯＣＤＬ３２０の間の抵抗値と等しく設定し、電圧を２分の１に分割して良い。
【００４７】
スイッチ制御部５１０は、スイッチ制御信号ＰＤ０−ＰＤｍ、６１０Ａ−６１０ｍ及びスイッチ制御信号ＰＵ０−ＰＵｍ、６１１Ａ−６１１ｍを生成する時に、モード入力６５０に応じる。モード入力６５０が通常の場合、少なくとも１つのスイッチの対、つまりＰＦＥＴ６０１Ａ−６０１ｍの１つのＰＦＥＴを導通し、ＰＦＥＴ６０２Ａ−６０２ｍの１つのＰＦＥＴを導通することにより、内部基準電圧は、結合部ＶＲＥＦ５００に生成される。モード入力６５０がＯＣＤプルアップキャリブレーションの場合、プルアップキャリブレーション電圧は、結合部ＶＲＥＦ５００と結合され、ＰＦＥＴ６０１Ａ−６０１ｍの少なくとも１つ以上のＰＦＥＴを導通し、ＰＦＥＴ６０２Ａ−６０２ｍの何れも導通しない（つまり、６０２Ａ−６０２ｍは全てオフ）。モード入力６５０がＯＣＤプルダウンキャリブレーションの場合、プルダウンキャリブレーション電圧は、結合部ＶＲＥＦ５００と結合され、ＰＦＥＴ６０２Ａ−６０２ｍの少なくとも１つ以上のＰＦＥＴを導通し、ＰＦＥＴ６０１Ａ−６０１ｍの何れも導通しない（つまり、６０１Ａ−６０１ｍは全てオフ）。
【００４８】
ＶＲＥＦ５００は、複数の端子を有し、各デジタル入力受信部４００Ａ―４００ｎの入力と結合される。データ端子／ピンＤＱ１−ＤＱｎ  ６１４Ａ−６１４ｎのそれぞれは、各デジタル入力受信部４００Ａ―４００ｎの他の入力と結合される。キャリブレーションモードの場合、ＯＣＤＨ端子／ピン３１０及びＯＣＤＬ端子／ピン３２０から結合部ＶＲＥＦ５００へ選択的に結合されるキャリブレーション電圧は、入力受信部４００Ａ―４００ｎの比較器により利用され、データ端子／ピンＤＱ１−ＤＱｎ  ６１４Ａ−６１４ｎの電位と比較される。
【００４９】
データ端子／ピンＤＱ１−ＤＱｎ  ６１４Ａ−６１４ｎのデータバスは、単方向又は双方向のデータバスであって良い。単方向データバスでは、データ端子／ピンＤＱ１−ＤＱｎ  ６１４Ａ−６１４ｎはデータ入力端子／ピンである。双方向データバスでは、データ端子／ピンＤＱ１−ＤＱｎ  ６１４Ａ−６１４ｎはメモリー制御部のデータ入力／出力端子／ピンであり、それに結合されるオンチップ入力受信部及び出力ドライバーを有する。較正する対象であり及びデータ送信元であるオフチップ出力ドライバーは、対応するデータ端子／ピンＤＱ１−ＤＱｎ  ６１４Ａ−６１４ｎと結合される出力を有する。
【００５０】
データ端子／ピンＤＱ１−ＤＱｎ  ６１４Ａ−６１４ｎのそれぞれは、較正されるメモリー素子の各オフチップドライバー内にプルアップ及びプルダウンを有する。通常モードでは、結合部ＶＲＥＦ５００と選択的に結合される基準電圧は、入力受信部４００Ａ―４００ｎの比較器により利用され、データ端子／ピンＤＱ１−ＤＱｎ  ６１４Ａ−６１４ｎの電位と比較され、入力される信号の論理状態を決定する。
【００５１】
一般にデータ受信では、ＶＲＥＦは、電源線ＶＤＤＱ及びグランドの間の通常の中点で生成されることが望ましい。オンとオフを切り替えられるトランジスターの数は、中間電位を実質的に達成するよう、スイッチ制御部５１０により変化できる。しかしながら、ある場合には、例えば検査又は実験のような場合に、ＶＲＥＦの電位を中点から補正して設定することが望ましい。
【００５２】
通常モードで動作する場合、等しい電流量のＦＥＴを、ＯＣＤ  Ｌｏｗ及びＯＣＤ  Ｈｉｇｈピンに接続して良い。ＦＥＴのオン抵抗がプロセス、電圧、及び温度と共に変化しても、ＶＲＥＦ５００からＯＣＤＨ端子／ピン３１０の抵抗が、ＶＲＥＦ５００からＯＣＤＬ端子／ピン３２０の抵抗と等しくし、ＶＲＥＦの正確な中点を得るように、ＦＥＴを等価にすることが可能である。スイッチ制御部５１０はまた、スイッチ制御信号ＰＤ０−ＰＤｍ  ６１０Ａ−６１０ｍ及びスイッチ制御信号ＰＵ０−ＰＵｍ  ６１１Ａ−６１１ｍの種々の電位を生成し、ＰＦＥＴ６０１Ａ−６０１ｍ及びＰＦＥＴ６０２Ａ−６０２ｍのゲートに印加されるゲート電圧を変化し、そしてそれらＦＥＴが要求に応じてより等価になるよう又は等価にならないようＦＥＴの抵抗を変化させて良い。
【００５３】
キャリブレーションモードでは、ＯＣＤプルアップキャリブレーション及びＯＣＤプルダウンキャリブレーション、結合部ＶＲＥＦ５００の電位は、それぞれ上述のようにキャリブレーションのために設定される。キャリブレーションの間、電界効果トランジスター（ＦＥＴ）スイッチを流れる電流は、実質的にゼロに近づき、スイッチによる電圧降下は無視できる。
【００５４】
図７は、パッケージ集積回路７００を示す。パッケージ集積回路７００は、メモリー制御部２０２、メモリー制御部２０２’を有するプロセッサー２０１’、又はＤＤＲメモリーインターフェースを備える他の素子である。パッケージ集積回路７００は、半導体ダイ７０１及びパッケージ７０２を有する。パッケージ７０２は、ＯＣＤＨ端子／ピン７０４及びＯＣＤＬ端子／ピン７０６を有し、如何なる外部ＶＲＥＦ端子／ピンも有さない。ＯＣＤＨ端子／ピン７０４及びＯＣＤＬ端子／ピン７０６は、ピン又は異なる半導体パッケージの他の種類の端子であって良い。これらには、例えば、はんだバンプ、はんだボール、又は種々の種類のリード端子（例えば、直線のリード線、曲がったリード線、Ｊ字状リード、ガルウイング、Ｌ字状リード）及び半導体パッケージで用いられるリード線の無い端子がある。ＯＣＤＨ端子／ピン７０４及びＯＣＤＬ端子／ピン７０６は、選択的に複数の機能、つまりＯＣＤキャリブレーション及び内部ＶＲＥＦの生成を提供する。半導体ダイ７０１は、外部ＶＲＥＦ端子／ピンと接続するための如何なる外部ＶＲＥＦも備えない、ＯＣＤＨパッド７０７及びＯＣＤＬパッド７０９を有する。
【００５５】
本発明の実施例は、回路基板の素子の数を減少させ（例えば、分圧のための如何なる抵抗も有さない）、及びメモリー制御部のピン配列にあるピン（又はボールグリッド配列のボール配列にあるボール）の数を減少させる。本発明の実施例は、基準電圧を内部で生成し、精度を低下させず、又は複雑なアナログ回路を用いずに、外部ＶＲＥＦピン／端子を排除できる。
【００５６】
以上に説明し図示した特定の実施例は、単に説明を目的とし、広範な発明を制限するものではない。本発明は、図示され説明された特定の構成及び配置に限定されるものではない。当業者は、本発明に種々の変形がなされて良いことを理解するだろう。例えば、ＤＤＲメモリーインターフェースはＤＤＲメモリー制御部の範囲内で詳細に説明されたが、本発明の実施例は、類似の種類のインターフェースを有する他の種類の素子において実施できる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施例を利用して良い一般的なコンピューターシステムのブロック図を示す。
【図２Ａ】本発明の実施例を利用して良い中央演算処理装置のブロック図を示す。
【図２Ｂ】本発明の実施例を利用して良い別の中央演算処理装置のブロック図を示す。
【図２Ｃ】メモリー制御部により較正されて良い出力ドライバーを備えるメモリー素子を有するメモリーモジュールのブロック図を示す。
【図３】オフチップドライバー（ＯＣＤ）プルアップキャリブレーション及びオフチップドライバー（ＯＣＤ）プルダウンキャリブレーションをメモリー制御部において実行する構成要素のブロック図を示す。
【図４】ＯＣＤＨ及びＯＣＤＬキャリブレーション端子／ピンを用いて内部基準電圧生成の原理を示すブロック図である。
【図５Ａ】ＯＣＤモードでＯＣＤプルアップキャリブレーション電圧を生成するスイッチ設定のブロック図を示す。
【図５Ｂ】ＯＣＤモードでＯＣＤプルダウンキャリブレーション電圧を生成するスイッチ設定のブロック図を示す。
【図５Ｃ】通常モードで内部基準電圧を生成するスイッチ設定のブロック図を示す。
【図６】ＯＣＤモードでＯＣＤキャリブレーション電圧を提供し、通常モードで内部基準電圧を提供するトランジスタースイッチの例の図を示す。
【図７】外部基準電圧端子／ピンを持たないパッケージ集積回路のブロック図を示す。
【図１】
2007520839.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【国際調査報告】
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2007520839.tif 000015