(57)【要約】【課題】複合型インピーダンス補正バッファ回路を提供する。【解決手段】本発明の一実施例によって、回路を開示する。該回路は、その一部が目標インピーダンスを供給するために使用される複数のドライバスライスと、複数のドライバスライスの一部を選ぶためのデジタル整合論理と、プルアップとプルダウンとを整合させるようバイアス電圧を作るアナログ整合回路とを有する。
2007520904.tif 000002
【特許請求の範囲】
【請求項１】
その一部が目標インピーダンスを供給するために使用される複数のドライバスライスと、
該複数のドライバスライスの一部を選ぶためのデジタル整合論理と、
プルアップとプルダウンとを整合させるようバイアス電圧を作るアナログ整合回路とを有することを特徴とする回路。
【請求項２】
前記デジタル整合論理は、目標インピーダンスと参照レジスタとを有する群から選ばれた一つ又はそれ以上の項目に基づいて前記複数のドライバスライスの一部を選ぶことを特徴とする、請求項１記載の回路。
【請求項３】
前記目標インピーダンスは、ダイアルイン符号によって決められることを特徴とする、請求項２記載の回路。
【請求項４】
前記目標インピーダンスは、校正された供給源と参照テーブルとを有する群から選ばれた一つ又はそれ以上の項目に基づいて選ばれることを特徴とする、請求項２記載の回路。
【請求項５】
前記デジタル整合論理は、目的符号によって調整された基準と二進加重プルアップ／プルダウン構造とを比較するための回路を有することを特徴とする、請求項１記載の回路。
【請求項６】
前記デジタル整合論理は、前記比較をサンプリングするように状態機械を有することを特徴とする、請求項５記載の回路。
【請求項７】
前記二進加重プルアップ／プルダウン構造は、一定比率の最小の重み付けを有することを特徴とする、請求項５記載の回路。
【請求項８】
前記デジタル整合論理は、雑音に関する比較を低減するようにデジタルフィルタを有することを特徴とする、請求項１記載の回路。
【請求項９】
前記デジタル整合論理は、乱調を防ぐように丸め関数を有することを特徴とする、請求項１記載の回路。
【請求項１０】
夫々のドライバスライスは、非補償区間及び補償区間を有することを特徴とする、請求項１記載の回路。
【請求項１１】
前記非補償区間は、プルアップ回路とプルダウン回路とを有する群から選ばれた回路を有することを特徴とする、請求項２記載の回路。
【請求項１２】
前記補償区間は、プルアップ回路とプルダウン回路とを有する群から選ばれた回路を有することを特徴とする、請求項２記載の回路。
【請求項１３】
前記補償区間は、アナログ制御電圧によって補償されることを特徴とする、請求項２記載の回路。
【請求項１４】
ドライバとバッファとを有する群から選ばれることを特徴とする、請求項１記載の回路。
【請求項１５】
前記バイアス電圧は、プルアップをプルダウンに整合させることを特徴とする、請求項１記載の回路。
【請求項１６】
前記アナログ整合回路は、多数のドライバスライスから独立して動作することを特徴とする、請求項１記載の回路。
【請求項１７】
前記バイアス電圧は、全ての入出力（Ｉ／Ｏ）ドライバに分けられることを特徴とする、請求項１記載の回路。
【請求項１８】
前記プルアップ及び前記プルダウンは、所定の基準出力電圧で比較されることを特徴とする、請求項１記載の回路。
【請求項１９】
複数のドライバスライスを設け、
目標インピーダンスを供給するために前記複数のドライバスライスの一部を使用し、
前記複数のドライバスライスの一部を選ぶためのデジタル整合論理を設け、
プルアップとプルダウンとを整合させるようバイアス電圧を作るアナログ整合回路を設けることを特徴とする方法。
【請求項２０】
前記デジタル整合論理は、目標インピーダンスと参照レジスタとを有する群から選ばれた一つ又はそれ以上の項目に基づいて前記複数のドライバスライスの一部を選ぶことを特徴とする、請求項１９記載の方法。
【請求項２１】
前記目標インピーダンスは、ダイアルイン符号によって決められることを特徴とする、請求項２０記載の方法。
【請求項２２】
前記目標インピーダンスは、校正された供給源と参照テーブルとを有する群から選ばれた一つ又はそれ以上の項目に基づいて選ばれることを特徴とする、請求項２０記載の方法。
【請求項２３】
前記デジタル整合論理は、目的符号によって調整された基準と二進加重プルアップ／プルダウン構造とを比較することを特徴とする、請求項１９記載の方法。
【請求項２４】
前記デジタル整合論理は、前記比較をサンプリングすることを特徴とする、請求項２３記載の方法。
【請求項２５】
前記二進加重プルアップ／プルダウン構造は、一定比率の最小の重み付けを有することを特徴とする、請求項２３記載の方法。
【請求項２６】
前記デジタル整合論理は、雑音に関する比較を低減するようにデジタルフィルタを設けることを特徴とする、請求項１９記載の方法。
【請求項２７】
前記デジタル整合論理は、乱調を防ぐことを特徴とする、請求項１９記載の方法。
【請求項２８】
中央演算処理装置（ＣＰＵ）と、
画像を表示するようにＣＰＵに結合された表示装置と、
その一部が目標インピーダンスを供給するために使用される複数のドライバスライスと、
該複数のドライバスライスの一部を選ぶためのデジタル整合論理と、
プルアップとプルダウンとを整合させるようバイアス電圧を作るアナログ整合回路とを有することを特徴とする、コンピュータシステム。
【請求項２９】
前記ＣＰＵに結合された主要メモリを更に有することを特徴とする、請求項２８記載のコンピュータシステム。
【請求項３０】
前記画像を保存するよう前記表示装置に結合されたメモリを更に有することを特徴とする、請求項２８記載のコンピュータシステム。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔著作権に関する注意〕
本明細書は、著作権の保護を受けている物を含む。著作権者は、それが特許庁の特許の出願又は記録で明らかであるとき、如何なる人物によっても特許の開示の複製に対して異議を唱えないが、一方で著作権に対する全ての権利を何があろうとも留保する。
【０００２】
〔技術分野〕
概して、本発明は、電子回路の分野に関する。更に具体的には、本発明の実施例は、複合型インピーダンス補正バッファに関する。
【０００３】
〔背景〕
例えばダブルデータレート（ＤＤＲ）及びＤＤＲIIのメモリ制御器のようなプッシュプル式ドライバを使用する比較的高速なインターフェースは、信号の整合に対するインターフェースの要求を満たすために入出力（Ｉ／Ｏ）バッファのインピーダンス制御を必要とする。一般に、これらのインターフェースは、信号を発生するドライバの電圧の振れの中点に当たる基準電圧（Vref）を使用する。
【０００４】
ドライバ・インピーダンス制御に対する二つの重要な必要条件が存在する。第一の必要条件として、ドライバは、その電圧の振れの中央がほぼ基準電圧であって、電圧余裕を最大限にするように、プルアップ及びプルダウンのインピーダンスの整合を厳密に保たなければならない。このことは、例えば折り返しのような信号の整合性問題を扱う際に重要となりうる。
【０００５】
バッファのインピーダンス制御に対する第二の必要条件は、ドライバの全ての目標インピーダンスを保持することである。例えば、ドライバは、18Ω±10%のインピーダンスをしていなければならない。この許容範囲は、プルアップ／プルダウンのインピーダンス整合に対する要求よりも緩い。
【０００６】
一般に金型の面積が小さければ小さいほど、メモリ制御器の製造費用は安くなる。従って、費用を引き下げるために、ドライバを支持するために使用できる面積は制限されても良い。このことは、従来技術で見られるように、インピーダンスに対する要求とは相容れない。
【０００７】
この問題を解決するための最新のアプローチの一つは、目標インピーダンスを整合する必要があるときに切替えられるデジタル制御区間を使用することである。このような解決法において、プルアップのインピーダンス特性が多くの場合、全ての工程、電圧、及び温度（PVT）に関してプルダウンとは異なるので、プルアップ及びプルダウン用の制御ラインは、概して分けられている。
【０００８】
デジタル区間の選択は、相対的に更に小さなサイズのドライバを提供する。しかし、完全なデジタル方式は、プルアップ及びプルダウンが厳密に整合されることを可能にするために細かい粒度を必要とする。プルダウン及びプルアップの区間選択に対するインピーダンスラインの所要数は、また、経路指定に関する問題を引き起こしうる。
【０００９】
他のアプローチは、完全なアナログ方式を使用することである。この場合、アナログバイアスは、所望のプルアップ及びプルダウンのインピーダンスを与えるように調整される。この方法は、細かい粒度を有する相対的に更に少数の制御ラインを提供する。しかし、この方法は、一つには、プルアップ及びプルダウンのトランジスタが所望のインピーダンスを達成するために増大する必要があるので、更に大きなサイズのドライバを潜在的に必要とする。
【００１０】
〔詳細な説明〕
本発明を以下の実施例で説明するが、本発明は添付の図の形状に限定されない。これらの図において、同じ参照符号は、同一又は類似する要素を表わす。
【００１１】
本発明を詳細に説明する際に、本発明が十分に理解されるために、多数の特定の詳細が述べられている。しかし、これらの詳細な説明がなくとも本発明が実施されうることは、当業者にとって明白である。また、本発明が分かりにくくなることを避けるために、既知の構造及びドライバは、詳細な説明においてではなくブロック図において示されている。
【００１２】
明細書中の「一実施例」又は「一つの実施例」の参照は、その実施例に関して記述されている特定の特性、構造又は特徴が本発明の少なくとも一つの実施例に含まれていることを意味する。明細書中の様々な箇所での「一実施例において」というフレーズの出現は、必ずしも全て同じ実施例を参照しているわけではない。
【００１３】
図１は、本発明の実施例によるコンピュータシステム100の基本ブロック図を示す。コンピュータシステム100は、バス105に結合された中央演算処理装置（ＣＰＵ）102を有する。一実施例において、ＣＰＵ102は、カリフォルニア州サンタクララのインテル社から販売されているペンティアム（登録商標）IIプロセッサ系、ペンティアム（登録商標）IIIプロセッサ、ペンティアム（登録商標）IVプロセッサを含むペンティアム（登録商標）系プロセッサの中の一つである。あるいは、例えばインテル社のエックススケール・プロセッサ、インテル社のバニアス・プロセッサ、英国ケンブリッジのアーム株式会社から販売されているアーム・プロセッサ、又はテキサス州ダラスのテキサス・インスツルメンツ株式会社から販売されているオーマップ・プロセッサ（拡張されたアームに基づくプロセッサ）等のような他のＣＰＵが使用されても良い。
【００１４】
チップセット107もバス105に結合される。チップセット107は、メモリ制御ハブ（ＭＣＨ）110を有する。ＭＣＨ110は、主要システムメモリ115に結合されたメモリ制御器を有する。主要システムメモリ115は、ＣＰＵ102又はシステム100に含まれる他の装置によって実行される命令のデータ及び系列を保存する。一実施例において、主要システムメモリ115は、動的ランダムアクセスメモリ（ＤＲＡＭ）を有するが、主要システムメモリ115は、他のメモリ形式を使用して実施されても良い。例えば複合ＣＰＵ及び／又は複合システムメモリのような更なる装置がバス105に結合されても良い。
【００１５】
ＭＣＨ110はまた、画像アクセラレータ130に結合された画像インターフェース113を有しても良い。一実施例において、画像インターフェース113は、画像専用高速バス（ＡＧＰ）を介して画像アクセラレータ130に結合されている。ＡＧＰは、カリフォルニア州サンタクララのインテル社によって開発されたＡＧＰ規格改訂版２．０に従って動作する。本発明の一実施例において、平面パネル表示は、例えば、映像メモリ又はシステムメモリのような記憶装置で保存された画像のデジタル表示を、平面パネル画面によって読み取られて、表示される表示信号に変換する信号変換器を介して、画像インターフェース113に結合される。表示装置によって作られた表示信号は、平面パネル表示モニタによって読み取られて、その後表示される前に、様々な制御装置を通っても良いことが想定される。
【００１６】
更に、ハブインターフェースが、ハブインターフェースを介して入出力制御ハブ（ＩＣＨ）140にＭＣＨ110を結合する。ＩＣＨ140は、コンピュータシステム100内で入出力（Ｉ／Ｏ）装置へのインターフェースを提供する。ＩＣＨ141は、ペリフェラル・コンポーネント・インターコネクト（ＰＣＩ；周辺機器相互接続）バスに結合されても良い。ＰＣＩバスは、オレゴン州ポートランドのＰＣＩ特別利益団体によって開発された規格改訂版２．１を順守している。従って、ＩＣＨ140は、ＰＣＩバス142へのインターフェースを提供するＰＣＩブリッジ146を有する。ＰＣＩブリッジ146は、ＣＰＵ102と周辺装置との間のデータ経路を提供する。
【００１７】
ＰＣＩバス142は、音声装置150とディスク駆動部155とを有する。しかし、他の装置がＰＣＩバス142に結合されても良いことは、当業者にとって明白である。更に、ＣＰＵ102及びＭＣＨ110がシングルチップを形成するよう組み合わされうることは、当業者にとって明白である。更に、画像アクセラレータ130は、他の実施例においてＭＣＨ110内に含まれても良い。
【００１８】
更に、他の周辺装置がまた、様々な実施例においてＩＣＨ140に結合されても良い。例えば、このような周辺装置は、インテグレイテッド・ドライブ・エレクトロニクス（ＩＤＥ）又は小型コンピュータ用周辺機器インターフェース（ＳＣＳＩ；スカジ）ハードウェア駆動部、ユニバーサルシリアルバス（ＵＳＢ）ポート、キーボード、マウス、パラレルポート、シリアルポート、フロッピー（登録商標）ディスク駆動部、デジタル出力サポート（例えばデジタル映像インターフェース（ＤＶＩ））等を有しても良い。更に、コンピュータシステム100は、その動作のために以下の供給源のうちの一つ又はそれ以上から電力を受けるように想定される。供給源には、電池、交流（ＡＣ）コンセント（例えば、変換器及び／又はアダプタを介する。）、自動車用電源、飛行機用電源等がある。
【００１９】
図２は、本発明の実施例による複合型補正バッファ回路200の基本構成図を示す。回路200は、接地とデジタルインピーダンス整合論理204との間に結合されたインピーダンス基準200を有する。回路200は、プルアップ／プルダウンアナログ整合回路206と、二つ又はそれ以上のドライバスライス208とを更に有する。
【００２０】
ドライバスライスは、夫々のスライスでアナログ式プルアップ／プルダウン整合を有する（206を利用することによる。）デジタル方式で選択可能なスライス（204を利用することによる。）であっても良いことが想定される。本発明の様々な実施例において、スライスは、設計要求によって二進で、又は等しく重み付けされる。必要ならば四つ以上のスライスが設けられても良いことも想定される。図２で示された本発明の実施例に対して、ただ一つのデジタル選択ライン（210）及び一つのアナログバイアスライン（214）をドライバのインピーダンスを適切に制御するために必要とする。
【００２１】
本発明の一実施例において、ドライバスライス208は、出力パッドに共に接続されている。本発明の他の実施例において、出力インピーダンスは、適切な数のドライバスライス208をオンとすることによって制御される。ドライバスライス208は、調整可能なＰ形又はＮ形出力段で形成されても良い（図３及び図４に関して夫々論じるように。）。
【００２２】
図３は、本発明の実施例によるＮ形出力段回路300の基本回路図を示す。本発明の一実施例において、回路300は、図２のドライバスライス208の実施を表わす。回路300は、電源（Vcc）と接地との間に結合された二つのＮ形トランジスタ（302及び304）と一つのP形トランジスタ306とを有する。
【００２３】
本発明の実施例によれば、トランジスタには、例えば金属酸化膜半導体ＦＥＴ（ＭＯＳＦＥＴ）のような電界効果トランジスタ（ＦＥＴ）が使用される。本発明の他の実施例において、アナログバイアス電圧（トランジスタ304のゲート電圧）は、Ｐ形出力トランジスタ（トランジスタ306のゲート電圧）にその大きさを整合させるようにＮ形出力段に印加される。
【００２４】
図４は、本発明の実施例によるＰ形出力段回路400の基本回路図を示す。本発明の一実施例において、回路400は、図２のドライバスライス208の実施を表わす。回路400は、電源（Vcc）と接地との間に結合された二つのP形トランジスタ（402及び404）と一つのN形トランジスタ406とを有する。
【００２５】
本発明の実施例によれば、この場合トランジスタには、例えば金属酸化膜半導体ＦＥＴ（ＭＯＳＦＥＴ）のような電界効果トランジスタ（ＦＥＴ）が使用されても良い。本発明の他の実施例において、アナログバイアス電圧（トランジスタ402のゲート電圧）は、Ｐ形出力トランジスタ（トランジスタ406のゲート電圧）にその大きさを整合させるようにＮ形出力段に印加される。本発明の様々な実施例に関して（例えば図４に関して論じられたような。）、調整可能なプルアップ（P形MOSFET）が使用されても良い。
【００２６】
図５は、本発明の実施例によるP形出力段回路500の基本回路図を示す。本発明の一実施例において、回路500は、図２のドライバスライス208の実施を表わす。回路500は、回路規模を低減するように部分的に図４の回路400と並列結合されたトランジスタ500を有する。更に具体的には、回路400の調整可能な段は、直列接続された二つのトランジスタ（即ち402及び404）を有するので、それらの大きさは、トランジスタが調整可能でなかった場合に比べて約二倍の大きさを有する。図示されるように、トランジスタ502は、Vccと出力パッドとの間に結合されており、そのゲートは、トランジスタ404のゲートに結合されている。本発明の他の実施例において、その回路規模は、出力段が工程、電圧、及び／又は温度変化に対してバランス保たれうるように決定される。
【００２７】
図６は、本発明の実施例によるスライスの実施が可能である回路600の基本構成図を示す。本発明の一実施例において、回路600は、図２のデジタルインピーダンス整合論理204を実施する。目標インピーダンスを達成するために必要とされるスライスの数をデジタル式に選ぶために、インピーダンス基準が使用されても良い。本発明の実施例において、図６で図示されるように、これは、アナログバイアス604（例えば図２の抵抗器202のような外部／基準抵抗器。）と対照的にプルアップデバイス602を切替えることによって成される。アナログバイアス604は、抵抗器606を更に有する。図６で図示されるように、結果として生じるバイアス信号は、例えば広範囲な目標インピーダンスの選択が対照的に調整されることを可能にするように、二進である幾つかの他のプルアップデバイス（例えばトランジスタ。）に入力されても良い。
【００２８】
本発明の一実施例において、二進のプルダウンデバイス608は、プルアップ基準と対照的にデジタル式に調整される。これらのプルダウンデバイス608は、実際のドライバのスライスの半分と等しいインピーダンス粒度で実際のドライバのプルダウンの強さを表わしうる。本発明の実施例において、これは、幾つかのプルダウンデバイス608をオンとし、プルアップ602及びプルダウン608のデバイス間の電圧（例えば、図の区間セルアウト信号612を使用することによる。）が基準614（例えばVccQ/2）を上回るか、あるいは下回るかのいずれの場合であるかを確認するように、符号（プルダウンセル610）を適用することによって成される。そのとき、プラス／マイナスビット615は、状態機械616に供給されても良い。状態機械616は、サンプルフロップ（618）及びアップダウンカウンタ（620）として考えられても良い。本発明の実施例において、幾つかのサンプルフロップが不安定性を回避するために使用されても良い。
【００２９】
本発明の実施例によれば、回路600は、インピーダンス測定及びサンプリング雑音の粒度による“乱調”を回避するための幾つかの特徴を提供すると想定されている。一般にたとえPVTの変動が生じなかったとしても、デジタル制御が同じ二つの値の間で絶えず切り替えられるときに乱調は存在する。本発明の一実施例において、一つの特徴は、補償の粒度がドライバスライスの粒度の半分であることである。丸め関数が使用されるとき、プルダウン制御で生ずる切り替えが、スライスを選択するために使用される実際の制御に影響を及ぼすとは考えられない。本発明の更なる実施例において、他の特徴は、雑音を有するサンプルに対するシステムの応答を低減するデジタルフィルタである。
【００３０】
本発明の他の実施例において、目標インピーダンスは、校正された供給源及び／又は参照テーブルに基づいて選択される。本発明の更なる他の実施例において、デジタル整合論理は、目的符号によって増減された基準と二進加重スライス構造とを比較するための回路を有する。本発明の異なる実施例において、デジタル整合論理は、補償をサンプリングするための状態機械を有する。本発明の更なる他の実施例において、二進加重スライス構造は、一定比率（例えば半分のスライス）の最小重み付けを有する。本発明の更なる実施例において、デジタル整合論理は、補償に関連する雑音を低減するためのデジタルフィルタを有する。
【００３１】
本発明の一実施例において、プルダウンデバイス608に入力された符号は、有効にされるべきドライバスライスの数に直接的に変換される。これは、デバイス規模を注意深く選択することによって達成されうる。校正された符号で選択可能な基準プルアップと一定の大きさ比率とをドライバスライスのプルダウンデバイス間で有し、プルダウンデバイスを調整することによって、ドライバは、如何なる選択可能なインピーダンスにも調整されうると想定される。これは、本発明の実施例において、工程及びドライバの大きさによって限定されうる。本発明の更なる実施例において、外部／基準抵抗器の値（例えば図２の202）及び／又は調整可能なプルアップ基準符号を設定することによって、目標インピーダンスは最適な値に設定される。
【００３２】
図７及び図８は、本発明の実施例による調整可能なプルアップ（図７）及び調整可能なプルダウン（図８）に対するプルアップ／プルダウンアナログ整合バイアス回路700及び800の基本回路図を示す。本発明の一実施例において、回路700及び800は、図２のプルアップ／プルダウンアナログ整合回路206を実施するために使用されうる。図７及び図８で図示されるように、プルアップ／プルダウン整合は、アナログ制御ループによって成し遂げられても良い。
【００３３】
本発明の実施例において、トランジスタは、ドライバスライスを整合させるように増減され、構成される。演算増幅器（702及び802）は、ゲートバイアス（夫々704及び804）を発生するために使用され、ゲートバイアスは、プルアップ（図６の602）及びプルダウン（図６の608）のデバイスによって形成された電圧ドライバにかかる定電圧（例えばVccQ/2）を保持するために必要とされる。本発明の他の実施例において、発生したゲート電圧は、ドライバスライスの全てに印加される。デバイスの飽和によって生じた非線形な影響によって、出力段を削除するか、あるいはVcc/2以外の異なる基準電圧を使用することが必要とされうる。
【００３４】
本発明の一実施例において、回路700は、Vccと結節点709との間に結合されたトランジスタ706を有する（これは、また、演算増幅器702の入力にも接続されている）。回路700は、結節点709とトランジスタ710との間に結合されたトランジスタ708を更に有する。トランジスタ706及び708のゲートは接地に接続されている。トランジスタ710のゲートは、演算増幅器702の出力（704）に結合されている。回路700は、また、結節点709と接地との間に結合されたトランジスタ714を有する。トランジスタ714のゲートは、Vccに結合されている。
【００３５】
本発明の一実施例において、回路800は、Vccとトランジスタ808及び810との間に結合されたトランジスタ806を有する。トランジスタ806のゲートは接地に接続されている。トランジスタ810は、また、結節点811に結合されている（この結節点は、更に、演算増幅器802の入力に結合されている。）。トランジスタ808は、図示されているように接地に結合されている。トランジスタ808及び810のゲートは、両方ともVccに結合されている。回路800は、結節点811と接地との間に結合されたトランジスタ812を更に有する。トランジスタ812のゲートは、演算増幅器802の出力（804）に結合されている。図７及び図８で図示されているように、演算増幅器は両方とも（702及び802）、入力としてVcc/2を供給されている・
本発明の更なる実施例において、平均的な不一致は、アナログ技術（例えば図７及び図８に関して論じられたような。）を使用する際に設計上平均で７ｍＶまで低減されうると考えられる。１．８Ｖの信号送信レベルで、これは０．４％以下の誤差を表わす。
【００３６】
本発明の実施例によれば、複合型インピーダンス補償バッファは、結合した完全なデジタル方式及び完全なアナログ方式の設計として動かされ、優れたプルアップ／プルダウン整合を保持する一方で、小さな範囲で校正されたドライバを作ることが開示される。本発明の更なる実施例において、プルアップインピーダンスは、全てのバッファの目標インピーダンスがデジタル制御ループによって決定される一方で、アナログ制御ループによってプルダウンに比較的正確に整合される。本発明の他の実施例によれば、これは、デジタル方式の領域のような低減された低減された領域以外に、デジタル方式のアナログ回路の比較的正確な整合を有するドライバをもたらす。
【００３７】
本発明の多数の代案及び変形は、前述した説明を読むことによって当業者にとって明らかとなることは確かであるので、図によって示されて、説明された如何なる特定の実施例も決して限定的に考えられないことが理解されるべきである。従って、様々な実施例の詳細の言及は、特許請求の範囲の適用範囲を限定するものではなく、本発明の要素に関するそれらの特徴を列挙したに過ぎない。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例によるコンピュータシステム100の基本ブロック図を示す。
【図２】本発明の実施例による複合型補正バッファ回路200の基本構成図を示す。
【図３】本発明の実施例によるＮ形出力段回路300の基本回路図を示す。
【図４】本発明の実施例によるＰ形出力段回路400の基本回路図を示す。
【図５】本発明の実施例によるＰ形出力段回路500の基本回路図を示す。
【図６】本発明の実施例によるスライスの実施が可能である回路600の基本構成図を示す。
【図７】本発明の実施例による調整可能なプルアップに対するプルアップ／プルダウンのアナログ整合バイアスの基本回路図を示す。
【図８】本発明の実施例による調整可能なプルダウンに対するプルアップ／プルダウンのアナログ整合バイアスの基本回路図を示す。
【図１】
2007520904.tif 000003
【図２】
2007520904.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007520904.tif 000009
【図８】
2007520904.tif 000010
【国際調査報告】
2007520904.tif 000011
2007520904.tif 000012