(57)【要約】【課題】  ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を有する集積回路を提供することにある。【解決手段】  第１の歪みは、ＮＦＥＴではなくＰＦＥＴのみのソースおよびドレイン領域内に配置されたシリコン・ゲルマニウムなどの格子不整合半導体層を介してＮＦＥＴではなくＰＦＥＴのチャネル領域に加えられる。ＰＦＥＴおよびＮＦＥＴを形成するプロセスが提供される。ＰＦＥＴのソースおよびドレイン領域になるためのエリア内にトレンチがエッチングされ、それに隣接するＰＦＥＴのチャネル領域に歪みを加えるために、格子不整合シリコン・ゲルマニウム層をそこにエピタキシャル成長させる。シリコン・ゲルマニウム層の上にシリコンの層を成長させ、シリコンの層からサリサイドを形成して、低抵抗ソースおよびドレイン領域を提供することができる。【選択図】  図１
2007501526.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型電界効果トランジスタ（ＰＦＥＴ）とｎ型電界効果トランジスタ（ＮＦＥＴ）とを含む相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを有する集積回路において、第１の歪みが、前記ＮＦＥＴではなく前記ＰＦＥＴのソース領域およびドレイン領域内に配置された半導体層を介して前記ＮＦＥＴではなく前記ＰＦＥＴのチャネル領域に加えられ、前記ＰＦＥＴおよび前記ＮＦＥＴの前記チャネル領域内に配置された単結晶半導体に対して前記半導体層が格子不整合である集積回路。
【請求項２】
前記ＰＦＥＴおよび前記ＮＦＥＴの前記チャネル領域が第１の半導体の単結晶領域内に配置され、前記格子不整合の前記半導体層が前記第１の半導体の前記単結晶領域の上に配置された第２の半導体の層を含む、請求項１に記載の集積回路。
【請求項３】
前記第１の半導体の前記単結晶領域が前記ＰＦＥＴのゲート・スタックのゲート誘電体のレベルによって画定された主表面を有し、前記第２の半導体の前記層が前記主表面より下に配置された上面を有する、請求項２に記載の集積回路。
【請求項４】
前記第２の半導体の前記層の上に配置された前記第１の半導体の単結晶層をさらに有する、請求項３に記載の集積回路。
【請求項５】
前記第１の半導体が本質的に、シリコン、シリコン・ゲルマニウム、および炭化珪素からなるグループから選択された半導体からなり、前記第２の半導体が本質的に前記第１の半導体とは異なる他の半導体からなり、前記他の半導体がシリコン、シリコン・ゲルマニウム、および炭化シリコンからなるグループから選択される、請求項２に記載の集積回路。
【請求項６】
前記第１の半導体が本質的にシリコンからなり、前記第２の半導体が本質的にシリコン・ゲルマニウムからなる、請求項２に記載の集積回路。
【請求項７】
前記第１の半導体が本質的に、ｘ１およびｙ１が百分率であり、ｘ１＋ｙ１＝１００％であり、ｙ１が少なくとも１％である第１の式Ｓｉx1Ｇｅy1によるシリコン・ゲルマニウムからなり、前記第２の半導体が本質的に、ｘ２およびｙ２が百分率であり、ｘ２＋ｙ２＝１００％であり、ｙ２が少なくとも１％である第２の式Ｓｉx2Ｇｅy2によるシリコン・ゲルマニウムからなり、ｘ１がｘ２に等しくなく、ｙ１がｙ２に等しくない、請求項２に記載の集積回路。
【請求項８】
前記第１の歪みが圧縮歪みである、請求項１に記載の集積回路。
【請求項９】
前記第２の半導体が本質的に、少なくとも１％のゲルマニウム含有量を有するシリコン・ゲルマニウムからなる、請求項６に記載の集積回路。
【請求項１０】
前記ＰＦＥＴおよび前記ＮＦＥＴのそれぞれが、前記ＰＦＥＴおよび前記ＮＦＥＴのゲート導体、ソース領域、およびドレイン領域に接触するシリサイドの層をさらに有する、請求項４に記載の集積回路。
【請求項１１】
前記シリサイドが本質的にコバルトのシリサイドからなる、請求項１０に記載の集積回路。
【請求項１２】
それぞれが基板の単結晶シリコン領域内に配置されたチャネル領域を有するｐ型電界効果トランジスタ（ＰＦＥＴ）とｎ型電界効果トランジスタ（ＮＦＥＴ）とを含む相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを有する集積回路において、第１の歪みが、本質的に前記ＮＦＥＴではなく前記ＰＦＥＴのソース領域およびドレイン領域内に配置されたシリコン・ゲルマニウムからなる埋込み格子不整合半導体層を介して前記ＮＦＥＴではなく前記ＰＦＥＴの前記チャネル領域に加えられ、前記シリコン・ゲルマニウムが、ｘおよびｙが百分率であり、それぞれが少なくとも１％であり、ｘにｙを加えると１００％になる式ＳｉxＧｅyによる割合を有する、集積回路。
【請求項１３】
ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を製作する方法であって、前記ＮＦＥＴおよび前記ＰＦＥＴがそれぞれチャネル領域を有し、前記ＰＦＥＴの前記チャネル領域が第１の歪みを有し、前記ＮＦＥＴの前記チャネル領域が前記第１の歪みを有しておらず、前記方法が、
第１の半導体の単結晶領域の主表面の上にＰＦＥＴゲート・スタックおよびＮＦＥＴゲート・スタックを形成するステップであって、前記ＰＦＥＴゲート・スタックおよび前記ＮＦＥＴゲート・スタックのそれぞれが、ゲート誘電体と、その上に形成されたゲート導体と、前記ゲート導体の上に形成されたキャップ層と、前記ゲート導体の側壁上に形成された第１のスペーサとを含むステップと、
前記ＮＦＥＴゲート・スタックの両側の前記単結晶領域の前記主表面が陥凹されない（くぼまない）ように保護しながら、前記ＰＦＥＴゲート・スタックの両側の前記単結晶領域を陥凹させるステップと、
第２の半導体の層が前記ＮＦＥＴゲート・スタックの両側の前記単結晶領域上で成長しないように防止しながら、前記陥凹によって露出された前記単結晶領域のエリア内で前記第２の半導体の層を成長させるステップであって、前記ＰＦＥＴの前記チャネル領域に前記第１の歪みを加えるために前記第１の半導体に対して前記第２の半導体が格子不整合であるステップと、
前記ＰＦＥＴを形成するために前記ＰＦＥＴゲート・スタックの前記両側にソース領域およびドレイン領域を形成し、前記ＮＦＥＴを形成するために前記ＮＦＥＴゲート・スタックの前記両側にソース領域およびドレイン領域を形成するステップと、
を有する方法。
【請求項１４】
前記単結晶領域の前記主表面の下に第２の半導体の前記層を陥凹させるステップをさらに有する、請求項１３に記載の方法。
【請求項１５】
陥凹させた前記第２の半導体層の上に前記第１の半導体の層を成長させるステップをさらに有する、請求項１４に記載の方法。
【請求項１６】
前記ＰＦＥＴおよび前記ＮＦＥＴの前記ソース領域およびドレイン領域の上に自己整合シリサイド（サリサイド）を形成するステップをさらに有する、請求項１５に記載の方法。
【請求項１７】
前記ＰＦＥＴおよび前記ＮＦＥＴの前記ゲート導体のポリシリコン部分の上に自己整合シリサイド（サリサイド）を形成するステップをさらに有する、請求項１６に記載の方法。
【請求項１８】
前記シリサイドがコバルトのシリサイドを含む、請求項１７に記載の方法。
【請求項１９】
前記第１の半導体がシリコンを有し、前記第２の半導体がシリコン・ゲルマニウムを有し、前記シリコン・ゲルマニウムが少なくとも１％のゲルマニウム含有量を有する、請求項１５に記載の方法。
【請求項２０】
前記格子不整合の前記第２の半導体が前記ＰＦＥＴの前記チャネル領域に圧縮歪みを加える、請求項１９に記載の方法。
【請求項２１】
前記ソース領域およびドレイン領域を形成する前記ステップが、前記ＰＦＥＴゲート・スタックおよび前記ＮＦＥＴゲート・スタックから前記第１のスペーサを除去するステップと、前記ＰＦＥＴゲート・スタックおよび前記ＮＦＥＴゲート・スタックの側壁上に第２のスペーサを形成するステップとをさらに含む、請求項１３に記載の方法。
【請求項２２】
前記第２のスペーサが前記第１のスペーサより大きい厚さを有する、請求項２１に記載の方法。
【請求項２３】
前記単結晶領域の露出エリアおよび前記第１の半導体の前記層にハロー注入（インプラント）をするステップをさらに有する、請求項２１に記載の方法。
【請求項２４】
前記単結晶領域の露出エリアおよび前記第１の半導体の前記層に拡張注入をするステップをさらに有する、請求項２１に記載の方法。
【請求項２５】
前記第２のスペーサに横方向に接触する第３のスペーサを形成するステップと、前記単結晶領域の露出エリアおよび前記第１の半導体の前記層にソースおよびドレイン領域を注入するステップとをさらに有する、請求項２２に記載の方法。
【請求項２６】
前記ＮＦＥＴゲート・スタックの前記両側の前記単結晶領域が陥凹されないようにパターン化されたブロック・マスクによって防止される、請求項１３に記載の方法。
【請求項２７】
前記ＮＦＥＴゲート・スタックの前記両側の前記単結晶領域に第１のコーティングを施すことにより、前記第２の半導体層が前記ＮＦＥＴゲート・スタックの前記両側の前記単結晶領域上で成長しないように防止される、請求項１３に記載の方法。
【請求項２８】
前記コーティングが、前記ＰＦＥＴゲート・スタックおよび前記ＮＦＥＴゲート・スタックの上を含む前記単結晶領域の露出表面の上に共形的に形成される、請求項２７に記載の方法。
【請求項２９】
前記ＰＦＥＴスタックの前記両側の前記単結晶領域の前記陥凹させるステップを停止するステップと、前記陥凹させるステップにより露出された前記単結晶領域の前記エリア上に第２のコーティングを形成するステップと、その後、前記第２の半導体が前記第２のコーティングによって保護されたエリア内で成長しないように前記陥凹させるステップを続行するステップとをさらに有する、請求項２８に記載の方法。
【請求項３０】
前記第２の半導体の前記層上に前記第１の半導体の層を成長させるステップをさらに有する、請求項２９に記載の方法。
【請求項３１】
前記第１の半導体がシリコンを有し、前記第２の半導体がシリコン・ゲルマニウムを有し、前記シリコン・ゲルマニウムが少なくとも１％のゲルマニウム含有量を有する、請求項３０に記載の方法。
【請求項３２】
前記第２の半導体が前記第１の歪みを圧縮歪みとして加える、請求項２９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製作に関し、より具体的には、格子不整合（lattice-mismatched）のソース領域およびドレイン領域を有する歪み半導体相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを形成する装置（集積回路）および方法に関する。
【背景技術】
【０００２】
理論的研究および経験的研究のいずれでも、トランジスタの伝導チャネルに歪みが加えられると、トランジスタによる担体（キャリア）移動度が大幅に増加することが立証されている。ｐ型電界効果トランジスタでは、伝導チャネルに圧縮（compressive）縦歪みを加えることは、ＰＦＥＴの駆動電流を増加するものとして知られている。しかし、その同じ歪みがＮＦＥＴの伝導チャネルに加えられた場合、そのパフォーマンスは低下する。
【０００３】
これまで、ＮＦＥＴの伝導チャネルに引張（tensile）縦歪みを加え、ＰＦＥＴの伝導チャネルに圧縮縦歪みを加えることが提案されてきた。このような提案は、チップのＰＦＥＴまたはＮＦＥＴ部分のマスキングを伴い、歪みを加えるために浅いトレンチ分離領域で使用される材料を変更する、マスクされたプロセスに焦点を合わせてきた。また、この提案は、スペーサ構造体内に存在する固有応力を調節することに集中させたマスクされたプロセスも含んでいる。
【０００４】
シリコン・ゲルマニウムは、歪みシリコン・トランジスタ・チャネルを形成する際に使用するための望ましい格子不整合の半導体である。第１の半導体と第２の半導体が互いに格子不整合になったときに第１の半導体を第２の半導体の単結晶の上に成長させると、歪みが引き起こされる。シリコンとシリコン・ゲルマニウムは、もう一方の上に一方が成長することによって引張または圧縮のいずれかになりうる歪みを発生するように、互いに格子不整合になっている。
【０００５】
シリコン・ゲルマニウムは、シリコン結晶構造と位置合せされた結晶構造を有するシリコン上でエピタキシャル成長する。しかし、シリコン・ゲルマニウムは通常、シリコンより大きい結晶構造を有するので、エピタキシャル成長したシリコン・ゲルマニウムは内部で圧縮された状態になる。
【０００６】
歪みシリコンを使用する他の提案では、シリコン・ゲルマニウムが基板全体の単結晶層を形成する。このようなケースでは、シリコン・ゲルマニウム層内に転位（dislocation）を形成することにより、歪みが解放されるので、シリコン・ゲルマニウム層は緩和された層（relaxed layer）として知られている。緩和されたＳｉＧｅ結晶領域上で単結晶シリコン層をエピタキシャル成長させると、エピタキシャル成長したシリコン結晶内に引張歪みが発生する。この結果、電子移動度が改善され、これによりＮＦＥＴのパフォーマンスを改善することができる。
【０００７】
しかし、このような技法ではＳｉＧｅが緩和されることが必要であり、これはＳｉＧｅ層が非常に厚く、すなわち、０．５〜１．０μｍであることが必要である。正孔移動度の改善は獲得しがたいものである。というのは、そのようにするには、ＳｉＧｅ層のゲルマニウムの割合が大きいことが必要であり、その結果、ＳｉＧｅ結晶内に過剰転位が発生し、歩留まりの問題を引き起こす可能性があるからである。さらに、処理コストは極端に高くなる可能性がある。
【０００８】
膜の品質を改善するために、段階的Ｇｅ濃度および化学機械的研磨方法などのその他の技法が使用される。しかし、これらの技法は高いコストおよび高い欠陥密度に悩まされる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、厚いＳｉＧｅ結晶領域を使用せずにＰＦＥＴのチャネル領域内に歪みを引き起こすことが望ましいであろう。比較的薄いエピタキシャル成長ＳｉＧｅを使用してデバイスのチャネル領域内に所望の歪みを引き起こすことが望ましいであろう。
【００１０】
さらに、ＰＦＥＴのソース領域およびドレイン領域内にＳｉＧｅのエピタキシャル層を成長させることにより、ＰＦＥＴのチャネル領域内の正孔移動度を増加するように圧縮歪みを引き起こすことが望ましいであろう。
【００１１】
さらに、ＮＦＥＴのチャネル領域内に同じ歪みを引き起こさずにＰＦＥＴのチャネル領域内に所望の歪みを加えるためのプロセスを提供することが望ましいであろう。
【課題を解決するための手段】
【００１２】
本発明の一態様により、集積回路のｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）が提供される。第１の歪みは、ＮＦＥＴではなくＰＦＥＴのみのソースおよびドレイン領域内に配置されたシリコン・ゲルマニウムなどの格子不整合の半導体層を介してＮＦＥＴではなくＰＦＥＴのチャネル領域に加えられる。ＰＦＥＴおよびＮＦＥＴを形成するプロセスが提供される。ＰＦＥＴのソース領域およびドレイン領域になるためのエリア内にトレンチがエッチングされ、それに隣接するＰＦＥＴのチャネル領域に歪みを加えるために、格子不整合のシリコン・ゲルマニウム層をそのトレンチ内にエピタキシャル成長させる。
【００１３】
本発明の一態様では、シリコン・ゲルマニウム層の上にシリコンの層を成長させ、シリコンの層からサリサイド（salicide）を形成して、低抵抗ソース領域およびドレイン領域を提供することができる。同時に、ＰＦＥＴおよびＮＦＥＴのゲート導体にサリサイドを形成することができる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明の一実施形態によるｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を示している。図１に図示されている通り、ＰＦＥＴ１０およびＮＦＥＴ１２は、概して酸化物のトレンチ分離領域１７によって分離された基板１６の単結晶半導体領域１４内に形成される。基板１６は、バルク基板である場合もあれば、好ましくは半導体の比較的薄い層が絶縁層１８の上に形成されるセミコンダクター・オン・インシュレータ（semiconductor-on-insulator）またはシリコン・オン・インシュレータ（silicon-on-insulator）（ＳＯＩ）基板である場合もある。電界効果トランジスタ（ＦＥＴ）がこのようなＳＯＩ基板内に形成されると、トランジスタのチャネル領域とバルク基板との接合容量が除去されるので、そうではない場合より高速のスイッチング動作が達成される場合が多い。この基板は、好ましくはバルク単結晶シリコン基板であり、より好ましくは絶縁層の上に単結晶シリコン領域を有するシリコンＳＯＩ基板である。この実施形態および以下の諸実施形態に記載する通り、ＩＩＩ−Ｖ族化合物半導体、たとえば、ガリウムヒ素（ＧａＡｓ）などの他のタイプの半導体とは対照的に、基板の単結晶シリコン領域内のトランジスタの製作について言及する。
【００１５】
図１に示されている通り、ＰＦＥＴ１０は、ゲート導体のポリシリコン部分２６の下に配置されたチャネル領域２０を含む。ポリシリコン部分２６は好ましくは、約１０19ｃｍ-3の濃度まで高濃度ドーピングされている。好ましくは、ポリシリコン部分２６は、作働中にＰＦＥＴがオンになったときに存在するｐ型伝導チャネルの仕事関数と一致させるために、ホウ素などのｐ型ドーパントを含む。また、ゲート導体は好ましくは、ポリシリコン部分２６の上に配置された低抵抗部分２８も含む。低抵抗部分２８は、ポリシリコン部分２６よりかなり低い抵抗を有し、好ましくは金属、金属のシリサイド、またはその両方を含む。好ましい一実施形態では、低抵抗部分２８は、コバルトのシリサイド（ＣｏＳｉ2）などのシリサイドを含む。
【００１６】
ゲート導体２６の両側の単結晶半導体領域には、１対のシリサイド化した隆起（raised）ソース・ドレイン領域１１が配置されている。隆起ソース・ドレイン領域１１のそれぞれは、１対のスペーサ２９、３０によってゲート導体２６から位置をずらされている。スペーサ２９および３０はどちらも好ましくは窒化シリコンで形成されるが、スペーサ３０は、その代わりに二酸化シリコンで形成するか、または窒化シリコンと二酸化シリコン層の組み合わせ、たとえば、酸窒化シリコンで形成することができる。
【００１７】
第１の歪みは、ＰＦＥＴ１０のソース・ドレイン領域１１の下に配置された第２の半導体の埋込み単結晶層２１を介してチャネル領域２０に加えられる。第２の半導体２１は好ましくは、シリコンと、炭素（Ｃ）またはゲルマニウム（Ｇｅ）などの１つまたは複数の他の４族元素とを取り入れた格子不整合半導体である。第２の半導体層２１は最も好ましくはシリコン・ゲルマニウムである。第１の半導体の層２２は、好ましくはシリコンであり、第２の半導体層２１の上に配置されている。好ましくは低抵抗コンタクト層２４は、好ましくはシリサイドであり、第１の半導体層２２の上に配置されている。低抵抗層は、好ましくはシリサイドであり、より好ましくはコバルトのシリサイド、すなわち、ＣｏＳｉ2である。
【００１８】
ＰＦＥＴ１０のチャネル領域の両側の格子不整合された第２の半導体の存在は、チャネル領域２０内に歪みを発生する。好ましくは、この歪みは圧縮歪みである。このような圧縮歪みは、５０ＭＰａ（メガパスカル）程度の低い値から数ＧＰａ（ギガパスカル）の範囲にわたる可能性がある。この歪みは、チャネル領域２０内の電荷担体（チャージ・キャリア）の移動度に対して積極的な効果をもたらし、このような歪みがそれに加えられていないＰＦＥＴチャネル領域の移動度の数倍にまで達する可能性がある。
【００１９】
第１の半導体は好ましくはシリコンであるので、格子不整合された第２の半導体は好ましくは、シリコン・ゲルマニウムまたは炭化シリコン（炭化珪素）などの異なる半導体であり、より好ましくは、ｘおよびｙが百分率であり、ｘにｙを加えると１００％になるシリコン・ゲルマニウム（ＳｉxＧｅy）である。ｘとｙとの変動の範囲はかなり大きくなる可能性があり、ｙは例証としては１％から９９％まで変動し、このような場合、ｘはその結果として９９％と１％との間で変動する。
【００２０】
代わって、基板１４の単結晶領域は本質的に、ｘ１およびｙ１が百分率であり、ｘ１＋ｙ１＝１００％である第１の式Ｓｉx1Ｇｅy1による割合のシリコン・ゲルマニウムからなる可能性があり、第２の半導体の層は本質的に、ｘ２およびｙ２が百分率であり、ｘ２＋ｙ２＝１００％である第２の式Ｓｉx2Ｇｅy2による異なる割合のシリコン・ゲルマニウムからなり、ｘ１はｘ２に等しくなく、ｙ１はｙ２に等しくない。
【００２１】
同じく図１に図示されている通り、基板の単結晶領域１４にはＮＦＥＴ１２が設けられている。ＮＦＥＴ１２は、ゲート導体の高濃度ドーピングされたｎ型ポリシリコン部分４２の下に配置されたチャネル領域４０を含み、そのゲート導体はＮＦＥＴ１２の低抵抗部分４４の下に配置されている。低抵抗部分４４は、ＰＦＥＴ１０の低抵抗部分２８のように、金属、シリサイド、またはその両方を含むことができ、最も好ましくはコバルトのシリサイド（ＣｏＳｉ2）を含む。
【００２２】
また、ＮＦＥＴ１２は、１対の低抵抗の隆起ソース・ドレイン・コンタクト領域４６を含み、それぞれの領域は好ましくはシリサイドなどの低抵抗材料を含み、最も好ましくはコバルトのシリサイド（ＣｏＳｉ2）を含む。好ましくは、隆起ソース・ドレイン・コンタクト領域４６のそれぞれは１対のスペーサ４７、４８によってゲート導体部分４２、４４から間隔を開けられている。スペーサ４７は好ましくは窒化シリコンを含み、スペーサ４８は好ましくは窒化シリコン、二酸化シリコン、または窒化シリコンと二酸化シリコンの組み合わせを含む。
【００２３】
ＮＦＥＴ１２は、そのチャネル領域４０に第１の歪み、すなわち、ＰＦＥＴ１０のチャネル領域２０に加えられた歪みのタイプおよび大きさの歪みが加えられていない。これは、以下の理由によるものである。第１に、ＮＦＥＴ１２は、主要担体として電子を有するｎ型伝導チャネルを有する。ＰＦＥＴは主要担体として電子ではなく正孔を有するｐ型伝導チャネルを有するので、ＮＦＥＴ１２は、他のすべてのものが等しいときに、ＰＦＥＴ１０より速いスイッチング速度を有する。正孔は電子より低い移動度を有し、このため、ＮＦＥＴ１２内の方がスイッチング速度が速くなる。したがって、少なくともＮＦＥＴ１２のスイッチング速度と一致させるために、ＰＦＥＴ１０のスイッチング速度を増加しなければならない。
【００２４】
第２に、ＮＦＥＴ１２に対して同じ効果を及ぼすとは思われないので、同じタイプおよび大きさの歪みをＰＦＥＴ１０とＮＦＥＴ１２の両方に加えることはできない。ＮＦＥＴ１２のチャネル領域４０に加えられた圧縮歪みの大きさが大きい場合（たとえば、５０ＭＰａ〜数ＧＰａ）、実際にはその中の電子の移動度を低減することになり、その結果、スイッチング速度が所望の通りより速くなるのではなく、より遅くなるであろう。
【００２５】
図２は、基板の単結晶領域１１４内のＰＦＥＴ１１０の歪みプロファイルを示す図である。ＰＦＥＴ１１０は、ＰＦＥＴ１０に関して上述した構造を有し、ゲート導体の両側にチャネル領域１２０と隆起ソース・ドレイン領域を有し、そのうちの１つの隆起ソース・ドレイン領域１１１が図示されている。隆起ソース・ドレイン領域１１１はシリコンの層１２２の上に配置されたシリサイド領域１２４を含み、そのシリコンの層１２２は、シリコン・ゲルマニウムなどの格子不整合された第２の半導体の比較的薄い層１２１の上に配置されている。次に、この薄い層１２１は基板の単結晶領域１１４内に配置されている。
【００２６】
図２では、基板１１４内の曲線は、同じ大きさおよびタイプ（すなわち、圧縮であるか引張であるか）の歪みが存在する位置を示している。したがって、線１２６は、チャネル領域１２０に加えられた歪みが等しい位置を示している。好ましくは５０ＭＰａ〜２ＧＰａの範囲の圧縮歪みがＰＦＥＴ１１０のチャネル領域１２０のこのような位置に加えられる。より好ましくは、１００ＭＰａ〜１ＧＰａの間の圧縮歪みがチャネル領域１２０に加えられる。最も好ましくは、４００ＭＰａがその歪みに関する所望の目標になるように、２００ＭＰａ〜６００ＭＰａの範囲の圧縮歪みがそれに加えられる。ソース・ドレイン領域１１１では、歪みの大きさおよび方向はチャネル領域１２０内の歪みとは非常に異なっている。埋込みＳｉＧｅ層１２１では、歪みは１〜５ＧＰａの範囲にわたる可能性があり、２．５ＧＰａは所望の歪みをチャネル領域１２０に加えるためにＰＦＥＴの特定の形状（geometry）および寸法について達成されるおおよその量である。これに反して、ＳｉＧｅ層の上に重なるシリコン層１２２には、引張歪みが加えられている。ソース・ドレイン領域１１１内の歪みの特定の大きさはそれほど重要ではない。所望の大きさおよび方向の歪みをＰＦＥＴのチャネル領域１２０に加えることが実際の目標である。本発明の諸実施形態による処理方法を実行することにより、ＮＦＥＴではなくＰＦＥＴにこのような歪みが加えられる。
【００２７】
図３は、本発明の一実施形態によるＣＭＯＳ製作プロセスの第１の段階を示している。この実施形態による処理の結果として、ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）が形成される。ＰＦＥＴでは、格子不整合の半導体層によってチャネル領域に第１の歪みが加えられる。これに反して、ＮＦＥＴのチャネル領域では、格子不整合の半導体層がそれにきわめて接近しているわけではないので、第１の歪みは加えられない。このようにして、依然としてＮＦＥＴ内の望ましいパフォーマンスを維持しながら、ＰＦＥＴの担体（キャリア）移動度の増加が達成される。
【００２８】
図３は、本発明の一実施形態によりＰＦＥＴおよびＮＦＥＴを形成するための処理における一段階を示している。図３に示されている通り、ＰＦＥＴゲート・スタック２５およびＮＦＥＴゲート・スタック４５は、基板の単結晶領域の上に重なって形成される。単結晶領域１４は本質的に、シリコンなどの第１の半導体材料からなる。ＰＦＥＴゲート・スタック２５は、単結晶領域１４の上に重なるゲート誘電体１３と、ゲート導体層２６の側壁上に形成された１対のスペーサ２９と、絶縁キャップ５０とを含む。ＮＦＥＴゲート・スタック４５は、単結晶領域１４の上に重なるゲート誘電体１３と、ゲート導体層４２の側壁上に形成された１対のスペーサ４７と、同じく好ましくはテトラエチルオルトシリケート（ＴＥＯＳ）の前駆物質からの酸化物の付着によって形成された絶縁キャップ５２とを含む。
【００２９】
ゲート導体層２６、４２は好ましくは、高濃度ドーピングされた半導体のみを含み、最も好ましくは、処理のこの段階では高濃度ドーピングされたポリシリコンである。好ましくは、それぞれのＰＦＥＴゲート・スタックおよびＮＦＥＴゲート・スタックのゲート導体２６、４２には、すでにこの段階で、望ましい仕事関数を提供するために所望のドーパント・タイプおよび濃度が提供されている。たとえば、ＰＦＥＴゲート・スタックにはｐ＋ドーピングのゲート導体層２６を設けることができ、ＮＦＥＴゲート・スタックにはｎ＋ドーピングのゲート導体層４２を設けることができる。スペーサ２９は好ましくは、付着した窒化物から形成され、絶縁キャップ５０、５２は好ましくは、テトラエチルオルトシリケート（ＴＥＯＳ）の前駆物質からの酸化物の付着によって形成される。
【００３０】
次に、図４に示されている通り、基板の単結晶領域１４の主表面５４にはコーティング５６が施される。コーティング５６は望ましくは、選択的付着プロセスにおいてシリコンの付着を制限できる除去可能材料を付着させることによって施される。好ましくは、この材料は窒化シリコンであり、この材料は好ましくは付着によって施される。次に、図５に示されている通り、マスキング材料５８は、基板に施され、ＰＦＥＴゲート・スタック２５の両側の単結晶領域１４のエリアではなく、ＮＦＥＴゲート・スタック４５の両側の単結晶領域１４のエリアをカバーするようにパターン化される。一実施形態では、マスキング材料は好ましくはフォトレジストである。代わって、マスキング材料は、反射防止膜（ＡＲＣ：antireflective coating）、スピン・オン・グラス（spin-on-glass）、ＴＥＯＳ前駆物質からの酸化物、あるいは付着させ、その後、除去できるホウケイ酸ガラス（ＢＳＧ：borosilicateglass）、ヒ素ドープ・ガラス（ＡＳＧ：arsenic doped glass）、リン酸シリケート・ガラス（ＰＳＧ：phosphosilicateglass）、またはボロンリン・シリケート・ガラス（ＢＰＳＧ：borophosphosilicate glass）などの様々なドープ・ガラスなど、後で完全に除去できる、いくつかの周知のエッチングに強い材料のうちの任意の１つにすることができる。
【００３１】
その後、単結晶領域１４は、好ましくは反応性イオン・エッチング（ＲＩＥ）などの異方性垂直エッチング・プロセスにより、ＰＦＥＴゲート・スタック２５の両側でエッチングされる。このようなエッチング中に、ＰＦＥＴゲート・スタック２５は、ＰＦＥＴゲート・スタック２５の下のエリアがエッチングされないように防止するマスクを提供する。ＮＦＥＴゲート・スタック４５の両側の単結晶領域１４のエリアは、マスキング層５８およびコーティング５６によって保護されているので、エッチングされない。エッチングの結果として、ＰＦＥＴゲート・スタック２５の両側の単結晶領域１４内にトレンチ６０が形成される。トレンチ６０をエッチングした後、時限（timed）等方性エッチングなどにより、マスキング層５８が除去される。これは、ＲＩＥエッチングの結果として損傷を受けた状態になる可能性のあるトレンチ６０内の単結晶シリコンの部分を除去するという影響も及ぼす。
【００３２】
その後、図６に示されている通り、トレンチ６０内の単結晶領域１４の第１の半導体上に第２の半導体の層６２をエピタキシャル成長させる。このエピタキシャル成長プロセスは好ましくは、トレンチ６０内の単結晶半導体上に成長したもの以外の表面上に第２の半導体の材料がほとんどまたはまったく付着しないような選択的付着によって実行される。第２の半導体は、他の半導体の単結晶領域に接触して成長した層として歪みを引き起こすことができる格子不整合半導体である。
【００３３】
次に、図７に示されている通り、コーティング５６が依然としてＮＦＥＴが形成されるエリアを保護するための所定の位置にある状態で、エピタキシャル成長した第２の半導体層６２を基板１４の単結晶領域の主表面５４より下の望ましいレベル６４まで陥凹させる。この陥凹（recess）ステップは好ましくは、時限異方性反応性イオン・エッチングによって実行される。代わって、この陥凹ステップは、下にあるシリコン単結晶領域に対しては比較的低速でエッチングしながら、露出されたシリコン・ゲルマニウムに対してはエッチングがより高速で進行するような、シリコンに対して選択的な等方性エッチングによって実行することができる。
【００３４】
次に、図８に示されている通り、シリコン・ゲルマニウムの陥凹層６２の上に単結晶シリコンの第２の層６６をエピタキシャル成長させる。この第２の層６６は好ましくは、シリコン・ゲルマニウム層６２の露出エリアおよびトレンチ６０の側壁に沿った単結晶シリコンの露出エリア以外には、シリコンがほとんどまたはまったく付着しないような、選択的エピタキシャル付着として成長させる。したがって、この選択的エピタキシャル付着の結果として、コーティング５６およびＰＦＥＴゲート・スタック２５には、シリコンがほとんどまたはまったく付着しない。
【００３５】
次に、図９に示されている通り、ＮＦＥＴゲート・スタック４５の両側の単結晶領域１４からコーティング５６が除去される。次に、第２の対のスペーサ３０は、好ましくは酸化物材料を含み、ＰＦＥＴゲート・スタック２５およびＮＦＥＴゲート・スタック４５の両側に形成される。スペーサ３０は好ましくは、ＴＥＯＳ前駆物質からなどの酸化物材料を共形的（conformally）に付着させ、続いてＲＩＥなどの異方性垂直エッチングを行うことによって形成される。このエッチングは好ましくは、シリコンの上部層６６を過度に陥凹させることを回避するように、シリコンに対して選択的に実行される。このエッチング・ステップの結果として、ＰＦＥＴゲート・スタック２５およびＮＦＥＴゲート・スタック４５から絶縁キャップ５０が除去され、その下のポリシリコン部分２６および４２を露出する。
【００３６】
その後、図９に示されている通り、露出された半導体層６６およびＮＦＥＴゲート・スタック４５の両側の露出された単結晶領域上にシリサイド６８が形成される。同時に、それぞれＰＦＥＴゲート・スタックおよびＮＦＥＴゲート・スタックの露出されたポリシリコン部分２６、４２上にシリサイドが形成される。好ましくは、このシリサイドは、好ましくは処理された基板の上にコバルトの層を付着させることにより自己整合で形成されるコバルトのシリサイド（ＣｏＳｉ2）（すなわち、「サリサイド」）である。次に、アニーリングを実行して、コバルトと、それに接触しているシリコンとを反応させてシリサイド６８を形成する。次に、処理された基板の残りのエリア、すなわち、スペーサ２９、３０およびトレンチ分離１７から未反応のコバルトが除去される。
【００３７】
図１０〜１４は、他の方法の実施形態による歪みチャネル領域ＰＦＥＴおよびＮＦＥＴを有するチップの製作の諸段階を示している。図１０は、ＰＦＥＴゲート・スタック１２５およびＮＦＥＴゲート・スタック１４５の形成後の処理における一段階を示している。これらのゲート・スタックは、図３に関連して上述したものと同じ構造を有する。たとえば、ＰＦＥＴゲート・スタックは、ゲート誘電体１１３の上に重なるゲート導体１２６と、窒化物側壁スペーサ１２９と、酸化物絶縁キャップ１５０とを有する。ＮＦＥＴゲート・スタック１４５は同じ構造を有する。トレンチ分離１１７は、その上にＰＦＥＴゲート・スタック１２５およびＮＦＥＴゲート・スタック１４５が配置される基板の単結晶領域１１４のエリア同士の間に位置する。
【００３８】
図１０は、図５に示されているものと同様の処理における一段階を示している。共形（conformal）マスキング層１５６は、ＰＦＥＴゲート・スタック１２５およびＮＦＥＴゲート・スタック１４５の上に付着されている。共形マスキング層１５６は好ましくは、二酸化シリコンなどの酸化物を有する。層１５６は、ＰＦＥＴゲート・スタック１２５を囲む単結晶領域１１４のエリアから除去される。これは、ＮＦＥＴゲート・スタック１４５を囲む単結晶領域１１４をブロック・マスキングし、その後、ＲＩＥなどの異方性エッチングを使用して、層１５６および単結晶領域の下にあるエリア１６０を垂直にエッチングすることにより、図５に関して上述したものと同じように実行することができる。このエッチング中に、エリア１６０は、上述の実施形態ほど深くエッチングされない。むしろ、エリア１６０は部分的にのみエッチングされる。後でこのエッチングは、シリコンの上部層が形成されるレベルを画定することになる。
【００３９】
次に、図示の通りの構造を形成するために、第２の共形マスキング層１７０が付着される。この層１７０は好ましくは、格子不整合半導体を選択的に成長させるその後のステップを阻止することができる共形マスキング層１７０としての窒化シリコンである。次に、図１１に示されている通り、トレンチ１６０の底部からマスキング層１７０を除去するために、ＲＩＥなどの異方性垂直エッチング・プロセスが実行される。このプロセス中に、スペーサ１７２はトレンチ１６０およびゲート・スタック１２５、１４５の側壁上に存続する。このエッチング中に、絶縁キャップ１５０からならびにＮＦＥＴゲート・スタック１４５を囲む単結晶領域１１４のエリア内の第１のマスキング層１５６の上からなど、すべての水平表面からマスキング層１７０が除去される。
【００４０】
このエッチング後に、マスキング層１７０の材料に対して選択的な異方性垂直ＲＩＥによりトレンチ１６０がさらに陥凹され、その結果、図１２に示されている構造が得られる。たとえば、マスキング層１７０が窒化シリコンを含む場合、窒化シリコンに対して選択的にエッチングが実行される。代わって、このステップは、窒化シリコンに対して選択的な等方性エッチングによって実行することができる。
【００４１】
次に、図１３に図示されている通り、トレンチ１６０内で格子不整合半導体を選択的に成長させる。格子不整合半導体は好ましくはシリコン・ゲルマニウムである。このプロセスにより、シリコン・ゲルマニウムの層１７６は、スペーサ１７２のレベルまでトレンチ１６０の底部および側壁上にエピタキシャル成長するが、他の場所には付着されない。
【００４２】
その後、図１４に示されている通り、マスキング層１７０およびスペーサ１７２は、トレンチ１６０内のシリコンおよびシリコン・ゲルマニウム材料に対して選択的な等方性ウェット剥離プロセスによって除去される。その結果として、トレンチの側壁１７４に沿った単結晶領域１１４が露出される。
【００４３】
次に、シリコン・ゲルマニウム層１７６の上にトレンチ１６０内のシリコンのエピタキシャル層１７８を選択的に成長させるためのステップが実行される。この結果、図１５に示されている構造が得られるが、これは、酸化物マスキング層１５６が図８の窒化物マスキング層５６の代わりにＮＦＥＴゲート・スタック１４５の上に存続することを除き、図８に示されているものと同様である。
【００４４】
その後、ＲＩＥエッチングを使用して、酸化物マスキング材料１５６を除去することができる。このエッチングにより、窒化物側壁スペーサ１２９を所定の位置に残しながら、酸化物絶縁キャップ１５０が除去される。次に、前者のトレンチ１６０の上のソースおよびドレイン・エリアならびにポリシリコン・ゲート導体層１２６および１４２の上部は、図９に関連して上述した通り、好ましくはコバルト・シリサイドにより、サリサイド化することができる。
【００４５】
図１６〜１８は、図９に関して上述したものに対する代替一実施形態を示している。この代替実施形態は、図８または図１５に示されているような処理の一段階から進行する。図１６に示されている通り、この実施形態では、酸化物マスキング層１５６およびスペーサ２９（または１２９）はポリシリコン・ゲート導体２６、４２（または１２６、１４２）から除去され、新しいスペーサがそれぞれの位置に設けられる。これを行う目的は、シリコン・ゲルマニウムおよびシリコンのエピタキシャル成長プロセスの熱使用量が増加したことによるスペーサの特性の変化（たとえば、種の合体）によって引き起こされたデバイス・パラメータ・シフトを回避することである。
【００４６】
図１７に示されている通り、第１のスペーサ２３０はポリシリコン・ゲート導体２２６、２４２上に形成される。これは好ましくは、窒化シリコンを共形的に付着させ、その後、ＲＩＥなどにより垂直にエッチングすることによって実行される。次に、ＰＦＥＴのソースおよびドレイン領域内への（すなわち、ＰＦＥＴゲート・スタックのスペーサ２３０の両側の単結晶領域１１４のエリア内への）拡張（エクステンション）およびハロー注入（extension and halo implant）が実行される。また、ＮＦＥＴのソースおよびドレイン領域内への（すなわち、ＮＦＥＴゲート・スタックのスペーサ２３０の両側の単結晶領域１１４のエリア内への）拡張およびハロー注入も実行される。拡張およびハロー注入は、それぞれの場合にＰＦＥＴおよびＮＦＥＴトランジスタのチャネル領域により近い領域に注入するために、第１のスペーサ２３０のみが所定の位置にある状態で実行される。
【００４７】
その後、第２のスペーサ２３２がスペーサ２３０上に形成され、次にＰＦＥＴソースおよびドレイン領域を形成するためにＰＦＥＴゲート・スタックの両側でソースおよびドレイン注入（インプラント）が実行され、ＮＦＥＴソースおよびドレイン領域を形成するためにＮＦＥＴゲート・スタックの両側でソースおよびドレイン注入が実行される。このようにして、ソースおよびドレイン注入領域は、トランジスタのチャネル領域から望ましい距離だけ間隔を開けられる。
【００４８】
その後、ソースおよびドレイン領域内ならびにＰＦＥＴゲート・スタックおよびＮＦＥＴゲート・スタックのそれぞれのポリシリコン部分２２６および２４２の上に、上述のようにサリサイドを形成することができる。
【００４９】
上記では、第１の歪みがＰＦＥＴのソースおよびドレイン領域内に配置された格子不整合半導体層を介してＰＦＥＴのチャネル領域に加えられるような、集積回路のＰＦＥＴおよびＮＦＥＴを製作する方法を説明してきた。格子不整合半導体層がＮＦＥＴのソースおよびドレイン領域内ではなく、ＰＦＥＴのソースおよびドレイン領域内にのみ配置されるために、第１の歪みはＮＦＥＴのチャネル領域には加えられない。
【００５０】
格子不整合半導体層がＰＦＥＴのみのソースおよびドレイン領域内に配置され、ＮＦＥＴのソースおよびドレイン領域内には配置されないような、ＰＦＥＴおよびＮＦＥＴを形成するプロセスについて説明してきた。このプロセスは、ＮＦＥＴエリアの上に形成されたマスキング層を使用するものであり、ＰＦＥＴのソースおよびドレイン領域になるようにエリア内にトレンチをエッチングし、その内でシリコン・ゲルマニウム層をエピタキシャル成長させ、次にエピタキシャル成長したシリコン・ゲルマニウム層の上にシリコン層を成長させることを基にしている。
【００５１】
その特定の好ましい諸実施形態に関連して本発明を説明してきたが、当業者であれば、特許請求の範囲のみによって限定される本発明の真の範囲および精神を逸脱せずに行うことができる多くの変更および強化を理解するであろう。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態によるＰＦＥＴおよびＮＦＥＴを示す図である。
【図２】本発明の一実施形態によるＰＦＥＴの歪みプロファイルを示す図である。
【図３】本発明の一実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図４】本発明の一実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図５】本発明の一実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図６】本発明の一実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図７】本発明の一実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図８】本発明の一実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図９】本発明の一実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図１０】本発明の他の実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図１１】本発明の他の実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図１２】本発明の他の実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図１３】本発明の他の実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図１４】本発明の他の実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図１５】本発明の他の実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図１６】本発明のさらに他の実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図１７】本発明のさらに他の実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図１８】本発明のさらに他の実施形態によるＰＦＥＴおよびＮＦＥＴの製作の段階を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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