(57)【要約】【課題】高周波で作動でき、電力散逸量が少なく、共通モードの変化に対して耐性を有するレベルシフトデバイスを提供する。【解決手段】第１電圧レベル（１３）で作動する入力側（１４）と、第２電圧レベル（５３）で作動する出力側（５４）と、入力側と出力側とを接続するレベルシフト回路（４８）とを備え、入力回路は、第１電圧レベルを基準とする入力信号（１４）を受信し、入力信号の変化に対応する出力信号を発生する。レベルシフト回路は、ＭＯＳＦＥＴ（２８）を備え、ＭＯＳＦＥＴのゲートは、入力回路の各出力に接続され、ソース−ドレインパスは、第２電圧と第１電圧の基準との間に結合されている。出力側は、微分回路トポロジー（５０）を有し、入力信号の変化を対応する信号をサンプリングし、その変化の間のサンプルをホールドする第１回路（５６）と、微分された形態でホールドされたサンプル信号を受信して、シングルエンド形態に変換する出力回路（５４）を有している。【選択図】図１
2007531417.tif 000002
【特許請求の範囲】
【請求項１】
入力側、出力側、および前記入力側と出力側とを接続するレベルシフト回路を有するレベルシフト装置において、
前記入力側は、第１電源バスと第１基準バスとの間に供給される第１電圧で作動すると共に、前記第１電圧を基準とする入力信号を受信して、出力信号を発生するようになっている入力回路を備え、
前記レベルシフト回路は、前記入力回路の出力端に接続され、
前記出力側は、第１電源バスと第２基準バスとの間で提供される第２電圧で作動し、前記第２バスは、前記第１バスと別個であり、かつ独立しており、
前記出力側は、
完全微分回路トポロジーを有する第１回路と、
前記第１回路からの完全微分入力信号を受信し、前記第２電圧を基準とするシングルエンド出力を発生する出力回路とを備えるレベルシフトデバイス。
【請求項２】
前記入力回路の出力は、前記入力信号の、第１レベルから第２レベルへの変化に対応する第１信号と、前記入力信号の、前記第２レベルから前記第１レベルへの変化に対応する第２信号と、前記入力信号の各変化に対応する第３信号とを有する、請求項１記載のレベルシフトデバイス。
【請求項３】
前記レベルシフト回路は、複数の半導体スイッチを備え、各半導体スイッチは、信号パスと制御ターミナルとを有し、前記入力回路からの出力信号は、前記スイッチのうちの１つの制御ターミナルにそれぞれ接続され、かつ前記スイッチの信号パスは、前記第１基準パスと第２電源バスとの間に結合されている、請求項２記載のレベルシフトデバイス。
【請求項４】
共通モードの変化センサを更に備え、このセンサは、信号パスおよび制御ターミナルを有する追加半導体スイッチを備え、前記制御ターミナルは、前記第１基準バスに結合されており、前記信号パスは、前記第１基準バスと前記第２電源バスとの間に結合されており、前記センサは、共通モードの変化の検出を表示する出力を発生するようになっている、請求項３記載のレベルシフトデバイス。
【請求項５】
前記出力側の第１回路は、第１レベルと第２レベルとの間の入力信号の変化に対応する信号をサンプリングし、変化の間でサンプリングされた信号の値に対応する信号をホールドすると共に、微分された形態のホールドされた値を前記出力回路に供給するようになっている、請求項４記載のレベルシフトデバイス。
【請求項６】
前記出力側の第１回路は、共通モードの変化の検出に応答し、共通モードの変化が存在する間、入力信号の到達を表示する信号が出力回路に送られることを防止するが、入力信号の終了を表示する信号が出力信号に送られることを許すようになっている部分を含む、請求項５記載のレベルシフトデバイス。
【請求項７】
前記出力側の前記第１回路は、共通モードの変化が存在する間、前記第１レベルから前記第２レベルへの入力信号の変化を表示する信号が出力回路に送られるのを防止するように、共通モードの変化の検出に応答するが、前記第２レベルから前記第１レベルへの入力信号の変化を表示する信号が出力回路に送られるのを許すようになっている部分を含む、請求項５記載のレベルシフトデバイス。
【請求項８】
前記出力側の前記第１回路は、第１レベルと第２レベルとの間の前記入力信号の変化に対応する信号をサンプリングし、前記変化の間のサンプリングされた信号の値に対応する信号をホールドすると共に、微分された形態のホールドされた値を、前記出力回路に供給するようになっている、請求項１記載のレベルシフトデバイス。
【請求項９】
前記入力信号の出力は、前記第１基準バスでの信号レベルから、前記第１電源バスでの信号レベルまでの方向の変化に対応する第１信号と、前記第１電源レベルから、前記第１基準レベルまでの方向の入力信号の変化に対応する第２信号と、入力信号の各変化に対応する第３信号とを備え、前記第１、第２および第３信号は別個の出力ターミナルで得られるようになっている、請求項１記載のレベルシフトデバイス。
【請求項１０】
前記レベルシフト回路は、複数のＭＯＳＦＥＴを備え、各ＭＯＳＦＥＴは、前記入力回路の出力のうちの１つにそれぞれ接続されたゲートターミナルを有し、前記第１基準バスと前記第２電源バスとの間に、ソース−ドレイン信号パスが結合されている、請求項９記載のレベルシフトデバイス。
【請求項１１】
前記ＭＯＳＦＥＴは、Ｍ−チャンネルのＭＯＳＦＥＴである、請求項１０記載のレベルシフトデバイス。
【請求項１２】
前記第１基準バス、および前記第１基準バスと前記第２電源バスとの間に結合されたソース−ドレイン信号パスに結合されたゲートターミナルを有する追加ＭＯＳＦＥＴを備える共通モードの変化センサを更に備え、このセンサは、共通モードの変化の検出を表示する出力を発生するようになっている、請求項９記載のレベルシフトデバイス。
【請求項１３】
前記第１回路は、第１レベルと第２レベルとの間の前記入力信号の変化を表示する信号をサンプリングするようになっており、更に相補的な第１および第２出力を有するラッチ回路を備え、かつこのラッチ回路は、変化の間のサンプリングされる値に対応する信号をホールドすると共に、入力として、その出力を出力回路に供給するようになっている、請求項１記載のレベルシフトデバイス。
【請求項１４】
共通モードの変化を検出するようになっている検出回路を更に備え、出力側の前記第１回路の一部は、共通モードの変化の検出に応答し、共通モード変化が存在する間、入力信号の到達を表示する信号が出力回路に送られることを防止するが、入力信号の終了を表示する信号が出力回路に送られることを許すようになっている、請求項１記載のレベルシフトデバイス。
【請求項１５】
デバイスのうちの回路は、複数のトランジスタを備え、各トランジスタは、ｎチャンネルＭＯＳＦＥＴである、請求項１記載のレベルシフトデバイス。
【請求項１６】
回路を、集積回路チップとして具体化した、請求項１記載のレベルシフトデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフトデバイスに関し、より詳細には、高周波、例えば約２ＭＨｚまで作動し、電力散逸量が少なく、電圧変化（すなわち共通モード）に対する耐性が良好であるレベルシフトデバイスに関する。
【背景技術】
【０００２】
レベルシフターとは、基本的には第１信号レベルを基準とする信号を、完全に別個の異なる第２レベル信号を基準とする回路に結合するインターベースバッファのことである。例えば集積回路（ＩＣ）ロジックデバイスの部分を、電源電圧ＶSUPPと共通レベルＣＯＭとの間に接続できるが、このＩＣの出力は、電源電圧ＶPWRとアースＧＮＤとの間に接続された別のデバイスをドライブしなければならない。
【０００３】
このような適用例として、モータ駆動で使用される半波ブリッジおよび全波ブリッジ高電圧回路トポロジー、照明バラスト、Ｄ級オーディオ増幅器、その他のフローティングウェルシステムの回路トポロジーを挙げることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
Ｄ級増幅器およびプラズマパネルディスプレイのような一部のアプリケーションでは、レベルシフターは、最小の伝搬遅延時間で（例えば約２ＭＨｚまでの）高周波で作動できなければならず、かつ、高スイッチング速度に起因する共通モードの変化による誤動作に耐性がなければならない。更に、常にＩＣＳを用いた場合、低電力散逸量が重要な検討事項となる。
【０００５】
これらの条件を満たすために、従来、多くの回路設計案が提示されているが、いずれも、多かれ少なかれ欠点がある。従って、これら条件をより良好に満たすレベルシフター回路設計に対する要求が、依然として存在する。
【０００６】
本発明は、クリティカル作動パス内に、ＮＭＯＳデバイスだけを使用し、完全な微分回路トポロジー、およびインテリジェント共通モードの変化の検出を利用することにより、上記した要求を満たそうとするものである。
【課題を解決するための手段】
【０００７】
本発明の１つの特徴によれば、入力側、出力側、および前記入力側と出力側とを接続するレベルシフト回路を有するレベルシフト装置が提供される。前記入力側は、第１電圧で作動する入力回路を備え、前記出力側は、別個の独立した給電バスおよび基準バスによって供給される第２電圧で作動し、前記入力回路は、第１電圧を基準とする入力信号を受信し、レベルシフト回路に出力を提供する。出力側は、完全微分回路トポロジーを有する第１回路と、前記第１回路からの完全微分入力信号を受信し、前記第２電圧を基準とするシングルエンド出力を発生する出力回路とを備えている。
【０００８】
本発明の第１の特徴によれば、共通モードの変化に応答し、変化が終了するまで、そのときのレベルに出力信号をホールドするが、入力信号が第２レベルに戻ったときに、出力が休止レベルに戻ることを許す回路が設けられている。
【０００９】
本発明の第２の特徴によれば、入力回路の出力は、第１レベルから第２レベルへの入力信号の変化に対応する第１信号と、第２レベルから第１レベルへの入力信号の変化に対応する第２信号と、入力信号の各変化に対応する第３信号とを含んでいる。
【００１０】
本発明の第３の特徴によれば、前記レベルシフト回路は、複数の半導体スイッチを備え、各半導体スイッチは、信号パスと制御ターミナルとを有し、前記入力回路からの出力信号は、前記スイッチのうちの１つの制御ターミナルにそれぞれ接続され、前記スイッチの信号パスは、前記第１基準パスと第２電源バスとの間に結合されている。
【００１１】
本発明の第４の特徴によれば、出力側は、第１レベルと第２レベルとの間の入力信号の変化に対応する信号をサンプリングし、変化の間で、サンプリングされた信号の値に対応する信号をホールドすると共に、微分された形態のホールドされた値を、前記出力回路に供給するようになっており、前記出力回路は、微分信号をシングルエンド形態に変換する。
【００１２】
本発明の第５の特徴によれば、相補的な第１および第２出力を有するラッチ回路を備え、このラッチ回路は、変化の間のサンプリングされた値に対応する信号をホールドすると共に、微分−シングルエンド変換回路への入力信号として、その出力信号を供給するようになっている。
【００１３】
本発明の第６の特徴によれば、レベルシフト回路は、複数のｎチャンネルＭＯＳＦＥＴを備えている。
【００１４】
本発明の第７の特徴によれば、レベルシフトデバイスは、集積回路チップとして具体化されている。
【００１５】
従って、本発明の目的は、高周波で作動でき、電力散逸量が少なく、共通モードの変化に対して耐性を有するレベルシフトデバイスを提供することにある。
【００１６】
以下、添付図面を参照し、次の詳細な説明を読めば、本発明の上記以外の特徴および利点が明らかとなると思う。
【発明を実施するための最良の形態】
【００１７】
まず図１を参照する。本発明に係わるレベルシフター１０は、電圧ＶSUPとＣＯＭ（低圧側またはＬＳ）との間の電圧を基準とする入力信号を変換し、電圧ＶPWRとアースＧＮＤ（高圧側またはＨＳ）との間の電圧を基準とする出力信号を発生するようになっている。
【００１８】
このレベルシフター１０の入力側または低圧側は、ＶSUPバス１３と、ＣＯＭバス１５との間に接続された入力回路１２とを備え、入力回路１２は、ＶSUPとＣＯＭとの間の電圧を基準とする入力パルスを受ける入力ターミナル１４を有し、３つの出力端１６、１８および２０に、それぞれエッジトリガーされたパルスを発生するようになっている。
【００１９】
これら３つの出力端は、３つのレベルシフトトランジスタ２２、２４、２６のゲートターミナルに接続されており、ＶPWRバス５３とトランジスタのドレインターミナルノード３６〜４０との間のそれぞれの抵抗器３０、３２および３３と並列接続されたダイオード４２〜４６は、これらのノードにある電圧を、ＶPWRに対してクランプし、過剰電圧に起因するデバイスのブレークダウンを防止するようになっている。
【００２０】
第４トランジスタ２８は、ＣＯＭバス１５に接続されたゲートおよびソースターミナルと、抵抗器３５および並列ダイオード４８によりＶPWRバス５３に接続されたドレインターミナルとを有する。このトランジスタは、共通ノード変化検出トランジスタとして使用される。
【００２１】
検出された情報は、後で完全に説明するように、共通モード変化中にＩＣの出力を安全状態に保持するよう、インテリジェントに処理される。
【００２２】
入力回路１２は、ターミナル１４における入力パルスの立ち上がりエッジに応答し、それぞれの出力ターミナル１８および２０に、ＳＥＴパルスＥＮＡＢＬＥパルスを発生する適当な、または所望する設計のロジック回路である。
【００２３】
入力回路１２は、入力パルスの降下エッジに応答し、それぞれの出力ターミナル１８および２０に、ＲＥＳＥＴおよびＥＮＡＢＬＥパルスを発生する。換言すれば、入力パルスの前縁は、ＳＥＴパルスを発生し、後縁は、ＲＥＳＥＴパルスを発生し、双方のエッジは、ＥＮＡＢＬＥパルスを発生する。
【００２４】
入力パルス１２からの出力パルスは、それぞれのレベルシフトトランジスタ２２、２４および２６を導通状態とするようにドライブし、導通状態となったトランジスタは、それぞれのソースターミナルノード３６、３８および４０をプルダウンする。
【００２５】
これらのノードは、それぞれＥＮＡＢＬＥ  Ｎ信号、ＳＥＴ  Ｎ信号、およびＲＥＳＥＴ  Ｎ信号を発生する。ダイオード４２〜４８は、ＥＮＡＢＬＥ  Ｎ、ＳＥＴ  ＮおよびＲＥＳＥＴ  Ｎノード３６〜４０の電圧を、ＶPWRに対してクランプし、上記のように、過剰電圧に起因するデバイスのブレークダウンを防止する。
【００２６】
マルチプレクサユニット５０、ディスクリミネータラッチユニット５２、および微分−シングルエンド変換ユニット５４によって、レベルシフター１０の高圧側の機能が得られる。これらユニットのいずれも、ＶPWRバス５３とＧＮＤバス５５との間に接続されており、以下、これらユニットの各々の作動について説明する。
【００２７】
マルチプレクサユニット５０は、３つの完全微分回路５６〜６０を備え、回路５６の出力Ｃｔｒｌ１信号とＣｔｒｌ２信号とは、回路５８および６０を制御する相補的信号となっている。
【００２８】
図２は、マルチプレクサユニット５０の１つの適当な例を示すが、本発明の範囲では、完全微分回路トポロジー、およびＮＭＯＳトランジスタを使用する任意の他の適当な例も適用できる。
【００２９】
回路５６は、トランジスタ６８および７０を備え、これらトランジスタのゲートは、ノード３６におけるＥＮＡＢＬＥ  Ｎ信号、および基準電圧電源７２によって駆動される（図１参照）。図２に示すように、この回路は、抵抗器７８に直列なトランジスタ７６に給電する、チップ上で発生された理想的な電流源７４によって示されている。
【００３０】
図２において、理想的電流源８０として示されているバイアス電流も、チップで発生される。ホールに対する電子の移動度が速いことに起因し、ＮチャンネルＭＯＳデバイスは、Ｐチャンネルデバイスよりも高速で作動するので、回路は、圧倒的にＮＭＯＳデバイスを使って実現される。
【００３１】
また図２に示すように、回路５８は、１対のトランジスタ８２および８４によって具体化されるが、回路６０は、１対のトランジスタ８６および８８によって具体化される。
【００３２】
図１に示すように、「ＥｎａｂｌｅＮ」ノード３６の電圧は、トランジスタＭ７およびＭ１０を通過する電流を制御し、これらトランジスタは、次に出力ＳＰおよびＲＰを制御する。
【００３３】
制御ロジックは、次のとおりである。ＥｎａｂｌｅＮが（ＰＷＲ−Ｖｒｅｆ）未満のとき、回路５６のＣｔｒｌ１出力は、高レベルとなり、回路５８は附勢されるが、回路５６のＣｔｒｌ１２出力は低レベルとなり、回路６０は除勢される。
【００３４】
回路５６が附勢されることは、（入力パルスに対応する）ＳｅｔＮノード４８およびＲｅｓｅｔＮノード４０がサンプリングされることを意味する。従って、この状態は、入力信号のサンプリング状態に対応する。
【００３５】
「ＥｎａｂｌｅＮ」が（ＰＷＲ−Ｖｒｅｆ）よりも大であれば、Ｃｔｒｌ１２の出力は高レベルとなり、回路６０が附勢されるが、他方、Ｃｔｒｌ１出力は、低レベルとなり、回路５８は、除勢される。
【００３６】
回路６０が附勢されることは、ＳＰＮおよびＲＰＮ（ノード９２および９４のディスクリミネータラッチユニットの出力）がサンプリングされることを意味する。この状態は、レベルシフト回路がディスクリミネータラッチ回路によって設定される前のステートをホールドするときのＨＯＬＤステートに対応する。
【００３７】
「ＳＰ」信号および「ＲＰ」信号は、マルチプレクサユニット５０の出力であり、回路５６の制御ロジックによって、どちらのブロックが附勢されるかに応じ、これら信号は、回路５８および６０に印加されたそれぞれの入力信号に応答する。
【００３８】
ディスクリミネータラッチ回路５２は、２つの完全微分回路９６および９８とラッチ回路１００から成っている。回路９６の出力信号Ｃｔｒｌ３とＣｔｒｌ４とは、回路９８および１００を制御する相補的信号である。
【００３９】
図３は、図１の回路９６〜１００の好ましい一例を示す。しかし、完全微分回路トポロジーおよびＮＭＯＳトランジスタを使用する他の１例も本発明の範囲内にある。
【００４０】
基準電流ブロック（図示せず）から、チップ上で理想的な電流源１０２および１０４が形成される。ラッチ回路１００は、トランジスタ１０６および１０８によって形成されるが、回路９６は、トランジスタ１１０および１１２によって形成され、回路９８は、トランジスタ１１４および１１６によって形成される。
【００４１】
制御ロジックは、次のとおりである。
【００４２】
大きな共通ノード変化信号がない場合、トランジスタ２８はオフ状態であり、ノード４１におけるＤｖｄｔＮ信号（図１参照）は、ノード４６におけるＲｅｓｅｔＮ信号よりも大である。この場合、回路９６のＣｔｒｌ３出力信号は、高レベルであり、回路９８は附勢される。
【００４３】
回路９８が作動することは、回路５８のＳＰ出力および回路６０のＲＰ出力（これらの出力は、出力パルスに対応する）がサンプリングされることに対応し、従って、このことは、入力信号のサンプリング状態にも対応する。
【００４４】
共通モードの変化が存在するとき、ノード４１におけるＤｖｄｔＮ信号は、ＲｅｓｅｔＮ信号未満であり、Ｃｔｒｌ３出力信号は高レベルであり、回路１００は附勢される。同時に、Ｃｔｒｌ４出力信号は低レベルとなり、回路９８は除勢される。
【００４５】
ラッチ回路１００が附勢されることは、ラッチ回路の出力ノードＳＰＮおよびＲＰＮが前の状態から変わらないことを意味し、従って、このことは、ＨＯＬＤ状態に対応する。
【００４６】
ノード「ＳＰＮ」および「ＲＰＮ」は、ディスクリミネータラッチ回路５２の出力であり、回路９６の制御ロジックによって、どちらの回路が附勢されるかに応じ、これらは、（「Ｓｅｔ」および「Ｒｅｓｅｔ」信号に対応する）ＩＮＰＵＴサンプリング状態またはＨＯＬＤ状態のいずれかとなる。
【００４７】
低レベルのｄｖ／ｄｔＮ信号は、共通モードの変化が存在することを示すので、ラッチ回路１００がＳＥＴ信号に応答することが防止され、この回路は、変化が存在する限り、除勢状態のままである。
【００４８】
変化が開始するときに、ラッチ１００が附勢されている場合、この回路は、リセットされるまで附勢されたままである。変化が残る限り、回路９６および９８は、ＳＥＴ信号に応答せず、ラッチ１００は除勢状態のままとなる。
【００４９】
微分−シングルエンド変換回路５４は、１つの微分回路１０４を備え、ラッチ回路の出力である信号「ＳＰＮ」および「ＲＰＮ」は、回路１０５への入力信号となっている。上記の回路５０および５２は、それぞれの入力信号と出力信号が微分信号となる完全な微分回路である。
【００５０】
この微分信号「ＳＰＮ」および「ＲＰＮ」は、回路５４により、シングルエンド信号「ＶＯＵＴ」に変換される。このことは、レベルシフト方式から信号を処理する次の回路の設計を容易にする上で不可欠なことである。
【００５１】
図４では、回路５４の適当な例が、トランジスタレベルで示されている。完全微分回路トポロジー、およびＮＭＯＳトランジスタを使用する他の例も、本発明の範囲内である。
【００５２】
図示のように、回路５４は、トランジスタ１０６〜１２０を備え、微分信号ＳＰＮおよびＲＰＮは、シングルエンド出力を発生するように、ＶｏｕｔとＧＮＤとの間の電圧を基準とする信号に変換される。
【００５３】
これら微分信号ＳＰＮおよびＲＰＮは、微分増幅器の入力トランジスタ１１４および１１８に印加される前に、ソースフォロワートランジスタ１０６、１０８、１１０および１１２に印加される。
【００５４】
これらのソースフォロワーは、ＳＰＮ信号およびＲＰＮ信号をＶPWRに対してシフトダウンするので、トランジスタ１１４、１１８、１１６および１２０によって形成される微分増幅器により、これらの信号を使用できるようになる。そのため、入力端にある微分信号は、その出力端ＶＯＵＴにおけるシングルエンド信号に変換される。
【００５５】
以上、本発明の特定の実施例に関連して、本発明について説明したが、当業者には、その他の多くの変形例および変更例、他の用途も明らかであると思う。従って、本発明は、本明細書の特定の開示によって限定されるものではなく、特許請求の範囲で定められた範囲内で、多くの変形および変更を行うことができる。
【００５６】
本願は、２００４年３月２６日に出願された米国仮特許出願第60/557,052号に基づく優先権を主張するものであり、この米国出願の全開示内容を、本明細書で参考例として援用する。
【図面の簡単な説明】
【００５７】
【図１】本発明の回路トポロジーの全ブロック図である。
【図２】図１のマルチプレクサ回路のトランジスタレベルの実現例を示す。
【図３】図１のディスクリミネータラッチ回路のトランジスタレベルの実現例を示す。
【図４】微分−シングルエンド出力変換を実行する図１のレベルのトランジスタレベルの実現例を示す。
【符号の説明】
【００５８】
１０    レベルシフター
１２    入力回路
１３、１５    バス
１４    入力ターミナル
１６、１８、２０    出力
２２、２４、２６    レベルシフトトランジスタ
３０、３２、３３    トランジスタ
３５    抵抗器
３６〜４０    ドレインターミナルノード
４２〜４６    ダイオード
４８    ダイオード
５０    ディスクリミネータユニット
５２    ディスクリミネータラッチユニット
５３    バス
５６〜６０    微分回路
６８、７０    トランジスタ
７２    基準電圧電源
７４    電流源
７６    トランジスタ
７８    抵抗器
８０    電流源
９２、９４    ノード
９６、９８    微分回路
１００    ラッチ回路
１０２、１０４    電流源
１０６、１０８    トランジスタ
１１０、１１２、１１４、１１６    トランジスタ
【図１】
2007531417.tif 000003
【図２】
2007531417.tif 000004
【図３】
2007531417.tif 000005
【図４】
2007531417.tif 000006
【手続補正書】
【提出日】平成18年11月20日(2006.11.20)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2007531417.tif 000007
【図２】
2007531417.tif 000008
【図３】
2007531417.tif 000009
【図４】
2007531417.tif 000010
【国際調査報告】
2007531417.tif 000011