(57)【要約】  テスト伝達経路が、マルチチップパッケージのチップの間に設けられる。外部からアクセス可能なＪＴＡＧ入力ピン及び出力ピンが、マルチチップパッケージの第１のチップに供給され、この第１のチップは、これらのＪＴＡＧピンにおいて受け取られた信号がマルチチップパッケージの他のチップにルーティングされることができるように構成される。第１のチップに供給された制御信号が、各チップへのＪＴＡＧ信号のルーティングを制御する。
2007518093.tif 000002
【特許請求の範囲】
【請求項１】
外部からアクセス可能なテストピンに結合される第１の集積回路と、
前記第１の集積回路に結合される第２の集積回路と、
を有するマルチチップシステムであって、
前記第１の集積回路が、テスト信号を前記テストピンから前記第２の集積回路に伝達するための前記第２の集積回路への伝達経路、を設けるように構成されるシステム。
【請求項２】
前記第１の集積回路及び前記第２の集積回路を内蔵するように構成されるマルチチップパッケージを更に含む、請求項１に記載のシステム。
【請求項３】
前記伝達経路は、
当該システムがテストモードにある場合に前記テスト信号の少なくとも１つを伝達し、当該システムが動作モードにある場合に他の信号を伝達するように構成されるマルチプレクサ、を含む、
請求項１に記載のシステム。    
【請求項４】
前記マルチプレクサは、
前記テスト信号を受け取るために前記第２の集積回路をイネーブルにするように構成されるコマンドシーケンス、を伝達するように更に構成される、
請求項３に記載のシステム。
【請求項５】
前記テストピンが、ＪＴＡＧテストピンに対応する、請求項１に記載のシステム。
【請求項６】
前記第１の集積回路が、第１のＪＴＡＧテストアクセスポートを含み、
前記第２の集積回路が、第２のＪＴＡＧテストアクセスポートを含み、
前記テストピンが、前記第１のＪＴＡＧテストアクセスポートに結合される前記ＪＴＡＧテストピンに対応し、
前記伝達経路が、前記ＪＴＡＧテストピンの前記テスト信号を、前記第２のＪＴＡＧテストアクセスポートに結合させる、
請求項１に記載のシステム。
【請求項７】
前記第１の集積回路が、プロセッサを含み、
前記伝達経路が、前記プロセッサと前記第２の集積回路との間のインタフェースに対応する、
請求項１に記載のシステム。
【請求項８】
前記伝達経路が、前記第１の集積回路と前記第２の集積回路との間に、少なくとも１つの双方向の経路を含む、請求項１に記載のシステム。
【請求項９】
前記第２の集積回路が、
前記第１の集積回路から伝達されるコマンドシーケンスをデコードし、
前記コマンドシーケンスに基づいて、前記テスト信号を受け取るために前記第２の集積回路をテストモードにするように構成される制御ロジック、を含む、請求項１に記載のシステム。
【請求項１０】
前記第２の集積回路が、スキャンテストセルを含み、
前記テスト信号が、テストパターンを前記スキャンテストセルに付与し、結果として得られるスキャンテスト出力信号を前記テストピンの少なくとも１つに供給するように構成される、
請求項１に記載のシステム。
【請求項１１】
前記第２の集積回路が、バウンダリスキャンセルを含み、
前記テスト信号が、テストパターンを前記バウンダリスキャンセルに付与し、結果として得られるバウンダリスキャン出力信号を前記テストピンの少なくとも１つに供給するように構成される、
請求項１に記載のシステム。
【請求項１２】
第１の集積回路を第１のテストモードにするステップと、
第２の集積回路を第２のテストモードにするステップと、
テスト信号を外部からアクセス可能なテストピンを介して前記第１の集積回路に伝達するステップと、
前記テスト信号を前記第１の集積回路から前記第２の集積回路に伝達するステップと、
を含むマルチチップシステム、をテストする方法。
【請求項１３】
前記第２の集積回路を前記第２のテストモードにするステップが、
テストモードイネーブリングコマンドシーケンスを、前記第１の集積回路から前記第２の集積回路に伝達するステップを含む、
請求項１２に記載の方法。
【請求項１４】
前記第２の集積回路を前記第２のテストモードにするステップは、
マルチプレクサが、前記テストモードイネーブリングコマンドシーケンスを、前記第１の集積回路から前記第２の集積回路にルーティングすることができるようにするステップを含む、
請求項１３に記載の方法。
【請求項１５】
前記テスト信号を前記第１の集積回路から伝達するステップは、
前記第１の集積回路のマルチプレクサが、前記テスト信号の少なくとも１つを、前記外部からアクセス可能なテストピンから前記第２の集積回路にルーティングすることができるようにするステップを含む、
請求項１２に記載の方法。
【請求項１６】
前記テストモードイネーブリングコマンドシーケンスが、前記第１の集積回路に結合される他の外部からアクセス可能なピンから供給される、
請求項１５に記載の方法。
【請求項１７】
前記第１の集積回路及び前記第２の集積回路を動作モードにするステップと、
前記マルチプレクサが、他の信号を前記第２の集積回路にルーティングすることができるようにするステップと、
を更に含む、請求項１５に記載の方法。
【請求項１８】
前記テストピンが、ＪＴＡＧテストピンに対応する、請求項１２に記載の方法。
【請求項１９】
テストパターンを、前記ＪＴＡＧテストピンの少なくとも１つから前記第２の集積回路のスキャンテストセルに付与するステップと、
結果として得られるテスト出力信号を、前記第２の集積回路から前記ＪＴＡＧテストピンの少なくとも１つの他のテストピンに供給するステップと、
を更に含む、請求項１８に記載の方法。
【請求項２０】
テストパターンを、前記ＪＴＡＧテストピンの少なくとも１つから前記第２の集積回路のバウンダリスキャンセルに付与するステップと、
結果として得られるテスト出力信号を、前記第２の集積回路から前記ＪＴＡＧテストピンの少なくとも１つの他のテストピンに供給するステップと、
を更に含む、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路及びテスティングの分野に関し、特に、マルチチップパッケージ（ＭＣＰ）のＪＴＡＧテスティングを容易にするアーキテクチャに関する。
【背景技術】
【０００２】
ＩＥＥＥ標準規格１１４９．１「標準のテストアクセスポート及びバウンダリスキャンアーキテクチャ（Standard Test Access Port and Boundary Scan Architecture）」は、生産段階でのデジタルフルスキャン及びバウンダリスキャンテストの使用によって、集積回路の動作を検証するための技法を特定する。この標準規格はＪＴＡＧ標準規格とも呼ばれ、対応するテスト工程がＪＴＡＧテスティングと呼ばれる。この標準規格に従って、バウンダリスキャンセル（ＢＳＣ）が、集積回路（ＩＣ）の全てのファンクション入力／出力（Ｉ／Ｏ）信号に挿入され、スキャンマルチプレクサが、ＩＣの各々のフリップフロップに挿入される。テストアクセスポート（ＴＡＰ）コントローラは、３つの制御入力（ＴＤＩ，ＴＭＳ，ＴＣＫ）及びリセット入力（ＴＲＳＴ）を受け取り、出力（ＴＤＯ）を供給するように構成される。ＴＡＰコントローラは、一連の予め規定されたテストシェルによって制御入力を受け取り、入力バウンダリスキャンセル及びフリップフロップを所与のテストパターンによりロードし、ＩＣ内のロジックデバイスを活性化して出力バウンダリスキャンセル及びフリップフロップに結果として生じる信号（resultant signal，結果信号）を生成し、これらの結果信号を出力する。これらの結果信号は、所与のテストパターンに対応する予め規定された正常な出力（fault-free output）のセットと比較され、これらの結果信号が予め規定された正常出力にマッチングしない場合、そのＩＣは不良品である。
【０００３】
電子システムがますます複雑になるにつれて、ある一定の機能（function，ファンクション）を実施するために複数の集積回路が必要とされる。このような複雑な機能を実施するのに必要とされる回路の効率的なパッケージングを容易にするために、単一のパッケージが複数の集積回路を内蔵するように構成されるマルチチップパッケージ（ＭＣＰ）が開発されている。ＭＣＰは、一般に、例えば、ワイヤレス通信用のシステムオンチップ（ＳｏＣ）ソリューションに使用される。ブルートゥース（ＢＴ）ワイヤレス接続性に関するＭＣＰは、例えば、ブルートゥースベースバンド処理を主に扱うデジタル型（die，ダイ）と、デジタル制御の下で無線周波数（ＲＦ）変調及び復調機能を主に扱うアナログ型とを内蔵していてもよい。
【０００４】
ＩＥＥＥ１１４９．１標準規格に準拠するために、デジタル回路を内蔵するマルチチップパッケージの各チップは、この標準規格に基づいて十分にテスト可能でなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ＭＣＰにおいて外部からアクセス可能な（externally-accessible）ピンの数は制限され、追加のピンを収容するためにＭＣＰのサイズを増大させることは、ＭＣＰの全体的な費用に直接影響を及ぼす。ブルートゥースＭＣＰの上述された実施例において、ＭＣＰ内の２つのチップのそれぞれについて５つのピンを使用することは、この分野における競争上の影響のために経済的に実行不可能である。あるＭＣＰのチップごとに５つのテストピンをもつことの実行不可能性は、３つ以上のチップを内蔵するＭＣＰにおいてはより一層悪化される。
【０００６】
本発明の目的は、マルチチップパッケージのＪＴＡＧテスティングを容易にするアーキテクチャを提供することにある。本発明の他の目的は、マルチチップパッケージに必要とされる外部からアクセス可能なピンの数を最小化する、マルチチップパッケージのＪＴＡＧテスティングを容易にするアーキテクチャを提供することにある。
【課題を解決するための手段】
【０００７】
これら及び他の目的は、マルチチップパッケージのチップの間にテスト伝達経路（test-communication path，テスト通信路）を提供することによって達成される。外部からアクセス可能なＪＴＡＧ入力ピン及び出力ピンが、マルチチップパッケージの第１のチップに供給され、この第１のチップは、これらのＪＴＡＧピンで受け取られた信号が、マルチチップパッケージの他のチップにルーティングされる（route，送られる）ことができるように構成される。第１のチップに供給される制御信号は、各々のチップへのＪＴＡＧ信号のルーティングを制御する。
【０００８】
以下は、本発明の例証的な実施形態の説明であり、図面に関連して考慮される場合、上述された特徴及び利点だけでなく、他の特徴及び利点を示すものである。
【０００９】
図面は説明のために組み込まれ、本発明の範囲を制限することを意図されるものではない。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明によるマルチチップパッケージの２つの集積回路１００，２００のＪＴＡＧテスティングのためのテストアーキテクチャの一実施例のブロック図を示す。当業者であれば、本発明の概念を理解するのに必要な構成要素のみが示され、集積回路１００，２００が多くの他の回路及びシステムを内蔵してもよく、多くの他の相互接続部（interconnection，内部結線）２０１が一般にこれらの集積回路の間にあることを認識するであろう。
【００１１】
図１には、５つの通常のＪＴＡＧ入力ピン及び出力ピン、ＴＭＳ，ＴＤＩ，ＴＣＫ，ＴＲＳＴ及びＴＤＯが示され、これらのピンは、第１の集積回路（ＩＣ）１００のテストアクセスポート（ＴＡＰ１）１１０に動作可能な状態で結合される。ＴＡＰ１ １１０は、予め規定された正常な出力信号との比較のために、テスティング時にＩＣ１００を制御するように構成され、テストパターンをＩＣ１００の内部デバイスにロードすると共に、結果として生じる信号をＩＣ１００からアンロードするように構成される、通常のテストアクセスポートコントローラに対応する。図１には、通常の入力１７２及び出力１７１バウンダリスキャンセルが示され、これらのバウンダリスキャンセルは、ＪＴＡＧテスティング時にＩＣ１００のＴＡＰ１ １１０及びＩＣ２００のＴＡＰ２ ２１０によって制御されスキャンされる。テスティング時にＴＡＰ１ １１０がロードするように構成されるＩＣ１００の他のデバイスの１つは、レジスタＴｅｓｔ＿Ｄ２ １４０であり、このレジスタ１４０は、ＪＴＡＧ入力ピン及び出力ピンから第２のＩＣ２００への信号のルーティングを制御するように構成されるレジスタである。
【００１２】
ＩＣ１００のレジスタＴｅｓｔ＿Ｄ２ １４０は、ＩＣ２００へのルーティングのために入力の３つのセットの１つを選択するマルチプレクサ１５０を制御する。第１のテストモードでは、３つの一般の入力／出力（Ｉ／Ｏ）信号１０２が、マルチプレクサ１５０を介して第２のＩＣ２００の制御ロジック２２０に結合される。これらの一般のＩ／Ｏ信号１０２を介して送り出されたコマンドに基づいて、制御ロジック２２０は、Ｔｅｎａｂレジスタ２３０を介してＩＣ２００のテストアクセスポート（ＴＡＰ２）２１０をイネーブルにする。ＴＡＰ２ ２１０がイネーブルにされる場合、ＩＣ１００のＴＡＰ１ １１０は、Ｔｅｓｔ＿Ｄ２レジスタ１４０を、それゆえマルチプレクサ１５０を第２のテストモードにし（place，設定し）、この第２のテストモードでは、ＪＴＡＧ入力ピンＴＭＳ，ＴＣＫ，ＴＤＩからの信号が、ＩＣ２００のＴＡＰ２ ２１０に結合される。その後、ＪＴＡＧ制御入力ＴＭＳ，ＴＣＫ，ＴＤＩは、まるでＴＡＰ２ ２１０がＪＴＡＧ入力ピンＴＭＳ，ＴＣＫ，ＴＤＩに直接接続されているのと同じように、ＩＣ１００を介してＩＣ２００のＴＡＰ２ ２１０に結合され、ＩＣ２００のテスティングはＪＴＡＧ標準規格に従って行なわれることができる。
【００１３】
ＩＣ２００の出力信号ｓｉｇ０は、ｍｕｘ２４０においてテスト出力信号ｔｄｏ信号と多重化される。ＩＣ２００がＪＴＡＧテスティングのためにイネーブルにされる場合、テスト出力信号ｔｄｏはｍｕｘ２４０経由でＩＣ１００に結合され、ＴＡＰ１ １１０は、この出力信号ｔｄｏをＩＣ１００からＪＴＡＧ出力ピンＴＤＯに結合させるように構成される。
【００１４】
ＪＴＡＧリセットピンＴＲＳＴは、ＩＣ１００を介してＩＣ２００に継続的に結合され、ＩＣ２００のＴｅｎａｂレジスタ２３０をリセットすることによって、ＩＣ２００のテスティングをディスエーブルにするように構成される。ＩＣ１００からＩＣ２００へのＪＴＡＧ信号の上記の結合により、マルチチップパッケージにおいていかなる追加の外部からアクセス可能なピンも必要とすることなく、ＩＣ２００の完全なＪＴＡＧ準拠テスティングが可能になることに留意されたい。更に、このアーキテクチャにより、必要に応じて追加のチップのそれぞれをイネーブルにするように、単に異なるテストモードイネーブリングコマンドシーケンスを与えることによって、マルチチップパッケージにおける外部からアクセス可能なＪＴＡＧピンの１つのセットにより、３つ以上のチップが制御されることが可能になることにも留意されたい。
【００１５】
ＪＴＡＧリセットは、更に、Ｔｅｓｔ＿Ｄ２レジスタ１４０をリセットし、マルチプレクサ１５０をそのデフォルト状態に入れ、ここで、任意に、ＩＣ１００からの内部信号１０３がＩＣ２００に結合される。このように、マルチプレクサ１５０からのＩＣ１００及びＩＣ２００を結合させる３つのラインは、専らテスト目的のためだけではなく、ＩＣ１００及びＩＣ２００がテストモードにない場合、ファンクション信号はこれらの３つのラインを介して伝達されることができる。類似の態様では、テストモードイネーブリングシーケンスを供給するために使用される３つの一般のＩ／Ｏ信号１０２は、一般的に、通常動作中に他の機能を備える任意の３つの入力ピンであり得る。このような実施形態では、Ｔｅｎａｂレジスタ２３０をセットする一般のＩ／Ｏ信号１０２からのコマンドシーケンスは、内部信号１０３及び選択されたＩ／Ｏ信号１０２が通常動作中に生成されることができないシーケンスとして規定されるべきである。このような一意的な（unique，ユニークな）テストモードイネーブリングシーケンスの使用は、テストモードをイネーブリングするか又はプリ（予め）イネーブリングする他の技法がそうであるように、当該分野では一般的である。
【００１６】
更に、３つのラインの１つが、ＩＣ１００，ＩＣ２００のそれぞれにおいて双方向ポート１６０，２６０を内蔵するものとして示され、そのポートが、ＩＣ２００からＩＣ１００への伝達だけでなく、ＩＣ１００からＩＣ２００への伝達についても使用され得ることが示されることにも留意されたい。ＪＴＡＧ入力ライン及び出力ラインの全てが、双方向の動作のために同様に構成されることができる。
【００１７】
上記の説明は、単に、本発明の原理を説明するものである。従って、当業者であれば、本願明細書に明示的に説明されない又は図示されない場合でも、本発明の原理を具現化すると共に本発明の趣旨及び範囲に入る種々の装置、を考案することが可能であることを理解されたい。例えば、ＩＣ１００とＩＣ２００との間の機能的なインタフェースが、プロセッサ制御される場合、このプロセッサは、ＩＣ２００をＪＴＡＧテストモードにするように構成されることができ、一般のＩ／Ｏ信号１０２を介するテストモードイネーブリングシーケンスの必要性を取り除く。同様のやり方で、このプロセッサインタフェースは、ＩＣ１００のＪＴＡＧピンからＩＣ２００のＴＡＰ２へ信号を伝達するように構成されることもできる。これら及び他のシステムコンフィギュレーション及び最適な特徴は、本開示を考慮することで当業者には明らかであり、請求項の範囲内に包含される。
【図面の簡単な説明】
【００１８】
【図１】本発明によるマルチチップパッケージの複数の集積回路のＪＴＡＧテスティングのためのテストアーキテクチャの一実施例のブロック図である。
【図１】
2007518093.tif 000003
【国際調査報告】
2007518093.tif 000004
2007518093.tif 000005
2007518093.tif 000006