(57)【要約】【課題】デバイスの信頼性、及び、通信又はデータの破損に対する耐性を高め、システムや通信バスの入力静電容量及び周囲環境の許容範囲を広げる。【解決手段】入力や出力の遅延を調整可能なインタフェースを設けることで、デバイスの信号タイミングを調整及び再構成を促進する集積回路、メモリデバイス、回路、及びデータ方法が開示される。これにより、本発明の実施形態では、信号遅延を検出し、入力遅延及び出力遅延を調整することで、信号タイミングの関係を修正し、タイミング補正後の通信信号をデバイスの内部回路に受信させる。本発明の一実施形態では、レジスタを用いて、デバイスにおける個々の入力信号や出力信号についてのタイミング遅延を調整する。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数の信号線において複数の第１信号を受信するステップと、
前記複数の第１信号に関する相対的なタイミングを判定するステップと、
前記複数の信号線のうち第１の部分集合を構成する信号線に関する所望の遅延を、前記複数の第１信号に関する相対的なタイミングに応じて判定するステップと、
を有する集積回路デバイスの動作方法。
【請求項２】
請求項１記載の集積回路デバイスの動作方法において、
前記第１の部分集合を構成する信号線の遅延を、前記第１の部分集合を構成する信号線に関する前記所望の遅延に応じて調整するステップをさらに有することを特徴とする集積回路デバイスの動作方法。
【請求項３】
請求項２記載の集積回路デバイスの動作方法において、
前記遅延を調整するステップは、
前記第１の部分集合を構成する信号線に接続する遅延素子の数を、前記所望の遅延に応じて選択するステップと、
選択された数の遅延素子を、前記第１の部分集合を構成する信号線に選択的に接続するステップと、
を有することを特徴とする集積回路デバイスの動作方法。
【請求項４】
請求項３記載の集積回路デバイスの動作方法において、
前記選択された数の遅延素子を、前記第１の部分集合を構成する信号線に接続するステップの後に、前記複数の信号線において複数の第２信号を受信するステップをさらに有することを特徴とする集積回路デバイスの動作方法。
【請求項５】
請求項４記載の集積回路デバイスの動作方法において、
前記複数の信号線において複数の第３信号を受信するステップと、
前記複数の第３信号に関する相対的なタイミングを判定するステップと、
前記複数の信号線のうち第２の部分集合を構成する信号線に関する所望の遅延を、前記複数の第３信号に関する相対的なタイミングに応じて判定するステップと、
前記第２の部分集合を構成する信号線の遅延を、前記第２の部分集合を構成する信号線に関する前記所望の遅延に応じて調整するステップと、
前記第１の部分集合を構成する信号線のうち前記第２の部分集合を構成しない信号線を遅延のない状態に修復するステップと、
を有することを特徴とする集積回路デバイスの動作方法。
【請求項６】
請求項３記載の集積回路デバイスの動作方法において、
前記遅延素子の数を選択するステップは、前記第１の部分集合を構成する信号線それぞれに関する前記所望の遅延に応じて、前記信号線それぞれについて遅延素子の数を選択するステップを有することを特徴とする集積回路デバイスの動作方法。
【請求項７】
請求項６記載の集積回路デバイスの動作方法において、
前記第１の部分集合を構成する信号線それぞれに関する前記所望の遅延に応じて、前記信号線それぞれについて遅延素子の数を選択するステップは、前記信号線それぞれについて０個以上の遅延素子を選択するステップを有することを特徴とする集積回路デバイスの動作方法。
【請求項８】
請求項１記載の集積回路デバイスの動作方法において、
前記所望の遅延を判定するステップは、前記複数の第１信号それぞれを所望の相対的なタイミングに合わせるのに必要な遅延を判定するステップを有することを特徴とする集積回路デバイスの動作方法。
【請求項９】
請求項１記載の集積回路デバイスの動作方法において、
前記第１の部分集合は空集合であることを特徴とする集積回路デバイスの動作方法。
【請求項１０】
請求項１記載の集積回路デバイスの動作方法において、
前記複数の第１信号に関する相対的なタイミングを判定するステップは、最初の第１信号の受信に応じてカウンタを始動させるステップと、その他の第１信号それぞれの受信に応じて前記その他の第１信号それぞれについてカウントを判定するステップとを有することを特徴とする集積回路デバイスの動作方法。
【請求項１１】
複数の信号線を有するインタフェースを備える集積回路であって、
前記インタフェースの１本以上の信号線における遅延は、選択的に調整可能であることを特徴とする集積回路。
【請求項１２】
請求項１１記載の集積回路において、
遅延が選択的に調整可能な前記１本以上の信号線における遅延は、前記集積回路により選択的に調整されることを特徴とする集積回路。
【請求項１３】
請求項１１記載の集積回路において、
前記集積回路は、メモリデバイスであることを特徴とする集積回路。
【請求項１４】
請求項１１記載の集積回路において、
前記インタフェースは、同期式インタフェースであることを特徴とする集積回路。
【請求項１５】
請求項１１記載の集積回路において、
前記集積回路は、前記インタフェースにおける前記複数の信号線のうち１本以上の信号線における遅延を検出及び補正することを特徴とする集積回路。
【請求項１６】
請求項１５記載の集積回路において、
前記集積回路は、前記インタフェースにおける前記複数の信号線に関する相対的なタイミングを検出及び補正することを特徴とする集積回路。
【請求項１７】
請求項１１記載の集積回路において、
前記集積回路は、外部供給源から遅延補正値を取り込み、前記インタフェースの前記複数の信号線における遅延を補正することを特徴とする集積回路。
【請求項１８】
請求項１１記載の集積回路において、
遅延が選択的に調整される前記１本以上の信号線は、遅延を調整可能な入力線及び遅延を調整可能な出力線のいずれか一方であることを特徴とする集積回路。
【請求項１９】
請求項１１記載の集積回路において、
遅延が選択的に調整される前記１本以上の信号線は、選択的に接続可能な１つ以上の遅延素子を有することを特徴とする集積回路。
【請求項２０】
請求項１９記載の集積回路において、
前記選択的に接続可能な１つ以上の遅延素子は、シュミット・トリガ、バッファ素子、インバータ、ＲＣ遅延素子、及びタップ付き遅延線のいずれか１つであることを特徴とする集積回路。
【請求項２１】
複数のメモリセルを包含するメモリアレイと、
複数の信号線を有するメモリインタフェースと、
を備えるメモリデバイスであって、
前記メモリインタフェースの１本以上の信号線における遅延は、選択的に調整可能であり、
前記メモリデバイスは、遅延が選択的に調整される前記１本以上の信号線に関するタイミングの遅延を選択的に調整する
ことを特徴とするメモリデバイス。
【請求項２２】
請求項２１記載のメモリデバイスにおいて、
前記メモリアレイは、不揮発性メモリアレイであることを特徴とするメモリデバイス。
【請求項２３】
請求項２１記載のメモリデバイスにおいて、
前記メモリインタフェースは、同期式メモリインタフェースであることを特徴とするメモリデバイス。
【請求項２４】
請求項２３記載のメモリデバイスにおいて、
前記同期式メモリインタフェースは、ＳＤＲＡＭインタフェース及びＤＤＲインタフェースのいずれか一方であることを特徴とするメモリデバイス。
【請求項２５】
請求項２１記載のメモリデバイスにおいて、
前記メモリデバイスは、前記メモリインタフェースにおける前記複数の信号線のうち１本以上の信号線における遅延を検出及び補正することを特徴とするメモリデバイス。
【請求項２６】
請求項２５記載のメモリデバイスにおいて、
前記メモリデバイスは、前記メモリインタフェースにおける前記複数の信号線に関する相対的なタイミングを検出及び補正することを特徴とするメモリデバイス。
【請求項２７】
請求項２１記載のメモリデバイスにおいて、
前記メモリデバイスは、遅延補正値を取り込み、前記メモリインタフェースの前記複数の信号線における遅延を補正することを特徴とするメモリデバイス。
【請求項２８】
複数のフラッシュメモリセルを包含する不揮発性メモリアレイと、
複数の信号線を有するメモリインタフェースと、
を備えるフラッシュメモリデバイスであって、
前記メモリインタフェースの１本以上の信号線における遅延は、選択的に調整可能であり、
前記フラッシュメモリデバイスは、遅延が選択的に調整される前記１本以上の信号線に関するタイミング遅延を選択的に調整する
ことを特徴とするフラッシュメモリデバイス。
【請求項２９】
請求項２８記載のフラッシュメモリデバイスにおいて、
前記不揮発性メモリアレイは、ＮＯＲ型フラッシュメモリアレイ及びＮＡＮＤ型フラッシュメモリアレイのいずれか一方であることを特徴とするフラッシュメモリデバイス。
【請求項３０】
請求項２８記載のフラッシュメモリデバイスにおいて、
前記メモリインタフェースは、同期式メモリインタフェースであることを特徴とするフラッシュメモリデバイス。
【請求項３１】
請求項２８記載のフラッシュメモリデバイスにおいて、
前記フラッシュメモリデバイスは、前記メモリインタフェースにおける前記複数の信号線に関する相対的なタイミングを検出及び補正することを特徴とするフラッシュメモリデバイス。
【請求項３２】
請求項２８記載のフラッシュメモリデバイスにおいて、
前記フラッシュメモリデバイスは、前記メモリインタフェースの前記複数の信号線における１本以上の入力信号線及び１本以上の出力信号線の少なくとも一方における遅延を検出及び補正することを特徴とするフラッシュメモリデバイス。
【請求項３３】
請求項２８記載のフラッシュメモリデバイスにおいて、
前記フラッシュメモリデバイスは、外部供給源から遅延補正値を取り込み、前記メモリインタフェースの前記複数の信号線における遅延を補正することを特徴とするフラッシュメモリデバイス。
【請求項３４】
複数の信号線を有するインタフェースと、
１つ以上のメモリデバイスに用いるメモリデバイスインタフェースと、
を備えるメモリコントローラであって、
前記インタフェースの１本以上の信号線における遅延は、選択的に調整可能であり、
前記メモリコントローラは、遅延が選択的に調整される前記１本以上の信号線に関するタイミング遅延を選択的に調整する
ことを特徴とするメモリコントローラ。
【請求項３５】
請求項３４記載のメモリコントローラにおいて、
前記メモリコントローラは、不揮発性メモリコントローラであることを特徴とするメモリコントローラ。
【請求項３６】
請求項３５記載のメモリコントローラにおいて、
前記メモリコントローラは、フラッシュメモリコントローラであることを特徴とするメモリコントローラ。
【請求項３７】
請求項３４記載のメモリコントローラにおいて、
前記メモリインタフェースは、複数の信号線を有し、
前記メモリインタフェースの１本以上の信号線における遅延は、選択的に調整可能であり、
前記メモリコントローラは、遅延が選択的に調整される前記１本以上の信号線に関するタイミングの遅延を選択的に調整する
ことを特徴とするメモリコントローラ。
【請求項３８】
通信バスに接続されたプロセッサと、
前記通信バスに接続された少なくとも１つの集積回路と、
を備えるシステムであって、
前記少なくとも１つの集積回路は、複数の信号線を有するインタフェースを備え、
前記インタフェースの１本以上の信号線における遅延は、選択的に調整可能であり、
前記システムは、遅延が選択的に調整される前記１本以上の信号線に関するタイミング遅延を選択的に調整する
ことを特徴とするシステム。
【請求項３９】
請求項３８記載のシステムにおいて、
前記プロセッサは、外部メモリコントローラであることを特徴とするシステム。
【請求項４０】
請求項３８記載のシステムにおいて、
前記少なくとも１つの集積回路は、メモリデバイスであることを特徴とするシステム。
【請求項４１】
請求項４０記載のシステムにおいて、
前記少なくとも１つのメモリデバイスは、不揮発性メモリデバイス及び不揮発性メモリシステムのいずれか一方であることを特徴とするシステム。
【請求項４２】
複数の信号線を有するインタフェースにおいて複数の信号を受信するステップと、
前記複数の信号線のうち１本以上の信号線において受信された前記信号を遅延させることにより、前記１本以上の信号線を選択的に調整するステップと、
を有する集積回路の動作方法。
【請求項４３】
請求項４２記載の集積回路の動作方法において、
前記集積回路は、メモリデバイスであることを特徴とする集積回路の動作方法。
【請求項４４】
請求項４２記載の集積回路の動作方法において、
前記インタフェースは、同期式インタフェースであることを特徴とする集積回路の動作方法。
【請求項４５】
請求項４２記載の集積回路の動作方法において、
前記複数の信号線のうち１本以上の信号線において受信された前記信号を遅延させることにより、前記１本以上の信号線を選択的に調整するステップは、前記１本以上の信号線に遅延を発生させて前記複数の信号に関する相対的なタイミングを補正するステップを有することを特徴とする集積回路の動作方法。
【請求項４６】
請求項４２記載の集積回路の動作方法において、
前記複数の信号線のうち１本以上の信号線において受信された前記信号を遅延させることにより、前記１本以上の信号線を選択的に調整するステップは、選択的に接続可能な１つ以上の遅延素子を前記１本以上の信号線に挿入するステップを有することを特徴とする集積回路の動作方法。
【請求項４７】
請求項４６記載の集積回路の動作方法において、
前記選択的に接続可能な1つ以上の遅延素子は、シュミット・トリガ、バッファ素子、インバータ、ＲＣ遅延素子、タップ付き遅延線のいずれか１つであることを特徴とする集積回路の動作方法。
【請求項４８】
請求項４２記載の集積回路の動作方法において、
外部供給源から前記集積回路に遅延補正値を取り込み、前記インタフェースの前記複数の信号線における遅延を補正するステップをさらに有することを特徴とする集積回路の動作方法。
【請求項４９】
請求項４２記載の集積回路の動作方法において、
前記複数の信号線における信号遅延を検出するステップをさらに有することを特徴とする集積回路の動作方法。
【請求項５０】
請求項４９記載の集積回路の動作方法において、
前記複数の信号線における信号遅延を検出するステップは、基準信号の発生から、前記複数の信号のうち１つ以上の信号それぞれの発生までの時間遅延を測定するステップを有することを特徴とする集積回路の動作方法。
【請求項５１】
請求項５０記載の集積回路の動作方法において、
前記時間遅延を測定するステップは、前記基準信号に応じて起動されるカウンタを用いて、前記複数の信号のうち前記１つ以上の信号を計測するステップを有することを特徴とする集積回路の動作方法。
【請求項５２】
請求項５０記載の集積回路の動作方法において、
前記１つ以上の信号について観測されたタイミングと、各信号に関する所定の記録値又は所定の範囲とを比較するステップをさらに有することを特徴とする集積回路の動作方法。
【請求項５３】
請求項５０記載の集積回路の動作方法において、
前記１つ以上の信号のうち２つの信号の測定タイミングを比較し、相対的なタイミングずれを取得するステップと、前記相対的なタイミングずれと、前記２つの信号に関する所定の記録値又は所定の範囲とを比較するステップをさらに有することを特徴とする集積回路の動作方法。
【請求項５４】
請求項４２記載の集積回路の動作方法において、
前記１本以上の信号線は、入力信号線、出力信号線及び双方向信号線のいずれか１つであることを特徴とする集積回路の動作方法。
【請求項５５】
請求項４２記載の集積回路の動作方法において、
前記集積回路から送信される信号を、双方向信号線において受信された信号の遅延と逆方向に遅延させることにより、前記複数の信号線における前記１本以上の信号線を選択的に遅延させるステップをさらに有することを特徴とする集積回路の動作方法。
【請求項５６】
インタフェースにおける複数の信号線を介して送信される複数の信号のうち、一部分集合を構成する複数の信号を遅延させる遅延手段を挿入することにより、前記複数の信号線のうち１本以上の信号線を選択的に調整するステップと、
前記インタフェースを介して前記複数の信号を送信するステップと、
を有する集積回路の動作方法。
【請求項５７】
請求項５６記載の集積回路の動作方法において、
前記複数の信号線のうち１本以上の信号線を選択的に調整するステップは、前記部分集合を構成する前記複数の信号線に遅延手段を挿入することで、前記複数の信号における外部の信号遅延を補償するステップを有することを特徴とする集積回路の動作方法。
【請求項５８】
請求項５６記載の集積回路の動作方法において、
前記複数の信号線のうち１本以上の信号線を選択的に調整するステップは、前記部分集合を構成する前記複数の信号線に、選択的に接続可能な１つ以上の遅延素子を挿入するステップを有することを特徴とする集積回路の動作方法。
【請求項５９】
請求項５６記載の集積回路の動作方法において、
前記部分集合を構成する前記複数の信号線で送信される信号は、受信信号で検出された遅延と逆方向に遅延されることを特徴とする集積回路の動作方法。
【請求項６０】
複数の信号線を有するインタフェースにおいて複数の信号を受信するステップと、
前記複数の信号線における１本以上の信号線で受信された前記複数の信号を遅延させることにより、前記１本以上の信号線を選択的に調整するステップと、
を有するメモリデバイスの動作方法。
【請求項６１】
請求項６０記載のメモリデバイスの動作方法において、
前記メモリデバイスは、不揮発性メモリデバイスであることを特徴とするメモリデバイスの動作方法。
【請求項６２】
請求項６０記載のメモリデバイスの動作方法において、
前記インタフェースは、同期式インタフェースであることを特徴とするメモリデバイスの動作方法。
【請求項６３】
請求項６２記載のメモリデバイスの動作方法において、
前記同期式インタフェースは、ＳＤＲＡＭ及びＤＤＲのいずれか一方であることを特徴とするメモリデバイスの動作方法。
【請求項６４】
請求項６０記載のメモリデバイスの動作方法において、
前記１本以上の信号線を選択的に調整するステップは、前記１本以上の信号線に遅延を発生させ、前記複数の信号に関する相対的なタイミングを補正するステップを有することを特徴とするメモリデバイスの動作方法。
【請求項６５】
請求項６０記載のメモリデバイスの動作方法において、
前記１本以上の信号線を選択的に調整するステップは、前記１本以上の信号線に、選択的に接続可能な１つ以上の遅延素子を挿入するステップを有することを特徴とするメモリデバイスの動作方法。
【請求項６６】
請求項６５記載のメモリデバイスの動作方法において、
前記選択的に接続可能な１つ以上の遅延素子は、シュミット・トリガ、バッファ素子、インバータ、ＲＣ遅延素子、タップ付き遅延線のいずれか１つであることを特徴とするメモリデバイスの動作方法。
【請求項６７】
請求項６０記載のメモリデバイスの動作方法において、
外部又は内部の供給源から前記メモリデバイスに遅延補正値を供給し、前記インタフェースの前記複数の信号線における遅延を補正するステップをさらに有することを特徴とするメモリデバイスの動作方法。
【請求項６８】
請求項６７記載のメモリデバイスの動作方法において、
前記外部又は内部の供給源から前記メモリデバイスに遅延補正値を供給し、前記インタフェースの前記複数の信号線における遅延を補正するステップは、前記遅延補正値を内部レジスタに供給するステップを有することを特徴とするメモリデバイスの動作方法。
【請求項６９】
請求項６０記載のメモリデバイスの動作方法において、
前記複数の信号線における信号遅延を検出するステップをさらに有することを特徴とするメモリデバイスの動作方法。
【請求項７０】
請求項６９記載のメモリデバイスの動作方法において、
前記複数の信号線における信号遅延を検出するステップは、基準信号の発生から、前記複数の信号のうち１つ以上の信号それぞれの発生までの時間遅延を測定するステップを有することを特徴とするメモリデバイスの動作方法。
【請求項７１】
請求項７０記載のメモリデバイスの動作方法において、
前記基準信号の発生から、前記複数の信号のうち１つ以上の信号それぞれの発生までの時間遅延を測定するステップは、前記複数の信号のうち１つ以上の信号をカウンタを用いて計測するステップを有することを特徴とするメモリデバイスの動作方法。
【請求項７２】
請求項７０記載のメモリデバイスの動作方法において、
前記１つ以上の信号について観測されたタイミングと、各信号に関する所定の記録値又は所定の範囲とを比較するステップをさらに有することを特徴とするメモリデバイスの動作方法。
【請求項７３】
請求項７０記載のメモリデバイスの動作方法において、
前記１つ以上の信号のうち２つの信号の測定タイミングを比較し、相対的なタイミングずれを取得するステップと、前記相対的なタイミングずれと、前記２つの信号に関する所定の記録値又は所定の範囲とを比較するステップをさらに有することを特徴とするメモリデバイスの動作方法。
【請求項７４】
請求項６０記載のメモリデバイスの動作方法において、
前記１本以上の信号線を選択的に調整するステップは、前記複数の信号線における１本以上の信号線で受信された信号を遅延させることにより、前記１本以上の信号線を選択的に調整するステップを有し、
前記１本以上の信号線は、入力信号線、出力信号線及び双方向信号線のいずれか１つである
ことを特徴とするメモリデバイスの動作方法。
【請求項７５】
請求項７４記載のメモリデバイスの動作方法において、
前記複数の信号線における１本以上の信号線で受信された信号を遅延させることにより、前記１本以上の信号線を選択的に調整するステップは、前記集積回路から送信される信号を、受信信号における遅延と逆方向に遅延させることにより、前記複数の信号線における前記１本以上の信号線を選択的に調整するステップを有することを特徴とするメモリデバイスの動作方法。
【請求項７６】
請求項６０記載のメモリデバイスの動作方法において、
前記メモリデバイスは、メモリコントローラと、このメモリコントローラに接続された１つ以上のメモリデバイスを備えるメモリシステムであることを特徴とするメモリデバイスの動作方法。
【請求項７７】
インタフェースにおいて複数の信号を受信するステップと、
前記複数の信号のうち１つ以上の信号を選択的に遅延させるステップと、
を有する信号線遅延補正方法。
【請求項７８】
請求項７７記載の信号線遅延補正方法において、
前記複数の信号のうち１つ以上の信号を選択的に遅延させるステップは、前記複数の信号における遅延を補償するステップを有することを特徴とする信号線遅延補正方法。
【請求項７９】
請求項７８記載の信号線遅延補正方法において、
前記複数の信号における遅延を補償するステップは、前記複数の信号において、静電容量により発生した遅延を補償するステップを有することを特徴とする信号線遅延補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路全般に関し、より詳細には、集積回路及びメモリデバイスの信号タイミングに関する。
【背景技術】
【０００２】
一般に、集積回路は、所定範囲の電圧及びタイミングで信号が発生するように製造メーカにより設計される。このような信号の範囲は、できる限り広い範囲のシステム及び環境で動作及び通信可能となるように設計される。多くの場合、集積回路のインタフェースにおける複数の信号は、使用に際し、この複数の信号相互のタイミング関係が固定されるように調整された信号処理又は通信環境において用いられる。広範囲の用途で動作するように設計された集積回路の１つとして、メモリデバイスがある。
【０００３】
一般に、メモリデバイスは、コンピュータの内部記憶領域として設けられる。用語「メモリ」は、集積回路チップの形態で入手可能なデータストレージを示す。現在のエレクトロニクスで用いられるメモリには幾つかの種類があり、一般的なものの１つとしてＲＡＭ（ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）がある。ＲＡＭは、その性質上、コンピュータのメインメモリとして用いられる。ＲＡＭは、読み書き可能なメモリを意味する。すなわち、ＲＡＭに対してデータの書き込み及び読み出しの両方を行うことができる。これは、データの読み出しのみが可能なＲＯＭ（ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）と対照的である。多くのＲＡＭは揮発性であり、記録されたコンテンツを保持するためには、保持電流を必要とする。電源が切れると、ＲＡＭに記録されたデータは失われる。
【０００４】
ほとんどのコンピュータは、コンピュータを起動するための命令群が記録された小容量のＲＯＭを内蔵している。ＲＡＭとは異なり、ＲＯＭに書き込みを行うことはできない。ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）は、特殊な不揮発性ＲＯＭであり、電荷を付与することによってデータを消去することができる。ＥＥＰＲＯＭは、電気的に絶縁されたゲート（浮遊ゲート）を包含するメモリセルを多数有する。メモリセルには、浮遊ゲート中の電荷の形でデータが記録される。浮遊ゲートに対しては、特定の書き込み処理や消去処理により電荷の注入や抜き出しが行われる。別の種類の不揮発性メモリとしては、例えば、ポリマーメモリ、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、ＯＵＭ（Ｏｖｉｏｎｉｃｓ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）及び磁気抵抗メモリ（ＭＲＡＭ）がある。
【０００５】
さらに別の種類の不揮発性メモリとして、フラッシュメモリがある。一般に、フラッシュメモリは、１バイトごとではなくブロック単位で消去処理及び再書き込み処理が一度に行われるＥＥＰＲＯＭである。一般的なフラッシュメモリは、多数のメモリセルで構成されるメモリアレイを備える。各メモリセルは、電荷を保持することのできる浮遊ゲート型電界効果トランジスタを有する。セルにおけるデータは、浮遊ゲートにおける電荷の有無により判定される。通常、各セルは、「消去ブロック」と呼ばれる単位に区分される。一般に、フラッシュメモリアレイにおけるメモリセルは、「ＮＯＲ」型（各セルがビット線に直結される）、又は「ＮＡＮＤ」型（複数のセルを結合して「セル列」を構成し、各セルは間接的にビット線に接続され、各セルへのアクセス時にはセル列における他のセルを動作させる必要がある）に構成される。消去ブロックにおける各セルは、浮遊ゲートに電荷を付与することによって、電気的に且つランダムに書き込み処理をすることができる。電荷は、ブロック単位の消去処理によって、浮遊ゲートから抜き出される。１回の消去処理により、１つの消去ブロックにおけるすべての浮遊ゲートメモリセルが消去される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
集積回路又はメモリデバイスのインタフェースは、使用に際し、このインタフェースが配置されているシステムバス又は通信バスにおいてコマンド及びデータを通信するため、接近した信号タイミングで動作するように設計されるのが一般的である。通信信号や制御線のタイミング関係が維持されないと、通信されるデータやコマンドが消失又は破損するおそれがある。特に、最近の同期式メモリでは、高速のデータ伝送を行うために非常に正確な信号タイミングが必要とされるため、このようなおそれが強い。
【０００７】
システムバスや通信バスにおいて動作している集積回路又はメモリデバイスで生じる実際の信号タイミングや通信環境は、様々な状況及び環境に影響され得る。このような状況及び環境としては、例えば、動作電圧レベル、システムのレイアウト、材料、温度、湿度を挙げることができる。特に、所定のシステムバス又は通信バスにおいて、インタフェース及び制御線で集積回路に生じる静電容量は、実際の信号タイミングに大きな影響を及ぼし得る。
【０００８】
これら変化する信号環境に対処するため、上述のように、多くの集積回路やメモリデバイスは、それらが対応可能な相対的な信号タイミングの範囲を伴うように製造メーカにより設計される。これにより、タイミング違反を避ける誤差範囲を設定し、現実世界における信号環境に対応することができる。しかし、近年の高速メモリデバイス及びシステムでは、速度及びタイミングに関する要求が高くなっているため、信号タイミングに対する現実世界の環境やシステム状況の影響は増加している。このため、所定のメモリデバイスにおける相対的な信号タイミングに関する要求を満足できなくなる可能性が高くなっており、システムエラーやデータ消失の可能性が増加している。この問題をさらに複雑にしているのが、すべての信号が同じように影響を受けるわけではないため、あるメモリデバイスやシステムにおける１本以上の信号線に対してのみより大きな遅延が発生するということである。
【０００９】
上記の理由により、及び、本明細書を読み、その内容を理解することで当業者に明らかになる後述する他の理由により、信号タイミングの変化を調整し、広い範囲の環境及びシステムにおいて、集積回路及びメモリデバイスを動作させることのできる信号タイミングの調整装置及び調整方法に関する要望が存在する。
【００１０】
信号タイミングの変化並びに広い範囲の環境及びシステムにおいて集積回路及びメモリデバイスを動作させることに伴う上述の課題及び他の課題は、本発明により解決されるものであり、以下の説明を読み、その内容を検討することにより理解されよう。
【課題を解決するための手段】
【００１１】
本発明の実施形態に係る集積回路、メモリデバイス、制御回路、及び方法では、入力及び出力の遅延を調整可能なインタフェースを設けることにより、集積回路及びメモリデバイスにおける信号タイミングの調整及び再構成が促進される。これにより、本発明の実施形態では、信号遅延を検出し、遅延を調整することで、信号タイミングの関係を補正し、タイミング補正後の通信信号を送信し、デバイスの集積回路に受信させる。本発明の一実施形態では、レジスタを用いて、デバイスの各入力信号におけるタイミングの遅延を調整する。これにより、メモリデバイスの信頼性、及び、通信又はデータの破損に対する耐性を高め、システムや通信バスの入力静電容量及び周囲環境の許容範囲を広げることができる。
【００１２】
本発明の一実施形態に係る集積回路デバイスの動作方法は、複数の信号線において複数の第１信号を受信するステップと、前記複数の第１信号に関する相対的なタイミングを判定するステップと、前記複数の信号線のうち第１の部分集合を構成する信号線に関する所望の遅延を、前記複数の第１信号に関する相対的なタイミングに応じて判定するステップと、を有することを特徴とする。
【００１３】
本発明の別の実施形態に係る集積回路は、複数の信号線を有するインタフェースを備えるものであって、前記インタフェースの１本以上の信号線における遅延は、選択的に調整可能であることを特徴とする。
【００１４】
本発明のさらに別の実施形態に係るメモリデバイスは、複数のメモリセルを包含するメモリアレイと、複数の信号線を有するメモリインタフェースと、を備えるものであって、前記メモリインタフェースの１本以上の信号線における遅延は、選択的に調整可能であり、前記メモリデバイスは、遅延が選択的に調整される前記１本以上の信号線に関するタイミング遅延を選択的に調整することを特徴とする。
【００１５】
本発明のさらに別の実施形態に係る集積回路の動作方法は、複数の信号線を有するインタフェースにおいて複数の信号を受信するステップと、前記複数の信号線のうち１本以上の信号線において受信された前記信号を遅延させることにより、前記１本以上の信号線を選択的に調整するステップと、を有することを特徴とする。
【００１６】
本発明のさらに別の実施形態に係る集積回路の動作方法は、インタフェースにおける複数の信号線を介して送信される複数の信号のうち、一部分集合を構成する複数の信号を遅延させる遅延手段を挿入することにより、前記複数の信号線のうち１本以上の信号線を選択的に調整するステップと、前記インタフェースを介して前記複数の信号を送信するステップと、を有することを特徴とする。
【００１７】
本発明のさらに別の実施形態に係るメモリデバイスの動作方法は、複数の信号線を有するインタフェースにおいて複数の信号を受信するステップと、前記複数の信号線における１本以上の信号線で受信された前記複数の信号を遅延させることにより、前記１本以上の信号線を選択的に調整するステップと、を有することを特徴とする。
【００１８】
本発明のさらに別の実施形態に係る信号線遅延補正方法は、インタフェースにおいて複数の信号を受信するステップと、前記複数の信号のうち１以上の信号を選択的に遅延させるステップと、を有することを特徴とする。
【００１９】
他の実施形態についても説明がなされ、特許請求の範囲に記載されている。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る特定の好適な実施形態を示す添付の図面を参照しつつ、本発明の好適な実施形態について詳述する。各実施形態は、当業者が本発明を実施可能な程度に開示される。本発明の範囲から外れない限り、他の実施形態も可能であり、また、論理的、機械的及び電気的変更も可能である。従って、以下の説明は、限定的に解釈すべきではなく、本発明の範囲は、添付の特許請求の範囲及びその均等の範囲によってのみ特定される。
【００２１】
本発明の実施形態に係る集積回路、メモリデバイス、制御回路、又は方法では、入力若しくは出力又はその両方の遅延を調整可能なインタフェースを設けることにより、デバイスの信号タイミングの調整及び再構成を促進する。具体的には、フラッシュメモリデバイス、フラッシュメモリシステム（フラッシュメモリコントローラに接続され、単一のフラッシュメモリデバイスとして機能する２つ以上のフラッシュメモリデバイスからなるフラッシュメモリシステム）等のメモリデバイスに用いられ、遅延が調整可能なインタフェースを設けることにより、デバイスの信号タイミングの調整及び再構成が促進される。これにより、本発明の実施形態では、信号遅延を検出し、入力の遅延を調整することで、信号タイミングの関係を修正し、タイミング補正後の通信信号をデバイスの内部回路において受信し、若しくはこの内部回路から送信し、又はこれら両方を行う。本発明の一実施形態では、レジスタを用いて、デバイスにおける個々の入力信号又は出力信号のタイミング遅延が調整される。これにより、デバイスの信頼性、及び、通信又はデータの破損に対する耐性を高め、システムや通信バスの入力静電容量及び周囲環境の許容範囲を広げることができる。
【００２２】
図１は、通信バス１１４に接続された１つ以上のデバイスを備えるシステム１００の簡略図である。図１のシステム１００において、通信バス１１４は、プロセッサ１０２及び複数の周辺デバイスに接続されている。図１の周辺デバイスには、例えば、フラッシュメモリデバイス１０４、１０６、１０８、擬似ＳＲＡＭデバイス（ＰＳＲＡＭ）１１０、周辺のアプリケーションプロセッサ又は特定用途向け集積回路（ＡＳＩＣ）１１２が含まれる。プロセッサ１０２は、通信バス１１４を介して、フラッシュメモリデバイス１０４、１０６、１０８等の前記１つ以上の周辺デバイスと通信し、これらの周辺デバイスを制御する。また、プロセッサ１０２は、プロセッサ１０２に接続された周辺デバイスの動作を、通信バス１１４を介して管理し、通信バス１１４の信号線を通じて、現に選択されている周辺デバイスのインタフェースとの間でコマンド、アドレス、データの送受信を行う。通信バス１１４には、他の周辺デバイス、メモリデバイス（例えば、ＲＡＭメモリデバイス、ＲＯＭメモリデバイス、フラッシュメモリデバイス及びフラッシュメモリカード）、及び特定用途向けデバイスも接続可能である。また、フラッシュメモリカードのフラッシュメモリコントローラ等のインタフェース回路やコントローラを介して、周辺デバイス又はメモリデバイスを通信バス１１４に間接的に接続することもできる。プロセッサ１０２の代わりに、通信バスコントローラやメモリコントローラを用いることもできる。別の構成によるシステム１００、インタフェース、及び別の方法による周辺デバイスに対するプロセッサ１０２の接続方法（個別のバスや信号線に直接接続する等）も可能であり、このような別の構成・方法は、本願の開示に基づけば、当業者に明らかであろう。
【００２３】
通常、図１のシステム１００において示されるような通信バス１１４は、プロセッサ１０２や周辺デバイスとの通信のために複数の信号線を有する。これらの信号線には、例えば、アドレスバス線、データバス線、アドレス／データ複合線、制御線が含まれる。上述のように、動作電圧レベル、システムのレイアウト、材料、温度、湿度、静電容量等の様々な周辺環境は、通信バス１１４の信号線における信号が、通信バス１１４において動作可能な周辺デバイス（例えば、メモリデバイス１０４）にいつ受信されるか、また、これら信号に関する相対的なタイミングに影響し得る。また、上述のように、所定のシステム又は通信バスにおけるメモリデバイスのインタフェース及び信号線においてメモリデバイスに生じる静電容量は、実際の信号タイミングに対して特に大きく影響する。図１には、システム１００や通信バス１１４の様々な点に起因する静電容量の影響の代表値、例えば、各メモリデバイスのインタフェース／接続端子、材料、通信バスのレイアウトに起因する静電容量の代表値が挙げられている。各デバイスが通信バス１１４に接続されると、通信バス１１４における他のデバイスによって観測される静電容量の合計が増加する。さらに、静電容量や遅延に関する他の環境要因は、通信バス１１４の各信号線について均一でないため、通信バス１１４に対するプロセッサや周辺デバイスのインタフェースで観測される遅延もまた均一でない。従って、一般に、通信バス１１４における異なる信号線（制御線、アドレス線、データ線）には、信号線に影響する特定の静電容量や他の特定の環境要因に起因して異なる遅延が発生する。通信バス１１４に接続されたデバイスによって観測される信号線の遅延は、通信バス１１４にデバイスを追加・削除することにより影響を受けるため、通信バス１１４に対するデバイスの追加・削除は、信号タイミングに対して影響し得ると共に、システム１００による補正処理にも影響し得る。
【００２４】
本発明に係る集積回路及びメモリデバイスの実施形態では、それらのインタフェースの入力や出力における遅延を調整可能とすることにより、信号タイミングの調整や再構成、及び適切な信号タイミングの関係を促進する。このことは、信号の遅延を調整し、信号タイミングの関係を補正及び修復することにより実現される。これにより、異なる環境及び信号遅延を伴う幅広い用途において、集積回路又はメモリデバイスを適切に動作させることができる。
【００２５】
図２には、選択された周辺デバイスに対し、通信バス１１４を介してプロセッサ１０２からなされる出力としての、フラッシュメモリの書き込みコマンドの代表的な波形２００の簡略図が示されている。ここでは、利用可能な周辺デバイスとしてフラッシュメモリデバイス１０４を用いることとする。図２において、フラッシュメモリの書き込みコマンドの波形２００は、アドレスバスの波形２０２を包含し、このアドレスバスの波形２０２は、通信バス１１４におけるアドレスバス部（複数のアドレス線を含むが、ここでは個別に示さない。）で伝達されるアドレスを示す。データバスの波形２０４は、通信バス１１４におけるデータバス部（複数のデータ線を含むが、ここでは個別に示さない。）で伝達されるデータを示す。アクティブロー・チップイネーブル（ＣＥ）信号２０６及びアクティブロー書き込みイネーブル（ＷＥ）信号２０８も示されている。一般に、書き込みコマンドの波形２００の出力形式は、フラッシュメモリデバイスに応じて変化すると共に、製造メーカのタイミング仕様に依存する。
【００２６】
動作に際し、まずＣＥ信号２０６が低電圧側にされることで、フラッシュメモリデバイス１０４が選択される。アドレスバスでは、アドレス信号２０２が伝達される。通常、行アドレスが伝達され、列アドレス（図示せず）がこれに続く。所定期間（フラッシュメモリデバイス１０４の行アクセスレイテンシにより特定されることが一般的である。）が経過すると、列アドレスがアドレスバスに出力されるのと同時に、ＷＥ信号２０８が、低電圧側にされることでアクティブ（アクティブロー）になる。これにより、書き込みコマンドが発行されたこととなる。列アドレスが示され、書き込みコマンドが付与されると、フラッシュメモリデバイス１０４に対する書き込みデータが、データバス２０４に出力される。ＷＥコマンドがアクティブローになった後、書き込みデータがデータバス２０４で処理可能とされるまでの時間は、フラッシュメモリデバイスにおける列アクセスレイテンシに基づくことが一般的である。データバスにおいて、所定の保持期間、データ信号２０４が処理可能となった後、ＷＥ信号２０８及びＣＥ信号２０６が、非アクティブとなることが可能となり、通常、ＷＥ信号２０８がまず非アクティブとなることで、書き込みコマンドが終了する。
【００２７】
上述の例は説明のためのものであり、別のコマンド、信号、データ通信を、フラッシュメモリデバイス等のメモリデバイスに用いることができるが、このことは、本願の開示に基づけば、当業者に明らかであろう。
【００２８】
図３には、通信バス１１４の信号線遅延（電圧、レイアウト、湿度、静電容量その他の環境要因に起因するもの）により影響を受けたフラッシュメモリの書き込みコマンドの代表的な波形３００の簡略図が示されている。図３において、フラッシュメモリの書き込みコマンドの波形３００は、アドレスバスの波形３０２、データバスの波形３０４、アクティブロー・チップイネーブル（ＣＥ）信号３０６、及びアクティブロー・書き込みイネーブル（ＷＥ）信号３０８を包含する。アドレスバス信号３０２、データバス信号３０４、ＣＥ信号３０６及びＷＥ信号３０８のそれぞれは、上下に信号が重ね合わされた形態で表示されており、下側の信号が、通信バス１１４に対する出力信号を示し、上側の信号が、通信バス１１４を介してフラッシュメモリデバイス１０４が受信した信号を示す。通信バス１１４に対する出力としての書き込みコマンドの波形３００は、製造メーカのタイミング仕様によりフラッシュメモリデバイスに要求されている設定のものである。図３に示される時間差３１０、３１２、３１４、３１６は、環境要因により引き起こされ得る各信号における信号遅延を示す。図３において、アドレスバス３０２及びデータバス３０４には、２．５ナノ秒（ｎｓ）の遅延３１０、３１６が発生している。ＣＥ信号３０６には、他の信号に対して発生すべき時点を基準として−１．５ナノ秒の遅延３１２が発生しており、ＷＥ信号３０８には、２．５ナノ秒の遅延３１４が発生している。このため、ＷＥ信号３０８は、ＣＥ信号３０６がアクティブになった後にアクティブとなり、フラッシュメモリデバイス１０４の信号にはタイミング違反３１８が発生する。図３に示すアドレスバスの時間ずれ３１０とデータバスの時間ずれ３１６が同じ２．５ナノ秒であっても、これらの時間ずれは、個別に変化する可能性がある。また、一般に、ＷＥ信号３０８やＣＥ信号３０６等のデバイス制御信号は、制御信号に特有な要因のため、より均一になりにくい。上記要因としては、例えば、不均一のルーティング、異なる種類のドライバ及び入力バッファの利用、レイアウトの影響、信号電圧レベル、及び高インピーダンス入力状態とすることのできるバッファを用いることなしに、通信バス１１４において同時に２つ以上の周辺デバイスによる受信の必要性を挙げることができる。
【００２９】
図４には、本発明の一実施形態において補正された、遅延処理後におけるフラッシュメモリの書き込みコマンドの波形４００の簡略図が示されている。図４において、フラッシュメモリの書き込みコマンドの波形４００は、アドレスバスの波形４０２、データバスの波形４０４、アクティブロー・チップイネーブル（ＣＥ）信号４０６、及びアクティブロー・書き込みイネーブル（ＷＥ）信号４０８を包含する。アドレスバス信号４０２、データバス信号４０４、ＣＥ信号４０６及びＷＥ信号４０８のそれぞれは、上中下に信号が重ね合わされた形態で表示されている。真ん中の信号は、通信バス１１４に対する出力信号を示し、上側の信号は、通信バス１１４を介してフラッシュメモリデバイス１０４が受信した信号を示し、下側の信号は、本発明の実施形態を包含するフラッシュメモリデバイスにより補正された信号を示す。図４において、上側の信号と真ん中の信号の時間ずれは、環境要因により引き起こされた各信号の信号遅延４１０、４１２、４１４、４１６を示す。図３に関連して上述したように、アドレスバス４０２及びデータバス４０４には、２．５ナノ秒の遅延４１０、４１６が発生し、ＣＥ信号４０６には、−１．５ナノ秒の遅延４１２が発生し、ＷＥ信号４０８には、２．５ナノ秒の遅延４１４が発生しているため、タイミング違反４１８が発生している。
【００３０】
図４では、遅延が生じた信号を補正し、フラッシュメモリデバイス１０４の内部において、通信バス１１４からの信号を１つ以上選択的に遅延させることにより、信号の相対的なタイミング及び有効性を修復する。すなわち、図４において、ＣＥ信号４０６は、信号遅延がマイナスの方向に発生した信号であり、他の信号に対して先に進んでしまっているが、遅延処理を実行することで、通信バス１１４からのメモリコマンドやデータに関する信号の相対的なタイミングを補正する。補正後の下側のＣＥ信号４０６における時間差４２０については、ＣＥ信号４０６を４．０ナノ秒遅延させ、同信号に発生した−１．５ナノ秒の遅延と他の信号線における２．５ナノ秒の遅延を補正することで、適切なタイミング調整を行うことができる。
【００３１】
図５には、本発明に係るフラッシュメモリデバイスの実施形態において選択的に遅延処理が施されたインタフェースにより補正され、フラッシュメモリの内部で受信された修復後のフラッシュメモリの書き込みコマンドの波形５００の簡略図が示されている。フラッシュメモリ内部における補正後の書き込みコマンドの波形５００には、アドレスバスの波形５０２、データバスの波形５０４、アクティブロー・チップイネーブル（ＣＥ）信号５０６、及びアクティブロー・書き込みイネーブル（ＷＥ）信号５０８が示されている。図４及び図５に示すように、本発明に係るメモリデバイスの実施形態のインタフェース／入力部において、選択された信号をこのように遅延させることで、結果として得られるコマンドやデータの波形は補正される。図４及び図５に示すフラッシュメモリの書き込みコマンドの波形４００、５００において、補正後のコマンド又はデータの波形には、通信バス１１４を伝送することで、例えば、平均２．５ナノ秒の遅延が生じることとなる。しかし、補正後の波形５００は、相対的なタイミングとしてみれば有効であり、製造メーカのタイミング仕様としてフラッシュメモリデバイスに要求されるように、通信バス１１４を介してプロセッサ又はメモリコントローラ１０２から本発明に係るフラッシュメモリデバイスの実施形態１０４への適切な通信を可能とする。図３〜図５に示す例では、入力信号に対して調整可能に遅延処理が施されることで、信号の相対的なタイミングが補正され、信号遅延が補償される。デバイスのインタフェースからの出力信号については、出力の遅延が、挿入された入力の遅延とは反対に（逆方向に）なることが通常であるものの、入力信号と同様の遅延挿入処理を出力前に行うことで補正可能である。これにより、システムの信号線における遅延は、通信バス１１４の信号線に信号が出力される前に補償される。
【００３２】
相互通信（コマンド又はデータのやり取り）において、入力側又は出力側に遅延を発生させることにより、いずれの信号を補正するかの判断については、システム１００や個々のメモリデバイス１０４により様々な方法を用いることができる。そのような補正処理は、例えば、システム１００の起動時、個々のメモリデバイス１０４の有効化又は選択時、特定のコマンド又は信号の受信時、所定の電圧又はタイミング状況の発生時、タイミングエラーの発生時、システム１００において最初に遅延を発生させた時のいずれかにおいて、又は連続処理若しくは周期的処理として開始することができる。いずれのタイミング信号を補正するかの解析及び選択については、メモリデバイス１０４又はプロセッサ１０２において行い、通信バス１１４を介してメモリデバイス１０４に取り込むことが可能である。
【００３３】
本発明の一実施形態では、上記補正の解析により、通信交換の初期信号としての基準信号、すなわち、基礎となる信号を選択する。通信交換／相互通信における他の信号についての相対的なタイミングは、それらの信号がメモリデバイス１０４で受信された際、選択された基準信号を参照して解析され、それらの信号の相対的な遅延、及び特定のタイミングの関係に対して基準信号にどれだけ接近しているかが判定される。信号の相対的なタイミングを解析するに当たり、本発明の実施形態として、カウンタを用い、信号が発生した時を検出し、内部に記憶されている信号タイミングの必要条件と比較することができる。一実施形態では、クロック信号を参照することでカウンタの値を増加させ、通信交換の初期信号等の基準信号を受信した際にカウントを開始する。このタイミング解析から、測定されたタイミングと、デバイスにおける所定の信号タイミングの必要条件とを比較し、所定のタイミング条件に対する信号のずれを判定することにより、補正を要する信号を選択する。そして、必要とされる遅延を、調整可能なすべての信号入力部に自動的に発生させ、或いは、別の実施形態では、信号のずれが、所定のタイミングに対する閾値に達した場合にのみ遅延を発生させてもよい。一実施形態では、メモリデバイス又は他のタイミング解析装置（外部プロセッサ等）により、各信号について測定された信号遅延の移動平均を演算し続けることで、測定された遅延を平滑化し、実際の信号遅延をより精度良く測定し、発生すべき信号遅延を選択する。
【００３４】
本発明の別の実施形態では、通信交換において最も遅延している信号を選択し、その信号に対する他の信号の相対的なタイミングを解析することにより解析を開始し、発生させるべき遅延を判定し、通信交換を補正し、信号の相対的なタイミングを修復する。この種の解析では、解析対象として選択された通信交換は、タイミングエラーが生じている通信交換、適切なシステム又はメモリデバイス動作のためにより正確なタイミング関係を要する通信交換、又はより一般的に用いられる通信交換であって、最も広範な若しくは最も正確な相互通信を補正することを要するものとすることが好ましい。しかし、当該分析のためには、あらゆる通信交換を用いることができる。
【００３５】
本発明の実施形態を用いる他のタイミング解析及び補正方法は、本願の開示に基づけば、当業者に明らかであろう。
【００３６】
集積回路又はメモリデバイスにおけるインタフェースの入力部又は出力部において、補正のための遅延を発生させるに際し、遅延素子を用い、この遅延素子を、デバイス内部の信号伝搬経路に挿入することができる。遅延素子として利用可能な一般的な回路素子としては、例えば、シュミット・トリガ、バッファ、インバータ、抵抗−容量（ＲＣ）素子、選択的信号タップ付き遅延線がある。これらの遅延素子は直列的に接続され、選択された入力信号又は出力信号の伝搬経路に選択的に挿入される。本発明の実施形態において、異なる入力信号又は出力信号に対する遅延素子は、相対的な遅延に対する信号の感度及び／又は他の信号又は事象に対する当該信号の相対的なタイミングに応じて、異なる遅延時間／分布となるように実現可能である。本発明の一実施形態において、異なる遅延時間分布の遅延素子を有する多段階式遅延ブロックを用いて、粗い入力遅延調整及び細かな入力遅延調整をすることができる。本発明の別の実施形態として、他の遅延素子及び構成を有することが可能であり、そのような別の実施形態は、本願の開示に基づけば、当業者に明らかであろう。
【００３７】
図６Ａ〜図６Ｄには、本発明の実施形態における入力回路又は出力回路において用いられ、所定期間、信号を遅延させることのできる遅延素子の例が示されている。これらの遅延素子は、本発明の実施形態に用いることで、入力回路又は出力回路を介して伝達する信号を遅延させ、この入力回路又は出力回路により、本明細書中で述べたように、相互通信における相対的な信号タイミングを補正することができる。図６Ａの遅延素子は、インバータゲート６００を有する。図６Ｂの遅延素子は、バッファ６０２を有する。図６Ｃの遅延素子は、インバータ６１０及びコンデンサ６１２それぞれに接続されたレジスタ６０８を備えるＲＣ回路６０４を有する。コンデンサ６１２は、パワーレールや回路のグラウンドに接続されている。図６Ｄの遅延素子は、シュミット・トリガ６０６を有する。スキュー限定遅延素子(skew limited delays)等、他に用いることのできる遅延素子又はゲート遅延素子は、本願の開示に基づけば、当業者に明らかであろう。
【００３８】
図６Ａ〜図６Ｄにおける遅延素子６００、６０２、６０４、６０６のそれぞれは、必要に応じて、複数の同様な又は異なる遅延素子に直列に接続することで、より長い遅延を発生させることができる。本発明の一実施形態では、入力回路又は出力回路に遅延素子を選択的に接続して、所望の量の信号遅延を発生させる。
【００３９】
図７Ａには、本発明の一実施形態に係る入力回路７００が示されている。図７Ａにおいて、入力信号は、遅延選択信号７０８を制御して入力回路７００を動作させることにより、入力端子７０４から出力端子７０６へと直接接続されるか、又は、遅延素子７０２を介して接続されるかが選択される。入力回路７００において、入力端子７０４は、第１及び第２の信号通過ゲート７１０、７１２に接続されている。第１の信号通過ゲート７１０は、出力端子７０６に接続され、動作している際、入力端子７０４から出力端子７０６へと信号を伝達させる。第２の信号通過ゲート７１２の出力は、遅延素子７０２に接続され、遅延素子７０２の出力は、出力端子７０６に接続されている。第２の信号通過ゲート７１２は、動作している際、遅延素子７０２を介して入力端子７０４から出力端子７０６へと信号を伝達させる。
【００４０】
遅延選択信号７０８により、第１及び第２の信号通過ゲート７１０、７１２の動作が直接又はインバータ７１４と組み合わせて制御される。遅延選択信号７０８は、インバータ７１４、第１の信号通過ゲート７１０の反転ゲート、及び第２の信号通過ゲート７１２の非反転ゲートに直接接続されている。インバータ７１４の出力は、第１の信号通過ゲート７１０の非反転ゲートに接続されると共に、第２の信号通過ゲート７１２の反転ゲートに接続されている。動作に際し、遅延選択信号線７０８に出力された論理ゼロ信号（ローレベル）により、第２の信号通過ゲート７１２の反転ゲート及び非反転ゲートが非アクティブとされ、第１の信号通過ゲート７１０の反転ゲート及び非反転ゲートがアクティブとされ、入力端子７０４から出力端子７０６への入力信号が接続され、遅延素子７０２を介しての信号伝搬が阻止される。遅延選択信号線７０８に出力された論理１信号（ハイレベル）により、第２の信号通過ゲート７１２の反転ゲート及び非反転ゲートがアクティブとされ、第１の信号通過ゲート７１０の反転ゲート及び非反転ゲートが非アクティブとされ、遅延素子７０２を介して入力端子７０４から出力端子７０６への入力信号が接続され、第１の信号通過ゲート７１０を介しての入力端子７０４から出力端子７０６への直接の信号伝搬が阻止される。
【００４１】
図７Ｂには、選択信号タップ付き遅延線を用いる本発明の別の実施形態に係る入力回路７２０が示されている。図７Ｂでは、遅延素子７２６が、直列に接続されて遅延線７４４を形成している。入力信号は、入力端子７２２から入力され、遅延線７４４の列における各遅延素子７２６を介して伝播される。遅延線７４４において信号タップとして機能する複数の信号通過ゲート７２８、７３２、７３６、７４０を介して入力信号が伝達され、遅延線７４４に沿った各ポイント、すなわち、遅延線７４４の開始地点より前の地点から、遅延素子７２６の各対の間から、及び遅延線７４４の終了地点において出力端子７２４に接続される。これにより、図７Ｂの入力回路７２０は、０個〜３個の遅延素子７２６を介することで入力信号を選択的に遅延させることができる。
【００４２】
各信号通過ゲート７２８、７３２、７３６、７４０は、選択線（０個選択線７３０、１個選択線７３４、２個選択線７３８、３個選択線７４２）に接続されて、挿入すべき信号遅延の量を、入力回路７２２を含む集積回路が選択することを可能にする。各選択線７３０、７３４、７３８、７４２は、非反転ゲートに直接接続され、各信号通過ゲート７２８、７３２、７３６、７４０のインバータ７４６を介して反転ゲートに間接的に接続されている。
【００４３】
なお、図７Ｂの入力回路７２０において、各遅延素子７２６は、同一の信号遅延を生じさせるものでなくともよい。加えて、異なる遅延時間の遅延素子７０２、７２６を用いる２つ以上の入力回路７００、７２０を直列に結合することで、細かい時間遅延調整と粗い時間遅延調整を行うこともできる。
【００４４】
図７Ｃには、メモリデバイスの入力信号を選択的に遅延させる本発明の一実施形態に係る遅延制御／タイミング再構成レジスタ７５０が示されている。図７Ｃでは、メモリの内部レジスタ７５０が示されており、この内部レジスタ７５０は、メモリデバイスにおいて、遅延の入力が調整可能な各入力信号のためのレジスタ入力部を有している。レジスタ入力部は、遅延制御レジスタ７５０におけるＣＥ信号７５６、出力イネーブル（ＯＥ）信号７５４、ＷＥ信号７５２、クロック（ＣＬＫ）信号７５８、ＷＡＩＴ信号７６０として示されている。更なるレジスタ入力部７６２は、メモリデバイスに対する他の入力として定義可能である。図７Ｃの遅延制御レジスタ７５０において、４ナノ秒の遅延を図４のＣＥ信号４０６に挿入して書き込みコマンドの波形４００を補正するため、ＣＥ信号レジスタ入力部７５６には、「２」、すなわち、２進法での「１０」を包含させる。これにより、メモリデバイスに対し、２ナノ秒の遅延をそれぞれが有する２つのシュミット・トリガ遅延素子を、ＣＥ信号入力の信号経路に挿入して、信号経路を４ナノ秒遅らせるように指示する。本発明の一実施形態において、遅延制御レジスタ７５０の各値は、直接又はマルチプレクサを介して、図７Ａ及び図７Ｂの入力回路７００、７２０の１つ以上に接続され、信号線７０８、７３０、７３４、７３８、７４２を動作させ、調整可能な入力部の一部又は全部に対して所望の量の遅延時間を発生させる。本発明に係るメモリの実施形態では、ＣＬＫ信号７５８及びＷＡＩＴ信号７６０は、プロセッサやメモリコントローラの制御の多様性によって生じるそれら信号の全体的な変動性や動作に関するその重要性のため、遅延制御／タイミング再構成レジスタ７５０の入力部に包含される場合が多い。また、図７Ｃのレジスタは、出力信号の遅延を制御するために用いることも可能である。さらに、本発明の実施形態を用いる他の遅延制御方法や装置も可能であり、そのような方法や装置は、本願の開示に基づけば、当業者に明らかであろう。
【００４５】
図８には、本発明の一実施形態に係る動作方法のフローチャート８００が示されている。図８において、本発明の一実施形態に係る集積回路又はメモリデバイスは、インタフェースにおいて、１以上の入力信号及び／又は出力信号の相対的な遅延を判定する（ステップＳ８０２）。相対的なタイミング遅延が判定された後、相対的な遅延がレジスタに設定される（ステップＳ８０４）。レジスタに設定された値に対応して、入力部若しくは出力部又はその両方に遅延素子が挿入され、信号が補正される（ステップＳ８０６）。本発明の一実施形態では、図８に示された方法が繰り返され（ステップＳ８０８）、相対的な遅延の補正を連続的に調整可能とする。
【００４６】
図３〜図８で示したタイミングの再構成は、説明のためのものであり、異なる信号タイミングの再構成、異なる通信コマンド／データ及び異なる方法が可能である。
【００４７】
図９には、本発明に係る選択的な入力遅延手段及び／又は出力遅延手段、方法、及び制御回路を実現可能なメモリデバイス９００の概略的な構成図が示されている。メモリデバイス９００は、プロセッサ９１０に接続されている。プロセッサ９１０は、マイクロプロセッサその他の制御回路とすることができる。メモリデバイス９００及びプロセッサ９１０は、電子システム９２０の一部を構成する。メモリデバイス９００は、本発明の理解を促進するためにメモリの特徴に焦点を当てるように簡略化されている。
【００４８】
メモリデバイス９００は、浮遊ゲート型メモリセル及び選択ゲートのアレイ９３０を有する。一実施形態において、メモリセルは、浮遊ゲート型メモリセルであり、メモリアレイ９３０は、複数の行及び複数の列からなるバンクとして構成されている。メモリセルの各行の制御ゲートは、ワード線に接続され、メモリセルのドレイン端子及びソース端子は、ビット線及びソース線にそれぞれ接続されている。
【００４９】
アドレス／データバス９６２に供給されたアドレス信号をラッチするために、アドレスバッファ回路９４０が設けられる。アドレス信号は、行デコーダ９４４及び列デコーダ９４６により受信及びデコードされ、メモリアレイ９３０にアクセスする。当業者であれば、本願の開示に基づけば、アドレス／データバス９６２におけるアドレス入力端子の大きさが、メモリアレイ９３０の密度や構成に依存することを理解可能であろう。すなわち、アドレス入力端子の大きさは、メモリセルの数及びバンク及びブロックの数が増加するにつれて増加する。個別のアドレスバスを介する等、他のアドレス入力の方法は、本願の開示に基づけば、当業者に理解可能であろう。
【００５０】
メモリデバイス９００は、検出／バッファ回路９５０を用いてメモリアレイの列における電圧又は電流の変化を検出することにより、メモリアレイ９３０に記憶されたデータを読み出す。一実施形態において、検出／バッファ回路９５０は、メモリアレイ９３０からのデータ列を読み出し及びラッチすることができるように接続されている。アドレス／データバス９６２における複数のデータ接続端子を介してプロセッサ／コントローラ９１０と双方向にデータ通信をするため、データ入出力バッファ回路９６０が設けられている。また、メモリアレイ９３０にデータを書き込むため、書き込み回路９５５が設けられている。
【００５１】
プロセッサ９１０から制御端子９７２に供給された信号は、制御回路９７０によりデコードされる。デコードされたこれらの信号は、データの読み出し、データの書き込み、消去処理などメモリアレイ９３０の動作を制御するために用いられる。制御回路９７０としては、ステートマシン、シーケンサ、又はその他の種類のコントローラを用いることができる。
【００５２】
図９に示すメモリデバイスは、メモリの特徴に関する基本的な理解を促進するために簡略化されている。内部回路及びメモリの機能に関するより詳細な内容は、当業者に周知であろう。
【００５３】
本発明に係るメモリの実施形態の遅延素子を介した入力信号のチェック及び補正は、他の揮発性及び不揮発性メモリ、例えば、ＳＤＲＡＭ、ＤＤＲ、ダイナミックＲＡＭ、スタティックＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、ポリマーメモリ、ＦｅＲＡＭ、ＯＵＭ、ＮＲＯＭ、及びＭＲＡＭに用いることが可能であり、このことは、本願の開示に基づけば、当業者に明らかであろう。
【００５４】
また、本発明に係る集積回路又はメモリの実施形態では、他の入力信号遅延、出力信号遅延、補正シーケンス、及び回路が可能であり、これらの内容は、本願の開示に基づけば、当業者に明らかであろう。
【００５５】
結び
入力若しくは出力又はその両方の遅延を調整可能なインタフェースを設けることにより、デバイスにおける信号タイミングの調整及び再構成を促進する集積回路、メモリデバイス、回路、及びデータ方法を説明してきた。これにより、本発明の実施形態では、信号遅延を検出し、入力や出力の遅延を調整することで、信号タイミングの関係を補正し、タイミング補正後の通信信号をデバイスの内部回路により送受信することができる。本発明の一実施形態では、レジスタを用いることで、デバイスの各入力信号や各出力信号におけるタイミング遅延を調整する。これにより、デバイスの信頼性、及び、通信又はデータの破損に対する耐性を高め、システムや通信バスの入力静電容量及び周辺環境の許容範囲を広げることができる。
【００５６】
ここでは、具体的な実施形態について説明してきたが、当該分野の当業者にとって、上記の実施形態に代えて、同一の目的を達成することのできるあらゆる構成が利用可能である。本願は、本発明に関するあらゆる応用及び改変を包含することを意図している。従って、本発明が添付の特許請求の範囲及びその均等の範囲によってのみ限定されることを明確に意図している。
【図面の簡単な説明】
【００５７】
【図１】図１は、フラッシュメモリデバイスを含むシステム及び静電容量の影響を示す図である。
【図２】図２は、フラッシュメモリデバイスにおけるデータ書き込み処理の信号タイミングを示す図である。
【図３】図３は、フラッシュメモリデバイスにおけるデータ書き込み処理の信号タイミングが、静電容量や環境による遅延に影響された状態を示す図である。
【図４】図４は、本発明の実施形態に係るフラッシュメモリデバイスにおけるデータ書き込み処理の信号について、静電容量や環境による遅延が調整された状態を示す図である。
【図５】図５は、本発明の実施形態に係るフラッシュメモリデバイスにおけるデータ書き込み処理について、遅延調整後の信号タイミングを示す図である。
【図６】図６Ａ〜図６Ｄは、本発明の実施形態に係る信号遅延素子を示す図である。
【図７】図７Ａ〜図７Ｃは、本発明の実施形態に係る入力遅延回路及び遅延調整レジスタを示す図である。
【図８】図８は、本発明の実施形態に係る信号遅延調整処理のフローチャートである。
【図９】図９は、本発明の実施形態に係る電子システムのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成18年11月28日(2006.11.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の信号線において複数の第１信号を受信するステップと、
前記複数の第１信号に関する相対的なタイミングを判定するステップと、
前記複数の信号線のうち第１の部分集合を構成する信号線に関する所望の遅延を、前記複数の第１信号に関する相対的なタイミングに応じて判定するステップと、
を有する集積回路デバイスの動作方法。
【請求項２】
請求項１記載の集積回路デバイスの動作方法において、
前記第１の部分集合を構成する信号線に接続する遅延素子の数を、前記所望の遅延に応じて選択し、選択された数の遅延素子を、前記第１の部分集合を構成する信号線に選択的に接続することにより、前記第１の部分集合を構成する信号線の遅延を、前記第１の部分集合を構成する信号線に関する前記所望の遅延に応じて調整するステップをさらに有することを特徴とする集積回路デバイスの動作方法。
【請求項３】
請求項１又は２記載の集積回路デバイスの動作方法において、
前記複数の信号線において複数の第２信号を受信するステップと、
前記複数の第２信号に関する相対的なタイミングを判定するステップと、
前記複数の信号線のうち第２の部分集合を構成する信号線に関する所望の遅延を、前記複数の第２信号に関する相対的なタイミングに応じて判定するステップと、
前記第２の部分集合を構成する信号線の遅延を、前記第２の部分集合を構成する信号線に関する前記所望の遅延に応じて調整するステップと、
前記第１の部分集合を構成する信号線のうち前記第２の部分集合を構成しない信号線を遅延のない状態に修復するステップと、
を有することを特徴とする集積回路デバイスの動作方法。
【請求項４】
請求項１〜３いずれか１項に記載の集積回路デバイスの動作方法において、
前記第１の部分集合を構成する信号線に関する所望の遅延を判定するステップは、前記複数の第１信号それぞれを所望の相対的なタイミングに合わせるのに必要な遅延を判定するステップを有することを特徴とする集積回路デバイスの動作方法。
【請求項５】
請求項１〜３いずれか１項に記載の集積回路デバイスの動作方法において、
外部供給源から前記集積回路デバイスに遅延補正値を取り込み、前記複数の信号線における遅延を補正するステップをさらに有することを特徴とする集積回路デバイスの動作方法。
【請求項６】
請求項１〜５いずれか１項に記載の集積回路デバイスの動作方法において、
前記複数の信号線は、インタフェースの一部を構成し、
前記集積回路デバイスの動作方法は、さらに、
前記複数の信号線を有する前記インタフェースにおいて前記複数の第１信号を受信するステップと、
前記第１の部分集合を構成する信号線のうち１本以上の信号線において受信された前記複数の第１信号を遅延させることにより、前記１本以上の信号線を選択的に調整するステップと、
を有する集積回路デバイスの動作方法。
【請求項７】
請求項６記載の集積回路デバイスの動作方法において、
前記インタフェースは、同期式インタフェースであることを特徴とする集積回路デバイスの動作方法。
【請求項８】
請求項６又は７記載の集積回路デバイスの動作方法において、
前記第１の部分集合を構成する信号線のうち１本以上の信号線において受信された前記複数の第１信号を遅延させることにより、前記１本以上の信号線を選択的に調整するステップは、前記１本以上の信号線に遅延を発生させて前記複数の信号に関する相対的なタイミングを補正するステップを有することを特徴とする集積回路デバイスの動作方法。
【請求項９】
請求項６〜８いずれか１項に記載の集積回路デバイスの動作方法において、
前記第１の部分集合を構成する信号線のうち１本以上の信号線において受信された前記複数の第１信号を遅延させることにより、前記１本以上の信号線を選択的に調整するステップは、選択的に接続可能な１つ以上の遅延素子を前記１本以上の信号線に挿入するステップを有し、
前記選択的に接続可能な1つ以上の遅延素子は、シュミット・トリガ、バッファ素子、インバータ、ＲＣ遅延素子、及びタップ付き遅延線のいずれか１つである
ことを特徴とする集積回路デバイスの動作方法。
【請求項１０】
請求項１〜９いずれか１項に記載の集積回路デバイスの動作方法において、
前記複数の第１信号に関する相対的なタイミングを判定するステップは、前記第１の部分集合を構成する信号線における信号遅延を検出するステップを有することを特徴とする集積回路デバイスの動作方法。
【請求項１１】
請求項１０記載の集積回路デバイスの動作方法において、
前記第１の部分集合を構成する信号線における信号遅延を検出するステップは、基準信号の発生から、前記複数の第１信号のうち１つ以上の信号それぞれの発生までの時間遅延を測定するステップを有することを特徴とする集積回路デバイスの動作方法。
【請求項１２】
請求項１１記載の集積回路デバイスの動作方法において、
前記時間遅延を測定するステップは、前記基準信号に応じて起動されるカウンタを用いて、前記複数の第１信号のうち前記１つ以上の信号を計測するステップを有することを特徴とする集積回路デバイスの動作方法。
【請求項１３】
請求項１１記載の集積回路デバイスの動作方法において、
前記１つ以上の信号について観測されたタイミングと、前記１つ以上の信号それぞれに関する所定の記録値又は所定の範囲とを比較するステップをさらに有することを特徴とする集積回路デバイスの動作方法。
【請求項１４】
請求項１１記載の集積回路デバイスの動作方法において、
前記１つ以上の信号は、２つ以上の信号であり、
前記集積回路デバイスの動作方法は、前記２つ以上の信号のうち２つの信号の測定タイミングを比較し、相対的なタイミングずれを取得するステップと、前記相対的なタイミングずれと、前記２つの信号に関する所定の記録値又は所定の範囲とを比較するステップをさらに有することを特徴とする集積回路デバイスの動作方法。
【請求項１５】
請求項１〜１４いずれか１項に記載の集積回路デバイスの動作方法において、
前記複数の信号線は、入力信号線、出力信号線及び双方向信号線のいずれか１つであることを特徴とする集積回路デバイスの動作方法。
【請求項１６】
請求項１〜１４いずれか１項に記載の集積回路デバイスの動作方法において、
前記集積回路デバイスから双方向信号線に送信される信号を、前記双方向信号線において受信された信号の遅延と逆方向に遅延させることにより、前記第１の部分集合を構成する信号線における１本以上の信号線を選択的に遅延させるステップをさらに有することを特徴とする集積回路デバイスの動作方法。
【請求項１７】
請求項１〜１６いずれか１項に記載の集積回路デバイスの動作方法において、
前記集積回路デバイスは、メモリデバイスであることを特徴とする集積回路デバイスの動作方法。
【請求項１８】
請求項１７記載の集積回路デバイスの動作方法において、
前記メモリデバイスは、不揮発性メモリデバイスであることを特徴とする集積回路デバイスの動作方法。
【請求項１９】
複数の信号線を有するインタフェースを備える集積回路であって、
前記インタフェースの１本以上の信号線における遅延は、選択的に調整可能であることを特徴とする集積回路。
【請求項２０】
請求項１９記載の集積回路において、
前記集積回路は、前記インタフェースにおける前記複数の信号線のうち１本以上の信号線における遅延を検出及び補正することを特徴とする集積回路。
【請求項２１】
請求項１９記載の集積回路において、
前記集積回路は、外部供給源から遅延補正値を取り込み、前記インタフェースの前記複数の信号線における遅延を補正することを特徴とする集積回路。
【請求項２２】
請求項１９〜２１いずれか１項に記載の集積回路において、
遅延が選択的に調整される前記１本以上の信号線は、遅延を調整可能な入力線及び遅延を調整可能な出力線のいずれか一方であることを特徴とする集積回路。
【請求項２３】
請求項１９〜２２いずれか１項に記載の集積回路において、
遅延が選択的に調整される前記１本以上の信号線は、選択的に接続可能な１つ以上の遅延素子を有し、
前記選択的に接続可能な１つ以上の遅延素子は、シュミット・トリガ、バッファ素子、インバータ、ＲＣ遅延素子、及びタップ付き遅延線のいずれか１つから選択される
ことを特徴とする集積回路。
【請求項２４】
請求項１９〜２３いずれか１項に記載の集積回路を有するメモリデバイスであって、
前記メモリデバイスは、
複数のメモリセルを包含するメモリアレイと、
前記インタフェースとしてのメモリインタフェースと、
を備える
ことを特徴とするメモリデバイス。
【請求項２５】
請求項２４記載のメモリデバイスにおいて、
前記メモリインタフェースは、同期式インタフェースであることを特徴とするメモリデバイス。
【請求項２６】
請求項２５記載のメモリデバイスにおいて、
前記同期式メモリインタフェースは、ＳＤＲＡＭインタフェース及びＤＤＲインタフェースのいずれか一方であることを特徴とするメモリデバイス。
【請求項２７】
請求項２４〜２６いずれか１項に記載のメモリデバイスにおいて、
前記メモリデバイスは、フラッシュメモリデバイスであり、
前記複数のメモリセルを包含するメモリアレイは、複数のフラッシュメモリセルを包含する不揮発性メモリアレイである
ことを特徴とするメモリデバイス。
【請求項２８】
請求項２７記載のメモリデバイスにおいて、
前記不揮発性メモリアレイは、ＮＯＲ型フラッシュメモリアレイ及びＮＡＮＤ型フラッシュメモリアレイのいずれか一方であることを特徴とするメモリデバイス。
【請求項２９】
請求項１９〜２３いずれか１項に記載の集積回路を有するメモリコントローラであって、
前記インタフェースは、１つ以上のメモリデバイスに用いるメモリデバイスインタフェースである
ことを特徴とするメモリコントローラ。
【請求項３０】
請求項１９〜２３いずれか１項に記載の集積回路、請求項２４〜２８いずれか１項に記載のメモリデバイス、又は請求項２９に記載のメモリコントローラと、
通信バスに接続されたプロセッサと、
を備えるシステム。
【国際調査報告】
2007531959.tif 000012
2007531959.tif 000013