(57)【要約】  周波数およびプロトコルにとらわれない、デジタル入力および出力を有する無線周波数集積回路（ＲＦＩＣ）から構成される、完全統合型の、プログラム可能な混合信号トランシーバで、トランシーバは、複数の無線周波数帯域および規格にプログラム可能かつ構成可能で、多くのネットワークおよびサービスプロバイダに接続可能である。ＲＦＩＣは、インダクタンスと、第１の制御信号に応じて同調可能な共振回路にスイッチを入れられ切られるように構成される複数の切り替え可能なキャパシタと、第２の制御信号に応じて変更されることができる少なくとも１つの可変キャパシタとを有する伝送回線を含む同調可能な共振回路を含み、共振回路の共振中心周波数は、複数の切り替え可能なキャパシタの第１のキャパシタンス値と、少なくとも１つの可変キャパシタの第２のキャパシタンス値とを制御する第１および第２の制御信号に応じて電気的に同調可能である。
2007522769.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路において製造される同調可能な共振回路であって、
インダクタンスを有する少なくとも１つの伝送回線と、
第１の制御信号に応じて、同調可能な共振回路にスイッチを入れられ、切られるように構成された、複数の切り替え可能なキャパシタと、
第２の制御信号に応じて、変更されることができる、少なくとも１つの可変キャパシタとを備え、
共振回路の共振中心周波数は、前記複数の切り替え可能なキャパシタの第１のキャパシタンス値と前記少なくとも１つの可変キャパシタの第２のキャパシタンス値とを制御する前記第１および第２の制御信号に応じて、電子的に同調可能であることを特徴とする、同調可能な共振回路。
【請求項２】
前記少なくとも１つの伝送回線は、前記半導体集積回路と半導体ベースのリードフレームとを相互に接続するボンドワイヤを含むことを特徴とする、請求項１に記載の同調可能な共振回路。
【請求項３】
複数の固定キャパシタはＭＯＳキャパシタであることを特徴とする、請求項１に記載の同調可能な共振回路。
【請求項４】
複数の固定キャパシタは、前記半導体集積回路上の金属−絶縁体−金属（ＭＩＭ）キャパシタであることを特徴とする、請求項１に記載の同調可能な共振回路。
【請求項５】
前記第１の制御信号に応じて、第１の容量値を同調して選択された範囲の共振周波数を提供するべく、少なくとも１つの前記切り替え可能なキャパシタのスイッチを入れ、切るよう機能する、前記複数の切り替え可能なキャパシタに接続された切り替えネットワークをさらに備える、請求項１に記載の同調可能な共振回路。
【請求項６】
前記少なくとも１つの可変キャパシタはバラクターダイオードであり、前記少なくとも１つの可変キャパシタの前記第２のキャパシタンス値は、前記第２の制御信号に応じてバラクターダイオードのバイアス電圧を調整することで制御されることを特徴とする、請求項１に記載の同調可能な共振回路。
【請求項７】
請求項１に記載の共振回路と、
前記共振回路に接続された電圧制御発振器とを備え、
前記電圧制御発振器の同調範囲は、前記共振回路を同調することで調整できることを特徴とする、同調可能な電圧制御発振回路。
【請求項８】
請求項１に記載の共振回路と、
前記共振回路に接続された低ノイズ増幅器とを備え、
前記共振回路のリアクタンスは、前記低ノイズ増幅器のリアクタンスのバランスを取り、前記低ノイズ増幅器の入力インピーダンスを負荷に整合させるべく、同調されることを特徴とする、同調可能な低ノイズ増幅回路。
【請求項９】
複数の周波数帯域にわたって、また前記複数の周波数帯域のうちの１つの周波数帯域内で、共振回路を同調する方法であって、
インダクタンスを提供するステップと、
共振回路を１つの周波数帯域で同調させるべく、第１の制御信号に応じて、複数の切り替え可能なキャパシタからの前記インダクタンスと並列に第１のキャパシタンス値を提供するステップと、
共振回路を１つの周波数帯域内で同調させるべく、第２の制御信号に応じて、前記インダクタンスと並列に第２のキャパシタンス値を提供するステップとを備える、方法。
【請求項１０】
前記第１のキャパシタンス値を提供するステップは、前記第１のキャパシタンス値を得るべく、前記共振回路に少なくとも１つの前記切り替え可能なキャパシタのスイッチを入れ、切るステップを含むことを特徴とする、請求項９に記載の方法。
【請求項１１】
前記第２のキャパシタンス値はバラクターダイオードによって与えられ、前記第２のキャパシタンスを提供するステップは、前記第２の制御信号に応じて前記バラクターダイオードのバイアス電圧を変更するステップを含むことを特徴とする、請求項９に記載の方法。
【請求項１２】
前記共振回路を電圧制御発振器に接続することにより、前記電圧制御発振器の同調幅を制御するステップをさらに備える、請求項９に記載の方法。
【請求項１３】
前記共振回路を低ノイズ増幅器に接続することと、
前記低ノイズ増幅器のリアクタンスのバランスを取り、前記低ノイズ増幅器の入力インピーダンスを負荷に整合させるべく、前記共振回路のリアクタンスを同調させることとにより、
低ノイズ増幅器の入力インピーダンスを負荷に整合させるステップをさらに備える、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
１．発明の分野
本発明は、共振ＬＣ回路、広帯域のプログラム可能な局部発振器、および内蔵制御モジュールを含む、プログラム可能なトランシーバを対象とするものである。
【背景技術】
【０００２】
２．背景技術の検討
無線通信は、かつてない勢いで成長を続けている。今日、世界中に１０億を上回る携帯無線機器が存在する。世界中に、携帯電話、広域およびローカルエリアのネットワーク、公共安全および軍事通信のための複数の周波数帯域および通信規格／プロトコルがあり、ユビキタス通信をうまくいっても困難なものとしている。
【０００３】
これらのコンバージドサービスの組み合わせを用いるための個々の機器に対する需要は急速に大きくなっている（２００６年にはＴＡＭは＄３Ｂを上回ると予期されている）。この成長するマーケットの需要を認識している多くの半導体および機器の製造販売会社は、よりよい性能、マルチフィーチャーの集積回路を達成するべく、シリコンゲルマニウム（ＳｉＧｅ）や微小電気機械システム（ＭＥＭＳ）などの新型の高価な材料に頼った。他者は、解決法を作成すべく、高周波数サンプリングなどの高電力消費の技術に頼った。
【０００４】
現在、２つより多くの周波数帯域および異なるプロトコルに対応することができる加入者の機器を作ることは、高価で、また物理的に大きい。ほとんどの機器製造者は、２つの異なるチップセットを単一の媒体に置くことで試みた。とりわけ、現在の設計の１つは、たとえばＮｏｋｉａ  Ｄ２１１  ＷＬＡＮ＆ＧＰＲＳ  ＰＣＭＣＩＡカードを含む。このカードはＷＬＡＮ部分についてマルチチップのチップセットと、ＧＰＲＳ機能についてＳＴマイクロエレクトロニクスチップセットの両方を用いる。この方法は高価で大きく、柔軟性がないものである。
【０００５】
高密度で、広帯域で、ＧＨＺ範囲で同調可能な集積回路の設計における障害は、広い周波数範囲にわたって同調することができる、低ロスの共振回路を備える必要性である。最先端技術は、磁気エネルギーを格納する矩形またはらせん状の構成のフラットな配置を形成するように修正されることができる、特定用途向け集積回路（ＡＳＩＣ）およびシステムオンチップ（ＳｏＣ）素子の半導体工程において金属層から作られたインダクタを含む回路に頼る。これらの素子はスパイラルインダクタと呼ばれる。このような素子のインダクタンスの量は、回旋の数と、チップ領域に対するその物理的サイズにより決定される。残念ながら、これらのタイプのインダクタ実装の不利点の１つは、技術ノードのサイズ（素子ゲート長さなどのパラメータを定義する）に対応できないことである。実際は、アナログＣＭＯＳ（相補型金属酸化膜半導体）技術におけるノードのサイズが１３０ｎｍ以下のゲート長へ移動するにつれ、誘導素子の物理的寸法は原則的に同じままであり、したがってチップ領域全体の縮小を妨げる。らせんインダクタに関するさらなる問題として、導体損失（低品質係数の同調回路をもたらす）を作り出し、基板において、放射を誘発し電磁場拡散（渦電流）効果を誘発する傾向がある。
【０００６】
たとえば２００４年１０月１９日に交付されたＴｒａｕｂの米国特許第６，８０６，７８５号に説明されるように、ボンドワイヤを有するＬＣ共振回路を構成する試みがなされてきた。’７８５特許は、狭帯域の発振回路の一部分であるインダクタを形成するボンドワイヤの使用を開示し、発振回路は電圧可変キャパシタ、ボンドワイヤインダクタ、および非減衰増幅器を含むと説明する。
【０００７】
多くの遠隔通信トランシーバ回路における基本的なビルディングブロックは、周波数合成器である。周波数合成器の目的は、送信器内の周波数アップコンバージョンおよび受信器内の周波数ダウンコンバージョンに要求される調和信号を作り出すことである。周波数合成は、続いてミキサにおいて用いられ、帯域およびチャネルの選択を可能にする、小さく正確なステップ（たとえば、ＧＳＭについて２００ｋＨｚ、ＤＥＣＴ（デジタル増強型コードレス電話）について１．７２８ＭＨｚなど）における調節可能な周波数を生成することを可能にする。
【０００８】
周波数合成に関する最先端の技術は、位相検知器、低パスフィルタ、およびプログラム可能な分周器をフィードバックループに有する位相ロックループ（ＰＬＬ）回路において実現される、整数−Ｎ構成もしくは分数−Ｎ構成のどちらかに頼る。プログラム可能な分周係数周波数分周器、フィルタを有する位相比較器、基準周波数発振器、基準分周器を有するＰＬＬを含む従来の周波数合成回路の一実施例が、２００２年７月１８日に交付されたＤ．Ｇａｐｓｋｉのドイツ国特許ＤＥ１０１３１０９１号に説明される。複数のＶＣＯ構成発振器に接続されたマルチバンド周波数生成器を含む周波数合成器のその他の実施例が２００４年８月３１日に交付された、Ｒｉｅｓの米国特許第６，７８５，５２５号に説明される。通信および信号強度監視に関するデュアル周波数合成器の実施例が、１９９２年１０月１２日に公開されたＷ．ＴｏｒｂｊｏｒｎのＧＢ第２２５４９７１号に説明される。さらに、直接デジタル周波数合成器のいくつかの実施例が、２００４年１２月３０日に公開されたＨｉｎｒｉｃｈ他の米国特許出願第２００４２６４５４７号、２００４年９月９日に公開されたＦｒａｎｋの米国特許出願第２００４１７６０４５号、１９９１年１月２３日に公開された渡辺望の欧州特許ＥＰ第０４０９１２７号に説明される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、柔軟性のなさ、狭帯域の周波数同調可能性および実装部品数の多さから、従来技術は、スペース、コスト、広帯域周波数動作が限られている単一のマルチバンド、マルチスタンダードのトランシーバの配置には適さない。
【課題を解決するための手段】
【００１０】
発明の要約
従来の技術に存在する不利点を考慮すると、複数の周波数帯域を提供するよう、らせんインダクタを含まず、広帯域同調が可能な局部発振器を有するＲＦＩＣを設計し、実装することが望ましいであろう。さらに、ＲＦＩＣに、ＲＦＩＣのパラメータのその場監視を提供し、複数の遠隔通信規格に準拠するようＲＦＩＣのパラメータを動的に調節することができる、内蔵試験評価モジュールを組み込むことが望ましいであろう。
【００１１】
本発明の態様および実施形態は、周波数およびプロトコルにとらわれない低コストの無線周波数集積回路（ＲＦＩＣ）を含む、プログラム可能な混合信号トランシーバを対象とする。ＲＦＩＣの実施形態は、プログラム可能かつ、多数の無線周波数帯域および規格に設定可能で、多くのネットワーク、サービスプロバイダ、もしくは規格に接続可能な、デジタル入力および出力を有する完全統合型トランシーバを提供する。
【００１２】
一実施形態によると、半導体集積回路内に製造された同調可能な共振回路は、インダクタンスと、第１の制御信号に応じて同調可能な共振回路にスイッチを入れられ、切られるように構成された複数の切り替え可能なキャパシタと、第２の制御信号に応じて変更されることができる少なくとも１つの可変キャパシタとを有する少なくとも１つの伝送回線を含み、共振回路の共振中心周波数は、複数の切り替え可能なキャパシタの第１のキャパシタンス値および少なくとも１つの可変キャパシタの第２のキャパシタンス値を制御する第
１および第２の制御信号に応じて電気的に同調可能である。
【００１３】
一実施例において、伝送回線は、集積回路とリードフレームとを相互に接続するボンドワイヤを含む。代替的に、伝送回線は、マイクロストリップ線路もしくはコプレナ導波線であろう。複数の固定キャパシタは、たとえば、金属酸化膜半導体ＭＯＳキャパシタもしくは金属−絶縁体−金属（ＭＩＭ）キャパシタであろう。他の実施例において、共振回路は、複数の切り替え可能なキャパシタに接続された切り替えネットワークで、第１の制御信号に応じて、第１の容量値を同調し、選択された範囲の共振周波数を提供するべく、任意の切り替え可能なキャパシタのスイッチを入れ、切るよう機能する、切り替えネットワークをさらに含むであろう。可変キャパシタは、たとえばバラクターダイオードであり、第２のキャパシタンス値は、第２の制御信号に応じてバラクターダイオードのバイアス電圧を調整することで制御されるであろう。共振回路は、たとえば、電圧制御発振器（ＶＣＯ）に接続され、ＶＣＯの同調範囲を制御するであろう。他の実施例において、共振回路は、たとえば、低ノイズ増幅器（ＬＮＡ）回路に接続され、共振回路のリアクタンスは、低ノイズ増幅器のリアクタンスを相殺し、低ノイズ増幅器の入力インピーダンスを特定の負荷インピーダンスに整合するよう同調されるであろう。
【００１４】
他の実施形態によると、共振回路を複数の周波数帯域にわたって、また複数の周波数帯域のうちの１つの周波数帯域内で同調する方法で、方法は、インダクタンスを提供することと、第１の制御信号に応じて第１のキャパシタンス値を複数の切り替え可能なキャパシタからのインダクタンスと並列に提供し、共振回路を１つの周波数帯域内で同調することと、第２の制御信号に応じて第２のキャパシタンス値をインダクタンスと並列に提供し、共振回路を１つの周波数帯域内で同調することとを含む。
【００１５】
一実施例において、第１のキャパシタンス値を提供することは、第１のキャパシタンス値を得るべく、切り替え可能なキャパシタの共振回路にスイッチを入れ、切ることを含むであろう。他の実施例において、第２のキャパシタンス値は、バラクターダイオードによって提供され、第２のキャパシタンスを提供することは、第２の制御信号に応じてバラクターダイオードのバイアス電圧を変更することを含むであろう。他の実施例において、方法は、共振回路を電圧制御発振器に接続することで、電圧制御発振器の同調範囲を制御するステップを含むであろう。他の実施例において、方法は、低ノイズ増幅器のリアクタンスのバランスを取り、低ノイズ増幅器の入力インピーダンスを負荷に整合するべく、共振回路を低ノイズ増幅器に接続し、共振回路のリアクタンスを同調することにより、低ノイズ増幅器の入力インピーダンスを負荷に整合するステップを含むであろう。
【００１６】
他の実施形態によると、位相ロックループとして実装される周波数合成器は、ＶＣＯ周波数信号を作成する電圧制御発振器と、電圧制御発振器に接続され、電圧制御発振器の同調範囲を調節するよう構成された共振回路と、電圧制御発振器に接続され、位相ロックプープのフォワードループパス内に位置づけられた分周回路で、ＶＣＯ周波数信号の分周バージョンである周波数を作成するよう構成された分周回路とを含む。
【００１７】
一実施例において、位相ロックループは、位相ロックループのフィードバックパス内に位置づけられ、分周出力信号を提供するよう構成された第２の分周回路と、第２の分周回路に接続され、分周出力信号を受信しループ同調信号を作成するよう構成された位相検知器と、位相検知器に接続され、基準周波数信号を作成するよう構成された基準周波数ソースとを含むであろう。位相検知器は、分周出力信号と基準周波数信号との組み合わせに基づき、同調信号を作成するよう構成されるであろう。他の実施例において、位相ロックループは、フォワードループパス内に位置づけられ、第１の周波数信号とＶＣＯ周波数信号を受信し、出力信号を作成するよう構成されたミキサをさらに含み、分周出力信号は出力信号の分周バージョンである。一実施例において、基準周波数ソースは、基準水晶発振器
を含む直接デジタル合成器を含み、基準周波数信号の基準中心周波数は、半導体チップにおいて周波数合成器と統合されるマイクロコントローラから直接合成器により受信された制御信号により決定されるであろう。さらに、ＶＣＯ周波数信号のＶＣＯ中心周波数は、ループ同調信号と共振同調信号との組み合わせに基づいて同調されるであろう。
【００１８】
他の実施例によると、周波数合成器に接続された共振回路は、インダクタンスと、第１の制御信号に応じて同調可能な共振回路にスイッチを入れられ、切られるよう構成された複数の切り替え可能なキャパシタと、第２の制御信号に応じて変更されてよい少なくとも１つの可変キャパシタとを有する１つの伝送回線から構成されるＬＣ共振回路であり、共振回路の共振中心周波数は、複数の切り替え可能なキャパシタの第１のキャパシタンス値と少なくとも１つの可変キャパシタの第２のキャパシタンス値とを制御する第１および第２の制御信号に応じて電気的に同調可能である。さらに、共振同調信号の共振中心周波数は、共振回路の共振が選択された周波数帯域に含まれるよう第１のキャパシタンス値を制御することで、また可変キャパシタを選択された周波数帯域内の共振中心周波数に同調するよう制御することで、選択されるであろう。ＶＣＯ中心周波数は、選択された周波数低域内であろう。
【００１９】
他の実施形態によると、広帯域の局部発振器を同調する方法は、共振回路を提供するべく、全て並列に接続されたインダクタンスと、第１のキャパシタンス値と、第２のキャパシタンス値とを提供することと、共振回路の共振周波数信号を選択された周波数帯域に同調させるべく、第１の制御信号に応じて第１のキャパシタンス値を複数の切り替え可能なキャパシタから選択することと、１つの周波数帯域内の共振周波数を同調するべく、第２の制御信号に応じて第２のキャパシタンス値を選択することと、局部発振器を同調させるべく、共振周波数信号を電圧制御発振器と結合することとを含むであろう。
【００２０】
他の形態によると、広帯域の局部発振器は、共振同調信号を受信し、少なくとも部分的に共振同調信号によって決定された中心周波数を有する局部発振信号を生成するよう構成された電圧制御発振器と、全て並列に接続されたインダクタ、第１のキャパシタンスおよび第２のキャパシタンスを含む共振回路で、電圧制御発振器に接続され、共振同調信号を生成するよう構成された共振回路と、キャパシタ制御信号に応じて、複数の切り替え可能なキャパシタのうち選択されたものが共振回路に接続されることを可能にする切り替え器に接続され、それにより第１のキャパシタンス値を決定する、複数の切り替え可能なキャパシタを含む第１のキャパシタンスと、ダイオード制御信号に応じて同調され、第２のキャパシタンス値を決定するように構成される少なくとも１つのバラクターダイオードを含む第２のキャパシタンスとを含み、共振同調信号の周波数は、インダクタンスと組み合わせた第１キャパシタンス値および第２キャパシタンス値に基づいて決定される。
【００２１】
広帯域の局部発振器の一実地例において、複数の切り替え可能なキャパシタは、複数の切り替えキャパシタのうち選択されたものを共振回路へスイッチを入れることで、第１のキャパシタンス値が、共振同調信号の周波数を、複数の周波数帯域の中の１つの選択された周波数帯域に同調させるように制御されるように構成される。他の実施例において、少なくとも１つのバラクターダイオードは、共振周波数信号の中心周波数の、１つの選択された周波数帯域内での同調が、第２のキャパシタンス値を調整することでなされるよう構成されるであろう。他の実施例において、複数の切り替え可能なキャパシタから選択されたもののどれが共振回路に接続されるかを制御することは、複数の周波数帯域にわたる、また複数の周波数帯域のうちの１つの周波数帯域内における共振同調回路の同調を可能とするべく、複数の周波数帯域の異なる周波数帯域を選択することを可能とするであろう。
【００２２】
他の実施形態によると、半導体基板上に実装され、無線周波数信号を生成する受信器チェーンを含むトランシーバのための統合された評価試験モジュールが提供され、統合され
た評価試験モジュールは半導体基板上でトランシーバと統合される。評価試験モジュールは、デジタル制御信号を受信するよう構成された制御入力と、トランシーバの受信器チェーンから無線周波数信号のデジタル化されたバージョンを受信するよう構成された信号入力と、信号入力に接続され、トランシーバの受信器チェーンから無線周波数信号のデジタル化されたバージョンを受信し処理するよう、またデジタル出力信号を提供するよう構成された処理モジュールと、デジタル制御信号に含まれる情報に基づいてデジタル基準信号を生成するよう構成された基準生成器とを含むであろう。評価試験モジュールは、基準生成器と処理モジュールとに接続され、デジタル出力信号とデジタル基準信号とを受信するよう構成された比較器で、デジタル出力信号をデジタル基準信号と比較し、デジタル出力信号とデジタル基準信号との間の相違を特定するエラー信号を生成するよう構成された比較器と、比較器に接続され、比較器からエラー信号を受信し、デジタル調整データを生成するよう構成された調整モジュールで、エラー信号を減少させるための無線周波数信号を修正するべく、デジタル調整データをトランシーバの受信器チェーンの少なくとも１つの構成要素に提供し、少なくとも１つの構成要素の少なくとも１つのパラメータを調整するようさらに構成された調整モジュールをさらに含むであろう。
【００２３】
統合された評価試験モジュールの一実施例において、処理モジュールは、トランシーバの受信器チェーンからの無線周波数信号のデジタル化されたバージョンにフーリエ変換を行い、無線周波数信号についての周波数ドメイン情報を含むデジタル出力信号を提供するよう構成されたプロセッサを含むであろう。他の実施例において、デジタル基準信号は、無線周波数信号の所望の特徴に対応する周波数ドメイン情報を含むであろう。他の実施例において、比較器は、デジタル出力信号からの周波数ドメイン情報をデジタル基準信号に含まれる周波数ドメイン情報と比較し、デジタル出力信号とデジタル基準信号との間の周波数ドメイン差異についての情報を含むエラー信号を生成するよう構成されるであろう。一実施例において、調整モジュールは有限状態機械を含む。
【００２４】
縮尺通りに描くことを意図されていない図面において、多様な形状で示されている各同一、またはほぼ同一の構成要素は、同様の番号で表される。明瞭さのため、全ての構成要素が全ての図面において名前をつけられてはいないであろう。図面は例証および説明の目的で提供されるものであり、発明の制限の定義とは意図されてはいない。
【発明を実施するための最良の形態】
【００２５】
詳細な説明
多様な具体的な実施形態およびその態様が、添付の図面を参照して、詳細に説明されるであろう。本発明はその用途において、以下の説明に記載され、または図面に示される、構成の詳細および構成要素の配置に制限されるものではないことが理解されるべきである。本発明は、他の実施形態も可能であり、多様な実装で実行され、実施されることが可能である。また、ここに用いられる用語および述語は、説明を目的とするものであり、限定としてみなされてはならない。“含む”、“構成される”、“有する”、“含有する”、“包含する”およびその変形の使用はここでは、その後に記載される項目およびその同等物を、さらなる項目と同じく含むよう意図される。
【００２６】
本発明の態様および実施形態は、周波数およびプロトコルにとらわれない低コストの無線周波数集積回路（ＲＦＩＣ）から構成される、プログラム可能な混合信号トランシーバを対象とするものである。ＲＦＩＣの実施形態は、多数の無線周波数帯および規格にプログラム可能かつ設定可能で、多くのネットワーク、サービスプロバイダ、もしくは規格に接続可能な、デジタル入力および出力を有する完全統合型トランシーバを提供する。ＲＦＩＣは、機器製造者により、低コストで小さな、マルチモードもしくはシングルモードの装置を作るのに用いられてよい。ＲＦＩＣはたとえば、ラップトップ、スマートフォン、携帯情報端末装置（ＰＤＡ）、マルチメディア機器、公共安全無線、マシン同士の通信機
器などにおいて用いられることができる。この装置はたとえば、ＩＣソリューションプロバイダもしくは機器設計者によって用いられることができ、製造者が、単一の低コストＣＭＯＳ再設定可能ＲＦＩＣを用いて、コストおよび設計の複雑さを低下させつつ、機能を増やすことを可能にするであろう。たとえば、ＲＦＩＣは多様なベンダーからのいくつかのチップに取って代わり、それによりトランシーバ装置のサイズ小さくし、コストを削減するであろう。
【００２７】
本発明の実施形態による、ＲＦＩＣの再設定可能な構成は、マルチスタンダードの互換性、周波数の柔軟性、単一チップＩＣのカスタマイズを提供する問題を解決するアプローチにおいて独特である。たとえば、アプローチの１つは、標準的な１３０ｎｍバルクＣＭＯＳテクノロジの高性能と低コストおよび本発明の多様な態様を活用することができ、非常に高レベルの統合および小さなダイサイズを可能にする。ＲＦＩＣは、たとえば約４００ＭＨｚから６ＧＨｚで動作し、たとえば、以下により詳細に説明される周波数発生および統合コンポーネント、アナログ−デジタル変換器、デジタル−アナログ変換器、デジタルフィルタリングを含むことができるトランシーバ全体を統合するであろう。
【００２８】
図１を参照すると、本発明の態様によるＲＦＩＣの一実施形態のブロック図が示される。図１に示されるように、ＲＦＩＣ１０１の構成は、プログラミングバス１１０経由で相互に接続された、設定可能な受信器１００、設定可能な送信器１０２、周波数合成器１０４、内蔵試験評価（ＢＩＴＥ）モジュール１０６および統合マイクロコントローラ１０８を含む。一実施形態において、以下に詳細に説明されるように、周波数合成器は、プログラム可能な分配器と組み合わされた狭帯域のＶＣＯを含む広帯域局部発振器構成を用いて、トランシーバの局部発振信号を生成する。マイクロコントローラ１０８上で動くプロセスの使用を介して、プログラム可能な受信器１００とプログラム可能な送信器１０２は、動作中心周波数とダイナミックレンジ用に設定されることができ、多数のパラメータがプログラムされることができる。たとえば、プログラム可能な受信器１００は、選択性および感度、および入力中心周波数、電力ゲイン、ノイズ指数、帯域幅、サンプリングレート、ビットの有効数（ＥＮＯＢ）、消費電力などの多様な受信器パラメータ用に設定されてよい。同様に、入力および出力中心周波数、スプリアス出力レベル、ノイズ、およびダイナミックレンジなどの、プログラム可能な送信器のパラメータは、以下に詳細に説明されるように、マイクロコンピュータによって設定されるであろう。マイクロコンピュータは、以下に説明されるように、ＲＦＩＣに集中的管理を提供し、多数のシステムパラメータを制御する制御信号を供給するであろう。プログラム可能な受信器およびプログラム可能な送信器の所望の設定の動作は、クローズドループ内蔵試験較正を実装するＢＩＴＥモジュール１０６によって促進されてよい。一実施形態において、以下に説明されるように、ＢＩＴＥモジュール１０６は、回路性能パラメータの監視および調整と同じく、異なる遠隔通信規格へのＲＦアナログチェーンの正確な切り替えを可能にする。
【００２９】
ＲＦＩＣ構成はさらに、デジタルバス１１４経由でマイクロコントローラ１０８（およびその他の構成要素）に接続された、プログラム可能なデジタルインターフェース１１２を含むことができる。プログラム可能なデジタルインターフェースは、マイクロコンピュータにより制御され、Ｉ／Ｏの数、コモンモードレベル、信号レベル、クロック速度、極性、信号内容などのパラメータについてプログラムされるであろう。ＲＦＩＣはまた、同調可能な低ノイズ増幅器１１６と励振増幅器１１８、アナログ−デジタル変換器（ＡＤＣ）１２０とデジタル−アナログ変換器（ＤＡＣ）１２２、デジタルベースバンドプロセッサモジュール１２４、メモリデバイス１２６、マスターインピーダンスモジュール１２８とマスタークロック１３０の任意または全てを含むことができる。
【００３０】
一実施形態によると、ＲＦＩＣは、プログラミングバス１１０に接続されたプログラム可能なアンテナアセンブリ１７４、ＬＮＡ１１６、および励振増幅器１１８をさらに含む
であろう。プログラム可能なアンテナアセンブリは、ＲＦ信号（たとえば無線放送、無線電話またはデータ信号など）を受信し、ＲＦ信号を送信するように構成されるであろう。プログラム可能なアンテナアセンブリ１７４は、ＲＦ信号の同時送受信を可能にする送受切り替え器、増幅器、およびアンテナアセンブリが適切な周波数帯の信号を送受信することを可能にする帯域選択回路などの構成要素を含むであろう。これらの構成要素は、プログラミングバス経由でマイクロコントローラからの信号により制御されてよい。
【００３１】
本発明の実施形態によるＲＦＩＣは、混合信号装置、すなわち、ＲＦ信号とデジタル信号の両方を、入力、出力、処理する装置である。マイクロコントローラにより生成されるノイズを最小化するために、ＡＤＣ、ＤＡＣ、ＢＩＴＥモジュールおよびその他のデジタル構成要素、トライステート出力が用いられるであろう。トライステート出力は、次のステージの入力からのデジタル回路の出力を原則的に分断する、デジタル回路における浮動の、高オームのインピーダンス値である。トライステート出力は、ＲＦＩＣのＲＦ部分などのアナログ回路にハイインピーダンスを与える。結果として、任意のデジタル信号（すなわち、ロジックローからロジックハイへまたはその反対の状態遷移）は、アナログ回路に接続してアナログ回路にノイズをおこすことが防止される。
【００３２】
一実施形態によると、スパイラルインダクタの使用を排除もしくは削減する構成を有する、図１に示されるＲＦＩＣを用いるトランシーバ機器が提供され、それによりトランシーバは、半導体技術の向上につれ、より拡張可能にされるであろう。具体的に、少なくとも一実施形態は、相補型金属酸化膜半導体（ＣＭＯＳ）技術などの超小型電子集積回路内のたとえばボンドワイヤ、マイクロストリップ線路、またはコプレナ導波線などの伝送回線を用いて、広帯域幅（たとえば、８００ＭＨｚから２．５ＧＨｚ）にわたって同調可能な共振回路を実装する、手順および機器を含む。一実施形態によると、プログラム可能な共振ＬＣ回路が、固定の同調可能な容量素子とともに伝送回路によって形成された固定インダクタを用いて作成されるであろう。この構成は、同調回路またはタンク回路における現在の最先端技術のスパイラルインダクタを排除しつつ、ギガヘルツ域でのアナログ回路について広帯域同調回路の効率的な実装を可能にする。同調可能な共振回路が、プログラム可能なトランシーバ機器内の、たとえば電圧制御発振器およびアナログ増幅器ブロックの一部を形成するべく用いられることができる。
【００３３】
図８を参照すると、回路を、リードフレーム１４８などの半導体ベースに接続するのに用いられる、ボンドワイヤ１５０の一実施形態のブロック図が示される。ボンドワイヤ１５０は、リードフレーム１４８上の、回路１８０を支持する半導体基板にプリントまたはエッチングされたボンディングパッド１５２に接続される（たとえばハンダ付けされる）。一実施形態によると、回路１８０は、以下にさらに説明されるように、共振周波数および入力インピーダンスに同調されるであろう、反応型（ＬＣ）タンク回路を含むであろう。
【００３４】
図２を参照すると、インダクタおよび可変キャパシタンスを用いるプログラム可能な共振回路１３２の一実施形態のブロック図が示される。共振回路１３２は、ボンドワイヤ、マイクロストリップ線路またはコプレナ導波線などの伝送回路構造により形成されるであろう、インダクタ１３４を含む。インダクタ１３４は、共振回路を他の構成要素および／または回路に接続するのに用いられる、第１のノード１４０と第２のノード１４２との間の同調可能な容量素子１３６と１３８と並列に接続される。一実施形態において、以下により詳細に説明されるように、可変容量素子１３６と１３８のキャパシタンスは、たとえばマイクロコントローラおよび／またはＢＩＴＥモジュールからの制御信号１４４により制御されるであろう。
【００３５】
一実施形態によると、インダクタ１３４は、半導体実装に関連する寄生インダクタンス
により提供されるであろう。より詳細には、図３を参照すると、本発明のＲＦＩＣなどの半導体集積回路１４６は、一般的に、複数のボンドワイヤ１５０を用いてリードフレーム１４８に接続される。これらボンドワイヤ１５０のそれぞれは、それに関連する、ボンドワイヤの長さ、ボンドワイヤの断面積、および隣接するボンドワイヤとの間の空間に依存する、あるインダクタンスを有する。ボンドワイヤ１５０は、ボンドワイヤの長さと断面積からほぼ決定されるであろう、固定自己インダクタンスを有する。加えて、密集したボンドワイヤ間の相互誘導結合は、それぞれのボンドワイヤのインダクタンスに影響を及ぼす。そこで、ボンドワイヤの長さ、断面積、および間隔を適切に調整することで、特定のインダクタンスが実装されることができる。
【００３６】
図３および図４を参照すると、図２の共振ＬＣ回路は、ＲＦＩＣ１４６上のボンディングパッド１５２とリードフレーム１４８上のボンディングパッド１５２とを相互接続する、固定インダクタンスの１以上のこのようなボンドワイヤ１５０を用いて実装されるであろう。一実施例において、共振回路１３２は、少なくとも２つの相互に結合したボンドワイヤ導体１５０を含むであろう。しかし、本発明は、２つのボンドワイヤの使用に制限されず、１以上のワイヤが多様な用途において用いられるであろうことが理解されるべきである。たとえば、図１１を参照すると、本発明の態様による、ボンドワイヤインダクタ構成の、他の実施形態の代表的な回路図が示される。図１１に示されるように、エンド・ツー・エンドで、３以上のボンドワイヤ１５０が蛇行した形で接続されるであろう。たとえば、第１のボンドワイヤ１５０ａは、半導体チップ上の回路（たとえば回路１４６）に、結合キャパシタ−およびボンディングパッド１５２を経由して接続されるであろう。第１のボンドワイヤインダクタ１５０ａは、第２のボンドワイヤインダクタ１５０ｂに、ボンディングパッド１５２および第１のキャパシタンス１８８ａを経由して接続されるであろう。図１１に示されるように、次に第２のボンドワイヤインダクタンスは、第３のボンドワイヤインダクタ１５０ｃに、ボンディングパッド１５２および第２のキャパシタンス１８８ｂを経由して接続され、次にこれは、第４のボンドワイヤインダクタ１５０ｄに、ボンディングパッドおよび第３のキャパシタンス１８８ｃを経由して接続されるであろう。パターンは無限に繰り返され、任意の所与の用途において、所望されるだけのボンドワイヤインダクタを接続することができるであろう。そこで、第４のボンドワイヤインダクタは、ボンディングパッド１５２および他の結合キャパシタ１６６を経由して、半導体回路１４６に接続されるであろう。ボンドワイヤに提供されるインダクタンスを増加させるべく、図１１に示される蛇行状構成が用いられるであろう。キャパシタンス１８８ａから１８８ｃは可変であり、一連のボンドワイヤインダクタにより提供される全体的なリアクタンスを制御するのに用いられるであろう。たとえば、ボンドワイヤインダクタが属する共振回路の入力インピーダンスの制御における、またボンドワイヤインダクタが接続される他の回路構成へのインピーダンス整合における追加的な柔軟性を含む多数の理由により、リアクタンスを制御する能力が望ましいであろう。
【００３７】
加えて、ボンドワイヤ１５０が、チップボンディングパッド１５２とリードフレームとの間でエネルギーを運搬する伝送回線として機能することが理解されるべきである。したがって、本発明はボンドワイヤの使用に限定されるものではなく、マイクロストリップ線やコプレナ導波線などのその他のタイプの伝送回線が、ボンドワイヤの代わりに、またはそれに加えて用いられるであろう。したがって、以下の説明は、明瞭さのために主にボンドワイヤに言及するが、説明される本質は、その他のタイプの伝送回線にも同じく当てはまることが理解されるべきである。
【００３８】
ボンドワイヤ１５０は、図２に示される共振回路の一部を形成する、固定および可変キャパシタンスを含む同調回路に接続されるであろう。図５を参照すると、図２、図３および図４に表されるＬＣタンク回路の分散性の集中素子モデルを表す回路図が示される。本質的には、ボンドワイヤ１５０は、同調回路１５４のキャパシタによりソース側１７６で
終わり、ロード側１７８で相互に接続するか、半導体基板物質から発生する小さなインダクタンスＬｐｃｂを経由してグラウンドに接続するかする、伝送回線のように機能する。特定の周波数において、ボンドワイヤ１５０を示す伝送回線は、固定インダクタンスＬｂｗとのリアクタンスとして見積もられることができる。これは、図２の共振回路１３２の固定インダクタ１３４を実装するのに用いられるインダクタンスである。さらに、ボンディングパッド１５２はグラウンド面に対して平面であり、したがって、寄生キャパシタＣｓｔｒａｙおよびＣｐａｄとして機能する。所望の共振を達成するべく、同調回路１５４内の固定キャパシタＣ１、Ｃ２、Ｃ３および可変キャパシタＣｖを選択する時、これらの寄生キャパシタＣｓｔｒａｙおよびＣｐａｄが考慮されるべきであることが理解されるべきである。
【００３９】
図２に示されるように、一実施形態によると、同調回路１５４は２つの同調可能な容量素子１３６と１３８とを含む。一実施形態において、図５に示されるように、第１の同調可能な容量素子１３６は、固定キャパシタ１５６（Ｃ１、Ｃ２、Ｃ３）の切り替え可能なバンクを含み、第２の容量素子１３８は、１以上の可変キャパシタ１５８ａと１５８ｂとを含むであろう。固定および可変キャパシタは、二重の目的、すなわち、特定の共振中心周波数（たとえば、マルチプロトコルの携帯電話規格の帯域選択に関して）の選択と、製造プロセス変動に関する補償と、を果たす。固定もしくは可変のキャパシタのどちらかを使用することが可能であるが、柔軟性を最大化し、広い周波数範囲にわたるコースチューニングおよびファインチューニングの両方を可能にするよう、本発明の少なくとも一実施形態において、その両方が提供される。
【００４０】
一実施形態によれば、固定キャパシタ１５６の切り替え可能なバンクは、制御信号１４４により電気的に切り換えられる、複数のＭＯＳ（金属酸化物半導体）もしくはＭＩＭ（金属−絶縁体−金属）キャパシタバンクを含むであろう（図２参照）。任意のタイプの固定キャパシタが用いられるであろうが、ＭＯＳもしくはＭＩＭキャパシタはＣＭＯＳおよびその他の半導体集積回路に共通しており、したがって、好適な一実施形態において用いられるであろうことが、理解されるべきである。共振回路１３２の共振周波数は、１以上のＭＯＳキャパシタバンクのスイッチを入れ、および／または、切ることで、広範囲にわたって調整され、または同調される。これらの固定キャパシタは、比較的大きな、たとえば約数１０ピコファラッドのキャパシタンスを有し、したがって、たとえば動作の周波数帯（たとえば、８００ＭＨｚ、１９００ＭＨｚ、２４００ＭＨｚなど）を選択する、コースチューニングを提供するのに用いられるであろう。共振回路のファインチューニングは、可変キャパシタ１５８のキャパシタンスを制御することによりなされるであろう。一実施形態において、可変キャパシタ１５８は、そのキャパシタンスが可変制御電圧を介して調整されることができる、１以上のバラクターダイオードを用いて実装されるであろう。具体的には、バラクターダイオードに関して、接合キャパシタンスは、
【００４１】
【数１】
2007522769.tif 000003
【００４２】
の数式による、逆バイアス電圧ＶＲに依存し、式中、Ｃ（ＶＲ）は接合キャパシタンス、Ｃｊｏはバイアス電圧０ボルトを下回る接合キャパシタンス、y０はいわゆる“内蔵ポテンシャル”と呼ばれ、約０．５Ｖであり、ｎは技術パラメータ（半導体製造技術に依存する）で約０．５である。一般的に、バイアス電圧ＶＲは、半導体製造技術に依存して、約０-１．５Ｖから調整可能であろう。したがって、バラクターダイオードのキャパシタンス値は、通常約１ｐＦを下回ってよく、したがってバラクターは、共振回路１３２の全体
的なキャパシタンスを、ファインチューニングするのに適している。一実施例において、バラクターダイオードの１以上のバンクが、固定キャパシタバンクのスイッチを入れたり切ったりすることでより粗く選択された帯域の数メガヘルツの範囲にわたって、共振回路の共振周波数をファインチューニングするのに用いられるであろう。加えて、異なるバラクターダイオードは異なる０バイアス接合キャパシタンス値を有し、したがって、チューニングにおけるさらなる柔軟性が、異なる０バイアス接合キャパシタンスを有するバラクターダイオードの１以上のバンクを作成することにより、達成されるであろう。
【００４３】
図６を参照すると、図５の共振回路のシミュレーションに関して、印加バイアス電圧ＶＲの関数として、共振周波数の典型的なグラフが示される。追加的な固定キャパシタンスが、図５に示される回路に切り替えられると、図６は、バラクターダイオードの同じバイアス電圧について共振周波数が減少することを示す。したがって、図６に示されるように、コースチューニング（たとえば、周波数帯域選択）は、１以上の固定キャパシタのスイッチを入れたり／切ったりすることで、達成されるであろう。固定キャパシタの所与の選択（たとえば傾斜Ｃ１）について、図６は、バイアス電圧ＶＲを変化させることは、共振周波数を少量変化させ、したがって、選択された周波数帯域内のファインチューニングに用いられることができることを示す。
【００４４】
図３１を参照すると、２つのボンドワイヤインダクタ３４８を組み込む、共振回路３４６の他の実施形態が示される。スイッチ３５０は、ボンドワイヤインダクタ３４８がさらなるボンドワイヤと連結し、それにより、共振回路３４６における全体的なインダクタンスを調整することを、可能にするであろう。さらなるスイッチ３５２は、容量リアクタンスを有するボンドワイヤ３４８の誘導リアクタンスを増加させる目的で、キャパシタ３５４およびバラクターダイオード３５６を共振回路に追加することを可能にするであろう。一実施形態において、スイッチ３５０および／または３５２は、図３２に示されるように、２つのＭＯＳトランジスタ３５８ａ、３５８ｂを用いて実装されるであろう。デジタル信号Ｂ０およびその論理逆
【００４５】
【数２】
2007522769.tif 000004
【００４６】
は、電流が流れること、もしくは電流が流れないことをそれぞれ、デジタル信号Ｂ０により提供される電圧を、ＭＯＳトランジスタの電圧閾値を越えるように制御することで、可能にするであろう。デジタル電圧信号Ｂ０の値は、たとえばマイクロコントローラ１０８により、プログラミングバス１１０にわたって供給されるであろう。以下にさらに説明されるように、電圧信号は、たとえばＢＩＴＥモジュール１０６（図１参照）から供給され、バラクターダイオードのリアクタンスを同調するであろう。図３１に示される共振回路は直列または並列で、たとえば図５の共振回路に接続されるであろうことが理解されるべきである。また、さらなるキャパシタおよびバラクターダイオードが、相互に分路もしくは直列で構成されてよいであろう。
【００４７】
したがって、共振回路１３２の共振周波数の同調は、コースチューニング（たとえば、帯域選択）に関しては、固定値キャパシタ（たとえば、ＭＯＳもしくはＭＩＭキャパシタ）の１以上の個々もしくはバンクのスイッチを入れ、および／もしくは、切ることで、そしてファインチューニングに関しては、１以上のバラクターダイオードのバイアス電圧を変更することで、達成されるであろう。ファインチューニングは、帯域内の特定の所望の中心周波数を選択するためのみならず、温度変動、インダクタ値における製造上の差、周波数ドリフト（たとえば、温度による）などを補償するためにも用いられるであろう。
【００４８】
本発明のいくつかの実施形態によると、低コスト、高容量、ハイピンカウントの半導体アセンブリに固有の寄生インダクタンスが、ＲＦＩＣの共振回路における従来のスパイラルインダクタに取って代わるのに用いられる。とりわけ、本発明のこのような実施形態は、超小型電子回路のリードフレームとボンドパッドとの間のボンドワイヤを活用し、固定および可変キャパシタと連動して、スパイラルインダクタを用いることなく、高い品質係数（Ｑ）の共振回路を提供する。共振回路内に蓄えられたエネルギーの、共振回路から消散したエネルギーに対する比率として定義された回路のＱは、インダクタキャパシタ（ＬＣ）ループ回路の寄生抵抗が減少する時、増強する。負荷回路の条件下で、２０を越えるＱ値は、一般的に高いと考えられる。高抵抗はより大きな消散エネルギーをもたらす傾向があるので、素子のＱは、素子の抵抗により影響を受けるであろう。従来の単一層もしくは二重層の集積化スパイラルインダクタのように、ボンドワイヤは、一般的に２５ｍΩ／ｍｍを下回る低抵抗を示す。上述のように、ボンドワイヤ１５０もまた、長さ、断面、隣接するワイヤとの相互結合などの多様なパラメータに依存するリアクタンス（インダクタンス）を有し、周波数によって可変である。図９を参照すると、０．８ＧＨｚから２．４ＧＨｚの範囲の周波数の関数として、ボンドワイヤのシミュレートされた入力インピーダンスのグラフが示される。図９に示されるように、抵抗（線１８２で示される）は小さく、周波数と共にかなり一定である。リアクタンス（線１８４で示される）は、周波数の増加と共に増加する。
【００４９】
ボンドワイヤは一般的に、約３０から６０の無負荷のＱを表示する。図１０を参照すると、ボンドワイヤ１５０の一実施形態について、０．８ＧＨｚから２．４ＧＨｚの範囲の周波数の関数として、シミュレートされた無負荷のＱのグラフが示される。無負荷のＱは、ボンドワイヤの入力インピーダンスの虚数部分（すなわち、リアクタンス１８４）の、ボンドワイヤの入力インピーダンスの実数部分（すなわち、抵抗１８２）に対する比率として、以下の数式に示されるように計算される。
【００５０】
【数３】
2007522769.tif 000005
【００５１】
図１０に示されるように、ボンドワイヤに関する無負荷Ｑは、周波数とともに増加し、３．５ＧＨｚで軽く４０を越えるであろう（外挿に基づく）。バラクターダイオードは一般的に、２００を下回る無負荷Ｑを有するが、Ｑは、いくつかのバラクタータイオードを並列接続することにより、改善されることができる。共振回路の全体的な負荷Ｑは、図２に示されるように、レジスタ１６０をインダクタおよびキャパシタと並列に含むことで制御されるであろう。この並列レジスタをプログラム可能にすることで、Ｑは広範囲にわたって同調されるであろう。たとえば、レジスタ１６０は、制御信号１４４を経由してプログラム可能であろう（図２参照）。
【００５２】
従来のスパイラルインダクタに対する、ボンドワイヤインダクタの利点の１つは、ボンドワイヤインダクタは大きなチップ領域を占領しないことである。また、ボンドワイヤは集積回路チップ１４６の外部にあるので、電磁場妨害やチップ領域への結合はわずかしか引き起こされない。しかし、不利点は、ボンドワイヤの自己インダクタンスが大きく、たとえば、異なる製造間で、ワイヤ長さ１６２、ワイヤ高さ１６４（図４参照）、ハンダ条件の変動などのプロセス変動により、約３０％変動するであろうことなどである。しかし、インダクタンス変動は、固定キャパシタンス（たとえば、ＭＯＳキャパシタおよび／もしくは、ＭＩＭキャパシタ）および可変キャパシタンス（たとえば、バラクターダイオード）のどちらかもしくは両方の変化により補償されることができるので、この不利点は、本発明の共振回路において緩和されるであろう。
【００５３】
上述のように、ボンドワイヤインダクタを組み込む狭帯域の同調回路を発展させる試みがなされてきた。しかし、従来技術と対照的に、本発明の多様な実施形態による独自の共振回路は、従来のスパイラルインダクタに取って代わるボンドワイヤ（もしくはその他の伝送回線）インダクタを含み、また、制御信号により制御されて広帯域の同調を達成する複数の固定キャパシタおよび可変キャパシタを利用する。制御信号は、切り替え可能なキャパシタのバンクを制御することで、そして共振において用いられるバラクターダイオードの数を選択することで、共振回路の共振周波数を設定するのに用いられる。さらに、バラクターダイオードに印加されるバイアス電圧を設定するのにさらなる制御信号が用いられ、ファインチューニングを達成し、また製造変動によるボンドワイヤインダクタンスの変動を説明する。さらに、クローズドループフィードバック制御が、変化する運転条件を動的に補償するべく、また以下に詳細に説明されるように、共振回路の共振周波数範囲の自動プログラミング性を有効にするべく、用いられるであろう。
【００５４】
数多くの用途において、同調可能な共振回路１３２（図２参照）は、たとえば電圧制御発振器（ＶＣＯ）、低ノイズ増幅器、ベースバンド増幅器、その他などの、他の回路に接続される。このような接続は、適切な整合条件を確立するために、調整可能な結合キャパシタを経由して促進されてよい。図２を参照すると、ＬＣタンク回路１３２の第１のノード１４０および第２のノード１４２が、外部回路、たとえばＶＣＯに、結合キャパシタ１６６を経由して接続されることができる。これらの結合キャパシタは、バラクターダイオードおよびＶＣＯのＤＣバイアスからＲＦパスを分離する。一実施形態によると、結合キャパシタ１６６は、ＬＣ回路の入力インピーダンスを所与の周波数で変更し、それによりＬＣ回路の外部回路（たとえばＶＣＯ）への整合を改善するよう、可変（すなわち、同調可能なキャパシタンス値を有する）であろう。良好な整合は、１つの回路からその他の回路への効率的な動力伝達を容易にし、ＲＦＩＣの全体的な電力効率を改善するため、有利であろう。一実施例として、本発明の一実施形態の利点は、ＬＣタンク回路を、たとえばＶＣＯに接続することにより、ＶＣＯの同調範囲と周波数帯が、ＬＣタンク回路の共振を制御することで制御できることである。
【００５５】
同調可能な共振回路１３２と、ＶＣＯなどの他のアナログ機能回路との統合をさらに容易にするために、自動共振周波数選択および、マイクロコントローラと位相ロックループ（ＰＬＬ）回路とを含む回路のファインチューニングを可能にする制御ユニットが用いられることができる。このような制御回路の一実施例のブロック図が、図７に示される。上記のように、動作の特定の周波数帯域が、特定の数の固定値キャパシタのスイッチを入れ、および／もしくは切ることにより、選択されてよい。一実施形態によると、帯域選択は、ライン１８０上の、マイクロコントローラ１０８からの制御信号により制御されるであろう。マイクロコントローラは、所望の動作周波数帯域を識別する入力を受信するであろう（たとえば、インターフェース１２２-図１参照-を経由して）。選択された動作の周波数帯域に基づいて、マイクロコントローラ１０８は、固定および可変キャパシタの数を確定し、制御信号をスイッチ１６８に送信して、固定値キャパシタおよび可変キャパシタ（たとえばバラクターダイオード）の適切な１つもしくはバンクのスイッチを入れるであろう。マイクロコントローラは、バラクターダイオードのバイアス電圧をさらに制御し、上述のように、動作周波数範囲を狭めるか、もしくはより正確に確定するであろう。図７のデコーダは、マイクロコントローラからのデジタル信号をアナログ制御信号に変換し、スイッチ１６８を動作し、バラクターダイオードのバイアス電圧を調整する。したがってマイクロコントローラは、固定ボンドワイヤインダクタンスと並列に接続されたキャパシタンスを制御することにより、プログラム可能な周波数選択を可能にし、所望の共振周波数を選択する。
【００５６】
一実施形態によると、動作変動（たとえば、温度ドリフト）の補償は、以下により詳細
に説明されるように、内蔵試験評価（ＢＩＴＥ）モジュール１０６でのフィードバック制御を用いて組み込まれるであろう。とりわけ、ＢＩＴＥモジュール１０６は、その場較正スキームに基づき、周波数偏差および動作のドリフトを監視し、補整するであろう。一実施例において、バラクターが、動作変動（電源変動）と同じく、環境変動（温度、湿度など）に対して、選択された周波数を安定するバイアス電圧の動的調整は、マイクロコントローラ１０８からのエラー信号に基づく補正電圧を生成する、標準位相ロックループ（ＰＬＬ）回路１７２によって実施される。較正についてＢＩＴＥモジュール１０６により、可変動作条件について動的補償により実施される、クローズドループフィードバック制御方法が、以下にさらに詳細に説明される。
【００５７】
上記のように、一実施形態によると、本発明のＬＣタンク回路は、低ノイズ増幅器（ＬＮＡ）に接続されるであろう。低ノイズ増幅器は、トランシーバにおいて、受信信号のノイズに対する信号の比率を改善するために受信ＲＦ信号を増幅し、信号の処理を容易にするために、普通に用いられる。ＬＮＡを介する信号伝達を容易にするために、ＬＮＡが接続されている構成要素に対する、インピーダンス整合を提供することが重要である。一般的に５０オームのソースインピーダンスに対するインピーダンス整合は、統合された高性能のマルチバンドのＬＮＡに関してとりわけ重要であり、広い周波数帯域にわたって必要とされるであろう。
【００５８】
図１２を参照すると、ＲＦソース１９２を、ＬＣタンク回路１９０を用いるトランジスターベース回路の入力に整合させる、一実施形態の回路図が示される。ＭＯＳトランジスタＭ１およびＭ２は、ＲＦソース１９２がＬＣタンク回路１９０を用いてそれに整合されるところの、ＬＮＡ１１６の一部分を形成するであろう。図１２は、ＬＣタンク回路１９０がＭＯＳトランジスタＭ１のゲートへの入力の一部分であるところの、誘導的に変成したコモンソースカスケードＣＭＯＳ構成を示す。その他のＬＡＮ構成が用いられてもよく、本発明の本質は図１２に示される実施例に制限されないことが、理解されるべきである。ＬＣタンク回路１９０が１以上のボンドワイヤインダクタ、および図２から図５を参照して上記で説明された任意の要素を含むであろうことが、理解されるべきである。ポートＶｄｃ１およびＶｄｃ２は、それぞれトランジスタＭ１およびＭ２へＤＣバイアス電圧を提供する。抵抗Ｒｄは、トランジスタとドレイン電圧供給Ｖｄｄとの間に接続される電流制限抵抗であろう。
【００５９】
図１２に示される構成に関して、ＲＦソース（すなわち、ノード２７８において）で見られる入力インピーダンスは、
【００６０】
【数４】
2007522769.tif 000006
【００６１】
と表されることができ、式中、Ｚｉｎは入力インピーダンス、ＬＳはソース変成インダクタンス、ｇｍ１はトランジスタＭ１の相互コンダクタンス、Ｃｇｓ１はＭ１のトータルゲート−ソースキャパシタンス、ωは角周波数、ＸはＬＣタンク回路１９０により提供されるリアクタンスである。一実施例において、１８０ｎｍノードサイズＣＭＯＳプロセスに関して、ソース変成インダクタンスは約０．５ｎＨから１ｎＨであり、相互コンダクタンスは約３０ｍＳから１００ｍＳの範囲にあり、ゲート−ソースキャパシタンスは約０．７ｐＦから１．５ｐＦの範囲にあるであろう。これらの値は１８０ｎｍのノードサイズＣＭＯＳプロセスに関して一般的であろうが、同様の値がその他の技術ノードサイズに関して見られてよいことが、理解されるべきである。さらに、ＲＦソース１９２は一般的に５０オームのインピーダンスを有し、したがって、入力インピーダンスＺｉｎが約５０オーム
に接近するよう整合することが望ましいであろう。
【００６２】
一実施例において、５０オームのソースインピーダンスへの整合は、以下の条件が満たされると達成される：
【００６３】
【数５】
2007522769.tif 000007
【００６４】
および
【００６５】
【数６】
2007522769.tif 000008
【００６６】
すなわち、ボンドワイヤインダクタ構成を含む、ＬＣタンク回路のリアクタンスは、ターゲット周波数において、トランジスタ回路のリアクタンス（ソース変成インダクタンスとトータルゲート−ソースキャパシタンスとの直列結合）をほぼ相殺するよう制御されてよい。
【００６７】
発明の要素を含む、統合ＲＦＩＣについての共通の目的の周波数のいくつかの実施例は、デジタル増強型コードレス電話（ＤＥＣＴ）については１．９ＧＨｚ、Ｂｌｕｅｔｏｏｔｈ用途については２．４ＧＨｚを含むであろう。ＤＥＣＴの一実施例を考えれば、５０オームの入力インピーダンス整合は、リアクタンスがＸ＝１１２．６８オームになるよう制御することで、Ｌｓ＝０．５７ｎＨで、Ｃｇｓ１＝１．３３２ｐＦである、１．９ＧＨｚのＤＥＣＴ用途に提供されるであろう。他の実施例において、５０オームの入力インピーダンス整合は、ＬＣタンク回路のリアクタンスをＸ＝２０８．３オームに制御することで、Ｌｓ＝１．２ｎＨで、Ｃｇｓ１＝０．７０３ｐＦを有する、２．４ＧＨｚのＢｌｕｅｔｏｏｔｈ標準に提供されるであろう。同様に、ＧＳＭおよびＣＤＭＡなどのその他の標準への整合もまた、実施されることができる。
【００６８】
図５および図１１を参照して上記に説明されたように、ＬＣタンク回路のターゲットリアクタンス値は、ボンドワイヤ１５０をカスケードし、またキャパシタンス１５６、１５８および１８８を変更することで、実施されるであろう。また、図９を参照して上記に説明されたように、曲線１８４に示されるように、リアクタンスは周波数によって変化し、Ｘであるターゲットリアクタンスに届くよう、固定および可変キャパシタンスによって増加するであろう。
【００６９】
その他の実施形態によると、ボンドワイヤインダクタ構成を含むＬＣタンク回路は、差動ステージ低ノイズ増幅器に接続され、差動ＬＮＡの入力インピーダンスを、たとえば５０オームもしくは１００オームのＲＦソース（図１３のＲＦｉｎ＋とＲＦｉｎ‐）に整合させるべく用いられるであろう。図１３を参照すると、誘導直列フィードバック（Ｌ２、Ｌ３、Ｌ４およびＬ５によりもたらされる）を含み、ｐ型およびｎ型のＭＯＳトランジスタ１９４ａ、１９４ｂ、１９４ｃおよび１９４ｄを用いる、バランスＬＮＡの一実施例が示される。図１３に示されるように、電圧ＶＢＰおよびＶＢＮにより制御される電流源を有する差動バランス入力ステージが用いられるであろう。このような回路は、たとえば０．３５ｎｍのＣＭＯＳプロセスにおいて実装されるであろう。本発明の本質は、図１３に示される典型的なＬＮＡ構成に限定されるものではなく、その他のタイプのトランジスタ
および構成が用いられるであろうことが、理解されるべきである。さらに、その他のノードサイズのＣＭＯＳプロセスが用いられてもよい。
【００７０】
従来の統合差動ＬＮＡにおいて、インダクタＬ１からＬ６は、上述のようにいくつかの関連する不利点を有する、スパイラルインダクタとして実装されるであろう。本発明の一実施形態によると、任意のまたは全てのインダクタＬ１からＬ６は、上述のように、ボンドワイヤもしくはその他のタイプの伝送回線を用いて実装されるであろう。図１４を参照すると、図１３の回路のボンドワイヤインダクタ構成の一実施例が示される。インダクタＬ１からＬ６のそれぞれは、上述のように、各端でボンディングパッド１５２に接続された１以上のボンドワイヤを含むであろう。キャパシタ１９６は、ボンディングパッドによって提供されるキャパシタンスを表す。一実施例において、リードフレーム上のボンディングパッド１５２同士を接続するショート１９９は、固定もしくは可変キャパシタによって取って代わられるであろう。さらに、チップ側において、ボンドワイヤへの接続はまた、固定もしくは可変（もしくは両方）のキャパシタを含むかもしれない。これらのキャパシタは、上述のように、特定の動作周波数もしくは動作周波数帯域において全体的な回路性能を最適化するべく特定のリアクタンス値を達成するために、および／もしくは、差動増幅器とＲＧ入力ポートの間における入力インピーダンス整合を提供するために用いられるであろう。
【００７１】
ここに述べられる、プログラム可能なＬＣタンク回路の多様な実施形態は、これらの構成要素のプログラム可能な同調を達成し、全体的なＲＦＩＣを所望の動作周波数帯域に同調するために、図１の構成可能なＲＦＩＣの多様なＲＦ構成要素に接続することができることが、理解されるべきである。
【００７２】
ふたたび図１を参照すると、少なくとも一実施形態によると、統合トランシーバチップは、ＲＦＩＣにおける多様な構成要素が用いる、１以上の基準周波数を発生させるよう構成された、周波数合成器１０４を含むであろう。より具体的には、一実施形態によると、マルチバンドでマルチスタンダードのトランシーバの動作を可能にするべく、広範囲の安定した周波数を生成するであろう、プログラム可能な周波数合成器が提供されるであろう。一実施形態によると、以下に詳細に説明されるように、周波数合成器は、プログラム可能な分配器と結合してトランシーバの局部発振信号を生成する狭帯域ＶＣＯを含む、広帯域の局部発振器構成を用いる。マルチバンドでマルチスタンダードのトランシーバには、広範囲の安定した局部発振周波数が望ましい。しかし、多数のＶＣＯおよび／もしくは基準信号ソース（たとえば、基準水晶）を有することは、大きなチップ表面領域を必要とし、サイズの増大と増加する部品数のために、トランシーバのコストが増大する。したがって、ＲＦＩＣの高度な統合および高性能を得るために、ＶＣＯおよび基準ソースの数を最小化することが望ましいであろう。
【００７３】
図１５を参照すると、本発明の態様による、周波数合成器１０４の一実施形態のブロック図が示される。周波数合成器１０４は、広帯域のプログラム可能な局部発振器（ＬＯ）構成を実装し、また、多数の安定した基準周波数を生成するにあたり柔軟性を提供するべくフォワードループパス２０２内に単一もしくは複数のデジタル帯域切り替え分配器を組み込む、修正された直接デジタル合成位相ロックループ（ＰＬＬ）に基づく。図１５に示されるように、周波数合成器１０４は、上述のように、プログラム可能なＬＣ回路２００に接続される、電圧制御発振器（ＶＣＯ）１９８を含むであろう。プログラム可能なＬＣタンク回路２００は、上述のように、ＬＣタンク回路の共振周波数帯域選択を可能にし、ＶＣＯ１９８の同調範囲を制御するのに用いることができる。一実施例において、ＶＣＯは、たとえば約１ＧＨｚから３ＧＨｚの間の幅で設定されることができる中心周波数に関して、最大±２０％の同調範囲を有するであろう。基準周波数ソース２０４は、合成器ループに、位相検知器２２８およびループフィルタ２３０を経由して、基準周波数ｆｒｅｆ
を提供する。プログラム可能な周波数合成器は、それぞれ以下により具体的に説明される、フォワードループ２０２内のプログラム可能なＮ分周回路２３２およびミキサ２３４、上部もしくは下部の側波帯選択フィルタ２３６、フィードバックループ内のＭ分周回路２３８をさらに含むであろう。一実施形態において、狭帯域信号ｆＶＣＯ（ＬＣタンク回路と組み合わせてＶＣＯにより提供される）が、単一側波帯もしくは二重側波帯の変調器２３４において、自身のＮ分周バージョンと混合されるであろう。この混合の結果は、ＶＣＯ周波数ｆＶＣＯの両側で局部発振信号を提供するであろう、上部側波帯および下部側波帯を生じる。これらの側波帯のそれぞれは、ＶＣＯ信号と同じ比率の帯域幅を有し、したがって、ＶＣＯ帯域幅と分周率の両方の関数である広範囲の周波数範囲を提供するであろう。
【００７４】
一実施形態によると、基準周波数信号ソース２０４は、水晶ソースからその基準周波数を導き、基準周波数を生成する、直接デジタル合成器（ＤＤＳ）を含むであろう。たとえば、複数の標準トランシーバに関して、いくつかの望ましい基準周波数は、１３ＭＨｚ、２６ＭＨｚ、１９．２ＭＨｚ、１９．６ＭＨｚ、２０ＭＨｚ、２２ＭＨｚ、４０ＭＨｚ、４４ＭＨｚを含むであろう。もちろん、その他の多くの基準周波数値もまた生成されてよく、本発明は上に与えられた実施例に限定されるものではないことが、理解されるべきである。本発明の態様による、基準周波数ソース２０４の一実施形態が、図１６に（ブロック図で）示される。数的に制御される水晶発振器２０６は、直接デジタル合成器（ＤＤＳ）回路２１０に供給される、ライン２０８上の出力信号を生成する。水晶発振器２０６は、発振器２１４に取り付けられ、１以上の可変キャパシタ２１６を経由して制御される水晶２１２を含むであろう。ＤＤＳ回路２１０は、ライン２０８上の水晶発振器２０６からの信号を受信する。ＤＤＳ回路２１０はまた、たとえばＲＦＩＣマイクロコントローラ（図１を参照）からのデジタルプログラミング信号も受信する。プログラミング信号はＤＤＳ回路に、生成されるべき基準周波数の所望の周波数値を指示するであろう。プログラミング信号２１８に基づいて、ＤＤＳ回路は（ライン２０８上の信号から）、デジタル基準周波数信号を作り出す。ＤＤＳはまた、ライン２２０上のサンプルアナログキャリアを作り出す、デジタル−アナログ変換器（ＤＡＣ、図示されない）も含む。一実施例において、ＤＡＣは、クロック信号２２２から確定された基準クロック周波数においてサンプリングされる。したがって、ローパスフィルタ（ＬＰＦ）２２４が、必要であれば、エイリアシングを排除するのに用いられるであろう。生成された基準周波数ｆｒｅｆは、ライン２２６上で作られる。一実施例において、ＤＤＳ回路は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）において実装されることができる。
【００７５】
一実施形態によると、複数の局部発振信号を生成するのに順に用いられるであろう、複数の基準周波数は、固定出力周波数値を有し、したがって良好な安定性能を有する単一の水晶２１２を用いて生成されるであろう。本発明の周波数合成器構成は、上述の基準周波数ソースを用いて複数の基準周波数を作る。各基準信号は、オリジナルの水晶信号の安定性を保持し、このことはトランシーバの用途に大変望ましいであろう。
【００７６】
ふたたび図１５を参照すると、ＬＣタンク回路２００によって同調されたＶＣＯ１９８は、示されるように周波数ｆＶＣＯを有する信号を作り出す。周波数ｆＶＣＯは、Ｎ分周回路２３２およびミキサ２３４によって修正され、ｆＶＣＯ＋ｆＶＣＯ／Ｎ（上側側波帯）およびｆＶＣＯ−ｆＶＣＯ／Ｎ（下側側波帯）の周波数帯が生成される。それに続く側波帯選択フィルタ２３６は、ｆｏｕｔになる、帯域の１つを選択するであろう。側波帯選択フィルタは、局部発振器がオリジナルのＶＣＯ周波数から大幅に離れた周波数範囲を有することを可能にするため、側波帯選択フィルタは、周波数合成器によって提供される局部発振器の周波数範囲を著しく拡げるであろう。生成された周波数の安定性は、出力信号ｆｏｕｔを、Ｍ分周回路２３８を介して位相検知器２２８にフィードバックすることにより保持されるであろう。位相検知器は、選択された側波帯信号（（ｆＶＣＯ±ｆＶＣＯ／
Ｎ）／Ｍ）を、基準周波数ソース２０４により生成された基準周波数信号と比較し、ＶＣＯ１９８に加えられるより前にローパスフィルタ２３０を介して調整されるであろう、ライン２４０上のループ信号を生成するであろう。このようにして、ＶＣＯは所望の信号周波数を正確に保持するために調整されるであろう。一実施例において、位相検知器２２８は標準の電荷ポンプ回路として実装されるであろう。
【００７７】
一実施形態によると、プログラム可能なＮ分周回路（Ｎはプログラム可能である高スピードのフィードフォワード分周率）は、単一の分配器もしくは分配器の組み合わせとして実装されるであろう。さらに、プログラム可能なＮ分周回路２３２は、単一の出力ＶＣＯもしくは直交出力ＶＣＯ（ＱＶＣＯ）と連動して実装されるであろう。
【００７８】
図１７を参照すると、Ｎ分周回路を含むフォワードループ２０２の一部分の一実施形態が示される。図示された実施例において、生成された周波数ｆＶＣＯは、固定２分周回路２４４およびプログラム可能なＮ分周回路２３２の分路構成が続く、標準のバッファ２４２に供給される。Ｎの値は整数もしくは非整数であり、たとえばＲＦＩＣマイクロコントローラ（図１参照）からの、制御信号によって確定されるであろう。固定２分周回路２４４の出力信号は、“同相”信号である周波数構成要素Ｉ１と、直交信号でありＩ１と位相が９０°ずれるＱ１である。プログラム可能なＮ分周回路２３２の出力は同様に、同相構成要素信号Ｉ２および直交構成要素信号Ｑ２を含む。これらの４つの信号は、側波帯選択フィルタ２３６（図１５を参照）の一部分を形成するであろう、下部側波帯選択回路および上部側波帯選択回路２４８に供給されるであろう。下部側波帯選択回路の出力は、下部側波帯（ＬＳＢ）周波数を含み、上部側波帯選択回路２４８の出力は、上部側波帯（ＵＳＢ）周波数を含む。図１７に示されるように、ＵＳＢおよびＬＳＢ周波数は、ライン２５２上のデジタル制御信号の設定に依存して、ＵＳＢもしくはＬＳＢ周波数信号のどちらかの選択を可能にするよう構成されるであろう、マルチプレクサ２５０に供給されるであろう。たとえば、デジタル制御信号を“０”に設定することは、ＬＳＢ信号を選択し、一方デジタル制御信号を“１”に設定することは、ＵＳＢ信号を選択し、逆もまた同じである。マルチプレクサはまた、側波帯選択フィルタ２３６の一部分を形成するであろう
その他の実施形態によると、ＶＣＯは、図１８に示されるように、直交ＶＣＯ２５４であろう。直交ＶＣＯ２５４は、同相信号Ｉ１（たとえば、余弦信号ｃｏｓ（ω１ｔ）、ここでω１は入力周波数ｆＶＣＯの角周波数）、および直交信号Ｑ１（たとえば、正弦信号ｓｉｎ（ω１ｔ））を生成するであろう。下側側波帯選択回路および上側側波帯選択回路の回路実装の一実施例は、図１９ａおよび図１９ｂにそれぞれ示される。両回路は同じ機能ブロック、すなわち第１のミキサ２５６、第２のミキサ２５８および加算器２６０を含む。下部側波帯選択回路に関して、信号Ｉ１およびＩ２は、第１のミキサ２５６に加えられ、信号Ｑ１およびＱ２は、第２のミキサ２５８に加えられ、一方、上部側波帯選択回路に関して、信号Ｉ１およびＱ２は、第１のミキサに加えられ、信号Ｑ１およびＩ２は、第２のミキサ２５８に加えられる。
【００７９】
側波帯選択回路の動作の典型的な説明に関して、信号は以下のように仮定されることができる：Ｉ１＝ｃｏｓ（ω１ｔ）、Ｉ２＝ｃｏｓ（ω２ｔ）、Ｑ１＝ｓｉｎ（ω１ｔ）、Ｑ２＝ｓｉｎ（ω２ｔ）。そして、図１９ａの回路構成から、下側側波帯出力は：
【００８０】
【数７】
2007522769.tif 000009
【００８１】
同様に、図１９ｂの回路構成から、上側側波帯出力は：
【００８２】
【数８】
2007522769.tif 000010
【００８３】
したがって、ＵＳＢおよびＬＳＢのうち１つを選択することにより、ω１およびω２に依存して、オリジナルのＶＣＯ周波数から周波数において近いか、周波数において大幅に遠いかであろう、局部発振信号が提供される。したがって、側波帯選択フィルタは、広帯域の局部発振器の場合には、局部発振周波数範囲において大きな柔軟性を提供するであろう。したがって、本発明の態様による周波数合成器は、比較的狭帯域の水晶基準周波数から、非常に広帯域の局部発振信号を生成することを可能にする。多くのトランシーバの用途は、ノイズとロスを最小化し、性能を強化するために、低中間周波数（ｌｏｗ−ＩＦ）もしくは、ベースバンド（ｚｅｒｏ−ＩＦ）構成への直接変換を必要とする。これらのタイプの用途に関して、基本のＶＣＯ周波数から遠く、これに関係しない（すなわち、その直接の倍数でない）、局部発振出力周波数を有することが望ましいであろう。この構成は、分周率および側波帯選択フィルタをプログラムしてＶＣＯ信号から周波数において遠く、ＶＣＯ中心周波数の整数倍でない局部発振信号を作ることにより、本発明の周波数合成器を用いて容易に実装される。
【００８４】
一実施形態によると、フォワードループ２０２内のＮ分周回路２３２およびミキサ２３４は、図２０に示されるように、カスケードされて２以上の分配器およびミキサ構造を含むであろう。第１のステージ２６２（Ｎ分周回路２３２およびミキサ２３４を含む）は、第２のステージ２６４（同じくＮ分周回路２３２とミキサ２３４を含む）とカスケードされ、帯域切り替え器２６６によって分離されるであろう。同様に、任意の所望の分周率を達成するべく、さらなるステージがカスケードされるであろう。第２およびそれに続くステージが、同じ分周率もしくは異なる分周率を有するであろう。帯域切り替え器２６６は、次のステージに加えられる１以上の周波数を選択するのに用いられるであろう。
【００８５】
ふたたび図１５を参照すると、位相ロックループのフィードバックループは、技術的に既知であるように、Ｍ分周回路２３８を含むであろう。Ｍは固定の、もしくはプログラム可能な分周率であろう。プログラム可能である場合、Ｍの値は、たとえばＲＦＩＣマイクロコントローラ１０８（図１参照）からの制御信号により設定されるであろう。Ｍ分周回路２３８は、技術的に既知であるように、デジタルにプログラム可能なマルチステージノイズ成形（ＭＡＳＨ）デルタ−シグマ変調器を含む、多数の標準分周回路に基づいて実装されるであろう。分周器のタイプを選択するにあたり考慮されるであろう要因は、分周器の設定時間であろう。たとえば、周波数範囲が８８０ＭＨｚから９１５ＭＨｚの間で、２００ｋＨｚのチャネル間隔に基づくＧＳＭ−９００規格に関して、設定時間はおよそ１０μｓであろう。
【００８６】
広帯域のプログラム可能なＬＯ構成の多様な実施形態によって達成されるであろう、いくつかの典型的な同調範囲が、説明および実施例を提供するべく説明されるであろう。しかし、発明の本質はここに説明される特定の実施例に限定されず、所望の周波数範囲にわたって同調されるであろう、プログラム可能なＬＯに広く適用されるということが理解されるべきである。以下の表１は、２ＧＨｚの中心周波数および±１５％の同調範囲を有するＶＣＯで可能な、中心周波数（ｆｃｅｎｔｅｒ）、下限周波数（ｆｌｏｗ）、および上限周波数（ｆｈｉｇｈ）の実施例を示す。中心周波数は任意であり、本発明の、広帯域のプログラム可能なＬＯ構成の同調比率（ｆｈｉｇｈ／ｆｌｏｗ）を説明する働きをするのみだけであることが理解されるべきである。任意の中心周波数が、たとえばＬＯが用いられるところの用途に基づいて、選ばれ、選択されるであろう。異なる周波数範囲が、ＶＣＯ中心周波数を拡大縮小することで、容易に達成されることができる。異なる中心周波数について、同調比率は同じままである。Ｎは、Ｎ分周回路（図１５参照）の分周値である
。Ｎの値を変更することで、ＶＣＯ中心周波数は、示されるように拡大縮小される。
【００８７】
【表１】
2007522769.tif 000011
【００８８】
図２１を参照すると、表１から取られたＮの値の関数として、周波数同調範囲のグラフが示される。線２６８ａ、２６８ｂ、２６８ｃおよび２６８ｄは、１から８であるＮのそれぞれの値についての上部側波帯周波数範囲を表し、線２７０ａ、２７０ｂ、２７０ｃおよび２７０ｄは、１から８であるＮのそれぞれの値についての下部側波帯周波数範囲を表す。表１および図２１からわかるように、最低の２つの周波数範囲（線２７０ａおよび２７０ｂで表される）を除く全ての周波数範囲は重なり、したがって約６３７．５ＭＨｚから約２．３ＧＨｚの連続的な周波数範囲が得られ、他の不連続の周波数範囲が提供されることができる。図２１は、本発明の広帯域のプログラム可能なＬＯ構成が、発振器に、１４６８．７５ＭＨｚの中心周波数で±５７％の同調範囲の同等物を提供することを示す。すなわち、本発明の周波数合成器は、オリジナルのＶＣＯのそれと比較して大幅に増大した周波数同調帯域を提供する（ＶＣＯの１５％に対して全体で５７％）。本発明の周波数合成器は、同じ同調感度を維持しつつ（図２１に示されるように、同調は実際に、合成の広帯域を提供するべくカスケードされたそれぞれの狭帯域内でおこるため）、周波数でほぼ２オクターブをカバーするであろう、広帯域のプログラム可能なＬＯを提供し、それにより良好な位相ノイズを維持するであろう。
【００８９】
以下の表２は、２ＧＨｚで±２０％の同調範囲の中心周波数を有するＶＣＯで可能な、中心周波数、下限周波数および上限周波数の実施例である。ＶＣＯの同調範囲は、上述のように、共振ＬＣタンク回路を用いて調整できるであろう（たとえば、１５％から２０％に）。ふたたび、Ｎは、図１５のＮ分周回路に関する分周値である。
【００９０】
【表２】
2007522769.tif 000012
【００９１】
図２２は、図２１と同じく、表２の周波数帯域を、Ｎの関数として示す。線２７２ａ、２７２ｂ、２７２ｃ、２７２ｄは、Ｎの１である８のそれぞれの値に対応する上部側波帯周波数範囲を表し、線２７４ａ、２７４ｂ、２７４ｃ、２７４ｄは、Ｎの１から８であるそれぞれの値に対応する下部側波帯周波数範囲を表す。示されるように、ＬＣタンク回路で、ＶＣＯ同調範囲を２０％にまで増加させることで、４００ＭＨｚから２．４ＧＨｚまでのＬＯ周波数の連続性が得られる。
【００９２】
これらの実施例は、ここで説明される周波数合成器構成が、大変広い周波数範囲にわたって同調可能な、広帯域のプログラム可能な局部発振器を製造できることを示す。このことは、ＬＯの同調範囲がいくつかの周波数帯域をカバーするのに充分なだけ広いため、複数の帯域、複数の標準トランシーバに対して単一のＬＯを用いることを可能にする。連続的な広い周波数範囲がいくつかのプログラム可能な狭い範囲のカスケードにより提供されるため、同調感度および位相ノイズの性能は、狭帯域局部発振器に匹敵するレベルに維持される。狭帯域の任意の１つにおける同調は、Ｎの値を設定することにより選択されるであろう。さらに、上述のように、ＶＣＯ中心周波数および同調は、ＬＣタンク回路を用いることにより調整されるであろう。このことは、得られる局部発振周波数におけるさらなる柔軟性を提供する。
【００９３】
図３０を参照すると、差動ＶＣＯ回路に配備されるＬＣタンク回路２００の一実施形態の回路図が示される。示される実施例において、差動ＶＣＯは、２つのバラクターダイオード３３４ａ、３３４ｂおよび２つのＬＣ共振回路２００に接続された、一対の交差接続されたＭＯＳトランジスタ３３２ａ、３３２ｂを含む。ループフィルタ２３０（図１５参照）からの信号が、２つのバラクターダイオード３３４ａ、３３４ｂ間の入力ポート３３６で受信される。トランジスタ３３８ａおよび３３８ｂは、ＶＣＯのバイアス電流を設定する、電流ミラーとして構成される。レジスタ３４０ａおよび３４０ｂを越えて電圧が降下すると、出力信号ｆＶＣＯ（図１５参照）が、差動出力ＶＣＯ＋およびＶＣＯ−において得られ、トランジスタ３４２ａおよび３４２ｂは出力においてバッファとして機能する。図１５に示されるように、周波数ｆＶＣＯにおける差動電圧信号は、Ｎ分周回路２３２への入力である。
【００９４】
一実施形態によると、ＶＣＯ回路１９８の同調は、バラクターダイオード３３４ａ、３３４ｂを用いて、入力ポート３３６においてループフィルタから供給される制御電圧を経由して、達成される。一実施例において、Ｖｄｄ＝１．８ボルト（Ｖ）について、同調電圧が約０．５Ｖに到達すると、バラクターダイオード３３４ａ、３３４ｂはフォワードにバイアスされ始めるであろう。しかし、ＭＯＳトランジスタ３３２ａ、３３２ｂのオーバードライブ電圧が約０．５Ｖであると仮定すると、Ｖｄｄとバラクターダイオードのアノード（３４４ａ、３４４ｂ）との間で少なくとも０．５Ｖの電圧降下がある。したがって、アノードにおけるＤＣ電圧は、約１．３Ｖ（Ｖｄｄ＝１．８Ｖであると仮定して）である。結果として、ループフィルタ２３０により、入力ポート３３６において提供される同調電圧は、バラクターダイオード３３２ａ、３３２ｂをフォワードにバイアスすることなく（アノード電圧は１．３Ｖでダイオード閾値は０．５Ｖであるため）、０ＶからＶｄｄ（たとえば、１．８Ｖ）まで変動するであろう。したがって、同調電圧を変更することは、ＶＣＯゲインを増大させず、バラクターダイオードはフォワードにバイアスされることがないため、ＶＣＯは、位相ノイズ性能の低下により損なわれることがない。
【００９５】
一実施形態において、ＶＣＯ同調範囲は、バラクターダイオード３３２ａ、３３２ｂのキャパシタンスをループフィルタ２３０からの信号によって変化させることと、ＬＣタンク回路のキャパシタンスを変化させることとの組み合わせにより制御される。上述のように、バラクターダイオード３３２ａ、３３２ｂのキャパシタンスを同調させることは、帯域内の良好な周波数同調を提供する。コースチューニングは、上述のように、ＬＣ共振回
路２００のキャパシタバンクのスイッチを入れて切ることでなされる。したがって、ＬＣタンク回路２００の適切な設定により、ＶＣＯは約２０％までの、大変広い同調範囲を有することができる。
【００９６】
上述のように、図１のＲＦＩＣは、アナログ受信器チェーンにおけるゲイン、ダイナミックレンジ、および選択性などの性能パラメータの設定、監視、および修正を可能にする、内蔵試験評価（ＢＩＴＥ）デジタル分析および較正モジュール１０６を含むであろう。一実施形態によると、ＢＩＴＥモジュールは、受信器チェーンおよび／または送信器チェーンの監視および較正のため、トランシーバチップに埋め込まれることができる統合システムコンポーネントであろう。図１に示されるように、ＲＦトランシーバのアナログフロントエンドは、たとえば低ノイズ増幅器１１６、ミキサ２８０、帯域パスフィルタ２８２、ベースバンド増幅器２８４、アナログ−デジタル変換器１２０を含む、正確に同調され最適化された多数の機能ブロックを含むであろう。これらもしくは同様のアナログビルディングブロックは、ヘテロダイン、低ＩＦおよび０ＩＦ受信器を含むほとんどの受信器構成において、一般的に見られるであろう。アナログ受信器チェーンが、異なる帯域の動作周波数、チャネル間隔、感度、ダイナミックレンジなどを必要とする異なる設定（たとえば、異なる携帯電話規格）で動作することを可能にするべく１つの動作構成から他に切り替える時、受信器および／または送信器チェーンの性能特性が、新しい遠隔通信規格に適合するかどうかを監視することが重要であろう。ずれが検知された場合、受信器チェーンのパラメータを調整し、システムを所望の性能要件に適合させることもまた重要である。さらに、一旦特定の設定（たとえば、ＧＳＭ携帯電話規格）がユーザによって選択されると、たとえば、一定の時間間隔で受信器チェーンのパラメータを監視し、所望の性能からのずれを検知し、もしそのようなずれが検知された場合、それらを修正することが望ましいであろう。性能パラメータを監視し、トランシーバの動作中に、すなわち統合（内蔵）監視および較正システムを経由して、調整できることはとりわけ有利であろう。
【００９７】
図２３を参照すると、本発明の態様による、内蔵試験評価（ＢＩＴＥ）モジュール１０６を含み、受信器チェーンの機能性の監視および調整をする、トランシーバの受信器チェーンの一実施形態のブロック図が示される。ＢＩＴＥモジュールは、以下に説明されるように、受信器チェーンにおけるゲイン、ダイナミックレンジ、選択性などのパラメータを監視し、調整するであろう。説明された実施例において、受信器チェーンは、ＲＦ入力２８８、低ノイズ増幅器１１６、ミキサ２８０、帯域パスフィルタ２８２、ベースバンド増幅器２８４、アナログ−デジタル変換器（ＡＤＣ）１２０を含む。これらの構成要素のそれぞれは、プログラミングバス１１０を経由して受信されるであろう、デジタルコマンドを経由してプログラム可能であろう。これらのデジタルコマンドは、以下により詳細に説明されるように、たとえば、プログラム可能な帯域パスフィルタ２８２の中心周波数およびフィルタの次数、ＡＤＣ１２０のビットの有効数などの構成要素の動作パラメータ、およびその他のパラメータを特定するであろう。各構成要素は、デジタルコマンドがロードされ、動作パラメータを設定するであろう、デジタルレジスタを含むであろう。ＢＩＴＥモジュール１０６は、一対のコンプリメンタリ、低挿入損失スイッチ２９０ａおよび２９０ｂにより、受信器チェーンにスイッチを入れられ、切られてよい。受信器チェーンの通常動作の間、ＲＦ信号はＲＦ入力２８８において受信され、受信器チェーンを通って処理され、ライン２９６上にデジタル出力を提供する。ＢＩＴＥモジュールが動作可能である場合、スイッチ２９０ａ、２９０ｂは受信器チェーンをＲＦ入力２８８およびデジタル出力ノード２９６から切断し、代わりに受信器チェーンをＢＩＴＥモジュール１０６に接続する。
【００９８】
一実施形態によると、受信器チェーンの試験、監視、較正のために、トリガ信号が、デジタルプログラミングバス１１０を越えて、たとえば、マイクロコントローラ１０８（図１参照）から、ＢＩＴＥモジュール１０６に送信され、ＢＩＴＥモジュールを起動するで
あろう。たとえば、ＢＩＴＥモジュールチェーンは、マイクロコントローラが、アナログ受信器チェーンを監視するようコマンドを出した時、動作を始めてよい。代替的には、マイクロコントローラは、コマンドをシステムに送信し、たとえばＧＳＭからＣＤＭＡへ、異なる規格に切り換えてよい。この場合、マイクロコントローラは受信器を、選択された遠隔通信規格に準拠した、特定の中心周波数、ゲイン設定、帯域幅、線形性に同調させるコマンドを出すであろう。結果的に、ＢＩＴＥモジュールは、起動され、トランシーバの受信器チェーンと送信器チェーンのどちらかもしくは両方の構成要素の１以上の性能をチェックし、トランシーバが新しい規格の性能要件にしたがって動作していることを確認する。以下にさらに詳しく説明されるように、上述の両方の実施例において、ＢＩＴＥモジュールは、マイクロコントローラから、その内容が、ＧＳＭ、ＥＤＧＥ−ＧＳＭ、ＣＤＭＡなどの特定の規格を設定する情報を含む、特定のデータワードを受信する。ＢＩＴＥモジュールを起動することに加え、マイクロコントローラは、スイッチ２９０ａに信号を送信し、ＲＦ入力２８８を受信器チェーンから一時的に切断し、代わりにライン２９２上の試験入力信号が受信器チェーンに入力されることを可能にするであろう。同時に（もしくはほぼ同時に）、マイクロコントローラは、信号をスイッチ２９０ｂに送信し、デジタル出力ノード２９６を次のデジタルベースバンドプロセッサインタフェース（たとえば、デジタルベースバンドプロセッサ１２４およびデジタルインターフェース１１２−図１参照）から一時的に切断し、代わりにデジタル出力を、ライン２９８を経由してＢＩＴＥモジュール１０６に接続するであろう。
【００９９】
図２４を参照すると、本発明の態様による、内蔵試験評価（ＢＩＴＥ）モジュールの一実施形態が示される。ＢＩＴＥモジュール１０６は、離散型フーリエ変換（ＤＦＴ）モジュール３００、データテーブルルックアップモジュール３０２、比較器３０４、マクロモデル３０６、直列−並列変換モジュール３０８、および任意で、ライン２９２に加えられる試験入力信号を生成する送信器チェーン３１０を含むであろう。試験信号は別の送信器３１０により生成されてもよく、トランシーバ構成の（図１参照）送信器部分から得られてもよいことが理解されるべきである。ＢＩＴＥモジュール１０６は、デジタルバス１１４（図１参照）を経由して、マイクロコントローラ１０８に接続されるであろう。一実施形態において、ＢＩＴＥモジュール１０６は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）ロジックにおいて可能であるような、配線で接続された埋め込みロジックとともに、もしくはセルベースの特定用途向け集積回路（ＡＳＩＣ）超小型デザインの一部として、実施されるであろう。
【０１００】
一実施形態によると、ＢＩＴＥモジュール１０６の目的は、アナログ受信器チェーンを試験するのに用いることができる、適切な試験信号を生成することである。これらの試験信号は、特定の設定、たとえば、ＧＳＭ、ＥＤＧＥ−ＧＳＭ、ＣＤＭＡなどの携帯電話の規格に依存し、選択された設定の性能準拠を達成するのに必要とされる、受信器チェーンの中の個々の機能ブロックの特定のパラメータ設定（たとえば、ＬＮＡ、帯域パスフィルタなど）に基づく。試験されるであろう、受信器チェーンブロックの中のパラメータのいくつかの実施例は、所望の電力レベルおよびゲインを設定するバイアス電圧もしくは電流、特定の動作周波数帯域の構成要素間の適切な入力／出力インピーダンス整合を維持するための入力および出力整合ネットワークのインピーダンス、動作周波数を変更するための能動素子の素子サイズ、線形性を特定するための３次入力インターセプトポイント（ＩＩＰ３ｓ）を含む。
【０１０１】
図２８は、選択された動作規格に切り換えられた時、たとえばＬＮＡ１１６などの受信器構成要素を試験するためにＢＩＴＥモジュールが実施してよいステップを含む、トランシーバが通過するであろう、処理ステップの一実施例を示すフロー図である。トランシーバの受信器チェーンおよび／もしくは送信器チェーンの任意のプログラム可能な構成要素を試験および／または監視するのに、ＢＩＴＥモジュールが用いられるであろうことが理
解されるべきである。簡潔さのため、以下の説明は主に、受信器チェーンの構成要素の試験について言及するであろう。しかし、本発明の本質および説明される処理ステップは、送信器チェーンの構成要素にも当てはまることが、理解されるべきである。
【０１０２】
第１ステップ３２０において、トランシーバは初期化モードに入るであろう。初期化モードの目的は、選択された受信器設定（たとえば、ＣＤＭＡモード、ＧＳＭモードなど）での動作のために所望される受信器チェーンの状態について、受信器チェーンを、最良のイニシャル“ゲス”（たとえば、工場較正に基づく）を表す状態に構成もしくはプログラムすることである。たとえば、図１を参照すると、プログラム可能なトランシーバ１０１は、コマンドを、外部ホストコントローラ（図示されない）から、インターフェース１１２を介して、アナログ受信器チェーンを選択された動作モードに構成もしくは再構成するべく、受信するであろう。それに応じて、統合マイクロコントローラは（メモリ１２６から）、選択されたモードに関連するデジタルレジスタ値をロードし、それらを、トランシーバの構成要素に送信されるようにプログラミングバス１１０上に記録するであろう。一実施形態において、マイクロコントローラは、レジスタ値を直接、受信器チェーンの構成要素に特定するデジタルワードをロードするであろう。他の実施形態において、ＢＩＴＥモジュール１０６が一旦アナログチェーンに接続されると、ＢＩＴＥモジュールは、その内容がデジタルプログラミングバス１１０を経由して、たとえば低ノイズ増幅器１１６、ミキサ２８０、帯域パスフィルタ２８２、ベースバンド増幅器２８４、ＡＤＣ１２０などの各アナログブロックに伝えられる、デジタルレジスタをロードする。デジタルワードは、それが適用される、受信器チェーン内の各アナログブロックの動作特性を特定するであろう、制御信号として機能する。たとえば、デジタルワードは、帯域パスフィルタの中心周波数、増幅器のゲインなどを特定するであろう。デジタルワードは、受信器チェーン内の個々のブロックが、遠隔通信規格の特定の機能を実施するように設定されることを可能にする。一実施例において、デジタルワードの内容は、マイクロコントローラ１０８もしくはベースバンドプロセッサ１２４によって特定されるであろう。一実施形態において、メモリ１２６は、１以上の遠隔通信規格の動作パラメータを特定する１以上のデジタルワードを格納するであろう。マイクロコントローラは、メモリにアクセスし、適切なデジタルワードを回収し、それをＢＩＴＥモジュールに提供するであろう。
【０１０３】
図２３に示されるように、ＢＩＴＥモジュール１０６はまた、たとえば図１５−１８に示される周波数ｆＯＵＴを有する調和出力信号を提供する、周波数合成器１０４（図１参照）の一部を形成する、デジタルにプログラム可能な発振器３１４に接続されるであろう。一実施形態によると、上述のように、デジタルワードにより特定されるレジスタ値のイニシャル設定から、周波数合成器１０４は所望の周波数帯域にプログラムされ、基準周波数信号ｆｒｅｆを生成するであろう。受信器ＶＣＯ１９８（図１５参照）はそこで、図１５および１６を参照して説明される、位相ロックループ動作に関連する負のフィードバックの使用を介して、基準周波数信号ｆｒｅｆ（ライン２２６上、図１５参照）に位相ロックされる。この処理の結果は、図２３に示される、ライン３１６上のミキサ２８０に供給されるであろう、正確で所望の局部振動周波数ｆｏｕｔの生成である。
【０１０４】
選択された動作設定について局部発振周波数を設定することに加えて、トランシーバのその他の構成要素のいくつかのパラメータもまたプログラムされるであろう。たとえば、デジタルレジスタ値は、フィルタの次数、フィルタのタイプ（たとえば、ハイパス、ローパス、帯域パス）、フィルタの形状（たとえば、バターワース、チェビシェフなど）、および中心周波数などの、プログラム可能な帯域パスフィルタ２８２（図２３参照）の制御パラメータに伝えられるであろう（プログラミングバスを経由して）。初期化の間、プログラム可能な帯域パスフィルタ２８２のデジタルレジスタに、所望の動作モードに関連する値がロードされる。これらの初期設定から、中心周波数およびフィルタの次数値は、負のクローズドフィードバックループで調整されるであろう。たとえば、中心周波数は精密
マスタークロック１３０（図１参照）に依存し、フィルタの次数値はマスターインピーダンス１２８に依存するであろう。この処理の結果は、フィルタ周波数の正確な中心化および、フィルタの次数の正確な制御である。さらに、アナログ−デジタル変換器１２０もまたプログラム可能であり、レジスタ値は、サンプリングレート（Ｆｓ）およびビットの有効数（ＥＮＯＢ）を制御するように設定され、所望の動作モードで必要とされる値を反映するであろう。たとえばバイアス電流、入力整合回路および負荷インピーダンスなどの、局部の負のフィードバックループによって調整されない、受信器内の任意のプログラミングレジスタが、所望の動作モードに関して、メモリに格納された初期値に設定されてよいことが理解されるべきである。
【０１０５】
再び図２８を参照すると、第２のステップ３２２において、トランシーバは、ＢＩＴＥモジュール１０６が起動されるであろう、試験モードに入るであろう。試験モードの目的は、たとえば受信器チェーンの性能の実際のレベルを決定する試験を容易にするべく、試験信号を合成することである。一実施形態において、ＢＩＴＥモジュール１０６は、受信器チェーンの試験を、試験入力信号をライン２９２上のアナログ受信器チェーンの入力に加えることで初期化する。ミキサ２８０は、ライン３１６上の信号と試験入力信号を混合し、試験信号の周波数成分を、上部および下部側波帯を有するベースバンド周波数に変換する。帯域パスフィルタ２８２はそこで、周波数の特定の範囲を選択し、ＢＩＴＥモジュール１０６により帯域パスフィルタに供給された、デジタルワードの内容に基づき、たとえばリップルおよび／もしくはスキューなどの特性を移動するであろう。ＡＤＣ１２０によりデジタル化された、アナログ受信器チェーンの対応する出力は、処理のため、ライン２９８上のＢＩＴＥモジュールに加えられる。試験入力信号が、アナログチェーン（ゲイン、周波数、線形性など）の多様な性能特性が試験されるように、特定の特性（たとえば、周波数、振幅など）と共に生成されるであろう。一実施形態において、デジタルフィルタ（図示されない）が、デジタル出力信号をフィルタリングし、たとえば、マスタークロック１３０（図１参照）からのクロック周波数により決定される一定の間隔もしくは同期間隔で監視信号を生成する、ライン２９８内に位置づけられるであろう。
【０１０６】
一実施形態によると、ライン２９２上の試験信号は、送信器２８０により半導体チップ上で生成されるであろう。通常、受信器チェーンの構成要素を試験して、それらの性能が選択された通信規格に準拠するかどうかを決定するために、試験信号は注目される周波数で生成され、変調され、もしくは変調されず、もしくは連続波（ＣＷ）信号であろう。たとえば、ＲＦ中心周波数の準拠およびゲインを試験するのに、所望の中心周波数の、およびその周辺のＣＷ信号が用いられるであろう。
【０１０７】
図３３を参照すると、正確なＲＦ出力周波数を有する試験信号を生成するのに用いられるであろう、正確な基準信号ソースと組み合わせた位相ロックＶＣＯ３６６の一実施例が示される。一実施例において、入力ランプ信号は、たとえばマイクロコントローラ１０８（図１参照）によって、デジタルで生成され、ライン３６０上でデジタル−アナログ変換器（ＤＡＣ）１２０に加えられ、アナログ信号に変換されるであろう。このライン３６２上のアナログ信号は、加算器３６４を経由して、フィードバックループ３６３に導入されるであろう。Ｎ分周カウンタは、プログラミングバス１１０上の信号を経由してプログラムされ、ＶＣＯ３６６からの信号を分周してライン３６８上の所望の出力周波数を生成すべく、Ｎの適切な値を設定する。位相検知器２２８は、図３３に示されるように、分周された出力周波数ｆｔｅｓｔ／Ｎをライン２２６上の基準周波数ｆｒｅｆと比較し、ローパスフィルタ２３０によりフィルタリングされ加算器３６４に加えられる、異なる周波数信号を生成するであろう。基準周波数ｆｒｅｆの生成は、上記に図１５および図１６を参照して説明された。加算器３６４は、位相検知器２２８からのフィルタリングされた信号とＤＡＣ１２０からの信号とを結合し、ＶＣＯ出力周波数を設定する同調電圧Ｖｔｕｎｅを生成する。このように、信号ｆｔｅｓｔの中心周波数が基準周波数ソース２０４（図１５
参照）およびフィードバックループ３６３により正確に制御されるため、正確な試験信号ｆｔｅｓｔが生成されるであろう。
【０１０８】
一実施形態によると、多様なトランシーバ構成要素の較正を得るために用いられるであろう、試験信号電力レベルは、図３４に示されるように、電力制御ループを用いて制御されるであろう。ライン３７４上の信号ｆｔｅｓｔは、特定の電力レベルＰｔｅｓｔを有するライン３７２上の試験信号を提供するべく信号を増幅もしくは減衰してよい、可変ゲイン増幅器３７０に供給されるであろう。可変ゲイン増幅器３７０によりライン３７４上の信号に加えられるゲインは、ライン３７６上の可変ゲイン増幅器に供給されるループ信号により制御されるであろう。電力制御ループにおいて、出力信号電力レベルＰｔｅｓｔは、電力検知ユニット（ＰＤＵ）３７８を経由して、正確に既知の基準電力ＩＲＥＦおよび基準電圧ＶＲＥＦに依存するであろう。ＰＤＵ３７８の出力は、図示されるように、信号比較器３８０の１つのポートに供給されてよい。信号比較器はまた、他方のポートで、システムマイクロコントローラ１０８（図示されない）から、制御信号を受信するであろう。たとえば、マイクロコントローラは、制御信号（ライン３７２上の信号について所望の電力レベルを特定するであろう）を、プログラミングバス１１０を経由して、デジタル−アナログ変換器（ＤＡＣ）１２０に送信するであろうし、これは次に、制御信号を信号比較器３８０に加える。信号比較器は、制御信号により特定される電力レベルと、ＰＤＵ３７８からの信号の電力レベルとを比較し、ライン３８２上の差信号を生成するであろう。この差信号は、ローパスフィルタ３８４によってフィルタリングされ、可変ゲイン増幅器３７０に加えられて、可変ゲイン増幅器のゲインを調整してよい。結果として得られた試験信号３８６（図３３参照）は、全てのトランシーバシステムについて、正確に制御された中心周波数（ループ３６３からの）および、特定の許容範囲内であることが既知の電力レベルＰｔｅｓｔを有するであろう。
【０１０９】
再び図２４を参照すると、ＢＩＴＥモジュールが特定の試験信号をアナログ受信器チェーンの入力に加えると、これは、ライン２９８上のＢＩＴＥモジュールに供給されたデジタル監視信号のサンプリングを経由して出力を同時に監視する。同期もしくは非同期でサンプリングされたデジタルデータはＢＩＴＥモジュール１０６に入ると、これはＤＦＴモジュール３００を経由して周波数ドメインに変換される。以下により詳細に説明されるように、この変換は、ＢＩＴＥモジュールが、受信信号の周波数構成要素を分析し、これらを理想的な応答信号と比較することを可能とする。一実施形態において、ＤＦＴ３００は、特定の遠隔通信規格に関して、以下にさらに詳細に説明するように、受信デジタル信号の同相（Ｉ）、直交（Ｑ）構成要素を記述する複雑な配置図の計算を可能にする、たとえば６４、１２８、２５６、５１２点変換として実施されるであろう。
【０１１０】
一旦ＤＦＴモジュール３００がデジタル出力信号ＤＯを生成すると、これは比較器３０４に加えられる。比較器３０４はまた、データテーブル３０２からデジタル信号ＤＴを受信する。デジタル信号ＤＴは、受信器チェーンの特定の試験入力信号への理想的な返答を表す。一実施例において、基準信号ＤＴが、マイクロコントローラ１０８の添付のメモリ１２６からロードされるであろう。次にマイクロコントローラは、たとえば、それについて受信器チェーンが試験されるところの遠隔通信規格を特定するであろう、ベースバンドプロセッサ１２４から出されたコマンドに応答して、基準信号ＤＴのＢＩＴＥモジュールへの移動を初期化するであろう。以下にさらに説明されるように、理想的な性能からのずれは、デジタルレジスタ（図示されない）にロードされ、デジタルバスを経由して多様なアナログブロックに伝えられるであろう、修正応答の生成をもたらすであろう。
【０１１１】
上述のように、中心周波数と電力レベルなど、正確に制御されたパラメータを有する試験信号が、送信器によって生成されることができる。この信号が周波数ドメインに変換される時、これは、トランシーバの構成要素を評価するのに用いられるであろう、正確に既
知の周波数特性を有するであろう。図２５を参照すると、送信器３１０により生成され、ライン２９２上のアナログ受信器チェーンに供給されるであろう、デュアルトーンアナログ試験信号（周波数ドメインに示される）の一実施例が示される。試験入力信号は、同じ振幅Ａ１、もしくは異なる振幅Ａ１およびＡ２を有し、周波数ｆ１およびｆ２に位置する、狭い間隔で並んだ２つの調和信号（線２９４ａ、２９４ｂで示される）を含むであろう。一実施例において、トーン２９４ａ、２９４ｂは、ランダム位相関係を有し、選択された関心のある規格についておよそ１のチャネル幅により分離されるであろう。試験入力信号は図２５に与えられた実施例に制限されず、異なる構造を有するであろうことが理解されるべきである。たとえば、Ａ２はＡ１よりも大きくなく、小さいであろう。一実施例において、試験入力信号は、データテーブル３０２により供給されるデジタル入力に応答して、送信器３１０により生成され、次にこれは、制御入力をメモリ１２６内の格納データから、マイクロコントローラ１０８（図２４を参照）を経由して受信するであろう。たとえば、試験信号は、送信器３１０内の同相および直交の単一側波帯変調器により生成され、ここではｆｌｏｗと呼ばれる特定の周波数にロックされた位相ロック局部発振器により、試験される周波数帯域の下端にアップコンバートされるであろう。結果として得られるライン２９２上の試験入力信号は、２つの主要な周波数構成要素、すなわちｆ１およびｆ２を有し、切り替え器２９０ａ（図２３参照）を経由して、プログラム可能な受信器チェーンの入力に加えられるであろう。
【０１１２】
試験入力信号が受信器チェーンに加えられると、これは、上述のように、受信器チェーンの構成要素により、増幅され、混合され、フィルタリングされ、デジタル化される。この処理は、アナログ受信器チェーンの設定により決定されるであろう、振幅係数ｇ１およびｇ２により、試験入力信号を含むオリジナルのトーンの振幅を増大させるであろう。図２６を参照すると、増幅したトーンが、周波数ドメインの線３１７ａおよび３１７ｂにより示される。これらのトーンは、受信したデジタル信号上で離散型フーリエ変換を行い、サンプル信号を周波数ドメインに変換し、受信信号の周波数構成要素（トーン）の分析を可能とする、ＤＦＴモジュール３００により生成される。さらに、任意の受信器構成要素に存在する３次非線形性およびベースバンドへのダウンコンバージョンにより、処理は、図２６に示されるように、たとえば周波数ロケーション２ｆ１−ｆ２および２ｆ２−ｆ１（線３１８ａ、３１８ｂ）における振幅ＢおよびＣの調和の、さらなる調和信号を生成させるであろう。これらの調和信号の振幅および周波数ロケーションは、アナログ受信器チェーン全体の線形性の動きに直接関連する。したがって、ＢＩＴＥモジュールは、ＡＤＣ１２０の出力およびそれに続くＤＦＴブロック３００における周波数ドメイン変換を監視することで、アナログ受信器チェーンの分析を行うことができる。デジタル出力信号ＤＯおよび基準信号ＤＴとの間の詳細な比較は、受信器チェーンの評価を可能とする。
【０１１３】
異なる入力周波数を有する異なる試験信号が、データテーブル３０２からの異なるデジタル出力を提供することに基づき生成されることができることは明らかである。結果として、周波数範囲、周波数安定性、ゲインおよび線形性がテストされることができる。帯域の下端におけるゲインは、ｆ１もしくはｆ２におけるトーンの電力を、試験入力信号（内部アップコンバージョンプロセスのゲイン／ロスにあわせて調整される）のオリジナルのトーンの電力と比較することにより決定されるであろう。３次インターセプトポイント（ＩＰ３）の形状の線形性は、ＩＭ３、すなわちｆ１および２ｆ１−ｆ２、もしくはｆ２および２ｆ２−ｆ１の電力差を計算することで、また以下の関係を用いることで、決定されることができる：
【０１１４】
【数９】
2007522769.tif 000013
【０１１５】
式中、ｄＢｍはミリワットに対するデシベルを、ｄＢｃは搬送周波数のデシベルを、Ａはオリジナルの試験入力信号の周波数ドメインにおける振幅（すなわち、トーン２９４ａに存在する電力）を、それぞれ示す。
【０１１６】
また、離散ステップにおいて、もしｆｌｏｗが関心のある帯域幅を越えて（表面上は受信器の予想する中心周波数の製造ばらつきに等しい、いくつかの過度な帯域幅係数を越えて）変更され、ゲインの計算が各ステップで行われると、周波数レスポンスの知識が発展する。この周波数レスポンスデータから、中心周波数および受信器の帯域幅の良好な見積もりがなされることができる。
【０１１７】
一実施形態によると、より洗練された試験状態は、１以上の変調されたシンボルを含む試験入力信号の発生を含むであろう。シンボルは、直交振幅変調（ＱＡＭ）、バイナリ位相シフトキーイング（ＢＰＳＫ）などの、特定の変調技術の固有の表現である。シンボルは、たとえばＢＩＴＥモジュールの送信器３１０や、ＲＦＩＣ（図１参照）の送信器チェーンなどの送信器において生成されるであろう。一実施例において、シンボルは、たとえばデータテーブル３０２もしくはマイクロコントローラ１０８によって提供されるデジタルコマンドに応じて生成されるであろう。
【０１１８】
一実施例において、試験信号は、同相（Ｉ）および直交（Ｑ）変換器を用いて変調されるであろう。試験信号は、振幅、周波数もしくは位相変調されるであろう。信号（たとえば位相もしくは周波数変調）の振幅に何も情報が含まれていない一実施例において、ベースバンドもしくは低周波数の成形デジタルもしくはアナログ信号が、通常はループフィルタ３６９の前もしくは後に、図３３の位相ロックループ３６３に加えられるであろう。試験信号の振幅にいくつかの情報が含まれるであろう、別の実施例において、図３５に示すように、ＩＱ変換器が試験信号を生成するのに用いられるであろう。図３５を参照すると、電圧制御発振器（ＶＣＯ）３６６によって生成された信号は、９０°位相シフター３８８を通って、２つのミキサ３９０ａ、３９０ｂに供給されるであろう。変調信号は、ミキサ３９０ａ、３９０ｂの位相シフトＶＣＯ信号と結合されるであろう。図３５に示されるように、（変調信号の）Ｉデータストリームはミキサ３９０ａにおいて混合され、（変調信号の）Ｑデータストリームはミキサ３９０ｂにおいて混合されるであろう。ＩおよびＱデータストリームは、マイクロコントローラ１０８（図１参照）の制御下のメモリ１２６（図１参照）から得られるであろう。ミキサからの出力信号は加算器３９２で結合され、試験信号ｆｔｅｓｔを生成するであろう。一実施例において、図３４を参照して説明されるように、信号ｆｔｅｓｔの電力レベルは、可変ゲイン増幅器３７０を経由して制御されるであろう。
【０１１９】
図２７を参照すると、図２３に示される受信器チェーンのシミュレーションから生成される配置図の一実施例が示される。図２７に示されるように、送信された各シンボルに関して、ＩとＱ構成要素の両方が、ベクトルとして表されることができる。具体的に、図２７は、整数の下付き文字ｎおよびｎ＋１により特定され、図内のＳＩｎ、ＳＱｎおよびＳＩｎ＋１、ＳＱｎ＋１の位置に位置する、シンボル（Ｓ）を表す２つのベクトル（配置図は複数のベクトルを含むであろうことが理解されるべきであるが）を表す。ＢＩＴＥモジュールは、実際の信号レスポンスを、監視信号パス２９８を経由して記録し、デジタルデータを離散フーリエ変換動作の支配下に置き、デジタル出力信号ＤＯを記録する。デジタル出力は、図２７に示される、下付き文字ｎおよびｎ＋１でラベル付けされた、実際に受信したシンボル（Ｓ）に応じて、情報Ｉ（ｔｎ）、Ｑ（ｔｎ）、およびＩ（ｔｎ＋１）、Ｑ（ｔｎ＋１）を提供するであろう。
【０１２０】
ふたたび図２８を参照すると、処理における次のステップは比較モード３２３であろう。比較モードの目的は、所望のレスポンスと比較して、現在の性能構成に存在するエラー
量を決定することである。一旦試験モードが完結すると、デジタル出力信号（Ｄｏ）がＤＦＴモジュール３００から比較器３０４に提供され、基準デジタル信号ＤＴと比較される。基準デジタル信号ＤＴはデータテーブル３０２内に格納され、関心のある遠隔通信規格に関連する。この基準デジタル信号は、目標の中心周波数、信号のための目標の帯域幅、目標のゲインおよび目標ＩＰ３を含むであろう。これらの目標値に加え、各パラメータは、これに関連する許容できるエラーバーを有するであろう。一実施形態において、これらの値は、実際の値が容認可能なエラーバー内の目標値に等しい時、全体的なシステム性能準拠が生じることを暗示する、統計ベースの基準設計から派生するであろう。
【０１２１】
一実施形態において、各時間増分ｔｎ、ｔｎ＋１において、比較器３０４は、アナログチェーン（ＤＯ）の計測された出力を基準信号（ＤＴ）と比較し、エラーベクトル規模信号ＥＶＭを生成する。時間増分は、たとえばマスタークロック周波数から生じるであろう、デジタル出力信号のサンプリングレートによって決定されるであろう。一実施形態によると、エラーベクトル規模（ＥＶＭ）は各シンボルについて、たとえば、いわゆる“Ｌ２”基準に基づいて、次の式によって計算されることができる：
【０１２２】
【数１０】
2007522769.tif 000014
【０１２３】
および
【０１２４】
【数１１】
2007522769.tif 000015
【０１２５】
しかし、本発明はＬ２基準の使用に限定されず、その他の基準も同じく定義されてよいことが理解されるべきである。比較器３０４は、ＤＦＴモジュール２００によって提供されるデジタル出力信号ＤＯの配置図表示の全体と、データテーブル３０２によって提供される基準信号ＤＴとを監視するであろう。比較器は、信号ＤＯおよびＤＴの間のずれ、すなわち、いくつかの定義されたエラー許容閾値内でＤＯ＝ＤＴであるかどうかをチェックする。ふたたび図２４を参照すると、比較器がずれに遭遇しなかった場合（たとえば、いくつかの許容範囲内でＤＯ＝ＤＴだった場合）、ブランチＹが取られ、直列−並列変換回路３０８が、アナログ受信器チェーンについての性能パラメータを設定するデジタルレジスタの内容を再度出すように促す。図２３に示すように、直列−並列変換モジュールは、ライン３１２上で受信した直列デジタル信号を、デジタルバス１１４を経由してアナログ受信器チェーン内で各構成要素に加えられる並列信号に変換する。比較器がずれに遭遇した場合、ブランチＮが取られる。この場合、比較器はマクロモデル３０６にＥＶＭ信号を提供する。一実施例において、一旦電流値およびエラーが試験モードの少なくとも１つの反復に関して計算され、これらの値がマクロモデルモジュール３０６に送信されると、比較モードは完結するであろう。
【０１２６】
ふたたび図２８を参照すると、次の処理ステップは計算モード３２６であろう。計算モードの目的は、計測されたレスポンスと所望のレスポンスとの間のエラーに基づいて設定されるべき次の一連のレジスタ値を決定することである。一実施形態において、計算モードの目的は、主にマクロモデル３０６により満たされるであろう。多くの場合において、受信器チェーンは、比較モードで見られる効果（たとえば、ずれ）の原因を決定するためにモデル化されるであろう（ハードウェアもしくはソフトウェアにおいて）、複雑な伝達
関数を有するであろう。したがって、マクロモデル３０６は受信器チェーンのモデルを含むであろう。一実施形態において、マクロモデルは、数学アルゴリズムに基づいて、受信器チェーンの性能を修正する調節を計算する。これらの調節は、その内容が直列−並列変換モジュール３０８を経由して多様なアナログブロックに出され、受信器チェーン内の１以上の構成要素の機能性の調整をさせるであろう、デジタルレジスタの新しい値を含むであろう。一実施例において、マクロモデル３０６は有限状態機械として実装されるであろう。
【０１２７】
たとえば、電流比較モード試験が、プログラム可能なＬＮＡ１１５の中心周波数が２０％低いと決定したとすると、マクロモデル３０６は、ＬＮＡ１１６の入力整合に関連するＬＣ共振回路１３６のいくつかの分離並列キャパシタンスのスイッチを切るのに必要とされるデジタルレジスタ値を計算し、ＬＮＡ１１６の中心周波数を、既知のトンプソン共振公式により、２０％増加させるであろう：
【０１２８】
【数１２】
2007522769.tif 000016
【０１２９】
式中、ＬおよびＣはそれぞれ、ＬＮＡ回路構成およびＬＣ共振回路によって提供される、結合インダクタンスおよびキャパシタンスである。
【０１３０】
代替的に、ゲート切り替え技術を実装することで、ＬＮＡ入力回路構成において用いられる全体素子幅を減少させることにより、ＬＮＡ１１６の中心周波数は戻されるであろう。図２９を参照すると、４つの相互結合ＭＯＳトランジスタ３２８ａ、３２８ｂ、３２８ｃおよび３２８ｄを含むＬＮＡ１１６の一実施形態が示される。ＬＮＡ１１６はまた、各ＭＯＳトランジスタの入力ゲート（Ｇ）をバイナリデジタル入力Ｂ０−Ｂ３から隔離する、４つのキャパシタ３３０ａ、３３０ｂ、３３０ｃおよび３３０ｄも含む。個々のゲートコンタクトＧ１、Ｇ２、Ｇ３、Ｇ４は、結合キャパシタを経由して、全体ゲートＧに接続される。一実施例において、結合キャパシタはおよそ０．５ｐＦのキャパシタンス値を有するであろう。図２９に示されるように、デジタル接続Ｂ０−Ｂ３は、プログラム可能なデジタルバス１１０（図２３参照）を、４つのＭＯＳトランジスタの個々のゲートコンタクトに、レジスタＲ０-Ｒ３を経由して接続する。一実施例において、これらのレジスタはそれぞれ約３ｋΩの値を有するであろう。各トランジスタの個々のドレインは相互に結合されて、ＬＡＮ１１６の出力を提供する、全体的なドレイン（Ｄ）コンタクトを提供する。各トランジスタの個々のソースコンタクトもまた相互に結合されて、適切なＤＣバイアス条件の設定に用いられる全体的なソース（Ｓ）コンタクトを形成する。
【０１３１】
一実施形態によると、４つのＭＯＳトランジスタ３２８ａ、３２８ｂ、３２８ｃ、３２８ｄのそれぞれは、ここではＷ１（ＭＯＳトランジスタ３２８ａの）、Ｗ２（ＭＯＳトランジスタ３２８ｂの）、Ｗ３（ＭＯＳトランジスタ３２８ｃの）、Ｗ４（ＭＯＳトランジスタ３２８ｄの）と呼ばれる特定のゲート幅を有するであろう。一般的にトランジスタのゲート幅寸法は、回路配置およびＲＦＩＣを製造するのに用いられるＣＭＯＳ処理技術に依存して、広範囲にわたって変動するであろう。一実施例において、ゲート幅は約８０ミクロンから約７００ミクロンの間で変動するであろう。個々のトランジスタのゲートは（キャパシタ３３０ａ、３３０ｂ、３３０ｃ、３３０ｄにより）隔離されるため、４つのバイナリ入力Ｂ０-Ｂ３のそれぞれに対する論理“１”もしくは論理“０”のどちらかのデジタルプログラミングは、その複合ゲート幅が１６の異なるサイズのどれかに変動できる、素子の全体的な動きを生じる。
【０１３２】
一実施例において、信号電圧レベルは、任意の入力Ｂ０−Ｂ３上の論理“０”がトランジスタの閾値電圧より下の電圧を意味し、論理“１”がトランジスタの閾値電圧より上の電圧を意味するように、選択されるであろう。したがって、もし論理“０”が任意のトランジスタ３２８ａ−ｄの個々のゲートに適用されると、その機能は停止され、一方、論理“１”がゲートに適用されると、対応するトランジスタがオンにされる。ＬＮＡについての全体ゲート幅は、オンにされる各トランジスタの個々のゲート幅を加算することで決定されるであろう。したがって、Ｂ０−Ｂ３の値を制御するデジタルビットパターンに依存して、全体のゲート幅は、下の表３に示されるように、１６の値のうちの任意の１つに制御されることができる。
【０１３３】
【表３】
2007522769.tif 000017
【０１３４】
Ｗ１、Ｗ２、Ｗ３、Ｗ４のそれぞれが異なる場合、表３は、ＬＮＡの全体的な素子幅が１６の値のうちの任意の１つになるよう、いかにプログラムされるかを示す。しかし、本発明は４つのゲート幅および４つのデジタル入力を有する４つのトランジスタの実施例に制限されるものではないことが理解されるべきである。むしろ、本発明の本質は任意の数のトランジスタに適用でき、異なるトランジスタのデジタル入力信号およびゲート幅は同じであっても異なってもよい。
【０１３５】
加えて、ふたたび図２９を参照すると、個々の電流をそれぞれの起動されたトランジスタに加算することで適切なバイアス電流が設定されるように、電流ソース３９４が、適用されたデジタルパターン（したがって、“オン”のトランジスタの数）に基づいて調整されるであろう。たとえば、ビットパターン１０１１が適応されると、各トランジスタ３２８ａ、３２８ｂ、３２８ｄの個々のバイアス電流の和に対応するバイアス電流が供給され
るであろう。
【０１３６】
当業者にとって既知であるように、ゲートの全体幅を減少もしくは増大させることで、ＬＮＡの中心周波数をそれぞれ増大させるか、減少させるかすることができる。バイナリ入力Ｂ０−Ｂ３のそれぞれに適用されるデジタル値は、マクロモデルによって制御され、所望の中心周波数に基づき、適切なゲート幅を設定するであろう。加えて、プログラム可能なＬＮＡ１１６の、したがって受信器チェーン全体のゲインは、以下の数式に示されるように、バイアス制御回路および負荷インピーダンスの制御を介してＬＮＡへのバイアス電流を変化させることにより調整されることができる：
【０１３７】
【数１３】
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【０１３８】
式中、Ａはゲイン、ｇｍは相互コンダクタンス、ＺＩは負荷インピーダンスを表す。上述のように、負荷インピーダンスは、たとえばプログラム可能なＬＣ共振回路１３６を用いることで制御されるであろう。インピーダンスを制御することは、次に、ＬＮＡのゲインを修正もしくはプログラムすることに用いることができる。
【０１３９】
多くの場合、ＬＮＡ１１６の線形性は、受信器チェーン全体の線形性に大きな影響力を及ぼすことができる。所与のＬＮＡトポロジーについて線形性にもっとも直接的な影響を有するパラメータは、通常、バイアス電流および負荷ラインである。図２７を参照すると、たとえばもし線形性が低く、ゲインが高い場合、バイアス電流および負荷インピーダンスのどちらにおいても調整がなされ、どちらの条件も満たす構成が見つけられる。一実施形態において、図２６を参照して上記に説明されるように、線形性およびゲインの程度は、たとえば信号出力ＤＯを観察することで評価されることができる。ＢおよびＣのｇ１Ａ１およびｇ２Ａ２に対する影響が小さいほど、ＬＮＡの線形性は良好である。さらに、入力信号強度Ａ１およびＡ２と関連づけて出力信号ｇ１Ａ１およびｇ２Ａ２を観察することにより、周波数ｆ１およびｆ２におけるゲインｇ１およびｇ２を決定できるであろう。
【０１４０】
いくつかの実施形態において、受信器チェーン内のそれぞれの機能ブロックについて、離散パラメータ調整を可能にしないであろう、受信器チェーン内の構成要素間で、複雑な相互作用があるであろう。このような場合、マクロモデル３０６は、特定のエラー機能およびその経時的展開に基づき、一連のレジスタ値を計算するであろう。このことは、反復性のプロセス調整プロセスを一般的に含むであろう。たとえば、図２８を参照すると、試験モード３２２、比較モード３２３および計算モード３２６は、デジタル出力信号ＤＯが、基準信号ＤＴの定義された許容範囲内にあるようになるまで繰り返されるであろう。
【０１４１】
上述のように、一実施形態において、マクロモデル３０６は状態機械として実装されるであろう。このことは、調整計算に高い柔軟性を提供する。たとえば、初期抵抗値を生成するために工場較正が用いられることができる。加えて、次回構成が初期化されたときに新しい値が用いられるように、一旦リアルタイムソリューションが発見されると抵抗値は更新されることができる。すなわち、マクロモデル３０６は、トランシーバの性能に適応するためのある種のラーニングプロセスが可能であろう。
【０１４２】
一旦、デジタル出力信号が、許容範囲内で基準信号ＤＴに整合すると、ＢＩＴＥモジュール１０６が“保持”モード３２７に入るであろう。図２８を参照。保持モードの目的は、マイクロコントローラ（もしくはベースバンドプロセッサ）が、監視する、もしくは異なる遠隔通信規格に変更する、次のコマンドを出すまで、レジスタをその電流値に保つことである。加えて、電流抵抗値は、次回初期化モードが呼び出されたときに用いられる新
しい初期値として、メモリ１２６に書き込まれるであろう。
【０１４３】
上記のように、ＢＩＴＥモジュール１０６は、ＬＡＮ１１６、ミキサ２８０、帯域パスフィルタ２８２、ベースバンド増幅器２８４を含む、受信器チェーン２８６の構成要素の任意もしくは全てを監視し、調整するであろう。同様のプロセスが、受信器チェーンの任意のその他の構成要素および、送信器チェーン３２４（図１参照）の任意のプログラム可能な構成要素に当てはまるであろうことが理解されるべきである。たとえば、図３６を参照すると、本発明の態様による、送信器チェーンの性能パラメータを試験する方法の一実施形態のフロー図が示される。第１のステップ３９６において、それに関して送信器チェーンの性能が試験されるところの、特定の遠隔通信規格（たとえば、ＣＤＭＡ、ＧＳＭなど）が、選択されるであろう。ベースバンドプロセッサはそこで、マイクロコントローラへの割り込みを生成し、マイクロコントローラが試験モードを起動するようにさせるであろう。マイクロコントローラ１０８（図１参照）は、上記に受信器チェーンに関して説明されたのと同様の方法で、選択されたモードに対応する初期データ値および較正設定を、プログラミングバス１１０を経由して、送信器チェーンの１以上の構成要素にロードするであろう（ステップ３９８）。一実施例において、これらの初期値はメモリ１２６から得られるであろう。マイクロコントローラはそこで、ＢＩＴＥモジュール１０６を起動し、送信器チェーンの１以上の構成要素の試験／評価を始めるであろう。
【０１４４】
図３７を参照すると、本発明の態様による、ＲＦＩＣの送信器チェーンと連結しているＢＩＴＥモジュール１０６の一実施形態のブロック図が示される。マイクロコントローラ１０８がＢＩＴＥモジュール１０６を起動すると、制御信号がまた、切り替え器４００に送信され、ライン４０２ａ、４０２ｂ上の送信器１０２に送信される通常データストリームＩｄａｔａおよびＱｄａｔａを遮断し、代わりに、図示されるように（図３６のステップ４０６）、ＢＩＴＥモジュールからライン４０４ａ、４０４上の送信器１０２に試験データ（ＩｔｅｓｔおよびＱｔｅｓｔ）が送信されるようにするであろう。試験データ（ＩｔｅｓｔおよびＱｔｅｓｔ）は、受信器チェーンを試験する試験信号を生成することに関して上記に説明された方法と同様の方法で、データテーブル３０２に格納された情報から生成されるであろう。試験データはまた、比較器３０４に供給されるであろう。一実施例において、デジタル試験は、ローパスフィルタ４０８を経由してフィルタリングされ、ミキサ４１０ａ、４１０ｂ内の局部発振信号ｆｌｏと混合されるであろう。局部発振信号ｆｌｏは、上述のように、周波数合成器１０４によって生成されるであろう。局部発振信号はまた、適切な同相信号および直交信号を生成するために、プログラム可能な９０°位相シフター４１２を経由して、ミキサ４１０ａ、４１０ｂに供給されるであろう。結果としてミキサ４１０ａおよび４１０の出力から得られたこれらの同相信号および直交信号は、結合器４１４に共に加えられ、送信器１０２から合成出力信号を生成するであろう。
【０１４５】
通常の動作下で（すなわち、信号ＩｄａｔａおよびＱｄａｔａが送信器に供給される）、送信器１０２からの出力信号は、ライン４１６上のアンテナモジュール１７４（図１参照）に送信されるであろう。試験モードにおいて、マイクロコントローラは制御信号を切り替え器４１８に送信し、送信器の出力をアンテナから分断し、代わりに、送信器からの出力信号（測定信号であるためここではＳｍｅａｓと呼ばれる）が、ライン４２０上のＢＩＴＥモジュール１０６に供給されるようにするであろう（図３６のステップ４２６）。一実施例において、送信器からの出力信号は、アンテナもしくはＢＩＴＥモジュールのどちらかに供給される前に、可変ゲイン増幅器４２２により増幅され、および／もしくは、プログラム可能な減衰器により減衰されるであろう。
【０１４６】
一実施形態によると、送信器からの信号Ｓｍｅａｓは、ＢＩＴＥモジュール内のダウンコンバータ４２８によりダウンコンバートされて、処理のため、無線周波数信号を低いベースバンド周波数に変えるであろう（図３６のステップ４３０）。一実施例において、ダ
ウンコンバータ４２８は、当業者にとって既知である標準的なミキサを含むであろう。ダウンコンバートされた信号はそこで、デジタル処理のため、離散フーリエ変換（ＤＦＴ）モジュール３００に供給されるであろう。ＤＦＴモジュール３００は、受信器チェーンを試験することに関して上述したように、受信信号を処理し、信号上でフーリエ変換を行い、それぞれ同相および直交のデジタル信号構成要素を表す、測定されたデジタルデータストリームＩｍｅａｓおよびＱｍｅａｓ（図３６のステップ４３２）を生成するであろう。これらのデジタル信号ＩｍｅａｓおよびＱｍｅａｓは、比較器３０４に供給され、そこで試験データＩｔｅｓｔおよびＱｔｅｓｔ（図３６のステップ４３４）と、受信器チェーンに関して上述した方法と同様の方法で比較されることができる。測定データＩｍｅａｓ、Ｑｍｅａｓと試験データ（Ｉｔｅｓｔ、Ｑｔｅｓｔ）の間の比較がエラーの容認できる余裕内であれば、ＢＩＴＥモジュールは上述のように“保持”モードに入るであろう。保持モードでは、デジタルレジスタは、マイクロコントローラ（もしくはベースバンドプロセッサ）が、監視するか、異なる遠隔通信規格に変更するかの次のコマンドを出すまで、その電流値にロックされるであろう（図３６のステップ４３６）。加えて、電流抵抗値は、次回試験が初期化されるときに用いられる新しい初期値として、メモリ１２６に書き込まれるであろう（図３６７のステップ４３８）。
【０１４７】
比較器がデジタルデータにおける差を検知すると、上述のように、これはマクロモデル３０６を初期化し、調整を計算するソフトウェアアルゴリズムを実行するであろう。マクロモデルは、たとえば、プログラム可能な減衰器４２２、ＶＧＡ４２４、もしくは周波数合成器１０４などの、送信器チェーン構成要素に関する新しい設定を計算するであろう。調整は、たとえば、プログラム可能な周波数合成器１０４へのデジタル入力による周波数および位相シフトを、プログラム可能な減衰器４２４への入力による信号減衰を、もしくはプログラム可能なＶＧＡ４２２への入力による可変ゲイン調整を、もたらすであろう。加えて、マクロモデルは、試験データは試験の繰り返しのため送信器１０２に再送信されるであろうことを、伝えるであろう（図３６のステップ４４０）。
【０１４８】
このように本発明の少なくとも一実施形態のいくつかの態様が説明されたが、多様な変更、修正、改良に当業者は容易に気づくであろうことが理解されるべきである。これらもしくはその他の変更、修正、改良はこの開示の一部分であるよう意図され、本発明の範囲に含まれるよう意図される。したがって、前述の説明および図面は例示の目的のみで示されたものであり、これに限定されるものではない。本発明の範囲は、添付の請求の範囲およびその同等物の適切な解釈により決定されるべきである。
【図面の簡単な説明】
【０１４９】
【図１】本発明の態様による、ＲＦＩＣの一実施形態のブロック図である。
【図２】本発明の態様による、ＬＣ共振回路の一実施形態のブロック図である。
【図３】本発明の態様による、ボンドワイヤインダクタの一実施形態の斜視図を示す図である。
【図４】図３の図の断面図である。
【図５】図２、３および４の組み合わせに描かれるＬＣタンク回路の分散性の集中素子モデルの一実施形態を示す回路図である。
【図６】本発明の態様による、図５のＬＣタンク回路のバイアス電圧の関数として共振周波数の一般的な関係を示すグラフである。
【図７】本発明の態様による、共振回路の制御回路の一実施形態のブロック図である。
【図８】本発明の態様による、ＬＣタンク回路と半導体リードフレームとの接続を示すブロック図である。
【図９】本発明の態様による、ボンドワイヤインダクタの一実施形態の周波数の関数として入力インピーダンスを示すグラフである。
【図１０】本発明の態様による、ボンドワイヤの一実施形態の周波数の関数として無負荷品質係数を示すグラフである。
【図１１】本発明の態様による、１以上のボンドワイヤから形成されたインダクタの一実施形態の回路図モデルである。
【図１２】本発明の態様による、ＬＣタンク回路を低ノイズ増幅器にインピーダンス整合させる一実施例を示す回路図である。
【図１３】本発明の態様による、ボンドワイヤインダクタを用いる差動低ノイズ増幅器の一実施形態を示す回路図である。
【図１４】本発明の態様によるボンドワイヤインダクタを用いる差動低ノイズ増幅器の一実施形態を示す回路図である。
【図１５】本発明の態様による周波数合成器の他の実施形態のブロック図である。
【図１６】本発明の態様による直接デジタル合成器の一実施形態のブロック図である。
【図１７】本発明の態様によるＮ分周回路を含む周波数合成器の一実施形態のブロック図である。
【図１８】本発明の態様による、直交ＶＣＯおよびＮ分周回路を含む周波数合成器の他の実施形態のブロック図である。
【図１９ａ】本発明の態様による下部側波帯選択回路の一実施形態のブロック図である。
【図１９ｂ】本発明の態様による上部側波帯選択回路の一実施形態のブロック図である。
【図２０】本発明の態様による複数のＮ分周回路のカスケードの一実施形態のブロック図である。
【図２１】本発明の態様による、１つの典型的なＶＣＯの異なる分周率に関する局部発振周波数同調帯域を示すグラフである。
【図２２】本発明の態様による、他の典型的なＶＣＯの異なる分周率に関する局部発振周波数同調帯域を示すグラフである。
【図２３】本発明の態様による内蔵試験評価モジュールを含む受信器チェーンの一実施形態のブロック図である。
【図２４】本発明の態様によるＢＩＴＥモジュールの一実施形態のブロック図である。
【図２５】本発明の態様による２つのトーンを含む試験入力信号の一実施例の説明図である。
【図２６】図２５の典型的な試験入力信号に基づく、受信器チェーンからの出力信号の一実施例の説明図である。
【図２７】２つの所望の配置点および実際に記録された配置点を示す配置図である。
【図２８】本発明の態様によるトランシーバを試験するプロセスの一実施例を示すフロー図である。
【図２９】ＬＮＡなどの構成要素のゲート幅を変更するのに用いられることができる、ゲート切り替え技術の一実施形態の回路図である。
【図３０】本発明の態様によるＬＣタンク回路を組み込む差動電圧制御発振器の一実施形態の回路図である。
【図３１】本発明の態様による共振回路の回路図の一実施例である。
【図３２】本発明の態様による図３１の回路に用いられることができる切り替え器の一実施形態の回路図である。
【図３３】本発明の態様による、試験信号を生成するのに用いられることができる、回路の一実施形態のブロック図である。
【図３４】本発明の態様による電力制御ループの一実施例のブロック図である。
【図３５】本発明の態様による変調された試験信号を生成する手段の一実施例のブロック図である。
【図３６】本発明の態様によるトランシーバの送信器チェーンを試験する方法の一実施例を示すフロー図である。
【図３７】本発明の態様による送信器チェーンを試験するのに用いられる内蔵試験評価モジュールの一実施形態のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
2007522769.tif 000052
【図３４】
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【図３５】
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【図３６】
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【図３７】
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【手続補正書】
【提出日】平成17年12月12日(2005.12.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体集積回路上インダクタを用いることなく半導体集積回路において製造される同調可能な共振回路であって、
少なくとも部分的に、半導体集積回路に関連する接続インダクタンスにより提供されるインダクタンスを有する少なくとも１つの伝送回線と、
第１の制御信号に応じて、同調可能な共振回路にスイッチを入れられ、切られるように構成された、複数の切り替え可能なキャパシタと、
第２の制御信号に応じて、変更されることができる、少なくとも１つの可変キャパシタとを備え、
共振回路の共振中心周波数は、前記複数の切り替え可能なキャパシタの第１のキャパシタンス値と前記少なくとも１つの可変キャパシタの第２のキャパシタンス値とを制御する前記第１および第２の制御信号に応じて、電子的に同調可能であることを特徴とする、同調可能な共振回路。
【請求項２】
前記接続インダクタンスは、前記半導体集積回路と半導体ベースのリードフレームとを相互に接続するボンドワイヤを含むことを特徴とする、請求項１に記載の同調可能な共振回路。
【請求項３】
複数の固定キャパシタはＭＯＳキャパシタであることを特徴とする、請求項１に記載の同調可能な共振回路。
【請求項４】
複数の固定キャパシタは、前記半導体集積回路上の金属−絶縁体−金属（ＭＩＭ）キャパシタであることを特徴とする、請求項１に記載の同調可能な共振回路。
【請求項５】
前記第１の制御信号に応じて、第１の容量値を同調し、動作周波数帯域を選択すべく、少なくとも１つの前記切り替え可能なキャパシタのスイッチを入れ、切るよう機能する、前記複数の切り替え可能なキャパシタに接続された切り替えネットワークをさらに備える、請求項１に記載の同調可能な共振回路。
【請求項６】
前記少なくとも１つの可変キャパシタはバラクターダイオードであり、前記少なくとも１つの可変キャパシタの前記第２のキャパシタンス値は、前記第２の制御信号に応じてバラクターダイオードのバイアス電圧を調整することで制御されることを特徴とする、請求項１に記載の同調可能な共振回路。
【請求項７】
請求項１に記載の共振回路と、
前記共振回路に接続された電圧制御発振器とを備え、
前記電圧制御発振器の同調範囲は、前記共振回路を同調することで調整できることを特徴とする、同調可能な電圧制御発振回路。
【請求項８】
請求項１に記載の共振回路と、
前記共振回路に接続された低ノイズ増幅器とを備え、
前記共振回路のリアクタンスは、前記低ノイズ増幅器のリアクタンスのバランスを取り、前記低ノイズ増幅器の入力インピーダンスを負荷に整合させるべく、同調されることを特徴とする、同調可能な低ノイズ増幅回路。
【請求項９】
少なくとも部分的に、共振回路を半導体ベースに接続する１以上のボンドワイヤにより、また集積化インダクタを用いることなく、生成されたインダクタンスを提供するステップと、
共振回路を同調し、１つの周波数帯域を選択すべく、第１の制御信号に応じて、複数の切り替え可能なキャパシタからの前記インダクタンスと並列に第１のキャパシタンス値を提供するステップと、
前記共振回路を１つの周波数帯域内で同調させるべく、第２の制御信号に応じて、前記インダクタンスと並列に第２のキャパシタンス値を提供するステップとを備える、
複数の周波数帯域にわたって、また前記複数の周波数帯域のうちの選択された１つの周波数帯域内で、共振回路を同調する方法。
【請求項１０】
前記第１のキャパシタンス値を提供するステップは、前記第１のキャパシタンス値を得るべく、前記共振回路に少なくとも１つの前記切り替え可能なキャパシタのスイッチを入れ、切るステップを含むことを特徴とする、請求項９に記載の方法。
【請求項１１】
前記第２のキャパシタンス値はバラクターダイオードによって与えられ、前記第２のキャパシタンスを提供するステップは、前記第２の制御信号に応じて前記バラクターダイオードのバイアス電圧を変更するステップを含むことを特徴とする、請求項９に記載の方法。
【請求項１２】
前記共振回路を電圧制御発振器に接続することにより、前記電圧制御発振器の同調幅を制御するステップをさらに備える、請求項９に記載の方法。
【請求項１３】
前記共振回路を低ノイズ増幅器に接続することと、
前記低ノイズ増幅器のリアクタンスのバランスを取り、前記低ノイズ増幅器の入力インピーダンスを負荷に整合させるべく、前記共振回路のリアクタンスを同調させることとにより、
低ノイズ増幅器の入力インピーダンスを負荷に整合させるステップをさらに備える、請求項９に記載の方法。
【請求項１４】
前記同調可能な共振回路の同調範囲は、約８００ＭＨｚから約２５００ＭＨｚの間の範囲内に複数の周波数帯域を含むことを特徴とする、請求項１に記載の同調可能な共振回路。
【請求項１５】
前記少なくとも１つの伝送回線は、前記半導体ベースの前記リードフレーム上のボンディングパッドと前記半導体集積回路との間にエンド・ツー・エンド蛇行状構成に接続された複数のボンドワイヤを含むことを特徴とする、請求項２に記載の同調可能な共振回路。
【請求項１６】
前記共振回路は少なくとも１ＧＨｚの周波数範囲をカバーする複数の周波数帯域の中の選択された１つで、共振中心周波数に同調するよう構成され、
前記複数の切り替え可能なキャパシタは、複数の周波数帯域の動作周波数帯域を選択するべく、第１の制御信号に応じて前記同調可能な共振回路にスイッチを入れ、切るように構成され、
選択された動作周波数帯域内で共振中心周波数を同調するべく、前記第２のキャパシタンス値は制御されることを特徴とする、請求項１に記載の同調可能な共振回路。
【請求項１７】
複数のプロトコルにより、前記複数のプロトコルに対応する複数の周波数帯域にわたって動作するよう構成された、プログラム可能なマルチバンドトランシーバであって、
請求項１６に記載の同調可能な共振回路から構成され、
所望の動作プロトコルに対応する動作周波数帯域を選択すべく、第１のキャパシタンス値は制御されることを特徴とする、プログラム可能なマルチバンドトランシーバ。
【請求項１８】
前記第１のキャパシタンス値を制御することにより、トランシーバの所望の動作プロトコルに対応する動作周波数帯域を選択するステップをさらに備える、請求項９に記載の方法。
【請求項１９】
前記共振回路の同調は、少なくとも１ＧＨｚの周波数範囲をカバーする複数の周波数帯域にわたることを特徴とする、請求項９に記載の方法。
【国際調査報告】
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2007522769.tif 000058