(57)【要約】半導体デバイスを形成させるための方法は、単結晶基板（１０６）の上に犠牲層（１０８）を定めることを含む。単結晶基板（１０６）が実質的に非晶質化されないように、ドーパント化学種を犠牲層（１０８）に注入する。前記ドーパント化学種を前記犠牲層（１０８）から前記単結晶基板（１０６）中に移動させるように、犠牲層（１０８）をアニールする。【特許請求の範囲】
【請求項１】
半導体デバイスを形成させるための方法であって、
単結晶基板（１０６）の上に犠牲層（１０８）を定める工程、
前記単結晶基板（１０６）が実質的に非晶質化されないように、ドーパント化学種を前記犠牲層（１０８）に注入する工程、および
前記ドーパント化学種を前記犠牲層（１０８）から前記単結晶基板（１０６）中に移動させるように、前記犠牲層（１０８）をアニールする工程
を含む方法。
【請求項２】
前記犠牲層（１０８）は、酸化物層、窒化物層およびオキシ窒化物層の少なくとも一つをさらに含む誘電体層である、請求項１に記載の方法。
【請求項３】
ハロ注入部を形成させる工程をさらに含み、前記犠牲層（１０８）のアニーリングの前に、前記ドーパント化学種に加えて、さらに損傷発生化学種を前記犠牲層（１０８）に注入する、請求項１に記載の方法。
【請求項４】
前記損傷発生化学種は、シリコン、ゲルマニウム、インジウム、フッ素および貴ガスの少なくとも一つをさらに含む、請求項３に記載の方法。
【請求項５】
前記犠牲層（１０８）を用いて拡張注入部を形成させる工程をさらに含む、請求項３に記載の方法。
【請求項６】
前記ハロ注入部のためのアニーリングは、前記拡張注入部の場合より高い温度および長い時間実施される、請求項５に記載の方法。
【請求項７】
前記犠牲層（１０８）は、シリコン基板の上に形成される酸化物層をさらに含み、前記酸化物層は、約１５から約１００オングストロームの厚さで形成される、請求項１に記載の方法。
【請求項８】
前記ドーパント化学種の注入エネルギーは、前記ドーパント化学種のピーク濃度を前記酸化物層の中間付近に位置させるように選ばれる、請求項７に記載の方法。
【請求項９】
前記単結晶基板は、約１００オングストローム未満のシリコン厚さを有するシリコン・オン・インシュレータ（ＳＯＩ）デバイスのシリコン領域をさらに含む、請求項１に記載の方法。
【請求項１０】
前記単結晶基板は、約２００オングストローム未満の厚さを有する電界効果トランジスタ（ＦＥＴ）デバイスのシリコン領域をさらに含む、請求項１に記載の方法。
【請求項１１】
前記単結晶基板（１０６）の上に形成されたパターン化されたゲートスタック（１００）の上に前記犠牲層(１０８)を定める工程、
前記犠牲層（１０８）に前記注入する工程と、前記犠牲層（１０８）を前記アニールする工程とによって、ハロ注入部を形成させる工程、および
前記犠牲層（１０８）の別の注入工程およびアニーリング工程によって、拡張注入部を形成させる工程
をさらに含む、請求項１に記載の方法。
【請求項１２】
前記犠牲層（１０８）は、酸化物層、窒化物層およびオキシ窒化物層の少なくとも一つをさらに含む誘電体層である、請求項１１に記載の方法。
【請求項１３】
前記ハロ注入部の形成の間に、前記犠牲層（１０８）のアニーリングの前に、前記ドーパント化学種に加えて、さらに損傷発生化学種を前記犠牲層（１０８）に注入する、請求項１２に記載の方法。
【請求項１４】
前記損傷発生化学種は、シリコン、ゲルマニウム、インジウム、フッ素および貴ガスの少なくとも一つをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記ハロ注入部のためのアニーリングは、前記拡張注入部の場合より高い温度および長い時間実施される、請求項１３に記載の方法。
【請求項１６】
前記犠牲層（１０８）は、シリコン基板の上に形成される酸化物層をさらに含み、前記酸化物層は、約１５から約１００オングストロームの厚さで形成される、請求項１２に記載の方法。
【請求項１７】
前記ドーパント化学種の注入エネルギーは、前記ドーパント化学種のピーク濃度を前記酸化物層の中間付近に位置させるように選ばれる、請求項１６に記載の方法。
【請求項１８】
前記単結晶基板は、約１００オングストローム未満のシリコン厚さを有するシリコン・オン・インシュレータ（ＳＯＩ）デバイスのシリコン領域をさらに含む、請求項１１に記載の方法。
【請求項１９】
前記単結晶基板は、約２００オングストローム未満の厚さを有する電界効果トランジスタ（ＦＥＴ）デバイスのシリコン領域をさらに含む、請求項１１に記載の方法。
【請求項２０】
前記ドーパント化学種は、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）、ホウ素（Ｂ）およびホウ素フッ素（ＢＦ２）の少なくとも一つを含む、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体として、半導体デバイスプロセス加工に関する。より詳しくは、本発明は、犠牲注入層を用いて非晶質ではない超薄膜半導体デバイスを形成させるための方法に関する。
【背景技術】
【０００２】
シリコン基板中の極めて浅いｐ＋およびｎ＋ドープ化領域の形成は、集積回路中に用いられる金属酸化物半導体（ＭＯＳ）トランジスタおよびその他の半導体デバイスの製造において不可欠な工程である。ＭＯＳトランジスタのサイズをどこまでも縮小し続けるためには、トランジスタの水平方向および垂直方向のすべての寸法の小型化が必要である。従来の小型化の筋書きでは、ＭＯＳトランジスタのソースおよびドレイン領域を形成する接合部の深さは、ゲート長に伴って線形的に浅くなる。従って、今日の半導体製造工業では、十分に低いシート抵抗を有するｐ＋領域とｎ＋領域とのより浅い接合が求められている。
【０００３】
通常の半導体製造プロセスでは、イオン注入とそれに続く高速熱アニール（ＲＴＡ）などのアニールとによって、浅い接合が形成される。従来より、この技法の信頼性は３００乃至４００オングストローム（Å）の接合深さまでであることが知られている。３００または４００Åより浅い接合部の深さと、十分に低いシート抵抗との両方を有するドープ化領域を作り出す課題はより困難である。とりわけ、ｐ型の浅いドープ化領域の場合、この課題は、ホウ素の注入および拡散特性によって特に難しくなる。特にホウ素およびリンの場合、この点に関する重要な問題は、ドーパントチャネリングの制御、熱拡散の低下および過渡促進拡散の抑制を含む。さらに、良好なデバイス性能は、浅い領域の低いシート抵抗によって（すなわち、高い不純物濃度によって）のみ実現される。スケールダウンの主流は、総ドーパントレベルを多かれ少なかれ一定に保ちながらイオン注入エネルギーを低下させること、および高速熱アニールおよびスパイクアニールを導入することによって、ドーパント活性化レベルをあまり低下させずに累積使用熱量を減らすことであった。
【０００４】
特にｐ＋接合の場合、３００乃至４００Åより浅い接合深さになると、この通常のスケールダウン法は難しくなると予想される。大電流、低エネルギーイオン注入ビームを作り出す上での技術的な困難は、プラズマドーピング（あるいはプラズマ浸漬イオン注入と呼ばれる）の使用によって軽減することができる。注入を完全に回避する代替法も検討された。そのようなプロセスの例は、高速熱気相ドーピング、ガス浸漬レーザドーピング、およびＢＳＧ（ホウケイ酸ガラス）、ＰＳＧ（リンシリコンガラス）またはＡＳＧ（ヒ素シリコンガラス）膜からなどの固相高温拡散を含む。しかし、これらのプロセスはすべて、製造能力の点で一つ以上の問題に直面する。
【０００５】
超薄膜シリコン・オン・インシュレータ（ＳＯＩ）デバイス（例えばＳＯＩ厚さ＜１００Å）またはフィン電界効果トランジスタ（ＦｉｎＦＥＴ）（例えば厚さ＜２００Å）の作製では、デバイスシリコンが拡張部注入プロセスおよびハロ注入プロセスの結果として非晶質化しないように注意する必要がある。シリコンが埋め込み酸化物（ＢＯＸ）領域の底部まで非晶質化すると、シリコンは多結晶シリコンの形で「再成長」する（アニールに続いて）ことがある。さらに、そのような再成長は積層欠陥を作り出し、それによって、おそらくデバイスを短絡させる可能性がある。
【０００６】
通常の厚膜シリコン構造では、高用量注入を用いて低抵抗シリコンソース／ドレイン（Ｓ／Ｄ）拡張部を作り出し、非晶質化したシリコンは非晶質化先端部のシリコン格子から再成長する。しかし、これらの同じ高用量注入を超薄膜シリコン構造中でそのまま使用すると、シリコン層は完全に非晶質化し、残存するテンプレートがまったく存在しないので、低品質のエピタキシャルシリコンが固相再成長する結果になる。一般に、シリコンは、一つの連続結晶ではなく、多結晶シリコンまたは複数の結晶粒子として再成長する。この多結晶シリコンは、再成長した単結晶シリコンより高いシート抵抗を有し、デバイスは低いＩＯＮの問題に直面する。
【０００７】
完全非晶質化を防ぐ一つの可能な手法は、薄膜ＳＯＩの上に非ドープ化酸化物を堆積させることと、その後、酸化物を通して膜の中へ注入することとを含む。しかし、シリコン中の非晶質化部分をなくすと、ドーパントの大部分は注入工程後に酸化物中に残存する。従って、プロセス中にシリコンを非晶質化させずに、拡張部形成およびハロ形成用に所望の濃度のドーパントをシリコン中に導入することができることが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
非晶質でない超薄膜半導体デバイスを提供することである。
【課題を解決するための手段】
【０００９】
上記で考察した従来技術の欠点および欠陥は、半導体デバイスを形成させるための方法によって克服され、あるいは軽減される。実施態様の一例では、この方法は、単結晶基板上に犠牲層を定めることを含む。単結晶基板が実質的に非晶質化されない方法で、ドーパント化学種を犠牲層に注入する。前記ドーパント化学種を前記犠牲層から前記単結晶基板に移動させるように、犠牲層をアニールする。
【００１０】
例となる図面を参照するが、いくつかの図で同様な要素には同様な番号がつけられる。
【発明を実施するための最良の形態】
【００１１】
最近、酸化物層中に注入されたヒ素（Ａｓ）が、注入工程後にドーパント濃度の大部分が酸化物層中にあるかどうかに関わりなく、小量の熱アニール累積使用熱量で酸化物層から完全に外へ拡散することが見いだされた。ＢＦ２ドーパントの場合にも、同様な現象が観測された。例えば、単結晶シリコン上の３５Åの酸化物層に１ｋｅＶのヒ素注入が行われると、下地のシリコンの非晶質化は実質的に起こらない。さらに、続くアニーリング工程の間に、ヒ素ドーパントのほとんどすべては酸化物層から外に拡散することが見いだされた。従って、シリコンを非晶質化させずに低抵抗ソース／ドレイン（Ｓ／Ｄ）拡張部接合を作り出すための基礎としてこの技法を用いることができる。
【００１２】
Ｓ／Ｄ拡張部形成の場合と同じく、薄膜ＳＯＩデバイスは、ハロ注入工程の間に完全に非晶質化する可能性がある。これは、特に、通常ヒ素またはアンチモン注入であるＰＦＥＴハロ注入時に起こる可能性がある。ヒ素は約１×１０１４原子／ｃｍ２の用量でシリコンを非晶質化させ始め、アンチモン（Ｓｂ）は約５×１０１３原子／ｃｍ２で非晶質化させ始める。さらに、ヒ素ハロ注入は、例えば５０ｋｅＶなどの高いエネルギーで実行される。用量が非晶質化しきい値を超えると、得られる非晶質層の深さは約５００Åとなるが、この深さは薄膜ＳＯＩデバイス用には受け入れられない。デバイスがスケールダウンするにつれて、将来世代技術用にシリコン厚さは減少し、ハロ用量は増加するので、状況はさらに悪化する。
【００１３】
従って、ハロ注入による非晶質化を防ぐために、犠牲ドーパント層を用いる同じ原理を利用することができる。すなわち、薄膜酸化物層の中にハロ注入を実施し、その後、外へ拡散させることができる。しかし、この種類の注入の場合、酸化物層中に作り出される注入損傷の程度は、続く酸化物からシリコンへのドーパント拡散を促進するのに十分ではないことがある。従って、もっと多くの損傷を作り出すために、中性損傷発生化学種（例えばＳｉ、Ｇｅまたは場合によっては貴ガスなど）を酸化物に注入することもある。同じく、酸化物層からのより多くの拡散を促進するために注入されることがあるその他の化学種は、フッ素（Ｆ）およびインジウム（Ｉｎ）を含むが、それらに限定されない。
【００１４】
ハロ／拡張部注入物を酸化物層から拡散させることによって得られる別の重要な利点は、ハロ／拡張部がより急勾配になることである。詳しくは、この方法によって得られるハロプロフィルは、注入による広がりがなくなるので、高エネルギー注入されたハロと比べてはるかに低い標準偏差を有する。これは、翻って短チャネル効果を低下させ、デバイスをさらにスケールダウンさせることを可能にする。
【００１５】
完全空乏デバイス（シリコン厚さが２００〜３００Åより薄くなると生じる）では、名目チャネル長さでハロプロフィルは完全空乏である。空乏電荷の量はシリコン厚さに依存するので、薄膜Ｓｉデバイスのしきい値電圧はシリコン厚さに敏感になる。これは、ハロ注入によって薄いシリコン中より多くの用量が厚いシリコン中に配置されるため起こる。さらに、シリコンが薄くなるにつれて、ウエハ全体にわたるシリコン厚さの変動（特に３００ｍｍウエハの場合）が大きくなると予想される。拡散距離が最小シリコン厚さより短い限り、注入された酸化物からドーピングすれば、シリコン厚さに対するしきい値感度は低くなる。
【００１６】
従って、本発明の実施態様によれば、犠牲注入層を用いて非晶質ではない超薄膜半導体デバイスを形成させるための方法が開示される。より詳しくは、本方法は、超薄膜半導体（例えばシリコン、ゲルマニウム等）デバイス用の低抵抗Ｓ／Ｄ拡張部領域を作製するために実施することができる。本方法は、ハロ注入のためのドーピングの一様性の制御を提供し、それによって、改善された電圧しきい値（Ｖｔ）特性および短チャネル効果制御を生み出す上でさらに有用である。
【００１７】
簡単に述べると、標準的なゲート電極形成、スペーサ堆積およびエッチング工程の後に、各デバイス用のハロ領域および拡張部領域を、薄い犠牲材料（基板の酸化によって形成される酸化シリコン、または他の適当な堆積した材料または成長した材料など）で被覆する。次に、フォトレジストマスク中にドーピング用の適切な領域を開け、低エネルギー、浅いイオン注入によって、制御された用量のドーパントを上部犠牲薄膜中に導入する。フォトマスクを除去し、逆の種類のドーパント（ｎまたはｐ）用にフォトマスクを再び利用する。次に、アニール工程を使用してドーパントを犠牲層（例えば酸化物）から半導体材料中に移動させる。ハロ注入プロセスを望むなら、この工程を拡張部加工の前に実行する必要がある。次に、デバイスの複雑さに応じて必要な回数だけこの工程を使用することが可能である。
【００１８】
次に、一般論として、図１〜１１を参照すると、本方法論を利用する加工行程の例の断面図が示されている。これらの図は、シリコン・オン・インシュレータ基板上のＦＥＴデバイスの形成を示すが、結晶性基板中に非晶質領域を作り出すことなく基板中にドーパント化学種を注入することが望まれる他の種類のデバイスに、本方法論を適用することもできることは自明であろう。図１に示すように、ＳＯＩ基板などの薄い単結晶構造基板１０６の上にゲート誘電体１０２およびゲート１０４を備えるパターン化されたゲートスタック１００を形成させる。しかし、この場合にも、基板１０６は、例えばシリコン、ゲルマニウムまたはそれらの組み合わせなどの任意の適当な半導体材料であってよい。この出発構造は、例えばＳＯＩデバイスまたはＦｉｎＦＥＴであってよい。次に、図２に示すように、基板１０６およびゲートスタック１００の上に犠牲層１０８を形成させる。
【００１９】
基板１０６がシリコンなら、犠牲層１０８は、例として約１５〜１００Åの厚さまで成長した（または堆積した）薄い酸化物層を含んでよい。酸化物層の他に、犠牲層１０８は、例えば熱酸化、化学的気相堆積（ＣＶＤ）、プラズマ促進ＣＶＤ（ＰＥＣＶＤ）、および高密度プラズマ（ＨＤＰ）ＣＶＤなど、当分野で利用できる機構によって形成される窒化物膜、オキシ窒化物膜またはその他の誘電体膜であってよい。用いられる材料の種類にかかわらず、犠牲層材料は、注入によってドーパント化学種をドープされると、拡散用の固体供給源になる。
【００２０】
図３は、犠牲層１０８中へのハロ注入の例を示す。そのような注入の場合、注入エネルギーは、用量の大部分を犠牲層１０８に供給し、従って犠牲層１０８を通過して注入される用量を最小化して半導体基板１０６中の結晶損傷を防ぐように選ばれる。最初、デバイスはｎ型またはｐ型注入の一方用にパターン化され、次に、パターンは他方の極性のドーパント注入用に反転される。図３では、犠牲層内のドーパント用量の濃度を曲線でグラフ表示するが、これらの曲線から犠牲層の厚さの中間付近のピークドーパント濃度が分る。
【００２１】
既に説明したように、ある種の状況では、ハロ注入用のドーパント注入用量は、犠牲層１０８に（例えば酸化物層に）十分な損傷をもたらさないことがある。従って、図４には、不活性化学種（ＳｉまたはＧｅなど）も犠牲層１０８中に注入される追加注入工程の例を示す。次に、図５で、ドープ化犠牲層１０８は、ドーパント化学種の単結晶基板１０６中への拡散を促進してハロ領域１１０を作り出すようにアニールされる。ハロ領域１１０を適切に配置するために、アニーリング工程は拡張部アニールの場合より長く、高温になる。
【００２２】
図６を参照して、オーバーラップキャパシタンスおよび抵抗といった適切な素子特性を実現するために用いることができる拡張スペーサ１１２のオプションとしての形成を示す。スペーサ１１２の厚さは、デバイス要件によって定められる。しかし、ある種のアニール行程では（例えばＮＦＥＴ形成では）、スペーサは必要ないことがある。いずれにせよ、図７に拡張部注入を示すが、この場合、ハロ注入拡散供給源として用いられる同じ犠牲層１０８を、拡張部注入に用いてもよい。ハロ注入の場合と同じように、拡張部領域用のドーパントは、ドーパント用量の大部分を犠牲層１０８の中に配置するのに適切なエネルギーで注入され、好ましくは、約５×１０１４原子／ｃｍ２未満の用量が基板１０６の下地の半導体中の深さまで移動する。ＰＦＥＴ拡張部注入はＮＦＥＴ領域からマスクされ、逆の場合には逆になるようにマスクされる。従って、ＮＦＥＴ拡張部と、ＰＦＥＴ拡張部との両方を設けるために、注入プロセスを二回実行する。次に、図８に示すが、１１４に表されるように、拡張部ドーパント材料を犠牲層１０８から基板１０６中に移動させる。単独のアニール工程を用いて、ｎ型拡張部とｐ型拡張部との両方を移動させてよい。
【００２３】
ハロ注入および拡張部注入が非晶質ではない状態で完了したら、通常の加工技術に従ってデバイス作製を続行してよい。図９では、ソース／ドレインスペーサ１１６（例えば窒化物材料からの）を用いてソース／ドレインドーパント／注入部をゲートエッジから分離する。これによって、電気的接触のためのソース／ドレイン領域を維持しながら、拡張部ドーピングプロフィルおよびハロドーピングプロフィルによるデバイス制御が維持される。図１０では、犠牲層１０８の露出部分を除去し、例えば選択的エピタキシャル成長によって、ソース／ドレイン領域を追加のシリコン（または他の半導体）材料１１８で厚くする。これによって、既に注入したドーパントをすべて失わずに続くシリサイド形成用の領域が設けられる。同じく図１０に示したように、ゲート１０４を追加のドープ化多結晶シリコン材料で厚くしてもよい。最後に、Ｓ／Ｄ注入部をｎＦＥＴおよびＰＦＥＴデバイス用にパターン化し、次に、シリサイド領域１２０の形成の前にアニールする。
【００２４】
明らかなように、上記で説明した超薄型半導体構築物中の通常のデバイス作製の問題（すなわちシリコン結晶中への直接イオン注入）を、高濃度ドープ化低抵抗Ｓ／Ｄ拡張部の形成によって、注入部を非晶質化させる有害な効果なしに克服した。本方法をデバイスハロ注入に適用すると、通常の注入ドーピングで得ることができるものより良好な短チャネル効果（ＳＣＥ）デバイス特性を有する急峻なドーピングプロフィルが得られる。より精密なハロ形状および抵抗に起因するチップの個々のデバイス間の低下したＶｔ変動もデバイス動作を改善させる。
【００２５】
内部の注入ドーパントを下の半導体材料に拡散するための、薄い半導体層に直接接触する薄い犠牲層（酸化物層など）の使用は、ドープ化多結晶シリコンまたはＢＳＧなどの固体供給源からの拡散に似ているが、既存のプロセス中に組み込むのがはるかに容易である。例えば、注入部の位置のマスキングは、ＣＶＤ膜では比較的難しいが、注入部では比較的容易である。ドーパントの量および拡散の深さも、注入用量およびアニーリング処方によってより良好に制御することができる。材料は、半導体中の非晶質層をなくすことによって結晶性を維持し、拡散化学種を高濃度ドープすると低い抵抗を有するようになる。この方法がなければ、超薄膜デバイス材料は完全に非晶質化し、高い比抵抗の多粒子材料として再成長して、低品質のデバイス特性（例えばＩＯＮ／ＩＯＦＦ比）が得られる。
【００２６】
ハロ注入を用いてデバイスＶｔおよび短チャネル効果を制御する。超薄膜デバイスでは、このハロ注入が材料を非晶質化させ、その結果、低品質の抵抗および漏れの多い接合が得られることがある。注入を受けた犠牲層からのこの拡散の方法をハロ形成に用いることによって、ドーパントプロフィルは、注入される場合より急勾配になり、より良好な一様性を有し、その結果、改善された短チャネル効果が得られる。作製の困難さに起因して、半導体層の厚さは大きな比率で変化し（例えば２０ｎｍ膜で±５ｎｍ）、デバイスのＶｔ制御に影響を及ぼすことがある。酸化物から拡散したハロの使用によって、層の厚さに依存しないより浅いハロ分布が得られ、ひいては層の厚さからデバイスＶｔ一様性が改善される。
【００２７】
好ましい単数または複数の実施態様を参照して本発明を説明したが、本発明の範囲から逸脱することなくさまざまな変化を施すことができ、本発明の構成要素を均等物で置き換えることができることは、当業者には自明であろう。さらに、特定の状況または材料を本発明の教示に適応させるために、本発明の本質的な範囲から逸脱することなく多くの変更を施すことができる。従って、本発明は、本発明を実施するために考えられる最善の方法として開示される特定の実施態様に限定されるものではなく、請求項の範囲内に属するすべての実施態様を含むものとする。
【産業上の利用可能性】
【００２８】
本開示は、半導体デバイス加工の分野において、特に、ドーパント注入操作によって損傷を受けていない（非非晶質化）シリコン領域を有する超薄型半導体デバイス類の形成に産業上の利用可能性を有する。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施態様によって、犠牲注入層を用いて非晶質ではない超薄膜半導体デバイス類を形成させるための方法の例となる加工工程の断面図の例を示す。
【図２】本発明の実施態様によって、犠牲注入層を用いて非晶質ではない超薄膜半導体デバイス類を形成させるための方法の例となる加工工程の断面図の例を示す。
【図３】本発明の実施態様によって、犠牲注入層を用いて非晶質ではない超薄膜半導体デバイス類を形成させるための方法の例となる加工工程の断面図の例を示す。
【図４】本発明の実施態様によって、犠牲注入層を用いて非晶質ではない超薄膜半導体デバイス類を形成させるための方法の例となる加工工程の断面図の例を示す。
【図５】本発明の実施態様によって、犠牲注入層を用いて非晶質ではない超薄膜半導体デバイス類を形成させるための方法の例となる加工工程の断面図の例を示す。
【図６】本発明の実施態様によって、犠牲注入層を用いて非晶質ではない超薄膜半導体デバイス類を形成させるための方法の例となる加工工程の断面図の例を示す。
【図７】本発明の実施態様によって、犠牲注入層を用いて非晶質ではない超薄膜半導体デバイス類を形成させるための方法の例となる加工工程の断面図の例を示す。
【図８】本発明の実施態様によって、犠牲注入層を用いて非晶質ではない超薄膜半導体デバイス類を形成させるための方法の例となる加工工程の断面図の例を示す。
【図９】本発明の実施態様によって、犠牲注入層を用いて非晶質ではない超薄膜半導体デバイス類を形成させるための方法の例となる加工工程の断面図の例を示す。
【図１０】本発明の実施態様によって、犠牲注入層を用いて非晶質ではない超薄膜半導体デバイス類を形成させるための方法の例となる加工工程の断面図の例を示す。
【図１１】本発明の実施態様によって、犠牲注入層を用いて非晶質ではない超薄膜半導体デバイス類を形成させるための方法の例となる加工工程の断面図の例を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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