(57)【要約】半導体素子（１０）を形成する方法では、一の表面を有する基板（２０）を設け、絶縁層（２２）を基板（２０）の表面の上に形成し、第１パターニング済み導電層（３０）を絶縁層（２２）の上に形成し、第２パターニング済み導電層（３２）を第１パターニング済み導電層（３０）の上に形成し、パターニング済み非絶縁層（３４）を第２パターニング済み導電層（３２）の上に形成し、そして第１及び第２パターニング済み導電層（３０，３２）の一部分を選択的に除去して、半導体素子（１０）の切り欠き制御電極を形成する。
2007531268.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成される絶縁層と、
絶縁層の上に形成される制御電極と、を備え、制御電極は、
絶縁層の上に形成され、かつ第１横方向寸法を有する第１導電層と、
第１導電層の上に形成され、かつ第２横方向寸法を有する第２導電層と、
第２導電層の上に形成され、かつ第３横方向寸法を有する非絶縁層とを備え、
第３横方向寸法は第１横方向寸法よりも大きく、かつ第２横方向寸法よりも大きい、半導体素子。
【請求項２】
基板に形成されるソース／ドレイン領域をさらに備える、請求項１記載の半導体素子。
【請求項３】
基板の中にハロイオン注入領域をさらに備える、請求項１記載の半導体素子。
【請求項４】
非絶縁層はポリシリコンを含む、請求項１記載の半導体素子。
【請求項５】
第１導電層は、炭化タンタル、窒化タンタル、ニッケルシリサイド、タンタルシリサイド、コバルトシリサイド、またはタングステンの内の一つからなる、請求項１記載の半導体素子。
【請求項６】
第１導電層は、窒化チタン、レニウム、白金、酸化ルテニウム、ロジウムシリサイド、パラジウムシリサイド、または炭窒化タングステンの内の一つからなる、請求項１記載の半導体素子。
【請求項７】
第１導電層は１〜４０ナノメートルの間の厚さである、請求項１記載の半導体素子。
【請求項８】
第２導電層はシリコンゲルマニウムを含む、請求項１記載の半導体素子。
【請求項９】
第２導電層は、不純物ドープシリコンゲルマニウム、不純物ドープシリコン、不純物ドープ炭化シリコン、シリサイド、金属炭化物、または金属窒化物の内の一つからなる、請求項１記載の半導体素子。
【請求項１０】
絶縁層は、酸化ハフニウム、窒化アルミニウム、酸化アルミニウム、５酸化タンタル、チタン酸バリウム、アルミン酸ランタン、または酸化ジルコニウムの内の一つからなる、請求項１記載の半導体素子。
【請求項１１】
第３横方向寸法は、第１及び第２導電層の一部分を選択的に除去して切り欠きを制御電極の反対側面に形成することにより、第１横方向寸法及び第２横方向寸法よりも大きくなる、請求項１記載の半導体素子。
【請求項１２】
前記切り欠きは、第２導電層を選択的にエッチングし、及び第１導電層を選択的にエッチングすることにより形成される、請求項１１記載の半導体素子。
【請求項１３】
第１導電層の一部分は、第１導電層の一部分を酸化することにより除去される、請求項１１記載の半導体素子。
【請求項１４】
第２絶縁層が制御電極の切り欠きの中に、かつ反対側面に形成される、請求項１１記載の半導体素子。
【請求項１５】
制御電極の反対側面に、かつ切り欠きの中に位置する第２絶縁層の上に形成されるサイドウォールスペーサをさらに備える、請求項１３記載の半導体素子。
【請求項１６】
一の表面を有する基板を設ける工程と、
絶縁層を基板の前記表面の上に形成する工程と、
第１パターニング済み導電層を絶縁層の上に形成する工程と、
第２パターニング済み導電層を第１パターニング済み導電層の上に形成する工程と、
パターニング済み非絶縁層を第２パターニング済み導電層の上に形成する工程と、
第１及び第２パターニング済み導電層の一部分を選択的に除去して、半導体素子の切り欠き制御電極を形成する工程とを備える、半導体装置の製造方法。
【請求項１７】
ソース／ドレイン領域を基板に形成する工程をさらに備える、請求項１６記載の方法。
【請求項１８】
ハロイオン注入領域を基板に形成する工程をさらに備える、請求項１６記載の方法。
【請求項１９】
パターニング済み非絶縁層を形成する工程では、ポリシリコンから成るパターニング済み非絶縁層を形成する、請求項１６記載の方法。
【請求項２０】
第１パターニング済み導電層は、炭化タンタル、窒化タンタル、ニッケルシリサイド、タンタルシリサイド、コバルトシリサイド、またはタングステンの内の一つからなる、請求項１６記載の方法。
【請求項２１】
第１パターニング済み導電層は、窒化チタン、レニウム、白金、酸化ルテニウム、ロジウムシリサイド、パラジウムシリサイド、または炭窒化タングステンの内の一つからなる、請求項１６記載の方法。
【請求項２２】
第１パターニング済み導電層は１〜４０ナノメートルの間の厚さに形成される、請求項１６記載の方法。
【請求項２３】
第２パターニング済み導電層はシリコンゲルマニウムからなる、請求項１６記載の方法。
【請求項２４】
第２パターニング済み導電層は、不純物ドープシリコンゲルマニウム、不純物ドープシリコン、不純物ドープ炭化シリコン、シリサイド、金属炭化物、または金属窒化物の内の一つからなる、請求項１６記載の方法。
【請求項２５】
絶縁層は、酸化ハフニウム、窒化アルミニウム、酸化アルミニウム、５酸化タンタル、チタン酸バリウム、アルミン酸ランタン、または酸化ジルコニウムの内の一つ、或いはこれらの材料の組み合わせからなる、請求項１６記載の方法。
【請求項２６】
第１及び第２パターニング済み導電層の一部分を選択的に除去する工程は、更に、
第２パターニング済み導電層の露出横方向エッジの所定部分を選択的にエッチングする工程と、
第１パターニング済み導電層の露出部分を酸化する工程とを備える、請求項１６記載の方法。
【請求項２７】
第１及び第２パターニング済み導電層の一部分を選択的に除去する工程は更に、
第２パターニング済み導電層の露出横方向エッジの所定部分を選択的にエッチングする工程と、
第１パターニング済み導電層の露出部分を、ソフトエッチ半導体形成プロセスを使用して選択的にエッチングする工程とを備える、請求項１６記載の方法。
【請求項２８】
更に、第２絶縁層を、切り欠き制御電極の切り欠きの中に、かつ反対側面に形成する、請求項１６記載の方法。
【請求項２９】
更に、サイドウォールスペーサを、切り欠き制御電極の反対側面に、かつ切り欠きの中に位置する第２絶縁層の上に形成する、請求項１６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体素子に関し、特に制御電極に関する。
【背景技術】
【０００２】
ポリシリコン制御電極をエッチングする場合、ポリシリコン制御電極の下方の隅の部分を除去して制御電極をアンダーカットする、または制御電極に切り欠きを形成する。切り欠きを抑制することができない場合には、アンダーカットの量は未知であり、かつ予測することができないが、切り欠きを制御することができる場合には、切り欠きを設けることが望ましい。制御電極における切り欠きのサイズを予め求めておくことにより、ポリシリコン制御電極のゲート長及びミラー容量を望ましい形で減らすことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
素子寸法が小さくなると、Ｎ−ＭＯＳ素子及びＰ−ＭＯＳ素子の異なる閾値電圧（Ｖｔ）を制御する必要がある。更に、ゲート誘電体の厚さが小さくなると、ポリシリコン空乏化がポリシリコン制御電極に生じる。ポリシリコンに代わりに金属材料を制御電極として使用することによりポリシリコン空乏化を無くすことができる。更に、Ｎ−ＭＯＳ素子及びＰ−ＭＯＳ素子の所望の閾値電圧を設定するための適切な仕事関数レベルを有する金属材料が存在する。従って、この技術分野が金属制御電極の採用に向かうと、ポリシリコン制御電極をアンダーカットする利点が無くなる。従って、金属制御電極のゲート長及びミラー容量を制御性良く減らすことを可能にする必要がある。
【課題を解決するための手段】
【０００４】
一の実施形態では、第１導電層及び第２導電層の一部分を、例えばエッチングによって選択的に除去して切り欠きを形成する。好適には、除去する量は予め決定される。プロセスを使用して切り欠きを制御電極の反対側面に形成することができる。一の実施形態では、これらの切り欠きは、第２導電層を選択的にエッチングし、そして第１導電層を選択的にエッチングすることにより形成することができる。別の実施形態では、第１導電層の一部分は第１導電層の一部分を酸化することにより除去することができる。第２絶縁層はこれらの切り欠きの中に、かつ制御電極の反対側面に形成することができる。更に、サイドウォールスペーサは制御電極の反対側面に、かつ切り欠きの中に位置する第２絶縁層の上に形成することができる。
【発明を実施するための最良の形態】
【０００５】
本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【０００６】
図１に示すのは、半導体素子１０の一部分であり、半導体素子は半導体基板２０と、第１絶縁層２２と、第１非絶縁層２４と、導電層２６と、そして第２非絶縁層２８と、更に第２絶縁層２９と、を有する。これらの非絶縁層は半導体層または導電層とすることができる。半導体基板２０は、砒化ガリウム、シリコンゲルマニウム、シリコンオンインシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなどのようないずれかの半導体材料または材料の組み合わせ、及び上述した材料の組み合わせとすることができる。図示しないが、半導体基板２０は不純物ウェル（すなわち、Ｎウェル及びＰウェル）を含む。第１絶縁層２２は、高誘電率（ｈｉｇｈ−ｋ：高ｋ）材料（例えば、酸化ハフニウム（ＨｆＯ２）、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、５酸化タンタル（ＴａＯ５）、チタン酸バリウム（ＢａＴｉＯ３）、アルミン酸ランタン（ＬａＡｌＯ３）、または酸化ジルコニウム（ＺｒＯ２）、またはこのような材料の組み合わせ（例えば、酸化ハフニウム及び酸化ジルコニウムの積層体、酸化ハフニウム及び二酸化シリコンの積層体、及び酸化ハフニウム、酸化ジルコニウム、及び二酸化シリコンの積層体）などを含むいずれかの絶縁材料（例えば、二酸化シリコン）とすることができる。第１絶縁層２２は化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、物理気相成長法（ＰＶＤ）など、またはこれらの方法の組合せによって堆積させる、または熱成長させることができる。一の実施形態では、第１絶縁層は約４〜５ナノメートル（４０〜５０オングストローム）の酸化ハフニウムである。
【０００７】
第１非絶縁層２４は、形成する半導体素子の閾値電圧を設定するように選択される。所望の閾値電圧はＮ−ＭＯＳ半導体素子またはＰ−ＭＯＳ半導体素子のいずれが形成されるかによって変わる。Ｎ−ＭＯＳ素子の場合、第１非絶縁層２４は、炭化タンタル（ＴａＣ）、窒化タンタル（ＴａＮ）、ニッケルシリサイド（ＮｉＳｉ）、タンタルシリサイド（ＴａＳｉ）、コバルトシリサイド（ＣｏＳｉ）、タングステン（Ｗ）など、及びこれらの材料の組み合わせとすることができる。Ｐ−ＭＯＳ素子の場合、第１非絶縁層２４は、窒化チタン、レニウム（Ｒｅ）、白金（Ｐｔ）、酸化ルテニウム（ＲｕＯ２）、ロジウムシリサイド（ＲｈＳｉ）、パラジウムシリサイド（ＰｄＳｉ）、炭窒化タングステン（ＷＣｘＮｙ）など、及びこれらの材料の組み合わせとすることができる。一の実施形態では、第１非絶縁層２４は複数の材料の積層体とすることができ、この場合、２つの材料の仕事関数を組み合わせることによって半導体素子１０の所望の仕事関数を満たすことができる。例えば、第１の仕事関数を有する５ナノメートル厚さの材料、及び第２の仕事関数を有する５ナノメートル厚さの材料によって第１非絶縁層２４を形成して、第１非絶縁層２４が第１の仕事関数と第２の仕事関数との間の仕事関数を有するようにすることができる。第１非絶縁層２４は、ＣＶＤ、ＰＶＤ、ＡＬＤ、メッキ法など、及びこれらの方法の組合せによって形成することができる。一の実施形態では、第１導電層は約１〜４０ナノメートル（１０〜４００オングストローム）の厚さである。
【０００８】
第１導電層２６は不純物ドープシリコンゲルマニウム（ＳｉＧｅ）、不純物ドープシリコン（Ｓｉ）、不純物ドープ炭化シリコン（ＳｉＣ）、シリサイド、金属炭化物、金属窒化物など、またはこれらの材料の組み合わせとすることができる。第１導電層２６が不純物ドープ層である場合、第１導電層には、例えばｉｎ−ｓｉｔｕドープにより不純物を導入する、またはイオン注入法によるドープにより不純物を導入することができる。第１導電層２６は、ＣＶＤ、ＰＶＤ、ＡＬＤ、メッキ法など、及びこれらの方法の組合せによって形成することができる。一の実施形態では、第１導電層２６は約２５〜５０ナノメートル（２５０〜５００オングストローム）の厚さである。このような厚さではあるが、第１導電層２６は、以下の更なる説明の後に更に深く理解されるように、切り欠きの形成を可能にするために第１非絶縁層２４よりも厚いことが好ましい。
【０００９】
第２非絶縁層２８は、半導体材料（例えば、ポリシリコン）、いずれかの導電材料（例えば、タングステン）、またはこれらの材料の組み合わせとすることができる。第２非絶縁層２８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、メッキ法など、及びこれらの方法の組合せによって形成することができる。第２非絶縁層２８は、第１非絶縁層２４よりも厚く、かつ導電層２６よりも厚い。一の実施形態では、第２非絶縁層２８は約６０〜１２０ナノメートル（６００〜１２００オングストローム）の厚さである。
【００１０】
（任意に用いられる）第２絶縁層２９は第２非絶縁層２８の上に形成することができる。第２絶縁層２９は、図４に関して以下に議論する再酸化の実施形態を用いる場合に設けることが好ましい。第２絶縁層２９は窒化シリコンのようないずれかの絶縁材料とすることができる。第２絶縁層２９はＰＶＤ、ＣＶＤ、ＡＬＤ、メッキ法など、及びこれらの方法の組合せによって形成することができ、かつ約５〜３０ナノメートル（５０〜３００オングストローム）の厚さとすることができる。
【００１１】
第１絶縁層２２、第１非絶縁層２４、導電層２６、第２非絶縁層２８、及び第２絶縁層２９を形成した後、第１非絶縁層２４、導電層２６、第２非絶縁層２８、及び第２絶縁層２９を図２に示すようにパターニングする。一の実施形態では、フォトレジスト層（図示せず）を半導体素子１０の上に形成し、そしてパターニングする。フォトレジスト層を使用して第２絶縁層２９をパターニングする。第２絶縁層２９はハードマスクとしてのみ使用することができる、またはフォトレジスト層と一緒に使用して下地層（すなわち、第１非絶縁層２４、導電層２６、及び第２非絶縁層２８）をパターニングすることができる。フォトレジスト層をこの時点で除去する場合、この技術分野の当業者には公知のアッシングプロセスを使用することができる。パターニングを行なうと、第２絶縁層２９はパターニング済み絶縁層３５となる。パターニング済み絶縁層３５は後続の処理の間の反射防止コーティング（ＡＲＣ）として機能する。一の実施形態では、エッチングを行なって第１非絶縁層２４、導電層２６、第２非絶縁層２８、及び第２絶縁層２９を、従来のエッチング化学反応及びプロセスを使用してパターニングする。パターニングを行なうと、第１非絶縁層２４は第１パターニング済み導電層３０となり、導電層２６は第２パターニング済み導電層３２となり、そして第２非絶縁層２８はパターニング済み非絶縁層３４となる。第１パターニング済み導電層３０、第２パターニング済み導電層３２、及びパターニング済み非絶縁層３４は制御電極（ゲート電極）３１の各層を構成する。既に除去されていない場合（すなわち、第１非絶縁層２４、次に導電層２６または第２非絶縁層２８をパターニングするためにマスクとして使用される場合）、フォトレジスト層はアッシングプロセスを使用して除去することができる。第１絶縁層２２の内、制御電極３１の下に位置する部分はゲート誘電体として機能することになる。
【００１２】
図３に示すように、制御電極３１をパターニングした後、第２導電層３２の一部分を除去して切り欠き３６を形成する。別の表現をすると、第２導電層３２に、パターニング済み非絶縁層のような別の層に対して窪みを設ける。一の実施形態では、切り欠き３６は、パターニング済み導電層３２を第１パターニング済み導電層３０及びパターニング済み非絶縁層３４に対して選択的にエッチングすることにより形成される。従って、第１パターニング済み導電層３０及び第２パターニング済み導電層３２は、第２パターニング済み導電層３２の一部分に対する選択エッチングを可能にするために同じ材料であってはならない。一の実施形態では、第１パターニング済み導電層３０がいずれかの金属または合金であり、第２パターニング済み導電層３２が不純物ドープシリコンゲルマニウムであり、そしてパターニング済み非絶縁層３４がポリシリコンである場合、切り欠き３６を形成するために、４０ｍｌのＨＮＯ３＋２０ｍｌのＨ２Ｏ２＋５ｍｌの０．５％ＨＦを用いるウェットエッチング、または等方性プラズマエッチングを使用することができる。別の実施形態では、第１パターニング済み導電層３０がＴｉＮであり、第２パターニング済み導電層３２がＴａＮであり、そしてパターニング済み非絶縁層３４がポリシリコンである場合、Ａｉｒ  Ｐｒｏｄｕｃｔｓが販売するＡＣＴ（登録商標）９４０を使用して切り欠き３６を形成することができる、というのは、ＡＣＴ（登録商標）９４０は６５℃の温度でＴｉＮ及びＴａＮを約１：２０の割合でエッチングし、そして６５℃の温度でポリシリコン及びＴａＮを約１：１６の割合でエッチングする。
【００１３】
一の実施形態では、切り欠き３６を形成した後、図４に示すように、絶縁層４０が制御電極３１の露出壁に沿って形成される。パターニング済み絶縁層３５に使用する材料には通常、絶縁層４０を形成するためにここで使用する条件に当該材料を置いても酸化膜が形成されることがない。従って、酸化膜がパターニング済み絶縁層の上に形成されることはないが、異なる材料を使用すると、酸化膜が形成される可能性がある。パターニング済み絶縁層３５が設けられていない場合には、絶縁層４０がパターニング済み非絶縁層３４の上面に形成される。しかしながら、絶縁材料がパターニング済み非絶縁層３４の上面を覆うように形成されることがないようにして、後続のプロセスの間に制御電極３１とのコンタクトを可能にすることが望ましい。従って、パターニング済み非絶縁層３４の上面に絶縁材料が形成される場合、絶縁材料を除去する必要がある。しかしながら、この処理を行なうのは難しい。従って、パターニング済み絶縁層３５を設けるのが好ましい。
【００１４】
絶縁層４０は、再酸化プロセスによって形成することができ、このプロセスでは、半導体素子１０が７５０〜８５０℃の範囲の温度の酸素雰囲気に曝される。酸素雰囲気はドライ酸化雰囲気とすることができる。一の実施形態では、このプロセスは高速熱酸化（ＲＴＯ）プロセスとすることができる。絶縁層４０は、制御電極３１の側面を酸化することにより形成される。その結果、絶縁層４０は異なる絶縁材料を含む。例えば、パターニング済み非絶縁層３４が酸化されて第１酸化物材料が当該非絶縁層の露出壁に沿って形成され、第２パターニング済み導電層３２には第２酸化物材料が、側壁である当該導電層の露出壁に沿って形成され、そして第１パターニング済み導電層３０には第３酸化物材料が当該導電層の露出側壁に沿って形成される。当業者であれば理解できるように、異なる酸化物の間には或る領域が形成される可能性があり、当該領域は、これらの酸化物の間の遷移領域であり、当該領域には一つの酸化物から別の酸化物への遷移が生じることを意味する。第２パターニング済み導電層３２及び第１パターニング済み導電層３０の一部分が酸化物の形成のために使用される（図示せず）が、これらの層の内のほんの少しだけが酸化物に変換されるだけである。しかしながら、第１パターニング済み導電層３０の内、切り欠き３６によって露出する部分は、これらの露出部分が薄く、かつ切り欠き３６によって露出するので、再酸化プロセスの間に絶縁物に変換され、そして酸化物領域４１を形成することになる。酸化物領域４１は切り欠き３６の内部に位置する。従って、酸化物領域４１を形成することにより、第１パターニング済み導電層３０は、第２パターニング済み導電層３２の長さにほぼ等しい長さ（横方向寸法）を有するようになる。更に、パターニング済み非絶縁層３４は、第１パターニング済み導電層３０よりも長く、かつ第２パターニング済み導電層３２よりも長い長さを有するようになる。
【００１５】
別の実施形態では、第１パターニング済み導電層３０を図５に示すように後退させて切り欠き４５を形成することにより、第２パターニング済み導電層３２の長さを第１パターニング済み導電層３０の長さにほぼ等しくする。この実施形態では、パターニング済み非絶縁層３４も、第１パターニング済み導電層３０よりも長く、かつ第２パターニング済み導電層３２よりも長い長さを有する。或る実施形態では、第１導電層３０の露出横方向エッジを選択的にエッチングすることができる。一の実施形態では、後退させる処理は、ソフトエッチプロセスにより行なう。ソフトエッチプロセスは一の実施形態では、第１絶縁層２２、及び制御電極３１の他の層がエッチングされないように第１絶縁層２２及び他の層に対する選択性を示すドライエッチングである。一の実施形態では、ソフトエッチは希釈ガスを使用するエッチングプロセスである。第１絶縁層２２が二酸化シリコンであり、かつ第１パターニング済み導電層３０がＴａＳｉＮである一の実施形態では、ＨＢｒ／Ｃｌ２／Ｏ２／ＣＦ４を、ＲＦバイアスパワーが２５ワット未満のプラズマエッチングに使用することができる。第１絶縁層２２が酸化ハフニウムであり、かつ第１パターニング済み導電層３０がＴａＳｉＮ，ＴａＣ，ＴａＮ、またはこれらの材料の組み合わせである別の実施形態では、約１００ｓｃｃｍのＣｌ２を、約４ｍＴｏｒｒの圧力、約１０００ワットのソースパワー、及び約６０ワットのバイアスパワーのプラズマエッチングに使用することができる。別の実施形態では、ＡＲ／Ｃｌ２，ＳＦ６，ＢｌＣ３，またはＣｌ２を含むプラズマを使用して、酸化ハフニウムがエッチングされないように酸化ハフニウムに対して選択性を示すエッチングをＴａＣに対して行なうことができる。ここに記載するこれ以後の処理は、図４に示す構造から続く。しかしながら、同じ処理を図５の構造に対して適用することができる。
【００１６】
第１パターニング済み導電層３０を後退させた後、第１パターニング済み導電層は最初に形成される構造よりも短い長さを有し、これによって、形成される半導体素子のチャネル長が短くなり、かつミラー容量が小さくなる。更に、制御電極３１は、制御可能なプロセスによって形成される切り欠きを有する。切り欠きを設けることによって、一の実施形態では或る角度で行なわれるハロイオン注入（ｈａｌｏ  ｉｍｐｌａｎｔａｔｉｏｎ）が容易になる。ハロイオン注入を斜めの角度で行なうために、切り欠きは、原子を斜めの角度から第１絶縁層２２のみを通して行なうことができるように機能する。別の表現をすると、切り欠きを設けない場合には、ハロイオン注入領域を切り欠きを設けた場合に形成する場合のようにパターニング済み非絶縁層３４の下方から横方向にずっと離れた位置に形成する、ということができなくなる、というのは、切り欠きに元々存在していた材料がイオン注入を阻止するからである。従って、結果として得られるチャネルが長くなってしまう。
【００１７】
図６に示すように、切り欠き４３及び酸化膜領域４０を形成した後、ソースハロ（ｓｏｕｒｃｅ  ｈａｌｏ：ｈａｌｏイオン注入により形成されるソース）４６、ドレインハロ（ｄｒａｉｎ  ｈａｌｏ：ｈａｌｏイオン注入により形成されるドレイン）４８、ソースエクステンション４２、及びドレインエクステンション４４が半導体基板２０の内部に形成される。一の実施形態では、ソースハロ４６及びドレインハロ４８は斜めイオン注入により形成され、斜めイオン注入では、注入角度は半導体基板２０の法線に対して約２０〜４０度とすることができる。ドープ濃度は、ｎ型ドーパント（例えば、リン）またはｐ型ドーパント（例えば、ボロン）のいずれかを１立方センチメートル当たり約５Ｅ１７〜８Ｅ１８原子の範囲で含む濃度とすることができる。ソース／ドレインハロ４６，４８のドープタイプは、ソース／ドレインエクステンション４２，４４、及びディープソース／ドレイン領域５２，５４とは逆である。イオン注入が斜めから行なわれるので、ソースハロ４６及びドレインハロ４８の一部分は制御電極３１の一部分の下方に位置する。
【００１８】
ソースエクステンション４２及びドレインエクステンション４４は、イオン注入を半導体基板２０の表面の法線に対して０度の角度で、または或る角度から行なうことにより形成することができる。ソースエクステンション４２及びドレインエクステンション４４に使用されるドーパントは、ソースハロ４６及びドレインハロ４８に使用されるドーパントと同じとすることができるが、ソースエクステンション４２及びドレインエクステンション４４を形成するためのドープ濃度、従ってドーズ量には、ソースハロ４６及びドレインハロ４８を形成するためのものよりも高いドーズ量を使用することができる。一の実施形態では、ドープ濃度は、ｎ型ドーパント（例えば、リン）またはｐ型ドーパント（例えば、ボロン）のいずれかを１立方センチメートル当たり約１Ｅ１９〜５Ｅ２０原子の範囲で含む濃度とすることができる。
【００１９】
ソースハロ４６、ドレインハロ４８、ソースエクステンション４２、及びドレインエクステンション４４を形成した後、スペーサ５０を制御電極の側面に沿って形成し、そしてディープソース５２及びディープドレイン５４を半導体基板２０に形成する。スペーサ５０は切り欠きを埋めてしまうことが好ましい。スペーサ５０は、窒化シリコン（ＳｉｘＮｙ）のような絶縁層を、半導体素子１０を覆うように堆積させ、そして絶縁層を従来の化学反応を利用して異方性エッチングすることにより形成することができる。別の方法として、スペーサの他の実施形態及び構造を使用することができる。
【００２０】
ディープソース５２及びディープドレイン５４はスペーサ５０及び制御電極３１をマスクとして使用して形成される。ソースハロ４６、ドレインハロ４８、ソースエクステンション４２、及びドレインエクステンション４４を形成するために使用した同じドーパントを使用することができるが、ドーパント濃度はエクステンション４２，４４を形成するめに使用される濃度よりも高く、かつハロ４６，４８を形成するめに使用される濃度よりも高い。一の実施形態では、ドープ濃度は、ｎ型ドーパント（例えば、リン）またはｐ型ドーパント（例えば、ボロン）のいずれかを１立方センチメートル当たり約５Ｅ１９〜１Ｅ２１原子の範囲で含む濃度とすることができる。ソースエクステンション４２及びディープソース５２は、半導体素子１０のソース領域（電流電極）を構成し、そしてドレインエクステンション４４及びディープドレイン５４は、半導体素子１０のドレイン領域（電流電極）を構成する。
【００２１】
以上により、ハロイオン注入領域を有利な形で配置することによって短チャネル効果を更に生じ難くしながら、ミラー容量を小さくする方法が提示されてきたことが理解できるであろう。更に、半導体素子１０のチャネル長は複数層に関するエッチングプロセスのみを実行することにより得られるチャネル長よりも短いので、使用するリソグラフィプロセスでは、結果として得られるチャネル長をそのまま反映したパターンの形成を可能にする必要はない。別の表現をすると、結果として得られるチャネル長は、リソグラフィプロセスによって形成することができるパターンよりも短くすることができるので、古い世代のリソグラフィプロセスを、更に小さい構造の素子に適用する機会を増やすことができる。
【００２２】
これまでの明細書においては、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示される本発明の技術範囲から逸脱しない範囲において加え得ることが理解できる。例えば、ソース領域及びドレイン領域は入れ替えることができる、または対称にならないように構成することができる。従って、本明細書及び図は、本発明を制限するのではなく例示として捉えられるべきであり、従ってこのような変更の全ては本発明の技術範囲に含まれるべきものである。
【００２３】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及び効果、利点、または問題解決法をもたらし、またはさらに顕著にし得るいずれの要素（群）も、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。本明細書で使用されるように、「ａ」または「ａｎ」という用語は「ｏｎｅ（一つ）」、または「ｍｏｒｅ  ｔｈａｎ  ｏｎｅ（一つよりも多い）」、として定義される。更に、記述及び請求項の「ｆｒｏｎｔ」、「ｂａｃｋ」、「ｔｏｐ」、「ｂｏｔｔｏｍ」、「ｏｖｅｒ」、「ｕｎｄｅｒ」などの用語は、使用される場合には、表現上の目的で使用され、必ずしも恒久的な相対位置を表わすために使用されるのではない。このように使用される用語は適切な条件の下では入れ替え可能であるので、本明細書に記載する本発明の実施形態は、例えば、本明細書に例示する、または記載する配置を除く他の配置で動作することができることを理解されたい。更に、本明細書において使用するように、「ｌａｙｅｒ（層）」という単語は１つの層に制限されるのではなく、特に断らない限り、材料群から成る積層（２つ以上の、という意味）構造を含むことができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の或る実施形態による、半導体基板の上に形成される複数の層を有する半導体素子の一部分の断面図。
【図２】本発明の或る実施形態による、複数の層をパターニングした後の図１の半導体素子を示す断面図。
【図３】本発明の或る実施形態による、第１層に切り欠きを形成した後の図２の半導体素子を示す断面図。
【図４】本発明の或る実施形態による、絶縁層を形成した後の図３の半導体素子を示す断面図。
【図５】本発明の別の実施形態による、第２層に切り欠きを形成した後の図３の半導体素子を示す断面図。
【図６】本発明の或る実施形態による、ソース／ドレインエクステンション及びソース／ドレインハロを形成した後の図４の半導体素子を示す断面図。
【図７】本発明の或る実施形態による、サイドウォールスペーサ及びソース／ドレイン領域を形成した後の図６の半導体素子を示す断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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