(57)【要約】  半導体・オン・インシュレータ・トランジスタ４５が、バルクのシリコン基板１２から形成される。活性領域は基板１２上に画定され、単結晶である酸素リッチ型シリコン層は活性領域の頂部面に形成される。この酸素リッチ型シリコン層の上に、シリコンのエピタキシャル層が成長する。シリコンのエピタキシャル層が形成された後に、酸素リッチ型シリコン層が、該エピタキシャル層の少なくとも一部を単結晶シリコンとして残した状態にてシリコン酸化物２４に変換される。これは、高温水蒸気をエピタキシャル層に適用することにより実施される。得られたものがトランジスタ４５を形成するのに有用なシリコン・オン・インシュレータ構造体１０であり、該トランジスタにおいて、ゲート誘電体２６が残りの単結晶シリコン上に存在し、該ゲート２８はゲート誘電体２６上に存在し、かつ、ゲート２８の下側にある残りの単結晶シリコン内にチャネル３６が存在する。
2007520891.tif 000002
【特許請求の範囲】
【請求項１】
頂部面を有する活性領域を備えた基板を提供する工程と、
酸素リッチ型半導体材料層からなる第一の層を、前記頂部面上に形成する工程と、
前記第一の層に、半導体材料層からなる第二の層をエピタキシャル成長させる工程と、
前記第一の層を半導体酸化物の層に変換する工程と、
からなる方法。
【請求項２】
トランジスタのチャネルのために前記第二の層を用いてトランジスタを形成する工程を更に含む請求項１に記載の方法。
【請求項３】
前記酸素リッチ型半導体材料層は酸素が豊富なシリコンを含む請求項１に記載の方法。
【請求項４】
前記第二の層は単結晶シリコンからなる請求項１に記載の方法。
【請求項５】
頂部面を有する活性領域を備えた基板を提供する工程と、
酸素リッチ型シリコン層を前記頂部面上に形成する工程と、
前記酸素リッチ型シリコン層上に単結晶シリコン層をエピタキシャル成長させる工程と、
前記酸素リッチ型シリコン層をシリコン酸化物に変換する工程と、
からなる方法。
【請求項６】
前記変換工程は、前記単結晶シリコン層の上に高温水蒸気を導入する工程を含む請求項６に記載の方法。
【請求項７】
前記変換工程は、前記第二の層の頂部面に酸化物層を形成する工程を更に含む請求項６に記載の方法。
【請求項８】
前記第二の層の頂部面にある酸化物層の少なくとも一部を除去する工程と、
前記第二の層にゲート誘電体を形成する工程と、
をさらに含む請求項７に記載の方法。
【請求項９】
基板を提供する工程と、
前記基板の上に単結晶格子を有する第一の層であって半導体タイプの第一の材料と第二の材料とを含む第一の層を形成する工程と、
半導体タイプの第三の材料からなる第二の層を前記第一の層に直接エピタキシャル成長させる工程と、
前記第二の層をエピタキシャル成長させた後に、前記第一の層を絶縁層に変換させながら、反応物質を前記第二の層に直接適用することにより、該第二の層の少なくとも一部を半導体タイプのものとして維持する工程と、
からなり、
前記第二の材料は半導体タイプとは異なる第一のタイプであるとともに前記単結晶格子内の位置を占有している、方法。
【請求項１０】
前記第二の材料は前記第一の層の約３％未満である請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体加工方法に関し、より詳細には、ローカルな半導体・オン・インシュレータ（ｌｏｃａｌ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）（ＳＯＩ）を備えた半導体装置を形成する方法に関する。
【背景技術】
【０００２】
半導体・オン・インシュレータ（ＳＯＩ）装置は一般的には、バルク装置に比して優れた特性を有する。ＳＯＩ装置は典型的にはＳＯＩウェハを用いて形成され、半導体材料の層と、該半導体材料上に積層される酸化物層と、該酸化物層上に積層される半導体材料の別の層とを含む。半導体材料は、例えば、シリコン、シリコンゲルマニウム等のような広範囲にわたる種々のタイプの半導体材料であり得る。しかしながら、ＳＯＩウェハはバルクの半導体ウェハより高価である。更に、既存の回路デザインをバルクの基板からＳＯＩ基板へ変更するには費用も時間も要する。従って、より高品質のＳＯＩ装置を提供する一方で、所望の場合にはバルク基板のために構成された既存の回路デザインを使用することが可能な費用効率の高い方法を提供する必要性が存在している。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は上記した懸案を鑑みてなされたものである。
【課題を解決するための手段】
【０００４】
上述のように、ＳＯＩウェハは典型的にはバルクウェハより高価である。しかしながら、ＳＯＩ装置はバルク装置と比較して優れた特性を有する。更に、多くの既存のデザインはバルク装置を使用し、ＳＯＩウェハ上に形成するために、これら既存の装置をＳＯＩのデザインに変換することは、加工及びデザインの費用が高価になる。従って、本明細書に記載されている本発明の一実施形態は、バルクの半導体基板上に局所的な（即ち、ローカルな）ＳＯＩ領域を形成することを可能にする。この様式において、ローカルＳＯＩ領域は、装置の特性を改善するために必要とされるバルクウェハであって、同時に当該バルクウェハ上にバルクのデザインを組み込むことを可能にするバルクウェハ上に形成される。任意の数のローカルＳＯＩ領域がウェハ上に形成され、これらのＳＯＩ領域は任意の大きさである。一実施形態において、ＳＯＩ領域はバルクウェハ全体を覆うこともできる。
【発明を実施するための最良の形態】
【０００５】
本発明は、実施例により示されるが、以下に添付された図面により制限されるものではない。複数の図面において、同一の符号は同一の要素を示す。
図面中の要素は簡略化及び明瞭化のために示されたものであり、必ずしも寸法化されていないことを当業者は理解する。例えば、本発明の実施形態をより良く理解するために、図面中の幾らかの要素の寸法はその他の要素と比較して誇張されている。
【０００６】
図１は、半導体基板１２と、分離領域１４及び１６とを有する半導体装置１０の断面図を示す。一実施形態において、半導体基板１２はバルクのシリコン基板である。代替的な実施形態において、半導体基板１２は任意のタイプの材料の任意のタイプの基板である。例えば、基板１２は、シリコンゲルマニウム基板又はガリウムヒ素基板であり得る。図示された実施形態において、分離領域１４及び１６は半導体基板１２内に形成される。半導体基板１２の活性領域１１は半導体基板１２の半導体部分を含む。例えば、バルクシリコン基板の場合、図１の活性領域１１は、分離領域１４及び１６を囲む基板１２のシリコン部分を含む。
【０００７】
一実施形態において、分離領域１４及び１６は、従来の加工方法を使用して形成されたシャロートレンチアイソレーション（ＳＴＩ）領域である。一実施形態において、ＳＴＩ領域（例えば、分離領域１４及び１６）を形成している間、基板１２の活性領域１１の頂部面（即ち、頂部の露出面）は分離領域１４及び１６の頂部面と比較して陥没した状態（ｒｅｃｅｓｓｅｄ）となる。しかしながら、代替的な実施形態では、基板１２の活性領域１１の頂部面はリセスを形成可能であるか、或いは分離領域１４及び１６を形成した後に更にリセスを形成可能である。更に別の実施形態において、基板１２の活性領域１１の頂部面はリセスが形成された状態とはなっておらず、活性領域１１の頂部面が分離領域１４及び１６の頂部面とほぼ同一平面になっている。更に、分離領域１４及び１６は、例えば、ＬＯＣＯＳ（シリコンの部分酸化）領域のような任意のタイプの分離領域であり得る。分離領域１４及び１６は任意のタイプの従来法を用いて形成され得る。また、代替的な実施形態において、分離領域１４及び１６はこの時点には存在していないかもしれない。例えば、それらの領域は、以下に記載されるように、加工時に後から形成され得る。
【０００８】
図２は、基板１２の活性領域１１を覆う酸素リッチ型半導体層１８を形成した後の半導体装置１０の断面図を示す。一実施形態において、酸素リッチ型半導体層１８は、エピタキシャル成長した酸素リッチ型結晶シリコン層である。従って、本実施形態において、酸素リッチ型半導体層１８は単結晶シリコンを含む。代替的に、酸素リッチ型半導体層は例えば、シリコンゲルマニウムのようなその他の半導体材料を含み得る。また、代替的な実施形態において、酸素リッチ型半導体層１８はその他の方法を用いて形成され得る。例えば、シリコン層は酸素注入及び選択的なアニーリングを伴って形成され、酸素リッチ型シリコン層が形成される。代替的に、酸素リッチ型シリコン層は、基板１２上に堆積され（例えば、化学気相成長（ＣＶＤ）法を用いて）、続いてアリーリングされて該シリコンが再結晶される。一実施形態において、酸素リッチ型半導体層１８は、半導体（例えば、シリコン）結晶の２パーセントの量の酸素原子を含む。好ましくは、酸素リッチ型半導体層１８は３パーセント未満の量の酸素原子を含む。より好ましくは、酸素原子の量は、０．５乃至３パーセントの範囲であり得る。
【０００９】
図示された実施形態において、酸素リッチ型半導体層１８は分離領域１４及び１６の間であって、かつ基板１２のリセス部分上に形成される。一般的に、酸素リッチ型半導体層１８は基板１２の活性領域１１に形成される。即ち、酸素リッチ型半導体層１８は通常、基板１２の露出された部分に形成されるであろう。従って、図示された実施形態では、酸素リッチ型半導体層１８はまた、分離領域１４及び１６のいずれかの側に形成されることもある（図示しない）。一実施形態において、（例えば、分離領域１４及び１６のような）分離領域が未だ形成されていない場合には、酸素リッチ型半導体層１８は基板１２の全面に形成されるであろう。一実施形態において、酸素リッチ型半導体層１８は５乃至６０ナノメートルの厚みを有する。より好ましくは、厚みは１０乃至３０ナノメートルの範囲であり得る。
【００１０】
図３は酸素リッチ型半導体層１８上に半導体層２０が積層された後の半導体装置１０の断面図を示す。一実施形態において、半導体層２０はエピタキシャル成長したシリコン層である。従って、本実施形態において、半導体層２０は単結晶シリコンを含む。従って、このエピタキシャル成長したシリコン層は高性能装置を画定することを可能にする。代替的な実施形態において、半導体層２０は、例えば、シリコンゲルマニウム、ガリウムヒ素、シリコンカーバイド等又はそれらの任意の組み合わせのようなその他の半導体材料を含み得る。図示された実施形態において、半導体層２０は分離領域１４及び１６の間のであって、かつ酸素リッチ型半導体層１８上に形成され得る。一般的に、半導体層２０は酸素リッチ型半導体層１８の全ての部分を覆うように形成されるであろう。一実施形態において、半導体層２０は１０乃至１５０ナノメートルの範囲の厚みを有する。より好ましくは、厚みは２０乃至５０ナノメートルの範囲であり得る。一実施形態において、この厚みは得られる装置のチャネルの所望の厚み及び引き続く酸化時に消費される半導体層２０の量に基づいて選択され得る。
【００１１】
一実施形態において、半導体層２０は、（上述のように）選択的エピタキシーにより堆積され、従って、活性領域１１の酸素リッチ型半導体層１８の上にのみシリコンが成長する（そして、分離領域１４及び１６上には成長しない）。代替的な実施形態において、半導体層２０は、ブランケット（ｂｌａｎｋｅｔ）エピタキシーにより形成され得る。本実施形態において、半導体層２０はまた分離領域１４及び１６上にも堆積される。しかしながら、シリコンの場合、半導体層２０は単結晶シリコンよりもむしろポリシリコンを含む。分離領域１４及び１６の縁部に近接したところでは、該分離領域１４及び１６の表面のわずかな部分の上に活性領域１１を延びる単結晶の過成長したものが存在し得ることを明記したい。これは、得られたトランジスタのソース／ドレイン領域へのコンタクトを収容するより大きな空間を提供する。分離領域１４及び１６を覆う残りのポリシリコンは、単結晶シリコンに対して非常に選択的であるエッチングにより除去される。一般的に、ポリシリコンは単結晶シリコンよりはるかに速くエッチングされる。
【００１２】
図４は、酸素リッチ型半導体層１８から誘電体層２４への変換後の半導体装置１０の断面図を示す（該誘電体層は、半導体酸化物層或いは絶縁層としても参照され得る）。一実施形態において半導体装置１０は、例えば高温の水蒸気環境（例えば、９００℃乃至１１００℃のような温度）にて酸化される。この酸化により半導体層２０に積層された酸化物層２２が形成される。酸化工程時、半導体層２０の一部が消費され、従って図４に示される半導体層２０は図３の半導体層２０と比較して更に薄くなっていることを明記したい。半導体層２０の一部は消費されているが、半導体層２０の少なくとも一部は残った状態である。また、酸化工程時、酸素原子が酸素リッチ型半導体層１８に拡散し、内部酸化を誘導し、結果として酸素リッチ型半導体層１８が非晶質半導体酸化物層へと変換される。例えば、酸素リッチ型半導体層１８が酸素リッチ型シリコン層である場合、拡散した酸素原子は該層を非晶質シリコン酸化物層へと変換する。一実施形態において、酸化物層２２の厚みは８乃至１２０ナノメートルの範囲であり、一実施形態において、半導体層２０の半分未満が酸化工程時に消費される。
【００１３】
分離領域１４及び１６が図１に存在していない一実施形態において、分離領域１４及び１６は半導体層２０が形成された後であって酸化物層２２が形成される前に（例えば、従来の技術を用いて）形成され得ることを明記したい。代替的に、分離領域１４及び１６は、酸化物層２２が形成され、かつ酸素リッチ型半導体層１８が誘電体層２４へ変換された後に形成され得る。
【００１４】
図５は、酸化物層２２の少なくとも一部を除去した後の半導体装置１０の断面図を示す。一実施形態において、酸化物層２２の全てが、例えばＨＦ又はプラズマエッチングのような従来のエッチング工程を用いて除去される。従って、本実施形態において、次の層が半導体層２０上に直接形成される。代替的に、酸化物層２２が全く除去されないか、或いはその一部のみが除去され、それにより引き続く層が酸化物層２２の残りの部分上に形成される。
【００１５】
図５に示されるように、分離領域１４及び１６の間には、任意のタイプのトランジスタがその後に形成され得る絶縁層上に積層された半導体層を含むローカルＳＯＩ領域が形成されたことを明記したい。上述のように、ローカルＳＯＩ領域は、半導体層の下側にある酸素リッチ型半導体層を誘電体層又は絶縁層に変換することにより形成され得る。即ち、一実施形態において、単結晶格子を有する第一の層（例えば、酸素リッチ型半導体層１８）が基板１２上に形成され、ここで、第一の層が半導体タイプの第一の材料（例えば、シリコン等）と第二の材料（例えば、酸素等）を含み、第二の材料は半導体タイプとは異なる第一のタイプであり、単結晶格子内の位置を占有する。次に、第二の層（例えば、半導体層２０等）が第一の層上に直接的にエピタキシャル成長され、ここで第二の層は半導体タイプの第三の材料（例えば、シリコン等）を含む。第二の層をエピタキシャル成長させた後、第一の層は絶縁層（例えば、誘電体層２４等）に変換される一方、反応物質を第二の層に直接適用することにより第二の層の少なくとも一部が半導体タイプであるものとして保持される。例えば、反応物質は、高温水蒸気を含み得る。また、一実施形態において、第一の層（例えば、酸素リッチ型半導体層１８等）の第二の材料（例えば、酸素等）は第一の層の半導体材料（例えば、シリコン等）の結晶格子の約３％未満である。
【００１６】
図６は、半導体層２０上にゲート誘電体層２６を形成した後の半導体装置１０の断面図を示す。酸化物層２２が完全に除去されない場合には、図６の半導体層は、半導体層２０の残りの部分とゲート誘電体層２６との間に酸化物層２２の残りの部分（又は全て）を含み得ることを明記したい。ゲート誘電体層２６は、例えば酸化シリコン、酸窒化シリコン、窒化酸化物、酸化ハフニウム、酸化ジルコニウム、金属ケイ酸塩、金属酸窒化塩、金属−シリコン−酸窒化物、その他の金属酸化物、任意の高誘電率（Ｋ）材料、又はそれらの任意の組み合わせのようなゲート誘電体に適した一つ又は複数の任意の材料を含み得る。ゲート誘電体層２６は、原子層成長法（ＡＬＤ）、化学気相成長法（ＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、金属有機ＣＶＤ（ＭＯＣＶＤ）又は物理気相成長法（ＰＶＤ）のような従来からの堆積又は成長技術を用いて形成され得る。
【００１７】
図７はほぼ完全なトランジスタ４５が形成された後の半導体装置１０の断面図を示す。トランジスタ４５はゲート誘電体２６に積層されたゲート電極２８と、該ゲート電極２８及び積層するゲート誘電体２６に隣接するスペーサ３０と、を含む。ゲート誘電体２６、ゲート電極２８及びスペーサ３０の形成には従来法が使用可能であることを明記したい。また、任意のタイプの装置が形成可能であることも明記したい。一実施形態において、ゲート電極２８はポリシリコンゲート、金属ゲート、ケイ化物ゲート、又はそれらの任意の適切な組み合わせであり得る。例えば、ゲート電極２８が金属ゲートである場合、該ゲート電極２８は、窒化チタン、タンタルシリコン窒化物、任意の金属炭化物、ホウ化物、又はそれらの窒化物或いはそれらの任意の組み合わせを含み得る。ゲート電極２８は、複数の層からなるゲート電極スタックであり得ることも明記したい。スペーサ３０は当業者に周知のような任意の適切なスペーサであり得る。例えば、スペーサ３０は、二酸化シリコン、窒化シリコン、シリコンゲルマニウム等を含み得る。スペーサ３０は、組み合わせた材料を含み得ることを明記したい。例えば、ライナ（ｌｉｎｅｒ）層（図示しない）を使用可能である。
【００１８】
トランジスタ４５は、半導体層２０に形成されたソース／ドレイン領域３２及び３４を含み、該ソース／ドレイン領域３２及び３４はスペーサ３０の下側に延びており、ゲート電極２８の下側に空間的に延びている可能性もある。従って、チャネル領域３６はゲート電極２８の下側であり、かつソース／ドレイン領域３２及び３４の間に位置する半導体層２０の残りの部分に形成され、それによりソース／ドレイン領域３２及び３４はチャネル領域３６から横方向に離間している。ソース／ドレイン領域３２及び３４の各々は、半導体層２０を更に深く延びるとともにスペーサ３０により定義される深いソース／ドレイン領域を含み、かつ該深いソース／ドレイン領域からスペーサ３０の下側にて横方向に延びるとともにゲート電極２８の下側を空間的に延び得る延長領域を含む。一実施形態において、当業者に周知のように、延長領域は、スペーサ３０が形成される前に埋め込まれ、深いソース／ドレイン領域はスペーサ３０が形成された後に埋め込まれる。図示された実施形態において、ソース／ドレイン領域３２及び３４の深いソース／ドレイン領域は誘電体層２４まで全ての方向に延びていることを明記したい。従って、この実施形態において、ソース／ドレイン領域３２及び３４の深さは半導体層２０の厚みに対応する。しかしながら、代替的な実施形態において、ソース／ドレイン領域３２及び３４の深いソース／ドレイン領域は誘電体層２４まで完全には延びていない。
【００１９】
図示された実施形態において、誘電体層２４は分離領域１４及び１６の間であり、かつソース／ドレイン領域３２及び３４の下側に延びていることを明記したい。これによりソース／ドレイン領域３２及び３４の電気的な絶縁が改善される。この様式において、ソース／ドレイン領域３２及び３４の間のパンチスルー効果は低減されるか、或いは最小限に留められる。これはまた、より短いゲート長にて、得られたトランジスタの性能を改善する。
【００２０】
代替的な実施形態において、ゲート電極２８及びスペーサ３０が形成された後であって、ソース／ドレイン領域３２及び３４が形成される前に、ゲート電極２８（スペーサ３０と分離領域１４及び１６との間である）のいずれかの側にて半導体層２０及び誘電体層２４の領域を除去するために異方性エッチングが実施される。異方性エッチングの後、リセス領域は、ソース／ドレイン領域を形成するために選択的半導体エピタキシャル法により回復される。この半導体エピタキシャル法は、例えば、シリコン、ドープされたシリコン、シリコンゲルマニウム、ドープされたシリコンゲルマニウム、シリコン炭素、ドープされたシリコン炭素、シリコン炭素ゲルマニウム、ドープされたシリコン炭素ゲルマニウム等を用いて実施され得る。この代替的な実施形態は、（例えば、ソース／ドレイン領域３２及び３４と比較して）より深いソース／ドレイン領域を可能にし、よってより低いシート抵抗を可能にする。しかしながら、この実施形態においては、ソース／ドレイン領域は下側に誘電体層（例えば誘電体層２４）を含んでおらず、従ってより強いパンチスルー効果を有する。
【００２１】
図８は、本発明の代替的な実施形態に従うほぼ完全なトランジスタ４７を形成後の半導体装置１０の断面図を示す（同様の符号は同様の要素を示す）。図８のトランジスタ４７は図７のトランジスタ４５に類似するが、ゲート電極２８及びスペーサ３０に加え、トランジスタ４７はまた、スペーサ３０に隣接するスペーサ３８及びソース／ドレイン領域３２及び３４に積層された隆起したソース／ドレイン４０及び４２を有する（ゲート誘電体２６、ゲート電極２８、スペーサ３０、及びソース／ドレイン領域３２及び３４に関する上記記載は図８を参照してここでも当てはまることを明記したい）。スペーサ３８はスペーサ３０に類似する任意のタイプの材料から形成され、かつ材料の組み合わせを含む。一実施形態において、隆起したソース／ドレイン４０及び４２は、選択的半導体エピタキシャル法を用いて形成され得る。この半導体エピタキシャル法は、例えば、シリコン、ドープされたシリコン、シリコンゲルマニウム、ドープされたシリコンゲルマニウム、シリコン炭素、ドープされたシリコン炭素、シリコン炭素ゲルマニウム、ドープされたシリコン炭素ゲルマニウム等を用いて実施され得る。一実施形態において、隆起したソース／ドレイン４０及び４２は、チャネルからコンタクトまでの外部抵抗を低減するために形成される（隆起したソース／ドレイン４０及び４２はまた上昇ソース／ドレイン４０及び４２として参照され得ることも明記したい）。一実施形態において、深いソース／ドレインのインプラントは、スペーサ３８が形成された後であり、かつ上昇ソース／ドレイン４０及び４２が形成される前又は後のいずれかにて実施され得る。
【００２２】
図７及び８のほぼ完全な装置（即ち、それぞれトランジスタ４５及び４７）を形成した後、当業者に周知の引き続く工程が、装置を完全に完成し、そして、例えば集積回路を形成するために実施され得る。また、トランジスタ４５及び４７の形成において、上記工程に加えてその他の工程も実施され得ることを明記したい。例えば、代替的な実施形態（図示しない）において、基板１２内部の分離領域１４及び１６の間にウェル領域を形成するためにウェルの埋め込みが実施され得る。一実施形態において、このウェルの埋め込みはゲート誘電体層２６を形成する前に実施され得る。ウェル領域は装置の性能を改善するために周知の埋め込み工程を用いて形成される。また、ウェルの埋め込みは装置のしきい電圧に影響を与えるべく半導体層２０に埋め込まれることを明記したい。同様に、更なる埋め込みが実施され得るか、或いは上記これらの埋め込みが別々に実施され得る。
【００２３】
図７及び８は、分離領域１４及び１６の間に形成されたローカルＳＯＩ領域に形成され得る装置のタイプの二つの例（例えば、トランジスタ４５及び４７）のみを提供しているが、代替的な実施形態がローカルＳＯＩ領域にて任意のタイプの装置を形成可能であることを明記したい。例えば、一実施形態において、酸化物層２２を除去した後に、ＦｉｎＦＥＴ装置のフィンが半導体層２０を用いて形成され得る。
【００２４】
従って、本発明の実施形態がローカルＳＯＩ領域を形成することによってバルクの半導体基板上により高性能のＳＯＩ装置を集積化させることが可能である方法を理解できるであろう。ローカルＳＯＩ領域に形成された装置はまた、例えば下側にある誘電体層（例えば誘電体層２４）によって改善された特性を生ずるであろう。
【００２５】
上述の明細書において、本発明は特殊な実施形態を参照して記載されてきた。しかしながら、種々の修正及び変更が、以下の特許請求の範囲に記載された本発明の範囲を逸脱することなくなされることを当業者は理解する。従って、明細書及び図面は、本発明を制限するというよりはむしろ例示的なものとしてみなされるべきであり、そのような上記修正の全てが本発明の範囲内に含まれることが意図されている。
【００２６】
利益、その他の利点及び課題の解決手段が特殊な実施形態に関して上述のように記載されてきた。しかしながら、利益、利点、課題の解決手段及び、任意の利益、利点或いは起こり得るまたはさらに記載された解決手段の原因となる任意の要素は、任意の請求項又は全ての請求項の、決定的な、必要とされる、若しくは本質的な特徴或いは要素として解釈されるべきではない。本明細書にて使用されているように、「〜からなる。（ｃｏｍｐｒｉｓｅｓ）」「〜からなる（ｃｏｍｐｒｉｓｉｎｇ）」なる用語又はそれらの任意のその他変形した用語は、包括的な包含をカバーすることを意図されており、それにより、列記された要素を含む工程、方法、部品または要素は、それらの要素のみを含むのではなく、列記されていないその他の要素、或いは該工程、方法、部品又は装置に生来的なその他の要素も含み得る。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態に従う分離領域を有する半導体基板の断面図を示す。
【図２】本発明の一実施形態に従い、局所的な分離領域の間であって、かつ基板上に酸素リッチ型半導体層を形成した後の、図１の半導体基板の断面図を示す。
【図３】本発明の一実施形態に従い、酸素リッチ型半導体層上に半導体層を積層した後の、図２の半導体基板の断面図を示す。
【図４】本発明の一実施形態に従い、半導体層上に積層された酸化物層の形成が得られる酸素リッチ型半導体層の誘電体層への変換の後の、図３の半導体基板の断面図を示す。
【図５】本発明の一実施形態に従い、半導体層上の酸化物層の少なくとも一部を除去した後の、図４の半導体基板の断面図を示す。
【図６】本発明の一実施形態に従い、半導体層上に積層されたゲート誘電体層の形成の後の、図５の半導体基板の断面図を示す。
【図７】本発明の一実施形態に従い、ほぼ完全に半導体装置が形成された後の、図６の半導体基板の断面図を示す。
【図８】本発明の代替的な実施形態に従う、隆起したソース／ドレインを有するほぼ完全に半導体装置が形成された後の、図６の半導体基板の断面図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007520891.tif 000007
【図６】
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【図７】
2007520891.tif 000009
【図８】
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【国際調査報告】
2007520891.tif 000011