(57)【要約】【課題】  トランジスタ本体として働く垂直方向のシリコン「フィン」を用いて、低い接触抵抗を持つ高密度の垂直型Ｆｉｎ−ＦＥＴデバイスを生成すること。【解決手段】  低い接触抵抗を示す新しいクラスの高密度の垂直型Ｆｉｎ−ＦＥＴデバイスが説明される。これらの垂直型Ｆｉｎ−ＦＥＴデバイスは、トランジスタ本体として働く垂直方向のシリコン「フィン」（１２Ａ）を有する。ドープされたソース領域及びドレイン領域（２６Ａ、２８Ａ）が、それぞれフィン（１２Ａ）の下部及び上部内に形成される。ゲート（２４Ａ、２４Ｂ）が、フィンの側壁に沿って形成される。適切なバイアスがゲート（２４Ａ、２４Ｂ）に印加されると、電流は、ソース領域（２６Ａ）とドレイン領域（２８Ａ）との間で、フィン（１２Ａ）を通して垂直方向に流れる。ｐＦＥＴ、ｎＦＥＴ、マルチ・フィン、シングル・フィン、マルチ・ゲート、及びダブルゲートの垂直型Ｆｉｎ−ＦＥＴを同時に形成するための統合プロセスが説明される。【選択図】      図８
2007520883.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体層（４）上に配置された少なくとも１つの垂直方向半導体フィン（１２Ａ）と、
それぞれが前記少なくとも１つの半導体フィン（１２Ａ）の上部及び下部内にあるドープされたソース領域（２６Ａ）及びドレイン領域（２８Ａ）と、
前記少なくとも１つの半導体フィン（１２Ａ）の垂直方向側壁に沿って配置され、薄いゲート絶縁体（２２）によって分離されたゲート導体（２４Ａ、２４Ｂ）と
を有することを特徴とする垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項２】
前記少なくとも１つの半導体フィン（１２Ａ）の両側で前記ソース領域（２６Ａ）に接触するソース導体（１８Ａ、１８Ｂ）と、
少なくとも１つのソース導体（１８Ａ、１８Ｂ）に接続された少なくとも１つのソース・コンタクト（３８Ａ）と、
前記少なくとも１つの半導体フィン（１２Ａ）の前記ドレイン領域（２８Ａ）に接続された少なくとも１つのドレイン・コンタクト（４０Ａ）と、
前記ソース領域（２６Ａ）と前記ドレイン領域（２８Ａ）との間の、前記フィン（１２Ａ）内の垂直方向チャネル領域と、
少なくとも１つのゲート導体（２４Ａ、２４Ｂ）に接続された少なくとも１つのゲート・コンタクト（４２Ａ）と
を有することを特徴とする、請求項１に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項３】
前記少なくとも１つのゲート・コンタクト（４２Ａ）が、前記同じフィン（１２Ａ）の両側で２つのゲート導体（２４Ａ、２４Ｂ）に接続されている、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項４】
互いに異なるものであり、各々が前記同じフィン（１２Ａ）の両側でそれぞれのゲート導体（２４Ａ、２４Ｂ）に接続された、２つのゲート・コンタクト（４２ＡＡ、４２ＢＢ）をさらに有することを特徴とする、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項５】
前記少なくとも１つのドレイン・コンタクト（４０Ａ）が、前記同じフィン（１２Ａ）の両側で少なくとも２つのソース導体（１８Ａ、１８Ｂ）に接続された、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項６】
前記ゲート導体（２４Ａ、２４Ｂ）が、前記少なくとも１つのフィン（１２Ａ）内の前記ソース領域（２６Ａ）と前記ドレイン領域（２８Ａ）との間の垂直方向距離にわたって延びる、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項７】
少なくとも２つの垂直方向フィン（図１８の１１２Ａ、１１２Ｂ）をさらに有することを特徴とする、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項８】
前記少なくとも１つのドレイン・コンタクト（図１５の４０Ａ）が、前記少なくとも１つのフィン（１２Ａ）を超えて横方向に延びる、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項９】
前記ソース導体（１８Ａ、１８Ｂ）がｎ＋ドープされ、
前記ゲート導体（２４Ａ、２４Ｂ）がｎ＋ドープされ、
前記ソース領域（２６Ａ）及びドレイン領域（２６Ｂ）がｎ＋ドープされ、
前記チャネルが、ｐ＋ドープされているか又は真性半導体の前記フィン（１２Ａ）である、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項１０】
前記ソース導体（１８Ａ、１８Ｂ）がｐ＋ドープされ、
前記ゲート導体（２４Ａ、２４Ｂ）がｐ＋ドープされ、
前記ソース領域（２６Ａ）及び前記ドレイン領域（２６Ｂ）がｐ＋ドープされ、
前記垂直型Ｆｉｎ−ＦＥＴ半導体デバイスがｐＦＥＴデバイスであり、
前記チャネルが、ｐ＋ドープされているか又は真性半導体の前記フィン（１２Ａ）である、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項１１】
前記絶縁体層（４）がＳＯＩ基板の埋込酸化物層（ＢＯＸ）である、請求項１に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項１２】
前記垂直型Ｆｉｎ−ＦＥＴ半導体デバイスがＣＭＯＳ回路の一部である、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項１３】
前記垂直型Ｆｉｎ−ＦＥＴ半導体デバイスが集積回路デバイスの一部である、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項１４】
前記ゲート導体（２４Ａ、２４Ｂ）に印加されたバイアス電圧に応答して、前記チャネル領域において、前記ゲート絶縁体（２２）に隣接して前記ソース領域（２６Ａ）と前記ドレイン領域（２８Ａ）との間に延びるチャネルが形成される、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項１５】
ＳＯＩ基板のシリコン層（６）内に形成された薄い垂直方向シリコン・フィン（１２Ａ）と、
それぞれが前記フィンのそれぞれ下部及び上部内に形成された、ドープされたソース領域（２６Ａ）及びドレイン領域（２８Ａ）と、
前記フィン（１２Ａ）の両側の垂直方向側壁に沿って配置され、薄いゲート絶縁体（２２）によって該フィンから分離され、前記ソース領域（２６Ａ）と前記ドレイン領域（２６Ｂ）との間の垂直方向距離にわたって延びる、１対のゲート導体（２４Ａ、２４Ｂ）と、
前記フィン（１２Ａ）の両側で前記ソース領域（２６Ａ）と並んで、該ソース領域（２６Ａ）と接触した状態で配置された１対のソース導体（１８Ａ、１８Ｂ）と、
前記ドレイン領域（２８Ａ）に接続されたドレイン・コンタクト（４０Ａ）と、
前記ソース導体（１８Ａ、１８Ｂ）に接続されたソース・コンタクト（３８Ａ）と、
少なくとも１つのゲート導体（２４Ａ）に接続された少なくとも１つのゲート・コンタクト（４２Ａ）と
を有することを特徴とする垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項１６】
前記少なくとも１つのゲート・コンタクト（４２Ａ）が両方のゲート導体（２４Ａ、２４Ｂ）に接続された、請求項１４に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項１７】
前記少なくとも１つのゲート・コンタクト（４２ＡＡ）が一方のゲート導体（２４Ａ）に接続され、
第２のゲート・コンタクト（４２ＡＢ）が、前記同じフィン（１２Ａ）の反対側にあるもう一方のゲート導体（２４Ｂ）に接続された、
請求項１５に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項１８】
前記ドレイン・コンタクト（図１５の４０Ａ）が、前記フィン（１２Ａ）を超えて横方向に延びる、請求項１５に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項１９】
前記少なくとも１つのゲート・コンタクト（４２Ａ）は、それぞれのシリサイド・ゲート・コンタクト構造体（３２Ａ、３２Ｂ）を介して、前記少なくとも１つのゲート導体（２４Ａ）に接続され、
前記ソース・コンタクト（３８Ａ）は、シリサイド・ソース・コンタクト構造体３４Ａ、３４Ｂを介して、前記ソース導体（１８Ａ、１８Ｂ）に接続された、
請求項１５に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項２０】
垂直型Ｆｉｎ−ＦＥＴ半導体デバイスを形成する方法であって、
絶縁体層（４）の上に配置された半導体層（６）を有する半導体基板を準備するステップと、
前記半導体層を通って前記絶縁体層（４）まで、平行なトレンチ（１０Ａ、１０Ｂ）をエッチングすることによって、該絶縁体層（４）の上部に垂直方向半導体フィン（１２Ａ）を形成するステップと、
前記トレンチ（１０Ａ、１０Ｂ）の下部にドープされた導体（１８Ａ、１８Ｂ）を選択的に堆積させて、前記ドープされたソース導体が前記フィンの下部に接触するようにするステップと、
前記ドープされた導体（１８Ａ、１８Ｂ）の上にソース絶縁体（２０Ａ、２０Ｂ）を形成するステップと、
前記トレンチの側壁に沿ってゲート絶縁体（２２）を形成するステップと、
前記ドープされた導体から前記フィン（１２Ａ）の下部内にドーパントを熱的に打ち込み、該フィン（１２Ａ）内にソース領域（２６Ａ）を形成するステップと、
前記フィン（１２Ａ）の垂直方向側壁に沿って、前記ゲート絶縁体（２２）によって離間配置されたゲート導体（２４Ａ、２４Ｂ）を形成するステップと、
前記フィン（１２Ａ）の上部をドープし、内部にドレイン領域（２８Ａ）を形成するステップと、
前記トレンチ（１０Ａ、１０Ｂ）の露出された側壁、フィン（１２Ａ）、及びゲート導体（２４Ａ、２４Ｂ）に沿って、側壁スペーサ（３０）を形成するステップと、
前記ソース絶縁体をエッチバックして、前記下にあるドープされたソース導体を露出させるステップと、
前記ソース導体及び前記ゲート導体の露出された部分内にシリサイドを形成するステップと、
前記トレンチを酸化物トレンチ充填物で充填し、平坦化するステップと、
選択エッチング、金属の充填、及び化学機械研磨のダマシン・プロセスによって、金属のソース、ドレイン、及びゲート・コンタクトを形成するステップと
を特徴とする方法。
【請求項２１】
ソース領域（２６Ａ）及びドレイン領域（２８Ａ）を形成する前記ステップが、前記フィン（１２Ａ）内に、前記ソース領域（２６Ａ）と前記ドレイン領域（２８Ａ）との間に延びるチャネル領域を実効的に形成する、請求項２０に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイスを形成する方法。
【請求項２２】
前記半導体基板がシリコン・オン・インシュレータ（ＳＯＩ）基板である、請求項２０に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイスを形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイス、より具体的には、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）デバイス、さらに具体的には、垂直型ＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
１９６５年、当時のＦａｉｒｃｈｉｌｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒにおける研究開発部門の長であったＧｏｒｄｏｎ  Ｍｏｏｒｅ博士は、１９５０年代後半における最初の集積回路の形成以来、集積回路ごとのトランジスタ・デバイスの数が、２〜３年毎に倍増してきており、当分の間その傾向が続くと予想されるとの所見を述べた。この所見は、業界誌によって、「ムーアの法則」と呼ばれた。多くの基本的障害について悲観的な予測にもかかわらず、業界における半導体密度の増大に向けた継続的で不屈の努力により、ほぼ４０年後の現在、Ｍｏｏｒｅ博士の予言的所見が事実上肯定され、当分の間、依然としてその傾向が衰えずに続くことが予想される。集積回路の密度を増大させるために、半導体デバイスのサイズを減少させるプロセスは、一般に「スケーリング」と呼ばれる。
【０００３】
半導体ＭＯＳ（金属酸化膜半導体）デバイスをスケーリングする現行の努力は、より高い集積回路のパッキング密度に寄与するだけでなく、集積回路の性能をも改善する。スケーリング・プロセスが、現在利用可能なＭＯＳテクノロジー及び技術の物理的限界に向けて進んでいるので、デバイスのサイズをさらに減少させ、デバイス性能を高めるために、新しいテクノロジー及び技術が開発されている。ＭＯＳデバイスのサイズが減少するにつれて、種々の分野において、ソース／ドレインの接触抵抗及び通電容量などの大きな問題が生じる。少なくともこれら２つの領域において、極めて小さいサイズは、性能に不利に働く傾向がある。
【０００４】
極めて小さい幾何学形状のＦＥＴの通電容量を改善するために用いられてきた１つの手法は、「ダブルゲート」（ここでは、デュアルゲートとも呼ばれる）トランジスタを形成するというものである。原則的に、ダブルゲート・トランジスタは、２つのトランジスタが並列に働くようなものであり、これにより、ソースとドレインとの間の電流フローが改善される。２つの主要なタイプのダブルゲート・トランジスタ、すなわちプレーナ型ダブルゲート・トランジスタ及びダブルゲートＦｉｎ−ＦＥＴが示された。
【０００５】
プレーナ型ダブルゲートＦＥＴは、これが、両端部にあるソース及びドレイン、並びにソースとドレインとの間のチャネルを備えた水平方向の「プレーナ型」トランジスタ本体を有するという点で、従来のシングルゲート・トランジスタと大して違わない。しかしながら、シングルゲート・トランジスタとは違って、プレーナ型ダブルゲートＦＥＴは、トランジスタ本体の下方に、ソースとドレインとの間の第２の平行なチャネルを実効的に形成する第２のゲートを有する。しかしながら、第２の埋込ゲートを形成し、これに接続される際には、著しく複雑なプロセスが関係しており、スケーリング能力に関して、プレーナ型ダブルゲート・トランジスタが従来のプレーナ型トランジスタ構造体と著しく異なるとは言えない。こうしたプレーナ型デバイスは、スケーリングの物理的限界に急速に近づいている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ダブルゲートＦｉｎ−ＦＥＴは、トランジスタ本体として働く、薄い垂直方向のシリコン「フィン」を用いる。水平方向に対向するフィンの両端部が、ソース及びドレインとして働く。ゲート構造体は、逆「Ｕ字」形状でフィンの周りに形成されるので、フィンは、その両方の垂直方向側壁に沿って形成された平行なゲートを有する。プレーナ型ダブルゲート・トランジスタにおけるように、ダブルゲートＦｉｎ−ＦＥＴは、ソースとドレインとの間に平行なチャネルを実効的に形成することによって、ソースとドレインとの間の電流フローを改善する。ダブルゲートに適切にバイアスがかけられると、電流は、ソースとドレインとの間でフィンを通して水平方向に流れる。Ｆｉｎ−ＦＥＴのトランジスタ本体は薄い垂直方向の構造体であるので、類似したプレーナ型デバイスと比べると、著しくスペースを節約することができる。しかしながら、Ｆｉｎ−ＦＥＴにおける直列抵抗は、深刻な問題となる。
【課題を解決するための手段】
【０００７】
本発明の技術は、トランジスタ本体として働く垂直方向のシリコン「フィン」を用いて、低い接触抵抗を持つ高密度の垂直型Ｆｉｎ−ＦＥＴデバイスを生成するものである。ドープされたソース領域及びドレイン領域が、それぞれフィンの下部及び上部に形成される。ゲート構造体が、フィンの側壁に沿って形成され、ソース領域とドレイン領域との間の垂直方向距離にわたり、薄いゲート絶縁体によってフィンから分離される。適切なバイアスがゲートに印加されると、電流は、ソース領域とドレイン領域との間のチャネル領域を通して垂直方向に流れる。選択ドーピングを用いて、本発明の垂直型Ｆｉｎ−ＦＥＴデバイスのｎＦＥＴ及びｐＦＥＴの両方が、同じ基板上に容易に形成される。基板は、ＳＯＩ（シリコン・オン・インシュレータ）ウェハであることが好ましいが、絶縁体層の上に形成されたシリコン層（例えば、埋込酸化物層「ＢＯＸ」）を有する、いずれかの基板又はその一部を用いることができる。
【０００８】
本発明の垂直型Ｆｉｎ−ＦＥＴデバイスの基本構造が、絶縁体層上に配置された少なくとも１つの垂直型半導体フィンを有することを特徴とする。ドープされたソース領域及びドレイン領域が、フィンの下部及び上部に形成され、ゲート導体が、少なくとも１つの半導体フィンの垂直方向側壁に沿って配置される。ゲート導体は、薄いゲート絶縁体によってフィンから離間配置される。
【０００９】
本発明の一態様によると、ゲート導体は、フィンのソース領域とドレイン領域との間の垂直方向距離にわたって延びる。ゲート導体がフィンの両側に配置されているので、垂直型Ｆｉｎ−ＦＥＴは、本質的にデュアルゲート・デバイスである。適切なバイアス電圧がゲート導体に印加されると、チャネルが、各ゲートに隣接してソース領域とドレイン領域との間に形成され、実質的に平行なチャネルを形成し、シングルゲート・デバイスと比べて、垂直型Ｆｉｎ−ＦＥＴの通電容量を改善する。
【００１０】
一般的に言えば、ソース導体は、フィンの両側でソース領域に接触する。ソース導体を接続するために、ソース・コンタクト（一般的には、金属）が用いられ、ドレイン・コンタクトがドレイン領域に接続され、ゲート・コンタクトがゲート導体に接続される。
【００１１】
本発明の一態様によると、ゲート接続を、別個に又は共通に行うことができる。フィンの両側でゲート導体に接続された別個のゲート・コンタクトを設けることにより、マルチ・ゲートの垂直型Ｆｉｎ−ＦＥＴがもたらされ、これにより各々のゲートを別々に制御できるようになる。フィンの両側のゲート導体をシングル・ゲート・コンタクトと並列に接続することにより、駆動能力が強化されたダブルゲート垂直型Ｆｉｎ−ＦＥＴがもたらされる。
【００１２】
本発明の別の態様によると、ソース・コンタクトは、垂直型Ｆｉｎ−ＦＥＴの「シングル・ソース」変形においてのみ、フィンの片側でソース導体に接続され得る。
【００１３】
ソース導体が全て一緒に接続され、ドレイン領域が全て一緒に接続され、ゲート導体が全て一緒に接続されるように、多数のフィンを形成し、それらを並列に接続することによって、垂直型ｆｉｎ−ＦＥＴのマルチ・フィン・バージョンが容易に形成される。代替的に、２つのゲート・コンタクトを設け、そこでは、一方のゲート・コンタクトが各フィンの片側で全てのゲート導体に接続され、他方のゲート・コンタクトが、各フィンの他方の側で全てのゲート導体に接続されるように、ゲートを接続することができる。
【００１４】
本発明の別の態様によると、「ファット・ドレイン」変形が、ドレインの接触抵抗を改善する。この変形において、ドレイン・コンタクトは、フィンを超えて横方向に延びるように「拡大される」。
【００１５】
選択ドーピングによって、ｎＦＥＴデバイス及びｐＦＥＴデバイスが、同じ基板上に容易に形成される。ｎＦＥＴデバイスについては、ソース領域、ドレイン領域、ゲート導体、及びソース導体が、全てｎ＋ドープされる。ｐＦＥＴデバイスについては、ソース領域、ドレイン領域、ゲート導体、及びソース導体が、全てｐ＋ドープされる。
【００１６】
いずれの数のｐＦＥＴデバイス及び／又はｎＦＥＴデバイスを形成することもでき、シングル・フィン・デバイスと同じプロセスを用いて、マルチ・フィン・デバイスを形成することができる。このことにより、実質的に同じプロセス・ステップを用いて、シングル・フィン及び／又はマルチ・フィンのｐＦＥＴ及び／又はｎＦＥＴデバイスのいずれかの組合せを、単一の基板上に形成することが可能になる。これらのデバイスは、ＣＭＯＳ回路の一部又は非相補型ＭＯＳ回路の一部とすることができ、より大きい集積回路デバイスの一部とすることもできる。
【００１７】
垂直型ｆｉｎ−ＦＥＴデバイスを形成するための１つの好適な方法は、次の
（１）絶縁体層上に配置された半導体層を有する半導体基板を準備するステップと、
（２）半導体層を通って絶縁体層まで平行なトレンチをエッチングすることによって、絶縁体層の上部に垂直方向の半導体フィンを形成するステップと、
（３）トレンチの下部にドープされたソース導体を選択的に堆積させ、ドープされた導体がフィンの下部に接触するようにするステップと、
（４）ドープされた導体の上にソース絶縁体を形成するステップと、
（５）トレンチの側壁に沿ってゲート絶縁体を形成するステップと、
（６）ドープされた導体からフィンの下部にドーパントを熱的に打ち込み、ソース領域を形成するステップと、
（７）フィンの垂直方向側壁に沿って、ゲート絶縁体によって離間配置されたゲート導体を形成するステップと、
（８）フィンの上部をドープし、内部にドレイン領域を形成するステップと、
（９）トレンチの露出された側壁、フィン、及びゲート導体に沿って、側壁スペーサを形成するステップと、
（１０）ソース絶縁体をエッチバックし、下にあるドープ・ソース導体を露出させるステップと、
（１１）ソース導体及びゲート導体の露出された部分内にシリサイドを形成するステップと、
（１２）トレンチを酸化物とトレンチ充填物で充填し、平坦化するステップと、
（１３）選択エッチング、金属充填、及び化学機械研磨のダマシン・プロセスによって、金属のソース、ドレイン、及びゲート・コンタクトを形成するステップと
のような、一連の処理ステップとして要約することができる。
【発明を実施するための最良の形態】
【００１８】
本発明のこれら及び更に別の特徴は、以下の説明及び図面を参照することで明らかになるであろう。
【００１９】
本発明の技術は、トランジスタ本体として働く、高く薄い垂直方向のシリコン「フィン」を形成することによって、接触抵抗が低い高密度の垂直型Ｆｉｎ−ＦＥＴデバイスを生成するものである。適切にドープされたソース領域及びドレイン領域が、それぞれフィンの下部及び上部に形成され、ゲート構造体が、フィンの側壁に沿って形成され、ドープされたソース領域及びドレイン領域の上に重なり、これによりソース領域とドレイン領域との間のフィン内に、垂直方向のチャネル領域が形成される。適切なバイアスがゲートに印加されると、電流は、ゲート構造体に隣接してソース領域とドレイン領域との間に延びる、チャネル領域内に形成されるチャネルを通して水平方向に流れる。選択ドーピングを用いて、本発明の垂直型Ｆｉｎ−ＦＥＴデバイスのｎＦＥＴ変形及びｐＦＥＴ変形の両方が、同じ基板上に容易に形成される。基板は、ＳＯＩ（シリコン・オン・インシュレータ）ウェハであることが好ましいが、絶縁体層（例えば、埋込酸化物層−「ＢＯＸ」）の上に形成されたシリコン層を有する何らかの適切な基板又はその一部を用いることもできる。窒化物層がシリコン層の上に重なり、該シリコン層が埋込酸化物層の上に重なるようにされたＳＯＩ基板を用いることが好ましい。
【００２０】
Ｆｉｎ−ＦＥＴ半導体構造体を形成する方法の好ましい実施形態が、（１）例えば、シリコン層を通して平行なトレンチを絶縁体層（例えば、ＢＯＸ）までエッチングすることによって、適切な基板（例えば、ＳＯＩ）内の絶縁体層の上部に、高く薄い垂直方向の半導体（シリコン）「フィン」を形成するステップと、（２）トレンチの下部にｎ＋ドープ及び／又はｐ＋ドープされたポリシリコン導体を選択的に堆積させ（形成されるＦｉｎＦＥＴデバイスのタイプ、すなわちｎＦＥＴ及び／又はｐＦＥＴに適切なように）、ドープされたポリシリコン導体がフィンの下部に接触するようにするステップと、（３）ポリシリコンの上にＨＤＰ酸化絶縁層を形成するステップと、（４）従来のマスキング及び注入技術を用いて、（「フィン」において）適切なチャネル・ドーピングを行うステップと、（５）トレンチの側壁に沿ってゲート絶縁体を形成し、ポリシリコン・ドーパントをフィンの下部に熱的に「打ち込む」ステップと、（６）フィンの両側にゲート導体を形成する（ゲート絶縁体が、ゲート導体をフィンから分離するように）ステップと、（７）ｎ＋ドーパント及び／又はｐ＋ドーパントをフィンの上部に選択的に注入し（形成されるＦｉｎＦＥＴデバイスのタイプ、すなわちｎＦＥＴ及び／又はｐＦＥＴに適切なように）、内部にドレイン領域を形成するステップと、（８）窒化物を堆積させ、エッチバックし、側壁スペーサを形成するステップと、（９）ＨＤＰ酸化物をエッチバックし、下にあるドープされたポリシリコン・ソース導体を露出させ、ソース導体及びゲート導体の露出された部分にシリサイドを形成するステップと、（１０）トレンチを酸化物のトレンチ充填物で充填し、ＣＭＰ（化学機械研磨）により平坦化するステップと、（１１）選択エッチング、金属充填、及び化学研磨のダマシン・プロセスによって、金属のソース、ドレイン、及びゲート・コンタクトを形成するステップとのようなステップに要約することができる。
【００２１】
本発明の好ましい実施形態の次の詳細な説明において、図面の特徴は、必ずしも縮尺通りのものではなく、単に示される構造体と特徴との間の関係を概略的に示すものとして解釈すべきであることに留意すべきである。
【００２２】
図１は、本発明による、ｎ−チャネル及びｐ−チャネル垂直型Ｆｉｎ−ＦＥＴが形成されることになるＳＯＩウェハ基板１００の断面図である。ウェハ基板構造体は、埋込酸化物層（ＢＯＸ）４が形成されるバルク・シリコン層２を有することが好ましい。単結晶シリコン層６が、埋込酸化物層４の上にある。窒化物誘電体層（例えば、ＳｉＮ）８が、シリコン層６の上にある。シリコン層６の厚さは、５０−２００ナノメートル（ｎＭ−１０−９メートル）であることが好ましいが、さらにデバイスをスケーリングする場合には、より薄い層が適している。
【００２３】
図２は、エッチングを行って、ＢＯＸ層４まで窒化物層８及びシリコン層６を貫通する明確に定められた平行トレンチ１０Ａ、１０Ｂ、１０Ｃ、及び１０Ｄを形成した後の、図１のウェハ基板１００を表すウェハ基板２００の断面図である。トレンチ１０Ａ及び１０Ｂは、これらの間に、ｎＦＥＴトランジスタ（一般に、図においては「ｎＦＥＴ」と示される）の本体となる第１のフィン１２Ａを定める。第１のフィン１２Ａは、窒化物の「キャップ」１４Ａを有する。トレンチ１０Ｃ及び１０Ｄは、これらの間に、ｐＦＥＴトランジスタ（一般に、図においては「ｐＦＥＴ」と示される）の本体となる第２フィン１２Ｂを定める。第２のフィン１２Ｂもまた、窒化物の「キャップ」１４Ｂを有する。トレンチ１０Ｂ及び１０Ｃは、これらの間に、窒化物キャップ１６Ａを有するシリコン基部１６Ｂを含むスペーサ構造体を定める。フィン１２Ａ及び１２Ｂの幅は、１０−２０ｎＭであることが好ましいが、さらにデバイスをスケーリングする場合には、より狭い幅が適している。フィン１２Ａ及び１２Ｂの高さは、シリコン層６の厚さと等しく、好ましくは５０−２００ｎＭである。
【００２４】
図３は、トレンチ１０Ａ及び１０Ｂの下部に、それぞれｎ＋ドープされたポリシリコン・ソース導体１８Ａ及び１８Ｂを形成し、トレンチ１０Ｃ及びトレンチ１０Ｄの下部に、それぞれｐ＋ドープされたポリシリコン・ソース導体１８Ｃ及び１８Ｄを形成するプロセスの後の、図２のウェハ基板２００を表すウェハ基板３００の断面図である。未完成の「ｐＦＥＴ」デバイス（一般に、図においては「ｐＦＥＴ」と示される）をマスクオフし、ｎ＋ドープされたポリシリコンをトレンチ１０Ａ及び１０Ｂ内に堆積させ（一般に、未完成の「ｎＦＥＴ」デバイスに関連し、一般に図においては「ｎＦＥＴ」と示される）、エッチバックしてｎ＋ソース導体１８Ａ及び１８Ｂが、トレンチ１０Ａ及び１０Ｂを均一な深さまでほぼ均一に充填するようにし、その下部でのみフィン１２Ａに接触させることによって、ソース導体１８Ａ及び１８Ｂが形成されることが好ましい。次に、マスクを除去し、未完成の「ｎＦＥＴ」デバイスをマスクオフし、ｐ＋ドープされたポリシリコンをトレンチ１０Ｃ及び１０Ｄ（一般に、未完成「ｐＦＥＴ」デバイスに関連した）内に堆積させ、エッチバックしてトレンチ１０Ｃ及び１０Ｄを均一な深さまでほぼ均一に充填するようにし、その下部でのみフィン１２Ｂに接触させることによって、ソース導体１８Ｃ及び１８Ｄを類似した方法で形成する。当業者であれば、処理の順序（すなわち、ｎ＋ソース導体１８Ａ及び１８Ｂが最初に形成される場合、ここに説明されるような「ｎＦＥＴ優先」、又はｐ＋ソース導体１８Ｃ及び１８Ｄが最初に形成される場合「ｐＦＥＴ優先」）は重要ではなく、本発明の技術が、如何なる処理の順序にも容易に適合されることを直ちに理解するであろう。さらに、ｎＦＥＴデバイス又はｐＦＥＴデバイスだけが必要とされる場合、幾つかの中間ステップを排除することができる。
【００２５】
図４は、ＨＤＰ酸化物層２０Ａ、２０Ｂ、２０Ｃ、及び２０Ｄを、それぞれソース導体１８Ａ、１８Ｂ、１８Ｃ、及び１８Ｄの上部に形成した後の、図３のウェハ基板３００を表すウェハ基板４００の断面図である。ＨＤＰ酸化物層は、側壁のエッチングに続いて、ＨＤＰ（高密度プラズマ）酸化物堆積プロセスによって形成されることが好ましい。未完成のｎＦＥＴトランジスタ及びｐＦＥＴトランジスタ（一般に、図においては、それぞれ「ｎＦＥＴ」及び「ｐＦＥＴ」と示される）が、より大きな集積半導体デバイスの一部であると仮定するとき、当業者であれば、適切にパターン形成されたマスクを用いて、この時点で、必要とされる如何なる気相ドーピング及び／又は井戸注入も実行できることを直ちに認識し、理解するであろう。
【００２６】
図５は、ゲート絶縁体２２を形成し、ソース導体１８Ａ、１８Ｂ、１８Ｃ、及び１８Ｄからフィン１２Ａ及び１２Ｂ内にソース・ドーパントを「打ち込み」、それぞれ内部にソース領域２６Ａ及び２６Ｂを形成した後の、図４のウェハ基板４００を表すウェハ基板５００の断面図である。ゲート絶縁体２２は、熱酸化形成プロセスによって、トレンチ１０Ａ、１０Ｂ、１０Ｃ、及び１０Ｄの露出されたシリコン側壁（フィン１２Ａ及び１２Ｂの露出された側壁を含む）上に形成されることが好ましい。この熱プロセスは、ソース導体１８Ａ及び１８Ｂ内のｎ＋ソース・ドーパントが第１のフィン１２Ａの下部ソース領域部分に熱拡散することによる「打ち込み」と、ソース導体１８Ｃ及び１８Ｄ内のｐ＋ソース・ドーパントが第２のフィン１２Ｂの下部ソース領域部分に熱拡散することによる「打ち込み」とを引き起こす。所望であれば、付加的な加熱を用いて、ソースの「打ち込み」熱拡散プロセスを続けることができる。図に示されるように、フィンの両側からの「打ち込み」ソース拡散は、重なり、混合する傾向がある（ソース領域２６Ａ及び２６Ｂ内の重なった曲線として示される）。打ち込みプロセスにより、ソース領域２６Ａ及び２６Ｂが、ＨＤＰ酸化物層２０Ａ、２０Ｂ、２０Ｃ、及び２０Ｄの上面より、フィン１２Ａ及び１２Ｂにおいてより高温に達するように、ＨＤＰ酸化物層２０Ａ、２０Ｂ、２０Ｃ、及び２０Ｄを十分に薄くすべきである。図には示されないが、ソースの「打ち込み」プロセスも、スペーサ構造体のシリコン基部１６Ｂの下部への拡散を引き起こすことに留意されたい。この外部からのソース拡散が、何らかのタイプのデバイス間の交差結合を形成することを防止するように、初期のステップ又は後のステップにおいて、適切なデバイス間の分離が用いられる。
【００２７】
図６は、ポリシリコン・ゲート導体２４Ａ、２４Ｂ、２４Ｃ、及び２４Ｄ（ゲート・ポリ）を形成した後の、図５のウェハ基板５００を表すウェハ基板６００の断面図である。ゲート導体２４Ａ及び２４Ｂは、ゲート絶縁体２２と接触した状態で、第１のフィン１２Ａの両側に配置され（それぞれトレンチ１０Ａ及び１０Ｂにおいて、かつ、それぞれＨＤＰ酸化物層２２Ａ及び２２Ｂの上に）、ｎ＋ドープされる。ゲート導体２４Ｃ及び２４Ｄは、ゲート絶縁体２２と接触した状態で、第２のフィン１２Ｂの両側に配置され（それぞれトレンチ１０Ｃ及び１０Ｄにおいて、かつ、それぞれＨＤＰ酸化物層２２Ｃ及び２２Ｄの上に）、ｐ＋ドープされる。ゲート導体２４Ａ、２４Ｂ、２４Ｃ、及び２４Ｄは、フィン１２Ａ及び１２Ｂの側部を、途中まで垂直方向に上に延びる。ｎＦＥＴデバイス（一般に、図においては「ｎＦＥＴ」と示される）の所望の領域だけを露出させる「ｐＦＥＴ」マスクを形成し、ｎ＋ドープされたポリシリコンを堆積させ、適切な深さにエッチバックし、所望のゲート外形（ｎＦＥＴリソ）をマスキングし、例えば、反応性イオン・エッチング（ＲＩＥ）のような適切な高度に方向性のエッチング・プロセスを用いてエッチングすることによって、ゲート導体２４Ａ及び２４Ｂを形成することが好ましい。次に、類似したプロセスを用いて、ゲート導体２４Ｃ及び２４Ｄを形成することができる（すなわち、ｎＦＥＴマスク、ｐ＋ゲート・ポリ堆積、エッチバック、ｐＦＥＴリソ、及びＲＩＥエッチング）。
【００２８】
ソース導体１８Ａ−Ｄの形成と同様に、ゲート導体２４Ａ−Ｄを形成する順序（すなわち、ｎ＋優先又はｐ＋優先）は重要ではなく、本発明の技術は、いずれの順序にも容易に適合されることを、当業者であれば直ぐに認識し、理解するであろう。
【００２９】
図７は、ドレイン領域２８Ａ及び２８Ｂをフィン１２Ａ及び１２Ｂの上部に注入した後の、図６のウェハ基板６００を表すウェハ基板７００の断面図である。この注入は、（１）マスキングを行って、未完成のｎＦＥＴデバイスのフィン１２Ａ（及び、より大きい集積回路上に同時に形成された、任意の他のｎＦＥＴデバイスの、任意の他の類似したフィン）を露出させ、次に、任意の適切なプロセスによりマスクを通してｎ＋注入を行って、ゲート導体２４Ａ及び２４Ｂの上部よりわずかに下方まで延びる深さにｎ＋ドープされたドレイン領域２８Ａをフィン１２Ａ内に形成し、次に、（２）マスクを除去し、再マスキングを行って、未完成のｐＦＥＴデバイスのフィン１２Ｂ（及び、より大きい集積回路上に同時に形成された、任意の他のｐＦＥＴデバイスの、任意の他の類似したフィン）を露出させ、任意の適切なプロセスによりマスクを通してｐ＋注入を行って、ゲート導体２４Ｃ及び２４Ｄの上部よりわずかに下方まで延びる深さにｐ＋ドープされたドレイン領域２８Ｂをフィン１２Ｂ内に形成することによって達成される。既に述べたように、処理の順序（ｎ＋優先又はｐ＋優先）は重要ではない。
【００３０】
図８は、窒化物の側壁スペーサ３０を形成した後の、図７のウェハ基板７００を表すウェハ基板８００の断面図である。窒化物スペーサは、窒化物を堆積させ（任意の適切な堆積プロセスによって）、次に、窒化物が全ての露出した垂直方向側壁、すなわちトレンチ１０Ａ、１０Ｂ、１０Ｃ、及び１０Ｄ、ゲート絶縁体２２、ゲート導体２４Ａ、２４Ｂ、２４Ｃ、及び２４Ｄ、並びに窒化物キャップ１４Ａ、１４Ｂ、及び１６Ａの露出した垂直方向側壁を覆うようにエッチバックすることによって形成されることが好ましい。
【００３１】
図９は、シリサイド・ゲート・コンタクト構造体３２Ａ、３２Ｂ、３２Ｃ、及び３２Ｄ、並びに、シリサイド・ソース・コンタクト構造体３４Ａ、３４Ｂ、３４Ｃ、及び３４Ｄの形成後の、図８のウェハ基板８００を表すウェハ基板９００の断面図である。ＨＤＰ酸化物層２０Ａ、２０Ｂ、２０Ｃ、及び２０Ｄの露出した部分を通してエッチングし、ポリシリコン・ソース導体１８Ａ、１８Ｂ、１８Ｃ、及び１８Ｄを露出させ、次に、任意の適切なシリサイド化プロセスを行い、ゲート導体２４Ａ、２４Ｂ、２４Ｃ、及び２４Ｄの露出された部分内にそれぞれシリサイド・ゲート・コンタクト構造体３２Ａ、３２Ｂ、３２Ｃ、及び３２Ｄを形成し、ソース導体１８Ａ、１８Ｂ、１８Ｃ、及び１８Ｄの新たに露出された部分内にそれぞれシリサイド・ソース・コンタクト構造体３４Ａ、３４Ｂ、３４Ｃ、及び３４Ｄを形成することによって、これらのシリサイド構造体を形成することが好ましい。全てのシリサイド・コンタクト構造体（３２ｘ及び３４ｘ）を実質的に同時に形成することができる。シリサイド・コンタクト形成プロセスは、シリサイド化のための適切な金属（例えば、ＣｏＳｉ２の形成のためのコバルト）を堆積させること、任意の適切な手段（例えば、ＲＴＡ）によりシリサイド化すること、及び余剰金属を除去することを含むことが好ましい。
【００３２】
図１０は、酸化物の充填及び平坦化プロセス後の、図９のウェハ基板９００を表すウェハ基板１０００の断面図である。トレンチ１０Ａ、１０Ｂ、１０Ｃ、及び１０Ｄ酸化物充填物３６で一杯にするために、適切なトレンチ充填技術が用いられる（図１−図７を参照されたい）。次に、ＣＭＰプロセスによって、酸化物充填物３６が平坦化される。
【００３３】
図１１は、金属のソース・コンタクト３８Ａ及び３８Ｂ、ドレイン・コンタクト４０Ａ及び４０Ｂ、並びにゲート・コンタクト４２Ａ及び４２Ｂの形成後の、図１０のウェハ基板１０００を表すウェハ基板１１００の平面図である。ソース・コンタクト３８Ａ及び３８Ｂ、並びにゲート・コンタクト４２Ａ及び４２Ｂは、対応するシリサイド・コンタクト構造体まで下方に延びる開口部を酸化物充填物内に形成するダマシン・プロセスによって形成されることが好ましい。この開口部は、適切な金属堆積プロセスによって、金属で充填され（一杯にされ過ぎ）、この金属は、ＣＭＰ平坦化プロセスを用いて、同一平面になるように研磨される。ドレイン・コンタクト４０Ａ及び４０Ｂは、類似したダマシン・プロセスによって形成されることが好ましく、これにより窒化物キャップ１４Ａ及び１４Ｂがエッチングにより選択的に除去され、それぞれフィン１２Ａ及び１２Ｂのドープされた領域２８Ａ及び２８Ｂの上部を露出させる開口部を形成する。金属堆積とＣＭＰ研磨を類似した方法で用いて、金属のドレイン・コンタクト４０Ａ及び４０Ｂを形成する。同じように、従来のＳＴＩ技術を用いて、浅いトレンチアイソレーション３６が、各々のトランジスタ・デバイスの周りに形成される。ソース・コンタクト３８Ａ及び３８Ｂ、並びにゲート・コンタクト４２Ａ及び４２Ｂが、二股状に見えることに留意されたい。これは、金属のゲート・コンタクト４２Ａが、フィン１２Ａの両側にあるシリサイド・ゲート・コンタクト構造体３２Ａ及び３２Ｂに接続されるためである。同様に、ゲート・コンタクト４２Ｂ、並びに、ソース・コンタクト３８Ａ及び３８Ｂは、それぞれのフィンの両側においてそれぞれのシリサイド・コンタクト構造体に接続される。これは、図１２、図１３及び図１４に関して、以下により詳細に示され、説明される。ゲート・コンタクト４２Ａ及び４２Ｂは、それぞれのデバイスを横切って途中までしか延びていないことに留意されたい。同様に、ソース・コンタクト３８Ａ及び３８Ｂは、それぞれのデバイスを横切って途中までしか延びていない。また、ドレイン・コンタクト４０Ａは、それぞれのデバイスを横切って横方向にわずかな距離しか延びていないことにも留意されたい。このことは、後に形成される、デバイスに接続される配線層の経路付けを容易にする。
【００３４】
図１２は、Ａ−Ａ´で切断したときに見られる、ソース・コンタクト３８Ａ及び３８Ｂを通る、図１１のウェハ基板１１００を表すウェハ基板１２００の断面図である。図において、二股に分岐したソース・コンタクト３８Ａの２本の脚は、フィン１２Ａの両側でシリサイド・ソース・コンタクト構造体３４Ａ及び３４Ｂに接続されるように、下方に延びていることが分かる。同様に、二股に分岐したソース・コンタクト３８Ｂの２本の脚は、フィン１２Ｂの両側でシリサイド・ソース・コンタクト構造体３４Ｃ及び３４Ｄに接続されるように、下方に延びていることが分かる。
【００３５】
図１３は、Ｂ−Ｂ´で切断したときに見られる、ドレイン・コンタクト４０Ａ及び４０Ｂを通る、図１１のウェハ基板１１００を表すウェハ基板１３００の断面図である。図においては、ドレイン・コンタクト４０Ａ及び４０Ｂは、それぞれのフィン１２Ａ及び１２Ｂ内の、それぞれのドレイン領域２８Ａ及び２８Ｂに接続されるように、下方に延びていることが分かる。
【００３６】
図１４は、Ｃ−Ｃ´で切断したときに見られる、ゲート・コンタクト４２Ａ及び４２Ｂを通る、図１１のウェハ基板１１００を表すウェハ基板１４００の断面図である。図において、二股に分岐したゲート・コンタクト４２Ａの２本の脚は、フィン１２Ａの両側でシリサイド・ゲート・コンタクト構造体３２Ａ及び３２Ｂに接続されるように、下方に延びていることが分かる。同様に、二股に分岐したソース・コンタクト４２Ｂの２本の脚は、フィン１２Ｂの両側でシリサイド・ソース・コンタクト構造体３２Ｃ及び３２Ｄに接続されるように、下方に延びていることが分かる。
【００３７】
本発明の垂直型Ｆｉｎ−ＦＥＴデバイスの代替的な１つの実施形態は、ドレイン・コンタクトの抵抗を改善する「ファット・ドレイン」構造体を用いる。このことは、図１５に関して示され、説明される。
【００３８】
図１５は、Ｂ−Ｂ´で切断したときに見られる、「ファット・ドレイン」コンタクト４０Ａ及び４０Ｂを通る、図１１のウェハ基板１１００を表すウェハ基板１５００の断面図である。図において、ドレイン・コンタクト４０Ａ及び４０Ｂは、それぞれのフィン１２Ａ及び１２Ｂを超えて横方向に延びている。「ファット・ドレイン」コンタクトは、所望のドレイン・コンタクト・プロファイルにマスクオフし、制御された窒化物／酸化物のエッチングを行い、上述のように形成された開口部の下部に薄いＳｉエピタキシャル層４４Ａ、４４Ｂを堆積させ、次に、上述のような金属堆積及びＣＭＰ研磨によって、金属のドレイン・コンタクト４０Ａ及び４０Ｂを形成することによって形成されることが好ましい。
【００３９】
幾つかの用途において、ソース・コンタクトが、それぞれのフィンの片側だけに接続されることが望ましい場合もある。図１６は、ソース・コンタクト３８Ａ及び３８Ｂが、それぞれのフィン（１２Ａ、１２Ｂ）の片側だけに形成されている点を除いて、図１１のウェハ基板１１００と類似したウェハ基板１６００の平面図である。
【００４０】
ゲート・コンタクト４２Ａ及び４２Ｂが、それぞれのフィン１２Ａ、１２Ｂの両側におけるシリサイド・ゲート・コンタクトのいずれにも接続されるように、二股に分岐している（図１１、図１４を参照されたい）。幾つかの用途においては、Ｆｉｎ−ＦＥＴデバイスの両側のゲート導体に対して、別個のゲート・コンタクトを設け、これによりマルチ・ゲート電圧制御を有するＦｉｎ−ＦＥＴが形成されることが望ましい。このことは、図１７に関して示され、説明される。
【００４１】
図１７は、二股に分岐したゲート・コンタクトを形成する（図１１の４２Ａ、４２Ｂを参照されたい）代わりに、ゲート・コンタクトの脚を分離したままにし、これにより、それぞれのシリサイド・ゲート・コンタクト構造体３２Ａ、３２Ｂ、３２Ｃ、及び３２Ｄに接続される別個のゲート・コンタクト４２ＡＡ、４２ＡＢ、４２ＢＡ、及び４２ＢＢが設けられる（例えば、図１０、図１４を参照されたい）点を除いて、図１１のウェハ基板１１００に類似したウェハ基板１７００の平面図である。このことにより、それぞれのＦｉｎ―ＦＥＴデバイスの両側のゲート・コンタクトを独立して制御し、これにより、マルチ・ゲートの垂直型Ｆｉｎ−ＦＥＴを形成することが可能になる。
【００４２】
より大きい駆動電流を必要とする用途において、垂直型Ｆｉｎ−ＦＥＴ構造体のマルチ・フィン・バージョンを形成することができる。全てのゲート・コンタクトを並列に接続し、全てのドレイン・コンタクトを並列に接続し、全てのソース・コンタクトを並列に接続し、用いられるフィンの数を乗じた有効チャネル幅と、これに対応する改善された駆動電流能力とを備えた並列に接続された垂直型Ｆｉｎ−ＦＥＴのアレイを有効に形成する。「左側」のシリサイド・ゲート・コンタクト構造体と「右側」のシリサイド・ゲート・コンタクト構造体を別個に接続されることにより、マルチ・フィン垂直型ｆｉｎ−ＦＥＴのデュアルゲート・バージョンが形成される。マルチ・フィン垂直型Ｆｉｎ−ＦＥＴデバイスが、図１８に関して示され、説明される。
【００４３】
図１８は、金属コンタクトを形成する前に垂直型Ｆｉｎ−ＦＥＴデバイスのマルチ・フィン・バージョンが形成された、ウェハ基板１８００の断面図である。当業者であれば、マルチ・フィン垂直型ｆｉｎＦＥＴを形成するために必要とされる処理ステップが、上記に説明したシングル・フィン・デバイスを形成するためのものと本質的に同じであることを直ぐに理解するであろう。３つの薄い垂直型フィン１１２Ａ、１１２Ｂ、及び１１２Ｃが形成され、フィン１１２Ａ、１１２Ｂ、及び１１２Ｃと並んで、ドープされたポリシリコン・ソース導体１１８Ａ、１１８Ｂ、１１８Ｃ、及び１１８Ｄが形成される。ソース導体のドープは、形成されるデバイスのタイプ（ｎＦＥＴのｎ＋、ｐＦＥＴのｐ＋）に適したものにすべきである。ＨＤＰ酸化物絶縁層１２０Ａ、１２０Ｂ、１２０Ｃ、及び１２０Ｄが、それぞれソース導体１１８Ａ、１１８Ｂ、１１８Ｃ、及び１１８Ｄの上に形成される。ゲート絶縁体、ゲート導体、及び窒化物側壁スペーサは全て、上述のものと類似した方法で形成される。シリサイド・ゲート・コンタクト構造体１３２Ａ、１３２Ｂ、１３２Ｃ、１３２Ｄ、１３２Ｅ、及び１３２Ｆは、フィン１１２Ａ−１１２Ｃの両側にあるゲート導体の上面内に形成され、シリサイド・ソース・コンタクト構造体１３４Ａ、１３４Ｂ、１３４Ｃ、１３４Ｄ、１３４Ｅ、及び１３４Ｆは、それぞれソース導体１１８Ａ、１１８Ｂ、１１８Ｃ、１１８Ｄ、１１８Ｅ、及び１１８Ｆの上面内に形成される。上述のように、酸化物のトレンチ充填物１３６が配置され、平坦化される。次の処理ステップは、シングル・フィン・デバイスについて説明されたものと同様の方法で、金属ゲート、ソース、及びドレイン・コンタクトを形成する。
【００４４】
一般に、本発明の垂直型Ｆｉｎ−ＦＥＴデバイスが、より大きいＣＭＯＳ（相補型ＭＯＳ）回路に適用されると考えられる。より大きいＣＭＯＳ回路への適用は、完全に本発明の精神及び範囲内である。したがって、図１−図１７に関する上記の説明は、並置されたｎＦＥＴ及びｐＦＥＴデバイスを示したものである。一般に、これらのデバイスはＣＭＯＳ回路の一部であり、多くのこうしたＣＭＯＳ回路を用いる、より大きい集積回路デバイスの一部とすることができる。さらに、本発明の垂直型Ｆｉｎ−ＦＥＴの個々のｎＦＥＴ及びｐＦＥＴバージョンは、他のＣＭＯＳ回路の有無にかかわらず、集積デバイス上の（非相補型回路を含む）如何なるタイプの回路にも用いることができる。当業者であれば、適切なマスキングによって、ｎＦＥＴ及びｐＦＥＴ垂直型Ｆｉｎ−ＦＥＴデバイスの任意の所望の組合せを形成できることを理解するであろう。
【００４５】
本発明の垂直型Ｆｉｎ−ＦＥＴ及びその種々の実施形態の説明において、通常フィンの上部に配置される「ドレイン・コンタクト」及び「ドレイン領域」、通常フィンの下部に配置される「ソース・コンタクト構造体」、「ソース導体」、並びに「ソース領域」について、上記に特定の説明がなされた。両方の方向において性能が同じことも同じでないこともあるが、多くのＭＯＳデバイスと同様に、「ソース」及び「ドレイン」の表示を置き換え、これにより、トランジスタ内の推定される電流の方向を逆にすることができる。
【００４６】
本発明の技術の種々の態様及び実施形態は、単独で又は組み合わせて用いることができる（例えば、デュアルゲート、シングルサイド・ソース、ファット・ドレイン、マルチ・フィン等）。例えば、デュアルゲート、マルチ・フィン・デバイスを既に説明した。更に別の例として、垂直型Ｆｉｎ−ＦＥＴのデュアルゲート及び／又はマルチ・フィン変形に、「ファット・ドレイン」構造体を用いることもできる。
【００４７】
一般に、上述のような処理ステップが「ｎＦＥＴ最優先」で施されるため、ｎＦＥＴ構造体が最初に形成され、引き続きｐＦＥＴ構造体が形成される。当業者であれば、処理の順序は重要でなく、本発明の技術は、いずれの順序の処理にも容易に適合されることを直ぐに理解するであろう。さらに、ｎＦＥＴデバイス又はｐＦＥＴデバイスだけを必要とする場合には、幾つかの中間ステップを排除することができる。
【００４８】
本発明の垂直型Ｆｉｎ−ＦＥＴデバイスは、高密度の利点に加えて、垂直方向の配向から得られる幾つかの利点をもたらすものである。「ダブルゲート」の特徴は、デバイス固有の特徴であり、改善された駆動電流を与える際に、著しい利点をもたらす。図１８に関して上述されたように、垂直型Ｆｉｎ−ＦＥＴの多数フィン・バージョンを形成することによって、駆動電流をさらに強化することができる。同じステップを用いて、シングル・フィン・デバイス及びマルチ・フィン・デバイスの両方を形成できるので、単一の集積回路デバイス上でこれらを混合する際に処理の不利益はない。
【００４９】
本発明が、具体的には、シリコン・ベースの半導体技術に関して、上記に説明された。当業者であれば、他の半導体技術を用いて、垂直方向の電流フローをもつ、垂直方向に配向されたトランジスタ「フィン」本体を有する同等の構造体を生成するために、類似した技術を用い得ることを直ぐに理解するであろう。上記のシリコン・ベースの半導体技術に関する説明は、限定的なものではなく、例示的なものとみなすべきである。
【００５０】
本発明は、特定の好ましい実施形態又は実施形態に関して示され、説明されたが、当業者であれば、本明細書及び添付の図面を読み、理解するときに、特定の同等の変更及び修正を思いつくであろう。特に上述の部品（アセンブリ、デバイス、回路等）によって実行される種々の機能に関して、こうした部品を説明するために用いられる用語（「手段」への言及を含む）は、他に特に示されていない限り、ここに示される本発明の例示的な実施形態において機能を実行する、開示された構造体と構造的に同等でなくても、説明された特定の機能を実行する（すなわち、機能的に同等な）いずれの部品にも対応することが意図される。さらに、本発明の特定の特徴は、幾つかの実施形態の１つだけに関して開示されているが、こうした特徴は、いずれの所定の用途、又は特定の用途にも望ましく、かつ、有利なものとして、他の実施形態の１つ又はそれ以上と組み合わせることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明による、一連の連続的な処理ステップにおける、ＳＯＩ基板上の垂直型Ｆｉｎ−ＦＥＴ半導体構造体の断面図である。
【図２】本発明による、一連の連続的な処理ステップにおける、ＳＯＩ基板上の垂直型Ｆｉｎ−ＦＥＴ半導体構造体の断面図である。
【図３】本発明による、一連の連続的な処理ステップにおける、ＳＯＩ基板上の垂直型Ｆｉｎ−ＦＥＴ半導体構造体の断面図である。
【図４】本発明による、一連の連続的な処理ステップにおける、ＳＯＩ基板上の垂直型Ｆｉｎ−ＦＥＴ半導体構造体の断面図である。
【図５】本発明による、一連の連続的な処理ステップにおける、ＳＯＩ基板上の垂直型Ｆｉｎ−ＦＥＴ半導体構造体の断面図である。
【図６】本発明による、一連の連続的な処理ステップにおける、ＳＯＩ基板上の垂直型Ｆｉｎ−ＦＥＴ半導体構造体の断面図である。
【図７】本発明による、一連の連続的な処理ステップにおける、ＳＯＩ基板上の垂直型Ｆｉｎ−ＦＥＴ半導体構造体の断面図である。
【図８】本発明による、一連の連続的な処理ステップにおける、ＳＯＩ基板上の垂直型Ｆｉｎ−ＦＥＴ半導体構造体の断面図である。
【図９】本発明による、一連の連続的な処理ステップにおける、ＳＯＩ基板上の垂直型Ｆｉｎ−ＦＥＴ半導体構造体の断面図である。
【図１０】本発明による、一連の連続的な処理ステップにおける、ＳＯＩ基板上の垂直型Ｆｉｎ−ＦＥＴ半導体構造体の断面図である。
【図１１】本発明による、ソース、ドレイン、及びゲート・コンタクトを有する垂直型Ｆｉｎ−ＦＥＴ半導体構造体の平面図である。
【図１２】本発明による、図１１の垂直型Ｆｉｎ−ＦＥＴ半導体構造体の異なる断面図である。
【図１３】本発明による、図１１の垂直型Ｆｉｎ−ＦＥＴ半導体構造体の異なる断面図である。
【図１４】本発明による、図１１の垂直型Ｆｉｎ−ＦＥＴ半導体構造体の異なる断面図である。
【図１５】本発明による、垂直型Ｆｉｎ−ＦＥＴ半導体構造体の「ファット・ドレイン」実施形態の断面図である。
【図１６】本発明による、垂直型Ｆｉｎ−ＦＥＴ半導体構造体の「シングルサイド・ソース」実施形態の平面図である。
【図１７】本発明による、垂直型Ｆｉｎ−ＦＥＴ半導体構造体の「マルチ・ゲート」実施形態の平面図である。
【図１８】本発明による、垂直型Ｆｉｎ−ＦＥＴ半導体構造体の「マルチ・フィン」実施形態の断面図である。
【図１】
2007520883.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】平成19年1月15日(2007.1.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】          
【請求項１】
絶縁体層（４）上に配置された少なくとも１つの垂直方向半導体フィン（１２Ａ）と、
それぞれが前記少なくとも１つの半導体フィン（１２Ａ）の上部及び下部内にあるドープされたソース領域（２６Ａ）及びドレイン領域（２８Ａ）と、
前記少なくとも１つの半導体フィン（１２Ａ）の垂直方向側壁に沿って配置され、薄いゲート絶縁体（２２）によって分離されたゲート導体（２４Ａ、２４Ｂ）と
を有することを特徴とする垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項２】
前記少なくとも１つの半導体フィン（１２Ａ）の両側で前記ソース領域（２６Ａ）に接触するソース導体（１８Ａ、１８Ｂ）と、
少なくとも１つのソース導体（１８Ａ、１８Ｂ）に接続された少なくとも１つのソース・コンタクト（３８Ａ）と、
前記少なくとも１つの半導体フィン（１２Ａ）の前記ドレイン領域（２８Ａ）に接続された少なくとも１つのドレイン・コンタクト（４０Ａ）と、
前記ソース領域（２６Ａ）と前記ドレイン領域（２８Ａ）との間の、前記フィン（１２Ａ）内の垂直方向チャネル領域と、
少なくとも１つのゲート導体（２４Ａ、２４Ｂ）に接続された少なくとも１つのゲート・コンタクト（４２Ａ）と
を有することを特徴とする、請求項１に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項３】
前記少なくとも１つのゲート・コンタクト（４２Ａ）が、前記同じフィン（１２Ａ）の両側で２つのゲート導体（２４Ａ、２４Ｂ）に接続されている、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項４】
互いに異なるものであり、各々が前記同じフィン（１２Ａ）の両側でそれぞれのゲート導体（２４Ａ、２４Ｂ）に接続された、２つのゲート・コンタクト（４２ＡＡ、４２ＢＢ）をさらに有することを特徴とする、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項５】
前記少なくとも１つのドレイン・コンタクト（４０Ａ）が、前記同じフィン（１２Ａ）の両側で少なくとも２つのソース導体（１８Ａ、１８Ｂ）に接続された、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項６】
前記ゲート導体（２４Ａ、２４Ｂ）が、前記少なくとも１つのフィン（１２Ａ）内の前記ソース領域（２６Ａ）と前記ドレイン領域（２８Ａ）との間の垂直方向距離にわたって延びる、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項７】
前記少なくとも１つのドレイン・コンタクト（図１５の４０Ａ）が、前記少なくとも１つのフィン（１２Ａ）を超えて横方向に延びる、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項８】
前記ゲート導体（２４Ａ、２４Ｂ）に印加されたバイアス電圧に応答して、前記チャネル領域において、前記ゲート絶縁体（２２）に隣接して前記ソース領域（２６Ａ）と前記ドレイン領域（２８Ａ）との間に延びるチャネルが形成される、請求項２に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項９】
ＳＯＩ基板のシリコン層（６）内に形成された薄い垂直方向シリコン・フィン（１２Ａ）と、
それぞれが前記フィンのそれぞれ下部及び上部内に形成された、ドープされたソース領域（２６Ａ）及びドレイン領域（２８Ａ）と、
前記フィン（１２Ａ）の両側の垂直方向側壁に沿って配置され、薄いゲート絶縁体（２２）によって該フィンから分離され、前記ソース領域（２６Ａ）と前記ドレイン領域（２６Ｂ）との間の垂直方向距離にわたって延びる、１対のゲート導体（２４Ａ、２４Ｂ）と、
前記フィン（１２Ａ）の両側で前記ソース領域（２６Ａ）と並んで、該ソース領域（２６Ａ）と接触した状態で配置された１対のソース導体（１８Ａ、１８Ｂ）と、
前記ドレイン領域（２８Ａ）に接続されたドレイン・コンタクト（４０Ａ）と、
前記ソース導体（１８Ａ、１８Ｂ）に接続されたソース・コンタクト（３８Ａ）と、
少なくとも１つのゲート導体（２４Ａ）に接続された少なくとも１つのゲート・コンタクト（４２Ａ）と
を有することを特徴とする垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項１０】
前記少なくとも１つのゲート・コンタクト（４２Ａ）が両方のゲート導体（２４Ａ、２４Ｂ）に接続された、請求項９に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項１１】
前記少なくとも１つのゲート・コンタクト（４２ＡＡ）が一方のゲート導体（２４Ａ）に接続され、
第２のゲート・コンタクト（４２ＡＢ）が、前記同じフィン（１２Ａ）の反対側にあるもう一方のゲート導体（２４Ｂ）に接続された、
請求項９に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項１２】
前記ドレイン・コンタクト（図１５の４０Ａ）が、前記フィン（１２Ａ）を超えて横方向に延びる、請求項１５に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイス。
【請求項１３】
垂直型Ｆｉｎ−ＦＥＴ半導体デバイスを形成する方法であって、
絶縁体層（４）の上に配置された半導体層（６）を有する半導体基板を準備するステップと、
前記半導体層を通って前記絶縁体層（４）まで、平行なトレンチ（１０Ａ、１０Ｂ）をエッチングすることによって、該絶縁体層（４）の上部に垂直方向半導体フィン（１２Ａ）を形成するステップと、
前記トレンチ（１０Ａ、１０Ｂ）の下部にドープされた導体（１８Ａ、１８Ｂ）を選択的に堆積させて、前記ドープされたソース導体が前記フィンの下部に接触するようにするステップと、
前記ドープされた導体（１８Ａ、１８Ｂ）の上にソース絶縁体（２０Ａ、２０Ｂ）を形成するステップと、
前記トレンチの側壁に沿ってゲート絶縁体（２２）を形成するステップと、
前記ドープされた導体から前記フィン（１２Ａ）の下部内にドーパントを熱的に打ち込み、該フィン（１２Ａ）内にソース領域（２６Ａ）を形成するステップと、
前記フィン（１２Ａ）の垂直方向側壁に沿って、前記ゲート絶縁体（２２）によって離間配置されたゲート導体（２４Ａ、２４Ｂ）を形成するステップと、
前記フィン（１２Ａ）の上部をドープし、内部にドレイン領域（２８Ａ）を形成するステップと、
前記トレンチ（１０Ａ、１０Ｂ）の露出された側壁、フィン（１２Ａ）、及びゲート導体（２４Ａ、２４Ｂ）に沿って、側壁スペーサ（３０）を形成するステップと、
前記ソース絶縁体をエッチバックして、前記下にあるドープされたソース導体を露出させるステップと、
前記ソース導体及び前記ゲート導体の露出された部分内にシリサイドを形成するステップと、
前記トレンチを酸化物トレンチ充填物で充填し、平坦化するステップと、
選択エッチング、金属の充填、及び化学機械研磨のダマシン・プロセスによって、金属のソース、ドレイン、及びゲート・コンタクトを形成するステップと
を特徴とする方法。
【請求項１４】
ソース領域（２６Ａ）及びドレイン領域（２８Ａ）を形成する前記ステップが、前記フィン（１２Ａ）内に、前記ソース領域（２６Ａ）と前記ドレイン領域（２８Ａ）との間に延びるチャネル領域を実効的に形成する、請求項１３に記載の垂直型Ｆｉｎ−ＦＥＴ半導体デバイスを形成する方法。
【国際調査報告】
2007520883.tif 000021
2007520883.tif 000022