(57)【要約】  本発明は基板（１）と１以上の半導体素子が形成される半導体ボディ（２）とを有する半導体装置の製造方法に関する。半導体ボディ（２）には、半導体ボディ（２）の表面に第１キャビティ（４）を形成することにより半導体島部（３）が形成され、第１キャビティの壁部は、第１誘電層（６）により被覆され、その後に半導体ボディ（２）の側面部分がキャビティ（４）の底部を介してアンダーエッチングすることにより除去され、これにより半導体ボディ（２）にキャビティ（２０）を形成し、キャビティ上部に半導体島部が形成され、半導体ボディ（２）の表面に第２キャビティ（５）が形成され、第２キャビティの壁部は、第２誘電層により被覆され、第２誘電層に被覆される壁部の１つは、半導体島部（３）の側壁を形成する。本発明により、第１及び第２誘電層のために同じ誘電層（６）が選ばれ、第２キャビティ（５）の横方向の寸法及び誘電層（６）の厚さは、第２キャビティ（５）が誘電層（６）により略完全に充填されるように選定され、第１キャビティ（４）の横方向の寸法は、第１キャビティ（４）の壁部及び底部に誘電層（６）による均一な被覆が施されるように選定される。これにより、周囲から隔離される半導体島部（３）を最小限の数の（マスキング）ステップを用いて作ることができる。
2007531259.tif 000002
【特許請求の範囲】
【請求項１】
基板と少なくとも１つの半導体素子が形成される半導体ボディとを有する半導体装置を製造する方法であって、
前記半導体ボディにおいて、前記半導体ボディの表面に第１の凹部を形成することにより半導体島部が形成され、当該第１の凹部の壁部は、誘電層により被覆され、その後に前記半導体ボディの側面部分が前記第１の凹部の底部を介してアンダーエッチングすることにより除去され、これにより前記半導体ボディにキャビティを形成し、当該キャビティ上部に前記半導体島部が形成され、前記半導体ボディの表面に第２の凹部が形成され、前記第２の凹部の壁部は、他の誘電層により被覆され、前記他の誘電層に被覆される前記第２の凹部の壁部の１つは、前記半導体島部の側壁を形成するために用いられ、
前記誘電層及び前記他の誘電層の双方のために、同じ誘電層が用いられ、前記第２の凹部の横方向の寸法及び前記誘電層の厚さは、前記第２の凹部が前記誘電層により略完全に充填されるように選定され、前記第１の凹部の横方向の寸法は、前記第１の凹部の壁部及び底部に前記誘電層による均一な被覆が形成されるように選定される、
方法。
【請求項２】
請求項１に記載の方法であって、前記第１及び第２の凹部の形成後、前記誘電層は、前記半導体ボディの全面にわたり形成され、その後に、前記誘電層の平坦部が異方性エッチングにより除去される、方法。
【請求項３】
請求項１又は２に記載の方法であって、前記第２の凹部は、前記１の凹部を取り巻く環状グルーブとして形成され、前記グルーブ内に前記半導体島部が形成され、前記第２の凹部の横方向の寸法は、前記グルーブの幅により形成される、方法。
【請求項４】
請求項１，２又は３に記載の方法であって、前記誘電層が形成される前に前記半導体ボディの表面に他のグルーブが形成され、当該他のグルーブは、前記グルーブと略同じ幅を有し、これにより、前記半導体島部は、半導体小島部に分割される、方法。
【請求項５】
請求項４に記載の方法であって、投影図で見たときの前記グルーブの形状は、矩形であり、前記他のグルーブは、当該矩形の辺の中央からその中心に位置する第１の凹部にかけて延びるように形成される、方法。
【請求項６】
請求項１ないし５のうちいずれか１つに記載の方法であって、前記半導体ボディは、異なる半導体材料の２つの半導体層が上部に設けられる半導体基板により形成される、方法。
【請求項７】
請求項６に記載の方法であって、シリコン及びゲルマニウムの混合結晶の第１の半導体層がシリコン基板に設けられ、この上にシリコンの第２の半導体層が設けられる、方法。
【請求項８】
請求項６又は７に記載の方法であって、前記半導体ボディにキャビティを形成するために、前記第１の半導体層の半導体材料に関して選択性のあるシリコン用エッチャントが用いられる、方法。
【請求項９】
請求項８に記載の方法であって、前記キャビティの形成後、前記第１の半導体層は、前記第２の半導体層の半導体材料に関して選択性のあるエッチャントにより除去される、方法。
【請求項１０】
請求項８又は９に記載の方法であって、前記キャビティの形成の間、当該シリコンのエッチングは、前記キャビティが前記第１の半導体層に達すると停止され、その後に前記第１の半導体層が選択的に除去される、方法。
【請求項１１】
請求項１ないし１０のうちいずれか１つに記載の方法であって、前記キャビティの横方向の寸法は、前記半導体ボディにおけるキャビティがこの横方向において前記第２の凹部に達して又は当該凹部を越えて延びる程度に大きく選定される、方法。
【請求項１２】
請求項１ないし１１のうちいずれか１つに記載の方法であって、前記半導体ボディにおいて、前記キャビティが形成される前記半導体ボディの重なり部分とは異なる半導体材料から他の層が形成される、方法。
【請求項１３】
請求項１ないし１２のうちいずれか１つに記載の方法であって、前記キャビティの形成後にその壁部が異なる誘電層で被覆される、方法。
【請求項１４】
請求項１ないし１３のうちいずれか１つに記載の方法であって、前記キャビティの形成後に、当該キャビティに高オーム材料が充填される、方法。
【請求項１５】
請求項１３に記載の方法であって、前記キャビティに多結晶シリコンが充填される、方法。
【請求項１６】
請求項１ないし１５のうちいずれか１つに記載の方法により得られる半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置を製造する方法に関し、特に当該半導体装置が基板と少なくとも１つの半導体素子が形成される半導体ボディとを有し、当該半導体ボディにおいて第１の凹部を当該半導体ボディの表面に形成することにより半導体島部が形成され、当該凹部の壁部が誘電層で被覆され、その後に当該半導体ボディの側部が当該第１の凹部の底部を介したアンダーエッチングにより除去され、これにより、当該半導体ボディにキャビティを形成し、その上に半導体島部が形成され、第２の凹部が当該半導体ボディの表面に形成され、その第２の凹部の壁部が他の誘電層で被覆され、当該他の誘電層に被覆された第２の凹部の壁部の１つが当該半導体島部の側壁を形成するのに用いられるような方法に関する。
【背景技術】
【０００２】
このような方法は、例えば集積パワー装置を有する半導体装置の製造に特に好適に用いることができる。そして半導体島部内に配される半導体ボディの部分は、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタを有するものとすることができるとともに、半導体島部の外に配される半導体ボディの部分は、１つ以上のバイポーラトランジスタを有することができる。
【０００３】
冒頭の段落で述べたタイプの方法は、ＥＰ１０４３７６９の番号で２０００年１０月１１日に公開された欧州特許明細書から知られている。この文献において、エピタキシャルシリコン層が上に設けられるシリコン基板を有するシリコン半導体ボディにおいて、絶縁層により当該半導体ボディに形成された２つの平行ないわゆるトレンチの形態で２つの凹部の壁部をカバーすることにより、シリコンの半導体島部が形成される。当該トレンチの底からエッチング及びアンダーエッチングすることにより、シリコン半導体島部は、それらトレンチの一方と他方との間に形成される。
【０００４】
当該トレンチの端面において、ＬＯＣＯＳ（Local Oxidation Of Silicon）領域の形態のアイソレーション領域（例えば図８を参照されたい）又はいわゆるトレンチアイソレーション領域（例えば図９を参照されたい）が半導体ボディに形成される。したがって、形成される半導体島部はこれらの側部に隣接し、二酸化シリコンの領域により支持される。どのようにして、トレンチアイソレーション領域の場合、最初にエッチングによりこれらアイソレーショントレンチが形成され、その後にその壁部がアイソレーション層により被覆され、その後、これらトレンチに多結晶シリコンが充填されるかが記述されている。次に、形成すべき半導体島部の両側のトレンチは、ＬＯＣＯＳアイソレーション領域が適用される状況について述べているように形成される。
【０００５】
かかる既知の方法の欠点は、数多くのステップを有するので比較的に時間がかかることである。この結果、当該方法は、比較的高価なものとなり、有用な装置に関しての収率も悪影響を受ける。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって本発明の目的は、冒頭の段落に記述したタイプの方法であって、少ないステップで済ますことにより安価な方法を提供することである。
【課題を解決するための手段】
【０００７】
これを達成するため、冒頭の段落で述べたタイプの方法は、本発明により、前記誘電層及び前記他の誘電層の双方のために、同じ誘電層が用いられ、前記第２の凹部の横方向の寸法及び前記誘電層の厚さは、前記第２の凹部が前記誘電層により略完全に充填されるように選定され、前記第１の凹部の横方向の寸法は、前記第１の凹部の壁部及び底部に前記誘電層による均一な被覆が形成されるように選定されることを特徴としている。
【０００８】
本発明は、先ず第１に第１及び第２の凹部の壁部のアイソレーション（絶縁）のために同じアイソレーション層を用いることができるという認識に基づいている。これは既に、処理の簡素化を導いている。本発明はさらに、誘電層の厚さや第２の凹部の幅の適切な選定により、当該誘電層の堆積プロセス中に当該第２の凹部に完全に充填することができるという認識に基づいている。これにより、処理のさらなる簡素化が導かれる。前記選定は、実際上は、第２の凹部の幅は、堆積すべき誘電層の厚さの概して２倍、或いは２倍より（少し）小さめのものを有するように選ばれることを意味している。第１の凹部の幅は、その壁部及び底部がこの凹部の形状が悪影響を受けることなく、また誘電層により当該凹部が充填されることなく、誘電層により均等に被覆されるほどに大きなものに選定される。これにより、この第１の凹部においては、当該壁部を被覆する誘電層の部分は、異方性エッチング処理により形成可能である。かかる処理においては、第１の凹部の底部におけるもののような誘電層の平坦な部分が再び除去されるとともに、第１の凹部の壁部は、誘電層の部分で被覆されたままとなる。本発明の基礎をなす最後の認識は、このような異方性エッチング処理では、第２の凹部内の誘電層は少なくとも顕著には侵食されない、というものである。本発明による方法は、このように比較的に少ないステップで済み、高い生産性を導くことができる。
【０００９】
したがって、本発明による好適実施例においては、第１及び第２の凹部の形成の後、誘電層が半導体ボディの全面にわたって形成され、その後に、誘電層の平坦な部分が異方性エッチングにより再度除去される。
【００１０】
好ましくは、前記第２の凹部は、前記１の凹部を取り巻く環状グルーブとして形成され、前記グルーブ内に前記半導体島部が形成され、前記第２の凹部の横方向の寸法は、前記グルーブの幅により形成される。隣接又は非隣接の半導体島部がこうして半導体ボディに容易に形成可能である。
【００１１】
好ましい実施例において、前記誘電層が形成される前に前記半導体ボディの表面に他のグルーブが形成され、当該他のグルーブは、前記グルーブと略同じ幅を有し、これにより、前記半導体島部は、半導体小島部に分割される。この分割は、当該小島部も互いに電気的に十分に分離されるように行うのがよい（但し、必須ではない）。この変形例の重要な効果は、他のグルーブも誘電層の堆積の間に完全に充填される点である。このように、これらグルーブは、いわば、半導体ボディにおいて半導体島部の下にキャビティが形成されると、半導体島部を強力にする充填リブを構成する。これにより、その段階における半導体島部に対する（機械的）ダメージのリスクが減少する。
【００１２】
好ましくは、投影図で見たときの前記グルーブの形状は、矩形であり、前記他のグルーブは、当該矩形の辺の中央からその中心に位置する第１の凹部にかけて延びるように形成される。このようにして、半導体島部のアレイ又はマトリクスが半導体ボディに容易に形成可能となる。
【００１３】
本発明による方法の魅力的な変形例において、前記半導体ボディは、異なる半導体材料の２つの半導体層が上部に設けられる半導体基板により形成される。これにより、半導体ボディにおけるキャビティの形成の間に第１の半導体層の材料に関して選択性のあるエッチャントにより第１の半導体層の下に配される半導体ボディの部分を除去することが可能となる。第１の半導体層は、同様に第２の半導体層に関して選択的に除去可能となる。全体のプロセスの良好な制御の他にも、非常に薄い厚さの半導体ボディを製造することができることにもなる。
【００１４】
後者の変形例は、例えば、シリコンエピタキシャル層が存在するか又は存在していないシリコン基板上にシリコン及びゲルマニウムの混合結晶の第１の半導体層を形成し、その後その上にシリコンの第２の半導体層を形成することによって実現可能である。Ｓｉ−Ｇｅ混合結晶の組成及び厚さは、一方ではその材料がシリコンからの最大の偏差を呈し、他方では多くの欠陥を伴わない当該層のエピタキシャル成長が依然として可能であるように、選定される。
【００１５】
したがって、半導体ボディにキャビティを形成するために、この変形例では、第１の半導体層の半導体材料、この場合シリコン−ゲルマニウム混合結晶に関して選択性のあるシリコンのエッチャントを用いるのが好ましい。一変形例では、前記キャビティの形成後、前記第１の半導体層は、前記第２の半導体層の半導体材料に関して選択性のあるエッチャントにより除去される。好ましくは、シリコンの選択性エッチングは、第１の半導体層、及びこれによるキャビティ上の境界に達すると直ぐに中止され、その後に第１の半導体層が選択的に除去される。
【００１６】
当該キャビティの横方向の寸法は、当該横方向に半導体ボディにおいてキャビティが延びて第２の凹部を越えるほどに大きく選択されるという状況により、半導体島部が完全に（電気的に）半導体ボディの周囲部分から絶縁されることが実現する。前の段落において最後に述べた変形例では、当該キャビティの横方向の拡大は、簡単な態様で、四角い配置形状態様の場合にも第２の凹部までに限定可能である。第１の半導体層のエッチングは、当該キャビティが第２の凹部のどこかに達するまで継続し、達したその時点でエッチングが自動的に止まる。
【００１７】
好適な変形例においては、キャビティ形成処理に、形成すべきキャビティの下側に半導体ボディに位置するいわゆるエッチストップ層が用いられる。或いは、シリコン半導体ボディの場合、この目的のために、シリコン及びゲルマニウムの混合結晶を含む層を用いることができる。
【００１８】
好ましくは、キャビティの１つ又は複数の形成の後、その壁部が他の誘電層により被覆される。この層は、堆積又は熱酸化により形成可能である。キャビティは、好ましくはポリドックス（polydox）又はＳＩＰＯＳなどの高オーム材料が充填される。多結晶シリコンは、その材料の熱膨張率が概して単結晶シリコンのものと等しいので、キャビティの充填媒介物質として非常に適した形で用いることができ、この結果、半導体ボディの加熱及び／又は冷却における問題が排除される。
【００１９】
本発明はさらに、本発明による方法により得られる半導体ボディを有するものである。
【００２０】
本発明の上記態様及びその他の態様は、以下に説明する実施例に基づいて詳しく説明する。
【発明を実施するための最良の形態】
【００２１】
図面は、一律の尺度で描かれておらず、厚さ方向における寸法などの幾つかの寸法は、明確にするために誇張されているものである。色々な図における対応の領域又は部分は、できる限り同じハッチング又は同じ参照符号により示される。
【００２２】
図１ないし図８は、平面図である図２を除き、本発明による方法の実施例による製造の連続した段階における半導体装置の厚さ方向に直角に見たときの概略的断面図である。装置１０（図１参照）の形成に用いられる開始部分は、基板１、本例ではシリコンの半導体基板を有する半導体ボディ２である。その上には、第１のエピタキシャル層１１が、エピタクシーにより設けられ、このエピタクシー層は、シリコン及びゲルマニウムの混合結晶を有し、このエピタキシャル層上には、今度はシリコン及びゲルマニウムのエピタキシャル混合結晶層８が設けられたエピタキシャル−シリコン層１２が設けられる。エピタキシャル処理は、シリコン層９の成長により終了させられる。この層の頂部には、例えば二酸化シリコンのハードマスク層Ｍがその後堆積される。Ｓｉ−Ｇｅ層１１及び８の厚さは、例えば１ないし５０ｎｍの範囲を有するが、それら層のゲルマニウム含有量は、１０ないし３０ａｔ．％（原子百分率）の範囲を有する。シリコン層１２及び９の厚さは、この例では、それぞれ２０ないし３０ｎｍの範囲及び概ね２μｍとされている。
【００２３】
その後（図２参照）、ハードマスク層Ｍは、フォトリソグラフィ及びエッチングによりパターン化され、図２に示されるようなマスク層Ｍのハッチングの施された部分は、この処理に掛けられない。次に、２つの凹部（図３参照）がエッチングにより半導体ボディ２において形成される（閉じた環状体を形成する第２の凹部５により取り巻かれる中央の第１の凹部４となる）。図３ないし図８の断面図は、図２の線ＩＩＩ−ＩＩＩに沿って得られるものである。これら図の左の部分は、中央の凹部４の周りに位置する半導体ボディ２の部分を示しており、これらの図の右側の部分は、第２の凹部５の周り、すなわち図２の右側に位置するその一部の周りに位置する半導体ボディ２の部分を示している。図２における中央の凹部４の左に配される第２の凹部５の部分は、簡明に示すため図３ないし図８から省略されている。この省略した部分は、図３ないし図８の右側の部分と同じである。
【００２４】
第２の凹部５は、第１の凹部４の横方向の寸法よりも小さい幅寸法を有するグルーブ（溝）５のように形成される。この例では、他のグルーブ７（図２参照）（本例では４つ）が半導体ボディ２に同時に形成される。かかる他のグルーブは、第２の凹部５を第１の凹部４に接続し、当該他のグルーブの幅は、第２の凹部５のものと等しくされている。
【００２５】
その後（図３参照）、本例では二酸化シリコンの誘電層６は、ＣＶＤ（Chemical Vapor Deposition；化学気相成長）により半導体ボディ２の表面にわたり設けられる。この層６の厚さ及び凹部４，５，７の寸法は、第１の凹部４に層６による均一なコーティングだけが施されるとともにグルーブ５（及びグルーブ７）が誘電層６に完全に満たされるように選定される。
【００２６】
次に（図４参照）、誘電層６の平坦な部分は、異方性エッチング処理により（本例ではいわゆるドライ／プラズマエッチング処理で）再び除去される。この結果、凹部４の壁部は、誘電層６で被覆されたままとなる一方、当該誘電層が充填されたグルーブ５（及び７）は、充填されたままとなる。
【００２７】
その後（図５参照）、シリコン層１２において、等方性湿式化学エッチング処理などのシリコンに対するエッチング処理によって第１の凹部４の下及び周りにキャビティ２０が形成される。この処理において、層１１は、本例ではＳｉ−Ｇｅ層であるが、エッチストップ層として機能し、キャビティ２０の深さを制限する。適切な選択性のあるエッチャントは、高熱のアンモニア溶液である。そしてこのエッチング処理は（図６参照）、例えば、横から見たときに少なくとも充填されたグルーブ５までキャビティ２０が延びるまで継続される。こうして（電気的に絶縁された）半導体島部３は、グルーブ５内に形成され、当該半導体島部は、本例では層８，９の部分を有し、グルーブ５及び第１の凹部４の壁部を被覆する誘電層６の部分により形成される絶縁領域により境界づけられる。キャビティ２０自体は、この段階と同様に、空気で満たされたままとすることができる。これに窒素のような不活性ガスを満たすこともできる。或いは、キャビティ２０を排気させて封止することもできる。
【００２８】
他のグルーブ７は、本例では、島部３を４つの小島部３Ａ（図２参照）に分割し、これにより、互いに電気的な絶縁もなされる。グルーブ７はまた、誘電層６で充填され、島部３及び小島部３Ａを形成する層８，９の厚さの合計よりも厚いものであり、島部３及び小島部３Ａに所定の強度を付加的に持たせる。この強度はまた、グルーブ７が２つの凹部４と５との間の全部の接続を形成しない場合にも達成可能である。小島部３Ａの電気的絶縁並びに島部３及び小島部の増強は、分離して行われることもできかつこれにより本例とは異なり同時に行われる必要がない機能である。
【００２９】
この例では（図７参照）、キャビティ２０のエッチングは、シリコンに対して選択的にＳｉ−Ｇｅをエッチングするエッチャントにより継続される。適切な選択性のあるエッチャントは、例えばフッ化水素、過酸化水素及び酢酸を１：２：３の（体積）比で混合した混合材料である。この態様において、キャビティ２０と隣接するＳｉ−Ｇｅ含有層１１，８の部分が除去される。これにより、島部３／小島部３Ａが形成され、本例では専らシリコンを含むものとなる。その後、キャビティ２０の壁部は、例えば二酸化シリコンの薄い誘電層３０で被覆される。これは、短い熱酸化により達成可能である。この例では、層３０は、薄い多結晶シリコン層３０を先ず堆積することにより形成され、その後酸化によって二酸化シリコン含有層３０に変換される。
【００３０】
次に（図８参照）、当該キャビティには高オーム多結晶シリコン４０が充填される。或いは、このキャビティ２０に、例えばＳＩＰＯＳ又はＰＯＬＹＤＯＸとして知られている酸素含有多結晶シリコンを充填してもよい。多結晶シリコンの利点は、その熱膨張率が単結晶シリコンのものと概ね等しいことである。
【００３１】
この例の本発明による方法の魅力的な変形例では、選択的にシリコンをエッチングするエッチャントによるエッチングは、図５に示される段階で、すなわちキャビティ２０がＳｉ−Ｇｅ層に隣接することができるために十分な極僅かの横方向アンダーエッチングの後に停止させられる。この後直ぐに、適切なエッチャントによりＳｉ−Ｇｅ層（図９に示されるようなもの）のエッチングが続く。これにより、キャビティ２０のより深い部分は、比較的に小さい横方向の寸法を持つことができるとともに、全体としてのキャビティ２０は、不必要に長い距離にわたり、すなわちグルーブ５を越えるまで延びる可能性を伴うことなくグルーブ５までなお延びることができる。この結果、キャビティ２０を満たすのにこの例では少ない材料しか必要とされない。
【００３２】
その後、装置１０の製造は、島部３／小島部３Ａの中及び／又は外にＭＯＳ又はバイポーラトランジスタなどのアクティブ半導体素子を形成することにより完了する。このため、ＩＣ技術の分野で慣例的に用いられている処理及び処理ステップが用いられる。装置１０は、ダイオードや抵抗、コイル、キャパシタなどの他の１つ以上の能動及び／又は受動素子を具備してもよいことは勿論である。適切なパターンの接続導電体及び／又はボンディングパッドも形成され、個々の半導体装置１０は、ディスクリートデバイス又は準ディスクリートデバイス１０を有し或いはＩＣをも有してもよく、切り出し（sawing）などの分離技術によって設けられる。
【００３３】
図９及び図１０は、本発明による方法による多数の半導体島部の製造のための種々の実現可能な構成の概略平面図である。図９は、第１及び第２の凹部４，５，４´，５´並びに上述した例のような他のグルーブ７，７´の多数の組み合わせの六角形の構成を示している。点線は、形成されるキャビティ２０，２０´の周縁を示している。この構成は、概して閉じた球体の詰め物に等価なものであり、その半導体ボディ２の効率が高いので魅力的である。
【００３４】
図１０は、上述した例で説明したような複数の島部３及び小島部３Ａの立方体状の構成を示している。この、より実用的な構成では、キャビティ２０，２０´が互いに接触している。図１０は、３つのキャビティ２０，２０´，２０´´のアレイを示している。
【００３５】
本発明は、上述した模範的実施例に限定されるものではなく、当業者であれば本発明の範囲内で沢山の変形例や変更例が可能である。例えば、異なる配置形状形態及び／又は異なる寸法で装置を製造することができる。注記するに、ここで用いられるているような「島部」なる用語は、「半島部」も含むものと理解されたい。これは、例えば、第２の凹部が中断を呈してもよく、この結果当該島部がその島部の外に位置づけられる半導体ボディの部分に（電気的に）接続されることを意味している。当該島部が小島部を有する場合、当該小島部のうちの１つ以上が当該小島部の外に位置づけられた半導体ボディの部分に接続されることも可能である。また、他の凹部／グルーブに１つ以上の中断を設けてもよい。したがって、かかる島部（又は半島部）は、蛇行構造を有する領域に小分けされてもよい。
【００３６】
また、第１の半導体層は、上記例ではＳｉ−Ｇｅを含むものであるが、当該島部の内又は外に位置づけられた半導体素子に用いることができて好都合である。（序文において述べた特許明細書に記載されているように）例えば当該島部の外にバイポーラトランジスタが形成される場合、Ｓｉ−Ｇｅ層を、そこではバイポーラトランジスタの特性を改善するために用いることができる。当該島部内で、例えばＭＯＳトランジスタが形成可能である場合、Ｓｉ−Ｇｅ層の存在にかかわる（機械的）応力を、例えばＰＭＯＳＴではなくＮＭＯＳＴにおいて例えば移動度に影響を与えるために用いることができる。
【００３７】
また、各例において述べたもの以外の材料を本発明の範囲内で代替的に用いてもよい。また、エピタキシやＣＶＤ（Chemical Vapor Deposition）、スパッタリング、蒸着などの他の堆積技術を、上述した材料又は他の材料に対して用いることもできる。湿式化学エッチング方法に代えて、プラズマエッチングなどの「乾式」の技術を代替的に用いたり、逆に乾式を湿式に代えることができる。
【００３８】
最後に、本装置は、集積回路の形態の如何を問わず、多数のダイオード及び／又はトランジスタ及び抵抗及び／又はキャパシタなどの追加の能動型及び受動型半導体素子又は電子的構成要素を有するものとしてもよい。その製造プロセスは、これに効率良く適合されることは勿論である。
【図面の簡単な説明】
【００３９】
【図１】本発明による方法の実施例による製造の連続した段階のうちの或る段階における半導体装置の厚さ方向に直角に見たときの概略的断面図。
【図２】本発明による方法の実施例による製造の連続した段階のうちの一段階における半導体装置の概略的平面図。
【図３】本発明による方法の実施例による製造の連続した段階のうちの他の段階における半導体装置の厚さ方向に直角に見たときの概略的断面図。
【図４】本発明による方法の実施例による製造の連続した段階のうちのさらに他の段階における半導体装置の厚さ方向に直角に見たときの概略的断面図。
【図５】本発明による方法の実施例による製造の連続した段階のうちの別の段階における半導体装置の厚さ方向に直角に見たときの概略的断面図。
【図６】本発明による方法の実施例による製造の連続した段階のうちのまた別の段階における半導体装置の厚さ方向に直角に見たときの概略的断面図。
【図７】本発明による方法の実施例による製造の連続した段階のうちのさらに別の段階における半導体装置の厚さ方向に直角に見たときの概略的断面図。
【図８】本発明による方法の実施例による製造の連続した段階のうちのまたさらに別の段階における半導体装置の厚さ方向に直角に見たときの概略的断面図。
【図９】本発明による方法による多数の半導体島部の製造のための可能な一構成例の概略的平面図。
【図１０】本発明による方法による多数の半導体島部の製造のための可能な他の構成例の概略的平面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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