(57)【要約】  集積回路チップは、順に、基板材料から成る基板層、絶縁体から成る絶縁層、第１の導電体から成る第１導電層、誘電体からなる誘電層及び第２の導電体から成る第２導電層を有し、集積回路チップが少なくとも１つの集積回路及び少なくとも１つの集積静電放電保護デバイスを有し、静電放電保護デバイスが間隔を設けられた一対の中心電極及び周辺電極を有し、中心電極が第１導電層によって形成され、周辺電極が第２導電層によって形成され、電極対がステロイド・スパークギャップ空洞によって分離されており、ステロイド・スパークギャップ空洞の環状部が集積回路チップの絶縁層によって形成されたベース層、周辺電極によって形成された側壁、集積回路チップの誘電層によって形成されたカバー層、及び中心電極によって形成され絶縁層に接触するコンタクトパッドを有する環状部の中心部を有し、静電放電保護デバイスがまた、静電放電から保護されるべき入力回路パスに中心電極を電気接続する手段、及び回路グラウンド又は回路電源の何れかへの接続を有する静電放電パスに前記周辺電極を電気接続する手段を有する。本発明はまた上記集積回路チップの製造方法に関する。
2007520074.tif 000002
【特許請求の範囲】
【請求項１】
基板材料から成る基板層、絶縁体から成る絶縁層、第１の導電体から成る第１導電層、誘電体からなる誘電層、及び第２の導電体から成る第２導電層を順に有する集積回路チップであって、当該集積回路チップが少なくとも１つの集積回路及び少なくとも１つの集積された静電放電保護デバイスを有し、該静電放電保護デバイスが間隔を設けられた一対の中心電極及び周辺電極を有し、該中心電極が前記第１導電層によって形成され、該周辺電極が前記第２導電層によって形成され、前記電極対がステロイド・スパークギャップ空洞によって分離されており、該ステロイド・スパークギャップ空洞の環状部が当該集積回路チップの前記絶縁層によって形成されたベース層、前記周辺電極によって形成された側壁、当該集積回路チップの前記誘電層によって形成されたカバー層、及び前記中心電極によって形成され前記絶縁層に接触するコンタクトパッドを有する該環状部の中心部を有し、前記静電放電保護デバイスがまた、静電放電から保護されるべき入力回路パスに前記中心電極を電気的に接続する手段、及び回路グラウンド又は回路電源の何れかへの接続を有する静電放電パスに前記周辺電極を電気的に接続する手段を有する、ところの集積回路チップ。
【請求項２】
請求項１に記載の集積回路チップであって、抵抗、キャパシタ、及びインダクタを含むグループから選択された受動部品をさらに有する集積回路チップ。
【請求項３】
請求項１に記載の集積回路チップであって、前記第１の導電体がポリシリコンであるところの集積回路チップ。
【請求項４】
請求項１に記載の集積回路チップであって、前記第２の導電体がアルミニウムであるところの集積回路チップ。
【請求項５】
請求項１に記載の集積回路チップであって、前記スパークギャップ空洞が前記静電放電保護デバイスの絶縁破壊電圧を低下させるための希ガスを含むところの集積回路チップ。
【請求項６】
請求項１に記載の集積回路チップであって、前記基板材料がシリコン、ガラス及びセラミック材料を含むグループから選択されているところの集積回路チップ。
【請求項７】
集積回路と静電放電保護デバイスとを有する集積回路チップの製造方法であって、ａ）半導体基板を設ける工程、ｂ）該半導体基板に絶縁層を堆積する工程、ｃ）該絶縁層上に第１の導電体から成る第１導電層を堆積する工程、ｄ）該第１導電層上に誘電体から成る誘電層を堆積する工程、ｅ）中心電極及び周辺電極のための間隔を設けられたコンタクト窓をエッチングする工程、ｆ）マスクを堆積する工程、ｇ）前記周辺電極のコンタクト窓周辺の下方の前記第１導電層に空洞溝をエッチングする工程、ｈ）前記中心電極のコンタクト窓を介して前記絶縁層と機械的に接触するように、且つ前記周辺電極のコンタクト窓を介して第１導電層と電気的に接触するように、第２導電層の層を堆積する工程、ｉ）静電放電から保護されるべき入力回路パスに前記中心電極を接続し、且つ回路グラウンド又は回路電源の何れかへの接続を有する静電放電パスに前記周辺電極を接続する工程、を含む製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路チップの分野に関し、具体的には静電放電からの集積回路チップの保護に関する。
【背景技術】
【０００２】
静電放電（ＥＳＤ）とは短時間での大電流の電気放電現象のことを言う。静電放電（ＥＳＤ）は、集積回路内の例えばトランジスタ、ダイオード、インダクタ、キャパシタ及び抵抗等の個別デバイスを劣化あるいは破壊することで知られている。電圧及び電流双方のスパイクが、個々の半導体デバイスの様々な部分で誘電体領域又はドープ領域を破壊し、それによってデバイス全体又はチップ全体までもが完全に又は部分的に動作不能になり得る。
【０００３】
ＩＣでは静電放電に晒される主な原因は帯電した人体によって形成される（“人体モデル”、ＨＢＭ）。人体の放電は約100nsの間、数アンペアのピーク電流をＩＣに発生する。
【０００４】
静電放電の第２の原因は金属製の物体によって形成され（“機械モデル”、ＭＭ）、それは、ＨＢＭ静電放電源よりも著しく高い上昇時間での過渡電流を発生し得る。
【０００５】
第３の原因は“帯電デバイスモデル”（ＣＤＭ）によって説明され、このモデルではＩＣ自体が帯電され、ＨＢＭ及びＭＭ静電放電源とは反対方向にグラウンドに放電する。
【０００６】
より高い動作速度、より低い動作電圧、より高い包装密度、及びコスト削減への要求がデバイス寸法の縮小に向かわせるに連れて、ＩＣにおける静電放電現象はその重要度を増している。これは一般に、誘電体の薄層化、急峻な不純物遷移を伴うドーピングの高濃度化、及び高電界化を意味し、これらは全て、有害な静電放電現象の影響を受けやすくした要因となっている。
【０００７】
比較的小さい過電圧に対する伝統的な対処手段には、シャントキャパシタ、降伏ダイオード、バリスタ及び誘導コイルが含まれる。ツェナーダイオード等の降伏ダイオードは、或る一定の閾値電圧を超えて逆バイアスされると大電流を通電する。ほぼ全ての過電圧保護デバイスのように、このようなダイオードは保護されるべき回路要素に対して、前方すなわち“上流”、或いは並列に置かれ、そこに印加された過電圧を、例えば中性線、直流共通線、シャーシ又はグラウンド等の放電パスを通して短絡する。しかしながら、このようなダイオードは、それ自体の損傷を恒久的に避けるためには、限られた過電圧にしか対処することができない。
【０００８】
スパークギャップは更に高電圧のデバイスに関連する別形態の過電圧保護回路であり、最近、その小型化された形態がＰＣボード等での使用に向けて開発されている。スパークギャップは、例えば空気等の、所望の絶縁破壊電圧すなわち火花電圧を有する非導電性ガスによって絶離された２つの対向電極を有する。
【０００９】
スパークギャップ間に過電圧が印加されると、非導電性ガスがイオン化され、電極間に比較的低抵抗のパスを形成する。
【００１０】
スパークギャップは付加的キャパシタンスが殆ど又は全くない静電放電保護をもたらす。しかしながら、半導体チップ上に実施するのは困難であり、汚染可能性ひいては信頼性問題を引き起こす虞がある。
【００１１】
電子回路での使用に適したスパークギャップ組立体が開示されており（特許文献１参照）、それは、少なくとも部分的に導電性の第１層、少なくとも部分的に導電性の第２層、前記第１層と前記第２層との間にそれらの縦方向の空間関係を維持したまま配置された非導電性材料、前記第１層及び前記第２層の少なくとも一方の少なくとも１つの開口を有し、前記非導電性材料が前記少なくとも１つの開口を有する層から除去されたとき、それによって、縦方向のギャップが各々の前記層の間に形成され、且つ各々の前記層に通じる。
【００１２】
このような縦方向ギャップは空き空間であり、湿気又はガス密度の変化に起因する影響を引き起こし、過電圧保護性能を劣化させる虞がある。
【特許文献１】英国特許第２３３４６２７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、信頼性問題を生じない、集積回路と、集積回路チップ内の静電放電保護に好適な静電放電保護デバイスとを有する改善された集積回路チップ提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に従って、集積回路と、静電放電保護を実現するための電気回路を包含するのに好適な静電放電デバイスとを有する集積回路チップが提供される。
【００１５】
本発明に従った集積回路チップは、順に、基板材料から成る基板層、絶縁体から成る絶縁層、第１の導電体から成る第１導電層、誘電体からなる誘電層及び第２の導電体から成る第２導電層を有し、当該集積回路チップが少なくとも１つの集積回路及び少なくとも１つの集積された静電放電保護デバイスを有し、該静電放電保護デバイスが間隔を設けられた一対の中心電極及び周辺電極を有し、該中心電極が前記第１導電層によって形成され、該周辺電極が前記第２導電層によって形成され、前記電極対が環状スパークギャップ空洞によって分離されており、該環状スパークギャップ空洞の環状部が当該集積回路チップの前記絶縁層によって形成されたベース層、前記周辺電極によって形成された側壁、当該集積回路チップの前記誘電層によって形成されたカバー層、及び前記中心電極によって形成され前記絶縁層に接触するコンタクトパッドを有する該環状部の中心部を有し、前記静電放電保護デバイスがまた、静電放電から保護されるべき入力回路パスに前記中心電極を電気的に接続する手段、及び回路グラウンド又は回路電源の何れかへの接続を有する静電放電パスに前記周辺電極を電気的に接続する手段を有する。
【００１６】
上記の静電放電保護デバイスは、大電流を短時間の内に非破壊的手法で通電することによって集積回路を静電放電から保護することが可能である。
【００１７】
このデバイス構造は優れた電気特性、機械的安定性、及び高信頼性をもたらす。静電放電保護デバイスは、保護されるべき集積回路チップに挿入されるとき、過度の挿入損失を回路に課したり、有意な量のキャパシタンスを付加してスイッチング速度や帯域幅を低下させたりすることがない。
【００１８】
本発明に係る静電放電保護デバイスは既存の集積回路チップの頂部に直接的に置かれ、且つ集積回路チップ上の回路に過電圧保護を提供するように集積回路チップに接続される。従って、本発明に係るデバイスは集積回路チップの一集積部としてチップ製造者によって経済的に製造される。
【００１９】
加えて、静電放電デバイスは、静電放電デバイスのために過大な設置場所を占めることなく集積回路チップに搭載されるので、最近の動向であるコンパクト、軽量及び機器の小ささに適うものである。
【００２０】
集積回路チップは、抵抗、キャパシタ、及びインダクタを含むグループから選択された受動部品をさらに有してもよい。
【００２１】
集積回路チップ内において、前記第１の導電体はポリシリコンとしてもよい。
【００２２】
集積回路チップ内において、前記第２の導電体はアルミニウムとしてもよい。
【００２３】
集積回路チップ内において、前記スパークギャップ空洞は前記静電放電保護デバイスの絶縁破壊電圧を低下させるための希ガスを含んでもよい。
【００２４】
ギャップは環境から封止されるので、空隙に限られない。本発明の一実施形態では、ギャップは実質的に、例えば希ガスの１つであるアルゴン等の不活性ガスを含むガスで満たされる。これにより、ギャップの静電放電における絶縁破壊電圧が低減され、このデバイスは定格絶縁破壊電圧が一層安定するという利点を有することができる。
【００２５】
集積回路チップ内において、前記基板材料はシリコン、ガラス及びセラミック材料を含むグループから選択されてもよい。
【００２６】
また、本発明によって提供される、集積回路と静電放電保護デバイスとを有する集積回路デバイスの製造方法は、ａ）半導体基板を設ける工程、ｂ）該半導体基板に絶縁層を堆積する工程、ｃ）該絶縁層上に第１の導電体から成る第１導電層を堆積する工程、ｄ）該第１導電層上に誘電体から成る誘電層を堆積する工程、ｅ）中心電極及び周辺電極のための間隔を設けられたコンタクト窓をエッチングする工程、ｆ）マスクを堆積する工程、ｇ）前記周辺電極のコンタクト窓周辺の下方の前記第１導電層に空洞溝をエッチングする工程、ｈ）前記中心電極のコンタクト窓を介して前記絶縁層と機械的に接触するように、且つ前記周辺電極のコンタクト窓を介して第１導電層と電気的に接触するように、第２導電層の層を堆積する工程、ｉ）静電放電から保護されるべき入力回路パスに前記中心電極を接続し、且つ回路グラウンド又は回路電源の何れかへの接続を有する静電放電パスに前記周辺電極を接続する工程、を含む。
【００２７】
この製造方法は簡易であり、異なる半導体製品系列、並びに広範囲の設計及びプロセス変更に関して十分に適応性がある。本発明は、生産サイクル時間を延ばすことなく実施可能であり、また、導入済みの装置を用いて実施可能であるので新しい製造装置への投資が不要である。
【発明を実施するための最良の形態】
【００２８】
本発明は、静電放電保護デバイスに近接配置された静電放電の影響を受けやすい集積回路を有する集積回路チップであって、静電放電保護デバイスが静電放電耐性の十分でないデバイスに電気的に接続された集積回路チップに関する。
【００２９】
特に無線周波数（ＲＦ）応用向けの集積回路は能動素子及び受動素子の双方を必要とする。能動素子は金属酸化膜シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）及びバイポーラトランジスタを含む。ＲＦのＣＭＯＳ（相補型ＭＯＳ）では、能動素子はＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴを含む。ＲＦシリコンＢｉＣＭＯＳ（バイポーラＣＭＯＳ）技術では、能動素子はＣＭＯＳのＭＯＳＦＥＴに加えてシリコン・バイポーラ接合トランジスタ（ＢＪＴ）を含む。シリコンゲルマニウム（ＳｉＧｅ）技術では、能動素子はヘテロ接合バイポーラトランジスタ（ＨＢＴ）を含む。受動素子の例には、抵抗、キャパシタ及びインダクタが含まれる。
【００３０】
集積回路チップに含まれる少なくとも一部の半導体デバイスは静電放電の影響を受けやすい。
【００３１】
集積回路チップは基板100を有し、その上には次々に絶縁体層、第１導電体層、誘電体層及び第２導電体層が堆積される。
【００３２】
基板材料は多結晶又は単結晶の半導電性材料の如何なるものも考えられ、これらに限定されるわけではないがシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、シリコンカーバイド又はガリウム砒素の基板が含まれる。半導体基板は好適なドーパント材料でドープされてもされなくてもよく、また、その中に１つ以上の能動デバイス領域を含んでいてもよい。
【００３３】
集積回路チップは絶縁層101を有し、絶縁層101は絶縁体として典型的に酸化物を有する。ｎ型又はｐ型のシリコンウェハ、及びウェハ表面の下方のSiO2から成る埋込電気絶縁層を有するＳＯＩ基板が特に好ましい。埋込酸化層（絶縁層）の厚さは好ましくは0.3μmから3μmの間であり、単結晶シリコン層の厚さは0.1μmから4μmの間である。
【００３４】
さらに、集積回路チップ層は第１導電層102を含み、第１導電層102はポリシリコンを不純物でドーピングすることによって形成されたポリシリコン層としてもよい。あるいは、集積回路チップは第１導電層として、ｎ型ドープされた単結晶シリコン層を有してもよい。
【００３５】
第１導電層の頂部には、例えば、これらには限られないがSiO2、Si3N4、酸窒化シリコン、ガラス、BPSG（ボロンがドープされたPSG）、ダイヤモンド状カーボン、パリレンポリマー、ポリアミド、シリコン含有ポリマー、及び同様の誘電体等の何れかの誘電体から成る誘電層103が堆積される。
【００３６】
第２導電層106、107は好ましくは、高い導電率及び熱伝導率、低コスト並びにその他の半導体プロセス及び材料との相性の良さの点で望ましいスパッタされたアルミニウムから成る。しかしながら、層106には、十分な伝導性を有するその他の材料、例えば、Al-Si-Cu合金（Al：98.5-97.5重量％、Si：1-2重量％、Cu：0.5重量％）等のアルミニウムベースの合金、が用いられてもよい。
【００３７】
本発明に用いられ得る更に好ましい導電体は、銀、金、白金、銅、タングステン、タンタル、チタン及び同様の導電性金属を含む金属及び合金である。
【００３８】
集積回路チップの劣化を防止するため、この構造はさらに、図示されていないが、パターン形成された半導体デバイスを封止するパッシベーション層を備えることが好ましい。
【００３９】
本発明においては、集積回路チップデバイスは静電放電保護デバイスによって電圧保護される。
【００４０】
図１を参照するに、本発明に従った静電放電保護デバイスは一対の中央電極及び周辺電極を有し、これらの電極がそれらの間にガス充填されたステロイド（steroidal）ギャップを形作るように、これらの電極は離されている。
【００４１】
スパーク放電デバイスはさらにベース層及び頂部層を有し、それらは、空隙が外部環境から密閉されるように、電極及び空隙を実質的に囲んでいる。空隙は不活性ガスを有してもよい。
【００４２】
図示されるように、本発明に従った静電放電保護デバイスは、故に、下部絶縁ベース層101、中間導電層102及び頂部誘電層103を含む４層構造を有する。中間導電層102は上側及び下側の層101、103の間に挟まれ、ステロイド放電ギャップの開口を有している。
【００４３】
第４層すなわち第２導電層はコンタクトパッドを有する。上記コンタクトパッドは開口の中心を満たすとともに下方に第１層まで延在しており、放電ギャップ105を密閉するプラグを形成している。
【００４４】
円盤状の周辺電極の厚さは、求められる保護レベルに依存することになるが、公知の実験技術を用いて、例えば定格電圧における電極のスパーク誘起腐食作用を最小化するように最適化され得る。ステロイド・スパークギャップ開口は、その厚さ、及びその誘電層厚さの絶縁電界強度（単位：V/cm）が所望の高電圧の閾値にて誘電層の突然の破壊をもたらすように選定される。隙間が薄いほど低い閾値電圧となり、逆もまた然りである。
【００４５】
スパークギャップ空洞の環状部は、断面図又は平面図の何れにおいても完全なリング形状である必要はなく、楕円又は正多角形若しくは不規則な多角形のような形状でもよい。
【００４６】
第２の導電体の基板層100への拡散を防止するため、絶縁層101は層106の第２の導電体が層100に移動するのを防ぐような厚さを有するべきである。
【００４７】
中心及び周辺電極はまた、それぞれ、コンタクトパッド106及び107を含み、それらのパッドは電気放電保護デバイスの中心領域から離して配置される。また、それらのパッドによってデバイスへの電気的な相互接続が為される。
【００４８】
コンタクトパッド106によって中心電極が静電放電から保護されるべき入力回路パスに電気的に接続され、コンタクトパッド107によって周辺電極が回路のグラウンド又は回路の電源の何れかへの接続を有する静電放電パスに電気的に接続される。
【００４９】
本発明に係る上述の静電放電保護デバイスは、添付の図２乃至６を用いて詳細に説明される以下のプロセスを用いて製造される。
【００５０】
本発明は、第１導電層と第２導電層との間のステロイド空隙による横方向の絶縁を対象にしているので、これらの図はチップのこの部分のみを示している。これらの素子が遙かに大きい集積回路チップの一部分を構成することは理解されるであろう。
【００５１】
本発明に係る静電放電保護デバイスの製造プロセスは、好ましくは、プレーナ技術のプロセスである。本発明に従った静電放電デバイスが上記プレーナ技術プロセスを用いて製造されるとき、所望の静電放電デバイスを低製造コストで容易に且つ簡易に製造することが可能である。
【００５２】
とは言うものの、集積回路チップに含まれる能動デバイスはまた、相補型ＭＯＳ（ＣＭＯＳ）、ＲＦ  ＣＭＯＳ、バイポーラ、ＢｉＣＭＯＳ、ＳｉＧｅバイポーラ、シリコンゲルマニウムカーボン（ＳｉＧｅＣ）及びＳｉＧｅ  ＢｉＣＭＯＳ技術によって製造されてもよい。
【００５３】
当業者に理解されるところであるが、ここで述べられるプロセス工程は周知のフォトリソグラフィマスク技術、並びに標準的なエッチング、イオン注入、酸化膜の成長又は必要に応じて堆積、金属の堆積及びパターン形成、等々によって実現され得る選択的プロセスを必要とする。これらの様々なプロセス工程はＩＣウェハ製造技術において十分に確立されているので、その詳細は本発明の実施には必要でない。本発明を逸脱することなく、工程が変更され、省略され、あるいは他工程で置換され得る。
【００５４】
集積回路と本発明に従った静電放電保護デバイスとを有する集積回路チップの製造方法は、ａ）半導体基板を設ける工程、ｂ）半導体基板に絶縁層を堆積する工程、ｃ）絶縁層上に第１の導電体から成る第１導電層を堆積する工程、ｄ）第１導電層上に誘電体から成る誘電層を堆積する工程、ｅ）中心電極及び周辺電極のための間隔を設けられたコンタクト窓をエッチングする工程、ｆ）マスクを堆積する工程、ｇ）周辺電極のコンタクト窓周辺の下方の第１導電層に空洞溝をエッチングする工程、ｈ）中心電極のコンタクト窓を介して絶縁層と機械的に接触するように、且つ周辺電極のコンタクト窓を介して第１導電層と電気的に接触するように、第２導電層の層を堆積する工程、ｉ）静電放電から保護されるべき入力回路パスに中心電極を接続し、且つ回路グラウンド又は回路電源の何れかへの接続を有する静電放電パスに周辺電極を接続する工程、を含む。
【００５５】
一般的に、このプロセスは単結晶半導体、特に、その上に酸化膜が成長されるシリコンウェハから始まる。
【００５６】
本発明の一実施形態に従い、本発明に従った回路の製造はＳＯＩ基板の製造から始まる。すなわち、モノシリコンの単結晶層であるシリコン基板100の形成、及び酸化物から成る埋込絶縁層101の形成から始まる。モノシリコンの単結晶層100及び絶縁層101は一緒になってシリコン・オン・インシュレータ（ＳＯＩ）基板を形成する。
【００５７】
ＳＯＩ基板は伝統的な何れかの製造プロセスによっても製造され得る。高品質ＳＯＩ基板をうまく製造するプロセスはＳＩＭＯＸプロセスである。これは、ウェハ表面の下方に埋め込まれたSiO2の電気的絶縁層を形成するために、薄くドープされたｎ型又はｐ型シリコンウェハに高ドーズの酸素イオンを注入することに基づくものである。絶縁層の厚さは0.5μmから1μmとし得る。
【００５８】
絶縁層101が配置されると、この構造上に、好ましくはポリシリコン層102である第１導電層が堆積される。
【００５９】
一般的に、ポリシリコン層は、化学気相堆積（ＣＶＤ）又はプラズマＣＶＤ（ＰＥ−ＣＶＤ）によって堆積され、ｎチャネルトランジスタではｎ型に高濃度にドープされる。この層の厚さは1μmから5μmの範囲とすることができる。必要であれば、ポリシリコン層はタンタル、チタン又はタングステンの層の堆積と熱処理によってシリサイド化されてもよい。この方法は必要に応じて行われるが、ここで述べられたような高周波ＲＦデバイスで特に有用である。
【００６０】
この構造の表面全体に誘電層103が堆積される。この層103は、例えばシリコン酸化物（SixOy）、シリコン窒化物（SixNy）又はより好ましくは酸窒化シリコン（SiOxNy）等の如何なる好適な、堆積された薄膜誘電体でもよい。この層103の厚さは、層101及び102の合計厚さに部分的に依存するが、約0.3μmから2.5μmまでの範囲とすることができ、層101及び102の典型的な厚さに対しては約0.6μmが好ましい。
【００６１】
誘電層は、例えばＣＶＤ、プラズマＣＶＤ、スピンオン・コーティング、スパッタ、及び同様の堆積プロセス等の伝統的な堆積プロセスを用いて形成される。
【００６２】
誘電層103はリソグラフィマスクでマスクされ、図３に示されるように窓部200、201を定めるために伝統的なエッチングでパターン形成される。マスクは標準的なフォトレジストでよいが、好ましくは、ＴＥＯＳ膜の堆積と標準的なフォトレジストでのパターン形成によって形成された酸化膜のハードマスクである。
【００６３】
図４に示されるように、続いて、フォトレジスト層104が絶縁層103の頂部に堆積され、層103の開口201にアクセスを可能にするのに好適なマスクを作成するために露光、現像される。図５に示されるように、続いて、層103の開口201の下側の層102にアンダーカットを形成するため、好適な溶剤又はドライエッチャントで層102がエッチングされる。
【００６４】
このようなポリシリコンのアンダーカットは、技術的によく知られているように、例えばフッ素含有ガスを用いた反応性イオンエッチング等の等方性ドライエッチングプロセスで作成され得る。
【００６５】
そして、フォトレジストマスク104が除去される。次に、電極を形成する第２導電層がパターン形成層102及び103上に堆積される。
【００６６】
図６に示されるように、アンダーカット105内には如何なる電極材料も殆ど堆積されることなく、電極材料が誘電層103の頂部、及び絶縁層101の表面部分に堆積されるように、第２導電層106、107が基板上に方向性スパッタされる。
【００６７】
電極を形成する第２導電層は、例えばスパッタ、蒸発、蒸着等の、伝統的又は好適な技術を用いて堆積されてもよい。好ましくは、電極層は不活性ガス雰囲気中で陰極スパッタによって堆積される。
【００６８】
それにより、アンダーカットの空き空間は、電気放電保護デバイスの過電圧に影響を及ぼすことになる湿気又はガス密度の変化に起因する影響を回避するために、ガスで充填される。このガスは通常はアルゴンである。
【００６９】
中心電極のコンタクトパッド106は、絶縁層101とそれらの界面で、そして誘電層103と頂部金属と第２絶縁層との界面50で、密に接触する。
【００７０】
第２導電層は続いて等方性ウェットエッチングに晒され、電極コンタクトパッド106及び107が形成される。
【００７１】
コンタクトパッド106、107は、同一基板上の入力回路パス及び静電放電パス、又は端子パッド（図示せず）に接続されることになる。これらの構造の様々な薄膜層のエッチングは、ウェットであろうとドライであろうと、当業者に知られているような伝統的又は好適なエッチャントを用いて実施されてもよい。ＥＳＤ保護構造に用いられる様々な層の厚さは、本発明のその他の構造と同様に、幾つかある周知技術の何れかを用いて容易に制御され得る。当業者に容易に認識されるところであるが、静電放電保護デバイスの閾値電圧は、単に半導体層102の厚さを増加又は減少させることによって、ずっと高く又はずっと低くされてもよい。
【００７２】
動作時に、スパークギャップの環状部は、静電放電電流を入力中心電極パッド106からグラウンド供給周辺電極にスパークギャップ空洞105を介してアークさせ、それによって静電放電現象の過渡エネルギーの一部を消散する。
【００７３】
本発明に係る過電圧保護デバイスに利用可能な様々な構成は、小型で一般にプレーナ構造であることと併せて、抵抗、キャパシタンス及びインダクタンスを制御することによって所定のインピーダンスを有するようにデバイスを調整することを可能にする。このように、本発明に係るデバイスは、適当な大きさにされるとき、大きなキャパシタンスが回避されるべきマイクロエレクトロニクス回路応用と接続して使用するのに特に適したものとなる。
【００７４】
上述の回路及び応用の如何なるものにおいても、オンチップ静電放電保護デバイスを備えることは有利である。オンチップ静電放電保護デバイスは、より低い直列抵抗、及びより低いインダクタンスを有する。このことは、集積回路が非常に大きな出力電流を有するとき、及び／又は同時に電流を放出可能な複数の出力を有するときに、特に重要である。出力の同時スイッチングによって生じる電流の時間変化は、接続ワイヤ、及びパッケージの電源供給ピンのリード線のインダクタンスにおいて、電圧の大きな時間変化を発生させる要因となり得る。このような電圧の時間変化は短時間の実効的な電源電圧の低下をもたらす原因となる。集積回路がその上にメモリ素子を備える場合、特に電源電圧が過度に低下するとき、それらメモリ素子の状態が誤って変化させられることが起こり得る。オンチップ静電放電保護デバイスは、このような厄介な記憶障害を防止するのに役立つものである。
【図面の簡単な説明】
【００７５】
【図１】本発明に従った静電放電保護デバイスを備えた集積回路の部分的な側面図及び平面図である。
【図２】本発明に従った静電放電保護デバイスを備えた集積回路の詳細を示す断面図であり、静電放電保護デバイスの製造を例示する図である。
【図３】本発明に従った静電放電保護デバイスを備えた集積回路の詳細を示す断面図であり、静電放電保護デバイスの製造を例示する図である。
【図４】本発明に従った静電放電保護デバイスを備えた集積回路の詳細を示す断面図であり、静電放電保護デバイスの製造を例示する図である。
【図５】本発明に従った静電放電保護デバイスを備えた集積回路の詳細を示す断面図であり、静電放電保護デバイスの製造を例示する図である。
【図６】本発明に従った静電放電保護デバイスを備えた集積回路の詳細を示す断面図であり、静電放電保護デバイスの製造を例示する図である。
【符号の説明】
【００７６】
100…基板
101…絶縁層
102…第１導電層
103…誘電層
104…フォトレジスト
105…スパークギャップ空洞
106…電極
107…グラウンド電極
200…グラウンド電極のコンタクト窓
201…コンタクト窓
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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