(57)【要約】【構成】補聴器（６２）用の出力段において，低レベル入力信号に対する電力消費量の減少は，時間平均化出力ドライバ（４２）の使用によって得られ，これにより，出力トランスデューサは３つの異なる作動状態になり，これはＨ形ブリッジを制御するための三状態制御信号の発生によって得られる。三状態制御信号は，時間平均化装置の使用によって発生し，これにより，１ビットシグマ−デルタ変調器の２つのレベル出力は，その時々で３つの状態の１つをとりうる制御信号のセットに変換される。好適な実施形態では，時間平均化装置は，遅延装置（４０）である。
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【特許請求の範囲】
【請求項１】
補聴器用の出力段であって，前記補聴器は，入力トランスデューサ装置，ＡＤコンバータ，デジタル信号プロセッサ，１ビットシグマ−デルタ変調器，時間平均化出力ドライバおよび出力トランスデューサを備えている，出力段。
【請求項２】
上記時間平均化出力ドライバは，２つの分岐を備えたＨ形ブリッジを含み，各分岐は，出力トランスデューサに接続されるそれぞれの出力端子を有し，第１の分岐は第１の二値制御信号によって制御され，第２の分岐は上記第１の制御信号の時間遅延形として派生する第２の二値制御信号によって制御される，請求項１に記載の出力段。
【請求項３】
出力ドライバは，ＣＭＯＳ技術で実現される，請求項１に記載の出力段。
【請求項４】
出力ドライバの時間平均化機能は，クロック制御式遅延装置の使用によって得られる，請求項１または請求項２に記載の出力段。
【請求項５】
クロック制御式遅延装置は，クロック制御式インバータを含む，請求項４に記載の出力段。
【請求項６】
クロック制御式遅延装置は，クロック制御式反転フリップフロップを含む，請求項４に記載の出力段。
【請求項７】
出力ドライバの時間平均化機能は，フィルタ装置の使用によって得られる，請求項１または請求項２に記載の出力段。
【請求項８】
入力トランスデューサ装置，ＡＤコンバータ，デジタル信号プロセッサおよび出力段を備えた補聴器であって，前記出力段は，１ビットシグマ−デルタ変調器および出力トランスデューサを含み，前記出力段はさらに，時間平均化出力ドライバを有する，補聴器。
【請求項９】
補聴器内の出力トランスデューサを駆動する方法であり，
第１の二値制御信号を発生し，
第１の制御信号の遅延形として第２の二値信号を発生し，
２つの分岐を有するＨ形ブリッジを選択し，
各分岐のそれぞれの出力端子を出力トランスデューサの対応の端子に接続し，
第１の二値制御信号によって第１の分岐を制御し，
第２の二値制御信号によって第２の分岐を制御する，
方法。
【請求項１０】
制御信号の遅延形は，１クロックパルスだけ遅延する，請求項９に記載の方法。
【請求項１１】
Ｈ形ブリッジは，反転分岐および非反転分岐を含み，反転分岐用の制御信号を反転かつ遅延させるインバータおよび遅延装置の組み合わせを用いる，請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は，補聴器に関する。この発明は，より詳細には，補聴器用の出力段（an output stage）および補聴器用の出力トランスデューサの駆動方法に関する。この発明は，さらに詳細には，補聴器内の出力トランスデューサを駆動するための出力段に関する。
【背景技術】
【０００２】
米国特許第５，５７８，９６３号は，改良型Ｂ級ドライバ回路（いわゆるプッシュプルドライバ）を開示している。これは，デジタルプロセッサを備えた補聴器において使用されるアナログ・ドライバであり，プロセッサに続いて，信号プロセッサから出力されるデジタル信号を，出力ドライバを制御するアナログ出力信号に変換する，ＤＡＣ（デジタル／アナログ・コンバータ）を備えた補聴器に使用されるアナログ・ドライバである。
【０００３】
米国特許第５，８７８，１４６号は，シグマ−デルタ・コンバータとして知られる特殊形式の出力段を備えるデジタル補聴器に関する。シグマ−デルタ・コンバータでは，シグマ−デルタ変調器がデジタル入力によって制御され，高速パルス変調二値信号を発生し，この二値信号は直列接続ローパス・フィルタに与えられ，そこで信号が低周波アナログ信号に変換される。このコンバータの一実施形態では，シグマ−デルタ（Ｓ−Ｄ）コンバータからの高ビットレート出力信号のローパス・フィルタリングが，出力トランスデューサ内のドライバ・コイルによって行われ，このようにトランスデューサ・ドライバ・コイルは２重機能を果たす。出力トランスデューサがローパス・フィルタリングに依存する場合，コンバータは，変調器，出力駆動回路および出力トランスデューサの両方を有すると言うことができる。この構造を換言すると，補聴器内において通常の意味でのＤ／Ａ変換が行われないので，出力段は直接デジタル出力段であると言えるであろう。このような装置では，ＤＡＣがＳ−Ｄ変調器に置き換えられ，これが信号プロセッサからのデジタル出力を，デジタル（スイッチング）出力ドライバの駆動に適する二値信号に変換する。
【０００４】
このシステムの不利な点は，低振幅の入力信号のわりには電力消費量が比較的大きいことである。これは，シグマ−デルタ変調器からの高ビットレート出力がプッシュプルドライバ，たとえばＦＥＴベースのドライバで使用される場合，低振幅信号が，二つの状態間を高速で連続的に切り換わり，そのために出力ドライバ内のトランジスタが頻繁に再充電される二値信号によって表されるという事実に起因する。バッテリの寿命が短くなるので，大きい電力消費は好ましくない。
【０００５】
国際特許出願第０３／０４７３０９−Ａ１号は，Ｓ−Ｄ  ＤＡＣを開示している。補聴器に使用することが提案されているこの従来型システムでは，３つの出力状態で動作することができるＳ−Ｄ変調器が使用される。この３状態信号は，プッシュプル出力ドライバ，いわゆるＨ形ブリッジ（H-bridge）を制御し，その出力はローパス・フィルタでフィルタリングされる。
【０００６】
比較的複雑な構造のため，このシステムは補聴器での使用に適さない。
【０００７】
ドライバ回路内において，２つより多い状態を利用する出力ドライバの従来例も存在する。この利点は，ドライバ段における電力消費量の減少である。しかしながら，単一１ビットＳ−Ｄ変調器から導出させることができる対応する３つのレベル制御信号は全く示唆されていない。
【発明の開示】
【０００８】
したがって，この分野では小電力消費量のシンプルな出力段が必要とされている。
【０００９】
この必要性は，この発明の第１態様において，請求項１に記載の出力段を設けることによって達成される。
【００１０】
この出力段では，シグマ−デルタ変調器からの高速単一ビット（すなわち，２つの状態）のビットストリームが，出力ドライバ内で，出力トランスデューサを流れる電流を表す時間平均化３状態駆動コンディション（a time-averaged three-state drive condition）に変換される。
【００１１】
この発明の第２態様は，請求項８に記載の補聴器を提供する。
【００１２】
この発明の第３態様は，請求項９に記載の方法を提供する。
【００１３】
さらなる実施形態が，従属請求項から明らかである。
【実施例】
【００１４】
以下の文章において，この発明の一実施形態の説明に関連して，この発明のさまざまな実施形態を開示する。この説明において，添付図面を参照する。
【００１５】
はじめに図１を参照して，アナログ出力段を備えたデジタル補聴器１１を示す。この補聴器１１は基本的に，マイクロフォン１２，アナログ／デジタル・コンバータ１３，デジタル信号プロセッサＤＳＰ１４，デジタル／アナログ・コンバータＤＡＣ１５，アナログ出力ドライバ１６およびレシーバ１７を備えている。構成部品１２，１３および１４は，当該技術分野において標準的な構成部品である。特に，マイクロフォン１２は，指向性受音特性を補聴器に与えるためのアナログ手段を含むマイクロフォン・アレイに置き換えることができよう。さらに，ＤＳＰは任意の既知の構造とすることができ，特にコンフィグレーション／パラメータＲＡＭ記憶装置を使用することによって，制御可能／プログラム可能であるハードワイヤードＡＳＩＣ（a hard-wired ASIC）とすることができる。この発明の説明では，プロセッサは，ＤＡＣ１５における処理に適する直列または並列のいずれかの二値数（binary digits）を出力するものであればよい。適切な実現は，当業者には明らかであろう。
【００１６】
ＤＡＣ１５において，入力ビットストリーム１８はローパス・フィルタされたアナログ出力信号１９に変換され，この信号はアナログ出力ドライバ１６を制御し，このドライバ１６は出力トランスデューサ１７に電力を供給する。図１の構造では，出力ドライバは，電圧利得が１である，インピーダンス変換器としばしば呼ばれるＢ級増幅器段とすることができる。一例として，米国特許第５，５７８，９６３号は，改良型Ｂ級ドライバ回路（いわゆるプッシュプル・ドライバ）を開示している。
【００１７】
図２は，従来技術によるＨ形ブリッジ・デジタル出力段を備えた補聴器を示す。この補聴器６１は基本的に，図１の説明に関連して説明したものと同様の構成部品１２，１３，１４および１７を備えている。しかしながら，図１に示したＤＡＣ１５および出力ドライバ１６に代えて，図２の装置はＨ形ブリッジ・デジタル出力段２０を備えている。この出力段は，Ｓ−Ｄ変調器２１およびスイッチング出力ドライバ２２を含む。Ｓ−Ｄ変調器２１は，パルス密度変調１ビット出力信号（a pulse density modulated single-bit output signal）２３を発生する一次１ビットＳ−Ｄ変調器（a first order single-bit S-D modulator）である。この出力ドライバは，スイッチＨ形ブリッジとしても知られるＤ級ドライバであり，Ｓ−Ｄ変調器２１の出力２３によって制御される。このドライバが，図３ａに詳細に示されている。
【００１８】
図３ａは，スイッチング出力ドライバ２２の一例であり，左右分岐を有するブリッジ構造のバイポーラトランジスタのスイッチＤ級段を示す。左分岐は，プッシュプル配置により接続されたＮＰＮトランジスタ３０およびＰＮＰトランジスタ３１を備え，左出力端子ＴＬの電圧を制御する。右分岐は，プッシュプル配置により接続されたＰＮＰトランジスタ３２およびＮＰＮトランジスタ３３を備え，右出力端子ＴＲの電圧を制御する。レシーバ１７が出力端子ＴＬ，ＴＲの両端に接続されて，出力端子間の電圧差によって駆動される。
【００１９】
最新技術の補聴器チップは，好ましくは，ある種のＦＥＴ技術，たとえばＣＭＯＳ技術により実現される。この用途では，ＮＰＮトランジスタ３０，３３は，適切な，たとえばｎ−チャネルＦＥＴ装置の形で実現され，ＰＮＰトランジスタ３１，３２は，適切な，たとえばｐ−チャネルＦＥＴ装置によって実現されるであろう。入力２３の高い状態（a high state）は，結果的にトランスデューサ１７を一方向に流れる電流を生じさせ，他方，入力２３の低い状態（a low state）は，結果的に逆方向に流れる電流を生じさせるであろう。そのため，電流がトランスデューサ１７をまったく流れない状態は考えられない。したがって，入力トランスデューサ１２への低レベル入力信号は，ゼロに近い平均パルス密度値を与えるように配置されたＳ−Ｄ変調器出力２３内の高速シフティングビット列によって，表される必要があろう。ＦＥＴ装置内の入力コンデンサの高速充電は相当な電力損失をもたらすので，これは電力消費の点で不都合である。バイポーラ装置の場合でも，一連の高速発振は，低レベル信号のゼロ状態表現に対して，電力消費量の増加をもたらすであろう。
【００２０】
図４は，この発明の一実施形態にしたがう補聴器６２を示す。この補聴器６２は，図２の説明に関連して説明したものと同様の構成部品１２，１３および１４を備え，さらにデジタル出力段２０に代えて，Ｓ−Ｄ変調器２１および平均化出力ドライバ４２を含む時間平均化デジタル出力段（a time-averaging digital output stage）６３を有する。シグマ−デルタ変調器２１は，図２のシグマ−デルタ変調器２１と同様である。平均化出力ドライバ４２は，図３ａに示すドライバの修正バージョン（a modified version）を採用している。この時間平均化出力ドライバは，Ｓ−Ｄ変調器２１からの２つの状態出力（a two-state output）を，トランスデューサ駆動コンディションの３つの状態セット（a three-state set of transducer drive conditions）に変換する。これは，Ｓ−Ｄ変調器出力２３から２つのビットストリーム，すなわちブリッジの左分岐３０，３１を制御するストリーム２３と同一のストリーム４３ａと，ブリッジの右分岐３２，３３を制御するクロック制御式遅延装置４０によって１クロックパルスだけ遅延させることを除いて２３と同一である，別のストリーム４３ｂとを派生することによって得られる。適切なクロック回路の実現は，当業者には明らかであろう。
【００２１】
平均化出力ドライバ４２のトランジスタをこれらの２つのビットストリームで制御することによって，ビットストリーム２３が状態遷移を行うたびに，出力トランスデューサ１７のゼロ駆動状態が得られる。この効果が図５ａ，図５ｂおよび図５ｃによって示されており，図５ａはＳ−Ｄ変調器出力ビットストリーム２３と同一の左ビットストリーム４３ａを示し，図５ｂはＳ−Ｄ変調器出力と同一であるが１クロックパルスだけ遅延させた右ビットストリーム４３ｂを示し，図５ｃは出力トランスデューサ１７の駆動状態表示５３とともに，駆動状態信号５３をローパス・フィルタリングすることによって得られる対応出力トランスデューサ電流５１を示す。
【００２２】
したがって，図５ｃにおいて，曲線５３は論理計算（Ｂ-1−Ｂ’）（Ｂ＊Ｂ’)-1の結果で表される。ここで＊はＸＯＲ演算子，Ｂは制御信号４３ａの状態（値，state），Ｂ’は，実際には出力信号２３の遅延形である制御信号４３ｂの状態（値，state）である。
【００２３】
この計算をさらに説明する。信号ＢおよびＢ’についてのＸＯＲ演算は，これらの信号が相違するたびに，演算が１を生じることを保証する。この結果が否定されて，これによって，２つの信号の状態（値）が異なるときに０が生じ，他方２つの状態（値）が同一であるときは１が生じる。（Ｂ-1−Ｂ’）の項は，Ｂ’が０のときに「＋」符号になり，Ｂ’が１のときに「−」符号になり，そのため，計算結果はセット｛１，０，−１｝，すなわち３状態セット（a three-state set）になる。ここで「１」の状態は，式ＢＢ’が真であるときに，電流が一方向に流れるトランスデューサ駆動コンディションを表し，他方「−１」の状態は，式（Ｂ）-1（Ｂ’）-1が真であるときに，他方向の電流を表し，０状態は式Ｂ（Ｂ’)-1または（Ｂ）-1Ｂ’のいずれか一方が真であるときに，電流が流れないことを表す。
【００２４】
おそらくこれは，図４を検討することによってよりよく説明される。Ｈ形ブリッジの逆符号を考慮するとき，Ｂ，４３ａでの１から０への遷移により，結果的にドライバの両側に０状態の制御信号が生じる，すなわち，両制御信号４３ａ，４３ｂは事実上同一状態にあり，したがって，ドライバの各側は他方側からの電流に対抗しようとし，結果的に電流が流れない。０から１への遷移の場合も同様である。しかしながら，ＢおよびＢ’が同一であるとき，トランスデューサに電流が流れ，その方向は，Ｂの値が０か１かによって決まる。このことは，図５ａ，図５ｂおよび図５ｃを比較することによって理解されよう。図面は時間的に整合されているので，図５ａで１状態，かつ図５ｂで１状態である時間サンプルは，図５ｃの曲線５３で１状態に変換され，他方その両方の０状態は−１状態に変換されよう。
【００２５】
制御信号２３および出力トランスデューサ電流５１間の関係を以下の表にまとめることができる。
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【００２６】
このように，制御信号の適切な制御により，ドライバはパルスおよびいずれかの方向の定常状態信号を，ゼロ出力とともに出力することができる。
【００２７】
この発明にしたがうドライバ段の説明から，駆動電流状態の発生には２つ以上の連続した同一ビットを必要とし，他方ビットストリーム２３の遷移はゼロ駆動電流状態をもたらすので，時間平均化機能が得られることは明らかである。この発明による平均化出力ドライバは標準のＳ−Ｄ変調器を使用して，出力トランスデューサの所望駆動を達成するが，ドライバ・トランジスタの有効切り換え速度を低減させ，そのため，駆動電流の平均化をトランスデューサ・ドライバ・コイルのみに依存するわけではない。
【００２８】
したがって，図５ａからさらに明らかになるように，ビットストリーム２３内の高速発振によって表される低レベル入力信号が，出力ドライバによってトランスデューサ電流内の低速発振に変換され，これにより電力が節約される。図５ａを詳細に説明すると，図５ａでは，入力信号が曲線５０で表されている。この信号のＳ−Ｄ変調器出力ビットストリーム２３，４３ａにおける表現も示されている。シーケンス１（ｓｅｑ．１）で示されている比較的高い正の入力レベルの場合，平均パルス密度が５０％を超えるが，シーケンス３（ｓｅｑ．３）で示されている高い負の入力レベルでは，平均パルス密度が５０％未満である。シーケンス２（ｓｅｑ．２）で示されているゼロまたは低レベルの入力では，パルス密度が５０％である。図５ｃでは，（トランスデューサがフィルタリングを行うと仮定して）対応出力トランスデューサ電流が曲線５１によって表され，駆動コンディション状態（the drive condition state）が曲線５３によって示されている。シーケンス１で示されている正の駆動電流の場合，駆動状態はかなりの時間で＋１の値であるが，シーケンス３で示されている負の駆動電流の場合，駆動状態はかなりの時間で−１の値であり，シーケンス２で示されているゼロに近い駆動電流は，かなりの時間で０値である駆動コンディションによって表される。
【００２９】
図３ｂでは，ドライバ段３３，３２の右側のＮＰＮおよびＰＮＰトランジスタの順序が逆になっている。トランジスタの逆配置により，それぞれの制御信号４３ｂのレベルとそれぞれの出力端子ＴＲの電圧との間の関係が逆になる。制御信号３４ａおよび３４ｂ間の遅延がほぼゼロであるならば，性能の変化を避けるために，逆の関係は，制御信号３４ｂの伝送路内にインバータ３４を組み込むことによって相殺することができる。これは，当業者にはまったく明らかである。
【００３０】
この発明の一実施形態では，出力ドライバの時間平均化機能は，クロック制御式インバータを使用することによって得られ，それにより，インバータに固有の１クロックパルス遅延を介して必要な遅延が得られる。
【００３１】
この発明の別の実施形態では，出力ドライバの時間平均化機能は，クロック制御式反転フリップフロップを使用することによって得られ，それにより，フリップフロップに固有の１クロックパルス遅延を介して必要な遅延が得られる。
【００３２】
上記説明で，Ｈ形ブリッジが反転しているか否かによって，時間平均化機能を遅延装置またはインバータと遅延装置との組み合わせのいずれか一方によって得ることができると述べた。もちろん，当業者であれば，他の解決策を提案すること，たとえば遅延装置をいわゆるフリップフロップに，または反転フリップフロップに置き換えることができるであろう。また，他の種類の平均化装置，たとえば平均化フィルタを提案することもできよう。同様に，当業者であれば，Ｓ−Ｄ変調器をより高次の変調器に置き換えてもよいことがわかるであろう。
【００３３】
以上，この発明のさまざまな実施形態を説明してきた。しかしながら，当業者であれば上記実施形態と同等の幾つかの代替解決策を提案することができるであろうから，この発明の範囲がこれらの例によって制限されると考えるべきではない。むしろ，この発明の範囲は，添付の特許請求の範囲によって定義されるべきである。
【図面の簡単な説明】
【００３４】
【図１】従来技術のＤＡＣおよびアナログ出力ドライバを有する補聴器を示す。
【図２】従来技術のデジタル出力段を有する補聴器を示す。
【図３ａ】図２の従来型出力ドライバの構造を示す。
【図３ｂ】この発明による出力ドライバの構造を示す。
【図４】この発明による補聴器を示す。
【図５ａ】Ｓ−Ｄ変調器の出力を示す。
【図５ｂ】１クロックパルスだけ遅延させたＳ−Ｄ変調器の出力を示す。
【図５ｃ】出力ドライバの三状態駆動状態を示す。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【手続補正書】
【提出日】平成17年12月7日(2005.12.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
補聴器（６２）用の出力段であって，前記補聴器は，入力トランスデューサ装置（１２），ＡＤコンバータ（１３），デジタル信号プロセッサ（１４），１ビットシグマ−デルタ変調器（２１），出力ドライバ（４２）および出力トランスデューサ（１７）を備え，前記出力ドライバは，２つの分岐を備えたＨ形ブリッジを有し，各分岐は，上記出力トランスデューサに接続されるそれぞれの出力端子を有し，第１の分岐は第１の二値制御信号によって制御され，第２の分岐は上記第１の制御信号の時間遅延形として派生される第２の二値制御信号によって制御される，出力段。
【請求項２】
上記出力ドライバは，ＣＭＯＳ技術で実現される，請求項１に記載の出力段。
【請求項３】
上記第１の制御信号の時間遅延形は，クロック制御式遅延装置（４０）の使用によって得られる，請求項１に記載の出力段。
【請求項４】
上記クロック制御式遅延装置は，クロック制御式インバータを含む，請求項３に記載の出力段。
【請求項５】
上記クロック制御式遅延装置は，クロック制御式反転フリップフロップを含む，請求項３に記載の出力段。
【請求項６】
上記出力ドライバは，平均化フィルタを使用することによって時間平均化機能を得る，請求項１に記載の出力段。
【請求項７】
入力トランスデューサ装置（１２），ＡＤコンバータ（１３），デジタル信号プロセッサ（１４）および出力段（６３）を有する補聴器（６２）であって，前記出力段は，１ビットシグマ−デルタ変調器（２１）および出力トランスデューサ（１７）を備え，前記出力段はさらに，出力ドライバ（４２）を備え，上記出力ドライバは，２つの分岐を備えたＨ形ブリッジを有し，各分岐は，上記出力トランスデューサに接続されるそれぞれの出力端子を有し，第１の分岐は第１の二値制御信号によって制御され，第２の分岐は第１の制御信号の時間遅延形として派生される第２の二値制御信号によって制御される，補聴器。
【請求項８】
補聴器内の出力トランスデューサを駆動する方法であって，
第１の二値制御信号を発生し，
第１の制御信号の遅延形として第２の二値信号を発生し，
２つの分岐を有するＨ形ブリッジを選択し，
各分岐のそれぞれの出力端子を出力トランスデューサの対応の端子に接続し，
第１の二値制御信号によって第１の分岐を制御し，
第２の二値制御信号によって第２の分岐を制御する，
方法。
【請求項９】
制御信号の遅延形は，１クロックパルスだけ遅延する，請求項８に記載の方法。
【請求項１０】
Ｈ形ブリッジは，反転分岐および非反転分岐を有し，反転分岐用の制御信号を反転かつ遅延させるインバータおよび遅延装置の組み合わせを用いる，請求項８に記載の方法。
【国際調査報告】
2007522729.tif 000012
2007522729.tif 000013