(57)【要約】本発明は、均一な臨界寸法のアクティブパターンで構成されたマルチゲートトランジスタの製造方法を提供する。本発明はまた、均一な臨界寸法のアクティブパターンを具備するマルチゲートトランジスタを提供する。マルチゲートトランジスタの製造方法は先に少なくとも一つのアクティブパターンを形成する。以後、前記アクティブパターンの露出した領域から少なくとも一つのエピタキシ構造を成長させる。続いて、前記アクティブパターンの少なくとも２個の面にチャネル領域を形成する。
2007524240.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのアクティブパターンを形成して、
前記アクティブパターンの露出した領域から少なくとも一つのエピタキシ構造を成長させて、
前記アクティブパターンの少なくとも２個の面にチャネル領域を形成することを含むことを特徴とするマルチゲートトランジスタの製造方法。
【請求項２】
前記アクティブパターンはラインパターンであって、
前記エピタキシ構造を成長させることは前記ラインパターンであるアクティブパターンの各末端から２個のエピタキシ構造を成長させることであって、
前記２個のエピタキシ構造にそれぞれソース及びドレインを形成することをさらに含むことを特徴とする請求項１に記載のマルチゲートトランジスタの製造方法。
【請求項３】
前記アクティブパターンを形成することはそれぞれがメサ形態を有する複数のラインアクティブパターンを形成するものであって、
前記エピタキシ構造を成長させることは前記各アクティブパターンの末端から各エピタキシ構造を成長させることであることを特徴とする請求項１に記載のマルチゲートトランジスタの製造方法。
【請求項４】
前記エピタキシ構造を成長させることは前記少なくとも２個のエピタキシ構造が相互に接触するように成長させることであることを特徴とする請求項３に記載のマルチゲートトランジスタの製造方法。
【請求項５】
前記相互に接触するエピタキシ構造の第１セットにドレインを形成して、
前記相互に接触するエピタキシ構造の第２セットにソースを形成することをさらに含むことを特徴とする請求項４に記載のマルチゲートトランジスタの製造方法。
【請求項６】
前記チャネル領域を形成することは前記少なくとも２個のアクティブパターンの表面に前記チャネル領域を形成するものであることを特徴とする請求項３に記載のマルチゲートトランジスタの製造方法。
【請求項７】
前記アクティブパターンの中央領域に沿ってゲート絶縁膜及びゲート電極を形成することをさらに含むことを特徴とする請求項６に記載のマルチゲートトランジスタの製造方法。
【請求項８】
前記各アクティブパターンの上面に、前記ゲート絶縁膜及びゲート電極を形成する前に、前記各アクティブパターンの２個の表面にチャネル領域を形成するための絶縁ギャップを形成することをさらに含むことを特徴とする請求項７に記載のマルチゲートトランジスタの製造方法。
【請求項９】
前記アクティブパターンを形成することは
絶縁膜上に半導体層を形成して、
前記半導体層をアクティブパターンにパターニングすることを含むことを特徴とする請求項１に記載のマルチゲートトランジスタの製造方法。
【請求項１０】
前記アクティブパターンの露出した領域からエピタキシ構造を成長させる前にチャネル領域が形成されるアクティブパターンの領域上にエピタキシャルマスクを形成することをさらに含むことを特徴とする請求項１に記載のマルチゲートトランジスタの製造方法。
【請求項１１】
少なくとも一つのアクティブパターンと；
前記アクティブパターンから形成された少なくとも一つのエピタキシ構造；及び
前記アクティブパターンの少なくとも２個の面に形成されたチャネル領域を含むことを特徴とするマルチゲートトランジスタ。
【請求項１２】
前記アクティブパターンはラインパターンであって、
前記アクティブパターンの第１末端から形成された第１エピタキシ構造に形成されたドレイン；及び
前記アクティブパターンの第２末端から形成された第２エピタキシ構造に形成されたソースをさらに含むことを特徴とする請求項１１に記載のマルチゲートトランジスタ。
【請求項１３】
前記アクティブパターンはそれぞれがメサ形態である複数のラインアクティブパターンであって、
前記少なくとも一つのエピタキシ構造は前記各アクティブパターンの末端から形成された構造であることを特徴とする請求項１１に記載のマルチゲートトランジスタ。
【請求項１４】
前記少なくとも一つのエピタキシ構造は相互に接触する少なくとも２個のエピタキシ構造であることを特徴とする請求項１３に記載のマルチゲートトランジスタ。
【請求項１５】
相互に接触する前記エピタキシ構造の第１セットに形成されたドレイン；及び
相互に接触する前記エピタキシ構造の第２セットに形成されたソースを含むことを特徴とする請求項１２に記載のマルチゲートトランジスタ。
【請求項１６】
前記チャネル領域は前記少なくとも２個のアクティブパターンの表面に形成されたことを特徴とする請求項１２に記載のマルチゲートトランジスタ。
【請求項１７】
前記アクティブパターンの中央領域に沿って形成されたゲート絶縁膜及びゲート電極をさらに含むことを特徴とする請求項１６に記載のマルチゲートトランジスタ。
【請求項１８】
前記ゲート絶縁膜及びゲート電極を形成する前に前記各アクティブパターンの上面に形成された絶縁ギャップをさらに含むことを特徴とする請求項１７に記載のマルチゲートトランジスタ。
【請求項１９】
前記アクティブパターンは絶縁膜上に形成されたことを特徴とする請求項１１に記載のマルチゲートトランジスタ。
【請求項２０】
前記アクティブパターンは均一な臨界寸法を有することを特徴とする請求項１１に記載のマルチゲートトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路素子の製造方法に係り、特に均一な臨界寸法を有する少なくとも一つのアクティブパターンで構成されて、向上した性能を示すマルチゲートトランジスタの製造方法及びマルチゲートトランジスタに関する。
【背景技術】
【０００２】
素子大きさの縮小（ｓｃａｌｅ  ｄｏｗｎ）に伴うゲート長さＬｇ減少による素子性能の劣化を解決するための次世代素子で、ダブル（ｄｏｕｂｌｅ）ゲートまたはトライ（Ｔｒｉ）ゲートのマルチゲートトランジスタ構造が開発された。
【０００３】
従来の伝統的な平面形のシングル（ｓｉｎｇｌｅ）ゲートトランジスタでは、完全空乏領域（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ  Ｒｅｇｉｏｎ）の厚さＴｓｉがゲート長さＬｇの約１／３以下にならなければならない。したがって、ゲート長さＬｇが減少することによって超薄膜形態のシリコンボディーが要求される。反面、マルチゲートトランジスタのアクティブ構造はシングルゲートトランジスタに比べて完全空乏領域の厚さＴｓｉに対する余裕度が顕著に増加する。
【０００４】
マルチゲートトランジスタのアクティブ構造は図１に示されているような光近接効果補正（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）が行われたアクティブ領域パターン１２を形成したマスク１０を用いて形成する。図２は図１のマスクを用いて形成したフォトレジストパターン２０を示す概略図である。図２を参照すると、フォトリソグラフィの光近接補正の限界によって実際のチャネル領域が形成される領域を定義するバー・パターン（ｂａｒ  ｐａｔｔｅｒｎ）２２のプロファイル（ｐｒｏｆｉｌｅ）が垂直でなくラウンドになって、バー・パターン２２間のプロファイルがホール（ｈｏｌｅ）プロファイルを示すようになる。
【０００５】
このようなホールプロファイルにより、各バー・パターン２２の臨界寸法（ＣＤ）も不均一になる。図２及び図３を参照すると、バー・パターン２２を横切るゲート電極３０が形成される。しかし、工程上の誤整列によって、ゲート電極３０がバー・パターン２２の中心から逸れて誤整列された位置３６、３８に形成されうる。このように、ゲート電極がバー・パターン２２の折れ曲がった部分に置かれるようになればトランジスタの性能低下を誘発する。
【０００６】
そして、図４を参照すると、ホールプロファイル３２のアスペクト比が高い場合、エッチング工程時アクティブ領域のシリコンがまともにエッチングできないことがある。したがって、ホールプロファイル３２の大きさが均一でなかったりホール入口部があまりに小さくてホールが開口されない現象が発生する。
【非特許文献１】Ｋｕｎｉｈｉｒｏ  Ｓｕｚｕｋｉ  ｅｔ  ａｌ．，ＩＥＥＥ１９９３"Ｓｃａｌｉｎｇ  Ｔｈｅｏｒｙ  ｆｏｒ  Ｄｏｕｂｌｅ―Ｇａｔｅ  ＳＯＩＭＯＳＦＥＴｓ"
【非特許文献２】Ｒｏｂｅｒｔ  Ｃｈａｕ，ＳＳＤＭ  ２００２，"Ａｄｖａｎｃｅｄ  Ｄｅｐｌｅｔｅｄ―Ｓｕｂｓｔｒａｔｅ  Ｔｒａｎｓｉｓｔｏｒｓ，Ｓｉｎｇｌｅ―ｇａｔｅ，Ｄｏｕｂｌｅ―ｇａｔｅ  ａｎｄ  Ｔｒｉ―ｇａｔｅ"
【非特許文献３】Ｚ．Ｋｒｉｖｏｋａｐｉｃ，ＳＳＤＭ  ２００３，“Ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  ４５ｎｍ  ＣＭＯＳ  ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  ２０ｎｍ  ｍｕｌｔｉ―ｇａｔｅ  ｄｅｖｉｃｅｓ”
【非特許文献４】Ｊｅｏｎｇ―Ｈｗａｎ  Ｙａｎｇ，ＩＥＤＭ  ２００３，”Ｆｕｌｌｙ  Ｗｏｒｋｉｎｇ  ６Ｔ―ＳＲＡＭ  Ｃｅｌｌ  ｗｉｔｈ  ４５ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  Ｔｒｉｐｌｅ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒｓ”
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は均一な臨界寸法のアクティブパターンで構成されたマルチゲートトランジスタの製造方法を提供することにある。
【０００８】
本発明が解決しようとする他の技術的課題は均一な臨界寸法のアクティブパターンを具備するマルチゲートトランジスタを提供することにある。
【０００９】
本発明の技術的課題は以上で言及した技術的課題に制限されないし、言及されない他の技術的課題は下記の記載から当業者に明確に理解されることができる。
【課題を解決するための手段】
【００１０】
前記技術的課題を達成するための本発明の一実施形態によるマルチゲートトランジスタの製造方法は、先に少なくとも一つのアクティブパターンを形成する。以後、前記アクティブパターンの露出した領域から少なくとも一つのエピタキシ構造を成長させる。続いて、前記アクティブパターンの少なくとも２個の面にチャネル領域を形成する。
【００１１】
本発明の他の実施形態によると、前記アクティブパターンはラインパターンであって、前記エピタキシ構造を成長させることは前記ラインパターンであるアクティブパターンの各末端から２個のエピタキシ構造を成長させることである。この場合、前記２個のエピタキシ構造にそれぞれトランジスタのソース及びドレインが形成される。
【００１２】
本発明のさらに他の実施形態によると、前記アクティブパターンを形成することはそれぞれがメサ形態を有する複数のラインアクティブパターンを形成するものである。また、前記エピタキシ構造を成長させることは前記各アクティブパターンの末端から各エピタキシ構造を成長させることである。本発明のいくつかの実施形態では、前記少なくとも２個のエピタキシ構造が相互に接触するように成長させることができる。この場合、前記相互に接触するエピタキシ構造の第１セットにドレインを形成して、前記相互に接触するエピタキシ構造の第２セットにソースを形成することができる。
【００１３】
複数のアクティブパターンを具備する場合、前記少なくとも２個のアクティブパターンの表面に前記チャネル領域を形成する。例えば、前記アクティブパターンの中央領域に沿ってゲート絶縁膜及びゲート電極を形成する。
【００１４】
本発明のさらに他の実施形態によると、前記ゲート絶縁膜及びゲート電極を形成する前に前記各アクティブパターンの２個の表面にチャネル領域を形成するための絶縁ギャップを前記各アクティブパターンの上面に形成する。
【００１５】
本発明のさらに他の実施形態によると、前記アクティブパターンを形成することは絶縁膜上に半導体層を形成して、前記半導体層をアクティブパターンにパターニングすることを含む。
【００１６】
本発明のさらに他の実施形態によると、前記アクティブパターンの露出した領域からエピタキシ構造を成長させる前にチャネル領域が形成されるアクティブパターンの領域上にエピタキシャルマスクを形成する。
【００１７】
このような方式を介して、均一な臨界寸法のアクティブパターンが先に形成されて、その後にアクティブパターンの末端からエピタキシ構造を成長させる。したがって、このようなアクティブパターンに形成されたチャネル領域を具備するマルチゲートトランジスタの性能が向上する。
【発明の効果】
【００１８】
本発明によると、均一な臨界寸法のアクティブパターンが先に形成されて、その後にアクティブパターンの末端からエピタキシ構造を成長させる。したがって、このようなアクティブパターンに形成されたチャネル領域を具備するマルチゲートトランジスタの性能が向上する。
【発明を実施するための最良の形態】
【００１９】
本明細書で図面は説明の明瞭さをために示されただけであり、実際大きさに合せて示されたのではない。各図面で類似構造及び／または機能を持つ構成要素は同一参照符号を用いて示した。
【００２０】
図５は本発明の一実施形態によるマルチゲートトランジスタの製造方法のフローチャートである。図６は本発明の一実施形態によるマルチゲートトランジスタの製造方法に適用されるレイアウトであって、図７ないし図１７は本発明の一実施形態によるマルチゲートトランジスタの製造工程中間段階構造の概略的な斜視図である。
【００２１】
図６を参照すると、ＡＰはチャネル領域が形成されるアクティブパターンであって、ＥＭはエピタキシ層が形成される領域を定義するエピタキシャルマスクパターンであって、ＧＰはゲートパターンである。エピタキシャルマスクパターン（ＥＭ）の大きさはゲートパターン（ＧＰ）の大きさより大きいので後続ゲート電極の形成工程時、十分なミスアラインメントマージンを確保することができる。
【００２２】
図７を参照すると、典型的なＳＯＩ技術によって絶縁層１０１上に半導体層１０２が形成されている。ＳＯＩ技術はマルチゲートトランジスタのＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）特性を向上させることができ、ＳＯＩ技術は接合法またはＳＩＭＯＸ法等を含むことができる。半導体層１０２はシリコンだけで構成されたりシリコン以外のゲルマニウム等をさらに含むこともできる。ＳＯＩ技術の半導体層１０２の代わりにバルクシリコン基板、シリコンゲルマニウム基板等も使われることができる。
【００２３】
図６のアクティブパターン（ＡＰ）イメージが転写されたフォトレジストパターン１１０を半導体層１０２上に形成する。図７及び図８を参照すると、フォトレジストパターン１１０をエッチングマスクとして用いて半導体層１０２をエッチングしてチャネル領域が形成される複数のアクティブパターン１０２ａを形成する（図５のＳ１段階）。
【００２４】
図８の実施形態では各アクティブパターン１０２ａがメサ（ｍｅｓａ）形態（直方体形状）を具備するラインパターンで形成されてアクティブパターン１０２ａの両側壁及び上面が露出される。アクティブパターン１０２ａの底面は絶縁層１０１と接触する。また、各アクティブパターン１０２ａはラインパターン形態に形成されるのでプロファイルが垂直なだけでなく臨界寸法も均一に形成される。またスペースがホールプロファイルを示す不良も防止される。マルチゲートトランジスタの性能を向上させるためにアクティブパターン１０２ａはラインアンドスペースパターンに形成してパターン間のピッチは約３００ｎｍ以下になる。
【００２５】
図８及び図９を参照すると、アクティブパターン１０２ａの全面にエッチング停止膜１１５を形成する。エッチング停止膜１１５はアクティブパターン１０２ａを酸化させたり酸化膜を蒸着して形成する。エッチング停止膜１１５は数百Å厚さ、例えば１００ないし３００Å厚さに形成する。
【００２６】
図１０を参照すると、エッチング停止膜１１５が形成された結果物全面にエピタキシャルマスク膜１１７を形成する。エッチング停止膜１１５は上部エピタキシャルマスク膜１１７とアクティブパターン１０２ａ間のストレスを緩和させる。以後、図６のエピタキシャルマスクパターン（ＥＭ）イメージが転写されたフォトレジストパターン１２０を形成する。エピタキシャルマスク膜１１７はエッチング停止膜１１５とのエッチング選択比が大きい物質で形成する。望ましくはＳｉＮまたはＳｉＯＮ膜を化学気相蒸着法（ＣＶＤ）等で数百Å厚さに形成する。
【００２７】
図１０及び図１１を参照すると、フォトレジストパターン１２０をエッチングマスクとして用いてマスク膜１１７をエッチングしてエピタキシャルマスク１１７ａを形成する。通常的な乾式エッチング工程を介してマスク膜１１７をエッチングしてエピタキシャルマスク１１７ａを形成する。この時、エッチング停止膜１１５がエピタキシャルマスク１１７ａ形成時に、アクティブパターン１０２ａがエッチング工程に露出されてエッチングされたり損傷されることを防止する機能をする。したがって、エッチング工程の正確なタイムコントロールが可能であるならばエッチング停止膜１１５の形成は選択的に省略可能である。エッチング後、エピタキシャルマスク１１７ａはアクティブパターン１０２ａの中央領域に沿ってフォトレジストパターン１２０下部に残留する（図５のＳ２段階）。
【００２８】
図１２を参照すると、フォトレジストパターン１２０を灰化（ａｓｈｉｎｇ）及びストリップ（ｓｔｒｉｐ）工程で除去する。続いて、エピタキシャル工程進行前洗浄を実施する。洗浄工程時にエッチング停止膜１１５が除去される。選択的に、洗浄前にエッチング停止膜１１５の除去工程をさらに実施することもできる。
【００２９】
図１２及び図１３を参照すると、エピタキシャルマスク１１７ａにより露出したアクティブパターン１０２ａから延長されたエピタキシ構造１２１を成長させる（図５のＳ３段階）。シリコン物質を含むアクティブパターン１０２ａの露出した領域からシリコンのような半導体物質が成長する。
【００３０】
本発明の一実施形態で、エピタキシ構造１２１の厚さは２個の隣接したアクティブパターン１０２ａが相互に接触できるようにする厚さに調節される。したがって、エピタキシ構造１２１の厚さはアクティブパターン１０２ａのピッチによって決定される。望ましくは。隣接したアクティブパターン１０２ａ間のスペースの半分以上の厚さでエピタキシ構造１２１を形成する。
【００３１】
エピタキシ構造１２１は低圧化学気相蒸着法（ＬＰＣＶＤ）または高真空化学気相蒸着法（ＵＨＶ―ＣＶＤ）方式で形成する。エピタキシ構造１２１がシリコンを含む場合、約１０〜３０ｔｏｒｒの蒸着圧力と約８５０℃の蒸着温度下でＳｉＨ２Ｃｌ２とＨＣｌの混合ガスをソースガスとして用いてＬＰＣＶＤによりエピタキシ構造１２１を成長させることができる。また、約１０−４〜１０−５ｔｏｒｒの蒸着圧力と約６００〜７００℃の蒸着温度下でＳｉ２Ｈ６ガスをソースガスとして用いてＵＨＶ―ＣＶＤによりシリコンが含まれたエピタキシ構造１２１を成長させることができる。
【００３２】
一方、エピタキシ構造１２１がシリコン―ゲルマニウムを含む場合、約２０ｔｏｒｒの蒸着圧力と約６５０〜７５０℃の蒸着温度下でＳｉＨ２Ｃｌ２とＨＣｌの混合ガスにＧｅＨ４ガスをさらに添加したソースガスを用いて、ＬＰＣＶＤによりエピタキシ層１２１を成長させることができる。
【００３３】
また、約１０−４〜１０−５ｔｏｒｒの蒸着圧力と約５５０〜６００℃の蒸着温度下でＳｉＨ２Ｃｌ２とＨＣｌの混合ガスにＧｅＨ４ガスをさらに添加したソースガスを用いてＵＨＶ―ＣＶＤによりシリコン―ゲルマニウムエピタキシ構造１２１を成長させることができる。
【００３４】
エピタキシ構造１２１を選択的エピタキシャル成長により成長させながらホウ素（ｂｏｒｏｎ）、リン（ｐｈｏｓｐｈｏｒｏｕｓ）、砒素（ａｒｓｅｎｉｃ）、インジウム（ｉｎｄｉｕｍ）またはアンチモン（ａｎｔｉｍｏｎｙ）のようなドーパントをインサイチュ（ｉｎ−ｓｉｔｕ）ドーピングしてエピタキシ構造１２１内のドーパント含有量を調節することができる。したがって、希望するドーピング濃度を有し、バルクシリコンに比べて欠陥密度が小さく、希望する大きさと厚さを有するエピタキシ構造１２１を容易に形成することができる。
【００３５】
図１３及び図１４を参照すると、エピタキシャルマスク１１７ａ及びその下部のエッチング停止膜１１５を除去する（図５のＳ４段階）。その結果、プロファイルが優秀であって臨界寸法が均一なアクティブパターン１０２ａと、欠陥密度が小さくてドーピング特性及びバンドギャップ特性等が精巧に調節されたエピタキシ構造１２１で構成されたアクティブ構造（ＡＳ）を完成する。
【００３６】
この後。完成したアクティブ構造（ＡＳ）上に図１５ないし図１７を参照して説明するトライゲートトランジスタ形成段階を実施する。
【００３７】
図１４に例示されているアクティブ構造（ＡＳ）が形成された結果物全面に対してしきい電圧調節用イオン注入を実施する。以後、図１５に例示されているように、アクティブ構造（ＡＳ）の全面にゲート絶縁膜（図示せず）を形成した後、ゲート電極用導電膜１２２を形成する。
【００３８】
ゲート絶縁膜としては酸化膜、熱的成長されたシリコン二酸化膜、シルク、ポリイミドまたは高誘電率物質等を使うことができる。酸化膜は１０００ないし１１００℃の温度でＯ２ガスを利用した乾式酸化、１０００ないし１１００℃の温度で水蒸気雰囲気を用いる湿式酸化、Ｏ２ガスとＨＣｌガスの混合ガスを用いるＨＣｌ酸化、Ｏ２ガスとＣ２Ｈ３Ｃｌ３ガスの混合ガスを用いる酸化、Ｏ２ガスとＣ２Ｈ２Ｃｌ２ガスの混合ガスを用いる酸化等で形成する。高誘電率物質はＡｌ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ハフニウムシリケート、ジルコニウムシリケートまたはこれらの組合膜等を原子層蒸着法で形成する。
【００３９】
ゲート電極用導電膜１２２はドープされたポリシリコン膜または金属膜だけで形成したり、ドープされたポリシリコン膜と金属膜を順番どおり積層して形成したり、ドープされたポリシリコン膜と金属シリサイド膜を順番どおり積層して形成する。金属膜はタングステン膜、コバルト膜、ニッケル膜等で形成して、金属シリサイド膜としてはタングステンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜等が好適である。現在広く使われるドープされたポリシリコン膜はＳｉＨ２Ｃｌ２とＰＨ３ガスを用いてＬＰＣＶＤで形成する。ゲート電極用導電膜１２２はアクティブ構造（ＡＳ）の段差に沿ってコンフォーマル（ｃｏｎｆｏｒｍａｌ）に形成する。
【００４０】
続いて、図６のゲートパターン（ＧＰ）イメージが転写されたフォトレジストパターン１３０を形成する。図１５及び図１６を参照すると、フォトレジストパターン１３０をエッチングマスクとして用いてゲート電極用導電膜１２２をエッチングしてゲート電極１２２ａを形成する（図５の段階Ｓ５）。以後、フォトレジストパターン１３０を除去する。また、ゲート電極１２２ａ下部のゲート絶縁膜以外のゲート電極１２２ａ外部に露出されたゲート絶縁膜も除去する。
【００４１】
図１６に例示されているように、ゲート電極１２２ａは各アクティブパターン１０２ａの中央部上に形成される。また、ゲート電極１２２ａは両側壁及び上面を含む各アクティブパターン１０２ａの３面上に形成される。その結果、所定の厚さＴｓｉと幅Ｗｓｉを有するアクティブパターン１０２ａの両側壁及び上面とオーバーラップして所定のゲート長さＬｇを有するゲート電極１２２ａが完成される。したがって、ゲート電極１２２ａとオーバーラップするアクティブパターン１０２ａの３面にチャネル領域が形成される。
【００４２】
図１６に例示されているように、エピタキシ構造１２１にソース及びドレインを形成する（図５のＳ６段階）。例えば、ゲート電極１２２ａの一端に沿って相互に接触するエピタキシ構造１２１の第１セットはトライゲートトランジスタのソースを形成するのに使われる。この場合、ゲート電極１２２ａの他端に沿って相互に接触するエピタキシ構造１２１の第２セットはトライゲートトランジスタのドレインを形成するのに使われる。ソース及びドレインは図１６に例示されているようにゲート電極１２２ａにより露出するアクティブ構造（ＡＳ）の露出した領域にイオンを注入して形成する。
【００４３】
トライゲートトランジスタはアクティブ構造（ＡＳ）で構成されたソース、ドレイン及びチャネル領域を含む。以後、図１７に例示されているように、層間絶縁膜（図示せず）を形成して、通常の工程を用いてソース／ドレイン領域と接触するコンタクトプラグ１３７、及びゲート電極１２２ａと接触するコンタクトプラグ１３５を形成する。続いて、コンタクトプラグ１３５、１３７と連結される上部配線１４０を形成する。
【００４４】
本発明の一実施形態によれば、チャネル領域を具備するアクティブパターン１０２ａの中央部が均一な臨界寸法を有するのでトライゲートトランジスタの性能を向上させることができる。また、欠陥密度が小さくてドーピング濃度の自由な調節が可能なエピタキシ構造１２１が使われてソース／ドレイン及びこの領域に形成されるコンタクトの特性を向上させることができる。
【００４５】
本発明によるマルチゲートトランジスタはＤＲＡＭ、ＳＲＡＭ、フラッシュメモリー、ＦＲＡＭ、ＭＲＡＭ、ＰＲＡＭ等の高集積半導体メモリー素子、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）素子、光電子（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）素子、ディスプレイ素子（ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ）、ＣＰＵ、ＤＳＰ等のプロセッサ等を構成するトランジスタに有用に適用されることができる。特に、迅速な動作速度を確保するために大きい駆動電流を必要とするロジック素子またはＳＲＡＭ素子のトランジスタの製造方法に本発明の実施形態が有用に適用されることができる。
【００４６】
図１８は本発明の他の実施形態によるダブルゲートトランジスタの製造方法を説明するための概略的な斜視図である。
【００４７】
ダブルゲートトランジスタの製造段階は図１６に例示されているトライゲートトランジスタの製造方法と同様である。しかし、図１８のダブルゲートトランジスタではチャネル領域がアクティブパターン１０２ａの両側壁にだけ形成される。したがって、ゲート電極１２２ａの形成前に各アクティブパターンの上面に絶縁ギャップ１０５が形成される。
【００４８】
図１９ないし図２４は本発明のさらに他の実施形態によるＳＲＡＭセルのトライゲートトランジスタの製造方法を説明するための図面である。
【００４９】
図１９はＳＲＡＭセルの等価回路図であって、図２０、図２１及び図２２はそれぞれ、アクティブパターン（ＡＰ）、エピタキシャルマスクパターン（ＥＭ）、ゲートパターン（ＧＰ）のレイアウト図である。図２３ないし図２６はＳＲＡＭセルトライゲートトランジスタの製造工程中間段階構造物の斜視図である。
【００５０】
図１９を参照すると、完全（ｆｕｌｌ）ＣＭＯＳ  ＳＲＡＭセルは２個のプルアップトランジスタＰＵ１、ＰＵ２、２個のプルダウントランジスタＰＤ１、ＰＤ２及び２個のパス（アクセス）トランジスタＰＳ１、ＰＳ２で構成される。図面でＷＬはワードラインを、ＢＬはビットラインを、Ｖｃｃは電源電圧ラインをそれぞれ示す。
【００５１】
以下、図２０ないし図２６を参照して本発明の他の実施形態による製造方法を説明する。図７ないし１７を参照しながら説明した製造方法と同じ部分の説明は省略するようにする。
【００５２】
図２０及び図２３を参照すると、絶縁層２０１上に形成されたシリコンを含む半導体層をフォトエッチングして図２０のアクティブパターン（ＡＰ）イメージが転写されたアクティブパターン２０２ａを形成する。アクティブパターン２０２ａはトライゲートトランジスタのチャネル領域が形成される部分と、光近接効果の影響を甚だしく受けて補正が必要な部分を除いた部分を含む。
【００５３】
図２１及び図２４を参照すると、アクティブパターン２０２ａが形成されている結果物上にフォトエッチング工程を介して図２１のエピタキシャルマスクパターン（ＥＭ）イメージが転写されたエピタキシャルマスク２１７ａを形成する。
【００５４】
図２５を参照すると、選択的エピタキシャル工程によりエピタキシャルマスク２１７ａにより露出しているアクティブパターン２０２ａから延長されてソース／ドレイン領域が形成されるエピタキシ構造２２１を形成する。エピタキシ構造２２１の大きさ及び厚さはエピタキシャル工程を調整することによって容易に調節することができる。したがって光近接効果によってコンタクトに充分な面積確保が不可能であった問題を容易に解決することができる。
【００５５】
図２６を参照すると、エピタキシャルマスク２１７ａを除去した後、フォトエッチング工程を介して図２２のゲートパターン（ＧＰ）イメージが転写されたゲート電極２２２ａを形成する。ゲート電極２２２ａはアクティブパターン２０２ａの段差に沿ってコンフォーマルに形成されてアクティブパターン２０２ａの両側壁及び上面とオーバーラップする。図２６に例示されているように、図１９のＳＲＡＭセルの６個のトランジスタＰＵ１、ＰＵ２、ＰＤ１、ＰＤ２、ＰＳ１、ＰＳ２形成のための６個のゲート電極２２２ａが形成される。
【００５６】
以上添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須な特徴を変更することなく他の具体的な形態で実施できるということを理解することができる。それゆえ以上で記述した実施形態は全ての面で例示的なものであって限定的でないことを理解しなければならない。
【産業上の利用可能性】
【００５７】
本発明は半導体素子に適用可能である。
【図面の簡単な説明】
【００５８】
【図１】従来のマルチゲートトランジスタ用アクティブ領域を定義するマスクパターンである。
【図２】図１のマスクパターンにより定義されるフォトレジストパターンの概略図である。
【図３】図２のフォトレジストパターンにより形成されたアクティブ領域とゲート電極の誤整列を示す概略図である。
【図４】半導体がまともにエッチングされることができなく不均一な形状及び大きさを有するホールのプロファイルを示す概略図である。
【図５】本発明の一実施形態によるマルチゲートトランジスタの製造方法を示すフローチャートである。
【図６】本発明の一実施形態によるマルチゲートトランジスタの製造方法に使われるレイアウト図である。
【図７】本発明の一実施形態によるマルチゲートトランジスタの製造工程中間段階構造物の概略的な斜視図である。
【図８】本発明の一実施形態によるマルチゲートトランジスタの製造工程中間段階構造物の概略的な斜視図である。
【図９】本発明の一実施形態によるマルチゲートトランジスタの製造工程中間段階構造物の概略的な斜視図である。
【図１０】本発明の一実施形態によるマルチゲートトランジスタの製造工程中間段階構造物の概略的な斜視図である。
【図１１】本発明の一実施形態によるマルチゲートトランジスタの製造工程中間段階構造物の概略的な斜視図である。
【図１２】本発明の一実施形態によるマルチゲートトランジスタの製造工程中間段階構造物の概略的な斜視図である。
【図１３】本発明の一実施形態によるマルチゲートトランジスタの製造工程中間段階構造物の概略的な斜視図である。
【図１４】本発明の一実施形態によるマルチゲートトランジスタの製造工程中間段階構造物の概略的な斜視図である。
【図１５】本発明の一実施形態によるマルチゲートトランジスタの製造工程中間段階構造物の概略的な斜視図である。
【図１６】本発明の一実施形態によるマルチゲートトランジスタの製造工程中間段階構造物の概略的な斜視図である。
【図１７】本発明の一実施形態によるマルチゲートトランジスタの製造工程中間段階構造物の概略的な斜視図である。
【図１８】本発明の他の実施形態によるダブルゲートトランジスタの概略的な斜視図である。
【図１９】本発明の一実施形態によるマルチゲートトランジスタを具備するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルの等価回路図である。
【図２０】図１９のＳＲＡＭセルの製造に使われるアクティブパターン、エピタキシャルマスクパターン及びゲートパターンのレイアウト図である。
【図２１】図１９のＳＲＡＭセルの製造に使われるアクティブパターン、エピタキシャルマスクパターン及びゲートパターンのレイアウト図である。
【図２２】図１９のＳＲＡＭセルの製造に使われるアクティブパターン、エピタキシャルマスクパターン及びゲートパターンのレイアウト図である。
【図２３】図１９のＳＲＡＭセルの製造工程中間段階構造物の斜視図である。
【図２４】図１９のＳＲＡＭセルの製造工程中間段階構造物の斜視図である。
【図２５】図１９のＳＲＡＭセルの製造工程中間段階構造物の斜視図である。
【図２６】図１９のＳＲＡＭセルの製造工程中間段階構造物の斜視図である。
【符号の説明】
【００５９】
１０  マスク
１２  アクティブ領域パターン
２０  フォトレジストパターン
２２  バー・パターン
３０  ゲート電極
３２  ホールプロファイル
３６  位置
１０１  絶縁層
１０２  半導体層
１０２ａ  アクティブパターン
１０５  絶縁ギャップ
１１０  フォトレジストパターン
１１５  エッチング停止膜
１１７  エピタキシャルマスク膜
１１７ａ  エピタキシャルマスク
１２０  フォトレジストパターン
１２１  エピタキシ構造（エピタキシ層）
１２２  ゲート電極用導電膜
１２２ａ  ゲート電極
１３０  フォトレジストパターン
２０１  絶縁層
２０２ａ  アクティブパターン
２１７ａ  エピタキシャルマスク
２２１  エピタキシ構造
２２２ａ  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【国際調査報告】
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