(57)【要約】  本発明は、ビット線（ＢＬ）およびワード線（ＷＬ）のメモリセルマトリックス内に配置されているＣＢＲＡＭ抵抗素子（２）を有するメモリセルと、上記ビット線および基準ワード線（ＲＷＬ）に接続されている基準抵抗素子（６）と、上記ワード線（ＷＬ）および上記基準ワード線（ＲＷＬ）にそれぞれ接続されている電圧源（３，７）と、上記ビット線（ＢＬ）上に設けられ、上記ビット線（ＢＬ）のビット線電流（Ｉ１，Ｉ２）を測定するために、所定のビット線電位（ＶＢＬ）を一定に保つことに適したセンスアンプ（５）と、上記メモリセルの１つから読み出すために、上記ビット線（ＢＬ）に上記ビット線電位（ＶＢＬ）を与え、第１の周期において、上記活性化電位（Ｖａｃｔ）を上記基準ワード線（ＲＷＬ）に与えるとともに、上記非活性化電位（Ｖｄｅａｃｔ）を上記各ワード線（ＷＬ）に与えるように、さらに、第２の周期において、上記非活性化電位（Ｖｄｅａｃｔ）を上記基準ワード線（ＲＷＬ）に与えるとともに、上記活性化電位（Ｖａｃｔ）を読み出すメモリセルの上記ワード線（ＷＬ）に与え、上記非活性化電位（Ｖｄｅａｃｔ）を残りの上記ワード線（ＷＬ）に与えるように電圧源（３，７）を駆動する制御ユニット（９）と、上記センスアンプ（５）に接続され、上記第１の周期および上記第２の周期において検出された上記ビット線電流（Ｉ１，Ｉ２）に応じた電気量を決定するとともに、該決定した電気量をメモリデータに割り当てる評価ユニット（８）とを備えているメモリ回路に関する。
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【特許請求の範囲】
【請求項１】
ビット線（ＢＬ）およびワード線（ＷＬ）のメモリセルマトリックス内に配置され、メモリデータを記憶させるために、電気量を与えて抵抗値を設定することが可能なＣＢＲＡＭ抵抗素子（２）を有するメモリセルと、
上記ビット線および基準ワード線（ＲＷＬ）に接続され、抵抗値が抵抗閾値に相当する基準抵抗素子（６）と、
上記ワード線（ＷＬ）および上記基準ワード線（ＲＷＬ）にそれぞれ接続され、上記ワード線（ＷＬ）または上記基準ワード線（ＲＷＬ）の活性化または非活性化のために、上記ワード線（ＷＬ）または上記基準ワード線（ＲＷＬ）への活性化電位（Ｖａｃｔ）または非活性化電位（Ｖｄｅａｃｔ）の印加が切り替え可能な電圧源（３，７）と、
上記ビット線（ＢＬ）上に設けられ、上記ビット線（ＢＬ）のビット線電流（Ｉ１，Ｉ２）を測定するために、所定のビット線電位（ＶＢＬ）を一定に保つことに適したセンスアンプ（５）と、
上記メモリセルの１つから読み出すために、上記ビット線（ＢＬ）に上記ビット線電位（ＶＢＬ）を与え、
第１の周期において、上記活性化電位（Ｖａｃｔ）を上記基準ワード線（ＲＷＬ）に与えるとともに、上記非活性化電位（Ｖｄｅａｃｔ）を上記各ワード線（ＷＬ）に与えるように、
第２の周期において、上記非活性化電位（Ｖｄｅａｃｔ）を上記基準ワード線（ＲＷＬ）に与えるとともに、上記活性化電位（Ｖａｃｔ）を読み出すメモリセルの上記ワード線（ＷＬ）に与え、上記非活性化電位（Ｖｄｅａｃｔ）を残りの上記ワード線（ＷＬ）に与えるように電圧源（３，７）を駆動する制御ユニット（９）と、
上記センスアンプ（５）に接続され、上記第１の周期および上記第２の周期において検出された上記ビット線電流（Ｉ１，Ｉ２）に応じた電気量を決定するとともに、該決定した電気量をメモリデータに割り当てる評価ユニット（８）とを備えていることを特徴とするメモリ回路。
【請求項２】
上記評価ユニット（８）は、上記第１の周期において測定された上記ビット線電流を示す量を記憶する記憶素子と、
上記第１の周期における上記ビット線電流と上記第２の周期における上記ビット線電流との差に応じた上記量を生成する差動ユニットとを有することを特徴とする請求項１に記載のメモリ回路。
【請求項３】
上記センスアンプ（５）は、入力端子が上記ビット線に接続されたオペアンプ（１０）と、
上記ビット線電流の検出の間、上記ビット線の上記ビット線電位を一定に保つ負帰還回路（１１）とを有することを特徴とする請求項１または２に記載のメモリ回路。
【請求項４】
上記電圧源（３，７）および上記センスアンプ（５）は、
上記ビット線（ＢＬ）の上記ビット線電位（ＶＢＬ）に対応する上記電圧源の上記非活性化電位（Ｖｄｅａｃｔ）が上記センスアンプ（５）によって得られるように、互いに調整されていることを特徴とする請求項３に記載のメモリ回路。
【請求項５】
上記基準抵抗素子（６）は、複数のＣＢＲＡＭ抵抗素子を有し、該ＣＢＲＡＭ抵抗素子の抵抗値は、メモリデータの第１状態に相当する抵抗値またはメモリデータの第２状態に相当する抵抗値に設定されることを特徴とする請求項１〜４のいずれか１項に記載のメモリ回路。
【請求項６】
上記制御ユニット（９）は、第１期間の間を上記第１の周期とみなすことを特徴とする請求項１〜５のいずれか１項に記載のメモリ回路。
【請求項７】
上記制御ユニット（９）は、第２期間の間を上記第２の周期とみなすことを特徴とする請求項６に記載のメモリ回路。
【請求項８】
上記評価ユニットは、上記第１期間の間、上記第１の周期中に上記ビット線を流れる上記ビット線電流に応じた電荷を蓄えるコンデンサと、
上記第２の周期において、上記電荷に応じて、電流を生成する電流源とを有し、
上記電気量は、上記電流に応じたものであることを特徴とする請求項６または７に記載のメモリ回路。
【請求項９】
基準抵抗素子（６）は、ビット線（ＢＬ）および基準ワード線（ＲＷＬ）に接続され、抵抗値が抵抗閾値に相当し、
上記ビット線およびワード線（ＷＬ）に接し、各メモリデータを記憶させるために、電気量を与えることによって抵抗値の設定が可能なＣＢＲＡＭ抵抗メモリセル（２）グループに位置するＣＢＲＡＭ抵抗メモリセル（２）のメモリデータを評価するための評価方法であって、
第１の周期において、活性化電位（Ｖａｃｔ）を上記基準ワード線（ＲＷＬ）に与えるとともに、非活性化電位（Ｖｄｅａｃｔ）を上記ワード線（ＷＬ）に与える第１工程と、
上記第１の周期の結果のビット線電流を検出する第２工程と、
第２の周期において、上記非活性化電位（Ｖｄｅａｃｔ）を上記基準ワード線（ＲＷＬ）に与えるとともに、上記活性化電位（Ｖａｃｔ）を読み出すメモリセルの上記ワード線（ＷＬ）に与える第３工程と、
上記第２の周期の結果のビット線電流を検出する第４工程と、
上記第１の周期にて検出した上記ビット線電流（Ｉ１）と、上記第２の周期にて検出した上記ビット線電流（Ｉ２）とに応じた電気量を生成するとともに、メモリデータに割り当てる第５工程とを含んでいることを特徴とする評価方法。
【請求項１０】
上記第２工程において検出された上記ビット線電流（Ｉ１）を示す量が記憶されることを特徴とする請求項９に記載の評価方法。
【請求項１１】
上記第１工程における、上記活性化電位（Ｖａｃｔ）および上記非活性化電位（Ｖｄｅａｃｔ）の印加は、第１の期間の間に行われることを特徴とする請求項１０に記載の評価方法。
【請求項１２】
上記第３工程における、上記活性化電位（Ｖａｃｔ）および上記非活性化電位（Ｖｄｅａｃｔ）の印加は、第２の期間のために行われることを特徴とする請求項１１に記載の評価方法。
【請求項１３】
上記第１の周期の間、電荷の蓄積は、上記ビット線電流に応じた電荷によって行われ、上記第２の周期の間、上記蓄積された電荷に応じて、電流が生成され、該電流に応じた電気量が生成されることを特徴とする請求項１２に記載の評価方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、メモリセルとしてＣＢＲＡＭ抵抗素子を有したメモリ回路（導電性ブリッジングＲＡＭ（conductive bridging RAM））に関する。本発明はさらに、ＣＢＲＡＭ抵抗メモリセルのメモリデータを評価するための評価方法に関する。
【０００２】
新奇的な種類のメモリ回路は、抵抗ネットワーク内に情報アイテムを記憶し、抵抗素子は、ワード線とビット線とからなるマトリックス内に配置されている。抵抗素子の抵抗は様々であり、情報アイテムは、メモリデータとして記憶させることができる。
【０００３】
ＣＢＲＡＭ抵抗素子（ＰＭＣ抵抗素子とも称される）は、将来性があると考えられている。なぜなら、これらの抵抗素子では、プログラミング電流を与えることによって、固体電解質内における電気抵抗を設定することが可能であるためである。プログラミング電流の極性および大きさに応じて、ＣＢＲＡＭ抵抗素子において、比較的高い抵抗あるいは比較的低い抵抗を設定することができる。この抵抗の高低は、それぞれ特定の検出状態として規定される。
【０００４】
ＣＢＲＡＭ抵抗素子は、メモリ素子からなるマトリックスのワード線とビット線との交点に配置されている。この結果、メモリセル内における上記のような交点に位置している各ＣＢＲＡＭ抵抗素子は、１つの接続線によって、対応するワード線に接続され、そして別の接続線によって、対応するビット線に接続される。
【０００５】
ＣＢＲＡＭ抵抗素子によって構成されたメモリセルからの読み出しを行うためには、読み出し回路を用いて、アドレス指定されたメモリセルに電圧または電流を印加することによって、メモリセルの抵抗値を表す電気量が決定される。そしてこの電気量が、基準部品によって決定される別の電気量と比較され、この比較結果によって、読み出されるメモリデータが決定される。この場合、ビット線に接続されている読み出し回路に、基本的に同一の方法によって接続されている、基準読み出し回路を用いて読み出される基準部品が必要である。これは比較量を得るためである。基本的には各ビット線に対して別々の基準部品を備える必要があるため、回路に要する費用が大幅に増加する。
【０００６】
ＵＳ  ２００３／００３１０４５  Ａ１は、例えば、抵抗メモリのための読み出し回路を開示している。
【０００７】
従って本発明は、上述した種類のメモリ回路であると同時に、回路に要する費用を減少できるメモリ回路を提供することを目的とする。本発明は、ＣＢＲＡＭ抵抗メモリセルのマトリックス配置内にあるＣＢＲＡＭ抵抗メモリセルからメモリデータを読み出すための方法である同時に、回路に要する費用およびエネルギー消費を減少できる方法を提供することをさらに目的とする。
【０００８】
この目的は、請求項１に係るメモリ回路、および請求項８に係る方法の手段によって達成される。
【０００９】
本発明のさらなる有利な改善点については、特許請求の範囲に明記されている。
【００１０】
本発明の第１の特徴は、ＣＢＲＡＭ抵抗素子を有するメモリセルを備えたメモリ回路を提供することである。上記ＣＢＲＡＭ抵抗素子は、ビット線およびワード線のメモリセルマトリックス内に配置され、メモリデータを記憶させるために、電気量を与えて抵抗値を設定することが可能である。上記メモリ回路は、さらに、上記ビット線および基準ワード線に接続され、抵抗値が抵抗閾値に相当する基準抵抗素子を備えている。電圧源は、上記ワード線および上記基準ワード線にそれぞれ接続され、上記ワード線または上記基準ワード線の活性化または非活性化のために、上記ワード線または上記基準ワード線への活性化電位または非活性化電位の印加が切り替え可能であるように設けられている。センスアンプは、上記ビット線上に設けられ、上記ビット線のビット線電流を測定するために、所定のビット線電位を一定に保つことに適している。さらに、上記メモリセルの１つから読み出すために、上記ビット線に上記ビット線電位を与え、第１の周期において、上記活性化電位を上記基準ワード線に与えるとともに、上記非活性化電位を上記各ワード線に与えるように、第２の周期において、上記非活性化電位を上記基準ワード線に与えるとともに、上記活性化電位を読み出すメモリセルの上記ワード線に与え、上記非活性化電位を残りの上記ワード線に与えるように電圧源を駆動する制御ユニットが設けられている。上記センスアンプに接続され、上記第１の周期および上記第２の周期において検出された上記ビット線電流に応じた電気量を決定するとともに、該決定した電気量をメモリデータに割り当てる評価ユニットが設けられている。
【００１１】
本発明に係る上記メモリ回路は、以下に示すような有利な点を有している。上記メモリ回路では、別々のセンスアンプが、上記基準抵抗素子毎に設けられる必要がない上記評価ユニットに比較電気量を供給する。その代わり、上記基準抵抗素子は、読み出されるＣＢＲＡＭ抵抗素子が接続されている上記ビット線に接続されている。従って、上記基準抵抗素子は、上記読み出されるＣＢＲＡＭ抵抗素子として同じセンスアンプによって読み出される。これにより、余分なセンスアンプの節減が可能となる。
【００１２】
ＣＢＲＡＭ抵抗素子によって構成されたメモリセルの内容の評価は、２つの周期によって行われる。まず、第１の周期において、上記活性化電位を上記基準ワード線に与えるとともに、上記非活性化電位を上記全ワード線に与える。これにより、電流が上記基準ワード線、上記ビット線を介して上記センスアンプへ流れ、上記センスアンプによって測定され、そして、後段の評価ユニットで、電気量という形で利用される。第１状態後と仮定する第２の周期において、上記非活性化電位を上記基準ワード線および選択されていない上記ワード線に与えるとともに、上記活性化電位を読み出すメモリセルの上記ワード線に与える。再度、上記センスアンプによって上記ビット線電流が測定され、該ビット線電流に応じた量が、上記評価ユニットで利用される。
【００１３】
メモリデータは、上記２つの周期において測定された電気量に応じて、特に、上記電気量の差に応じて割り当てられる。
【００１４】
上記メモリ回路は、さらに有利な点を有している。上記基準抵抗素子と上記ＣＢＲＡＭ抵抗素子とから読み出すために、同じセンスアンプを使用することにより、上記ビット線上の上記センスアンプ内で生成された電圧オフセットの影響が除去される。なぜなら、上記基準抵抗素子と上記ＣＢＲＡＭ抵抗素子とから読み出す時、上記オフセットは同じ大きさであり、上記２つの周期において、上記オフセットの影響は、差の形態で互いに相殺される。
【００１５】
一実施形態では、上記評価ユニットは、上記第１の周期において測定された上記ビット線電流を示す量を記憶する記憶素子と、上記第１の周期における上記ビット線電流と上記第２の周期における上記ビット線電流との差に応じた上記電気量を生成する差動ユニットとを有している。特に、上記記憶素子は、上記第１の周期において検出された上記ビット線電流に応じた上記電気量を蓄えるコンデンサを有している。
【００１６】
上記センスアンプは、入力端子が上記ビット線に接続されたオペアンプと、上記ビット線電流の検出の間、上記ビット線の上記ビット線電位を一定に保つ負帰還回路とを有していてもよい。
【００１７】
上記電圧源および上記センスアンプは、上記ビット線の上記ビット線電位に対応する上記電圧源の上記非活性化電位（Ｖｄｅａｃｔ）(ＶＤＥＡＫＴ)が上記センスアンプによって保持されるように、互いに調整されていることが好ましい。これにより、非活性化された上記ワード線と非活性化された上記基準ワード線とが、それぞれ、理想的に活性化されない。なぜなら、上記非活性化電位と上記ビット線電位とで、電圧が低下するからである。
【００１８】
一実施形態では、上記基準抵抗素子は、相互に接続されている複数のＣＢＲＡＭ抵抗素子を有し、該ＣＢＲＡＭ抵抗素子の抵抗値は、メモリデータの第１状態に相当する抵抗値またはメモリデータの第２状態に相当する他の抵抗値に設定される。これにより、上記基準抵抗素子は、固定値にプログラムされたＣＢＲＡＭ抵抗素子によって構成できる。
【００１９】
上記制御ユニットは、第１期間の間、上記第１の周期とみなし、上記各電位を与え、そして、第２期間の間を第２状態とみなす。これにより、上記第１の周期において、上記ビット線電流に応じた、規定された充電電位を達成するために、上記第１期間の間、コンデンサが、順に、上記ビット線電流に応じて充電または放電される。この結果、上記第１の周期において、上記ビット線電流に応じた量が記憶される。上記量は、上記第２の周期において流れる上記ビット線電流の評価のための基準量として使用される。
【００２０】
本発明のさらなる特徴は、ＣＢＲＡＭ抵抗メモリセルのメモリデータを評価するための評価方法を提供することである。上記ＣＢＲＡＭ抵抗メモリセルは、１つのビット線および複数のワード線に接し、各メモリデータを記憶させるために、電気量を与えて抵抗値を設定することが可能なＣＢＲＡＭ抵抗メモリセルグループに配置されている。基準抵抗素子は、ビット線および基準ワード線（ＲＷＬ）に接続され、抵抗値が抵抗閾値に相当する。上記評価方法は、活性化電位を上記基準ワード線（ＲＷＬ）に与えるとともに、非活性化電位を上記ワード線に与える工程と、第１の周期の結果のビット線電流を検出する工程と、上記非活性化電位を上記基準ワード線（ＲＷＬ）に与えるとともに、上記活性化電位を読み出すメモリセルの上記ワード線に与える工程と、上記第２モードの結果のビット線電流を検出する工程と、上記第１の周期にて検出した上記ビット線電流と、上記第２の周期にて検出した上記ビット線電流とに応じた電気量を生成するとともに、メモリデータに割り当てる工程とを含んでいる。
【００２１】
本発明に係る上記評価方法は、以下に示すような有利な点を有している。上記ＣＢＲＡＭ抵抗メモリセルおよび上記基準抵抗素子は、同一のビット線に接続できる。上記ＣＢＲＡＭ抵抗メモリセルの抵抗値および上記基準抵抗素子の抵抗値は、対応するビット線電流を検出することによって、連続して、読み取られる。そして、上記ＣＢＲＡＭ抵抗メモリセルから読み出された時、および上記基準抵抗素子から読み出された時の上記ビット線電流に応じてメモリデータが決定される。
【００２２】
さらに、上記第２の周期の間または上記第２の周期後に、上記第１の周期にて検出された上記ビット線電流に応じてメモリデータを決定するために、上記第１の周期における上記ビット線電流を示す量が順に記憶される。
【００２３】
一実施形態では、上記第１の周期において、活性化電位を上記基準ワード線に与えるとともに、上記非活性化電位を上記ワード線に与える上記工程は、コンデンサに上記ビット線電流に応じた電荷を蓄積させるために、第１の期間の間に行われる。さらに、非活性化電位を上記基準ワード線に与えるとともに、上記活性化電位を読み出すメモリセルの上記ワード線に与える上記工程は、第２の期間の間に行われる。好ましくは、上記第１の周期の間、電荷の蓄積は、上記ビット線電流に応じた量による充電または放電によって行われ、上記第２の周期の間、電荷の蓄積は、上記ビット線電流に応じた量による充電または放電によって行われる。
【００２４】
本発明の好ましい実施形態について、添付図面を参照しながら以下に詳述する。添付図面は以下の通りである。
【００２５】
図１は、本発明の一実施形態に基づく、基準抵抗素子と、ＣＢＲＡＭ抵抗素子を有するメモリセルとを含むメモリセルマトリックスの細部を概略的に示す図である。
【００２６】
図２は、第１の周期において基準抵抗値を読み出すためのセンスアンプ、および評価ユニットのさらなる細部を示す図である。
【００２７】
図３は、第２の周期における、図２のセンスアンプおよび評価ユニットのさらなる細部を示す図であって、ＣＢＲＡＭ抵抗素子の抵抗値に応じたビット線電流を受けている状態を示す図である。
【００２８】
図４は、別の実施形態によるセンスアンプおよび評価ユニットを示す図である。
【００２９】
図５ａ〜図５ｃは、ＣＢＲＡＭ抵抗素子を用いて構成された基準抵抗素子の可能な構成を示す図である。
【００３０】
図１は、本発明に係るメモリ回路を概略的に示す図である。このメモリ回路は、互いに交差しているワード線ＷＬとビット線ＢＬとを含んだメモリセルマトリックス１を有している。これらの交点には、メモリセルがそれぞれ配置されている。上記メモリセルは、ＣＢＲＡＭ抵抗素子２を有している。これらのＣＢＲＡＭ抵抗素子２は、それぞれ、第１の接続線によって各ワード線ＷＬへ接続されていて、そして第２の接続線によって各ビット線ＢＬへ接続されている。この実施形態では、選択スイッチなどは備えられていない。
【００３１】
ワード線ＷＬは、電圧源３によって駆動される。電圧源３は、アドレスデコーダ４に接続されていて、これによって駆動される。電圧源３は、各ワード線ＷＬに対して、活性化電位Ｖａｃｔ(ＶＡＣＴ)または非活性化電位Ｖｄｅａｃｔを与える。ビット線ＢＬは、それぞれ、センスアンプ５に接続されている。センスアンプ５は、ビット線電流を検出する。各センスアンプ５は、所定のビット線電位ＶＢＬにビット線ＢＬを保持する。センスアンプ５は、基本的には常に活性状態であり、ビット線ＢＬへビット線電位ＶＢＬを与える。対応する電圧源３を用いてＣＢＲＡＭ抵抗メモリセル２を非活性化するために、ビット線電位ＶＢＬに対応している非活性化電位Ｖｄｅａｃｔがワード線ＷＬへ与えられる。
【００３２】
ワード線ＷＬは、各電圧源３を駆動するアドレスデコーダ４によって選択される。この選択は、ワード線ＷＬへ各電圧源３が活性化電位を与えることによって行われる。これにより、活性化されたワード線ＷＬと、ビット線電位にそれぞれ保持されているビット線ＢＬとの間において、ＣＢＲＡＭ抵抗素子の両端で電圧降下が生じ、結果としてワード線ＷＬからビット線ＢＬへ電流が流れ、センスアンプ５によって検出される。
【００３３】
各ビット線ＢＬは、基準ワード線沿いに配置された基準抵抗素子６にさらに接続されている。基準ワード線ＲＷＬは、基本的にビット線ＢＬと交差している。基準抵抗素子６は、交点において、第１の接続線によって基準ワード線に接続されていて、そして第２の接続線によって各ビット線ＢＬに接続されている。基準ワード線は、基準ワード線ＲＷＬを活性化または非活性化するために、基準電圧源７によって電圧の供給を受ける。このとき、電圧源３によってワード線ＷＬへ供給される活性化電位Ｖａｃｔおよび非活性化電位Ｖｄｅａｃｔと同じ電位が用いられることが好ましい。
【００３４】
ＣＢＲＡＭ抵抗素子２は、書き込み回路（図示せず）からの書き込み電流によってプログラムすることができるため、記憶されるメモリデータに応じて、比較的高い抵抗値または比較的低い抵抗値が得られる。基準抵抗素子６は、抵抗値が予め規定されているか、あるいは、ＣＢＲＡＭ抵抗素子２が持つことのできる比較的高い抵抗値と比較的低い抵抗値との中間の抵抗値に設定されている。
【００３５】
センスアンプ５は、それぞれ評価回路８に結合されている。評価回路８では、対応するビット線ＢＬの読み出しビット線電流の評価が行われる。ビット線電流の評価は、制御ユニット９によって制御される測定工程で行われる。制御ユニット９は、メモリデータの読み出しを制御するために、評価ユニット８と、アドレスデコーダ４と、基準電圧源７とに接続されている。
【００３６】
メモリデータは、２つの周期において読み出される。第１の周期では、制御ユニット９は、基準電圧源７が基準ワード線ＲＷＬへ活性化電位Ｖａｃｔを与えることにより、基準抵抗素子６と各ビット線ＢＬとの間において電圧低下が生じるように、基準電圧源７を駆動する。制御ユニット９によって選択された評価ユニット８では、関連するセンスアンプ５が受けたビット線電流が適切な電気量に変換され、この電気量がバッファ蓄積される。この結果、上記電気量が、第１の周期後の第２の周期の後において利用可能となる。上記電気量は、例えばコンデンサの電位として蓄積されてもよい。
【００３７】
第２の周期では、制御ユニット９は、非活性化電位Ｖｄｅａｃｔが基準ワード線ＲＷＬに与えられるように、基準電圧源７を駆動する。そして、基本的に同時、またはわずかな時間間隔を置いて、制御ユニット９はアドレスデコーダ４を駆動し、アドレス指定されるメモリセルに従って、電圧源３の１つが活性化され、そしてこの活性化された電圧源３が、アドレス指定されたワード線ＷＬへ活性化電位Ｖａｃｔを与える。残りのワード線ＷＬ上の残りの電圧源３は、ビット線電位ＶＢＬに基本的に対応する非活性化電位Ｖｄｅａｃｔを供給する。この結果、アドレス指定されていないＣＢＲＡＭ抵抗素子２を介して有意な電流が流れることは基本的にない。制御ユニット９は、第１の周期中に検出されたビット線電流に応じた様態、および第２の周期中に検出されたビット線電流に応じた様態で、各出力線Ａに出力信号が出力されるように、選択された評価ユニット８を駆動する。第１の周期中に検出されたビット線電流に応じた様態、あるいは第２の周期中に検出されたビット線電流に応じた様態は、読み出されるメモリデータに対応している。
【００３８】
図２は、ビット線ＢＬ上のセンスアンプ５および評価ユニット８の詳細な回路図を示している。対応するビット線ＢＬ上の基準抵抗素子６、選択されたＣＢＲＡＭ抵抗素子２、および選択されていないＣＢＲＡＭ抵抗素子２は、対応する配線内において抵抗記号として表示されている。選択されたＣＢＲＡＭ抵抗素子２の抵抗値は、Ｒｃと表示されていて、選択されたビット線上に位置していると同時に互いに並列接続されている、選択されていないＣＢＲＡＭ抵抗素子２の抵抗値は、Ｒｐと表示されている。そして基準抵抗素子６の抵抗値は、Ｒｒｅｆと表示されている。第１の周期では、基準抵抗素子６の第１の接続線は、活性化電位Ｖａｃｔに接続されていて、そして基準抵抗素子６は、第２の接続線によってビット線ＢＬに接続されている。ビット線ＢＬに接続されている、アドレス指定されたＣＢＲＡＭ抵抗素子２（Ｒｃ）と、残りのＣＢＲＡＭ抵抗素子２（Ｒｐ）とは両者とも、第２の接続線によってビット線に接続されていて、そして第１の接続線によって非活性化電位Ｖｄｅａｃｔに接続されている。
【００３９】
センスアンプ５は、基本的にオペアンプ１０を有している。オペアンプ１０の出力には、負帰還回路１１が接続されている。負帰還回路１１は、オペアンプ１０の反転入力に結合されている。基本的に非活性化電位Ｖｄｅａｃｔに対応しているビット線電位ＶＢＬは、オペアンプ１０の非反転入力に与えられる。構成要素、特にオペアンプおよび負帰還回路などのパラメータにばらつきがあるために、ビット線ＢＬの電圧は、ビット線電位ＶＢＬに厳密に対応しない。むしろ、ビット線ＢＬの電圧には、ワード線ＷＬとビット線ＢＬとに非活性化電位Ｖｄｅａｃｔを与える電圧源３間において、オフセット電位Ｖｏｓに応じた零入力電流が流れるという効果を有する未知のオフセットが加わる。
【００４０】
負帰還回路１１は、例えばｎチャネル型電界効果トランジスタ１２を有している。ｎチャネル型電界効果トランジスタ１２の制御端子は、オペアンプ１０の出力に結合されている。ｎチャンネル型電界効果トランジスタ１２のソース端子は、電流源１３の第１の端子に接続されている。電流源１３の第２の端子は、接地電位ＧＮＤに接続されている。電界効果トランジスタ１２のドレイン端子は、カレントミラー回路１４を介して、高電源電圧電位ＶＤＤに接続されている。電界効果トランジスタ１２のソース端子、および電流源１３の第１の端子は、ビット線ＢＬに接続されている。従って、活性化電位Ｖａｃｔによって、基準抵抗素子６を介してビット線を流れる電流Ｉ１が、電界効果トランジスタ１２へ与えられ、そして、カレントミラー回路１４を介して、別の電流路へ流れる。活性化電位Ｖａｃｔがビット線電位ＶＢＬよりも小さい場合、ｎチャネル型電界効果トランジスタ１２のドレイン端子とソース端子との間に常に正電流が流れるように、電流源１３は省略してもよい。上記別の電流路内には、スイッチ１５が配置されている。スイッチ１５は、制御ユニット９によって制御され、そして例えばトランジスタで構成される。スイッチ１５は、第１の周期中は閉じている。コンデンサ１６は、電流路において、スイッチ１５によってスイッチされる。コンデンサは、上記別の電流路へのカレントミラーによって充電または放電される。この結果、コンデンサ１６の両端の電圧が上昇または低下する。コンデンサ１６の第１の端子は、別の電界効果トランジスタ１７の制御端子にさらに接続されている。別の電界効果トランジスタ１７は、コンデンサの電圧の上昇に伴って、コンデンサの電圧によって決定される範囲で導通状態となる。上記別の電流路を流れる電流値は、別の電界効果トランジスタ１７によって規定される。
【００４１】
制御ユニット９が第２の周期へ切り替えると、スイッチ１５が開き、設定が存在する。つまり、別の電界効果トランジスタ１７を流れる電流が維持される。図示されている回路では、別の電界効果トランジスタ１７は、コンデンサ１６の充電電位によって設定される電流源として動作する。
【００４２】
第１の周期では、電流値Ｉｓｐｅｉｃｈｅｒ＝Ｉ１＋Ｉｃｏｍｐに基本的に対応した量が蓄積される。上記電流値に対応したＩｃｏｍｐは、電流源１４によって供給される。対応する量の蓄積は、コンデンサ１６に蓄積された電荷によって行われる。コンデンサ１６は、別の電界効果トランジスタ（メモリトランジスタ１７）のゲートコンデンサとして形成されていることが好ましい。ゲート電圧は、スイッチ１５が開いた後でも保持され、第２の周期中にＩｓｐｅｉｃｈｅｒを流す効果を持つ。
【００４３】
別の電流路へ電流を供給するカレントミラー回路１４の出力は、コンパレータ１８の第１の入力に接続されている。コンパレータ１８の第１の入力は、等価トランジスタ１９を介して、コンパレータ１８の第２の入力に接続されている。等価トランジスタ１９は、等価信号ＥＱによって駆動される制御入力を有している。コンパレータ１８の第１の入力および第２の入力は、評価コンデンサＣ１およびＣ２として示されているコンデンサを有している。
【００４４】
第１の周期では、信号ＥＱは「ハイ」であり、これにより、等価トランジスタ１９は、評価コンデンサＣ１およびＣ２をメモリトランジスタ１７のドレイン端子へ接続させる。第２の周期では、ＥＱは「ロー」に設定され、これによって評価コンデンサＣ１およびＣ２が互いに絶縁される。評価コンデンサＣ１およびＣ２の絶縁後には、それ以前に存在していた電位が、第１の評価コンデンサＣ１の充電電位として蓄えられる。上記第１の評価コンデンサＣ１の充電電位は、コンパレータ１８の第１の入力にある信号を評価するための基準電位として機能する。
【００４５】
第２の周期では、基準抵抗素子６の第１の接続線、およびアドレス指定されていないＣＢＲＡＭ抵抗素子２の第１の接続線は、非活性化電位Ｖｄｅａｃｔに接続されている。アドレス指定されたＣＢＲＡＭ抵抗素子２の第１の接続線は、活性化電位Ｖａｃｔに接続されている。ビット線電流Ｉ２は、活性化電位Ｖａｃｔから、アドレス指定されたＣＢＲＡＭ抵抗素子２を介して、ビット線ＢＬへ流れる。これによって、オペアンプ１０のビット線電位ＶＢＬおよびオフセット電位に依存した別のビット線電流Ｉ２がもたらされる。上記オフセット電位は、部品パラメータによってもたらされる。
【００４６】
第２の周期では、（制御ユニット９による制御によって）スイッチ１５が開かれる。この結果、コンデンサ１６に蓄積されていた充電電位が基本的に一定となるため、別の電界効果トランジスタ１７において、特定の定電流値が生じる。そして、第２の周期中に読み出されたビット線電流Ｉ２が別の電流路へ流れると、別の電界効果トランジスタ１７のドレイン端子において電圧が生成される。そしてこの電圧が、後段のコンパレータ１８によってされて、対応する出力信号Ａを供給する。
【００４７】
コンデンサ１６、スイッチ１５、および別の電界効果トランジスタ１７によって構成された上記回路は、基本的には減算器である。閉じられた状態のスイッチ１５を用いて蓄積された第１の電流値は、上記減算器によって、開いた状態のスイッチ１５により与えられた電流値から減算される。また、上記減算の結果に対応した電圧値が、別の電界効果トランジスタ１７のドレイン端子から出力される。
【００４８】
ＣＢＲＡＭ抵抗素子を有するメモリセルの２段階に渡る上記読み出しプロセスには、さらに有利な点がある。すなわち、第１の周期中に読み出されたビット線電流Ｉ１、および第２の周期中に読み出されたビット線電流Ｉ２が、評価ユニット８において２つの電流値の減算によって除去される同一のオフセット電位Ｖｏｓによる影響を受けるという点である。これは次式から得られる：
【００４９】
【数１】
2007525781.tif 000003
【００５０】
オフセット電位Ｖｏｓの影響を完全に除去することができることは明らかである（±Ｖｏｓは、オフセット電位が異なる符合を呈することができることを表している）。上記のように、本発明によるメモリ回路は、まず第１に、回路領域を節減できるという利点を有している。なぜなら、基準抵抗素子６に対して別々のセンスアンプを用いる代わりに、基準抵抗素子６とＣＢＲＡＭ抵抗素子２との両方に対して１つのセンスアンプのみを用いるからである。これは、基準抵抗素子６とＣＢＲＡＭ抵抗素子２との両方が、同一のビット線上に配置されているという利点によって可能となる。さらに上記方法によって、オフセット電圧の結果として並列抵抗Ｒｐにて生じる寄生電流が、除去される。
【００５１】
図４は、センスアンプおよび評価ユニットの別の実施形態を示している。図２および図３に示されている実施形態とは対照的に、評価ユニット８は、コンパレータ１８および等価トランジスタ１９の代わりに、出力インバータ回路が備えられている点において異なっている。上記出力インバータ回路は、別の電界効果トランジスタ１７のドレイン端子に存在している信号（電位）を、出力信号Ａとして出力させるために備えられている。この典型的な実施形態では、上記出力インバータ回路は、互いに直列接続されたｐチャネル型トランジスタ２０とｎチャネル型トランジスタ２１とによって形成されている。ｐチャネル型トランジスタ２０の制御端子は、インバータのプルアップ電流路を設定するために、規定のバイアス電圧Ｖｂｉａｓに接続されている。出力インバータ回路のｎチャネル型電界効果トランジスタ２１の制御端子は、別の電界効果トランジスタ１７のドレイン端子に接続されている。このため、別の電界効果トランジスタ１７のドレイン端子に存在している出力信号が、上記インバータ回路によって、反転するように増幅される。現在の回路の場合は、上記のような出力インバータ回路の使用で十分である。なぜなら、ＣＢＲＡＭ抵抗素子の異なる状態に割り当てられた抵抗値間における抵抗比が大きいため、別の電界効果トランジスタ１７のドレイン端子の信号の増幅が比較的小さくても、出力信号Ａの供給には十分足りるからである。
【００５２】
図５ａ〜図５ｃは、基準抵抗素子６の可能な構成を示す図である。図５ａの実施形態では、基準抵抗素子６は、ＣＢＲＡＭ抵抗素子の比較的低い抵抗値に対応した抵抗値Ｒｃ０に設定された２つのＣＢＲＡＭ抵抗素子によって形成されている。これらのＣＢＲＡＭ抵抗素子は直列接続されている。この結果、上記比較的低い抵抗値の２倍に対応した抵抗が形成されるため、この抵抗値は、低い抵抗値と比較的高い抵抗値との中間の値となる。
【００５３】
図５ｂは、基準抵抗素子の別の可能な構成を示す図である。この基準抵抗素子は、ＣＢＲＡＭ抵抗素子を４つ有している。これら４つのＣＢＲＡＭ抵抗素子のうち、２つは直列接続されていて、かつ比較的高い抵抗値Ｒｃ１を有している。もう２つは直列接続されていて、かつ比較的低い抵抗値Ｒｃ０を有している。これら比較的高い抵抗値Ｒｃ１を有し、直列に接続された２つのＣＢＲＡＭ抵抗素子と、比較的低い抵抗値Ｒｃ０を有し、直列に接続された２つのＣＢＲＡＭ抵抗素子とは、互いに並列接続されている。
【００５４】
別の実施形態では、互いに並列接続された２つのＣＢＲＡＭ抵抗素子を備えた基準抵抗素子６を形成することが可能である。上記２つのＣＢＲＡＭ抵抗素子のうち、１つは比較的高い抵抗値Ｒｃ１を有していて、他方は比較的低い抵抗値Ｒｃ０を有している。得られる抵抗値が、ＣＢＲＡＭ抵抗素子の比較的低い抵抗値よりも小さいため、基準電圧源７によって生成される活性化電位Ｖａｃｔとして、電圧源３の活性化電位とは異なる電位が用いられる。
【００５５】
〔符号の説明〕
１          メモリセルマトリックス
２          ＰＭＣ抵抗素子
３          電圧源
４          アドレスデコーダ
５          読み出し回路
６          基準抵抗素子
７          基準電圧源
８          評価回路
９          制御ユニット
１０        オペアンプ
１１        負帰還回路
１２        ｎチャネル型電界効果トランジスタ
１３        電流源
１４        カレントミラー
１５        スイッチ
１６        コンデンサ
１７        別の電界効果トランジスタ
１８        コンパレータ
１９        等価トランジスタ
２０        ｐチャネル型トランジスタ
２１        ｎチャネル型トランジスタ
ＢＬ        ビット線
ＷＬ        ワード線
ＶＢＬ            ビット線電位
Ｖｒｅｆ        基準電位
Ｖａｃｔ        活性化電位
Ｖｄｅａｃｔ    非活性化電位
Ｉ１、Ｉ２        ビット線電流
Ｃ１、Ｃ２        評価コンデンサ
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態に基づく、基準抵抗素子と、ＣＢＲＡＭ抵抗素子を有するメモリセルとを含むメモリセルマトリックスの細部を概略的に示す図である。
【図２】第１の周期において基準抵抗値を読み出すためのセンスアンプ、および評価ユニットのさらなる細部を示す図である。
【図３】第２の周期における、図２のセンスアンプおよび評価ユニットのさらなる細部を示す図であって、ＣＢＲＡＭ抵抗素子の抵抗値に応じたビット線電流を受けている状態を示す図である。
【図４】別の実施形態によるセンスアンプおよび評価ユニットを示す図である。
【図５ａ】ＣＢＲＡＭ抵抗素子を用いて構成された基準抵抗素子の可能な構成を示す図である。
【図５ｂ】ＣＢＲＡＭ抵抗素子を用いて構成された基準抵抗素子の可能な構成を示す図である。
【図５ｃ】ＣＢＲＡＭ抵抗素子を用いて構成された基準抵抗素子の可能な構成を示す図である。
【図１】
2007525781.tif 000004
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【国際調査報告】
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