(57)【要約】  低暗電流ＣＭＯＳイメージセンサー画素はフォトダイオードを有し、そのフォトダイオードは、フィールド酸化膜がフォトダイオードから実質的に切り離されるように比較的小さいフォトダイオードを比較的大きいアクティブ領域に形成することにより、フィールド酸化膜から分離される。アクティブ領域は、フォトダイオードの動作時に形成されるフォトダイオードの空乏領域がフィールド酸化膜の側壁及びコーナー部に接触しないように十分大きくされる。フォトダイオードをフィールド酸化膜から分離することにより、暗電流に寄与するフィールド酸化膜付近の転位数が有意に低減される。従って、フォトダイオードのフィールド酸化膜からの分離により、フォトダイオードの動作時の暗電流が格段に低減される。本発明はさらなる処理工程を追加することなく伝統的なＣＭＯＳプロセスで形成され得るものである。
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【特許請求の範囲】
【請求項１】
第１導電型の第１ウェルを形成する工程；
前記第１ウェルの表面に第１酸化層を形成する工程であり、該第１ウェルの一部を露出させる開口を該第１酸化層が有するように形成する工程；及び
第１導電型と反対の第２導電型のダイオード電極構造を形成する工程であり、該ダイオード電極構造と前記第１酸化層との間に前記第１ウェルの露出部分の介在部が存在するように、該ダイオード電極構造が前記第１ウェルの該露出部分の領域の内部に形成されるところの工程；
を有する低暗電流撮像のための方法。
【請求項２】
前記ダイオード電極構造が砒素の注入プロセスを用いて形成されるところの請求項１に記載の方法。
【請求項３】
前記第１ウェルの前記介在部が前記ダイオード電極構造を囲む連続した領域として形成されるところの請求項１に記載の方法。
【請求項４】
前記ダイオード電極構造が、該ダイオード電極構造にバイアス電圧が印加されたときの空乏領域の実質的な部分が前記第１酸化層まで広がらないように形成されるところの請求項１に記載の方法。
【請求項５】
前記第１ウェルがエピタキシャル層に形成されるところの請求項１に記載の方法。
【請求項６】
前記酸化層がＬＯＣＯＳプロセスを用いて形成されるところの請求項１に記載の方法。
【請求項７】
前記酸化層がＳＴＩプロセスを用いて形成されるところの請求項１に記載の方法。
【請求項８】
第１導電型の第１ウェル；
前記第１ウェルの表面に形成された第１酸化層であり、該第１ウェルの一部を露出させる開口を該第１酸化層が有するように形成された第１酸化層；及び
第１導電型と反対の第２導電型のダイオード電極構造であり、該ダイオード電極構造と前記第１酸化層との間に前記第１ウェルの露出部分の介在部が存在するように、前記第１ウェルの該露出部分の領域の内部に形成されたダイオード電極構造；
を有する撮像画素。
【請求項９】
前記ダイオード電極構造が砒素の注入プロセスを用いて形成されているところの請求項８に記載の画素。
【請求項１０】
前記第１ウェルの前記介在部が前記ダイオード電極構造を囲む連続した領域を形成しているところの請求項８に記載の画素。
【請求項１１】
前記ダイオード電極構造が、該ダイオード電極構造にバイアス電圧が印加されたときの空乏領域の実質的な部分が前記第１酸化層まで広がらないように形成されているところの請求項８に記載の画素。
【請求項１２】
前記第１ウェルと前記ダイオード電極構造との間に初期電圧を設定するように構成されたリセットトランジスタをさらに有する請求項８に記載の画素。
【請求項１３】
前記酸化層がＬＯＣＯＳプロセスを用いて形成されているところの請求項８に記載の画素。
【請求項１４】
前記酸化層がＳＴＩプロセスを用いて形成されているところの請求項８に記載の画素。
【請求項１５】
第１導電型の第１ウェル手段；
前記第１ウェル手段の表面に形成された絶縁手段であり、該第１ウェル手段の一部を露出させる開口を該絶縁手段が有するように形成された絶縁手段；及び
第１導電型と反対の第２導電型のダイオード電極手段であり、該ダイオード電極手段と前記絶縁手段との間に前記第１ウェル手段の露出部分の介在部が存在するように、前記第１ウェル手段の該露出部分の領域の内部に形成されたダイオード電極手段；
を有する撮像画素。
【請求項１６】
前記第１ウェル手段の前記介在部が前記ダイオード電極手段を囲む連続した領域を形成しているところの請求項１５に記載の画素。
【請求項１７】
前記第１ウェル手段と前記ダイオード電極手段との間にバイアス電圧を印加するように構成された端子をさらに有する請求項１６に記載の画素。
【請求項１８】
前記ダイオード電極手段が、該ダイオード電極手段にバイアス電圧が印加されたときの空乏領域の実質的な部分が前記絶縁手段まで広がらないように形成されているところの請求項１５に記載の画素。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してＣＭＯＳイメージセンサーに関し、より具体的にはＣＭＯＳイメージセンサーの画素構造に関する。
【背景技術】
【０００２】
ビデオ及び写真画像を作成するために電子イメージセンサーが広く用いられている。一般に、電子イメージセンサーは行及び列の配列状に配置された画素センサー（画素）を有する。各画素は光検出器を有し、それは一般的にフォトダイオードである。画素センサー上への入射光はフォトダイオードを放電し、それによる電圧降下が入射光の強度レベルを導出するために用いられる。
【０００３】
電子イメージセンサーの“暗電流”とは、たとえセンサー上への入射光が存在しないときでもフォトダイオードから放電されるリーク電流である。暗電流は一般的な型式のイメージセンサーであるＣＣＤ及びＣＭＯＳイメージセンサーの双方に存在する。（従来技術を用いた）ＣＭＯＳイメージセンサーにおける典型的な暗電流レベルは、通常、同等の解像度を有する（光学製造プロセスで製造され、且つ先進的な暗電流管理技術を用いた）ＣＣＤイメージセンサーの暗電流レベルより一桁大きい。
【０００４】
暗電流は主に、フィールド酸化膜と画素のフォトダイオードとの界面及びSi-SiO2界面付近の領域に形成された応力性の転位に起因する。暗電流が発生するのは、例えば、ＬＯＣＯＳのバーズビーク（bird’s  beak）領域又はＳＴＩの側壁及びコーナーに形成された電子が、フォトダイオードの空乏層内に生成された電界によって対をなす正孔から分離され、電子がフォトダイオードのｎ＋カソードで収集されるときである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、低暗電流ＣＭＯＳイメージセンサー画素を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一実施形態では、フィールド酸化膜がフォトダイオードから実質的に切り離されるように比較的小さいフォトダイオードを比較的大きいアクティブ領域に形成することにより、画素のフォトダイオードがフィールド酸化膜から分離される。アクティブ領域は、フォトダイオードの動作時に形成されるフォトダイオードの空乏領域がフィールド酸化膜の側壁及びコーナー部に接触しないように十分大きくされる。フォトダイオードをフィールド酸化膜から分離することにより、暗電流に寄与するフィールド酸化膜付近の転位数が有意に低減される。従って、フォトダイオードのフィールド酸化膜からの分離により、フォトダイオードの動作時の暗電流が格段に低減される。本発明はさらなる処理工程を追加することなく従来からのＣＭＯＳプロセスで形成され得るものである。
【発明を実施するための最良の形態】
【０００７】
実施形態について当業者が本発明の実施をすることができる程度に十分に詳しく述べるが、その他の実施形態も用いられ得ること、及び本発明の意図及び範囲を逸脱することなくその他の変更が為され得ることは理解されるところである。故に、以下の詳細な説明は限定的な意味に解釈されるものではなく、本発明の範囲は添付の特許請求の範囲によってのみ定められるものである。
【０００８】
本明細書及び特許請求の範囲を通して、以下の用語は、文脈から明らかに別のものを述べている場合を除いて、ここで明示的に関連付けられる意味をとる。“ある”は複数を参照する場合を含む。用語“接続された”は接続される品目間の、中間デバイスを介在することのない直接的な電気接続を意味する。用語“結合された”は接続される品目間の直接的な電気接続、又は１つ以上の受動的若しくは能動的中間デバイスを介した間接的な接続の何れかを意味する。用語“回路”は単一の構成要素、又は所望機能を提供するために共に結合された受動的及び／又は能動的な多数の構成要素の何れかを意味する。用語“信号”は少なくとも１つの電流、電圧又はデータの信号を意味する。図面においては、図面を通して、似通った参照符号は似通った部分を表す。
【０００９】
図１は、本発明に従った３トランジスタ型アクティブ画素センサー概略的に示している。動作時、SWresがリセットトランジスタ110にリセットパルスを供給し、フォトダイオード140の初期電位を設定する。フォトダイオードのカソードはソースフォロワトランジスタ120のゲートに結合され、トランジスタ120のソースにバッファされた出力信号を生成する。バッファされた信号は、行選択パルスで制御される選択トランジスタ130によって（画素配列の）列バスに結合されている。
【００１０】
フォトダイオードは一般に、最初にSWresを高パルスにすることにより初期レベル（例えば、Vres）にリセットされる。SWresパルスの下降エッジで、リセットトランジスタ110がターンオフされる。そして、入射光生成電流がフォトダイオードの放電を開始する。ある時間間隔後、行選択信号を高パルスにすることにより、フォトダイオード140のフォトダイオード電圧が読み出される。次に、フォトダイオード140が再度リセットされ、初期フォトダイオード電圧も同様に読み出される。これら２つの読み出し電圧間の差は、その時間間隔中の入射光によって引き起こされた電圧降下を求めるのに利用可能である。
【００１１】
図２ａ及び２ｂは、各々が対応する空乏領域を有する伝統的なｎ＋型フォトダイオード構造の概略断面図を示している。この構造はウェル対（Ｐウェル及びＮウェル）プロセスを用いて製造され得る。伝統的なｎ＋フォトダイオードは、Ｐウェル220の表面に位置するｎ＋領域210を有する。低濃度にドープされたｐ型エピタキシャル層230がＰウェル220の下、且つｐ＋基板240の上に横たわっている。伝統的なｎ＋型フォトダイオード構造に従って、空乏領域はフィールド酸化膜に接触する。フィールド酸化膜はＬＯＣＯＳ（Local  Oxidation  of  Silicon）又はＳＴＩ（Shallow  Trench  Isolation）プロセスを用いて形成され得る。
【００１２】
図２ａには、ＬＯＣＯＳ処理工程を用いて形成された伝統的なｎ＋型フォトダイオードが示されている。動作時、空乏領域250はＬＯＣＯＳ構造260の“バーズビーク”と接触するように形成される。図２ｂには、ＳＴＩ処理工程を用いて形成された伝統的なｎ＋型フォトダイオードが示されている。動作時、空乏領域270はＳＴＩ構造280の側壁、及び場合によりＳＴＩ構造280の側壁コーナー部と接触する。伝統的なｎ＋フォトダイオードにおける応力起因の転位は、空乏領域250（又は270）内に含まれており、暗電流を発生する。
【００１３】
本発明に従って、フォトダイオードの空乏領域はフィールド酸化膜から分離される。それにより、本発明に従って暗電流が低減される。暗電流が低減されるのは、フォトダイオードの暗電流のかなりの量が転位を原因とするからである。本発明に従って、フィールド酸化膜の開口を大型化し、開口によって定められる境界線内に実質的に含まれるｎ＋ダイオードを形成することにより、空乏領域はフィールド酸化膜から分離される。
【００１４】
図３ａ乃至３ｃは、本発明に従った、フォトダイオードを形成するために用いられるプロセスを概略的に示している。図３ａで、先ず、フィールド酸化膜領域310が一般にＰウェル構造の表面に形成される。図３ｂで、アクティブ領域320が、後に設けられるｎ＋領域をアクティブ領域320が包囲するように、フィールド酸化膜領域310内に形成される。
【００１５】
アクティブ領域の形成後、遮断層330（これは、後に設けられるｎ＋領域の外側境界を規定するために典型的に用いられる）が、当該遮断層がアクティブ領域320及びフィールド酸化膜領域310と重なりを有し、アクティブ領域とフィールド酸化膜領域との界面が覆われる（図３ｃ参照）ように形成される。遮断層330は開口を有し、その開口を介してｎ＋領域が形成される。従って、本発明に従って、フォトダイオードのアクティブ領域320の境界近傍の領域は、フォトダイオードのｎ＋領域を形成するための処理工程に際して遮断される。
【００１６】
ｎ＋領域340は、遮断層330で遮断されていないアクティブ領域に例えば砒素を注入することによって形成することができる。従って、ｎ＋領域は遮断層の重なり程度に関係するオフセット量だけフィールド酸化膜の端部からオフセットされる。ｎ＋領域のフィールド酸化膜に対するオフセットは、動作時の空乏領域（これはｎ＋領域の周りに形成される）がフィールド酸化膜に接触しないように十分に広くされる。
【００１７】
図４ａ及び４ｂは、各々が対応する空乏領域を有する本発明に従ったｎ＋型フォトダイオード構造を概略的に示している。この構造はウェル対（Ｐウェル及びＮウェル）プロセスを用いて製造され得る。ｎ＋フォトダイオードは、Ｐウェル420の表面に位置するｎ＋領域410を有する。低濃度にドープされたｐ型エピタキシャル層430がＰウェル420の下、且つｐ＋基板440の上に横たわっている。本発明に従ったｎ＋型フォトダイオード構造に従って、空乏領域はフィールド酸化膜から分離される。フィールド酸化膜はＬＯＣＯＳ又はＳＴＩプロセスを用いて形成され得る。
【００１８】
図４ａには、ＬＯＣＯＳ処理工程を用いて形成された本発明に従ったｎ＋型フォトダイオードが示されている。動作時、空乏領域450はＬＯＣＯＳ構造460のバーズビークから分離されるように形成される。図４ｂには、ＳＴＩ処理工程を用いて形成された本発明に従ったｎ＋型フォトダイオードが示されている。動作時、空乏領域470はＳＴＩ構造480の側壁及びＳＴＩ構造480の側壁コーナー部から分離される。
【００１９】
画素のフォトダイオードの空乏領域がフィールド酸化膜から分離されるので、フィールド酸化膜のバーズビーク（又は、側壁とコーナー部）での欠陥（すなわち、応力起因の転位）は空乏領域内に含まれない。動作時、ＬＯＣＯＳのバーズビーク領域又はＳＴＩの側壁とコーナー部に形成される電子は、フォトダイオードがフィールド酸化膜領域に接する場合のようにｎ＋フォトダイオードによって収集されるのではなく、周囲のＰウェル領域で正孔と再結合する可能性が最も高くなる。
【００２０】
図５は、本発明に従った低暗電流画素のレイアウト構造の上面図を概略的に示している。図示されるように、フォトダイオード520は遮断層510によって境界を設けられた領域内に形成されているとして示されている。
【００２１】
さらなる暗電流低減のため、フォトダイオードをシリコン表面から分離するために埋込フォトダイオードを用いて暗電流を一層低減することが可能である。埋込ダイオードは、フォトダイオード領域上に透明絶縁層を設けることによって形成することができる。
【００２２】
本発明に係る構造はプロセス変更（例えば、マスク又は処理工程の追加）なく形成され、標準的なＣＭＯＳロジックのプロセスを用いて首尾よく実施される。典型的な0.18μmＣＭＯＳプロセスでは、アクティブ領域の境界とフォトダイオードとの間隔は典型的に約0.3μmである。この間隔はフォトダイオードの大きさより遙かに小さいため、開口率（fill  factor）の低下は実質的には無視できるものである。
【００２３】
本発明の意図及び範囲を逸脱することなく、様々な実施形態を取ることが可能である。例えば、エピタキシャル層430上のＰウェルは別々のＰウェル構造を電気的に結合させることによって形成されてもよい。本発明の意図及び範囲を逸脱することなく本発明の多くの実施形態が構成され得るところであり、本発明は添付の特許請求の範囲に属するものである。
【図面の簡単な説明】
【００２４】
【図１】本発明に従った３トランジスタ型アクティブ画素センサーを示す概略図である。
【図２ａ】各々が対応する空乏領域を有する伝統的なｎ＋型フォトダイオード構造を示す概略断面図である。
【図２ｂ】各々が対応する空乏領域を有する伝統的なｎ＋型フォトダイオード構造を示す概略断面図である。
【図３ａ】本発明に従ってフォトダイオードを形成するために用いられるプロセスを示す概略図である。
【図３ｂ】本発明に従ってフォトダイオードを形成するために用いられるプロセスを示す概略図である。
【図３ｃ】本発明に従ってフォトダイオードを形成するために用いられるプロセスを示す概略図である。
【図４ａ】各々が対応する空乏領域を有する本発明に従ったｎ＋型フォトダイオード構造を示す概略断面図である。
【図４ｂ】各々が対応する空乏領域を有する本発明に従ったｎ＋型フォトダイオード構造を示す概略断面図である。
【図５】本発明に従った低暗電流画素のレイアウト構造を示す概略上面図である。
【図１】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図４ａ】
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【図４ｂ】
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【図５】
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【国際調査報告】
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