(57)【要約】【課題】本発明は、重合体薄膜中に自発形成された金属又は金属酸化物のナノ結晶体を用いた高効率かつ低費用のナノフローティングゲートを有する、フラッシュメモリ素子及びその製造方法に関する【解決手段】本発明は、従来のフラッシュメモリ素子のナノ結晶体の形成過程と比較し非常に簡便にナノ結晶体を形成することを可能にする。全体的に均一な分布を有する結晶体であるため、重合体層中に結晶体の凝集現象を伴わずにナノ結晶体の大きさや密度を制御することが可能となる。更に本発明は、従来のナノフローティングゲートと比較し電気的または化学的に安全性を有するナノフローティングゲートを用いることにより、高効率かつ低費用のナノフローティングゲートを有するメモリ素子及びその製造方法を提供する。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板；
その活性領域に形成され、互いに離隔されて位置するドレイン領域及びソース領域；並びに
前記ドレイン領域及び前記ソース領域の間に位置するチャンネル領域
を含み、
前記チャンネル領域は、前記ソース領域に接するように形成され、
前記チャンネル領域は、重合体薄膜中の金属又は金属酸化物のナノ結晶体より構成されるフローティングゲート、及び前記フローティングゲート上部に形成され前記重合体薄膜により電気的に分離されたコントロールゲートを含む、
ことを特徴とする、フラッシュメモリ素子。
【請求項２】
前記重合体薄膜が、ポリイミド薄膜であることを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項３】
前記金属酸化物が、亜鉛酸化物、銅酸化物、鉄酸化物、カドミウム酸化物、コバルト酸化物、ビスマス酸化物、ニッケル酸化物、インジウム酸化物及び錫酸化物からなる群から選択される一つであることを特徴とする請求項１又は２に記載のフラッシュメモリ素子。
【請求項４】
前記金属が、銅、亜鉛、錫、コバルト、鉄、カドミウム、鉛、マグネシウム、バリウム、モリブデン、インジウム、ニッケル、タングステン、ビスマス、銀、マンガン及びこれらの合金からなる群から選択されることを特徴とする請求項１又は２に記載のフラッシュメモリ素子。
【請求項５】
前記金属が、Ｎｉ１−ｘＦｅｘ（０＜ｘ＜０．５）であることを特徴とする請求項４に記載のフラッシュメモリ素子。
【請求項６】
フラッシュメモリ素子の製造方法において、
半導体基板の全面上に、絶縁体重合体薄膜中の金属又は金属酸化物のナノ結晶体より構成されるフローティングゲートを形成する段階；及び
前記フローティングゲート両側部にソース及びドレイン、並びに前記重合体薄膜上にコントロールゲートを形成する段階；
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項７】
前記フローティングゲートを形成する段階において、
前記半導体基板上に金属をコーティングする段階；
前記金属によりコーティングされた層上に、絶縁体重合体を含む酸性前駆体を溶媒に溶解したものをスピンコーティングし、残余溶媒を除去する段階；及び
加熱により前記コーティングされた重合体物質を架橋結合させる段階；
を含むことを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記フローティングゲートを形成する段階において、前記半導体基板上に金属をコーティングする段階の前に、絶縁体重合体を含む酸性前駆体を溶媒に溶解して液状に調製したものを前記半導体基板上にスピンコーティングし、残余溶媒を除去する段階をさらに含むことを特徴とする請求項７に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記絶縁体重合体が、ポリイミドであることを特徴とする請求項６ないし８のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記酸性前駆体が、カルボキシル基を含む酸性前駆体であることを特徴とする請求項６ないし８のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記基板上にコーティングされる金属が、銅、亜鉛、錫、コバルト、鉄、カドミウム、鉛、マグネシウム、バリウム、モリブデン、インジウム、ニッケル、タングステン、ビスマス、銀、マンガン及びこれらの合金からなる群から選択されることを特徴とする請求項６ないし８のいずれか一項に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記基板上部に、Ｚｎ、Ｃｕ、Ｓｎ及びＮｉ１−ｘＦｅｘからなる群から選択された一つ以上の金属を１ｎｍ〜３０ｎｍの厚さで蒸着又はスパッタリングによりコーティングする段階；
Ｎ−メチル−２−ピロリドン（ＮＭＰ）に溶解したビフェニルテトラカルボン酸二無水物−ｐ−フェニレンジアミン（ＢＰＤＡ−ＰＤＡ）（Ｂｉｐｈｅｎｙｌｔｅｔｒａｃａｂｏｘｙｌｉｃ  Ｄｉａｎｈｙｄｒｉｄｅ−ｐ−Ｐｈｅｎｙｌｅｎｅｄｉａｍｉｎｅ）型のポリアミック酸の前駆体を前記金属によりコーティングされた基盤上部にスピンコーティングする段階；及び
前記コーティングされた層を加熱して硬化させる段階；
を含むことを特徴とする請求項６又は７に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
Ｎ−メチル−２−ピロリドン（ＮＭＰ）に対するビフェニルテトラカルボン酸二無水物−ｐ−フェニレンジアミン（ＢＰＤＡ−ＰＤＡ）（Ｂｉｐｈｅｎｙｌｔｅｔｒａｃａｂｏｘｙｌｉｃ  Ｄｉａｎｈｙｄｒｉｄｅ−ｐ−Ｐｈｅｎｙｌｅｎｅｄｉａｍｉｎｅ）型のポリアミック酸の比が１：３（ＢＰＤＡ−ＰＤＡ：ＮＭＰ）の嵩比であることを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノフローティングゲートを有するフラッシュメモリ素子及びその製造方法に関するもので、より詳細には、重合体薄膜中に自発形成されたナノ結晶体を用いた高効率かつ低費用のナノフローティングゲートを有するフラッシュメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）の小さなセル面積と、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）の電気的消去が可能である長所を組み合わせて開発されたもので、ＥＥＰＲＯＭとは異なりブロック単位で内容を消すことも可能で、またプログラムが可能であって修正が容易で、速度が早いという長所を有している。
【０００３】
このようなフラッシュメモリは、現在のメインボード上のバイオス用によく使用されており、移動電話機、衛星ボックス、デジタルカメラ、ＤＶＤ、ＭＰ３プレーヤ、ゲーム機などの電子機器に広く用いられている。
最近、絶縁層中に３次元的に閉じこめられるナノ粒子に関する研究が、ナノスケールのフローティングゲートを有する非揮発性フラッシュメモリ素子に応用するために幅広く研究されており、更にはＳｉＯ２中にＳｉ粒子を走査探針機、ｅ−ビーム及びＸ−レイ方法で形成させることに関する研究も行われている（非特許文献１から３）。
【０００４】
しかしながら、簡便な方法により絶縁層中に自発形成されるナノ粒子に関する研究は未だ報告されていない。
【０００５】
最近、絶縁体として主に用いられているＳｉＯ２を代替する新しい物質の開発が要求されている。その中で、既存の無機絶縁材料を代替する物質として有機絶縁材料であるポリイミド（ＰＩ）が登場することとなった。ポリイミドは、独特の熱的、機械的、誘電的特性のために、集積回路の絶縁中間層、高密度連結素子パッケージなどの超精密電子産業の分野にて広く用いられている。特に、ポリイミドの誘電率は既存無機材料に比べて低いことが知られている。
【０００６】
一方、フラッシュメモリ素子は、一般的にシリコーン基板上部に薄膜のトンネル酸化膜、その上部にポリシリコーンよりなるフローティングゲート、フローティングゲート電極上部に形成されるゲート電極間絶縁膜、所定の電圧が印加されるコントロール（ｃｏｎｔｒｏｌ）ゲート電極が具備される。ただし、従来のトンネル酸化膜は、その製造方法が複雑であり、高いプログラミング電圧が要求される短所がある。
【０００７】
したがって、次世代メモリ素子であるフラッシュメモリ素子のナノフローティングゲート形成においては、常温での低い電圧でも基板にて電子が透過してナノ結晶体に拘束される効果が高い物質、及び簡便に粒子の大きさや密度の制御が可能な技術が要求されている。
【０００８】
【非特許文献１】Ｓ．  Ｈｕａｎｇ，Ｓ．  Ｂａｎｅｒｊｅｅ，Ｒ．  Ｔ．  Ｔｕｎｇ，ａｎｄ  Ｓ．  Ｏｄａ，Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  ９４，７２６１  （２００３）
【非特許文献２】Ｓ．  Ｊ．  Ｌｅｅ，Ｙ．  Ｓ．  Ｓｈｉｍ，Ｈ．  Ｙ．  Ｃｈｏ，Ｄ．  Ｙ．  Ｋｉｍ，Ｔ．  Ｗ．  Ｋｉｍ，ａｎｄ  Ｋ．  Ｌ．  Ｗａｎｇ，Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  ４２，７１８０  （２００３）
【非特許文献３】Ｓ．  Ｈｕａｎｇ，Ｓ．  Ｂａｎｅｒｊｅｅ，Ｒ．  Ｔ．  Ｔｕｎｇ，ａｎｄ  Ｓ．  Ｏｄａ，Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  ９３，５７６  （２００３）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記のような問題点を解決するために、本発明では、別途のトンネル酸化膜を形成する必要のない、簡便な蒸着法及び熱処理により重合体中に金属又は金属酸化物のナノ結晶体を簡便に形成することにより得られるナノ結晶体を用いる、高効率かつ低費用のナノフローティングゲートを有するフラッシュメモリ素子及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
前記のような目的を果たすために、本発明のフラッシュメモリ素子は、半導体基板；その活性領域に形成され、互いに離隔されて位置するドレイン領域及びソース領域；並びに前記ドレイン領域及び前記ソース領域の間に位置するチャンネル領域；を含み、前記チャンネル領域は、前記ソース領域に接するように形成され、前記チャンネル領域は、重合体薄膜中の金属又は金属酸化物のナノ結晶体より構成されるフローティングゲート、及び前記フローティングゲート上部に形成され前記重合体薄膜により電気的に分離されたコントロールゲートを含む、ことを特徴とする。前記重合体薄膜中の金属又は金属酸化物のナノ結晶体は単層又は多層にて形成することが可能である。
【００１１】
好ましくは、前記重合体薄膜はポリイミド薄膜である。
【００１２】
前記金属酸化物は、亜鉛酸化物、銅酸化物、鉄酸化物、カドミウム酸化物、コバルト酸化物、ビスマス酸化物、ニッケル酸化物、インジウム酸化物及び錫酸化物が好ましく、前記金属は、銅、亜鉛、錫、コバルト、鉄、カドミウム、鉛、マグネシウム、バリウム、モリブデン、インジウム、ニッケル、タングステン、ビスマス、銀、マンガン及びこれらの合金が好ましい。
【００１３】
また、本発明のフラッシュメモリ素子の製造方法は、重合体薄膜中の金属又は金属酸化物のナノ結晶体より構成されたフローティングゲートを半導体基板の全面上に形成する段階と、前記フローティングゲート両側部にソース及びドレイン、並びに前記全体上部面にコントロールゲートを形成する段階を含む。
【００１４】
好ましくは、前記フローティングゲートを形成する段階は、前記半導体基板上に金属をコーティングする段階と、絶縁体重合体を含む酸性前駆体を溶媒に溶解して液状に調製した後、これを前記コーティングされた金属上にスピンコーティングし、残余溶媒を除去する段階と、前記コーティングされた重合体を加熱して架橋結合させる段階を含む。
【００１５】
また、前記の好ましい実施態様においては、前記フローティングゲートを形成する段階において、前記半導体基板上に金属をコーティングする段階の前に、絶縁体重合体を含む酸性前駆体を溶媒に溶解して液状に調製した後、前記半導体基板上にスピンコーティングして残余溶媒を除去する段階をさらに含む。
【００１６】
より好ましくは、前記半導体基板上にコーティングされる金属は、銅、亜鉛、錫、コバルト、鉄、カドミウム、鉛、マグネシウム、バリウム、モリブデン、インジウム、ニッケル、タングステン、ビスマス、銀、マンガン及びこれらの合金からなる群から選択され、前記絶縁体重合体を含む酸性前駆体はカルボキシル基を含む酸性前駆体が好ましい。
【００１７】
前記合金は、Ｎｉ１−ｘＦｅｘが好ましく、この時ｘの範囲は０＜ｘ＜０．５であることがさらに好ましい。
【００１８】
前記コーティングされた金属は、前記架橋反応の後、絶縁体重合体を含む酸性前駆体と反応する場合には金属酸化物ナノ結晶体を重合体薄膜に形成する。一方、それ（前記金属）が安定して反応性が低い場合には金属ナノ結晶体を形成する。
【００１９】
前記金属をコーティングする方法としては、金属をコーティングするのに適する蒸着、スパッタリングなど公知の方法を用いることができる。
【００２０】
本発明の前記溶媒は、絶縁体前駆体の種類に応じて、Ｎ−メチル−２−ピロリドン  （ＮＭＰ）、水、Ｎ−ジメチルアセトアミド、ジグリム（ｄｉｇｌｙｍｅ）の中から選択される一つ又は二つ以上の混合物を選択することができる。
【００２１】
より好ましくは、前記フローティングゲートを形成する方法は、半導体基板上部に少なくとも一つの金属又は合金を１ｎｍから３０ｎｍの厚さに蒸着する工程、Ｎ−メチル−２−ピロリドン（ＮＭＰ）を溶媒として、ビフェニルテトラカルボン酸二無水物−ｐ−フェニレンジアミン（ＢＰＤＡ−ＰＤＡ）（Ｂｉｐｈｅｎｙｌｔｅｔｒａｃａｂｏｘｙｌｉｃ  Ｄｉａｎｈｙｄｒｉｄｅ−ｐ−Ｐｈｅｎｙｌｅｎｅｄｉａｍｉｎｅ）型のポリアミック酸の前駆体をスピンコーティングする工程、及び３００〜４００℃で約一時間加熱し硬化させる工程を含む。
【００２２】
本発明によれば、ポリイミド薄膜中に高密度ナノ結晶体が分散されて形成されたフローティングゲートを形成することができ、また前記金属の種類、金属の初期蒸着される厚さ、溶媒と前駆体の混合割合、硬化工程の条件を変化させることにより形成されるナノ結晶体の大きさ及び密度を制御することができる。
【００２３】
また、一般的にポリイミドの誘電率は約２．９であって、本発明のポリイミド薄膜は従来のトンネル酸化膜の代替となる。ポリイミド薄膜中のナノ結晶体はフローティングゲートとして用いられる。したがって、本発明のフラッシュメモリ素子の製造時、別途のトンネル酸化膜を形成する必要がなく、全体的なメモリ素子の厚さを減少させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付された図面を参照して本発明の好ましい実施例をより詳細に説明する。
【実施例１】
【００２５】
ポリイミド薄膜中のＺｎＯナノ結晶体の形成
シリコーン基板上部にＺｎフィルムを１０ｎｍの厚さで蒸着した後、その上に、Ｎ−メチル−２−ピロリドン（ＮＭＰ）を溶媒とし、ＰＩ前駆体としてビフェニルテトラカルボン酸二無水物−ｐ−フェニレンジアミン（ＢＰＤＡ−ＰＤＡ）（Ｂｉｐｈｅｎｙｌｔｅｔｒａｃａｂｏｘｙｌｉｃ  Ｄｉａｎｈｙｄｒｉｄｅ−ｐ−Ｐｈｅｎｙｌｅｎｅｄｉａｍｉｎｅ）型のポリアミック酸を１：３（ＢＰＤＡ−ＰＤＡ：ＮＭＰ）の体積比で溶解し、スピンコーティングした。残余溶媒を蒸発除去した後、窒素雰囲気下の４００℃で一時間加熱して前記ポリアミック酸をポリイミドに硬化させた。ポラロイド薄膜中にナノ結晶体が形成され、酸化物ＺｎＯの形成及びその大きさを透過電子顕微鏡で確認した（図１に示す）。ＺｎＯ粒子の大きさは１０ｎｍ以下であり、α−ステッププロファイラ（ｓｔｅｐ  ｐｒｏｆｉｌｅｒ）とＴＥＭで確認した結果、重合体膜の厚さは８０ｎｍであった。図２は、形成されたポリイミド薄膜の断面図を示し、形成されたＺｎＯナノ結晶体が多層で均一に形成されており、反応の後シリコーン基板上部及びポリイミド薄膜の間に残余金属が存在しないことを確認した。ポリイミド薄膜の上層はＴＥＭ観察のためのエポキシ樹脂である。
【実施例２】
【００２６】
ポリイミド薄膜中のＣｕ２Ｏナノ結晶体の形成
シリコーン基板上部にＣｕフィルムを５ｎｍの厚さで蒸着した後、その上に、Ｎ−メチル−２−ピロリドン（ＮＭＰ）を溶媒とし、ＰＩ前駆体としてビフェニルテトラカルボン酸二無水物−ｐ−フェニレンジアミン（ＢＰＤＡ−ＰＤＡ）（Ｂｉｐｈｅｎｙｌｔｅｔｒａｃａｂｏｘｙｌｉｃ  Ｄｉａｎｈｙｄｒｉｄｅ−ｐ−Ｐｈｅｎｙｌｅｎｅｄｉａｍｉｎｅ）型のポリアミック酸を１：３（ＢＰＤＡ−ＰＤＡ：ＮＭＰ）の体積比で溶解し、スピンコーティングした。残余溶媒を蒸発除去した後、窒素雰囲気下の３５０℃で一時間加熱して前記ポリアミック酸をポリイミドに硬化させた。ポラロイド薄膜中にナノ結晶体が形成され、酸化物Ｃｕ２Ｏの形成及びその大きさを透過電子顕微鏡で確認した（図３に示す）。Ｃｕ２Ｏ粒子の大きさは５ｎｍであり、製造された重合体膜の厚さをα−ステッププロファイラ（ｓｔｅｐ  ｐｒｏｆｉｌｅｒ）とＴＥＭで確認した結果、約６０ｎｍであった。
【実施例３】
【００２７】
ポリイミド薄膜中にＳｎＯ２ナノ結晶体の形成
シリコーン基板上部にＳｎフィルムを５ｎｍの厚さで蒸着した後、その上に  Ｎ−メチル−２−ピロリドン（ＮＭＰ）を溶媒とし、ＰＩ前駆体としてビフェニルテトラカルボン酸二無水物−ｐ−フェニレンジアミン（ＢＰＤＡ−ＰＤＡ）（Ｂｉｐｈｅｎｙｌｔｅｔｒａｃａｂｏｘｙｌｉｃ  Ｄｉａｎｈｙｄｒｉｄｅ−ｐ−Ｐｈｅｎｙｌｅｎｅｄｉａｍｉｎｅ）型のポリアミック酸を１：３（ＢＰＤＡ−ＰＤＡ：ＮＭＰ）の体積比でスピンコーティングした。残余溶媒を蒸発除去した後、窒素雰囲気下の４００℃で一時間熱を加えて前記ポリアミック酸をポリイミドに硬化させた。ポラロイド薄膜中にナノ結晶体が形成され、α−ステッププロファイラ（ｓｔｅｐ  ｐｒｏｆｉｌｅｒ）とＴＥＭで確認した結果、製造された重合体膜の厚さ約６０ｎｍであった。
【実施例４】
【００２８】
ポリイミド薄膜中のＮｉ１−ｘＦｅｘナノ結晶体の形成
シリコーン基板上部に、Ｎ−メチル−２−ピロリドン（ＮＭＰ）を溶媒とし、ＰＩ前駆体としてビフェニルテトラカルボン酸二無水物−ｐ−フェニレンジアミン（ＢＰＤＡ−ＰＤＡ）（Ｂｉｐｈｅｎｙｌｔｅｔｒａｃａｂｏｘｙｌｉｃ  Ｄｉａｎｈｙｄｒｉｄｅ−ｐ−Ｐｈｅｎｙｌｅｎｅｄｉａｍｉｎｅ）（ＰＩ２６１０Ｄ、デュポン）型のポリアミック酸を１：３（ＢＰＤＡ−ＰＤＡ：ＮＭＰ）の嵩比で溶解し、スピンコーティングした。１３５℃で３０分間加熱して残余溶媒を蒸発除去した。
【００２９】
生成されたポリイミド層の上からＮｉ０．８Ｆｅ０．２層を５ｎｍの厚さでスパッタリング工程により形成した。その上に前記と同一の方法でポリアミック酸をスピンコーティングした後、常温で２時間置いた。前記ＰＩ／Ｎｉ０．８Ｆｅ０．２／ＰＩ／ｎ−Ｓｉを１３５℃で３０分間加熱して残余溶媒を蒸発除去した後、約１０−３Ｐａの圧力下で、４００℃で一時間加熱して前記ポリアミック酸をポリイミドに硬化させた。先に蒸着されたＰＩ層はトンネリングバリアとして用いられ、二番目に蒸着されたＰＩ層は絶縁層として用いられた。
【００３０】
前記で製造されたＰＩ薄膜中のＮｉ０．８Ｆｅ０．２ナノ結晶体をＪＥＭ２０１０ＪＥＯＬ透過電子顕微鏡（ＴＥＭ）で観察した結果を図４に示した。図４の上の平面明視野イメージによれば、ポリイミド薄膜中にＮｉ１−ｘＦｅｘナノ結晶体が分散されて形成されており、Ｎｉ０．８Ｆｅ０．２ナノ結晶体の大きさは４〜６ｎｍ以下であり、ナノ結晶体の表面密度は約２×１０１２ｃｍ−２である。図４の下の断面明視野イメージによれば、Ｎｉ１−ｘＦｅｘナノ結晶体は単一層として存在する。Ｎｉ１−ｘＦｅｘの側面の大きさは約４〜６ｎｍであり、下部のトンネル膜であるポリイミド層と上部のゲートであるポリイミド層の厚さは共に約４０ｎｍである。
【実施例５】
【００３１】
ポリイミド薄膜中のＮｉ１−ｘＦｅｘナノ結晶体のＳＡＤＰ結果
図５は、ポリイミド薄膜中にナノ結晶体として形成されたＮｉ１−ｘＦｅｘナノ結晶体の制限視野電子回折（ＳＡＤＰ）（Ｓｅｌｅｃｔｅｄ  Ａｒｅａ  Ｅｌｅｃｔｒｏｎ  Ｄｉｆｆｒａｃｔｉｏｎ）パターンイメージである。これにより前記ナノ結晶体が面心立方構造であり、小さい粒子の大きさによる回折環が現われていることが明らかとなった。
【実施例６】
【００３２】
フラッシュメモリ素子に必要なナノフローティングゲートの形成
図６は、本発明の一実施例によるＡｌ／ＰＩ／Ｎｉ１−ｘＦｅｘ／ＰＩ／ｎ−Ｓｉ構造を有するフラッシュメモリ素子の概略図である。図６を参照すると、半導体基板１００を例とすると、不純物がドーピングされたＰ型のシリコーン基板上にポリイミドの酸性前駆体をＮＭＰに溶解して液状に調製しスピンコーティングした後、熱を加えてポリイミド薄膜（１１０）を積層する。形成されたポリイミド層の上にＮｉ０．８Ｆｅ０．２層をスパッタリング工程により形成する。その上にまた前記と同一な方法でポリイミド薄膜を形成する。熱を加えて残余溶媒を蒸発させた後、４００℃で一時間熱を加えて前記ポリアミック酸をポリイミドに硬化させると、Ｎｉ０．８Ｆｅ０．２とポリイミドが結合してＮｉ０．８Ｆｅ０．２ナノ結晶体が形成される。この時、前記ポリイミド薄膜（１１０）の内部にＮｉ０．８Ｆｅ０．２層ナノ結晶体（１１１）が全体的に均一な分布で形成される。前記ポリイミド薄膜をエッチングした両側にソース及びドレイン領域（１２１）及び（１２２）を形成し、前記ポリイミド薄膜（１１０）の上部にＡｌなどの金属ゲートからなるコントロールゲート（１３０）を形成する。
【００３３】
前記メモリ素子に「上書き」をする場合、ＶＧＢに陽の電圧を印加すると基板の電子は透過してナノ結晶体に閉じこめられるようになるが、この時セルのしきい電圧は陽の値を有する。一方、「消去」をする場合にはＶＧＢに陰の電圧を印加して電子は逆透過してナノ結晶体から基板に流入する。この場合、セルのしきい電圧は陰の値を有する。「読み込み」をする場合は、ＶＤＳに陰の電圧を印加し、ＶＧＢに０Ｖを印加したときのしきい電圧の大きさが陽であるか陰であるかによりドレイン電流の有無が決定され、その結果により、ドレイン電圧値が“１”又は“０”かが決定される。
【実施例７】
【００３４】
Ａｌ／ＰＩ／Ｎｉ１−ｘＦｅｘ／ＰＩ／ｎ−Ｓｉでの容量−電圧特性
図７は、実施例６より製造されたＮｉ１−ｘＦｅｘナノ結晶体を用いたナノフローティングゲートを有するＡｌ／ポリイミド／Ｎｉ１−ｘＦｅｘナノ結晶体／ポリイミド／ｎ−Ｓｉ（１００）構造に対する静電容量−電圧特性を示すグラフである。矢印１は順方向に電圧を印加した場合、矢印２は逆方向に電圧を印加した場合に測定された容量−電圧値である。前記Ｃ−Ｖ曲線は、電荷トラップ領域を有するナノ結晶体Ｓｉを用いたフローティングゲートを有する金属−絶縁体−半導体（ＭＩＳ）記憶素子と類似するＣ−Ｖ値を示す。Ｃ−Ｖ特性に現れる時計回り方向ヒステリシスは、ナノ結晶体が電荷を捕獲したことを示す。
【実施例８】
【００３５】
Ａｌ／ＰＩ／Ｎｉ１−ｘＦｅｘ／ＰＩ／ｎ−Ｓｉでのコンダクタンス−電圧特性
図８は、実施例６より製造されたＮｉ１−ｘＦｅｘナノ結晶体を用いたナノフローティングゲートを有するＡｌ／ポリイミド／Ｎｉ１−ｘＦｅｘナノ結晶体／ポリイミド／ｎ−Ｓｉ（１００）構造に対するコンダクタンス−電圧特性を示すグラフである。順方向及び逆方向測定でのフラットバンド電圧（ｆｌａｔｂａｎｄ  ｖｏｌｔａｇｅ）の付近に、Ｎｉ１−ｘＦｅｘナノ結晶体のエネルギー損失に係わる広いピークが存在する。このような結果は、Ａｌ／ポリイミド／Ｎｉ１−ｘＦｅｘナノ結晶体／ポリイミド／ｎ−Ｓｉ（１００）構造が非揮発性単一電子メモリ素子にてフローティングゲートとして使用され得ることを示す。すなわち、約４０ｎｍの下層のポリイミド層が、従来の２ｎｍの厚さのトンネル膜と同様のトンネル膜として使用可能であることは注目に値する。
【産業上の利用可能性】
【００３６】
本発明は、従来のフラッシュメモリ素子のナノ結晶体の形成過程より非常に簡便にナノ結晶体を形成することを可能とする。全体的に均一な分布を有する結晶体が結晶体の凝集現象を伴わずに重合体層中に存在するため、ナノ結晶体の大きさや密度を制御することが可能となる。更に本発明は、トンネル酸化膜を別途に必要としないため、フラッシュメモリ素子の厚さを減少させて作動電圧を低下させることができる。また、従来のナノフローティングゲートと比較し電気的または化学的に安全性を有するナノフローティングゲートを用いることにより、高効率かつ低費用のナノフローティングゲートのメモリ素子及びその製造方法を提供する優れた効果があり、情報電子通信分野において非常に有用な発明である。
【図面の簡単な説明】
【００３７】
【図１】ポリイミド薄膜中に形成されたＺｎＯナノ結晶体の透過電子顕微鏡写真である。
【図２】ＺｎＯナノ結晶体が内在しているポリイミド薄膜断面の透過電子顕微鏡写真である。
【図３】ポリイミド薄膜中に形成されたＣｕ２Ｏナノ結晶体の透過電子顕微鏡写真である。
【図４】ポリイミド薄膜中に形成されたＮｉ１−ｘＦｅｘナノ結晶体の透過電子顕微鏡写真である（上：平面、下：断面）。
【図５】ポリイミド薄膜中に形成されたＮｉ１−ｘＦｅｘナノ結晶体の制限視野電子回折（Ｓｅｌｅｃｔｅｄ  Ａｒｅａ  Ｅｌｅｃｔｒｏｎ  Ｄｉｆｆｒａｃｔｉｏｎ）パターンである。
【図６】Ｎｉ１−ｘＦｅｘナノ結晶体を用いてポリイミド中に形成されたナノフローティングゲートを有するフラッシュメモリ素子の概略図である。
【図７】本発明の一実施例により製造されたフラッシュメモリ素子における、印加電圧に対する静電容量値を示したグラフである。
【図８】本発明の一実施例により製造されたフラッシュメモリ素子における、印加電圧に対するコンダクタンスを示したグラフである。
【符号の説明】
【００３８】
１００：半導体基板
１１０：重合体薄膜
１１１：Ｎｉ１−ｘＦｅｘナノ結晶体
１２１：ソース領域
１２２：ドレイン領域
１３０：コントロールゲート
【図１】
2007531299.tif 000003
【図２】
2007531299.tif 000004
【図３】
2007531299.tif 000005
【図４】
2007531299.tif 000006
【図５】
2007531299.tif 000007
【図６】
2007531299.tif 000008
【図７】
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【図８】
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【国際調査報告】
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