(57)【要約】  ノイズおよび増幅器オフセットに対する感受性が低減された、バンドギャップ基準電圧が記載されている。バイアスが印加されたときに構成要素のトランジスタのベース幅が変化しないように回路を構成することにより、アーリー効果を取り除くことが可能となる。
2007514225.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の入力端を有しその出力端に基準電圧を与える第１の増幅器を含むバンドギャップ基準電圧回路であって、前記増幅器は前記第１の入力端において第１のトランジスタに接続され、前記第２の入力端において第２のトランジスタに接続され、前記第２のトランジスタは前記第１のトランジスタより大きなエミッタ面積を有しており、
前記第２のトランジスタはそのエミッタにおいて負荷抵抗に接続され、使用時に前記負荷抵抗は、バンドギャップ基準電圧を生成するのに用いるための前記第１および前記第２のトランジスタのベースエミッタ間電圧の差ΔＶｂｅの測定値を与え、
各トランジスタのベースは共通接続され、前記第１および前記第２のトランジスタのベースが同電位となり、
前記第１および前記第２のトランジスタの一方は、ダイオード接続構成で設けられ、
前記第１および前記第２のトランジスタの他方のベースコレクタ間電圧は、帰還ループの中でそれぞれの前記トランジスタのコレクタに接続された前記増幅器によって０に保たれ、これによってアーリー効果を低減させること、
を特徴とするバンドギャップ基準電圧回路。
【請求項２】
第３および第４のトランジスタをさらに含み、前記第３のトランジスタは前記第１のトランジスタのエミッタに接続され、前記第４のトランジスタは前記負荷抵抗を介して前記第２のトランジスタのエミッタに接続され、前記第４のトランジスタのエミッタ面積は前記第１または前記第３のトランジスタのエミッタ面積より大きく、前記第１および前記第３のトランジスタは前記第２および前記第４のトランジスタより高い電流密度で動作するようになり、前記帰還ループ中で抵抗を介して前記第２の入力端においてＰＴＡＴ電圧が前記増幅器に供給され、前記増幅器の出力端において得られる電圧は前記第１および前記第３のトランジスタのベースエミッタ間電圧に前記ＰＴＡＴ電圧を加えた組合せとなることを特徴とする請求項１に記載の回路。
【請求項３】
前記第３および前記第４のトランジスタのそれぞれがダイオード接続構成で設けられることを特徴とする請求項２に記載の回路。
【請求項４】
前記第３のトランジスタのエミッタは第２の抵抗を介して接地され、前記抵抗の値は固有バンドギャップ電圧の２倍の電圧から所望の電圧への基準電圧のシフトを生じさせ、これによって前記回路のオフセット調整が可能になることを特徴とする請求項２に記載の回路。
【請求項５】
前記増幅器の出力端と、前記第１および前記第２のトランジスタのそれぞれのコレクタとの間の、それぞれの帰還ループ経路中に設けられた第３および第４の抵抗をさらに含むことを特徴とする請求項３に記載の回路。
【請求項６】
前記それぞれの帰還ループ中に設けられた前記抵抗はほぼ同じ値であることを特徴とする請求項５に記載の回路。
【請求項７】
前記それぞれの帰還ループ中に設けられた前記抵抗は異なる値であることを特徴とする請求項５に記載の回路。
【請求項８】
非ダイオード接続トランジスタにベース電流を供給し、同じ電流を同じトランジスタのコレクタから抜き取り、それによって前記第１および第２のトランジスタのそれぞれのコレクタ電流を同じ値に保つように適合された回路をさらに含むことを特徴とする請求項５に記載の回路。
【請求項９】
前記非ダイオード接続トランジスタにベース電流を供給し、同じ電流を同じトランジスタのコレクタから抜き取り、前記回路は、前記非ダイオード接続トランジスタと他方のトランジスタとの間のベース電流の変動を補償し、それによってベース電流による回路中の誤差を低減させるように適合されていることを特徴とする請求項５に記載の回路。
【請求項１０】
前記非ダイオード接続トランジスタは前記第１のトランジスタであり、前記第１のトランジスタのコレクタから電流を抜き取るように適合された回路は、前記第１および前記第３のトランジスタにより定義される回路の支脈（ｌｅｇ）の複製を含み、複製された前記支脈は回路の第５および第６のトランジスタを含み、前記第５のトランジスタのベースは前記第１のトランジスタのコレクタに接続され、前記第５のトランジスタのエミッタは前記第６のトランジスタのコレクタに接続され、前記第６のトランジスタのベースは前記第３のトランジスタのダイオード接続されたベースに接続され、これによってカレントミラーを形成し、前記第５のトランジスタによって前記第１のトランジスタのコレクタからベース電流が抜き取られることを特徴とする請求項８に記載の回路。
【請求項１１】
第７および第８のトランジスタ並びにバイポーラミラーを介して、前記第１および前記第２のトランジスタのベース電流がさらにミラーリングされ、前記第６および前記第８のトランジスタのベース電流が前記増幅器の出力端から２倍カレントミラーによって供給され、前記第３、前記第６、および前記第８のトランジスタのそれぞれのコレクタ電流が同じになることを特徴とする請求項１０に記載の回路。
【請求項１２】
前記第５のトランジスタのコレクタは抵抗を介して前記増幅器の出力端に接続され、前記抵抗の値は前記第４の抵抗の値とほぼ等価であり、前記第５のトランジスタのベース電流が前記第１のトランジスタのベース電流に追従することを特徴とする請求項１１に記載の回路。
【請求項１３】
前記第５および前記第７のトランジスタに接続された一連のミラーによって、前記第１および前記第２のトランジスタのベース電流はさらにミラーリングされ、ミラーリングされた電流を前記第５および前記第７のトランジスタのエミッタから抜き取ることができ、それによって前記第５および前記第７のトランジスタのコレクタ電流がほぼ同じ値になることを確実にし、この電流が前記第７のトランジスタのコレクタと前記増幅器の出力端の間に接続されたカレントミラーを介してさらにミラーリングされ、それによってＰＴＡＴ電流をもたらすことを特徴とする請求項１１に記載の回路。
【請求項１４】
前記第１および前記第３のトランジスタの電圧の湾曲を補償するように適合された補正電圧を供給するように適合された回路をさらに含み、前記補正電圧を組み込むことによって湾曲を打ち消させることを特徴とする請求項３に記載の回路。
【請求項１５】
補正電圧を供給するように適合された前記回路は、前記負荷抵抗にＰＴＡＴ電圧およびＣＴＡＴ電圧を混合したものを供給するように適合されていることを特徴とする請求項１４に記載の回路。
【請求項１６】
前記補正電圧は、前記第４のトランジスタのベースエミッタ間電圧を抵抗の両端間にミラーリングし、ＭＯＳＦＥＴデバイスおよび増幅器を用いて絶対温度に対して相補的な（ＣＴＡＴ）電流を発生させることによって供給され、前記ＣＴＡＴ電流は少なくとも１つのカレントミラーを介して前記第４のトランジスタに戻され、それによって前記負荷抵抗の両端間に逆の湾曲を有する電圧を複製し、この複製された電圧と前から存在する電圧（ΔＶｂｅ）を組み合わせることによって湾曲を打ち消させることを特徴とする請求項１４に記載の回路。
【請求項１７】
前記カレントミラーおよび前記第４のトランジスタによって得られる電流の勾配を変えることにより、逆の湾曲を有する前記電圧の大きさを変更することができることを特徴とする請求項１５に記載の回路。
【請求項１８】
前記第３および前記第４のトランジスタに接続された複数の追加のトランジスタをさらに含み、前記複数の追加のトランジスタはスタック構成で備えられ、これによってより高い基準電圧を有する基準回路の使用が可能であること特徴とする請求項１に記載の回路。
【請求項１９】
第１および第２の入力端を有しその出力端に基準電圧を与える第１の増幅器を含むバンドギャップ基準電圧回路であって、前記増幅器は前記第１の入力端において第１のトランジスタに接続され、前記第２の入力端において第２のトランジスタに接続され、帰還ループ中において前記増幅器は前記トランジスタのそれぞれのコレクタに接続され、前記第２のトランジスタは前記第１のトランジスタより大きなエミッタ面積を有し、それぞれがダイオード接続構成を備えた第３および第４のトランジスタをさらに含み、
前記第２のトランジスタはそのエミッタにおいて負荷抵抗に接続され、使用時に前記負荷抵抗は、バンドギャップ基準電圧を生成するのに用いるための前記第１および前記第２のトランジスタのベースエミッタ間電圧の差ΔＶｂｅの測定値を与え、
各トランジスタのベースは共通接続され、前記第１および前記第２のトランジスタのベースは同電位となり、
前記第１および前記第２のトランジスタの一方は、ダイオード接続構成を備え、
前記第３のトランジスタは前記第１のトランジスタのエミッタに接続され、前記第４のトランジスタは前記負荷抵抗を介して前記第２のトランジスタに接続され、前記第４のトランジスタのエミッタ面積は前記第１または前記第３のトランジスタのエミッタ面積より大きく、前記第１および前記第３のトランジスタは前記第２および前記第４のトランジスタより高い電流密度で動作し、ＰＴＡＴ電圧が前記増幅器の帰還ループ中で抵抗を介して前記増幅器への前記第２の入力端において供給され、前記増幅器の前記出力端において得られる電圧は前記第１および前記第３のトランジスタのベースエミッタ間電圧に前記ＰＴＡＴ電圧を加えた組合せとなり、
前記第１および前記第２のトランジスタの他方のベースコレクタ間電圧は、帰還ループ中でそれぞれのトランジスタのコレクタに接続された前記増幅器によって最小にされ、これによってアーリー効果を低減させること、
を特徴とするバンドギャップ基準電圧回路。
【請求項２０】
アーリー効果を補償するように適合されたバンドギャップ基準電圧回路を提供する方法であって、
第１および第２のトランジスタを設けるステップであって、各トランジスタは異なる電流密度で動作するように適合され、前記第１のトランジスタはダイオード接続構成で設けられ、前記トランジスタはさらに増幅器の入力端に接続されることと、
前記増幅器の出力端において基準電圧を得るために、異なる電流密度で動作する前記２つのトランジスタ間の電位差をスケーリングするステップと、
帰還ループを設けるステップであって、前記増幅器の前記出力端において基準電圧を得るために、前記帰還ループは前記第１および前記第２のトランジスタのそれぞれを前記増幅器の出力端に接続し、前記第１および前記第２のトランジスタのそれぞれのベースコレクタ間電圧が０になることと、
を備えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は基準電圧回路に関し、特にバンドギャップ技術を用いて実装される基準電圧回路に関する。より詳細には本発明は、温度係数（ＴＣ）が非常に小さく、増幅器のノイズおよびオフセットに対する感受性が低減された基準電圧を提供する方法および回路に関する。
【背景技術】
【０００２】
バンドギャップ基準電圧回路は、等しくかつ反対の温度係数を有する２つの電圧の加算に基づく。第１の電圧は、順方向バイアスされたバイポーラトランジスタのベースエミッタ間電圧である。この電圧は、約−２．２ｍＶ／℃の負のＴＣを有し、通常、「絶対温度に対して相補的な」電圧、またはＣＴＡＴ電圧として示される。「絶対温度に対して比例的な」電圧、またはＰＴＡＴ電圧の第２の電圧は、異なる電流密度で動作するバイポーラトランジスタの順方向バイアスされた２つのベースエミッタ接合の電位差（ΔＶｂｅ）を増幅することにより生成される。これらのタイプの回路は良く知られており、それらの動作の詳細は、非特許文献１に記載されている。参照により、この内容を本明細書に組み込む。
【０００３】
このような基準電圧回路の古典的な構成は「ブローコーセル」（Ｂｒｏｋａｗ  Ｃｅｌｌ）として知られており、その一例を図１に示す。第１のトランジスタＱ１、および第２のトランジスタＱ２のコレクタは、それぞれ増幅器Ａ１の非反転および反転入力端子に接続される。各トランジスタのベースは共通接続され、この共通ノードは抵抗ｒ５を介して増幅器の出力端に接続される。この接続されたベースと抵抗ｒ５の共通ノードは、別の抵抗ｒ６を介して接地される。Ｑ２のエミッタは、抵抗ｒ１を介してトランジスタＱ１のエミッタとの共通ノードに接続される。次いでこの共通ノードは、第２の抵抗ｒ２を介して接地される。Ａ１の出力端ノードから抵抗ｒ３を介してＱ２のコレクタに、抵抗ｒ４を介してＱ１のコレクタに、帰還ループが設けられる。
【０００４】
図１においてトランジスタＱ１に対して、トランジスタＱ２にはより大きなエミッタ面積が設けられており、したがって２つのバイポーラトランジスタＱ１およびＱ２は、異なる電流密度で動作する。抵抗ｒ１の両端間には、次の形の電圧ΔＶｂｅが生じる。
【０００５】
【数１】
2007514225.tif 000003
【０００６】
ただし、
ｋはボルツマン定数、
ｑは電子の電荷、
Ｔはケルビンで表される動作温度、
ｎは２つのバイポーラトランジスタのコレクタ電流密度の比である。
【０００７】
通常、２つの抵抗ｒ３およびｒ４は等しく、コレクタ電流密度の比は、Ｑ２とＱ１のエミッタ面積の比によって与えられる。プロセス変動による基準電圧の変動を低減させるために、Ｑ２は、それぞれのトランジスタの面積がＱ１と同じであるｎ個のトランジスタのアレイとして設けることもできる。
【０００８】
電圧ΔＶｂｅは電流Ｉ１を発生させ、これもＰＴＡＴ電流である。
【０００９】
Ｑ１およびＱ２の共通ベースノードの電圧は、次のようになる。
【００１０】
【数２】
2007514225.tif 000004
【００１１】
抵抗比と電流密度を適切にスケーリングすることによって、電圧「Ｖｂ」は１次において温度の影響を受けなくなり、ベースエミッタ間電圧によって生じる湾曲を別として、補償されたままであると見なすことができる。電圧「Ｖｂ」はｒ５とｒ６の比により増幅器の出力端に、基準電圧Ｖｒｅｆとしてスケーリングされる。
【００１２】
【数３】
2007514225.tif 000005
【００１３】
ここで、Ｉｂ（Ｑ１）およびＩｂ（Ｑ２）は、Ｑ１およびＱ２のベース電流である。
【００１４】
ブローコーセルは広く用いられているが、依然としていくつかの欠点がある。式３の第２項は、ベース電流による誤差を表している。この誤差を低減するためには、ｒ５はできるだけ小さくなければならない。ｒ５を小さくするにつれて、基準電圧を介して電源電圧から抜き取られる電流が増加し、これが欠点となる。別の欠点は、動作温度が変化するにつれて２つのトランジスタのコレクタベース間電圧も変化することに関連している。アーリー効果（バイアス印加による実効ベース幅の変化がトランジスタ動作に及ぼす影響）の結果、２つのトランジスタの電流が影響を受ける。アーリー効果についてのさらなる情報は、前述の非特許文献１の１５頁に見ることができ、その内容を参照により本明細書に組み込む。
【００１５】
図１の２次の効果を無視すると、増幅器の入力オフセット電圧Ｖｏｆｆは、次のように基準電圧ノードに反映される。
【００１６】
【数４】
2007514225.tif 000006
【００１７】
増幅器のノイズも、同じ利得で入力端から基準ノードに反映される。
【００１８】
【数５】
2007514225.tif 000007
【００１９】
式４および図１から、「ブローコーセル」中のオフセットおよびノイズ感受性を低減する簡単な方法は、ｒ２に比べてｒ４を大きくすることであることは明らかである。しかしｒ４が大きくなるにつれて、Ｑ１およびＱ２のコレクタベース間電圧も大きくなり、アーリー効果が強調されてしまう。
【００２０】
ブローコーセルはまた、すべての非補償型基準電圧源がそうであるように、ベースエミッタ間電圧の「湾曲」の影響を受けるという問題がある。
【００２１】
バンドギャップ基準電圧中でＣＴＡＴ電圧として用いられ、そしてＰＴＡＴ特性のコレクタ電流によってバイアスされる、バイポーラトランジスタのベースエミッタ間電圧は、式６に示されるように温度に関連している。
【００２２】
【数６】
2007514225.tif 000008
【００２３】
ただし、
Ｖｂｅ（Ｔ）は、動作温度におけるバイポーラトランジスタのベースエミッタ間電圧の温度依存性、
ＶＢＥ０は、基準温度におけるバイポーラトランジスタのベースエミッタ間電圧、
ＶＧ０は、バンドギャップ電圧、すなわち温度０Ｋにおけるベースエミッタ間電圧、
Ｔ０は、基準温度、
σは、飽和電流の温度指数（コンピュータによるシミュレータでは、ＸＴＩと呼ばれることがある。）
図１の抵抗ｒ２の両端間に生じるＰＴＡＴ電圧は、式６の初めの２つの項を補償するだけである。産業用温度範囲（−４０℃から８５℃）において約２．５ｍＶ程度の「湾曲」を生じさせる最後の項は補償されないままであり、基準電圧中へは、利得係数Ｇ（式５）だけゲインが与えられる。
【００２４】
「ブローコーセル」は良く平衡が取られているので、「湾曲」誤差を内部的に補償するのは容易ではない。この誤差を補償するための１つの試みは、本願の譲受人に譲渡された特許文献１に述べられており、その開示を参照により本明細書に組み込む。この米国特許においては、「湾曲」誤差は補償されるが、追加のバイポーラトランジスタを定電流でバイアスする別個の回路を用いるこの方法においては、この追加の回路を使用することが必要になる。
【００２５】
バンドギャップ基準回路の他の例も知られており（例えば、特許文献２参照）、それには所定の値から離れる基準電位に応答して、第１および第２の出力端子間を流れる電流を制御するように適合された帰還を備える基準電圧回路が記載されている。この回路は、アーリー効果の低減を達成する簡単な実装形態である。
【００２６】
【特許文献１】米国特許第５，３５２，９７３号明細書
【特許文献２】米国特許第４，３９９，３９８号明細書
【非特許文献１】Ｇｒａｙ他、「Analysis and Design of Analog Integrated Circuits」、第４版、第４章
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、この回路はベース電流の効果を低減するように働くが、その代償として電力消費が増加する。その結果、この回路は比較的大電流の用途に限って適している。これは、トランジスタＴ１をトランジスタＴ２より大きい電流で動作させることによってベース電流の補償がもたらされるということに由来していることがわかり、電力が増加するにつれてＲＳの両端間の損失も増加する。また回路を調べることにより、得られる電源電圧除去も比較的、中程度であることを理解されたい。
【００２８】
したがって、図１に示される回路ではオフセットおよびノイズ感受性は小さいものの、依然として、オフセットおよびノイズに対する感受性をさらに低減することが必要であることを理解されるであろう。
【課題を解決するための手段】
【００２９】
したがって本発明の第１の実施形態は、従来技術の上記その他の不都合を克服するように適合された改良型の基準電圧回路を提供する。本発明は、異なる電流密度で動作する２つのトランジスタ間の電位差をスケーリングすることにより、増幅器の出力端で基準電圧が得られるバンドギャップ基準回路を提供する。本発明の回路はさらに、コレクタベース領域間の電位差を低減し、それによってアーリー効果を最小限に抑えるよう適合される。
【００３０】
好ましい実施形態によれば、第１および第２の入力端を有しその出力端において基準電圧が得られる第１の増幅器を含む、バンドギャップ基準電圧回路が提供される。増幅器は、その第１の入力端において第１のトランジスタに接続され、第２の入力端において第２のトランジスタに接続され、第２のトランジスタは、第１のトランジスタよりも大きなエミッタ面積を持っている。第２のトランジスタは、そのエミッタで負荷抵抗に接続され、使用時に負荷抵抗は、バンドギャップ基準電圧の生成に用いるための第１および第２のトランジスタのベースエミッタ間電圧の差の測定値ΔＶｂｅをもたらす。本発明によれば、第１および第２のトランジスタのベースが同電位となるように各トランジスタのベースは共通接続され、第１および第２のトランジスタの１つはダイオード接続構成を備えており、第１および第２のトランジスタの他方のベースコレクタ間電圧は、帰還ループ中でそれぞれのトランジスタのコレクタに接続された増幅器によって０に保たれ、これによってアーリー効果を低減させる。
【００３１】
望ましくは、第３および第４のトランジスタをさらに含み、第３のトランジスタは第１のトランジスタのエミッタに接続され、第４のトランジスタは負荷抵抗を介して第２のトランジスタのエミッタに接続され、第４のトランジスタのエミッタ面積は第１または第３のトランジスタのエミッタ面積より大きく、第１および第３のトランジスタは第２および第４のトランジスタよりも高い電流密度で動作するようになり、帰還ループ中で抵抗を介して第２の入力端においてＰＴＡＴ電圧が増幅器に供給され、増幅器の出力端で得られる電圧は、第１および第３のトランジスタのベースエミッタ間電圧にＰＴＡＴ電圧を加えた組合せとなる。
【００３２】
望ましくは、第３および第４のトランジスタは、ダイオード接続構成を備えている。好ましくは、第３のトランジスタのエミッタは、第２の抵抗を介して接地され、その抵抗値が、固有バンドギャップ電圧の２倍から所望の電圧への基準電圧のシフトをもたらし、これによって回路のオフセット調整が可能になる。
【００３３】
第３および第４の抵抗は、通常、増幅器の出力端と、第１および第２のトランジスタのそれぞれのコレクタとの間の、それぞれの帰還ループ経路中に設けられる。
【００３４】
それぞれの帰還ループ中に設けられる抵抗は、ほぼ同じ値とすることも、異なる値となるように選ぶこともできる。
【００３５】
それに加えて回路は、非ダイオード接続トランジスタのベース電流を供給し、同じ電流を同じトランジスタのコレクタから抜き取り、それによって第１および第２のトランジスタのそれぞれのコレクタ電流を同じ値に保つように適合された回路を含むことができる。
【００３６】
このような回路は、非ダイオード接続トランジスタと他方のトランジスタ間のベース電流の変化を補償する。これによってベース電流による回路中の誤差を低減させるように適合させることができる。
【００３７】
通常、非ダイオード接続トランジスタは第１のトランジスタであり、第１のトランジスタのコレクタから電流を抜き取るように適合された回路は、第１および第３のトランジスタにより定義される回路の支脈（ｌｅｇ）の複製を含み、複製された支脈は回路の第５および第６のトランジスタを含み、第５のトランジスタのベースは第１のトランジスタのコレクタに接続され、第５のトランジスタのエミッタは第６のトランジスタのコレクタに接続される。第６のトランジスタのベースは第３のトランジスタのダイオード接続されたベースに接続され、それによってカレントミラーを形成し、第５のトランジスタによって第１のトランジスタのコレクタからベース電流が抜き取られる。
【００３８】
第１および第２のトランジスタのベース電流は、第７および第８のトランジスタ、ならびにバイポーラミラーを介してさらにミラーリングすることができる。第６および第８のトランジスタのベース電流は増幅器の出力端から２倍カレントミラーによって供給され、第３、第６、および第８のトランジスタのそれぞれのコレクタ電流は同じになる。
【００３９】
第５のトランジスタのコレクタは、通常、抵抗を介して増幅器の出力端に接続され、その抵抗値は第４の抵抗の値とほぼ等価であり、第５のトランジスタのベース電流は第１のトランジスタのベース電流に追従するようになる。
【００４０】
第１および第２のトランジスタのベース電流は、第５および第７のトランジスタに接続された一連のミラーを介してさらにミラーリングすることができ、ミラーリングされた電流は第５および第７のトランジスタのエミッタから抜き取ることができ、それによって第５および第７のトランジスタのコレクタ電流がほぼ同じ値になることを確実となる。この電流は、第７のトランジスタのコレクタと増幅器の出力端の間に接続されたカレントミラーによってさらにミラーリングされ、それによってＰＴＡＴ電流が得られる。
【００４１】
いくつかの実施形態は、第１および第３のトランジスタの電圧の湾曲を補償するように適合された補正電圧を供給するように適合された回路をさらに含み、その補正電圧を組み込むことによって湾曲が打ち消される。
【００４２】
通常、このような回路は、負荷抵抗においてＰＴＡＴ電圧とＣＴＡＴ電圧を混合したものを提供するように適合される。
【００４３】
通常、補正電圧は、第４のトランジスタのベースエミッタ間電圧を抵抗の両端間にミラーリングし、ＭＯＳＦＥＴデバイスおよび増幅器を用いて絶対温度に対して相補的な（ＣＴＡＴ）電流の発生するように供給され、ＣＴＡＴ電流は少なくとも１つのカレントミラーによって第４のトランジスタに戻される。それによって負荷抵抗の両端間に逆の湾曲を持った電圧を複製し、この複製された電圧と前からある電圧（ΔＶｂｅ）を組み合わせることによって湾曲が打ち消される。
【００４４】
逆の湾曲を持った電圧の大きさは、カレントミラーと第４のトランジスタによって得られる電流の勾配を変えることによって変更することができる。
【００４５】
本発明の回路の変更形態としては、第３および第４のトランジスタに接続された複数の追加のトランジスタを含むことができる。複数の追加のトランジスタはスタック構成で設けられ、それによってより高い基準電圧を有する基準回路の利用が可能となる。
【００４６】
本発明はまた、アーリー効果を補償するように適合されたバンドギャップ基準電圧回路を提供する方法であって、第１および第２のトランジスタを設けるステップであって、各トランジスタは異なる電流密度で動作するように適合され、第１のトランジスタはダイオード接続構成で設けられ、それぞれのトランジスタはさらに増幅器の入力端に接続されることと、この増幅器の出力端において基準電圧を得るために、異なる電流密度で動作する２つのトランジスタ間の電位差をスケーリングするステップと、帰還ループを設けるステップであって、増幅器の出力端において基準電圧を得るために、帰還ループは第１および第２のトランジスタのそれぞれをこの増幅器の出力端に接続し、第１および第２のトランジスタのそれぞれのベースコレクタ間電圧が０になることと、を備える方法を提供する。
【００４７】
次に本発明について、添付の図面を参照しながら説明する。
【発明を実施するための最良の形態】
【００４８】
従来技術については、図１を参照しながら既に説明をした。
【００４９】
図２は、本発明によるバンドギャップ基準電圧の一例を示す。図２の回路は、主基準ブロック１００、バイアス電流補償ブロック２００、および湾曲補正ブロック３００の３つのブロックに分けることができ、各ブロックは従来技術に伴う特有の問題を取り除くように適合されている。「背景技術」の項で詳しく述べたように、古典的なブローコーセルの従来技術における実装形態に伴い、いくつかの問題がある。これらは、アーリー効果による問題、ベース電流による感受性、オフセットによる感受性、基準電圧出力からの出力の１つまたは複数の抵抗の両端間への結合から生じる消費電力の要求条件、並びに湾曲を内部的に補正することができないこと、に要約することができる。図２に示される構成は、上記およびその他の問題を克服するように適合されており、それぞれの問題の解決策は、この回路中の特定の構成要素または機能へと、たどることができる。
【００５０】
図２からわかるように、この回路は、バンドギャップ技術を用いた基準電圧の発生に基づいている。知られているように、異なる電流密度で動作する２つのトランジスタ間の差をスケーリングしたものを用いることによって、これらを増幅器において組み合わせ、その増幅器の出力端において基準電圧を得ることができる。本発明の回路によれば、主ブロック１００は、反転入力端および非反転入力端を持った増幅器Ａ１を含む。第１のトランジスタＱ１は第１のエミッタ面積を持ち、第２のトランジスタＱ２は第２のエミッタ面積を持つ。これは、Ｑ１のエミッタ面積のｎ１倍である。Ｑ２はダイオード接続構成で設けられており、コレクタはベースに接続されている。標準の動作によれば、増幅器Ａ１はその２つの入力端をほぼ同じ電圧レベルに保ち、その結果、Ｑ１もベースコレクタ間電圧は０で動作する。図１で説明したのと同様に、Ｑ１およびＱ２のベースは同電位で接続されている。しかし本発明によれば、増幅器の出力は、Ｑ１およびＱ２の共通ベース並びにＱ１とＱ２のコレクタへ、帰還構成により供給される。望ましくは、この帰還ループは、Ｑ２のコレクタが抵抗ｒ３を介して接続され、Ｑ１のコレクタが抵抗ｒ４を介して接続されるように設けられる。Ｑ１およびＱ２のコレクタベース間電圧は、０Ｖであることがわかる。すなわち、Ｑ１はダイオード接続されたトランジスタであり、増幅器Ａ１によりＱ２のコレクタベース間電圧も０Ｖである。したがって、「アーリー」効果が除去される。この一連の回路は、図２の破線のブロック１００Ａ内に示されている。ブロック１００Ａ内の構成は、Ｑ１のベースコレクタ間電圧が増幅器によって制御され、Ｑ２のベースコレクタ間電圧についてはダイオード接続構成によるものとして示されている。しかし、等価的にＱ１がダイオード接続され、Ｑ２が増幅器によって制御されてもよいことを理解されたい。さらに、高いβを持っている応用例の場合などベース電流が無視できれば、ベース電流補償用の追加回路は不要であることを理解されたい。
【００５１】
通常、トランジスタＱ１およびＱ２のそれぞれのエミッタは、他の２つの同じくダイオード接続されたトランジスタＱ３およびＱ４のコレクタにそれぞれ接続される。Ｑ１の場合は直結であり、Ｑ２については抵抗ｒ１を介したものとなる。Ｑ３は、Ｑ１と同じエミッタ面積を持つ。Ｑ４のエミッタ面積は、Ｑ１およびＱ３のエミッタ面積の「ｎ２」倍である。したがってＱ１およびＱ３は、Ｑ２およびＱ４に比べて高い電流密度で動作し、抵抗ｒ１の両端間に、ＰＴＡＴ電圧である電圧ΔＶｂｅが発生する。これにより、増幅器の出力端からＱ１を通りＱ３へ、並びにＱ２を通りｒ１を介してＱ４へ流れるＰＴＡＴ電流が生じる。Ｑ３およびＱ６の共通エミッタは、抵抗ｒ２を介して接地ノードに接続される。この抵抗は、ｒ２＝０の場合の固有バンドギャップ電圧の２倍（≒−２．３Ｖ）から所望の値、例えば通常２．５Ｖまで、基準電圧をシフトさせる役割を持っている。
【００５２】
バイアス電流補償ブロック２００は、Ｑ１にベース電流Ｉｂを供給し、そのコレクタから同じ電流を抜き取る役割を有する。そうすると、ｒ１およびｒ３を通る電流はほぼ同じとなり、これらはベース電流の影響を受けない。ｒ４を通る電流は、Ｑ１エミッタ電流と同じ電流である。その結果、ｒ３およびｒ４の両端の電圧降下は、ΔＶｂｅ電圧のスケーリングされた複製となる。このブロックの回路は、ベース電流の寄与により誤差が導入され得るような、βが小さいかまたは中程度の応用例において有用であり、特にこれらの誤差を低減させるために設けられている。通常、ｒ１およびｒ３は値が同じになるように選ばれるが、いくつかの応用例では、具体的に値が異なるように選ぶこともできることを理解されたい。バイアス電流補償ブロックを用いることの利点は、ベース電流を差し引いた後に、主ブロック１００へ再導入することにより、ｒ１およびｒ３の選定値に関わらずベース電流が補償されることである。
【００５３】
Ｑ５およびＱ６を介して電流Ｉ２をミラーリングすることにより、Ｑ１のコレクタからベース電流Ｉｂが抜き取られる。これらのトランジスタは、Ｑ１およびＱ３により設けられているものと等価的な支脈（ｌｅｇ）を形成する。ブロック１００中のＱ３と、ブロック２００中のＱ６のベースエミッタ間電圧は同じであるので、それらのコレクタ電流もほぼ同じＩ２となる。ベース電流Ｉｂも、Ｑ８、Ｑ７、および通常ダイオード接続されたバイポーラｐｎｐトランジスタである典型的なバイポーラミラーＩＭ１を介して、ミラーリングされる。Ｑ８およびＱ６のベース電流（２Ｉｂ）は、２倍カレントミラーＩＭ２を介して戻される。このようにしてＱ３、Ｑ６、およびＱ８は同じベース電流で動作するので、これらのコレクタ電流はまったく同じになる。Ｑ１とＱ５のベース電流の差を最小にするために、ｒ４とほぼ同じ値の追加の抵抗ｒ８が設けられ、それによってＱ１およびＱ５が、コレクタ電流が同じでありベースコレクタ間電圧がほぼ０の、同様の条件で動作することが確保される。その結果、Ｑ５のベース電流はＱ１のベース電流に追従するようになる。Ｑ１／Ｑ３およびＱ５／Ｑ６によって設けられる２つの支脈は類似していることにより、得られるベース電流の追従性能は非常に正確である。
【００５４】
ベース電流Ｉｂも、カレントミラーＩＭ４から、通常、ダイオード接続されたバイポーラｎｐｎトランジスタである「マスタ」ミラーＩＭ５へミラーリングされる。この電流は、Ｑ５とＱ７のコレクタ電流がＱ３のコレクタ電流すなわちＩ２とほぼ同じ電流となることを確実にするために、ミラーＩＭ５およびＩＭ７を介してＱ５とＱ７のエミッタから抜き取られる。ＰＴＡＴ電流Ｉ２は、基準電圧とＱ７のコレクタ間に接続された「マスタ」ミラーＩＭ８によってミラーリングされる。このようにして、図２によるセルは、ＰＴＡＴ電流も発生させることができる。
【００５５】
ブロック２００の回路構成要素の検討から、ベース電流を引き出す（ｐｕｌｌ）ために１組の回路が用いられ、ベース電流を発生させてブロック１００に戻すためにもう１組の回路が用いられていることが、さらに理解されるであろう。２組の異なる回路構成要素を用いることにより、より正確にベース電流を抜き取る（ｅｘｔｒａｃｔ）ことが可能になる。つまり、この抜取り回路は、追加的な機能すなわち特に再導入されるベース電流の発生に関連する機能を持たないからである。第２の組の回路は、そのベース電流を再供給するという固有の目的を持っている。ベース電流を抜き取る第１の組の構成要素は、複製された支脈によって与えられ、この支脈はＱ５およびＱ６を持つ。他の構成要素は、Ｑ１とＱ２の接続されたベースへ帰還させることができるベース電流を発生させる。
【００５６】
ベース電流の抜取りとブロック１００への再導入は、Ｑ１のコレクタからベース電流を抜き取るために用いられる回路が、Ｑ１とＱ２のベースにベース電流を再供給する追加の機能をもつ、より簡単な構成を用いて実現できる。しかし、そのような回路は上記の構成を用いて可能となる、正確な抜取りを達成することはできない。
【００５７】
通常のバンドギャップ電圧の２次の影響、すなわち「湾曲」は、ブロック３００によって補償される。ブロック３００の回路は、２００３年２月２７日出願の同時係属および本願の譲受人に譲渡された米国特許出願第１０／３７５，３５９号に記載のものと同様にして負の「湾曲」電圧を生じるように適合されており、その内容を参照により本明細書に組み込む。「湾曲」補正は、Ｑ４のベースエミッタ間電圧を抵抗ｒ７の両端間にミラーリングし、ＭＯＳＦＥＴデバイスＭ１、カレントミラーＩＭ９およびＩＭ１１を介してＣＴＡＴ電流を発生させることによって行われる。ＣＴＡＴ電流は、その湾曲を強調するために、ダイオード接続されたトランジスタＱ４に帰還され、それによって負電圧の「湾曲」を抵抗ｒ１の両端間に複製する。この負電圧の「湾曲」は、Ｑ４のコレクタ電流の勾配に依存し、Ｑ３およびＱ１の正電圧の「湾曲」を補償するために、比ｒ３／ｒ１だけゲインを持つことができる。
【００５８】
ｒ２を通る電流は、Ｑ３、Ｑ４、Ｑ６、Ｑ８から流れ出るＰＴＡＴ電流と、ｒ７およびＩＭ１１から流れ出るＣＴＡＴ電流の組合せである。カレントミラーＩＭ１０から発生される追加のＣＴＡＴ電流Ｉ４は、ｒ２の両端の電圧降下が必要なシフト電圧になり、基準電圧が所望の補償された基準電圧になることを確実にする。発生されたＣＴＡＴ電流の勾配は、カレントミラーＩＭ１１およびトランジスタＱ４の選択によって変えることができることを理解されたい。ＣＴＡＴ電流、および負荷抵抗ｒ１の両端間にすでにあるＰＴＡＴ電流は、次いで負荷抵抗ｒ１と帰還抵抗ｒ３の比の選択によってゲインを持つことができる。
【００５９】
Ｑ２とＱ４のエミッタ面積が同一であると見なせば、ｎ１＝ｎ２＝ｎ、およびｒ３＝ｒ４、ＰＴＡＴ電圧であるΔＶｂｅは、
【００６０】
【数７】
2007514225.tif 000009
【００６１】
基準電圧Ｖｒｅｆは、
【００６２】
【数８】
2007514225.tif 000010
【００６３】
ただし、Ｖｓｈｉｆｔは、ＰＴＡＴ電圧とＣＴＡＴ電圧の組合せであり、
Ｖｓｈｉｆｔ＝（４Ｉ１＋Ｉ３＋Ｉ４＋Ｉ５）ｒ２                                （９）
ここで、Ｖｂｅ１は、Ｑ１およびＱ３のベースエミッタ間電圧である。
【００６４】
増幅器のオフセット電圧が基準電圧へ及ぼす影響を見るために、ベース電流を無視し、ｒ３＝ｒ４、ｎ１＝ｎ２＝ｎ、そして図２に示されるように増幅器Ａの入力オフセット電圧をＶｏｆｆとする。オフセット電圧が０の場合は、２つの電流Ｉ１とＩ２はバランスがとれている。
【００６５】
所与のオフセット電圧Ｖｏｆｆの場合は、式１０に示されるように電流はバランスしなくなる。
【００６６】
Ｉ１ｒ３＝Ｉ２ｒ３＋Ｖｏｆｆ                                          （１０）
【００６７】
図１０が示すように、正のオフセット電圧の場合はＩ１＞Ｉ２となる。高電流密度側（Ｑ１、Ｑ３）への電流Ｉ２が減少し、低電流密度側（Ｑ２、Ｑ４）への電流Ｉ１が増加するので、ΔＶｂｅは減少する。これは電流Ｉ１を減少させる傾向があり、この本来的な負帰還は、主たるＰＴＡＴ電圧であるｒ３の両端の電圧降下を再びバランスさせる役割を果たす。負のオフセット電圧の場合はＩ１＜Ｉ２となり、ΔＶｂｅは増加し、ＰＴＡＴ電圧が減少する。
【００６８】
図１による回路から図２による回路への改善を見るために、２つの適切な回路についてシミュレーションを行なった。
【００６９】
図１によりシミュレーションした回路においてそれぞれの抵抗値は、ｒ１＝２０ｋ、ｒ２＝５６．５ｋ、ｒ３＝ｒ４＝１００ｋ、ｒ５＝１０．１ｋ、ｒ５＝１０ｋである。Ｑ１は、基本の５μｍ×５μｍのエミッタを持つトランジスタである。Ｑ２は、同じエミッタ面積の基本トランジスタ５０個分の面積を持っている。コレクタ電流Ｉ１およびＩ２は、室温で約５μＡのＰＴＡＴ電流である。シミュレーションした基準電圧を図３に示す。−４０℃から８５℃までの温度範囲において、基準電圧の変動は約３ｍＶである。これは、約１０ｐｐｍ／℃のＴＣに相当する。
【００７０】
図４は、利得抵抗（ｒ５、ｒ６）を通る電流、およびそれらの差、すなわち２つのベース電流の和を示す。係数「ベータ」すなわちコレクタ電流とベース電流の比はプロセス変動により大きな広がりをもつので、電流の差は誤差と見なすことができる。この誤差電流は、ｒ５＝１０ｋの両端間に、約１．６ｍＶの誤差電圧を生じさることがわかる。
【００７１】
本発明の回路および方法を用いることによって可能となる改善のタイプを数値で表すために、図２による回路を設計し、シミュレーションを行なった。このシミュレーションした例示の回路では、それぞれの抵抗値は、ｒ１＝３０ｋ、ｒ２＝５ｋ、ｒ３＝ｒ４＝ｒ８＝１９０ｋ、ｒ７＝１４２ｋである。Ｑ１、Ｑ３、Ｑ５、Ｑ６、Ｑ７、Ｑ８は、基本面積バイポーラトランジスタ、Ｑ２およびＱ４は、それぞれ２５個並列にした基本面積バイポーラトランジスタの領域上にある。基本バイポーラトランジスタの総数は近いので、面積の点では２つの回路（図１および図２）は同程度である。すなわち、図１中のＱ２は５０単位、図２中のＱ２およびＱ４はそれぞれ２５単位である。ｒ３、Ｑ２、ｒ１、およびＱ４を通る電流は室温で約５μＡのＰＴＡＴ電流であり、図１による回路の場合と同じである。また、２つの回路中の増幅器は同じものである。
【００７２】
図２によりシミュレーションした基準電圧を、図５に示す。図５による電圧の総変動量は、同じ温度範囲−４０℃から８５℃において約４０μＶである。これは約０．１５ｐｐｍ／℃のＴＣに相当し、１０／０．１５＝６８のＴＣの低減である。
【００７３】
図２の回路の基準電圧の勾配が微調整によって補償された場合は、残留の電圧湾曲が残るだけとなり、これを図６に示す。図５に示されるように、残留の「湾曲」電圧は約０．０２５ｐｐｍ／℃のＴＣに相当する。
【００７４】
図７は、Ｑ１とＱ５のベース電流が、互いに追従する様子を示す。これらの電流は室温で約６３ｎＡであり、その差は温度範囲全体で３０ｐＡ未満であることがわかる。この電流による図２のｒ４の両端間の電圧降下は、図１の回路中のベース電流による電圧誤差１．６ｍＶと比べて、６μＶ未満である。
【００７５】
増幅器の入力オフセット電圧が基準電圧に及ぼす影響を、この２つの回路についてシミュレーションした。図１による回路の場合、増幅器の入力への１ｍＶのオフセット電圧は基準電圧中に１．８８ｍＶの誤差として反映される。図２による回路の場合は、１ｍＶのオフセット電圧は０．５７ｍＶとして反映される。これは図１の回路から図２の回路に対して、オフセットおよびノイズ感受性において３倍を超える低減に相当する。
【００７６】
図８は、図２の回路中において、オフセット電圧がどのようにＱ１とＱ２のコレクタ電流に影響するかを浮き彫りにしている。最初の図は、１ｍＶのオフセット電圧による、Ｑ１とＱ３のコレクタ電流の変化を示す。下側の図は、同じオフセット電圧に対するＱ２とＱ４のコレクタ電流の変化を示す。オフセット電圧は主に高電流密度側（Ｑ１とＱ３）へ反映されることがわかり、これは前述のオフセット電圧に対する本来的な帰還によるものである。
【００７７】
図２の第２の増幅器Ａ２のオフセット電圧が、基準電圧へ及ぼす影響は小さい。Ａ２のオフセット電圧が１ｍＶの場合、図２による回路の基準電圧への誤差は３０μＶ未満となる。
【００７８】
図２による基準電圧は、より多くのバイポーラトランジスタを積み重ねることによって、より高い基準電圧値に適合させることができる。５Ｖの基準電圧を発生することを目的とした、そのような一例を図９に示す。図９は図２のものと非常に似ており、主基準ブロック１００に構成要素が追加されている点と、それに伴い主基準ブロック１００と他の２つのブロック２００、３００の間の接続構成が変更されている点だけが異なっている。
【００７９】
図９において、追加のトランジスタＱ９、Ｑ１０、Ｑ１１、およびＱ１２は、トランジスタＱ３およびＱ４に接続された積み重ね（ｓｔａｃｋ）構成で設けられる。４個すべての新しいトランジスタはダイオード接続構成で設けられ、Ｑ９のコレクタはＱ３のエミッタに接続され、Ｑ１０のコレクタはＱ９のエミッタに接続される。同様にＱ１１のコレクタはＱ４のエミッタに接続され、Ｑ１２のコレクタはＱ１０のエミッタに接続される。Ｑ１１とＱ１２は、抵抗ｒ２とトランジスタＱ４の間に設けられる。第１のブロック１００と第３のブロック３００の接続は、Ｑ１１およびＱ１２、並びにＱ１２およびｒ２の共通ノードによりもたらされる。同様にブロック１００とブロック２００の接続は、Ｑ１０、Ｑ１２、およびｒ２の共通ノードに接続された接続によりもたらされる。当業者には明らかなように、トランジスタを積み重ねることによる効果は、より高い電圧での回路の動作が可能になることである。したがって、図示のトランジスタの数は、例示だけを目的としたものであり、等価的に、様々な特性のトランジスタを任意個数積み重ねたものを用いることもできる。
【００８０】
図９はまた、湾曲を補正できる代替的な方法を示している。この実施形態では、図２の等価なブロック３００中にあった増幅器とＭＯＳＦＥＴの構成は、トランジスタｑｎ１７と抵抗ｒ９の構成によって置き換えられる。ｑｎ１７のベースはＱ４のエミッタに、コレクタはカレントソースＩＭ９に、エミッタは抵抗ｒ９に接続されている。ｒ９の第２の端子は、Ｑ１２のエミッタに接続されている。湾曲補正は、先に述べたのと同様にして備えられる。Ｑ４のベースエミッタ間電圧は、Ｑ１２を介して抵抗ｒ９の両端間に接続され、カレントミラーＩＭ９およびＩＭ１１を用いてＣＴＡＴ電流が発生される。ＣＴＡＴ電流は、その湾曲を強調するために、ダイオード接続されたトランジスタＱ１１に帰還され、それによって負電圧の「湾曲」をｒ１の両端間に複製する。この構成は、図９の実施形態において得られる多数の積み重ねられたトランジスタによって可能となり、湾曲補正ブロック３００のブロック機能を得るためには任意個数の異なる構造のものを用いることができ、図９および図２に２つの例示的実施形態を示したが、これらは本発明の他のブロックと共に用いることができるタイプを示したものであり、したがって本発明の趣旨および範囲から逸脱することなく、修正することができることを理解されたい。
【００８１】
図９による回路をシミュレーションし、そのシミュレーション結果を図１０に示す。この回路の場合、抵抗値はｒ１＝３０ｋ、ｒ２＝５ｋ、ｒ３＝ｒ４＝ｒ８＝２００ｋ、ｒ７＝６０ｋ、バイポーラトランジスタＱ１、Ｑ３、Ｑ５、Ｑ７、Ｑ８、Ｑ９、Ｑ１０はそれぞれ５μ×５μの基本エミッタ面積であり、バイポーラトランジスタＱ２、Ｑ４、Ｑ１１、Ｑ１２はそれぞれ５μ×５μの基本エミッタ面積の１２倍の面積である。図９による回路に対して、プロセス変動による基準電圧の広がりを調べるために、温度２５℃にて１０００回反復のモンテカルロ法による分析を行った。図１０に示されるように、５Ｖの基準電圧における分布パラメータ「σ」は、１．２５ｍＶである。３σに対して、基準電圧の偏差は約０．０７５％である。
【００８２】
本発明の回路によるバンドギャップ基準電圧はまた、追加調整を行う場合に必要となる、本来的なＰＴＡＴおよびＣＴＡＴ電流を発生するという利点を有する。
【００８３】
以上、本発明を特定のＮＰＮバイポーラトランジスタ構成について説明してきたが、本発明の適用例がこのような構成に限定されるものではないことを理解されたい。当業者には理解されるようにＰＮＰ構成などによって実装することにより、構成における多くの変更形態および変形形態を実現することが可能である。本明細書中で説明されたものは、本発明によるバンドギャップ基準電圧の例示的な実施形態であることを理解されたい。回路を詳細に説明するために、具体的な構成要素、特徴、および数値を用いたが、添付の特許請求の範囲に照らして必要と見なされ得る場合を除き、いかなる形においても本発明が限定されるものではない。さらに、本発明のいくつかの構成要素についてはそれらの通常の記号を用いて説明し、例えば増幅器がどのように構成されているかに関する実際の機能的な説明は省略したことを理解されたい。このような機能は当業者には周知であり、さらに詳細が必要な場合は多くの標準の教科書中に見ることができるであろう。
【００８４】
同様に、含む（ｃｏｍｐｒｉｓｅｓ／ｃｏｍｐｒｉｓｉｎｇ）という語は本明細書中で用いられる場合は、記載された特徴、整数値、ステップ、または構成要素の存在を述べるものであるが、１つまたは複数の他の特徴、整数値、ステップ、構成要素、あるいはそれらのグループの存在または追加を排除するものではない。
【図面の簡単な説明】
【００８５】
【図１】従来技術による、一般的な「ブローコー」セルの一例を示す図である。
【図２】本発明の好ましい実施形態による回路の一例を示す図である。
【図３】従来技術による回路の性能のシミュレーションを示す図である。
【図４】図１の回路の出力分圧器（ｒ５、ｒ６）を通る電流、およびそれらの差（ベース電流）のシミュレーションを示す図である。
【図５】図２の回路による基準電圧のシミュレーションを示す図である。
【図６】図２の回路によるベース電流（Ｑ１）、補正ベース電流（Ｑ５）、およびそれらの差のシミュレーションを示す図である。
【図７】図２の回路のベース電流、補償ベース電流、およびそれらの差のシミュレーションを示す図である。
【図８】図２の回路中において、オフセット電圧がどのようにＱ１およびＱ２のコレクタ電流に影響するかを示す図である。
【図９】積み重ね構成で設けられた追加のトランジスタを含む、請求項１の回路の変更形態を示す図である。
【図１０】図９の回路の性能のシミュレーションを示す図である。
【図１】
2007514225.tif 000011
【図２】
2007514225.tif 000012
【図３】
2007514225.tif 000013
【図４】
2007514225.tif 000014
【図５】
2007514225.tif 000015
【図６】
2007514225.tif 000016
【図７】
2007514225.tif 000017
【図８】
2007514225.tif 000018
【図９】
2007514225.tif 000019
【図１０】
2007514225.tif 000020
【国際調査報告】
2007514225.tif 000021
2007514225.tif 000022