(57)【要約】  半導体電源スイッチ（１）が、ソース端子（２）と、ドレイン端子（３）と、それらの間に設けられた半導体構造と、ゲート（５）とを備えている。このゲート（５）は、ソース端子（２）とドレイン端子（３）との間の半導体構造を介して電流の流れを制御するために、用いられる。該半導体構造は、複数のナノワイヤ（４）を備えている。これらのナノワイヤ（４）は、並列に接続されており、各ナノワイヤがソース端子とドレイン端子との間の電気接続を形成するように、配置されている。
2007520066.tif 000002
【特許請求の範囲】
【請求項１】
ソース端子（２）と、
ドレイン端子（３）と、
上記ソース端子（２）と上記ドレイン端子（３）との間に設けられた半導体構造と、
上記ソース端子（２）と上記ドレイン端子（３）との間に設けられた上記半導体構造を通って流れる電流を制御するのに用いうるゲート（５）とを備え、
上記半導体構造が、
並列に接続された複数のナノワイヤ（４）を有し、該各ナノワイヤ（４）が、上記ソース端子（２）と上記ドレイン端子（３）との間の電気的接続を形成するようになっている、半導体電源スイッチ。
【請求項２】
上記ナノワイヤ（４）の長さが、
０．２μｍと、半導体電源スイッチに印加される電圧の最大値（ボルト）との積である、請求項１に記載の半導体電源スイッチ（１、２０、３０）。
【請求項３】
上記ゲート（５）は、
上記ソース端子（２）と上記ドレイン端子（３）との間に設けられたゲート層であって、かつ、上記ナノワイヤ（４）が貫いたゲート層の形で設けられ、
上記ナノワイヤ（４）は、上記ゲート層（５）とは電気的に絶縁されている、請求項１または２に記載の半導体電源スイッチ（１）。
【請求項４】
上記ゲート（５）は、
その長さ方向がそれぞれ、上記ナノワイヤ（４）の方向と本質的に垂直に延びるとともに、その横方向が上記ナノワイヤ（４）の方向に一致する複数のゲートバンド（５´）の形式で設けられ、
上記ナノワイヤ（４）は、上記ゲートバンド（５´）とは電気的に絶縁されている、請求項１または２に記載の半導体電源スイッチ（２０、３０）。
【請求項５】
上記ナノワイヤ（４）は、上記ゲートバンド（５´）間に備えられたトレンチ（２１）内を通っている、請求項４に記載の半導体電源スイッチ（１、２０、３０）。
【請求項６】
上記ゲートバンド（５´）および／または上記トレンチ（２１）は、互いに等しい距離にある、請求項４または５に記載の半導体電源スイッチ（１、２０、３０）。
【請求項７】
上記トレンチ（２１）内にチューブ（２４）が設けられ、少なくとも一つのナノワイヤ（４）がそれぞれ上記チューブ内を通っている、請求項５または６に記載の半導体電源スイッチ（１、２０、３０）。
【請求項８】
上記トレンチ（２１）と上記ゲートバンド（５´）との間に絶縁層（２２）が備えられている、請求項５ないし７のいずれかに記載の半導体電源スイッチ（１、２０、３０）。
【請求項９】
上記ナノワイヤ（４）が互いに絶縁されている、請求項１ないし８のいずれかに記載の半導体電源スイッチ（１、２０、３０）。
【請求項１０】
上記ナノワイヤ（４）は、互いに等しい距離にある、請求項１ないし９のいずれかに記載の半導体電源スイッチ（１、２０、３０）。
【請求項１１】
上記ゲート層／ゲートバンド（５、５´）は、上記ソース端子（２）と上記ドレイン端子（３）との間の距離のほぼ１／３の層厚／バンド幅を有している、請求項３ないし１０のいずれかに記載の半導体電源スイッチ（１、２０、３０）。
【請求項１２】
上記各ゲートバンド（５´）は、互いに絶縁された複数のゲートサブバンド（５”）に分割され、
上記ゲートサブバンド（５”）は、互いの上部に配置され、
上記各ゲートサブバンド（５”）は、個々に駆動可能になっている、請求項４ないし１０のいずれかに記載の半導体電源スイッチ（３０）。
【請求項１３】
上記ゲートバンド（５´）の上記ゲートサブバンド（５”）は、互いに等しい距離にある、請求項１２に記載の半導体電源スイッチ（３０）。
【請求項１４】
上記ゲートバンド（５´）の上記ゲートサブバンド（５”）の垂直方向の位置は、隣接した上記ゲートバンド（５´）の上記ゲートサブバンド（５”）の垂直方向の位置に関してずれている、請求項１３に記載の半導体電源スイッチ（３０）。
【請求項１５】
上記ナノワイヤ（４）は、半導体カーボンナノチューブである、上記請求項１ないし１４のいずれかに記載の半導体電源スイッチ（１、２０、３０）。
【請求項１６】
上記ナノワイヤ（４）は、
シリコン、
ゲルマニウム、
第III族と第V族とからなる半導体（ＢＮ，ＢＰ，ＢＡｓ，ＡｌＮ，ＡｌＰ，ＡｌＡｓ，ＡｌＳｂ，ＧａＮ，ＧａＰ，ＧａＡｓ，ＧａＳｂ，ＩｎＮ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ）の少なくとも一つ、
第II族と第VI族とからなる半導体（ＺｎＯ，ＺｎＳ，ＺｎＳｅ，ＺｎＴｅ，ＣｄＳ，ＣｄＳｅ，ＣｄＴｅ，ＨｇＳ，ＨｇＳｅ，ＨｇＴｅ，ＢｅＳ，ＢｅＳｅ，ＢｅＴｅ，ＭｇＳ，ＭｇＳｅ）の少なくとも一つ、
化合物（ＧｅＳ，ＧｅＳｅ，ＧｅＴｅ，ＳｎＳ，ＳｎＳｅ，ＳｎＴｅ，ＰｂＯ，ＰｂＳ，ＰｂＳｅ，ＰｂＴｅ）の少なくとも一つ、
化合物（ＣｕＦ，ＣｕＣｌ，ＣｕＢｒ，ＣｕＩ，ＡｇＦ，ＡｇＣｌ，ＡｇＢｒ，ＡｇＩ）の少なくとも一つ、
を含んでいる、請求項１ないし１５のいずれかに記載の半導体電源スイッチ（１、２０、３０）。
【請求項１７】
上記ナノワイヤ（４）は、ｐドープまたはｎドープである、請求項１５または１６に記載の半導体電源スイッチ（１、２０、３０）。
【請求項１８】
ブロック状態では、上記ゲートサブバンド（５”）の電位（potential）は、上記ナノワイヤのバンドギャップ構造が波状の形をとるように、選択される、請求項１２ないし１７のいずれかに記載の半導体電源スイッチのブロック（blocking）効果を改善する方法。
【請求項１９】
ドレイン端子（３）上に、第１絶縁層（７）と、その上に配置されたゲート層（５）と、上記ゲート層上に配置された第２絶縁層（８）とを有する層構造を形成するステップと、
上記層構造に、上記ドレイン端子（３）にまで達するトレンチ（２１）を形成するステップと、
上記トレンチ（２１）内にナノワイヤ（４）を形成するステップと、
上記層構造の頂上側に、ソース端子（２）を形成するステップとを含んでいる、半導体電源スイッチの製造方法。
【請求項２０】
上記層構造に、第１トレンチ（２５）を形成するステップと、
上記第１トレンチ（２５）をゲート酸化物（２２）で満たすステップと、
上記ゲート酸化物に、上記ドレイン端子（３）にまで達する第２トレンチ（２６）を形成するステップと、
上記第２トレンチ（２６）内に上記ナノワイヤ（４）を形成するステップと、
上記層構造の頂上側に、ソース端子（２）を形成するステップとを含んでいる、請求項１９に記載の半導体電源スイッチの製造方法。
【請求項２１】
上記ドレイン端子（３）が、モリブデンまたはタンタルからなる、または、これらの物質を含んでいる、請求項１９または２０に記載の半導体電源スイッチの製造方法。
【請求項２２】
上記層構造が形成される前、または、上記ナノワイヤが形成される前に、モリブデンまたはタンタル上に触媒を堆積させる、請求項２１に記載の半導体電源スイッチの製造方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、半導体電源スイッチ、および、その製造に適した方法に関するものである。
【０００２】
半導体電源スイッチは、私たちの身の回りの多くの機器に見られ、例えば、照明器具、モーター、または、暖房装置の負荷を、数キロワットまで制御および調整するために用いられている。自動車技術においても、コンピュータ制御できる簡単な設定を可能にするために、今後ますます多くの電源電子工学が内蔵されるだろう。
【０００３】
近年、半導体電源スイッチは、電圧を１０００Ｖまで、電流密度を２０００Ａ／ｃｍ2まで処理できる。また、CoolＭＯＳの電源スイッチの電流密度は、２０００Ａ／ｃｍ2になり、最大オン抵抗値が約２０ｍΩｍｍ2に達している。同様の性能データは、他のシリコン基板の半導体電源スイッチを用いても得られる。この場合、半導体電源スイッチを用いる主な目的は、オン抵抗をできる限り下げることにある。これにより、生じる電力損失を著しく低減することができる。
【０００４】
本発明の目的は、抵抗値について上記した事項をさらに改善するのに用いうる半導体電源スイッチを提供することにある。
【０００５】
この目的を達成するために、本発明は、特許請求項１に記載の半導体電源スイッチを提供する。本発明または、特許請求項１８に記載の創意にあふれた半導体電源スイッチのブロック（blocking）効果を改善する方法を提供する。特許請求項１９は、半導体電源スイッチの製造方法を記載している。本発明の有利な改良点や概念の発展は、各下位請求項に記載してある。
【０００６】
本発明の半導体電源スイッチは、
ソース端子と、
ドレイン端子と、
上記ソース端子と上記ドレイン端子との間に設けられた半導体構造と、
上記ソース端子と上記ドレイン端子との間に設けられた上記半導体構造を通って流れる電流を制御するのに用いうるゲートとを備えている。この半導体電源スイッチは、上記半導体構造が、並列に接続された複数のナノワイヤを有し、該各ナノワイヤが、上記ソース端子と上記ドレイン端子との間の電気的接続を形成するようになっている。
【０００７】
ナノワイヤを用いることによって、従来の半導体電源スイッチよりも、単位面積あたりの抵抗が非常に小さく、この場合に得られる最大電流密度が非常に大きい、半導体電源スイッチを得ることができる。したがって、１μｍ2あたり１００個のナノワイヤというナノワイヤ密度の場合、従来の半導体電源スイッチ、例えばシリコン半導体電源スイッチと比べて、すでに、オン抵抗は２０倍小さく、最大電流密度は１００倍大きい。本半導体電源スイッチのもう一つの利点は、例えばカーボンナノチューブの場合に約２４μＡというように、内部散乱効果によって、個々のナノワイヤ内の短絡電流が限られていることである。それゆえ、この創意にあふれた半導体電源スイッチは、開始電流を制限するためのものとしても使用することができる。
【０００８】
本発明の理解を助けるため、ナノワイヤの物理特性について以下に簡単に説明する。ナノワイヤは、金属的な特性または半導体特性を有することができる一次元の構造体である。この文脈においては、「一次元」とは、ナノワイヤの寸法が小さいために（ナノメーターの範囲）、電子の個々のエネルギーレベルが、熱エネルギー（〜２５ｍｅＶ）からはるかに離れ、それにより電子が一つの伝導チャンネル（conduction channel）にのみとどまるということである。ナノワイヤとしては、例えば、チューブ（内部が「空」）、細いワイヤ（物質で「満たされている」）、薄い領域または他の個々の原子鎖などがありうる。
【０００９】
本発明においては、ナノワイヤ、例えばカーボンナノチューブや他の一次元の構造体などの、電子特性は、電力の電子部品（数アンペアの切り替え）を生成するのに用いられ、そのナノワイヤ構造体として設計した結果として、従来の電力部品よりも、著しくすぐれた性能が達成される。本発明によれば、従来の根の電子部品（０．１〜５Ｖ、２５μＡ）と比べて、著しく高い電流／電圧（例えば５００Ｖを超える電圧や、２０００Ａ／ｃｍ2を超える電流）を処理できる。この場合の決定的な要因は、複数のナノワイヤとこれらの一次元の構造体の高い電荷キャリア移動度（high charge carrier mobility）とを含んだ並列回路とともに、これらのナノワイヤの長さに対するスケーリングルール（scaling rule）との組み合わせである。
【００１０】
本発明の半導体電源スイッチに用いられるナノワイヤは、原則として、いかなる所望の構造もとりうるものであり、例えばシリコンやカーボンなど、半導体特性を有する物質で構成される。本発明では、特にカーボンナノチューブが用いられる。ナノワイヤを用いて達成できる小さいオン抵抗は、ナノワイヤを通った電子は、展開された半導体結晶を通って流れる電子と比べて、ランダムに散乱する可能性がはるかに低い。したがって、例えば、カーボンナノチューブは、１００，０００ｃｍ2／Ｖｓという、最も高い移動度（それぞれ室温で測定した。）を示す。
【００１１】
ナノワイヤの長さは、好ましくは、０．２μｍと、半導体電源スイッチに印加される電圧の最大値（ボルト）との積である。しかしながら、本発明は、この経験則には制限されない。
【００１２】
ナノワイヤは、複数のやり方で、並列に接続することができる。好ましくは、ナノワイヤは、互いに並列に通っている「小さい棒」の形であり、各「小さい棒」の一端はソース端子と接続され、他方はドレイン端子と接続される。しかしながら、ナノワイヤは、必ずしも棒形状の構造である必要はなく、原則的に、曲線形状も可能である。重要な要因は、各ナノワイヤが、ソース端子とドレイン端子との間の独立した電気的接続を達成し、その結果、ソース端子とドレイン端子との間を電気的に接続した並列回路が生じる、ということである。
【００１３】
第１の実施例では、ゲートは、上記ソース端子と上記ドレイン端子との間に設けられたゲート層であって、かつ、ナノワイヤが貫いたゲート層の形式で設けられている。ナノワイヤは、ゲート層とは電気的に絶縁されている。この実施例では、ゲート層は、このようにナノワイヤによって「貫通」されている。
【００１４】
ゲートは、その長さ方向がそれぞれ、ナノワイヤの方向と垂直に通っている複数のゲートバンドであって、かつ、その横方向がナノワイヤの方向に一致するゲートバンドの形式で設けられ、ナノワイヤは、ゲート、すなわちゲートバンドとは電気的に絶縁されている。この実施例では、このように、ゲートは、ナノワイヤによって貫通されておらず、ナノワイヤは、ゲートバンドの表面に平行に通っている。好ましくは、ナノワイヤは、ゲートバンド間に設けられたナノワイヤトレンチ内を通っている。すなわち、ナノワイヤトレンチとゲートバンドとが互い違いになる。
【００１５】
原則的に、ゲートバンドおよび／またはトレンチは互いにどのような所望の距離に位置していてもよいが、好ましくは、ゲートバンドおよび／またはナノワイヤトレンチは、互いに等しい距離にある。
【００１６】
ナノワイヤトレンチ内にチューブが設けられ、少なくとも一つのナノワイヤがそれぞれ上記チューブ内を通っているようにしてもよい。複数のナノワイヤがチューブ内を通るのが好ましい。この場合、このチューブは、ナノワイヤを成長させる過程の間の案内として用いられる。
【００１７】
例えば、ナノワイヤをゲートバンドから絶縁するために、ナノワイヤトレンチとゲートバンドとの間に絶縁層を備えてもよい。
【００１８】
特に、ゲートがゲート層の形で形成されている実施例においては、ナノワイヤは互いに絶縁すべきであり、ナノワイヤは、互いに等しい距離にあるべきである。しかしながら、このことは、特に、ゲートが複数のゲートバンドの形で形成されている第２実施例では、絶対に必要というわけではない。その場合には、ナノワイヤは、ナノワイヤトレンチ内またはチューブ内で互いに接触していてもよいし、互いに異なる距離にあってもよい。
【００１９】
ゲート層／ゲートバンドは、好ましくは、ソース端子とドレイン端子（３）との間の距離のほぼ１／３の層厚／バンド幅を有している。しかしながら、本発明はこのような層厚／バンド幅には限定されず、いかなる所望の他の値も可能である。
【００２０】
ゲートバンドは、それぞれ、連続的な層を含んでいてもよいし、互いに絶縁された複数のゲートサブバンドにそれぞれ分割されていてもよい。後者すなわち互いに絶縁された複数のゲートサブバンドにそれぞれ分割されている場合は、各ゲートサブバンドの長さ方向が、ナノワイヤの方向と垂直に延び、各ゲートサブバンドの横方向がナノワイヤの方向に一致する。このように、各ゲートサブバンドは、互いに平行に延びてゲートバンドと同じ方向を有する複数の小さいバンドに分割される。
【００２１】
好ましくは、ゲートサブバンドは、個々に駆動可能になっている、すなわち、各ゲートサブバンドは、個々の電位（potential）に設定されるようにしてもよい。好ましくは、ゲートバンドのゲートサブバンドは、互いに等しい距離にある。あるゲートバンドのゲートサブバンドの垂直方向の位置は、隣接したゲートバンドのゲートサブバンドの垂直方向の位置に関して、ずらしても、すなわち調整してもよい。
【００２２】
ゲートバンドをゲートサブバンドに分割することにより、本発明の半導体電源スイッチのブロック（blocking）効果を以下のように改善することができる。すなわち、ブロック（blocked）状態では、ゲートサブバンドの電位（potential）は、ナノワイヤのバンドギャップ構造が波状の形をとるように、選択される。これは例えば、互いの上に位置し、交互に替わる値（alternating values）を有する互いの上に位置するゲートサブバンドの電位によって達成される。すなわち、互いの上に直接配置された２つのゲートサブバンドは異なる電位を有する。しかしながら、ひとつおきのゲートサブバンドの電位は同じ値を有する。この例では、平面上（同一の垂直位置）の隣接したゲートサブバンドは、ブロック状態において同じ電位を有するべきである。電位が交互に替わる構造により、隣接ゲートサブバンド間に位置するナノワイヤのバンドギャップが、波状の構造の中へ曲げられる。この場合、波状の構造により、ソース端子とドレイン端子との間で移動している電子や空孔が捕捉され、その結果、ソース端子とドレイン端子との間を流れる電流が妨げられ、今度は、半導体電源スイッチのブロック能力を改善する。これに対して、半導体電源スイッチのオン状態では、ゲートバンドのゲートサブバンドは同じ電位に設定される。すなわち、この場合、すべてのゲートサブバンドが同じ電位に設定される。このようにして波状のバンド構造が除去され、空孔と電子の点で半導体構造（ナノワイヤ）の伝送特性が改善される。
【００２３】
好ましい実施例では、ナノワイヤは、半導体カーボンナノチューブである。ナノワイヤは、
シリコン、
ゲルマニウム、
第III族と第V族とからなる半導体（ＢＮ，ＢＰ，ＢＡｓ，ＡｌＮ，ＡｌＰ，ＡｌＡｓ，ＡｌＳｂ，ＧａＮ，ＧａＰ，ＧａＡｓ，ＧａＳｂ，ＩｎＮ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ）の少なくとも一つ、
第II族と第VI族とからなる半導体（ＺｎＯ，ＺｎＳ，ＺｎＳｅ，ＺｎＴｅ，ＣｄＳ，ＣｄＳｅ，ＣｄＴｅ，ＨｇＳ，ＨｇＳｅ，ＨｇＴｅ，ＢｅＳ，ＢｅＳｅ，ＢｅＴｅ，ＭｇＳ，ＭｇＳｅ）の少なくとも一つ、
化合物（ＧｅＳ，ＧｅＳｅ，ＧｅＴｅ，ＳｎＳ，ＳｎＳｅ，ＳｎＴｅ，ＰｂＯ，ＰｂＳ，ＰｂＳｅ，ＰｂＴｅ）の少なくとも一つ、
化合物（ＣｕＦ，ＣｕＣｌ，ＣｕＢｒ，ＣｕＩ，ＡｇＦ，ＡｇＣｌ，ＡｇＢｒ，ＡｇＩ）の少なくとも一つ、
または、これらの物質の組み合わせを含んでいてもよく、また、これらの物質から成っていてもよい。ナノワイヤは、ｐドープまたはｎドープであってもよい。
【００２４】
本発明はまた、以下のようなステップを有する半導体電源スイッチの製造方法を提供する。すなわち、
ドレイン端子上に、第１絶縁層と、その上に配置されたゲート層と、上記ゲート層上に配置された第２絶縁層とを有する層構造を形成するステップと、
上記層構造にトレンチを形成するステップと、
上記トレンチ内にナノワイヤを形成するステップと、
上記層構造の頂上側に、ソース端子を形成するステップである。
【００２５】
上記層構造を形成した後に、好ましくは、以下のステップを行う。すなわち、
上記層構造に、第１トレンチを形成するステップと、
上記第１トレンチをゲート酸化物で満たすステップと、
上記ゲート酸化物に、上記ドレイン端子にまで達する第２トレンチを形成するステップと、
上記第２トレンチ内に上記ナノワイヤを形成するステップと、
上記層構造の頂上側に、ソース端子を形成するステップである。好ましくは、第１トレンチは、ドレイン端子に向かって下方に同様に形成するが、これは絶対的に必要というわけではない。
【００２６】
好ましくは、ドレイン端子は、モリブデンまたはタンタルのシートであるが、また、金属層を有するシリコン構造とすることもできる。ナノワイヤの成長具合を改善するには、層構造が形成される前のモリブデンまたはタンタルのシートまたはシリコン基板上に、ナノワイヤを形成する前に、触媒を堆積させる。すなわち、ナノワイヤが形成される直前（すなわち、トレンチが形成された後）に堆積させる。製造方法を安定化させるためには、ドレイン端子は、まず、その後半導体電源スイッチが完成した後で溶解させられる犠牲基板の上に形成してもよい。
【００２７】
以下に、本発明について、図面を参照しながら実施形態に沿って説明する。
【００２８】
図１は、本発明の半導体電源スイッチの好ましい第１実施形態を示す断面図である。
【００２９】
図２は、本発明の半導体電源スイッチの好ましい第２実施形態を示す断面図である。
【００３０】
図３Ａ〜図３Ｄは、図２に示した本発明の半導体電源スイッチの製造方法の好ましい一実施形態の第１プロセス工程〜第４プロセス工程を示す図である。
【００３１】
図４は、図２に示した半導体電源スイッチの第１実施形態を示す平面図である。
【００３２】
図５は、図２に示した半導体電源スイッチの第２実施形態を示す平面図である。
【００３３】
図６は、本発明の半導体電源スイッチの好ましい第３実施形態を示す断面図である。
【００３４】
図７は、図６に示した半導体電源スイッチが遮断状態にあるときに生じるバンド構造を示す図である。
【００３５】
図８は、図６に示した半導体電源スイッチがオン状態であるときに生じるバンド構造を示す図である。
【００３６】
図９は、オン抵抗とナノワイヤの密度との関係を示すグラフである。
【００３７】
図１０は、最大電流密度とナノワイヤの密度との関係を示すグラフである。
【００３８】
図１１は、図１に示した半導体電源スイッチに関して、ナノワイヤの最大密度と、ナノワイヤとゲートとの間の所定の電位差との関係を示す、グラフである。
【００３９】
図１２は、半導体電源スイッチを介した電流の最大密度と、ナノワイヤ密度との関係を示すグラフである。
【００４０】
これらの図では、同じまたは互いに対応している部分に、同じ参照符号を付している。
【００４１】
本発明の半導体電源スイッチの第１実施形態１（参照：図１）は、ソース端子２と、ドレイン端子３と、複数のナノワイヤ４と、ゲート５と、ゲート接続部６と、第１絶縁層７と、第２絶縁層８とを備えている。
【００４２】
ナノワイヤ４は、互いに並列に、互いにほぼ同じ間隔をあけて設けられている。ナノワイヤ４の上端は、ソース端子２に電気的に接続されており、ナノワイヤ４の下端は、ドレイン端子３に電気的に接続されている。ゲート５は、ナノワイヤ４が貫通したゲート層の形状をしている。このナノワイヤ４は、ゲート５（ゲート層）から電気的に絶縁されている。したがって、ゲート電極は、ナノワイヤに対して同軸状に設けられている。これにより、ゲート電極とナノワイヤとの最も良い容量結合が得られる。ナノワイヤの長さは、０．２μｍ×半導体電源スイッチに印加される最大電圧値（ボルト）であることが好ましい。ゲート層５の厚さは、ソース端子２とドレイン端子３との間の距離の三分の一であることが好ましい。ゲート層５は、接地電位に最も近い電位を有するどちらかの端子の近くに位置している（この場合、ドレイン端子）。ゲート層５は、例えば、正方形、円形、または、他の環状の形状をしていてもよい。
【００４３】
上記したように、得られる、半導体電源スイッチの絶縁耐力に応じて、ナノワイヤの長さは、印加された電圧１ボルトあたり０．２μｍであることが望ましい。つまり、例えば、動作電圧が１００ボルトである場合には、長さは１５〜２５μｍであることが望ましい。この長さを有するナノワイヤの移動度は、約１０万ｃｍ2／Ｖｓと非常に速い。
【００４４】
図１に示した設計は、特に、大きさが平方ミリメートルの半導体電源スイッチに用いられてもよいし、平方センチメートルの半導体電源スイッチに用いられてもよい。しかし、本発明はこの大きさに限定されるものではなく、同様に、より小さな半導体電源スイッチ、または、より大きな半導体電源スイッチに用いられることも考えられる。
【００４５】
図９は、図１に示した構造の、ナノワイヤの密度に対して得られた、オン抵抗を示している。参照符号９で示した特性曲線は、１つのナノワイヤあたりのオン抵抗を５００ｋΩと仮定した場合に対応し、参照符号１０で示した特性曲線は、１つのナノワイヤあたりのオン抵抗を２００ｋΩと仮定した場合に対応している。参照符号１１で示した特性曲線は、例えば、シリコン技術を用いた従来の半導体電源スイッチの現時点での最高の特性曲線である。図９から分かるように、図１に示した半導体電源スイッチの性質は、従来の半導体電源スイッチの性質よりも著しくよい。
【００４６】
この関連で、ナノワイヤの密度に対する図１に示した構造の通電容量を示している図１０についても述べる。この場合、参照符号１２は、従来の半導体電源スイッチの現時点での最高の特性曲線を示しており、参照符号１３は、図１に示した本発明の半導体電源スイッチの特性曲線を示している。本発明の半導体電源スイッチの方が良い値を示していることが、はっきりと分かる。
【００４７】
図１に示した実施形態を、例えば以下のように実現することができる。初めに、端子材料（例えばモリブデン）を、ＮａＣｌ基板、ＳｉＯ2基板、Ｓｉ基板、または、他の基板の上に設ける。この基板の上に、適切な触媒を堆積する。鉄、ニッケル、コバルト、または、これら成分の化合物が、例えば、ＩＩ-ＶまたはＩＶ半導体からなるＳｉナノワイヤの成長に適している。特定のカーボンナノチューブの場合、この触媒は、シリサイド形成材料（例えば、金、銀、または、プラチナ）でなければならない。次に、第１絶縁層７（例えば、酸化物）を設ける。次に、この第１絶縁層７の上に、ゲート層５を堆積する。ゲート層５をパターン形成し、誘電体を形成する。つまり、ゲート層は、絶縁層７まで届くホールを有している。次に、これらのホールにここでも絶縁層を充填する。ゲート層５の上に、第２絶縁層８を設ける。次に、第１絶縁層７と、ゲート層５と、第２絶縁層８とを含んだ層構造に、ホールをエッチングして、該ホールにナノチューブまたはナノワイヤを成長させる。
【００４８】
また、これに代わるものとして、第１絶縁層７と、ゲート層５と、第２絶縁層８とを含む積層を堆積し、ホールを、ドライエッチングプロセスによって下端に向かってエッチングしてもよい。これらのホールを、原子層堆積（ＡＬＤ）法またはＣＶＤ法によってもう一度絶縁層を堆積することにより、テーパ状に形成する。これと同時に、ゲート上に、ゲート酸化膜を形成する。次に、スペーサーエッチングプロセスにより、下端／触媒が再び露出し、形成されたホールの中で、ナノワイヤ４が成長する。
【００４９】
全ての空洞（cavities）を、例えばスピンオングラスによって塞いでもよいし、電着してもよい。層構造の上部に、ソース端子２を設ける。基板（犠牲基板）を溶かすことにより、端子材料（ドレイン端子３）を露出させる。
【００５０】
図２は、本発明の半導体電源スイッチの第２実施形態２０を示している。図１に示した実施形態との決定的な違いは、ゲートが、複数のゲートバンド（gate bands）５´の形状で構成されていることである。これらのゲートバンド５´の長手方向は、それぞれ、ナノワイヤ４の方向に対して垂直に、つまり、図の平面外へ出る方向、および、図の平面の中に入る方向に延びている。該ゲートバンド５´の横軸方向は、ナノワイヤ４の方向に相当する。これらのナノワイヤ４は、トレンチ２１の中に配置されている。各ゲートバンド５´は、ナノワイヤ４から絶縁層（ゲート酸化膜）２２によって電気的に絶縁されている。他の絶縁層（酸化物層）２３は、ゲートバンド５´の上および下に備えられている。
【００５１】
図４および図５は、図２に示した半導体電源スイッチの２つの実施形態の平面図を示している。図４では、ナノワイヤ４がトレンチ２１内に不均一に分布しており、図５では、複数のチューブ２４が、トレンチ２１内に備えられている。各チューブ２４内には、少なくとも１つのナノワイヤ４が延びている。さらに、図２に示した実施形態では、ゲートバンド５´の幅Ｂが、ソース端子２とドレイン端子３との間の距離の三分の一であることが好ましい。
【００５２】
図２に示した本発明の半導体電源スイッチの製造方法の好ましい一実施形態について、図３Ａ〜図３Ｄを参照しながら、以下に説明する。
【００５３】
第１ステップ（図３Ａ）では、ドレイン端子３の上に、第１絶縁層７を設け、該第１絶縁層の上にゲート層５を設け、該ゲート層の上にここでも第２絶縁層８を設ける。第２ステップ（図３Ｂ）では、生じた層構造の中に、例えばエッチングプロセスによって第１トレンチ２５を形成する。第１トレンチ２５を形成することにより、ゲートバンド５´と、その上下に配置された絶縁層２３とが生じる。第１トレンチ２５は、下へとドレイン端子３まで達していることが好ましい。
【００５４】
第３ステップ（図３Ｃ）では、第１トレンチ２５に絶縁材料を充填し、次に、該絶縁材料の中に第２トレンチ２６を形成する。第２トレンチ２６は、下へとドレイン端子３まで達している。このプロセスステップの後、ゲートバンド５´と、その上下に位置する絶縁層２３とは、絶縁層２２によって取り囲まれている。
【００５５】
第４プロセスステップ（図３Ｄ）では、第２トレンチ２６にナノワイヤ４を成長させる。次に、ソース端子２を形成する。
【００５６】
図２に示した実施形態が、図１に示した実施形態よりも優れている点は、半導体電源スイッチの「破壊強度」が図１の実施形態のそれよりも高く、同時に、ナノワイヤの密度を高く保つことができるという点にある。
【００５７】
図１に示した半導体電源スイッチの不都合な点は、高電圧を印加した場合、ナノワイヤをゲート５から絶縁している厚い絶縁層をも、絶縁層による破壊の回避に用いる必要があるという点にある。印加される電圧が１００Ｖである場合、絶縁層の厚さは、例えば少なくとも１００ｎｍは必要である。しかし、これは、六方細密充填のナノワイヤを用いて図１の同軸上の構成とした場合、μｍ2あたり２０個のナノワイヤという最大密度が可能ということであり、この構成では、従来のシリコンスイッチのオン抵抗を２倍しか改善せず、また、通電容量を１０倍にしか改善しない。したがって、図２に示した実施形態は、半導体電源スイッチの互いに平行なゲートバンド５´と、垂直方向に延びるナノワイヤ４とを用いる。電圧が約５００Ｖであるにもかかわらず、本実施形態を用いて、μｍ2につき約２０００個のナノワイヤ（例えば、カーボンナノワイヤまたはシリコンナノワイヤ）という密度を得ることができる。
【００５８】
ドレイン端子の厚さは、約１０〜２００μｍであり、ドレイン端子３は、モリブデンまたはタンタルからなるか、これらの材料を含んでいることが好ましい。さらに、ドレイン端子３の上には、触媒層が設けられていることが好ましい。
【００５９】
この関連において、図１１および図１２を参照されたい。図１１は、各ナノワイヤに対して同軸上にゲートを備えた、図１に示した半導体電源スイッチに関するものであり、ナノワイヤの最大密度と、ナノワイヤとゲートとの間の想定される電位差との関係を示している。電位差が大きい場合には、ナノワイヤの密度は必ず低くなることが分かる。また、図１２は、従来の半導体電源スイッチ（特性曲線２７）に関する、および、図２に示した本発明の半導体電源素子（特性曲線２８）に関する、電流密度と、ナノワイヤの密度との関係を示している（「ＣＮＴ」は、「カーボンナノチューブ」のことである）。特性曲線２７は、特に、シリコン電源スイッチに関するものである。
【００６０】
図６は、本発明の半導体電源スイッチの第３実施形態３０を示している。この第３実施形態は、図２に示したゲートバンド５´が複数のゲートサブバンド５”に分けられているという点において、図２に示した実施形態と異なっている。ゲートサブバンド５”は、互いに電気的に絶縁されており、本実施形態では、互いに等間隔をあけて配置されている。各ゲートサブバンド５”には、他のゲートサブバンド５”の影響を受けずに、個々の電位値を印加することができる。ゲートバンド５´のゲートサブバンド５”に、正／負のゲート電圧を交互に印加する場合、図７に概略的に示したように、波状のバンドギャップ構造が生じる。この波状のバンドギャップ構造３１を用いて、ドレイン端子３からソース端子２に移動しようとするホールを「捕捉する」。同じことが、電子にもいえる。該電子は、図７に明瞭に示していないが、図７の参照符号２によって示した電極から、参照符号３によって示した電極までを通り抜ける。したがって、半導体電源スイッチの遮断特性が、著しく改善される。つまり、上記したように、遮断された状態で、ゲートサブバンド５”に電圧を印加する。これにより、図７に示した波状のバンドギャップ構造が生じる。しかし、半導体電源スイッチがオン状態にあるときに、ゲートバンド５´の全てのゲートサブバンド５”に同じゲート電圧を印加すると、図８に示したバンドギャップ構造３２が生じる。ここでは、ホールはドレイン端子３からソース端子２に妨害を受けずに移動してしまう。
【００６１】
したがって、図６に示した第３実施形態３０によって、遮断状態において波状のバンドギャップ構造３１を形成することにより、ソース端子２とドレイン端子３とにおいてショットキー障壁を通り抜ける電子／正孔の（通常の状況において生じる）トンネル効果を抑制することができる。このために、ゲートサブバンド５”を、交互に「バイアスする」。その結果、電荷キャリアの遮断特性が高くなる。この遮断強度は、正負に調節された領域の数ｎに従って指数関数的に増大する。したがって、オン状態において順電流が同じである場合、遮断状態でのトンネル電流（漏れ電流）を要素ｅn分低減できる。ここで、「ｅＶ」は、印加された電圧を示している。エネルギー線図なので、この電圧に「ｅ」を乗算する。
【００６２】
したがって、本発明は、交互に入れ替わる極性を有する多重ゲート構造として接続された、導電層と非導電層とを交互に有するゲート構造を提示している。
【００６３】
文献としては、
・Francois Leonard, J. Tersoff、「Multiple Functionality in Nanotube Transistors」、PHYSICAL REVIEW LETTERS、８８巻２５号、２００２年６月２４日
・Francois Leonard, J. Tersoff、「Negative Differential Resistance in Nanotube Devices」、PHYSICAL REVIEW LETTERS、８５巻２２号、２０００年１１月２７日
がある。
【図面の簡単な説明】
【００６４】
【図１】本発明の半導体電源スイッチの好ましい第１実施形態を示す断面図である。
【図２】本発明の半導体電源スイッチの好ましい第２実施形態を示す断面図である。
【図３Ａ】図２に示した本発明の半導体電源スイッチの製造方法の好ましい一実施形態の第１プロセス工程を示す図である。
【図３Ｂ】図２に示した本発明の半導体電源スイッチの製造方法の好ましい一実施形態の第２プロセス工程を示す図である。
【図３Ｃ】図２に示した本発明の半導体電源スイッチの製造方法の好ましい一実施形態の第３プロセス工程を示す図である。
【図３Ｄ】図２に示した本発明の半導体電源スイッチの製造方法の好ましい一実施形態の第４プロセス工程を示す図である。
【図４】図２に示した半導体電源スイッチの第１実施形態を示す平面図である。
【図５】図２に示した半導体電源スイッチの第２実施形態を示す平面図である。
【図６】本発明の半導体電源スイッチの好ましい第３実施形態を示す断面図である。
【図７】図６に示した半導体電源スイッチが遮断状態にあるときに生じるバンド構造を示す図である。
【図８】図６に示した半導体電源スイッチがオン状態であるときに生じるバンド構造を示す図である。
【図９】オン抵抗とナノワイヤの密度との関係を示すグラフである。
【図１０】最大電流密度とナノワイヤの密度との関係を示すグラフである。
【図１１】図１に示した半導体電源スイッチに関して、ナノワイヤの最大密度と、ナノワイヤとゲートとの間の所定の電位差との関係を示す、グラフである。
【図１２】半導体電源スイッチを介した電流の最大密度と、ナノワイヤ密度との関係を示すグラフである。
【符号の説明】
【００６５】
１        第１実施形態
２        ソース端子
３        ドレイン端子
４        ナノワイヤ
５        ゲート
５´      ゲートバンド
５”      ゲートサブバンド
６        ゲート接続部
７        第１絶縁層
８        第２絶縁層
９        特性曲線
１０      特性曲線
１１      特性曲線
１２      特性曲線
１３      特性曲線
２０      第２実施形態
２１      トレンチ
２２      絶縁層
２３      絶縁層
２４      チューブ
Ｂ        ゲートバンドの幅
２５      第１トレンチ
２６      第２トレンチ
２７      特性曲線
２８      特性曲線
３０      第３実施形態
３１      バンドギャップ構造
３２      バンドギャップ構造
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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