(57)【要約】短チャネル効果を減少させたメモリセルを記載する。ソース領域（５４）およびドレイン領域（５６）を半導体ウェーハ（５８）中に形成する。ソース領域（５４）およびドレイン領域（５８）の間にトレンチ領域（５９）を形成する。このトレンチ領域、ソース領域およびドレイン領域の下に埋め込みチャネル領域（５２）を形成する。半導体基板のトレンチ領域中にゲート絶縁層（６０）を形成する。このゲート絶縁層は、埋め込みチャネル領域上に、およびソース領域とドレイン領域との間に形成される。埋め込みチャネル領域の上の半導体基板上に、制御ゲート層（７０）を形成する。この制御ゲート層は、ゲート絶縁層によって埋め込みチャネルから分離される。
2007524233.tif 000002
【特許請求の範囲】
【請求項１】
その表面に形成された少なくとも１つのトレンチ（５９）を有する半導体基板（５８）と、
各トレンチの底部において前記半導体基板中に形成される、第１導電型の半導体の埋め込みチャネル領域（５２）と、
各トレンチの両側上の半導体基板中に形成される、共に第２導電型の半導体のソース領域（５４）およびドレイン領域（５６）と、
前記半導体基板上に形成されるとともに、前記トレンチの前記底部および側壁に沿って形成されるゲート絶縁層（６０）と、
前記埋め込みチャネル領域上の前記ゲート絶縁層の上に形成される、制御ゲート層（７０）と、
を含む、メモリセル。
【請求項２】
前記ソース領域および前記ドレイン領域は、前記埋め込みチャネル領域上にある、請求項１記載のメモリセル。
【請求項３】
前記ゲート絶縁層の上面および前記ゲート絶縁層の底面の間の前記ゲート絶縁層の厚みは、１００〜３００オングストロームである、請求項１記載のメモリセル。
【請求項４】
前記メモリセルは、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）デバイスである、請求項１記載のメモリセル。
【請求項５】
前記ゲート絶縁層は、酸化物−窒化物−酸化物（ＯＮＯ）層である、請求項４記載のメモリセル。
【請求項６】
前記トレンチ領域内の複数の側壁領域および下面領域から前記窒化物層を絶縁するように、前記ＯＮＯ層は、前記トレンチ領域中に形成される、請求項５記載のメモリセル。
【請求項７】
前記ゲート絶縁層は、前記ソース領域および前記ドレイン領域上に広がる、請求項１記載のメモリセル。
【請求項８】
前記トレンチ領域中および前記ゲート絶縁層上に形成される、前記ソース領域および前記ドレイン領域の間に位置するフローティングゲート層（６８）と、
前記フローティングゲート層および前記制御ゲート層の間に配置されるゲート間絶縁膜（７２）と、をさらに含む、請求項１記載のメモリセル。
【請求項９】
前記ゲート絶縁層の上面および前記ゲート絶縁層の底面の間の前記ゲート絶縁層の厚みは、５０〜１５０オングストロームである、請求項８記載のメモリセル。
【請求項１０】
前記ゲート間絶縁膜は、酸化物−窒化物−酸化物（ＯＮＯ）層である、請求項８記載のメモリセル。
【請求項１１】
半導体基板（５８）中に少なくとも１つのトレンチ（５９）を形成するステップと、
各トレンチの底部における前記半導体基板中に、第１導電型の半導体の埋め込みチャネル領域（５２）を形成するステップと、
各トレンチの両側上の前記半導体基板中に、共に第２導電型の半導体のソース領域（５４）およびドレイン領域（５６）を形成するステップと、
前記半導体基板上に、前記トレンチの前記底部および側壁に沿ってゲート絶縁層（６０）を形成するステップと、
前記埋め込みチャネル領域上の前記ゲート絶縁層の上に、制御ゲート層（７０）を形成するステップと、  
を含む、メモリセルの製造方法。
【請求項１２】
前記ソース領域およびドレイン領域を形成するステップは、前記埋め込みチャネル領域上に前記ソース領域およびドレイン領域を形成するステップを含む、請求項１１記載の方法。
【請求項１３】
前記ゲート絶縁層の前記トレンチ領域中に、前記ソース領域および前記ドレイン領域の間に位置するフローティングゲート層（６８）を形成するステップと、
前記フローティングゲート層および前記制御ゲート層の間にゲート間絶縁膜（７２）を形成するステップと、をさらに含む、請求項１１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概してフラッシュメモリデバイスおよびその製造方法、より詳しくは、短チャネル効果を減少させたフラッシュメモリおよびその製造方法に関する。
【背景技術】
【０００２】
近年の集積回路の製造においては、メモリセルのような半導体デバイスをできるだけ小さく製造する傾向が広がっている。
一般的に電界効果トランジスタ（ＦＥＴ）から形成されるメモリセルは、半導体基板にＮ型またはＰ型不純物を注入することによって半導体基板の活性領域に形成される、ソースおよびドレインを含んでいる。ソースおよびドレインの間にはチャネル（または本体）領域が配置される。本体領域の上にはゲート電極が配置される。このゲート電極と本体は、ゲート絶縁層によって隔てられている。
バルク・フォーマット中（例えばシリコン基板に形成されている活性領域）、またはＳＯＩ（semiconductor-on-insulator）フォーマット中（例えば、シリコン基板上に配置される絶縁層上に配置されるシリコンフィルム中）にメモリセルを形成することができることが注目される。
【０００３】
比較的小さなダイ領域の比較的大きな回路システムを形成するため、より小さなトランジスタを製造することによってより多くのトランジスタが単一モノリシック基板上に載置できるようになるが、このダウンスケーリングにより性能が著しく下がってしまう可能性がある。
比較的短い長さのチャネルを有するＦＥＴデバイスにおいては、ＦＥＴは、短チャネル効果（ＳＣＥ）と呼ばれる多くの好ましくない電気的特性を呈する場合がある。
ＳＣＥは一般に、ゲートがチャネル領域を適切に制御していない場合に生じる。ＳＣＥは、スレショルド電圧（しきい値電圧）（Vt）のロールオフ、オフ電流（off current）（Ioff）のロールアップ、およびＤＩＢＬ（drain induced barrier lowering）を含む。物理的な寸法が減少するにつれて、ＳＣＥはより深刻になり得る。
ＳＣＥは、ＦＥＴデバイスにおいて使用される結晶質の本来的性質によるものである。
すなわち、ソース／本体とドレイン／本体における、バンドギャップおよび拡散電位は、チャネル長のリダクションのような物理的なデバイス寸法のリダクションでスケーリングすることができない。
【０００４】
ＳＣＥを最小化するのに使用される一般的な技術は、ソース／ドレイン領域の一部として拡張部を備えるＦＥＴを製造することである。この拡張部は一般的に、周知の従来技術であるＬＤＤ（lightly doped drain）技術を使用して形成される。
【０００５】
しかしながら、ＳＣＥを減少させたメモリセルのような半導体素子、およびこのような半導体素子を作るための製造技術が依然として必要とされている。
【本発明の要約】
【０００６】
上記の点から、本発明の一態様は、メモリセルに関する。このメモリセルは、その表面に形成された少なくとも１つのトレンチを有する半導体基板と、各トレンチの底部において半導体基板中に形成される、第１導電型の半導体の埋め込みチャネル領域と、各トレンチの両側上の半導体基板中に形成される、共に第２導電型の半導体のソース領域およびドレイン領域と、半導体基板上に形成されるとともに、トレンチの底部および側壁に沿って形成されるゲート絶縁層と、埋め込みチャネル領域上のゲート絶縁層の上に形成される、制御ゲート層と、を含む。  
【０００７】
本発明の第２の態様は、メモリセルの製造方法に関する。このメモリセルの製造方法は、半導体基板中に少なくとも１つのトレンチを形成するステップと、各トレンチの底部における前記半導体基板中に、第１導電型の半導体の埋め込みチャネル領域を形成するステップと、各トレンチの両側上の前記半導体基板中に、共に第２導電型の半導体のソース領域およびドレイン領域を形成するステップと、前記半導体基板上に、前記トレンチの前記底部および側壁に沿ってゲート絶縁層を形成するステップと、前記埋め込みチャネル領域上の前記ゲート絶縁層の上に、制御ゲート層を形成するステップと、を含む。
【０００８】
本発明の他の目的、構成および利点は、以下の詳細な説明から明らかになるであろう。しかしながら、詳細な説明および特定の例が本発明の好ましい実施形態を示す一方でこれらは単なる例示であり、本発明に反しない様々な変更が当然行なわれ得ることを理解すべきである。
以下、添付の図面とともに本発明を詳細に説明する。図面においては、類似する要素には類似する参照番号が付されている。
【発明を実施するための最良の形態】
【０００９】
図１Ａは、本発明の実施形態によるメモリセル５０を示している。メモリセル５０は、Ｎ型導電ソース領域５４およびＮ型導電ドレイン領域５６の下に配置された、軽くドープされた、埋め込み（recessed）Ｐ型導電チャネル領域５２を含んでいる。
ソース領域５４およびドレイン領域５６は、ウェーハ５８の表面から埋め込みチャネル領域５２まで広がる。
トレンチ領域５９は、埋め込みチャネル領域５２上、およびソース領域５４とドレイン領域５６との間の基板中に形成される。
ゲート絶縁層６０は、トレンチ領域５９の底部および側壁に沿って形成される。したがってゲート絶縁層６０は、例えば図１Ａに示すように、トレンチ領域５９の「トレンチ形状」を維持する。
このゲート絶縁層６０は、例えばSiO2を含んでいる。
【００１０】
例えばポリシリコン・フローティングゲート層のようなフローティングゲート層６８は、ゲート絶縁層６０上に配置される。
フローティングゲート層６８はトレンチ領域５９中に存在する。このフローティングゲート層６８上には、例えばポリシリコン制御ゲートのような制御ゲート層７０がある。
ゲート間絶縁膜７２は、制御ゲート層７０とフローティングゲート層６８との間に設けられている。これによりフローティングゲート層６８から制御ゲート層７０が分離される。
ある実施形態の一例においては、ゲート間絶縁膜は酸化物−窒化物−酸化物（ＯＮＯ）層である。
ＯＮＯからなるゲート絶縁層は、当業者に周知であり、ここには詳細に記載しない。
図１Ｂは、上層の二酸化シリコン層７２ａと下層の二酸化シリコン層７２ｃとの間にはさまれたシリコン窒化物層７２ｂを含んでいるＯＮＯ層７２を簡潔に示す図である。
【００１１】
メモリセル５０はバルクシリコン基板上にインプリメントされているが、本発明はまた、例えばＳＯＩ技術を使用してインプリメントされてもよいことを当業者は理解するであろう。
【００１２】
当業者に公知のように、ＦＥＴ（例えばメモリセル）がダウンスケールされるにつれて、ＦＥＴのチャネル長は長さにおいて減少し、このＦＥＴは、短チャネル効果（ＳＣＥ）として知られている好ましくない電気的特性を呈する。
【００１３】
ＳＣＥは、望まれない現象であり、この現象においては、チャネル長が減少するにつれてドレイン電圧によって影響を受ける領域がゲート電極の真下を覆う領域にまで増加し、半導体基板表面の電圧を下げ、スレショルド電圧を変動（降下）させ、実際のチャネル長を減少させてしまう。
ＳＣＥは、デバイスの物理的寸法、特にＦＥＴチャネル長がスケールダウンするにつれて、より深刻になる。
この結果は、接合部におけるバンドギャップおよび拡散電位は（シリコンのような）結晶質の本来的性質（内部定数）であるという事実、およびデバイス寸法におけるさらなるリダクションでスケーリングできないという事実によるものである。
【００１４】
ＳＣＥが深刻になると、もはやゲート電圧によってドレイン電流を制御することができない。これは、ソースおよびドレイン間の漏れ電流を増加させることとなる、いわゆるパンチスルー現象によるものである。パンチスルー現象はこのように、例えばメモリセルの転送ゲートにおけるメモリ保持能力の低下を引き起こす。
【００１５】
同様にスケーリングされたデバイス同士を比較する場合、本発明の埋め込みチャネル領域５２により、従来の構成よりもチャネル長を増加することができるので、ＳＣＥが減少する。
特に、本発明の埋め込みチャネル領域５２は、ソース領域５４とドレイン領域５６との間の距離に制限されない。
より明確には、チャネル領域５２はソース領域５４およびドレイン領域５６より下にあるので、チャネル領域５２はソース領域５４およびドレイン領域５６の境界を越えて伸びることができる（例えば、ソース領域およびドレイン領域の下に実質的に「Ｕ」字型のチャネルを形成する）。
【００１６】
図３Ａないし図３Ｇの断面図についての図２のフローチャート１００は、メモリセル５０を製造するための例示的な処理ステップが示している。
このプロセスは、半導体材料の層５８を提供するステップから開始する（ステップ１０２）。
図３Ａに示すように、ソース領域５４およびドレイン領域５６を半導体ウェーハ５８中に形成する（ステップ１０４）。ソース領域５４およびドレイン領域５６を形成する一般的な方法は、ソース・ドレイン・チャネル・マスクで半導体ウェーハ５８の上面領域を覆い、N+ソース領域５４およびN+ドレイン領域５６を提供すべく、N+ドーパントを注入することを含んでいる。ソース領域５４およびドレイン領域５６を活性化すべく、急速熱アニーリング（ＲＴＡ）を実行することができる。
このような、ソース領域５４およびドレイン領域５６を形成するためのドーパントの注入および活性化のプロセスは、集積回路の製造分野におおける当業者に周知である。
Ｐチャネルメモリセルについて記載したが、当業者であれば、このメモリセルが単なる例示であり、Ｎチャネルおよび（または）Ｐチャネルデバイスの双方をウェーハ５８上に形成することができることを認識するであろう。
【００１７】
図３Ｂに示すように、それぞれのソース領域５４およびドレイン領域５８の間にトレンチ５９を形成する（ステップ１０６）。
例えば、トレンチ５９に対応する領域を定義し露出させるべく、ウェーハ５８の表面上に窒化シリコンマスクを形成することにより、シリコンデバイス層をエッチングする。
その後、ウェーハ５８の上面に窒化シリコン層をたい積することにより窒化シリコン層を形成し、メモリセル上に窒化シリコンマスクを形成すべく、従来のフォトリソグラフィ技術を使用してこの窒化シリコンをパターン化およびエッチングする。
マスクされた後、臭化水素（Hbr）のようなエッチング化合物を用いる異方性エッチングにより、これらの領域中にトレンチ５９がエッチングされる。
【００１８】
トレンチ領域５９の底面および側壁に沿ってゲート絶縁層６０を形成する（ステップ１１０）。図３Ｃに示すように、各ゲート絶縁層６０は、それぞれのトレンチ領域５９のトレンチ形状を維持する。
これらのゲート絶縁層は、５０オングストロームから１５０オングストロームのオーダの厚みを有しており、例えば、二酸化シリコンを用いて形成される。ある実施形態の一例では、ゲート絶縁層の厚みは約１００オングストロームである。
ゲート絶縁層６０を生成するための従来技術は、SiH4またはTEOSのような化合物を使用し、二酸化シリコンを形成すべくこのような化合物を酸化させるために熱酸化を実行することを含んでいる。また、当業者に周知の他の技術を使用してもよい。
【００１９】
図３Ｄに示すように、フローティングゲート６８を形成する（ステップ１１２）。このフローティングゲート６８は、トレンチ領域５９中に形成される。また、各フローティングゲート６８はそれぞれのトレンチ領域５９のほとんどすべてを塞いでいる。
例えば、フローティングゲートは一般的に、ゲート絶縁層の露出面上にドープされたポリシリコンの共形層をたい積することにより形成される。
ドープされたポリシリコン層は一般的に、従来の化学蒸着法（ＣＶＤ）またはプラズマＣＶＤ（plasma enhanced chemical vapor deposition）またはこれらに類するものを使用して形成される。
フローティングゲート層５９はその後、ウェーハ５８の表面から選択的に除去される。
【００２０】
図３Ｅに示すように、ゲート間絶縁膜７２を形成する（ステップ１１４）。上述したように、ゲート間絶縁膜７２は、ある実施形態の一例においてはＯＮＯ層であり、二酸化シリコンの下層フィルム７２ｃ、窒化シリコンの中層フィルム７２ｂ、および二酸化シリコンの上層フィルム７２ａのような、複数の多くのフィルムを含んでいる。
ＯＮＯ層７２は、従来のたい積技術を使用して、フローティングゲート６８上に形成される。例えば、シリコン窒化物層７７ｂは、約４０〜８０オングストロームの厚みに形成される。例えば、上層の二酸化シリコン層が約３０〜７０オングストロームの厚みに形成されている一方、下層の二酸化シリコン層７２ｃが約３０〜７０オングストロームの厚みに形成される。
従来認識されるように、ＯＮＯ層７２は、フローティングゲート層６８上に第１二酸化シリコンフィルムを形成し、この二酸化シリコン上に窒化シリコンのフィルムをたい積し、その後、この窒化シリコンのフィルム上に第２二酸化シリコンフィルムをたい積することを含んだ３つの段階プロセスによって形成することができる。
【００２１】
図３Ｆに示すように、制御ゲート層７０を形成する（ステップ１１６）。
制御ゲート層７０の形成は、当業者に公知のように、低圧化学蒸着法を使用して、ゲート間絶縁膜７２の表面にポリシリコン材料層をたい積するステップを含む。
【００２２】
図３Ｇに示すように、ゲートスタック７４を形成する（ステップ１１８）。
所望の位置にゲートスタック７４を形成すべく、例えば周知のフォトリソグラフィおよび選択エッチング方法によって制御ゲート層７０およびゲート間絶縁膜７２を選択的に除去する。
適したエッチング方法の一例は、適切なエッチャントを使用したリアクティブイオンエッチング（ＲＩＥ）である。ステップ１１８において、当該技術分野において知られている種々様々な他の適切なゲート構造を形成することができることが認識されるであろう。
【００２３】
ゲート７０の生成により、チャネル領域５２が定義される。このチャネル領域５２は、例えば図３Ｇに示すように、メモリセル５０のドレイン領域５６およびソース領域５４の下に形成される。チャネル領域５２は、ゲート７０の仕事関数によって制御される。
【００２４】
図示しないが、最後の処理ステップを実行する（ステップ１２０）。例えば、メモリセル５０に対する電気的接続を確立する電極コンタクトを形成する。
メモリセル５０は、制御ゲート７０に対する電気的接続を確立すべく、ゲート電極コンタクトを形成することができる。必要な場合、ソースおよびドレインコンタクトもまた提供することができる。
キャップ（または不動態化）層、ビア、コンダクタライン、およびウェーハ５８上に形成されたデバイスを相互に接続する他の適切なコンポーネントのような他のコンポーネントもまた提供することができる。
【００２５】
上述した実施形態は、半導体基板内の埋め込みチャネル領域を有するメモリセルを中心に説明した。
より詳しくは、本実施形態は、ソース領域およびドレイン領域の下に形成される埋め込みチャネル領域を利用するメモリセルを実装する。
この埋め込みチャネルは、従来のチャネルデザインを実装する同様にスケーリングされたデバイスと比較した場合、より長いチャネル領域を有するものとすることができるので、ＳＣＥを減少させる。
【００２６】
このようなメモリセル５０は、制御ゲート７０に正電圧（約２０ボルト）を印加し、ソース領域５４を接地し、ドレイン領域５６をソース領域５４よりも高い所定の電位に接続することによって、プログラムされる。
その結果、ゲート絶縁層６０にかかる強電界によって「ファウラー・ノルドハイム・トンネリング」と呼ばれる現象が生じる。
このプロセスの間、コアのセルの埋め込みチャネル領域５２内の電子がゲート絶縁層をトンネリングして通りぬけてフローティングゲート６８に入り、フローティングゲート内に捕獲される。これは、フローティングゲートがゲート間絶縁膜７２とゲート絶縁層６０とに囲まれているからである。
あるいは、正電圧をドレイン領域５６に印加し、ソース領域５４を接地する。
したがって、横方向の電界（lateral filed）は、ソース領域からドレイン領域への電子を加速するように形成される。
これらの電子がドレイン領域に近づき、チャネルホットエレクトロンになるにつれて、これらの電子はエネルギーを得る。
一方、正電圧（約７〜１０ボルト）を制御ゲート７０に印加すると、垂直方向の電界は、酸化シリコンのバリアを超えてフローティングゲート６８に飛ぶように、ドレイン領域５６近辺のホットエレクトロンを引きつけるように形成される。
捕獲された電子に起因して、セルのスレショルド電圧が上昇する。捕獲された電子によるセルのスレショルド電圧（よって、チャネルのコンダクタンス）の変化こそが、セルのプログラムを可能にしているものである。
【００２７】
メモリセル５０を消去するためには、正電圧（８〜１０ボルト）をソース領域５４に印加し、制御ゲート７０を負電位（−１０〜−８ボルト）に保持する一方、ドレイン領域５６をフローティングしておいてよい。
このような条件下において、フローティングゲート６８とソース領域５４の間のゲート絶縁層６０に電界がかかる。
フローティングゲートに捕獲されている電子は、ソース領域（またはチャネル領域）を被覆しているフローティングゲートの部分に向かって流れ、集積し、ゲート絶縁層を通ったファウラー・ノルドハイム・トンネリングの方法によって、フローティングゲートからソース領域に引き抜かれる。
電子がフローティングゲートから取り除かれると、セルは消去される。
【００２８】
メモリセル５０を読み出す従来技術は、読み出し電圧を制御ゲート７０に印加し（３〜５ボルト）するとともにドレイン領域５６に印加し（０．１〜１ボルト、一般的には０．５ボルト）、ソース領域５４を接地する。
これはプログラミングの方法と似ているが、読み込みの間にはプログラミングの間より低いレベルの電圧が印加される点で相違する。
フローティングゲートが導電性であるので、捕獲された電荷は、フローティングコンダクタ全体にわたり、均等に分散する。
よって、プログラムされたデバイスにおいては、スレショルド値はチャネル全体において高い。また、読み込みプロセスは対称になる。
このことは、ドレインに電圧が印加されていても印加されていなくても、ソースが接地されていてもいなくても変わらない。
【００２９】
図４Ａは、本発明の他の実施形態によるメモリセル１５０を示している。メモリセル１５０はシリコン−酸化物−窒化物−酸化物（ＳＯＮＯＳ）デバイスであり、Ｎ型導電ソース領域１５４およびＮ型導電ドレイン領域１５６の下に配置された、軽くドープされた、Ｐ型導電性チャネル領域１５２を含んでいる。
ソース領域１５４およびドレイン領域１５６は、ウェーハ１５８の表面から埋め込みチャネル領域１５２まで広がる。
トレンチ領域１５９は、埋め込みチャネル領域１５２上、およびソース領域１５４とドレイン領域１５６との間の基板中に形成される。
ゲート絶縁層１６０は、トレンチ領域１５９の底部および側壁に沿って形成される。したがってゲート絶縁層１６０は、例えば図４Ａに示すように、トレンチ領域１５９の「トレンチ形状」を維持する。
このゲート絶縁層１６０は、例えば１００オングストロームから３００オングストロームのオーダの厚みを有している。
【００３０】
図４Ｂに示すように、ゲート絶縁層１６０は、２つの絶縁層１６０ａ、１６０ｃ、および電荷捕獲（charge trapping）層１６０ｂを含んでいる。
ある実施形態の一例においては、ゲート絶縁層１６０はＯＮＯ層である。
ゲート絶縁層１６０は、絶縁層１６０ａ、１６０ｃが電荷捕獲層１６０ｂを絶縁し、ゲート絶縁層１６０の上側および下側の双方を絶縁するように、トレンチ領域１５９中に形成される。
例えば、トレンチ領域１５９の下面１５９ａに沿って、各層１６０ａ、１６０ｂ、１６０ｃは実質的に下面１５９ａに平行である。ゲート絶縁層１６０がトレンチ領域１５９の側壁１５９ｂに沿って形成されるので、各層１６０ａ、１６０ｂ、１６０ｃは、側壁１５９ｂと実質的に平行である。
ソース接合部１６４およびドレイン接合部１６６においては、各層１６０ａ、１６０ｂ、１６０ｃはウェーハ１５８の上面と実質的に平行に形成される。
さらに、電荷捕獲層１６０ｂがソース領域１５４およびドレイン領域１５６と接続しないようにするために、ゲート絶縁層１６０はメモリセル１５０のドレイン領域１５６およびソース領域１５４上に広がる。
【００３１】
例えばポリシリコン制御ゲート層のような制御ゲート層１７０が、ゲート絶縁層１６０上に配置される。
制御ゲート層１７０は、ソース領域１５４およびドレイン領域１５６の間のゲート絶縁層１６０によって形成されたトレンチ領域１５９内およびその上に存在する。
【００３２】
メモリセル１５０はバルクシリコン基板上にインプリメントされているが、本発明はまた、例えばＳＯＩ技術を使用してインプリメントされてもよいことを当業者は理解するであろう。
【００３３】
上述したように、ＦＥＴ（例えばメモリセル）がダウンスケールされるにつれて、ＦＥＴのチャネル長は長さにおいて減少し、このＦＥＴは、短チャネル効果（ＳＣＥ）として知られている好ましくない電気的特性を呈する。
【００３４】
同様にスケーリングされたデバイス同士を比較する場合、本発明の埋め込みチャネル領域１５２により、従来の構成よりもチャネル長を増加することができるので、ＳＣＥが減少する。
特に、本発明の埋め込みチャネル領域１５２は、ソース領域１５４とドレイン領域１５６との間の距離に制限されていない。
より明確には、埋め込みチャネル領域１５２はソース領域１５４およびドレイン領域１５６より下にあるので、チャネル領域１５２はソース領域１５４およびドレイン領域１５６の境界を越えて伸びることができ、「Ｕ」字型チャネルを形成することができる。このように、同様にスケーリングされた従来の構成よりも、より長いチャネルが生成される。
【００３５】
図６Ａないし図６Ｅの断面図についての図５のフローチャート２００は、メモリセル１５０を製造するための例示的な処理ステップが示している。
このプロセスは、半導体材料の層１５８を提供するステップから開始する（ステップ２０２）。
図６Ａに示すように、ソース領域１５４およびドレイン領域１５６を半導体ウェーハ１５８中に形成する（ステップ２０４）。ソース領域１５４およびドレイン領域１５６を形成する一般的な方法は、ソース・ドレイン・チャネル・マスクで半導体ウェーハ１５８の上面領域を覆い、N+ソース領域１５４およびN+ドレイン領域１５６を提供すべく、N+ドーパントを注入することを含んでいる。ソース領域１５４およびドレイン領域１５６を活性化すべく、急速熱アニーリング（ＲＴＡ）を実行することができる。
このような、ソース領域１５４およびドレイン領域１５６を形成するためのドーパントの注入および活性化のプロセスは、集積回路の製造分野におおける当業者に周知である。
Ｐチャネルメモリセルについて記載したが、当業者であれば、このメモリセルが単なる例示であり、Ｎチャネルおよび（または）Ｐチャネルデバイスの双方をウェーハ５８上に形成することができることを認識するであろう。
【００３６】
図６Ｂに示すように、それぞれのソース領域１５４およびドレイン領域１５８の間にトレンチ領域１５９を形成する（ステップ２０６）。
例えば、トレンチ領域１５９に対応する領域を定義し露出させるべく、ウェーハ１５８の表面上に窒化シリコンマスクを形成することにより、シリコンデバイス層をエッチングする。
その後、ウェーハ１５８の上面に窒化シリコン層をたい積することにより窒化シリコン層を形成し、メモリセル上に窒化シリコンマスクを形成すべく、従来のフォトリソグラフィ技術を使用してこの窒化シリコンをパターン化およびエッチングする。
マスクされた後、臭化水素（Hbr）のようなエッチング化合物を用いる異方性エッチングにより、これらの領域中にトレンチ１５９がエッチングされる。
【００３７】
ゲート絶縁層１６０を形成する（ステップ２１０）。
図６Ｃに示すように、ゲート絶縁層１６０は、トレンチ領１５９の形状に一致するように形成される。
さらにこのゲート絶縁層は、ソース領域およびドレイン領域１５６上に形成され得る。
ある実施形態の一例においては、このゲート絶縁層はＯＮＯ層１６０を使用して形成される。
このＯＮＯ層１６０は、従来のたい積技術を使用して、約１００〜３００オングストロームの厚みに形成される。シリコン窒化物層１６０ｂは、約４０〜１００オングストロームの厚みに形成される。
例えば、上層の二酸化シリコン層１６０ａが約４０〜１００オングストロームの厚みに形成されている一方、下層の二酸化シリコン層１６０ｃが約３０〜１００オングストロームの厚みに形成される。
従来認識されているように、ＯＮＯ層１６０は、第１二酸化シリコンフィルムを形成し、この二酸化シリコン上に窒化シリコンのフィルムをたい積し、その後、この窒化シリコンのフィルム上に第２二酸化シリコンフィルムをたい積することを含んだ３つの段階プロセスによって形成することができる。
他の実施形態においては、窒化物層上の第２酸化物は、例えばAl2O3のような高誘電率（High-k）材料と置換することができる。
ここでは、「スタンダード高誘電率材料」は、１０より下の比誘電率を有する材料または材料のスタックを意味し、「高誘電率材料」は、約１０以上の比誘電率を有する材料または材料のスタックを意味する。
【００３８】
図６Ｄに示すように、制御ゲート層１７０を形成する（ステップ２１２）。
制御ゲート層１７０は残りのトレンチ領域１５９のすべてを実質的に塞ぎ、ウェーハ１５８の表面上に広がり得る。
制御ゲート層１７０の形成は、当業者に周知のように、例えば低圧化学蒸着法を使用して、ゲート絶縁層１６０の表面にポリシリコン材料層をたい積するステップを含む。
【００３９】
図６Ｅに示すように、ゲートスタック１７４を形成する（ステップ２１４）。
所望の位置にゲートスタック１７４を形成すべく、例えば周知のフォトリソグラフィおよび選択エッチング方法によって制御ゲート層１７０およびゲート絶縁層１５９を選択的に除去することができる。
適したエッチング方法の一例は、適切なエッチャントを使用したリアクティブイオンエッチング（ＲＩＥ）である。ステップ２１４において、当該技術分野において知られている種々様々な他の適切なゲート構造を形成することができることが認識されるであろう。
【００４０】
ゲート１７０の生成により、チャネル領域１５２が定義される。このチャネル領域１５２は、例えば図６Ｅに示すように、メモリセル１５０のドレイン領域１５６およびソース領域１５４の下に形成される。チャネル領域１５２は、ゲート１７０の仕事関数によって制御される。
【００４１】
図示しないが、最後の処理ステップを実行する（ステップ２１６）。例えば、メモリセル１５０に対する電気的接続を確立する電極コンタクトを形成する。
メモリセル１５０は、制御ゲート１７０に対する電気的接続を確立すべく、ゲート電極コンタクトを形成することができる。必要な場合、ソースおよびドレインコンタクトもまた提供することができる。
キャップ（または不動態化）層、ビア、コンダクタライン、およびウェーハ１５８上に形成されたデバイスを相互に接続する他の適切なコンポーネントのような他のコンポーネントもまた提供することができる。
【００４２】
上述した実施形態は、半導体基板内の埋め込みチャネル領域を有するメモリセルを中心に説明した。
より詳しくは、本実施形態は、ソース領域およびドレイン領域の下に形成される、埋め込みチャネル領域を利用するメモリセルを実装する。
この埋め込みチャネルは、従来のチャネルデザインを実装する、同様にスケーリングされたデバイスと比較してより長いチャネル領域を有するものとすることができるので、ＳＣＥを減少させる。
【００４３】
埋め込みチャネル１５２の長さに沿ってソース領域１５４（またはドレイン領域）からの電子を増進させる垂直電界および横電界を生成する電圧をゲート１７０に印加（７〜１０ボルト）し、ドレイン領域１５６（またはソース領域）に印加（４〜６ボルト）することによって、メモリセル１５０をプログラムする。
電子がチャネルに沿って移動するにつれて、これらの電子のうちのいくつかは、底部の二酸化シリコン層１６０ｃのポテンシャルバリアを飛び越えるのに十分なエネルギーを獲得し、シリコン窒化物層１６０ｂ中に捕獲されるようになる。
捕獲された電荷の領域の下のソース領域１５４またはドレイン領域１５６付近のチャネルの部分のスレショルド電圧は、より多くの電子が窒化物層１６０ｂに注入されるにつれて増加する。
【００４４】
メモリセル１５０は、ゲート１７０に負電位（−８〜−４ボルト）を印加すると同時にドレイン領域１５６に正電位（４〜８ボルト）を印加することによって消去することができる。
ドレイン領域の近くで曲げられたバンドは、その領域中およびゲートとドレイン電圧によって設立された垂直電界の下にホットホールを生成する。これらのホットホールは、酸化物バリアを飛び越え、プログラミング動作中にそこに捕獲された電子を電気的に中性化すべく、窒化物ストレージ層中に捕獲されるようになる。
【００４５】
メモリセル１５０を読み出す従来技術は、読み出し電圧を制御ゲート１７０に印加（３〜５ボルト）するとともにドレイン領域１５６に印加し（１〜２ボルト、）、ソース領域１５４を接地することである。
これはプログラミングの方法と似ているが、読み込みの間にはプログラミングの間より低いレベルの電圧が印加される点で相違する。
電荷捕獲層が非導電性であるので、捕獲された電荷は、ドレイン領域またはソース領域の近くに集中する。よって、１つのセルに２ビットを格納することができる。
プログラムされたデバイスにおいては、このようにスレショルド値はソース領域またはドレイン領域のいずれかにおいて高い。
ドレイン領域またはソース領域の一方に適切な読み出し電圧を印加することによって、２つのビットはそれぞれ読み出すことができる。
【００４６】
本発明の特定の実施形態が詳細に記載したが、本発明はこの範囲に制限されず、すべての変更例、変形例、および添付した請求項の趣旨および用語内の等価物をすべて含んでいることが理解される。
【図面の簡単な説明】
【００４７】
【図１Ａ】本発明の実施形態による埋め込みチャネルを有するメモリセル（フローティングゲート型）の断面図。
【図１Ｂ】図１Ａに示される実施形態によるゲート間絶縁膜の酸化物−窒化物−酸化物（ＯＮＯ）層を示す断面図。
【図２】図１Ａに示される実施形態によるメモリセルの製造における例示的な処理ステップを示すフローチャート。
【図３Ａ】図１Ａに示される実施形態によるメモリセルの製造における１ステップを示す断面図。
【図３Ｂ】図１Ａに示される実施形態によるメモリセルの製造における１ステップを示す断面図。
【図３Ｃ】図１Ａに示される実施形態によるメモリセルの製造における１ステップを示す断面図。
【図３Ｄ】図１Ａに示される実施形態によるメモリセルの製造における１ステップを示す断面図。
【図３Ｅ】図１Ａに示される実施形態によるメモリセルの製造における１ステップを示す断面図。
【図３Ｆ】図１Ａに示される実施形態によるメモリセルの製造における１ステップを示す断面図。
【図３Ｇ】図１Ａに示される実施形態によるメモリセルの製造における１ステップを示す断面図。
【図４Ａ】本発明の他の実施形態による埋め込みチャネルを有するメモリセル（ミラービット型）の断面図。
【図４Ｂ】図４Ａに示される実施形態によるゲート絶縁層の酸化物−窒化物−酸化物（ＯＮＯ）層を示す断面図。
【図５】図４Ａに示される実施形態によるメモリセルの製造における例示的な処理ステップを示すフローチャート。
【図６Ａ】図４Ａに示される実施形態によるメモリセルの製造における１ステップを示す断面図。
【図６Ｂ】図４Ａに示される実施形態によるメモリセルの製造における１ステップを示す断面図。
【図６Ｃ】図４Ａに示される実施形態によるメモリセルの製造における１ステップを示す断面図。
【図６Ｄ】図４Ａに示される実施形態によるメモリセルの製造における１ステップを示す断面図。
【図６Ｅ】図４Ａに示される実施形態によるメモリセルの製造における１ステップを示す断面図。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【手続補正書】
【提出日】平成17年8月5日(2005.8.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
その表面に形成された少なくとも１つのトレンチ（５９）を有する半導体基板（５８）と、
各トレンチの底部において前記半導体基板中に形成される、第１導電型の半導体の埋め込みチャネル領域（５２）と、
各トレンチの両側上の半導体基板中に形成される、共に第２導電型の半導体のソース領域（５４）およびドレイン領域（５６）であって、実質的に前記トレンチの底部まで広がるソース領域（５４）およびドレイン領域（５６）と、
前記半導体基板上に形成されるとともに、前記トレンチの前記底部および側壁に沿って形成されるゲート絶縁層（６０）と、
前記埋め込みチャネル領域上の前記ゲート絶縁層の上に形成される、制御ゲート層（７０）と、
を含む、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）メモリセル。
【請求項２】
前記ゲート絶縁層の上面および前記ゲート絶縁層の底面の間の前記ゲート絶縁層の厚みは、１００〜３００オングストロームである、請求項１記載のメモリセル。
【請求項３】
前記トレンチ領域内の複数の側壁領域および下面領域から前記窒化物層を絶縁するように、前記ＯＮＯ層は、前記トレンチ領域中に形成される、請求項１記載のメモリセル。
【請求項４】
前記ゲート絶縁層は、前記ソース領域および前記ドレイン領域上に広がる、請求項１記載のメモリセル。
【請求項５】
前記半導体基板は、シリコン・オン・インシュレータ（ＳＯＩ）半導体基板である、請求項１記載のメモリセル。
【請求項６】
前記半導体基板は、バルクシリコン半導体基板である、請求項１記載のメモリセル。
【請求項７】
前記ゲート絶縁層は、スタンダード高誘電率材料からなる、請求項１記載のメモリセル。
【請求項８】
前記ゲート絶縁層は、高誘電率材料からなる、請求項１記載のメモリセル。
【請求項９】
前記高誘電率材料は、Al2O3である、請求項８記載のメモリセル。
【請求項１０】
半導体基板（５８）の表面に少なくとも１つのトレンチ（５９）を形成するステップと、
各トレンチの底部における前記半導体基板中に、第１導電型の半導体の埋め込みチャネル領域（５２）を形成するステップと、
各トレンチの両側上の前記半導体基板中に、共に第２導電型の半導体のソース領域（５４）およびドレイン領域（５６）であって、実質的に前記トレンチの底部まで広がるソース領域（５４）およびドレイン領域（５６）を形成するステップと、
前記半導体基板上に、前記トレンチの前記底部および側壁に沿ってゲート絶縁層（６０）を形成するステップと、
前記埋め込みチャネル領域上の前記ゲート絶縁層の上に、制御ゲート層（７０）を形成するステップと、  
を含む、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）メモリセルの製造方法。
【国際調査報告】
2007524233.tif 000021
2007524233.tif 000022