(57)【要約】【課題】ＩＣデバイスの通常の最大電圧定格よりも高い電圧において、より広い電圧レンジで作動できるゲートドライバーを提供する。【解決手段】  簡単で、低コストのゲートドライバー、およびバイアス回路は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのような構成部品の通常の部品のブレークダウン電圧を超える、より広い作動電圧レンジを可能にしている。回路を実現するために、バルクおよびＰタイプの基板として、エピタキシャル層を備えるＣＭＯＳプロセスを使用する。【選択図】図８
2007538475.tif 000002
【特許請求の範囲】
【請求項１】
各々が、それぞれの対をなすメインターミナルを有する第１および第２半導体デバイスを備え、前記デバイスのメインターミナルが、直列に接続され、ハーフブリッジを形成しており、前記接続ポイントに出力ドライブ信号が供給され、更に各デバイスは、それぞれの制御ターミナルを有し、この制御ターミナルは、制御信号を受信するように共に接続されており、
電源電圧を受けるメインターミナル、前記第１デバイスに直列に接続された別のメインターミナル、およびバイアス電圧を受けるための制御ターミナルを有する第３半導体デバイスを備え、前記第３デバイスは、前記電源電圧が前記第１および第２デバイスにフルに印加されるのを防止するよう、前記電源電圧を可変低下させるための前記バイアス電圧によって制御可能である、ドライブ回路のための出力ステージ。
【請求項２】
前記第１デバイスと第２デバイスと第３デバイスとは、１つの半導体チップ内に集積化されている、請求項１記載のドライブ回路のための出力ステージ。
【請求項３】
前記第１デバイスおよび第２デバイスは、低電圧側ウェル内に形成されており、前記第３デバイスは、前記チップの高電圧側ウェル内に形成されている、請求項２記載のドライブ回路のための出力ステージ。
【請求項４】
前記デバイスは、前記第１導電性タイプである基板上に形成された第１導電性タイプのエピタキシャル層内に形成されている、請求項２記載のドライブ回路のための出力ステージ。
【請求項５】
前記第１デバイスと第２デバイスとは、相補的な導電性タイプとなっている、請求項２記載のドライブ回路のための出力ステージ。
【請求項６】
前記第１デバイスと第２デバイスとは、同一の導電性タイプとなっている、請求項２記載のドライブ回路のための出力ステージ。
【請求項７】
前記第３デバイスも、前記同一の導電性タイプとなっている、請求項６記載のドライブ回路のための出力ステージ。
【請求項８】
前記電源電圧を受ける第１メインターミナル、および前記第３デバイスの前記制御ターミナルに前記バイアス電圧を供給する第２メインターミナルを有する第４半導体デバイスと、
一端が前記第３デバイスの制御ターミナルに接続されており、他端が共通ポイントに接続されている分圧器と、
前記分圧器の出力を受ける正の入力、および前記共通ポイントを基準とする基準電圧を受けるための負の入力端を有するエラー増幅器とを備え、
前記エラー増幅器は、第５半導体デバイスの制御ターミナルを、ドライブする出力端を有し、前記第５デバイスのメインターミナルは、前記第４デバイスの制御ターミナルに接続されており、前記第５デバイスの他のメインターミナルは、前記共通ポイントに接続されており、
更に、前記電源電圧入力端と前記第５デバイスの制御ターミナルとの間に接続された抵抗器を備える、前記半導体チップ内に集積化されたバイアス回路を更に備えている、請求項２記載のドライブ回路のための出力ステージ。
【請求項９】
前記バイアス回路は、次の式
【数１】
2007538475.tif 000005
（ここでＶREFは、前記基準電圧であり、Ｒ１およびＲ２は、前記分圧器の２つの抵抗である）によって決定されるバイアス電圧を発生するようになっている、請求項８記載のドライブ回路のための出力ステージ。
【請求項１０】
前記第２半導体デバイスの他方のメインターミナルは、前記共通ポイントに接続されている、請求項８記載のドライブ回路のための出力ステージ。
【請求項１１】
電源電圧を受ける第１メインターミナル、およびバイアスターミナルにバイアス電圧を供給する第２メインターミナルを有する第１半導体デバイスと、
一端が前記第３デバイスの制御ターミナルに接続されており、別の端部が共通ポイントに接続されている分圧器と、
前記分圧器の出力を受ける正の入力端と、前記共通ポイントを基準とする基準電圧を受けるための負の入力端とを有するエラー増幅器とを備え、
前記エラー増幅器は、第５半導体デバイスの制御ターミナルをドライブする出力端を有し、前記第５デバイスのメインターミナルは、前記第４デバイスの制御ターミナルに接続されており、前記第５デバイスの他のメインターミナルは、前記共通ポイントに接続されており、
更に、前記電源電圧入力端と前記第５デバイスの制御ターミナルとの間に接続された抵抗器を有し、前記半導体チップ内に集積化されたバイアス回路を更に備える、半導体チップに集積化されたバイアス回路。
【請求項１２】
前記バイアス回路は、次の式
【数２】
2007538475.tif 000006
（ここでＶREFは、前記基準電圧であり、Ｒ１およびＲ２は、前記分圧器の２つの抵抗である）によって決定されるバイアス電圧を発生する、請求項１１記載のバイアス回路。
【請求項１３】
前記エラー増幅器は、オペアンプを含む、請求項１１記載のバイアス回路。
【請求項１４】
前記エラー増幅器は、コンパレータを含む、請求項１１記載のバイアス回路。
【請求項１５】
各々がそれぞれの対のメインターミナルを有する第１および第２半導体デバイスを備え、前記デバイスの各々のメインターミナルは、直列に接続され、ハーフブリッジを形成しており、前記接続ポイントに出力ドライブ信号が供給され、各デバイスは、更にそれぞれの制御ターミナルを有し、これら制御ターミナルは、制御信号を受信するように共に接続されている、ドライブ回路の出力ステージの電圧作動レンジを広くするための方法であって、
前記出力ステージのための電源電圧を受けるメインターミナル、前記第１デバイスと直列に接続された別のメインターミナル、およびバイアス電圧を受けるための制御ターミナルを有する第３半導体デバイスを設けるステップと、
前記第１および第２デバイスに前記電源電圧がフルに印加されるのを防止するよう、前記電源電圧を可変的に低下させるよう、前記バイアス電圧を調節することにより、前記第３デバイスを制御するステップを備える、ドライブ回路の出力ステージの電圧作動レンジを広くするための方法。
【請求項１６】
前記バイアス電圧を調節することにより、前記第３デバイスの両端での電圧低下分を調節するステップを更に備える、請求項１５記載の方法。
【請求項１７】
前記バイアス電圧を調節し、前記出力ドライブ信号の電圧を調節するステップを備える、請求項１５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴまたはＩＧＢＴのゲートをドライブするための回路に関し、より詳細には、広範な、高い作動電圧レンジを提供するバイアス回路を備える集積ゲートドライバー出力ステージに関する。
【背景技術】
【０００２】
図１は、ディスクリートＭＯＳＦＥＴ、またはＩＧＢＴのゲートをドライブするためのＭＯＳＦＥＴのＭ１００およびＭ２００を備える従来のＣＭＯＳプッシュプル出力ステージを示す。
【０００３】
図２は、ディスクリートＭＯＳＦＥＴ、またはＩＧＢＴのゲートをドライブするためのＭＯＳＦＥＴのＭ１００およびＭ２００を備える従来のＮＭＯＳトーテムポール出力ステージを示す。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１および図２に示されている回路の最大作動電圧は、Ｍ１００およびＭ２００、またはＭ１００’およびＭ２００のドレインノードと、ソースノードとの間のそれぞれの電圧差によって決定される。これらＭ２のうちの１つの両端の電圧差が、ＩＣデバイスの最大ドレイン−ソースブレークダウン電圧よりも大きくなると、ブレークダウンが生じ、出力ドライブはその機能を失う。
【０００５】
この問題を解決するため、本発明は、ＩＣデバイスの通常の最大電圧定格よりも高い電圧にて、より広い電圧レンジで作動できるゲートドライバーを提供するものである。
【０００６】
更に本発明は、集積バイアス回路によって設定できる可変出力電圧を有するゲートドライバーを備えている。
【０００７】
また本発明により、ゲートドライバー用のバイアス回路も提供される。
【０００８】
本発明の１つの特徴は、各々がそれぞれの対のメインターミナルを有する第１および第２半導体デバイスを備え、前記デバイスの各メインターミナルは直列に接続されて、ハーフブリッジを形成しており、前記接続ポイントに出力ドライブ信号が供給され、各デバイスは、更にそれぞれの制御ターミナルを有し、これら制御ターミナルは、制御信号を受信するように共に接続されており、
電源電圧を受けるメインターミナル、前記第１デバイスに直列に接続された別のメインターミナル、およびバイアス電圧を受けるための制御ターミナルを有する第３半導体デバイスを備え、前記第３デバイスは、前記電源電圧が前記第１および第２デバイスにフルに印加されるのを防止するよう、前記電源電圧を可変低下させるための前記バイアス電圧によって制御可能である、ドライブ回路のための出力ステージに関する。
【０００９】
前記デバイスは、１つの半導体チップ内に集積化することが好ましく、前記第１デバイスおよび第２デバイスは、低電圧側ウェル内に形成されており、前記第３デバイスは、前記チップの高電圧側ウェル内に形成されている。
【００１０】
本発明の１つの特徴によれば、前記半導体チップ内にバイアス回路を設けることができる。このバイアス回路、前記電源電圧を受ける第１メインターミナル、および前記第３デバイスの前記制御ターミナルに、前記バイアス電圧を供給する第２メインターミナルを有する第４半導体デバイスと、一端が前記第３デバイスの制御ターミナルに接続されており、別の端部が共通ポイントに接続されている分圧器と、前記分圧器の出力を受ける正の入力、および前記共通ポイントを基準とする基準電圧を受けるための負の入力端とを有するエラー増幅器とを備え、前記エラー増幅器は、第５半導体デバイスの制御ターミナルをドライブする出力端を有し、前記第５デバイスのメインターミナルは、前記第４デバイスの制御ターミナルに接続されており、前記第５デバイスの他のメインターミナルは、前記共通ポイントに接続されており、更に、前記電源電圧入力端と前記第５デバイスの制御ターミナルとの間に接続された抵抗器を備えている。
【００１１】
このバイアス回路は、次の式
【数１】
2007538475.tif 000003
（ここでＶREFは、前記基準電圧であり、Ｒ１およびＲ２は、前記分圧器の２つの抵抗である）によって決定されるバイアス電圧を発生する。このエラー増幅器は、例えば、オペアンプまたはコンパレータを含むことがある。
【００１２】
本発明の別の特徴は、各々がそれぞれの対のメインターミナルを有する第１および第２半導体デバイスを備え、前記デバイスの各々のメインターミナルは、直列に接続されて、ハーフブリッジを形成しており、前記接続ポイントに出力ドライブ信号が供給され、各デバイスは、更にそれぞれの制御ターミナルを有し、これら制御ターミナルは、制御信号を受信するように共に接続されている、ドライブ回路の出力ステージの電圧作動レンジを広くするための方法に関する。
【００１３】
この方法は、前記出力ステージのための電源電圧を受けるメインターミナル、前記第１デバイスと直列に接続された別のメインターミナル、およびバイアス電圧を受けるための制御ターミナルを有する第３半導体デバイスを設けるステップと、前記第１および第２デバイスに前記電源電圧がフルに印加されるのを防止するよう、前記電源電圧を可変的に低下させるよう、前記バイアス電圧を調節することにより、前記第３デバイスを制御するステップを備えている。
【００１４】
前記バイアス電圧を調節する方法は、前記バイアス電圧を調節し、よって、前記第３デバイスの両端での電圧低下分を調節できる。前記バイアス電圧を調節する前記ステップは、前記出力ドライブ信号の電圧も調節できる。
【００１５】
本発明は、従来のＣＭＯＳ，ＮＭＯＳおよびＰＭＯＳ装置よりも部品のブレークダウン電圧がより高く、作動電圧レンジがより広い簡単で、低コストのゲートドライバー、およびバイアス回路を提供するものであり、この回路を実現するのに、ｐ−タイプの基板の上に、エピタシャル層が形成されたＣＭＯＳデバイスも使用できる。
【００１６】
添付図面を参照して行う、本発明の次の実施例の詳細な説明から、本発明の上記以外の特徴および利点が明らかとなると思う。
【発明を実施するための最良の形態】
【００１７】
図３は、Ｐタイプの基板２２に形成されたエピタキシャル層２１を備えるＣＭＯＳデバイス２０を含む、本発明の第１実施例を示す。図３に示す集積ＭＯＳＦＥＴ  Ｍ１、Ｍ２およびＭ３は、図４に略図で示す同じ要素と対応している。
【００１８】
図４および図５に示す頂部トランジスタＭ１は、出力トランジスタＭ２（Ｍ２’）およびＭ３に直列に接続されており、印加されるバイアス電圧に従って、可変電圧低下分を発生する。従って、このトランジスタは、電源電圧ＶCCがブレークダウン電圧より高くなっても、中間トランジスタＭ２（Ｍ２’）のドレイン電圧を、ブレークダウン電圧よりも低く維持する。更に、Ｍ１の両端の電圧低下分を変えることにより、出力電圧ＶOUTも調節できる。
【００１９】
図３から判るように、Ｍ１は、低電圧側ウェル内にあるＭ２およびＭ３から、アイソレートするために、高電圧側ウェル内にある。Ｍ１とエピタキシャル層２１との間には、電圧差ＶCCが印加されるので、Ｍ１は、高電圧側に置かれている。Ｍ１を、他のトランジスタからアイソレートすることにより、トランジスタＭ２およびＭ３には、ＶCCは印加されない。
【００２０】
図４および図５における回路が正しく作動するには、Ｍ１のゲートに、制御されたバイアス電圧ＶBIASが必要である。このゲートバイアス電圧は、多数の回路トポロジーによって発生できる。
【００２１】
図６および図７は、２つの可能な例３５および３５’を示す。この回路トポロジーは、ＶCC（ＶIN）とＶBIASとの間の電圧差が極めて小さいときに有利である。ＶCCがＶBIASよりも低いか、ＶBIASよりも若干高いときには、他の回路トポロジーも使用できる。
【００２２】
図６および図７において、エラー増幅器２９（図６内のオペアンプ３０、図７内のコンパレータ３１）は、その負の入力端で基準電圧ＶＲＥＦを受け、その正の入力端で、分圧器Ｒ１、Ｒ２の中間点における電圧ＶＤを受ける。ＶＤ＞ＶREFのとき、エラー増幅器２９は、一方の導電性タイプのスイッチングデバイスＭ２０をターンオンする。
【００２３】
スイッチングデバイスＭ２０の第１メインターミナルは、アースされており、第２ターミナルは、Ｍ２の導電タイプと反対の導電タイプの、別のスイッチングデバイスＭ１０の制御ターミナルに接続されている。Ｍ１０の２つのメインターミナルは、それぞれ、電源電圧ＶIN（ＶCC）およびＶBIAS出力ターミナルに接続されている。ＶINとＭ１０の制御ターミナルの間には、抵抗器Ｒ３が接続されている。
【００２４】
図６および図７におけるＭ１０およびＲ３は、図４および図５におけるＭ１と同じように、高電圧側ウェル内に位置している。出力電圧ＶBIASは、次の式（１）により決定される。
【数２】
2007538475.tif 000004
【００２５】
図８は、図４のプッシュプルドライバーと、図６のバイアス回路を備える集積ゲートドライバー回路５０を示す。特定のプリケーションに必要なように、出力回路２０へ制御信号を供給するための制御回路４０も示されている。
【００２６】
Ｍ１０、Ｍ１およびＲ３は、図５において、高電圧側ウェル内にあり、Ｒ１およびＲ２によってＶBIASがＶCC／２に設定されている場合、電圧ＶOUTは、通常の最大作動電圧の２倍高い電圧ＶＩＮを印加できるように、０〜ＶCC／２までのレンジを有する。
【００２７】
Ｍ１のスレッショルド電圧は、ＶCCと比較して低いので、この電圧は無視される。ＶOUTは、ＶBIASのレベルを維持でき、生じ得るどの高周波過渡現象も、アースできる。ＣOUTは、ＩＣの内部または外部に実現できる。ＣOUTを用いることなく、回路が信頼できる状態で作動するかどうかということ、およびＣOUTの値は、ルーチン実験によって決定できる。
【００２８】
これまでに説明した回路トポロジーを使用する利点として、（１）ＭＯＳＦＥＴのような構成部品のサイズは、最大電圧定格に比例するので、チップサイズが小さくなること、（２）チップサイズがより小さいので、コストを節約できること、（３）作動電圧レンジが従来の回路の場合よりも広いこと、および（４）コンポーネントのサイズが小さいこと、および開示したその他の特徴により、高速応答時間を容易に得ることが可能であることを挙げることができる。
【００２９】
本明細書においては、例として、ＮＭＯＳおよびＣＭＯＳ部品を使用しているが、適当に回路を変更すれば、ＰＭＯＳ部品も使用できる。
【００３０】
以上、特定の実施例に関連づけて、本発明について説明したが、他の多くの変形および変更、並びにその他の用途は、当業者に明らかであると思う。従って、本発明は、本明細書の特定の開示内容によって限定されるものではない。
【図面の簡単な説明】
【００３１】
【図１】ディスクリートＭＯＳＦＥＴ、またはＩＧＢＴのゲートをドライブするための、従来のＣＭＯＳプッシュプル出力ステージを示す図である。
【図２】ディスクリートＭＯＳＦＥＴ、またはＩＧＢＴのゲートをドライブするための、従来のＮＭＯＳトーテムポール出力ステージを示す図である。
【図３】Ｐタイプの基板に形成されたバルク層として、エピタキシャル層を備えた、ＣＭＯＳデバイスを備えた、本発明の第１実施例を示す図である。
【図４】図３の実施例に対応する、ＣＭＯＳプッシュプル出力ステージの略図である。
【図５】本発明の第２実施例に係わる、ＮＭＯＳトーテムポール出力ステージの略図である。
【図６】オペアンプを備えた、バイアス回路の略図である。
【図７】コンパレータを備えた、バイアス回路の略図である。
【図８】図４のプッシュプルドライバーと図６のバイアス回路を備えた、ゲートドライバー回路の略図である。
【符号の説明】
【００３２】
２０    ＣＭＯＳデバイス
２１    エピタキシャル層
２２    Ｐタイプの基板
２９    エラー増幅器
３０    オペアンプ
３１    コンパレータ
４０    制御回路
５０    集積ゲートドライバー回路
Ｍ１、Ｍ２、Ｍ３    集積ＭＯＳＦＥＴ
Ｍ１０    スイッチングデバイス
【図１】
2007538475.tif 000007
【図２】
2007538475.tif 000008
【図３】
2007538475.tif 000009
【図４】
2007538475.tif 000010
【図５】
2007538475.tif 000011
【図６】
2007538475.tif 000012
【図７】
2007538475.tif 000013
【図８】
2007538475.tif 000014
【手続補正書】
【提出日】平成18年12月15日(2006.12.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
各々が、それぞれの対をなすメインターミナルを有する第１および第２半導体デバイスを備え、前記デバイスのメインターミナルが、直列に接続され、ハーフブリッジを形成しており、前記接続ポイントに出力ドライブ信号が供給され、更に各デバイスは、それぞれの制御ターミナルを有し、この制御ターミナルは、制御信号を受信するように共に接続されており、
電源電圧を受けるメインターミナル、前記第１デバイスに直列に接続された別のメインターミナル、およびバイアス電圧を受けるための制御ターミナルを有する第３半導体デバイスを備え、前記第３デバイスは、前記電源電圧が前記第１および第２デバイスにフルに印加されるのを防止するために、前記バイアス電圧に従って、電圧低下を発生させるようになっている、ドライブ回路のための出力ステージ。
【請求項２】
前記第１デバイスと第２デバイスと第３デバイスとは、１つの半導体チップ内に集積化されている、請求項１記載のドライブ回路のための出力ステージ。
【請求項３】
前記第１デバイスおよび第２デバイスは、低電圧側ウェル内に形成されており、前記第３デバイスは、前記チップの高電圧側ウェル内に形成されている、請求項２記載のドライブ回路のための出力ステージ。
【請求項４】
前記デバイスは、前記第１導電性タイプである基板上に形成された第１導電性タイプのエピタキシャル層内に形成されている、請求項２記載のドライブ回路のための出力ステージ。
【請求項５】
前記第１デバイスと第２デバイスとは、相補的な導電性タイプとなっており、前記第１デバイスと第３デバイスとは相補的な導電性タイプとなっている、請求項２記載のドライブ回路のための出力ステージ。
【請求項６】
前記第１デバイスと第２デバイスとは、同一の導電性タイプとなっている、請求項２記載のドライブ回路のための出力ステージ。
【請求項７】
前記第３デバイスも、前記同一の導電性タイプとなっている、請求項６記載のドライブ回路のための出力ステージ。
【請求項８】
前記電源電圧を受ける第１メインターミナル、および前記第３デバイスの前記制御ターミナルに前記バイアス電圧を供給する第２メインターミナルを有する第４半導体デバイスと、
一端が前記第３デバイスの制御ターミナルに接続されており、他端が共通ポイントに接続されている分圧器と、
前記分圧器の出力を受ける正の入力、および前記共通ポイントを基準とする基準電圧を受けるための負の入力端を有するエラー増幅器とを備え、
前記エラー増幅器は、第５半導体デバイスの制御ターミナルを、ドライブする出力端を有し、前記第５デバイスのメインターミナルは、前記第４デバイスの制御ターミナルに接続されており、前記第５デバイスの他のメインターミナルは、前記共通ポイントに接続されており、
更に、前記電源電圧入力端と前記第４デバイスの制御ターミナルとの間に接続された抵抗器を備える、前記半導体チップ内に集積化されたバイアス回路を更に備えている、請求項２記載のドライブ回路のための出力ステージ。
【請求項９】
前記バイアス回路は、次の式
【数１】
2007538475.tif 000015
（ここでＶREFは、前記基準電圧であり、Ｒ１およびＲ２は、前記分圧器の２つの抵抗である）によって決定されるバイアス電圧を発生するようになっている、請求項８記載のドライブ回路のための出力ステージ。
【請求項１０】
前記第２半導体デバイスの他方のメインターミナルは、前記共通ポイントに直接接続されている、請求項８記載のドライブ回路のための出力ステージ。
【請求項１１】
各々がそれぞれの対のメインターミナルを有する第１および第２半導体デバイスを備え、前記デバイスの各々のメインターミナルは、直列に接続され、ハーフブリッジを形成しており、前記接続ポイントに出力ドライブ信号が供給され、各デバイスは、更にそれぞれの制御ターミナルを有し、これら制御ターミナルは、制御信号を受信するように共に接続されている、ドライブ回路の出力ステージの電圧作動レンジを広くするための方法であって、
前記出力ステージのための電源電圧を受けるメインターミナル、前記第１デバイスと直列に接続された別のメインターミナル、およびバイアス電圧を受けるための制御ターミナルを有する第３半導体デバイスを設けるステップと、
前記第１および第２デバイスに前記電源電圧がフルに印加されるのを防止するよう、前記バイアス電圧に従って電圧低下を発生させることにより、前記第３デバイスを制御するステップを備える、ドライブ回路の出力ステージの電圧作動レンジを広くするための方法。
【請求項１２】
前記バイアス電圧を調節することにより、前記第３デバイスの両端での電圧低下分を調節するステップを更に備える、請求項１１記載の方法。
【請求項１３】
前記バイアス電圧を調節し、前記出力ドライブ信号の電圧を調節するステップを備える、請求項１１記載の方法。
【請求項１４】
前記第１デバイスと第３デバイスとは同じ導電性タイプである、請求項２記載のドライブ回路のための出力ステージ。
【請求項１５】
前記第１デバイスと第２デバイスとは所定の安全電圧を有し、前記第１デバイスと第２デバイスとが前記所定の安全電圧以上の電圧を受けないように、前記電圧低下によって前記電源電圧を低下させる、請求項１記載の駆動回路用出力ステージ。
【請求項１６】
前記第１デバイスと第２デバイスとは所定の安全電圧を有し、前記第１デバイスと第２デバイスとが前記所定の安全電圧以上の電圧を受けないように、前記電圧低下によって前記電源電圧を低下させる、請求項１１記載の方法。
【請求項１７】
前記バイアス電圧は共通ポイントを基準としており、前記第２半導体デバイスの他方のメインターミナルは直接前記共通ポイントに接続されている、請求項１記載の駆動回路のための出力ステージ。
【請求項１８】
前記バイアス電圧は共通ポイントを基準としており、前記第２半導体デバイスの他方のメインターミナルは直接前記共通ポイントに接続されている、請求項１１記載の方法。
【手続補正書】
【提出日】平成19年1月16日(2007.1.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の１つの特徴によれば、前記半導体チップ内にバイアス回路を設けることができる。このバイアス回路、前記電源電圧を受ける第１メインターミナル、および前記第３デバイスの前記制御ターミナルに、前記バイアス電圧を供給する第２メインターミナルを有する第４半導体デバイスと、一端が前記第３デバイスの制御ターミナルに接続されており、別の端部が共通ポイントに接続されている分圧器と、前記分圧器の出力を受ける正の入力、および前記共通ポイントを基準とする基準電圧を受けるための負の入力端とを有するエラー増幅器とを備え、前記エラー増幅器は、第５半導体デバイスの制御ターミナルをドライブする出力端を有し、前記第４デバイスのメインターミナルは、前記第４デバイスの制御ターミナルに接続されており、前記第５デバイスの他のメインターミナルは、前記共通ポイントに接続されており、更に、前記電源電圧入力端と前記第５デバイスの制御ターミナルとの間に接続された抵抗器を備えている。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2007538475.tif 000016
【図２】
2007538475.tif 000017
【図３】
2007538475.tif 000018
【図４】
2007538475.tif 000019
【図５】
2007538475.tif 000020
【図６】
2007538475.tif 000021
【図７】
2007538475.tif 000022
【図８】
2007538475.tif 000023
【国際調査報告】
2007538475.tif 000024