(57)【要約】【課題】ＰＦＣ−ＰＷＭ電力変換器の消費電力を低減する装置を開示する。【解決手段】装置はライン入力電圧を検出し、ＰＦＣ信号とＰＷＭ信号を制御するために用いられる制御端子を有する。さらに、装置は、ＰＦＣ電力管理部とＰＷＭ電力管理部を有する。ＰＦＣ制御部のＰＦＣ電力管理部は、ＰＦＣ制御部のエラー増幅器用のＰＦＣ基準電圧を決定する。ＰＦＣ基準電圧は、制御端子における電圧に応じて生成する。制御端子における電圧が低電圧閾値電圧より低下すると常に、ＰＦＣ電力管理部はＰＦＣ信号を無効にする。制御端子における電圧がプログラム可能な閾値電圧より低下すると常に、ＰＷＭ電力管理部はＰＷＭ信号を無効にする。その上、ＰＷＭ電力管理部は軽負荷および無負荷条件中、制御端子における電圧を引き下げＰＦＣ回路を無効にする。【選択図】図１
2007514395.tif 000002
【特許請求の範囲】
【請求項１】
ライン入力電圧を検出する制御端子と、
前記ライン入力電圧を第一端子に供給された第一抵抗器と、
接地基準に第二端子を接続された第二抵抗器と、
前記制御端子にＰＦＣ制御端子を接続されたＰＦＣ制御部のＰＦＣ電力管理部と、
前記制御端子にＰＷＭ制御端子を接続されたＰＷＭ制御部のＰＷＭ電力管理部を有するＰＦＣ−ＰＷＭ電力変換器の消費電力を低減する装置であって、
前記制御端子における電圧を用いてＰＦＣ信号を制御し、前記ＰＦＣ信号を利用して前記ＰＦＣ−ＰＷＭ電力変換器のＰＦＣブースト変換器のスイッチング素子を駆動し、
前記第二抵抗器の第一端子と前記第一抵抗器の第二端子を前記制御端子に接続し、
前記ＰＦＣ電力管理部が前記制御端子における電圧に応じて、前記ＰＦＣ制御部のエラー増幅器用のＰＦＣ基準電圧を決定し、前記ＰＦＣ電力管理部が抑制モード中、前記ＰＦＣ信号を無効にし、低電圧状態が抑制時間より長く持続するとき前記抑制モードを有効にし、前記ＰＦＣ制御端子における電圧が低電圧閾値電圧より低いことを前記低電圧状態が意味し、
前記ＰＷＭ電力管理部が待機モードで、前記制御端子における電圧を引き下げ、低負荷状態が待機遅延時間より長く持続するとき、前記待機モードを有効にし、前記ＰＷＭ制御部の帰還電圧が低負荷閾値電圧より低いことを前記低負荷状態が意味し、前記ＰＦＣ−ＰＷＭ電力変換器の負荷が低下すると常に、前記ＰＷＭ制御部の前記帰還電圧を低下させる装置。
【請求項２】
前記ＰＷＭ電力管理部が停止モード中、ＰＷＭ信号を無効にし、電力使用制限状態が停止遅延時間より長く持続するとき、前記停止モードを有効にし、前記制御端子における電圧がプログラム可能な閾値電圧より低いことを前記電力使用制限状態が意味し、前記待機モードを有効または無効にすることが前記プログラム可能な閾値電圧を決定し、前記ＰＷＭ信号を利用して、前記ＰＦＣ−ＰＷＭ電力変換器の直流−直流電力変換器のスイッチング素子を駆動する請求項１記載の前記ＰＦＣ−ＰＷＭ電力変換器用の装置。
【請求項３】
前記ＰＦＣ電力管理部が、
前記制御端子における電圧に応じて高電圧状態を生成する範囲比較器と、
前記制御端子における電圧に応じて前記低電圧状態を生成する低電圧比較器と、
高電圧遅延時間を生成する高電圧遅延タイマと、
前記抑制遅延時間を生成する抑制遅延タイマと、
第一ＰＦＣスイッチと第二ＰＦＣスイッチを有し、
前記範囲比較器の正の入力を前記ＰＦＣ制御端子に接続し、前記範囲比較器の負の入力に範囲閾値電圧を供給し、
前記低電圧比較器の正の入力に前記低電圧閾値電圧を供給し、前記低電圧比較器の負の入力を前記ＰＦＣ制御端子に接続し、
前記高電圧状態が前記高電圧遅延時間より長く持続することを前記高電圧遅延タイマが保証し、前記高電圧遅延タイマの入力を前記範囲比較器の出力に接続し、
前記低電圧状態が前記抑制時間より長く持続することを前記抑制遅延タイマが保証し、前記抑制遅延タイマの入力を前記低電圧比較器の出力に接続し、前記抑制遅延タイマの負の出力が抑制信号を生成して、前記ＰＦＣ信号を無効にし、
前記第一ＰＦＣスイッチの入力端子に第一ＰＦＣ基準電圧を供給し、前記第二ＰＦＣスイッチの入力端子に第二ＰＦＣ基準電圧を供給し、前記第一ＰＦＣスイッチの出力端子と前記第二ＰＦＣスイッチの出力端子を前記ＰＦＣ制御部の前記エラー増幅器の正の入力に接続し、前記高電圧遅延タイマの正の出力で前記第一ＰＦＣスイッチを制御し、前記高電圧遅延タイマの負の出力で前記第二ＰＦＣスイッチを制御する請求項１記載の前記ＰＦＣ−ＰＷＭ電力変換器用の装置。
【請求項４】
前記ＰＷＭ電力管理部が、
前記ＰＷＭ制御部の前記帰還電圧に応じて、前記低負荷状態を生成する低負荷比較器と、
前記制御端子における電圧に応じて、前記電力使用制限状態を生成する電力使用制限比較器と、
停止遅延時間を生成する停止遅延タイマと、
待機遅延時間を生成する待機遅延タイマと、
第一ＰＷＭスイッチと第二ＰＷＭスイッチと、
待機トランジスタと待機抵抗器を有し、
前記低負荷比較器の負の入力に前記ＰＷＭ制御部の前記帰還電圧を供給し、前記低負荷比較器の正の入力に前記負荷閾値電圧を供給し、
前記電力使用制限比較器の正の入力に前記プログラム可能な閾値電圧を供給し、前記電力使用制限比較器の負の入力を前記ＰＷＭ制御端子に接続し、
前記電力使用制限状態が前記停止遅延時間より長く持続することを前記停止遅延タイマが保証し、前記遅延タイマの入力を前記電力使用制限比較器の出力に接続し、
前記低負荷状態が前記待機遅延時間より長く持続することを前記待機遅延タイマが保証し、前記待機遅延タイマの入力を前記低負荷比較器の出力に接続し、
前記第一ＰＷＭスイッチの入力端子に第一ＰＷＭ基準電圧を供給し、前記第二ＰＷＭスイッチの入力端子に第二ＰＷＭ基準電圧を供給し、前記第一ＰＷＭスイッチの出力端子と前記第二ＰＷＭスイッチの出力端子を前記電力使用制限比較器の前記正の入力に接続し、前記プログラム可能な閾値電圧を提供し、前記待機遅延タイマの正の出力で前記第一ＰＷＭスイッチを制御し、前記待機遅延タイマの負の出力で前記第二ＰＷＭスイッチを制御し、
前記待機トランジスタのゲートを前記待機遅延タイマの前記正の出力に接続し、前記待機トランジスタのソースを前記接地基準に接続し、前記待機抵抗器を介して、前記待機トランジスタのドレインを前記ＰＷＭ制御端子に接続した請求項１記載の前記ＰＦＣ−ＰＷＭ電力変換器用の装置。
【請求項５】
ライン入力電圧を検出する制御端子と、
前記ライン入力電圧を第一端子に供給した第一抵抗器と、
接地基準に第二端子を接続した第二抵抗器と、
前記制御端子にＰＦＣ制御端子を接続したＰＦＣ制御部のＰＦＣ電力管理部と、
前記制御端子にＰＷＭ制御端子を接続したＰＷＭ制御部のＰＷＭ電力管理部を有するＰＦＣ−ＰＷＭ電力変換器の消費電力を低減する装置であって、
前記制御端子における電圧を用いてＰＦＣ信号を制御し、前記ＰＦＣ信号を利用して、前記ＰＦＣ−ＰＷＭ電力変換器のＰＦＣブースト変換器のスイッチング素子を駆動し、
前記第二抵抗器の第一端子と前記第一抵抗器の第二端子を前記制御端子に接続し、
前記ＰＦＣ電力管理部が前記制御端子における電圧に応じて、前記ＰＦＣ制御部のエラー増幅器の負の入力の抵抗値を変化させ、前記ＰＦＣ電力管理部が抑制モード中、前記ＰＦＣ信号を無効にし、低電圧状態が抑制遅延時間より長く持続するとき前記抑制モードを無効にし、前記ＰＦＣ制御端子における電圧が低電圧閾値電圧より低いことを前記低電圧状態が意味し、
前記ＰＷＭ電力管理部が待機モードで、前記制御端子における電圧を引き下げ、低負荷状態が待機遅延時間より長く持続するとき、前記待機モードを無効にし、前記ＰＷＭ制御部の帰還電圧が低負荷閾値電圧より低いことを前記低負荷状態が意味し、前記ＰＦＣ−ＰＷＭ電力変換器の負荷が減少すると常に、前記ＰＷＭ制御部の前記帰還電圧が減少する装置。
【請求項６】
前記ＰＦＣ電力管理部が、
前記制御端子における電圧に応じて、高電圧状態を生成する範囲比較器と、
前記制御端子における電圧に応じて、前記低電圧状態を生成する低電圧比較器と、
高電圧遅延時間を生成する高電圧遅延タイマと、
前記抑制遅延時間を生成する抑制遅延タイマと、
範囲トランジスタと範囲抵抗器を有し、
前記範囲比較器の正の入力を前記ＰＦＣ制御端子に接続し、前記範囲比較器の負の入力に範囲閾値電圧を供給し、
前記低電圧比較器の正の入力に前記低電圧閾値電圧を供給し、前記低電圧比較器の負の入力を前記ＰＦＣ制御端子に接続し、
前記高電圧状態が前記高電圧遅延時間より長く持続することを前記高電圧遅延タイマが保証し、前記高電圧タイマの入力を前記範囲比較器の出力に接続し、
前記低電圧状態が前記抑制遅延時間より長く持続することを前記抑制遅延タイマが保証し、前記抑制遅延タイマの入力を前記低電圧比較器の出力に接続し、前記抑制遅延タイマの負の出力が抑制信号を生成し、前記ＰＦＣ信号を無効にし、
前記範囲抵抗器のゲートを前記高電圧遅延タイマの正の出力に接続し、前記範囲トランジスタのソースを前記接地基準に接続し、前記範囲抵抗器を介して、前記範囲トランジスタのドレインを前記ＰＦＣ制御部の前記エラー増幅器の前記負の入力に接続した請求項５記載のＰＦＣ−ＰＷＭ制御部用の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は一般に、スイッチング型電力変換器の技術に関する。より詳細には、この発明はＰＦＣ−ＰＷＭ電力変換器に関する。
【背景技術】
【０００２】
多くの電力変換器は力率補正（ＰＦＣ）を適用して、ライン電流を補正し、その後、ライン電圧と同位相の正弦波入力電流波形を生成する。直流−直流電力変換器の前端にＰＦＣ回路を加えることで、電力分配システム内での不要な電力損失や熱放出を防ぐことができる。
【０００３】
残念ながら、従来のＰＦＣ回路は、大量の電力を内部で消費する。これは、軽負荷および無負荷状態下では特に重要である。このため、既存の電力変換器は、政府指定の消費電力要件に適合しないことがある。
【０００４】
この発明の目的は、全負荷および軽負荷状態下で、ＰＦＣ−ＰＷＭ電力変換器の消費電力を低減する装置を提供することである。さらに、ＰＦＣ回路を超過ストレス動作から保護し、さらに消費電力を低減するために、この発明による装置は電力使用制限状態中、電力変換器を無効にする。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、ＰＦＣ−ＰＷＭ電力変換器の消費電力を低減する装置を提供する。この発明による装置は、ＰＦＣ電力管理部とＰＷＭ電力管理部を有する。さらに、装置はライン入力電圧を検出し、ＰＦＣ信号とＰＷＭ信号を制御するために取り付けた制御端子を有する。
【課題を解決するための手段】
【０００６】
ＰＦＣ電力管理部は、制御端子における電圧に応じて、ＰＦＣ制御部のエラー増幅器用のＰＦＣ基準電圧を生成する。ＰＦＣ電力管理部は、制御端子における電圧が低電圧閾値より低くなると常にＰＦＣ信号を無効にする。
【０００７】
ＰＷＭ電力管理部は、制御端子における電圧がプログラム可能な閾値電圧より低くなると常にＰＷＭ信号を無効にする。ＰＷＭ制御部の帰還電圧は、電力変換器の負荷の低下に応じて低下する。ＰＷＭ制御部の帰還電圧が低負荷閾値より低くなると常に、ＰＷＭ電力管理部は制御端子における電圧を引き下げる。これは、ＰＦＣ信号を無効にする。
【０００８】
ＰＦＣ電力管理部は、ライン入力の電圧範囲に応じて、ＰＦＣブースト変換器の出力電圧を制御する。これによって、ＰＦＣ−ＰＷＭ制御部は、ＰＦＣブースト変換器の効率を最適化し、全負荷状態下の消費電力を低減できる。
【発明の効果】
【０００９】
電力使用制限等の低電圧ライン入力状態中、ＰＦＣ電力管理部とＰＷＭ電力管理部はＰＦＣブースト変換器と直流−直流電力変換器を無効にする。これは、ＰＦＣ回路を超過ストレス動作から保護し、電力を節約する。その上、ＰＷＭ電力管理部は低負荷状態中、ＰＦＣブースト変換器を無効にし、電力変換器の消費電力をさらに低減する。
【００１０】
当然のことながら、以上の一般的な説明と以降の詳細な説明はどちらも例示的なものであり、請求したとおりの発明をさらに説明するものとする。
【発明を実施するための最良の形態】
【００１１】
図１は、この発明の好ましい実施例によるＰＦＣ−ＰＷＭ電力変換器の概略回路図である。この発明によると、装置１００は、ＰＦＣ−ＰＷＭ電力変換器の消費電力を低減するために含められる。ＰＦＣ−ＰＷＭ電力変換器は、ＰＦＣ制御部１０を有する。ＰＦＣ制御部１０は、ライン電圧入力端子ＶＩＮ、ライン電流入力端子ＩＩＮ、ＰＦＣ制御端子ＣＴ１、補償端子ＶＥＡ、ＰＦＣ出力端子ＯＰ１、および帰還入力端子ＰＦＣ＿ＦＢを有する。ライン電圧入力端子ＶＩＮは、ライン入力電圧情報を検出するために用いられる。ライン電流入力端子ＩＩＮは、ライン入力電流情報を検出するために適用される。
【００１２】
ＰＦＣ−ＰＷＭ電力変換器は、ＰＦＣブースト変換器を有する。ＰＦＣブースト変換器は、コイル７０、整流器３５、スイッチング素子３１、およびコンデンサ４０を有する。ＰＦＣブースト変換器はコンデンサ４０を介して、ＰＦＣ出力電圧を生成する。さらに、ＰＦＣブースト変換器は、整流器３５のカソードと接地基準の間に電圧分割器を有する。電圧分割器は、直列に接続した抵抗器５３と抵抗器５４からなる。電圧分割器はＰＦＣ帰還ループを構成し、ＰＦＣ制御部１０の帰還入力端子ＰＦＣ＿ＦＢにＰＦＣ帰還電圧ＶＦＢ１を提供する。
【００１３】
さらに、ＰＦＣブースト変換器は、補償端子ＶＥＡに接続したコンデンサ４１を有する。補償端子ＶＥＡは、ＰＦＣ制御部１０のエラー増幅器１３１（図２参照）の出力に接続する。これは、ＰＦＣ帰還ループ用の周波数補償を提供するために行われる。さらに、ＰＦＣ制御部１０はＰＦＣ出力端子ＯＰ１を介して、ＰＦＣ信号ＶＰＦＣを生成し、スイッチング素子３１を駆動する。スイッチング素子３１はＰＦＣ出力電圧を調整し、ライン入力電圧と同位相の正弦波入力電流波形を生成するために用いられる。
【００１４】
さらに、ＰＦＣ−ＰＷＭ電力変換器は、フライバック直流−直流電力変換器を有する。フライバック直流−直流電力変換器は、変圧器７５、スイッチング素子３２、整流器３６、およびコンデンサ４５を有する。さらに、フライバック直流−直流電力変換器は、抵抗器５５、抵抗器５６、およびエラー増幅器６０を有する。これらの二つの抵抗器５５と５６は、フライバック直流−直流電力変換器の出力電圧ＶＯを検出するために適用される。
【００１５】
エラー増幅器６０の負の入力は、二つの抵抗器５５と５６の接合部に接続する。さらに、エラー増幅器６０は基準電圧ＶＲを供給する正の入力を有し、出力電圧ＶＯを調整する。抵抗器５５と５６はエラー増幅器６０と光カプラ６５に結合し、ＰＷＭ帰還ループを構成する。抵抗器５８はコンデンサ４９に接続し、ＰＷＭ帰還ループ用の周波数補償を提供する。さらに、ＰＦＣ−ＰＷＭ電力変換器は、ＰＷＭ制御部２０を有する。ＰＷＭ制御部２０は、帰還入力端子ＰＷＭ＿ＦＢ、ＰＷＭ制御端子ＣＴ２、およびＰＷＭ出力端子ＯＰ２を有する。光カプラ６５の出力は、ＰＷＭ制御部２０の帰還入力端子ＰＷＭ＿ＦＢにＰＷＭ帰還電圧ＶＦＢ２を提供する。ＰＷＭ帰還電圧ＶＦＢ２に応じて、ＰＷＭ制御部２０はＰＷＭ出力端子ＯＰ２を介して、ＰＷＭ信号ＶＰＷＭを生成し、スイッチング素子３２を駆動する。これは、フライバック直流−直流電力変換器の出力電圧ＶＯを調整するために行われる。
【００１６】
ＰＷＭ帰還電圧ＶＦＢ２は、フライバック直流−直流電力変換器内の負荷の低下に応じて低下する。さらに、ＰＦＣ−ＰＷＭ電力変換器は、制御端子ＣＴＬを有する。制御端子ＣＴＬはライン入力電圧を検出し、ＰＦＣ信号ＶＰＦＣを制御するために用いられる。抵抗器５１の第一端子は、ブリッジ整流器３０の出力に接続する。この方法では、ライン入力電圧ＶＩＮは、抵抗器５１の第一端子に供給される。抵抗器５２の第二端子は、接地基準に接続する。抵抗器５１の第二端子と抵抗器５２の第一端子は、制御端子ＣＴＬに接続する。
【００１７】
ＰＦＣ制御部１０は、ＰＦＣ電力管理部１５を有する。ＰＦＣ電力管理部１５の入力は、ＰＦＣ制御部１０のＰＦＣ制御端子ＣＴ１に接続する。さらに、ＰＦＣ制御部１０のＰＦＣ制御端子ＣＴ１は、制御端子ＣＴＬに接続する。ＰＦＣ電力管理部１５は、ＰＦＣ制御部１０のエラー増幅器１３１にＰＦＣ基準電圧を供給する。ＰＦＣ基準電圧は、制御端子ＣＴＬにおける電圧に応じて決定される。ＰＦＣ電力管理部１５は抑制モード中、ＰＦＣ信号ＶＰＦＣを無効にする。低電圧状態が抑制遅延時間より長く維持されると常に、抑制モードが有効になる。低電圧状態は、制御端子ＣＴＬにおける電圧が、低電圧閾値電圧ＶＲ２より低くなることを意味する。
【００１８】
ＰＷＭ制御部２０は、ＰＷＭ電力管理部２５を有する。ＰＷＭ電力管理部２５の入力は、ＰＷＭ制御部２０のＰＷＭ制御端子ＣＴ２に接続する。さらに、ＰＷＭ制御部２０のＰＷＭ制御端子ＣＴ２は、制御端子ＣＴＬに接続する。ＰＷＭ電力管理部２５は待機モード中、制御端子ＣＴＬにおける電圧を引き下げる。低負荷状態が待機遅延時間より長く維持されると常に、待機モードが有効になる。低負荷状態は、ＰＷＭ帰還電圧ＶＦＢ２が低負荷閾値電圧ＶＲ５より低いことを意味する。
【００１９】
その上、ＰＷＭ電力管理部２５は停止モード中、ＰＷＭ信号ＶＰＷＭを無効にする。電力使用制限状態が停止遅延時間より長く維持されると常に、停止モードが有効になる。制御端子ＣＴＬにおける電圧がプログラム可能な閾値電圧より低くなると常に、電力使用制限状態が発生する。待機モードが有効または無効のとき、所定の閾値電圧がプログラム可能な閾値電圧として決定される。
【００２０】
図２は、この発明の好ましい実施例によるＰＦＣ制御部１０を示している。ＰＦＣ制御部１０は、比較器１１１、比較器１１２、高電圧遅延タイマ１１５、抑制遅延タイマ１１６、スイッチ１１８、スイッチ１１９、ＰＦＣ処理部１３２、ＮＡＮＤゲート１３３、ＳＲフリップフロップ１３５、およびエラー増幅器１３１を有する。
【００２１】
ＰＦＣ処理部１３２は、スイッチング信号を生成するために用いられる。スイッチング信号は、エラー増幅器１３１の出力信号、ライン入力電圧ＶＩＮ、およびライン入力電流ＩＩＮに応じて、ＰＦＣ信号ＶＰＦＣを設定／リセットする。ＳＲフリップフロップ１３５の設定入力は、ＰＦＣ処理部１３２の第一出力に接続する。ＳＲフリップフロップ１３５のリセット入力は、ＮＡＮＤゲート１３３の出力に接続する。ＳＲフリップフロップ１３５の出力はＰＦＣ制御部１０のＰＦＣ出力端子ＯＰ１に接続し、ＰＦＣ信号ＶＰＦＣを供給する。ＮＡＮＤゲート１３３の第一入力は、ＰＦＣ処理部１３２の第二出力に接続する。エラー増幅器１３１の負の入力は、帰還入力端子ＰＦＣ＿ＦＢに接続する。エラー増幅器１３１の出力は、補償端子ＶＥＡに接続する。帰還入力端子ＰＦＣ＿ＦＢは、図１に示した抵抗器５３と抵抗器５４の接合部に接続する。
【００２２】
比較器１１１は、制御端子ＣＴＬにおける電圧に応じて、高電圧状態を生成するために適用される。比較器１１１の正の入力は、ＰＷＭ制御端子ＣＴ１に接続する。比較器１１１の負の入力には、範囲閾値電圧ＶＲ１を供給する。比較器１１２は制御端子ＣＴＬにおける電圧に応じて、低電圧状態が存在することを示すために用いられる。比較器１１２の正の入力には、低電圧閾値電圧ＶＲ２を供給する。比較器１１２の負の入力は、ＰＦＣ制御端子ＣＴ１に接続する。
【００２３】
高電圧遅延タイマ１１５は、高電圧遅延時間を生成する。ＰＦＣ制御端子ＣＴ１における電圧が範囲閾値電圧ＶＲ１を超えると常に、高電圧状態が生成される。高電圧遅延タイマ１１５は、高電圧状態が高電圧遅延時間より長く持続するように用いられる。高電圧遅延タイマ１１５の入力は、比較器１１１の出力に接続する。
【００２４】
抑制遅延タイマ１１６は、抑制遅延時間を生成する。ＰＦＣ制御端子ＣＴ１における電圧が低電圧閾値電圧ＶＲ２より低下すると常に、低電圧状態が生成される。抑制遅延タイマ１１６は、低電圧状態が抑制遅延時間より長く持続するように用いられる。抑制遅延タイマ１１６の入力は、比較器１１２の出力に接続する。高電圧遅延タイマ１１５と抑制遅延タイマ１１６のリセット入力はどちらも、電源オンリセット信号ＲＳＴで駆動する。抑制遅延タイマ１１６の負の出力は、抑制信号を生成する。抑制信号はＮＡＮＤゲート１３３の第二入力に供給し、ＰＦＣ信号ＶＰＦＣを無効にする。
【００２５】
二つのスイッチ１１８と１１９は、エラー増幅器１３１にＰＦＣ基準電圧を供給するために用いられる。スイッチ１１８と１１９の入力端子には各々、基準電圧ＶＲ３と基準電圧ＶＲ４を供給する。スイッチ１１８と１１９の出力端子はどちらも、エラー増幅器１３１の正の入力に接続する。スイッチ１１８の制御端子は、高電圧遅延タイマ１１５の正の出力に接続する。スイッチ１１９の制御端子は、高電圧遅延タイマ１１５の負の出力に接続する。
【００２６】
図３は、この発明の別の好ましい実施例によるＰＦＣ制御部を示しており、この実施例によるＰＦＣ制御部は図２に示したＰＦＣ制御部１０と同様である。ただし、二つの１１８と１１９は、トランジスタ１１３と抵抗器１１７に置き換えられている。ＰＦＣ制御端子ＣＴ１における電圧に応じて、ＰＦＣ制御部１０のＰＦＣ電力管理部１５は、エラー増幅器１３１の負の入力の抵抗値を変化させる。エラー増幅器１３１の負の入力は、帰還入力端子ＰＦＣ＿ＦＢに接続する。エラー増幅器１３１の正の入力には、基準電圧ＶＲ９を供給する。
【００２７】
ＰＦＣ電力管理部１５はトランジスタ１１３と抵抗器１１７を有し、エラー増幅器１３１の負の入力の抵抗値を制御する。トランジスタ１１３のゲートは、高電圧遅延タイマ１１５の正の出力で駆動する。トランジスタ１１３のソースは、接地基準に接続する。トランジスタ１１３のドレインは抵抗器１１７を介して、エラー増幅器１３１の負の入力に接続する。ライン入力が高電圧範囲で動作するとき、ＰＦＣ電力管理部１５は電圧分割器の抵抗値を低下させる。これは、ＰＦＣブースト変換器のＰＦＣ出力電圧を増大させる。
【００２８】
図４は、この発明の好ましい実施例によるＰＷＭ制御部２０を示している。ＰＷＭ制御部２０は、ＰＷＭ電力管理部２５、発振器１９２、比較器１９１、ＮＡＮＤゲート１９３、およびＳＲフリップフロップ１９５を有する。発振器１９２は、クロック信号ＣＬＫを生成する。クロック信号ＣＬＫは、ＳＲフリップフロップ１９５の設定入力に供給し、スイッチングサイクルを開始する。比較器１９１の正の入力は、帰還入力端子ＰＦＣ＿ＦＢに結合させる。さらに、発振器１９２は、傾斜信号ＲＭＰを生成する。傾斜信号ＲＭＰは、比較器１９１の負の入力に供給する。傾斜信号ＲＭＰの電圧レベルがＰＷＭ帰還電圧ＶＦＢ２を超えると、比較器１９１はＮＡＮＤゲート１９３の第一入力にロジック低信号を供給する。これはＳＲフリップフロップ１９５をリセットし、ＰＷＭ信号ＶＰＷＭを無効にする。
【００２９】
ＰＷＭ電力管理部２５は、制御端子ＣＴＬに接続したＰＷＭ制御端子ＣＴ２を有する。ＰＷＭ電力管理部２５は、比較器１５２を有する。これは、ＰＷＭ帰還電圧ＶＦＢ２に応じて、低負荷状態が存在することを示すために用いられる。比較器１５２の負の入力は、帰還入力端子ＰＷＭ＿ＦＢに接続する。比較器１５２の正の入力には、低負荷閾値電圧ＶＲ５を供給する。
【００３０】
比較器１５１は制御端子ＣＴＬにおける電圧に応じて、電力使用制限ステータスを示すために用いられる。比較器１５１の正の入力には、プログラム可能な閾値電圧を供給する。比較器１５１の負の入力は、ＰＷＭ制御端子ＣＴ２に接続する。
【００３１】
停止遅延タイマ１５５は停止遅延時間を有し、電力使用制限ステータスを停止遅延時間より長く維持する。停止遅延タイマ１５５の入力は、比較器１５１の出力に接続する。停止遅延タイマ１５５の負の出力は、ＮＡＮＤゲート１９３の第二入力に接続する。
【００３２】
待機遅延タイマ１５６は待機遅延時間を有し、低負荷状態を待機遅延時間より長く維持する。待機遅延タイマ１５６の入力は、比較器１５２の出力に接続する。停止遅延タイマ１５５と待機遅延タイマ１５６のリセット入力はどちらも、電源オンリセット信号ＲＳＴで駆動する。
【００３３】
スイッチ１５８と１５９の入力端子には各々、基準電圧ＶＲ７と基準電圧ＶＲ６を供給する。スイッチ１５８と１５９の出力端子は、比較器１５１の正の入力に接続する。スイッチ１５８の制御端子は、待機遅延タイマ１５６の正の出力に接続する。スイッチ１５９の制御端子は、待機遅延タイマ１５６の負の出力に接続する。トランジスタ１８０のゲートは、待機遅延タイマ１５６の正の出力に接続する。トランジスタ１８０のソースは、接地基準に接続する。トランジスタ１８０のドレインは抵抗器１８５を介して、ＰＷＭ制御端子ＣＴ２に接続する。さらに、ＰＷＭ制御端子ＣＴ２は制御端子ＣＴＬに接続する。
【００３４】
図５は、この発明の好ましい実施例による遅延時間を生成するためのタイマを示している。これは、高電圧遅延タイマ１１５、抑制遅延タイマ１１６、停止遅延タイマ１５５、および待機遅延タイマ１５６の一つの可能な実装形態を示している。タイマは、直列に接続したデバウンス段階と遅延段階を有する。これはノイズ干渉からタイマを保護し、入力信号を遅延時間より長く維持する。
【００３５】
さらに、デバウンス段階は、直列に接続した複数のＤフリップフロップを有する。これらのＤフリップフロップのクロック入力には、クロック信号ＣＫ１を供給する。デバウンス段階のこれらのＤフリップフロップのリセット入力には、電源オンリセット信号ＲＳＴを供給する。デバウンス段階の出力は、遅延段階の入力に接続する。さらに、遅延段階は、二進計数器として直列に接続した複数のＤフリップフロップを有する。しかし、遅延段階のこれらのＤフリップフロップのリセット入力は、遅延段階の入力に接続する。遅延段階の入力は、遅延段階の第一Ｄフリップフロップ１４５のＤ入力に接続する。第一Ｄフリップフロップ１４５のクロック入力には、クロック信号ＣＫ２を供給する。
【産業上の利用可能性】
【００３６】
ＰＦＣ電力管理部１５はライン入力の電圧に応じて、ＰＦＣブースト変換器のＰＦＣ出力電圧を制御する。例えば、ライン入力電源ＶＡＣが交流９０〜１８０Ｖの範囲内にあるとき、直流２５０Ｖの出力を生成する。ライン入力電源ＶＡＣが交流１８０〜２６５Ｖのとき、ＰＦＣ電力管理部１５は直流３８０Ｖを生成する。ＰＦＣブースト変換器のＰＦＣ出力電圧はライン入力電圧に応じて決定されるので、全負荷状態下の電力変換器の消費電力を低減できる。その上、低電圧ライン入力状態中（例えば、電力使用制限中）、ＰＦＣ電力管理部１５とＰＷＭ電力管理部２５はＰＦＣブースト変換器と直流−直流電力変換器を無効にする。これは、消費電力を低減しながら、ＰＦＣ回路を超過ストレス動作から保護する。さらに、ＰＷＭ電力管理部２５は低負荷状態中、ＰＦＣブースト変換器を無効にする。さらに、これは、電力変換器の全体の消費電力を低減する。これらの手段は全て、電力変換器の側でのより効率的な動作に寄与する。
【００３７】
当業者には明らかなように、この発明の範囲または精神から逸脱することなく、この発明の構造に様々な修正および変更を行うことができる。上記の観点から、以降の請求項およびそれらと等価なものの範囲内にある限り、この発明はその修正および変形態様を含むものと見なされる。
【００３８】
添付の図面は発明をさらに理解するために含められ、この明細書に組み込まれ、その一部を構成する。図面は発明の実施例を示し、その開示内容と共に、発明の原理の説明に役立つ。
【図面の簡単な説明】
【００３９】
【図１】この発明の好ましい実施例によるＰＦＣ−ＰＷＭ電力変換器の概略回路図である。
【図２】この発明の好ましい実施例によるＰＦＣ制御部を示す図である。
【図３】この発明の別の好ましい実施例によるＰＦＣ制御部を示す図である。
【図４】この発明の好ましい実施例によるＰＷＭ制御部を示す図である。
【図５】この発明の好ましい実施例によるタイマを示す図である。
【符号の説明】
【００４０】
１０   ＰＦＣ制御部
１５   ＰＦＣ電力管理部
２０   ＰＷＭ制御部
２５   ＰＷＭ電力管理部
３０   ブリッジ整流器
３１   スイッチング素子
３２   スイッチング素子
３５   整流器
３６   整流器
４０   コンデンサ
４１   コンデンサ
４５   コンデンサ
４９   コンデンサ
５１   抵抗器
５２   抵抗器
５３   抵抗器
５４   抵抗器
５５   抵抗器
５６   抵抗器
５８   抵抗器
６０   エラー増幅器
６５   光カプラ
７０   コイル
７５   変圧器
１００ 装置
１１１ 比較器
１１２ 比較器
１１３ トランジスタ
１１５ 高電圧遅延タイマ
１１６ 抑制遅延タイマ
１１７ 抵抗器
１１８ スイッチ
１１９ スイッチ
１３１ エラー増幅器
１３２ ＰＦＣ処理部
１３３ ＮＡＮＤゲート
１３５ ＳＲフリップフロップ
１４５ 第一Ｄフリップフロップ
１５１ 比較器
１５２ 比較器
１５５ 停止遅延タイマ
１５６ 待機遅延タイマ
１５８ スイッチ
１５９ スイッチ
１８０ トランジスタ
１８５ 抵抗器
１９１ 比較器
１９２ 発振器
１９３ ＮＡＮＤゲート
１９５ ＳＲフリップフロップ
ＣＴ１ 制御端子
ＣＴ２ 制御端子
ＣＴＬ 制御端子
ＩＩＮ ライン電流入力端子
ＯＰ１ 出力端子
ＯＰ２ 出力端子
ＶＥＡ 補償端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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