(57)【要約】【課題】減少されたゲート高さを有する集積回路トランジスタを形成する方法およびシステムを開示すること。【解決手段】本方法は、基板、基板の上のゲート導体（１３）、およびゲート導体（１３）の上の少なくとも１つの犠牲層（１４〜１６）を有する積層構造を形成する。このプロセスは、積層構造を基板から延びる少なくとも１つのゲート・スタックにパターン形成し、ゲート・スタックに隣接してスペーサ（６０）を形成し、ゲート・スタックに隣接してソースおよびドレイン領域（７１）を形成するようにスペーサで保護されていない基板の領域にドーピングし、そして、スペーサ（６０）および犠牲層（１４〜１６）を除去する。【選択図】図３０【特許請求の範囲】
【請求項１】
減少されたゲート高さを有する集積回路トランジスタを形成する方法であって、
基板、前記基板の上のゲート導体（１３）、および前記ゲート導体（１３）の上の少なくとも１つの犠牲層（１４〜１６）を有する積層構造を形成するステップと、
前記積層構造を前記基板から延びる少なくとも１つのゲート・スタックにパターン形成するステップと、
前記ゲート・スタックに隣接してスペーサ（６０）を形成するステップと、
前記ゲート・スタックに隣接してソースおよびドレイン領域（７１）を形成するように、前記スペーサ（６０）で保護されていない前記基板の領域にドーピングするステップと、
前記スペーサ（６０）および前記犠牲層（１４〜１６）を除去するステップとを備える方法。
【請求項２】
前記ゲート導体（１３）の高さが、前記スペーサ（６０）でつくられた前記ソースおよびドレイン領域（７１）の間隔に関連したゲート高さよりも小さい、請求項１に記載の方法。
【請求項３】
前記スペーサ（６０）の寸法が、前記ゲート導体（１３）と前記犠牲層（１４〜１６）との組み合わされた高さによって制御され、その結果、前記スペーサ（６０）は、前記組み合わされた高さのために、前記ゲート導体（１３）だけの高さに比べてより大きな間隔を実現するようになる、請求項１に記載の方法。
【請求項４】
前記より大きな間隔は、前記ゲート導体（１３）の前記高さだけに合わせて形成されるスペーサで形成されるソースおよびドレイン領域に比べて、前記ソースおよびドレイン領域（７１）を前記ゲート導体（１３）からより遠くに位置付けする、請求項３に記載の方法。
【請求項５】
前記ゲート導体（１３）の上の前記犠牲層（１４〜１６）が、
前記ゲート導体（１３）の上に犠牲酸化物層（１４）を形成するステップと、
前記酸化物層（１４）の上に追加の犠牲層（１５〜１６）を形成するステップとを備えるプロセスで形成される、請求項１に記載の方法。
【請求項６】
前記積層構造が前記ゲート導体（１３）の下にシリコン層（１１）を含み、そして、前記方法が、前記パターン形成するステップの後で、ソース／ドレイン電極（７１）および前記ゲート導体（１３）に一緒に自己整合打込みでドーピングするステップをさらに備え、
前記ゲート導体（１３）と前記犠牲層（１４〜１６）との組み合わされた高さは、不純物が前記シリコン層（１１）に達するのを妨げるが、
前記犠牲層（１４〜１６）がなければ、前記ドーピングするステップは前記ゲート導体（１３）およびゲート誘電体層（１２）を通して前記シリコン層（１１）に不純物を打ち込む、請求項１に記載の方法。
【請求項７】
前記積層構造が前記ゲート導体（１３）の下にシリコン層（１１）を含み、そして、前記方法が、
前記パターン形成するステップの後で、ソース／ドレイン電極（７１）および前記ゲート導体（１３）に一緒に自己整合打込みでドーピングする第１のドーピング・プロセスと、
前記第１のドーピング・プロセスの後で、前記第１のドーピング・プロセスで使用されたものと反対極性の不純物を、前記ゲート導体の下のハロー領域（１０２、１０６）に自己整合打込みでドーピングする第２のドーピング・プロセスとをさらに備え、
前記ゲート導体（１３）と前記犠牲層（１４〜１６）との組み合わされた高さは、不純物が前記シリコン層（１１）に達するのを妨げるが、
前記犠牲層（１４〜１６）がなければ、前記ドーピング・プロセスは前記ゲート導体（１３）およびゲート誘電体層（１２）を通して前記シリコン層（１１）に不純物を打ち込む、請求項１に記載の方法。
【請求項８】
前記スペーサ（６０）が形成された後で、
前記ゲート・スタック（１３）に隣接した前記基板上に隆起ソースおよびドレイン領域（７１）をエピタキシャル成長するステップと、
前記隆起ソースおよびドレイン領域（７１）ならびに前記基板に不純物を打ち込む（７２）ステップとをさらに備える、請求項１に記載の方法。
【請求項９】
積層スタック堆積を形成するステップであって、前記積層スタック堆積が、
基板層を覆ってシリコン層（１１）を形成すること、
前記シリコン層（１１）上にゲート酸化物（１２）を形成すること、
前記ゲート酸化物（１２）上にゲート導体（１３）を形成すること、および、
前記ゲート導体（１３）の上に少なくとも１つの犠牲層（１４〜１６）を形成することを備えるプロセスで形成されるステップと、
前記ゲート酸化物（１２）、ゲート導体（１３）、および前記犠牲層（１４〜１６）を少なくとも１つのゲート・スタックにパターン形成するステップと、
前記ゲート・スタックに隣接して一時的なスペーサ（６０）を形成するステップと、
前記一時的なスペーサ（６０）が隆起ソースおよびドレイン領域（７１）を前記ゲート・スタックから分離させるような具合に、前記一時的なスペーサ（６０）に隣接して前記基板層の上に前記隆起ソースおよびドレイン領域（７１）をエピタキシャル成長するステップと、
前記隆起ソースおよびドレイン領域（７１）上に追加の誘電体層（８０）を成長するステップと、
前記犠牲層（１４〜１６）を除去することなしに、前記一時的なスペーサ（６０）を除去するステップと、
前記隆起ソースおよびドレイン領域（７１）、ならびに前記シリコン層（１１）の露出領域にハロー打込み（１００、１０４）を行うステップと、
前記ゲート・スタックに隣接して永久スペーサ（１１０）を形成するステップであって、前記永久スペーサ（１１０）が前記一時的なスペーサ（６０）よりも薄いものであるステップと、
前記隆起ソースおよびドレイン領域（７１）、ならびに前記シリコン層（１１）の露出領域に不純物を打ち込む（１１２、１１４）ステップと、
前記永久スペーサ（１１０）と前記隆起ソースおよびドレイン領域（７１）との間の前記シリコン（１１）の前記露出領域を満たす最終スペーサ（１２０）を形成するステップと、
前記隆起ソースおよびドレイン領域（７１）、ならびに前記シリコン（１１）の露出領域に追加の不純物を打ち込むステップと、
すべての不純物を活性化するようにアニールするステップと、
前記隆起ソースおよびドレイン領域（７１）上の前記追加の誘電体層（８０）をエッチ・バックするステップと、
前記ゲート導体（１３）と前記隆起ソースおよびドレイン領域（７１）との両方をサリサイド化するステップとを備える、集積回路トランジスタを製造する方法。
【請求項１０】
前記隆起ソースおよびドレイン領域（７１）をエピタキシャル成長する前記プロセスが、不純物をドーピングすることなしに行われる、請求項９に記載の方法。
【請求項１１】
前記犠牲層（１４〜１６）の前記除去が、前記スペーサ（６０）でつくられた前記ソースおよびドレイン領域（７１）の間隔に関連したゲート高さに比べて、前記ゲート導体（１３）の高さを減少させる、請求項９に記載の方法。
【請求項１２】
前記ゲート導体（１３）の上の前記犠牲層（１４〜１６）の前記形成が、前記ゲート導体（１３）の上に犠牲酸化物層（１４）を形成すること、前記酸化物層（１４）の上に犠牲窒化物層（１５）を形成すること、および前記窒化物層（１５）の上に堅い犠牲絶縁物材料（１６）を形成することをさらに備える、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、集積回路のトランジスタに関し、より詳細には、ゲート電極の高さを減少し、同時に活性ドーパントを各電極の中に閉じ込め、それによって集積回路の性能を最大化する改善された構造および方法に関する。
【背景技術】
【０００２】
高性能相補金属酸化物半導体（ＣＭＯＳ）デバイスの従来の処理中に問題が生じる。トランジスタの特徴の寸法が縮小されるにつれて、一層小さくなるのは電極（ソース、ドレイン、およびゲート）の寸法だけでなく、これらは互いに一層接近して形成されるのでこれらの電極間の距離も一層小さくなる。一層接近することで、デバイスの動作中に電極間の電界が増す。したがって、全体的な集積回路性能のために、電極間の寄生キャパシタンスを最小にし、同時に、デバイスのオフ状態漏れを増加させることなく駆動電流を最大にすることがますます重要になる。
【０００３】
ゲート・ポリ・スタックの高さは、ゲート・コンタクト構造とソースおよびドレイン（Ｓ／Ｄ）・コンタクト構造との間の寄生キャパシタンスに影響を及ぼし、そして延長ドーピングのようなソースおよびドレインの電気的延長部分はゲート・コンタクトおよびメタライゼーション・コンタクトと重なり合う。ポリ高さの減少、すなわちポリ・ゲート線のより小さな側壁面積は、ゲート・ポリ線とソース／ドレイン電極およびそれらの関連したコンタクト構造との間の外縁キャパシタンスの周辺成分が減少する。ゲートとソース／ドレイン延長部分の間のキャパシタンスは、電流駆動能力および電力の他に論理用途の集積回路の全体的な速度に実質的に影響を及ぼす。したがって、ゲートの高さを減少することが望ましい。
【０００４】
自己整合ソース／ドレイン／ゲート打込みを用いた従来のＣＭＯＳ処理では、ゲート高さを減少できる量が制限される。自己整合マスクとしてポリ・ゲートを使用してソースおよびドレイン領域にドーピングするために、さらにハロー形成のために、十分なエネルギーでドーパントを打ち込むと、ゲート高さが減少したときに、ドーパントがポリ・ゲートおよびゲート誘電体を通してチャネル中に浸透するようになることがある。したがって、ゲート高さを減少するときに、ゲート不純物が下にあるゲート酸化物を汚染する危険性が増す。これを防止するために、いくつかの従来プロセスは、製造プロセスの総サーマル・バジェット（thermal budget）を減らしている。しかし、総サーマル・バジェットを減らすことは、他の電極の不十分なドーパント活性化につながることがあり、その結果として、駆動電流が制限されることがある。もしくは、自己整合ゲート／ソース／ドレインおよびハロー打込みエネルギーは、ドーパント浸透を軽減するように劇的に減らすことができる。しかし、ソース／ドレインおよびハローの低エネルギー打込みは、高いソース／ドレイン寄生抵抗、およびチャネル中の不十分なハロー・ドーピングを引き起こし、駆動電流特性および短チャネル減衰特性を劣化させる。
【０００５】
さらに、減少された高さのゲートで実現できる最大側壁スペーサ長が、問題の原因となる。より短いゲート高さの場合、与えられた厚さの堆積スペーサ材料のＲＩＥ（反応性イオン・エッチング）の結果の減少されたステップ高さのために、スペーサの最大寸法は減少し、その結果として、Ｓ／Ｄドーパントの横方向侵食、およびゲートとＳ／Ｄの間のシリサイド・ブリッジのより高い確率が生じる。エピタキシャル成長された隆起ソースおよびドレイン構造を使用するとき、減少された高さのゲートの上にエピタキシャル全面成長が起るので、この問題は一層厳しくなる。ゲートの上の望ましくない全面成長エピタキシャル・ポリシリコンは、また、シリサイド化されるかもしれず、これによって、ゲートと隆起ソースおよびドレイン領域との間に導電性経路が形成され、その結果として、トランジスタ機能の故障となるかもしれない。
【０００６】
より具体的には、ＲＳＤ処理中に、Ｎ型電界効果トランジスタ（ＮＦＥＴ）ではハロー打込みによって、Ｐ型電界効果トランジスタ（ＰＦＥＴ）では延長部分およびソース／ドレイン打込みによって、ホウ素のような不純物がチャネルに拡散することがある。より具体的には、薄いＳＯＩ構造上にＲＳＤを作るためのシリコン選択エピタキシャル・プロセスは、通常、数分を超える延長された熱サイクルで、ほぼ７００Ｃから９００Ｃの温度で行われる。この温度条件は、主ドーパント特にホウ素の最も大きなＴＥＤを引き起こし、閾値電圧減衰の増大のような有害な効果を短チャネル・デバイスに引き起こすことが、一般に知られている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ゲートの高さを短くすることに関して上で述べた問題の外に、ＲＳＤ（隆起ソース／ドレイン）に対する従来ＣＭＯＳ処理には、不必要な過渡増速拡散（ＴＥＤ）の欠点がある。本発明は、減少されたゲート高さを有する集積回路トランジスタを形成する方法を提供する。本発明は、基板、基板の上のゲート導体、およびゲート導体の上の少なくとも１つの犠牲層を有する積層構造を形成する方法を提供する。
【課題を解決するための手段】
【０００８】
積層構造は、ゲート・スタック（gate stack）に隣接したスペーサを形成することにより、基板から延びる少なくとも１つのゲート・スタックにパターン形成され、そして、スペーサで保護されていない基板の領域のドーピングが、ゲート・スタックに隣接してソースおよびドレイン領域を形成するように形作られる。それから、スペーサおよび犠牲層は除去される。
【０００９】
ゲート導体の高さは、スペーサでつくられたソース領域とドレイン領域の間隔に関連したゲート高さよりも小さい。スペーサの寸法は、ゲート導体と犠牲層との組み合わされた高さによって制御され、その結果、スペーサは、組み合わされた高さのために、ゲート導体だけの高さに比べてより大きな間隔を実現する。このより大きな間隔は、ゲート導体の高さだけに合わせて形成されたスペーサで形成されるソースおよびドレイン領域に比べて、ソースおよびドレイン領域をゲート導体からより遠くに位置付けする。
【００１０】
ゲート導体の上の犠牲層は、ゲート導体の上に犠牲酸化物層を形成しさらに酸化物層の上に追加の犠牲層を形成することによって形成される。犠牲酸化物層は、ゲート導体を保護する。積層構造は、ゲート導体の下にシリコン層を有し、そしてさらに、パターン形成プロセスの後で、自己整合打込みでソース／ドレイン電極およびゲート導体に一緒にドーピングする。
【００１１】
ゲート導体と犠牲層との組み合わされた高さは、不純物がシリコン層に達するのを妨げ、そして、犠牲層がなければ、ドーピング・プロセスはゲート導体およびゲート誘電体層を通してシリコン層に不純物を打ち込む。積層構造は、ゲート導体の下にシリコン層を有する。ソース／ドレイン電極およびゲート導体は、パターン形成プロセスの後で、自己整合打込みで一緒にドーピングされる。また、本発明は、第１のドーピング・プロセスで使用されたものと反対極性の不純物を自己整合打込みでゲート導体の下のハロー領域にドーピングする第２のドーピング・プロセスを備える。ゲート導体と犠牲層との組み合わされた高さは、不純物がシリコン層に達するのを妨げ、そして、犠牲層がなければ、ドーピング・プロセスは、ゲート導体およびゲート誘電体層を通してシリコン層に不純物を打ち込む。
【００１２】
本発明は、さらに、一時的なスペーサが隆起ソースおよびドレイン領域をゲート・スタックから分離するような具合に、一時的なスペーサに燐接して基板層の上に隆起ソースおよびドレイン領域をエピタキシャル成長する方法を提供する。それから、追加の誘電体層が、隆起ソースおよびドレイン領域上に成長され、犠牲材料を除去することなしに一時的なスペーサが除去され、隆起ソースおよびドレイン領域、ならびにシリコン層の露出領域にハロー打込みが行われ、そして、ゲート・スタックに隣接して永久スペーサが形成される。永久スペーサは、一時的なスペーサよりも薄い。次に、隆起ソースおよびドレイン領域、ならびにシリコンの露出領域に不純物が打ち込まれ、そして、永久スペーサと隆起ソースおよびドレイン領域との間のシリコンの露出領域を満たす最終スペーサが形成される。その後で、隆起ソースおよびドレイン領域ならびにシリコンの露出領域に追加の不純物を打ち込むこと、すべての不純物を活性化するようにアニールすること、隆起ソースおよびドレイン領域上の追加の誘電体層をエッチ・バックすること、およびゲート導体と隆起ソースおよびドレイン領域との両方をサリサイド化することが続く。
【００１３】
ゲート・スタックの上の犠牲層で実現されたゲート高さの擬似的な（artificial）増加によって、より大きな使い捨てスペーサの形成が可能になる。本発明は、スペーサ幅調整のために２ステップ・スペーサ形成プロセスを使用する（犠牲スペーサと永久スペーサ）。本発明は、また、減少されたゲート高さによってスペーサの実現可能寸法が制限されまた減少するとき生じることがあるドーパント侵食およびシリサイド・ブリッジの発生を、より大きなスペーサを用いて防止する。
【００１４】
本発明は、図面を参照した、好ましい実施形態についての次の詳細な説明からより良く理解されるであろう。
【発明を実施するための最良の形態】
【００１５】
本発明は、ＳＯＩのＣＭＯＳデバイスにおいて、ゲート高さを含んだすべての電極の寸法を縮小する新規な方法を示す。本発明は、ゲート・ポリの上に犠牲層を設けることによって、ゲート高さ減少に関連した問題を解決する。ゲート・ポリシリコンの上のバッファ層は、その後のプロセスの集積化中にゲート高さを擬似的に高くし、それによって、ポリ・ゲートおよびゲート誘電体層を通したホウ素浸透の問題（上で述べたように）を招くことなしに、ソース／ドレイン領域およびチャネル領域に十分にドーピングすることができるほど高いエネルギーで、ソース、ドレイン、およびハロー打込みを行うことができるようになる。言い換えると、バッファ層の厚さによって、ソース／ドレインおよびハロー接合および側壁スペーサ寸法を含んだ本発明のデバイス構造の内部で、不純物は、従来のより背の高いゲート構造の場合と同じ深さに打ち込まれるようになるので、従来の自己整合打込みプロセスを本発明で使用することができる。
【００１６】
ゲート・スタックの上の犠牲層で実現されるゲート高さの擬似的な増加によって、より大きな使い捨てスペーサの形成が可能になる。本発明は、スペーサ幅調整のために、２ステップ・スペーサ形成プロセスを使用する（犠牲スペーサおよび永久スペーサ）。本発明は、また、（上で述べたように）減少されたゲート高さによってスペーサの実現可能寸法が制限されまた減少するとき起ることがあるドーパント侵食およびシリサイド・ブリッジの問題の発生を、より大きなスペーサを用いて防止する。
【００１７】
上で述べたホウ素拡散問題の発生を防止するために、本発明は、隆起ソース／ドレインが形成された後で、Ｎ−ハロー、Ｐ−延長部分およびＰ型ソースおよびドレインのためにホウ素を打ち込む。このプロセスによって、ＲＳＤ処理の前に砒素のような拡散の遅いドーパントを導入することができるようになる。さらに、ＰＦＥＴのソースおよびドレインのホウ素拡散により多くの場所を与えるために、ＮＦＥＴの砒素打込みのためよりもＰＦＥＴのホウ素／ＢＦ２ソース／ドレイン打込みのために、スペーサの幅が相対的に大きくされる。
【００１８】
本発明は、ＮＦＥＴとＰＦＥＴのドーパント種を分離する。より具体的には、本発明は、ＲＳＤ選択エピタキシャル・プロセス中のホウ素の横方向侵食の影響を最小にするように大きな使い捨てスペーサを使用して、ホウ素打込みを分離する。図１〜３０は、模式的な断面で示された本発明の１つの例を図示する。本発明は、これらの例に限定されず、むしろすべての類似した構造に同様に適用することができる。これらの例は、本発明の典型として選ばれた。しかし、本発明は、これらの例にだけ明確に限定されない。
【００１９】
「Ａ」はＮ型デバイスを表し、一方で、「Ｂ」はＰ型デバイスを表す。さらに、図面を簡単にするために、構造の各々の半分だけ（例えば、左半分）を図１〜２８に図示した。各構造の右半分（図示されていない）は、図示した左半分の鏡像である。図２９および３０は、完全な（左半分と右半分の両方）トランジスタ構造を図示する。一実施形態では、本発明は、同じ基板すなわちチップに同時に製造されるＮ型とＰ型のデバイスを考えている。したがって、様々な「Ａ」および「Ｂ」図は、製造プロセスの同じ処理ステップを表している。
【００２０】
図１および２において、積層構造は、様々な材料の層を連続して堆積／形成することによって形成されている。これらの層は、化学気相成長（ＣＶＤ）、液相堆積（ＬＰＤ）、気相堆積（ＶＰＤ）、スパッタリング、酸化成長、エピタキシャル成長、その他を含んだ、任意のよく知られた堆積／形成プロセスを使用して、堆積／形成することができる。第１の層は、絶縁物（酸化物）１０およびシリコン層１１を備える。
【００２１】
酸化物１０は、シリコン層１１を下にある基板（図示されていない）との電気的接触から分離している。この型の構造は、シリコン１１が絶縁物（この場合、酸化物１０）の上にあるので、シリコン・オン・インシュレータ（ＳＯＩ）構造として知られている。そのような構造では、酸化物１０は埋込み酸化物（ＢＯＸ）と呼ばれる。埋込み酸化物１０は、下にあるどんな構造からもトランジスタを分離する。下で説明する本発明は、そのようなＳＯＩ構造への本発明の特定の応用を示している。しかし、本発明は、ＳＯＩ技術とバルクＳｉ基板技術の両方に同様な適用可能性および重要性で応用される。
【００２２】
項目１２は、ゲート酸化物を表す。項目１３はゲート導体を表す。ゲート導体１３は、金属、合金、導電性酸化物、ポリシリコン、その他のようなどんな導電性材料であってもよい。ゲート導体層１３の厚さが、ゲート導体の最終的な高さを決定する。
【００２３】
項目１４〜１６は、最終構造から除去され製造プロセス中にだけ使用される犠牲絶縁物材料である。この例では、項目１４は酸化物であり、項目１５は窒化物であり、そして項目１６は堅い絶縁物材料（例えば、テトラエチルオルソシリケート（ＴＥＯＳ））である。しかし、使い捨てスペーサ材料および最終スペーサ材料および対応するエッチング選択性に関連して製造されるデバイスをつくるときの設計者の特定の必要に依存して、どんな数および型の犠牲材料でも使用されるかもしれない。項目１４〜１６は、次の処理ステップ中にゲートの高さを擬似的に高くする。これによって、上で述べたような有害な副作用を受けることなしに、ゲートの高さを減少することができるようになる。ゲート導体と犠牲層の高さの好ましい比は、技術の目標ゲート長のためのゲート・スタックＲＩＥプロセスだけでなく、シリサイド厚さ、目標スペーサ幅、ＲＳＤ厚さ、および基板の型のためのソース／ドレイン／ハロー打込みエネルギーのような様々な設計要素によっても決定される。
【００２４】
図３および４において、上の層（層１２〜１６）は、例えば反応性イオン・エッチング（ＲＩＥ）のようなエッチング・プロセスを使用して、ゲート・スタック（これの半分が各図面で図示されている）にパターン形成される。追加の酸化物２６が、後の処理中にゲート酸化物、ゲート・ポリおよび延長部分領域を保護するために、ゲート・スタックを覆って成長される。図３に示すＮ型デバイスの場合、延長部分打込み２２（例えば、砒素、その他）がＮ型延長部分２４をシリコン層１１の中につくるように行われる。下でより詳細に説明するように、砒素は他の不純物に比べて比較的ゆっくり拡散するので、この段階での砒素打込みが、結果的に望ましくない不純物拡散になることはない。この処理中、図４に示すＰ型デバイスは、Ｎ型延長部分不純物の打込みを防止するマスク（図示されない）を使用して、保護されている。さらに、ゲート・スタックは、延長部分打込み２４をゲートの縁に正確に位置合わせする。
【００２５】
図５および６において、保護キャップ３０、３１がこの構造を覆って形成される。キャップ３１は、低温酸化（ＬＴＯ）キャップを備え、一方で材料３０は、例えば、急速加熱（rapid thermal）化学気相成長（ＲＴＣＶＤ）プロセスで形成された窒化物層を備える。図４において、保護酸化物４４が構造を覆って形成される。酸化物がゲート・スタックの頂上を塞がないように、オーバー・エッチング・プロセスで化学機械研磨（ＣＭＰ）を使用して、酸化物４４の高さが減少される。それから、Ｎ型およびＰ型デバイスのための別個のゲート・ポスト・ドーピング処理ステップで、別個の不純物が打ち込まれる。より具体的には、図８に示すＰ型デバイスは、マスク（図示されない）を使用して保護されるが、一方で、Ｎ型ゲート打込み（燐または砒素）４０がゲート導体１３に行われ、その後に随意の急速加熱アニール（ＲＴＡ）が続く。その後で、図７に示すＮ型デバイスは再びマスクを使用して保護され、一方で、Ｐ型ゲート打込み（ホウ素、ＢＦ２、その他）４１をゲート導体１３に行うことができる。上のゲート・ポスト・ドーピング方法の代替えとして、犠牲バッファ層１４、１５および１６を形成する前で減少された高さのポリ層１３を堆積した直後に、ドーパントの低エネルギー打込みによってゲートに予めドーピングすることもできる。
【００２６】
犠牲層１４〜１６で与えられる追加の厚さによって、ゲート酸化物１２を通したシリコン１１のチャネル領域への不純物浸透なしに、ゲートだけでなくソース、ドレイン、およびハロー領域にもドーピングするために、十分に高エネルギーの打込み（例えば、５ＫｅＶより高いホウ素、１０ＫｅＶより高い砒素、および８ＫｅＶより高い燐）を使用することができるようになる。言い換えると、バッファ層の厚さによって、本発明のゲート構造の内部で、不純物は、従来のより背の高いゲート構造の場合と同じ深さに打ち込まれるようになるので、ゲート・スタックに自己整合された従来の打込みプロセスを本発明で使用することができる。したがって、本発明は、よく知られている打込み技術を使用することを可能にし、それによって、簡略化しデバイス製造のコストを低減する。さらに、本発明は、この従来処理を可能にするが、それにもかかわらず、実際のゲート導体１３の上に犠牲層１４〜１６を設けることによって、望ましくない不純物浸透の危険性をなくしている。
【００２７】
それから、図９および１０に示されるように、保護酸化物４４は、例えば緩衝ＨＦ溶液を使用するウェット・エッチングによって除去される。それから、スペーサ材料が堆積され、例えば異方性ドライ・エッチングすなわちＲＩＥで一時的なスペーサ６０に形成される。また、図１１および１２に示すように、ＲＩＥプロセスおよび追加エッチング（従来の複合スペーサ形成技術のような）で、スペーサ６０で保護されていない、ゲート上の酸化物キャップ３１を覆う窒化物３０の部分が除去される。
【００２８】
図１３および１４において、隆起ソースおよびドレイン領域７１がエピタキシャル・プロセスで成長される。犠牲バッファ層１４〜１６のために、ポリ・ゲート上の不必要なエピ全面成長は防止される。さらに、上で説明したように、エピ・プロセスで、構造は、ほぼ数分超の間、７５０Ｃから９００Ｃの範囲の温度の熱サイクルにさらされる。この熱プロセスで、Ｎ型およびＰ型不純物４０、４１はゲート導体１３全体にわたって拡散する。
【００２９】
また、図１３および１４に示すように、Ｎ型デバイスはマスク（図示されていない）で保護され、Ｐ型デバイスはＰ型打込みプロセス７２（例えば、ホウ素、ＢＦ２、その他）にかけられ、この打込みプロセス７２は、Ｐ型トランジスタの隆起ソースおよびドレイン領域７１にドーピングし、さらに、また、シリコン１１の中にＰ型ソースおよびドレイン７３をつくる。前に言及したように、この打込みは隆起ソースおよびドレイン領域が成長された後で行われるので、この打込みは、隆起ソースおよびドレイン領域を成長するエピタキシャル・プロセスに関連した熱サイクルを回避する。したがって、高熱エピタキシャル隆起ソース／ドレイン・プロセスの後でこの打込みおよび他の後の打込みを行うことによって、本発明は、エピ成長中のホウ素の有害な過渡増速拡散をなくしている。
【００３０】
図１５および１６において、酸化物２６およびキャップ３１の部分だけでなく酸化物スペーサおよび上部酸化物１６も、エッチング・プロセスで除去される。この段階で、本発明は、ポリ・ゲート高さ減少を実現する。その上、本発明は、随意に、ドーピングされた隆起ソース・ドレイン領域７１の表面を保護するために、低温で薄い酸化物８０（図１５および１６だけに図示されている）を成長する。この随意のプロセスは、また、スペーサ６０を除去したエッチング中にゲート導体１３の角部から除去されていることがある酸化物２６を再成長するのに役立つ。
【００３１】
図１７および１８において、窒化物ライナ３０がエッチング・プロセスで除去される。次に、図１９および２０に示すように、ＮＦＥＴのためのＮ−ハロー１００（ホウ素、ＢＦ２、その他）およびＰＦＥＴのためのＰ−ハロー１０４（砒素、燐）の打込みが行われて、ハロー打込み領域１０２、１０６がつくられる。これらのハロー打込みは、一方の型のトランジスタは保護されているが他方の型のトランジスタは適切な打込みを受けるプロセスで、および反対のプロセスで、別々に行われる。上で説明したように、高いサーマル・バジェットのエピタキシャル隆起ソース／ドレイン形成プロセスの後でハロー打込みが行われるので、ホウ素ハローの過渡増速拡散の有害な効果は、本発明で回避される。
【００３２】
図２１および２２において、永久窒化物スペーサ１１０が、よく知られている堆積およびエッチング／整形技術（例えば、ＲＴＣＶＤ）を使用して形成される。その後で、Ｐ型デバイスがマスクで保護されている間に、Ｎ型ソース／ドレイン打込み（砒素または燐）が行われる。そして、Ｎ型デバイスが異なるマスクで保護されている間に、Ｐ型延長部分打込み１１４（ホウ素、ＢＦ２、その他）が行われる。これらの打込みは、隆起ソースおよびドレイン７１、２４および７１、７３の内部にドーピングを生じさせ、さらにまた、関連した延長部分領域の一部１１６、１１８にドーピングする。
【００３３】
図２３および２４において、最終永久スペーサ１２０（窒化物）が従来技術を使用して堆積され、かつ整形される。永久スペーサ１１０は犠牲層６０よりも小さいが、最終スペーサ１２０は、永久スペーサ１１０よりもまた犠牲層６０よりも大きい。実際は、図２３および２４に示すように、最終永久スペーサ１２０は、ファセットを有することがある隆起ソースおよびドレイン領域７１の角を覆うように延びている。
【００３４】
図２５および２６において、高温急速加熱アニール（ＲＴＡ）が、様々なドーパントを活性化するように適用される。したがって、これまで打ち込まれたドーパントは、延長部分２４、７３だけでなく隆起ソースおよびドレイン領域７１全体にわたって、およびポリ・ゲート１３全体にわたって再分布する。留意されたいことであるが、これは、ハロー１０２、１０６のドーパントが受ける最初の高温熱サイクルである。上で言及したように、ホウ素および他の速く動く不純物の大部分は、隆起ソースおよびドレイン領域を形成する高サーマル・バジェット・プロセスの後に打ち込まれるので、これらの不純物は、残りの処理（図２５および２６に示す急速加熱アニールのような）で最小限必要なサーマル・バジェットを受けるだけである。もう一度、これによって、本発明は不必要な過渡増速拡散問題を防ぐことができる。図２１は、薄い窒化物スペーサを使用するものとしてＮＳＤ（ＮＦＥＴソース／ドレイン）を示すが、図１４は、より大きな使い捨てスペーサと位置合わせされたＰＳＤ（ＰＦＥＴソース／ドレイン）打込みを示す。異なる実施形態として、これらの打込みは、大きな最終スペーサの形成後に行うことができる（例えば、図２５および２６を参照されたい）。
【００３５】
図２７および２８は、従来のシリサイド・プロセスで、ゲート導体１３の上および隆起ソースおよびドレイン領域７１が前に存在していたところにシリサイド領域１４０、１４１をつくった後の構造を図示している。図２９および３０は、基本的に、図２７および２８と同じ構造を示し、図２７および２８に示す半分の図の代わりに、構造の両側を図示している。
【００３６】
したがって、上で示したように、本発明は、処理中にゲートの上に犠牲層を設けることによって、ゲート高さ減少に関連した問題を解決している。様々な従来問題を招くことなく、ポリ高さを減少することによって、本発明は、シリサイド化ゲート電極と、ソース／ドレイン電極およびこれらの電気的に接続されたメタライゼーション／コンタクト構造との間の寄生キャパシタンスを減少させるという究極の目標を達成する。また、減少されたポリ・ゲートの高さは、隆起ソース／ドレインと共同して、ゲート・ソース／ドレイン間寄生キャパシタンスの増加および全体的な回路性能の劣化という犠牲を払うことなしに、より高い駆動電流を実現する。ゲート・ポリシリコンの上のバッファ層は、処理中にゲート高さを擬似的に高くし、それによって、従来のホウ素浸透問題を招くことなく、ＰＦＥＴソース／ドレインおよびゲートの十分に高エネルギーの打込みを使用することを可能にする。この実施形態の他の変形は、図２１の除去後の代わりに、図１３のバッファ層１６の除去前に、十分に高いエネルギーの燐または砒素を使用するＮＦＥＴソース／ドレインおよびゲートの打込みを含むことができる。
【００３７】
ゲート・スタックの上の犠牲層で実現されたゲート高さの擬似的な増加によって、より大きな使い捨てスペーサの形成が可能になる。犠牲バッファ層１４〜１６が無ければ、単に減少されたゲート高さでは、隆起ソース／ドレイン領域を図１１および１２のゲート側壁から分離できるだけ大きな使い捨てスペーサを形成することは困難であろう。本発明は、スペーサ幅調整のために２ステップ・スペーサ形成を使用する。減少したゲート高さのためにスペーサの寸法が減少したとき生じることがあるドーパント侵食およびシリサイド・ブリッジの問題の発生を防止することは、より大きなスペーサを用いて可能である。
【００３８】
上で述べたホウ素拡散問題の発生を防止するために、Ｎ−ハロー、Ｐ延長部分および、Ｐ型ソースおよびドレインは、隆起ソース／ドレインが形成された後で打ち込まれる。このプロセスで、砒素のような拡散の遅いドーパントをＲＳＤ処理の前に導入することはやはり可能である。さらに、ＰＦＥＴのソースおよびドレインのホウ素拡散により多くの場所を与えるために、最終スペーサの幅は、ＮＦＥＴよりもＰＦＥＴのために相対的に大きくされる。
【００３９】
好ましい実施形態の延長として、本発明の他の実施形態は、次の通りに説明される。図１１〜１２において、窒化物ライナに付いた酸化物スペーサの代わりに、窒化物使い捨てスペーサが形成される。したがって、この構造では、使い捨てスペーサ材料は、ゲートの上の犠牲バッファ材料（この場合、酸化物）と異なっている。図１５〜１６のＲＳＤ形成のためのエピ成長（および随意の深いソース／ドレイン打込み）の後に、ＲＳＤ層７１の表面により厚い酸化物が成長され、その結果、このＲＳＤ表面酸化物の厚さはバッファ酸化物層１６の厚さにほぼ等しくなる。その後、熱燐酸によって、酸化物バッファ層１６およびＲＳＤ表面酸化物層をエッチング除去することなしに、窒化物使い捨てスペーサだけが選択的に除去される。それから、ＳＯＩ技術とバルクＳｉＣＭＯＳ技術の両方で短チャネル減衰を制御できるだけ高いエネルギーおよびドーズ量で、ハロー打込みが行われる。この実施形態のゲート・ポリ上のバッファ層１６のために、比較的高いエネルギーでのこのハロー打込みは、ゲート・ポリを通してチャネルに浸透しない。この浸透の発生は防止されなければならない。ソース／ドレイン延長部分打込みは、また、この段階で行われる。随意に、好ましい実施形態図２１〜２２のように、ハローおよび延長部分打込みの前または後に薄い永久スペーサ１１０を使用することができる。しかし、この実施形態では、薄いスペーサ材料は、窒化物でなく酸化物であるべきである。それから、オーバエッチングでバッファ層１６およびＲＳＤ表面酸化物層を異方性エッチング除去するＲＩＥを使用して、ＲＳＤ層とゲート・スタックの側壁との間の間隔を満たす最終の大きな酸化物スペーサが形成される。もしくは、ゲート・ポリ・バッファ層とＲＳＤ層の両方を覆うように十分な厚さに堆積された酸化物の等方性エッチ・バックによって、上述の間隔を満たすことができる。その結果として、このステップは、図２５〜２６と同様な構造で、減少されたポリ高さを実現し、ポリ高さは遥かに多く減少している。ソース／ドレイン電極およびゲート・ポリのための追加の打込みは、この段階で、チャネルへのドーパント浸透の発生を防止するために低エネルギーで行われる。最終ＲＴＡで、すべてのドーパントが活性化され、そして、シリサイド化で、減少されたゲート・ポリおよびＲＳＤを有する最終ソース／ドレインおよびゲート電極が形成される。したがって、この第２の実施形態は、また、ポリ高さを減少させて寄生ゲート・ソース／ドレイン間キャパシタンスを減少させ、ＲＳＤ層を形成して駆動電流を最大にし、そして、ポリ・ゲートを通したドーパント浸透を引き起こすことなく、十分に高いエネルギーでのチャネルへの最適ハロー／延長部分打込みによって短チャネル減衰を実現する。
【００４０】
ゲート・スタックの上の犠牲層で実現されたゲート高さの擬似的な増加によって、より大きな使い捨てスペーサの形成が可能になる。２ステップ・スペーサ形成プロセスがスペーサ幅調整のために使用される（犠牲スペーサおよび永久スペーサ）。減少されたゲート高さによってスペーサの実現可能寸法が制限されまた減少するとき生じることがあるドーパント侵食およびシリサイド・ブリッジの問題の発生を防止することは、より大きなスペーサを用いて可能である。
【００４１】
本発明は好ましい実施形態によって説明したが、本発明は添付の特許請求の範囲の精神および範囲内で修正して実施できることを、当業者は認めるであろう。
【図面の簡単な説明】
【００４２】
【図１】部分的に完成したＮ型トランジスタを示す模式図である。
【図２】部分的に完成したＰ型トランジスタを示す模式図である。
【図３】部分的に完成したＮ型トランジスタを示す模式図である。
【図４】部分的に完成したＰ型トランジスタを示す模式図である。
【図５】部分的に完成したＮ型トランジスタを示す模式図である。
【図６】部分的に完成したＰ型トランジスタを示す模式図である。
【図７】部分的に完成したＮ型トランジスタを示す模式図である。
【図８】部分的に完成したＰ型トランジスタを示す模式図である。
【図９】部分的に完成したＮ型トランジスタを示す模式図である。
【図１０】部分的に完成したＰ型トランジスタを示す模式図である。
【図１１】部分的に完成したＮ型トランジスタを示す模式図である。
【図１２】部分的に完成したＰ型トランジスタを示す模式図である。
【図１３】部分的に完成したＮ型トランジスタを示す模式図である。
【図１４】部分的に完成したＰ型トランジスタを示す模式図である。
【図１５】部分的に完成したＮ型トランジスタを示す模式図である。
【図１６】部分的に完成したＰ型トランジスタを示す模式図である。
【図１７】部分的に完成したＮ型トランジスタを示す模式図である。
【図１８】部分的に完成したＰ型トランジスタを示す模式図である。
【図１９】部分的に完成したＮ型トランジスタを示す模式図である。
【図２０】部分的に完成したＰ型トランジスタを示す模式図である。
【図２１】部分的に完成したＮ型トランジスタを示す模式図である。
【図２２】部分的に完成したＰ型トランジスタを示す模式図である。
【図２３】部分的に完成したＮ型トランジスタを示す模式図である。
【図２４】部分的に完成したＰ型トランジスタを示す模式図である。
【図２５】部分的に完成したＮ型トランジスタを示す模式図である。
【図２６】部分的に完成したＰ型トランジスタを示す模式図である。
【図２７】部分的に完成したＮ型トランジスタを示す模式図である。
【図２８】部分的に完成したＰ型トランジスタを示す模式図である。
【図２９】部分的に完成したＮ型トランジスタを示す模式図である。
【図３０】部分的に完成したＰ型トランジスタを示す模式図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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