(57)【要約】画素アレイと関連する読み出しチェーンとの間に配置され、それらを結合するスイッチ回路を有する撮像装置である。１つの実施態様では、スイッチは列サンプルホールド回路の内部に配置されており、他の実施態様では、スイッチは列サンプルホールド回路と読み出しチェーンとの間に配置されている。スイッチ回路によって、列サンプルホールド回路からの信号が、使用可能な読み出しチェーンに確実に導かれ、使用可能／使用不可能な読み出しチェーンの選択が可能となる。読み出しチェーンを使用不可能とすることによって、撮像装置の電力消費量が低減される。
2007518308.tif 000002
【特許請求の範囲】
【請求項１】
画素アレイと、
第１及び第２の読み出しチェーンと、
前記画素アレイを前記第１及び第２読み出しチェーンと結合するスイッチ回路であって、第１モードでは、前記画素アレイを前記第１及び第２読み出しチェーンに結合するように動作し、第２モードでは、前記画素アレイを前記第１及び第２読み出しチェーンの１つの読み出しチェーンに結合するように動作するスイッチ回路と、
を備える撮像装置。
【請求項２】
前記スイッチ回路が列サンプルホールド回路とともに配置されている、
請求項１に記載の撮像装置。
【請求項３】
前記スイッチ回路が前記列サンプルホールド回路と前記第１及び第１の読み出しチェーンとの間に配置されている、
請求項１に記載の撮像装置。
【請求項４】
前記スイッチ回路が、前記画素アレイからの信号を受信し、前記信号を前記読み出しチェーンに送るための第１及び第２のマルチプレクサスイッチをさらに備える、
請求項１に記載の撮像装置。
【請求項５】
前記スイッチ回路を前記第１及び第２モードで動作するように制御する制御回路をさらに備える、
請求項１に記載の撮像装置。
【請求項６】
前記スイッチ回路を前記第１及び第２モードで動作するように制御する制御回路をさらに備える、
請求項４に記載の撮像装置。
【請求項７】
前記画素アレイと前記第１及び第２読み出しチェーンと間に結合されたサンプルホールド回路をさらに具える、
請求項６に記載の撮像装置。
【請求項８】
前記画素アレイに結合され、前記画素アレイへの行アクセスを制御する行制御回路をさらに備える、
請求項６に記載の撮像装置。
【請求項９】
前記サンプルホールド回路に結合され、前記サンプルホールド回路を制御する列制御回路をさらに備える、
請求項６に記載の撮像装置。
【請求項１０】
前記各読み出しチェーンが増幅器を備える、
請求項３に記載の撮像装置。
【請求項１１】
前記各読み出しチェーンがアナログ−デジタル変換器を備える、
請求項３に記載の撮像装置。
【請求項１２】
前記各読み出しチェーンがゲインステージを備える、
請求項３に記載の撮像装置。
【請求項１３】
前記各読み出しチェーンが、増幅器、アナログ−デジタル変換器、及びゲインステージを具える、
請求項３に記載の撮像装置。
【請求項１４】
各列が、該列内の画素を接続できる行のラインを有する、少なくとも第１及び第２の列に配置された複数個の画素と、
前記画素から前記行のラインに出力される信号を読み出すための第１及び第２の読み出しチェーンと、
第１のモードでは、前記第１及び第２列の行のラインを前記第１及び第２読み出しチェーンにそれぞれ結合させ、第２のモードでは、前記第１及び第２列の行のラインを前記第１及び第２の読み出しチェーンの１つの読み出しチェーンに結合させるマルチプレクサと、
を備える撮像装置。
【請求項１５】
前記複数個の画素が、相補型金属酸化物半導体画素のアレイである、
請求項１４に記載の撮像装置。
【請求項１６】
前記第１読み出しチェーンが第１の画素種に関連する信号を読み出し、かつ、前記第２読み出しチェーンが前記第１の画素種と異なる画素種の信号を読み出すように、前記マルチプレクサが制御される、
請求項１４に記載の撮像装置。
【請求項１７】
前記第１画素種が第１の画素色であり、かつ、前記第１画素種と異なる他の画素種が少なくとも第２の画素色である、
請求項１６に記載の撮像装置。
【請求項１８】
前記第１の画素種が第１の画素色であり、かつ、前記第１の画素種と異なる他の画素種が第２及び第３の画素色を有する、
請求項１６に記載の撮像装置。
【請求項１９】
前記マルチプレクサに接続され、制御信号を前記マルチプレクサに供給する制御回路と、
前記マルチプレクサを前記第１及び第２モードで動作するように制御する列デコーダと、をさらに備える、
請求項１４に記載の撮像装置。
【請求項２０】
各読み出しチェーンが少なくとも１つの読み出し増幅器を含む、
請求項１９に記載の撮像装置。
【請求項２１】
各読み出しチェーンがゲインステージ回路を含む、
請求項１４に記載の撮像装置。
【請求項２２】
前記ゲインステージ回路が少なくとも１つのゲインステージ増幅器を含む、
請求項２１に記載の撮像装置。
【請求項２３】
各読み出しチェーンがアナログ−デジタル変換回路を含む、
請求項１４に記載の撮像装置。
【請求項２４】
各読み出しチェーンが、増幅器、アナログ−デジタル変換回路、及びゲインステージを含む、
請求項１４に記載の撮像装置。
【請求項２５】
各列が、該列内の画素を接続できる行のラインをそれぞれ有する、Ｎ個の列に配置した複数個の画素と、
前記画素から出力される信号を読み出すための、複数Ｙ個の読み出しチェーンと、さらに、
第１の動作モードでは、前記Ｎ個の行のラインの各々を前記Ｙ個の読み出しチェーンの１つに結合させ、他の動作モードでは、前記前記Ｎ個の列の各々を前記Ｙ個の読み出しチェーンの一部であるＸ個の読み出しチェーンの１つに結合させるマルチプレクサと、備える撮像装置。
【請求項２６】
前記他の動作モードにおいて、前記Ｘ個の読み出しチェーンに含まれない前記Ｙ個の読み出しチェーンは使用不可能にされる、
請求項２５に記載の撮像装置。
【請求項２７】
前記第１動作モードが前記Ｙ個の読み出しチェーンの全てが使用可能である読み出し動作であり、かつ、前記他の動作モードではＸ個の読み出しチェーンＸのみが使用可能である、
請求項２５に記載の撮像装置。
【請求項２８】
画素アレイの行のラインから出力される信号を読み出すための第１及び第２の読み出しチェーンと、
前記行のラインを前記第１及び第２の読み出しチェーンと結合するマルチプレクサと、
動作モードに基づき前記第１及び第２の読み出しチェーンを使用可能及び使用不可能に制御する読み出し制御回路と、を備える撮像装置。
【請求項２９】
前記読み出し制御回路が、第１のモードにおいて前記第１及び第２の読み出しチェーンを使用可能とするように動作し、第２のモードにおいて、前記第１の読み出しチェーンを使用可能とし、かつ、前記第２の読み出しチェーンを使用不可能とするように動作する、
請求項２８に記載の撮像装置。
【請求項３０】
前記マルチプレクサが、第１のモードにおいて、前記行のラインを前記第１及び第２の読み出しチェーンにそれぞれ結合するように動作する、
請求項２８に記載の撮像装置。
【請求項３１】
前記マルチプレクサが、第２のモードにおいて、前記第１及び第２の行のラインを前記第１及び第２の読み出しチェーンの１つに結合するように動作する、
請求項３０に記載の撮像装置。
【請求項３２】
ｍ個の列及びｎ個の行に配列された画素のアレイであって、前記ｍ個の各列がそれぞれ行のラインを有し、各行のラインに各列内の画素を接続できる画素アレイと、
前記行に接続され、前記行へのアクセスを制御する行制御回路と、
前記列に接続され、前記列へのアクセスを制御する列制御回路と、
前記画素アレイから前記行のラインに出力された信号を読み出すための、第１及び第２の読み出しチェーンと、
前記行のラインを前記第１及び第２の読み出しチェーンと結合させるマルチプレクサであって、第１モードでは、それぞれ前記第１及び第２の行のラインを前記第１及び第２の読み出しチェーンに結合させるように動作し、第２モードでは、それぞれ前記第１及び第２の行のラインを前記第１及び第２の読み出しチェーンの１つの読み出しチェーンに結合させるように動作するマルチプレクサと、
を備える撮像装置。
【請求項３３】
前記行制御回路が、前記第１モードにおいて、ｍ′個の行からの読み出しを可能にするように動作し、前記第２モードにおいて、ｍ″個の行からの読み出しを可能にするように動作し、ここで、ｍ″はｍ′以下で、かつ、ｍ′は多くともｍである、
請求項３２に記載の撮像装置。
【請求項３４】
前記第２モードにおいて、前記行の読み出しは、２つの隣接する行の読み出しと、２つの隣接する行のスキップを交互に行う、
請求項３３に記載の撮像装置。
【請求項３５】
前記列制御回路が、前記第１のモードにおいて、ｎ′個の列からの読み出しを可能にするように動作し、前記第２モードにおいて、ｎ″個の列から読み出しを可能にするように動作し、ここで、ｎ″はｎ′以下で、かつ、ｎ′は多くともｎである、
請求項３２に記載の撮像装置。
【請求項３６】
前記第２モードにおいて、前記列の読み出しは、２つの隣接する列の読み出しと、２つの隣接する列のスキップとを交互に行う、
請求項３５に記載の撮像装置。
【請求項３７】
前記列制御回路が、前記第１のモードにおいて、ｎ′個の列からの読み出しを可能にするように動作し、前記第２モードにおいて、ｎ″個の列からの読み出しを可能にするように動作し、ここで、ｎ″はｎ′以下で、かつ、ｎ′は多くともｎである、
請求項３３に記載の撮像装置。
【請求項３８】
前記第２モードにおいて、前記列の読み出しは、２つの隣接する列の読み出しと、２つの隣接する列のスキップとを交互に行い、かつ、前記行の読み出しは、２つの隣接する行の読み出しと、２つの隣接する行のスキップとを交互に行う、
請求項３５に記載の撮像装置。
【請求項３９】
前記第１及び第２の読み出しチェーンを使用可能及び使用不可能に制御する読み出し制御回路をさらに備え、前記読み出し制御回路が、前記第１モードにおいて、前記第１及び第２読み出しチェーンを使用可能とするように動作し、前記第２モードにおいて、前記第１読み出しチェーンを使用可能とし前記第２読み出しチェーンを使用不可能とするように動作する、
請求項３２に記載の撮像装置。
【請求項４０】
前記第１及び第２の読み出しチェーンを使用可能及び使用不可能に制御する読み出し制御回路をさらに備え、前記読み出し制御回路が、前記第１モードにおいて、前記第１及び第２読み出しチェーンを使用可能とするように動作し、前記第２モードにおいて、前記第１読み出しチェーンを使用可能とし前記第２読み出しチェーンを使用不可能とするように動作する、
請求項３９に記載の撮像装置。
【請求項４１】
プロセッサと、さらに、
前記マルチプレクサに接続され、制御信号を前記マルチプレクサに供給する制御回路と、前記マルチプレクサを前記第１及び第２モードで動作するように制御する列デコーダと、各列が、該列内の画素を接続できる行のラインを有する、少なくとも第１及び第２の列に配置された複数個の画素と、前記画素から前記行のラインに出力される信号を読み出すための第１及び第２の読み出しチェーンと、第１のモードでは、前記第１及び第２列の行のラインを前記第１及び第２読み出しチェーンにそれぞれ結合させ、第２のモードでは、前記第１及び第２列の行のラインを前記第１及び第２の読み出しチェーンの１つの読み出しチェーンに結合させるマルチプレクサとを備える撮像装置と、
を備えるプロセッサシステム。
【請求項４２】
前記複数個の画素が、相補型金属酸化物半導体画素のアレイである、
請求項４１に記載のプロセッサシステム。
【請求項４３】
前記第１読み出しチェーンが第１の画素種に関連する信号を読み出し、かつ、前記第２読み出しチェーンが前記第１の画素種と異なる画素種の信号を読み出すように、前記マルチプレクサが制御される、
請求項４１に記載のプロセッサシステム。
【請求項４４】
前記第１画素種が第１の画素色であり、かつ、前記第１画素種と異なる他の画素種が少なくとも第２の画素色である、
請求項４１に記載のプロセッサシステム。
【請求項４５】
前記第１の画素種が第１の画素色であり、かつ、前記第１の画素種と異なる他の画素が第２及び第３の画素色を有する、
請求項４１に記載のプロセッサシステム。
【請求項４６】
前記マルチプレクサに接続され、制御信号を前記マルチプレクサに供給する制御回路と、
前記マルチプレクサを前記第１及び第２モードで動作するように制御する前記列デコーダと、をさらに備える、
をさらに有する請求項４１に記載のプロセッサシステム。
【請求項４７】
前記第１読み出しチェーンが読み出し回路を有する、
請求項４１に記載のプロセッサシステム。
【請求項４８】
前記読み出しチェーンが少なくとも１つの読み出し増幅器を含む、
請求項４７に記載のプロセッサシステム。
【請求項４９】
前記第１読み出しチェーンがゲインステージ回路を含む、
請求項４１に記載のプロセッサシステム。
【請求項５０】
前記ゲインステージ回路が少なくとも１つのゲインステージ増幅器を含む、
請求項４９に記載のプロセッサシステム。
【請求項５１】
前記第１読み出しチェーンがアナログ−デジタル変換回路を含む、
請求項４１に記載のプロセッサシステム。
【請求項５２】
プロセッサと、さらに、
各列が、該列内の画素を接続できる行のラインをそれぞれ有する、Ｎ個の列に配置した複数個の画素と、前記画素から出力される信号を読み出すための、複数Ｙ個の読み出しチェーンと、さらに、第１の動作モードでは、前記Ｎ個の行のラインの各々を前記Ｙ個の読み出しチェーンの１つに結合させ、他の動作モードでは、前記前記Ｎ個の列の各々を前記Ｙ個の読み出しチェーンの一部であるＸ個の読み出しチェーンの１つに結合させるマルチプレクサとを備える撮像装置と、
を備えるプロセッサシステム。
【請求項５３】
前記他の動作モードにおいて、前記Ｘ個の読み出しチェーンに含まれない前記Ｙ個の読み出しチェーンは使用不可能にされる、
請求項５２に記載のプロセッサシステム。
【請求項５４】
前記第１動作モードが前記Ｙ個の読み出しチェーンの全てが使用可能である読み出し動作であり、かつ、前記他の動作モードではＸ個の読み出しチェーンＸのみが使用可能である、
請求項５２に記載のプロセッサシステム。
【請求項５５】
プロセッサと、
画素アレイの行のラインから出力される信号を読み出すための第１及び第２の読み出しチェーンと、前記行のラインを前記第１及び第２の読み出しチェーンと結合するマルチプレクサと、動作モードに基づき前記第１及び第２の読み出しチェーンを使用可能及び使用不可能に制御する読み出し制御回路とを備える撮像装置と、
を備えるプロセッサシステム。
【請求項５６】
前記読み出し制御回路が、第１のモードにおいて前記第１及び第２の読み出しチェーンを使用可能とするように動作し、第２のモードにおいて、前記第１の読み出しチェーンを使用可能とし、かつ、前記第２の読み出しチェーンを使用不可能とするように動作する、
請求項５５に記載のプロセッサシステム。
【請求項５７】
前記マルチプレクサが、第１のモードにおいて、前記行のラインを前記第１及び第２の読み出しチェーンにそれぞれ結合するように動作する、
請求項５５に記載のプロセッサシステム。
【請求項５８】
前記マルチプレクサが、第２のモードにおいて、前記第１及び第２の行のラインを前記第１及び第２の読み出しチェーンの１つに結合するうに動作する、
請求項５７に記載のプロセッサシステム。
【請求項５９】
プロセッサと、  
ｍ個の列及びｎ個の行に配列された画素のアレイであって、前記ｍ個の各列がそれぞれ行のラインを有し、各行のラインに各列内の画素を接続できる画素アレイと、前記行に接続され、前記行へのアクセスを制御する行制御回路と、前記列に接続され、前記列へのアクセスを制御する列制御回路と、前記画素アレイから前記行のラインに出力された信号を読み出すための、第１及び第２の読み出しチェーンと、前記行のラインを前記第１及び第２の読み出しチェーンと結合させるマルチプレクサであって、第１モードでは、それぞれ前記第１及び第２の行のラインを前記第１及び第２の読み出しチェーンに結合させるように動作し、第２モードでは、それぞれ前記第１及び第２の行のラインを前記第１及び第２の読み出しチェーンの１つの読み出しチェーンに結合させるように動作するマルチプレクサとを備える撮像装置と、
を備えるプロセッサシステム。
【請求項６０】
前記行制御回路が、前記第１モードにおいて、ｍ′個の行からの読み出しを可能にするように動作し、前記第２モードにおいて、ｍ″個の行からの読み出しを可能にするように動作し、ここで、ｍ″はｍ′以下で、かつ、ｍ′は多くともｍである、
請求項５９に記載のプロセッサシステム。
【請求項６１】
前記第２モードにおいて、前記行の読み出しは、２つの隣接する行の読み出しと、２つの隣接する行のスキップを交互に行う、
請求項６０に記載のプロセッサシステム。
【請求項６２】
前記列制御回路が、前記第１のモードにおいて、ｎ′個の列からの読み出しを可能にするように動作し、前記第２モードにおいて、ｎ″個の列から読み出しを可能にするように動作し、ここで、ｎ″はｎ′以下で、かつ、ｎ′は多くともｎである、
請求項５９に記載のプロセッサシステム。
【請求項６３】
前記第２モードにおいて、前記列の読み出しは、２つの隣接する列の読み出しと、２つの隣接する列のスキップとを交互に行う、
請求項５９に記載のプロセッサシステム。
【請求項６４】
前記列制御回路が、前記第１のモードにおいて、ｎ′個の列からの読み出しを可能にするように動作し、前記第２モードにおいて、ｎ″個の列からの読み出しを可能にするように動作し、ここで、ｎ″はｎ′以下で、かつ、ｎ′は多くともｎである、
請求項６０に記載のプロセッサシステム。
【請求項６５】
前記第２モードにおいて、前記列の読み出しは、２つの隣接する列の読み出しと、２つの隣接する列のスキップとを交互に行い、かつ、前記行の読み出しは、２つの隣接する行の読み出しと、２つの隣接する行のスキップとを交互に行う、
請求項６２に記載のプロセッサシステム。
【請求項６６】
前記第１及び第２の読み出しチェーンを使用可能及び使用可能に制御する読み出し制御回路をさらに備え、前記読み出し制御回路が、前記第１モードにおいて、前記第１及び第２読み出しチェーンを使用可能とするように動作し、前記第２モードにおいて、前記第１読み出しチェーンを使用可能とし前記第２読み出しチェーンを使用不可能とするように動作する、
請求項５９に記載のプロセッサシステム。
【請求項６７】
前記第１及び第２の読み出しチェーンを使用可能及び使用不可能に制御する読み出し制御回路をさらに備え、前記読み出し制御回路が、前記第１モードにおいて、前記第１及び第２読み出しチェーンを使用可能とするように動作し、前記第２モードにおいて、前記第１読み出しチェーンを使用可能とし前記第２読み出しチェーンを使用不可能とするように動作する、
請求項６６に記載のプロセッサシステム。
【請求項６８】
第１の画素列と関連する第１の画素種に関連する信号を第１のチャンネルに読み出すステップと、
第２の画素列と関連する第２の画素種に関連する信号を第２のチャンネルに読み出すステップと、
第１のモードでは、前記第１チャンネルからの信号を、第１及び第２の読み出しチェーンの一方に導き、前記第２チャンネルからの信号を、前記第１及び第２読み出しチェーンの他方に導くステップと、
第２のモードでは、前記第１及び第２のチャンネルからの信号を、前記第１及び第２の読み出しチェーンの１つに導くステップと、
を備える撮像装置の動作方法。
【請求項６９】
前記第１モードにおける信号を導くステップが、
前記第１チャンネルを前記第１及び第２読み出しチェーンの１つと結合させ、前記第２チャンネルを他の前記第１及び第２読み出しチェーンと結合させるステップと、
をさらに備える請求項６８に記載の方法。
【請求項７０】
前記第２モードにおける信号を導くステップが、
前記第１及び第２チャンネルを前記第１及び第２読み出しチェーンの１つに結合させるステップ、
をさらに備える請求項６８に記載の方法。
【請求項７１】
前記結合させるステップが、
前記撮像装置が第２モードにあるか判定するステップと、さらに、
第２モードと判定された場合に、前記第１及び第２の読み出しチェーンのうちいずれが使用可能かを判定するステップと、
を備える請求項７０に記載の方法。  
【請求項７２】
前記第１画素種に関連する信号を、前記第１の画素列に関連する第１の記憶デバイスに格納するステップと、さらに、
前記第１画素種と異なる他の画素種に関連する信号を、前記第２の画素列に関連する第２の記憶デバイスに格納するステップと、
をさらに備える請求項６８に記載の方法。
【請求項７３】
第１のモードにおいて、第１の画素群と関連する信号を画素アレイから読み出すステップと、
第２のモードにおいて、前記第１画素群の一部である第２の画素群と関連する信号を画素アレイから読みだすステップと、さらに、
前記第１画素群に関連する信号を任意の第１及び第２の読み出しチェーンに出力するステップと、
前記第２画素群に関連する信号を前記第１及び第２読み出しチェーンの１つに出力するステップと、
をさらに有する方法。
【請求項７４】
第２のモードにおいて、前記第１及び第２読み出しチェーンの１つを使用不可能とするステップをさらに有する、
請求項７３に記載の方法。
【請求項７５】
前記第２画素群と関連する信号を出力する前記ステップが、前記第１及び第２読み出しチェーンのどちらが使用可能かを判定するステップと、前記第２画素群からの信号を、前記第１及び第２読み出しチェーンのうち使用可能な方へ導くステップとをさらに有する、
請求項７４に記載の方法。
【請求項７６】
前記第２画素群と関連する信号を読み出す前記ステップが、前記画素アレイの列の一部の画素から読み出すステップをさらに有する、
請求項７３に記載の方法。
【請求項７７】
前記第２画素群と関連する信号を読み出す前記ステップが、前記画素アレイの行の一部の画素から読み出すステップをさらに有する、
請求項７３に記載の方法。
【請求項７８】
前記第２画素群と関連する信号を読み出す前記ステップが、前記画素アレイの隣接した列の交互の組の画素から交互に読み出すステップをさらに有する、
請求項７３に記載の方法。
【請求項７９】
前記第２画素群と関連する信号を読み出す前記ステップが、前記画素アレイの隣接した行の交互の組の画素から読み出すステップをさらに有する、
請求項７３に記載の方法。
【請求項８０】
前記第２画素群と関連する信号を読み出す前記ステップが、前記画素アレイの隣接した行の交互の組の画素から読み出すステップをさらに有する、
請求項７８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には撮像装置に関し、特に、多重読み出しチェーンを有する多重画素列構成を備える撮像装置に関する。
【背景技術】
【０００２】
相補型金属酸化物半導体（ＣＭＯＳ）イメージャのような撮像装置は一般に、フォトイメージング用途で用いられる。
【０００３】
ＣＭＯＳ撮像回路は、画素セルの焦点平面アレイを含み、前記各セル１つ１つが、基板の下部の光生成電荷を蓄積するために、基板を覆うフォトゲート、光導電体、あるいはフォトダイオードを含んでいる。読み取り回路は各画素セルと接続されており、少なくとも、基板に形成された出力電界効果トランジスタと、フォトゲート、光導電体、又はフォトダイオードに近接して基板上に形成され、出力トランジスタのゲートに接続されたセンシングノード（一般にフローティング拡散ノード）を有する電荷変換部とを含んでいる。前記撮像装置は、基板の下部からの電荷をフローティング拡散ノードに転送するトランジスタのような少なくとも１つの電子デバイスと、電荷転送前に、前記ノードを所定の電荷レベルにリセットする、同様に一般にトランジスタである、１つのデバイスを含むことができる。
【０００４】
ＣＭＯＳ撮像装置において、画素セルの能動素子は、（１）光電変換、（２）画素電荷の蓄積、（３）電荷増幅を伴うフローティング拡散ノードへの電荷転送、（４）フローティング拡散ノードへの電荷転送前におけるフローティング拡散ノードの既知の状態へのリセット、（５）読み出す画素の選択、及び（６）画素電荷を示す信号の出力と増幅、という必須の機能を果たす。
【０００５】
上述した種類のＣＭＯＳ撮像装置は、例えばマイクロンテクノロジーインコーポレッド（Micron Technology Inc.）に帰属する米国特許６１４０６３０号、米国特許６３７６８６８号、米国特許６３１０３６６号、米国特許６３２６６５２号、米国特許６２０４５２４号、及び米国特許６３３３２０５号にて述べられているように一般に既知であり、参考のためにそれら全内容がここに含まれているものとする。
【０００６】
標準的なＣＭＯＳ撮像装置１０を図１に示す。撮像装置１０は、列のサンプルホールド回路に接続された画素アレイ２０を備える。この画素列２０は所定の数の行と列（例えば、Ｍ行とＮ列）に配置された複数個の画素を有する。動作時には、行選択線によって、アレイ２０における各行の画素が同時に全て作動され、列選択線によって、各列の画素が選択的に出力される。複数個の行及び列選択線がアレイ２０全体に備えられている。
【０００７】
割り当てられた行アドレスに対応して、行制御回路１６によって行のラインが選択的に作動される。割り当てられた列アドレスに対応して、列制御回路１８によって列選択ラインが選択的に作動される。このようにして、行及び列アドレスが各画素に付与される。ＣＭＯＳ撮像装置１０は、画素読み出しのための適切な行及び列のラインを選択する行及び列回路を制御する、行及び列制御回路１６、１８によって作動される。
【０００８】
図１に示したＣＭＯＳ撮像装置１０は、２チャンネル読み取り構成を用いる。すなわち撮像装置１０は、画素画像信号及びリセット信号（画素信号）をアレイ２０から読み出す、第１のチャンネルＣｈＡ、及び第２のチャンネルＣｈＢを備える。各読み出しチャンネルＣｈＡ、ＣｈＢは、列サンプルホールド回路３０に接続された画素の半数を読み出すために用いられる。既知のように、読み出すと、アナログリセット信号及び画素信号が、読み出し制御回路８４によって制御される読み出しチェーン８０、８２を通過する。各読み出しチェーン８０、８２は、イメージプロセッサでディジタル信号として処理される前に、増幅器、ゲインステージ及びアナログ−デジタル変換器（ＡＤＣ）を備えることができる。各チャンネルＣｈＡ、ＣｈＢは個別の読み出しチェーン８０、８２を有するため、処理の不整合によるオフセット及びわずかな利得差が存在する。
【０００９】
撮像装置の多くが、バイヤー・カラー・フィルター・アレイ（ＣＦＡ）方式を自身の画素アレイに用いている。他の撮像装置では、シアン、マゼンタ、及びイエローのフィルターを備えた補色フィルターを用いてもよい。図２は、図１に示した画素アレイ２０に対するバイヤー方式を示す。各画素行は２種類のＣＦＡを含む。Ｒｏｗ０は例えば、グリーン２２（Ｇｒと表す）及びレッド２４（Ｒと表す）の画素を交互に有し、一方でＲｏｗ１はブルー２６（Ｂと表す）及びグリーン２８（Ｇｂと表す）を交互に有する。グリーンの画素２２、２８（Ｇｒ、Ｇｂ）が同じオフセットと利得を有するようにするために、グリーン画素からの信号は、列サンプルホールド回路３０から同じチャンネル、例えばＣｈＡへと転送する必要がある。さらに他の態様では、任意の残存オフセットを補正するために信号にディジタル補正を加えることができるが、これには図２に描かれていないロジックと回路が必要となる。したがって、第１チャンネルＣｈＡはグリーン画素２２、２８（Ｇｒ、Ｇｂ）からの信号を読み出すことになり、一方で第２チャンネルＣｈＢはレッド及びブルー画素２４、２６（Ｒ、Ｂ）からの信号を読み出すことになる。
【００１０】
図３は図１に示した撮像装置１０の回路図である。画素アレイ２０はＭ個の行とＮ個の列を有する。図３からわかるように、列サンプルホールド回路３０は、アレイ２０の各列につき１個ずつ、多数の列サンプルホールドサブ回路３０＿０、３０＿１、・・・、３０＿ｎ−１を有する。各サブ回路３０＿０、３０＿１、・・・、３０＿ｎ−１はそれぞれ画素出力線Ｐｉｘｏｕｔ＿０、Ｐｉｘｏｕｔ＿１、・・・、Ｐｉｘｏｕｔ＿ｎ−１に接続されている。第１出力チャンネルＣｈＡは、２個の出力線７０、７２を有する。第２出力チャンネルＣｈＢは、２個の出力線７４、７６を有する。撮像装置１０の動作中、画素出力線Ｐｉｘｏｕｔ＿０、Ｐｉｘｏｕｔ＿１、・・・、Ｐｉｘｏｕｔ＿ｎ−１は、それぞれの関連するアレイ２０内の画素から、リセット信号及び画素信号を伝送する。
【００１１】
列制御回路１８は、列０選択信号ｃｏｌｓｅｌ＿０、列０グリーン画素選択信号ｃｏｌｓｅｌ０＿Ａ、及び列０レッド／ブルー選択信号ｃｏｌｓｅｌ０＿Ｂを、列０（第１）サンプルホールドサブ回路３０＿０に付与する。同様に列制御回路１８は、列１選択信号ｃｏｌｓｅｌ＿１、列１グリーン画素選択信号ｃｏｌｓｅｌ１＿Ａ、及び列１レッド／ブルー選択信号ｃｏｌｓｅｌ１＿Ｂを、列１（第２）サンプルホールドサブ回路３０＿１に付与する。グローバルクローバー制御（global crowbar control）信号ＣＢ、サンプルホールド画素制御信号ＳＨＳ、及びサンプルホールドリセット制御信号ＳＨＲも、列サンプルホールドサブ回路３０＿０、３０＿１、・・・、３０＿ｎ−１に付与される。これらＣＢ、ＳＨＳ、ＳＨＲの信号の使用法を以下に詳細に説明する。
【００１２】
グローバルクローバー制御信号ＣＢは、列０サンプルホールドサブ回路３０＿０のＡＮＤゲート３８＿０に入力される。ＡＮＤゲート３８＿０の第２入力は列０選択信号ｃｏｌｓｅｌ＿０に接続されている。ＡＮＤゲート３８＿０の出力はクローバー制御／選択列０信号ＣＢｓｅｌ＿０であり、前記ｃｏｌｓｅｌ＿０及びＣＢ信号が同時に駆動された場合にのみ生成される。
【００１３】
列０のサンプルホールドサブ回路３０＿０は、制御電圧Ｖｌｎによって制御され、サンプルホールドサブ回路３０＿０の各画素出力線ｐｉｘｏｕｔ＿０をバイアスするのに用いる、バイアストランジスタ３２＿０も有する。この画素出力線ｐｉｘｏｕｔ＿０は、サンプルホールド画素信号スイッチ３４＿０を通って、第１コンデンサ４２＿０にも接続されている。サンプルホールド画素信号スイッチ３４＿０は、サンプルホールド画素制御信号ＳＨＳによって制御される。さらに、画素出力線ｐｉｘｏｕｔ＿０は、サンプルホールドリセット信号スイッチ３６＿０を通って、第２コンデンサ４４＿０に接続されている。サンプルホールドリセット信号スイッチ３６＿０は、サンプルホールドリセット制御信号ＳＨＲによって制御される。スイッチ３４＿０、３６＿０は、一般的にはＭＯＳＦＥＴトランジスタであるが、ＣＭＯＳスイッチでもよい。
【００１４】
第１コンデンサ４２＿０の第２の端子は、ｃｏｌｓｅｌ０＿Ｂ信号によって制御される第１の列選択スイッチ５０＿０を介して、第１ＣｈＢ画素出力線７４に接続されている。第１コンデンサ４２＿０の第２端子はまた、ｃｏｌｓｅｌ０＿Ａ信号によって制御される第２列選択スイッチ５２＿０を介して、第１ＣｈＡ画素出力線７０に接続されている。第１コンデンサ４２＿０の第２端子は、第１のクランプスイッチ６０＿０を介して、クランプ電圧ＶＣＬにも接続されている。
【００１５】
さらに、第２コンデンサ４４＿０の第２端子は、ｃｏｌｓｅｌ０＿Ａ信号によって制御される第３の列選択スイッチ５４＿０を介して、第２ＣｈＡ画素出力線７２に接続されている。第２コンデンサ４４＿０の第２端子は、ｃｏｌｓｅｌ０＿Ｂ信号によって制御される第４の列選択スイッチ５６＿０を介して、第２ＣｈＢ画素出力線７６にも接続されている。第２コンデンサ４４＿０の第２端子は、第２のクランプスイッチ６２＿０を介して、クランプ電圧ＶＣＬにも接続されている。
【００１６】
前記４つの列選択スイッチ５０＿０、５２＿０、５４＿０、５６＿０はマルチプレクサ５８の一部を成しており、それらの動作について以下により詳細に説明する。このマルチプレクサ５８はさらに、残りの列サンプルホールドサブ回路３０＿１、…、３０＿ｎ−１からの追加の列選択スイッチ（例えば、５０＿１、５２＿１、５４＿１、５６＿１）も有する。これら列選択スイッチ５０＿０、５２＿０、５４＿０、５６＿０、５２＿１、５４＿１、５６＿１は、一般にＭＯＳＦＥＴトランジスタである。
【００１７】
当技術分野では周知のように、画素及びリセット信号をそれぞれアレイ２０から蓄積したいとき（適切なサンプルホールド制御信号ＳＨＳ、ＳＨＲも発生されるとき）、クランプ電圧ＶＣＬを用いて、２つのコンデンサ４２＿０及び４４＿０に電荷を蓄積する。
【００１８】
第１コンデンサ４２＿０とそのサンプルホールドスイッチ３４＿０との接続点と、第２コンデンサ４４＿０とそのサンプルホールドスイッチ３６＿０との接続点との間を接続するのは、クローバースイッチ４０＿０である。このクローバースイッチ４０＿０は、ＡＮＤゲート３８＿０からのＣＢｓｅｌ＿０出力で制御される。列０の読み出し期間中、列０サンプルホールドサブ回路３０＿０がｃｏｌｓｅｌ＿０信号によって選択され、グローバルクローバー制御信号ＣＢも生成され、ＣＢｓｅｌ＿０信号をＡＮＤゲートから出力せしめる。すると、クローバースイッチ４０＿０が閉じ、２つのコンデンサ４２＿０と４４＿０の前面の電極を短絡し、これらのコンデンサ４２＿０及び４４＿０のそれぞれの電荷をマルチプレクサ５８へ出力させる。
【００１９】
列０サンプルホールドサブ回路３０＿０と同様に、グローバルクローバーコントロール信号ＣＢは、列１サンプルホールドサブ回路３０＿１のＡＮＤゲート３８＿１に入力される。ＡＮＤゲート３８＿１の第２入力は、列１選択信号ｃｏｌｓｅｌ＿１と接続されている。ＡＮＤゲート３８＿１の出力はクローバー制御／選択列１信号ＣＢｓｅｌ＿１で、ｃｏｌｓｅｌ＿１及びＣＢ信号が同時に駆動されたときにのみ生成される。残りの列１サンプルホールドサブ回路３０＿１は、基本的に列０サンプルホールドサブ回路３０＿０と同じである。したがって、列１サンプルホールドサブ回路３０＿１の更なる説明は省略する。
【００２０】
偶数番の行（例えば、Ｒｏｗ０、Ｒｏｗ２など）が、偶数番の列（例えば、Ｃｏｌ０、Ｃｏｌ２など）にグリーン画素２２（Ｇｒ）を有し、奇数番の列（例えば、Ｃｏｌ１、Ｃｏｌ３など）にレッド画素２４を有すると仮定し、次に、ベイヤーＣＦＡパターンに従い、奇数番の行（例えば、Ｒｏｗ１、Ｒｏｗ３など）が、奇数番の列にグリーン画素２８（Ｇｂ）を有し、偶数番の列にブルー画素２６を有すると仮定する。
【００２１】
図２及び図３を参照すると、動作中は、Ｒｏｗ０からの画素からの信号は、サンプルホールド回路３０で最初にサンプリングされる。偶数列のサンプルホールド回路（例えば、サブ回路３０＿０）はＲｏｗ０からのグリーン画素２２（Ｇｒ）からの信号を受信することになる。奇数列のサンプルホールド回路（例えば、サブ回路３０＿１）はＲｏｗ０からのレッド画素２４（Ｒ）からの信号を受信することになる。このＲｏｗ０グリーン画素２２からの信号が確実に第１チャンネルＣｈＡに進むようにするため、及び、レッド画素２４からの信号が確実に第２チャンネルＣｈＢに進むようにするため、上述したマルチプレクサ５８を、列サンプルホールド回路内に、チャンネルＣｈＡ、ＣｈＢへの読み出し線７０、７２、７４、及び、７６の直前に配置する。
【００２２】
したがって、Ｒｏｗ０での読み出し動作期間中、マルチプレクサ５８は、各偶数列（例えば、Ｃｏｌ０、Ｃｏｌ２など）において第１チャンネルＣｈＡに接続された列選択スイッチ／トランジスタ５２＿０、５４＿０を選択しなくてはならない。さらに、Ｒｏｗ０での読み出し動作期間中、マルチプレクサ５８は、各奇数行（例えば、Ｃｏｌ１、Ｃｏｌ３など）において第２チャンネルＣｈＢに接続された列選択スイッチ／トランジスタ５０＿１、５６＿１を選択しなくてはならない。
【００２３】
Ｒｏｗ１信号が列サンプルホールド回路３０＿０、３０＿１、…、３０＿ｎ−１でサンプリングされるときは、偶数列（例えば、Ｃｏｌ０、Ｃｏｌ２など）がブルー画素２６からの信号を有することになり、奇数列（例えば、Ｃｏｌ１、Ｃｏｌ３など）がグリーン画素２８（Ｇｂ）からの信号を有することになる。したがって、Ｒｏｗ１での読み出し動作期間中、マルチプレクサ５８は、各奇数行（例えば、Ｃｏｌ１、Ｃｏｌ３など）において第１チャンネルＣｈＡに接続された列選択スイッチ／トランジスタ５２＿１、５４＿１を選択しなくてはならない。さらに、Ｒｏｗ１での読み出し動作期間中、マルチプレクサ５８は、各偶数行（例えば、Ｃｏｌ０、Ｃｏｌ２など）において第２チャンネルＣｈＢに接続された列選択スイッチ／トランジスタ５０＿０、５６＿０１を選択しなくてはならない。
【００２４】
第１チャンネルＣｈＡで読み出した信号は（図示しない）画像処理器（イメージプロセッサ）でディジタル信号として処理される前に、上で示したように、増幅器、ゲインステージ及びアナログ−デジタル変換器（ＡＤＣ）を有するものとし得る処理用第１読み出しチェーンＡ（例えば、図１の読み出しチェーン８０）に付与される。同様に、第２チャンネルＣｈＢで読み出した信号は、（図示しない）画像処理器（イメージプロセッサ）でディジタル信号として処理される前に、上で示したように、増幅器、ゲインステージ及びアナログ−デジタル変換器（ＡＤＣ）を有するものとし得る処理用第１読み出しチェーンＢ（例えば、図１の読み出しチェーン８２）に付与される。第１読み出しチェーンＡでの信号処理は、第２読み出しチェーンＢでの信号処理と独立に、及び並行に行うことができる。
【００２５】
この多重読み出しチェーンを用いた方法では、画素アレイから受信する全信号を処理する時間が短縮される。しかしながらこの構成は、各信号読み出しチェーンＡ、Ｂで信号を処理するのに電力を消費するという、いくらかの欠点がある。
【００２６】
高解像度センサーの需要の高まりにつれて、撮像装置の電力消費量も増加している。ある用途では、電力消費量は設計時の重要な検討項目である。例えば、供給電力量が制限される携帯用途では、電力消費量を制限しなくてはならない。
【００２７】
電力消費量を制限する１つの方法は、可変センシングモードを付与することである。例えば、第１のセンシングモードは、撮像装置の画素の全てを読み出して処理する、高解像度モードを備える。第１センシングモードは、高解像度の画像をキャプチャーする際に用いる。第２のセンシングモードは、撮像装置のいくつかの画素のみを読み出して処理する、低解像度モードを備える。この第２センシングモードは、低解像度を使用できるファインダー」（例えば、モニター）用途で用いる。
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、低解像度モードを用いて電力消費量を減らしてもなお、多重読み出しチェーンは相当量の電力を消費する。
【００２９】
したがって、従来の多重読み出しチェーン体系よりも電力消費量を低減させた撮像装置用の、多重読み出しチェーン体系への需要及び要求がある。
【００３０】
本発明は、現在利用可能な読み出しチェーン構成よりも電力消費量を低減させた撮像装置用の多重読み出しチェーン構成を提供する。
【課題を解決するための手段】
【００３１】
上述の特徴及び利点及び他の特長と利点は、本発明の種々の実施例において、読み出しチェーンを選択的に使用不可能／使用可能とすることができ、かつ、画素アレイから読んだ信号を、使用可能とされた読み出しチェーンのみに導くことができる撮像装置を提供することによって実現できる。読み出しチェーンの選択的使用は、ユーザが読み出しチェーンをオフにすることを可能とするため、撮像装置で消費される電力を低減する。読み出しチェーンの使用可能性及び使用を制御することによって、撮像装置は用途に基づき電力消費量を調整する。例えば、低消費電力モードでは、信号の読み出しに１個の読み出しチェーンのみを用いる。したがって、１個の読み出しチェーンのみが使用可能とされ、他の全ての読み出しチェーンは使用不可能とされ、信号は処理のための使用可能とされた読み出しチェーンに導かれる。
【００３２】
本発明の他の実施態様では、電力消費量を低減するために、読み出しチェーンの選択的使用を画素信号の選択的読み出し及び処理と組み合わせる。
【発明を実施するための最良の形態】
【００３３】
本発明の前述の利点及び特徴及び他の利点及び特長は、添付図面を参照して以下に記載する実施例の詳細な説明により明らかになる。
【００３４】
以下の詳細な説明では、本明細書の一部である添付図面を参照されたい。図面には、本発明を実施することができる種々の実施例が示されている。これらの実施例は、当業者が本発明を実施し使用できる程度に十分に詳細に説明されている。他の実施例を使用できること、及び、構造的、論理的及び電気的変更、及び使用する材料の変更も本発明の範囲から逸脱することなく行うことができることを理解されたい。
【００３５】
同じ符号で同じ要素を示す図を参照して説明すると、図４は、本発明の第１の実施例に従って構成したＣＭＯＳ撮像装置１１０を示す。撮像装置１１０は、画素アレイ２０、列制御回路１２４、行制御回路１２２、列サンプルホールド回路１３０、読み出し制御回路１８４、読み出しチェーンＡ８０、及び読み出しチェーンＢ８２を備える。画素信号は、２つの出力チャンネルＣｈＡ、ＣｈＢのどちらかで列サンプルホールド回路から出力される。前述したように、各列サンプルホールド回路１３０は、電荷蓄積信号及びリセット信号を出力チャンネルＣｈＡ又はＣｈＢのいずれかに選択的に出力する。
【００３６】
画素アレイ２０は、Ｍ個の行とＮ個の列を有する。列サンプルホールド回路１３０は、図１〜図３に関して上述したものと同様の多重列サンプルホールドサブ回路（図示せず）を有する。
【００３７】
列制御回路１２４は、列サンプルホールド回路１３０を、各チャンネルＣｈＡ、ＣｈＢを介して、読み出しチェーン８０、８２のいずれか１つに選択的に結合させる。さらに具体的に言うと、列制御回路１２４は、サブ回路内のマルチプレクサ５８の適切な制御によって、列サンプルホールド回路３０のサブ回路（例えば、図３のサブ回路３０＿０）を各チャンネルＣｈＡ、ＣｈＢに選択的に結合させる。さらに、マルチプレクサ５８（図３）を使用する際は、撮像装置１１０のプログラムに対しては最小限の変更しか要しないため、容易に実装できる。
【００３８】
図４に示したように、読み出し制御回路１８４は、読み出しチェーン８０、８２に接続されている。この読み出し制御回路１８４は、読み出しチェーン８０、８２の動作を制御し、例えば読み出しチェーンを使用可能又は使用不可能にする。すなわち、読み出し制御回路１８４は、読み出しチェーン８０、８２それぞれの内部の回路の動作を制御する。例えば、読み出し制御回路１８４は、読み出しチェーン８０、８２内部の増幅器、ゲインステージ及びアナログ−デジタル変換器（ＡＤＣ）を制御する。さらに、読み出し制御回路１８４は、読み出しチェーン８０、８２の状態（すなわち、読み出しチェーン８０、８２が使用可能か使用不可能か）を制御する。例えば、撮像装置１１０の標準的な動作モードにおいては、読み出しチェーン８０、８２の双方が使用可能にされる。すなわち、読み出しチェーン８０、８２の双方が列サンプルホールド回路１３０からの信号を処理する。撮像装置１１０の節電動作モードにおいては、読み出しチェーン８０、８２のうち１つの読み出しチェーンが使用可能にされるが、他方は使用不可能にされる。すなわち、読み出しチェーン８０、８２のうち１つの読み出しチェーンのみが列サンプルホールド回路１３０からの信号を処理する。
【００３９】
列制御回路１２４は、読み出しチェーン８０、８２の状態（すなわち、標準動作モード又は節電動作モード）を、列サンプルホールド回路１３０のチャンネルＣｈＡ、ＣｈＢの選択に組み込む。例えば、撮像装置１１０が標準動作モードで動作している場合、読み出しチェーン８０、８２双方が使用可能にされ、チャンネルＣｈＡ、ＣｈＢ上の信号はそれぞれの読み出しチェーン８０、８２に導かれる。すなわち、チャンネルＣｈＡ上を伝わる列サンプルホールド回路１３０からの信号は読み出しチェーン８０に導かれ、チャンネルＣｈＢ上を伝わる列サンプルホールド回路１３０からの信号は読み出しチェーン８２に導かれる。
【００４０】
撮像装置１１０が節電動作モードで動作している場合、読み出しチェーン８０、８２のうち１つが使用可能にされ、もう一方の読み出しチェーンは使用不可能にされ、列サンプルホールド回路１３０からの信号が、動作中の読み出しチェーンに結合されたチャンネルに結合される。すなわち、読み出しチェーン８０が使用可能にされ、読み出しチェーン８２が使用不可能にされた場合、サンプルホールド回路１３０からの信号は、チャンネルＣｈＡに結合され、読み出しチェーン８０に提供される。列制御回路１２４は、一度に、チャンネルＣｈＡ、ＣｈＢのうち１つからの信号のみを、選択された読み出しチェーンに導くように、信号を制御する。それゆえ、節電動作モードにおいては、列制御回路１２４は、サンプルホールド回路１３０からの信号をチャンネルＣｈＡとチャンネルＣｈＢで交互に伝えて使用可能な読み出しチェーン８０、８２に導くように、マルチプレクサ５８を制御する。
【００４１】
このように、本発明の撮像装置１１０は、図４に示した構造によって、図１に示した典型的な撮像装置１０より優れた利点を奏する。例えば、撮像装置１１０は、より速い信号処理を提供する多重読み出しチェーン８０、８２を用いることができる。さらに、撮像装置は、必要に応じて、１つの読み出しチェーンを使用不可能とし、他方の読み出しチェーンを使用可能とすることで、電力消費量を選択的に低減する。この構成は、供給電力が制限され消費電力量の低減が望ましい用途において、特に有利である。
【００４２】
同じ符号で同じ要素を示す図を参照して説明すると、図５は、本発明の第２の実施例に従って構成したＣＭＯＳ撮像装置５１０を示す。撮像装置５１０は、画素アレイ２０、列制御回路５２４、行制御回路１２２、列サンプルホールド回路５３０、読み出し制御回路５８４、読み出しチェーンＡ５８０、読み出しチェーンＢ５８２、及びスイッチ５９８を含む。画素信号は、列サンプルホールド回路５３０から２つの出力チャンネルＣｈＡ、ＣｈＢのいずれかへ出力される。
【００４３】
画素アレイ２０は、Ｍ個の行とＮ個の列を有する。列サンプルホールド回路５３０は、図１〜図３に関して上述したものと同様の多重列サンプルホールドサブ回路（図示せず）を有する。
【００４４】
スイッチ５９８は、列サンプルホールド回路５３０からの出力チャンネルＣｈＡ、ＣｈＢを、読み出しチェーン５８０、５８２に選択的に接続するための回路を備える。図示した実施例において、第１チャンネルＣｈＡは、マルチプレクサスイッチ５９５を通って読み出しチェーン５８０へ、及び、マルチプレクサスイッチ５９７を通って読み出しチェーン５８２へ、選択的に接続される。チャンネルＣｈＢは、マルチプレクサスイッチ５９５を通って読み出しチェーン５８０へ、及び、マルチプレクサスイッチ５９７を通って読み出しチェーン５８２へ、選択的に接続される。図では２つのマルチプレクサスイッチ５９５、５９７を用いているが、マルチプレクサスイッチの数は、読み出しチェーンの数と、列サンプルホールド回路５３０からの出力チャンネルに関連する。したがって、本発明は２つのマルチプレクサスイッチに限るものではない。
【００４５】
読み出し制御回路５８４は、マルチプレクサスイッチ５９５に接続され、チャンネルＣｈＡとチャンネルＣｈＢのどちらを読み出しチェーン５８０に接続させるかを制御する。さらに、読み出し制御回路５８４は、マルチプレクサスイッチ５９７に接続され、チャンネルＣｈＡとチャンネルＣｈＢのどちらを読み出しチェーン５８２に接続させるかを制御する。読み出し制御回路５８４は、読み出しチェーンを使用可能にするか、使用不可能にするかを制御する。マルチプレクサスイッチ５９５と読み出し制御回路５８４の動作について、以下により詳細に説明する。
【００４６】
列サンプルホールド回路５３０と、読み出しチェーン５８０、５８２との間に、スイッチ５９８を設置することにより、撮像装置５１０は、チャンネルＣｈＡ、ＣｈＢを読み出しチェーン５８０、５８２に接続するために簡単な制御スキームを使用できる。さらに、スイッチ５９８の付加は、撮像装置５１０の構造にわずかな変更しか要せず、よって容易に実施できる。
【００４７】
読み出し制御回路５８４は読み出しチェーン５８０、５８２の動作を制御する。すなわち、読み出し制御回路５８４は、読み出しチェーン５８０、５８２それぞれの内部の回路の動作を制御する。例えば、読み出し制御回路５８４は、読み出しチェーン５８０、５８２内部の増幅器、ゲインステージ及びアナログ−デジタル変換器（ＡＤＣ）を制御する。さらに、読み出し制御回路５８４は、読み出しチェーン５８０、５８２の状態（すなわち、読み出しチェーン５８０、５８２が使用可能か使用不可能か）を制御する。例えば、撮像装置５１０の標準動作モードにおいては、読み出しチェーン５８０、５８２の双方が使用可能にされる。すなわち、読み出しチェーン５８０、５８２の双方が、列サンプルホールド回路５３０からの信号を処理する。撮像装置５１０の節電動作モードにおいては、読み出しチェーン５８０、５８２のうち１つの読み出しチェーンのみが使用可能にされるが、他方は使用不可能にされる。すなわち、読み出しチェーン５８０、５８２のうち１つの読み出しチェーンのみが、列サンプルホールド回路５３０からの信号を処理する。
【００４８】
読み出し制御回路５８４は、読み出しチェーン５８０、５８２の状態（すなわち、標準動作モード又は節電動作モード）を、マルチプレクサスイッチ５９５の制御及び動作に組み込む。例えば、撮像装置５１０が標準動作モードで動作している場合、読み出しチェーン５８０、５８２双方が使用可能にされ、チャンネルＣｈＡ、ＣｈＢ上の信号がそれぞれの読み出しチェーン５８０、５８２導かれる。すなわち、チャンネルＣｈＡ上を伝わる列サンプルホールド回路５３０からの信号は、読み出しチェーン５８０に導かれ、チャンネルＣｈＢ上を伝わる列サンプルホールド回路５３０からの信号は、読み出しチェーン５８２に導かれる。
【００４９】
撮像装置５１０が節電動作モードで動作している場合、読み出しチェーン５８０、５８２のうち１つが使用可能にされ、もう一方の読み出しチェーンが使用不可能にされ、両チャンネルＣｈＡ、ＣｈＢ上の信号が同じ読み出しチェーン５８０、５８２に導かれる。すなわち、読み出しチェーン５８０が使用可能で、読み出しチェーン５８２が使用不可能である場合、チャンネルＣｈＡ上を伝わる列サンプルホールド回路５３０からの信号は、読み出しチェーン５８０に導かれ、チャンネルＣｈＢ上を伝わる列サンプルホールド回路５３０からの信号も、読み出しチェーン５８０に導かれる。読み出し制御回路５８４は、一度に、チャンネルＣｈＡ、ＣｈＢのうち１つのチャンネルからの信号のみを、選択された読み出しチェーンに導くように、スイッチ５９８を制御する。それゆえ、節電動作モードにおいては、スイッチ５９８は、サンプルホールド回路５３０からチャンネルＣｈＡとチャンネルＣｈＢへ伝えられる信号を交互に使用可能な読み出しチェーン５８０、５８２に導くように動作する。
【００５０】
このように、本発明の撮像装置５１０は、図５に示した構成によって、図１に示した典型的な撮像装置１０に勝る利益を奏する。例えば、撮像装置５１０は、より速い信号処理を提供する多重読み出しチェーン５８０、５８２を用いることができる。さらに、撮像装置は、必要に応じて、１つの読み出しチェーンを使用不可能とし、他方の読み出しチェーンを使用可能とすることで、電力消費量を選択的に低減することができる。この構成は、供給電力が制限され消費電力量の削減が望ましい用途において、特に有利である。
【００５１】
本発明の他の実施態様では、撮像装置の読み出しチェーンの選択的使用を画素アレイからの画素信号の選択的読み出しと組み合わせることで、さらに電力消費量を低減する。Ｍ×Ｎ画素アレイを有する撮像装置の標準読み出しモードにおいては、全部若しくは大部分の画素が読み出される。選択読み出しモードにおいては、削減数のアレイの画素が読み出され処理される。すなわち、標準読み出しモードにおいては、画素のｍ′行（ｍ′はＭ以下、若しくはＭに等しい）が読み出されて処理され、選択読み出しモードにおいては、画素のｍ″行（ｍ″はｍ′以下）が読み出されて処理される。さらに、標準読み出しモードにおいては、画素のｎ′列（ｎ′はＮ以下、若しくはＮに等しい）が読み出されて処理され、選択読み出しモードにおいては、画素のｎ″列（ｎ″はｎ′以下）が読み出されて処理される。
【００５２】
好適な実施態様では、画素信号は、当技術分野で周知の「スキップモード」において選択される。スキップモードでは、画素アレイから読み取る画素数を削減する要望と代表的な色レベル及び画像画素を提供する要望とのバランスを取る。上述したようなベイヤーフィルタを用いた画素アレイにおいては、画素アレイの行における画素は隣接する画素の組として選択し、選択されていない隣接する画素の組と交互に位置させる。例えば、１２行×１２列を有する画素アレイにおいては、列１、２、５、６、９、及び１０における画素が読み出すために選択され、列３、４、７、８、１１、及び１２における画素が読み出すために選択されない。さらに、好適には隣接した行の交互の組で、画素アレイの行のいくつかのみが、読み出すために選択される。例えば、行１、２、５、６、９及び１０が、読み出すために選択され、行３、４、７、８、１１、及び１２における画素は、読み出すため選択されない。したがって、選択された行の選択された列から、代表する画素が読み出される。
【００５３】
このように、図４又は図５に示した構成を用い、読み出されるべき画素数を低減させて選択することで、本発明の撮像装置は、図１に示した典型的な撮像装置１０より優れた利益をもたらす。例えば上述したように、１つの読み出しチェーンを使用不可能とし、他の読み出しチェーンの少なくとも１つを使用可能とすることによって、前記撮像装置が、選択的に電力消費量を低減することに加え、前記撮像装置は、画素アレイの全ての画素よりも少なく読み出すことによっても、消費電力を低減する。この構成は、供給電力が制限され消費電力量の削減が望ましい用途において（例えば、撮像装置を備えた、限られた電池電力を有する移動体デバイスにおいて）、特に有利である。
【００５４】
図６は、本発明の実施例に従って構成した撮像装置６１０を含むように変更された典型的なプロセッサベースシステム６００を示す。すなわち、撮像装置６１０は、図４につき先に述べた撮像装置１１０、又は、図５につき先に述べた撮像装置５１０でもよい。前記撮像装置６１０を使用できるプロセッサベースシステムの例は、コンピュータシステム、カメラシステム、スキャナー、マシンビジョンシステム、車両誘導システム、ビデオ電話、監視システム、自動フォーカスシステム、星追跡システム、動き検知システム、画像安定化システムなどであるが、これらに限定されない。
【００５５】
システム６００は、バス６２０上で多様なデバイスと通信する中央演算処理装置（ＣＰＵ）６０２を備える。バス６２０に接続されたいくつかのデバイスはシステム６００内への及び外への通信を提供するものであり、入力／出力（Ｉ／Ｏ）デバイス６０６と撮像装置６１０が例示されている。バス６２０に接続された他のデバイスはメモリを提供するものであり、ランダムアクセスメモリ（ＲＡＭ）、ハードドライブ６１２、及び１つ又はそれ以上の、フレキシブルディスクドライブ６１４、及びコンパクトディスクドライブ６１６などの、周辺機器のメモリデバイスが例示されている。撮像装置６１０は、ＣＰＵ、ディジタル信号プロセッサ、又はマイクロプロセッサといったプロセッサと単一集積回路に組み込むことができる。
【００５６】
本発明を、２つの出力チャンネルＣｈＡ、ＣｈＢを有するものとして説明してきた。本発明は、２つ以上のチャンネルを有する撮像装置も用いることができると認識されたい。基本的に、余分のチャンネルを収容するためにスイッチ５９８をもっと多くの列及び列サンプルホールド回路に接続する必要があるだけである。さらに、本発明は、２つ又はそれ以上の出力チャンネルを有する、黒、白、及びグレースケールの撮像装置にも用いることができる。
【００５７】
さらに、本発明は、使用不可能な読み出しチェーンからの信号を制御して、使用可能な読み出しチェーンに導く他の回路も用いることができ、これも本発明の範囲に含まれる。例えば、列サンプルホールド回路内部の回路によって、使用可能でない読み出しチェーンを補償し、チャンネル上の信号を使用可能な読み出しチェーンに導くようにすることができる。画素アレイから読み取る画素の数の削減に関する説明では、「スキップモード」手法を用いたが、本発明はそれに限定されるものではなく、他の方法の使用も本発明の範囲に含まれる。
【００５８】
上述した撮像プロセス及び撮像デバイスは、好適な方法及び使用及び製造可能な種々の典型的なデバイスについて説明した。以上の説明及び図面は、本発明の目的、特徴、及び利点を達成する実施例を説明している。しかしながら、本発明は、上述した図示の実施例に厳密に限定されるものではない。特許請求の範囲の精神及び範囲に含まれる本発明のいかなる変更も、それが現在予測不能であっても、本発明の一部とみなすべきである。
【図面の簡単な説明】
【００５９】
【図１】ＣＭＯＳ撮像装置のブロック図である。
【図２】図１の撮像装置で用いることができる画素アレイを示す図である。
【図３】図１に示したＣＭＯＳ撮像装置の回路図を示す図である。
【図４】本発明の第１の実施態様に従って構成したＣＭＯＳ撮像装置の回路図を示す図である。
【図５】本発明の第２の実施態様に従って構成したＣＭＯＳ撮像装置の回路図を示す図である。
【図６】本発明の実施態様に従って構成した少なくとも１つの撮像装置を組み込んだプロセッサシステムを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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