(57)【要約】【課題】画素回路での最適なフィードバックを使用する形式の改善されたアクティブマトリクス電界発光表示装置を提供する。【解決手段】アクティブマトリクス電界発光表示装置で、蓄積キャパシタ（２４）は電界発光表示素子（２０）の照射を制御する駆動トランジスタ（２２）をアドレス指定するために使用される電圧を蓄えるよう夫々の画素に設けられ、光トランジスタのようなゲート放電感光手段（３６）は表示素子の光出力に応じて蓄積キャパシタを放電するよう設けられる。ゲート感光手段の動作はその入力が蓄積キャパシタの一方の端子に結合されたインバータ（５０）の出力により制御される。蓄積キャパシタが特定の放電電圧に達すると、ゲート感光手段はインバータの切替えによりオンとされ、それによりキャパシタを即座に放電し、表示素子をオフとする。このインバータの使用は、光出力を終了させる高速で、頑強で、上手に制御された切替え動作を確実にする。
2007516459.tif 000002
【特許請求の範囲】
【請求項１】
表示画素の配列を有するアクティブマトリクス電界発光表示装置において、
夫々の画素は、
電界発光表示素子と、
該表示素子を流れる電流を駆動する駆動トランジスタと、
該駆動トランジスタをアドレス指定するために使用されるべき電圧を蓄える蓄積キャパシタと、
前記表示素子の光出力に従って前記蓄積キャパシタを放電するために前記蓄積キャパシタに結合されたゲート感光手段と、
その出力が前記ゲート感光手段のゲートに結合され、その入力が前記蓄積キャパシタの一方の端子に結合され、前記蓄積キャパシタの前記一方の端子の電圧が所定のレベルに達すると、前記蓄積キャパシタを放電するよう前記ゲート感光手段を即座にオンとするよう動作するインバータとを有することを特徴とする表示装置。
【請求項２】
前記駆動トランジスタは、電力供給ラインと前記表示素子との間に接続されていることを特徴とする、請求項１記載の表示装置。
【請求項３】
前記ゲート感光手段は、前記電力供給ラインと前記駆動トランジスタのゲートとの間で前記蓄積キャパシタと並列に接続されていることを特徴とする、請求項２記載の表示装置。
【請求項４】
前記インバータは、第一及び第二の電圧入力間で直列に接続された一対の逆導電型トランジスタを有することを特徴とする、請求項３記載の表示装置。
【請求項５】
前記電力供給ラインは、前記インバータに対して前記第一の電圧入力を供給することを特徴とする、請求項４記載の表示装置。
【請求項６】
夫々の画素は、前記インバータの入力と前記蓄積キャパシタの一方の端子との間に接続され、前記インバータの切替え点電圧に依存する調整電圧が蓄えられる更なるキャパシタを有することを特徴とする、請求項４又は５記載の表示装置。
【請求項７】
夫々の画素は、前記インバータをその切替え点電圧に保持するように画素アドレス指定相の間動作可能である前記インバータの入力と出力との間に接続されたスイッチングトランジスタを有することを特徴とする、請求項６記載の表示装置。
【請求項８】
夫々の画素は、入力信号ラインと、前記蓄積キャパシタの一方の端子と前記駆動トランジスタのゲートとの間の節点に結合された画素入力との間に接続されたアドレストランジスタを更に有することを特徴とする、請求項１乃至７のうちいずれか一項記載の表示装置。
【請求項９】
前記画素は、一列の画素により共有された夫々の入力信号ラインと共に行及び列で配置され、
一行中の画素の前記アドレストランジスタは、夫々のアドレス導電体に接続されて、それを介して制御されることを特徴とする、請求項８記載の表示装置。
【請求項１０】
一行中の画素の前記インバータに対する電圧入力は、画素の隣接する行と結合されたアドレス導電体により供給されることを特徴とする、請求項９記載の表示装置。
【請求項１１】
前記ゲート感光手段は、光トランジスタであることを特徴とする、請求項１乃至１０のうちいずれか一項記載の表示装置。
【請求項１２】
前記ゲート感光手段は、側面ゲート光ダイオード素子であることを特徴とする、請求項１乃至１０のうちいずれか一項記載の表示装置。
【請求項１３】
電界発光表示素子の配列を駆動し、前記表示素子を駆動する駆動回路の配列を有するアクティブマトリクス回路において、
夫々の駆動回路は、
前記表示素子に対して駆動電流を供給する駆動トランジスタと、
該駆動トランジスタをアドレス指定するために使用されるべき電圧を蓄える蓄積キャパシタと、
当該ゲート感光手段の光入射に従って前記蓄積キャパシタを放電するために前記蓄積キャパシタに結合されたゲート感光手段と、
その出力が前記ゲート感光手段のゲートに結合され、その入力が前記蓄積キャパシタの一方の端子に結合され、前記蓄積キャパシタの前記一方の端子の電圧が前記ゲート感光手段での光入射に応じてある放電レベルに達すると、前記蓄積キャパシタを放電するよう前記ゲート感光手段を即座にオンとするよう配置されたインバータとを有することを特徴とするアクティブマトリクス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界発光表示装置、具体的には、光放射型電界発光表示素子と薄膜トランジスタとを有する画素の配列を有するアクティブマトリクス表示装置に関する。更に具体的には、本発明は、表示素子により放射された光に反応し、表示素子の電圧供給を制御するために使用される感光素子を有する画素を有するアクティブマトリクス電界発光表示装置に関する。
【背景技術】
【０００２】
電界発光放射型表示素子を用いるマトリクス表示装置がよく知られる。表示素子は、高分子物質（ＰＬＥＤ）又は発光ダイオード（ＬＥＤ）を含む有機薄膜電界発光素子（ＯＬＥＤ）を共通に有する。一般に、これらの物質は、一対の電極間に挟まれた半導体複合高分子化合物の一つ又はそれ以上の層を有する。電極の一方は透明であって、他方は高分子化合物層に空孔又は電子を注入するために適した物質から作られている。
【０００３】
このような表示装置の表示素子は、電流駆動型であって、従来のアナログ駆動法は、表示素子に制御可能な電流を供給するステップを有する。一般に、電流源トランジスタは、画素構造の一部として設けられ、電流源トランジスタへ供給されるゲート電圧は、電界発光（ＥＬ）表示素子を流れる電流を決定する。蓄積キャパシタは、アドレス指定相の後にゲート電圧を保持する。このような画素回路の一例は、ＥＰ−Ａ−０７１７４４６（特許文献１。）に記述されている。
【０００４】
従って、夫々の画素は、ＥＬ表示素子と、関連した駆動回路とを有する。駆動回路は、行導電体上で行アドレスによりオンとされるアドレストランジスタを有する。アドレストランジスタがオンとされるときに、列導電体のデータ電圧は、残りの画素に送ることができる。具体的には、アドレストランジスタは、駆動トランジスタと、駆動トランジスタのゲートに接続された蓄積キャパシタとを有する電流源に列導電体電圧を供給する。列データ電圧は、駆動トランジスタのゲートに供給され、ゲートは、行アドレスパルスが終了した後でさえも蓄積キャパシタによりこの電圧に保持される。この回路の駆動トランジスタは、蓄積キャパシタがゲート‐ソース間電圧を一定に保つように、ｐチャネルＴＦＴ（薄膜トランジスタ）として実施される。これは、トランジスタを流れる一定のソース‐ドレイン間電流をもたらす。従って、トランジスタは、画素の所望の電流源動作を提供する。
【０００５】
上記の基本的な画素回路において、所定の駆動電流に対する画素の光出力レベルの減少をもたらすＬＥＤ物質の差分エージング又は減衰は、表示装置全体の画像品質の変化を引き起こしうる。更に、表示の非均一性の問題は、駆動トランジスタの特性、具体的には閾値電圧レベルの可変性に従って起こりうる。
【０００６】
ＬＥＤ物質のエージング及びトランジスタ特性の変動を補償することができる改善された電圧アドレス指定型画素回路が提案される。これらは、表示素子の光出力に反応する感光素子を有し、画素の最初のアドレス指定の後に続く駆動期間の間に表示素子の総合的な光出力を制御するように、光入力に応じて蓄積キャパシタに蓄えられた電荷を漏出するように作動する。この形式の画素構造の例が、ＷＯ０１／２０５９１（特許文献２。）及びＥＰ１０９６４６６（特許文献３。）に記述されている。一つの実施例において、画素の光ダイオードは、蓄積キャパシタに蓄えられたゲート電圧を放電し、ＥＬ表示素子は、駆動トランジスタのゲート電圧が閾値電圧に達するときに放射を中止する。それと同時に、蓄積キャパシタは放電を中止する。電荷が光ダイオードから漏出される速度は、表示素子の出力の関数であるから、光ダイオードは、感光フィードバック素子として働く。
【０００７】
この配置と伴って、ＥＬ表示素子の効率及びエージングの補償とは無関係な表示素子からの光出力は、それによって提供される。このような技術は、時間期間に亘って非均一性にほとんど悩まされない高品質の表示を達成することに効果的であることを示している。しかし、良い結果のために、アモルファスシリコンｐｉｎ光ダイオードのような高効率の光ダイオードが望ましくは使用されるが、これは、一般的な場合であるとして、多結晶シリコンＴＦＴが駆動トランジスタとして使用される場合に製造上の複雑性を引き起こす。また、画素からの良好なフレーム時間平均輝度を達成するために、高ピーク輝度レベルが必要とされるが、これは、ＥＬ素子が最も有効な動作点から離れて使用され、その結果、ＬＥＤ物質が更に急速に老化しうること意味する。
【０００８】
上記の特許文献２及び３において、画素回路の実施例は、共通の処理工程を用いて駆動トランジスタと共に容易に製造可能である感光素子としてより低い効率の光トランジスタを使用することを記述する。それらの画素回路において、光トランジスタに当たる光は、蓄積キャパシタの漸次の放電と、結果としておこる駆動トランジスタを流れる電流の減少とをもたらし、電流が所定の低いレベルまで減少するときに、光トランジスタは、キャパシタを急速に放電するようにオンとされる。このオン切替えは、ＥＬ素子の陽極に光トランジスタのゲートを接続することにより成し遂げられる。しかし、これに伴う問題は、達成するのは困難でありうるＥＬ素子の陽極電圧の大幅な変動が必要とされることである。更に、この画素回路において、ＥＬ素子の陽極への接続は、ＬＥＤのエージングの影響、即ち、陽極電圧の増大が画素回路に戻されて結合されることを意味し、駆動トランジスタ及び光トランジスタのパラメータの変動に因る画素回路の非均一性が存在しうる。
【特許文献１】欧州特許出願ＥＰ−Ａ−０７１７４４６
【特許文献２】国際特許出願ＷＯ０１／２０５９１
【特許文献３】欧州特許出願ＥＰ−Ａ−１０９６４６６
【特許文献４】国際特許出願ＷＯ９６／３６９５９
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、画素回路での最適なフィードバックを使用する形式の改善されたアクティブマトリクス電界発光表示装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一つの様相によれば、表示画素の配列を有するアクティブマトリクス電界発光表示装置が提供され、夫々の画素は、
電界発光表示素子と、
該表示素子を流れる電流を駆動する駆動トランジスタと、
該駆動トランジスタをアドレス指定するために使用されるべき電圧を蓄える蓄積キャパシタと、
前記表示素子の光出力に従って前記蓄積キャパシタを放電するために前記蓄積キャパシタに結合されたゲート感光手段と、
その出力が前記ゲート感光手段のゲートに結合され、その入力が前記蓄積キャパシタの一方の端子に結合され、前記蓄積キャパシタの前記一方の端子の電圧が所定のレベルに達すると、前記蓄積キャパシタを放電するよう前記ゲート感光手段を即座にオンとするよう動作するインバータとを有する。
【００１１】
この装置に置いて、ゲート感光手段は、もはやＥＬ素子の陽極に接続されていない。代わりに、ゲートの電圧は、蓄積キャパシタの電圧に従ってインバータにより制御される。これは、表示装置の性能及び製造された表示装置の品質において著しい改善をもたらす。特に、非均一性の問題をもたらす画素駆動電圧の閾値レベルの変動への影響は回避される。また、周知の画素回路の動作におけるＥＬ素子の閾値電圧への依存性は、ＥＬ素子の老化と共に増大するが、これも回避される。本発明の装置の画素回路は、「スナップオフ」動作を提供するための周知の画素回路と類似する方法で動作し、それによって、ＥＬ素子からの光出力は、ゲート感光手段がオンとされると即座に終了される。しかし、本発明の画素により達成される「スナップオフ」動作は、周知の画素回路のように簡単に光トランジスタを用いて得られる動作と比較して改善され、より一層頑強で、より高速な切替え動作が達成される。
【００１２】
ゲート感光手段は、望ましくはＴＦＴ構造の光トランジスタ、又は側面ゲート光ダイオード素子であっても良い。代替的には、当該手段は、標準的なＴＦＴと並列接続されたＮＩＰ又はＰＩＮ光ダイオードのような、素子の組合せを有しても良い。
【００１３】
望ましくは、従来の画素回路と同様に、前記駆動トランジスタは、電力供給ラインと前記表示素子との間に接続されている。その場合、前記ゲート感光手段は、前記電力供給ラインと前記駆動トランジスタのゲートとの間で前記蓄積キャパシタと並列に接続されている。
【００１４】
また、従来の装置と同様に、夫々の画素は、例えばアナログ電圧データ信号を搬送する入力信号ラインと、前記蓄積キャパシタの一方の端子と前記駆動トランジスタのゲートとの間の節点に結合された画素入力との間に接続されたアドレストランジスタを有しても良い。
【００１５】
前記電力供給ラインは、便宜上、前記インバータに対して一つの電圧供給として使用されても良い。他の電圧供給は、例えば接地ラインのような基準電位源により供給される。
【００１６】
望ましくは、前記インバータは、インバータが切替え時に電流のみを使用するようなＣＭＯＳ型インバータである。しかし、両導電性型（ｐ及びｎ）のＴＦＴを使用するインバータは、蓄積キャパシタの一方の端子と感光手段のゲートとの間に簡単に接続された場合に、異なるインバータのＴＦＴの特性の変動に因って幾らかの非均一性を導入しうる。
【００１７】
望ましい実施例において、従って、夫々の画素は、前記インバータの入力と前記蓄積キャパシタの一方の端子との間に接続され、前記インバータの切替え点電圧に依存する調整電圧が蓄えられる更なるキャパシタを有する。このようにして、ゲート感光手段の動作は、インバータの切替え点電圧で起こりうる変動とは無関係にされることができる。従って、ゲート感光手段の動作は、蓄積キャパシタの一方の端子に存在している特定の所定の電圧レベルに従って確実に制御される。望ましくは、夫々の画素は、前記インバータをその切替え点電圧に保持するように画素アドレス指定相の間動作可能である前記インバータの入力と出力との間に接続されたスイッチングトランジスタを更に有する。
【００１８】
従来の装置と同様に、画素が行に配置されて、一行の画素が夫々の行アドレスラインを介して供給される選択（ゲート）信号によってアドレス指定相で選択される場合に、画素の行のインバータに対する基準電位源は、隣接する画素の行に結合された行アドレスラインによりタイミング良く供給されうる。従来の駆動法では、画素の行に対する選択アドレス信号は、一般的に配列内の画素の行数により導き出されるフレーム期間に対応する比較的短い行アドレス期間の間に関連する行アドレス導電体に印加され、残りのフレーム期間の間に、行アドレス導電体は、一般に接地である低い一定電位に保持される。
【００１９】
本発明の他の様相によれば、電界発光表示素子の配列を駆動し、前記表示素子を駆動する駆動回路の配列を有するアクティブマトリクス回路が提供され、夫々の駆動回路は、
前記表示素子に対して駆動電流を供給する駆動トランジスタと、
該駆動トランジスタをアドレス指定するために使用されるべき電圧を蓄える蓄積キャパシタと、
当該ゲート感光手段の光入射に従って前記蓄積キャパシタを放電するために前記蓄積キャパシタに結合されたゲート感光手段と、
その出力が前記ゲート感光手段のゲートに結合され、その入力が前記蓄積キャパシタの一方の端子に結合され、前記蓄積キャパシタの前記一方の端子の電圧が前記ゲート感光手段での光入射に応じてある放電レベルに達すると、前記蓄積キャパシタを放電するよう前記ゲート感光手段を即座にオンとするよう配置されたインバータとを有する。
【００２０】
本発明によるアクティブマトリクス電界発光（ＥＬ）表示装置の実施例を、一例として添付の図面を参照して記述する。
【発明を実施するための最良の形態】
【００２１】
同じ参照数字は、同一又は類似する部品を表わすように全ての図に亘って使用される。
【００２２】
図１を参照すると、アクティブマトリクスＥＬ表示装置は、ブロック１０により表わされている規則正しく間隔をあけて配置された画素の行及び列の配列を有するパネルを有する。夫々の画素は、ＥＬ表示素子２０と、該表示素子を流れる電流を制御する関連駆動回路とを有する。画素は、行（選択）及び列（データ）アドレス導電体又はライン１２及び１４の交差する集合間の交点に置かれている。ここでは簡単化のために、幾つかの画素しか示されていない。画素１０は、夫々の導電体の集合の端に接続された行走査駆動回路１６及び列データ駆動回路１８を有する周辺の駆動回路によりアドレス導電体の集合を介してアドレス指定される。
【００２３】
画素の夫々の行は、アドレス指定相の後に続くフレーム期間でそれらの個々の表示出力を決定する夫々のデータ信号に対して行の画素をプログラムするように、回路１６により関連する行導電体１２に印加された選択パルス信号を用いてフレーム期間でアドレス指定される。データ信号は、回路１８により列導電体１４に並列に供給される。夫々の行がアドレス指定されるときに、データ信号は適切に同期されて回路１８により供給される。
【００２４】
夫々の画素のＥＬ表示素子２０は、ここではダイオード素子（ＬＥＤ）として表わされ、その間に有機電界発光物質の一つ又はそれ以上のアクティブ層が挟まされた一対の電極を有する有機発光ダイオードを有する。この特定の実施例において、前記物質は、高分子ＬＥＤ物質であるが、例えば低分子量物質のような他の有機電界発光物質も使用されうる。配列の表示素子は、それらの関連するアクティブマトリクス回路と共に、絶縁基板の表面上に載せられている。基板は、例えばガラスのような透明な物質から作られ、表示素子２０の陰極又は陽極のいずれか一方は、ＩＴＯのような透明な導電物質から形成される。従って、電界発光層で発生した光は、それらの電極を通って伝達される。ＥＬ物質に使用可能である適切な有機複合高分子物質の一般的な例は、ＷＯ９６／３６９５９（特許文献４。）に記述されている。他の低分子量有機物質の一般的な例は、特許文献１に記述されている。
【００２５】
夫々の画素１０の駆動回路は、低温ポリシリコンＴＦＴ（薄膜トランジスタ）である駆動トランジスタを有する。該駆動トランジスタは、画素の夫々の列により共有されている列導電体１４により画素に印加されたデータ信号電圧に基づいて表示素子２０を流れる電流を制御する役割を果たす。列導電体１４は、画素駆動回路においてアドレスＴＦＴを介して電流制御駆動ＴＦＴのゲートに結合されており、行画素のアドレスＴＦＴに対するゲートは、夫々の共通の行アドレス導電体１２に全て接続されている。
【００２６】
図１中に示されていないが、画素１０の夫々の行は、また、従来の方法で、所定の電圧に保持された夫々の電力供給ラインと、全ての画素に共通の連続する電極として通常設けられている基準電位ラインを共有する。表示素子２０及び駆動ＴＦＴは、電力供給ラインと共通基準電位ラインとの間に直列に接続されている。例えば、基準電位ラインは接地電位であって、電力供給ラインは、例えば接地電位に対して約１２Ｖの正の電位であっても良い。
【００２７】
以上の表示装置の特徴は、一般的に、既知の装置の特徴と類似する。
【００２８】
図２は、例えば特許文献２に記述されているような、画素回路の既知の形状を表わす。ここで、駆動ＴＦＴとアドレスＴＦＴは、両方ともｐチャネル形素子であって、夫々２２及び２６で参照され、電力供給ラインと基準電位ラインは、夫々３２及び３０で参照される。アドレスＴＦＴ２６が行導電体１２に印加された選択パルス信号により夫々の行アドレス期間でオンとされるときに、列導電体１４の電圧（データ信号）は残りの画素に送られる。具体的には、ＴＦＴ２６は、駆動ＴＦＴ２２と、ＴＦＴ２２のゲートと電力供給ライン３２との間に接続された蓄積キャパシタ２４とを有する電流源回路２５に列導電体電圧を供給する。従って、列電圧は、ＴＦＴ２６が行アドレス指定期間の終了時にオフとされた後ですら、蓄積制御値と同等であるこの電圧に蓄積キャパシタ２４により保持されたＴＦＴ２２のゲートに供給される。ここで、駆動ＴＦＴ２２は、ｐチャネル形ＴＦＴとして実施され、キャパシタ２４は、ゲート‐ソース間電圧を保持する。これは、ＴＦＴ２２を流れる一定のソース‐ドレイン間電流をもたらし、従って、画素の所望の電流源動作を提供する。表示素子２０を流れる電流は、駆動ＴＦＴ２２により調整され、列電圧データ信号により決定される蓄積制御値に依存するＴＦＴ２２のゲート電圧の関数である。行アドレス指定期間の終了時に、蓄積キャパシタ２４により保持されている電圧は、画素が次のフレーム期間で再びアドレス指定される前に、後に続く駆動期間の間に表示素子の動作を維持する。従って、ＴＦＴ２２のゲートと基準電位ライン３２との間の電圧は、表示素子２０を流れる電流を決定し、画素の瞬間の光出力を制御する。
【００２９】
図２の既知の回路は、放電光ダイオード３４を更に有する。放電光ダイオード３４は、逆バイアスをかけられ、表示素子２０により放射される光に反応し、素子２０により放射される光に応じて蓄積キャパシタ２４に蓄えられた電荷を光ダイオードで発生した光電流により減衰させるよう動作する。光ダイオードは、キャパシタ２４に蓄えられたゲート電圧を放電し、ＴＦＴ２２のゲート電圧がＴＦＴの閾値電圧に達するときに、表示素子２０はもはや光を放射せず、蓄積キャパシタは放電を停止する。電荷が光ダイオード３４から漏出される速度は、光ダイオードが感光フィードバック素子として機能するように、表示素子の光出力レベルの関数である。
【００３０】
光ダイオードのフィードバック配置は、表示素子エージングの劣化効果を補償するために使用される。それによって、所定の駆動電流に対して作られる光出力レベルに対するその動作効率は減少する。より長く、より激しく駆動されたこのような劣化表示素子は、低減した輝度を示し、表示の非均一性を引き起こす。光ダイオードの配置は、最大でフレーム期間に対応する駆動期間での表示素子からの総合的な全光出力を適切に制御することによりこれらの効果の影響を弱める。表示素子がアドレス期間の後に続く駆動期間の間に光を発生させるよう電圧を加えられる時間の長さは、表示素子の現在の駆動電流発光レベル特性、及び印加されたデータ信号のレベルに応じて調整される。従って、劣化の影響は低減される。劣化した調光表示素子は、平均輝度が素子動作の時間の延長期間に亘って同じであり続けることができるように、劣化しておらず、より明るい表示素子に対してよりも長い期間で表示素子に電圧を加える画素駆動回路をもたらす。
【００３１】
駆動期間中の平均光出力は、光ダイオード３４の効率に依存する。光ダイオード３４は、画素の配列全体に亘って極めて均一であり、ＬＥＤ素子の効率に依存しない。しかし、出力は、ＴＦＴ２２の閾値電圧にも依存し、これが画素全体で変化しうるときに表示の非均一性が起こる。図２の画素回路は、また、効率の良い光ダイオード、一般的にはアモルファスシリコンｐｉｎ光ダイオードと、適度な平均輝度を達成する比較的高いピーク輝度とを必要とする。蓄積キャパシタ２４に蓄えられた電荷の減少は、また、回路が駆動期間のほとんどで比較的低い輝度レベルで動作することを意味する。従って、回路は、低い効率でＬＥＤを動作し、更なるエージングをもたらしうる。
【００３２】
図３は、光フィードバックを用いる特許文献１で記述されている画素回路の他の形状を表わす。この回路では、光ダイオードは、電力供給ライン３０と駆動ＴＦＴ２２のゲート節点との間で蓄積キャパシタの両端に接続された低効率光トランジスタ３６により置き換えられている。低効率光トランジスタ３６のゲートは、駆動ＴＦＴ２２とＬＥＤ素子２０の陽極との間の節点に接続されている。この配置では、光トランジスタ３６は、ｐチャネル形素子であって、逆バイアスで使用され、ＬＥＤ２０から入射する光に応じて発生する光電流は、蓄積キャパシタ２４を徐々に放電させる。ＬＥＤの陽極電圧は、ＴＦＴ２２により伝送される電流が減少するようなこの動作相で落ち、ある陽極電圧レベル以上が光トランジスタ３６の閾値電圧レベルに対応して達成される。光トランジスタ３６は、オンとされ、それによって蓄積キャパシタ２４の残りの電荷を放電し、駆動ＴＦＴ２２をオフとする。光トランジスタのこの使用及び陽極電圧の動作、並びに達成されるスナップオフ動作は、図２の画素回路で見受けられる急な電流／光の減衰を回避するのに役立つ。この動作様式は、より低い効率の感光素子が使用されることを可能にし、より低いピーク輝度レベルを許容する。
【００３３】
図４は、図２の画素回路の動作及び図３の画素回路の動作の場合の時間Ｔに対する輝度Ｌ、即ち曲線Ａと曲線Ｂとの間の差をグラフで表わす。
【００３４】
図３の画素回路は、図２の回路よりも利点を有し、ある問題に直面しうる。一般に、ＬＥＤの陽極電圧は、せいぜい数ボルトしか動かず、この限定された電圧変化は、光トランジスタ３６がなかなかオンとされずに、そのためスイッチとしてほとんど機能しないことを意味する。これは、達成される差分エージング補償が危うくされかねないことを意味する。更に、陽極電圧は、ＬＥＤ素子の減衰に応じて増大し、この電圧部分は、蓄積キャパシタに容量的に償還される。従って、ＬＥＤ素子２０の陽極への接続は、ＬＥＤ素子のエージング要素が回路に戻されて結合されることを必然的に意味する。また、画素全体に亘る駆動ＴＦＴ２２及び光トランジスタ３６の特性の変化に因り回路の非均一性が存在しうる。後者の二つの問題は、画素回路の電気的な挙動の解析により検証されることが可能である。このような解析は、光トランジスタ３６がオンとなる時点での蓄積キャパシタ２４の電圧が、駆動ＴＦＴ２２の閾値電圧レベルと移動度及び非均一性の問題をもたらす光トランジスタ３６の閾値電圧の限界と、エージングで増大するために異なるエージング効果を導入するＬＥＤ素子の閾値電圧の限界とに依存することを示す。
【００３５】
これらの問題は、本発明によって、光トランジスタの動作を制御するインバータを使用することにより解決する。これは、図３の回路のように一つの光トランジスタのみにより達成されるよりも更に一層改善されたスナップオフ動作を提供する。
【００３６】
図５は、本発明による画素回路の一実施例を表わす。回路はインバータ５０を有し、その出力５１は、光トランジスタ３６のゲートに結合され、その入力５２は、駆動ＴＦＴ２２のゲート、即ち、電力ライン３２から離れた蓄積キャパシタ２４の端子と、光トランジスタ３６の一つの端子との間の節点５４に結合されている。
【００３７】
概して、この回路の動作は、図３の動作と類似する。電圧は、ライン１４に沿って印加されたデータ信号に依存して、アドレスＴＦＴ２６を介してアドレス指定期間で蓄積キャパシタ２４に蓄えられ、光トランジスタ３６は、アドレス指定期間の後に続く駆動期間に光トランジスタ３６に当たるＬＥＤ素子２０から放射された光の結果として、駆動期間に蓄積キャパシタ２４から電荷を漏出させる。しかし、光トランジスタ３６のゲートは、もはやＬＥＤ素子２０の陽極に接続されておらず、光トランジスタ３６により実行されるスナップオフ動作は、代わりにインバータ５０により制御される。インバータ入力電圧の電圧に対応する蓄積キャパシタ２４の電圧、即ち節点５４の電圧がインバータの切替え点電圧と等しい所定の放電レベルに達するときに、インバータの出力電圧は、即座に接地に切替わり、それによって光トランジスタ３６を、キャパシタ２４を完全に放電するように強硬にオンとする。従って、更に頑強な切替え動作は、図３の回路の動作に比べて、インバータの切替え動作が二つの明確な制御可能な電圧間で起こるときに達成され、非常に高速である。
【００３８】
他の形式のインバータ回路も使用されうるが、ＣＭＯＳ型のインバータが望ましい。ここで、ｐ及びｎ形トランジスタは、ｐ及びｎ形ＴＦＴとして設けられている。
【００３９】
しかし、その切替え点でのインバータを考えると、即ち、インバータの入力電圧がその出力電圧と等しいときに、この点でインバータ内のｐ及びｎ形ＴＦＴを流れる電流は等しく、切替え点が閾値電圧と、インバータのｐ及びｎ形両方のＴＦＴの移動度とに依存することが電気的特性の解析により示されることができる。結果として、図５の単純な回路では、図６中のグラフで表わされているように、非均一性の問題が起こる。図６において、インバータの入力及び出力の電圧、即ちＶｉｎとＶｏｕｔとの間の関係は、ＴＦＴのパラメータを変化させる三個のインバータに関してプロットされる。図から明らかなように、ＶｉｎがＶｏｕｔと等しい状態により決定される切替え点Ｖｓは変化可能である。
【００４０】
明確な作動電圧を得るために、図６で示された特性の傾斜は、望ましくは非常に高く、理想的には垂直であるべきである。
【００４１】
本発明による画素回路の第二の実施例は、切替え点における上述した変化を補正するように変形されており、図７で表わされている。図８は、この画素回路の動作における様々なアドレス指定波形の夫々のタイミングを示す。この画素回路は、インバータ５０の入力５２及び出力５１の両端に接続された別のｐチャネルＴＦＴであるスイッチ７０と、節点５４とインバータ入力との間に接続されたキャパシタ７２とを更に有する点で図５の画素回路とは異なる。ＴＦＴスイッチ７０の動作は、それの結合されたアドレスライン７４に印加された波形により制御され、オンとされるときに、ＶｉｎとＶｏｕｔとを等しくすることによりその切替え点Ｖｓでインバータ５０を保持するよう働く。アドレスＴＦＴ２６がアドレス導電体１２へのゲート信号の印加によりオンとされると同時に、データ導電体１４は、望ましくは光トランジスタ３６がオンとなるべき電圧Ｖ（Ｔ）、即ちスナップオフ動作を決定する電圧に保持される。これは、キャパシタ７２がＶｓ−Ｖ（Ｔ）に等しい電圧に充電されることをもたらす。スイッチＴＦＴ７０は、そのとき、オフとされ、結果としてこの充電はキャパシタ７２に蓄えられる。その後、データ導電体１４は、必要とされるデータ信号電圧レベルＶ（Ｏ）に動き、画素からの所望の表示出力を決定する。Ｖ（Ｏ）がＶ（Ｔ）よりも小さいとき、インバータ５０への入力５２は、インバータ出力５１が実際の実施で電力ライン３２の電圧に対応して高くなるように、引き下げられる。これは、図８の期間Ａにより表わされている画素動作のこのアドレス指定相で必要されるように、光トランジスタ３６をオフに保つ。アドレス指定相Ａの終了時に、アドレスＴＦＴ２６はオフとされ、その後、駆動相Ｂにおいて、画素は、光出力を発生させるＬＥＤ素子２０を有する上記実施例と同様の方法で動作し、光トランジスタ３６で作られた光電流は、蓄積キャパシタ２４を放電することを可能にする。インバータ５０の特性が理想に近い場合、即ち、図６で示された特性の傾斜がインバータ回路の慎重な設計により垂直又はそれに近くなる場合、インバータ５０の出力５１は、電圧値Ｖ（Ｔ）が蓄積キャパシタ２４で達成され、そのときインバータ入力５２がＶｓ−Ｖ（Ｔ）＋Ｖ（Ｔ）、即ちＶｓと等しくなるまで高いままである。従って、インバータは、蓄積キャパシタ２４の電圧がＶ（Ｔ）に達するときに状態を変化させる。この状態の変化はインバータ出力５２を低電圧、即ち接地に至らせ、スナップオフ動作をもたし、それによって光トランジスタ３６は、蓄積キャパシタ２４の放電を即座に完了させるよう強硬にオンとされ、ＬＥＤ素子２０がオフとされて、画素からの光出力が終了される。
【００４２】
従って、明らかなように、この画素回路は、上述した、インバータ５０の特性が十分に急であることをもたらすような起こりうる非均一性の問題を解決する。インバータ５０は、他の適度な大きさのＴＦＴのゲートを駆動するために必要とされるに過ぎず、これは容易に達成されうる。容量性負荷は、少量の電流しか必要とされないので非常に小さい。従って、一般に１マイクロ秒以下の非常に高速な状態変化は、インバータ内の比較的小さいなＴＦＴを用いて得られることができる。
【００４３】
図９は、図７の画素回路の実用的な実施例を示す。ここで、インバータ５０は、光トランジスタ３６をオフに保つために使用される高出力レベルを供給する電力ライン３２と、光トランジスタ３６をオンとする低出力レベルを供給する接地ライン９０との間に直列に接続された一対の逆導電型ＴＦＴ、即ち一方がｐ形、他方がｎ形であるＴＦＴを有する。
【００４４】
明らかなように、アドレスライン１２及び７４、接地ライン９０、及び電力ライン３２は、同じ行にある全ての画素により共有される。接地ライン９０に対して別個の専用のラインを用いずに、画素の隣接する予めアドレス指定された行に結合されたアドレス導電体１２は、この目的のために代わりに利用されても良い。この理由のために、アドレスＴＦＴ２６は、ｎチャネル素子である。
【００４５】
上記の実施例において、光トランジスタが感光フィードバック素子として使用される一方で、例えば、側面ゲートＰＩＮ形素子のような他のゲート感光素子が使用されうることが考えられる。素子の組合せは、また、ＴＦＴに並列接続されたＰＩＮ又はＮＩＰ形光ダイオードを用いても良く、光ダイオードは、表示素子からの光出力に応じて蓄積キャパシタを放電し、ＴＦＴは、インバータの出力に反応する。
【００４６】
更に、これらの実施例は、駆動ＴＦＴ２２としてｐチャネル形ＴＦＴを使用するが、ｎチャネル形ＴＦＴが代わりに使用されても良く、従って、蓄積キャパシタの放電に対するこの点での基準は、アドレス指定相で蓄えられた充電の特性に関して然るべく解釈されるべきであることが分かる。
【００４７】
本開示を読むことで、他の変形が当業者に十分に理解される。このような変形は、アクティブマトリクス電界発光表示装置及びその構成部品の分野で既に知られ、ここで既に記述された特性の代わりに、又はそれに加えて使用されても良い他の特性を有しうる。
【図面の簡単な説明】
【００４８】
【図１】本発明によるアクティブマトリクスＥＬ表示装置の一実施例の単純化された概略図である。
【図２】画素の既知の形状の等価回路を概略的に示す。
【図３】画素の既知の形状の等価回路を概略的に示す。
【図４】図２及び３の画素の動作をグラフで表わす。
【図５】図１の装置において典型的な画素の等価回路を概略的に示す。
【図６】図５の画素の動作における可能な変化を示すグラフである
【図７】本発明による画素回路の他の実施例を表わす。
【図８】図７の画素回路の動作における様々な波形を表わす。
【図９】図７の画素回路の実用的な実施例を表わす。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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