(57)【要約】  第１のクロック信号22に同期された入力信号24を第２のクロック信号26と整列させるシステムおよび方法である。本発明は、第３のクロック信号354を発生するメカニズム106と、この第３のクロック信号354にしたがって入力信号24をロードし、第２のクロック信号26にしたがって出力信号を読出す装置352とを備えている。例示的な実施形態において、本発明は、データ獲得クロック22に同期された検出器入力データ24を信号処理クロック26と整列させるためにセンサシステム350において使用される。レジスタ352は、入力データがサンプリングされる実際の時間と、そのサンプリングされたデータにおいて処理システム102がクロックする時間との間におけるデータ路転移段として動作する。【選択図】      図８
2007525088.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号(22)に同期された入力信号(24)を第２のクロック信号(26)と整列させるシステム(350)において、
第３のクロック信号(354)を発生する制御モジュール(106)と、
前記第３のクロック信号(354)にしたがって前記入力信号(24)をロードし、前記第２のクロック信号(26)にしたがって出力信号を読出すように構成された回路(352)とを備えているシステム(350)。
【請求項２】
前記第１のクロック信号(22)は、前記第２のクロック信号(26)の位相シフトされたバージョンである請求項１記載のシステム(350)。
【請求項３】
前記第３のクロック信号(354)は、前記第２のクロック信号(26)の位相シフトされたバージョンである請求項１記載のシステム(350)。
【請求項４】
前記第３のクロック信号(354)は、前記出力信号を前記第２のクロック信号(26)の指定されたサイクルに整列させるように調節される請求項１記載のシステム(350)。
【請求項５】
前記制御モジュール(106)は、入力信号(24)が画素クロック分解能のものであることを示す第１の画素信号を発生する請求項１記載のシステム(350)。
【請求項６】
前記第１の画素信号は、前記第２のクロック信号(26)の立下りエッジに同期されている請求項５記載のシステム(350)。
【請求項７】
前記第１のクロック信号(22)のサンプリングエッジが前記第１の画素信号の第１の半分内にある場合、前記第３のクロック信号(354)のサンプリングエッジは、前記第２のクロック信号(26)の立下りエッジと整列される請求項６記載のシステム(350)。
【請求項８】
前記第１のクロック信号(22)のサンプリングエッジが前記第１の画素信号の第２の半分内にある場合、前記第３のクロック信号(354)のサンプリングエッジは、前記第２のクロック信号(26)の低い期間の中央部分以降のものと整列される請求項６記載のシステム(350)。
【請求項９】
さらに、前記第１のクロック信号(22)と前記第３のクロック信号(354)との間のクロックスキュー問題を避けるために遅延を与えるメカニズムを備えている請求項１記載のシステム(350)。
【請求項１０】
前記メカニズムは、第１のクロック信号(22)の信号路に設けられた駆動装置(356)である請求項９記載のシステム(350)。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路およびシステムに関する。とくに、本発明は、電子センサシステムに関する。
【背景技術】
【０００２】
制御および、またはデータ路中に知られていない遅延変数を有するシステムに対して、この可変遅延を補償するためにデータ獲得クロックがしばしば使用される。たとえば、検出器および信号プロセッサを備えたビデオ画像化システムにおいては、検出器からプロセッサ中に入力した信号はそのプロセッサのシステムクロックと整列されないことがある。データ獲得クロックは典型的に信号処理クロックの位相シフトされたバージョンであり、それは検出器データをその最適サンプリング時間に獲得するために使用される。しかしながら、データ獲得クロックのサンプリングエッジが獲得されたデータを信号処理クロックのセットアップおよびホールド時間領域中に変化させた場合、データ路は不確定なものになる。データ獲得クロックの相対的な位置はまた、信号処理モジュールに対する望ましくないタイミングシフトを生じさせる。これらの欠点のために、データ獲得クロックの調節範囲が制限され、いくつかの適用（とくに、高速適用）に対して、これはシステムにクリティカルである。
【０００３】
さらに、デジタルシステム中の信号処理モジュールは共通のシステムクロックに同期されることが多い。これは、全てのデータエントリ路の最適なデータサンプリング時間が全て信号処理クロックのある領域の範囲に入っていなければならないことを意味する。このタイミング状態を保証するために、個々のシステムに対して注文調整された高価なアドオン（すなわち、遅延ライン）が必要とされることがある。
【０００４】
これらのデータ路の不確定さおよびタイミングシフト問題に対する従来技術の１つの解決方法は、信号処理モジュールをそれぞれがそれ自身の調整されたタイミングを実行する制御セクションと処理セクションとに分離することである。これは、禁じられたゾーン中での可能なクロック整列のためにモジュール内の２つのセクションの間にあまり多くの相関は存在することができないと仮定している。マルチモジュールシステムにおいては、各モジュール中の処理セクションが異なったクロック位相を有しているために、異なったセクションの間でデータを送ることは困難である。
【０００５】
従来技術の別の解決方法は、検出器のビデオ信号を信号処理クロックと整列させるために検出器の制御（信号）を遅延させることである。この方法は、所望の遅延調節を達成するために高価で電力消費量が多く、場所をとる可変遅延ラインを必要とする。
【０００６】
さらに別の解決方法は、画素レベルタイミングでデータへの独立的なアクセスを可能にするために中間データバッファ段を追加することである。これには、大型のメモリバッファが必要であり、また、クロック位相問題のために信号処理が専用クロックサイクルでスタートしない可能性がある。多数の並列信号処理モジュールを有するシステムでは、クロックの位相は全てのモジュールに対して同じでない可能性があるため、信号処理は、全てのバッファが空でないときにのみスタートすることができる。
【０００７】
別の従来技術の方法は、固定した制御信号を検出器に与え、その検出器の電子装置がその出力に関連したデータクロックを提供するようにすることを伴う。信号処理モジュール中のセクションは、それ自身の調整されたタイミングを実行しなければならない。セクション間でのデータ交換および通信は、とくにマルチモジュールシステムでは、クロック位相問題のために困難である可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、従来のシステムの欠点を克服した、入力データ信号を信号プロセッサのシステムクロックと整列させる改良されたシステムまたは方法が必要とされている。
【課題を解決するための手段】
【０００９】
この技術的な必要性は、第１のクロック信号に同期された入力信号を第２のクロック信号と整列させる本発明のシステムおよび方法により解決される。本発明は、第３のクロック信号を発生するメカニズムと、この第３のクロック信号にしたがって入力信号をロードし、第２のクロック信号にしたがって出力信号を読出すように構成された回路とを備えている。例示的な実施形態において、本発明は、データ獲得クロックに同期された検出器入力データを信号処理クロックと整列させるためにセンサシステムにおいて使用される。レジスタは、入力データがサンプリングされる実際の時間と、そのサンプリングされたデータにおいて処理システムがクロックする時間との間におけるデータ路転移段として動作する。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の有効な教示を開示するために添付図面を参照して例示的な実施形態および例示的な適用を説明する。
【００１１】
本発明はここでは特定の適用に対する例示的な実施形態を参照して説明されているが、本発明はそれに制限されないことを認識すべきである。当業者は、本発明の技術的範囲内の付加的な修正、適用および実施形態、ならびに本発明が非常に有用である付加的な分野を認識するであろう。
【００１２】
図１のａは、検出器12、アナログデジタル（Ａ／Ｄ）変換装置14および画像処理電子装置16を備えている典型的なビデオシステム10の主要なコンポーネントを示しているシステムブロック図である。画像処理電子装置16は制御信号18を検出器12に送り、この検出器12はその後、検出器信号20を知られていない遅延の後に出力する。検出器応答信号20はＡ／Ｄ14によって獲得されてデジタル化され、それがデータ獲得クロック22に同期される。その後、デジタル化されたデータ24は画像処理電子装置16によって処理され、それは信号処理クロック26に同期され、出力信号28を出力する。
【００１３】
データ獲得クロック22は、知られていないシステム遅延を補償すると共に検出器のデータを最適な時間に獲得するために使用される。それは通常、信号処理クロック26の位相シフトされたバージョンである。データ獲得クロック22のサンプリングエッジが信号処理クロック26の禁じられた付近内にある場合、獲得されたＡ／Ｄデータ24は信号処理クロック26のセットアップおよびホールド時間領域で変化する。これによって、Ａ／Ｄデータ24は画像処理電子装置16によって不規則に獲得され、したがって不規則な出力が生成される。図１のｂは、この問題を示す図１のａのシステムのタイミング図である。
【００１４】
さらに、データ獲得クロック22の位置は、画像処理電子装置16への望ましくないタイミングシフトを生じさせる。図２のａおよびｂは、タイミングシフト問題を示す図１のａのシステムのタイミング図である。固定した信号処理クロック26に対して、画像処理電子装置16は、データ獲得クロック22が禁じられた領域の右側でランド(land)を形成するか（図２のａに示されているように）、あるいは左側でランドを形成するか（図２のｂに示されているように）に応じて、それぞれデータＮまたはデータＮ＋１を獲得する。これらの制限は、データ獲得クロック22の調節範囲を制限し、いくつかの適用（とくに、高速適用）に対しては、これはシステムにクリティカルである。
【００１５】
さらに、多数の入力ソースを備えたシステムでは、全ての入力ソースに対するデータ獲得クロックをこの禁じられたタイミング領域に近づけず、それら全てが禁じられた領域の同じ側にランドを形成し、それによって望ましくないタイミングの影響が回避されることを保証するために、個々の入力ソースに対して注文調整された高価なアドオン（すなわち、遅延ライン）が必要とされる可能性がある。
【００１６】
図３のａは、多数の入力を備えた通常のビデオシステム50の簡単化されたブロック図である。このシステム50は、図１のａのシステム（検出器Ａとラベル付けされた第１の検出器12を備えている）に加えて、第２の検出器52（検出器Ｂとラベル付けされた）およびＡ／Ｄ変換装置54を備えている。画像処理電子装置16は、第２の制御信号58を第２の検出器52に送り、その後、この第２の検出器52は第２の検出器信号60を出力する。この第２の検出器の応答信号60は、第２のデータ獲得クロック62を使用してＡ／Ｄ変換装置54により獲得されてデジタル化される。その後、デジタル化されたデータ64は画像処理電子装置16によって処理される。第２のデータ獲得クロック62が第１のデータ獲得クロック22と同じ禁じられた領域の側にランドを形成することを確実にするために、検出器の出力60とＡ／Ｄ変換装置54との間に遅延70を追加する。
【００１７】
図３のｂは、遅延70により、あるいは遅延70なしで発生する可能性の高い望ましくないタイミングの影響を示す図３のａのシステムのタイミング図である。示されている例においては、第１のデータ獲得クロック22は禁じられた領域の右側にランドを形成し、プロセッサ16は第１の検出器12からデータＮを受取る。遅延70がないと、第２のデータ獲得クロック62は禁じられた領域の左側にランドを形成し、したがってプロセッサ16は同じクロックサイクル中に第２の検出器52からデータＮ＋１を受取る。遅延70を第２の検出器の出力60に追加することにより第２のデータ獲得クロック62はシフトされるため、それもまた禁じられた領域の右側にランドを形成し、プロセッサ16もまた第２の検出器52からデータＮを受取る。しかしながら、遅延ラインは高価で高価で電力消費量が多く、場所をとる。
【００１８】
この問題を解決する従来の試みは４つのカテゴリー、すなわち：（１）信号処理モジュールをそれぞれがそれ自身の調整されたタイミングを実行する制御セクションおよび処理セクションに分ける；（２）検出器のビデオ信号を信号処理クロックと整列させるために検出器の制御信号を遅延させる；（３）画素レベルタイミングでのデータへの独立したアクセスを可能にするために中間データバッファ段を追加する；（４）システムに必要な信号処理クロックを検出器の電子装置に提供させることに分類されることができる。
【００１９】
図４は、第１の従来技術の方法を使用するビデオシステム100の簡単化されたブロック図である。例示的なシステム100は２つの検出器12および52を備えており、これら検出器の出力20および60はＡ／Ｄ変換装置14および54によってデジタル化され、データ獲得クロック22および62にそれぞれ同期される。その後、デジタル化されたデータ24および64は、画像処理電子装置16に送られる。この画像処理電子装置16は処理セクション102および104と、制御セクション106とに分けられている。第１の処理セクション102は、第１の検出器12からのデジタル化されたビデオデータ24を処理する。第２の処理セクション104は、第２の検出器52からのデジタル化されたビデオデータ64を処理する。制御セクション106は信号処理クロック26で動作され、検出器12および52に対する制御信号18および58を発生する。処理セクション102および104は、制御セクション106により発生された信号処理クロック26の位相シフトされたバージョンであってもよいデータ獲得クロック22および62で動作される。これは、禁じられたゾーン中での可能なクロック整列のためにモジュール内の処理セクションと制御セクションとの間にあまり多くの相関が存在することができないと仮定している。マルチモジュールシステムにおいては、各モジュール中の処理セクションが異なったクロック位相を有しているため、異なったセクションの間でデータまたは制御信号を送ることは困難である。
【００２０】
図５のａおよびｂは、第２の従来技術の方法を使用するビデオシステムの簡単化されたブロック図である。ここでは、検出器のビデオ信号をシステムクロックに整列させるために検出器の制御路遅延が変化される。この場合、データ獲得および信号処理クロックは同じである。従来は、２つの方法、すなわち、全ての検出器の制御信号を遅延させる方法（図５のａ）、および検出器に対する制御（信号）を遅延させるために遅延された制御セクションクロックを発生する方法（図５のｂ）が使用された。
【００２１】
図５のａのシステム150は検出器12を備えており、その出力はＡ／Ｄ変換装置14によってデジタル化され、その後画像処理電子装置16によって処理される。画像プロセッサ16の制御セクション106は、制御信号18を検出器12に送る。画像処理電子装置16の処理セクション102および制御セクション106ならびにＡ／Ｄ変換装置14は全て、同じ信号処理クロック26で動作される。（データ獲得クロック22は信号処理クロック26と同じである。）検出器の出力20が信号処理クロック26と整列されるように、制御セクション106と検出器12との間に遅延152を追加して制御信号18を遅延させる。図５のｂのシステム200において、この遅延は、信号処理クロック26と制御セクション106との間に遅延202を追加することにより行なわれる。いずれにしても、この方法には、所望の遅延調節を達成するために高価で電力消費量が多く、場所をとる可変遅延ラインまたは遅延回路が必要である。
【００２２】
図６は、第３の従来技術の方法、すなわち：画素レベルのタイミングでデータに対する独立したアクセスを可能にするために中間データバッファ段を追加する方法を使用するビデオシステム250の簡単化されたブロック図である。このシステム250は検出器12を備えており、その出力はＡ／Ｄ変換装置14によってデジタル化され、その後画像処理電子装置16によって処理される。画像処理電子装置16は、信号処理クロック26で動作される処理セクション102および制御セクション106に加えて、デュアルポートメモリバッファ252を備えている。制御セクション106は、検出器制御信号18、メモリ制御信号254およびデータ獲得クロック22を発生する。Ａ／Ｄ変換装置14は検出器データ20をサンプリングし、データ獲得クロック22にしたがってそれをメモリバッファ252中に記憶する。その後、そのデータは、バッファが空でないときに、信号処理クロック26にしたがってそのバッファから処理セクション102に読出される。
【００２３】
この方法において、データ獲得クロック22と信号処理クロック26との間の位相関係が変化したとき、画像処理電子装置16は、固定した、指定されたクロックサイクルではなく、異なったクロックサイクルでスタートすることができる。多数の並列信号処理モジュールを備えたシステムについては、データ獲得クロックと信号処理クロックとの間の位相は全てのモジュールに対して同じでない可能性があるため、信号処理は、全てのバッファが空でないときにのみスタートすることができる。
【００２４】
図７は、第４の従来技術の方法、すなわち：検出器に固定した制御信号を供給し、システムに必要な信号処理クロックを検出器の電子装置に提供させる方法を使用するビデオシステム300の簡単化されたブロック図である。あるタイプの検出器は、検出器のビデオ信号と緊密に結合されたそれ自身のクロックを出力する。それらのいくつかのものは、デジタル化されたビデオおよびクロックを出力として有してさえいる。図７のシステム300は、アナログ出力検出器302とデジタル出力検出器304の２つの検出器を備えている。アナログ出力検出器302の出力20はＡ／Ｄ変換装置14によってデジタル化され、画像処理電子装置16の第１の処理セクション102に入力される。アナログ出力検出器302はまた第１のデータ獲得クロック22を出力し、それはＡ／Ｄ変換装置14および第１の処理セクション102に供給される。デジタル検出器304のデジタル出力64は第２の処理セクション104に入力される。デジタル検出器304はまた、第２のデータ獲得クロック62を出力し、それは第２の処理セクション104に供給される。検出器302および304に対する制御信号18および58を発生する画像処理電子装置16の制御セクション106は、信号処理クロック26で動作される。
【００２５】
これは、信号処理クロックが検出器により提供されることを除いて、上述した（１）の場合に非常によく類似している。画像処理電子装置は、それぞれがそれ自身の調整されたタイミングを有する２つの異なったセクションに分割される。クロッの位相問題のために、セクションの間のデータ交換および通信が困難である可能性がある。
【００２６】
本発明は、遅延ラインアドオンなしに、データ路の不確定さおよびタイミングシフトの問題を発生させることなくデータ獲得クロックのサンプリングエッジを信号処理クロック期間内のどこにでも自由に配置できるようにする。したがって、多数のデータ路を有するシステムに対して、信号処理モジュール中のタイミングに影響を与えずに、それらの最適な整定時間にデータがサンプリングされることができる。
【００２７】
本発明は、外部データがサンプリングされる実際の時間とそのサンプリングされたデータにおいて処理システムがクロックする時間との間にデータ路転移段を追加する。この転移段は、サンプリングされたデータをデータ獲得クロックドメインから信号処理クロックドメインにその２つのクロックの間の位相関係の関数として転送し、そのサンプリングされたデータを処理モジュールタイミングチェーンに関係した指定された信号処理クロックに自己整列させる。機能的には、転移段は、モジュールごとのクロック間の位相関係とは無関係に、サンプリングされたデータが指定された信号処理クロックサイクルで出現することを保証する。
【００２８】
図８は、本発明の例示的な実施形態にしたがって設計されたビデオ画像化システム350の簡単化されたブロック図である。このシステム350は、検出器12、Ａ／Ｄ変換装置14および画像処理電子装置362を備えている。この画像処理電子装置362は処理セクション102と制御セクション106とを備えている。（図８の例においては、処理セクション102は第１のレジスタ358およびデータ処理装置360を含んでいる。）処理セクション102および制御セクション106は共に信号処理クロック26で動作される。制御セクション106は制御信号18を検出器12に送り、この検出器12はその後検出器信号20を未知の遅延の後に出力する。検出器応答信号20はＡ／Ｄ変換装置14によって獲得されてデジタル化され、それは制御セクション106により発生されたデータ獲得クロック22に同期される。デジタル化されたビデオデータ24はデータ転移段352に入力され、処理セクション102に読出され、この処理セクション102はビデオ信号28を出力する。
【００２９】
本発明の教示によると、データ路転移段がＡ／Ｄ変換装置14と処理セクション102との間に追加される。この転移段は、それ自身のクロック354（データ転移クロック）を有するレジスタ352（データ転移レジスタとラベル付けされている）である。例示的な実施形態において、データ転移クロック354は、制御セクション106により発生された信号処理クロック26の位相シフトされたバージョンである。このデータ転移クロック354のタイミングは、デジタル化されたビデオデータ24をデータ獲得クロックドメインから獲得してこれをデータ獲得クロック22と信号処理クロック26との間の位相関係とは無関係に指定された信号処理クロックサイクルと整列させるように設計されている。データ獲得クロック22とデータ転移クロック354との間のクロックスキュー問題を避けるのに十分な遅延を与えるために、制御セクション106とデータ獲得クロック22との間に小さい駆動装置356が追加されてもよい。
【００３０】
図９のａおよびｂは、本発明が異なったタイミングの場合にどのようにして対処するかを示す図８のシステムのタイミング図である。信号処理クロック26の立下りエッジに同期された信号“第１の画素インジケータ”が制御セクション106により発生され、第１の検出器応答信号が画素クロック分解能におけるものであることを示す。その後、最適なサンプリングポイントに対して非常に細かい分解能で第１の画素インジケータ期間内にデータ獲得クロック22が調節される。最適なデータ獲得クロック位置が第１の画素インジケータの第１の半分内にあるとき、データ転移クロック354のサンプリングエッジは、信号処理クロック26の立下りエッジと整列される（図９のａに示されているように）。信号処理クロック26の指定されたサイクルにおいて、処理セクション102の第１のレジスタ358はデータＤ１をデータ転移レジスタ352から読出す。
【００３１】
最適なＡ／Ｄサンプリングウインドウが第１の画素インジケータの第２の半分内にあるとき、データ転移クロック354のサンプリングエッジは、信号処理クロック26の低い期間の中央部分（またはそれ以降）と整列される（図９のｂに示されているように）。信号処理クロック26の指定されたサイクルにおいて、第１のレジスタ358はデータＤ１をデータ転移レジスタ352から読出す。
【００３２】
このようにして、データ転移クロックタイミング調節特徴は、デジタル化されたビデオ信号を、データ獲得クロック22と信号処理クロック26との間の位相関係とは無関係に、処理のための特定の指定された信号処理クロックサイクルと整列させる。
【００３３】
本発明は、クロックが検出器により発生される、あるいは発生されないアナログまたはデジタルの両タイプの検出器出力に対して有効である。データ獲得クロックが検出器応答信号の最適なデータサンプリングポイントを指示する限り、システムクロック位相とは無関係に、正しいデータが指定されたクロックサイクルで出現する。デジタルタイプの検出器応答信号を処理するために、Ａ／Ｄ変換装置はデータ獲得クロックによってクロックされたデジタルレジスタによって置換されることができる。クロックは検出器により発生される必要がない。
【００３４】
１つのシステムクロックを有するマルチモジュールシステムに対しては、異なったデータ路上の外部データはそれらの最適なサンプリングポイントで個々にサンプリングされることができる。転移段の後、モジュール間でのデータ共用が可能になる。何故ならば、あらゆる全てのものがシステムクロックドメインにおいて同期しているからである。多数の並列信号処理モジュールを備えているシステムに関しては、信号処理は常に各モジュール中のデータ獲得クロックの位相差とは無関係に、指定されたクロックサイクルでスタートすることができる。
【００３５】
単一のデータ路を有するシステムに関しては、本発明は、前に使用された１または２クロック解決方法とは対照的なものとして、３クロック（データ獲得クロック、データ転移クロックおよび信号処理クロック）解決方法を提供する。それには外部遅延ラインまたは大型のメモリバッファは必要がない。データは常に、データ獲得クロックと信号処理クロックとの間の位相関係とは無関係に、特定の専用信号処理クロックサイクルで出現し、同期される。これによって、システムは固定したタイミングで動作することができる。多数の入力を有するシステムに関しては、本発明の利点により、前に使用された方法に関連した多くのシステムタイミングの問題が回避される。
【００３６】
ビデオ画像化適用を参照して例示的な実施形態を説明してきたが、本発明はそれに限定されない。本発明は、その技術的範囲を逸脱することなく別の応用において使用されることができる。
【００３７】
以上、本発明を特定の適用に対する特定の実施形態を参照して説明してきた。当業者は、本発明の技術的範囲内の付加的な修正、適用および実施形態を認識するであろう。
【００３８】
したがって、添付された特許請求の範囲は、本発明の技術的範囲内における任意および全てのこのような適用、修正および実施形態をカバーすることを意図するものである。
【図面の簡単な説明】
【００３９】
【図１】典型的なビデオシステムの主要なコンポネントを示すシステムのブロック図およびそのシステムで発生する可能性の高いタイミング問題を示すこのシステムのタイミング図。
【図２】図１のシステムで発生するタイミングシフトの問題を示すこのシステムのタイミング図。
【図３】多数の入力を備えた通常のビデオシステムの簡単化されたシステムのブロック図およびそのシステムのタイミング図。
【図４】第１の従来技術の方法を使用するビデオシステムの簡単化されたブロック図。
【図５】第２の従来技術の方法を使用するビデオシステムの簡単化されたブロック図。
【図６】第３の従来技術の方法を使用するビデオシステムの簡単化されたブロック図。
【図７】第４の従来技術の方法を使用するビデオシステムの簡単化されたブロック図。
【図８】本発明の例示的な実施形態にしたがって設計されたビデオ画像化システムの簡単化されたブロック図。
【図９】２つのサンプルの場合に対するタイミングを示す図８のシステムのタイミング図。
【図１】
2007525088.tif 000003
【図２】
2007525088.tif 000004
【図３】
2007525088.tif 000005
【図４】
2007525088.tif 000006
【図５】
2007525088.tif 000007
【図６】
2007525088.tif 000008
【図７】
2007525088.tif 000009
【図８】
2007525088.tif 000010
【図９】
2007525088.tif 000011
【国際調査報告】
2007525088.tif 000012
2007525088.tif 000013