(57)【要約】テスト・チップは、各領域が少なくとも１つのテスト構造体を含むことができる複数領域のアレイを有する少なくとも１つのレベルを具える。その少なくとも幾つかの領域はそれぞれのテスト構造体を含む。そのレベルは、テスト構造体に入力信号を供給する複数のドライバ・ラインを有する。そのレベルは、テスト構造体から出力信号を受信する複数の受信機ラインを有する。そのレベルは、電流を制御するための複数のデバイスを有する。各テスト構造体は、ドライバ・ラインの中の少なくとも１本のラインに、その間にあるそのデバイスの中の第１のデバイスで接続される。各テスト構造体は、受信機ラインの中の少なくとも１本のラインにその間にあるそのデバイスの中の第２のデバイスで接続されていて、そのテスト構造体の各々がドライバ・ラインおよび受信機ラインを用いてテストを行うべく個々にアドレス可能である。
2007531983.tif 000002
【特許請求の範囲】
【請求項１】
各領域が少なくとも１つのテスト構造体を含むことができるｍ×ｎの領域のアレイを有する少なくとも１つのレベル（ｍおよびｎは整数）を具えるテスト・チップであって、
前記領域の中の少なくとも幾つかの領域はそれぞれのテスト構造体を含み、
前記レベルは第１の方向を向いたｍ＋１本のドライバ・ラインを有し、前記ｍ＋１本のドライバ・ラインは全体で全ての前記テスト構造体に入力信号を供給し、
前記レベルは第２の方向に配置された４ｎ本の受信機ラインを有し、前記４ｎ本の受信機ラインは全体で全ての前記テスト構造体から出力信号を受信し、
前記テスト構造体は、前記ｍ＋１本のドライバ・ラインおよび４ｎ本の受信機ラインを用いてテストを行うべく前記テスト構造体の各々を個々にアドレス可能であるよう、配置され接続されているものである、
テスト・チップ。
【請求項２】
各テスト構造体は、前記ドライバ・ラインの中の少なくとも１本のラインに、その間にある第１のダイオード、トランジスタまたは被制御スイッチで接続され、
各テスト構造体は、前記受信機ラインの中の少なくとも１本のラインに、その間にある第２のダイオード、トランジスタまたは被制御スイッチで接続されるものである、
請求項１に記載のテスト・チップ。
【請求項３】
各テスト構造体は２つの入力を有し、前記２つの入力は、それぞれのダイオード、トランジスタまたは被制御スイッチによって前記ドライバ・ラインの中のそれぞれの２本のラインに接続され、
各テスト構造体は２つの出力を有し、前記２つの出力は、それぞれのダイオード、トランジスタまたは被制御スイッチによって前記受信機ラインの中のそれぞれの２本のラインに接続されるものである、
請求項１に記載のテスト・チップ。
【請求項４】
前記テスト構造体はｍ列ｎ行に配置され、
各列は、それに隣接してそれに接続されその第１の側部に設けられた前記ドライバ・ラインの中の第１のドライバ・ラインと、それに隣接してそれに接続され第２の側部に設けられた前記ドライバ・ラインの中の第２のドライバ・ラインとを有し、
各行は、それに隣接してそれに接続されその第１の側部に設けられた前記受信機ラインの中の第１の１対の受信機ラインと、それに隣接してそれに接続されその第２の側部に設けられた前記受信機ラインの中の第２の１対の受信機ラインとを有するものである、
請求項１に記載のテスト・チップ。
【請求項５】
前記テスト構造体はｎ列ｍ行に配置され、
各行は、それに隣接してそれに接続されその第１の側部に設けられた前記ドライバ・ラインの中の第１のドライバ・ラインと、それに隣接してそれに接続されその第２の側部に設けられた前記ドライバ・ラインの中の第２のドライバ・ラインとを有し、
各列は、それに隣接してそれに接続されその第１の側部に設けられた前記受信機ラインの中の第１の１対の受信機ラインと、それに隣接してそれに接続されその第２の側部に設けられた前記受信機ラインの中の第２の１対の受信機ラインとを有するものである、
請求項１に記載のテスト・チップ。
【請求項６】
前記テスト・チップは、テスト構造体を有するｐ個のレベルを有し（ｐは１より大きい整数）、前記ｐ個のレベルの各々はｍ×ｎの領域を有し、各レベルにおける前記ｍ×ｎの領域の中の少なくとも幾つかの領域はテスト構造体を含み、
前記テスト・チップは、ｐ×（ｍ＋１）本のドライバ・ラインを有し、各テスト構造体は前記ｐ×（ｍ＋１）本のドライバ・ラインの中の対応する少なくとも１本のドライバ・ラインに接続され、
前記テスト・チップは、８ｎ本の受信機ラインを有し、各テスト構造体は前記８ｎ本の受信機ラインの中の対応する少なくとも１本の受信機ラインに接続され、
前記テスト構造体は、前記ｐ×（ｍ＋１）本のドライバ・ラインおよび８ｎ本の受信機ラインを用いてテストを行うべくｐ×（ｍ×ｎ）個のテスト構造体の各々を個々にアドレス可能であるよう、配置され接続されているものである、
請求項１に記載のテスト・チップ。
【請求項７】
前記ｐ個のレベルは奇数番目のレベルおよび偶数番目のレベルを含み、
各レベルは４ｎ本の受信機ラインを有し、
前記奇数番目のレベルの各々からのそれぞれの共通配置された前記受信機ラインは互いに接続され、
前記偶数番目のレベルの各々からのそれぞれの共通配置された前記受信機ラインは互いに接続されているものである、
請求項６に記載のテスト・チップ。
【請求項８】
各領域が少なくとも１つのテスト構造体を含むことができる複数の領域のアレイを有する少なくとも１つのレベルを具えるテスト・チップであって、
前記複数の領域の中の少なくとも幾つかの領域はそれぞれのテスト構造体を含み、
前記レベルは、前記テスト構造体に入力信号を供給する複数のドライバ・ラインを有し、
前記レベルは、前記テスト構造体から出力信号を受け取る複数の受信機ラインを有し、
前記レベルは、電流を制御する複数のデバイスを有し、
各テスト構造体は、前記複数のドライバ・ラインの中の少なくとも１本のラインに、その間にある前記複数のデバイスの中の第１のデバイスで接続され、
各テスト構造体は、前記複数の受信機ラインの中の少なくとも１本のラインに、その間にある前記複数のデバイスの中の第２のデバイスで接続されて、前記複数のドライバ・ラインおよび複数の受信機ラインを用いてテストを行うべく前記テスト構造体の各々を個々にアドレス可能であるよう構成されているものである、
テスト・チップ。
【請求項９】
各テスト構造体は２つの入力を有し、前記２つの入力はそれぞれのデバイスによって前記ドライバ・ラインの中のそれぞれの２本のラインに接続され、前記デバイスは、ダイオード、トランジスタおよび被制御スイッチからなる群の中のものであり、
各テスト構造体は２つの出力を有し、前記２つの出力はそれぞれのデバイスによって前記ドライバ・ラインの中のそれぞれの２本のラインに接続され、前記デバイスは、ダイオード、トランジスタおよび被制御スイッチからなる群の中のものである、
請求項８に記載のテスト・チップ。
【請求項１０】
前記テスト構造体はｍ列ｎ行に配置され、
各列は、それに隣接してそれに接続されその第１の側部に設けられた前記複数のドライバ・ラインの中の第１のドライバ・ラインと、それに隣接してそれに接続されその第２の側部に設けられた前記複数のドライバ・ラインの中の第２のドライバ・ラインとを有し、
各行は、それに隣接してそれに接続されその第１の側部に設けられた前記複数の受信機ラインの中の第１の１対の受信機ラインと、それに隣接してそれに接続されその第２の側部に設けられた前記複数の受信機ラインの中の第２の１対の受信機ラインとを有するものである、
請求項８に記載のテスト・チップ。
【請求項１１】
前記テスト構造体はｎ列ｍ行に配置され、
各行は、それに隣接してそれに接続されその第１の側部に設けられた前記複数のドライバ・ラインの中の第１のドライバ・ラインと、それに隣接してそれに接続されその第２の側部に設けられた前記複数のドライバ・ラインの中の第２のドライバ・ラインとを有し、
各列は、それに隣接してそれに接続されその第１の側部に設けられた前記複数の受信機ラインの中の第１の１対の受信機ラインと、それに隣接してそれに接続されその第２の側部に設けられた前記複数の受信機ラインの中の第２の１対の受信機ラインとを有するものである、
請求項８に記載のテスト・チップ。
【請求項１２】
前記テスト・チップは、テスト構造体を有するｐ個のレベルを有し（ｐは１より大きい整数）、前記ｐ個のレベルの各々は領域を有し、各レベルにおける前記領域の中の少なくとも幾つかの領域はテスト構造体を含み、前記ｐ個のレベルは奇数番目のレベルと偶数番目のレベルを含み、
各レベルは共通配置された受信機ラインを有し、
前記奇数番目のレベルの各々からのそれぞれの共通配置された前記受信機ラインは互いに接続され、
前記偶数番目のレベルの各々からのそれぞれの共通配置された前記受信機ラインは互いに接続されている、
請求項８に記載のテスト・チップ。
【請求項１３】
各領域が少なくとも１つのテスト構造体を含むことができるｍ列ｎ行の領域のアレイを有する少なくとも１つのレベル（ｍおよびｎは整数）を具えるテスト・チップであって、
前記ｍ列ｎ行の領域の中の少なくとも幾つかの領域はそれぞれのテスト構造体を含み、
前記レベルは、第１の方向を向いたｍ＋１本のドライバ・ラインを有し、前記ｍ列は前記ｍ＋１本のドライバ・ラインの中の連続的に並ぶライン間に配置され、各テスト構造体は２つの入力を有し、前記２つの入力はそれぞれのダイオード、トランジスタまたは被制御スイッチによって前記ｍ＋１本のドライバ・ラインの中のそれぞれの２本のラインに接続され、前記ｍ＋１本のドライバ・ラインは全体で入力信号を全ての前記テスト構造体に供給し、
前記レベルは、第２の方向を向いた４ｎ本の受信機ラインを有し、前記ｎ行の各々は、その第１の側部に前記４ｎ本の受信機ラインの中の対応する第１の１対の受信機ラインとその第２の側部に前記４ｎ本の受信機ラインの中の対応する第２の１対の受信機ラインとの間に配置され、各テスト構造体は第１と第２の出力を有し、前記第１と第２の出力は、それぞれのダイオード、トランジスタまたは被制御スイッチによってそのテスト構造体の第１と第２の側部にある前記４ｎ本の受信機ラインの中の対応するそれぞれの受信機ラインに接続されて、前記４ｎ本の受信機ラインが全体で全ての前記テスト構造体から出力信号を受け取り、それによって前記テスト構造体の各々がテストのために個々にアドレス可能であるよう構成されているものである、
テスト・チップ。
【請求項１４】
前記テスト・チップは、テスト構造体を有するｐ個のレベルを有し（ｐは１より大きい整数）、前記ｐ個のレベルの各々はｍ×ｎの領域を有し、各レベルにおける前記ｍ×ｎの領域の中の少なくとも幾つかの領域はテスト構造体を含み、
前記テスト・チップはｐ×（ｍ＋１）本のドライバ・ラインを有し、各テスト構造体は前記ドライバ・ラインの中の対応する少なくとも１本のドライバ・ラインに接続され、
前記テスト・チップは、８ｎ本の受信機ラインを有し、各テスト構造体は前記受信機ラインの中の対応する少なくとも１本の受信機ラインに接続され、
前記テスト構造体は、前記ｐ×（ｍ＋１）本のドライバ・ラインおよび８ｎ本の受信機ラインを用いてテストを行うべくｐ×（ｍ×ｎ）個のテスト構造体の各々を個々にアドレス可能であるよう、配置され接続されているものである、
請求項１３に記載のテスト・チップ。
【請求項１５】
前記ｐ個のレベルは奇数番目のレベルおよび偶数番目のレベルを含み、
各レベルは４ｎ本の受信機ラインを有し、
前記奇数番目のレベルの各々からのそれぞれの共通配置された前記受信機ラインは互いに接続され、
前記偶数番目のレベルの各々からのそれぞれの共通配置された前記受信機ラインは互いに接続されているものである、
請求項１３に記載のテスト・チップ。
【請求項１６】
各領域が少なくとも１つのテスト構造体を含むことができるｎ個の領域を有する少なくとも１つの層（ｎは整数）を具えるテスト・チップであって、
前記ｎ個の領域の中の少なくとも幾つかの領域はそれぞれのテスト構造体を含み、各テスト構造体はｍ本の平行なラインからなるネスト（ｍは整数）を含み、
前記少なくとも１つの層はｍ本のドライバ・ラインを有し、前記ｍ本のドライバ・ラインは入力信号を各ネストのぞれぞれの前記ｍ本の平行なラインに供給するよう接続され、
前記少なくとも１つの層は少なくとも２ｎ本の受信機ラインを有し、前記少なくとも２ｎ本の受信機ラインは全体で全ての前記テスト構造体から出力信号を受け取り、
前記テスト構造体は、前記ネストの中のいずれかにおける短絡または開放回路欠陥の存在が識別できるように配置されて、前記ｍ本のドライバ・ラインおよび少なくとも２ｎ本の受信機ラインに接続されているものである、
テスト・チップ。
【請求項１７】
前記層は３ｎ本の受信機ラインを有するものである、請求項１６に記載のテスト・チップ。
【請求項１８】
前記テスト・チップはｐ個の層を有し、各層はｎ個の領域を有し、各層における前記ｎ個の領域の中の少なくとも幾つかの領域は、ｍ本の平行なラインからなるそれぞれのネストを含み、
前記ｐ個の層の各々はｍ本のドライバ・ラインを有し、前記ｍ本のドライバ・ラインは入力信号をその対応する層における各ネストのそれぞれのｍ本の平行なラインに供給するよう接続され、
各層は少なくとも２ｎ本の受信機ラインを有し、前記少なくとも２ｎ本の受信機ラインは、全体で、その対応する層における全ての前記テスト構造体から出力信号を受け取るよう接続されているものである、
請求項１６に記載のテスト・チップ。
【請求項１９】
前記奇数番目の層の中のそれぞれの各層における対応する接続部を有する前記受信機ラインは互いに接続されているものである、請求項１６に記載のテスト・チップ。
【請求項２０】
前記奇数番目の層における前記テスト構造体および受信機ラインは共通の１つの方向を向いているものである、請求項１９に記載のテスト・チップ。
【請求項２１】
前記偶数番目の層の中のそれぞれの各層における対応する接続部を有する前記受信機ラインは互いに接続されているものである、請求項１９に記載のテスト・チップ。
【請求項２２】
前記奇数番目の層における前記テスト構造体および受信機ラインは共通の第１の方向を向き、
前記偶数番目の層における前記テスト構造体および受信機ラインは、前記共通の第１の方向と異なる共通の第２の方向を向くものである、
請求項２１に記載のテスト・チップ。
【請求項２３】
（ａ）チップの少なくとも１つのレベル用の回路経路を形成するステップを含み、
前記レベルはｍ×ｎの領域のアレイを有し（ｍおよびｎは整数）、前記ｍ×ｎの領域の中の少なくとも幾つかの領域はそれぞれのテスト構造体を含むものであり、
（ｂ）第１の方向を向いたｍ＋１本のドライバ・ラインを形成するステップを含み、
各テスト構造体は前記ドライバ・ラインの中の少なくとも１本のラインに接続され、
（ｃ）第２の方向に配置された４ｎ本の受信機ラインを形成するステップを含み、
各テスト構造体は前記受信機ラインの中の少なくとも１本のラインに接続され、
（ｄ）前記ｍ＋１本のドライバ・ラインおよび４ｎ本の受信機ラインを用いて全ての前記テスト構造体に個々にアドレスするステップと、
（ｅ）前記ｍ＋１本のドライバ・ラインを用いて全ての前記テスト構造体に入力信号を供給するステップと、
（ｆ）前記４ｎ本の受信機ラインを用いて全ての前記テスト構造体から出力信号を受け取るステップと、
を含むテスト方法。
【請求項２４】
各テスト構造体は２つの入力を有し、前記２つの入力は、それぞれのダイオード、トランジスタまたは被制御スイッチによって前記ドライバ・ラインの中のそれぞれの２本のラインに接続され、
各テスト構造体は２つの出力を有し、前記２つの出力は、それぞれのダイオード、トランジスタまたは被制御スイッチによって前記受信機ラインの中のそれぞれの２本のラインに接続されるものである、
請求項２３に記載のテスト方法。
【請求項２５】
前記レベルにおける各テスト構造体は前記ドライバ・ラインの中の少なくとも１本のラインに、その間にある第１のダイオードで接続され、
前記レベルにおける各テスト構造体は前記受信機ラインの中の少なくとも１本のラインに、その間にある第２のダイオードで接続され、
ステップ（ｅ）は、内部ループおよび外部ループからなる群のうちの一方として、第１の信号を前記レベルの各ドライバ・ラインに連続的に１回に１つずつ供給し、前記レベルにおける残りの全てのドライバ・ラインに第２の信号を供給するシーケンスを実行することを含み、
ステップ（ｆ）は、前記内部ループおよび前記外部ループからなる群のうちの他方として、前記レベルの各受信機ラインにおける接地点への電流を測定するシーケンスを実行するステップを含み、
前記外部ループが反復して実行されるたびに前記内部ループが実行されるものである、
請求項２３に記載のテスト方法。
【請求項２６】
前記レベルにおける各テスト構造体は前記ドライバ・ラインの中の少なくとも１本のラインに、その間にある第１のトランジスタで接続され、
前記レベルにおける各テスト構造体は前記受信機ラインの中の少なくとも１本のラインに、その間にある第２のトランジスタで接続され、
ステップ（ｅ）は、内部ループおよび外部ループからなる群のうちの一方として、第１の電圧を前記レベルの各ドライバ・ラインに連続的に１回に１つずつ印加し、前記レベルにおける残りの全てのドライバ・ラインに第２の電圧を印加するシーケンスを実行することを含み、
ステップ（ｆ）は、前記内部ループおよび前記外部ループからなる群のうちの他方として、第２の電圧を前記レベルの各受信機ラインに１回に１つずつ印加し、前記レベルにおける残りの全ての受信機ラインに第１の電圧を印加するシーケンスを実行することを含み、
さらに、ステップ（ｅ）において異なる受信機ラインに第２の電圧が印加されるたびに、接地点へ流れるウェハ基板電流を測定することを含む、請求項２３に記載のテスト方法。
【請求項２７】
前記テスト・チップは、テスト構造体を有するｐ個のレベルを有し（ｐは１より大きい整数）、前記ｐ個のレベルの各々はｍ×ｎの領域を有し、各レベルにおける前記ｍ×ｎの領域の中の少なくとも幾つかの領域はテスト構造体を含み、
前記テスト・チップはｐ×（ｍ＋１）本のドライバ・ラインを有し、各テスト構造体は前記ｐ×（ｍ＋１）本のドライバ・ラインの中の対応する少なくとも１本のドライバ・ラインに接続され、
前記テスト・チップは８ｎ本の受信機ラインを有し、各テスト構造体は前記８ｎ本の受信機ラインの中の対応する少なくとも１本の受信機ラインに接続され、
ステップ（ｄ）は、ｐ×（ｍ＋１）本のドライバ・ラインおよび８ｎ本の受信機ラインを用いてテストを行うべくｐ×（ｍ×ｎ）個のテスト構造体を個々にアドレスすることを含むものである、
請求項２３に記載のテスト方法。
【請求項２８】
前記ｐ個のレベルは奇数番目のレベルおよび偶数番目のレベルを含み、
各レベルは４ｎ本の受信機ラインを有するものであり、
さらに、前記奇数番目のレベルの各々からのそれぞれの共通配置された前記受信機ラインを互いに接続させ、
前記偶数番目のレベルの各々からのそれぞれの共通配置された前記受信機ラインを互いに接続させることを含んで成る、請求項２７に記載のテスト方法。
【請求項２９】
（ａ）各領域が少なくとも１つのテスト構造体を含むことができるｎ個の領域を有する少なくとも１つの層ための回路経路を形成するステップ（ｎは整数）を含み、
前記ｎ個の領域の中の少なくとも幾つかの領域はそれぞれのテスト構造体を含み、各テスト構造体はｍ本の平行なラインからなるネストを含み（ｍは整数）、さらに、
（ｂ）前記少なくとも１つの層のためのｍ本のドライバ・ラインを形成するステップと、
（ｃ）前記少なくとも１つの層のための少なくとも２ｎ本の受信機ラインを形成するステップと、
（ｄ）前記ｍ本のドライバ・ラインを用いて各ネストにおけるｍ本のそれぞれの平行なラインに入力信号を供給するステップと、
（ｅ）前記少なくとも２ｎ本の受信機ラインを用いて全ての前記テスト構造体からの出力信号を測定するステップと、
（ｆ）前記少なくとも２ｎ本の受信機ラインによって受け取った出力信号に基づいて前記ネストのいずれかにおける短絡または開放回路欠陥の存在を識別するステップと、
を含むテスト方法。
【請求項３０】
前記層は３ｎ本の受信機ラインを有し、
ステップ（ｆ）は、３ｎ本の受信機ラインによって受け取った出力信号に基づいて前記ネストのいずれかにおける短絡または開放回路欠陥の存在を識別することを含むものである、
請求項２９に記載のテスト方法。
【請求項３１】
前記テスト・チップはｐ個の層を有し、各層はｎ個の領域を有し、各層における前記ｎ個の領域の中の少なくとも幾つかの領域はｍ本の平行なラインからなるそれぞれのネストを含み、
前記ｐ個の層の各々はｍ本のドライバ・ラインを有し、前記ｍ本のドライバ・ラインは入力信号をその対応する層における各ネストにおけるｍ本のぞれぞれの平行なラインに供給するよう接続され、
各層は少なくとも２ｎ本の受信機ラインを有し、前記少なくとも２ｎ本の受信機ラインは、全体で、その対応する層における全ての前記テスト構造体から出力信号を受け取るものである、
請求項２９に記載のテスト方法。
【請求項３２】
さらに、前記奇数番目の層の中のそれぞれの各層における対応する位置を有する受信機ラインを互いに接続させることを含んで成る、請求項３１に記載のテスト方法。
【請求項３３】
前記奇数番目の層における前記テスト構造体および受信機ラインは共通の１つの方向に向いているものである、請求項３２に記載のテスト方法。
【請求項３４】
さらに、前記偶数番目の層の中のそれぞれの各層における対応する位置を有する受信機ラインを互いに接続させることを含んで成る、請求項３２に記載のテスト方法。
【請求項３５】
前記奇数番目の層における前記テスト構造体および受信機ラインは共通の第１の方向を向いており、
前記偶数番目の層における前記テスト構造体および受信機ラインは、前記共通の第１の方向とは異なる共通の第２の方向を向いているものである、
請求項３２に記載のテスト方法。
【請求項３６】
前記層における各テスト構造体は前記ドライバ・ラインの中の少なくとも１本のラインに、その間にある第１のトランジスタで接続され、
前記層における各テスト構造体は前記受信機ラインの中の少なくとも１本のラインに、その間にある第２のトランジスタで接続され、
ステップ（ｄ）は、外部ループおよび内部ループからなる群のうちの一方として、第１の電圧を前記層の各ドライバ・ラインに連続的に１回に１つずつ印加し、前記層における残りの全てのドライバ・ラインに第２の電圧を印加するシーケンスを実行することを含み、
ステップ（ｅ）は、前記外部ループおよび前記内部ループからなる群のうちの他方として、第２の電圧を前記層の各受信機ラインに１回に１つずつ印加し、前記層における残りの全ての受信機ラインに第１の電圧を印加するシーケンスを実行することを含み、
さらに、ステップ（ｅ）において異なる受信機ラインに第２の電圧が印加されるたびに、接地点へ流れるウェハ基板電流を測定することを含む、請求項２９に記載のテスト方法。
【請求項３７】
前記層における各テスト構造体は前記ドライバ・ラインの中の少なくとも１本のラインに、その間にある第１のダイオードで接続され、
前記層における各テスト構造体は前記受信機ラインの中の少なくとも１本のラインに、その間にある第２のダイオードで接続され、
ステップ（ｅ）は、
内部ループおよび外部ループからなる群のうちの一方として、第１の信号を前記レベルの各ドライバ・ラインに連続的に１回に１つずつ印加し、前記レベルの残りの全てのドライバ・ラインに第２の信号を印加するステップを実行し、
前記内部ループおよび前記外部ループからなる群のうちの他方として、前記レベルの各受信機ラインにおける接地点へ流れる電流を測定するステップを実行すること、
を含むものである、
請求項２９に記載のテスト方法。
【請求項３８】
各領域が少なくとも１つのテスト構造体を含むことができる複数の領域のベクトルを有する少なくとも１つの層を具えるテスト・チップであって、
前記複数の領域の中の少なくとも幾つかの領域はそれぞれのテスト構造体を含み、
前記層は、前記テスト構造体に入力信号を供給する複数のドライバ・ラインを有し、
前記層は、前記テスト構造体から出力信号を受け取る複数の受信機ラインを有し、
前記層は、電流を制御するための複数のデバイスを有し、
各テスト構造体は、前記複数のドライバ・ラインの中の少なくとも１本のラインに、その間にある前記複数のデバイスの中の第１のデバイスで接続され、
各テスト構造体は、前記複数の受信機ラインの中の少なくとも１本のラインに、その間にある前記複数のデバイスの中の第２のデバイスで接続されて、前記ドライバ・ラインおよび受信機ラインを用いてテストを行うべく前記テスト構造体の各々を個々にアドレス可能であるよう構成されている、
テスト・チップ。
【請求項３９】
各テスト構造体は４つ以下のピンを有するものである、請求項１に記載のテスト・チップ。
【請求項４０】
各テスト構造体は４つ以下のピンを有するものである、請求項８に記載のテスト・チップ。
【請求項４１】
各テスト構造体は４つ以下のピンを有するものである、請求項１３に記載のテスト・チップ。
【請求項４２】
各テスト構造体は４つ以下のピンを有するものである、請求項１６に記載のテスト・チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路製造プロセスにおける、プロセスおよび設計に関連する統計的変動（variations）を測定して評価する方法に関し、その発生源を決定し製品の歩留まりおよび性能に与える効果を決定するためのものである。
【０００２】
この出願は、２００３年１０月１５日付けの米国仮特許出願第６０／５１１５３５号の利益を主張する。
【背景技術】
【０００３】
ランダムな欠陥（defect）（例えば、粒子）は電気的に測定可能な故障または障害（fault）（キラー欠陥）を生じさせ得る。その故障または障害はチップ・レイアウトに依存するとともに、その欠陥の層および位置にも依存する。また、或るレイアウトの幾何学的設計（geometrics：幾何学的特徴、幾何学的配列外形）はレイアウトと各製造プロセス・ステップの特定の組合せに依存するシステム的な故障を生じさせ得る。ランダムなおよびシステム的な故障は、製造に関連する各チップの機能障害（malfunction）の原因である。従って、ランダムなおよびシステム的な故障または障害を調査することは、歩留まり向上にとって重要であり、プロセス・ステップおよび製品チップの品質を制御するのに重要である。それは、文献Staper, C. H., Rosner, R. J.の“Integrated Circuit Yield Management and Yield Analysis: Development and Implementation"（集積回路の歩留まり管理および歩留まり分析：開発および実装）、IEEE Transactions on Semiconductor Manufacturing, pp.95-102, Vol.8, No.2, 1995に記載されており、ここでこの文献を参照して組み込む。テスト構造体を用いて、故障が検出され、欠陥が識別され、欠陥が位置決めされ（位置が突き止められ）、並びにレイアウト幾何学的設計のシステム的な製造性能（manufacturability：製造適性、製造可能性）が特徴付けられる。
【非特許文献１】Staper, C. H., Rosner, R. J.,“Integrated Circuit Yield Management and Yield Analysis: Development and Implementation", IEEE Transactions on Semiconductor Manufacturing, pp.95-102, Vol.8, No.2, 1995
【０００４】
欠陥を検出するためのヴィア（via）またはコンタクト・チェーン（鎖）、スネークおよび櫛型（コーム）ライン、等のような多くのテスト構造体が、例えば文献Ipri, A. C., Sarace, J. C.,“Integrated Circuit Process and Design Rule Evaluation Techniques"（集積回路プロセスおよび設計ルール評価技術）、RCA Review, pp. 323-350, Volume 38, Number 3, September 1977および文献Buehler, M. G.,“Microelectronic Test Chips for VLSI Electronics"（ＶＬＳＩエレクトロニクス用のマイクロエレクトロニクス・テスト・チップ）、VLSI Electronics Microstructure Science, pp. 529-576, Vol. 9, Chapter 9, Academic Press, 1983に記載されている。ここで、これらの両文献を参照して組み込む。平行な２つのヴィア・チェーンは、文献Doong, K., Cheng, J., Hsu, C.,“Design and Simulation of Addressable Fault Site Test Structure for IC Process Control Monitor”（ＩＣプロセス制御モニタ用のアドレス可能な故障位置テスト構造体の設計およびシミュレーション）、International Symposium on Semiconductor Manufacturing, 1999に記載されている。ここで、この文献を参照して組み込む。開放および短絡回路の検出を可能にする複数の互いにからみ合う（interwoven）ヴィア・チェーンは、文献Hess, C.,Weiland, L. H.,“Influence of Short Circuits on Data of Contact & Via Open Circuits Determined by a Novel Weave Test Structure”（新規な編合せ型テスト構造体によって決定されたコンタクトおよびヴィア開放回路のデータに対する短絡回路の影響）、IEEE Transactions on Semiconductor Manufacturing, pp. 27-34, Vol. 9, No. 1, 1996に記載されている。ここで、この文献を参照して組み込む。ランダム欠陥の密度およびサイズ分布を特徴付けるためのＮＥＳＴ（ネスト）テスト構造体が、文献Hess, C., Stashower, D., Stine, B. E., Weiland, L. H., Venna, G., Miyamoto, K., Inoue, K.,“Fast Extraction of Defect Size Distribution Using a Single Layer Short Flow NEST Structure”（単一層短絡フロー・ネスト構造体を用いた欠陥サイズ分布の高速抽出）、IEEE Transactions on Semiconductor Manufacturing, pp.330-337, Vol.14, No. 4, 2001に記載されている。ここで、この文献を参照して組み込む。
【非特許文献２】Ipri, A. C., Sarace, J. C.,“Integrated Circuit Process and Design Rule Evaluation Techniques", RCA Review, pp. 323-350, Volume 38, Number 3, September 1977
【非特許文献３】Buehler, M. G.,“Microelectronic Test Chips for VLSI Electronics", VLSI Electronics Microstructure Science, pp. 529-576, Vol. 9, Chapter 9, Academic Press, 1983
【非特許文献４】Doong, K., Cheng, J., Hsu, C.,“Design and Simulation of Addressable Fault Site Test Structure for IC Process Control Monitor”, International Symposium on Semiconductor Manufacturing, 1999
【非特許文献５】Hess, C.,Weiland, L. H.,“Influence of Short Circuits on Data of Contact & Via Open Circuits Determined by a Novel Weave Test Structure”, IEEE Transactions on Semiconductor Manufacturing, pp. 27-34, Vol. 9, No. 1, 1996
【非特許文献６】Hess, C., Stashower, D., Stine, B. E., Weiland, L. H., Venna, G., Miyamoto, K., Inoue, K.,“Fast Extraction of Defect Size Distribution Using a Single Layer Short Flow NEST Structure”, IEEE Transactions on Semiconductor Manufacturing, pp.330-337, Vol.14, No. 4, 2001
【０００５】
しかし、これらのテスト構造体はテスト用の個々のパッドに接続される。歩留まりおよび性能改善を達成するのに１層当たり１０００個より遙かに多い数の異なる設計のテスト構造体が必要であり得ることが、米国特許第６４４９７４９号、名称“System and Method for Product Yield Prediction”（製品歩留まりを予測するシステムおよび方法）および２００３年１月２日付けの米国仮特許出願第６０／４３７９２２号、名称“YIELD IMPROVEMENT”（歩留まり改善）に記載されている。ここで、これらの両文献を参照して組み込む。これら全てのテスト構造体がテスト用の個々のパッドに接続されるとしても、それら全てのパッドを配置するのに充分な面積がないので、単一のテスト・チップ上にこれら全てのテスト構造体を配置することは困難で不可能である。個々のテスト構造体にアドレスしアクセスするために、テストに必要なパッド数をかなり（相当）減少させることによって、パッド共有の方法が用いられる。
【特許文献１】米国特許第６４４９７４９号
【特許文献２】米国仮特許出願第６０／４３７９２２号
【０００６】
それを行うためには、複数の単一ヴィアが受動（パッシブ）アレイ状に配置され、各ヴィアが固有の１組の２本のラインに接続されることが、文献Walton, A. J., Ward, D., Robertson, J. M., Holwill R. J.,“A Novel Approach for an Electrical Vernier to Measure Mask Misalignment”（マスク誤整列を測定するための電気的バーニヤ（補正装置）のための新規な方法）、19th European Solid State Device Research Conference ESSDERC'89, Springer Verlag, 1989に詳細に記載されている。ここで、この文献を参照して組み込む。しかし、このWalton他の文献では、全ての構造体（この場合、単一ヴィア）がそのようなアレイ内で同じである必要がある。そのようなアレイ内に異なる設計のテスト構造体を配置すると、テスト手順は失敗するであろう。また、そのアレイでは、いかなる高速ディジタル・テストも可能ではない。
【非特許文献７】Walton, A. J., Ward, D., Robertson, J. M., Holwill R. J.,“A Novel Approach for an Electrical Vernier to Measure Mask Misalignment”, 19th European Solid State Device Research Conference ESSDERC'89, Springer Verlag, 1989
【０００７】
同様のアレイが、文献Hess, C. , Stine, B. E., Weiland, L. H. , Mitchell, T., Karnett, M., Gardner, K.,“Passive Multiplexer Test Structure For Fast and Accurate Contact and Via Fail Rate Evaluation”、（高速で正確なコンタクトおよびヴィア故障率評価用の受動型マルチプレクサ・テスト構造体）、Proc. International Conference on Microelectronic Test Structures (ICMTS), Cork (Ireland), 2002に記載されている。ここで、この文献を参照して組み込む。その文献では、アレイに長いヴィア・チェーンを配置して、テスト用の大きいチェーン抵抗を分解（break down）する。高速ディジタル・テストは可能であるが、アレイ内の全てのテスト構造体はやはり同形でなければならない。テスト・チップ上に異なる設計のテスト構造体を配置しなければならない場合は、この技術は役に立たない。
【非特許文献８】Hess, C. , Stine, B. E., Weiland, L. H. , Mitchell, T., Karnett, M., Gardner, K.,“Passive Multiplexer Test Structure For Fast and Accurate Contact and Via Fail Rate Evaluation”, Proc. International Conference on Microelectronic Test Structures (ICMTS), Cork (Ireland), 2002
【０００８】
上述の受動型アレイは、各テスト構造体に直列に接続して配置されたトランジスタによって拡張（expand：広げることが）できる。このことは、文献Walton, A. J., Gammie, W., Marrow, D., Stevenson, J. T. M., Holwill, R. J. ,“A novel Approach for Reducing the Area Occupied by Contact Pads on Process Control Chips”（プロセス制御チップ上のコンタクト・パッドによって占有される面積を減少させる新規な方法）、International Conference on Microelectronic Test Structures, San Diego, (USA), 1990に記載されている。ここで、この文献を参照して組み込む。
【非特許文献９】Walton, A. J., Gammie, W., Marrow, D., Stevenson, J. T. M., Holwill, R. J.,“A novel Approach for Reducing the Area Occupied by Contact Pads on Process Control Chips”, International Conference on Microelectronic Test Structures, San Diego, (USA), 1990
【０００９】
上述のいずれの方法でも、半導体製造に一般的に用いられる１０個以上のルーティング層を効率的に利用するために、層の上に層を重ねた多層の構造体をスタッキングする（積み重ねる）ことはできない。また、これら全てのアレイは、開放回路故障だけを調査でき、短絡回路も調査しなければならない場合には役に立たない。
【００１０】
ライン対を並べ換える方法が、文献Hess, C., Weiland, L. H., Bornefeld, R.,“Customized Checkerboard Test Structures to Localize Interconnection Point Defects”（相互接続点欠陥を位置決めするためのカストマイズされた市松模様のテスト構造体）Proc. VLSI Multilevel Interconnection Conference (VMIC), pp. 163-168, Santa Clara (USA), 1997および文献Hess, C., Weiland, L. H.,“Defect Parameter Extraction in Backend Process Steps using a Multilayer Checkerboard Test Structure”（多層市松模様テスト構造体を用いたバックエンド（後処理）プロセス・ステップにおける欠陥パラメータ抽出）、Proc. International Conference on Microelectronic Test Structures (ICMTS), pp. 51-56, Nara (Japan), 1995に記載されている。ここで、これらの両文献を参照して組み込む。これらの方法を用いて、減じた数のパッドの範囲内で多数のテスト構造体を配置して短絡回路を調査することができる。能動型デバイスは不要であり、無制限な数のルーティング層にわたって多層を互いに積み重ねて配置することができる。残念ながら、これらの方法は、短絡回路にのみ限定され、２つ以上の（１つより多い）テスト構造体において複数の故障が生じた場合にはその複数の故障を解決するのに問題が生じる。そのことは、文献Hess, C., Weiland, L.H.,“Strategy to Disentangle Multiple Faults to Identify Random Defects within Test Structures”（テスト構造体内のランダム欠陥を識別するための複数の故障を解決するための方策）、Proc. International Conference on Microelectronic Test Structures (ICMTS), pp. 141-146, Kanazawa (Japan), 1998に記載されている。ここで、この文献を参照して組み込む。
【非特許文献１０】Hess, C., Weiland, L. H., Bornefeld, R.,“Customized Checkerboard Test Structures to Localize Interconnection Point Defects”, Proc. VLSI Multilevel Interconnection Conference (VMIC), pp. 163-168, Santa Clara (USA), 1997
【非特許文献１１】Hess, C., Weiland, L. H.,“Defect Parameter Extraction in Backend Process Steps using a Multilayer Checkerboard Test Structure”, Proc. International Conference on Microelectronic Test Structures (ICMTS), pp. 51-56, Nara (Japan), 1995
【非特許文献１２】Hess, C., Weiland, L.H.,“Strategy to Disentangle Multiple Faults to Identify Random Defects within Test Structures”, Proc. International Conference on Microelectronic Test Structures (ICMTS), pp. 141-146, Kanazawa (Japan), 1998
【００１１】
テスト構造体は、多層における欠陥密度および欠陥サイズ分布を調査するために導入された。そのことは、文献Hess, C., Weiland, L. H.,“Harp Test Structure to Electrically Determine Size Distributions of Killer Defects”（キラー欠陥のサイズ分布を電気的に決定するハープ・テスト構造体）、IEEE Transactions on Semiconductor Manufacturing, pp. 194-203, Vol. 11, No. 2, 1998に詳しく記載されている。ここで、この文献を参照して組み込む。この文献では、ライン対を並べ換える同じ方法を用いる。複数の故障を解決することはほとんどこの場合の関心事ではないが、その方法は短絡回路についてだけ有効である。
【非特許文献１３】Hess, C., Weiland, L. H.,“Harp Test Structure to Electrically Determine Size Distributions of Killer Defects”, IEEE Transactions on Semiconductor Manufacturing, pp. 194-203, Vol. 11, No. 2, 1998
【００１２】
ラインを並べ換える方法をダイオード・アレイと組み合わせたことが、文献Hess, C., Weiland, L. H.,“Drop in Process Control Checkerboard Test Structure for Efficient Online Process Characterization and Defect Problem Debugging”（効率的オンライン・プロセス特徴付けおよび欠陥問題デバグのためのドロップ・イン・プロセス制御市松模様テスト構造体）、Proc. International Conference on Microelectronic Test Structures (ICMTS), pp. 152-159, San Diego (USA), 1994に記載されている。ここで、この文献を参照して組み込む。より高度な方法はトランジスタに基づくものである。これは、文献Hess, C., Weiland, L. H., Lau, G., Simoneit, P. ,“Control of Application Specific Interconnection on Gate Arrays Using an Active Checkerboard Test Structure”（能動型市松模様のテスト構造体を用いたゲート・アレイ上の用途別相互接続の制御）、Proc. International Conference on Microelectronic Test Structures (ICMTS), pp. 55-60, Trento (Italy), 1996に記載されている。ここで、この文献を参照して組み込む。現在では、層の上に層を重ねた多層に配置できるテスト構造体における開放および短絡回路を評価することが可能であるが、多数の短絡回路故障を解決する（disentangle）ことは依然として問題である。これは、異なる設計のテスト構造体を用いる場合には、より重大な問題である。その理由は、設計ルール・マージン（余裕）が調査された場合にその（構造体）中の幾つかは常に失敗する（故障状態にある）からである。
【非特許文献１４】Hess, C., Weiland, L. H.,“Drop in Process Control Checkerboard Test Structure for Efficient Online Process Characterization and Defect Problem Debugging”, Proc. International Conference on Microelectronic Test Structures (ICMTS), pp. 152-159, San Diego (USA), 1994
【非特許文献１５】Hess, C., Weiland, L. H., Lau, G., Simoneit, P.,“Control of Application Specific Interconnection on Gate Arrays Using an Active Checkerboard Test Structure”, Proc. International Conference on Microelectronic Test Structures (ICMTS), pp. 55-60, Trento (Italy), 1996
【００１３】
今までの上述の方法の幾つかを用いて共有パッド内に種々のテスト構造体を配置することが、文献Doong, K., Hsieh, S., Lin, S., Shen, B. Cheng, J., Hess, C., Weiland, L., Hsu, C.,“Addressable Failure Site Test Structures (AFS-TS) for CMOS Processes: Design Guidelines, Fault Simulation, and Implementation”（ＣＭＯＳプロセス用のアドレス可能な故障位置テスト構造体（ＡＦＳ−ＴＳ）：設計ガイドライン、故障シミュレーションおよび実装）、IEEE Transactions on Semiconductor Manufacturing, pp. 338-355, Vol. 14, No. 4,2001に記載されている。ここで、この文献を参照して組み込む。残念ながら、テスト構造体のスタッキング（積み重ね）は存在せず、それは、１０個以上のルーティング層が利用可能な場合には非常に不効率的なテスト・チップ面積利用となる。
【非特許文献１６】Doong, K., Hsieh, S., Lin, S., Shen, B. Cheng, J., Hess, C., Weiland, L., Hsu, C.,“Addressable Failure Site Test Structures (AFS-TS) for CMOS Processes: Design Guidelines, Fault Simulation, and Implementation”, IEEE Transactions on Semiconductor Manufacturing, pp. 338-355, Vol. 14, No. 4, 2001
【００１４】
マルチプレクサ回路を用いてテスト構造体がアドレスされる。このことは、文献Ward, D., Walton, A. J., Gammie, W. G., Holwill, R. J.,“The Use of a Digital Multiplexer to Reduce Process Control Chip Pad Count”（プロセス制御チップ・パッド・カウントを減じるためのディジタル・マルチプレクサの使用）、International Conference on Microelectronic Test Structures 1992, San Diego (USA), 1992に記載されている。ここで、この文献を参照して組み込む。しかし、そのようなテスト構造体には、マルチプレクス（多重化）回路が故障なしで動作することが必要である。従って、安定な動作の製造プロセスが必要であり、よってこの方法は新しい半導体製造プロセスの早期の開発の各段階において不適格である。この技術によって、いわゆるソフト故障を特徴付けるのに必要な多重化回路により任意のアナログ抵抗および漏電（漏洩）測定を行うことが可能になることはない。
【非特許文献１７】Ward, D., Walton, A. J., Gammie, W. G., Holwill, R. J.,“The Use of a Digital Multiplexer to Reduce Process Control Chip Pad Count”, International Conference on Microelectronic Test Structures 1992, San Diego (USA), 1992
【００１５】
上述の全ての方法は、テスト用のパッドの数を減少させる方法で、平行ライン、ヴィア・チェーン、スネークおよび櫛形、等のような現在のテスト構造体を配置する点で、共通している。しかし、それらの方法をどのように用いるかという重大な限界（制限）が存在し、それによって汎用的使用が妨げられる。
【００１６】
テスト構造体を用いることとは別に、ＳＲＡＭまたはＲＯＭに基づく（ベースの）テスト・チップが、欠陥検出およびプロセス特徴付け用に開発された。このことは、文献Khare, J., Maly, W., Griep, S., Schmitt-Landsiedel, D.,“SRAM-based Extraction of Defect Characteristics”（ＳＲＡＭベースの、欠陥特性の抽出）、International Conference on Microelectronic Test Structures, San Diego, USA, 1999に記載されている。ここで、この文献を参照して組み込む。そのようなテスト構造体は、復号器（デコーダ）と、メモリ・セルにアドレスするための同様の複雑な回路とを用いる。これらの論理ブロックが故障なしで動作する場合にだけ、メモリ・セルにおける故障を検出することが可能である。それとは別に、特定の層におけるレイアウト・オブジェクトにメモリ・セルの故障を割り当てることは、困難であり時々不可能であるが、プロセス特徴付けと歩留まりおよび性能向上の成功とに必須である。また、メモリ・セルは、非常に均一なレイアウトおよび近傍並びに１層当たりレイアウト・オブジェクトの特定の密度を有し、これは必ずしもランダム論理レイアウト設計の幾何学的設計を反映していない。最後に、この方法によって、アナログ抵抗および漏電（漏洩）測定を特定の１つのメモリ・セルに適用することが可能になることはない。
【非特許文献１８】Khare, J., Maly, W., Griep, S., Schmitt-Landsiedel, D.,“SRAM-based Extraction of Defect Characteristics”, International Conference on Microelectronic Test Structures, San Diego, USA, 1999
【００１７】
テスト・チップ内にテスト構造体を配置するためのより効率的な方法が望ましい。
【発明の開示】
【００１８】
発明の概要
或る幾つかの実施形態において、テスト・チップは、各領域が少なくとも１つのテスト構造体を含むことができるｍ×ｎの領域のアレイを有する少なくとも１つのレベル（ｍおよびｎは整数）を具える。その領域の中の少なくとも幾つかの領域はそれぞれのテスト構造体を含む。そのレベルは第１の方向を向いたｍ＋１本のドライバ・ラインを有する。そのｍ＋１本のドライバ・ラインは全体で全てのそのテスト構造体に入力信号を供給する。そのレベルは第２の方向に配置された４ｎ本の受信機ラインを有する。その４ｎ本の受信機ラインは全体で全てのそのテスト構造体から出力信号を受信する。そのｍ＋１本のドライバ・ラインおよび４ｎ本の受信機ラインを用いてテストを行うべくそのテスト構造体の各々を個々にアドレス可能である形態でそのテスト構造体が配置され接続されている。
【００１９】
或る幾つかの実施形態において、テスト・チップは、各領域が少なくとも１つのテスト構造体を含むことができる複数の領域のアレイを有する少なくとも１つのレベルを具える。その複数の領域の中の少なくとも幾つかの領域はそれぞれのテスト構造体を含む。そのレベルは、そのテスト構造体に入力信号を供給する複数のドライバ・ラインを有する。そのレベルは、そのテスト構造体から出力信号を受け取る複数の受信機ラインを有する。そのレベルは、電流方向を制御する複数のデバイスを有する。各テスト構造体は、その複数のドライバ・ラインの中の少なくとも１本のラインに、その間（両者間）にあるその複数のデバイスの中の第１のデバイスで接続される。各テスト構造体は、その複数の受信機ラインの中の少なくとも１本のラインに、その間（両者間）にあるその複数のデバイスの中の第２のデバイスで接続されて、その複数のドライバ・ラインおよび複数の受信機ラインを用いてテストを行うべくそのテスト構造体の各々を個々にアドレス可能であるよう構成されている。
【００２０】
或る幾つかの実施形態において、テスト・チップは、ｍ列ｎ行の領域のアレイを有する少なくとも１つのレベル（ｍおよびｎは整数）を具える。各領域は少なくとも１つのテスト構造体を含むことができる。そのｍ列ｎ行の領域の中の少なくとも幾つかの領域はそれぞれのテスト構造体を含む。そのレベルは、第１の方向を向いたｍ＋１本のドライバ・ラインを有し、そのｍ列はそのｍ＋１本のドライバ・ラインの中の連続的に並ぶライン間に配置されている。各テスト構造体は２つの入力を有し、その２つの入力はそれぞれのダイオード、トランジスタまたは被制御スイッチによってそのｍ＋１本のドライバ・ラインの中のそれぞれの２本のラインに接続される。そのｍ＋１本のドライバ・ラインは全体で入力信号を全てのそのテスト構造体に供給する。そのレベルは、第２の方向を向いた４ｎ本の受信機ラインを有する。そのｎ行の各々は、その第１の側部にその４ｎ本の受信機ラインの中の対応する第１の１対の受信機ラインとその第２の側部にその４ｎ本の受信機ラインの中の対応する第２の１対の受信機ラインとの間に配置される。各テスト構造体は第１と第２の出力を有し、その第１と第２の出力は、それぞれのダイオード、トランジスタまたは被制御スイッチによってそのテスト構造体の第１と第２の側部にあるその４ｎ本の受信機ラインの中の対応するそれぞれの受信機ラインに接続されて、その４ｎ本の受信機ラインが全体で全てのそのテスト構造体から出力信号を受け取り、それによってそのテスト構造体の各々がテストのために個々にアドレス可能であるよう構成されている。
【００２１】
或る幾つかの実施形態において、テスト・チップは、ｎ個の領域を有する少なくとも１つの層（ｎは整数）を具える。各領域は少なくとも１つのテスト構造体を含むことができる。そのｎ個の領域の中の少なくとも幾つかの領域はそれぞれのテスト構造体を含み、各テスト構造体はｍ本の平行なラインからなるネスト（ｍは整数）を含む。その少なくとも１つの層はｍ本のドライバ・ラインを有する。そのｍ本のドライバ・ラインは入力信号を各ネストのぞれぞれのそのｍ本の平行なラインに供給するよう接続される。その少なくとも１つの層は少なくとも２ｎ本の受信機ラインを有する。その少なくとも２ｎ本の受信機ラインは全体で全てのそのテスト構造体から出力信号を受け取る。そのテスト構造体は、そのネストの中のいずれかにおける短絡または開放回路欠陥の存在が識別できるように配置されて、そのｍ本のドライバ・ラインおよび少なくとも２ｎ本の受信機ラインに接続されている。
【発明を実施するための最良の形態】
【００２２】
ここで、２００３年１０月１５日付け米国仮特許出願第６０／５１１５３５号の全体を参照して組み込む。但し、本明細書においてそれが全て説明される。
【００２３】
この典型例の実施形態の説明は、説明全体の一部と考えられる図面との関連付けて読むことを意図している。この説明において、相対的用語、例えば“より下にある”（lower）、“より上にある”（upper）、“右”（right）、“左”（left）、“水平”（horizontal）、“垂直”（vertical）、“の上”（above）、“の下”（below）、“上”（up）、“下”（down）、“頂部”（top）、“底部”（bottom）およびそれらの派生語（例えば、“水平方向に”（horizontally）、“下向きに”（downwardly）、“上向きに”（upwardly）、等）は、説明しまたは説明している図面に示されているような方向について言及していると解釈すべきである。これらの相対的な用語は、説明の便宜上のものであって、装置が、特定の方向に組み立てられまたは特定の方向で動作することを必要とするものではない。
【００２４】
多層半導体製造プロセス（処理、方法、加工）を特徴付ける（characterize：特徴を判別する）ためには、欠陥を検出するための新規なテスト構造体を必ずしも導入しまたは発明する必要はないが、次の項目を実現するためにテスト・チップ内に現在のまたは新しいテスト構造体を配置するための効率的な方法を実現することが望ましい。
【００２５】
・テスト・チップ面積の最も効率的な使用のためにパッド共有（共用）の度合いが高いこと
・テスト・チップ当たりのテスト構造体の数を増大させること
・テスト構造体を測定する能力（機能）に対する、テスト構造体をアドレス（対処）するのに用いられる電子デバイスの無視し得る影響。その能力は、複雑な（complex）復号およびアナログ回路の代わりに複数の単一プリミティブ・デバイス（single primitive devices、単一の基本デバイス）を用いることによって実現されることが好ましい。
・新しい半導体製造プロセスの早期の開発段階においてもテスト・チップを用いることができるように、複数の単一プリミティブ・デバイスだけを用いたアドレス論理回路が好ましい。
・テスト用の拡張的パッド共有を用いて１組のテスト構造体の範囲内の各構造体に個々にアドレスしアクセスする能力
・テスト用の共有パッドに接続された全てのテスト構造体について、１つ以上のテスト構造体に生じ得る全ての開放回路および短絡回路を明確に区別し解決（disentangle：分析）する能力
・テスト・チップ面積（領域）を最も効率的に用いるために第３の次元で（第３の次元の方向に）テスト構造体の上にテスト構造体をスタックする（複数のテスト構造体を積み重ねる）能力
・テスト用の拡張的パッド共有を用いてテスト構造体のアナログおよびディジタル・テストを適用する能力
・テスト用の拡張的パッド共有を用いて個々のテスト構造体を高速で正確にテストする能力
・テスト用の拡張的パッド共有を用いて個々のテスト構造体内の開放および短絡回路を高速でテストし検出する能力
・テスト用の拡張的パッド共有を用いて個々のテスト構造体の抵抗および漏電（leakage）を正確に測定する能力
・意図的に分離絶縁された２本のラインの間の漏電が目標（ターゲット）仕様より上の多オーダ（桁数）の大きさ（many orders of magnitude）であるようなハード（または“死”（dead））短絡故障（fault）を検出する能力
・意図的に分離絶縁された２本のラインの間の漏電が目標（ターゲット）仕様より上の１オーダの大きさより小さい、ソフト開放故障、を検出する能力
・意図的に接続されたラインに沿った抵抗が目標（ターゲット）仕様より上の多オーダの大きさであるようなハード（または“死”（dead））開放故障、を検出する能力
・意図的に接続された１つのラインに沿った抵抗が目標（ターゲット）仕様より上の、例えば１オーダの大きさより小さい、ソフト開放故障、を検出する能力
【００２６】
本発明の幾つかの実施形態において、テスト・チップは、複数の領域からなるアレイ（array）を有する少なくとも１つのレベルを具えている。各領域は少なくとも１つのテスト構造体を含むことができる。その複数の領域の中の少なくとも幾つかの領域はそれぞれのテスト構造体を含んでいる。そのレベルは、入力信号をそれらテスト構造体に供給する複数のドライバ・ライン（driver line：駆動器ライン、駆動ライン）を有する。そのレベルは、各テスト構造体から出力信号を受け取る（受信する）複数の受信機ライン（receiver：レシーバ・ライン、受信器ライン、受信ライン）を有する。そのレベルは、電流方向（current flow direction）を制御する複数のデバイス（装置）を有する。各テスト構造体はその複数のドライバ・ラインの中の少なくとも１つに、その（両者の）間にあるその複数のデバイスの中の第１のデバイスで接続されている。各テスト構造体はその複数の受信機ラインの中の少なくとも１つに、その（両者の）間にあるその複数のデバイスの中の第２のデバイスで接続されて、そのドライバ・ラインおよび受信機ラインを用いたテストのためにそれらテスト構造体の各々を個々にアドレス可能であるよう構成されている。
【００２７】
実施形態において、検出されたハードおよびソフトの開放回路並びにハードおよびソフトの短絡回路を、各欠陥（defect(s)）を含む各テスト構造体（test structure(s)）および各層（layer(s)）に明確に割り当てる（assign）能力を有する高速高精度の抵抗及び漏電測定用の個々の各テスト構造体をアドレス（対処）することを可能にする方法（形態）で、半導体製造プロセスの無数の層内に個々のテスト構造体を配置することを可能にするダブル（二重）ダイオード（またはトランジスタまたは被制御スイッチ）アレイの特徴を、説明する。
【００２８】
ＷＯ ０２／０７３６６１号として公開された２００２年３月１２日付け国際出願ＰＣＴ／ＵＳ０２／０７４０９（２００３年９月１２日付け米国国内段階出願第１０／４７１７７５号）を、パッドの数を減少させるためのネスト（ＮＥＳＴ）構成（configuration）に関するその教示内容について参照し、ここでこの文献全体を参照により組み込む。
【特許文献４】ＷＯ ０２／０７３６６１
【００２９】
そのテスト・チップは、櫛形（combs）、スネーク及び櫛形（snake and combs）、またはヴィア及びコンタクト・チェーン（via and contact chains）のような一般的に使用される単純なテスト構造体を含んでいてもよい。通常、これらのテスト構造体は、図１Ａ〜１Ｄに示されているように、最大で４個のテスト用端子を有する。従って、例えば、図１Ａは、ダブル・ヴィア／コンタクト・チェーン１００を示している。ダブル・ヴィア／コンタクト・チェーン１００について、２つのチェーン１００ａおよび１００ｂの間の短絡回路を端子ｄ１から端子ｒ２に沿って測定でき、１つのチェーン１００ａ上の開放回路を端子ｄ１から端子ｒ１に沿って測定できる。
【００３０】
図１Ｂは、スネーク及び櫛形の構造体１０２を示している。スネーク及び櫛形の構造体１０２について、端子ｄ１から端子ｒ２または端子ｄ２から端子ｒ１に沿って短絡回路を測定でき、経路１００ａ（１０２ａ）中の開放回路を端子ｄ１から端子ｒ１に沿って測定できる。
【００３１】
図１Ｃは、単一のヴィア／コンタクト・チェーン１０４を示している。単一のヴィア／コンタクト・チェーン１０４について、端子ｄ１から端子ｒ１に沿って開放回路を測定できる。
【００３２】
図１Ｄは、近傍の構造を有する単一のヴィア／コンタクト・チェーン１０６を示している。近傍の構造を有する単一のヴィア／コンタクト・チェーン１０６について、端子ｄ１から端子ｒ２に沿ってまたは端子ｄ２から端子ｒ１に沿って、間の短絡回路が測定でき、経路１０６ａにおける開放回路が端子ｄ１から端子ｒ１に沿って測定できる。図１Ａ〜１Ｄに示されているそれらテスト構造体の中のいずれのものも、テスト・チップの、ラインのフロント・エンド（ＦＥＯＬ）（ラインの前工程）またはラインのバック・エンド（ＢＥＯＬ）（ラインの最終工程）のレベルで使用されてもよい。
【００３３】
ここで開示する実施形態において、テスト構造体毎の個々のテストを行いつつパッド（バッド数）を節減（セーブ）することを可能にするテスト構造体が含まれる。そのために、幾つかの実施形態では、これらのテスト構造体は、図２に示されているように行列のアレイの形で配置される。図２のテスト・チップ２００は、ｍ列ｎ行の複数の領域２０１のアレイを有する少なくとも１つのレベルを具えている。ここで、ｍおよびｎは整数であり、この場合、それぞれ４列２行である。各領域２０１は、少なくとも１つのテスト構造体２０２を含むことができる。複数の領域２０１の中の少なくとも幾つかの領域は、それぞれのテスト構造体２０２を含んでいる。そのレベルは、第１の方向を向いたｍ＋１本のドライバ・ラインＤ１〜Ｄ５を有し、ｍ個の列はｍ＋１本のドライバ・ラインの中の連続的に並ぶ（successive：連続する、一連の、隣接する）ドライバ・ラインの間に配置されている。各テスト構造体２０２は４つ以下のピンを有することが好ましく（但し４より多い場合も想定される）、そのピンに含まれる２つの入力は、対応するそれぞれのダイオード（またはトランジスタまたは被制御スイッチ）２０３によってそれらドライバ・ライン中の対応するそれぞれの２つのドライバ・ラインに接続される。ｍ＋１本のドライバ・ラインはその全体で（collectively）全てのテスト構造体２０２にそれぞれの入力信号を供給する。そのレベルは、第２の方向を向いた４ｎ本の受信機ラインＲ１〜Ｒ８を有する。そのｎ行の各々は、その第１の側部にある４ｎ本の受信機ラインの中の対応する第１の１対のラインと、その第２の側部にある４ｎ本の受信機ラインの中の対応する第２の１対のラインとの間に配置されている。各テスト構造体２０２は、それぞれのダイオード２０３、トランジスタまたは被制御スイッチによってそのテスト構造体の第１と第２の側部にあるそれら受信機ライン中の対応するそれぞれのラインに接続される第１と第２の出力を有し、４ｎ本の受信機ラインが全体で全てのテスト構造体から出力信号を受け取り、それによってテスト構造体の各々はテストを行うために個々にアドレスすることができる。
【００３４】
この例では、８つのテスト構造体２０２を、５本の垂直ドライバ・ライン（Ｄ１〜Ｄ５）および８本の受信機ライン（Ｒ１〜Ｒ８）内に配置できる。８＊４＝３２個の個々のパッドの代わりに、合計５＋８個のパッドがテストに必要となるであろう。一般的に、例えば櫛形、スネーク形及び櫛形、またはヴィア及びコンタクト・チェーン等のようなテスト構造体のアレイまたはｎ行ｍ列のテスト構造体に対して、４ｎ本の受信機ラインおよびｍ＋１本のドライバ・ラインが用いられる。
【００３５】
図３は、図２の例におけるドライバ・ラインＤ１〜Ｄ５と受信機ラインＲ１〜Ｒ８の間のマッピング（写像）関係を示している。この例は、ドライバと受信機の間で多数対多数の関係を持たせることによってパッドの経済性がどのようにして達成されるかを示している。
【００３６】
第３の次元に拡張させる（grow：増大させる）ために、この原理は層数またはレベル数とともに拡張される。複数のアレイが、次のルール（規則）に従って各アレイの上に各アレイを重ねたスタック状になる。
【００３７】
・スタックされた１つのレベル当たり個々１組（set）のドライバ・ラインを使用する。
・１つより多い（２つ以上の）レベルが実装される場合には、受信機ラインの数は２倍である。
・全ての偶数のレベルが１つの部分集合（subset）の受信機ノードを共有する。
・全ての奇数のレベルが１つの部分集合（subset）の受信機ノードを共有する。
【００３８】
従って、ｎ行、ｍ列およびｐレベルのアレイについて、各テスト構造体を個々にアドレスするには、８ｎ本の受信機ラインが必要であり、ｐ（ｍ＋１）本のドライバ・ラインが必要である。それより多い数のラインを用いてもよいが、必ずしも必要ではない。この着想を用いることによって、１つのレベル内の開放および短絡を区別することができるだけでなく、隣接レベルに配置されたテスト構造体間の開放および短絡も区別することができる。
【００３９】
例えば、図４Ａは、ｐ＝４レベル、ｎ＝１４行およびｍ＝２７列を有するアレイ４００を示している。行と列の交点（交差部）によって画定される各領域４０１が１つのサブチップを構成する。マルチレベル（多レベル）のチップでは、サブチップ４０１も複数のレベルを有する。ｐ＝４レベル、ｎ＝１４行、ｍ＝２７列の例では、３７８個のサブチップが利用可能であり、各サブチップは４つのテスト構造体を保持できる。従って、合計１５１２個のテスト構造体を、そのアレイの内部に配置でき、それらテスト構造体に（各構造体がそれぞれの別々のドライバ・ラインおよび受信機ラインを有する場合に必要となるであろう）６０４８個のパッドを必要とする代わりに、この実施形態を用いるとほんの２２４個のパッドしか必要としない。図４Ｂは、各行に沿ったダイオードの典型例の配置を示し、４つ以下の端子を有するテスト構造体がドライバ・ラインおよび受信機ラインのアレイにどのように接続（hook up）されるかを示している。これは、図５により詳しく示されている。
【００４０】
図５は、スタック構造または積層構造の例（例えば、ジグザグ・チェーン）を示し、その構造の４端子の中の２端子が個々のダイオードにどのように接続されるかを示している。中実の（bold）四角形は各レベル間の接続部を示している。項目５０１はジグザグ・ラインから受信機ダイオードまでの接続部を示している。（テスト・ビヒクル（vehicle）用のジグザグ・ラインは、２００２年７月２４日付けの米国特許出願第１０／２０２２７８号に記載されている（米国特許出願公開第２００３００２０５０３号Ａ１公報。ここでこの文献全体を参照して組み込む））。項目５０２は、受信機ダイオードから受信機ラインへの接続部を表している。項目５０３は、偶数および奇数レベルにおけるスタックされた（重なった）２本の受信機ラインを表している。項目５０４は、ジグザグ・ラインからドライバ・ダイオードへの接続部を表している。項目５０５は、ドライバ・ダイオードから受信機ラインへの接続部を表している。項目５０６は、スタックされたドライバ・ライン（１レベル当たり１ライン）を表している。
【００４１】
図６は、どのようにテスト構造体の各端子が２つのダイオードに接続され、次いでドライバ・ラインおよび受信機ラインに接続されるのかをより詳しく示している。所与のサブチップ４０１について、全ての奇数番目のレベルに対して受信機を共有でき、全ての偶数番目のレベルに対して受信機を共有できる。項目６０１は、奇数レベル用の受信機ラインを表している。項目６０３は、偶数レベル用の受信機ラインを表している。項目６０２は、レベル１用のドライバ・ラインを表している。項目６０４はレベル２用のドライバ・ラインを表している。
【００４２】
電流方向を制御する２つのデバイス（例えば、ダイオード、トランジスタまたはスイッチ型キャパシタ）を用い、テスト下のデバイス（device under test：テスト状態にあるデバイス）の各端部にその１つのデバイスを用いるという考え方をも用いて、複数のネスト・テスト構造体の実装を可能にし、欠陥特徴づけ（defectivity characterization）のために各テスト構造体の上にテスト構造体を互いに積み重ねることを可能にする。ここで、この設計をマトリックス・ネスト（MATRIX NEST）と称する。ネスト構造体は、複数の平行なラインを含み、ここで欠陥は、共に開放ラインまたは短絡ラインのいずれかであり得る。開放または短絡された隣接ラインの数に基づいて、欠陥サイズが決定される。
【００４３】
図７において、例えば、各々が６本のラインを有する２つのテスト構造体７０２ａおよび７０２ｂが示されている。各テスト構造体７０２ａ、７０２ｂは、それぞれの領域４０１に対応する。マトリックス・ネスト７００はベクトル（vector：軌道）（即ち、１列のネスト、または１行のネスト）である。次いで、上述のアレイにおいて複数の列を形成したドライバ・ラインＤ１〜Ｄ６は、ネスト７０２ａ、７０２ｂの平行なラインを駆動している。ネストの他の端部では、１ブロックを構成する３本の受信機ライン（ネスト７０２ａ用のＲ１．１、Ｒ１．２、Ｒ１．３；ネスト７０２ｂ用のＲ２．１、Ｒ２．２、Ｒ２．３）は、上述のアレイの行と同様に実装される。換言すれば、全てのネスト７０２は、同じドライバ・ラインＤ１〜Ｄ６を共有するが、各ネスト７０２ａ、７０２ｂは、それぞれの１組の３本の受信機ラインを確保する。従って、前述のアレイと同様の形態で、開放回路および短絡回路を区別することが可能である。幾つかの実施形態では、１ネスト当たり２本だけの受信機ラインが使用されるが、３本より多いラインの開放および短絡を生じさせる欠陥の分析は解決すべき複雑さがより低い。特に、１つより多い（２つ以上の）欠陥が単一のネスト構造体をヒットする（ネスト構造体に生じる）場合は、これは真である（そういえる、複雑さがより低い）。一般的に、好ましい実施形態では、ドライバ・ラインの数は、１ネスト当たりの平行ラインの数と同じである。受信機ラインの数は、１つの層内に実装されるネストの数の３倍であることが好ましい。勿論、余分なドライバ・ラインおよび／または受信機ラインを含ませてもよいが、必要ではない。
【００４４】
図８Ａおよび８Ｂは、複数の単一層ネストの別の例、この場合３ライン・ネストを示しており、それらのネストを用いて、マトリックス・ネストの概念がどのように第３の次元に拡張できる（成長できる）か、をより良く示している。図８Ａは垂直方向に実装されたネスト８５２ａ、８５２ｂを有するマトリックス・ネスト８００を示しており、ここで、ドライバ・ラインＤ１．１〜Ｄ１．３は頂部に配置されており、受信機ライン（ネスト８０２ａ用のＲ１．１〜Ｒ１．３；ネスト８０２ｂ用のＲ２．１〜Ｒ２．３）が底部に配置されている。図８Ｂは、水平方向に実装されたネスト８５２ａ、８５２ｂを有するマトリックス・ネスト８５０を示しており、ここで、ドライバ・ラインＤ２．１〜Ｄ２．３は左側に配置されており、受信機ライン（ネスト８５２ａ用のＲ１．１〜Ｒ１．３；ネスト８５２ｂ用のＲ２．１〜Ｒ２．３）は右側に配置されている。スタッキングは次のルールに従って行うことも可能である。
【００４５】
・全ての各偶数層に、垂直方向に配置されたネストを実装する。
・全ての各奇数層に、水平方向に配置されたネストを実装する。
・層毎に別々の１組のドライバ・ラインを使用する。
・全ての層における水平方向に配置された全てのネスト内の受信機ラインを共有する。
・全ての層における垂直方向に配置された全てのネスト内の受信機ラインを共有する。
【００４６】
また、垂直方向に配置されたネスト８０２ａ、８０２ｂを全ての各奇数層に実装し、全ての水平方向に配置されたネスト８５２ａ、８５２ｂを全ての各偶数層に実装することも可能である。図９の例は、２つの層における垂直方向および水平方向に積み重ねたネスト（図８Ａのネスト８０２ａ、８０２ｂ、および図８Ｂのネスト８５２ａ、８５２ｂを含む）を有する多レベルの領域９００を示している。
【００４７】
図１０は、水平方向のネストの層と垂直方向のネストの層とが交互（交番）する形態で８つの層上にネストが実装された場合の例を示している。太い垂直方向または水平方向の各ストライプは単一のネストに対応する。各ネストの個々のヘビ状のライン（serpentine lines）は互いに非常に接近しているので、図１０のサイズの図面ではそれらのラインを区別することができない。各ネストは１２ラインを有し、１層当たり１６個のネスト（またはブロック）が実装されたものである。従って、合計１２８個のネストが実装された。３００個より多いパッドを用いる（通常の構成のもの）代わりに、この実施形態を用いるとほんの１９２個のパッドしか必要としない。
【００４８】
図１６〜１７は、ダイオード、トランジスタまたは被制御スイッチの可能な構成を示しており、ネスト・ラインがどのようにして最も効率的にそれらに対してルート形成（ルーティング）できるかを示している。図１６は、複数の層について、複数のネスト・ラインをその複数のデバイスを通して複数のドライバ・ラインへルート形成するネスト・ラインのルーティングを示している。ドライバ・バスから層ｑおよび層ｑ＋２のそれぞれのダイオード行への接続は、共に、層ｑ＋１を通してルート形成される。図１７は、スタックされたネスト・ラインからなる１つ以上の層について、ネスト・ラインをデバイスを通して受信機ラインへルート形成するルーティングを示している。層ｑおよび層ｑ＋２について、受信機バスからそれぞれのダイオード行への接続は、共に、層ｑ＋１を通してルート形成される。好ましくは、１つのネスト中の３本毎のライン（１および４、２および５、．．．）が１本の受信機ラインを共有するが、１つのネスト中の２本毎のラインが１本の受信機ラインを共有するような構成で複数のネストを実装することも可能である。図１７の例では、所与のネスト内の３本毎のラインが共有されるが、受信機ラインは異なるネスト間で共有されることはないことに留意されたい。図１６および１７は偶数番目の層だけを示しているが、同様のルーティング法を用いて、奇数番目の層のダイオード行を奇数番目の層のドライバ・バスおよび受信機バスに接続することができる。
【００４９】
単一のテスト・チップは、テスト構造体のアレイを含むレベルと、マトリックス・ネストを含む層との組み合わせ、を含んでいてもよい。低抵抗率のレベル／層（例えば、ＢＥＯＬ層）について、ネスト、櫛型、スネーク型、コンタクト及びヴィア・チェーン、等を用いることも可能である。抵抗率がはるかに大きい（例えば、ＦＥＯＬ層）場合には、例えばネストおよび長いスネーク状、等のような幾つかの構造を用いることができないことがある。ＦＥＯＬ層は実験の領域および／または層の多くの設計を含むことができる。ＤＯＥは、例えば、ライン間隔（スペース）、ライン幅、ドーピング（添加）、等を変化させてもよい。多レベル／多層のテスト・チップについて、任意の所与の１サブチップ内の複数のテスト構造体は、整合（一致、マッチ）しなくてよい。各層は、他の各層からの（他の各層中の）テスト構造体の異なる組合せを含むことができる。全ての各領域が１つのテスト構造体によって占有される場合の例を図に示したが、幾つかの実施形態では、テスト構造体を持たない１つ以上の領域を含んでいる。
【００５０】
テスト方法：
図１１Ａおよび１１Ｂは、シリコン・オン・インシュレータ（絶縁体上のシリコン）（ＳＯＩ）プロセス内のダイオードの実装を示している。図１１Ａは概略図であり、図１１ＢはＳＯＩダイオード構成の代表的な断面図である。この場合、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）プロセスの場合と同様に、任意の所望の数のダイオードを組み立てて、ダブル・ダイオード・アレイまたはマトリックス・ネストを組み立てることは、容易に可能である。各テストは、電圧を１本のドライバ・ラインに印加し、一方、他の全てのドライバ・ラインを接地点（ＧＮＤ）に設定することによって、実行される。次いで、電流を、全ての受信機（受信検出器）で並列にまたは順次に測定することができる。次いで、この技術を全てのドライバについて繰り返す（図１２を参照）。図１２のテスト設定を用いると、テストは、接地点（ＧＮＤ）へ流れる電流が全ての受信機で測定されるような内部ループを用い、全てのドライバに対する多数の“０”の海において“歩進１”が印加（適用）される（全０レベルの状態において歩進的に１レベルを印加する）ような外部ループを用いて、実行すればよい。全ての受信機が並列に測定されるか順次に測定されるかどうかは、テスト下のデバイス（devices under test）（ＤＵＴ）として用いられる抵抗のばらつき（variation：変動）に応じて決まる。それらが類似（同程度の）範囲内にある場合には、並列テストは受け入れ（許容）可能である。その理由は、ダイオードからパッドまでのルーティング（経路）抵抗は大きくは影響（寄与）しないからである。ＤＵＴの抵抗値が大きく異なる（最小の抵抗値と最大の抵抗値の間の差の約３倍より大きい）場合は、並列のテストによって、ルーティング・ラインにわたってかなり大きい電圧降下が生じる。従って、順次のテストは、より正確であり、確かに好ましい操作（operation：動作）方法である。順次のテストはより長い時間を要するが、それは実際には全く大きな影響を与えるものではない。１回の測定当たり約１〜２ミリ秒を要するとすると、１９２個のパッドを有するマトリックス・ネストは１０秒未満以内でテストでき、ＤＵＴの膨大な数を考慮しても、通常のパッキング（包装）法と比較すると、５〜１０のファクタ（係数）（１／５〜１／１０）だけテスト時間が短くなる。従って、テスト構造体のための大きいパッド節減およびより広いチップ面積を達成することに加えて、ダブル・ダイオード・アレイおよびマトリックス・ネストをはるかに短い時間でテストすることも可能である。
【００５１】
図１２は、全ての受信機において接地点へ流れる電流を測定する内部ループ・ステップと、全てのドライバについて多数の“０”の海に対して“歩進１”が印加（適用）される外部ループ・ステップを示しているが、この順序（配列）は重要ではなく、他の実施形態では、外部ループが、全ての受信機において接地点へ流れる電流を測定することを含み、内部ループ・ステップが、全てのドライバについて多数の“０”の海に対して“歩進１”を印加（適用）する。
【００５２】
しかし、図１３から分かるように、標準的なバルクＣＭＯＳプロセスは、ダイオードの使用を提示しない。ここで、各ダイオードのｎ個のウェル（井戸）１３０２は共通ｐ型基板１３００を通して接続されている。従って、ダイオードはバイポーラ・トランジスタ１３０４になり、そのトランジスタはｐ型基板１３００を通して全てのコレクタを共有する。ＤＵＴは、受信機ラインに接続されたエミッタ１３０６と、ドライバ・ラインに接続されたトランジスタ１３０４のベース１３０８との間に埋め込まれている。従って、ＤＵＴの抵抗は、テストを行うために等しく良好な双方のトランジスタ１３０６を通る電流を制御する。
【００５３】
図１４は、図１３の構成用の測定設定を示している。この場合、順次のテストだけが可能である。その理由は、全てのトランジスタがコレクタを共有するからである。基板から接地点への電流が測定される。次いで、ＤＵＴを選択する２つのループが、ドライバ・ラインおよび受信機ラインについて適用される。内部ループは、全ての受信機について多数の“１”の海において“歩進０”を印加（適用）する。外部ループは、全てのドライバについて多数の“０”の海において“歩進１”を印加（適用）する。ＧＮＤ（接地点）へ流れる電流は、全てのテスト・ベクトルについて１つのｐ型基板ピンにおいて測定される。
【００５４】
デフォルトによって、全てのドライバが接地レベルに設定され、全ての受信機が、２つのベース・エミッタ・ダイオードを開放するのに充分高い正の電圧に設定される。従って、全てのＤＵＴはターンオフされる。次いで、外部ループは一回につき（一度で）１つのドライバ・ラインを選択し、それを高い電圧に設定し、一方、他の全てのものは接地レベルに留まる。この設定において、１本の受信機ラインが、接地レベルに設定されることによって、ターンオンされる。基板への電流が測定された後、次の受信機ラインが選択され、．．．以下同様に行われる。いったん全ての受信機ラインが選択されてしまうと、次のドライバ・ラインが選択され、再び全ての受信機が個々に選択され、それが全てのドライバおよび受信機の対が測定されるまで同様に行われる。
【００５５】
図１４は、全ての受信機について多数の“１”の海において“歩進０”を印加（適用）する内部ループと、全てのドライバについて多数の“０”の海において“歩進１”を印加（適用）する外部ループとを示し、この順序（配列）は重要ではなく、内部ループおよび外部ループは逆にすることができる。従って、幾つかの実施形態では、外部ループは全ての受信機に対する多数の“１”の海において“歩進０”を印加（適用）し、内部ループは全てのドライバに対する多数の“０”の海において“歩進１”を印加（適用）し、内部ループおよび外部ループは逆にすることができる。
【００５６】
テスト構造体アレイ（図１〜６）またはマトリックス・ネスト（図７〜１０）のいずれかにおける電流の方向を制御するのにダイオードを用いることができる。代替構成として、テスト構造体アレイ（図１〜６）またはマトリックス・ネスト（図７〜１０）のいずれかにおける電流の方向を制御するのにトランジスタを用いることができる。代替構成として、テスト構造体アレイ（図１〜６）またはマトリックス・ネスト（図７〜１０）のいずれかにおける特定のＤＵＴを選択するのに被制御スイッチを用いることができる。
【００５７】
ダイオードまたはトランジスタのいずれを用いるかに関係なく、開放および短絡を容易に検出することができる。また、相対的なマージン（marginality：限界）抵抗変化（変動）を定量化することも可能である。一般的に、全ての電圧が反転された場合には、ｎおよびｐ型のウェル（井戸）および基板の複合的（composite：混成）設定をも用いることができる。テスト・ベクトルの高速適用を、ディジタル・テスタまたは混合信号テスタを用いて実現することができ、それによって１ミリ秒未満の非常に高速な電流読み取りが確実に行える。
【００５８】
まとめ
図１５Ａおよび１５Ｂは、アレイおよびマトリックス・ネストのスタッキング機能をまとめたものである。図１５Ａは、例えば図１０のチップのようなテスト・チップにおける複数のマトリックス・ネスト層のスタッキングを示す端部（端面）の図である。図１５Ｂは、例えば図４Ａのチップのようなテスト・チップにおける複数のアレイ・レベルのスタッキングを示す端部（端面）の図である。重要なこととして、ダブル・ダイオード・アレイ内のレベルの数、およびマトリックス・ネスト内に実装されている層の数には制限がないことに留意すべきである。また、ラインの第２のバック・エンド（第２のＢＥＯＬ）層で開始するその後の全ての各層で開始する（各層を）製造する期間中において早期にウェハを引き出す（取り出す）ことが可能である。それらの層の全てのテスト構造体およびネストはその時点で完全にテスト可能であり、それによって、製造時間が減少し、高速プロセス改善を達成するための学習サイクルの数が増大する。通常、同じチップ面積内に１０倍以上のＤＵＴが実装可能である。それと同時に、テスト時間は約５〜１０倍も（１／５〜１／１０に）減少させることができる。
【００５９】
当業者であれば、行および列の向きが、（１）水平の行および垂直の列、または（２）垂直の列および水平の行、のいずれであってもよいことを理解するであろう。従って、図面がｍ個の要素（素子）からなるｎ個の水平行を有するアレイを示している場合には、同等の（均等な）構造体をｎ個の要素からなるｍ個の垂直行で作製することができる。
【００６０】
本発明を典型例の実施形態について説明したが、本発明はそれに限定されるものではない。むしろ、請求の範囲は、本発明の範囲および均等の範囲から逸脱することなくこの分野の専門家によって行われ得る本発明のその他の変形および実施形態を含むように広く解釈すべきである。
【図面の簡単な説明】
【００６１】
【図１】図１は、典型例のテスト・チップに含まれ得る異なる４つのタイプの構造体を示している。
【図２】図２は、電流方向制御デバイスがダイオードである各テスト構造体を個々にアドレスするドライバ・ラインおよび受信機ラインを有するテスト構造体のアレイを示している。
【図３】図３は、図２のアレイ用のドライバ・ラインと受信機ラインの間のマッピング関係を示す図である。
【図４】図４Ａは、テスト構造体のアレイを有する１つのテスト・チップの図である。図４Ｂは、複数のダイオードが配置されたレイアウトを含む、図４Ａのチップ内の１つのサブチップの拡大図である。
【図５】図５は、図４Ｂに示したサブチップ内の複数のダイオードへの接続部を示す図である。
【図６】図６は、複数のレベルのスタックされたテスト構造体用の接続部を示している。
【図７】図７は、平行ラインからなる複数のネスト用の、ドライバ・ラインおよび受信機ラインを示す図である。
【図８】図８Ａおよび８Ｂは、少なくとも１つの層が垂直方向を向き（図８Ａ）少なくとも１つの層が水平方向を向いた（図８Ｂ）１つのサブチップの２つの層のレイアウトの図である。
【図９】図９は、垂直および水平の層がどのようにスタック状に積み重ねられるかを示す図である。
【図１０】図１０は、複数のネストからなるスタックされた層を有する１つのテスト・チップの図である。
【図１１】図１１Ａおよび１１Ｂは、図１〜１０に示したアレイまたはマトリックス・ネストに用いるのに適した１対のダイオードの図である。
【図１２】図１２は、図１２のダイオードを用いて行う、図１〜１０に示したアレイまたはマトリックス・ネストに関するテスト方法の図である。
【図１３】図１３は、図１〜１０に示したアレイまたはマトリックス・ネストに用いるのに適した１対のトランジスタの図である。
【図１４】図１４は、図１３のトランジスタを用いて行う、図１〜１０に示したアレイまたはマトリックス・ネストに関するテスト方法の図である。
【図１５】図１５Ａは、例えば図１０のチップのような１つのテスト・チップにおける複数のマトリックス・ネスト層のスタッキングを示す端縁部の図である。図１５Ｂは、例えば図４Ａのチップのような１つのテスト・チップにおける複数のアレイ・レベルのスタッキングを示す端縁部の図である。
【図１６】図１６は、マトリックス・ネストのスタックされた層用の、複数のネスト・ラインからデバイスを通ってドライバ・ラインまでルーティングする、ネスト・ラインの典型例のルーティングを示す図である。
【図１７】図１７は、マトリックス・ネストのスタックされたネスト・ラインからなる１つ以上の層用の、複数のネスト・ラインからデバイスを通ってドライバ・ラインまでルーティングする、ネスト・ラインの典型例のルーティングを示す図である。
【図１】
2007531983.tif 000003
【図２】
2007531983.tif 000004
【図３】
2007531983.tif 000005
【図４】
2007531983.tif 000006
【図５】
2007531983.tif 000007
【図６】
2007531983.tif 000008
【図７】
2007531983.tif 000009
【図８】
2007531983.tif 000010
【図９】
2007531983.tif 000011
【図１０】
2007531983.tif 000012
【図１１】
2007531983.tif 000013
【図１２】
2007531983.tif 000014
【図１３】
2007531983.tif 000015
【図１４】
2007531983.tif 000016
【図１５】
2007531983.tif 000017
【図１６】
2007531983.tif 000018
【図１７】
2007531983.tif 000019