(57)【要約】  電圧制御回路(100)において、電圧制御発振器(110)(VCO)の周波数を制御する可変コンデンサを駆動するために、回路要素の配列(500)が用いられる。配列(500)は、複数のセル(600)、少なくとも１つの出力、複数の粗設定入力(383-388)及び複数の精細設定入力(380-382)を有する。両方の種類の入力は、前記セルの選択可能な組合せを有効にするようにされる。ＶＣＯ(110)は、複数の周波数帯域にわたる範囲の複数のビットアドレス処理可能な参照周波数で動作する。アドレス制御回路(130)は、前記粗設定入力(383-388)を制御することによって、前記複数の周波数帯域のうちの１つを確定するとともに、また前記精細設定入力を制御することによって、前記周波数帯域のうちの１つを確定する。１つの実施例において、前記アドレス制御回路は、ＶＣＯ回路(100)のための周波数帯域を設定するのに用いられ、アナログ信号は、前記帯域内の所望な周波数に同調するのに用いられる。
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【特許請求の範囲】
【請求項１】
複数のセル、少なくとも１つの出力、複数の粗設定入力及び複数の精細設定入力を有する配列であって、前記粗設定及び精細設定入力が、前記セルの選択可能な組合せを有効にする配列と、複数の周波数帯域にわたる範囲の複数のビットアドレス処理可能な参照周波数のうちの選択された１つで動作する電圧制御目標回路と、前記配列の前記複数の粗設定入力を制御することによって、前記複数の周波数帯域のうちの１つを確定するとともに、前記配列の前記複数の精細設定入力を制御することによって、前記複数の周波数帯域のうちの前記確定された１つにおける参照周波数を確定するアドレス制御回路と、を備える電圧制御回路。
【請求項２】
前記配列における前記セルの大部分が、類似して値付けされたインピーダンス供給回路をそれぞれ含む、請求項１に記載の電圧制御回路。
【請求項３】
前記同様に値付けされたインピーダンス供給回路のそれぞれが、前記少なくとも１つの出力においてキャパシタンス値を提供する、請求項２に記載の電圧制御回路。
【請求項４】
前記アドレス制御回路をプログラムし、前記粗設定及び精細設定入力を設定し、前記セルの組合せを有効にするデジタルデータ回路を更に含む、請求項１に記載の電圧制御回路。
【請求項５】
前記セルの前記有効にされた組合せが、前記電圧制御目標回路を制御する重み付け出力値を提供し、前記重み付け出力値が、該共通重み付け値の倍数と組み合わせられ前記少なくとも１つの少なく重み付けされる値に対応する、請求項４に記載の電圧制御回路。
【請求項６】
前記参照周波数に調整の範囲を与える前記電圧制御目標回路に結合されるアナログ制御回路を更に含み、前記調整の範囲が、前記少なく重み付けされた値の最小値よりも小さい重み付け値に対応する、請求項１に記載の電圧制御回路。
【請求項７】
前記配列が、共通重み付け値をそれぞれ有する複数の均等重み付けセルを含み、前記共通重み付け値よりも小さい少なくとも１つの少なく重み付けされた値を有する少なくとも１つの精細設定セルを含む、請求項１に記載の電圧制御回路。
【請求項８】
前記配列が、少なくとも１つの少ない重み付け値を有する少なくとも１つの精細設定セルを含むとともに、共通重み付け値をそれぞれ有する複数の均等重み付けセルを含み、前記共通重み付け値が、前記少なくとも１つの少なく重み付けされた値の倍数である、請求項１に記載の電圧制御回路。
【請求項９】
前記複数のセルが、前記複数の粗設定入力によって選択される複数の共通重み付けされたセルを含み、前記共通重み付けされたセルのそれぞれが、共通重み付けされた値を有し、前記セルの別のセルが、前記少ない重み付け値を有する少なくとも１つの選択可能な回路を有し、前記共通重み付けされた値が、前記少ない重み付け値の最小値より大きくない偏差を有する、請求項１に記載の電圧制御回路。
【請求項１０】
前記配列が、少ない重み付け値を有する選択可能な回路を有する精細設定セルを含むとともに、共通重み付け値をそれぞれ有する複数の均等重み付けセルを含み、前記共通重み付け値が、前記選択可能な少ない重み付け値のうちの少なくとも１つの倍数である、請求項１に記載の電圧制御回路。
【請求項１１】
前記粗設定入力が、前記複数の均等重み付けセルのうちの選択されたセルを有効にし、前記精細設定入力が、少ない重み付け値を有する前記複数の選択可能な回路のうちの選択された回路を有効にし、前記複数の周波数帯域のうちの前記確定された１つにおいて前記参照周波数を確定するのに有用である値の組合せを有効にする、請求項１０に記載の電圧制御回路。
【請求項１２】
前記少ない重み付け値が２の倍数である、請求項１１に記載の電圧制御回路。
【請求項１３】
前記少ない重み付け値及び前記共通重み付け値のそれぞれが、２の倍数である、請求項１１に記載の電圧制御回路。
【請求項１４】
前記共通重み付け値が、前記少ない重み付け値の最大値の２倍大きい、請求項１１に記載の電圧制御回路。
【請求項１５】
前記共通重み付け値が、前記少ない重み付け値の最小値より大きくない偏差を有する、請求項１１に記載の電圧制御回路。
【請求項１６】
複数の周波数帯域にわたる範囲の複数のビットアドレス処理可能な参照周波数のうちの選択される１つで動作するＶＣＯと、複数の均等重み付けセルを有し、選択可能な少なく重み付けされた回路を備える少なくとも１つのセルを有し、少なくとも１つの出力を有し、前記複数の均等重み付けセルのうちの選択されたセルを有効にする複数の粗設定入力を有し、及び前記少なく重み付けされた回路のうちのいくつかを有効にする複数の精細設定入力を有する配列であって、前記粗設定入力及び前記精細設定入力が、前記有効にされた均等重み付けセル及び前記有効にされた少なく重み付けされた回路の選択された組合せに応答的である配列出力を提供する配列と、データプログラミング回路及び前記データプログラミング回路に応答的であるアドレス制御回路であって、前記配列の前記複数の粗設定入力を制御することによって、前記複数の周波数帯域のうちの１つを確定するとともに、前記配列の前記複数の精細設定入力を制御することによって、前記複数の周波数帯域のうちの前記確定された１つにおいて参照周波数を確定するデータプログラミング回路及びアドレス制御回路と、を備えるＶＣＯ回路。
【請求項１７】
前記参照周波数に特別精細調整範囲を与える前記ＶＣＯ回路に結合されるアナログ制御回路を更に含む、請求項１６に記載のＶＣＯ回路。
【請求項１８】
複数のセル、少なくとも１つの出力、複数の粗設定入力及び複数の精細設定入力を有する配列であって、前記粗設定及び精細設定入力が、前記セルの選択可能な組合せを有効にする配列と、複数の周波数帯域にわたる範囲の複数のビットアドレス処理可能な参照周波数のうちの選択された１つで動作する周波数発振手段と、前記配列の前記複数の粗設定入力を制御することによって、前記複数の周波数帯域のうちの１つを確定するとともに、前記配列の前記複数の精細設定入力を制御することによって、前記複数の周波数帯域のうちの確定された１つにおいて参照周波数を確定する手段と、を備える電圧制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、可変インピーダンス集積回路に関し、更に特には、単項(unary)スイッチ可変インピーダンス集積回路に関する。
【背景技術】
【０００２】
無線回路及び他の回路制御応用例の出現以来、周波数帯域選択を制御するとともに特定の周波数を維持するのに用いられる信号などの制御入力信号を供給することが所望であった。これらのような制御回路は、電圧制御発振器（ＶＣＯ）を用いる位相ロックループ（ＰＬＬ）などの通信装置、ガイダンスシステム及びフィードバック制御システムのような応用例において特に有用である。
【０００３】
多くの場合、ほとんどの機器の電気動作が、周波数を予期できないほどに移動させる、熱、摩擦及び他の環境変化要因を発生するので、制御周波数は、困難であると理解されていた。これらの要因は、ＶＣＯ出力信号を入力参照信号と継続的に比較し、不所望な周波数移動を補償するために、多くの場合、ＰＬＬにおけるＶＣＯを利用することによって対処される。
【０００４】
標準ＰＬＬは、通常、ＶＣＯ，ループフィルタ（ＬＰＦ）、位相比較回路（ＣＯＭＰ）、参照周波数信号入力及び発振信号出力を含む。ＶＣＯの出力は、参照信号とともにＣＯＭＰの入力にフィードバックされる。ＣＯＭＰの出力は、ループフィルタへ供給される。ループフィルタの出力は、ＶＣＯの入力に接続される。
【０００５】
周知であるように、位相ロックループの動作は、位相比較回路が、ＶＣＯ出力の発振の位相を参照周波数信号の位相と比較し、発振信号の位相と参照周波数信号の位相の間のエラーを示すエラー信号を出力し、エラー信号をループフィルタに供給するようにされる。ループフィルタは、エラー信号を平滑化し、該信号を制御電圧として出力し、該制御電圧をＶＣＯに供給する。ＶＣＯにおいて、ＬＣ共振器回路の共振周波数は、ループフィルタによって供給される制御電圧に一致するように制御され、ＶＣＯ出力信号の周波数は、ＶＣＯ出力及び参照信号の間のエラーを除去するために調整される。
【０００６】
高周波数ＶＣＯにおいて、帯域スイッチが、発振器性能を向上するために用いられる。バンドスイッチは、発振器のＬＣ同調回路における周波数同調要素に、離散値のキャパシタンスを加える。ステップの数は、慣習的に、２の指数（例えば、2、4、8、16、32、64…）である。スイッチングは、バイナリ形式で行われる。バンド３１から３２へは、３１個のコンデンサがスイッチオフにされ、別の３２個がスイッチオンにされる。コンデンサのいかなる不正確さも、算入され、不正確な周波数選択として明確に目に見える。集積回路（ＩＣ）の製造過程は、ＩＣ内のコンデンサの整合を制限し、不整合は、帯域スイッチングステップにおいてエラーを生じさせる。エラーは、多くの場合、連続電圧制御コンデンサ(バリキャップ)を用いて補正されるか、又はこれらのエラーは、受け入れられ、製造歩留まり損失に寄与することもある。両者の状況は、不所望である。バリキャップにおける余分な同調は、性能に影響を及ぼし、同様に、最終的に製造費用に影響する歩留まり損失になる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、高い生産歩留まり損失を導く帯域スイッチングエラーを有しない電圧制御回路を提供することが有利であり得る。コンデンサ整合が引き起こすスイッチングエラーを被らない改善されたキャパシタンススイッチングネットワークを提供することは更に有利であり得る。
【課題を解決するための手段】
【０００８】
本発明の様々な態様は、ＩＣ構成に関し、可変インピーダンス回路を用いることにより利益を与える無線回路、ガイド回路、ロックイン増幅器及び他の応用例に関して、上述の問題に対処し、解消する方法で構成される。
【０００９】
本発明の１つの実施例において、電圧制御回路が設けられ、該回路は、複数のセル、少なくとも１つの出力、複数の粗設定入力及び複数の精細設定入力を有する配列を含む。前記粗設定及び精細設定入力は、セルの選択可能な組合せを有効にするように構成される。前記電圧制御回路は、複数の周波数帯域にわたる範囲の複数のビットアドレス処理可能な参照周波数のうちの選択された１つで動作するように構成される。アドレス制御回路は、前記配列の前記複数の粗設定入力を制御することによって、前記複数の周波数帯域のうちの１つを確定するように構成され、前記配列の前記複数の精細設定入力を制御することによって、前記複数の周波数帯域のうちの１つにおいて参照周波数を確定するように構成される。
【００１０】
別の実施例において、ＶＣＯ回路は、複数の周波数帯域にわたる範囲の複数のビットアドレス処理可能な参照周波数のうちの選択される１つにおいて動作されるように構成されるとともにデータプログラミング回路によって規定されるＶＣＯを含む。複数の均等重み付けセルを有する配列が設けられ、該配列は、選択可能な少なく重み付けされた回路を備える少なくとも１つのセルを有し、及び少なくとも１つの出力を有する。複数の粗設定入力は、前記複数の均等重み付けセルのうちの選択されたセルを有効にし、複数の精細設定入力は、前記少なく重み付けされた回路のうちのいくつかを有効にし、前記粗設定入力及び前記精細設定入力は、前記有効にされた均等重み付けセル及び前記有効にされた少なく重み付けされた回路の選択された組合せに応答的である配列出力を提供する。アドレス制御回路は、前記配列を制御するとともに前記複数の周波数帯域のうちの１つを選択する前記データプログラミング回路に応答的である。前記配列の前記複数の粗設定入力を制御すること及び、前記配列の前記複数の精細設定入力を制御することによって、前記参照周波数が確定される。
【００１１】
上述の例の実施例と一致して、別の実施例において、アナログ回路は、特別精細同調制御を別の入力として電圧制御目標回路へ提供する。
【００１２】
本発明の上記の要約は、本発明の各実施例又は全ての実装例を記載するものではない。本発明のより完全な理解による有利な点及び達成事項は、添付の図面と組み合わせて、以下の詳細な説明及び請求項を参照することによって明らかであり、識別され得る。
【００１３】
本発明は、添付の図面と組合せ、本発明の様々な実施例の以下の詳細な説明を考慮して、より完全に理解され得る。
【００１４】
本発明は、様々な修正態様及び代替形式に補正可能であるが、これらの詳細事項は、図面において例として示されており、詳細に示される。しかし、本発明は、記載される特定の実施例に制限されることはないことを理解されるべきである。それどころか、本発明は、添付の請求項によって規定される本発明の精神及び範囲内に属する全ての変更態様、等価態様及び代替態様を網羅する。
【００１５】
本発明は、概ね可変インピーダンス集積回路に関し、更に特に、概ね単項スイッチ可変インピーダンス回路に関する。本発明に従う制御回路は、
周波数帯域選択を制御する及び特定の周波数を維持する、並びに他の回路の制御を実行するのに用いられ得る。これらのような制御回路は、電圧制御発振器（ＶＣＯ）を用いる位相ロックループ（ＰＬＬ）などの通信装置、ガイドシステム及びフィードバック制御システムのような応用例において特に有用である。
【発明を実施するための最良の形態】
【００１６】
本発明に従うと、本発明の第１実施例は、選択されるインピーダンスが回路の出力を制御するように結合される電圧制御入力を有するインピーダンス依存回路に関する。前記インピーダンス依存回路は、複数のセルと、少なくとも１つの出力と、前記セルの選択可能な組合せを有効にする複数の粗設定入力及び複数の精細設定入力とを有する配列を用いることにより、電圧制御目標回路を制御する。電圧制御目標回路は、例えば、複数の周波数帯域にわたる範囲の複数のデータアドレス処理可能な参照周波数のうちの選択された１つで動作する。配列を駆動するために、インピーダンス依存回路は、前記配列の粗設定入力及び精細設定入力を制御するアドレス制御回路も含む。これらの設定内において、参照周波数は、電圧制御目標回路の出力において確定される。
【００１７】
更に特定の実施例の一例において、本発明は、ＶＣＯの周波数制御に関してスイッチ可変コンデンサを用いるＶＣＯを基にしたＰＬＬに関する。本発明に従う単項スイッチ可能な可変コンデンサ回路は、それぞれに有効にされるコンデンサの合計を介してコンデンサの効果的なキャパシタンス値を有効又は無効のいずれかにするために、「オン」状態と「オフ」状態の間においてコンデンサをスイッチするコンデンサ回路である。本発明に従い、斯様な選択可能なスイッチ可能なコンデンサの配列は、該配列の出力において効果的なキャパシタンス値を提供するために、いずれのコンデンサの組合せも有効にするために設けられる。該配列は、同一のキャパシタンス値を提供する各々共通に重み付けされたセルを備える複数の均等重み付けコンデンサセルを含み、また、共通に重み付けられたセルのキャパシタンス値より少ないそれぞれのキャパシタンス値を提供する各斯様な少なく重み付けされたセルを備える異なって少なく重み付けされたコンデンサセルを有する少なくとも１つのセルを含む。斯様にして、所望のキャパシタンスのいかなるインリメント的な増加又は減少も、適切なコンデンサセルの組合せを有効にすることによって、ＶＣＯに（電圧バイアスに関して）提示され得る。
【００１８】
製造過程が、共通値を有するように設計される要素内に変動を発生し、記載されるコンデンサが、利用可能な製造許容値内の範囲の値を有し得ることことを理解される。所与の応用例に関して十分な寸法の配列を提供することによって（例えば７セル配列又は２５セル配列のいずれでも）、製造過程変動は、設計されたキャパシタンス値の選択性によって軽減される。例えば、特定のＶＣＯ応用例において、参照周波数は、共通重み付けセルをアドレス処理及び有効にするために、特定のビットを用いることによって、粗く選択される。より精細同調は、特定の異なる少ない重み付けセルをアドレス処理及び有効にするために、追加的なビットを用いることによって提供される。
【００１９】
多くの応用例（ＶＣＯ及びその他）に関して、十分な数の斯様な組合せ可能なキャパシタンスセルを用いることで、この上述の粗／精細同調アプローチは、インピーダンス依存回路の入力における電圧信号を制御するために適している。より正確さが必要とされる他の実施例においても、本発明に従い、この粗／精細同調アプローチが、ＶＣＯをより正確に同調するアナログ特別精細電圧調整可能入力を用いて補って完全され得る。
【００２０】
図１は、上述の粗／精細同調アプローチが、従来型である、プログラマブル除算器１０２、位相比較器１０４、低域通過フィルタ１０６及び参照周波数発振器回路１０８を含むＰＬＬ回路におけるＶＣＯ１００をより正確に同調するアナログ特別精細電圧調整可能入力を用いて補って完全にされるＶＣＯに基づくＰＬＬに関する応用例を例証する。このＰＬＬ回路に応答して、ＶＣＯ１００は、参照符号１１２によって示されるＶＣＯ出力を用いて、複数の周波数帯域にわたる範囲の複数のデータ（又はビット）アドレス処理可能な参考周波数のうちの選択される１つで動作するようにされる。ＰＬＬ回路は、低域通過フィルタ１０６の出力が上述の特別精細電圧調整をＶＣＯ１００の入力１１６に提供するのに用いられ、上述の粗／精細同調が、ＶＣＯ１００の別の入力１１８において提供されるように設計される。ＶＣＯ１００の入力１１８は、周波数選択配列１２０によって制御される。周波数選択行列１２０は、複数のセルを含み、各セルは、配列における他のセルのキャパシタンス値と組み合わせるのに選択され得るキャパシタンス値を提供する。
【００２１】
（図１に示されない）特定の実施例において、配列１２０は、複数の均等重み付けセル及び少なく重み付けされたセルを含み、ＶＣＯ１００の入力１１８（配列１２０の出力）は、有効にされた均等重み付けセル及び少なく重み付けされたセルの選択された組合せに応答的である。これらのセルの適切な組合せを有効にすることによって、比較的特定な参照周波数は、ＶＣＯ１００に関して規定される。低域通過フィルタ１０６の出力は、その後、上述の特別精細電圧調整を、ＶＣＯ１００の入力１１６に提供するのに用いられる。この特別精細調整の重要な有利な点は、上述のように、回路製造過程の負の悪影響の軽減である。
【００２２】
図１において、マイクロコンピュータ回路１３０の形式におけるデータプログラミング回路の一例も示される。この特定の応用例の例において、マイクロコンピュータ回路１３０は、プログラマブル除算器１０２及びセル有効化符号化器１３４の両方を構成するのに用いられる。プログラマブル除算器１０２とともに含まれるのは、マイクロコンピュータ回路１３０から提示されるデータを記憶するのに個別にアドレス処理される（別の回路設計では除算器の内部にある）個別のデータレジスタ１３６である。この記憶されるデータは、ＰＬＬフィードバック経路においてプログラマブル除算器１０２に関して除数を設定するのに用いられる。セル有効化符号化器１３４は、マイクロコンピュータ回路１３０から提示されるセル有効化データを記憶するのに用いられる（別の回路設計では符号化器の外部的にある）内部データレジスタを含む。符号化器１３４は、周波数選択配列回路１２０におけるセルの組合せを選択するためにこのセル有効化データを翻訳する。
【００２３】
本発明の１つの実施例に従うと、コンデンサは、例えば、バイナリ形式から単項形式に変換するような、第１の受信形式から第２の所望の形式への変換に関連付けられる複雑性を低減するために、多次元配列で構成される。バイナリ形式において、例えば、バイナリ０１１１からバイナリ１０００にスイッチするステップは、３つのコンデンサをオフにするステップと、１つのコンデンサをオンにするステップを含む。単項形式において、たった１つのコンデンサのみが、回路にスイッチされる（すなわち01111111から11111111）。
【００２４】
より特定の例証の実施例として、図２は、１６セルスイッチ配列２２０を介して有効にされ及び発生される所望のキャパシタンスを有効にする７ビットデータ語を９ビットアドレスに翻訳する７−９符号化器２１０を例示する。７ビットデータ語は、図１のマイクロコンピュータ回路１３０などのデータプログラミング回路によって供給される。７−９符号化器２１０は、この７ビットデータ語を認識することに応答して、１６セルのうちの１つ又は複数のセルの選択されたキャパシタンス回路の組合せを有効にする９ビットアドレスを提供する。配列２２０の出力は、事実上、ＶＣＯ内の（図示されない）タンク回路への入力として、端子Ａ及びＢにおいて提示されるキャパシタンス値である。端子Ａ及びＢにおいて提示されるキャパシタンス値は、ＶＣＯの電圧同調信号を駆動している低域通過フィルタの出力と組み合わせられる。同様に、配列２２０のこの出力及び低域通過フィルタの出力は、ＶＣＯの動作周波数をそれぞれ選択及び同調する。
【００２５】
図２に示されるように、ＶＣＯ電圧同調信号は、（配列２２０から及び従来的にローパスフィルタからの）低域フィルタ内で組み合わせられたそれぞれのキャパシタンス値を有する単一の信号である。別の実施例において及び特定の設計に応じて、ＶＣＯ同調は、ＶＣＯ回路内において又はＶＣＯ及び低域通過フィルタの間の個別の回路において組み合わせられるそれぞれのキャパシタンス値の効果を有する（例えば図１に示される）個別の入力を用いて、実装され得る。
【００２６】
配列２２０は、図３、４、５及び６の回路に関連して示され記載されるように、１６個のセルを設ける４行及び４列を用いて実装され得る。図３は、配列２２０を駆動する７ビット−９ビット符号化器２１０のブロック図を例示する。端子３１０及び３２０における最上位ビット（Ｂ７，Ｂ６）は、復号化器３０１に供給され、端子３３０及び３４０における次の最上位ビット（Ｂ５，Ｂ４）は、復号化器３０２に供給される。端子３５０、３６０及び３７０における最下位ビット（Ｂ３，Ｂ２及びＢ１）は、Ｄ型バッファ３０３に直接ラッチされ、本例において符号化は必要ない。復号化器３０１、復号化器３０２及びバッファ３０３の出力は、（Ｄ型フリップフロップ）バッファ３０４、３０５及び３０６にそれぞれ入力される。応用例に応じて、クロックされるＤ型フリップフロップ回路が、復号化器３０１及び３０２の出力をラッチするのに用いられる。バッファ３０４の出力は、端子３８６、３８７及び３８８において符号化行列の行信号を供給する。バッファ３０５の出力は、端子３８３、３８４及び３８５において符号化行列の列信号を供給する。バッファ３０６の出力は、端子３８０、３８１及び３８２において、バッファ最下位ビットを供給する。
【００２７】
図４は、本発明に従う、図３の符号化器３０１又は３０２のうちの１つに関する実装の１つの種類を例証する回路図である。符号化器３０１に関して、例えば、符号化器（図２の２１０）への７つの入力のうちの２つの最上位ビット（Ｂ７，Ｂ６）は、端子３２０及び３１０において示される。図４に示されるこの符号化器ブロックにおいて、文字Ａは、端子３１０における信号Ｂ６の入力を示し、文字Ｂは、端子３２０における信号Ｂ７の入力を示す。バッファ３０４を透明に見てみると、Ｒ１は、端子３８６におけるＲｏｗ−１に関する出力信号を示し、Ｒ２は、端子３８７におけるＲｏｗ−２に関する出力信号を示し、Ｒ３は、端子３８８におけるＲｏｗ−３に関する出力を示す。例示される回路実装は、端子「Ａ」及び「Ｂ」における入力に関するブールの「ＯＲ」論理関数に対応する、端子３８６における信号Ｒｏｗ−１を生成する。端子３８７における信号Ｒｏｗ−２は、「Ｂ」が論理「１」であり、「Ａ」が論理「０」である場合、論理「１」に対応する。端子３８８における信号Ｒｏｗ−３は、入力「Ａ」及び「Ｂ」に関してブールの「ＡＮＤ」論理関数に対応する。この態様において、配列（図２の２２０）の行アドレス処理に関する符号化は、２つの最上位ビット（Ｂ７，Ｂ８）が次のバイナリ論理関数R1=A+B、R2=B及びR3=A*Bに従う配列に関する３ビット（Ｒ１，Ｒ２、Ｒ３）に翻訳されることにより達成される。対応する真理値表は、以下のように与えられる。
【表１】
2007505551.tif 000003
【００２８】
図３の符号化器３０２に関するこの種類の符号化スキームを用いて、次の最上位ビット（Ｂ４，Ｂ５）は、配列に関して３つの列ビット（Ｃ１，Ｃ２，Ｃ３）に翻訳される。最下位ビット（Ｂ３〜Ｂ１）に関して１対１直行翻訳を用いることで、符号化器（図２の２１０）への７つの入力（Ｂ７〜Ｂ１）の翻訳は、３つの最下位ビットに加えて、４つの最上位ビット（Ｂ７〜Ｂ４）を３つの「行」ビット（Ｒ３〜Ｒ１）及び３つの「列」ビット（Ｃ１〜Ｃ３）への翻訳ステップを含む７ビット−から９ビット符号化スキームを提供する。
【００２９】
図５は、図２の配列２２０に対応する例の配列５００の拡張された回路図を例証する。配列５００は、行列形式で構成され、始めの１５セル６００のそれぞれに関して２つのスイッチ可能なコンデンサを備え、これら１５個のセルのそれぞれは、共通キャパシタンス値を提供するように、同一に設計される。各ブロック６００は、図３及び４に関連して記載される論理に従い、行及び列によってアドレス処理可能である。最下位ビットブロック６５０として指定される１６番目のブロックは、配列２２０の右下角において示される。上述のように、３つの最下位ビットは、この例において、符号化されておらず、ブロック６５０は、キャパシタンス解像度の最小３ビット（８段階）に関して重み付けされたコンデンサを用いる。上記の図において示される論理及び構成を用いたブロック６００及びブロック６５０の１５個の繰り返しの組合せは、１２８段階範囲にわたる連続キャパシタンス段階の間の単調キャパシタンス値スイッチングを有する全１２８段階キャパシタンスの差異を規定する。
【００３０】
１５個の単項（共通重み付け）セルのそれぞれにおいて、各コンデンサの対応する行ビット及び列ビットが、２つの行入力及び１つの列入力に基づくシンプルなローカル論理を用いて復号化される。基本的に、セル論理は、数値対応行及びその次の行からの入力の、及び数値対応列の関数であり、この行が活動状態である場合、コンデンサを選択するために列ビットを用い、次の行が活動状態である場合、全てのコンデンサを活動状態にし（列ビットを無視する）、何れの行も活動状態でない場合、何のコンデンサも活動状態でない（列ビットを無視する）。
【００３１】
次の真理値表は、７ビットを含む上述の実施例に関するこの７ビット−９ビット符号化スキームの全体翻訳を示し、重み付けされる３ビットに加えて、前記７ビットのうちの４ビットは単項である。
【表２】
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上記のテーブルは、１２８個の可能な値（０〜１２８）に関する、データバスの７ビットが、これらの７ビットが重み付けされているかのように、入力（B７〜B１）を符号化器に供給していると仮定する。また、８個の値（例えば８〜１５）を表す行に関して、テーブルに示される最初の８個の値（０〜７）から最下位ビット（LSB）値が繰り返される（変化はない）ことを示すために、上記のテーブルにおいて「R」が用いられる。この方法では、値１２７に対応する行は、各入力において「１」であることが認識される。更に、真理値表の最上行における見出しの用語の「符号化」は、全ての１５個の単項セルをアドレス処理するための中間ステップを示すが、１５行の代わりに６行のみを用いていることを理解される。効果的な符号化は、単項セルの数（ここでは４ビット）とともに増加する。しかし、各単項セルにおける復号化は必要とされる。しかし、この復号化は、全ての単項セルに関して同様な方法で繰り返される。「Bw」ビットは、固有に重み付けされた１６番目のセルに関する「重み付けされたビット(weighted  bit)」である（３つの最下位ビット値が、前記１６番目のセルに関して単に符号化器を通過する）。「row」及び「col」ビットは、行ビット及び列ビットである。４ビットの単項符号化ステップ(ビット４〜７)は、６個の新たな符号化ビット（row1〜3及びcol1〜3）を作成する。見出しの用語「コンデンサ行列で復号化」は、現実のコンデンサがスイッチされて、復号化を必要とすることなく最下位ビット値を用いて直接復号器を介して再び接続される場所を示す。
【００３２】
図６は、本発明に従う単項キャパシタンス行列要素である、図５の代表ブロック６００の回路図である。ブロック６００は、復号化回路６３０を介してRow-3（３８８）及びCol-3（３８５）信号を復号化することによって端子Ａ（２１０）及び端子B（２２０）の両端でスイッチされるべき第１単項コンデンサ６１０及び第２単項コンデンサ６２０を備える。復号化の後に、インバータ駆動回路６４０は、ＶＣＯに関する電圧を設定するために用いられる効果的なキャパシタンスの中の又は外のコンデンサ６１０及び６２０をスイッチする。
【００３３】
本発明の範囲から逸脱することなく、上述の好ましい実施例に対し、様々な変更態様及び付加がされ得る。したがって、本発明の範囲は、上述の特定の実施例によって制限されるべきではないが、以下に開示される請求項及びこれに等価なものによってのみ規定されるべきである。
【図面の簡単な説明】
【００３４】
【図１】図１は、本発明に従う、ＶＣＯを含む、構成の一例のブロック図である。
【図２】図２は、本発明に従う、図１の構成に適用可能であり得るＶＣＯ電圧同調構成の一例のブロック図である。
【図３】図３は、本発明に従う、図２の構成の７ビット−９ビットの符号化器のブロック図である。
【図４】図４は、本発明に従う、図３の符号化器のうちの１つを例証するのに有用である拡張された回路図である。
【図５】図５は、本発明に従う、図２の単項キャパシタンススイッチング配列の回路図の一例である。
【図６】図６は、本発明に従う、単位行列要素の回路図の一例である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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