(57)【要約】【課題】  シリコン・オン・インシュレータ・ウェハ（１０）を提供することにある。【解決手段】  このＳＯＩウェハ（１０）は、上部シリコン層（６）と、シリコン基板（４）と、ウェハ（１０）全域でシリコン基板（４）と上部シリコン層（６）との間に配置された酸化物絶縁体層（２）とを含む。酸化物絶縁体層（２）は、輪郭形成された上面（８ａ、８ｂ、８ｃ、８ｄ、８ｅ）と輪郭形成された底面（１２ｅ）のうちの少なくとも１つを有する。また、このようなＳＯＩウェハ（１０）を製造するためのプロセスも提供される。【選択図】  図４
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【特許請求の範囲】
【請求項１】
シリコン・オン・インシュレータ・ウェハ（１０）を製造するためのプロセスであって、
（ａ）シリコン基板（４）を設けるステップと、
（ｂ）前記シリコン基板（４）内に埋め込まれ、上部シリコン層（６）から前記シリコン基板（４）を分離し、上面（８）と底面（１２）とを有する酸化物絶縁体層（２）を前記ウェハ（１０）全域に形成するステップと、
（ｃ）前記絶縁体層（２）を厚くするステップと、
（ｄ）前記絶縁体層（２）の輪郭形成された上面（８ａ、８ｂ、８ｃ、８ｄ、８ｅ）と輪郭形成された底面（１２ｅ）のうちの少なくとも１つを形成するステップと、
（ｅ）アニールして、前記絶縁体層（２）をさらに厚くし輪郭形成するステップと、
を含む、前記のプロセス。
【請求項２】
酸化物絶縁体層（２）を前記ウェハ（１０）全域に形成する前記ステップ（ｂ）が、適格な酸素注入器（５０）を使用して実施される、請求項１に記載のプロセス。
【請求項３】
前記絶縁体層（２）を厚くする前記ステップ（ｃ）が、注入用量、エネルギー、および温度のうちの１つまたは複数を変えることにより実施される、請求項２に記載のプロセス。
【請求項４】
アニールする前記ステップ（ｅ）が、酸素アニールである、請求項１に記載のプロセス。
【請求項５】
前記少なくとも１つの輪郭形成された表面が均一に凸形である、請求項１に記載のプロセス。
【請求項６】
酸化物絶縁体層（２）を前記ウェハ（１０）全域に形成する前記ステップ（ｂ）が、適格な酸素注入器（５０）を使用して実施され、前記少なくとも１つの均一な凸形表面を形成する前記ステップ（ｄ）が、注入用量、エネルギー、および温度のうちの１つまたは複数を変えて、前記ウェハ（１０）の直径より小さい事前設定直径全域で前記絶縁体層（２）を厚くするステップを含む、請求項５に記載のプロセス。
【請求項７】
前記少なくとも１つの輪郭形成された表面が凸形領域と実質的に平らな領域とを交互に有する、請求項１に記載のプロセス。
【請求項８】
前記少なくとも１つの輪郭形成された表面が均一に凹形である、請求項１に記載のプロセス。
【請求項９】
酸化物絶縁体層（２）を前記ウェハ（１０）全域に形成する前記ステップ（ｂ）が、適格な酸素注入器（５０）を使用して実施され、前記少なくとも１つの均一な凹形表面を形成する前記ステップ（ｄ）が、注入用量、エネルギー、および温度のうちの１つまたは複数を変えて、前記ウェハ（１０）の直径を超えない外径とゼロより大きい内径とを有するドーナツ・エリア内で前記ウェハ（１０）の周りの前記絶縁体層（２）を厚くするステップを含む、請求項８に記載のプロセス。
【請求項１０】
事前設定直径内の前記ウェハ（１０）の周りの前記ドーナツ領域のみを走査するように前記注入器（５０）を調整するステップをさらに含む、請求項９に記載のプロセス。
【請求項１１】
前記少なくとも１つの輪郭形成された表面が凹形領域と実質的に平らな領域とを交互に有する、請求項１に記載のプロセス。
【請求項１２】
前記少なくとも１つの輪郭形成された表面が、凸形部分と凹形部分と実質的に平らな部分の組み合わせを含む、請求項１に記載のプロセス。
【請求項１３】
酸化物絶縁体層（２）を前記ウェハ（１０）全域に形成する前記ステップ（ｂ）が、適格な酸素注入器（５０）を使用して実施され、前記少なくとも１つの輪郭形成された表面を形成する前記ステップ（ｄ）が、注入用量、エネルギー、および温度のうちの１つまたは複数を変えて、所定の座標のトポグラフィで前記埋め込み絶縁体層（２）に選択的にパターン形成するステップを含む、請求項１２に記載のプロセス。
【請求項１４】
シリコン・オン・インシュレータ・ウェハ（１０）を製造するためのプロセスであって、
（ａ）シリコン基板（４）を設けるステップと、
（ｂ）前記シリコン基板（４）内に埋め込まれ、上部シリコン層（６）から前記シリコン基板（４）を分離し、上面（８）と底面（１２）とを有する酸化物絶縁体層（２）を前記ウェハ（１０）全域に形成するステップと、
（ｃ）前記絶縁体層（２）を厚くするステップと、
（ｄ）前記ウェハ（１０）に関するチップ周期性を生成し、前記埋め込み酸化物絶縁体層（２）の所定のトポグラフィが望まれる座標を設定するステップと、
（ｅ）実装のために酸素注入器（５０）に前記座標を転送するステップと、
（ｆ）必要な所定の厚さおよび輪郭で前記チップ周期性マップからの事前設定座標に応じて前記注入器（５０）が走査し、前記ウェハ（１０）が傾斜または回転することにより、前記酸素注入のエネルギー、用量、または温度を調整し、それにより、前記絶縁体層（２）の輪郭形成された上面（８ａ、８ｂ、８ｃ、８ｄ、８ｅ）と輪郭形成された底面（１２ｅ）のうちの少なくとも１つを形成するステップと、
（ｇ）アニールして、前記絶縁体層（２）をさらに厚くし輪郭形成するステップと、
を含む、前記のプロセス。
【請求項１５】
上部シリコン層（６）と、
シリコン基板（４）と、
ウェハ（１０）全域で前記シリコン基板（４）と前記上部シリコン層（６）との間に配置され、輪郭形成された上面（８ａ、８ｂ、８ｃ、８ｄ、８ｅ）と輪郭形成された底面（１２ｅ）のうちの少なくとも１つを有する酸化物絶縁体層（２）と、
を含む、シリコン・オン・インシュレータ・ウェハ（１０）。
【請求項１６】
前記少なくとも１つの輪郭形成された表面（８ａ）が全体として凸形である、請求項１５に記載のシリコン・オン・インシュレータ・ウェハ（１０）。
【請求項１７】
前記少なくとも１つの輪郭形成された表面（８ｂ）が凸形領域と実質的に平らな領域とを交互に有する、請求項１５に記載のシリコン・オン・インシュレータ・ウェハ（１０）。
【請求項１８】
前記少なくとも１つの輪郭形成された表面（８ｃ）が全体として凹形である、請求項１５に記載のシリコン・オン・インシュレータ・ウェハ（１０）。
【請求項１９】
前記少なくとも１つの輪郭形成された表面（８ｄ）が凹形領域と実質的に平らな領域とを交互に有する、請求項１５に記載のシリコン・オン・インシュレータ・ウェハ（１０）。
【請求項２０】
前記少なくとも１つの輪郭形成された表面（８ｅ、１２ｅ）が、凸形部分と凹形部分と実質的に平らな部分の組み合わせを含む、請求項１５に記載のシリコン・オン・インシュレータ・ウェハ（１０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、シリコン・オン・インシュレータ・ウェハに関し、詳細には、このようなウェハの輪郭形成された（contoured）絶縁体層に関する。
【背景技術】
【０００２】
電気回路を製造するプロセスは、特定の電気経路により分離デバイス同士を接続することを含む。したがって、シリコン集積回路（ＩＣ）またはチップを製造するときに、シリコン内に構築すべきデバイスは互いに分離しなければならない。その後、デバイス同士を相互接続して、所望の特定の回路構成を形成することができる。したがって、分離技術は、ＩＣ製造の重要な側面の１つである。
【０００３】
ＩＣ内のデバイス同士を分離するために、様々な技法が開発されている。その理由の１つは、ＩＣタイプが異なると分離要件が異なることである。このようなタイプとしては、たとえば、ＮＭＯＳ、ＣＭＯＳ、およびバイポーラを含む。ＮＭＯＳまたは負チャネル金属酸化膜半導体は、電子の移動によってトランジスタがオンまたはオフになるように負に帯電する半導体のタイプである。対照的に、ＰＭＯＳ（正チャネルＭＯＳ）は、電子空位を移動させることによって機能する。ＮＭＯＳはＰＭＯＳより高速であるが、生産するのにより多くの費用がかかる。
【０００４】
ＣＭＯＳまたは相補型金属酸化膜半導体は、ＮＭＯＳ（負極）回路とＰＭＯＳ（正極）回路の両方を使用する。任意の所与の時点ではこれらの回路タイプの一方のみがオンになるので、ＣＭＯＳチップは、１つのタイプのトランジスタのみを使用するチップより必要な電力が少ない。このため、ＣＭＯＳチップは、ポータブル・コンピュータなどの電池式デバイスでの使用に特に魅力的なものになる。また、パーソナル・コンピュータは、日付、時刻、およびシステム・セットアップ・パラメータを保持するために小容量の電池式ＣＭＯＳメモリも収容している。
【０００５】
バイポーラ・トランジスタは、２つのｐｎ接合がきわめて接近している電子デバイスである。エミッタ、ベース（中央領域）、およびコレクタという３つのデバイス領域が存在する。２つのｐｎ接合（すなわち、エミッタ・ベース接合とコレクタ・ベース接合）は、半導体材料の単一棒内で、ある距離だけ分離されている。近接接合のバイアスを変化させることによる１つのｐｎ接合内の電流の流れの変調は、バイポーラ・トランジスタ・アクションと呼ばれる。３つの領域のそれぞれに外部リードを取り付けることができ、これらのリードからデバイスに外部電圧および電流を加えることができる。
【０００６】
上記その他の種々のＩＣタイプは、それぞれ異なる分離技術を必要とする。加えて、様々な分離技術は、最小分離間隔、表面の平面性、プロセスの複雑さ、および分離構造の製造中に発生する欠陥の密度に関してそれぞれ異なる属性を有する。特定の回路適用例のために適切な分離技術を選択するときに、これらの特性間で兼ね合いを図らなければならない。
【０００７】
歴史的に、バイポーラＩＣは最初に開発されたものなので、バイポーラ・デバイスのコレクタ領域同士を分離するための技術（接合分離と呼ばれ、側壁に沿った酸化物と底部の接合により分離される構造を含む用語である）も最初に考案されたものである。ＰＭＯＳ  ＩＣおよびＮＭＯＳ  ＩＣは接合分離を必要としなかったが、それにもかかわらず、依然として隣接デバイス間で寄生チャネル（parasitic channel）が確立されるのを妨げるような分離構造を設けることが必要であった。開発された技法の中で最も重要なものはＬＯＣＯＳ（シリコンの選択酸化（LOCal Oxidation of Silicon））分離と呼ばれ、これは、基板の非アクティブ・エリア内に幾分くぼませた酸化物を形成することを含んでいた。
【０００８】
デバイスの形状がサブミクロン・サイズに達したので、従来のＬＯＣＯＳ分離技術はその有効性の限界に達した。したがって、ＣＭＯＳおよびバイポーラ技術のための代替分離プロセスが必要になった。変更されたＬＯＣＯＳプロセスは、小さい形状のデバイス、トレンチ分離、および選択エピタキシャル分離のための従来のＬＯＣＯＳの欠点の一部を克服するものであり、いずれも新たに採用された手法に含まれていた。
【０００９】
高電圧下でしかも過酷な放射線環境で機能しなければならないデバイスは、さらに厳密な分離技術を必要とする。±３０ボルトの供給電圧では妥当なドーピング・レベルおよびデバイス構造寸法で接合破壊が発生するので、接合分離は高電圧適用例には適していない。ガンマ線によってｐｎ接合に発生する過渡的な光電流により、高放射線環境では接合分離が効果的ではなくなる。このような適用例の場合、好ましい分離技法は、ｐｎ接合ではなく、絶縁体によってデバイスを完全に囲むことに依存するものである。
【００１０】
このような技法は一般に、シリコン・オン・インシュレータ（「ＳＯＩ：silicon-on-insulator」）分離プロセスと呼ばれる。ＳＯＩ分離プロセス内には、絶縁層分離（「ＤＩ：dielectric isolation」）およびシリコン・オン・サファイア（「ＳＯＳ：silicon-on-sapphire」）などの古い手法が含まれる。また、酸素注入分離技法（「ＳＩＭＯＸ：separation by implanted oxygen」）、ゾーンメルティング再結晶（「ＺＭＲ：zone-melting-recrystallization」）、多孔性酸化シリコンによる完全分離（「ＦＩＰＯＳ：full isolation by porous-oxidized silicon」）、およびウェハ結合（wafer bonding）という、より最近開発された技術も含まれる。このＳＯＩプロセスは、インターナショナル・ビジネス・マシーンズ社によって開発されたものである。
【００１１】
放電し再充電しなければならないキャパシタンスをチップが蓄積できるようにする不純物がドーピングされているＣＭＯＳベースのチップとは異なり、ＳＯＩチップは、キャパシタンス（またはトランジスタから吸収されるエネルギー）を最小限にする薄いシリコン酸化膜またはガラスからなる絶縁体層によってシリコン基板から分離された薄いシリコン層上にトランジスタをセットすることによって形成される。これにより完全分離が可能になる。
【００１２】
ＳＯＩ分離は多くの利点を提供するものである。場合によっては、ＳＯＩ技法は、より単純な製造シーケンスを使用し、バルク・シリコン上に形成された回路と比べて断面が改善される。これらの利点は図１および図２に図示されており、これらの図はメサ分離（mesa-isolated）ＳＯＩ  ＣＭＯＳプロセス（図２）とｐウェル・バルクＣＭＯＳプロセス（図１）とを比較するものである。また、ＳＯＩ分離は、ＩＣ全体の様々な回路素子間の静電結合の低減を可能にし、ＣＭＯＳ回路内のラッチアップが解消される。ＳＯＩ分離は、チップ・サイズを低減するか、パッキング密度を増加するか、またはその両方を行うことができる。最小デバイス分離は、リソグラフィの制限のみによって決定される。最後に、寄生キャパシタンスおよびチップ・サイズの低減により、ＳＯＩプロセスは回路速度の増加をもたらすことができる。
【００１３】
シリコン薄膜に基づくＳＯＩ技術を使用すると、その他に２つの重要な利点を得ることができる。第１に、シリコン薄膜の完全なアイランドの傾斜エッチ・ウォール・プロセス（sloped-etch wall process）によってデバイス分離を達成できる場合、比較的良性の表面トポグラフィ（ステップ・カバレージ（step coverage）用）が形成される。第２に、ＳＯＩ分離技法は隣接デバイス間の電界効果トランジスタ（「ＦＥＴ」）の寄生電界を解消するので、ＬＯＣＯＳプロセスは不要である。
【００１４】
すべての分離技術と同様に、ＳＯＩ分離にも不利点がある。たとえば、ＳＯＩ技術におけるアクティブ・デバイス領域は、バルク・シリコンにおける同等物より結晶品質が低くなる傾向がある。本発明により関連するものとして、絶縁体層の存在は、効果的な欠陥ゲッタリング・プロセスおよび不純物ゲッタリング・プロセスの採用を複雑にするかまたは妨げる傾向がある。それにもかかわらず、ＳＯＩ分離の利点は、技法の改良が重要な商業的意味を有するという点で十分に魅力的なものである。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来のＳＯＩ分離プロセスおよびこのようなプロセスから得られるデバイスの短所を克服するために、ＳＯＩウェハを製造する新しいプロセスおよびそのウェハそのものが提供される。本発明の一目的は、ＳＯＩウェハを製造するプロセスの信頼性、容易さ、および効率を高めることにある。関連目的は、製造プロセスのリソグラフィ・フォーカス・ウィンドウ（lithographic focus window）を広げることにある。他の目的は、ＳＯＩウェハを市場に出すために必要な時間を短縮することにある。本発明のさらに他の目的は、製造期間中にフォトレジストの厚さおよびステッパ・メーカの選択に積極的に影響を与えることにある。
【００１６】
本発明の追加の一目的は、改良されたＳＯＩウェハを光スイッチなどの適用例に取り入れることにある。関連目的は、光スイッチの速度を上げることにある。本発明のさらに他の目的は、電力消費量を低減することにある。
【課題を解決するための手段】
【００１７】
上記その他の目的を達成するために、しかもその諸目的を考慮して、本発明は、上部シリコン層と、シリコン基板と、ウェハ全域でシリコン基板と上部シリコン層との間に配置された酸化物絶縁体層とを含むシリコン・オン・インシュレータ・ウェハを提供する。酸化物絶縁体層は、輪郭形成された上面と輪郭形成された底面のうちの少なくとも１つを有する。また、このようなシリコン・オン・インシュレータ・ウェハを製造するためのプロセスも提供される。
【００１８】
本発明によりシリコン・オン・インシュレータ・ウェハを製造するための１つのプロセスは、シリコン基板を設ける初期ステップを含む。シリコン基板内に埋め込まれ、上部シリコン層からシリコン基板を分割し、上面と底面とを有する酸化物絶縁体層をウェハ全域に形成する。次に、絶縁体層を厚くする。絶縁体層の輪郭形成された上面と輪郭形成された底面のうちの少なくとも１つを形成する。最後に、構造をアニールして、絶縁体層をさらに厚くし輪郭形成する。
【００１９】
本発明によりシリコン・オン・インシュレータ・ウェハを製造するための他の例示的なプロセスも、シリコン基板を設ける初期ステップを含む。この場合も、シリコン基板内に埋め込まれ、上部シリコン層からシリコン基板を分割し、上面と底面とを有する酸化物絶縁体層をウェハ全域に形成する。次に、絶縁体層を厚くする。ウェハに関するチップ周期性を生成し、埋め込み酸化物絶縁体層の所定のトポグラフィが望まれる座標を設定する。実装のために酸素注入器（oxygen implanter）に座標を転送する。必要な所定の厚さおよび輪郭でチップ周期性マップからの事前設定座標に応じて注入器が走査し、ウェハが傾斜または回転することにより、酸素注入のエネルギー、用量、または温度を調整する。絶縁体層の輪郭形成された上面と輪郭形成された底面のうちの少なくとも１つを形成する。最後に、構造をアニールして、絶縁体層をさらに厚くし輪郭形成する。
【００２０】
上記の全般的な説明と以下の詳細な説明はいずれも本発明について例示的なものであり、本発明を制限するものではないことを理解すべきである。
【００２１】
本発明は、添付図面に関して読んだときに以下の詳細な説明から最も良く理解することができる。一般的な慣行により図面に示されている様々な構造体が一定の縮尺ではないことを強調しておく。それどころか、明瞭にするために、様々な構造体の寸法は任意に拡大または縮小されている。図面には[図面の簡単な説明］に記載した図が含まれている。
【発明を実施するための最良の形態】
【００２２】
次に図面を参照すると、図面を構成する様々な図全体を通して同様の参照番号は同様の要素を指し、図３はＳＩＭＯＸウェハ１０の形成のための従来の装置を示している。ＳＩＭＯＸプロセスによりシリコン基板４内に酸素を注入することによる二酸化シリコン（ＳｉＯ2）の埋め込み絶縁体層２の形成は、ＳＯＩ構造を形成するための主な商用技法の１つである。上部シリコン層６は絶縁体層２上に存在する。
【００２３】
この技法は注入源２０からの高用量（２×１０18ｃｍ-2以下）の酸素（Ｏ+）イオン２２を必要とし、この用量は、アニール・プロセス中に酸素とシリコンとの反応によって化学量論的二酸化シリコンの連続層が形成されることを保証するために必要な最低濃度を提供する。注入のエネルギーも、注入のピークがシリコン内で十分に深くなる（０．３〜０．５μｍ）になるように十分に高いもの（１５０〜１８０ｋｅＶ）でなければならない。ウェハは通常、表面が高用量注入ステップ中にその結晶化度を維持することを保証するために、注入プロセス中に４００℃を上回る温度まで加熱される。
【００２４】
注入後アニール（post-implant anneal）は、二酸化シリコンの埋め込み層を形成するためにＮ2などの中性環境３０またはＯ2内で十分な時間（３〜５時間）まで十分高い温度（１１００〜１５００℃）で実行される。また、アニール・ステップは、表面シリコン内の過剰酸素を外方拡散することができ、それにより、埋め込み酸化物（「ＢＯＸ：buried oxide」）層の絶縁耐力を増加する。アニール・ステップ後、結晶性シリコン表面は典型的には薄くなる（約１００〜３００ｎｍ）。したがって、デバイスを形成するために厚さが０．５μｍ以上の単結晶デバイス領域が使用可能になるように、通常、エピタキシャル・シリコンの追加層を付着させる。
【００２５】
以下に示す表は、ＳＩＭＯＸプロセスを使用して製造されたサンプルＳＯＩウェハ１０上で断面を測定するために走査電子顕微鏡（「ＳＥＭ：scanning electron microscope」）を使用して得られたデータを要約したものである。このデータは、アニールを一定に（１４５０℃で）保持しながら５通りの酸素注入シーケンスによって得られた埋め込み絶縁体層２およびシリコン・オン・インシュレータ層６の厚さを含む。これらの例は、本発明の全体的な性質をより明確に立証するために含まれている。これらの例は、本発明について例示的なものであり、本発明を制限するものではない。
【表１】
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【００２６】
要約すると、ＳＯＩウェハ１０は、埋め込み絶縁体層２によってシリコン基板４からシリコン層６が電気的に分離される構造である。埋め込み絶縁体層２は常にシリコン基板４全体を占有するわけではない。多くの場合、絶縁体層２はシリコン基板４の一部分を占有する。それにもかかわらず、従来のＳＯＩウェハ１０は、実質的に平らな上面８と実質的に平らな底面１２とを有する絶縁体層２を含む。平面度の程度はウェハ表面全域でランダムに変化する可能性があるが、平らな絶縁体層２に関する厚さの均一性の指定は通常、±１％である。
【００２７】
ＳＩＭＯＸには、他のＳＯＩ技術を上回る利点がいくつかある。おそらく、最も重要な利点は、その技術が製造ラインにとって分かりやすく、ＳＩＭＯＸベースの回路の形成が従来のＩＣ製造で使用されるものと同様の処理ステップを使用することである。しかし、ＳＩＭＯＸプロセスにはいくつかの欠点があり、本発明はその特定のプロセスに限定されない。たとえば、ＳＩＭＯＸプロセスでは特別な酸素注入器が使用可能であることが必要である。ウェハの大量生産をより実現可能なものにするために、ハイビーム電流の注入器マシンが必要である。表面シリコン皮膜の微細構造は酸素用量および酸素注入後のアニール温度に対して敏感であるので、注入パラメータおよびアニール・スケジュールは最適ＩＣパフォーマンスを提供するために適切に選択しなければならない。たとえば、酸素の用量がより低い場合、シリコン皮膜内の酸素含有量が高くなり、１１５０℃のアニール後にシリコン皮膜／埋め込み酸化物の境界面により高密度の酸素が沈殿する。２．２５×１０18ｃｍ-2の酸素用量の場合、１２７５℃の熱アニールによってシリコン皮膜内の酸素沈殿物が消滅する。
【００２８】
他のすべての条件が等しい場合、ＳＯＩウェハ上およびその全域に構築された同じチップがそれから予想される同じ電気特性および物理特性を示すわけではないことが発見された。むしろ、チップは、上部シリコン層６から絶縁体層２を通ってシリコン基板４への漏れによるパフォーマンス損失を被る。埋め込み絶縁体層２が意図的に平らになっていない場合、何らかのパフォーマンス損失を回避できないことがさらに発見された。したがって、本発明によれば、埋め込み絶縁体層２のトポグラフィは、従来の実質的に平らな埋め込み酸化物層に対して様々な利点を達成するようにパターン形成されるかまたは変更される。例示のために、そのトポグラフィのいくつかの具体的な実施形態が以下に提示されている。この諸実施形態は、ウェハ全域で組み合わせることができる。この被制御かつパターン付きトポグラフィは、絶縁体層２の片面または両面（すなわち、上面および底面）に適用することができる。
【００２９】
１．凸形輪郭
リソグラフィ・プロセス・ウィンドウは、重大な中心からエッジへのデルタ（center-to-edge delta）を示すウェハ・トポグラフィによる影響を最も受ける。また、リソグラフィ・プロセスは、通常、ウェハの中心領域内でレジストをいくらか薄く残すコーティング中に上部中心のフォトレジスト位置による影響も受ける。中心領域がより薄いことにより、形状が収縮するか、ゲートの反転を生じるか、または不完全なレジスト側壁プロファイルを残し、注入の危険、したがって、デバイスの不正確さの危険を冒すことになる。
【００３０】
加えて、処理によって引き起こされる様々な酸化物装填メカニズムおよび内部アーク・メカニズムにより、最終的に、特にウェハ１０の中心で、絶縁体層２を薄くすることができる。絶縁体層２は、通常、広範囲にわたる半導体処理中にその均一な平面度を保持せず、むしろ、絶縁体層２は、処理全体にわたってエッジに比べてウェハ１０の中心領域でますます薄くなり、その時間の大部分（９９％）の間、直接露出されない。このように薄くすることにより、パフォーマンスの劣化が引き起こされる。
【００３１】
本発明の第１の実施形態では、図４に図示されている通り、埋め込み絶縁体層２の上面８ａに輪郭形成された凸形形状が与えられる。絶縁体層２は、任意の直径の任意のＳＯＩウェハ１０のエッジで任意の最小厚さにし、中心領域で最大厚さにすることができる。この凸形形状の重要な利点の１つは、絶縁体層２の中心が潜在的に薄くなることを予想し、それを補償することである。ウェハの中心からエッジに向って比較的緩やかに先細りになることでも、必然的に薄くなるように見えることを未然に防ぐのに大いに役立つ可能性がある。
【００３２】
ＳＯＩウェハ１０の絶縁体層２の上面８ａの均一に輪郭形成された凸形形状を得るための例示的なプロセスでは、任意の寸法および厚さの単結晶シリコン・ウェハ、適格な酸素注入器、および適格な酸素アニール炉（anneal furnace）という既存の技術を使用する。このプロセスの第１のステップは、ウェハ１０全域で均一に最も深い埋め込み酸化物絶縁体層２を形成する。次に、ウェハ全域でこの層を厚くするように、注入用量、エネルギー、および温度のうちの１つまたは複数を変える。次に、ウェハ直径自体より小さい事前設定直径全域でこの層を厚くするように、注入用量、エネルギー、および温度のうちの１つまたは複数を変える。上面８ａの輪郭形成された凸形形状を最初に形成するのは、このプロセスのこのステップである。最後に、ウェハを酸素環境でアニールして、埋め込み絶縁体層２をさらに厚くし、凸形形状に輪郭形成する。
【００３３】
このプロセスは、酸素注入により単結晶シリコン・ウェハ１０内に形成された均一な絶縁体層２をもたらす。埋め込み絶縁体層２の厚さは、酸素注入のエネルギー、用量、または温度を調整することによって増すことができる。また、アニール・ステップは、絶縁体層２の最終形状にも貢献する。図５に図示されている通り、このプロセスは、凸形領域と実質的に平らな領域とを交互に有する絶縁体層２の上面８ｂのために輪郭形成されたパターンを達成するように調整することができる。
【００３４】
２．凹形輪郭
様々な製造ステップ中にシリコン・オン・インシュレータ・ウェハ１０内の埋め込み絶縁体層２内およびそのシリコン境界面の両方に閉じ込められ蓄積された電荷により、最終的に電圧破壊が引き起こされる。このような破壊の厳しさは、絶縁体層２自体の厚さに依存する。電圧破壊の問題に対処するために、均一に輪郭形成された凹形上面８ｃを有する埋め込み絶縁体層２が提供される。このような構造は図６に図示されている。上面８ｃは、任意の直径のＳＯＩウェハ１０のエッジで任意の最大厚さを有することができる。輪郭形成された凹形上面８ｃは、ウェハ１０の残りの部分と同じ数のチップが印刷されているわけではないウェハ１０のエッジに向かって不要な電荷を流すのに役に立つ。
【００３５】
ＳＯＩウェハ１０の絶縁体層２の上面８ｃの均一に輪郭形成された凹形形状を得るための例示的なプロセスでは、任意の寸法および厚さの単結晶シリコン・ウェハ、適格な酸素注入器、および適格な酸素アニール炉という既存の技術を使用する。このプロセスの第１のステップは、ウェハ１０全域で均一に最も深い埋め込み酸化物絶縁体層２を形成する。次に、ウェハ全域でこの層を厚くするように、注入用量、エネルギー、および温度のうちの１つまたは複数を変える。次に、その外径がウェハ１０の直径を超えることができず、その内径がゼロより大きくなければならないドーナツ・エリア内のウェハ１０の周りのこの層を厚くするように、注入用量、エネルギー、および温度のうちの１つまたは複数を変える。注入器は、事前設定直径内のウェハ１０の周りのドーナツ領域のみを走査するように調整することができる。上面８ｃの輪郭形成された凹形形状を最初に形成するのは、このプロセスのこのステップである。最後に、ウェハを酸素環境でアニールして、埋め込み絶縁体層２をさらに厚くし、凹形形状に輪郭形成する。
【００３６】
このプロセスは、酸素注入により単結晶シリコン・ウェハ１０内に形成された均一な絶縁体層２をもたらす。埋め込み絶縁体層２の厚さは、酸素注入のエネルギー、用量、または温度を調整することによって増すことができる。また、アニール・ステップは、絶縁体層２の最終形状にも貢献する。図７に図示されている通り、このプロセスは、凹形領域と実質的に平らな領域とを交互に有する絶縁体層２の上面８ｄのために輪郭形成されたパターンを達成するように調整することができる。
【００３７】
３．パターン付きおよび混合輪郭
上述の様々な問題に対処するために、被制御厚さおよび混合プロファイル変動のパターン付きトポグラフィを有する埋め込み絶縁体層２が提供される。このような構造は図８に図示されている。絶縁体層２の上面８ｅは、凸形部分と凹形部分と実質的に平らな部分の任意の組み合わせを有することができる。同様に、絶縁体層２の底面１２ｅは、凸形部分と凹形部分と実質的に平らな部分の任意の組み合わせを有することができる。絶縁体層２の上面８ｅおよび底面１２ｅは、絶縁体層２の変動する厚さを両者の間で確定する。上面８ｅおよび底面１２ｅの特定の輪郭形成された部分の特定の位置および長さは、ウェハ１０に関する所望のパフォーマンス・パラメータを達成するように選択される。
【００３８】
ＳＯＩウェハ１０の絶縁体層２に関する被制御厚さおよび混合プロファイル変動のパターン付きトポグラフィを得るための例示的なプロセスでは、明確に設計された製造機器を使用する。このような機器は図９および図１０に図示されている。図９に図示されている通り、酸素注入器５０は、ウェハ１０の傾斜、回転、または傾斜と回転の両方を行うように構築および構成されている。このような注入器５０により、メーカは、イオン源４０からのイオン注入ビーム４２が注入器ホイール４４上に位置決めされたウェハ１０に衝突する角度を指定することができる。
【００３９】
ウェハ１０は、注入器ホイール４４上でノッチ配向（旋回）される。注入器ホイール４４は、矢印４６の方向、すなわち、時計回りに指定の速度（たとえば、２００ｒｐｍ）で回転する。イオン注入ビーム４２に関する走査方向は、図９の方向矢印４８によって描写されている。したがって、本発明により、走査中に事前プログラムした間隔でこのような傾斜アクションおよび回転アクションを実行するための操縦性を備え、ウェハ１０の傾斜および回転を実行できる高エネルギー大電流の酸素注入器５０が提供される。また、酸素注入器５０は、当然のことながら、従来のまたは「正規の」注入器のように単結晶シリコン・ウェハ１０内に平らな埋め込み酸化物絶縁体層２を生成するために適格なものにすることもできる。
【００４０】
図１０は、本発明によるウェハ１０の傾斜角θおよび回転角φをさらに示している。傾斜角θは、（１００）シリコン・ウェハ１０の表面に対して垂直な＜１００＞方向に関して測定される。この角度は、その＜１１０＞ウェハ平面に位置し、それに対して平行な軸の周りでウェハ１０を傾斜させた結果である。回転角φは、ウェハ１０の中心に対して垂直な軸の周りのウェハ１０の回転の測定量である。この２つの角度は相俟って、イオン注入ビーム４２がウェハ１０に衝突する角度を指定するものである。
【００４１】
製造プロセスの第１のステップは、ウェハ１０上に初期埋め込み酸化物絶縁体層２を形成する。次に、ウェハ１０全域でこの層を厚くするように、注入用量、エネルギー、および温度のうちの１つまたは複数を変える。次に、所定の座標のトポグラフィで埋め込み絶縁体層２に選択的にパターン形成するように、注入用量、エネルギー、および温度のうちの１つまたは複数を変える。上面８ａおよび底面１２ｅの被制御厚さおよび混合プロファイル変動のパターン付きトポグラフィを最初に形成するのは、このプロセスのこのステップである。最後に、ウェハを酸素環境でアニールして、埋め込み絶縁体層２の形状をさらに確定する。
【００４２】
このプロセスは、ウェハに関するチップ周期性を生成し、埋め込み酸化物絶縁体層２の所定のトポグラフィが望まれる座標を設定するステップを有利に含むことができる。次に、実装のために注入器５０にこの情報を転送することができる。酸素注入のエネルギー、用量、または温度を調整することにより埋め込み酸化物絶縁体層２のトポグラフィの形成を開始するステップは、構築すべき構造が必要とする所定の厚さおよび輪郭でチップ周期性マップからの事前設定座標に応じて注入器が走査し、ウェハ１０が傾斜または回転することにより実行することができる。
【００４３】
形成される埋め込み酸化物絶縁体層２内に残留する可能性のある任意のシリコン・アイランドを解消するために、酸素注入用量、エネルギー、および温度を調整する。炉のアニール温度およびアニール環境内の酸素の百分率により、環境からウェハ１０内への酸素拡散の速度を決定する。また、これらのパラメータにより、最終厚さおよび酸化物とシリコンの境界面の滑らかさも決定する。
【００４４】
このプロセスは、酸素注入により単結晶シリコン・ウェハ１０内に形成された絶縁体層２をもたらす。埋め込み絶縁体層２の厚さは、酸素注入のエネルギー、用量、または温度を調整することによって増すことができる。また、アニール・ステップは、絶縁体層２の最終形状にも貢献する。
【００４５】
４．産業上の適用可能性
特に、技術が成熟するにつれて、ウェハ全域にまたはウェハのチップ周期性マップに基づく反復パターンでＳＯＩウェハの絶縁体層上に所定のトポグラフィを選択的に生成するプロセスは、いくつかの適用例において非常に有用である可能性がある。本発明は、半導体処理における伝統的な適用例および新しい適用例の両方をサポートすることができる。具体的には、本発明は、ＣＭＯＳ、バイオチップ、その他の半導体デバイスに関する利点を提供することができる。さらに、より具体的には、本発明は、ゲート長のさらなる低減を可能にすることができる。
【００４６】
加えて、ＳＯＩウェハ全域の限界寸法について通常は狭いリソグラフィ・プロセス・ウィンドウを広げることが望ましい。その目標に向けられた既知の手法としては、フォトマスク、フォトレジスト・システム・スイッチ、および精巧で複雑な２次シリコン成長方式の使用の多重再補償（multiple re-compensating）を含む。それぞれの手法にはそれぞれの欠点がある。所与のマスク・セットの場合、リソグラフィその他の物理的および電気的プロセス・ウィンドウは、本発明によるＳＯＩウェハ上の埋め込み絶縁体層の制御および最適化によって広げることができる。本発明は、ＳＯＩウェハのすべてのタイプ、厚さ、直径、およびその他の指定について適合させることができる。
【００４７】
ＳＯＩ構造の上部シリコン層の厚さは、目標となる電気的パフォーマンスによって規定される。上部シリコン層の下にある絶縁体層の厚さは、自由裁量によるものではないが、上部シリコン層の厚さほど重大なものではない。絶縁体層の反射特性を使用すると、リソグラフィ・ツールのレンズの開口数およびシグマを最適化して、フォーカス・ウィンドウをできるだけ広いものに保持することができる。現行の製造プロセスは単にＳＯＩウェハ全域で均一な厚さを目標としているだけである。
【００４８】
また、本発明は、特に微小電子機械（「ＭＥＭＳ：micro-electro-mechanical」）システムにおける光スイッチにも有用である。絶縁体層の湾曲形状により、このスイッチはより多くの光を集めることができ、したがって、スイッチはより高速になる。ＭＥＭＳの製造は、ＳＯＩウェハ内の埋め込み酸化物絶縁体層によって提供される有益な絶縁層分離により、バルク・シリコン・ウェハからＳＯＩウェハに変化している。また、この絶縁体層は、ＭＥＭＳ光スイッチ内のミラーの形成のような適用例において湾曲表面から選択的に恩恵を受けることもできる平らな表面を有する微細構造の形状を形成し確定するために、ウェハの片面からのシリコンのウェット・エッチングとドライ・エッチングのいずれについてもエッチング・ストップとして使用される。
【００４９】
したがって、現在、本発明の必要性が存在する特定の一例は、ＭＥＭＳ光スイッチ内に生成されたミラーを含む。このようなアレイが光ファイバ・スイッチの一部として単結晶ＳＯＩウェハ上に形成されると、各ミラーは５０μｍまたはそれ以上の直径またはエッジを有し、アレイは１０００×１０００にすることができる。光学的帯域幅に関する要求が２００１年の調査により９ヶ月ごとに２倍になると考えられる場合、いかなる信号損失もなく自由な光ビームを完全な状態に保持する必要性は挑戦的なことであり、通常、スイッチの後に高価な増幅方法が必要になる。現在、ＳＯＩウェハ上に形成されたミラーは、上部が実質的に平らであって、それは典型的に望ましいものであり、平らなＢＯＸ絶縁体層上に確定されているので底部は実質的に平らである。
【００５０】
このように平らであることは、方向に関する精度に役に立つものであるが、光ビームが広くなり、確定性が低下することを防止することができない。ミラー内にエッチングするために指定されたＳＯＩのエリアおよびボリュームの下にある埋め込み酸化物分離層の局部的に輪郭形成されたトポグラフィは、同時に、そのエリアの単結晶シリコンそのものも輪郭形成する。このトポグラフィにより、ミラーは、定期的な間隔で弱められた光ビームの焦点を再び合わせるように凹形表面を呈することができる。代わって、このトポグラフィにより、ミラーおよび光学設計者は、凸形表面を呈することによって２通りの方向に光ビームを送り出すことができ、非対称構成でアレイを形成することができる。また、ＢＯＸ絶縁体の層厚さの変動は、様々な長さのビームの形成にも役立つことができる。
【図面の簡単な説明】
【００５１】
【図１】従来のｐウェル・バルクＣＭＯＳプロセスを示す図である。
【図２】従来のメサ分離シリコン・オン・インシュレータＣＭＯＳプロセスを示す図である。
【図３】ＳＩＭＯＸウェハの形成のための従来の装置を示す図である。
【図４】凸形上面を備えた本発明によるＳＯＩウェハの絶縁体層を示す図である。
【図５】凸形領域と実質的に平らな領域とを交互に有する上面を備えた本発明による絶縁体層を示す図である。
【図６】凹形上面を備えた本発明によるＳＯＩウェハの絶縁体層を示す図である。
【図７】凹形領域と実質的に平らな領域とを交互に有する上面を備えた本発明による絶縁体層を示す図である。
【図８】被制御厚さおよび混合プロファイル変動のパターン付きトポグラフィ（上面および底面の両方）を備えた本発明による絶縁体層を示す図である。
【図９】本発明による絶縁体層の所望のトポグラフィを達成するためにウェハの傾斜、回転、および傾斜と回転の両方を行うように構築および構成された酸素注入器を示す図である。
【図１０】本発明によるウェハの傾斜角および回転角をさらに示す図である。
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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