(57)【要約】  ジャイレータ・フィルタなどのトランスコンダクタ回路は、平衡型ＡＢ級トランスコンダクタ、コンデンサ、およびそのトライオード領域で動作するＭＯＳトランジスタによって形成された浮遊ＭＯＳ抵抗の構成を備える。フィルタの同調は、共通供給レール電圧（Ｖｄｄａ）を変化させることによってもたらされる。ＭＯＳ抵抗の抵抗値がトランスコンダクタのトランスコンダクタンス値（−Ｇ）の変化を追従することを可能にするために、回路は条件Ｒ＝１／Ｇを提供する。回路は、ＡＢ級トランスコンダクタの同相電圧（Ｖｃｍ）からオフセットされた電圧（Ｖｃｍ−ΔＶ）を発生させる手段（１０２）を含む。オフセット電圧は、トランスコンダクタンス（−Ｇ）を有するＡＢ級トランスコンダクタ（１０８）とＭＯＳ抵抗をエミュレートするＭＯＳトランジスタ（１１０）のソース−ドレイン経路との並列構成に供給される。この並列構成の電流出力Ｉ＝ΔＶ（Ｇ−１／Ｒ）は積分され、ＭＯＳトランジスタ（１１０）のゲート電極へ制御電圧（ｃｎｔｒｌ）として出力される。ループ作用によって制御電圧が調整され、その結果、Ｒ＝１／Ｇのときに生じるＩ＝０でループは安定し、この制御電圧は浮遊ＭＯＳ抵抗にも供給される。
2007505585.tif 000002
【特許請求の範囲】
【請求項１】
供給レール電圧源、およびソース−ドレイン経路がトランスコンダクタに結合されたＭＯＳトランジスタを含む少なくとも１つのＭＯＳ抵抗に結合された前記トランスコンダクタと、供給電圧レールに結合され、前記ＭＯＳトランジスタのゲート電極に制御電圧を供給する出力を含む抵抗同調手段であって、それによって前記供給レール電圧を変えることによりもたらされる同調によって、前記ＭＯＳ抵抗の抵抗値が前記トランスコンダクタのトランスコンダクタンスの変化を追従する抵抗同調手段とを備えるトランスコンダクタ回路。
【請求項２】
各々が入力および出力を有する第１および第２のシングル・エンド型トランスコンダクタを含む平衡型トランスコンダクタと、ＭＯＳトランジスタをそれぞれ含みそれらのソース−ドレイン経路がそれぞれの第１および第２の入力端子と前記第１および第２のシングル・エンド型トランスコンダクタの前記入力との間に結合されたＭＯＳ抵抗と、前記第１および第２の入力端子と前記シングル・エンド型トランスコンダクタの前記入力との間に結合された差動トランスコンダクタンスと、共通供給レール電圧源と、前記共通供給レール電圧源に結合され、前記ＭＯＳ抵抗の抵抗を同調させるために前記ＭＯＳトランジスタのゲート電極に制御電圧を供給する抵抗同調手段とを備えるトランスコンダクタ回路。
【請求項３】
前記抵抗同調手段が、前記供給レール電圧源に結合された、１つまたは複数の前記トランスコンダクタの同相電圧からオフセットされた電圧を取り出す手段と、前記ＭＯＳトランジスタの各々のゲート電極に印加される制御電圧を前記オフセット電圧から取り出す手段とを含むことを特徴とする、請求項１または２に記載の回路。
【請求項４】
制御電圧を取り出す前記手段が、シングル・エンド型トランスコンダクタと、ＭＯＳ抵抗をエミュレートするＭＯＳトランジスタの前記ソース−ドレイン経路との並列接続を有する制御ループと、同相電圧からオフセットされた電圧を供給する手段に結合された前記制御ループの入力ノードと、前記並列接続の出力ノードに結合された入力および前記ＭＯＳトランジスタの前記ゲート電極に結合された出力を有する積算段とを含むことを特徴とする、請求項３に記載の回路。
【請求項５】
前記オフセット電圧を取り出す前記手段が、前記シングル・エンド型トランスコンダクタ手段の静止電圧よりも低い静止電圧を有するトランスコンダクタを含むことを特徴とする、請求項４に記載の回路。
【請求項６】
前記オフセット電圧を取り出す前記手段が、前記供給レール電圧のほぼ半分の静止入力電圧を発生させる異なる特性を有するＰＭＯＳおよびＮＭＯＳトランジスタを有するトランスコンダクタを含むことを特徴とする、請求項４に記載の回路。
【請求項７】
前記ＭＯＳ抵抗又は各ＭＯＳ抵抗がＮＭＯＳトランジスタを含むことを特徴とする、請求項１から６のいずれか一項に記載の回路。
【請求項８】
それぞれが入力および出力を有する第１および第２のシングル・エンド型トランスコンダクタ手段を含む平衡型トランスコンダクタと、第１および第２のＭＯＳトランジスタをそれぞれ含みそれらのソース−ドレイン経路がそれぞれの第１および第２の入力端子と前記第１および第２のシングル・エンド型トランスコンダクタ手段の前記入力との間に結合された第１および第２のＭＯＳ抵抗と、前記第１および第２の入力端子と前記シングル・エンド型トランスコンダクタ手段の前記入力との間に結合された差動トランスコンダクタンスと、共通供給レール電圧源、前記共通供給レール電圧を調整することによって前記フィルタを同調させる周波数同調手段、ならびに、前記ＭＯＳ抵抗の抵抗を同調させるために前記第１および第２のＭＯＳトランジスタのゲート電極に制御電圧を供給する、前記共通供給レール電圧源に結合された抵抗同調手段とを備えるフィルタ回路。
【請求項９】
請求項１から８のいずれか一項に記載のトランスコンダクタ回路を備える集積回路。
【請求項１０】
請求項１から８のいずれか一項に記載のトランスコンダクタ回路を備える電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスコンダクタ回路における改良およびトランスコンダクタ回路に関連する改良に関する。このような回路は、送受信機などのデバイス内で使用されるジャイレータ・フィルタ、増幅器などにおける用途を有する。
【背景技術】
【０００２】
説明の便宜上、本発明は、ラダー型フィルタなどのフィルタ内のトランスコンダクタ回路の使用を参照して説明される。しかし、他の用途の例も与えられるであろう。
【０００３】
平衡型ＡＢ級トランスコンダクタは、最新の無線送受信機、例えばブルートゥース（Ｂｌｕｅｔｏｏｔｈ）（商標）システムやジグビー（Ｚｉｇｂｅｅ）システムで使用される送受信機用のジャイレータ・チャネル・フィルタにおいて成功裡に使用されてきた。このような平衡型ＡＢ級トランスコンダクタの一例は、米国特許第６６８０６２７Ｂ２号明細書の図１０において開示されており、その図は添付図面の図１を含む。
【０００４】
図示されている平衡型ＡＢ級トランスコンダクタは、第１および第２の入力１０、１５と、第１および第２の出力２０、２５と、各々がトランスコンダクタンス−Ｇを有し、電流をそれぞれ第１および第２の出力２０、２５に供給するように結合された第１および第２のメイン・シングル・エンド型トランスコンダクタ３０、３５とを含む平衡型トランスコンダクタ１００を備える。同相フィードバック相殺回路２００は、平衡型トランスコンダクタ１００の第１および第２の入力１０、１５と第１および第２のメイン・シングル・エンド型トランスコンダクタ３０、３５の入力４０、４５との間に結合されている。
【０００５】
相殺回路２００は、平衡型トランスコンダクタ１００の第１の入力１０と第１のメイン・シングル・エンド型トランスコンダクタ３０の入力４０との間に結合された値Ｒの第１の抵抗５０、および平衡型トランスコンダクタ１００の第２の入力１５と第２のメイン・シングル・エンド型トランスコンダクタ３５の入力４５との間に結合された値Ｒの第２の抵抗５５を備える。相殺回路２００はさらに、各々が−Ｇ／２のトランスコンダクタンスを有する４つのハーフ・サイズ・シングル・エンド型トランスコンダクタ６０、６１、６２、６３を含む。ハーフ・サイズ・シングル・エンド型トランスコンダクタ６０、６１、６２、６３は、半値幅（ｈａｌｆ−ｗｉｄｔｈ）トランジスタを使用し、メイン・シングル・エンド型トランスコンダクタ３０、３５の供給電流の半分を引き込む。
【０００６】
第１のハーフ・サイズ・トランスコンダクタ６０の入力・出力は、平衡型トランスコンダクタ１００の第１の入力１０と、第２のメイン・シングル・エンド型トランスコンダクタ３５の入力４５にそれぞれ結合されている。第２のハーフ・サイズ・トランスコンダクタ６１の入力・出力は、平衡型トランスコンダクタ１００の第１の入力１０と、第１のメイン・シングル・エンド型トランスコンダクタ３０の入力４０にそれぞれ結合されている。第３のハーフ・サイズ・トランスコンダクタ６２の入力・出力は、平衡型トランスコンダクタ１００の第２の入力１５と、第１のメイン・シングル・エンド型トランスコンダクタ３０の入力４０にそれぞれ結合されている。第４のハーフ・サイズ・トランスコンダクタ６３の入力・出力は、平衡型トランスコンダクタ１００の第２の入力１５と、第２のメイン・シングル・エンド型トランスコンダクタ３５の入力４５にそれぞれ結合されている。
【０００７】
第１および第２の抵抗５０、５５の値Ｒとトランスコンダクタンス−Ｇは、式Ｒ＝１／Ｇによって関係付けられる。通常の場合、相殺回路２００のトランスコンダクタンス値は、−Ｇ’／２として表されることができ、Ｒの値はＲ＝１／Ｇ’だけ与えられる。
【０００８】
図示された回路の動作を理解する便宜上、シングル・エンド型トランスコンダクタを構成しているＰＭＯＳおよびＮＭＯＳトランジスタは、同一の特性を有するものと見なされるであろう。
【０００９】
平衡型トランスコンダクタ１００の動作は以下の通りである。まず、入力信号電圧がＶｉｎ＋＝Ｖｉｎ−＝Ｖｄｄａ／２である静止動作条件（ｑｕｉｅｓｃｅｎｔ  ｃｏｎｄｉｔｉｏｎｓ）の下にある平衡型トランスコンダクタ１００を考える。但し、Ｖｄｄａは、共通供給レール電圧である。ハーフ・サイズ・トランスコンダクタ６０、６１、６２、６３の同相フィードバックＭＯＳトランジスタの各々の電流はＪ／２であり、フィードバック電流はｉｆ＋＝ｉｆ−＝０である。第１および第２の抵抗５０、５５には電流が流れないので、第１および第２のメイン・シングル・エンド型トランスコンダクタ３０、３５の入力４０、４５に印加される電圧もＶｄｄａ／２であり、平衡型トランスコンダクタ１００の出力２０、２５の電流はゼロである。
【００１０】
次に、純粋な差動入力信号電圧ｖｄｍ、すなわち入力電圧がＶｉｎ＋＝Ｖｄｄａ／２＋Ｖｄｍ／２、およびｖｉｎ−＝Ｖｄｄａ／２−Ｖｄｍ／２である差動入力信号電圧を有する平衡型トランスコンダクタ１００を考える。ハーフ・サイズ・トランスコンダクタ６０、６１がハーフ・サイズ・トランスコンダクタ６２、６３によって生成される電流と等しく、かつ反対の電流を生成するので、フィードバック電流はこの場合もｉｆ＋＝ｉｆ−＝０となる。第１および第２の抵抗５０、５５は電圧降下を発生させず、そのため、入力電圧Ｖｉｎ＋およびＶｉｎ−が第１および第２のメイン・シングル・エンド型トランスコンダクタ３０、３５の入力４０、４５それぞれに直接印加され、平衡型トランスコンダクタ出力２０、２５でＶｄｍ．Ｇ／２の電流が流れる。
【００１１】
次に、純粋な同相入力信号電圧Ｖｃｍ、すなわち入力電圧がＶｉｎ＋＝Ｖｉｎ−＝Ｖｄｄａ／２＋Ｖｃｍである同相入力信号電圧を有する平衡型トランスコンダクタ１００を考える。ここでは、フィードバック電流がｉｆ＋＝ｉｆ−＝Ｖｃｍ．Ｇであり、それらは、第１および第２の抵抗５０、５５で、Ｖｉｎ＋およびＶｉｎ−から減じたものであるＶｃｍの電圧降下を生じさせ、その結果、第１および第２のメイン・トランスコンダクタ３０、３５の入力４０、４５の電圧がＶｄｄａ／２となり、平衡型トランスコンダクタ１００の出力２０、２５の電流がゼロとなる。
【００１２】
抵抗５０、５５は浮遊抵抗と呼ばれ、同相除去を生じさせるためにこれらのトランスコンダクタの同相フィードバック段において必要である。浮遊抵抗はフィルタ・コンポーネントとして（例えばラダー型能動フィルタの終端として）しばしば必要とされ、通常、等価の接地された抵抗をエミュレートするようにトランスコンダクタ対を使用することによってこれが達成される。しかし、この手法は電力を消費し、実際の抵抗を使用することが好ましい。実際のフィルタ・コンポーネントとして使用される、または同相除去回路において使用されるいずれの場合にも、抵抗のコンダクタンス値は、プロセスの拡大や温度の変化にかかわらず、フィルタのトランスコンダクタンス値を密接に追従しなければならない。同様の考えは増幅器などの他の用途にもあてはまる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、トランスコンダクタ回路の浮遊抵抗が回路のトランスコンダクタンス値を密接に追従することを可能にすることである。
【課題を解決するための手段】
【００１４】
本発明の一態様によれば、供給レール電圧源、およびソース−ドレイン経路がトランスコンダクタに結合されたＭＯＳトランジスタを含む少なくとも１つのＭＯＳ抵抗に結合されたトランスコンダクタと、供給電圧レールに結合され、ＭＯＳトランジスタのゲート電極に制御電圧を供給する出力を有する抵抗同調手段であって、それによって供給レール電圧を変えることによりもたらされる同調によって、ＭＯＳ抵抗の抵抗値がトランスコンダクタのトランスコンダクタンスの変化を追従する抵抗同調手段とを備えるトランスコンダクタ回路が提供される。
【００１５】
本発明のこの第１の態様は、各々が入力および出力を有する第１および第２のシングル・エンド型トランスコンダクタ含む平衡型トランスコンダクタと、ＭＯＳトランジスタをそれぞれ含みそれらのソース−ドレイン経路がそれぞれの第１および第２の入力端子と第１および第２のシングル・エンド型トランスコンダクタの入力との間に結合されたＭＯＳ抵抗と、第１および第２の入力端子とシングル・エンド型トランスコンダクタの入力との間に結合された差動トランスコンダクタンスと、共通供給レール電圧源と、共通供給レール電圧源に結合され、ＭＯＳ抵抗の抵抗を同調させるためにＭＯＳトランジスタのゲート電極に制御電圧を供給する抵抗同調手段とを備えるトランスコンダクタ回路も提供する。
【００１６】
本発明の第２の態様によれば、それぞれが入力および出力を有する第１および第２のシングル・エンド型トランスコンダクタ手段（３０、３５）を含む平衡型トランスコンダクタと、第１および第２のＭＯＳトランジスタをそれぞれ含みそれらのソース−ドレイン経路がそれぞれの第１および第２の入力端子と第１および第２のシングル・エンド型トランスコンダクタ手段の入力との間に結合された第１および第２のＭＯＳ抵抗と、第１および第２の入力端子とシングル・エンド型トランスコンダクタ手段の入力との間に結合された差動トランスコンダクタンスと、共通供給レール電圧源、共通供給レール電圧を調整することによってフィルタを同調させる周波数同調手段、ならびに、ＭＯＳ抵抗の抵抗を同調させるために第１および第２のＭＯＳトランジスタのゲート電極に制御電圧を供給する、共通供給レール電圧源に結合された抵抗同調手段とを備えるフィルタ回路が提供される。
【００１７】
本発明は、第１および第２のＭＯＳトランジスタによって形成された浮遊抵抗のコンダクタンス値が、ジャイレータ・フィルタで使用されるＡＢ級トランスコンダクタのトランスコンダクタンス値の同調と同時に同調されるのを可能にする。ジャイレータ・フィルタでは、基準フィルタを基準周波数に同調させることによって、正確なフィルタ応答が自動的に達成され、正確なフィルタ応答は、ＡＢ級トランスコンダクタを使用するジャイレータ・フィルタを用いて共通供給レール電圧を調整してトランスコンダクタンス値に同調させることによって達成されることができる。このような構成では、トランスコンダクタンス値が調整されて、プロセス精度を補償し、動作中の温度の影響および経時変化（ａｇｉｎｇ  ｅｆｆｅｃｔ）を補償する。
【００１８】
本発明の一実施形態では、抵抗同調手段は、共通供給レール電圧に結合された、シングル・エンド型トランスコンダクタ手段の同相電圧からオフセットされた電圧を取り出す手段と、第１および第２のＭＯＳトランジスタのゲート電極に印加される制御電圧を前記オフセット電圧から取り出す手段とを含む。
【００１９】
制御電圧を取り出す手段は、第３のシングル・エンド型トランスコンダクタ手段と第３のＭＯＳトランジスタのソース−ドレイン経路との並列接続を有する制御ループと、並列接続の出力に結合された入力および第３のＭＯＳトランジスタのゲート電極に結合された出力を有する積分段とを備えることができる。
【００２０】
増幅手段、例えばインバータは、積分段の出力を第３のＭＯＳトランジスタのゲート電極に結合できる。
【００２１】
オフセット電圧を取り出す手段は、第１および第２のシングル・エンド型トランスコンダクタ手段の静止電圧に対して低い静止電圧を有する第４のトランスコンダクタを含むことができる。これは、異なる特性を有するＰＭＯＳおよびＮＭＯＳトランジスタを使用して静止入力電圧≠Ｖｄｄａ／２を発生させることによって達成されることができる。
【００２２】
本発明はさらに、本発明に従って作製されたトランスコンダクタ回路を含む集積回路、および本発明に従って作製されたトランスコンダクタ回路を含む電子デバイスに関する。
【００２３】
次に、添付の図面を参照して、例として本発明を説明する。
【発明を実施するための最良の形態】
【００２４】
図面では、同じ参照番号が対応する特徴を示すために使用されている。
【００２５】
図２を参照すると、シングル・エンド型トランスコンダクタは、接合部７４で各ドレイン電極が共に接続されているＰＭＯＳトランジスタ７０およびＮＭＯＳトランジスタ７２を備える。共通供給レール電圧線Ｖｄｄａは、トランジスタ７０のソース電極に接続され、Ｖｓｓ供給線は、トランジスタ７２のソース電極に接続されている。トランジスタ７０、７２のゲート電極は、共通入力端子７６に接続されている。出力端子７８は、接合部７４へ接続されている。図示されたトランスコンダクタは、トランスコンダクタンス−Ｇ、および出力端子７８に電流が流れない静止入力電圧Ｖｃｍを有する。トランスコンダクタンスおよび静止電圧は、サイズ設定、すなわち幅（Ｗ）と長さ（Ｌ）の割合（Ｗ／Ｌ）およびＶｄｄａの値によって決められる。
【００２６】
入力端子および出力端子７６、７８が破線８０で示すように相互接続されるとすると、その場合には、トランジスタ７０、７２は接続されたダイオードであり、供給線ＶｄｄａとＶｓｓの間の静止入力電圧Ｖｃｍと直列に接続された、１／Ｇに等しい値Ｒを有する抵抗と等価である。
【００２７】
図３を参照すると、図示された平衡型トランスコンダクタは、抵抗５０、５５（図１）が存在しないという違い以外は図１と類似している。簡潔さのために、図３は詳述されない。平衡型トランスコンダクタは、Ｇ／２の差動トランスコンダクタンスを有する。
【００２８】
図４を参照すると、同相除去を有する図示された平衡型トランスコンダクタは、抵抗５０、５５が、ソース−ドレイン経路がそれぞれ端子１０、４０と１５、４５との間に接続されたＮＭＯＳトランジスタ８４、８６として実施されているという点を除いて図１と同一である。制御電圧ｃｎｔｒｌは、トランジスタ８４、８６のゲート電極に供給されて抵抗値を同調させるために使用され、トランジスタ８４、８６はそれらのトライオード（ｔｒｉｏｄｅ）領域において動作している。ＮＭＯＳトランジスタ８４、８６の抵抗ＲがＲ＝１／Ｇだけ与えられる場合に同相除去は最高となり、それはそれらのゲート電極の電圧ｃｎｔｒｌを同調させることによって達成されることが可能である。簡潔さのために、図４は詳述されない。同相除去を有する平衡型トランスコンダクタは、フィルタのインタフェースで使用されることができる。
【００２９】
図５は、それぞれの出力がその入力に接続されて抵抗を形成する平衡型トランスコンダクタＢＴ２を示している。容量値Ｃ／２を有するコンデンサ８２は、平衡型トランスコンダクタＢＴ２の各入力の間に結合されている。図示された回路の時定数はＧ.Ｃである。
【００３０】
図６は、Ｃ／２の値を有するコンデンサ８２と、同調電圧ｃｎｔｒｌが印加されるゲート電極を有するＮＭＯＳトランジスタから成るＭＯＳ抵抗とを含む時定数回路を示している。ＭＯＳ抵抗がＲ＝１／Ｇに同調される場合、ＭＯＳ抵抗は図５の構成における時定数と同じ時定数を生じさせる。
【００３１】
図７は、ＮＭＯＳトランジスタ８４、８６（以下「（複数の）ＭＯＳ抵抗」と称する）のコンダクタンスによって形成されるトランスコンダクタンス値および抵抗値が同時に同調されるのを可能にするマスタスレーブ回路を示している。図面では、原型のインダクタンスがコンデンサおよびジャイレータによってモデル化されたラダー型能動フィルタとして示されているフィルタ８８は、共通供給レール電圧Ｖｄｄａによって同調される。概略として、このフィルタ８８は、平衡型ＡＢ級トランスコンダクタ、コンデンサ、およびＭＯＳ抵抗の構成を含む。フィルタ８８への入力は、シャント負荷抵抗Ｒ１がその出力に結合されたシングル・エンド型トランスコンダクタから成る前置増幅器ＰＲＡを含む。シングル・エンド型トランスコンダクタおよびシャント負荷抵抗Ｒ２から成る後置増幅器ＰＯＡは、フィルタ８８の出力段を構成する。抵抗Ｒ１およびＲ２は、同相抵抗を含むことができる。また、フィルタおよび負荷抵抗はＭＯＳ抵抗を含むこともできる。電圧Ｖｄｄａは、フィルタ８８と同じトランスコンダクタおよびコンデンサを使用する基本（ｐｒｉｍｉｔｉｖｅ）フィルタ（または発振器）装置（ａｒｒａｎｇｅｍｅｎｔ）９０を含む同調装置から取り出される。装置９０は、電圧供給線Ｖｄｄに結合され、基準クロック用の入力９２と、電圧Ｖｄｄａ用の出力９４と、共通供給レール電圧Ｖｄｄａの調整によって基準クロックの周波数へ同調させる手段とを有する。出力９４の電圧Ｖｄｄａは、フィルタ８８用、およびＭＯＳ抵抗同調ブロック９６用の正供給電圧としても使用される。ＭＯＳ抵抗同調ブロック９６は、フィルタ８８で使用されるものと同じトランスコンダクタおよびＭＯＳ抵抗、またはそれらの拡大・縮小されたバージョンを含む。動作中、周波数同調ブロック９０は、電圧Ｖｄｄａを調整することによってフィルタ応答を同調させ、電圧Ｖｄｄａは、制御電圧ｃｎｔｒｌによってフィルタのＭＯＳ抵抗および増幅器のＭＯＳ抵抗を同時に同調させるＭＯＳ抵抗同調ブロック９６へ供給される。このようにして、制御電圧ｃｎｔｒｌは、電圧Ｖｄｄａを使用してフィルタ８８の同調の変化を追従することができる。
【００３２】
図８は、同調条件Ｒ＝１／Ｇを生じさせるＭＯＳ抵抗同調ブロック９６の一実施形態を示している。ブロック９６はシングル・エンド型トランスコンダクタ１０２を含み、シングル・エンド型トランスコンダクタ１０２の出力１０３はその入力１０４へ戻って接続されている。図２に示すように実施することができるトランスコンダクタ１０２は、電圧Ｖｄｄａによって電力供給され、そのＰＭＯＳおよびＮＭＯＳトランジスタの適当なサイズ設定によりメイン・トランスコンダクタ（Ｖｃｍ）の静止入力電圧よりも低くされた静止入力電圧（Ｖｃｍ−ΔＶ）を有する。また、出力１０３は、トランスコンダクタンス−Ｇを有するトランスコンダクタ１０８と、トライオード領域において動作し、ＭＯＳ抵抗をエミュレートするＮＭＯＳトランジスタ１１０のソース−ドレイン経路との並列構成の入力ノード１０６にも接続されている。並列配置の出力ノード１１２は、ミラー積分器および反転増幅器１２０として実施される非反転積分段１１４に結合されている。ミラー積分器は、トランスコンダクタンス−Ｇを有するトランスコンダクタ１１６を含む。トランスコンダクタ１１６は、供給レールＶｄｄａに接続され、フィードバック・コンデンサ１１８を有する。反転増幅器１２０は、トランスコンダクタ１１６の出力に結合されている。積分段１１４からの出力は、線１２２によってＮＭＯＳトランジスタ１１０のゲート電極と、フィルタ８８の抵抗同調制御信号入力８９（図７）に結合された出力端子１２４とに結合された制御電圧ｃｎｔｒｌを含む。入力８９はＭＯＳ抵抗８４、８６（図４）のゲート電極、または図６などの他の用途で使用されるＭＯＳ抵抗もしくは図７で示した前置増幅器および後置増幅器負荷Ｒ１、Ｒ２のＭＯＳ抵抗のゲート電極に結合される。
【００３３】
前述のように、トランスコンダクタ１０２は、図２に示したシングル・エンド型トランスコンダクタに類似しているが、（Ｗ／Ｌ）Ｎを増加させ（Ｗ／Ｌ）Ｐを減少させることによりＮＭＯＳおよびＰＭＯＳトランジスタのサイズを変えることによって、その静止電圧はオフセット、例えばトランスコンダクタ１０８の静止電圧と比較して低くされる。知られているある半導体プロセスにおける一例として、通常のトランスコンダクタが（Ｗ／Ｌ）Ｎ＝６.１８／１１.６および（Ｗ／Ｌ）Ｐ＝１２.２８／５.８を使用し、Ｖｃｍ＝０．５３１Ｖの公称静止電圧を発生させたのに対して、トランスコンダクタ１０２の場合、（Ｗ／Ｌ）Ｎは係数１．４だけ増加し、（Ｗ／Ｐ）Ｐは同じ係数だけ減少し、オフセット電圧Ｖｃｍ−ΔＶ＝０．５１４Ｖ（したがってΔＶ＝１７ｍＶ）を発生させた。オフセット電圧（Ｖｃｍ−ΔＶ）は、トランスコンダクタ１０８、およびＭＯＳトランジスタ１１０のソースに接続される。トランスコンダクタ１０８の場合、オフセット電圧はトランスコンダクタ１０８を不均衡にし、ΔＶ.Ｇの電流がトランスコンダクタ１０８の出力からミラー積分器１１４の入力に流れる。積分器１１４は高いＤＣ電圧利得を有するので、結果としてＭＯＳ抵抗１１０に印加されるオフセット電圧が−ΔＶ／Ｒの電流を生じさせる。これは、積分器１１４へと流れるＩ＝ΔＶ（Ｇ−１／Ｒ）の正味電流を生じさせ、この正味電流は、積分器にその出力電圧を上昇（ｒａｍｐ−ｕｐ）させる。この出力電圧は、単純な論理インバータであり得るインバータ１１６によって増幅され、電圧ｃｎｔｒｌが生成され、ＭＯＳ抵抗１１０のゲート電極へ戻って接続される。このループは、Ｒ＝１／Ｇのときに生じるＩ＝０で安定する。
【００３４】
ｃｎｔｒｌ電圧は、平衡構成において同じ平均電圧Ｖｃｍを経験し、したがって制御ループ内のＭＯＳ抵抗１１０と同じ値または拡大・縮小された値を有する、フィルタのＭＯＳ抵抗のゲートに端子１２４を通って印加される。このようにして、トランスコンダクタンスＧの同調によってフィルタ応答を安定させるのに必要な共通供給レール電圧Ｖｄｄａのいかなる変化も、ｃｎｔｒｌを調整してＩ＝０を維持し、したがってＲ＝１／Ｇとするループ作用によって補償される。積分器１１４および増幅器１２０の高い電圧利得は、ノード１１２へのわずかな妨害で、線１２２の同調電圧ｃｎｔｒｌを発展させることができる、すなわちノード１１２の電圧がＶｃｍに近づく。
【００３５】
ΔＶの大きさはそれほど重要ではない。ΔＶは、トランスコンダクタ１０８およびＭＯＳ抵抗１１０の両方に印加されるので、その大きさはＩ＝０の条件に影響しない。ΔＶは共通供給レール電圧Ｖｄｄａと共に変化することになるが、ループは安定しており、これも問題ではない。しかし、ΔＶの値は、ノイズの問題を起こすほど低すぎたり、安定性の問題を生じさせるほど高くあるべきではない。
【００３６】
上述のトランスコンダクタ設計およびサイズを用い、Ｖｄｄ＝１．８Ｖの外部供給および固定アナログ共通供給レール電圧Ｖｄｄａ＝１．１３８Ｖから動作するＷ／Ｌ=２／７．３のＮＭＯＳ抵抗１１０を使用する現代の半導体プロセスでシミュレーションされた制御ループの結果が、下記の表に示されている。極端のプロセスおよび温度の全範囲にわたり、Ｇはほぼ７５％変動するが、ＭＯＳ抵抗（１／Ｒ）のコンダクタンスはトランスコンダクタンスＧを１％の範囲内で追従することが分かる。
【表１】
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【００３７】
平衡型トランスコンダクタを含む電子デバイスの一例が、無線受信機１３０のブロック略図を示す図１０に示されている。無線受信機１３０は、アンテナ１３４から信号を受信するように結合された入力１３２を有する。受信された信号は、アンテナ・フィルタ１３６によってフィルタリングされ、次いで低ノイズ増幅器（ＬＮＡ）１３８において増幅され、その後ミキサー１４０で周波数ダウン変換されて同相および直角位相のＩＦ信号IおよびＱを生成する。I信号およびＱ信号は、電子フィルタ１４２によってフィルタリングされ、次いでアナログ／デジタル・コンバータ（ＡＤＣ）１４４でデジタル化され、その後デジタル信号処理装置（ＤＳＰ）１４６において復調され、そのデジタル信号処理装置（ＤＳＰ）１４６が出力１４８で被復調信号を出力する。
【００３８】
図面では、さまざまな制御回路内のシングル・エンド型トランスコンダクタが示されたが、平衡型トランスコンダクタも使用され得ることが理解されるべきである。
【００３９】
本明細書および特許請求の範囲では、要素に先行する語「ａ」または「ａｎ」は、複数のそのような要素の存在を除外しない。さらに、語「ｃｏｍｐｒｉｓｉｎｇ」は、記載された要素とは別の要素またはステップの存在を除外しない。
【００４０】
本開示を読むことにより、他の変更も当業者には明らかとなろう。そのような変更形態は、設計、製造、ならびにトランスコンダクタ回路およびそれらの構成部品の使用においてすでに知られている他の特徴を含んでもよく、本明細書ですでに述べた特徴の代わりにまたはそれに加えて使用されることができる。
【図面の簡単な説明】
【００４１】
【図１】米国特許第６６８０６２７Ｂ２号明細書の図１０において開示された平衡型トランスコンダクタのブロック略図である。
【図２】シングル・エンド型トランスコンダクタの回路図である。
【図３】平衡型トランスコンダクタのブロック略図である。
【図４】同相除去（ｃｍｒ）を有する平衡型トランスコンダクタのブロック略図である。
【図５】並列なキャパシタンスおよび抵抗を得るための平衡型トランスコンダクタ構成のブロック略図である。
【図６】並列なキャパシタンスおよび抵抗を示す、抵抗が浮遊ＭＯＳ抵抗を含んでいる図である。
【図７】トランスコンダクタンス同調構成のブロック略図である。
【図８】抵抗同調回路のブロック略図である。
【図９】シングル・エンド型トランスコンダクタおよびＭＯＳ抵抗を含む増幅器のブロック略図である。
【図１０】本発明に従って作製されたジャイレータ・フィルタを含む無線受信機のブロック略図である。
【符号の説明】
【００４２】
１０、１５、４０、４５  端子
３０、３５  メイン・シングル・エンド型トランスコンダクタ
１０  第１の入力
１５  第２の入力
２０  第１の出力
２５  第２の出力
６０、６１、６２、６３  ハーフ・サイズ・シングル・エンド型トランスコンダクタ
７０  ＰＭＯＳトランジスタ
７２  ＮＭＯＳトランジスタ
７４  接合部
７６  共通入力端子
７８  出力端子
８４、８６  ＮＭＯＳトランジスタ
８８  フィルタ
９０  フィルタ装置
９６  ＭＯＳ抵抗同調ブロック
１０２  シングル・エンド型トランスコンダクタ
１０８  トランスコンダクタ
１１４  非反転積分段
１１６  トランスコンダクタ
１１８  フィードバック・コンデンサ
１２０  ミラー積分器および反転増幅器
１３０  無線受信機
１３４  アンテナ
１３６  アンテナ・フィルタ
１３８  低ノイズ増幅器
１４０  ミキサー
１４２  電子フィルタ
１４４  アナログ／デジタル・コンバータ
１４６  デジタル信号処理装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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