(57)【要約】  負の信号スイングを有する入力信号（ｓ（ｔ））を受け取るための信号入力端（１）に接続可能なレベル・シフタ（１５）を備える装置（１０）。レベル・シフタ（１５）は、正の信号スイングを有する出力信号（ｒ（ｔ））を提供するために、入力信号（ｓ（ｔ））のＤＣシフトを提供する。レベル・シフタ（１５）は、第１の入力端（１１）、第２の入力端（１２）、および出力端（１３）を有する増幅器（１７）を備える。第１のコンデンサ（Ｃ１）、第２のコンデンサ（Ｃ２）、基準電圧源（１６）、およびスイッチとして働くトランジスタ（１４；７４）は以下のように回路網に構成されている。すなわち、第１のコンデンサ（Ｃ１）が信号入力端（１）と第１の入力端（１１）との間に配置され、第２のコンデンサ（Ｃ２）が出力端（１３）と第１の入力端（１１）との間のフィードバック・ループ（１８）中に配置され、基準電圧源（１６）が第２の入力端（１２）に接続されている。トランジスタ（１４）は、第２のコンデンサ（Ｃ２）を橋絡する枝路（１９）中に配置され、それによって、レベル・シフタ（１５）が時々リセットされることを可能にするために、制御信号（ＣＮＴＲＬ）がトランジスタ（１４）のゲート（１４．１）に印加可能になっている。
2007531342.tif 000002
【特許請求の範囲】
【請求項１】
信号入力端に接続可能な負の信号スイングを有する入力信号を受け取るためのレベル・シフタを備える装置であって、前記レベル・シフタが、正の信号スイングを有する出力信号を提供するために前記入力信号のＤＣシフトをもたらし、前記レベル・シフタが、第１の入力端と、第２の入力端と、出力端と、第１のコンデンサと、第２のコンデンサと、基準電圧源と、スイッチとして働くトランジスタとを有する増幅器を備え、前記第１のコンデンサが前記信号入力端と前記第１の入力端との間に配置され、前記第２のコンデンサが前記出力端と前記第１の入力端との間のフィードバック・ループ中に配置され、前記基準電圧源が前記第２の入力端に接続可能であり、前記トランジスタが前記第２のコンデンサを橋絡する枝路中に配置され、前記レベル・シフタが時々リセットされることを可能にするために、制御信号が前記トランジスタのゲートに印加可能である装置。
【請求項２】
前記増幅器の前記利得が、前記諸コンデンサの実効キャパシタンスを変更することにより調整可能である請求項１に記載の装置。
【請求項３】
前記第２のコンデンサを橋絡する枝路が提供され、前記枝路がスイッチ直列のコンデンサを備え、それによって、スイッチを開くか閉じるかすることにより前記実効キャパシタンスを変更することができる請求項２に記載の装置。
【請求項４】
前記出力端に接続可能な、前記出力端の電圧レベルを決定するためのアナログ・ディジタル変換器と、前記アナログ・ディジタル変換器からディジタル情報を受け取るためのコントローラとを備え、前記ディジタル情報が前記電圧レベルを表し、前記コントローラが前記実効キャパシタンスを調整するための信号を供給する請求項２または３に記載の装置。
【請求項５】
基準電圧源として働くディジタル・アナログ変換器を備え、前記ディジタル・アナログ変換器が好ましくはコントローラからディジタル信号を受け取る請求項１、２または３に記載の装置。
【請求項６】
複数のトランジスタ、複数の抵抗、および１つの基準電流源を有する回路網を備えたバイアス電流源を備える請求項１、２または３に記載の装置。
【請求項７】
前記複数のトランジスタの１つが、その他のトランジスタのうちの１つに対して、前記入力信号が０Ｖ未満に降下した場合に供給電圧より高い如何なる電圧も吸収するように配置されたカスコード・トランジスタである請求項６に記載の装置。
【請求項８】
前記信号入力端における負電圧のスイングを扱うようになされたＥＳＤ保護手段をさらに備える前記請求項の一項に記載の装置。
【請求項９】
前記ＥＳＤ保護手段が、第１のダイオード、第２のダイオード、および第３のダイオードを備え、前記第１のダイオードが前記信号入力端と供給ノードとの間にあり、前記第２のダイオードが前記供給ノードと基板との間にあり、前記第３のダイオードが前記供給ノードと前記基板との間にある請求項８に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負電圧のスイングに対して保護を有する入力段に関する。とりわけ、本発明はＣＭＯＳの入力段とそれらの保護に関する。
【背景技術】
【０００２】
最新の相補型金属酸化膜半導体集積回路（CMOS IC）製造技術はクリティカルな幾何寸法とともに縮小しているが、個々のトランジスタの両端間の最大許容電圧スイング、および最大許容供給電圧は急速に低下している。一方、ＣＭＯＳデバイスの入力ポートの信号スイングは、これらの電圧許容限度を超える可能性がある。さらに問題なのは、負電圧のスイングを有する入力信号が発生するかも知れない用途が存在することである。
【０００３】
図１に示されるように、入力端子領域１の電圧を、ＣＭＯＳデバイスのコア６のＶＤＤ電圧領域のうちのより低いレベルへとシフトさせるために、ＣＭＯＳデバイスは一般に何らかのレベル・シフタ５を備える。しかし、そのようなレベル・シフタ５は負電圧のスイングを有する入力信号を扱うには適していない。
【０００４】
電圧ピークによって回路が損傷を受けないことを保証するために、CMOS ICは静電放電（ＥＳＤ）に対して保護されなければならない。通常、図１に示されるように、ダイオード２および３などのＥＳＤ（ＥＳＤ）保護素子が、回路の入力端子領域１および電圧供給端子ＶＤＤとアースＧＮＤとの間に設けられる。非常に敏感なレベル・シフタ５が放電事象に曝される場合に破壊されるのを防ぐために、ＥＳＤ保護が使用される。この破壊は、例えば人がチップのピンに触れることにより回路に電圧ピークを誘起する場合に起こりかねないものである。負電圧が入力端子領域１に印加されると、ダイオード３が導通状態になり、入力信号をクリップすることになるので、そのようなＥＳＤ保護方式はうまく機能しない。
【０００５】
正の信号スイングを有する入力信号を扱うＣＭＯＳデバイスのためのＥＳＤ保護およびレベル・シフティングに関するより詳細が、２００２年２月６日出願の「INPUT STAGE RESISTANT AGAINST High VOLTAGE SWINGS」という名称の同時係属の特許出願で扱われている。この同時係属出願には、出願番号EP02002681.1が割り当てられた。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の一目的は、負電圧のスイングを扱うことができる入力段を提供することであり、また、これらの入力段をベースとする装置を提供することである。  
本発明の他の目的は、負電圧のスイングを扱うことができ、ＥＳＤ事象に耐える入力段を提供し、それらをベースとする装置を提供することである。
【課題を解決するための手段】
【０００７】
これらおよび他の目的は、請求項１に記載の装置回路によって達成される。さらに有利な実装形態が、請求項２〜９で特許請求されている。  
本発明によれば、製造技術コストが低減される上、より複雑でないシステム設計の回路を実現することが可能になる。  
本発明のより完全な説明、ならびに更なる目的および利点については、以下の説明を添付図面と共に参照されたい。
【発明を実施するための最良の形態】
【０００８】
本発明の第１の実施形態が、図２に示されている。この図では、本発明による入力段１０が示されている。入力段１０は、信号入力端１に接続可能なレベル・シフタ１５を備える。入力段１０は、負の信号スイングを有する入力信号ｓ（ｔ）を受け取る。本明細書においてコアと呼ばれる後段の回路は負の信号を扱うことが全くできないので、レベル・シフタ１５は正の信号スイングのみを有する出力信号ｒ（ｔ）を提供するために、前記入力信号ｓ（ｔ）のＤＣシフトを提供する。図２に示されるように、レベル・シフタ１５は第１の入力端１１、第２の入力端１２、および出力端１３を有する増幅器１７を備える。増幅器１７は、第１のコンデンサＣ１、第２のコンデンサＣ２、およびスイッチとして働くトランジスタ１４を備える回路網の一部である。トランジスタ１４は、ｎチャネルＭＯＳトランジスタであることが好ましい。第１のコンデンサＣ１は、信号入力端１と増幅器の第１の入力端１１との間に配置される。第２のコンデンサＣ２は、出力端１３と第１の入力端１１との間のフィードバック・ループ１８中に配置される。増幅器の第２の入力端１２に基準電圧Ｖｒｅｆを印加する基準電圧源１６が、存在する。
【０００９】
トランジスタ１４が、第２のコンデンサＣ２を橋絡する枝路１９中に配置される。トランジスタ１４のゲート１４．１にハイ・レベルの制御信号ＣＮＴＲＬを印加するとき、レベル・シフタ１５は初期化されるかリセットされるかする。リセットは、一般に、入力信号ｓ（ｔ）が入力端１に印加される前に、毎回行われる。
【００１０】
スイッチ１４．１が閉じられている場合は常に、増幅器１７が基準電圧１６の利得１の電圧フォロアとして動作するので、出力端１３および入力端１１はＶｒｅｆに近い電圧に設定される。したがって、コンデンサＣ１がＶｒｅｆ−ｓ（ｔ）に充電され、入力のＤＣレベル・シフトが達成される。スイッチ１４．１が開かれるとすぐに、増幅器１７はＣ１およびＣ２とともに−Ｃ１／Ｃ２の利得を有する反転増幅器として動作する。
【００１１】
使用者は、例えば、制御信号ＣＮＴＲＬをハイに設定し、入力信号ｓ（ｔ）が印加される直前の時間ｔ０でそれを解放してもよい。ｔ０の後、出力信号ｒ（ｔ）は式（１）で与えられる。
【数１】
2007531342.tif 000003
【００１２】
この式（１）は、入力段１０によって提供されたＤＣシフトが基準電圧ＶｒｅｆならびにＣ１とＣ２の比によって決定され得ることを示している。このことは、どんな入力電圧スイングにも対応できる任意の自由を与える。制御信号ＣＮＴＲＬは、コンデンサＣ１の電位の放電を補償するために、時々、あるいは必要な場合はいつでもアクティブにされる。この放電は、不可避なリーク電流によって起きる。
【００１３】
ディープ・サブミクロン・プロセスを用いて作成されたデバイスについては、デバイスのトランジスタのどれも端子間が破壊的な電圧に曝されないことが重要である。本発明によれば、高電圧は、コンデンサＣ１にのみ伝えられる。コンデンサＣ１は、高電圧に耐えることができる、金属相互接続サンドイッチ構造またはフリンジ容量のような利用可能な層で構成されるべきである。
【００１４】
図３は、一定の基準電圧Ｖｒｅｆ＝１Ｖならびに０Ｖと−４Ｖとの間のスイングを有する入力端１における正弦波ｓ（ｔ）の一例を示す。増幅器１７は、０．５の利得を有する。時間ｔ＝ｔ０で、制御信号ＣＮＴＲＬが解放される。信号のｓ（ｔ）が入力端１に印加される直前に、この信号が解放される。正弦波ｓ（ｔ）は、０Ｖと−４Ｖとの間で発振を開始する。本発明によれば、出力信号ｒ（ｔ）はＤＣシフトされている。この例では、出力信号ｒ（ｔ）は＋１Ｖの周囲で発振し、１Ｖの振幅を有する。出力信号ｒ（ｔ）は、負電圧領域に入らない。
【００１５】
デバイス１０は、電流の必要に応じてＤＣシフトの調整が可能になるように、付加的なコンデンサとスイッチとを追加することにより変更され得る。さらなる詳細は、別の実施形態に関連して与えられることになる。
【００１６】
本発明による別の実施形態が、図４に示されている。レベル・シフタ１０または本発明による別のレベル・シフタならびにバイアス電流源２１を備える装置２０が図４に示されている。電流源２１は、複数のＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、抵抗Ｒ１およびＲ２、ならびに基準電流源２２を有する回路網を備える。電流源２１は、供給電圧ノード２３に接続されたトランジスタＰ１およびＰ２を備えるカレント・ミラーで構成されている。供給電圧Vsupplyがこのノード２３に印加される。前述のように、ディープ・サブミクロン製造プロセスでは、個々のトランジスタの端子間の電圧は、一般にVsupplyに近い電圧である最大指定電圧Ｖｍａｘを超えてはならない。これは、トランジスタＰ２のソースが入力ノードＩＮに直接接続されると、トランジスタＰ２は許容動作範囲を超えてバイアスされる筈であることを意味することになる。トランジスタＰ２の破壊を防ぐために、ノードＩＮの入力信号ｓ（ｔ）が、０Ｖを下回る場合にVsupplyを超えるどんな電圧も吸収する特別なカスコード・トランジスタＰ３が付加される。２つの抵抗Ｒ１およびＲ２は、入力電圧ｓ（ｔ）に応じてカスコード・トランジスタＰ３のゲートを制御する抵抗分割器として働く。必要とされる場合には、保護範囲をより高くできるように、追加のカスコード・トランジスタがカスコード・トランジスタＰ３と直列に接続され得る。このようにして、ノード２３とノード２４との間の電圧は、Vsupply未満に保持される。
【００１７】
電流源２１は、それ自体が負の入力電圧に対して保護されるように設計されている。
【００１８】
ＶｔｐがトランジスタＰ３のしきい電圧であり、ｓ（ＩＮｍｉｎ）が入力ノードＩＮの最小電圧である場合、抵抗分割器の比は次式が成立するように設定される。
【数２】
2007531342.tif 000004
【００１９】
多くの用途で、好ましくはチップ上に、バイアス電流源が必要である。典型例は、アンテナのような、ＲＦ接続のパワーを測定するためのセンサである。それぞれの実施形態が、図５に示されている。この図では、装置３０が示されている。装置３０は、レベル・シフタ１０または１５、あるいは本発明による別のレベル・シフタ、ならびに図４に示されたもののようなバイアス電流源２１を備える。装置３０は、無線周波数信号ＲＦのためのピーク検出器として働く。入力側には、２つのコンデンサＣ３およびＣ４、抵抗Ｒ、ならびにダイオードＤを備える回路網がある。ＲＦ信号が、ＲＦノード３１に印加される。電流源２１は、ダイオードＤが適切にバイアスされるように設計されている。
【００２０】
図６は、一定の基準電圧ならびに２Ｖと−２Ｖとの間のスイングを有する入力端３１におけるＲＦ電圧の一例を示している。時間ｔ＝ｔ０で、制御信号ＣＮＴＲＬが解放される。この制御信号ＣＮＴＲＬは、ＲＦ信号が入力端３１に印加される直前に解放される。ＲＦ信号は２Ｖと−２Ｖとの間で発振を開始する。図６は、およそｔ＝ｔ０におけるダイオードＤのバイアシングおよび負電圧ｓ（ｔ）の正電圧ｒ（ｔ）への変換を示している。図６に、ノード２４（トランジスタＰ２およびＰ３の間）の電圧ｘ（ｔ）が示されている。電圧ｓ（ｔ）は０Ｖ未満となるが、ノード２４の電圧ｘ（ｔ）は安全な範囲内に留まる。これは所望の通りであり、トランジスタＰ３がアクティブにされている。
【００２１】
本発明によれば、出力信号ｒ（ｔ）はＤＣシフトされている。この例では、出力信号ｒ（ｔ）は負電圧領域に入らない。
【００２２】
本発明による別の実施形態が、図７に示されている。図７に、基準電圧Ｖｒｅｆおよび比率Ｃ１／Ｃ２が変更され得る装置７０が示されている。この図には、入力段が示されている。この入力段は、信号入力端７１に接続可能なレベル・シフタ７５を備える。この入力段は負の信号スイングを有する入力信号ｓ（ｔ）を受け取る。後段の回路（図７には示さず）は負の信号を扱うことが全くできないので、レベル・シフタ７５は、正の信号スイングのみを有する出力信号ｒ（ｔ）を出力端７３に提供するために、前記入力信号ｓ（ｔ）のＤＣシフトを提供する。図７に示されるように、レベル・シフタ７５は第１の入力端６１、第２の入力端６２、および出力端７３を有する増幅器７７を備える。増幅器７７は、第１のコンデンサＣ１、ｎ個の第２のコンデンサＣ２Ａ、Ｃ２ＢからＣ２ｎのアレイ、およびスイッチ（ｎｓｗ）として働くトランジスタ７４を備える回路網の一部である。トランジスタ７４は、ｎチャネルＭＯＳトランジスタであることが好ましい。第１のコンデンサＣ１は、信号入力端７１と増幅器の第１の入力端６１との間に配置される。第２のコンデンサＣ２Ａ、Ｃ２ＢないしＣ２ｎは、出力端７３と第１の入力端６１との間のフィードバック・ループ中に配置される。基準電圧Ｖｒｅｆが、コントローラ７８およびディジタル・アナログ変換器（ＤＡＣ）７９によって増幅器の第２の入力端６２に供給される。出力端７３の出力電圧ｒ（ｔ）は、アナログ・ディジタル変換器（ＡＤＣ）８０を用いて測定され、ディジタル・データ（Ａｄａｔａ）としてコントローラ７８に供給される。コントローラ７８は、ディジタル・アナログ変換器（ＤＡＣ）７９の助けで、入力端６２で基準電圧Ｖｒｅｆを設定するディジタル・コントローラである。さらに、コントローラ７８は、Ｃ２Ａと並列にＣ２ＢないしＣ２ｎのコンデンサをスイッチングすることにより、増幅器７７の利得を調整する。例えば、スイッチング信号ｓｂが印加される場合、第２のコンデンサＣ２は、Ｃ２ＡとＣ２Ｂとの並列接続によって定義される。すなわち、Ｃ２＝Ｃ２Ａ＋Ｃ２Ｂとなる。この場合、出力信号ｒ（ｔ）は、式（３）によって与えられる。
【数３】
2007531342.tif 000005
【００２３】
利得は、次式によって決定される。
【数４】
2007531342.tif 000006
【００２４】
スイッチｓが閉じられているときａｉ＝１であり、スイッチｓが開かれているときａｉ＝０である。前述の装置と同様に、コンデンサＣ１およびＣ２ＡないしＣ２ｎがリーク電流によって放電されるので、時々リセットが必要である。
【００２５】
単一の第１コンデンサＣ１の代わりに、プログラム可能なコンデンサのアレイを使用することも可能である。
【００２６】
図７に示されたものに類似の装置９０のブロック線図が、図８に与えられている。装置９０は、負の信号スイングを有する信号ｓ（ｔ）が印加される入力端子領域９１を備える。ＥＳＤ保護９２は、コアに対するあらゆるＥＳＤによる過度のストレス状態が生じ得るのを防ぐために設けられている。図４に示されたものに類似のバイアス電流源９３が設けられている。レベル・シフタ９５は、その入力端９１で信号ｓ（ｔ）のＤＣシフトを提供する。タイミング回路９４は、時々回路をリセットするために制御信号ＣＮＴＲＬを提供する。基準電圧Ｖｒｅｆが、基準電圧源９７によって提供される。レベル・シフタ９５内部の増幅器の利得および基準電圧Ｖｒｅｆは、図７に示されたものに類似のコントローラ９６によって制御され調整されてもよい。出力端９１は、図８に示されていない回路のコアに接続される。
【００２７】
本発明に関して適用される一般的なＥＳＤ保護方式が図９に概略的に示されている。レベル・シフタおよびコア１０３を保護するために配置された２つのダイオードＤＰ１およびＤＰ２がある。ダイオードＤＰ２は入力ノード９１と供給ノード１０１との間にあり、ダイオードＤＰ１は供給ノード１０１と基板１０２との間にある。クランプ・ダイオードＤＣＬ１は、供給ノード１０１と基板１０２との間にある。使用されるダイオードは求められるＥＳＤレベルに耐えるように十分に堅固でなければならない。ダイオードＤＰ１は、Ｐ−エピタキシまたはＰ−ウェルの層の内部にあるＮウェルを備えることが好ましい。例えば、Ｎウェルから基板１０２への降伏電圧は２０Ｖより高いことが好ましい。ダイオードＤＰ２は、ダイオードＤＰ１も構築するＮウェル内部のｐ＋活性領域を備える。ダイオードＤＰ２の降伏電圧は１２Ｖより高いことが好ましい。電源保護クランプ・ダイオードＤＣＬ１は、供給ノード１０１上の電圧を制限する。この制限は、例えば１１Ｖに設定されてもよい。したがって、それによって生じる入力ノード９１の電圧の範囲は１２ＶからＶｓｕｐｐｌｙ＋Ｖｆ（ダイオード順電圧）であり、Ｖｓｕｐｐｌｙ＜Ｖｂｒ（ダイオードＤＣＬ１の降伏電圧）という制限がある。図９に示されるように、保護抵抗Ｒｐがレベル・シフタおよびコア１０３の入力端にあることが好ましい。
【００２８】
複数電源の領域では、各領域はＰ型ダイオードＤ１と電力クランプ・ダイオードＤＣＬ１のこのような組合せを有する必要がある。
【００２９】
図９に示された保護方式に加えて、レベル・シフタとコアの諸要素を保護するために、いわゆる二次的な保護方式を使用することが有利である。２つの異なるケースが、以下で扱われる。
【００３０】
１．コアがＰＭＯＳのドレインである場合、このドレインは電気的な過度のストレスに対して保護されなければならない。これは、保護抵抗によって行うことができる。この抵抗は、最大電流がコアのＰＭＯＳのドレインで何らかの損傷を引き起こすのを防ぐように算定されるべきである。
【００３１】
２．コアがゲートである場合、保護抵抗ＲｐとｐとがＶｓｕｐｐｌｙの方向に向いたダイオードによって構築されたＲＣロー・パス・フィルタが、保護として推奨される。最新の半導体プロセスでは、ゲート降伏電圧が非常に低いので、この保護が必要である。このＲＣロー・パス・フィルタの時定数は、例えば約５０ピコ秒とするべきである。一般に、保護抵抗はできるだけ大きくとるべきであるが、スイッチング周波数および本発明による装置に入力信号ｓ（ｔ）を供給する回路の入力駆動能力により抵抗値に対する制限が与えられる。
【００３２】
精密な電圧制限の故に、供給ノードのできるだけ近くにＶＤＤ保護を設けることが推奨される。そうでないと、相互接続ラインが余分な電圧降下を引き起こし、その結果、コア中の接合部またはゲート酸化膜の破壊がもたらされる。
【００３３】
本方式は、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）およびＢｉＣＭＯＳ回路（単一チップ上でＣＭＯＳサブ回路と組み合わせたバイポーラ・デバイス）を保護するために使用され得る。
【００３４】
本発明は、アンテナの無線周波数パワーが時々測定される移動電話および他のデバイス中で使用され得る。本発明は、電気カウンタ、インターフェイス回路（ＲＳ２３２など）などの中でも使用され得る。
【００３５】
図面および明細書の中で、本発明の好ましい実施形態が説明され、具体的な用語が使用されているが、このように与えられた記述では、一般的かつ説明的な意味でのみ用語を用いており、限定の目的には使用していない。
【図面の簡単な説明】
【００３６】
【図１】ＥＳＤ保護およびレベル・シフタを備えた従来のＣＭＯＳデバイスの概略図である。
【図２】本発明の第１の実施形態の概略図である。
【図３】本発明による装置の様々な信号を示す図である。
【図４】本発明の第２の実施形態の概略図である。
【図５】本発明の第３の実施形態の概略図である。
【図６】本発明による装置の様々な信号を示す図である。
【図７】本発明の第４の実施形態の概略図である。
【図８】本発明の第５の実施形態の概略図である。
【図９】本発明によるＥＳＤ保護方式の概略図である。
【図１】
2007531342.tif 000007
【図２】
2007531342.tif 000008
【図３】
2007531342.tif 000009
【図４】
2007531342.tif 000010
【図５】
2007531342.tif 000011
【図６】
2007531342.tif 000012
【図７】
2007531342.tif 000013
【図８】
2007531342.tif 000014
【図９】
2007531342.tif 000015
【国際調査報告】
2007531342.tif 000016
2007531342.tif 000017
2007531342.tif 000018
2007531342.tif 000019
2007531342.tif 000020