(57)【要約】  ラッチ回路（１）は、反転入力部（Ｄ＋）及び非反転入力部（Ｄ−）を有する差分入力部を有する。前記ラッチは、反転出力部（Ｑ＋）及び非反転出力部（Ｑ−）を有する差分出力部を更に有する。前記出力部の一方（Ｑ−）は、反対の極性を持つ前記入力部の一方（Ｄ＋）に結合される。前記ラッチは、入力信号（Ｉｎ）に対する閾値を決定する制御信号（ＶCM）を受信する制御入力部を有し、それぞれ、前記入力信号が前記閾値より大きい場合には前記非反転出力部はＨＩＧＨ論理状態であり、前記入力信号が前記閾値より小さい場合にはＬＯＷ状態である。
2007520967.tif 000002
【特許請求の範囲】
【請求項１】
反転入力部及び非反転入力部を有する差分入力部と、
反転出力部及び非反転出力部を有する差分出力部であって、
前記出力部の一方が、反対の極性を持つ前記入力部の一方に結合される、当該差分出力部と、
入力信号に対する閾値を決定する制御信号を受信する制御入力部であって、それぞれ、前記入力信号が前記閾値より大きい場合に前記非反転出力部がＨＩＧＨ論理状態であり、前記入力信号が前記閾値より小さい場合にはＬＯＷ状態である、当該制御入力部と、
を有するラッチ回路。
【請求項２】
前記ラッチ回路がトランジスタを有し、各トランジスタがソース、ゲート及びドレインを有し、前記ラッチ回路が、
互いに結合されたソースを持つ第１のトランジスタ及び第２のトランジスタを有するトランジスタの第１の対と、
互いに結合されたソースを持つ第３のトランジスタ及び第４のトランジスタを有するトランジスタの第２の対であって、
前記第２のトランジスタのゲートが、前記第３のトランジスタのゲートに結合され、前記制御信号に更に結合される、当該第２の対と、
前記非反転出力部から前記第１のトランジスタのゲートへの正のフィードバックと、
前記第１のトランジスタ及び前記第４のトランジスタのそれぞれのドレイン及びソースにそれぞれ結合されたそれぞれのドレイン及びソースを有する第１のスイッチ及び第２のスイッチを有するスイッチの対であって、
前記第１のスイッチのゲートが、反転クロック信号により駆動され、前記第２のスイッチのゲートが非反転クロック信号により駆動される、前記スイッチの対と、
を更に有する、請求項１に記載のラッチ回路。
【請求項３】
前記第１のトランジスタ及び前記第２のトランジスタのソースが第１の電流源により供給され、
前記第３のトランジスタ及び前記第４のトランジスタのソースが第２の電流源により供給される、
請求項２に記載のラッチ回路。
【請求項４】
前記第１の電流源及び前記第２の電流源が実質的に等しい電流を供給する、請求項３に記載のラッチ回路。
【請求項５】
前記第１のトランジスタのドレイン及び前記第４のトランジスタのドレインが互いに結合され、第１の抵抗器手段を介して供給電圧に更に結合される、請求項２ないし４のいずれか一項に記載のラッチ回路。
【請求項６】
前記第２のトランジスタのドレインが前記第３のトランジスタのドレインに結合され、これらのドレインが第２の抵抗器手段を介して前記供給電圧に更に結合される、請求項２ないし５のいずれか一項に記載のラッチ回路。
【請求項７】
前記第２の抵抗器手段が第３の電流源を介して基準端子に結合される、請求項２ないし７のいずれか一項に記載のラッチ回路。
【請求項８】
前記第１の電流源及び前記第２の電流源が、電流源の主電流チャネルと第３の抵抗器手段との直列接続を有する、請求項１ないし７のいずれか一項に記載のラッチ回路。
【請求項９】
制御される前記電流源が電圧により制御される、請求項８に記載のラッチ回路。
【請求項１０】
前記ラッチ回路が差分入力信号に対して適合され、実質的に同一である第１のラッチ部分及び第２のラッチ部分を有し、各ラッチ部分が、
反転入力部及び非反転入力部を有する差分入力部と、
反転出力部及び非反転出力部を有する差分出力部と、
を有し、
前記第１のラッチ部分の前記出力部の一方が、反対の極性を持つ前記第２のラッチ部分の前記入力部の一方に結合され、
前記第２のラッチ部分の前記出力部の一方が、反対の極性を持つ前記第１のラッチ部分の前記入力部の一方に結合され、
差分入力信号が、前記第１のラッチ部分の前記入力部の一方において、及び前記第２のラッチ部分の反対の極性を持つ前記入力部の一方に対してそれぞれ供給され、
前記ラッチ部分のそれぞれが、前記入力信号に対する閾値を決定するそれぞれの制御信号に結合された制御入力部を有し、それぞれ、前記入力信号が前記閾値より大きい場合には出力ラッチがＨＩＧＨ論理状態であり、前記信号が前記閾値より小さい場合にはＬＯＷ状態である、
請求項１に記載のラッチ回路。
【請求項１１】
前記ラッチ回路がトランジスタを有し、各トランジスタがソース、ゲート及びドレインを有し、各ラッチ部分が、
互いに結合されたソースをそれぞれ持つ第１のトランジスタ及び第２のトランジスタを有するトランジスタの第１の対と、
互いに結合されたソースをそれぞれ持つ第３のトランジスタ及び第４のトランジスタを有するトランジスタの第２の対であって、
前記第２のトランジスタのゲートが、前記第３のトランジスタのゲートにそれぞれ結合され、ＤＣ電圧レベルに更に結合される、当該第２の対と、
第１のスイッチ及び第２のスイッチを有するスイッチの対であって、これらのスイッチが、前記第１のトランジスタ及び第４のトランジスタのそれぞれのドレイン及びソースにそれぞれ結合されたそれぞれのドレイン及びソースを持つトランジスタを含み、
前記第１のスイッチのゲートがバイナリクロック信号により駆動され、前記第２のスイッチのゲートが反転バイナリクロック信号により駆動される前記スイッチの対と、
を有し、
一方の部分の前記第１のトランジスタのゲートが他方の部分のそれぞれの出力部にそれぞれ結合されるように前記２つのラッチ部分が相互結合される、
請求項１０に記載のラッチ回路。
【請求項１２】
前記第１のトランジスタ及び前記第２のトランジスタのソースが第１の電流源により供給され、
前記第３のトランジスタ及び前記第４のトランジスタのソースが第２の電流源により供給される、
請求項１１に記載のラッチ回路。
【請求項１３】
前記第１の電流源及び前記第２の電流源が実質的に等しい電流を供給する、請求項１２に記載のラッチ回路。
【請求項１４】
前記第１のトランジスタのドレイン及び前記第４のトランジスタのドレインが互いにそれぞれ結合され、第１の抵抗器手段を介して供給電圧に更に結合される、請求項１０ないし１３のいずれか一項に記載のラッチ回路。
【請求項１５】
前記第２のトランジスタのドレインが前記第３のトランジスタのドレインにそれぞれ結合され、これらのドレインが第２の抵抗器手段を介して前記供給電圧に更に結合される、請求項１０ないし１４のいずれか一項に記載のラッチ回路。
【請求項１６】
前記第１の電流源及び前記第２の電流源が、制御される電流源の主電流チャネルと第３の抵抗器手段との直列接続を有する、請求項１０ないし１５のいずれか一項に記載のラッチ回路。
【請求項１７】
前記制御される電流源が電圧により制御される、請求項１６に記載のラッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路に関する。
【背景技術】
【０００２】
ラッチ回路は、例えば、ステートマシン、分周器、カウンタで使用するバイナリ信号を記憶する大規模で使用される回路（large-scale used circuits）である。現代の技術傾向は、より低い供給電圧で動作する論理ファミリ（logic families）の比較的低い電力消費を得るためのデジタル回路に対する低電圧供給及び信頼性の理由から酸化膜厚（oxide thickness）のダウンスケーリング（down-scaling）である。速度が重要なフィーチャである場合、デジタルビルディングブロック（digital building block）の設計は、低速で機能する古典的なデジタル解決法が所要の性能を提供しないので、アナログ技術から発想を得ることができる。現代の集積回路において広く使用されるＭＯＳ技術における最速論理ファミリは、いわゆるソース結合論理（Source Coupled Logic、ＳＣＬ）ファミリである。しかしながら、比較的低い供給電圧、例えば１．２Ｖ又はそれ以下において、ＳＣＬファミリは、トランジスタのスタッキング（stacking）により、即ち正の供給電圧と接地との間に少なくとも３つのトランジスタが存在することにより適切に動作しない。このカテゴリは、ＡＮＤ、ＯＲ、ＸＯＲゲート及びＤラッチ（D-latch）を含む。比較的小さなセットアップ及びホールド時間に対する要件は比較的高い消費電力と共に得られるので、Ｄラッチは、実施するのが比較的難しい機能である。前記ラッチを通る時間遅延と比較され得る同等の期間を持つ信号を用いて動作する場合、前記ラッチは、クロック信号を受信する場合に論理１又は論理０のいずれかをアサートするように決定を行うべきであり、したがって十分なゲインが必要とされる。しかしながら、現代のＭＯＳトランジスタの相互コンダクタンスは、バイポーラの対応するものより低く、したがって、ゲイン要件を達成するためのより高い電流を持つより幅広いデバイスが必要である。結果として、デジタル信号の上昇時間及び下降時間は劣化し、したがって速度が劣化する。
【０００３】
米国特許公開公報ＵＳ２００３／０００１６４６号は、他の回路の中でも、図６に示されるようなラッチ回路を記載している。図は、ＳＣＬトリガＤラッチ（SCL triggered D-latch）を示す。ＣＫが正である場合、差分対Ｍ１、Ｍ２は入力部Ｄをトラックし、前記ＣＫの負のレベルにおいて、ラッチＭ３、Ｍ４はアクティブになり、Ｄ入力部において供給される入力信号をバイナリ形式で記憶する。以下の不利点が観測される。
−供給電圧がＶGS＋２(ＶGS−ＶT)＋ΔＶに制限され、ここでＶGSは、ＭＯＳ電流源Ｉ0、又はトランジスタＭ１...Ｍ４の１つのゲート−ソース間電圧であり、ＶTはこの処理の閾値電圧であり、ΔＶは抵抗器Ｒ又はトランジスタＭ１及びＭ２にバイアス印加するために必要とされる抵抗器における電圧降下である。ＣＭＯＳ１８のような現代の処理において、供給電圧は１．８Ｖに制限され、この回路は１．６２Ｖ（１．８Ｖ−１０％）で機能するべきである。
−前記ラッチ及び差分対は同じ負荷を一緒に共有する。したがって、前記ラッチは、配線、ファンイン及び抵抗器Ｒにより与えられる負荷容量、Ｍ１及びＭ２の寄生容量、独自の浮遊容量(ＣGS＋ＣDS)／２により与えられる大容量負荷に関して決定を行う難しいタスクを持つ。前記ラッチとゲイン段との間のバッファの使用は、電圧の余地の欠如及びベースラインデジタル処理における良いソースフォロワ（source-followers）の欠如により除外される。
−内在的な遅延がデータパスとクロックパスとの間に存在する。前記クロックパスは、前記データパスより大きな遅延を持ち、したがって、ＣＫからＱ出力部への遅延時間（ｔdCK->Q）及びＤからＱ出力部への遅延時間（ｔdD->Q）は等しくない。これは、位相検出器の機能を損なう可能性があり、ロック状態のＰＬＬループにおいて余分なオフセットを生成する可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
トランジスタがスタックされるという事実のため、ＤレベルとＣＫレベルとの間にレベルシフタを必要とし、動作の速度を減少し、前記データパスと前記クロックパスとの間の内在的な遅延を改良する余分なソースフォロワ又はレベルシフタを要する。したがって、比較的高い周波数で動作し、比較的低い供給電圧を使用するラッチを得ることが必要である。
【課題を解決するための手段】
【０００５】
本発明は、独立請求項１及び１０により規定される。従属請求項は有利な実施例を規定する。
反転入力部及び非反転入力部を有する差分入力部と、
反転出力部及び非反転出力部を有する差分出力部であって、
前記非反転出力部の一方が反対の極性を持つ前記入力部の一方に結合された当該差分出力部と、
入力信号に対する閾値を決定する制御信号を受信する制御入力部であって、前記非反転が、それぞれ、前記信号が前記閾値より大きい場合にはＨＩＧＨ（高）論理状態であり、前記信号が前記閾値より小さい場合にはＬＯＷ（低）状態である当該制御入力部と、
を有するラッチ回路が提供される。
【０００６】
ラッチとしての論理回路の論理状態は、とりわけ供給電圧により決定される。電流又は電圧であることができる閾値レベルが規定され、前記閾値レベルより高い振幅を持つ信号は論理１信号を決定し、そうでなければ論理０を決定する。論理回路の所定のファミリに対して、前記閾値レベルは供給電圧に依存する。例えば３Ｖと０．９Ｖとの間の供給電圧の比較的大きなセットに適合するために、前記閾値レベルを決定する制御信号が供給される。更に、前記ラッチ回路は、シングルエンド（single ended）信号を受信するように適合され、差分出力信号を供給する。
【０００７】
差分入力信号に対して適合され、実質的に同一である第１のラッチ部分及び第２のラッチ部分を有するラッチ回路であって、各ラッチ部分が、
反転入力部及び非反転入力部を有する差分入力部と、
反転出力部及び非反転出力部を有する差分出力部と、
を有し、
前記第１のラッチ部分の前記出力部の一方が反対の極性を持つ前記第２のラッチ部分の前記入力部の一方に結合され、
前記第２のラッチ部分の前記出力部の一方が反対の極性を持つ前記第１のラッチ部分の前記入力部の一方に結合され、
差分入力信号が、前記第１のラッチ部分の前記入力部の一方において、及び反対の極性をそれぞれ持つ前記第２のラッチ部分の前記入力部の一方に対して供給され、
前記ラッチ部分のそれぞれが、前記入力信号に対する閾値を決定するそれぞれの制御信号に結合された制御入力部を有し、この結果、それぞれ、前記入力信号が前記閾値より大きい場合に出力ラッチがＨＩＧＨ論理状態であり、前記信号が前記閾値より小さい場合にはＬＯＷ状態である、
前記ラッチ回路も提供される。差分実施において、前記第１のラッチ部分であるトラック回路と、前記第２のラッチ部分であるラッチとを識別することが可能である。前記第１のラッチ部分及び前記第２のラッチ部分の閾値は、前記制御信号により決定される。したがって、供給電圧に対する比較的良い適合が実現される。前記差分実施の他の利点は、シングルエンド実施と同一の要素を使用し、したがって実施のコストが比較的低く、既知の実施と比較した場合に設計プロセスが減少されることである。
【０００８】
実施例は、ＣＭＯＳ技術における実施を参照するが、発明の概念は、必要な変更を加えて、例えばＧａＡｓ、ＳｉＧｅ等のような他の技術に適用されることができる。結果として、端子ゲート、ソース及びドレインは、それぞれベース、エミッタ及びコレクタに対応する。
【０００９】
本発明の上記及び他のフィーチャ及び利点は、添付図面を参照して本発明の模範的実施例の以下の記載から明らかになる。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明によるシングルエンド入力信号に適合されたラッチ回路のブロック図を図示する。前記回路は、反転入力部Ｄ＋及び非反転入力部Ｄ−を有する差分入力部を有する。反転出力部Ｑ＋及び非反転出力部Ｑ−を有する差分出力部並びに反転クロック入力部Ｃｋ＋及び非反転クロック入力部Ｃｋ−を有する差分クロック入力部も設けられる。
【００１１】
非反転出力部Ｑ−は、反転入力部Ｄ＋に結合され、非反転入力部Ｄ−は、前記ラッチに記憶されるシングルエンド入力信号Ｉｎを受信するように設けられる。前記ラッチは、入力信号Ｉｎに対する閾値を決定する制御信号ＶCMを受信する制御入力部を更に有し、前記信号が前記閾値より大きい場合には出力ラッチがＨＩＧＨ論理状態であり、そうでなければＬＯＷ状態である。ラッチとしての論理回路の論理状態は、とりわけ供給電圧により決定される。電流又は電圧であってもよい閾値レベルが規定され、前記閾値レベルより高い振幅を持つ信号は論理１信号を決定し、それでなければ論理０を決定する。論理回路の所定のファミリに対して、前記閾値レベルは前記供給電圧に依存する。例えば３Ｖと０．９Ｖとの間の供給電圧の比較的大きなセットに適合するために、前記閾値レベルを決定する制御信号が供給される。更に、前記ラッチ回路は、シングルエンド信号を受信するように適合され、差分出力信号を供給する。
【００１２】
この原理は、本発明の一実施例によるシングルエンド入力信号に適合されたラッチ回路のトランジスタレベルの実施を図示する図２を参照して更に記載される。前記回路は、互いに結合されたソースを持つ第１のトランジスタＭ１及び第２のトランジスタＭ３を持つトランジスタの第１の対と、互いに結合されたソースを持つ第３のトランジスタＭ４及び第４のトランジスタＭ５を持つトランジスタの第２の対とを有する。第２のトランジスタＭ３のゲートは、第３のトランジスタＭ４のゲートに結合され、制御信号ＶＣＭに更に結合される。非反転出力部Ｑ−から第１のトランジスタＭ１のゲートへの正のフィードバックが設けられる。前記回路は、第１のトランジスタＭ１及び第４のトランジスタＭ５のそれぞれのドレイン及びソースにそれぞれ結合されたそれぞれのドレイン及びソースを持つ第１のスイッチＭ２及び第２のスイッチＭ６を有するスイッチの対を更に含む。第１のスイッチＭ２のゲートは反転クロック信号Ｃｋ＋により駆動され、第２のスイッチ（Ｍ６）のゲートは非反転クロック信号Ｃｋ−により駆動される。図２に示される前記ラッチ回路において、第１のトランジスタＭ１及び第２のトランジスタＭ３のソースは第１の電流源Ｉ０により供給され、第３のトランジスタＭ４及び第４のトランジスタＭ５のソースは第２の電流源Ｉ１により供給される。好適な実施例において、前記第１の電流源（Ｉ０）及び第２の電流源Ｉ１は実質的に等しい電流を供給し、したがってトランジスタＭ１、Ｍ２、Ｍ３及びＭ４、Ｍ５、Ｍ６は同じ電流を共有する。前記ラッチ回路において、第１のトランジスタＭ１のドレイン及び第４のトランジスタＭ５のドレインは互いに結合され、第１の抵抗器Ｒ１を介して供給電圧ＶＤＤに更に結合される。第２のトランジスタＭ３のドレインは第３のトランジスタＭ４のドレインに結合され、これらのドレインは第２の抵抗器Ｒ２を介して供給電圧ＶＤＤに更に結合される。随意に、前記第１の抵抗器及び前記第２の抵抗器は、実質的に同一の値を持ちうる。第２の抵抗器Ｒ２は第３の電流源Ｉ２を介して基準端子（reference terminal）ＧＮＤに結合される。これらの電流源は、様々な態様、例えば単純に抵抗器で実施されることができることが観測されるべきであるが、温度に対する前記ラッチの全体的な性能を上げるために、第１の電流源Ｉ０及び第２の電流源Ｉ１は、図５に示されるように、電流源Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６の主電流チャネル（main current channel）及び第３の抵抗器Ｒ３の直列接続を有する。電圧ＶＣは制御される電流源Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６を制御する。温度が変化する場合、第３の抵抗器Ｒ３の抵抗は変化し、したがってラッチ段におけるソース電流は大きな温度範囲における正しい動作を保証するために適宜調整される。
【００１３】
トラッキングモードにおいて、反転クロックＣＫ＋はＨＩＧＨであると見なされ、非反転クロックＣｋ−はＬＯＷであると見なされ、トランジスタＭ４及びＭ５は電流Ｉ0を共有する差分対として機能し、Ｍ６はカットオフ状態（cut-off）であり、即ち無視することができる電流が流れている。非反転入力部Ｄ−において受信された信号は、反転出力部Ｑ＋及び非反転出力部Ｑ−において増幅される。したがって、トランジスタＭ２は、トランジスタＭ１及びＭ３をカットオフにする電流Ｉ0全体を得る。条件は、前記クロックの振幅がＭ１及びＭ３からのリーク電流を避けるのに十分に高いことである。電圧ＶＣＭは、トラッキングモードにおける前記入力データに対する及びラッチングモードにおける前記ラッチに対する閾値を提供する。
【００１４】
ラッチングモードにおいて、非反転クロックＣＫ−はＬＯＷにアサートされ、反転クロックＣｋ＋はＨＩＧＨにアサートされ、トランジスタＭ６は全電流Ｉ１を取る。結果として、トランジスタＭ４及びＭ５はカットオフ状態である。トランジスタＭ２もカットオフ状態であり、トランジスタＭ１及びＭ３はアクティブであり、データは前記入力部から前記出力部に転送され、記憶される。これは、増幅ループが比較的大きな帯域幅を持つカスコードトランジスタＭ３及びソースフォロワＭ１を有するので、比較的速い回路である。
【００１５】
表１は、２つの出力部において示されたアナログ値を持つ前記ラッチのスイッチングテーブルを示す。出力部Ｉ２における電流源は、ＲＩ0の振幅を持つ差分動作を生成する役目を持ち、ここでＩ0＝Ｉ１＝Ｉ０である。
【表１】
2007520967.tif 000003
【００１６】
表１において、全ての電流源は、同じ電流Ｉ０を供給すると見なされた。更に、全ての抵抗器Ｒ１、Ｒ２及びＲ３は互いに等しいと見なされた。
【００１７】
前記入力部が差分入力部ではないので、基本的な回路を、図３及び４に示されるような単純な基本的アイデアと比較して幾らかの余分な利点を持つ差分入力部、差分出力部回路に拡張することができる。
【００１８】
図３は、本発明による差分入力信号に適合されたラッチ回路のブロック図を図示する。前記ラッチ回路は、差分入力信号Ｉｎ＋及びＩｎ−に対して適合され、実質的に同一である第１のラッチ部分１'及び第２のラッチ部分１"を有する。各ラッチ部分は、反転入力部Ｄ１＋、Ｄ２＋及び非反転入力部Ｄ１−、Ｄ２−を有する差分入力部と、反転出力部Ｑ１＋、Ｑ２＋及び非反転出力部Ｑ１−、Ｑ２−を有する差分出力部と、反転クロック入力部Ｃｋ１＋、Ｃｋ２＋及び非反転クロック入力部Ｃｋ１−、Ｃｋ２−を有する差分クロック入力部とを有する。前記反転クロック入力部は互いに結合され、反転クロック信号Ｃｋ＋に更に結合され、前記非反転クロック入力部は互いに結合され、非反転クロック信号Ｃｋ−に更に結合される。第１のラッチ部分１'の非反転出力部Ｑ１−は、前記第２のラッチ部分（１"）の反転入力部（Ｄ２＋）に結合される。前記第２のラッチ部分の反転出力部Ｑ２＋は前記第１のラッチ部分の非反転入力部Ｄ１−に結合される。差分入力信号Ｉｎ＋及びＩｎ−は、第１のラッチ部分１'の非反転入力部及び第２のラッチ部分１"の反転入力部にそれぞれ供給され、前記ラッチ部分のそれぞれは、入力信号Ｉｎ＋、Ｉｎ−に対する閾値を決定するそれぞれの制御信号ＶCM1、ＶCM2に結合された制御入力部ＶCM1、ＶCM2を有し、前記信号が前記閾値より大きい場合には、出力ラッチはＨＩＧＨ論理状態であり、そうでなければＬＯＷ状態である。差分実施において、第１のラッチ部分１'であるトラック回路と第２のラッチ部分１"であるラッチとを識別することが可能である。第１のラッチ部分１'及び第２のラッチ部分１"の閾値は、制御信号ＶCM1及びＶCM2により決定される。したがって、前記ラッチ回路の閾値電圧の供給電圧ＶＤＤに対する比較的良い適合が実現される。前記差分実施の他の利点は、シングルエンド実施と同一の部分を使用し、したがって実施のコストが比較的低く、既知の実施と比較して設計プロセスが減少されることである。
【００１９】
図４は、本発明による差分入力信号に適合されたラッチ回路の第１の実施例のトランジスタレベルを図示する。前記ラッチ回路はトランジスタを有し、各トランジスタはソース、ゲート及びドレインを有し、各ラッチ部分１'；１"は、互いに結合されたソースをそれぞれ持つ第１のトランジスタＭ１Ａ；Ｍ１Ｂ及び第２のトランジスタＭ３Ａ；Ｍ３Ｂを有するトランジスタの第１の対を有する。前記ラッチ回路は、互いに結合されたソースをそれぞれ持つ第３のトランジスタＭ４Ａ；Ｍ４Ｂ及び第４のトランジスタＭ５Ａ；Ｍ５Ｂを有するトランジスタの第２の対を有する。第２のトランジスタＭ３Ａ；Ｍ３Ｂのゲートは、第３のトランジスタＭ４Ａ；Ｍ４Ｂのゲートにそれぞれ結合され、ＤＣ電圧レベルＶＣＭに更に結合される。この特定の実施において、制御信号ＶCM1及びＶCM2は互いに等しく、更にＶCMに等しいと見なされた。第１のトランジスタＭ１Ａ；Ｍ１Ｂ及び第４のトランジスタＭ５Ａ；Ｍ５Ｂのそれぞれのドレイン及びソースにそれぞれ結合されたそれぞれのドレイン及びソースを持つトランジスタを含む第１のスイッチＭ２Ａ；Ｍ２Ｂ及び第２のスイッチＭ６Ａ；Ｍ６Ｂを有するスイッチの対も設けられる。第１のスイッチＭ２Ａ；Ｍ２Ｂのゲートはバイナリクロック信号Ｃｋ−により駆動され、第２のスイッチＭ６Ａ；Ｍ６Ｂのゲートは反転バイナリクロック信号Ｃｋ＋により駆動される。２つのラッチ部分１'及び１"は相互結合され（crossed-coupled）、一方の部分の第１のトランジスタＭ１Ａ；Ｍ１Ｂのゲートは、他方の部分のそれぞれの出力部ＩＮＴＱ−；ＩＮＴＱ＋にそれぞれ結合される。
【００２０】
第１のトランジスタＭ１Ａ、Ｍ１Ｂ及び第２のトランジスタＭ３Ａ、Ｍ３Ｂのソースは第１の電流源Ｉ０により供給される。第３のトランジスタＭ４Ａ、Ｍ４Ｂ及び第４のトランジスタＭ５Ａ、Ｍ５Ｂのソースは第２の電流源Ｉ１により供給される。特に、これらの電流源は実質的に等しい電流を供給する。
【００２１】
第１のトランジスタＭ１Ａ；Ｍ１Ｂのドレイン及び第４のトランジスタＭ５Ａ；Ｍ５Ｂのドレインはそれぞれ互いに結合され、抵抗器Ｒ１を介して供給電圧ＶＤＤに更に結合される。第２のトランジスタＭ３Ａ；Ｍ３Ｂのドレインは、第３のトランジスタＭ４Ａ；Ｍ４Ｂのドレインにそれぞれ結合され、これらのドレインは第２の抵抗器Ｒ２を介して供給電圧ＶＤＤに更に結合される。
【００２２】
前記トラッキングモードにおいて、非反転クロックＣＫ−はＨＩＧＨにアサートされ、結果的に反転クロックＣｋ＋はＬＯＷにアサートされ、Ｄ＋、Ｄ−入力電圧は内部ノードＩＮＴＱ−及びＩＮＴＱ＋並びにＱ＋、Ｑ−においてそれぞれ増幅される。Ｍ５及びＭ８は導通状態であるので、前記ラッチはカットオフ状態であり、ラッチング動作は可能ではない。前記ラッチングモードにおいて、非反転クロックＣＫ−はＨＩＧＨにアサートされ、結果的に反転クロックＣＶがＬＯＷにアサートされる。ここでトランジスタＭ２及びＭ１１はカットオフ状態である。Ｄ＋、Ｄ−からの情報は前記出力部において送られる。トランジスタＭ６及びＭ７はここでアクティブであり、内部ノードＡ及びＢに存在する情報はラッチされる。図４に関して、データが２つのパス、即ちそれぞれ共通ソース、共通ゲート構成Ｍ２、Ｍ３及びＭ１１、Ｍ１０を介する前記出力部へのパスと、共通ソーストランジスタＭ２及びＭ１１を介する内部ノードＩＮＴＱ−及びＩＮＴＱ＋へのパスとを持つことが観測される。したがって、前記ラッチ及び前記ゲイン段は、別々に最適化され、ラッチＲ１及び出力部Ｒ２に対する異なる負荷を保証することができる。更に、前記ラッチが出力部Ａ及びＢにおいて決定を行う場合に、トランジスタＭ４及びＭ９はアクティブであり、ノードＡ及びＢに存在する情報は、パラフェーズ段（paraphase stages）Ｍ６、Ｍ４及びＭ７、Ｍ９により提供される高速で前記出力部Ｑ＋、Ｑ−において増幅される。これは、セットアップ及びホールド時間の減少を決定する。
【００２３】
図５は、本発明による差分入力信号に適合されたラッチ回路の第２の実施例のトランジスタレベルを図示する。第１の電流源Ｉ０及び第２の電流源Ｉ１は、制御される電流源Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６の主電流チャネルと第３の抵抗器Ｒ３との直列接続を有する。電圧ＶＣは、制御される電流源Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６を制御する。前記電流源は、様々な態様、例えば単純な抵抗器として実施されることができるが、温度に対する前記ラッチの全体的な性能を上げるために、第１の電流源Ｉ０及び第２の電流源Ｉ１は、電流源Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６の主電流チャネルと第３の抵抗器Ｒ３との直列接続を有することが観測されるべきである。電圧ＶＣは、制御される電流源Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６を制御する。温度が変化する場合、抵抗器Ｒ３の抵抗が変化し、したがって前記ラッチ段におけるソース電流は、大きな温度範囲において正しい動作を保証するために適宜調整される。
【００２４】
本発明の保護の範囲はここに記載された実施例に限定されないことがわかる。本発明の保護の範囲が請求項内の参照符号により限定されることもない。単語'有する'は請求項に記載された要素以外の要素を除外しない。要素に先行する単語'１つの'は複数のこのような要素を除外しない。本発明の一部を形成する手段は、専用のハードウェアの形式又はプログラムされたプロセッサの形式の両方で実施されることができる。本発明は、各新しいフィーチャ又はフィーチャの組み合わせにある。
【図面の簡単な説明】
【００２５】
【図１】本発明によるシングルエンド入力信号に適合されたラッチ回路のブロック図を図示する。
【図２】本発明の一実施例によるシングルエンド入力信号に適合されたラッチ回路のトランジスタレベルの実施を図示する。
【図３】本発明による差分入力信号に適合されたラッチ回路のブロック図を図示する。
【図４】本発明による差分入力信号に適合されたラッチ回路の第１の実施例のトランジスタレベルを図示する。
【図５】本発明による差分入力信号に適合されたラッチ回路の第２の実施例のトランジスタレベルを図示する。
【図６】従来のラッチ回路を図示する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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