(57)【要約】  本発明は、位相又は周波数検出回路（２１０）の出力信号に応じて制御される発振回路（２４０）を有する位相同期ループ装置に関し、切替制御手段（１３０）は、所定の閾値周波数が供給される第１のタイマ手段（１１０）及び発振回路（２４０）の出力周波数が供給される第２のタイマ手段（１１２）の出力に応答して遮断信号を発生するように設けられる。遮断信号に基づいて、遮断手段（２６０）は、発振回路（２４０）への出力信号の供給を抑制する。これにより、ＰＬＬ装置の出力周波数は、周波数閾値を超えて変化することが回避可能となるとともに、唯１つのＰＬＬ回路だけで済むことになる。
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【特許請求の範囲】
【請求項１】
位相又は周波数検出回路の信号に応じて制御される発振回路を有する位相同期ループ装置であって、
ａ）所定の閾値周波数を受信する第１のタイマ手段と、
ｂ）前記発振回路の出力周波数を受信する第２のタイマ手段と、
ｃ）前記第１及び第２のタイマ手段の出力に応じて遮断信号を発生する切替制御手段と、
ｄ）前記遮断信号に応じて前記発振回路に対する前記出力信号の供給を抑制する遮断手段と、
をさらに有する装置。
【請求項２】
請求項１に記載の装置であって、前記閾値周波数を発生する基準発振手段をさらに有する装置。
【請求項３】
請求項１又は２に記載の装置であって、前記第１及び第２のタイマ手段の各々は、カウンタ回路を有し、前記閾値周波数及び出力周波数は、前記カウンタ回路のそれぞれのクロック入力に供給される、装置。
【請求項４】
請求項１，２又は３に記載の装置であって、前記切替制御手段は、前記第１及び第２のタイマ手段のそれぞれのキャリー信号を受信する有限状態マシンを有し、この有限状態マシンは、前記遮断信号と前記キャリー信号の少なくとも１つに応じて前記第１及び第２のタイマ手段をリセットするためのリセット信号とを発生するように構成されている、装置。
【請求項５】
請求項４に記載の装置であって、前記有限状態マシンは、前記遮断信号が得られる元の論理信号を発生するように構成された論理回路を有し、前記論理信号は、両方のキャリー信号がアクティブである場合、前記リセット信号及び前記遮断信号がアクティブである場合、又は前記リセット信号がアクティブでなく前記遮断信号がアクティブである場合にアクティブとなる、装置。
【請求項６】
請求項４又は５に記載の装置であって、前記有限状態マシンは、前記第１及び第２のタイマ手段が動作させられ前記遮断信号が非アクティブである第１状態と、前記リセット信号がアクティブで前記第１及び第２タイマ手段をリセットしかつ前記遮断信号が非アクティブである第２の状態と、前記第１及び第２タイマ手段が動作させられ前記遮断信号がアクティブである第３状態と、前記リセット信号がアクティブで前記第１及び第２のタイマ手段をリセットし前記遮断信号がアクティブである第４の状態とを有する、装置。
【請求項７】
請求項４，５又は６に記載の装置であって、前記遮断信号及び前記リセット信号は、それぞれのフリップフロップ回路によりラッチされ、当該フリップフロップ回路にはクロック信号として前記出力周波数が供給される、装置。
【請求項８】
請求項１ないし７のうちいずれか１つに記載の装置であって、前記遮断手段は、前記検出回路と前記発振回路との間の接続を切り換える制御可能型スイッチング手段を有する、装置。
【請求項９】
請求項１ないし８のうちいずれか１つに記載の装置であって、前記閾値周波数は、上側閾値周波数であり、前記出力信号は、前記発振回路の出力周波数を増大させるために用いられる、装置。
【請求項１０】
請求項１ないし８のうちいずれか１つに記載の装置であって、前記閾値周波数は、下側の閾値周波数であり、前記出力信号は、前記発振回路の出力周波数を減少させるために用いられる、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期ループ（ＰＬＬ）装置に関し、特に位相又は周波数検出回路の出力信号に応じて制御される発振回路を有するものに関する。
【背景技術】
【０００２】
テレビジョン集積回路（ＩＣ）においては、多くのディジタル回路が当該ライン周波数の倍数であるクロックを必要としている。このようなクロックは大抵、ラインロックドクロック（ＬＬＣ；Line-Locked Clock）と呼ばれている。普通は、ＰＬＬ回路は必要な周波数逓倍器として用いられる。しかし、当該ライン周波数が例えば電力の瞬間的降下その他により乱された場合には、ＰＬＬの出力周波数はこの周波数によりクロック制御される回路がそれらのタイミング制約を越えて駆動されるような高いレベルに少なくとも一時的にジャンプ又は変化する可能性がある。これは、その駆動される回路の動作を不確実なものとすることになる。
【０００３】
現在、この問題は基準ＰＬＬを水晶発振器にロックさせることによって解決される。そしてこのＰＬＬは、基準ＰＬＬに整合され、入力信号を受信する。基準発振器とのマッチングのため、ＰＬＬのフリーラン周波数が正確に認識され、その制御範囲を、当該フリーラン周波数が制御されない場合に必要なものの何分の１かに制限することができる。しかし、このシステムの主要な利点は、それが２つのＰＬＬを必要とする点である。これらは、比較的に大規模なアナログ回路であり、１つのＰＬＬだけを伴う方策が好ましい。
【０００４】
米国特許出願に係る文献のＵＳ５，２０８，５５５は、ＰＬＬの電圧制御型発振器（ＶＣＯ）の出力における周波数が検出されるリミット回路を記述している。この出力周波数が或る値を超えると、当該リミット回路は、ＶＣＯの出力周波数をこの或る値を下回るまで強制的に減らす。これは、選択された周波数を下回るようにＶＣＯの出力周波数を維持するように作用し、ＶＣＯにより駆動されたフィードバック回路により正確に処理可能である。ＶＣＯの出力周波数が或る値を下回ると、リミット回路は、当該出力周波数を強制的に減らすことを停止し、リミット回路はトランスペアレント状態になる。このとき、ＶＣＯを駆動する従来のフィードバック回路は、ＶＣＯ出力周波数の調整を引き受ける。特に、ＰＬＬ出力信号から発生されたアナログ電圧は、他のアナログ電圧と比較される。しかし、処理のばらつき、電源変動及び温度変動により、選択された最大周波数の正確さが低減される。さらに、このような出力周波数の強制的減少は、当該選択された周波数近傍に出力周波数を継続的に変化させ、これにより望ましくないジッタ成分を増大させる場合がある。当該比較が継続的に行われるという状況によって、当該周波数は、連続的な高レートのジッタをもたらす比較的高レートで連続的に変化することになる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって本発明の目的は、改善されたＰＬＬ装置を提供することである。
【課題を解決するための手段】
【０００６】
この目的は、請求項１に記載のＰＬＬ装置により達成される。このようにすることにより、制御される発振回路に供給されるそれぞれの制御信号は、第１及び第２のタイマ手段の出力が、閾値周波数が当該発振回路の出力周波数に達したことを表示したときに発生されることのできる遮断信号に応じて遮断される。第１及び第２タイマ手段の時間期間は、適正な検出期間を得るために選択可能である。位相又は周波数検出回路の出力信号の供給は、遮断信号に応じて抑制又は遮断されるという事実により、出力周波数は、入力信号の周波数が再び閾値周波数を下回るまで減るまで最大周波数に安定に維持される。したがって閾値周波数近傍の連続した周波数変動を回避することができる。当該遮断動作により、ＰＬＬ周波数が過剰に高い周波数値に達することができない。よって、上記既知のシステムが事後対応型のシステムであるのに対し、提案のシステムは、いわゆる事前対応型のシステムとすることができる。さらに、提案の方策は、唯一のＰＬＬと簡単な保護回路しか必要とせず、これらは簡単に集積化可能である。
【０００７】
閾値周波数は、基準発振手段により発生可能である。これにより、確実な基準周波数又は閾値周波数が発生可能である。
【０００８】
さらに、第１及び第２タイマ手段は、それぞれ、カウンタ回路を有するようにしてもよく、閾値周波数及び出力周波数は、当該カウンタ回路のそれぞれのクック入力に供給される。これにより、カウンタ回路は、所定の最大カウント値にセット可能であり、変化制御手段は、最大又は最小カウント値に到達したときに当該カウント手段により発生されるキャリー信号に基づいて制御可能である。
【０００９】
変化制御手段は、有限状態マシンを有するようにしてもよく、かかるマシンは、第１及び第２のタイマ手段のそれぞれのキャリー信号が供給され、遮断信号及び当該キャリー信号の少なくとも１つに応じて第１及び第２のタイマ手段をリセットするためのリセット信号を発生するように構成される。特に、当該有限状態マシンは、遮断信号が得られる元のロジック信号を発生するように適合された論理回路を有してもよく、当該ロジック信号は、両キャリー信号がアクティブであるとき、又はリセット信号及び遮断信号がアクティブであるとき、又はリセット信号がアクティブでなく遮断信号がアクティブであるときにアクティブとなる。このように、最後の比較又は検出の後の状態は、実際の制御中に反映可能となる。遮断信号及びリセット信号は、それぞれのフリップフロップ回路によりラッチ可能でり、かかる回路には、出力周波数がクロック信号として供給される。
【００１０】
ブロック手段は、検出回路と発振回路との間の接続を切り換えるための制御可能スイッチング手段を有してもよい。これにより、位相又は周波数検出回路の出力と当該制御される発振回路に向かうチェーンにおける次の回路との間でスイッチ又はスイッチング部を単に接続することにより、簡単な実現が可能となる。
【００１１】
本発明の第１の態様によれば、閾値周波数は、上側の閾値周波数とすることができ、出力信号は発振回路の出力周波数を増大させるのに用いることができる。これに代えて或いはこれに追加して、本発明の第２の態様によれば、閾値周波数を下側の閾値周波数としてもよく、出力信号を発振回路の出力周波数を減少させるために用いてもよい。このように、上側及び／又は下側周波数限界値は、これら周波数限界値間及び／又は閾値間にＰＬＬ装置を維持するために設定可能である。
【００１２】
さらに効果的な変形例は、従属請求項に規定されている。
【００１３】
以下、本発明を添付図面に基づいて所定の実施例に基づいてより詳しく説明する。
【発明を実施するための最良の形態】
【００１４】
以下、図１に示すように上側周波数限界値を伴うＰＬＬ装置に基づいて第１の好適実施例を説明する。図１によれば、ＰＬＬ装置は、ＰＬＬ回路２００及び保護回路１００を有し、この保護回路は、ＰＬＬ出力周波数が所定の上側閾値に達した場合に当該出力周波数の可能な上昇を遮断するための制御信号を発生する。
【００１５】
ＰＬＬ回路２００は、ライン周波数ＬＦとすることのできる入力信号が供給される位相及び周波数検出器２１０を有する。検出器２１０は、周波数分割（分周）回路２５０にける周波数分割により出力周波数（例えばＬＣＣ）から発生されたフィードバック信号の周波数が入力信号の周波数よりも高いと、ＤＯＷＮ出力を発生する。これにより、ポンプ回路２２０は、フィルタ回路２３０を充電又は放電するようにその出力ラインに電流を供給し、これにより、ＶＣＯ２４０の制御端子における電圧を上昇又は下降させＶＣＯ２４０の出力周波数を下げる。これにより得られる結果としての出力周波数の減少は、分割されたフィードバック周波数が当該入力信号の周波数に等しくなるまで減少する。このとき、検出器２１０は、チャージポンプ回路２２０に出力信号を供給することを停止することになる。したがって、ＰＬＬ回路２００は、当該された分割フィードバック周波数が入力信号の周波数及び位相に追従するように動作することになる。
【００１６】
同様の態様で、ＵＰ出力は、周波数分割回路２５０から供給された分割された帰還周波数が入力信号の周波数よりも低い場合にチャージポンプ回路２２０に供給されることになり、これにより、当該帰還周波数及び入力周波数が再び一致するまで当該出力周波数及び分割された帰還周波数を増大させることになる。
【００１７】
第１の好適実施例によれば、保護回路１００は、ＰＬＬ回路２００が過度に高い周波数を発生することを回避することになる。周波数分割回路２５０の分割（分周）レートＮの場合、出力周波数は、当該帰還パスがＮで出力周波数を分割するので、入力周波数のＮ倍となる。特に、出力周波数は、保護回路１００にＰＬＬ回路２００の出力周波数を継続して測定させることにより、所定の閾値周波数を超えて増大することを回避される。出力周波数がプリセットされた閾値周波数又は限界値に達すると、検出器２１０のＵＰ出力は、スイッチング回路２６０によって遮断される。これは、ＰＬＬ回路２００がＤＯＷＮ出力により低めの出力周波数にここで制御されることが可能であることを意味している。
【００１８】
ＰＬＬ回路２００の出力周波数は、カウンタ回路１１２においてセットされた基準時間内のクロックサイクル数を数えることによって測定される。追加の基準カウンタ回路１１０は、保護回路１００に設けられ、これには、周波数を決定する水晶素子１０を有する水晶発振器２０の出力信号が供給される。基準時間は、基準カウンタ１１０において水晶発振器２０から受信されたクロックパルスを数えることによって発生される。代替例として、もう１つの十分に正確なタイミング源を水晶発振器２０の代わりに用いることができる。
【００１９】
カウンタ１１２において数えられたクロックサイクルの数が当該基準時間の間で或る数を超えると、出力周波数は高すぎると判断される。水晶発振器２０及びＰＬＬ回路２００が互いにフリーラン動作している間、当該基準時間の間カウントされるＰＬＬクロックパルスの数は、それぞれの周波数が変わらない場合でも変化することになる。理想的な比は、ＭＸ／ＭＬであり、ＭＸは、基準カウンタ１１０でカウントされたクロックパルスの数を示し、ＭＬは、カウンタ１１２でカウントされたクロックパルスの数を示している。実際には、カウントされたクロックサイクルの数は、ＭＸ／ＭＬとＭＸ／（ＭＬ−２）との間で変化することになる。これは、フリーラン回路の間で生じる任意の位相シフトにより生じる。
【００２０】
保護回路１００のカウンタ１１２及び基準カウンタ１１０は、各々、プリセットされた値に達するとキャリー出力を発生する。どちらのキャリー出力も、有限状態マシン（ＦＳＭ；Finite State Machine）１３０に送出される。基準カウンタ１１０の基準キャリー出力は、同期動作するフリップフロップ回路１２０を通じて送られ、この回路は、ＰＬＬ回路２００の出力周波数によりクロック同期される。ＦＳＭ１３０は、リセット信号Ｒを出力してカウンタ１１２及び基準カウンタ１１０をリセットし、周波数が高すぎると判定された場合、すなわちＰＬＬ回路２００の出力周波数が所定の上側閾値に達した場合、検出器２１０のＵＰ出力を遮断するようにスイッチング素子２６０を制御する遮断信号Ｂを出力する。基準カウンタ１１０は、そのリセット信号が他のクロック領域において発生されるという事実による問題を回避するように同期リセット入力Ｒを有するようにしてもよい。
【００２１】
図２は、ＦＳＭ１３０の状態図を示している。この状態図によれば、ＦＳＭ１３０は、キャリー信号Ｘ及びＬの値に応じて、また出力信号Ｒ及びＢの最後の値に応じて、４つの異なる出力状態に設定可能である。ＰＬＬ回路２００の非遮断動作の間、ＦＳＭ１３０は、左上の非遮断カウント状態ＮＢＣとなり、ここでは出力信号Ｒ及びＢの双方が低論理レベルすなわち「０」（すなわち非アクティブ）となり、２つのカウンタ１１０，１１２のカウント動作が行われる。基準キャリ信号Ｘが「０」である限りは、ＦＳＭ１３０はこの状態のままとなる。基準キャリー信号Ｘもキャリー信号Ｌも、高論理レベルすなわち「１」（すなわち、ほぼ同時にアクティブ）に変えられると、ＦＳＭ１３０は、遮断リセット状態ＢＲに変わり、両出力信号Ｒ及びＢが「１」にセットされ、すなわちカウンタ１１０，１１２がリセットされて遮断信号Ｂが発生され又はアクティブ状態にセットされる。ＦＳＭ１３０は、基準キャリー信号Ｘが「１」であれば、この状態のままとなる。基準キャリー信号Ｘが「０」に変わるときには、ＦＳＭ１３０はカウント遮断状態ＢＣに変わり、ここでリセット出力信号Ｒが「０」に変えられ遮断出力信号は「１」のままとなる。この状態は、基準キャリー信号Ｘが「０」にとどまっている限り継続する。基準キャリー信号Ｘが「１」に変わり他のキャリー信号Ｌが「０」であるときに、ＦＳＭ１３０は非遮断リセット状態ＮＢＲに変わり、ここでリセット出力信号Ｒが「１」にセットされ、遮断出力信号Ｂが「０」にセットされて遮断状態が始まる。この状態は、基準キャリー信号Ｘが「１」にとどまる限り継続することになる。基準キャリー信号Ｘが「０」に変わるときには、ＦＳＭ１３０は、初期の非遮断カウント状態ＮＢＣに戻る。この状態から、ＦＳＭ１３０は、基準キャリー信号Ｘが「１」に変わる場合に非遮断リセット状態ＮＢＲに戻るとともに、他のキャリー信号Ｌは「０」となる。
【００２２】
よって、ＰＬＬ回路２００の通常動作の間、ＦＳＭ１３０は、非遮断モードにあり、ここで非遮断カウント状態ＮＢＣと非遮断リセット状態ＮＢＲとの間で継続して切り換わる。周波数閾値に達したときには、キャリー信号Ｘ及びＬの両方がほぼ同時に「１」にセットされ、ＦＳＭ１３０が遮断モードに変わり、ここでＰＬＬ回路２００の出力周波数が周波数閾値を越えている場合において遮断リセット状態ＢＲとカウント遮断状態ＢＣとの間で継続的に変わる。周波数閾値に達していないときには、ＦＳＭ１３０は、非遮断状態ＮＢＣ及びＮＢＲに戻る。
【００２３】
図３は、第２の好適実施例によるＰＬＬ装置を示しており、ここではＰＬＬ回路２００の出力周波数が低めの（下側）閾値周波数に限定されている点で第１実施例と異なる。これは、ＦＳＭ１３０の入力信号を変え、検出回路２１０のＤＯＷＮ出力にスイッチング素子２６０を設けることにより簡単に達成される。これにより、ＰＬＬ装置は、周波数が低すぎる状態になることすなわち基準カウンタ１１０により規定される閾値周波数を下回るほどに落ち込むことを回避するように適応可能とされる。ＦＳＭ１３０の動作は同じままである。これら２つのオプションが組み合わされると、ＰＬＬ回路２００の出力周波数を予め規定した周波数窓の範囲内に維持することも可能である。
【００２４】
図４は、ＦＳＭ１３０の実現形態の一例を示している。図４によれば、論理回路１３６が設けられており、これに基準キャリー信号Ｘ及び他のキャリー信号ＬがＦＳＭ１３０のリセット出力信号Ｒ及び遮断出力信号Ｂとともに供給される。基準カウンタ１１０の基準キャリーＸは、第１のフリップフロップ回路又はラッチ回路１３２に直接供給され、かかる回路は、リセット出力信号Ｒを発生する。論理回路１３６の出力は、第２のフリップフロップ回路又はラッチ回路１３４に供給され、かかる回路は、遮断出力信号Ｂを発生する。フリップフロップ回路１３２，１３４の双方は、ＰＬＬ回路２００の出力周波数によりクロック同期される。論理回路１３６の出力信号Ａは、次のクロック後の遮断出力信号Ｂを規定するものであり、ブール論理式による次の式によって記述することができる。
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ここで、「ｖ」は論理ＯＲ演算のための演算子を示し、２つの二進変数の間に演算子がないものは論理ＡＮＤ演算を示している。
【００２５】
したがって、論理回路１３６は、キャリー信号Ｘ及びＬの双方が高レベル「１」にセットされる場合、出力信号Ｒ及びＢの双方が高レベル「１」である場合、又は基準キャリー信号Ｘが低レベル「０」でかつ遮断出力信号Ｂが高レベル「１」である場合、高レベル出力すなわちアクティブ出力を発生する。これは、ＰＬＬ回路２００の出力周波数が閾値周波数に達したときにアクティブな遮断出力信号Ｂ＝「１」が発生されることを意味し、当該アクティブな遮断出力信号は、基準カウンタ１１０がその基準キャリー信号Ｘを他のカウンタ１１２よりも早くアクティブ状態にセットするまで維持される。論理回路１３６は、上記論理式を満たす他の論理回路に置き換えることができるのは勿論である。
【００２６】
なお、本発明は、上記好適実施例に限定されない。当該検出回路のそれぞれの出力信号の出力又は発生を回避するのに、どのような種類のスイッチング素子、遮断素子又は抑制素子でも使用可能である。さらに、それぞれの周波数に対応する出力信号を発生するのに適した他のタイマ回路をカウンタ回路１１０，１１２として置き換えることができる。また、ＦＳＭ１３０は、当該タイマ回路の出力に応答して適切な遮断信号を発生するいずれかの制御回路に置き換えることができる。このように、上記好適な実施例は、添付請求項の範囲内で改変可能なものである。
【図面の簡単な説明】
【００２７】
【図１】第１の好適実施例による周波数制限ＰＬＬ回路の概略的ブロック図。
【図２】好適実施例によるＰＬＬ回路に設けられた有限状態マシンの状態図。
【図３】第２の好適実施例による周波数制限ＰＬＬ回路を示す図。
【図４】好適実施例によるＰＬＬ回路に設けられた有限状態マシンの実現形態の一例を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
2007518336.tif 000008
2007518336.tif 000009