(57)【要約】  非準静的ＭＯＳ分周回路は、差動入力信号を引き起こすアンテナコイル、アンテナ共振キャパシタ、整流器、電圧制御リング発振器、位相検出器およびループフィルタを含む、位相ロックループ構成を用いる。用いられる全てのトランジスタは、ＰＭＯＳ、ＮＭＯＳ、もしくはＰＭＯＳとＮＭＯＳの両方の、有機ＭＯＳデバイスである。電圧制御発振器は、複数の遅延ステージリング発振器を含む。位相検出器は、個々の発振器ステージ電圧をループフィルタにサンプリングするため、サンプリングスイッチとして接続されたトランジスタを含む。サンプリングトランジスタは、コイルに接続されたゲートを有する。ループフィルタは、ほぼ直流をループ増幅器に、そして電圧制御発振器の遅延制御入力に提供する。この構成は、アンテナ信号周波数と同調し、この約数である、電圧制御発振器周波数をもたらす。サンプリングトランジスタゲートは全て、コイルに接続され、それにより、無線周波数並列共振ネットワークのキャパシタンスの部分となる。トランジスタゲートはそこで、無線周波数信号のレートで、コイル電圧に対して遅延なく、効果的にスイッチする。位相検出有機トランジスタの動作は、トランジスタの非準静的挙動に基づく。非準静的動作は、トランジスタのユニティゲインバンド幅の準静的制限よりもずっと高い周波数における位相検出をもたらす。
2007522712.tif 000002
【特許請求の範囲】
【請求項１】
非準静的動作モードで動作する複数の有機ＭＯＳトランジスタを備える、位相ロックループ回路。
【請求項２】
差動入力信号を供給するためのアンテナコイルをさらに備える、請求項１に記載の位相ロックループ回路。
【請求項３】
前記有機ＭＯＳトランジスタのゲートキャパシタンス以上の充分な追加キャパシタンスを提供し、並列同調ネットワークを所定の周波数に共振させるキャパシタをさらに備える、請求項１に記載の位相ロックループ回路。
【請求項４】
有機ＭＯＳ位相検出回路をさらに備える、請求項１に記載の位相ロックループ回路。
【請求項５】
差分入力信号を受信するための第１および第２の入力端子を有する有機トランジスタ位相検出器と、
同期出力信号を供給するための出力端子を有する位相検出器に接続された電圧制御発振器と、
前記位相検出器に接続されたフィルタと、
前記電圧制御発振器に電圧制御を提供するための前記フィルタに接続された増幅器とを備える、位相ロックループ分周器。
【請求項６】
前記第１および第２の入力端子の間に接続されるキャパシタをさらに備える、請求項５に記載の位相ロックループ分周器。
【請求項７】
前記第１および第２の入力端子の間に接続されるアンテナをさらに備える、請求項５に記載の位相ロックループ分周器。
【請求項８】
前記電圧制御発振器は、複数の遅延ステージを含む、請求項５に記載の位相ロックループ分周器。
【請求項９】
前記遅延ステージは、２つの接続されたＰＭＯＳ有機トランジスタを含む、請求項８に記載の位相ロックループ分周器。
【請求項１０】
前記遅延ステージは、第２の組の２つの接続されたＰＭＯＳ有機トランジスタに接続された、第１の組の２つの接続されたＰＭＯＳ有機トランジスタを含む、請求項８に記載の位相ロックループ分周器。
【請求項１１】
前記遅延ステージは、有機トランジスタ差分増幅器を含む、請求項８に記載の位相ロックループ分周器。
【請求項１２】
前記遅延ステージは、電流不足の有機トランジスタインバータを含む、請求項８に記載の位相ロックループ分周器。
【請求項１３】
前記遅延ステージは、フィードバックインバータステージをさらに含む、請求項８に記載の位相ロックループ分周器。
【請求項１４】
偶数個の複数の遅延ステージをさらに備える、請求項８に記載の位相ロックループ分周器。
【請求項１５】
前記位相検出器は、ＰＭＯＳ有機トランジスタを含む、請求項５に記載の位相ロックループ分周器。
【請求項１６】
前記位相検出器は、ＮＭＯＳ有機トランジスタを含む、請求項５に記載の位相ロックループ周波数分割器。
【請求項１７】
前記増幅器は、シングルエンド出力を含む、請求項５に記載の位相ロックループ分周器。
【請求項１８】
前記増幅器は、差分出力を含む、請求項５に記載の位相ロックループ分周器。
【請求項１９】
前記位相検出器の有機トランジスタは、非準静的モードで動作する、請求項５に記載の位相ロックループ分周器。
【請求項２０】
前記第１および第２の入力端子に接続され、前記電圧制限発振器に電力を供給するための出力を有する整流器をさらに備える、請求項５に記載の位相ロックループ分周器。
【請求項２１】
前記第１および第２の入力端子に接続され、前記増幅器に電力を供給するための出力を有する整流器をさらに備える、請求項５に記載の位相ロックループ分周器。
【請求項２２】
前記フィルタは、２つのキャパシタ接続ＰＭＯＳ有機トランジスタを含む第１のＰＭＯＳトランジスタステージと、２つのキャパシタ接続ＰＭＯＳ有機トランジスタを含む第２のＰＭＯＳトランジスタステージとを含む、請求項５に記載の位相ロックループ分周器。
【請求項２３】
前記フィルタは、２つのキャパシタ接続ＮＭＯＳ有機トランジスタを含む第１のＮＭＯＳトランジスタステージと、２つのキャパシタ接続ＮＭＯＳ有機トランジスタを含む第２のＮＭＯＳトランジスタステージとを含む、請求項５に記載の位相ロックループ分周器。
【請求項２４】
前記フィルタは、２つのキャパシタを含む第１のＮＭＯＳトランジスタステージと、２つのキャパシタを含む第２のＮＭＯＳトランジスタステージとを含む、請求項５に記載の位相ロックループ分周器。
【請求項２５】
前記フィルタは、比例積分制御（ＰＰＩ）ループフィルタを含む、請求項５に記載の位相ロックループ分周器。
【請求項２６】
非準静的動作モードで動作する複数の有機ＭＯＳトランジスタを含む、差動入力信号を受信するための位相検出器と、
同調出力信号を供給し、前記位相検出器に反応する電圧制御発振器とを備える、位相ロックループ回路。
【請求項２７】
前記差動入力信号を供給するためのアンテナコイルをさらに備える、請求項２６に記載の位相ロックループ回路。
【請求項２８】
前記位相検出器の前記有機ＭＯＳトランジスタのゲートキャパシタンス以上の充分な追加キャパシタンスを提供し、並列同調ネットワークを所定の周波数に共振させるキャパシタをさらに備える、請求項２６に記載の位相ロックループ回路。
【請求項２９】
前記複数の有機ＭＯＳトランジスタは、複数個の有機ＰＭＯＳトランジスタを含む、請求項２６に記載の位相ロックループ回路。
【請求項３０】
前記複数の有機ＭＯＳトランジスタは、複数個の有機ＮＭＯＳトランジスタを含む、請求項２６に記載の位相ロックループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
本出願は、２００５年１月６日に上記のタイトルで出願された米国本出願［番号未定］、２００４年１月１５日に出願された米国仮出願第６０／５３６，６０３号“ポリマー電子的処理におけるＲＦＩＤタグの設計の回路構成”、２００４年１月２７日に出願された米国仮出願第６０／５３９，６１１“ＲＦＩＤ有機処理方法”、２００４年１月２７日に出願された米国仮出願第６０／５３９，６１２“ＲＦＩＤ有機回路設計”、２００４年１月２７日に出願された米国仮出願第６０／５３９，６１０“ＲＦＩＤ有機フレキソ印刷プリントライン方法”に関連し、優先権を主張するものである。これら５つの出願の開示は、参照されることによりここにその全体が具体的に組み込まれる。
【０００２】
発明の分野
本発明は有機トランジスタに関し、より具体的には、有機トランジスタの性能制約を所与として、使用に適した位相ロックループ回路および周波数分割方法に関する。
【背景技術】
【０００３】
関連技術の説明
有機ＭＯＳトランジスタは、動作においてシリコン金属酸化物半導体トランジスタと類似する。構成における大きな違いは、より一般的な無機シリコンＭＯＳデバイスで用いられるシリコン層と異なり、有機ＭＯＳトランジスタが、半導体有機ポリマー膜の薄い層を用いてデバイスの半導体としての機能を果たすことである。
【０００４】
ここで図１を参照すると、トップゲートのボトムコンタクト型の有機ＭＯＳトランジスタ１００の断面図が示される。金属領域１２２が、絶縁基板１１２上に積層され、有機ＭＯＳデバイス１００のゲート１２２を形成する。薄い誘電体領域１２０が、ゲート領域１２２の上に配置されてそれを他の層から電気的に隔離し、ＭＯＳゲート絶縁体の機能を果たす。金属導電体１１８および１１６が、ゲート金属１２２と重なる導電体１１６と１１８との間にギャップ１２４が存在するように、ゲート領域１２２の上の誘電体領域１２０上に形成される。ギャップ１２４はトランジスタ１００のチャネル領域として知られる。有機半導体物質１１４の薄膜が、誘電体領域１２０上に、金属導電体１１６と１１８の少なくとも一部分を覆って積層される。ゲート１２２とソース１１８の間に印加される電圧は、半導体領域１２４と誘電体１２０の間の界面の近くのギャップ領域１２４内の有機半導体膜１１４の抵抗を変化させる。このことは“電界効果”と定義される。他の電圧がソース１１８とドレイン１１６との間に印加される時、ゲート-ソース間電圧とドレイン-ソース間電圧の両方に依存する値の電流が、ドレインとソースの間を流れる。
【０００５】
有機トランジスタ２００はまた、図２に示されるようなトップゲートのトップコンタクト構造として構成されてもよい。導電層２２２が基板２１２上に積層され、パターン形成される。誘電体層２２０が導電層２２２上に積層される。半導体物質２１４の薄膜が誘電体層２２０の上に積層される。導電膜が有機半導体２１６４上に積層され、パターン形成されて、下にあるゲート金属層２２４に重なるギャップ２２４が存在するように、導電ソースおよびドレインの領域２１６および２１８を形成する。ギャップ２２４はトランジスタ２００のチャネル領域として知られる。電界効果を通じて、電圧がゲート導電体２２２とソース２１８との間に印加され、半導体領域２１４と誘電体２２０との間の界面付近のギャップ領域２２４内の有機半導体２１４の抵抗を変化させる。他の電圧がソース２１８とドレイン２１６との間に印加される時、ゲート-ソース間電圧とドレイン-ソース間電圧の両方に依存する値の電流が、ドレインとソースの間を流れる。
【０００６】
有機トランジスタ３００はまた、図３に示されるようなトップゲート構造として構成されてもよい。導電膜が絶縁基板３１２上に積層され、パターン形成されて、導電領域３１８および３１６を形成する。これら導電領域のうちの１つはソース３１８として、もう１つはドレイン３１６として知られている。ソース３１８とドレイン３１６との間のギャップ３２４は、トランジスタ３００のチャネル領域として知られる。これらの導電領域の上に、ギャップ３２４の全体と導電領域ソース３１８およびドレイン３１６の少なくとも宇一部分とが覆われるように、薄い有機半導体層３２６が積層される。誘電体層３２０が半導体層３２６の上に積層される。下にあるギャップ３２４において、およびソース３１６とドレイン３１６の少なくとも一部分が覆われるように、導電層３２２が積層され、パターン形成される。ゲート３２２とソース３１８との間に電圧が印加されると、電界効果が、半導体３２６と誘電体３２０との間の界面近くのギャップ３２４内部の有機半導体３２６の抵抗を減少させるであろう。他の電圧がソース３１８とドレイン３１６との間に印加される場合、ソース３１８とドレイン３１６との間に電流が流れる。電流値はゲート３２２とソース３１８との間の電圧に依存する。
【０００７】
図１から３に示される全ての構造において、ゲート導電体がチャネル領域ギャップおよびソースとドレインの少なくとも一部分に重なる限りは、全ての層はパターン形成されてよく、有機半導体と誘電体とは、ゲート導電体およびソース／ドレイン導電体が電気的に隔離されるように配置される。
【０００８】
有機半導体物質はしばしば、ポリマー、低分子量、もしくはハイブリッドに分類される。ペンタセン、ヘシチフェン、ＴＰＤ、およびＰＢＤが低分子量の例である。ポリチオフェン、パラチニレンビニレン、およびポリフェニレンエチレンがポリマー半導体の例である。ポリビニルカルバゾールがハイブリッド物質の例である。これらの物質は絶縁体もしくは導電体として分類されない。有機半導体は、無機半導体におけるバンド理論に類似の用語で説明できるような方法で振る舞う。しかし、有機半導体内に電荷キャリヤを発生させる実際の方法は、無機半導体と大幅に異なる。シリコンなどの無機半導体においては、キャリヤは、異なる価数の原子を母体結晶格子に導入することで生成され、その量は伝導帯に注入されたキャリヤ数として記され、その動作は波動ベクトルｋとして示すことができる。有機半導体においては、キャリヤは、p電子と呼ばれる弱く結合した電子が非局在化されて、もともとその電子を発生させた原子から比較的遠い距離を移動するある物質内に、炭素分子のハイブリッド形成により発生する。この効果は、共役分子もしくはベンゼン環構造を含む物質において、とりわけ顕著である。非局在化のため、これらのp電子は伝導帯にあるものと大まかに記されてよい。この構造は、低い電荷の移動度を発生させ、電荷の移動度とは、これらのキャリヤが半導体の中を動くことのできるスピードを記す量であり、無機半導体と比較して有機半導体の格段に低い電流特性という結果を生じる。
【０００９】
低い移動度に加えて、キャリヤ発生の化学反応は、有機ＭＯＳトランジスタと無機半導体における動作の間の他の決定的な違いを引き起こす。無機半導体の一般的な動作において、チャネル領域の抵抗は、半導体内に少数派として存在するタイプの電荷からなる電荷キャリヤから構成される“反転層”により変化する。シリコンバルクは、伝導に用いられるものと比較して反対のタイプのキャリヤでドーピングされる。たとえば、ｐ型無機半導体はｎ型半導体でつくられるが、ホールとも呼ばれるｐ型キャリヤを用い、ソースとドレイン間の電流を伝導させる。しかし、有機半導体の一般的な動作において、チャネル領域の抵抗は、半導体内に多数派として存在するタイプの電荷からなる電荷キャリヤから構成される“蓄積層”によって変化する。たとえば、ＰＭＯＳ有機トランジスタはＰ型半導体とｐ型キャリヤ、つまりホールを用い、一般的な動作において電流を発生させる。
【００１０】
一般的な有機トランジスタにおける動作を充分に理解するために、“非準静的ＭＯＳト
ランジスタ動作”が説明されなければならない。有機および無機のＭＯＳトランジスタは通常、ゲート-ソース間電圧を印加すると、デバイスのソースとドレイン間に即時に電流が流れると考えられる。このことは“準静的”条件と呼ばれ、大変シンプルなＭＯＳデバイスの過渡効果モデルの開発を可能にする。トランジスタが、電荷キャリヤの最大周波数レスポンスよりも大幅に低い動作周波数で動作する場合にのみ、この条件は当てはまる。このことが、無機半導体を用いるほとんどの一般的な適用に関して当てはまる一方、高速で動作する有機トランジスタに関しては当てはまらない。ゲート-ソース間電圧の印加と電流を発生させる電荷キャリヤの動作との間に顕著な遅延がある場合、これらの電荷キャリヤの過渡的挙動を考慮に入れる必要がある。
【００１１】
この遅延は２つの要素を有する：電流の流れのない期間と、一定に安定した電流の流れが形成されるまで電流の流れが増加する期間とである。このことは図４に示される。図４のタイミング図は、ゲート電圧パルス４２４と、従来のシリコンＭＯＳトランジスタに見られるような準静的ドレイン電流パルス４２８と、高速で動作する有機トランジスタに見られるような“非準静的”ドレイン電流パルス４２６とを含む。電流がそれ以上増加しないポイントを超えた電圧パルス４２６を参照すると、デバイスは準静的（“ＱＳ”）挙動を有する。遅延領域は非準静的（“ＮＱＳ”）挙動を形作る。この遅延は一般的に、１００ピコ秒以上のパルス周期で動作するシリコンＭＯＳ回路に関しておよそ数ピコ秒であるため、この領域は通常無視される。この場合、ＮＱＳ遅延は一般的なシリコンＭＯＳ回路の注目している信号周期に対して重要でないため、非準静的挙動は無視してよい。有機トランジスタにおいて、この遅延はおよそ１０ナノ秒であり、したがって、トランジスタが数１００キロヘルツ以上の帯域で動作する時、この効果を説明することが必要である。トランジスタのユニティゲイン周波数は、トランジスタが入力電圧と等しい出力電圧を有するところの動作の周波数として定義される。トランジスタがこれより低い周波数で動作する場合、出力電圧は入力電圧より大きくなるであろう。トランジスタがこれより高い周波数で動作する場合、トランジスタのゲインはユニティよりも低く、それは出力電圧が入力電圧よりも低いことを意味する。ユニティゲインは常に、非準静的挙動が観測でき、かつ無視できない効果を生じる周波数を大幅に下回る。
【００１２】
有機トランジスタは無機トランジスタよりも大変低い性能を有するが、有機トランジスタを製造する材料および加工技術は、無機トランジスタを製造するのに用いられる材料および加工技術よりも大幅に安い。したがって、有機トランジスタ技術は、低いコストが求められ、低い性能が許容できる場合に適用される。したがって、有機トランジスタの効果的性能が増加するにつれ、有機トランジスタ技術の適用数もまた増加する。このタイプの適用の例は無線ＩＣ（ＲＦＩＤ）タグである。任意の周波数で動作するＲＦＩＤタグが製造されることができるが、一般的な適用で用いられる周波数帯域を用いるＲＦＩＤタグを製造することが好ましい。このようなＲＦＩＤタグの一般的な周波数の１つは、１３．５６ＭＨｚであり、これは有機トランジスタのユニティゲイン周波数をはるかに上回り、非準静的挙動が考慮に入れられる必要のある帯域の周波数である。
【００１３】
したがって求められるのは、非準静的挙動を考慮に入れる必要のある、ユニティゲインバンド帯を大きく上回る周波数で有機トランジスタを動作させて作用する、位相ロックループのような実用的な回路である。
【発明の開示】
【課題を解決するための手段】
【００１４】
発明の概要
本発明の一実施形態によると、非準静的ＭＯＳ分周回路は、差動入力信号を誘起するアンテナコイル、アンテナ同調キャパシタ、整流器、電圧制御リング発振器、位相検出器およびループフィルタを備える、位相ロックループ構成を用いる。電圧制御発振器は、供給
されたアンテナ電圧の周波数よりも低い周波数で動作し、反転フィードバック経路を有する一連の遅延ステージを含む。リング発振器のステージの数は、周波数分割比を規定する。リング発振器の出力は、リング発振器の各ステージに１もしくは２の有機ＭＯＳトランジスタを含む位相検出器を駆動する。トランジスタは、ループフィルタで用いるために各ステージの出力をサンプリングするサンプリングスイッチとしての役割を果たす。アンテナからの信号は整流器を駆動し、直流電力を生じ、それぞれ整流器の出力の負の電圧を上回り整流器の出力の正の電圧を下回る平均値で動作する、アンテナ端子電圧をもたらす。アンテナからの差動入力信号は、位相検出トランジスタゲートに接続され、位相検出サンプリング動作を制御する。位相検出トランジスタゲートの容量性の負荷の影響は、アンテナ同調回路のキャパシタンスに吸収され、ゲートにおける大きな信号電圧をもたらす。ゲートは、トランジスタを強制的に非準静的モードにする、対応のトランジスタの遷移周波数を超える周波数で動作する。各トランジスタは、リング発振器と対応する遅延段からのサンプリングされたレベルに応じた電流の小さなパルスをパスする。電流パルスはループフィルタネットワークによりサンプリングされ、ほぼ直流の信号に変換される。信号レベルはループ増幅器により増加し、電圧制御発振器の制御電圧入力に戻る。制御電圧入力は、発振器の各遅延ステージの遅延を変化させ、それにより振幅の周波数を変化させる。これは、位相ロックループのフィードバック結合を完成させる。電圧制御発振器周波数もしくは位相における変動は、分割されたアンテナ信号と電圧制御発振器との間の周波数誤差が修正されるように、ループフィルタの平均出力電圧の変化をもたらす。ループは、電圧制御発振器が、発振器内の遅延ステージの数により規定される、同期したアンテナ信号周波数の約数である周波数を得て、維持するように構成される。位相検出トランジスタはアンテナ回路により、１３．５６ＭＨｚであるコイルの無線周波数における半周期により規定される、３６．９ナノ秒よりも短いチャネル形成時間の間にスイッチされ、本発明の回路は分周器として動作する。
【００１５】
類似の参照番号は同様の要素を示す、添付の図面において、本発明は一例として示され、制限されるものではない。
【発明を実施するための最良の形態】
【００１６】
詳細な説明
ここで図５を参照すると、本発明の第１実施形態による位相ロックループ分周器５００は、アンテナコイル５０２から差動入力信号を受信する第１および第２の入力端子と、電圧制御発振器５０８によって生成された同期出力信号を提供する出力端子５３２とを含む。キャパシタ５０４は第１および第２の入力端子間に接続される。電圧制御発振器５０８は、フィードバックインバータステージ５２２と供に、遅延ステージ５１０、５１２、５１４、５１６、５１８および５２０を含む。ステージ５２０の実現構成によっては、反転ステージ５２２がステージ５２０の一部として含まれてもよい。遅延ステージは、ループ増幅器５２６により供給される遅延制御入力を含む。電圧制御発振器５０８は、リング発振器を実現する。電圧制御発振器の各遅延ステージは、発振ループを通るパルス信号の時間遅延および位相反転を提供する。フィードバックインバータ５２２は、電圧制御発振器５０８内のフィードバックループの全体が、リング発振器の発振必要条件である、奇数回の反転を有することを必要とする。個々のステージの出力は、位相検出有機ＰＭＯＳサンプリングトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５およびＭ６を介して、トランジスタのソース接続を通じて、ループフィルタ５２４に接続される。トランジスタＭ１、Ｍ３およびＭ５のゲートは、アンテナコイル５０２の第１の出力に接続される。トランジスタＭ２、Ｍ４およびＭ６のゲートは、アンテナコイル５０２の第２の出力に接続される。結果としてもたらされるゲート相互接続は、同じアンテナコイル５０２端子に接続されるサンプリングトランジスタを有する、相互電圧制御発振器の遅延ステージ出力をもたらす。Ｍ１、Ｍ３およびＭ５のドレイン接続は、ループフィルタ５２４の第１端子に接続される。Ｍ２、Ｍ４およびＭ６のドレイン接続は、ループフィルタ５２４の第２端子に接続される
。ループフィルタ５２４の第１端子は、アンテナコイル５０２の第１端子に同時に接続された、自身に接続されたトランジスタを有する。ループフィルタ５２４の第２端子は、アンテナコイル５０２の第２端子に同時に接続された、自身に接続されたトランジスタを有する。ループフィルタ５２４の出力は、ループ増幅器５２６に接続される。この接続は通常、位相ロックループのインパルス雑音感度を減少させるため差動接続である。ループ増幅器５２６の出力は、ループ増幅器５２６もしくは電圧制御発振器５０８の実現構成の詳細によっては、シングルエンド接続もしくは差動接続であってもよい。
【００１７】
リング発振器の長さは、図示される６つのステージから変更されてもよい。フィードバックインバータ５２２が含まれる場合、遅延ステージの全体数は偶数でなければならず、したがって、ステージＮ５２０に関して、Ｎの値は発振を維持するために偶数でなければならない。ステージの数Ｎが奇数の場合、フィードバックインバータ５２２は取り除かれなければならず、遅延ステージ５２０の出力は、発振を維持するために遅延ステージ５１０の入力と接続される。フィードバックインバータの時間遅延は、遅延ステージの時間遅延よりも小さい。１つのＰＭＯＳ位相検出サンプリングトランジスタは、Ｎの全体値に関わらず、電圧制御発振器５０８内の全ての遅延ステージに関して、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５およびＭ６に関して示されたのと同じ方法で接続されなければならない。
【００１８】
アンテナコイル５０２は、同調キャパシタ５０４と、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５およびＭ６のゲートキャパシタンスとの並列接続により共振する。アンテナコイル５０２は、アンテナコイル５０２と、同調キャパシタ５０４と、整流器５０６と、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５およびＭ６とを含む負荷アンテナ回路の共振のために選択された周波数において、交流磁界を感知する。トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５およびＭ６への電圧駆動は共振時に最大化され、トランジスタは、アンテナに存在する信号周波数でスイッチするようにする。アンテナの周波数は、トランジスタの遷移周波数よりも高い。したがってトランジスタは、非準静的モードで動作する。コイルの電圧が、全波整流器５０６により提供される直流電源の電圧よりも大きいことが保証されるため、トランジスタは完全に使用可能もしくは使用不可能にされる。全波整流器５０６は、直流出力５２８および５３０を、電圧制御発振器５０８およびループ増幅器５２６の電源として提供する。遅延ステージのための電源入力は、以下に、特に図９から１２を参照してより詳細に示され説明される。整流器５０６の第２の効果は、アンテナコイル電圧が、整流器５０６の負の出力５３０より小さな電圧から、整流器５０６の正の出力５２８よりも大きな電圧までスイングすることである。負の出力５３０は電源接地であり、正の出力５２８は正の電源電圧である。電圧制御発振器５０８のトランジスタは、この電源を用いる。したがって、電源値を上回るトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５およびＭ６のゲート電圧によって、位相検出サンプリングトランジスタは、使用可能状態と使用不可能状態との間のトランジスタチャネル電荷流の最大差でスイッチするであろう。
【００１９】
有機ＭＯＳトランジスタを用いて構成された位相ロックループ回路５０８の位相検出器のトランジスタは、従来のシリコンベースの回路のように、信号周波数においてゲインを生じる必要はない。さらに、トランジスタのゲートに対する信号駆動は、並列同調インダクタ-キャパシタネットワークから電圧モードである。ゲートのキャパシタンスは、同調ネットワークのキャパシタンスの全体に吸収される。その結果、ゲート電圧は、ネットワークのＱもしくは品質係数によって大きくなりうる。位相ロックループ５００の目的は、電圧制御発振器５０８の周波数を入力交流（ＡＣ）信号の約数とすることである。
【００２０】
図６を参照すると、ロックされた状態での位相ロックループのタイミングのプロットが示される。入力電圧は、１３．５６ＭＨｚで動作する正弦曲線である。説明の趣旨として、４である分割比Ｎが選択される。このことは、電圧制御発振器に４つの遅延ステージが
あることを必要とする。４つのステージ５１０、５１２、５１４および５１６の出力のみを図示する。４ステージの動作のため、ステージ５１８および５２０は用いられず、ステージ５１６の出力が、フィードバックインバータ５２２の入力に接続される。垂直方向の破線は、スイッチのサンプリングの瞬間の中心を示す。１つおきのサンプリングの瞬間において、スイッチのグループが交互にサンプリングを行う。したがって、あるサンプリングの瞬間において、ループフィルタ５２４の正の入力が駆動され、次のサンプリングの瞬間において、ループフィルタ５２４の負の入力が駆動される。サンプリングトランジスタの駆動正弦波のピークへの非準静的なレスポンスのため、サンプリング期間は極めて短い。サンプリングトランジスタＭ１からＭ６の弱い電流駆動のため、それらの関連する出力は電流信号として現れる。ループフィルタ５２４の入力への同じ信号上で、同時に２以上のスイッチが使用可能であるため、電流は合計される。したがって、両方のスイッチＭ１およびＭ３が使用可能である間に、負の信号が遅延ステージ５１０の出力において発生し、正の信号が遅延ステージ５１２の出力において発生すると、スイッチ内の電流は反対方向にあり、打ち消され、結果として関連するループフィルタ５２４の入力のループフィルタに向かう電流が生じない。スイッチＭ１およびＭ３の両方が使用可能である間、正の信号が遅延ステージ５１０の出力において発生し、正の信号が遅延ステージ５１２の出力において発生すると、スイッチ内の電流は助長する方向にあり、結果としてループフィルタに向かう電流は、関連するループフィルタ５２４入力において正である。
【００２１】
ロックされた状態において、電圧制御発振器の出力周波数は、正確に、Ｎで分割されたものであり、すなわち図６に示される例に関しては、アンテナ入力周波数の４分の１である。図示された第１の例は、トランジスタＭ１およびＭ３を介して、ステージ１、５１０およびステージ３、５１４の出力からループフィルタ５２４の正の入力に伝達されたものである。次のサンプリングの瞬間では、ステージ２、５１２およびステージ４、５１６からの出力が、Ｍ２およびＭ４を介して、ループフィルタ５２４の負の入力に伝達される。ループフィルタ５２４およびループ増幅器５２６の差動的な性質が、２つの入力電流信号を減算し、結果として図６の下部のループフィルタの差分値プロットをもたらす。ループフィルタの入力への効果は、これが負の方向に２つの電流パルスを、次に正の方向に４つの電流パルスを、そして負の方向にさらに２つの電流パルスを受け取ることである。この処理は、アンテナおよび出力信号５３２が目標の周波数比で同期されるまで、いつまでも繰り返される。パルス列の平均は０であり、アンテナ信号と電圧制御発振器の出力５３２との間の周波数関係が正しいことを示す。ループフィルタ５２４は、出力５３２における一定の周波数を維持するために、この信号を統合して、電圧制御発振器５０８に印加された電圧を維持する。
【００２２】
図７を参照すると、ロックされない状態における位相ロックループのタイミングのプロットが示される。入力電圧は、１３．５６ＭＨｚで動作する正弦曲線である。説明の目的のため、図６の実施例と同じく、４である分割比Ｎが選択される。
【００２３】
ロックされない状態において、電圧制御発振器５０８の出力周波数は、Ｎで分割されるものではなく、すなわちこの図に関しては、アンテナ入力周波数の４分の１ではない。示された第１の例は、トランジスタＭ１およびＭ３を介して、ステージ１、５１０およびステージ３、５１４の出力からループフィルタ５２４の正の入力に伝達されたものである。次のサンプリングの瞬間では、ステージ２、５１２およびステージ４、５１６からの出力が、Ｍ２およびＭ４を介して、ループフィルタ５２４の負の入力に伝達される。ループフィルタ５２４およびループ増幅器５２６の差動的な性質が、２つの入力電流信号を減算し、結果として図７の下部のループフィルタの差分値プロットをもたらす。アンテナ信号と電圧制御発振器の出力５３２との間の周波数関係がおよそ３分の１であるため、ループフィルタの入力への効果は、これが負の方向に１つの電流パルスを、次に正の方向に２つの電流パルスを、そして負の方向にさらに１つの電流パルスを受け取ることである。次の２
つのサンプルは０である。初めの６つのサンプルに関して平均は０である。しかし、７番目のサンプルでは、出力は負であり、大きな正のサンプルが続く。９番目と１０番目のサンプルは０であり、別の大きな正のサンプルが続く。この時点で、ループフィルタ差分値の平均は実質的に正であり、アンテナ信号と電圧制御発振器の出力５３２との間の周波数関係が不正であることを示す。ループフィルタはサンプルの正の平均を統合する。フィルタからの出力信号はループ増幅器５２６内で増幅され、電圧制御発振器５０８に加えられて、再びロックが実現されるまで出力周波数を減少させる。この位相検出スキームは、周波数の増加または減少からもたらされる位相誤差を感知し、修正措置をもたらす。
【００２４】
有機ＭＯＳトランジスタ電圧制御発振器について、現在最先端の技術で可能な、最も速い電圧制御発振器周波数は、約１ＭＨｚから２ＭＨｚである。ＲＦＩＤ動作に関して、要求される電圧制御発振器周波数は４２３．７５ｋＨｚであり、約３μのゲート長さで０．１Ｖ−ｃｍ２を上回るトランジスタ移動度で、極めて簡単に達成できる。分割比は、４２３．７５ｋＨｚで分割された１３．５６ＭＨｚであり、３２である分割比Ｎがもたらされ、それにより、３２の遅延ステージを用いることが必要とされる。位相検出サンプリングトランジスタＭ１からＭ６の非準静的遅延は約２０ナノ秒であり、１３．５６ＭＨｚ動作における半周期の３６．９ナノ秒を下回る。結果として、位相検出器は、必要とされるＲＦＩＤ周波数より高い周波数動作し、必要とされるＲＦＩＤデータ処理を支えることが可能な発振器を制御することができる。
【００２５】
図５に示されるものの他に、代替的な回路構成が用いられてよい。ここで図８を参照すると、本発明の第２実施形態による位相ロックループ分周器８００は、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５およびＭ６がＮＭＯＳトランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０、Ｍ１１およびＭ１２に置き換えられた以外は、図５の第１実施形態５００における分周器と実質的に同一である。ＮＭＯＳトランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０、Ｍ１１およびＭ１２が、それらの対応するゲートに正の電圧が印加されると、使用可能になり、負の電圧が印加されると使用不可能になることを除いて、位相ロックループ８００の動作は位相ロックループ５００の動作と同様である。
【００２６】
図９を参照すると、電圧制御発振器５０８もしくは８０８において用いられる遅延回路９００の第１実施形態は、ＰＭＯＳトランジスタＭ９７およびＭ９８を含む。トランジスタＭ９７は、正の電源に接続されたソースと、遅延ステージの入力９０２に接続されたゲートと、遅延ステージの出力９０４に接続されたドレインとを有する。トランジスタＭ９８は、遅延ステージの出力９０４に接続されたソースと、遅延制御の入力９０６に接続されたゲートと、電源接地に接続されたドレインとを有する。立ち上がり入力信号９０２は、立ち下がり出力信号９０４をもたらす。出力信号の変更レートは、遅延入力８０６の電圧により設定される、Ｍ９８に引かれる電流により制御される。立ち下がり入力信号９０２および立ち上がり出力信号９０４に関して、同様の挙動が起こる。遅延制御電圧９０６の変動は、入力９０２から出力９０４へのパルス信号の遅延の変動を引き起こす。
【００２７】
図１０を参照すると、電圧制御発振器５０８もしくは８０８で用いられる遅延回路１０００の第２実施形態は、ＰＭＯＳトランジスタＭ１０５、Ｍ１０６、Ｍ１０７およびＭ１０８を含む。トランジスタＭ１０５は、正の電源に接続されたソースと、遅延ステージの入力１００２に接続されたゲートと、トランジスタＭ１０８のゲートに接続されたドレインとを有する。トランジスタＭ１０６は、トランジスタＭ１０８のゲートに接続されたソースと、遅延制御の入力１００６に接続されたゲートと、電源接地に接続されたドレインとを有する。トランジスタＭ１０８は、遅延ステージの出力１００４に接続されたソースと、Ｍ１０５のドレインに接続されたゲートと、電源接地に接続されたドレインとを有する。トランジスタＭ１０７は、正の電源に接続されたソースと、バイアス電圧１００８に接続されたゲートと、ステージ遅延の出力１００４に接続されたドレインとを有する。ト
ランジスタＭ１０５およびＭ１０６は、前述の遅延セル９００におけるのと同じように動作する。トランジスタＭ１０７およびＭ１０８は、電圧レベルシフターのように動作する。レベルシフターは、ステージの出力電圧遷移レベルを、入力遷移レベルに近い電圧に動かすことで、発振器の遅延ステージ間の信号互換性を改善する。バイアス電圧１００８はこのバランスを最適化するよう設定される。立ち上がり入力信号１００２は、立ち下がり出力信号１００４を引き起こす。出力信号の変更レートは、遅延入力１００６の電圧により設定される、Ｍ１０６により引かれる電流により制御される。立ち下がり入力信号１００２および立ち上がり信号１００４について、同様の挙動が起こる。遅延制御電圧１００６の変動は、入力１００２から出力１００４のパルス信号の遅延の変動を引き起こすであろう。
【００２８】
図１１を参照すると、電圧制御発振器５０８もしくは８０８で用いられる遅延回路１１００の第３実施形態は、ＰＭＯＳトランジスタＭ１１４、Ｍ１１５、Ｍ１１６、Ｍ１１７およびＭ１１８を含む。トランジスタＭ１１４は、正の電源に接続されたソースと、遅延ステージの入力１１０２に接続されたゲートと、トランジスタＭ１１５およびＭ１１６のソースに接続されたドレインとを有する。Ｍ１１５およびＭ１１６は、ゲートがそれぞれ正の入力１１０４および負の入力１１０６に接続され、ドレインがそれぞれ負の出力１１１０および正の出力１１０８に接続された、差動増幅器として構成される。負荷トランジスタＭ１１６およびＭ１１８は、電源接地に接続されたドレインを有する。Ｍ１１６およびＭ１１８は、関連するドレインに接続された自身のゲートに接続された定電流源である。Ｍ１１６のドレインは負の出力１１１０に接続され、Ｍ１１８のドレインは正の出力１１０８に接続される。遅延制御の入力１１０２における電圧の変更は、負荷デバイスＭ１１６およびＭ１１８の間のＭ１１５およびＭ１１７によりスイッチされる、利用可能な電流を変更させる。Ｍ１１４からの利用可能な電流の減少は、入力１１０４および１１０６から出力１１０８および１１１０への信号の時間遅延を増加させる効果により、出力１１０８および１１１０に接続される隣接する遅延ステージの入力キャパシタンスを充電するのにより時間がかかるという結果をもたらす。
【００２９】
図１２を参照すると、電圧制御発振器５０８もしくは８０８で用いられる遅延回路１２００の第４実施形態は、ＰＭＯＳトランジスタＭ１２５、Ｍ１２６およびＮＭＯＳトランジスタＭ１２７、Ｍ１２８を含む。トランジスタＭ１２５は電流源として、遅延Ｐ１２０２の電圧の制御に従う電流の正の電源に接続される。トランジスタＭ１２８は電流源として、遅延Ｎ１２０６の電圧の制御に従う電流の電源接地に接続される。トランジスタＭ１２６およびＭ１２７は、入力１２０４および出力１２０８を有する相補のＭＯＳインバータを含む。電流源Ｍ１２５およびＭ１２８からの電流の減少により、インバータは電流不足となる。結果として生じる入力１２０４および出力１２０８の間の信号の時間遅延の増加とともに、出力１２０８に存在する負荷キャパシタンスの充電時間は増加する。遅延制御のこの方法は、ループ増幅器５２４からの２つの制御信号１２０２および１２０６を必要とし、これらは性質上、差動的である。
【００３０】
図１３を参照すると、位相ロックループ５００もしくは８００で用いられるループフィルタ回路１３００の第１実施形態は、ＰＭＯＳトランジスタＭ１３２〜Ｍ１３７を含む。トランジスタＭ１３３、Ｍ１３４、Ｍ１３６およびＭ１３７は、電源接地へのソースおよびドレイン接続の両方を有する。これらはキャパシタとして動作する。Ｍ１３２およびＭ１３５は、そのゲートをバイアス電圧１３０４に接続することでバイアス抵抗として動作する。その時Ｍ１３２は、Ｍ１３３のゲートを、自身のソース-ドレインチャネルを介して、正の入力／出力１３０２に接続する。そして同様に、Ｍ１３５は、Ｍ１３６のゲートを、自身のソース-ドレインチャネルを介して、負の入力／出力１３０６に接続する。Ｍ１３４のゲートは、正の入力／出力１３０２に接続される。Ｍ１３７のゲートは、正の入力／出力１３０２に接続される。回路は、位相ロックループとともに使用するために、比
例積分制御（ＰＰＩ）ループフィルタを実施する。２つの入力は、サンプリング位相検出器の２つの出力からの信号を受信する。位相検出器は、サンプリングトランジスタの比較的低い導電性により、有限直列抵抗を有する。位相検出器の抵抗は、Ｍ１３２およびＭ１３５の抵抗と直列である。Ｍ１３３およびＭ１３６が無限に大きなキャパシタであったならば、２つの抵抗は、遅延ステージの出力からループフィルタの出力への信号ロスを生じるように、電圧分割器を実現する。これはＰＰＩフィルタの比例要素である。Ｍ１３３およびＭ１３６の有限キャパシタンスは、Ｍ１３２およびＭ１３５と相互作用し、フィルタの伝達関数として０を実現する。これはレスポンスの重要な部分である。ＰＰＩフィルタ技術は、位相ロックループの安定した二次閉ループシステムを提供するのに用いられる。他のフィルタが用いられてもよいが、ＰＰＩアプローチは最大の柔軟性と帯域幅を有する。トランジスタＭ１３４およびＭ１３７は、全体的な位相ロックループ閉ループ周波数レスポンスの第３のポールを実施する。これは、位相検出トランジスタのスイッチングによる、ループフィルタの出力の残存交流リップルを減少させるのに用いられる。
【００３１】
図１４を参照すると、電圧制御発振器５０８もしくは８０８で用いられるループフィルタ回路１４００の第２実施形態は、ＮＭＯＳトランジスタＭ１４２〜Ｍ１４７を含む。これは、ＰＭＯＳトランジスタがＮＭＯＳトランジスタに置き換えられたことを除いて、前述のループフィルタ回路１３００と同様である。動作は、バイアス電圧１４０４が調整されてＭ１４２およびＭ１４５の抵抗動作をもたらす必要があることを除いて、ループフィルタ回路１３００の動作と同一である。
【００３２】
図１５を参照すると、電圧制御発振器５０８もしくは８０８で用いられるループフィルタ回路１５００の第３実施形態は、ＮＭＯＳトランジスタＭ１５２、Ｍ１５５およびキャパシタＣ１５３、Ｃ１５４、Ｃ１５６、Ｃ１５７を含む。これは、トランジスタに接続されたＮＭＯＳキャパシタがキャパシタ要素に置き換えられたことを除いて、前述のループフィルタ回路１４００と同様である。動作は、ループフィルタ回路１４００の動作と同一である。
【００３３】
本発明は、本発明を実施する現在好適な形態を含む特定の実施例に関して説明されたが、当業者は、添付の特許請求の範囲に規定される発明の精神および範囲に含まれる上述のシステムおよび技術の、数多くの変形および置き換えがあることを認識するであろう。
【図面の簡単な説明】
【００３４】
【図１】従来技術による、絶縁基板、有機ポリマー膜、誘電体層、および導電体ゲートを含む、有機ＭＯＳトランジスタの断面図
【図２】従来技術による、絶縁基板、有機ポリマー膜、誘電体層、および導電体ゲートを含む、有機ＭＯＳトランジスタの断面図
【図３】従来技術による、絶縁基板、有機ポリマー膜、誘電体層、および導電体ゲートを含む、有機ＭＯＳトランジスタの断面図
【図４】理想的なシリコンＭＯＳトランジスタにおいてみられる準静的動作モードについて、また一般的な有機ＭＯＳトランジスタにおいてみられる非準静的動作モードについて、付随するドレイン電流レスポンスと同じくゲート電圧パルスを示すタイミング図
【図５】本発明の第１実施形態による、アンテナコイル、アンテナ共振キャパシタ、ＰＭＯＳ有機トランジスタ位相検出回路、電圧制御発振器、ループフィルタおよびループ増幅器を含む、位相ロックロープ分周回路の回路図
【図６】ロックモードで動作する、アンテナ入力電圧の波形、電圧制御発振器ステージの波形、正負のループフィルタ入力電流の波形およびループフィルタ入力電流差を含む、図５の回路のタイミング図
【図７】ロックされていないモードで動作する、アンテナ入力電圧の波形、電圧制御発振器ステージの波形、正負のループフィルタ入力電流の波形およびループフィルタ入力電流差を含む、図５の回路のタイミング図
【図８】本発明の第２実施形態による、アンテナコイル、アンテナ共振キャパシタ、ＮＭＯＳ有機トランジスタ位相検出回路、電圧制御発振器、ループフィルタおよびループ増幅器を含む、位相ロックループ分周回路の回路図
【図９】図５および図８の電圧制御発振器で用いられる、ＰＭＯＳ有機トランジスタを用いる、第１の型の遅延回路の回路図
【図１０】図５および図８の電圧制御発振器で用いられる、ＰＭＯＳ有機トランジスタを用いる、第２の型の遅延回路の回路図
【図１１】図５および図８の電圧制御発振器で用いられる、ＰＭＯＳ有機トランジスタを用いる、第３の型の遅延回路の回路図
【図１２】図５および図８の電圧制御発振器で用いられる、ＰＭＯＳおよびＮＭＯＳの両方の有機トランジスタを用いる、第４の型の遅延回路の回路図
【図１３】図５および図８の回路で用いる、ＰＭＯＳ有機トランジスタを用いる、第１の型のループフィルタ回路の回路図
【図１４】図５および図８の回路で用いる、ＮＭＯＳ有機トランジスタを用いる、第２の型のループフィルタ回路の回路図
【図１５】図５および図８の回路で用いる、キャパシタおよび有機トランジスタを用いる、第３の型のループフィルタ回路の回路図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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