(57)【要約】  ノーマリーオンのトランジスタはソース（１０）、ドレイン（１１）及びチャネル（７）を備える。ソース、ドレイン及びチャネル材料は、ＮＭＯＳ型トランジスタではドレイン材料の電子親和力Ｘｄがチャネル材料の電子親和力Ｘｃより低く、ソース材料の電子親和力Ｘｓがチャネル材料の電子親和力Ｘｃより高くなるように（Ｘｄ＜Ｘｃ＜Ｘｓ）選択される。さらに、ＰＭＯＳ型トランジスタではドレイン材料の価電子帯の上限Ｅｄがチャネル材料の価電子帯の上限Ｅｃより高く、ソース材料の価電子帯の上限Ｅｓがチャネル材料の価電子帯の上限Ｅｃより低くなるように（Ｅｓ＜Ｅｃ＜Ｅｄ）材料が選択される。
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【特許請求の範囲】
【請求項１】
ＮＭＯＳ型トランジスタではドレイン材料の電子親和力（Ｘｄ）がチャネル材料の電子親和力（Ｘｃ）より低くなるように、ＰＭＯＳ型トランジスタではドレイン材料の価電子帯の上限（Ｅｄ）がチャネル材料の価電子帯の上限（Ｅｃ）より高くなるように選択されたソース、ドレイン及びチャネル材料によりそれぞれ形成されるソース、ドレイン及びチャネルを備え、ノーマリーオン型のトランジスタではＮＭＯＳトランジスタのソース材料の電子親和力（Ｘｓ）が前記ＮＭＯＳトランジスタのチャネル材料の電子親和力（Ｘｃ）より高く、ＰＭＯＳトランジスタのソース材料の価電子帯の上限（Ｅｓ）は前記ＰＭＯＳトランジスタのチャネル材料の価電子帯の上限（Ｅｃ）より低いことを特徴とする電界効果トランジスタ。
【請求項２】
請求項１記載のＰＭＯＳ型及びＮＭＯＳ型の電界効果トランジスタを備えることを特徴とする集積回路。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［発明の背景］
本発明はソース、ドレイン及びチャネルを有する電界効果トランジスタ、特に、ＮＭＯＳ型トランジスタではドレイン材料の電子親和力Ｘｄがチャネル材料の電子親和力Ｘｃより小さくなるように選択され、ＰＭＯＳ型トランジスタではドレイン材料の価電子帯の上限Ｅｄがチャネル材料の価電子帯の上限Ｅｃよりも高くなるように選択されたソース、ドレイン及びチャネル材料により形成されるものに関する。
【０００２】
［従来の技術］
従来、薄膜上に形成された電界効果トランジスタは、ゲート電極により制御されるチャネルにより接続されたソース及びドレインを有する。電荷キャリアは一方ではチャネル通過の際に拡散により減速され、他方ソースとチャネルの間ではトランジスタの切替速度を制限する。典型的には、この問題を解決するために、ソース及びドレイン領域は強くドープされ、ソース及びドレイン材料においてドーパントの強力な活性化が必要となる。もしこれらの材料が半導体であれば、ドーパントの活性は材料内のドーパントの制限された化学的溶解度により制限される。
【０００３】
シリコンチャネルとゲルマニウムのソース及び／又はドレインの使用がよく知られている。例えば文献ＪＰ６３１２２１７７にはゲルマニウムのチャネルと、それぞれＮ型ドープ又はＰ型ドープのゲルマニウム層及びシリコン層を有するソース及びドレイン電極を備えるＭＯＳトランジスタが記載されている。チャネルはＮ型又はＰ型にできる。この文献はＣＭＯＳ回路内でのそのトランジスタの使用を提案している。
【０００４】
文献ＪＰ６３０１３３７９にはシリコンチャネルとそれぞれシリコンに堆積されたＮ型ドープのゲルマニウム層により形成されるソース及びドレイン電極を備えるトランジスタが記載されている。
【０００５】
文献ＵＳ２００４／００１４２７６にはそれぞれシリコンのチャネルとゲルマニウムのソース及びドレインを有するＮＭＯＳ及びＰＭＯＳトランジスタが記載されている。
【０００６】
Lindert et al.による論文“Quasis-Planar FinFETs with Selectively Grown Germanium Raised Source/Drain”にはソースとドレインの間にフィンを有する電界効果トランジスタが記載されている。フィンがチャネルを形成する。チャネルはシリコンにより作られ、ソース又はドレインはゲルマニウムで作ることができる。
【０００７】
［発明の目的］
本発明の目的は、これらの欠点を改善し、特により高速の動作を可能にするトランジスタをつくることである。
【０００８】
本発明によれば、この目的は添付の請求の範囲により達成され、特に、トランジスタはＮＭＯＳトランジスタのソース材料の電子親和力Ｘｓが前記ＮＭＯＳトランジスタのチャネル材料の電子親和力Ｘｃより高く、ＰＭＯＳトランジスタのソース材料の価電子帯の上限Ｅｓが前記ＰＭＯＳトランジスタのチャネル材料の価電子帯の上限Ｅｃより低いノーマリーオン型であるという事実により達成される。
【０００９】
本発明のさらなる目的は本発明によるＰＭＯＳ型及びＮＭＯＳ型の電界効果トランジスタを有する集積回路を提供することである。
【００１０】
他の利点及び特徴は、非制限的な例としてのみ与えられる、本発明の実施形態によるトランジスタの製造方法を示す添付の図面、図１から図５に表される後述の本発明の特定の実施形態の説明からより明らかとなるであろう。
【００１１】
［特定の実施例の説明］
本発明によるトランジスタはそれぞれ所定の材料、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ダイヤモンド状炭素（ｄｉａｍｏｎｄ−ｌｉｋｅ  Ｃ）、ガリウムヒ素（ＧａＡｓ）又はアンチモン化インジウム（ＩｎＳｂ）、で作られているチャネルを有する。
【００１２】
本発明によれば、ＮＭＯＳトランジスタのソース及びドレイン材料はそれらの電子親和力Ｘｓ及びＸｄに従って選択され、一方ＰＭＯＳトランジスタでは、ソース及びドレイン材料はそれらの価電子帯の上限Ｅｓ及びＥｄに従って選択される。
【００１３】
ＮＭＯＳトランジスタのドレイン材料はドレイン材料の電子親和力Ｘｄが前記ＮＭＯＳトランジスタのチャネル材料の電子親和力Ｘｃより低く（Ｘｄ＜Ｘｃ）なるように選択される。ＰＭＯＳトランジスタのドレイン材料は価電子帯の上限Ｅｄが前記ＰＭＯＳトランジスタのチャネル材料の価電子帯の上限Ｅｃよりも高く（Ｅｄ＞Ｅｃ）なるように選択される。
【００１４】
ＮＭＯＳ及びＰＭＯＳトランジスタはノーマリーオン型又はノーマリーオフ型にできる。（オン型及びオフ型）どちらの場合も、ドレイン材料は上記した法則に従ってＮＭＯＳ及びＰＭＯＳトランジスタそれぞれについて選択される。ソース材料にはチャネル材料とは違う材料が選択される。以下においては、ソース材料の選択はノーマリーオンのトランジスタに限定している。
【００１５】
ノーマリーオンのトランジスタでは、ＮＭＯＳトランジスタのソース材料は、ソース材料の電子親和力Ｘｓ（ｏｎ）が前記ＮＭＯＳトランジスタのチャネル材料の電子親和力Ｘｃ（ｏｎ）より高く（Ｘｓ（ｏｎ）＞Ｘｃ（ｏｎ））なるように選択される。ノーマリーオンのＰＭＯＳトランジスタのソース材料の価電子帯の上限Ｅｓ（ｏｎ）は前記ＰＭＯＳトランジスタのチャネル材料の価電子帯の上限Ｅｃ（ｏｎ）より低い（Ｅｓ（ｏｎ）＜Ｅｃ（ｏｎ））。
【００１６】
これらの法則はトランジスタにより良い性能を与えるためにチャネル材料と適合するようドレイン及びソース材料を選択させることができる。特に、チャネル材料と異なる適切なソース材料の選択により、チャネルにおける電荷キャリアの速度が、ソース材料がチャネル材料と同じ化学的性質であるが逆導電型に高ドープされている場合に得られる速度である参照流動速度よりも自動的に速くなる。さらに、ソースにおける電荷キャリアの速度はチャネルにおけるキャリアの速度よりも速い。ドレイン材料はチャネル材料と異なり、ソース材料はチャネル材料と異なる。ソースとドレインの材料も互いに異なる。
【００１７】
テーブル１は電界効果トランジスタ製造に用いることができる材料ごとの電子親和力Ｘ及び価電子帯の上限Ｅを、エレクトロンボルト単位で示す。
【表１】
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【００１８】
ＮＭＯＳトランジスタでは、チャネルが例えばシリコン（電子親和力Ｘが−４．０５ｅＶ）で作られているとき、ドレインは例えばゲルマニウム（Ｘ＝−４．１３ｅＶ）、ガリウム（Ｘ＝−４．０７ｅＶ）又はアンチモン化インジウム（Ｘ＝−４．５９ｅＶ）で作ることができる。このようにすべての場合において、ドレイン材料の電子親和力Ｘｄがチャネル材料の電子親和力Ｘｃより低い（Ｘｄ＜Ｘｃ）。チャネルがシリコンで作られているノーマリーオンのトランジスタでは、ソースは例えばダイヤモンド状炭素（電子親和力Ｘが０ｅＶ）で作ることができる。従って、ソース材料の電子親和力Ｘｓ（ｏｎ）はチャネル材料の電子親和力Ｘｃ（ｏｎ）より高い。
【００１９】
テーブル２はノーマリーオンのＮＭＯＳトランジスタの与えられたチャネル材料に対するソース及びドレイン材料の異なる好ましい組み合わせを示す。
【表２】
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【００２０】
ＰＭＯＳトランジスタでは、チャネルが例えばシリコン（価電子帯の上限Ｅが−５．１７ｅＶ）で作られているとき、ドレインは例えばゲルマニウム（Ｅ＝−４．７９ｅＶ）又はアンチモン化インジウム（Ｅ＝−４．７５ｅＶ）で作ることができる。このようにすべての場合において、ドレイン材料の価電子帯の上限Ｅｄはチャネル材料の価電子帯の上限（Ｅｃ）より高い（Ｅｄ＞Ｅｃ）。チャネルがシリコンで作られているノーマリーオンのトランジスタでは、ソースは条件Ｅｓ（ｏｎ）＜Ｅｃ（ｏｎ）を満たす例えばガリウムヒ素（Ｅ＝−５．４９ｅＶ）又はダイヤモンド状炭素（Ｅ＝−５．４７ｅＶ）で作ることができる。
【００２１】
テーブル３はノーマリーオンのＰＭＯＳトランジスタの与えられたチャネル材料に対するソース及びドレイン材料の異なる好ましい組み合わせを示す。
【表３】
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【００２２】
本発明は上記した材料の組み合わせに限定されないが、電界効果トランジスタのチャネル、ソース又はドレインを形成しやすいあらゆる材料、ただし上記２つの条件を満たす、に適用される。ソース及びドレイン材料はドープしてもよく、またトランジスタの性能をさらに改良しなくてもよい。
【００２３】
本発明によるトランジスタの製造方法の特定の実施例では、図１に示されるように、チャネルを形成するよう設計された第１の膜１が基板２上に堆積される。基板は表面に例えば高誘電率の酸化物の膜やアルミナの薄い絶縁膜を有する。そして第１の膜１上にゲート絶縁膜３を堆積する。そして導電膜４がゲート絶縁膜３上に堆積される。図１に示されるように、導電膜４は、第１の導電膜４ａと、導電性でも非導電性でもよくエッチング時のマスクとして用いることができる第２の膜４ｂと、の重ね合わせで形成される。導電膜４ａは低圧力の化学気相堆積又はエピタキシにより堆積できる。エッチング工程はゲート電極５を形成するために導電膜４がマスク（図示せず）を用いて横方向に輪郭を描くことを可能にする。そしてゲート電極５の側面上への絶縁材料の堆積によりゲート電極５の側部絶縁体６を形成することができる。側部絶縁体６は、マスク（図示せず）によるエッチングの後に続く、ゲート電極５周囲の導電膜４の厚さに対応した厚さを有する膜の堆積により実現される。
【００２４】
図２には、ゲート電極５及び絶縁体６に覆われていない基板２の領域におけるゲート絶縁膜３のエッチングが示されている。このエッチングは塩化混合物及び熱陰極を用いて行うことができる。
【００２５】
図３に示されるように、第１の膜１のエッチングはチャネル７を横方向に輪郭が描ける。図３に示されるように、第１の膜１は異方性又は等方性のエッチング処理をすることができる。等方性エッチングにより第１の膜１の除去部８がゲート絶縁膜３の下に得られ、望ましくはゲート電極５の下まで伸びる凹部を作る。異方性エッチングは反応性イオンエッチングにより行うことができる。
【００２６】
図４はそれぞれソース及びドレインを形成するために設計されたソース材料９ａ及びドレイン材料９ｂの堆積、例えばチャネル７の各側部の基板２上へのエピタキシによる、を示す。
【００２７】
図５に示されるように、ゲート電極及び側部絶縁体６に覆われていない基板２上の領域のソース材料９ａ及びドレイン材料９ｂの異方性エッチングによりソース材料９ａ及びドレイン材料９ｂは横方向に輪郭形成され、ソース１０及びドレイン１１が形成される。特に半導体材料のエッチングによりサイズの小さいトランジスタが得られる。トランジスタの製造は、基板２上への金属１２の堆積、例えば化学的機械研磨による平坦化、及び金属１２のエッチングによるソース１０及びドレイン１１に接続されるコンタクト部の形成により完了する。
【００２８】
ソース１０及びドレイン１１が異なる材料で形成されたとき、トランジスタの製造方法は好ましくは、ドレイン１１が位置する場所の基板２上への第１のマスクの堆積及び基板２上へのソース材料９ａの堆積を含む。第１のマスクは例えばシリカ（ＳｉＯ２）で作られた無機物のマスクであり、化学気相成長により堆積される。ソース材料９ａの堆積はエピタキシにより行うことができる。そして第１のマスクを例えばフッ化水素酸（ＨＦ）により除去し、例えばシリカで作られた第２のマスクをソース材料９ａ上に堆積する。そして例えばエピタキシによりドレイン材料９ｂを堆積し、第２のマスクを除去する。材料９ａ及び９ｂは先に述べたように、それぞれソース１０及びドレイン１１を輪郭形成するように異方性エッチング処理される。このようにコンタクトが形成され、厚いシリカ膜で覆われたトランジスタが得られる。
【００２９】
特に、本発明は、好ましくは本発明によるＰＭＯＳ型の電界効果トランジスタ及びＮＭＯＳ型のトランジスタを有する集積回路の製造に適用できる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態によるトランジスタの製造方法を示す図である。
【図２】同実施形態によるトランジスタの製造方法を示す図である。
【図３】同実施形態によるトランジスタの製造方法を示す図である。
【図４】同実施形態によるトランジスタの製造方法を示す図である。
【図５】同実施形態によるトランジスタの製造方法を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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