(57)【要約】  メモリ・モジュールは接続アレイを有している。接続アレイは、外側の第１列及び第２列が存在するように行及び列に配置される。外側の第１列における接続と第２列における接続とを相互交換して基板上の両面モジュール配置を最適化させることが可能である。
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【特許請求の範囲】
【請求項１】
メモリ・モジュールであって、
外側の第１列及び第２列が存在し、前記外側の第１列における接続と前記外側の第２列における接続とを相互交換することが可能であるように行及び列に配置された接続アレイを備えることを特徴とするメモリ・モジュール。
【請求項２】
請求項１記載のメモリ・モジュールであって、前記外側の第１列が近端列であり、前記外側の第２列が遠端列であることを特徴とするメモリ・モジュール。
【請求項３】
請求項１記載のメモリ・モジュールであって、相互交換可能な接続を有する外側の第３列及び第４列が存在していることを特徴とするメモリ・モジュール。
【請求項４】
請求項１記載のメモリ・モジュールであって、X16及びX4/X8から成る群から選択されるパッケージを更に備えることを特徴とするメモリ・モジュール。
【請求項５】
メモリ・システムであって、
基板の第１の面上に実装された第１のメモリ・モジュールであって、
外側の第１列及び第２列が存在し、前記外側の第１列における接続と前記外側の第２列における接続とを相互交換することが可能であるように行及び列に配置された接続アレイを備える第１のメモリ・モジュールと、
基板の第２の面上に実装された第２のメモリ・モジュールであって、
外側の第１列及び第２列が存在し、前記外側の第１列における接続と前記外側の第２列における接続とを相互交換することが可能であるように行及び列に配置された接続アレイを備える第２のメモリ・モジュールと、
前記メモリ・モジュールの外側の第１列と外側の第２列との間での信号の相互交換を制御するためのメモリ・コントローラと、
前記基板内のトレースであって、該トレース上でルーティングされる信号が、一様なルーティング長を有するように前記第１のメモリ・モジュール及び前記第２のメモリ・モジュールの前記外側の第１列における接続及び前記外側の第２列における接続が配置されるトレースとを備えることを特徴とするメモリ・システム。
【請求項６】
請求項５記載のメモリ・システムであって、前記基板が複数層印刷回路基板を更に備えることを特徴とするメモリ・システム。
【請求項７】
請求項６記載のメモリ・システムであって、前記印刷回路基板の複数層内に複数の信号トレースを更に備えることを特徴とするメモリ・システム。
【請求項８】
請求項5記載のメモリ・システムであって、X16及びX4/X8から成る群から選択されるパッケージ内に前記メモリ・モジュールがパッケージ化されていることを特徴とするメモリ・システム。
【請求項９】
メモリ素子であって、
行及び列に配置されたメモリ接続アレイを有するメモリ・アレイと、
該メモリ・アレイを受けるためのモジュールと、
行及び列に配置されたコネクタ接続アレイを、前記メモリ接続と前記コネクタ接続とを相互交換することが可能であるように有する、前記モジュール上のコネクタとを備えることを特徴とするメモリ素子。
【請求項１０】
請求項９記載のメモリ素子であって、前記モジュールがデュアル・インライン・メモリ・モジュールを更に備えることを特徴とするメモリ素子。
【請求項１１】
請求項10記載のメモリ・アレイであって、前記モジュールは、X16パッケージ及びX4/X8パッケージから成る群から選択されることを特徴とするメモリ・アレイ。
【請求項１２】
メモリ素子を設計する方法であって、
相互交換可能なメモリ信号群及び固定のメモリ信号群を決定する工程と、
接続アレイの外側の列に、前記相互交換可能なメモリ信号群を配置する工程と、
接続アレイの内側の列に前記固定のメモリ信号群を配置する工程とを備えることを特徴とする方法。
【請求項１３】
請求項12記載の方法であって、相互交換可能なメモリ信号群を決定する工程が、相互交換可能であるとして行内のアドレス接続を識別する工程を更に備えることを特徴とする方法。
【請求項１４】
請求項12記載の方法であって、相互交換可能なメモリ信号群を決定する工程が、相互交換可能であるとしてバンクアドレス接続を識別する工程を更に備えることを特徴とする方法。
【請求項１５】
請求項12記載の方法であって、前記相互交換可能なメモリ信号群を外側の列に配置する工程が、前記相互交換可能なメモリ信号群を、前記接続アレイの各面上の外側の２列に配置する工程を更に備えることを特徴とする方法。
【請求項１６】
請求項12記載の方法であって、前記相互交換可能なメモリ信号群を外側の列に配置する工程が、前記相互交換可能なメモリ信号群を、前記接続アレイの各面上の外側の１列に配置する工程を更に備えることを特徴とする方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
現在、デュアル・インライン・メモリ・モジュール（DIMM）などのメモリ・パッケージが印刷回路基板（PCB）や他の基板の両面上に存在している場合がある。
【背景技術】
【０００２】
これによって、システムのメモリ密度が増加する。メモリ用信号は、いくつかの層を有し得る基板を通ってルーティングされ得る。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
基板の両面上にメモリ・パッケージがあることによって、信号のルーティング及びインテグリティが課題になり得る。
【課題を解決するための手段】
【０００４】
基板を通ってルーティングされる信号は、パッケージの両面上のDIMMへのボール又は接続に接続し得る。例えば、基板の一方面上のパッケージの最も近い側に進む信号は一般に、基板の他方面上のパッケージの最も遠い側に進むことになる。パッケージの他方面上のDIMMは、他方面上に実装するために「裏返し」にされ、それによって、パッケージの、信号源の他方の面上に適切な接続が位置することになる。
【発明を実施するための最良の形態】
【０００５】
本発明の実施例は、添付図面を参照して本願の開示を読むことによって最もよく理解することができる。
【実施例】
【０００６】
図１は、両面デュアル・インライン・メモリ・モジュール（DIMM）を基板上に実装する、従来技術の実施例を示す。両面とは、メモリ・モジュールが基板の両面上に実装されていることを表す。基板１０は、複数層（多層）PCBであってもよく、上にDIMMが実装された何れかの他の基板であってもよい。メモリ・モジュール12a及び12bは、メモリ・モジュール14a及び14bと同様に、基板の、お互いに反対の面上に実装される。基板１０は、内部的にルーティングされる信号トレース16a及び16bを有する。ビア１３を通るスタッブ１８によって、モジュール12aからのはんだボールや他の接続が第１の信号トレース16aに接続することが可能になる。
【０００７】
ビア１３は余分な幅ができるよう信号トレースよりも大きなピッチ上で製造される。いくつかのビアを用いることによって、基板１０の単一層を通ってルーティングすることが可能なトレースの数を制限することができる。これによって、更なる層及び余分な費用が余儀なくされ得る。更に、基板１０の内部電源面層及び接地面層への信号のショートを避けるために、電源面層においてアンチパッドが通常用いられ、それによって、モジュール内のメモリへの電源供給が弱められる。
【０００８】
ダブルデータレート・メモリ（DDR）はクロック信号の立ち上がりエッジも立ち下がりエッジも用いてメモリを動作し、それによって、クロック信号の立ち上がりエッジ又は立ち下がりエッジを用いたメモリの速度の倍になる。DDR3はDDRの第３のバージョンである。DDR3や他のメモリ・タイプでは、コマンド/アドレス・バスはデイジーチェーンバス又は「フライバイ」バスである。このタイプのバスには、両面メモリ実装によってルーティング長が等しくなくなってしまうことによる、信号インテグリティの問題があり得る。
【０００９】
図１に示すように、信号16aは接続20と接続26との間に第１のルーティング長28aを有する。第２のルーティング長はモジュール12b上の接続２６とモジュール14a上のボール30との間にある。第２のルーティング長28bは第１のルーティング長よりもずっと短い。長さの同様な差は信号16bについても生じ、第１のルーティング長は接続２２から接続２４までであり、第２のルーティング長はモジュール12a上の接続２４からモジュール14b上の接続32までである。接続２０、２２、２４、２６、３０、３２、３４及び３６はここでははんだボールとして示しているが、集積回路ダイと基板との間の接続を備えるのに用いる何れかのタイプの接続であり得る。
【００１０】
ルーティング長の差によって、有効チャネル・インピーダンスが非一様になる。これによって、認識可能な信号を素子が受けることができる度合いが制限される。通常、システムは、非常に規則正しくかつ等しく間隔を空けた負荷を有するよう設計され、ラインは負荷にマッチするよう調節される。インピーダンス・マッチがない場合、信号のインテグリティが疑わしいものになり、高いデータレートをサポートできなくなる。
【００１１】
一手法では、従来技術によって、ダイ自体の半導体内でルーティングを行うことが試行された。接続は、信号を「ミラーリング」するためにダイ内のロジックを用いた別の信号として再定義される。データ経路において必要なロジックによって、経路内のレーテンシ、並びに素子製造におけるオーバヘッドがもたらされる。
【００１２】
メモリ・モジュール・レベルで種々の接続の物理的な接続性を相互交換し、それによって、データ経路内にロジックを導入することを避ける一方で、ミラーリングと同様な利点を提供することが考えられる。例を図２に示す。
【００１３】
この実施例におけるルーティング長は一様になっている。本明細書使用の「一様」の語は、全く同じであることを意味するものでない（全く同じであることはあり得る）。本明細書で使用する一様性は、信号経路におけるインピーダンスが負荷間で互いに厳密にマッチングされていることを意味する。ルーティング長１はこの場合、接続２０から接続３０までの長さであり、ルーティング長２は、次の素子（図示せず）上の同じ信号の接続への接続３０からの長さである。負荷はこの場合、より一様に間隔が空けられており、それによって、素子が、より高いデータレートを好適な信号インテグリティとともにサポートすることが可能になる。
【００１４】
更に、図２に示す構成はビア数が削減されている。底面メモリ・モジュール１２b及び１４bの遠位側からの信号の交換は近位側に移っており、それによって、信号がビアを共有することが可能になる。ビアの数を削減することにより、トレース間隔に対する制約が緩和され、それによってより多くのトレースを所定の層内に配置させることが可能になる。同様に、これによって、基板内で必要な層の数を削減し、それによって、費用を削減し、電源面及び接地面におけるショートを緩和することができる。
【００１５】
この手法が実用的であるためには、モジュールの2面間で相互交換可能な信号が存在していなければならない。相互交換可能な信号の定義をより深く理解することを可能にするために、メモリ・モジュールが基板上に通常どのようにして配置されるかを述べることが有用である。図３に示すように、メモリ・コントローラ３８は64バイトのデータ出力を有する。基板１０上の各モジュール40a乃至40hはX8モジュールである。それぞれは8バイトのメモリを受けることが可能である。
【００１６】
本発明の一実施例では、各種パッケージのフットプリントの最適化が可能であるように、相互交換可能な信号を選択することができる。例えば、メモリ・モジュール40aに示すように、パッケージがX4/X8パッケージであり、データ線は、X4メモリの場合DQ0-3であり、又は、X8パッケージの場合DQ0-7であるように配置されている。パッケージがX16パッケージの場合、データ線は全て存在しており、DQ0-15は相互交換できるよう利用可能である。更に、データ線がバイト「レーン」（DQ[0:7]やDQ[8:15]など）内で相互交換可能であり得る一方、相互交換可能な信号を種々のパッケージ・タイプに適応させることができることは、相互交換可能性がニブル（DQ[0:3]、DQ[4:7]、DQ[8:11]やDQ[12:15]など）内に制限される場合に拡充される。
【００１７】
相互交換可能性は実際にはコントローラ３８で生じる。ＤＲＡＭ及びＤＩＭＭは、そのデータが実際にＤＱ１のものでもＤＱ１５のものでも、何れかのデータ上にあるものの「知識」を有していない。したがって、こうした信号は相互交換可能である。他のタイプの信号が、以下に更に説明するように、相互交換可能であるとして識別されている。なお、コントローラからのデータは64バイトである一方、デイジーチェーン方式又は「フライバイ」方式でコントローラから送られるアドレスベースの信号及びランクベースの信号も存在する。信号はバスに沿って転送される。ルーティング長が一様であることが望ましいのは、このバスへの適切な接続間の距離である。図２に示すような、接続から送信される信号の相互交換が、この一様性を備えるのである。
【００１８】
相互交換可能性は、大半のメモリ・レイアウトにおいて可能である。例えば、図４におけるメモリ・システムは、両面メモリ基板を用いている。観察者の方を向いている面上のモジュール40a乃至40hに加えて、42aなどのモジュールは、観察者から遠ざかる方の面上にある。そうしたシステムに配置されたメモリ・モジュールは一般に、チップ選択（CS）などのランクベースの信号を用いてアドレス指定される。この実施例では、２つの別々のランクのアドレスベースの信号及びランクベースの信号がコントローラから出ているものとして示されている。一般に、ランクベースの信号は相互交換可能でない。
【００１９】
同様に、相互交換可能性は、「スタック」メモリ・モジュール（図5aや図5bに示すものなど）を用いて行うことが可能である。図5aは、２つのメモリ・ダイ44a及び44b間の接続が内部的であり、ボール４６などの共通接続アレイを用いるスタック・メモリ配置の例を示す。図5bでは、各モジュール44a及び44bは、自らの外部接続アレイ（はんだボール46aなど）を有する。相互交換可能性は、この配置においても用いることが可能である。
【００２０】
モジュールは一般に、接続のアレイとして行及び列で配置される。図６乃至図８に関して説明するように、接続の配置は、少なくとも４列にあるものとみなすが、３列も可能である。この前提は、15行又は16行の接続×9列という通常のDRAMレイアウトに基づいている。一般に、中央の３列には接続がなく、モジュールの両面上に3列が残る。
【００２１】
相互交換可能な信号の説明では、いくつかの別々の信号略称を用い得る。以下の表にこれらをその説明とともに含んでいる。
【００２２】
【表１】
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【００２３】
相互交換可能な信号は一般に、DQ［0:7］やDQ［8:15］などのバイト「レーン」内にDQ信号を含む。バンクアドレスBA［0:3］は相互交換可能であり得る。BA［2:3］が存在しないことが考えられるので、BA［0:1］のみを相互交換することができる。行内のアドレス接続（A［3:9］など）は相互交換可能である。一般に、ビアを共有するようＶＤＤ接続位置及びＶＳＳ接続位置も動かすことができるが、このことは例示していない。
【００２４】
図６は、信号の相互交換を可能にするメモリ・モジュール・レイアウトの一般的な実施例を示す。この例は、16x9の接続アレイであることが分かり得る。アレイは、9列に配置されており、両面上の外側の２列５１、５２、５８及び５９は相互交換可能信号による使用のためのものとして識別されており、中央の2列５３及び５６は相互交換可能でない信号による使用のためのものとして識別されている。各面上の外側の２列が、相互交換可能な4列を備えて相互交換可能であってよく、又は、各面上の外側の1列のみが相互交換可能な2列のみを備えるものであってよい。
【００２５】
接続16x9レイアウトのより具体的な実施例を図７に示す。この例では、前面から背面までビアを共有するよう、VDDQ及びVSSQの位置を再定義させている。更に、A３及びA4、A5及びA6、並びにA７及びA8はDIMMレベルでビアを共有することが可能である。この特定のレイアウトは、DIMMの行毎に４つの信号しか存在せず、それによって信号トレースのトレース分離の向上を可能にし、信号インテグリティを更に増大させるという更なる利点を有している。「将来の使用のために確保（RFU）」の接続（列５２、行J及びL）はｓODT及びｓCSに用いることができる。同様に、列５８、行JのRFUは、ｓCKEに用いることができ、行DのRFUは、ｓZQに用いることができる。
【００２６】
これらの規則を一部修正することによって15x9の接続レイアウトを得ることが可能である。２：１の比の信号対接地パターンを達成することが可能であり、２つの接続が除去された場合、相互交換可能な接続を備えた15x9の接続レイアウトを達成することが可能である。この実施例は図８に示す。この実施例では、ODT信号は除去されており、バンクアドレス３（BA3）及びバンクアドレス１５（A15）が接続を共有している。列５２、行LでのRFU接続はBA0になる。
【００２７】
考えられるこうしたレイアウトを念頭において、図１及び図２に戻ることが有用である。接続２０及び２２が接続アレイの列１における位置に相当し、接続２４及び２６が列９における位置に相当することを考えてみる。図１では、これは、一様でないルーティング長及び余分なビアをもたらす。接続２２を先行して用いていた信号を列９に移し、接続２６を先行して用いていた信号を列１に移して、コントローラが列１と列９との間で信号を相互交換するとすれば、結果は図２のようになる。接続２２及び２６は同じ場所に留まり、これらの列にルーティングされていた信号は、接続２０及び２２、並びに２４及び２６を互いに接続することが可能であるように相互交換される。接続アレイの外側の列間での信号の相互交換が利用可能であることによって、両面のDIMMや他のモジュールの配置の接続レイアウトの最適化が可能になる。
【００２８】
相互交換可能な信号に対する更なる調節及び変形は当然、可能である。例えば、相互交換可能な信号はスタックDRAM技術にも適用することが可能である。更に、パッケージ・タイプの変形を用いることが可能である。例えば、X16パッケージ・タイプ並びにX4/X8パッケージ・タイプを用いることができる。
【００２９】
したがって、メモリ・モジュールにおける接続が相互交換可能な方法及び装置の特定の実施例をこれまで説明したが、前述の具体的な記載が、特許請求の範囲の記載以外の、本発明の範囲に対する限定としてみなされることを意図するものでない。
【図面の簡単な説明】
【００３０】
【図１】両面デュアル・インライン・メモリ・モジュールの実装の、従来技術の実施例を示す図である。
【図２】両面デュアル・インライン・メモリ・モジュールの実装の実施例を示す図である。
【図３】基板上のメモリ・パッケージの代替的な配置を示す図である。
【図４】両面メモリ・モジュールを用いたメモリ・システムの実施例を示す図である。
【図５ａ】スタック・メモリ・モジュールの代替的な実施例を示す図である。
【図５ｂ】スタック・メモリ・モジュールの代替的な実施例を示す図である。
【図６】相互交換可能性を有するデュアル・インライン・メモリ・モジュールの実施例を示す接続図である。
【図７】デュアル・インライン・メモリ・モジュールの代替的な実施例を示す接続図である。
【図８】デュアル・インライン・メモリ・モジュールの別の代替的な実施例を示す接続図である。
【図９】デュアル・インライン・メモリ・モジュールを設計するための方法の実施例の構成図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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