(57)【要約】【課題】ベースオープンＵＣＥ０で、高いコレクタ−エミッタ逆電圧ＵＣＥ０および高いコレクタ−ベース逆電圧ＵＣＢ０を有するバイポーラトランジスタを提供すること、およびその製造方法を明らかにすること。【解決手段】本発明はＮＰＮおよびＰＮＰバイポーラトランジスタおよびその製造方法に関し、該トランジスタは特に高いコレクタ−エミッタおよびコレクタ−ベースの遮断電圧を特徴とする。遮断電圧は特殊なドーピングプロファイルによって増加する。ＮＰＮバイポーラトランジスタはｐドープ基板（１）と、コレクタを形成するトレンチされたｎドープ層（３）と、前記トレンチされたｎドープ層の上に配置され、ベースから作られたｐドープ層（７）と、前記ｐドープ層の内部に配置されてトランジスタのエミッタを形成するｎドープ層とを有する。空間電荷領域（ＲＬＺ１）はｐドープ層とトレンチされたｎドープ層の間に形成され、第２の空間電荷領域（ＲＬＺ２）はトレンチされたｎドープ層とｐドープ基板の間に形成され、トランジスタが電位上昇で動作されるとき、コレクタ上を縦方向に広がる。トレンチされたｎドープ層は、トランジスタが電位上昇で動作されるとき、第１および第２の空間電荷領域がコレクタ上に広がり、コレクタとエミッタ間が降伏の臨界電界強度に達する前に、トレンチされたｎドープ層の深さ全体を横切るようなドーピングプロファイルを有する。【選択図】図３
2007531292.tif 000002
【特許請求の範囲】
【請求項１】
ＮＰＮバイポーラトランジスタであって、
ｐドープ基板（１）と、
コレクタを形成する埋込みｎドープ層（３）と、
前記埋込みｎドープ層の上に配置されてベースを形成するｐドープ層（７）と、
前記ｐドープ層内に配置されてエミッタを形成するｎドープ層（９）と、を有し、
前記ｐドープ層（７）と前記埋込みｎドープ層（３）との間に形成されている第１の空間電荷ゾーン（ＲＬＺ１）と、前記埋込みｎドープ層と前記ｐ型基板（１）との間に形成されている第２の空間電荷ゾーン（ＲＬＺ２）とは、前記トランジスタの動作中に前記コレクタの電位上昇で縦方向に広がり、
前記埋込みｎドープ層（３）は、前記トランジスタの動作中に前記コレクタの電位上昇で広がる前記第１および第２空間電荷ゾーン（ＲＬＺ１およびＲＬＺ２）が、コレクタとエミッタ間の降伏の臨界電界強度に達する前に、該埋込みｎドープ層（３）の深さ全体に浸透するように構成されたドーピングプロファイルを有することを特徴とするＮＰＮバイポーラトランジスタ（図１）。
【請求項２】
ＰＮＰバイポーラトランジスタであって、
ｐドープ基板（１）と、
埋込みｎドープ層（１１）と、
前記埋込みｎドープ層の上に配置されてコレクタを形成する第１のｐドープ層（１２）と、
前記第１のｐドープ層の上に配置されてベースを形成するｎドープ層（１４）と、
前記ｎドープ層内に配置されてエミッタを形成する第２のｐドープ層（１７）と、を有し、
前記ｎドープ層（１４）と前記第１のｐドープ層（１２）との間に形成されている第１の空間電荷ゾーン（ＲＬＺ１）と、前記第１のｐドープ層（１２）と前記埋込みｎドープ層（１１）との間に形成されている第２の空間電荷ゾーン（ＲＬＺ２）とは、前記トランジスタの動作中に前記コレクタの電位低下で縦方向に広がり、
前記第１のｐドープ層（１２）は、前記トランジスタの動作中に前記コレクタの電位低下で広がる前記第１および第２の空間電荷ゾーン（ＲＬＺ１およびＲＬＺ２）が、前記コレクタと前記エミッタ間の降伏の臨界電界強度に達する前に、前記第１のｐドープ層の深さ全体に浸透するように構成されたドーピングプロファイルを有することを特徴とし、
前記埋込みｎドープ層（１１）は、前記第２の空間電荷ゾーン（ＲＬＺ２）および該埋込みｎドープ層（１１）と前記ｐ型基板（１）との間に形成された第３の空間電荷ゾーン（ＲＬＺ３）が、前記トランジスタの動作中に、前記ｎドープ層（１４）の下部で接する状況を妨げるように構成されたドーピングプロファイルを有することを特徴とするＰＮＰバイポーラトランジスタ（図４）。
【請求項３】
前記埋込みｎドープ層（１１）は、前記コレクタの電位低下で該コレクタの端子（１８）と該埋込みｎドープ層（１１）との間の降伏の臨界電界強度に達する前に、前記第２および第３の空間電荷ゾーン（ＲＬＺ２およびＲＬＺ３）が接することを確実にするように構成されたドーピングプロファイルを有することを特徴とする請求項２に記載のバイポーラトランジスタ。
【請求項４】
ＰＮＰバイポーラトランジスタであって、
ｎドープ基板（１）と、
コレクタを形成する埋込みｐドープ層（３）と、
前記埋込みｐドープ層の上に配置されてベースを形成するｎドープ層（７）と、
前記ｎドープ層内に配置されてエミッタを形成するｐドープ層（９）と、を有し、
前記ｎドープ層と前記埋込みｐドープ層の間に形成されている第１の空間電荷ゾーン（ＲＬＺ１）と、前記埋込みｐドープ層と前記ｎ型基板の間に形成されている第２の空間電荷ゾーン（ＲＬＺ２）とは、前記トランジスタの動作中に前記コレクタの電位低下で縦方向に広がり、
前記埋込みｐドープ層（３）は、前記トランジスタの動作中に前記コレクタの電位低下で広がる前記第１および第２の空間電荷ゾーン（ＲＬＺ１およびＲＬＺ２）が、コレクタとエミッタ間の降伏の臨界電界強度に達する前に、前記埋込みｐドープ層（３）の深さ全体に浸透するように構成されたドーピングプロファイルを有することを特徴とするＰＮＰバイポーラトランジスタ（図７）。
【請求項５】
ＮＰＮバイポーラトランジスタであって、
ｎドープ基板（１）と、
埋込みｐドープ層（１１）と、
前記埋込みｐドープ層の上に配置されてコレクタを形成する第１のｎドープ層（１２）と、
前記第１のｎドープ層の上に配置されてベースを形成するｐドープ層（１４）と、
前記ｐドープ層内に配置されてエミッタを形成する第２のｎドープ層（１７）と、を有し、
前記ｐドープ層と前記第１のｎドープ層との間に形成されている第１の空間電荷ゾーン（ＲＬＺ１）と、前記第１のｎドープ層と前記埋込みｐドープ層との間に形成されている第２の空間電荷ゾーン（ＲＬＺ２）とは、前記トランジスタの動作中に前記コレクタの電位低下で縦方向に広がり、
前記第１のｎドープ層（１２）は、前記トランジスタの動作中に前記コレクタの電位低下で広がる前記第１および第２の空間電荷ゾーン（ＲＬＺ１およびＲＬＺ２）が、コレクタとエミッタ間の降伏の臨界電界強度に達する前に、前記第１のｎドープ層の深さ全体に浸透するように構成されたドーピングプロファイルを有することを特徴とし（図８）、
前記埋込みｐドープ層（１１）は、前記第２の空間電荷ゾーン（ＲＬＺ２）および前記埋込みｐドープ層と前記ｎ型基板の間に形成された第３の空間電荷ゾーン（ＲＬＺ３）が、前記トランジスタの動作中に、前記ｐドープ層（１４）の下部で接する状況を妨げるように構成されたドーピングプロファイルを有することを特徴とするＮＰＮバイポーラトランジスタ。
【請求項６】
前記埋込みｐドープ層（１１）は、前記コレクタの電位上昇で、前記コレクタの端子（１８）と前記埋込みｎドープ層（１１）との間の降伏の臨界電界強度に達する前に、前記第２および第３の空間電荷ゾーン（ＲＬＺ２および３）が接することを確実にするように構成されたドーピングプロファイルを有することを特徴とする請求項５に記載のバイポーラトランジスタ。
【請求項７】
ｐドープ半導体基板にＮＰＮバイポーラトランジスタを製造する方法であって、
コレクタを形成する埋込みｎドープ層を製造するステップと、
前記埋込みｎドープ層の上に配置されてベースを形成するｐドープ層と、該ｐドープ層内に配置されてエミッタを形成するｎドープ層とを、該ｐドープ層と前記埋込みｎドープ層との間に第１の空間電荷ゾーンが形成され、該埋込みｎドープ層と前記ｐ型基板との間に第２の空間電荷ゾーンが形成され、該第１及び第２の空間電荷ゾーンが前記トランジスタの動作中に前記コレクタの電位上昇で縦方向に広がるように、製造するステップと、を有し、
埋込みｎドープ層は、前記トランジスタの動作中に前記コレクタの電位上昇で広がる前記第１および第２の空間電荷ゾーンが、コレクタとエミッタ間の降伏の臨界電界強度に達する前に、前記埋込みｎドープ層の深さ全体に浸透するように構成されたドーピングプロファイルを有して製造されることを特徴とするＮＰＮバイポーラトランジスタの製造方法。
【請求項８】
周辺縁部で境界を定められた窓の画定のためにマスクがｐ型基板に当てられ、前記埋込みｎドープ層は該マスクを通したイオン打ち込みによって製造されることを特徴とする請求項７に記載の方法。
【請求項９】
ｐドープ半導体基板にＰＮＰバイポーラトランジスタを製造する方法であって、
埋込みｎドープ層を、該埋込みｎドープ層の端部ゾーンが前記ｐ型基板の表面まで達し、該井戸内にコレクタを形成するｐドープ層を残して、製造するステップと、
前記第１のｐドープ層の上に配置されてベースを形成するｎドープ層と、該ｎドープ層内に配置されてエミッタを形成する第２のｐドープ層とを、該ｎドープ層と該第１のｐドープ層の間に第１の空間電荷ゾーンが形成され、該第１のｐドープ層と前記埋込みｎドープ層の間に第２の空間電荷ゾーンが形成され、該第１および第２の空間電荷ゾーンが前記トランジスタの動作中に前記コレクタの電位低下で縦方向に広がるように、製造するステップと、を含み、
前記第１のｐドープ層は、前記トランジスタの動作中に前記コレクタの電位低下で広がる前記第１および第２の空間電荷ゾーンが、コレクタとエミッタ間の降伏の臨界電界強度に達する前に、前記第１のｐドープ層の深さ全体に浸透するように構成されたドーピングプロファイルを有して製造されることを特徴とし、
前記埋込みｎドープ層は、前記第２の空間電荷ゾーンと、該埋込みｎドープ層と前記ｐ型基板の間に形成された第３空間電荷ゾーンとが、前記トランジスタの動作中に、前記ｎドープ層の下部で接する状況を妨げるように構成されたドーピングプロファイルを有して製造されることを特徴とするＰＮＰバイポーラトランジスタの製造方法。
【請求項１０】
前記埋込みｎドープ層は、前記コレクタの電位低下で、前記コレクタの端子と前記埋込みｎドープ層間の降伏の臨界電界強度に達する前に、前記第２および第３の空間電荷ゾーンが接することを確実にするように構成されたドーピングプロファイルを有して製造されることを特徴とする請求項９に記載の方法。
【請求項１１】
マスクが前記ｐ型基板に当てられ、前記埋込みｎドープ層は、該マスクを通して、第１のｐドープ層が該ｐ型基板の表面に残るような十分高いエネルギーのイオン打ち込みによって製造されることを特徴とする請求項９または１０に記載の方法。
【請求項１２】
ｎドープ半導体基板にＰＮＰバイポーラトランジスタを製造する方法であって、
コレクタを形成する埋込みｐドープ層を製造するステップと、
前記埋込みｎドープ層の上に配置されてベースを形成するｎドープ層と、該ｎドープ層の内に配置されてエミッタを形成するｐドープ層とを、該ｎドープ層と該埋込みｐドープ層の間に第１の空間電荷ゾーンが形成され、該埋込みｐドープ層と前記ｎ型基板の間に第２の空間電荷ゾーンが形成されて、該第１および第２の空間電荷ゾーンが前記トランジスタの動作中に前記コレクタの電位低下で縦方向に広がるように、製造するステップと、を有し、
前記埋込みｐドープ層は、前記トランジスタの動作中に前記コレクタの電位低下で広がる前記第１および第２の空間電荷ゾーンが、コレクタとエミッタ間の降伏の臨界電界強度に達する前に、前記埋込みｐドープ層の深さ全体に浸透するように構成されたドーピングプロファイルを有して製造されることを特徴とするＰＮＰバイポーラトランジスタの製造方法。
【請求項１３】
周辺縁部で境界を定められた窓の画定のためにマスクがｎ型基板に当てられ、前記埋込みｐドープ層は該マスクを通したイオン打ち込みによって製造されることを特徴とする請求項１２に記載の方法。
【請求項１４】
ｎドープ半導体基板にＮＰＮバイポーラトランジスタを製造する方法であって、
埋込みｐドープ層を、該埋込みｐドープ層の端部ゾーンが前記ｎ型基板の表面まで達し、前記ｎ型基板の表面にコレクタを形成する第１のｎドープ層を残して製造するステップと、
前記第１のｎドープ層の上に配置されてベースを形成するｐドープ層と、該ｐドープ層の内に配置されてエミッタを形成する第２のｎドープ層とを、該ｐドープ層と該第１のｎドープ層の間に第１の空間電荷ゾーンが形成され、該第１のｎドープ層と前記埋込みｐドープ層の間に第２の空間電荷ゾーンが形成され、該第１および第２の空間電荷ゾーンが前記トランジスタの動作中に前記コレクタの電位低下で縦方向に広がるように、製造するステップと、を有し、
前記第１のｎドープ層は、前記トランジスタの動作中に前記コレクタの電位低下で広がる前記第１および第２空間電荷ゾーンが、コレクタとエミッタ間の降伏の臨界電界強度に達する前に、該第１のｎドープ層の深さ全体に浸透するように構成されたドーピングプロファイルを有して製造されることを特徴とし、
前記埋込みｐドープ層は、前記第２の空間電荷ゾーンと、該埋込みｐドープ層と前記ｐ型基板の間に形成された第３の空間電荷ゾーンとが、前記トランジスタの動作中に、前記ｐドープ層の下部で接する状況を妨げるように構成されたドーピングプロファイルを有して製造されることを特徴とするＮＰＮバイポーラトランジスタの製造方法。
【請求項１５】
前記埋込みｐドープ層は、前記コレクタの電位上昇で、該コレクタの端子と該埋込みｐドープ層間の降伏の臨界電界強度に達する前に、前記第２および第３の空間電荷ゾーンが接することを確実にするように構成されたドーピングプロファイルを有して製造されることを特徴とする請求項１４に記載の方法。
【請求項１６】
マスクが前記ｎ型基板に当てられ、前記埋込みｐドープ層は、該マスクを通して、第１のｎドープ層が前記ｎ型基板の表面に残るような十分高いエネルギーのイオン打ち込みによって製造されることを特徴とする請求項１４または１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積ＮＰＮバイポーラトランジスタおよびＰＮＰバイポーラトランジスタ、およびその製造方法に関する。
【背景技術】
【０００２】
バイポーラトランジスタは一般に半導体部品として知られている。バイポーラトランジスタの様々な製造方法は、刊行物記事に概説される（非特許文献１参照）。
【０００３】
バイポーラトランジスタ製造の標準工程を以下でさらに詳細に説明する。最初に、埋込み層とも呼ばれるサブコレクタゾーンをｐドープ半導体基板中に拡散し、そのゾーンによってトランジスタのコレクタのバルク抵抗を効果的に低減することができる。続いて半導体基板はエピタキシャルｎ導電性層で被覆される。次いで、電気的に絶縁された領域はエピタキシャル層から分離される。これらのいわゆるエピタキシャル島は、深く拡散したｐ型ゾーンで作られた逆バイアスされたｐｎ接合によって絶縁される。ＮＰＮバイポーラトランジスタのベースとエミッタ領域を画定するために使用されるさらなる拡散ステップがこれに続く。トランジスタ端子のための接触接続が続いて行われる。
【０００４】
特許文献には、半導体部品、特にバイポーラトランジスタの単純化された製造方法を説明したものがあり（特許文献１参照）、標準的なバイポーラ工程などのエピタキシーおよび絶縁工程はもはや必要ではない。単純化された方法は、半導体基板にマスクを添付して、このマスクによって周辺縁部の境界が定められた窓を画定し、半導体基板への高電圧イオン打ち込みによってｎドープ井戸またはｐドープ井戸が製造される。高電圧イオン打ち込みは、ｐドープまたはｎドープ内部ゾーンが半導体基板の表面に残り、一方、ｎドープ井戸またはｐドープ井戸の端部ゾーンが基板の表面まで到達するように、十分高いエネルギーで行われる。この半導体構造から出発して、ＮＰＮおよびＰＮＰトランジスタの両方を製造することが可能である。特許文献１は打ち込みエネルギー６ＭｅＶでのリンイオンの打ち込みを提案する。
【０００５】
従来の集積バイポーラトランジスタは縦型トランジスタ、すなわち、コレクタ−エミッタ電流がウェーハ表面に垂直に流れる。横寸法は通常縦寸法よりもはるかに大きいので、トランジスタは最初に一次元部品に縮小することができる。停止トランジスタにおいて、印加電圧はコレクタ−ベース空乏層を通って低下する。したがって、できる限り高い降伏電圧用に設計しなければならない。電界の線は同様にウェーハ表面に垂直に配向する。逆電圧を印加した状態では、大部分の電荷キャリアはｐｎ接合の両側に引き抜かれ、移動電荷キャリア空乏ゾーン（空乏ゾーン）が形成される。静的に負に荷電したアクセプタおよび同様に静的に正に荷電したドナーは前記ゾーンに残るので、空間電荷が発生し電界を形成する。したがって、空乏ゾーンは空間電荷ゾーンとも呼ばれる。逆電圧が上昇すると、ｐｎ接合の両側の空間電荷が増加し、したがって、電界強度も同様に上昇する。局所的電界強度Ｅ（ｘ）は、空間電荷ゾーンの端部ｘ１から深さｘまでの空間電荷を誘電率で割り算したものの積分で得られる。
【０００６】
【数１】
2007531292.tif 000003
空間電荷ゾーンは大部分の電荷キャリアが欠乏しているので、空間電荷は素電荷ｑとドナーの（容積）濃度ＮＤとアクセプタＮＡ間の差との積から得られる。負に荷電したアクセプタはｐドープ側に多く、正に荷電したドナーはｎドープ側に多い。中性状態であるため、ｐｎ接合の両側の電荷はその大きさが同じでなければならない。
【０００７】
ｐｎ接合に存在する電圧Ｖは空間電荷ゾーン上の電界強度の積分で得られる。
【０００８】
【数２】
2007531292.tif 000004
この場合、積分範囲ｘ１とｘ２は空間電荷ゾーンの端部に一致する。
【非特許文献１】Ｇｅｏｒｇｅ  Ｒ．  Ｗｉｌｓｏｎ著「バイポーラＶＬＳＩの進歩（Ａｄｖａｎｃｅｓ  ｉｎ  Ｂｉｐｏｌａｒ  ＶＬＳＩ）」ＩＥＥＥ、Ｖｏｌ．７８、Ｎｏ．１１、１９９０、１７０１〜１７１９頁
【特許文献１】独国特許公開公報第１９８４４５３１Ａ１号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
アバランシェ降伏は特定の材料およびドーピングに依存する電界強度ＥＤＥから発生し、ケイ素の場合、１５０〜１０００ｋＶ／ｃｍである。降伏電界強度ＥＤＢを超えずに高い逆電圧を得るには、コレクタは特定の最小深さおよび適切なドーピングプロファイルを必要とする。従来のトランジスタにおいて、ベースとコレクタ間の降伏電圧ＵＣＢＯはコレクタドーピングの深さとそのドーピングプロファイルによって制限される。数マイクロメートル深さのドーピングは製造が複雑であり、表面からの接続が困難なだけではなく横方向に大きな構造になり、したがって価値あるチップ面積を多量に必要とするので、集積バイポーラトランジスタは非常に限られた絶縁耐力しかない。この状況は、ベースオープンで、コレクタ−エミッタ降伏（ＵＣＥＯ降伏）がより低い電圧ＵＣＥ０（＜＜ＵＣＢ０）で既に起きることによって悪化する。これは、十分高い電界強度を有する領域において、熱的に発生した電荷キャリアが大きく加速され、Ｓｉ結晶上の結合から他の電子を追い出すことによってそれらがさらに他の電子−正孔対を発生させるのに十分なエネルギーを有する（増倍効果）ことに起因する。これがエミッタ−ベース接合直下のコレクタ−ベース接合の空間電荷ゾーンに起きると、ＮＰＮトランジスタの場合、発生した正孔はベースを経由してエミッタ中に流れることができ、この場合ベース電流のように作用する。後者は電流利得Ｂで増加された電流としてエミッタ中に再放出され、その部分の電流はコレクタに流入し、そこで再び増倍効果によって増幅される。したがって、正の帰還の結果、ＵＣＥ０降伏が起きる。
【００１０】
ＵＣＥ０、ＵＣＢ０、および電流利得Ｂの間の関係は以下の式で表すことができる。
【００１１】
【数３】
2007531292.tif 000005
経験上のパラメータｎの表示は様々に読み取れる。
【００１２】
ｎ＝４
ＮＰＮトランジスタでｎ＝４、およびＰＮＰトランジスタでｎ＝２、
ＮＰＮトランジスタでｎ＝４、およびＰＮＰトランジスタでｎ＝６、
ｎ型ケイ素でｎ＝４、およびｐ型ケイ素でｎ＝２、または全体的にｎ＝３・・６。
最もしばしば記述される値ｎ＝４および典型的な電流利得Ｂ＝１００で、ＵＣＥ０≒１／３＊ＵＣＢ０が得られる。コレクタ電流が増加すると、降伏電圧はいくぶん低下さえするので、バイポーラトランジスタの信頼性のある動作範囲は一般にＵＣＥ０より約５Ｖ低い。
【００１３】
本発明の目的は、ベースオープンＵＣＥ０で、高いコレクタ−エミッタ逆電圧ＵＣＥ０および高いコレクタ−ベース逆電圧ＵＣＢ０を有するバイポーラトランジスタを提供すること、およびその製造方法を明らかにすることである。
【課題を解決するための手段】
【００１４】
本発明によるトランジスタおよび本発明による方法の基本的原理は、埋込み層のドーピング濃度が比較的低いことである。打ち込みドーズ量は既知の方法の打ち込みドーズ量よりもはるかに少ない範囲内にある。
【００１５】
驚くべきことに、埋込み層への打ち込みドーズ量を低下させるとき、コレクタ−エミッタ逆電圧ＵＣＥ０が突然大きく上昇することが判明した。次いで、コレクタ−基板降伏とベース−基板間パンチスルー降伏のみがトランジスタの最大動作電圧を決定する。
【００１６】
電圧安定なＮＰＮバイポーラトランジスタの原理は、同じ技術によるＰＮＰトランジスタにも適用することができる。
【発明を実施するための最良の形態】
【００１７】
図面を参照して、本発明の様々な例示的実施形態を以下にさらに詳細に説明する。
【００１８】
最初に、ｐドープ基板中にＮＰＮバイポーラトランジスタおよびＰＮＰバイポーラトランジスタを製造する方法のステップを説明する。
【００１９】
弱くｐドープした半導体基板１（ウェーハ）上に、周辺縁部４ｂで境界が定められる窓４ａを有するマスク２が当てられる。約６Ωｃｍの抵抗を有する弱くドーピングされた単結晶ケイ素から作られたウェーハは、約２．３×１０１５ｃｍ−３の基本的なドーピングに相当し、基本材料に使用することが好ましい。マスク材料はフォトレジスト、金属、ガラス、または他の材料を含むことができる。構造はフォトリソグラフ法によって製造されることが好ましい。個々の打ち込みステップの間に、いずれの場合も新しいマスクが用いられる。これも当業者には周知である。
【００２０】
周知の方法によるマスク製造に続いて、基板のドーピングに応じて、５×１０１１原子／ｃｍ−２〜５×１０１２原子／ｃｍ−２の間の打ち込みドーズ量のドーピング、好ましくはリンイオンの打ち込みが行われる。本例示的実施形態において、前記ドーズ量は１．７×１０１２原子／ｃｍ−２であり、打ち込みエネルギーは６ＭｅＶである。それによって、ｐ型基板１中に埋め込まれたｎドープ層３が製造され、該層はトランジスタのコレクタＫを形成する。埋込み層は井戸とも呼ばれる（図１ａ）。
【００２１】
ドーピング濃度はイオンの平均範囲の最大値から出発して基板の深さだけでなくウェーハ表面に向かって低下する。拡散井戸とは対照的に、これは「逆向き」プロファイルを有するｎ型井戸と呼ばれる。十分深いイオン打ち込みまたは十分高い基本的なまたは基板ドーピングであれば、基板ドーピングはウェーハ表面に維持される。しかし、ｐ型基板中にＮＰＮトランジスタを製造するとき、これは必ずしも必要ではない。
【００２２】
横方向の絶縁およびコレクタＫの端子として、ｐ型基板１中に打ち込みまたは拡散によって環状のｎドープ層５が導入され、該層は埋め込まれたｎドープ層３まで広がる。しかし、横方向の絶縁は例えばトレンチをエッチングによって行うこともできる。この手法は当業者に周知である（図１ｂ）。
【００２３】
イオン打ち込みによって、中央に、例えば通常の濃度（ＮＡ＝１０１７〜１０１８ｃｍ−３）を有する、ｐ−型基板よりも多くドープされた矩形または丸いｐドープ層７が、ｎドープ井戸３、５で囲まれたｐ−ドープ層６中に導入される（図１ｃ）。
【００２４】
その後、イオン打ち込みによって、表面近くに例えば通常のドーピング濃度（ＮＤ＝１０２２ｃｍ−３）を有する円周状のｎ＋型遷移ゾーン８が井戸３、５の端部ゾーンに導入され、表面近くのｎ＋ドープ層９（ＮＤ＝１０２２ｃｍ−３）がｐドープ層７中に導入される（図１ｄ）。
【００２５】
次いで、さらなる打ち込みステップにおいて、表面近くのｐ＋ドープ遷移ゾーン１０（ＮＤ＝１０２２ｃｍ−３）がｐドープ内部層７中に導入される（図１ｅ）。
【００２６】
これに続いて、絶縁層（絶縁体）が作られ（図１ｆ）、既知の方法に従ってｎ＋型およびｐ＋型遷移ゾーンでトランジスタ端子の接触接続（金属）が行われる（上記Ｇ．Ｒ．Ｗｉｌｓｏｎ参照）。
【００２７】
ｐ−型基板中のＮＰＮトランジスタにおいて、ｎドープ井戸３、５はコレクタＫを形成し、ｐドープ内部層７はｐ＋型遷移ゾーン１０およびｐ−ドープ層６と一緒にベースＢを形成し、ｎ＋ドープ層９はＮＰＮトランジスタのエミッタＥを形成する。
【００２８】
図２は、ｎドープ井戸３のドーピング濃度が従来技術による比較的高い濃度であると仮定して、図１ｇの線Ａ−Ａに沿った深さの関数としてドーピング濃度Ｎおよび電界強度Ｅを示している。
【００２９】
ドーピング濃度とコレクタ−エミッタ逆電圧ＵＣＥ０の間の関係を説明するために、ＮＰＮトランジスタは起動されず、ベース電流が流れない、すなわちエミッタＥは基板（接地）と同じ電位にあり、コレクタＫは正の電位であると仮定する。この仮定の下で、空間電荷ゾーンＲＬＺ１およびＲＬＺ２がコレクタの内部および外部ｐｎ接合に確立される。コレクタ−エミッタ電圧ＵＣＥがコレクタ−エミッタ逆電圧ＵＣＥ０を超えるならば、コレクタ−エミッタ通路はブレークダウンする。信頼性の高いトランジスタの動作はもはやより高い電圧では保証されない。トランジスタが、低抵抗のベース起動でコレクタ電流の小さなスイッチング動作にも用いることができるのは特定の条件下だけである。
【００３０】
図２は、ベースＢを形成するｐドープ層７とコレクタＫを形成するｎドープ井戸３の間の第１の空間電荷ゾーンＲＬＺ１の形成を示している。第２の空間電荷ゾーンＲＬＺ２は井戸３とｐ−型基板１の間に形成される。電界フリーゾーンが中間に示されている。図２は異なるコレクタ電位についての電界強度Ｅを示している。トランジスタの動作中に、空間電荷ゾーンはコレクタの電位上昇とともに縦方向に広がる。しかし、従来技術のドーピング濃度では、電界フリーゾーンは常に空間電荷ゾーンの間に残る。コレクタ電位が高くなると、電界強度はコレクタとエミッタ間の降伏の臨界電界強度に達するまで空間電荷ゾーンの両側で上昇する。
【００３１】
驚くべきことに、コレクタ−ベース降伏電圧ＵＣＢ０に関連性のある（注、数式（３））コレクタ−エミッタ降伏電圧ＵＣＥ０は、コレクタの前記面積ドーズ量が減少するとかなり増加することが判明した。
【００３２】
本発明による方法において、ｎドープ井戸３、５はｐ型基板中へのイオン打ち込みによって製造され、該井戸は、トランジスタの動作中にコレクタ電位低下で広がる第１および第２の空間電荷ゾーンＲＬＺ１、ＲＬＺ２が、コレクタとエミッタ間の降伏の臨界電界強度に達する前に、埋め込まれたｎドープ層３の深さ全体に浸透するように構成される。本例示的実施例において、コレクタ打ち込みドーズ量は特に基板のドーピングに依存し、１．７×１０１２原子／ｃｍ−２からである。
【００３３】
図３は、コレクタの電位が上昇し電界強度が上昇すると、空間電荷ゾーンは互いに向かって動き最終的に接することを示している。空間電荷ゾーンが、コレクタ−エミッタ降伏の臨界電界強度に達する前に接することが重要である。次いで、空間的にベースの下部に横たわって見えるコレクタは完全に空乏化する、すなわちコレクタの最大入手可能な空間電荷が枯渇する。これは、空間電荷ゾーンがさらに広がらないことを意味する。したがって、コレクタ−ベース空乏層の電界強度もさらに上昇することはできない。電荷キャリア増倍は臨界閾値未満に留まる。したがって、ＵＣＥ０降伏だけでなく（縦の）ＵＣＢ０降伏が抑制される。この必要な完全空乏はコレクタドーズ量の下限を画定する。
【００３４】
コレクタ端子の電圧はコレクタ端子と基板間にアバランシェ降伏が起きないかぎりさらに上昇させることができる。しかし、これはベースおよび基板に関して横方向の降伏に対して十分な注意を払うことが前提である。
【００３５】
停止したトランジスタにおいて完全に空乏化したコレクタは非常に高い抵抗を有するが、トランジスタが起動されると直ちにコレクタ電位はエミッタ電位に近くなり、コレクタは再びその導電性を得る。
【００３６】
トランジスタを任意のエミッタ電圧で使用することが意図されるならば、ベースと基板の間の電位差は大きくなる。いずれにしてもベースは基板からの絶縁が保たれる。障害空乏を達成するには、コレクタは基板およびベースに対してその中間に上昇した電位を持たなければならない。これはベース中の正孔に対して十分な障壁を形成し、正孔が基板中に流れ去ることを防止する。コレクタと基板間の空間電荷ゾーンがコレクタゾーンに浸透する、いわゆるパンチスルー降伏が起きるのはコレクタドーピングが少ない場合だけである。この場合、正孔はベースから基板中へ通過する。この降伏の可能性はコレクタドーズ量の下限を画定する。
【００３７】
低抵抗のコレクタを得るために、コレクタドーズ量はできるかぎり上限に近くすべきである。
【００３８】
コレクタドーズ量の両方の限度は原理的に基板のドーピングに依存し、５×１０１１原子／ｃｍ−２〜５×１０１２原子／ｃｍ−２である。電圧安定なトランジスタの基板ドーピングの上限はコレクタと基板間のアバランシェ降伏によって与えられる。ウェーハの抵抗が低下するのと同様に対応降伏電圧は低下する。より都合のよい基板ドーピングの上限は、ウェーハ抵抗が約０．６Ωｃｍのときである。基本的に基板ドーピングを少なくするための下限はないが、井戸がベースからだけ漸増的に空乏化されるので、許容できるコレクタドーズ量及びそれより得ることのできるコレクタ導電性は低下する。さらに許容可能なコレクタドーズ量に影響を与える変数は、打ち込み深さ、ベースと基板間の望ましいパンチスルー強度、ベース深さおよびコレクタドーピングの厚さである。それらは、全てより大きな、許容可能なドーズ量範囲の公差変動も決定し、コレクタ深さが深いほどコレクタ井戸はより薄く、ベースと基板間の最大電位差は小さい。コレクタドーピングの公差変動が小さいと、基板ドーピングの打ち込みドーズ量の変動に適合させることが必要かもしれない。
【００３９】
本例示的実施形態において、２×１０１３原子／ｃｍ−２〜２×１０１２原子／ｃｍ−２の間のドーズ量で、ＵＣＥ０電圧は僅かしか変化しないことが実験で示された。しかし、該ドーズ量を２×１０１２原子／ｃｍ−２からわずかに１５％だけ少なくすると、ＵＣＥ０は４倍以上上昇する。したがって、非常に鋭い遷移があり、そこから始まって障害空乏が２つの降伏を抑制する。その点より、井戸端子と基板間のアバランシェ降伏、およびベースと基板間のパンチスルー降伏だけが最大動作電圧を決定する。例として、ＵＣＥ０は２×１０１３原子／ｃｍ−２のドーズ量で２６Ｖであり、２×１０１２原子／ｃｍ−２のドーズ量で３０Ｖであり、１．７×１０１２原子／ｃｍ−２のドーズ量で１２０Ｖを超える。
【００４０】
本発明の方法によるＮＰＮバイポーラトランジスタの製造において、高電圧イオン打ち込みを使用することは、打ち込みドーズ量を臨界限度の僅かに少ない値に正確に設定するのに特に有利であることが実証された。
【００４１】
図４ａ〜４ｇは、ｐドープ基板中にＰＮＰバイポーラトランジスタを製造する方法のステップを示している。
【００４２】
弱くｐドープされた基板１にマスク２が当てられた後、井戸とも呼ばれる、埋め込まれたｎドープ層１１が、高電圧イオン打ち込みによって弱くｐ−ドープされた基板１中に再び製造される（図４ａおよび４ｂ）。高電圧打ち込みは、基板の伝導型がウェーハ表面に維持されるか、追加のドーピングによって再確立されるかのいずれかの規模にすべきである。図１ａと同様に、井戸は横方向に絶縁され、例えばさらに他のドーピング１３により接続される。ｐ−ドープ層１２はｎドープ井戸１１、１３中に留まる。さらに他の打ち込みステップにおいて、中央のｎドープ層１４がｐ−ドープ層１２中に導入される（図４ｃ）。その後、イオン打ち込みによって、表面に近い周辺のｎ＋型遷移ゾーンが井戸１１の縁部ゾーン１３中に導入され、表面に近い横方向のｎ＋型遷移ゾーン１６は中央のｎ型層１４中に導入される（図４ｄ）。続いて、イオン打ち込みによって、その表面に近い周辺のｐ＋型遷移ゾーン１８がｐ−型層１２中へ導入され、表面に近い横方向のｐ＋型層１７が中央のｎ型層１４中へ導入される（図４ｅ）。
【００４３】
最終的に、絶縁（絶縁体）および端子の製造が行われる（図４ｆおよび４ｇ）。内部のｐ−型層１２はここでコレクタＫを形成し、中央のｎ型層１４はベースＢを形成し、横方向のｐ＋型層１７はＰＮＰトランジスタのエミッタＥを形成し、高度にドープされた遷移ゾーンがトランジスタ端子へのオーミック接続を作るために提供される。
【００４４】
再び、トランジスタ端子の接触接続を既知の工程によって行うことができる。また、ＵＣＥ０とＵＣＢ０降伏を抑制するために、ｐ型基板中のＰＮＰトランジスタにおいて、ＵＣＥ０に達する前にｎ型ベースの下の（ｐ型）コレクタが完全に空乏化されることが必要である。しかし対照的に、ｎ型井戸は、（ｐ型）コレクタの空乏化が意図されるので、この点で空乏化されるべきではない。これは互いに依存し合って（ｐ型）コレクタドーピングの上限およびｎ型井戸の打ち込みドーズ量の下限が形成される。
【００４５】
図５は、ドーピング濃度Ｎおよび電界強度Ｅを図４ｇの線Ｂ−Ｂに沿った深さの関数として示している。第１の空間電荷ゾーンＲＬＺ１はｎドープ層１４とｐ−ドープ層１２の間に形成され、第２の空間電荷ゾーンＲＬＺ２はｐ−ドープ層１２と埋め込まれたｎドープ層１１の間に形成される。２つの空間電荷ゾーンはコレクタＫの電位低下とともにトランジスタの動作中に両側に広がる。
【００４６】
イオン打ち込みによって、埋め込まれたｎドープ層は、トランジスタの動作中にコレクタの電位低下とともに広がる空間電荷ゾーンＲＬＺ１とＲＬＺ２が、コレクタＫとエミッタＥの間の降伏の臨界電界強度に達する前に、ｐ−ドープ層１２の深さ全体に浸透するように構成されたドーピングプロファイルを有して製造される。
【００４７】
第３の空間電荷ゾーンは埋め込まれたｎドープ層１１とｐ−型基板１の間に形成される。トランジスタの動作中に、第２および第３の空間電荷ゾーンＲＬＺ２、ＲＬＺ３が接する状況を防止するようにドーピングプロファイルが構成されるならば逆電圧はさらに上昇する。
【００４８】
ｎ型井戸の相互接続の例示的実施形態を以下に述べる。
【００４９】
寄生ＮＰＮトランジスタはｎ型ベースからｐ型コレクタを経由してｎ型井戸へ広がっている。ｐ型コレクタが完全な空乏を必要とするため、それに対してｎ型井戸はかなりの大きさを有し、一方で該ＮＰＮトランジスタのベースは比較的弱くドープされ、ＮＰＮトランジスタのエミッタは比較的高くドープされる。その結果は、高い電流利得とコレクタ−エミッタの低いパンチスルー降伏電圧である。したがって、ｎ型井戸とＰＮＰトランジスタのｎ型ベースの電位差は低く保たなければならない。さらにこれの他の理由は、（下から）ｐ型コレクタの空乏化が意図されるため、ｐ型コレクタとｎ型井戸の間に逆電圧が必要なことである。個別の相互接続を必要とするトランジスタの第４の端子としてｎ型井戸を避けるには、以下の２つの可能性が当てはまる。
【００５０】
ｎ型井戸はエミッタに接続される。ｎ型ベースとｎ型井戸の間の電位差は約０．７Ｖのダイオード順電圧に制限される。この構成の利点の１つは、ｎ型井戸が、トランジスタの飽和状態でさえ、コレクタよりも常に高い電位であり、したがって、基板のＰＮＰ（コレクタ端子−ｎ型井戸−基板）は常に停止状態に保たれ、その結果望ましくない基板電流が回避される。
【００５１】
しかしながら、ｎ型井戸はベースに接続することもできる。それによって、寄生ＮＰＮトランジスタ（ｎ型ベース／ｐ型コレクタ／ｎ型井戸）は、そのコレクタ−エミッタ通路が短絡されるので不活性化される。ＰＮＰトランジスタは、それによってｎ型井戸とエミッタ間の接続よりも高いコレクタ電流で動作することができる。これは、後者の場合に、寄生ＮＰＮは（擬）飽和状態である主ＰＮＰトランジスタのベース−エミッタ接合を短絡し、従って電流利得が早期に低下するためである。この欠点はベースでは、ｎ型井戸により回避されるが、（擬）飽和状態において基板電流が犠牲になる。
【００５２】
コレクタドーピングとコレクタ−ベースおよびコレクタ−エミッタ逆電圧の間の関係を以下にさらに詳細に説明する。
【００５３】
（ｐ型）コレクタは、ｎ型井戸の内部または井戸プロファイルの最大濃度の上に配置される、すなわち、ＮＰＮトランジスタの場合よりも浅くベースの下部に配置されるので、コレクタが高くドープされた場合、ＮＰＮおよびＰＮＰトランジスタに同じ打ち込み深さまたはエネルギーが用いられたと仮定して、これは高くドープされたコレクタ（ｎ型井戸）を有するＮＰＮトランジスタの場合よりもＵＣＥ０は小さくなるであろう。したがって、（ｐ型）コレクタは、ベースに対するより低い（負）のコレクタ電圧で既に完全に空乏化されていなければならないので、これは（ｐ型）コレクタドーピング、したがってコレクタ導電性の上限になる。より低いコレクタ電圧での完全な空乏化は、最大許容（ｐ型）コレクタドーズ量がＮＰＮトランジスタの場合よりもやや低いことを意味する。しかし、ｐ型コレクタがｎ型ベースを通って上からだけでなく、ｐ型コレクタに比較してより高くドープされるｎ型井戸を通って下からも空乏化されるので、ＵＣＥ０がより小さいという欠点は少なくとも部分的に補償される。
【００５４】
ｎ型井戸は、ＮＰＮトランジスタで基板が行うのと同じ機能をＰＮＰトランジスタで行うことに留意すべきである。しかし、その差は、ＰＮＰトランジスタの場合、コレクタのドーピング容積濃度は下にあるｎ型井戸よりも少ないことである。対照的に、ＮＰＮトランジスタの場合、コレクタのドーピング容積濃度は下にある基板よりも高い。したがって、ＰＮＰトランジスタの場合、コレクタ下部の空間電荷ゾーンは、同じ印加電圧でＮＰＮの場合より高いコレクタ浸透能力を有する。
【００５５】
ｐ型コレクタ端子とｎ型井戸の間のアバランシェ降伏電圧を超える供給電圧でＰＮＰトランジスタを作動できるためには、ｎ型井戸はアバランシェ降伏が起きる前に、この領域で完全に空乏化されなければならない。ドーピングプロファイルと電界強度プロファイルはｐ型ベース領域のＮＰＮトランジスタに相当する。しかし、その差は、完全な空乏がＮＰＮトランジスタの場合のＵＣＢ０に相当するかなり高い電圧でのみ起きなければならないことである。したがって、これによるｎ型井戸の打ち込みドーズ量の上限は、ＮＰＮトランジスタの場合よりも高い。
【００５６】
図６は、ドーピング濃度Ｎおよび電界強度Ｅを図４ｇの線Ｃ−Ｃに沿った深さの関数として示している。この断面はｎドープゾーン１４を含まない。第２および第３の空間電荷ゾーンＲＬＺ２、ＲＬＺ３は、トランジスタの動作中にコレクタ電位低下で再びｎ型井戸１１を通って浸透する。基板はトランジスタが使用される回路中で負の電位に接続されるので、常にコレクタ電位であり、またはそれよりも負である。しかし、ｎ型井戸の電位はベース電位であり、または少なくともそれに近い。したがって、第３の空間電荷ゾーンＲＬＺ３の逆電圧は少なくとも第２の空間電荷ゾーンＲＬＺ２と同じ大きさであると推測することができる。コレクタ電位が低下して２つの空間電荷ゾーンが接すると、図３を参照して説明したように、直ちに電界強度はその中でさらに上昇することができない。コレクタ端子とｎ型井戸間の降伏の臨界電界強度に到達する前に空間電荷ゾーンが接するように、ドーピング濃度が十分低く選択されるならば、この降伏は抑制される。
【００５７】
この断面においても、コレクタ端子とｎ型井戸の間の降伏の臨界電界強度に達する前に、第２および第３の空間電荷ゾーンがトランジスタの動作中にコレクタ電位低下で接するようにドーピング濃度が与えられるならば、逆電圧はさらに上昇する。
【００５８】
ｐ型コレクタは一般に接地と供給電圧間の任意の電位であると仮定することができるので、基板ＰＮＰトランジスタのパンチスルー降伏（コレクタ端子−ｎ型井戸−基板）は、ＮＰＮトランジスタと同様に避けなければならない。これはｎ型井戸の打ち込みドーズ量の下限をさらに低くする。
【００５９】
図７ａ〜７ｄは、ｎ型基板中にＰＮＰトランジスタを製造する方法のステップを示す図である。方法の個々のステップは、Ｐ型基板中のＮＰＮトランジスタの製造工程を示す図１ａ〜１ｇのステップに対応する。ｎ型基板中のＰＮＰトランジスタとｐ型基板中のＮＰＮトランジスタが異なる点は、その構造が全てのｐ型ドーピングがｎ型ドーピングで置き換えられ、全てのｎ型ドーピングがｐ型ドーピングで置き換えられることだけである。方法のステップはそれ以外同一である。したがって、互いに対応する層には同じ参照記号が付けられている。同じ関係は逆電圧の大きさとドーピング濃度の間でも正確に保たれる。
【００６０】
図８ａ〜８ｇはｎ型基板にＮＰＮトランジスタを製造する方法のステップを示す図である。再び、方法の個々のステップは図４ａ〜４ｇに示されるｐ型基板中のＰＮＰトランジスタの製造工程を示す方法のステップに対応する。この場合にも、再び、全てのｐ型ドーピングは、ｎ型ドーピングで置き換えられ、全てのｎ型ドーピングがｐ型ドーピングで置き換えられる。したがって、互いに対応する層は同様に同じ参照記号が与えられる。再び、逆電圧の大きさとドーピング濃度の間には同じ関係が正確に保たれる。
【００６１】
弱くｎドープされた基板を用いる補足的な工程は、ｐ型井戸がｎ型井戸に置き換わる限り、好ましい実施形態である。ｐ型井戸がホウ素イオン打ち込みによって製造されるならば、顕著に小さなイオンエネルギーで同じ井戸の深さを達成することができ、または同じイオンエネルギーでより深い井戸を製造することができる。
【図面の簡単な説明】
【００６２】
【図１ａ】ｐドープ半導体基板中にＮＰＮトランジスタを製造する方法のステップを示す図である。
【図１ｂ】ｐドープ半導体基板中にＮＰＮトランジスタを製造する方法のステップを示す図である。
【図１ｃ】ｐドープ半導体基板中にＮＰＮトランジスタを製造する方法のステップを示す図である。
【図１ｄ】ｐドープ半導体基板中にＮＰＮトランジスタを製造する方法のステップを示す図である。
【図１ｅ】ｐドープ半導体基板中にＮＰＮトランジスタを製造する方法のステップを示す図である。
【図１ｆ】ｐドープ半導体基板中にＮＰＮトランジスタを製造する方法のステップを示す図である。
【図１ｇ】ｐドープ半導体基板中にＮＰＮトランジスタを製造する方法のステップを示す図である。
【図２】コレクタのドーピング濃度が高いと想定したとき、半導体基板中のドーピング濃度Ｎおよび電界強度Ｅを図１ｇの線Ａ−Ａに沿った深さの関数として示す図である。
【図３】本発明に係るコレクタドーピングプロファイルで、図１ｇの線Ａ−Ａに沿った深さの関数としてドーピング濃度Ｎと電界強度Ｅを示す図である。
【図４ａ】ｐドープ半導体基板中にＰＮＰトランジスタを製造する方法のステップを示す図である。
【図４ｂ】ｐドープ半導体基板中にＰＮＰトランジスタを製造する方法のステップを示す図である。
【図４ｃ】ｐドープ半導体基板中にＰＮＰトランジスタを製造する方法のステップを示す図である。
【図４ｄ】ｐドープ半導体基板中にＰＮＰトランジスタを製造する方法のステップを示す図である。
【図４ｅ】ｐドープ半導体基板中にＰＮＰトランジスタを製造する方法のステップを示す図である。
【図４ｆ】ｐドープ半導体基板中にＰＮＰトランジスタを製造する方法のステップを示す図である。
【図４ｇ】ｐドープ半導体基板中にＰＮＰトランジスタを製造する方法のステップを示す図である。
【図５】本発明に係るドーピングプロファイルで、図４ｇの線Ｂ−Ｂに沿った深さの関数としてドーピング濃度Ｎおよび電界強度Ｅを示す図である。
【図６】図４ｇの線Ｃ−Ｃに沿った深さの関数としてドーピング濃度Ｎおよび電界強度Ｅを示す図である。
【図７ａ】ｎドープ半導体基板中にＰＮＰトランジスタを製造する方法のステップを示す図である。
【図７ｂ】ｎドープ半導体基板中にＰＮＰトランジスタを製造する方法のステップを示す図である。
【図８ａ】ｎドープ半導体基板中にＮＰＮトランジスタを製造する方法のステップを示す図である。
【図８ｂ】ｎドープ半導体基板中にＮＰＮトランジスタを製造する方法のステップを示す図である。
【図８ｃ】ｎドープ半導体基板中にＮＰＮトランジスタを製造する方法のステップを示す図である。
【図８ｄ】ｎドープ半導体基板中にＮＰＮトランジスタを製造する方法のステップを示す図である。
【図８ｅ】ｎドープ半導体基板中にＮＰＮトランジスタを製造する方法のステップを示す図である。
【図８ｆ】ｎドープ半導体基板中にＮＰＮトランジスタを製造する方法のステップを示す図である。
【図８ｇ】ｎドープ半導体基板中にＮＰＮトランジスタを製造する方法のステップを示す図である。
【図１ａ】
2007531292.tif 000006
【図１ｂ】
2007531292.tif 000007
【図１ｃ】
2007531292.tif 000008
【図１ｄ】
2007531292.tif 000009
【図１ｅ】
2007531292.tif 000010
【図１ｆ】
2007531292.tif 000011
【図１ｇ】
2007531292.tif 000012
【図２】
2007531292.tif 000013
【図３】
2007531292.tif 000014
【図４ａ】
2007531292.tif 000015
【図４ｂ】
2007531292.tif 000016
【図４ｃ】
2007531292.tif 000017
【図４ｄ】
2007531292.tif 000018
【図４ｅ】
2007531292.tif 000019
【図４ｆ】
2007531292.tif 000020
【図４ｇ】
2007531292.tif 000021
【図５】
2007531292.tif 000022
【図６】
2007531292.tif 000023
【図７ａ】
2007531292.tif 000024
【図７ｂ】
2007531292.tif 000025
【図７ｃ】
2007531292.tif 000026
【図７ｄ】
2007531292.tif 000027
【図７ｅ】
2007531292.tif 000028
【図７ｆ】
2007531292.tif 000029
【図７ｇ】
2007531292.tif 000030
【図８ａ】
2007531292.tif 000031
【図８ｂ】
2007531292.tif 000032
【図８ｃ】
2007531292.tif 000033
【図８ｄ】
2007531292.tif 000034
【図８ｅ】
2007531292.tif 000035
【図８ｆ】
2007531292.tif 000036
【図８ｇ】
2007531292.tif 000037
【国際調査報告】
2007531292.tif 000038
2007531292.tif 000039
2007531292.tif 000040
2007531292.tif 000041
2007531292.tif 000042
2007531292.tif 000043