(57)【要約】  本発明は、ビザンチン故障が存在する状況での、被試験デバイス（ＤＵＴ）の証明されたカバレッジを提供する方法および装置を記載する。一実施形態では、１つの入力および複数の冗長出力を有するＤＵＴを試験する方法が提供される。この方法は、ある期間にわたって不定論理範囲を一般に規定する試験サンプル点の論理試験グリッドを規定すること、各試験サンプル点および試験サンプル点のあらゆるシーケンシャルな組合せを経験させるように設計された複数の擬似乱数試験波形を生成すること、その複数の擬似乱数試験波形をＤＵＴの入力に結合させること、ＤＵＴの入力に結合された複数の擬似乱数試験波形のそれぞれについて、ＤＵＴの複数の冗長出力を読取ること、およびＤＵＴの複数の冗長出力の観測に基づいて、不定論理範囲におけるＤＵＴのカバレッジの証明を確定することを含む。
2007514146.tif 000002
【特許請求の範囲】
【請求項１】
ビザンチン・フォールト・トレランスの論理回路（５００）の証明されたカバレッジを提供する方法であって、
擬似乱数試験波形を生成するステップ（５０４）と、
前記論理回路の少なくとも１つの入力へ前記試験波形を入力するステップ（５０６）と、
前記論理回路の複数の冗長出力を観測して、前記論理回路のカバレッジの証明を確定するステップ（５１６）と
を備える方法。
【請求項２】
請求項１に記載の方法であって、
マッチング出力および非マッチング出力のカウントに関する統計値を記憶するステップ（５１１）と、
記憶された前記マッチング出力、非マッチング出力、および不定出力に基づいて、カバレッジの証明を確定するステップ（５１６）と
を更に備える方法。
【請求項３】
請求項１に記載の方法であって、
試験サンプル点の論理試験グリッドを規定するステップ（５０２）
を更に備え、前記試験波形が、全ての前記試験サンプル点および前記試験サンプル点の考えられ得るシーケンシャルな組合せを網羅するように適合される、
方法。
【請求項４】
証明カバレッジ試験器（４００）であって、
波形を被試験デバイス（ＤＵＴ）（４０６）の入力に結合させるように適合された擬似乱数波形生成器（４０２）と、
前記ＤＵＴの複数の冗長出力を観測するため、および前記複数の冗長出力の前記観測に基づいて前記ＤＵＴのカバレッジの証明を検証するように適合された出力試験器（４０８）と
を備える証明カバレッジ試験器。
【請求項５】
請求項４に記載の証明カバレッジ試験器であって、前記擬似乱数波形生成器が、予め規定された論理レベル試験グリッド内の、全ての試験サンプル点および試験サンプル点のシーケンシャルな組合せを網羅する試験波形を生成するように適合される、証明カバレッジ試験器。
【請求項６】
請求項４に記載の証明カバレッジ試験器であって、前記出力試験器（４０８）が、
前記ＤＵＴ（４０６）の前記入力に結合された波形ごとにマッチング出力および非マッチング出力のカウントを記憶するように適合されたメモリ（４０７）と、
前記ＤＵＴ（４０６）の出力を比較するため、および前記マッチング出力および前記非マッチング出力の前記カウントを前記メモリ内に記憶するように適合された制御回路（４０９）であって、記憶された前記マッチング出力および前記非マッチング出力のカウントに基づいて、カバレッジの証明を確定するように更に適合された制御回路と
を更に備える、証明カバレッジ試験器。
【請求項７】
請求項４に記載の証明カバレッジ試験器であって、前記擬似乱数波形生成器（４２０）が、原始多項式をフィードバックとして使用する１または複数の線形シフト・フィードバック・レジスタ（４１０）を含む擬似乱数生成器（４０２）を更に備える、証明カバレッジ試験器。
【請求項８】
請求項７に記載の証明カバレッジ試験器であって、
前記１または複数の線形シフト・フィードバック・レジスタ（４１０）の出力に結合されたデジタル・アナログ（Ｄ／Ａ）変換器（４０４）であって、前記ＤＵＴ（４０６）に結合されるように適合された出力を更に有するデジタル・アナログ（Ｄ／Ａ）変換器
を更に備える証明カバレッジ試験器。
【請求項９】
複数の出力を有する被試験デバイス（ＤＵＴ）（６０６）用の出力試験器（６００）において、
前記ＤＵＴ（６０６）の各出力に対するの１対のフリップ・フロップ（６０９［１〜Ｎ］）であって、１対のフリップ・フロップ（６０９［１〜Ｎ］）の各フリップ・フロップ（６０９［１〜Ｎ］）が、関連する出力のサンプルに基づいて或る論理レベルを出力するように適合され、前記１対のフリップ・フロップ（６０９［１〜Ｎ］）の一方の前記フリップ・フロップ（６０９［１〜Ｎ］）が、製造および環境のばらつきに対して許容された最大閾値電圧に従って前記出力信号のサンプルをラッチし、他方のフリップ・フロップ（６０９［１〜Ｎ］）が、許容された最小閾値電圧に従って前記出力信号のサンプルをラッチする、１対のフリップ・フロップ（６０９［１〜Ｎ］）と、
それぞれのフリップ・フロップ（６０９［１〜Ｎ］）対に対してのフリップ・フロップ比較器（６１１［１〜Ｎ］）であって、それぞれのフリップ・フロップ比較器（６１１［１〜Ｎ］）が、それと関連するフリップ・フロップ（６０９［１〜Ｎ］）対の前記出力論理レベルの比較を行うように適合され、各フリップ・フロップ比較器（６１１［１〜Ｎ］）が前記比較に基づいて信号を出力するように構成されるフリップ・フロップ比較器（６１１［１〜Ｎ］）と
を備える出力試験器。
【請求項１０】
請求項９に記載の出力試験器であって、
全ての前記フリップ・フロップ比較器（６１１［１〜Ｎ］）の前記論理レベルの比較を行うように、および前記比較に基づいて信号を出力するように適合された全体比較器（６１３）を更に備える出力試験器。
【発明の詳細な説明】
【技術分野】
【０００１】
相互参照
本願は、２００３年１１月１９日に出願された米国特許仮出願第６０／５２３，７８４号に関し、その出願日の利益を請求するものであり、これを、参照により本明細書に組み込まれるものとする。
【０００２】
技術分野
本発明は、一般に、回路内のデバイスの故障カバレッジ（ｆａｕｌｔ  ｃｏｖｅｒａｇｅ）に関し、特に、被試験デバイス（ｄｅｖｉｃｅ  ｕｎｄｅｒ  ｔｅｓｔ）の故障カバレッジの証明に関する。
【背景技術】
【０００３】
フォールト・トレランスのシステムは、故障が生じた後も、指定されたレベルのサービスを提供しなければならない。重要度の高いシステムは、１時間の露出された状態（ｅｘｐｏｓｕｒｅ）での発生確率が１０−９〜１０−６である故障に耐えられる必要がある。典型的には、分析および試験の組み合わせによって、所望されるフォールト・トレランス・レベルが満たされていることが証明される必要がある。故障を検出し解消する能力は、カバレッジ（ｃｏｖｅｒａｇｅ）と呼ばれる。システム全体の障害の確率は、構成部品の故障確率とカバレッジ率との組合せを含む。非常に信頼性の高い電子システムが得られる環境において使用される電子構成部品（典型的には集積回路）では、１時間の露出で構成部品の故障確率が１０−６であることを想定している。更に、あるシステム内の複数の構成部品では、１時間の露出で１０−４〜１０−５の範囲の全体故障確率を想定することがある。
【０００４】
ビザンチン故障（Ｂｙｚａｎｔｉｎｅ  ｆａｕｌｔ）は、特にカバーし難いクラスの故障を含む。ビザンチン故障とは、複数のオブザーバに対して異なる出力を示す故障である。例えば、１つの入力と複数の冗長出力とを有する論理回路において、その出力についての異なるオブザーバが、１つの入力に応答して異なる出力を観測する場合、ビザンチン故障が存在する。論理回路が複数のオブザーバに対して単一の出力のみを有する場合であっても、各オブザーバは、ビザンチン故障の挙動のために、出力信号を異なって見る可能性がある。ビザンチン故障は、２つの次元、即ち、振幅および時間において生じる。振幅に関しては、ビザンチン故障によって、論理回路内の素子（ｅｌｅｍｅｎｔ）内を通る信号が「論理１」または「論理０」として明確に規定されなくなり得る。これらの信号は、論理１として規定される信号レベルと論理０として規定される信号レベルとの間のどこかに属する。これらのいわゆる「１／２論理信号」または「不定（ｉｎｄｅｔｅｒｍｉｎａｔｅ）論理信号」は、論理回路内の様々な素子によって、論理１または論理０の何れかとして解釈され得る。しかし、論理回路内の全ての素子が、同じ判断を下すというわけではない。これは、論理デバイス間の製造におけるばらつき、または電圧変動や温度変動といった環境要因に起因する。時間次元においては、ビザンチン故障は、マイクロ規模およびマクロ規模で生じ得る。マイクロ規模では、ビザンチン故障は、形成されたビットが狭すぎる又は広すぎるといったビット・レベルで生じる。マクロ規模では、ビザンチン故障は、典型的には、通信信号のデッドライン（ｄｅａｄｌｉｎｅ）喪失のため生じる。更に、ビザンチン故障は、振幅領域よりも時間領域においてより頻繁に生じる。
【０００５】
１時間の露出でのシステム故障確率が１０−９付近となるようにする必要がある重要度の高いアプリケーションでは、１／２論理信号を処理する方法が開発されねばならない。ビザンチン故障に対処する方法の１つは、１／２論理信号がオブザーバによって観測される前に、１／２論理信号を復元（reshape）するフィルタ装置を用いて、この論理信号を有効な論理信号にすることである。ビザンチン故障が回路設計において対処された後は、その設計の故障カバレッジの証明が求められる。しかし、デジタル電子回路の適正動作を証明する電流分析および試験方法は、ビザンチン故障のフィルタリングに対しては適用可能でない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述の理由および本明細書を考察し理解すれば当業者には明らかとなるであろう後述の他の理由から、重要度の高いシステムにおけるビザンチン故障フィルタ設計用の故障カバレッジの証明を行う方法が当技術分野において求められている。
【課題を解決するための手段】
【０００７】
上述およびその他の問題は、本発明によって解決され、以下の明細書を考察し研究することによって理解されよう。
【０００８】
一実施形態では、論理回路の証明されたカバレッジを提供する方法が提供される。この方法は、擬似乱数試験波形を生成すること、その試験波形を論理回路の入力に入力すること、および論理回路の複数の冗長出力を観測して、この論理回路のカバレッジの証明を確定することを含む。
【０００９】
別の実施形態では、１つの入力および複数の冗長出力を有する被試験デバイス（ＤＵＴ）を試験する方法が提供される。この方法は、、ＤＵＴの入力に対しての、ある期間にわたって不定論理範囲を一般に網羅する試験サンプル点の論理試験グリッドを規定すること、それぞれの試験サンプル点および試験サンプル点のあらゆるシーケンシャルな組合せを経験させるように設計された複数の擬似乱数試験波形を生成すること、その複数の擬似乱数試験波形をＤＵＴの入力に結合させること、ＤＵＴの入力に結合された複数の擬似乱数試験波形のそれぞれについて、ＤＵＴの複数の冗長出力を読取ること、および、ＤＵＴの複数の冗長出力の観測に基づいて、不定論理範囲におけるＤＵＴのカバレッジの証明を確定することを含む。
【００１０】
更に別の実施形態では、カバレッジ証明試験器が提供される。このカバレッジ証明試験器は、擬似乱数波形生成器および出力試験器を含む。擬似乱数波形生成器は、波形を被試験デバイス（ＤＵＴ）の入力に結合させるように適合される。出力試験器は、ＤＵＴの複数の冗長出力を観測し、その出力に基づいてＤＵＴのカバレッジ証明を検証するように適合される。
【００１１】
更に別の実施形態では、カバレッジ証明試験システムが提供される。この試験システムは、擬似乱数波形生成器、デジタル・アナログ（Ｄ／Ａ）変換器、および出力試験器を含む。この擬似乱数波形生成器は、予め規定されたグリッドにわたって擬似網羅的波形（ｐｓｅｕｄｏ  ｅｘｈａｕｓｔｉｖｅ  ｗａｖｅｆｏｒｍ）を生成するように適合される。Ｄ／Ａ変換器は、擬似乱数波形生成器の出力に結合される。このＤ／Ａ変換器は更に、被試験デバイス（ＤＵＴ）に結合されるように適合された出力を有する。出力試験器は、ＤＵＴの複数の冗長出力を観測し、ＤＵＴのカバレッジ証明を確定するように適合される。
【００１２】
更に別の実施形態では、複数の出力を有する被試験デバイス（ＤＵＴ）用の出力試験器が提供される。この出力試験器は、ＤＵＴのそれぞれの出力用の１対のフリップ・フロップと、それぞれのフリップ・フロップ対用のフリップ・フロップ比較器とを含む。１対のフリップ・フロップのそれぞれのフリップ・フロップは、関連する出力のサンプルに基づいて或る論理レベルを出力するように適合されており、フリップ・フロップ対の一方のフリップ・フロップが、製造および環境のばらつきに対して許容された最大閾値電圧（デバイスが、電圧が１となるか０となるかを判断する電圧）に従って、出力信号のサンプルをラッチし、他方のフリップ・フロップが、許容された最小閾値電圧に従って、出力信号のサンプルをラッチする。それぞれのフリップ・フロップ比較器は、それに関連するフリップ・フロップ対の出力論理レベルを比較するように適合される。更に、それぞれのフリップ・フロップ比較器は、その比較に基づいて信号を出力する。
【００１３】
最後に、別の実施形態では、カバレッジ証明試験器が提供される。この試験器は、擬似乱数波形生成器、デジタル・アナログ（Ｄ／Ａ）変換器、および出力試験器を含む。擬似乱数波形生成器は、擬似乱数波形を生成するように適合される。デジタル・アナログ（Ｄ／Ａ）変換器は、擬似乱数波形をアナログ波形に変換するように結合される。このＤ／Ａ変換器は、更に、アナログ波形を被試験デバイス（ＤＵＴ）の少なくとも１つの入力に結合させるように適合される。出力試験器は、ＤＵＴの複数の冗長出力を観測し、この複数の冗長出力の観測に基づいて、ＤＵＴのカバレッジの証明を検証するように適合される。
【００１４】
本発明は、好ましい実施形態の説明および以下の図面に鑑みて考慮されると、より容易に理解され得、また、その更なる利点および使用がより容易に明白となろう。
【００１５】
通常の慣行に倣い、記載の様々な機構は、原寸に比例して描かれているのではなく、本発明に関連する特定の機構を強調するように描かれている。図面および本文を通して、参照符号は同じ要素を示す。
【発明を実施するための最良の形態】
【００１６】
以下の好ましい実施形態の詳細な説明では、本明細書の一部を成すと共に、本発明が実施され得る特定の好ましい実施形態が例として示される添付の図面を参照する。これらの実施形態は、当業者が本発明を実施することが可能なように十分詳細に記載されており、また、他の実施形態も使用され得ること、ならびに、本発明の趣旨および範囲から逸脱することなく、論理的変更、機械的変更、電気的変更が可能であることを理解されたい。従って、以下の詳細な説明は、限定的な意味で取られるべきではなく、本発明の範囲は、特許請求の範囲およびその均等物によってのみ定義される。
【００１７】
本発明の実施形態は、擬似乱数波形生成器および１／２論理グリッドを使用した故障カバレッジの証明を実現する方法およびツールを提供する。本発明の実施形態の更なる説明を詳細に行う前に、本発明の理解を助けるための背景を示す。図１Ａを参照すると、論理電圧レベルのグラフ１００が示される。図１は、今日使用されている普通のロジック・ファミリ（ｌｏｇｉｃ  ｆａｍｉｌｙ）の代表的なものであり、任意のロジック（論理）・ファミリの例示である。論理レベル・グラフ１００は、回路の論理デバイスにおいて、論理０、論理１／２、および論理１とされる電圧レベルの例を示す。電圧入力ロー（ｌｏｗ）（ＶＩＬ）１０２は、これを下回ると回路内の全ての論理チップが論理０を観測することになる閾値電圧レベルである。ＶＩＬ１０２は、この例では０．８ｖである。電圧入力ハイ（ｈｉｇｈ）（ＶＩＨ）１０４は、これを上回ると回路内の全ての論理チップが論理１を観測することになる閾値電圧レベルである。ＶＩＨ１０４は、この例では２．０ｖである。また、図１Ａには、ＶＣＣ１０６が示されている。ＶＣＣは、この例では３．３ｖの電圧供給レベルである。
【００１８】
図１Ａに示されるように、ＶＩＬ１０２とＶＩＨ１０４との間のエリアが、論理１／２領域または論理１／２エリアとなる。この領域はまた、不定領域または不定エリアとも呼ばれ得る。このエリアは、論理回路が信号を論理１として観測するか又は論理０として観測するかが、確実に判断され得ないエリアである。図示のように、この例では、この不定領域は、電圧範囲の１／３よりも多くを占める。従って、故障カバレッジの証明を判断する際に考慮されねばならない、論理が不定となる可能性のある範囲は、比較的広い。本発明は、論理が不定となる範囲（不定論理範囲）にある信号に関して、論理回路がどのように振舞うかについて試験する方法を提供する。図１Ｂを参照すると、論理ゲート伝達関数の図が示される。図１Ｂは、不定論理範囲では、論理デバイスの利得は比較的高いことを示すために、提示される。従って、僅かな入力ノイズさえも、比較的大きい出力ノイズを生じさせる傾向がある。その結果、ＤＣレベルを調べるのではなく、高周波および高振幅のノイズが典型的には観測される。しかし、これはなおも不定論理範囲内にある考えられるが、それは、それらの速度での電子回路の積分効果があるからである。
【００１９】
本発明の実施形態は、回路のカバレッジ証明を試験するために、試験サンプル点のグリッドを使用する。図２は、本発明の一実施形態における、論理レベル試験グリッド２０２を示した論理電圧レベル・グラフ２００を示す。グリッド２０２は、複数の試験サンプル点２０４（または試験点２０４）から構成される。水平（行）方向の試験サンプル点２０４は、時間領域（ｔｉｍｅ  ｄｏｍａｉｎ）を表す。時間領域方向における試験サンプル点２０４の密度は、被試験デバイス（ＤＵＴ）の物理的特性によって制限される。特に、水平方向の隣合う試験サンプル点２０４間の間隔は、デバイスが処理できる最大周波数に関連する。例えば、ＤＵＴが扱える信号が２５０ピコ秒程度の速度のものである場合、水平方向の２つの隣合う試験サンプル点の最小間隔は２５０ピコ秒を表すことになる。
【００２０】
垂直（列）方向の各試験サンプル点２０４は、故障カバレッジ証明試験の間に試験される信号または波形の電圧レベルを表す。垂直方向の試験サンプル点２０２の密度は、試験の所望される綿密性（ｔｈｏｒｏｕｇｈｎｅｓｓ）、ならびにＤＵＴ内の複数のデバイス（または１つのデバイス）の線形特性および非線形特性によって決められる。例えば、ＣＭＯＳなどのような線形特性を示すデバイスでは、隣合う試験サンプル点２０４間の垂直間隔はより広くすることが可能である。線形デバイスでは、デバイスの挙動が２つのエンド・ポイント（ｅｎｄ  ｐｏｉｎｔ）において決められた後は、それら２つのエンド・ポイント間の挙動はその線形的性質から知られることになる。線形デバイスでは、グリッドにおける整合性（ｃｏｎｓｉｓｔｅｎｃｙ）は、有効なグリッドを設計する際の重大な属性である。非線形デバイスに関しては、非線形デバイスの伝達関数における変曲（ｉｎｆｌｅｃｔｉｏｎ）の結果として生じる非線形性を全て網羅するように、垂直方向に十分な試験サンプル点２０４が存在する必要がある。例えば、単純なゲート（ｓｉｍｐｌｅ  ｇａｔｅ）は、その設計された論理を実行するだけでなく、増幅器としても働く。入力電圧（voltage in）および出力電圧（voltage out）は、何らかの種類の増幅特性曲線（transfer curve）を辿る。この増幅特性曲線が非線形である場合、試験サンプル点は、全てのハイおよびローの点に配置される。図２はまた、セル境界２０６および２０８を示す。セル境界２０６および２０８は、１つのデータ遷移から別のデータ遷移までの期間を示し、この期間はクロック周波数によって決められる。
【００２１】
図３を参照すると、グリッド３０２と、試験サンプル点３０６−１から３０６−Ｎまでのグリッド３０２を使用した波形３０４とを示す論理レベル・グラフ３００の例が示される。この実施形態は、どのようにして波形３０４がグリッド３０２内の１つの試験サンプル点から次のサンプル点へと形成されるかを示す。例えば、波形３０４の第１の区間（ｌｅｇ）は、試験サンプル点３０６−２３９と３０６−３４２との間で形成される。この実施形態で示されるように、試験サンプル点の幾つかは、ＶＩＨ電圧レベル３１０よりも上に位置し、また、試験サンプル点の幾つかは、ＶＩＬ電圧レベル３１２よりも下に位置する。これは、不定論理エリアを越えて延び、またこのエリアに戻り得る、様々な形を取る波形３０４を可能とする。更に、この実施形態はまた、ビット・セル境界３１６の前に波形が始められ得ることを示し、従って、初期状態のセット・アップを可能とする。
【００２２】
試験を完了するために、試験中の論理回路（またはＤＵＴ）へ擬似乱数波形が印加される。本発明の試験システム４００の一実施形態が図４に示されている。試験システム４００は、擬似波形生成器４２０を含む。この実施形態では、擬似波形生成器は、クロック４１２、擬似乱数生成器（ＰＲＮＧ）４０２、およびデジタル・アナログ（Ｄ／Ａ）変換器４０４を含む。図に示されるように、ＰＲＮＧ４０２の出力が、Ｄ／Ａ変換器４０４に結合される。Ｄ／Ａ変換器４０４の出力が、ＤＵＴ４０６の入力に結合される。一実施形態では、Ｄ／Ａ変換器４０４はマルチ・ビットＤ／Ａ変換器である。この実施形態では、ＰＲＮＧ４０２からの複数のシーケンシャルに連続するビットが、マルチ・ビットＤ／Ａ変換器４０４を通過してＤＵＴの入力へ達する。一実施形態では、Ｄ／Ａ変換器４０４はＲ−２Ｒはしご型の抵抗器（Ｒ−２Ｒ  ｒｅｓｉｓｔｅｒ  ｌａｄｄｅｒ）である。別の実施形態では、Ｄ／Ａ変換器４０４はローパス・フィルタである。この実施形態では、ビットをＰＲＮＧ４０２（これはパルス幅変調信号として使用される）からＤＵＴ４０６の入力へ渡す際に、ローパス・フィルタ（コンデンサ−抵抗器ローパス・フィルタなど）が、基本のＤ／Ａ変換器機能を果たす。更に、一実施形態では、このローパス・フィルタが、単に、ＤＵＴ４０６の入力ポートに対する固有の特性となる。更に別の実施形態では、Ｄ／Ａ変換器４０４は、マルチ・ビットＤ／Ａ変換器およびローパス・フィルタの組合せである。この実施形態は、追加の精度レベルをもたらす。
【００２３】
図示されるように、ＤＵＴ４０６の複数の冗長出力が、出力試験器４０８に結合される。出力試験器４０８は、ＤＵＴ４０６の入力に印加された擬似乱数波形に応答するＤＵＴ４０６の出力を観測することによって、ＤＵＴ４０６の故障カバレッジを判断するように適合される。特に、この実施形態では、出力試験器４０８は制御回路４０９を含み、制御回路４０９は、複数の出力を観測し、それらの出力を比較し、ＤＵＴ４０６の入力へ印加された擬似乱数波形のそれぞれについてのマッチング出力、非マッチング出力、および不定出力のカウントに関する統計値をメモリ４０７内に記憶するように、適合されている。更に、制御回路４０９は、試験が終了すると、メモリ４０７内に記憶されたマッチング・データ、非マッチング・データ、および不定データのカウントを比較することによって、ＤＵＴの故障カバレッジを判断するように適合されている。ＤＵＴ４０６の出力は、ビットごとに同じである必要はない。例えば、出力の幾つかは、他の出力の反転されたものとなるように設計されてもよい。本発明の実施形態では、出力試験器４０８は、マッチング・データおよび非マッチング・データを判断する際にこの反転を考慮に入れるように適合される。更に、制御回路４０９は、ＤＵＴによって必要とされる場合には、オプションの制御入力の組によってＤＵＴ４０６の機能を制御するように適合される。こうした制御は、出力イネーブル、リセット、電圧動作レベル、動作周波数レベルなどのことを含む。こうした制御によって、様々な条件下でのＤＵＴ試験が可能となる。
【００２４】
上述のように、カバレッジを確実にするには、試験波形は、グリッド内のあらゆる試験サンプル点およびグリッド内の試験サンプル点の考えられ得るあらゆるシーケンシャルな組合せを網羅しなければならない。一実施形態では、ＰＲＮＧ４０２は、それを、原始多項式をフィードバックとして使用する少なくとも１つの線形フィードバック・シフト・レジスタ（ＬＦＳＲ）４１０を用いて実現する。図４に示されるように、ＬＦＳＲ４１０は、クロック４１２からのクロック信号によって駆動される。原始多項式をフィードバックとして使用する線形フィードバック・シフト・レジスタ４１０を用いることによって、シフト・レジスタのサイズのところまでは、全ての試験サンプル点が生じること、および全てのシーケンシャルな組合せが生じることが、保証される。シフト・レジスタ・シーケンスの例は、Ｇｏｌｕｍｂの「Ｓｈｉｆｔ  Ｒｅｇｉｓｔｅｒ  Ｓｅｑｕｅｎｃｅｓ（シフト・レジスタ・シーケンス）」（Ａｅｇｅａｎ  Ｐａｒｋ  Ｐｒｅｓｓ発行、１９８２年）に記載されている。
【００２５】
振幅グリッドの間隔は、ＬＦＳＲ４１０から抽出されてＤ／Ａ変換器へ送られる連続したビット・シーケンスの長さ、およびローパス・フィルタの時定数に対するビット幅の関係によって決められる。１つのタイム・ステップから次のタイム・ステップまでの振幅の相関を排除するために、ＬＦＳＲから抽出されるビット・シーケンスはオーバーラップすべきではない。ＬＦＳＲ４１０が長くなるほど、作成され得る一意の相関しない試験点のシーケンスも長くなる。しかし、試験点が増えるほど、試験を完了するのに時間がかかることになる。従って、試験に必要な時間の長さと試験の完全性との間でのトレードオフがある。本発明のより良い理解を提供するために、１６の振幅レベルを必要とするグリッドの例を本明細書に示す。この例では、一時に４つのビットがＬＦＳＲ４１０から抽出される。従って、この実施形態では、ＬＦＳＲ４１０は、ＤＵＴが作動されるよりも４倍高速にクロックされる。例えば、ＤＵＴは２５０メガヘルツで作動するが、ＬＦＳＲクロック４１２は１ギガヘルツで作動することができる。
【００２６】
本発明の別の実施形態では、ＰＲＮＧ４０２は類似した４つのＬＦＳＲ４１０を含む。この実施形態では、それぞれのＬＦＳＲ４１０は、同じフィードバック多項式を使用し、シーケンスの道程の１／４から開始される（即ち、ＬＦＳＲはスタガされる（staggered））。この実施形態の４つのＬＦＳＲ４１０の出力は、次いで、Ｄ／Ａ変換器４０４へ送り込まれ、Ｄ／Ａ変換器４０４は、ＤＵＴ４０６への入力を供給する。この実施形態の利点は、４つのＬＦＳＲがＤＵＴと同じクロック・レートで作動され得ることである。一実施形態では、それぞれのデジタル・アナログ（digital to analog）入力ビットに関して、各ＬＦＳＲからのビットが併せてＸＯＲ処理（排他的論理和演算処理）される。
【００２７】
図４では、Ｄ／Ａ４０４、出力試験器回路４０８、およびクロック４１２は、試験器４００内にあるように示されているが、本発明の他の実施形態では、これらのデバイスを試験器４００の外部に有する。例えば、他の実施形態では、１または複数のＬＦＳＲ４１０を動作させるクロック信号が、それぞれのデバイスへ外部から供給される。同様に、他の実施形態では、Ｄ／Ａ４０４および／または出力試験器４０８は、試験器４００の外部にある。一実施形態では、ＤＵＴの出力をサンプリングするのに使用されるクロック４１１が、ＤＵＴのクロック４０５と連動して働き（coordinated）、従って、ＤＵＴの出力は、ＤＵＴがその出力を変更している時点ではサンプリングされない。
【００２８】
図５を参照すると、本発明の証明の検証（proof verification）の一つの方法を示す流れ図５００が示されている。図示されるように、この実施形態では、この方法はまず論理レベル試験グリッドを規定することから始められる（５０２）。上記で論じたように、この論理レベル試験グリッドは、試験される試験サンプル点の並びを示す。次いで、論理レベル試験グリッドの選択試験点を網羅する波形が生成される（５０４）。本発明の実施形態は、波形を生成するために擬似乱数波形生成器を使用する。特に、一実施形態では、デジタル信号（１または複数の線形フィードバック・シフト・レジスタからのもの）が、アナログ信号に変換されて（５０５）波形を形成する。次いで、それぞれの波形は、ＤＵＴの入力へ入力される（５０６）。次いで、その入力に応答して、ＤＵＴの複数の冗長出力が観測される（５０８）。それらの出力は互いに比較されて、それらが全てマッチング（整合）するかどうかが判断される（５１０）。全ての出力がマッチングする場合（５１０）、マッチング・カウント統計値に関するデータがメモリに記憶される（５１１）。入力に応答しての全ての出力がマッチングしない場合（５１０）、非マッチング・カウント統計値に関するデータがメモリに記憶される（５１４）。
【００２９】
その後、全ての考えられ得る論理試験グリッド内の試験サンプル点および試験サンプル点のシーケンシャルな組合せが網羅されたかどうかが判断される（５１２）。一実施形態では、全ての試験サンプル点および試験サンプル点のシーケンシャルな組合せが網羅されたかの判断は、擬似乱数生成器が生成した信号の数を追跡し、その数を、予め規定された数、即ち、或る期間にわたって考えられ得る全ての試験サンプル点および考えられ得る全てのシーケンシャルな試験サンプル点が生じたことを一般に保証する予め規定された数と比較することによって、行われる。別の実施形態では、ＬＦＳＲの内部状態の値が調べられる。その状態が元の状態と同じであり、原始フィードバック多項式が使用される場合には、このＬＦＳＲは、考えられ得る全ての内部状態について調べられたことになる。一実施形態では、試験波形の終わりが確定されると、テスト終了（end-of-test）処理が実行される。印加する波形の数の決定は、使用中のＬＦＳＲの長さによって決められ、これは試験グリッドの試験サンプル点の数に関連する。この実施形態では、操作者が、垂直列の試験サンプル点の数に、次のシーケンシャルな垂直列の試験サンプル点の数を乗じ、それを同様に続けることによって、印加する波形の数を決定する。例えば、水平行に１４の試験サンプル点を有し、かつ、それぞれの垂直列に１６の試験サンプル点がある場合、この例でＤＵＴに印加する波形の数は、式１６１４によって決定される。
【００３０】
図５に戻ると、全ての試験点および試験点の組合せが網羅されなかった場合（５１２）、このプロセスは、ステップ５０４へと継続して、別の波形を生成する（５０４）。ステップ５１２で、全ての試験点および組合せが網羅されたと判断されると、ＤＵＴのカバレッジの証明が計算され表示される（５１６）。一実施形態では、これは、メモリ内のマッチング・データ、非マッチング・データ、および不定データの統計値を考察し、次いでマッチングの総量を、報告された非マッチング量および不定量の総数と比較することによって行われる。
【００３１】
図６は、本発明の別の実施形態の試験システム６００を示す。図示されるように、この試験システムは、擬似乱数生成器６０２、デジタル・アナログ変換器６０４、および出力試験器回路６０８を含む。擬似乱数生成器６０２は、擬似乱数波形を生成するように適合される。デジタル・アナログ変換器は、デジタル擬似乱数波形をアナログ信号に変換するように適合される。変換された擬似乱数波形は、ＤＵＴ６０６の少なくとも１つの入力へ印加される。この実施形態では、ＤＵＴは、同時に試験され得る複数の入力６０１（１〜Ｎ）を有する。この複数の入力を有する実施形態では、波形は、ＤＵＴの必要に応じて、互いに相関しないようにや、定まった既知の何らかの相関関係を有さないように、保証される。ＤＵＴの出力は、出力試験器回路６０８に結合される。この出力試験器回路６０８は、ＤＵＴ出力の比較の結果を出力するように適合される。出力試験回路６０８の検証済み出力は、出力の全てがマッチングし且つマッチングした出力が１／２論理（または不定論理）範囲にないときに、生じる。一実施形態では、出力試験回路６０８は、複数のフリップ・フロップ６０１（１〜Ｎ）を含む。一実施形態では、２つのフリップ・フロップが、ＤＵＴ６０６のそれぞれの出力に結合される。２つの関連するフリップ・フロップ６０９によってＤＵＴの出力のサンプルを互いに近接してとった後、これらのフリップ・フロップが定常状態になった後に異なる値を生じた場合、その論理レベルは、不定範囲にあると判断され、出力試験回路６０８から検証済み出力信号が生成されない。一実施形態では、これはフリップ・フロップ比較器６１１（１〜Ｎ）を用いて実施される。更に、一実施形態では、全てのフリップ・フロップ６０９（１〜Ｎ）は、出力試験回路６０８によって生成される検証済み出力信号に同意しなければならない。一実施形態では、これは全体比較器６１３によって行われる。しかし、ＤＵＴ６０６が反転した出力を生じる実施形態では、出力試験回路はそれに応じて適合される。例えば、この実施形態では、試験回路６０８は、反転値がフリップ・フロップに印加される前またはその後に、その値を反転させるように適合され得る。
【００３２】
以上、本明細書において特定の実施形態を図示し説明してきたが、同じ目的を達成するように計算された何れの構成も、図示の特定の実施形態の代わりに使用することができることが当業者には理解されよう。本願は、本発明の何れの適合形態または改変形態も網羅するものである。従って、本発明は、特許請求の範囲およびその均等物によってのみ限定されることが明白である。
【図面の簡単な説明】
【００３３】
【図１Ａ】図１Ａは、論理回路内の論理デバイスの論理電圧レベルのグラフの例である。
【図１Ｂ】図１Ｂは、１／２論理エリアにおける論理デバイスの利得を示す、論理ゲート伝達関数のグラフである。
【図２】図２は、本発明の一実施形態の試験サンプル点のグリッドを示した論理電圧レベルのグラフである。
【図３】図３は、本発明の一実施形態の試験波形を示した論理電圧レベルのグラフである。
【図４】図４は、本発明の一実施形態の試験システムのブロック図である。
【図５】図５は、本発明の一実施形態の一方法を示す流れ図である。
【図６】図６は、本発明の別の実施形態の試験システムのブロック図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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