(57)【要約】  本発明は、増幅の必要がないくらい十分に大きな値のΔＶｂｅを供給するように適合された、したがって、オフセット成分が生じないバンドギャップ電圧基準回路を抵抗する。本発明では、トランジスタの３つのペアの積層された配列を使用することで、回路内の複数の抵抗器に対する要件を低減するので、抵抗器の整合および値による誤差を最小にすることができる。電圧曲率（curvature）を低減するための内蔵回路は、低いオフセット感度を有する回路と、曲率（curvature）補正が提供されるという効果を備えて提供される。
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【特許請求の範囲】
【請求項１】
第１および第２の入力ノードを有する増幅器を含み、出力に基準電圧を提供するバンドギャップ電圧基準回路であって、前記回路は、さらに、
トランジスタの少なくとも２つのペアを含み、それぞれのペアは第１のトランジスタと第２のトランジスタを有し、前記第１のトランジスタは前記第２のトランジスタと、異なる電流密度で動作しそれにより、使用時に、それぞれのペアの前記２つのトランジスタのベース・エミッタ間電圧の間の差ΔＶｂｅが生成するように適合され、
前記複数のペアは、
第１の電流密度を有するトランジスタが前記第１の入力ノードに結合されたチェーンの形で提供され、
第２の電流密度を有するトランジスタが前記第２の入力ノードに結合されたチェーンの形で提供される
ように配列され、
それぞれのペアにより提供される前記ΔＶｂｅの組合せは、前記増幅器の前記出力に質的に高められた（enhanced）ΔＶｂｅをもたらし、
前記質的に高められた（enhanced）ΔＶｂｅは前記増幅器の前記出力に備えられた抵抗器の両端に生成する
ことを特徴とするバンドギャップ電圧基準回路。
【請求項２】
トランジスタの３つのペアが備えられ、前記ペアのそれぞれはΔＶｂｅ成分を生成し、前記増幅器の前記出力の前記抵抗器の両端に生成された前記質的に高められた（enhanced）ΔＶｂｅは３ΔＶｂｅと等価であることを特徴とする請求項１に記載の回路。
【請求項３】
さらに、前記第１の電流密度で動作する前記３つのトランジスタのそれぞれをＰＴＡＴ（絶対温度比例）電流により駆動し、前記他の３つのトランジスタを定電流により駆動することにより曲率補正電圧を生成するように適合され、
前記曲率補正電圧と前記３ΔＶｂｅとの総和は両方とも前記増幅器の前記出力の前記抵抗器の両端に印加され、それにより、前記バンドギャップ回路に関連付けられた曲率を補正し、温度の影響を受けない電圧基準出力を提供することを特徴とする請求項２に記載の回路。
【請求項４】
前記ＰＴＡＴ電流は、前記増幅器の前記出力の前記抵抗器を通して流れる規定された電流をミラー化することにより生成され、これにより前記第１の電流密度で動作する前記トランジスタのそれぞれを駆動することを特徴とする請求項３に記載の回路。
【請求項５】
前記トランジスタのそれぞれは、ＭＯＳプロセス実装で提供されることを特徴とする請求項１に記載の回路。
【請求項６】
トランジスタの前記ペアのうちの２つはバイポーラ・トランジスタを使用して形成され、第３のペアは横型トランジスタを使用して形成されることを特徴とする請求項２に記載の回路。
【請求項７】
前記第３のペアは、前記増幅器の入力ステージを提供することを特徴とする請求項６に記載の回路。
【請求項８】
前記第３のペアは、前記増幅器の非対称入力ステージを提供することを特徴とする請求項７に記載の回路。
【請求項９】
さらに、トランジスタの前記第３のペアに結合された負荷トランジスタのペアを含み、前記負荷トランジスタはトランジスタの前記第３のペアを流れる電流を均一にするように適合されることを特徴とする請求項７に記載の回路。
【請求項１０】
トランジスタの前記第３のペアは、両方ともＰＴＡＴ電流により駆動されることを特徴とする請求項７に記載の回路。
【請求項１１】
供給される前記ＰＴＡＴ電流は、前記回路の外部で生成されることを特徴とする請求項１０に記載の回路。
【請求項１２】
前記増幅器の第２ステージは、ＰＴＡＴ電流源により駆動されるＭＯＳトランジスタにより提供され、前記ＭＯＳトランジスタは前記複数の負荷トランジスタのうちの１つと、トランジスタの前記第３のペアを形成する前記複数のトランジスタのうちの１つのコレクタとに結合されることを特徴とする請求項９に記載の回路。
【請求項１３】
さらに、前記増幅器の前記出力に備えられたＭＯＳトランジスタを含み、前記ＭＯＳトランジスタはＰＴＡＴ電流により駆動され、前記ＭＯＳトランジスタのベースは前記増幅器の前記出力ノードに直結され、そのエミッタ・ノードは前記回路の出力を提供することを特徴とする請求項１に記載の回路。
【請求項１４】
前記ＭＯＳトランジスタのソースは、バイポーラ・トランジスタのエミッタに結合され、前記バイポーラ・トランジスタのコレクタは基準電位に結合され、前記バイポーラ・トランジスタのベースは前記抵抗器に結合されることを特徴とする請求項１３に記載の回路。
【請求項１５】
トランジスタの前記３つのペアのそれぞれは、バイポーラ構成で提供され、第３のペアは増幅器の入力ステージを提供し、前記増幅器は電圧フォロワ構成で提供されるバイポーラ・トランジスタに結合された出力ノードを有し、前記電圧基準は、前記増幅器の前記出力と前記電圧フォロワとの間のノードで提供されることを特徴とする請求項２に記載の回路。
【請求項１６】
さらに、前記増幅器の前記出力に、前記回路上で感知された温度を表す電圧を提供するように適合され、それにより温度センサを提供、前記温度を示す前記電圧は、トランジスタの前記第１および第２のチェーンのそれぞれをＰＴＡＴ（絶対温度比例）電流で駆動することにより生成され、前記３ΔＶｂｅは前記増幅器の前記出力の前記抵抗器の両端に提供され、それによりデバイス上の前記温度を示す電圧を出力ノードに提供することを特徴とする請求項２に記載の回路。
【請求項１７】
出力に基準電圧を提供するように適合されたバンドギャップ電圧基準回路であって、前記基準電圧は生成するＣＴＡＴ（絶対温度相補的）電圧およびＰＴＡＴ電圧の組合せにより提供され、前記ＣＴＡＴ電圧は順方向バイアスのトランジスタのベース・エミッタ間電圧により与えられ、前記ＰＴＡＴ電圧は複数のΔＶｂｅ電圧により与えられ、それぞれのΔＶｂｅ電圧は異なる電流密度で動作するバイポーラ・トランジスタのペアにより生成し、前記ＰＴＡＴ電圧は増幅器の出力に備えられた単一の抵抗器を流れる電流によってのみ規定されることを特徴とするバンドギャップ電圧基準回路。
【請求項１８】
第１および第２の入力ノードを有する増幅器を持ち、出力に基準電圧を提供するバンドギャップ電圧基準回路であって、
それぞれの入力ノードは少なくとも２つのトランジスタのチェーンに結合され、前記トランジスタは、
第１のトランジスタのエミッタが第２のトランジスタのベースに結合され
第２のトランジスタのエミッタが前記増幅器の前記入力に結合され、
それぞれのトランジスタのコレクタは基準電位に結合され、
第１のチェーンのトランジスタは、第１の電流密度で動作するように適合され、
第２のチェーンのトランジスタは、第２の電流密度で動作するように適合され、
それにより前記第１および前記第２のチェーンの各トランジスタ間のベース・エミッタ間電圧の、複数のΔＶｂｅに等価な差が与えられ、前記差は、前記増幅器の前記出力に結合された単一負荷抵抗器に流れる電流により生成されることを特徴とするバンドギャップ電圧基準回路。
【請求項１９】
非反転入力ノードに第１の電流密度で動作可能な少なくとも１つのバイポーラ・トランジスタを有し、増幅器の出力とその反転入力ノードとの間にフィードバックの形で、前記非反転入力に結合された前記トランジスタよりも低い第２の電流密度で動作可能な少なくとも１つのバイポーラ・トランジスタを有する増幅器を含む温度基準回路であって、
前記２つの入力のそれぞれに結合された前記トランジスタの電流密度の差により、ΔＶｂｅが前記増幅器の前記出力にもたらされ、
前記増幅器の前記入力ノードのそれぞれに結合された前記トランジスタは、ＰＴＡＴ電流により駆動され、
これにより、生成した前記ΔＶｂｅ電圧は、温度の影響を受け、それにより温度の測定を行うように適合された電圧基準回路を提供する
ことを特徴とする温度基準回路。
【請求項２０】
２つまたはそれ以上のトランジスタは、前記増幅器の前記入力ノードのそれぞれに結合された積層配列の形で提供され、それぞれの積層内の前記トランジスタ間の電流密度の差は、前記増幅器の前記出力に質的に高められた（enhanced）ΔＶｂｅを生成することを特徴とする請求項１９に記載の回路。
【請求項２１】
前記ＰＴＡＴ電流は、前記回路の外部で生成されることを特徴とする請求項１９に記載の回路。
【請求項２２】
前記ＰＴＡＴ電流は、前記回路の内部で生成され、前記ΔＶｂｅは前記増幅器の前記出力と基準電位との間に結合された単一の抵抗器の両端にもたらされることを特徴とする請求項１９に記載の回路。
【請求項２３】
前記質的に高められた（enhanced）ΔＶｂｅは、前記増幅器の前記出力と基準電位との間に結合された単一の抵抗器の両端にＰＴＡＴ電圧としてもたらされることを特徴とする請求項２０に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧基準回路に関し、より詳細にはバンドギャップ技術を使用して実装された電圧基準回路に関する。より具体的には、本発明は、オフセットに対する感度を下げた電圧基準を提供する方法および回路に関する。
【背景技術】
【０００２】
バンドギャップ電圧基準回路（bandgap voltage reference circuit）は、等しいが反対の温度係数ＴＣを持つ２つの電圧の加算に基づく。第１の電圧は、順方向バイアスされたバイポーラ・トランジスタのベース・エミッタ間電圧である。この電圧は、約−２．２ｍＶ／Ｃの負のＴＣを持ち、通常は、ＣＴＡＴ（絶対温度相補的（Complementary to Absolute Temperature））電圧として表される。ＰＴＡＴ（絶対温度比例（Proportional to Absolute Temperature））電圧である第２の電圧は、異なる電流密度で動作するバイポーラ・トランジスタの２つの順方向バイアスされたベース・エミッタ接合の電圧差（ΔＶｂｅ）を増幅することにより形成される。従来技術の方法の実施例を含むバンドギャップ電圧基準回路の詳細は、２００３年２月２７日に出願されたＳｔｅｆａｎ  Ｍａｒｉｎｃａの特許文献１に見られ、その内容が、参照により本明細書に組み込まれている。
【０００３】
１／５０の比のコレクタ電流密度で動作するバイポーラ・トランジスタのペアの場合、ΔＶｂｅは室温において約１００ｍＶのオーダーであることは理解されるであろう。ＣＴＡＴ電圧は、典型的には、約７００ｍＶのオーダーなので、ＣＴＡＴ電圧とバランスさせるために、ΔＶｂｅを約５のオーダーだけ増幅する必要があることは理解されるであろう。しかし、ΔＶｂｅ電圧のこの増幅は、オフセット電圧をＰＴＡＴ電圧に含める効果を有し、その結果、基準電圧精度が影響を受ける可能性がある。これらの誤差は、バイポーラ技術を使用して実装された類似の回路と較べると、その回路がＣＭＯＳプロセスを使用して実装された場合に、大きくなる。このような性能における差は、単純なＣＭＯＳプロセスでは、寄生バイポーラ・トランジスタのみが利用可能であり、ＭＯＳトランジスタ・ベースの増幅器は、さらに大きな入力電圧オフセットを有する、という事実に由来する。
【０００４】
図１は、従来のＣＭＯＳ実装バンドギャップ電圧基準の一実施例である。３つのｐＭＯＳトランジスタＭ１、Ｍ２、およびＭ３を備え、それぞれは、幅／長さ（Ｗ／Ｌ）の同じアスペクト比を持つ。第１および第２のバイポーラ・トランジスタＱ１およびＱ２を備え、Ｑ２は、Ｑ１に比べてより広いエミッタ面積を持つ。その結果、Ｑ１およびＱ２は、異なる電流密度で動作する（エミッタ電流は、両方の場合に同じである）。増幅器Ａ１は、Ｑ１とＱ２の両方に結合され、同じ値の２つの入力レベルを保持し、その結果、電圧ΔＶｂｅが抵抗器ｒ１の両端に生成する。ΔＶｂｅは、
ΔＶｂｅ＝（ｋＴ／ｑ）（ｌｎ（ｎ））        （１）
の形式をとり、ここで、
ｋは、ボルツマン定数であり、
ｑは、電子の電荷であり、
Ｔは、ケルビンを単位とする動作温度であり、
ｎは、２つのバイポーラ・トランジスタのコレクタ電流密度比である。
【０００５】
この回路により提供される電圧基準Ｖｒｅｆは、Ｑ３のベース・エミッタ間電圧にｒ２上の電圧降下を加えたものとして決定することができる。
【０００６】
Ｖｒｅｆ＝ＶｂｅＱ３＋（ｒ２／ｒ１）（ΔＶｂｅ）        （２）
ｒ２／ｒ１のスケール値は、約５となるように選択され、その結果、入力オフセット電圧は１＋ｒ２／ｒ１倍の利得で出力に出されるので、増幅器オフセット電圧も、６倍ほど増幅される。したがって、１ｍＶの入力電圧オフセット毎に、約６ｍＶの誤差がバンドギャップ基準内に反映されることは理解されるであろう。このオフセット感度を低減する一方法として、バイポーラ・トランジスタを積層する（stacks）方法がある。しかし、積層（stacks）は、利用可能な上部空間（headroom）により制限される。その理由は、ほとんどの回路は、利用可能な２．６Ｖ供給電圧から動作しなければならず、その結果として、積層の数は、典型的には、２または３に制限される。したがって、ΔＶｂｅの倍数値を生成するために増幅器の入力でトランジスタを積層することは知られているが、この電圧は、増幅器の入力にある抵抗器の両端に生成するので、この回路によりもたらされるオフセット寄与が存在する。
【０００７】
バンドギャップ電圧基準回路内の他の誤差源は、抵抗器の不整合にまで辿ることができる。式２の項を調べると明らかであるように、抵抗比の誤差は、基準電圧にダイレクトに変換される。したがって、この誤差源を最小限に抑えることが望ましいことになる。
【０００８】
さらに他の誤差源は、一般に「曲率（curvature）」と呼ばれるものに帰着する。これは、二次の誤差成分である。バイポーラ・トランジスタでは、ＰＴＡＴコレクタ電流でバイアスされたベース・エミッタ間電圧は、
【０００９】
【数１】
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【００１０】
で与えることができるが、ここで、
Ｖｂｅ（Ｔ）は、動作温度でのバイポーラ・トランジスタのベース・エミッタ間電圧の温度依存関係であり、
Ｖｂｅ０は、基準温度でのバイポーラ・トランジスタのベース・エミッタ間電圧であり、
ＶＧ０は、０Ｋでのバンドギャップ電圧またはベース・エミッタ間電圧であり、
Ｔ０は、基準温度であり、
σは、飽和電流温度指数である。
【００１１】
方程式３の最後の項は、曲率（curvature）に寄与し、最小にされるのが理想的であろう。
【００１２】
動作電圧の低い環境内のバンドギャップ回路の実装例は、Ｉｎｆｉｎｅｏｎ  Ｔｅｃｈｎｏｌｏｇｉｅｓ，ＡＧに譲渡された特許文献２で提供される。特許文献２は、第１の温度依存関係を持つ第１の部分電流を生成する横型（ラテラル）トランジスタの使用法を説明している。これらの横型トランジスタは、非対称入力ペアの増幅器を形成し、そのコレクタ電流は、ＭＯＳトランジスタ第２のペアを駆動する。横型トランジスタのＭＯＳトランジスタへの結合に起因して、ＭＯＳトランジスタは低いスレッショルド電圧で動作する必要があり、これは、特別なＣＭＯＳプロセスを使用した実装を必要とする。さらに、この回路は、複数の抵抗器を使用する必要があり、これらの抵抗器は、相互に整合することを必要とする。この回路は、低い動作電圧のみが利用可能な環境において有利であるが、その抵抗器整合およびそのＭＯＳトランジスタの実装の要件は厳しいのですべての用途に適しているわけではない。
【００１３】
使用される抵抗器の数を減らすように特に設計されているバンドギャップ基準回路の実装例は、Ｇｒｅｇｏｉｒｅ，Ｊｒ．の特許文献３で説明されている。これは、最終ＰＴＡＴ電圧を生成するために直列に結合された複数のＰＴＡＴソースを使用するバンドギャップ基準回路を説明したものである。バイポーラ・トランジスタの電流バイアスされたベース・エミッタ間領域は、最終ＰＴＡＴ電圧とバンドギャップ電圧基準の出力端子との間に結合され、ペース・エミッタ間電圧を最終ＰＴＡＴ電圧に加え、それにより安定した電圧基準を生成する。このアプローチでは、バンドギャップ回路内で従来から使用されてきた抵抗器の比を低減することができるが、これには多数の欠点に見舞われる。この回路は曲率（curvature）補正機能を備えていないため、ベース・エミッタ間電圧（ＣＴＡＴ）とバランスをとるために大きなΔＶｂｅ（ＰＴＡＴ）を生成する必要がある。特許文献３では、その特許の図５に示されているように２ステージ・アーキテクチャを使用することによりこのバランスを実現している。必要なＰＴＡＴ電圧は、ブロック５１０として参照されている、初期ＰＴＡＴソース、およびブロック５３０として参照されている、終端ＰＴＡＴソースの組合せにより提供され、両方とも増幅器を含む。回路の構成に起因して、第２の増幅器は、２つの入力が、第１の増幅器と比べて約３ΔＶｂｅ（室温で約３３０ｍＶ）である共通電圧を持つので、効果的に動作するためには高い上部空間（headroom）環境を必要とする。このため、このバンドギャップ電圧基準を使用できる用途が限られる。第２に、２つの増幅器の要件により、このような回路の実装のためダイ上において必要な面積および必要な電源容量が増える。さらに、基準に対し曲率（curvature）補正が行われないので、提供される基準電圧の精度は制限される。さらに、２つの増幅器が使用されるので、オフセットおよびノイズへの寄与が増大する。
【００１４】
【特許文献１】米国特許出願第１０／３７５，５９３号明細書
【特許文献２】米国特許第６，６０５，９８７号明細書
【特許文献３】米国特許第６，６１４，２０９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１５】
したがって、電圧オフセットに対する感度が低く、電圧曲率（curvature）の補正が行われるように適合された、バンドギャップ電圧基準回路を提供する必要がある。さらに、抵抗器の整合または個々の値の影響にそれほど依存しない回路を提供する必要もある。さらに、温度センサとして使用できる、つまり、温度変動に敏感なバンドギャップ基準回路を提供することも望ましい。
【００１６】
従来技術に関連するこれらの問題および他の問題は、本発明による回路および方法により解消される。
【課題を解決するための手段】
【００１７】
本発明の第１の実施形態によれば、増幅の必要性を減ずるのに十分に高い値のΔＶｂｅを生成する回路が提供され、それにより、内在する誤差が回路内で増幅されるという問題を解消する。複数のトランジスタからなる積層（stacks）が増幅器への入力に備えられ、単一の抵抗器が増幅器の出力に用意され、必要なΔＶｂｅを生成するために、使用される。増幅器の入力とは反対に出力に抵抗器を配置することにより、増幅器のオフセットの増幅に起因するその誤差が取り除かれることは理解されるであろう。さらに、単一の抵抗器を使用することにより、複数の抵抗器の不整合に起因する誤差が除去される。
【００１８】
本発明は、その非反転入力に第１の電流密度で動作するバイポーラ・トランジスタの第１の積層を有し、増幅器の出力とその反転入力との間の帰還ループ内に第１の積層よりも低い第２の電流密度で動作するバイポーラ・トランジスタを備え、２つの積層の間の電流密度の差により、質的に高められた（enhanced）ΔＶｂｅが増幅器の出力にもたらされ、この質的に高められた（enhanced）ΔＶｂｅが増幅器の出力と基準電位との間に結合された抵抗器の両端で生成するようにする増幅器を備える回路を提供する。このＰＴＡＴ電圧を、バランスが取れたＣＴＡＴ電圧に加えることにより、この回路は、温度の影響を受けない電圧基準を生成するように修正されることになる。ＰＴＡＴ電圧が、バランスが取れたＣＴＡＴ電圧と重ね合わされない、または組み合わされない場合、この回路は、増幅器の出力のところに、その回路、すなわち温度センサの温度を示す値を提供する。
【００１９】
本発明の一実施形態によれば、第１および第２の入力ノードを有する増幅器を備えるバンドギャップ電圧基準回路を規定し、その出力で基準電圧を提供することが規定される。この回路は、さらに、トランジスタの少なくとも２つのペアを含み、それぞれのペアは、第２のトランジスタと異なる電流密度で動作するように適合された第１のトランジスタを備え、その結果。使用中、それぞれのペアの２つのトランジスタの間のベース・エミッタ間電圧の差ΔＶｂｅが生成される。これらのペアは、第１の電流密度を有するこれらのトランジスタが第１の入力ノードに結合されるチェーンの形で提供され、第２の電流密度を有するこれらのトランジスタが第２の入力ノードに結合されるチェーンの形で提供され、それぞれのペアにより提供されるΔＶｂｅの組合せが、増幅器の出力での質的に高められた（enhanced）ΔＶｂｅに寄与し、質的に高められた（enhanced）ΔＶｂｅは増幅器の出力に提供された抵抗器の両端に生成するように、配列される。
【００２０】
トランジスタの３つのペアが提供され、ペアのそれぞれが、ΔＶｂｅ成分に寄与し、この結果、増幅器の出力の抵抗器の両端に生成される質的に高められた（enhanced）ΔＶｂｅが、３ΔＶｂｅに等価なることが望ましい。
【００２１】
３ΔＶｂｅの寄与の効果を最大にするために、回路は、さらに、曲率（curvature）補正電圧を生成するように適合されるのが好ましい。この曲率（curvature）補正電圧は、第１の電流密度で動作する３つのトランジスタのそれぞれをＰＴＡＴ（絶対温度比例）電流により駆動すること、他の３つのトランジスタを一定電流により駆動すること、により提供され、曲率（curvature）補正電圧と３ΔＶｂｅとの合計は両方とも増幅器の出力の抵抗器の両端に印加され、それにより、バンドギャップ回路に関連する曲率（curvature）を補正することができる。
【００２２】
ＰＴＡＴ電流の生成は、好ましくは、第１の電流密度で動作するトランジスタのそれぞれを駆動するように、増幅器の出力の抵抗器を通して流れる規定された電流をミラー化することによりもたらされる。
【００２３】
いくつかの構成では、トランジスタのそれぞれは、ＭＯＳプロセス実装で提供され、他の構成または実施形態では、トランジスタのいくつかは、バイポーラ実装で提供される。この後者の実装は、ＣＭＯＳプロセスを使用しても提供できることが理解されるであろう。
【００２４】
いくつかの実施形態では、トランジスタのペアのうちの２つはバイポーラ・トランジスタを使用して形成され、第３のペアは横型トランジスタを使用して形成される必要がある場合がある。このような実施形態では、第３のペアは、増幅器の入力ステージを備えることができる。このような入力ステージは、増幅器の非対称入力ステージとして提供されることが望ましい。
【００２５】
この回路は、さらに、トランジスタの第３のペアに結合された負荷トランジスタのペアで、トランジスタの第３のペアを流れる電流を均一にするように適合される負荷トランジスタを含むことができる。
【００２６】
いくつかの実施形態では、トランジスタの第３のペアは、両方とも、ＰＴＡＴ電流により駆動される。このようなＰＴＡＴ電流は、回路の外部で生成させることができる。
【００２７】
いくつかの構成では、ＰＴＡＴ電流源により駆動されるＭＯＳトランジスタを使用して増幅器の第２ステージを提供することができ、このＭＯＳトランジスタは複数の負荷トランジスタのうちの１つに結合され、複数のトランジスタのうちの１つのコレクタはトランジスタの第３のペアを形成する。
【００２８】
いくつかの実施形態では、この回路は、増幅器の出力のところに備えられたＭＯＳトランジスタを含み、このＭＯＳトランジスタはＰＴＡＴ電流により駆動され、このＭＯＳトランジスタのベースは増幅器の出力ノードに直結され、このエミッタ・ノードは回路の出力を提供する。このような実施形態では、ＭＯＳトランジスタのソースは、バイポーラ・トランジスタのエミッタに結合することができ、バイポーラ・トランジスタのコレクタは基準電位に結合され、バイポーラ・トランジスタのベースは抵抗器に結合される。
【００２９】
他の実施形態では、バイポーラ構成の形で、トランジスタの３つのペアのそれぞれを提供することができ、第３のペアは増幅器の入力ステージを提供し、この増幅器は電圧フォロワ構成で提供されるバイポーラ・トランジスタに結合された出力ノードを有し、電圧基準は、増幅器の出力と電圧フォロワとの間のノードで提供される。
【００３０】
本発明は、さらに、基準電圧をその出力で提供するように適合されたバンドギャップ電圧基準回路を提供し、この基準電圧は生成されたＣＴＡＴおよびＰＴＡＴ電圧の組合せにより提供され、ＣＴＡＴ電圧は順方向バイアス・トランジスタのベース・エミッタ間電圧により提供され、ＰＴＡＴ電圧は複数のΔＶｂｅ電圧により与えられ、それぞれのΔＶｂｅ電圧は異なる電流密度で動作するバイポーラ・トランジスタのペアにより生成され、ＰＴＡＴ電圧は増幅器の出力に提供される単一の抵抗器に供給される電流によってのみ規定される。
【００３１】
本発明の他の実施形態では、第１および第２の入力ノードを有する増幅器を有するバンドギャップ電圧基準回路を提供し、その出力に基準電圧を提供し、それぞれの入力ノードは少なくとも２つのトランジスタのチェーンに結合され、各トランジスタは、第１のトランジスタのエミッタが第２のトランジスタのベースに結合されるように配列され、第２のトランジスタのエミッタは増幅器の入力に結合され、それぞれのトランジスタのコレクタは基準電位に結合され、第１のチェーン内のこれらのトランジスタは、第１の電流密度で動作するように適合され、第２のチェーン内のこれらのトランジスタは、第２の電流密度で動作するように適合され、それにより第１および第２のチェーン内のトランジスタ間のベース・エミッタ間電圧の差が与えられ、この差は、複数のΔＶｂｅに等価であり、増幅器の出力に結合された単一負荷抵抗器に供給される電流により生成される。
【００３２】
本発明のさらに他の実施形態では、非反転入力ノードに、第１の電流密度で動作可能な少なくとも１つのバイポーラ・トランジスタを配置し、増幅器の出力とその反転入力ノードとの間の帰還ループ内に、非反転入力に結合されたトランジスタよりも低い第２の電流密度で動作可能な少なくとも１つのバイポーラ・トランジスタを配置する増幅器を含む温度基準回路を提供し、２つの入力のそれぞれに結合されたトランジスタの電流密度の差により、ΔＶｂｅが増幅器の出力にもたらされ、増幅器の入力ノードのそれぞれに結合されたトランジスタは、ＰＴＡＴ電流により駆動され、したがって生成したΔＶｂｅ電圧は温度感性を有し、これにより、温度の測定を行うように適合された電圧基準回路を提供する。
【００３３】
本発明のこれらの特徴および他の特徴は、以下の図面を参照すると理解しやすいが、これは本発明の例示的な実施形態であり、いかなる形でも制限するものとして解釈されることを意図されていない。当業者であれば理解するように、本発明の精神および範囲を逸脱することなく後述の例示的な実施形態に修正および適合を加えることができる。
【００３４】
次に、付属の図面を参照しつつ、本発明について説明する。
【発明を実施するための最良の形態】
【００３５】
従来技術は、上記において図１を参照して説明されている。
【００３６】
図２は、本発明によるバンドギャップ電圧基準の一実施例である。
【００３７】
この回路は、増幅器Ａ１を含み、これは、標準的な手法により、２つの入力（反転入力と非反転入力）を実質的に同じレベルに保持するように適合される。増幅器の動作は、当業者によく知られており、そのためここでは説明しない。第１のＱ１、第２のＱ２、および第３のＱ３は、増幅器の非反転入力に結合され、３つのトランジスタＱ４、Ｑ５、およびＱ６の対応する集合は、その反転入力に結合される。３つのトランジスタのこれらの集合のそれぞれは、それぞれの入力ノードに結合されたトランジスタのチェーンを形成するものとみなすことができる。Ｑ４、Ｑ５、およびＱ６のエミッタ面積は、それぞれ、Ｑ１、Ｑ２、およびＱ３のエミッタ面積の「ｎ」倍である。
【００３８】
Ｑ１、Ｑ２、およびＱ３は、Ｑ１のエミッタがＱ２のベースに結合され、Ｑ２のエミッタがＱ３のベースに結合され、Ｑ３のエミッタが増幅器の非反転入力に結合されるように配列される。同様に、Ｑ４のベースは、Ｑ５のエミッタに結合され、Ｑ５のベースは、Ｑ６のエミッタに結合され、Ｑ４のエミッタは、増幅器Ａ１の反転入力に結合される。トランジスタのそれぞれのコレクタは、グラウンドに結線される。したがって、バイポーラ・トランジスタが、適切な電流によりバイアスされた場合、高電流密度で動作するバイポーラの積層（Ｑ１、Ｑ２、Ｑ３）から低電流密度で動作するバイポーラの積層（Ｑ４、Ｑ５、Ｑ６）へのベース・エミッタ間電圧の差がもたらされる。これらのペアのそれぞれは、ΔＶｂｅをもたらし、組み合わされた場合、３ΔＶｂｅの差分がもたらされる。
【００３９】
増幅器の出力に、第１のｎＭＯＳトランジスタＭ１が提供される。デバイスＭ１のゲートは、増幅器の出力に結合される。Ｍ１のドレインは、ダイオード接続のｐＭＯＳトランジスタＭ５に結合される。回路の基準電圧Ｖｒｅｆは、Ｍ１のソースと他のトランジスタＱ７のエミッタとの間のノードで提供される。Ｑ７のベースは、他のｐＭＯＳトランジスタＭ６のドレインに結合され、抵抗器ｒ１を介してグラウンドに結合される。Ｍ６およびＭ５のゲートは共通に結合されて、さらに３つの他のｐＭＯＳトランジスタＭ２、Ｍ３、およびＭ４のゲートに結合され、それらのソースは、電源電圧に結合され、それらのドレインは、Ｑ１、Ｑ２、およびＱ３のエミッタに結合され、それにより、それぞれ電流Ｉ３、Ｉ４、およびＩ５を規定する。定電流Ｉ６、Ｉ７、およびＩ８は、それぞれＱ４、Ｑ５、およびＱ６のエミッタで供給される。
【００４０】
Ｑ１／Ｑ４、Ｑ２／Ｑ５、およびＱ３／Ｑ６のエミッタ面積の間のそれぞれの差により、３つのΔＶｂｅからなる差分がｒ１の両端にもたらされる。増幅器の出力に結合されたこの単一の抵抗器の存在は、所望の３ΔＶｂｅを生成するのに十分であることは理解されるであろう。その結果、Ｍ５およびＭ６によりミラー化される、電流Ｉ１およびＩ２は、ＰＴＡＴ電流である。同様に、トランジスタＱ１、Ｑ２、およびＱ３に強制的に送り込まれる、電流Ｉ３、Ｉ４、およびＩ５は、ＰＴＡＴ電流でもある。上述のように、Ｑ１、Ｑ２、またはＱ３よりも低い電流密度で動作する、バイポーラ・トランジスタＱ４、Ｑ５、およびＱ６に強制的に送り込まれる電流Ｉ６、Ｉ７、およびＩ８は、定電流である。トランジスタのそれぞれのペアについて、
Ｖｃｕｒｖ＝（ｋＴ／ｑ）（ｌｎ（Ｔ／Ｔ０））                      （４）
のタイプの負の曲率（curvature）電圧がもたらされる。
【００４１】
ＰＴＡＴ電圧（３ΔＶｂｅ）および３つの組み合わされた曲率（curvature）電圧の総和が、ｒ１の両端に印加される。Ｑ７はさらにＰＴＡＴでもバイアスされるので、基準電圧は、曲率（curvature）を取り除いた状態でＶＧ０に等しくなる。
【００４２】
増幅器への入力ラインのそれぞれにトランジスタの３つのペアを積み重ねることにより、３ΔＶｂｅ電圧を生成させ、高電流密度で動作する３つのバイポーラ・トランジスタをＰＴＡＴ電流で、低電流密度で動作するバイポーラ・トランジスタを定電流でバイアスすることにより、この回路内に内部曲率（curvature）補正メカニズムが作り上げられることが理解されるであろう。
【００４３】
また、増幅器のオフセット電圧は、ｒ１の両端にのみにもたらされ、ｒ１は増幅器の出力上にあるので、このオフセット電圧が、この増幅器により増加したり、または増幅されたりすることがないことも理解されるであろう。
【００４４】
図３は、本発明の技術の代替の実施形態を示している。この実施形態では、２ステージ増幅器が用意され、図２の技術は、増幅器の第１ステージを提供する横型バイポーラ・トランジスタの不平衡ペアを使用して実装される。この第１ステージは、エミッタ面積１の横型ＰＮＰトランジスタとして提供される第１のトランジスタＱ３、および同じ型であるが、エミッタ面積がＱ３の「ｎ」倍にスケーリングされた第２のトランジスタＱ４を備える。Ｑ３およびＱ４は、両方とも、ＰＴＡＴ電流Ｉ８でバイアスされ、これは、通常、外部で生成された電流源から提供される。負荷トランジスタＭＮ１およびＭＮ２は、Ｑ３およびＱ４を通る電流を均一にするように適合される。その結果、第１のΔＶｂｅが、増幅器の第１ステージにもたらされる。
【００４５】
Ｑ３のベース・ノードは、図２に示されている増幅器の非反転入力に等価であり、２つのトランジスタＱ１およびＱ２はそこに積み重ねられる。Ｑ２のエミッタは、Ｑ３のベースに結合され、Ｑ１のエミッタは、Ｑ２のベースに結合される。Ｑ１およびＱ２のそれぞれのコレクタは、グラウンドに結線される。
【００４６】
同様に、Ｑ４のベース・ノードは、図２に示されている増幅器の反転入力に等価であり、２つのトランジスタＱ５およびＱ６がそこに積み重ねられる。Ｑ５のエミッタはＱ４のベースに結合され、Ｑ６のエミッタはＱ５のベースに結合される。Ｑ５およびＱ６のそれぞれのコレクタは、グラウンドに結線される。Ｑ５およびＱ６のそれぞれのエミッタ面積は、Ｑ１およびＱ２のエミッタ面積の「ｎ」倍にスケーリングされる。
【００４７】
図３の「増幅器」の第２ステージは、電流源Ｉ５により駆動されるｎＭＯＳトランジスタＭＮ３により用意される。ＭＮ３のドレインは、さらに、Ｍ１のゲートにも結合される。Ｍ１のソースは、ＰＮＰトランジスタＱ７のエミッタに結合され、この共通ノードは、本回路の出力ノードＶｒｅｆを与える。Ｑ７のベースは、抵抗器ｒ１を介して、グラウンドに結合され、さらに、ｐＭＯＳトランジスタＭ６のドレインにも結合される。Ｍ６のゲートは、ダイオード接続構成で提供される他のｐＭＯＳトランジスタＭ５のゲートに結合され、それにより、電流ミラーのマスタ・コンポーネントを提供する。図３は、マスタ・コンポーネントとして構成されているＭ５を示しているが、その代替え配列は、Ｍ５をスレーブ・デバイスとし、Ｍ６をマスタとして適宜構成することが可能であることは理解されるであろう。しかし、図３に例示されているように、Ｍ５のドレインは、Ｍ１のドレインに結合され、Ｍ５およびＭ６の組合せにより提供されるミラーは、さらに、次いでそれぞれＱ２およびＱ１のエミッタに結合されるＭ２およびＭ３にも結合される。そのため、ｒ１、Ｉ１を通じて生成するＰＴＡＴ電流は、Ｉ２、Ｉ３、およびＩ４としてミラー化され、それにより、ＰＴＡＴ電流によりコンポーネントＱ１、Ｑ２、Ｑ３／Ｑ４、およびＭ１のそれぞれを駆動し、一方、コンポーネントＱ５およびＱ６は、望ましくは主にＣＴＡＴ電流が支配的な電流を供給する、外部に用意された電流源に結合される。上で詳しく説明されているように、第１のΔＶｂｅは、Ｑ３とＱ４の間で生成され、他の２つのΔＶｂｅは、Ｑ１とＱ２およびＱ５とＱ６で生成される。
【００４８】
Ｑ１、Ｑ２、およびＱ３を通して生成されたる３Ｖｂｅ（１）およびＱ４、Ｑ５、およびＱ６を通して生成された３Ｖｂｅ（ｎ）は、組み合わされ、図２を参照しつつ説明されているのと同様の方法で、曲率（curvature）成分が取り除かれた状態で、出力電圧が提供される。この実装と図２の実装との違いの１つは、Ｑ３とＱ４は両方とも、同じ、好ましくはＰＴＡＴの、電流Ｉ８によりバイアスされる点であるが、図２の実装では、第３のペアを形成するトランジスタの１つは、定電流により駆動され、他のものは、ＰＴＡＴ電流により駆動される。同じタイプの電流により第３のペアの両方のトランジスタを駆動する結果、曲率（curvature）の影響は、完全には取り除かれない。曲率（curvature）の効果は、Ｑ５およびＱ６を主にＣＴＡＴ電流で駆動することにより最小にできる。ＰＴＡＴおよびＣＴＡＴ電流のスケーリングされた値でＱ５およびＱ６を駆動すると、バンドギャップ電圧回路に固有の曲率（curvature）が取り除かれた組合せ出力を生成する。
【００４９】
１つの横型トランジスタが一方の側にあり、大きな数（ｎ）を有する横型トランジスタが他方の側にある増幅器の第１ステージの配列は、横型トランジスタの１つの主要な不利点または欠点を克服するものである。これは、横型トランジスタが２つのコレクタを持ち、一方は基板（サブストレート）に結線され、他方は「実際の」コレクタとして使用されるという事実に関係している。したがって、全コレクタ電流は、２つのコレクタに分割され、「実際の」コレクタの電流は同じエミッタ電流について大きな広がりを有する。大きな数（ｎ）を有するトランジスタを使用することにより、この影響を低減することができる。図３の回路は、増幅器への入力ラインに備えられた２つの追加のトランジスタを有するだけなので、低い上部空間能力を有する用途で使用することができことが理解されよう。と言うのは、図３において、図２で必要な３つのペアに較べて、増幅器への入力上の２つのペアは、必要とする上部空間が小さく、それでいながら、この回路は、所望の３ΔＶｂｅを供給する（２つの外部ペアおよび増幅器入力ペアへの１つのペア）。さらに、図３の回路の入力ステージはバイポーラ・トランジスタに基づき、図２では入力ステージはＭＯＳトランジスタに基づいているため、図３の回路は図２の回路よりも少ない１／ｆノイズを与えることが理解されるであろう。
【００５０】
図４は、本発明による他の実施形態を示している。この実施形態では、この技術は、完全なバイポーラ配列で実装され、バッファリングされた電圧基準を提供する。
【００５１】
Ｑ１およびＱ２は、積層配列で用意され、両方とも、ダイオード接続構成で提供される。同様に、Ｑ５およびＱ６は、それぞれのベースがそれぞれのコレクタに直接結合される状態のダイオード接続構成をとり、Ｑ６のベースも、Ｑ５のエミッタに結合される。電流Ｉ７は、望ましくは、主にＣＴＡＴ電流として供給され、且つ外部で生成される定電流源であり、トランジスタのこのペアに結合される。増幅器の第１ステージは、外部生成されたＰＴＡＴ電流Ｉ８に結合されるＱ３およびＱ４の共通エミッタを備えたトランジスタＱ３／Ｑ４／Ｑ８／Ｑ９により提供される。Ｑ３およびＱ４のコレクタは、Ｑ８およびＱ９のコレクタにそれぞれ結合され、Ｑ８は、ダイオード接続構成で提供される。Ｑ９のコレクタは、さらに、他のトランジスタＱ１０のベースにも結合され、これは増幅器の第２ステージを提供する。Ｑ１０は、さらに、外部から供給される、ＰＴＡＴ電流が支配的な電流Ｉ５に結合される。ＭＯＳトランジスタＭ１、Ｍ５、およびＭ６と同様に、図４のバイポーラ実装では、バイポーラ・トランジスタを電圧フォロワ、Ｑ７として備え、そのエミッタは、電流ミラーの第１のトランジスタＱ１１に結合され、その結果、ｒ１に流すように生成された電流Ｉ２がＱ１３によりＩ４としてミラー化され、Ｑ２およびＱ１を駆動する。トランジスタＱ１２は、マスター・ミラーとして提供され、Ｑ７のコレクタに結合された電流Ｉ２を供給する。回路の基準電圧は、Ｑ１０とＱ７のベースとの間のノードで供給され、したがって、増幅器の第２ステージから直接タップで取り出される。この構成は、非常に低いオフセット感度を持ち、感度はｐｎｐバイポーラ・トランジスタＱ４の数（ｎ）が増えると感度が減少することは理解されるであろう。
【００５２】
図５は、図２の回路を使用したシミュレーションの結果を示している。この結果を調べると明らかなように、−４０℃から約８５℃までの温度範囲（このような基準回路の通常動作条件）において、図２の回路は、約１ｐｐｍ／℃の温度係数に対応する約０．１４ｍＶの全電圧変動を示す。
【００５３】
本発明の３つの好ましい実施形態を参照して本明細書で説明されていることは、抵抗器の整合や値に依存しない、低いオフセット感度を持ち、内部曲率（curvature）補正を行うバンドギャップ基準回路であることは理解されるであろう。高い電流密度比で動作するトランジスタの３つのペア、および低い電流密度比で動作するトランジスタの３つのペアから十分な（大きさの）ΔＶｂｅ電圧を供給することにより、ΔＶｂｅを増幅する必要はなく、したがって、回路に固有の電圧オフセットも増幅されない。本発明の回路は、増幅器の出力に抵抗器を１つだけ備え、この抵抗器のところでオフセットが生成されるので、したがって、（オフセットの）増幅は存在しない。
【００５４】
本発明の回路では、トランジスタの３つのペアを使用して、ペア毎に１２０ｍＶ以上のΔＶｂｅへの寄与分（contribution）を生成する。曲率（curvature）に関して基準が補正された場合、公称バンドギャップ電圧は、約１．１５Ｖであることは理解されるであろう。その基準が曲率（curvature）に関して補正されない場合、公称電圧は、約１．２５Ｖである。補正された基準の場合、室温での１．１５Ｖは、約７００ｍＶのベース・エミッタ間電圧（ＣＴＡＴ）の寄与（contribution）に基づき、この差は、ＰＴＡＴ成分として与えられる。この差は、必要とされるＰＴＡＴ電圧であり、ＰＴＡＴ電圧は、１．１５Ｖ−０．７Ｖ＝０．４５Ｖである。その結果、異なる電流密度で動作するバイポーラ・トランジスタの一つのペアに対して要求されるΔＶｂｅ電圧は、約４５０ｍＶ／３＝１５０ｍＶである。ΔＶｂｅはＩｎ（ｎ）成分から生成するので（方程式１参照）、異なる電流密度で動作するトランジスタの比を単純にスケーリングしただけで、１２０ｍＶ以上の値を得ることは単純な課題ではない。トランジスタ・ペアはそれぞれ、約０．８Ｖを必要とし、ほとんどの用途では、最小電源電圧は、約２．６Ｖであり、それにより、３つのペアのところでトランジスタの最大の数を定義する。３ΔＶｂｅのみを使用し、また３ΔＶｂｅが効果を持つレベルで出力電圧を得るには、３ΔＶｂｅの生成と曲率（curvature）補正メカニズムとを組み合わせる必要がある。曲率（curvature）補正が行われなかった場合、出力電圧は、通常の動作領域では約２．５ｍＶの湾曲成分（bow contribution）を有する状態で、約１．２５Ｖ（シリコンのバンドギャップ）となる。曲率（curvature）補正を適用することにより、出力電圧は、湾曲成分なしで与えられ、したがって、３ΔＶｂｅによりもたらされる成分（contribution）はより重要である。単一ステージ、つまり、１つの増幅器を用意するだけの環境においてこのようなバンドギャップ電圧基準回路を実装するために、何らかの曲率（curvature）補正を適用することが必要であること、またはトランジスタの積層により生成する電圧は、補正することに対して十分ではないこと、が理解されるだろう。
【００５５】
本発明は、その非反転入力のところに、第１の電流密度で動作するバイポーラ・トランジスタの第１の積層を備える増幅器を使用し、増幅器の出力とその反転入力との間の帰還ループ内に、第１の積層よりも低い第２の電流密度で動作するバイポーラ・トランジスタの第２の積層を備えることは理解されるであろう。２つの積層の電流密度に差があるため、質的に高められた（enhanced）ΔＶｂｅが増幅器の出力のところにもたらされる。このＰＴＡＴ電圧は、増幅器の出力、および基準電位、通常グラウンド電位、に結合された抵抗器の両端に生成される。このＰＴＡＴ電圧が、バランスが取れたＣＴＡＴ電圧に加えられた場合、温度の影響を受けない電圧基準が与えられる。しかし、ＰＴＡＴ電圧が、バランスが取れたＣＴＡＴ電圧と重ね合わされることも組み合わされることもない場合、抵抗器の両端に生成する電圧は、温度の影響を受けない電圧ではなく、このΔＶｂｅ電圧は、温度変動に直接関係し（方程式１参照）、したがって、この回路を使用して、温度センサを提供することができる。
【００５６】
図６は、電圧基準（つまり、温度変動の影響を受けない）を与え、温度センサ（つまり、チップ上の温度に関係する出力値を与える）を提供するこのような回路を本発明によりどのように形成するかを示す簡素化された概略図である。反転および非反転入力を持つ増幅器が提供される。この増幅器の出力に、抵抗器ｒ１が備えられ、増幅器の出力とグラウンドとの間に結合される。ダイオードの第１の積層（Ｄ１、Ｄ２、Ｄ３）が用意され、増幅器の非反転入力に結合される。この第１の積層またはチェーンは、望ましくはＰＴＡＴ電流である、電流Ｉ３により駆動される。増幅器の入力と出力との間の帰還ループ内にダイオードの第２のチェーンが備えられる。このチェーンは、第２の電流Ｉ６により駆動され、第１の積層よりも低い第２の電流密度で動作するように適合される。等価で、適切に構成されたバイポーラ・トランジスタを、説明され例示されているダイオードの代わりに使用することが可能であることは理解されるであろう。
【００５７】
使用時に、この回路が温度の影響を受けない電圧基準として使用される場合、バンドギャップ電圧回路に固有の曲率（curvature）成分を取り除くことが重要である。ＣＴＡＴ電圧は、正の曲率成分（curvature contribution）を与え、この成分は、このようなＣＴＡＴ電圧を、ＰＴＡＴ電圧による電流の負の曲率（curvature）成分と組み合わせることにより取り除くことができることが理解されるであろう。これは、ＣＴＡＴおよびＰＴＡＴ電圧が加えられたときにそれぞれの曲率（curvature）成分が相殺し合うように、第２の電流Ｉ６を定電流源として与えることにより作り出される。
【００５８】
この回路が温度センサとして使用される場合、ΔＶｂｅ電圧の温度変動が補正されないことが重要である。これがもたらされる最も簡単な方法は、Ｉ６をさらにＰＴＡＴ電流として備えることであり、Ｉ３＝Ｉ６となるのが望ましい。温度センサとして実装する場合、それぞれの連鎖内のダイオードの個数は、必要な公称ＰＴＡＴ電圧に応じて１、２、３、またはそれ以上とすることが可能であることは理解されるであろう。回路が温度の影響を受けない電圧基準として使用される場合、ＰＴＡＴ電流と等価なＣＴＡＴ電流とをバランスさせたときに生成するΔＶｂｅが適切に十分高い値であることが重要であることは理解されるであろう。しかし、回路が温度センサとして使用される場合には、これはあまり重要なことではなく、それぞれの連鎖内のダイオードまたはバイポーラ・トランジスタの個数は、用途に応じて選択できる。さらに、温度センサ実装で使用される場合、２つの電流Ｉ３およびＩ６が外部で生成されるとすれば、抵抗器ｒ１に対する要件が取り除かれることは理解されるであろう。ダイオードが帰還ループ内に備えられているため、（各積層内のダイオードの個数に応じた）１つまたは複数のΔＶｂｅが、増幅器の出力にそのまま生成され、温度を監視するのに必要な信号を提供する。
【００５９】
本発明が、バイポーラ・トランジスタの特定のＰＮＰ構成を参照して説明されていること、および本発明の用途はそのような構成に限定されることを意図されていないことは理解されるであろう。当業者であれば理解するように、構成の多くの修正および変更は、ＮＰＮアーキテクチャの実装などにより行うことができる。同様に、トランジスタがｎＭＯＳまたはｐＭＯＳ構成で用意される場合、本発明の精神および範囲を逸脱することなく修正を加えてそれぞれの構成内に配置するトランジスタを変更することができることは理解されるであろう。さらに、本発明がバイポーラ実装で説明されている場合、そのような実装は寄生コンポーネント（parasitic components）などを使用することによりＣＭＯＳプロセスを使用して提供できることは理解されるであろう。本明細書で説明されているのは、本発明によるバンドギャップ電圧基準の例示的な実施形態であることは理解されるであろう。回路を詳細に説明するために特定のコンポーネント、機能、および値を使用しているが、請求項に照らして必要とみなされる場合を除きいかなる形でも本発明が制限されることは意図されていない。
【００６０】
同様に、本明細書内で「備える／備えること」という言葉を使用している場合は、記載された機能、整数、ステップ、またはコンポーネント（または成分）の存在を指定し、１つまたは複数の他の機能、整数、ステップ、コンポーネント（または成分）またはそのグループの存在または追加を除外することはしない。
【図面の簡単な説明】
【００６１】
【図１】ＣＭＯＳ技術で提供されるバンドギャップ電圧基準回路の典型的な従来技術による構成の一実施例を示す図である。
【図２】本発明の第１の実施形態による回路の一実施例を示す図である。
【図３】本発明の第２の実施形態による回路の一実施例を示す図である。
【図４】本発明の第３の実施形態による回路の一実施例を示す図である。
【図５】出力基準電圧を示す、図２の回路の性能のシミュレーションを示す図である。
【図６】ダイオードの積層を使用する本発明の実装を示す概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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2007518173.tif 000011
2007518173.tif 000012
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