(57)【要約】  本発明は、基板（１１）、回折格子層（１２）、ポリシリコンを含む第１のマスキング層（１３）、誘電体層（１４）、および第２のマスキング層（１５）を含む、積層構造（１００）を設けるステップを含む、回折格子構造（２００）を実現する方法に関する。さらに、レジスト層（１６）が第２のマスキング層（１５）上に堆積され、このレジスト層（１６）は選択されたパターンによって電子ビームに露出され、このパターンに従ってレジスト層（１６）は現像され、現像されたレジスト層をマスクとして使用して第２のマスキング層（１５）がエッチングされて、パターン形成された第２のマスキング層（１５’）が形成され、このパターン形成された第２のマスキング層（１５’）をハードマスクとして使用して誘電体層（１４）がエッチングされて、パターン形成された誘電体層（１４’）が形成され、パターン形成された誘電体層（１４’）をハードマスクとして使用して第１のマスキング層（１３）がエッチングされて、パターン形成された第１のマスキング層（１３’）が形成され、さらにこのパターン形成された第１のマスキング層（１３’）をハードマスクとして使用して回折格子層（１２）がエッチングされて回折格子構造（２００）が形成される。
2007538275.tif 000002
【特許請求の範囲】
【請求項１】
回折格子構造（２００）を実現する方法であって、
基板（１１）、回折格子層（１２）、ポリシリコンを含む第１のマスキング層（１３）、誘電体層（１４）、および第２のマスキング層（１５）を備える積層構造（１００）を設けるステップと、
前記第２のマスキング層（１５）上にレジスト層（１６）を堆積させるステップと、
前記レジスト層（１６）を選択されたパターンに従って電子ビームに露出させるステップと、
前記パターンに従って前記レジスト層（１６）を現像するステップと、
前記現像されたレジスト層をマスクとして使用して前記第２のマスキング層（１５）をエッチングしてパターン形成された第２のマスキング層（１５’）を形成するステップと、
前記パターン形成された第２のマスキング層（１５’）をハードマスクとして使用して前記誘電体層（１４）をエッチングして、パターン形成された誘電体層（１４’）を形成するステップと、
前記パターン形成された誘電体層（１４’）をハードマスクとして使用して前記第１のマスキング層（１３）をエッチングして、パターン形成された第１のマスキング層（１３’）を形成するステップと、
前記パターン形成された第１のマスキング層（１３’）をハードマスクとして使用して前記回折格子層（１２）をエッチングして、前記回折格子構造（２００）を形成するステップとを含む、方法。
【請求項２】
前記第２のマスキング層（１５）はポリシリコンを含む、請求項１に記載の方法。
【請求項３】
前記第１のマスキング層（１３）をエッチングする前に前記レジスト層（１６）の残留部分を除去するステップを含む、請求項１または２に記載の方法。
【請求項４】
前記回折格子層（１２）をエッチングした後に、前記パターン形成された第１のマスキング層（１３’）の残留部分を除去するステップを含む、請求項１から３のいずれかに記載の方法。
【請求項５】
前記回折格子層（１２）はシリコンベース材料を含む、請求項１から４のいずれかに記載の方法。
【請求項６】
前記誘電体層（１３）は二酸化ケイ素を含む、請求項１から５のいずれかに記載の方法。
【請求項７】
前記回折格子層（１２）は導波路層である、請求項１から６のいずれかに記載の方法。
【請求項８】
前記導波路層（１２）は二酸化ケイ素を含む、請求項７に記載の方法。
【請求項９】
前記導波路（１２）は、下端クラッド層、コア層および上端クラッド層を含む、請求項７または８に記載の方法。
【請求項１０】
前記回折格子構造（２００）は、深さが少なくとも１０μｍの複数のスリットを備える、請求項１から９のいずれかに記載の方法。
【請求項１１】
前記回折格子構造（２００）は１０：１以上のアスペクト比を有する、請求項１から１０のいずれかに記載の方法。
【請求項１２】
前記回折格子構造（２００）は２０：１以上のアスペクト比を有する、請求項１１に記載の方法。
【請求項１３】
前記回折格子構造（２００）は、幅が０．７５μｍ以下である複数のスリットを備える、請求項１から１２のいずれかに記載の方法。
【請求項１４】
前記第１のマスキング層（１３）の厚さは２から５μｍの間である、請求項１から１３のいずれかに記載の方法。
【請求項１５】
前記誘電体層（１４）の厚さは１００ｎｍから１μｍの間で構成されている、請求項１から１４のいずれかに記載の方法。
【請求項１６】
前記第２のマスキング層（１５）の厚さは１００ｎｍから１μｍの間で構成されている、請求項１から１５のいずれかに記載の方法。
【請求項１７】
前記レジスト層（１６）を堆積させる前に、前記第２のマスキング層（１５）の粗さを低減するステップを含む、請求項１から１６のいずれかに記載の方法。
【請求項１８】
前記第２のマスキング層（１５）の粗さを低減する前記ステップは、
前記第２のマスキング層（１５）上にフォトレジスト層（１７）を堆積させて前記第２のマスキング層の上端面が前記フォトレジスト層（１７）によって部分的に覆われるようにするサブステップと、
前記フォトレジスト層（１７）によって覆われていない前記第２のマスキング層（１５）の部分をエッチングするサブステップとを含む、請求項１７に記載の方法。
【請求項１９】
前記第２のマスキング層（１５）の前記部分をエッチングする前記サブステップにおいて、前記第２のマスキング層（１５）のエッチング速度は、前記フォトレジスト層（１７）のエッチング速度よりも高い、請求項１８に記載の方法。
【請求項２０】
前記フォトレジスト層（１７）によって覆われていない前記第２のマスキング層（１５）の前記部分をエッチングする前記サブステップの後に、前記フォトレジスト層（１７）と、前記フォトレジスト層（１７）から漸進的に出現する前記第２のマスキング層（１５）の部分とをエッチングするサブステップを含む、請求項１８または１９に記載の方法。
【請求項２１】
前記フォトレジスト層（１７）と、前記フォトレジスト層（１７）から漸進的に出現する前記第２のマスキング層（１５）の部分とをエッチングする前記サブステップにおいて、前記第２のマスキング層のエッチング速度が前記フォトレジスト層のエッチング速度よりも高い、請求項２０に記載の方法。
【請求項２２】
前記フォトレジスト層（１７）の残留部を除去するステップを含む、請求項１８から２１のいずれかに記載の方法。
【請求項２３】
請求項１から２２のいずれか一項に従って実現される回折格子構造（２００）を備える、光学導波路選択性フィルタ。
【請求項２４】
基板（１１）と、
前記基板（１１）上に位置する回折格子層（１２）と、
前記回折格子層（１２）上に位置するポリシリコンを含み、厚さが２μｍから５μｍの間に構成された第１のマスキング層（１３）と、
前記第１のマスキング層（１３）上に位置し、厚さが１００ｎｍから１μｍの間に構成された誘電体層（１４）と、
前記誘電体層（１４）上に位置し、厚さが１００ｎｍから１μｍの間に構成された第２のマスキング層（１５）とを備える、積層構造（１００）。
【請求項２５】
前記第２のマスキング層（１５）はポリシリコンを含む、請求項２４に記載の積層構造（１００）。
【請求項２６】
前記第２のマスキング層（１５）の上に位置するレジスト層（１６）を備える、請求項２４または２５に記載の積層構造（１００）。
【請求項２７】
前記第２のマスキング層（１５）の厚さは好ましくは５００ｎｍ以下である、請求項２４から２６のいずれか一項に記載の積層構造（１００）。
【請求項２８】
その層の少なくとも１つの上に回折格子構造（２００）を形成することのできるように構成された、請求項２４から２７のいずれか一項に記載の積層構造（１００）。
【請求項２９】
前記回折格子層（１２）は導波路層である、請求項２４から２８のいずれか一項に記載の積層構造（１００）。
【請求項３０】
前記回折格子構造（２００）は高アスペクト比を有する、請求項２８または２９に記載の積層構造（１００）。
【請求項３１】
ポリシリコン層（１５）の表面粗さを低減する方法であって、
前記ポリシリコン層（１５）の上にフォトレジスト層（１７）を堆積させて、前記ポリシリコン層（１５）の上端面が前記フォトレジスト層（１７）によって部分的に覆われるようにするステップと、
前記フォトレジスト層（１７）によって覆われていない前記ポリシリコン層（１５）の部分をエッチングするステップであって、前記ポリシリコン層（１５）のエッチング速度は前記フォトレジスト層（１７）のエッチング速度よりも高いステップとを含む、方法。
【請求項３２】
前記ポリシリコンのエッチング速度は、前記フォトレジストのエッチング速度の２倍以上である、請求項３１に記載の方法。
【請求項３３】
前記フォトレジスト層（１７）によって覆われていない前記ポリシリコン層（１５）の部分をエッチングする前記ステップの後に、前記フォトレジスト層（１７）と、前記フォトレジスト層（１７）から漸進的に出現する前記ポリシリコン層（１５）の部分とをエッチングするステップを含む、請求項３１または３２に記載の方法。
【請求項３４】
前記ポリシリコン層（１５）のエッチング速度は、前記フォトレジスト層（１７）のエッチング速度よりも高い、請求項３３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回折格子構造、特に高アスペクト比を有する構造の製造方法に関する。
さらに、本発明は、ポリシリコン層の粗さを低減する方法に関する。
【背景技術】
【０００２】
回折格子などの波長選択性デバイスを使用する光学装置は、光ファイバ電気通信分野に対して極めて重要である。
回折格子の用語は、単一の源から発生するが異なる相対位相ずれを有する複数の光学信号間の干渉をその動作が伴う、ほとんどすべてのデバイスを記述するのに使用される。実際に、回折格子は長年にわたって光をその構成波長に分離するのに使用されてきた。ＷＤＭ（波長分割多重）システムにおいて、回折格子は個々の波長を分離するデマルチプレクサとして、またはそれらの波長を結合するマルチプレクサとして使用される。その他多数の応用が可能である。
【０００３】
回折格子の光学的特性、すなわちそれによって回折される光量および回折の効率は、とりわけ、回折格子自体の物理的性質によって左右される。可能な構成として、回折格子は、回折格子面と呼ばれる面上に間隔を空けて配置された幅の狭い複数のスリットによって形成される。２つの隣接するスリット間の間隔は回折格子のピッチと呼ばれるのに対して、スリットの深さと（光伝播の方向における）スリットの幅の比は、アスペクト比と呼ばれる。これらすべての値は、回折格子がその中に組み込まれるデバイスを実現する目的に従って選択される。
【０００４】
所与の素材中に回折格子を実現するために、例えば、リソグラフィプロセスを介して回折格子パターンを、（必要な場合には）マスクから所与の素材を覆うレジストに転写することが知られている。次いで、露光されたレジストを除去し、残留レジストをエッチングマスクとして使用して、エッチング段階中にエッチングさせない素材部分が保護される。
【０００５】
異なる特性のすべての回折格子の中で、高いアスペクト比、すなわち１０：１以上を有するものは、その高い波長選択性のために、ＷＤＭフィルタまたはＤＷＤＭ（密波長分割多重）フィルタにおいて特に重要である。しかしながら、そのような回折格子の製造に対して、特にスリットの幅が１μｍより小さい回折格子場合には、上記で概説した回折格子製造工程において、高いエッチング速度、良好なプロファイル制御、高い選択性、すなわちマスキング層とエッチングすべき層とを形成する２種の素材間の高いエッチング速度比、および許容できる不均一性などの、いくつかの技術的要件を達成しなければならない。
【０００６】
高解像度パターンを得ることの要件に関しては、電子ビームリソグラフィ（ＥＢＬ）は、光学リソグラフィがもたらすよりも概して高い柔軟性と最大解像度をもたらすために、それを使用することができる。また、位相マスクの必要がない。しかしながら、電子ビーム照射下で、絶縁体表面の帯電効果が発生することが知られている。ＳｉＯ２などの誘電体材料上に堆積されたレジストを電子ビームが直接、照射する場合には、誘電体材料における物理的再構成および電荷注入を生じ、それによってエッチングを受けた材料に欠陥が生成される。このような作用の特徴解析としては、一例として、Ａｐｐｌ．Ｐｈｙｓ．  Ｌｅｔｔ．６７（１１），Ｓｅｐｔｅｍｂｅｒ  １９９５，ｐａｇｅｓ  １５３８−１５４０に記載された「Ｃｈａｒａｃｔｅｒｉｓａｔｉｏｎ  ｏｆ  ｅｌｅｃｔｒｏｎ  ｂｅａｍ  ｉｎｄｕｃｅｄ  ｍｏｄｉｆｉｃａｔｉｏｎ  ｏｆ  ｔｈｅｒｍａｌｌｙ  ｇｒｏｗｎ  ＳｉＯ２」がある。
【０００７】
位相マスクを製作するためのシリカガラス基板の表面のエッチング方法が、ＣＳＥＬＴ  Ｃｅｎｔｒｏ  Ｓｔｕｄｉ  ｅ  Ｌａｂｏｒａｔｏｒｉ  Ｔｅｌｅｃｏｍｕｎｉｃａｚｉｏｎｉ  Ｓ．ｐ．Ａ．の名義で欧州特許出願第０９８４３２８号に記載されており、導電性材料の層がシリカガラス基板上に堆積されて、製作しようとするエッチングパターンを再生成するパターンがそのような導電性材料上に形成される。基板上への導電性層、好ましくはチタンの堆積は、表面帯電効果、特にＥＢＬ技法において使用される電子ビームに起因するそのような効果を防止するように設計される。
【０００８】
さらに、上記の帯電効果によって、レジストはＥＢＬ中により高い有効照射量に露出され、したがって回折格子寸法の制御が極めて困難になる。
材料を深くエッチングするためには、全エッチング工程中に、下にある材料を保護することのできる適当なマスクを使用しなくてはならない。一般に、ディープエッチング工程には、特定の性質を備える厚いマスクが必要となる。したがって、電子ビームによってパターン形成された一層のレジストは、下にある材料を深くエッチングするためのマスクとしては適当ではないことが多いが、追加のマスキング層をエッチングすべき材料とレジストとの間に挿入してもよい。次いで、２つのエッチング段階が続き、１つはマスキング層をエッチングする段階であり、第２は選択された材料をエッチングして回折格子を形成する段階である。
【０００９】
シリカ上で高い選択性をもたらす可能なエッチングマスクは金属マスクであるが、これらのマスクには、相互汚染（ｃｒｏｓｓ−ｃｏｎｔａｍｉｎａｔｉｏｎ）を引き起こす可能性があるという欠点がある。特に、極めて低い金属汚染だけが許容される半導体デバイス製造のプロセスとの適合性を得るのが望ましい場合に、金属マスクは避けるべきである。したがって、所望の結果を得るには、マスキング層材料の慎重な選択が極めて重要である。
【００１０】
フォトリソグラフィ法を使用して高アスペクト比回折格子構造を実現することが可能な方法が、国際特許出願ＷＯ０２／０８６５６０にＩｂｓｅｎ  Ｐｈｏｔｏｔｏｎｉｃの名義で開示されている。この出願においては、高アスペクト比回折格子構造が、２つの異なる基板部品内に実現される回折格子構造を位置合わせすることによって形成される。代替的に、高アスペクト比構造は、単一基板内に形成することが可能であり、回折格子をその上に実現する適当な材料上に、マスキング層が配置される（マスキング層は金属、合金または金属混合物、ケイ化物類、ケイ素、ダイアモンド、その他で製作可能である）。次いで、フォトレジスト層がマスキング層の上に形成される。回折格子を形成するために、フォトレジスト層が露光、現像され、次いでマスキング層がエッチングされる。次いで、パターン形成されたマスキング層をマスクとして使用して、ディープリアクティブイオンエッチング（ＤＲＩＥ）技法を用いて基板がエッチングされる。
【００１１】
薄いレジスト層は、全エッチング工程中に下にある層を保護するために一般に数百ナノメートルのレジスト層が必要とされるディープエッチングにおいては適していないが、光学リソグラフィを用いると薄いレジスト層を使用するだけでサブミクロン構造（ｓｕｂｍｉｃｒｏｍｅｔｒｉｃ  ｓｔｒｕｃｔｕｒｅ）のパターン形成が可能となることを出願者らは見出した。さらに、サブミクロン光学リソグラフィに必要な機器は、電子ビームリソグラフィに必要とされるものよりも、極めて高価である。
【００１２】
ディープエッチングされた回折格子を形成する一方法が、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ２７ｔｈ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｏｐｔｉｃａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ（２００１），ｖｏｌ．６，ｐ．２６−７に記載された「Ｈｉｇｈｌｙ  ｃｏｍｐａｃｔ，ｌｏｗ  ｌｏｓｓ  ｓｉｌｉｃａ  ｂａｓｅｄ  ２ＤＩＯ  ｗａｖｅｌｅｎｇｔｈ  ｆｉｌｔｅｒ  ｆｏｒ  ＷＤＭ  ｄａｔａｃｏｍｍｕｎｉｃａｔｉｏｎｓ  ｎｅｔｗｏｒｋｓ」に記載されている。ディープエッチング回折格子は、金属エッチングマスクがその上に堆積されたシリカ・オン・シリカスラブ構造上に実現される。マスクは、一回のフォトリソグラフィ露光によってパターン形成されて、次いでＣＦＣ／酸素／不活性ガス混合物を用いる異方性低電力リアクティブイオンエッチング（ＲＩＥ）プロセスを使用して、回折格子がスラブ構造中に＞８μｍの深さまでエッチングされる。
【００１３】
上記のように、金属マスクは、相互汚染効果を発生させることが多い。金属マスクの別の起こりえる副作用として、工程の終わりにおける、スリット内部に金属汚染物、すなわち回折格子構造の光学特性を変える可能性のある汚染物の残留物が残る可能性があることを、出願者らは確認した。Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ  ２０（５），２０８５−  ２０９０に記載された「Ｉｎｄｕｃｔｉｖｅｌｙ  ｃｏｕｐｌｅｄ  ｐｌａｓｍａ  ｅｔｃｈｉｎｇ  ｆｏｒ  ａｒｒａｙｅｄ  ｗａｖｅｇｕｉｄｅ  ｇｒａｔｉｎｇｓ  ｆａｂｒｉｃａｔｉｏｎ  ｉｎ  ｓｉｌｉｃａ  ｏｎ  ｓｉｌｉｃｏｎ  ｔｅｃｈｎｏｌｏｇｙ」には、シリカ・オン・シリコンに配列された回折格子を製造方法が開示されている。下部クラッド用の非ドープ二酸化ケイ素の層、コア用のリンドープ二酸化ケイ素の層、および上部クラッド用のボロンおよびリンをドープした二酸化ケイ素の層を堆積させて、導波路が形成される。リソグラフィ用に選択されるマスクは、フォトレジストマスクであり、これはスピニングによってウエハ上に堆積される。二酸化ケイ素のプラズマエッチング、特にＣ４Ｆ８／Ｏ２／Ｈｅガス混合物を用いるリアクティブイオンエッチングが実施される。得られるアスペクト比は３：１よりも大きく、トレンチの深さは１５μｍより大きく、その幅は４から１０μｍの範囲である。
【００１４】
国際特許出願ＷＯ第２００４／０２９６８１号およびＷＯ第２００４／０２９６８２号には、高アスペクト比ブラッグ（Ｂｒａｇｇ）回折格子が開示されている。これらの出願における図５を参照すると、５００ｎｍの幅のスリットを有する回折格子構造が記載されている。この回折格子は、導波路、すなわち波長分割多重光通信に使用するように適合されたマルチプレクサ／デマルチプレクサの一部の上に実現される。
【００１５】
リソグラフィプロセスにおいて、レジストの下に堆積される層は、できる限り平坦、すなわち小さい表面粗さを有することが好ましい。実際に、レジストがその上に形成される層表面の粗さが大きいと、特にサブミクロン構造が望ましい場合に、パターン解像度の低下の原因となることが多い。これらの場合には、許容度は極めてわずかであり、したがってパターン形成しようとする層の粗さの大きさが重要となる。表面粗さのために、所望のパターンを定義された面に投射することができずに散乱が発生し、それによってレジストをパターン形成する精度が限定される。
【００１６】
ポリシリコン層の表面粗さを低減する方法が米国特許第６５０３８４８号に、Ｔａｉｗａｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍａｎｕｆａｃｔｕｒｉｎｇ  Ｃｏｍｐａｎｙの名義で開示されている。ポリシリコン層はシリコン基板の上に堆積されている。ポリシリコン層の上に平滑な上端面を形成するために、化学蒸着を使用して、ポリシリコン層の上にポリマーの層が堆積される。ポリマー層の上端面は、ポリシリコン層のすべての頂部の上方の限界距離になければならない。次いで、ポリマー層およびポリシリコン層の一部が、ポリマーのエッチング速度とポリシリコンのエッチング速度の比が約１．０となるエッチング方法を使用して、エッチングされる。これによって、ポリシリコン層の上に平滑な上端面が残る。Ｒｏｂｅｒｔ  Ｂｏｓｃｈ  ＧｍｂＨの名義の米国特許第５９３７２７５号には、ポリシリコン層の表面粗さを解消する方法が使用されている。ポリシリコン層の表面上に、フォトレジストが塗布される。次いでプラズマエッチングステップが実施され、このプラズマエッチングステップに対して、ポリシリコンおよびフォトレジストが同じエッチング速度でエッチングされるようにエッチングパラメータが選択される。それに加えて、第２のエッチング工程を実行することができる。上記の第１のエッチング段階の後に、残留する波うち状態をまだ示すポリシリコン層が再びフォトレジスト層で覆われる。次いで、エッチングステップが行われるが、エッチングパラメータの選択は、ポリシリコンとフォトレジストが同じエッチング速度でエッチングされるように行われる。
【００１７】
選択されたガス混合物（ＳＦ６およびＯ２）の反応性が極めて高いために、この方法は薄いポリシリコン層の平滑化には適さないことを、出願者らは確認した。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
出願者らは、電子リソグラフィによって製作される、１ミクロン未満の幅を有する回折格子構造に注目した。
本発明は、高アスペクト比、すなわち１０：１以上を有する回折格子構造を製作する方法に関する。特に、本発明の方法で実現される回折格子は、深さが大きく（すなわち、約５μよりも深く）、かつ幅が小さい、すなわち１μｍより小さいスリットを提供する。
【００１９】
以下では、回折格子をその中に実現しようとする、または実現されている層（１つまたは複数）を、全体的に、回折格子層と呼ぶことにする。例として、回折格子層は導波路層とすることができる。
【００２０】
好ましくは、これらの回折格子層は、導波路を形成する、二酸化ケイ素などのシリコンベース材料上に実現される。導波路は、一般に異なる材料の層を含むが、この意味において、異なる材料は、同一のマトリックス要素を有するが、非ドープＳｉＯ２とＧｅドープＳｉＯ２のように、異なる方法でドープされている材料も含む。導波路層は、一般に、適当な基板上に堆積または成長させる。
【課題を解決するための手段】
【００２１】
必要な解像度を達成するために、本発明の方法によれば、電子ビームパターンを使用する。しかしながら、生成しようとするスリットの深さが比較的大きいために（約１０μｍより深いことが多い）、一般に電子ビームリソグラフィに使用されるレジストは、後続のエッチング工程におけるマスクとして使用するのに適さない。
【００２２】
したがって、本発明の方法によれば、比較的厚いポリシリコン層を含むマスキング層が、パターン形成しようとする層、例えば導波路（または回折格子）層の上に堆積される。ハードマスクにするために、このポリシリコン層をパターン形成しなくてはならない。ポリシリコンを適切なマスキング層として選択したが、その理由は、ポリシリコンは容易に堆積されてパターン形成されること、および半導体デバイスの製造プロセスでは、ハードマスクとしては適切である可能性のある適合性のない金属による、シリコンベース材料の汚染が有害であるが、ポリシリコンは半導体デバイスの製造プロセスと適合性があることによる。
【００２３】
ポリシリコン層をパターン形成するためには、電子ビームリソグラフィ用のマスクとしてのレジスト層は、ポリシリコン層自体の厚さが、例えば２μｍ以上と相対的に大きいために、８〜１０μｍ以上の回折格子スリットをエッチングするのには適切でない。レジスト層の厚さは、エッチング工程中にエッチングすべきでないポリシリコンを保護するために、比較的大きく、例えば数百ｎｍである必要があり、特に、サブミクロン幅を有するＥＢＬの実施中に、レジスト内に形成されるパターン形成スリットの場合には、レジスト内にパターン形成されたスリットの機械的な崩壊の危険性は、その深さゆえに重大である。したがって、本発明の方法によれば、ポリシリコン層をパターン形成するために、ポリシリコンに選択性である追加のハードマスクを、第１のポリシリコンマスキング層とレジスト層との間に挿入する必要がある。この目的で、誘電体層が、ポリシリコン層の上に堆積される。好ましくは、誘電体層は二酸化ケイ素を含む。
【００２４】
一方、誘電体層はパターン形成する必要がある。誘電体層の上に堆積されたレジストを直接、パターン形成すると、誘電体層自体に物理的変化（欠陥）を生じさせ、上述のように、サブミクロンパターン形成を実現する制御を妨害する。このことは、本発明の方法では、好ましくはポリシリコンを含む薄い追加のマスキング層を、誘電体層の上に付加することによって回避される。
【００２５】
したがって、実現された積層構造は、電子ビームリソグラフィに使用される標準的なレジストによって覆われる。
本発明の方法によれば、レジストはパターン形成されて現像される。レジスト層の残りの部分は、ポリシリコンの薄い層の第１のエッチング段階中にマスクとして使用される。次いで、パターン形成された薄いポリシリコン層は、第２のエッチング段階によって下にある誘電体層をパターン形成するために、ハードマスクとして使用される。
【００２６】
この段階において、パターン形成された誘電体層は、厚いポリシリコン層がパターン形成される第３のエッチング段階のためのハードマスクとして使用される。
導波路層の上にポリシリコンでできた厚いハードマスクを実現した後に、第４のエッチングステップを使用して、導波路層（１つまたは複数）をエッチングするとともに、導波路内に所望の回折格子構造を実現する。
【００２７】
好ましくは、導波路層表面から元の厚いポリシリコン層の残留ポリシリコン部分を除去するために、本発明の方法による追加のステップを実行する。
好ましい一実施形態によれば、誘電体層のエッチング段階と厚いポリシリコン層のエッチング段階との間に、残留レジストの除去ステップが実行される。
【００２８】
出願者らは、ハードマスクの適切な選択、電子ビームリソグラフィの条件の選択、および提案したエッチング段階の順序によって、１５：１よりも大きい、好ましくは２０：１程度以上の高アスペクト比を有するとともに、３μｍより深く、かつ幅が１μｍより小さい、好ましくは０．７５μｍよりも小さいスリットを備える、回折格子構造の達成が可能になることを確認した。
【００２９】
出願者らは、電子ビームによってパターン形成しなくてはならないレジストを堆積させる前に、マスキング層の表面粗さを低減することによって、サブミクロン幅を備える精密回折格子構造を達成できることを見出した。
【００３０】
本発明の別の態様によれば、パターン形成された線の高い解像度を得るために、誘電体層の上に堆積される、薄いポリシリコン層の平滑化段階が実施される。
この平滑化段階によれば、薄いポリシリコン層の上にレジストを堆積させる前に、フォトレジストの薄いフィルムが、薄いポリシリコン層の上に堆積され、フォトレジスト層の厚さは、その層の粗さによって生じる、薄いポリシリコン表面の高い「頂部」よりも小さくする。例えば、薄いポリシリコン層自体の粗さを計測し、その最大計測粗さよりも小さくなるように、フォトレジスト層の厚さを選択する。
【００３１】
次いで、ポリシリコン層、または好ましくはフォトレジスト層から出現するポリシリコンの頂部を、エッチング工程を介してエッチングし、このエッチング工程においては、ポリシリコンのエッチング速度がフォトレジストのエッチング速度よりも高くなるようにエッチングパラメータが設定される。このようにして、フォトレジスト層は、下にある薄いポリシリコン層をなお保護するとともに、頂部だけが除去されて、薄いポリシリコン層自体の過剰なエッチングが回避される。
【００３２】
好ましくは、上記のエッチングステップに第２のエッチングステップが続く。このステップにおいては、フォトレジストがエッチングされて、その厚さが相応に減少し、したがってそれによって覆われているポリシリコン表面の領域が漸進的に出現して、それがエッチングされる。
【００３３】
この第２のエッチング段階において、漸進的に出現するポリシリコン頂部をエッチングして、薄いポリシリコン層のさらなる平滑化が実行される。
ここで注目に値することは、粗さ低減の問題は、回折格子構造を形成しようとする層、例えば導波路層の上に堆積された厚い（約２μｍ以上の）ポリシリコン層の場合にも生じることである。しかしながら、この厚いポリＳｉ層は、その層が厚いことから、比較的大量の材料を除去する平滑化方法の使用が可能であるので、標準的な化学機械式研磨（ＣＭＰ）プロセスによって平滑化することができる。薄いポリシリコン層、すなわち１μｍ以下の場合には、ＣＭＰプロセスは、多すぎる量の材料を除去して薄い層自体を損傷することになるので、適切ではない。
【００３４】
したがって、好ましい一実施形態においては、厚いポリＳｉ層は、ポリＳｉに対して選択性のハードマスクを堆積させる前に、ＣＭＰによって研磨される。
出願者らは、薄いポリシリコン層の最終粗さは、初期粗さより大幅に小さいことを見出した。
【００３５】
さらに、本発明の粗さ低減の方法は、比較的薄いポリシリコン層、すなわち約１μｍ以下の厚さの層の粗さを低減するのに適切である。
本発明の方法は、特にＷＤＭ光学通信に適した、集積光学デバイスにおける回折格子構造を形成するのに特に好適である。
【００３６】
別の好適な応用は、シリコンベース材料上に形成される光学結晶の製造用の回折格子構造を製作することである。
本発明による、回折格子構造、特に高アスペクト比を有する構造を製作する方法、およびポリシリコン層の粗さを低減する方法のさらなる特徴および利点は、添付の図面を参照すれば、以下の詳細な説明からより明白になるであろう。
【発明を実施するための最良の形態】
【００３７】
最初に図１ａから１ｇを参照すると、１００は、それの少なくとも１つの層の上に、本発明の方法に従って回折格子構造２００が形成されている積層構造を示す。
ここで図１ａ〜１ｇおよび３ａ〜３ｄは、スケールに合わせて描かれていないことが理解される。
【００３８】
回折格子構造は、光学基板配設、例えば導波路（またはファイバ）内の屈折率における縦方向変化として定義することができる。回折格子構造の性能は、２つの隣接する縦方向変化の間、例えばスリットと呼ばれる「垂直空隙」間の距離である回折格子ピッチ、スリットの深さおよび幅などの複数のパラメータに左右される。
【００３９】
この詳細な説明の文脈においては、「回折格子構造」または「最終回折格子構造」とは、説明した本発明の方法によって製造される回折格子を指す。しかしながら、そのように実現された回折格子は、本明細書に説明していないさらなる変化を与えられる可能性がある。
【００４０】
回折格子は、本発明の文脈では「回折格子層」と呼ばれる、１つまたは複数の層内に実現される。例えば、これらの回折格子層は、最終的には最終導波路構造に至る。
積層構造１００は、基板１１、例えばシリコンウエハ上に実現され、互いに垂直に積み重ねられた、回折格子層１２、第１のマスキング層１３、誘電体層１４および第２のマスキング層１５を備える（「垂直」とは、物理的方位は異なっていても、参照する図面において層に直角の方向を示す）。
【００４１】
基板１１は、Ｓｉ、ＳｉＯ２、ドープされたＳｉＯ２、ＳｉＯＮ、その他などのシリコンベース材料を含んでもよい。その他の従来型基板は、本明細書の説明が与えられれば当業者には明白になるであろう。
【００４２】
回折格子層１２は、好ましい一実施形態においては、回折格子構造２００が本発明の方法に従ってその上に実現される導波路層であるが、ドープされた、またはドープなしのシリコンベース材料などの半導体材料および導波路に使用されるその他の従来型材料から製造するのが好ましい。単一の導波路層を参照するが、そのような導波路層は、実際には異種材料または同種材料の複数の層、例えば互いに積み重ねられた下端クラッド層、コア層および上端クラッド層を含んでもよい。例えば、本発明の好ましい一実施形態においては、導波路層１２は、非ドープＳｉＯ２層で製作された下端クラッド層、ＧｅドープＳｉＯ２層で製作されたコア層、および非ドープＳｉＯ２層で製作された上端クラッド層を含む。上端クラッド層は、代替的に、ドープしても、非ドープとしてもよく、例えば非ドープシリコンガラス内に実現することができる。ここで理解されることは、当業者には知られているその他の材料を使用してもよいことである。例えば、コア層はＳｉ３Ｎ４で製作することもできる。
【００４３】
導波路層１２は、従来式堆積技法によってシリコン基板１１上に堆積または成長させる。この層の厚さは、好ましくは約数十ミクロン、より好ましくは約２５〜３０μｍである。上端クラッド層および下端クラッド層は、それぞれ好ましくは１０μｍ程度であり、これに対してコアは厚さが数ミクロン、例えば４〜５μｍである。いずれの場合にも、実現しようとする、回折格子構造２００のスリットの深さ（図１ｇ）は、導波路層１２の厚さよりも小さくてもよい。
【００４４】
スリットの深さが比較的大きいこと、例えば１０μｍより大きいために、回折格子構造を形成するのに使用されるエッチング剤に十分に耐性のある、導波路層１２を覆うハードマスクを選択して、ハードカバーによって覆われる導波路層１２の部分を実質的にエッチングされないようにする必要がある。このハードマスクの厚さは、形成しようとするスリットの深さ（すなわち、スリットが深くなるほど、エッチング剤への露出が長くなる）、使用されるエッチング剤に対するそれの耐性、およびマスキング層自体を形成するのに使用される技法に左右される。
【００４５】
本発明の方法によれば、ポリシリコンマスクが、導波路層１２を保護するための適当なハードマスクとして選択された。したがって、導波路層１２の上に堆積されて、以下に説明するようにパターン形成される、第１のマスキング層１３は、ポリシリコンを含む。用語「ポリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）」は、多結晶ケイ素を表わし（またポリＳｉとも記す）、層１３は、代替的な堆積技法を使用することができるとしても、好ましくは低圧化学蒸着（ＬＰＣＶＤ）反応器内で堆積される。この材料は、容易に堆積させてパターン形成できるとともに、半導体デバイス製造のプロセスと適合性があるという利点を有することが理由で、ハードマスクとして選択された。
【００４６】
好ましくは、第１のマスキング層１３の上端面はＣＭＰによって研磨する。好ましくは、第１のマスキング層１３の厚さは４μｍ以上として、導波路層１２上に回折格子構造２００を実現するためのエッチング工程中に、この層が完全にエッチングされてしまうのを回避するようにする。しかしながら、ここで理解すべきことは、ポリＳｉの層厚は、回折格子スリットの深さおよびエッチングプロセスの選択性によって左右されることである。通常、８〜１０μｍ以上の回折格子スリットをエッチングするのに、２μｍ以上のポリＳｉマスク層が必要である。
【００４７】
第１のマスキング層１３をパターン形成して導波路層のための前述のハードマスクを形成するために、層１３を直接、パターン形成する代わりに、追加のハードマスクを使用するのが好ましい。層１３の厚さが比較的厚いために、電子ビームリソグラフィにおいてマスクとして使用される通常のレジストは、通常、そのようなディープエッチングに対して低い機械的抵抗を示す。次いでパターン形成しなくてはならない、このさらなるマスキング層は、誘電体層１４（図１ａを参照）であり、好ましくは、ＳｉＯ２などのシリコンベース材料内に実現される。しかしながら、第１のマスキング層１３が実現される材料に対して高いエッチング選択性を有する限り、そしてすでに概説した理由により金属ではない限り、ポリＳｉと異なる任意の材料を使用することができる。層１３は、プラズマ促進化学蒸着（ＰＥＣＶＤ）または低圧ＣＶＤ（ＬＰＣＶＤ）を使用して堆積させることができる。
【００４８】
この誘電体層１４の厚さは、好ましくは１００ｎｍから約１μｍの間であり、この厚さは、エッチング選択性、下にある層の厚さ、およびエッチングプロセス条件によって左右される。
【００４９】
誘電体層１４のような誘電体材料の上に、直接的に堆積されたレジストを電子ビームが照射する場合には、誘電体層自体の中に欠陥が形成されることになることが知られている。この不都合を避けるために、例えばＬＰＣＶＤ技法を使用して誘電体層１４の上に第２の非誘電体マスキング層１５が堆積される。この第２のマスキング層１５は、好ましくは第１のマスキング層のようにポリシリコン内に実現され、その厚さは、第１のマスキング層１３の厚さのある割合であり、多かれ少なかれ誘電体１４の厚さ程度である。積層構造１００を覆う、図１ａ、１ｂに示す上端層はレジスト層１６であり、この層は、電子ビームリソグラフィに適したＳｈｉｐｌｅｙ製のポリメチルメタクリレート（ＰＭＭＡ）またはＵＶ６（商標）などの従来型ポリマーまたはレジスト材料を含む。このレジスト層は、スピンコーティングなどの適当な技法を使用して、積層構造１００上に堆積される。
【００５０】
本発明の方法の一段階によれば、レジスト層１６は電子ビームによってパターン形成され（図１ｂ参照）、この電子ビームは、所望の細い線を得るために小さなビームウェスト（ｂｅａｍ  ｗａｉｓｔ）を有する。電子ビームは、書込み工程中に所望のパターン（回折格子線）をレジスト１６上に転写する。しかしながら、複数回折格子パターンを同時に定義することもできる。一般に、所望のパターン（１つまたは複数）は、ＣＡＤファイルなどのファイル中に生成されて、適当なソフトウエアを使用してレジスト上に直接、書き込まれる。特に、所望のパターン（１つまたは複数）には平行線を含めてもよく、平行線間の中心間隔は、最終回折格子構造２００において望まれるピッチの２倍である。この好ましい実施形態においては、パターンは一定ピッチの直線平行線を含むが、他の実施形態においては、パターンには、同心円線などの平行線の他の構成、パターンの異なる区分において異なるピッチ、その他などを含めてもよい。例えば、本発明の方法は、例えば、アポダイズされた（ａｐｏｄｉｚｅｄ）回折格子構造の実現にも適している。
【００５１】
第２のマスキング層１５の非誘電特性のために、電子ビームパターン形成によって、欠陥がその中に生成されることがない。
電子ビームはレジスト層１６の物理的および／または化学的性質を変化させて、その結果、露出部分と非露出部分とが、後続の現像段階に対して異なる様相で応答する。ポジティブレジストの場合には、層の露出領域は除去されるのに対して、ネガティブレジストの場合には、露出領域は残留する。
【００５２】
このように適当な現像剤を使用して、レジスト層１６は相応に現像されて、パターンを溶かす。残りのレジストは、本発明の方法の次の段階のためのエッチングマスク１６’として使用される。
【００５３】
本発明によれば、レジスト層１６の現像の後に、この層上に実現されたパターンを第２のマスキング層１５に転写するために、第１のエッチング段階が続く。このエッチング段階および以下に説明するすべてのエッチング段階は、好ましくは乾式エッチング段階であり、これによって、特にこの場合のように狭い線およびディープエッチングの、線の幅および深さの良好な制御が可能となる。第２のマスキング層１５（次にこれが図１ｃのようにハードマスク１５’として作用する）の第１のエッチング段階の後に第２のエッチング段階が続き、この段階において誘電体層１４がエッチングされ、それによって、下にある層のハードマスクである、パターン形成された誘電体層１４’が得られる。これらの２つの段階の後の積層構造１００は、図１ｄに示す構成を有する。
【００５４】
次いで、第２のマスキング層１５をパターン形成するのに使用された第１のマスクであった、残留レジスト１６’が除去される（図１ｄ）。
次いで、この厚い第１のマスキング層１３は、マスクとしてパターン形成された誘電体層１４’を使用してエッチングされて、厚いポリシリコンハードマスク１３’が得られる（図１ｅ）。この段階中に、好ましい実施形態においては、第２のマスキング層１５’の残留部分も除去され、同一材料内で誘電体層１４および導波路層１２が実現される。図１ｅには、これらのエッチング段階後の積層構造１００の構成を図解式に示してある。
【００５５】
次いで最終回折格子構造２００が、エッチング工程によって導波路層１２上に実現され、このエッチング工程は、厚いポリシリコンハードマスク１３’を使用して導波路層１２をパターン形成して、保護する。この段階中に、パターン形成された誘電体層１４’も除去される。ポリシリコンハードマスク１３’が厚いことによって、全エッチング工程中での導波路層の保護が可能となる。
【００５６】
この第４のエッチング段階の終了時点において、回折格子構造２００が導波路層１２上に得られており、次いでポリシリコンハードマスク１３’が湿式エッチング段階によって除去される。
【実施例１】
【００５７】
積層基板１００およびレジスト層１６が次のように実現される：
レジスト層１６：厚さ２８０ｎｍのＳｈｉｐｌｅｙ  ＵＶ６（商標）。
第２のマスキング層１５：ポリシリコン層、厚さ：１μｍ、ＬＰＣＶＤにより堆積。
誘電体層１４：ＳｉＯ２層、厚さ：０．４μｍ、ＰＥＣＶＤにより堆積。
第１のマスキング層１３：ポリシリコン層、厚さ：４μｍ、ＬＰＣＶＤにより堆積。
導波路層１２：非ドープＳｉＯ２の５μｍ厚の下端クラッド層、下端クラッド層上に形成された４μｍ厚コア層、およびコア層上に形成された１０μｍの厚さの上端クラッド層。
基板層１１：シリコンウエハ。
【００５８】
回折格子構造２００を実現するために、本発明の方法の次のステップが実行された。
１．第１段階は、ガウス電子ビームによるレジスト層１６のパターン形成と露出されたレジストの現像とを必要とする；
２．第２段階は、誘導結合されたプラズマ（ＩＣＰ）源を使用することによる第１のポリシリコン層１５の乾式エッチング段階である。使用されるガス混合物は、Ａｒ／ＳｉＣＩ４／Ｏ２のものである。しかしながら、ＳＦ６、Ｏ２およびＣＨＦ３の混合物も使用することができる。
３．誘電体層１４の乾式エッチングが、ＣＨＦ３／Ｏ２／Ａｒガス混合物を使用してリアクティブイオンエッチング（ＲＩＥ）によって実行される。代替的に、層１４のエッチングは、Ｃ４Ｆ８／Ｏ２／Ｈｅガス混合物を使用してＩＣＰ源によって実施することもできる。
４．残留レジスト１６’の除去が、Ｏ２プラズマを使用して達成される。
５．第５段階は、Ａｒ／ＳｉＣｌ４／Ｏ２のガス混合物を使用するＩＣＰプラズマ源による、厚いポリシリコン層１３の乾式エッチング段階を含む。しかしながら、例えばＳＦ６、Ｏ２およびＣＨＦ３の混合物も使用することができる。
６．厚い導波路層１２の乾式エッチングが、ＣＨＦ３／Ｏ２／Ａｒガス混合物を使用してリアクティブイオンエッチング（ＲＩＥ）によって実施される。代替的に、エッチングは、Ｃ４Ｆ８／Ｏ２／Ｈｅガス混合物を使用してＩＣＰ源によって実施することもできる。
７．残留ポリシリコンの除去は、水酸化テトラメチルアンモニウム（ＴＭＡＨ）によって行われる。
【００５９】
本発明の方法によって実現された回折格子構造２００は、高アスペクト比、好ましくは１０：１以上、より好ましくは２０：１以上を有し、特に、５００ｎｍ未満の幅を有するスリットに対して、好ましいアスペクト比は２０：１以上である。さらに、回折格子構造を形成するスリットの深さは、好ましくは０．７５μｍより上、より好ましくは１５μｍより上である。さらに、スリットの幅は０．７５μｍより下、好ましくは０．５μｍ以下である。本発明による方法は、スリット幅がやはり３００ｎｍ未満、例えば１５０〜３００ｎｍの範囲のディープトレンチの形成を可能にする。回折格子のピッチは、好ましくは１μｍより上である。
【００６０】
本発明のさらに別の態様によれば、第２のマスキング層１５の上端面を、その上にレジスト層１６を堆積させる前に、平滑化するのが好ましい。ポリシリコン層１５がＬＰＣＶＤによって堆積される場合に、その上端面の粗さは通常、比較的大きく、約１００ｎｍであり、したがって、パターン形成工程においてより高い精度を得るために、それを低減する価値がある。
【００６１】
この目的で、本発明の目的は、レジスト１６の堆積の前に、第２のマスキング層１５の粗さ低減のステップを提供する。
この粗さ低減ステップは、以下に概説して図３ａ〜３ｄに図解で示す複数のサブステップを含む。第１のサブステップとして、本発明によれば、ポリシリコン層１５上端自由面の初期粗さが評価される。この操作を実行するために、ＫＬＡ−Ｔｅｎｃｏｒ  Ｐ１０サーフェスプロファイラ（ｓｕｒｆａｃｅ  ｐｒｏｆｉｌｅｒ）を使用した。この装置は、針を用いて直線経路に追従して第２のマスキング層１５の上端面を走査して、短い走査距離にわたって０．５Å（０．０５ｎｍ）までの解像度で表面形状を検知する。
【００６２】
これらのデータから、この装置ソフトウエアは、表面平均中心面を得て、この面からの表面位置の標準偏差（ＲＭＳ＝２乗平均平方根（Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）またはＲｑ、ＡＮＳＩ／ＡＳＭＥ標準によれば、ＲＭＳ粗さは、
【００６３】
【数１】
2007538275.tif 000003
【００６４】
として定義される）として粗さを計算する（出願者らが実施した解析においては、３Ｄ層表面トポグラフィを２次元として解析した。したがって、表面中心面の代わりに、２Ｄ中心線を、積層構造２００の特定の領域における中心面断面として考慮した）。
【００６５】
一例として、平均表面レベルを従来方式でゼロに設定して、この平均から数千オングストロームだけでも逸脱する「頂部（ｐｅａｋ）」や「谷部（ｖａｌｌｅｙ）」を計測することが可能である。図２のグラフには、実施例１において上記で概説した積層構造１００の、第２のマスキング層１５の上端面の実測初期粗さが表わされている。
【００６６】
初期粗さを計測した後に、本発明の次のサブステップは、例えば、スピニングによるフォトレジスト（ＰＲ）層１７の積層構造１００上への堆積を含む。この堆積はスピナー、すなわち回転真空ポッドによって積層構造１００を水平に保持するとともに、ある量の液体ＰＲを滴下する設備によって、所要の厚さを得るために構造１００を適正な速度で回転させながら実行される。
【００６７】
ＰＲ層１７の厚さ値は低く、それは低粘性ＰＲ溶液を使用して、それを高速で回転させることによって得ることができる。この選択は、ＰＲ層１７表面が平坦で、第２のマスキング層１５表面の最も高い頂部を覆わないように行われた（ＰＲ層１７が第２のマスキング層１５の上端面上に堆積されている、図３ａを参照）。図３ａ〜３ｄに示す頂部の寸法は、分かり易くするために誇張されている。したがって、ＰＲ層の厚さは、マスキング層１５の粗さが上限となる。ＰＲ層の厚さは、計算されたＲＭＳ粗さの程度に選択することができる。その後に、ＰＲ層１７は、それを固化させて、そのエッチング耐性を向上させるために焼き付けされる。
【００６８】
本発明の方法によれば、次のサブフェーズは、新規の積層構造のエッチング段階であり、この積層構造は、旧の積層構造１００にＰＲ層１７を加えた組合せである。新規構造は、エッチング処理室（図示せず）中に装填されて、ここで乾式エッチング処理をそれに対して実行することができる。ここで、この構造は機械式クランプによって金属圧盤（ｐｌａｔｅｎ）上に保持され、この金属圧盤の温度は、冷却器（ｃｈｉｌｌｅｒ）システムによって制御して設定することができる。エッチング装置の全段階を通して、圧盤温度は、ＰＲ層の特性を維持する比較的低温度に設定される。
【００６９】
ポリＳｉの粗さを低減する方法を理解するために、「高位（ｍａｊｏｒ）」粗さおよび「低位（ｍｉｎｏｒ）」粗さの概念を導入することが有用である。「高位」は、ＲＭＳよりも高い粗さに寄与するポリ表面上のそれらの頂部および谷部を表わし、それに対して「低位」はＲＭＳよりも低い寄与をするものを表わす。
【００７０】
粗さ低減方法は、好ましくは、２つの追加のサブステップを含み、それらはエッチング室内で連続して実行される。
１）ポリシリコン上端面を平坦化して、その粗さを低減する、第２のマスキング層１５の第１のエッチバック（ｅｔｃｈｂａｃｋ）ステップ、
２）同時に第２のマスキング層をエッチングしながら、ＰＲ層１７厚さを低減する第２の「薄肉化」ステップ。
【００７１】
図３ａに示すように、薄いＰＲ層１７の上端面は、下にあるポリシリコン層１５の上端面よりもはるかに平滑であり、そのために、それは、高位粗さの原因であるマスキング層１５の頂部を覆わない。
【００７２】
第１のエッチングステップ１）中に、エッチング速度の選択は、ＰＲ層１７によって覆われていないポリシリコン材料における頂部はエッチングされるが、これに対してＰＲ層は、はるかに小さいエッチング速度（ＥＲ）でエッチングされるようにされる。このエッチング速度の差異のために、下にあるポリシリコン層１５表面は、ＰＲ層１７によって保護され、同時にポリシリコンの最も高い頂部は完全に除去されて、粗さに対する主要な寄与が低減される。その結果として、図３ｂに示すように、平均粗さが低減される。
【００７３】
エッチングによる粗さ低減のメカニズムをよりよく理解し、このステップ中にエッチングされたポリシリコン量を検査するために、この第１ステップの後にポリシリコン層表面粗さを計測して、その値を評価し、それを初期値と比較することができる。
【００７４】
好ましくは、上記の第１のステップの後に、第２のエッチングステップが実行され、ステップ２）、このステップでは、ＰＲ層およびポリシリコン層のエッチング速度は、ステップ１）よりもずっと低くなる。ＰＲ層１７は、第１のステップ１）中にすでに部分的にエッチングがされており、その層が２回目にエッチングされており、その厚さは低減され、それによって以前には覆われていたポリシリコン層表面１５の領域が、後退するＰＲ層上端面から漸進的に出現して、同様にエッチングされる（図３ｃを参照）。このステップは、ＰＲ層１７がほとんど完全にエッチングされた状態に達したときに終了し、そうすると、さらなるポリ層粗さ低減を達成することはできない。
【００７５】
次いでＰＲ層１７残留物が、標準的な乾式および／または湿式の除去プロセスによって除去される（図３ｄを参照）。
第２のマスキング層１５の粗さの低減を検証するために、上記の初期粗さ計測に使用される方法に従って、粗さ計測を実行することができる。一例として、マスキング層１５の初期粗さと、本発明の粗さ低減方法後の残留粗さの計測値を、図４にプロットしてある。サーフェスプロファイラによる初期および最終の表面粗さが比較されている（それぞれ細い実線対太い実線）。まだ残留粗さが存在するが、それは元の粗さよりもはるかに低いことが分かる。
【００７６】
ステップ２）中の粗さ低減は非常に大きくはないが、それによってフォトレジストおよびポリシリコンのエッチング速度の両方をより精密に制御し、適当なポリ層最終厚さを保持することができるので、この第２のエッチングステップも実行することが好ましい。
【００７７】
図５は、粗さ低減工程の後の積層構造１００のＳＥＭ横断面を示す。
【実施例２】
【００７８】
実施例１の積層構造１００の第２のマスキング層１５の表面は、７４４Å（７４．４ｎｍ）に等しい初期粗さＲｑを有する。
スピンコーティングによって堆積される、フォトレジスト層の厚さは２８０ｎｍであり、それは市販のＳｈｉｐｌｅｙ  ＵＶ６（商標）でできている。
【００７９】
したがってＰＲ層１７は、１３０℃で１分間焼き付けられる。
第１のエッチングステップは、誘導結合プラズマ源を使用して、１．３Ｐａ（１０ｍＴｏｒｒ）室圧で［２０ｓｃｃｍＳｉＣｌ４／４０ｓｃｃｍＡｒ］ガス混合物を用い、３００Ｗバイアス電力および３分間の２６０Ｗ  ＩＣＰ電力で実行される。第１のエッチング中の、それぞれの計算エッチング速度は、ＥＲｐｏｌｙ＝８５ｎｍ／ｍｉｎ、ＥＲＰＲ＝４０ｎｍ／ｍｉｎである。
【００８０】
ステップ１）の後に得られた粗さ値は、Ｒｑ＝１１２Å（１１．２ｎｍ）である。この値は、粗さが激減したことを示す。出願者らは、ポリの約２４０ｎｍがエッチングされ、ＰＲの１２０ｎｍがこの工程において除去されたことを確認した。
【００８１】
第２のエッチングステップにおいて、以下の処方に従って、Ｏ２がＳｉＣｌ４／Ａｒプラズマに添加される。６．７Ｐａ（５０ｍＴｏｒｒ）室圧で、３００Ｗバイアス電力およびＩＣＰ電力なしで、［２０ｓｃｃｍＳｉＣｌ４／４０ｓｃｃｍＡｒ／２．５ｓｃｃｍＯ２］。ＩＣＰ電力を０Ｗに設定することによって、ＰＲおよびポリのエッチング速度の両方とも、ステップ１）よりもずっと低くなる。実際に、それらの値は、ＥＲＰＲ＝１５ｎｍ／ｍｉｎ、ＥＲｐｏｌｙ＝３０ｎｍ／ｍｉｎである。マスキング層１５表面粗さの最終値は、Ｒｑ＝９２．６Å（９．２ｎｍ）である。
【図面の簡単な説明】
【００８２】
【図１ａ】本発明による回折格子構造を製作する方法の段階を示す概略側断面図である。
【図１ｂ】本発明による回折格子構造を製作する方法の段階を示す概略側断面図である。
【図１ｃ】本発明による回折格子構造を製作する方法の段階を示す概略側断面図である。
【図１ｄ】本発明による回折格子構造を製作する方法の段階を示す概略側断面図である。
【図１ｅ】本発明による回折格子構造を製作する方法の段階を示す概略側断面図である。
【図１ｆ】本発明による回折格子構造を製作する方法の段階を示す概略側断面図である。
【図１ｇ】本発明による回折格子構造を製作する方法の段階を示す概略側断面図である。
【図２】本発明による方法に使用される、ポリシリコン層の初期粗さの計測を示すグラフである。
【図３ａ】図３ａは、本発明による回折格子構造を製作するために、図２にその初期粗さがプロットされている、ポリシリコン層の粗さを低減する方法の段階を示す概略側断面図である。
【図３ｂ】図３ｂは、本発明による回折格子構造を製作するために、図２にその初期粗さがプロットされている、ポリシリコン層の粗さを低減する方法の段階を示す概略側断面図である。
【図３ｃ】図３ｃは、本発明による回折格子構造を製作するために、図２にその初期粗さがプロットされている、ポリシリコン層の粗さを低減する方法の段階を示す概略側断面図である。
【図３ｄ】図３ｄは、本発明による回折格子構造を製作するために、図２にその初期粗さがプロットされている、ポリシリコン層の粗さを低減する方法の段階を示す概略側断面図である。
【図４】本発明による方法において使用されるポリシリコン層の初期粗さと最終粗さとの比較を示すグラフである。
【図５】本発明による層の粗さを低減する方法を適用した後の、ポリシリコン層のＳＥＭ側断面図である。
【図１ａ】
2007538275.tif 000004
【図１ｂ】
2007538275.tif 000005
【図１ｃ】
2007538275.tif 000006
【図１ｄ】
2007538275.tif 000007
【図１ｅ】
2007538275.tif 000008
【図１ｆ】
2007538275.tif 000009
【図１ｇ】
2007538275.tif 000010
【図２】
2007538275.tif 000011
【図３ａ】
2007538275.tif 000012
【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図４】
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【図５】
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【国際調査報告】
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