(57)【要約】  低電力のコンパイル可能なメモリ（１００）は、充電パルス手法を用いて、他の低電力メモリの実装例と比較してアクセス時間を改善する。メモリには、非アクティブなメモリアクセス期間の間、複数のビットラインを放電して消費電力を低減するように構成された回路（１０６，１０８）が含まれる。メモリには、また、メモリアクセス時間を改善するために、アクティブなメモリアクセス期間の間、複数のビットラインのうちの選択した１つに充電パルスを印加する他の回路（１１２）が含まれる。自動メモリコンパイラは、メモリ設計時、タイミング回路（１３０）を調整して、充電パルスの持続時間及びセンス増幅器回路（１２４）のイネーブル化を制御する。メモリコンパイラは、メモリのプログラム可能な物理的サイズを規定し、また、信頼度の高い検出を確保しつつ、アクセスタイミングを最適化する。コンパイラは、多数のメモリ構成において高精度かつ適切なアクセス時間遅延を与える数式に従って、タイミング回路のタイミングを計算する。
2007514268.tif 000002
【特許請求の範囲】
【請求項１】
非アクティブなメモリアクセス期間の間、複数のビットラインを放電すること、
前記複数のビットラインのうちの選択した１つに充電パルスを印加すること、
前記複数のビットラインのうちの前記選択した１つと基準ラインとの間の電圧差を検出すること、
を備える、方法。
【請求項２】
請求項１に記載の方法において、
前記充電パルスは、幅を有し、
前記検出することは、前記充電パルスの後に遅延して起こり、
前記幅及び前記遅延は、前記メモリのサイズに従って決定される、方法。
【請求項３】
請求項１に記載の方法において、
前記充電パルスは、幅を有し、
前記検出することは、前記充電パルスの後に遅延して起こり、
前記メモリは、コンパイル可能なメモリであり、
前記幅及び前記遅延は、前記メモリの選択可能なサイズに従って計算可能である、方法。
【請求項４】
請求項１に記載の方法は更に、
前記充電パルスを印加することの後に、前記複数のビットラインのうちの前記選択した１つと前記基準ラインとの間の前記電圧差を検出することに先立って遅延時間の間待機することであって、前記複数のビットラインのうちの前記選択した１つが、選択された１つのメモリビットセルに記憶された値に対応する電圧レベルに向かって引き上げられるのに充分な前記遅延時間の間待機すること、
を備える、方法。
【請求項５】
請求項１に記載の方法は更に、
前記充電パルスを印加することの後に、前記複数のビットラインのうちの前記選択した１つと前記基準ラインとの間の前記電圧差を検出することに先立って遅延時間の間待機することであって、前記基準ラインが基準電圧に向かって引き上げられるのに充分な前記遅延時間の間待機すること、
を備える、方法。
【請求項６】
請求項１に記載の方法において、
前記複数のビットラインのうちの前記選択した１つに前記充電パルスを印加することの後、且つ、前記電圧差を検出することの前に、前記複数のビットラインのうちの前記選択した１つの電圧が、選択された１つのメモリビットセルに記憶された値による電圧レベルに近づけられる、方法。
【請求項７】
メモリアレイであって、
複数のビットラインと、
複数の放電トランジスタであって、前記複数の放電トランジスタのうちの１つは、前記複数のビットラインの各々に接続され、前記複数の放電トランジスタは、非アクティブなメモリアクセス期間の間、前記複数のビットラインを放電して論理ローにするように構成され、前記複数の放電トランジスタのうちの選択された１つの放電トランジスタが、アクティブなメモリアクセス期間の間、前記複数のビットラインのうちの選択された１つのビットラインの放電を停止するように構成されている、前記複数の放電トランジスタと、
マルチプレクサとして構成された複数のパスゲートトランジスタであって、前記複数のパスゲートトランジスタのうちの１つは、前記複数のビットラインの各々に接続され、前記複数のパスゲートトランジスタは、前記複数のビットラインのうちの１つを検出ノードとして選択するように構成されている、前記複数のパスゲートトランジスタと、
前記検出ノードに接続されたプルアップトランジスタであって、前記プルアップトランジスタは、前記アクティブなメモリアクセス期間に入り次第、前記検出ノードに充電パルスを供給するように構成されている、前記プルアップトランジスタと、
を備える、メモリアレイ。
【請求項８】
請求項７に記載のメモリアレイにおいて、
前記充電パルスは、幅を有し、
前記メモリアレイは更に、前記充電パルス後の遅延期間での差を検出するように構成されたセンス増幅器を備え、
前記遅延期間は、前記検出ノードが、前記メモリアレイの選択された１つのメモリビットセルに記憶された値に対応する電圧レベルに向かって引き上げられるのに充分である、メモリアレイ。
【請求項９】
回路設計ツールであって、
回路設計に含まれるメモリユニットのサイズをユーザが選択し得るコンパイル可能なメモリユニットを備え、
前記コンパイル可能なメモリユニットは、前記メモリユニットのサイズに基づき、遅延期間及びパルス幅を計算し、前記メモリユニットを作成するように構成された一組の命令を含み、
前記メモリユニットは、
複数のビットラインと、
複数の放電トランジスタであって、前記複数の放電トランジスタのうちの１つは、前記複数のビットラインの各々に接続され、前記複数の放電トランジスタは、非アクティブなメモリアクセス期間の間、前記複数のビットラインを放電して論理ローにするように構成され、前記複数の放電トランジスタのうちの選択された１つの放電トランジスタが、アクティブなメモリアクセス期間の間、前記複数のビットラインのうちの選択された１つのビットラインの放電を停止するように構成されている、前記複数の放電トランジスタと、
マルチプレクサとして構成された複数のパスゲートトランジスタであって、前記複数のパスゲートトランジスタのうちの１つは、前記複数のビットラインの各々に接続され、前記複数のパスゲートトランジスタは、前記複数のビットラインのうちの１つを検出ノードとして選択するように構成されている、前記複数のパスゲートトランジスタと、
前記検出ノードに接続されたプルアップトランジスタであって、前記プルアップトランジスタは、前記アクティブなメモリアクセス期間に入り次第、前記検出ノードに前記パルス幅を有する充電パルスを供給するように構成されている、前記プルアップトランジスタと、
を含む、回路設計ツール。
【請求項１０】
回路設計ツールであって、
回路設計に含まれるメモリユニットのサイズをユーザが選択し得るコンパイル可能なメモリユニットを備え、
前記コンパイル可能なメモリユニットは、前記メモリユニットのサイズに基づき、遅延期間及びパルス幅を計算し、前記メモリユニットを提供するように構成された一組の命令を含み、
前記メモリユニットは、非アクティブなメモリアクセス期間の間、複数のビットラインを放電し、前記複数のビットラインのうちの選択した１つに充電パルスを印加し、前記複数のビットラインのうちの前記選択した１つと基準ラインとの間の電圧差を検出するように構成され、
前記充電パルスは、前記パルス幅の幅を有し、
前記検出は、前記充電パルスの後に前記遅延期間遅れて起こる、
回路設計ツール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路メモリに関し、特に、低電力読み出しサイクル及び高速アクセスタイミングを有するメモリに関する。
【背景技術】
【０００２】
今日の情報システムでは、情報システムに利用されるメモリ装置が消費する電力を最小限に抑えることが好ましい。低電力メモリ装置は、バッテリ駆動式のシステムや過熱し易いシステムでは、特に望ましい。メモリ装置の他の望ましい特徴は、短いアクセス時間である。メモリ装置のアクセス時間を低減すると、メモリ装置を利用しているシステムは、高速で動作し得る。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、これらの２つの望ましい特徴は、互いに対立する。例えば、従来のメモリ装置では、消費電力を低減すると、通常、メモリアクセス時間が長くなる。
消費電力が小さく高速アクセス時間を有するメモリ装置を提供することは、コンパイル可能なメモリを提供する場合、更に複雑になる。コンパイル可能なメモリとは、例えば、特定用途向け集積回路（ＡＳＩＣ）の設計時、メモリアレイの物理的サイズを設計者が選択可能なコンピュータ援用設計（ＣＡＤ）環境で提供されるメモリモジュールを意味する。実装されるメモリモジュールは、物理的サイズが、例えば、２５６ワードから６４ｋワードに変わり得ることから、メモリモジュールは、有利な点として、アクセス時間を適切に拡大・縮小する。望ましいものは、低電力で高速アクセス時間を有し、また、コンパイル可能なメモリとして効率的に提供し得るメモリ装置である。
【発明を実施するための最良の形態】
【０００４】
本発明は、添付図面を参照することによって、更に理解が深まり、また、その多くの特徴及び利点が当業者に明らかになり得る。
異なる図において用いる同じ参照符号は、同様な又は類似の項目を示す。
【０００５】
他の低電力メモリ実装例と比較してアクセス時間を改善するために充電パルス手法を用いて低電力のコンパイル可能なメモリを提供する。このメモリには、非アクティブなメモリアクセス期間の間、複数のビットラインを放電して消費電力を低減するように構成された回路が含まれる。このメモリには、また、メモリアクセス時間を改善するために、アクティブなメモリアクセス期間の間、複数のビットラインのうちの選択された１つと基準信号との間の電圧差を検出する前に、複数のビットラインのうちの選択された１つに充電パルスを印加する他の回路が含まれる。このメモリには、充電パルスの持続時間及びセンス増幅器のイネーブル化を制御する二段タイミング回路が含まれる。自動メモリコンパイラは、メモリ設計時、タイミング回路を調整する。メモリコンパイラは、メモリのプログラム可能な物理的サイズを提供し、また、信頼度の高い検出を確保しつつ、アクセスタイミングを最適化する。このコンパイラは、多数のメモリ構成に対して高精度かつ適切なアクセス時間遅延を与える数式に基づき、二段タイミング回路のタイミングを計算する。
【０００６】
図１は、本発明の一実施形態に基づくメモリ１００を示すブロック図である。例示した実施形態において、メモリ１００は、マスクプログラム可能な読み出し専用メモリ（ＲＯＭ）である。しかしながら、他の実施形態において、メモリ１００は、他のメモリタイプであってよい。メモリ１００には、メモリアレイ１０２及び１０４を含む複数のメモリアレイが含まれる。２つのメモリアレイを図１に示すが、他の実施形態においては、より多くのメモリアレイ及び対応する放電及びデータライン復号回路が存在してよい。例えば、メモリ１００には、８つのメモリアレイがある。他の実施形態では、８つより多い又は少ないメモリアレイがあってよい。
【０００７】
放電及び第１レベル列復号回路１０６は、メモリアレイ１０２に接続され、放電及び第１レベル列復号回路１０８は、メモリアレイ１０４に接続される。放電及び第１レベル列復号回路１０６及び１０８は、非アクティブなメモリアクセス期間の間、ビットライン放電を制御し、また、アクティブなメモリアクセス期間の間、それぞれ、ＤＬＡ［０］又はＤＬＡ［７］にて示すデータラインを介して、列復号信号ＰＲＥＭＵＸに応答して、高速プリチャージ及びビットライン復号１１２へのビットラインの接続を制御するように機能する。
【０００８】
高速プリチャージ及びビットライン復号１１２は、アクティブなメモリアクセス期間の間、高速プリチャージ信号ＰＵＬＬＵＰに応答して、例えば、データラインＤＬＡ［０］等の、複数のデータラインのうちの選択された１つをプリチャージする。高速プリチャージ及びビットライン復号１１２は、ＰＯＳＴＭＵＸにて示す列復号信号に応答して、センス増幅器１２４にデータラインＤＬＡ［０］を接続する。復号されたビットラインは、復号されたデータラインをプリチャージすることによってプリチャージされる。
【０００９】
基準回路１２０は、高速プリチャージ信号ＰＵＬＬＵＰ及び列アドレス信号ＰＯＳＴＭＵＸを受信し、メモリ１００の読み出しサイクル時、基準電流ＲＥＦをセンス増幅器１２４に供給する。
【００１０】
センス増幅器１２４は、基準信号ＲＥＦ、及びＤＬにて示すデータライン信号を受信するための入出力端子を有する。メモリ１００の読み出しサイクル時、センス増幅器１２４は、基準電流ＲＥＦをデータライン電流ＤＬと比較して、選択されたメモリ位置の論理状態を決定する。バッファ１２８は、データラインＤＬ及び基準ラインＲＥＦに接続され、選択されたメモリ位置の状態に対応するデータ信号を受信する。これに応答して、バッファ１２８は、ＤＡＴＡＯＵＴにて示すバッファ処理済みデータ出力信号を供給する。バッファ１２８はラッチ回路を含み、センス増幅器１２４がＤＬとＲＥＦとの差を一旦検出すると、残りのサイクルの間、データを保持し得る。
【００１１】
タイミング回路１３０は、ＰＵＬＬＵＰ信号及びＳＥＮＳＥ信号の正確なタイミングを規定する。充電パルスＰＵＬＬＵＰの持続時間は、ＤＬ及びＲＥＦノードが、まず、中間電圧に近づくように制御される。センス増幅器のイネーブル化は、ＰＵＬＬＵＰ充電パルスの終わりから遅延され、ＤＬ及びＲＥＦノードが、それらの支援されていないＤＣレベルに分離するのに充分な時間が確保される。ＰＵＬＬＵＰ信号の幅、及び非アクティブになるＰＵＬＬＵＰとアクティブになるＳＥＮＳＥとの間の遅延（セルフタイミング遅延）は、細かく調整されることにより、高速アクセス時間に対する必要性と、メモリに記憶された値を適切に信号に反映させる必要性とがバランスされる。
【００１２】
図２は、図１のメモリ１００のメモリアレイ１０２における代表的な部分を示す概略図である。メモリアレイ１０２には、ＷＬ［０］〜ＷＬ［Ｎ］にて示すワードラインを含む１つの方向に延在する複数のワードラインが含まれる。ＢＬ［０］〜ＢＬ［Ｎ］にて示すビットラインを含む複数のビットラインが、ワードラインと交差して、他の方向に延在する。メモリアレイ１００は、マスクプログラム可能なＲＯＭであり、例えば、トランジスタ２２６等のトランジスタが、メモリアレイ１０２に記憶される個々のデータに依存して、ワードライン及びビットラインの所定の交点においてワードライン及びビットラインに接続される。例示した実施形態において、トランジスタは、読み出し時、論理「０」に対応するロー論理状態を供給する所望のアドレス位置に配置される。トランジスタを有さない位置は、読み出し時、論理「１」に対応したハイ論理状態として読み出される。一例として、トランジスタ２２６は、ＷＬ［２］にて示すワードラインに接続されたゲートと、ビットラインＢＬ［６］に接続されたドレインと、Ｖｓｓに接続されたソースと、を有する。他のトランジスタは、ビットライン及びワードラインにランダムに接続され、いずれか特定のデータを反映するようにはなっていない。例示した実施形態において、Ｖｓｓは、接地電位に接続され、Ｖｄｄは、例えば、１．５ボルト等の正の電源電圧に接続される。尚、メモリアレイ１００は、ディフュージョンＲＯＭ（ｄｉｆｆｕｓｉｏｎ  ＲＯＭ）として示されている。本発明は、有利な点として、他の種類のメモリアレイ、例えば、コンタクトＲＯＭアレイ（ｃｏｎｔａｃｔ  ＲＯＭ  ａｒｒａｙ）に適用可能であることを当業者は認識し得る。
【００１３】
図３は、図１のメモリにおける放電及び第１レベル列復号１０６、及び高速プリチャージ及びビットライン復号１１２の回路の一部を示す概略図である。複数の列復号トランジスタ３０４［７：０］は、複数の第１レベル列復号信号ＰＲＥＭＵＸ［７：０］のうちの１つをそれぞれ受信する。更に、ＰＲＥＭＵＸ［７：０］の反転であるＰＲＥＭＵＸＢ［７：０］は、複数の放電ＮＭＯＳトランジスタ３０６［７：０］にそれぞれ供給される。例示した実施形態において、放電トランジスタ３０６［７：０］は、例えば、非アクティブなメモリアクセス期間の間、ディアサートされた列復号信号ＰＲＥＭＵＸ［７：０］に応答して、図２のメモリアレイ１０２の対応するビットラインＢＬ［７：０］に接続される。放電トランジスタ３０６［７］は、ビットラインＢＬ［７］に接続されたドレインと、ＰＲＥＭＵＸＢ［７］に接続されたゲートと、Ｖｓｓに接続されたソースと、を有する。非アクティブ時、ＰＯＳＴＭＵＸ信号は、放電ＮＭＯＳトランジスタ３２０を駆動するインバータ３１８を駆動し、ノードＤＬＡを放電する。従って、全ビットラインＢＬ［７：０］及びＤＬＡノードは、読み出し動作が始まる前に放電されて低くなる。
【００１４】
アクティブなメモリアクセス期間の間、複数のビットラインＢＬ［７：０］のうちの１つは、対応する複数の列復号信号ＰＲＥＭＵＸ［７：０］のうちの１つがアサートされると、データラインＤＬＡに接続される。データラインＤＬＡは、アサートされた列復号信号ＰＯＳＴＭＵＸに応答して、トランジスタ３０８を介してデータラインＤＬに接続される。列復号信号ＰＯＳＴＭＵＸは、第２レベルの列復号である。トランジスタ３０８は、データラインＤＬＡに接続された第１ドレイン／ソース端子と、データラインＤＬに接続された第２ドレイン／ソース端子と、第２レベル列復号信号ＰＯＳＴＭＵＸを受信するために接続されたゲートとを有する。ＰＵＬＬＵＰ信号は、指定された時間量の間、読み出しサイクルの開始時点においてアクティブになり、ＮＡＮＤゲート３１４及びインバータ３１６を介して、プルアップＮＭＯＳトランジスタ３１２をイネーブル状態にする。アクティブ時、ＰＯＳＴＭＵＸ信号は、パスゲート（ｐａｓｓｇａｔｅ）ＮＭＯＳトランジスタ３０８をイネーブル状態にする。読み出し動作が始まると、複数の放電トランジスタ３０６［７：０］のうちの１つだけがオフになり、他のものはアクティブのままであり、複数のパスゲート３０４［７：０］のうちの対応する１つ及びパスゲート３０８がオンになる。選択されたビットライン及びノードＤＬは、放電されたビットライン容量のために、Ｖｓｓに向かって引き上げられる。放電容量の影響を低減し、かつノードＤＬが（論理「１」を検出するための）そのＤＣレベルに上昇するのに必要な時間を低減するために、プログラム可能なパルス幅を有するＰＵＬＬＵＰ信号により、ノードＤＬＡが中間電圧、例えばＶｄｄ／２に引き上げられる。Ｖｄｄ／２は、トランジスタ３１２を介して供給され、ＮＡＮＤゲート３１４及びインバータ３１６を介して復号される。プルアップに続き、センス増幅器のイネーブル化に先立って短いセルフタイミング遅延が起こり、例えば、ノードＤＬとノードＲＥＦとの間に約１００ｍＶの差が生じる。
【００１５】
図４は、図１の差動センス増幅器を示す概略図である。センス増幅器には、交差結合ラッチ４１４、Ｐチャネルトランジスタ４１６、４１８、４２４及び４２６、Ｎチャネルトランジスタ４２０及び４２２、並びにインバータ４２８、４３０及び４３２が含まれる。交差結合ラッチ４１４には、一対の従来の交差結合インバータが含まれる。Ｐチャネルトランジスタ４１６及び４１８並びにＮチャネルトランジスタ４２０及び４２２は、論理ハイのセンスイネーブル信号ＳＥＮＳＥに応答して、交差結合ラッチ４１４をＶＤＤ及びＶｓｓにそれぞれ接続する。インバータ４２８、４３０及び４３２は、論理ハイのセンスイネーブル信号ＳＥＮＳＥから、Ｐチャネルトランジスタ４１６、４１８、４２４及び４２６を導通状態にするセンスイネーブル信号ＳＥＮＳＥの論理レベルを反転するために用いられる。ノード４３４及び４３６は、交差結合ラッチ４１４の入力及び出力端子の双方として機能する。Ｐチャネルトランジスタ４２４及び４２６は、読出しサイクル時、電流源を基準ライン及びデータラインに供給する。
【００１６】
多重化ビットライン（ＤＬ）と基準ライン（ＲＥＦ）との間の差電圧は、センス増幅器４００によって検出され、論理「０」又は「１」に変換され、保持され、出力ドライバに渡される。
【００１７】
安定性及び信頼性のために、センス信号は、センス増幅器をイネーブル状態にして、例えば、１００ｍＶの差が、いつノードＤＬとノードＲＥＦとの間に発生したかを検出するように構成されている。タイミング遅延によって、１００ｍＶ、１５０ｍＶ、２００ｍＶ又はいずれか他の差が、センス増幅器によって高い信頼度で検出し得る。
【００１８】
図５は、本発明の一実施形態による図１のメモリの動作を示すタイミング図である。時間５０１に示すように、ＤＬ及びＲＥＦ信号は、それらそれぞれのメモリアレイビットラインの放電容量によりワードラインがアクティブになると、Ｖｓｓに向かって引き下げられて低くなる。時間５０２において、ＰＵＬＬＵＰ信号は、アクティブになり、ノードＤＬ及びＲＥＦを中間電圧に引き上げる。時間５０３において、ＰＵＬＬＵＰ信号は、非アクティブになり、ノードＤＬ及びＲＥＦが、それらの支援されていないＤＣレベルに分離される。時間５０４において、ＳＥＮＳＥ信号は、アクティブになり、センス増幅器をイネーブル状態にして、ＤＬ信号とＲＥＦ信号との間の差を検出する。ＰＵＬＬＵＰ信号の幅、及び非アクティブになるＰＵＬＬＵＰとアクティブになるＳＥＮＳＥとの間の遅延（セルフタイミング遅延）は、細かく調整されることにより、高速アクセス時間に対する必要性と、メモリに記憶された値を適切に信号に反映させる必要性とがバランスされる。コンパイル可能なメモリの場合、ＰＵＬＬＵＰ信号のパルス幅及びセルフタイミング遅延はプログラム可能である。
【００１９】
図６は、図１のタイミング回路１３０を示す概略図である。プログラム値ＰＶＡＬ［５：０］及びＲＶＡＬ［５：０］は充電パルスＰＵＬＬＵＰの持続時間及びセンス増幅器回路のイネーブル化（セルフタイミング遅延）を制御する。遅延ユニット６０２は、ビットラインのＰＵＬＬＵＰパルスの幅を設定する。遅延ユニット６０４は、センス増幅器をトリガして例えばＤＬ信号とＲＥＦ信号との間の少なくとも１００ｍＶの差を確保する前に、追加の遅延を付加する。パルス幅ユニット６０６は、センス増幅器トリガ信号ＳＥＮＳＥの幅を設定して、データが高い信頼度で検出され保持されることを保証する。
【００２０】
例えばＣＡＤツールを用いたメモリの設計時、ユーザは、物理的なメモリサイズを選択する。ＣＡＤツールサブルーチンは、ＰＶＡＬ［５：０］及びＲＶＡＬ［５：０］の適切な値を計算して、最適なアクセスタイミングを供給する。
【００２１】
図７は、図６の遅延ユニット（遅延ユニット６０４又は６０６）を示す概略図である。遅延ユニットは、例えば、６つの遅延段７０２、７０４、７０６、７０８、７１０、７１２を有する。各遅延段には、遅延経路及び非遅延経路が含まれる。各遅延段に送られた制御入力信号（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１又はＤ０）は、遅延経路と非遅延経路との間の選択を制御する。例えば、制御入力信号Ｄｎが論理ゼロである場合、入力から出力への信号は、非遅延経路を通過する。制御入力信号Ｄｎが論理１である場合、入力から出力への信号は、遅延経路を通過する。非遅延経路における要素の数（従って、その遅延）は、６つの段の各々において同じである。各遅延段の遅延経路における要素の数は、後述するように変動する。
【００２２】
図８は、図７の代表的な遅延段を示す概略図である。この代表的な遅延段の遅延経路には、６つの要素、ＮＡＮＤ８０２、ＮＡＮＤ８０４、ＮＡＮＤ８０６、ＮＡＮＤ８０８、ＮＡＮＤ８１０及びＮＡＮＤ８１６が含まれる。非遅延経路（全ての６つの段において同じ）には、２つの要素、ＮＡＮＤ８１４及びＮＡＮＤ８１６が含まれる。インバータ８１２は、遅延又は非遅延経路の選択を支援する。
【００２３】
遅延経路におけるＮＡＮＤ要素の数は、６つの遅延段間で変わる。遅延経路には、ＮＡＮＤ要素８０２、８０８、８１０及び８１６を含む固有の遅延部が含まれる。固有の遅延部は、６つの遅延段の各々に対して同じである。遅延経路には、また、６つの遅延段間において０〜３１まで変動する数のＮＡＮＤ対を含む変動遅延部６１８が含まれる。本発明の一実施形態において、遅延段７０２に含まれる変動遅延部６１８のＮＡＮＤ対はゼロであり、遅延段７０４には、１つのＮＡＮＤ対が変動遅延部６１８に含まれ、遅延段７０６には、３つのＮＡＮＤ対が変動遅延部６１８に含まれ、遅延段７０８には、７つのＮＡＮＤ対が変動遅延部６１８に含まれ、遅延段７１０には、１５のＮＡＮＤ対が変動遅延部６１８に含まれ、また、遅延段７１２には、３１のＮＡＮＤ対が変動遅延部６１８に含まれる。
【００２４】
以下の表は、信号の入力から出力までの遅延を同様に制御する制御値によって、入力信号が通過しなければならないＮＡＮＤゲートの総数が如何に変動するか示す。
【００２５】
【表１】
2007514268.tif 000003
2007514268.tif 000004
上表を参照すると、代表的な本実施形態において、入力から出力までの遅延は、少ない場合で１２のＮＡＮＤゲートから、多い場合で１３８のＮＡＮＤゲートまで通過する。他の実施形態では、種々の数の遅延段及び種々の数の遅延要素を用いて、異なる遅延範囲を設定し得ることを当業者は認識し得る。
【００２６】
図８において、遅延経路における論理ゲートは、全てＮＡＮＤゲートである。これによって、遅延経路のマッチング精度を改善し得る。また、非遅延経路において、入力信号は、ＮＡＮＤ８１４の上側入力及びＮＡＮＤ８１６の下側入力を通って流れる。遅延経路において、入力信号は、ＮＡＮＤ８１０の上側入力及びＮＡＮＤ８０８の下側入力を通って流れる。上側／下側入力の遅延が変動し得ることから、非遅延経路の上側／下側入力は、遅延経路によく似ており、２進制御計数の全範囲において線形の遅延増分を確保するのに役立つ。
【００２７】
メモリコンパイラは、（コンパイラ限界内において）顧客が決める任意の構成を構築し得るよう完全に自動化される。ＰＶＡＬ及びＲＶＡＬの値は、指定された構成に基づき、ハード的に組み込まれる。全てのＰＶＴ点に対して、可能な限り最も速いアクセス時間と組み合わせて、充分なセンス増幅差を確保するために、ＰＶＡＬ及びＲＶＡＬの二進数を決定する数式が必要である。
【００２８】
図９は、ＰＶＡＬ及びＲＶＡＬを求めるための数式の生成に利用される種々の充電パルス幅及びセンス遅延に対するアクセスタイミングを示す代表的な散布図である。実施したシミュレーションでは、２５６、５１２、１０２４、１５３６及び２０４８のメモリ行に対して、５×５の行列のパルス幅値（ＰＶＡＬ）対セルフタイミング遅延値（ＲＶＡＬ）数値を用いている。数千の予想値を生成し、最高速アクセス時間で〜１００ｍＶ差に対してほぼ等しい応答の範囲の点を求めた。シミュレーション結果について多変量回帰分析を用いると、アクセス時間及びセンス増幅差についての数式を生成することが可能である。最適な等価分布の広がりは、行数の変化に伴い、線形ではないが、線形応答は、全５つのグループ（これらから、ＰＶＡＬ及びＲＶＡＬ値のための線形予測式が導出される）によって導き得る。例えば、数式は、次のようになる。
【００２９】
ＰＶＡＬ＝−３．７１４＋０．０１５×行
ＲＶＡＬ＝−２．４２９＋０．００９×行
コンパイラがメモリアレイを構築する際、式は、最適な差及びアクセス時間に対するＰＶＡＬ［５：０］及びＲＶＡＬ［５：０］の設定値を決定する。
【００３０】
本明細書の方法において示した特定のステップは、ハードウェア及び／又はソフトウェアで実施し得ることを理解し得る。例えば、特定のステップは、１つ又は複数の処理モジュール上で実行されるソフトウェア及び／又はファームウェアを用いて、実施し得る。一般的に、画像を供給するためのシステムは、より一般的な処理モジュールやメモリを含み得る。処理モジュールは、単一の処理装置又は複数の処理装置であってよい。そのような処理装置は、マイクロプロセッサ、マイクロコントローラ、デジタルプロセッサ、マイクロコンピュータ、中央処理装置の一部、状態機械、論理回路、及び／又は信号を制御する任意の装置であってよい。これらの信号の制御は、一般的に、動作命令に基づく。メモリは、単一のメモリ装置又は複数のメモリ装置であってよい。そのようなメモリ装置は、読み出し専用メモリ、ランダムアクセスメモリ、フレキシブルディスクメモリ、磁気テープメモリ、消去可能メモリ、システムメモリの一部、及び／又は、デジタル形式で動作命令を記憶する任意の装置であってよい。処理モジュールが自身の１つ又は複数の機能をステートマシン（ｓｔａｔｅ  ｍａｃｈｉｎｅ）又は論理回路となるように実行する場合、対応する動作命令を記憶するメモリは、ステートマシンを構成する回路及び／又は他の論理回路内に埋め込まれる。例えば、そのようなシステムは、コンパイル可能なメモリユニットを有し、本明細書において述べたメモリの実装を容易にする回路設計ツールであってよい。
【００３１】
上述した内容は、限定的ではなく例示的であると見なすべきであり、添付の特許請求の範囲は、本発明の思想及び範囲に含まれる変更、拡張、及び他の実施形態を全て網羅するものである。従って、法に規定された最大の範囲まで、本発明の範囲は、添付の特許請求の範囲及びそれらの等価物の最も広義な解釈によって決定され、前述の詳細な説明によって制約又は限定されない。
【図面の簡単な説明】
【００３２】
【図１】本発明によるメモリをブロック図形式で示す図。
【図２】図１のメモリにおけるメモリアレイの代表的な部分を概略図の形式で示す図。
【図３】図１のメモリにおける放電及び列復号回路及び高速プリチャージ・ビットライン復号回路の一部を概略図の形式で示す図。
【図４】図１の差動センス増幅器を概略図の形式で示す図。
【図５】本発明の一実施形態による図１のメモリの動作を示すタイミング図を示す図。
【図６】図１のタイミング回路を概略図の形式で示す図。
【図７】図６の遅延ユニットを概略図の形式で示す図。
【図８】図７の代表的な遅延段を概略図の形式で示す図。
【図９】本発明の一実施形態による種々の充電パルス幅及びセンス遅延に対するアクセス時間を示す代表的な散布図を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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