(57)【要約】   ラッパーアーキテクチャが、親コアＡ及び子コアＢを有する。親コアＡは、スキャンチェーン（７０）、ラッパー入力セル（７１）、ラッパー出力セル（７４）、及び親ＴＡＭすなわちPTAM [0:2]を有する。同様に子コアは、スキャンチェーン（７６）、ラッパー入力セル（７５）、及びラッパー出力セル（７２）を有しており、子ＴＡＭすなわちCTAM [0:2]に接続されている。子コアの各々のラッパー出力セル（７２）及び各々のラッパー入力セル（７５）は、親ＴＡＭ、ＰＴＡＭに接続され、更に子ＴＡＭ、ＣＴＡＭに接続され、それによって、子コアは同時に内テスト及び外テストモードに位置されることが可能になり、親及び子コアは並列にテストされることが可能になる。
2007525684.tif 000002
【特許請求の範囲】
【請求項１】
一つ又はそれより多くの階層コアを有する電子回路をテストするためのテストラッパーアーキテクチャであって、前記テストラッパーアーキテクチャは、
−  ラッパー入力セル及びラッパー出力セルを有し、当該ラッパー入力セル及びラッパー出力セルが、第一のコアに対するテスト入力信号及び主入力信号を受信すると共に、前記第一のコアに対するテスト出力信号及び主出力信号を出力するように構成される第一のコアと、
−  ラッパー入力セル及びラッパー出力セルを有し、当該ラッパー入力セル及びラッパー出力セルが、第二のコアに対するテスト入力信号及び主入力信号を受信すると共に、前記第二のコアに対するテスト出力信号及び主出力信号を出力するように構成される第二のコアと
を有し、前記第二のコアのラッパー入力セル及びラッパー出力セルは更に、前記第一のコアからテスト入力信号を受信すると共に、前記第一のコアにテスト出力信号を出力し、それによって前記第一のコア及び前記第二のコアは並列にテストされることが可能になるテストラッパーアーキテクチャ。
【請求項２】
前記第二のコアのラッパー出力セル及びラッパー入力セルが、内テストモード及び外テストモードで並列に動作させられる請求項１に記載のテストラッパーアーキテクチャ。
【請求項３】
前記第二のコアのラッパー出力セル及びラッパー入力セルが、データを並列にもたらすと共に取り込む請求項２に記載のテストラッパーアーキテクチャ。  
【請求項４】
前記第二のコアのラッパー入力セルが、動作の第一のモードで前記第二のコアのテスト出力信号に前記第二のコアのテスト入力信号を接続する請求項２又は３に記載のテストラッパーアーキテクチャ。  
【請求項５】
前記動作の第一のモードは、テストデータが第一のメモリ手段を介して前記ラッパー入力セルを通じてシフトされている内テストシフトモードに対応する請求項４に記載のテストラッパーアーキテクチャ。
【請求項６】
前記ラッパー入力セルは、動作の第二のモードで前記主出力信号に前記第一のメモリ手段において記憶されるデータを接続する請求項５に記載のテストラッパーアーキテクチャ。    
【請求項７】
前記動作の第二のモードは、先行するシフト動作の間に前記第一のメモリ手段において記憶されるテストデータが、前記ラッパー入力セルの主出力に接続される内テスト通常モードに対応する請求項６に記載のテストラッパーアーキテクチャ。  
【請求項８】
前記第二のコアのラッパー入力セルが、第二のメモリ手段を介して、動作の第三のモードで前記第一のコアのテスト出力信号に前記第一のコアのテスト入力信号を接続する請求項２又は３に記載のテストラッパーアーキテクチャ。  
【請求項９】
前記動作の第三のモードは、テストデータが前記第二のメモリ手段を介して前記テスト入力と前記テスト出力との間でシフトされる外テストシフトモードに対応する請求項８に記載のテストラッパーアーキテクチャ。  
【請求項１０】
前記第二のコアのラッパー入力セルは、動作の第四のモードで前記第二のメモリ手段に前記第二のコアの主入力信号を接続する請求項２又は３に記載のテストラッパーアーキテクチャ。
【請求項１１】
前記動作の第四のモードは、前記第一のコアの主入力から受信されるテスト応答データが前記第二のメモリ手段において記憶される外テスト通常モードに対応する請求項１０に記載のテストラッパーアーキテクチャ。  
【請求項１２】
前記第二のコアのラッパー出力セルが、動作の第一のモードで前記第二のコアのテスト出力信号に前記第二のコアのテスト入力信号を接続する請求項２又は３に記載のテストラッパーアーキテクチャ。  
【請求項１３】
前記動作の第一のモードは、テストデータが第三のメモリ手段を介して前記ラッパー出力セルを通じてシフトされている内テストシフトモードに対応する請求項１２に記載のテストラッパーアーキテクチャ。
【請求項１４】
前記第二のコアのラッパー出力セルが、動作の第二のモードで前記第三のメモリ手段に前記主入力信号を接続する請求項２又は３に記載のテストラッパーアーキテクチャ。  
【請求項１５】
前記動作の第二のモードは、前記第二のコアから観測されるテスト応答データが前記第三のメモリ手段において記憶される内テスト通常モードに対応する請求項１４に記載のテストラッパーアーキテクチャ。
【請求項１６】
前記第二のコアのラッパー出力セルが、第四のメモリ手段を介して、動作の第三のモードで前記第一のコアのテスト出力信号に前記第一のコアのテスト入力信号を接続する請求項２又は３に記載のテストラッパーアーキテクチャ。  
【請求項１７】
前記動作の第三のモードは、テストデータが前記第四のメモリ手段を介して前記テスト入力と前記テスト出力との間でシフトされる外テストシフトモードに対応する請求項１６に記載のテストラッパーアーキテクチャ。  
【請求項１８】
前記第二のコアのラッパー出力セルは、動作の第四のモードで前記第一のコアのための主出力に前記第四のメモリ手段において記憶されるテストデータを接続する請求項２又は３に記載のテストラッパーアーキテクチャ。
【請求項１９】
前記動作の第四のモードは、前記第四のメモリにおいて記憶されるテストデータが前記第一のコアのための主出力に接続される外テスト通常モードに対応する請求項１８に記載のテストラッパーアーキテクチャ。
【請求項２０】
前記メモリ手段の一つ又はそれより多くがフリップフロップになる請求項５、８、１３、又は１６の何れか一項に記載のテストラッパーアーキテクチャ。
【請求項２１】
階層的に前記第一のコアが親コアになり、前記第二のコアが子コアになる請求項１乃至２０の何れか一項に記載のテストラッパーアーキテクチャ。
【請求項２２】
一つ又はそれより多くの階層コアを有する電子回路をテストするために使用されるテストアーキテクチャのためのラッパーセルであって、前記ラッパーセルは、
−  主データ信号を受信するための第一の入力部と、
−  テストデータ信号を受信するための第二の入力部と、
−  主データ信号を出力するための第一の出力部と、
−  テストデータ信号を出力するための第二の出力部と
を有し、前記ラッパーセルは更に、他のコアからテスト入力信号を受信するための第三の入力部と、前記他のコアにテスト出力信号を出力するための第三の出力部とを有するラッパーセル。
【請求項２３】
前記ラッパーセルは、
−  第一の入力信号に接続される第一の入力部、及び第一のメモリ手段の出力部に接続されると共に前記ラッパーセルの第二の出力部に接続される第二の入力部を有すると共に前記ラッパーセルの第一の出力部に接続される出力部を有する第一のマルチプレクサと、
−  前記ラッパーセルの第二の入力部に接続される第一の入力部、及び前記ラッパーセルの第一の出力部に接続される第二の入力部を有すると共に前記第一のメモリ手段の入力部に接続される出力部を有する第二のマルチプレクサと、
−  前記ラッパーセルの第一の入力部に接続される第一の入力部、前記ラッパーセルの第三の入力部に接続される第二の入力部、及び第二のメモリ手段を介して前記ラッパーセルの第三の出力部に接続される出力部を有する第三のマルチプレクサと
を有する入力ラッパーセルになる請求項２２に記載のラッパーセル。  
【請求項２４】
動作の第一のモードにおいて前記ラッパー入力セルは、前記第一のメモリ手段を介して前記第二の入力部を前記第二の出力部に接続する請求項２３に記載のラッパー入力セル。
【請求項２５】
動作の第二のモードにおいて前記ラッパー入力セルは、前記第一のメモリ手段において記憶されるデータを前記第一の出力部に出力する請求項２３に記載のラッパー入力セル。
【請求項２６】
動作の第三のモードにおいて前記ラッパー入力セルは、前記第二のメモリ手段を介して前記第三の入力部を前記第三の出力部に接続する請求項２３に記載のラッパー入力セル。
【請求項２７】
動作の第四のモードにおいて前記ラッパー入力セルは、前記第一の入力部を前記第二のメモリ手段に接続する請求項２３に記載のラッパー入力セル。      
【請求項２８】
前記ラッパーセルは、
−  前記第一の入力信号に接続される第一の入力部、及び第一のメモリ手段の出力部に接続されると共にラッパー出力セルの第三の出力部に接続される第二の入力部を有すると共に前記ラッパー出力セルの第一の出力部に接続される出力部を有する第一のマルチプレクサと、
−  前記ラッパー出力セルの第二の入力部に接続される第一の入力部、及び前記ラッパー出力セルの第一の入力部に接続される第二の入力部を有すると共に第二のメモリ手段の入力部に接続される出力部を有する第二のマルチプレクサと、
−  前記ラッパー出力セルの第一の入力部に接続される第一の入力部、前記ラッパー出力セルの第三の入力部に接続される第二の入力部、及び前記第一のメモリ手段を介して前記ラッパー出力セルの第三の出力部に接続される出力部を有する第三のマルチプレクサと
を有する出力ラッパーセルになる請求項２２に記載のラッパーセル。    
【請求項２９】
動作の第一のモードにおいて前記ラッパー出力セルは、前記第二のメモリ手段を介して前記第二の入力部を前記第二の出力部に接続する請求項２８に記載のラッパー出力セル。
【請求項３０】
動作の第二のモードにおいて前記ラッパー出力セルは、前記第一の入力部を前記第二のメモリ手段に接続する請求項２８に記載のラッパー出力セル。  
【請求項３１】
動作の第三のモードにおいて前記ラッパー出力セルは、前記第一のメモリ手段を介して前記第三の入力部を前記第三の出力部に接続する請求項２８に記載のラッパー出力セル。
【請求項３２】
動作の第四のモードにおいて前記ラッパー出力セルは、前記第一のメモリ手段において記憶されるテストデータを前記第一の出力部に接続する請求項２８に記載のラッパー出力セル。    
【請求項３３】
前記第三のマルチプレクサの出力を受信するように接続される第一の入力部及び前記第一のマルチプレクサの出力を受信するように接続される第二の入力部を有する第四のマルチプレクサを更に有し、前記第四のマルチプレクサの出力部は前記入力部を前記第一のメモリ手段にもたらす請求項２８乃至３２の何れか一項に記載のラッパー出力セル。  
【請求項３４】
前記ラッパー出力セルは、前記第三のマルチプレクサをテストする請求項３３に記載のラッパー出力セル。
【請求項３５】
一つ又はそれより多くの階層コアを有する電子回路をテストする方法であって、前記方法は、
−  ラッパー入力セル及びラッパー出力セルを有する第一のコアにおいて、前記第一のコアに対するテスト入力信号及び主入力信号を受信すると共に、前記第一のコアに対するテスト出力信号及び主出力信号を出力するように当該ラッパー入力セル及びラッパー出力セルを構成するステップと、
−  ラッパー入力セル及びラッパー出力セルを有する第二のコアにおいて、前記第二のコアに対するテスト入力信号及び主入力信号を受信すると共に、前記第二のコアに対するテスト出力信号及び主出力信号を出力するように当該ラッパー入力セル及びラッパー出力セルを構成するステップと、
−  前記第一のコアからテスト入力信号を受信すると共に、前記第一のコアにテスト出力信号を出力するように前記第二のコアのラッパー入力セル及びラッパー出力セルを構成し、それによって前記第一のコア及び前記第二のコアが並列にテストされることを可能にするステップと
を有する方法。
【請求項３６】
請求項１乃至２１に記載のテストラッパーアーキテクチャ又は請求項２２乃至３４に記載のラッパーセルを有する集積回路。
【請求項３７】
請求項１乃至２１に記載のテストラッパーアーキテクチャ又は請求項２２乃至３４に記載のラッパーセルを動作させるための手段を有する自動テスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はテスト回路及び方法に関し、特に一つ又はそれより多くの階層コア（中核）（hierarchical core）を備えるシステムチップをテストするためのテスト回路及び方法に関する。
【背景技術】
【０００２】
設計時間を最短化（最小限化）するため、再利用可能なコアが、大規模且つ複雑なシステムチップ（system chips (SOCs)）の設計に対してますます利用されてきている。コアは事前（先行）設計されると共に事前（先行）検証された設計（デザイン）モジュールであり、多くの場合、異なる企業から供給される。このようなコアの例としては、エンベデッドメモリ（embedded memory）、アナログブロック、ＣＰＵ、ＤＳＰ、及びユーザ定義論理ブロック（user-defined logic block）がある。
【０００３】
コアベースの（コアを基礎とする）ＳＯＣのテスティングは、コアベースの態様で最も適切になされる。通常、コアはＳＯＣに深く埋め（組み）込まれ、全てのコアがチップピン（chip pin）から直接アクセスされ得ることはない。それ故に通常のコアベースのテスト基盤（インフラストラクチャ）は、（１）ＳＯＣピンからテスト対象コア（core-under-test）へのアクセスを可能にするテストアクセスメカニズム（機構）部（test access mechanism (TAM)）、及び（２）テストをもたらすのに必要とされるコアの絶縁分離（アイソレーション（isolation））を可能にするコアテストラッパー（core test wrapper）から構成されている。
【０００４】
ラッパー及びＴＡＭはときとしてテストシェル（TestShell）及びテストレール（TestRail）と称される。標準（規格）化されているがスケーラブルなラッパーアーキテクチャが知られている。しかしながら、多くのＳＯＣ特有（固有）パラメータ（SOC-specific parameter）に依存するため、当該ラッパーアーキテクチャはＴＡＭ設計及び最適化を標準化しない。ＳＯＣ境界部（バウンダリ）において限定された数のチップピンが存在するため、十分な幅（配線（ワイヤ））の別個のＴＡＭがＳＯＣにおける全てのコアにもたらされる余裕はない。それ故に実際、複数のコアが共通のＴＡＭを共有する。これにより、テストアーキテクチャ設計に対する問題がもたらされる。所与の数のテストピンを備える所与のＳＯＣのためのテストアーキテクチャを設計するため、
−  ＴＡＭによって使用されるピンの全数はテストピンの所与の数よりも少なくなるか、又は等しくなるように個別のＴＡＭの数及びそれらの幅が決定され、
−  ＴＡＭに対するコアの割り当てが決定され、
−  各々のコアに対するラッパー設計が決定される
必要がある。
【０００５】
全てのＳＯＣテストアーキテクチャは、対応する最適テストスケジュール（optimum test schedule）を有するため、ラッパー及びＴＡＭの設計はＳＯＣテスト時間について大きな影響を与える。例えばＳＯＣテスト時間が最短化されるというように、所与のＳＯＣのためにラッパー及びＴＡＭから構成される完全なテストアーキテクチャを設計することを支援（補助）するための道具（ツール）が開発されてきた。
【０００６】
しかしながら、ラッパー及びＴＡＭ設計のために利用可能な全ての既存の方法は、ＳＯＣにおける階層（ＳＯＣ及びコア）の一つのレベルを仮定しており、それによって、ＳＯＣ設計は、設計におけるコアの複数のレベルから構成されることが仮定されている。階層は、例えば社内（自社）設計のコアが一つ又は複数の社内／社外のコアを含むときにもたらされる。その結果、最新のＳＯＣ設計が階層（ＳＯＣ及びコア）の一つのレベルのみに限定されることはないが、代わりに階層の複数のレベルから構成される。
【０００７】
従って、ラッパー及びＴＡＭ設計のために利用可能な既存の方法はＳＯＣにおける階層を仮定していないため、たとえコアの間に階層が存在する場合でも、ＳＯＣにおける全てのコアは同じレベルとして処理される（扱われる）。このため、これらの方法によってもたらされる最適テストスケジュールは、現在のラッパーアーキテクチャでは不可能となる親（ペアレント）コア（parent core）及び子（チャイルド）コア（child core）の並列テスティングを可能にする。現在のラッパーアーキテクチャは少なくとも三つのモード、すなわち、（１）通常（ノーマル）モード、（２）内部（内面）（インワードフェイシング）（内テスト（インテスト（In-test）））モード（Inward-facing mode）、及び（３）外部（外面）（アウトワードフェイシング）（外テスト（エクステスト（Ex-test）））モード（Outward-facing mode）をサポートする。既存のラッパーは一度に一つのモードでのみ構成され得る。親コアのテスティングは、自信のラッパーが“内テスト”モードで構成されることを必要とすると共に自身の子コアのラッパーが“外テスト”モードで構成されることを必要とする。従って、親コアのテスティングの間、ＴＡＭ、すなわち親コア自身に接続されるものと、子コアに接続されるものとの両方が、親コアをテストするために使用される。それ故に、知られている方法によって提案されている解決策（ソリューション）は、実際のＳＯＣにおいて直接適用不可能である。親コア及び子コアを並列にテストすることを回避するため、テストスケジュールは、二つのうちの一方のみが一度にテストされるように修正され得る。不都合なことに、これにより、様々なテストのシリアル化（シリアライゼーション（serialization））がもたらされ、それ故にＳＯＣテスト時間に深刻な影響が及ぼされる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
それ故に、本発明の目的は、上記の不利点を克服することにあり、テストラッパーアーキテクチャ及び一つ又はそれより多くの階層コアを備えるＳＯＣをテストするための方法を提供することにある。これにより、テストスケジュールは最適化され得るので、最短のＳＯＣテスト時間が得られ得る。
【課題を解決するための手段】
【０００９】
本発明の第一の態様によれば、一つ又はそれより多くの階層コアを有する電子回路をテストするためのテストラッパーアーキテクチャがもたらされる。テストラッパーアーキテクチャは、ラッパー入力セル及びラッパー出力セルを有し、当該ラッパー入力セル及びラッパー出力セルが、第一のコアのためにテスト入力信号及び主（一次）入力信号を受信すると共に、第一のコアのためにテスト出力信号及び主出力信号を出力するように構成される第一のコアと、ラッパー入力セル及びラッパー出力セルを有し、当該ラッパー入力セル及びラッパー出力セルが、第二のコアのためにテスト入力信号（ＣＴＩ）及び主入力信号（ＰＩ）を受信すると共に、第二のコアのためにテスト出力信号（ＣＴＩ）及び主出力信号（ＰＯ）を出力するように構成される第二のコアとを有し、第二のコアのラッパー入力セル及びラッパー出力セルは更に、前記第一のコアからテスト入力信号（ＰＴＩ）を受信すると共に、前記第一のコアにテスト出力信号（ＰＴＯ）を出力し、それによって前記第一のコア及び前記第二のコアが並列にテストされ得るテストラッパーアーキテクチャがもたらされる。
【００１０】
本発明の他の態様によれば、一つ又はそれより多くの階層コアを有する電子回路をテストするために使用されるテストアーキテクチャのためのラッパーセルであって、前記ラッパーセルは、主データ信号を受信するための第一の入力部（ＰＩ）と、テストデータ信号を受信するための第二の入力部（ＣＴＩ）と、主データ信号を出力するための第一の出力部（ＰＯ）と、テストデータ信号を出力するための第二の出力部（ＣＴＯ）とを有し、前記ラッパーセルは更に、他のコアからテスト入力信号を受信するための第三の入力部（ＰＴＩ）と、他のコアにテスト出力信号を出力するための第三の出力部（ＰＴＯ）とを有するラッパーセルがもたらされる。
【００１１】
本発明の更なる態様によれば、一つ又はそれより多くの階層コアを有する電子回路をテストする方法であって、前記方法は、
−  ラッパー入力セル及びラッパー出力セルを有する第一のコアにおいて、第一のコアのためにテスト入力信号及び主入力信号を受信すると共に、第一のコアのためにテスト出力信号及び主出力信号を出力するように当該ラッパー入力セル及びラッパー出力セルを構成するステップと、
−  ラッパー入力セル及びラッパー出力セルを有する第二のコアにおいて、第二のコアのためにテスト入力信号（ＣＴＩ）及び主入力信号（ＰＩ）を受信すると共に、第二のコアのためにテスト出力信号（ＣＴＩ）及び主出力信号（ＰＯ）を出力するように当該ラッパー入力セル及びラッパー出力セルを構成するステップと、
−  第一のコアからテスト入力信号（ＰＴＩ）を受信すると共に、第一のコアにテスト出力信号（ＰＴＯ）を出力するように前記第二のコアのラッパー入力セル及びラッパー出力セルを構成し、それによって前記第一のコア及び前記第二のコアが並列にテストされることを可能にするステップと
を有する方法がもたらされる。
【００１２】
本発明の更なる態様によれば、請求項に記載のテストラッパーアーキテクチャ又はラッパーセルを有する集積回路がもたらされる。
【００１３】
本発明の更なる態様によれば、請求項に記載のテストラッパーアーキテクチャ又はラッパーセルを動作させるための手段を有する自動テスト装置がもたらされる。
【００１４】
本発明は、階層コアが並列にテストされることを可能にする一方、ＳＯＣテスト時間が最短化されるという利点を有する。
【００１５】
本発明のより正確な理解のために、更にどのように本発明が実施され得るかをより明確に示すために、この場合例示によってのみ以下の図面が参照されるであろう。
【発明を実施するための最良の形態】
【００１６】
図１は、複数のコア３を有する通常のＳＯＣ１を示す。図示のため、ＳＯＣは九つのコアＡ乃至Ｉを有しているように示されており、そのうちコアＡ及びコアＢは階層コアである。コアＡは、子コア、コアＨを含んでおり、コアＢは、子コア、コアＩを含んでいる。
【００１７】
図２は、図１に示されているＳＯＣのためのテストアーキテクチャ例を示しており、幅w1, w2, 及びw3をそれぞれ有する三つのＴＡＭ51乃至53を含んでいる。第一のＴＡＭ51はコアＣ、Ｄ、及びＦをテストするために使用され、第二のＴＡＭ52はコアＡ、Ｉ、及びＥをテストするために使用され、第三のＴＡＭ53はコアＢ、Ｈ、及びＧをテストするために使用される。
【００１８】
図３は、階層がないと仮定して、すなわち平ら（フラット）なコア構造体（flat core structure）が存在すると仮定して、図２に示されているテストアーキテクチャのための最適なテストスケジュールを示す。水平軸はテスト時間を示す一方、垂直軸はＴＡＭ幅を示す。アーキテクチャにおける全てのＴＡＭ51乃至53は並列にテストされることが仮定されるため、ＳＯＣのための全テスト時間は、最長のテスト時間、すなわち例におけるＴＡＭ53のためのテスト時間に対応する時間“Ｔ”を有するＴＡＭのテスト時間によって決定される。図３に示されるテスト時間が、コアの内部の回路（すなわち、内テストモードにおける自身のラッパー）をテストするのに必要とされる時間であることは注意される。従って、実際、全てのコアが同じレベルになる場合、効率的なテスト終了時間が得られ得ることは図３から理解され得る。しかしながら、図１に示されているように、コアＡ及びコアＢはそれぞれ、コアＨ及びコアＩを含んでおり、このことは、図３に示されているように、コアＡ及びＨとコアＢ及びＩとが実際、並列にテストされ得ないことを意味している。それ故に、図３に示されているテストスケジュールはもはや有効でない。
【００１９】
図４は、コアＡ及びＢの階層的な特性を考慮する修正テストスケジュールを示す。親コアＡがテストされているとき（すなわち内テストモードにあるとき）、子コアＨは外テストモードにおいて位置される。同様に、親コアＢがテストされているとき、子コアＩは外テストモードにおいて位置される。親コアＡ及びＢがテストされているとき、子コアＨ及びコアＩは外テストモードにおいて位置される必要があるため、このことは、子コアＨ及びコアＩが内テストモードにおいて位置され得ず、それ故に親コアＡ及びＢと並列にテストされ得ないことを意味する。すなわち、ラッパーは一度に一つのテストモードしか可能にしないという事実のために親及び子コアは並列にテストされ得ず、それによって、元のテスト時間よりもかなり長くなる修正テストスケジュールがもたらされる。
【００２０】
図５は、二つのスキャンチェーン５３及び５５と、三つの機能（ファンクショナル）入力端子A [0:2]と、二つの機能出力端子Z [0:1]とを備える例としてのコア５１のための従来のラッパーアーキテクチャ５０を示す。図５に示されているパラレル（並列）ポートに加えて、ラッパー５０が制御回路及び１ビットシリアルポートを通じた接続部を有していてもよいことは注意されるが、これらは明確化のために省略されている。
【００２１】
コア５１は、TAM [0:2]と称される３ビット幅ＴＡＭ（three bit-wide TAM）に接続される（つながれる）。ラッパーアーキテクチャにおいて、各々の機能入力端子A[0:2]はラッパー入力セル570, 571, 及び572にそれぞれ接続される一方、各々の機能出力端子Z[0:1]はラッパー出力セル590及び591にそれぞれ接続される。
【００２２】
各々のラッパー入力セル57は、第一及び第二のマルチプレクサm1及びm2と、メモリ要素（素子）、例えばフリップフロップ60iとを有する一方、各々のラッパー出力セルは、第一及び第二のマルチプレクサm3及びm4と、フリップフロップ60oのようなメモリ要素とを有する。
【００２３】
表１は、ラッパーアーキテクチャによってサポートされる様々なモードに対してセットするマルチプレクサを示す。スキャンテストは二つの位相、すなわちシフト位相及び通常位相から構成されるため、表はこれらの位相に対するセッティングを別個に列記している。
【表１】
2007525684.tif 000003
【００２４】
機能（ファンクション）モード（functional mode）において、ラッパー入力セルはトランスペアレント（透過）モードにあり、コアは自身の機能端子A[0:2]及びZ[0:1]を通じて自身の周辺部に接続される。すなわち、ラッパー入力セルは、チップからの入力信号ＰＩがコアに対する出力部ＰＯに伝達されるように選択されるマルチプレクサm2を有する。同様に機能モードにおいてラッパー出力セルは、マルチプレクサm4が選択されるように構成されるので、これにより、コアからの入力信号ＰＩはチップに対する出力部ＰＯに伝達される。
【００２５】
内テストモードは、コア自体の内部における回路をテストするために使用される。それ故にラッパーセルは、テスト刺激（スティミュリ（stimuli））がコアの入力端子においてもたらされ得ると共に、テスト応答がコアの出力端子から観測され得るように構成される。外テストモードは、コアの外部における回路、すなわちコアの間の相互接続部及び論理部をテストするために使用される。このモードにおいて、コアの入力端子は、当該端子が、コアの入力端子の後方における回路からテスト応答を取り込むために使用され得るように構成される。同様に出力端子は、当該端子が、コアの出力端子の前方における回路にテスト刺激をもたらすために使用され得るように構成される。
【００２６】
表１から、ラッパー入力／出力セルは、データをもたらすため、又はデータを取り込むための何れかでのみ使用され得るが、同時に両方の態様を実行し得ないことが理解され得る。それ故に、親コアのテスティングは子コアが外テストモードになることを必要とする一方、子コアのテスティングはラッパーセルが内テストモードになることを必要とするため、従来技術によるラッパーアーキテクチャは親及び子コアの並列テスティングを可能にしない。このため、自身の構成要素にアクセスしない親コアのテスティングも、ラッパー入力セルにおける応答を取り込まなければならないと共に、自身の子コアのラッパー出力部にテスト刺激をもたらさなければならない。
【００２７】
親及び子コアが従来のラッパー設計で並列にテストされ得ない理由を更に理解するために、この場合図６乃至１０が参照されるであろう。図６は親コアＡを、自身の子コアＢと共に示す。親コアＡに接続されるＴＡＭは、PTAM [0:2]と称され、子コアに接続されるＴＡＭは、CTAM [0:2]と称される。
【００２８】
図７を参照すると、親コアＡをテストするために使用されるコンポーネントが、境界枠（boundary box）70, 71, 及び72内に示されている。内テストモードにおいて親コアＡをテストするため、テスト刺激は親コアのスキャンチェーン７０及び（PA[0:1]としてマークされている）自身のラッパー入力セル７１にもたらされる必要がある。更にテスト刺激は（Z[0:1]としてマークされている）子コアＢの出力ラッパーセル７２にもたらされる必要があり、このことは、子コアＢの子ラッパー出力セル７２の後に回路をテストするために必要とされる（回路は論理雲部（クラウド）７３として示されている）。
【００２９】
同様に図８を参照すると、親コアＡのスキャンチェーン７０からのテスト応答は、（PZ[0:1]としてマークされている）親コアＡのラッパー出力セル７４を介して観測（監視）される必要がある。更に、子ラッパー入力セル７５の前の回路からのテスト応答は観測される必要があり（回路は論理雲部７６として示されている）、子ラッパー入力セルはA[0:1]としてマークされている。
【００３０】
図９を参照すると、内テストモードにおいて子コアＢをテストするため、テスト刺激は子コアＢのスキャンチェーン７６及び（A[0:2]としてマークされている）自身のラッパー入力セル７５のみにもたらされる必要がある。更に図１０において示されているように、テスト応答は子コアＢのスキャンチェーン７６及び（Z[0:1]としてマークされている）自身のラッパー出力セル７２のみから観測される必要がある。
【００３１】
従って、図６乃至１０から、親コアAのラッパーは内テストモードにおいて構成されることが必要とされ、子コアＢのラッパーは外テストモードにおいて構成されることが必要とされることは理解され得る。
【００３２】
しかしながら、子コアＢのテスティングは、子コアのラッパーセルが内テストモードで構成されることを必要とする。それ故に、ラッパーアーキテクチャは、ラッパーが一度に一つのモードで構成されることを可能にするのみであるため、子コアのテスティングは不可能になるが、親コアはテストされているという競合（コンフリクト（conflict））が存在する。更に、親コアがテストされている間、両方のＴＡＭ、親コアに接続される一方と子コアに接続される他方とは、親コアに対してテストデータを転送するために使用される。それ故に、子コアに接続されるＴＡＭは、ＴＡＭに接続される他の個別（単独）のコアをテストするためにも使用され得ない。
【００３３】
それ故に本発明によれば、コアは同時に内テストモードと外テストモードとの両方にもたらされることを可能にするラッパーアーキテクチャがもたらされるので、親及び子コアは並列にテストされ得る。それ故に本発明の場合、平らなＳＯＣばかりでなく階層ＳＯＣのための最適テスト時間も得ることが可能になる。
【００３４】
図１１は、親コアＡ及び子コアＢを有する本発明によるラッパーアーキテクチャを示している。図６に示されている従来のラッパーアーキテクチャと同様に親コアは、スキャンチェーン７０、ラッパー入力セル７１、ラッパー出力セル７４、及び親ＴＡＭすなわちPTAM [0:2]を有する。同様に子コアは、スキャンチェーン７６、ラッパー入力セル７５、及びラッパー出力セル７２を有しており、子ＴＡＭすなわちCTAM [0:2]に接続されている。しかしながら、本発明によれば、子コアの各々のラッパー出力セル７２及び各々のラッパー入力セル７５は、子ＴＡＭ、ＣＴＡＭに接続されることに加えて、親ＴＡＭ、ＰＴＡＭに接続される。
【００３５】
図１２ａは図６の従来のラッパーセルの概念図を示しており、図１２ｂは本発明による図１１のラッパーセル７５及び７２の概念図を示している。図１２ａの従来のラッパーセルにおいて、ＰＩ及びＴＩは、ラッパーセルに対する主入力部及びテスト入力部をそれぞれ表している一方、ＰＯ及びＴＯは、ラッパーセルからの主出力部及びテスト出力部をそれぞれ表している。図１２ａのラッパーセルが入力ラッパーセルとして使用されるとき、ＰＩ及びＴＩは、チップ及びＴＡＭからデータをそれぞれ受信するように接続される一方、ＰＯ及びＴＯは、コア及び“スキャンアウト（Scan out）”にデータをそれぞれ出力する。他方、図１２aのラッパーセルが出力ラッパーセルとして使用されるとき、PIとTIとは、コア及びTAMからデータをそれぞれ受信するように接続される一方、PO及びTOは、チップ及び“スキャンアウト”にデータをそれぞれ出力する。
【００３６】
しかしながら、図１２ｂのラッパーセルにおいて、CTI及びCTOは、子コアTAMに対応するテスト入力及び出力信号を表す一方、PTI及びPTOは、親コアTAMのためのテスト入力及び出力信号を表す。
【００３７】
ラッパーセル１２ｂのより詳細な図が図１３及び１４において示されている。図１３は本発明の好ましい実施例によるラッパー入力セル７５を示す。図５に示されている従来のラッパー入力セルと同様、ラッパー入力セル７５は、第一及び第二のマルチプレクサ１３２及び１３１と、フリップフロップ１３３のようなメモリ要素とを有する。これらの要素は、主データ及びテスト信号、PI及びCTIをそれぞれ受信すると共に、主データ及びテスト信号、PO及びCTOをそれぞれ出力するように構成される。PIとCTIとは、親コア及び子TAMからデータをそれぞれ受信するように接続される一方、POとCTOとは、子コア及びCTAMのためのスキャンアウトにデータをそれぞれ出力するように接続される。しかしながら、ラッパー入力セル７５は、第三のマルチプレクサ１３４及び第二のフリップフロップ１３５を更に有する。第三のマルチプレクサ１３４は、主入力部PI及び更なる入力部PTIを受信する。PTIは、親コアのTAM、PTAMからデータを受信するように接続される。マルチプレクサ１３４の出力部はフリップフロップ１３５に接続され、ラッパー入力セル７５から更なる出力信号PTOをもたらす。更なる出力信号PTOは親TAM、PTAMのスキャンアウトに接続される。
【００３８】
図１４は、本発明の好ましい実施例によるラッパー出力セル７２を示す。図５に示されている従来のラッパー出力セルと同様、ラッパー出力セル７２は、第一及び第二のマルチプレクサ１４２及び１４１と、フリップフロップ１４３のようなメモリ要素とを有する。これらの要素は、主データ及びテスト信号、PI及びCTIを受信すると共に、主データ及びテスト信号、PO及びCTOを出力するように構成される。PIとCTIとは、子コア及び子TAMからデータをそれぞれ受信するように接続される一方、POとCTOとは、親コア及び子TAM（CTAM）のためのスキャンアウトにデータをそれぞれ出力するように接続される。しかしながら、ラッパー出力セル７２は、第三のマルチプレクサ１４４及び第二のフリップフロップ１４５を更に有する。第三のマルチプレクサ１４４は、主入力部PI及び更なる入力部PTIを受信する。PTIは、親コアのTAM、PTAMからデータを受信するように接続される。マルチプレクサ１４４の出力部はフリップフロップ１４５に接続され、ラッパー出力セル７２から更なる出力信号PTOをもたらす。更なる出力信号PTOは親TAM、PTAMのスキャンアウトに接続される。
【００３９】
上記のラッパー入力セル及びラッパー出力セルは、子コアが内テスト及び外テストモードで並列に動作させられることを可能にする。表２は、ラッパーアーキテクチャによってサポートされる様々なモードに対するマルチプレクサセッティングを示す。
【表２】
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【００４０】
表２から、内テストモードにおける子コアと親コアとの両方に対するマルチプレクサセッティングは互いに競合しないことが理解され得る。それ故に、このアーキテクチャの場合、階層コアのテスティングは並列になされ得る。
【００４１】
図１５a乃至１５ｄは、表２に示されているセッティングに応じたラッパー入力セル７５の機能を図示している。図１５aは、“内テストシフト（In-test shift）”モードにおいて動作させられるときのラッパー入力セル７５を示す。理解され得るように、ラッパー入力セルは、子コアTAM,CTAMから受信されるデータが子コアTAM、CTAMのためのスキャンアウトに伝送（転送）されるように構成され、それ故にテスト刺激はシフトされることが可能になる。
【００４２】
図１５ｂにおいて、子コアがテストされている動作（オペレーション）の“内テスト通常（ノーマル）（In-test normal）”モードにおけるラッパー入力セル７５が示されている。当該モードにおいて、シフトモードに後続するフリップフロップ１３３に記憶されるテスト刺激はラッパー入力セル７２の出力部POにもたらされ、それによって、子コアがテストされる。
【００４３】
図１５ｃにおいて、動作の“外テストシフト（Ex-test shift）”モードにおけるラッパー入力セル７５が示されている。当該モードにおいて、親TAM、PTAMから受信される入力データPTIは親TAM、PTAMのためのスキャンアウトに伝送される。
【００４４】
図１５ｄにおいて、動作の“外テスト通常（Ex-test normal）”モードにおけるラッパー入力セル７５が示されている。当該モードにおいて、入力部PI上の親コアから受信される入力データはフリップフロップ１３５に記憶される。
【００４５】
上記から、本発明によるラッパー入力セル７５は、競合することなしに内テスト及び外テストモードで並列に、すなわち図１５ｂ及び１５ｄに示されているモードで並列に動作することが可能であり、それによって、親及び子コアは並列にテストされることが可能になることは理解され得る。
【００４６】
図１６a乃至１６ｄは、表２に示されているセッティングに応じたラッパー出力セル７２の機能を図示している。図１６aは、“内テストシフト”モードにおいて動作させられるときのラッパー出力セル７２を示す。理解され得るように、ラッパー出力セルは、入力部CTI上で子TAMから受信されるデータがフリップフロップ１４３を介して、子コアTAMのためのスキャンアウトに接続される出力部CTOに伝送されるように構成され、それ故にテスト刺激はシフトされることが可能になる。
【００４７】
図１６ｂにおいて、子コアがテストされている動作の“内テスト通常”モードにおけるラッパー出力セル７２が示されている。当該モードにおいて、子コアから観測されるテスト応答データは入力部PI上で受信され、フリップフロップ１４３において記憶される。
【００４８】
図１６ｃにおいて、動作の“外テストシフト”モードにおけるラッパー出力セル７２が示されている。当該モードにおいて、入力部PTI上で親TAM、PTAMから受信されるテストデータはフリップフロップ１４５を介して、親TAM、PTAMのためのスキャンアウトに伝送される。
【００４９】
図１６ｄにおいて、動作の“外テスト通常”モードにおけるラッパー出力セル７２が示されている。当該モードにおいて、フリップフロップ１４５において先行して記憶されるテストデータは出力部POを介して、親コアに伝送される。
【００５０】
上記から、本発明によるラッパー出力セル７２は、競合することなしに内テスト及び外テストモードで並列に、すなわち図１６ｂ及び１６ｄに示されているモードで並列に動作することが可能であり、それによって、親及び子コアは並列にテストされることが可能になることは理解され得る。  
【００５１】
上記のラッパー入力セルは完全にテストされ得る。しかしながら、ラッパー出力セルにおいて、マルチプレクサ１４２（ｍ５）の出力部はテストされ得ない。当該マルチプレクサをテスト可能にするため、図１７は、更なるマルチプレクサ１４６がアーキテクチャに追加されている本発明の更なる態様によるラッパー出力セルを示している。マルチプレクサ１４６は、親内テスト通常モードにおいて“０”にセットされ、モードの残りに対して“１”にセットされ得る。ラッパー出力セル７２における更なるマルチプレクサ１４６の包含は、マルチプレクサ１４２及びそれ故にラッパー出力セル７２全体が完全にテストされ得ることを意味する。
【００５２】
図１８a及び１８ｂは、本発明のラッパーセルを使用する階層コアのためのラッパーアーキテクチャを示す。図１８aは内テストモードにおける親コアを示しており、図１８ｂは内テストモードにおける子コアを示している。当該図から理解され得るように両方のモードは、互いに競合することなしに並列に共存し得る。
【００５３】
親コアのためのテスト時間を最短化するため、図１９は、親コアに接続されるTAMにおけるスキャンチェーン及びラッパーセルに対する好ましい配列（順序）を示す。上記議論のように、親コアをテストするため、テスト刺激は親コアのスキャンチェーンにもたらされる必要がある。同様にテスト応答は、親コアのラッパー出力セル及びスキャンチェーンから、更に自身の子コアのラッパー入力セルからも観測される必要がある。
【００５４】
スキャンチェーンはテストデータの入力（提供）と観測との両方に加わるので、当該スキャンチェーンは、好ましくはTAMの中間にもたらされるべきである。子コアのためのラッパー出力セルと共に親コアのためのラッパー入力セルは、TAMの前にもたらされるべきである。同様に親コアのためのラッパー出力セルと子コアのためのラッパー入力セルとはTAMの終端（最後）にもたらされるべきである。
【００５５】
上記の本発明は、階層コアの親及び子コアが並列にテストされることを可能にし、それによって、テストスケジュールが最短化されるため、改善されたテストアーキテクチャをもたらす。
【００５６】
好ましい実施例において記載の特徴の多くが、請求項に記載の発明の範囲から逸脱することなく修正され得ることは当業者によって評価されるであろう。例えば、スキャンチェーンの数、TAM幅、入力／出力セルの数は全て、特定の用途に依存して変化し得ると共に、それによって本発明が好ましい実施例に記載の特定の例に限定されることはない。
【００５７】
更に好ましい実施例は、ラッパーセルにおけるフリップフロップ及びマルチプレクサの使用を開示するが、同じ機能をもたらす他のスイッチング及びメモリデバイスも本発明に従って使用され得る。
【００５８】
更にラッパーアーキテクチャはパラレルポートを有するように示されているが、ラッパーアーキテクチャが、更に１ビットシリアルポートを通じた接続部又は代わりにパラレルポートへの接続部及び制御回路を有していてもよいことは注意される。
【００５９】
本発明の保護範囲は上述の実施例に限定されるものではなく、当業者が請求項の発明の範囲からはずれることなく多くの代わりの実施例を設計することができることは注目されるべきである。単語“有する”は、請求項に記述される構成要素以外に構成要素又はステップの存在を排除するものではない。
【図面の簡単な説明】
【００６０】
【図１】階層コアを有する通常のＳＯＣを示す。
【図２】図１のＳＯＣをテストするための通常のテストアーキテクチャを示す。
【図３】コア間の階層を仮定しない図１のＳＯＣのためのテストスケジュール例を示す。
【図４】階層コアを仮定する図１のＳＯＣのための修正テストスケジュールを示す。
【図５】自身のラッパー入力及び出力セルを備える従来のラッパーアーキテクチャを示す。
【図６】階層コアを有するラッパーを示す。
【図７】図６の親コアのテスティング及びどのようにテスト刺激がコアにもたらされるかを示す。
【図８】図６の親コアのテスティング及びどのようにテスト応答が観測されるかを示す。
【図９】図６の子コアのテスティング及びどのようにテスト刺激が自身のスキャンチェーンにもたらされるかを示す。
【図１０】図６の子コアのテスティング及びどのようにテスト応答が観測されるかを示す。
【図１１】本発明による階層コアをテストするためのテストアーキテクチャを示す。
【図１２ａ】従来のラッパーセルの概念図を示す。
【図１２ｂ】本発明によるラッパーセルの概念図を示す。
【図１３】本発明によるラッパー入力セルを示す。
【図１４】本発明によるラッパー出力セルを示す。
【図１５ａ】動作のあるモードにおけるラッパー入力セルを示す。
【図１５ｂ】動作の他のモードにおけるラッパー入力セルを示す。
【図１５ｃ】動作の他のモードにおけるラッパー入力セルを示す。
【図１５ｄ】動作の他のモードにおけるラッパー入力セルを示す。
【図１６ａ】動作のあるモードにおけるラッパー出力セルを示す。
【図１６ｂ】動作の他のモードにおけるラッパー出力セルを示す。
【図１６ｃ】動作の他のモードにおけるラッパー出力セルを示す。
【図１６ｄ】動作の他のモードにおけるラッパー出力セルを示す。
【図１７】本発明の更なる態様によるラッパー出力セルを示す。
【図１８ａ】親内テストモードにおける本発明のラッパーアーキテクチャを示す。
【図１８ｂ】子内テストモードにおける本発明のラッパーアーキテクチャを示す。
【図１９】親コアに接続されるＴＡＭにおける様々な構成要素の好ましい配列を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２ａ】
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【図１２ｂ】
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【図１３】
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【図１４】
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【図１５ａ】
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【図１５ｂ】
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【図１５ｃ】
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【図１５ｄ】
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【図１６ａ】
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【図１６ｂ】
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【図１６ｃ】
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【図１６ｄ】
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【図１７】
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【図１８ａ】
2007525684.tif 000029
【図１８ｂ】
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【図１９】
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【国際調査報告】
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