(57)【要約】  アクティブマトリックスディスプレイに、ディスプレイ基板の上、しかし表示領域（６３）の外側で、ディスプレイの端に沿って延びる、導体ライン（６２ａ，６２ｂ，６２ｃ）が設けられる。これらの導体ラインは、画素のアレイを定義する薄膜層に追加される、少なくとも１つの層（９０）を備える。行ドライバ回路および／または列ドライバ回路は、表示領域（６３）の外側で共通基板に設けられた、導体ラインに接続する部分（４０，５０）を有する。専用の処理を、導体ラインのために用いて、低抵抗のラインを形成することができる。これらは、行または列ドライバ回路の、共通基板への集積化または実装を助ける。
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【特許請求の範囲】
【請求項１】
アクティブマトリックスディスプレイであって、
共通基板上に設けられた画素のアレイであって、各画素は、表示素子とスイッチングデバイスとを備え、前記画素のアレイは、表示領域を定義し、前記画素は、複数の薄膜層から形成されている、画素のアレイと、
信号を前記画素に供給して、前記表示素子を駆動するための列ドライバ回路と、
信号を前記画素に供給して、前記画素の前記スイッチングデバイスを制御するための行ドライバ回路と、を備え、
当該ディスプレイは、前記共通基板上を、前記表示領域の外側で、前記ディスプレイの端に沿って延びる、少なくとも１つの導体ラインをさらに備え、
前記少なくとも１つの導体ラインは、前記画素のアレイを定義する前記複数の薄膜層に追加される少なくとも１つの層を備え、
前記行ドライバ回路および前記列ドライバ回路の少なくとも１つが、前記表示領域の外側で前記共通基板に設けられ、かつ前記少なくとも１つの導体ラインに接続する、部分を備える、ことを特徴とするディスプレイ。
【請求項２】
前記行ドライバ回路および前記列ドライバ回路の前記少なくとも１つの、前記部分は、前記表示領域の外側で前記共通基板に設けられた集積回路を備える、ことを特徴とする請求項１に記載のディスプレイ。
【請求項３】
前記行ドライバ回路は、前記共通基板に実装された少なくとも１つの行ドライバ集積回路を備え、
前記少なくとも１つの導体ラインは、前記ディスプレイの側端に平行である、ことを特徴とする請求項２に記載のディスプレイ。
【請求項４】
前記少なくとも１つの導体ラインは、前記ディスプレイの前記側端に平行する複数のラインを備える、ことを特徴とする請求項３に記載のディスプレイ。
【請求項５】
前記列ドライバ回路は、前記共通基板に実装された少なくとも１つの列ドライバ集積回路を備え、
前記少なくとも１つの導体ラインは、前記ディスプレイの上端に平行である、ことを特徴とする請求項２に記載のディスプレイ。
【請求項６】
前記少なくとも１つの導体ラインは、前記ディスプレイの前記上端に平行する複数のラインを備える、ことを特徴とする請求項５に記載のディスプレイ。
【請求項７】
前記列ドライバ回路は、前記少なくとも１つの列ドライバ集積回路に接続する列ドライバプリント回路基板をさらに備える、ことを特徴とする請求項５または請求項６に記載のディスプレイ。
【請求項８】
前記少なくとも１つの導体ラインは、前記複数の薄膜層の１つまたは複数により定義されたサポート上に形成されたメッキラインを備える、ことを特徴とする請求項１乃至請求項７のいずれかに記載のディスプレイ。
【請求項９】
前記少なくとも１つの導体ラインは、プリントラインを備える、ことを特徴とする請求項１乃至請求項７のいずれかに記載のディスプレイ。
【請求項１０】
前記少なくとも１つの導体ラインは、電源ラインを備える、ことを特徴とする請求項１乃至請求項９のいずれかに記載のディスプレイ。
【請求項１１】
各画素が、前記表示素子と共通蓄積キャパシタラインの間に接続された蓄積キャパシタをさらに備え、
前記少なくとも１つの導体ラインが、前記蓄積キャパシタラインを備える、ことを特徴とする請求項１乃至請求項１０のいずれかに記載のディスプレイ。
【請求項１２】
前記少なくとも１つの導体ラインが、クロック信号ラインを備える、ことを特徴とする請求項１乃至請求項１１のいずれかに記載のディスプレイ。
【請求項１３】
アクティブマトリックスディスプレイを製造する方法であって、
各画素が表示素子とスイッチングデバイスとを備える画素のアレイを、共通基板上に、前記基板の表示領域内に形成するステップと、
続いて、前記共通基板上を、前記表示領域の外側で、前記ディスプレイの端に沿って延びる、少なくとも１つの導体ラインを形成するステップと、
行ドライバ回路または列ドライバ回路を、前記少なくとも１つの導体ラインに接続するステップと、
を備えることを特徴とする方法。
【請求項１４】
前記行ドライバ回路または前記列ドライバ回路は、集積回路を備え、
前記接続するステップは、前記集積回路を、前記基板に実装するステップと、前記少なくとも１つの導体ラインへの電気的接続を設けるステップと、を備える、ことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記少なくとも１つの導体ラインは、前記画素のアレイを形成する層の１つの上にメッキすることにより形成される、ことを特徴とする請求項１３または請求項１４に記載の方法。
【請求項１６】
前記メッキは、前記画素アレイ内の行導体の形成に使用される、薄膜金属層の上にある、ことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記少なくとも１つの導体ラインは、プリントにより形成される、ことを特徴とする請求項１３または請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリックスディスプレイに関する。
【背景技術】
【０００２】
アクティブマトリックス液晶ディスプレイ（ＡＭＬＣＤ：active matrix liquid crystal display）は、アクティブマトリックスディスプレイの１つのよく知られた例である。このようなディスプレイでは、アクティブプレート（active plate）とパッシブプレート（passive plate）とが、液晶を挟んでいる。アクティブプレートは、液晶に電界を印加する複数の電極を含み、電極は、一般的に、アレイ状に配列される。行および列電極が、画素電極の行および列に沿って延び、各画素電極を駆動する薄膜駆動トランジスタによってデータ信号を画素に供給するために使用される。
【０００３】
駆動トランジスタに加えて、各画素は、画素に電荷を維持するためのキャパシタを含んでもよい。
【０００４】
１つの困難性は、入力信号の復号ならびに行および列電極の駆動に必要な回路を、提供することである。一般的に、このようなドライバ回路は、画素アレイの外側の周りに配置される。この配置は、画素アレイをガラス基板に形成すること、ならびに行および列ドライバ回路を、集積回路を用いて、専用のプリント回路基板または他の担体、例えばフォイルに形成することを可能にする。
【０００５】
現在、低温ポリシリコン（ＬＴＰＳ：low-temperature polysilicon）または微晶質シリコン（microcrystalline silicon）を使用して、ドライバＩＣのいくつかの機能を、ＡＭＬＣＤのガラスに集積化することに、多くの関心が持たれている。集積化は、ＩＣコストのいくらかを省くことに役立ち、また、ディスプレイをよりコンパクトにすることもできる。例えば、列ドライバ回路に使用されているデジタル−アナログ変換器（ＤＡＣ：digital to analogue converter）の基板への集積化が検討されており、行ドライバ回路も同様である。
【０００６】
代わりの提案は、行ドライバチップを、ディスプレイの端に実装することであり、これによって、集積回路は維持されるが、別のＰＣＢまたはフォイルキャリアの必要性は避けられる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、これらの手法は、専用の行ドライバＰＣＢの必要性を避ける一方で、ＰＣＢ上の接続に比べて、抵抗接続（ガラス基板上の金属トラック）の増加を引き起こす。これらの増加した抵抗は、視覚的に知覚可能な人為的影響（artefact）を引き起こす可能性がある。
【課題を解決するための手段】
【０００８】
本発明によると、アクティブマトリックスディスプレイが提供され、このディスプレイは、
共通基板上に設けられた画素のアレイであって、各画素は、表示素子とスイッチングデバイスとを備え、画素のアレイは、表示領域を定義し、画素は、複数の薄膜層から形成されている、画素のアレイと、
信号を画素に供給して、表示素子を駆動するための列ドライバ回路と、
信号を画素に供給して、画素のスイッチングデバイスを制御するための行ドライバ回路と、を備え、
ディスプレイは、共通基板の上を、表示領域の外側で、ディスプレイの端に沿って延びる、少なくとも１つの導体ラインをさらに備え、少なくとも１つの導体ラインは、画素のアレイを定義する複数の薄膜層に追加される少なくとも１つの層を備え、行ドライバ回路および列ドライバ回路の少なくとも１つが、表示領域の外側で共通基板に設けられ、かつ少なくとも１つの導体ラインに接続する、部分を備える。
【０００９】
この装置では、追加的な導体ラインが、画素アレイを形成した後に形成される。これは、専用の処理を使用して、低抵抗のラインを形成できることを意味し、これらの低抵抗のラインに、低抵抗の接続を設けることができる。これらは、行または列ドライバ回路の、共通基板への集積化または実装を助ける。
【００１０】
行ドライバ回路および／または列ドライバ回路は、基板に実装されて低抵抗の１又は複数のラインに接続する集積回路（チップ）を、持つことができる。
【００１１】
導体ラインの１つまたは複数を、ディスプレイの側端に平行にすることができ、次いで、行ドライバ回路が、この１又は複数のラインに接続することができる。加えて、または代わりに、導体ラインの１つまたは複数を、ディスプレイの上／下端に平行にすることができ、次いで、列ドライバ回路が、この１又は複数のラインに接続することができる。
【００１２】
列ドライバ回路は、基板に実装された列ドライバ集積回路に接続する列ドライバプリント回路基板を、さらに備えてもよい。列ドライバＰＣＢは、次いで、他のディスプレイ電子回路への、基板のインターフェイスを提供し、別の行ドライバＰＣＢを、避けることができる。
【００１３】
少なくとも１つの導体ラインは、複数の薄膜層の１つまたは複数によって定義されたサポート上に形成されたメッキライン、またはプリントラインとすることができる。
【００１４】
低抵抗のラインは、例えば、電源ライン電圧またはクロック信号ラインの搬送に使用することができる。さらに、各画素が、表示素子と共通の蓄積キャパシタラインの間に接続された、蓄積キャパシタを有する配置において、低抵抗のラインは、蓄積キャパシタライン電圧を搬送することができる。
【００１５】
本発明は、また、アクティブマトリックスディスプレイを製造する方法を提供し、この方法は、
各画素が表示素子とスイッチングデバイスとを備える画素のアレイを、共通基板上に、基板の表示領域内に形成するステップと、
続いて、共通基板の上を、表示領域の外側で、ディスプレイの端に沿って延びる、少なくとも１つの導体ラインを形成するステップと、
行ドライバ回路または列ドライバ回路を、少なくとも１つの導体ラインに接続するステップと、を備える。
【００１６】
本発明のより良い理解のために、これより、実施の形態を、純然たる例示として、添付の図面を参照して説明する。
【発明を実施するための最良の形態】
【００１７】
図１は、アクティブマトリックス液晶ディスプレイ用の、従来の画素構成を示している。ディスプレイは、行および列の画素のアレイとして構成される。画素の各行は、共通の行導体１０を共有し、画素の各列は、共通の列導体１２を共有する。各画素は、列導体１２と共通電極１８の間に直列に配置された薄膜トランジスタ１４と、液晶セル１６とを備える。トランジスタ１４は、行導体１０に供給される信号によってスイッチオンおよびオフされる。行導体１０は、したがって、画素の関連する行の各トランジスタ１４のゲート１４ａに接続される。各画素は、追加的に、蓄積キャパシタ２０を備え、蓄積キャパシタ２０は、一端２２において、次の行電極、それに続く行電極、または別のキャパシタ電極に接続されている。このキャパシタ２０は、トランジスタ１４がオフにされた後にも液晶セル１６に信号が維持されるように、駆動電圧を蓄積する。
【００１８】
液晶セル１６を、所望の電圧に駆動し、必要なグレーレベル（grey level）を得るために、適切なアナログ信号が、列導体１２に、行導体１０における行アドレスパルスと同期して供給される。この行アドレスパルスは、薄膜トランジスタ１４をオンにし、これにより、列導体１２が、液晶セル１６を所望の電圧に充電し、かつ蓄積キャパシタ２０も同一の電圧に充電する。行アドレスパルスの終わりに、トランジスタ１４がオフにされ、蓄積キャパシタ２０が、他の行がアドレスされる際に、セル１６に電圧を維持する。蓄積キャパシタ２０は、液晶リークの効果を減少させ、液晶セルキャパシタンスの電圧依存により引き起こされる、画素キャパシタンスにおける割合の変化を減少させる。
【００１９】
行は、すべての行が１つのフレーム期間にアドレスされ、次のフレーム期間にリフレッシュされるように、連続的にアドレスされる。
【００２０】
図２に示されるように、ディスプレイ画素のアレイ３４に対し、行アドレス信号が、行ドライバ回路３０により供給され、画素駆動信号が、列アドレス回路３２により供給される。行アドレス回路は、基本的に、タイミング回路を含んでおり、列アドレス回路は、基本的に、デジタル制御信号、例えば６ビットの制御信号を、ＤＡＣに関連する列導体１２を駆動するための適当なアナログレベルに変換するための、デジタル−アナログ変換器（ＤＡＣ）を含んでいる。
【００２１】
図３は、行および列ドライバ回路の従来の配置を示している。行ドライバ回路は、それぞれ固有のサポート４２に実装された、複数の行ドライバチップ４０を備え、サポート４２は、銅の電導トラックを保持するフレキシブルフォイルとすることができる。フレキシブルフォイルは、曲げることができ、よって、構成部品がディスプレイ基板の端に沿って配置され、ディスプレイモジュールのフットプリントを著しく増加させない。フォイル４２は、接続点のアレイを有し、接続点は、ディスプレイ基板４４（特に行導体）と、他の構成部品を保持する行プリント回路基板４６とに接続される。同様に、列ドライバ回路は、それぞれ固有のフレキシブルフォイル５２に実装された、複数の列ドライバチップ５０を備える。フォイル５２も、接続点のアレイを有し、接続点は、ディスプレイ基板４４（特に列導体）と、他の構成部品を保持する列プリント回路基板５６とに接続される。当然ながら、チップ４０，５０は、ディスプレイ基板とＰＣＢ４６，５６の間に（フレキシブルな）コネクタのバンクを有する、ＰＣＢに実装してもよい。
【００２２】
フレキシブルフォイル上の銅トラックは、行および列ドライバチップとディスプレイ基板の間、ならびに行および列ドライバチップとＰＣＢの間に、良好な接続を提供する。
【００２３】
行および／または列ドライバ回路の少なくとも一部を、画素アレイと同じ基板に形成することを可能にする、様々な構造が提案されている。これは、行および／または列用の別のＰＣＢの必要性を、なくすことができる。
【００２４】
１つの可能性は、画素アレイの形成に使用したものと同一の薄膜技術を用いて、集積回路をガラス基板に作製することである。他の可能性は、行ドライバチップを、ディスプレイの端に実装することである。しかしながら、ガラス基板上の金属トラックの高い抵抗は、特に大型ディスプレイにとっては、制限となる。
【００２５】
図４は、本発明に係る行および列ドライバ回路の配置を示している。行および列ドライバチップ４０，５０は、ディスプレイ基板４４に実装される。これは、行ドライバＰＣＢの必要性を完全に避けることを可能にする。図４に示されるように、列ドライバは、ここでもなお、ディスプレイ基板４４へのコネクタ６０を有する簡素化された列ドライバＰＣＢ５８を使用してもよい。
【００２６】
ガラス基板上での高抵抗の接続の問題を克服するために、共通基板の上および表示領域６３の外側に、ディスプレイの１つまたは複数の端に沿って延びる、１つまたは複数の導体ライン６２ａ，６２ｂが設けられる。
【００２７】
示される例においては、２つの導体ライン６２ａ，６２ｂが、ディスプレイの一方の側端に、行ドライバチップ４０に隣接して示され、１つの導体ライン６２ｃが、ディスプレイの上側の端に、列ドライバチップ５０に隣接して示されている。これらの導体は、低抵抗の相互接続を提供し、薄膜製造処理の後に、メッキまたはプリント技術によって加えられ、したがってこれらは、アレイ製造処理のコストを複雑化したり、上げたりすることがない。
【００２８】
このようにして、これらの追加的な導体ラインは、画素のアレイを定義する複数の薄膜層に追加されるプリントまたはメッキ層を有する。しかしながら、薄膜層の１つまたは複数を、プリントまたはメッキ層と組み合わせて、低抵抗の追加的な導体ラインを定義してもよい。追加的な１又は複数の導体ラインは、画素アレイが形成された後に形成される。これは、専用の処理を使用して、低抵抗のラインを形成できることを意味し、これらの低抵抗のラインに、低抵抗の接続を設けることができる。これらは、行および列ドライバ回路の、共通基板への集積化を助ける。
【００２９】
低抵抗の導体ラインは、画素アレイの適当にパターン化された薄膜層の１つに、メッキまたはプリントしてもよい。
【００３０】
一例として、１又は複数の低抵抗のラインは、電源ライン電圧、クロック信号ライン、および／または共通の蓄積キャパシタライン（図１の参照番号２２）の搬送に使用することができる。
【００３１】
本発明は、多くの異なる種類の液晶ディスプレイに適用することができる。単なる一例として、フィールド遮蔽（field shielded）画素設計を、以下に述べる。この種の画素構成では、画素電極が、行および列導体１０，１２に重なり、したがって、他のやり方では遮蔽する必要がある、行および列導体と画素電極の間に、隙間がない。これは、結果としてハイアパーチャピクセル（high aperture pixel）をもたらす。
【００３２】
図５は、バックチャンネルエッチ（ＢＣＥ：back channel etch）ボトムゲートＴＦＴがアクティブマトリックス切り替えデバイスとして使用されている、ＦＳＰパネルのＴＦＴ１４の断面図を示している。
【００３３】
画素電極７０は、図５に示すように、行導体に重なり、また、列導体１２（図５では示さず）にも重なる。金属の行および列導体１０，１２は、光の通路を遮断する。画素電極７０が、ポリマー層７２の上に設けられ、ＴＦＴ１４のドレイン７４に、ポリマー層７２のビア７６を介して接触する。
【００３４】
ボトムゲートＴＦＴ１４が、図５に示されており、行導体１０と一体の金属ゲートを備えている。ゲート誘電層１１が、ゲート上に配置され、ゲート誘電層１１の上部には、シリコン（非結晶または多結晶の）トランジスタボディ（transistor body）７８が形成されている。ソースおよびドレイン８０，７４は、列導体１２と一体の上部金属層によって定義される。
【００３５】
多くの他の異なる画素設計があり、さらなる詳細は、本出願においては説明されない。例として、図６は、図５の薄膜層をどのようにしてパターン化し、メッキを用いて低抵抗のラインを表示領域の外側に形成することができるかを示している。
【００３６】
低抵抗のライン６２ａが、ＩＴＯ画素電極層７０の一領域に形成され、この領域は、下の行／ゲート電極層１０まで延びている。基板のこの領域では、他のＴＦＴ層は形成されない。
【００３７】
また、低抵抗のライン６２ｂが、ＩＴＯ画素電極層７０の一領域に形成されるが、この領域は、下の金属のドレイン／ソースおよび列電極層７４，８０まで延びている。基板のこの領域では、ドレインソース層は、ゲート誘電体１１の上に直接形成することができるが、ＴＦＴ層の処理が（追加的なマスクステップの導入なしに）これを可能としない場合は、他のトランジスタ層を、層７４，８０の下に残すことができる。
【００３８】
両方の場合において、ＩＴＯは、メッキ電極として良好に機能し、したがって、大きな低抵抗のメッキ領域９０を形成することができる。ＩＴＯパッドの上部の幅は、低抵抗のラインの所望の幅を定義するように選択され、深さは、メッキ処理によって制御される。チップパッドは、直接メッキ領域に接合することができる。メッキ金属は、一般的には銅である。
【００３９】
図６の低抵抗のライン６２ｂは、行導体が下を通ることを可能にし（図６では示さず）、これにより、なお、行チップを、従来の方法で一連のビアを通じて、行導体に接触させることができる。
【００４０】
図６に示されるビアへのメッキは、下に位置する行および列導体への接続を可能にする。これが必要でない場合、例えば、低抵抗のラインが、行または列ドライバチップへの電源用である場合は、ＩＴＯラインを、ポリマー層７２の上部に形成してもよく、そうした場合、ビアは必要でない。このＩＴＯラインは、次いで、図６に示したものと同様にメッキされる。
【００４１】
ポリマー層７２のエッチングは、金属層に到達した際に止まるエッチング剤を用いて、両方のラインに対して１つのステップにおいて行うことができる。これは、当然ながら、ＩＴＯ画素電極をＴＦＴドレインに接続するために使用されるウエル７６の形成に使用したものと同じ処理とすることができる。したがって、メッキ作業のためのサポートを、ＴＦＴアレイの製造に必要とされる通常のＴＦＴ処理を用いて形成することができる。
【００４２】
低抵抗のラインは、一般的に、行信号を搬送するためのものではなく、代わりに、電源ライン、クロック信号または共通電極接続のためのものである。
【００４３】
図７は、２つの行ドライバチップ４０の簡素化された配置を示している。例えば、各チップ４０は、クロック信号を、ライン６２ａから、その接続パッドの１つに受信することができ、また、電力供給を、ライン６２ｂから受けることができる。チップは、ライン６２ａおよび６２ｂからのスパー（spur）上に直接実装することができる。行導体は、（図６に示すように）ライン６２ｂの下を通り、従来のフォイルが行導体に接続するやり方と同様に、チップに接続する。
【００４４】
同じ原則を、低抵抗のライン６２ｃへの接続に使用することができるが、そのさらなる詳細は説明しない。
【００４５】
プリントの使用は、上述したようなメッキの際に必要とされる金属サポートの必要性を回避する。このプリントは、したがって、層７２上に直接行ってもよい。
【００４６】
上の例では、行および列ドライバチップが、ディスプレイ基板に実装されて示されている。しかしながら、本発明は、行または列ドライバ回路の一部が、画素アレイの薄膜層から形成されている場合にも使用することができる。追加的な導体を、次に、この回路上に配置して、低抵抗の相互接続を提供することができる。よって、本発明は、概して、行および／または列ドライバ回路の少なくとも部分が、表示領域の外側の共通基板に設けられ、この部分が、低抵抗の導体ラインに接続することを定めるものであり、この部分は、例えば、集積回路（チップ）および／または他の構成部品であってもよい。
【００４７】
１又は複数の低抵抗のラインは、アクティブマトリックス基板を形成した後に、しかし、セルの製造前に、あるいはセルの製造後（すなわち、液晶層が挟まれる上下の基板の組み立て後）に、形成することができる。ラインが、セルの製造後に追加された場合は、セル作製処理との適合性が必要とされないため、広い範囲の処理を使用することができる。
【００４８】
上述したように、低抵抗のラインは、メッキまたはプリントにより形成することができるが、他の処理を用いてもよい。適切なメッキ処理は、アクティブプレートの端の金属サポート構造に対する追加的な金属の電着または無電解メッキとすることができる。このサポート構造は、上に示したように、行導体および／または列導体の金属層を使用することができる。行導体は、典型的には、厚さが約３００ｎｍであり、完成したセルの端を銅メッキ槽に浸すことによって、５〜２０ミクロンの厚い銅層でメッキすることができる。銅は、既存の導体上に選択的にメッキされ、したがって、追加的なパターニング処理は必要でない。さらに、メッキ処理は、バッチ処理において、多くのプレートに一度に行うことができる。
【００４９】
その後の腐食から金属を保護するために、不活性化層（passivating layer）を、低抵抗のライン上に設けることができ、この層は、ＩＣチップがガラス基板に実装された後に加えることができる。
【００５０】
プリント処理は、溶媒内の金属のナノ粒子などの、金属の先駆物質のインクジェット印刷とすることができ、この物質は、その後の加熱処理によって導体フィルムに転換することができる。あるいは、溶解金属を、インクジェット印刷することもでき、この溶解金属は、基板とのコンタクト上で凝固する。
【００５１】
アクティブプレートの形成に使用される薄膜付着処理から独立して、追加のラインを形成するための、他の多くの方法が存在し、これらの方法は、当業者には明らかとなるであろう。
【００５２】
他の例もまた、当業者には明らかとなるであろう。
【図面の簡単な説明】
【００５３】
【図１】図１は、既知の液晶画素回路を示している。
【図２】図２は、液晶ディスプレイの概略的な構成要素を示している。
【図３】図３は、行および列ドライバ回路の従来の配置を示している。
【図４】図４は、本発明に従う行および列ドライバ回路の配置を示している。
【図５】図５は、本発明のディスプレイにおいて使用される薄膜層の例を示している。
【図６】図６は、アクティブマトリックスアレイにおいて使用される層の例を、断面で示している。
【図７】図７は、図６の層をどのように使用して、本発明を実施できるかを示している。
【００５４】
いずれの図面も、正しい寸法ではないことに留意されたい。同様な、または対応する構成要素には、概して、異なる図面においても同一の参照番号が付されている。
【図１】
2007516463.tif 000003
【図２】
2007516463.tif 000004
【図３】
2007516463.tif 000005
【図４】
2007516463.tif 000006
【図５】
2007516463.tif 000007
【図６】
2007516463.tif 000008
【図７】
2007516463.tif 000009
【国際調査報告】
2007516463.tif 000010
2007516463.tif 000011
2007516463.tif 000012