(57)【要約】  漏れ電流は、メモリ・アレイ（２８）とインターフェースするプロセッサ（１８）を有する処理システム（１２）の低電力モードの間に当該メモリ・アレイの中で排除される。２つの電力プレーンが生成されるので、プロセッサ（１８）は、アレイがパワーダウンされるときメモリ・アレイ（２８）をバイパスしながら、システム・メモリ（８０）を用いて命令を実行し続け得る。スイッチ（５６）が、命令の実行から、又はプロセッサ以外のどこかのシステムで発生するソースから結果として生じるプロセッサにより開始された制御に応答して電圧供給端子に対する電気接続を選択的に取り去る。メモリ（２８）への電力が回復すると直ぐに、データは、メモリ・アレイに対する２つの電力プレーン・サポート・アレイのうちのどちらが配置されるかに依存して使用不能として印をされることが必要であっても、又はなくてもよい。所定の判定基準を用いて、電力の回復のタイミングを制御し得る。多重アレイが、漏れ電流を独立に低減するため実行され得る。
2007518149.tif 000002
【特許請求の範囲】
【請求項１】
電力管理を有する集積回路であって、
命令を実行する処理回路と、
前記処理回路に結合されて、データを前記処理回路に与える少なくとも１つのメモリ・アレイと、
前記少なくとも１つのメモリ・アレイに結合された制御回路と、を備え、
前記制御回路は、最初に前記少なくとも１つのメモリ・アレイに対する全てのアクセスを使用不能にし、次に、前記少なくとも１つのメモリ・アレイの全てに対する電力を取り去って、前記少なくとも１つのメモリ・アレイの漏れ電流を低減することにより、電圧供給端子に対する前記少なくとも１つのメモリ・アレイの電気接続を取り去る、集積回路。
【請求項２】
前記少なくとも１つのメモリ・アレイに結合された１又はそれより多くのサポート・メモリ・アレイを更に備え、
前記少なくとも１つのサポート・メモリ・アレイが、前記少なくとも１つのメモリ・アレイを動作させるようサポート機能を与え、
前記制御回路は、電力が前記少なくとも１つのメモリ・アレイの全てに対する電力を取り去られるとき、前記少なくとも１つのメモリ・アレイの中の全てのデータが前記少なくとも１つのメモリ・アレイに対する電力を回復すると直ぐに使用不能と印をされねばならないかどうかに依存して前記１又はそれより多くのサポート・メモリ・アレイを選択的に給電しておく
請求項１記載の集積回路。
【請求項３】
前記制御回路が、前記電圧供給端子に結合された第１の端子と前記少なくとも１つのメモリ・アレイの電力プレーン端子に結合された第２の端子とを有するスイッチを更に備え、
前記スイッチが更に、当該スイッチが導通状態にあるときを決定する制御信号を受け取る制御端子を備える
請求項１記載の集積回路。
【請求項４】
電力管理を有する集積回路であって、
命令を実行する処理回路と、
メモリ・アレイ内に含まれる複数のメモリ・ビット・セルであって、電力供給端子に結合されて、第１の電力プレーンを生成する複数のメモリ・ビット・セルと、
前記複数のメモリ・ビット・セルの周辺にあるメモリ・アレイ周辺回路であって、前記電力供給端子に選択的に結合されて、前記第１の電力プレーンから独立である第２の電力プレーンを生成するメモリ・アレイ周辺回路と、
前記複数のメモリ・ビット・セルの周辺にある前記メモリ・アレイ周辺回路に結合された制御回路であって、前記複数のメモリ・ビット・セルの周辺にある前記メモリ・アレイ周辺回路の電力供給端子に対する電気接続を選択的に取り去る記制御回路と
を備える集積回路。
【請求項５】
前記制御回路は、電気接続を選択的に取り去るための制御信号を与え、
前記制御信号は、前記処理回路による少なくとも１つの命令の実行に応答してか、又は前記処理信号がパワーダウン信号を受け取ることに応答してかのいずれかに応答して、与えられ、
前記制御回路は、電力を前記電力供給端子から取り去る前に前記処理回路を停止させ、
前記制御回路は、前記複数のメモリ・ビット・セルの周辺にある前記メモリ・アレイ周辺回路の電力供給端子に対する電気接続を取り去る前に前記複数のメモリ・ビット・セルに対するアクセスを使用不能にし、
前記制御回路は更に、前記複数のメモリ・ビット・セルの周辺にある前記メモリ・アレイ周辺回路に対する電力を取り去る間に前記メモリ・アレイのメモリ・アレイのメモリ・アクセスを観測するモニタリング論理を備え、
前記モニタリング論理は、所定の判定基準が適合されるまで、１又はそれより多くのメモリ要求に応答して、前記メモリ・アレイ周辺回路のパワーアップを制限し、
前記モニタリング論理は、前記処理回路が実行する命令のシーケンスに依存して、異なる所定の判定基準を用いる
請求項４記載の集積回路。
【請求項６】
集積回路の中の漏れ電流を低減する方法であって、
メモリ・セルのアレイを備える回路の第１の電力プレーンを設けるステップと、
プロセッサ及び制御回路を備える回路の第２の電力プレーンを設けるステップと、を備え、
前記制御回路は、最初に前記メモリ・セルのアレイに対する全てのアクセスを使用不能にし、次に、前記メモリ・セルのアレイの全てに対する電力を取り去ることにより、電圧供給端子に対する前記メモリ・セルのアレイの電気接続を取り去って、前記メモリ・セルのアレイの漏れ電流を低減する、方法。
【請求項７】
メモリ・セルの少なくとも１つのサポート・アレイを、回路の第１の電力プレーンか又は回路の第２の電力プレーンかのいずれかに設けて、前記メモリ・セルのアレイに対してサポート機能を与えるステップであって、メモリ・セルの前記少なくとも１つのサポート・アレイが回路の前記第１の電力プレーンにある場合、メモリ・セルの前記サポート・アレイは、回路の第２の電力プレーンがパワーダウンされるときパワーダウンされないことにより、メモリ・セルの前記アレイの中のビットの有効性の状態の記録を保持する、前記サポート機能を与えるステップを更に備え、
回路の１又はそれより多くの追加の電力プレーンが、回路の前記第１の電力プレーンに結合され、
回路の前記１又はそれより多くの追加の電力プレーンが、メモリ・セルの追加のアレイを備え、
各追加のアレイが、回路の前記第２の電力プレーンが給電されているかどうかとは独立して別々に且つ完全にパワーダウンされ得る
請求項６記載の方法。
【請求項８】
集積回路の電力管理方法であって、
命令をプロセッサにより実行するステップと、
メモリ・アレイ内に含まれる複数のメモリ・ビット・セルを設けるステップであって、前記複数のメモリ・ビット・セルが、電力供給端子に結合されて、第１の電力プレーンを生成する、前記複数のメモリ・ビット・セルを設けるステップと、
前記複数のメモリ・ビット・セルの周辺にあるメモリ・アレイ周辺回路を設けるステップと、
前記複数のメモリ・ビット・セルの周辺にある前記メモリ・アレイ周辺回路を前記電力供給端子に選択的に結合して、前記第１の電力プレーンから独立している第２の電力プレーンを生成するステップと、
制御回路を、前記複数のメモリ・ビット・セルの周辺にある前記メモリ・アレイ周辺回路に結合するステップと、
前記複数のメモリ・ビット・セルの周辺にある前記メモリ・アレイ周辺回路の前記電力供給端子に対する電気接続を選択的に取り去るステップと
を備える方法。
【請求項９】
前記複数のメモリ・ビット・セルの周辺にある前記メモリ・アレイ周辺回路に対する電力を取り去っている間に前記複数のメモリ・ビット・セルに対するメモリ・アクセスを観測するステップと、
所定の判定基準が適合されるまで、１又はそれより多くのメモリ要求に応答して、前記複数のメモリ・ビット・セルの周辺にある前記メモリ・アレイ周辺回路のパワー・アップを制限するステップと、を更に備える請求項８記載の方法。
【請求項１０】
前記プロセッサが実行する命令のシーケンスに依存して、異なる所定の判定基準を用いるステップを更に備える請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［背景］
［発明の分野］
本発明は、一般的に集積回路及びそれを作る方法に関し、そしてより詳細には、回路アレイの漏れ電流を低減するための集積回路電力管理及びそのための方法に関する。
【０００２】
［関連技術］
例えば、セル電話器、携帯型情報端末（ＰＤＡ）、ハンドヘルド型計算装置、及び他の類似の種類の無線装置、及び／又は移動型電子装置のような、集積回路を組み込むバッテリ給電型装置は、電力消費に対して非常に敏感である。技術が９０ｎｍプロセス技術の中心点又はその先の技術に移るにつれ、バッテリ給電型装置の集積回路内の静的漏れ電流が、当該装置が給電されているがしかし能動的に使用されてない場合に関したことが主要な関心事になっている。
【０００３】
従って、改善された集積回路及びそれを作る方法が、望まれている。
【０００４】
［概要］
一実施形態に従って、集積回路は、処理回路、少なくとも１つのメモリ・アレイ、及び制御回路を含む。処理回路は、命令を実行する。少なくとも１つのメモリ・アレイは、処理回路に結合従って、データをその処理回路に与える。最後に、制御回路は、少なくとも１つのメモリ・アレイに結合し、そこにおいて、制御回路は、最初に少なくとも１つのメモリ・アレイに対する全アクセスを使用不能にし、次に少なくとも１つのメモリ・アレイの全てに対して電力を取り去って、少なくとも１つのメモリ・アレイの漏れ電流を低減することにより、電源電圧端子に対する少なくとも１つのメモリ・アレイの電気接続を取り去る。
【０００５】
本開示の実施形態が、例示としてで、限定ではなく、添付図面により示され、そこにおいて、類似の参照番号は、類似の構成要素を示す。
【０００６】
当業者は、図面の中の構成要素が単純化及び明瞭化して図示され、そして必ずしも尺度どおりに描かれていないことを認めるであろう。例えば、図面の中の構成要素の一部の寸法は、本開示の実施形態の理解を改善するのに役立つため、他の構成要素に対して誇張されて描かれている。
【０００７】
［詳細な説明］
本開示の実施形態に従って、低電力モード中に集積回路のメモリ・アレイへの電力をオフにすることは、著しい漏れ電流を節約することができる。本開示の一応用の一例は、オンチップ・キャッシュ・メモリのデータ・アレイ、及び他のメモリ・アレイへの電力をオフにすることである。本開示の実施形態に従って、メモリ・アレイへの電力をオフにすることは、何ら機能の損失をもたらさない。メモリ・アレイへの電力をオフにすることは、ほんの一部の性能劣化を生成するだけである。性能劣化は、次のことのうちの１又はそれより多くのことに起因する。次のこととは、メモリ・アレイへの電力をオフにする前にメモリ・アレイをフラッシュする必要性；メモリ・アレイへが元にパワーアップされるとき全てのエントリが無効であることを保証する必要性；及び電源を落とす前のレベルに似たレベルまで供給電力を上げた後でのメモリ・アレイの再配置（ｒｅ−ｐｏｐｕｌａｔｉｏｎ）である。
【０００８】
本開示の実施形態は、キャッシュ・メモリ・アレイのような、メモリ・アレイのためのパワーダウン（電力遮断）シーケンスを達成する方法のハードウエア及びソフトウエア要件の詳細を含む。この方法は、いずれのレベルのキャッシュに対して等しく適用可能である。しかしながら、この方法は、制御のポイント、即ち、１つのものはソフトウエア制御され、他のものはハードウエア制御される点で異なる。更に、この方法は、同時に支援されることができて、最大の柔軟性を可能にする。
【０００９】
一実施形態において、本方法は、低電力モード中に、又は極端に低い処理要件、不活動、又は限定された不活動、又は限定された不活動の長い期間中に、キャッシュ・メモリ・アレイへの電力をオフにすることを可能にする。装置に対する極端に低い処理要件の一例は、全てのアイドル状態のセル電話器のための処理要件を含むことができるであろう。本開示の実施形態のユニークさは、部分的に、キャッシュ・アレイへの電力が、対応の処理コアへの電力をオフしないで、状態の付随する節約及び回復を有してオフにされることにある。一実施形態において、本方法は、単一のトランジスタを用いた、キャッシュ全体のバイパス及びアレイ電力制御を含む。一実施形態において、キャッシュ全体の電力制御は、非常に小さいハードウエア・オーバーヘッドを伴って漏れ電流を最適化すること、そして更に、明確なソフトウエア制御を可能にすることにより決定論的挙動を可能にすることを与える。
【００１０】
ここで、図１を参照すると、図１は、本発明の一実施形態に従って回路アレイの漏れ電流を低減するための電力管理を有する集積回路１０のブロック図を示す。集積回路１０は、コア電力ドメイン１２と、例えば、図１において参照番号１４及び１６により示されるように、１又はそれより多くのアレイ電力ドメイン（１からＮ、ここで、Ｎは整数である。）を含む。コア電力ドメイン１２は、プロセッサ（又は処理回路）１８、電力制御レジスタ２０、及びアレイ制御器２２を含む。コア電力ドメイン１２はまた、１又はそれより多くのサポート・アレイ２４、例えば、タグ・アレイ、ダーティ・アレイ（ｄｉｒｔｙ  ａｒｒａｙ）、有効アレイ、又はそれらの組み合わせを含む。システム・バス２６は、プロセッサ１８、電力制御レジスタ２０と、アレイ制御器２２と、他のシステム装置又は機能、例えばハードウエア電力制御装置３６、システム・メモリ８０又はその他のもの（図示せず）のようなものとを含む。
【００１１】
アレイ電力ドメイン１４は、１又はそれより多くのアレイ２８を含み、そしてまた１又はそれより多くのサポート・アレイ３０、例えば、タグ・アレイ、ダーティ・アレイ、有効アレイ、又はそれらの組み合わせを含み得る。アレイ電力ドメイン１６は、１又はそれより多くのアレイ３２を含み、そしてまた、１又はそれより多くサポート・アレイ３４、例えば、タグ・アレイ、ダーティ・アレイ、有効アレイ、又はそれらの組み合わせを含み得る。
【００１２】
集積回路１０は更に、ハードウエア電力制御装置３６を含む。ハードウエア電力制御装置３６は、少なくとも最大Ｎ個のハードウエア電力制御出力、例えば、ハードウエア電力制御出力３８及び４０を与える。ハードウエア電力制御装置３６はまた、１又はそれより多くの電力制御信号を受け取るよう構成された制御入力３７を含む。
【００１３】
その上、集積回路１０は、少なくとも最大Ｎ個の電力スイッチ制御マルチプレクサ（ＭＵＸ）、例えば、ＭＵＸ４２及びＭＵＸ４４を含む。一実施形態において、ＭＵＸ４２は、入力３８及び４６と出力４８とを有する２：１マルチプレクサを含む。電力制御レジスタ２０の出力により駆動される選択入力５０は、入力３８及び４６のうちのどちらがＭＵＸ４２の出力４８へ通されるかを制御する。一実施形態において、入力３８は、ハードウエア電力制御装置３６の１つの出力に対応し、そして入力４６は、電力制御レジスタ２０の１つの出力に対応する。ＭＵＸ４４は、入力４０及び５２と出力５４とを有する２：１マルチプレクサを含む。電力制御レジスタ２０の出力により駆動される選択入力５０は、入力４０及び５２のうちのどちらがＭＵＸ４４の出力５４へ通されるかを制御する。一実施形態において、入力４０は、ハードウエア電力制御装置３６の別の出力に対応し、そして入力５２は、電力制御レジスタ２０の別の出力に対応する。
【００１４】
更にまた、集積回路１０は、少なくとも最大Ｎ個のスイッチ、例えば、スイッチ５６及びスイッチ５８を含む。一実施形態において、スイッチ５６及び５８は、ＰＦＥＴ、ＮＦＥＴ、又は他の適切なトランジスタ・スイッチング・デバイスを備えることができる。スイッチ５６は、入力６０及び出力６２を有し、そこにおいて、入力から出力への接続性は、ＭＵＸ４２の出力４８により制御される。同様に、スイッチ５８は、入力６４及び出力６６を有し、そこにおいて、入力から出力への接続性は、ＭＵＸ４４の出力５４により制御される。供給電圧端子は、電圧ＶＤＤ又はＶＳＳをコア電力ドメイン１２と、例えば、スイッチ５６の入力６０及びスイッチ５８の入力６４に対応するＮ個のスイッチとに与える。スイッチ５６のスイッチ出力６２は、アレイ電力ドメイン１４の電力プレーン端子（ｐｏｗｅｒ  ｐｌａｎｅ  ｔｅｒｍｉｎａｌ）ＶＤＤ／ＶＳＳに結合される。同様に、スイッチ出力６６は、アレイ電力ドメイン１６の電力プレーン端子ＶＤＤ／ＶＳＳに結合される。
【００１５】
図面を明瞭にするため、コア電力ドメイン１２は、プロセッサ１８、電力制御レジスタ２０、アレイ制御器２２、及び１又は複数のサポート・アレイ２４を含むように示した。しかしながら、ハードウエア電力制御装置３６、ＭＵＸ（４２，４４）、スイッチ（５６，５８）、及びシステム・メモリ８０がまた、コア電力ドメイン１２内に含まれてもよく、又は含まれなくてもよい。
【００１６】
更に図１を参照すると、アレイ電力ドメイン１４の１又は複数のアレイ２８は、データを、データ線６８を介してそしてシステム・バス２６を越えて受け取り及び／又は送る。アレイ制御器２２は、アドレス信号及び制御信号を１又は複数のアレイ２８及び／又は１又は複数のサポート・アレイ３０に信号線７０を介して与える。その上、１又は複数のサポート・アレイ３０は、データを、信号線７２を介してアレイ制御器２２から受け取り及び／又はそれへ送る。信号線７２は、特定の集積回路の実現のため要求に応じて、１又はそれより多くのバスを含む。更に、アレイ電力ドメイン１６の１又は複数のアレイ３２は、データを、データ線７４を介してそしてシステム・バス２６を越えて受け取り及び／又は送る。アレイ制御器２２は、アドレス信号及び制御信号を１又は複数のアレイ３２及び／又は１又は複数のサポート・アレイ３４に信号線７６を介して与える。更に、１又は複数のサポート・アレイ３４は、データを、信号線７２を介してアレイ制御器２２から受け取り及び／又はそれへ送る。
【００１７】
図２は、本発明の一実施形態に従ったソフトウエア制御の下でのアレイ・パワーダウン・シーケンス８２のフロー図である。アレイ・パワーダウン・シーケンス８２は、プロセッサ１８が集積回路１０の動作中に命令を実行することができるいずれの時間に実行されることができる。１又は複数の目標アレイは、集積回路１０の漏れ電流全体の所望の低減を達成するため給電を遮断されるべき１又は複数のアレイである。１又は複数の目標アレイは、１又はそれより多くのアレイ２８及び３２、１又はそれより多くのサポート・アレイ３０及び３４、又はそれらのいずれの組み合わせを含むことができる。１又は複数の目標アレイの実際の選択は、特定の集積回路の実現形態での１又は複数のアレイの漏洩の節減及び性能影響に関連した選択判定基準に基づく。アレイ・パワーダウン・シーケンス８２のステップ８４において、プロセッサ１８は、システム・メモリ８０を１又は複数の目標アレイのコンテンツと同期を取る。一実施形態において、システム・メモリを同期させることは、キャッシュ・メモリのフラッシングを必要とするかも知れない。キャッシュ・メモリは、Ｌ１，Ｌ２，Ｌ３、又は他の似たタイプのメモリを含み得る。システム・メモリを同期させることに続いて、ステップ８６において、プロセッサ１８は、アレイ制御レジスタ２２を介して１又は複数の目標アレイへのアクセスを使用不能にする。キャッシュ・アレイを用いる一実施形態において、アクセスを使用不能にすることは、キャッシュ・アレイを、全ての後続のキャッシュ・メモリの要求がメモリの次のレベルへ通されるバイパス・モードに置くことを含むことができる。
【００１８】
最後に、ステップ８８において、プロセッサ１８は、電力制御レジスタ２０に書き込み且つ電力制御レジスタ２０に命令して１又は複数の目標アレイの１又はそれより多くの対応ソフトウエア電力制御信号をディアサートすることにより、１又は複数の目標アレイへの電力を所望の漏れ電流低減の関数として取り去る。その結果として、１又はそれより多くの対応スイッチの接続が、遮断される。例えば、図１において、目標アレイが１又はそれより多くのアレイをアレイ電力ドメイン１４内に含む場合、プロセッサ１８は、電力制御レジスタ２０に命令して、ハードウエア／ソフトウエア選択線５０をソフトウエア選択状態へ駆動しながら、ソフトウエア電力制御信号４６をディアサートし、従って、スイッチ５６の入力と出力との接続を遮断させるであろう。
【００１９】
図３は、図２に対応する実施形態に従ったソフトウエア制御の下でのアレイ・パワーアップ（電力投入）・シーケンス９０のフロー図である。アレイ・パワーアップ・シーケンス９０は、プロセッサ１８が集積回路１０の動作中に命令を実行することができるいずれの時間に実行されることができる。アレイ・パワーアップ・シーケンス９０に関して、１又は複数の目標アレイは、能動的動作モードへパワーアップされるべき１又は複数のアレイである。１又は複数の目標アレイは、１又は複数のアレイ２８及び３２、１又は複数のサポート・アレイ３０及び３４、又はそれらのいずれの組み合わせを含むことができる。
【００２０】
ステップ９２において、プロセッサ１８は、電力制御レジスタ２０に書き込み、電力制御レジスタ２０を指図して、１又は複数の目標アレイの１又はそれより多くの対応ソフトウエア電力制御信号をアサートすることにより、１又は複数の目標アレイに対する電力を回復する。その結果として、１又はそれより多くの対応スイッチの接続が、確立される。例えば、図１において、目標アレイが１又はそれより多くのアレイをアレイ電力ドメイン１４内に含む場合、プロセッサ１８は、電力制御レジスタ２０を指図して、ハードウエア／ソフトウエア選択線５０をソフトウエア選択状態へ駆動しながらソフトウエア電力制御信号４６をアサートし、従って、スイッチ５６の入力と出力との接続を確立させるであろう。
【００２１】
アレイ・パワーアップ・シーケンス９０のステップ９４において、プロセッサ１８は、目標アレイの中身が、未知であり、従って、使用不能であるだろうから、アレイ制御器２２を介して目標アレイの中の全てのデータに使用不能と印をする。一実施形態において、１又は複数のアレイの中の全てのデータに使用不能と印をすることは、キャッシュ・メモリの中身を無効にすることを必要とするかも知れない。上記で示したように、キャッシュ・メモリは、Ｌ１，Ｌ２，Ｌ３又は他の似た種類のメモリを含み得る。データに使用不能と印をすることに続いて、ステップ９６において、プロセッサ１８は、アレイ制御器２２を介して１又は複数の目標アレイに対するアクセスを使用可能にする。キャッシュ・アレイを用いた一実施形態においては、アクセスを使用可能にすることは、キャッシュ・アレイを動作モードに置くことを含むことができ、そこにおいて、全ての後続のキャッシュ・メモリ要求は、キャッシュ・メモリのその時の中身に従ったサービスを提供するためキャッシュ・メモリにより評価される。
【００２２】
図４は、本発明の更に別の実施形態に従ったハードウエア制御の下でのアレイ・パワーダウン・シーケンス９８のフロー図である。アレイ・パワーダウン・シーケンス９８の実行の前に、プロセッサ１８は、ハードウエア電力制御のため対応の電力制御ＭＵＸを構成する。例えば、図１において、１又は複数の目標アレイがアレイ電力ドメイン１４の一部である場合、プロセッサ１８は、電力制御レジスタ２０に指図して、ハードウエア／ソフトウエア選択線５０をハードウエア選択状態へ駆動するであろう。従って、入力３８は、ＭＵＸ４２の出力４８へ通される。
【００２３】
アレイ・パワーダウン・シーケンス９８は、集積回路システム又はサブシステムがこの実施形態の範囲外にある電力節約モードに入るようにさせるための集積回路システム・ワイド（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ  ｓｙｓｔｅｍ  ｗｉｄｅ）の低電力モード・エントリ・シーケンス又はサブシステム・ワイドの低電力モード・エントリ・シーケンスの一部として実行される。１又は複数の目標アレイは、集積回路１０の漏れ電流全体の所望の低減を達成するため給電を遮断されるべき１又は複数のアレイである。１又は複数の目標アレイは、１又は複数のアレイ２８及び３２、１又は複数のサポート・アレイ３０及び３４、又はそれらのいずれの組み合わせを含むことができる。１又は複数の目標アレイに関する選択判定基準は、上記で説明したような選択判定基準に似ている。
【００２４】
アレイ・パワーダウン・シーケンス９８のステップ１００において、プロセッサ１８は、システム・メモリ８０を１又は複数の目標アレイの中身と同期させる。一実施形態において、システム・メモリを同期させることは、キャッシュ・メモリのフラッシングを必要とするかも知れない。キャッシュ・メモリは、Ｌ１，Ｌ２，Ｌ３又は他の似た種類のメモリを含み得る。システム・メモリを同期させることに続いて、ステップ１０２において、プロセッサ１８は、任意に、アレイ制御器２２を介して１又は複数の目標アレイの中の全てのデータに使用不能と印をする。一実施形態において、１又は複数の目標アレイの中の全てのデータに使用不能と印をすることは、キャッシュ・メモリの中身を無効にすることを必要とするかも知れない。上記で示したように、キャッシュ・メモリは、Ｌ１，Ｌ２，Ｌ３又は他の似た種類のメモリを含み得る。データに使用不能と印をしたことに続く或る期間に、ステップ１０４において、プロセッサ１８は、適切な命令の実行により停止する。
【００２５】
ステップ１０６において、ハードウエア電力制御装置３６は、１又は複数の目標アレイの１又はそれより多くの対応ハードウエア電力制御信号をディアサートすることにより、１又は複数の目標アレイへの電力を所望の漏れ電流低減の関数として取り去る。その結果として、１又はそれより多くの対応スイッチの接続は、遮断される。例えば、図１において、目標アレイが１又は複数のアレイをアレイ電力ドメイン１４内に含む場合、ハードウエア電力制御装置３６は、ハードウエア電力制御信号３８をディアサートし、従って、スイッチ５６の入力と出力との接続を遮断させるであろう。次いで、システム又はサブシステム電力節約モードのこのアレイ・パワーダウン・シーケンス部分が、終了される。
【００２６】
図５は、図４に対応する実施形態に従ったハードウエア制御の下でのアレイ・パワーアップ・シーケンス１０８のフロー図である。アレイ・パワーアップ・シーケンス１０８の実行の前に、プロセッサ１８は、ハードウエア電力制御のための対応の電力制御ＭＵＸを構成する。例えば、図１において、目標アレイがアレイ電力ドメイン１４の一部である場合、プロセッサ１８は、電力制御レジスタ２０に指図して、ハードウエア／ソフトウエア選択線５０をハードウエア選択状態へ駆動する。従って、入力３８は、ＭＵＸ４２の出力４８へ通される。
【００２７】
アレイ・パワーアップ・シーケンス１０８は、集積回路システム又はサブシステムがこの実施形態の範囲外にある電力節約モードを出るようにするための集積回路システム・ワイドの低電力モード退出シーケンス又はサブシステム・ワイドの低電力モード退出シーケンスの一部として実行される。アレイ・パワーアップ・シーケンス１０８に関して、１又は複数の目標アレイは、能動的動作モードへパワーアップされるべき１又は複数のアレイである。１又は複数の目標アレイは、１又は複数のアレイ２８及び３２、１又は複数のサポート・アレイ３０及び３４、又はそれらのいずれの組み合わせを含むことができる。
【００２８】
ステップ１１０において、ハードウエア電力制御装置３６は、１又は複数の目標アレイの１又はそれより多くの対応ハードウエア電力制御信号をアサートすることにより目標アレイに対する電力を回復する。その結果として、１又はそれより多くの対応スイッチの接続が、確立される。例えば、図１において、目標アレイが１又はそれより多くのアレイをアレイ電力ドメイン１４内に含む場合、ハードウエア電力制御装置３６は、ハードウエア電力制御信号３８をアサートし、従って、スイッチ５６の入力と出力との間の接続を確立させる。
【００２９】
１又は複数のアレイに対する電力の回復に続いて、アレイ・パワーアップ・シーケンス１０８のステップ１１２において、無効化ハードウエアは、任意に、１又は複数のアレイの中の全てのデータに使用不能と印をする。一実施形態において、無効化ハードウエアは、図６に関して以降で説明されるようにゼロ化入力（ｚｅｒｏ−ｉｚｅ  ｉｎｐｕｔ）を有する、有効なキャッシュ・アレイのようなサポート・アレイを備える。このゼロ化入力は、対応のサポート・アレイの中の全てのビットの状態を既知の値にリセットするよう動作し、そこにおいて、ハードウエア電力制御装置３６は、ゼロ化入力を駆動する。
【００３０】
データに使用不能と印をすることに続いて、ステップ１１４において、ハードウエア電力制御装置３６、又は本明細書では詳細には開示しない異なるハードウエア電力制御構成要素は、プロセッサ１８を再始動する。キャッシュ・アレイを用いた一実施形態においては、プロセッサ１８による全ての後続のアクセスは、キャッシュ・メモリの現在の中身に従ってサービスを提供するためのキャッシュ・メモリにより評価される。
【００３１】
図６は、本開示の更に別の実施形態に従った図１の集積回路１０の一部分をより詳細に示すブロック図である。例えば、１又はそれより多くのアレイ２８，３０，３２又は３４は、対応のアレイ周辺部（ａｒｒａｙ  ｐｅｒｉｐｈｅｒｙ）１２４及び対応のビット・セル１２６のため別個の電力端子（１２０，１２２）をそれぞれ有するアレイ１１８と、及び／又はゼロ化入力１２８とを含むことができるであろう。この形態において、アレイ周辺部１２４の電力がＭＵＸ４２，４４のような対応の電力スイッチ制御ＭＵＸ又は他の電力スイッチ制御ＭＵＸからの信号１３２により更に制御されるスイッチ１３０により切り替えられている間は、ビット・セル１２６は、給電されたままである。
【００３２】
上記の説明に加えて、一実施形態において、電力管理を有する集積回路は、処理回路、少なくとも１つのメモリ・アレイ、及び制御回路を含む。処理回路は、命令を実行する。少なくとも１つのメモリ・アレイは、データを処理回路に与えるため処理回路に結合する。最後に、制御回路は、少なくとも１つのメモリ・アレイに結合し、そこにおいて、制御回路は、最初に少なくとも１つのメモリ・アレイに対する全てのアクセスを使用不能にし、次に少なくとも１つのメモリ・アレイの全てに対する電力を取り去ることにより、供給電圧端子への少なくとも１つのメモリ・アレイの電気接続を取り去って、少なくとも１つのメモリ・アレイの漏れ電流を低減する。
【００３３】
集積回路は更に、少なくとも１つのメモリ・アレイに結合された１又はそれより多くのサポート・アレイを含む。１又はそれより多くのサポート・アレイは、少なくとも１つのメモリ・アレイのうちの対応のメモリ・アレイを動作させるためのサポート機能（支援機能）を与える。その上、一実施形態に従って、制御回路は、電力が少なくとも１つのメモリ・アレイの全てに対して取り去られるとき、当該少なくとも１つのメモリ・アレイに対する電力を回復すると直ぐに当該少なくとも１つのメモリ・アレイの中の全てのデータを使用不能と印をしなければならないかどうかに応じて、１又はそれより多くのサポート・メモリ・アレイを選択的に給電した状態に保つ。
【００３４】
別の実施形態において、集積回路は、上記で説明した集積回路に似ており、そこにおいて、制御回路は更に、供給電圧端子に結合された第１の端子と少なくとも１つのメモリ・アレイの電力プレーン端子に結合された第２の端子とを有するスイッチを含む。このスイッチはまた、当該スイッチが導通状態にあるときを決定する制御信号を受け取るための制御端子を含む。制御信号は、処理回路による少なくとも１つの命令の実行に応答するか、又は処理回路によるパワーダウン信号の受け取りに応答するかのいずれかで与えられることができる。その上、構成レジスタ（ｃｏｎｆｉｇｕｒａｔｉｏｎ  ｒｅｇｉｓｔｅｒ）は、制御信号が少なくとも１つの命令の実行に応答して与えられるか、又はパワーダウン信号に応答して与えられるかのいずれかを決定する制御値を格納する。
【００３５】
更に別の実施形態において、集積回路は、上記で説明した集積回路に似ており、そこにおいて、集積回路が更に、複数のメモリ・アレイを含み、当該複数のメモリ・アレイのそれぞれが、制御回路に結合され、且つ独立して全体的に給電を停止されることができて、トランジスタ漏れ電流を低減する。
【００３６】
更に別の実施形態において、集積回路は、上記で説明した集積回路に似ており、そこにおいて、集積回路が更に、処理回路に結合されたシステム・メモリを含み、そこにおいて、制御回路は、格納されたデータのなくとも１つのメモリ・アレイをフラッシングすることによりシステム・メモリを同期させ、そして少なくとも１つのメモリ・アレイに対する電力を取り去る前に処理回路を停止する。
【００３７】
別の追加の実施形態において、集積回路は、上記で説明した集積回路に似ており、そこにおいて、集積回路が更に、処理回路に結合されたシステム・メモリを含み、そこにおいて、少なくとも１つのメモリ・アレイの中身が、システム・メモリと同期され、そして少なくとも１つのメモリ・アレイは、少なくとも１つのメモリ・アレイの中身が常にシステム・メモリと同期されるようにライトスルー・キャッシュとして構成されるコピーバック（ｃｏｐｙ−ｂａｃｋ）・キャッシュを備える。
【００３８】
更に別の実施形態において、集積回路は、上記で説明した集積回路に似ており、そこにおいて、集積回路が更に、処理回路に結合されたシステム・メモリを含み、そこにおいて、制御回路は、命令を実行し且つ少なくとも１つのメモリ・アレイに対する電力を取り去るための処理回路の制御の下で少なくとも１つのメモリ・アレイに対するアクセスを使用不能にする前に、格納されたデータの少なくとも１つのメモリ・アレイをフラッシュすることによりシステム・メモリを同期させる。更に、集積回路は、少なくとも１つのメモリ・アレイに結合された制御レジスタを含む。制御レジスタは、処理回路により与えられる指令信号を格納するよう構成されている。指令信号は、少なくとも１つのメモリ・アレイに対するアクセスを使用不能にする。
【００３９】
更に別の実施形態において、集積回路は、上記で説明した集積回路に似ており、そこにおいて、集積回路が更に、制御レジスタを制御回路内に含む。制御レジスタは、少なくとも１つのメモリ・アレイに対する電力を回復するよう機能する指令信号を処理回路から受け取って格納する。制御回路は更に、アレイ制御器を備え、当該アレイ制御器は、それが少なくとも１つのメモリ・アレイに対するアクセスを使用可能にする前に、少なくとも１つのメモリ・アレイの中の全てのデータ・エントリを所定のビット値に印をする。
【００４０】
別の実施形態において、集積回路は、上記で説明した集積回路に似ており、そこにおいて、制御回路は、パワーアップ信号に応答して少なくとも１つのメモリ・アレイに対する電力を回復し、そして命令を実行する制御回路を再始動する前に、少なくとも１つのメモリ・アレイの中の全てのデータ・エントリに使用不能と印をする。
【００４１】
制御回路は更に、少なくとも１つのメモリ・アレイの全てに対する電力を取り去っている間に少なくとも１つのメモリ・アレイのメモリ・アクセスを観測するモニタリング論理を含み得る。このモニタリング論理は、所定の判定基準が満たされるまで、１又はそれより多くのメモリ要求に応答して少なくとも１つのメモリ・アレイのパワーアップを制限する。その上、モニタリング論理は、処理回路により実行される命令のシーケンスに応じて異なる所定の判定基準を用いるよう構成されている。
【００４２】
別の実施形態に従って、電力管理を有する集積回路は、処理回路、メモリ・アレイ内に含まれる複数のメモリ・ビット・セル、メモリ・アレイ周辺回路、及び制御回路を含む。処理回路は、命令を実行するよう構成されている。メモリ・アレイ内に含まれる複数のメモリ・ビット・セルは、電力供給端子に結合されて、第１の電力プレーンを生成する。メモリ・アレイ周辺回路は、複数のメモリ・ビット・セルの周辺にあり、そこにおいて、メモリ・アレイ周辺回路は、第１の電力プレーンとは独立である第２の電力プレーンを生成するための電力供給端子に選択的に結合される。最後に、制御回路は、複数のメモリ・ビット・セルの周辺にあるメモリ・アレイ回路に結合され、そこにおいて、制御回路は、複数のメモリ・ビット・セルの周辺にあるメモリ・アレイ周辺回路の電力供給端子に対する電気接続を選択的に取り去るよう構成されている。
【００４３】
別の実施形態において、制御回路は、制御信号を与えて、電気接続を選択的に取り去る。なお、当該制御信号は、処理回路による少なくとも１つの命令の実行に応答して、又は処理回路によるパワーダウン信号の受け取りに応答して、与えられる。別の実施形態において、制御回路は、電力を電力供給端子から取り去る前に処理回路を停止する。更に別の実施形態において、制御回路は、複数のメモリ・ビット・セルの周辺にあるメモリ・アレイ周辺回路の電力供給端子に対する電気接続を取り去る前に複数のメモリ・ビット・セルに対するアクセスを使用不能にする。
【００４４】
別の実施形態において、集積回路は、上記で説明した集積回路に似ており、そこにおいて、集積回路は更に、モニタリング論理を備える。このモニタリング論理は、メモリ・アレイの全てに対する電力を取り去っている間にメモリ・アレイのメモリ・アクセスを観測するよう構成されている。モニタリング論理は更に、所定の判定基準が満たされるまで、１又はそれより多くのメモリ要求に応答してメモリ・アレイのパワーアップを制限するよう構成されている。その上、モニタリング論理は、処理回路により実行される命令のシーケンスに応じて異なる所定の判定基準を用いる。
【００４５】
更に別の実施形態に従って、集積回路の中の漏れ電流を低減する方法は、メモリ・セルのアレイを備える回路の第１の電力プレーンを設けるステップと、プロセッサ及び制御回路を備える回路の第２の電力プレーンを設けるステップとを含む。制御回路は、最初にメモリ・セルのアレイに対する全てのアクセスを使用不能にし、次にメモリ・セルのアレイの漏れ電流を低減するためメモリ・セルのアレイの全てに対する電力を取り去ることにより、電圧供給端子へのメモリ・セルのアレイの電気接続を取り去る。
【００４６】
この方法はまた、メモリ・セルの少なくとも１つのサポート・アレイを、回路の第１の電力プレーンか、又は回路の第２の電力プレーンかのいずれかに設けて、メモリ・セルのアレイに対するサポート機能を与えるステップを含む。一実施形態において、メモリ・セルの少なくとも１つのサポート・アレイが回路の第１の電力プレーンにある場合、メモリ・セルのサポート・アレイは、回路の第２の電力プレーンがパワーダウンされないことによりメモリ・セルのアレイの中のビットの有効状態の記録を保つとき、パワーダウンされない。
【００４７】
この方法は更に、回路の第１の電力プレーンに結合された回路の１又はそれより多くの追加の電力プレーンを設けるステップを含む。回路の１又はそれより多くの追加の電力プレーンは、メモリ・セルの複数の追加のアレイを備えることができ、当該メモリ・セルの複数の追加のアレイにおいて、各追加のアレイは、回路の第２の電力プレーンが給電されるかどうかとは独立して別々に且つ完全にパワーダウンされ得る。
【００４８】
更に別の実施形態に従って、集積回路における電力管理の方法は、命令をプロセッサにより実行するステップと、メモリ・アレイ内に含まれた複数のメモリ・ビット・セルを設けるステップとを含む。複数のメモリ・ビット・セルは、電力供給端子に結合されて、第１の電力プレーンを生成する。この方法は更に、複数のメモリ・ビット・セルの周辺にあるメモリ・アレイ周辺回路を設けるステップと、メモリ・アレイ周辺回路を電力供給端子に選択的に結合して、第１の電力プレーンとは独立である第２の電力プレーンを生成するステップとを含む。この方法は更に、制御回路を、複数のメモリ・ビット・セルに対するメモリ・アレイ周辺回路に結合するステップを含む。最後に、この方法は、複数のメモリ・ビット・セルに対してのメモリ・アレイ周辺回路の電源電圧端子の電気接続を選択的に取り去るステップを含む。
【００４９】
この方法は更に、複数のメモリ・ビット・セルの全てに対する電力を取り去っている間に複数のメモリ・ビット・セルのメモリ・アクセスを観測するステップを備えることができる。その上、この方法は、所定の判定基準が満たされるまで、１又はそれより多くのメモリ要求に応答して、複数のメモリ・ビット・セルをパワーアップすることを制限するステップを含む。異なる所定の判定基準は、プロセッサにより実行される命令のシーケンスに応じて用いることができる。
【００５０】
上記で説明されたような方法の様々な機能及び／又は機能性を実行するためプロセッサ又は処理回路により処理されるべきである命令のプログラミングは、当該技術において周知のプログラミング技術を用いて実行されることができる。例えば、プログラミングは、本実施形態の集積回路を組み込む装置（デバイス）の低電力モード・エントリ／退出ルーチンに対するソフトウエア変更、及び／又は当該モード・エントリ／退出ルーチンへのソフトウエア制御コードの追加を含む。
【００５１】
上記の明細書において、開示は、様々な実施形態を参照して説明された。しかしながら、当業者は、様々な変更及び変化が、添付の特許請求の範囲に記載される本発明の範囲から逸脱することなしに行うことができることを認めるであろう。従って、明細書及び図面は、限定的意味よりむしろ例示と考えるべきであり、そして全てのそのような変更は、本発明の範囲内に含まれることを意図している。
【００５２】
便益、他の利点、及び問題に対する解法が、特定の実施形態について上記で説明された。しかしながら、便益、他の利点、問題に対する解法、及びいずれの便益、利点、又は解法を生じさせ又はより顕著になり得るいずれの構成要素は、特許請求の範囲のいずれ又はその全ての重大な、必要な、又は本質的な特徴又は構成要素と解釈されるべきでない。本明細書で用いられているように、用語「備える」、「含む」、又はそれのいずれの他の変形は、非排他的包含をカバーすることを意図しており、それにより、一連の構成要素を備えるプロセス、方法、物品、又は装置は、明白に列挙されない又はそのようなプロセス、方法、物品又は装置に本来的でない他の構成要素を含み得ることによりそれらの構成要素のみを含むものではない。
【図面の簡単な説明】
【００５３】
【図１】図１は、本開示の一実施形態に従った、回路アレイの漏れ電流を低減するため電力管理を有する集積回路のブロック図である。
【図２】図２は、本開示の別の実施形態に従った、ソフトウエア制御下でのアレイのパワーダウン・シーケンスのフロー図である。
【図３】図３は、図２に対応する実施形態に従った、ソフトウエア制御下でのアレイのパワーアップ・シーケンスのフロー図である。
【図４】図４は、本開示の別の実施形態に従った、ハードウエア制御下でのアレイのパワーダウン・シーケンスのフロー図である。
【図５】図５は、図４に対応する実施形態に従ったハードウエア制御下でのアレイのパワーアップ・シーケンスのフロー図である。
【図６】図６は、本開示の更に別の実施形態に従った、図１の集積回路の一部分のより詳細なブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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