(57)【要約】【課題】  炭化金属を含むゲート電極を含む少なくとも１つのＦＥＴを含む相補型金属酸化膜半導体（ＣＭＯＳ）などの半導体デバイスおよび形成方法を提供することにある。【解決手段】  このＣＭＯＳは、ある金属とある金属の炭化物によって二重仕事関数が与えられる、二重仕事関数の金属ゲート電極を含む。【選択図】  図５【特許請求の範囲】
【請求項１】
金属層と炭素含有層とを反応させることによって得られる炭化金属ゲート電極を有する少なくとも１つの電界効果トランジスタ（ＦＥＴ）を含む半導体構造。
【請求項２】
前記炭化金属がＭｏまたはＭｏ−Ｒｕ合金の炭化物を含む、請求項１に記載の半導体構造。
【請求項３】
前記半導体構造が、ゲート金属から形成されたゲートを有する少なくとも１つのＦＥＴと、金属の炭化物から形成されたゲートを有する少なくとも１つのＦＥＴとを含む二重仕事関数のＣＭＯＳを含む、請求項１に記載の半導体構造。
【請求項４】
前記炭化物の前記金属が前記ゲート金属とは異なる、請求項３に記載の半導体構造。
【請求項５】
前記炭化物の前記金属がＭｏまたはＭｏ−Ｒｕ合金を含む、請求項４に記載の半導体構造。
【請求項６】
第１のゲート金属から形成されたゲートを有する少なくとも１つのＦＥＴと、
前記第１のゲート金属の炭化物から形成されたゲートを有する少なくとも１つのＦＥＴと、
を含む、二重仕事関数のＣＭＯＳデバイス。
【請求項７】
前記第１の金属が、Ａｌ、Ｂａ、Ｂｅ、Ｂｉ、Ｃｏ、Ｃｒ、Ｃｕ、Ｄｙ、Ｆｅ、Ｇａ、Ｇｄ、Ｉｒ、Ｈｆ、Ｍｇ、Ｍｏ、Ｍｎ、Ｎｂ、Ｎｉ、Ｐｄ、Ｐｔ、Ｌａ、Ｏｓ、Ｐｒ、Ｒｈ、Ｒｅ、Ｒｕ、Ｓｃ、Ｓｎ、Ｔａ、Ｔｉ、Ｖ、Ｗ、Ｙ、Ｚｎ、およびＺｒと、これらの金属またはその合金の導電窒化物、シリサイド、ゲルマニウム化物、窒化シリコンと、追加の非金属元素の有無を問わず、これらの金属の導電合金および化合物からなるグループから選択される、請求項６に記載のＣＭＯＳデバイス。
【請求項８】
前記第１の金属がＭｏまたはＭｏ−Ｒｕ合金を含む、請求項６に記載のＣＭＯＳデバイス。
【請求項９】
第１の金属と少なくとも１つの追加元素から形成されたゲート電極を有する少なくとも１つのＦＥＴと、
前記第１の金属の炭化物から形成されたゲート電極を有する少なくとも１つのＦＥＴと、
を含む、二重仕事関数のＣＭＯＳ回路。
【請求項１０】
基板を準備するステップと、前記基板の上に金属と炭素含有層とを付着させ、前記金属と炭素含有層とを反応させてゲート電極を設けるための炭化金属を形成するステップとを含む、ＦＥＴ用のゲートを形成する方法。
【請求項１１】
前記金属がＭｏまたはＭｏ−Ｒｕ合金を含む、請求項１０に記載の方法。
【請求項１２】
基板上に二重仕事関数のＣＭＯＳデバイスを形成する方法であって、
第１および第２のセットのゲート領域上に金属の層を付着させるステップと、
前記第１および第２のセットのゲート領域のうちの一方に接触し、前記第１および第２のセットのゲート領域のうちのもう一方には接触せず、前記第１および第２のセットのゲート領域のうちの前記一方の上の前記金属層に直接接触する炭素含有層を設けるステップと、
前記第１および第２のセットのゲート領域のうちの前記一方の上の前記炭素含有層と、前記第１および第２のセットのゲート領域のうちの前記一方の上の前記金属とを反応させて、炭化金属を形成するステップと、
を含む、方法。
【請求項１３】
前記炭素含有層を設けるステップが、炭素含有層を付着させるステップと、前記第１および第２のセットのゲート領域のうちの一方から前記炭素含有層を選択的に除去することにより前記炭素含有層にパターン形成し、さらに、前記第１および第２のセットのゲート領域のもう一方の上に残存している前記炭素含有層を残す、ステップとを含む、請求項１２に記載の方法。
【請求項１４】
前記炭素含有層を設けるステップが、フォトレジスト層を付着させてパターン形成するステップと、前記フォトレジスト層上に前記炭素含有層を付着させ、次に、前記フォトレジストの上に位置していない前記炭素含有層を残しながら、前記フォトレジストの上に位置する前記炭素含有層とともに前記フォトレジストを除去するステップとを含む、請求項１２に記載の方法。
【請求項１５】
前記金属と前記炭素含有層とを反応させた後で前記金属層にパターン形成する、請求項１２に記載の方法。
【請求項１６】
前記炭素含有層を付着させてパターン形成した後で前記金属層にパターン形成してゲート形構造を形成する、請求項１２に記載の方法。
【請求項１７】
前記金属層が、少なくとも１つの追加元素をさらに含む、請求項１２に記載の方法。
【請求項１８】
前記金属が、Ａｌ、Ｂａ、Ｂｅ、Ｂｉ、Ｃｏ、Ｃｒ、Ｃｕ、Ｄｙ、Ｆｅ、Ｇａ、Ｇｄ、Ｉｒ、Ｈｆ、Ｍｇ、Ｍｏ、Ｍｎ、Ｎｂ、Ｎｉ、Ｐｄ、Ｐｔ、Ｌａ、Ｏｓ、Ｐｒ、Ｒｈ、Ｒｅ、Ｒｕ、Ｓｃ、Ｓｎ、Ｔａ、Ｔｉ、Ｖ、Ｗ、Ｙ、Ｚｎ、およびＺｒと、これらの金属またはその合金の導電窒化物、シリサイド、ゲルマニウム化物、窒化シリコンと、追加の非金属元素の有無を問わず、これらの金属の導電合金および化合物からなるグループから選択される、請求項１２に記載の方法。
【請求項１９】
前記炭素含有層の材料が、ダイヤモンド、グラファイトと、最小Ｈ含有量の非晶質炭素と、非晶質水素添加炭素と、炭素含有ポリマーと、有機フォトレジストと、Ｓｉ、Ｏ、Ｎ、またはＨあるいはこれらの組み合わせなどのその他の元素を含む非晶質炭素含有層と、からなるグループから選択される、請求項１２に記載の方法。
【請求項２０】
基板上に二重仕事関数のＣＭＯＳデバイスを形成する方法であって、
第１および第２のセットのゲート領域のうちの一方に接触し、前記第１および第２のセットのゲート領域のうちのもう一方には接触していない炭素含有層を設けるステップと、
前記第１および第２のセットのゲート領域上に、前記第１および第２のセットのゲート領域のうちの前記一方の上の前記炭素含有層に直接接触する金属の層を付着させるステップと、
前記第１および第２のセットのゲート領域のうちの前記一方の上の前記炭素含有層と、前記第１および第２のセットのゲート領域のうちの前記一方の上の前記金属とを反応させて、炭化金属を形成するステップと、
を含む、方法。
【請求項２１】
前記炭素含有層を設けるステップが、炭素含有層を付着させるステップと、前記第１および第２のセットのゲート領域のもう一方の上に残存している前記炭素含有層を残しながら、前記第１および第２のセットのゲート領域のうちの一方から前記炭素含有層を選択的に除去するステップとを含む、請求項２０に記載の方法。
【請求項２２】
前記炭素含有層を設けるステップが、フォトレジスト層を付着させてパターン形成するステップと、前記フォトレジスト層上に前記炭素含有層を付着させ、次に、前記フォトレジストの上に位置していない前記炭素含有層を残しながら、前記フォトレジストの上に位置する前記炭素含有層とともに前記フォトレジストを除去するステップとを含む、請求項２０に記載の方法。
【請求項２３】
前記金属と前記炭素含有層とを反応させた後で前記金属層にパターン形成する、請求項２０に記載の方法。
【請求項２４】
前記金属層が、少なくとも１つの追加元素をさらに含む、請求項２０に記載の方法。
【請求項２５】
前記金属が、Ａｌ、Ｂａ、Ｂｅ、Ｂｉ、Ｃｏ、Ｃｒ、Ｃｕ、Ｄｙ、Ｆｅ、Ｇａ、Ｇｄ、Ｉｒ、Ｈｆ、Ｍｇ、Ｍｏ、Ｍｎ、Ｎｂ、Ｎｉ、Ｐｄ、Ｐｔ、Ｌａ、Ｏｓ、Ｐｒ、Ｒｈ、Ｒｅ、Ｒｕ、Ｓｃ、Ｓｎ、Ｔａ、Ｔｉ、Ｖ、Ｗ、Ｙ、Ｚｎ、およびＺｒと、これらの金属またはその合金の導電窒化物、シリサイド、ゲルマニウム化物、窒化シリコンと、追加の非金属元素の有無を問わず、これらの金属の導電合金または化合物からなるグループから選択される、請求項２０に記載の方法。
【請求項２６】
前記炭素含有層の材料が、ダイヤモンド、グラファイトと、最小Ｈ含有量の非晶質炭素と、非晶質水素添加炭素と、炭素含有ポリマーと、有機フォトレジストと、Ｓｉ、Ｏ、Ｎ、またはＨあるいはこれらの組み合わせなどのその他の元素を含む非晶質炭素含有層と、からなるグループから選択される、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化金属（metal carbide）を含むゲート構造に関する。本発明は、二重仕事関数（dual work function）の金属ゲート電極（metal gate electrode）を取り入れている相補型金属酸化膜半導体（ＣＭＯＳ）デバイスにおいて特別な適用可能性を見いだしている。詳細には、本発明は、二重仕事関数がある金属とある金属の炭化物とによって提供される二重仕事関数の金属ゲートに関する。
【０００２】
また、本発明は、本発明の金属ゲートデバイスを形成するための方法にも関する。
【背景技術】
【０００３】
ドープ多結晶シリコン（ポリシリコン）の伝統的なゲート電極で見られる「ポリシリコン空乏」および「ホウ素侵入」という影響を回避するために、先進の相補型金属酸化膜半導体（ＣＭＯＳ）デバイスでは、金属ゲート電極をますます使用している。ゲート材料のための特定の金属の選択は、ゲートに関して所望の仕事関数および電気抵抗、ゲート金属が残存するものと予想される熱使用量、ゲート誘電体のタイプ（高ｋまたは従来のもの）、損傷なしのゲート金属付着プロセスの存在を含む、いくつかの考慮事項によって導かれる。タングステンなどの中間ギャップ金属（mid-gap metal）はＣＭＯＳ内のｎ型電界効果トランジスタ（ｎ−ＦＥＴ）およびｐ型ＦＥＴ（ｐ−ＦＥＴ）のいずれにも使用可能であるが、「デュアルメタル（dual metal）／二重仕事関数」ＣＭＯＳとして知られる設計手法では、ｐ−ＦＥＴに適したある（高仕事関数）ゲート金属と、ｎ−ＦＥＴに適した他の（低仕事関数）ゲート金属とを使用することが望ましい。
【０００４】
このようなデュアルメタル／二重仕事関数の方式は、２つの異なる金属がそれぞれ異なる付着プロセスおよびパターン形成プロセスを必要とする場合に、非常に複雑なものになる可能性がある。これは、第１の金属に損傷を加えずに、付着させる第２の金属を除去しなければならないので、パターン形成がサブトラクティブ法（subtractively）で実行されるときに特に当てはまる。したがって、ＣＭＯＳ金属ゲートのためのこのようなデュアルメタル／二重仕事関数の方式の複雑さにより、単一ゲート材料がｎ−ＦＥＴデバイス・エリアとｐ−ＦＥＴデバイス・エリアの上に付着し、次にその材料が、ｎ−ＦＥＴデバイス・エリア内にｎ−ＦＥＴに適した仕事関数を有し、ｐ−ＦＥＴデバイス・エリア内にｐ−ＦＥＴに適した仕事関数を有するように変更される「シングルメタル（single metal）／二重仕事関数」方式に対する関心が高まっている。
【０００５】
「シングルメタル／二重仕事関数」に関する手法は文献に記載されている。ある手法［Ｖ．  Ｍｉｓｒａ他による「ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ  ２３  ３５４」（２００２年）およびＨ．  Ｚｈｏｎｇ他による「ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．  ４６７」（２００１年）］では、ｎ−ＦＥＴデバイス・エリアとｐ−ＦＥＴデバイス・エリアの上にｎ−ＦＥＴ仕事関数を有するＲｕ−Ｔａ合金層を付着させ、次に追加のＲｕを付着させてアニールすることにより（ｐ−ＦＥＴデバイス・エリア内で）Ｒｕ−Ｔａ合金をｐ−ＦＥＴ仕事関数を有するＲｕが豊富なＲｕ−Ｔａ合金に転化させることを提案している。
【０００６】
他の手法では、ｐ−ＦＥＴ仕事関数を有するＭｏなどの金属を、ｎ−ＦＥＴデバイス・エリアとｐ−ＦＥＴデバイス・エリアの上に付着させ、窒素のイオン注入［Ｐ．  Ｒａｎａｄｅ他による「Ｍａｔ．  Ｒｅｓ．  Ｓｏｃ．  Ｐｒｏｃ．  ６７０  Ｋ５．２」（２００１年）およびＲ．  Ｌｉｎ他による「ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ  ２３  ４９」（２００２年）］またはＮが豊富なＴｉＮの上部層からの窒素の固相拡散／反応［Ｒ．Ｊ．Ｐ．  Ｌａｎｄｅｒ他による「Ｍａｔ．  Ｒｅｓ．  Ｓｏｃ．  Ｓｙｍｐ．  Ｐｒｏｃ．  ７１６  Ｂ５．１１」（２００２年）］のいずれかにより（ｎ−ＦＥＴデバイス領域内で）ｎ−ＦＥＴ仕事関数を有するＭｏ窒化物に転化させる。
【非特許文献１】Ｖ．  Ｍｉｓｒａ他による「ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ  ２３  ３５４」（２００２年）
【非特許文献２】Ｈ．  Ｚｈｏｎｇ他による「ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．  ４６７」（２００１年）
【非特許文献３】Ｐ．  Ｒａｎａｄｅ他による「Ｍａｔ．  Ｒｅｓ．  Ｓｏｃ．  Ｐｒｏｃ．  ６７０  Ｋ５．２」（２００１年）
【非特許文献４】Ｒ．  Ｌｉｎ他による「ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ  ２３  ４９」（２００２年）
【非特許文献５】Ｒ．Ｊ．Ｐ．  Ｌａｎｄｅｒ他による「Ｍａｔ．  Ｒｅｓ．  Ｓｏｃ．  Ｓｙｍｐ．  Ｐｒｏｃ．  ７１６  Ｂ５．１１」（２００２年）
【非特許文献６】Ｔ．  Ａｍａｄａ他による「Ｍａｔ．  Ｒｅｓ．  Ｓｏｃ．  Ｓｙｍｐ．  Ｐｒｏｃ．  ７１６  Ｂ７．５」（２００２年）
【非特許文献７】Ｂ．  Ｇｕｉｌｌａｕｍｏｔ他による「ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇｅｓｔ」の３５５ページ（２００２年）
【非特許文献８】Ｍａｔｅｒ．  Ｓｃｉ．  Ｅｎｇ．  Ａ  Ａ３０２、１２８に掲載されたＡ．  Ｒｕｂｉｎｓｈｔｅｉｎ他による「Ｓｕｒｆａｃｅ  ｔｒｅａｔｍｅｎｔ  ｏｆ  ｔａｎｔａｌｕｍ  ｔｏ  ｉｍｐｒｏｖｅ  ｉｔｓ  ｃｏｒｒｏｓｉｏｎ  ｒｅｓｉｓｔａｎｃｅ」（２００１年）
【非特許文献９】Ｇ．Ｂ．  Ｓｔｅｐｈｅｎｓｏｎ他による「Ｒｅｖ．  Ｓｃｉ．  Ｉｎｓｔｒｕｍ．  ６０  １５３７」（１９８９年）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
窒素イオン注入手法の欠点は、下にあるゲート誘電体に損傷を加える可能性があることである［Ｔ．  Ａｍａｄａ他による「Ｍａｔ．  Ｒｅｓ．  Ｓｏｃ．  Ｓｙｍｐ．  Ｐｒｏｃ．  ７１６  Ｂ７．５」（２００２年）］。ＴｉＮからの窒素の固相拡散の結果、損傷が少なくなるが、仕事関数の十分な変化はもたらさない（ＳｉＯ2上のＭｏについて約−０．５ｅＶが観測されたが、約−０．７５ｅＶが望ましい）。Ｒｕ−Ｔａ合金手法の欠点としては、タンタルがゲート誘電体と反応する可能性と、Ｒｕ−Ｔａ合金に関する化学的気相堆積（ＣＶＤ）方法が欠如していること（ＣＶＤは、いくつかの付着プロセスのうち、誘電体に損傷を加える荷電微粒子照射（charged particle bombardment）のないプロセスであるからである）を含む。
【課題を解決するための手段】
【０００８】
本発明は、ＣＭＯＳ用のシングルメタル／二重仕事関数ゲート電極を形成するための代替方法を提供することに関する。本発明は上述の諸問題に対処するものである。
【０００９】
本発明は、ソース／ドレイン領域とゲート領域とを含み、少なくとも１つのゲート電極が金属と炭素含有層とを反応させることによって得られる炭化金属を含む、半導体デバイスに関する。
【００１０】
本発明の他の一態様は、導電材料から形成されたゲート電極を有する少なくとも１つのＦＥＴと、金属と炭素含有層とを反応させることによって得られる炭化金属を含むゲート電極を有する少なくとも１つのＦＥＴとを含み、その金属が導電材料とは異なる、二重仕事関数の相補型金属酸化膜半導体（ＣＭＯＳ）回路に関する。
【００１１】
本発明はさらに、
第１の金属から形成されたゲート電極を有する少なくとも１つのＦＥＴと、
前記第１の金属の炭化物から形成されたゲート電極を有する少なくとも１つのＦＥＴと、
を含む、二重仕事関数の相補型金属酸化膜半導体（ＣＭＯＳ）回路に関する。
【００１２】
本発明の他の態様は、基板を準備するステップと、前記基板の上に金属と炭素含有層とを付着させ、前記金属と炭素含有層とを反応させてゲート電極を設けるための炭化金属を形成するステップとを含む、ＦＥＴ用のゲートを形成する方法に関する。
【００１３】
本発明のさらに他の一態様は、基板上に二重仕事関数のＣＭＯＳデバイスを形成する方法に関する。この方法は、
第１および第２のセットのゲート領域上に金属層を付着させるステップと、
前記第１および第２のセットのゲート領域のうちの一方に接触し、前記第１および第２のセットのゲート領域のうちのもう一方には接触せず、前記第１および第２のセットのゲート領域のうちの前記一方の上の前記金属層に直接接触する炭素含有層を設けるステップと、
前記第１および第２のセットのゲート領域のうちの前記一方の上の前記炭素含有層と、前記第１および第２のセットのゲート領域のうちの前記一方の上の前記金属とを反応させて、炭化金属を形成するステップと、
を含む。
【００１４】
本発明のその他の目的および利点は、以下の詳細な説明から当業者には容易に明らかになるものであり、その詳細な説明には、単に本発明を実施することが企図されている最良の態様の例証として、本発明の好ましい諸実施形態のみが示され記載されている。認識されるように、本発明は他の種々の実施形態が可能であり、そのいくつかの詳細は本発明を逸脱せずに様々な明白な点で変更が可能である。したがって、その説明は、本質的に例示的なものと見なすべきであり、制限的なものと見なすべきではない。
【発明を実施するための最良の形態】
【００１５】
本発明は、ゲート電極を有する少なくとも１つのＦＥＴを含む半導体構造に関する。本発明の理解を容易にするため、詳細な説明は「シングルメタル二重仕事関数」金属ゲートの好ましい態様に関する。
【００１６】
好ましい諸態様によれば、本発明は、金属とその金属の炭化物によって二重仕事関数が提供される、「シングルメタル／二重仕事関数」金属ゲートに関する新しい手法を提供する。
【００１７】
したがって、本発明の一態様は、
第１の金属から形成されたゲート電極を有する少なくとも１つのＦＥＴと、
前記第１の金属の炭化物から形成されたゲート電極を有する少なくとも１つのＦＥＴと、
を含む、二重仕事関数の相補型金属酸化膜半導体（ＣＭＯＳ）回路に関する。
【００１８】
また、本発明は、
第１の金属と少なくとも１つの追加元素から形成されたゲート電極を有する少なくとも１つのＦＥＴと、
前記第１の金属の炭化物から形成されたゲート電極を有する少なくとも１つのＦＥＴと、
を含む、二重仕事関数のＣＭＯＳ回路も提供する。
【００１９】
本発明による二重仕事関数のＣＭＯＳ構造は、ｎ−ＦＥＴデバイス・エリアとｐ−ＦＥＴデバイス・エリアの両方の上に第１の仕事関数を有する金属を付着させ、次に、選択したエリア内の炭素含有層と反応させて、第１の仕事関数とは異なる第２の仕事関数を有する炭化金属を形成することによって形成することができる。本発明のため、「炭化物」という用語は、炭素と炭素より陽性度の高い（electropositive）１つまたは複数の元素との化合物または混合物として定義される。
【００２０】
本発明により、基板上に二重仕事関数のＣＭＯＳ構造を形成するためのプロセス技法の１つは、
第１の仕事関数を有する金属層を付着させるステップと、
金属層にパターン形成して、第１および第２のセットのゲート形構造を形成するステップと、
炭素含有材料が第１および第２のセットのゲート形構造のうちの一方の上に配置され、第１および第２のセットのゲート形構造のうちのもう一方には存在しないように、炭素含有材料のパターン形成した層を形成するステップと、
パターン形成した炭素含有材料と金属の両方が存在する領域でその両方を反応させて、第２の仕事関数を有する材料を形成するステップと、
任意選択で、反応後に残存する炭素残留物を除去するステップと、
任意選択で、不活性または反応性環境でアニールして、処理損傷を修復するステップと、
を含む。
【００２１】
パターン形成した炭素含有層を設けるステップの例としては、
炭素含有層を付着させ、前記第１および第２のセットのゲート領域のもう一方の上に残存している前記炭素含有層を残しながら、反応性イオン・エッチングなどのプロセスにより前記第１および第２のセットのゲート領域のうちの一方から前記炭素含有層を選択的に除去することにより前記炭素含有層にパターン形成するステップと、
フォトレジスト層を付着させてパターン形成し、前記フォトレジスト層上に炭素含有層をブランケット付着させ、次に、フォトレジストの上に位置していない炭素含有層を残しながら、フォトレジストの上に位置する炭素含有層とともに前記フォトレジストを除去するステップと、
を含む。
【００２２】
図１〜図５を参照すると、本発明により二重仕事関数のＣＭＯＳ構造を形成するための上記のシーケンスが示されている。
【００２３】
図１は、第１の仕事関数を有する金属層２０の付着後の基板１０を示している。基板１０は、典型的には、絶縁ゲート誘電体の下の１つまたは複数の半導体層として始まり、最終的に、誘電体分離領域と、高濃度ドーピングされた半導体ソース／ドレイン領域と、低濃度ドーピングされたかまたはドーピングされていない半導体チャネル領域とを含む。図２は、金属ゲート構造３０を形成するために金属層２０にパターン形成した後の図１の構造を示している。図３は、パターン形成した炭素含有層４０の形成後の構造を示している。図３の構造をアニールして、第２の仕事関数を有する炭化金属ゲート構造５０と、残りの炭素含有層６０を生成する。次に、酸素プラズマ処理などのプロセスにより残りの炭素含有層６０を除去して、第１の仕事関数を有する金属ゲート３０と、第２の仕事関数を有する炭化金属ゲート５０とを備えた図５の構造を生成することができる。
【００２４】
図１〜図５に図示されているプロセス・フローでは、パターン形成した炭素含有層４０の付着の前に、金属層２０を付着させパターン形成して金属ゲート構造を形成する。しかし、プロセスの諸ステップは様々に入れ替えて実現することができる。たとえば、ゲート・パターン形成は炭素付着の前または後に実行することができ、炭素付着は金属付着の前または後に実行することができ、炭化物形成はゲート・パターン形成の前または後に実行することができる。
【００２５】
図６〜図９および図１０〜図１３は、金属層およびパターン形成した炭素含有層を付着させた後でゲート電極パターン形成が実行される、プロセス・フローの２通りの例を示している。図６〜図９のプロセス・フローでは、炭化物形成はゲート・パターン形成後に行われる。図６は、第１の仕事関数を有する金属層２０の付着後の基板１０を示している。図７は、パターン形成した炭素含有層４０の付着後の図６の構造を示している。図８は、金属ゲート３０とゲート形炭素含有層７０を形成するためのゲート・パターン形成後の構造を示している。次に、図８の構造をアニールして、第１の仕事関数を有する金属ゲート３０と、第２の仕事関数を有する炭化金属ゲート５０とを備えた図９の構造を生成する。アニール後に残存するゲート形炭素含有層７０の残りは、酸素プラズマ処理などのプロセスにより除去することができる。
【００２６】
図１０〜図１３のプロセス・フローでは、炭化物形成はゲート・パターン形成前に行われる。図１０は、第１の仕事関数を有する金属層２０の付着後の基板１０を示している。図１１は、パターン形成した炭素含有層４０の付着後の図１０の構造を示している。次に、図１１の構造をアニールして、炭化金属層８０を備えた図１２の構造を生成する。次に、金属層２０と炭化金属層８０にパターン形成して、第１の仕事関数を有する金属ゲート３０と、第２の仕事関数を有する炭化金属ゲート５０を形成する。アニール後に残存するゲート形炭素含有層７０の残りは、酸素プラズマ処理などのプロセスにより除去することができる。
【００２７】
このプロセスは、金属層の前に炭素含有層を付着させて実現することもできる。これは、図１０〜図１３のプロセス・フローに類似しているプロセス・フローにおいてゲート・パターン形成前に炭化物形成アニールが実行されるプロセス・フローについて図１４〜図１７に示されている。図１４は、パターン形成した炭素含有層４０の付着後の基板１０を示している。図１５は、第１の仕事関数を有する金属層９０の付着後の構造を示している。次に、図１５の構造をアニールして、炭化金属層８０を備えた図１６の構造を生成する。次に、金属層９０と炭化金属層８０にパターン形成して、第１の仕事関数を有する金属ゲート３０と、第２の仕事関数を有する炭化金属ゲート５０を形成する。追加の金属は炭化金属／基板の境界面で仕事関数に影響するとは予想されないので、炭化金属層８０の上に残存する金属層９０の残りは、典型的には所定の位置に残されるであろう。
【００２８】
図１８〜図２５は、交換ゲート・プロセス・フローの場合に本発明をどのように実現できるかを示している［たとえば、Ｂ．  Ｇｕｉｌｌａｕｍｏｔ他による「ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇｅｓｔ」の３５５ページ（２００２年）を参照されたい］。図１８は、第１のゲート・キャビティ領域（cavity）１３０と第２のゲート・キャビティ領域１４０とを備えた基板１２０を示し、図１９は、第１の仕事関数を有するブランケット付着金属層１５０の付着後の図１８の構造を示し、図２０は、炭素含有層１６０のブランケット付着後の構造を示している。図２１は、ゲート・キャビティ領域１４０上に配置され、ゲート・キャビティ領域１３０には存在しないパターン形成した炭素含有層１６５を形成するために炭素含有層１６０にパターン形成した後の図２０の構造を示している。次に、図２１の構造をアニールして、ゲート・キャビティ領域１４０内に炭化金属１８０および残りの炭素含有層１８５（図２２）を生成する。次に、酸素プラズマ処理により残りの炭素含有層１８５を除去して、第１の仕事関数を有する金属ゲート１５０と、第２の仕事関数を有する炭化金属ゲート１８０とを備えた図２３の構造を生成する。図２３の構造は、通常、導電材料１９０でゲート・キャビティ領域１３０および１４０を充填し（図２４）、次に平坦化して、完成した金属の第１のゲート２００と、完成した炭化金属の第２のゲート２１０とを形成する（図２５）ことにより、完成されるであろう。
【００２９】
金属およびその金属の炭化物が十分異なる仕事関数を提供しない場合、炭化（carbided）されない金属の仕事関数を変更するように本発明の方法を拡張することが望ましい可能性がある。炭化されない金属に対する変更は、（ｉ）炭化物形成の前または後、および（ｉｉ）ゲート・パターン形成の前または後に実行することができる。この変更は、少なくとも１つの追加元素との合金化、混合、または反応、１つまたは複数の種のイオンの注入などのプロセスによって実施することができる。たとえば、シングルメタル二重仕事関数のＣＭＯＳゲートは、中間ギャップ金属を炭化して、第１の仕事関数を有する第１のセットのゲートを形成し、１つまたは複数の元素を有する非炭化中間ギャップ金属を合金化または注入して、第２の仕事関数を有する第２のセットのゲートを形成することにより、中間ギャップ金属から形成することができる。
【００３０】
本発明の金属／炭化金属プロセスについて考慮される可能性のある金属としては、任意の導電材料、たとえば、Ａｌ、Ｂａ、Ｂｅ、Ｂｉ、Ｃｏ、Ｃｒ、Ｃｕ、Ｄｙ、Ｆｅ、Ｇａ、Ｇｄ、Ｉｒ、Ｈｆ、Ｍｇ、Ｍｏ、Ｍｎ、Ｎｂ、Ｎｉ、Ｐｄ、Ｐｔ、Ｌａ、Ｏｓ、Ｐｒ、Ｒｈ、Ｒｅ、Ｒｕ、Ｓｃ、Ｓｎ、Ｔａ、Ｔｉ、Ｖ、Ｗ、Ｙ、Ｚｎ、およびＺｒと、これらの金属またはその合金の導電窒化物、シリサイド、ゲルマニウム化物、窒化シリコンと、追加の非金属元素の有無を問わず、これらの金属の導電合金または化合物とを含む。
【００３１】
これらの金属のための付着技法としては、熱的蒸発法（thermal evaporation）、電子ビーム蒸着、スパッタリング、反応性スパッタリング、イオン・ビーム・スパッタリング、無電解めっき、ＣＶＤ、有機金属ＣＶＤ（ＭＯＣＶＤ）、プラズマ促進ＣＶＤ（ＰＥＣＶＤ）、および原子層付着（ＡＬＤ：atomic layer deposition）を含むことができる。
【００３２】
このプロセスのための好ましい金属としては、Ｍｏ、Ｍｏ−Ｒｕ合金、および炭化物を形成するその他のｐ−ＦＥＴ（高仕事関数）金属を含む。ゲート誘電体に損傷を加える傾向のあるエネルギー性荷電微粒子照射はまったく存在しないので、このプロセスのための好ましい金属付着技法としては、ＣＶＤおよびＭＯＣＶＤを含む。
【００３３】
このプロセスの炭素含有層は、任意の方法によって付着させた任意の炭素含有材料を含むことができる。この炭素含有層は、たとえば、ダイヤモンド、グラファイトと、最小Ｈ含有量の非晶質炭素と、非晶質水素添加炭素（amorphous hydrogenated carbon）（ダイヤモンド様炭素またはＤＬＣとしても知られるａ−Ｃ：Ｈ）と、ポリ（メチル）メタクリレート、ポリイミド、ＳｉＬＫ（Ｒ）などの炭素含有ポリマーと、有機フォトレジストと、Ｓｉ、Ｏ、Ｎ、またはＨあるいはこれらの組み合わせなどのその他の元素を含む非晶質炭素含有層（たとえば、ＳｉＣＯＨまたはＳｉＣＨ）とを含むことができる。
【００３４】
これらの炭素含有層のための付着方法としては、スピンオン（spin-on）技法、溶液流延（solution-casting）技法、ＣＶＤ、プラズマ利用ＣＶＤ（ＰＡＣＶＤ）、プラズマ促進ＣＶＤ（ＰＥＣＶＤ）、熱的蒸発法、電子ビーム蒸着、不活性または反応性ワーク・ガスを使用する炭素含有ターゲットからのスパッタ堆積、イオン・ビーム・スパッタリングを含むことができる。特定の炭素含有層は、金属の前に付着させる場合に安定化アニールを必要とする場合があることは留意すべきことである。たとえば、ＤＬＣの炭素含有層は、典型的には、炭化物形成中のブリスタリング（blistering）を防止するために金属付着の前に安定化アニール（たとえば、Ｈｅ中で４００℃で４時間）が施される。
【００３５】
好ましい炭素含有層としては、物理的スパッタリングによって付着させた純炭素と、ＰＥＣＶＤによって付着させた非晶質水素添加炭素（ダイヤモンド様炭素またはＤＬＣとしても知られている）を含む。
【００３６】
炭素層は、ｎ−ＦＥＴデバイス・エリアの上にのみ残存するように容易にパターン形成される（たとえば、酸素ベースの反応性イオン・エッチングによる）。炭化金属形成が完了すると、酸素ベースのアッシング（oxygen-based ashing）または反応性イオン・エッチング・プラズマにより残存する過剰炭素を選択的に除去することができる。金属Ｍｏとその炭化物は、いずれも酸化に対する耐性がかなり高い。
【００３７】
所望であれば、不活性または反応性環境で電極スタックをアニールして、プロセスによる損傷を修復するかまたはデバイス特性を改善するかあるいはその両方を行うことができる。このアニールは、プロセスのどの段階でも実行することができる。
【００３８】
本発明の金属層は、典型的には、約２〜約５００ナノメートルの厚さを有し、より典型的には、約５〜約５０ナノメートルの厚さを有する。本発明の炭素含有層に関する最適厚さは、所望の炭化物の化学量論（stoichiometry）（たとえば、ＭＣ、Ｍ2Ｃ、Ｍ3Ｃであり、Ｍは炭化される金属元素を示す）、金属層の厚さ、炭素含有層の炭素含有量（たとえば、スパッタ堆積させたＣはａ−Ｃ：Ｈより高い炭素含有量を有する）、層の順序（金属が炭素の下にある場合は炭素の方がわずかに多いことが望ましい可能性があり、炭素が金属の下にある場合は金属の方がわずかに多いことが望ましい可能性がある）といういくつかの要因に依存することになる。金属層内の金属原子の面密度（原子数／ｃｍ2）は、金属の厚さ、密度、および分子量（ＭＷ）から計算することができる。厚さが３０ナノメートルのＭｏ層は、１．９×１０１７Ｍｏ原子数／ｃｍ2の面密度（９６ｇ／モルのＭＷおよび１０．２ｇ／ｃｍ3の密度に基づく）を有することが予想されるであろう。正確にこの数の半分のＣ原子（Ｍｏ2Ｃを形成するためのもの）を提供するために必要な非晶質炭素層の厚さは９．５ナノメートルになるであろう（１２ｇ／モルのＭＷおよび２ｇ／ｃｍ3の密度の場合）。
【００３９】
炭化物形成に典型的なアニール温度／時間の条件は、金属の素性（identity）および所望の炭化物の化学量論に依存する。所望の第１の炭化物（Ｍ2Ｃなど）を形成するために必要なものより高い温度または長い時間でアニールすると、さらに反応が行われ、炭素含有量がより高い不要な第２の炭化物（ＭｏＣなど）が形成される可能性がある。また、最適アニールは、より少ない程度で、金属膜厚および炭素のタイプ（たとえば、スパッタ堆積させたＣ対ａ−Ｃ：Ｈ）に依存することにもなる。炭化物形成金属における炭化物形成は、典型的には、約４００〜約１１００℃の温度で行われる。興味深いことに、この温度範囲の下端での炭化物形成は、水素の取り込みによって容易にすることができる［Ｍａｔｅｒ．  Ｓｃｉ．  Ｅｎｇ．  Ａ  Ａ３０２、１２８に掲載されたＡ．  Ｒｕｂｉｎｓｈｔｅｉｎ他による「Ｓｕｒｆａｃｅ  ｔｒｅａｔｍｅｎｔ  ｏｆ  ｔａｎｔａｌｕｍ  ｔｏ  ｉｍｐｒｏｖｅ  ｉｔｓ  ｃｏｒｒｏｓｉｏｎ  ｒｅｓｉｓｔａｎｃｅ」（２００１年）］。アニール環境は、典型的には、Ａｒ、Ｈｅ、Ｈ2、Ｎ2、ＣＨｘ．Ｎ2、フォーミング・ガス（forming gas）というガスおよびそれらの混合物から選択される。窒化物を容易に形成する金属については、Ｎ2はあまり好ましくない環境になるであろう。炭化物反応の完了に必要なアニール時間は温度に依存することになり、所与の金属および金属厚さの場合、アニール温度が上昇するにつれて必要なアニール時間が減少する。
【００４０】
炭化物形成金属としては、Ｃｒ、Ｆｅ、Ｈｆ、Ｍｎ、Ｍｏ、Ｎｂ、Ｎｉ、Ｔａ、Ｔｉ、Ｖ、Ｗなどを含む。これらのうち、Ｆｅは４００〜１０００℃の温度範囲の下端で炭化物を形成する金属に含まれ、Ｗはこの温度範囲の上端で炭化物を形成する金属に含まれる。典型的には、Ｎ2内で約７５０℃で約１分間という急速熱アニール（rapid thermal anneal）は、Ｍｏ上のＣという二重層膜（３０ナノメートル）をＭｏ2Ｃに完全に転化させるために十分なものである。
【００４１】
図２６〜図２８では、スパッタ炭素の層の上のブランケットＭｏ層、ＤＬＣの層（金属付着の前にＨｅ内で４００℃で４時間アニールした）の上のブランケットＭｏ層、スパッタ炭素の層の下のブランケットＭｏ層という本発明の３通りの実施形態に対応するサンプル形状のためのＭｏ炭化物形成について検討する。すべてのサンプルのＭｏは、３０ナノメートルの厚さであり、スパッタリングによって付着している。急速熱アニール（Ｈｅ環境において３℃／秒で）中に、０．１７９７ナノメートルの波長、１０13光子／ｓの強度、および１．５％のエネルギー分解能を有するシンクロトロン放射による、その場でのＸ線回折（ＸＲＤ）によって炭化物形成をモニターする［Ｇ．Ｂ．  Ｓｔｅｐｈｅｎｓｏｎ他による「Ｒｅｖ．  Ｓｃｉ．  Ｉｎｓｔｒｕｍ．  ６０  １５３７」（１９８９年）］。
【００４２】
すべてのサンプルは初めに、Ｍｏ（１１０）反射に対応する２θ＝４８°で単一ＸＲＤピークを示す。炭化物形成は、Ｍｏ（１１０）ピークの消滅と、４７°（Ｍｏ2Ｃ（１０１））、４５°（Ｍｏ2Ｃ（００２））、４０．５°（Ｍｏ2Ｃ（１００））における六角形のＭｏ2Ｃピークの出現によって示される。図２６のグラフは、２００ナノメートルの厚さのスパッタＣ層の上のスパッタＭｏ層について、７７５℃付近で鋭く限定された反応を示している。図２７のグラフは、１８０ナノメートルの厚さのＤＬＣの層の上の名目上同一のスパッタＭｏ層について、同じく７７５℃付近を中心とする、わずかにより広い反応を示している。図２８のグラフは、３０ナノメートルの厚さのスパッタＣの層の下のスパッタＭｏ層について、わずかに低い温度（〜７６０℃）付近を中心とする、さらにより広い反応を示している。したがって、これらの場合の炭化物形成に必要な熱処理は、十分にＣＭＯＳのための典型的な熱使用量の範囲内である。
【００４３】
図２９の電気的測定は、炭化物形成時にＭｏの仕事関数が大幅に低下することを検証するものである。ＭｏおよびＭｏ炭化物電極を有するＳｉ（基板）／ＳｉＯ2（５または１１ナノメートル）／Ｍｏ（Ｃ）キャパシタについて、キャパシタンス−電圧（Ｃ−Ｖ）測定を実行した。Ｍｏ（３０ナノメートル）およびＭｏ（３０ナノメートル、下部）／Ｃ（１０ナノメートル、上部）の電極膜は、６．２×１０−４ｃｍ２または９．５×１０−５ｃｍ２の電極エリア開口部を有するＳｉ膜マスクにより、酸化物でコーティングしたｎ形単結晶（１００）Ｓｉ上にスパッタ堆積させる。ＭｏおよびＭｏ／Ｃ電極はいずれも、Ｍｏ／Ｃ電極をＭｏ2Ｃに転化させるのに十分な「炭化物形成」アニール（フォーミング・ガスにおいて９００℃までの３℃／秒の傾斜（ramp）を受ける。図２９は、５ナノメートルのＳｉＯ2の場合のデータを示している。Ｃ−Ｖ傾斜および電圧交点の分析は、Ｍｏに関する４．５０〜４．６０ｅＶの仕事関数と、Ｍｏ2Ｃに関する４．２５〜４．３５ｅＶの仕事関数を示している。
【００４４】
その上、前述の通り、第１の金属と炭素含有層との固相反応によって形成されるような炭化金属は、単一のＦＥＴ、複数のＦＥＴ、および少なくとも１つの他のゲート電極が炭化金属とは異なり、炭化物が形成された金属とも異なる導電材料から形成される二重仕事関数のＣＭＯＳ回路において、ゲート電極として使用することもできる。
【００４５】
第１の金属と炭素含有層との固相反応による炭化金属ゲートの形成には、炭化金属層が１つのステップで形成されるプロセスを上回る利点がいくつかあることは留意すべきである。スパッタ堆積プロセスは、高品質の炭化金属を付着させることができるが、露出したゲート誘電体に損傷を加える可能性がある（エネルギー性荷電微粒子照射による）。ＣＶＤプロセスは、損傷なしであるが、酸素などの相当な量の不純物を取り込まずに金属と炭素を容易に同時付着（co-deposit）させることはできない。本発明の二重層反応プロセスでは、ＣＶＤにより下部金属層をきれいに付着させることができ、その後の炭素含有層の付着は任意の好ましい方法（前に付着させた金属層がゲート誘電体を保護するので、スパッタリングを含む）によって行われる。
【００４６】
本発明の上記の説明は、本発明を例証し記載するものである。さらに、本明細書は本発明の好ましい諸実施形態のみ示し記載するものであるが、前述の通り、本発明は様々な他の組み合わせ、修正、および環境における使用が可能であり、関連技術の上記の教示または技能または知識あるいはこれらの組み合わせに対応する本明細書に表明した本発明の概念の範囲内の変更または修正が可能であることを理解されたい。さらに、上述の諸実施形態は、本発明を実施するものとして知られている最良の諸態様を説明すること、ならびに、他の当業者がこのような諸実施形態またはその他の諸実施形態で本発明の特定の適用例または用途によって必要とされる様々な修正とともに本発明を使用できるようにすることが意図されている。したがって、上記の説明は、本明細書に開示された形式に本発明を限定することは意図されていない。また、特許請求の範囲は代替諸実施形態を含むものと解釈することが意図されている。
【図面の簡単な説明】
【００４７】
【図１】ＣＭＯＳゲート電極を形成するための本発明の方法の基本ステップを示す断面図である。
【図２】ＣＭＯＳゲート電極を形成するための本発明の方法の基本ステップを示す断面図である。
【図３】ＣＭＯＳゲート電極を形成するための本発明の方法の基本ステップを示す断面図である。
【図４】ＣＭＯＳゲート電極を形成するための本発明の方法の基本ステップを示す断面図である。
【図５】ＣＭＯＳゲート電極を形成するための本発明の方法の基本ステップを示す断面図である。
【図６】図１〜図５の方法の第１の変形を示す図である。
【図７】図１〜図５の方法の第１の変形を示す図である。
【図８】図１〜図５の方法の第１の変形を示す図である。
【図９】図１〜図５の方法の第１の変形を示す図である。
【図１０】図１〜図５の方法の第２の変形を示す図である。
【図１１】図１〜図５の方法の第２の変形を示す図である。
【図１２】図１〜図５の方法の第２の変形を示す図である。
【図１３】図１〜図５の方法の第２の変形を示す図である。
【図１４】図１〜図５の方法の第３の変形を示す図である。
【図１５】図１〜図５の方法の第３の変形を示す図である。
【図１６】図１〜図５の方法の第３の変形を示す図である。
【図１７】図１〜図５の方法の第３の変形を示す図である。
【図１８】交換ゲート・プロセス・フローのために適合させた図１〜図５の方法の変形を示す図である。
【図１９】交換ゲート・プロセス・フローのために適合させた図１〜図５の方法の変形を示す図である。
【図２０】交換ゲート・プロセス・フローのために適合させた図１〜図５の方法の変形を示す図である。
【図２１】交換ゲート・プロセス・フローのために適合させた図１〜図５の方法の変形を示す図である。
【図２２】交換ゲート・プロセス・フローのために適合させた図１〜図５の方法の変形を示す図である。
【図２３】交換ゲート・プロセス・フローのために適合させた図１〜図５の方法の変形を示す図である。
【図２４】交換ゲート・プロセス・フローのために適合させた図１〜図５の方法の変形を示す図である。
【図２５】交換ゲート・プロセス・フローのために適合させた図１〜図５の方法の変形を示す図である。
【図２６】本発明の３通りの実施形態に対応するサンプル形状のためのＭｏ炭化物形成を比較する図である。
【図２７】本発明の３通りの実施形態に対応するサンプル形状のためのＭｏ炭化物形成を比較する図である。
【図２８】本発明の３通りの実施形態に対応するサンプル形状のためのＭｏ炭化物形成を比較する図である。
【図２９】ＭｏおよびＭｏ2Ｃキャパシタ電極の仕事関数を決定するために使用されるキャパシタンス−電圧（Ｃ−Ｖ）測定値を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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