(57)【要約】  本発明は、シリコンの半導体本体がその表面に拡張領域を含む第１の導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間に前記第１の導電型とは反対の第２の導電型のチャネル領域と、前記チャネル領域上のゲート誘電体により前記半導体本体の表面から分離されているゲート領域と、を有し、第２の導電型で前記チャネル領域より高濃度のドーピング濃度であるポケット領域が前記拡張領域の下に形成され、前記ポケット領域は前記半導体本体に重イオンを注入することで形成され、注入後適温での第１のアニール処理およびより高い温度で早い立ち上がりの第２のアニール処理が行われる電界効果トランジスタを備える半導体装置の製造方法に関する。本発明によれば、その方法は、２つのアニール処理の間に、半導体本体の表面からポケット注入領域まで延びる半導体本体の表面領域にアモルファスシリコンを意図的に存在させることを特徴とする。これは、例えば適時に第１のアニール処理を中断すること、または第１と第２のアニール処理の間に不活性イオンを注入することで適切な領域をアモルファス化することにより得られる。このようにして、将来のＣＭＯＳ装置の利点であるポケット領域７のきわめて急峻かつ狭いドーピングプロファイルが得られる。
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【特許請求の範囲】
【請求項１】
シリコンの半導体本体はその表面に拡張領域を含む第１の導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間に前記第１の導電型とは反対の第２の導電型のチャネル領域と、前記チャネル領域上のゲート誘電体により前記半導体本体の表面から分離されているゲート領域と、を有し、第２の導電型で前記チャネル領域より高濃度のドーピング濃度であるポケット領域が前記拡張領域の下に形成され、前記ポケット領域は前記半導体本体に重イオンを注入することで形成され、注入後適温での第１のアニール処理およびより高い温度で早い立ち上がりの第２のアニール処理が行われる電界効果トランジスタを備える半導体装置の製造方法であって、前記第１と第２のアニール処理の間に、前記半導体本体のアモルファスシリコンを前記半導体本体の表面からポケット注入領域の投影飛程程度まで延びる前記半導体本体の表面領域に意図的に存在させることを特徴とする方法。
【請求項２】
前記アモルファスシリコンを含む領域の最深境界から始まる前記半導体本体の再成長が前記ポケット注入領域の投影飛程程度まで到達したときに前記第１のアニール処理を停止することを特徴とする請求項１に記載の方法。
【請求項３】
前記第１のアニール処理で前記半導体本体のすべてのアモルファスシリコンが除去され、前記第１と第２のアニール処理の間に、少なくともポケット注入領域の投影飛程の周囲の領域にアモルファスシリコンを再導入する不活性イオンの注入が行われることを特徴とする請求項１に記載の方法。
【請求項４】
ポケット注入領域の形成前に、アモルファスシリコンを半導体本体に導入するもう一つの不活性イオンの注入が少なくともポケット注入領域の所望の投影飛程を越えた領域にされることを特徴とする請求項１乃至３のいずれかに記載の方法。
【請求項５】
不活性イオンの注入では、イオンはゲルマニウム、シリコン、アルゴンまたはキセノンの中から選ばれることを特徴とする請求項３または４に記載の方法。
【請求項６】
ポケット注入領域のイオンではインジウムイオンが選ばれることを特徴とする請求項１乃至５のいずれかに記載の方法。
【請求項７】
第１のアニール処理は５５０℃と６５０℃の間で行われ、第２のアニール処理は９００℃より高い温度で行われることを特徴とする請求項１乃至６のいずれかに記載の方法。
【請求項８】
ポケット領域のフラッシングまたはスパイク活性のため第２のアニール処理は高速熱アニール処理であることを特徴とする請求項７に記載の方法。
【請求項９】
ポケット領域およびソース・ドレイン領域の拡張領域は半導体装置の製造の同じ段階で形成されることを特徴とする請求項１乃至８のいずれかに記載の方法。
【請求項１０】
請求項１乃至９のいずれかの方法を用いて得られる電界効果トランジスタを有する半導体装置。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、シリコンの半導体本体がその表面に拡張領域を含む第１の導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間に前記第１の導電型とは反対の第２の導電型のチャネル領域と、前記チャネル領域上のゲート誘電体により前記半導体本体の表面から分離されているゲート領域と、を有し、第２の導電型で前記チャネル領域より高濃度のドーピング濃度であるポケット領域が前記拡張領域の下に形成され、前記ポケット領域は前記半導体本体に重イオンを注入することで形成され、注入後適温での第１のアニール処理およびより高い温度で早い立ち上がりの第２のアニール処理が行われる、電界効果トランジスタを備える半導体装置の製造方法に関する。このような方法はＭＯＳＦＥＴ（＝金属−酸化物−半導体電界効果トランジスタ）の作成に極めて適している。今後のＣＭＯＳ（＝相補型ＭＯＳ）技術では、いわゆるポケット注入はトランジスタのイオン電流に影響を与えるため、必要不可欠になるであろう。
【０００２】
導入パラグラフで述べられた方法は２００２年８月１３日に発行された米国特許ＵＳ６，４３２，８０２Ｂ１により公知である。ここには半導体本体にイオン、この場合はｎ型イオン、をドープすることでソースおよびドレインの浅い拡張部が形成されるというような方法が記載されている（段落６および７を参照）。さらに、重イオン、ここではインジウムイオン、をドープすることで拡張部の下にｐ型ポケットドーパント層が形成される。次に、第１のアニール処理を４００℃から５５０℃の間の低温で行い、半導体本体のアモルファス層、すなわち（重大な）結晶損傷を有する層、を結晶層に変える。その後、第２のアニール処理がＲＴＡ（＝高速熱アニーリング）の形式で行われ、半導体本体は９５０℃から１０５０℃の間の高温に加熱される。このようにして高濃度ドープされた拡張部およびポケット注入領域がアニールされ、拡散される。
【０００３】
このような方法の欠点は、空間における急峻性および局在性が将来のＣＭＯＳ装置に十分でないためポケット注入領域の有利な効果が最適でないということである。
【０００４】
それゆえ本発明は、上記欠点を回避し、きわめて小さい装置に対し満足のいく結果を与え、ポケット注入領域がきわめて急峻にかつ局在的に空間に存在するような方法を提供することを目的とする。
【０００５】
これを達成するため、導入パラグラフに記載されているタイプの方法は２つのアニール処理の間に、半導体本体の表面からポケット注入領域まで延びる半導体本体の表面領域にアモルファスシリコンを意図的に存在させることを特徴とする。本発明はまず、第１のアニール処理の間に半導体の結晶の再成長が深く、損傷のない領域から起こるということ、及びこの再成長は正しい温度で起きているならばポケット領域の重イオンのプロファイルに関して有利な効果を伴うということの認識に基づいている。再成長結晶内のこれらの不純物のさらに限定された溶解度のため、それらは再成長結晶の前線に進められる。このように重イオンのプロファイルのピーク濃度は増加できる。本発明はさらに、第２のアニール処理においては、発明者が理解しているように、第２のアニール処理で半導体本体が適温と高温の間の温度に置かれるため、この有利な効果が部分的に損なわれるという認識に基づいている。
【０００６】
発明者は、たとえもし半導体本体がこのような中間温度にさらされる時間が非常に短くても、これら中間の温度は結果的に重イオンのピーク濃度に関して有利な効果が部分的に損なわれるということを理解している。ポケット注入領域の投影飛程付近にアモルファスシリコンを意図的に潜在させておくことで、上記中間温度の不利な効果を回避することができる。これは、過渡的な中間温度がポケット注入領域の下あたりの半導体本体の損傷領域の再結晶化のみ行い、再結晶が重イオンのプロファイルのピークに達したとき、第２のアニール処理の温度を上記不利な効果が起きない高温にするためである。このように、本発明による方法で得られる装置では、注入ポケット領域の重イオンのより急峻で急激なプロファイルが得られる。
【０００７】
本発明による第１の実施形態の方法では、アモルファスシリコンを含む領域の最深境界から始まる半導体本体の再成長がポケット注入領域の投影飛程あたりまで到達したときに第１のアニール処理を停止することで上記効果が得られる。このように、追加ステップの必要なくきわめて単純な方法で所望の結果が得られる。
【０００８】
第２の実施形態では、第１のアニール処理の間に半導体本体のすべてのアモルファスシリコンが除去され、前記第１と第２のアニール処理の間に、少なくともポケット注入領域の投影飛程を越える領域にアモルファスシリコンを再導入する不活性イオンの注入が行われる。この実施形態の利点は、より容易に制御可能で再現可能な処理であるということである。製造段階で存在するマスキングを用いて不活性イオンの注入を行うことができるため、追加のマスクは不要で、この処理はこれ以上複雑にならない。
【０００９】
第１のアニール処理の始めにおける半導体本体の結晶内の損傷の総量、すなわちアモルファス化の程度、はポケット領域の注入中に生じる損傷によって決まる。ポケットドープを高濃度にするため、ポケット注入自体がアモルファスシリコンの大領域を作る。重イオンの低濃度ではそうせず、または量を減らす。このような場合、半導体本体はポケット領域の注入に先立つもう一つの不活性イオンの注入により関連する領域でアモルファスになる。
【００１０】
好ましくは、不活性イオンの注入のいずれに対しても、イオンはＧｅ、Ｓｉ、Ａｒ、Ｘｅからなるグループから選択される。ゲルマニウムは、シリコン半導体本体の場合、非常に適した不活性イオンであることがわかっている。重イオンでは、ガリウムやインジウムのようなイオンが考えられる。しかし、きわめて有益な結果は重イオンとしてインジウムイオンを用いたときに得られる。
【００１１】
第１のアニール処理の適温は５５０℃から６５０℃の間の範囲にあることがわかっている。第２のアニール処理は好ましくは約９００℃より高い温度で行われる。後者ではポケット領域のフラッシングやスパイク活性を得るのにＲＴＡ処理が非常に適している。
【００１２】
さらに好ましい実施形態ではポケット領域とソース、ドレインの拡張領域は半導体装置の製造の同じ段階で形成される。
【００１３】
本発明はさらに本発明による方法を用いて得られる電界効果トランジスタを有する半導体装置を含む。このような装置ではポケット領域は急峻で狭いドーピングプロファイルを有する。
【００１４】
本発明のこれら及びその他の特徴は、下記に記載されている実施形態を図面とともに参照することで明らかにされるであろう。
【００１５】
図面は概略図であり原寸に比例して描かれておらず、厚さ方向の寸法は明確化のため特に拡大されている。異なる図で対応する部分は概ね同じ参照番号が付与され、同じハッチングになっている。
【００１６】
図１は本発明による方法を用いて得られる半導体装置の断面図である。装置１０、ここではＮＭＯＳＴ、はシリコンからなる半導体本体１を有する。実際、装置１０はその境界部近傍にいわゆるトレンチ又はＬＯＣＯＳ（＝シリコン局所酸化）分離のような分離領域を有するが、図示していない。実際、装置１０はＮＭＯＳ型とＰＭＯＳ型の両方のトランジスタを多く有する。半導体本体の表面には、ここではｎ型の、ソース領域２およびドレイン領域３があり、それらは共にｎ型の浅い拡張部２Ａ、３Ａを有し、ここではｐ型の、チャネル領域４の上に二酸化ケイ素からなる絶縁領域６があり、それはチャネル領域４とここでは多結晶シリコンからなるゲート領域５とを分離する。ゲート領域５はスペーサ２０、この場合二酸化ケイ素、によって縁取られている。ソース領域、ドレイン領域及びゲート領域（２、３、５）の上部には金属シリサイド（８Ａ，８Ｂ，８Ｃ）があり、接続領域の役割を果たしている。
【００１７】
図２〜図５は本発明に従った方法による装置製造の種々の段階での図１の半導体装置の断面図である。装置１０の製造の開始点は（図２）、半導体本体１を形成するｐ型シリコン基板（ＰＭＯＳトランジスタを形成するいわゆるｎ型ウェルが形成されていてもよい）である。本体１には分離領域（図面に示さず）が形成される。その後、シリコン本体１の表面に酸化ケイ素のゲート絶縁６が、この場合熱酸化により、形成される。次に、通常の方法のＣＶＤにより多結晶シリコン層５がゲート絶縁層６に堆積される。この例ではその厚さは１００ｎｍである。図示されていないマスクはゲート５が形成される領域に堆積され、前記マスクは例えばレジストにより構成され、フォトリソグラフィにより形成される。層５、６はマスク部の外部ではエッチングにより除去され、このようにしてゲート５及びゲート絶縁６からなるゲートスタックが形成される。
【００１８】
その後に、前記材料の一様の層を装置１０上に堆積し、装置の平面領域においてその層を再除去する異方性エッチングすることにより、例えば二酸化ケイ素のスペーサ２０が、ゲートスタックの両側に形成される。ｎ＋型の深い注入Ｉ１がソース２およびドレイン３を形成するために行われる。半導体本体はソース注入部およびドレイン注入部を活性化するために、１０００℃を超えるの温度でアニールされる。
【００１９】
スペーサ２０は拡張部２Ａ、２Ｂおよびポケット領域７を形成する前に除去しなければならない（図３）。これは、この例では、一連のイオン注入Ｉ２，３，４，５，６により行われる。第１の注入は半導体本体の一部のアモルファス化を含み、半導体本体１にゲルマニウムイオンを注入することにより行われる。第２の注入、この例ではヒ素注入、は拡張部２Ａ，３Ａを形成するために行われる。その後に、第３の重イオンの注入、この場合はインジウムイオン、がポケット領域７形成のため行われる。次に、摂氏５５０℃と６５０℃の間の温度での第１のアニール処理にて注入部のアモルファスシリコンが再成長される。このようにして、ポケット領域７でインジウム原子のきわめて急峻で狭いプロファイルが得られる。そして、半導体本体１の第２のアモルファス化が、ゲルマニウムイオンの再度の注入を含む第６の注入により得られる。そして、特にポケット領域７のドーパント活性のために、第２のアニール処理がＲＴＡ処理の形式で行われる。第２のゲルマニウムイオンの注入（第６の注入）により半導体本体１がアモルファスシリコンを含むという事実のおかげで、ＲＴＡ処理での例えば摂氏９５０℃以上の高温に達するために不可避な中間温度がポケット領域７のインジウム原子の急峻で狭いプロファイルを損なわない。
【００２０】
その後（図４参照）、新たなスペーサ４０が上述した方法と同様に形成される。続いて半導体本体１の上部に金属層８、この場合はニッケル、が堆積される。まず低温熱サイクルで金属層８の一部とソース２、ドレイン３およびゲート５にあるシリコンが反応する。そして金属層の残りはエッチングにより除去され、続いて第２の熱サイクルでニッケルモノシリサイドを含む接続領域８Ａ，８Ｂ，８Ｃが形成される。第１および第２の熱サイクルの温度はそれぞれ大体２００℃および４５０℃である。この段階は図１に示す段階に対応する。
【００２１】
最後に（図８参照）、ｎ−ＭＯＳＦＥＴの製造は、絶縁金属、例えば二酸化ケイ素、の堆積、パターニング、そして接続金属層、例えばアルミニウム、の堆積、再度のパターニングによって接続領域を形成することで完結する。これらのステップは図示していない。
【００２２】
図６は低温アニーリングの各時間での図１の装置のポケット領域でのドーピングプロファイルを示す。インジウム注入（ドーズ量１０１３ａｔ／ｃｍ２、９０ｋｅＶで数回）は、あらかじめゲルマニウムで１０５ｎｍの深さまでアモルファス化されたシリコンウェーハになされる。曲線６０、６１および６２はそれぞれ摂氏６００℃でのアニーリングが１０秒、６０秒および１２０秒での深さ（ｄ）の関数としてのインジウム濃度（Ｃ）を示す。曲線６１は中間のアニーリング時間を表し、明らかにｃ−Ｓｉ／ａ−Ｓｉの境界部の前でインジウムがたまることを示す。このような濃度プロファイルは非常に狭く急峻なため、ポケット注入に適している。
【００２３】
本発明はここに述べた例に限定されず、当業者が可能な変形や修正も本発明の範囲内であることは明らかである。
【図面の簡単な説明】
【００２４】
【図１】本発明による方法を用いて得られる半導体装置の断面図である。
【図２】本発明に従った方法による装置製造の各段階での図１の半導体装置の断面図である。
【図３】本発明に従った方法による装置製造の各段階での図１の半導体装置の断面図である。
【図４】本発明に従った方法による装置製造の各段階での図１の半導体装置の断面図である。
【図５】本発明に従った方法による装置製造の各段階での図１の半導体装置の断面図である。
【図６】低温でのアニーリングの各時刻での図１の装置のポケット領域におけるドーピングプロファイルを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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