(57)【要約】  基板（１００)上に一時的な材料の部分（１）の形成を含む集積回路の製造方法であって、その基板の一部は吸収材料からなる集積回路の製造方法である。一時的な材料は、コバルト、ニッケル、チタン、タンタル、タングステン、モリブデン、ガリウム、インジウム、銀、金、鉄及び／又はクロムを含む。硬質部分（３、４）は、吸収材料からなる基板の部分に対向する一時的な材料（１）の部分の一側で基板と接触して形成される。前記回路は、一時的な材料が吸収材料からなる基板の部分に吸収される方法で加熱される。従って、実質的に材料が無い領域（Ｖ）は、一時的な材料（１）の部分の場所に形成される。その実質的に空の領域は、キャパシタの補強材の間に位置する誘電材料に置き換わることができる。
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【特許請求の範囲】
【請求項１】
（ａ）吸収材料からなる部分（１００、１０３）を回路の基板（１００）に形成し、吸収材料からなる前記基板の部分の一面（Ｆ）と接触する犠牲材料からなる部分（１）を形成する段階と、
（ｂ）吸収材料からなる前記基板の部分の前記面（Ｆ）に対向する前記犠牲材料の部分（１）の一側に、前記基板（１００）に接触して固定される硬質部分（３、４）を形成する段階と、
（ｃ）吸収材料（１００、１０３）からなる前記基板の部分への前記犠牲材料の吸収によって実質的に材料が無い領域（Ｖ）を形成するために前記回路を加熱する段階と、を含み、
前記犠牲材料は、９００℃を超える融点を有し、前記段階（ｃ）の前に前記犠牲材料の部分に接触する前記回路の部分の如何なる物質変化をも引き起こさないようにするために選択されることを特徴とする電子集積回路の製造方法。
【請求項２】
前記犠牲材料は、コバルト、ニッケル、チタン、タンタル、タングステン、モリブデン、銀、金、鉄及び／又はクロムを含む請求項１に記載の方法。
【請求項３】
前記吸収材料は、シリコン、ゲルマニウム、リン、ヒ素及び／又はアンチモンを含む請求項１または２に記載の方法。
【請求項４】
前記犠牲材料の部分（１）は、前記基板（１００）の表面（Ｓ）の水準の下にあるキャビティ（Ｃ）内に形成される請求項１から３の何れか一項に記載の方法。
【請求項５】
前記段階（ｃ）において、前記吸収材料（１００、１０３）からなる前記基板の部分への前記犠牲材料の吸収は、前記犠牲材料と前記吸収材料との間の化学反応に起因する請求項１から４の何れか一項に記載の方法。
【請求項６】
実質的に材料が無い前記領域（Ｖ）は、前記基板（Ｓ）の表面に実質的に平行な大きな断面を有する請求項１から５の何れか一項に記載の方法。
【請求項７】
前記段階（ａ）と段階（ｂ）との間に中間層（２）を形成する段階をさらに含み、
前記中間層は、前記（ｂ）段階が完了したとき、前記犠牲材料（１）の部分と前記硬質部分（３、４）との間に位置する請求項１から６の何れか一項に記載の方法。
【請求項８】
実質的に材料が無い前記領域（Ｖ）は、前記回路に含まれるキャパシタの２つの電極（３、５）の間に位置する請求項１から７の何れか一項に記載の方法。
【請求項９】
前記硬質部分は、前記キャパシタの第１電極（３）を含む請求項８に記載の方法。
【請求項１０】
吸収材料（１００、１０３）からなる前記基板の部分は、前記段階（ｃ）における前記犠牲材料の吸収の後に、前記キャパシタの第２電極（５）を含む請求項８または９に記載の方法。
【請求項１１】
前記２つの電極（３、５）のうち少なくとも１つは、基板表面（Ｓ）に実質的に平行な主表面（Ｐ）を有する請求項８から１０の何れか一項に記載の方法。
【請求項１２】
請求項１から１１の何れか一項に記載の方法を用いて製造された電子集積回路。
【請求項１３】
実質的に材料が無い前記領域（Ｖ）は、前記回路の金属化レベル（Ｍ１）の層内に位置する請求項１２に記載の電子集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実質的に材料が無い領域を含む電子集積回路を製造する方法に関する。また、それによって製造された電子集積回路に関する。
【背景技術】
【０００２】
米国特許第５２９６４０８号は、光源、検出素子、トランジスタまたは真空管のような種々の電子部品を作るために、集積回路内に空のキャビティを形成する方法を記述している。この方法によれば、シリコンへのアルミニウムの吸収は、その形態を予め定めることができる、材料が無いキャビティを作るために加熱によって引き起こされる。
【０００３】
特許第５２９６４０８号に記述された方法の１つの欠点は、化学反応性とアルミニウムの比較的低い融点に起因する。実際、もし、アルミニウムがシリコンの中に吸収される前に、その回路の温度が約４００−４５０℃を超えた場合、回路中においてアルミニウムとアルミニウムの付近に堆積された材料との間で化学反応が起きる。これは、特にアルミニウムがシリコンの中に吸収されるケースである。それから、これは、シリコンの中へのアルミニウムの限定的な吸収を妨げ、そのキャビティの形成は全く制御されない。
【特許文献１】米国特許第５２９６４０８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、電子集積回路の中にキャビティを製造する方法を提案することであり、その電子集積回路は、上述の欠点を有しない。
【課題を解決するための手段】
【０００５】
本発明は、（ａ）吸収材料からなる部分を回路の基板に形成し、吸収材料からなる前記基板の部分の一面と接触する犠牲材料からなる部分（１）を形成する段階と、（ｂ）吸収材料からなる前記基板の部分の前記面に対向する前記犠牲材料の部分の一側に、前記基板に接触して固定される硬質部分を形成する段階と、（ｃ）吸収材料からなる前記基板の部分への犠牲材料の吸収によって実質的に材料が無い領域を形成するために前記回路を加熱する段階と、を含み、前記犠牲材料は、９００℃を超える融点を有し、前記段階（ｃ）の前に前記犠牲材料の部分に接触する前記回路の部分の如何なる物質変化をも引き起こさないようにするために選択される電子集積回路の製造方法を提案する。
【０００６】
本発明の一部である犠牲材料の選択の結果、段階（ｃ）は良好に制御される。その形態と寸法が正確に制御されることができる、実質的に材料が無い領域が得られる。その結果、本発明による方法は、０．１８ミクロン以下、特に９０または６５ｎｍに等しいトランジスタのゲート幅に対応する集積回路製造技術に互換性がある。
【０００７】
段階（ｃ）において、その対応する部分の全ての犠牲材料は、好ましくは、吸収材料からなる前記基板の部分に吸収される。従って、実質的に材料が無い領域の形態と寸法の改善された再現性が得られる。それにもかかわらず、段階（ｃ）が終了した後に、前記犠牲材料の部分の一部が前記回路に存在するように、前記犠牲材料の一部のみが吸収されることができる。
【０００８】
本発明の方法の１つの利点は、前記回路からの犠牲材料の抽出が必要ないという事実にある。前記空の領域を形成するための回路加熱段階（ｃ）は、特に実行するのが容易である。それは、犠牲材料のその部分への如何なる接近（アクセス）も必要とせず、また、ウエットエッチング方法やプラズマエッチング方法の使用も必要としない。
【０００９】
特に、段階（ｃ）において、吸収材料からなる前記基板のその部分への前記犠牲材料の吸収は、前記犠牲材料と前記吸収材料との間の化学反応に起因することができる。
【００１０】
本発明のもう１つの利点は、段階（ａ）と（ｂ）が実行されれば、段階（ｃ）は、前記回路製造方法中の如何なる後の時点においても実施することができるという事実にある。例えば、実質的に材料が無い領域を含む電子構成要素以外の前記回路の部分における製造段階は、一方では段階（ａ）と（ｂ）との間で、他方では段階（ｃ）との間で実行されることができる。前記回路の他の部分のこれらの製造段階のいくつかが前記回路上に機械力を含む場合にこれは特に有利である。それから、それが機械力を受けるときに前記回路が如何なる空の領域をも有しないように、段階（ｃ）は、これらの段階の後に実施されることができる。従って、その製造中において前記回路を損傷したり、破壊したりする、前記回路中に空の領域が存在することによる危険性は減少される。
【００１１】
有利には、その方法は、段階（ａ）と（ｂ）との間に中間層の形成を含み、前記中間層は、段階（ｂ）が完了したとき、前記犠牲材料の部分と前記硬質部分との間に位置する。そのような中間層は、いくつかの機能を有することができる。これらの機能の１つは、前記硬質部分の形成の改良であるかもしれない。従って、前記硬質部分の平滑表面が得られ、それはより均一で、より完全な、段階（ｃ）の犠牲材料の吸収をもたらす。中間層の形成のもう１つの機能は、前記回路の他の部分から生じる原子によって前記犠牲材料が変化されることを防止するために、前記犠牲材料の部分の化学的分離に貢献することである。
【００１２】
前記犠牲材料は、コバルト、ニッケル、チタン、タンタル、タングステン、モリブデン、銀、金、鉄及び／又はクロムを含んでいてもよい。
【００１３】
前記吸収材料は、シリコン、ゲルマニウム、リン、ヒ素及び／又はアンチモンを含んでいてもよい。また、それは、潜在的にセレン及び／又はテルルを含んでいてもよい。
【００１４】
本発明の１つの特定の形態で、前記犠牲材料のその部分は、前記基板の表面の水準（レベル）より下にあるキャビティ内に形成される。それから、前記硬質部分は、連続した形態で、前記キャビティ内の犠牲材料の部分と、前記キャビティの外側の基板とを覆う。
【００１５】
実質的に材料が無い前記領域は、種々の形態を有することができ、前記基板に対して種々の方法で方向付けられることができる。特に、それは、基板表面に実質的に平行な大きな断面を有することができる。
【００１６】
本発明の望ましい形態によれば、実質的に材料が無い前記領域は、前記回路の部分を形成するキャパシタの２つの電極の間に位置する。 
【００１７】
従って、少なくとも前記キャパシタの電極の間に位置する材料の部分は、犠牲材料の場所に形成される前記空の領域によって置き換えられる。この空の領域は、ある特定の電気特性、特に高い降伏電圧と高い漏れ抵抗を有するキャパシタを提供する。
【００１８】
従って、所定の降伏電圧のために、得られた空のキャビティを有するキャパシタは、その２つの電極の間に減少した隙間（ギャップ）を有することができる。それから、所定の一定の静電容量のために、そのキャパシタの寸法は減少されることができ、それはその回路のより大きい集積レベルが達成されることを可能にする。
【００１９】
有利には、その硬質部分は、第１のキャパシタ電極を含む。吸収材料からなる基板の部分は、段階（ｃ）における犠牲材料の吸収に続いて、第２のキャパシタ電極を含む。従って、第２電極の材料は、前記回路上に新しい材料を堆積する追加の段階なしに、段階（ｃ）中に直接形成される。そのために、前記キャパシタの製造段階は、単純化され、前記電子回路の価格の低下に寄与する。
【００２０】
前記キャパシタの構成によって、前記キャパシタの２つの電極の少なくとも１つは、前記基板表面に実質的に平行な主表面を有することができる。
【発明を実施するための最良の形態】
【００２１】
また、本発明は、上述されたような方法を用いて製造された電子集積回路に関する。特に、実質的に材料が無い領域は、その回路の金属化レベルの層の中に位置することができる。
【００２２】
本発明の他の特徴や利点は、添付された図面を参照して、以下に提供される例示された限定されない実施形態で明らかになるであろう。
【００２３】
図１から５は、本発明による電子集積回路を製造する方法の第１実施形態の各段階を示す。図６から８は、本発明による電子集積回路を製造する方法の第２実施形態の各段階を示す。
【００２４】
ここに、本発明は、金属−絶縁体−金属タイプのキャパシタ（ＭＩＭキャパシタ）を含む電子集積回路の製造の構成において詳細に記載される。ＭＩＭキャパシタは、通常、２つの金属電極とその２つの電極の間に堆積された誘電体の部分とを含む。本発明による方法を使用することによって、少なくとも誘電体のこの部分の一部は、実質的に材料が無い領域によって置き換えられることができる。
【００２５】
図において、明確さために、示された電子的構成要素の種々の部分の寸法は、実際の大きさで示されていない。これらの図は、ＭＩＭタイプのキャパシタが載置される、実質的に平らな基板の横断面図である。その横断面図は、その基板表面に垂直な面であると考えられる。基板は、それぞれの図において、図面のより低い部分に配置されており、“Ｎ”は、図の上部に向けられた基板の面に垂直な方向を指す。以下の記述で、“上に”、“下に”、“上部”、“下部”のような用語は、この方向付けを参照して使用される。さらに、全ての図面にわたって、同一の参照符号は同一の構成要素を示す。
【００２６】
以下において、当業者によく知られている電子集積回路の製造における基礎的なプロセス段階は、詳細には記述されない。本発明のプロセスによる回路の製造に関連する一連の基礎的な段階のみが記述されるであろう。
【００２７】
第一に、電子集積回路の半導体基板の上面のレベルの下にキャパシタが製造されるように第１実施形態は記述される。この第１実施形態で、その基板の半導体材料は、吸収材料を構成する。
【００２８】
図１によれば、半導体材料からなる基板１００は、実質的に平らな上部表面Ｓを有する。キャビティＣが基板１００に形成され、それはその表面Ｓのレベルより下に位置する。Ｎ方向におけるキャビティＣの深さは、例えば、約０.５ミクロンであり得る。
【００２９】
犠牲材料からなる第１層１、中間層と呼ばれる第２層２、導電材料からなる第３層３は、基板１００上に連続的に堆積され、キャビティＣの中とキャビティＣの外側の表面Ｓ上に堆積される。その層１と層２がキャビティＣの側壁を相似被覆（コンフォーマルコーティング）するように、その層１と層２のそれぞれの厚さは選択される。その層３の厚さは、キャビティＣを満たすように選択される。その結果、図２で示された回路の構造が得られる。その層１は、キャビティＣの側壁上とともにキャビティＣの底部Ｆにおいて基板１００と接触している。その層１、層２、層３の厚さは、それぞれ、約２０ｎｍ、５ｎｍ、１ミクロンである得る。
【００３０】
それから、その回路の上部表面は、キャビティＣの外側の表面Ｓのレベルの丁度下まで研磨される。それから、層１−３の残存している部分のみがキャビティＣの中にある（図３）。
【００３１】
層１の材料は、キャビティＣの底部Ｆを通して基板１００内に後に吸収されることを可能にする特性を有するように選択される。この理由で、層１の材料は、犠牲材料として知られている。層１の材料は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、銀（Ａｇ）、金（Ａｕ）、鉄（Ｆｅ）及び／又はクロム（Ｃｒ）を含んでいてもよい。層１の材料が後に吸収される基板１００の半導体材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、セレン（Ｓｅ）及び／又はテルル（Ｔｅ）を含んでいてもよい。
【００３２】
好ましくは、基板１００の材料はシリコンベースであり、層１の犠牲材料はコバルトベースである。従って、層１から３の堆積は、コバルトの堆積における周知の方法の１つを使用して、その集積回路における生産ラインの前工程段階で容易に実行されることができる。
【００３３】
層３の残っている部分は、キャパシタの第１電極、または、上部電極を形成することを目的としている。この目的において、層３の材料は、例えば、タングステン（Ｗ）のような、高い電気伝導率を示す金属であり得る。あるいは、また、層３の材料は、適切な電気伝導率を有するために適切にドーピングされたシリコンベースの材料でありえる。
【００３４】
層２の機能は、回路表面にその層３に対して良い接着を提供することである。その層２の材料は、有利には、その層３の連続的な成長を促進するために選択され、その層２は均一な厚さを有している。この目的を達成するために、その層２の材料は、特に、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）であってもよい。
【００３５】
それから、その回路は、基板１００と第１電極３と接触する硬質材料の層４で被覆される（図４）。その層４の硬質材料は、例えば、二酸化珪素（ＳｉＯ２）または窒化珪素（Ｓｉ３Ｎ４）でありえる。その層４は、キャビティＣと、キャビティＣの外側の基板１００上に連続的に延長される。その層４は、特に、ＣＶＤ（化学気相蒸着法）のような、当業者に周知の方法の１つによって堆積されることができる。
【００３６】
層４の堆積中に、分子を酸化させるような、使用される特定の反応剤は、その部分１に到達するかもしれなく、その後にある犠牲材料を変化させるかもしれない。この変化した状態で、その部分１の材料は、もはや基板１００の材料に吸収されることが可能ではないという可能性がある。そのような部分１の犠牲材料の変化を避けるために、中間層２は、層４の形成に使用される如何なる反応剤からもその部分１を化学的に分離する機能をさらに有する。また、この分離は、その回路の他の部分の形成に使用される化学化合物に対しても有効である。
【００３７】
それから、種々の従来の回路製造段階が実行されることができる。これらのステップは、特に、電極３を含むキャパシタから分離された回路構成要素の製造、または、その表面Ｓのレベルより上の金属化レベル（硬化レベル）の形成に関するかもしれない。周知の方法で、電気接続は、ダマシンプロセスまたはその変形であるデュアルダマシンプロセスによってこれらの金属化レベルの層内に配置されてもよい。その層４をその回路の第１の金属化レベルの部分にすることが可能である。
【００３８】
そのような回路製造段階は、その回路の加熱を伴うかもしれない。例として、材料の一部の焼きしまり（緻密化）において回路を加熱する温度は、約４００−５００℃である。この理由で、その部分１の犠牲材料は、その融点に応じて選択される。特に、これらのプロセス段階中にその回路が達する最大温度よりその融点が高くなるように、それは選択される。従って、コバルト（Ｔｆｕｓｉｏｎ＝１４９５℃）、チタン（Ｔｆｕｓｉｏｎ＝１６４０℃）またはニッケル（Ｔｆｕｓｉｏｎ＝１４５３℃）のような金属が望まれる。実際、これらの段階に伴われる回路の加熱段階中にその部分１を変化させることなく、それらは、周知のプロセスがその回路構成要素の製造において使用されることを可能にする。このようにして、本発明による空の領域の形成は、これらの段階の後にのみ行われる。
【００３９】
それから、その回路は、キャビティＣの底部Ｆと側壁の付近にある基板１００の材料にその部分１の犠牲材料の吸収を引き起こすために十分に高い温度まで加熱される。この吸収は、犠牲材料と基板１００の材料との間での化学反応に起因するかもしれなく、または、基板１００の材料内でのその部分１の材料の分解に起因するかもしれない。その部分１と基板１００のそれぞれの材料は、犠牲材料の吸収がキャビティＣの付近の基板１００の材料の膨張を引き起こさないように選択される。このようにして、その回路は変形されることはなく、十分な堅牢性を保持するであろう。
【００４０】
もう１つの選択肢は、その回路を局所的に加熱すること、言い換えると、その基板１００の材料へのその部分１の犠牲材料の吸収を引き起こすために、単にその回路の限定される部分内で加熱することを含む。加熱されるその回路の限定される部分は、その部分１と、そのキャビティＣの底部Ｆと側壁との付近に位置し、吸収材料からなる基板１００の部分とを含む。そのような局所加熱は、その回路の前記の限定される部分へのレーザー光線の照射によって、周知の方式で実行されることができる。
【００４１】
その部分１によって占められたそのキャビティＣのその部分は、第１に空にされ、その材料がない領域Ｖは、キャビティＣの底部Ｆによって形成される面と中間層２との間に形成される。中間層２で覆われる層４と上部電極３は、適所に保持され、基板１００と固定接点を有する硬質部分を形成する。この硬質部分は、その面Ｆの上に浮遊しており、その面Ｆと平行している。この目的で、その層４の材料は、空の領域Ｖの形成によって引き起こされるあらゆる可能性のあるストレスに対抗するために、十分な剛性と堅牢性を有するように選択される。二酸化珪素（ＳｉＯ２）または窒化珪素（Ｓｉ３Ｎ４）がその層４の材料として使用されるのに適切であることは繰り返しの試験によって確認されている。
【００４２】
例として、基板１００がシリコンベースであり、その部分１の犠牲材料がコバルトベースである場合、その吸収は、集積回路の製造中に、周知であり、完全に制御されるコバルトのシリサイデーション反応に起因する。その回路がシリサイデーション反応を促進するために加熱されなければならない温度は、約８００℃であり、既存の集積回路製造ラインモジュールは、空の領域Ｖを形成する段階において使用されることができる。さらに、空の領域Ｖを形成するためのその回路の加熱は、その回路の他の部分で、特に、周知の方式で、電気接続抵抗を減少させるための電気接続におけるシリサイデーション反応を同時に促進させるために使用されることができる。
【００４３】
好ましくは、基板１００の材料とその部分１の犠牲材料とは、基板材料への犠牲材料の吸収に続いて、キャビティＣの底部Ｆと側壁付近にある得られた材料が導電性化合物であるように選択される。特に、これは、コバルトシリサイド（ＣｏＳｉ２）が形成されるケースである。基板１００の導電部は、図５において参照符号５を有しているが、キャパシタの第２電極または下部電極を形成する。２つの電極３、５は、空の領域Ｖによって互いに分離される。その領域Ｖは、その得られたキャパシタの電極間に位置する誘電材料の役割を果たす。それは、もしかすると多量のガス化合物、特に基板１００、層２、４から生じる蒸気状態の化合物、または、その回路の他の部材からの拡散によって生じる蒸気状態の化合物を含むかもしれない。それは、この意味で、領域Ｖは、“実質的に空である”と言われるものである。
【００４４】
今まで記述された本発明の第１実施形態では、得られたキャパシタ構造は、以下のようなものである。材料が実質的に無い領域Ｖは、基板１００の表面Ｓに実質的に平行な大きな断面を有し、その電極３、５のそれぞれは、その面Ｓに実質的に平行な主表面を有する。それから、Ｎ方向における領域Ｖの厚さは、実質的に層１の初期厚さ、すなわち約２０ｎｍに等しい。
【００４５】
さらに、電気的に絶縁している帯体（ベルト）が、そのキャパシタの下部電極を構成する基板１００の部分５の周囲に提供されてもよい。好ましくは、そのような絶縁している帯体は、キャパシタ製造段階の開始時に基板１００に形成される。それは、例えば、ＳＴＩ（Shallow Trench Insulation）タイプ、またはＬＯＣＯＳ（LOCal Oxidation of Silicon）タイプでありえる。
【００４６】
本発明のプロセスの第２実施形態によれば、そのキャパシタは、電子集積回路の半導体基板の上部表面の上の金属化レベルの層内に配置されることができる。この第２実施形態は、図６から８を参照してここに記述されるであろう。
【００４７】
図６によれば、基板１０１は、半導体材料からなるが、電気絶縁材料からなる層１０２で被覆される。その層１０２は、例えば、二酸化珪素（ＳｉＯ2）からなる。例えば、シリコンからなる挿入物（インサート）１０３がその後者の限定された部分において層１０２内に形成される。挿入物１０３の厚さは、Ｎ方向において、例えば０.６ミクロンに等しくありえる。その基板１０１、層１０２、挿入物１０３の集合体は、上記の発明の第１実施形態で使用される基板１００と同一の役割を果たす。“Ｓ”は、挿入物１０３上に中断されることなく連続するその層１０２の上部表面に相当する。
【００４８】
図１から４に相当する段階に等しい段階が挿入物１０３内にキャパシタを形成するために実行される。従って、キャビティＣは、挿入物１０３の中央部分に形成される。キャビティＣは、Ｎ方向に測定して、挿入物の厚さ、例えば、０．５ミクロンより薄い深さを有する。従って、約０.１ミクロンの残留厚さがキャビティＣの底部とその層１０２との間に存在する。
【００４９】
二酸化珪素（ＳｉＯ２）からなる層４が上述と同様の方法で形成されるのと同様に、部分１、２、３は、例えば、それぞれニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）からなる。それから、図７に示される回路構成が得られる。この構成で、挿入物１０３の材料は、吸収材料を形成する。その面Ｆは、その挿入物１０３とその部分１との間に界面を形成するキャビティＣの底部に相当する。
【００５０】
その層４は、その層１０２と共に、基板１０１上に“Ｍ１”で示される金属化の第１レベルを形成する。オプションとして、ここに示されていないが窒化珪素（Ｓｉ３Ｎ４）からなることができる停止層は、デュアルダマシン法を用いて金属化レベルＭ１内に相互接続が形成されることを可能にするために、層１０２と層４との間に配置されることができる。
【００５１】
それから、その回路は、挿入物１０３のシリコン材料内にその部分１のニッケル材料の吸収を引き起こすために約５００℃まで加熱されることができる。この第２実施形態で、その挿入物１０３の材料は、吸収材料である。従って、空の領域は、その層２と挿入物１０３との間に形成される。その領域Ｖ付近の挿入物１０３の材料は、ニッケルシリサイド（ＮｉＳｉ）に変形される。これは、その部分３によって形成されたキャパシタの上部電極に対向して位置するキャパシタの下部電極５を形成する。その電極３、５は、空の領域によって分離される。
【００５２】
本発明のプロセスは、ＭＩＭキャパシタの製造中に、そのキャパシタの電極間に配置される絶縁材料に置き換える空の領域を維持することによって、多くの方法で実施されることができる。特に、ある特定の形態で、その中間層２は省略されることができる。また、そのキャパシタは、記述されたその実施形態の構成とは異なる構成を有していてもよい。特に、その空の領域Ｖによって予想される構成は、その基板の表面Ｓに実質的に垂直な大きな断面を有する。この場合、キャパシタ電極は、その基板Ｓに垂直な方向にも向けられた主表面を有することができる。
【００５３】
一般的に言って、本発明の方法を用いて形成されたキャパシタは、特に、高い降伏電圧を示す。実際、キャパシタの降伏電圧の値は、絶縁材料の部分の品質に依存する。集積回路の製造で使用される材料のための通常の堆積技術によってそれが形成される場合、この部分は、そのようなキャパシタで降伏の原因になる固有の欠陥を有する。本発明による方法を用いて得られる、実質的に空の領域によってＭＩＭキャパシタの絶縁材料の部分の少なくとも一部の置換は、そのキャパシタの降伏電圧において高い値をもたらす。それから、ＭＩＭキャパシタは、回路に接続される幾つかの電源間の分離機能のような降伏電圧の高い値を要求する特有の機能のために使用されることができる。
【００５４】
最後に、本発明はＭＩＭキャパシタの製造の枠内で詳細に記載されたが、電子集積回路内で他の構成の製造において実施されることができるということは理解されるであろう。
【図面の簡単な説明】
【００５５】
【図１】本発明による電子集積回路を製造する方法の第１実施形態の段階を示す。
【図２】本発明による電子集積回路を製造する方法の第１実施形態の段階を示す。
【図３】本発明による電子集積回路を製造する方法の第１実施形態の段階を示す。
【図４】本発明による電子集積回路を製造する方法の第１実施形態の段階を示す。
【図５】本発明による電子集積回路を製造する方法の第１実施形態の段階を示す。
【図６】本発明による電子集積回路を製造する方法の第１実施形態の段階を示す。
【図７】本発明による電子集積回路を製造する方法の第２実施形態の段階を示す。
【図８】本発明による電子集積回路を製造する方法の第２実施形態の段階を示す。
【符号の説明】
【００５６】
１  第１層
２  第２層（中間層）
３  第３層
４  層
５  導電部
１００  基板
１０１  基板
１０２  層
１０３  挿入物
【図１】
2007522665.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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