(57)【要約】【課題】  第１のデータ状態と第２のデータ状態を保存する半導体ダイナミック・ランダム・アクセス・メモリセルを提供する。【解決手段】  ここには、多くの発明が記載され及び示されている。第１の側面では、本発明はメモリセル及びメモリセルからデータを読み取る及びメモリセルへデータを書き込む技術を対象としている。これに関して、本発明の本側面の１つの実施形態では、メモリセルは相補的なデータ状態を保存する２つのトランジスタを含む。つまり、２つのトランジスタを持つメモリセルは、第２のトランジスタに対する相補的な状態を維持する第１のトランジスタを含む。そのため、プログラムされるとき、メモリセルのトランジスタの１つが論理低（バイナリ「０」）を保存し、及びメモリセルの他のトランジスタが論理高（バイナリ「１」）を保存する。２つのトランジスタを持つ相補的なメモリセルのデータ状態は、相補的なメモリセルの各トランジスタに保存された論理状態の極性をサンプリングする、検出する、測定する及び／又は検知することにより読み取られる及び／又は決定される。つまり、２つのトランジスタを持つ相補的なメモリセルは、２つのトランジスタに保存される信号（電流又は電圧）の差異をサンプリングする、検出する、測定する及び／又は検知することにより読み取られる。【選択図】  図４
2007516547.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域の間及びそれらに隣接して配置され、電気的に浮いているボディ領域と、
前記ボディ領域から間隔をあけ、及び前記ボディ領域と容量結合されるゲートをそれぞれが含み、
前記ボディ領域の第１の電荷を表す第１の状態、及び前記ボディ領域の第２の電荷を表す第２のデータ状態を含む第１及び第２のトランジスタを含み、
（１）前記第１のトランジスタが前記第１の状態であり、及び前記第２のトランジスタが前記第２の状態であるときは前記第１のデータ状態であり、及び（２）前記第１のトランジスタが前記第２の状態であり、前記第２のトランジスタが前記第１の状態であるときは前記第２のデータ状態であることを特徴とする、前記第１のデータ状態と前記第２のデータ状態を保存する半導体ダイナミック・ランダム・アクセス・メモリセル。
【請求項２】
前記メモリセルが、前記第１のトランジスタのドレイン領域に結合される第１の出力と、前記第２のトランジスタのドレイン領域に結合される第２の出力を含む２つの出力を含むことを特徴とする請求項１に記載の半導体ダイナミック・ランダム・アクセス・メモリセル。
【請求項３】
前記第１のトランジスタのゲートが、前記第２のトランジスタのゲートに結合されることを特徴とする請求項２に記載の半導体ダイナミック・ランダム・アクセス・メモリセル。
【請求項４】
前記第１のトランジスタのソース領域と前記第２のトランジスタのソース領域が同一の領域であることを特徴とする請求項３に記載の半導体ダイナミック・ランダム・アクセス・メモリセル。
【請求項５】
第１の制御信号を前記第１のトランジスタのゲートに、及び第２の制御信号を前記第２のトランジスタのゲートに印加することにより、前記メモリセルが、前記第１のデータ状態にプログラムされ、及び前記第１及び第２の制御信号が異なる電圧振幅を含むことを特徴とする請求項１に記載の半導体ダイナミック・ランダム・アクセス・メモリセル。
【請求項６】
前記メモリセルが、前記第１のトランジスタのソース領域に結合される第１の出力と、前記第２のトランジスタのソース領域に結合される第２の出力を含む２つの出力を含むことを特徴とする請求項１に記載の半導体ダイナミック・ランダム・アクセス・メモリセル。
【請求項７】
前記第１のトランジスタのドレイン領域と前記第２のトランジスタのドレイン領域が同一の領域であることを特徴とする請求項６に記載の半導体ダイナミック・ランダム・アクセス・メモリセル。
【請求項８】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域の間及びそれらに隣接して配置され、電気的に浮いているボディ領域と、
前記ボディ領域から間隔をあけ、及び前記ボディ領域と容量結合されるゲートをそれぞれが含み、
前記ボディ領域の第１の電荷を表す第１の状態、及び前記ボディ領域の第２の電荷を表す第２のデータ状態を含む第１及び第２のトランジスタをそれぞれが含む、行と列のマトリクスに配置される複数の半導体ダイナミック・ランダム・アクセス・メモリセルを含み、
前記各メモリセルが（１）前記第１のトランジスタが前記第１の状態であり、及び前記第２のトランジスタが前記第２の状態であるときは前記第１のデータ状態であり、及び（２）前記第１のトランジスタが前記第２の状態であり、前記第２のトランジスタが前記第１の状態であるときは前記第２のデータ状態であることを特徴とする半導体メモリアレイ。
【請求項９】
前記複数の半導体ダイナミック・ランダム・アクセス・メモリセルの１つの半導体ダイナミック・ランダム・アクセス・メモリセルの前記第１の及び第２のトランジスタの状態を検出する複数の入力を有する比較器をさらに含み、前記比較器の第１の入力が、前記半導体ダイナミック・ランダム・アクセス・メモリセルの第１のトランジスタに選択的に結合され、及び前記比較器の第２の入力が前記半導体ダイナミック・ランダム・アクセス・メモリセルの第２のトランジスタに選択的に結合されることを特徴とする請求項８に記載の半導体メモリアレイ。
【請求項１０】
前記半導体ダイナミック・ランダム・アクセス・メモリセルの少なくとも１つの行が、前記行の半導体ダイナミック・ランダム・アクセス・メモリセルのそれぞれと結合されるソース線を含むことを特徴とする請求項８に記載の半導体メモリアレイ。
【請求項１１】
前記半導体ダイナミック・ランダム・アクセス・メモリセルのそれぞれの行が、前記関連する行の半導体ダイナミック・ランダム・アクセス・メモリセルだけに結合される関連するソース線を含むことを特徴とする請求項８に記載の半導体メモリアレイ。
【請求項１２】
前記複数の半導体ダイナミック・ランダム・アクセス・メモリセルの１つの半導体ダイナミック・ランダム・アクセス・メモリセルのデータ状態を検出する複数の入力を有する比較器をさらに含み、前記比較器の第１の入力が前記半導体ダイナミック・ランダム・アクセス・メモリセルの第１のトランジスタのドレイン領域に選択的に結合され及び前記比較器の第２の入力が前記半導体ダイナミック・ランダム・アクセス・メモリセルの第２のトランジスタのドレイン領域に選択的に結合され、及び
前記半導体ダイナミック・ランダム・アクセス・メモリセルのそれぞれの行が、前記行の半導体ダイナミック・ランダム・アクセス・メモリセルだけに結合される関連するソース線を含むことを特徴とする請求項８に記載の半導体メモリアレイ。
【請求項１３】
前記半導体ダイナミック・ランダム・アクセス・メモリセルの第１及び第２のトランジスタの消去動作を行い、及びその後書き込み動作を行うことにより、少なくとも１つの半導体ダイナミック・ランダム・アクセス・メモリセルが第１のデータ状態にプログラムされ、それに応じて、前記半導体ダイナミック・ランダム・アクセス・メモリセルの第１のトランジスタが第１の状態であり、及び前記半導体ダイナミック・ランダム・アクセス・メモリセルの第２のトランジスタが第２の状態であることを特徴とする請求項８に記載の半導体メモリアレイ。
【請求項１４】
最初に前記半導体ダイナミック・ランダム・アクセス・メモリセルの第１及び第２のトランジスタを第１の状態に置き、及びその後前記半導体ダイナミック・ランダム・アクセス・メモリセルの第２のトランジスタを第２の状態に置くことにより、少なくとも１つの半導体ダイナミック・ランダム・アクセス・メモリセルが第１のデータ状態にプログラムされることを特徴とする請求項８に記載の半導体メモリアレイ。
【請求項１５】
書き込み抑制信号を、前記半導体メモリアレイの選択されない部分を含む前記半導体ダイナミック・ランダム・アクセス・メモリセルのトランジスタに印加することにより、少なくとも１つの半導体ダイナミック・ランダム・アクセス・メモリセルをプログラムするときに、前記半導体メモリアレイの選択されない部分が固定状態に維持されることを特徴とする請求項１４に記載の半導体メモリアレイ。
【請求項１６】
前記それぞれの半導体ダイナミック・ランダム・アクセス・メモリセルが、前記第１のトランジスタのドレイン領域に結合される第１の出力と前記第２のトランジスタのドレイン領域に結合される第２の出力を含む２つの出力を含むことを特徴とする請求項８に記載の半導体メモリアレイ。
【請求項１７】
前記それぞれの半導体ダイナミック・ランダム・アクセス・メモリセルの第１のトランジスタのゲートと第２のトランジスタのゲートが、それぞれ関連する共通のゲート線に結合されることを特徴とする請求項８に記載の半導体メモリアレイ。
【請求項１８】
前記それぞれの半導体ダイナミック・ランダム・アクセス・メモリセルの第１のトランジスタのソース領域と第２のトランジスタのソース領域が、同一の領域であることを特徴とする請求項８に記載の半導体メモリアレイ。
【請求項１９】
前記それぞれの半導体ダイナミック・ランダム・アクセス・メモリセルの第１のトランジスタのソース領域と第２のトランジスタのソース領域が、異なるソース線に結合されることを特徴とする請求項８に記載の半導体メモリアレイ。
【請求項２０】
前記それぞれの半導体ダイナミック・ランダム・アクセス・メモリセルが、前記第１のトランジスタのソース領域に結合される第１の出力と前記第２のトランジスタのソース領域に結合される第２の出力を含む２つの出力を含むことを特徴とする請求項８に記載の半導体メモリアレイ。
【請求項２１】
前記それぞれの半導体ダイナミック・ランダム・アクセス・メモリセルの第１のトランジスタのドレイン領域と第２のトランジスタのドレイン領域が、同一の領域であることを特徴とする請求項２０に記載の半導体メモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリセル、アレイ、構造及び素子、及びこうしたセル及び素子を制御する及び／又は動作させる技術に関し、及び特に、１つの側面では、メモリセルが、電荷が保存される電気的浮体を含む半導体ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）セル、アレイ、構造及び／又は素子に関する。
【背景技術】
【０００２】
例えば、アクセストランジスタ及びコンデンサから成り、双安定のメモリ状態を表す電荷を保存する半導体メモリセルを含む異なる型及び／又は形状のＤＲＡＭセルが数多く存在する。アクセストランジスタは、コンデンサの充電と放電を制御する及びコンデンサへの論理状態を読み取る及び書き込む（つまり、コンデンサを充電する及び放電する）スイッチとして役立つ。
【０００３】
大きな集積密度は、１つのトランジスタに１つのコンデンサというメモリセルを採用するＤＲＡＭ素子を用いて達成されうるが、こうした素子は、メモリセルのサイズに関して限定される又は制限される傾向がある。これに関して、従来の技術では積層型コンデンサ及び／又はトレンチコンデンサというやり方を採用し、それによりコンデンサはアクセストランジスタの上及び／又は下に部分的に配置される。
【０００４】
さらに、１つのトランジスタに１つのコンデンサというメモリセルを採用するＤＲＡＭ素子は、論理素子（例えば、マイクロプロセッサ）用の製造工程とは異なる及び／又はそれに適合しない製造工程を使用して製造される傾向にある。その結果、１つのトランジスタに１つのコンデンサというメモリセルの論理素子への集積化は、しばしば複雑で高くつく。
【０００５】
別の型のダイナミック・ランダム・アクセス・メモリセルが、２００３年６月１０日に米国出願され、出願番号１０／４５０，２３８が付された「半導体メモリ素子」というタイトルの特許出願（以後「半導体メモリ素子特許出願」と呼ぶ）に記載及び図示されている。図１Ａ及び図１Ｂを参照すると、半導体メモリ素子特許出願は、とりわけ、半導体ＤＲＡＭ素子１０を開示し、そこではそれぞれのメモリセル１４がゲート１６、電気的に浮いているボディ領域１８、ソース領域２０及びドレイン領域２２を有するトランジスタ１４から成る。ボディ領域１８は、ソース領域２０とドレイン領域２２の間及びそれらに隣接して配置される。データは、適切な制御信号を選択されたワード線２４、選択されたソース線２６及び／又は選択されたビット線２８に印加することにより、選択されたメモリセルに書き込まれる又はそのメモリセルから読み取られる。それに応じて、電荷キャリアが電気的浮体領域１８に累積される又は電気的浮体領域１８から放出される及び／又は取り出され、その際データ状態は電気的浮体領域１８内のキャリアの量により決定される。特に、例えばここに記載された及び図示された特徴、特性、構造、形状、材料、技術及び利点を含む半導体メモリ素子特許出願の全内容は、ここに参照として盛り込まれている。
【０００６】
特に、１つの実施形態では、半導体メモリ素子特許出願のメモリセルは、多数キャリア（電子又は正孔）３０を、例えばＮチャネルトランジスタのボディ領域１８に累積する又はＮチャネルトランジスタのボディ領域１８から放出する／取り出すことにより動作する（図２Ａ及び図２Ｂを参照のこと）。これに関して、多数キャリア（この例では「正孔」）３０をメモリセル１２のボディ領域１８に、例えばソース領域２０及び／又はドレイン領域２２付近の衝撃イオン化を介して累積することは、論理高すなわち「１」データ状態を表す（図２Ａを参照のこと）。多数キャリア３０をボディ領域１８から、例えばソース／ボディ接点及び／又はドレイン／ボディ接点の前方へのバイアスを介して放出する又は取り出すことは、論理低つまり「０」を表す（図２Ｂを参照のこと）。
【０００７】
半導体メモリ素子特許出願のメモリ素子に保存されたデータを読み取る（又はデータを書き込む）ためにいくつかの技術が実行される。例えば、電流検出増幅器（図示せず）は、メモリセル１４に保存されたデータを読み取るために採用される。これに関して、電流検出増幅器はセル電流と例えば参照セル（図示されず）の電流である参照電流とを比較する。その比較から、メモリセル１４が論理高を含む（比較的多くの多数キャリア３０がボディ領域１８に含まれる）か、又は論理低データ状態を含む（比較的少ない多数キャリア３０がボディ領域１８に含まれる）かが決定される。
【０００８】
特に、トランジスタ１４は対称素子又は非対称素子である。トランジスタ１４が対称である場合、ソース領域とドレイン領域は基本的に互換性がある。しかし、トランジスタ１４が非対称素子である場合、トランジスタ１４のソース領域又はドレイン領域は異なる電気的、物理的ドーピング濃度及び／又はドーピング特徴を有する。そのため、非対称素子のソース領域又はドレイン領域は、通常互換性が無い。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ここには数多くの発明が記載され及び図示されている。第１の主たる側面では、本発明は第１のデータ状態と第２のデータ状態を保存する半導体ダイナミック・ランダム・アクセス・メモリセルである。メモリセルは第１及び第２のトランジスタを含み、各トランジスタはソース領域、ドレイン領域、ソース領域及びドレイン領域の間及びそれらに隣接して配置される電気的浮体領域、及びボディ領域から間隔をあけた及びそれと容量結合されたゲートを含む。さらに、各トランジスタはボディ領域の第１の電荷を表す第１の状態と、ボディ領域の第２の電荷を表す第２のデータ状態を含む。さらにメモリセルは、（１）第１のトランジスタが第１の状態であり、第２のトランジスタが第２の状態であるときには第１のデータ状態であり、及び（２）第１のトランジスタが第２の状態であり、第２のトランジスタが第１の状態であるときは第２のデータ状態である。
【課題を解決するための手段】
【００１０】
１つの実施形態では、半導体ダイナミック・ランダム・アクセス・メモリセルは、第１のトランジスタのドレイン領域に結合される第１の出力と第２のトランジスタのドレイン領域に結合される第２の出力を含む２つの出力を含む。本実施形態では、第１のトランジスタのゲートは第２のトランジスタのゲートに結合され、第１のトランジスタのソース領域及び第２のトランジスタのソース領域は同一の領域である。
【００１１】
別の実施形態では、半導体ダイナミック・ランダム・アクセス・メモリセルは、第１のトランジスタのソース領域に結合される第１の出力と第２のトランジスタのソース領域に結合される第２の出力を含む２つの出力を含む。本実施形態では、第１のトランジスタのドレイン領域及び第２のトランジスタのドレイン領域は同一の領域である。
【００１２】
特に、第１の制御信号を第１のトランジスタのゲートに、及び第２の制御信号を第２のトランジスタのゲートに印加することにより、メモリセルは第１のデータ状態にプログラムされ、及びその際第１及び第２の制御信号は異なる電圧振幅を含む。
【００１３】
別の主たる側面では、本発明は、行と列のマトリクスに配置された複数の半導体ダイナミック・ランダム・アクセス・メモリセルを含む半導体メモリアレイである。各半導体ダイナミック・ランダム・アクセス・メモリセルは、第１及び第２のトランジスタを含む。各トランジスタは、ソース領域、ドレイン領域、ソース領域及びドレイン領域の間及びそれらに隣接して配置される電気的浮体領域、及びボディ領域から間隔をあけた及びそれと容量結合されたゲートを含む。そのトランジスタは、ボディ領域の第１の電荷を表す第１の状態と、ボディ領域の第２の電荷を表す第２のデータ状態を含む。さらに各メモリセルは、（１）第１のトランジスタが第１の状態であり、第２のトランジスタが第２の状態であるときには第１のデータ状態であり、及び（２）第１のトランジスタが第２の状態であり、第２のトランジスタが第１の状態であるときは第２のデータ状態である。
【００１４】
半導体メモリアレイはまた、複数の半導体ダイナミック・ランダム・アクセス・メモリセルの１つの半導体ダイナミック・ランダム・アクセス・メモリセルの第１及び第２のトランジスタの状態を検出する複数の入力を有する比較器も含む。比較器の第１の入力は、半導体ダイナミック・ランダム・アクセス・メモリセルの第１のトランジスタに選択的に結合され、及び比較器の第２の入力は、半導体ダイナミック・ランダム・アクセス・メモリセルの第２のトランジスタに選択的に結合される。
【００１５】
１つの実施形態では、半導体ダイナミック・ランダム・アクセス・メモリセルの少なくとも１つの行が、その行の半導体ダイナミック・ランダム・アクセス・メモリセルのそれぞれに結合されるソース線を含む。実際、別の実施形態では、半導体ダイナミック・ランダム・アクセス・メモリセルのそれぞれの行が関連する行の半導体ダイナミック・ランダム・アクセス・メモリセルだけに結合される関連するソース線を含む。
【００１６】
別の実施形態では、比較器の第１の入力は半導体ダイナミック・ランダム・アクセス・メモリセルの第１のトランジスタのドレイン領域に選択的に結合され、及び比較器の第２の入力は半導体ダイナミック・ランダム・アクセス・メモリセルの第２のトランジスタのドレイン領域に選択的に結合される。本実施形態では、半導体ダイナミック・ランダム・アクセス・メモリセルのそれぞれの行が、その行の半導体ダイナミック・ランダム・アクセス・メモリセルだけに結合される関連するソース線を含む。
【００１７】
半導体ダイナミック・ランダム・アクセス・メモリセルの第１及び第２のトランジスタの消去動作を行い及びその後書き込み動作を行うことにより、半導体ダイナミック・ランダム・アクセス・メモリセルは第１のデータ状態にプログラムされる。それに応じて、半導体ダイナミック・ランダム・アクセス・メモリセルの第１のトランジスタは第１の状態にあり、半導体ダイナミック・ランダム・アクセス・メモリセルの第２のトランジスタは第２の状態にある。
【００１８】
さらに、半導体ダイナミック・ランダム・アクセス・メモリセルの第１及び第２のトランジスタを第１の状態に配置し、及びその後半導体ダイナミック・ランダム・アクセス・メモリセルの第２のトランジスタを第２の状態に配置することにより、半導体ダイナミック・ランダム・アクセス・メモリセルは第１のデータ状態にプログラムされる。本実施形態では、書き込み抑制信号を半導体メモリアレイの選択されない部分を含む半導体ダイナミック・ランダム・アクセス・メモリセルのトランジスタに印加することにより、少なくとも１つの半導体ダイナミック・ランダム・アクセス・メモリセルをプログラムするときに、半導体メモリアレイの選択されない部分が固定状態に維持される。
【００１９】
１つの実施形態では、各半導体ダイナミック・ランダム・アクセス・メモリセルは、第１のトランジスタのドレイン領域に結合される第１の出力と第２のトランジスタのドレイン領域に結合される第２の出力を含む２つの出力を含む。
【００２０】
別の実施形態では、それぞれの半導体ダイナミック・ランダム・アクセス・メモリセルの第１のトランジスタのゲート及び第２のトランジスタのゲートは、関連する共通のゲート線にそれぞれ結合される。
【００２１】
更に別の実施形態では、各半導体ダイナミック・ランダム・アクセス・メモリセルの第１のトランジスタのソース領域と第２のトランジスタのソース領域は同一の領域である。しかし、別の実施形態では、各半導体ダイナミック・ランダム・アクセス・メモリセルの第１のトランジスタのソース領域と第２のトランジスタのソース領域は、異なるソース線に結合される。
【００２２】
実際、各半導体ダイナミック・ランダム・アクセス・メモリセルの第１の出力は、第１のトランジスタのソース領域に結合され、半導体ダイナミック・ランダム・アクセス・メモリセルの第２の出力は、第２のトランジスタのソース領域に結合される。本実施形態では、各半導体ダイナミック・ランダム・アクセス・メモリセルの第１のトランジスタのドレイン領域と第２のトランジスタのドレイン領域は同一の領域である。
【００２３】
重ねて、ここには数多くの発明が記載され及び図示されている。本発明のこの要約は本発明の範囲を包括するものではない。さらに、この要約は本発明を限定する意図は無く、及びそのように解釈されるべきではない。本発明のある実施形態、特徴、特性及び利点がこの要約に記載される一方で、本発明の多くの他の、及び異なる及び／又は似た実施形態、特徴、特性及び／又は利点が以下の記述、図面及び請求項から明らかであることを理解されたい。
【００２４】
以下の詳細な記述の中で、参照符号が添付の図面に付される。これらの図面は本発明の異なる側面を示し、異なる図面における似た構造、構成要素、材料及び／又は成分を示す適切な参照符号は同じようにラベルを付される。具体的に示された以外の構造、構成要素、材料及び／又は成分の様々な組み合わせが意図され、及び本発明の範囲内にあることを理解されたい。
【発明を実施するための最良の形態】
【００２５】
ここには、多くの発明が記載され及び示されている。第１の側面では、本発明は、メモリセルとそのメモリセルからデータを読み取る及びそのメモリセルにデータを書き込む技術を対象としている。これに関して、本発明の本側面の１つの実施形態では、メモリセルは相補的なデータ状態を保存する２つのトランジスタを含む。つまり、２つのトランジスタを持つメモリセルは、第２のトランジスタに対して相補的な状態を維持する第１のトランジスタを含む。そのため、プログラムされるとき、メモリセルのトランジスタの１つは論理低（バイナリ「０」）を保存し、及びメモリセルの別のトランジスタが論理高（バイナリ「１」）を保存する。
【００２６】
２つのトランジスタを持つ相補的なメモリセルのデータ状態は、相補的メモリセルの各トランジスタに保存された論理状態の極性をサンプリングする、検出する、測定する及び／又は検知することにより読み取られる及び／又は決定される。つまり、２つのトランジスタを持つ相補的なメモリセルは、２つのトランジスタに保存される信号（電流又は電圧）の差異をサンプリングする、検出する、測定する及び／又は検知することにより読み取られる。
【００２７】
図３Ａ及び図３Ｂを参照すると、１つの実施形態では、メモリセル１００は、トランジスタ１０２ａ及びトランジスタ１０２ｂを含む双安定のメモリセルである。メモリセル１００の第１の論理状態では、トランジスタ１０２ａが論理低を保存し、トランジスタ１０２ｂが論理高を保存する（例えば、図３Ａを参照のこと）。対照的に、メモリセル１００の第２の論理状態では、トランジスタ１０２ａが論理高を保存し、トランジスタ１０２ｂが論理低を保存する（例えば、図３Ｂを参照のこと）。
【００２８】
図４を参照すると、メモリセル１００の状態は、電圧型比較器又は電流型比較器（例えば、たすきがけ結合の検出増幅器）である比較器１０４により読み取られる及び／又は決定される。これに関して、比較器１０４は、トランジスタ１０２ａ及びトラジスタ１０２ｂに保存される異なる論理状態を比較する。従って、トランジスタ１０２ａ及びトランジスタ１０２ｂが論理「１」又は論理「０」を保存する場合、その差異は１−０＝１又は０−１＝−１である。そのため、読み取り窓が論理高状態と論理的状態間の絶対的差異（つまり、１−（−１）＝２）として記載され、それは従来のメモリセルの２倍の読み取り窓である。特に通過ゲート及び／又は列スイッチ回路系（図示されず）は、トランジスタ１０２ａ及び１０２ｂと比較器１０４を選択的に結合するために用いられ、メモリセル１００のデータ状態の読み取り動作を容易にする。
【００２９】
従って、本発明のメモリセル１００は、例えば、（i）論理状態が個々のトランジスタの状態の差異により決定されるために、読み取り動作が、バイナリ状態の値の変化に対して敏感でないこと、（ii）参照回路が必要ないこと、（iii）メモリセル１００が、（従来のダイナミック・ランダム・アクセス・メモリセルと比較して）大きい読み取り窓を含み、それによりアクセス時間が早くなること、及び（iv）込み入っていない及び／又は複雑でない増幅器が採用されることを含む、従来のダイナミック・ランダム・アクセス・メモリセルに対するいくつかの利点を含む。
【００３０】
トランジスタ１０２ａ及び／又はトランジスタ１０２ｂは対称素子又は非対称素子である。トランジスタ１０２ａ及び／又はトランジスタ１０２ｂが対称である場合、ソース領域及びドレイン領域は基本的に互換性がある。しかし、トランジスタ１０２ａ及び／又はトランジスタ１０２ｂが非対称素子である場合、トランジスタ１０２ａ及び／又はトランジスタ１０２ｂのソース領域又はドレイン領域は、異なる電気的、物理的、ドーピング濃度及び／又はドーピング特徴を有する。そのため、非対称素子のソース領域又はドレイン領域は、通常互換性が無い。
【００３１】
１つの実施形態では、メモリセル１００は同一の又は似た特徴を有するトランジスタ１０２ａ及び１０２ｂを含む。実際、トランジスタ１０２ａ及び／又は１０２ｂは、半導体メモリ素子特許出願に記載された及び示されたトランジスタと同一の又はそれに似た特徴を有する。特に、トランジスタ１０２ａ及び１０２ｂは、現在既知であろうと後に開発されようと、例えば半導体メモリ素子特許出願で上述されたものを含む任意の型の設計及び／又は制御技術を採用する。こうしたトランジスタ１０２ａ及び１０２ｂの設計及び／又は制御技術はすべて、現在既知であろうと後に開発されようと、本発明の範囲内であることが意図される。
【００３２】
トランジスタ１０２ａ及び１０２ｂが同一の又は似た特徴を有するように設計される場合、トランジスタ１０２ａ及び１０２ｂを物理的に互いに近くに配置することが有益である。このようにして、製造中、トランジスタ１０２ａ及び１０２ｂは工程変動又は差異が皆無かそれに近い状態で製造される可能性が高く、及びそのため、トランジスタ１０２ａ及び１０２ｂは、同一の又は似た電気的、物理的、ドーピング濃度及び／又はドーピング特徴を有する可能性が高い。
【００３３】
メモリ素子は、繰り返しパターンに配置される複数のメモリセル１００を含む。メモリセル１００は、多くの異なる方法でアレイに配置される。トランジスタ１０２ａ及び１０２ｂに対する全てのレイアウト構成は、現在既知であろうと後に開発されようと、本発明の範囲内にあると意図される。例えば、１つのレイアウトでは、トランジスタ１０２ａ及び１０２ｂは共通のドレイン領域を有するように構成される。図５及び図６を参照すると、１つの実施形態では、トランジスタ１０２ａ及び１０２ｂは共通のドレイン領域１１０ａ及び１１０ｂを含む。データは、適切な制御信号をソース領域１０８ａ及び１０８ｂ、ドレイン領域１１０ａ及び１１０ｂ及び／又はゲート１１２ａ及び１１２ｂにそれぞれ印加することにより、トランジスタ１０２ａ及び１０２ｂに書き込まれる又はトランジスタ１０２ａ及び１０２ｂから読み取られる。それに応じて、電荷キャリアは、電気的浮体領域１０６ａ及び１０６ｂに累積される又は電気的浮体領域１０６ａ及び１０６ｂから放出され、その際各トランジスタ１０２ａ及び１０２ｂのデータ状態が電気的浮体領域１０６ａ及び１０６ｂ内のキャリアの量によりそれぞれ決定される。
【００３４】
特に、図７Ａ及び図７Ｂを参照すると、１つの実施形態では、示された（典型的な）電圧レベルを使用して、論理低（バイナリ「０」状態）がトランジスタ１０２ａに書き込まれ、論理高（バイナリ「１」状態）がトランジスタ１０２ｂに書き込まれる。特に、図７Ａ及び図７Ｂに示された電圧レベルは、相対的又は絶対的である。これに関して、論理低は、示された電圧を使用して、トランジスタ１０２ａ（図７Ａ）又はトランジスタ１０２ｂ（図７Ｂ）に書き込まれる。あるいは、示された電圧は、それぞれの電圧レベルが、例えば、所定の電圧（例えば、５ボルト）だけ増大する又は減少するという点で相対的である。
【００３５】
図８Ａ及び図８Ｂを参照すると、論理レベルは低電力消費技術を使用してトランジスタ１０２ａ及び１０２ｂにプログラムされる。低電力消費技術は、相補的状態をプログラムするために、正及び負の制御信号／電圧を用いる。例えば、負のゲート電圧を使用して、論理高はトランジスタ１０２ａ（図８Ｂ）に書き込まれ、論理高はトランジスタ１０２ｂ（図８Ａ）に書き込まれる。
【００３６】
トランジスタ１０２ａ及び１０２ｂのソース領域１０８ａ及び１０８ｂはそれぞれ、セル１００のデータ状態を読み取る、検出する及び／又は決定するために用いられる。これに関して、ソース領域１０８ａ及び１０８ｂは、比較器１０４（例えば、電圧又は電流検出増幅器）と選択的に結合され、メモリセル１００の論理値が読み取られる、検出される及び／又は決定されることを可能にする。上で示されたように、トランジスタ１０２ａ及び１０２ｂは、それぞれ電気的浮体領域１０６ａ及び１０６ｂ内の多数キャリアを介して、それぞれのデータ状態を保存する。読み取り制御信号に応じて、各トランジスタ１０２ａ及び１０２ｂの論理状態は、異なる方法で比較器１０４により読み取られる。典型的な読み取り電圧信号は、図９に示されている。
【００３７】
特に、通過ゲート及び／又は列スイッチ回路系（図示されず）は、トランジスタ１０２ａ及び１０２ｂのソース領域１０８ａ及び１０８ｂのそれぞれと比較器１０４を選択的に結合して、セル１００のデータ状態の読み取り動作を容易にするために用いられる。さらに、図６から明らかなように、メモリ素子は繰り返しパターンに配置される複数のメモリセル１００を含む。これに関して、図１０Ａ及び図１０Ｂを参照すると、上述の典型的な書き込み技術が、メモリマトリクスの概略図に示されている。さらに、図１０Ｃを参照すると、典型的な読み取り技術が、メモリマトリクスの概略図に示されている。特に、上述の読み取り及び書き込み電圧の典型的なレベルを含む図１０Ａから図１０Ｃの典型的な読み取り及び書き込み技術は、共通のゲート線、ドレイン線及び／又はソース線を有するメモリセルに引き起こされる妨害問題（例えば、メモリセル内の保存された電荷の損失又は獲得の問題）を、読み取り及び書き込み動作を介してアクセスされるメモリセルを用いて削減する、最小限にする及び／又は取り除く。
【００３８】
別の実施形態では、図１１及び図１２を参照すると、メモリセル１００は、トランジスタ１０２ａ及び１０２ｂが（１）それぞれ共通のソース領域１０８ａ及び１０８ｂ、及び（２）同一のゲート線１１８に結合されるそれぞれのゲート１１２ａ及び１１２ｂを含むようなレイアウトを含む。典型的な書き込み技術は図１３Ａ（論理低の書き込み）及び図１３Ｂ（論理高の書き込み）に示される。典型的な読み取り技術は、図１４に示されている。特に、図１３Ａ、図１３Ｂ及び図１４に示される電圧レベルは、相対的又は絶対的である。これに関して、論理低は、示された電圧を使用して、トランジスタ１０２ａ（図１３Ａ）又はトランジスタ１０２ｂ（図１３Ｂ）に書き込まれる。あるいは、示された電圧は、各電圧レベルが例えば所定の電圧（例えば、０．２５ボルト）だけ増大する又は減少する点において相対的である。
【００３９】
トランジスタ１０２ａ及び１０２ｂのソース領域及びゲート（ゲート線）が共通である複数のメモリセル１００を有するメモリアレイは、図１５Ａから図１５Ｃに示されるようなレイアウトを含む。これに関して、図１５Ａ及び図１５Ｂを参照すると、本実施形態のメモリアレイの典型的な書き込み技術が、メモリマトリクスの概略図に示されている。図１５Ｃを参照すると、典型的な読み取り技術が、共通のソース領域及びゲート（ゲート線）を伴って構成される複数のメモリセル１００を含むメモリマトリクスの概略図に示されている。特に、図１５Ａから図１５Ｃの典型的な読み取り及び書き込み技術は、読み取り及び書き込み電圧の典型的なレベルを含み、他の読み取り及び書き込み電圧レベルを使用して引き起こされる（隣接するセルに対する）妨害問題を削減する、最小限にする及び／又は取り除く。
【００４０】
ある実施形態では、共通のゲート線、ドレイン線及び／又はソース線を有するメモリセルのデータ状態の妨害問題（例えば、メモリセル内の保存された電荷の損失又は獲得の問題）を、アクセスされる（つまり、読み取られる又は書き込まれる）これらのメモリセルを用いてさらに削減する、最小限にする及び／又は取り除くことが有益である。１つの実施形態では、２段階の書き込み動作が、隣接する及び／又は近くのセル（つまり、ソース線、ドレイン線及び／又はゲート線を共有するセル）を邪魔することが皆無かそれに近い状態でメモリセル１００をプログラムするために採用される。これに関して、メモリセルの行全体には最初に同じ論理状態が書き込まれ、その後個別のビットには望ましいデータ状態に応じて反対の状態が書き込まれる（つまり、個々のビットには望ましいデータ状態を反映するために別の状態が書き込まれる）。
【００４１】
特に、図１６Ａを参照すると、１つの実施形態では、共通のソース線を有するメモリセルは最初に同一の論理状態（例えば、論理高つまりバイナリ「１」）が書き込まれる。このようにして、メモリセル１００の状態が「消去」される。その後、メモリセル１００の個々のトランジスタ１０２には、メモリセル１００の特定の、望ましい及び／又は所定の論理状態に従って、特定の、望ましい及び／又は所定の論理状態（例えば、図１６Ｂ（書き込み「０」）及び図１６Ｃ（書き込み「１」）が書き込まれる。つまり、メモリセル１００のトランジスタの１つには、論理高又は論理低をメモリセル１００（つまり、メモリセル１００の論理低を保存するために図１６Ｂのトランジスタ１０２ａ；及びメモリセル１００の論理高を保存するために図１６Ｃのトランジスタ１０２ｂ）に書き込むために、論理低（バイナリ「０」）が書き込まれる。特に、論理低をメモリセル１００の別のトランジスタに書き込むことは、適切なビット線電圧を印加することにより抑制される。
【００４２】
従って、本実施形態では、書き込み動作の第１の段階で共通のソース線を有するメモリセルを消去し、第２の段階が新しいデータ又は（データが変化しなかった場合には）以前のデータを書き込む又は保存する。この書き込み動作技術を採用するアレイ構造は、「高」電圧が行方向（つまり、ソース線１１４上）には印加されるが、列方向（つまりドレイン線１１６上）には印加されないという理由で、アレイのメモリセルが支障をきたさない（又はほとんど妨害を経験しない及び／又は無視しても良い程度の妨害しか経験しない）という利点を有する。特に、この書き込み技術は、ページが最初に「消去」され、その後ページ内の個々のバイト（つまりビット）に新たな状態が書き込まれるというページモード書き込みとして行われる。
【００４３】
こうした書き込み技術はまた、他のメモリアレイ構造又は構成にも適する。例えば、書き込み技術は、トランジスタ１０２の各行のメモリセル１００が、隣接する行上の妨害を最小限にする、削減する及び／又は取り除く専用のソース線を有するところで実行される。図１７、図１８、図１９Ａ及び図１９Ｂ及び図２０を参照すると、１つの実施形態では、所定の行には、消去動作とそれに続く選択的な書き込み動作を適用することにより書き込まれる。これに関して、共通のゲート線に結合されるゲートを有する複数のメモリセル１００は、行１２０を形成するために配置される。行１２０に対する消去動作を実施し、及びアレイの残りの部分を固定状態に維持する（つまり、消去動作に応じて変化しない）典型的な電圧は図１７に示されている。それに応じて、同一の論理状態（例えば、論理高つまりバイナリ「１」）は、行１２０のメモリセル１００の両方のトランジスタ１０２ａ及び１０２ｂに保存される。このようにして、メモリセル１００の状態が「消去」される。
【００４４】
その後、行１２０のメモリセル１００の個々のトランジスタ１０２ａ及び１０２ｂには、メモリセル１００に特定の、望ましい及び／又は所定の論理状態を保存するために、特定の、望ましい及び／又は所定の論理状態（例えば、メモリセル１００ａへの（書き込み「１」）を行う図１８を参照のこと）が書き込まれる。つまり、上述のように、メモリセル１００のトランジスタの１つには、メモリセル１００に論理高又は論理低を書き込むために論理低（バイナリ「０」）が書き込まれる。特に、メモリセル１００の他のトランジスタに論理低を書き込むことは、適切なビット線電圧を印加することにより抑制される。
【００４５】
図１９Ａ及び図１９Ｂを参照すると、データは、示された典型的な電圧を印加することにより、行１２０のメモリセル１００から読み取られる。特に、図１９Ｂの典型的な読み取り電圧により、浮体領域‐ゲートインターフェースから少数キャリアを取り除く電荷ポンピングに対する必要性が回避される、削減される及び／又は最小限になる。
【００４６】
隣接するメモリセルから読み取る及び／又は隣接するメモリセルに書き込む時のメモリセルへの妨害を取り除く、最小限にする及び／又は削減する２段階の書き込み技術を用いる別のメモリアレイ構造は、図２１から図２４に示されている。この構造では、ソース線は共有されるがビット線は分かれている。メモリセル１００ａのトランジスタ１０２ａ及び１０２ｂは、個々の行上に配置される。トランジスタ１０２ａ及び１０２ｂのゲートは、アレイ境界線で一緒に結合される。
【００４７】
特に、メモリセル１００ａのトランジスタ１０２ａ及び１０２ｂは、例えばアレイ境界線で結合されるそれぞれのトランジスタ１０２ａ及び１０２ｂのゲートとともに個々の行に配置される。本実施形態では、メモリセル１００ａの各トランジスタ１０２ａ及び１０２ｂに対する別々のビット線（ここではドレイン線１１６ａ及び１１６ｂ）が存在し、それにより各トランジスタ１０２ａ及び１０２ｂは、例えば比較器１０４（図２３には図示されず）を使用して、別々に読み取られる。
【００４８】
図２５から図２８は、複数のメモリセルがソース線を「共有」し、及び隣接するメモリセルから読み取る及び／又は隣接するメモリセルに書き込む時のメモリセルへの妨害を取り除く、最小限にする及び／又は削減する２段階の書き込み技術を採用する別のメモリアレイ構造を示している。これに関して、図２５及び図２６を参照すると、１つの実施形態では、所定の行に、消去動作とそれに続く選択的な書き込み動作を実行するために適切な電圧を印加することにより書き込まれる。消去動作を実行するために適切な電圧を印加することと連動して、書き込み抑制信号がソース線１１４を共有するメモリセルのゲートに印加される（例えば、書き込み抑制信号は、メモリセル１００ｘ及びメモリセル１００ｙを含むトランジスタのゲートに印加される）。
【００４９】
特に、行１２０に対する消去動作を実行し、及び隣接するメモリセル（例えば、メモリセル１００ｘ及び１００ｙ）にアレイの残りの部分を固定状態（つまり、消去動作に応じて変わらない）に維持させる典型的な電圧が、図２５に示されている。行１２０のメモリセル１００の個々のトランジスタ１０２には、メモリセル１００の特定の、望ましい及び／又は所定の論理状態を保存するために、特定の、望ましい及び／又は所定の論理状態が書き込まれる（例えば、メモリセル１００ａへの（書き込み「１」）を行う図２６を参照のこと）。つまり、上述のように、メモリセル１００のトランジスタの１つには、メモリセル１００へ論理高又は論理低を書き込むために論理低（バイナリ「０」）が書き込まれる。
【００５０】
図２７を参照すると、データは、示された典型的な電圧を印加することにより行１２０のメモリセル１００から読み取られる。特に、（近接するメモリセルを含む）アレイの残りの部分に対する典型的な読み取り抑制電圧もまた示されている。読み取り抑制電圧／信号は、そのアレイの選択されない部分を固定状態（つまり、読み取り動作に応じて変わらない）に維持する。
【００５１】
メモリセル１００は、動的記憶素子である。そのため、メモリセル１００はそのデータ状態を維持するために定期的に又は断続的にリフレッシュされねばならない。図２９及び図３０は、メモリセル１００のデータ状態をリフレッシュする及び／又は再保存する典型的な（及び独創的な）リフレッシュ構造及び技術を示している。１つの実施形態では、メモリセル１００のトランジスタ１０２ａ及び１０２ｂ（それぞれの）ゲート１１２ａ及び１１２ｂ及びソース領域１０８ａ及び１０８ｂが結合され、及びその後電流（Ｉ）が電気的に短絡したゲート及びソースに印加される。トランジスタ１０２ａ及び１０２ｂ（それぞれの）ドレイン領域１１０ａ及び１１０ｂは、所定の電圧（例えば０ボルト）で維持される。
【００５２】
図２９を参照すると、動作中、メモリセル１００のトランジスタ１０２ａ及び１０２ｂが、どのトランジスタが論理低を保存し、及びどのトランジスタが論理高を保存するかに左右される異なる閾値を有するので、強制電流（Ｉ）は主に低い閾値を有するトランジスタを通過する（つまり、論理高（バイナリ「１」）を保存するトランジスタ）。小さい強制電流では、トランジスタの電流は桁が異なる。低い閾値のトランジスタを通るより高い電流が、そのトランジスタのボディへ正孔を注入し、及びそのため、論理高（バイナリ「１」）を強める。高い閾値のトランジスタにより、いくつかの正孔が注入されるが、中立状態に戻る自然な傾向を克服するのに十分ではない。
【００５３】
特に、電流（Ｉ）はまた、所定の電圧（例えば、０ボルト）に維持されたソースを用いて、電気的に短絡したゲート及びドレインにも印加される。
【００５４】
図３０は、メモリセル１００の行１２０がリフレッシュされるメモリアレイという状況でのリフレッシュ技術を示している。行全体をリフレッシュするとき、強制電流が、ほぼ例外なく論理高（バイナリ「１」）を保存するすべてのトランジスタを流れる。注目すべきは、このリフレッシュ技術が、強制電流の好適領域がリフレッシュされた行に保存されたデータとは無関係である（つまり、トランジスタの半分は論理高を含み、他の半分は論理低を含む）という理由で、本発明のメモリセル及びメモリアレイ構造に非常に適していることである。
【００５５】
特に、図３０は「分けられたソース」アレイ構造を示しているが、その技術はまたここに記載されたその他のアレイ構造にも適用する。簡潔にするために、リフレッシュに関する記述は、こうした他のアレイ構造に対しては繰り返さない。
【００５６】
ここには多くの発明が記載され、及び示されている。本発明のある実施形態、特徴、材料、構成、特性及び利点が記載され及び示される一方で、本発明の多くの他の及び異なる及び／又は似た実施形態、特徴、材料、構成、特性、構造及び利点が記述、図面及び請求項から明らかであることを理解されたい。そのため、ここに記載された及び図示された本発明の実施形態、特徴、材料、構成、特性、構造及び利点は包括的なものではなく、及び本発明のこうした別の、似た及び異なる実施形態、特徴、材料、構成、特性、構造及び利点は本発明の範囲内にあることを理解されたい。
【００５７】
例えば、上述のように、書き込み及び読み取り動作を実行するための図示された電圧レベルは典型的なものである。表示された電圧レベルは相対的又は絶対的なものである。つまり、例えば、論理低はそこに表示された電圧を使用してトランジスタ１０２ａ（例えば図７Ａを参照のこと）又はトランジスタ１０２ｂ（例えば図７Ｂを参照のこと）に書き込まれる。あるいは、表示された電圧は、各電圧レベルが、例えば、所定の電圧量（例えば、各電圧は０．５ボルトずつ増加する）により増大する又は減少するという点で相対的である。
【００５８】
上述のように、例えばここに記載された及び図示された特徴、特性、構造、構成、材料、技術及び利点を含む半導体メモリ素子特許出願の全内容がここに参照として盛り込まれている。
【００５９】
この記述の重要な部分が、Ｎチャネルトランジスタを対象とする詳細（例えば、消去、書き込み、読み取り及び抑制電圧）を含む一方で、ここに記載された発明（及びその実施形態）はＰチャネルトランジスタにも完全に適用できる。こうした実施形態では、ボディ領域１８の多数キャリアは電子であり、少数キャリアは正孔である。実際、メモリアレイはＮチャネルトランジスタ、Ｐチャネルトランジスタ及び／又は両方の型のトランジスタから成る。さらに、メモリアレイ周辺の回路系（例えば、ここに図示されていないが行列アドレス復号器）はトランジスタ１４のようなトランジスタを含むＰチャネル型のトランジスタ及び／又はＮチャネル型のトランジスタを含む。
【００６０】
特に、Ｐチャネル型のトランジスタがメモリアレイのメモリセル１２として採用される場合、適切な消去、書き込み、読み取り及び抑制電圧はこの開示を踏まえて、当業者には既知である。従って、簡潔にするために、これらの議論は繰り返さない。
【００６１】
さらに、メモリセル１０２（及びメモリアレイとマトリクス４０ａ−ｎ）は、２００４年２月１８日に米国出願された、Fazen氏とOkhonin氏による出願番号１０／４８７，１５７が付された「半導体素子」というタイトルの特許出願（以後「半導体素子特許出願」と呼ぶ）に記載され及び図示された構造、特徴、特性、構成、形状、材料、技術及び利点も取り入れている。例えばここに記載された及び図示された発明、特徴、特性、構成、形状、材料、技術及び利点を含む半導体素子特許出願の全内容はここに参照として盛り込まれている。
【図面の簡単な説明】
【００６２】
【図１Ａ】半導体メモリ素子特許出願に示された（及び記載された）半導体ＤＲＡＭアレイの概略図である。
【図１Ｂ】半導体メモリ素子特許出願によるメモリセルを示している。
【図２】半導体メモリ素子特許出願によるメモリ素子の浮体領域、ソース領域及びドレイン領域の、特定のメモリ状態に対する電荷関係の典型的な概略図である。
【図３】本発明のある側面のある実施形態によるメモリセルを示している。
【図４】本発明の１つの実施形態による、読み取り増幅器に連動するメモリセルを示している。
【図５】本発明の１つの実施形態による、共通のドレイン領域を有するように構成される２つのトランジスタを含むメモリセルを示している。
【図６】図５のメモリセルの典型的なレイアウトを示している。
【図７】本発明の２つの実施形態による、共通のドレイン領域を有するように構成される２つのトランジスタを含むメモリセルに対する典型的なプログラミング電圧値を含む書き込み及び／又はプログラミング技術を示している。
【図８】本発明の２つの実施形態による、共通のドレイン領域を有するように構成される２つのトランジスタを含むメモリセルに対する典型的なプログラミング電圧値を含む書き込み及び／又はプログラミング技術を示している。
【図９】本発明の実施形態による、共通のドレイン領域を有するように構成された２つのトランジスタを含むメモリセルに対する典型的な電圧値を含む読み取り増幅器及び読み取り動作に連動する本実施形態のメモリセルを示している。
【図１０Ａ】本発明の２つの実施形態による、共通のドレイン領域を有するように構成される２つのトランジスタをそれぞれが有する複数のメモリセルを含むメモリアレイに対する典型的なプログラミング電圧値を含む書き込み及び／又はプログラミング技術を示している。
【図１０Ｂ】本発明の２つの実施形態による、共通のドレイン領域を有するように構成される２つのトランジスタをそれぞれが有する複数のメモリセルを含むメモリアレイに対する典型的なプログラミング電圧値を含む書き込み及び／又はプログラミング技術を示している。
【図１０Ｃ】本発明の実施形態による、共通のドレイン領域を有するように構成された２つのトランジスタをそれぞれが有する複数のメモリセルを含むメモリアレイに対する典型的な読み取り動作電圧値を示している。
【図１１】本発明の１つの実施形態による、共通のソース領域と結合されたゲートを有するように構成された２つのトランジスタを含むメモリセルを示している。
【図１２】図１１のメモリセルの典型的なレイアウトを示している。
【図１３】図１１のメモリセルに対する、典型的なプログラミング電圧値を含む書き込み及び／又はプログラミング技術を示している。
【図１４】本発明の実施形態による、典型的な電圧値を含む読み取り増幅器及び読み取り動作に連動する図１１のメモリセルを示している。
【図１５Ａ】図１１の複数のメモリセルを含むメモリアレイに対する、典型的なプログラミング電圧値を含む書き込み及び／又はプログラミング技術を示している。
【図１５Ｂ】図１１の複数のメモリセルを含むメモリアレイに対する、典型的なプログラミング電圧値を含む書き込み及び／又はプログラミング技術を示している。
【図１５Ｃ】本発明の実施形態による、図１１の複数のメモリセルを含むメモリアレイに対する、典型的な読み取り動作電圧値を示している。
【図１６】本発明の別の側面による、図１１のメモリセルに対する（典型的なプログラミング電圧値を含む）書き込み及び／又はプログラミング技術を示している。
【図１７】本発明の別の側面による、特定の行のメモリセルを画定する個別のソース線アレイを有する複数のメモリセルを含むメモリアレイと、（典型的なプログラミング電圧値を含む）典型的な書き込み及び／又はプログラミング技術を示している。
【図１８】本発明の別の側面による、特定の行のメモリセルを画定する個別のソース線アレイを有する複数のメモリセルを含むメモリアレイと、（典型的なプログラミング電圧値を含む）典型的な書き込み及び／又はプログラミング技術を示している。
【図１９】本発明の実施形態による、図１７及び図１８のメモリアレイに対する、典型的及び選択的な読み取り動作電圧値を示している。
【図２０】図１７及び図１８のメモリアレイの典型的なレイアウトを示している。
【図２１】本発明の別の側面による、特定の行のメモリセルを画定する共通のソース線アレイを有する複数のメモリセルを含むメモリアレイと、（典型的なプログラミング電圧値を含む）典型的な書き込み及び／又はプログラミング技術を示している。
【図２２】本発明の別の側面による、特定の行のメモリセルを画定する共通のソース線アレイを有する複数のメモリセルを含むメモリアレイと、（典型的なプログラミング電圧値を含む）典型的な書き込み及び／又はプログラミング技術を示している。
【図２３】本発明の実施形態による、図２１及び図２２のメモリアレイに対する、典型的な読み取り動作電圧値を示している。
【図２４】図２１及び図２２のメモリアレイの典型的なレイアウトを示している。
【図２５】本発明の別の側面による、共通のソース線アレイを有する複数のメモリセルを含む別のメモリアレイ構造と、（典型的なプログラミング電圧値を含む）典型的な書き込み及び／又はプログラミング技術を示している。
【図２６】本発明の別の側面による、共通のソース線アレイを有する複数のメモリセルを含む別のメモリアレイ構造と、（典型的なプログラミング電圧値を含む）典型的な書き込み及び／又はプログラミング技術を示している。
【図２７】本発明の実施形態による、図２５及び図２６のメモリアレイに対する典型的な読み取り動作電圧値を示している。
【図２８】図２５及び図２６のメモリアレイの典型的なレイアウトを示している。
【図２９】本発明の１つの実施形態によるメモリセルとメモリセルアレイに対するリフレッシュ構造及びリフレッシュ技術を示している。
【図３０】本発明の１つの実施形態によるメモリセルとメモリセルアレイに対するリフレッシュ構造及びリフレッシュ技術を示している。
【符号の説明】
【００６３】
１０  半導体ＤＲＡＭ素子
１２  メモリセル
１４  トランジスタ
１６  ゲート
１８  ボディ領域
２０  ソース領域
２２  ドレイン領域
２４  ワード線
２６  ソース線
２８  ビット線
３０  多数キャリア
１００  メモリセル
１０２  トランジスタ
１０４  比較器
１０６  電気的浮体領域
１０８  ソース領域
１１０  ドレイン領域
１１２  ゲート
１１４  ソース線
１１６  ドレイン線
１２０  行
【図１Ａ】
2007516547.tif 000003
【図１Ｂ】
2007516547.tif 000004
【図２】
2007516547.tif 000005
【図３】
2007516547.tif 000006
【図４】
2007516547.tif 000007
【図５】
2007516547.tif 000008
【図６】
2007516547.tif 000009
【図７】
2007516547.tif 000010
【図８】
2007516547.tif 000011
【図９】
2007516547.tif 000012
【図１０Ａ】
2007516547.tif 000013
【図１０Ｂ】
2007516547.tif 000014
【図１０Ｃ】
2007516547.tif 000015
【図１１】
2007516547.tif 000016
【図１２】
2007516547.tif 000017
【図１３】
2007516547.tif 000018
【図１４】
2007516547.tif 000019
【図１５Ａ】
2007516547.tif 000020
【図１５Ｂ】
2007516547.tif 000021
【図１５Ｃ】
2007516547.tif 000022
【図１６】
2007516547.tif 000023
【図１７】
2007516547.tif 000024
【図１８】
2007516547.tif 000025
【図１９】
2007516547.tif 000026
【図２０】
2007516547.tif 000027
【図２１】
2007516547.tif 000028
【図２２】
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【図２３】
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【図２４】
2007516547.tif 000031
【図２５】
2007516547.tif 000032
【図２６】
2007516547.tif 000033
【図２７】
2007516547.tif 000034
【図２８】
2007516547.tif 000035
【図２９】
2007516547.tif 000036
【図３０】
2007516547.tif 000037
【国際調査報告】
2007516547.tif 000038
2007516547.tif 000039