(57)【要約】【課題】  全体として低いｋをもつＩＬＤを提供し、ＩＬＤに内在する接着性の欠陥に対する抵抗性だけでなく、ＩＬＤと基板との間の良好な接着性を提供する構造体と方法を提供すること。【解決手段】  全般的に低い誘電率、半導体基板への良好な接着、及び熱循環によるクラッキングへの良好な抵抗性を有する、半導体デバイスのための誘電体層（１２）である。誘電体層（１２）は、誘電率の勾配をもつ誘電体層を提供するために、誘電体材料の堆積条件の連続的変化を含むプロセスによって生成される。【選択図】      図１
2007518263.tif 000002
【特許請求の範囲】
【請求項１】
基板（１６）の表面（１４）に配置され、上面（１８）を有する誘電体層（１２）であって、誘電率ｋが前記基板表面から遠ざかるにつれて最大値から最小値へと連続的に減少する第１誘電率勾配領域（２６、４４）を含む、誘電体層（１２）。
【請求項２】
前記第１誘電率勾配領域（２６）におけるｋの瞬間減少率が、前記第１誘電率勾配領域（２６）の実質上どの場所においても、誘電体（１３）の厚さ１０ｎｍにつき０．０２５から０．５までの間の値を示す、請求項１に記載の誘電体層（１２）。
【請求項３】
前記第１誘電率勾配領域（２６）におけるｋの瞬間減少率が、前記第１誘電率勾配領域（２６）の実質上どの場所においても、誘電体（１３）の厚さ１０ｎｍにつき０．０５から０．１までの間の値を示す、請求項１に記載の誘電体層（１２）。
【請求項４】
前記第１誘電率勾配領域（２６）におけるｋの最小値が、最大値に対して少なくとも０．２の減少を示す、請求項１に記載の誘電体層（１２）。
【請求項５】
前記第１誘電率勾配領域（２６）におけるｋの最小値が、最大値に対して少なくとも０．５の減少を示す、請求項１に記載の誘電体層（１２）。
【請求項６】
前記第１誘電率勾配領域（２６）におけるｋの瞬間減少率が、前記基板表面（１４）からの距離に応じて直線的に変化する、請求項１に記載の誘電体層（１２）。
【請求項７】
前記第１誘電率勾配領域（２６）におけるｋの瞬間減少率が、前記基板表面（１４）からの距離に応じて非直線的に変化する、請求項１に記載の誘電体層（１２）。
【請求項８】
前記第１誘電率勾配領域（２６）が前記基板表面（１４）に隣接する、請求項１に記載の誘電体層（１２）。
【請求項９】
前記第１誘電率勾配領域（２６）が前記基板表面（１４）に隣接しておらず、前記誘電体層（１２）が更に、前記基板表面（１４）と前記第１誘電率勾配領域（２６）によって境界された初期誘電体領域（２４）を含む、請求項１に記載の誘電体層（１２）。
【請求項１０】
前記第１誘電率勾配領域（２６）が、本質的に化学気相堆積生成物から成る、請求項１に記載の誘電体層（１２）。
【請求項１１】
前記誘電体層が、本質的に化学気相堆積生成物から成る、請求項１に記載の誘電体層（１２）。
【請求項１２】
前記誘電体層が更に、前記基板表面（１４）から遠ざかるにつれて連続的にｋ値が増加する第２誘電率勾配領域（３０、３８、４６）を含む、請求項１に記載の誘電体層（１２）。
【請求項１３】
前記第２誘電率勾配領域（３０、３８、４６）が、前記誘電体層（１２）の上面（１８）を形成する、請求項１２に記載の誘電体層（１２）。
【請求項１４】
前記誘電体層が更に、前記基板表面（１４）から遠ざかるにつれて連続的にｋ値が減少する第３誘電率勾配領域（３４）を含み、前記第３誘電率勾配領域は、前記第２誘電率勾配領域（３０）より基板表面から離れた所に位置する、請求項１２に記載の誘電体層（１２）。
【請求項１５】
前記第３誘電率勾配領域（３４）が、前記第２誘電率勾配領域（３０）に隣接する、請求項１４に記載の誘電体層（１２）。
【請求項１６】
前記第３誘電率勾配領域（３４）が、前記第２誘電率勾配領域（３０）に隣接しておらず、前記誘電体層が更に、前記第２誘電率勾配領域（３０）と前記第３誘電率勾配領域（３４）によって境界された中間誘電体領域（３２）を含む、請求項１４に記載の誘電体層（１２）。
【請求項１７】
請求項１に記載の誘電体層（１２）を含む、半導体デバイス。
【請求項１８】
基板（１６）の表面（１４）に配置された誘電体層（１２）を製造するプロセスであって、連続的に変化させた化学気相堆積前駆体組成物を、化学気相堆積条件の下で基板に直接的に又は非直接的に作用させて、誘電率ｋが前記基板表面から遠ざかるにつれて最大値から最小値へと連続的に減少する第１誘電率勾配領域（２６）を形成するステップを含む、プロセス。
【請求項１９】
前記基板に初期誘電体領域（２４）を形成し、続いて前記基板に第１誘電率勾配領域（２６）を形成するステップを含む、請求項１７に記載のプロセス。
【請求項２０】
基板（１６）の表面（１４）上に配置された誘電体層（１２）を備える半導体デバイスを製造するプロセスであって、連続的に変化させた化学気相堆積前駆体組成物を、化学気相堆積条件の下で基板に直接的に又は非直接的に作用させて、誘電率ｋが前記基板表面から遠ざかるにつれて最大値から最小値へと連続的に減少する第１誘電率勾配領域（２６）を形成するステップを含む、プロセス。
【請求項２１】
前記基板に初期誘電体層（２４）を形成し、続いて前記基板に前記第１誘電率勾配領域（２６）を形成するステップを含む、請求項１９に記載のプロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスに関し、より詳細には全体として低い誘電率、半導体基板への良好な接着性、熱循環によるクラッキングへの良好な抵抗性を有するデバイスのための誘電体層と、その誘電体層の生成プロセスに関する。
【背景技術】
【０００２】
絶縁誘電体層は、一般的に層間誘電体（ＩＬＤ）と称され、半導体デバイス内で導体層と半導体層を分離するために用いられる。近年、「低ｋ誘電体」として知られる、低い誘電率ｋをもつ誘電体材料が、より高い誘電率をもつ従来のシリコン酸化物誘電体よりも、導体間とその周囲に低い静電容量を生み、容易に利用されるため、一般的になってきている。近年の低ｋ誘電体における進歩は、例えば化学気相堆積法（「ＣＶＤ」）を用い、より安価で魅力的な誘電体の選択肢を、進歩した相互接続技術分野へ提供する。ＣＶＤは、気相において構成分子を反応させることによって、基板上に材料の薄い膜を堆積するためのプロセスであり、ＣＶＤプロセスは、エピタキシャルフィルムと呼ばれる薄い単結晶膜を生成するために用いられる。配線レベルにおいて約２．７の誘電率をもつＣＶＤ低ｋ誘電体を使用することにより、合計静電容量とＲＣ遅延は著しく削減される。
【０００３】
しかしながら、低ｋ誘電体を用いるときに起こる或る一般的な問題点は、低ｋ誘電体とその下の基板との間の接着が弱いことである。従来の方法では一般的に、アモルファス水素添加炭素ドープ酸化物（ａ−ＳｉＣＯ：Ｈ）のような誘電体や、当該技術分野では公知の他の炭素含有誘電体を製造するために、スピンオン・プロセスや、プラズマ強化化学気相堆積（ＰＥＣＶＤ）により低ｋ誘電体層を生成する。そのような誘電体は、二酸化ケイ素、窒化ケイ素、炭化ケイ素、ケイ素、タングステン、アルミニウム、そして銅などの基板に対する接着性が弱いことが多い。この低い構造的接着性のため、低ｋ誘電体層は、しばしば下の基板から剥離し、それが相互接続プロセスの不具合を招く。
【０００４】
低ｋ誘電体層と、その下の基板との間の接着性を改善するための、一つの従来の方法は、接着促進剤の使用である。接着促進剤は、ＰＥＣＶＤプロセスよりも、スピンオン誘電体（ＳＯＤ）低ｋ誘電体によく用いられるが、メチルシラン（１ＭＳ）、トリメチルシラン（３ＭＳ）、テトラメチルシラン（４ＭＳ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、又はオルトメチルシクロテトラシロキサン（ＯＭＣＴＳ）、或いはこれらの全て、のような前駆体の使用を必要とする。このような低ｋ誘電体層は、一般的に、水との高いぬれ角をもつ疎水性表面を有する。この特性が、これらの層が基板層との極めて弱い接着性をもつことの原因となる。
【０００５】
誘電体材料のハイブリット・スタックもまた、半導体デバイスを作るために使用されており、その中でＩＬＤは、異なる誘電体材料の２つまたはそれ以上の個別の膜を含む。そのようなハイブリット構成は、トレンチレベルにおいて低ｋ材料を、そしてビアレベルにおいて、一般的にトレンチレベルで使用される材料よりより高い誘電率をもつ、強く熱的に適合性のある材料（低熱膨張）を通常使用する。２つまたはそれ以上の個別の誘電体膜を、このように組み合わせることにより、ＩＬＤを作るプロセスで必要とされる工程数が増え、結果として、デバイスに膜間での接着性の問題が生じることになる。
【０００６】
【特許文献１】米国特許第４，７８９，６４８号
【特許文献２】米国特許第６，４７９，１１０号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、全体として低いｋをもつＩＬＤを提供し、ＩＬＤに内在する接着性の欠陥に対する抵抗性だけでなく、ＩＬＤと基板との間の良好な接着性を提供する構造体と方法が必要である。
【課題を解決するための手段】
【０００８】
この及び他の必要性を満たすため、そしてその目的を考慮に入れて、本発明は、１つの態様において、基板表面上に配置された誘電体層を提供する。誘電体層は上面を有する。誘電体層は、誘電率ｋが基板表面から遠ざかるにつれて最大値から最小値へと徐々に減少する第１誘電率勾配領域を備える。
【０００９】
別の態様において、本発明は、基板表面上に配置された誘電体層を製造するプロセスを提供する。このプロセスは、化学気相堆積によって、連続的に変化させた化学気相堆積前駆体組成物を基板に適用して、誘電率ｋが基板表面から遠ざかるにつれて最大値から最小値へと連続的に減少する第１誘電率勾配領域を形成するステップを含む。
【００１０】
更に別の態様において、本発明は、基板の表面上に配置された誘電体層を備える半導体デバイスを製造するプロセスを提供する。そのプロセスは、化学気相堆積によって、連続的に変化させた化学気相堆積前駆体組成物を基板に適用して、誘電率ｋが基板表面から遠ざかるにつれて最大値から最小値へと連続的に減少する第１誘電率勾配領域を形成するステップを含む。
【００１１】
前述の一般的な説明と、以下の詳細な説明との両方は、例示的なものであって、本発明を限定するものではない。
【発明を実施するための最良の形態】
【００１２】
本発明は、添付された図面と共に、以下の詳細な説明を読み取ると、最も良く理解される。慣行により、図面の様々な構造体は、尺度どおりではないことを強調しておく。一方では、様々な構造体の寸法は、明確にするため任意に拡大されているか、縮小されている。
【００１３】
ここで、同様の参照番号が図面を含む様々な図にわたって同様の構成要素を示している図面を参照すると、図１は、本発明に係る、全体を１０で表されるパターン形成された層間誘電体層（ＩＬＤ）の部分断面図である。ＩＬＤは、基板１６の表面１４に配置された誘電体層１２を含む。誘電体層１２は、上面１８を備え、該誘電体層の中にビア２０とトレンチ２２のそれぞれの中空スペースを有する。ビア２０とトレンチ２２は、それぞれ２１、２３で示された深さがある。誘電体層１２には、１３で示すようにトレンチまたはビア部がない部分もある。基板１６は、集積回路チップに用いられる一般的な基板のいずれであってもよい。例えば、基板１６は、純シリコン（単結晶、または多結晶）、二酸化ケイ素、窒化ケイ素、炭化ケイ素、タングステン、アルミニウム、そして銅等を含んでもよい。
【００１４】
図２は、本発明の一つの実施形態に係る、図１のデバイスのビア２０またはトレンチ２２がない部分（図１の部分１３）における、基板表面１４からの距離の関数としての、図１の誘電体層１２の誘電率ｋの変化プロファイルを示すグラフ図である。誘電体層１２は、基板表面１４に隣接した任意の初期誘電体領域２４を含む。図２は、初期誘電体領域２４が、初めから終わりまで一定のｋ値を有することを示すものであるが、誘電率の値は一定である必要はない。本明細書にて使われるように、誘電体領域に用いられた「任意の」という用語は、その領域の誘電体材料が示す誘電率のプロファイルが任意のものであるということを意味する。誘電体材料の存在は、図１で示されるように、ビア２０またはトレンチ２２が存在する領域を除いて、誘電体層１２の全ての領域において必要であると理解される。本発明の一つの実施形態において、初期誘電体領域２４は、基板表面１４から延びており、ビア２０の深さ２１と同等の厚さをもつ。
【００１５】
初期誘電体領域２４に隣接するのは、誘電率勾配領域２６であり、該領域では、誘電率が基板表面１４から遠ざかるにつれて連続的に減少する。誘電率勾配領域２６に隣接するのは、任意の誘電体領域２８であり、該領域では、ｋ値は、誘電率勾配領域２６における最大ｋ値よりも低い任意に変化する値を有し、その後、基板表面１４から遠ざかるにつれてｋ値が増加する、任意の誘電率勾配領域３０が続く。
【００１６】
誘電率勾配領域３０に隣接するのは、任意の誘電体領域３２であり、該領域では、ｋ値は、誘電率勾配領域２６における最大ｋ値に等しいか又は等しくないこともあり、ｋは変数でもよい。誘電体領域３２に隣接するのは、任意の誘電率勾配領域３４であり、該領域では、ｋ値は、基板表面１４から遠ざかるにつれて減少する。誘電体領域３２とそれに隣接する誘電体領域３０、３４は、トレンチ２２とビア２０との境界面以外の場所に存在してもよく、またはそれらは全く存在しなくてもよい。しかしながら、ある実施形態においては、これらの領域は、二重ダマシン・プロセスでビア２０が形成された後の、トレンチ２２の形成を促進するためのエッチング止めとして機能することができる。
【００１７】
ダマシン・プロセスは、半導体製造の幾つかの局面で使われているプロセスである。それは、金属を、通常は誘電体層の、所定のパターンの中にはめ込むプロセスである。そのプロセスは通常、誘電体膜に所定のパターンを画定することと、物理的気相堆積法、化学気相堆積法、または蒸発によって全表面に金属を堆積させることと、上面が平坦化され、金属パターンが誘電体層の所定の領域だけに配置されるようにして上面を磨くことによって行われる。ダマシン・プロセスは、ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）コンデンサのビットラインを含む、金属配線の製造に使用されている。
【００１８】
ダマシン技術は、相互接続部を製造する一般的な方法である。ここでの文脈において、ダマシンとは、絶縁体にパターンを形成して凹部を作り、金属でその凹部を埋め、凹部上の過剰な金属を取り除く工程を意味するものである。このプロセスは、所望の数の積み重ねられた相互接続部を作るため、必要に応じて繰り返される。通常、これらのダマシン構造体は、プロセスがデュアル・ダマシンと称されるように、対にして配置される。
【００１９】
「ダマシン」とは、数世紀昔にダマスカスの街で初めて見られた象眼細工の宝飾品を製造するのに用いられたプロセスの名前に由来する。集積回路においては、ダマシンとは、２層の上面が同一平面上にあるように、もう一つの層の上及び中に組み込まれたパターン形成層の形態を意味するものである。微小構造体のリソグラフィ画定は、小さな焦点深度をもつ高解像度ステッパを用いて達成されるため、ファインピッチ相互接続レベルの形成には、平面性が重要である。導電性配線とスタッド・ビア金属コンタクトを同時に形成する「デュアル・ダマシン」プロセスは、チョウ氏による特許文献１に記載されている。
【００２０】
誘電率勾配領域３４に隣接するのは、随意的な誘電体領域３６であり、該領域では、ｋ値は、誘電率勾配領域２６における最大ｋ値よりも低く、誘電体領域２８におけるｋ値と等しいか又は等しくない任意の一定の値を有する。誘電体領域３６に隣接するのは、任意の誘電率勾配領域３８であり、該領域では、ｋ値は、基板表面１４から遠ざかるのに伴って増加する。誘電率勾配領域３８に隣接するのは、任意の誘電体領域４０であり、該領域では、ｋ値は、誘電率勾配領域２６における最大ｋ値または、誘電体領域３２のｋ値に等しいかまたは等しくない任意の一定のｋ値を有する。誘電体領域４０は、例えば、誘電体層１２のキャップとして、誘電体層１２をシールする役割も果たす。
【００２１】
図２に示されるように、ある誘電率勾配領域は直線プロファイルを有し、そしてまたあるものは非直線プロファイルを有するが、直線または非直線プロファイルのいずれのプロファイルも、どの勾配領域にでも用いることができる。本発明によれば、第１誘電率勾配領域２６が存在することのみが必要とされる。本発明の一実施形態においては、第１誘電率勾配領域２６の最小ｋ値は、図２で示される実施形態においては誘電率勾配領域２６が誘電体領域２８に隣接する点であり、誘電率勾配領域２６での最大値と比較して、少なくとも０．２の減少がある。
【００２２】
一般的に、第１誘電率勾配領域２６におけるｋの瞬間減少率は、実質上領域内のどの場所においても、誘電体の厚さ１０ｎｍにつき０．０２５から０．５までの間の値を示す。この率は、例えば熱循環による、誘電体層１２内での内部クラッキングに対する高いクラッキング抵抗性と共に、誘電体層１２と基板１６との間の良好な接着性を提供する。３０、３４そして３８のような他の誘電率勾配領域も、同様な理由で、誘電体の厚さ１０ｎｍにつき０．０２５から０．５までの間のｋの瞬間増加率又は減少率を有するという利点がある。
【００２３】
本発明の一実施形態において、いずれかの又はすべての誘電体領域における瞬間増加率又は減少率は、誘電体の厚さ１０ｎｍにつき０．０５から０．１までの間の値を示す。このような範囲の増減率は、誘電体層１２全体にわたる低い平均誘電率の提供と、接着性の消失又はクラッキングの防止との間での良好なバランスを提供することができる。図２に２４、２８、３２、３６、そして４０で示される、随意的にｋ値が一定の領域は、利益用途目的のために都合の良いものとなる厚さのいずれであってもよい。
【００２４】
当該技術分野では良く知られているように、静電結合と、結果として生じる配線間のクロストークを低減するために、実用レベルで最小の誘電率ｋが通常は好ましい。そのため、低誘電率の材料が、一般に、可能であれば全ての場所において使用される。同様に、接着性、エッチング止め機能、または他の理由で、高ｋ材料の使用が必要となるときには、誘電率勾配領域における誘電率の増加又は減少率は、接着、クラッキングまたは他の問題を発生することなしに可能な限り高くされ、そのため、誘電体層１２の全厚みは、可能な限り低ｋ材料からなるようにされる。しかしながら、本発明は、誘電体層１２における低ｋ材料の使用に限定されず、本明細書にて例用される特定の低ｋ材料にも限定されない。
【００２５】
図３は、本発明による図１の誘電体層１２における誘電率ｋの、もう一つの例示的な変化プロファイルを表したグラフ図である。誘電体層１２は、図２と関連してすべて前述したように、誘電率勾配領域２６、３０、３４そして３８と、誘電体領域２８と３６を含む。図３に示すプロファイルは、誘電体層１２における低ｋ誘電体を多くの割合に維持しながら、誘電率勾配領域３０、３４の場所にエッチストップ点を提供するとともに、２６に接着促進領域を、３８にキャップを提供することができる。
【００２６】
図４は、本発明による誘電体層１２における誘電率ｋの、更にもう一つの例示的な変化プロファイルを表したグラフ図である。誘電体層１２は、上述のように、誘電体領域４２によって分離された誘電率勾配領域２６と３８を含み、ｋは、基板表面１４から遠ざかるにつれて、まず減少し、そして増加する。
【００２７】
図５は、本発明による誘電体層１２における誘電率ｋの、またもう一つの例示的な変化プロファイルを表したグラフ図である。誘電体層１２は、上述のように、誘電率勾配領域２６と３８と、誘電体領域２４と２８を含む。本発明のこの実施形態においては、誘電体層１２は、多くの割合の低ｋ値材料を含む。
【００２８】
図６は、本発明による誘電体層１２における誘電率ｋの、さらなる例示的な変化プロファイルを表したグラフ図である。誘電体層１２は、上述のように誘電率勾配領域３８を含み、該領域の前に、基板表面１４から遠ざかるにつれて減少し及び増加するｋのプロファイルを有する誘電率勾配領域４４と４６がそれぞれ先行する。本発明のこの実施形態においては、誘電体層１２の大部分が低ｋ値の材料を含み、一方で、誘電率勾配領域３８における高ｋ材料が、誘電体層１２のキャップを提供する。
【００２９】
上述の図１−図６に関する、誘電体領域と誘電率勾配領域を構成する材料は、プラズマ強化化学気相堆積法（ＰＥＣＶＤ）生成物を含む、化学気相堆積法（ＣＶＤ）生成物である。本発明の好ましい実施形態においては、誘電率勾配領域は、ＣＶＤまたはＰＥＣＶＤにより堆積された材料であり、組成における勾配、つまりｋにおける勾配を提供するために、温度、圧力、又は材料成分の比率、あるいはその全てが、連続的な形で変化される。異なる誘電率を有する材料を提供するための、これらの及び他のパラメータの変化は、一定のｋ値の材料を生成する技術においては知られているが、勾配ｋ値を有するＩＬＤを生成するための、所与のプロセスにおける連続的な形でのそのような変化は、まだ開示されていない。
【００３０】
本発明によると、誘電率勾配領域をもつＩＬＤを生成するために、あらゆる数の材料を用いることができる。そのような材料、そしてそれらを利用するプロセスは、例えばＣＶＤ堆積により提供される誘電体材料を含む。そのような材料は、本明細書においてはＣＶＤ前駆体を意味する。
【００３１】
本発明は、例えば、酸化剤として酸素又は二酸化炭素と共に又は酸化剤なしで使用される、１ＭＳ、３ＭＳ、４ＭＳ、ＴＭＣＴＳ、ＯＭＣＴＳのような、よく知られた材料を利用する。本発明は、誘電体材料を基板１６上に堆積する際にそのようなガスの濃度を徐々に増加させる、連続的に変化する堆積プロセスを使用する。このプロセスは、有機物濃度の増加に伴って誘電率ｋが減少する勾配構造をもつ構造体を生成する。
【００３２】
より具体的には、図５に示される例示的な実施形態に関連して、当該技術分野では周知の酸化状態において、テトラエチルオルソシリケート又はシランを用いて、初期誘電体領域２４に純粋な二酸化ケイ素領域を生成するために、酸化ガスに加えて不活性ガスを含む、第１の量の１種類又はそれ以上の有機ガスを注入することから堆積が開始される。その後、不活性ガスなしに有機ガスの全ての流れがプロセスに送り込まれるまで、１つ又はそれ以上の１ＭＳ、３ＭＳ、４ＭＳ、ＴＭＣＴＳ及びＯＭＣＴＳの量を徐々に増加しながら注入することにより、誘電率勾配領域２６の形成が達成される。このプロセスは、グリル他に発行された特許文献２において開示された材料を使用して、ナノメートルのサイズの空隙を製造することが可能な１つ又はそれ以上の材料を含むように随意的に修正される。この時点で、誘電体はとても低いｋ値を有し、これらの堆積条件は、誘電体領域２８を形成している或る時間にわたって維持される。この時間が終了したときに、ｋ値が増加する誘電率勾配領域３８を形成するために、誘電率勾配領域２６を生成するのと本質的に反対の手順が行われる。
【００３３】
前述の反応チャンバ内のプロセス圧力は、どのような標準作動圧力とすることも可能であり、好ましくは約１  Ｔｏｒｒから約１０  Ｔｏｒｒの間であり、更に好ましくは約４  Ｔｏｒｒである。好ましくは３００ワットから１０００ワットまでの間であり、更に好ましくは６００ワットの電源電力をもつＲＦ電源が用いられる。ＲＦ電力のいずれの回転数及び組み合わせをも、０ワットから約５００ワットまでの間の範囲内の、スパッタリングのバイアス・パワーのために使用することができる。温度範囲は、約２５０℃−５５０℃が好ましい。層２４、２６、２８そして３８の厚さは、どのような設計厚さであってもよく、一般的に約１０ｎｍから約１５０ｎｍまでの間である。それ故、誘電体層１２の全厚さは図１に示されるように、約５０ｎｍから約５，０００ｎｍまでの間である。しかしながら、これらの条件の変化は、当該技術分野では周知の実施及びプロセスに従って、特定状況の条件に合わせるために使用される。
【００３４】
結果として生じる誘電体層１２の形成後に、従来のフォトリソグラフィ及びエッチングプロセスが、エッチされた領域、例えば、ビア又はトレンチ或いはこの両方を生成して、接続部、シングル・ダマシン相互接続部、デュアル・ダマシン相互接続部、または他のタイプの相互接続部を作るために適用される。そのようなエッチングされた領域は、当業者によく知られているように、タングステン、銅、銅合金、アルミニウム、アルミニウム合金、または他の導電性材料で埋められる。半導体製造技術において知られた、これらのそして他のステップの適切な組み合わせにより、誘電率勾配領域を組み入れた、完全な半導体デバイスが完成する。
【実施例】
【００３５】
以下の実施例は、本発明の全般的性質をより明確に説明するために含められたものである。これらの実施例は、例示的なものであり、本発明を限定するものではない。実施例においては以下の略語が使用される。
ＯＭＣＴＳは、オクタメチルシクロテトラシロキサンを意味する。
ＳｉＣＯＨは、アモルファス水素化炭素ドープシリコン酸化物を意味する。
「間隔」とは、半導体ウェハとプラズマ電極間の距離を示す。
【００３６】
ＨＦＲＦ及びＬＦＲＦはそれぞれ、高周波数及び低周波数の無線周波数であり、プラズマを生成するために使用される。プラズマとは、部分的にイオン化されたガスである。プラズマを生成するために、装置は、高い無線周波数またはマイクロ波周波数でガスを励起する。プラズマはその後、光、荷電粒子（イオンと電子）と中性活性成分（原子、励起分子、そしてフリーラジカル）を放出する。これらの粒子と成分は、プラズマ環境に持ち込まれた基板を照射する。
【００３７】
実施例１と実施例２においては、以下に示されるようなプラズマと組成条件を用いて、誘電体層がシリコン基板上にＰＥＣＶＤ技術によって堆積される。
【表１】
2007518263.tif 000003
【００３８】
【表２】
2007518263.tif 000004
【００３９】
実施例１と実施例２において、本質的に一定のｋ値を示す領域は、ステップ１、ステップ２、そしてステップ３のそれぞれの段階において生成され、一方、増加または減少する勾配ｋをもつ領域は、第１の移行期及び第２の移行期の間に作られる。
【図面の簡単な説明】
【００４０】
【図１】本発明による、基板上のパターン形成された層間誘電体層の一部分の断面図である。
【図２】本発明の一実施形態による、図１における層間誘電体層の誘電率変化プロファイルを示すグラフ図である。
【図３】本発明の第２の実施形態による、図１における層間誘電体層の誘電率変化プロファイルを示すグラフ図である。
【図４】本発明のもう一つの実施形態による、図１における層間誘電体層の誘電率変化プロファイルを示すグラフ図である。
【図５】本発明の更にもう一つの実施形態による、図１における層間誘電体層の誘電率変化プロファイルを示すグラフ図である。
【図６】本発明の更なる実施形態による、図１における層間誘電体層の誘電率変化プロファイルを示すグラフ図である。
【図１】
2007518263.tif 000005
【図２】
2007518263.tif 000006
【図３】
2007518263.tif 000007
【図４】
2007518263.tif 000008
【図５】
2007518263.tif 000009
【図６】
2007518263.tif 000010
【国際調査報告】
2007518263.tif 000011