(57)【要約】  商用電源式装置におけるデジタル信号処理化が進むにつれて、絶えず減少するレベルにおいて、また、高電流において供給電圧の多様性が増大している。現在、二次側の構造は、それらの低いレベルで安定した電圧を得るために、別個のａｃ−ｄｃ変換段階およびｄｃ−ｄｃダウンコンバージョン段階を行なう。本発明においては、パワーＭＯＳＦＥＴと、両方の段階を統合できる制御ユニットとを備える制御同期整流器が提供される。特に、本発明においては、ＭＯＳＦＥＴのチャンネル切り換えを制御することにより、同期整流器の出力電圧が制御される。これにより、非常に簡単で効率的な整流および電圧制御を行なうことができ、有益である。
2007501598.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴを備える同期整流器の作動方法であって、前記ＭＯＳＦＥＴのチャンネル切り換えを制御することにより前記同期整流器の出力電圧を制御するステップを含む、方法。
【請求項２】
チャンネル電圧がプラスになるように前記チャンネル電圧のプラス符号変化を決定するステップと、前記チャンネル電圧のプラス符号変化後の第１の期間に前記ＭＯＳＦＥＴのチャンネルのＯＮ切り換えを行なうステップとを更に含む、請求項１に記載の方法。
【請求項３】
前記第１の期間が制御エラー電圧に基づいて決定される、請求項２に記載の方法。
【請求項４】
チャンネル電圧がプラスになるように前記チャンネル電圧のプラス符号変化を決定し、前記プラス符号変化の検出時に前記ＭＯＳＦＥＴのチャンネルのＯＮ切り換えを行ない、第２の期間後に前記ＭＯＳＦＥＴのチャンネルのＯＦＦ切り換えを行なう、請求項１に記載の方法。
【請求項５】
前記第２の期間が制御エラー電圧に基づいて決定される、請求項４に記載の方法。
【請求項６】
前記ＭＯＳＦＥＴのチャンネル切り換えがデューティサイクル変調される、請求項１に記載の方法。
【請求項７】
デューティサイクルがエラー電圧に基づいて制御され、エラー電圧が大きくなればなるほどデューティサイクルが大きくなるようにデューティサイクルの制御が行なわれる、請求項６に記載の方法。
【請求項８】
前記同期整流器の入力電圧の周期よりも大きい時定数を用いて前記同期整流器の出力電圧をローパスフィルタリングするとともに、ローパスフィルタリングされた出力電圧に基づいて前記ＭＯＳＦＥＴのチャンネル切り換えを行なうステップを更に含む、請求項１に記載の方法。
【請求項９】
ＭＯＳＦＥＴを備える同期整流器であって、前記ＭＯＳＦＥＴのチャンネル切り換えを制御することにより前記同期整流器の出力電圧を制御する出力電圧制御回路を備えている、同期整流器。
【請求項１０】
前記出力電圧制御回路は、第１、第２、第３または第４の動作を行なうようになっており、前記第１の動作において、前記出力電圧制御回路は、チャンネル電圧がプラスになるように前記チャンネル電圧のプラス符号変化を決定するとともに、前記チャンネル電圧のプラス符号変化後の第１の期間に前記ＭＯＳＦＥＴのチャンネルのＯＮ切り換えを行ない、前記第２の動作において、前記出力電圧制御回路は、チャンネル電圧がプラスになるように前記チャンネル電圧のプラス符号変化を決定し、前記プラス符号変化の検出時に前記ＭＯＳＦＥＴのチャンネルのＯＮ切り換えを行なうとともに、第２の期間後に前記ＭＯＳＦＥＴのチャンネルのＯＦＦ切り換えを行なう、請求項９に記載の同期整流器。
【請求項１１】
第１のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴのチャンネル切り換えを制御することにより前記同期整流器の第１の出力電圧を制御するための第１の出力電圧制御回路と、第２のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのチャンネル切り換えを制御することにより前記同期整流器の第２の出力電圧を制御するための第２の出力電圧制御回路とを備え、前記第１の出力電圧が前記第２の出力電圧上に積み重ねられる、請求項９に記載の同期整流器。
【請求項１２】
前記ＭＯＳＦＥＴおよび前記出力電圧制御回路が１つのパッケージ内に統合される、請求項９に記載の同期整流器。
【請求項１３】
同期整流器の出力電圧を制御するための出力電圧制御回路であって、前記同期整流器のＭＯＳＦＥＴのチャンネル切り換えを制御することにより前記同期整流器の出力電圧を制御する、出力電圧制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴを備える同期整流器の作動方法、同期整流器、および、同期整流器の出力電圧を制御するための出力電圧制御回路に関する。
【背景技術】
【０００２】
商用電源式装置におけるデジタル信号処理化が進むにつれて、電圧レベルの増大および高電流化に伴い、供給電圧の多様性が増大している。これらの装置の電源ユニットは、一次側と二次側とを備えている。一次側は、商用電源電圧を整流してフィルタ処理するための入力回路と、一次側切り換え手段と、１または複数の二次巻線ａｃ電圧を生成するためのトランス（変圧器）とによって形成されている。二次側構造は、低い電圧レベルをもって安定した出力電圧を得るため、１または複数の出力におけるａｃ−ｄｃ変換段階のためおよび随意的にはｄｃ−ｄｃステップダウン変換段階のための整流器およびフィルタを備えている。したがって、２つの別個の回路を設けなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、低レベルの電圧出力が可能な簡略化された同期整流器を提供することである。
【課題を解決するための手段】
【０００４】
請求項１に記載された本発明の典型的な実施形態において、前述した目的は、ＭＯＳＦＥＴを備える同期整流器の作動方法を用いて解決することができる。本発明のこの典型的な実施形態において、同期整流器の出力電圧は、ＭＯＳＦＥＴのチャンネル切り換えを制御することにより制御される。
【０００５】
これにより、出力電圧の整流および制御を、１つの回路へと組み合わせることができるとともに、１つの機能素子へと組み合わせることができる。
【０００６】
本発明のこの典型的な実施形態の一態様においては、その動作をダイオードと見なすことができるＭＯＳＦＥＴの半導体接合部が、整流器の出力電圧を制御するために使用される。内部ダイオードの順方向電圧降下により、使用可能な制御ヘッドルームが与えられても良い。
【０００７】
本発明のこの典型的な実施形態の一態様において、ＭＯＳＦＥＴの切り換えは、２つの状態、すなわち、ＭＯＳＦＥＴがＯＮ（すなわち、通電状態）に切り換えられる第１の状態と、ＭＯＳＦＥＴがＯＦＦ（すなわち、非通電状態）に切り換えられる第２の状態と間でのみ切り換えが行なわれるように制御される。
【０００８】
これにより、従来技術と比べて少なくとも１つの完全ダウンコンバータを省くことができるため、非常に簡単でかつ費用効率が高い解決策を与えることができ、有益である。また、同期整流および電圧制御は、一般的なダイオード整流器＋ダウンコンバータ解決策において、あるいは、同期整流器＋コンバータ解決策においてさえも、効率を高めることができる。
【０００９】
請求項２に記載された本発明の他の典型的な実施形態においては、ＭＯＳＦＥＴのチャンネル切り換えのリーディングエッジ制御が行なわれる。ここでは、ＭＯＳＦＥＴの順方向電圧（アノード−カソード電圧）がプラスになった後に、遅延が導入され、その後、ＭＯＳＦＥＴのチャンネルがＯＮに切り換えられる。
【００１０】
本発明の典型的な実施形態に係るリーディングエッジ制御によれば、簡単なＯＮ切り換えが可能になるとともに、簡単なＯＦＦ切り換えを行なうことができ、有益である。ここでは、ＯＦＦ切り換え時にダイオードが通電されないため、ボディダイオードの逆リカバリが生じない。
【００１１】
請求項３に記載された本発明の他の典型的な実施形態においては、この遅延が制御エラー電圧に基づいて決定される。この典型的な実施形態によれば、動作を非常に簡単にかつ効率的に行なうことができ、有益である。
【００１２】
請求項４に記載された本発明の他の典型的な実施形態においては、ＭＯＳＦＥＴのチャンネル切り換えのフォーリングエッジ制御（立下り制御）が行なわれる。ここでは、チャンネル電圧のプラス符号変化の決定の直後に、ＭＯＳＦＥＴのチャンネルがＯＮ（すなわち、通電状態）に切り換えられ、それにより、チャンネル電圧がプラスになる。そして、遅延時間後に、ＭＯＳＦＥＴのチャンネルがＯＦＦに切り換えられ、請求項５に記載された本発明の他の典型的な実施形態において、この遅延は、制御エラー電圧に基づいて決定される。
【００１３】
本発明のこの典型的な実施形態においては、ＯＮ切り換え中に生じる場合がある振動の問題を低減できる。そのような振動の問題は、プラスゼロ点交差が順方向電圧で検出された後にＦＥＴのＯＮ切り換え中の順方向電圧の急な減少に起因して生じ得る。ここでは、そのような振動を避けるため、デッドタイム（不感時間）が導入される。
【００１４】
請求項６に記載された本発明の他の典型的な実施形態においては、ＭＯＳＦＥＴのチャンネル切り換えがデューティサイクル変調される。
【００１５】
デューティサイクルすなわち本発明のこの典型的な実施形態に係るＰＷＭ方法は、低い周波数において特に有益である。
【００１６】
請求項８に記載された本発明の他の典型的な実施形態においては、同期整流器の出力電圧のローパスフィルタリングが行なわれる。その後、ローパスフィルタリングされた出力電圧に基づいてＭＯＳＦＥＴのチャンネル切り換えが行なわれる。
【００１７】
本発明の典型的な実施形態においては、この時間平均制御にしたがって、最少数の切り換えプロセスだけが起こり、有益である。
【００１８】
また、本発明のこの典型的な実施形態に係る時間平均制御によれば、サイクルバイサイクルに基づいて出力電圧を制御できる非常に簡単な方法が得られる。
【００１９】
請求項９に記載された本発明の他の典型的な実施形態においては、ＭＯＳＦＥＴのチャンネル切り換えを制御することにより同期整流器の出力電圧を制御するための出力電圧制御回路を備える同期整流器が提供される。
【００２０】
この典型的な実施形態に係る同期整流器によれば、電圧を整流する機能と出力電圧を制御する機能とが１つの部品に組み合わされる非常に費用効率の高い解決策が得られる。したがって、部品の追加を避けることができる。また、本発明のこの典型的な実施形態に係る同期整流器は、特に高電流において非常に効率的である。また、本発明のこの典型的な実施形態に係る同期整流器によれば、全体のサイズを小さくすることができるとともに、部品数を減らすことができる。また、高い効率が得られることから、冷却手段も殆ど必要なくなる。更に、発明のこの典型的な実施形態に係る同期整流器は、様々な低電圧電源用途において使用できる。
【００２１】
請求項１０は、非常に簡単で効率的な動作を有利に行なうことができる本発明に係る同期整流器の他の典型的な実施形態を提供する。
【００２２】
請求項１１に記載された本発明の他の典型的な実施形態においては、複数のＭＯＳＦＥＴと、それぞれのＭＯＳＦＥＴに関連付けられ、かつそれぞれのＭＯＳＦＥＴのチャンネル切り換えを制御することにより同期整流器のそれぞれの出力電圧を制御する複数の出力電圧制御回路とを有する同期整流器が提供される。特に、この典型的な実施形態の一態様において、同期整流器の出力電圧は、大きな制御ヘッドルームにわたって非常に効率的で正確な制御が行なわれるように互いに重ね合わされる。
【００２３】
請求項１２に記載された本発明の他の典型的な実施形態においては、ＭＯＳＦＥＴおよび出力電圧制御回路が１つのパッケージ内に統合される
請求項１３に記載された本発明の他の典型的な実施形態においては、同期整流器の出力電圧を制御するための出力電圧制御回路が提供される。本発明のこの典型的な実施形態において、出力電圧制御回路は、ＭＯＳＦＥＴのチャンネル切り換えを制御することにより同期整流器の出力電圧を制御する。この出力電圧制御回路は、パワーＭＯＳＦＥＴに適用でき、それにより、制御された低電圧出力を可能にする同期整流器を提供できるため、有益である。
【００２４】
本発明の典型的な実施形態の要旨として分かるように、２つの機能が１つの部品へと組み合わされる。すなわち、整流機能および低出力電圧制御機能の両方が、ＭＯＳＦＥＴと当該ＭＯＳＦＥＴのゲートに接続された出力電圧制御回路とを有する部品へと組み合わされる。本発明に係る回路の出力電圧は、ＭＯＳＦＥＴのチャンネル切り換えを適宜に制御することにより制御される。ここで、本発明の発明概念は、ＭＯＳＦＥＴの内部ダイオードの順方向電圧降下を利用する。約０．７Ｖ〜０．９Ｖのこの電圧降下は、チャンネルを切り換えることにより使用できる固有の使用可能な制御ヘッドルームである。
【００２５】
本発明のこれらの態様および他の態様は、後述する実施形態から明らかであり、当該実施形態を参照しながら上記態様について説明する。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照しながら、本発明の典型的な実施形態について説明する。
【００２７】
本発明の典型的な実施形態の以下の説明においては、図１〜図１５の全体にわたって、図中の同一の要素または対応する要素を示すために同一の参照符号が使用されている。図面の全体にわたって参照符号２で示される同期整流器は、参照符号４によって示される即時要素に限定されず、それぞれの図面に示される回路全体に拡張されても良い。
【００２８】
図１は、本発明に係る同期整流器の第１の典型的な実施形態の簡略化された回路図を示しており、この同期整流器は、本発明の典型的な実施形態に係る出力電圧制御回路を備えている。参照符号２は、本発明の第１の典型的な実施形態に係る制御同期整流器を示しており、この同期整流器は、ＭＯＳＦＥＴ４と、本発明の典型的な実施形態に係る同期整流器２の出力電圧を制御するための出力電圧制御回路８とを備えている。
【００２９】
図１から分かるように、ＭＯＳＦＥＴ４の切り換えチャンネルは、ダイオード６を使用することにより表わされても良い。これは、ＭＯＳＦＥＴの半導体接合部がダイオードの電気的作用に対応する電気的作用を有しているからである。ダイード（ＭＯＳＦＥＴ）のアノード端子およびカソード端子は、ＭＯＳＦＥＴの切り換えチャンネルに対応している。制御電圧（Ｖｃｔｒ）および基準電圧（Ｖｒｅｆ）のための任意の入力部が更にある。また、任意の供給端子（Ｖｓ１およびＶｓ２）が設けられている。制御エラー、すなわち、所望の出力電圧に対する出力電圧のずれ（偏り）がＶｒｅｆ−Ｖｃｔｒによって設定される。
【００３０】
本発明の典型的な実施形態においては、出力電圧制御回路がＭＯＳＦＥＴ４のゲートを制御し、それにより、同期整流器２の出力電圧が、ＭＯＳＦＥＴ４のチャンネル切り換えにより、すなわち、ＭＯＳＦＥＴ４のスイッチングにより制御される。本発明の典型的な実施形態の一態様において、出力電圧制御回路８は、チャンネル電圧ＶｄｓすなわちＭＯＳＦＥＴのチャンネル両端間の電圧（ダイオード６の両端間の電圧）のプラス符号変化を決定するようになっている。プラス符号変化は、チャンネル電圧がプラスになろうとするものである。その後、チャンネル電圧のプラス符号変化後の最初（第１）の期間（時間周期）に、ＭＯＳＦＥＴのチャンネルのＯＮ切り換えが行なわれる。この最初の期間は、制御エラーＶｒｅｆ−Ｖｃｔｒに基づいて決定される。
【００３１】
本発明のこの典型的な実施形態の他の態様において、出力電圧制御回路は、チャンネル電圧Ｖｄｓのプラス符号変化を決定するようになっているとともに、ＭＯＳＦＥＴ４の制御を行なって、プラス符号変化の決定時にＭＯＳＦＥＴのチャンネルがＯＮに切り換えられるようにする。その後、制御エラーＶｒｅｆ−Ｖｃｔｒに基づいて決定される期間の後、ＭＯＳＦＥＴのチャンネルのＯＦＦ切り換えが行なわれる。
【００３２】
本発明のこの典型的な実施形態の他の態様において、出力電圧制御回路は、ＭＯＳＦＥＴ４の切り換えがデューティサイクル変調されるようにＭＯＳＦＥＴ４の制御を行なうようになっている。デューティサイクルは、制御エラーＶｒｅｆ−Ｖｃｔｒに基づいて制御される。制御エラーＶｒｅｆ−Ｖｃｔｒが大きくなればなるほどデューティサイクルも大きくなるように、デューティサイクルが有利に制御されても良い。
【００３３】
本発明のこの典型的な実施形態の他の態様において、出力電圧制御回路８は、同期整流器の入力電圧Ｖａｃの周期よりも大きい時定数を用いて、同期整流器の出力電圧のローパスフィルタリングを行なうようになっている。その後、ローパスフィルタリングされた電圧に基づいて、チャンネル切り換えが行なわれる。
【００３４】
ｐチャンネルＭＯＳＦＥＴおよびｎチャンネルＭＯＳＦＥＴにおける表記を示す図２に示されるように、図１に示される同期整流器は、ＭＯＳＦＥＴのドレイン電流−ドレイン・ソース電圧曲線群の第３象限（ｎ−チャンネル）または第１象限（Ｐ−チャンネル）で動作されるｎチャンネル型ＭＯＳＦＥＴまたはｐチャンネル型ＭＯＳＦＥＴとして実施されても良い。
【００３５】
図３は、本発明に係る同期整流器の第２の典型的な実施形態の簡略化された回路図を示している。
【００３６】
図３から分かるように、本発明のこの典型的な実施形態に係る出力電圧制御回路８はコンパレータ（比較器）ＳＲ１０を備えており、このコンパレータの入力部はアノード端子Ａおよびカソード端子に対して接続されている。したがって、コンパレータＳＲ１０の入力部の両端間にはチャンネル電圧Ｖｄｓが加わっている。コンパレータＳＲの出力信号ＳｓｒはＡＮＤゲート１４に対して出力される。参照符号１２は、制御エラーＶｒｅｆ−Ｖｃｔｒに対応する信号Ｓｃｔｒを出力する制御回路を示している。制御回路１２は、入力信号Ｖｃｔｒ，Ｖｒｅｆに基づいて出力信号Ｓｃｔｒを生成する。信号ＳｃｔｒはＡＮＤゲート１４に対して入力される。ＡＮＤゲート１４の出力すなわち信号ＳａｃｔはゲートドライバユニットＡｃｔ１６に対して出力される。ゲートドライバユニットＡｃｔ１６は、ＭＯＳＦＥＴ４のゲートを駆動するため、したがって、ＭＯＳＦＥＴ４のチャンネルを切り換えるために設けられている。
【００３７】
本発明のこの典型的な実施形態に係る出力電圧制御回路８は、ＭＯＳＦＥＴ４のチャンネル切り換えを制御することにより同期整流器の出力電圧Ｖｏｕｔを制御するようになっている。
【００３８】
図４の図４ａ，４ｂは、切り換え中に図３の同期整流器で生じる信号の簡略化されたタイミングチャートを示している。図４ａは、チャンネルの非通電状態で生じる信号を示しており、図４ｂは、ａｃ入力電圧Ｖａｃの１周期中にＭＯＳＦＥＴ４のチャンネルの完全通電状態で生じる信号を示している。図４ａ，４ｂに示される理想的な信号は、図３に示される簡略化された回路図にしたがって（ｐ−チャンネルＭＯＳＦＥＴを用いて）同期整流器で生じる。出力電圧は１．８Ｖにとどめられる。順方向ダイオード電圧降下は０．７５Ｖである。Ｒｄｓ（ｏｎ）は２０ｍΩであり、出力トラッキング抵抗は１０ｍΩである。二次巻線のストレーインダクタンスは２５ｎＨであり、入力電圧は、振幅が２．８Ｖでかつ周波数が２００ｋＨｚの正弦曲線である。前述したように、図４ａにおいては、ＭＯＳＦＥＴ４のチャンネルが常に非通電状態であり、また、図４ｂにおいて、チャンネルは、信号Ｓｓｒに対応して、すなわち、プラスの順方向電圧で開いている。前述したパラメータにおいて後者の場合に結果として生じる平均電流は約４Ａｍｐｓである。
【００３９】
図４ａから分かるように、非通電状態においては、アクティブ信号Ｓｓｒ中に、ＭＯＳＦＥＴのドレイン・ソース電圧ＶｄｓがＶｄｉｏｄｅすなわち順方向ダイオード電圧降下に達する。この間、約０．３Ａの負荷電流Ｉｏｕｔをもたらす非常に僅かな電流Ｉｄｓが生じる。
【００４０】
一方、図４ｂから分かるように、アクティブ信号Ｓｓｒ，Ｓａｃｔ中に、電流Ｉｄｓがピークに達する。この例は、回路が出力電圧を一定のレベルに維持しつつ大きな負荷変動を許容することを示している。
【００４１】
図５は、本発明の典型的な実施形態に係る電子回路における本発明に係る同期整流器、例えば本発明の第１の典型的な実施形態に係る同期整流器の構成を示す簡略化された回路図である。
【００４２】
電圧Ｖａｃ０は、レジスタ６４およびインダクタンス６２を介して同期整流器２に対して供給される内部二次側トランス電圧であっても良い。インダクタンス６２は、トランス（変圧器）の二次側漏れの誘導性を表わしており、レジスタ６４は、トランスの巻線抵抗またはレイアウト抵抗を表わしていても良い。ダイオード６の両端間の電圧、すなわち、端子Ａと端子Ｃとの間の電圧は、整流器２にわたる（アノードＡからカソードＣへと至る）順方向電圧降下Ｖｄｓと称されても良い。ＭＯＳＦＥＴ４を通じて流れる電流は電流Ｉｄｓである。レジスタＲｌｏａｄを横切る端子６６と端子６８との間の電圧Ｖｏｕｔは、本発明に係るＭＯＳＦＥＴのチャンネル切り換えによって制御される同期整流器２の出力電圧である。また、本発明の一態様において、ＭＯＳＦＥＴ４で行なわれるチャンネル切り換えは、ＭＯＳＦＥＴが２つの状態間でのみ切り換えられるように、すなわち、ＭＯＳＦＥＴのチャンネルが通電状態の場合にはＭＯＳＦＥＴがＯＮ状態に切り換えられかつＭＯＳＦＥＴのチャンネルが非通電状態の場合にはＭＯＳＦＥＴがＯＦＦ状態に切り換えられるように行なわれる。本発明の一態様においては、ＯＮとＯＦＦとの間に中間の切り換え状態が存在しない。
【００４３】
破線７０は、制御電圧ＶｃｔｒがＶｏｕｔに正比例すること或いはＶｏｕｔにちょうど等しいことを示している。
【００４４】
以下、図６〜図９を参照しながら、出力電圧制御回路８を動作させる方法の典型的な実施形態について説明する。
【００４５】
図６は、本発明に係る方法の第１の典型的な実施形態にしたがって動作される図３の同期整流器で生じる信号のタイミングチャートを示している。この方法はリーディングエッジ制御と称される。図５から分かるように、順方向電圧（アノード−カソード電圧Ｖｄｃ）がプラスになった後、遅延（遅延時間）Δｔｃｔｒが導入され、その後、チャンネルが開かれる（ＯＮに切り換えられる）。この遅延の長さは、制御エラーＶｒｅｆ−Ｖｃｔｒにしたがって決定される。本発明のこの典型的な実施形態の一態様においては、制御エラーが大きくなればなるほど、遅延時間も短くなる。すなわち、図６では、同期整流器の出力電圧を制御するためにターンオン遅延時間が制御手段として使用される。
【００４６】
このリーディングエッジ制御は、安全なＯＮ切り換えを可能にするとともに、非常に効率的なＯＦＦ切り換えも可能にし、有益である。このため、振動が生じることがなく、有益である。また、ＯＦＦ切り換えのときには、もはやダイオードに通電されないため、逆リカバリ損失が生じない。
【００４７】
図７は、本発明に係る方法の第２の典型的な実施形態にしたがって動作される図３の同期整流器で生じる信号のタイミングチャートを示している。図７から分かるように、チャンネルは、図６とは異なり、Ｓｓｒが受けられた直後に開かれ、すなわち、通電状態になる。出力電圧Ｖｏｕｔを制御するため、ＭＯＳＦＥＴ４のチャンネルのターンオフを制御するターンオフ遅延制御が導入される。ターンオフ遅延時間は、制御エラーにしたがって決定される。本発明のこの典型的な実施形態の一態様においては、制御エラーが大きくなればなるほど、遅延時間が長くなる。したがって、図７から分かるように、ＳｓｒおよびＳａｃｔがアクティブになった直後に、電流Ｉｄｓが急勾配を示す。その後、ＳｃｔｒおよびＳａｃｔが非アクティブになると、Ｉｄｓが下り勾配を示す。この方法は、フォーリングエッジ制御（立下り制御）と称されても良い。
【００４８】
このフォーリングエッジ制御においては、プラスゼロ交差が順方向電圧で検出された後、ＭＯＳＦＥＴのＯＮ切り換え中の順方向電圧の急な減少に起因して、振動が生じる場合がある。本発明のこの典型的な実施形態の一態様においては、そのような振動を回避するため、デッドタイム（不感時間）が導入されても良い。そのようなデッドタイムは、Ｓａｒ信号の検出と信号Ｓａｃｔの放出との間で導入されても良い。このため、符号変化を検出するために更に高い電圧閾値が有利に設定されても良い。
【００４９】
ｄｉ／ｄｔ値が高い（作動周波数が高い）場合には、理想的には電流のマイナスゼロ交差によって決定される整流サイクルの終わりに、いわゆる逆リカバリ電流がダイオードを通じて生じる場合がある。しかしながら、この逆リカバリに起因して、僅かな時間の間、ダイオードが逆方向に電流を伝導し続ける。
【００５０】
図８は、本発明に係る方法の第３の典型的な実施形態にしたがって動作される図３の同期整流器で生じる信号のタイミングチャートを示している。本発明のこの典型的な実施形態はデューティサイクル制御と称される。図８から分かるように、制御回路１２によって生成される制御信号Ｓｃｔｒは、それがデューティサイクルを有するように生成される。これにより、アクティブ信号Ｓａｃｔに対してＳｃｔｒのデューティサイクルが反映される。したがって、ＭＯＳＦＥＴのチャンネル切り換えがデューティサイクル変調される。デューティサイクルを制御することにより、同期整流器の出力電圧Ｖｏｕｔが制御されても良い。
【００５１】
図８から分かるように、アクティブ信号Ｓａｃｔのデューティサイクルは、（デューティサイクルが信号Ｓａｃｔにおいて最大、この最大から下降していく）まで生じた後に勾配を示す）電圧Ｖｄｓおよび電流Ｉｄｓに反映される。本発明のこの典型的な実施形態の一態様においては、制御エラーが大きくなればなるほど、デューティサイクルも大きくなる。すなわち、本発明の一態様に係る制御回路１２は、制御エラーに対応するデューティサイクルを生成する。
【００５２】
このデューティサイクル制御は、整流される電圧の周波数が低い場合に特に有利である。ＰＷＭ周波数は、整流される電圧の周波数よりも高ければ有益である。ＰＷＭ周波数は、整流される電圧の約１０倍であることが好ましい。しかしながら、各切り換えが損失を引き起こす場合があるため、本発明の一態様では、切り換え周波数が低く維持される。
【００５３】
本発明のこの典型的な実施形態の一態様において、Ｓｓｒ信号は、切り換え中にＰＷＭ信号が低ＯＮとなるようにＰＷＭ信号に同期される。
【００５４】
図９は、本発明に係る方法の第４の典型的な実施形態にしたがって動作される図３の同期整流器で生じる信号のタイミングチャートを示している。本発明のこの典型的な実施形態に係る方法は時間平均（タイムアベレージ）制御と称されても良い。本発明のこの典型的な実施形態において、制御エラーは、出力電圧Ｖｏｕｔをローパスフィルタリングすることによって得られる。このため、制御回路１２は、例えば入力電圧Ｖｉｎの周期よりも大きさが１次数大きい時定数を用いて出力電圧Ｖｏｕｔをフィルタ処理するローパスフィルタを含んでいても良い。したがって、信号サイクル中、チャンネルはＯＮに切り換えられ或いはＯＦＦに切り換えられる。制御エラーが大きくなればなるほど、通電チャンネルを用いて動作されるサイクルのパーセンテージも高くなる。図１５に示される実施形態において、出力電圧のそのようなローパスフィルタリングは、レジスタＲｓおよびキャパシタンスＣｓを用いて行なわれる。
【００５５】
図９は、３つのサイクルにおけるサイクルバイサイクル法を示している。図８から分かるように、Ｓｓｒの第１のアクティブ部の間、Ｉｄｓは殆ど０である。Ｓｓｒの次の２つのアクティブサイクル中、Ｉｄｓはそれぞれ最大に達する。
【００５６】
時間平均制御においては、切り換えプロセスの必要量が最小であることが有益である。したがって、この方法にしたがって生じる損失も非常に低く維持される。しかしながら、実際の解決策において、時間平均制御は、入力周波数が高い場合において更に有利かもしれない。なぜなら、そうでなければ、出力フィルタにおいて必要な労力が非常に高くなる恐れがあるからである。
【００５７】
全体的に、増大する入力周波数に沿って描かれた入力周波数に対するその適合性に関して、前述した方法の順序は以下の通りである。すなわち、デューティサイクル（ＰＷＭ）、フォーリングエッジ、リーディングエッジ、時間平均の順である。このように、実際の用途では、必要な作動周波数が益々高くなることから、時間平均方法が、特にそれを簡単に実現できるため、最も有益かもしれない。しかしながら、特定の用途においては、リーディングエッジ制御も有益かもしれない。
【００５８】
図１０および図１１は、好ましくは５Ｖを下回る低出力電圧に適した本発明に係る同期整流器の更なる典型的な実施形態の簡略化された回路図を示している。
【００５９】
図１０は、本発明に係る同期整流器の第３の典型的な実施形態の簡略化された回路図を示している。図９に示される同期整流器は一方向同期整流器である。入力電圧Ｖａｃ１．．．．ｎは、多重出力電源のトランス２０の二次巻線電圧である。
【００６０】
電源ユニットは、一般に、一次側切り換え動作によって制御される１つの出力電圧を供給する。トランスの非理想的な動作および出力回路内の無視できないインピーダンスに起因して、「クロスレギュレーションエラー」が他の「クロスレギュレーション（クロス調整）が行なわれた」出力において生じ、それにより、許容できない出力電圧変動を招く恐れがある。そのような「クロスレギュレーションエラー」は、高いトランス巻数比に対応するトランスの二次巻線電圧レベルの減少に伴って大きく増大する。これは、クロスレギュレーションエラーが高い二次巻線漏れインダクタンスに関連付けられているからである。したがって、そのような電源ユニットは、「クロス調整された」一次側切り換え動作等により調整される出力電圧を供給するだけではない。これらの電源ユニットは、特に低い出力電圧レベルで安定した出力電圧を供給するための更なる後調整段階を伴う出力回路も備えている。そのような後調整は、一般に、ステップダウンコンバータによって行なわれる。
【００６１】
同期整流器２の入力信号は、出力端子２４，２６の両端間の電圧Ｖｃｔｒである。出力端子２４，２６の両端間（すなわち、Ｖｏｕｔ）には負荷２８が与えられる。本発明のこの典型的な実施形態に係る同期整流器２には、容量性出力フィルタであることが好ましい出力フィルタ２２が設けられている。しかしながら、本発明の一態様においては、ＣＬＣｐｉ−フィルタを設けることもできる。出力フィルタ２２を設けることにより、この用途における同期整流器２は、最大で例えば５Ａまでの中程度の電流にかなり適している。カソードＣが定電位にとどめられるため、そのような用途においてはｐチャンネルＭＯＳＦＥＴが有利かもしれない。
【００６２】
本発明のこの典型的な実施形態の一態様において、同期整流器２は、固定アノード（ｎチャンネル）を有するグランドライン（アースライン）で使用されても良い。しかしながら、複数の出力トランスは、通常、共通のグランドを有する傾向があり、このことは、これらにコイルフォーマーピンが殆ど設けられていないことを意味している。
【００６３】
図１１は、本発明に係る同期整流器の第４の典型的な実施形態の簡略化された回路図を示している。図９と比べると、他の同期整流器２が設けられており、そのアノードはトランス２０の第２の二次巻線に対して固定されている。２つの同期整流器２のカソードＣ１，Ｃ２は互いに接続されている。本発明のこの典型的な実施形態は、センタータップ付き二方向整流器構成の共通カソードを有する同期整流器と称しても良い。
【００６４】
本発明のこの典型的な実施形態によれば、両方の半波長を使用して容量性出力フィルタの電流リップルを減らすことができ、有益である。これは、高電流における低い電圧降下に起因する効率性の点から有利であるだけではなく、出力電圧制御回路８によって両方のトラックを個別に制御できることから、異なるトランス二次巻線漏れインダクタンスおよび異なるダイオード順方向電圧降下に関する従来のダイオード整流出力のパラメータ非対称の問題も解消でき、有益である。
【００６５】
図１２は、本発明に係る同期整流器の簡略化された回路図を示している。図１１と図１２とを比較すれば分かるように、１つの出力において２つの同期整流器２を必要とする図１２の構成とは異なり、図１２に示される本発明の第５の典型的な実施形態は、２つの同期整流器２だけを適用しつつ２つの安定な出力の組み合わせを与えるものである。図１２から分かるように、上側同期整流器２のアノードＡ１は、下側同期整流器のカソードＣ２に接続されている。各同期整流器には出力フィルタ２２が設けられている。
【００６６】
図１２に示される回路によれば、第１の出力電圧Ｖｃｔｒ１が第２の出力電圧Ｖｃｔｒ２上に積み重ねられるため、第１の出力電圧Ｖｃｔｒ１を高電圧で制御でき、有益である。したがって、ダイオード６によって与えられる制御ヘッドルームが連続して使用される。すなわち、上記制御ヘッドルームが倍になる。そのため、拡大した制御ヘッドルームにわたって非常に効率的で正確な制御が行なわれる。また、第１の出力電圧Ｖｃｔｒ１を供給する第１の出力部が両方の半波長によって給電され、これにより、リップル電流を有利に減らすことができる。更に、下側同期整流器２は両方の電流によって負荷がかけられ、有益である。
【００６７】
したがって、例えば、１．８Ｖ等の制御された低い出力電圧Ｖｃｔｒ２と３．３Ｖ等の中程度の出力電圧Ｖｃｔｒ１とを重ね合わせた形態で与える回路を提供することができる。
【００６８】
図１３は、本発明に係る同期整流器の第６の典型的な実施形態の回路図を示している。
【００６９】
図１３および図１４に示される同期整流器の構成は、低電圧出力に有利に適合されるとともに、より高い出力電流のための誘導フィルタを備えている。両方の構成、すなわち、図１３に示される回路構成および図１４に示される回路構成は、「順方向出力」構成で有利に使用されても良い。これらの出力タイプは、より高い電流において有利に使用されるとともに、本発明の一態様においては束縛のない整流器であることが好ましい第２の整流器を備えている。
【００７０】
図１３に示されるように、ＭＯＳＦＥＴ４のアノードおよびカソードには、ダイオード３４を介して入力電圧Ｖａｃが印加される。出力電圧制御回路８には、出力端子４２，４４の両端間の出力電圧Ｖｏｕｔが供給される。出力端子４２，４４の両端間には、キャパシタンス４０およびインダクタンス３８を含むフィルタも設けられている。
【００７１】
図１３に示される同期整流器は、出力電圧Ｖｏｕｔを制御する非常に効率的な方法を有利に与える。
【００７２】
図１４は、本発明に係る同期整流器の第７の典型的な実施形態の簡略化された回路図を示している。
【００７３】
図１４から分かるように、２つの同期整流器２が設けられている。図１３の右側同期整流器２のカソードＣ２と図１３の左側同期整流器２のカソードＣ１との間には入力電圧Ｖａｃが供給される。左側同期整流器２のアノードＡ１と右側同期整流器２のアノードＡ２とが互いに接続されている。右側同期整流器２のカソードＣ２および右側同期整流器２のアノードＡ２にわたって出力端子４２，４４が設けられている。
【００７４】
図１４に示される第７の典型的な実施形態に示されるように２つの同期整流器を使用することにより、非常に高い効率を得ることができるとともに、より高い制御可能な電圧Ｖｏｕｔを制御電圧Ｖｃｔｒとして左右の同期整流器２の上側電圧制御回路８に対して印加することができる。
【００７５】
したがって、２つの同期整流器２が共通の固定アノード（チャンネル内）を有する図１４に示される簡単な構成により、制御ヘッドルームを増大させることができるとともに、効率を高めることができる。
【００７６】
図１５は、本発明に係る同期整流器の第８の典型的な実施形態の簡略化された回路図を示している。図１５から分かるように、図１５に示される同期整流器は、容量性出力フィルタＣｏを伴う一方向整流器用途においてｐチャンネルＭＯＳＦＥＴを用いて実施されている。Ｃｓの両端間に制御電圧Ｖｃｔｒが加えられる。基準電源４８によって基準電圧Ｖｒｅｆが供給される。本発明のこの典型的な実施形態の一態様において、破線で囲まれた全ての素子は、１つのパッケージ内に統合（一体化）されても良く、すなわち、１つのＩＣハウジング内に集積されても良い。これにより、非常に僅かな解決策を与えることができ、有益である。
【００７７】
また、これらの素子を一体化（集積）して１つの単一の部品にすることにより、部品の総数を減らすことができる。また、効率が高まるため（損失が低くなるため）サイズの小さい冷却手段を使用できる。
【００７８】
図１５から分かるように、上側電圧制御回路８およびゲートドライバ１６のための給電は内部で引き起こされる。このため、入力部および出力部をあまり必要としない完全集積部品を提供することができる。また、本発明のこの典型的な実施形態の一態様においては、一方または両方の供給電圧が外部から接続されても良い。
【００７９】
レジスタＲｓは、出力トラックの寄生抵抗（または、コネクタ抵抗）を表わしている。
【００８０】
本発明のこの典型的な実施形態の一態様においては、この抵抗Ｒｓを無視することができ、それにより、出力電圧信号を内部すなわち集積部品内で得ることができる。
【００８１】
本発明の一態様においては、起動段階中に、ＭＯＳＦＥＴのダイオードにより、前述した本発明の典型的な実施形態の出力コンデンサが充電済みとされても良い。
【００８２】
本発明においては、非常に費用効率が高い解決策を有利に行なうことができる。周知の解決策と比べて、少なくとも１つの完備ステップダウンコンバータを節約し或いは省くことができる。また、更なるダウンコンバージョンロスが生じないようにＭＯＳＦＥＴのボディダイオードが低電流においてのみ通電されるため、特に高電流において非常に効率的な整流電圧制御を行なうことができる。
【００８３】
また、同期整流器には、全体のサイズが小さく数の少ない構成部品を設けることができる。本発明に係る同期整流器を用いて実施できる簡単な制御により、広範囲にわたる様々な低電圧電力供給用途において同期整流器を使用することができる。
【００８４】
ａｃトランス二次側電圧を極端に減らすことを避けようとする傾向に伴って、また、トランスによって供給される二次側出力電圧を（巻線インクリメント方式でのみ）連続的に制御できないかもしれないという事実を受けて、制御された低出力電圧を可能にする簡単な整流器を提供する必要性が全体的に存在する。本発明によれば、電圧の粗いダウンコンバージョンをトランスによって行なうことができ、有益である。しかしながら、整流器の低出力電圧の正確な制御および整流は、本発明に係る整流器によって行なわれる。
【図面の簡単な説明】
【００８５】
【図１】本発明に係る同期整流器の第１の典型的な実施形態の簡略化された回路図を示している。
【図２】ｐチャンネルＭＯＳＦＥＴおよびｎチャンネルＭＯＳＦＥＴの表記を示しており、上側の図がｐチャンネル型のものであり、下側の図がｎチャンネル型のものである。
【図３】本発明に係る同期整流器の第２の典型的な実施形態の簡略化された回路図を示している。
【図４】図４ａおよび図４ｂは、図３の同期整流器における信号のタイミングを示している。
【図５】本発明に係る電子回路において例えば本発明に係る同期整流器の第１の典型的な実施形態をどのように配置できるのかを説明するための簡略化された回路図である。
【図６】本発明に係る方法の第１の典型的な実施形態にしたがって動作される図３の同期整流器で生じる信号のタイミングチャートを示している。
【図７】本発明に係る方法の第２の典型的な実施形態にしたがって動作される図３の同期整流器で生じる信号のタイミングチャートを示している。
【図８】本発明に係る方法の第３の典型的な実施形態にしたがって動作される図３の同期整流器で生じる信号のタイミングチャートを示している。
【図９】本発明に係る方法の第４の典型的な実施形態にしたがって動作される図３の同期整流器で生じる信号のタイミングチャートを示している。
【図１０】本発明に係る同期整流器の第３の典型的な実施形態の簡略化された回路図を示している。
【図１１】本発明に係る同期整流器の第４の典型的な実施形態の簡略化された回路図を示している。
【図１２】本発明に係る同期整流器の第５の典型的な実施形態の簡略化された回路図を示している。
【図１３】本発明に係る同期整流器の第６の典型的な実施形態の簡略化された回路図を示している。
【図１４】本発明に係る同期整流器の第７の典型的な実施形態の簡略化された回路図を示している。
【図１５】本発明に係る同期整流器の第８の典型的な実施形態の簡略化された回路図を示している。
【符号の説明】
【００８６】
２  同期整流器
４  即時要素
６  ダイオード
８  出力電圧制御回路
１０  コンパレータ
１２  制御回路
１４  ＡＮＤゲート
１６  ゲートドライバユニット
２０  トランス
２２  出力フィルタ
２４、２６  出力端子
２８  負荷
３４  ダイオード
３８  インダクタンス
４０  キャパシタンス
４２、４４  出力端子
６２  インダクタンス
６４  レジスタ
６６、６８  端子
【図１】
2007501598.tif 000003
【図２】
2007501598.tif 000004
【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2007501598.tif 000018
【国際調査報告】
2007501598.tif 000019
2007501598.tif 000020
2007501598.tif 000021