(57)【要約】  半導体部品の製造方法は、半導体基板（２１０、５１０）を提供するステップと、半導体基板に溝（１３０、４３０）を形成して、その溝により互いに分離された複数の活性化領域を形成するステップと、溝の一部の下方の半導体基板に埋め込み層（２４０、７５０）を形成するステップであって、埋め込み層が溝と少なくとも部分的に接するステップと、埋め込み層の形成後に、溝に絶縁材料（１３３、８１０）を析出させるステップと、複数の活性化領域の一つにコレクタ領域（１５０，９５０）を形成するステップであって、コレクタ領域が埋め込み層との接触部を形成するステップと、複数の活性化領域の一つを覆うベース構造を形成するステップと、複数の活性化領域の一つを覆うエミッタ領域を形成するステップとを含む。
2007525831.tif 000002
【特許請求の範囲】
【請求項１】
半導体部品を製造する方法であって、
表面及び第一導電型を有する半導体基板を提供するステップと、
前記半導体基板の表面に溝を形成して、その溝により互いに分離される複数の活性化領域を形成するステップと、
前記溝の一部の下方の前記半導体基板に埋め込み層を形成するステップであって、第二導電型を有する前記埋め込み層は前記溝と少なくとも部分的に接するステップと、
前記埋め込み層の形成後に、前記溝に絶縁材料を析出させるステップと、
複数の活性化領域のうちの一つに第二導電型のコレクタ領域を形成するステップと、
複数の活性化領域のうちの一つを覆う第一導電型のベース構造を形成するステップと、
複数の活性化領域のうちの一つを覆う第二導電型のエミッタ領域を形成するステップとを含み、
前記コレクタ領域は前記埋め込み層との接触部を形成する方法。
【請求項２】
請求項１記載の方法において、
前記コレクタ領域は第一抵抗率を有し、前記埋め込み層は第二抵抗率を有し、第一抵抗率は第二抵抗率よりも大きい方法。
【請求項３】
請求項１記載の方法は、更に、前記溝にスペーサ構造を形成するステップと、前記埋め込み層の形成後に前記スペーサ構造を除去するステップとを含む方法。
【請求項４】
請求項１記載の方法において、
前記埋め込み層を形成するステップは、前記溝を通じて第二導電型のドーパントを埋め込むステップを含む方法。
【請求項５】
請求項４記載の方法において、
前記埋め込み層を形成するステップは、更に、前記ドーパントの埋め込み後と前記溝の充填前とで、前記ドーパントをアニールするステップを含む方法。
【請求項６】
請求項１記載の方法において、
前記半導体基板は、第一種の半導体領域及び第二種の半導体領域を備え、
前記方法は、更に、前記埋め込み層の形成前に、前記第二種の半導体領域上に埋め込みマスクを形成するステップを含み、
前記埋め込み層を形成するステップは、更に、第一種の半導体領域の溝の少なくとも一部の下方に前記埋め込み層を形成するステップを含む方法。
【請求項７】
請求項６記載の方法において、
前記第一種の半導体領域はバイポーラ半導体領域を含み、
前記第二種の半導体領域はＣＭＯＳ領域を含む方法。
【請求項８】
請求項１記載の方法において、
前記半導体部品を製造するステップは、前記エミッタ領域の中央を貫く垂線を中心に対称である複数の活性化領域の一つを製造するステップを含む方法。
【請求項９】
半導体部品を製造する方法であって、
表面及び第一導電型を有する半導体基板を提供するステップであって、その半導体基板は複数の第一種の半導体領域及び複数の第二種の半導体領域を備えるステップと、
前記半導体基板の表面に溝を形成して、その溝により互いに分離される複数の活性化領域を形成するステップとを含み、
埋め込み層モジュールを機能させるステップは、
前記溝に複数のスペーサ構造を形成するステップと、
複数の第二種の半導体領域上に埋め込みマスクを形成するステップと、
複数の埋め込み層を形成するステップであって、複数の埋め込み層はそれぞれ複数の第一種の半導体領域の溝の少なくとも一部の下方に配置され、第二導電型を有する複数の埋め込み層は前記溝と少なくとも部分的に接し、複数のスペーサ構造の一つが複数の埋め込み層の一つを溝に自己整列させるために用いられるステップと、
複数の埋め込み層の形成後に、前記溝に絶縁材料を析出させるステップと、
複数の第一種の各半導体領域に第二導電型のコレクタ領域を形成するステップと、
複数の第一種の各半導体領域上に第二導電型のエミッタ領域を形成するステップとを含み、
複数の第一種の半導体領域にそれぞれ設けられたコレクタ領域は、複数の第一種の半導体領域の一つの埋め込み層との接触部を形成する半導体部品の製造方法。
【請求項１０】
請求項９記載の方法は、更に、複数の第一種の半導体領域に第二導電型のベース領域を形成するステップを含む方法。
【請求項１１】
請求項１０記載の方法において、
前記ベース領域を形成するステップは、更に、前記ベース領域に接触部を形成するステップを含み、同ベース領域の接触部は前記溝の少なくとも一部よりも上方に設けられている方法。
【請求項１２】
請求項９記載の方法において、
前記コレクタ領域は第一抵抗率を有し、複数の埋め込み層は第二抵抗率を有し、第一抵抗率は第二抵抗率よりも大きい方法。
【請求項１３】
請求項９記載の方法において、
前記複数の埋め込み層を形成するステップは、前記溝を通じて第二導電型のドーパントを埋め込むステップを含む方法。
【請求項１４】
請求項１３記載の方法において、
前記複数の埋め込み層を形成するステップは、更に、前記ドーパントの埋め込み後と前記溝の充填前とで、前記ドーパントをアニールするステップを含む方法。
【請求項１５】
請求項９記載の方法において、
前記半導体部品を製造するステップは、前記エミッタ領域の中央を貫く垂線を中心に対称である複数の第一種の半導体領域を製造するステップを含む方法。
【請求項１６】
請求項９記載の方法において、
前記埋め込み層モジュールはＣＭＯＳ工程経路と互換性を有している方法。
【請求項１７】
半導体部品を製造する方法であって、
表面及び第一導電型を有する半導体基板を提供するステップであって、その半導体基板が複数のバイポーラ半導体領域及び複数のＣＭＯＳ領域を備えるステップと、
複数のバイポーラ半導体領域及び複数のＣＭＯＳ領域の半導体基板の表面に溝を形成して、その溝により互いに分離される複数の活性化領域を形成するステップと、
複数のバイポーラ半導体領域の溝の一部の下方にある半導体基板に埋め込み層を形成するステップであって、第二導電型である埋め込み層は前記溝と少なくとも部分的に接するステップと、
埋め込み層の形成後に、前記溝に絶縁材料を析出させるステップと、
複数のバイポーラ半導体領域のそれぞれに第二導電型のコレクタ領域を形成するステップと、
複数のバイポーラ半導体領域をそれぞれ覆う第一導電型のベース構造を形成するステップと、
複数のバイポーラ半導体領域をそれぞれ覆う第二導電型のエミッタを形成するステップと、
複数のＣＭＯＳ領域をそれぞれ覆うソース／ドレイン領域を形成するステップと、
複数のＣＭＯＳ領域をそれぞれ覆うゲート領域を形成するステップとを含み、
前記コレクタ領域は埋め込み層との接触部を形成する方法。
【請求項１８】
請求項１７記載の方法において、
前記コレクタ領域を形成するステップは、ソース／ドレイン領域を形成するステップと同時に行われる方法。
【請求項１９】
請求項１７記載の方法において、
前記コレクタ領域は第一抵抗率を有し、前記埋め込み層は第二抵抗率を有し、第一抵抗率は第二抵抗率よりも大きい方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体部品に係り、詳しくは、半導体部品の埋め込み層に関する。
【背景技術】
【０００２】
寄生外因性コレクタ抵抗（Ｒｃｘ）は、ケイ素−ゲルマニウム（ＳｉＧｅ）ヘテロ接合バイポーラトランジスタ（ＨＢＴ）等の高機能バイポーラやバイポーラ相補形金属−酸化膜半導体（ＢｉＣＭＯＳ）デバイスの性能を大きく制限する。ＳｉＧｅＨＢＴや他のデバイスにおいてＲｃｘを制限する試みとして、ＳｉＧｅＨＢＴや他のデバイスの表面の下方に非常に低い抵抗領域を形成するため、従来より、エピタキシャルケイ素層と併せて高濃度ドープＮ−型（Ｎ＋）埋め込め層が使用されてきた。それにより、Ｒｃｘの横方向の成分を低下させてきた。こうした従来の埋め込み層／エピタキシャル層法は、本明細書に参照として組み込まれた米国特許第５，０６１，６４６号明細書において、より詳細に記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
使用されるＮ＋埋め込み層の深さと厚さのため、通常は、ＳｉＧｅＨＢＴや他のデバイスに深い溝隔離構造を付加することが、ＳｉＧｅＨＢＴや他のデバイスのコレクタ−基板の寄生容量を許容レベルに制限するために要求される。そのため、Ｒｃｘの制限に使用される従来の埋め込み層方法では、ＳｉＧｅＨＢＴや他のデバイスの全ての製造工程がかなり複雑化して、高コスト化をもたらす虞がある。従って、従来の埋め込み層で生じる高コスト化及び複雑化を伴うことなく、ＳｉＧｅＨＢＴや他のデバイスにおいてＲｃｘを制限する方法が必要とされている。
【課題を解決するための手段】
【０００４】
本発明の一実施形態において、半導体部品の製造方法は、表面及び第一導電型を有する半導体基板を提供するステップと、半導体基板の表面に溝を形成して、その溝により互いに分離される複数の活性化領域を形成するステップと、溝の一部の下方の半導体基板に埋め込み層を形成するステップであって、第二導電型である埋め込み層は溝と少なくとも部分的に接するステップと、埋め込み層の形成後に、溝内に絶縁材料を析出させるステップと、複数の活性化領域の一つに第二導電型のコレクタ領域を形成するステップであって、そのコレクタ領域が埋め込み層との接触部を形成するステップと、複数の活性化領域の一つを覆う第一導電型のベース構造を形成するステップと、複数の活性化領域の一つを覆う第二導電型のエミッタ領域を形成するステップとを含む。
【０００５】
本発明の別の実施形態において、半導体部品の製造方法は、表面及び第一導電型を有する半導体基板を提供するステップであって、その半導体基板は複数のバイポーラ半導体領域及び複数のＣＭＯＳ領域を備えるステップと、複数のバイポーラ半導体領域及び複数のＣＭＯＳ領域の半導体基板の表面に溝を形成して、その溝により互いに分離される複数の活性化領域を形成するステップと、複数のバイポーラ半導体領域の溝の一部の下方の半導体基板に埋め込み層を形成するステップであって、第二導電型である埋め込み層は溝と少なくとも部分的に接するステップと、埋め込み層の形成後に、溝内に絶縁材料を析出させるステップと、複数のバイポーラ半導体領域のそれぞれに第二導電型のコレクタ領域を形成するステップであって、そのコレクタ領域が埋め込み層との接触部を形成するステップと、複数のバイポーラ半導体領域をそれぞれ覆う第一導電型のベース構造を形成するステップと、複数のバイポーラ半導体領域をそれぞれ覆う第二導電型のエミッタを形成するステップと、複数のＣＭＯＳ領域をそれぞれ覆うソース／ドレイン領域を形成するステップと、複数のＣＭＯＳ領域をそれぞれ覆うゲート領域を形成するステップとを含む。
【発明を実施するための最良の形態】
【０００６】
本発明は、添付の図面と併せて、以下の詳細な説明を読み進めることでより深く理解されるであろう。
説明を簡潔に、かつ明確にするため、図は、一般的な方法で示され、周知の特徴及び技術の詳細な説明は、本発明を不必要に曖昧にすることを避けるために省略するかもしれない。更に、図中の構成要素は、必ずしも実寸に基づいて図示されていない。例えば、この図面の幾つかの構成要素の寸法は、本発明の実施形態を理解し易くするため、他の構成要素よりも誇張されているかもしれない。各図において、同じ参照番号は、同じ構成要素を示す。
【０００７】
説明及び特許請求の範囲において、“第一”、“第二”、“第三”、“第四”などの用語は、必要に応じて、類似する構成要素間を区別するのに用い、必ずしも、特定の順序や時系列を表している訳ではない。このように使用される用語は、本明細書中の本発明に係る実施形態が、例えば、本明細書に例示されるか、又はそれ以外の配列で作動するように、適切な状況の下で交換性を有することを理解すべきである。更に、“備える”、“含む”、“有する”などの用語、及びこれらの任意の変形は、列挙された構成要素を備える工程、方法、品物又は装置が、必ずしもこれらに限定されないが、特に列挙されていない構成要素やそれらの工程、方法、品目又は装置に固有の他の構成要素を含むように、非限定的な包含物を網羅することを意図している
説明及び特許請求の範囲中の“左”、“右”、“前”、“後”、“上部”、“底部”、“上”、“下”などの用語は、必要に応じて、説明目的で使用され、必ずしも、永久的な相対位置を説明している訳ではない。このように使用される用語は，本明細書中の本発明に係る実施形態が，例えば、本発明に例示されるか、又はそれ以外の位置でも作動するように、適切な状況の下で交換性を有することを理解すべきである。本明細書に使用される“接続される”の用語は、電気的又は非電気的方法で直接的又は間接的に接続されることを意味する。
【０００８】
図１は、本発明に係る一実施形態に従う半導体部品１００を示す部分平面図である。図２は、図１の２−２線に沿った半導体部品１００の部分断面図である。
図１及び図２に示すように、半導体部品１００は、表面１１１を有する半導体基板２１０、半導体基板２１０に設けられた半導体領域１２０、半導体基板２１０の表面１１１に設けられた溝１３０、その溝１３０の下部に設けられ、同溝１３０の少なくとも一部に接する埋め込み層２４０、半導体基板２１０に設けられたコレクタ領域１５０、及び半導体基板２１０の上方に設けられたエミッタ領域１６０を備える。半導体領域１２０、溝１３０、埋め込み層２４０、コレクタ領域１５０及びエミッタ領域１６０は、半導体部品の部分１０１を形成する。一実施形態において、半導体装置１０１は、バイポーラ半導体デバイスである。半導体部品１００は、図１及び図２には示されない相補性金属−酸化膜半導体（ＣＭＯＳ）デバイスなどの別の半導体デバイス、及び／又は更に別のバイポーラ半導体デバイスを備えてもよい。少なくとも一つの実施形態において、バイポーラ半導体デバイス及びＣＭＯＳ半導体デバイスは同時に形成される。
【０００９】
コレクタ領域１５０はコレクタ電極１５１を備え、エミッタ領域１６０はエミッタ電極１６１を備える。半導体基板２１０は第一導電型であり、半導体領域１２０、埋め込み層２４０、コレクタ領域１５０及びエミッタ領域１６０は第二導電型である。例として、第一導電型はＰ型導電性であるため、半導体基板２１０はＰ型導電性とされ、第二導電型はＮ型導電性であるため、半導体領域１２０、埋め込み層２４０、コレクタ領域１５０及びエミッタ領域１６０はＮ型導電性とされる。別例として、埋め込み層２４０は高濃度ドープＮ＋部分隔離埋め込み層とされ、その名称は、溝１３０の下部に配置され、溝１３０の一部と少なくとも部分的に接することから付されている。一実施形態において、埋め込み層２４０は、半導体領域１２０に含まれ、半導体領域１２０の下方には延びない。別の実施形態において、埋め込み層２４０は、半導体領域１２０内の全てを含む訳ではない。両実施形態では、埋め込み層２４０と半導体領域１２０とが、少なくとも部分的に重なり合う。
【００１０】
例として、コレクタ領域１５０は第一抵抗率を有し、埋め込み層２４０は第二抵抗率を有している。埋め込み層２４０は高濃度ドープ埋め込み層であるため、第二抵抗率は第一抵抗率よりも低くなっている。埋め込み層２４０が溝１３０の下方に設けられ、溝１３０の一部と少なくとも部分的に接することにより、半導体デバイス１０１において、Ｒｃｘの横方向成分２４１が低下する。特定の実施形態において、埋め込み層２４０は、半導体デバイス１０１において、Ｒｃｘの横方向成分２４１を従来の深いＮ＋埋め込み層に匹敵するレベルにまで下げることができ、結果として、特に、約５０ギガヘルツ（ＧＨｚ）以上の周波数をカットオフしたピークを有する半導体デバイスに有利である。例えば、高周波半導体デバイスは、約３００オーム／スクエア（Ω／□）の横方向のコレクタ抵抗で約５０ＧＨｚの周波数（ｆＴ）をカットオフしたピークを有してもよく、約３０オーム／スクエアのコレクタ抵抗で約１００ＧＨｚを超える周波数をカットオフしたピークを有してもよい。上述したように、従来の深部Ｎ＋埋め込み層よりも製造コストが低く、簡素化されるとの理由から、例えば、埋め込み層２４０等の部分隔離埋め込み層が望ましい。
【００１１】
特定の製造工程を実施した後、溝１３０には、絶縁材料１３３を少なくとも部分的に充填してもよい。絶縁材料１３３として、テトラエチルオルトケイ酸塩（ＴＥＯＳ）が挙げられる。以下に、本発明に係る実施形態に従う半導体部品１００の製造方法を説明する。溝１３０は、長さが１３６である部分１３５を有している。一実施形態において、埋め込み層２４０は、少なくとも長さ１３６の全長に沿って延びている。つまり、一実施形態において、埋め込み層２４０の長さは、溝１３０の部分１３５の長さ１３６と少なくとも同じ長さである。更に別の実施形態において、埋め込み層２４０は、長さ１３６の全長より短い長さに沿って延びている。
【００１２】
半導体基板２１０は、部分１１２と部分１１３とを備える。コレクタ領域１５０は、半導体基板２１０の部分１１２内に設けられ、エミッタ領域１６０は、半導体基板２１０の部分１１３の上方に設けられる。
【００１３】
半導体デバイス１０１は、更に、第一導電型の非ドープケイ素エピタキシャル層２０１とケイ素エピタキシャル層２０３、第一導電型のケイ素−ゲルマニウムエピタキシャル層２０２、ケイ素エピタキシャル層２０１と半導体基板２１０とに配置される第二導電型の選択的埋め込み型コレクタ領域２０４、ケイ素エピタキシャル層２０３に配置される第二導電型のエミッタ拡散２０５、誘電層２０６、ケイ素キャップ層２０７、第二導電型のエミッタ２０８、ケイ化層２０９、スペーサ構造２１１、第一導電型のベース接触面２１２及び第一導電型の外因性ベース領域２１３を備える。半導体デバイス１０１は、更に、第二導電型のソース／ドレイン領域２１５及びレジスタ埋め込み２１６を備える。
【００１４】
例として、誘電層２０６は、酸化層又は窒化層とされるか、他の誘電材料又はそれらの組み合わせであってもよい。別例として、酸化層は、実質的には二酸化ケイ素からなり、酸化炉内で加熱して成長させるか、化学的蒸着法により析出することができる。他の例として、酸化層は、実質的にはＴＥＯＳ又はフォスフォシリケートガラスからなり、化学蒸着法により析出される。又は、酸化層は、実質的にはオキシ窒化ケイ素からなり、化学蒸着法によって析出される。更に、酸化層は、例えば、酸化ハフニウム等の高誘電率材料からなる。例として、窒化層は、実質的には窒化ケイ素からなり、化学蒸着法によって析出される。別例として、窒化層は、実質的にはオキシ窒化ケイ素からなり、化学蒸着法によって析出される。更に別の例として、エミッタ２０８は、ポリシリコン、ヒ素又はリンでドープされたポリシリコンからなり、ケイ化層２０９は、例えば、ケイ化コバルト（ＣｏＳｉ２）やケイ化チタン（ＴｉＳｉ２）等のケイ化物からなり、レジスタ埋め込み２１６は、リンやヒ素でドープすることができる。
【００１５】
更に別の例として、外因性ベース領域２１３は、ケイ素エピタキシャル層２０１，２０３、ケイ素−ゲルマニウムエピタキシャル層２０２及び半導体基板２１０の中への埋め込みによって、エミッタ２０８の縁に対し自己整列するように形成される。外因性ベース領域２１３によって、ベース接触子２１２とケイ素−ゲルマニウムエピタキシャル層２０２との間の抵抗が小さくなる。更に別の例として、ケイ素−ゲルマニウムエピタキシャル層２０２は、更に、ホウ素や別のドーパント等を含むことができる。
【００１６】
半導体部品１００は、エミッタ領域１６０の中央を貫く垂線２９９を中心として対称である。半導体部品１００は、更に、ベース電極１７１、スペーサ構造２１１とベース接触子２１２を備えたベース領域１７０を含む。半導体部品１００は、更に、ウエル１８５及び溝１９０を備える。溝１９０は、酸化物か他の誘電材料で充填される。一実施形態において、ウエル１８５は第一導電型で、ベース接触子２１２は第二誘電型である。
【００１７】
図３は、本発明の一実施形態に従う半導体部品の製造方法３００を示すフローチャートである。方法３００では、層の厚さとドープ濃度とが、周知のパラメータ及び値に従って提供されるが、本明細書において更に詳しくは記載しない。方法３００のステップ３０１は、表面、第一導電型、第一種の半導体領域及び第二種の半導体領域を備えた半導体基板を提供するステップである。例として、半導体基板は、図２の半導体基板２１０の類似物とされる。別例として、半導体基板の表面は、図２の表面１１１の類似物とされる。更に別の例として、第一種の半導体領域は、最初に示され、以下の図４と関連して説明するバイポーラ半導体領域４１０の類似物とされ、第二種の半導体領域は、これも最初に示され、以下の図４と関連して説明するＣＭＯＳ領域４２０の類似物とされる。
【００１８】
方法３００のステップ３０２は、半導体基板の表面に溝を形成して、その溝により互いに分離される複数の活性化領域を形成するステップである。溝は、技術的に公知な溝形成技術により形成される。例として、溝は、図１及び図２の溝１３０の類似物とされる。少なくとも一つの実施形態において、バイポーラデバイス及びＣＭＯＳデバイスは半導体部品に同時に形成される。例えば、ステップ３０２は、半導体部品にバイポーラ及び／又はＣＭＯＳデバイス用の溝を形成するために用いられる。
【００１９】
方法３００のステップ３０３は、溝の一部の下方の半導体基板に埋め込み層を形成するステップであり、第二導電型である埋め込み層は溝と少なくとも部分的に接する。例として、埋め込み層は、図２の埋め込み層２４０の類似物とされる。一実施形態において、ステップ３０３は、溝を通じてドーパントを埋め込むステップからなる。例として、ドーパントは第二導電型を有する。それと同じか、他の実施形態において、ステップ３０３は、複数の埋め込み層を形成するステップからなり、複数の埋め込み層は、ステップ３０１と関連して最初に述べた複数のバイポーラ半導体領域のうち一つの溝の部分の下方にそれぞれ配置されている。ステップ３０３は、更に、溝に少なくとも一つのスペーサ構造を形成するステップを含むことができる。例として、スペーサ構造は、図示され、以下の図７と関連して説明する窒化層７３０の一部により形成されるスペーサ構造の類似物とされる。ステップ３０３は、更に、ＣＭＯＳ領域の少なくとも一部を覆う埋め込みマスクを形成するステップ、あるいは、半導体基板が複数のＣＭＯＳ領域を含む場合、複数のＣＭＯＳ領域のうち一つ以上を覆う埋め込みマスクを形成するステップを含むことができる。例として、埋め込みマスクは、以下の図７の埋め込みマスク７４０の類似物とされる。更に別の例として、埋め込みマスクの位置や大きさは、次のステップで形成される埋め込み層のパラメータを変更するために調整される。特定の実施形態として、埋め込みマスクは、ステップ３０２で溝に形成された埋め込み層の水平方向の境界線を制御するように、その位置及び大きさが設定されている。
【００２０】
それと同じか、又は別の実施形態において、ステップ３０３は、埋め込み層を溝に自己整列させるステップを含むことができる。本明細書に使用されるように、“自己−整列”の用語は、埋め込み層の一つ以上の境界線を溝の縁に自己整列させることを意味する。ステップ３０３は、更に、ドーパントの埋め込み後と溝の充填前とで、ドーパントをアニールするステップを含むことができる。別の実施形態において、ドーパントは、溝の充填前にはアニールされないが、製造工程中に行なわれる次の高温ステップ中にはアニールされる。ステップ３０３は、更に、埋め込み層の形成後にスペーサ構造を除去するステップを含むことができる。別の実施形態において、スペーサ構造は、除去される代わりに溝の部分に残存させておくことができる。それと同じか、別の実施形態において、スペーサ構造は、埋め込み層の形成後、溝に形成することができる。
【００２１】
ステップ３０３は、本明細書において、埋め込み層モジュールに言及している。より詳細には、埋め込み層モジュールは、半導体基板に埋め込み層を形成するステップと、必要に応じて、溝に少なくとも一つのスペーサ構造を形成するステップと、ＣＭＯＳ領域上に埋め込みマスクを形成するステップと、必要に応じて、埋め込み層を溝に自己整列させるステップと、必要に応じて、ドーパントの埋め込み後と溝の充填前とでドーパントをアニールするステップと、必要に応じて、埋め込み層の形成後にスペーサ構造を除去するステップとを含む。埋め込み層モジュールは、ＣＭＯＳ工程経路に対して透過性であるか、又はＣＭＯＳ工程経路との互換性を有している。すなわち、埋め込み層モジュールがＣＭＯＳ形成工程を中断させることなく、ＣＭＯＳ形成工程の一部として実行されることを意味する。
【００２２】
方法３００のステップ３０４は、埋め込み層の形成後、溝に絶縁材料を析出させるステップである。例として、絶縁材料は、図２の絶縁材料１３３の類似物とされる。ステップ３０４及びステップ３０２は、本明細書において隔離モジュールに言及している。この隔離モジュールは、また、ＣＭＯＳ工程経路に対して透明性であるか、ＣＭＯＳ工程経路との互換性を有している。つまり、隔離モジュールがＣＭＳＯ形成工程を中断させることなく、ＣＭＳＯ形成工程の一部として実行されることを意味する。
【００２３】
方法３００のステップ３０５は、コレクタ領域を埋め込み層に電気的に接続するように、第一種の半導体領域に第二導電型のコレクタ領域を形成するステップである。従って、コレクタ領域は埋め込み層との接触部を形成する。例として、コレクタ領域は、図２のコレクタ領域１５０の類似物とされる。半導体部品がＢｉＣＭＯＳ半導体部品を備える場合、ステップ３０５は、他のバイポーラやＣＭＯＳデバイス用の類似の埋め込み層接触領域を同時に形成するために用いられる。
【００２４】
方法３００のステップ３０６は、半導体基板上に一又は複数のエピタキシャルベース層を形成するステップである。一例として、半導体部品がＨＢＴである場合、エピタキシャル層は、図２のケイ素エピタキシャル層２０１，２０３及びケイ素−ゲルマニウムエピタキシャル層２０２の類似物とされる。
【００２５】
方法３００のステップ３０７は、エピタキシャルベース層上に誘電層を形成するステップである。例として、誘電層は、図２の誘電層２０６と類似した構造に析出されて、パターニングされる。
【００２６】
方法３００のステップ３０８は、第一種の半導体領域上に第二導電型のエミッタを形成するステップである。例として、エミッタは、図２のエミッタ２０８の類似物とされる。ステップ３０８は、ポリシリコン層の析出及びパターニングを含むことができる。半導体部品がＢｉＣＭＯＳ半導体部品を含む場合、ステップ３０８は、バイポーラやＣＭＯＳデバイス、レジスタ等の他の半導体、及び／又は組み込みデバイスに同様のドープポリシリコン領域を同時に形成するために用いられる。ステップ３０８の最中、エミッタの形成に使用されるドーパントの一部は、ステップ３０６で形成される一又は複数のエピタキシャル層、及び／又は半導体基板等の半導体部品の隣接領域内に拡散することがある。ドーパント部分の例として、図２のエミッタ拡散２０５がある。
【００２７】
方法３００のステップ３０９は、第一種の半導体領域上に第一導電型のベース構造を形成するステップである。例として、ベース構造は、図２の外因性ベース領域２１３の類似物とされる。ステップ３０９や他のステップは、更に、ベース構造のパターニングを含むことができる。
【００２８】
方法３００のステップ３１０は、コレクタ活性化領域上にステップ３０７で形成された誘電層部分を除去するステップである。誘電層部分は、一般的なエッチング法を用いて除去される。
【００２９】
方法３００のステップ３１１は、エミッタ領域とベース領域の周囲とにスペーサ構造を形成するステップである。例として、スペーサ構造は、図２のスペーサ構造２１１の類似物とされる。一実施形態において、ソース／ドレイン領域２１５等のソース／ドレイン埋め込みは、上記のステップが完了した後、ＣＭＯＳ工程経路の部分として形成される。
【００３０】
図４は、本発明の一実施形態に従う半導体部品４００の平面図である。半導体部品４００は、溝４３０により包囲されるバイポーラ半導体領域４１０とＣＭＯＳ領域４２０とを含む。図４では、バイポーラ半導体領域４１０とＣＭＯＳ領域４２０とが破線で囲まれて図示されている。一実施形態において、溝４３０は、複数のバイポーラ半導体領域と複数のＣＭＯＳ領域とを包囲する。バイポーラ半導体領域４１０は、活性化領域４１１と活性化領域４１２とを含む。ＣＭＯＳ領域４２０は、活性化領域４２１を含む。また、図４において破線で囲まれた領域４１３は、以下に更に詳しく説明するように、埋め込み層が形成される領域を示す。
【００３１】
図５は、本発明の一実施形態に従う製造工程における特定のステップでの半導体部品４００の断面図である。図５に示すように、半導体部品４００は、半導体基板５１０、酸化層５２０及び窒化層５３０を備える。隙間５４０は、バイポーラ半導体領域４１０とＣＭＯＳ領域４２０とを分離する隙間を示し、単に例示目的のために図５とそれに続く図中とに含まれる。
【００３２】
図６は、本発明の一実施形態に従う製造工程における後のステップでの半導体部品４００の断面図である。図６は、図４の６−６線に沿った断面図である。図６に示すように、溝４３０は、バイポーラ半導体領域４１０とＣＭＯＳ領域４２０との両方に配置される。上述したように、溝４３０は、標準的な又は公知の溝形成技術によって形成される。
【００３３】
図７は、本発明の一実施形態に従う製造工程におけるさらに後のステップでの半導体部品４００の断面図である。図７に示すように、半導体部品４００は、更に、酸化層７１０、ＴＥＯＳ層７２０及び窒化層７３０を備える。図７に示すように、埋め込みマスク７４０は、活性化領域４２１とＣＭＯＳ領域４２０の溝４３０の一部とを覆うように設けられている。また、埋め込みマスク７４０は、バイポーラ半導体領域４１０の溝４３０の一部を覆うように設けられている。この方法で溝４３０の一部を覆うように埋め込みマスク７４０を配置すると、デバイス抵抗、絶縁破壊電圧、及び／又は絶縁特性が特定の用途に対して微調整されるか、又は最適化される。図７に更に示すように、埋め込み層７５０は、バイポーラ半導体領域４１０の溝４３０の一部の下方にある半導体基板５１０に形成されている。例として、埋め込み層７５０が形成された溝４３０の部分は、図４の領域４１３の類似物とされる。埋め込み層は、少なくとも部分的に溝４３０と接する。埋め込み層は、ＣＭＯＳ領域４２０には配置されない。
【００３４】
一実施形態において、窒化層７３０の一部は、溝４３０の一部においてスペーサ構造として機能することができる。例として、スペーサ構造は、薄いＴＥＯＳ層上に窒化ケイ素層を含み、溝４３０の底部を覆う埋め込みスクリーン層としても作用する。スペーサ構造は、溝４３０の側壁をマスクするように用いられ、溝４３０の側壁は大きな側壁角を有する。溝４３０の側壁がこの方法でマスクされない場合、埋め込み層７５０の形成によって、溝側壁に埋め込み層の埋め込みが浸透する。ドープされた溝側壁は、コレクタ性の絶縁破壊電圧を低下させると共に、寄生コレクタ性キャパシタンスを増大させる。その結果、デバイス全体の性能を低下させてしまう。
【００３５】
図８は、本発明の一実施形態に従う製造工程における次ステップでの半導体部品４００の断面図である。図８に示すように、例えば、ＴＥＯＳ等の絶縁材料は溝４３０に配置され、半導体部品４００は平坦化され、また、埋め込み層７５０は拡散されている。技術的に公知な平坦化及び拡散法が、これらの結果を得るために用いられる。半導体部品４００の製造は、全てのバイポーラとＣＭＯＳデバイスとが形成されるまでの間、標準的な又は公知の製造プロセスに従い、図８に示す箇所から先に進む。
【００３６】
図９は、本発明の一実施形態に従う製造工程におけるさらに別のステップでの半導体部品４００の断面図であり、バイポーラ半導体領域４１０にＨＢＴデバイス９１０を示し、ＣＭＯＳ領域４２０にＣＭＯＳデバイス９２０を示す。図９に示すように、埋め込み層７５０は、バイポーラ半導体領域４１０の溝４３０部分の下方に配置されるが、ＣＭＯＳ領域４２０には設置されない。
【００３７】
図９のバイポーラ半導体領域４１０に示される完成形のＨＢＴデバイスは、図２に示される半導体デバイス１０１と類似する。完成形のＨＢＴデバイスの一部だけが図９に示されている。本実施形態において、ＨＢＴデバイス９１０は、バイポーラ半導体領域４１０の左側の縁を示す線９９９を中心に対称である。ＨＢＴデバイス９１０は、非ドープケイ素エピタキシャル層９０１及びケイ素エピタキシャル層９０３、ケイ素−ゲルマニウムエピタキシャル層９０２、選択的埋め込みコレクタ領域９０４、ケイ素エピタキシャル層９０３に配置されるエミッタ拡散９０５、誘電層９０６、エミッタ９０８、ケイ化層９０９、スペーサ構造９１１、ベース接触子９１２及び外因性ベース領域９１３を備える。ＨＢＴデバイス９１０は、更に、ソース／ドレイン埋め込み９１５、レジスタ埋め込み９１６及びコレクタ領域９５０を備える。ソース／ドレイン埋め込み９１５及びレジスタ埋め込み９１６は、共に埋め込み層７５０との接触部を形成する。ＨＢＴデバイス９１０は、更に、コレクタ電極９５１、エミッタ電極９６１及びベース電極９７１を備える。上述したように、埋め込み層７５０は、ＨＢＴデバイス９１０のＲｃｘの横方向成分２４１を低くするため、その結果、ＨＢＴデバイス９１０の性能が大きく高められる。
【００３８】
図９に一部のみを示すＣＭＯＳデバイス９２０は、ソース／ドレイン領域９２５、ゲート領域９２２、ウエル９２３及びソース／ドレイン電極９２１を備え、標準的な又は公知の技術によって製造される。半導体部品４００が、更に、バイポーラ半導体領域４１０と類似した追加のバイポーラ半導体領域、及び／又はＣＭＯＳ領域４２０と類似する追加のＣＭＯＳ領域を備えてもよいことは明らかである。
【００３９】
本発明を特定の実施形態を参照して説明してきたが、当業者にとって、本発明の思想や範囲から逸脱せずに、本発明を様々に変更できることは明らかである。このような変更の様々な例は、前述の説明において提供されてきた。特定の例として、本発明をＨＢＴに関連させて説明してきたが、本発明は、他の種類のデバイスに関連して使用することができる。従って、本発明に係る実施形態の開示内容は、本発明の範囲を例示するものであり、本発明を制限するものではない。本発明の範囲は、添付の特許請求の範囲によって制限されるべきである。例えば、当業者にとって、本明細書にて考察される半導体部品が様々な実施形態で補充されること、及びこれらの実施形態について幾つかの上記の考察が全ての実施形態を必ずしも完全には示していないことは明らかである。
【００４０】
更に、有益性、他の利点及び問題の解決策を特定の実施形態に関して説明してきた。しかしながら、有益性、利点又は問題の解決策、及び任意の有益性、利点又は解決策をもたらすか、より顕著にする任意の要素や複数の要素は、任意又は全ての特許請求の範囲の重要な、必要な又は本質的な特性や要素を構成するものではない。
【００４１】
しかも、本明細書に開示される実施形態及び制限は、実施形態及び／又は制限（１）が特許請求の範囲で明確に請求されず、また、実施形態及び／又は制限（２）が均等論に従い特許請求の範囲に表された要素及び／又は制限と潜在的に均等である場合、寄与主義の下では公衆に提供されることはない。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態に従う半導体部品を示す部分平面図。
【図２】図１の２−２線に沿った半導体部品の部分断面図。
【図３】本発明の一実施形態に従う半導体部品の製造方法を示すフローチャート。
【図４】本発明の一実施形態に従う別の半導体部品を示す部分平面図。
【図５】本発明の一実施形態に従う製造工程の特定のステップにおける図４の半導体部品を示す部分断面図。
【図６】本発明の一実施形態に従う製造工程の後のステップにおける図４の６−６線に沿った半導体部品の断面図。
【図７】本発明の一実施形態に従う製造工程のさらに後のステップにおける図６の半導体部品を示す部分断面図。
【図８】本発明の一実施形態に従う製造工程の次のステップにおける図６の半導体部品を示す部分断面図。
【図９】本発明の一実施形態に従う製造工程のさらに次のステップにおける図６の半導体部品を示す部分断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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