(57)【要約】【課題】  複数の高さのデバイスを含む集積回路構造体であって、このようなデバイスに形成されたコンタクトの高さを減少させるために保護層の高さを減少させた、改善された構造体を提供すること。【解決手段】  単一の基板上に配置された複数の相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ及び複数の垂直バイポーラ・トランジスタを含む集積回路構造体のための方法及び構造体が開示される。垂直バイポーラ・トランジスタは、ＣＭＯＳトランジスタより高さのあるデバイスである。この構造体においては、保護層が、基板の上に、及び、垂直バイポーラ・トランジスタとＣＭＯＳトランジスタとの間に配置される。配線層は保護層の上にある。垂直バイポーラ・トランジスタは、配線層と直接接触しており、ＣＭＯＳトランジスタは保護層を通って延びるコンタクトによって配線層に接続されている。【選択図】      図６
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【特許請求の範囲】
【請求項１】
集積回路構造体であって、
基板と、
前記基板上に配置された複数の異なる高さのデバイスと、
前記基板の上に及び前記デバイスの間に配置された保護層と、
前記保護層の上の配線層と、
を備え、最も高さのある前記デバイスが前記配線層と直接接触し、より高さの低い前記デバイスが前記保護層を通って延びるコンタクトによって前記配線層に接続されている、集積回路構造体。
【請求項２】
前記配線層の上にビア層をさらに備え、前記最も高さのあるデバイスが、前記ビア層に直接接続された第２のコンタクトを含む、請求項１に記載の集積回路構造体。
【請求項３】
前記第２のコンタクトが、前記配線層を通って前記ビア層に延びる、請求項２に記載の集積回路構造体。
【請求項４】
前記第２のコンタクトが、前記配線層内に配置されている、請求項２に記載の集積回路構造体。
【請求項５】
前記配線層内の前記第２のコンタクトが、前記配線層内の配線とは異なる材料を含む、請求項４に記載の集積回路構造体。
【請求項６】
前記最も高さのあるデバイスが、前記より高さの低いデバイスとは異なるタイプのデバイスからなる、請求項１に記載の集積回路構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、異なる高さのデバイスを含む集積回路構造体に関し、より具体的には、このようなデバイスに形成されたコンタクトの高さを減少させるために保護層の高さを減少させた、改善された構造体に関する。
【背景技術】
【０００２】
ＢｉＣＭＯＳチップ（バイポーラ・トランジスタと相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタとの両方を有する集積回路チップ）の製作は、バイポーラ・トランジスタとＣＭＯＳ電界効果トランジスタ（ＦＥＴ）デバイスとの両方のプロセスの集積を必要とする。プロセスの集積における主要な問題の一つは、寸法の異なるデバイスとのコンタクト接続部を作ることである。信頼度の高いコンタクト接続部は常に、基本ＣＭＯＳＦＥＴ製作のための重要な課題の一つであった。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＢｉＣＭＯＳチップの製作においては、バイポーラ・デバイスとＣＭＯＳＦＥＴデバイスとの間における、垂直方向の高さの大きな違いのために、コンタクトの形成はより困難になる。現在、ＢｉＣＭＯＳに関するコンタクトのアスペクト比は、０．２５ｕｍの基本ＣＭＯＳ及び０．１８ｕｍのＳｉＧｅの技術よりも、約３０％高い。このアスペクト比の違いは、今後のＳｉＧｅ技術（例えば、０．１３ｕｍ又はそれ以下）では耐えることができなくなる。本発明は、以下に説明するように、今後のＢｉＣＭＯＳ技術でのコンタクト形成に対する信頼度の高い解決策を提供する。
【課題を解決するための手段】
【０００４】
本発明は、基板上に異なるデバイスを形成する方法を提供する。より具体的には、本発明は、基板上に、複数の相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ及び垂直バイポーラ・トランジスタを形成する。ここで、垂直バイポーラ・トランジスタはＣＭＯＳトランジスタよりも高さが高いことに注目されたい。本発明は、バイポーラ・トランジスタ及びＣＭＯＳトランジスタの上に保護層を堆積させ、次いで保護層の一部を除去して、垂直バイポーラ・トランジスタが露出し、ＣＭＯＳトランジスタが保護層に覆われたままになるようにする。次に、本発明は、保護層を通るＣＭＯＳトランジスタとのコンタクトを形成し、配線層が垂直バイポーラ・トランジスタと直接接触するように保護層の上に配線層を形成する。
【０００５】
本発明は、配線層を形成する前に、垂直バイポーラ・トランジスタの上にエミッタ・コンタクトを形成することができる。これらのエミッタ・コンタクトは、実際は配線層内部に配置され、配線層内部の配線とは異なる材料で作ることができる。本発明はまた、配線層の上にビア層を形成することができる。エミッタ・コンタクトは、配線層を通ってビア層に延びる。このプロセスはまた、垂直バイポーラ・トランジスタとのベース及びコレクタ・コンタクトを形成する。
【０００６】
本発明のプロセスは、単一の基板上に配置された複数の相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ及び複数の垂直バイポーラ・トランジスタを含む集積回路構造体を製造するものである。垂直バイポーラ・トランジスタは、ＣＭＯＳトランジスタより高さのあるデバイスであり、基板の上に、ＣＭＯＳトランジスタの２倍以上延びることができる。この構造体においては、保護層が、基板の上に、及び、垂直バイポーラ・トランジスタとＣＭＯＳトランジスタとの間に配置される。配線層は保護層の上にある。垂直バイポーラ・トランジスタは、配線層と直接接触しており、ＣＭＯＳトランジスタは、保護層を通って延びるコンタクトによって配線層に接続されている。
【０００７】
配線層の上にはビア層もあり、ビア層に垂直バイポーラ・トランジスタ及びエミッタ・コンタクトが直接接続される。エミッタ・コンタクトは、配線層を通ってビア層に延びる。このように、エミッタ・コンタクトは、配線層内部に配置され、配線層内の配線とは異なる材料を含むことができる。垂直バイポーラ・トランジスタのベース及びコンタクト領域を配線層に接続する、ベース及びコレクタ・コンタクトは、保護層を通って延びる。
【０００８】
本発明は、コンタクト開口部のアスペクト比を減少させ、それに対応してコンタクトの欠陥率を減少させるために、バイポーラ・デバイスの頂部に極めて近いところまでＢＰＳＧを研磨する。本発明は、バイポーラ・デバイスのための広いエミッタ・コンタクトを用いる。このように、本発明は、より容易なコンタクト接続部の集積（より信頼度が高いコンタクト及び良好な歩留まり）と、横方向の寸法が縮小された、より速いバイポーラ・トランジスタを提供する。
【０００９】
本発明のこれらの及びその他の態様及び目的は、以下の説明と添付図面とを組み合わせて考察されたときに、より良く認識され、理解されるであろう。しかしながら、以下の説明は、本発明の好ましい実施形態及びその数多くの具体的な記述を示しているが、それは例として与えられているのであって、限定のためではないことを理解すべきである。多くの変更及び修正が、本発明の精神から逸脱することなく、その範囲内においてなされることができ、本発明はそれら全ての修正を含む。
【発明を実施するための最良の形態】
【００１０】
本発明は、図面に関連する以下の詳細な説明から、より良く理解されるであろう。
本発明、並びに本発明の様々な特徴及び利点となる細部は、添付図面及び以下の詳細な記述において説明されている、限定されない実施形態を参照することによって、より十分に説明される。図面に描かれている構造体が必ずしも尺度に従って描かれてはいないことを心に留めておかれたい。周知の部品及び処理技術に関する説明は、本発明を不必要に不明確にしないように省かれる。ここで用いられている例は、単に、本発明が実行されうる方法の理解を促進し、さらに当業者が本発明を実行可能となるようにすることを意図しているだけである。従って、例は、本発明の範囲を限定するものとして解釈されるべきではない。
【００１１】
図１は、異なる高さを有する複数のデバイス１１６、１１８を含む集積回路を説明している。ここで用いられている例においては、デバイスは、ＣＭＯＳトランジスタ１１６及び垂直バイポーラ・トランジスタ１１８を含む。しかしながら、本発明は、これらの特定のデバイスに限定されず、これらのデバイスは、ここでの例においては単に本発明の動作を説明するために取り上げられているにすぎない。従って、本発明は、その設計に異なる寸法のデバイスを組み込んだ、あらゆる集積回路構造体に等しく応用できる。例えば、本発明は、水平デバイスと垂直デバイス、或いは、異なる寸法の水平デバイス又は垂直デバイス又はその両方のいかなる組合せにも等しく応用できる。本発明は、バイポーラ・トランジスタ、バラクタ、ダイオード、電界効果トランジスタ、抵抗器、コンデンサ等と共に用いることができる。更に、本発明は、ＦＥＴコンタクト間の位置高さ的な違いが製造製作に対する厳しい制約となりうる、ゲート及びソース又はドレインのようなＦＥＴコンタクトの形成に応用することもできる。
【００１２】
図１においては、部材１１０は、シリコン基板のような基板を表わし、その上にデバイス１１６、１１８が形成される。部材１１２は、例えば、ボロンとリンがドープされたケイ酸塩ガラス（ＢＰＳＧ）又はその他の同等物から形成することができる絶縁保護層を示している。部材１１４は、保護層１１２を通して作られた、様々なコンタクト（例えば、ポリシリコン、金属、合金など）を示している。部材１２０は、様々な第１金属層（Ｍ１）配線１２２を備えた配線層を表わす。垂直バイポーラ・トランジスタ１１８のエミッタ・コンタクトは、図１において部材１２４として示されている。部材１２６は、保護層１１２から配線層１２０を分離する絶縁体を表わす。ビア／配線層１３２は、第１レベルのビア（Ｖ１）１３０と、付加的な第２金属層（Ｍ２）配線１３４とを含む。部材１２８は、第１金属層１２０を第２金属／ビア層１３２から分離する絶縁体を表わす。
【００１３】
図６に示された構造体においては、エミッタ・コンタクト１２４は、配線層１２０の下に（図１で示された構造体のように）ではなく、配線層１２０の内部に配置されているという点で、図６で示された構造体は、図１で示されたものとは異なる。このことによって、保護層１１２が、図６において図１よりも短くなり、その結果として、残りのコンタクト１１４のアスペクト比が減少し、それによって、コンタクト１１４の欠陥率が実質的に減少する。加えて、エミッタ・コンタクトが、エミッタ・コンタクト専用のマスクを用いて形成されるので、図６における構造体ではエミッタ・コンタクト１２４の幅をより大きく作ることができる。エミッタ・コンタクトをより広く作ることによって、位置決め誤差の寛容度が大きくなり、エミッタ本体の幅を、より狭く作ることが可能になる。言い換えると、エミッタ・コンタクトを広く作ることにより、エミッタとエミッタ・コンタクトのずれから生じる欠陥の可能性が減少する。このことによって、ずれに起因する欠陥の確率を増加させることなく、エミッタをより小さく作ることが可能になる。より狭いエミッタは寄生容量を小さくすることにつながり、従って、バイポーラ・トランジスタ１１８のスイッチング速度を実質的に増加させることができる、ということは周知である。
【００１４】
図２から図５は、図６において示された構造体に導くプロセス・ステップを表わしている。より具体的には、図２は、保護層１１２が形成された直後の構造体を示している。従来のプロセスは、保護フィルム１１２の未加工時の高さをレベル２０２まで減少させ、それによって矢印２００で示された部分を除去する。このことは、例えば、標準化学機械研磨（ＣＭＰ）プロセス、又は同様のプロセスにおいて行うことができる。しかしながら、図３で示されるように、本発明は、最も高さのあるデバイスの頂部３０２（この例では、垂直バイポーラ・トランジスタ１１８の頂部）とほぼ等しい、矢印３００で示されたレベルまで保護層１１２の高さを減少させる。例えば、保護層１１２の高さを、最も高さのあるデバイス１１８の頂部のほぼ（プラス又はマイナス）５０ナノメートル以内にまで減少させることができる。それとは反対に、図２は、最も高さのあるデバイスより上のかなり高いレベル（例えば、４００ナノメートル）で研磨を止めている。
【００１５】
図３はまた、重要なバイポーラ・デバイス１１８のコレクタ及び底部端に対する、及び、標準的なダマシン金属処理を用いて形成されたトランジスタ１１６のソース、ドレイン及びゲートに対するコンタクト１１４を説明している。例えば、コンタクト１１４は、ポリシリコン、金属、合金など（例えば、タングステン）から形成することができる。上記で説明されたように、保護層１１２の高さが減少されたことによって、コンタクト１１４のアスペクト比が減少され、そのことは、コンタクトに関わる欠陥（例えば、電気的に開いたコンタクト）を飛躍的に減少させる。結果として、歩留まりが高く、より信頼性の高いコンタクトが、本発明により製造される。
【００１６】
図４で示されるように、本発明は、状況に応じて、誘電体１２６（例えば、窒化ケイ素、炭化ケイ素など）と、第１配線層（Ｍ１）の絶縁部として低誘電率材料、非ドープの酸化ケイ酸塩などの１２０とを形成する。配線層１２０にエミッタ・コンタクト１２４用の開口部をパターン形成するために、専用のフォトリソグラフィ・マスクが用いられる。エミッタ・コンタクト１２４は、ポリシリコン又はタングステンなどの金属を含む。このプロセスは、エミッタ・コンタクト１２４の寸法及び幅を、全ての他のプロセスとは無関係に制御できるようにする。このマスクは共用ではないので、エミッタの過剰エッチングが減少する。エミッタ・コンタクト及び他のより深いコンタクトが共用マスクを用いて製造される場合には、プラズマ・エッチがエミッタ・コンタクトの底部に最初に到達し、より深いコンタクトを開けるようにエッチングが続くため、エミッタ・コンタクトの過剰エッチングは顕著である。エミッタ・コンタクトをより広く作ることにより、エミッタ自体の幅をより狭く作ることが可能になる。より狭いエミッタは、寄生容量を小さくすることにつながり、従って、バイポーラ・トランジスタ１１８のスイッチング速度を実質的に増加させることができる、ということは周知である。
【００１７】
図５で示されるように、別個のマスクを用いて、配線１２２が形成されることになる絶縁体１２０内に開口部が形成される。開口部内に配線材料１２２が堆積され、超過した材料は標準のＣＭＰプロセスで除去される。このような配線１２２は、一般的に銅、アルミニウムなどの金属である。従って、エミッタ・コンタクト１２４は、配線１２２とは異なる材料で作ることができる。エミッタ・コンタクト１２４は、配線材料１２２に対して行われるＣＭＰプロセスと適合性のある材料で作られることが好ましい。
【００１８】
この構造体は、図６で示されるように、第２の配線／ビア層１３２の形成を通じて完成する。より具体的には、絶縁体１２６と同様の付加的な絶縁体１２８を形成し、その後に低誘電率材料１３２を形成することができる。配線１２２に関して説明されたのと同様の方法で、開口部をパターン形成し、開口部をビア１３０及び配線１３４で埋めるために、複数のダマシン・プロセスが用いられる。
【００１９】
このように、本発明は、基板上に異なるデバイスを形成する方法を提供する。上記に示された例においては、本発明は、基板１１０上に、複数の相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ１１６と、垂直バイポーラ・トランジスタ１１８（それぞれ一つだけ描かれている）とを形成する。垂直バイポーラ・トランジスタ１１８は、ＣＭＯＳトランジスタ１１６より高さが高いことに注目されたい。本発明は、バイポーラ・トランジスタ１１８及びＣＭＯＳトランジスタ１１６の上に保護層１１２を堆積させ、次いで保護層１１２の一部を除去して、垂直バイポーラ・トランジスタ１１８が露出し、ＣＭＯＳトランジスタ１１６が保護層１１２に覆われたままになるようにする。次に、本発明は、保護層１１２を通るＣＭＯＳトランジスタ１１６とのコンタクト１１４を形成し、保護層１１２の上に配線層１２０を形成して、配線層１２０が垂直バイポーラ・トランジスタ１１８と直接接触するようにする。
【００２０】
本発明は、配線層１２０を形成する前に、垂直バイポーラ・トランジスタ１１８の上にエミッタ・コンタクト１２４を形成することができる。これらのエミッタ・コンタクト１２４は、実際には配線層１２０内部に配置されているが、配線層１２０内部の配線１２２とは異なる材料で作ることができる。本発明はまた、配線層１２０の上にビア層１３２を形成することができる。エミッタ・コンタクト１２４は、配線層１２０を通ってビア層１３２に延びることができる。このプロセスはまた、垂直バイポーラ・トランジスタ１１８とのベース及びコレクタ・コンタクト１１４を形成する。
【００２１】
図７は、このプロセスをフローチャート形式で説明している。より具体的には、部材７００において、本発明は、基板上に複数のデバイス（例えば、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ及び垂直バイポーラ・トランジスタ）を形成する。本発明は、バイポーラ・トランジスタ及びＣＭＯＳトランジスタの上に保護層７０２を堆積させ、次いで、垂直バイポーラ・トランジスタの頂部まで保護層７０２の一部を取り除いていく。これは、保護層に覆われたＣＭＯＳトランジスタを残す。次に、本発明は、保護層を通るＣＭＯＳトランジスタとのコンタクト７０４を形成する。本発明は、垂直バイポーラ・トランジスタの上にエミッタ・コンタクト７０６を形成し、配線層が垂直バイポーラ・トランジスタと直接接触するように、保護層の上に配線層７０８を形成することができる。本発明はまた、配線層の上にビア層７１０を形成することができる。
【００２２】
本発明は、コンタクト開口部のアスペクト比を減少させ、それに対応してコンタクトの欠陥率を減少させるために、バイポーラ・デバイスの頂部に極めて近いところまでＢＰＳＧを研磨する。本発明は、バイポーラ・デバイスのための広いエミッタ・コンタクトを用いる。このように、本発明は、より容易なコンタクト接続部の集積（より信頼度が高いコンタクト及びより良好な歩留まり）と、横方向の寸法が縮小された（例えば、エミッタ・コンタクトのＲＩＥエッチングの間の過剰エッチングが少ないので、バイポーラ・デバイスの幅を縮小することができる）、より速いバイポーラ・トランジスタを提供する。
【００２３】
本発明は、好ましい実施形態に関して述べられてきたが、当業者であれば、本発明が添付の特許請求の範囲の精神及び範囲内で修正を伴って実行されうることを理解されるであろう。
【図面の簡単な説明】
【００２４】
【図１】異なる高さを有する複数のデバイスを含む構造体の概略図である。
【図２】一部完成した構造体の概略図である。
【図３】一部完成した構造体の概略図である。
【図４】一部完成した構造体の概略図である。
【図５】一部完成した構造体の概略図である。
【図６】異なる高さを有する複数のデバイスを含む構造体の概略図である。
【図７】本発明の好ましい方法を説明する流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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