(57)【要約】  ドリフト領域（４）がドレイン領域（２）上に位置するＲＥＳＵＲＦ型半導体デバイスを製造する。マスク（８）に設けられた開口部を貫通してトレンチ（８）を形成する。トレンチ絶縁層（１２）をトレンチの側壁及び底部に被着させ、次にオーバーエッチングステップを実施してトレンチ絶縁層（１２）をトレンチの底部並びに第１の主表面に隣接したトレンチの側壁の頂部から除去し、露出した状態のシリコンがトレンチの側壁の頂部及びトレンチの底部のところに後で残されるようにする。シリコンを選択的に成長させてトレンチにシリコン栓（１８）を施し、後にボイド（２０）が残るようにする。
2007531298.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法であって、
（ａ）  互いに反対側に位置した第１と第２の主表面を有し、高濃度ドープ領域よりも上方の第１の主表面のところに低濃度ドープ領域を有するシリコン半導体本体を用意するステップを有し、前記低濃度ドープ領域と前記高濃度ドープ領域の両方は、第１の導電型を呈するようドープされ、前記低濃度ドープ領域は、前記高濃度ドープ領域よりもドーピング度が低く、
（ｂ）  前記第１の主表面上に開口部を備えたマスクを形成するステップを有し、
（ｃ）  前記マスクの前記開口部を通ってトレンチを形成するステップを有し、前記トレンチは、前記第１の主表面から前記第２の主表面に向かって前記低濃度ドープ領域を通って前記高濃度ドープ領域の方へ延びており、
（ｄ）  前記トレンチの側壁及び底部並びに前記第１の主表面にトレンチ絶縁層を被着させるステップを有し、
（ｅ）  前記トレンチ絶縁層を前記第１の主表面に隣接して位置する前記トレンチの前記側壁の頂部から除去し、後に露出状態のシリコンが前記トレンチの前記側壁の前記頂部のところに残されるようにするステップを有し、
（ｆ）  シリコンを前記露出シリコン上で選択的に成長させてシリコンを前記トレンチの前記頂部のところで成長させ、前記トレンチの前記頂部に施栓するステップを有する方法であって、
該方法は、前記半導体デバイスの動作状態において前記低濃度ドープ領域を空乏化させて前記低濃度ドープ領域が前記動作状態における電圧に耐えることができるようにする構造体を形成するステップを更に有する、方法。
【請求項２】
前記トレンチの前記側壁をドープして前記第１の導電型とは逆の第２の導電型を呈し、前記トレンチ絶縁層の被着前に前記低濃度ドープ領域を空乏化させて前記構造体を形成するステップを更に有する、請求項１記載の方法。
【請求項３】
（ｇ）  前記第１の導電型とは逆の第２の導電型のものであるようにドープされた半導体の本体領域を前記第１の主表面のところ又はこれに隣接すると共に前記トレンチに隣接して形成するステップを更に有する、請求項１又は２に記載の方法。
【請求項４】
（ｈ）  第１の導電型のものであるようドープされた半導体のソース領域を前記第１の主表面のところ又はこれに隣接すると共に前記本体領域と接触して形成するステップと、
（ｉ）  前記ソース領域とドレインとして働く前記高濃度ドープ領域との間における前記本体領域中の導通状態を制御する絶縁ゲートを形成するステップとを更に有する、請求項３に記載の方法。
【請求項５】
前記ステップ（ｅ）は、前記トレンチ絶縁層を前記トレンチの底部及び前記第１の主表面並びに前記第１の主表面に隣接した前記トレンチの前記側壁の前記頂部から除去するようオーバーエッチングし、後に前記露出シリコンが前記トレンチの前記側壁の前記頂部及び前記トレンチの前記底部のところに残るようにするステップから成る、請求項１〜４のうちいずれか一に記載の方法。
【請求項６】
半絶縁性ポリシリコンを前記トレンチの前記側壁上に成膜して前記低濃度ドープ領域を空乏化させる前記構造体を形成するステップを更に有する、請求項１〜５のうちいずれか一に記載の方法。
【請求項７】
前記ステップ（ｃ）の後に、
外側トレンチ絶縁層を前記トレンチの前記側壁及び頂面に被着させるステップと、
前記外側トレンチ絶縁層を前記トレンチの前記底部から除去するステップとを有し、
次いで、半絶縁性ポリシリコンを前記トレンチ内に成膜する前記ステップを実施し、次にトレンチ絶縁層を被着させる前記ステップ（ｄ）を実施し、
前記オーバーエッチングステップ（ｅ）は、前記外側絶縁層、前記半絶縁性ポリシリコン及び前記トレンチ絶縁層をエッチングして前記第１の主表面に隣接した前記トレンチの前記側壁を露出させる１又は２以上のエッチングステップを含む、請求項６に記載の方法。
【請求項８】
前記ステップ（ｆ）では、
シリコンを前記トレンチの前記頂部のところの露出状態にある前記側壁上で選択的に成長させて、互いに反対側の側壁上で成長したシリコン相互間に隙間が後に残るようにし、
シリコン層を前記第１の主表面に被着させて前記トレンチの前記隙間に施栓し、
前記第１の主表面に被着させた前記シリコン層を除去し、前記隙間に施栓した前記シリコン層が後に残るようにする、請求項１〜７のうちいずれか一に記載の方法。
【請求項９】
半導体デバイスであって、
互いに反対側に位置した第１と第２の主表面を有し、高濃度ドープ領域よりも上方に低濃度ドープ領域を有するシリコン半導体本体を有し、前記低濃度ドープ領域と前記高濃度ドープ領域の両方は、第１の導電型を呈するようドープされ、
前記第１の主表面から前記第２の主表面に向かって前記低濃度ドープ領域を通って前記高濃度ドープ領域の方へ延びたトレンチを有し、
前記トレンチ内のボイドの上方で前記トレンチの頂部を塞ぐシリコン栓を有し、
前記半導体デバイスの動作状態において前記低濃度ドープ領域を空乏化させて前記低濃度ドープ領域が前記動作状態における電圧に耐えることができるようにする構造体を有する、半導体デバイス。
【請求項１０】
前記トレンチの前記側壁に隣接した前記半導体は、前記低濃度ドープ領域を空乏化させる構造体を形成する第２の導電型のものであるようにドープされている、請求項９に記載の半導体デバイス。
【請求項１１】
前記トレンチの前記側壁に沿って延び、前記低濃度ドープ領域を空乏化させる前記構造体を形成する半絶縁性ポリシリコンの層を更に有し、該半絶縁性ポリシリコンは、前記トレンチの下に位置する前記半導体及び前記トレンチの頂部のところに位置する前記シリコン栓と電気的接触状態にある、請求項９又は１０に記載の半導体デバイス。
【請求項１２】
能動領域及び該能動領域の周りに位置するエッジ終端領域を有し、複数の前記トレンチは、前記エッジ終端領域中にエッジ終端構造体を形成し、前記第１の導電型とは反対の第２の導電型のものであるようにドープされたエッジ本体領域は、前記エッジ終端領域中の前記トレンチ相互間に延び、前記エッジ終端領域中の前記トレンチ内の前記シリコン栓は、前記トレンチの各側の前記エッジ本体領域相互間に高抵抗経路を形成するようアンドープされている、請求項９〜１１のうちいずれか一に記載の半導体デバイス。
【請求項１３】
前記能動領域中のシリコン栓で塞がれた複数の前記トレンチを有し、前記能動領域中の前記トレンチ内の前記シリコン栓は、導電性であるようにドープされている、請求項１２に記載の半導体デバイス。
【請求項１４】
前記第１の導電型とは逆の第２の導電型のものであるようにドープされていて、前記第１の主表面のところ又はこれに隣接すると共に前記トレンチに隣接して設けられた半導体の本体領域と、
第１の導電型のものであるようドープされていて、前記第１の主表面のところ又はこれに隣接すると共に前記本体領域と接触して設けられた半導体のソース領域と、
前記ソース領域とドレインとして働く高濃度ドープ領域との間における前記本体領域中の導通状態を制御する絶縁ゲートとを有する、請求項９〜１３のうちいずれか一に記載の方法。
【発明の詳細な説明】
【開示の内容】
【０００１】
本発明は、トレンチを有する半導体デバイスの製造方法に関し、特に、表面電界低減（ＲＥＳＵＲＦ）型デバイスとして知られている形式の半導体ダイオード又はトランジスタの製造方法に関する。
【０００２】
半導体デバイスの製造方法は、ロッシュフォート（Rochefort）他の論文，「Manufacturing of high aspect ratio p-n junctions using Vapor Phase Doping for application inmulti-Resurf devices」，Proceedings of the 14th International Symposium on Power Semiconductor Devices andICs，２００２年，ｐ．２３７〜２４０（以下、「ＩＳＰＳＤ論文」又は「ロッシュフォート他の論文」という場合がある）に記載されている。
【０００３】
この方法は、ｐ型層をｎ＋基板上のｎ型エピ層（エピタキシャル層）に被着させるステップを含む。ｐ型層及びｎ型層を貫通してトレンチを形成する。気相ドーピングを利用してトレンチの側壁にボロンをドープする。次に、オキサイド（酸化膜）を被着させてトレンチを埋めると共に表面を覆う。オキサイドをエッチバックしてトレンチを埋めているオキサイドを後に残し、金属コンタクトをｎ＋基板の後部上及び前部上に形成してｐ型層に接触させる。
【０００４】
形成されたデバイスは、このデバイスをターンオフしたときにｎ型エピ層に隣接して位置するｐ型層が、ｎ型エピ層を空乏化するよう働くＲＥＳＵＲＦ（表面電界低減）型ｐ−ｎダイオードである。これは、デバイスの破壊電圧を増大させることができる。
【０００５】
米国特許第６，５１２，２６７号明細書は、ｎ型層がトレンチの一方の側壁に沿って設けられ、ｐ型層が反対側の側壁上に設けられている構造体を用いて、デバイスをターンオフしたときのドリフト領域に空乏層を得る従来型スーパージャンクションＦＥＴを記載している。テトラエチルオルトシリケート（ＴＥＯＳ）を用いてトレンチの壁を絶縁し、トレンチを絶縁性オキサイドキャップで塞ぐ（施栓する）。
【０００６】
米国特許第６，３３７，４９９号明細書は、米国特許第６，５１２，２６７号明細書の構造体に非常によく似た構造体を記載している。
【０００７】
本発明によれば、半導体デバイスの製造方法であって、
（ａ）  互いに反対側に位置した第１と第２の主表面を有し、高濃度ドープ領域よりも上方の第１の主表面のところに低濃度ドープ領域を有するシリコン半導体本体を用意するステップを有し、前記低濃度ドープ領域と前記高濃度ドープ領域の両方は、第１の導電型を呈するようドープされ、前記低濃度ドープ領域は、前記高濃度ドープ領域よりもドーピング度が低く、
（ｂ）  前記第１の主表面上に開口部を備えたマスクを形成するステップを有し、
（ｃ）  前記マスクの前記開口部を通ってトレンチを形成するステップを有し、前記トレンチは、前記第１の主表面から前記第２の主表面に向かって前記低濃度ドープ領域を通って前記高濃度ドープ領域の方へ延びており、
（ｄ）  前記トレンチの側壁及び底部並びに前記第１の主表面にトレンチ絶縁層を被着させるステップを有し、
（ｅ）  前記トレンチ絶縁層を前記第１の主表面に隣接して位置する前記トレンチの前記側壁の頂部から除去し、後に露出状態のシリコンが前記トレンチの前記側壁の前記頂部のところに残されるようにするステップを有し、
（ｆ）  シリコンを前記露出シリコン上で選択的に成長させてシリコンを前記トレンチの前記頂部のところで成長させ、前記トレンチの前記頂部に施栓するステップを有する方法であって、
該方法は、前記半導体デバイスの動作状態において前記低濃度ドープ領域を空乏化させて前記低濃度ドープ領域が前記動作状態における電圧に耐えることができるようにする構造体を形成するステップを更に有する方法が提供される。
【０００８】
本発明は、電界を形作る領域を備えた半導体デバイスに関し、かかる半導体デバイスは、ＲＥＳＵＲＦ（Reduced surface field ：表面電界低減）型デバイスと呼ばれる場合が多い。これらデバイスでは、デバイスをオフに切り換えたとき、低濃度ドープ領域は、電圧に耐えるよう空乏化される。
【０００９】
トレンチ絶縁層は好ましくは薄く、即ち、トレンチの幅のせいぜい１０％である。
【００１０】
好ましい実施形態では、本方法は、前記トレンチの前記側壁をドープして前記第１の導電型とは反対の第２の導電型を呈し、前記トレンチ絶縁層の被着前に前記低濃度ドープ領域を空乏化させて前記構造体を形成するステップを更に有する。これらドープト側壁は、デバイスをオフに切り換えたときに低濃度ドープ領域を空乏化する構造体を形成する。このように、低濃度ドープ領域中のドーピング度は、ドープト層が存在しない場合よりも高いのがよく、それによりデバイスがオンの状態のとき、デバイスの特性を向上させる。したがって、このＲＥＳＵＲＦは、所与の破壊電圧について比オン抵抗を減少させることができ、或いは別言すると、所与の比オン抵抗について破壊電圧を増大させることができる。
【００１１】
本発明者は、先行技術のＩＳＰＳＤ論文に記載された方法が高アスペクト比のトレンチについては実用可能ではないという知見を得た。高い破壊電圧に必要な高アスペクト比のトレンチ中に誘電体を埋め込むのは困難である。１つの問題は、トレンチ中のボイドが先行技術の構造体ではエッチバック後に開く場合が多いということにある。しかしながら、本発明の方法は、低アスペクト比トレンチと高アスペクト比トレンチの両方について良好に働く。
【００１２】
先行技術の構造に関するもう１つの問題は、応力である。トレンチにオキサイドを埋め込んだ後ではサーマルバジェットが制限されるので、熱処理により引き起こされる機械的応力を考慮すると、温度を上げることができない。これとは対照的に、本発明の方法は、シリコンを選択的に成長させた後、非常に高い温度に耐えることができる。
【００１３】
さらに、本発明により、埋込みが困難な場合のある様々なトレンチ形状を備えたトレンチを用いることができる。
【００１４】
米国特許出願第２００３／０１３６９９４号明細書は、選択的成長を利用してトレンチにキャップ付けする方法を記載している。しかしながら、この特許文献は、この方法を、例えばＤＲＡＭのキャパシタや圧力センサではキャビティがあらかじめ提供されているキャビティの形成方法として記載しており、ＲＥＳＵＲＦデバイスのドリフト領域にシリコンでキャップ付けされたキャビティを提供することを示唆していない。したがって、この特許文献は、かかるデバイスの製造を改良する示唆を何ら提供していない。
【００１５】
本発明のデバイスは、プロセスの流れの観点において利点をもたらす。
【００１６】
米国特許第６，３３７，４９９号のＢＰＳＧ（borophosphorous silicate glass：ボロホスホラス・シリケート・ガラス）をドープし、このＢＰＳＧは、必然的にトレンチの側壁及び第１の主表面を覆うことになる。このガラスは、ドーピング電荷を相当含んでいるので、これは、ＲＥＳＵＲＦ効果に影響を及ぼす場合がある。
【００１７】
米国特許第６，５１２，２６７号明細書の場合のようにリフローに用いられるオキサイドは、一般に、フロントエンド処理には適していない。というのは、かかるオキサイドは、多量の汚染要因物を含んでいるからである。
【００１８】
これとは対照的に、本発明の方法は、プロセスのどの段階でも利用することができる。これは、トレンチをゲートデポジション前にキャップ付けできるという別の利点を有する。これは、このことによりゲート接続部がトレンチ上を延びることができるので顕著な利点である。かくして、トレンチにキャップ付けするためにオキサイドを用いる先行技術の構成では、ゲートを個々のコンタクトにより又は困難な処理ステップを利用して金属に接触させることができるに過ぎない。
【００１９】
かくして、本発明の方法により、効率的で容易な且つ費用効果のよい設計を得ることができる。さらに、本発明の方法は、処理オプションを制約しない。
【００２０】
本発明の方法は、これら先行技術のデバイスと比べて多くの利点を有し、トレンチの最上部のところに設けられたシリコン栓により得られる電気接続を利用するデバイスを製造する。シリコン栓中のドーピングは、所望の導電率を達成するよう調節できる。
【００２１】
第１に、シリコン層は、トレンチの頂部の端から端まで、それ故に隣り合うメサ相互間の電気的接続を可能にする。これは、ｐ型本体への接続をもたらすのに役立ち、小さなピッチサイズを可能にする。
【００２２】
第２に、トレンチをエッジ終端部中に用いることができ、このエッジ終端部は、トレンチの互いに反対側の側部に設けられた隣り合う本体領域を高抵抗の栓により接続するのにシリコン栓を用いるだけである。これにより、トレンチ及び本体領域は、以下に詳細に説明するように効果的なエッジ終端構造体を形成することができる。
【００２３】
本方法は、（ｇ）前記第１の導電型とは反対の第２の導電型のものであるようにドープされた半導体の本体領域を前記第１の主表面のところ又はこれに隣接すると共に前記トレンチに隣接して形成するステップを更に有するとよい。
【００２４】
前記ステップ（ｅ）は、前記トレンチ絶縁層を前記トレンチの底部及び前記第１の主表面並びに前記第１の主表面に隣接した前記トレンチの前記側壁の前記頂部から除去するようオーバーエッチングし、後に前記露出シリコンが前記トレンチの前記側壁の前記頂部及び前記トレンチの前記底部のところに残るようにするステップから成るのがよい。
【００２５】
本方法は、
（ｈ）  第１の導電型のものであるようドープされた半導体のソース領域を前記第１の主表面のところ又はこれに隣接すると共に前記本体領域と接触して形成するステップと、
（ｉ）  前記ソース領域と前記高濃度ドープ領域との間における前記本体領域中の導通状態を制御する絶縁ゲートを形成するステップとを更に有するとよい。
【００２６】
先の幾つかの段落において、「本体」層、「ソース」層及び「ドレイン」層という用語が記載されているが、本発明は、ＦＥＴに利用されるだけでなく、表面電界低減効果を用いる半導体デバイスの任意のタイプ、例えば、ダイオード、絶縁ゲートバイポーラトランジスタ又は従来型バイポーラトランジスタにも利用できる。
【００２７】
話を簡単にするために、「本体」、「ドレイン」及び「ソース」という用語を、説明上デバイスの形式とは無関係に用いる。かくして、ダイオードの場合、本明細書で用いる「本体」という用語は、アノード及びカソードのうちの一方を意味し、「ドレイン」は、アノード及びカソードのうちの他方である。バイポーラトランジスタの場合、「本体」は、ベースであり、「ドレイン」は、コレクタであり、「ソース」は、エミッタであると考えられる。
【００２８】
本発明は又、デバイスの縁部のところのエッジ終端領域中にエッジ終端構造体を形成するのにも使用できる。この場合も又、ソース領域は不要である。
【００２９】
本方法は、トレンチ絶縁層の被着前に第２の導電型を呈するようトレンチの側壁をドープするステップを更に有するのがよい。第２の導電型のこの領域は、デバイスをターンオフしたときに低濃度ドープ領域を空乏化する構造体を形成し、それにより、もしそのように構成しない場合に、所与の破壊電圧について可能なドーピング度よりも高いドーピング度が低濃度ドープ領域に可能であり、又は別言すれば、他の特性が同一に保たれた状態で破壊電圧の向上が可能である。
【００３０】
代替的又は追加的には、本方法は、半絶縁性ポリシリコン（ＳＩＰＯＳ）を前記トレンチの前記側壁上に成膜して前記低濃度ドープ領域を空乏化させる前記構造体を形成するステップを有するのがよい。
【００３１】
特に、本方法は、前記ステップ（ｃ）の後に、
外側トレンチ絶縁層を前記トレンチの前記側壁及び頂面に被着させるステップと、
前記外側トレンチ絶縁層を前記トレンチの前記底部から除去するステップと、
半絶縁性ポリシリコン（ＳＩＰＯＳ）を前記トレンチ内に成膜するステップと、
トレンチ絶縁層を被着させるステップとを更に有するのがよい。
【００３２】
この場合、前記オーバーエッチングステップ（ｅ）は、前記外側絶縁層、前記半絶縁性ポリシリコン及び前記トレンチ絶縁層をエッチングして前記第１の主表面に隣接した前記トレンチの前記側壁を露出させる１又は２以上のエッチングステップを含むのがよい。
【００３３】
デバイスをオフに切り換えると、ＳＩＰＯＳは、その長さに沿って比較的一様に電圧を降下させ、それにより、電圧を維持する場合には電界を低濃度ドープ領域において一層一様にし、かくして完成品としてのデバイスの破壊電圧が向上する。
【００３４】
特定の実施形態では、前記ステップ（ｆ）は、
シリコンを前記トレンチの前記頂部のところの露出状態にある前記側壁上で選択的に成長させて、互いに反対側の側壁上で成長したシリコン相互間に隙間が後に残るようにするサブステップと、
別のシリコン層を前記第１の主表面に被着させて前記トレンチの前記隙間に施栓するサブステップと、
前記第１の主表面に被着させた前記シリコン層を除去し、前記隙間（７２）に施栓した前記シリコン層（７４）が後に残るようにするサブステップとを有する。
【００３５】
別のシリコン層は、半絶縁性ポリシリコン層であるのがよい。このように、垂直の半絶縁性ポリシリコンをトレンチの側壁上に容易に設けることができ、それにより電圧を低濃度ドープ領域中で一様に降下させ、かくして上述したように破壊電圧が向上する。
【００３６】
別の特徴では、本発明は、上述した方法により作られる半導体デバイスに関する。
【００３７】
特に、本発明は、一特徴では、半導体デバイスであって、
互いに反対側に位置した第１と第２の主表面を有し、高濃度ドープ領域よりも上方に低濃度ドープ領域を有するシリコン半導体本体を有し、前記低濃度ドープ領域と前記高濃度ドープ領域の両方は、第１の導電型を呈するようドープされ、
前記第１の主表面から前記第２の主表面に向かって前記低濃度ドープ領域を通って前記高濃度ドープ領域の方へ延びたトレンチを有し、
前記トレンチ内のボイドの上方で前記トレンチの頂部を塞ぐシリコン栓を有し、
前記半導体デバイスの動作状態において前記低濃度ドープ領域を空乏化させて前記低濃度ドープ領域が前記動作状態における電圧に耐えることができるようにする構造体を有する半導体デバイスに関する。
【００３８】
前記トレンチの前記側壁に隣接した前記半導体は、前記低濃度ドープ領域を空乏化させる構造体を形成する第２の導電型のものであるようにドープされたものであるのがよい。
【００３９】
代替的に又は追加的には、前記低濃度ドープ領域を空乏化させる前記構造体を形成する半絶縁性ポリシリコンの層を前記トレンチの前記側壁に沿って延びる状態で設けられるのかよく、この半絶縁性ポリシリコンは、前記トレンチの下に位置する前記半導体及び前記トレンチの頂部のところに位置する前記シリコン栓と電気的接触状態にある。
【００４０】
本半導体デバイスは、エッジ終端構造体を有するのかよく、従って、能動領域及び該能動領域の周りに位置するエッジ終端領域を有するのがよく、複数の前記トレンチは、前記エッジ終端領域中にエッジ終端構造体を形成し、前記エッジ本体領域は、前記トレンチ相互間に延び、前記シリコン栓は、前記トレンチの各側の前記エッジ本体領域相互間に高抵抗経路を形成するよう前記エッジ終端領域中ではアンドープされている。
【００４１】
好ましい実施形態では、複数のトレンチが能動領域中に形成され、シリコン栓は、トレンチの２つの側部を互いに電気的に接続するよう能動領域中ではドープされる。
【００４２】
本デバイスがＦＥＴである場合、本デバイスは、前記第１の導電型とは逆の第２の導電型のものであるようにドープされていて、前記第１の主表面のところ又はこれに隣接すると共に前記トレンチに隣接して設けられた半導体の本体領域と、第１の導電型のものであるようドープされていて、前記第１の主表面のところ又はこれに隣接すると共に前記本体領域と接触して設けられた半導体のソース領域と、前記ソース領域と前記ドレインとの間における前記本体領域中の導通状態を制御する絶縁ゲートとを有する。
【００４３】
本発明を一層よく理解するために、今添付の図面を参照して特定の実施形態について説明するが、これらは単に例示である。
【００４４】
図は、単なる例示であり、縮尺通りではない。同一又は対応のコンポーネントには、異なる図において同一の参照符号が与えられている。
【００４５】
図１〜図３を参照して本発明のデバイスを製造する方法の第１の実施形態について説明する。
【００４６】
高濃度ドープトシリコン基板２をｎ＋状態にドープし、ｎ型にドープした低濃度ドープトエピ層４で覆う。オキサイドハードマスク６を被着させ、開口部９を有するようパターニングする。次に、開口部９を通ってトレンチ８をエッチングする。特定の例では、エピ層４の厚さは、１２ミクロンに僅かに足りず、トレンチの深さは１２ミクロンであり、その幅は１．５ミクロンである。ただし、これらの値は当然のことながら、必要に応じて様々であってよい。ドリフト領域を形成するエピ層４のドーピングは、この厚さに関しては例えば２×１０１５ｃｍ−３〜１０１６ｃｍ−３のオーダーであるのがよい。説明する特定の例では、ドーピングは、５×１０１５ｃｍ−３である。
【００４７】
次に、上述のロッシュフォート他の論文に記載されているように気相ドーピングを実施して、トレンチの側壁に沿ってｐ型ドープト層１０を形成する。次に、薄いオキサイド層１２をトレンチの側壁又は底部上に成長させ、変形実施形態では、この薄いオキサイド層１２を被着させてもよい。
【００４８】
この結果、図１に示す中間構造体が得られる。図１の半導体本体は、互いに反対側に位置する第１の主表面８０と第２の主表面８２を有している。
【００４９】
次に、異方性エッチング、例えば反応性イオンエッチングを長いオーダーエッチング期間で用いてオキサイド層１２をトレンチの底部から除去すると共に側壁１４の頂部から除去し、後に露出状態のシリコンがトレンチの頂部に残されるようにする。
【００５０】
次に、選択的エピタキシャルシリコン成長ステップを実施し、このステップにより、トレンチの底部及びトレンチの側壁の頂部を含む露出状態のシリコン領域上でのみシリコンを成長させる。それに応じて、シリコンベース１６をトレンチの底部のところに被着させ、シリコン栓１８をトレンチの頂部に形成する。栓１８を十分に形成してトレンチを塞ぐと、シリコンは、トレンチの底部上の成長を停止し、後には、側壁相互間でシリコン栓１８の下及びベース１６の上にはボイド２０が残る。
【００５１】
特定の例では、選択的成長ステップの準備をするため、デバイスをクリーニングし、次に１，０５０℃で１分間現場ベーキングを行ってもともとあったオキサイドを除去する。次に、前駆物質としてトリクロロシラン（ＴＣＳ，ＳｉＨＣｌ３）を用いると共にキャリヤとして水素を用い、４０トルの全圧を用いて選択的シリコン成長を１，０５０℃で実施する。
【００５２】
トレンチの上方には幾分かの過剰シリコンが被着され、従って、ドライエッチングプロセスを用いてこのシリコンをオキサイドハードマスク層６上で停止しているトレンチにエッチバックし、その結果図２に示す構造体が得られる。
【００５３】
当業者であれば理解されるように、トレンチの形状及びシリコンの段差被覆性（ステップカバレージ）は、トレンチ内のボイド２０のサイズを決定する。トレンチの頂部を埋めるのに十分なシリコンを被着して、エッチバック中、栓１８が除去されず又は開けられないようにすべきである。
【００５４】
次に、処理を続行して完成状態のＦＥＴを形成する。オキサイドウェットエッチングを利用してハードマスク層６を除去する。ｐ型本体領域２２を第１の主表面のところで拡散させ、ｎ＋ソース拡散部２４を本体領域２２内で第１の主表面のところに被着させる。非埋込み状態のトレンチを用いることにより、次の処理を、埋込み状態のトレンチには適するかもしれない６７５℃オーダーという低い温度ではなく、高い温度、例えば１，１００℃で達成することができる場合がある。
【００５５】
図４を参照して説明する理由で、栓１８をアンドープト状態で被着させる。変形実施形態では、栓１８を現場で、即ち成長中にドープしてもよい。
【００５６】
ゲート絶縁体２６を被着させ、次にゲート２８を被着させ、このゲートは、ソース拡散部２４とドリフト領域４として機能するエピ層４との間における本体領域２２中の導通状態を制御する。高濃度ドープト基板２によってドレインを形成する。頂部ゲート絶縁体３０が、ゲートを包囲してこれを絶縁する。ソースコンタクト３１をソース領域２４及び本体領域２２に接続する。
【００５７】
この構造では、シリコン栓１８は、トレンチの両側で本体領域２２に接続され、それにより、シリコンの部分を増大させないで、ソースコンタクト２８と本体領域２２との間の電気的接続具合を向上させる。さらに、ボイド２０は、もしそのように構成しなければ埋込み状態のトレンチにより引き起こされる場合のある問題の発生を阻止する。ボイドにより、埋込み状態のトレンチよりも応力が小さくなる。さらに、ボイドを含む構造体の製造は、トレンチを誘電体で埋めるよりも非常に簡単である。
【００５８】
ｐ型層１０をｎ型ドリフト領域と関連して用いることにより、デバイスをオフに切り換えたときにドリフト領域中のキャリヤを減少させるＲＥＳＵＲＦ効果が生じる。
【００５９】
図４に示すように、トレンチは、デバイス３４の縁部のところのエッジ終端部として用いられる。実際問題として、これを能動領域３２中の同一のトレンチの使用と組み合わせるのがよく、これらトレンチは、図４に示すように、能動領域３２中にＲＥＳＵＲＦ構造体を形成すると共にエッジ終端領域３４中にエッジ終端構造体を形成するのに用いられる。
【００６０】
この好ましい実施形態では、栓１８をアンドープト状態で被着させ、この栓がエッジ終端部に用いることができるようにする。次に、能動領域３２中の栓１８をｐ型本体領域２２、即ち、バックゲートインプラントと同時に又は別々にドープすることができる。
【００６１】
エッジ終端領域３４には、ソース拡散部２４は存在せず、エッジ本体領域３６が、隣り合うトレンチ相互間に延びている。シリコン栓１８は、エッジ終端領域３４中ではアンドープト状態であり、従って隣り合うエッジ本体領域相互間に抵抗の高い接続部を形成している。図４には、エッジ終端領域中にトレンチが２つしか示されていないが、実際には、それよりも多くのトレンチが設けられている場合があり、従って、エッジ終端領域中には、一連のエッジ本体領域３６とアンドープトシリコン栓１８が、電気的に直列接続されている。したがって、ソースコンタクト２８とドレイン４との間の電圧をエッジ領域全体にわたり降下させてデバイスの縁部のところの破壊を阻止することができる。これにより、複雑で抵抗の高い層を表面上に被着させる必要なく、先行技術の国際公開第０２／０６５５５２号パンフレットの効果と同様な効果が達成される。
【００６２】
第２の実施形態では、用いられるＲＥＳＵＲＦ構造体は、ドリフト領域中で交番するｎ型及びｐ型領域ではなく、ＳＩＰＯＳ層である。
【００６３】
図５を参照すると、本プロセスは、第２の実施形態においては気相ドーピングステップが実施されないことを除き、図１に示す段階に至るまで第１の実施形態のプロセスと同一である。
【００６４】
次に、異方性スペーサエッチングを利用して絶縁層１２をエッチングしてトレンチの底部から除去する。この絶縁層１２は、完成状態のデバイス中の外側絶縁層を形成する。半絶縁性ポリシリコン５０を被着させ、次にテトラエチルオルトシリケート（ＴＥＯＳ層）５２で作られた層を被着させ、この層は、完成状態のデバイス中のトレンチ絶縁層を形成することになる。特定の実施形態では、これら層は両方とも、３００ｎｍの厚さまで被着されるが、当業者であれば、このような数値は様々であってよいことは認識されよう。
【００６５】
次に、オキサイドスペーサエッチングを長時間のオーバーエッチングで実施してトレンチ絶縁層５２をトレンチの底部及びトレンチの頂部から除去する。ＳＩＰＯＳバックエッチを長時間のオーバーエッチングで実施してＳＩＰＯＳをエッチングによりトレンチの頂部及びトレンチの底部から除去し、次に短時間のオキサイドウェットエッチングによってオキサイド層１０を側壁の頂部から除去し、後には図５に示す構造体が残る。注目すべきこととして、オキサイドハードマスク６も又、オキサイドウェットエッチングステップ中、トレンチの縁部から僅かにエッチバックされる。
【００６６】
次に、第１の実施形態の場合と同様、シリコンを選択的に被着させ、トレンチの底部のところにシリコンベース１６を形成すると共にトレンチの頂部のところにシリコン栓１８を形成する。次に、化学的機械的研磨を行って栓１８を平坦化する。ドライエッチングを実施してトレンチに隣接した頂面の露出部分上に被着されたシリコンを更にエッチングする。ドライエッチングに続き、オキサイドウェットエッチングを行ってオキサイドハードマスク６を除去し、その結果、図６に示すデバイスが得られる。
【００６７】
次に、第１の実施形態の場合と同様、ソース領域、本体領域及びゲート領域を形成して処理を続行する。
【００６８】
従来型ＳＩＰＯＳ構造体と比較した場合の特定の利点は、完成状態のデバイス中の応力が小さいということにある。深さ１２ミクロンのトレンチを用いる先行技術の構造体では、亀裂が問題であった。
【００６９】
ＳＩＰＯＳの使用により、使用中におけるデバイスの性能が向上する。というのは、これにより、自動調節により電荷のアンバランスを考慮することができるからである。
【００７０】
本明細書では、ＳＩＰＯＳ実施形態と気相ドープト実施形態が別々に提供されているが、必要ならばＳＩＰＯＳと気相ドーピングを組み合わせることも可能である。これは、いずれも、単に第１の実施形態の気相ドーピングステップを含むことにより第１の実施形態と第２の実施形態のステップを組み合わせることによって実施できる。
【００７１】
変形例として、第３の実施形態としての組合せ構造体を得ることができ、これについては、次に図７を参照して説明する。
【００７２】
本発明の第３の実施形態では、第１の実施形態の場合と同様、側壁１４の頂部上で成長したシリコン７０が出会うことがなく、シリコン領域７０相互間に後で隙間７２が残るように短時間実施されるシリコンの選択的成長ステップまでは処理が続行する。
【００７３】
次に、ＳＩＰＯＳ７４を被着させてトレンチを塞ぎ、その後、表面を平坦化し、その結果図７に示すデバイスが得られる。
【００７４】
次に、処理は、先の実施形態の場合と同様に続行する。
【００７５】
上述の説明はトレンチ−ＦＥＴのための本発明の利用に関するが、単にソース領域２４を省くことにより同じ方式をダイオードに利用することができる。この方式は又、ＲＥＳＵＲＦ効果を利用する他のデバイス、例えば、バイポーラトランジスタやＩＧＢＴにも利用できる。
【００７６】
本発明は、ｐ型デバイスとｎ型デバイスの両方に利用でき、従って、導電型を上述した導電型とは逆にすることが可能である。
【００７７】
エピタキシャル成長したシリコンは、単結晶シリコンであってもよく、多結晶シリコン（ｐｏｌｙ−Ｓｉ）であってもよい。Ｐｏｌｙ−Ｓｉは、アンドープト単結晶シリコンの抵抗率が低すぎる場合には図４のエッジ終端構造体についてアンドープト状態の場合に適していることがある。他方、ｐ型本体への接続具合を向上させるために又はちょうどｐ層をトレンチの互いに反対側の側部に接続するためだけであっても、ドープト単結晶シリコンがより適している場合がある。
【００７８】
本願の開示内容を読むことにより、他の変形例及び改造例が当業者には明らかであろう。かかる変形例及び改造例は、半導体デバイスの設計、製造及び用途において既に知られており、本明細書において説明した特徴に加え又はこれに代えて使用できる均等範囲の特徴及び他の特徴を含む場合がある。請求項は、この用途においては特徴の特定の組合せに合わせて作成されているが、開示の範囲には、明示的であるにせよ暗黙的であるにせよ、本明細書に開示した新規な特徴又は種々の特徴の新規な組合せ又はその一般化が、これにより本発明が軽減するのと同じ技術的問題のうちのいずれか又は全てが軽減されるかどうかに関係なく、含まれることがあるものと理解されるべきである。本出願人は、ここに、本願又は本願から派生する別個の出願のいずれの審査の過程においても、かかる特徴のいずれか及び（又は）かかる特徴の組合せのいずれかに合わせて新たな請求項を作成する場合のあることを通告する。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施形態の方法における第１のステップの略図である。
【図２】本発明の第１の実施形態の方法における第２のステップの略図である。
【図３】第１の実施形態に従って作られた完成状態のデバイスを示す図である。
【図４】第１の実施形態に従って作られたエッジ終端部構造体を示す図である。
【図５】本発明の方法の第２の実施形態におけるステップを示す図である。
【図６】第２の実施形態における後の方で実施されるステップを示す図である。
【図７】本発明の方法の第３の実施形態におけるステップを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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