(57)【要約】  可変遅延線は、第１の信号を供給するように構成された第１のブレンダー遅延と、この第１の信号に相補的な第２の信号を供給するように構成された第２のブレンダー遅延と、偶数番号の粗遅延素子が選択された場合には上記第１の信号を遅延し、奇数番号の粗遅延素子が選択された場合には上記第２の信号を遅延するように構成された粗遅延とを有する。
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【特許請求の範囲】
【請求項１】
第１の信号を供給するように構成された第１のブレンダー遅延と、
上記第１の信号に相補的な第２の信号を供給するように構成された第２のブレンダー遅延と、
偶数番号の粗遅延素子が選択された場合には上記第１の信号を遅延させるとともに、奇数番号の粗遅延素子が選択された場合には上記第２の信号を遅延させるように構成された粗遅延とを有する可変遅延線。
【請求項２】
上記粗遅延が、偶数番号の粗遅延素子から、隣の、それより番号の大きいほうの、奇数番号の粗遅延素子へと切り替える前に、上記第１のブレンダー遅延が、上記第１の信号に対して最大の遅延を供給するように構成されている、請求項１に記載の可変遅延線。
【請求項３】
上記粗遅延が、奇数番号の粗遅延素子から、隣の、それより番号の小さいほうの、偶数番号の粗遅延素子へと切り替える前に、上記第１のブレンダー遅延が、上記第１の信号に対して最小の遅延を供給するように構成されている、請求項１に記載の可変遅延線。
【請求項４】
上記粗遅延が、奇数番号の粗遅延素子から、隣の、それより番号の大きいほうの、偶数番号の粗遅延素子へと切り替える前に、上記第２のブレンダー遅延が、上記第２の信号に対して最大の遅延を供給するように構成されている、請求項１に記載の可変遅延線。
【請求項５】
上記粗遅延が、偶数番号の粗遅延素子から隣の、それより番号の小さいほうの、奇数番号の粗遅延素子へと切り替える前に、上記第２のブレンダー遅延が、上記第２の信号に対して最小の遅延を供給するように構成されている、請求項１に記載の可変遅延線。
【請求項６】
上記第２のブレンダー遅延は、上記粗遅延素子の遅延から上記第１の信号の遅延を引いたものに等しい遅延を有する上記第２の信号を供給するように構成されている、請求項１に記載の可変遅延線。
【請求項７】
上記第１のブレンダー遅延は、第１の制御信号に基づいて、早いほうの信号と遅いほうの信号との間を補間して、上記第１の信号を供給するように構成されている、請求項１に記載の可変遅延線。
【請求項８】
上記第２のブレンダー遅延は、第２の制御信号に基づいて、早いほうの信号と遅いほうの信号との間を補間して、上記第２の信号を供給するように構成されている、請求項７に記載の可変遅延線。
【請求項９】
上記の遅いほうの信号は、上記の早いほうの信号に対して、上記粗遅延素子の遅延分、遅延している、請求項８に記載の可変遅延線。
【請求項１０】
上記第１の制御信号は、上記第２の制御信号の補数である、請求項８に記載の可変遅延線。
【請求項１１】
早いほうの信号と遅いほうの信号との間を補間して、第１の信号を供給するように構成された第１のブレンダー遅延と、
上記の早いほうの信号と上記の遅いほうの信号との間を補間して、上記第１の信号に相補的な第２の信号を供給するように構成された第２のブレンダー遅延と、
偶数番号の粗遅延装置と奇数番号の粗遅延装置との連鎖を有し、該偶数番号の粗遅延装置は上記第１のブレンダー遅延と結合されて上記第１の信号を受け取り、該奇数番号の粗遅延装置は上記第２のブレンダー遅延と結合されて上記第２の信号を受け取る、粗遅延とを有する回路。
【請求項１２】
上記遅いほうの信号が、上記早いほうの信号に対し、上記粗遅延装置一つ分の遅延だけ遅延している、請求項１１に記載の回路。
【請求項１３】
上記偶数番号の粗遅延装置は、偶数番号の選択信号によって選ばれ、上記奇数番号の粗遅延装置は、奇数番号の選択信号によって選ばれる、請求項１１に記載の回路。
【請求項１４】
クロック信号を受け取る手段と、
上記クロック信号を、粗遅延素子の遅延分、遅延させて、遅いほうの信号を供給する手段と、
上記クロック信号と上記遅いほうの信号との間を補間して、第１の制御信号に基づいて、第１の信号を供給する手段と、
上記クロック信号と上記遅いほうの信号との間を補間して、第２の制御信号に基づいて、第２の信号を供給する手段であって、該第２の制御信号が、上記第１の制御信号の補数であるような手段と、
偶数番号の粗遅延素子が選択された場合は、偶数番号の粗遅延素子を介して、上記第１の信号を遅延させる手段と、
奇数番号の粗遅延素子が選択された場合は、奇数番号の粗遅延素子を介して、上記第２の信号を遅延させる手段とを有する、可変遅延。
【請求項１５】
可変遅延線を有する遅延ロックループを備えているメモリ回路であって、
上記可変遅延線が、
第１の遅延信号を供給するように構成された第１のブレンダー遅延と、
上記第１の遅延信号に相補的な第２の遅延信号を供給するように構成された第２のブレンダー遅延と、
偶数番号の粗遅延素子が選択された場合には上記第１の遅延信号を遅延させるとともに、奇数番号の粗遅延素子が選択された場合には上記第２の遅延信号を遅延させるように構成された粗遅延とを有する可変遅延線であり、
上記メモリ回路はさらに、
上記遅延ロックループに結合されたメモリを備えている、メモリ回路。
【請求項１６】
上記メモリが、シンクロナスダイナミックランダムアクセスメモリを含んでいる、請求項１５に記載のメモリ回路。
【請求項１７】
上記メモリが、ダブルデータレートシンクロナスダイナミックランダムアクセスメモリを含んでいる、請求項１５に記載のメモリ回路。
【請求項１８】
クロック信号を、可変遅延線を介して遅延させる方法であって、
クロック信号を受け取るステップと、
上記クロック信号を、粗遅延素子の遅延分、遅延させて、遅いほうの信号を供給するステップと、
上記クロック信号と上記遅いほうの信号との間を補間して、第１の制御信号に基づいて、第１の信号を供給するステップと、
上記クロック信号と上記遅いほうの信号との間を補間して、第２の制御信号に基づいて、第２の信号を供給するステップであって、該第２の制御信号が、上記第１の制御信号の補数であるようなステップと、
偶数番号の粗遅延素子が選択された場合は、偶数番号の粗遅延素子を介して、上記第１の信号を遅延させるステップと、
奇数番号の粗遅延素子が選択された場合は、奇数番号の粗遅延素子を介して、上記第２の信号を遅延させるステップとを有する、方法。
【請求項１９】
上記第１の信号が上記粗遅延素子一つ分だけ遅延する場合は、偶数番号の粗遅延素子から、隣の、それより番号が大きいほうの、奇数番号の粗遅延素子に切り替える、請求項１８に記載の方法。
【請求項２０】
上記第１の信号が遅延しない場合は、奇数番号の粗遅延素子から、隣の、それより番号が小さいほうの、偶数番号の粗遅延素子に切り替える、請求項１８に記載の方法。
【請求項２１】
上記第２の信号が上記粗遅延素子一つ分だけ遅延する場合は、奇数番号の粗遅延素子から、隣の、それより番号が大きいほうの、偶数番号の粗遅延素子に切り替える、請求項１８に記載の方法。
【請求項２２】
上記第２の信号が遅延しない場合は、偶数番号の粗遅延素子から、隣の、それより番号が小さいほうの、奇数番号の粗遅延素子に切り替える、請求項１８に記載の方法。
【請求項２３】
第１の信号を供給するように構成された第１のブレンダー遅延と、
第２の信号を供給するように構成された第２のブレンダー遅延と、
偶数番号の粗遅延素子が選択された場合には上記第１の信号を遅延させるとともに、奇数番号の粗遅延素子が選択された場合には上記第２の信号を遅延させるように構成された粗遅延とを有し、
上記粗遅延が、偶数番号の粗遅延素子から、隣の、それより番号の大きいほうの、奇数番号の粗遅延素子へと切り替える前に、上記第１のブレンダー遅延が、上記第１の信号に対して最大の遅延を供給し、
上記粗遅延が、奇数番号の粗遅延素子から、隣の、それより番号の小さいほうの、偶数番号の粗遅延素子へと切り替える前に、上記第１のブレンダー遅延が、上記第１の信号に対して最小の遅延を供給し、
上記粗遅延が、奇数番号の粗遅延素子から、隣の、それより番号の大きいほうの、偶数番号の粗遅延素子へと切り替える前に、上記第２のブレンダー遅延が、上記第２の信号に対して最大の遅延を供給し、
上記粗遅延が、偶数番号の粗遅延素子から隣の、それより番号の小さいほうの、奇数番号の粗遅延素子へと切り替える前に、上記第２のブレンダー遅延が、上記第２の信号に対して最小の遅延を供給する、可変遅延線。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
可変遅延線は、例えば遅延ロックループ（ＤＬＬ）など、多くの様々な種類の回路において信号を遅らせるために使用される。可変遅延線は、一般的にはブレンダー遅延（blender delay）および粗遅延（coarse delay）を含んでいる。粗遅延は、一般的には、一連の粗遅延素子または粗遅延装置を有している。それぞれの粗遅延素子は、入力信号を、同量だけ遅延させる。用いる粗遅延素子の番号を選択することによって、粗遅延値が得られる。ブレンダー遅延は、一般的には、ゼロと、１つの粗遅延素子の遅延との間の大きさの遅延を供給する。可変遅延線のブレンダー遅延と粗遅延とが組み合わされると、制御信号入力に基づいて、全体として、所望の遅延が供給される。
【０００２】
ブレンダー遅延と粗遅延との組み合わせは、１つの粗遅延素子によって粗遅延が増加または減少する位置では、ブレンダー遅延が、その最小遅延から最大遅延まで、あるいはその最大遅延から最小遅延まで遷移するという不都合点を有している。同期化の問題を回避するためには、ブレンダー遅延および粗遅延における遅延の突然の変化は、入力クロック信号と同一の位相において起こる必要がある。同期化の問題は、周波数の上昇に伴ってより明らかとなる。同期化の問題に対する解決策として、一般的には複数の遅延線または大型の多重回路が使用されている。しかしこれらの使用によって、必要とされる空間、電流消費量、および費用が増大する。
【０００３】
〔概要〕
本発明の一形態は、可変遅延線を提供する。可変遅延線は、第１の信号を供給するように構成された第１のブレンダー遅延と、上記第１の信号に相補的な（補数となる）（complementary）第２の信号を供給するように構成された第２のブレンダー遅延と、偶数番号の粗遅延が選択された場合は上記第１の信号を遅延させるとともに、奇数番号の粗遅延が選択された場合は上記第２の信号を遅延させるように構成された粗遅延とを含んでいる。
【０００４】
〔図面の簡単な説明〕
以下の図面を参照することによって、本発明の実施形態をよりよく理解することができる。これら図面の素子は、必ずしも互いに相対的な縮尺とはなっていない。同様の符号は、対応する同様の部材を示している。
【０００５】
図１は、遅延ロックループ（ＤＬＬ）の一実施形態を示す図である。
【０００６】
図２は、従来技術による可変遅延線の一形態を示す図である。
【０００７】
図３は、従来技術による遅延線を介した遅延の一形態を示すグラフである。
【０００８】
図４は、本発明による可変遅延線の一実施形態を示す図である。
【０００９】
図５は、上記遅延線の粗遅延の一実施形態を示す図である。
【００１０】
図６Ａは、最初の遅延選択の場合における、上記可変遅延線に対する信号のタイミングの一実施形態を示すタイミング図である。
【００１１】
図６Ｂは、上記遅延選択に変化を加えた場合における、上記可変遅延線に対する信号のタイミングの一実施形態を示すタイミング図である。
【００１２】
図６Ｃは、上記遅延選択に別の変化を加えた場合における、上記可変遅延線に対する信号のタイミングの一実施形態を示すタイミング図である。
【００１３】
図６Ｄは、上記遅延選択に別の変化を加えた場合における、上記可変遅延線に対する信号のタイミングの一実施形態を示すタイミング図である。
【００１４】
図７Ａは、最初の遅延選択において、粗遅延素子の部位ごとに遅延同士が等しくない場合における、上記可変遅延線に対する信号のタイミングの一実施形態を示すタイミング図である。
【００１５】
図７Ｂは、最初の遅延選択に変化を加え、かつ粗遅延素子の部位ごとに遅延同士が等しくない場合における、上記可変遅延線に対する信号のタイミングの一実施形態を示すタイミング図である。
【００１６】
〔詳細な説明〕
図１は、遅延ロックループ（ＤＬＬ）１００の一実施形態を示す図である。ＤＬＬ１００は、メモリ回路などの様々な種類の回路において使用することができる。メモリ回路は、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ（ＤＤＲ−ＳＤＲＡＭ）等であってよい。ＤＬＬ１００は、レシーバ１０４、可変遅延線１０８、チップ外ドライバ（ＯＣＤ）１１２、位相検出器１１６、およびフィードバック遅延１２０を有している。可変遅延線１０８は、位相検出器１１６からの選択信号に基づいてクロック信号を遅延させる。
【００１７】
本発明による可変遅延線１０８は、周波数制限がなく、また同期化の問題もない。可変遅延線１０８は、粗遅延に結合された２つのブレンダー遅延を有している。これらのブレンダー遅延は、これらのブレンダー遅延の遅延合計が、１つの粗遅延素子の遅延と等しくなるように、相補的な（補数となる）（complementary）遅延を供給する。上記粗遅延は、偶数番号の粗遅延素子が選択された場合は、上記ブレンダー遅延の一方からの信号をさらに遅延させる。上記粗遅延は、奇数番号の粗遅延素子が選択された場合は、上記ブレンダー遅延の他方からの信号をさらに遅延させる。
【００１８】
レシーバ１０４は、ＶＣＬＫ信号路１０２を介してクロック信号（ＶＣＬＫ）を受信する。レシーバ１０４は、ＣＬＫ２Ｄ信号路１０６を介して、可変遅延線１０８の入力と、位相検出器１１６の第１の入力とに電気的に結合されている。可変遅延線１０８は、ＤＣＬＫ信号路１１０を介して、ＯＣＤ１１２と、フィードバック遅延１２０の入力とに電気的に結合されている。ＯＣＤ１１２の出力は、ＤＱＳ信号路１１４へデータストローブ（ＤＱＳ）信号を供給する。フィードバック遅延１２０の出力は、フィードバック（ＦＢ）信号路１２２を介して、位相検出器１１６の第２の入力に電気的に結合されている。位相検出器１１６の出力は、選択（ＳＥＬ）信号路１１８を介して、可変遅延線１０８の制御入力に電気的に結合されている。
【００１９】
レシーバ１０４は、ＶＣＬＫをバッファして、ＣＬＫ２Ｄ信号を供給する。可変遅延線１０８は、ＳＥＬ信号に基づいてＣＬＫ２Ｄ信号を遅延させて、ＤＣＬＫ信号を供給する。フィードバック遅延１２０は、レシーバ１０４とＯＣＤ１１２との遅延を補償して、位相検出器１１６へＦＢ信号を供給する。位相検出器１１６は、ＦＢ信号とＣＬＫ２Ｄ信号とを比較し、ＳＥＬ信号を生成して、可変遅延線１０８を制御する。ＯＣＤ１１２は、ＤＣＬＫ信号を受信し、ＤＱＳ信号路１１４へＤＳＱ信号を出力する。可変遅延線１０８は、ＤＬＬ１００の一部として図示されているが、他の様々な種類の回路内において使用することができる。
【００２０】
図２は、従来技術による可変遅延線１０９の一形態を示している。可変遅延線１０９は、ブレンダー遅延１３０および粗遅延１３４を有している。ＣＬＫ２Ｄ信号路１０６は、ブレンダー遅延１３０の入力に電気的に結合されている。ブレンダー遅延１３０の出力は、信号路１３２を介して、粗遅延１３４の入力に電気的に結合されている。粗遅延１３４の出力は、ＤＣＬＫ信号路１１０に電気的に結合されている。粗遅延１３４は、複数の遅延素子を有している。各遅延素子は、実質的に等しい遅延を供給する。所望の粗遅延（Ｔｃｒ）を供給するために、選択される遅延素子の番号は、ＳＥＬ信号路１１８上のＳＥＬ信号に基づいている。ブレンダー遅延１３０は、ＳＥＬ信号に基づいて、ゼロと、１つの粗遅延素子の遅延との間の大きさの遅延を供給して、所望のブレンダー遅延（Ｔｂｌ）を供給する。したがって、ブレンダー遅延１３０を介した遅延と、粗遅延１３４を介した遅延とを組み合わせることによって、所望の遅延を得ることができる。
【００２１】
図３は、従来技術による遅延線１０９を介した遅延の一形態を示すグラフ２００である。グラフ２００は、ｙ軸２０２上に遅延、そしてｘ軸２０４上には、選択された素子を示している。ｘ軸２０４は、２１６および２１８において繰り返される。グラフ２００は、ブレンダー遅延１３０を介した遅延２１０と、粗遅延１３４を介した遅延２０８と、ブレンダー遅延１３０と粗遅延１３４とを介した遅延の組み合わせに対する全遅延２０６とを示している。ブレンダー遅延１３０の遅延２１０は、ｘ軸２０４を基準とし、そしてゼロ遅延から、１つの粗遅延素子の遅延と等しい最大遅延（２１４で示されている）まで変化している。粗遅延１３４の遅延２０８は、ｘ軸２１６を基準とし、選択される粗遅延素子の番号に基づいて変化している。各粗遅延素子の遅延は２１２で示されている。全遅延２０６は、ｘ軸２１８を基準とし、ブレンダー遅延１３０の遅延２１０と粗遅延１３４の遅延２０８とを足し合わせたものに等しい。
【００２２】
選択される粗遅延素子の番号が増加または減少する各位置では、ブレンダー遅延１３０が、その最小遅延から最大遅延まで、あるいはその最大遅延から最小遅延まで遷移する。これは同期点（synchronization point）として知られている。回路の周波数が上がるにつれて、この遷移の達成がより困難となるため、可変遅延線１０９の性能に悪影響を与える。
【００２３】
図４は、本発明による可変遅延線３００の一実施形態を示す図である。この実施形態では、ＤＬＬ１００の可変遅延線１０８の代わりに可変遅延線３００が用いられている。可変遅延線３００は、粗遅延素子３０４、ブレンダー遅延３０８および３１２、粗遅延３１６、および制御回路３１８を有している。ＣＬＫ２Ｄ信号路１０６は、粗遅延素子３０４と電気的に結合されているとともに、ＥＡＲＬＹ信号路３０２を介してブレンダー遅延３０８の第１の入力とブレンダー遅延３１２の第１の入力とに電気的に結合されている。粗遅延素子３０４の出力は、ブレンダー遅延３０８の第２の入力とブレンダー遅延３１２の第２の入力とに電気的に結合されている。
【００２４】
ＳＥＬ信号路１１８は、制御回路３１８の入力に電気的に結合されている。制御回路３１８の第１の出力は、Ｂ１信号路３２２を介して、ブレンダー遅延３０８の制御入力に電気的に結合されている。制御回路３１８の第２の出力は、Ｂ２信号路３２０を介して、ブレンダー遅延３１２の制御入力に電気的に結合されている。制御回路３１８の第３の出力は、Ｃ１信号路３２４を介して、粗遅延３１６の制御入力に電気的に結合されている。ブレンダー遅延３０８の出力は、ＥＬ信号路３１０を介して、粗遅延３１６の第１の入力に電気的に結合されている。ブレンダー遅延３１２の出力は、ＬＥ信号路３１４を介して、粗遅延３１６の第２の入力に電気的に結合されている。粗遅延３１６の出力は、ＤＣＬＫ信号路１１０に電気的に結合されている。
【００２５】
ＣＬＫ２Ｄ信号は、ＥＡＲＬＹ信号路３０２のＥＡＲＬＹ信号と同一である。粗遅延素子３０４は、ＥＡＲＬＹ信号を受信し、ＬＡＴＥ信号路３０６へＬＡＴＥ信号を供給する。ＬＡＴＥ信号は、一粗遅延素子の遅延分、ＥＡＲＬＹ信号に対して遅延される。ブレンダー遅延３０８は、ＥＡＲＬＹ信号路３０２を介してＥＡＲＬＹ信号を受信し、ＬＡＴＥ信号路３０６を介してＬＡＴＥ信号を受信し、そしてＢ１信号路３２２を介してＢ１信号を受信する。ブレンダー遅延３０８は、Ｂ１信号に基づいて、ＥＡＲＬＹ信号とＬＡＴＥ信号との間を補間し、ＥＬ信号路３１０にＥＬ信号を供給する。ブレンダー遅延３１２は、ＥＡＲＬＹ信号路３０２を介してＥＡＲＬＹ信号を受信し、ＬＡＴＥ信号路３０６を介してＬＡＴＥ信号を受信し、そしてＢ２信号路３２０を介してＢ２信号を受信する。ブレンダー遅延３１２は、Ｂ２信号に基づいて、ＥＡＲＬＹ信号とＬＡＴＥ信号との間を補間し、ＬＥ信号路３１４にＬＥ信号を供給する。
【００２６】
一実施形態では、Ｂ１信号はＢ２信号に対して相補的であり、ＬＥ信号に相補的なＥＬ信号を供給する。ブレンダー遅延３０８の遅延（Ｔｂｌ）とブレンダー遅延３１２の遅延（Ｔｃｒ−Ｔｂｌ）との合計は、一粗遅延素子の遅延（Ｔｃｒ）と等しい。別の実施形態では、ブレンダー遅延３０８の遅延が最小遅延であり、ブレンダー遅延３１２の遅延が最大遅延である場合、あるいは、ブレンダー遅延３０８の遅延が最大遅延であり、ブレンダー遅延３１２の遅延が最小遅延である場合を除き、ＥＬ信号はＬＥ信号に相補的ではない。
【００２７】
Ｂ１信号は、ブレンダー遅延３０８を制御するために用いられるビット数に応じて、ブレンダー遅延３０８の遅延に、任意の適切な数値の１つを設定する。Ｂ２信号は、Ｂ１信号の値に相補的な値を用いて、ブレンダー遅延３１２の遅延を設定する。一実施形態では、Ｂ１信号およびＢ２信号は、それぞれ３ビットを用いて、ブレンダー遅延３０８の遅延およびブレンダー遅延３１２の遅延をそれぞれ設定する。３ビットによって、ブレンダー遅延３０８およびブレンダー遅延３１２に対する８つの可能な制御設定が提供される。例えば、Ｂ１信号が「０００」と等しい場合は、Ｂ２信号は相補的な「１１１」と等しい。Ｂ１信号が「１１１」と等しい場合は、Ｂ２信号は相補的な「０００」と等しい。Ｂ１信号が「００１」と等しい場合は、Ｂ２信号は相補的な「１１０」と等しい。
【００２８】
粗遅延３１６は、ＥＬ信号路３１０を介してＥＬ信号を受信し、ＬＥ信号路３１４を介してＬＥ信号を受信し、そしてＣ１信号路３２４を介してＣ１信号を受信する。Ｃ１信号は、粗遅延素子を選択し、アクティブにする。粗遅延３１６は、Ｃ１信号に基づいて、選択された遅延素子を介してＥＬ信号またはＬＥ信号のいずれかを遅延させ、ＤＣＬＫ信号路１１０にＤＣＬＫ信号を供給する。これについては、図５〜図７Ｂを参照しながら以下に詳述する。
【００２９】
動作中では、入力信号はＣＬＫ２Ｄ信号路１０６において受信される。ＣＬＫ２Ｄ信号は、ＥＡＲＬＹ信号路３０２へＥＡＲＬＹ信号を供給する。ＣＬＫ２Ｄ信号は、粗遅延素子３０４によって遅延され、ＬＡＴＥ信号路３０６へＬＡＴＥ信号を供給する。制御回路３１８は、ＳＥＬ信号路１１８を介して、位相検出器１１６からＳＥＬ信号を受信する。制御回路３１８は、ブレンダー遅延３０８へＢ１信号を供給し、ブレンダー遅延３１２へＢ２信号を供給し、粗遅延３１６へＣ２信号を供給して、ＤＣＬＫ信号とＣＬＫ２Ｄ信号との間における所望の遅延を選択する。ブレンダー遅延３０８は、Ｂ１信号に基づいて、ＥＡＲＬＹ信号とＬＡＴＥ信号との間を補間して、ＥＬ信号を供給する。ブレンダー遅延３１２は、Ｂ２信号に基づいて、ＥＡＲＬＹ信号とＬＡＴＥ信号との間を補間して、ＥＬ信号に相補的なＬＥ信号を供給する。粗遅延３１６は、Ｃ１信号に基づいて、選択された番号の遅延素子分、ＥＬ信号またはＬＥ信号を遅延させて、ＤＣＬＫ信号路１１０へＤＣＬＫ信号を供給する。
【００３０】
図５は、粗遅延３１６の一実施形態を示す図である。粗遅延３１６は、任意の適切な個数の粗遅延装置（coarse delay unit）３３０を有していてよい。この実施形態では、遅延装置＜０＞３３０ａ、遅延装置＜１＞３３０ｂ、遅延装置＜２＞３３０ｃ、および遅延装置＜３＞３３０ｄが図示されている。可変遅延線３００の所望の最大遅延を達成するために、遅延装置＜３＞３３０ｄの左方に任意の適切な個数の粗遅延装置を配置してよい。各遅延装置は、ＮＡＮＤゲートＮ０  ３３８、ＮＡＮＤゲートＮ１  ３４２、ＮＡＮＤゲートＮ２  ３３４、およびインバータ３４４を有している。
【００３１】
遅延装置＜０＞３３０ａは、ＮＡＮＤゲートＮ０  ３３８ａ、ＮＡＮＤゲートＮ１  ３４２ａ、ＮＡＮＤゲートＮ２  ３３４ａ、およびインバータ３４４ａを有している。ＮＡＮＤゲートＮ２  ３３４ａの第１の入力は、ＰＲＥ信号路３３２ａを介して、ＮＡＮＤゲートＮ０  ３３８ｂの出力に電気的に結合されている。ＮＡＮＤゲートＮ２  ３３４ａの第２の入力は、信号路３４６ａを介して、インバータ３４４ａの出力に電気的に結合されている。ＮＡＮＤゲートＮ２  ３３４ａの出力は、信号路３３６ａを介して、ＮＡＮＤゲートＮ０  ３３８ａの第１の入力に電気的に結合されている。ＮＡＮＤゲートＮ１  ３４２ａの第１の入力は、選択＜０＞（ＳＥＬ＜０＞）信号路３２４ａに電気的に結合されている。ＮＡＮＤゲートＮ１  ３４２ａの第２の入力は、ＥＬ信号路３１０に電気的に結合されている。ＮＡＮＤゲートＮ１  ３４２ａの出力は、信号路３４０ａを介して、ＮＡＮＤゲートＮ０  ３３８ａの第２の入力に電気的に結合されている。ＮＡＮＤゲート３３８ａの出力は、ＤＣＬＫ信号路１１０に電気的に結合されている。
【００３２】
遅延装置＜１＞３３０ｂは、ＮＡＮＤゲートＮ０  ３３８ｂ、ＮＡＮＤゲートＮ１  ３４２ｂ、ＮＡＮＤゲートＮ２  ３３４ｂ、およびインバータ３４４ｂを有している。ＮＡＮＤゲートＮ２  ３３４ｂの第１の入力は、ＰＲＥ信号路３３２ｂを介して、ＮＡＮＤゲートＮ０  ３３８ｃの出力に電気的に結合されている。ＮＡＮＤゲートＮ２  ３３４ｂの第２の入力は、信号路３４６ａを介して、インバータ３４４ｂの出力に電気的に結合されている。ＮＡＮＤゲートＮ２  ３３４ｂの出力は、信号路３３６ｂを介して、ＮＡＮＤゲートＮ０  ３３８ｂの第１の入力に電気的に結合されている。ＮＡＮＤゲートＮ１  ３４２ｂの第１の入力は、選択＜１＞（ＳＥＬ＜１＞）信号路３２４ｂに電気的に結合されている。ＮＡＮＤゲートＮ１  ３４２ｂの第２の入力は、ＬＥ信号路３１４に電気的に結合されている。ＮＡＮＤゲートＮ１  ３４２ｂの出力は、信号路３４０ｂを介して、ＮＡＮＤゲートＮ０  ３３８ｂの第２の入力に電気的に結合されている。
【００３３】
遅延装置＜２＞３３０ｃは、ＮＡＮＤゲートＮ０  ３３８ｃ、ＮＡＮＤゲートＮ１  ３４２ｃ、ＮＡＮＤゲートＮ２  ３３４ｃ、およびインバータ３４４ｃを有している。ＮＡＮＤゲートＮ２  ３３４ｃの入力が、信号路３３２ｃを介して、ＮＡＮＤゲートＮ０  ３３８ｄの出力に電気的に結合されていて、そしてＮＡＮＤゲートＮ１  ３４２ｃが選択＜２＞（ＳＥＬ＜２＞）信号路３２４ｃに電気的に結合されていることを除いては、遅延装置＜２＞３３０ｃは、遅延装置＜０＞３３０ａと同様に、電気的に結合されている。
【００３４】
遅延装置＜３＞３３０ｄは、ＮＡＮＤゲートＮ０  ３３８ｄ、ＮＡＮＤゲートＮ１  ３４２ｄ、ＮＡＮＤゲートＮ２  ３３４ｄ、およびインバータ３４４ｄを有している。ＮＡＮＤゲートＮ２  ３３４ｄの入力が、ＰＲＥ信号路３３２ｄを介して、遅延装置＜４＞（図示せず）のＮＡＮＤゲートＮ０の出力に電気的に結合されていて、そしてＮＡＮＤゲートＮ１  ３４２ｄの入力が選択＜３＞（ＳＥＬ＜３＞）信号路３２４ｄに電気的に結合されていることを除いては、遅延装置＜３＞３３０ｄは、遅延装置＜１＞３３０ｂと同様に、電気的に結合されている。
【００３５】
偶数番号の遅延装置（例えば３３０ａおよび３３０ｃ）は、偶数番号の選択信号路（例えば、それぞれ３２４ａおよび３２４ｃ）に電気的に結合されたＮＡＮＤゲートＮ１  ３４２入力と、ＥＬ信号路３１０に電気的に結合されたＮＡＮＤゲートＮ１  ３４２入力とを有している。奇数番号の遅延装置（例えば３３０ｂおよび３３０ｄ）は、奇数番号の選択信号路（例えば、それぞれ３２４ｂおよび３２４ｄ）に電気的に結合されたＮＡＮＤゲートＮ１  ３４２入力と、ＬＥ信号路３１４に電気的に結合されたＮＡＮＤゲートＮ１  ３４２入力とを有している。このパターンは、遅延装置＜３＞３３０ｄの左方の遅延装置へと続く。
【００３６】
アクティブにされる遅延装置の番号は、所望の遅延装置の選択信号路に論理ハイ信号を供給することによって選択される。例えば、選択＜０＞信号路３２４ａを介する論理ハイ信号は、遅延装置＜０＞３３０ａをアクティブにする。選択＜１＞信号路３２４ｂを介する論理ハイ信号は、選択＜０＞信号路３２４ａを介する論理ロー信号と共に、遅延装置＜１＞３３０ｂおよび遅延装置＜０＞３３０ａをアクティブにする。選択＜２＞信号路３２４ｃを介する論理ハイ信号は、選択＜０＞信号路３２４ａと選択＜１＞信号路３２４ｂとの両方を介する論理ロー信号と共に、遅延装置３３０ａ〜３３０ｃ等をアクティブにする。
【００３７】
遅延装置＜０＞３３０ａでは、選択＜０＞信号路３２４ａを介する論理ハイ信号によって、ＮＡＮＤゲートＮ１  ３４２ａが有効にされる。インバータ３４４ａは、選択＜０＞信号路３２４ａを介する論理ハイ信号を反転させ、信号路３４６ａに論理ロー信号を供給して、ＮＡＮＤゲートＮ２  ３３４ａを無効にする。ＮＡＮＤゲートＮ２  ３３４ａは、信号路３３６ａに論理ハイ信号を出力する。ＮＡＮＤゲートＮ１  ３４２ａは、ＥＬ信号路３１０を介する論理ロー信号に応答して論理ハイ信号を出力し、そしてＥＬ信号路３１０を介する論理ハイ信号に応答して論理ロー信号を出力する。信号路３３６ａを介する論理ハイ信号と、信号路３４０ａを介する論理ロー信号とによって、ＮＡＮＤゲートＮ０  ３３８ａは、ＤＣＬＫ信号路１１０へ論理ハイ信号を出力する。信号路３４０ａを介する論理ハイ信号と、信号路３３６ａを介する論理ハイ信号とによって、ＮＡＮＤゲートＮ０  ３３８ａは、ＤＣＬＫ信号路１１０へ論理ロー信号を出力する。
【００３８】
したがって、選択＜０＞信号路３２４ａを介する論理ハイ信号によって、ＮＡＮＤゲートＮ０  ３３８ａは、ＥＬ信号路３１０を介する論理ハイ信号に応答して、ＤＣＬＫ信号路１１０へ論理ハイ信号を出力する。ＮＡＮＤゲートＮ０  ３３８ａは、ＥＬ信号路３１０を介する論理ロー信号に応答して、ＤＣＬＫ信号路１１０へ論理ロー信号を出力する。上記ＥＬ信号は、ＮＡＮＤゲートＮ１  ３４２ａおよびＮＡＮＤゲートＮ０  ３３８ａによって遅延される。全遅延は、ブレンダー遅延３０８の遅延に１つの粗遅延装置の遅延を加えたものに等しい。
【００３９】
遅延装置＜１＞３３０ｂおよび遅延装置＜０＞３３０ａは、選択＜１＞信号路３２４ｂを介する論理ハイ信号と、選択＜０＞信号路３２４ａを介する論理ロー信号とによってアクティブにされる。選択＜１＞信号路３２４ｂを介する論理ハイ信号によって、ＮＡＮＤゲートＮ１  ３４２ｂが有効にされ、そしてＮＡＮＤゲートＮ２  ３３４ｂが無効にされる。ＮＡＮＤゲートＮ２  ３３４ｂは、信号路３３６ｂへ論理ハイ信号を出力する。選択＜０＞信号路３２４ａを介する論理ロー信号によって、ＮＡＮＤゲートＮ１  ３４２ａが無効にされ、そしてＮＡＮＤゲートＮ２  ３３４ａが有効にされる。ＮＡＮＤゲートＮ１  ３４２ａは、信号路３４０ａへ論理ハイ信号を出力する。
【００４０】
ＬＥ信号路３１４を介する論理ハイ信号によって、ＮＡＮＤゲートＮ１  ３４２ｂは、信号路３４０ｂへ論理ロー信号を出力する。信号路３４０ｂを介する論理ロー信号、および信号路３３６ｂを介する論理ハイ信号によって、ＮＡＮＤゲート３３８ｂは、信号路３３２ａへ論理ハイ信号を出力する。信号路３３２ａを介した論理ハイ信号、および信号路３４６ａを介した論理ハイ信号によって、ＮＡＮＤゲートＮ２  ３３４ａは、信号路３３６ａへ論理ロー信号を出力する。信号路３３６ａを介する論理ロー信号、および信号路３４０ａを介する論理ハイ信号によって、ＮＡＮＤゲートＮ０  ３３８ａは、ＤＣＬＫ信号路１１０へ論理ハイ信号を出力する。
【００４１】
ＬＥ信号路３１４を介する論理ロー信号によって、ＮＡＮＤゲートＮ１  ３４２ｂは、信号路３４０ｂへ論理ハイ信号を出力する。信号路３４０ｂを介する論理ハイ信号、および信号路３３６ｂを介する論理ハイ信号によって、ＮＡＮＤゲート３３８ｂは、信号路３３２ａへ論理ロー信号を出力する。信号路３３２ａを介する論理ロー信号、および信号路３４６ａを介する論理ハイ信号によって、ＮＡＮＤゲートＮ２  ３３４ａは、信号路３３６ａへ論理ハイ信号を出力する。信号路３３６ａを介する論理ハイ信号、および信号路３４０ａを介する論理ハイ信号によって、ＮＡＮＤゲートＮ０  ３３８ａは、ＤＣＬＫ信号路１１０へ論理ロー信号を出力する。
【００４２】
したがって、選択＜１＞信号路３２４ｂを介する論理ハイ信号、および選択＜０＞信号路３２４ａを介する論理ロー信号によって、ＮＡＮＤゲートＮ０  ３３８ａは、ＬＥ信号路３１４を介する論理ハイ信号に応答して、ＤＣＬＫ信号路１１０へ論理ハイ信号を出力する。ＮＡＮＤゲートＮ０  ３３８ａは、ＬＥ信号路３１４を介する論理ロー信号に応答して、ＤＣＬＫ信号路１１０へ論理ロー信号を出力する。上記ＬＥ信号は、ＮＡＮＤゲートＮ１  ３４２ｂ、ＮＡＮＤゲートＮ０  ３３８ｂ、ＮＡＮＤゲートＮ２  ３３４ａ、およびＮＡＮＤゲートＮ０  ３３８ａによって遅延される。全遅延は、ブレンダー遅延３１２の遅延に２つの粗遅延装置の遅延を加えたものに等しい。
【００４３】
どの選択信号路が論理ハイ信号を受信するのかに応じて、ＬＥ信号路３１４を介するＬＥ信号、あるいはＥＬ信号路３１０を介するＥＬ信号のいずれかが、選択された番号の遅延装置を介して遅延される。上記ＬＥ信号およびＥＬ信号は相補的である。したがって、ＬＥ信号が最小遅延に設定されている場合は、ＥＬ信号は最大遅延に設定され、ＬＥ信号が最大遅延に設定されている場合は、ＥＬ信号は最小遅延に設定される。図６Ａ〜図６Ｄは、ブレンダー遅延３０８およびブレンダー遅延３１２を組み合わせた粗遅延３１６が、どのようにして同期問題の発生を防止するのかを示している。
【００４４】
図６Ａは、最初の遅延選択の場合における、可変遅延線３００に対する信号のタイミングの一実施形態を示すタイミング図４００Ａである。この実施形態では、Ｂ１信号は「０００」と等しく、Ｂ２信号は「１１１」と等しく、そしてＣ１信号は「０００」と等しい。Ｃ１信号に対する値「０００」は、粗遅延３１６内の遅延装置＜０＞３３０ａを選択し、Ｂ１信号に対する値「０００」は、ブレンンダー遅延３０８に対して最小の遅延または遅延ゼロを選択し、そしてＢ２信号に対する値「１１１」は、ブレンンダー遅延３１２に対して相補的な最大の遅延を選択する。タイミング図４００Ａは、ＥＬ信号路３１０にＥＬ信号４０２を有し、ＬＥ信号路３１４にＬＥ信号４０４を有し、ＰＲＥ信号路３３２ａに遅延装置＜０＞ＰＲＥ信号４０６を有し、ＥＬ信号路３１０に遅延装置＜０＞ＩＮ信号４０８を有し、そしてＤＣＬＫ信号路１１０に遅延装置＜０＞ＯＵＴ信号４１０を有している。
【００４５】
Ｃ１信号の値「０００」に応答して、選択＜０＞信号路３２４ａの選択＜０＞信号は論理ハイとなり、これによってＮＡＮＤゲートＮ１  ３４２ａが有効にされ、そしてＮＡＮＤゲートＮ２  ３３４ａが無効にされる。本発明に関する説明を簡素にするために、選択＜１＞信号路３２４ｂの選択＜１＞信号もまた論理ハイとなり、これによってＮＡＮＤゲートＮ１  ３４２ｂが有効にされ、そしてＮＡＮＤゲートＮ２  ３３４ｂが無効にされる。なお、選択＜１＞信号は、ＤＣＬＫ信号に対して、論理ハイにある選択＜０＞信号の影響を与えることはない。
【００４６】
ブレンンダー遅延３０８に対して選択された最小遅延、およびブレンンダー遅延３１２に対して選択された最大遅延によって、ＬＥ信号４０４の立ち上がりエッジ４２２は、ＥＬ信号４０２の立ち上がりエッジ４１４に対して、１つの粗遅延装置の遅延分、遅延される。この遅延分は、４１２で示されている。ＥＬ信号４０２の立ち上がりエッジ４１４は、遅延装置＜０＞ＩＮ信号４０８の立ち上がりエッジ４１６と同じである。遅延装置＜０＞ＰＲＥ信号４０６の立ち上がりエッジ４１８は、ＬＥ信号４０４の立ち上がりエッジ４２２に対して、ＮＡＮＤゲートＮ１  ３４２ｂとＮＡＮＤゲートＮ０  ３３８ｂとを介した１つの粗遅延装置の遅延分、遅延される。この遅延分は、４２０で示されている。遅延装置＜０＞ＯＵＴ信号４１０の立ち上がりエッジ４２４は、ＥＬ信号４０２の立ち上がりエッジ４１４に対して、ＮＡＮＤゲートＮ１  ３４２ａとＮＡＮＤゲートＮ０  ３３８ａとを介した１つの粗遅延装置の遅延分、遅延される。この遅延分は、４１２で示されている。したがって、このときの遅延選択における全遅延は、１つの粗遅延素子の遅延と等しい。特に、この全遅延は、ＮＡＮＤゲートＮ１  ３４２ａとＮＡＮＤゲートＮ０  ３３８ａとを介した遅延と等しい。なぜなら、ブレンンダー遅延３０８を介した遅延は、ゼロと等しいからである。
【００４７】
図６Ｂは、Ｂ１信号が「００１」に増加して、Ｂ２信号が「１１０」に減少した後における、可変遅延線３００に対する信号のタイミングの一実施形態を示すタイミング図４００Ｂである。ＥＬ信号４０２の立ち上がりエッジ４２６は、ＥＬ信号４０２の立ち上がりエッジ４１４（図６Ａ）に対して、ブレンダー遅延３０８を介して、１つの粗遅延素子の遅延の７分の１分、遅延される。ＬＥ信号４０４の立ち上がりエッジ４２８は、ブレンダー遅延３１２を介して、１つの粗遅延素子の遅延の７分の１分、ＬＥ信号４０４の立ち上がりエッジ４２２（図６Ａ）を進ませる。ＥＬ信号４０２の立ち上がりエッジ４２６は、遅延装置＜０＞ＩＮ信号４０８の立ち上がりエッジ４３２と同じである。遅延装置＜０＞ＰＲＥ信号４０６の立ち上がりエッジ４３０は、ＬＥ信号４０４の立ち上がりエッジ４２８に対して、ＮＡＮＤゲートＮ１  ３４２ｂとＮＡＮＤゲートＮ０  ３３８ｂとを介して、１つの粗遅延装置の遅延分、遅延される。この遅延分は、４３６で示されている。遅延装置＜０＞ＯＵＴ信号４１０の立ち上がりエッジ４３４は、ＥＬ信号４０２の立ち上がりエッジ４２６に対して、ＮＡＮＤゲートＮ１  ３４２ａとＮＡＮＤゲートＮ０  ３３８ａとを介して、１つの粗遅延装置の遅延分、遅延される。この遅延分は、４３８で示されている。したがって、このときの遅延選択における全遅延は、１つの粗遅延素子に、ブレンダー遅延３０８の遅延を加えたものに等しい。特に、この全遅延は、ブレンダー遅延３０８を介する１つの粗遅延素子の遅延の７分の１に、ＮＡＮＤゲートＮ１  ３４２ａとＮＡＮＤゲートＮ０  ３３８ａとを介した遅延を加えたもの、すなわち粗遅延素子の遅延の１と７分の１に等しい。
【００４８】
図６Ｃは、Ｂ１信号が「１１１」に増加して、Ｂ２信号が「０００」に減少した後における、可変遅延線３００に対する信号のタイミングの一実施形態を示すタイミング図４００Ｃである。ブレンダー遅延３０８に対して選択された最大遅延、およびブレンダー遅延３１２に対して選択された最小遅延によって、ＥＬ信号４０２の立ち上がりエッジ４４０は、ＬＥ信号４０４の立ち上がりエッジ４４２に対して、ブレンダー遅延３０８を介して、１つの粗遅延素子の遅延分、遅延される。この遅延分は、４５０で示されている。ＥＬ信号４０２の立ち上がりエッジ４４０は、遅延装置＜０＞ＩＮ信号４０８の立ち上がりエッジ４４６と同じである。遅延装置＜０＞ＰＲＥ信号４０６の立ち上がりエッジ４４４は、ＬＥ信号４０４の立ち上がりエッジ４４２に対して、ＮＡＮＤゲートＮ１  ３４２ｂとＮＡＮＤゲートＮ０  ３３８ｂとを介して、１つの粗遅延装置の遅延分、遅延される。この遅延分は、４５０で示されている。遅延装置＜０＞ＯＵＴ信号４１０の立ち上がりエッジ４４８は、ＥＬ信号４０２の立ち上がりエッジ４４０に対して、ＮＡＮＤゲートＮ１  ３４２ａとＮＡＮＤゲートＮ０  ３３８ａとを介して、１つの粗遅延装置の遅延分、遅延される。この遅延分は、４５２で示されている。
【００４９】
したがって、このときの遅延選択における全遅延は、１つの粗遅延素子に、ブレンダー遅延３０８の遅延を加えたものに等しい。特に、この全遅延は、ブレンダー遅延３０８を介する１つの粗遅延素子の遅延に、ＮＡＮＤゲートＮ１  ３４２ａとＮＡＮＤゲートＮ０  ３３８ａとを介した遅延を加えたもの、すなわち２つの粗遅延装置の全遅延に等しい。なお、遅延装置＜０＞ＰＲＥ信号４０６の立ち上がりエッジ４４４は、遅延装置＜０＞ＩＮ信号４０８の立ち上がりエッジ４４６と一直線上に並んでいる。
【００５０】
図６Ｄは、Ｃ１信号が「００１」に増加した後における、可変遅延線３００に対する信号のタイミングの一実施形態を示すタイミング図４００Ｄである。Ｃ１信号の値「００１」に応答して、選択＜０＞信号路３２４ａの選択＜０＞信号が論理ローとなり、選択＜１＞信号路３２４ｂの選択＜１＞信号が論理ハイとなる。選択＜１＞信号路３２４ｂの論理ハイ信号は、ＮＡＮＤゲートＮ１  ３４２ｂを有効にし、そしてＮＡＮＤゲートＮ２  ３３４ｂを無効にする。本発明に関する説明を簡素にするために、選択＜２＞信号路３２４ｃの選択＜２＞信号もまた論理ハイとなり、これによってＮＡＮＤゲートＮ１  ３４２ｃが有効にされ、そしてＮＡＮＤゲートＮ２  ３３４ｃが無効にされる。なお、選択＜２＞信号は、ＤＣＬＫ信号に対して、論理ハイにある選択＜１＞信号の影響を与えることはない。
【００５１】
タイミング図４００Ｄの立ち上がりエッジ４４０〜４４８、遅延４５０、および遅延４５２は、タイミング図４００Ｃにおいて同一の符号を持つ立ち上がりエッジおよび遅延と同一である。全遅延もまた同じであるが、しかしこの場合は、遅延は、ＮＡＮＤゲートＮ１  ３４２ｂ、ＮＡＮＤゲートＮ０  ３３８ｂ、ＮＡＮＤゲートＮ２  ３３４ａ、およびＮＡＮＤゲートＮ０  ３３８ａを介して得られる。これは、遅延装置＜０＞ＰＲＥ信号４０６の立ち上がりエッジ４４４と、遅延装置＜０＞ＩＮ信号４０８の立ち上がりエッジ４４６とが一直線上に並んでいるためである。したがって、粗遅延装置＜０＞から粗遅延装置＜１＞へ遷移しても、全遅延に変化が起こることはない。ブレンダー遅延３０８およびブレンダー遅延３１２が粗遅延装置間の遷移を円滑にするので、可変遅延３００には同期上の問題はない。少数の粗遅延装置から多数の粗遅延装置へと切り替えて全遅延を増加させたときにも、多数の粗遅延装置から少数の粗遅延装置へと切り替えて全遅延を少なくしたときにも、上記遷移は円滑に行われる。
【００５２】
図７Ａは、ＮＡＮＤゲートＮ２  ３３４およびＮＡＮＤゲートＮ０  ３３８を介する遅延が、ＮＡＮＤゲートＮ１  ３４２およびＮＡＮＤゲートＮ０  ３３８を介する遅延と等しくない場合における、可変遅延線３００に対する信号のタイミングの一実施形態を示すタイミング図５００Ａである。この実施形態では、Ｂ１信号が「０００」に設定され、Ｂ２信号が「１１１」に設定され、そしてＣ１信号が「０００」に設定される。Ｃ１信号に対する値「０００」は、粗遅延３１６内の遅延装置＜０＞３３０ａを選択し、Ｂ１信号に対する値「０００」は、ブレンダー遅延３０８に対する最小遅延または遅延ゼロを選択し、そしてＢ２信号に対する値「１１１」は、ブレンダー遅延３１２に対する相補的な最大遅延を選択する。
【００５３】
Ｃ１信号の値「０００」に応答して、選択＜０＞信号路３２４ａの選択＜０＞信号は論理ハイとなり、これによってＮＡＮＤゲートＮ１  ３４２ａが有効にされ、そしてＮＡＮＤゲートＮ２  ３３４ａが無効にされる。本発明に関する説明を簡素にするために、選択＜１＞信号路３２４ｂの選択＜１＞信号もまた論理ハイとなり、これによってＮＡＮＤゲートＮ１  ３４２ｂが有効にされ、そしてＮＡＮＤゲートＮ２  ３３４ｂが無効にされる。なお、選択＜１＞信号は、ＤＣＬＫ信号に対して、論理ハイにある選択＜０＞信号の影響を与えることはない。
【００５４】
ブレンダー遅延３０８に対して選択された最小遅延、およびブレンダー遅延３１２に対して選択された最大遅延によって、ＬＥ信号４０４の立ち上がりエッジ４６２は、ＥＬ信号４０２の立ち上がりエッジ４６０に対して、１つの粗遅延装置遅延分、遅延される。この遅延分は、４７２で示されている。この実施形態では、１つの粗遅延装置の遅延は、ＮＡＮＤゲートＮ２  ３３４およびＮＡＮＤゲートＮ０  ３３８を介した遅延と等しい。ＥＬ信号４０２の立ち上がりエッジ４６０は、遅延装置＜０＞ＩＮ信号４０８の立ち上がりエッジ４６６と同じである。遅延装置＜０＞ＰＲＥ信号４０６の立ち上がりエッジ４６４は、ＬＥ信号４０４の立ち上がりエッジ４６２に対して、１つの粗遅延装置の遅延に、ＮＡＮＤゲートＮ１  ３４２ｂおよびＮＡＮＤゲートＮ０  ３３８ｂを介した誤遅延を加えた遅延分、遅延される。この遅延分は、４７０で示されている。遅延装置＜０＞ＯＵＴ信号４１０の立ち上がりエッジ４６８は、ＥＬ信号４０２の立ち上がりエッジ４６０に対して、１つの粗遅延装置の遅延に、ＮＡＮＤゲートＮ１  ３４２ａおよびＮＡＮＤゲートＮ０  ３３８ａを介した誤遅延を加えた遅延分、遅延される。この遅延分は、４７４で示されている。したがって、このときの遅延選択における全遅延は、１つの粗遅延素子に誤遅延を加えた遅延と等しい。特に、この全遅延は、ＮＡＮＤゲートＮ１  ３４２ａおよびＮＡＮＤゲートＮ０  ３３８ａを介する遅延と等しい。この遅延は、ＮＡＮＤゲートＮ２  ３３４ａおよびＮＡＮＤゲートＮ０  ３３８ａを介する遅延よりも、上記誤遅延分、大きい。
【００５５】
図７Ｂは、ＮＡＮＤゲートＮ２  ３３４およびＮＡＮＤゲートＮ０  ３３８を介する遅延が、ＮＡＮＤゲートＮ１  ３４２およびＮＡＮＤゲートＮ０  ３３８を介する遅延と等しくない場合における、可変遅延線３００に対する信号のタイミングの別の実施形態を示すタイミング図５００Ｂである。この実施形態では、Ｂ１信号が「１１１」に設定され、Ｂ２信号が「０００」に設定される。ブレンダー遅延３０８に対して選択された最大遅延、およびブレンダー遅延３１２に対して選択された最小遅延によって、ＥＬ信号４０２の立ち上がりエッジ４７６は、ＬＥ信号４０４の立ち上がりエッジ４７８に対して、ブレンダー遅延３０８を介して、１つの粗遅延素子の遅延分、遅延される。この遅延分は、４８８で示されている。ＥＬ信号４０２の立ち上がりエッジ４７６は、遅延装置＜０＞ＩＮ信号４０８の立ち上がりエッジ４８２と同じである。遅延装置＜０＞ＰＲＥ信号４０６の立ち上がりエッジ４８０は、ＬＥ信号４０４の立ち上がりエッジ４７８に対して、１つの粗遅延装置の遅延に、ＮＡＮＤゲートＮ１  ３４２ｂおよびＮＡＮＤゲートＮ０  ３３８ｂを介した誤遅延を加えた遅延分、遅延される。この遅延分は、４８６で示されている。遅延装置＜０＞ＯＵＴ信号４１０の立ち上がりエッジ４８４は、ＥＬ信号４０２の立ち上がりエッジ４７６に対して、１つの粗遅延装置の遅延に、ＮＡＮＤゲートＮ１  ３４２ａおよびＮＡＮＤゲートＮ０  ３３８ａを介した上記誤遅延を加えた遅延分、遅延される。この遅延分は、４９０で示されている。
【００５６】
したがって、このときの遅延選択における全遅延は、１つの粗遅延素子に、上記誤遅延と、ブレンダー遅延３０８の遅延とを加えた遅延に等しい。特に、この全遅延は、ブレンダー遅延３０８を介する遅延に、ＮＡＮＤゲートＮ１  ３４２ａとＮＡＮＤゲートＮ０  ３３８ａとを介した遅延を加えたもの、すなわち２つの粗遅延装置の遅延に上記誤遅延を加えた遅延に等しい。なお、遅延装置＜０＞ＰＲＥ信号４０６の立ち上がりエッジ４８０は、上記誤遅延のため、遅延装置＜０＞ＩＮ信号４０８の立ち上がりエッジ４８２と一直線上に並んでいない。
【００５７】
Ｃ１信号が「００１」に増加した場合は、立ち上がりエッジ４７６〜４８４は変わらない。全遅延もまた変わらないが、しかしこの場合は、遅延は、ＮＡＮＤゲートＮ１  ３４２ｂ、ＮＡＮＤゲートＮ０  ３３８ｂ、ＮＡＮＤゲートＮ２  ３３４ａ、およびＮＡＮＤゲートＮ０  ３３８ａを介して得られる。ＮＡＮＤゲートＮ１  ３４２ｂ、ＮＡＮＤゲートＮ０  ３３８ｂ、ＮＡＮＤゲートＮ２  ３３４ａ、およびＮＡＮＤゲートＮ０  ３３８ａを介する遅延は、ブレンダー遅延３０８、ＮＡＮＤゲートＮ１  ３４２ａ、およびＮＡＮＤゲートＮ０  ３３８ａを介する遅延と等しい。Ｃ１信号が変わる前に、ＮＡＮＤゲートＮ１  ３４２ａおよびＮＡＮＤゲートＮ０  ３３８ａを介した遅延の一部として、誤遅延が加えられる。Ｃ１信号が変わった後に、ＮＡＮＤゲートＮ１  ３４２ｂおよびＮＡＮＤゲートＮ０  ３３８ｂを介した遅延の一部として、誤遅延が加えられる。したがって、ＮＡＮＤゲートＮ２  ３３４およびＮＡＮＤゲートＮ０  ３３８を介する遅延と、ＮＡＮＤゲートＮ１  ３４２およびＮＡＮＤゲートＮ０  ３３８を介する遅延との差が、可変遅延線３００の同期に悪影響を及ぼすことはない。遅延装置＜０＞ＯＵＴ信号４１０の立ち上がりエッジ４８４は、粗遅延装置の選択が変わるときにはシフトしない。
【００５８】
可変遅延線３００は、従来技術に対して、必要な配置空間の改善、高周波への適用上必要な電力消費の改善、および遅延選択を変える速度の改善を含む、多くの利点を有している。可変遅延線３００はまた、選択する粗遅延装置の番号を切り替える際の同期問題を解消する。可変遅延線３００は、例えばＳＤＲＡＭなどのメモリ回路に使用するＤＬＬを含む、様々な回路において有用である。
【図面の簡単な説明】
【００５９】
【図１】遅延ロックループ（ＤＬＬ）の一実施形態を示す図である。
【図２】従来技術による可変遅延線の一形態を示す図である。
【図３】従来技術による遅延線を介した遅延の一形態を示すグラフである。
【図４】本発明による可変遅延線の一実施形態を示す図である。
【図５】上記遅延線の粗遅延の一実施形態を示す図である。
【図６Ａ】最初の遅延選択の場合における、上記可変遅延線に対する信号のタイミングの一実施形態を示すタイミング図である。
【図６Ｂ】上記遅延選択に変化を加えた場合における、上記可変遅延線に対する信号のタイミングの一実施形態を示すタイミング図である。
【図６Ｃ】上記遅延選択に別の変化を加えた場合における、上記可変遅延線に対する信号のタイミングの一実施形態を示すタイミング図である。
【図６Ｄ】上記遅延選択に別の変化を加えた場合における、上記可変遅延線に対する信号のタイミングの一実施形態を示すタイミング図である。
【図７Ａ】最初の遅延選択において、粗遅延素子の部位ごとに遅延同士が等しくない場合における、上記可変遅延線に対する信号のタイミングの一実施形態を示すタイミング図である。
【図７Ｂ】最初の遅延選択に変化を加え、かつ粗遅延素子の部位ごとに遅延同士が等しくない場合における、上記可変遅延線に対する信号のタイミングの一実施形態を示すタイミング図である。
【図１】
2007525899.tif 000003
【図２】
2007525899.tif 000004
【図３】
2007525899.tif 000005
【図４】
2007525899.tif 000006
【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【手続補正書】
【提出日】平成18年8月29日(2006.8.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の信号を供給するように構成された第１のブレンダー遅延と、
上記第１の信号に相補的な第２の信号を供給するように構成された第２のブレンダー遅延と、
偶数番号の粗遅延素子が選択された場合には上記第１の信号を遅延させるとともに、奇数番号の粗遅延素子が選択された場合には上記第２の信号を遅延させるように構成された粗遅延とを有し、
上記第１のブレンダー遅延は、第１の制御信号に基づいて、早いほうの信号と遅いほうの信号との間を補間して、上記第１の信号を供給するように構成されている、可変遅延線。
【請求項２】
上記粗遅延が、偶数番号の粗遅延素子から、隣の、それより番号の大きいほうの、奇数番号の粗遅延素子へと切り替える前に、上記第１のブレンダー遅延が、上記第１の信号に対して最大の遅延を供給するように構成されている、請求項１に記載の可変遅延線。
【請求項３】
上記粗遅延が、奇数番号の粗遅延素子から、隣の、それより番号の小さいほうの、偶数番号の粗遅延素子へと切り替える前に、上記第１のブレンダー遅延が、上記第１の信号に対して最小の遅延を供給するように構成されている、請求項１に記載の可変遅延線。
【請求項４】
上記粗遅延が、奇数番号の粗遅延素子から、隣の、それより番号の大きいほうの、偶数番号の粗遅延素子へと切り替える前に、上記第２のブレンダー遅延が、上記第２の信号に対して最大の遅延を供給するように構成されている、請求項１に記載の可変遅延線。
【請求項５】
上記粗遅延が、偶数番号の粗遅延素子から隣の、それより番号の小さいほうの、奇数番号の粗遅延素子へと切り替える前に、上記第２のブレンダー遅延が、上記第２の信号に対して最小の遅延を供給するように構成されている、請求項１に記載の可変遅延線。
【請求項６】
上記第２のブレンダー遅延は、上記粗遅延素子の遅延から上記第１の信号の遅延を引いたものに等しい遅延を有する上記第２の信号を供給するように構成されている、請求項１に記載の可変遅延線。
【請求項７】
上記第２のブレンダー遅延は、第２の制御信号に基づいて、早いほうの信号と遅いほうの信号との間を補間して、上記第２の信号を供給するように構成されている、請求項１に記載の可変遅延線。
【請求項８】
上記の遅いほうの信号は、上記の早いほうの信号に対して、上記粗遅延素子の遅延分、遅延している、請求項７に記載の可変遅延線。
【請求項９】
上記第１の制御信号は、上記第２の制御信号の補数である、請求項７に記載の可変遅延線。
【請求項１０】
早いほうの信号と遅いほうの信号との間を補間して、第１の信号を供給するように構成された第１のブレンダー遅延と、
上記の早いほうの信号と上記の遅いほうの信号との間を補間して、上記第１の信号に相補的な第２の信号を供給するように構成された第２のブレンダー遅延と、
偶数番号の粗遅延装置と奇数番号の粗遅延装置との連鎖を有し、該偶数番号の粗遅延装置は上記第１のブレンダー遅延と結合されて上記第１の信号を受け取り、該奇数番号の粗遅延装置は上記第２のブレンダー遅延と結合されて上記第２の信号を受け取る、粗遅延とを有する回路。
【請求項１１】
上記遅いほうの信号が、上記早いほうの信号に対し、上記粗遅延装置一つ分の遅延だけ遅延している、請求項１０に記載の回路。
【請求項１２】
上記偶数番号の粗遅延装置は、偶数番号の選択信号によって選ばれ、上記奇数番号の粗遅延装置は、奇数番号の選択信号によって選ばれる、請求項１０に記載の回路。
【請求項１３】
クロック信号を受け取る手段と、
上記クロック信号を、粗遅延素子の遅延分、遅延させて、遅いほうの信号を供給する手段と、
上記クロック信号と上記遅いほうの信号との間を補間して、第１の制御信号に基づいて、第１の信号を供給する手段と、
上記クロック信号と上記遅いほうの信号との間を補間して、第２の制御信号に基づいて、第２の信号を供給する手段であって、該第２の制御信号が、上記第１の制御信号の補数であるような手段と、
偶数番号の粗遅延素子が選択された場合は、偶数番号の粗遅延素子を介して、上記第１の信号を遅延させる手段と、
奇数番号の粗遅延素子が選択された場合は、奇数番号の粗遅延素子を介して、上記第２の信号を遅延させる手段とを有する、可変遅延。
【請求項１４】
可変遅延線を有する遅延ロックループを備えているメモリ回路であって、
上記可変遅延線が、
第１の遅延信号を供給するように構成された第１のブレンダー遅延と、
上記第１の遅延信号に相補的な第２の遅延信号を供給するように構成された第２のブレンダー遅延と、
偶数番号の粗遅延素子が選択された場合には上記第１の遅延信号を遅延させるとともに、奇数番号の粗遅延素子が選択された場合には上記第２の遅延信号を遅延させるように構成された粗遅延とを有する可変遅延線であり、
上記メモリ回路はさらに、
上記遅延ロックループに結合されたメモリを備えており、
上記第１のブレンダー遅延は、第１の制御信号に基づいて、早いほうの信号と遅いほうの信号との間を補間して、上記第１の信号を供給するように構成されている、メモリ回路。
【請求項１５】
上記メモリが、シンクロナスダイナミックランダムアクセスメモリを含んでいる、請求項１４に記載のメモリ回路。
【請求項１６】
上記メモリが、ダブルデータレートシンクロナスダイナミックランダムアクセスメモリを含んでいる、請求項１４に記載のメモリ回路。
【請求項１７】
クロック信号を、可変遅延線を介して遅延させる方法であって、
クロック信号を受け取るステップと、
上記クロック信号を、粗遅延素子の遅延分、遅延させて、遅いほうの信号を供給するステップと、
上記クロック信号と上記遅いほうの信号との間を補間して、第１の制御信号に基づいて、第１の信号を供給するステップと、
上記クロック信号と上記遅いほうの信号との間を補間して、第２の制御信号に基づいて、第２の信号を供給するステップであって、該第２の制御信号が、上記第１の制御信号の補数であるようなステップと、
偶数番号の粗遅延素子が選択された場合は、偶数番号の粗遅延素子を介して、上記第１の信号を遅延させるステップと、
奇数番号の粗遅延素子が選択された場合は、奇数番号の粗遅延素子を介して、上記第２の信号を遅延させるステップとを有する、方法。
【請求項１８】
上記第１の信号が上記粗遅延素子一つ分だけ遅延する場合は、偶数番号の粗遅延素子から、隣の、それより番号が大きいほうの、奇数番号の粗遅延素子に切り替える、請求項１７に記載の方法。
【請求項１９】
上記第１の信号が遅延しない場合は、奇数番号の粗遅延素子から、隣の、それより番号が小さいほうの、偶数番号の粗遅延素子に切り替える、請求項１７に記載の方法。
【請求項２０】
上記第２の信号が上記粗遅延素子一つ分だけ遅延する場合は、奇数番号の粗遅延素子から、隣の、それより番号が大きいほうの、偶数番号の粗遅延素子に切り替える、請求項１７に記載の方法。
【請求項２１】
上記第２の信号が遅延しない場合は、偶数番号の粗遅延素子から、隣の、それより番号が小さいほうの、奇数番号の粗遅延素子に切り替える、請求項１７に記載の方法。
【請求項２２】
第１の信号を供給するように構成された第１のブレンダー遅延と、
第２の信号を供給するように構成された第２のブレンダー遅延と、
偶数番号の粗遅延素子が選択された場合には上記第１の信号を遅延させるとともに、奇数番号の粗遅延素子が選択された場合には上記第２の信号を遅延させるように構成された粗遅延とを有し、
上記粗遅延が、偶数番号の粗遅延素子から、隣の、それより番号の大きいほうの、奇数番号の粗遅延素子へと切り替える前に、上記第１のブレンダー遅延が、上記第１の信号に対して最大の遅延を供給し、
上記粗遅延が、奇数番号の粗遅延素子から、隣の、それより番号の小さいほうの、偶数番号の粗遅延素子へと切り替える前に、上記第１のブレンダー遅延が、上記第１の信号に対して最小の遅延を供給し、
上記粗遅延が、奇数番号の粗遅延素子から、隣の、それより番号の大きいほうの、偶数番号の粗遅延素子へと切り替える前に、上記第２のブレンダー遅延が、上記第２の信号に対して最大の遅延を供給し、
上記第１のブレンダー遅延は、第１の制御信号に基づいて、早いほうの信号と遅いほうの信号との間を補間して、上記第１の信号を供給するように構成されており、
上記粗遅延が、偶数番号の粗遅延素子から隣の、それより番号の小さいほうの、奇数番号の粗遅延素子へと切り替える前に、上記第２のブレンダー遅延が、上記第２の信号に対して最小の遅延を供給する、可変遅延線。
【国際調査報告】
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