(57)【要約】  集積回路内の読み出し専用メモリマトリクスは、マトリクスのセルのうちのデータ依存したもののビット線およびワード線の両方に結合されたデータトランジスタを含む。差動センス増幅器はビット線に結合された第１の入力と、基準回路に結合された第２の入力と、センス増幅器による増幅の活性化および非活性化を制御する制御入力とを有する。結合回路はビット線のうちの選択可能な１つと第１の入力との間の電荷共有を制御可能に許容する。タイミング回路はワード線がマトリクスの行を選択した場合、第１のフェーズで動作を合図し、その後第２のフェーズが続くようになっている。タイミング回路は第１のフェーズで結合回路を制御して入力とビット線のうちの選択可能な１つとの間の電荷共有を許容する。第２のフェーズでタイミング回路は結合回路を制御して電荷共有を防止し、基準回路に基準電圧の駆動を非活性化させ、続いて差動センス増幅器による増幅を活性化する。タイミング回路がダミービット線と、ダミービット線上での電位変動が閾値を超えた場合第２のフェーズをトリガーするトリガー回路とを含むことが好ましい。
2007520024.tif 000002
【特許請求の範囲】
【請求項１】
関連するビット線を有する列と関連するワード線を有する行とに編成された複数のセルを備え、前記複数のセルのうちのデータ依存したセルにおいて、前記ビット線および前記ワード線の両方に結合されたデータトランジスタを備える、読み出し専用メモリマトリクスと、
差動センス増幅器であって、第１の入力と、第２の入力と、当該センス増幅器による増幅の活性化および非活性化を制御する制御入力とを有する、差動センス増幅器と、
前記ビット線と前記第１の入力との間に結合され、前記ビット線のうちの選択可能な１つと前記第１の入力との間の電荷共有を制御可能に許容する、結合回路と、
前記第２の入力に結合されるとともに、前記第２の入力における基準電圧の駆動を制御可能に活性化するように構成されている、基準回路と、
前記ワード線が前記マトリクスの行を選択した場合、第１のフェーズで動作を合図し、その後第２のフェーズが続くように構成されたタイミング回路であって、前記第１のフェーズで前記結合回路を制御して前記入力と前記ビット線のうちの前記選択可能な１つとの間の電荷共有を許容し、前記第２のフェーズで前記結合回路を制御して前記電荷共有を防止し、前記基準回路に前記基準電圧の駆動を非活性化させるとともに、前記電荷共有が防止され且つ前記駆動が非活性化されたときにのみ前記差動センス増幅器による増幅を活性化する、タイミング回路と、
を備えることを特徴とする集積回路装置。
【請求項２】
前記タイミング回路が、
実質的に仮想ビット線の容量負荷として、その仮想ビット線に結合された最大数のデータトランジスタで容量負荷された、ダミービット線と、
前記ダミービット線に結合された、ダミーデータトランジスタと、
前記第２のフェーズをトリガーするトリガー回路であって、前記第１のフェーズで前記ダミーデータトランジスタを活性化するとともに、前記第１のフェーズでの前記ダミーデータトランジスタの活性化による前記ダミービット線上での電位変動が、前記ビット線上で前記基準電圧を超えるのに必要な電位変動より大きい閾値を超えた場合、前記第２のフェーズを開始する、トリガー回路と、
を備えることを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記基準回路は、前記マトリクスの列の高さを超えて前記ビット線と平行に延びる信号線を含まず、前記メモリマトリクスの周囲にある、ことを特徴とする請求項１に記載の集積回路装置。
【請求項４】
前記差動センス増幅器が第１および第２の電源接続の間に接続され、前記センス増幅器がそれぞれ前記センス増幅器と前記第１および第２の電源接続との間に結合された第１および第２のスイッチング回路を備え、前記タイミング回路が前記スイッチング回路の両方をそれぞれ非導通および導通させることにより前記センス増幅器による前記増幅を非活性化および活性化する、ことを特徴とする請求項１に記載の集積回路装置。
【請求項５】
前記差動センス増幅器が一対のインバータを備え、このインバータの入力がそれぞれ前記第１および第２の入力に結合されるとともに出力が互いの入力に交差結合され、前記インバータが前記第１および第２のスイッチング回路を介して前記電源接続から電源供給を受ける、ことを特徴とする請求項４に記載の集積回路装置。
【請求項６】
前記インバータの前記出力に結合された入力を有するラッチ回路を、さらに備えることを特徴とする請求項５に記載の集積回路装置。
【請求項７】
前記基準回路は、前記第１および第２の入力の間に結合された制御可能等化回路であって、前記第１のフェーズの前に前記第１および第２の入力の電位を等化するよう構成されている制御可能等化回路を備える、ことを特徴とする請求項１に記載の集積回路装置。
【請求項８】
前記基準回路は、主電流路がそれぞれ前記第２の入力から負および正電源端子に結合された、ＰＭＯＳバイアストランジスタとＮＭＯＳバイアストランジスタとを備え、
前記タイミング回路が、前記第１のフェーズ中、前記ＰＭＯＳバイアストランジスタおよび前記ＮＭＯＳバイアストランジスタの前記制御電極を駆動して、それぞれ前記負および正の電源端子の電位にするよう構成されている、ことを特徴とする請求項１に記載の集積回路装置。
【請求項９】
前記基準回路は、主電流路がそれぞれの電源端子に結合された互いに反対極性の第１のバイアストランジスタと第２のバイアストランジスタとを備え、
前記タイミング回路が、前記第１のフェーズ中、前記第１のバイアストランジスタの前記主電流路を導通状態に切り替えるとともに、前記第２のバイアストランジスタをダイオードとして切り替えるよう構成されている、ことを特徴とする請求項１に記載の集積回路装置。
【請求項１０】
前記タイミング回路は、
前記ビット線のいずれについても実質的に最大可能容量負荷に相当する容量負荷を有する、ダミービット線と、
前記ダミービット線の電位を前記第１のフェーズの開始から引っぱる、プルトランジスタと、
前記引っぱりによる前記電位変動が前記ビット線上で前記基準電圧を超えるのに必要な電位変動より大きい閾値を超えた場合、前記第２のフェーズをトリガーするトリガー回路と、
を備えることを特徴とする請求項１に記載の集積回路装置。
【請求項１１】
前記第１のフェーズ前に、前記ビット線を第１の電源接続からプリチャージするとともに、前記第２のフェーズ中、前記ビット線を前記第１の電源接続から分離するよう構成されているプリチャージ回路を、さらに備えることを特徴とする請求項１に記載の集積回路装置。
【請求項１２】
読み出し専用メモリマトリクスが関連するビット線を有する列と関連するワード線を有する行とに編成された複数のセルを備え、前記複数のセルのうちのデータ依存したセルの前記ビット線および前記ワード線の両方に結合されたデータトランジスタを備え、
差動センス増幅器であって、第１の入力と、第２の入力と、前記センス増幅器による増幅の活性化および非活性化を制御する制御入力とを有する差動センス増幅器が設けられており、
前記ビット線と前記第１の入力との間に結合され、前記ビット線のうちの選択可能な１つと前記第１の入力との間の電荷共有を制御可能に許容する結合回路が設けられており、
前記第２の入力に結合された基準回路が設けられている、
集積回路装置内の読み出し専用メモリマトリクスからデータを読み出す方法であって、
前記基準回路を制御可能に活性化して前記第２の入力において基準電圧を駆動するステップと、
前記ワード線が前記マトリクスの行を選択した場合、第１のフェーズで動作を合図するステップであって、前記結合回路が前記入力と前記ビット線のうちの選択可能な１つとの間の電荷共有を許容するように制御され、前記第２のフェーズが続き、前記結合回路が前記電荷共有を防止するように制御されることにより、前記基準回路に前記基準電圧の駆動を非活性化させるとともに、前記電荷共有が防止され且つ前記駆動が非活性化されたときにのみ前記差動センス増幅器による増幅を活性化するステップと、
を備えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＲＯＭ（読み出し専用メモリ：Read Only Memory）マトリクスを有する集積回路装置に関する。
【背景技術】
【０００２】
米国特許第５，９３０，１８０号（特許文献１）は、一対の交差結合されたインバータを含むセンス増幅器を有するＲＯＭ（読み出し専用メモリ：Read Only Memory）マトリクスを開示している。一方のインバータの入力はビット線に結合されるとともに、他方のインバータの入力は基準ビット線に結合されている。一対の交差結合されたインバータは差動センス増幅器として動作し、結局インバータが活性化されるとビット線と基準ビット線の電圧の値に応じて１つまたは他の論理状態を取る。
【０００３】
差動検出は速度と感度の点で明らかに利点を有し、大型ＲＯＭマトリクスと協働する容量になる。しかしシングルエンド信号の信頼性の高い差動検出のためには基準信号が必要である。これは各データビットが、メモリセルが選択された場合にメモリセルがビット線の電圧をプルダウンするか否かを決定する単一の回路接続の有無によって表わされる従来のＲＯＭの場合である。
【０００４】
米国特許第５，９３０，１８０号は、基準ビット線を用いて基準信号を生成する。１つの基準ビット線が複数の通常のビット線に対して設けられている。ＲＯＭではビット線上の初期信号進行速度はＤＲＡＭまたはＳＲＡＭ内よりも非選択データに大きく依存する。ビット線および／またはワード線への回路接続の有無によって表わされる非選択メモリセル内のデータは、ビット線および／またはワード線上の容量負荷に影響を及ぼす。このように異なるビット線は異なる容量負荷値を有することになる。基準ビット線はいずれの選択されたビット線に対しても基準として機能しなければならないが、１つの容量負荷値しか提供することができない。その結果、基準ビット線の電圧を用いて異なるデータ値を識別できるようにするために慎重な整合が必要とされる。これは、エラーのマージンが小さい。しかし、基準ビット線の電圧は干渉により容易に妨害される。さらに基準ビット線は集積回路内で場所を取るとともに、その動作は電力を消費する。
【特許文献１】米国特許第５，９３０，１８０号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特に本発明の目的は、センス増幅器の１つの差動入力に結合されたビット線と他の差動入力に結合された基準回路との間で容量調整が必要ない差動センス増幅器を有する読み出し専用メモリマトリクスを含む集積回路装置を提供することである。
【０００６】
特に本発明の目的は、基準電圧を差動センス増幅器に供給する基準ビット線が不要な差動センス増幅器を有する読み出し専用メモリマトリクスを含む集積回路装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明は請求項１に記載の集積回路装置を提供する。この装置は差動センス増幅器を有する読み出し専用メモリマトリクスを含む。このセンス増幅器は２つのフェーズの読出しプロセスで用いられ、第１に、電荷共有接続が選択されたビット線とセンス増幅器の第１の入力ノードとの間で確立され、さらに第２のフェーズで電荷共有接続が切断されるとともにセンス増幅器の増幅が活性化される。基準回路はセンス増幅器の第２の入力ノードに基準電圧を駆動するが、この駆動は第２のフェーズで遮断される。こうしてセンス増幅器は、その入力がビット線に結合されず且つ基準回路によって駆動されなくなったときのみ増幅する。その結果、ビット線と基準回路との間で容量平衡のないことが必要である。そのため、基準回路は、ビット線に平行にメモリマトリクス全体に沿って延びる基準ビット線を用いず、メモリマトリクスの周辺に含まれ得る。
【０００８】
タイミング回路は、任意のビット線上で発生し得る可能な限り最も遅い信号進行を有するダミービット信号を生成するダミービット線を、備えることが好ましい。タイミング回路はダミービット信号が閾値に到達したときのみ第２のフェーズに切り替えられるように構成されており、この閾値はダミービット信号が閾値に到達したときに任意のアクティブビット線の電位が基準電圧を超えるように選択されている。
【０００９】
一実施形態において差動センス増幅器は、それぞれセンス増幅器と第１および第２の電源接続との間に結合された第１および第２のスイッチング回路を有し、タイミング回路がスイッチング回路の両方をそれぞれ非導通および導通させることによりセンス増幅器による増幅を非活性化および活性化する。このようにセンス増幅器は、ビット線がセンス増幅器に結合されない限りいかなる信号をも増幅することができない。センス増幅器は一対の交差結合されたインバータを備えてもよい。例えばこのような正フィードバック回路はビット線から受け取った電荷に応じて２つの規定状態のうちの１つを取ることになる。
【発明を実施するための最良の形態】
【００１０】
図１は、メモリマトリクス１０と、列プリチャージ回路１２と、アドレス回路１４ａ、１４ｂと、列マルチプレクサ１６と、センス増幅器１８と、タイミング回路１９とを備える読み出し専用メモリ回路を示す。
【００１１】
図１ａは、メモリマトリクス１０およびプリチャージ回路１２の一部をより詳細に示す。メモリマトリクスは行と列とに編成されている。メモリマトリクスは各々それぞれの列に対応する複数のビット線１０２（２本のみ示す）を備える。プリチャージ回路は各々それぞれのビット線１０２と第１の電源接続Ｖｄｄとの間に結合された主電流路を有するプリチャージトランジスタ１２０を備える。プリチャージトランジスタ１２０の制御電極は互いに接続されるとともにプリチャージ入力に接続されている。
【００１２】
メモリマトリクスは各々行のそれぞれ１つに対応する複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…を備える。ビット線１０２とワード線ＷＬ０、ＷＬ１、ＷＬ２、…との各交点はメモリセルに対応する。データは、主電流路がビット線１０２と第２の電源接続（明示されていないＶｓｓ）との間に結合された状態で、データトランジスタ１００の有無によって表わされる。各特定のデータトランジスタ１００の制御電極は、その特定のデータトランジスタ１００が属する行のワード線ＷＬ０、ＷＬ１、ＷＬ２、…に結合されている。一例として第１のビット線１０２はワード線ＷＬ０，ＷＬ２に結合された制御電極を有するデータトランジスタ１００に接続されているが、ワード線ＷＬ１に結合された制御電極を有するデータトランジスタ１００には接続されていない。第２のビット線１０２はワード線ＷＬ１に結合された制御電極を有するデータトランジスタ１００を有していない。記憶されるデータは、どのビット線がメモリマトリクス１０内のそれぞれのワード線ＷＬ０、ＷＬ１、ＷＬ２、…に接続されたデータトランジスタ１００に接続されるかを、正確に決定するということは、理解されよう。
【００１３】
図１ｂはタイミング回路１９の一例を示す。このタイミング回路の一部はメモリマトリクス１０の一部を地理的に形成している。この部分はダミービット線１９４を含み、プリチャージ回路１２のプリチャージトランジスタ１２０のうちの１つの主電流路を介して第１の電源接続Ｖｄｄに接続されている。行に対応する位置において、プリチャージトランジスタ１９０はダミービット線１９４に結合されている。基準トランジスタ１９０はメモリマトリクス１０のデータトランジスタと同一であるが、それらの制御電極は第２の電源接続Ｖｓｓに結合されているため、基準トランジスタ１９０の主電流路は非導通である。
【００１４】
またタイミング回路はパルス生成回路１９６とダミーデータトランジスタ１９２とを含む。ダミーデータトランジスタ１９２はメモリマトリクス１０のデータトランジスタと同様にダミービット線に結合されているが、その制御電極はパルス生成器１９６によって駆動される。ダミービット線１９４はパルス生成器１９６の入力に結合されている。
【００１５】
タイミング回路は、１つのデータトランジスタ１００が閾値電圧未満で導通する場合、ビット線１０２のいずれかの電位を低下させるのに必要とされるワーストケースの時間に対応する幅を有するパルスを生成するように構成されている。これは、パルスの開始時に、ダミーデータトランジスタ１９２の制御電極へ信号遷移を印加し、このパルスが終端するまでのダミービット線１９４の電圧変化の結果を用いることにより、実現される。入力がダミービット線１９４に結合された従来のインバータ回路を用いて、例えばパルスを終了させる際に信号を出してもよい。十分な幅を確保するためには、ダミービット線１９４は実ビット線（各行１本）に負荷できる最大数のトランジスタ（基準トランジスタ１９０およびダミーデータトランジスタ１９２）で容量負荷されることが好ましいが、この数からの若干の逸脱はタイミング回路に大きく影響しないことは理解されよう。
【００１６】
またタイミング回路１９は、列マルチプレクサ１６がビット線に対して行うのと同様な方式でダミービット線からの電圧の閾値への遷移に作用する構造を含むことが好ましい。
【００１７】
アドレス回路１４ａ、１４ｂは、メモリアドレスの第１部を受信するとともにワード線ＷＬ０、ＷＬ１、ＷＬ２、…に結合された出力を有する行セレクタ１４ａを備える。さらにまたアドレス回路１４ａ、１４ｂは、メモリアドレスの第２部の制御により選択された１組の選択ビット線をセンス増幅器１８に結合する列マルチプレクサ１６を備える。
【００１８】
図２はセンス増幅回路を示す。センス増幅器の中心部は、交差結合された入力および出力を有するとともに第１および第２の電源接続Ｖｄｄ、Ｖｓｓの両方への通常（interruptible）電源接続を有する一対のインバータ回路（２４４ａ、２４４ｂ）、（２４６ａ、２４６ｂ）である。
【００１９】
第１の電源トランジスタ２４０は第１の電源Ｖｄｄと第１のノード２４１との間に結合された主電流路を有する。各々ＰＭＯＳトランジスタ２４４ａ、２４６ａおよびＮＭＯＳトランジスタ２４４ｂ、２４６ｂの主電流路の直列接続を備え、両方とも第１のノード２４１と第２のノード２４３との間に結合されている。第２のノード２４３は、第２の電源トランジスタ２４２の主電流路を介して第２の電源Ｖｄｄに結合されている。各直列接続のＰＭＯＳトランジスタ２４４ａ、２４６ａおよびＮＭＯＳトランジスタ２４４ｂ、２４６ｂの制御電極は、互いに且つ他の直列接続のトランジスタの主電流路間のノードに結合されている。
【００２０】
センス増幅回路はＮＭＯＳトランジスタ２０ａとＰＭＯＳトランジスタ２０ｂとを含み、それらの主電流路は列マルチプレクサ１６の出力と、インバータ対のうちの第１の対（２４６a、２４６ｂ）の入力に結合されたビット線部ＢＬとの間に平行に結合されている。さらにまたセンス増幅回路は基準回路２２を含み、出力ＲＥＦがインバータ対のうちの第２の対（２４４ａ、２４４ｂ）に結合されている。
【００２１】
図３は基準回路２２の実施形態を示す。この基準回路は等化トランジスタ３０、３２、３４を含み、主電流路がそれぞれ内部ビット線部ＢＬと第１の電源接続Ｖｄｄとの間、内部ビット線部ＢＬと基準出力ＲＥＦとの間、および基準出力ＲＥＦと第１の電源接続Ｖｄｄとの間に結合されている。等化トランジスタの制御電極は互いに結合されている。さらにまた基準回路２２は主電流路を有するＮＭＯＳバイアストランジスタ３６とＰＭＯＳバイアストランジスタ３８とを備え、それぞれ基準出力ＲＥＦと第１の電源接続Ｖｄｄとの間および基準出力ＲＥＦと第２の電源接続Ｖｓｓとの間に主電流路を有する。
【００２２】
図４を用いて読み出し専用メモリ回路の動作を説明する。アドレス回路１４ａ、１４ｂのアドレス入力にアドレスを供給するとともにセンス増幅器１８からデータを読み出す回路（図示せず）を処理し、クロック信号ＣＬＫによってそれらの動作をメモリ回路の動作と同期させることにより動作が開始される。メモリ回路の動作はタイミング回路１９に供給されるクロック信号ＣＬＫの遷移の受信時に開始する。
【００２３】
遷移４０前に、メモリは動作の準備フェーズにある。このフェーズにおいてプリチャージ回路１２のプリチャージトランジスタ１２０はビット線を第１の電源接続に結合するため、それらの電位はＶｄｄに引き下げられる。ＮＭＯＳトランジスタ２０ａおよびＰＭＯＳトランジスタ２０ｂは非導通である。等化トランジスタ３０、３２、３４は導通しているため、内部ビット線部ＢＬおよび基準出力ＲＥＦ上の電位は等化されるとともにＶｄｄに引き下げられる。第１および第２の電源トランジスタ２４０、２４２は非導通である。
【００２４】
トランジスタ４０はメモリの動作の第１のフェーズを引き起こす。クロック信号ＣＬＫの遷移４０に応じてタイミング回路１９は復号信号ＤＥＣとその論理補数信号ＤＥＣｎとに第１の遷移４１を生じる。ＤＥＣはプリチャージ回路１２に供給されてプリチャージトランジスタ１２０の主電流路を第１のフェーズで非導通状態にさせる。ＤＥＣに対して若干の遅延で、タイミング回路１９によって生成された信号ＤＥＣ’は行セレクタ１４ａにワード線ＷＬ０、ＷＬ１、ＷＬ２、…のうちのアドレスされているものの電圧を上昇させる。
【００２５】
その結果選択された行（ワード線によって示される）にデータトランジスタ１００を含むビット線１０２上の電圧は関係するデータトランジスタ１００によってプルダウンされる。これは図の信号Ａ内の実線によって図示されている。また選択された行にデータトランジスタ１００を含まないビット線１０２上の電圧は一般にリーク電流のため降下するが、データトランジスタ１００がある場合より緩慢である。これは図の信号Ａ内の破線によって図示されている。
【００２６】
列マルチプレクサ１６はビット線のうちの選択されたものをセンス増幅器１８に導電結合する。このセンス増幅器１８において等化トランジスタ３０、３２、３４はクロック信号ＣＬＫの遷移４０時には第１のフェーズでは非導通状態にされている。ＤＥＣおよびＤＥＣｎ信号の制御もとでＮＭＯＳトランジスタ２０ａとＰＭＯＳトランジスタ２０ｂとが導通される。その結果選択されたビット線１０２は内部ビット線部ＢＬと電荷を共有する。そのため内部ビット線部ＢＬの電位は第１のフェーズの選択されたビット線１０２に電位に従う。
【００２７】
第１のフェーズにおいてＮＭＯＳおよびＰＭＯＳバイアストランジスタ３６、３８はＤＥＣおよびＤＥＣｎの制御により導通される。その結果、基準出力ＲＥＦはこれらのバイアストランジスタによって決定される電位を取る。この電位は大体、第１の電源接続Ｖｄｄの電位未満のＮＭＯＳバイアストランジスタ３６の１つの閾値電圧ＶＴｎである。ＮＭＯＳバイアストランジスタ３６の電源はＶｄｄ電位ではないため、閾値ＶＴｎは電源がＶｄｄに接続された集積回路の通常のＮＭＯＳトランジスタの場合よりも高い。バイアストランジスタ３６、３８は基準出力ＲＥＦにおける電圧が、タイミング回路１９がＤＥＣパルスを遮断するダミービット線１９４における閾値電圧よりも高くなるような大きさに形成されている。そのため、データトランジスタ１００によってプルダウンされる最大負荷されたビット線の電位でさえ確実にＤＥＣパルスの端部における基準電圧未満に降下することができる。基準出力ＲＥＦがその基準レベルを取る速度が一般にビット線部ＢＬの電位変化の速度より大幅に速く、その理由は基準出力ＲＥＦが多数のデータトランジスタが接続され得るビット線によって負荷されないため、およびバイアストランジスタ３６、３８の制御電極がＤＥＣおよびＤＥＣｎによって直接駆動されるためであることに留意すべきである。
【００２８】
動作の第２のフェーズは、復号信号ＤＥＣの第２の遷移に応じて開始する。タイミング回路１９は第１の遷移４１後に遅延を有して第２の遷移４２を生じる。この遅延はダミービット線１９４の電位が閾値未満に降下するようにダミービット線１９４を放電するのに必要な時間間隔によって決定される。タイミング回路１９の構造のため、この時間間隔をビット線１０２のいずれかにより必要な時間間隔より大きくして、選択されたデータトランジスタ１００がそのビット線１０２に接続されると閾値に達するようにすることができる。
【００２９】
第２のフェーズにおいて、選択されたビット線１０２とビット線部ＢＬとの間の導電接続が切断される（パストランジスタ２０ａ、２０ｂを非道通にすることにより）とともに、バイアストランジスタ３６、３８を非導通にされる。続いてセンス増幅器の交差結合されたインバータ（２４４ａ、２４４ｂ）、（２４６ａ、２４６ｂ）の第１および第２の内部電源ノード２４１、２４３を電源接続Ｖｄｄ、Ｖｓｓに結合する。
【００３０】
その結果、交差結合されたインバータ（２４４ａ、２４４ａ）、（２４６ａ、２４６ｂ）はそれらの入力間、すなわちビット線部ＢＬと基準出力ＲＥＦとの間の任意の電位差を、一方のインバータがロジックロー入力を有するとともに他方がロジックハイ入力を有する状態になるまで増幅する。これらの論理レベルは、出力信号として用いられる。これらのレベルをラッチ回路（図示せず、例えば各々インバータのそれぞれ一方の出力に結合された第１の入力と、他方のＮＡＮＤゲートの出力に結合された第２の入力とを有する一対のＮＡＮＤゲート）内にラッチしてもよい。このラッチ回路から処理回路（これ以上の活用は示さず）にデータが供給される。
【００３１】
そのデータが一旦ラッチされると、回路は次のサイクルに対する準備が整う。このサイクルは、クロック信号ＣＬＫの他の遷移４４によって開始され、これと同時に回路は動作の準備フェーズに戻る。
【００３２】
このように選択されたビット線が内部ビット線部ＢＬと電荷を共有しつつセンス増幅器がアクティブ増幅を提供することを防止するとともに、アクティブ増幅の前に選択されたビット線１０２と内部ビット線部ＢＬとの間の接続を切断することによって、差動センス増幅器をビットラインと同様の容量特性を有する必要のない基準回路と一緒に用いることが可能になる。特にメモリマトリクス１０のビット線と平行に延びるダミービット線を含まない基準回路を用いて基準電圧を提供することができる。こうしてこのようなビット線による電位干渉問題が排除されるとともに、基準電圧を生成するためのスペースと消費電力が低減される。
【００３３】
基準回路がほんの数個のトランジスタしか必要としないため、基準回路はさほどリーク電流が生じない。これは、適正な基準レベルを確保することを、容易にする。
【００３４】
図３ａは、基準回路２２の代替の実施形態を示す。図３と比較すると、この実施形態においては、バイアストランジスタ３６、３８は、ＰＭＯＳバイアストランジスタ３６０と、ＮＭＯＳバイアストランジスタ３８０と、第１および第２のＰＭＯＳ制御トランジスタ３９０、３９５とを含む代替バイアス回路に、置換されている。基準出力ＲＥＦは、ＰＭＯＳバイアストランジスタ３６０の主電流路を介して第１の電源接続Ｖｄｄと結合されており、ＮＭＯＳバイアストランジスタ３８０の主電流路を介して第２の電源接続Ｖｓｓと結合されている。第１の制御トランジスタ３９０の主電流路は、基準出力ＲＥＦとＰＭＯＳバイアストランジスタ３６０の制御電極との間に結合されている。第１の制御トランジスタ３９０の制御電極は、ＤＥＣｎを受信する。第２の制御トランジスタ３９５の主電流路は、ＰＭＯＳバイアストランジスタ３６０の制御電極と第１の電源接続Ｖｄｄとの間に結合されている。第２の制御トランジスタ３９５の制御電極は、ＤＥＣを受信する。
【００３５】
動作中、第１のフェーズにおいてＮＭＯＳバイアストランジスタ３８０はＤＥＣの制御により導通される。第１のＰＭＯＳ制御トランジスタ３９０も導通される。その結果ＰＭＯＳバイアストランジスタ３６０はダイオードとして動作し、回路はＮＭＯＳバイアストランジスタ３８０を通る電流の影響によるＰＭＯＳバイアストランジスタ３６０の電圧降下によって決定される基準レベルを生成する。バイアストランジスタ３６、３８は基準出力ＲＥＦにおける電圧が、タイミング回路１９がＤＥＣパルスを遮断するダミービット線１９４における閾値電圧より高くなるように設定されている。こうしてデータトランジスタ１００によってプルダウンされる最大負荷されたビット線の電位でさえ確実にＤＥＣパルスの端部における基準電圧未満に降下することができる。第１のフェーズ外で第２の制御ＰＭＯＳトランジスタ３９５を導通させてＰＭＯＳバイアストランジスタ３６０を非導通にさせることができる。
【００３６】
本発明が特定の実施形態のセンス増幅回路、または図に示した基準回路に限定されないことは理解されよう。他の既知の基準電圧生成回路を用いてもよい。このような基準回路は基準電圧を恒久的に生成するとともに、パストランジスタ２０ａ、２０ｂと同様の１つまたは複数のパストランジスタを介して基準出力に接続することもできる。この場合これらのパストランジスタを例えばＤＥＣパルスの制御により導通させることもできる。同様に、選択されたビット線とビット線部ＢＬとの間の接続が切断されて基準出力ＲＥＦもフローティングになった後、検出およびアクティブにされる前に平衡状態に初期化される他の増幅器を用いることもできる。
【００３７】
同様に、他のタイプのＲＯＭマトリクスを用いてもよいことは理解されるであろう。例えば、ワード線とビット線とのすべての交点にデータトランジスタがあってもよいが、例えばヒューズをブローすることによりまたはマスクプログラミングすることにより、選択されたデータトランジスタだけがビット線に接続し得るようにしてもよい。同様に、データトランジスタはすべてビット線に結合されているが、いくつかのデータトランジスタだけがワード線に結合されているＲＯＭマトリクスを用いてもよい。このような結合は、フローティングゲートにより実現してもよい。同様に、任意のプログラミング方法を用いたＲＯＭ、例えばレイトプログラマブルＲＯＭ（金属）、コンタクトホールを追加したまたはしない等によりプログラムされたＲＯＭを、用いてもよい。
【図面の簡単な説明】
【００３８】
以下の図面を用いて本発明のこれらおよび他の目的と有利な態様とを一例として説明する。
【図１】図１は、読み出し専用メモリ回路を示す。
【図１ａ】図１ａは、２本のビット線を示す。
【図１ｂ】図１ｂは、タイミング回路を示す。
【図２】図２は、センス増幅器を示す。
【図３】図３は、基準回路を示す。
【図３ａ】図３ａは、代替の基準回路を示す。
【図４】図４は、タイミング信号を示す。
【図１】
2007520024.tif 000003
【図１ａ】
2007520024.tif 000004
【図１ｂ】
2007520024.tif 000005
【図２】
2007520024.tif 000006
【図３】
2007520024.tif 000007
【図３ａ】
2007520024.tif 000008
【図４】
2007520024.tif 000009
【手続補正書】
【提出日】平成18年8月1日(2006.8.1)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３ａ
【補正方法】変更
【補正の内容】
【図３ａ】
2007520024.tif 000010
【国際調査報告】
2007520024.tif 000011
2007520024.tif 000012
2007520024.tif 000013