(57)【要約】  被試験デバイスを試験するための、異なる種類の試験モジュールが任意に搭載可能な複数の試験モジュールスロットを備える試験装置であって、複数の試験モジュールのうちの第１の試験モジュールの試験動作が、複数の試験モジュールのうちの第２の試験モジュールの試験動作より先に実行すべきことを示す情報を保持する動作順序保持手段と、第１の試験モジュールの動作が完了した場合に第１の試験モジュールが試験動作を完了したことを示すトリガリターン信号を第１の試験モジュールから受信するトリガリターン信号受信手段と、トリガリターン信号受信手段がトリガリターン信号を受信した場合に、第２の試験モジュールが試験動作を開始すべきことを示すトリガ信号を供給するトリガ信号供給手段とを備える試験装置。
2007505312.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験するための、異なる種類の試験モジュールが任意に搭載可能な複数の試験モジュールスロットを備える試験装置であって、
前記複数の試験モジュールのうちの第１の試験モジュールの試験動作が、前記複数の試験モジュールのうちの第２の試験モジュールの試験動作より先に実行すべきことを示す情報を保持する動作順序保持手段と、
前記第１の試験モジュールの動作が完了した場合に前記第１の試験モジュールが前記試験動作を完了したことを示すトリガリターン信号を前記第１の試験モジュールから受信するトリガリターン信号受信手段と、
前記トリガリターン信号受信手段がトリガリターン信号を受信した場合に、前記第２の試験モジュールが前記試験動作を開始すべきことを示すトリガ信号を供給するトリガ信号供給手段と
を備える試験装置。
【請求項２】
前記第１の試験モジュールは、前記被試験デバイスへの任意のアナログ波形を発生し供給する任意波形調整器であり、
前記第２の試験モジュールは、前記任意波形調整器から供給されるアナログ波形に応じて前記被試験デバイスが出力するアナログ波形を受信し、前記アナログ波形の位相特性を試験する位相特性テスタであり、
前記動作順序保持手段は、前記任意波形調整器が前記被試験デバイスに対する前記アナログ波形の供給動作を行った後に、前記位相特性テスタが、前記被試験デバイスからの前記アナログ波形の受信動作を行うべきことを示す情報を保持し、
前記トリガリターン信号受信手段は、所定の時刻における前記アナログ波形の前記供給動作が前記任意波形調整器によって完了された場合に、前記任意波形調整器が前記供給動作を完了したことを示すトリガリターン信号を、前記任意波形調整器から受信し、
前記トリガ信号供給手段は、前記トリガリターン信号受信手段が前記トリガリターン信号を受信した場合に、前記位相特性テスタが前記被試験デバイスからの前記アナログ信号の受信動作を開始すべきことを示すトリガ信号を前記位相特性テスタへ供給する
請求項１に記載の試験装置。
【請求項３】
前記トリガリターン信号受信手段および前記トリガ信号供給手段は、前記複数の試験モジュールのそれぞれから複数の前記トリガリターン信号のそれぞれを取得し、前記第１の試験モジュールから取得した一の前記トリガリターン信号を選択し、選択された前記トリガリターン信号を、前記トリガ信号として前記第２の試験モジュールに供給するマルチプレクサ回路であり、
前記動作順序保持手段は、前記マルチプレクサ回路が前記トリガリターン信号を選択するように制御する選択信号を保持するフリップフロップ回路である
請求項１に記載の試験装置。
【請求項４】
前記第１の試験モジュールは、第１および第２の試験動作を並列に実行し、
前記動作順序保持手段は、前記第１の試験モジュールによるぜ第１の試験動作の後に前記第２の試験モジュールによる前記試験動作を実行すべきことを示す情報と、前記第２の試験モジュールによる前記第２の試験動作の後に前記複数の試験モジュールのうちの第３の試験モジュールによる試験動作を行うべきことを示す情報とを保持し、
前記トリガリターン信号手段は、前記第１の試験モジュールによる前記第１の試験動作が完了した場合に前記第１の試験モジュールが前記第１の試験動作を完了したことを示す、前記第１の試験モジュールからの前記第１のトリガリターン信号と、前記第１の試験モジュールによる前記第２の試験動作が完了した場合に前記第１の試験モジュールが前記第２の試験動作を完了したことを示す、前記第１の試験モジュールからの第２のトリガリターン信号とを受信し、
前記トリガ信号供給手段は、前記トリガリターン信号受信手段が前記第１のトリガリターン信号を受信した場合に前記第２の試験モジュールが前記試験動作を開始すべきことを示す、前記第２の試験モジュールへの第１のトリガ信号と、前記トリガリターン信号受信手段が前記第２のトリガリターン信号を受信した場合に前記第３の試験モジュールが前記試験動作を開始すべきことを示す、前記第３の試験モジュールへの第２のトリガ信号とを供給する
請求項１に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置に関する。特に本発明は、異なる種類の試験モジュールが任意に実装される複数の試験モジュールスロットを含む試験装置に関する。
【背景技術】
【０００２】
被試験デバイスのアナログ試験を行う試験装置は、１つの試験モジュールにより被試験デバイスへの試験信号を発生および供給し、他の１つの試験モジュールにより被試験デバイスからの出力信号を計測する試験を行うことを許容する。その様な複数の試験モジュールの動作を実現するために、試験装置は、複数の試験モジュールの動作順序等の試験シーケンスを定義する試験プログラムに基づいてトリガ信号を複数の試験モジュールに供給することにより、複数の試験モジュールを同期して制御する。
【０００３】
近年、被試験デバイスを試験するために互いに異なる種類の試験信号を生成する異なる種類の試験モジュールを任意に搭載するための複数の試験モジュールスロットを有する試験装置が開発されている。このような試験装置では、複数の試験モジュールスロットに実装された複数の試験モジュールを任意に変更できること、および、それぞれの試験モジュールが試験を行うために必要な時間が互いに異なることから、試験モジュールが変更される度に、複数の試験モジュールの実装位置および組み合わせに応じた試験プログラムを作成する必要があり、非常に難しい試験のためのプロセスを準備する必要があった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで本発明は、従来技術の上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
本発明の第１の形態によると、被試験デバイスを試験するための、異なる種類の試験モジュールが任意に搭載可能な複数の試験モジュールスロットを備える試験装置であって、複数の試験モジュールのうちの第１の試験モジュールの試験動作が、複数の試験モジュールのうちの第２の試験モジュールの試験動作より先に実行すべきことを示す情報を保持する動作順序保持手段と、第１の試験モジュールの動作が完了した場合に第１の試験モジュールが試験動作を完了したことを示すトリガリターン信号を第１の試験モジュールから受信するトリガリターン信号受信手段と、トリガリターン信号受信手段がトリガリターン信号を受信した場合に、第２の試験モジュールが試験動作を開始すべきことを示すトリガ信号を供給するトリガ信号供給手段とを備える試験装置を提供する。
【０００６】
第１の試験モジュールは、被試験デバイスへの任意のアナログ波形を発生し供給する任意波形調整器であり、第２の試験モジュールは、任意波形調整器から供給されるアナログ波形に応じて被試験デバイスが出力するアナログ波形を受信し、アナログ波形の位相特性を試験する位相特性テスタであり、動作順序保持手段は、任意波形調整器が被試験デバイスに対するアナログ波形の供給動作を行った後に、位相特性テスタが、被試験デバイスからのアナログ波形の受信動作を行うべきことを示す情報を保持し、トリガリターン信号受信手段は、所定の時刻におけるアナログ波形の供給動作が任意波形調整器によって完了された場合に、任意波形調整器が供給動作を完了したことを示すトリガリターン信号を、任意波形調整器から受信し、トリガ信号供給手段は、トリガリターン信号受信手段がトリガリターン信号を受信した場合に、位相特性テスタが被試験デバイスからのアナログ信号の受信動作を開始すべきことを示すトリガ信号を位相特性テスタへ供給してもよい。
【０００７】
トリガリターン信号受信手段およびトリガ信号供給手段は、複数の試験モジュールのそれぞれから複数のトリガリターン信号のそれぞれを取得し、第１の試験モジュールから取得した一のトリガリターン信号を選択し、選択されたトリガリターン信号を、トリガ信号として第２の試験モジュールに供給するマルチプレクサ回路であり、動作順序保持手段は、マルチプレクサ回路がトリガリターン信号を選択するように制御する選択信号を保持するフリップフロップ回路であってよい。
【０００８】
第１の試験モジュールは、第１および第２の試験動作を並列に実行し、動作順序保持手段は、第１の試験モジュールによるぜ第１の試験動作の後に第２の試験モジュールによる試験動作を実行すべきことを示す情報と、第２の試験モジュールによる第２の試験動作の後に複数の試験モジュールのうちの第３の試験モジュールによる試験動作を行うべきことを示す情報とを保持し、トリガリターン信号手段は、第１の試験モジュールによる第１の試験動作が完了した場合に第１の試験モジュールが第１の試験動作を完了したことを示す、第１の試験モジュールからの第１のトリガリターン信号と、第１の試験モジュールによる第２の試験動作が完了した場合に第１の試験モジュールが第２の試験動作を完了したことを示す、第１の試験モジュールからの第２のトリガリターン信号とを受信し、トリガ信号供給手段は、トリガリターン信号受信手段が第１のトリガリターン信号を受信した場合に第２の試験モジュールが試験動作を開始すべきことを示す、第２の試験モジュールへの第１のトリガ信号と、トリガリターン信号受信手段が第２のトリガリターン信号を受信した場合に第３の試験モジュールが試験動作を開始すべきことを示す、第３の試験モジュールへの第２のトリガ信号とを供給してもよい。
【０００９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。本発明についての上記または他の特徴および効果は以下の実施形態の記載および添付の図面の組み合わせからよりよく理解できるであろう。
【発明を実施するための最良の形態】
【００１０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は発明の範囲を限定するものではなく、発明を例示するものである。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１１】
１．序論
本発明は、セミコンダクタ・テスト・コンソーシアム（ＳＴＣ）のＯＰＥＮＳＴＡＲに準拠した試験装置のような装置のテストヘッドに搭載される、ＲＦおよび混合信号のアナログ試験のために設計された複数のテストヘッドモジュールの組のためのものである。これらのモジュールは、Ｗ−ＬＡＮ、携帯電話、オーディオ、ビデオ、ディスクドライブ、ＨＤＴＶ、ＤＶＤ、並びに、その他のＲＦ、アナログ、混合信号のための集積回路を含むデバイスの試験を可能とするために設計される。しかし、試験の対象はここに例示したデバイスに限られない。
【００１２】
ここに示すテストヘッドモジュールは、以下を含む。
・ＡＳＹＮＣ  アナログＳｙｎｃ
・ＲＦモジュール
ＶＳＡ／ＶＳＧ  ベクタ信号解析器／ベクタ信号発生器
ＲＦ  ＣＯＭ    ＲＦコモン
ＲＦ  ＤＩＳＴ  ＲＦディストリビューション
ＲＦ  ＦＥ      ＲＦフロントエンド
ＲＦ  ＭＴＸ    ＲＦスイッチマトリクス
ＲＦＰＡ        ＲＦ電源アンプ
・ＡＶＷＧ／Ｄ  オーディオ・ビデオ波形発生器／デジタイザ
・ＢＢＷＧ／Ｄ  ベースバンド波形発生器／デジタイザ
・ＢＢＦＥ      ベースバンド・フロントエンド
【００１３】
以下の説明は、各試験モジュールのための、例示のアーキテクチャ、物理的な特性、および仕様を対象とする。以上にリストアップしたＲＦモジュールは、試験機器全体を構築するために接続されるように設計されたサブ機器である。この場合、いくつかの仕様は全体の試験機器についてのみ適用される。本発明についての例示のアーキテクチャ、物理的な特性、および仕様は図解および説明のために示されるものであり、本発明の実施形態はここに示される例に限定されない。
【００１４】
更に、この文書はＲＦキャリブレーション、２５０ＭＨｚデジタルモジュールの混合信号に関する部分、ＲＦサブシステムへのコンピュータ接続、デバイスインターフェイス、ＲＦおよび混合信号用のソフトウェア、および、並列試験についての情報を含む。
【００１５】
２．システム概要
ここに示すモジュールを用いることで、多くの試験システム構成が実現できる。以下に例示の応用構成は、ＲＦ計測器全体を構成するためのＲＦモジュールの接続、および、ＤＵＴに追加の信号を供給するために波形発生器／デジタイザモジュールを用いた４ＤＵＴの並列試験を示す。
【００１６】
２．１  例示の応用向けの構成
例示のシステム構成のブロック図を図１に示す。本システムは、複数バンドの携帯電話用ＲＦチップ等の４つのＤＵＴを試験するために構成されたシステムである。モジュールおよび信号フローの簡単な説明を以下に示す。各モジュールおよびこれらの動作のより詳細な説明は、５章から９章で示す。
【００１７】
試験の間、ベクタ信号発生器により発生された変調されたＲＦ信号は、ＲＦＣＯＭモジュールに送られ、ＲＦＣＯＭモジュールにおいて６ＧＨｚＣＷ信号発生器（ＣＷＳＧ６Ｇ）からの信号と合成され、増幅され、及び／又は、低域通過フィルタリングされる。この信号は、次にＲＦＤＩＳＴモジュールに伝達され、ＲＦＤＩＳＴモジュールにおいてそれぞれが各ＤＵＴに対応して設けられた４つのＲＦフロントエンドモジュールに分配される。ＲＦフロントエンドモジュールは、システムデジタイザを用いてフォワード電力および反射電力を直接的にデジタル測定するための方向性結合器およびミキサを備える。ＲＦ  ＣＯＭモジュール上の第２の６ＧＨｚＣＷ信号発生器（ＣＷＳＧ６Ｇ）は、複数のＲＦフロントエンドモジュール上の複数のミキサへのシステムローカル発振信号を供給する。ＲＦ  ＣＯＭモジュール上の第３の６ＧＨｚＣＷ信号発生器（ＣＷＳＧ６Ｇ）は、ＤＵＴへのローカル発振信号を供給する。このローカル発振信号は、ＲＦＤＩＳＴモジュールによって４つのＲＦＦＥモジュールに分配される。ＤＵＴローカル発振信号および変調ＲＦ信号は、ＲＦＦＥモジュールからＲＦＭＴＸモジュールへと送信される。ＲＦＭＴＸモジュールは、変調ＲＦ信号を４出力のうちの１つに切り替える。また、ＲＦＭＴＸモジュールは、ＤＵＴローカル発振信号を２出力のうちの１つに切り替え、ＲＦ  ＨＩＦＩＸからＤＵＴへと至る接続を提供する。ＤＵＴからのＲＦ信号は、ＲＦＭＴＸにより切り替えられ、ＲＦＦＥモジュールへと送信され、ＲＦＦＥモジュールにおいて、ダウンコンバートされてＢＢＦＥを介してデジタイザへと送信されるか、ＲＦＣＯＭモジュール上のＶＳＡセレクタを用いてベクタ信号解析器へと送信される。
【００１８】
ベースバンド信号は、ＢＢＦＥモジュールを介して、テストヘッド上の複数の波形発生器／デジタイザのうちの１つ、この場合においてＶＳＧ／ＶＳＡモジュール上のＲＢＷＧ／Ｄ、に対して入出力される。
【００１９】
２．２  物理構造
図２は、各ＤＵＴがＲＦ、ベースバンド、デジタル、およびオーディオ周波数の入出力信号を要求する場合において４ＤＵＴを並列に試験するために用いることができるテストヘッドモジュールの配置を示す。この構成は、図１に例示したシステムに用いることができる。
【００２０】
本発明の一実施形態において、ＶＳＧ／ＶＳＡモジュールは、物理テストヘッドスロットを１１個必要とする（ＳＴＣ  ＯＰＥＮＳＴＡＲアーキテクチャ仕様で定められているように、１つの物理テストヘッドスロットは２４ｍｍ幅である。）。他の実施形態としては、ＲＦ  ＣＯＭモジュールは、物理テストヘッドスロットを９個必要とする。いずれのモジュールも、テストヘッドに適合するシャーシに取り付けられた複数のサブモジュールから構成される。
【００２１】
３．アナログ同期
アナログ同期（ＡＳＹＮＣ）モジュールは、各モジュールに接続されたトリガラインおよびクロックラインを用いて、システム内のＲＦおよびアナログモジュールを同期させる。更に、ＡＳＹＮＣモジュールは、ＲＦおよびアナログモジュールを、デジタルサブシステムと同期させる。アナログ同期モジュールは、位相雑音が低い参照クロックを、システム全体に対して供給する。
【００２２】
本実施形態において、各ＡＳＹＮＣモジュールは、当該ＡＹＮＣモジュール用のサイトコントローラを有する。本実施形態において、最大２つのＡＳＹＮＣモジュールが一緒にテストヘッドに接続される。本実施形態において、追加のＡＳＹＮＣモジュールまたは追加のＡＳＹＮＣモジュールのペアは、独立に動作しなければならない。
【００２３】
３．１  アナログ同期の説明
図３Ａは、システム同期ブロックのブロックダイアグラムの一例を示す。各アナログ同期モジュールは、最大１６ＲＦ／アナログモジュールを制御できる。アナログ同期モジュールは、ＳＹＮＣマトリクスへのパターンコンティニュー入力を開始、パフォーマンスボードを通して接続された追加のＬＳＹＮＣモジュールまたはパフォーマンスデジタルモジュールからのロジック同期信号を用いてデジタルモジュールと同期することができる。
【００２４】
アナログ同期モジュールは、低い位相雑音を有する１００ＭＨｚの参照クロックを含む。ＡＳＹＮＣモジュールがシステム内に存在する場合、このリファレンスが全体システムのマスターリファレンスとして用いられる。１００ＭＨｚ参照クロックは、全てのＲＦ／アナログモジュールに直接送信される。更に、ＳＹＮＣマトリクスモジュール上の２５０ＭＨｚ参照クロックを制御するために、１００ＭＨｚ参照クロックから得られた１０ＭＨｚ参照クロックがＳＹＮＣマトリクスモジュールに送信される。
【００２５】
ＡＳＹＮＣモジュールのブロック図の一例を図３Ｂに示す。以下の表３．１は、ＲＦ／アナログモジュールに接続されるクロックラインおよびトリガラインの数を示す。
【００２６】
【表１】
2007505312.tif 000003
【００２７】
ＡＳＹＮＣモジュールは、全てのＲＦ／アナログモジュールにより利用可能である、１ＫＨｚから５００ＭＨｚまでの可変クロックソースを含む。ＬＳＹＮＣクロック接続を介して、パターン制御されたクロックを発生することができる。
【００２８】
３．２  ＡＳＹＮＣモジュールの仕様例
表３．２は、ＡＳＹＮＣモジュールの仕様例を示す。
【００２９】
【表２】
2007505312.tif 000004
【００３０】
４．  デバイスインターフェイス
大部分のアナログモジュールは、ＨＩＦＩＸおよびロードボード上の、デジタルモジュールで使用されるものと同一種類のコネクションを介してＤＵＴに接続される。モジュールの最上部に位置する１２０ピンコネクタは、ケーブルが取り付けられたＨＩＦＩＸ上のコネクタに結合される。そして、信号は、ロードボードインターフェイスのコネクタまでケーブル接続される（オープンアーキテクチャハードウェア仕様書を見よ）。
【００３１】
上述の接続システムは、ＲＦサブシステムには適していない。ＲＦサブシステムをＤＵＴに接続するために、ＲＦ  ＨＩＦＩＸおよびＲＦロードボードが開発される。接続は、ＲＦモジュールの端部のブラインドメイト同軸コネクタ、ＳＭＡ接続されたセミリジッド同軸ケーブル、ロードボードインターフェイスのブラインドメイト同軸コネクタ、セミリジッド同軸ケーブルを介して、ＤＵＴ近傍のＳＭＡコネクタに至る。図４は、ＲＦロードボードとＤＵＴとの接続を示す。
【００３２】
５．ＲＦモジュール
表５．１のＲＦモジュールは、互いに接続されてＲＦ計測器全体を構成する。キャリブレーションのため中間点を必ずしもアクセスできないことから、ＲＦキャリブレーションは、（ロードボードのファクタを除いて、）全体の機器を１つのユニットとして取り扱う。いくつかの仕様は、個別のモジュールに対して与えられているが、５．７節で与えられる機器の全体仕様は、ＲＦ計測器全体の性能を定義する。
【００３３】
【表３】
2007505312.tif 000005
【００３４】
図５Ａは、ＲＦ計測器全体を示す。個別のモジュールについて、以下に説明する。
【００３５】
５．１  ＶＳＡ／ＶＳＧモジュール
ＶＳＡ／ＶＳＧは、ベクタ信号解析器／ベクタ信号発生器を意味する。
【００３６】
５．１．１  ＶＳＡ／ＶＳＧの説明
図５Ｂは、ＶＳＡ／ＶＳＧモジュールのブロック図の一例である。
【００３７】
ＶＳＧは、５０ＭＨｚから６ＧＨｚまでの間のＣＷまたは変調ＲＦの波形を発生する。ＲＢＷＧ（ＲＦベースバンド波形発生器）は、Ｉ（同相）およびＱ（直交）ベースバンド変調信号を発生する２つの１４ビット２００ＭＳ／ｓ任意波形発生器を含む。ＲＦＵＰＣ（ＲＦアップコンバータ）は、ベースバンド信号を、５０ＭＨｚから６ＧＨｚの周波数範囲内のＩ／Ｑ変調済ＲＦ波形に変換する。ＲＢＷＧのＩおよびＱ出力もまた、ＢＢＦＥモジュール（６章参照）を介してＤＵＴに送信するために利用できる。
【００３８】
ＶＳＡは、変調ＲＦ信号を（ＲＦＤＷＣまたはＲＦダウンコンバータを用いて）ＩＦにダウンコンバートし、１４ビット１００ＭＳ／ｓデジタイザ（ＲＢＷＤの一部またはＲＦベースバンドデジタイザ）によりデジタル化することにより、ＲＦ信号を解析する。デジタル化された波形は、デジタル上でベースバンドにダウンコンバートされてから３２ＭＷデジタイザメモリに格納され、解析のためにコンピュータに渡される。
【００３９】
ＶＳＡは、５０ＭＨｚから６ＧＨｚの周波数範囲内で、信号の変調解析を可能とする。更に、ＶＳＡは、２０Ｍｈｚから１８ＧＨｚのスペクトラムアナライザとしても動作可能である。
【００４０】
本発明の実施形態において、ＲＢＷＤは、２つの別個の１４ビット１００ＭＳ／ｓデジタイザを含む。ＲＢＷＤへのＩおよびＱ入力は、ＤＵＴからのベースバンド信号をデジタル化するＢＢＦＥモジュール（６章参照）を介して行うことができる。
【００４１】
５．１．２  ＶＳＡ／ＶＳＧデータバス
ＶＳＡ／ＶＳＧモジュールは、プライマリ・オープンアーキテクチャ・ファイバチャネル・データバスと、オプションのＳｔａｒＧｅｎ・ＳｔａｒＦａｂｒｉｃ−ｂｒｉｄｇｅｄＰＣＩバスとの両方を用いる。ＲＢＷＧ／Ｄメモリからサイト制御ＣＰＵへのデータ転送は、ＰＣＩブリッジを介して行われる。図５Ｃは、例示のコンピュータアーキテクチャと共にこれらのバス接続を示す。
【００４２】
５．１．３  ＶＳＡ／ＶＳＧの物理的仕様
本発明の一実施形態において、ＶＳＡ／ＶＳＧは、ＳＴＣオープンアーキテクチャの２４ｍｍテストヘッドスロットを１１個必要とする。
【００４３】
５．１．４  ＶＳＡ／ＶＳＧの仕様の一例
表５．２および表５．３は、ＶＳＡ／ＶＳＧモジュールの一実施形態の仕様例である。しかしながら、他の実施形態は他の仕様および条件を有してよい。
【００４４】
【表４】
2007505312.tif 000006
【００４５】
【表５】
2007505312.tif 000007
【００４６】
５．２  ＲＦＣＯＭモジュール
ＲＦＣＯＭモジュールは、全てのＲＦＦＥモジュールおよび全てのＤＵＴのために共通に利用されるＲＦ機能を提供する。
【００４７】
５．２．１  ＲＦＣＯＭの説明
図５Ｄは、ＲＦＣＯＭモジュールのブロック図の一例である。ＲＦＣＯＭモジュールは、３つの６ＧＨｚ  ＣＷ信号発生器（ＣＷＳＧ６Ｇ）と、パワーアンプ（ＰＡ）と、２ポートのＲＦ結合器と、発生器のローパスフィルタ（Ｆｉｌｔ）と、受信セレクタスイッチ（ＳＥＬ）とを含む。ＲＦ計測器からＡＳＹＮＣモジュールへのトリガインターフェイスもまた、ＲＦＣＯＭモジュール上に配置される。
【００４８】
ＣＷＳＧ６Ｇ＃１は、２トーン試験のための５０Ｍｈｚから６ＧＨｚまでのＣＷ信号を供給する。ＣＷＳＧ６Ｇ＃１からの信号は、必要に応じて、２トーンの試験信号を生成するために２ポート結合器によりＶＳＧからのＣＷ（または変調）信号と結合される。パワーアンプは、ＲＦ計測器全体がロードボードコネクタにおいて０ｄＢｍを作り出すために十分なゲインを提供する。最小の出力レベルにおいては、パワーアンプは切り離される。Ｆｉｌｔブロックは、発生器の出力からの高調波を取り除くための、１ＧＨｚ、２ＧＨｚ、３ＧＨｚ、および６ＧＨｚに切替可能なローパスフィルタを提供する。
【００４９】
ＣＷＳＧ６Ｇ＃２は、ＲＦＦＥモジュール上のカプラー受信器に対する、５０ＭＨｚから６ＧＨｚまでのローカル発信信号を提供する。この信号は、ベースバンドデジタイザ（例えばＲＢＷＤ）によりデジタル化されるベースバンド信号を生成するために、ＲＦＦＥモジュール上の方向性結合器からの信号と混合される。
【００５０】
ＣＷＳＧ６Ｇ＃３は、ＲＦＦＥおよびＲＦＭＴＸモジュールを介してＤＵＴのローカルオシレータポートに供給される、５０ＭＨｚから６ＧＨｚまでのＣＷ信号を提供する。
【００５１】
ＳＥＬブロックは、ＲＦＦＥモジュールがＶＳＡへ送信する信号を選択する機械式同軸リレーである。この機械式リレーは、低いレベルの測定のための良好な受信感度を与えるような低い挿入ロスを提供する。多くの試験は、高い信号レベルで行われ、より高速な並列ＤＵＴ試験のための電気的スイッチングを行うカプラ受信器（５．４章のＲＦＦＥモジュール参照）を用いることができる。
【００５２】
５．２．３  ＲＦＣＯＭの物理的仕様
本発明の一実施形態において、ＲＦＣＯＭモジュールは、ＳＴＣオープンアーキテクチャの２４ｍｍテストヘッドスロットを９個必要とする。
【００５３】
５．２．４  ＲＦＣＯＭの仕様例
【表６】
2007505312.tif 000008
【００５４】
【表７】
2007505312.tif 000009
【００５５】
５．３  ＲＦＤＩＳＴモジュール
ＲＦＤＩＳＴモジュールは、ＲＦ信号、ＤＵＴローカル発振信号、システムローカル発振信号を４つのＲＦＦＥモジュールに分配することにより、並列ＤＵＴ試験を可能とする。単一のＲＦＦＥモジュールのみを用いる場合、ＲＦＤＩＳＴモジュールは必要ではない。
【００５６】
５．３．１  ＲＦＤＩＳＴの説明
図５Ｅは、ＲＦＤＩＳＴモジュールのブロック図の一例である。３つのパワー分割器が、ＲＦ信号、ＤＵＴローカル発振信号、および、システムローカル発振信号のそれぞれを、４つのポートに分ける。それぞれのパワー分割器は、分割信号の損失を補償し、ポート間の絶縁を提供するために各出力ポート上にアンプを有する。このため、並列試験中において、一のＤＵＴの状態が他のＤＵＴの信号に影響を与えない。
【００５７】
５．４  ＲＦＦＥモジュール
ＲＦＦＥ（ＲＦフロントエンド）モジュールは、各ＤＵＴのＲＦラインに対して、フォワード電力および反射電力を測定し、ＣＭＲ（カプラ−ミキサ・レシーバ）をイネーブルにするための方向性結合器を提供する。付加回路は、キャリブレーションおよび診断を補助する。追加のノイズ源は、雑音指数を試験するためにＲＦＦＥモジュールに接続されうる。
【００５８】
５．４．１  ＲＦＦＥの説明
図５Ｆは、ＲＦＦＥモジュールのブロック図の一例を示す。ＶＳＧからの信号、ＶＳＡへの信号、および、ＤＵＴ  ＬＯ信号は、それぞれＲＦＦＥモジュール上の方向性結合器を通過する。複数の結合された信号のそれぞれは、ローカルＳＧ分割器により分配されたシステムローカル発振信号（ＲＦＣＯＭモジュール上のＣＷＳＧ６Ｇから出力される）と混合され、ＲＢＷＤまたは他のシステムデジタイザによりデジタル化できるベースバンドにダウンコンバートされる。方向性結合器および混合器は、ＣＭＲ（カプラ−ミキサ・レシーバ）の中心部を構成する。
【００５９】
追加のノイズ源は、雑音指数を試験するためにＤＵＴのＲｘポートに接続するよう切替可能である。
【００６０】
電力検出器、および、モジュールの出力近傍に位置するループバック・パスは、キャリブレーションおよび診断を補助する。
【００６１】
５．４．２  ＲＦＦＥの仕様例
【表８】
2007505312.tif 000010
【００６２】
５．４  ＲＦＭＴＸモジュール
ＲＦＭＴＸモジュールは、ＲＦＦＥの複数の入力および出力のための複数のロードボード接続を提供する。これにより、ロードボードの部品数を大幅に削減し、配置を簡素化することができる。
【００６３】
５．４．１  ＲＦＭＴＸの説明
図５Ｇは、ＲＦＭＴＸのブロック図の一例である。各ＲＦＭＴＸモジュールは、２つのＲＦＦＥモジュールを制御することができる。ＲＦＭＴＸモジュール上の複数のスイッチは、ＲＦＦＥのＤＵＴ  Ｒｘポートを４つのＤＵＴ入力ポートの１つに接続する。４つのＤＵＴ出力ポートは、ＲＦＦＥのＤＵＴ  Ｔｘポートに対して切り替えられる。一方、ＤＵＴ  ＬＯ信号は、２つのＤＵＴ接続の間で切り替えられる。不使用の接続は、５０オームで終端される。
【００６４】
ＲＦＭＴＸモジュールのスイッチ形式は、同軸機械式リレーおよび半導体スイッチの２種類から選択できる。半導体スイッチは、より高速なスイッチ速度を提供するが、６ＧＨｚのバンド幅に限られ、挿入ロスがより大きい。同軸機械式リレーは、１８ＧＨｚのバンド幅をより小さい挿入ロスで提供するが、スイッチ速度が低い。
【００６５】
５．４．２  ＲＦＭＴＸの仕様例
【表９】
2007505312.tif 000011
【００６６】
５．５  ＲＦＰＡモジュール
ＲＦＰＡモジュールは、ＶＳＧＡ出力パワーレベルの仕様を増大する。このことは、パワーアンプの試験において特に有用である。
【００６７】
５．６  ＲＦキャリブレーション
ＲＦキャリブレーションは、全体機器としてのＲＦモジュールにより行われる。キャリブレーション面は、ＲＦ  ＨＩＦＩＸの最上部のブラインドメイトＲＦコネクタである。通常のキャリブレーションは、システムによって決定された複数の固定周波数で行われる。中間の周波数ポイントのキャリブレーション値は、最も近い複数のキャリブレーション周波数における複数の値の補間によって求められる。ユーザが定義した周波数におけるより高い精度を提供するために、フォーカスしたキャリブレーションも利用可能である。
【００６８】
キャリブレーション値は、サイト制御装置のディスク上のファイルに格納され、初期化時にＲＦハードウェアへとロードされる。
【００６９】
キャリブレーションは、ＮＩＳＴトレーサビリティを提供する、キャリブレーション・ロードボードおよび外部のパワーメータを用いて行われる。
【００７０】
５．７  ＲＦ計測器全体の仕様例
表５．８は、複数のＲＦモジュールが全体のＲＦ計測器として互いに接続された場合におけるそれぞれのＲＦモジュールの仕様例である。この仕様は、キャリブレーション後において、ＲＦ  ＨＩＦＩＸの、ロードボードに接続されるブラインドメイト同軸コネクタに対して適用される。
【表１０】
2007505312.tif 000012
【００７１】
５．８  並列ＲＦ試験
複数のデバイスが並列に試験される場合、各試験のためのデバイスのセットアップおよびＲＦ計測器のセットアップは全ＤＵＴに対して同時に行われる。ＲＦ信号は、全てのＤＵＴに対して同時に供給される。しかしながら、システムの大きさおよびコストを低減するため、それぞれのＤＵＴから受信された信号はシーケンシャルにデジタル化される。ＣＭＲレシーバ（カプラ−ミキサ・レシーバ）を用いることで、ほとんどの試験において、各ＤＵＴを順次デジタイザに対する高速な電気的接続の利点を享受できる。１００ＭＳ／ｓのサンプリングレートにおいて４Ｋポイントをデジタル化するためには、約４０マイクロ秒を要する。この速度で４つのＤＵＴからの信号を逐次的にデジタル化するために更に必要となる時間は、３×４０ｕｓ＝１２０ｕｓと、切替オーバーヘッドとの和となる。図５Ｈの図解を参照のこと。
【００７２】
６．  ＢＢＦＥモジュール
ＢＢＦＥすなわちベースバンドフロントエンドモジュールは、最大４つのＤＵＴを並列に試験するために、デジタイザ２チャネルと、ＡＷＧ２チャネルとを割り当てる（ＤＵＴ当たり、ＡＷＧ２チャネルと、デジタイザ２チャネル）。
【００７３】
ＢＢＦＥは、ＶＳＡ／ＶＳＧモジュール内、または、ＢＢＷＧ／Ｄモジュール内ののＲＢＷＧ／Ｄと共に使用されることを意図されている。
【００７４】
６．１  ＢＢＦＥの説明
図６は、ＢＢＦＥのブロック図の一例である。ＡＷＧのペアからの信号は、バッファされて、４組の差動出力ドライバに分配される。一方、４つのＤＵＴからの信号は、同様にバッファされ、１つの信号を選択して２つのデジタイザに送る電気的スイッチのペアへと送信される。４つのＤＵＴからの信号を素早く配列させることにより、デジタイザは、４つのＤＵＴ全てからの信号を順次デジタル化することができる。通常オーディオ以上の周波数においては、デジタル化に要する実際の時間は、ＤＵＴおよび試験装置を試験可能な状態にセットアップする時間、並びにデジタル化しない他の試験と比較し短い。このため、コストおよびテストヘッドのスペースを節約するために、わずかな試験時間のペナルティしか生じない。
【００７５】
入力・出力バッファの４つのペアのそれぞれは、対応するＤＣオフセット制御を有する。更に、４つの入力・出力の組は、差動である。
【００７６】
６．２  ＢＢＦＥの仕様例
【表１１】
2007505312.tif 000013
【００７７】
７．  ＢＢＷＧ／Ｄモジュール
ＢＢＷＧ／Ｄすなわちベースバンド波形発生器／デジタイザは、無線ＬＡＮデバイスまたはビデオバンドのＡＣ試験、デジタルＴＶデバイスの試験等に用いられる広いバンド幅のベースバンド信号を試験することを意図した任意波形発生およびデジタイザモジュールである。
【００７８】
７．１  ＢＢＷＧ／Ｄの説明
図７は、ＢＢＷＧ／Ｄのブロック図の一例を示す。複数のＡＷＧおよび複数のデジタイザのペアに加え、モジュールは２つの参照電圧ソースとＰＭＵ機能とを提供する。
【００７９】
ＡＷＧは、２００ＭＳ／ｓまでの範囲で１６ビットの分解能を有し、デジタイザは２００ＭＳ／ｓまでの範囲で１２ビットの分解能を有する。
【００８０】
７．２  ＢＢＷＧ／Ｄの仕様例
【表１２】
2007505312.tif 000014
【００８１】
【表１３】
2007505312.tif 000015
【００８２】
８  ＡＶＷＧモジュール
ＡＶＷＧ／Ｄすなわちオーディオ・ビデオ波形発生／デジタイザモジュールは、オーディオおよびビデオデバイスの低コスト試験を意図する任意波形発生およびデジタイザモジュールである。また、このモジュールは、特定の種類のＤＡＣおよびＡＤＣの試験において必要となる高いＤＣ線形性を有する。
【００８３】
８．１  ＡＶＷＧの説明
図８は、ＡＶＷＧ／Ｄのブロック図の一例を示す。複数のＡＷＧおよび複数のデジタイザのペアに加え、このモジュールは２つの参照電圧ソースおよびＰＭＵ機能を提供する。
【００８４】
各ＡＷＧは、１ＭＳ／ｓまでのクロックで動作する分解能１６ビットの低速ＤＡＣと、５０ＭＳ／ｓまでのクロックで動作する分解能１６ビットの高速ＤＡＣとの２つのソースを有する。各デジタイザは、７５０ＫＳ／ｓまでのクロックで動作する分解能１６ビットのＡＤＣを２つと、５０ＭＳ／ｓまでのクロックで動作する１４ビットのＡＤＣとを有する。
【００８５】
８．２  ＡＶＷＧの仕様例
【表１４】
2007505312.tif 000016
【００８６】
【表１５】
2007505312.tif 000017
【００８７】
９．  ２５０ＭＨｚ  ＤＭの混合信号コンポーネント
２５０ＭＨｚデジタルモジュールは、Ａ／Ｄコンバータまたはアナログ波形を表したデジタルデータを生成する他のデバイスからのデータを取得し、混合信号解析ツール（例えばＦＦＴ）での処理のためにこれらのデータを格納する。このような方法でデータを取得するために、デジタルモジュールは、ＤＣＡＰモードすなわちデジタル・キャプチャ・モードで用いられる。各デジタルピン（すなわちチャネル）は、ＤＣＡＰモードで動作できるが、以下の表に示したいくつかの制約およびメモリ制限がある。同一のＰＧから駆動される複数のデジタルピン用のメモリは、少ない数のピンのためのより大きなメモリを提供するために組み合わされうる。
【００８８】
２５０ＭＨｚデジタルモジュールは、試験対象のＤ／Ａコンバータへの入力として用いることができる、アナログ波形を表したデジタルデータを生成するためにも用いることもできる。このモードはＤＡＷ（Ｄｉｇｉｔａｌ  Ａｒｂｉｔｒａｒｙ  Ｗａｖｅｆｏｒｍ）と呼ばれる。このモードにおいては、チャネル毎のＤＡＷデータを格納するために、ＳＣＡＮメモリが用いられる。以下の表に示すように、メモリサイズは、上記のＤＣＡＰモードと同様に、１つのＰＧ上のアクティブなピン数とのトレードオフで定めることができる。
【００８９】
９．１  ＤＣＡＰ／ＤＡＷの説明
図９は、２５０ＭＨｚ  ＤＭのブロック図の一例を示す。ＤＣＡＰおよびＤＡＷメモリをハイライトしている。
【００９０】
９．２  ＤＣＡＰ／ＤＡＷの仕様例
【表１６】
2007505312.tif 000018
【００９１】
【表１７】
2007505312.tif 000019
【００９２】
【表１８】
2007505312.tif 000020
【００９３】
１０．  ＲＦおよびアナログソフトウェア
ソフトウェアは、波形の発生および解析、ハードウェアの条件の設定および表示のためのＧＵＩツールを提供する。ソフトウェアサポートは、ＯＡＳＩＳのＲＦ試験クラスのみならず、リソースを共有する並列ＤＵＴ試験のためにも提供される。キャリブレーションおよび診断ソフトウェアもまた提供される。
【００９４】
図１０は、本発明の実施形態に係る試験装置１００の構成例を示す。試験装置１００は、汎用制御装置１０２と、サイト制御装置１０４と、アナログ同期回路制御装置１０６と、デジタル同期制御装置１０８と、複数のアナログ試験モジュール１１０と、複数のデジタル試験モジュール１１２とを備える。複数のアナログ試験モジュール１１０およびデジタル試験モジュール１１２は、本発明に係る試験モジュールの一例である。
【００９５】
試験装置１００は、被試験デバイス１２０への試験信号を発生・供給し、試験信号に対して被試験デバイス１２０が動作した結果出力される出力信号を取得し、出力信号に基づいて被試験デバイスの品質を判断する。試験装置１００は、試験信号を被試験デバイス１２０へ供給するために、オープンアーキテクチャに基づくモジュールを、アナログ試験モジュール１１０またはデジタル試験モジュール１１２として用いる。換言すれば、被試験デバイス１２０の試験のための互いに異なる試験信号を発生する異なる種類のアナログ試験モジュール１１０又はデジタル試験モジュール１１２が、複数の試験モジュールスロットのそれぞれに、任意に搭載される。
【００９６】
汎用制御装置１０２は、被試験デバイス１２０の試験に用いられる、試験制御プログラム、試験プログラム、および試験データ等を外部ネットワークから取得して格納する。サイト制御装置１０４は、アナログ試験モジュール１１０およびデジタル試験モジュール１１２を制御し、複数の被試験デバイス１２０を同時に並列に制御する。サイト制御装置１０４と、アナログ試験モジュール１１０およびデジタル試験モジュール１１２との間の接続関係は、被試験デバイス１２０のピン数、パフォーマンスボードの配線タイプ、アナログ試験モジュール１１０およびデジタル試験モジュール１１２の型式等に応じて変更される。言い換えれば、複数のサイト制御装置１０４のそれぞれは、複数のアナログ試験モジュール１１０およびデジタル試験モジュール１１２を複数のサイトに分割し、各サイトに属するアナログ試験モジュール１１０およびデジタル試験モジュール１１２の動作を制御することにより、被試験デバイス１２０の能力に応じた異なる試験シーケンスを実行する。
【００９７】
サイト制御装置１０４は、汎用制御装置１０２から試験制御プログラムを取得して実行する。更に、サイト制御装置１０４は、試験制御プログラムに基づいて、被試験デバイス１２０の試験に用いる試験プログラムおよび試験データを取得し、それぞれの被試験デバイス１２０の試験に用いられるアナログ試験モジュール１１０又はデジタル試験モジュール１１２に供給する。次に、サイト制御装置１０４は、アナログ同期回路制御装置１０６からアナログ試験モジュール１１０またはデジタル試験モジュール１１２へのトリガ信号およびクロック信号を供給することにより、アナログ試験モジュール１１０またはデジタル試験モジュール１１２に対して試験プログラムおよび試験データに基づく試験の開始を指示する。そして、サイト制御装置１０４は、アナログ同期回路制御装置１０６またはデジタル同期制御装置１０８から試験の終了を示す割り込みを受信し、試験の終了を汎用制御装置１０２へ知らせる。
【００９８】
アナログ同期回路制御装置１０６は、サイト制御装置１０４の制御に基づいてアナログ試験モジュール１１０の試験シーケンスを制御する。例えば、アナログ同期回路制御装置１０６は、被試験デバイス１２０の試験動作を開始させるトリガ信号と、試験動作を制御するクロック信号とをアナログ試験モジュール１１０に供給し、アナログ試験モジュール１１０の試験動作の完了を示すトリガリターン信号をアナログ試験モジュール１１０から受信する。更に、アナログ同期回路制御装置１０６およびデジタル同期制御装置１０８は、トリガリターン信号を互いに引き渡す。例えば、デジタル同期制御装置１０８はデジタル試験モジュール１１２から受信したトリガリターン信号をアナログ同期回路制御装置１０６に渡し、アナログ同期回路制御装置１０６はデジタル同期制御装置１０８から受信したトリガリターン信号に基づくトリガ信号をアナログ試験モジュール１１０へ供給する。
【００９９】
特に、アナログ同期回路制御装置１０６は、本発明に係る動作順序保持手段の機能を有するので、複数のアナログ試験モジュール１１０のうち第１のアナログ試験モジュール１１０の試験動作を、複数のアナログ試験モジュール１１０のうち第１の試験モジュールより前に行わなければならないことを示す情報を保持することができる。例えば、アナログ同期回路制御装置１０６は、第１のアナログ試験モジュール１１０からトリガリターン信号を受信した場合にトリガ信号を第２のアナログ試験モジュール１１０へ供給するように、被試験デバイス１２０の試験の前に予めハードウェアによって設定される。また、アナログ同期回路制御装置１０６は、本発明に係るトリガリターン信号受信手段の機能を有するので、第１のアナログ試験モジュール１１０の試験動作が完了すると、第１のアナログ試験モジュール１１０の試験動作が完了したことを示すトリガリターン信号を、第１のアナログ試験モジュール１１０から受信する。また、アナログ同期回路制御装置１０６は、本発明に係るトリガ供給手段の機能を有するので、トリガリターン信号受信手段がトリガリターン信号を受信した場合に、第２のアナログ試験モジュール１１０に対して第２のアナログ試験モジュール１１０が試験動作を開始すべきことを示すトリガ信号を第２のアナログ試験モジュール１１０へ供給する。
【０１００】
更に、アナログ試験モジュール１１０が１または複数の被試験デバイス１２０に対して異なる種類の試験動作を並行して行う場合、アナログ同期回路制御装置１０６は、次に示すように動作する。アナログ同期回路制御装置１０６は、本発明に係る動作順序保持手段としての機能を有するので、第１のアナログ試験モジュール１１０による第１の試験動作が第２のアナログ試験モジュール１１０による試験動作より前に実行しなければならないことを示す情報と、第１のアナログ試験モジュール１１０による第２の試験動作が第３のアナログ試験モジュール１１０による試験動作より前に実行しなければならないことを示す情報とを保持する。また、アナログ同期回路制御装置１０６は、本発明に係るトリガリターン信号受信手段としての機能を有するので、第１のアナログ試験モジュール１１０が第１の試験動作を完了した場合に、第１のアナログ試験モジュール１１０が第１の試験動作を完了したことを示す第１のトリガリターン信号を、第１のアナログ試験モジュール１１０から受信し、第１のアナログ試験モジュール１１０が第２の試験動作を完了した場合に、第１のアナログ試験モジュール１１０が第２の試験動作を完了したことを示す第２のトリガリターン信号を、第１のアナログ試験モジュール１１０から受信する。また、アナログ同期回路制御装置１０６は、本発明に係るトリガ信号供給手段としての機能を有するので、トリガリターン信号受信手段が第１のトリガリターン信号を受信した場合に、第２のアナログ試験モジュール１１０が試験動作を開始すべきことを示す第１のトリガ信号を第２のアナログ試験モジュール１１０へ供給し、トリガリターン信号受信手段が第２のトリガリターン信号を受信した場合に、第３のアナログ試験モジュール１１０が試験動作を開始すべきことを示す第２のトリガ信号を第３のアナログ試験モジュール１１０へ供給する。
【０１０１】
以上のように、本実施形態に係る試験装置１００によれば、試験動作中に予め定められたアナログ試験モジュール１１０またはデジタル試験モジュール１１２から受信したトリガリターン信号に基づいてトリガ信号を、アナログ同期回路制御装置１０６がハードウェアにより予め設定した、予め定められたアナログ試験モジュール１１０に供給することにより、予め定められたアナログ試験モジュール１１０が動作を開始することができ、複数のアナログ試験モジュール１１０およびデジタル試験モジュール１１２が所望の順序で動作することができる。したがって、複数の試験モジュールスロットに搭載されるアナログ試験モジュール１１０およびデジタル試験モジュール１１２が任意に変更されても、搭載位置または試験モジュールの組み合わせに応じた試験プログラムの作成に必要な作業量を減らすことができ、被試験デバイスを試験するために必要となる時間を短縮することができる。更には、デジタル同期制御装置１０８は、上記のアナログ同期回路制御装置１０６として機能することにより、デジタル試験モジュール１１２の試験動作を制御することができる。
【０１０２】
図１１は、本実施形態に係る試験装置１００の詳細な構成の一例である。試験装置１００は、任意波形調整器１１０ａおよび位相特性テスタ１１０ｂをアナログ試験モジュール１１０として含み、パターン発生器１１２ａをデジタル試験モジュール１１２として含む。アナログ同期回路制御装置１０６は、参照クロック発生器２００と、可変クロック発生器２０２と、クロックマトリクス２０４と、トリガマトリクス２０６とを含む。
【０１０３】
任意波形調整器１１０ａは、アナログ同期回路制御装置１０６の制御に基づいて、被試験デバイス１２０への任意アナログ波形を発生し、供給する。さらに、位相特性テスタ１１０ｂは、任意波形調整器１１０ａから供給されたアナログ波形に応じて被試験デバイス１２０が出力するアナログ波形を受信し、当該アナログ波形の位相特性を試験する。任意波形調整器１１０ａおよび位相特性テスタ１１０ｂは、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を有し、参照クロック発生器２００により生成された参照クロックに基づいて内部クロックを生成する間動作する。パターン発生器１１２ａは、デジタル同期制御装置１０８からの制御に基づいて、被試験デバイス１２０へのデジタルパターンを発生し、供給する。
【０１０４】
クロックマトリクス２０４は、被試験デバイス１２０の試験の前に、予めハードウェアにより設定され、入力と出力の間の接続が決定される。言い換えれば、様々な可変クロック発生器２０２、デジタル同期制御装置１０８、またはパフォーマンスボード等からのクロック信号のうちいずれのクロック信号を、任意波形調整器１１０ａまたは位相特性テスタ１１０ｂに供給するかを決定する。更に、トリガマトリクス２０６は、被試験デバイス１２０の試験の前にハードウェアに関して設定されるので、入力と出力の間の接続が決定される。換言すれば、任意波形調整器１１０ａ、位相特性テスタ１１０ｂ、またはパターン発生器１１２ａ等のいずれかからトリガリターン信号が受信されると、いずれの任意波形調整器１１０ａまたは位相特性テスタ１１０ｂにトリガ信号を供給するかが決定される。
【０１０５】
すなわち、トリガマトリクス２０６は、本発明に係る動作順序保持手段としての機能を有するので、位相特性テスタ１１０ｂによる被試験デバイス１２０からの受信動作が行われる前に、任意波形調整器１１０ａによる被試験デバイス１２０への供給動作が行われるべきことを示す情報を保持することができる。また、トリガマトリクス２０６は、トリガリターン信号受信手段の機能を有するので、任意波形調整器１１０ａが所定の時刻にアナログ波形の供給動作を完了した場合に、任意波形調整器１１０ａが供給動作を完了したことを示すトリガリターン信号を任意波形調整器１１０ａから受信する。また、トリガマトリクス２０６は、トリガ信号供給手段の機能を有するので、トリガリターン信号受信手段がトリガリターン信号を受信した場合に、位相特性テスタ１１０ｂが被試験デバイス１２０からアナログ波形を受信する動作を開始すべきことを示すトリガ信号を、位相特性テスタ１１０ｂへ供給する。
【０１０６】
以上のように、トリガリターン信号およびトリガ信号を送受信しながら任意波形調整器１１０ａおよび位相特性テスタ１１０ｂの動作を逐次的に制御するので、任意波形調整器１１０ａがアナログ波形を被試験デバイス１２０へ供給するのに遅延が生じるが、任意波形調整器１１０ａからのトリガリターン信号が発生しない限り位相特性テスタ１１０ｂがアナログ波形の受信を開始しない。そのため、任意波形調整器１１０ａがアナログ波形の供給を完了する前に位相特性テスタ１１０ｂがアナログ波形の受信を開始するような試験シーケンスの混乱が生じず、任意波形調整器１１０ａおよび位相特性テスタ１１０ｂは正確な順序および正確なタイミングで動作することができる。
【０１０７】
図１２は、本実施形態に係る試験装置１００の動作シーケンスの一例を示す。まず、参照クロック発生器２００は、任意波形調整器１１０ａおよび位相特性テスタ１１０ｂに対して参照クロックを供給することにより、任意波形調整器１１０ａおよび位相特性テスタ１１０ｂを動作可能な状態とする。このとき、任意波形調整器１１０ａは、トリガ信号の一例である開始信号の待ち状態となり、位相特性テスタ１１０ｂは、トリガ信号の待ち状態となる。
【０１０８】
次に、パターン発生器１１２ａは、デジタル同期制御装置１０８の制御に基づいて、被試験デバイス１２０へのデジタルパターンを発生および供給し、被試験デバイス１２０を設定する。パターン発生器１１２ａは、被試験デバイス１２０のセットアップが完了すると、待ち状態に入る。その間に、デジタル同期制御装置１０８からトリガマトリクス２０６を介して任意波形調整器１１０ａにスタート信号が供給されると、任意波形調整器１１０ａは、パターンメモリに格納されたアナログ波形を発生し、被試験デバイス１２０に対して供給を開始する。次に、任意波形調整器１１０ａは、被試験デバイス１２０へアナログ波形を供給する動作を所定の時刻に完了すると、トリガリターン信号の一例であるマーカ信号をトリガマトリクス２０６へ供給する。
【０１０９】
次に、位相特性テスタ１１０ｂは、トリガマトリクス２０６からトリガ信号を受信すると、任意波形調整器１１０ａから供給されるアナログ波形に応じて被試験デバイス１２０が出力するアナログ波形を受信する。位相特性テスタ１１０ｂは、被試験デバイス１２０から出力されるアナログ波形の受信動作を終える場合に、トリガマトリクス２０６へのトリガ信号の一例であるキャプチャ終了信号を供給する。次に、トリガマトリクス２０６は、位相特性テスタ１１０ｂからのキャプチャ終了信号を受信すると、トリガマトリクス２０６は、デジタル同期制御装置１０８に対してコンティニュー信号を供給する。デジタル同期制御装置１０８は、コンティニュー信号を受信すると、新しいデジタル信号を発生し被試験デバイス１２０をセットアップすることをパターン発生器１１２ａに許可する。パターン発生器１１２ａは、被試験デバイス１２０の設定が完了すると、待ち状態に入る。更に、デジタル同期制御装置１０８は、トリガマトリクス２０６からキャプチャ終了信号を受信すると、トリガ信号の一例であるアドバンス信号を供給する。トリガマトリクス２０６は、デジタル同期制御装置１０８からアドバンス信号を受信すると、任意波形調整器１１０ａへのトリガ信号の一例であるアドバンス信号を供給する。
【０１１０】
次に、任意波形調整器１１０ａは、トリガマトリクス２０６からアドバンス信号を受信すると、パターンメモリに格納された次のアナログ波形を発生することによりアナログ波形を切り替え、被試験デバイス１２０へ供給を開始する。以上のように、パターン発生器１１２ａのセットアップ動作、任意波形調整器１１０ａの供給動作、位相特性テスタ１１０ｂの受信動作を順次繰り返すことにより、複数の異なるアナログ波形のそれぞれに応じた被試験デバイス１２０の出力波形が位相特性テスタ１１０ｂにより受信される。次に、位相特性テスタ１１０ｂは、予め定められた数の出力波形の受信を完了すると、サイト制御装置１０４に対する割り込みを発生して、試験シーケンスが終了したことを通知する。次に、サイト制御装置１０４は、被試験デバイス１２０に対するアナログ波形を供給する任意波形調整器１１０ａを停止し、動作中のデジタル同期制御装置１０８を停止し、被試験デバイス１２０に対してデジタルパターンを供給しているパターン発生器１１２ａを停止する。次に、サイト制御装置１０４は、任意波形調整器１１０ａおよび位相特性テスタ１１０ｂに対して参照クロックを供給している参照クロック発生器２００を停止する。
【０１１１】
以上の通り、トリガマトリクス２０６は、予め定められたハードウェアのセットアップに基づいて、任意波形調整器１１０ａ、位相特性テスタ１１０ｂ、パターン発生器１１２ａ、または、デジタル同期制御装置１０８により授受される、開始信号、マーカ信号、トリガ信号、キャプチャ終了信号、コンティニュー信号、またはアドバンス信号の送受信を行う。この結果、本実施形態に係る試験装置１００は、任意波形調整器１１０ａ、位相特性テスタ１１０ｂ、およびパターン発生器１１２ａの動作順序が定められていない試験プログラムに基づいて、任意波形調整器１１０ａ、位相特性テスタ１１０ｂ、およびパターン発生器１１２ａを、所望の順序で動作させることができる。
【０１１２】
図１３は、本実施形態に係るトリガマトリクス２０６の構成の一例を示す。トリガマトリクス２０６は、複数のトリガ制御モジュール４００を含む。それぞれのトリガ制御モジュール４００は、マルチプレクサ回路４０２と、プライオリティ・エンコーダ４０４と、フリップフロップ回路４０６とを含む。それぞれのトリガ制御モジュール４００は、任意波形調整器１１０ａおよび位相特性テスタ１１０ｂ等の複数のアナログ試験モジュール１１０のそれぞれに対応付けられており、供給されたトリガリターン信号に応じて複数のアナログ試験モジュールのそれぞれにトリガ信号を供給する。
【０１１３】
まず、被試験デバイス１２０の試験前におけるトリガ制御モジュール４００のハードウェアセットアップの開始について説明する。サイト制御装置１０４の指示に応じた少なくとも１つのトリガリターン信号のソースからステータス信号がトリガ制御モジュール４００に供給されると、プライオリティ・エンコーダ４０４は、複数のインターフェイスのそれぞれを介して複数のトリガリターン信号のそれぞれにより供給される信号を受信し、どのトリガリターン信号のソースがフリップフロップ回路４０６にステータス信号を供給するかを示す情報を算出し、フリップフロップ回路４０６へ供給する。次に、サイト制御装置１０４の指示に応じて任意波形調整器１１０ａがフリップフロップ回路４０６に対してイネーブル信号を供給され、セットアップ要求信号がサイト制御装置１０４からフリップフロップ回路４０６へと供給されると、マルチプレクサ回路４０２がセットアップ要求信号に基づいて制御信号を選択するための選択信号としてセットアップ要求信号が供給された場合に、フリップフロップ回路４０６は、プライオリティ・エンコーダ４０４から供給されたステータス情報をホールドする。したがって、トリガ制御モジュール４００のハードウェアセットアップが実行され、入力および出力の接続が決定される。ここで、トリガリターン信号のソースはとしては、デジタル同期制御装置１０８、任意波形調整器１１０ａ、位相特性テスタ１１０ｂ、およびパフォーマンスボード等がある。
【０１１４】
次に、被試験デバイス１２０の試験中におけるトリガ制御モジュール４００の動作について説明する。フリップフロップ回路４０６は、上述のように試験の開始前に保持したステータス情報を選択信号としてマルチプレクサ回路４０２に供給する。次に、マルチプレクサ回路４０２は、本発明に係るトリガリターン信号受信手段として機能し、サイト制御装置１０４の指示に基づく複数のトリガリターン信号のソースのそれぞれから複数のトリガリターン信号を取得する。マルチプレクサ回路４０２は、本発明に係るトリガ信号供給手段として機能し、それぞれのトリガリターン信号のソースから取得された複数のトリガリターン信号から、フリップフロップ回路４０６により供給される選択信号に基づくデジタル同期制御装置１０８または位相特性テスタ１１０ｂからのトリガリターン信号を選択して、トリガ信号として任意波形調整器１１０ａに供給する。
【０１１５】
本実施形態に係るトリガ制御モジュール４００によれば、被試験デバイス１２０の試験を開始する前に、ハードウェア・セットアップが行われたトリガ制御モジュール４００における、プライオリティ・エンコーダ４０４がステータス情報を生成し、フリップフロップ回路４０６が当該ステータス情報を選択信号として保持するので、試験において、任意波形調整器１１０ａおよび位相特性テスタ１１０ｂに応じたトリガ信号ソースを適切に選択することができる。
【０１１６】
以上、本発明を実施の形態の一例を用いて説明したが、添付の特許請求の範囲によって定義される本発明の精神と範囲から離れることなく多くの変更および置き換えが可能であることが当業者にとって明らかである。
【図面の簡単な説明】
【０１１７】
【図１】システムのブロック図の一例である。
【図２】４つのＤＵＴを試験するためのテストヘッドの配置の一例である。
【図３Ａ】システム同期ブロックのブロック図の一例である。
【図３Ｂ】ＡＳＹＮＣモジュールのブロック図の一例である。
【図４】ＲＦロードボードの一例の概観図である。
【図５Ａ】ＲＦ計測器の一例であり４ＤＵＴの並列試験用のモジュールを示す。
【図５Ｂ】ＶＳＡ／ＶＳＧモジュールの一例である。
【図５Ｃ】ＶＳＡ／ＶＳＧとバス接続する計算機アーキテクチャである。
【図５Ｄ】ＲＦＣＯＭモジュールのブロック図の一例である。
【図５Ｅ】ＲＦＤＩＳＴのブロック図の一例である。
【図５Ｆ】ＲＦＦＥ（ＲＦフロントエンド）のブロック図の一例である。
【図５Ｇ】ＲＦＭＴＸのブロック図の一例である。
【図５Ｈ】４ＤＵＴについてＤＵＴ毎に逐次デジタル測定した場合のタイミング分析の一例である。
【図６】ＢＢＦＥモジュールのブロック図の一例である。
【図７】ＢＢＷＧ／Ｄのブロック図の一例である。
【図８】ＡＶＷＧ／Ｄのブロック図の一例である。
【図９】２５０Ｍデジタルモジュールのブロック図の一例でありＤＣＡＰおよびＤＡＷを示す。
【図１０】本発明の例示の実施形態に係る試験装置１００の構成の一例を示す。
【図１１】本実施形態に係る試験装置１００の詳細な構成の一例を示す。
【図１２】本実施形態に係る試験装置１００の動作シーケンスの一例を示す。
【図１３】本実施形態に係るトリガマトリクス２０６の構成の一例を示す。
【符号の説明】
【０１１８】
１００  試験装置
１０２  汎用制御装置
１０４  サイト制御装置
１０６  アナログ同期回路制御装置
１０８  デジタル同期制御装置
１１０  アナログ試験モジュール
１１０ａ  任意波形調整器
１１０ｂ  位相特性テスタ
１１２  デジタル試験モジュール
１１２ａ  パターン発生器
１２０  被試験デバイス
２００  参照クロック発生器
２０２  可変クロック発生器
２０４  クロックマトリクス
２０６  トリガマトリクス
４００  トリガ制御モジュール
４０２  マルチプレクサ回路
４０４  プライオリティ・エンコーダ
４０６  フリップフロップ回路
【図１】
2007505312.tif 000021
【図２】
2007505312.tif 000022
【図３Ａ】
2007505312.tif 000023
【図３Ｂ】
2007505312.tif 000024
【図４】
2007505312.tif 000025
【図５Ａ】
2007505312.tif 000026
【図５Ｂ】
2007505312.tif 000027
【図５Ｃ】
2007505312.tif 000028
【図５Ｄ】
2007505312.tif 000029
【図５Ｅ】
2007505312.tif 000030
【図５Ｆ】
2007505312.tif 000031
【図５Ｇ】
2007505312.tif 000032
【図５Ｈ】
2007505312.tif 000033
【図６】
2007505312.tif 000034
【図７】
2007505312.tif 000035
【図８】
2007505312.tif 000036
【図９】
2007505312.tif 000037
【図１０】
2007505312.tif 000038
【図１１】
2007505312.tif 000039
【図１２】
2007505312.tif 000040
【図１３】
2007505312.tif 000041
【国際調査報告】
2007505312.tif 000042
2007505312.tif 000043