(57)【要約】  区分化されたスイッチ、フライイング・キャパシタ、出力電圧端子、フィードバック・ループ、及び、デジタル電圧調整器ブロックを含むスイッチ・アレイ、を含む電力制御回路が提供される。デジタル電圧調整器ブロックは、Ａ／Ｄコンバータ、エンコーダ、加減算器、及び、ゲート・ロジックを含む。これらの電力制御回路は、パス・トランジスタを含まない。電力制御回路の荷電ポンプが、荷電フェーズ、及び、ポンピング・フェーズを含む２フェーズ周期で作動する方法もまた提供される。電力制御回路は、これらのフェーズの双方で制御され、それによって、出力電圧のリップルを削減する。
2007513600.tif 000002
【特許請求の範囲】
【請求項１】
スイッチ、
フライイング・キャパシタ、及び
出力電圧を提供可能な出力電圧端子、
を含むスイッチ・アレイ、
前記出力電圧端子にカップルされたフィードバック・ループ、及び
前記フィードバック・ループ及び前記スイッチ・アレイにカップルされ、前記出力電圧を調整するように構成され電圧調整ブロック、
を備え、
前記スイッチの少なくとも１つが、１つより多いスイッチ・セグメントを備える、区分された（segmented）スイッチである、
電力制御回路。
【請求項２】
区分されたスイッチの前記スイッチ・セグメントが、第１の及び第２端子を含み、
前記スイッチ・セグメントの前記第１の端子が、第１の共有レールにカップルされ、そして、
前記スイッチ・セグメントの前記第２の端子が、第２の共有レールにカップルされた、
請求項１に記載の制御回路。
【請求項３】
前記スイッチ・セグメントが、オープン及びクローズド・スイッチング状態を持ち、
前記第１の共有レール及び前記第２の共有レールの間の、クローズされたスイッチ・セグメントの数（number）が増加するときに、前記第１の及び第２の共有レールの間のコンダクタンスが増加する、
請求項２に記載の制御回路。
【請求項４】
区分化（segmented）されたスイッチの前記スイッチ・セグメントが、スイッチ・セグメント・グループに組織化（organized）され、
前記スイッチ・セグメント・グループが、スイッチ・セグメント・グループの内の、スイッチ・セグメントの数が、増加するべき乗として（as increasing powers of two）互いに関連するように、名称付け（labeled）され得る、
請求項１に記載の制御回路。
【請求項５】
前記スイッチ・セグメントが、トランジスタを備え、当該トランジスタが、バイポーラ・ジャンクション・トランジスタ及びＭＯＳ−ＦＥＴｓのグループから選択される、
請求項１の制御回路。
【請求項６】
第１のスイッチが、第１のスイッチ・ノードと第２のスイッチ・ノードの間にカップルされ、
第２のスイッチが、前記第２のスイッチ・ノードと第３のスイッチ・ノードの間にカップルされ、
第３のスイッチが、前記第３のスイッチ・ノードと第４のスイッチ・ノードの間にカップルされ、そして、
第４のスイッチが、前記第４のスイッチ・ノードと、第５のスイッチ・ノードの間にカップルされ、
前記第１の及び第３のスイッチが、第１のスイッチング状態をとる（assuming）ことが可能であり、前記第２の及び第４のスイッチが、第２のスイッチング状態をとることが可能であり、
前記第１の及び第２のスイッチング状態が、反対である、
請求項１に記載の制御回路。
【請求項７】
前記フライイング・キャパシタが、前記第２のスイッチ・ノードと前記第４のスイッチ・ノードの間にカップルされた、請求項６に記載の制御回路。
【請求項８】
前記第１、第３、及び、第４のスイッチ・ノードの１つにカップルされた出力電圧端子、
前記出力電圧端子にカップルされた出力キャパシタ、
を備える、請求項６に記載の制御回路。
【請求項９】
前記電圧調整器ブロックがデジタル電圧調整器ブロックである、請求項１に記載された制御回路。
【請求項１０】
前記デジタル電圧調整器ブロックが、少なくとも１つの区分化されたスイッチのスイッチ・セグメントの少なくとも１つを調整するように構成される、請求項９に記載の制御回路。
【請求項１１】
請求項９に記載の制御回路であって、
前記デジタル調整器ブロックが、
アナログからデジタルへのコンバータ、及び
基準電圧と、前記フィードバック・ループによって提供されるフィードバック電圧の差からデジタル誤差信号を生成するように構成された、前記アナログからデジタルへのコンバータにカップルされたエンコーダ、
を備える制御回路。
【請求項１２】
前記デジタル電圧調整器ブロックが、前記エンコーダから前記デジタル誤差信号を受信するように構成された加減算器を含む請求項１１に記載された制御回路。
【請求項１３】
前記加減算器が、サンプル・アンド・ホールド・ゲート信号を受信し、前記受信されたデジタル誤差信号及び前記サンプル・アンド・ホールド・ゲート信号について演算作動を実行するように構成された、請求項１２に記載の制御回路。
【請求項１４】
前記デジタル電圧調整器ブロックが、
前記加減算器によって生成された前記信号を受信し、
前記加減算器から受信された前記信号に従ってゲート制御信号を生成し、そして、
前記生成されたゲート制御信号を、区分化されたスイッチにカップルする、
ように構成されたゲート・ロジックを備える、請求項１３に記載の制御回路。
【請求項１５】
前記スイッチ・セグメントが、オープン及びクローズド・スイッチング状態を持ち、
クローズド・スイッチ・セグメントの数が、受信されたゲート制御信号によって制御される、請求項１４に記載の制御回路。
【請求項１６】
区分化されたスイッチ、及び、加減算器の少なくとも１つの間のリンクであって、発振器周期において、前の発振器周期のゲート信号を、前記加減算器にフィードバックすることによって、サンプル・アンド・ホールド信号を生成するように構成されたリンク、を備える請求項１４に記載の制御回路。
【請求項１７】
前記制御回路が、一定の周波数において作動するように構成された請求項１に記載の制御回路。
【請求項１８】
電圧源、
スイッチ、少なくとも１つのキャパシタ、及び、出力電圧端子、を含む、前記電圧源からの供給電圧を受信するように構成されたスイッチ・アレイ、
前記出力電圧端子にカップルされたフィードバック・ループ、及び
前記フィードバック・ループ、前記電圧源、及び前記スイッチ・アレイ、にカップルされたデジタル電圧調整器ブロックであって、デジタル調整信号によって前記供給電圧を調整するように構成されたデジタル電圧調整器ブロック、
を備える電力制御回路。
【請求項１９】
請求項１８に記載の制御回路であって、
前記スイッチが区分化されたスイッチを備え、
前記デジタル電圧調整器ブロックが、前記区分化されたスイッチを調整する、
制御回路。
【請求項２０】
電力制御回路であって、
スイッチ、フライイング・キャパシタ、及び、出力電圧を提供可能な出力電圧端子、を含むスイッチ・アレイ、
前記出力電圧端子にカップルされたフィードバック・ループ、及び、
前記フィードバック・ループ、及び、前記スイッチ・アレイにカップルされた電圧調整器ブロックであって、前記出力電圧を調整するように構成された電圧調整器ブロック、
を備え、
前記電力制御回路が、荷電及びポンピング・フェーズにおいて作動可能であり、そして、
前記出力電圧のリップルが、荷電及びポンピング・フェーズの双方において制御される、
電力制御回路。
【請求項２１】
電力制御回路であって、
電圧源、
スイッチ、少なくとも１つのキャパシタ、及び、出力電圧端子、を含む、前記電圧源から供給電圧を受信するように構成されたスイッチ・アレイ、
前記出力電圧端子にカップルされたフィードバック・ループ、及び
前記フィードバック・ループ、前記電圧源、前記スイッチ・アレイ、にカップルされた電圧調整器ブロックであって、前記供給電圧を調整するように構成された電圧調整器ブロックを備え、
前記電力制御回路が、パス・トランジスタを含まない電力制御回路。
【請求項２２】
電力制御回路の出力電圧を制御する方法であって、
前記電力制御回路の出力電圧端子において出力電圧を生成し、
前記出力電圧を、フィードバック・ループによって、電圧調整器ブロックにフィードバックすることによってフィードバック電圧を生成し、そして、
スイッチ・アレイの、少なくとも１つの区分化されたスイッチを制御する前記電圧調整器ブロックにより、前記フィードバック電圧に従って前記出力電圧を調整する、
ステップを含む方法。
【請求項２３】
前記出力電圧を調整するステップが、
基準電圧と前記フィードバック電圧の差から、アナログからデジタルへのコンバータ、及び、カップルされたエンコーダによってデジタル誤差信号を生成するステップを含む
請求項２２に記載の方法。
【請求項２４】
前記出力電圧を調整するステップが、
前記デジタル誤差信号、及び、サンプル・アンド・ホールド信号についての、加減算器による演算作動を実行することによって加減算器信号を生成するステップを含む、
請求項２３に記載の方法。
【請求項２５】
前記出力電圧を調整するステップが、
前記加減算器信号に従って、ゲート・ロジックによってゲート制御信号を生成し、そして、
前記ゲート制御信号を、前記スイッチ・アレイにカップリングする、
ステップを含む、請求項２４に記載の方法。
【請求項２６】
前記出力電圧を調整するステップが、
前記ゲート制御信号によって、スイッチ・アレイの、クローズされたスイッチ・セグメントの前記数（number）を制御するステップを含み、
前記スイッチ・セグメントが、オープン及びクローズド・スイッチング状態を持つ、
請求項２５に記載の方法。
【請求項２７】
電力制御回路の出力電圧を制御する方法であって、
スイッチ・アレイへの電圧供給によって供給電圧を提供し、
出力電圧端子において、出力電圧を生成し、
前記出力電圧を、フィードバック・ループによって、デジタル電圧調整器ブロックにフィードバックすることによって、フィードバック電圧を生成し、そして、
前記フィードバック電圧に従って、前記スイッチ・アレイの少なくとも１つのスイッチをデジタル的に制御する、前記デジタル電圧調整器ブロックによって、前記出力電圧を調整する、
ステップを含む方法。
【請求項２８】
前記スイッチの少なくとも１つが、少なくとも１つの区分化されたスイッチを備える、請求項２７に記載の方法。
【請求項２９】
電力制御回路の出力電圧を制御する方法であって、
スイッチ、フライイング・キャパシタ、及び、出力電圧を提供可能な出力電圧端子、
を含むスイッチ・アレイ、
前記出力電圧端子にカップルされたフィードバック・ループ、及び、
前記フィードバック・ループ、及び、前記スイッチ・アレイにカップルされた電圧調整器ブロックであって、前記出力電圧を調整するように構成された電圧調整器ブロック、
を備える電力制御回路を準備し、
前記電力制御回路を、荷電及びポンピング・フェーズで作動し、そして、
荷電とポンピング・フェーズの双方における、前記出力電圧のリップルを制御する、
ステップを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は全体的に電源に関連し、より詳細には、供給電圧とは異なる、調整された（regulated）出力電圧を生成するめの、スイッチト・キャパシタ電荷ポンプ電源に関連する。
【背景技術】
【０００２】
調整されていない（unregulated）スイッチト・キャパシタのＤＣ／ＤＣコンバータは、スイッチ・アレイを含む。図１Ａは、現存するコンバータのトポロジーを示す。このコンバータは、１つのフライイング・キャパシタ及び４つのスイッチを利用する。図１Ｂは、２つのフライイング・キャパシタと９つのスイッチを持つ、他の現存するトポロジーを示す。
【０００３】
図２は、スイチ・アレイと等価な３端子素子を示す。ＴＯＰ、ＭＩＤ、及びＢＯＴ端子を、種々の組合せにおいて、入力、出力、及び、接地と接続することによって、ステップ・アップ、ステップ・ダウン、及び、インバータのトポロジーが生成される。
【０００４】
図３は、２：１のステップ・ダウン・チャージ・ポンプを説明する。２フェーズ（two-phase）の非オーバーラッピング・クロックが使用されて、スイッチを駆動する。フェーズ１、即ち荷電フェーズにおいて、スイッチＳ１及びＳ３がＯＮとなる。それ故、フライイング・キャパシタＣ１が、ＴＯＰ端子を通じて入力供給電圧に接続され、荷電される。フェーズ２、即ちポンピング・フェーズ、において、フライイング・キャパシタＣ１が、ＭＩＤ端子を通じて出力に接続される。このポンピング・フェーズにおいて、フライイング・キャパシタＣ１の電荷は、出力キャパシタＣoutに移転される。
【０００５】
チャージ・ポンプは、種々の方法によって調整される。ヒステリシス制御法においては、チャージ・ポンプは、ヒステリシス・モードで駆動される。ヒステリシス法は、パルス・スキッピング、パルス周波数変調、又は、「バンバン（bang-bang）」工程を含み得る。チャージ・ポンプは、出力電圧を、電圧ウィンドウ内に制御する。もし出力が、ウィンドウの上限スレッシュホールドに到達するならば、回路の発振器がディスエーブルされて、出力電圧が、下限スレッシュホールド以下の値に減少するまで電源スイッチがＯＦＦされる。この時点において、発振器は再度エネーブルされ、スイッチがＯＮされる。本方法は、特に軽負荷状態において高効率を実現できる。しかし、これは、高電流スパイク、及び、出力における大きなリップルを発生し得る。
【０００６】
チャージ・ポンプを制御するための他の方法は、線形又はアナログ制御、或いは、Ｒdsonと呼ばれる。線形制御を用いるチャージ・ポンプは、本質的に、一定の周波数において作動する。チャージ・ポンプは、ＯＮ状態のスイッチの抵抗のアナログ的、即ち連続的変調で調整される。線形制御法は、低ノイズを実現できる。
【０００７】
図４は、線形制御ループ１を持つチャージ・ポンプを説明する。線形制御ループ１は、以下に、より詳細に説明される。一般的に、線形制御ループ１は、ＴＯＰ、ＭＩＤ、及びＢＯＴ端子、ＭＩＤ端子にカップルされた出力端子27、を持つチャージ・ポンプ15を含む。線形制御ループは、更に、出力端子27に接続された抵抗的電圧ドライバ49を含む。電圧ドライバ49によって生成されるフィードバック電圧は、フィードバック電圧と基準電圧を比較して、その出力に誤差信号を生成するオペアンプ即ちＯpamp42にカップル・バックされる。生成された誤差信号は、電源と、チャージ・ポンプ15の入力ＴＯＰ端子の間にカップルされるパス・トランジスタ（pass transistor）にカップルされる。
【０００８】
図４のチャージ・ポンプのいくつかの特徴は、以下のとおりである。パス・トランジスタ47は一般的に、大きく、有用なダイ・エリア（die area）を占有する。また、ポンピング・フェーズにおいて、フライイング・キャパシタＣ１から、出力キャパシタＣoutへの電荷のフロー・レートは制御されない。それゆえ、出力電圧のリップルは制御されず、極めて大きくなり得る。更に、ループ安定度が、外部出力キャパシタ及びその等価直列抵抗の選択を制限する。チャージ・ポンプの過渡的な動作は、制御ループの帯域幅によって制限され、不満足なものとなり得る。最後に、スイッチ・アレイのＯＮ及びＯＦに関連するダイナミック・ロスは、大きくなり得る。
【発明の開示】
【課題を解決するための手段】
【０００９】
＜概要＞
簡潔に、及び、一般的に、本発明の実施例は、スイッチ、フライイング・キャパシタ、及び、出力電圧を提供する出力電圧端子、を含むスイッチ・アレイを含む電力制御回路（power control circuit）を含む。いくつかの実施例において、スイッチの少なくとも１つが、区分化スイッチ（segmented switch）である。電力制御回路は、更に、出力電圧端子にカップルされたフィードバック・ループ、及び、フィードバック・ループ及びスイッチ・アレイにカップルされた電圧調整ブロック、を含む。電圧調整ブロックは、出力電圧を調整（regulates）する。
【００１０】
電力制御回路のいくつかの実施例において、電圧調節ブロックは、デジタル電圧調整ブロックである。デジタル的な実施例は、Ａ／Ｄコンバータ、エンコーダ、演算／論理ユニット、及び、ゲート論理（logic）を含む。
電力制御回路のいくつかの実施例は、パス・トランジスタを使用せず、ダイ・エリアを節約する。
【００１１】
本発明のいくつかの実施例は、チャージ・ポンプが、荷電フェーズ及びポンピング・フェーズを含む、２つのフェーズのサイクルで作動するような方法を含む。いくつかの実施例では、電力制御回路をこれらのフェーズの双方で制御することによって、出力電圧のリップルを削減する。
【発明を実施するための最良の形態】
【００１２】
本発明の、そして、更なる特徴と利点のより完全な理解のために、今、添付の図面とともに下記の説明への参照が為される。
本発明の実施例及びそれらの効果は、図１−８を参照することによって最も良く理解される。種々の図面の、類似の、及び、対応する部分に対して、類似の番号が使用される。
電力制御回路の構造及び作動が、図４のアナログ電力制御回路１との関係で説明される。次に、図５−８に関連して、本発明の実施例による種々の電力制御回路２が説明される。
【００１３】
電力制御回路１において、出力電圧Ｖ_outの調整は、Ｖ_ＤＤ供給電圧を、電圧調整ブロック36にカップリングすることによって、アナログ的やり方で実現される。電力制御回路１において、電圧調整ブロック36は、スイッチ・アレイ15に到達する、Ｖ_ＤＤ供給電圧の分数（fraction）を調整（regulate）する。
電圧調整ブロック36は、事前に規定された、基準電圧Ｖ_refを与える、基準電圧供給源40を含む。いくつかの実施例において、基準電圧の値Ｖ_refは、約0.5Ｖから20Ｖの範囲内であり得る。電圧調整ブロック36は、更に、基準電圧源40及びフィードバック・ループ33にカップルされた増幅器42、を含む。増幅器42は、基準電圧源40によって提供される基準電圧Ｖ_refと、フィードバック・ループ33によって提供されるフィードバック電圧Ｖ_fbの間の差を検知するように構成される。増幅器42は、Ｖ_ref又はＶ_fbのどちらが大きいかを表す誤差電圧Ｖ_errを生成する。Ｖ_errは、パス・トランジスタ47にカップルされる。本電力制御回路において、パス・トランジスタ47は、ＭＯＳ−ＦＥＴトランジスタである。
【００１４】
増幅器42は、パス・トランジスタ47のゲートにカップルされる。Ｖ_ＤＤ供給電圧は、パス・トランジスタ47のソースにカップルされる。パス・トランジスタ47のドレインは、スイッチ・アレイ15にカップルされる。他の実施例は、別のカップリングで調整機能を実現する。
基準電圧Ｖ_ref又はフィードバック電圧Ｖ_fbのどちらが大きいかに依存して、増幅器42のＶ_err誤差電圧が、パス・トランジスタ47のゲート電圧を増加又は減少させる。それによって、パス・トランジスタ47は、より高い、又は、より低いコンダクタンスを呈する。パス・トランジスタ47のコンダクタンスは、供給電圧Ｖ_ＤＤの、どれだけの部分が、スイッチ・アレイ15に到達するかを制御する。これは、電圧調整ブロック36が、出力電圧端子27の出力電圧Ｖ_outを調整する１つのメカニズムである。
【００１５】
パス・トランジスタ47は、スイッチ・アレイ15にカップルされる。電力制御回路１において、スイッチ・アレイ15は、４つのスイッチ、Ｓ１・・・Ｓ４を含む。スイッチＳ１・・・Ｓ４は、直列に、ＴＯＰとＢＯＴ端子の間をカップルされる。
出力端子27は、スイッチＳ２とＳ３との間に配置されるＭＩＤノードにカップルされる。電力制御回路１には、少なくとも２つのキャパシタが存在する。フライイング・キャパシタＣ１は、スイッチＳ１とＳ２の間のノード、及び、のスイッチＳ３とＳ４間のノードにカップルされる。出力キャパシタＣ_outは、出力端子27と接地の間にカップルされる。外部負荷Ｒ_loadは、出力端子27と接地との間にカップルされる。
【００１６】
出力端子27は、電圧分圧器49にもカップルされる。電力制御回路１において、電圧分圧器49は、２つの抵抗Ｒ１及びＲ２を含む。フィードバック・ループ33は、抵抗Ｒ１とＲ２の間にカップルされ、フィードバック電圧Ｖ_fbを検知する。この２つの抵抗の電圧分圧器によって、フィードバック電圧Ｖ_fbは、出力電圧Ｖ_outの一部となる。
【００１７】
Ｖ_fb＝Ｒ１／（Ｒ１＋Ｒ２）*Ｖ_out
このＶ_fbフィードバック電圧は、電圧調整ブロック36内の増幅器42にカップル・バックされる。上述のように、Ｖ_fbフィードバック電圧は、電圧調整ブロック36によって利用されて、パス・トランジスタ47を制御する。
【００１８】
電力制御回路１において、電圧調整ブロック36は、スイッチ・アレイ15にカップル・バックされた供給電圧の一部を調整するためにパス・トランジスタ47を制御する。パス・トランジスタは一般的に、大きなダイ・エリア（die area）を占有し、それ故、電源チップのトータルの領域も大きいことを必要とする。いくつかの電力制御回路において、パス・トランジスタは、最大チップ領域の１０％を占有し得る。比較において、デジタル論理トランジスタは、パス・トランジスタの面積の1/1000だけを占有し得る。更に、最新のリソグラフィック技術が、種々の回路要素が、類似の寸法を持つような回路の形成に、より適している。最後に、パス・トランジスタのゲート電圧が、伝導（conducting）チャンネルを、部分的にのみオープンするときに、パス・トランジスタのコンダクタンスは、依然として、その、完全な伝導値（conducting value）より非常に小さい。この理由から、パス・トランジスタは、電圧供給源によって供給された電力の大きな部分を消費する。それ故、加熱及びそれによる作動非効率性に起因して、パス・トランジスタを持つ電力制御回路は電力のかなりの部分を失う。
【００１９】
図５は、本発明の実施例による電力制御回路２のブロック図を説明する。電力制御回路２は、スイッチ・アレイ15を含む。いくつかの実施例において、スイッチ・アレイ15は、ｎ個のスイッチＳＷ１・・・ＳＷｎ、フライイング・キャパシタＣ１、及び、出力電圧端子27を含む。電力制御回路２のいくつかの実施例において、スイッチＳＷ１・・・ＳＷｎの少なくとも１つは、１つより多いスイッチ・セグメントを含む区分化スイッチである。スイッチ・アレイ15は、チャージ・ポンプ・スイッチ・アレイとも呼ばれる。
【００２０】
電力制御回路２は更に、出力電圧端子27及び電圧調整器ブロック36にカップルされたフィードバック・ループ33を含む。電圧調整器ブロック36は、スイッチ・アレイ15にもカップルされる。電圧調整器ブロック36の機能には、出力電圧端子27における出力電圧Ｖ_outを調整することが含まれる。
【００２１】
図６は、本発明の実施例による電力制御回路２を示す。この実施例において、２つのスイッチＳＷ１及びＳＷ２は、区分化（segmented）されている。電力制御回路２は、パス・トランジスタを含まず、それ故、パス・トランジスタの、大きな相対寸法に関連する上述の問題（aspects）を回避する。電力制御回路２において、電圧調整器ブロック36は、区分化されたスイッチＳＷ１及びＳＷ２の、セグメントＳＷ1-1、・・・ＳＷ1-m及びＳＷ2-1・・・ＳＷ2-mを制御することによって、出力電圧Ｖ_outを調整する。
電圧調整器ブロック36は、デジタル電圧調整器ブロックである。電圧調整器ブロック36は、Ａ／Ｄコンバータ52を含む。Ａ／Ｄコンバータ52は、その中にカップルされた基準電圧源40の基準電圧Ｖ_ref、及び、フィードバック・ループ33によるフィードバック電圧Ｖ_fbを持つ。Ａ／Ｄコンバータ52は、基準電圧Ｖ_refとフィードバック電圧Ｖ_fbの間の差を検知する。Ａ／Ｄコンバータは、Ｖ_refとＶ_fbのどちらが大きいかを表す誤差電圧Ｖ_errを生成する。
【００２２】
Ａ／Ｄコンバータ52は、エンコーダ55にカップルされる。エンコーダ55は、誤差電圧Ｖ_errを受け取り、Ｖ_errを表すデジタル誤差電圧Ｖ_err,ｄを生成する。いくつかの実施例において、デジタル誤差電圧は、ｎビットの長さを持つ。エンコーダ55は、デジタル誤差電圧Ｖ_err,dを、加減算器（add-subtractor）59にカップルする。更に、後述のように、回路の前の（previous）周期のゲート信号に対応するｍビットのサンプル・アンド・ホールド信号もまた、加減算器59にカップルされる。加減算器59は、ｎビットのデジタル誤差電圧Ｖ_err,ｄ、及び、Ｖ_fb又はＶ_refのどちらが大きかったかに対応するｍビットのサンプル・アンド・ホールド・ゲート信号を加算又は減算する。電力制御回路2の実施例においては、ｍはｎより大きい。
【００２３】
デジタル加減算信号は、ゲート・ロジック63にカップルされる。ゲート・ロジック63は発振器67にもカップルされる。発振器67は、本質的に固定の周期を持つ周期的信号を生成することが可能である。ゲート・ロジック63は、それが加減算器59及び発振器67から受信した入力からゲート信号を生成する。ゲート信号は、スイッチ制御信号としても参照されることになる。
【００２４】
ゲート信号は、スイッチ・アレイ15にカップルされる。ゲート信号は、スイッチ・セグメントＳＷ1-1・・・ＳＷ1-m,ＳＷ2-1・・・ＳＷ2-m、及び、スイッチＳＷ３及びＳＷ４を制御する。他の実施例においては、ＳＷ３及びＳＷ４のような他のスイッチが、区分化（segmented）されうる。いくつかの実施例において、２より多いスイッチが、区分化される。いくつかの実施例において、４より多いスイッチが採用される。次に、図７を参照してスイッチ・アレイ15の、いくらかの詳細について説明する。そして、図６の説明については後に完結される。
【００２５】
図７は、スイッチ・セグメントが、スイッチ・セグメント・グループを含む実施例を説明する。この実施例において、スイッチＳＷ１及びＳＷ２は、区分化されており、ＳＷ３及びＳＷ４は区分化されていない。他の実施例においては、他のスイッチ又はそれらの組合せが、区分化され得る。
ＳＷ１は、６個のスイッチ・セグメントＳＷ1-1・・・ＳＷ1-6に区分化され、ＳＷ２も、ＳＷ2-1・・・ＳＷ2-6と示されるように６個のスイッチ・セグメントに区分化される。スイッチ・セグメントは、セグメント・グループを含み得る。いくつかの実施例において、スイッチ・セグメント・グループは、類似の個々のスイッチ・セグメントを含む。ここで、後に指標付け（indexed）されるスイッチ・セグメント・グループにおけるスイッチ・セグメントの数は、べき乗（as powers of two）として互いに関連する。例として、スイッチ・セグメントＳＷ1-1は、第１の共有レール（shared rail）71と第２の共有レール73の間で並列にカップルされた、２０個の本質的に同一のＭＯＳ−ＦＥＴｓを含むスイッチ・セグメント・グループであり得る。この実施例において、スイッチ・セグメント・グループＳＷ1-2は、４０個の本質的に同一のＭＯＳ−ＦＥＴｓを含み、スイッチ・セグメント・グループＳＷ1-3は、８０個のＭＯＳ−ＦＥＴｓを含み、スイッチ・セグメント・グループＳＷ1-4は、１６０個のＭＯＳ−ＦＥＴｓを含み、スイッチ・セグメント・グループＳＷ1-5は、３２０個のＭＯＳ−ＦＥＴｓを含み、スイッチ・セグメント・グループＳＷ1-6は、６４０個のＭＯＳ−ＦＥＴｓを含む。この実施例において、後続のスイッチ・セグメント・グループにおけるＭＯＳＦ−ＦＥＴｓの数の比率は、増加するべき乗（as increasing powers of two）として、互いに関連する。一般的に、スイッチング・セグメントＳＷ1-1においてｍ個のスイッチ・セグメントと２０個のＭＯＳ−ＦＥＴｓを持つ実施例において、スイッチング・セグメントＳＷ1-ｍは、２０*２(m-1)を含む。いくつかの実施例において、スイッチ・セグメント・グループＳＷ1-1・・・ＳＷ1-6におけるＭＯＳ−ＦＥＴｓの面積（area）は、分数（fraction）１/2、1/4、1/8、1/16、1/32、及び、1/64に応じて変化し得る。
【００２６】
本実施例において、増加的に名称付けされた（labeled）スイッチ・セグメント・グループＳＷ2-1・・・ＳＷ2-6におけるＭＯＳ−ＦＥＴｓの数は、30、60、120、240、480、及び960である。後続のスイッチ・セグメント・グループの数もまた、増加するべき乗（as increasing powers of two）として、互いに関連する。
他の実施例において、スイッチ・セグメント・グループＳＷ1-1は、如何なる数のＭＯＳ−ＦＥＴｓをも含み得る。いくつかの実施例において、増大する数のＭＯＳ−ＦＥＴｓを持つスイッチ・セグメント・グループは、シーケンシャルにアレンジ、及び、指標付けされない。いくつかの実施例においては、スイッチ・セグメント・グループの数は、増加するべき乗（as increasing powers of two）以外の何らかの式（formula）に従って互いに関連する。
スイッチ・セグメントは、ゲート・ロジック63によって生成され、それらのゲートにカップルされるゲート信号によって制御される。ここに示されるように、スイッチ・セグメントＳＷ1-1・・・ＳＷ1-6は、個々のゲート信号ＵＦＳ1・・・ＵＦＳ6（「上部分数スイッチ（upper fractional switch）」に対して）を受け取り、スイッチ・セグメントＳＷ2-1・・・ＳＷ2-6は、個々のゲート信号ＬＦＳ1・・・ＬＦＳ6（「下部分数スイッチ（upper fractional switch）」に対して）を、それぞれ、ゲート・ロジック63から受け取る。
【００２７】
更に別の実施例において、スイッチ・セグメントは、単一のＭＯＳ−ＦＥＴであるが、より多く指標付けされた（higher-indexed）ＭＯＳ−ＦＥＴｓの寸法は増大する。これらの実施例の中で、いくつかは、シーケンシャルに指標付けされていない、増大する寸法のＭＯＳ−ＦＥＴｓを持つ。
いくつかの実施例において、スイッチ・セグメントの寸法は、最小ヘッドルーム（headroom）と最大負荷の場合のために選択される。電流スパイク、出力リップル、及び、ダイナミック・ロスの程度は全て、スイッチの寸法に比例的である。それ故、いくつかの、より小さいスイッチ・セグメントを利用する実施例は、電流スパイク、出力リップル、及び、ダイナミック・ロスを削減する。
【００２８】
図６を再び参照する。ここで、スイッチ・セグメントＳＷ1-1・・・ＳＷ1-mは、個々に、少なくとも２つの端子を持つ。各スイッチ・セグメントＳＷ1-1・・・ＳＷ1-mの１つの端子は、第１の共有レール71にカップルされ、各スイッチ・セグメントＳＷ1-1・・・ＳＷ1-mの他の端子は、第２の共有レール73にカップルされる。第１の共有レール71は、出力ノードＴＯＰと共に、第１のスイッチ・ノード72を含み、第２の共有レール73は、出力ノードＣＡＰ＋と共に、第２のスイッチ・ノード74を含む。スイッチ・セグメントＳＷ2-1・・・ＳＷ2-mは、個々に、少なくとも２つの端子を持つ。各スイッチ・セグメントＳＷ2-1・・・ＳＷ2-mの１つの端子は、第２の共有レールにカップルされ、各スイッチ・セグメントＳＷ2-1・・・ＳＷ2-mの他の端子は、第２の共有レール73にカップルされ、各スイッチ・セグメントＳＷ2-1・・・ＳＷ2-mの他の端子は、第３の共有レール75にカップルされる。第３の共有レールは、出力ノードＭＩＤと共に、第３のスイッチ・ノード76を含む。他の実施例において、他のスイッチが区分化される。これらの実施例では、ＳＷ１は、第１のスイッチ・ノード72と、第２のスイッチ・ノード74の間にカップルされ、ＳＷ２は、第２のスイッチ・ノード74と、第３のスイッチ・ノード76の間にカップルされる。
第３のスイッチＳＷ３は、この実施例では区分化されていない。第３のスイッチＳＷ３は、第３の共有レール75又は第３のスイッチ・ノードと、第４のスイッチ・ノード78の間にカップルされる。第４のスイッチ・ノード78は、出力ノードＣＡＰ-を持つ。第４のスイッチＳＷ４は、第４のスイッチ・ノード78と、出力ノードＢＯＴを持つ第５のスイッチ・ノード80の間にカップルされる。他の実施例において、第３のスイッチＳＷ３及び第４のスイッチＳＷ４は、区分化され得る。
【００２９】
フライング・キャパシタＣ１は、第２のスイッチ・ノード74と第４のスイッチ・ノード78の間にカップルされる。出力電圧Ｖ_outを与える出力端子27は、出力ノードＭＩＤにカップルされる。出力端子27は、出力キャパシタＣ_outにカップルされ、負荷Ｒ_loadにカップルされ得る。最後に、出力端子27も、電圧分圧器49にカップルされる。本実施例において、電圧分圧器49は、２つの抵抗Ｒ１及びＲ２を含むが、他の実施例においては、他の電圧分圧器が採用され得る。フィードバック・ループ33は、抵抗Ｒ１とＲ２の間のノードにカップルされる。フィードバック・ループ33は、出力電圧Ｖ_outの［Ｒ１／（Ｒ１＋Ｒ２）］分数を検知し、検知された電圧を、Ａ／Ｄコンバータ52にフィードバックする。
作動において、電力制御回路2のいくつかの実施例は、以下のように機能する。電力制御回路2は、いくつかの事前に規定された電圧と本質的に等しい出力電圧Ｖ_outを生成する。しかし、出力電圧Ｖ_outは、この、事前に規定された電圧から外れ得る。なぜなら、例えば、供給電圧Ｖ_ＤＤ又は負荷が変動するからである。そのような電圧偏移を補償するために、出力電圧Ｖ_outの分数が、電圧分圧器49によって生成されて、フィードバック・ループ33によってフィードバック電圧Ｖ_fbとしてＡ／Ｄコンバータ52にフィードバックされる。Ａ／Ｄコンバータ52は、Ｖ_fbを検知し、それを、基準電圧Ｖ_refと比較する。Ａ／Ｄコンバータ52は、Ｖ_fbとＶ_refのどちらが大きいかを表す誤差電圧Ｖ_errを生成する。誤差電圧Ｖ_errは、エンコーダ55にカップルされる。エンコーダ55は、Ｖ_err誤差電圧から、ｎビットのデジタル誤差信号Ｖ_err,dを生成する。Ｖ_err,dは、Ｖ_fbとＶ_refのどちらが大きいかを、信号出力する。
【００３０】
いくつかの実施例において、出力電圧Ｖ_outの正確性は、約±３％である。これは、フィードバック電圧Ｖ_fbの範囲を設定する。もし、基準電圧Ｖ_refが１Ｖならば、フィードバック電圧Ｖ_fbは、±20ｍＶ（又は±２％）の範囲に維持される。もし、フィードバック電圧Ｖ_fbが、基準電圧Ｖ_refより２０ｍＶ高いならば、ｍビットのゲート信号が、「低」に設定され、これが、スイッチ・セグメントＳＷ1-1・・・ＳＷ1-mをオフする。もし、フィードバック電圧Ｖ_fbが、基準電圧Ｖ_refより２０ｍＶ低いならば、ｍビットのゲート信号が、「高」に設定され。これが、スイッチ・セグメントＳＷ1-1・・・ＳＷ1-mをオンする。Ａ／Ｄコンバータ52に使用される比較器は、通常、約２ｍＶの入力オフセット電圧を持つ。もし、Ａ／Ｄコンバータ52の最下位のビット（ＬＳＢ）が、３ｍＶであるように設定されるならば、±２０ｍＶの範囲をカバーするためには、４ビットのＡ／Ｄコンバータで充分である。
【００３１】
Ｖ_err,dデジタル誤差信号は、加減算器59にカップルされる。更に、１周期中に、前の（preceding）周期のｍビットもゲート信号（換言すれば、サンプル・アンド・ホールド・ゲート信号）もまた、リンクを通じて加減算器59にカップルされる。その応答として、加減算器59は、現在の周期のｎビットのデジタル誤差信号Ｖ_err,dを、前の周期のサンプル・アンド・ホールド・ゲート信号に加算することによって、現在の周期の加減算信号を生成する。
加減算器59のｍビットの加減算信号は、ゲート・ロジック63にカップルされる。発振器67の発振器信号もまた、ゲート・ロジック63にカップルされる。発振器67は、周期的クロック信号を与えて、電力制御回路2の種々のブロックの作動の同期を取る。ゲート・ロジック63は、発振器67の周期に従ってゲート信号を生成する。上述のように、ゲート信号は、フィードバック電圧Ｖ_fbか基準電圧Ｖ_refのどちらが大きいか、及び、サンプル・アンド・ホールド信号、によって決定される加減算信号に従って生成される。どちらの電圧が大きいかに依存して、ゲート信号は、ＯＮスイッチ・セグメントの数（number）を増加又は減少させる。電圧Ｖ_fb又はＶ_refの間の差が、より大きくなると、既にＯＮになっているスイッチ・セグメントのグループに加えられる、又は、そこから削減される、スイッチ・セグメントの数がより大きくなる。いくつかの実施例において、電圧差がより大きくなると、より高く指標付けされたスイッチ・セグメントが、既にＯＮのスイッチ・セグメントのグループに加えられ、又は、そこから削除される。
【００３２】
ゲート信号は、スイッチ・アレイ15にカップルされる。ゲート信号は、スイッチ・セグメントＳＷ1-1・・・ＳＷ1-m及びＳＷ2-1・・・ＳＷ2-mのＯＮ−ＯＦＦ状態を制御する。スイッチ・セグメントＳＷ1-1・・・ＳＷ1-m及びＳＷ2-1・・・ＳＷ2-mがＭＯＳ−ＦＥＴsである実施例において、ゲート信号は、ＭＯＳ−ＦＥＴｓのゲート電圧を制御する。ゲート電圧の変化は、ＭＯＳ−ＦＥＴｓのＯＮ−ＯＦＦ状態の変化に変換される。スイッチ・セグメントＳＷ1-1・・・ＳＷ1-mは、互いに並列にカップルされる。ゲート信号は、どのスイッチ・セグメントが、スイッチ・オンされることによって、出力端子27において出力電圧Ｖ_outを生成する供給電圧Ｖ_ＤＤの分数（fraction）を制御すべきかを制御する。それ故に、ＯＮスイッチ・セグメントの数を変化させるゲート信号が、出力電圧Ｖ_outを制御する。
【００３３】
次に、図８Ａ−８Ｂとの関係で、スイッチ・アレイ15の作動について説明する。全体の電力制御回路2の作動は、図６と関連してその後に説明される。
図８Ａ−Ｂは、スイッチ・アレイ15の作動の例を説明する。この作動は、最初に、スイッチが区分化されていないような、単純化されたアーキテクチャにおいて説明される。フライ・キャパシタＣ１は、ＣFLYとも呼ぶことにする。
上述の実施例からの類推において、スイッチ・アレイ15において第１のスイッチＳＷ１は、第１スイッチ・ノード72と第２スイッチ・ノード74の間にカップルされ、第２スイッチＳＷ２は、第２スイッチ・ノード74と第３スイッチ・ノード76の間にカップルされ、第３スイッチＳＷ３は、第３スイッチ・ノード76と第４スイッチ・ノード78の間にカップルされ、第４スイッチＳＷ４は、第４スイッチ・ノード78と第５スイッチ・ノード80の間にカップルされる。第５スイッチ・ノード80は、接地にカップルされる。
フライイイング・キャパシタＣFLYは、第２スイッチ・ノード74と第４スイッチ・ノード78の間にカップルされる。出力キャパシタＣ_outは、第３スイッチ・ノード76と第５スイッチ・ノード80の間にカップルされる。出力端子27及び負荷抵抗Ｒ_loadは、第３スイッチ・ノード76と接地の間にカップルされる。
【００３４】
図８Ａは、荷電フェーズ、つまり、スイッチ・アレイ15の作動のステップを示す。この、荷電フェーズにおいて、スイッチＳＷ１及びＳＷ３はＯＮである一方、スイッチＳＷ２及びＳＷ４はＯＦＦである。フライイング・キャパシタＣFLYは、出力キャパシタＣ_out及び負荷抵抗Ｒ_outと電気的接触状態にある。この荷電フェーズにおいて、供給電圧Ｖ_ＤＤは、フライイング・キャパシタＣFLYを充電する。
【００３５】
図８Ｂは、ポンピング・フェーズ、又は、ステップを説明する。このポンピング・フェーズにおいて、スイッチＳＷ１及びＳＷ３はＯＦＦである一方、スイッチＳＷ２及びＳＷ４はＯＮである。それ故、キャパシタＣFLY及びＣ_outは、電圧源からデ・カップルされる。このフェーズにおいては、フライイング・キャパシタＣFLYは、その電荷を、出力キャパシタＣ_outに移転させることによって放電される。フライイング・キャパシタＣFLYが、ほぼＣ_outに等しいような実施例においては、２つのキャパシタの双方が、負荷抵抗Ｒ_loadを通じて放電する。このポンピング・フェーズにおいて、キャパシタの電圧は、Ｖ_ＤＤの約半分である、その初期値Ｖ_outから減少を始める。しかし、もし、発振器67の周期が、Ｃ_outとＲ_loadから形成されるＲＣ回路の時定数より充分に短いならば、電圧減衰は、充分小さく維持され得、出力電圧Ｖ_outのリップルを、所望のレベルまで削減し得る。
模範的ケースにおいて、スイッチＳＷ１は周期ｉのフェーズ１（荷電フェーズ）においてＯＮになり、スイッチＳＷ２は、同じ周期ｉのフェーズ２（ポンピング・フェーズ）においてＯＮになる。フェーズ１の終了前に、スイッチＳＷ１のｍビットのゲート信号は、サンプルされて、フェーズ２まで保持される。スイッチＳＷ１の、サンプルされたｍビットのゲート信号は、リンクによってｍビットの加減算器59にカップルされる。Ａ／Ｄコンバータ52からのｎビットのデジタル誤差信号Ｖ_err,dも、ｍビット加減算器59カップルされる。ｍビットの加減算器59において、ｎビットのデジタル誤差信号は、スイッチＳＷ１のｍビットのゲート信号から加算／減算される。結果としてのｍビットの信号は、ゲート・ロジック63を通じて、スイッチＳＷ１のための、更新された（renewed）ｍビットのゲート信号を生成し、周期（ｉ＋１）のフェーズ１で使用されることになる。スイッチＳＷ１のゲート信号は、周期ｉのフェーズ１の終了の直前にサンプルされ、周期ｉのフェーズ２中に処理され、周期（ｉ＋１）のフェーズ１で使用される。スイッチＳＷ２のゲート信号は、周期ｉのフェーズ２の終了前にサンプルされ、周期（ｉ＋１）のフェーズ１で処理され、周期（ｉ＋１）のフェーズ２で使用される。
【００３６】
Ａ／Ｄコンバータ52によって生成されたｎビットのデジタル誤差信号は、１つの符号のビット（one sign bit）を持つ。符号ビットのハイ（high）又はロー（low）は、デジタル誤差信号の他の（ｎ−１）ビットが、サンプル・アンド・ホールドｍビットゲート信号に加算される、または、そこから減算されることを決定する。
一般的に、ｎは、ｍ−１より小さいか、又は等しい。いくつかの無負荷の場合において、ｍビットゲート信号のビットは全て０であり、全負荷において、ｍビット信号のビットは、全て１である。ｎ＝ｍ＋１であるような、いくつかの実施例において、（ｍ−１）ビット・デジタル誤差信号は、この場合ではハイ（high）である、１のサイン・ビットを持つ。このハイ・ビット符号は、デジタル誤差信号の残りの（ｍ−２）ビットが、ｍビットのゲート信号に加算されることを引き起こす。ｍビットのゲート信号を、全て０から、全て１に変化させるために、４つのクロック周期だけかかる。
最後に、電力制御回路２の作動の追加的な特徴が、図６のデジタルの実施例を参照して説明される。可能な限り、図４で説明されたアナログ回路に対して類似の参照が為される。
【００３７】
図４のアナログ回路の作動中に、荷電フェーズにおいてのみ荷電フローが制御される。図６のデジタルの実施例において、荷電フローは、荷電フェーズとポンピング・フェーズの双方において制御される。
更に、図４のアナログ回路の作動中に、出力電圧Ｖ_outより非常に高い電圧である間、フライイング・キャパシタＣ１は放電し得る。そのような電圧差は、一般的に、高レベルのノイズを生成する。図６のデジタルの実施例において、フライイング・キャパシタＣ１は、ほんの部分的にだけ、出力電圧Ｖ_outに接続される。それ故、フライイング・キャパシタＣ１の放電は、一般的に、低いレベルのノイズを生成する。
【００３８】
更に、図４のアナログ回路は、限定的なループ帯域幅に起因して、貧弱なライン及びトランジエント応答を持つ。更に、スイッチ・アレイ15のスイッチ全体が、ＯＮ及びＯＦＦされるので、ダイナミック・ロスは高い。
【００３９】
図６のデジタルの実施例において、デジタル制御ループの高帯域幅に起因して、ライン及び負荷トランジエント応答は速い。また、スイッチ・セグメントのいくつかだけが、ＯＮされるので、ダイナミック・ロスは低い。
【００４０】
本発明及びその利点が詳細に説明されてきたが、添付の請求項によって規定される本発明の目的と範囲から離れること無しに、その中で、種々の変更、置換、及び修正が為され得ることが理解されるべきである。即ち、本願に含まれる議論は、基本的説明としての役目を果たすように意図される。特定の議論は、可能な全ての実施例を明白には説明していないかもしれないことが理解されるべきである。そして、多くの代替物が存在することが明白である。それはまた、本発明の一般的な（generic）性質を完全には説明せず、如何にして要素の各特徴が実際に、より広い機能、又は、広い種類の代替物又は均等の要素を示すかを明確には示さないかもしれない。繰り返すと、これらは、本開示内に明確に含まれる。本発明が、素子オリエンテッドな技術で説明される場面で、素子の各要素は、機能を明確に実行する。記述も、用語も、請求項を限定することが意図されない。
【図面の簡単な説明】
【００４１】
【図１Ａ】スイッチ・アレイを説明する。
【図１Ｂ】スイッチ・アレイを説明する。
【図２】３端子チャージ・ポンプを説明する。
【図３】チャージ・ポンプを説明する。
【図４】線形制御ループを説明する。
【図５】本発明の実施例による電力制御回路のブロック図を説明する。
【図６】本発明の実施例によるデジタル電力制御回路のブロック図を説明する。
【図７】本発明の実施例によるデジタル電力制御回路の回路図を説明する。
【図８Ａ】本発明の実施例によるスイッチ・アレイの作動の２つのフェーズを説明する。
【図８Ｂ】本発明の実施例によるスイッチ・アレイの作動の２つのフェーズを説明する。
【符号の説明】
【００４２】
１５  チャージ・ポンプ
２７  出力端子
３３  フィードバック・ループ
３６  電圧調整ブロック
４９  抵抗的電圧ドライバ
５２  Ａ／Ｄコンバータ
５５  エンコーダ
５９  加減算器
６３  ゲート・ロジック
６７  発振器
７１  第１の共有レール（shared rail）
７２  第１のスイッチ・ノード
７３  第２の共有レール
７４  第２のスイッチ・ノード
７５  第３の共有レール
７６  第３のスイッチ・ノード
７８  第４のスイッチ・ノード
８０  第５のスイッチ・ノード
【図１Ａ】
2007513600.tif 000003
【図１Ｂ】
2007513600.tif 000004
【図２】
2007513600.tif 000005
【図３】
2007513600.tif 000006
【図４】
2007513600.tif 000007
【図５】
2007513600.tif 000008
【図６】
2007513600.tif 000009
【図７】
2007513600.tif 000010
【図８Ａ】
2007513600.tif 000011
【図８Ｂ】
2007513600.tif 000012
【国際調査報告】
2007513600.tif 000013
2007513600.tif 000014