(57)【要約】  本発明は、不揮発性電荷トラッピング型メモリデバイスのアレイを動作させるための方法を述べる。方法は、アレイの実質的に全ての不揮発性メモリデバイスのブロック消去ステップの前に、アレイの実質的に全ての不揮発性メモリデバイスにブロック書き込みするステップを備える。本発明の利点は、これを行なうことにより、さらなる電荷トラッピング型不揮発性メモリデバイスを、基準セルとして使用できることであり、基準セルは、アレイ内のメモリセルのブロック書き込みおよびブロック消去によって書き込みおよび消去され、したがって、基準セルは、アレイ内のメモリセルと同一の繰り返し履歴を示す。この特性を用いて、読み取りパラメータを目盛りセルの経年変化に適応させることができる。また、対応するデバイスも、提供される。
2007502489.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性電荷トラッピング型メモリデバイスのアレイを動作させるための方法であって、
前記アレイの実質的に全ての前記不揮発性メモリデバイスのブロック消去ステップの前に、前記アレイの実質的に全ての前記不揮発性メモリデバイスにブロック書き込みするステップを備える、ことを特徴とする方法。
【請求項２】
前記消去動作の後に、前記アレイの前記不揮発性メモリデバイスのいくつかに、前記アレイの前記不揮発性メモリデバイスに記憶されるべきデータ内容に応じて書き込みするステップをさらに備える、ことを特徴とする請求項１に記載の方法。
【請求項３】
前記アレイの不揮発性メモリデバイスに記憶されたデータ内容を読み取るステップをさらに備え、
前記アレイの不揮発性メモリデバイスに記憶されたデータ内容を読み取るために、誘電体電荷トラッピング層を有する少なくとも１つのさらなる不揮発性メモリデバイスを、基準セルとして使用し、前記基準セルは、前記アレイ内の前記不揮発性メモリデバイスのブロック書き込みおよびブロック消去それぞれのために、書き込みおよび消去される、ことを特徴とする請求項２に記載の方法。
【請求項４】
前記アレイの前記メモリデバイスは、共に基準セルとして機能する、ことを特徴とする請求項３に記載の方法。
【請求項５】
不揮発性電荷トラッピング型メモリデバイスのアレイを備える電気装置であって、
前記アレイの実質的に全ての前記不揮発性メモリデバイスのブロック書き込みをするための手段と、
前記アレイの実質的に全ての書き込みされた前記不揮発性メモリデバイスのブロック消去をするための手段と、
前記アレイの実質的に全ての前記不揮発性メモリデバイスのブロック消去がなされる前に、前記アレイの実質的に全ての前記不揮発性メモリデバイスのブロック書き込みがなされるように、不揮発性メモリデバイスの前記アレイを制御するための制御手段と、
を備えることを特徴とする電気装置。
【請求項６】
前記不揮発性メモリデバイスは、チャンネルと制御ゲートとを有するトランジスタを備え、誘電体電荷トラッピング層が、前記チャンネルと前記制御ゲートの間に配置されている、ことを特徴とする請求項５に記載の電気装置。
【請求項７】
前記アレイに、センス増幅器において基準セルとして使用するための、少なくとも１つの不揮発性メモリデバイスが設けられる、ことを特徴とする請求項５に記載の電気装置。
【請求項８】
前記アレイは、前記アレイ内の前記不揮発性メモリデバイスのブロック書き込みおよびブロック消去それぞれのために、前記基準セルを書き込みおよび消去するための手段を備える、ことを特徴とする請求項７に記載の電気装置。
【請求項９】
前記少なくとも１つの基準セルは、前記アレイから分離されている、ことを特徴とする請求項７に記載の電気装置。
【請求項１０】
前記アレイの前記メモリデバイスは、共に基準セルとして機能する、ことを特徴とする請求項７に記載の電気装置。
【請求項１１】
前記アレイ内の不揮発性メモリデバイスからの読み取り電流を、前記基準セルからの読み取り電流と比較するための手段を備える、ことを特徴とする請求項７に記載の電気装置。
【請求項１２】
前記アレイ内の前記不揮発性メモリデバイスを読み取るための読み取り電流を、前記基準セルの経年変化に適応させるための手段を備える、ことを特徴とする請求項７に記載の電気装置。
【請求項１３】
前記アレイ内の前記不揮発性メモリデバイスの読み取りに必要とされる制御ゲート電圧を、前記基準セルの経年変化に応じて適応させる手段を備える、ことを特徴とする請求項７に記載の電気装置。
【請求項１４】
不揮発性メモリデバイスの前記アレイは、不揮発性メモリを形成する、ことを特徴とする請求項５に記載の電気装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ、特に電荷トラッピング層に基づく不揮発性メモリ、およびこのようなメモリを備える装置、ならびに改善されたデータ保持および限定された消去誘発劣化を得るための同装置の動作方法に関する。
【背景技術】
【０００２】
不揮発性メモリ（ＮＶＭ：non-volatile memory）は、例えば携帯電話、無線およびデジタルカメラなどの、広範囲の市販および軍用の電子装置および機器に使用されている。
【０００３】
フローティングゲート（ＦＧ）の代わりに、例えば電荷トラッピング層（例えば２つの酸化層の間に挟まれる窒化ケイ素層）またはナノ結晶内での電荷トラッピングに基づく不揮発性メモリが、ますます研究されている。その理由は、不揮発性メモリが、将来のＣＭＯＳ世代（９０ｎｍノードおよびそれ以上）で使用される多大な可能性を有するからである。電荷トラッピング型デバイスとフローティングゲート型デバイスの主な違いは、電荷トラッピング型デバイスでは、電子が、電荷トラッピング層、例えば窒化層、またはナノ結晶メモリの場合にはゲート酸化物内のナノ結晶、における不完全性により発生する最小エネルギーにトラップされることである。他方で、ＦＧ型デバイスにおいては、電荷はＦＧ層にトラップされており、ＦＧ層は誘電層に囲まれているため、電荷がそこから出ることができない。ＦＧ型デバイスにおいては、横方向の電荷移動が、ＦＧ層内で可能であるが、これは、電荷が電荷トラッピング層内で実質的に固定された位置にトラップされる電荷トラッピング型デバイスにおいては、あり得ない。
【０００４】
電荷トラッピング型デバイスに対する関心が復活している主な理由は、誘電体電荷トラッピング層を備える電荷トラッピング型デバイスが提案する、良好なスケール的見通し（scaling perspective）であり、これは、例えばＦＧパターニングの問題（リソグラフィ、オーバーレイおよびトポグラフィなど）を解消する。さらに、電荷トラッピング型デバイスは、ＦＧ型デバイスよりも低い電圧で書き込みおよび消去でき、このことは、市場が低電圧および低消費電力のデバイスを要求し続けていることから、特に埋め込み型メモリにおいては非常に重要な点である。３つめの利点は、優れた書き込み／消去耐久性であり、これは、ＦＧ型デバイスで到達できる耐久性より約２桁も優れている。耐久性は、“累算された不揮発性データ変化の関数として、そのデータシート仕様を満たすための、ＮＶＭデバイスの能力の尺度”として定義される。
【０００５】
電荷トラッピング型デバイスの主な難点は、その限定されたデータ保持であり、これは、基板と電荷トラッピング層の間の、（必然的に）薄い誘電体の結果である。データ保持とは、ＮＶＭがデータを保持する能力である。さらに、長すぎる（または反復された）消去処理が、消去誘発劣化をもたらすことがある。
【０００６】
米国特許第６，２３３，１７８号は、フラッシュメモリデバイスに関し、特に、消去またはバルク動作が、デバイスに保存された電荷を増加させるようなやり方で行なわれる、フラッシュメモリデバイスに関する。この特許は、このようなフラッシュメモリデバイス内での消去誘発ストレスを軽減するための、事前調整方法および装置を説明している。開示されている事前調整方法は、フラッシュメモリセルのフローティングゲートと制御ゲートの間の電圧バイアス蓄積を軽減するために、メモリセルを、ブロック充電（消去）動作の直前に、ブロック放電（書き込み）動作を受けさせることを含んでおり、したがって、そこから結果的に生じる望まれないストレスを減少させる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の発明者により、電荷トラッピング型メモリデバイス、例えば誘電体電荷トラッピング層を有する電荷トラッピング型デバイスについて、電子が既に充電されたデバイスがもう一度充電され、これが問題を起こすということは、米国特許第６，２３３，１７８号が開示していることに反して、事実ではないことが観察された。換言すれば、問題を起こすのは、既に充電されたメモリセルに充電することではない。それよりむしろ、既に放電されたメモリセルを放電することが、セルを劣化させる。
【０００８】
本発明の目的は、電荷トラッピング型メモリデバイスの劣化を軽減する方法および装置構成を提供することである。これらの電荷トラッピング型メモリデバイスは、誘電体電荷トラッピング層を有する電荷トラッピング型デバイスまたはナノ結晶メモリを備えることができる。
【課題を解決するための手段】
【０００９】
上述の目的は、本発明に係る方法および装置によって達成される。
【００１０】
本発明は、不揮発性電荷トラッピング型メモリデバイスのアレイを動作させるための方法を提供し、この方法は、アレイの実質的に全ての不揮発性メモリデバイスのブロック消去ステップの前に、アレイの実質的に全ての不揮発性メモリデバイスにブロック書き込みするステップを備える。“実質的に全ての”は、不揮発性メモリデバイスの少なくとも半分、例えばアレイ内の１つおきのデバイス、好ましくはより多く、アレイの不揮発性メモリデバイスの最大で全て、を意味する。
【００１１】
本発明に係る方法は、さらに、ブロック消去動作の後に、アレイの不揮発性メモリデバイスのいくつかに、書き込みを行い、アレイの不揮発性メモリデバイスのいくつかに有用なデータ内容を記憶させるためのステップをさらに備えてもよい。どの不揮発性メモリデバイスに書き込みするかは、アレイの不揮発性メモリデバイスに記憶されるべきデータ内容に応じる。
【００１２】
書き込み動作は、充電動作を実行することを備えてもよく、消去動作は、放電動作を実行することを備えてもよい。
【００１３】
本発明に係る方法は、アレイの不揮発性メモリデバイスに記憶されたデータ内容を読み取るステップをさらに備えてもよい。アレイの不揮発性メモリデバイスに記憶されたデータ内容を読み取るために、少なくとも１つのさらなる電荷トラッピング型不揮発性メモリデバイスを、基準セルとして使用してもよく、基準セルは、アレイ内の不揮発性メモリデバイスのブロック書き込みおよびブロック消去のために、書き込みおよび消去される。好ましくは、基準セルの書き込みおよび消去は、アレイ内の不揮発性メモリデバイスのブロック書き込みおよびブロック消去とほぼ同時、すなわち、それらと共に、あるいはその直前または直後に、実行される。他の実施形態においては、基準セルの書き込みおよび消去と、アレイ内の不揮発性メモリデバイスのブロック書き込みおよびブロック消去との間の第１の期間が存在し、また、アレイへの有用なデータ内容の書き込みと、データ内容の読み取りとの間の第２の期間が存在し、第１の期間は、第２の期間よりも短い。アレイが、何度もブロック書き込みおよびブロック消去される場合、基準セルが書き込みおよび消去される回数が、不揮発性メモリデバイスがブロック書き込みおよびブロック消去される回数と同じであれば、好ましい。使用は、経年変化に関連する、電流または電圧などの電気的パラメータを測定することを備える。基準セルの使用において、基準セルからの読み取り電流を、アレイ内の不揮発性メモリデバイスからの読み取り電流と、比較することができる。これは、例えばビットライン電流とすることができる。あるいは、基準セルの制御ゲート電圧を、アレイ内の不揮発性メモリデバイスの経年変化に適合させることができる。基準セルは、次いで、ドレイン電流基準でなく、ＣＧ電圧基準として使用することができる。さらに代わりの実施形態によると、基準セルは、例えばビットライン電圧などの、他の測定可能な数量の基準であってもよい。上述のいずれかの組み合わせも可能である。基準セルは、好ましくは、消去ステップの前の事前調整ステップの間にのみ、書き込みをしてもよいことに留意されたい。これは、有用なデータ内容をアレイ内のメモリセルに書き込む場合に、基準セルは書き込みされる必要がないこと、および書き込みしない方が好ましいことを意味する。これは、基準セルが、比較的低いしきい値電圧を持ったままとなり、したがって、電気的基準信号の生成を可能にするという利点を有する。
【００１４】
本発明に係る方法において、アレイのメモリデバイスは、共に基準セルとして機能してもよい。これは、いわゆるＤＣフリー符号化を用いて得ることができる。これは、記憶された‘１’の数が、記憶された‘０’の数と等しくなるような符号化方式である。そして、アレイ内に記憶されたデータ内容を読むことは、センス増幅器の設定点を調整して、アレイ内の第２の値と同数の第１の値を得ることを備えてもよい。
【００１５】
本発明の利点は、基準デバイスまたは複数の基準デバイスを、アレイ内のセルと共に書き込みおよび消去することができ、したがって、アレイ内のセルが、基準セルと同じ繰り返し履歴を有し、よって、同じように劣化するということである。
【００１６】
本発明の全ての実施形態において、不揮発性メモリデバイスは、例えばＳＯＮＯＳデバイスなどの誘電体電荷トラッピング層を有する電荷トラッピング型デバイスであってもよい。あるいは、不揮発性メモリデバイスは、ナノ結晶メモリデバイスであってもよい。
【００１７】
本発明は、また、不揮発性電荷トラッピング型メモリデバイスのアレイも提供し、アレイは、
アレイの全てまたは実質的に全ての不揮発性メモリデバイスのブロック書き込みをするための手段と、
全てまたは実質的に全ての書き込みされた不揮発性メモリデバイスのブロック消去をするための手段と、
不揮発性メモリデバイスのアレイを、アレイの全てまたは実質的に全ての不揮発性メモリデバイスのブロック消去がなされる前に、アレイの全てまたは実質的に全ての不揮発性メモリデバイスのブロック書き込みがなされるように制御するための制御手段と、を備える。
【００１８】
本発明は、また、不揮発性電荷トラッピング型メモリデバイスのアレイも提供し、このアレイは、本発明に係る方法のいずれかを実行するように構成されている。
【００１９】
不揮発性メモリデバイスのアレイは、不揮発性メモリを形成してもよい。
【００２０】
本発明は、例えばメモリ素子が組み込まれた携帯電話または他の任意の電気装置などの電気装置をさらに提供し、電気装置は、不揮発性電荷トラッピング型メモリデバイスのアレイを備え、アレイは、
アレイの全てまたは実質的に全ての不揮発性メモリデバイスのブロック書き込みをするための手段と、
アレイの全てまたは実質的に全ての書き込みされた不揮発性メモリデバイスのブロック消去をするための手段と、
不揮発性メモリデバイスのアレイを、アレイの実質的に全ての不揮発性メモリデバイスのブロック消去がなされる前に、アレイの全てまたは実質的に全ての不揮発性メモリデバイスのブロック書き込みがなされるように制御するための制御手段と、を備える。
【００２１】
本発明に係る電気装置において、不揮発性電荷トラッピング型メモリデバイスは、チャンネルと制御ゲートとを有するトランジスタを備えてもよく、この場合は、誘電体電荷トラッピング層が、チャンネルと制御ゲートの間に配置されてもよい。しかしながら、本発明は、トランジスタデバイスに限定されない。例えば、誘電体電荷トラッピング層を有するゲートダイオードを、不揮発性電荷トラッピング型メモリデバイスとして使用することができる。ゲートダイオードは、ゲートが上にある横方向ｐ−ｎ接合であり、本発明に係る誘電体電荷トラッピング層が、ｐ−ｎ接合とゲートの間にある。接合が、逆にバイアス（例えば、ｎ型領域が、ｐ−型バルク材料に対して正）された場合、接合の破壊電圧が、ゲートバイアスに依存する。その理由は、ゲートバイアスが、表面電位を決定する（ゲートがより負にバイアスされると、より速く接合が破壊される）からである。電荷トラッピング誘電体層にトラップされた電荷が、接合とゲートの間の垂直の電界に影響を及ぼし、したがって、ｐ−ｎ接合を通じた電流の大きさを用いて、トラップされる電荷の量を決定することができる。
【００２２】
本発明に係る電気装置において、アレイに、センス増幅器内の基準セルとして使用するための、少なくとも１つの不揮発性メモリデバイスを設けてもよい。アレイは、不揮発性メモリデバイスのブロック書き込みまたはブロック消去のために、基準セルを書き込みおよび消去するための手段を備えてもよい。基準セルの書き込みおよび消去は、好ましくは、アレイ内の不揮発性メモリデバイスのブロック書き込みおよびブロック消去とほぼ同時、すなわち、それらと共に、あるいはその少し前または後に行われる。
【００２３】
少なくとも１つの基準セルは、アレイから分離されていてもよく、またはアレイの内部でもよい。アレイのメモリデバイスは、共に基準セルとして機能してもよい。本発明に係る電気装置は、基準セルからの読み取り電流を、アレイ内の不揮発性メモリデバイスからの読み取り電流と比較するための手段を備えてもよい。
【００２４】
本発明に係る電気装置は、アレイ内の不揮発性メモリデバイスを読み取るための読み取り電流を、基準セルの経年変化、したがってアレイ内の全てのセルの経年変化、に適応させるための手段を備えてもよい。本発明に係る電気装置は、読み取りに必要とされる制御ゲート電圧を、基準セルの経年変化、したがってアレイ内の不揮発性メモリデバイスの経年変化に応じて適応させる手段を備えてもよい。
【００２５】
本発明に係る電気装置において、不揮発性メモリデバイスは、例えば、誘電体電荷トラッピング層を有する電荷トラッピング型デバイス、例えばＳＯＮＯＳデバイスなど、または例えばナノ結晶電荷トラッピング型メモリデバイスであってもよい。
【００２６】
本発明に係る電気装置において、不揮発性メモリデバイスのアレイは、不揮発性メモリを形成してもよい。
【発明を実施するための最良の形態】
【００２７】
本発明のこれらおよび他の特徴、特性および利点は、本発明の原理を例として示す添付の図面との関連において、以下の詳細な説明から明らかとなるであろう。この説明は、本発明の範囲を限定することなしに、単に例のために提供される。以下に引用される参照図は、添付の図面について述べている。
【００２８】
本発明は、特定の実施形態に関連し、特定の図面を参照して説明されるが、本発明はこれらに限定されず、特許請求の範囲によってのみ限定される。特に、本発明は、誘電体電荷トラッピング層を有する電荷トラッピング型デバイスに関連して説明されるが、本発明は、ナノ結晶メモリデバイスなどの他の種類の電荷トラッピング型デバイスも包含する。
【００２９】
説明される図面は、単なる概略であり、非限定である。図面において、いくつかの要素のサイズは、例示を目的として誇張されている場合があり、正しい縮尺では描かれていない。本明細書および特許請求の範囲で、“備える”という用語が用いられている箇所では、この用語は、他の要素またはステップを除外しない。単数名詞を指す場合に、不定または定冠詞、例えば“ａ”または“an”、“the”などが用いられている箇所では、これは特に他のものを述べない限り、その名詞の複数形も含む。
【００３０】
さらに、明細書および特許請求の範囲において、第１の、および第２の、等の用語は、類似する素子を区別するために用いられ、必ずしも連続的または経時的順序を述べるものではない。そのように使用される用語を、適切な状況下で相互に変更できること、およびここに説明される本発明の実施形態は、ここに述べられ例示される順序以外で動作可能であることが、理解される。
【００３１】
この説明を通して、用語“列”および“行”は、互いに結合されたアレイ素子のセットの説明に用いられる。結合は、行および列のカルテシアン（Cartesian）アレイの形態とすることができるが、本発明はこれに限定されない。当業者に理解されるように、列および行は、交換することができ、本開示においては、これらの用語は交換可能であることを意図している。また、非カルテシアンアレイを構成してもよく、これも本発明の範囲に含められる。したがって、用語“行”および“列”は、広範囲で解釈されるべきである。この広範囲の解釈を容易にするために、論理的に組織化された行および列の参照が行なわれる。これは、メモリ素子のセットが、位相的（topologically）に線形に交差するやり方で互いに結合されること、しかしながら、物理的すなわち地形的（topographical）配置は、そうである必要はないことを意味する。例えば、行を円として、列をこれらの円の半径としてもよく、円と半径は、本発明においては、“論理的に組織化された”行および列として説明される。また、様々なラインの特定の名前、例えばビットラインまたはワードラインは、説明を容易にするため、かつ特定の機能を呼ぶために使われる一般的な名前となるよう意図しており、この特定の単語の選択は、どのような場合でも、本発明の限定を意図しない。これらの用語の全てが、説明される特定の構造のより良い理解を促すためだけに使用され、決して本発明の限定を意図しないことに留意されたい。
【００３２】
図１は、誘電体電荷トラッピング層１１に基づくフラッシュトランジスタ１０の略図を示している。このようなフラッシュトランジスタ１０は、基板と、下部誘電体層と、誘電体電荷トラッピング層と、上部誘電体層と、上部電極とを備える。本発明の実施形態においては、用語“基板”は、下に位置する使用可能な、またはその上にデバイス、回路またはエピタキシャル層を形成することができる、任意の材料を含んでもよい。他の代わりの実施形態において、この“基板”は、例えばドープシリコン、ガリウム砒素（ＧａＡｓ）、ガリウム砒素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）、またはシリコンゲルマニウム（ＳｉＧｅ）基板などの半導体基板を含んでもよい。“基板”は、半導体基板部分に加えて、例えば、ＳｉＯ２などの絶縁層、またはＳｉ３Ｎ４層を含んでもよい。したがって、用語“基板”は、シリコンオンガラス、シリコンオンサファイヤ基板も含む。用語“基板”は、したがって、当該の層または部分の下に位置する層のための要素を概略的に定義するために使用される。また、“基板”は、例えばガラスまたは金属層などの、上に層が形成される他の任意のベースとしてもよい。シリコン半導体が広く使用されていることから、以下では、シリコン処理について述べるが、当業者は、本発明を他の半導体材料システムに基づいて実施してもよいこと、および以下に述べられる誘電体および導電材料の均等物として、当業者が適切な材料を選択できることを理解するであろう。
【００３３】
簡潔さのため、また単なる例として、本発明の限定を意図せずに、誘電体電荷トラッピング層を有するフラッシュトランジスタを備えるこのようなメモリセルを、この本発明の開示の残り部分において、ＳＯＮＯＳデバイスと呼ぶ。ＳＯＮＯＳは、電気的に消去可能、書き込み可能な不揮発性メモリ構造である。ＳＯＮＯＳは、シリコン基板１２と、下部酸化層１３である下部誘電体と、誘電体電荷トラッピング層を形成する窒化層１１と、上部酸化層１４である上部誘電体と、シリコン上部電極１５と、を備えるスタックを備える。一般的に、上部電極は、ポリシリコンから作られるが、代わりの工程において、同じ種類のデバイス用のこの上部電極を、例えば、金属で作ることもできる。
【００３４】
下部酸化層１３が、上部酸化層１４（通常５〜１０ｎｍ）よりもずっと薄い（通常２〜３ｎｍ）ため、電子および空孔が、上部酸化層１４を（直接トンネリングにより）トンネルするよりも、下部酸化層１３を、より容易に（ファウラーノードハイム（Fowler-Nordheim）トンネリングにより）トンネルすることができる。したがって、上部電極１５または制御ゲート（ＣＧ）に印加された、ＯＮＯスタックにおける層厚さに応じて、通常は９ボルトと１４ボルトの間である、十分に高い正電圧が、基板１２から誘電体電荷トラッピング層すなわち窒化層１１に向けて電子トンネリング電流をもたらし、窒化層１１で、電子が、図１ａに示されるようにトラップされる。上部酸化層１４が厚すぎるため窒化層１１から出られない、トラップされた電子は、デバイス１０が書き込みされていることを示すしきい値電圧ＶＴの増加を引き起こす。上部電極１５に印加される所与の電圧レベルに対して、書き込み時間が長いほど、より多くの電子が誘電体電荷トラッピング層１１にトラップされ、しきい値電圧ＶＴが高くなることが言える。他方で、所与の書き込み時間に対して、上部電極１５に印加される電圧レベルが高いほど、より多くの電子が誘電体電荷トラッピング層１１にトラップされ、しきい値電圧ＶＴが高くなる。このことは、プロトタイプセルにて測定された、図２ａ実験的な書き込み曲線で示されている。これらのプロトタイプセルは、幅／長さ＝０．１８μｍ／０．２３μｍの寸法を有する。ＯＮＯスタックは、２．２ｎｍ／６ｎｍ／８ｎｍの層厚さを有する。全ての端子は、制御ゲートを除いて、書き込みの間に接地されていた。必要な制御ゲート電圧は、最新技術のＦＧセルのファウラーノードハイム書き込みに通常必要な〜１５Ｖよりも著しく低いことに留意されたい。誘電体電荷トラッピング層を有するフラッシュメモリセルについては、上部電極に印加される書き込み電圧は、ＯＮＯスタックの層厚さに応じて、通常は１０〜１２Ｖで十分である。
【００３５】
書き込み可能なデバイス１０を消去するには、ＯＮＯスタックの構成に応じて、例えば−８〜−１４ボルトの、通常は−１２Ｖの適切な負電圧が、上部電極１５に印加される（図１ｂ）。ここで、基板１２からの空孔が、下部酸化層１３をトンネルし、最終的に窒化層１１にトラップされる。これが、電子が窒化層１１にトラップされた後に行なわれた場合、新たにトラップされた空孔が、ここで先にトラップされた電子と再結合する。これは、窒化層１１内の負電荷の量を減少させることにより、メモリセル１０の消去を引き起こし、その結果、図２ｂにプロットされた実験的な消去曲線で示されるように、しきい値電圧ＶＴが再び減少する。上述したものと同じプロトタイプセルが使用された。上部電極１５に印加される所与の電圧レベルに対して、消去時間が長いほど、より多くの空孔が窒化層１１にトラップされ、より多くの窒化層１１にトラップされた電子が空孔と結合し、しきい値電圧ＶＴが低くなると言える、ということがわかる。他方で、所与の書き込み時間に対して、上部電極１５に印加される消去電圧の絶対値が高いほど、より多くの空孔が窒化層１１に引き込まれ、より多くの電子がこれらの空孔と再結合され、しきい値電圧ＶＴがより低くなる。
【００３６】
消去処理が長時間続いた場合、窒化層１１にトラップされた空孔が消去処理の間に再結合するための電子が十分に残されていないため、窒化層１１はますます正に充電された状態となる。これは、下部酸化物１３における電界を減少させるが、同時に、上部酸化物１４における電界を増加させる。最終的に、上部酸化物１４における電界が、上部電極１５から上部酸化物１４を通って窒化層１１に電子を射出するのに十分な大きさとなり（高い電界が存在する状態で電子がバリアをトンネルする過程、ファウラーノードハイムトンネリングによる）、結果として、図１ｃに模式的に示されるように、ＣＧ１５からの電子の流れが基板１２からの空孔電流を相殺する、動的均衡が生じる。‘標準的な’ フローティングゲート型デバイスにおける、これに類似する過程は、インターポリ誘電体（ＩＰＤ：interpoly dielectric）を通して制御ゲート（ＣＧ：control gate）からフローティングゲート（ＦＧ：floating gate）に流れる電子である。しかしながら、これが起こることはない。フローティングゲート型デバイスの形状大きさにより、電圧降下のほとんどが、トンネル酸化物より上であり、トンネル酸化物は、ＩＰＤよりも最大で２倍薄い。よって、電流がＩＰＤを流れることが可能となるよりもずっと前に、トンネル酸化物が破壊されているであろう。したがって、図１ｃに示される状況は、フローティングゲート型デバイスではなく、誘電体電荷トラッピング層を有するデバイスにおいてのみ、起こり得る。
【００３７】
一見すると、この自己限定効果（図２ｂの消去曲線の‘飽和’をもたらす）は、消去後にしきい値電圧ＶＴを制御するための有用なツールのようであるが、ここでは、下部酸化物１３を通した関連する長期のホール射出、および／または上部酸化物１４を通した電子の射出が、デバイス特性を著しく劣化させるよう見える。
【００３８】
これは、２つの同一のＳＯＮＯＳアレイの書き込み／消去耐久性曲線を、異なる消去条件のみと共に示す、図３ａおよび図３ｂにはっきりと示されている。図３ａおよび図３ｂは、図２の測定に用いられているプロトタイプセルと同様の幅／長さ＝０．１８μｍ／０．２３μｍであるトランジスタを有するアレイにおいて測定された。しかしながら、ＯＮＯスタックは異なっており、層厚さが２．２ｎｍ／６ｎｍ／５ｎｍであった。薄い上部酸化層のために、消去劣化はより可視となっている。図３ａにおいては、消去条件は、自己限定が起こるように（すなわち、−１２Ｖの印加ＣＧ電圧に対し、結果的に図２ｂに見られるような自己限定をもたらす、１００ｍｓの長い消去時間）取られ、一方で、図３ｂにおいて、消去条件が、自己限定体制（self-limiting regime）を入れないやり方（すなわち、−９Ｖの印加ＣＧ電圧に対して結果的に自己限定をもたらさない、５０ｍｓの短い消去時間）で設定された。ＶＴウィンドウの閉じ（closure）における差は、明らかである。図３ａのようなＶＴウィンドウの閉じは、多数の書き込み／消去サイクルの後、例えば約１００００回の書き込み／消去サイクルから、書き込みと消去の状態を見分けることを不可能にする。他の書き込み条件、すなわち他の書き込み電圧および他の書き込み時間が、非常に高いＣＧ電圧が非常に長い時間にわたって使われた場合であっても、劣化の増加をもたらさないことが、実験的に証明された。
【００３９】
しかし、適切な消去条件を用いても、すなわち自己限定が避けられるような消去時間によっても、ブロック消去の開始時に多くのセルがすでに消去状態にあるため、消去誘発劣化は深刻な問題である。これらのセルは繰り返し消去され、最終的には、蓄積された窒化電荷（nitride charge）が、それぞれのその後の消去動作において、破壊的な自己限定効果を起こすのに十分に正となる。
【００４０】
図１０は、ＳＯＮＯＳデバイス内で消去劣化が起こることを示し、一方で図１１は、書き込み劣化が生じないことを示している。
【００４１】
図１０は、２５６ビットＳＯＮＯＳアレイにおける測定を示すグラフであり、アレイに、書き込み電圧Ｖｐｒｏｇ＝１１Ｖおよび消去電圧Ｖｅｒａｓｅ＝−１０Ｖにより１０５回の書き込み／消去が繰り返された。グラフは、１つのアレイにおける２５６ビットより上の平均値を示している。書き込み時間は、１０ｍｓで一定に保たれ、消去時間は、それぞれ１０ｍｓ、１００ｍｓおよび１ｓで取られた。図１０からは、消去時間が長いほど、耐久性曲線が悪化することがわかる。
【００４２】
誘電体電荷トラッピング層を有するメモリデバイスとフローティングゲート型デバイスとの主な違いは、図１０から分かるように、次の通りである。
−長い消去時間が、大きなＶＴウィンドウをもたらさず、かつ
−実質的に充電されていないＶＴウィンドウにもかかわらず、長い消去時間によって耐久性が悪化する。
【００４３】
したがって、たとえばＳＯＮＯＳデバイスなどの、誘電体電荷トラッピング層を有するデバイスには、慎重で確実な消去方法を提供することが重要である。
【００４４】
図１１は、ＳＯＮＯＳデバイス内で書き込み劣化が起こらないことを示している。２５６ビットのＳＯＮＯＳアレイにおいて測定が行なわれ、アレイに、書き込み電圧Ｖｐｒｏｇ＝１１Ｖおよび消去電圧Ｖｅｒａｓｅ＝−１０Ｖにより１０５回の書き込み／消去が繰り返された。グラフは、１つのアレイにおける２５６ビットより上の平均値を示している。消去時間は、１０ｍｓで一定に保たれ、書き込み時間は、それぞれ１０ｍｓ、１００ｍｓおよび１ｓ取られた。得られたグラフは、ＦＧ型メモリによって得られるグラフに非常に似ている。ＶＴウィンドウが、長い書き込み時間のために大きくなるが、耐久性は、実質的に同じままとなる。
【００４５】
したがって、本発明の一態様によると、メモリセルを繰り返し消去することによる消去誘発劣化が減少される。基本的に、消去誘発劣化は、先に起こるブロック消去（通常はフラッシュ消去と呼ばれる）ごとに、ブロック書き込みにより解決される。このやり方では、セルは、中間の書き込みサイクルなしに２度の連続する消去サイクルを経ることはない。
【００４６】
図４は、複数のセクタまたはブロック４１を含むメモリアレイ４０を示している。各セクタ４１は、誘電体電荷トラッピング層を有する複数の不揮発性メモリデバイス１０を含み、これらは列と行に論理的に配置されており、ワードライン４２とビットライン４３の交点に適切に配置されている。アレイ４０は、通常、各セクタ４１が他のセクタ４１から分離されるように、かつ各セクタ４１を一度に消去できるように構成されている。このような消去は、“フラッシュ消去”または“ブロック消去”とも呼ばれる。アレイ４０は、概して、セル１０がビット（１つのセル１０）ごとまたはページ（ワードライン４２に沿った１つまたは複数のセル１０）ごとの基準で書き込みできるように、さらに構成されている。ページは、ワードラインに沿う任意の数のビットを含むことができるが、本発明の好適な実施形態によると、１ページは、通常、最大で約５１２ビットを含む。他の実施形態においては、ビットの数はずっと大きくてもよく、例えば４０９６でもよい。
【００４７】
アレイ４０内のワードライン４２とビットライン４３の数は、適用ごとに異なっていてもよい。これらは通常、１６Ｍビットメモリについては、４０９６ビットライン（＝ページごとのビット数）、セクタごとに２５６ワードラインで１６セクタ、に等しくすることができる。しかしながら、他の組み合わせも可能である。さらに、セクタは、同じ数のワードラインを持つ必要はない。ビットラインの数は、どのセクタでも同一である。
【００４８】
上述したように、図１は、電荷トラッピング層を有する、より具体的にはＳＯＮＯＳタイプである、典型的な不揮発性メモリセル１０を示している。メモリセル１０は、概して、第１および第２の電極領域、例えばソース領域１６およびドレイン領域１７と、シリコン基板１２を備えるスタックと、下部酸化層１３と、誘電体電荷トラッピング層を形成する窒化層１１と、上部酸化層１４と、シリコン上部電極１５とを含む。
【００４９】
ワードライン４２に沿ったセクタ４１内のメモリデバイス１０の全ての上部電極１５は、互いに電気的に結合されている。ビットライン４３に沿ったセクタ４１内のメモリセル１０の全てのドレイン１７は、互いに電気的に結合されている。加えて、セクタ４１内の全てのメモリセル１０の全てのソース領域１６は、互いに結合されている。
【００５０】
動作においては、有用な情報が、アレイ４０内のセル１０を、第１のバイナリ値、例えば０に対応する充電状態に設定すること、またはこれらを、第２のバイナリ値、例えば１に対応する放電状態のままにすることにより、アレイ４０のメモリセル１０に記憶される。メモリセル１０は、電子を電荷トラッピング窒化層１１に放出することにより充電される。
【００５１】
新たな値を書き込みすなわちライティングする前に、通常は、メモリの消去が行なわれる。このような消去は、ブロック消去処理であり、すなわち、セクタ４１の全てのメモリセル１０が一度に消去される。しかしながら、このやり方では、一般に、中間の書き込み動作なしに数百回も消去されるメモリセル１０が存在する場合があり、これは必然的に、上述したように、これらのセルの劣化をもたらす。これを減少または好ましくは防止するために、本発明の実施形態によると、ブロック書き込み（すなわちセクタ４１の全てのセル１０の並列した書き込み）が、各フラッシュ消去動作の前に行なわれる。これが行なわれた場合、全てのセルが消去の前に書き込みされるため、消去されるセルが二度消去されることがない。
【００５２】
本発明の一態様によると、情報は、図５に示される処理５０に基づいて、アレイ４０の各セクタ４１に書き込まれる。処理５０は、通常、事前調整ステップ５１と、消去ステップ５２と、書き込みステップ５３と、を含む。処理５０は、事前調整、消去および書き込みステップのみを有して図５に示されているが、図５に示されているループ５４で示されるように、任意の所望の数の書き込み、事前調整および消去ステップを適切に含んでもよい。さらに、書き込みステップ５３は、ループ５５で示されるように、次のセクタ消去動作が行なわれる前に、繰り返すこともできる。すでに書き込みされたセルでさえ、再書き込みすることができる。
【００５３】
図５に示されるように、処理５０は、事前調整ステップ５１で開始する。事前調整ステップ５１は、既に放電されたメモリセル１０を放電する連続放電動作の効果を軽減するように構成されている。特に、本発明の実施形態によると、事前調整ステップ５１は、概して、ブロック消去ステップ５２の前に、既に放電されたメモリセルの放電によるストレスを軽減するための、消去ステップの長さと比べて比較的に短い、アレイ４０のセクタ４１内の実質的に全てのセルのブロック書き込みすなわち充電ステップを含む。ブロック書き込みステップ５１は、ブロック消去ステップ５２と共に、セクタ消去動作５６を形成する。
【００５４】
本発明の実施形態によると、セクタ４１内の全てのメモリセル１０が、実質的に同時刻に、実質的に同じ長さの時間にわたって、事前調整充電ステップ５１に提示される。
【００５５】
事前調整ステップ５１の間に、メモリセル１０は、好ましくは完全に充電される。これは、電荷が１〜１０ｍｓ（標準書き込み時間）しか取らないためであり、これは、後続の消去動作（通常は１０〜１００ｍｓ）よりも約１０倍も速い。すでに書き込みされたセルのしきい値電圧ＶＴは、時間の倍増（doubling）によってほとんど変化しないため、図２（対数時間スケール）に示すように、全てのセルは、事前調整ステップすなわちブロック書き込みステップ５１の後に、ほぼ同じしきい値電圧ＶＴを有する。
【００５６】
さらに、消去５２の前の、この事前調整書き込み動作５１の電力消費は、最小である。これは、電荷キャリアのトンネリングによる書き込みであり、多くのエネルギーを必要としない。
【００５７】
事前調整ステップ５１の後に、消去ステップ５２が行なわれる。消去ステップ５２は、ブロック消去ステップであり、すなわち消去ステップ５２の間に、セクタ４１内の全てのメモリセル１０が消去され、これにより、セクタ５１内の全てのメモリセル１０を、放電状態に設定する。消去ステップ５２は、実質的に同時にセクタ４１内の全てのメモリセル１０を消去するように構成してもよい。
【００５８】
既に上述したように、既に放電されたメモリセル１０を放電することは、このセル１０を劣化させる場合がある。しかしながら、本発明によれば充電ステップである、事前調整ステップ５１を、消去ステップ５２の前に行なうことにより、ブロック消去ステップ５２が行なわれる前には、セクタ４１のメモリセル１０のいずれも、放電状態ではない。したがって、消去ステップ５２の間は、既に先に放電されたメモリセル１０の放電は、行なわれない。
【００５９】
ブロック消去ステップ５２には、書き込みステップ５３が続く。記憶されるべき情報を表す所望のバイナリパターンが、セクタ４１内の特定のメモリセル１０を充電することによって、ステップ５３の間にセクタ４１のメモリセル１０に書き込みまたはライティングされる。これは、セルごとまたはページごとの基準で行なうことができる。したがって、充電されていない状態、すなわち第２のバイナリ値、例えば１を有するままとなるメモリセル１０は、ライトすなわち書き込み工程５３の間は、影響を受けない。新たな情報が、セル１０に書き込まれる場合は、これらのセル１０は、書き込みステップ５３に提示され、充電状態、すなわち第１のバイナリ値、例えば０を有する状態に変えられる。
【００６０】
書き込みステップ５３の間に、有用な情報が、記憶されるべき情報に応じてセクタ４１内のメモリセル１０の一部分を充電することによって、セクタ４１内に記憶される。書き込みステップ５３の間に充電されるべきセル１０は、ワードライン４２およびビットライン４３を適切に選択することにより、選択される。このために用いられる駆動電子部品は、ＦＮトンネリングによってフローティングゲート型フラッシュセルの書き込みおよび消去に通常用いられる駆動電子部品と同じであってもよい。ＦＮ書き込みには、アレイ内の各ＳＯＮＯＳセルが、固有の選択トランジスタをセルと直列に備えることが、重要である（いわゆる２トランジスタ共通グランドＮＯＲアレイ構成を用いてもよく、あるいは例えば１トランジスタ仮想グランドを用いてもよい）。
【００６１】
当然ながら、本発明に係る上の解決策が適用される場合は、消去の前に２度書き込みされるメモリセル１０―書き込みステップ５３の間に書き込みされ、後続の事前調整ステップ５１の間にさらに充電されるメモリセル１０が、常に存在するが、これは、特に（信頼性の）問題をもたらすことはない。それは、本発明の発明者によって見出されたように、‘書き込み誘発劣化’は、誘電体電荷トラッピング層を有する電荷トラッピング型メモリデバイスについては存在しないからである。繰り返されるか、または大きな制御ゲート電圧を有する、長時間の間の書き込みは、図１１に示されるように、（消去とは対照的に）劣化をもたらさない。書き込み動作が、一般的に消去動作よりもずっと早いため（書き込みは通常１〜１０ｍｓを要し、消去は通常１０〜１００ｍｓ、つまり１桁長い時間を要する）、消去ステップ５２の前に事前調整充電ステップ５１を実行する、提案される手法は、フラッシュ消去処理を著しく遅くすることはない。
【００６２】
本発明の一態様に係る、フラッシュ書き込みステップが先に行なわれる消去方法の、肯定的な副次効果は、さらに、アレイ４０内の全てのメモリセル１０が、同数の書き込み／消去サイクルを経ていることであり、よって、書き込み／消去耐久性による劣化のレベルは、アレイ４０の全てのメモリセル１０に対して同じである。
【００６３】
図６は、１つが書き込み状態Ｐにあり、１つが消去状態Ｅにある、２つの小さな（２５６ビットの）アレイにおける、しきい値電圧ＶＴの時間展開を示している。両方のアレイが、図６に結果が示された保持テストの前に、１０５サイクルの深刻な書き込み／消去の繰り返しを経ている。明らかに、デバイスのしきい値電圧ＶＴは、フローティングゲート型アレイほどには安定していないが、グラフの補外６１，６２は、１０年後（標準的な保持スペック）であっても、ＶＴウィンドウは、例えば、１．７〜２．２Ｖの読み取り電圧、例えばＶｅｇ＝２Ｖにおいて、第１のバイナリ値、例えば‘０’を有するデータ内容を持つ書き込みされたメモリセル１０と、第２のバイナリ値、例えば‘１’を有するデータ内容を持つ消去されたメモリセル１０とを区別するために、なおも十分な大きさであることを教示している。
【００６４】
誘電体電荷トラッピング層１１を有する不揮発性メモリデバイス１０のデータ内容の読み取りは、０．１Ｖ〜１Ｖ、例えば５Ｖの動作電圧を、そのソース１６とドレイン１７の間およびその制御ゲート１５に加え、次にソース１６とドレイン１７の間を流れる電流のレベルを検出することによって行なわれる。電流のレベルは、印加された制御ゲート電圧と、メモリデバイス１０のしきい値レベルＶＴとの差に依存し、これは一方で、誘電体電荷トラッピング層１１に記憶される電荷の量によって決定される。
【００６５】
従来、区切点電流レベルが、読み取られるべきワードライン上の固定の制御ゲート電圧で確定され、しきい値ウィンドウが２つの領域に区切られる。読み取られたソース／ドレイン電流は、区切点電流レベルと比較される。これが区切点電流レベルよりも低ければ、メモリセル１０は、第１バイナリ値、例えば‘０’を有する書き込み状態にある、と決定され、電流しきい値レベルよりも高ければ、メモリセル１０は、第２のバイナリ値、例えば‘１’を有する消去状態にあると決定される。
【００６６】
しかしながら、深刻な問題点は、消去されたメモリセル１０のリード電流が、経時的に減少することであり、その理由は、図６に見られるように、それらのしきい値電流ＶＴが増加するためである。これは、読み取りエラーが、数年後に起こり得ることを意味する。さらに、消去されたメモリセル１０の読み取り電流は、耐久性繰り返し履歴に依存する。したがって、第１のバイナリ値‘０’と第２のバイナリ値‘１’の間の固定の電流しきい値による読み取りは（ＦＧ型アレイにより通常行なわれるように）、誘電体電荷トラッピング層を有する電荷トラッピング型メモリに対しては、理想的ではない。
【００６７】
したがって、本発明の他の態様に従い、一定でない読み取り電流の問題を軽減することができる。一定でない読み取り電流の問題は、誘電体電荷トラッピング層を有する消去された電荷トラッピング型デバイスを、センス増幅器における電流基準セルとして使用することにより、解決することができる。セクタ４１のメモリセル１０においてフラッシュ消去が行われるたびに、すなわちセクタ４１のメモリセル１０のフラッシュ消去と共に、この基準セルも書き込みおよび消去されれば、そのすぐ前またはすぐ後に、そのしきい値電圧ＶＴ、よって読み取り電流基準が、セクタ４１内のメモリセル１０の経年変化（ageing）を追跡する。この手法は、電荷トラッピング型メモリアレイ４０内のメモリセル１０が、決定論的にふるまう、すなわち全て同じ挙動を示すという事実のおかげで、可能である。
【００６８】
このアイディアを理解するためには、１０５サイクルの非常に過酷な持続の後に記録された、図６におけるデータ保持特性が、どのような外来的なセルも示さず、メモリアレイ４０内の全てのセル１０が、同じように‘内在的’にふるまうことを実現することが重要である。これは、ＦＧ型メモリにおける状況からは、完全に異なっている。ＦＧ型メモリでは、特に長期の書き込み／消去を繰り返した後は、セルの特定部分が、他のセルよりも（桁数で）ずっと早いデータ損失を示し、これは、一般に‘ストレス誘発リーク電流（ＳＩＬＣ：stress induced leakage current）’と呼ばれるメカニズムに起因するものである。
【００６９】
誘電体電荷トラッピング層を有する電荷トラッピング型メモリセルにおいて、電荷損失が、確率的でなく決定論的に生じるという事実は、メモリセル１０の寿命の間に、読み取り条件（例えば読み取り電流および／またはゲート電圧）を適応させる可能性をもたらす。
【００７０】
本発明の一態様は、１つまたは複数の適切にバイアスされた、消去された電荷トラッピング型デバイス４５を、センス増幅器における基準メモリセルとして使用するものである。この基準メモリセル４５が、消去ステップ５２が後に続く事前調整フラッシュ書き込みステップ５１が行なわれるごとに、本発明の他の態様に基づいてアレイ４０全体と共に書き込みおよび消去されると、そのしきい値電圧ＶＴが、電荷リーク（データ保持）の観点、および書き込み／消去の繰り返しに誘発される劣化の観点の両方において、アレイ４０内のメモリセル１０の経年変化を‘自動的に’追跡する。
【００７１】
さらに、‘本物の’メモリセルを、基準セル４５として使用することは、温度変化または供給電圧変動に起因する読み取り誤りも、減少および好ましくは防止する。それは、センス増幅器内の基準セル４５が、アレイ４０におけるメモリセル１０と全く同様に反応するからである。
【００７２】
図７に示すように、一実施形態によると、メモリセル１０の読み取り電流は、これらのセルの経年変化に適応されている。ＳＯＮＯＳ電流基準セル７０は、アレイ４０のセクタ４１内のセルと同じ寸法を有する。読み取り電圧、ビットライン電圧Ｖｂ１および制御ゲート電圧ＶＣＧは、固定である。読み取りの間、（消去された）ＳＯＮＯＳ電流基準セル７０は、これらの電圧Ｖｂ１およびＶＣＧによってバイアスされ、電流ミラー７２を介して、対応する基準読み取り電流が、ビットラインデコーダブロック７１内のセンス増幅器に、‘０’と‘１’とを区別するレベルである“トリップ点”または区切点電流レベルとして印加される。基準デバイス７０のゲート電圧、したがって基準電流Ｉｒｅｆは、消去されたセルのＶＴ拡がりを考慮に入れるために、負のオフセット電圧Ｖｏｆｆｓｅｔによっていくらか下げられる。これがなされない場合は、十分な電流を供給しない消去されたセルは、誤って読み取られる。オフセット電圧Ｖｏｆｆｓｅｔは、負にしすぎないようにしなければならず、さもなければ、書き込みされたセルが、消去されたものとして読み取られる場合がある。オフセット電圧Ｖｏｆｆｓｅｔのための良好な値は、予期される１０年後のＶＴウィンドウの半分である。固定の制御ゲート電圧ＶＣＧが、ワードラインドライバおよびデコーダ７６に印加される。
【００７３】
書き込みおよび消去が、メモリコントローラ７３によって、読み取りと同様に制御される。メモリコントローラ７３は、ブロック書き込みを強制し、これにより、実行される毎ブロック消去の前に、アレイ４０内の全てのセルおよび電流基準デバイス７０が書き込みされる。これを得るために、基準デバイス７０のゲートが、アレイ４１内のメモリデバイスのゲートとして、例えば１ｍｓ〜１０ｍｓの短期間の間、高電圧スイッチ７５によって同一の電荷ポンプ７４と一時的に結合される。電荷ポンプは、低電圧、例えば１．２Ｖの供給電圧を、例えば１２Ｖの高電圧に変換する回路である。その後、全ての制御ゲートが、例えば約−１１Ｖで負にバイアスされ、基準デバイス７０の制御ゲートも、同一の高電圧スイッチ７５によって、例えば１０ｍｓ〜１００ｍｓの長期間の間、負にバイアスされる。これでブロック消去の用意ができ、コントローラ７３は、図７に示されるように、ＨＶスイッチ７５を“読み取り位置”に戻す。その後、アレイ４０内のセルが書き込みされた場合、コントローラ７３が、基準デバイス７０のＨＶスイッチ７５を、“読み取り位置”に止まるように制御し、したがって、基準デバイス７０は書き込みされない。基準デバイス７０の再書き込みを、その少し前または少し後の、アレイ４０のセクタ４１内のメモリデバイスの次のブロック消去における事前調整ステップと、実質的に同じ時刻、すなわち同じ時点においてのみ、行うことが可能となる。したがって、基準デバイス７０は、アレイ７１内の実際のメモリセルの読み取りの間、常に消去または低ＶＴの状況におかれる。
【００７４】
図７の回路では、セルまたはセル内に記憶されるデータの経年変化に対する読み取り電流の調整についての記述のみが行なわれる。これは、読み取り電流が、消去されたセルのＶＴの増加により、経時的に減少するという欠点を有する。これは、低い読み取り速度をもたらす。
【００７５】
これに対する解決策が、図８に示されている。この回路においては、読み取り電流でなく制御ゲート電圧ＶＣＧが、読み取り動作の間に適応される。図８において、書き込み部分は示されていない。これは、図７の書き込み部分と同等または同一である。電圧基準セル８０は、ここで、フィードバック回路を有する消去されたＳＯＮＯＳセル８１を備え、フィードバック回路は、電圧基準セル８０の制御ゲート電圧を、所与のビットライン電圧８３における事前設定された読み取り電流Ｉｐｒｅ−ｓｅｔ８２を得るために必要な電圧と同一にさせる。再び、この時点では正電圧であり、好ましくは１０年後にＶＴウィンドウの約半分と等しい、オフセット電圧Ｖｏｆｆｓｅｔ８４に、アレイ４０のセクタ４１内のメモリセルのしきい値電圧レベルＶＴにおける拡がりを考慮に入れる必要がある。
【００７６】
図７および図８の回路の有利な組み合わせも、本発明の範囲に含まれる。特定の事前設定された読み取り電流値８２について、図８において要求される制御ゲート電圧８３が高過ぎ、例えば供給電圧より高くなった場合、電流読み取り値を、メモリコントローラ７３によって減少させることができる。
【００７７】
本発明のさらなる態様によると、外部基準セル４５，７０，８０を使用することは必須ではない。アレイ４０内のセル自体も、基準セルとして使用することができる。これは、いわゆるＤＣフリー（DC-free）符号化方式を用いて行うことができる。ＤＣフリー符号化は、記憶装置において広く採用されている。“ＤＣフリー”とは、符号化シーケンスが、ＤＣスペクトルの成分を持たないことを意味する。これは、ワードラインごとの複数のハードウェア第１バイナリ値、例えば‘１’と、第２バイナリ値、例えば‘０’とが、常に同一である符号化方式である。ＤＣフリー符号化の単純な例は、ライティングすなわち書き込みの瞬間に、各セルにバイナリ値を書き込み、それと同時に、各セルについて、隣に逆バイナリ値を書き込むことである。これは、半分のセルが‘１’を含み、他の半分のセルが‘０’を含むことを意味する。これは、所与の数のビットに対して必要なセルの数を倍にするが、他のより効率的なやり方のＤＣフリー書き込みも、可能である。
【００７８】
このようなＤＣフリー符号化方式は、したがって、ページ書き込みとの組み合わせにおいてのみ使うことができる。復号によって、ワードラインの実際の内容を見出すことができる。符号化および復号は、非常に高速で行うことができ、よって、メモリの速度を制限することはない。
【００７９】
図９は、読み取りがどのように行なわれるかを概略的に示している。読み取りが、特定のページ（＝ワードライン９０）で行なわれれば、コントローラが、読み取り電流および／または制御ゲート電圧ＶＣＧのトリップ点すなわち区切点電流レベルＩｔｒｉｐを、読み取られた‘１’および‘０’の数が等しくなる時点まで、切り替える。当然ながら、これは、読み取り速度を減少させる。その後、見出された‘１’および‘０’は、実際のデータに復号しなければならないが、これは非常に高速で行なうことができる。
【００８０】
他の実施において、全てのブロック消去の前に、事前調整ステップとしてのブロック書き込みが先行することにより、消去劣化の問題が減少される。
【００８１】
好適な実施形態、特定の構造および構成、ならびに材料を、本発明に係る装置向けにここに述べてきたが、形態および詳細における様々な変更または修正を、本発明の範囲および要旨から逸脱することなく行なうことができる、と理解されるべきである。例えば、ＳＯＮＯＳデバイスについての詳細な説明が提供されたが、当業者は、誘電体電荷トラッピング層、例えば二酸化ケイ素（ＳｉＯ２）／窒化ケイ素／酸化アルミニウム（Ａｌ２Ｏ３）、またはＳｉＯ２／Ａｌ２Ｏ３／ＳｉＯ２を有する、ＳＯＮＯＳ以外の材料スタックも使用できることを、理解するであろう。
【図面の簡単な説明】
【００８２】
【図１】図１は、誘電体電荷トラッピング層を有する従来の電荷トラッピング型メモリセル、この場合ではＳＯＮＯＳセルの概略図である。図１ａ）は、書き込み条件を示し、図１ｂ）は消去条件を示し、図１ｃ）は自己限定消去メカニズムを示している。示された電圧値は、単なる例である。
【図２】図２ａ）は、２５６ビットプロトタイプＳＯＮＯＳアレイのサンプルについて測定された書き込み曲線のグラフである。図２ｂ）は、同じデバイスについて測定された消去曲線のグラフである。点線によって示されている、長い消去時間および／または高い消去電圧における自己限定効果が、認められる。
【図３】図３ａ）は、２５６ビットプロトタイプＳＯＮＯＳアレイのサンプルについて測定された耐久性曲線のグラフである。マーカの付いたラインは、アレイにおける平均しきい値電圧ＶＴを示し、他のラインは、アレイにおける最小および最大のしきい値電圧ＶＴを示す。明らかに、１０００サイクルの後は、ウィンドウの閉じが劇的である。測定コンプライアンス、すなわち測定できる最大しきい値電圧ＶＴは、５Ｖに設定された。これは、しきい値電圧が例えば８ボルトである場合に、それが５ボルトで表されることを意味する。図３ｂ）は、同一のデバイスについて測定された耐久性曲線のグラフであるが、ここでは他の消去条件を有する。これは、ずっとよい耐久性をもたらす。最適化された消去条件においては、数千万回の書き込み／消去サイクルの耐久性レベルを実証することが可能であった。  図３ａおよび図３ｂにおいて、上の曲線は、１０ｍｓにわたって＋１２Ｖで書き込みされたセルのＶＴを示す。図３ａにおいて、下の曲線は、１００ｍｓにわたって−１２Ｖで消去されたＶＴを示す。図３ｂにおいて、下の曲線は、５０ｍｓにわたって−９Ｖで消去されたセルのＶＴを示す。
【図４】図４は、本発明の実施形態に係る誘電体電荷トラッピング層を有する電荷トラッピング型メモリデバイスを備えるフラッシュメモリアレイの概略図である。
【図５】図５は、図４のアレイに情報を書き込むための処理の概略図である。
【図６】図６は、２つの小型のＳＯＮＯＳアレイ（２５６ビット）についての、補外データ保持テストを、時間ｔの関数として示すグラフである。このテストの前に、両方のアレイが、１０５回繰り返された。グラフは、アレイの最小、平均および最大しきい値電圧ＶＴを示す。しきい値分布は、経年変化の間は拡がらないこと、換言すれば、外来的な‘リークしやすい（leaky）’ビットは、観測されないことに留意されたい。縦の点線は、１０年の時間ｔに相当する。
【図７】図７は、読み取り電流が本発明の実施形態に係るメモリセルの経年変化に適応された、適応型の基準回路の概略図である。書き込みおよび消去要素も示されている。
【図８】図８は、制御ゲート電圧が本発明の実施形態に係るメモリセルの経年変化に適応された、適応型の基準回路の概略図である。
【図９】図９は、本発明の実施形態に係る自己リフレッシング型ＳＯＮＯＳアレイを作製するための、ＤＣフリー符号化の原理を示す概略図である。明確にするために、読み取り原理のみが示されている。
【図１０】図１０は、ＳＯＮＯＳメモリセルのアレイについての耐久性曲線の測定結果を示すグラフであり、ＳＯＮＯＳメモリ素子内の消去劣化の発生を示している。
【図１１】図１１は、ＳＯＮＯＳメモリセルのアレイについての耐久性曲線の測定結果を示すグラフであり、ＳＯＮＯＳメモリ素子内に書き込み劣化が発生しないことを示している。
【００８３】
異なる図において、同一の参照図は、同一または類似の要素を示している。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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