(57)【要約】デバイス検査用のキャリブレーション構造。
2007509343.tif 000002
【特許請求の範囲】
【請求項１】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第1の導電部材と、
(b) 前記プローブの第2の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第2の導電部材と、
(c) 前記プローブの接地経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第3の導電部材と、
(d) 別のプローブの第1の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第4の導電部材と、
(e) 前記別のプローブの第2の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第5の導電部材と、
(f) 前記別のプローブの接地経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第6の導電部材と、
(g)前記第3の導電部材と前記第6の導電部材が、互いに分離した個別部材であり、前記第3の導電部材と前記第6の導電部材との間の距離の少なくとも50％にわたって延在する抵抗材料と、
を備えるキャリブレーション基板。
【請求項２】
前記抵抗材料が、前記第3の導電部材と前記第6の導電部材との間の距離の少なくとも75％にわたって延在する請求項1に記載のキャリブレーション基板。
【請求項３】
前記抵抗材料が、前記第3の導電部材と前記第6の導電部材との間の距離の少なくとも90％にわたって延在する請求項1に記載のキャリブレーション基板。
【請求項４】
前記抵抗材料が、前記第3の導電部材と前記第6の導電部材との間の距離の少なくとも95％にわたって延在する請求項1に記載のキャリブレーション基板。
【請求項５】
前記抵抗材料が、前記第3の導電部材と前記第6の導電部材との間の距離の少なくとも100％にわたって延在する請求項1に記載のキャリブレーション基板。
【請求項６】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第1の導電部材と、
(b) 前記プローブの第2の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第2の導電部材と、
(c) 前記プローブの接地経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第3の導電部材と、
(d) 別のプローブの第1の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第4の導電部材と、
(e) 前記別のプローブの第2の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第5の導電部材と、
(f) 前記別のプローブの接地経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第6の導電部材と、
(g)前記第3の導電部材と前記第6の導電部材が、互いに分離した個別部材であり、前記第1、第2、及び第3の導電部材からのS11特性が、30GHzと50GHzとの間で0.05dB未満の損失であり、前記第3の導電部材と前記第6の導電部材との間を少なくとも部分的に延在する抵抗材料と、
を備えるキャリブレーション基板。
【請求項７】
前記S11特性が、20GHzと60GHzとの間で0.05dB未満の損失である請求項6に記載のキャリブレーション基板。
【請求項８】
前記S11特性が、10GHzと70GHzとの間で0.05dB未満の損失である請求項6に記載のキャリブレーション基板。
【請求項９】
前記S11特性が、10GHzと100GHzとの間で0.05dB未満の損失である請求項6に記載のキャリブレーション基板。
【請求項１０】
前記S11特性が、0.025dB未満の損失である請求項6に記載のキャリブレーション基板。
【請求項１１】
前記S11特性が、0.025dB未満の損失である請求項7に記載のキャリブレーション基板。
【請求項１２】
前記S11特性が、0.025dB未満の損失である請求項8に記載のキャリブレーション基板。
【請求項１３】
前記S11特性が、0.025dB未満の損失である請求項9に記載のキャリブレーション基板。
【請求項１４】
前記S11特性が、0.02dB未満の損失である請求項6に記載のキャリブレーション基板。
【請求項１５】
前記S11特性が、0.02dB未満の損失である請求項7に記載のキャリブレーション基板。
【請求項１６】
前記S11特性が、0.02dB未満の損失である請求項8に記載のキャリブレーション基板。
【請求項１７】
前記S11特性が、0.02dB未満の損失である請求項9に記載のキャリブレーション基板。
【請求項１８】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第1の導電部材と、
(b) 前記プローブの第2の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第2の導電部材と、
(c) 前記プローブの接地経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第3の導電部材と、
(d) 別のプローブの第1の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第4の導電部材と、
(e) 前記別のプローブの第2の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第5の導電部材と、
(f) 前記別のプローブの接地経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第6の導電部材と、
(g)前記第3の導電部材と前記第6の導電部材が、互いに分離した個別部材であり、前記第1、第2、及び第3の導電部材からのS11特性が、30GHzと50GHzとの間で5未満のQファクタであり、前記第3の導電部材と前記第6の導電部材との間を少なくとも部分的に延在する抵抗材料と、
を備えるキャリブレーション基板。
【請求項１９】
前記Qファクタが、3未満である請求項18に記載のキャリブレーション基板。
【請求項２０】
前記Qファクタが、2未満である請求項18に記載のキャリブレーション基板。
【請求項２１】
前記Qファクタが、1.2未満である請求項18に記載のキャリブレーション基板。
【請求項２２】
前記Qファクタが、20GHzと60GHzとの間で5未満である請求項18に記載のキャリブレーション基板。
【請求項２３】
前記Qファクタが、10GHzと70GHzとの間で5未満である請求項18に記載のキャリブレーション基板。
【請求項２４】
前記Qファクタが、5GHzと100GHzとの間で5未満である請求項18に記載のキャリブレーション基板。
【請求項２５】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第1の導電部材と、
(b) 前記プローブの第2の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第2の導電部材と、
(c) 前記プローブの接地経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第3の導電部材と、
(d) 別のプローブの第1の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第4の導電部材と、
(e) 前記別のプローブの第2の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第5の導電部材と、
(f) 前記別のプローブの接地経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第6の導電部材と、
(g)前記第3の導電部材と前記第6の導電部材が、互いに分離した個別部材であり、前記第3の導電部材と前記第6の導電部材との間を少なくとも部分的に延在する抵抗材料とを備え、前記抵抗材料が、30GHzと50GHzとの間での一次モード変換の虚数部と10%以内で適合するキャリブレーション基板。
【請求項２６】
前記一次モード変換が、20GHzと60GHzとの間での変換である請求項25に記載のキャリブレーション基板。
【請求項２７】
前記一次モード変換が、10GHzと70GHzとの間での変換である請求項25に記載のキャリブレーション基板。
【請求項２８】
前記一次モード変換が、5GHzと100GHzとの間での変換である請求項25に記載のキャリブレーション基板。
【請求項２９】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第1の導電部材と、前記プローブの第2の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第2の導電部材と、前記プローブの接地経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第3の導電部材とを含む導体領域を備え、
(b)前記導体領域が、10GHzと100GHzとの間で共振の影響を低減させる抵抗値を有する結合された抵抗材料を含み、前記抵抗材料が含まれなかったのであれば前記共振の影響を発生させており、前記抵抗材料が、前記抵抗材料が含まれなかったのであれば発生した前記共振の影響に対して50%未満のレベルに低減させる前記抵抗値を有する、
キャリブレーション基板。
【請求項３０】
前記レベルが、75%未満である請求項29に記載のキャリブレーション基板。
【請求項３１】
前記レベルが、90%未満である請求項29に記載のキャリブレーション基板。
【請求項３２】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第1の導電部材と、前記プローブの第2の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第2の導電部材と、前記プローブの接地経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第3の導電部材とを含む導体領域を備え、
(b)前記導体領域が、結合された抵抗材料を含み、前記抵抗材料が、10GHzと100GHzとの間で、前記抵抗材料が含まれなかったのであれば発生した一次モード変換の虚数部を25％以内にする抵抗値を有する、
キャリブレーション基板。
【請求項３３】
前記一次モード変換が、10GHzと100GHzとの間である請求項32に記載のキャリブレーション基板。
【請求項３４】
前記抵抗値が、前記虚数部を10％以内にする請求項32に記載のキャリブレーション基板。
【請求項３５】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第1の導電部材と、前記プローブの第2の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第2の導電部材と、前記プローブの接地経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第3の導電部材とを含む導体領域を備え、
(b)前記導体領域が、300ミクロンより長い長さを有する結合された抵抗材料を含む、
キャリブレーション基板。
【請求項３６】
前記長さが、500ミクロンより長い、請求項35に記載のキャリブレーション基板。
【請求項３７】
前記長さが、750ミクロンより長い、請求項35に記載のキャリブレーション基板。
【請求項３８】
前記抵抗材料が、40オームより大きい抵抗値を有する、請求項35に記載のキャリブレーション基板。
【請求項３９】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第1の導電部材と、前記プローブの第2の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第2の導電部材と、前記プローブの接地経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第3の導電部材とを含む導体領域を備え、
(b)前記導体領域が、30オームより大きい抵抗値を有する結合された抵抗材料を含む、
キャリブレーション基板。
【請求項４０】
前記抵抗値が、全抵抗値として40オームより大きい請求項39に記載のキャリブレーション基板。
【請求項４１】
前記抵抗値が、全抵抗値として50オームより大きい請求項39に記載のキャリブレーション基板。
【請求項４２】
前記抵抗値が、全抵抗値として60オームより大きい請求項39に記載のキャリブレーション基板。
【請求項４３】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第1の導電部材と、前記プローブの第2の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第2の導電部材と、前記プローブの接地経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第3の導電部材とを含む導体領域を備え、
(b)前記導体領域が、結合された抵抗材料を含み、前記第１、第2、及び第3の導電部材からのS11特性が、30GHzと50GHzとの間で0.05dB未満の損失を有する、
キャリブレーション基板。
【請求項４４】
前記S11特性が、20GHzと60GHzとの間で0.05dB未満の損失を有する、請求項43に記載のキャリブレーション基板。
【請求項４５】
前記S11特性が、10GHzと70GHzとの間で0.05dB未満の損失を有する、請求項43に記載のキャリブレーション基板。
【請求項４６】
前記S11特性が、10GHzと100GHzとの間で0.05dB未満の損失を有する、請求項43に記載のキャリブレーション基板。
【請求項４７】
前記S11特性が、0.025dB未満の損失を有する、請求項43に記載のキャリブレーション基板。
【請求項４８】
前記S11特性が、0.025dB未満の損失を有する、請求項44に記載のキャリブレーション基板。
【請求項４９】
前記S11特性が、0.025dB未満の損失を有する、請求項45に記載のキャリブレーション基板。
【請求項５０】
前記S11特性が、0.025dB未満の損失を有する、請求項46に記載のキャリブレーション基板。
【請求項５１】
前記S11特性が、0.02dB未満の損失を有する、請求項43に記載のキャリブレーション基板。
【請求項５２】
前記S11特性が、0.02dB未満の損失を有する、請求項44に記載のキャリブレーション基板。
【請求項５３】
前記S11特性が、0.02dB未満の損失を有する、請求項45に記載のキャリブレーション基板。
【請求項５４】
前記S11特性が、0.02dB未満の損失を有する、請求項46に記載のキャリブレーション基板。
【請求項５５】
プローブを校正するキャリブレーション基板であって、
(a)前記プローブの第1の信号経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第1の導電部材と、前記プローブの接地経路で電気的に相互接続されるのに好適な前記キャリブレーション基板によって支持される第2の導電部材とを含む導体領域を備え、
(b)前記導体領域が、結合された抵抗材料を含み、前記第１及び第2の導電部材からのS11特性が、30GHzと50GHzとの間で0.05dB未満の損失を有する、
キャリブレーション基板。
【請求項５６】
前記S11特性が、20GHzと60GHzとの間で0.05dB未満の損失を有する、請求項55に記載のキャリブレーション基板。
【請求項５７】
前記S11特性が、10GHzと70GHzとの間で0.05dB未満の損失を有する、請求項55に記載のキャリブレーション基板。
【請求項５８】
前記S11特性が、10GHzと100GHzとの間で0.05dB未満の損失を有する、請求項55に記載のキャリブレーション基板。
【請求項５９】
前記S11特性が、0.025dB未満の損失を有する、請求項55に記載のキャリブレーション基板。
【請求項６０】
前記S11特性が、0.025dB未満の損失を有する、請求項56に記載のキャリブレーション基板。
【請求項６１】
前記S11特性が、0.025dB未満の損失を有する、請求項57に記載のキャリブレーション基板。
【請求項６２】
前記S11特性が、0.025dB未満の損失を有する、請求項58に記載のキャリブレーション基板。
【請求項６３】
前記S11特性が、0.02dB未満の損失を有する、請求項55に記載のキャリブレーション基板。
【請求項６４】
前記S11特性が、0.02dB未満の損失を有する、請求項56に記載のキャリブレーション基板。
【請求項６５】
前記S11特性が、0.02dB未満の損失を有する、請求項57に記載のキャリブレーション基板。
【請求項６６】
前記S11特性が、0.02dB未満の損失を有する、請求項58に記載のキャリブレーション基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デバイスを検査するキャリブレーション構造に関し、特に、キャリブレーション構造の基板から生ずる不所望な電磁モードを抑制する、改良されたキャリブレーション構造に関する。
【背景技術】
【０００２】
コプレーナ導波路(coplanar waveguide)、コプレーナ・ストリップライン(coplanar stripline)、コプレーナ・スロットライン(coplanar slotline)などのコプレーナ伝送構造は、様々な電子系用途に広く用いられている。例えば、コプレーナ導波路は、米国特許第4,697,143号明細書に記載されているように、マルチ-ギガヘルツ周波数で半導体を検査するのに好適なプローブに用いられる。米国特許第4,697,143号明細書に記載のプローブは、略三角形状のアルミナ基板を有しており、アルミナ基板には、三角形のポイントに向かって先細りになるコプレーナ導波路が形成される。鉄又はフェライトを含み、且つ、高磁気損失率を有するバルク状マイクロ波吸収材料は、基板の両面に仕上げられ、不所望な伝播モードの影響を低減させる。この不所望な伝播モードのうちの1つは、プローブ基板で伝播し、プローブ・マウンティングブロックから外れて反射し、基板に戻って伝播するエネルギーを含んでおり、測定信号の不所望な歪みを生じさせる。
【０００３】
プローブは、直流から数百ギガヘルツの周波数で、トランジスタ、インダクタ、キャパシタ、抵抗などの極めて小さい素子について比較的正確なウェハ測定を可能とする。ベクトルネットワークアナライザに接続された1つ以上のそのようなプローブを用いれば、キャリブレーション基板を用いて測定システムを校正することができ、比較的正確な測定が可能となる。キャリブレーション基板は、その基板上に形成される様々な種類のプレーナキャリブレーション要素を有し、例えば、ライン-リフレクト-ライン(LRL, Line-Reflect-Line)キャリブレーション要素、ライン-リフレクト-マッチ(LRM, Line-Reflect-Match)キャリブレーション要素、オープン-ショート-ロード-スルー(OSL-T, Open-Short-Load-Thru)キャリブレーション要素などである。プローブ／キャリブレーション基板の組み合わせの理想的な応答値からの偏差は、ネットワークアナライザに記憶される。また、ソフトウェア・アルゴリズムは、通常、検出された偏差、並びにネットワークアナライザの非理想的な応答値及びプローブへのインターフェースを補償するように用いられる。
【０００４】
キャリブレーション基板は、導電チャック上に配置され、通常、真空状態で維持される。導電チャックは、信号がプローブを通じて供給されるときに、不所望なマイクロストリップモードに対する接地面として機能する。不所望なマイクロストリップモードに加えて、不所望な表面波モードも基板を通じて伝播する。石英スペーサは、キャリブレーション基板に置かれ、キャリブレーション基板で発生するその寄生モードを低減させる。しかしながら、石英スペーサがある場合でさえ、ネットワークアナライザによって測定される入射対反射の信号比率において、寄生モードは、まだ共振を生じさせる。
【０００５】
ニクロム(ニッケルクロム合金)などの特定数量の損失材料を、キャリブレーション要素の反対エッジに沿って配置することによって、キャリブレーション基板の表面波モードを低減させる試みは失敗した。しかしながら、ニクロム材料の寸法は、キャリブレーション要素に結合されている信号の波長より極めて短い。従って、その試みは、基板の低面に沿って伝播する表面波のモードに、ほとんどの影響がない。更に、その試みは、キャリブレーション要素のための接地面として機能する導電チャックによって発生するマイクロストリップモードに、ほとんどの影響がない。
【０００６】
図1を参照すると、米国特許第5,225,796号明細書に記載のコプレーナ伝送構造10の断面図を示している。コプレーナ伝送構造10は、コプレーナ伝送導波路として示される、基板の1つの表面に形成されたコプレーナ伝送路14を有する基板12を備えている。基板12は、アルミナ又はサファイアなどの誘電材料から形成される。また、図2に示すように、コプレーナ伝送路14は、コプレーナ・ストリップラインとできる。コプレーナ伝送導波路14は、2つの接地面18及び20と共に、中央ストリップ16を有し、2つの接地面18及び20は、中央ストリップ16に対して平行及び中央ストリップ16のある平面部に配置される。コプレーナ伝送路14は、準TEMモードの伝播のような、伝送路14に沿って伝播される放射性の電磁モードを規定する。基板12の反対表面12には、基板上に形成されるニクロム、タンタル窒化物などの損失性の抵抗材料(lossy resistive material) 22の層がある。
【０００７】
損失性の抵抗材料の使用は、コプレーナ伝送構造において、寄生的なエバネセント(evanescent)、即ち、伝播型の電磁モードを減衰させる傾向がある。図2Aは、サファイア基板26の1つの表面に形成される非対称コプレーナ・ストリップライン24を有するコプレーナ伝送構造の平面図を示す。ニクロム28の層は、隣接して蒸着され、ストリップライン27の接地部に接続される。図2Bの断面図は、基板26の反対表面に形成されるニクロム30の層を示すとともに、損失性の材料を加えることに対して別のアプローチを示している。
【０００８】
残念なことに、図1及び図2に示す構造は、広範囲の周波数上で、比較的歪んだ信号を生じさせる傾向がある。その歪みは、基板内部で伝播する不所望なモードから生じる。その不所望なモードの正確な原因は知られておらず、その不所望なモードを低減させることを困難にさせている。歪みレベルは、極めて正確な測定値に対して、キャリブレーション基板が単に無効なものとなるほど十分大きいものである。
【０００９】
オレゴン州ビーバートンのカスケードマイクロテック社（Cascade Microtech of Beaverton, Oregon）から利用可能なキャリブレーション基板は、1組のキャリブレーション構造を備えている。図3を参照して、そのキャリブレーション構造は、基板によって支持され、その基板にわたってスペースを空けて構成された1組の導電部材54を備えている。同様の導電部材は、アレイ構成で配列される。周波数応答を効果的に増大させるため、及び、基板のベース部に対して導電部材のマイクロストリップモードの周波数応答を滑らかにさせるため、少量の抵抗材料56が、導電部材の各々の終端部に隣接して配置される。導電部材の列間が約750ミクロンのスペースでは、より広い導電部材としては約525ミクロンの幅であり、より細い導電部材としては約100ミクロンの幅である。抵抗材料は、約150ミクロンの長さを有し、導電材料の幅と等しい幅を有する。導電部材は、約1400ミクロンの長さを有する。導電部材60の列は、オープン・キャリブレーションテスト(open calibration test)用であり、導電部材62の列は、ロード・キャリブレーションテスト(load calibration test)用であり、導電部材64の列は、ショート・キャリブレーションテスト(short calibration test)用であり、導電部材66の列は、スルー・導電性テスト(through conductive test)用であり、導電部材68の列は、ループバックスルー・導電性テスト(loop back through conductive test)用である。
【００１０】
その結果的な構造は、改良された測定精度を提供しているが、図4に示すように、ショート・キャリブレーション構造(S11測定)を測定すると、理想値(0dB)から約0.10〜0.15dBの偏差の大きさを有する、約33ギガヘルツでの共振を含んでいる。dBで表すS11の大きさは、20*log(x)として計算され、ここに、xは、1に正規化された入力信号に対するリターン信号の大きさである。この共振は、その共振系をキャリブレーションするのが困難である故に、一般的な範囲の33ギガヘルツにおける半導体の検査をより困難にさせる。共振系の場合では、Qは、その系の周波数特性における共振ピークの鋭さの度合いであり、その共振系の減衰値に対する反比例値であり、また、共振を生じるインピーダンスの抵抗成分上のリアクタンス成分と考えることができる。例えば、Q=(ヘルツで表す中心周波数)／(帯域幅(中心周波数での最大の大きさから0.707倍ダウン(3dB減少の大きさ)時))。図4を参照すると、33ギガヘルツ共振を生じるインピーダンスのQファクタは、約22である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
所望されることは、不所望な偽信号モードを低減させるキャリブレーション構造である。
【発明を実施するための最良の形態】
【００１２】
図5を参照すると、1つ以上の導電部材を含むキャリブレーション基板が示されている。プローブ、ネットワークアナライザ、及びプローブとネットワークアナライザとの間のケーブリングを何らかの精度の度合いで正確にモデル化できるように、キャリブレーション基板の構造は、何らかの精度の度合いで製造者によってモデル化される。
【００１３】
好適な寸法の導電部材には、約525ミクロン幅のより広い導電部材と、約100ミクロン幅のより細い導電部材とが含まれる。導体の長さは、好適には1400ミクロンである。導電部材160の列は、オープン・キャリブレーションテスト用であり、導電部材162の列は、ロード・キャリブレーションテスト用であり、導電部材164の列は、ショート・キャリブレーションテスト用であり、導電部材166の列は、スルー・導電性テスト用であり、導電部材168の列は、ループバックスルー・導電性テスト用である。一般に、信号経路は、各々のより大きい導体領域内の小さい導体領域に位置している。同様に、一般に、接地経路は、より大きい導体領域に位置している。幾つかのケースでは、信号及び接地部の導体部分は、共に対になっている。図6Aを参照して、例えば、デュアル経路テスト用のオープン・導電性テスト160には、1組の信号導体領域200及び202、及び接地導体領域204が含まれる。図6Bを参照して、例えば、デュアル経路テスト用のロード・導電性テスト162には、1組の信号導体領域210及び212、及び接地導体領域214が含まれる。ここで、それぞれの導体領域210及び212は、50オーム／平方の抵抗材料など抵抗材料216によって相互接続されている。図6Cを参照して、例えば、デュアル経路テスト用のショート・導電性テスト164には、1組の信号導体領域220及び222、及び、信号導体領域220及び222に電気的に接続される接地導体領域224が含まれる。図6Dを参照して、例えば、デュアル経路テスト用のスルー・導電性テスト166には、1組の信号導体領域230及び232、及び接地導体領域234が含まれる。図6Eを参照して、例えば、デュアル経路テスト用のループバック・導電性テスト168には、1組の信号導体領域240及び242、及び接地導体領域244が含まれる。
【００１４】
キャリブレーションには、如何なる好適な技法をも含み、例えば、ライン-リフレクト-マッチ(line-reflect-match)、ショート-オープン-ロード(short-open-load)、スルー-リフレクト-ライン(through-reflect-line)、ライン-リフレクト-リフレクト-マッチ(line-reflect- reflect-match)、ショート-オープン-ロード-スルー(short-open-load-through)、ショート-オープン-ロード-レシプロカル(short-open-load-reciprocal)などである。プローブ／キャリブレーション基板の組み合わせの理想的な応答値からの偏差は、ネットワークアナライザに記憶される。また、これら検出された偏差、並びにネットワークアナライザの非理想的な応答値及びプローブへのインターフェースを補償するのに、ソフトウェア・アルゴリズムを用いることができる。
【００１５】
本発明者は、図3に示す構造に対して、約33GHzで生じる共振周波数の影響を考察した。本発明者は、観測された影響に対する1つの可能性ある説明として、有効キャパシタンス“Cstructure”が、キャリブレーション・低抗体／導体／低抗体構造の隣接列間に存在するということを推定した。更に、キャリブレーション処理の際、別の有効キャパシタンス“Cprobe”が、テストされる対象に対してプローブ自体と隣接型キャリブレーション構造との間に存在している。更に、キャリブレーション処理の際、プローブチップの接地経路には、有効インダクタンスLtipがある。図7に示すように、結果として生じるキャパシタンスCstructure及びCprobeの組は、インダクタンスLtipと共に、インダクタ‐キャパシタ(LC)共振構造を生じさせる。
【００１６】
デュアル（又はそれ以上）の信号経路用プローブのキャリブレーションのために基板が用いられると、このLC共振構造は、追加のプローブチップのインダクタンスと、そのプローブチップ間の追加の相互インダクタンスとが含まれることにより、変化する。例えば、プローブは、接地部／信号部／接地部／信号部／接地部構造を有することができ、ここで、キャリブレーションの際に、その信号経路の組を種々の導電部材に配置させることができる。同様に、1組のプローブ間でのシングルポート・キャリブレーションのために基板を用いることができ、或いは、シングルプローブのために、又は1つから複数のポートのために基板を用いることもできる。更に、多くの場合、入力用、出力用又はその双方に、信号ラインを用いてもよい。
【００１７】
基板の種々の導体部分の間にキャパシタンスが存在するという認識は、不所望な歪みの1つの可能性ある原因についての見識を生じさせる。歪みを変更させるために、1つの技法として、導電部材の互いの距離を更に遠方へと配置させることができる。この技法は、導電部材の間のキャパシタンスの低減を生じさせる。導電部材の間のキャパシタンスが低減されると、実効的なLC回路の共振周波数は増大する。共振周波数の十分な増大により、共振は、200ギガヘルツを超えるような、測定の際の対象とならない周波数で生じさせることができる。残念なことに、導電部材間のスペースを増大させることは、基板のより少ないキャリブレーション構造を生じさせ、そのキャリブレーション構造は繰り返し使用の後に傷が生じることになる。
【００１８】
別の共振は、対象となる周波数における半波長に近接する接地導体の長さ及び幅から生じる。この場合、更にCprobe及びCstructureが、そのような共振部と結合され、更に所望の信号を歪ませる。
【００１９】
特定の共振を低減させながら、より好適なキャリブレーション基板をもたらせるために、本発明者は、図8に示すように、実質的にLCR回路を生じさせるように、抵抗素子170をLC回路に含めるべきであるという認識に至った。追加の抵抗素子Rstructureは、その基板構造の共振態様を十分小さいレベルまで弱めさせるのに十分なものである。好適な構造では、抵抗素子は、2つの隣接する導体素子と相互接続する。変更された構造から生じる測定値は、ショート構造(S11測定)の測定において、0.02dB未満の理想値からの偏差を示している。 対照的に、抵抗材料を備えていた従来の既存の構造は、共振の源が如何なるものであっても、共振を低減するのに十分に広い低抗体領域を有していなかった。本発明者は、既存構造の狭い低抗体では、低抗材料に電流がほとんど流れないので、接地面に対して低抗材料との間に不十分なキャパシタンスを生じさせ、これにより比較的高いQを生じさせると推測している。従って、本発明者は、追加の抵抗材料、即ち、追加の抵抗により、抵抗材料に十分に電流が流れるような、十分なキャパシタンスが抵抗材料と接地面との間に存在し、これにより接地導体により生成された共振構造のQを低減させると推測している。
【００２０】
変更された構造は、5GHzと100GHzとの間で0.05dB未満の損失となり、従来では得られなかった特性値を有し、より好適には10GHzと70GHzとの間、より好適には20GHzと60GHzとの間、更により好適には30GHzと50GHzとの間、或いはそれ以上の好適な周波数帯について、これら周波数範囲において0.025dB未満の損失となる（S11測定）。この測定値は、構造のS11測定値と比較的信頼あるショート又はオープン時でのS11測定値との間のベクトル差として特徴付けられる。更に、変更された構造は、共振のQを、5未満の値に、より好適には3未満の値に、より好適には2未満の値に、より好適には1未満の値などに、実質的に低減させることが可能となる。好適には、抵抗材料は、導電材料の双方に接続され、導電材料の間の全体の距離を延在させることであり、所望であれば、低抵抗材料を同様に用いることができる。例えば、抵抗材料は、導電部材間の距離の少なくとも50%、より好適には導電部材間の距離の少なくとも75%、より好適には導電部材間の距離の少なくとも90%、及び、より好適には導電部材間の距離の少なくとも95%を延在させることができる。更に、抵抗材料を、導電材料の列間に備えることができ、導電材料の間の全体の距離を延在させることができる。また、所望であれば、低抵抗材料を、導電材料の列間に備えることができ、より好適に導電材料の間に備えることができる。例えば、抵抗材料は、導電部材間の距離の少なくとも50%、より好適には導電部材間の距離の少なくとも75%、より好適には導電部材間の距離の少なくとも90%、及び、より好適には導電部材間の距離の少なくとも95%を延在させることができる。
【００２１】
実例として、図10に示すように、追加の抵抗材料無しでテストを実行した。このテストでは、インピーダンスが22GHz及び52GHz周辺でのプローブとシステムのインピーダンスが整合しているときに、導電部材の共振の現象が生じるように見える。更に、33GHzでは、導電部材のショートを調べている際に、共振が観測される。図11に示すように、約60オームの抵抗値を有する隣接する低抗体で、約33GHzでの60〜j60のインピーダンスのリアクタンス成分は、ほぼ整合させられている。本発明者は、この影響の別の可能性ある原因に対して、図5に示すように、追加の抵抗材料が、共振を低減、又はそれ以外に、除去させるためには、その周波数でのモード変換の虚数部(10%以内)に事実上ほぼ適合させることであると推測した。
【００２２】
前述の観測に基づいて、本発明者は、キャリブレーション処理の際、CPWモード(コプレーナ導波路)などのシングルモードにおいて、プローブが主として信号を保持すると考えていた。CPWモードで伝播する信号は、キャリブレーション基板に保持されている。信号の大部分が、CPWモードでキャリブレーション基板によって保持される。しかしながら、CPWモードでの信号の一部は、キャリブレーション構造によって、導電部材と基板の底部との間のマイクロストリップモードなどの他のモードに変換される。特定の構成の特定の周波数では、このCPWからマイクロストリップへのモード変換は、前述で議論したように約33GHzなどである。従って、低抗材料の有益な効果についての1つの説明は、特性インピーダンスとほぼ等しい抵抗値で、マイクロストリップモードを終端させていることである。低抗体領域は、他の導体に接続されないのであれば、接地導体が不所望なモードの特性インピーダンスとほぼ等しいインピーダンス(+/−25%以内、より好適には+/−10%以内)と分かるほどに、接地面に対して十分なキャパシタンスを生成するのに十分に広いはずである。好適には、この抵抗材料は、マイクロストリップモードの特性インピーダンスの+/−25%以内、好適には+/−10%以内である抵抗値を有する。また、好適には、抵抗材料の長さは、不所望なモードの特性インピーダンスとほぼ等しいインピーダンス(好適には+/−10%以内、又は好適には+/−25%以内)を生じさせるのに十分なものである。また、好適には、抵抗材料の領域は、不所望なモードの特性インピーダンスとほぼ等しいインピーダンス(好適には+/−10%以内、又は好適には+/−25%以内)を生じさせるのに十分なものである。好適には、導体領域(接地導体及び／又は信号導体)、及び／又は抵抗材料は、不所望なモードの特性インピーダンスとほぼ等しいインピーダンス(好適には+/−10%以内、又は好適には+/−25%以内)を有するように、基板の厚さ及び／又は基板の誘電率は十分なものである。
【００２３】
多くの場合、接地面に対するマイクロストリップモードの特性インピーダンスは、基板の厚さに対するマイクロストリップ (低抗体、及び／又は、導体の領域(導体及び／又は信号導体) の幅の比率に関係している。従って、抵抗材料を、好適に接地導体の長さとほぼ同一の長さ(+/−10%以内、+/−25%以内、+/−50%以内、+/−75%以内)を有する同様のインピーダンスの極めて損失性のマイクロストリップラインと考えることができる。抵抗素子を、一連の固まり的素子と考えることができるのであれば、より長い抵抗構造は、接地面に対してより多くのキャパシタンスを有し、これにより、終端低抗をもたらす。
【００２４】
他の実施例では、抵抗材料を、300ミクロン以上、より好適には500ミクロン以上、及び、より好適には750ミクロン以上の長さとできる。同様に、抵抗材料を、導体領域と同一の幅、又はその同一の幅の75%以内とできる。また、40オームより大きい、より好適には45オームより大きい、より好適には50オームより大きい、及び、より好適には55オームより大きい全抵抗(1面あたり)を有するとして、抵抗材料を特徴付けることができる。更に、S11特性、Q値特性、抵抗材料特性、及びリアクタンス特性は、他の導電部材又は他の抵抗材料と関係のなく、導電部材及び抵抗材料の単一の組み合わせとして関連付けることができる。
【００２５】
説明した関連付けは、用いられる抵抗材料の種類に関するものではないと考えることができる。また、説明した関連付けは、好適には約50のオーム／平方(+/−5パーセント以内、+/−10パーセント以内、+/−25パーセント以内)の抵抗材料の時である。しかしながら、抵抗材料の抵抗値が50オーム／平方以外であれば、導体領域（接地導体及び／又は信号導体）及び／又は抵抗材料の幅、基板の厚さ、基板の誘電率、導体領域（接地導体及び／又は信号導体）及び／又は抵抗材料の長さは、同一の比率及び／又は同一の特性インピーダンス整合を維持するように変更することができる。
【００２６】
所望であれば、基板には、基板とチャックとの間にマイクロ波吸収材料を含めることができる。更に、所望であれば、マイクロ波吸収材料を、基板の側端部及び／又は上面部に配置することができる。また、チャックを、例えば導電性、非導電性、損失性、上側の誘電体層の支持部、マイクロ波吸収材料の支持部とできる。更に、抵抗材料の特性値を、キャリブレーション基板の導体領域で、単なる接地領域及び信号領域のような、単一通信路として同様に含めることができる。
【００２７】
抵抗材料は、テストにおけるデバイスの特性インピーダンスに依存して、種々の応用例の要求に応じて適合させるように、種々のシート型抵抗とすることができる。更に、様々な形状の損失材料のパターンニングは、特定の応用例の要求に応じて選択することができる。
【００２８】
オレゴン州ビーバートンのカスケードマイクロテック社（Cascade Microtech, Inc. of Beaverton, Oregon）から利用可能なメンブレンタイプ(membrane type)のプローブに好適な別のキャリブレーション構造を図12に示す。その構造は、ギャップ又は誘電材により分離された1組の接地導体間の信号導体と共に、伸長型接地導体のような、導体領域を有している。好適には、導体領域は、ギャップ又は誘電体によって分離した個別部材である。種々の導体領域の間は、誘電体又は抵抗材料とできる。中央領域は、広大な導体領域と、広大な導体領域から電気的に絶縁されたプローブ接触部用の個々のパッドとを有している。
【００２９】
前述の仕様で用いられた用語と表現は、その仕様についての説明の用語として用いられたものであり、制限するものではなく、そのような用語及び表現において示され、及び説明された特徴又は特徴部分の等価のものを除外する意図はなく、本発明の範囲は、特許請求の範囲によってのみ規定され、制限される。
【図面の簡単な説明】
【００３０】
【図１】コプレーナ伝送構造の断面図である。
【図２Ａ】抵抗層を組み込むコプレーナ・ストリップラインの場合の平面図である。
【図２Ｂ】抵抗層を組み込むコプレーナ・ストリップラインの場合の断面図である。
【図３】既存のキャリブレーション基板を示す図である。
【図４】マイクロストリップモードの終端抵抗無しでのショート時のS11応答を示す図である。
【図５】変更されたキャリブレーション基板を示す図である。
【図６Ａ】キャリブレーション領域を示す図である。
【図６Ｂ】キャリブレーション領域を示す図である。
【図６Ｃ】キャリブレーション領域を示す図である。
【図６Ｄ】キャリブレーション領域を示す図である。
【図６Ｅ】キャリブレーション領域を示す図である。
【図７】LC回路を示す図である。
【図８】LCR回路を示す図である。
【図９】マイクロストリップモードの終端抵抗でのショート時のS11応答を示す図である。
【図１０】抵抗材料無しでのプローブインピーダンスのインピーダンス整合についてのスミスチャートを示す図である。
【図１１】特定の抵抗材料でのプローブインピーダンスのインピーダンス整合についてのスミスチャートを示す図である。
【図１２】別のキャリブレーション構造を示す図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７】
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【図８】
2007509343.tif 000015
【図９】
2007509343.tif 000016
【図１０】
2007509343.tif 000017
【図１１】
2007509343.tif 000018
【図１２】
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【国際調査報告】
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2007509343.tif 000021