(57)【要約】【課題】単一の外部バスを介してホスト・システムとの通信が可能な、ＮＡＮＤフラッシュメモリ及びＳＤＲＡＭの両方を含むメモリ・デバイスを得る。【解決手段】メモリ・デバイスは二つのダイを含む。一方のダイ上には第一のメモリが加工され、他方のダイ上には、第一のメモリのコントローラが加工されている。この他方のダイ上には、また、第一のメモリが用いる信号とは異なる複数の信号を用いてホスト・システムとの通信を行う、第二のメモリ等のもう一つの構成要素が加工される。デバイスは、第二の構成要素の信号だけを用いてホスト・システムとの通信を行うための単一のインタフェースを含む。最も好ましい実施例では、第一のメモリがＮＡＮＤフラッシュメモリであり、第二のメモリがＳＤＲＡＭである。【選択図】図３
2007500916.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第一のメモリを加工した第一のダイ、そして
（ｂ）
（i）前記第一のメモリに対するコントローラと、
(ii)少なくとも一つの追加構成要素とを加工した第二のダイからなるメモリ・デバイス。
【請求項２】
前記第一の、そして第二のダイが、共通のパッケージ内にパッケージされる、請求項１に記載のメモリ・デバイス。
【請求項３】
さらに、
（ｃ）前記第一の、そして第二のダイを、ホスト・システムに操作上接続するための複数のピンからなる、請求項２に記載のメモリ・デバイス。
【請求項４】
前記第一のメモリが不揮発性メモリである、請求項１に記載のメモリ・デバイス。
【請求項５】
前記不揮発性メモリがフラッシュメモリである、請求項４に記載のメモリ・デバイス。
【請求項６】
前記フラッシュメモリがＮＡＮＤフラッシュメモリである、請求項５に記載のメモリ・デバイス。
【請求項７】
前記少なくとも一つの追加構成要素が第二のメモリを含む、請求項１に記載のメモリ・デバイス。
【請求項８】
前記第二のメモリが揮発性メモリである、請求項７に記載のメモリ・デバイス。
【請求項９】
前記揮発性メモリがＳＤＲＡＭである、請求項８に記載のメモリ・デバイス。
【請求項１０】
前記コントローラが、前記ＳＤＲＡＭに適当な、ホスト・システムへのインタフェースを含む、請求項９に記載のメモリ・デバイス。
【請求項１１】
さらに、
（ｃ）前記ＳＤＲＡＭに適当な、ホスト・システムへの単一のインタフェースからなる請求項９に記載のメモリ・デバイス。
【請求項１２】
前記第一のメモリ及び前記少なくとも一つの追加構成要素が、各々異なる複数の信号を用いて、ホスト・システムとの通信を行う、請求項１に記載のメモリ・デバイス。
【請求項１３】
前記コントローラが、前記少なくとも一つの追加構成要素の前記信号を用いるだけで前記ホスト・システムとの通信を行うためのインタフェースを含む、請求項１２に記載のメモリ・デバイス。
【請求項１４】
さらに、
（ｃ）前記少なくとも一つの追加構成要素の前記信号を用いるだけで、前記ホスト・システムとの通信を行うための単一のインタフェースからなる、請求項１２に記載のメモリ・デバイス。
【請求項１５】
前記コントローラがＸＩＰブート・ブロックを含む、請求項１に記載のメモリ・デバイス。
【請求項１６】
前記コントローラが、また、前記少なくとも一つの追加構成要素を管理するようにも作動する、請求項１に記載のメモリ・デバイス。
【請求項１７】
前記少なくとも一つの追加構成要素の前記一つが第二のメモリであり、前記コントローラが前記第二のメモリに対してページングを提供する、請求項１に記載のメモリ・デバイス。
【請求項１８】
前記少なくとも一つの追加構成要素の前記一つが第二のメモリであり、前記コントローラが前記第二のメモリに対してハードウェア圧縮解除を提供する、請求項１に記載のメモリ・デバイス。
【請求項１９】
（ａ）請求項１に記載のメモリ・デバイス、
（ｂ）ＣＰＵ、そして
（ｃ）前記ＣＰＵと前記メモリ・デバイスとの間の通信のための単一のバスからなるシステム。
【請求項２０】
前記通信が、前記少なくとも一つの追加構成要素の少なくとも一つのみに適当な信号を介して行われる、請求項１９に記載のシステム。
【請求項２１】
（ａ）第一のメモリと、第二のメモリに対するコントローラとを加工した第一のダイからなるメモリ・デバイス。
【請求項２２】
前記第二のメモリが不揮発性メモリである、請求項２１に記載のメモリ・デバイス。
【請求項２３】
前記不揮発性メモリがフラッシュメモリである、請求項２２に記載のメモリ・デバイス。
【請求項２４】
前記フラッシュメモリがＮＡＮＤフラッシュメモリである、請求項２３に記載のメモリ・デバイス。
【請求項２５】
前記第一のメモリが揮発性メモリである、請求項２１に記載のメモリ・デバイス。
【請求項２６】
前記揮発性メモリがＳＤＲＡＭである、請求項２５に記載のメモリ・デバイス。
【請求項２７】
前記コントローラが、前記ＳＤＲＡＭに適当な、ホスト・システムへのインタフェースを含む、請求項２６に記載のメモリ・デバイス。
【請求項２８】
さらに、
（ｂ）前記ＳＤＲＡＭに適当な、ホスト・システムへの単一のインタフェースからなる、請求項２６に記載のメモリ・デバイス。
【請求項２９】
さらに、
（ｂ）前記第二のメモリを加工した第二のダイからなる、請求項２１に記載のメモリ・デバイス。
【請求項３０】
前記第一の、そして第二のダイが、共通のパッケージ内にパッケージされる、請求項２９に記載のメモリ・デバイス。
【請求項３１】
さらに、
（ｃ）前記第一の、そして第二のダイを、ホスト・システムに操作上接続するための複数のピンからなる、請求項３０に記載のメモリ・デバイス。
【請求項３２】
前記第一の、そして第二のメモリが、各々異なる複数の信号を用いて、ホスト・システムとの通信を行う、請求項２９に記載のメモリ・デバイス。
【請求項３３】
前記コントローラが、前記第一のメモリの前記信号を用いるだけで、前記ホスト・システムとの通信を行うためのインタフェースを含む、請求項３２に記載のメモリ・デバイス。
【請求項３４】
さらに、
（ｃ）前記第一のメモリの前記信号を用いるだけで、前記ホスト・システムとの通信を行うための単一のインタフェースからなる、請求項３３に記載のメモリ・デバイス。
【請求項３５】
前記コントローラがＸＩＰブート・ブロックを含む、請求項２１に記載のメモリ・デバイス。
【請求項３６】
前記コントローラが、また、前記第一のメモリを管理するようにも作動する、請求項２１に記載のメモリ・デバイス。
【請求項３７】
前記コントローラが前記第一のメモリに対してページングを提供する、請求項２１に記載のメモリ・デバイス。
【請求項３８】
前記コントローラが前記第一のメモリに対して圧縮解除を提供する、請求項２１に記載のメモリ・デバイス。
【請求項３９】
（ａ）請求項２１に記載のメモリ・デバイス、
（ｂ）ＣＰＵ、そして
（ｃ）前記ＣＰＵと前記メモリ・デバイスとの間の通信のための単一のバスからなるシステム。
【請求項４０】
前記通信が、前記第一のメモリにのみ適当な信号を介して行われる、請求項３９に記載のシステム。
【請求項４１】
さらに、
（ｄ）前記第二のメモリからなる、請求項３９に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ・デバイスに関し、特に、一つのダイ上にＮＡＮＤフラッシュメモリを持ち、もう一つのダイ上にＮＡＮＤフラッシュメモリに対するコントローラと共にＳＤＲＡＭ（シンクロナス・ダイナミック・ランダムアクセスメモリ）を持つ、ＭＣＰ（マルチチップ・パッケージ）メモリ・デバイスに関する。
【背景技術】
【０００２】
図１は、一般的な、従来の技術による組み込み型デバイス１０の、部分的な高レベルのブロック図である。デバイス１０は、一つの中央処理ユニット（ＣＰＵ）１２と、三つのメモリ・デバイス１４、１６及び１８とを含む。メモリ・デバイス１４は、デバイス１０のオペレーティングシステム及びプリインストールのアプリケーションを記憶するために、ＮＯＲフラッシュメモリ等の不揮発性メモリを含む。メモリ・デバイス１６は、ユーザーのデータ、そしてダウンロードしたアプリケーションを記憶するために、ＮＡＮＤコントローラ１７を介してアクセスが可能なＮＡＮＤフラッシュメモリ等の、不揮発性メモリを含む。メモリ・デバイス１８は、ランタイム実行のための、ＳＤＲＡＭ等の揮発性メモリである。ＣＰＵ１２は、バス２０を介してメモリ・デバイス１４及び１６との、そしてバス２２を介してメモリ・デバイス１８との通信を行う。
【０００３】
ＮＯＲフラッシュメモリ、ＮＡＮＤフラッシュメモリ、そしてＳＤＲＡＭの通信プロトコルは異なる。これが、デバイス１０が、ＮＡＮＤコントローラ１７、そして二つの異なるバス２０及び２２を必要とする理由である。もし下記の従来の技術がなかったなら、メモリ・デバイス１６内にＮＡＮＤフラッシュメモリを用いるデバイス１０の実施例は、三つのバスを必要としたであろう。
【０００４】
ＮＯＲフラッシュメモリあるいはスタティックなランダムアクセスのメモリ（ＳＲＡＭ）等の同期／非同期の外部メモリと、バス２０上で通信するための典型的な信号は、次のものを含む。
【０００５】
Ａ［０：ｘ］−アドレス。
Ｄ［０：ｘ］−データ。
ＣＥ＃−チップ選択。
ＯＥ＃−出力エネイブル。
ＷＥ＃−書き込みエネイブル。
ＢＵＳＹ＃−メモリ・デバイスの状態を示す。
リセット＃−リセット信号。
ＣＬＫ−システム・クロック。
バス２２上のＳＤＲＡＭ１８と通信するための典型的な信号は、次のものを含む。
ＣＬＫ−システム・クロック。
ＣＳ−チップ選択。
ＣＫＥ−クロック・エネイブル。
ＢＡ［０：ｘ］−バンク・アドレス。
ＤＭＱ［０：ｘ］−データ入力／出力。
Ａ［０：ｘ］−ロウアドレス、コラムアドレス。
ＤＱ［０：ｘ］−データ入力／出力。
ＲＡＳ−ロウアドレス・ストローブ。
ＣＡＳ−コラムアドレス・ストローブ。
ＷＥ−書き込みエネイブル。
【０００６】
ＮＡＮＤフラッシュメモリは、アドレス及びデータ、そしてバス２０及び２２に対して定義した信号内に含まれない制御信号のための、マルチプレックスインタフェースを本質的に必要とする。もしＮＡＮＤフラッシュメモリデバイスがそれ自身のバスを持ったとしたなら、関連信号は、次のものを含むであろう。
【０００７】
Ｉ／Ｏ［０：ｘ］−Ｉ／Ｏピンは、コマンド、アドレス及びデータを入力するために、そして読み取り処理中にデータを出力するために用いる。
ＣＬＥ−コマンド・レジスタに送信するコマンドのための作動パスを制御する。
ＡＬＥ−内部アドレス・レジスタへのアドレスのための作動パスを制御する。
ＣＳ−チップ選択（あるいは、ＣＥ−チップ・エネイブルに同等）。
ＲＥ−シリアル・データ出力制御。アクティブな場合、Ｉ／Ｏバス上へデータを送る。
ＷＥ−Ｉ／Ｏポートへの書き込みを制御する。
Ｒ／Ｂ−デバイスの状態を示す。
【０００８】
ＮＯＲフラッシュデバイスでは、読み取りはランダムアクセスで、ＲＡＭに似て速い（数十ナノ秒）。書き込みもランダムアクセスではあるが、遅い（数マイクロ秒）。消去は、「ブロック」と呼ぶ大きなチャンクとして行わなくてはならないため、非常に遅い（数百ミリ秒）。
【０００９】
ＮＡＮＤフラッシュデバイスでは、読み取りは、ランダムアクセスと言うよりはむしろシリアルであり、幾分遅い（典型的に１０から１５マイクロ秒）。書き込みは、「ページ」と呼ぶ中サイズのチャンクとして行わなくてはならないため、遅い（数百マイクロ秒）。ＮＯＲフラッシュデバイスの場合のように、消去は、ブロックとして行わなくてはならないが、ＮＯＲフラッシュデバイスよりもかなり速い（数ミリ秒）。
【００１０】
最近、ＮＡＮＤフラッシュメモリは、デバイス１０等の組み込み型デバイスにおけるデータ記憶に魅力的なオプションとなった。これは、ＮＯＲフラッシュに比べ、ＮＡＮＤフラッシュが、サイズが小さく、低コストで、書き込みスピードが速いためである。組み込み型デバイスにおける、ＮＯＲフラッシュからＮＡＮＤフラッシュへの移行を阻止する原因の一つが、ＮＡＮＤフラッシュの非標準インタフェースである。ＮＡＮＤフラッシュのこの、そして他の限界を克服するために、イスラエル、クファル・サバ（Kfar Saba）のＭシステムズ・フラッシュディスク・パイオニア社は、ＮＡＮＤフラッシュメモリデバイスが、ＮＯＲフラッシュメモリデバイスと同じメモリインタフェースを用いることを可能にする技術を導入した。この技術は、ＮＡＮＤフラッシュコントローラ１７として図１に実装されている。この技術は、ディスクオンチップ（登録商標）・ミレニアム・プラス・データシートに説明されており、Ｍシステムズ・フラッシュディスク・パイオニア社から入手可能である。そのシートの内容は、参照により、全文を本文に記載したものとみなす。
【００１１】
図２は、従来の技術によるＮＡＮＤフラッシュメモリデバイス３０、特にＭシステムズのディスクオンチップ（登録商標）・ミレニアム・プラスの簡略なブロック図である。デバイス３０は、共通なダイ３６上に製造したＮＡＮＤフラッシュメモリ３４と、ＮＡＮＤフラッシュメモリ３４のコントローラ３２とを含む。コントローラ３２の機能ブロックは、次のものを含む。
【００１２】
デバイス１０等のホスト・システムの残り部分にインタフェースするためのシステム・インタフェース３８。
デバイス３０が８ビット対１６ビット・モード、カスケード構成及びハードウェア書き込み保護で作動するように構成するための、構成インタフェース５８。
進歩したデータ／コード・セキュリティ及び保護のための、書き込み／読み取り保護と一回限りのプログラミング（ＯＴＰ）を含む、保護及びセキュリティ可能化ブロック５２。
ホスト・システム初期化機能のために、ダウンロード・エンジン４２で拡張したインプレース実行（ＸＩＰ）機能を持つプログラマブル・ブート・ブロック４０。
オン・ザ・フライ・エラー処理のための、エラー検出及びエラー訂正コード・ブロック５４。
ホスト・システムからＮＡＮＤフラッシュメモリ３４へデータを流すデータ・パイプライン４４。
ソフトウェアドライバとＮＡＮＤフラッシュメモリ３４との間で、アドレス、データ及び制御情報を転送することを担うレジスタを含む、コントロール及びステータス・ブロック５０。
フラッシュインタフェース５６。
ホスト・システム・バス・アドレス、データ及び制御信号を、有効なＮＡＮＤフラッシュ信号へ翻訳するためのバス制御ブロック４８。
システム・インタフェース３８から受信したアドレス範囲に応じて、コントローラ３２内の関連ユニットを起動させるための、アドレス・デコーダ４６。
【００１３】
これらの機能ブロックの細部については、ディスクオンチップ（登録商標）・ミレニアム・プラス・データシートを参照のこと。図２に示すデバイス３０の左側には、デバイス３０がホスト・システムと取り交わすいくつかの信号が示されている。
【００１４】
読み取りがランダムアクセスであるＮＯＲフラッシュとは異なり、ＮＡＮＤフラッシュは、ホスト・システムを起動させる等に必要な「インプレース実行」をサポートしない。コントローラ３２内にブート・ブロック４０を包含することで、デバイス３０は、ＮＯＲフラッシュメモリデバイス等のデバイスにおいてのみ利用可能であったブート機能を備える。したがって、デバイス３０あるいは類似のデバイスは、デバイス１０内で、メモリ・デバイス１４及びメモリ・デバイス１６の両方の機能を提供することができる。このようなデバイス３０は、ＳＤＲＡＭ１８を持つ共通のＭＣＰパッケージ内に、好都合にパッケージすることが可能である。しかしながら、二つのバス２０及び２２を用いる必要があるため、そのようなＭＣＰは、相応に多数のピンを持たなくてはならない。
【００１５】
したがって、単一の外部バスを介してホスト・システムとの通信が可能な、ＮＡＮＤフラッシュメモリ及びＳＤＲＡＭの両方を含むメモリ・デバイスの必要性が広く認識されるため、そのようなものを得ることは大いに有利である。
【発明の開示】
【課題を解決するための手段】
【００１６】
本発明によれば、次のものを含むメモリ・デバイスが提供される。（ａ）第一のメモリを加工した第一のダイ。そして（ｂ）（i）第一のメモリに対するコントローラと、（ii）少なくとも一つの追加構成要素とを加工した第二のダイ。
【００１７】
本発明の第一のメモリ・デバイスは、最も基本的な形態として、二つのダイを含む。第一のメモリが第一のダイ上に加工され、第一のメモリに対するコントローラと、少なくとも一つの追加構成要素とが第二のダイ上に加工される。
【００１８】
両方のダイが共通のパッケージ内に一緒にパッケージされることが好ましい。第一のデバイスは、第一のデバイスをホスト・システムに操作上接続するための複数のピンを含むことが最も好ましい。これから理解できるように、用語「ピン」は、本発明の第一のデバイスとホスト・システムとの間に電気的接続を確立するための、如何なる種類のリードをも示すものである。例えば、ボール
・グリッド・ アレイのボールは、本文で用いる用語「ピン」の例である。
【００１９】
第一のメモリは不揮発性メモリであることが好ましい。第一のメモリはフラッシュメモリであることがより好ましい。第一のメモリはＮＡＮＤフラッシュメモリであることが最も好ましい。
【００２０】
追加構成要素の一つが第二のメモリであることが好ましい。第二のメモリはＳＤＲＡＭ等の揮発性メモリであることが最も好ましい。第二のメモリがＳＤＲＡＭである場合、本発明の第一のデバイスは、（例えばコントローラの一部として）ＳＤＲＡＭに適当な、ホスト・システムへの単一のインタフェースを含むことが好ましい。
【００２１】
第一のメモリ及び追加構成要素は、各々異なる複数の信号を用いて、ホスト・システムとの通信を行うことが好ましい。本発明の第一のデバイスは、第一のメモリの信号ではなく、追加構成要素の信号を用いるだけで、ホスト・システムとの通信を行うための、ホスト・システムへの単一のインタフェースを（例えばコントローラの一部として）含むことが最も好ましい。
【００２２】
コントローラはＸＩＰブート・ブロックを含むことが好ましい。
【００２３】
コントローラは追加構成要素の一つを管理するようにも作動することが好ましい。コントローラが管理する追加構成要素が、第二のメモリであることが最も好ましい。コントローラは、第二のメモリに対してページングそして／あるいはハードウェア圧縮解除を提供する。
【００２４】
本発明の範囲は、また、本発明の第一のメモリ・デバイス、ＣＰＵ、そしてＣＰＵと本発明の第一のメモリ・デバイスとの間の通信のための単一のバスを持つシステムをも含む。バスを介する通信は、第一のメモリにではなく、追加構成要素にのみ適当な信号によることが好ましい。
【００２５】
また、本発明によれば、次のものを含むメモリ・デバイスが提供される。（ａ）第一のメモリと、第二のメモリに対するコントローラとを加工した第一のダイ。
【００２６】
最も基本的な形態において、本発明の第二のメモリ・デバイスは、第一のメモリと、第二のメモリに対するコントローラとを加工した第一のダイを含む。
【００２７】
第二のメモリは不揮発性メモリであることが好ましい。第二のメモリはフラッシュメモリであることがより好ましい。第二のメモリはＮＡＮＤフラッシュメモリであることが最も好ましい。
【００２８】
第一のメモリはＳＤＲＡＭ等の揮発性メモリであることが好ましい。第一のメモリがＳＤＲＡＭである場合、本発明の第二のデバイスは、ＳＤＲＡＭに適当な、ホスト・システムへの単一のインタフェースを（例えばコントローラの一部として）含むことが好ましい。
【００２９】
本発明の第二のデバイスは、また、第二のメモリを加工した第二のダイを含むことが好ましい。両方のダイを共通のパッケージ内に一緒にパッケージすることがより好ましい。第二のデバイスは、第二のデバイスをホスト・システムに操作上接続するための複数のピンを含むことが最も好ましい。
【００３０】
二つのメモリは、各々異なる複数の信号を用いて、ホスト・システムとの通信を行うことが好ましい。本発明の第二のデバイスは、第二のメモリの信号ではなく、第一のメモリの信号を用いるだけでホスト・システムとの通信を行うために、ホスト・システムへの単一のインタフェースを（例えばコントローラの一部として）含むことが最も好ましい。
【００３１】
コントローラはＸＩＰブート・ブロックを含むことが好ましい。
【００３２】
コントローラは、また、例えば第一のメモリに対してページングそして／あるいはハードウェア圧縮解除を提供することによって、第一のメモリを管理するようにも作動することが好ましい。
【００３３】
本発明の範囲は、また、本発明の基本的な第二のメモリ・デバイス、ＣＰＵそしてＣＰＵと本発明の第二のメモリ・デバイスとの間の通信のための単一のバスからなるシステムを含む。通常、このシステムはまた第二のメモリを含む。バスを介する通信は、第二のメモリにではなく、第一のメモリにのみ適当な信号によることが好ましい。
【００３４】
定義
本文で用いる用語「ＳＤＲＡＭ」の範囲は、すべてのタイプのシンクロナス・ダイナミックＲＡＭをも含み、限定せずにＤＤＲ ＳＤＲＡＭ、ＱＤＲ
ＳＤＲＡＭ、そしてそれらの派生物を含む。
【発明を実施するための最良の形態】
【００３５】
本発明は、２種類のメモリを含むが、一つのメモリのみのプロトコル及び信号を用いて、ホスト・デバイスあるいはシステムとの通信を行うメモリ・デバイスに関する。本発明は、これによってホスト・デバイスあるいはシステムが、それらの二つのメモリとの通信のために、一つのバスのみを持つことができるようにする。
【００３６】
本発明によるメモリ・デバイスの原理及び作動は、図面、そしてその説明から良く理解することができる。
【００３７】
さて、図面を参照する。図３は、本発明によるメモリ・デバイス７０の、高レベルのブロック図である。デバイス７０は、二つのダイ７２及び７４を含む。ダイ７４上には、ＮＡＮＤフラッシュメモリ７６が加工されている。ダイ７２上には、ＮＡＮＤフラッシュメモリ７６及びＳＤＲＡＭ８０に対するコントローラ７８が加工されている。コントローラ７８は、従来の技術によるコントローラ３２に類似している。コントローラ７８とコントローラ３２との間には、三つの主要な相違がある。第一の相違は、（内部バス８４を介して）ＮＡＮＤフラッシュメモリ７６と通信することに加え、コントローラ７８は、また、例えば直接メモリ・アクセス（ＤＭＡ）モードで、ＳＤＲＡＭ８０と直接的に通信する点である。第二の相違は、コントローラ７８が、メモリ・デバイス７０（下記に説明する図４を参照）を含むホスト・システム１１０のＣＰＵ１１２とＳＤＲＡＭ８０との間で、信号への変換なしに直接的に信号を通す「ショート」として作用することができる点である。第三の相違は、コントローラ７８が外部のホスト・システムとの通信に用いる信号が、ＳＤＲＡＭ８０に適当な信号である点である。これらの信号のいくつかを、デバイス７０の左側に示している。コントローラ７８の機能ブロックに関しては、コントローラ３２の対応する機能ブロックと実質的に異なるコントローラ７８の唯一の機能ブロックは、システム・インタフェース・ブロックである。ＮＯＲフラッシュメモリ等の同期／非同期メモリに適当なプロトコルに従う通信をサポートするコントローラ３２のシステム・インタフェース・ブロック３８とは異なり、コントローラ７８のシステム・インタフェース・ブロック８２は、ＳＤＲＡＭ８０に適当なプロトコルに従う通信をサポートする。したがって、コントローラ７８の図３に示す唯一の機能ブロックは、システム・インタフェース・ブロック８２である。ＳＤＲＡＭ８０へのＤＭＡ等の直接アクセスをサポートするために、コントローラ７８内にどんな追加機能が必要になるかについては、本技術における同業者には明らかである。したがって、この直接アクセス・サポート機能はここに詳述しない。
【００３８】
デバイス７０は、ダイ７２及び７４が共通のパッケージ８６内に一緒にパッケージされたＭＣＰデバイスである。パッケージ８６から突き出しているのは、複数のピン８８である。デバイス７０のピンの数は、典型的に、デバイス７０がＮＡＮＤフラッシュメモリ７６及びＳＤＲＡＭ８０に対して二つの個々の通信プロトコルをサポートする場合に必要となるであろうピン数よりも、際立って少ない。説明を簡略にするために、図３は、単に４本のピン８８を示している。
【００３９】
図３は、本発明の基本的なメモリ・デバイス７０を示す。本発明のより洗練されたメモリ・デバイス７０は、同デバイス内に、ＮＡＮＤフラッシュメモリ７６及びＳＤＲＡＭ８０を内蔵して利用するオプションの機能を含む。例えば、コントローラ７８は、ＮＡＮＤフラッシュメモリ７６に記憶するデータを圧縮し、そして、そのデータをＮＡＮＤフラッシュメモリ７６からＳＤＲＡＭ８０へロードするときにはそのデータを圧縮解除する復元エンジンを含む。
【００４０】
図４は、本発明の一般的な組み込み型デバイス１１０の、高レベルの部分的なブロック図である。デバイス１１０のＣＰＵ１１２は、デバイス１０のＣＰＵ１２に類似している。デバイス１０とデバイス１１０との間の主要な相違は、デバイス１１０では、メモリ・デバイス１４、１６及び１８の機能が、本発明のメモリ・デバイス７０内へ統合されていることである。特に、ＮＡＮＤフラッシュメモリ７６は、デバイス１１０のオペレーティング・システム及びプリインストールのアプリケーションを記憶するために、またユーザーのデータ、そしてダウンロードしたアプリケーションを記憶するために用いる。ＳＤＲＡＭ８０はランタイム実行のために用いる。その結果、デバイス１１０は、単一のメモリ・デバイス７０との通信のために一つのバス１１６のみが必要であり、ＳＤＲＡＭ７０に適当な信号のみを用いる。
【００４１】
デバイス１０に対するデバイス１１０におけるバス数の減少に加えて、本発明は、従来の技術を超える次の利点を提供する。
【００４２】
１．ＳＤＲＡＭ８０が、デバイス１１０のオペレーティング・システムのシャドウ・イメージを保持し、しかもランタイム実行のために必要なメモリ空間を提供するに十分に大きい場合（好ましい）、コントローラ７８が、コントローラ３２のブート・ブロック４０及びダウンロード・エンジン４２に類似するブート・ブロック及びダウンロード・エンジンを含むため、デバイス７０は、ＳＤＲＡＭ８０からの直接起動が可能なチップセットである。ＳＤＲＡＭからの実行がＮＯＲフラッシュメモリからの実行よりも本質的により速いため、そのような構成であれば、デバイス１１０は、デバイス１０よりも際立って速く作動する。
【００４３】
２．デバイス１１０では、バス２０がＮＯＲフラッシュメモリ・デバイスとの通信をサポートする必要がないため、ＣＰＵチップセットのベンダーは、ＮＯＲ／ＳＲＡＭ信号を排除し、チップから関連するピンを削除することができる。これは、ダイ・サイズの減少、チップセットのコスト削減、そして物理的により小さなパッケージサイズをもたらす。
【００４４】
３．ＮＡＮＤフラッシュメモリ・デバイス１６から外部バス２０及び２２を介してのＳＤＲＡＭメモリ・デバイス１８へのデータ転送とは異なり、ＮＡＮＤフラッシュメモリ７６からＳＤＲＡＭ８０へのデータ転送は、低電力の、外部バスをロードしない、高速な直接転送である。
【００４５】
４．オプションとして、ＳＤＲＡＭ８０を管理するために、ページングやハードウェア圧縮解除等のメモリ管理機能をコントローラ７８内に含んでもよい。デバイス１０においては、バス２２及びＣＰＵ１２が、このような機能を果たさなければならないであろう。
【００４６】
本発明は、限られた実施例で説明したが、多くの変更及び改良、そして他の用途が可能であることは明らかである。
【図面の簡単な説明】
【００４７】
本発明を、次の添付図面を参照しながら実施例によって説明する。
【図１】一般的な、従来の技術による組み込み型デバイスの、部分的な高レベルのブロック図である。
【図２】ディスクオンチップ（登録商標）・ミレニアム・プラスＮＡＮＤフラッシュメモリデバイスの、簡略なブロック図である。
【図３】本発明によるメモリ・デバイスの、高レベルのブロック図である。
【図４】本発明の一般的な組み込み型デバイスの、部分的な高レベルのブロック図である。
【図１】
2007500916.tif 000003
【図２】
2007500916.tif 000004
【図３】
2007500916.tif 000005
【図４】
2007500916.tif 000006
【国際調査報告】
2007500916.tif 000007
2007500916.tif 000008