(57)【要約】  不揮発性メモリ素子のメモリアレイを備えたメモリデバイスは、ロックされた状態にプログラミングされ得るセキュリティビットの１つ以上のセキュリティ行（６５）（または列７５）を含む。外部メモリアクセス要求は、まず、対応するセキュリティビットを読出すことによって処理される。要求された行（６５）または列（７５）がロックされる場合、デフォルトのゼロ値が返される。アンロックされた位置の外部要求と、すべての内部アクセス要求だけが実際のメモリ（１９）コンテンツを返す。セキュリティビットは消去（アンロック）され得るが、ロックされた行または列の保護されたコンテンツも同時に消去される。
2007512656.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリであって、
第１のメモリ素子のアレイを含み、前記第１のメモリ素子のアレイは、アレイにおける対応する素子の列に結合されたビットラインと、アレイにおける対応する素子の行に結合されたワードラインとを含み、第１のメモリ素子の各々はデータを保持し、前記アレイはさらに、対応するセキュリティワードラインに結合された第２のメモリ素子のセキュリティ行を含み、第２のメモリ素子の各々は、第１のメモリ素子のアレイのビットラインに結合され、前記第２のメモリ素子は、第１のメモリ素子におけるデータの読出を可能にするよう第１の動作モードでプログラミングされ、前記第２のメモリ素子は、第１のメモリ素子におけるデータが読出されるのを防ぐよう第２の動作モードでプログラミングされ、前記半導体メモリはさらに、
第１の動作モードまたは第２の動作モードで動作させるようセキュリティ行を選択するための手段を含む、半導体メモリ。
【請求項２】
セキュリティ行は、外部読出コマンドが要求されるときに読出のために選択され、内部読出コマンドが要求されるときに選択解除される、請求項１に記載の半導体メモリ。
【請求項３】
第２の動作モードは、前記メモリの外部読出要求に応答してデフォルトのゼロ値を返すことを含む、請求項１に記載の方法。
【請求項４】
選択するための手段は、第１の動作モードで動作させるよう第２のメモリ素子をプログラミングするチップ消去コマンドを含む、請求項１に記載の半導体メモリ。
【請求項５】
選択するための手段は、第２の動作モードで動作させるよう第２のメモリ素子をプログラミングする書込ロックビットコマンドを含む、請求項１に記載の半導体メモリ。
【請求項６】
対応するセキュリティビットラインに結合された第３のメモリ素子のセキュリティ行をさらに含み、第３のメモリ素子の各々は、第２のメモリ素子のアレイのワードラインに結合され、前記第３のメモリ素子は、第１のメモリ素子におけるデータの読出を可能にするよう第１の動作モードでプログラミングされ、前記第３のメモリ素子は、第１のメモリ素子におけるデータが読出されるのを防ぐよう第２の動作モードでプログラミングされる、請求項１に記載の半導体メモリ。
【請求項７】
第２および第３のメモリ素子が第１の動作モードで動作する前に前のデータコンテンツが破壊されるように、第１のメモリ素子の後に第２および第３のメモリ素子を消去する手段をさらに含む、請求項６に記載の半導体メモリ。
【請求項８】
第３のメモリ素子のセキュリティ行は、第３のメモリ素子の動作モードを決定するように適切な時に読出すために選択される、請求項６に記載の半導体メモリ。
【請求項９】
アレイに亘って分散された複数のセキュリティ行をさらに含む、請求項１に記載の半導体メモリ。
【請求項１０】
埋込型半導体メモリを動作させる方法であって、
前記メモリへの外部アクセス要求に応じたセキュリティロック保護を有するステップと、
セキュリティ行におけるセキュリティビットがロックされた状態を示す場合は常にメモリアレイ行への外部アクセスを不能化し、そうでない場合、メモリアレイへのアクセスを可能化するステップとを含む、方法。
【請求項１１】
内部アクセスは、ロック／アンロックされた状態に拘らず可能化される、請求項１０に記載の方法。
【請求項１２】
セキュリティ行メモリセル素子およびロックビットセルをアンロックされた状態にリセットする前に前記メモリのメモリコンテンツを消去するステップをさらに含む、請求項１０に記載の方法。
【請求項１３】
チップ消去コマンドは、メモリアレイにおけるすべての素子が消去されるのと同じ速度および同じ態様ですべてのセキュリティビットを消去し、アンロックする、請求項１０に記載の方法。
【請求項１４】
ロックビットセンスアンプは、ロックビットセルのロックされた状態またはアンロックされた状態を検出およびラッチするよう選択される、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
この発明は半導体メモリデバイスに関し、より特定的には、メモリのコンテンツへの無許可でのアクセスを防ぐセキュリティ機能を備えた半導体メモリに関する。
【背景技術】
【０００２】
背景技術
不揮発性メモリなどの半導体メモリデバイスは、通常、誰にとっても、特に競合相手にとってアクセス不可能であるべき価値のあるプログラムを含み得る埋込型メモリ、たとえばフラッシュマイクロコントローラ内のコードメモリを含む。これらの埋込型メモリは、ユーザがメモリのコンテンツをプログラミングし、メモリのコンテンツを検査して、そのあとメモリを外部から再び読出せないようにすることを可能にするセキュリティ機能を必要とする。
【０００３】
埋込型メモリのコンテンツを保護するいくつかの先行技術の方法は、埋込型メモリ（以下「メモリ」）が、ロック後に埋込まれるデバイスの外部から読出されるのを防ぐロックビット機能の使用を含む。ロックビットは、ある種のプログラム可能な不揮発性メモリ素子であり、プログラミングされるかまたは「ヒューズされる」と、メモリの外部読出動作を妨げる。不揮発性素子が用いられるので、メモリのロックおよびアンロックに対応して、書込んだり再び消去したりすることができる。製造のテスト容易性および歩留りを高め、エンドユーザによる再利用および再プログラミングを可能にするために、メモリセキュリティ機能にロック／アンロック能力を備えることが望ましい。現在、デバイスをアンロックする一般的な方法は、通常、最初に価値のあるいずれのメモリコンテンツをも消去し、次にロックビットヒューズを消去するチップ消去コマンドの使用を含むだろう。このように、ユーザは、前のメモリコンテンツが完全に消去された後にしかメモリコンテンツ空間に到達し得ない。しかしながら、この方法には、さまざまな理由からハッカーによって攻撃されたり破られたりする傾向があることが判明した。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
カサイ（Kasai）他による米国特許第６，２２９，７３１号、ナス（Nasu）による米国特許第６，０８８，２６２号およびグフケン（Gufken）による米国特許第６，０２６，０１６号は、不揮発性メモリアレイを保護するための読出防止回路を備えた半導体デバイスを開示する。しかしながら、これらの先行技術の半導体アレイの各々においては、読出防止回路はメインメモリアレイの外側に配置されている。これにより、ロックビットまたは防止回路の消去／アンロック動作をメモリアレイの消去動作に符号させることができなくなり、メモリコンテンツの消去前にロックビットがアンロックされた場合メモリコンテンツ空間へのアクセスが許可される可能性がある。
【０００５】
この発明の目的は、ロックビットが破られるのを防ぎ、ロックビットが破られた場合でもメモリコンテンツを読出せないようにすることを保証するメモリ保護アーキテクチャおよびアルゴリズムを備えた半導体メモリを提供することである。
【０００６】
この発明のさらなる目的は、消去動作が符号するような、メモリアレイの一部であるメモリ保護アーキテクチャを提供することである。
【課題を解決するための手段】
【０００７】
発明の概要
上述の目的は、メモリアレイ内に１つ以上のセキュリティ行を追加して構築されたメモリアレイを備える半導体メモリデバイスによって達成された。セキュリティ行は、メモリアレイの残りの部分における不揮発性メモリ素子に類似しているかまたはこれと同一の不揮発性メモリ素子で構成される。セキュリティ行における各々の素子は、当該アレイにおける他のすべてのメモリ素子と同様にメモリアレイのビットライン列（「ビットライン」）に接続される。加えて、メモリアレイのビットラインに接続されないが、追加のセキュリティビットライン列（「セキュリティビットライン」）に接続される余分のメモリ素子（「ロックビットセル」または「ロックビット」）がセキュリティ行に存在する。
【０００８】
具体的な一実施例においては、セキュリティ行における素子はアンロックされた状態にプログラミングされ得るが、この場合、当該素子は、セキュリティ行が選択されると電流を通さず、このため、ビットラインまたはセキュリティビットラインに影響を及ぼさず、その結果、内部の埋込型メモリ素子のコンテンツを読出す能力に影響を及ぼさない。その代わりに、セキュリティ行素子はロックされた状態にプログラミングされてもよく、この場合、セキュリティ行素子は、セキュリティ行が選択される場合は常に電流を通す。ビットラインに接続されたセキュリティ行素子のために、同時に選択されたメモリアレイ行の真のメモリコンテンツに拘らず、セキュリティ行を選択することにより、すべてのＩ／Ｏセンス増幅器（「センスアンプ」）出力が常に、論理ゼロ（「０」）値を検出および出力することとなる。セキュリティビットラインに接続されたセキュリティ行素子のために、セキュリティ行を選択することにより、ロックビットセンス増幅器（「ロックビットセンスアンプ」）が常に、ロックビットロック状態に対応する論理ゼロ（「０」）値を検出および出力することとなる。ロジック回路は、外部メモリ読出要求のためにセキュリティ行を選択させる。要求されたメモリ行と並列的にセキュリティ行を選択することにより、ロックされたモードで外部メモリアクセスに対し確実に無効なゼロデータを返す。
【０００９】
ロジック回路は、内部読出要求のためにセキュリティ行を選択解除させる。セキュリティ行の選択解除により、マイクロコントローラ上の他の回路がデータを使用できるように内部メモリアクセスに対し確実に有効な非ゼロデータを返す。メモリアクセス要求に応答してセキュリティ行を選択することに加えて、ロジック回路はまた、ロックビットセンスアンプの出力がサンプリングされかつラッチされ得るように他の適切な時にセキュリティ行を選択させる。ロックビットセンスアンプの出力は、ロックビットセルが、書込まれるかまたは消去されるかをロックまたはアンロック状態に応じて判断する。次いで、ロックビットセルの状態を用いて、外部メモリ読出要求および書込要求を一緒に可能化または不能化する。ロック状態のためすべての外部メモリ読出要求および書込要求を不能化することにより、さらに高いレベルの埋込型メモリセキュリティが達成される。
【００１０】
セキュリティ行を、ビットライン素子、セキュリティビットライン素子またはこの２つの組合せに組込むことにより、埋込型メモリセキュリティの全体的なレベルが上がり、埋込型メモリデータコンテンツにアクセスするハッカーの能力を低下させる。
【００１１】
ロックされたデバイスをアンロックして再使用するために、チップ消去コマンドによって単一または複数チップ消去プログラミングモードでセキュリティ行をアンロック状態に消去し返すことができる。チップ消去コマンドは、埋込型メモリデータコンテンツを消去および／または破壊する。メモリ素子、ロジック、およびプログラミング回路がメモリアレイにおけるセキュリティ行および他のメモリ素子の両方のために類似しているかまたは同一であり、かつ、セキュリティ行が他のメモリアレイ素子の中に位置しているので、セキュリティ行は、チップ消去サイクル中に他の埋込型メモリ素子と同じ態様で同時に消去されることが保証される。メモリアレイが消去されてからセキュリティ行素子が消去されることをさらに保証するために、チップ消去コマンドが２つ以上のステップで実行される
。たとえば、第１のステップは、セキュリティ行におけるメモリ素子以外の、アレイにおけるすべてのメモリ素子を消去するステップを含む。次のステップで、セキュリティ行におけるいくつかまたはすべてのメモリ素子を含めて、アレイにおけるメモリ素子をすべて消去する。この次のステップにより、埋込型メモリ素子の保護されたコンテンツが予め消去および破壊された後にしかセキュリティ行が消去およびアンロックされないことが確実にされる。逆に、セキュリティ行メモリ素子が消去された後、すなわち埋込型メモリコンテンツが消去された後にしか埋込型メモリ素子コンテンツにアクセスできない。まだ元の埋込型メモリコンテンツは消去されておらず、損傷のない状態で読出可能であり、セキュリティ行メモリ素子が消去／アンロックされた状況は発生しないであろう。使用されるハッキング技術に拘らず、メモリコンテンツは、メモリアレイ素子およびセキュリティ行が共に消去されてしまうまで読出から保護されるだろう。
【発明を実施するための最良の形態】
【００１２】
発明を実施するための最良の形態
図１を参照すると、この発明の具体的な実施例を組込んだ半導体メモリが示される。図１に示される半導体メモリ素子は電気的消去可能なプログラマブル不揮発性メモリセル（ＥＥＰＲＯＭ）であるが、この発明は、当業者によって、たとえばフラッシュメモリセルなどの他の種類の不揮発性メモリセルに組込まれてもよい。図１のＥＥＰＲＯＭアレイにおいては、各々のフローティングゲートトランジスタ１０はアクセストランジスタ１２と対をなしてメモリセル１９を形成するが、アクセストランジスタ１２のソースは、フローティングゲートトランジスタ１０のドレインに接続されている。メモリセルの各々は、さまざまなビットライン１６およびワードライン２０が図１に示されるようにアレイに構成されているメモリアレイ構造に構成される。アクセストランジスタ１２のドレインは、同じ列６６におけるアクセストランジスタ１２すべてのドレインに共通するビットライン１６に接続する。ビットライン列ラッチ２４はビットライン１６の一方の端部に接続され、ビットライン選択トランジスタ２８はもう一方の端部に接続される。アクセストランジスタ１２のゲートは、同じ行におけるアクセストランジスタすべてのゲートに共通するワードライン２０に接続される。
【００１３】
行デコーダ５０は、メモリアレイのワードライン２０の各々に接続されており、書込まれるか消去されるかまたは読出されるべきメモリセル１９の適切なワードラインを選択する。各々の行におけるフローティングゲートトランジスタ１０は、典型的には、ページ、ワードまたはバイトサイズのグループに細分され、各グループにおけるフローティングゲートトランジスタ１０のゲートは、ワード選択トランジスタ１４のソースに接続される。ワード選択トランジスタ１４のゲートはワードライン２０に接続される。ワード選択トランジスタ１４のドレインは、読出中に安定した基準電圧、消去中にＶPPまたは書込中にＶSSをメモリセルに供給するＶrefライン１８に接続する。Ｖrefライン１８の一方の端部はＶref列ラッチ２６に接続され、もう一方の端部は、列アドレスデコーダ４４によって制御されるトランジスタ３０に接続される。ビットライン選択トランジスタ２８は、プログラミングされるか読出されるかまたは消去されるべきメモリセル１９に接続された適切なビットラインを選択するよう列デコーダ４４から命令を受信する役割を果たす。センスアンプ３６は、読出動作中に、ビットライン選択トランジスタが列デコーダ４４によって選択され、アクセストランジスタ１２が行デコーダ５０によって選択される場合、ビットライン１６に接続されたメモリセル１９の状態を検出する役割を果たす電子回路を含む。
【００１４】
ＥＥＰＲＯＭセルの書込、消去および読出動作は当業者には周知であるので、ここではさらには説明されない。
【００１５】
この発明のこの具体的な実施例においては、セキュリティ行６５およびセキュリティ列７５が上述の標準的なメモリアレイ構造に追加されている。この実施例においては、１つ
のセキュリティ行６５および１つのセキュリティ列７５が示されるが、要望に応じて、複数のセキュリティ行および列がアレイに組込まれてもよい。セキュリティ行６５における各メモリセル１１は、フローティングゲートトランジスタ１０およびアクセストランジスタ１２に関して上述されたのと同様に配置されるフローティングゲートトランジスタ１７およびアクセストランジスタ１５を含む。各グループにおけるフローティングゲートトランジスタ１７は、ワード選択トランジスタ１３のソースに接続される。セキュリティ行ワードライン６２はセキュリティ行デコーダ６０に接続され、セキュリティ行における各メモリセルは、上述のとおり、対応するビットライン１６に接続される。
【００１６】
加えて、メモリアレイは、セキュリティビットライン列ラッチ８０に接続されたセキュリティ列７５を含む。当該セキュリティ列は、アクセストランジスタ５１およびフローティングゲートトランジスタ５３を含み上述のセキュリティ行における他のメモリセルと同じ態様でセキュリティビットライン７４に接続されるロックビットセル５２を含む。セキュリティビットライン７４における選択トランジスタ５５は、メモリアレイの列デコーダ４４に接続されたゲート端子と、ロックビットセル５２に接続されたドレイン端子（すなわち、アクセストランジスタ５１のドレイン）と、ロックビットセンスアンプ７０に接続されたソース端子とを有する。ロックビットセンスアンプ７０は、たとえば、構造がセンスアンプ３６と同様であってもよい。
【００１７】
ロックモードにプログラミングされると、メモリセル１１およびロックビットセル５２は、セキュリティ行６５が選択される度に電流を減らすだろう。セキュリティ行６５は、セキュリティ行デコーダ６０がセキュリティワードライン６２に選択信号を送信するときに選択される。セキュリティ行６５は、内部読出動作ではなく外部読出動作がメモリセル１９に要求される度に選択され、ワードライン２０および列アドレス４２は同時に選択される。メモリセル１９が導通状態であるかまたは非導通状態であるかに拘らず、センスアンプ３６は、選択され導通しているセキュリティ行メモリセル１１のために、論理「０」を出力するだろう。したがって、メモリセル１９の真のデータコンテンツは、セキュリティ行メモリセル１１がロックモードにプログラミングされると、外部読出のために利用することができなくなるだろう。さらに、ロックビットセル５２の導通状態が検出され、ロックビットセンスアンプ７０によって論理「０」として出力されるように、他の適切な時にセキュリティ行６５が選択され、列アドレス４２が選択される。次いで、出力９９における信号がサンプリングされ、ラッチされかつ用いられて、外部メモリアクセス要求が拒否される。
【００１８】
アンロックモードにプログラミングされると、メモリセル１１およびロックビットセル５２は、セキュリティ行６５が選択される度に電流を減らすことはしない。外部読出動作がメモリセル１９に要求され、ワードライン２０および列アドレス４２が選択されると、セキュリティ行６５が選択される。メモリセル１１が非導通であるので、センスアンプ３６の出力は、単にメモリセル１９の導通状態または非導通状態によってのみ決定されることとなる。したがって、メモリセル１９の真のデータコンテンツは、セキュリティ行メモリセル１１がアンロックモードにプログラミングされると、外部読出のために利用可能となる。さらに、セキュリティ行６５および列アドレス４２が他の適切な時に選択されると、出力９９における信号がサンプリングされ、ラッチされかつ用いられて、外部メモリアクセス要求を許可するために、ロックビットセル５２の非導通状態が検出され、ロックビットセンスアンプ７０によって論理「１」として出力される。
【００１９】
アンロックモードをプログラミングするためのチップ消去シーケンスに対するアルゴリズムは、チップ消去ロジック回路８１によって実現される。チップ消去ロジック回路８１は、出力ライン８３上でイネーブル信号を行デコーダ５０に送出して、チップ消去動作の第１の段階中での行選択を可能にする。このとき、出力ライン８２上のイネーブル信号は
セキュリティ行デコーダ６０に送出されず、このため、チップ消去動作の第１の段階中にセキュリティ行選択ができなくなる。これにより、セキュリティ行素子が消去されない間に、埋込型メモリ素子を消去するための時間が与えられる。いくらかの時間の消去の後、チップ消去ロジック回路８１は、出力ライン８２および８３上に両方のイネーブル信号を送出して、埋込型メモリアレイ素子およびセキュリティ行素子の両方の行選択を可能にする。これにより、埋込型メモリ素子の続きの消去と、セキュリティ行素子の消去の開始とが可能になる。埋込型メモリ素子およびセキュリティ行素子が共に消去される十分な時間の後に、チップ消去動作が終了する。
【００２０】
セキュリティ行ロック保護された埋込型メモリデバイスを詳細な説明および図面で記載したが、当業者は、記載されたデバイスの所期の範囲から逸脱することなく他の実施例が容易に企図可能であることを認めるだろう。たとえば、当業者は、メモリアレイに亘って分散された複数のセキュリティ行を構想し得る。したがって、この発明の範囲は添付の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００２１】
【図１】この発明の半導体メモリアレイ構造の実施例を示す回路ブロック図である。
【図１】
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【国際調査報告】
2007512656.tif 000004
2007512656.tif 000005