(57)【要約】  例えばデュアル・レール・デコーダなどのデコーダ回路は、通信バス（図示せず）の終端から入力信号（４３）を受信する。パリティがデータ配線（Ｄ０、Ｄ１、Ｄ２、Ｄ３）上で、排他的ＯＲゲート（４５、４７、および４９）を使用して計算される。計算されたデータ・パリティ信号（５１）は、排他的ＯＲゲート（５５）で、（「ｃａｒｒｙ」として示される）送信されたパリティ信号（５３）と比較される。排他的ＯＲゲート（５５）からの制御信号（５７）をマルチプレクサ（５９０、５９１、５９２、５９３）に直接接続するのではなく、制御信号（５７）は、代わりにゲート回路（７１）に接続される。例えばＡＮＤゲートなどのゲート回路（７１）は、第１の入力信号として制御信号（５７）を受信する。ゲート回路（７１）は、ゲート制御信号（７３）の形で第２の入力信号も受信する。ゲート制御信号（７３）は、例えば入力データ信号（４３）の最悪ケースの信号遅延に相当する量など、所定の量だけ遅延させられる。したがって、ゲート制御信号（７３）は、すべてのデータ信号が有効になる時間まで、すなわち、データ信号（４３）の最終遷移が生じるまで、ゲート回路を制御せず、それによって、グリッチを防止し、デコーダ回路での電力消費を低減する。
2007502458.tif 000002
【特許請求の範囲】
【請求項１】
通信バス用のデコーダ回路であって、前記デコーダ回路は、前記通信バスから複数のデータ信号を受信し、前記データ信号は、異なる時間に受信されやすく、前記デコーダ回路は、
１つまたは複数の入力信号を訂正するための訂正回路と、
前記訂正回路を制御するための制御信号と、
前記制御信号のパスに配置されるゲート回路と、
前記訂正回路を制御するための前記制御信号が所定の時間までブロックされるように、前記ゲート回路を制御するためのゲート制御信号とを備えるデコーダ回路。
【請求項２】
入力データ信号を使用してパリティ信号を発生させるためのパリティ回路であって、前記パリティ信号が前記訂正回路を制御するための前記制御信号を発生させるために使用されるパリティ回路をさらに備える、請求項１に記載のデコーダ回路。
【請求項３】
前記訂正回路が、各マルチプレクサが入力データ信号と前記入力データ信号のコピーとを前記通信バスから受信する複数のマルチプレクサと、
前記パリティ回路によって発生させられる前記パリティ信号を前記通信バスから受信されるパリティ信号と比較するための比較回路であって、前記入力データ信号または前記入力データ信号の前記コピーのどちらかを出力するように前記複数のマルチプレクサを制御するための前記制御信号を提供する比較回路とを含む、請求項２に記載のデコーダ回路。
【請求項４】
前記ゲート回路が、前記比較回路の出力を受信するように制御回路のパスに配置され、前記複数のマルチプレクサを制御するための前記制御信号を提供する、請求項３に記載のデコーダ回路。
【請求項５】
各入力データ信号および前記入力データ信号の各コピーのパスに設けられるゲート回路をさらに備え、前記複数のゲート回路が前記ゲート制御信号によって制御される、請求項２または３に記載のデコーダ回路。
【請求項６】
各マルチプレクサの出力パスに設けられるゲート回路をさらに備え、前記複数のゲート回路が前記ゲート制御信号によって制御される、請求項３乃至５のいずれか１項に記載のデコーダ回路。
【請求項７】
前記デコーダが、デュアル・レール・デコーダである、請求項２乃至６のいずれか１項に記載のデコーダ。
【請求項８】
前記入力データ信号から複数のパリティ信号を発生させる複数のパリティ回路と、
前記パリティ信号を使用して、前記訂正回路を制御するのに使用される複数の制御信号を発生させる手段とをさらに備え、
ゲート回路が、各パリティ信号と前記複数の制御信号を発生させる前記手段の間のパスに設けられる、請求項１に記載のデコーダ回路。
【請求項９】
前記訂正回路が、各ＸＯＲゲートが前記通信バスから入力データ信号を、制御信号を発生させる前記手段から制御信号を受信する複数のＸＯＲゲートを含む、請求項８に記載のデコーダ回路。
【請求項１０】
制御信号を発生させる前記手段が、シンドローム・デコーダである、請求項９に記載のデコーダ回路。
【請求項１１】
前記デコーダが、ハミング・デコーダである、請求項８乃至１０のいずれか１項に記載のデコーダ回路。
【請求項１２】
前記ゲート制御信号が、１つまたは複数の前記入力データ信号が安定するまで、前記または各制御信号が前記訂正回路に伝達されることをブロックするように構成される、請求項１乃至１１のいずれか１項に記載のデコーダ回路。
【請求項１３】
前記ゲート制御信号が、すべての前記入力データ信号が安定するまで、前記または各制御信号が前記訂正回路に伝達されることをブロックするように構成される、請求項１乃至１１のいずれか１項に記載のデコーダ回路。
【請求項１４】
前記ゲート制御信号が、システム・クロック信号の遅延バージョンである、請求項１乃至１３のいずれか１項に記載のデコーダ回路。
【請求項１５】
前記ゲート制御信号が、入力データおよび／またはパリティ・ビットから発生させられる、請求項１乃至１３のいずれか１項に記載のデコーダ回路。
【請求項１６】
前記ゲート回路が、ＡＮＤゲートである、先行する請求項のいずれか１項に記載のデコーダ回路。
【請求項１７】
前記ゲート回路が、ラッチである、請求項１乃至１５のいずれか１項に記載のデコーダ回路。
【請求項１８】
通信バス用のデコーダ回路での電力消費を低減する方法であって、前記デコーダ回路は、前記通信バスから複数のデータ信号を受信し、前記データ信号は、異なる時間に受信されやすく、前記デコーダ回路は、１つまたは複数の入力信号を訂正するための訂正回路と、前記訂正回路を制御するための制御信号とを備え、前記方法は、前記制御信号のパスにゲート回路を提供するステップと、前記訂正回路を制御するための前記制御信号が所定の時間までブロックされるように、ゲート制御信号によって前記ゲート回路を制御するステップとを備える方法。
【請求項１９】
入力データ信号を使用してパリティ信号を発生させるためにパリティ回路が提供され、前記パリティ信号が前記訂正回路を制御するための前記制御信号を発生させるために使用される、請求項１８に記載の方法。
【請求項２０】
前記訂正回路が、各マルチプレクサが入力データ信号と前記入力データ信号のコピーとを前記通信バスから受信する複数のマルチプレクサと、前記パリティ回路によって発生させられる前記パリティ信号を前記通信バスから受信されるパリティ信号と比較するための比較回路であって、前記入力データ信号または前記入力データ信号の前記コピーのどちらかを出力するように前記複数のマルチプレクサを制御するための前記制御信号を提供する比較回路とを含む、請求項１９に記載の方法。
【請求項２１】
前記ゲート回路が前記比較回路の出力を受信し、前記複数のマルチプレクサを制御するための前記制御信号を提供するように、前記ゲート回路を制御回路のパスに配置するステップをさらに備える、請求項２０に記載の方法。
【請求項２２】
各入力データ信号および前記入力データ信号の各コピーのパスにゲート回路を設けるステップと、前記ゲート制御信号によって前記複数のゲート回路を制御するステップとをさらに備える、請求項１９または２０に記載の方法。
【請求項２３】
各マルチプレクサの出力パスにゲート回路を設けるステップと、前記ゲート制御信号によって前記複数のゲート回路を制御するステップとをさらに備える、請求項２０乃至２２のいずれか１項に記載の方法。
【請求項２４】
前記デコーダが、デュアル・レール・デコーダである、請求項１９乃至２３のいずれか１項に記載の方法。
【請求項２５】
前記入力データ信号から複数のパリティ信号を発生させる複数のパリティ回路を提供するステップと、
前記パリティ信号を使用して、前記訂正回路を制御するのに使用される複数の制御信号を発生させる手段を提供するステップと、
各パリティ信号と前記複数の制御信号を発生させる前記手段の間のパスにゲート回路を設けるステップとをさらに備える、請求項１８に記載の方法。
【請求項２６】
前記訂正回路が、各ＸＯＲゲートが前記通信バスから入力データ信号を、制御信号を発生させる前記手段から制御信号を受信する複数のＸＯＲゲートを含む、請求項２５に記載の方法。
【請求項２７】
制御信号を発生させる前記手段が、シンドローム・デコーダである、請求項２６に記載の方法。
【請求項２８】
前記デコーダが、ハミング・デコーダである、請求項２５乃至２７のいずれか１項に記載の方法。
【請求項２９】
前記ゲート制御信号が、１つまたは複数の前記入力データ信号が安定するまで、前記または各制御信号が前記訂正回路に伝達されることをブロックするように構成される、請求項１８乃至２８のいずれか１項に記載の方法。
【請求項３０】
前記ゲート制御信号が、すべての前記入力データ信号が安定するまで、前記または各制御信号が前記訂正回路に伝達されることをブロックするように構成される、請求項１８乃至２８のいずれか１項に記載の方法。
【請求項３１】
前記ゲート制御信号が、システム・クロック信号の遅延バージョンである、請求項１８乃至３０のいずれか１項に記載の方法。
【請求項３２】
前記ゲート制御信号が、入力データおよび／またはパリティ・ビットから発生させられる、請求項１８乃至３０のいずれか１項に記載の方法。
【請求項３３】
前記ゲート回路が、ＡＮＤゲートである、請求項１８乃至３２のいずれか１項に記載の方法。
【請求項３４】
前記ゲート回路が、ラッチである、請求項１８乃至３２のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デコーダ回路に関し、特に、通信バス用の低電力デコーダ回路に関する。
【背景技術】
【０００２】
集積回路技術がチップ上でより高い密度を実現するために縮小化され、オンチップ相互接続は、ますます狭くなる傾向にある。これらの傾向は、近隣配線による結合容量の増加をもたらし、今度はそれが、配線間の増大する干渉またはクロストークをもたらす。
【０００３】
そのような干渉のよく知られた例は、通信バスなど、データ通信装置の近隣導体間の相互容量（Ｃｍ）の増大である。相互容量の増大は、シグナル・インテグリティに対する劣化影響を有するばかりでなく、データ通信装置の全体的な電力消費も増大させる。部品密度の増加は、半導体技術の寸法の縮小化と相まって、集積回路および関連電子装置の全体的な電力消費を増大させる。実際、集積回路の電力消費は、集積回路の集積度（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ  ｉｎｔｅｇｒｉｔｙ）を危うくすることなく電力需要に応じることが重大な問題になるほどにまで増大している。したがって、集積回路の電力消費を低減するための方策が、ますます重要になっている。
【０００４】
図１は、典型的なフォールト・トレラント・バス構造１の概略図を示す。バス構造１は、エンコーダ５とデコーダ７の間でデータを通信するための通信バス３を備える。バス３は、エンコーダ５から出力データ９を受信し、デコーダ７に入力データ１１を供給する。バス３に関する共通の問題は、異なる配線上の信号で等しくないフライト時間である。言い換えると、通信バス３の異なる配線上の信号は、通信バス３を伝播するのに異なる時間量を要する。通信バスの異なる配線間で変化するフライト時間に加えて、フライト時間はまた、各配線で時間と共に変化する。
【０００５】
図１に示されたようなフォールト・トレラント・バス構造では、これは、デコーダ７の入力１１上の中間データ・パターンが一時的誤りを含むという結果を生じさせ得る。これらの誤りは、デコーダ７内の訂正回路にデータ・パターンの訂正または無訂正を交互に行わせることができ、今度はそれが、デコーダ７の出力１３上にグリッチを生じさせ得る。
【０００６】
等しくないフライト時間は、バス・ライン間の容量と、通信バス３の様々な配線間で異なるスイッチング・パターン、すなわちクロストークとによって引き起こされる。加えて、エンコーダ５内の回路（例えばフォールト・トレラント・エンコーダのパリティ・ツリー）も、異なるフライト時間に寄与することができる。図２は、バス・ドライバ１５ａ〜１５ｃと、バス・レシーバ１７ａ〜１７ｃとを備える３配線・バスのための従来のポイント・ツー・ポイント接続を示す。この図は、中央配線（以下本明細書では「犠牲者配線（ｖｉｃｔｉｍ  ｗｉｒｅ）」１９と呼ばれる）が、近隣配線（以下本明細書では「攻撃者配線（ａｇｇｒｅｓｓｏｒ  ｗｉｒｅ）」２１、２３と呼ばれる）を有することを示す。犠牲者配線１９と各攻撃者配線２１、２３の間には、側方容量（ｌａｔｅｒａｌ  ｃａｐａｃｉｔａｎｃｅ）Ｃlateralが存在する。側方容量Ｃlateralは、ラインのスイッチング挙動に依存し、ミラー係数（Ｍｉｌｌｅｒ  ｆａｃｔｏｒ）Ｍ１およびＭ２によって説明される。
【０００７】
したがって、犠牲者配線１９が、論理０から１に切り換わる場合、受信エンドが０から１に切り換わる瞬間は、攻撃者配線２１、２３のスイッチング挙動に依存する。
【０００８】
１次アプローチでは、犠牲者配線１９に対して、５つの異なる遅延時間が区別され得る。これは、図３に示された表に示されている。明らかに、ドライバによって「見られる」容量は、攻撃者配線２１、２３のスイッチング向きおよび挙動に応じて大きく変動する。これは、各配線の優勢な寄生容量は相互容量であるという事実のため、特に真実である。ドライバの駆動強度が一定であると分かったとすると、この変動する容量は、変動する遅延に、また変動する電力にも直接転化する。
【０００９】
例えば、最速のスイッチング時間（または最短の遅延）は、表の第１行に示されるように、攻撃者配線２１、２３が共に、犠牲者配線１９と同じ向きに切り換わる場合に経験される。反対に、最遅のスイッチング（または最長の遅延）は、表の最終行に示されるように、攻撃者配線２１、２３が共に、犠牲者配線１９と反対向きに切り換わる場合に経験される。
【００１０】
上述したフライト時間の変動は、図４を参照して以下で説明されるように、デコーダなどの回路に対する劣化影響を有する。
【００１１】
図４は、従来のデュアル・レール・デコーダ４０を示す。入力信号４３は通信バスの終端から受信される信号であり、したがって、信号４３の到着時間は、上で説明されたように変動する。デュアル・レール・デコーダ４０では、パリティがデータ配線（Ｄ０、Ｄ１、Ｄ２、Ｄ３）上で、例えば排他的ＯＲゲート４５、４７、および４９を備えるパリティ・ツリーを使用して計算される。計算されたデータ・パリティ信号５１（「ＤＡＴＡＰＡＲ」）は、排他的ＯＲゲート５５で、（「ｃａｒｒｙ」として示される）送信されたパリティ信号５３と比較される。入力信号Ｄ０、Ｄ１、Ｄ２、Ｄ３の変動する到着時間のため、計算されたデータ・パリティ信号５１はグリッチを示す。加えて、排他的ＯＲゲート５５は、データ・パリティ信号５１をキャリー信号５３と比較するので、排他的ＯＲゲート５５から出力される制御信号５７もグリッチを示す。
【００１２】
制御信号５７は、訂正回路として動作する複数のマルチプレクサ５９０、５９１、５９２、５９３に供給される。各マルチプレクサ５９０、５９１、５９２、５９３は、それぞれの入力データ・ビット（Ｄ０、Ｄ１、Ｄ２、Ｄ３）と、対応するデータ・ビットのコピー（ｃｏｐｙ０、ｃｏｐｙ１、ｃｏｐｙ２、ｃｏｐｙ３）を受信する。制御信号５７は、各マルチプレクサがデータ・ビットを出力するか、それともデータ・ビットのコピーを出力するかを制御する。したがって、データ・ビットとそのコピーとが異なるフライト時間を有する場合、出力データ信号（ｏｕｔ０、ｏｕｔ１、ｏｕｔ２、ｏｕｔ３）もグリッチを示し、それは次の回路に供給される。
【００１３】
図５および図６は、図４に示されるデュアル・レール・デコーダの訂正回路で発生させられ得るグリッチをより詳細に示す。上述のように、図５は、訂正回路が、排他的ＯＲゲート４５、４７、および４９を含むパリティ・ツリーを備えることを示す。排他的ＯＲゲート４５、４７、および４９は、入力データ信号Ｄ０、Ｄ１、Ｄ２、Ｄ３を受信し、データ・パリティ信号５１（ＤＡＴＡＰＡＲ）を出力する。訂正回路は、データ・パリティ信号５１をキャリー信号５３と比較し、制御信号５７を出力する排他的ＯＲゲート５５も備える。
【００１４】
図６は、データ信号Ｄ０、Ｄ１、Ｄ２、Ｄ３がどのように異なる時間に到着するかを示す。結果として、排他的ＯＲゲート４５、４７は、グリッチ６７ａ、６９ａをそれぞれ発生させる。その結果、排他的ＯＲゲート４９も、グリッチ６７ａ、６９ａに対応するグリッチ６７ｂ、６９ｂをデータ・パリティ信号５１上に生じさせる。排他的ＯＲゲート５５は、データ・パリティ信号５１をキャリー信号５３と比較するので、排他的ＯＲゲート５５も、グリッチ６７ｃ、６９ｃを生じさせる。
【００１５】
上で示されたグリッチはすべて、デコーダ回路および後続する回路における不必要な電力消費の増大に寄与することが理解されよう。同様のグリッチは、例えばハミング・デコーダなどのその他のタイプのデコーダでも経験される。また、非フォールト・トレラント符号も、同じ問題に悩まされることがあり得る。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
したがって、本発明の目的は、上述の不都合に悩まされることのない低電力デコーダ回路を提供することである。
【課題を解決するための手段】
【００１７】
本発明の第１の態様によれば、通信バス用のデコーダ回路が提供され、デコーダ回路は、通信バスから複数のデータ信号を受信し、データ信号は、異なる時間に受信される可能性があり、デコーダ回路は、
１つまたは複数の入力信号を訂正するための訂正回路と、
訂正回路を制御するための制御信号と、
制御信号のパスに配置されるゲート回路と、
訂正回路を制御するための制御信号が所定の時間までブロックされるように、ゲート回路を制御するためのゲート制御信号とを備える。
【００１８】
本発明は、デコーダ回路での不要なグリッチを減らし、それによって電力消費を低減するという利点を有する。
【００１９】
本発明の別の態様によれば、通信バス用のデコーダ回路での電力消費を低減する方法が提供され、デコーダ回路は、通信バスから複数のデータ信号を受信し、データ信号は、異なる時間に受信されやすく、デコーダ回路は、１つまたは複数の入力信号を訂正するための訂正回路と、訂正回路を制御するための制御信号とを備え、前記方法は、制御信号のパスにゲート回路を提供するステップと、訂正回路を制御するための制御信号が所定の時間までブロックされるように、ゲート制御信号によってゲート回路を制御するステップとを備える。
【００２０】
本発明のより良い理解のために、また本発明がどのように実行に移され得るかをより明確に示すために、今から添付の図面に対する言及が例を用いて行われる。
【発明を実施するための最良の形態】
【００２１】
図７は、本発明の第１の実施形態によるデコーダ回路を示す。本発明の好ましい実施形態はデュアル・レール・デコーダに関連して説明されるが、本発明がその他のタイプのデコーダ回路にも等しく適用され得ることが理解されることに留意されたい。
【００２２】
図４に示されるデュアル・レール・デコーダと同様に、入力信号４３が、通信バス（図示せず）の終端から受信される。パリティがデータ配線（Ｄ０、Ｄ１、Ｄ２、Ｄ３）上で、例えば排他的ＯＲゲート４５、４７、および４９を備えるパリティ・ツリーを使用して計算される。計算されたデータ・パリティ信号５１は、排他的ＯＲゲート５５で、（「ｃａｒｒｙ」として示される）送信されたパリティ信号５３と比較される。
【００２３】
しかし、排他的ＯＲゲート５５からの制御信号５７をマルチプレクサ５９０、５９１、５９２、５９３に直接接続するのではなく、制御信号５７は、代わりにゲート回路７１に接続される。例えばＡＮＤゲートなどのゲート回路７１は、第１の入力信号として制御信号５７を受信する。ゲート回路７１は、ゲート制御信号７３の形で第２の入力信号も受信する。ゲート制御信号７３は、所定の量だけ遅延させられる。好ましくは、ゲート制御信号は、入力データ信号４３の最悪ケース遅延に相当する量だけ遅延させられる。言い換えると、ゲート制御信号７３は、通信バス上の信号の最悪フライト時間に相当する量だけ遅延させられる。
【００２４】
したがって、ゲート制御信号７３は、すべてのデータ信号が安定になる時間まで、すなわち、データ信号４３の最終遷移が生じるまで、ゲート回路を制御しない。その結果、ゲート回路７１からの出力信号７５は、すべてのデータ信号４３が落ち着くまで出力されない。したがって、出力信号７５は実質的に、制御信号５７の遅延バージョンである。
【００２５】
好ましくは、ゲート制御信号７３は、システム・クロック信号の遅延バージョンである。しかし、ゲート制御信号７３がその他の方法でも発生させられ得ることは理解されよう。
【００２６】
遅延させられた制御信号７５は、上で図４において先に説明されたのと同様の方法で、複数のマルチプレクサ５９０、５９１、５９２、５９３に供給される。複数のマルチプレクサ５９０、５９１、５９２、５９３は、訂正回路として動作する。各マルチプレクサ５９０、５９１、５９２、５９３は、それぞれの入力データ・ビット（Ｄ０、Ｄ１、Ｄ２、Ｄ３）と、対応するデータ・ビットのコピー（ｃｏｐｙ０、ｃｏｐｙ１、ｃｏｐｙ２、ｃｏｐｙ３）を受信する。遅延させられた制御信号７５は、各マルチプレクサがデータ・ビットまたはデータ・ビットのコピーを出力するように各マルチプレクサを制御する。しかし、図４の回路とは異なり、遅延させられた制御信号７５は入力信号が安定しないうちは発生させられないので、グリッチの数は減らされ、それによって、図４の回路と比較して電力消費を低減させる。
【００２７】
したがって、上で説明されたデコーダ回路は、図４で説明されたデコーダ回路より少ない電力しか消費しないという利点を有する。
【００２８】
上で説明されたように訂正回路用の制御信号をブロックすることに加えて、図８および図９に関連して以下で説明されるように、１つまたは複数の付加的なゲート回路が回路に設けられることもできる。
【００２９】
図８は、デュアル・レール・デコーダに関連する本発明のさらなる態様を示す。図４に示されるデュアル・レール・デコーダと同様に、入力信号４３が、通信バス（図示せず）の終端から受信される。パリティがデータ配線（Ｄ０からＤＮ）上で、（例えば、図４に示されるように、排他的ＯＲゲート４５、４７、および４９を備える）パリティ・ツリー４８を使用して計算される。計算されたデータ・パリティ信号５１は、排他的ＯＲゲート５５で、送信されたパリティ信号５３と比較される。
【００３０】
排他的ＯＲゲート５５の出力信号５７は、入力データ信号ＤＮまたはデータ信号のコピーｃｏｐｙＮのどちらかを選択するマルチプレクサ５９０から５９Ｎに供給される。必要に応じて、この信号は、上で図７において説明されたように、入力信号が安定するまで制御信号がブロックされるように、ゲートで制御されることができる。
【００３１】
しかし、この実施形態によれば、複数のゲート回路７７ｃｏｐｙ０／７７Ｄ０〜７７ｃｏｐｙＮ／７７ＤＮが、１つまたは複数の入力データ信号４３のパスに接続される。ゲート回路７７ｃｏｐｙ０／７７Ｄ０〜７７ｃｏｐｙＮ／７７ＤＮの各々は、ゲート制御信号７３によって制御される。図７と同様に、ゲート制御信号７３は、データ入力信号４３が安定になった時点で発生させられる。これは、入力データ信号４３が有効であることをゲート制御信号７３が宣言しないうちは、複数のゲート回路７７ｃｏｐｙ０／７７Ｄ０〜７７ｃｏｐｙＮ／７７ＤＮからの出力データ信号は、パリティ・ツリー回路４８およびマルチプレクサ５９０〜５９Ｎに受け渡されないことを意味する。言い換えると、デコーダは、データ信号がデコードされる前に通信バスから受け入れるデータ・ライン上でグリッチを抑制する。
【００３２】
この実施形態は、グリッチを抑制するために、（すなわち、単一のゲート回路７１がマルチプレクサの制御信号に接続される）図７の回路と比較してより多くのゲートを必要とするが、パリティ・ツリー回路４８でのグリッチを減らすという利点を有する。また、遷移遅延の差（ｓｐｒｅａｄ  ｉｎ  ｔｒａｎｓｉｔｉｏｎ  ｄｅｌａｙ）の結果は、複数のゲート回路７７ｃｏｐｙ０／７７Ｄ０〜７７ｃｏｐｙＮ／７７ＤＮで取り除かれ、これは、出力データ信号からグリッチが消失することを意味する。これは、デコーダ回路の後に続く任意の回路でのグリッチを回避するという利点を有する。言い換えると、図７に示されたアプローチでは、出力でのコピーセット（ｃｏｐｙ−ｓｅｔ）とデータセット（ｄａｔａ−ｓｅｔ）の間の不必要なスイッチングは防止されるが、遷移の差はまだ出力に出現し、その場合、それが後続の任意の回路でグリッチ電力損（ｇｌｉｔｃｈ−ｐｏｗｅｒ  ｄｉｓｓｉｐａｔｉｏｎ）を引き起こし得る。
【００３３】
図９は、デュアル・レール・デコーダのさらなる実施形態を示す。図４および図８に示されるデュアル・レール・デコーダと同様に、入力信号４３が、通信バス（図示せず）の終端から受信される。データ配線（Ｄ０からＤＮ）にわたるパリティが、（例えば、図４に示されるように、排他的ＯＲゲート４５、４７、および４９を備える）パリティ・ツリー４８を使用して計算される。計算されたデータ・パリティ信号５１は、排他的ＯＲゲート５５で、送信されたパリティ信号５３と比較される。
【００３４】
排他的ＯＲゲート５５から出力された出力信号５７は、入力データ信号ＤＮまたはコピーデータ信号ｃｏｐｙＮのどちらかを選択するマルチプレクサ５９０から５９Ｎに供給される。先の場合と同様、この信号は、上で図７において説明されたように、入力信号が安定するまで制御信号がブロックされるように、ゲートで制御されることができる。
【００３５】
しかし、この実施形態によれば、複数のゲート回路７９０〜７９Ｎが、各マルチプレクサ５９０〜５９Ｎの出力パスに接続される。言い換えると、データ・ラインがマルチプレクサ５９０〜５９Ｎによって選択された後、グリッチはデータ・ライン上で抑制される。この実施形態は、図８に示された第２の実施形態より少ないゲート回路しか必要としないという利点を有し、バスによって引き起こされたグリッチおよびマルチプレクサ５９０〜５９Ｎによって導入された変動に起因するどのような電力損も防止する。
【００３６】
上で説明された３つの実施形態のどのような組み合わせも可能であることに留意されたい。例えば、図７で説明された実施形態が図９で説明された実施形態と組み合わされる場合、この構成は、マルチプレクサ部で電力を低減し、（例えば誤り訂正に起因する）遷移が出力に出現することを防止する。同様に、図７で説明された実施形態が図８で説明された実施形態と組み合わされる場合、この構成は、出力で遷移遅延の差を除去し、（例えば誤り訂正に起因する）遷移が出力に出現することも防止する。その他の組み合わせも可能である。
【００３７】
本発明は、その他のタイプのデコード回路と共に使用されることもできる。
【００３８】
図１０は、（７，４）最適ハミング符号用の従来のハミング・デコーダ１００を示す。デコーダ１００は、デコード回路１０１によってデコードされる入力データ信号Ｄ０、Ｄ１、Ｄ２、Ｄ３を受信する。デコーダ１００は、デコード回路１０１の出力を受信する訂正回路１０３も備える。図示された４−ビット・ハミング・デコーダの場合、デコード回路１０１は、３つのパリティ信号１０９、１１１、１１３をそれぞれ発生させる３つのパリティ・ツリーを含む。パリティ信号１０９、１１１、１１３は、訂正回路１０３を制御するための制御信号１０７０、１０７１、Ｄ１０７、１０７３を発生させるシンドローム・デコーダに受け渡される。好ましくは、訂正回路１０３は、複数の排他的ＯＲゲート１０５０、１０５１、１０５２、１０５３を含み、各排他的ＯＲゲートは、入力信号Ｄ０、Ｄ１、Ｄ２、Ｄ３の１つと、制御信号１０７０、１０７１、Ｄ１０７、１０７３のうちそれぞれの１つを受信する。先に本出願において説明されたように、入力データ信号は異なるフライト時間を有するので、訂正回路１０３は、訂正動作モードと非訂正動作モードの間で誤ってスイッチすることがあり得、それによって、望まれないグリッチを引き起こす。
【００３９】
図１１は、本発明による改良ハミング・デコーダ１００を示す。デコーダ１００は、デコード回路１０１によってデコードされる入力データ信号Ｄ０、Ｄ１、Ｄ２、Ｄ３を受信する。デコーダ１００は、デコード回路１０１の出力を受信する訂正回路１０３も備える。デコード回路１０１は、３つのパリティ信号１０９、１１１、１１３をそれぞれ発生させる３つのパリティ・ツリーを含む。パリティ信号１０９、１１１、１１３は、訂正回路１０３を制御するための制御信号１０７０、１０７１、Ｄ１０７、１０７３を発生させるシンドローム・デコーダに受け渡される。好ましくは、訂正回路１０３は、複数の排他的ＯＲゲート１０５０、１０５１、１０５２、１０５３を含み、各排他的ＯＲゲートは、入力信号Ｄ０、Ｄ１、Ｄ２、Ｄ３の１つと、制御信号１０７０、１０７１、Ｄ１０７、１０７３のうちそれぞれの１つを受信する。しかし、この実施形態によれば、ハミング・デコーダは、１つまたは複数のゲート回路１１５、１１７、１１９をさらに備える。ゲート回路１１５、１１７、１１９は、制御信号を発生させる回路のパスに配置され、それによって、不要なグリッチの発生を防止する。
【００４０】
好ましくは、ゲート回路１１５、１１７、および１１９は、パリティ・ツリーとシンドローム・デコーダの間に配置される。例えば、ゲート回路１１５は、第１のパリティ信号１０９とゲート制御信号７３を受信する。ゲート回路１１７は、第２のパリティ信号１１１とゲート制御信号７３を受信し、一方、ゲート回路１１９は、第３のパリティ信号１１３とゲート制御信号７３を受信する。このように、パリティ信号１０９、１１１、１１３は、ゲート制御信号７３によって制御される所定の時間まで、シンドローム・デコーダに受け渡されることをブロックされる。好ましくは、ゲート制御信号は、すべての入力信号が安定した後にトリガされる。代替として、ゲート制御信号７３は、大部分の入力信号が安定した後にトリガされることもできる。この代替案はグリッチの部分的な減少、したがって部分的な電力削減しか可能にしないが、この解決策はより僅かな速度上のペナルティしかもたない。
【００４１】
上で説明された実施形態は、減らされた数のグリッチと、したがって低減された電力消費とを有するハミング・デコーダを提供する。実施形態で説明された（７、４）最適ハミング・デコーダの場合、３つのパリティ・ツリーに３つのゲート回路が提供されたことに留意されたい。しかし、より大きなワード・サイズの場合、ハミング・デコーダは、付加的なパリティ・ツリーの数がデータ・ビット数の対数に比例するので、より魅力的になる。したがって、３２データ・ビットの場合、６つのパリティ・ツリーと、したがって６つのゲート回路だけしか必要にならない。
【００４２】
好ましい実施形態がデュアル・レール・デコーダ回路およびハミング・デコーダに関連して説明されたが、本発明がその他のタイプのデコーダ回路にも適用できることは理解されよう。本発明は、非フォールト・トレラント符号とともに使用するのにも適している。
【００４３】
加えて、本発明の好ましい実施形態は、ゲート回路をＡＮＤゲートとして説明したが、その他の選択論理またはラッチ回路がこの目的で使用され得ることは理解されよう。
【００４４】
さらに、実施形態のいくつかは、所定の数のデータ信号を受信するデコーダ回路を参照して説明されたが、通信が任意の数のデータ信号によって機能し得ることは理解されよう。
【００４５】
上で説明された本発明は、デコーダ回路で発生させられるグリッチの数を減らすことによって、デコーダ回路での電力消費を低減するという利点を有する。
【００４６】
好ましい実施形態は、入力データ信号のすべてが安定である時に相当する所定の時間にゲート制御信号７３を発生させることによる電力消費の低減に言及したが、代替として、ゲート制御信号７３は、入力信号のいくつかだけが安定したと見なされた後にトリガされ得ることにも留意されたい。この代替案はグリッチの部分的な減少、したがって部分的な電力削減しか可能にしないが、この解決策はより僅かな速度上のペナルティしかもたない。
【００４７】
好ましい実施形態は、システム・クロックの遅延バージョンから発生させられるゲート制御信号に言及したが、ゲート制御信号も、例えば入力データおよび／またはパリティ・ビットを使用するその他の方法を使用して発生させ得ることにも留意されたい。この代替案は、自己タイミング調整（ｓｅｌｆ−ｔｉｍｅｄ）の解決策を提供する。
【図面の簡単な説明】
【００４８】
【図１】従来技術による、フォールト・トレラント・バス構造の概略図である。
【図２】犠牲者配線が攻撃者配線によってどのように影響を受けるかを示す３−配線・バス・システムの概略図である。
【図３】図２の３−配線・バス・システムにおけるスイッチング・モードを示す表である。
【図４】訂正回路用の制御信号がグリッチをこうむる従来のデュアル・レール・デコーダ回路をより詳細に示す図である。
【図５】データ信号の到着時間の差が原因で図４のデコーダで経験されるグリッチの簡略化された説明を示す図である。
【図６】図５の回路によって発生させられるグリッチを示すタイミング図である。
【図７】本発明の第１の実施形態による、デコーダ回路を示す図である。
【図８】本発明の第２の実施形態による、デコーダ回路を示す図である。
【図９】本発明の第３の実施形態による、デコーダ回路を示す図である。
【図１０】従来のハミング・デコーダ回路を示す図である。
【図１１】本発明の別の態様による、ハミング・デコーダ回路を示す図である。
【図１】
2007502458.tif 000003
【図２】
2007502458.tif 000004
【図３】
2007502458.tif 000005
【図４】
2007502458.tif 000006
【図５】
2007502458.tif 000007
【図６】
2007502458.tif 000008
【図７】
2007502458.tif 000009
【図８】
2007502458.tif 000010
【図９】
2007502458.tif 000011
【図１０】
2007502458.tif 000012
【図１１】
2007502458.tif 000013
【国際調査報告】
2007502458.tif 000014
2007502458.tif 000015
2007502458.tif 000016
2007502458.tif 000017