(57)【要約】【課題】ＳＯＩ技術を取り入れたＣＭＯＳデバイスにおける浮遊ボディの影響を抑制可能とする。【解決手段】極薄シリコン・オン・インシュレータ構造においてＮＲＯＭフラッシュメモリセルを実現する。平面型デバイスでは、ソース／ドレイン領域間のチャネルが通常時に完全空乏化されている。ソース／ドレイン領域と上方のゲート絶縁層との間に酸化物層を形成することで絶縁層を設ける。制御ゲートがゲート絶縁層の上部に形成される。縦型デバイスでは、ソース／ドレイン領域に側面が接する酸化物柱状体を基板から延伸させる。エピタキシャル再成長により、酸化物柱状体の側面に沿って極薄シリコンボディ領域が形成される。本構造の上部には、第２のソース／ドレイン領域が形成される。さらにその上部にゲート絶縁層及び制御ゲートが形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
通常時に完全空乏化されているボディ領域により分離された２つのソース／ドレイン領域を有する極薄シリコン・オン・インシュレータ層と、
前記２つのソース／ドレイン領域のそれぞれの上側に形成された酸化物層と、
前記ボディ領域及び前記酸化物層を覆うように形成され、複数の電荷を保持可能なゲート絶縁層と、
前記ゲート絶縁層上に形成された制御ゲートと、
を備えるＮＲＯＭトランジスタ。
【請求項２】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記ゲート絶縁層は、酸化物・窒化物・酸化物の複合構造を有することを特徴とするＮＲＯＭトランジスタ。
【請求項３】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記ゲート絶縁層は、酸化物・窒化物・酸化アルミニウムの複合層、酸化物・酸化アルミニウム・酸化物の複合層、又は酸化物・シリコンオキシカーバイド・酸化物の複合層のいずれかであることを特徴とするＮＲＯＭトランジスタ。
【請求項４】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記ゲート絶縁層は、アニール処理なしに湿式酸化により形成されたシリコン酸化物、シリコンのナノ粒子を包含するシリコンリッチ酸化物、シリコンオキシナイトライド層、シリコンリッチアルミニウム酸化物絶縁体、シリコンオキシカーバイド絶縁体、又はシリコンカーバイドのナノ粒子を包含するシリコン酸化物絶縁体のいずれかからなる非複合層であることを特徴とするＮＲＯＭトランジスタ。
【請求項５】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記ゲート絶縁層は、シリコン、窒素、アルミニウム、チタン、タンタル、ハフニウム、ランタン及びジルコニウムのうち２つ以上の材料からなる非化学量論的単一層からなることを特徴とするＮＲＯＭトランジスタ。
【請求項６】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記ＮＲＯＭトランジスタは、平面型構造を有することを特徴とするＮＲＯＭトランジスタ。
【請求項７】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記ＮＲＯＭトランジスタは、ＮＡＮＤ型構造を有することを特徴とするＮＲＯＭトランジスタ。
【請求項８】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記ＮＲＯＭトランジスタは、ＮＯＲ型構造を有することを特徴とするＮＲＯＭトランジスタ。
【請求項９】
絶縁層と、通常時に完全空乏化されているボディ領域により分離された２つのソース／ドレイン領域を有し、厚さが１００ｎｍ未満のシリコン・オン・インシュレータ層とを備える基板と、
前記２つのソース／ドレイン領域のそれぞれの上側に形成された酸化物層と、
前記ボディ領域及び前記酸化物層を覆うように形成された複合ゲート絶縁層と、
前記複合ゲート絶縁層上に形成された制御ゲートと、
を備えるＮＲＯＭフラッシュメモリセルであって、
前記複合ゲート絶縁層は、前記ＮＲＯＭフラッシュメモリセルが第１の方向に動作するとき第１の電荷を保持し、前記ＮＲＯＭフラッシュメモリセルが第２の方向に動作するとき第２の電荷を保持する窒化層を有する
ことを特徴とするＮＲＯＭフラッシュメモリセル。
【請求項１０】
請求項９記載のＮＲＯＭフラッシュメモリセルにおいて、
前記制御ゲートは、ポリシリコン層からなることを特徴とするＮＲＯＭフラッシュメモリセル。
【請求項１１】
請求項９記載のＮＲＯＭフラッシュメモリセルにおいて、
前記ＮＲＯＭフラッシュメモリセルが前記第１の方向に動作するとき、第１のソース／ドレイン領域がドレイン領域として動作し、前記ＮＲＯＭフラッシュメモリセルが前記第２の方向に動作するとき、前記第１のソース／ドレイン領域がソース領域として動作することを特徴とするＮＲＯＭフラッシュメモリセル。
【請求項１２】
複数の第１のソース／ドレイン領域を有する基板と、
前記基板から外方に延在する酸化物柱状体と、
前記酸化物柱状体における対向する側壁に沿ってシリコンをエピタキシャル再成長させることで形成され、それぞれが異なる前記第１のソース／ドレイン領域から垂直方向に延在する複数の極薄シリコンボディ領域と、
前記酸化物柱状体上に形成され、それぞれが異なる前記極薄シリコンボディ領域に接続される複数の第２のソース／ドレイン領域と、
前記複数の第１のソース／ドレイン領域、前記複数の極薄シリコンボディ領域及び前記複数の第２のソース／ドレイン領域を覆うように形成された絶縁層と、
前記絶縁層を覆うように形成された制御ゲートと、
を備える縦型ＮＲＯＭフラッシュメモリアレイ。
【請求項１３】
請求項１２記載の縦型ＮＲＯＭフラッシュメモリアレイにおいて、
前記縦型ＮＲＯＭフラッシュメモリアレイの第１のトランジスタは、前記複数の第１のソース／ドレイン領域のうちの１つと、第１の極薄シリコンボディ領域と、前記複数の第２のソース／ドレイン領域のうちの１つと、前記絶縁層のうち前記第１の極薄シリコンボディ領域を覆う部分と、前記制御ゲートのうち前記絶縁層の前記第１の極薄シリコンボディ領域を覆う部分を覆う部分とからなることを特徴とする縦型ＮＲＯＭフラッシュメモリアレイ。
【請求項１４】
請求項１２記載の縦型ＮＲＯＭフラッシュメモリアレイにおいて、
前記絶縁層は、酸化物層・窒化物層・酸化物層の複合構造からなることを特徴とする縦型ＮＲＯＭフラッシュメモリアレイ。
【請求項１５】
請求項１４記載の縦型ＮＲＯＭフラッシュメモリアレイにおいて、
前記複合構造における下方の酸化物層は、前記酸化物柱状体の側面に形成されたトレンチ内における厚みが、前記酸化物柱状体周辺に形成されたその他の部分の厚みよりも大きいことを特徴とする縦型ＮＲＯＭフラッシュメモリアレイ。
【請求項１６】
請求項１５記載の縦型ＮＲＯＭフラッシュメモリアレイにおいて、
前記第１のソース／ドレイン領域は、複数のトレンチの間で絶縁されることを特徴とする縦型ＮＲＯＭフラッシュメモリアレイ。
【請求項１７】
下側のソース／ドレイン領域を有する基板と、
前記基板から前記下側のソース／ドレイン領域の上方に延在する酸化物柱状体と、
前記酸化物柱状体における対向する側壁に沿ってシリコンをエピタキシャル再成長させることで形成され、前記下側のソース／ドレイン領域の各端部から垂直方向に延在する複数の極薄シリコンボディ領域と、
前記酸化物柱状体上に形成され、各端部が異なるボディ領域に接続された上側のソース／ドレイン領域と、
前記下側のソース／ドレイン領域、前記複数の極薄シリコンボディ領域、前記上側のソース／ドレイン領域の各側面の周囲に形成された絶縁層と、
前記絶縁層を覆うように形成された制御ゲートと、を備える縦型ＮＲＯＭフラッシュメモリアレイであって、
前記絶縁層のうち前記下側のソース／ドレイン領域の各側面と接する複数の部分は、前記絶縁層におけるその他の部分よりも厚く、前記複数の厚い部分の間で前記下側のソース／ドレイン領域が絶縁される
ことを特徴とする縦型ＮＲＯＭフラッシュメモリアレイ。
【請求項１８】
請求項１７記載の縦型ＮＲＯＭフラッシュメモリアレイにおいて、
前記絶縁層における前記複数の厚い部分は、下側の酸化物層からなることを特徴とする縦型ＮＲＯＭフラッシュメモリアレイ。
【請求項１９】
第１のソース／ドレイン領域として機能するドープ領域を有する基板と、
前記第１のソース／ドレイン領域から延在する複数の酸化物柱状体と、
前記酸化物柱状体における対向する側面に沿って形成され、完全空乏化された複数の極薄シリコンボディ領域と、
前記酸化物柱状体それぞれ及び前記極薄シリコンボディ領域それぞれを覆うように形成され、第２のソース／ドレイン領域として機能し、前記第１のソース／ドレイン領域と同一の導電性を有するポリシリコン層と、
前記基板、前記極薄シリコンボディ領域及び前記第２のソース／ドレイン領域を覆うように形成され、前記基板に沿った部分がその他の部分よりも厚い酸化物層と、
前記酸化物層における前記酸化物柱状体に対向する側面にのみを覆うように形成された窒化物・酸化物層と、
前記窒化物・酸化物層を覆うように形成されたポリシリコン制御ゲートと、
を有し、
前記ドープ領域は、前記基板に沿って延在し、前記基板の導電型と異なる導電型を有することを特徴とする縦型ＮＲＯＭフラッシュメモリアレイ。
【請求項２０】
請求項１９記載の縦型ＮＲＯＭフラッシュメモリアレイにおいて、
前記第２のソース／ドレイン領域を前記酸化物柱状体に接続する導電性ワイヤをさらに有することを特徴とする縦型ＮＲＯＭフラッシュメモリアレイ。
【請求項２１】
請求項１９記載の縦型ＮＲＯＭフラッシュメモリアレイにおいて、
前記第１及び第２のソース／ドレイン領域は、ｎ＋型導電層からなることを特徴とする縦型ＮＲＯＭフラッシュメモリアレイ。
【請求項２２】
請求項１９記載の縦型ＮＲＯＭフラッシュメモリアレイにおいて、
前記縦型ＮＲＯＭフラッシュメモリアレイは、ＮＯＲ型構造を有することを特徴とする縦型ＮＲＯＭフラッシュメモリアレイ。
【請求項２３】
電子システムで用いる制御信号を生成するプロセッサと、
前記プロセッサに接続され、複数のメモリセルを備えるメモリアレイと、
を有する電子システムであって、
前記メモリアレイは、
通常時に完全空乏化されているボディ領域により分離された２つのソース／ドレイン領域を有する極薄シリコン・オン・インシュレータ層と、
前記２つのソース／ドレイン領域のそれぞれの上側に形成された酸化物層と、
前記ボディ領域及び前記酸化物層を覆うように形成され、複数の電荷を保持可能なゲート絶縁層と、
前記ゲート絶縁層上に形成された制御ゲートと、
を備えることを特徴とする電子システム。
【請求項２４】
完全空乏化されたボディ領域を有する極薄シリコン・オン・インシュレータに複数のドープ領域を形成するステップと、
前記複数のドープ領域それぞれの上側に酸化物層を形成するステップと、
前記ドープ領域及び前記完全空乏化された領域を覆うゲート絶縁層を形成するステップと、
前記ゲート絶縁層を覆うポリシリコン制御ゲートを形成するステップと、
を備えるＮＲＯＭフラッシュメモリセルアレイの製造方法。
【請求項２５】
請求項２４記載のＮＲＯＭフラッシュメモリセルアレイの製造方法において、
前記ゲート絶縁層を形成するステップは、酸化物・窒化物・酸化物の複合層を形成するステップを備えることを特徴とするＮＲＯＭフラッシュメモリセルアレイの製造方法。
【請求項２６】
請求項２４記載のＮＲＯＭフラッシュメモリセルアレイの製造方法において、
前記ポリシリコン制御ゲートは、前記ＮＲＯＭフラッシュメモリセルアレイがＮＯＲ型フラッシュメモリアレイとなるように形成されることを特徴とするＮＲＯＭフラッシュメモリセルアレイの製造方法。
【請求項２７】
請求項２４記載のＮＲＯＭフラッシュメモリセルアレイの製造方法において、
前記ポリシリコン制御ゲートは、前記ＮＲＯＭフラッシュメモリセルアレイがＮＡＮＤ型フラッシュメモリアレイとなるように形成されることを特徴とするＮＲＯＭフラッシュメモリセルアレイの製造方法。
【請求項２８】
複数の縦型ＮＲＯＭメモリセルを有するメモリアレイの製造方法であって、
それぞれの間に間隙が介在するように複数の第１のドープ領域を基板に形成するステップと、
前記第１のドープ領域間の前記間隙の上側に酸化物柱状体を形成するステップと、
前記各第１のドープ領域から前記酸化物柱状体の対向する側壁に沿って延在する極薄シリコンボディ領域をエピタキシャル再成長により形成するステップと、
前記酸化物柱状体及び前記極薄シリコンボディ領域をポリシリコン層で覆い、このポリシリコン層に複数の第２のドープ領域を形成するステップと、
前記第１のドープ領域、前記極薄シリコンボディ領域及び前記第２のドープ領域を覆うゲート絶縁層を形成するステップと、
前記極薄シリコンボディ領域それぞれの近傍において前記ゲート絶縁層を覆うポリシリコン制御ゲート領域を形成するステップと、
を備え、
前記第１のドープ領域は、前記基板と異なる導電型を有し、
前記第２のドープ領域は導通され、前記第１のドープ領域と同一の導電型を有することを特徴とするメモリアレイの製造方法。
【請求項２９】
請求項２８記載のメモリアレイの製造方法において、
前記ポリシリコン制御ゲート領域を形成するステップは、前記ゲート絶縁層に対して連続する層として前記ポリシリコン制御ゲートを形成するステップを備えることを特徴とするメモリアレイの製造方法。
【請求項３０】
複数の縦型ＮＲＯＭメモリセルを有するメモリアレイの製造方法であって、
複数の第１のドープ領域を基板に形成するステップと、
前記第１のドープ領域の上側に酸化物柱状体を形成するステップと、
前記各第１のドープ領域の端部から前記酸化物柱状体の側壁に沿って延在する極薄シリコンボディ領域をエピタキシャル再成長により形成するステップと、
前記酸化物柱状体及び前記極薄シリコンボディ領域をポリシリコン層で覆い、当該ポリシリコン層に複数の第２のドープ領域を形成するステップと、
前記第１のドープ領域、前記極薄シリコンボディ領域及び前記第２のドープ領域を覆うゲート絶縁層を形成するステップと、
前記極薄シリコンボディ領域それぞれの近傍において前記ゲート絶縁層を覆うポリシリコン制御ゲート領域を形成するステップと、
を備え、
前記第１のドープ領域は、前記基板と異なる導電型を有し、
前記第１のドープ領域の各端部は、前記酸化物柱状体における隣接する側壁を越えて延在し、
前記第２のドープ領域は、電気的に接続され、前記第１のドープ領域と同一の導電型を有し、
前記ゲート絶縁層は、前記第１のドープ領域の各端部近傍の部分がその他の部分よりも厚い下側層を有することを特徴とするメモリアレイの製造方法。
【請求項３１】
請求項３０記載のメモリアレイの製造方法において、
前記ゲート絶縁層は、酸化物・窒化物・酸化物の複合層であり、前記下側層は、酸化物層であることを特徴とするメモリアレイの製造方法。
【請求項３２】
請求項３０記載のメモリアレイの製造方法において、
前記下側層は、酸化物層であることを特徴とするメモリアレイの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリデバイスに関し、より詳細には、窒化物を用いた読み出し専用メモリとしてのフラッシュメモリデバイスに関する。
【背景技術】
【０００２】
コンピュータやその他の電子デバイスの動作速度及び処理能力の向上に伴い、デバイスを構成する集積回路にもより高い性能が求められている。集積回路の動作を高速化する方法の１つとして、デバイスを構成するトランジスタのサイズを小さくすることが挙げられる。しかし、トランジスタを微細化及び高速化すると、トランジスタの動作速度に対してトランジスタ間の接続に伴う遅延が大きくなる。
【０００３】
集積回路を高速化させる別の技術として、別の半導体を用いることが挙げられる。例えば、シリコン・オン・インシュレータ（ＳＯＩ）技術によれば、同等のＣＭＯＳ技術と比較して性能が２５〜３５％向上する。ＳＯＩは、シリコン酸化物やガラス等の絶縁層の上にシリコン薄膜層を形成する技術である。ＳＯＩによるこの薄膜層を用いてトランジスタが形成される。ＳＯＩ層を用いることで、トランジスタの容量が減少し、トランジスタの動作が高速化する。
【０００４】
図１には、一般的な従来技術としてのＳＯＩ半導体が示されている。絶縁層１０２上のシリコン層１０１にはトランジスタが形成される。絶縁層１０２は、基板１０３の頂面に形成される。シリコン層１０１の内部には、ドレイン／ソース領域１０５、１０６が形成される。部分空乏化したチャネル１０９の上方にはゲート１０７が形成される。空乏領域１１２の内部には、部分空乏化により生じた浮遊ボディ１１０が形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ＳＯＩ技術には、いくつかの重大な技術的課題が存在する。ＳＯＩトランジスタに用いられるシリコン膜は、完全な結晶性シリコンとしなければならない。しかし、絶縁層は結晶性ではない。絶縁層の結晶特性は、純度の高いシリコンの結晶特性と大きく異なるため、完全な結晶性シリコン・オン・インシュレータを作成すること、すなわち、他の絶縁体とともに完全な結晶性シリコンを作成することは非常に困難である。完全な結晶性シリコンが得られない場合、ＳＯＩ膜上には欠陥が生じることになる。この場合、トランジスタの性能が低下してしまう。
【０００６】
さらに、ＳＯＩ技術を用いた部分空乏型ＣＭＯＳデバイスで生じる浮遊ボディの影響は、多くの論理回路やメモリ回路での用途において望ましいものではない。浮遊ボディにより、閾値電圧やスイッチング速度が変化し、特定の論理ゲートのスイッチング過程の機能が複雑化する。ダイナミック・ロジックやＤＲＡＭメモリでは、浮遊ボディにより、データの消失を招く過度の電荷漏洩や保持時間の短縮が起こる。従来のフラッシュメモリやＮＲＯＭデバイスでは、浮遊ボディにより、消去可能な領域が減少し、消去時間が遅くなっている。
【０００７】
上記の理由により、及び、本明細書を読み、その内容を理解することで当業者に明らかとなる後述する他の理由により、ＳＯＩ技術を取り入れたＣＭＯＳデバイスにおける浮遊ボディの影響をなくす方法が求められている。
【０００８】
本発明により解決される、浮遊ボディの影響に関する上述の課題及びその他の課題は、以下の説明を読み、その内容を検討することにより理解されよう。
【課題を解決するための手段】
【０００９】
本発明に係るＮＲＯＭトランジスタは、極薄シリコン・オン・インシュレータ基板を有する。シリコンには、通常時に完全空乏化されているボディ領域により分離された２つのドープされたソース／ドレイン領域が含まれる。このドープされた領域は、基板とは異なる導電性を有する。
【００１０】
２つのソース／ドレイン領域のそれぞれの上側には、酸化物層が形成される。ボディ領域及び酸化物層を覆うゲート絶縁層が形成される。ゲート絶縁層は、複数の電荷を保持可能である。ゲート絶縁層上には、制御ゲートが形成される。
【００１１】
本発明のさらに別の実施形態は、上記形態を改変した方法及び装置を含む。
【発明を実施するための最良の形態】
【００１２】
以下、添付の図面を参照しつつ、本発明について詳述する。添付図面は、本願開示の一部を構成するものであり、これらの図面に基づき、本発明に係る特定の実施形態が示される。各図面において、実質的に同様の構成要素には、同様の参照符号を付すものとする。各実施形態は、当業者が本発明を実施可能な程度に開示される。本発明の範囲から外れない限り、他の実施形態も可能であり、また、構造的、論理的及び電気的変更も可能である。従って、以下の説明は、限定的に解釈すべきではなく、本発明の範囲は、添付の特許請求の範囲及びその均等の範囲によってのみ決定される。
【００１３】
図２には、極薄シリコン・オン・インシュレータ（ＳＯＩ）技術を用いた平面型ＮＲＯＭセルの一実施形態の断面図が示されている。図２のＮＲＯＭ型フラッシュメモリセルは、実質的にグラウンドであるビット線を有するＮＯＲ型アレイセルである。
【００１４】
ＮＲＯＭ型フラッシュメモリセルは、絶縁層２０２上に形成されたシリコン層２０１を備える。極薄ＳＯＩセルにおけるシリコン層２０１の厚みは、１００ｎｍ（１０００Å）未満である。このシリコン層２０１は、ビット線２２０、２２１として機能する２つのソース／ドレイン領域２２０、２２１からなる。このソース／ドレイン領域２２０、２２１には、ｎ型材料を用いることができる。基板がｎ型材料からなる場合、ｐ型材料を用いてもよい。
【００１５】
ビット線２２０、２２１の間のボディ領域２００は、極薄ＳＯＩにおいて通常時に完全空乏化されている。ボディ領域２００は、イオン化されたアクセプタ不純物２０３及びイオン化されたドナー不純物２０５からなる。シリコン層２０１上には、２つの酸化物層２１０、２１１が形成されている。
【００１６】
ここで、制御ゲート２３０とシリコン層２０１の間には、酸化物・窒化物・酸化物（ＯＮＯ）の複合構造体を形成し、ゲート絶縁層２０７とすることができる。また、制御ゲート２３０をポリシリコン材料から構成し、ＮＯＲ型フラッシュセルの「ｘ」方向に延伸させることができる。窒化物層２２５は、２つの電荷保持領域２３１、２３２を有する。
【００１７】
別の実施形態として、上述したＯＮＯ複合構造体以外にも、他のゲート絶縁層を使用することもできる。これらの構造体は、酸化物・窒化物・アルミニウム酸化物の複合層、酸化物・アルミニウム酸化物・酸化物の複合層、酸化物・シリコンオキシカーバイド・酸化物の複合層その他の複合層とすることができる。
【００１８】
さらに別の実施形態では、ゲート絶縁層を、アニール処理なしに湿式酸化により形成された通常よりも厚いシリコン酸化物、シリコンのナノ粒子を含むシリコンリッチ酸化物、複合層ではないシリコンオキシナイトライド、複合層ではないシリコンリッチアルミニウム酸化物絶縁体、複合層ではないシリコンオキシカーバイド、シリコンカーバイドのナノ粒子を含むシリコン酸化物絶縁体その他の非複合層とすることが可能であるとともに、シリコン、窒素、アルミニウム、チタン、タンタル、ハフニウム、ジルコニウム、ランタン等の絶縁材料として一般的に用いられるものうち２つ以上の材料からなる非化学量論的単一層をゲート絶縁層とすることが可能である。
【００１９】
図３には、極薄ＳＯＩを用いた本発明に係る２つの縦型・ＮＯＲ型ＮＲＯＭセル３５０、３５１の一実施形態の断面図が示されている。この縦型の実施形態では、より高密度のメモリアレイが提供される。
【００２０】
図３の各縦型・ＮＯＲ型ＮＲＯＭセル３５０、３５１は、ビット線として機能し、ｎ＋型シリコンからなるソース／ドレイン領域３３０、３３１を有する。基板がｎ型材料からなる場合、ｐ型材料から構成することもできる。垂直方向に延在する酸化物柱状体３１０の上部には、各トランジスタのための別のソース／ドレイン領域３２０、３２１が形成される。左側のトランジスタ３５０では、ソース／ドレイン領域３２０、３３１が用いられ、右側のトランジスタ３５１では、ソース／ドレイン領域３２１、３３０が用いられる。上側のソース／ドレイン領域３２０、３２１は、粒界により分離されているが、電気的には接続されている。垂直方向に延在する酸化物柱状体３１０は、２つのトランジスタ３５０、３５１の間の絶縁体である。
【００２１】
垂直方向のエピタキシャル再成長を用いて、酸化物柱状体３１０の側壁に沿って極薄シリコンの非晶質層３００、３０１が形成される。この非晶質層３００，３０１は、極薄シリコン（すなわち、１００ｎｍ未満）のボディ領域３００、３０１であり、通常時に完全空乏化されている。極薄シリコンボディ領域３００、３０１の厚さ方向は、各領域について図示されている。左側の極薄シリコンボディ領域３０１は、左側のトランジスタ３５０の一部であり、右側のボディ領域３００は、右側のトランジスタ３５１の一部である。
【００２２】
ここで、ゲート絶縁層３０７は、ＯＮＯ複合構造体とすることができる。或いは、ゲート絶縁層３０７を上述したようなもので構成することができる。このゲート絶縁層３０７の上方には、制御ゲート３３０が形成される。制御ゲート３３０は、両方のトランジスタ３５０、３５１において共通に用いられ、メモリアレイにおけるワード線として機能する。制御ゲート３３０は、例えば、ポリシリコン材料からなる。
【００２３】
図４には、極薄ＳＯＩを用いた本発明に係る２つのＮＯＲ型ＮＲＯＭセルの別の実施形態の断面図が示されている。この実施形態は、エピタキシャル再成長により極薄シリコンボディ領域４００、４０１が酸化物柱状体４１０の側壁に沿って形成される点で、図３の実施形態と実質的に同様の構成を有する。酸化物柱状体４１０の上側には、上側のソース／ドレイン領域４２０、４２１が形成され、ゲート絶縁層４２０上には、トランジスタ４５０、４５１の両方をワード線により接続する共通ポリシリコン制御ゲート４０５が形成される。
【００２４】
しかし、図４の実施形態では、ゲート絶縁層４２０における下側の酸化物層４０２、４０４が、前述した実施形態よりも溝部（ｔｒｅｎｃｈ）において厚くなっている。また、図３の２つのソース／ドレイン領域３３０、３３１が、図４では、上記厚くなっている部分の間で絶縁された単一のｎ＋型ソース／ドレイン領域４３０に置き換わっている。
【００２５】
図５には、本発明に係るＮＯＲ型ＮＲＯＭフラッシュメモリアレイの電気的等価回路図が示されている。この回路図は、平面型の実施形態及び図３の縦型の実施形態の両方を表している。
【００２６】
アレイにおけるデバイス５１０〜５１２のすべてを制御ゲート５０１が横切っている。ｎ＋型ソース／ドレイン領域５０３、５０４は、実質的なグラウンドであるデータ線又はビット線として用いられる。当該分野において周知であるように、アレイにおけるビット線は、セル５１０〜５１２からデータを読み出すためにセンスアンプに接続される。制御ゲート５０１は、セル５１０〜５１２を選択するためのワード線である。
【００２７】
図６には、極薄ＳＯＩを用いた本発明に係る縦型・ＮＯＲ型ＮＲＯＭメモリアレイのさらに別の実施形態の断面図が示されている。図６には、４つの縦型トランジスタ６５０〜６５３が示されている。明確化のため、第１の酸化物柱状体６３２周辺に形成されたトランジスタのみを示す。その他のトランジスタも、構造や動作は略同一である。
【００２８】
前述の各実施形態と同様、エピタキシャル再成長により、２つの極薄シリコンボディ領域６０８、６０９が酸化物柱状体６３２の側壁に沿って形成される。また、極薄シリコンボディ領域６０８、６０９に沿って、ゲート絶縁層６０１、６０２が形成される。ゲート絶縁層６０１、６０２には、各トランジスタ６５０、６５１に用いるｎ＋型ポリシリコンゲート構造体６３０、６３１が形成される。
【００２９】
各トランジスタ６５０〜６５３について、窒化物層６０３、６０４により、２つの電荷保持領域６１０、６１１が形成される。溝領域（ｔｒｅｎｃｈ ａｒｅａ）における下側の酸化物層６０５は、ゲート絶縁層の他の部分よりも厚くなっている。下側のｎ＋型領域６２０上には、各トランジスタのバイアス方向に応じて共通のソース／ドレイン領域として機能する上記セル６５０〜６５３が形成される。
【００３０】
上側のｎ＋型領域６６０、６６１は、各トランジスタ６５０、６５１にとっての第２の共通ソース／ドレイン領域である。各トランジスタの上側のｎ＋型領域６６０、６６１は、ボンディングワイヤ６４０又は他の導電デバイスにより、アレイにおける他のトランジスタに接続されている。
【００３１】
図７には、図６の実施形態に基づく本発明に係るＮＯＲ型ＮＲＯＭフラッシュメモリアレイの電気的等価回路図が示されている。図７では、図６に示したそれぞれのセル６５０〜６５３が表されている。
【００３２】
制御ゲート７０１〜７０４は、アレイにおける別のセルに接続され、ワード線として機能する。図６では、制御ゲート７０１〜７０４のうち２つに対し参照符号６３０、６３１が付されて示されている。上側の共通のソース／ドレイン領域６６０、６６１は、実質的にグラウンドであるデータビット線７０９として示されており、共通ソース／ドレイン領域６２０は、実質的にグラウンドであるデータビット線７０８として示されている。
【００３３】
図８には、極薄ＳＯＩを用いた本発明に係る平面型・ＮＡＮＤ型ＮＲＯＭセルの一実施形態の断面図が示されている。この実施形態は、極薄ＳＯＩにおいて完全空乏化されたボディ領域８０１を有する２つのソース／ドレイン領域８０３、８０４からなる。このｎ＋型領域の上方には、２つの酸化物層８０７、８０８が形成され、これらからなる構造体の上方には、ゲート絶縁層８０５が形成される。一実施形態では、ゲート絶縁層８０５は、ＯＮＯ複合層であるが、上述の材料を含む他の材料を用いることができる。
【００３４】
ゲート絶縁層８０５の上方には、制御ゲート８０６が形成される。ＮＯＲ型の実施形態における「ｘ」方向の代わりに、ＮＡＮＤ型の実施形態では、制御ゲート８０６が「ｚ」方向に伸びる。
【００３５】
図９には、極薄ＳＯＩを用いた本発明に係る２つの縦型・ＮＡＮＤ型ＮＲＯＭセル９１０、９１１の一実施形態の断面図が示される。各トランジスタ９１０、９１１は、ｐ型基板中に形成されたソース／ドレイン領域９０５、９０６を備える。酸化物柱状体９３０の上側には、第２のソース／ドレイン領域９２０、９２１が形成され、第２のソース／ドレイン領域９２０、９２１は、粒界により分離されるが、電気的には接続されたままである。ソース／ドレイン領域９０５、９０６、９２０、９２１は、実質的なグラウンドであるビット線又はデータ線として機能する。
【００３６】
酸化物柱状体９３０の側壁には、エピタキシャル再成長により極薄シリコンボディ領域９０１、９０２が成長する。前述の各実施形態のように、これらのボディ領域９０１、９０２は、厚さが１００ｎｍ未満である。
【００３７】
トランジスタ９１０、９１１の上側には、ゲート絶縁層９５０が形成される。一実施形態において、ゲート絶縁層９５０は、ＯＮＯ複合層である。別の実施形態では、上述した材料を用いることができる。
【００３８】
各トランジスタ９１０、９１１における制御ゲート９０７、９０８は、ポリシリコン層からなり、ゲート絶縁層９５０の各側面に形成される。制御ゲート９０７、９０８は、他のトランジスタに接続され、ワード線として機能する。
【００３９】
図１０には、図９の実施形態に係るＮＡＮＤ型ＮＲＯＭフラッシュメモリアレイの電気的等価回路図が示されている。図９における２つのトランジスタ９１０、９１１が示されている。
【００４０】
図１０のｎ＋型ソース／ドレイン接続部１００５は、図９の２つのソース／ドレイン領域９２０、９２１に対応する。図１０のワード線１００１、１００２は、図９の制御ゲート９０７、９０８にそれぞれ対応する。図９の基板に形成されたソース／ドレイン領域９０５、９０６は、図１０のソース／ドレイン接続部１００９、１００７に対応する。
【００４１】
上述の各実施形態は、ｎチャネル型トランジスタであった。しかし、当業者であれば、ドーピングの種類を変更するにより導電型を反転することで、極薄シリコンのｐチャネル型トランジスタを有するＮＲＯＭ構造にも適用可能であることが理解されよう。
【００４２】
本発明に係る極薄シリコンのＮＲＯＭフラッシュメモリセルを形成するためのマスキング工程及びエッチング工程については詳述しない。上述した構造体を形成するために要する様々な工程は、当業者にとって周知である。
【００４３】
図１１には、本発明に係る極薄ＳＯＩフラッシュメモリセルを組み込み可能なメモリデバイス１１００の機能ブロック図が示されている。メモリデバイス１１００は、プロセッサ１１１０に接続されている。プロセッサ１１１０としては、マイクロプロセッサ他の制御回路を用いることができる。メモリデバイス１１００及びプロセッサ１１１０は、電子システム１１２０の一部を構成する。メモリデバイス１１００は、本発明の理解を促進するためメモリの特徴に焦点を当てて簡略化されている。
【００４４】
メモリデバイス１１００は、フラッシュメモリセルアレイ１１３０を有する。一実施形態において、メモリセルは、ＮＲＯＭフラッシュメモリセルとし、行及び列からなる複数のバンクにメモリアレイ１１３０を配置することができる。メモリセルの各行における制御ゲートは、ワード線に接続され、メモリセルのドレイン及びソースの接続部は、ビット線に接続される。当該分野において周知であるように、ビット線に対するセルの接続方法は、アレイがＮＡＮＤ型構造であるか又はＮＯＲ型構造であるかに依存する。
【００４５】
また、アドレス入力端子Ａ０〜Ａｘ １１４２に送信されたアドレス信号をラッチするアドレスバッファ回路１１４０が設けられる。アドレス信号は、行デコーダ１１４４及び列デコーダ１１４６により受信及び復号され、メモリアレイ１１３０へのアクセスに用いられる。当業者であれば、本明細書を読めば、アドレス入力端子の数は、メモリアレイ１１３０の密度及び構造に依存することが理解されよう。すなわち、アドレスの数は、メモリセルの数の増加並びにバンク及びブロックの数の増加に伴って増加する。
【００４６】
メモリデバイス１１００は、センス／バッファ回路１１５０を用いて、メモリアレイの列における電圧又は電流の変化を検出することにより、メモリアレイ１１３０のデータを読み出す。センス／バッファ回路１１５０は、一実施形態において、メモリアレイ１１３０からデータ列を読み出し及びこれをラッチするように接続することができる。データ入出力バッファ回路１１６０により、複数のデータ端子１１６２とコントローラ１１１０との間で双方向データ通信が可能となる。メモリアレイ１１３０にデータを書き込むために書き込み回路１１５５が設けられる。
【００４７】
制御回路１１７０は、プロセッサ１１１０から制御端子１１７２に送信された信号を復号する。この信号は、データ読み出し処理、データ書き込み処理、消去処理を含むメモリアレイ１１３０に対する処理を制御するために用いられる。制御回路１１７０としては、ステートマシン、シーケンサその他の制御装置を用いることができる。
【００４８】
本発明に係るＮＲＯＭメモリセルは、ＣＭＯＳと互換性のある処理を採用しているため、図１１のメモリデバイス１１００は、ＣＭＯＳプロセッサへの組み込み装置とすることができる。
【００４９】
図１１に示すフラッシュメモリデバイスは、メモリの特徴の基本的理解を促進するために簡略化されている。より詳細なフラッシュメモリの内部回路及び機能は、当業者にとって周知である。
【００５０】
結び
以上のように、極薄ＳＯＩを用いた本発明に係るＮＲＯＭフラッシュメモリセルでは、完全空乏化されたボディ領域を形成する。これにより、部分空乏型ＣＭＯＳデバイスで発生する浮遊ボディの不要な影響を抑制することが可能となる。
【００５１】
ここでは、具体的な実施形態について説明したが、当業者にとって、上記の実施形態に代えて、同一の目的を達成することのできるあらゆる構成が利用可能である。本発明に関する多くの応用が当業者にとって明らかであろう。従って、本願は、本発明に関するあらゆる応用及び改変を包含することを意図している。本発明が添付の特許請求の範囲及びその均等の範囲によってのみ限定されることを明確に意図している。
【図面の簡単な説明】
【００５２】
【図１】図１は、一般的な従来技術としてのＳＯＩ半導体の断面図である。
【図２】図２は、極薄ＳＯＩを用いた平面型・ＮＯＲ型ＮＲＯＭセルの一実施形態の断面図である。
【図３】図３は、極薄ＳＯＩを用いた本発明に係る２つの縦型・ＮＯＲ型ＮＲＯＭセルの一実施形態の断面図である。
【図４】図４は、極薄ＳＯＩを用いた本発明に係る２つの縦型・ＮＯＲ型ＮＲＯＭセルの他の実施形態の断面図である。
【図５】図５は、本発明に係るＮＯＲ型ＮＲＯＭフラッシュメモリアレイの電気的等価回路図である。
【図６】図６は、極薄ＳＯＩを用いた本発明に係る縦型・ＮＯＲ型ＮＲＯＭメモリアレイのさらに他の実施形態の断面図である。
【図７】図７は、図６の実施形態に係るＮＯＲ型ＮＲＯＭフラッシュメモリアレイの電気的等価回路図である。
【図８】図８は、極薄ＳＯＩを用いた本発明に係る平面型・ＮＡＮＤ型ＮＲＯＭセルの一実施形態の断面図である。
【図９】図９は、極薄ＳＯＩを用いた本発明に係る２つの縦型・ＮＡＮＤ型ＮＲＯＭセルの一実施形態の断面図である。
【図１０】図１０は、図９の実施形態に係るＮＡＮＤ型ＮＲＯＭフラッシュメモリアレイの電気的等価回路図である。
【図１１】図１１は、本発明に係る電子システムの一実施形態の構成図である。
【図１】
2007534161.tif 000003
【図２】
2007534161.tif 000004
【図３】
2007534161.tif 000005
【図４】
2007534161.tif 000006
【図５】
2007534161.tif 000007
【図６】
2007534161.tif 000008
【図７】
2007534161.tif 000009
【図８】
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【図９】
2007534161.tif 000011
【図１０】
2007534161.tif 000012
【図１１】
2007534161.tif 000013
【手続補正書】
【提出日】平成18年7月11日(2006.7.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
通常時に完全空乏化されているボディ領域（２００）により分離された２つのソース／ドレイン領域（２２０、２２１）を有する極薄シリコン・オン・インシュレータ層（２０１）と、
前記２つのソース／ドレイン領域（２２０、２２１）のそれぞれの上側に形成された酸化物層（２１０、２１１）と、
前記ボディ領域（２００）及び前記酸化物層（２１０、２１１）を覆うように形成され、複数の電荷を保持可能なゲート絶縁層（２０７）と、
前記ゲート絶縁層（２０７）上に形成された制御ゲート（２３０）と、
を備えるＮＲＯＭトランジスタ。
【請求項２】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記ゲート絶縁層（２０７）は、酸化物・窒化物・酸化物の複合構造を有することを特徴とするＮＲＯＭトランジスタ。
【請求項３】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記ゲート絶縁層（２０７）は、酸化物・窒化物・酸化アルミニウムの複合層、酸化物・酸化アルミニウム・酸化物の複合層、又は酸化物・シリコンオキシカーバイド・酸化物の複合層のいずれかであることを特徴とするＮＲＯＭトランジスタ。
【請求項４】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記ゲート絶縁層（２０７）は、アニール処理なしに湿式酸化により形成されたシリコン酸化物、シリコンのナノ粒子を包含するシリコンリッチ酸化物、シリコンオキシナイトライド層、シリコンリッチアルミニウム酸化物絶縁体、シリコンオキシカーバイド絶縁体、又はシリコンカーバイドのナノ粒子を包含するシリコン酸化物絶縁体のいずれかからなる非複合層であることを特徴とするＮＲＯＭトランジスタ。
【請求項５】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記ゲート絶縁層（２０７）は、シリコン、窒素、アルミニウム、チタン、タンタル、ハフニウム、ランタン及びジルコニウムのうち２つ以上の材料からなる非化学量論的単一層からなることを特徴とするＮＲＯＭトランジスタ。
【請求項６】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記ＮＲＯＭトランジスタは、平面型構造を有することを特徴とするＮＲＯＭトランジスタ。
【請求項７】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記ＮＲＯＭトランジスタは、ＮＡＮＤ型構造のアレイに組み込まれることを特徴とするＮＲＯＭトランジスタ。
【請求項８】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記ＮＲＯＭトランジスタは、ＮＯＲ型構造のアレイに組み込まれることを特徴とするＮＲＯＭトランジスタ。
【請求項９】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記極薄シリコン・オン・インシュレータ層（２０１）の厚さが１００ｎｍ未満であることを特徴とするＮＲＯＭトランジスタ。
【請求項１０】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記制御ゲート（２３０）は、ポリシリコン層からなることを特徴とするＮＲＯＭトランジスタ。
【請求項１１】
請求項１記載のＮＲＯＭトランジスタにおいて、
前記ＮＲＯＭトランジスタが第１の方向に動作するとき、第１のソース／ドレイン領域（２２０、２２１）がドレイン領域として動作し、前記ＮＲＯＭトランジスタが第２の方向に動作するとき、前記第１のソース／ドレイン領域（２２０、２２１）がソース領域として動作することを特徴とするＮＲＯＭトランジスタ。
【請求項１２】
複数の第１のソース／ドレイン領域（３３０、３３１）を有する基板と、
前記基板から外方に延在する酸化物柱状体（３１０）と、
前記酸化物柱状体（３１０）における対向する側壁に沿ってシリコンをエピタキシャル再成長させることで形成され、それぞれが異なる前記第１のソース／ドレイン領域（３３０、３３１）から垂直方向に延在する複数の極薄シリコンボディ領域（３００、３０１）と、
前記酸化物柱状体（３１０）上に形成され、それぞれが異なる前記極薄シリコンボディ領域（３０１、３００）に接続される複数の第２のソース／ドレイン領域（３２０、３２１）と、
前記複数の第１のソース／ドレイン領域（３３０、３３１）、前記複数の極薄シリコンボディ領域（３００、３０１）及び前記複数の第２のソース／ドレイン領域（３２０、３２１）を覆うように形成された絶縁層（３０７）と、
前記絶縁層（３０７）を覆うように形成された制御ゲート（３３０）と、
を備える縦型ＮＲＯＭフラッシュメモリトランジスタ。
【請求項１３】
請求項１２記載の縦型ＮＲＯＭフラッシュメモリトランジスタにおいて、
前記縦型ＮＲＯＭフラッシュメモリアレイの第１のトランジスタは、前記複数の第１のソース／ドレイン領域のうちの１つと、第１の極薄シリコンボディ領域と、前記複数の第２のソース／ドレイン領域のうちの１つと、前記絶縁層のうち前記第１の極薄シリコンボディ領域を覆う部分と、前記制御ゲートのうち前記絶縁層の前記第１の極薄シリコンボディ領域を覆う部分を覆う部分とからなることを特徴とする縦型ＮＲＯＭフラッシュメモリトランジスタ。
【請求項１４】
請求項１２記載の縦型ＮＲＯＭフラッシュメモリトランジスタにおいて、
前記絶縁層は、酸化物層・窒化物層・酸化物層の複合構造からなることを特徴とする縦型ＮＲＯＭフラッシュメモリトランジスタ。
【請求項１５】
請求項１４記載の縦型ＮＲＯＭフラッシュメモリトランジスタにおいて、
前記複合構造における下方の酸化物層は、前記酸化物柱状体の側面に形成されたトレンチ内における厚みが、前記酸化物柱状体周辺に形成されたその他の部分の厚みよりも大きいことを特徴とする縦型ＮＲＯＭフラッシュメモリトランジスタ。
【請求項１６】
請求項１５記載の縦型ＮＲＯＭフラッシュメモリトランジスタにおいて、
前記第１のソース／ドレイン領域は、複数のトレンチの間で絶縁されることを特徴とする縦型ＮＲＯＭフラッシュメモリトランジスタ。
【請求項１７】
請求項１２記載の縦型ＮＲＯＭフラッシュメモリトランジスタにおいて、
前記絶縁層のうち前記下側のソース／ドレイン領域の各側面と接する複数の部分は、前記絶縁層におけるその他の部分よりも厚いことを特徴とする縦型ＮＲＯＭフラッシュメモリトランジスタ。
【請求項１８】
請求項１２記載の縦型ＮＲＯＭフラッシュメモリトランジスタにおいて、
ソース／ドレイン領域を前記酸化物柱状体に接続する導電性ワイヤをさらに有することを特徴とする縦型ＮＲＯＭフラッシュメモリトランジスタ。
【請求項１９】
請求項１２記載の縦型ＮＲＯＭフラッシュメモリトランジスタにおいて、
前記ソース／ドレイン領域は、ｎ＋型導電層からなることを特徴とする縦型ＮＲＯＭフラッシュメモリトランジスタ。
【請求項２０】
電子システム（１１２０）で用いる制御信号を生成するプロセッサ（１１１０）と、
前記プロセッサ（１１１０）に接続され、複数のメモリセルを備えるメモリアレイ（１１３０）と、
を有する電子システムであって、
前記メモリアレイ（１１３０）は、
通常時に完全空乏化されているボディ領域（２００）により分離された２つのソース／ドレイン領域（２２０、２２１）を有する極薄シリコン・オン・インシュレータ層（２０１）と、
前記２つのソース／ドレイン領域（２２０、２２１）のそれぞれの上側に形成された酸化物層（２１０、２１１）と、
前記ボディ領域（２００）及び前記酸化物層（２１０、２１１）を覆うように形成され、複数の電荷を保持可能なゲート絶縁層（２０７）と、
前記ゲート絶縁層（２０７）上に形成された制御ゲート（２３０）と、
を備えることを特徴とする電子システム。
【請求項２１】
完全空乏化されたボディ領域を有する極薄シリコン・オン・インシュレータに複数のドープ領域を形成するステップと、
前記複数のドープ領域それぞれの上側に酸化物層を形成するステップと、
前記ドープ領域及び前記完全空乏化された領域を覆うゲート絶縁層を形成するステップと、
前記ゲート絶縁層を覆うポリシリコン制御ゲートを形成するステップと、
を備えるＮＲＯＭフラッシュメモリセルアレイの製造方法。
【請求項２２】
請求項２１記載のＮＲＯＭフラッシュメモリセルアレイの製造方法において、
前記ゲート絶縁層を形成するステップは、酸化物・窒化物・酸化物の複合層を形成するステップを備えることを特徴とするＮＲＯＭフラッシュメモリセルアレイの製造方法。
【請求項２３】
複数の縦型ＮＲＯＭメモリセルを有するメモリアレイの製造方法であって、
それぞれの間に間隙が介在するように複数の第１のドープ領域を基板に形成するステップと、
前記第１のドープ領域間の前記間隙の上側に酸化物柱状体を形成するステップと、
前記各第１のドープ領域から前記酸化物柱状体の対向する側壁に沿って延在する極薄シリコンボディ領域をエピタキシャル再成長により形成するステップと、
前記酸化物柱状体及び前記極薄シリコンボディ領域をポリシリコン層で覆い、このポリシリコン層に複数の第２のドープ領域を形成するステップと、
前記第１のドープ領域、前記極薄シリコンボディ領域及び前記第２のドープ領域を覆うゲート絶縁層を形成するステップと、
前記極薄シリコンボディ領域それぞれの近傍において前記ゲート絶縁層を覆うポリシリコン制御ゲート領域を形成するステップと、
を備え、
前記第１のドープ領域は、前記基板と異なる導電型を有し、
前記第２のドープ領域は導通され、前記第１のドープ領域と同一の導電型を有することを特徴とするメモリアレイの製造方法。
【請求項２４】
請求項２３記載のメモリアレイの製造方法において、
前記ポリシリコン制御ゲート領域を形成するステップは、前記ゲート絶縁層に対して連続する層として前記ポリシリコン制御ゲートを形成するステップを備えることを特徴とするメモリアレイの製造方法。
【国際調査報告】
2007534161.tif 000014
2007534161.tif 000015
2007534161.tif 000016
2007534161.tif 000017