(57)【要約】  本発明は、少なくとも１つのロジック信号切換のためのマルチプレクサを有するコンフィギュレーション可能なロジック回路装置に関する。マルチプレクサは１つ以上のデータ入力および１つ以上の制御信号入力を含む。少なくとも１つのマルチプレクサ（８，１２，１３）が、回路装置の１つ以上の外部の制御信号発生要素によって、制御入力に印加されるコンフィギュレーション信号により回路動作中にランタイム可変にて構成可能であり、かつデータ入力に印加されるロジック信号を回路動作中にランタイム可変にて転送する。
2007508726.tif 000002
【特許請求の範囲】
【請求項１】
１つ以上のデータ入力および１つ以上の制御信号入力を含むロジック信号切換のための少なくとも１つのマルチプレクサを有するコンフィギュレーション可能なロジック回路装置において、少なくとも１つのマルチプレクサ（８，１２，１３）が、回路装置の１つ以上の外部の制御信号発生要素によって、制御入力に印加可能なコンフィギュレーション信号により回路動作中にランタイム可変にてコンフィギュレーション可能であり、かつデータ入力に印加可能なロジック信号を回路動作中にランタイム可変にて転送し、少なくとも１つのメモリセル（９，１０）のランタイム可変のコンフィギュレーションが実行可能であることを特徴とするコンフィギュレーション可能なロジック回路装置。
【請求項２】
マルチプレクサ（８）の少なくとも１つの入力が不揮発性のメモリセル（１０）に接続されていることを特徴とする請求項１記載のコンフィギュレーション可能なロジック回路装置。
【請求項３】
マルチプレクサ（８）の少なくとも１つのデータ入力が不揮発性のメモリセル（９）に接続されていることを特徴とする請求項２記載のコンフィギュレーション可能なロジック回路装置。
【請求項４】
少なくとも１つのメモリセル（９，１０）が、回路装置に由来する動的なランタイム可変の信号を介して可変であることを特徴とする請求項２又は３記載のコンフィギュレーション可能なロジック回路装置。
【請求項５】
少なくとも１つのメモリセル（９，１０）は、ＸＭＲ技術またはＦＲＡＭ（強誘電体ＲＡＭ）技術の磁気抵抗メモリであることを特徴とする請求項２乃至４の１つに記載のコンフィギュレーション可能なロジック回路装置。
【請求項６】
メモリセル（９，１０）は、ＯＵＭ（オボニックスユニファイドメモリ）技術またはＦＲＡＭ（強誘電体ＲＡＭ）技術のメモリであることを特徴とする請求項２乃至４の１つに記載のコンフィギュレーション可能なロジック回路装置。
【請求項７】
外部の制御信号発生要素は、他のマルチプレクサの出力であることを特徴とする請求項１乃至６の１つに記載のコンフィギュレーション可能なロジック回路装置。
【請求項８】
回路装置は、他のロジック回路装置に接続可能であるか、または接続されていることを特徴とする請求項１乃至７の１つに記載のコンフィギュレーション可能なロジック回路装置。
【請求項９】
回路装置は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）またはコンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）の一部であることを特徴とする請求項１乃至８の１つに記載のコンフィギュレーション可能なロジック回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つ以上のデータ入力および１つ以上の制御信号入力を含む少なくとも１つのロジック信号切換のためのマルチプレクサを備えたコンフィギュレーション可能なロジック回路装置に関する。
【０００２】
マルチプレクサは、ｎ個のデータ線のうちの１つをｌｏｇ2（ｎ）＋１個の制御線により選択することを可能にする。選択されたデータ線はＭＵＸ（マルチプレクサ）の出力に接続され、ＭＵＸはそのようにしてロジック信号を伝達する。プログラマブルロジックデバイス（ＰＬＤ）は、データ処理（ロジックブロック）および配線（経路）のコンフィギュレーション可能性（構成可変性）によって柔軟性を持つ。典型的なＰＬＤの場合、経路の面積割合が約７５％、ロジック要素の面積割合が約２５％である。
【０００３】
プログラマブルロジックデバイスにおいて広く普及しているのは、経路マルチプレクサ（またはルータマルチプレクサ）、すなわち可変ランタイムを有する動作中の信号経路に信号値が接続されるマルチプレクサである。データセレクタとも呼ばれるマルチプレクサは、多数の入力のうちから１つの入力を１つの出力に切換接続するのに用いられる。この種のマルチプレクサ構成は、プログラマブルロジックデバイスにおいて、信号の経路指定のために使用される。この場合には、回路の動作前に１つのデータ入力が選択され、このデータ入力が動作中に変化する信号値を導くのに対して、そのデータ入力の選択、すなわち信号値ソースの選択は一定のままである。
【０００４】
したがって、マルチプレクサは、コンフィギュレーション可能な配線において決定的に重要な構成部分である。最も簡単な場合には、マルチプレクサの２値入力が少なくとも２つのデータ入力と１つの出力との関係を制御する。
【０００５】
マルチプレクサを持った経路をコンフィギュレーション過程またはプログラミング過程においてコンフィギュレーション信号によって構成（コンフィギュレーション）することは公知である。この過程は、回路の動作前に行なわれなければならない。ルータマルチプレクサとも呼ばれるこのマルチプレクサ様式の場合には、例えばマスク、ヒューズ、フラッシュセルまたは不揮発性構成のトランジスタを介して制御入力の不揮発性の構成が行なわれるので、通常動作中には、すなわちデータ信号のランタイム中にはマルチプレクサの変更は不可能である。揮発性のＳＲＡＭセルへの情報記憶に基づいて構成されるデバイスも存在する。しかしながら、ランタイム設定のための作動手段が設けられていない。この種の構成が全体として実証されたにもかかわらず、制御入力のコンフィギュレーションのために非常に多くの配線が使用され、したがってコンフィギュレーション可能なマルチプレクサは著しい周辺スペースを必要とすることが欠点である。そのうえに、コンフィギュレーションのための回路費用がロジックブロックにおける論理処理のための費用よりも高くなる場合が生じ得る。他の欠点は、コンフィギュレーションのために必要な配線およびそれのロジックブロックが、しかる後には、すなわちコンフィギュレーション後にはもはや、進行中の動作（通常動作）において他の利用のために使用できないことにある。
【０００６】
場合によっては、従来のロジック回路装置では、コンフィギュレーション用配線および付属のロジック要素の極めて大きな部分が利用されないままである。
【０００７】
ロジックブロックにおいては、次のマルチプレクサ構造が存在する：すなわち、ロジックマルチプレクサ、スイッチマルチプレクサ、ＬＵＴマルチプレクサ。これらのマルチプレクサを区別するパラメータは次のとおりである：コンフィギュレーション過程；メモリセル個数；これはコンフィギュレーション可能なままである。その結果、データおよびコンフィギュレーションの記憶が不足しているか、または現在の動作においてコンフィギュレーション変更もしくは信号変更ができずかつ付設の周辺の更なる利用ができない。
【０００８】
したがって、本発明の課題は、上述の欠点を除去されかつ柔軟に使用可能であるロジック回路装置を提供することにある。
【０００９】
この課題の解決のために、冒頭に述べた如きコンフィギュレーション可能なロジック回路装置において、本発明によれば、少なくとも１つのマルチプレクサが、回路装置の１つ以上の外部の制御信号発生要素によって、制御入力に印加可能なコンフィギュレーション信号により回路動作中にランタイム可変にて構成可能あり、かつデータ入力に印加可能なロジック信号を回路動作中にランタイム可変にて転送し、少なくとも１つのメモリセルのランタイム可変のコンフィギュレーションが実行可能である。
【００１０】
コンフィギュレーション信号の記憶可能性は維持される。
【００１１】
この場合に、外部の制御信号要素とは、信号がそれぞれの要素／デバイスからまたはそれぞれの要素への供給によって制御を引き受けること、したがってこの信号もしくはそれの発生が回路装置の外部にあることであると理解される。
【００１２】
コンフィギュレーションに必要な構造基盤をコンフィギュレーション過程の始まりにおいてだけでなく、正常運転時の信号のランタイム中においても利用するという認識が本発明の基礎をなしている。したがって、本発明による回路装置は非常に頻繁にかつ非常に迅速に構成されるはずである。コンフィギュレーションに必要な構造基盤は、利用されていない状態にあるのではなくて、動作中に必要なときに引き続きコンフィギュレーションのために利用される。
【００１３】
本発明の特に重要な利点は、特に経路マルチプレクサにおいて、進行している動作中におけるデータ線の選択のための費用が大幅に減らされることにある。データ線を通常動作中にロジックブロックなしに選択することができ、このｎ：１選択のための費用はごくわずかである。費用とは、この場合、シリコン面積（例えば経路指定における利用されないままの資源を含む。）、遅れ時間および損失電力からなる積もしくはこれらの３つのパラメータに比例した量であると理解すべきでる。遅れ時間がほぼ一定のままである一方で、シリコン面積および損失電力が本発明の構成では明白に低減される。なぜならば、マルチプレクサのデータ線選択がデータバスにおいて動的に引き受けられるからである。これに対して、公知のロジック回路装置の場合にはこの選択が付加的なロジックブロックによって引き受けられる。
【００１４】
ロジックマルチプレクサについては、ほとんど、経路マルチプレクサについてと同じことが当てはまる。この場合に利点は、ロジックマルチプレクサ−メモリセルを構成する回路網における節約によって与えられる。
【００１５】
ＬＵＴマルチプレクサについては、種々に変化し得る内容を有するレジスタとしてロジックブロックを構成することによって柔軟性が達成される。レジスタ出力は、マルチプレクサとして接続されたロジックブロック（場合によっては、多数のロジックブロック）に与えられる。この場合に利点は、ＬＵＴマルチプレクサ−メモリセルを構成する回路網における節約およびロジックブロックの節約によって与えられる。
【００１６】
スイッチマルチプレクサについては、入力の柔軟性が可能にされない。なぜならば、これは既に最大限に柔軟にされているからである。もちろん、出力および／または入力をバックアップする費用が無くなる。
【００１７】
したがって、ロジック回路装置の本発明による構成により、特に、存在するマルチプレクサが拡張されてこれによりランタイム可変の構成が達成されるのではなくて、むしろマルチプレクサ機能の柔軟性がランタイムに対するコンフィギュレーション変更によって達成されるという利点が得られる。これは、同じ課題が少ない構成要素／トランジスタによって解決されるか、または同じ構成要素／トランジスタにおいてより多くの課題、すなわちより高い柔軟性が解決されるかのいずれかの結果となる。この場合に重要なことは、このことが（要求されたコンフィギュレーションのために）少なくとも１つのメモリセルのランタイム可変のコンフィギュレーション（コンフィギュレーション変更）によって行なわれることである。
【００１８】
本発明による回路装置において、マルチプレクサの入力または各入力が、進行中の動作においてナノ秒で変化する不揮発性のメモリセルに接続されていることが好ましい。全ての制御入力が不揮発性のメモリセルに接続されていることが必要というわけではない。なぜならば、コンフィギュレーションが部分的にのみ記憶されるコンフィギュレーションも可能であるからである。しかしながら、一般には、各入力にメモリセルが付設されていることが望ましい。
【００１９】
入力に付設されたメモリセルが、ロジックブロックに由来する動的な信号、すなわちランタイム可変の信号を介してコンフィギュレーション可能であることが特に望ましい。それによって、ロジック回路装置全体のスペース要求をかなり低減することができる。そのうえに、各メモリセルの動的なコンフィギュレーション変更が可能であり、すなわちメモリセルを動作中に再プログラムすることができる。メモリセルには、データおよび記憶されたコンフィギュレーションが保存されたままである。しかしながら、新しいコンフィギュレーションは各クロックにおいて可能であり、コンフィギュレーション可能性は可変のままである。それによって、何個かのロジック回路装置を１つのチップ上に埋めることができるという利点がもたらされる。
【００２０】
本発明によるコンフィギュレーション可能なロジック回路装置のためには、ＸＭＲ技術とも呼ばれる磁気抵抗技術の特別なメモリセルが適している。代替として、ＯＵＭ（オボニックスユニファイドメモリ）技術またはＦＲＡＭ（強誘電体ＲＡＭ）技術のメモリセルも考慮の対象である。
【００２１】
外部の制御信号発生要素が他のマルチプレクサの出力であるならば、なおも高い柔軟性を得ることができる。異なるマルチプレクサがこのやり方で直列に接続することができる。この種の構成によりロジック結合を既に経路指定領域において実現することができる。
【００２２】
本発明によるコンフィギュレーション可能なロジック回路装置は、他のロジック回路装置とカスケードに接続可能である。このやり方で、既知のランタイムを有するマルチプレクサのカスケードが存在するように、全てのデータ入力および制御入力を、前置されたマルチプレクサによってデータバスまたはコンフィギュレーションバス上の使用可能な信号から選択することができる。従来技術において、コンフィギュレーションバスは経路指定およびロジックブロックのためのコンフィギュレーション可能性として使用されている。信号はマルチプレクサのカスケードによってチップの相応のピンへ経路指定される。進行中の動作において、コンフィギュレーションバスはカスケードと一緒に使用されない状態にある。本発明対象のコンフィギュレーションバスは、特に本発明による新しい可能性が技術的に有効でない場合に、部分的に従来技術における如きアーキテクチャからなる。更に、コンフィギュレーションバスは柔軟性に富み、データバスに接続されているので、可制御切換えが可能にされる。
【００２３】
本発明によるコンフィギュレーション可能なロジック回路装置はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）またはコンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）の一部であることが特に好ましい。
【００２４】
図面を参照しながら実施例に基づいて本発明の他の利点および詳細を説明する。図は概略図であり、図１はコンフィギュレーション可能でない従来の２：１マルチプレクサを示し、図２はマルチプレクサとして接続された多数のロジックブロックを選択領域として有する従来のフィールドプログラマブルゲートアレイを示し、図３は本発明によるコンフィギュレーション可能なロジック回路装置を示し、そして図４は本発明による他のコンフィギュレーション可能なロジック回路装置を示す。
【００２５】
図１は、２値の制御入力Ｓ０と２つのデータ入力Ｅ０およびＥ１とを有する従来の２：１マルチプレクサ（スイッチ記号）を示す。その都度１つのデータ入力Ｅ０またはＥ１が出力Ａに接続され、データ入力Ｅ０およびＥ１と出力Ａとの関係が制御入力Ｓ０を介して制御される。制御入力Ｓ０に信号「０」が与えられている場合には、Ｅ０がＡに接続される。制御入力Ｓ０に信号「１」が与えられている場合には、Ｅ１がＡに接続される。マルチプレクサ１は、一般に、多数の入力から１つを出力に切換接続するのに用いられる。この種のマルチプレクサは公知であり、したがってこれ以上の説明を要しない。
【００２６】
図２は、マルチプレクサとして接続された多数のロジックブロックを選択領域として有する従来のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の実施例を示す。この回路においては、データバス２に用意されている中間結果が生じる。これらの中間結果から２つを選択して処理しようとするものである。どの中間結果が選択されるかは、ランタイム中に決定される。図２に示された回路の選択領域は、マルチプレクサ３として接続された４つのロジックブロックを含む。それらのロジックブロックは並列接続され、それらの出力は、マルチプレクサとして接続されたロジックブロック４の入力に接続されている。マルチプレクサ３として接続されたロジックブロックは、それぞれ選択線５に接続されている。選択線５によって、マルチプレクサ３が入力Ｅ０の信号を伝達するかどうか、それとも入力Ｅ１の信号を伝達するかどうかが確定される。ただ選択線５は動的に作用可能であるために、どのデータが処理されるかはランタイムの期間内において決定可能である。
【００２７】
マルチプレクサ４として接続されているロジックブロックは、制御入力に接続されている選択線６を有する。マルチプレクサ４によって選択された両信号が実行ブロック７に達する。この場合にも選択はランタイム期間内に相応に接続されたロジックブロックによってのみ行なわれる。実行ブロック７における処理後に結果が再びデータバスに置かれ、継続処理される。
【００２８】
図２に示された構成は小さいロジックブロックおよび贅沢な、すなわち多数のロジックブロックからなる処理にとって有利である。選択のために使用されるロジックブロックはマルチプレクサとして役立つ。なぜならば、ロジックブロックはデータバスからその都度１つの入力信号を１つの制御線により選択するからである。経路指定（ルーチング）におけるマルチプレクサの使用はここでは除外される。なぜならば、これらのマルチプレクサは確かに非常に数多く存在するが、しかしランタイム固定でしか動作しないからである。ソースの動的な切換えはできない。したがって、マルチプレクサとして接続されている必要なロジックブロック３，４の個数の多さは欠点と見なされる。
【００２９】
出力性能のよい大きなロジックブロックのためには、経路指定のために使用するロジックブロックをできるだけ少なくし、その代わりに出力が制御線にて選択可能である処理ブロックをより多く定義することがより好ましい。
【００３０】
図３は、マルチプレクサ８の形での本発明によるコンフィギュレーション可能なロジック回路装置を示す。マルチプレクサ８は、基本構成において、マルチプレクサ８が４つの入力（Ｅ０，Ｅ１，Ｅ２，Ｅ３）を有することを除いて、図１に示されたマルチプレクサに相当する。これらの入力はそれぞれ不揮発性のメモリセル９に接続されている。マルチプレクサ８の制御入力Ｓ０およびＳ１は、それぞれメモリセル１０に接続されている。メモリセル９，１０は、磁気抵抗メモリであるＸＭＲセルとして構成されている。しかしながら、ＯＵＭロジック（オボニックスユニファイドメモリ，ＦＲＡＭ）またはＧＭＲ技術またはＴＭＲ技術のメモリセルが使用される代替的構成も考え得る。メモリセル９，１０は、コンフィギュレーションバスの選択線１１，１７を介して、それぞれ外部の制御信号発生要素に接続されているので、これらのメモリセルはランタイム可変に構成可能である。外部の制御信号発生要素は他のマルチプレクサである。図示の実施例と違って、付加的に幾つかのまたは全てのメモリセル９を選択線に接続してもよく、したがって、制御入力Ｓ０およびＳ１に接続されているメモリセル１０のほかに、データ入力Ｅ０〜Ｅ３に接続されているメモリセル９もランタイム中にプログラム変更することができる。
【００３１】
不揮発性のメモリセル９，１０を有する図３に示されているロジック回路装置は、特に、それの高い集積密度によって特徴付けられる。なぜならば、データバスから特定のデータ線を選択するのに付加的な回路費用が必要でないからである。したがって、必要なロジック要素のスペース要求および個数が比較的少ない。それは、従来の回路に比べてロジック要素の１／３までの節減が達成されることに由来する。
【００３２】
図４は本発明によるロジック回路装置の実施例を示す。この回路は２つのマルチプレクサ１２，１３を含み、これらのマルチプレクサは図２に示された回路に類似してデータバス１４上に用意されている中間結果を得る。マルチプレクサ１２，１３は線１５を介してコンフィギュレーションバスに接続されている。図２に示された回路と違って、必要な中間結果の選択が経路指定領域において行なわれ、すなわちこの機能は、データバスシステムの一部である存在するマルチプレクサ１２，１３によって直接的に引き受けられるので、データ線の選択のための回路費用が節約できる。この機能は、図２に示された回路による公知の解決策の場合、選択領域における付加的なロジックブロック（マルチプレクサ３，４）によって引き受けられる。マルチプレクサ１２，１３から結果が実行ブロック１６に達し、実行ブロック１６は論理結合の結果を再びデータバスに出力する。
【００３３】
したがって、経路指定（ルーチング）における本発明により構成されるマルチプレクサの使用は、動的な経路マルチプレクサとしてのロジックブロックの使用を不必要にする。それゆえ、マルチプレクサが経路指定において既に存在し、それの利用可能性もしくは柔軟性に関して拡張されるだけであることから、前述のスペース上の利点がもたらされ、したがって損失電力の低減につながる。
【図面の簡単な説明】
【００３４】
【図１】コンフィギュレーション可能でない従来の２：１マルチプレクサを示す概略図
【図２】マルチプレクサとして接続された多数のロジックブロックを選択領域として有する従来のフィールドプログラマブルゲートアレイを示す接続図
【図３】本発明によるコンフィギュレーション可能なロジック回路装置の概略図
【図４】本発明による他のコンフィギュレーション可能なロジック回路装置を示す接続図
【符号の説明】
【００３５】
１        マルチプレクサ
２        データバス
３        マルチプレクサ（ロジックブロック）
４        マルチプレクサ（ロジックブロック）
５        選択線
６        選択線
７        実行ブロック
８        マルチプレクサ
９        不揮発性メモリセル
１０        不揮発性メモリセル
１１        選択線
１２        マルチプレクサ
１３        マルチプレクサ
１４        データバス
１５        コンフィギュレーションバス
１６        実行ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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2007508726.tif 000010
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