(57)【要約】複数のメモリセルから構成されたフラッシュ電気的消去可能読出し専用メモリ（ＥＥＰＲＯＭ）デバイス（１０）の消去方法は、複数のメモリセル（１０）をプリプログラミングするステップ（１００）と、複数のメモリセル（１０）に消去パルスを印加するステップ（１１０）と、を有し、これに消去検証（１２０）が続く。この消去検証（１２０）の後に、スレッショルド電圧が所定の最小レベル（ＶＴＭＩＮ）を下回るメモリセルのソフトプログラミング（１３５）と、複数のメモリセル（１０）への正のゲートストレスの印加（１３０）が続く。この消去方法は、過剰消去を防止し、スレッショルド電圧分布を低減する。
2007507830.tif 000002
【特許請求の範囲】
【請求項１】
上部誘電体層（３０）および下部誘電層（２６）の間に配置され、第１電荷蓄積セル（３６）および第２電荷蓄積セル（３８）を少なくとも有する電荷蓄積層（２８）と、前記上部誘電体層（３０）の上部に配置されたゲート電極（３２）とを有し、前記下部誘電層（２６）は、前記第１電荷蓄積セル（３６）の近くにある第１の導電領域（１６）と前記第２電荷蓄積セル（３８）の近くにある第２の導電領域（１４）とを有する基板（１２）に配置されているメモリセル（１０）を複数有する電気的消去可能プログラマブル読出し専用フラッシュメモリ（ＥＥＰＲＯＭ）デバイスの消去方法であって、
（ａ）前記複数のメモリセル（１０）に消去パルス（１１０）を印加するステップと、
（ｂ）前記複数のメモリセル（１０）に消去不足のメモリセルがあるかどうかを判定するために、前記複数のメモリセル（１０）を消去検証する（１２０）ステップと、
（ｃ）前記電荷蓄積層（２８）内の陽電荷（４０）の量を低減させるために前記複数のメモリセル（１０）に正のゲートストレス（１３０）を印加するステップと、を有する方法。
【請求項２】
前記メモリセル（１０）の全てが消去不足ではないと判定されるまでステップ（ａ）およびステップ（ｂ）を繰り返すステップを更に有する請求項１に記載の方法。
【請求項３】
前記複数のメモリセル（１０）を所定レベルにプリプログラミングする（１００）ステップを更に有する請求項１または２に記載の方法。
【請求項４】
前記正のゲートストレスを印加するステップ（１３０）は、過剰消去されたメモリセル（１０）を復旧させるのに有効である請求項１〜３のいずれか１項に記載の方法。
【請求項５】
前記複数のメモリセル（１０）の各メモリセルの前記第１の導電領域および前記第２の導電領域（１４，１６）の少なくとも一方に結合されているビット線（ＢＬ０，ＢＬ１，…ＢＬｎ）の全てを接地するステップと、
前記複数のメモリセル（１０）の各メモリセルの前記ゲート電極（３２）に結合されているワード線（ＷＬ０，ＷＬ１，…ＷＬｍ）の全てに正電圧を印加するステップと、を有する請求項１〜３のいずれか１項に記載の方法。
【請求項６】
前記ワード線（ＷＬ０，ＷＬ１，…ＷＬｍ）の全てに印加される前記正電圧は約＋９ボルト〜約＋１１ボルトである請求項５に記載の方法。
【請求項７】
前記複数のメモリセル（１０）のうち、スレッショルド電圧が所定の最小値（ＶＴＭＩＮ）を下回るメモリセルにソフトプログラミングパルスを印加するステップ（１３５）を更に有する請求項１〜６のいずれか１項に記載の方法。
【請求項８】
ソフトプログラミングパルスを印加する前記ステップ（１３５）は、
前記ゲート電極（３２）に約＋４ボルト〜約＋８ボルトの電位を印加するステップと、
前記第１の導電領域および前記第２の導電領域（１４，１６）の少なくとも一方に約＋３ボルト〜約＋５ボルトの電位を印加するステップと、を有する請求項７に記載の方法。
【請求項９】
ソフトプログラミングパルスを印加する前記ステップ（１３５）の前に、前記メモリセル（１０）のいずれかのスレッショルド電圧が前記所定の最小値（ＶＴＭＩＮ）を下回っているかどうかを判定するため、前記複数のメモリセル（１０）のソフトプログラミングを検証するステップを更に有する請求項７に記載の方法。
【請求項１０】
ステップ（ａ）は、前記複数のメモリセル（１０）の前記ゲート電極（３２）に、約−５ボルト〜−１０ボルトの負のゲート消去電位を印加するステップと、
前記複数のメモリセル（１０）の前記第１の導電領域および前記第２の導電領域（１４，１６）の少なくとも一方に約＋４ボルト〜約＋８ボルトの電位を印加するステップと、を有する請求項２〜９のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、非揮発性メモリデバイスの分野に関し、より詳細には、本発明は、電荷トラップ型誘電体電気的消去可能プログラマブル読出し専用フラッシュメモリ（ＥＥＰＲＯＭ）などのフラッシュメモリデバイス、ならびにこの消去方法に関する。
【背景技術】
【０００２】
最新の集積回路製造において浸透している傾向として、電気的消去可能プログラマブル読出し専用フラッシュメモリ（flash electrically erasable programmable read only memory：ＥＥＰＲＯＭ）ユニットなどの集積回路メモリユニットの単位面積あたりに記憶されるデータビット数を増大させることが挙げられる。メモリユニットは、多くの場合、比較的多数のコアメモリデバイス（時にメモリセルと称する）を有する。例えば、従来の電荷トラップ型誘電体フラッシュメモリデバイスは、「ダブルビット」形式で２ビットのデータを記憶することができる。すなわち、メモリデバイスの第１の側にあるメモリセルを使用して１ビットを記憶でき、メモリデバイスの第２の側にあるメモリセルを使用して第２のビットを記憶することができる。
【０００３】
各メモリデバイスは、適切な電位を印加することで、プログラム、読み出しおよび消去されるように動作可能に構成されている。通常、メモリデバイスの対応する構成要素にさまざまに異なる電位を印加するために、各デバイスのゲート電極はワード線に結合され、ソースおよびドレインはそれぞれビット線に結合される。
【０００４】
この種のデバイスのプログラミングは、例えば、ホットエレクトロン注入によって行うことができる。ホットエレクトロン注入では、電荷蓄積層に電荷が蓄積されるまで、メモリデバイスのゲート電極、ソースおよびドレインに適切な電位が所定の持続時間の間印加される。このような処理は、ＮＯＲアーキテクチャメモリデバイスに関して共同所有の米国特許第６，２１５，７０２号に開示され、同文献を参照によりその全てをここに援用する。
【０００５】
このようなデバイスの消去は、例えば、ホットホール注入によって行うことができる。ホットホール注入では、メモリセルのうちの１つ（通常ノーマルビット）を消去するために、ゲート電極およびドレインに適切な電位を印加しながら、ソースを浮遊（または接地）状態にする。逆に、相補ビットは、ドレインを浮遊状態にして、ソースおよびゲートに適切な電位を印加することで消去される。あるいは、ノーマルビットと相補ビットを同時に消去してもよい。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
フラッシュメモリアレイでは、通常、多数のメモリセルが同時に消去される。前述のように、メモリセルの消去は、短い消去パルス(short erase pulse)を繰り返し印加して行われる。各消去パルスの印加後に、アレイの各セルが「消去不足であるか（undererased）」（セルのスレッショルド電圧が所定の限界値を上回っているか）どうかを判定するため、消去検証が実行される。消去不足のセルが検出されると、全アレイに追加の消去パルスが印加される。このような消去手順では、消去不足ではないセルも繰り返し消去されてしまい、ほかのセルが十分に消去される前に、「過剰消去（overerased）」されてしまう。スレッショルド電圧が所定の限界値よりも低く消去されたメモリセルは、一般に過剰消去されているといわれる。この場合、過剰消去されたセルの電荷蓄積層では、電子が欠乏しており正に帯電している。
【０００７】
過剰消去された状態は、多くの理由から望ましくない。例えば、過剰消去されたセルのプログラミング特性は劣化が早く、中でも、セルの再プログラム可能回数に影響する。また、過剰消去されたセルは、プログラムおよび／または読み出しの手順中にビット線のリーク電流を引き起こすおそれがあるため、望ましくない。
【０００８】
上記に鑑み、過剰消去を低減させ、スレッショルド電圧分布を低減するデバイス、ならびにマルチビットメモリセルのアレイの消去方法が所望されている。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、本発明は、電気的消去可能プログラマブル読出し専用フラッシュメモリ（ＥＥＰＲＯＭ）デバイスの消去方法に関する。このメモリデバイスは、第１電荷蓄積セルおよび第２電荷蓄積セルを少なくとも有する電荷蓄積層をそれぞれ有するメモリセルを複数有する。電荷蓄積層は、上部誘電体層と下部誘電層の間に配置される。ゲート電極は上部誘電体層の上部に配置され、下部誘電層は基板の上部に配置される。基板は、第１電荷蓄積セルの近くにある第１の導電領域と、第２電荷蓄積セルの近くにある第２の導電領域とを有する。この方法は、複数のメモリセルに消去パルスを印加するステップと、複数のメモリセルに消去不足のメモリセルがあるかどうかを判定するために、複数のメモリセルを消去検証するステップとを有する。正のゲートストレスが複数のメモリセルに同時に印加される。
【発明を実施するための最良の形態】
【００１０】
本発明の上記の特徴や、他の特徴は、下記の詳細な説明と図面を参照すればより明確となる。
【００１１】
以下の詳細な説明では、本発明の各種実施形態で使用されているかどうかに関わらず、同一の構成要素に同じ参照符号を付している。本発明を明確かつ簡潔に示すために、図面は必ずしも正しい寸法で描かれておらず、特定の特徴が多少概略的な形で示されていることがある。
【００１２】
図１を参照すると、代表的な不揮発性ダブルビット電荷トラップ型誘電体電気的消去可能プログラマブル読出し専用フラッシュメモリ（ＥＥＰＲＯＭ）デバイス１０が示されており、このデバイスにおいて本発明の各種態様の１つ以上が実行される。メモリデバイス１０は、Ｐ型半導体基板１２を有する。基板１２内に、Ｎ型のソース１４とＮ型のドレイン１６が形成されている。ソース１４とドレイン１６間に、本体１８が配置されている。ソース１４とドレイン１６は、任意選択で拡張領域（少量ドープされた浅い注入部と称する場合もある）と深いドープ領域を有していてもよい。基板１２、ソース１４、ドレイン１６および本体１８は、例えば、適切にドープされたシリコンなどの半導体から形成される。
【００１３】
本体１８の上部には、例えば、酸化シリコン（ＳｉＯ２）、標準的な誘電率(standard-K)を有するほかの材料、または高誘電率(high-K)材料（例えば、一実施形態では比誘電率が１０超、別の実施形態では２０超）から形成される誘電層２６（トンネリング酸化物層または下部誘電層と称する場合もある）が存在する。
【００１４】
下部誘電層２６上に電荷トラップ層（電荷蓄積層２８と称する場合もある）が存在する。例えば、電荷蓄積層２８は、窒化シリコン（Ｓｉ３Ｎ４）などの非導電材料、さまざまなポリシリコンアイランド（varied polysilicon island）を有する酸化シリコン、不純物注入された酸化物、および、その他同等のもの等で形成される。
【００１５】
電荷蓄積層２８の上には、例えば、酸化シリコン、標準的な誘電率を有するほかの材料、または高誘電率材料から形成される別の誘電層３０（上部誘電層とも呼ばれる）が存在する。
【００１６】
上部誘電体層３０上にゲート電極３２が存在する。ゲート電極３２は、例えば、多結晶シリコン（「ポリ」）または別の適切な材料（例えば金属または金属酸化物）で形成することができる。ゲート電極３２、上部誘電体層３０、電荷蓄積層２８および下部誘電層２６は、積層ゲートを形成している。積層ゲートの側面の側壁の近くに、ドーパントの注入、デバイス特性等の制御に使用する側壁スペーサ３５が配置される。積層ゲートの仕事関数が、本体１８内のチャネル２０を制御する。チャネル２０は、ソース１４からドレイン１６まで延在している。
【００１７】
当業者であればわかるように、積層ゲートと、ソース１４、ドレイン１６および本体１８の構成とを変更することが可能である。このような変更としては、メモリデバイス１０の物理的構成、使用する材料、ドーパントのパラメータなどの変更がある。しかし、本明細書に記載するプログラミングおよび消去技術は、本発明の範囲から逸脱することなく、変更したデバイスと組み合わせて使用することができる。
【００１８】
メモリデバイス１０は、ゲート電極３２、ソース１４およびドレイン１６の各々に適切な電位を印加することによってプログラミング、検証、読み出しおよび消去されるように動作可能に構成されている。より詳細には、メモリデバイス１０の対応する構成要素にさまざまに電位を印加するため、ゲート電極３２はワード線（ＷＬ１）に結合（またはこれから形成）され、ソース１４は第１ビット線（ＢＬ１）に結合（またはこれから形成）され、ドレイン１６は第２ビット線（ＢＬ２）に結合（またはこれから形成）される。
【００１９】
図２に示すように、メモリセルまたはデバイス１０は、行および列からなるアレイ８０に構成されており、各行は、各メモリセルのゲート電極に結合されて（またはこれを形成して）いるワード線（ＷＬ０，ＷＬ１，…ＷＬｍ）であり、列は、各メモリセルのソースおよびドレインに結合されて（またはこれを形成して）いるビット線（ＢＬ０，ＢＬ１，…ＢＬｎ）である。周辺回路９０を使用して、各メモリデバイスの対応する構成要素、例えばビット線（ＢＬ０，ＢＬ１，…ＢＬｎ）およびワード線（ＷＬ０，ＷＬ１，…ＷＬｍ）などに電位が印加され、この周辺回路９０には、電源、ビット線ドライバおよび／またはコントローラ、およびワード線ドライバおよび／またはコントローラがあるが、これらに限定されない。
【００２０】
一実施形態では、メモリデバイス１０は、仮想接地デバイスとして構成される。すなわち、メモリデバイス１０の各種動作中に、ソース１４またはドレイン１６のいずれもが電子の供給源として機能することができ、ソース１４またはドレイン１６のいずれが接地されている、またはバイアス電位に接続されてもよい。更に、メモリデバイス１０は、ソース１４が導電領域から形成可能なように、（図２に示すように）隣接する少なくとも１つのメモリデバイスと直列に接続されてもよく、この導電領域は、隣接するメモリデバイスのドレインも形成している。
【００２１】
一実施形態では、導電領域は埋込ビット線として実装される。したがって、隣接するメモリデバイスのドレインは、第２ビット線ＢＬ２とも結合される。隣接するメモリデバイスのソースは、第３ビット線ＢＬ３に結合（またはこれから形成）される。隣接するメモリデバイスのゲート電極も、第１ワード線ＷＬ１に結合（またはこれから形成）される。同様に、ドレイン１６は導電領域から形成され、この導電領域は、メモリデバイス１０のドレイン１６側に隣接して配置された別のメモリデバイスのソースをも形成している。隣接するメモリデバイスのソースとドレインは、１つの導電領域から形成されている必要はなく、電気的に接続された独立した構造（例えば、トレンチアイソレーション領域によって離間され、シリサイド等の導電層によって接続された一対の導電領域）から形成されていてもよいという点が留意される。
【００２２】
更に別の実施形態では、下部誘電層２６、電荷蓄積層２８および上部誘電体層３０は連続的なスタック層（または「ＯＮＯ層」）を形成していてもよく、このスタック層の下部をビット線が通っている（これらの「埋込み」ビット線はソース１４およびドレイン１６としても機能する）。ゲート電極としても機能するワード線は、ＯＮＯ層の上部を通っていてもよい。この実施形態の例は、共同所有の米国特許第６，３０７，７８４号および第６，４４２，０７４号に更に詳細に図示および記載されており、これら文献の開示はその全体を本明細書に援用する。
【００２３】
図１に戻ると、後述の説明からより明確となるように、メモリデバイス１０は、電荷蓄積層２８内に、ドレイン１６の近くにある第１電荷蓄積領域またはセル３６（本明細書において、第１セルまたはノーマルビットとも呼ばれる）、ソース１４の近くにある第２電荷蓄積領域またはセル３８（本明細書において、第２セルまたは相補ビットとも呼ばれる）を有する。図に示した実施形態では、メモリデバイス１０は、構造的に対称なデバイスであり、第１電荷蓄積セル３６および第２電荷蓄積セル３８のそれぞれのプログラミング、検証、読み出しおよび消去の各動作中は、ソース１４およびドレイン１６の役割を切り替えることによってこれらの動作を行うことができる。したがって、ソースおよびドレインとの用語は、ノーマルビット３６または相補ビット３８のうちのいずれかをプログラミング、検証、読み取りまたは消去するかに応じて、入れ替え可能に用いることができる。
【００２４】
引き続き図１を参照すると、電荷蓄積セル３６，３８をブランク状態（例えば二進値の「０」を表す）から帯電状態（例えば二進値の「１」を表す）にするプログラミングは、従来技術を使用して実行される。ブランク状態は、電荷蓄積セル３６，３８に蓄積されている電荷量が、読出し操作中に、メモリセル１０のスレッショルド電圧（ＶＴ）を、消去スレッショルド電圧以下で、かつ消去状態のスレッショルド電圧分布の範囲内に入る値にする量に対応しているという点に留意される。プログラム状態は、電荷蓄積セル３６，３８に蓄積されている電荷量が、読出し操作中に、メモリセル１０のスレッショルド電圧を、消去スレッショルド電圧より大きく、かつプログラム状態のスレッショルド電圧分布の範囲内に入るスレッショルド電圧分布とする量に対応している。一実施形態では、メモリセル１０は、マルチレベルセル（multi-level cell：ＭＬＣ）プログラミングを使用してプログラミングされる。ＭＬＣプログラミングは、各電荷蓄積セル３６，３８を、複数の識別可能な電荷量の１つから選択された電荷量（プログラムレベルと称する）でプログラミングすることによって行うことができる。一実施形態では、各電荷蓄積セル３６，３８について４つのプログラムレベル（または識別可能な電荷量）があり、これらには、非プログラム状態（「ブランク」とも呼ばれる）、最も少ないまたは第１の電荷量（「レベル１」とも呼ばれる）、中間のまたは第２の電荷量（「レベル２」とも呼ばれる）、および最も多いまたは第３の電荷量（「レベル３」とも呼ばれる）がある。
【００２５】
一実施形態では、プログラミング技術には、チャネルホットエレクトロン注入（ＣＨＥ）とも呼ばれるホットエレクトロン注入がある。しかし、使用する特定のメモリデバイスの相違に対応するために、プログラミング技術を変更してもよい点を理解すべきである。
【００２６】
第１電荷蓄積セル３６は、ホットエレクトロン注入を使用して、ドレイン１６とゲート電極３２に電圧を印加することによりプログラミングできる。ソース１４は、第１電荷蓄積セル３６のＣＨＥプログラミング用の電子の供給源として機能する。一実施形態では、ソース１４にも電位が印加され、従来の電荷トラップ型誘電体フラッシュデバイスで行われていたように、ソース１４を接地（または浮遊）状態とするのではない。
【００２７】
ゲート電極３２、ソース１４およびドレイン１６に印加した電圧により、誘電層２６，３０および電荷蓄積層２８を通る垂直電界と、ドレイン１６からソース１４にわたるチャネル２０長に沿った横方向電界が生じる。あるスレッショルド電圧において、チャネル２０が反転し、この結果、電子がソース１４から引き抜かれて、ドレイン１６に向かって加速される。電子がチャネル２０長に沿って移動している間、電子はエネルギーを獲得し、十分なエネルギーを得ると、電子は下部誘電層２６の電位障壁を超えて、電荷蓄積層２８に跳び上がり、この電荷蓄積層２８に電子がトラップされる。
【００２８】
電子が電位障壁を跳び超える確率は、ドレイン１６の近くにある第１電荷蓄積セル３６で最も大きく、ここでは電子が獲得するエネルギーが最大となる。この加速された電子は、ホットエレクトロンと呼ばれ、ひとたび電荷蓄積層に注入されると、電荷蓄積層２８の第１電荷蓄積セル３６に留まる。電荷蓄積層２８の導電性が低く、かつその中の横方向電界が低いため、トラップされた電子は、電荷蓄積層２８内で横方向に広がりにくい。このため、トラップされた電荷は、ドレイン１６の近くにある第１電荷蓄積セル３６の電荷トラップ領域に局所化したまま留まる。
【００２９】
第１電荷蓄積セル３６をプログラミングする上記の技術は、第２電荷蓄積セル３８のプログラミングにも使用できるが、その際、ソース１４とドレイン１６の作用が逆になる。より詳細には、ドレイン１６からソース１４に向かってチャネル２０に沿って移動する電子の供給源としてドレイン１６が機能するようにソース１４、ドレイン１６および／またはゲート電極３２に適切な電圧が印加される。したがって、ソースおよびドレインとの用語は、入れ替え可能に使用することができる。しかし、本明細書の目的のために、従来技術においてこれまで使用されているように、ソース１４が電子の供給源として機能する標準的な命名を使用して、電荷蓄積セル３６，３８の一方のプログラミングを説明する。
【００３０】
表１は、電荷蓄積セル３６，３８をプログラミングするためにゲート電極３２、ソース１４およびドレイン１６に印加されうる代表的な電位およびパルス持続時間を示す。表１に示す値は、プログラム対象のメモリデバイス１０の特定の特性に応じて変わる点に留意されたい。
【表１】
2007507830.tif 000003
【００３１】
メモリデバイス１０のプログラミングとメモリデバイス１０の読み出しの検証は、従来の技術を使用することによって実施できる。例えば、電荷蓄積セル３６，３８は、プログラミング方向に対して逆方向で読み出すことができる。
【００３２】
説明を簡単にするために、図３〜６の方法は一連のステップとして図示し説明するが、本発明に従って、一部のステップが、本明細書に図示し記載したものとは異なる順序で実行されたり、同時に実行されたり、この両方が行われることもあるため、本発明はこのステップの順序に限定されないことが理解され、認められよう。更に、説明する全てのステップが、本発明の一態様による方法を実施するのに必要であるとは限らない。
【００３３】
図３を更に参照して、フラッシュＥＥＰＲＯＭメモリセルのアレイの消去方法を記載する。この消去方法は、プリプログラミングステップ１００から開始し、このステップで、メモリデバイスのアレイまたはセクタの各メモリセル１０のノーマルビット３６および相補ビット３８の一方または両方がほぼ同じ電荷レベルにプログラミングされる。電荷蓄積セル３６，３８のプリプログラミングでは、チャネルホットエレクトロン注入または別の適切な技術によって、セル１０に電荷が注入される。より詳細には、デバイスを全て「０」（すなわちプログラム状態）でプリプログラミングするために、電荷蓄積セル３６，３８が、十分な電荷を注入するか、あるいは別の方法によってプログラミングされる。プリプログラミングの目的は、プログラミングされなかったか、通常動作中に電荷が失われた可能性のある一部のメモリセルが、実質的に過剰消去されないように、全メモリセルを同じレベルにすることにある。
【００３４】
ステップ１１０において、ステップ１００でプリプログラミングされた各電荷蓄積セル３６，３８が、適切な消去パルスを１回以上印加することによって消去される。電荷蓄積セル３６，３８の消去は、ホットホール注入を使用して実施される。しかし、他の適切な消去動作が使用されてもよいことが認められよう。例えば、一実施形態では、各メモリセル１０の各電荷蓄積セル（ノーマルビット３６と相補ビット３８）は、ワード線（ＷＬ０，ＷＬ１，…ＷＬｍ）を介してゲート電極に負の消去電圧（例えば約−５ボルト〜約−１０ボルト）を印加し、ビット線（ＢＬ０，ＢＬ１，…ＢＬｎ）を介してドレイン１６とソース１４の両方に正のバイアス電圧（例えば約＋４ボルト〜約＋８ボルト）を印加することによって同時に消去される。あるいは、適切な電位を印加して、ドレイン側へのホットホール注入とソース側へのホットホール注入をそれぞれ行うことによって、全ノーマルビットと全相補ビットとが別々に消去されてもよい。好ましくは、アレイまたはセクタ内の全メモリセルあるいは大部分のメモリセルが同時に消去される。
【００３５】
各電荷蓄積セルへの消去パルスの印加１１０後、ステップ１２０において消去検証が実行される。より詳細には、消去検証１２０を使用して、各メモリセル１０内の電荷蓄積セル３６，３８のいずれかが消去不足であるかどうかが判定される。いずれかのセルが消去不足であるかどうかの判定では、各電荷蓄積セル３６，３８を読み出して（例えば逆方向に読み出して）、スレッショルド電圧（ＶＴ）が消去状態の所定の最大値を超えているかどうかが判定される。スレッショルド電圧が消去状態の所定の最大値を超えている場合、そのセルは消去不足であると判断され、ステップ１１０において、アレイ内の全メモリセルに別の消去パルスが印加される。セクタ内の全メモリセル１０の全ビット３６，３８がステップ１２０で消去検証にパスし、このため消去されていると判定されるまで、ステップ１１０および１２０が適用される。
【００３６】
図１に戻ると、消去ステップと検証ステップ１１０，１２０の後は、アレイまたはセクタ内の一部のセルが過剰消去されている可能性がある。すなわち、一部のセルでは、電荷蓄積層２８内に、過剰の陽電荷すなわちホール４０がトラップされている可能性がある。この場合、過剰消去されたセルの電荷蓄積層２８は、電子が欠乏しており正に帯電している。陽電荷４０は、チャネル領域２０の上部にある電荷蓄積層２８内にトラップされていることもあれば（図に示した状態）、各セルの端（例えば、各電荷蓄積セル３６，３８の側面の外側）またはゲートスタックの完全に外に（例えばワード線間に）トラップされていることもある。一実施形態では、過剰消去されたセルのスレッショルド電圧は０ボルトを下回っている。あるいは、過剰消去されたセルが正のスレッショルド電圧を有することもあるが、この場合も所望または所定の最小スレッショルド電圧を下回っている。
【００３７】
図３に示す一実施形態では、ステップ１３０において、正のゲートストレス動作が、アレイまたはセクタの全セルに同時に印加される。例えば、一実施形態では、正のゲートストレス動作１３０では、全ビット線（ソースおよびドレイン）を接地しながら、全ワード線（ゲート電極）に、例えば約８ボルト〜約１２ボルトの正のゲート電圧が同時に印加される。例えば、正のゲートストレスは、約１ミリ秒（ｍｓ）〜約５秒間の持続時間印加される。しかし、正のゲートストレスパルスの持続時間はこれ以外の値であってもよい。
【００３８】
正のゲートストレス動作１３０により、過剰消去されたデュアルビットメモリセルのアレイを同時に復旧するか、あるいは別の方法によって補償する方法が提供される。更に、下記により詳しく述べるように、正のゲートストレス動作を利用することにより、スレッショルド電圧分布が低減される。
【００３９】
図４，５に示す別の実施形態では、正のゲートストレス１３０は、性能および効果を改善するため、ソフトプログラミング動作１３５と組み合わせて用いられる。一実施形態（図４）では、ソフトプログラミング動作１３５は、正のゲートストレス１３０の印加よりも先に行われる。図５に示す別の実施形態では、最初に正のゲートストレス１３０の印加が実行され、その後、適切なソフトプログラミング１３５が続く。ソフトプログラミング１３５は、セル単位で実行されても、列単位で実行されてもよい。任意選択で、ソフトプログラミング動作１３５と共に、スレッショルド電圧が所定の最小値ＶＴＭＩＮ（０ボルト未満であってもそれ以外でもよい）を下回っているメモリセルがあるかどうかを決定するため、ソフトプログラミング検証を行ってもよい。ソフトプログラミング１３５と共に正のゲートストレス１３０を使用することは、特に、スレッショルド電圧が極めて低い（例えば、所定のＶＴＭＩＮ以下である）セルの復旧に有効である。
【００４０】
一実施形態では、ノーマルビット３６のソフトプログラミングは、ソースを接地（または浮遊）状態にしながら、ゲート電極に電位（例えば約＋４ボルト〜約＋８ボルト）を、ドレインに電位（例えば約＋３ボルト〜約＋５ボルト）を印加することによって実行される。一実施形態では、ソフトプログラミングは、持続時間が約０．５マイクロ秒（μｓ）〜約０．５秒のパルスとして印加される。この電位と持続時間は、チャネル２０のどの点に電荷蓄積層２８へ電荷を注入するかを選択するために変更される。更に、当業界において公知のように、電位が変調されてもよい。
【００４１】
別の実施形態では、図６に示すように、消去ステップ１１０の後に、それぞれ前述のようにソフトプログラミングステップ１３５と正のゲートストレス１３０ステップが続く。この実施形態では、消去不足のメモリセルがあるかどうかを判定するため、消去検証１２０動作が、過剰消去の補償ステップ（すなわちソフトプログラミング１３５と正のゲートストレス１３０）の後に実行される。１つ以上のメモリセルが消去不足であると判定された場合、アレイ内の全メモリセルが消去過剰、消去不足のいずれでもなくなるまで、ステップ１１０，１３５，１３０，１２０が繰り返される。
【００４２】
図３〜６に示す実施形態の全てにおいて、正のゲートストレス１３０およびソフトプログラミング１３５は、好ましくは、埋め込み消去シーケンスアルゴリズムの一環をなしている。
【００４３】
今度は図７を参照すると、セル数とスレッショルド電圧ＶＴの関係を示す代表的なプロットが示される。実線の曲線７１０は、消去動作（図３〜６のステップ１２０に図示し記載したものなど）後のセルのスレッショルド電圧を表している。破線で示す部分７１５は、正のゲートストレスと任意選択のソフトプログラミングによって、最も過剰消去されたセルの復旧状況を示しており、通常、最も過剰消去されたセルのスレッショルド電圧を０ボルトまで上げることに成功している。破線７２０は、本発明による方法後のメモリセルのスレッショルド電圧分布を表す。理論に拘束することを意図するものではないが、本発明で使用する正のゲートストレスは、従来の消去シーケンスを使用した場合よりも、約３０％低いスレッショルド電圧分布を与えるのに有効である（ＶＴＭＩＮとＶ’ＴＭＩＮ間の差で示される）。
【００４４】
本発明の特定の実施形態を詳述したが、本発明は、その範囲がこれらによって制限されることはなく、本明細書に添付の特許請求の範囲の趣旨ならびに規定の範囲に入る全ての変更例、変形例および均等物を含む。
【図面の簡単な説明】
【００４５】
【図１】本発明によるメモリデバイスの消去方法が適用されうる代表的な過剰消去状態のダブルビットメモリデバイスの模式断面図である。
【図２】本発明によるメモリデバイスの消去方法が適用されうる代表的なメモリセルのアレイの一部の上面概略図である。
【図３】本発明の一実施形態によるメモリデバイスの消去方法を示すフローチャートである。
【図４】本発明の別の実施形態によるメモリデバイスの消去方法を示すフローチャートである。
【図５】本発明の別の実施形態によるメモリデバイスの消去方法を示すフローチャートである。
【図６】本発明の別の実施形態によるメモリデバイスの消去方法を示すフローチャートである。
【図７】本発明の消去動作後の、スレッショルド電圧分布を示す図である。
【図１】
2007507830.tif 000004
【図２】
2007507830.tif 000005
【図３】
2007507830.tif 000006
【図４】
2007507830.tif 000007
【図５】
2007507830.tif 000008
【図６】
2007507830.tif 000009
【図７】
2007507830.tif 000010
【手続補正書】
【提出日】平成17年8月3日(2005.8.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
上部誘電体層（３０）および下部誘電層（２６）の間に配置され、第１電荷蓄積セル（３６）および第２電荷蓄積セル（３８）を少なくとも有する電荷トラップ誘電体層（２８）と、前記上部誘電体層（３０）の上部に配置されたゲート電極（３２）とを有し、前記下部誘電層（２６）は、前記第１電荷蓄積セル（３６）の近くにある第１の導電領域（１６）と前記第２電荷蓄積セル（３８）の近くにある第２の導電領域（１４）とを有する基板（１２）に配置されている電荷トラップ型誘電体メモリセル（１０）を複数有するフラッシュ電気的消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）デバイスの消去方法であって、
（ａ）前記複数のメモリセル（１０）に消去パルス（１１０）を印加するステップと、
（ｂ）前記複数のメモリセル（１０）に消去不足のメモリセルがあるかどうかを判定するために、前記複数のメモリセル（１０）を消去検証する（１２０）ステップと、を有し、前記方法は更に、
（ｃ）前記電荷トラップ誘電体層（２８）内の陽電荷（４０）の量を低減させるために前記複数のメモリセル（１０）に正のゲートストレス（１３０）を印加するステップを有する方法。
【請求項２】
前記メモリセル（１０）の全てが消去不足ではないと判定されるまでステップ（ａ）およびステップ（ｂ）を繰り返すステップを更に有する請求項１に記載の方法。
【請求項３】
前記複数のメモリセル（１０）を所定レベルにプリプログラミングする（１００）ステップを更に有する請求項１または２に記載の方法。
【請求項４】
前記正のゲートストレスを印加するステップ（１３０）は、過剰消去されたメモリセル（１０）を復旧させるのに有効である請求項１〜３のいずれか１項に記載の方法。
【請求項５】
前記複数のメモリセル（１０）の各メモリセルの前記第１の導電領域および前記第２の導電領域（１４，１６）の少なくとも一方に結合されているビット線（ＢＬ０，ＢＬ１，…ＢＬｎ）の全てを接地するステップと、
前記複数のメモリセル（１０）の各メモリセルの前記ゲート電極（３２）に結合されているワード線（ＷＬ０，ＷＬ１，…ＷＬｍ）の全てに正電圧を印加するステップと、を有する請求項１〜３のいずれか１項に記載の方法。
【請求項６】
前記ワード線（ＷＬ０，ＷＬ１，…ＷＬｍ）の全てに印加される前記正電圧は約＋９ボルト〜約＋１１ボルトである請求項５に記載の方法。
【請求項７】
前記複数のメモリセル（１０）のうち、スレッショルド電圧が所定の最小値（ＶＴＭＩＮ）を下回るメモリセルにソフトプログラミングパルスを印加するステップ（１３５）を更に有する請求項１〜６のいずれか１項に記載の方法。
【請求項８】
ソフトプログラミングパルスを印加する前記ステップ（１３５）は、
前記ゲート電極（３２）に約＋４ボルト〜約＋８ボルトの電位を印加するステップと、
前記第１の導電領域および前記第２の導電領域（１４，１６）の少なくとも一方に約＋３ボルト〜約＋５ボルトの電位を印加するステップと、を有する請求項７に記載の方法。
【請求項９】
ソフトプログラミングパルスを印加する前記ステップ（１３５）の前に、前記メモリセル（１０）のいずれかのスレッショルド電圧が前記所定の最小値（ＶＴＭＩＮ）を下回っているかどうかを判定するため、前記複数のメモリセル（１０）のソフトプログラミングを検証するステップを更に有する請求項７に記載の方法。
【請求項１０】
ステップ（ａ）は、前記複数のメモリセル（１０）の前記ゲート電極（３２）に、約−５ボルト〜−１０ボルトの負のゲート消去電位を印加するステップと、
前記複数のメモリセル（１０）の前記第１の導電領域および前記第２の導電領域（１４，１６）の少なくとも一方に約＋４ボルト〜約＋８ボルトの電位を印加するステップと、を有する請求項２〜９のいずれか１項に記載の方法。
【請求項１１】
ステップ（Ｃ）は、前記電荷トラップ誘電体層内の前記電荷蓄積セルの一方または両方の近くの前記電荷トラップ誘電体層内の陽電荷の量を低減させるために、前記複数のメモリセルに正のゲートストレスを印加するステップを有する請求項１〜１０のいずれか１項に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
国際公開第０３／０６３１６７号パンフレットは、複数のデュアルビット電荷トラップ型誘電体メモリセルを有するメモリアレイの消去方法を開示しており、この方法では、前記複数のメモリセルに消去パルスを印加して、消去不足のメモリセルがあるかどうかを決定するために複数のメモリセルを消去検証する。
米国特許第５，６８０，３５０号は、それぞれが導電層に電荷を蓄積しているフローティングゲートメモリデバイスへの正のゲートストレスの印加を開示している。
米国特許第５，４００，２８６号も、それぞれが導電層に電荷を蓄積しているフローティングゲートメモリデバイスへの正のワード線（ゲート）ストレスの印加を開示している。
上記に鑑み、過剰消去を低減させ、スレッショルド電圧分布を低減するデバイス、ならびにマルチビットメモリセルのアレイの消去方法が所望されている。
【国際調査報告】
2007507830.tif 000011
2007507830.tif 000012