(57)【要約】  本発明は、マルチチャネル型アナログ−デジタル（Ａ／Ｄ）変換方法に関する。第１または第２のチャネル提供区域の第１および第２のチャネルそれぞれにおいて、変換待ちの第１および第２のアナログ信号は、それぞれの第１および第２のＳ／Ｈ（サンプルおよびホールド）要素によってサンプリングされ、第１および第２のアナログ信号のそれぞれ記憶されたサンプル値は、選択が行なわれるようにアナログ・マルチプレクサの第１および第２の入力にチャネル・サンプルとして印加される。次いで、それぞれのチャネル・サンプルの処理は、アナログ−デジタル変換用のデジタル選択制御信号によってアナログ・マルチプレクサ内で選択され、アナログ・マルチプレクサの出力のところでアナログ選択信号として提供され、それぞれのチャネル提供区域の後でアナログ−デジタル変換器内で変換される前記チャネル・サンプルによる全てのチャネルの処理サイクル内で行なわれる。本発明による目的は、いくつかのアナログ信号のアナログ−デジタル変換が、個々のアナログ信号のアナログ−デジタル変換をこれらのアナログ信号の後続の信号処理の技術的な特徴に適応させることにより、チップの生産中のコストが節約され、チップの使用中のエネルギーが節約されるように、１つのチップ上で行なわれる方法を提供することであり、これは、チャネル・コントローラ内で計算されるか、満了コントローラによってハードウエアにより定義されるマルチチャネル型アナログ−デジタル変換の満了が、第１または第２のチャネル提供区域でのチャネル・サンプルの検出を含めて、それぞれのチャネル全体について有効であるという点で実現される。本発明による目的は、それぞれの第１または第２のチャネル提供区域で検出され、Ａ／Ｄ変換提供区域内でアナログ選択信号によって提供され、次いで、Ａ／Ｄ変換器によって変換されるチャネル・サンプルの処理順序が、チャネル・コントローラによって各々のチャネル・サンプルごとに個々に計算され決定される別の実施形態によっても実現される。
2007500963.tif 000002
【特許請求の範囲】
【請求項１】
マルチチャネル型アナログ−デジタル（Ａ／Ｄ）変換方法であって、第１または第２のチャネル提供区域の第１および第２のチャネルそれぞれにおいて、変換待ちの第１および第２のアナログ信号は、それぞれの第１および第２のＳ／Ｈ（サンプルおよびホールド）要素によってサンプリングされ、前記第１および第２のアナログ信号のそれぞれ記憶されたサンプル値は、チャネル・サンプルとして、選択が行なわれるようにアナログ・マルチプレクサの第１および第２の入力に印加され、次いで、前記それぞれのチャネル・サンプルの処理は、前記アナログ−デジタル変換用のデジタル選択制御信号によって前記アナログ・マルチプレクサ内で選択され、前記アナログ・マルチプレクサの出力のところでアナログ選択信号として提供され、前記それぞれのチャネル提供区域の後でアナログ−デジタル変換器内で変換される前記チャネル・サンプルによるすべてのチャネルの処理サイクル内で行なわれる方法において、チャネル・コントローラ内で計算されるか、満了コントローラによってハードウエアにより定義される前記マルチチャネル型アナログ−デジタル変換の満了は、前記第１または第２のチャネル提供区域での前記チャネル・サンプルの検出を含めて、前記それぞれのチャネル全体について有効であることを特徴とする、方法。
【請求項２】
マルチチャネル型アナログ−デジタル（Ａ／Ｄ）変換方法であって、第１または第２のチャネル提供区域の第１および第２のチャネルそれぞれにおいて、変換待ちの第１および第２のアナログ信号は、それぞれの第１および第２のＳ／Ｈ（サンプルおよびホールド）要素によってサンプリングされ、前記第１および第２のアナログ信号のそれぞれ記憶されたサンプル値は、チャネル・サンプルとして、選択が行なわれるようにアナログ・マルチプレクサの第１および第２の入力に印加され、次いで、前記それぞれのチャネル・サンプルの処理は、前記アナログ−デジタル変換用のデジタル選択制御信号によって前記アナログ・マルチプレクサ内で選択され、前記アナログ・マルチプレクサの出力のところでアナログ選択信号として提供され、前記それぞれのチャネル提供区域の後でアナログ−デジタル変換器内で変換される前記チャネル・サンプルによるすべてのチャネルの処理サイクル内で行なわれる方法において、前記それぞれの第１または第２のチャネル提供区域で検出され、Ａ／Ｄ変換提供区域内で前記アナログ選択信号によって提供され、次いで、前記Ａ／Ｄ変換器によって変換される前記チャネル・サンプルの処理順序は、チャネル・コントローラによって各々のチャネル・サンプルごとに個々に計算され決定されることを特徴とする、方法。
【請求項３】
前記マルチチャネル型アナログ−デジタル変換の前記満了について前記チャネル・コントローラ内で生成される前記計算値は、前記第１または第２のチャネル提供区域での前記チャネル・サンプルの検出について排他的に有効であり、前記第１または第２のチャネル提供区域に存在する前記チャネル・サンプルの前記検出は、第１および第２の外部検出信号によってそれぞれトリガされることを特徴とする、請求項２に記載の方法。
【請求項４】
前記第１および／または第２のチャネル提供区域内でアナログ信号として存在する前記チャネル・サンプルの前記検出を継続するマルチチャネル型アナログ−デジタル変換は、外部変換要求信号によって前記Ａ／Ｄ変換提供区域内で開始され、前記外部変換要求信号により、前記チャネル・コントローラ内に変換要求が置かれることを特徴とする、請求項３に記載の方法。
【請求項５】
前記検出されたチャネル・サンプルの追加のデータは、前記追加の外部変換要求信号によって前記変換要求のトリガをかけることによって前記チャネル・コントローラに通知され、前記追加のデータにより、それぞれ検出されたチャネル・サンプルを前記チャネル・コントローラ内で処理する時間の個々の計算値が承認されることを特徴とする、請求項４に記載の方法。
【請求項６】
前記関連する変換要求信号のトリガをかけた後で、前記検出されたチャネル・サンプルとともに前記チャネル・コントローラにそれぞれ通知される前記追加のデータは、第１優先デート、単位時間当たりの優先度の増加率、ならびに全有効期間および最短有効期間であることを特徴とする、請求項５に記載の方法。
【請求項７】
前記変換要求信号は、前記追加のデータとともにデータ・バス上で前記チャネル・コントローラに供給されることを特徴とする、請求項６に記載の方法。
【請求項８】
それぞれ検出されたチャネル・サンプルを処理する時間を個々に計算するためのルールは、前記チャネル・コントローラ内で実施される数的指標から導き出されることを特徴とする、請求項２から７のいずれかに記載の方法。
【請求項９】
前記第１および／または第２のＳ／Ｈ要素から、前記Ａ／Ｄ変換器の上流のＡ／Ｄ  Ｓ／Ｈ要素までの前記第１および／または第２のチャネル内で、チャネル・サンプルの前記有効期間をチャネル・サンプルの個々のサンプリング期間と比べて短くすることになる、信号により影響を受けるすべての時間が結合されて無効期間を形成し、前記無効期間が、前記数値指標に影響を及ぼす構成変数を形成することを特徴とする、請求項２から８のいずれかに記載の方法。
【請求項１０】
前記数値指標に影響を及ぼす１つの構成変数は、チャネル・サンプルの残りの有効期間であることを特徴とする、請求項２から９のいずれかに記載の方法。
【請求項１１】
前記数値指標に影響を及ぼす１つの構成変数は、チャネル・サンプルの最小サンプリング期間であることを特徴とする、請求項２から１０のいずれかに記載の方法。
【請求項１２】
アナログ信号として、前記アナログ信号を定義するそれぞれのアセンブリに存在するそれぞれのチャネル・サンプルの現在残っている有効期間に起因するチャネル・サンプルの前記残りの有効期間は、前記アナログ信号に割り当てられた実現される積分器の形で決定され、終了した有効期間を表す前記積分器の初期値は現時点で監視されており、前記値が前記全有効期間を表す値よりも大きい場合、前記有効期間の満了が確認され、そうでない場合には、前記全有効期間を表す前記値との差が、前記残りの有効期間を表す値になることを特徴とする、請求項２から１１のいずれかに記載の方法。
【請求項１３】
前記数値指標に影響を及ぼす１つの構成変数は、チャネル・サンプルの無作為にあらかじめ定義された優先度であることを特徴とする、請求項２から１２のいずれかに記載の方法。
【請求項１４】
前記第１および第２のチャネル提供区域内で前記アナログ信号を定義するすべての前記アセンブリの出力信号のそれぞれ現在残っている前記有効期間は、前記チャネル・コントローラに既知のものであり、前記残っている有効期間は、続けて新たにあらかじめ決定され、かつ、前記アナログ信号を定義する前記それぞれのアセンブリにおける次の信号処理ステップは、前記チャネル・コントローラによってトリガされることを特徴とする、請求項２から１３のいずれかに記載の方法。
【請求項１５】
前記第１および第２のチャネル提供区域内で前記チャネル・コントローラによって決定される前記アナログ信号を定義する前記アセンブリの前記出力信号の１つの前記有効期間が満了した場合、前記チャネル・コントローラによって、前記それぞれの出力信号に割り当てられたエラー信号が出力されるか、あるいは、第１のＳ／Ｈバッファ・メモリまたは第１の別のバッファ・メモリ、あるいは第２のＳ／Ｈバッファ・メモリまたは第２の別のバッファ・メモリが利用可能な場合、前記出力信号は、第１のバッファ・メモリ制御信号または第１の別のバッファ・メモリ制御信号、あるいは第２のバッファ・メモリ制御信号または第２の別のバッファ・メモリ制御信号によってバッファに記憶されることを特徴とする、請求項２から１４のいずれかに記載の方法。
【請求項１６】
前記数値指標に影響を及ぼす１つの構成変数は、第１のＳ／Ｈ中間要素、または第２のＳ／Ｈ中間要素、または第１の別のバッファ・メモリ、または第２の別のバッファ・メモリ、あるいはその組合せにおいて、チャネル・サンプルの代わりに使用された前記バッファの記憶値であることを特徴とする、請求項２から１５のいずれかに記載の方法。
【請求項１７】
前記アナログ選択信号が前記Ａ／Ｄ変換提供区域でＡ／Ｄ変換される、最大変換レートは、前記第１および第２のチャネル提供区域での前記第１および第２のアナログ信号のそれぞれの検出レートに対して比Ｖｉ（ｉはチャネル指標）の関係にあり、前記比は、前記チャネル・コントローラによってそれぞれ設定可能であり、全処理サイクル期間にわたって平均され、前記それぞれ平均される比Ｖ１、Ｖ２は、前記チャネル・コントローラによって生成される制御信号方式によって前記第１および第２のチャネルで実現され、連続した処理部分サイクルから構成される前記全処理サイクル中に、前記第１および第２のチャネル提供区域のそれぞれのチャネル・サンプルを処理する順序および周波数は、前記第１および第２のチャネルでの前記それぞれの検出レートと、全検出サイクル期間中の前記Ａ／Ｄ変換提供区域での前記最大変換レートの設定かつ平均されたそれぞれの比Ｖ１、Ｖ２によって、前記第１および第２のチャネル提供区域内で前記それぞれ設定された検出レートで検出された前記第１および第２のアナログ信号のチャネル・サンプルの全数を検出するのに必要とされる時間が、アナログ選択信号として提供される前記値をすべて前記Ａ／Ｄ変換提供区域でＡ／Ｄ変換するのに必要とされる時間と確実に均衡するように、前記処理部分サイクルで前記制御信号方式によって選択され、前記チャネル・コントローラは、前記第１および第２のチャネル提供区域での前記検出レートの合計値を決定し、前記合計値が、前記Ａ／Ｄ変換提供区域での前記最大変換レートの値よりも大きい場合、エラー信号が出力され、それぞれの場合の前記第１および第２のアナログ信号の前記検出は、前記第１および第２のＳ／Ｈ要素内のメモリによって行なわれ、前記検出は、前記チャネル・コントローラによる第１および第２のＳ／Ｈ制御信号によって前記それぞれの検出レートでトリガされ、前記アナログ選択信号を提供するために、前記チャネル・コントローラの前記制御信号方式に従って前記選択制御信号によって前記アナログ・マルチプレクサが作動され、前記アナログ選択信号の後続のＡ／Ｄ変換は、Ａ／Ｄ変換信号によって前記Ａ／Ｄ変換器を作動させることによって実施され、それぞれの場合の前記Ａ／Ｄ変換器の作動は、前記制御信号方式に従って所望の変換レートで前記チャネル・コントローラによって実施されることを特徴とする、請求項１に記載の方法。
【請求項１８】
前記第１および第２のチャネル提供区域での前記第１および第２のアナログ信号の前記それぞれの検出レートと、前記Ａ／Ｄ変換提供区域での前記アナログ選択信号の前記最大変換レートとの前記それぞれの平均の比Ｖｉは、
Ｖｉ：…：Ｖｎ（ｉはチャネル指数、ｎはチャネル番号）
ただし、
【数１】
2007500963.tif 000005
ここで、ｉは１、２、…ｉ…ｎ（ｉは自然数）のチャネル指数、
ｎはチャネル番号（ｎは自然数）、
Ｕｉはチャネル係数、Ｕｉ＞１（分数）
という補助的な条件を伴う比によって特徴づけられ、チャネル係数が１よりも大きいと、チャネル・サンプルの前記有効期間の短縮が、前記サンプリング期間と対比してマッピングされ、任意選択で、前記第１および第２のチャネル提供区域での前記第１および第２のアナログ信号のバッファへの記憶は、第１および第２のＳ／Ｈ中間要素によって実施されることを特徴とする、請求項１７に記載の方法。
【請求項１９】
前記第１および第２のチャネル提供区域での前記第１および第２のアナログ信号の前記それぞれの検出レートと、前記Ａ／Ｄ変換提供区域での前記アナログ選択信号の前記最大変換レートとの前記それぞれの比はバイナリ加重され、
Ｖｉ：…：Ｖｎ＝１／（２ｉ）：…：１／（２ｎ）
ただし、
【数２】
2007500963.tif 000006
ここで、ｉは、１、２、…ｉ…ｎ（ｉは自然数）のチャネル指数、およびｎはチャネル番号、ｎ＞１（ｎは自然数）
という補助的な条件を伴う比の式によって特徴づけられ、任意選択で、前記第１および第２のチャネル提供区域での前記第１および第２のアナログ信号のバッファへの記憶は、第１および第２のＳ／Ｈ中間要素によって実施されることを特徴とする、請求項１７または１８に記載の方法。
【請求項２０】
前記Ａ／Ｄ変換提供区域内で、前記アナログ選択信号のバッファへの記憶は、Ａ／Ｄ変換器制御信号により前記チャネル・コントローラによってトリガされて前記Ａ／Ｄサンプルおよびホールド要素内で実施され、前記Ａ／Ｄ変換器内で後続のＡ／Ｄ変換を行なうために、前記Ａ／Ｄサンプルおよびホールド要素の出力のところで前記Ａ／Ｄ変換器用のサンプルが提供され、任意選択で、前記アナログ選択信号のバッファへの記憶は、第１および第２の別のバッファ・メモリによって実施されることを特徴とする、請求項１から１９のいずれかに記載の方法。
【請求項２１】
デジタル・デマルチプレクサを備え、かつ、前記アナログ−デジタル変換器を備える前記Ａ／Ｄ変換提供区域の下流で少なくとも間接的に接続された出力区域は、前記デジタル・マルチプレクサのそれぞれの出力のところで、前記チャネル・コントローラによって出力されたデマルチプレクサ選択信号によって、各チャネルごとに変換された値を少なくとも間接的に提供し、次いで、前記値は、前記それぞれのチャネルに割り当てられた第１および第２のメモリ要素にバッファ的に記憶され、それぞれの場合の前記メモリ要素は、やはり前記出力区域に属し、それぞれの第１および第２の有効期間信号の活動中に読取りを行なうことを特徴とする、請求項１から２０のいずれかに記載の方法。
【請求項２２】
前記アナログ−デジタル変換器がいかなる変換も実施せず、および／または、第１のＳ／Ｈバッファ・メモリ、または第２のＳ／Ｈバッファ・メモリ、または第１の別のバッファ・メモリ、または第２の別のバッファ・メモリ、あるいはその組合せが、いかなるチャネル・サンプルまたはアナログ選択信号も記憶しない、前記Ａ／Ｄ変換提供区域ならびに前記第１および第２のチャネル提供区域に含まれるアセンブリが使用されない時間は、これらのアセンブリは低エネルギー消費状態に置かれ、その結果、全エネルギー消費は、前記Ａ／Ｄ変換信号、または前記第１のＳ／Ｈバッファ・メモリ制御信号、または第２のＳ／Ｈバッファ・メモリ制御信号、または第１の別のバッファ・メモリ制御信号、または第２の別のバッファ・メモリ制御信号、あるいはその組合せのそれぞれのサンプリング比によって決まることを特徴とする、請求項１から２１のいずれかに記載の方法。
【請求項２３】
前記マルチチャネル型アナログ−デジタル変換は、前記第１のチャネル、または第２のチャネル、または別のチャネル、あるいはその組合せで行なわれ、前記別のチャネルは、前記チャネル・コントローラにより前記別のチャネルの補助制御バスによって作動することを特徴とする、請求項１から２２のいずれかに記載の方法。
【請求項２４】
前記第１または第２のアナログ信号、あるいは別のアナログ信号は、前記第１のチャネル、または第２のチャネル、または少なくとも１つの別のチャネル、あるいはその組合せに入力されて処理され、アナログ信号によって多重に占有される前記チャネルは、前記関連する外部検出信号またはＳ／Ｈ制御信号によって、完全に異なるように、またはいくらか異なるように作動することを特徴とする、請求項１から２３のいずれかに記載の方法。
【請求項２５】
マルチチャネル型アナログ−デジタル（Ａ／Ｄ）変換構成であって、第１または第２のチャネル提供区域の第１および第２のチャネルそれぞれにおいて、それぞれの第１および第２のＳ／Ｈ（サンプルおよびホールド）要素によって、変換待ちの第１および第２のアナログ信号をサンプリングし、前記第１および第２のアナログ信号のそれぞれ記憶されたサンプル値を、チャネル・サンプルとして、選択が行なわれるようにアナログ・マルチプレクサの第１および第２の入力に印加し、次いで、前記アナログ−デジタル変換用のデジタル選択制御信号によって前記アナログ・マルチプレクサ内で選択され、前記アナログ・マルチプレクサの出力のところでアナログ選択信号として提供され、前記それぞれのチャネル提供区域の後でアナログ−デジタル変換器内で変換される前記チャネル・サンプルによるすべてのチャネルの処理サイクル内で、前記それぞれのチャネル・サンプルを処理する構成において、チャネル・コントローラ内で計算されるか、満了コントローラによってハードウエアにより定義される前記マルチチャネル型アナログ−デジタル変換の満了は、前記第１または第２のチャネル提供区域での前記チャネル・サンプルの検出を含めて、前記それぞれのチャネル全体について有効であることを特徴とする、構成。
【請求項２６】
マルチチャネル型アナログ−デジタル（Ａ／Ｄ）変換構成であって、第１または第２のチャネル提供区域の第１および第２のチャネルそれぞれにおいて、それぞれの第１および第２のＳ／Ｈ（サンプルおよびホールド）要素によって、変換待ちの第１および第２のアナログ信号をサンプリングし、前記第１および第２のアナログ信号のそれぞれ記憶されたサンプル値を、チャネル・サンプルとして、選択が行なわれるようにアナログ・マルチプレクサの第１および第２の入力に印加し、次いで、前記アナログ−デジタル変換用のデジタル選択制御信号によって前記アナログ・マルチプレクサ内で選択され、前記アナログ・マルチプレクサの出力のところでアナログ選択信号として提供され、前記それぞれのチャネル提供区域の後でアナログ−デジタル変換器内で変換される前記チャネル・サンプルによるすべてのチャネルの処理サイクル内で、前記それぞれのチャネル・サンプルを処理する構成において、前記それぞれの第１または第２のチャネル提供区域で検出され、Ａ／Ｄ変換提供区域内で前記アナログ選択信号によって提供され、次いで、前記Ａ／Ｄ変換器によって変換される前記チャネル・サンプルの処理順序は、チャネル・コントローラによって各々のチャネル・サンプルごとに個々に計算され決定されることを特徴とする、構成。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチチャネル型アナログ−デジタル（Ａ／Ｄ）変換構成および方法に関する。第１または第２のチャネル提供区域の第１および第２のチャネルそれぞれにおいて、変換待ちの第１および第２のアナログ信号は、それぞれの第１および第２のＳ／Ｈ（サンプルおよびホールド）要素によってサンプリングされ、第１および第２のアナログ信号のそれぞれ記憶されたサンプル値は、選択が行なわれるようにアナログ・マルチプレクサの第１および第２の入力にチャネル・サンプルとして印加される。次いで、それぞれのチャネル・サンプルの処理は、アナログ−デジタル変換用のデジタル選択制御信号によってアナログ・マルチプレクサ内で選択され、アナログ・マルチプレクサの出力のところでアナログ選択信号として提供され、それぞれのチャネル提供区域の後でアナログ−デジタル変換器内で変換される前記チャネル・サンプルによるすべてのチャネルの処理サイクル内で行なわれる。
【背景技術】
【０００２】
デジタル信号処理がますます利用されるにつれ、アナログ−デジタル変換によってデジタル信号処理にアナログ信号を利用できるようにする傾向も大きい。
【０００３】
先行技術では、デジタル信号処理を利用するために、さらにいくつかのアナログ信号をデジタル信号に変換しなければならないことがよくある。
【０００４】
大多数の利用事例に基づくと、アナログ−デジタル変換器は高価な回路部分である。アナログ−デジタル変換器では、抵抗器網を除き、基準生成部が変換器の大きな部分を形成している。
【０００５】
そのため、アナログ−デジタル変換器を簡略化し、および／またはそれを様々に利用することが試みられている。これは、動的な信号として極めて急激に変化し、その結果、必要なアナログ−デジタル変換器の上流で１つまたは複数のサンプルおよびホールド要素を接続しなければならないアナログ信号が提供されるときには、なおさら差し迫ったことである。
【０００６】
さらに、集積回２路の供給業者は、必要なあらゆる変換器タイプについて、同じ設計または可能な限り変更が最小の設計を利用することによって、ＩＰコストおよび生じるリスクを最小限に抑えようとする。それぞれのタイプの変換器は、その元の設計限界付近でそれぞれ異なる動作をする。
【０００７】
そのため、ＷＬＡＮおよびブルートゥース［Bluetooth］（登録商標）などの無線ネットワークおよび無線送信システムの場合の現在の市場状況の例を用いて、極めて満足に先行技術を概説することができる。
【０００８】
この市場状況は、１つの（普遍的な）解決策でいくつかの無線システムを同時に利用可能にしたいという顧客の要望によって形成される。
【０００９】
これまで、コストのかかる回路技術のために、マルチＷＬＡＮ／ＷＡＮ／ＰＡＮに市場で利用可能な解決策はわずかしかない。回路設計戦略における最も簡単な解決策として、すべての無線システムの信号処理経路が並列に実装される。
【００１０】
これには、例えば、知られている解決策では通常、受信経路および受信信号強度について２つの同じブロックとして設けられる２つのアナログ−デジタル変換器ブロックが必要とされる。しかし、後者の信号用のアナログ−デジタル変換器は、より低いサンプリング・レートで設計してよい。異なる変換レートに適応させることができるか、あるいは、外部検出信号によってトリガをかけることができるアナログ−デジタル変換器がないことが汎用インターフェースが市場に出ることを妨げている。
【００１１】
サンプリング・レートの点で要件が異なる場合、あるいは、外部からトリガをかけることができるアナログ−デジタル変換器の技術的な制限が認められる場合でさえ、既製の解決策を複数提供する回路設計戦略が最適でないことがわかる。
【００１２】
そのためこの戦略は、回路のコストが増加することに関して、一方ではスペース要件が高く、チップ表面積が狭いために、他方では能力が過剰な回路部分により電力消費が大きいために不利であることがわかる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そのため、１つの目的は、いくつかのアナログ信号のアナログ−デジタル変換が、チップの生産中のコストが節約され、チップの使用中のエネルギーが節約されるように、１つのチップ上で実現される方法を提供することである。これは、個々のアナログ信号のアナログ−デジタル変換を、これらのアナログ信号の後続の信号処理の技術的な特徴に適応させることによって行なう。
【課題を解決するための手段】
【００１４】
本発明によるこの目的の解決策により、チャネル・コントローラ内で計算されるか、満了コントローラによってハードウエアにより定義されるマルチチャネル型アナログ−デジタル変換の満了が、第１または第２のチャネル提供区域でのチャネル・サンプルの検出を含めて、それぞれのチャネル全体について有効になる。
【００１５】
本発明によるこの目的の解決策の別の実施形態は、それぞれの第１または第２のチャネル提供区域で検出され、Ａ／Ｄ変換提供区域内でアナログ選択信号によって提供され、次いで、Ａ／Ｄ変換器によって変換されるチャネル・サンプルの処理順序が、チャネル・コントローラによって各々のチャネル・サンプルごとに個々に計算され決定されるように実現される。
【００１６】
上記で説明した本発明による解決策から、サンプルの検出が個々に行なわれるか、クロック制御により内部で行なわれるかに関わらず、Ａ／Ｄ変換の電位のリソースは、それぞれのチャネルで発生する信号に最適に適応するように管理されることがわかる。
【００１７】
本発明によるこの目的の解決策の別の実施形態は、マルチチャネル型アナログ−デジタル変換の満了についてチャネル・コントローラ内で生成される計算値は、第１または第２のチャネル提供区域でのチャネル・サンプルの検出について排他的に有効であるということである。第１または第２のチャネル提供区域に存在するチャネル・サンプルの検出は、第１および第２の外部検出信号によってそれぞれトリガされる。
【００１８】
本発明によるこの目的の解決策の一変形は、第１および／または第２のチャネル提供区域内でアナログ信号として存在するチャネル・サンプルの検出を継続するマルチチャネル型アナログ−デジタル変換が、外部変換要求信号によってＡ／Ｄ変換提供区域内で開始されることである。この外部変換要求信号により、チャネル・コントローラ内に変換要求が置かれる。
【００１９】
本発明によるこの目的の解決策の特別な変形は、検出されたチャネル・サンプルの追加のデータが、追加の外部変換要求信号によって変換要求のトリガをかけることによってチャネル・コントローラに通知されることである。これらの追加のデータにより、それぞれ検出されたチャネル・サンプルをチャネル・コントローラ内で処理する時間の個々の計算値が承認される。
【００２０】
本発明の解決策の１つの特別な改善は、関連する変換要求信号のトリガをかけた後で、検出されたチャネル・サンプルとともにチャネル・コントローラにそれぞれ通知される追加のデータが、第１優先デート、単位時間当たりの優先度の増加率、ならびに全有効期間および最短有効期間であるという点で得られる。
【００２１】
本発明によるこの目的の好ましい特別の一解決策では、変換要求信号が、追加のデータとともにデータ・バス上でチャネル・コントローラに供給される。
【００２２】
本発明によるこの目的の解決策の別の変形は、それぞれ検出されたチャネル・サンプルを処理する時間を個々に計算するためのルールが、チャネル・コントローラ内で実施される数的指標から導き出されるという点で得られるものである。
【００２３】
本発明によるこの目的の解決策の別の変形の一実施形態は、第１および／または第２のＳ／Ｈ要素から、Ａ／Ｄ変換器の上流のＡ／Ｄ・Ｓ／Ｈ要素までの第１および／または第２のチャネル内で、チャネル・サンプルの有効期間を、チャネル・サンプルの個々のサンプリング期間と比べて短くすることになる、信号により影響を受けるすべての時間が結合されて無効期間を形成し、この無効期間が、数値指標に影響を及ぼす構成変数を形成するという点で得られるものである。
【００２４】
本発明によるこの目的の解決策の特別な一変形は、数値指標に影響を及ぼす１つの構成変数が、チャネル・サンプルの残りの有効期間であるという点で得られるものである。
【００２５】
本発明によるこの目的の解決策の別の特別な変形は、数値指標に影響を及ぼす１つの構成変数が、チャネル・サンプルの最小サンプリング期間であるという点で示されるものである。
【００２６】
本発明の解決策の１つの重要な改善は、アナログ信号として、このアナログ信号を定義するそれぞれのアセンブリに存在するそれぞれのチャネル・サンプルの現在残っている有効期間に起因するチャネル・サンプルの残りの有効期間が、このアナログ信号に割り当てられた実現される積分器の形で決定されるという点で得られる。
【００２７】
この場合、終了した有効期間を表すこの積分器の初期値は現時点で監視されている。この値が全有効期間を表す値よりも大きい場合、有効期間の満了が確認される。
【００２８】
そうでない場合には、全有効期間を表す値との差が、残りの有効期間を表す値になる。
【００２９】
本発明によるこの目的の解決策の類似の特別な変形は、数値指標に影響を及ぼす１つの構成変数が、チャネル・サンプルの無作為にあらかじめ定義された優先度であるという点で得られるものである。
【００３０】
本発明の解決策の１つの改善は、第１および第２のチャネル提供区域内でアナログ信号を定義するすべてのアセンブリの出力信号のそれぞれ現在残っている有効期間は、チャネル・コントローラに既知のものであり、この残っている有効期間は、続けて新たにあらかじめ決定されるという点で、かつ、アナログ信号を定義するそれぞれのアセンブリにおける次の信号処理ステップは、チャネル・コントローラによってトリガされるという点で得られるものである。
【００３１】
本発明の解決策の別の改善は、第１および第２のチャネル提供区域内でチャネル・コントローラによって決定されるアナログ信号を定義するアセンブリの出力信号の１つの有効期間が満了した場合、チャネル・コントローラによって、それぞれの出力信号に割り当てられたエラー信号が出力されるという点で得られる。
【００３２】
代替形態として、第１のＳ／Ｈバッファ・メモリまたは第１の別のバッファ・メモリ、あるいは第２のＳ／Ｈバッファ・メモリまたは第２の別のバッファ・メモリが利用可能な場合、これらの出力信号は、第１のバッファ・メモリ制御信号または第１の別のバッファ・メモリ制御信号、あるいは第２のバッファ・メモリ制御信号または第２の別のバッファ・メモリ制御信号によってバッファに記憶される。
【００３３】
本発明によるこの目的の解決策の重要な一変形は、数値指標に影響を及ぼす１つの構成変数が、第１のＳ／Ｈ中間要素、または第２のＳ／Ｈ中間要素、または第１の別のバッファ・メモリ、または第２の別のバッファ・メモリ、あるいはその組合せにおいて、チャネル・サンプルの代わりに使用されたバッファの記憶値であるという点で得られるものである。
【００３４】
本発明によるこの目的の解決策の基本的に異なる別の一変形は、アナログ選択信号がＡ／Ｄ変換提供区域でＡ／Ｄ変換される最大変換レートは、第１および第２のチャネル提供区域での第１および第２のアナログ信号のそれぞれの検出レートに対して比Ｖｉ（ｉはチャネル指標）の関係にあるという点で得られるものである。前記比は、チャネル・コントローラによってそれぞれ設定可能であり、全処理サイクル期間にわたって平均される。
【００３５】
第１および第２のチャネルでこのようにそれぞれ平均された比Ｖ１、Ｖ２によって、チャネル・コントローラが生成する制御信号方式が生成される。連続した処理部分サイクルから構成される全処理サイクル中に、第１および第２のチャネル提供区域のそれぞれのチャネル・サンプルを処理する順序および周波数は、第１および第２のチャネルでのそれぞれの検出レートと、全検出サイクル期間中のＡ／Ｄ変換提供区域での最大変換レートとの設定され平均されたそれぞれの比Ｖ１、Ｖ２によって、第１および第２のチャネル提供区域内でそれぞれ設定された検出レートで検出された第１および第２のアナログ信号のチャネル・サンプルの全数を検出するのに必要とされる時間が、アナログ選択信号として提供されるこれらすべての値をＡ／Ｄ変換提供区域でＡ／Ｄ変換するのに必要とされる時間と確実に均衡するように、処理部分サイクルでこの制御信号方式によって選択される。
【００３６】
チャネル・コントローラは、第１および第２のチャネル提供区域での検出レートの合計値を決定することになる。この合計値が、Ａ／Ｄ変換提供区域での最大変換レートの値よりも大きい場合、チャネル・コントローラは、エラー信号を出力することになる。
【００３７】
それぞれの場合の第１および第２のアナログ信号の検出は、第１および第２のＳ／Ｈ要素内のメモリによって行なわれる。この検出は、チャネル・コントローラによる第１および第２のＳ／Ｈ制御信号によってそれぞれの検出レートでトリガされる。
【００３８】
アナログ選択信号を提供するために、チャネル・コントローラの制御信号方式に従って選択制御信号によってアナログ・マルチプレクサが作動される。
【００３９】
アナログ選択信号の後続のＡ／Ｄ変換は、Ａ／Ｄ変換信号によってＡ／Ｄ変換器を作動させることによって実施される。これは、それぞれの場合、制御信号方式に従って所望の変換レートでチャネル・コントローラによって実施される。
【００４０】
この解決策は、第１および／または第２のチャネルにおいて複数回使用することによってＡ／Ｄ（アナログ−デジタル）変換器が最適にロードされるように、個々のチャネルにおけるアナログ−デジタル変換を本発明に従って経時的に交互に実施することを意図している。
【００４１】
それぞれの場合にチャネル・コントローラによって出力される第１および第２のＳ／Ｈ（サンプルおよびホールド）制御信号およびアナログ選択制御信号によって、第１および第２のチャネル提供区域の個々のサンプル値の検出の継続時間および順序が、最適に決定され、固定してあらかじめ定義される。
【００４２】
この場合、Ａ／Ｄ（アナログ−デジタル）変換提供区域では、全処理サイクル内でそれぞれのチャネルの少なくとも１つのサンプル値が検出されＡ／Ｄ変換されるようにＡ／Ｄ変換が実施される。この全処理サイクルは、やはりチャネル・コントローラによって構成される１つまたは複数の部分検出サイクルからなる。
【００４３】
２つ以上の部分検出サイクルを伴う全検出サイクルが存在する場合、次いで、それぞれの部分検出サイクルの処理内で、それぞれチャネルの必ずしも少なくとも１つではないサンプル値を検出しなければならない。それぞれ異なる部分検出サイクルで、検出されたサンプル値の異なる組合せが、第１および第２のチャネル提供区域で生成される。
【００４４】
したがって、全検出サイクル内の部分検出サイクルの処理中には、Ａ／Ｄ変換提供区域で変換されるアナログ選択信号の変換レートと、第１および第２のチャネル提供区域での第１および第２のアナログ信号のそれぞれの検出レートとのそれぞれ固定された比は形成されない。
【００４５】
この固定された比は、全検出サイクルの満了後でしか形成されない。それぞれの平均の比の比例係数は、分数の範囲から推定される。
【００４６】
本発明によるこの目的の解決策の一変形は、第１および第２のチャネル提供区域での第１および第２のアナログ信号（１１、１２）のそれぞれの検出レートと、Ａ／Ｄ変換提供区域でのアナログ選択信号の最大変換レートとのそれぞれの平均の比Ｖｉは、
Ｖｉ：…：Ｖｎ（ｉはチャネル指数、ｎはチャネル番号）
ただし、
【数１】
2007500963.tif 000003
ここで、ｉは１、２、…ｉ…ｎ（ｉは自然数）のチャネル指数、
ｎはチャネル番号（ｎは自然数）、
Ｕｉはチャネル係数（分数）、Ｕｉ＞１
という補助的な条件を伴う比によって特徴づけられるという点で得られるものである。
【００４７】
この場合、チャネル係数が１よりも大きいと、チャネル・サンプルの有効期間の短縮をサンプリング期間と対比してマッピングすることができる。
【００４８】
任意選択で、第１および第２のチャネル提供区域での第１および第２のアナログ信号のバッファへの記憶は、第１および第２のＳ／Ｈ中間要素または第１および第２の別のバッファ・メモリによって実施される。
【００４９】
本発明によるこの目的の解決策の特別な一変形は、第１および第２のチャネル提供区域での第１および第２のアナログ信号のそれぞれの検出レートと、Ａ／Ｄ変換提供区域でのアナログ選択信号の最大変換レートとのそれぞれの比はバイナリ加重され、
Ｖｉ：…：Ｖｎ＝１／（２ｉ）：…：１／（２ｎ）
ただし、
【数２】
2007500963.tif 000004
ここで、ｉは１、２、…ｉ…ｎ（ｉは自然数）のチャネル指数、およびｎはチャネル番号（ｎは自然数であり、ｎ＞１）
という補助的な条件を伴う比の式によって特徴づけられるという点で得られるものである。
【００５０】
バイナリ加重される比の係数Ｖｉの場合には通常、第１および第２のＳ／Ｈ中間要素による第１および第２のチャネル提供区域での第１および第２のアナログ信号のバッファへの記憶なしで管理することが可能である。任意選択で、好ましくない実施条件の場合にはこの変形でバッファへの記憶を実施することもできる。
【００５１】
本発明によるこの目的の解決策の別の変形では、Ａ／Ｄ変換提供区域内で、アナログ選択信号のバッファへの記憶が、Ａ／Ｄ変換器制御信号によりチャネル・コントローラによってトリガされてＡ／Ｄサンプルおよびホールド要素内で実施される。Ａ／Ｄサンプルおよびホールド要素の出力のところでＡ／Ｄ変換器用のサンプルが提供され、Ａ／Ｄ変換器内で後続のＡ／Ｄ変換が行なわれる。
【００５２】
本発明によるこの目的の解決策の追加の一変形は、デジタル・デマルチプレクサを備えており、かつ、アナログ−デジタル変換器を備えるＡ／Ｄ変換提供区域の下流で少なくとも間接的に接続された出力区域は、デジタル・マルチプレクサのそれぞれの出力のところで、チャネル・コントローラによって出力されたデマルチプレクサ選択信号によって、各々のチャネルごとに変換された値を少なくとも間接的に提供するという点で得られるものである。
【００５３】
次いで、これらの値は、それぞれのチャネルに割り当てられた第１および第２のメモリ要素にバッファ的に記憶される。それぞれの場合の前記メモリ要素は、やはり出力区域に属し、それぞれの第１および第２の有効期間信号の活動中に読取りを行なう。
【００５４】
本発明によるこの目的の解決策の補助的な変形は、Ａ／Ｄ変換提供区域ならびに第１および第２のチャネル提供区域に含まれるアセンブリが使用されない時間は、これらのアセンブリは低エネルギー消費状態に置かれるという点で得られるものである。
【００５５】
この場合、アナログ−デジタル変換器は、いかなる変換も実施しない。さらに、第１のＳ／Ｈバッファ・メモリ、または第２のＳ／Ｈバッファ・メモリ、または第１の別のバッファ・メモリ、または第２の別のバッファ・メモリ、あるいはその組合せは、いかなるチャネル・サンプルまたはアナログ選択信号も記憶しない。
【００５６】
その結果、全エネルギー消費は、Ａ／Ｄ変換信号、または第１のＳ／Ｈバッファ・メモリ制御信号、または第２のＳ／Ｈバッファ・メモリ制御信号、または第１の別のバッファ・メモリ制御信号、または第２の別のバッファ・メモリ制御信号、あるいはその組合せのそれぞれのサンプリング比によって決まる。
【００５７】
本発明によるこの目的の解決策の別の変形は、マルチチャネル型アナログ−デジタル変換は、第１のチャネル、または第２のチャネル、または別のチャネル、あるいはその組合せで行なわれるという点で提供されるものである。この別のチャネルは、チャネル・コントローラによりこの別のチャネルの制御バスによって作動する。
【００５８】
本発明によるこの目的の解決策の補助的な別の変形は、第１または第２のアナログ信号あるいは別のアナログ信号は、第１のチャネル、または第２のチャネル、または少なくとも１つの別のチャネル、あるいはその組合せに入力されて処理されるという点で提供されるものである。アナログ信号によって多重に占有されるチャネルは、関連する外部検出信号またはＳ／Ｈ制御信号によって、完全に異なるように、またはいくらか異なるように作動する。
【００５９】
図面に示す実施形態の例を参照して本発明をさらに説明するが、本発明はこれらに限定されるものではない。
【発明を実施するための最良の形態】
【００６０】
図１に示すマルチチャネル型Ａ／Ｄ変換方法においては、第１および第２のチャネル３６、３７、ならびに別のチャネル４５があることがわかる。これらチャネルは、チャネル・コントローラ４によって制御線を介して作動する。これら制御線は、別のチャネル４５の場合には、別のチャネル４６の補助制御バスを形成するように組み合わされている。
【００６１】
それぞれの第１、第２、および別のアナログ信号１１、１２、および４７は、それぞれのチャネルを通過し、そのため、それぞれの第１および第２のチャネル提供区域３２、３５を通過し、そこで、それぞれの第１および第２のＳ／Ｈ要素１、２内で検出される。第１および第２のＳ／Ｈ要素１、２内では、任意選択で、一方では、第１の外部検出信号４１および／または第２の外部検出信号４２によって、および／または別の外部検出信号４８によって、あるいは、他方では、チャネル・コントローラ４の内部クロックから得られる第１のＳ／Ｈ制御信号１７および／または第２のＳ／Ｈ制御信号１６によって、それぞれのサンプルの検出が行なわれる。
【００６２】
以下、この実施形態の例ではまず、図２も参照して、クロック制御式マルチチャネル型Ａ／Ｄ変換を説明する。
【００６３】
この説明は、第１および第２のＳ／Ｈ要素１、２でそれぞれ検出された第１および第２のアナログ信号１１、１２が、バイナリ加重サンプリング・レートで検出される入力信号の例に基づくものである。
【００６４】
図２でわかるように、第１のＳ／Ｈ制御信号１７は、その関連する第１のＳ／Ｈ要素１のところで、第２のＳ／Ｈ制御信号１６の２倍の数の検出をトリガする。別のアナログ信号４７は、第１のＳ／Ｈ制御信号１７と比べて、１／４のサンプリング・レートでしかサンプリングされない。これらのアナログ信号のサンプリング・レートによれば、第１および第２のチャネル・サンプル１３、１４の関連するサンプル値は、各Ｓ／Ｈ要素の出力におけるそれぞれの周波数で提供される。これらサンプル値は、それぞれの第１および第２のＳ／Ｈ要素１、２の出力のところでコンポーネントに起因する遅延を伴って現れる。これらサンプル値は、別のコンポーネントに起因する遅延を伴うアナログ選択信号１５として、マルチプレクサ３の出力のところで提供される。
【００６５】
図２で、アナログ選択信号１５内で、あるチャネルのチャネル・サンプルの個々の値がこれらのチャネル・サンプルのシーケンス内で他のチャネルのチャネル・サンプルの値とインターレースされて存在することもわかる。
【００６６】
このシーケンスでは、検出されたこれらのサンプルは、Ａ／Ｄ  Ｓ／Ｈ要素５内でＡ／Ｄ変換器用Ｓ／Ｈ制御信号１９によって検出され、そこで、Ａ／Ｄ変換器６でのＡ／Ｄ変換の準備が整った状態で保持される。Ａ／Ｄ変換器６は、Ａ／Ｄ変換信号２５によってトリガされる。
【００６７】
このシーケンスによれば、これらの変換値は、Ａ／Ｄ変換器出力信号２０として出力にデジタルで印加される。この出力から、これらの値は、出力区域３８に送信され、デマルチプレクサ７に印加される。このデマルチプレクサは、チャネル・コントローラ４によりデマルチプレクサ選択信号２８を介して作動され、その結果、選択されたデジタル値は、それぞれの第１および第２の出力記憶要素８、９に記憶され、有効である場合には、アクティブな第１および第２の有効期間信号２３、２４の間に出力される。
【００６８】
好ましくは、出力区域３８または出力区域３８の一部は、回路の残りの部分から離されて、Ａ／Ｄ変換器６の出力に接続された、デマルチプレクサおよび記憶部の機能を有するバスが、出力区域３８の本質的なタスクを間接的に引き継ぎ、そのため、直接接続されたデマルチプレクサおよび下流の出力記憶要素がもはや必要とされないように形成される。
【００６９】
この実施形態の例の以下の説明では、図３も参照して、個々に計算されるマルチチャネル型Ａ／Ｄ変換を説明する。
【００７０】
この例では、それぞれのサンプルにおけるそれぞれのアナログ信号の検出は、第１の外部検出信号４１および／または第２の外部検出信号４２、あるいは別の外部検出信号４８によってトリガされることがわかる。そのため、サンプルのシーケンス、または既知の信号シーケンスに関する制限はない。
【００７１】
この場合、リソースのＡ／Ｄ変換レートを管理しなければならない。そのために、検出後にトリガされたそれぞれの変換要求の他に、それらとともに供給される追加のデータをすべて利用する。これら追加のデータは、チャネル・コントローラ４の変換要求バス４０上で提供される。
【００７２】
それぞれの第１または第２のチャネル提供区域３２、３５で検出されたチャネル・サンプル１３、１４は、Ａ／Ｄ変換提供区域３１のアナログ選択信号１５によって提供され、次いで、Ａ／Ｄ変換器６によって変換されるが、チャネル・サンプル１３、１４を処理する順序は、前記チャネル・サンプルチャネル・コントローラ４によって各々のチャネル・サンプルごとに個々に計算され決定される。そのために、チャネル・コントローラ４は、それぞれ検出されたチャネル・サンプルを処理する時間を個々に計算するためのルールを使用する。このルールは、実施される数値指標とともに存在するものである。
【００７３】
クロック制御式マルチチャネル型Ａ／Ｄ変換の実施形態の上記で説明した例と比べて、この実施形態の例では、検出レートの固定された比とは無関係に、それぞれのチャネルで発生するサンプルに最適に適応するように、好ましくは変換要求バス４０を介して提供される追加のデータによって、Ａ／Ｄ変換の電位が管理されることがわかる。
【００７４】
図３でわかるように、トリガされたためにわかっているサンプル検出時間５８および変換要求信号４０で提供された関連する追加のデータの他に、初期優先度５０、単位時間当たりの優先度の増加率５１、全有効期間６１および最短有効期間、さらには無効期間６４が既知である。
【００７５】
アナログ信号の最短サンプリング期間６２は、アナログ信号の技術的な特徴として知られている。
【００７６】
したがって、選択されたＡ／Ｄ変換の開始点５３は、残りの有効期間５２内での現在の優先度を表す充電の傾き５６によりチャネル・コントローラ４によって決定される。
【図面の簡単な説明】
【００７７】
【図１】マルチチャネル型Ａ／Ｄ変換のブロック図である。
【図２】クロック制御式マルチチャネル型Ａ／Ｄ変換のタイミング図である。
【図３】各サンプルごとに個々に計算されるマルチチャネル型Ａ／Ｄ変換のタイミング図である。
【参照数字のリスト】
【００７８】
１  第１のＳ／Ｈ（サンプルおよびホールド）要素
２  第２のＳ／Ｈ（サンプルおよびホールド）要素
３  アナログ・マルチプレクサ
４  チャネル・コントローラ（クロック・コントローラ）
５  Ａ／Ｄサンプルおよびホールド要素
６  Ａ／Ｄ変換器
７  デジタル・デマルチプレクサ
８  第１の出力記憶要素
９  第２の出力記憶要素
１０  Ａ／Ｄ変換器用のサンプル（サンプル値）
１１  第１のアナログ信号
１２  第２のアナログ信号
１３  第１のチャネル・サンプル（サンプル値）
１４  第２のチャネル・サンプル（サンプル値）
１５  アナログ選択信号
１６  第２のＳ／Ｈ制御信号
１６ａ  第２のバッファ・メモリ制御信号
１６ｂ  第２の別のバッファ・メモリ制御信号
１７  第１のＳ／Ｈ制御信号
１７ａ  第１のバッファ・メモリ制御信号
１７ｂ  第１の別のバッファ・メモリ制御信号
１８  選択制御信号
１９  Ａ／Ｄ変換器用Ｓ／Ｈ選択制御
２０  Ａ／Ｄ変換器出力信号
２１  第１のチャネル出力値
２２  第２のチャネル出力値
２３  第１の有効期間信号
２４  第２の有効期間信号
２５  Ａ／Ｄ変換信号
２６  第１のＳ／Ｈバッファ・メモリ
２９  第２のＳ／Ｈバッファ・メモリ
２８  デマルチプレクサ選択信号
３１  Ａ／Ｄ変換提供区域
３２  第１のチャネル提供区域
３３  第１のチャネル記憶信号
３４  第２のチャネル記憶信号
３５  第２のチャネル提供区域
３６  第１のチャネル
３７  第２のチャネル
３８  第１の出力区域
３９  第２の出力区域
４０  変換要求バス
４１  第２の外部検出信号
４２  第１の外部検出信号
４３  第１の別のバッファ・メモリ
４４  第２の別のバッファ・メモリ
４５  別のチャネル
４６  別のチャネルの制御バス
４７  別のアナログ信号
４８  別の外部検出信号
５０  初期優先度
５１  優先度の増加率
５２  残りの有効期間（残っている可能なＡ／Ｄ変換の開始点）
５３  選択されたＡ／Ｄ変換の開始点
５４  満了した可能なＡ／Ｄ変換の開始点
５５  信号の現在の相対的な優先度
５６  優先度を表す充電の傾き
５７  リセットされる優先度を表す放電の傾き
５８  サンプルの検出時間
５９  サンプルの次の検出時間
６０  経時的なＡ／Ｄ変換器の変動
６１  全有効期間（最大限可能なＡ／Ｄ変換器の開始点）
６２  最短サンプリング期間
６３  最長放電期間
６４  無効期間
【図１】
2007500963.tif 000007
【図２】
2007500963.tif 000008
【図３】
2007500963.tif 000009
【国際調査報告】
2007500963.tif 000010
2007500963.tif 000011
2007500963.tif 000012
2007500963.tif 000013
2007500963.tif 000014
2007500963.tif 000015