(57)【要約】本明細書中に記載される教示に従って、セラミック基板上の多層薄膜コンデンサおよびその製造方法が提供される。この多層薄膜コンデンサ（ＭＬＣ）は、少なくとも２つの電極層の間の少なくとも１つの高誘電率の誘電体層を備え得、これらの電極層は、伝導性の薄膜材料から形成される。緩衝層が、このセラミック基板とこの薄膜ＭＬＣとの間に備えられ得る。この緩衝層は、表面の粗さ（Ｒａ）が０．０８マイクロメートル（μｍ）以下の、平滑な表面を有し得る。
2007512688.tif 000002
【特許請求の範囲】
【請求項１】
薄膜集積回路であって：
セラミック基板；
薄膜多層コンデンサ（ＭＬＣ）であって、該ＭＬＣは、少なくとも２つの電極層の間の少なくとも１つの高誘電率の誘電体層を備え、該電極層は、伝導性の薄膜材料から形成される、薄膜多層コンデンサ；および
該セラミック基板と該薄膜ＭＬＣとの間の緩衝層であって、該緩衝層は、０．０８マイクロメートル（μｍ）以下の表面粗さ（Ｒａ）の平滑な表面を有する、緩衝層、
を備え、
該薄膜ＭＬＣは、該緩衝層の該平滑な表面上に作製される、薄膜集積回路。
【請求項２】
前記緩衝層の表面粗さ（Ｒａ）が、０．０６マイクロメートル（μｍ）以下である、請求項１に記載の薄膜集積回路。
【請求項３】
前記緩衝層の表面粗さ（Ｒａ）が、０．０３マイクロメートル（μｍ）以下である、請求項１に記載の薄膜集積回路。
【請求項４】
前記ＭＬＣが、可同調コンデンサである、請求項１に記載の薄膜集積回路。
【請求項５】
前記高誘電率の誘電体層が、バリウムストロンチウムチタン酸化物を含有する合成物である、請求項４に記載の薄膜集積回路。
【請求項６】
前記セラミック基板が、Ａｌ２Ｏ３である、請求項１に記載の薄膜集積回路。
【請求項７】
前記セラミック基板が、ＡｌＮである、請求項１に記載の薄膜集積回路。
【請求項８】
前記セラミック基板が、Ｍｇ２ＳｉＯ４である、請求項１に記載の薄膜集積回路。
【請求項９】
前記セラミック基板が、ＭｇＴｉＯ３である、請求項１に記載の薄膜集積回路。
【請求項１０】
前記ＭＬＣが、約１０ｆＦ／μｍ２〜約３９０ｆＦ／μｍ２の全キャパシタンス密度を有する、請求項１に記載の薄膜集積回路。
【請求項１１】
前記緩衝層が、研磨された厚膜誘電材料である、請求項１に記載の薄膜集積回路。
【請求項１２】
前記緩衝層が、フリットガラス誘電材料である、請求項１に記載の薄膜集積回路。
【請求項１３】
前記セラミック基板が、伝導性材料で満たされたスルーホールを備え、そして該セラミック基板の表面が、フリットガラス誘電材料で完全に覆われている、請求項１２に記載の薄膜集積回路。
【請求項１４】
前記セラミック基板が、伝導性材料で満たされたスルーホールを備え、そして該セラミック基板の表面が、フリットガラス誘電材料で部分的に覆われ、該スルーホールが覆われずに残っている、請求項１２に記載の薄膜集積回路。
【請求項１５】
さらに、以下：
前記セラミック基板と前記緩衝層との間の高密度相互接続（ＨＤＩ）層
を備える、請求項１に記載の薄膜集積回路。
【請求項１６】
前記ＨＤＩ層が、少なくとも１つの中継層および少なくとも１層の厚膜誘電材料を備える、請求項１５に記載の薄膜集積回路。
【請求項１７】
前記ＨＤＩ層が、金属を満たされた１つ以上のバイアをさらに備え、該バイアは、前記ＭＬＣを、前記セラミック基板の材料で満たされたスルーホールに電気的に接続するためのものである、請求項１５に記載の薄膜集積回路。
【請求項１８】
前記ＨＤＩ層が、１つ以上の埋め込み受動回路構成要素を備える、請求項１５に記載の薄膜集積回路。
【請求項１９】
さらに、以下：
前記ＭＬＣに連結された１つ以上のさらなる受動薄膜デバイス
を備える、請求項１に記載の薄膜集積回路。
【請求項２０】
さらに、以下：
前記緩衝層と前記ＭＬＣとの間の接着層
を備える、請求項１に記載の薄膜集積回路。
【請求項２１】
前記接着層が、１層以上の薄膜ＴｉＯｘを備える、請求項２０に記載の薄膜集積回路。
【請求項２２】
前記接着層が、１層以上の薄膜Ａｌ２Ｏ３を備える、請求項２０に記載の薄膜集積回路。
【請求項２３】
前記薄膜集積回路が、集積回路チップに取り付けられて、システムオンパッケージ（ＳｏＰ）構造体を形成する、請求項１に記載の薄膜集積回路。
【請求項２４】
セラミックベースの基板上に薄膜集積回路を製造する方法であって：
緩衝層を、該セラミックベースの基板上に堆積させる工程であって、該緩衝層は、０．０８マイクロメートル（μｍ）以下の表面粗さ（Ｒａ）の平滑な表面を有する、工程；
接着層を、該緩衝層の該平滑な表面上に堆積させる工程；
第一の薄膜電極層を、該接着層の上に堆積させる工程；
高誘電率の誘電体層を、該第一の薄膜電極層上に堆積させる工程；および
第二の薄膜電極層を、該高誘電率誘電体層上に堆積させる工程、
を包含し、
該第一の薄膜電極層、高誘電率の誘電体層、および第二の薄膜電極層が、薄膜多層コンデンサ（ＭＬＣ）構造体を形成する、方法。
【請求項２５】
前記緩衝層の表面粗さ（Ｒａ）が、０．０６マイクロメートル（μｍ）以下である、請求項２４に記載の方法。
【請求項２６】
前記緩衝層の表面粗さ（Ｒａ）が、０．０３マイクロメートル（μｍ）以下である、請求項２４に記載の方法。
【請求項２７】
さらに、以下：
１つ以上の高誘電率の誘電体層および１つ以上のさらなる薄膜電極層を、前記第二の薄膜電極層の上に堆積させて、前記ＭＬＣ構造体に、さらなるコンデンサを形成する工程
を包含する、請求項２４に記載の方法。
【請求項２８】
さらに、以下：
高密度相互接続（ＨＤＩ）層を、セラミック基板上に作製して、前記セラミックベースの基板を形成する工程
を包含する、請求項２４に記載の方法。
【請求項２９】
さらに、以下：
層間誘電体層を、前記緩衝層および前記ＭＬＣの上に堆積させる工程；
１つ以上のさらなる受動薄膜デバイスを、該層間誘電体層上に作製する工程；ならびに
相互接続層を堆積させて、該１つ以上のさらなる受動薄膜デバイスを該ＭＬＣに電気的に接続する工程、
を包含する、請求項２４に記載の方法。
【請求項３０】
前記高誘電率の誘電体層が、バリウムストロンチウムチタン酸化物を含有する合成物であり、可変調ＭＬＣを形成している、請求項２４に記載の方法。
【請求項３１】
前記セラミックベースの基板が、Ａｌ２Ｏ３の層を備える、請求項２４に記載の方法。
【請求項３２】
前記セラミックベースの基板が、ＡｌＮの層を備える、請求項２４に記載の方法。
【請求項３３】
前記セラミックベースの基板が、Ｍｇ２ＳｉＯ４の層を備える、請求項２４に記載の方法。
【請求項３４】
前記セラミックベースの基板が、ＭｇＴｉＯ３の層を備える、請求項２４に記載の方法。
【請求項３５】
前記ＭＬＣが、約１０ｆＦ／μｍ２〜約３９０ｆＦ／μｍ２の全キャパシタンス密度を有する、請求項２４に記載の方法。
【請求項３６】
前記緩衝層を堆積させる工程が、以下：
１層以上の厚膜材料を、前記セラミックベースの基板上に堆積させる工程；および
該薄膜材料の頂部表面を研磨して、前記平滑な表面を作製する工程、
を包含する、請求項２４に記載の方法。
【請求項３７】
前記緩衝層を堆積させる工程が、以下：
ガラス誘電材料を、前記セラミックベースの基板上に堆積させる工程、
を包含する、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（分野）
本特許文献に記載される技術は、一般に、薄膜デバイスおよび製造の分野に関する。より特定すると、本特許文献は、セラミック基板上に作製された多層薄膜コンデンサ、およびこれを製造する方法を記載する。
【背景技術】
【０００２】
（背景および要旨）
薄膜回路パッケージは、通常、空間が制限された用途（例えば、聞くための道具の製品）において使用される。
【発明の開示】
【課題を解決するための手段】
【０００３】
本明細書中に記載される教示に従って、セラミック基板上の多層薄膜コンデンサおよびその製造方法が提供される。この多層薄膜コンデンサ（ＭＬＣ）は、少なくとも２つの電極層の間の少なくとも１つの高誘電率の誘電体層を備え得、これらの電極層は、伝導性の薄膜材料から形成される。緩衝層が、このセラミック基板とこの薄膜ＭＬＣとの間に備えられ得る。この緩衝層は、表面の粗さ（Ｒａ）が０．０８マイクロメートル（μｍ）以下の、平滑な表面を有し得る。
【０００４】
別の実施形態において、薄膜集積回路は、セラミック基板、およびこのセラミック基板上に作製された複数の受動薄膜デバイスを備え得る。これらの複数の受動薄膜デバイスは、可変調薄膜多層コンデンサ（ＭＬＣ）を備え得、このＭＬＣは、少なくとも２つの電極層の間の少なくとも１つの誘電体層を備える。この誘電体層は、低誘電率、中程度の誘電率、および／または高誘電率の誘電体層を備え得る。
【発明を実施するための最良の形態】
【０００５】
（詳細な説明）
図１は、セラミック基板１０上に作製された、例示的な多層薄膜コンデンサ１４の図である。図１にはまた、セラミック基板１０と多層コンデンサ（ＭＬＣ）１４との間に作製された、緩衝（平滑化）層１２が図示される。薄膜ＭＬＣは、１層以上の高誘電率の誘電材料（例えば、バリウムストロンチウムチタン酸化物（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）を含有する合成物）を備え、この層は、伝導性の薄膜材料（例えば、Ｐｔ、伝導性酸化物（例えば、ＳｒＲｕＯ３、ＬａＮｉＯ３、ＬａＭｎ１−ｘＣｏｘＯ３など）、他の金属（例えば、Ａｕ、Ｃｕ、Ｗなど））から形成される電極層の間に堆積される。ＭＬＣ１４は、材料特性およびスタック全体の加工条件に依存して、種々のキャパシタンス−電圧特徴を有するように作製され得る。ＭＬＣ１４は、この誘電体層のために使用される誘電材料の型に依存して、電圧により変動する（可変調）コンデンサおよび／または一定の値のコンデンサを備え得る。ＭＬＣ１４は、フォトリソグラフパターニング技術を使用して形成される、メサ構造であり得る（例えば、図４を参照のこと）。値が高い薄膜コンデンサ（例えば、１０ｆＦ／μｍ２〜３９０ｆＦ／μｍ２の全キャパシタンス密度を有する）の作製は、高度な精度を必要とし、この精度は、代表的に、セラミックのような粗い表面の基板材料においては、達成され得ない。ＭＬＣ１４を作製するために十分に平滑な表面は、緩衝層１２によって提供される。
【０００６】
緩衝層１２は、薄膜コンデンサ１４を絶縁する誘電材料であり、そして薄膜ＭＬＣ１４を作製するために適切な平滑な表面を提供する。例えば、緩衝層１２は、平滑な上部表面を提供するために研磨された、厚膜誘電材料であり得る（例えば、図７を参照のこと）。別の例において、緩衝層１２は、平滑な（熱研磨された）ガラス誘電材料であり得る（例えば、図８を参照のこと）。研磨された厚膜緩衝層（例えば、図７）の場合、平滑な上部表面の表面粗さ（Ｒａ）は、０．０８マイクロメートル（μｍ）以下であり得るが、好ましくは、０．０６μｍ以下である。ガラスの誘電緩衝層（例えば、図８）の場合、平滑な上部表面の表面粗さ（Ｒａ）は、０．０８マイクロメートル（μｍ）以下であり得るが、好ましくは、０．０３μｍ以下である。低い表面粗さ（例えば、Ｒａ≦０．０８μｍ）を提供することに加えて、緩衝層１２は、実質的に微細孔を有さず、従って、高温で安定である。例えば、緩衝層１２は、その表面の質にも、金属を充填されたいずれのバイアの抵抗率にも実質的に影響を与えることなく、高温（例えば、６００℃〜８００℃）における酸化性雰囲気中での複数回の焼きなましに耐えることが可能であり得る。その結果、ＭＬＣ１４の高ｋ強誘電体層が、１回のスピンコーティング技術、および物理蒸着（ＰＶＤ）または化学蒸着（ＣＶＤ）のような方法を使用して堆積され得る。
【０００７】
セラミック基板１０は、例えば、Ａｌ２Ｏ３、ＡｌＮ、ＭｇＴｉＯ３、Ｍｇ２ＳｉＯ４または他のいずれかのセラミック基板材料であり得る。セラミック基板の材料は、代表的に、安価であり、そして非常に機械加工可能である。従って、セラミック基板１０は、精密に調節された、金属を充填されたスルーホールを備え得、これらのスルーホールは、低い、制御された寄生素子（ｐａｒａｓｉｔｉｃｓ）を提供する（例えば、図４を参照のこと）。さらに、セラミック基板の材料は、他の受動構成要素（例えば、薄膜誘導子）に対して、従来のシリコンベースの基板よりかなり良好なＱ値を提供する。
【０００８】
図２は、ＨＤＩ層２２を備えるセラミック基板２０上に作製された、例示的な多層薄膜コンデンサ２６の図である。ＨＤＩ層２２は、このセラミック基板上に、厚膜材料およびフォトリソグラフパターニング技術を使用して作製されて、１層以上の高密度中継（すなわち、金属トレース）および充填されたスルーホール（バイア）を作製する。さらに、ＨＤＩ層２２は、埋め込み抵抗器および／またはコンデンサを備え得る。ＨＤＩ層２４は、例えば、基板レベルの相互接続および電気的接続を、この基板の頂面から底面へと提供するために使用され得る。低費用の高密度の厚膜ベースの相互接続層の使用は、セラミック基板材料の使用によって、可能にされる。
【０００９】
図３は、セラミック基板３０上に作製され、そして薄膜回路３８と集積された、例示的な多層薄膜コンデンサ３６の図である。ＭＬＣ３６は、薄膜回路３８において、他の受動薄膜回路素子（例えば、減結合コンデンサ、誘導子、抵抗器など）と相互接続され得る。図３にはまた、緩衝層３２とＭＬＣ３６との間の接着層３４が図示されている。接着層３４は、ＭＬＣ３６の底部電極層を緩衝層３４の平滑な表面に接着させるために、備えられ得る。接着層３４は、例えば、１層以上の薄膜ＴｉＯｘおよび／またはＡｌ２Ｏ３を備え得る。
【００１０】
図４は、高密度薄膜ＭＬＣ４８および低密度コンデンサ（Ｃ１）を備える薄膜回路を、セラミック基板４０上に、高密度厚膜相互接続４２を用いて集積している、例示的なコンデンサネットワークの図である。この回路構造体は、例えば、聞くための道具の製品、またはコンデンサおよび他の集積受動素子（例えば、誘導子、抵抗器）のために、無線周波数（ＲＦ）、Ｂｌｕｅｔｏｏｔｈ、および高速無線（例えば、広帯域）通信モジュールにおいて高い容量密度を必要とする他の製品のための、システムオンパッケージ（ＳｏＰ）構造において使用され得る。
【００１１】
セラミック基板４０は、機械加工可能なセラミック材料（例えば、Ａｌ２Ｏ３）である。金属（例えば、Ｎｉ、Ａｇ、Ａｇ−Ｐｄ、Ｗなど）を充填されたスルーホール５４は、基板４０を通して（例えば、レーザードリルまたはグリーンテープ穿孔されて）機械加工され、前方から後方への電気的接続を提供する。上記のように、セラミックの機械加工可能な性質は、スルーホール５４が、高密度パターンで機械加工されることを可能にする。基板４０の底部表面の結合パッド５２は、バイア５４への電気的接続を提供する。結合パッド５２は、銅、低温Ａｇ、または他の何らかの適切な伝導性材料を使用して作製され得る。この基板の底部表面は、保護コーティング材料５０（例えば、Ｓｉ３Ｎ４）によって覆われ得る。
【００１２】
高密度の厚膜相互接続層４２は、セラミック基板４０の上部表面上に作製され、そして基板レベルでの中継および電気的接続を、薄膜回路と結合パッド５２との間に提供する。ＨＤＩ層（スタック）４２における中継層５６および金属を充填されたバイア５８は、高密度伝導性中継層５６（例えば、Ａｕ）または高温で火炎処理された伝導性材料（例えば、Ｗ、Ｍｏなど）を有する、光で規定可能な厚膜誘電材料を使用して、作製され得る。さらに、ＨＤＩ層４２は、埋め込み抵抗器および誘導子を備え得る。
【００１３】
緩衝（平滑化）層４４は、ＨＤＩ相互接続層４２の上に作製されて、上記のような、ＭＬＣ４８のための平滑な表面を提供する。緩衝層４４はまた、水分障壁およびさらなる絶縁を、ＨＤＩ層４２と薄膜回路層との間に提供する。さらに、緩衝層４４は、あらゆる揮発性イオンの拡散（これは、ＭＬＣ４８の電気的性能に影響を与え得る）を防止すること、およびスタック４８における強誘電体薄膜の高温処理の間、接触穴６６における伝導性材料の酸化を防止することを補助し得る。緩衝層４４は、例えば、以下で図７および図８を参照して記載されるように、研磨された厚膜材料を使用してか、またはフリットガラス材料の層を堆積させ引き続いて高温で火炎処理（火炎研磨）することによって、作製され得る。図示されるように、緩衝層４４はまた、接触穴６６の内部に伝導性材料を備え、薄膜回路層（ＭＬＣ４８を含む）を、ＨＤＩ層４２と電気的に接続し得る。
【００１４】
ＭＬＣ構造体４８は、接着層４６（例えば、ＴｉＯｘおよび／またはＡｌ２Ｏ３）を用いて、緩衝層４４に取り付けられる。図示される例は、４層のコンデンサを備え、このコンデンサは、伝導性（例えば、Ｐｔ）電極層６０の間に挟まれたＢＳＴ誘電材料６２を堆積させることによって、形成される。このＭＬＣ構造体４８の４つの層の各々は、異なる特性および機能を有し得、これらとしては、異なるキャパシタンス−電圧特徴（可変調性）が挙げられる。ＭＬＣ構造体４８は、メサ構造であり、これは、図９Ａおよび図９Ｂを参照して以下で記載されるように、フォトリソグラフベースのパターニング技術を使用して、作製され得る。好ましくは、頂部の２つの伝導性電極層６０および最頂部の誘電体層６２から形成されるコンデンサは、電圧により変動可能な（可変調）コンデンサである。
【００１５】
第一の層間誘電体（ＩＬＤ）６４は、ＭＬＣ４８および緩衝層４４の上に作製される。誘電体６４は、例えば、ホスホシリケートガラス（ＰＳＧ）または他の何らかの適切な誘電材料であり得る。接触穴６６は、第一のＩＬＤ６４、緩衝層４４、およびＨＤＩ相互接続層スタック４２にエッチングされ、そして金属を充填されて、金属相互接続層（Ｍ１）６７を、ＭＬＣの選択電極層４８および金属を充填されたスルーホール５４に接触させることにより、相互接続を提供する。相互接続層（Ｍ１）６７は、例えば、ＴｉＷ／Ａｌ／ＴｉＷ、ＴｉＷ／Ａｌ、ＴｉＷ／Ｐｔ／Ａｕ、またはＴｉＷ／Ｃｕであり得る。
【００１６】
第二の層間誘電体（ＩＬＤ２）６８は、第一のＩＬＤ６４および相互接続（Ｍ１）６７の上に作製される。ＩＬＤ２  ６８は、例えば、ＰＳＧまたは他の何らかの適切な誘電材料であり得、そして第二の相互接続（Ｍ２）を提供する、金属を充填されたバイア７２を備える。第二の相互接続層（Ｍ２）７３は、例えば、ＴｉＷ／ＡｕまたはＴｉＷ／Ｃｕであり得る。さらに、バイア７２は、１つ以上の窒化物コンデンサ（例えば、Ｓｉ３Ｎｉ４）（Ｃ１）を作製するために、金属化の前に、窒化物層７０でコーティングされ得る。図示される窒化物コンデンサ（Ｃ１）は、窒化物層７０を、２つの金属相互接続層６７、７３（Ｍ１およびＭ２）の間に堆積させることによって、形成される。
【００１７】
薄膜抵抗層７６（Ｒ１）もまた図示され、この抵抗層は、第二の層間誘電体の上に堆積され、そして第二の相互接続（Ｍ２）を介して、窒化物コンデンサ（Ｃ１）と直列に電気的に接続する。第二の相互接続７３（Ｍ２）は、保護コーティング７４（例えば、Ｓｉ３Ｎ４）で覆われ、そして前方の金属バンプ層７８（例えば、ＴｉＷ／Ａｕ）に接続される。前方金属バンプ層７８は、例えば、この構造体を、集積回路（ＩＣ）チップに電気的に接続して、システムオンパッケージ（ＳｏＰ）構造体を形成するために使用され得る。
【００１８】
図５〜９は、図４の回路構造体を作製するための例示的なプロセスを図示する。図５は、全体的な作製プロセスを図示する流れ図である。図６は、セラミック基板ならびにＨＤＩ中継層および誘電体層を作製するための例示的なプロセスを図示する流れ図である。図７は、高密度伝導性中継層５６を有する、光で規定可能な厚膜誘電材料の頂部に、緩衝（平滑化）層を作製するための例示的なプロセスを図示する。図８は、パターン付けされたフリットガラス平滑化層を作製するための例示的なプロセスを図示する。図９Ａおよび図９Ｂは、ＭＬＣ構造体を備える薄膜回路を作製するための例示的なプロセスを図示する、流れ図である。
【００１９】
最初に図５を参照して、図４の例示的な回路構造体を作製するための、全体的なプロセスが、５工程のプロセスとして説明される。第一の工程８０において、コアＨＤＩ基板が作製される。この工程は、ＨＤＩ中継層および誘電体層を有する、セラミック基板の作製を包含する。第二の工程８２において、緩衝（平滑化）層が、このＨＤＩ基板上に作製される。第三の工程８３において、接着層が、この緩衝（平滑化）層の頂部に作製される。第四の工程８４および第五の工程８６において、ＭＬＣ構造体をこの緩衝層の頂部に構築し、そしてこのＭＬＣをさらなる薄膜回路構成要素（例えば、さらなる高周波数コンデンサ、誘導子、薄膜抵抗器および／または他の受動構成要素）と集積することによって、薄膜回路が作製される。
【００２０】
ここで図６を参照すると、セラミック基板およびＨＤＩ層を作製するための例示的なプロセスは、工程９０で開始する。工程９２において、スルーホールが、このセラミック基板材料を通して、レーザー光線を使用して機械加工される。しかし、他の例においては、これらのスルーホールは、他のプロセス（例えば、空気力切除、超音波粉砕、グリーンテープ穿孔、または高密度のスルーホールをセラミックに機械加工するために適切な他の方法）を使用して機械加工され得る。次いで、これらのスルーホールは、工程９４において、金属で満たされる。次いで、このプロセスは、工程９６に進み、第一のＨＤＩ中継層を作製する。
【００２１】
工程９６において、伝導性材料（例えば、Ａｕ）の層が、このセラミック基板上に（例えば、スクリーン印刷によって）堆積され、第一の中継層を形成する。この中継層は、工程９８において乾燥され、そして工程１００において、火炎処理される。次いで、工程９６から１００が繰り返されて、より厚い中継層を作製し得る。一旦、所望の厚さの中継層が堆積されると、このプロセスは、工程１０２に進んで、この中継層をパターン付けする。
【００２２】
工程１０２において、フォトレジスト材料が、この伝導性材料上に（例えば、スピニングによって）堆積され、そしてこのフォトレジストを硬化させるために、焼き付けられる。次いで、マスクが、このフォトレジスト層の上に整列され、そして工程１０４において、この中継レイアウトの陰画をこのフォトレジスト材料にパターン付けするために、ＵＶに露光される。このパターン付けされたフォトレジストは、工程１０６において、現像され、そしてハードベークされる。次いで、このフォトレジストを通して露光された伝導性材料は、工程１０８において湿式エッチングされて、中継層をパターン付けし、このフォトレジストが除去され、そしてこの中継層が清浄化される。次いで、このプロセスは、工程１１０に進み、この中継層の上に、誘電体層を堆積させ、そしてパターン付けする。
【００２３】
感光性（光で規定可能な）厚膜誘電材料が、工程１１０において、（例えば、スクリーン印刷によって）ＨＤＩ中継層の上に堆積され、そしてこの堆積された誘電材料は、工程１１２において、乾燥される。次いで、ＨＤＩ中継層の選択部分を露出させるためのバイアをパターン付けするために、工程１１４において、マスクが、この感光性誘電体層の上に整列され、そしてＵＶに露光される。工程１１６において、ＵＶに露光された誘電体が現像され、すすがれ、そして乾燥されて、スルーホールを、このＨＤＩ誘電体層に形成する。次いで、この構造体は、工程１１８において火炎処理される。別のＨＤＩ中継層が必要とされる場合、このプロセスは、工程９６に戻る。そうでなければ、このプロセスは、工程１２２において終了する。
【００２４】
別の例において、フォトレジスト材料をＵＶに露光し、そしてこの厚膜材料をエッチングしてスルーホールを形成することによって、感光性でない厚膜材料が、ＨＤＩ誘電体層を形成するために使用され得る。
【００２５】
図７は、厚膜材料を使用して、緩衝（平滑化）層を作製するための例示的なプロセスを図示する。このプロセスは、工程１３０において、コアＨＤＩ基板が作製された後に開始する。工程１３２において、感光性の厚膜誘電体ペーストが（例えば、スクリーン印刷によって）このＨＤＩ層の頂部に堆積される。ＨＤＩ層を備えない他の例（例えば、図１）においては、この厚膜誘電体ペーストは、セラミック基板上に直接堆積され得る。次いで、この厚膜ペーストは、工程１３４において（例えば、１２０℃で約１５分間）乾燥されて、揮発性の有機ビヒクルを除去する。
【００２６】
工程１３６において、厚膜誘電材料の層は、ＵＶに露光される。次いで、工程１３８において、感光性厚膜が現像され、すすがれ、そして乾燥される。次いで、この厚膜材料は、工程１４０において、（例えば、ピーク８５０℃で約１０分間）火炎処理される。次いで、工程１３２〜１４０が、１回以上繰り返されて、この緩衝層についての所望の厚さを達成し得る。一旦、この厚膜材料が所望の厚さまで作製されると、この緩衝層の頂部表面が研磨されて、平滑な表面を作製する。この緩衝層の表面は、例えば、約０．０６μｍ〜約０．０８μｍの最終表面粗さ（Ｒａ）を有するように、研磨され得る。
【００２７】
別の例において、フォトレジスト材料をＵＶに露光し、そしてこの厚膜材料をエッチングして、バイアおよび／またはスルーホールを形成することによって、感光性ではない厚膜材料が、使用され得る。
【００２８】
図８は、フリットガラス材料を使用して、緩衝（平滑化）層を作製するための例示的なプロセスを図示する。このプロセスは、工程１６０において、ＨＤＩ中継層を備える（またはＨＤＩ中継層なしの）コアセラミック基板が作製された後に開始する。工程１６２において、有機結合剤を有する厚膜ガラス材料が、ＨＤＩ層上に（例えば、スクリーン印刷によって）パターン付けされ、充填されていないスルーホールを露出されないまま残す。このフリットガラス材料は、例えば、約２０μｍ〜約２５μｍの厚さまで堆積され得る。次いで、このフリットガラス材料は、工程１６４において、揮発性有機結合剤を除去するために乾燥され、そして工程１６６において（例えば、ピーク１２５０℃で）火炎処理される。工程１６２〜１６６は、より平滑な表面を提供するために必要なだけ繰り返され得る。火炎処理の後に、形成されたガラス緩衝層は、ＭＬＣまたは他の薄膜受動素子を作製するための平滑な表面を提供する。
【００２９】
この緩衝層が作製された後に、このプロセスは、工程１６８に進み、スルーホールを充填する。工程１６８において、金属ペースト（例えば、Ｎｉ）が、これらのスルーホール内に堆積される。次いで、この金属ペーストは、工程１７０において乾燥され、そして工程１７２において火炎処理される。この金属ペーストは、ガラス緩衝層の火炎処理温度より低い温度（例えば、約１０００℃〜約１１００℃）で、火炎処理されるべきである。次いで、工程１６８〜１７２は、繰り返されて、スルーホールが完全に満たされることを確実にし得る。一旦、この緩衝層におけるスルーホールが金属で満たされると、このプロセスは、工程１７４において終了する。
【００３０】
図９Ａおよび図９Ｂを参照すると、薄膜回路を作製するための例示的なプロセスは、工程１８０において、緩衝（平滑化）層の表面を清浄化することにより開始する。工程１８２において、接着層（例えば、ＴｉＯｘ）が、この緩衝（平滑化）層の上に堆積される。次いで、このＭＬＣ構造体の第一の電極層（例えば、Ｐｔ）が、工程１８４において、この接着層の上に堆積され、そしてこの構造体は、工程１８６において、焼きなましされ、この電極層を安定化させる。次いで、高誘電率または低誘電率の誘電体層が、工程１８８において、第一の電極層の上に堆積される。この誘電体層は、例えば、化学溶液析出、物理蒸着、化学蒸着、または他の適切な手段によって、堆積され得る。可変調コンデンサの場合、高誘電率の誘電体層６２（例えば、ＢＳＴ材料）が使用される。次いで、この誘電体層は、工程１９０において焼きなましされ、そして工程１９２において、第二の電極層が堆積されて、平行平板コンデンサを形成する。次いで、工程１８８〜１９２は、繰り返されて、さらなるコンデンサ層を作製し得る。
【００３１】
工程１９４および１９６において、電極の層および誘電材料の層が、パターン付けされ、そしてイオンミリングされて、図４に図示されるようなメサ構造体を形成する。次いで、工程１９８において、選択された露出した誘電体層がパターン付けされ、そしてエッチングされて、バイアを作製し、下にある電極層を露出させる。次いで、エッチング工程１９８によって引き起こされされる、誘電体層に対するあらゆる損傷が、工程２００における焼きなましによって、修復される。
【００３２】
工程２０２において、第一の層間誘電体（ＩＬＤ１）が、ＭＬＣ層および緩衝（平滑化）層の上に堆積される。この層間誘電体は、例えば、ＰＳＧ材料であり得る。次いで、スルーホール（バイア）が、工程２０４および工程２０６において、パターン付けされ、そしてこの層間誘電体を通してエッチングされ、緩衝層およびＭＬＣにおけるバイアを露出させる。工程２０８において、この構造体は、焼きなましされ、このエッチング工程によってこのＭＬＣ構造体の高誘電率の誘電体層に引き起こされたあらゆる損傷を修復される。次いで、工程２１０において、金属材料（例えば、ＴｉＷ／Ａｌ／ＴｉＷ、ＴｉＷ／Ａｌ、ＴｉＷ／Ｐｔ／Ａｕ、またはＴｉＷ／Ｃｕ）が堆積され、パターン付けされ、そしてエッチングされて、接触穴を介するＭＬＣ層およびＨＤＩ中継層への相互接続（Ｍ１）を提供する。
【００３３】
工程２１２において、第二の層間誘電体（ＩＬＤ２）が、第一の層間誘電体（ＩＬＤ１）および相互接続層（Ｍ１）の上に堆積される。この第二の層間誘電体は、例えば、ＰＳＧ材料であり得る。次いで、工程２１４において、薄膜抵抗層が、ＩＬＤ２の上に堆積される。他の薄膜構成要素もまた、このプロセスのこの段階において、ＩＬＤ２の上にパターン付けされ得る。次いで、工程２１６において、バイアがパターン付けされ、そしてＩＬＤ２を通してエッチングされて、相互接続層（Ｍ１）にアクセスする。
【００３４】
工程２１８において、中程度の誘電率の誘電材料が、ＩＬＤ２層のスルーホール内に堆積されて、１つ以上の低誘電率／中程度の誘電率の誘電体コンデンサ（例えば、Ｓｉ３Ｎ４など）のための誘電体層を提供する。次いで、この誘電材料は、工程２２０において、パターン付けおよびエッチングされて、必要とされる場合に、相互接続層（Ｍ１）への接続を提供する。工程２２２において、金属材料（例えば、ＴｉＷ／ＡｕまたはＴｉＷ／Ｃｕ）が、ＩＬＤ２層の上およびＩＬＤ２層のバイアの内部に堆積されて、第一のＩＬＤ層（ＩＬＤ１）の充填された接触穴への相互接続（Ｍ２）を提供し、そしてまた、低誘電率／中程度の誘電率の誘電体コンデンサ（Ｃ１）を作製する。次いで、相互接続層（Ｍ２）は、工程２２４において、パターン付けおよびめっきされて、ＩＬＤ２層の上方の薄膜構成要素への相互接続および接続を作製する。高周波数の誘導子もまた、このプロセスのこの段階において、形成され得、そして相互接続され得る。次いで、シード層が、工程２２６において、パターン付けおよびエッチングされ、そして最終的なめっきされた金属層が、工程２２８において脱水される。次いで、金属相互接続（Ｍ２）は、工程２３０において、保護層（例えば、Ｓｉ３Ｎ４）のオーバーコートで覆われ得る。
【００３５】
工程２３２において、セラミック基板の背面上のあらゆる保護層が除去され、そしてこのセラミックウエハの背面が研磨されて、金属を充填されたスルーホールにアクセスする。次いで、工程２３４および２３６において、このセラミック基板の背面上で、伝導性のシード層が堆積され、パターン付けされ、めっきされ、そしてエッチングされて、結合パッドを形成する。この結合パッドは、例えば、ＴｉＷ／Ｃｕシード層およびＣｕめっきを使用して、作製され得る。
【００３６】
工程２３８において、この構造体の頂部層上の保護オーバーコートがパターン付けされ、そしてエッチングされて、相互接続層（Ｍ２）の選択部分を露出させる。次いで、金属バンプ層（例えば、ＴｉＷ／Ａｕ）が、工程２４０および２４２において、堆積およびエッチングされて、この構造体の頂部表面に、結合パッドを形成し得る。この頂部層の結合パッドは、例えば、集積回路の結合パッドと接続して、ＳｏＰ構造体を形成するために使用され得る。
【００３７】
本明細書は、本発明（最良の形態を含む）を開示するため、および当業者が本発明を作製および使用することを可能にするために、実施例を使用する。図に示される例は、同一縮尺で描かれていないかもしれないことが、理解されるべきである。本発明の特許性のある範囲は、当業者が想到する他の例を包含し得る。
【図面の簡単な説明】
【００３８】
【図１】図１は、セラミック基板上に作製された、例示的な多層薄膜コンデンサの図である。
【図２】図２は、高密度相互接続（ＨＤＩ）層を備える、セラミック基板上に作製された例示的な多層薄膜コンデンサの図である。
【図３】図３は、セラミック基板上に作製され、そして薄膜回路と集積された、例示的な多層薄膜コンデンサの図である。
【図４】図４は、高密度多層薄膜コンデンサおよび低密度コンデンサを備える薄膜回路を、セラミック基板上に、高密度厚膜相互接続を用いて集積する、例示的なコンデンサネットワークの図である。
【図５】図５は、図４の回路構造体を作製するための例示的なプロセスを図示する。
【図６】図６は、図４の回路構造体を作製するための例示的なプロセスを図示する。
【図７】図７は、図４の回路構造体を作製するための例示的なプロセスを図示する。
【図８】図８は、図４の回路構造体を作製するための例示的なプロセスを図示する。
【図９Ａ】図９Ａは、図４の回路構造体を作製するための例示的なプロセスを図示する。
【図９Ｂ】図９Ｂは、図４の回路構造体を作製するための例示的なプロセスを図示する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【手続補正書】
【提出日】平成18年6月28日(2006.6.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
（背景および要旨）
薄膜回路パッケージは、通常、空間が制限された用途（例えば、聞くための道具の製品）において使用される。一部の例の薄膜パッケージは、以下の日本特許文献、特許文献１（「Ｈｏｒｉｋｏｓｈｉ」）、特許文献２（「Ｈｉｗａｔａｒｉ」）、特許文献３（「Ｋｕｄｏ」）に記載される。Ｈｏｒｉｋｏｓｈｉは、セラミック基板の上部表面上に配置される薄膜コンデンサを記載しており、そのセラミック基板の上部表面は、樹脂層によって平滑化され、保護されている。Ｈｉｗａｔａｒｉは、平滑化されたＳｉまたはガラス基板上の薄膜コンデンサを製造する方法を記載している。Ｋｕｄｏは、平滑化アルミナ（Ａｌ２Ｏ３）基板上の薄膜コンデンサを製造する方法を記載している。
【特許文献１】特開２００１−２２３３０１号公報
【特許文献２】特開２０００−３２３８４５号公報
【特許文献３】特開昭６１−１４５８５６号公報
【国際調査報告】
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