(57)【要約】  デュアルモジュラス分周器を有する位相スイッチングデュアルモジュラスプリスケーラがもたらされる。前記分周器は第一及び第二の２分周回路(A;B)を有しており、前記第二の２分周回路（Ｂ）は、前記第一の２分周回路（Ａ）の出力部に結合され、少なくとも前記第二の２分周回路（Ｂ）は各々９０度で分離される四つの位相出力を有している。位相選択ユニット (PSU)が、第二の２分周回路（Ｂ）の四つの位相出力（Ip, In, Qp, Qn； INi, INni, INq, INnq）の一つを選択するためにもたらされる。更に、位相制御ユニットが、制御信号（C0, NC0; C1, NC1; C2, NC2）を位相選択ユニットに供給するためにもたらされ、位相選択ユニットPSUは、制御信号（C0, NC0; C1, NC1; C2, NC2）による四つの位相出力（Ip, In, Qp, Qn; INi, INni, INq, INnq）の選択を実行する。直接論理に基づく位相制御ユニット（PSU）の実現により、より高い速度が可能になり、チップ上の面積が節減される。
2007508733.tif 000002
【特許請求の範囲】
【請求項１】
−第二の２分周回路が第一の２分周回路の出力部に結合されると共に少なくとも前記第二の２分周回路は各々９０度で分離される四つの位相出力（Ip, In, Qp, Qn； INi, INni, INq, INnq）を有する第一及び第二の２分周回路と、
−前記第二の２分周回路の四つの位相出力の一つを選択するための位相選択ユニットと、
−前記位相選択ユニットが、制御信号（C0, NC0; C1, NC1; C2, NC2）により前記四つの位相出力の選択を実行する、制御信号（C1, NC0; C2, NC2; C3, NC3）を前記位相選択ユニットにもたらすための位相制御ユニットと
を有するデュアルモジュラス分周器を有し、
−前記位相選択ユニットが直接論理に基づいてもたらされる
位相スイッチングデュアルモジュラスプリスケーラ。
【請求項２】
−前記位相選択ユニットの出力が論理コード
【数１】
2007508733.tif 000008
により実現され、
−
【数２】
2007508733.tif 000009
はそれぞれ論理和、論理積、及び否定論理積機能を表す
請求項１に記載のプリスケーラ。
【請求項３】
−前記位相選択ユニットの前記出力部に結合される４分周回路を更に有し、前記４分周回路は、各々９０度で分離される四つの位相出力を備える第六及び第七の２分周回路を有し、前記第七の２分周回路は、前記第六の２分周回路の直交出力部に結合される
請求項１又は２に記載のプリスケーラ。
【請求項４】
−各々９０度で分離される四つの位相出力を備える第四及び第五の２分周回路を有し、前記第四及び第五の２分周回路は直列に結合され、
−前記第五の２分周回路の前記同相出力信号は前記制御信号（C0）に対応し、
−前記第四の２分周回路の前記同相出力信号は前記制御信号（C1）に対応し、
−前記第四の２分周回路の前記直交位相出力信号は前記制御信号（C2）に対応する
請求項１、２、又は３に記載のプリスケーラ。
【請求項５】
−前記位相制御ユニットが、前記第五の２分周回路の入力部に結合されるＤ−ラッチを更に有し、
−前記Ｄ−ラッチは、入力信号として位相スイッチングの数を示す信号並びに前記第七の２分周回路の前記同相出力の先行する状態を受信する
請求項４に記載のプリスケーラ。
【請求項６】
前記デュアルモジュラス分周器が１６／１７分周器になる請求項１に記載のプリスケーラ。
【請求項７】
前記デュアルモジュラス分周器をリクロックするために前記デュアルモジュラス分周器に結合される同期ループを更に有する請求項１に記載のプリスケーラ。
【請求項８】
請求項１乃至７の何れか一項に記載のプリスケーラを有する周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相スイッチングデュアルモジュラスプリスケーラ（phase-switching dual modulus prescaler）及び周波数シンセサイザに関する。
【背景技術】
【０００２】
周波数シンセサイザの位相同期ループ（phase-locked loop (PLL)）方法は、最新の通信装置における高い周波数の発振器を製造するために最も普通に使用される方法である。プログラマブル（プログラム可能な）周波数シンセサイザ（programmable frequency synthesizer）は、帯域（周波数の範囲）内から選択される周波数を有する信号を生成し得るデバイスである。プログラマブル周波数シンセサイザは、出力信号を生成するために電圧制御型発振器VCO（voltage controlled oscillator）を使用するディジタル位相同期ループ回路を利用する。PLLは、シンセサイザ出力信号の周波数をモニタ（監視）する制御ループ及びフィードバックを有し、自身の周波数を基準信号の周波数と比較し、シンセサイザ出力信号の周波数を調整するようにVCOを制御する。VCOの出力信号はほとんど多くの場合、ループのフィードバック部分においてディジタル周波数分周器（ディバイダ）（digital frequency divider）（プリスケーラ（prescaler）とも称される）によって分周されるので、フィードバック信号は、シンセサイザの出力信号の選択された約数（sub-multiple）になる周波数を有する。整数Ｎ分周器（integer-N divider）の場合、分周器は、全てのｎ番目の入力パルスに対して出力信号を生成するので、入力周波数はｎによって分周される。フィードバック信号の位相は、安定した基準信号の位相と比較され、その差は、VCOにフィードバックされる誤差信号（error signal）を規定する。誤差信号を減少させるために、VCOはシンセサイザの周波数を調整する。通常、基準信号は、シンセサイザの出力信号よりも低い周波数を有している。
【０００３】
シンセサイザの出力信号の周波数選択特性（性能）は、選択された分周器数によってシンセサイザの出力信号を分周する周波数分周器の書き込み特性（プログラマビリティ（programmability））によって決定される。この選択された分周器数は、基準信号の周波数によって分周されるシンセサイザ出力信号の所望の周波数に等しくなるように選択される。それ故に、異なる分周器数を選択することにより、シンセサイザの出力信号の周波数の変化がもたらされる。
【０００４】
完全な（フル）周波数で動作している周波数シンセサイザの二つのブロックはVCO及びプリスケーラである。上記のように、プリスケーラは、低い周波数信号を得るために、ある比率でVCOの出力周波数を分周する。この信号はそれから、PLLによって安定した基準周波数にロック（同期）される。より優れた周波数分解能（レゾリューション（frequency resolution））を実現するために、分周比は通常、N/N+1の形態の変数になり、すなわち当該分周器はデュアルモジュラスプリスケーラと称される。プログラマブルプリスケーラは、N+1分周を実現するパルススワロ回路（pulse swallow circuit）を備えるＮ固定プリスケーラ（N-fixed prescaler）になり、小さな整数ステップでＮの値を変化させることによって、VCOの出力周波数が制御される。
【０００５】
高い周波数に対して好適なシンセサイザを実現するために、高速論理（ロジック）を使用する大きな分周比が必要とされる。しかしながら、当該大きな分周器は、必要とされる大きなチップサイズのために非常に高価になり得る。更に、当該大きなループ分周器は非常に大きな電流を引くので、小型用途（ポータブルアプリケーション）のモバイルに適していない。
【０００６】
従来の高速デュアルモジュラスプリスケーラは、同期分周器（synchronized divider）及び時として大きな分周数に対する非同期分周器（asynchronized divider）を有するが、当該高速同期デュアルモジュラスプリスケーラは多くの消費電力を必要とする。
【０００７】
J. Craninckx氏が、KU Leuvenにおける自身の博士論文において位相スイッチングデュアルモジュラスプリスケーラの概念を提案している。4/5分周を実現するために位相選択ユニットと共に二つの2分周器（divide-by-2 divider）が使用されている。後続する追加の128分周器が、512の分周数を生成するために使用されている。この概念は例えばIEEE 802.11aに適用されている。動作周波数は、UNIIバンド（帯域）に対して5.15GHzから5.35GHzになり、チャネル間隔（スペーシング）（channel spacing）は20MHzになる。ゼロIFアーキテクチャ（zero-IF (ZIF) architecture）の場合、通常20MHzの基準周波数が十分であるが、近ZIF（near-ZIF）の場合、10MHzの基準周波数がしばしば選択される。上記の回路は更に、512と544との間のいかなる比率も実現され得るように32パルスまでスワロすることを可能にする5ビット制御信号を備えるモジュラス制御ユニット（modulus control unit）を有する。従って、整数Ｎプリスケーラアーキテクチャに５１５乃至５３５の間の分周比がもたらされる。
【０００８】
10MHzの基準周波数が上記回路にもたらされる場合、10MHz×516により、20MHzのチャネル幅を備える5.15GHzから5.17GHzまでの第一のチャネルに対する中心を構成する5.16GHzがもたらされる。それから次のチャネルは、第一のチャネルの中心からの20MHz、すなわち5.18GHzにおける中心を備える5.17GHz乃至5.19GHzになる。当該中心は10MHzの基準周波数での518の分周比によって得られ得る。最後又は最大チャネルは、534の分周比によって実現され得る5.33GHzから5.35GHzまでになる。
【０００９】
しかしながら、１２８までの分周信号が位相選択信号から生成され得るため、これは当該回路の速度に影響をもたらすであろう。
【００１０】
修正された位相スイッチングデュアルモジュラスプリスケーラの例が、HKUSTの電気及び電子工学部のKan Kwok Kei, Toby氏による“周波数同期のためのＣＭＯＳ8/9分周（CMOS divide-by-8/9 for frequency synthesizer）”（1999年4月26日）（"CMOS divide-by-8/9 for frequency synthesizer", by Kan Kwok Kei, Toby at the department of electrical and electronic engineering, HKUST, 26.04.1999）において示されている。当該プリスケーラは、フルスピード（最高速度）で動作する第一の高い周波数２分周回路から構成されている。第一の２分周回路は、各々互いに位相が９０度異なる四つの位相出力信号を有する第二の２分周回路によって後続される。位相選択回路は、第二の２分周回路の四つの位相出力信号の一つを選択する。位相選択回路は、二つのスイッチ可能な増幅器（switchable amplifier）及び三つのNAND（論理積）ゲートを有する。スイッチ可能な増幅器において、同相（in-phase）（I）及び直交（quadrature）（Q）信号が増幅され、制御信号C1及びC2により、入力信号の正（positive）又は負（negative）の増幅が選択される。スイッチ可能な増幅器の速度は当該プリスケーラの最大速度の制限要因（ファクタ）を構成する。位相選択回路は基本的にマルチプレクサ（多重化器）（multiplexer）を実現する。すなわち、第二の２分周回路の四つの位相出力信号の一つがそれの出力として選択される。第三の制御信号C0によれば、二つのスイッチ可能な増幅器の出力の一つが出力として選択される。制御信号は、もたらされる信号に対して９０度遅延を実現する最終出力の全ての正のエッジ（ポジティブエッジ（positive edge））で変化させられる。位相選択回路は二つの２分周回路によって続行（進行）させられるため、９０度遅延は実際、Ｎ＋１分周比が実現され得るときのプリスケーラの入力信号の周期に対応している。
【００１１】
当該回路の場合、1.85GHzの動作速度が実現される。しかしながら、アプリケーション態様のワイヤレスデータネットワーキングに対して、より高い動作周波数が必要とされる。
【００１２】
Krishnapura 氏他による“0.25μCMOSでのハイパーLANのための5.3GHzプログラマブル分周器（A 5,3 GHz Programmable Divider for HiPerLAN in 0,25 μ CMOS）”（ソリッドステートサーキットのIEEEジャーナル、第３５巻、第７号、1019乃至1024頁、2000年7月（IEEE Journal of Solid State Circuits, vol. 35, no. 7, pp. 1019 to 1024, July 2000））において、5.3GHzの動作周波数に基づく周波数分周器が示されている。周波数分周器は位相スイッチングを使用しており、第一の２分周回路及び四つの位相出力信号を備える第二の２分周回路を有している。第二の２分周回路の出力信号は、デコーダからの制御信号により、これらの四つの出力信号の一つから他方の一つにスイッチするリタイミング回路（retiming circuit）に入力される。第二の２分周回路の四つの出力信号は、互いに９０度で分離される。何れかの所与の時間において、当該出力の一つのみが、マルチプレクサを通じて、後続する分周器に接続される。サイクル（周期）（cycle）のスワロ及びそれにより１での周波数分周器の全カウント（計数）を増加させることは、電流信号を９０度だけ遅らせている第二の２分周回路の出力部にスイッチすることによって実現される。任意の（アービトリ）分周率（arbitory division factor）を実現するために、マルチプレクサの制御入力を適切に変化させることによって入力サイクルがスワロ（swallow）され得る。位相スイッチングがない状態で、分周器は４×Ｎの分周率を有する。しかしながら、位相が、分周器の出力の各々のサイクルでＫ回スイッチされる場合、Ｋ入力サイクルがスワロされ、分周率がＫで増加させられる。Ｋを変化させることによって、プログラマブル周波数分周器が実現され得る。パルス発生器（ジェネレータ）（pulse generator）が、出力サイクル毎にＫパルスを発生する。ここでＫはパルス発生器の書き込み（プログラミング）入力によってセットされる。４分周カウンタ（divide-by-4 counter）が、マルチプレクサを制御しているデコーダの入力信号として使用される。当該４分周カウンタは、各々がマルチプレクサにおける四つの可能な接続部の一つに対応する四つの状態（ステート（state））を通じたサイクル及びパルス発生器の出力パルスによってクロックされる。動作不良のない（グリッジフリー（glitch-free））スイッチングをもたらすために、スイッチングは、第二の２分周回路の０度出力と９０度出力とが両方ともハイになるときに実行されなければならない。更に、制御信号及びクロック信号がマルチプレクサの入力部に同期して達することを保証するため、タイミング誤りを補正するために制御信号発生器の遅延と同じ遅延（ディレイ）を備えるクロックライン（線）においてバッファがもたらされる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
それ故に、本発明の目的は、改善された高速プリスケーラを提供することにある。
【課題を解決するための手段】
【００１４】
本目的は、請求項１に記載の位相スイッチングデュアルモジュラスプリスケーラ及び請求項８に記載の周波数シンセサイザによって解決される。
【００１５】
それ故に、デュアルモジュラス分周器を有する位相スイッチングデュアルモジュラスプリスケーラがもたらされる。前記分周器は第一及び第二の２分周回路(A;B)を有しており、前記第二の２分周回路（Ｂ）は、前記第一の２分周回路（Ａ）の出力部に結合され、少なくとも前記第二の２分周回路（Ｂ）は各々９０度で分離される四つの位相出力を有している。位相選択ユニット（phase selection unit (PSU)）が、第二の２分周回路（Ｂ）の四つの位相出力Ip, In, Qp, Qn； INi, INni, INq, INnqの一つを選択するためにもたらされる。更に、位相制御ユニットが、制御信号（C0, NC0; C1, NC1; C2, NC2）を位相選択ユニットに供給するためにもたらされ、位相選択ユニットPSUは、制御信号C0, NC0; C1, NC1; C2, NC2による四つの位相出力Ip, In, Qp, Qn; INi, INni, INq, INnqの選択を実行する。前記位相制御ユニット（PSU）は直接論理に基づいて実現される。
【００１６】
直接論理に基づく位相選択ユニットの実現により、スイッチ可能な増幅器での実現例と比べてより高い速度が可能になり、チップ上の面積が節減される。
【００１７】
本発明の態様によれば、位相選択ユニットPSUの出力部OUTが以下の論理コード（符号）、すなわち
【数３】
2007508733.tif 000003
により実現される。ここで、
【数４】
2007508733.tif 000004
はOR-（論理和）、AND（論理積）、及びNAND（否定論理積）機能をそれぞれ表している。当該構成によって、分周器の出力信号からの制御信号C0, C1, 及びC2の適切な信号表現が可能になる。
【００１８】
本発明の更なる態様によれば、位相選択ユニットPSUの出力部に結合される４分周回路UAがもたらされる。前記４分周回路UAは、各々９０度で分離される四つの位相出力Ip, In, Qp, 及びQnを備える第六及び第七の２分周回路F及びGを有する。前記第七の２分周回路Gは、第六の２分周回路Fの直交出力部Qp及びQに結合される。
【００１９】
本発明の更なる他の態様によれば、前記位相制御ユニット（RTU）は、各々９０度で分離される四つの位相出力Ip, In, Qp, 及びQnを備える第四及び第五の２分周回路D及びEを有する。前記第四及び第五の２分周回路D及びEは直列に結合される。第五の２分周回路Eの同相出力Ip及びInは制御信号C0に対応する。第四の２分周回路Dの同相出力Ip及びInは制御信号C1に対応する。第四の２分周回路Eの直交位相出力Qp及びQは制御信号C2に対応する。
【００２０】
本発明のなおも更なる他の態様によれば、前記位相制御ユニットRTUは、第五の２分周回路Eの入力部に結合されるD-ラッチ（D-latch）DLを更に有する。前記D-ラッチDLは、入力信号として位相スイッチングの数を示す信号`modul`並びに第七の２分周回路Gの同相出力Ip及びInの先行する状態を受信する。
【００２１】
本発明の好ましい態様によれば、前記プリスケーラは、デュアルモジュラス分周器10をリ（再）クロック（reclock）するためにデュアルモジュラス分周器10に結合される同期ループを更に有する。
【００２２】
本発明及びその実施例がこの場合、図面を参照してより詳細に記載されるであろう。
【発明を実施するための最良の形態】
【００２３】
図１は、IEE 802.11a標準規格において使用され得る受信器のブロック図を示す。図１の上部は、低雑音増幅器（low noise amplifier）LNAに接続されるアンテナANTを示しており、当該低雑音増幅器は第一及び第二のミキサMI及びMQに接続され、当該ミキサは今度はアナログ・ディジタルコンバータADCに接続される。図１の下部は、PLL回路の実現例を示す。PLL回路は、電圧制御型発振器VCOと、第一の２分周回路と、プリスケーラPSと、位相周波数検出器（phase frequency detector）PFDと、基準水晶発振子（reference crystal）Xtalと、チャージポンプ（charge pump）CPと、ローパスフィルタ（low pass filter）LPFとを有する。２分周回路の出力部は、第一及び第二のミキサMI及びMQに結合される。
【００２４】
以下、プリスケーラPSがより詳細に記載されるであろう。
【００２５】
図２は、図１のプリスケーラのブロック図を示す。プログラマブルプリスケーラは、16/17分周器10と、バッファ20と、分周器30と、決定ユニット（decision unit）40と、同期ユニット50と、D-フリップフロップ60とを有する。16/17分周器10はバッファ20に接続され、当該バッファは今度は分周器30に接続される。分周器30は五つの出力信号、すなわち/2, /4, /8, /16, 及び/32と、ゼロ検出出力`zero`とを有する。これらの五つの出力信号は決定ユニット40及び同期ユニット50に入力される。決定ユニット40は５ビット制御信号b0, b1, b2, b3, 及びb4を更に受信し、決定ユニット40の出力は同期ユニット50への入力を形成する。同期ユニット50の出力はD-フリップフロップ60のクロック入力部に入力される。当該D-フリップフロップの入力部´data´は供給電圧部VDDに接続される。分周器30の出力信号´zero´はD-フリップフロップ60のCD入力部に接続される。D-フリップフロップ60の出力信号は16/17分周器10にフィードバックされ、当該16/17分周器の`reclock`入力部に入力される。
【００２６】
分周器30は信号/2, /4, /8, /16, 及び/32を生成し、当該信号は決定ユニット40の入力部に入力される。これらの信号は、いくつのパルスがスワロされるべきか（1, 2, …., 32）を示す信号を生成するために使用される。これは、５ビット制御信号b0, b1, b2, b3,
及びb4に基づいて実行される。
【００２７】
一つ又はそれより多くのパルスを遅延させることによって一つのパルスのスワロが実行される。すなわち、周波数分周が入力信号に関連して実行される。一つのパルスのスワロは２分周に等しくなる。
【００２８】
同期ユニットが、例えば11111を検出する場合、D-フリップフロップ60のクロック入力部はイネーブルされ、分周器30の`zero´ 出力部において0が検出される場合、16/17分周器10はリクロックされる。それによって、回路をリクロックすると共にラッチに起因する遅延を除去するために同期パルス（synchronization pulse）がもたらされる。従って、16*32=512であり、32までのパルスがスワロされて、その結果512+32=544がもたらされるため、入力信号を512と544との間の何れかの整数で分周し得るプログラマブルプリスケーラが実現される。
【００２９】
図３は、図２の16/17分周器10のブロック図を示す。分周器10は第一及び第二の２分周回路Ａ及びＢを有する。第二の２分周回路Ｂは、第一の２分周回路Ａの同相出力Ip及びInに対する自身の入力部で接続される。第三の２分周回路Cは、第一の２分周回路Aの直交出力部Qp及びQnに接続され、第三の２分周回路Cの出力部Ip, In, Qp, 及びQnは負荷Ldに接続される。更に、分周器10は、位相選択ユニットPSUと、リタイミングユニットRTUと、４分周ユニットUAとを有する。リタイミングユニットRTUは、位相選択ユニットPSUにおいて位相スイッチングを制御するための三つの制御信号C0, C1, 及びC2を生成する。第二の２分周回路Ｂの四つの位相出力信号は位相選択ユニットPSUに入力される。リタイミングユニットRTUによってもたらされる制御信号C0, C1, 及びC2により、位相選択ユニットPSUは第二の２分周回路Bの四つの位相出力信号の一つを選択し、当該信号を４分周ユニットUAに出力する。第三の２分周回路Ｃは適切な負荷に対してもたらされる。
【００３０】
リタイミングユニットRTUが、位相選択ユニットPSUを駆動すると共に、制御信号C0, C1, 及びC2によって位相スイッチングを制御するためにもたらされる。リタイミングユニットRTUは第四及び第五の２分周回路D及びEとスワロユニットSUとを有する。スワロユニットは、いくつのパルスがスワロされるべきかを決定する。
【００３１】
４分周ユニットUAは第六及び第七の２分周回路F及びGを有する。第六の２分周回路Fの入力部は位相選択ユニットPSUの出力部に接続され、当該第六の２分周回路の同相出力信号Ip及びInは負荷Ldに接続される一方、当該第六の２分周回路の直交出力部Qp及びQnは第七の２分周回路の入力部に接続される。最終的に第七の２分周回路Gの同相出力信号は16/17分周器10の出力部を構成する。
【００３２】
サイクルスリップ（周期ずれ）（cycle-slip）が発生しない場合、四つの２分周回路A, B, F, 及びGはこの場合、直列に接続されるため、16の全分周が実現され得る。従って、サイクルスリップが発生する場合、１７分周が分周器10で実現され得る。
【００３３】
位相選択ユニットＰＳＵは、第二の２分周回路Ｂの四つの位相出力信号を入力信号として受信する。当該信号は位相が互いに９０度だけ異なっているため、次の信号INi (0°, Ip), INq (90°, Qp), INni (180°, In) , 及びINnq (270°, Qn)が、位相選択ユニットＰＳＵの入力部においてもたらされる。位相選択ユニットＰＳＵは、三つの制御信号C0, C1, 及びC2並びにその反転信号による四つの入力信号の一つを選択する。
【００３４】
位相選択ユニットＰＳＵの出力部は最初INiに接続されることが仮定される場合、出力部は、INiの立上がりエッジの後、INqに接続されるであろう。従って、位相選択ユニットＰＳＵの出力は、位相選択ユニットＰＳＵの入力信号の1/4 T期間（周期）で遅延させられる。しかしながら、位相選択ユニットＰＳＵの入力信号は二つの２分周回路によって分周されているため、Tは、16/17分周器10の入力信号の周期になるToにより4*Toになるであろう。結果として、入力信号の一つの完全な周期Toが、位相選択によって遅延させられる。すなわち位相スイッチングが、分周器１０の入力信号の一つの完全な周期の遅延をもたらすであろう。
【００３５】
波形Ip, Qp, In, 及びQnは、第二の２分周回路Ｂの位相0, 90, 180, 及び270度にそれぞれ対応する。すなわちその周期Tは、4*To（16/17分周器10の入力信号の周期）に等しくなる。上記のように、１６分周が16/17分周器によって実現され得る場合、サイクルスリップ及び位相スイッチングは発生しないであろう。すなわちＰＳＵの出力は４分周に対応する。しかしながら、１７分周が実現され得る場合、位相スイッチングが発生するであろう。スイッチングは固定シーケンス、好ましくはシーケンスI, Q, nI, nQ、すなわち0, 90, 180, 270度で発生する。それ故に、入力信号INi、すなわちIpが最初位相選択ユニットＰＳＵの出力部に接続される場合、入力信号INq、すなわちQpは選択されると共に位相選択ユニットＰＳＵの出力を形成するであろう。このスイッチングが発生するとすぐに、16/17分周器の入力信号の周期に対応する９０度の更なる遅延がＰＳＵの出力部においてもたらされる。すなわちＰＳＵの出力は５分周に対応する。すなわち、位相選択ユニットＰＳＵは自身の入力信号に遅延又は追加のサイクルスリップをもたらす。
【００３６】
図４は、図３の位相選択ユニットＰＳＵの回路図を示す。回路は２２のトランジスタＴ１乃至Ｔ２２及び四つの抵抗Ｒを有する。当該回路は、以下の論理符号、すなわち
【数５】
2007508733.tif 000005
の特定の実現例である。ここで、
【数６】
2007508733.tif 000006
はOR-、AND、及びNAND機能をそれぞれ表している。
【００３７】
OUTは位相選択ユニットＰＳＵの出力信号を表しており、INi, INni, INnq, Inqは位相選択ユニットＰＳＵの四つの入力信号を表しており、C0, C1, 及びC2は制御信号を表しており、NC0, NC1, 及びNC2はその反転信号を表している。信号C1は入力信号INiとINniとの間、すなわち０度と１８０度との間で選択する。信号C2は入力信号INqとINnqとの間、すなわち９０度と２７０度との間で選択する。制御信号C1による選択の結果はPiになり、制御信号C2の選択の結果はPqになる。制御信号C0は結果Piと結果Pqとの間で選択する。それぞれ入力信号INiはトランジスタT17に入力され、入力信号INniはトランジスタT18に入力され、入力信号INqはトランジスタT20に入力され、入力信号INnqはトランジスタT19に入力される。選択信号Pi及びPqを実現するため、トランジスタの次の列、すなわちT9乃至T16において、選択はC1及びC2の状態に従って実行される。トランジスタの次の列、すなわちＴ１乃至Ｔ８は、制御信号C0の状態に従って二つの選択信号Pi及びPqの一つを選択するために使用される。
【００３８】
上記の論理符号は、ＯＲ（論理和）接続される四つの分岐（ブランチ）を有する。第一の分岐は、トランジスタＴ１、Ｔ９、及びＴ１７によって実現される。第二の分岐は、トランジスタＴ１、Ｔ１１、及びＴ１８によって実現される。第三の分岐は、トランジスタＴ３、Ｔ１３、及びＴ１９によって実現される。第四の分岐は、トランジスタＴ３、Ｔ１５、及びＴ２０によって実現される。
【００３９】
ＡＮＤ（論理積）論理機能、例えば第一の分岐
【数７】
2007508733.tif 000007
は電流スイッチングによって差動的に実現される。ＮＡＮＤ論理は、電流領域における入力を差動的にスイッチすることによって実現される。ＯＲ論理は、負荷ＲにおけるＮＡＮＤ論理の出力電流を加算することによって実現される。このような実現態様の利点は、電流領域における差動実現態様のために増大された速度にある。
【００４０】
図５は、位相選択ユニットＰＳＵ及び図３のリタイミングユニットＲＴＵのブロック図を示す。上記のように、リタイミングユニットＲＴＵは第四及び第五の２分周回路D及びEによって実現される。スワロユニットＳＵはD-ラッチＤＬによって実現される。D-ラッチＤＬは、16/17分周器10の出力`out`をデータ入力として受信し、変調器信号`modul`をクロック入力として受信する。D-ラッチＤＬの出力信号Q及びnQは、各々位相が９０度異なっている四つの位相出力信号をもたらす第四の２分周回路Ｅに入力される。当該第四の２分周回路の同相出力信号Ip及びInは制御信号C0及びNC0を構成する。当該第四の２分周回路の直交出力Qp及びQnは第四の２分周回路Ｄに入力される。第四の２分周回路Ｄの同相出力信号Ip及びInは制御信号C1及びNC1を構成し、直交出力信号Qp及びQnは制御信号C2及びNC2を構成する。上記のように、当該三つの制御信号C0, C1, 及びC2は、中で位相選択を制御するための位相選択ユニットＰＳＵに入力される。変調器パルスは、発生すべき位相スイッチングの数を表している。信号`out`は、位相選択ユニットＰＳＵの先行する状態、すなわちI, nI, Q, 及びnQを表している。位相スイッチングは固定シーケンス、すなわちIからQまで、それからnIまで、更にnQまで、すなわち0, 90, 180, 及び270度で実行される。しかしながら、代わりのシーケンスも可能である。
【００４１】
図６は、分周器のタイミング図を示す。最も上の波形、すなわちVT(div_out)は分周器の出力に対応する。最も下の三つの波形、すなわちVT(C0), VT(C1), VT(C2)は制御信号C2, C1, C0にそれぞれ対応する。波形VT(mod_enable)はリタイミングユニットＲＴＵのD-ラッチＤＬの変調器入力`modul`に対応する。波形VT(out)は位相選択ユニットＰＳＵの出力に対応する。波形VT(out16)は第七の２分周回路Ｆの出力、すなわち16/17分周器10の出力に対応する。
【００４２】
制御信号C0, C1, 及びC2の波形から、C1及びC2は第四の２分周回路Ｄの出力の同相及び直交位相にそれぞれ対応するため、C2の波形はC1の波形に対して９０度シフトされていることが理解され得る。第四の２分周回路Ｄの更なる２分周動作のために信号C1及びC2の周期は信号C0の周期の２倍の高さになる。
【００４３】
要するに、基礎として4/5分周器を使用することなく、５ビットで制御されるプログラマブル５段整数２分周器（programmable 5 stage integer-2 divider）によって後続される単一の固定16/17周波数分周器が選択されている。利点は、位相セレクタ（phase selector）の後のブロックがこの場合、信号/2, /4, /8, /16, 及び/32を生成するためにだけ必要とされることにある。基本的に32/33分周器は、４段整数２分周器（4-stage integer-2 divider）と共にジョブ（動作）を行うことが可能であるが、32/33（16/17分周器も同様）は、32/33分周器を実現することを困難にする自身の入力部において5GHzで動作する。最終D-フリップフロップを含む同期装置（シンクロナイザ（synchronizer））が、時間同期を行うために必要とされる。同期装置及びD-フリップフロップは、最終（ファイナル）出力信号（final output signal）、すなわち５１２と５４４との間の何れかの整数によって分周される入力信号を生成し、回路をリクロックすると共にラッチによる遅延を除去するために同期パルスを実現する。
【００４４】
本発明の保護範囲は上述の実施例に限定されるものではなく、当業者が特許請求の範囲からはずれることなく多くの代わりの実施例を設計することができることは注意されるべきである。請求項において、括弧の間に置かれる参照符号は、いずれも当該請求項の保護範囲を限定するものではない。単語“有する”は、請求項に記述される構成要素以外に構成要素又はステップの存在を排除するものではない。構成要素に先行する冠詞“a”又は“aｎ”は、複数の構成要素の存在を排除するものではない。いくつかの手段を列挙する装置の請求項において、いくつかのこれらの手段は、ハードウエアの一つ及び同じ構成要素によって具現化されることが可能である。ある手段が相互に異なる従属請求項において再び引用されるという事実は、これらの手段の組み合わせが効果的に使われ得ないことを示すものではないということに過ぎない。
【００４５】
更に、請求項における何れの参照符号も特許請求の範囲を限定するものではない。
【図面の簡単な説明】
【００４６】
【図１】受信器のブロック図を示す。
【図２】本発明による図１のプログラマブルプリスケーラPSのブロック図を示す。
【図３】本発明による図２の16/17分周器を示す。
【図４】本発明による図３の位相選択ユニットのブロック図を示す。
【図５】本発明による図４の位相選択ユニット及びリタイミングユニットを示す。
【図６】本発明による分周器のタイミング図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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