(57)【要約】  オープンアーキテクチャ試験システムの試験サイトにおいてデジタルモジュールとアナログ／混成信号モジュールとを同期させる方法及び装置が開示されている。デジタルモジュールからのイベントトリガは、ＡＳＹＮＣモジュールにルーティングされ、ＡＳＹＮＣモジュールは、それらをアナログ／混成信号モジュールに選択的に分配する。イベントが発生すると、トリガは、アナログ／混成信号モジュールを、一定の動作を実行するように起動してもよい。ＡＳＹＮＣモジュールはまた、アナログ／混成信号モジュールからトリガを受け取り、それらをデジタルモジュール又はアナログ／混成信号モジュールに選択的に分配してもよい。デジタルモジュールを、継続する前に、アナログ／混成信号モジュールから受け取られるトリガによって示されるように、そのアナログ／混成信号モジュールが動作を完了するのを待つようにプログラムすることができる。本発明の実施形態により、パターン制御下でのデジタルモジュールとアナログ／混成信号モジュールとの同期が可能となるため、サイトコントローラからの同期に比較して同期を非常に正確且つ繰返し可能にすることができる。
2007512502.tif 000002
【特許請求の範囲】
【請求項１】
試験システムにおいて１つ又は複数のアナログ／混成信号モジュール及び１つ又は複数のデジタルモジュールを同期させる装置であって、
トリガ制御信号を受け取るトリガマトリクスであって、該トリガマトリクスを、前記トリガ制御信号に従ってトリガ信号を特定のアナログ／混成信号モジュールに選択的にルーティングするように設定する、トリガマトリクス
を具備し、
前記トリガ信号は、前記デジタルモジュールによりパターン制御下で生成されるか又は前記アナログ／混成信号モジュールから生成され、
前記アナログ／混成信号モジュールは、前記トリガ信号を受け取ると特定のアクティビティを実行する、試験システムにおいて１つ又は複数のアナログ／混成信号モジュール及び１つ又は複数のデジタルモジュールを同期させる装置。
【請求項２】
前記トリガマトリクスは、該トリガマトリクスを、前記トリガ制御信号に従って前記アナログ／混成信号モジュールからのトリガ信号を特定のデジタルモジュールに選択的にルーティングするようにさらに設定し、
前記デジタルモジュールは、前記トリガ信号を受け取ると一定のアクティビティを実行する、請求項１に記載の装置。
【請求項３】
クロック制御信号を受け取るクロックマトリクスであって、該クロックマトリクスを、前記クロック制御信号に従ってクロック信号を特定のアナログ／混成信号モジュールに選択的にルーティングするように設定する、クロックマトリクス
をさらに具備し、
前記クロック信号は、前記デジタルモジュールによりパターン制御下で生成される、請求項１に記載装置。
【請求項４】
可変クロックを生成する可変クロック発生器
をさらに具備し、
前記クロック信号は、前記可変クロック発生器からの前記可変クロックをさらに含む、請求項３に記載の装置。
【請求項５】
テストプログラムコマンドを受け取るとともに、それらを前記トリガ制御信号及び前記クロック制御信号に変換するインタフェース回路
をさらに具備する、請求項３に記載の装置。
【請求項６】
前記インタフェース回路は、前記試験システムの特定のスロットがアナログ／混成信号モジュールによって占有されるか否かを示すイネーブル制御信号を受け取るとともに、該イネーブル制御信号が特定のアナログ／混成信号モジュールの存在を示す場合にのみ、トリガ信号及びクロック信号を前記特定のアナログ／混成信号モジュールにルーティングするように前記トリガ制御信号及び前記クロック制御信号を生成する、請求項５に記載の装置。
【請求項７】
試験システムにおいてアナログ／混成信号モジュール及びデジタルモジュールを同期させるシステムであって、
パターン制御下で第１のトリガ信号を生成する１つ又は複数のデジタルモジュールと、
第２のトリガ信号を生成する１つ又は複数のアナログ／混成信号モジュールと、
前記デジタルモジュールと前記アナログ／混成信号モジュールとの間に結合され、テストプログラムコマンドを受け取るとともに、該テストプログラムコマンドに従って特定の第１のトリガ信号及び第２のトリガ信号を特定のアナログ／混成信号モジュールに選択的にルーティングする、アナログ同期モジュールと、
を具備し、
前記アナログ／混成信号モジュールは、前記第１のトリガ信号及び前記第２のトリガ信号を受け取ると特定のアクティビティを実行する、試験システムにおいてアナログ／混成信号モジュール及びデジタルモジュールを同期させるシステム。
【請求項８】
前記アナログ同期モジュールと前記デジタルモジュールとの間に結合されるデジタル同期回路をさらに具備し、
前記アナログ同期モジュールは、前記テストプログラムコマンドに従って前記アナログ／混成信号モジュールから前記デジタル同期回路に特定の第２のトリガ信号を選択的にルーティングし、
前記デジタル同期回路は、前記受け取られた特定の第２のトリガ信号に従って前記デジタルモジュールに対するパターン制御を提供し、
前記デジタルモジュールは、前記デジタル同期回路によって提供される前記パターン制御に従って一定のアクティビティを実行する、請求項７に記載のシステム。
【請求項９】
前記１つ又は複数のデジタルモジュールは、パターン制御下でクロック信号を生成し、
前記アナログ同期モジュールは、前記クロック信号を受け取るとともに、前記テストプログラムコマンドに従って特定のクロック信号を特定のアナログ／混成信号モジュールに選択的にルーティングする、請求項７に記載のシステム。
【請求項１０】
前記アナログ同期モジュールは、可変クロックを生成する可変クロック発生器をさらに具備し、
前記クロック信号は、前記可変クロック発生器からの前記可変クロックをさらに含む、請求項９に記載のシステム。
【請求項１１】
前記デジタルモジュールは、前記アナログ同期モジュールに結合される１つ又は複数の論理同期モジュールをさらに具備する、請求項７に記載のシステム。
【請求項１２】
試験システムにおいて１つ又は複数のアナログ／混成信号モジュール及び１つ又は複数のデジタルモジュールを同期させる方法であって、
前記デジタルモジュールにパターンを格納すること、
トリガ制御信号を受け取ること、
前記トリガ制御信号に従ってトリガ信号を特定のアナログ／混成信号モジュールに選択的にルーティングすること、
前記アナログ／混成信号モジュールからの又はパターン制御下で前記デジタルモジュールからのトリガ信号を前記特定のアナログ／混成信号モジュールに与えること、及び
前記トリガ信号を受け取ると前記アナログ／混成信号モジュールにおいて特定のアクティビティを実行すること
を含む、試験システムにおいて１つ又は複数のアナログ／混成信号モジュール及び１つ又は複数のデジタルモジュールを同期させる方法。
【請求項１３】
前記トリガ制御信号に従って前記アナログ／混成信号モジュールからのトリガ信号を特定のデジタルモジュールに選択的にルーティングすること、及び
前記トリガ信号を受け取ると前記特定のデジタルモジュールにおいて特定のアクティビティを実行すること
をさらに含む、請求項１２に記載の装置。
【請求項１４】
クロック制御信号を受け取ること、
前記クロック制御信号に従ってクロック信号を特定のアナログ／混成信号モジュールに選択的にルーティングすること、及び
パターン制御下で前記デジタルモジュールからクロック信号を前記特定のアナログ／混成信号モジュールに与えること
をさらに含む、請求項１２に記載の方法。
【請求項１５】
前記クロック信号は、可変クロックをさらに含む、請求項１４に記載の方法。
【請求項１６】
テストプログラムコマンドを受け取るとともに、それらを前記トリガ制御信号及び前記クロック制御信号に変換すること
をさらに含む、請求項１４に記載の方法。
【請求項１７】
前記テストシステムにおける特定のスロットがアナログ／混成信号モジュールによって占有されているか否かを示すイネーブル制御信号を受け取ること、及び
前記イネーブル制御信号が特定のアナログ／混成信号モジュールの存在を示す場合にのみ、トリガ信号及びクロック信号を前記特定のアナログ／混成信号モジュールにルーティングするように前記トリガ制御信号及び前記クロック制御信号を生成すること
をさらに含む、請求項１４に記載の方法。
【請求項１８】
試験システムにおいてアナログ／混成信号モジュール及びデジタルモジュールを同期させる方法であって、
パターン制御下で１つ又は複数のデジタルモジュールから第１のトリガ信号を生成すること、
１つ又は複数のアナログ／混成信号モジュールから第２のトリガ信号を生成すること、
テストプログラムコマンドを受け取ること、
前記テストプログラムコマンドに従って特定の第１のトリガ信号及び第２のトリガ信号を特定のアナログ／混成信号モジュールに選択的にルーティングすること、及び
前記第１のトリガ信号及び前記第２のトリガ信号を受け取ると前記アナログ／混成信号モジュールにおいて特定のアクティビティを実行すること
を含む、試験システムにおいてアナログ／混成信号モジュール及びデジタルモジュールを同期させる方法。
【請求項１９】
特定の第２のトリガ信号に従って前記デジタルモジュールに対するパターン制御を提供すること、及び
前記提供されたパターン制御に従って前記デジタルモジュールにおいて一定のアクティビティを実行すること
をさらに含む、請求項１８に記載の方法。
【請求項２０】
パターン制御下で前記１つ又は複数のデジタルモジュールにおいてクロック信号を生成すること、及び
前記テストプログラムコマンドに従って特定のクロック信号を特定のアナログ／混成信号モジュールに選択的にルーティングすること
をさらに含む、請求項１８に記載の方法。
【請求項２１】
前記クロック信号は、可変クロックをさらに含む、請求項２０に記載の方法。
【請求項２２】
前記デジタルモジュールは、１つ又は複数の論理同期モジュールをさらに備える、請求項１８に記載の方法。
【請求項２３】
試験システムにおいてアナログ／混成信号モジュール及びデジタルモジュールを同期させる方法であって、
前記デジタルモジュールにパターンを格納すること、
トリガ制御信号を受け取ること、
前記トリガ制御信号に従ってトリガ入力ラインを特定のアナログ／混成信号モジュールに選択的にルーティングすること、
前記トリガ信号を受け取ると前記特定のアナログ／混成信号モジュールにおいて特定のアクティビティの開始及びパラメータを指定すること、
前記デジタルモジュールにおいて前記パターンを開始すること、
パターン制御下で前記デジタルモジュールから前記トリガ信号を生成すること、及び
前記生成されたトリガ信号を前記特定のアナログ／混成信号モジュールにルーティングするように、前記生成されたトリガ信号を前記トリガ入力ラインに与えること
を含む、試験システムにおいてアナログ／混成信号モジュール及びデジタルモジュールを同期させる方法。
【請求項２４】
前記アナログ／混成信号モジュールから前記トリガ信号を生成すること
をさらに含む、請求項２３に記載の方法。
【請求項２５】
クロック制御信号を受け取ること、
前記クロック制御信号に従ってクロック入力ラインを特定のアナログ／混成信号モジュールに選択的にルーティングすること、
前記デジタルモジュールにおいて前記パターンを開始すること、
パターン制御下で前記デジタルモジュールから前記クロック信号を生成すること、及び
前記生成されたクロック信号を前記特定のアナログ／混成信号モジュールにルーティングするように、前記生成されたクロック信号を前記クロック入力ラインに与えること
をさらに含む、請求項２３に記載の方法。
【請求項２６】
前記クロック信号は、可変クロックをさらに含む、請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）等の半導体デバイスを試験する試験システムに関し、特に、オープンアーキテクチャ試験システムにおけるデジタルモジュールとアナログ／混成信号モジュールとの同期化に関する。
【０００２】
本出願は、２００３年１１月２６日に出願された「Test Head Modules for RF and Mixed-Signal/Analog Testing」と題する米国仮特許出願第６０／５２５，７８６号に対する優先権を主張し、２００３年２月１４日に出願された「Method and Structure to Develop a Test Program for Semiconductor Integrated Circuits」と題する米国仮特許出願第６０／４４７，８３９号と、２００３年２月２４日に出願された「Method and Apparatus for Testing Integrated Circuits」と題する米国仮特許出願第６０／４４９，６２２号に関連し、それらの内容は、あらゆる目的に対し参照により本明細書に援用される。
【背景技術】
【０００３】
試験装置のコストが高い主な理由は、従来のテスタアーキテクチャが特殊化した性質を有するということである。各テスタ製造業者は、会社間で互換性がないだけでなく、プラットフォーム間でも互換性がない多数のテスタプラットフォームを有する。これら非互換性のために、各テスタは、それ自体の特殊化したハードウェアコンポーネント及びソフトウェアコンポーネントを必要とし、それらは他のテスタで使用することができない。
【０００４】
従来のテスタアーキテクチャが専用の性質を有するので、所与のテスタに対しすべてのハードウェア及びソフトウェアが固定の構成のままでなければならない。ＩＣを試験するために、試験データ、信号、波形並びに電流及び電圧レベルを規定するテスタ機能とともに、被試験デバイス（ＤＵＴ）応答を収集しＤＵＴの合否を判定するテスタ機能のうちのいくつか又はすべてを使用する専用テストプログラムが開発されている。
【０００５】
試験システムの柔軟性を向上させ且つコストを低減するべく、ＩＣを試験している間に複数のベンダからの試験モジュールを結合し且つ使用することが望ましい。しかしながら、各ベンダの試験モジュールにおいてハードウェア及びソフトウェアが特殊化した且つ独自の性質を有するので、今まで、複数のベンダからの試験モジュールをプラグ接続し使用することは困難であるか又は不可能であった。
【０００６】
この必要に応じて、異なるベンダからの異なるモジュールのプラグ・アンド・プレイを可能にするオープンアーキテクチャ試験システムが開発された。このオープンアーキテクチャ試験システムにより、ＤＵＴ及び試験モジュールの数及びタイプに関してシステムの再設定及び拡張が可能になる。
【０００７】
図１に、オープンアーキテクチャ試験システム１００の高レベルな観点のブロック図を示す。図１において、モジュール１０２は、デジタルピンカード及びアナログカード、デバイス電源（ＤＰＳ）又は波形発生器等の機器等の機能ユニットであってもよい。モジュール１０２に対する物理接続を、スイッチマトリクスネットワーク１０６を含むモジュール接続イネーブラ１０４を通して取得してもよい。スイッチマトリクスネットワーク１０６は、ロジック、トレース及びピンを含んでもよい。システムコントローラ１０８は、通常、ユーザに対する対話点である。システムコントローラ１０８は、マルチサイト／マルチＤＵＴ環境においてサイトコントローラ１１０へのゲートウェイ及びサイトコントローラ１１０の同期を提供する。システムコントローラ１０８及び複数のサイトコントローラ１１０は、マスタ・スレーブ構成で動作してもよい。システムコントローラ１０８は、システム動作全体を制御し、特定のサイトコントローラ１１０が実行すべき機能を確定する。各サイトコントローラ１１０は、それ自体でＤＵＴ１１２を試験するのに十分である。サイトコントローラ１１０は、試験サイト１１４内のさまざまなモジュール１０２の動作を制御し且つ監視する。試験サイト１１４は、単一ＤＵＴ１１２の試験をサービスするモジュール１０２の集まりである。サイトコントローラ１１０は、１つ又は複数の試験サイト１１４を制御することができる。
【０００８】
プラットフォーム全体は、さまざまなハードウェア及びソフトウェアモジュールを採用することができるインタフェースを提供するハードウェア及びソフトウェアフレームワークを含む。アーキテクチャは、モジュール制御ソフトウェアと、モジュール間通信、サイトコントローラ・モジュール間通信、サイトコントローラ間通信及びシステムコントローラ・サイトコントローラ間通信を可能にする通信ライブラリとを含むモジュール化システムである。
【０００９】
オープンアーキテクチャ試験システムにより、異なるベンダのハードウェア及びソフトウェアを開発し、認証し、試験システムに確実に統合することができる。オープンアーキテクチャ試験システムにより、プラグ・アンド・プレイで試験モジュールを配備することができる。各試験モジュールの代りに、異なるベンダからの別の試験モジュールを使用してもよい。1つの制限は、各試験モジュールが統合フレームワークのインタフェース要件に従わなければならない、ということである。したがって、ベンダハードウェアは、デジタルピンカード、アナログカード、デバイス電源（ＤＰＳ）等、任意の機能ユニットであり得る。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
試験サイトのモジュールのタイミング及び対話は、ＤＵＴの正確な試験を実行するために重要である可能性があるので、対応するＤＵＴを試験するモジュールの同期を提供する必要がある。
【課題を解決するための手段】
【００１１】
本発明は、オープンアーキテクチャ試験システムのテストヘッドにインストールされるとＲＦ及び／又は混成信号／アナログ試験を実行するように設計された試験サイトにおいてテストヘッドモジュールのグループを同期させることを対象とする。モジュールが、コネクタタイプ、コネクタのピン配置、ピンにおけるレベル等、いくつかの規則に従う限り、異なる製造業者からのモジュールを試験サイトで使用することができる。
【００１２】
特に、本発明の実施形態により、デジタルモジュールからのイベントトリガをアナログ同期（ＡＳＹＮＣ）モジュールにルーティングすることができ、ＡＳＹＮＣモジュールはそれらをアナログ／混成信号モジュールに選択的に分配する。イベントが発生する時（パターンにおいて何かが発生する時点）、トリガは、一定の動作を実行するようにアナログ／混成信号モジュールを起動してもよい。例えば、デジタル・アナログ変換器（ＤＡＣ）を含むＤＵＴを試験する場合、デジタルモジュールは、正弦波の等化物であるデジタルパターンを生成してもよく、ＤＵＴのＤＡＣは対応する正弦波を再現してもよい。そして、その正弦波をアナログ／混成信号モジュールのデジタイザに供給してもよく、デジタルモジュールからのトリガを使用して、いくらかの整定時間及びフィルタ遅延を含んでもよい、その正弦波を取り込むことができる時をアナログ／混成信号モジュールに通知してもよい。
【００１３】
ＡＳＹＮＣモジュールはまた、アナログ／混成信号モジュールからトリガを受け取り、それらをデジタルモジュールに選択的に分配してもよい。デジタルモジュールを、継続する前に、アナログ／混成信号モジュールから受け取られるトリガによって示されるように、そのアナログ／混成信号モジュールが動作を完了するのを待つようにプログラムすることができる。ＡＳＹＮＣモジュールはまた、アナログ／混成信号モジュールからトリガを受け取り、それらを他のアナログ／混成信号モジュールに選択的に分配することにより、そのアナログ／混成信号モジュールの動作を好ましい順序で開始してもよい。
【００１４】
本発明の実施形態により、デジタルモジュールとアナログ／混成信号モジュールとがパターン制御下で同期することができるので、サイトコントローラからの同期に比較して、同期を非常に正確且つ繰返し可能にすることができる。
【発明を実施するための最良の形態】
【００１５】
好ましい実施形態の以下の説明では、その一部を形成する添付図面を参照する。図面では、本発明を実施してもよい特定の実施形態が例として示されている。本発明の好ましい実施形態の範囲から逸脱することなく、他の実施形態を利用してもよく、構造的変更を行ってもよい、ということが理解されるべきである。
【００１６】
概観
本発明は、オープンアーキテクチャ試験システムのテストヘッドにインストールされるとＲＦ及び／又は混成信号／アナログ試験を実行するように設計された試験サイトにおいてテストヘッドモジュールのグループを同期させることを対象とする。モジュールが、コネクタタイプ、コネクタのピン配置、ピンにおけるレベル等、いくつかの規則に従う限り、異なる製造業者からのモジュールを試験サイトで使用することができる。
【００１７】
特に、本発明の実施形態により、デジタルモジュールからのイベントトリガをＡＳＹＮＣモジュールにルーティングすることができ、ＡＳＹＮＣモジュールはそれらをアナログ／混成信号モジュールに選択的に分配する。イベントが発生する時（パターンにおいて何かが発生する時点）、トリガは、一定の動作を実行するようにアナログ／混成信号モジュールを起動してもよい。例えば、デジタル・アナログ変換器（ＤＡＣ）を含むＤＵＴを試験する場合、デジタルモジュールは、正弦波の等化物であるデジタルパターンを生成してもよく、ＤＵＴのＤＡＣは対応する正弦波を再現してもよい。そして、その正弦波をアナログ／混成信号モジュールのデジタイザに供給してもよく、デジタルモジュールからのトリガを使用して、いくらかの整定時間及びフィルタ遅延を含んでもよい、その正弦波を取り込むことができる時をアナログ／混成信号モジュールに通知してもよい。
【００１８】
ＡＳＹＮＣモジュールはまた、アナログ／混成信号モジュールからトリガを受け取り、それらをデジタルモジュールに選択的に分配してもよい。デジタルモジュールを、継続する前に、アナログ／混成信号モジュールから受け取られるトリガによって示されるように、そのアナログ／混成信号モジュールが動作を完了するのを待つようにプログラムすることができる。ＡＳＹＮＣモジュールはまた、アナログ／混成信号モジュールからトリガを受け取り、それらを他のアナログ／混成信号モジュールに選択的に分配することにより、そのアナログ／混成信号モジュールの動作を好ましい順序で開始してもよい。
【００１９】
本発明の実施形態により、デジタルモジュールとアナログ／混成信号モジュールとがパターン制御下で同期することができるので、サイトコントローラからの同期に比較して、同期を非常に正確且つ繰返し可能にすることができる。
【００２０】
システム同期
図２は、本発明の実施形態による例示的なオープンアーキテクチャ試験システム２００同期ブロック図である。図２のオープンアーキテクチャ試験システム同期により、同じ試験サイトにおいてデジタルモジュールとアナログ／混成信号モジュールとの同期が可能になる。
【００２１】
デジタル及びＬＳＹＮＣモジュール
図２の試験システム２００は、デジタルモジュール２０２と論理同期（ＬＳＹＮＣ）モジュール２１２とを含んでもよい。ＬＳＹＮＣモジュール２１２は、本質的に、ピンエレクトロニクス（例えばドライバ及びコンパレータ）のないデジタルモジュール２０２である。デジタルモジュール２０２及びＬＳＹＮＣモジュール２１２は、パターン制御下で動作する（すなわち、それらのメモリ内に格納されたパターンに従って動作する）ことにより、それらのピンにおいて連続した出力信号又はトリガを生成する。
【００２２】
デジタルモジュール２０２及びＬＳＹＮＣモジュール２１２を、それらのメモリに格納されたパターンに基づいて開始してもよい。パターンは、デジタルモジュール２０２又はＬＳＹＮＣモジュール２１２の出力がハイであるか若しくはローであるか、又は非常に特定の時刻に（例えば１００ピコ秒精度）それらの入力に何が来る（expect）かを確定する。パターン管理ソフトウェアもまたメモリに格納される。
【００２３】
同期マトリクスモジュール
デジタルモジュール２０２及びＬＳＹＮＣモジュール２１２のメモリに格納されるパターンの同期は、１つ又は複数の同期マトリクスモジュール２２０を介して達成される。同期マトリクスモジュール２２０内のデジタル同期ブロック２３４は、デジタルモジュール２０２及びＬＳＹＮＣモジュール２１２におけるパターン発生器に対する制御源である。デジタルモジュール及びＬＳＹＮＣモジュールにおけるパターンを、デジタル同期ブロック２３４から到来する同じ基準クロック２２２及び制御信号２２４を利用することにより高精度に一致して開始し、停止し、継続し、且つ他の方法で制御することができる。
【００２４】
アナログ／混成信号モジュール
試験システムはまた、アナログ／混成信号モジュール２０４も有する。アナログ／混成信号モジュール２０４は、任意波形発生器（ＡＷＧ）（それは無線周波数（ＲＦ）源を変調することができる）及びデジタイザ等のトリガ可能デバイスを含んでもよい。ＡＷＧ又はデジタイザは、デジタルモジュール２０２がＤＵＴに一定の出力信号を送出した指定時間後、トリガされることが望ましい場合があり、それにより、ＤＵＴは、ＡＷＧ又はＲＦ源の出力を受け取る前に特定の形式に形成される。
【００２５】
例えば、アナログ／混成信号モジュール２０４のＡＷＧを、デジタルモジュール２０２からのトリガ２０８によって開始することができ、ＡＷＧは、ＤＵＴにおいて信号が安定するまで実行してもよい。そして、デジタルモジュール２０２は、複数のデジタイザをトリガしてもよく、次のステップに進み次の波形を生成するようにＡＷＧをトリガしてもよく、そのサイクルを繰り返すこともできる。デジタイザ又はＡＷＧはまた、デジタルモジュール２０２に対し、デジタルパターンを継続し、他のデジタル試験を実行するように命令するトリガ信号２１６を返してもよい。したがって、本発明の実施形態は、デバイスを順序付ける多数の可能性を提供する。
【００２６】
従来の同期メカニズム
デジタルモジュール２０２、ＬＳＹＮＣモジュール２１２及びアナログ／混成信号モジュール２０４を同期させる１つの方法は、サイトコントローラ（図２には図示せず）に対し、モジュールと個々に通信させそれらに対しいつ開始し且つ停止すべきかを通知させるというものである。しかしながら、サイトコントローラは、数１０マイクロ秒内までしかモジュールを同期させることができず、時に、より厳密な同期が必要な場合がある。高速ＤＵＴを試験している時、アナログ／混成信号モジュール２０４をトリガすること、及びデジタルモジュール２０２を使用して出力を観測することの間の時間同期が、数１０マイクロ秒ではなくナノ秒スケールで必要な場合がある。
【００２７】
ＡＳＹＮＣモジュール
同期にサイトコントローラを使用するのではなく、本発明の実施形態は、ＡＳＹＮＣモジュール２０６を利用し、デジタルモジュール及びアナログモジュールを同期させるのを支援する。デジタルモジュール２０２又はＬＳＹＮＣモジュール２１２を、パターンの中間においてパルス又は何らかの出力をＡＳＹＮＣモジュール２０６に送出することができるようにプログラムすることができる。
【００２８】
例えば、ＡＳＹＮＣモジュール２０６は、ＬＳＹＮＣモジュール２１２からイベントトリガ２１４を受け取ってもよい。別法として、デジタルモジュール２０２が、パフォーマンスボード（ＰＢ）トリガ２０８をＡＳＹＮＣモジュール２０６に送出してもよく、それはまずＰＢ（ロードボード）２１０にルーティングされた後にＡＳＹＮＣモジュール２０６にルーティングされてもよい。（なお、ロードボード２１０は、ＤＵＴが取り付けられるボードであり、ＤＵＴを試験サイトに接続する役割を果たす、ということに留意されたい。）
【００２９】
ＰＢトリガ２０８を、ＬＳＹＮＣモジュール２１２を含まないより低コストでより柔軟性の低い試験サイトで利用してもよい。デジタルモジュール２０２からの他のすべての出力もまたロードボード２１０にルーティングされるため、ＰＢトリガ２０８は、まずロードボード２１０にルーティングされる。試験サイトがＬＳＹＮＣモジュール２１２を含む場合、ＰＢトリガ２０８を利用しなくてもよい。各デジタルモジュール２０２から複数のＰＢトリガ２０８（例えば４つ）を生成してもよく、それらを、ロードボード２１０を介してＡＳＹＮＣモジュール２０６に接続してもよい。各ＬＳＹＮＣモジュール２１２から複数のイベントトリガ２１４（例えば４つ）を生成してもよく、それらを直接ＡＳＹＮＣモジュール２０６に接続してもよい。試験サイトにＰＢトリガ２０８とイベントトリガ２１４とがともに存在する場合、いずれか又は両方を使用してもよい。
【００３０】
ＡＳＹＮＣモジュール２０６は、サイトコントローラにより、これらのトリガをトリガライン２１６で１つ又は複数（例えば１６）のアナログ／混成信号モジュール２０４にルーティングするようにプログラム可能である。本発明の実施形態は、特にオープンアーキテクチャ試験システムに適している。主にＡＳＹＮＣモジュール２０６からトリガ２１６をアナログ／混成信号モジュール２０４に並列に分配することにより、１つのアナログ／混成信号モジュール２０４に問題がある場合（それは、オープンアーキテクチャ試験システムにおいてモジュールが異なる会社によって設計され製造されていることによる可能性が高い）、それによって他のアナログ／混成信号モジュール２０４の動作が妨げられるべきではない。
【００３１】
そして、アナログ／混成信号モジュール２０４は、ＡＳＹＮＣモジュール２０６にトリガ信号２１６を返してもよく、それによりＡＳＹＮＣモジュール２０６は、「継続」ライン２１８と呼ばれるデジタル制御ラインにアクセスする。継続信号２１８は、同期マトリクスモジュール２２０のデジタル同期ブロック２３４に送出され、それによりデジタル同期ブロック２３４は、制御信号２２４を介してデジタルモジュール２０２及びＬＳＹＮＣモジュール２１２におけるパターン生成の開始、停止又は継続を制御する。
【００３２】
ＡＳＹＮＣモジュール２０６はまた、サイトコントローラにより、１つ又は複数のクロック源をクロックライン２３２で１つ又は複数（例えば１６）のアナログ／混成信号モジュール２０４にルーティングするようにもプログラム可能である。主にＡＳＹＮＣモジュール２０６からのクロック２３２をアナログ／混成信号モジュール２０４に並列に分配することにより、１つのアナログ／混成信号モジュール２０４に問題がある場合（それは、オープンアーキテクチャ試験システムにおいてモジュールが異なる会社によって設計され製造されていることによる可能性が高い）、それによって他のアナログ／混成信号モジュール２０４の動作が妨げられるべきではない。
【００３３】
システムクロック
アナログ／混成信号モジュール２０４、ＬＳＹＮＣモジュール２１２及びデジタルモジュール２０２をすべて同期させるべく、生成されたシステムクロックすべてに対して単一の基準源がなければならない。試験サイトがデジタルモジュール２０２及びＬＳＹＮＣモジュール２１２のみを含む場合、基準源は、同期マトリクスモジュール２２０から内部生成されたＲＥＦＣＬＫ２２２であってもよい。同期マトリクスモジュール２２０は、例えばＲＥＦＣＬＫ２２２を生成する２５０ＭＨｚ基準クロック源等の基準クロック源２２６を含んでもよい。
【００３４】
しかしながら、試験サイトがアナログ／混成信号モジュール２０４を有する場合、これらのモジュールは、デジタルモジュール２０２又はＬＳＹＮＣモジュール２１２より高純度で低ジッタの基準クロック源を必要とする場合がある。本発明の一実施形態では、ＡＳＹＮＣモジュール２０６は、例えば１００ＭＨｚ基準クロック等のより高純度で低ジッタの基準クロック２２８を提供する。デジタルモジュール２０２及びＬＳＹＮＣモジュール２１２をこのより高純度でより低ジッタの基準クロック２２８に同期させるべく、基準クロック２２８は、より低周波数の基準クロック２３０まで除算される。図２の例では、１００ＭＨｚ基準クロック２２８を、１０で除算して１０ＭＨｚにし（より低周波数の基準クロック２３０を参照）、２５０ＭＨｚ基準クロック源２２６が位相同期ループ（ＰＬＬ）を使用してロックしてもよい基準として作用するように同期マトリクスモジュール２２０に送出してもよく、それにより、ＡＳＹＮＣモジュール２０６からの基準クロック２２８が、試験サイト全体に対する基準源となる。しかしながら、試験サイトが、アナログ／混成信号モジュール２０４又はより高純度でより低ジッタの基準クロック源を必要とするモジュールを含まない場合、試験サイト内でより高純度でより低ジッタの基準クロック２２８又はより低周波数の基準クロック２３０は生成されない。こうした場合、同期マトリクスモジュール２２０の基準クロック源２２６が、水晶発振器からＲＥＦＣＬＫ２２２を生成してもよい。
【００３５】
ＡＳＹＮＣモジュールの詳細
図３は、本発明の実施形態によるＡＳＹＮＣモジュール３００の例示的なブロック図を示す。ＡＳＹＮＣモジュール３００は、１つ又は複数（例えば最大１６）のアナログ／混成信号モジュールの各々に対し、１つ又は複数（例えば４つ）のトリガ送出ライン３０２、１つ又は複数（例えば２つ）のトリガ戻りライン３０４及び１つ又は複数（例えば２つ）のクロックライン３０６を送出することができる。概して、ＡＳＹＮＣモジュール３００は、３０８においてデジタルモジュールから、３１０においてＬＳＹＮＣモジュールから、３０４を介してアナログ／混成信号モジュールから、且つ３１２において他のＡＳＹＮＣモジュールからトリガを受け取り、これらのトリガを選択されたアナログ／混成信号モジュールにルーティングしてもよい。ＡＳＹＮＣモジュール３００はまた、３１４においてデジタルモジュールから、３１６においてＬＳＹＮＣモジュールから、且つ３１８において他のＡＳＹＮＣモジュールからクロックを受け取り、又はＡＳＹＮＣモジュール３００内から可変クロック３２０を生成し、それらを選択されたアナログ／混成信号モジュールにルーティングする。
【００３６】
トリガマトリクス
トリガマトリクス３２２は、１つ又は複数（例えば４つ）のトリガ３０２を複数（例えば１６）のアナログモジュールの各々に送出することができ、アナログモジュールの各々から１つ又は複数（例えば２つ）のトリガ３０４を受け取ることができる。本発明の実施形態では、トリガマトリクス３２２は、スイッチマトリクスの等価物をインプリメントする、当業者にはよく理解されている任意のタイプのデジタル論理回路又は他の回路を利用してもよい。一実施形態では、トリガマトリクス３２２へのトリガ入力の任意のものがトリガ出力３０２のうちの任意のものにルーティングされるのを可能にするフル非ブロッキングクロスバスイッチを採用してもよい。トリガマトリクス３２２は、インタフェース（ＩＦ）ブロック３２４からのクロック／トリガ制御ライン３２６により、いずれのトリガが選択されるかと、いずれのアナログ／混成信号モジュールが選択されたトリガを受け取るかとを確定するように設定される。また、トリガマトリクス３２２を、１つ又は複数（例えば８つ）の継続出力３３０（図２の継続ライン２１８に対応する）において１つ又は複数のトリガを送出するように設定することも可能であり、それら継続出力３３０は、デジタルモジュール及びＬＳＹＮＣモジュールにおけるパターン生成の開始、停止又は継続を制御する。
【００３７】
トリガマトリクス３２２へのトリガ入力は、ＬＳＹＮＣトリガ３１０（図２のイベントトリガ２１４に対応する）又はＰＢトリガ３０８（図２のＰＢトリガ２０８に対応する）を含む。なお、ＰＢトリガ３０８は、外部試験機器等の他のソースからのトリガを含むこともできることに留意されたい。トリガ入力はまた、拡張トリガ入力３１２からのトリガも含む。図３のＡＳＹＮＣモジュール３００に別のＡＳＹＮＣモジュールが接続された場合、他のＡＳＹＮＣモジュールからのトリガを、拡張トリガ入力３１２を通して受け取ることができる。なお、この他のＡＳＹＮＣモジュールは、図３に示すＡＳＹＮＣモジュール３００と同一であり、拡張トリガ出力３２８においてトリガを送出する、ということに留意されたい。トリガマトリクス３２２に対するトリガ入力はまた、アナログモジュールからのトリガ戻り３０４も含む。
【００３８】
クロックマトリクス
クロックマトリクス３３２は、複数（例えば１６）のアナログ／混成信号モジュールの各々に１つ又は複数（例えば２つ）のクロック３０６を送出することができる。本発明の実施形態では、クロックマトリクス３３２は、スイッチマトリクスの等価物をインプリメントする、当業者によく理解されている任意のタイプのデジタル論理回路又は他の回路を利用してもよい。一実施形態では、クロックマトリクス３３２へのクロック入力の任意のものがクロック出力３０６のうちの任意のものにルーティングされるのを可能にするフル非ブロッキングクロスバスイッチを採用してもよい。クロックマトリクス３３２は、インタフェース（ＩＦ）ブロック３２４からのクロック／トリガ制御ライン３２６により、いずれのクロックが選択されるかと、いずれのアナログ／混成信号モジュールが選択されたクロックを受け取るかとを確定するように設定される。
【００３９】
クロックマトリクス３３２へのクロック入力は、ＬＳＹＮＣモジュールからのパターン制御されたＬＳＹＮＣクロック３１６又はデジタルモジュールからのＰＢクロック３１４を含む。クロック入力はまた、拡張クロック入力３１８からのクロックも含む。図３のＡＳＹＮＣモジュール３００に別のＡＳＹＮＣモジュールが接続された場合、他のＡＳＹＮＣモジュールからのクロックを、拡張クロック入力３１８を介して受け取ることができる。なお、この他のＡＳＹＮＣモジュールは、図３に示すＡＳＹＮＣモジュール３００と同一であり、拡張クロック出力３３４においてクロックを送出する、ということに留意されたい。
【００４０】
クロックマトリクス３３２へのクロック入力はまた、可変クロック発生器３３６からの可変クロック３２０も含む。可変クロック発生器３３６は、アナログ／混成信号モジュールによって使用することができるより高純度のクロック源である。可変クロック発生器３３６の周波数は、ＩＦブロック３２４からの制御ビット３３８を使用してプログラム可能であり、ＩＦブロック３２４は、サイトコントローラから光データバス３４０等のバスによってこれらの制御ビットを受け取る。
【００４１】
なお、トリガマトリクス３２２とクロックマトリクス３３２とはともに、通常、サイトコントローラからのプログラム制御下で各ＤＵＴタイプに対して一度設定されるが、試験中は常に再設定することができる、ということに留意されたい。
【００４２】
ＩＦブロック
ＩＦブロック３２４は、オープンアーキテクチャ試験システムにおける主制御バスであるデータバス（例えば、光データバス３４０）に接続される。光データバス３４０はバススイッチモジュール（図示せず）から受け入れられ、それは、光データバス３４０がサイトコントローラのうちの１つ又は複数のうちの任意のものから受け入れられることを可能にする。バススイッチモジュールは、通常、テストプログラムの開始時に一度設定されるが、オンザフライに設定されることもできる。光バスは、サイトコントローラからＡＳＹＮＣモジュール３００を制御するコマンドを送出する。ＩＦブロック３２４は、光データバス３４０上のデータを解釈し、その後適当な制御ラインをトリガマトリクス３２２、クロックマトリクス３３２及び可変クロック源３３６に送出する。
【００４３】
ＩＦブロック３２４はまた、テストヘッドのスロットにプラグが挿入されると接続を行い、ＡＳＹＮＣモジュール３００が配置された特定のスロットを示す信号を、光データバス３４０を介してサイトコントローラに返す位置検知入力３４２も有する。光バス構造を、その後、スロット位置に応じて変更してもよい。なお、この位置検知入力は、試験サイトの各モジュールに含まれることが好ましい、ということに留意されたい。
【００４４】
アナログ／混成信号モジュールは、機能的エラー、過熱等を検出し、センサ出力信号（図示せず）をＡＳＹＮＣモジュール３００のＩＦブロック３２４に返す（ＩＦブロック３２４をバイパスする場合もある）センサを含んでもよい。ＩＦブロック３２４は、これらのセンサ出力を受け取り、モジュールに障害がある場合、サイトコントローラ又はテスタメインフレームにモジュールへの電力をオフするように送出される警報信号３４４を生成する。
【００４５】
ＩＦブロック３２４はまた、スロットに位置する各モジュールから、ＩＦブロック３２４に対しそれがアクティブスロットであることを通知するイネーブル制御ライン３４８を受け入れてもよい。これにより、モジュールは、ＡＳＹＮＣモジュール３００からトリガ信号及びクロック信号を受け取り、それらをＡＳＹＮＣモジュール３００に送出することができる。ＩＦブロック３２４は、特定のスロットのモジュールからイネーブル制御信号３４８を受け取った場合にのみ、そのスロットに対しトリガ及びクロックが送出されるようにする。なお、光データバス３４０によって受け取られるテストプログラム情報は、試験サイトにいくつかのモジュールが存在すると仮定してもよいが、すべてのモジュールが存在しない可能性もあるので、イネーブル制御ライン３４８はハードウェアチェックを提供する、ということに留意されたい。これは、特に、任意のスロットに任意のモジュールをプラグ接続することができるオープンアーキテクチャ試験システムにおいて有利である。
【００４６】
基準クロック及びクロックマルチプレクサ／分配ブロック
上述したように、アナログ／混成信号モジュールは、デジタルモジュールよりも高純度で低ジッタの基準クロック源を必要とする場合がある。本発明の一実施形態では、ＡＳＹＮＣモジュール３００は、例えば１００ＭＨｚ基準クロック等のこのより高純度で低ジッタの基準クロック３５２を提供する基準クロック発生器３５０を含む。そして、この基準クロック３５２は、クロックマルチプレクサ／分配ブロック３５６を介して３５８において１つ又は複数（例えば１６）のアナログ／混成信号モジュールに分配される。さらに、デジタルモジュール及びＬＳＹＮＣモジュールをこのより高純度で低ジッタの基準クロック３５２に同期させるべく、基準クロック３５２を、クロックマルチプレクサ分配ブロック３５６のより低周波数の基準クロック３５４まで除算してもよい。図３の例では、１００ＭＨｚ基準クロック３５２を１０で除算することにより１０ＭＨｚにしてもよい（より低周波数の基準クロック３５４を参照）。さらに、外部基準クロック入力３６０を使用して、基準クロック３５０に対する代りとして、高純度クロックを引き入れてもよい。例えば、試験サイトにおいて２つのＡＳＹＮＣモジュールが接続される場合、又は２つの試験サイト全体が互いに接続される場合、１つのＡＳＹＮＣモジュールからの基準クロックを接続して両モジュールを駆動してもよい。しかしながら、外部基準クロック入力３６０を使用して、２つのＡＳＹＮＣモジュール又は２つの試験サイトが互いに接続されるか否かに関わらず、外部高純度クロックを引き入れてもよい。
【００４７】
ＤＣ／ＤＣブロック
ＤＣ／ＤＣブロック３６２は、電圧源３６４（例えば４８Ｖ電源）から、恐らくはメインフレームから電源接続を確立し、それを、ＡＳＹＮＣモジュール３００内のデバイスが必要とする異なる電圧３６６に変換する。ＤＣ／ＤＣブロック３６２はまた、ＡＳＹＮＣモジュール３００内の接地を隔離する。パワーオン制御入力３４６は、ＩＦブロック３２４によって受け取られる信号のグループであり、それらは、ＡＳＹＮＣモジュール３００への電力の順序を決めることができ、それにより、電圧源３６４がアクティブとなると、パワーオン制御情報がＡＳＹＮＣモジュール３００内の回路をオンとする順序を決めることできる。例えば、制御回路を、高出力回路が起動される前に起動し設定することができる。
【００４８】
テストプログラム例
【００４９】
本発明の実施形態の特徴のうちのいくつかを例示する目的で、以下は、擬似コードで書かれた簡略化されたテストプログラム例である。
【００５０】
［１］Load pattern A
【００５１】
［２］Load pattern B
【００５２】
［３］Connect AWG1 TRIG1 to LSYNC
【００５３】
［４］Set AWG1 to start on TRIG1
【００５４】
［５］Set AWG1 amplitude to 2V
【００５５】
［６］Start pattern A
【００５６】
［７］Wait for end pattern A
【００５７】
［８］Connect AWG2 TRIG1 to PB Trig in//Digital Pin 200
【００５８】
［９］Start Pattern B
【００５９】
テストプログラムのライン１は、パターンＡ情報を格納し、ライン２はパターンＢ情報を格納する。そして、ライン３は、ＡＳＹＮＣモジュールのトリガマトリクスを、ＬＳＹＮＣモジュールからのＬＳＹＮＣトリガを特定のアナログ／混成信号モジュールＡＷＧ１の特定のトリガ入力ＴＲＩＧ１に接続するように設定し、ライン４は、ＡＷＧ１に対し、ＴＲＩＧ１においてトリガが受け取られると開始するように命令する。ライン５は、ＡＷＧ１を、振幅が２Ｖの信号を生成するように設定する。
【００６０】
ライン６においてパターンＡが開始されると、この例では、パターンＡの一部はＬＳＹＮＣトリガラインからの出力であり、特定の時刻にパルスが現れる可能性がある。ＡＳＹＮＣモジュールにおいてパルスが受け取られると、その後そのパルスはＡＷＧ１のＴＲＩＧ１入力にルーティングされる。このパルスがＴＲＩＧ１において受け取られると、ＡＷＧ１は２Ｖ信号の生成を開始する。
【００６１】
ライン７は、試験サイトに対し、プログラム制御を再開する前にパターンＡの最後が完了するまで待つように命令する。パターンＡの最後が検出されると、その後ライン８は、ＡＳＹＮＣモジュールのトリガマトリクスを、ＰＢトリガ入力を特定のアナログ／混成信号モジュールＡＷＧ２の特定のトリガ入力ＴＲＩＧ１に接続するように設定する。この例では、ＰＢトリガ入力は、パフォーマンスボード（ロードボード）のデジタルモジュールピン２００に接続される。ライン９においてデジタルモジュールのパターンが開始されると、パターンＢが生成される。この例では、パターンＢの一部はデジタルモジュールのピン２００における出力であり、特定の時刻にパルスが現れる可能性がある。ＡＳＹＮＣモジュールにおいてパルスが受け取られると、その後そのパルスはＡＷＧ２のＴＲＩＧ１入力にルーティングされる。このパルスがＴＲＩＧ１において受け取られると、ＡＷＧ２は信号の生成を開始する。
【００６２】
この例では、制御はデジタルモジュールからもたらされるので、数１０マイクロ秒範囲でしか制御することができないテストプログラムからのデジタルモジュール及びアナログモジュールの同期に比較して、同期をナノ秒範囲以上で厳密に制御することができる。
【００６３】
本発明をその実施形態に関連して添付の図面を参照して完全に説明したが、当業者にはさまざまな変形及び変更が明らかとなろうということが留意されるべきである。こうした変形及び変更は、添付の特許請求の範囲によって規定される本発明の範囲内に含まれるように理解されるべきである。
【図面の簡単な説明】
【００６４】
【図１】オープンアーキテクチャ試験システムの例示的なブロック図である。
【図２】本発明の実施形態によるオープンアーキテクチャ試験システムの例示的なシステム同期ブロック図である。
【図３】本発明の実施形態によるＡＳＹＮＣモジュールの例示的なブロック図である。
【図１】
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【図２】
2007512502.tif 000004
【図３】
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【国際調査報告】
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