(57)【要約】動的に構成可能な論理ゲートは、第１の閾値基準信号を供給するように構成されたコントローラ（１１０）と、前記第１の閾値基準信号と少なくとも一つの入力信号とを合算することにより加算信号を生成するように構成された加算器（１１５）と、前記加算信号に非線形関数を適用するように構成されたカオス更新装置（１０５）と、第２の閾値基準信号と前記カオス更新装置（１０５）により処理された前記加算信号との差を求めることにより出力信号を決定するように構成された減算器（１２０）とを含む。論理ゲートは、前記複数の閾値基準信号の少なくとも一つを変更することに応答的な、複数の異なる論理ゲートの一つとして動作する。
2007532985.tif 000002
【特許請求の範囲】
【請求項１】
動的に構成可能な論理ゲートであって、
第１の閾値基準信号を供給するように構成されたコントローラと、
前記第１の閾値基準信号と少なくとも１つの入力信号とを合算することにより加算信号を生成するように構成された加算器と、
前記加算信号に非線形関数を適用するように構成されたカオス更新装置と、
第２の閾値基準信号と前記カオス更新装置により処理された前記加算信号との差を求めることにより出力信号を決定するように構成された減算器と、
を備え、
前記論理ゲートは、前記複数の閾値基準信号の少なくとも一つを変更することに応答的な、複数の異なる論理ゲートの一つとして動作する、論理ゲート。
【請求項２】
請求項１記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＡＮＤ論理ゲートとして動作するように変更される、論理ゲート。
【請求項３】
請求項１記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＯＲ論理ゲートとして動作するように変更される、論理ゲート。
【請求項４】
請求項１記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＸＯＲ論理ゲートとして動作するように変更される、論理ゲート。
【請求項５】
請求項１記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＮＯＴ論理ゲートとして動作するように変更される、論理ゲート。
【請求項６】
請求項１記載の論理ゲートにおいて、
前記減算器により決定された差信号が前記論理ゲートの出力信号である、論理ゲート。
【請求項７】
動的に構成可能な論理ゲートであって、
第１の閾値基準信号を生成する手段と、
前記第１の閾値基準信号を少なくとも１つの入力信号に加算することにより加算信号を生成する手段と、
前記加算信号に非線形関数を適用する手段と、
第２の閾値基準信号と前記加算信号に非線形関数を適用する手段により処理された信号との間の差信号を決定する手段と、
を備え、
前記論理ゲートは、前記複数の閾値基準信号の少なくとも一つを変更することに応答的な、複数の異なる論理ゲートの一つとして動作する、論理ゲート。
【請求項８】
請求項７記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＡＮＤ論理ゲートとして動作するように変更される、論理ゲート。
【請求項９】
請求項７記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＯＲ論理ゲートとして動作するように変更される、論理ゲート。
【請求項１０】
請求項７記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＸＯＲ論理ゲートとして動作するように変更される、論理ゲート。
【請求項１１】
請求項７記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＮＯＴ論理ゲートとして動作するように変更される、論理ゲート。
【請求項１２】
請求項７記載の論理ゲートにおいて、
前記差信号を決定する手段により決定された前記差信号が前記論理ゲートの出力信号である、論理ゲート。
【請求項１３】
論理表現を行うためのシステムであって、
動的に構成可能な第１の論理ゲートであって、供給された少なくとも一つの基準信号に従って複数の異なる論理ゲートの種類の一つとして動作する前記第１の論理ゲートと、
動的に構成可能な少なくとも一つの第２の論理ゲートであって、供給された少なくとも一つの基準信号に従って複数の異なる論理ゲートの種類の一つとして動作する前記第２の論理ゲートと、
を備え、
前記システムにより実行された前記論理表現は、前記動的に構成可能な複数の論理ゲートの少なくとも一つに供給された複数の前記基準信号の少なくとも一つを変更することに応答して変更される、システム。
【請求項１４】
請求項１３記載のシステムにおいて、
前記動的に構成可能な第１及び第２の論理ゲートは、同一の前記基準信号を受け取る、システム。
【請求項１５】
請求項１３記載のシステムにおいて、
前記動的に構成可能な第１及び第２の論理ゲートは、異なる前記基準信号を受け取る、システム。
【請求項１６】
請求項１３記載のシステムにおいて、
前記動的に構成可能な第１及び第２の論理ゲートは、複数のカオス論理ゲートである、システム。
【請求項１７】
動的に構成可能な論理ゲートの機能を変更するための方法であって、
第１の閾値基準信号を生成すること、
前記第１の閾値基準信号を少なくとも１つの入力信号に加算することにより加算信号を生成すること、
前記加算信号に非線形関数を適用すること、
第２の閾値基準信号と処理後の前記加算信号との差を求めること、
前記複数の閾値基準信号の少なくとも一つを変更することに応答的な、複数の異なる論理ゲートの一つとして機能するように前記論理ゲートの動作を変更すること、
を備える、方法。
【請求項１８】
請求項１７記載の方法において、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＡＮＤ論理ゲートとして動作するように変更される、方法。
【請求項１９】
請求項１７記載の方法において、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＯＲ論理ゲートとして動作するように変更される、方法。
【請求項２０】
請求項１７記載の方法において、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＸＯＲ論理ゲートとして動作するように変更される、方法。
【請求項２１】
請求項１７記載の方法において、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＮＯＴ論理ゲートとして動作するように変更される、方法。
【請求項２２】
請求項１７記載の方法において、
前記差信号が前記論理ゲートの出力信号である、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動的演算の分野に関し、詳しくは、論理ゲート用のカオス演算アーキテクチャに関する。
【背景技術】
【０００２】
従来の演算システムは時間処理及びブール代数に依存して演算を実行する。即ち、従来の演算システムにおいて、信号の伝達及び処理はシステムクロックからの信号等のようなタイミングソースの制御及び調整に基づく。各クロックサイクルの経過とともに、信号が処理され、一般には、一つ又は複数のブール代数機能を実行するために種々の組み合わせによる論理ゲートが用いられる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の演算システムは、事実上、スタティックであり、演算アーキテクチャの柔軟性に欠ける。スタティック演算システムでは、演算システムの種々のハードウェア構成要素は、動作時において、再接続又は再構成することができない。例えば論理ゲート等のハードウェア構成要素の機能は、一旦その構成要素が組み立てられた後は変更することはできない。更には、一旦、複数の構成要素又は複数の論理ゲートが組み込まれ、データ処理システム又は特定のブール機能が形成された後は、その構成要素は回路において固定されたものとなる。この場合、その機能が一連の個別の構成要素として、又はシリコンチップ上で形成されるかどうかに依らない。いずれにせよ、結果的に形成された回路構造を、異なる設計のものに再構成又は再配置することはできない。
【０００４】
しかしながら、限られた範囲内において再構成可能な演算モジュールもある。例えば、フィールド・プログラマブル・ゲート・アレイ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙｓ）では、限られた範囲内においてフレキシブルに再構成することが可能である。ワンタイム・コンフィギュラブル・アーキテクチャと呼ばれるある種類のＦＰＧＡでは、回路接続を確立又は切断するためのスイッチとしてヒューズ及びアンチヒューズを用いることにより、１回、プログラムをすることができる。マルチタイム・コンフィギュラブル・アーキテクチャと呼ばれる別の種類のＦＰＧＡでは、デバイスの使用毎に異なるアーキテクチャ構成を使用するように適応させることができる。
【０００５】
更に別の種類のＦＰＧＡでは、設計された動作の実行時にハードウェアを変更することができる。そのようなＦＰＧＡアーキテクチャは、ダイナミック・アーキテクチャ（ｄｙｎａｍｉｃ  ａｒｃｈｉｔｅｃｔｕｒｅ）と呼ばれ、詳しくは、ダイナミック・リワイヤ・アーキテクチャ（ｄｙｎａｍｉｃ  ｒｅｗｉｒｅ  ａｒｃｈｉｔｅｃｔｕｒｅ）と呼ばれている。例えば、従来のダイナミックＦＰＧＡアーキテクチャは、不定状態の論理セル及びルーティング・リソースを含み、それらの機能及び相互接続は、スタティック・ランダム・アクセス・メモリ（ｓｔａｔｉｃ  ＲＡＭ）に格納された、ユーザ定義の設定データによって決定される。スタティックＲＡＭはランタイムに変更可能であるため、従って、他の回路の動作を中断させることなく、チップのある部分の構成を変更することができる。他の実施形態は、ＦＰＧＡ内のデータのリルートを実行するマイクロコントローラを含む。
【０００６】
いずれにしても、電子設計の現状においては、動的演算アーキテクチャが開発され始めてはいるものの、そのような試みは、単に信号の伝達先を変更するか、或いは、ＦＰＧＡアーキテクチャ等のデバイスや構成要素を「配線し直す」ことに限られている。
【０００７】
本明細書に記載された本発明の構成は、異なる論理ゲートをエミュレートする方法、システム及び装置を提供する。
【課題を解決するための手段】
【０００８】
本発明は、制御機構を用いて、種々の異なる論理ゲートのいずれか一つをエミュレートし得る。例えば、所定の論理ゲート構造が一つの種類の論理ゲートとして機能するとともに、動作時において、別の種類の論理ゲートとして機能し始める。その結果、本明細書に記載された本発明の構成を組み合わせることにより、より複合的なシステムが形成される。尚、異なる個々のゲート構造の機能のみが動作時に動的に変更されるのではなく、それよりも大きなシステムの機能も同時に変更される。
【０００９】
本発明の一つの側面は、動的に構成可能な論理ゲートを含む。該論理ゲートは、第１の閾値基準信号を供給するように構成されたコントローラと、第１の閾値基準信号と少なくとも一つの入力信号とを合算することにより加算信号を生成するように構成された加算器とを含む。更に論理ゲートは、非線形関数を加算信号に適用するように構成されたカオス更新装置と、第２の閾値基準信号と前記カオス更新装置により処理された加算信号との差を求めることにより出力信号を決定するように構成された減算器とを含む。論理ゲートは、複数の閾値基準信号の少なくとも一つを変更することに応答的な、種々の異なる論理ゲートの一つとして動作する。
【００１０】
例えば、複数の基準信号の一つ又は複数は、論理ゲートが「アンド」（ＡＮＤ）論理ゲートとして動作するように変更される。更には、複数の基準信号の一つ又は複数は、論理ゲートが「オア」（ＯＲ）論理ゲートとして、又は「排他的オア」（ＸＯＲ）論理ゲートとして、又は「ノット」（ＮＯＴ）論理ゲートとして動作するように変更される。減算器によって決定された差信号は、論理ゲートの出力信号として機能する。
【００１１】
本発明の他の側面は、動的に構成可能な論理ゲートの機能を変更するための方法を含む。当該方法は、第１の閾値基準信号を生成すること、及び該第１の閾値基準信号と少なくとも一つの入力信号とを合算することにより加算信号を生成することを含む。非線形関数が前記加算信号に適用される。第２の閾値基準信号と処理後の前記加算信号との差が求められる。論理ゲートの動作は、複数の閾値基準信号の少なくとも一つが変更されることに応答的な、種々の異なる論理ゲートの一つとして機能するように変更される。
【００１２】
例えば、論理ゲートの動作は、ＡＮＤ論理ゲート、ＯＲ論理ゲート、ＸＯＲ論理ゲート又はＮＯＴ論理ゲートとして機能するように変更される。
本発明の更に他の側面は、論理表現を行うためのシステムを含む。当該システムは、動的に構成可能な第１の論理ゲートと、動的に構成可能な少なくとも一つの第２の論理ゲートとを含む。前記動的に構成可能な複数の論理ゲートの各々は、供給された少なくとも一つの基準信号に従って、複数の異なる論理ゲートの種類の一つとして動作する。
【００１３】
システムにより実行された論理表現は、前記動的に構成可能な複数の論理ゲートの少なくとも一つに供給された複数の閾値基準信号の少なくとも一つを変更することに応答して変更される。前記動的に構成可能な各論理ゲートは、別々の、即ち個別の基準信号を受け取るか、又は各々同一の基準信号を受け取る。前記動的に構成可能な第１及び第２の論理ゲートは、カオス論理ゲートとして実装される。
【発明を実施するための最良の形態】
【００１４】
図面には、現状において好ましいとされる実施形態が示されている。しかしながら、本発明は図示される構成及び方法のみに制限されないことが理解し得る。
本発明は、「アンド」（ＡＮＤ）ゲート、「オア」（ＯＲ）ゲート、「排他的オア」（ＸＯＲ）ゲート、及び「ノット」（ＮＯＴ）ゲート等の種々の異なる論理ゲートのいずれかとして機能するように構成される装置、システム、及びカオス論理ゲート方法を提供する。カオス論理ゲートの機能は、同ゲートに供給された一つ又は複数の基準電圧を変更することによって変更される。これにより、本明細書に記載された本発明によるカオス論理ゲートは、例えば、ＡＮＤ論理ゲート等の一つの種類のゲートとして機能するとともに、動作時においてＯＲ論理ゲート等の別の種類の論理ゲートとして動作又は機能するように指示される。
【００１５】
下記の表１は、基本動作に関する真理値表を示す。例えば、第３列は、入力（Ｉ１，Ｉ２）が与えられたＡＮＤゲートの機能を示し、第４列は、入力（Ｉ１，Ｉ２）が与えられたＯＲゲートの機能を示し、第５列は、入力（Ｉ１，Ｉ２）が与えられたＸＯＲゲートの機能を示す。表１の第２の部分は、入力Ｉ１が与えられたＮＯＴゲートの動作を示す。
【００１６】
【表１】
2007532985.tif 000003
カオス論理ゲートはｘの値で表された初期状態を有する。本明細書に記載された本発明の構成によれば、基本論理ゲート動作、即ち、ＡＮＤ、ＯＲ、ＮＯＴ、ＸＯＲの各々は、以下の３つのステップを含む。
【００１７】
１．  入力
ＡＮＤ、ＯＲ及びＸＯＲ動作において、ｘ→ｘ０＋Ｘ１＋Ｘ２とし、ＮＯＴ動作において、ｘ→ｘ０＋Ｘとする。ｘ０は、システムの初期状態を表し、Ｉ＝０のときＸ＝０であり、Ｉ＝１のときＸ＝δである。
【００１８】
２．  カオス更新
ｘ→ｆ（ｘ）を適用する。ｆ（ｘ）は、カオス関数である。
３．  閾値
出力Ｚを得るための閾値であり、ｆ（ｘ）≦ｘ＊ならばＺ＝０であり、ｆ（ｘ）＞ｘ＊ならばＺ＝ｆ（ｘ）−ｘ＊である。ｘ＊が閾値である。従って、Ｚ＝０ならば論理出力は０、Ｚ＝δならば論理出力は１として解釈される。
【００１９】
本発明の一実施形態では、一つの装置が種々の論理動作間で同一の入力量及び出力量となるように、入力及び出力が同等に定義される。この場合、定数δは、回路（ｎｅｔｗｏｒｋ）全体で同一の値を有する必要がある。このように構成されることで、一つのカオスモジュールの出力が他のカオスモジュールに接続されるゲートとして機能するとともに、特定のゲートとして機能し、複合的な論理演算を行うゲートアレイが形成される。
【００２０】
物理的装置内で使用される動態関数ｆ（ｘ）が与えられることにより、使用する真理値表から導かれた条件を満足する閾値及び初期状態信号の値が決定される。下記の表２は、論理動作ＡＮＤ、ＯＲ、ＸＯＲ及びＮＯＴを実現するために、カオス演算素子が満足すべき必要条件を示す。入力の対称性により、表１に示された真理値表の４つの条件が、３つの異なった条件に低減される。表１の第２行目と第３行目とは、組み合わせられることにより、表２では条件２によって表されている。
【００２１】
【表２】
2007532985.tif 000004
下記の表３は、ｆ（ｘ）＝４ａｘ（１−ｘ）、パラメータａ＝１の場合に、表２の条件を満足する初期値ｘ０及び閾値ｘ＊の厳密解を示す。定数δ＝１／４は、入力及び出力の双方に共通、且つ全ての論理ゲートに共通である。
【００２２】
【表３】
2007532985.tif 000005
図１は、本明細書に記載された本発明によるカオス論理ゲートに適した高精度の回路アーキテクチャ１００を示す回路図である。図示されるように、カオス論理ゲートは、カオス更新装置１０５、閾値コントローラ１１０、加算器１１５及び減算器１２０を含む。閾値コントローラ１１０は、出力としてｘ０の基準電圧を供給する。基準電圧ｘ０は加算器１１５に供給される。加算器は、閾値コントローラ１１０から受け取った基準電圧信号を他の受信された入力に加算する。例えば、加算器１１５は、Ｉ（Ｉ＝Ｉ１＋Ｉ２）の論理レベルの入力を受け取る。カオス更新装置１０５には入力として加算信号が供給される。
【００２３】
カオス更新装置１０５は、ｆ（ｘ）で表された動態関数を使用する。例えば、本発明の一実施形態では、カオス更新装置１０５は、関数ｆ（ｘ）＝４ａｘ（１−ｘ）、ここで、ａ＝１、を使用する。このため、カオス更新装置１０５は、一次元のロジスティック写像反復（ｌｏｇｉｓｔｉｃ  ｍａｐ  ｉｔｅｒａｔｉｏｎ）として使用される。物理的装置に対応する動態関数ｆ（ｘ）が与えられることにより、使用する真理値表から導かれた条件を満足する閾値及び初期状態信号の値が決定される。更に当業者であれば、限定されないが、連続時間のカオス関数を含む他の関数も使用可能であることが理解し得る。
【００２４】
カオス更新装置１０５は、入来する加算信号を処理して、ｘｎ＋１を生成する。カオス更新装置１０５は、加算信号にｆ（ｘ）を適用し、その結果として生成されたｘｎ＋１を減算器１２０に供給する。減算器１２０は、ｘｎ＋１信号とｘ＊信号との差信号を求める。ｘ＊信号は、回路アーキテクチャに供給される他の基準信号である。その結果、差信号が論理レベル出力信号として出力される。
【００２５】
図２Ａは、図１に示されたカオス更新装置１０５の回路の実施例を示す回路図である。この回路の実施例において、Ｘｎ−１，Ｘｎ＋１，Ｘｎ＋１は、±１０Ｖのソース電圧に標準化された電圧を表す。例えば、本発明の一実施形態では、電圧源は、±１０Ｖに標準化されている。更に当業者であれば、その他の適した電圧源も使用可能であることが理解し得る。このため、本発明は、±１０Ｖの電圧源で動作することに限定されない。
【００２６】
アナログ乗算器２０５は、入力として受信された所定のＸｎ信号に対し出力信号を生成するスカラー（ｓｑｕａｒｅｒ）として用いられる。この乗算器は、例えばアナログ乗算集積回路（ＩＣ）を用いて実現される。例えば、当該回路として、アナログ・デバイセズ（Ａｎａｌｏｇ  Ｄｅｖｉｃｅｓ）社（マサチューセッツ州ノーウッド）のＡＤ６３３ＩＣを用いることができる。アナログ乗算器は、入力として与えられたｘｎに対してｘｎ２／２の出力電圧を生成するスカラーとして用いられる。
【００２７】
オペアンプ２３０、２３５及び２１０で実現される適切な反転増幅器、反転加算増幅器及び符号変換器（ｓｉｇｎ−ｃｈａｎｇｅｒ）を用いることによって、４ｘｎ（１−ｘｎ）又はｘｎ＋１に比例する電圧がオペアンプ２１０の出力に生成される。可変抵抗ＶＲ１は、ロジスティック写像において、パラメータａを０から１まで制御するのに使用される。サンプル・ホールド回路２１５及び２２０の端子Ａ及びＢが、本明細書に記載されたカオス論理ゲートアーキテクチャの残りの端子（端子Ａ及びＢにそれぞれ対応する端子）に接続されることにより、オペアンプ２１０の出力電圧は、２つのサンプル・ホールド回路２１５及び２２０（ＳＨ１及びＳＨ２）を経由した後、アナログ乗算器２０５に対する新たな入力電圧となる。本発明の一実施形態によれば、サンプル・ホールド回路２１５及び２２０は、ＬＦ３９８又はＡＤＧ４１２ＩＣを用いて構成することができる。
【００２８】
図２Ａに示されたカオス更新装置１０５の実施形態において、抵抗値は、例えばＲ１＝１０ｋΩ、Ｒ２＝２５ｋΩ、Ｒ３＝１００ｋΩである。可変抵抗ＶＲ１及びＶＲ２の双方は、１０ｋΩの値を有する。システムの容量値は、Ｃ１＝０．１μＦ、Ｃ２＝０．０１μＦである。オペアンプ２３０、２３５及び２１０には、ＬＭ７４１又はＡＤ７１２オペアンプを使用することができる。
【００２９】
図２Ｂは、図２Ａのサンプル・ホールド回路２１５及び２２０を駆動するのに用いられるタイミングパルスの一例を示すタイミングチャートである。サンプル・ホールド回路は、図示されるような適切な遅延タイミングパルスＴ１及びＴ２によって始動される。タイミングパルスは、一般には、遅延フィードバックを与えるクロック生成器により生成される。一実施形態によれば、５ｋＨｚ又は１０ｋＨｚのクロックレートが使用される。しかしながら、他の種々の適切なクロックレートも、サンプル・ホールド回路を駆動するのに使用可能であることが理解し得る。
【００３０】
図３は、図１のカオス論理ゲートに使用される閾値コントローラ、加算器、及び減算器の回路の実施例を示す回路図である。即ち、図３に示された回路の実施例の端子Ａ及びＢが図２Ａの端子Ａ及びＢにそれぞれ接続されることにより、２つの回路の実施例が結合されて、図１のカオス論理ゲートの実施形態が形成される。本構成において、入力変数及び出力変数は標準化されている。この場合、例えば、入力変数及び出力変数は１０Ｖに標準化されている。
【００３１】
閾値コントローラには、プレシジョンクリッパ回路（ｐｒｅｃｉｓｉｏｎ  ｃｌｉｐｐｉｎｇ  ｃｉｒｃｕｉｔ）が使用される。例えば、図示されるように、閾値制御電圧Ｖ０の下で、端子Ａに供給された入力信号ｘｎ＋１に対応する信号ｘ０を端子Ｃに生成する閾値コントローラとして、制御回路３０５が設けられている。入力電圧Ｉは、異なる論理ゲートに対応する０Ｖ、０．２５Ｖ、又は０．５Ｖに相当する。図３に示された実施形態において、ｘ＊は別の基準閾値電圧であり、この基準閾値電圧は、Ｘｎ＋１信号から差電圧及び論理ゲート出力信号δを生成するのに用いられる。δ信号及び入力信号Ｉにより、異なるゲートの論理条件が決定される。
【００３２】
本発明の一実施形態において、図３に示された構成の回路は、オペアンプ３１０、３１５、３２０、３２５、３３０及び３３５に、μＡ７４１型のオペアンプを使用して実装される。抵抗値は、Ｒ１＝１００ｋΩ、Ｒ２＝１ｋΩに設定されている。ダイオード３４０には、ダイオード型番ＩＮ４１４８又はＩＮ３４Ａを使用することができる。
【００３３】
図４Ａは、本明細書に記載された本発明の構成により形成された代表的なＯＲゲートの構成のタイミングシーケンスの実施例を示す一連のタイミングチャートである。
実施例のＯＲゲートのタイミングシーケンスは、上から下に向かって、（１）第１の入力Ｉ１、（２）第２の入力Ｉ２、（３）カオス更新後の状態ｆ（ｘ）、（４）閾値処理によって得られた出力を表す。
【００３４】
図４Ｂは、本明細書に記載された本発明の構成により形成された代表的なＮＯＴゲートの構成のタイミングシーケンスの実施例を示す一連のタイミングチャートである。
実施例のＮＯＴゲートのタイミングシーケンスは、上から下に向かって、（１）入力Ｉ１、（２）カオス更新後の状態ｆ（ｘ）、（３）閾値処理によって得られた出力を表す。
【００３５】
本発明の他の側面は、ブール式などの論理関数を実行するシステムを含む。当該システムは、一つ又は複数の動的に構成可能な論理ゲート、例えば本明細書に記載された本発明によるカオス論理ゲートを含む。動的に構成可能な複数の論理ゲートの一つ又は複数は、供給された少なくとも一つの基準信号に従って、複数の異なる論理ゲートの種類の一つとして動作する。ここで、動的に構成可能な各々の論理ゲートは、別々の、即ち個別の基準信号を受け取るか、又は各々同一の基準信号を受け取る。動的に構成可能な論理ゲートが２以上含まれる場合には、該複数の論理ゲートの一つ又は複数は、同一の基準信号及び／又は個別の基準信号を受信する。
【００３６】
その結果、システム内において、一つの論理ゲート、又は一組の論理ゲート、又は全ての論理ゲートが、供給された基準信号に従って機能的に変更される。例えば、一組の論理ゲートが、動作中において、ＡＮＤ論理ゲートの機能を停止し、ＯＲ論理ゲートの機能を開始するように変更される。他の例において、各々の論理ゲートは、一つのゲートのみを制御する別々の基準信号を用いて制御される。この場合、例えば、ＡＮＤ論理ゲートとして機能している第１の組の論理ゲートが、ＯＲ論理ゲートの動作を開始するように指示される。一方、ＡＮＤ論理ゲートとして機能している第２の組の論理ゲートが、ＸＯＲ論理ゲートの機能を開始するように支持される。同時に、システムの機能全体が変更される。従って、ブール式の一種を実行するように設計されたシステムでは、制御信号を用いて、異なるブール式の実行が動的に開始されるように変更される。
【００３７】
本明細書に記載された本発明の構成は、特定の個別の構成要素が組み込まれた異なる例を用いて説明されている。当業者は、そのような構成要素が説明の目的のみに与えられていることを理解し得る。従って、本明細書に記載された個別の構成要素又はより高精度の（即ち、図１のような）構成要素と機能的に等価又は変形又は代用であるかどうかに関わらず、種々の異なる構成要素を使用することができる。このため、本発明は、特定の構成要素又は一連の構成要素を使用することに限定されない。更に、本発明は、一つ又は複数の個別の構成要素として、又は単一の大きな構成要素として実施可能であることが理解し得る。又、本発明は、集積回路としてシリコン内に実装することが可能である。
【００３８】
以上、本発明は、本発明の思想又は本質的な特性から逸脱しない範囲において他の形態で実施することもできる。従って、本発明の範囲は、本明細書よりもむしろ添付する特許請求の範囲を参照することにより示される。
【図面の簡単な説明】
【００３９】
【図１】本明細書に記載された本発明の構成によるカオス論理ゲート用の高精度の回路アーキテクチャを示す回路図。
【図２Ａ】図１に示されたカオス更新装置の回路の実施例を示す回路図。
【図２Ｂ】図２Ａのカオス更新装置の構成要素を駆動するのに用いられるタイミングパルスの例を示すタイミングチャート。
【図３】図１のカオス論理ゲートの閾値コントローラ、加算器及び減算器の回路の実施例を示す回路図。
【図４Ａ】本明細書に記載された本発明の装置により形成された代表的ＯＲゲート構成のタイミングシーケンスの実施例を示す一連のタイミングチャート。
【図４Ｂ】本明細書に記載された本発明の装置により形成された代表的ＮＯＲゲート構成のタイミングシーケンスの実施例を示す一連のタイミングチャート。
【図１】
2007532985.tif 000006
【図２Ａ】
2007532985.tif 000007
【図２Ｂ】
2007532985.tif 000008
【図３】
2007532985.tif 000009
【図４Ａ】
2007532985.tif 000010
【図４Ｂ】
2007532985.tif 000011
【手続補正書】
【提出日】平成19年6月25日(2007.6.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
動的に構成可能な論理ゲートであって、
第１の閾値基準信号を供給するように構成されたコントローラと、
前記第１の閾値基準信号と少なくとも１つの入力信号とを合算することにより加算信号を生成するように構成された加算器と、
前記加算信号に非線形関数を適用するように構成されたカオス更新装置と、
第２の閾値基準信号と前記カオス更新装置により処理された前記加算信号との差を求めることにより出力信号を決定するように構成された減算器と、
を備え、
前記論理ゲートは、前記複数の閾値基準信号の少なくとも一つを変更することに応答的な、複数の異なる論理ゲートの一つとして動作する、論理ゲート。
【請求項２】
請求項１記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＡＮＤ論理ゲートとして動作するように変更される、論理ゲート。
【請求項３】
請求項１記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＯＲ論理ゲートとして動作するように変更される、論理ゲート。
【請求項４】
請求項１記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＸＯＲ論理ゲートとして動作するように変更される、論理ゲート。
【請求項５】
請求項１記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＮＯＴ論理ゲートとして動作するように変更される、論理ゲート。
【請求項６】
請求項１記載の論理ゲートにおいて、
前記減算器により決定された差信号が前記論理ゲートの出力信号である、論理ゲート。
【請求項７】
動的に構成可能な論理ゲートであって、
第１の閾値基準信号を生成する手段と、
前記第１の閾値基準信号を少なくとも１つの入力信号に加算することにより加算信号を生成する手段と、
前記加算信号に非線形関数を適用する手段と、
第２の閾値基準信号と前記加算信号に非線形関数を適用する手段により処理された信号との間の差信号を決定する手段と、
を備え、
前記論理ゲートは、前記複数の閾値基準信号の少なくとも一つを変更することに応答的な、複数の異なる論理ゲートの一つとして動作する、論理ゲート。
【請求項８】
請求項７記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＡＮＤ論理ゲートとして動作するように変更される、論理ゲート。
【請求項９】
請求項７記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＯＲ論理ゲートとして動作するように変更される、論理ゲート。
【請求項１０】
請求項７記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＸＯＲ論理ゲートとして動作するように変更される、論理ゲート。
【請求項１１】
請求項７記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＮＯＴ論理ゲートとして動作するように変更される、論理ゲート。
【請求項１２】
請求項７記載の論理ゲートにおいて、
前記差信号を決定する手段により決定された前記差信号が前記論理ゲートの出力信号である、論理ゲート。
【請求項１３】
論理表現を行うためのシステムであって、
動的に構成可能な第１の論理ゲートであって、該第１の論理ゲートを複数の異なる論理ゲートの種類の一つとして代替的に動作させるカオス更新装置を有し、供給された少なくとも一つの基準信号に応答して、一つの論理ゲートの種類から別の論理ゲートの種類に動作を変更する前記第１の論理ゲートと、
動的に構成可能な少なくとも一つの第２の論理ゲートであって、該第２の論理ゲートを複数の異なる論理ゲートの種類の一つとして代替的に動作させるカオス更新装置を有し、供給された少なくとも一つの基準信号に応答して、一つの論理ゲートの種類から別の論理ゲートの種類に動作を変更する前記第２の論理ゲートと、
を備え、
前記システムにより実行された前記論理表現は、前記動的に構成可能な複数の論理ゲートの少なくとも一つに供給された複数の前記基準信号の少なくとも一つを変更することに応答して変更される、システム。
【請求項１４】
請求項１３記載のシステムにおいて、
前記動的に構成可能な第１及び第２の論理ゲートは、同一の前記基準信号を受け取る、システム。
【請求項１５】
請求項１３記載のシステムにおいて、
前記動的に構成可能な第１及び第２の論理ゲートは、異なる前記基準信号を受け取る、システム。
【請求項１６】
請求項１３記載のシステムにおいて、
前記動的に構成可能な第１及び第２の論理ゲートは、複数のカオス論理ゲートである、システム。
【請求項１７】
動的に構成可能な論理ゲートの機能を変更するための方法であって、
第１の閾値基準信号を生成すること、
前記第１の閾値基準信号を少なくとも１つの入力信号に加算することにより加算信号を生成すること、
前記加算信号に非線形関数を適用すること、
第２の閾値基準信号と処理後の前記加算信号との差を求めること、
前記複数の閾値基準信号の少なくとも一つを変更することに応答的な、複数の異なる論理ゲートの一つとして機能するように前記論理ゲートの動作を変更すること、
を備える、方法。
【請求項１８】
請求項１７記載の方法において、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＡＮＤ論理ゲートとして動作するように変更される、方法。
【請求項１９】
請求項１７記載の方法において、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＯＲ論理ゲートとして動作するように変更される、方法。
【請求項２０】
請求項１７記載の方法において、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＸＯＲ論理ゲートとして動作するように変更される、方法。
【請求項２１】
請求項１７記載の方法において、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがＮＯＴ論理ゲートとして動作するように変更される、方法。
【請求項２２】
請求項１７記載の方法において、
前記差信号が前記論理ゲートの出力信号である、方法。
【国際調査報告】
2007532985.tif 000012
2007532985.tif 000013
2007532985.tif 000014