(57)【要約】  この発明は、ドレイン（８）、サブチャネル領域（１０）、ボディ（１２）およびソース（１４）を備えるトレンチＭＳＯＳＥＴに関する。サブチャネル領域は、ボディ（１２）と同じ導電型となるように、不純物が拡散されているが、より低い不純物拡散濃度でも良い。フィールドプレート電極（３４）は、サブチャネル領域（１０）に隣接して備えられ、ゲート電極（３２）はボディ（１２）に隣接して備えられる。
2007512699.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のソース領域と、
前記ソース領域に隣接する、前記第１の導電型と逆の第２の導電型のボディ領域と、
前記ボディ領域に隣接する、前記第２導電型のサブチャネル領域であって、前記ボディ領域における不純物の拡散が少なくともこの領域の不純物の拡散よりも少なくとも５倍高くなっている、サブチャネル領域と、
前記サブチャネル領域に隣接する、前記第１導電型のドレイン領域であって、前記ソース領域と該ドレイン領域の間に、前記ボディ領域および前記サブチャネル領域が配置される、ドレイン領域と、
前記ソース領域から前記ボディ領域および前記サブチャネル領域を介して前記ドレイン領域へと延びる複数の絶縁トレンチであり、各トレンチが側壁を有し、前記側壁の表面の絶縁膜と、前記ボディ領域に隣接する少なくとも１つの導電性のゲート電極と、前記サブチャネル領域に隣接する少なくとも１つの導電性のフィールドプレート電極と、を備える、前記絶縁トレンチと、
前記ゲート電極および前記フィールドプレート電極における電圧を独立して制御するために、前記ゲート電極に接続されたゲート端子と、前記フィールドプレート電極に接続されたフィールドプレート端子と、
を備える絶縁ゲート電界効果トランジスタ。
【請求項２】
前記フィールドプレート電極に隣接する絶縁膜の厚さは、前記ゲート電極に隣接する絶縁膜の厚さよりも大きいことを特徴とする、請求項１に記載の絶縁ゲート電界効果トランジスタ。
【請求項３】
各トレンチは、前記ボディ領域および前記サブチャネル領域および一対のゲート電極に並んで延びると共に、その両側の表面の一方が前記ボディ領域に隣接するフィールドプレート電極を含む、請求項１または請求項２に記載の絶縁ゲート電界効果トランジスタ。
【請求項４】
前記サブチャネル領域の不純物拡散濃度は、１０１５から１０１６ｃｍ−３の範囲内にあり、前記ボディ領域の不純物拡散濃度は、５×１０１６から１０１８ｃｍ−３の範囲内である、請求項１ないし請求項３の何れかに記載の絶縁ゲート電界効果トランジスタ。
【請求項５】
前記サブチャネル領域の不純物拡散濃度は、前記ボディ領域に隣接する側でより高く、前記ドレイン領域に隣接する側でより低くなるように階層化されている、請求項１ないし請求項４の何れかに記載の絶縁ゲート電界効果トランジスタ。
【請求項６】
逆向きの第１および第２の主面を有する半導体ボディを有するものにおいて、
前記ソース領域は前記ボディ領域の上方で前記第１の主面にあり、前記ボディ領域は前記サブチャネル領域の上方にあり、前記サブチャネル領域は前記ドレイン領域の上方にあると共に、
前記トレンチは前記第１の主面から前記第２の主面の方に、前記ソース領域、前記ボディ領域、前記サブチャネル領域を介して延びている、請求項１ないし請求項５の何れかに記載の絶縁ゲート電界効果トランジスタ。
【請求項７】
前記ゲート電極は、前記フィールドプレート電極の何れかの側の表面に一対の多結晶シリコンにより形成される、請求項６に記載の絶縁ゲート電界効果トランジスタ。
【請求項８】
前記第１の主面の上方に配置された複数セルの配列を有し、これら複数セルは前記ソース領域、前記ボディ領域および前記サブチャネル領域を含み、これら複数セルの周りにはトレンチのネットワークがある、請求項６または請求項７に記載の絶縁ゲート電界効果トランジスタ。
【請求項９】
第１導電型のソース領域と、前記第１導電型と逆の第２導電型で前記ソース領域と隣接するボディ領域と、前記第２導電型で前記ボディ領域に隣接するサブチャネル領域と、を備えると共に、前記ボディ領域内の不純物の拡散は前記サブチャネル領域の不純物の拡散よりも少なくとも５倍高く、第１導電型のドレイン領域がドリフト領域に隣接するのでこれらのボディ領域およびドリフト領域は前記ソース領域とドレイン領域との間に配置され、絶縁トレンチが前記ソース領域から前記ボディ領域を介して前記サブチャネル領域内へと延びて、該トレンチは側壁を有し、側壁の表面の絶縁膜と、前記ボディ領域に隣接する少なくとも１つの導電性ゲート電極と、前記サブチャネル領域に隣接する少なくとも１つの導電性フィールドプレート電極とを含み、前記ゲート電極および前記フィールドプレート電極における電圧をそれぞれ独立して制御するために、ゲート端子が前記ゲート電極に接続され、フィールドプレート端子が前記フィールドプレート電極に接続される絶縁ゲート電界効果トランジスタの使用であって、
前記トランジスタがオンされたときに前記サブチャネル領域内の逆転層を生成するために選択される、電圧を前記フィールドプレート端子に印加するステップと、
前記トランジスタのオンとオフとを切り換えるために前記ゲート電極に対して前記ゲート電圧を変化させて供給するステップと、
を備える使用。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチ絶縁ゲート電界トランジスタ（ＩＧＦＥＴ―Insulated Gate Field Effect Transistor―）に関し、排他的ではないが特に、コントロールおよびシンクＦＥＴ（Control and Sync FETs）として使用のためのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）構造に関する。
【背景技術】
【０００２】
低電圧トレンチＭＯＳＦＥＴは、一般に、例えばパーソナルコンピュータのような電子機器への電源における電圧調整モジュール（ＶＲＭ―Voltage Regulator Module―）に用いられている。一般に１対のＭＯＳＦＥＴが用いられ、コントロールＦＥＴおよびシンクＦＥＴとして既知である。これらのＦＥＴの理想的な特性は、わずかに異なる。シンクＦＥＴについては、電力損失の伝導ができるだけ低くなるべきである。電力損失の伝導は特定のオン抵抗（Ｒｄｓ，ｏｎ）に比例しているので、このパラメータは低減されるべきである。一方、コントロールＦＥＴについては、スイッチング損失は最小化されるべきであり、これはゲート・ドレイン間の電荷密度（Ｑｇｄ）に比例する。
【０００３】
性能指数（ＦＯＭ―Figure Of Merit―フィガ・オブ・メリット、良度指数、性能係数）は、トランジスタがＶＲＭの中で如何に最適に用いられているのかの表示を提供するため、多数のＲｄｓ，ｏｎおよびＱｇｄとして定義されている。これらが小さければ小さいほどＦＯＭが良いことは注目される。改善された性能指数を提供する構造が必要である。
【０００４】
一般的なトランジスタに関してトレンチＭＯＳＦＥＴの寸法を低減する傾向（drive―流れ―）がある。この明細書で考えられる装置の文脈において、その主な利益はアクティブ領域を縮小させてＲｄｓ，ｏｎを低減させることである。このように低減されたサイズのトレンチＭＯＳＦＥＴは、例えば、遠紫外線リソグラフィーを用いて、製造可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このサイズの縮小は、コントロールＦＥＴにとっては必ずしも魅力的ではなく、それは、従来の構造において、ゲート・ドレイン電荷密度Ｑｇｄ  がサイズの縮小にともなって急激に増加するからである。したがって、この構造のサイズを単純に縮小させることは、期待できる程度に大きな改善を与えることはない。
【０００６】
このように、ＶＲＭに関するＦＥＴの改善された特性を与えるための、改善された構造が必要である。
【課題を解決するための手段】
【０００７】
この発明によれば、第１導電型のソース領域と；前記ソース領域に隣接し、前記第１導電型と逆の第２導電型のボディ領域と； 
前記ボディ領域に隣接し、第２導電型の領域であって、前記ボディ領域の不純物拡散がこの領域の不純物拡散よりも少なくとも５倍である、サブチャネル領域と；前記サブチャネル領域に隣接し、第１導電型の領域であって、ボディおよびサブチャネル領域が前記ソース領域とこの領域との間に配置される、ドレイン領域と；
前記ボディ領域値および前記サブチャネル領域を介して前記ソース領域から前記ドレイン領域へと延びる複数の絶縁トレンチであって、各トレンチが側壁を有し、前記側壁に設けられる絶縁膜と、前記ボディ領域に隣接する少なくとも１つの導電性のゲート電極と、前記サブチャネル領域に隣接する少なくとも１つの導電性のフィールドプレート電極とを備える前記絶縁トレンチと；
前記ゲート電極および前記フィールドプレート電極における電圧を別々に制御するため、前記ゲート電極に接続されたゲート端子と、前記フィールドプレート電極に接続されたフィールドプレート端子と、を備える絶縁ゲート電界効果トランジスタが提供される。
【０００８】
この構造の２つの特徴に注目せよ。第１に、ドレインと同じ導電型を有するドリフト領域の代わりに、ドレインと逆の導電型でボディと同じ導電型を有する、サブチャネル領域が用いられる。第２に、分離した端子を有するフィールドプレート電極がサブチャネル領域に隣接して用意される。
【０００９】
フィールドプレートトレンチの深さは、サブチャネル領域と等しいか、または、これよりもより深くなるべきである。
【００１０】
フィールドプレート電極に適切な電圧を印加することにより、逆転層がサブチャネル領域内に生成可能であり、これにより装置のオン抵抗を低下させることができる。
【００１１】
幾つかの実施形態において、同じく薄い絶縁膜の厚さは、サブチャネル領域内の逆転層内の高いキャリア密度と低いオン抵抗を得るために、ゲートおよびフィールドプレートに用いられている。
【００１２】
しかしながら、他の実施形態において、フィールドプレート電極に隣接する絶縁膜の厚さは、ゲート電極に隣接する絶縁膜の厚さよりも厚くなっている。より厚い絶縁膜の厚さは、サブチャネル領域内の逆転層のキャリア密度を低減させ、これにより、オン抵抗を増加させる。しかしながら、より厚い厚さは、ゲート・ドレイン間電荷密度を顕著に減少させる。
【００１３】
サブチャネル領域内の不純物拡散濃度は、１０１５〜１０１６ｃｍ−３の分布範囲であり、前記ボディ領域の不純物拡散濃度は５×１０１６〜１０１８ｃｍ−３の分布範囲である。
【００１４】
実施形態において、サブチャネル領域の不純物拡散濃度は前記ボディ領域に隣接してより高く、前記ドレイン領域に隣接してより低くなるように段階化されていてもよい。これは、ゲート・ドレイン間の電荷密度の低減を助けることできる。
【００１５】
この発明は特に、縦型トレンチＦＥＴに対して適用可能である。したがって、絶縁ゲート電界効果トランジスタは、対向する第１の主面および第２の主面を有する半導体ボディ内に形成されてもよく、この場合、ソース領域は前記第１の主面側の前記ボディ領域の上部側に設けられ、ボディ領域は前記サブチャネル領域の上部側に設けられ、サブチャネル領域はドレイン領域の上部側に設けられ、トレンチは、第１の主面から前記第２の主面の方へ、ソース領域、ボディ領域、サブチャネル領域を介して延びる。
【００１６】
各々のトレンチは、ボディ領域に隣接するフィールドプレート電極の何れかの側にあり、ボディ領域およびサブチャネル領域と１対のゲート電極との間の境界面を超える第１の主面から延びるフィールドプレート電極を備える。
【００１７】
特に、ゲート電極はフィールドプレート電極の何れかの側に、１対の多結晶シリコンのスペーサから形成されていてもよい。
【００１８】
他の構成において、上述したトランジスタの使用方法であって、特に、フィールドプレート端子に、前記トランジスタがオンとなったときに、前記サブチャネルに逆転層を生成するように選択された固定の電圧を供給し、サブチャネルがソース・ドレイン電圧に耐えて前記ボディ層により決定されるべきトランジスタのしきい値電圧を許容し、ゲート制御電極に、前記トランジスタのオンおよびオフを切り換えるために変化するゲート電圧を供給する、ステップを備える使用方法が提供される。
【００１９】
この明細書において、意図的にＭＯＳＦＥＴが空間的に何れの方位であるかに拘わらず、“上方に（over）”は、第１の主面に向かう方向に用いられ、“下方に（under）”は第２の主面に向かう方向に用いられることに注意せよ。
【発明を実施するための最良の形態】
【００２０】
この発明の実施形態は、純粋に例示の方法により、添付図面に従って以下に説明される。  これらの図面は概略であり、縮尺ではないことに注意せよ。同じ参照番号は、異なる図面における同一または類似の機能のために用いられる。
【００２１】
図１は、この発明の第１実施形態による半導体装置の全体にわたる断面を示している。半導体ボディ２は、逆向きにされた［opposed］第１の主面４および第２の主面６を有する。ｎ＋ドレイン領域８は、第２の主面に隣接している。ｐ−サブチャネル領域１０はドレイン領域８の上面［top］に、ｐボディ領域１２はサブチャネル領域１０の上面に、ｎ＋ソース領域１４はボディ領域１２の上面に備えられる。ソースコンタクト１６はソース領域１４に接するように第１の主面４に備えられ、ドレインコンタクト１８はドレイン領域に接するように第２の主面６に備えられている。ソースコンタクト１６はまた、ボディ領域１２に接続される（以下を参照せよ）。
【００２２】
トレンチ２０は、第１の主面４からソース領域１４、ボディ領域１２およびサブチャネル領域１０を介して延長し、ドレイン領域・ドリフト領域の接触面２６に隣接またはそれよりも深い側壁２２および基底２４を有している。トレンチは、実質的に、サブチャネル領域の全ての深さで延びており、そのわけは、このような構成でなければ、電子チャネルが必然的に高い抵抗Ｒｄｓにより遮断されるであろうからである。ゲート酸化膜２８は、側壁２２に備えられる。ゲート酸化膜２８はまたトレンチ２０の基底にも備えられ、ゲート酸化膜２８は導電性フィールドプレート３４の上方にも備えられる。この部分は、絶縁膜３０により覆われており、この上方となる同じトレンチ２０内には、ソース領域１４およびボディ領域１２に隣接して導電性（例えば多結晶シリコン）のゲート３２が設けられている。ゲートコンタクト３６はゲート３２に接すると共にフィールドプレート３８（図２参照）はフィールドプレート３４に接している。
【００２３】
図２に示されているように、具体的な実施例において、複数のセル４０が第１の主面を横切って延びて、ソース領域１４とトレンチ２０とが交互になった複数のストライプを画定する。Ａ−Ａ線は、図１の切断面が与えられるところを示している。
【００２４】
図２は、第１の主面４におけるボディ領域１２の露出と同様に、ストライプの各々の一方端におけるフィールドプレートに対するフィールドプレートコンタクト３８を示している。ボディ領域１２は、この露出された領域内でソースコンタクト１６に接続される。明瞭にするため、ソースコンタクト１６は、図２には示されていない。
【００２５】
分離したゲートとフィールドプレートコンタクト３６，３８は、ゲート３２およびフィールドプレート３４における電圧がそれぞれ別々に制御されるようになっている。
【００２６】
この実施例では、セルピッチは０．５ミクロン、トレンチの深さは１．２ミクロンで幅は０．２５ミクロンである。ボディ層１２は不純物拡散濃度が１０１７ｃｍ−３でｐ型となるように不純物を拡散（dope）され、サブチャネル１０は不純物拡散濃度が４×１０１５ｃｍ−３でｐ型となるように不純物を拡散される。ボディ層は０．６ミクロンの深さまで延び、サブチャネル層１０はその下に０．６ミクロンの深さまで延びている。ゲート３２はおよそ０．６ミクロンの深さまで延び、フィールドプレート３４はその次のサブチャネルまで、したがって１．２ミクロンの深さまで延びている。正しく評価されるように、ゲート３２およびフィールドプレート３４の深さは、基底上のゲート酸化膜２８によりおよび絶縁膜３０により幾つかの深さが与えられることになるため、ボディ層１２およびサブチャネル１０の深さよりもわずかに小さいものとなる。この技術分野の熟練者が正しく評価するように、これらのサイズおよび不純物拡散の値は、必要に応じて変更されることができる。
【００２７】
不純物拡散のレベルは、まず、高いドレイン・ソース電圧に耐えるために、次に、しきい値電圧が高濃度で不純物拡散されたｐ型ボディ領域により決定されてこれに結合された絶縁膜３０はこのしきい値電圧の決定に重要ではないということを確実にするために、選択される。
【００２８】
計算は、フィールドプレート端子３８にそれゆえにフィールドプレート３４に印加される１２Ｖの電圧で行なわれる。この結果は、２Ｖのしきい値電圧および２４Ｖの降伏（絶縁破壊―breakdown―）電圧を与え、この降伏はｐ型ボディ接合の近傍で起きる。基板抵抗を除外した０．８ｍΩ．ｍｍ２のＲｄｓ，ｏｎの値は１０Ｖのゲート・ソース電圧について既に計算されており、Ｑｇｄは１２Ｖのドレイン・ソース電圧について３．３ｎＣ／ｍｍ２となるように既に計算されていた。これは、２．５ｎＣ／ｍｍ２の性能指数を与える。これは、一例としてではあるが一定のドリフト不純物拡散濃度を伴う、同じピッチ、トレンチ幅および降伏電圧の２００ｎｍの薄いトレンチを伴う従来のトレンチＭＯＳＦＥＴ用の６．３ｍΩ．ｎＣと同じ水準にみえる［compare―匹敵する―］。
【００２９】
ここでの主要な改善は、大きく変化しないＱｇｄを伴うＲｄｓ，ｏｎの値である。
【００３０】
したがって、この発明はたいへん顕著に改善された性能指数を与えることができる。
【００３１】
図３に示された、第２実施形態は、フィールドプレート３４とサブチャネル領域１０との間に０．１ミクロンの厚さのゲート絶縁膜２８の領域の使用に関する以外は第１実施形態と同一である。ゲート電極３２とボディ１２との間の絶縁膜は、０．０５ミクロンの本来の厚さで残されている。第２実施形態は、１０Ｖのゲート−ソース電圧に関する基板抵抗を除外して１．１ｍΩ．ｍｍ２のＲｄｓ，ｏｎの値を与えると共に、１２Ｖのドレイン・ソース電圧に関して２．５ｎＣ／ｍｍ２のＱｇｄの値を与えている。これは、２．６ｍΩ．ｎＣの性能指数を与える。しきい値電圧は、図１の実施形態と同じままである。ＦＯＭの値が図１の実施形態により提供される改善に類似の改善を示すことに注意せよ。
【００３２】
第１実施形態と比較して、第２実施形態は、僅かにより劣った特定のオン抵抗の値の犠牲で、改善されたゲート・ドレイン電荷密度の値を提供する。これは、サブチャネル領域１０内の逆転層における電子濃度を減少させる、より厚い酸化膜のためである。
【００３３】
フィールドプレート端子３８に与えられる電圧の選択が最適化のさらなる選択を許容することは注意されるべきである。より低い電圧を印加することは、ボディ領域１２内の逆転層内の担体密度を減少させて、Ｑｇｄを低減させてＲｄｓ，ｏｎを増加させている。
【００３４】
図４に示される第３実施形態は、これがフィールドプレート３４とサブチャネル領域１０との間に厚い絶縁膜を有していることで、第２実施形態の効果と類似している。しかしながら、フィールドプレートの上部に配置されたゲートの代わりに、フィールドプレート３４が第１の主面４からボディ層１２を通過してサブチャネル層１０の基底の近傍まで、トレンチ２０の中央部を延びている。１対のゲート３２は、ボディ領域１２に隣接して、フィールドプレート３４の何れか一方の側に１つずつ設けられている。この配置の有利な点は、ソースとフィールドプレートとの間で、より低い抵抗となることである。確かに、ゲートは、製造の間に多結晶シリコンスペーサとしての役目をする。
【００３５】
製造を容易にする図４のトランジスタのさらなる特徴は、トレンチの側壁がだいたい垂直であることである。
【００３６】
図５に示された、第４実施形態は、フィールドプレート３４とサブチャネル１０との間の絶縁膜の厚さが低減されていることを除いて第３実施形態と類似する。ゲートの接続は、第３次元（特に横断面）で行なわれる。
【００３７】
第４実施形態による装置は、第１のトレンチ４２をエッチングし、酸化膜を備えるためにこのトレンチ側壁および基底の表面を酸化させ、その後、多結晶シリコンの層を堆積させることにより、製造されてもよい。次に、１対のゲート３２を形成するために、このトレンチ４２における隣接する各々の側壁に多結晶シリコンのスペーサを残すようにして、異方性エッチングが行なわれる。このトレンチの基底に露出された酸化膜が除去される。次に、シリコンをエッチングすることにより、さらなるトレンチ２０の表面が腐食［エッチ］されて、トレンチ２０の側壁に酸化膜２８を形成することにより、次の工程が行なわれ、フィールドプレート３４を形成するために多結晶シリコンの堆積がなされる。
【００３８】
図６および図７は、さらなる実施形態を示している。図７の上面図に示されるように、上端にソース１２をそれぞれ有する複数の六角形のセル７０が第１の主面の上方に六角形状アレイとして配置される。図７はまた、図６の断面図が与えられるＡ−Ａ線を示している。
【００３９】
図６に示されるように、ゲート３２はフィールドプレート３４上方のブリッジである。トレンチ２０が連続した配列を形成しているので、フィールドプレート３４は連続して装置の活性領域の外側に接触されていてもよい。
【００４０】
この明細書の開示を読んで理解することにより、他の種々の変形や変更がこの技術分野の熟練者にとって明らかとなるであろう。このような変形や変更は、半導体装置の設計、製造および使用において既に知られている、および、ここで説明された特徴に加えてまたは代えて用いられても良い、等価な他の特徴を含んでいても良い。請求項は特に特徴の結合についてこの明細書内で明確に述べられてはいるけれども、開示の範囲はまた、この発明が行なおうとしているのと同じ技術的な問題の何れかまたは全てを軽減させるか否かについて、その明示的または黙示的または何れかの一般化の何れかにつき、この明細書に開示された何れかの新規な特徴、または、特徴の新規な結合を含んでいることは、理解されるべきである。これにより、出願人は、新たな請求項が何れかのこのような特徴および／またはこれらの特徴の結合に対して、本件出願の手続の間、または、この出願から派生する何れかのさらなる出願の間に、明確に述べられるかも知れないという注意を喚起する。
【００４１】
例えば、トレンチ内の酸化誘電膜が窒化物またはオキシナイトライドにより置き換えられることも可能である。これは、Ｑｇｄを増加せるが、Ｒｄｓ，ｏｎを低減させるに違いない。反対の効果を有しているに違いない低ｋ物質［low-k material］が用いられても良い。
【００４２】
また、特定の実施形態が分離したゲート酸化膜やトレンチ充填物を用いているけれども、この発明がトレンチ内に単一の誘電体を用いることにより、この発明を実施することもまた可能である。
【００４３】
この発明はまた、横方向トレンチＭＯＳＦＥＴに適用されてもよい。
【００４４】
ソースと接続するためにボディを表面に持ってくる代わりに、セルの中間の金属が充填された小さなトレンチ（“マート［moat―堀―］”エッチ）を介して、ｐボディを接触させることもまた可能である。
【００４５】
この発明は、ｐ型またはｎ型のＭＯＳＦＥＴの何れかに適用されてもよい。上述した実施形態におけるｐ型およびｎ型の領域は、特に交換されてもよいので、ｎ型として説明された領域はｐ型であり、ｐ型として説明された領域がｎ型である。
【００４６】
この発明は熟練者が正しく認識するように半導体の何れかの適した型を用いても良い。例えば用いられる半導体はシリコンでもIII〜Ｖ属の金属でもＳｉＮでも良い。
【図面の簡単な説明】
【００４７】
【図１】この発明の第１実施形態によるＭＯＳＦＥＴを示す断面図である。
【図２】図１の実施形態を示す上面図である。
【図３】この発明によるＭＯＳＦＥＴの第２実施形態を示す側面断面図である。
【図４】この発明によるＭＯＳＦＥＴの第３実施形態を示す側面断面図である。
【図５】この発明によるＭＯＳＦＥＴの第４実施形態を示す側面断面図である。
【図６】この発明によるＭＯＳＦＥＴの第５実施形態を示す側面断面図である。
【図７】この発明によるＭＯＳＦＥＴの第５実施形態を示す上面図である。
【図１】
2007512699.tif 000003
【図２】
2007512699.tif 000004
【図３】
2007512699.tif 000005
【図４】
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【図５】
2007512699.tif 000007
【図６】
2007512699.tif 000008
【図７】
2007512699.tif 000009
【国際調査報告】
2007512699.tif 000010
2007512699.tif 000011
2007512699.tif 000012