(57)【要約】  本発明は回路装置及び回路装置の電力消費の制御方法に関し、回路部品に加えられるロードが決定され、その決定結果に対応して回路部品の駆動容量が調節される。特に、回路部品は、回路装置にロードされる設定情報の調査により決定可能な潜在ロードによるちょうど十分な駆動容量を有するように調整される。十分な駆動のための調整は、サイズ、または回路部品の数の変更、または回路素子の閾値電圧の調節またはこれら両方を行うことにより実現ができる。従って、最悪の場合のロードよりも低いロードで回路部品が駆動されているときに消費電力を低減することができる。
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【特許請求の範囲】
【請求項１】
少なくとも一つの回路部品を有する回路装置であって、前記回路装置の動作中に加えられるロードが可変であり、
前記少なくとも一つの回路部品に加えられるロードを決定するロード決定手段と、
前記ロード決定手段に対応して前記少なくとも一つの回路部品の駆動容量を調節する調節手段と、
を備える回路装置。
【請求項２】
前記ロード決定手段は前記回路装置にロードされる設定情報に基づいて前記ロードを決定するよう設定されることを特徴とする請求項１に記載の回路装置。
【請求項３】
前記設定情報は設定メモリに格納されることを特徴とする請求項２に記載の回路装置。
【請求項４】
前記設定情報は前記少なくとも一つの回路部品の入力ロード及び出力ロードの少なくとも一つを決める設定ビットストリームを有することを特徴とする請求項２または３に記載の回路装置。
【請求項５】
前記調節手段は前記少なくとも一つの回路部品のバッファ又はバッファ数を変更するよう設定されることを特徴とする請求項１乃至４のいずれかに記載の回路装置。
【請求項６】
前記調節手段は前記ロード決定手段に応じてバッファまたはバッファ部のスイッチのオンまたはオフをするよう設定されることを特徴とする請求項５に記載の回路装置。
【請求項７】
前記調節手段は前記バッファ部のスイッチのオンまたはオフをするための少なくとも一つの制御信号を生成するよう適応されることを特徴とする請求項５または６に記載の回路装置。
【請求項８】
前記調節手段は前記ロード決定手段から得られる選択信号のうち最も重要なビット信号のみから前記制御信号を抽出するよう適応されることを特徴とする請求項６に記載の回路装置。
【請求項９】
前記調節手段は前記回路装置の回路素子の閾値電圧を変更するよう設定されていることを特徴とする請求項１乃至８のいずれかに記載の回路装置。
【請求項１０】
前記調節手段は前記ロード決定手段に応じて少なくとも一つのバイアス電圧を変化させるよう適応されていることを特徴とする請求項９に記載の回路装置。
【請求項１１】
前記回路装置はフィールドプログラマブルゲートアレイ装置であることを特徴とする請求項１乃至１０のいずれかに記載の回路装置。
【請求項１２】
回路装置の消費電力を制御する方法であって、
少なくとも一つの回路装置に加えられるロードを決定するステップと、
前記決定ステップに応じて少なくとも一つの部品の駆動容量を調節するステップと、
を含む方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、回路装置の動作中に加えられるロード（ｌｏａｄ）が可変である回路部品を少なくとも一つ有する回路装置に関する。さらに、本発明はこのような回路装置、例えばフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、の消費電力を制御する方法に関する。
【０００２】
特定用途向け集積回路（ＡＳＩＣ）とは違い、ＦＰＧＡはロードされる設定ビットストリームに従って異なる機能を実行することができる。バッファ、論理ゲート、接続ボックス、スイッチボックス等のようなＦＰＧＡ内の回路部品は、ＦＰＧＡ内へロードされる設定ビットストリームにより決定される設定に応じた異なる入力ロード（ファンイン）と出力ロード（ファンアウト）を有する。ＦＰＧＡ回路設計の従来の方法は常に最悪の事態のロードのための部品を設計していた。このことは配置及び配線をした後のレイアウトから正確なロードが決定できるＡＳＩＣ設計では適当である。
【０００３】
それに対してＦＰＧＡでは、この方法は、駆動されたり特定の設定の部品に加えられたりするロードが最悪の事態のロードより極めて小さくできるという事実によって過設計部品をもたらすかもしれない。
【０００４】
文献ＵＳ２００２／０１４１２３４は電源とグランドの間に接続される直列トランジスタを制御するために特別構成メモリセルが使用されるサブミクロンＩＣデバイスの中の漏れ電流を低減する構造を開示している。この直列トランジスタは漏れ電流を低減するために待機時にオフされる。このように特別構成情報は待機時電力損失を低減するために用いられるが、動作時消費電力は低減しない。従って、この方法は最悪の事態のロードを駆動するために設計された過設計部品に伴う大容量のオーバーヘッドを未だ被る。
【０００５】
それゆえ本発明は回路装置及び部品の過設計を少なくとも減少できる消費電力の制御方法を提供することを目的とする。
【０００６】
この目的は請求項１に請求されているような回路装置及び請求項１１に請求されているような方法によって達成される。
【０００７】
従って、過設計の問題は、少なくとも一つの回路部品に加えられる実際のロードを検査することにより決定される潜在ロードに応じたちょうど十分な駆動容量を有するように部品を調整することにより解決される。その結果、部品設計は極めて低いロードから最悪の状態のロードまでの異なるロード状況での最小電力遅延積に適応できる。この解決法はまた待機時漏れ電流を低減するために部品の動作の待機モードでも適用できる。
【０００８】
決定手段は回路装置にロードされる設定情報に基づいたロードを決定するために設定してもよい。特に、この設定情報は設定メモリに記憶されてもよい。例として、設定情報は少なくとも一つの部品の少なくとも一つの入力ロード及び出力ロードを定義する設定ビットストリームから成るようにしてもよい。その結果、例えばＦＰＧＡや他の設定可能回路装置に用いられる設定情報は個別部品の駆動容量に適応するために用いることができ、選択された設定での十分な駆動容量を供給するために部品を調整することで消費電力を最適化する。
【０００９】
特に、調節手段は少なくとも一つの部品のバッファサイズやバッファ数を変えるように設定してもよい。このことは決定手段に応答する個別バッファやバッファ部のスイッチのオン、オフにより実現してもよい。例として、バッファやバッファ部のスイッチのオン、オフのために調節手段により少なくとも一つの制御信号が生成されるようにしてもよい。このように、より小さいロードが部品に加えられたときに速度及び／または安全なエネルギーを得るためにロードまたは設定に応じて適応できるプログラム可能な設定が得られる。特に、制御信号は決定手段から得られる選択信号の最上位ビット信号から得るようにしてもよい。この場合、例えばＦＰＧＡの設定メモリから供給される選択信号はトラックバッファを待機モードに切り替えるために直接用いることができる。このことは動作時のエネルギー消費のかなりの低減となる。この低減はバッファの小さいエリアオーバーヘッドで得られる。
【００１０】
本発明の別の態様によれば、回路装置の回路素子の閾値電圧を変えるように調節手段を構成してもよい。これは決定手段に対応する少なくとも一つのバイアス電圧を変化させることで達成できる。バイアス電圧を印加することで、バッファはサイズを小さくでき、さらには電力遅延積低減や高速化ができる。従って、実際の設計に基づいて、バッファは同じ又はより早い速度で最低電力遅延積となるよう最適化できる。
【００１１】
さらなる有利な成果は従属クレームに定義される。本発明は添付した図面を参照し好適な実施形態に基づいてより詳細に説明されるであろう。
【００１２】
好適な実施形態を図１に示されるような典型的なＦＰＧＡ回路装置に基づいて説明する。
【００１３】
図１によると、ＦＰＧＡ回路装置は論理ブロック２０、入力／出力ブロック（図示しない）及びプログラム可能な配線を備える。この場合、いわゆるアイランド形式のＦＰＧＡが示され、論理ブロック２０は４つの側部すべてが組立配線部１０に囲まれている。論理ブロック２０の入力端子又は出力端子はプログラム可能なスイッチの接続ボックスを介して、論理ブロック２０に隣接したチャネルに複数の配線を有する配線部１０へ接続できる。すべての水平チャネルと垂直チャネルの交差部にスイッチボックス３０を備える。従って、ＦＰＧＡ相互接続は所定の回路設定を実現するためにスイッチボックス３０のプログラミングにより設定できる。
【００１４】
図２Ａは論理ブロック２０を図１の配線部１０へ接続するために用いられる接続ボックスを示す。図２Ａによれば、配線部１０の配線３０１はトラックバッファ３０４及びＦＰＧＡへロードされる設定情報から生じ、個別メモリセル、例えばスタティックランダムアクセスメモリ（ＳＲＡＭ）セル３０２、に記憶可能な選択信号Ｓ０、Ｓ１により制御される多重化回路６０を介して論理ブロック２０の入力ポートに接続される。二元選択信号Ｓ０、Ｓ１の論理レベルの組み合わせに基づいて、トラックバッファ３０４の出力の一つは論理ブロック２０の入力ポートに接続される。
【００１５】
図２Ｂは図１のスイッチボックスまたはその他のＦＰＧＡ内の展開ノードの内部の概略構成を示す。バッファ３０４はＦＰＧＡへロードされる設定情報から得られる各選択信号ＣＭ１〜ＣＭ４により制御されるプログラム可能なスイッチＳ１〜Ｓ４を駆動するために用いられる。
【００１６】
図１に示されるような接続ボックスのこのようなバッファ３０４や図２に示されるような展開パス及び／又はスイッチボックス３０はＦＰＧＡに多数備えられる。従って、ＦＰＧＡにより消費されるエネルギー全体の削減を実現するために、これらの部品で消費されるエネルギーの総量を減らすことが望ましい。ＦＰＧＡとＡＳＩＣのエネルギー消費の間には３桁の大きさの違いがあるため、エネルギーの総量を減らすことはＦＰＧＡでは特に重大なことである。
【００１７】
それゆえ、設定情報の調査により決定される潜在ロードに応じてちょうど十分な駆動容量を有するために、ＦＰＧＡの部品を調整することが提案されている。
【００１８】
第１および第２の好適な実施形態によると、十分な駆動容量のための調整はバッファ３０４のサイズ及び／又は個数を変えることで達成できる。特に、駆動容量または駆動強度は部品に加えられる又は部品が駆動するために有する潜在ロードに基づいて変わる。
【００１９】
図３は第１の好適な実施形態により提案される図２Ａの接続ボックスの改良品を示し、設定メモリから与えられる選択信号Ｓ０およびＳ１はトラックバッファ３０４の制御、例えばそれらを待機モードに設定、に直接使用される。このことは、トラックバッファ３０４と電源端子との接続を切るための制御可能なスイッチ素子、例えばトランジスタ素子、を備えることで実現できる。
【００２０】
図３に示すこの例では、選択信号のうち最上位ビット信号Ｓ１のみがスイッチ素子３０５の制御に使用され、図３の上２つのスイッチ素子は反転したＭＳＢ選択信号Ｓ１により下２つのスイッチ素子と反対の状態に切り替えられる。したがって、多重回路の選択により、左２つまたは右２つのトラックバッファ３０４のどちらかが待機状態になる。マルチプレクサのＭＳＢ選択信号がハイのとき、２つの上位トラックバッファ３０４がオンし、選択信号Ｓ１がローのとき、２つの下位トラックバッファがオンする。使用されないトラックバッファを待機状態にすることにより、動作エネルギー消費の低減を実現できる。さらに、トラックバッファを待機状態にするのにＭＳＢ選択信号Ｓ１のみを用いることは、完全にエリアオーバーヘッドなくエネルギー消費を少なくするという利点を与える。しかし、この場合、使用していないトラックバッファすべてがオフしているわけではなく、バッファ全体の半数のみである。もし使用していないトラックバッファすべてをオフするには、使用されているトラックバッファ、すなわちマルチプレクサを介して切り替えられる信号線のトラックバッファ、のみを動作状態のままにしておくという形で、スイッチ素子３０５の制御信号を与えるために選択信号Ｓ０及びＳ１を復号する専用復号回路を備えられる。
【００２１】
復号回路を有さないＭＳＢ選択の使用はすでにエリアオーバーヘッドのない４：１マルチプレクサを有する０．１３μｍＣＭＯＳ技術の接続ボックスに対して１１．２パーセントの動作エネルギーの低減を導いている。より大きいマルチプレクサに対しては、さらに大きな低減が達成できる。トラックバッファ３０４と電源端子との接続を切る制御信号のようなマルチプレクサ自体の選択信号の使用は、接続ボックス３０内のバッファ３０４のいくつかがオフしている時に浮遊ノードによるノイズが防止されるというさらなる利点を備える。
【００２２】
図４は第２の好適な実施形態によるバッファ３０４のプログラム可能な構成を示す。プログラム可能なバッファ３０４は常に動作状態の２つの小さいインバータ３０４０を備える。その他のバッファ段またはバッファ部３０４１〜３０４６はオン・オフ切り替えのプログラム可能または制御可能である。特にプログラム可能なバッファ３０４は、そのバッファ段３０４１〜３０４６がすべてオンしたときにその遅延が従来のバッファに対応するように設定される。この設定は最悪の場合のロードに用いられる。プログラム可能なバッファ３０４のバッファ段３０４１〜３０４６のいくつかをオンまたはオフすることにより、実際のロードに応じて、バッファが最悪の場合のロードより極めて小さいロードを駆動するとき重要な速度アップとエネルギーの節約が実現できる。図４の容量ＣＬはプログラム可能なバッファ３０４により駆動される容量性ロードを表す。
【００２３】
図５は図４のバッファ段３０４１〜３０４６のさらに詳細な図を示し、プログラム可能なバッファ段３０４１〜３０４６のオン・オフに用いられる制御信号ＣＭＮは、ＦＰＧＡの設定メモリ４０から与えられる設定情報に基づいて復号又は制御回路５０で生成される。制御信号ＣＭＮがローレベルのとき、各プログラム可能なバッファ段はオンし、制御信号ＣＭＮがハイレベルのとき、各プログラム可能なバッファ段はオフする。図５では、この動作は直列接続された２つのｐチャネルトランジスタＭＰ１、ＭＰ２及び２つのｎチャネルトランジスタＭＮ１、ＭＮ２を備えるＣＭＯＳバッファ回路により実現され、トランジスタの一つに制御信号ＣＭＮが与えられ、逆のチャネル極性のトランジスタのもう一つに反転した制御信号ＣＭＮが与えられる。従って、これら２つの制御されるトランジスタはそれぞれバッファ段を駆動または停止させるために選択信号ＣＭＮによりオン・オフ切り替えができる。
【００２４】
制御信号が活性化または非活性化される必要がある容量性ロードのレンジを決定するために、シミュレーションを行ってもよい。このようなシミュレーションによってもたらされ得る結果が下記の図６〜９に示される。これらのグラフでは、凡例“ＣＯＮＶ”は従来のバッファ、凡例“ＰＲＧｕｖｗｘｙｚ”はプログラム可能なバッファ３０７をいい、変数“ｕ”〜“ｚ”の２進値は図４のバッファ段３０４１〜３０４６のスイッチ状態を表す。従って、“ＰＲＧ１１１１１１”はすべての段がオンしているプログラム可能なバッファを示し、一方“ＰＲＧ１１００００”は段３０４１及び３０４２がオンし、残りの段３０４３〜３０４６がオフしているプログラム可能なバッファを示す。
【００２５】
図６及び図７は異なるバッファ設定に対する遅延と容量性ロードの関係を示す図表を表し、一方図８及び図９は０．１３ｕｍＣＭＯＳ技術での異なるバッファ設定に対する電力・遅延の積（エネルギー消費を示す）と容量性ロードの関係を示す図表を表す。シミュレーションでは、最小ロードから最悪の場合のロードの変化を模擬するために、図４のプログラム可能なバッファ３０４の出力における容量性ロードＣＬは１０ｆＦ〜２ｐＦとしている。
【００２６】
図６〜図９から、１０〜４０ｆＦの範囲のロードに対する許容遅延において設定“ＰＲＧ１１００００”が最小エネルギー消費を導くと結論できる。同様に、他の範囲のロードに対して、プログラム可能なバッファは許容遅延及び最小エネルギー消費となるよう調整できる。このことは、設定メモリ４０から得られる設定情報に基づいて、必要とされる数の段がオンするように適切な方法でプログラム可能なバッファを制御するために制御回路５０をプログラムすることで実現される。
【００２７】
本発明の別の態様によれば、回路部品は回路素子の閾値電圧の調整により潜在ロードに応じてちょうど十分な駆動容量を有するよう調整できる。
【００２８】
図１０は多段バッファ回路の回路配線図を示し、ｎウェルバイアス電圧ＶＮＷ及びｐウェルバイアス電圧ＶＰＷは個別トランジスタ素子又は他の半導体素子の閾値電圧を変えるために制御できる。バイアス電圧の制御は従来のバッファと比較して、１０ｆＦと小さいロードから２．７５ｐＦまでのロードの全範囲に対し同一または速い速度で、低い電力遅延積（ＰＤＰ）を有する小さいバッファ回路を実現できるという利点を導く。
【００２９】
設定認識の利用に基づいて従来技術と比較して同じか又は速い速度で最小ＰＤＰのための最適化の手法を説明する。
【００３０】
図１０によれば、制御回路５０は設定メモリ４０から与えられる設定情報に基づき、バイアス電圧ＶＮＷ及びＶＰＷの生成または供給のためにこの第３の実施形態で用いられている。
【００３１】
図１１〜図１４は従来のバッファ回路に対して正規化されバイアス電圧が制御された図１０のバッファ回路の１０ｆＦの小さい容量性ロード（図１１及び図１３）および２．７５ｐＦの最悪の場合の容量性ロード（図１２及び図１４）に対する遅延およびＰＤＰそれぞれを表す図である。駆動される容量が実際に図１１及び図１３の場合のように小さいとき、従来のバッファはサイズが大きすぎ、多くの電力を消費するであろう。
【００３２】
もし提案されている図１０のプログラム可能または制御可能なバッファがＶＮＷ＝１．２Ｖ、ＶＰＷ＝０Ｖの通常のバイアス電圧で使用された場合、バッファは小さいため、ＰＤＰの２０パーセント削減が達成でき、同時に同じ速度を保つ。図１２及び図１４は最悪の場合の容量性ロード２．７５ｐＦでの従来のバッファに対して正規化された図１０の提案されたバッファの遅延及びＰＤＰを示す。特に、図１１の異なる領域は、左上の領域が０．７から０．８、黒い左領域が０．８から０．９、真ん中のグレーの領域が０．９から１の規格化された遅延の平均を表す。図１２では、左上部の黒い小さな領域が０．９から０．９５、左上部の小さい白い領域が０．９５から１、残りの領域が０．８５から０．９の規格化された遅延の平均である。図１３では、左上角、右上角、右下角の小さい白い領域が０．９４から０．９８、残りの白い領域が０．９から０．９４、グレーの領域が０．８６から０．９、真ん中の黒い領域が０．８２から０．８６の規格化されたＰＤＰの平均を表す。図１４では、図の左上部のグレーの領域が０．８から０．９９、黒い領域が１．５６から１．７５、真ん中の白い領域が１．１８から１．３７、右下角の白い領域が１．３７から１．５６の規格化されたＰＤＰの平均である。
【００３３】
フォワードバイアスを印加すると、提案されているバッファは従来のバッファより速く、小さいＰＤＰを有することが分かる。例えば、バイアス電圧ＶＮＷ＝０．７Ｖ、ＶＰＷ＝０．５Ｖのとき、提案されているバッファはより速くかつより低い電力遅延積（ＰＤＰ）を有する。
【００３４】
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの閾値低下を用いることでバイアス電圧はチップ上で生成できる。高いクロックレートでは安定した基準を与えるが、遅いクロックレートでは、制御回路５０により制御可能なグローバルオンチップ基準生成回路が与えられる。
【００３５】
バイアス電圧は必ずしも基準電圧発生器により生成されなければならないわけでなく、例えば図１０の制御回路５０に備えられていてもよい論理回路によっても生成できることに注目すべきである。そのとき論理回路は、バッファが駆動するスイッチを制御するＦＰＧＡの設定メモリ４０の観察及び図１０のバッファ回路のｎウェルに印加するバイアス電圧ＶＮＷとｐウェルに印加するバイアス電圧ＶＰＷの変化により決定されるバッファのロードの変化に対応する。
【００３６】
提案されている十分な駆動容量のための回路部品の調整は、第１および第２の実施形態で提案したバッファのサイズの変更または第３の実施形態で提案した閾値電圧の調整、または両方の組み合わせによっても実現できる。従って、エネルギー効率は部品が駆動のために有する又は部品に供給される潜在ロードに基づき駆動強度を変化させることで実現できる。
【００３７】
提案されている手法はＦＰＧＡのエネルギー消費を削減するだけでなく、電流の微分係数（ｄＩ／ｄｔ）により発生するオフ状態の漏れ電流やノイズを削減することに注目すべきである。この微分係数は単位時間当たりにバッファが電源から排出する電流が少ないことを意味し、低い供給限界及び電磁妨害（ＥＭＩ）に帰結する。さらに本発明は上記実施形態に制限されず、動作時の潜在ロードを決定できるどんな回路部品の設計にも適用できる。例として、提案されている手法はＡＳＩＣの一部のｅＦＰＧＡ回路に適用できる。提案している実施形態において、ＮＭＯＳトランジスタとＰＭＯＳトランジスタは必ずしももう一つとグランドの間およびもう一つと電源の間に配置する必要はなく、バッファやバッファ段の出力ノードと最下部のトランジスタの間、または出力ノードと最上部のトランジスタの間にも配置できる。一般に、提案されている手法は低エネルギー回路装置のどんなロード感応ビット構成認識部品の設計にも適用できる。バッファ、論理ゲート、接続ボックス、スイッチボックス等の設定により異なる論理入力ロード及び出力ロードを有するどんな回路部品も、部品の予測ロードの決定及び／または許容遅延でロードを操作するのに十分な部品の駆動電力を動的に測定することにより制御できる。このように実施形態は添付した請求の範囲内で変更できる。
【図面の簡単な説明】
【００３８】
【図１】本発明が実施されうるＦＰＧＡの構成を示す回路図である。
【図２Ａ】ＦＰＧＡに用いられている従来の接続ボックスを示す。
【図２Ｂ】ＦＰＧＡに用いられているファンアウトパス駆動バッファを示す。
【図３】第１の好適な実施形態による接続ボックスの構成を示す。
【図４】第２の好適な実施形態によるバッファ回路の構成を示す。
【図５】第２の好適な実施形態で用いられるプログラム可能なバッファ部のさらに詳細な図を示す。
【図６】異なるロード範囲での従来および第２の好適な実施形態によるプログラム可能なバッファの遅延と容量性ロードの関係図を示す。
【図７】異なるロード範囲での従来および第２の好適な実施形態によるプログラム可能なバッファの遅延と容量性ロードの関係図を示す。
【図８】異なるロード範囲での従来および第２の好適な実施形態によるプログラム可能なバッファの電力遅延積と容量性ロードの関係図を示す。
【図９】異なるロード範囲での従来および第２の好適な実施形態によるプログラム可能なバッファの電力遅延積と容量性ロードの関係図を示す。
【図１０】第３の好適な実施形態による閾値電圧を変えるバッファ回路を示す。
【図１１】異なる容量性ロードにおける異なるバイアス電圧に対する標準化された遅延の図を示す。
【図１２】異なる容量性ロードにおける異なるバイアス電圧に対する標準化された遅延の図を示す。
【図１３】異なる容量性ロードにおける異なるバイアス電圧に対する標準化された電力遅延積の図を示す。
【図１４】異なる容量性ロードにおける異なるバイアス電圧に対する標準化された電力遅延積の図を示す。
【図１】
2007517450.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007517450.tif 000012
【図１０】
2007517450.tif 000013
【図１１】
2007517450.tif 000014
【図１２】
2007517450.tif 000015
【図１３】
2007517450.tif 000016
【図１４】
2007517450.tif 000017
【国際調査報告】
2007517450.tif 000018
2007517450.tif 000019