(57)【要約】  半導体処理ステップに関連するエッチ・バイアスを決定するテスト装置であって、基板と、基板上にあり第１の幅を有する第１のカソード層と、基板上にあり第２の幅を有する第２のカソード層と、基板上にあるカソードの大きな面積とを含んでおり、カソードの大きな面積は、第１及び第２の幅のいずれよりも実質的に大きな第３の幅Ｗ“及び長さＬ”を有する。
2007507901.tif 000002
【特許請求の範囲】
【請求項１】
半導体処理ステップと関連するエッチ・バイアスを決定するテスト装置であって、
基板と、
前記基板上にあり第１の幅を有する第１のカソード・フィンガと、
前記基板上にあり第２の幅を有する第２のカソード・フィンガと、
前記基板上にありカソード・プラットフォームと、
を備えており、前記カソード・プラットフォームは、共に前記第１及び第２の幅のいずれよりも実質的に大きな第３の幅Ｗ“と長さＬ”とを有することを特徴とするテスト装置。
【請求項２】
請求項１記載の装置において、カソード・プラットフォームの前記幅Ｗ“及び長さＬ”は、ＣＡＴを前記カソード・プラットフォームの理論的な単位面積キャパシタンス、ＣＰＴを前記カソード・プラットフォームの理論的な単位周囲キャパシタンス、Δを前記カソード・プラットフォームのエッチ・バイアスとして、
ＣＡＴ（Ｌ“−Δ）（Ｗ”−Δ）／２ＣＰＴ（Ｌ“＋Ｗ”−２Δ）＞５０
によって定義されることを特徴とする装置。
【請求項３】
請求項１記載の装置において、
前記第１のカソード・フィンガに隣接して離間している第１のアノード・フィンガと、
前記第２のカソード・フィンガに隣接して離間している第２のアノード・フィンガと、
を更に備えており、前記第１のアノード・フィンガと前記第１のカソード・フィンガとの間のキャパシタンスは、前記第２のアノード・フィンガと前記第２のカソード・フィンガとの間のキャパシタンスと異なることを特徴とする装置。
【請求項４】
請求項１記載の装置において、前記第１のカソード・フィンガは、
カソード層と、
前記カソード層の上のカソード・オーミック層と、
前記カソード・オーミック層の上のカソード金属と、
を更に備えていることを特徴とする装置。
【請求項５】
請求項４記載の装置において、前記カソード層は、ＩｎＰとＩｎＡｌＡｓとで構成されるグループから形成されることを特徴とする装置。
【請求項６】
請求項４記載の装置において、前記カソード層は、ＩｎＧａＡｓとＩｎＡｓとで構成されるグループから形成されることを特徴とする装置。
【請求項７】
請求項４記載の装置において、前記カソード層はＮドープされていることを特徴とする装置。
【請求項８】
請求項４記載の装置において、前記カソード層はＰドープされていることを特徴とする装置。
【請求項９】
請求項１記載の装置において、前記基板は、
サブコレクタ層と、
前記サブコレクタ層の上のコレクタ層と、
前記サブコレクタ層の上のアノード層と、
を更に備えていることを特徴とする装置。
【請求項１０】
請求項９記載の装置において、前記サブコレクタ層は、ＩｎＧａＡｓとＩｎＰとで構成されるグループから形成されることを特徴とする装置。
【請求項１１】
請求項９記載の装置において、前記コレクタ層は、ＩｎＧａＡｓとＩｎＰとで構成されるグループから形成されることを特徴とする装置。
【請求項１２】
請求項９記載の装置において、前記アノード層は、ＩｎＧａＡｓとＧａＡｓＳｂとで構成されるグループから形成されることを特徴とする装置。
【請求項１３】
請求項１記載の装置において、カソード・プラットフォームの前記幅Ｗ“及び長さＬ”は、ＪＡＴを電圧に応答する理論的な単位面積電流、ＪＰＴを電圧に応答する理論的な単位周囲電流、Δを前記カソード・プラットフォームのエッチ・バイアスとして、
ＪＡＴ（Ｌ“−Δ）（Ｗ”−Δ）／２ＪＰＴ（Ｌ“＋Ｗ”−２Δ）＞５０
によって定義されることを特徴とする装置。
【請求項１４】
請求項１記載の装置において、
前記第１のカソード・フィンガに隣接して離間している第１のアノード・フィンガと、
前記第２のカソード・フィンガに隣接して離間している第２のアノード・フィンガと、
を更に備えており、前記第１のアノード・フィンガと前記第１のカソード・フィンガとの間に電圧が印加されたときに前記２つのフィンガの間に生じる電流は、前記第２のアノード・フィンガと前記第２のカソード・フィンガとの間に前記電圧が印加されたときに前記２つのフィンガの間に生じる電流と異なることを特徴とする装置。
【請求項１５】
半導体プロセスにおけるテスト装置であって、
基板の上にありそれぞれが第１の幅を有しくし形に結合された複数の第１のカソード・フィンガ及び第１のアノード・フィンガと、
基板の上にありそれぞれが前記第１の幅とは異なる第２の幅を有しくし形に結合された複数の第２のカソード・フィンガ及び第２のアノード・フィンガと、
を備えており、前記第１のカソード・フィンガと前記第１のアノード・フィンガとの間のキャパシタンスが前記第２のカソード・フィンガと前記第２のアノード・フィンガとの間のキャパシタンスと異なっているか、又は、前記第１のカソード・フィンガと前記第１のアノード・フィンガとの間に印加された電圧に応答する電流が前記第２のカソード・フィンガと前記第２のアノード・フィンガとの間に印加された電圧に応答する電流と異なるか、いずれか一方であることを特徴とするテスト装置。
【請求項１６】
請求項１５記載のテスト装置において、
前記複数の第１のカソード・フィンガをカソード・パッドに接続するカソード・バスと、
前記複数の第１のアノード・フィンガをアノード・パッドに接続するアノード・バスと、
を更に備えていることを特徴とするテスト装置。
【請求項１７】
請求項１６に記載のテスト装置において、
前記複数の第１のカソード・フィンガと連絡するカソード測定手段と、
前記複数の第１のアノード・フィンガと連絡するアノード測定手段と、
を更に備えており、前記カソード測定手段と前記アノード測定手段との間のキャパシタンスか又は電流かのどちらか一方が測定されることを特徴とするテスト装置。
【請求項１８】
半導体テスト装置であって、
集積回路の能動領域の一部を占有するテスト治具領域と、
前記テスト治具領域にあり、それぞれが第１の幅を有しくし形に結合された複数の第１のカソード・フィンガと第１のアノード・フィンガとを有する第１のテスト治具と、
前記テスト治具領域にあり、それぞれが前記第１の幅とは異なる第２の幅を有しくし形に結合された複数の第２のカソード・フィンガと第２のアノード・フィンガとを有する第２のテスト治具と、
を備えており、前記第１のカソード・フィンガと前記第１のアノード・フィンガとの間のキャパシタンスが前記第２のカソード・フィンガと前記第２のアノード・フィンガとの間のキャパシタンスと異なっているか、又は、前記第１のカソード・フィンガと前記第１のアノード・フィンガとの間に印加された電圧に応答する電流が前記第２のカソード・フィンガと前記第２のアノード・フィンガとの間に印加された電圧に応答する電流と異なるか、いずれか一方であることを特徴とするテスト装置。
【請求項１９】
請求項１８記載の装置において、
前記第１のカソード・フィンガと前記第１のアノード・フィンガとの間のキャパシタンスか又は前記第１のカソード・フィンガと前記第１のアノード・フィンガとの間に印加された電圧に応答する電流かどちらか一方を測定するパッド手段を更に備えていることを特徴とする装置。
【請求項２０】
請求項１９記載の装置において、
前記第１及び第２の幅よりも実質的に大きな幅Ｗ“及び長さＬ”を有し前記テスト治具領域にあるカソード・プラットフォームを更に備えていることを特徴とする装置。
【請求項２１】
半導体処理ステップにおいてエッチ・バイアスΔを計算する方法であって、
カソード・プラットフォームとアノード・プラットフォームとの間のキャパシタンスを測定して単位面積キャパシタンスを計算するステップと、
共に第１の幅を有する第１のカソード・フィンガと第１のアノード・フィンガとの間の第１のフィンガ・キャパシタンスを測定するステップと、
前記第１の幅とは異なる第２の幅を共に有する第２のカソード・フィンガと第２のアノード・フィンガとの間の第２のフィンガ・キャパシタンスを測定するステップと、
前記単位面積キャパシタンスと、前記第１のフィンガ・キャパシタンスと、前記第１のフィンガ幅と、前記第２のフィンガ・キャパシタンスと、前記第２のフィンガ幅とから前記エッチ・バイアスΔを計算するステップと、
を含むことを特徴とする方法。
【請求項２２】
請求項２１記載の方法において、前記単位面積キャパシタンスと前記第１のフィンガ・キャパシタンスと前記第２のフィンガ・キャパシタンスとからエッチ・バイアスΔを計算するステップは、
ＣＦをカソード・フィンガのカソード・キャパシタンス、ＣＡを前記単位面積キャパシタンス、Ｌ及びＷを前記第１のカソード・フィンガと前記第１のアノード・フィンガと前記第２のカソード・フィンガと前記第２のアノード・フィンガとのそれぞれの長さ及び幅として、
ＣＦ＝ＣＡ（Ｌ−Δ）（Ｗ−Δ）＋２ＣＰ（Ｌ＋Ｗ−２Δ）
によって記述されるＷに対するＣＦ（Ｗ）の線形回帰を実行してＣＦ（Ｗ＝０）を見つけるステップを更に含むことを特徴とする方法。
【請求項２３】
半導体処理ステップにおいてエッチ・バイアスΔを計算する方法であって、
カソード・プラットフォームとアノード・プラットフォームとの間に印加された電圧への電流応答を測定して単位面積電流を計算するステップと、
共に第１の幅を有する第１のカソード・フィンガと第１のアノード・フィンガとの間に印加された電圧への電流応答を測定するステップと、
前記第１の幅とは異なる第２の幅を共に有する第２のカソード・フィンガと第２のアノード・フィンガとの間に印加された電圧への電流応答を測定するステップと、
前記単位面積電流と、前記第１のフィンガ電流応答と、前記第１のフィンガ幅と、前記第２のフィンガ電流応答と、前記第２のフィンガ幅とから前記エッチ・バイアスΔを計算するステップと、
を含むことを特徴とする方法。
【請求項２４】
請求項２１記載の方法において、前記単位面積電流と前記第１のフィンガの電流応答と前記第２のフィンガの電流応答とからエッチ・バイアスΔを計算するステップは、
ＪＦをカソード・フィンガのカソード電流、ＪＡを前記単位面積電流、Ｌ及びＷを前記第１のカソード・フィンガと前記第１のアノード・フィンガと前記第２のカソード・フィンガと前記第２のアノード・フィンガとのそれぞれの長さ及び幅として、
ＪＦ＝ＪＡ（Ｌ−Δ）（Ｗ−Δ）＋２ＪＰ（Ｌ＋Ｗ−２Δ）
によって記述されるＷに対するＪＦ（Ｗ）の線形回帰を実行してＪＦ（Ｗ＝０）を見つけるステップを更に含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体処理に関し、特に、エッチ・バイアスをモニタするオンチップのテスト構造に関する。
【背景技術】
【０００２】
半導体のデザイン及び製造にとって特別な関心事として、エッチ・バイアス（所望の又は書かれた寸法と実際に製造された寸法との幾何学的な差異）の正確な決定がある。エッチ・バイアスの正確なモニタリングと制御とは、装置のモデル化にとって重要である。エッチ・バイアスは、半導体処理における多数の変数によって影響されるが、それには、ドープされる材料のタイプ、ドーパントのタイプ、エッチングされた層の下にある層の導電性又は絶縁性、エッチングの間に露出される金属の量及びタイプ、そして、エッチ・バイアスの予想及び設計を困難にするそれ以外の様々な特性などが含まれる。
【０００３】
半導体処理においてエッチ・バイアスをモニタする従来の方法には、伝送電子マイクロスコピー（ＴＥＭ）や走査電子マイクロスコピー（ＳＥＭ）の何らかの形態を用いてエッチ・バイアスを物理的に測定することが含まれる。例えば、H. Leungは、米国特許第４，７１７，４４５号の中で、エッチ抵抗性構造を基準として用い、それと対照させて、非エッチ抵抗性構造におけるエッチ・バイアスを光学的に測定するというＳＥＭ技術を説明している。しかし、運の悪いことに、ＴＥＭもＳＥＭも、共に、ウエハや対象デバイスを洗浄するために停止し、構造を洗浄し、その上でエッチ・バイアスを光学的に検証することを含む。これらは、構造に対して破壊的であり、実行に時間を要し、ＳＥＭの場合には、不要な電子衝撃やサンプルの更なる破壊を結果的に生じさせる可能性がある。これら２つの技術の破壊的な性質に加えて、構造の幾何学的配置が１ミクロン未満に向かっている産業の傾向からも、これらの技術の使用は、排除される。０．１−０．２ミクロン（サブミクロン）のオーダーのエッチ・バイアスは、ＴＥＭ及びＳＥＭ技術では、正確に測定するのが困難である。
【０００４】
より最近は、エッチ・バイアスは、抵抗性ライン幅バイアス（ＲＬＷＢ）と称される技術を用いて決定されている。この技術は、特定のサンプル構造に関して、測定された抵抗値と計算された抵抗値との差を計算する。ＲＬＷＢは、断面積を見つけるという目的で横型（lateral）構造を測定するのに有効である。しかし、不運にも、ＲＬＷＢは、ＰＮ接合や低濃度ドープ（lightly doped）側と高濃度ドープ（heavily doped）側とを有する接合などで半導体デバイスにおけるドーピングが変動する材料接合の幅を見出すことが目的である場合には、うまく機能しない。
【０００５】
従って、サブミクロンの範囲での測定値を求めてドーピングが変動する材料接合におけるエッチ・バイアスを測定しモニタする技術に対する必要性が存在している。
【発明の開示】
【０００６】
半導体処理ステップと関連するエッチ・バイアスを決定するテスト装置は、基板と、前記基板上にあり第１の幅を有する第１のカソード・フィンガと、前記基板上にあり第２の幅を有する第２のカソード・フィンガと、前記基板上にあるカソード・プラットフォームと、を備えており、前記カソード・プラットフォームは、共に前記第１及び第２の幅のいずれよりも実質的に大きな第３の幅Ｗ“と長さＬ”とを有する。
【０００７】
本発明のある実施例では、エッチ・バイアスを計算する方法であって、カソード・プラットフォームとアノード・プラットフォームとの間のキャパシタンスを測定して単位面積キャパシタンスを計算するステップと、共に第１の幅を有する第１のカソード・フィンガと第１のアノード・フィンガとの間の第１のフィンガ・キャパシタンスを測定するステップと、前記第１の幅とは異なる第２の幅を共に有する第２のカソード・フィンガと第２のアノード・フィンガとの間の第２のフィンガ・キャパシタンスを測定するステップと、を含む方法が説明される。前記エッチ・バイアスΔは、前記単位面積キャパシタンスと、前記第１のフィンガ・キャパシタンスと、前記第１のフィンガ幅と、前記第２のフィンガ・キャパシタンスと、前記第２のフィンガ幅とから計算される。
【０００８】
別の実施例では、エッチ・バイアスを計算するのに電流測定が用いられるのであるが、カソード・プラットフォームとアノード・プラットフォームとの間に印加された電圧への電流応答を測定して単位面積電流を計算するステップと、共に第１の幅を有する第１のカソード・フィンガと第１のアノード・フィンガとの間に印加された電圧への電流応答を測定するステップと、前記第１の幅とは異なる第２の幅を共に有する第２のカソード・フィンガと第２のアノード・フィンガとの間に印加された電圧への電流応答を測定するステップとを含む。エッチ・バイアスΔは、前記単位面積電流と、前記第１のフィンガ電流応答と、前記第１のフィンガ幅と、前記第２のフィンガ電流応答と、前記第２のフィンガ幅とから計算される。
【発明を実施するための最良の形態】
【０００９】
図面におけるコンポーネントは、必ずしもスケール通りではない。その代わりに、本発明の原理を図解することが強調されている。更に、図面においては、異なる図においても、対応する部分を指示するのに同様の参照番号を用いている。
【００１０】
光学的測定に関するＴＥＭ及びＳＥＭ方法という時間を要し破壊的な方法を用いることなく、エッチング・プロセスの対象となるダイの接合におけるエッチ・バイアスを決定するライン幅バイアス（ＬＷＢ）システムについて、説明される。テスト領域が、能動領域又はダイに提供され、それぞれが同様にドープされたＰＮ、Ｐ＋Ｐ−又はＮ＋Ｎ−接合を有する３以上のテスト治具（テスト・フィクスチャ、test fixture）を用いて構成される。第１のテスト治具は、共に長さＬ及び幅Ｗを有するフィンガ状のパターンに形成された接合を有し、それぞれのフィンガは任意のプロセス変動よりも大きく、ＬはＷよりもはるかに大きい。第２のテスト治具もまた、同じドーピングがなされフィンガ状のパターンに形成された接合を有し、それぞれのフィンガは同じ長さＬとより小さな又はより大きな幅Ｗ‘を有する。第３のテスト治具も同じドーピングがなされた接合を有するが、その形状は、ほぼ正方形、長方形又は円形である。治具がＰＮ接合ドーピングを有する場合には、接合のキャパシタンスが測定され、第３の治具から単位面積キャパシタンスが計算される。治具がＰ＋Ｐ−又はＮ＋Ｎ−接合ドーピングを有する場合には、電圧に応答して電流が測定され、第３の治具から単位面積キャパシタンスが計算される。単位面積キャパシタンスと電流とは、共に、プロセス変動及びエッチ・バイアスとは独立である。接合における測定されたキャパシタンスや電流、フィンガ幅、電圧に応答して計算された単位面積キャパシタンスや単位面積電流の間の差が、エッチ・バイアス測定値に変換され、性能のモデル化を向上させ、又は、ダイのレイアウトを変更して製造精度を改善する。
【００１１】
図１には、第１のテスト治具１００の平面図が示され、この第１のテスト治具は、ある実施例では、複数のテスト・フィンガの形状に形成された接合を有する。第１のテスト治具１００は、平行なアライメントでくし形に結合された（interdigitated、以下では単に「くし形」と称する）第１のアノード及びカソード・フィンガ（１１０、１１５）を有している。カソード・フィンガ１１５は、長さＬと幅Ｗとを有し、アノード・フィンガは、好ましくは、同じ長さと幅とを有する。フィンガ（１１０、１１５）は、また、くし形の円形又はジグザグ状のパターンを形成することもある。あるいは、治具１００は、ただ１組の平行、円形又はジグザグ状パターンのフィンガを有することもあり得る。第１のカソード・フィンガ１１５は、第１のカソード・バス１２５を介して第１のカソード・パッド１２０に接続され、フィンガ１１５とパッド１２０とが電圧及び電流を伝達することを可能にしている。それぞれの第１のカソード・フィンガ１１５の長さＬは、その幅Ｗよりもはるかに大きく、両方の寸法は、予測されるエッチ・バイアスΔよりも長く測定される。第１のアノード・フィンガ１１０は、第１のアノード・バスを介して第１のアノード・パッド１３０に接続され、フィンガとパッドとの間で電圧及び電流を伝達することを可能にしている。
【００１２】
第１のペデスタル１４０は、第１のアノード及びカソード・フィンガ（１１０、１１５）と第１のカソード及びアノード・バス（１２５、１３５）との下方に延長する。第１のペデスタルは、エッチ・バイアスを計算するのにキャパシタンスと電流とのどちらが用いられているかに応じてＰ又はＰ＋ドープされたトップ層を有する。アノード層１４２は、それぞれの第１のカソード・フィンガ１１５との第１の接合１４５を破線が示しているように確立する。それぞれの第１の接合１４５の幅は、そのエッチング・プロセスの間にそれぞれの第１のカソード・フィンガによって経験されるエッチ・バイアスの２倍（２Δ）に等しい量だけ、幅Ｗよりも小さい。第１のペデスタル１４０は、第１のペデスタル１４０へのオーミック接点を確立するＮ＋サブコレクタ層１５０の上にあり得る。Ｎ＋サブコレクタ層１５０は、第１のテスト治具がトランジスタとして形成される場合には第１のテスト治具１００へのプローブ接触点であるコレクタ・パッド１５７に結合することができる。そのような場合には、アノード及びカソード・フィンガ（１１０、１１５）は、それぞれ、ベース及びエミッタ・フィンガを形成して、後述するように、ＮＰＮトランジスタを形成する。あるいは、第１のＰＮ接合１４５と関連するエッチ・バイアスΔだけが測定される場合には、Ｎ＋サブコレクタ層１５０を第１のテスト治具１００から取り除くことができる。
【００１３】
図１Ａは、ある実施例では、ＰＮ接合を用いてキャパシタンス測定値からエッチ・バイアスを計算する図１に図解されている第１の治具１００に対する線１Ａ−１Ａに沿った断面図である。第１のカソード・フィンガ１１５は、Ｐドープされたアノード層１４２の上にある。フィンガ１１５は、部分的には、アノード層１４２の上のＮカソード層１５５ａによって定義され、第１の接合１４５をＰＮ接合として確立している。それぞれの第１のカソード・フィンガはまた、Ｎカソード層１５５ａの上のＮ＋オーミック層１６０ａを有し、カソード接点１６５ａとのオーミック接点を確立している。カソード接点１６５ａは、第１のカソード・バス１２５（図１）を介して第１のカソード・パッド１２０に結合され、第１の接合１４５と連絡する第１のカソード・パッド１２０を提供している。Ｎ＋オーミック及びＮカソード層（１６０ａ、１５５ａ）はエッチング可能であるが、それぞれの第１のカソード・フィンガ１１５とのカソード接点１６５ａは、実質的に導電性であり、エッチング抵抗性である。好ましくは、カソード接点１６５ａは、金属で形成される。エッチ・バイアスΔは、第１の接合１４５における第１のカソード・フィンガの両側の幅の変化として図解されており、この変化はエッチング・プロセスの結果として生じる。その第１の接合１４５におけるそれぞれの第１のカソード・フィンガ１１５の幅の変化の全体は、２Δである。
【００１４】
第１のペデスタル１４０は、アノード層１４２の下に延長して第１のペデスタル１４０の中で内部接合１７５ａを形成するするＮコレクタ層１７０ａを含む。Ｎコレクタ層１７０ａは、Ｎ＋サブコレクタ層１５０を介して第１のコレクタに結合され、パッド１５７と第２の接合１７５ａとの間の電気的連絡を提供する。
【００１５】
この実施例では、層１５５ａ、１４２及び１７０ａが、プローブ点を確立する第１のカソード、アノード及びコレクタ・パッド（１２０、１３０、１５７）を有するＮＰＮトランジスタを確立する。
【００１６】
第１のアノード及びカソード・パッド（１３０、１２０）の間に電圧を印加することの結果、それらの間に測定可能なキャパシタンスが生じる。このキャパシタンスは、第１のカソード・フィンガの長さＬ及び幅Ｗと、エッチ・バイアスΔと、第１のカソード・フィンガ１４５のエッチングされた垂直方向の壁とＰアノード層１４２との間に生じる周囲キャパシタンスＣＰとの関数である。より詳しくは、それぞれのフィンガＣＦに対して測定されたキャパシタンスは、次の数式で記述される。ただし、ＣＡは、第１のＰＮ接合１４５における単位面積当たりのキャパシタンスである。
【００１７】
【数１】
2007507901.tif 000003
【００１８】
図１Ａで新たに導入された元素に対するドーパント・タイプは、逆転させることが可能である。すなわち、Ｐドープされたアノード層１４２と、Ｎコレクタ層１７０ａと、Ｎ＋サブコレクタ層１５０とが逆にドープされる場合には、Ｎ＋オーミック接点層１６０ａと、Ｎカソード層１５５ａと、Ｎコレクタ層１７０ａとは、それぞれ、Ｐ＋、Ｐ、Ｐにドープされる。
【００１９】
ある例では、Ｎ＋サブコレクタ層１５０とＮコレクタ層１０７ａとが、好ましくはインジウム・ガリウム・ヒ素（ＩｎＧａＡｓ）を用いて形成されるが、インジウム・リン（ＩｎＰ）など別の半導体材料を用いて形成することもできる。Ｐアノード層１４２は、好ましくは、ガリウム・ヒ素・アンチモン（ＧａＡｓＳｂ）を用いて形成される。Ｎカソード層１５５ａは、好ましくは、ＩｎＰから形成されるが、ＩｎＡｌＡｓなど別の半導体材料からも形成することもできる。同様に、Ｎ＋カソード・オーミック層は、好ましくは、ＩｎＧａＡｓで形成されるが、ＩｎＡｌＡｓなど別の半導体材料からも形成することができる。
【００２０】
様々な領域の厚さは、モニタされる処理ステップによって決定される。例えば、第１のアノード及びカソード・パッド（１３０、１２０）の間の−１から０．５ボルトの範囲の一連のテスト電圧と、それぞれが１００及び１ミクロンである第１のカソード・フィンガの長さ及び幅とに対して設計されるテスト治具の場合は、様々な要素は、概算であるが、次の表１にリスト化された幅を有する。
【００２１】
【表１】
2007507901.tif 000004
【００２２】
しかし、モニタされるプロセスにおいては、通常のトランジスタ設計規則が用いられることを理解すべきである。「＋」（すなわち、Ｐ＋、Ｎ＋など）は、キャリア濃度が少なくとも１×１０１８／ｃｍ３であることを示し、「−」は、キャリア濃度が少なくとも５×１０１６／ｃｍ３未満であることを示す。例えば、Ｎカソード層１５５ａは、好ましくは、Ｎ型のドナー（Ｎｄ）を用いて、ほぼ５×１０１７ｃｍ−３までドープされる。Ｐアノード層１０６は、好ましくは、Ｐ型のアクセプタ（Ｎａ）を用いて、ほぼ５×１０１９ｃｍ−３までドープされる。
【００２３】
図１Ｂは、ある実施例では、電流測定値からエッチ・バイアスを計算するのに用いられるＰ−Ｐ＋接合を有する図１に図解された第１のテスト治具１００のライン１Ｂ−１Ｂに沿った断面図である。図１Ａに図解されている実施例のように、第１のカソード・フィンガ１１５がアノード層１８０ｂの上にあり、第１の接合１４５を確立している。しかし、この実施例では、第１のカソード・フィンガ１１５におけるＮ＋オーミック層１６０とＮカソード層１５５ａとが、Ｐ−空乏層１９０ｂで置き換えられている。また、アノード層１８０ｂは、ＰではなくＰ＋ドープされ、第１の接合１４５をＰ−Ｐ＋接合として確立している。
【００２４】
金属カソード接点１６５ａとＰ−空乏層１８０ｂとＰ＋アノード層１８０ｂとが、ショットキ・ダイオードを確立している。第１のアノード及びカソード・パッド（１３０、１２０）の間に電圧を加えることの結果として、その間に測定可能な電流が生じる。その第１のカソード・フィンガを流れる電流は、上述したキャパシタンスを記述する数式１と同様に、その長さＬ及び幅Ｗと、エッチ・バイアスΔと、第１のカソード・フィンガ１４５のエッチングされた垂直方向の壁とＰ＋アノード層１８０ｂとの間に生じる周囲電流ＪＰとの関数である。より詳しくは、それぞれのフィンガＪＦに関して測定される電流は、次の数式で記述される。ただし、ＪＡは、電圧に応答する第１の接合１４５における単位面積当たりの電流である。
【００２５】
【数２】
2007507901.tif 000005
【００２６】
表１に記述された第１のテスト治具では、Ｐ−空乏層２９０ｂがＮ＋オーミック及びＮカソード層（１６０ａ、１５５ａ）に代わり、約０．２ミクロンの厚さを有する。ＧａＡｓのために設計されるときには、フォワード電圧は公称で０．７ボルトであり、リバース電圧は約５ひく０ボルトである。
【００２７】
図２は、幅がＷ‘である第２のカソード・フィンガ２０５を有する第２のテスト治具２００を示す平面図である。第２のテスト治具２００は、断面が第１のテスト治具２００と実質的に同じであり、第２のＰＮ接合すなわちショットキ・ダイオードを確立することができる。ただし、第２のテスト治具における第２のカソード・フィンガ２１０は、それぞれが、第１のカソード・フィンガ１１５とは幅が異なっている点が相違する。第２のカソード・フィンガ２０５の数及び長さは、第１のカソード・フィンガ１１５とほぼ同じである。第２のアノード・フィンガ２１０は、好ましくは、第２のカソード・フィンガと同じ幅Ｗ’を共有する。第２の接合２１５が、第２のアノード層２２０においてそれぞれの第２のカソード・フィンガ２０５の下に確立される。図解されているように、第２のカソード・フィンガは、幅Ｗよりも小さな幅Ｗ‘を有する。ただし、第２のテスト治具は幅Ｗよりも大きな幅Ｗ‘を有する第２のカソード・フィンガ２０５を有することもできる。フィンガ２０５は、第２のカソード・バス２３０を介して第２のカソード・パッド２２５に結合され、カソード・パッドとフィンガ（２２５、２０５）との間の電気的連絡を与える。第２のアノード・フィンガ２１０は、第２のアノード・バス２４０を介して第２のアノード・パッド２３５に結合され、フィンガ２１０とパッド２２５との間の電気的連絡を可能にする。長さＬと幅Ｗ’とは、どのような予測されたエッチ・バイアスΔやプロセス変動よりも大きい。
【００２８】
第１及び第２のテスト治具（１００、２００）の目的は、フィンガに異なる幅を与えて、後述する方程式（６）から（９）、（１１）及び（１２）を、線形回帰又は何らかの類似する方法を用いてエッチ・バイアスΔについて解くことを可能にすることである。
【００２９】
図３Ａ及び３Ｂには、後述する方程式（３）から（１２）において用いる第１及び第２の接合（１４５、１７５）に対する単位面積キャパシタンス又は電圧に応答する電流を決定するのに用いられる第３のテスト治具３００Ａが図解されている。この第３のテスト治具は、アノード及びカソード・プラットフォーム（３０５ａ、３１０ａ）を有する。カソード・プラットフォームの長さＬ“と幅Ｗ”とは、共に、プロセス変動、エッチ・バイアスΔ及びフィンガ幅Ｗ及びＷ‘のいずれよりも、相当に大きい。アノード・プラットフォームの寸法も同様であり、プロセス変動やエッチ・バイアスΔよりも実質的に大きい。第３のペデスタル３１５Ａは、アノード及びカソード・プラットフォーム（３０５Ａ、３１０Ａ）の下に延長し、アノード層１４２の一部を有する。また、第３のテスト治具がトランジスタとして用いられる場合には、Ｎコレクタ層１７０ａの一部も有する。そのような場合には、Ｎコレクタ層１７０ａは、Ｎ＋サブコレクタ層１５０の上にあり得る。第３の接合３２０ａ（破線によって示されている）は、カソード・プラットフォーム３１０ａのＮドープされたカソード単位層３２５ｂとＰドープされたアノード層１４２との間に確立される。Ｎ＋ドープされたオーミック層３３０ｂはＮドープされたカソード層３２５ｂの上にあり、カソード・プラットフォーム接点３３５ｂとのオーミック接点を確立する。
【００３０】
この実施例の例示的な実現例では、カソード・プラットフォーム３１０は、周囲に対して１００：１に重み付けされた面積の比率を、次の数式３によって定義される。ただし、ＣＡＴは理論的な単位面積キャパシタンス、ＣＰＴは理論的な単位周囲キャパシタンス、Ｌ“は書かれた長さ、Ｗ”は書かれた幅、そしてΔはエッチ・バイアスである。
【００３１】
【数３】
2007507901.tif 000006
【００３２】
Ｌ“及びＷ”をエッチ・バイアスよりもはるかに大きくなるように選択することによって、方程式１に対する解析的な誤差は１％未満となる。別の実現例では、計算されたエッチ・バイアスの精度がそれに付随して低下することを承知しながら、５０：１など周囲に対してより少なく重み付けされた比率を用いることにより、チップ・レイアウトが容易になる。更に別の実現例では、第３のテスト治具を、正方形ではなくて、周囲に対する重み付けされた面積の比率を任意の測定されたキャパシタンスに対するエッチ・バイアスΔの影響を減少させるのに十分な程に大きくなるような、何らかの他の幾何学的形状にすることもできる。
【００３３】
別の実施例では、第３のテスト治具３００ａは、第１及び第２のテスト治具における電流測定をサポートするショットキ・ダイオードとして構成される。Ｎ＋ドープされたオーミック及びＮドープされたカソード層（３３０ｂ、３２５ｂ）は、Ｐ−ドープされた単位空乏層３３５ｂによって置き換えられる。アノード層１４５は、Ｐ＋ドープされて、第３の接合３２０ａを確立する。カソード・プラットフォーム３１０ａは、先の実施例とほぼ同じように、周囲に対して１００：１の重み付けされた面積比率を有し、周囲に対する面積の比率は次の数式４によって定義される、ただし、ＪＴは電圧に応答する理論的な単位面積電流であり、ＪＣＰＴは理論的な単位周囲電流であり、Ｌ“は書かれた長さであり、Ｗ”は書かれた幅であり、Δはエッチ・バイアスである。
【００３４】
【数４】
2007507901.tif 000007
【００３５】
図４は、能動領域４０５を有するサンプル・ダイ４００を示している。テスト治具領域４１０はダイ能動領域４０５の中に位置し、第１、第２及び第３のテスト治具（１００、２００、３００）を含む。テスト治具領域４１０は、デバイスの能動領域の約１５％として示されている。テスト治具に要する領域の面積は、本発明の実現のために重要ではない。むしろ、必要な能動領域の面積は、設計者が希望するテスト治具の数及びサイズに左右される。別の実現例では、テスト治具の領域は、ダイ４００の上のすべての能動領域４０５と同じ位置を占めるのではなく、多くのダイを含むウエハのほんの一部として実現される（図示せず）。そのような場合には、アノード及びコレクタ層（１４２、１７０ａ）は、テスト治具の間に連続するのではなくて、この出願で与えられている方程式への解として、ほぼ同じ寸法とドーパント濃度とを有しうる。テスト治具領域４１０は、また、同じ又は実質的に類似のプロセス・ステップを行うのであれば、ウエハの外部に配置して基板をテストすることもできる。
【００３６】
図５は、図１から図４までに示されたテスト治具を用いて単位長さ当たりの単位キャパシタンスＣＰとエッチ・バイアスΔとを決定するための流れ図である。テスト治具領域４１０は、第１、第２及び第３のテスト治具（１００、２００、３００ａ）を用いて作られる（ブロック５００、５０２、３０４）。別の実現例では、３よりも多くのテスト治具を作成することもできる（ブロック５０６）。テスト治具がキャパシタンス測定のために構成されている場合には（ブロック５０８）、カソード及びアノード・プラットフォーム（３１０ａ、３０５ａ）の間のキャパシタンスＣＭＯが測定され（ブロック５１０）、第３の接合３２０ａの単位面積キャパシタンスＣＡが計算される（ブロック５１２）。単位面積キャパシタンスＣＡは、次の数式５の方程式によって、ＣＭＯの関数として表現される。ただし、別の実現例では、大きな面積の治具３００ａの面積は、長さＬ“に幅Ｗ”を乗じるのではなく、何らかの他の適切な計算によって表現される。
【００３７】
【数５】
2007507901.tif 000008
【００３８】
フィンガ・キャパシタンスＣＦは、異なるフィンガ幅を有するテスト治具１００、２００のそれぞれに対して測定される（ブロック５１４）。解析的には、ＣＦは次の数式によって表現される。ただし、Ｌ及びＷは既知の量である。
【００３９】
【数６】
2007507901.tif 000009
【００４０】
ＣＡは方程式５から計算され、エッチ・バイアスΔ及び周囲キャパシタンスＣＰはＷに対するＣＦ（Ｗ）の線形回帰を用いて計算することができる（ブロック５１６、５１８）。結果的に得られる線の勾配はＣＡＬであり、ｙ切片は２ＣＰＬである（Ｗ＝０の場合）。勾配及びｙ切片は、次の数式７及び８から解析的に決定することができる。
【００４１】
【数７】
2007507901.tif 000010
【００４２】
【数８】
2007507901.tif 000011
【００４３】
これら２つの方程式を組み合わせると、ＣＰは消去され、次のように、Δに対する２次方程式が得られる。
【００４４】
【数９】
2007507901.tif 000012
【００４５】
Δが決定されれば、Δを方程式６ａ及び６ｂに代入すると、ＣＰが決定される（ブロック５１８）。
Δが決定されると、デバイスのモデルを更新して、計算された仕様の精度を向上させることができ、又は、デバイスのレイアウトを変更して製造精度を改善することができる。
【００４６】
テスト治具が電流測定のために構成されている場合には（ブロック５０８）、カソード及びアノード・プラットフォーム（３１０ａ、３０５ａ）の間の電流ＪＭＯが、それらの間に印加された電圧に応答して測定され、第３の接合３２０ａの単位面積電流ＪＡが計算される（ブロック５１２）。単位面積電流ＪＡは、次の数式１０で表現される。
【００４７】
【数１０】
2007507901.tif 000013
【００４８】
フィンガ電流ＪＦは、異なるフィンガ幅を有するテスト治具１００、２００のそれぞれに対して、アノード及びカソード・パッド（１３０、１２０）のそれぞれの間で測定される（ブロック５２４）。キャパシタンスの場合の数式６と同様に、ＪＦは次の数式１１によって表現される。
【００４９】
【数１１】
2007507901.tif 000014
【００５０】
ＪＡは数式１０から計算され、エッチ・バイアスΔと周囲電流ＪＰとはＷに対するＪＦ（Ｗ）の線形回帰を用いて計算することができる（ブロック５１６、５２６）。勾配及びｙ切片は、数式７及び８を用いて解析的に決定することができ、キャパシタンスの代わりに電流を代入することにより、次の数式１２が得られる。
【００５１】
【数１２】
2007507901.tif 000015
【００５２】
例示的な実現例では、ＣＦ及びＪＦの両方が、異なる電圧について測定される。これにより、表面効果などの非理想的な条件に起因する測定値の不規則性を減少させることができる。更に、誤差を縮小するための他の手段として、キャパシタンスを用いてデジタルを計算するときには、他の変数をそれぞれのテスト治具に対して導入することができる。例えば、テスト治具の測定されたキャパシタンスＣＭ、キャパシタンス誤差全体の修正値ＣＥＲＲ、パッド２１２、２０６に対する全キャパシタンスＣＰＡＤ、配線全体のキャパシタンスＣＷＩＲＥ、テスト治具におけるフィンガの数ｎなどである。一般に、ＣＷＩＲＥ及びＣＰＡＤは測定値に関連するキャパシタンスであるが、テスト治具におけるフィンガの数とは関係しない。これら４つの変数は、次の数式１３及び１４によって定義される。
【００５３】
【数１３】
2007507901.tif 000016
【００５４】
【数１４】
2007507901.tif 000017
【００５５】
これらの追加的な誤差縮小手段を実現するには、３つのＷの値が用いられる。ＣＰ、ＣＡ、Δ及びＬは、テスト治具と半導体処理とに基づく固定された値である。従って、Ｗに対するＣＭ（Ｗ）又はＷに対するＣＦ（Ｗ）の線が、ＣＰ及びΔを決定するようにデータの勾配及び交点を見つけることができるように、生成される。また、それぞれのテスト治具は、好ましくは、２５−５０のテスト・フィンガを含み、ＣＥＲＲと比較してテスト・フィンガの相対的なキャパシタンスを増加させる。
【００５６】
以上では本発明の様々な実施例を説明をしてきたが、この技術分野の当業者にとっては、本発明の範囲の中でより多くの実施例屋実現例が可能であることは明らかであろう。
【図面の簡単な説明】
【００５７】
【図１】半導体基板上にあってある実施例ではくし形に結合されたアノード及びカソード・テスト・フィンガを有しカソード・テスト・フィンガの幅がＷであるような第１のテスト治具を示す平面図である。
【図１Ａ】図１に示された実施例の、ライン１Ａ−１Ａに沿った断面図であり、キャパシタンスの測定値を用いてエッチ・バイアスを見出すように構成されている。
【図１Ｂ】図１に示された実施例の、ライン１Ｂ−１Ｂに沿った断面図であり、電流の測定値を用いてエッチ・バイアスを見出すように構成されている。
【図２】図１の半導体基板の上の第２のテスト治具の断面図であり、くし形に結合されたアノード及びカソード・フィンガが図解されており、カソード・フィンガは第２の幅Ｗ“を有している。
【図３】図３Ａ及び図３Ｂは、それぞれが、ある実施例では長さＬ“が幅Ｗ“にほぼ等しいプラットフォームを有する第３のテスト治具の平面図及び断面図である。
【図４】テスト治具領域を含むサンプル・ダイを示す平面図である。
【図５】図１、１Ａ、２、３Ａ、３Ｂ及び４に示され説明されたテスト構造を用いる方法の流れ図である。
【図１】
2007507901.tif 000018
【図１Ａ】
2007507901.tif 000019
【図１Ｂ】
2007507901.tif 000020
【図２】
2007507901.tif 000021
【図３Ａ】
2007507901.tif 000022
【図３Ｂ】
2007507901.tif 000023
【図４】
2007507901.tif 000024
【図５】
2007507901.tif 000025
【手続補正書】
【提出日】平成18年5月30日(2006.5.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体処理ステップにおいてエッチ・バイアスΔを計算する方法であって、
カソード・プラットフォーム（１２０）とアノード・プラットフォーム（１３０）との間のキャパシタンスを測定して単位面積キャパシタンスを計算するステップと、
共に第１の幅を有する第１のカソード・フィンガ（１１５）と第１のアノード・フィンガ（１１０）との間の第１のフィンガ・キャパシタンスを測定するステップと、
前記第１の幅とは異なる第２の幅を共に有する第２のカソード・フィンガ（１１５）と第２のアノード・フィンガ（１１０）との間の第２のフィンガ・キャパシタンスを測定するステップと、
前記単位面積キャパシタンスと、前記第１のフィンガ・キャパシタンスと、前記第１のフィンガ幅と、前記第２のフィンガ・キャパシタンスと、前記第２のフィンガ幅とから前記エッチ・バイアスΔを計算するステップと、
を含むことを特徴とする方法。
【請求項２】
請求項１記載の方法において、前記単位面積キャパシタンスと前記第１のフィンガ・キャパシタンスと前記第２のフィンガ・キャパシタンスとからエッチ・バイアスΔを計算するステップは、
ＣＦをカソード・フィンガのカソード・キャパシタンス、ＣＡを前記単位面積キャパシタンス、Ｌ及びＷを前記第１のカソード・フィンガ（１１５）と前記第１のアノード・フィンガ（１１０）と前記第２のカソード・フィンガ（１１５）と前記第２のアノード・フィンガ（１１０）とのそれぞれの長さ及び幅として、
ＣＦ＝ＣＡ（Ｌ−Δ）（Ｗ−Δ）＋２ＣＰ（Ｌ＋Ｗ−２Δ）
によって記述されるＷに対するＣＦ（Ｗ）の線形回帰を実行してＣＦ（Ｗ＝０）を見つけるステップを更に含むことを特徴とする方法。
【請求項３】
半導体処理ステップにおいてエッチ・バイアスΔを計算する方法であって、
カソード・プラットフォーム（１２０）とアノード・プラットフォーム（１３０）との間に印加された電圧への電流応答を測定して単位面積電流を計算するステップと、
共に第１の幅を有する第１のカソード・フィンガ（１１５）と第１のアノード・フィンガ（１１０）との間に印加された電圧への電流応答を測定するステップと、
前記第１の幅とは異なる第２の幅を共に有する第２のカソード・フィンガ（１１５）と第２のアノード・フィンガ（１１０）との間に印加された電圧への電流応答を測定するステップと、
前記単位面積電流と、前記第１のフィンガ電流応答と、前記第１のフィンガ幅と、前記第２のフィンガ電流応答と、前記第２のフィンガ幅とから前記エッチ・バイアスΔを計算するステップと、
を含むことを特徴とする方法。
【請求項４】
請求項３記載の方法において、前記単位面積電流と前記第１のフィンガの電流応答と前記第２のフィンガの電流応答とからエッチ・バイアスΔを計算するステップは、
ＪＦをカソード・フィンガのカソード電流、ＪＡを前記単位面積電流、Ｌ及びＷを前記第１のカソード・フィンガと前記第１のアノード・フィンガと前記第２のカソード・フィンガと前記第２のアノード・フィンガとのそれぞれの長さ及び幅として、
ＪＦ＝ＪＡ（Ｌ−Δ）（Ｗ−Δ）＋２ＪＰ（Ｌ＋Ｗ−２Δ）
によって記述されるＷに対するＪＦ（Ｗ）の線形回帰を実行してＪＦ（Ｗ＝０）を見つけるステップを更に含むことを特徴とする方法。
【国際調査報告】
2007507901.tif 000026
2007507901.tif 000027
2007507901.tif 000028
2007507901.tif 000029
2007507901.tif 000030