(57)【要約】  パッシブ・マトリクス・アドレッシングを利用するデータ記憶装置、特に、メモリデバイスまたはセンサデバイス内の妨害電圧に関連する有害な現象を低減する方法において、アドレス指定動作に従う電位の印加が一般的に電圧パルスプロトコルに従った時間調整方法で制御される。アドレス指定動作において、データ記憶セルは第１のアクティブ電圧パルスにより第１の分極状態に設定され、次に、電圧パルスプロトコルに応じて、第１の電圧パルスのそれとは反対極性の第２のアクティブ電圧パルスとすることができる第２の電圧パルスが印加されデータ記憶セルを第２の分極状態に切替えるのに使用される。このようにして、アドレス指定されたセルはアドレス指定動作により指定される予め定められた分極状態に設定される。装置のデータ記憶セルは２つ以上の電気的に分離されたセグメント内に提供され、各セグメントは装置に対する個別の物理的アドレス空間を含むようにされる。アドレス指定動作において、データはセグメントへのアクティブ電圧パルスの前のおよび／またはスケジューリングされた印加に基づいて選択されるセグメントへ向けられる。
2007512655.tif 000002
【特許請求の範囲】
【請求項１】
パッシブ・マトリクス・アドレッシングを利用するデータ記憶装置、特に、メモリデバイスまたはセンサデバイス、内の妨害電圧に関連する有害現象を低減する方法であって、データ記憶装置は各セル内に設定された特定の電荷値により与えられる論理値を格納する複数のデータ記憶セルを含み、各データ記憶セルはヒステリシスを示す電気的に分極可能なメモリ材料、特に、強誘電またはエレクトレット材料を含み、セルは１つ以上のマトリクスとして物理的に配置され、前記各マトリクスはセルへのパッシブ・マトリクス・アドレッサビリティを提供し、各マトリクスは第１および第２の電極セットを含み、各セットの電極は並列に提供され、一方の電極セットはワード線を形成し他方の電極セットはビット線を形成し、ワード線電極およびビット線電極は互いに交差しかつメモリ材料と直接または間接的に接触するように提供され、装置のデータ記憶セルはワード線とビット線の間または交点でメモリ材料の体積内に画定されたキャパシタ状エレメントとして実現されてメモリ材料の抗電界に対応する保磁電圧ＶＣよりも大きい電圧ＶＳのアクティブ電圧パルスをワード線およびビット線間およびその間に画定されたデータ記憶セル上に印加することにより少なくとも２つの分極状態のいずれかに設定することができあるいはその間で切替えることができ、電位の印加はアドレス指定動作に従い、アドレス指定動作において全てのワードおよびビット線に印加される電位が予め定められた電圧パルスプロトコルに従って時間調整方法で制御され、アドレス指定動作においてアドレス指定されたデータ記憶セルを第１のアクティブ電圧パルスにより第１の分極状態に設定し、その間に電圧パルスプロトコルに依存する各ビット線は少なくとも第１のアクティブ電圧パルスの持続時間の一部でデータ記憶セルの分極状態を検出する感知手段に接続することができ、電圧パルスプロトコルに応じて第１のアクティブ電圧パルスのそれとは反対極性の第２のアクティブ電圧パルスとすることができる第２の電圧パルスを印加し、アドレス指定されるセルはアドレス指定動作により指定される予め定められた分極状態に設定されるように、アドレス指定されたデータ記憶セルを第１の分極状態から第２の分極状態に切替え、２つ以上の電気的に分離されたセグメントのパッシブ・マトリクス・アドレッシングを利用するデータ記憶装置のデータ記憶セルを提供し、各セグメントはデータ記憶装置の個別の物理的アドレス空間を含み、セグメント内のアクティブ電圧パルスの前のおよび／またはスケジューリングされた印加の情報に基づいて選択されるセグメントへアドレス指定動作におけるデータを向けることを特徴とする方法。
【請求項２】
請求項１に記載の方法であって、
第１のアクティブパルスを印加されたセル以外のもう１つのセルに第２の電圧パルスを印加し、他方のセルの物理的アドレスにおける全セルが第１の分極状態または第２の分極状態にプリセットされ、第１のアクティブパルスを印加されたものとは異なるセグメント内に配置されることを特徴とする方法。
【請求項３】
請求項１に記載の方法であって、
あるアドレスにおけるセルの情報を明白に格納し、それは同じ極性のアクティブ電圧パルスがそのアドレスにおける各セルに印加された後でプリセットされることを特徴とする方法。
【請求項４】
請求項３に記載の方法であって、
セルの物理的アドレスに関してプリセット分極状態の情報を格納することを特徴とする方法。
【請求項５】
請求項３に記載の方法であって、
セルに第２の電圧パルスを印加する前に格納された分極状態の情報を検索することを特徴とする方法。
【請求項６】
請求項５に記載の方法であって、
プリセット分極が第１の分極状態に対応する場合には、第１のアクティブ電圧パルスとは反対極性のオプショナルな第２のアクティブ電圧パルスを印加し、プリセット分極が第２の分極状態に対応する場合には、第１のアクティブ電圧パルスとは同じ極性のオプショナルな第２のアクティブ電圧パルスを印加することを特徴とする方法。
【請求項７】
請求項３に記載の方法であって、
そのアドレスの各プリセットセルに第２の電圧パルスを印加した後で、分極状態にプリセットされるセルの格納された情報を除去することを特徴とする方法。
【請求項８】
請求項３に記載の方法であって、
プリセットセル総数の情報を格納することを特徴とする方法。
【請求項９】
請求項１に記載の方法であって、
アドレス指定動作においてアクティブ電圧パルスが最後に印加されて以来最長時間を有するセグメントへデータを向けることを特徴とする方法。
【請求項１０】
請求項９に記載の方法であって、
キューを使用し、最も最近アクティブ電圧パルスを印加されたセグメントへの参照をキューの最後に置き、アクティブパルスを印加されて以来最長時間を有するセグメントへの参照をキュー内の最初の位置から検索することを特徴とする方法。
【請求項１１】
請求項９に記載の方法であって、
各セグメントへの参照をそれに関連する付加情報付「セグメントテーブル」内に格納することを特徴とする方法。
【請求項１２】
請求項１１に記載の方法であって、
付加情報は参照されたセグメント内のプリセットセルを有するアドレス数および／または最後のセグメントアクセスのタイムスタンプおよび／または参照されたセグメント内のプリセットセルへの物理的アドレスおよび／またはプリセットセルへの各物理的アドレスに関連するプリセット分極状態マークであることを特徴とする方法。
【請求項１３】
請求項１２に記載の方法であって、
第２の電圧パルスを印加されたセルの物理的アドレスをセグメントテーブルから除去することを特徴とする方法。
【請求項１４】
請求項１２に記載の方法であって、
第１のアクティブ電圧パルスを印加されたセルの物理的アドレスをセグメントテーブルに加えることを特徴とする方法。
【請求項１５】
請求項１２に記載の方法であって、
セグメント参照に対応するセグメント内のセルに第１のアクティブ電圧パルスまたは第２の電圧が印加される時にセグメントテーブル内のセグメント参照のロック状態マークを設定することを特徴とする方法。
【請求項１６】
請求項１２に記載の方法であって、
セグメント参照に対応するセグメント内のセルに第１のアクティブ電圧パルスまたは第２の電圧パルスが印加される時にセグメントテーブル内のセグメント参照の最後のセグメントアクセスのタイムスタンプを更新することを特徴とする方法。
【請求項１７】
請求項１２に記載の方法であって、
現在時間およびセグメント参照に対する最後のセグメントアクセスのタイムスタンプ間の差が予め定められた値を越える時はセグメントテーブル内のセグメント参照のロック状態マークを非設定することを特徴とする方法。
【請求項１８】
請求項１に記載の方法であって、
アドレス指定動作の論理的アドレスに関して第２の電圧パルスを印加されたセルの物理的アドレスを格納することを特徴とする方法。
【請求項１９】
請求項１８に記載の方法であって、
アドレスマッピングテーブル内の各物理的アドレスエントリに関連するオプショナルなアドレスレベル情報を有する「アドレスマッピングテーブル」内の論理的アドレスに関する物理的アドレスを格納することを特徴とする方法。
【請求項２０】
請求項１９に記載の方法であって、
アドレスレベル情報がプリセットマークおよび／またはプリセット分極状態マークおよび／またはセグメント参照であることを特徴とする方法。
【請求項２１】
請求項１９に記載の方法であって、
パッシブ・マトリクス・アドレッシングを利用するデータ記憶装置以外の高速アクセスメモリ内にアドレスマッピングテーブルを格納することを特徴とする方法。
【請求項２２】
請求項１９に記載の方法であって、
予め定められた数のプリセットセルへのアドレスをアドレスマッピングテーブルに載せないことを特徴とする方法。
【請求項２３】
請求項１９に記載の方法であって、
第１のアクティブ電圧パルスおよび／または第２の電圧パルスを印加する前にアドレスレベル情報を有する物理的アドレスをアドレスマッピングテーブルから検索することを特徴とする方法。
【請求項２４】
請求項２３に記載の方法であって、
設定されたプリセットマークを見つけたら第１のアクティブ電圧パルスを印加せず第２の電圧パルスを時間的に前に持ってくることを特徴とする方法。
【請求項２５】
請求項２３に記載の方法であって、
アドレス指定動作がライトでありプリセットセルのアドレスがアドレスマッピングテーブルに載せられる場合には、第１のアクティブ電圧パルスを印加せず第２の電圧パルスを時間的に前に持ってくることを特徴とする方法。
【請求項２６】
請求項２３に記載の方法であって、
プリセットセルアドレスの総数が予め定められた値を越える場合には、第１のアクティブ電圧パルスを印加せず第２の電圧パルスを時間的に前に持ってくることを特徴とする方法。
【請求項２７】
請求項１８に記載の方法であって、
論理的アドレスに対応する物理的アドレスにおけるデータ記憶セルの一部に論理的アドレスを格納することを特徴とする方法。
【請求項２８】
請求項１に記載の方法であって、
セグメント内に進行中または差し迫った優先順位のより高い動作が他に無い時に、各セルが同じ分極状態にプリセットされるアドレスを遊休時間中にセグメント間に分散することを特徴とする方法。
【請求項２９】
請求項２８に記載の方法であって、
最少数のプリセットセル数を有するセグメント内でリード・ウィズ・ライトバック動作を実行することを特徴とする方法。
【請求項３０】
請求項１に記載の方法であって、
セグメント内に進行中または差し迫った優先順位のより高い動作が他に無い時に、空きアドレスにおいて同じ分極状態にプリセットされるセルを遊休時間中に生成することを特徴とする方法。
【請求項３１】
請求項３０に記載の方法であって、
そのアドレスにおける各セルに単一極性のアクティブ電圧パルスを印加することを特徴とする方法。
【請求項３２】
請求項３０に記載の方法であって、
最少数のプリセットセル数を有するセグメント内でアドレスを選択することを特徴とする方法。
【請求項３３】
請求項１に記載の方法であって、
先行する動作の、または予め定められた数の先行する動作のいずれかの、第２の電圧パルスが現在のアドレス指定動作と同じセグメントに印加された場合、第１のアクティブ電圧パルスを印加する前に遅延が課されることを特徴とする方法。
【請求項３４】
請求項１に記載の方法であって、
現在時間とセグメントに第１のアクティブ電圧パルスまたは第２の電圧パルスが印加された最後の時間との差が予め定められた値を越えなければ、第１のアクティブ電圧パルスを印加する前に遅延が課されることを特徴とする方法。
【請求項３５】
請求項１に記載の方法であって、
現在時間とセグメントに第１のアクティブ電圧パルスまたは第２の電圧パルスが印加された最後の時間との差が予め定められた値を越えなければ、第２のアクティブ電圧パルスを印加する前に遅延が課されることを特徴とする方法。
【請求項３６】
請求項１２に記載の方法であって、
第１のアクティブ電圧パルスが印加されるセグメントのロック状態マークが非設定とされるまで第１のアクティブ電圧パルスの印加を待つ、および／または第２の電圧パルスが印加されるセグメントのロック状態マークが非設定とされるまで第２の電圧パルスの印加を待つことを特徴とする方法。
【請求項３７】
請求項１に記載の方法であって、
現在のアドレス指定動作を実行する前に連続動作または予め定められた数の連続動作を解析することを特徴とする方法。
【請求項３８】
請求項３７に記載の方法であって、
現在のアドレス指定動作の第２の電圧パルスの印加に対して連続動作または予め定められた数の連続動作によりアドレス指定されるセグメント以外のもう１つのセグメントを選択することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は請求項１の序文に従ったパッシブ・マトリクス・アドレス指定を利用するデータ処理装置における妨害電圧に関連する有害現象を低減する方法に関する。
【背景技術】
【０００２】
（関連技術の説明）
前記した関連構成は従来技術でよく知られており、典型的にパッシブ・マトリクス・アドレサブル・メモリと呼ばれる。図１に示すように、それは典型的に２組の平行電極を、通常は直交して、互いに交差させて交差点のマトリクスを生成しマトリクスのエッジから適切な電極の選択的励起により個別に電気的にアクセスできるようにしてインプリメントされる。以後、図１の水平および垂直電極は、それぞれ、「ワード線」および「ビット線」と呼ばれる。強誘電性またはエレクトレット材料の層が電極セット間または電極セットに設けられ、メモリセルとして機能するキャパシタ状構造が電極の交差点間または交差点において材料内に形成される。２つの電極間に電位差を加えると、セル内の強誘電性またはエレクトレット材料は一般的にヒステリシス曲線またはその一部を追跡する分極応答を発生する電界の影響を受ける。電界の方向および大きさを操作することにより、メモリセルは所望の論理状態のままとすることができる。このタイプのパッシブアドレス指定により製作が単純化され、適切であればメモリセルをマトリクスの残りから切り離すのにトランジスタ等のアクティブエレメントが使用されるアクティブアドレス指定に較べて高密度のメモリセルが得られる。
【０００３】
強誘電体またはエレクトレットをメモリ材料として使用すると、メモリデバイスへの印加電圧または電流の存在しない論理状態を維持する能力により、問題とするメモリデバイスに非揮発性が与えられる。特に、強誘電体のこの寄与は知られており従来技術のメモリデバイスにおいてそれを利用する試みがなされてきている。それはこれらの電気的に分極可能な材料が外部電界が存在しない時に自発分極ベクトルの少なくとも２つの平衡方位を有するという事実に基づいている。自発分極ベクトルは電界によりこれら２つの方位間で切替えることができる。一方の分極状態は論理「１」と見なされ他方の状態は論理「０」と見なされる。図２に戻って、ヒステリシスループ（２１０）を有する材料は保磁電界Ｅｃ（ヒステリシスループは便宜上横軸に沿った電界ではなく電圧で示されているためＶＣに対応する）を超える電界が印加されるとその分極方向を変える。メモリセルに公称スイッチング電圧ＶＳが印加されると飽和分極ＰＳが得られる。印加電圧がゼロに低減されると、分極はヒステリシス曲線に従い残留分極値ＰＲに達する。印加電圧の極性に応じて、このゼロ電界点は図に「１」または「０」のマークで示すいずれかの分極状態をとることができ、セルの２つの異なる分極方向およびアクセス可能な論理状態を表す。いずれの分極状態が「０」または「１」として解釈されるかは、実際上、定義の問題であるためより一般的な名称「分極状態Ａ」および「分極状態Ｂ」を２つの反対分極状態に使用することができる。
【０００４】
パッシブ・マトリクス・アドレッサブル・デバイスにおいてメモリセルに加えられる刺激の量およびタイプはマトリクス内のワード線およびビット線上でどのように電圧が管理されるかによって決まる。ワード線およびビット線上の電圧ままたは電位の時間調整制御はしばしば「タイミングダイアグラム」または「電圧パルスプロトコル」または単に「パルスプロトコル」と呼ばれ、任意のパッシブ・マトリクス・アドレッサブル・デバイスの使用において重要な部分である。パルスプロトコルは動作によりアドレス指定されるセルが適切な刺激を受けるようにパッシブ・マトリクス・アドレッサブル・デバイス内で使用できる動作を電極電圧に変換する。
【０００５】
メモリ上で使用されるアドレス指定動作は一般的に少なくともコマンドおよびアドレス、たとえば、ＲＥＡＤ（アドレス）またはＷＲＩＴＥ（アドレス）、からなっている。したがって、アドレス指定動作の実行はアドレス上のコマンドの実行に対応する。動作によりアドレス指定されるメモリセルはアドレス指定動作を実行する時に目標とされるセルである。
【０００６】
本発明に対して特に関心のあるパルスプロトコルは、以後「アクティブ電圧パルス」または単に「アクティブパルス」と呼ばれる、＋ＶＳまたは−ＶＳの電圧パルスが動作によりアドレス指定されるメモリセルに印加されるようにワードおよびビット線上の電圧を定義する。さらに、パルスプロトコルはアドレス指定されない任意のセル、すなわち「非アドレス指定」セル、が分極状態を切替えるような電圧を決して印加されないことを保証しなければならず、典型的にはパルスプロトコルは非アドレス指定セル両端間のその電圧が常に保磁電圧ＶＣよりも低いことを確かめなければならないことを意味する。
【０００７】
非アドレス指定セルに常にＶＣよりも低い電圧が印加される場合、−ＶＳおよび＋ＶＳのアクティブパルスはパッシブマトリクス内のアドレス指定されたセルに同時に印加することはできない、すなわちメモリセルを反対分極状態に同時に切替えることはできない。そのため、アドレス指定動作は下記の一般的原理に従って作用するように記述することができる。
−  第１に、単一極性アクティブパルスがアドレス指定された各セルに加えられ、これらのセルを図２の２つの残留分極状態の一方に対応する第１の分極状態に設定する。（アドレス指定動作がリード動作であれば、第１のアクティブ電圧パルスの印加中に対応するビット線上で典型的に変化が感知される。）
−  第１のアクティブ電圧パルスの印加後、第１の電圧パルスとは反対極性の第２のアクティブ電圧パルスが随意アドレス指定されたセルのサブセットに印加され、サブセット内のセルは第２の分極状態に切替えられてアドレス指定されたセルは動作により予め定められた値に対応するようにされる。（リード動作の場合、この値は典型的にリード動作を実行する前と同じである。）サブセットに属さないアドレス指定されたセルに印加される電圧は非スイッチング、たとえば、ＶＳ／３でなければならない。
【０００８】
図３は電圧パルスプロトコルの理論およびその使用の背景を提供する本出願人の国際出版出願ＷＯ０２／０５２８７に開示されているパルスプロトコルを使用する前記した一般的原理を示す。第１のアクティブ電圧パルスの後でアクティブ電圧パルスを印加することの代替策が図３の第２の電圧パルスに対して破線で示されている、すなわち、第２のパルスとしてアクティブ電圧パルスを印加することの代替策は、ここでは非スイッチングＶＳ／３電圧パルスとして示す非スイッチングパルスを印加することである。
【０００９】
図４ａはフロー図を使用して同じ一般的原理を示す。図４ｂおよび４ｃは図４ａの一般的説明が、それぞれ、図４ｂおよび４ｃに示すここで「通常ライト動作」および「通常リード動作」と呼ばれる両方の動作に対して共通していることを示す。図４ｂは最初にアクティブ電圧パルスがステップ４０３においてアドレス指定された各セルに印加され、任意の前のデータを消去してアドレス指定された全セルを１つの同じ分極状態に設定し、次に、ステップ４０４において選択されたセルだけに第２のアクティブ電圧パルスが印加されて新しいデータがライト動作により予め定められるものに従ってアドレス指定されたセルに書き込まれる通常ライト動作を示す。
【００１０】
図４ｃは破壊読出しにおける電荷を感知しながら第１のアクティブ電圧パルスがアドレス指定された各セルに印加される第１の破壊ステップ４０５、および第１の極性とは反対極性の第２のアクティブ電圧パルスが典型的にはオリジナルデータがリライトされるようにいくつかのメモリセルに印加されるように第２の電圧パルスがアドレス指定された各セルに印加される連続ステップ４０６を含む通常リード動作を示す。
【００１１】
通常リード動作における第１のステップ４０５および通常ライト動作における第１のステップ４０３はたとえパルス長、すなわち、アクティブ電圧パルスが印加される時間、が異なっても本質的に同じである。変化は確信できる方法で感知しなければならないため、リード動作の持続時間はたとえば長くなることがある。本発明に対して関心のあるパルス長は典型的に０．１μｓ−１ｍｓの範囲内である。
【００１２】
パッシブ・マトリクス・アドレッサブル・デバイスでは、任意のビット線電極が全ワード線に対して共通であり任意のワード線電極が全ビット線に対して共通であり、それは図３に示すようにアドレス指定しかつアドレス指定されたセルにアクティブ電圧パルスを印加する時に非アドレス指定セルが影響を受けることがあることを意味する。理想的な状況では、典型的にアクティブ電圧パルスを印加されない全セルにゼロ電圧を印加しなければならないが、パッシブ・マトリクスの性質によりたとえ慎重に設計された電圧パルスプロトコルが使用されても、これは完全に可能ではない。典型的に非アドレス指定セル上に形成されるパッシブ・マトリクス内で生じる不要電圧パルスは通常「妨害電圧」、「妨害電圧パルス」または単に「妨害パルス」と呼ばれる。しばしば「妨害」と呼ばれるこの現象は一般的に、少なくとも動作においてアドレス指定された個別のセルに異なる値を書き込む必要があるところでは、既知の全てのパッシブ・マトリクス用パルスプロトコルにおいて回避できない副作用である。国際公開出願ＷＯ０３／０４６９２３は第１のアクティブ電圧パルス印加中に妨害電圧を生じない全ローアドレス指定パルスプロトコルを開示している。さらに、ある特殊化されたケースを除けば、マトリクス内のどこか他のアドレス指定されたセルに大きさＶＳの電圧パルスが印加される時の任意の非アドレス指定セル両端間の最小電圧はＶＳ／３である。パッシブ・マトリクス・アドレッサブル・デバイスでは、典型的にワード線に沿った全メモリセルである、メモリセルの全ローを同時にアドレス指定するのが有利であり、通常、「全ローアドレス指定」または「全ワードアドレス指定」と呼ばれる。しかしながら、いわゆる「部分ワードアドレス指定」も可能である。パッシブ・マトリクス・アドレッサブル・メモリにおけるワードアクセスに属するデータの場所が図５に示されている。
【００１３】
セル電圧とワード線およびビット線の電位間の関係をさらに説明し、かつ妨害電圧の源を例示するために、図３の前例に従ってアドレス指定されたセルに電圧パルスが印加されるようにワード線をアドレス指定する時に可能な電極電位管理の例を図６および７を使用して示す。
【００１４】
図６は全ローアドレス指定動作の実行中に電極電位に対して使用される名称を示し、「アドレス指定ワード線」は動作によりアドレス指定されたワードであり、「非アドレス指定ワード線」はアドレス指定ワード線を除く他の全てのワード線のことであり、「論理１に設定されたビット線」は動作後に「１」と解釈されるメモリセルにおいてアドレス指定されたワード線と交差する全ビット線のことであり、「論理０に設定されたビット線」は動作後に「０」と解釈されるメモリセルにおいてアドレス指定されたワード線と交差する全ビット線のことである。
【００１５】
図７ａは図３における第１のアクティブ電圧パルス−ＶＳとなる電位差を発生するために可能な電極上の電位の選択例を示す。図３のアドレス指定された全セルが、本例では「０」に対応する、同じ分極状態に設定され、非アドレス指定セル上に電位差は無い、すなわち、本例には妨害電圧が無いことに注目願いたい。図７ｂは、たとえば、図３に示すパルス間の場合のようにセル上に電位差が無いいわゆる「休止状態」を達成するために可能な電位の選択例を示す。図７ｃは図３における第２の電圧パルス、すなわち、＋ＶＳの第２のアクティブ電圧パルスまたは破線ＶＳ／３妨害電圧パルス、となる電位差を達成するするために可能な電極上の電位の選択例を示す。論理「１」に切り替わるアドレス指定されたセルだけにＶＳのアクティブ電圧パルスが印加され、図７ａで設定されるように、論理「０」に留まるセルは、不要妨害の例である、非切替え＋ＶＳ／３電位差に曝されることに注目願いたい。第２の電圧パルス印加中に、＋ＶＳ／３および−ＶＳ／３の妨害電圧もアドレス指定されないワード線に沿ったセル両端間に存在する。アドレス指定されないワード線における妨害パルスの極性はアドレス指定されないワード線に交差するビット線におけるアドレス指定されたセルに対してアクティブ電圧パルスが印加されているか否かによって決まる。図７ｃにおける電位を調べることにより、少なくともアドレス指定されたセルの全てではないいくつかにアクティブ電圧パルスを同時に印加したい時に、どのような電極の電位選択であれどこかに常に妨害電圧が存在することが明らかになる。
【００１６】
妨害電圧は分極可能材料に関連するある性質と組み合わされて対処すべき特定の問題を生じる。ＶＣよりも低い妨害電圧は、たとえば、妨害パルスの極性により与えられる方向にメモリセルを部分的に切替えてセル内の正味の分極を低減することがある。「インプリント」の現象と組み合わされて妨害パルスは、ある状況下で、非アドレス指定セル内の分極を偶然切替えてしまうことさえある。インプリントはある時間ある分極状態に留まるメモリセル内で生じる。それはスイッチング状態の変化としてそれ自体を明示し、インプリント期間中に材料が存在していた方向とは反対方向に分極を切替える時に知覚される保磁電界を増すようにヒステリシス曲線は変位する。すなわち、分極はある時間存在することを許されていた方向に留まる傾向がある。インプリントされたセルを切替えるためにアクティブパルスが印加されると、そのセルは前のインプリント方向の小さな電圧、たとえば、妨害パルスにさえある期間感応することができる。インプリントされたセルが新しい方向に定まる時間がなければ、このような妨害パルスは偶然セルをインプリント方向へ戻してしまうことがある。
【００１７】
妨害パルスによりメモリセルが偶然切替えられてしまうだけでなく、たとえば、電荷をマスクすることがあるいわゆる「スニーク（ｓｎｅａｋ）」電流がアドレス指定されたセルを読み出す時に感知されてしまう。特に、スニーク電流のケースでは、アドレス指定されたセル当たり多くの妨害されたメモリセルを有する大きいパッシブ・マトリクス構造において妨害の問題は悪化する。もう１つの関連する問題は緩和電流、すなわち、電圧パルスの印加後にマトリクス内に残り、たとえば、セルへのアクティブ電圧パルス印加からの直接電荷解放に較べて比較的ゆっくり減衰する電流である。緩和電流は残存して連続動作と干渉することがあるため、動作間に正規のウェイト期間を設計して緩和電流の十分な減衰を保証することがしばしば必要となり、たとえば、リードおよびライトにおけるデータレート低減という負の副作用を生じる。
【００１８】
パッシブ・マトリクス構造をより小さい「サブマトリクス」すなわち「セグメント」に内部で分割して、たとえば、電力要求条件を低減するあるいはアドレス指定中に妨害されたセル数を低減することがしばしば望まれ、要求されることもある。セグメンテーションは、たとえば、パッシブ・マトリクスのセグメンテーションの従来技術も開示する本発明の出願人による国際公開出願Ｗ０２／２５６６５に開示されているようなさまざまな方法で遂行することができる。
【００１９】
たとえば、基板、センス増幅器、マルチプレクサ、ドライバ、等のようにセグメント間でしばしば共通手段が共有はされるが、サブマトリクスすなわちセグメントはある程度それ自体のパッシブ・マトリクスと見ることができる。同じメモリアドレスエリアの一部であり単一のより大きいメモリとして動作される場合には、２つの実質的に独立したパッシブ・マトリクス・デバイスをセグメントと見なすことさえできる。セグメント化されたパッシブ・マトリクスまたはサブマトリクスの曖昧ではない定義は無いため、本発明に対して特に重要なのはどのタイプのセグメント化されたパッシブ・マトリクスであるかを定義する必要がある、すなわち、下記の２つの要求条件に従う必要がある。
−１つのセグメント内のセルだけへのアドレス指定動作は同じセグメント内に十分な妨害電圧を生じなければならない。
−特定セグメント内の特定アドレスを一意的にアドレス指定できなければならない。
【００２０】
図８はアドレス指定セル以外のもう１つのセグメントに属する非アドレス指定セルに対するＶＳ／３妨害の不在を例示している。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
分極可能材料に影響を及ぼすことがあるもう１つの現象は「疲労」であり、それは定められたメモリセル内の分極方向の繰返し切替えにより生じ、残留分極は漸進的に減少し最終的にメモリの適切な動作ができないほど小さくなる。この現象は既知であり、ある範囲の改善策が従来技術に存在する。それにもかかわらず、メモリセル内の分極可能材料が疲労する前に処理できる切替え数には典型的に上限がある。その寿命中にその上限の領域に達する理論的可能性のあるデバイスでは、メモリデバイス内のあるアドレスのあるセルが他のセルよりも多く切替えられる危険性があり、メモリまたはその一部は切替えが全セル間で均等に分散される場合よりも短い時間で役立たなくなる。
【課題を解決するための手段】
【００２２】
（発明の概要）
ある従来技術のセグメンテーションにより全体妨害が低減され、従来技術の良く設計されたパルスプロトコルにより妨害電圧を低レベルに維持することができるが、それでも各セグメント内にはまだ妨害電圧が存在し、インプリント現象と組み合わさるとスニークおよび緩和電流の発生により、メモリデバイスのデータレートを低減して動作およびアクティブ電圧パルス間の遅延を保証することが必要とされ、スニークおよび緩和電流が減衰して切替えられたセルが整定時間を得るようにされる。
【００２３】
本発明の主要な目的は前記した問題を改善することにより可能なデータレートを増すことである。
【００２４】
本発明のもう１つの目的は疲労により制約される寿命が延びるようにアドレス指定動作を分散させることである。
【００２５】
前記目的およびさらなる利点および特徴は独立項１の特徴とする部分に開示された本発明に従った方法により実現される。
【実施例】
【００２６】
（ある好ましい実施例の詳細な説明）
本発明は例および添付図に関して読まれる好ましい実施例の下記の検討により良く理解される。好ましい実施例の詳細な説明を与える前に、本発明により達成される目的をより良く理解してもらうために本発明の一般的背景の重要なトピックスだけでなく必要条件のいくつかについてより詳細に検討および解析する。
【００２７】
図９は分極可能材料、たとえば、強誘電性材料のメモリセルを有するパッシブ・マトリクス・アドレッサブル・デバイス内のデータレートにマイナスの影響を及ぼす間隔の例を示す。図９に例示された間隔はデータレートの制限に最も寄与することが確認されている。図９に関して、同じセグメント内の２つの異なるアドレスでの一連の動作により１つのアドレス、アドレスＡＤ１、のセルにおいて電圧パルスのパターンを生じる。アドレスＡＤ１での動作はそのアドレスの各セルに印加される大きさ−ＶＳの第１のアクティブ電圧パルスＰ１および第２の電圧パルスＰ２からなり、それは大きさ＋ＶＳの第２のアクティブ電圧パルスまたは大きさＶＳ／３の妨害パルスである。第２の電圧パルスＰ２に対してどの電圧を選択するかはオプショナルであり、動作によりアドレス指定される各セルが動作後に持っている分極状態によって決まる。第２の電圧パルスＰ２は第１のアクティブ電圧パルスＰ１により設定された分極状態を変えるセルのみに対する＋ＶＳのアクティブ電圧パルスである。アドレスＡＤ２での動作によりそれに対する第２の電圧パルスの電圧に応じて＋ＶＳ／３または−ＶＳ／３の大きさの妨害電圧パルスＤがアドレスＡＤ１で生じる。間隔Ｔ（Ｐ２−Ｄ）、すなわち、第２の電圧パルスおよび同じセグメント内のもう１つのアドレスにおける連続動作から生じる妨害パルス間は、特に、セルがＰ２によりインプリントされた方向から切替えられておりかつＤがインプリントされた方向に生じる場合問題となることがある。間隔Ｔ（Ｐ１−Ｄ）、すなわち、第１のアクティブ電圧パルスおよび同じセグメント内のもう１つのアドレスにおける連続動作から生じる妨害パルス間、は典型的にＴ（Ｐ２−Ｄ）よりも長いがそれでもほとんど同じ理由、ここではセルがＰ１によりインプリントされた方向から切替えられておりかつＤがＰ２方向に生じる、場合に問題となることがある。間隔Ｔ（Ｐ１−Ｐ２）は第１のアクティブ電圧パルスおよびオプショナルな第２の電圧パルス間の間隔であり、アドレス指定動作で生じかつ到来動作から独立しているため問題となることがあり、特に、セルがＰ１によりインプリントされた方向から切替えられており、さらに、たとえばＰ２が例示するように非切替え大きさＶＳ／３である時にＰ２パルスがセルをインプリントされた方向に戻すと思われない場合ににそれは問題となることがある。Ｐ１およびＰ２間の間隔が小さすぎると、Ｐ２はそれでも前記したインプリント効果によりセルをインプリントされたＰ２方向に偶然切替えらることがある。特別な関心のあるさらに２つの他の間隔が存在する、すなわち、同じセグメント内のもう１つのアドレスにおける動作から発信される妨害パルスと連続動作の第１のアクティブ電圧パルス間のＴ（Ｄ−Ｐ１）、および動作における第２の電圧パルスと連続動作の第１のアクティブ電圧パルス間のＴ（Ｐ２−Ｐ１）である。特に、この例におけるアドレス指定されたセルのビット線に沿った全セルにＶＳ／３の電圧が印加され全てが一緒になって相当なスニークおよび緩和電流を生じ後続リード動作において感知される電荷をマスクすることがあることを考慮すると、これら２つの間隔に関心があるのは主としてスニークおよび緩和電流による。
【００２８】
図４ａ−４ｃにおいて、本発明に対して関心のあるパルスプロトコルに従ったパッシブ・マトリクス・アドレッサブル・メモリ上の一般的なリードまたはライト動作は２つのステップ４０１，４０２を含むものとして記述でき、各ステップ内でアドレス指定されたセルにアクティブ電圧パルスを印加できることが示された。図４ｂおよび４ｃにおいて記述された通常のライトおよびリード動作の他に、ユーザ、たとえば、プログラマがより効率的にメモリを操作して、たとえば、データレートを増すことができるようにするある特別な状況に対する動作のバリエーションを生成することができる。図４ｂおよび４ｃの２つの通常動作を含め、主として６つの異なる動作バリエーションが可能である。
Ｉ）  ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＴＥ−ＢＡＣＫ．図４ａによりアクティブパルス印加の観点から記述された、図４ｃに従った通常リード動作。第１のアクティブ電圧パルスの印加中にデータ破壊読出しを維持するために、連続する第２の電圧パルスはアドレス指定された各セルが動作の実行前と同じ２進値を表すようにするライトバックパルスである。
【００２９】
ＩＩ）  ＷＲＩＴＥ．一般的に図４ａによりアクティブパルス印加の観点から記述された、図４ｂに従った通常ライト。この動作の前の任意の格納された論理値は各アドレス指定されたセルを同じ分極状態に設定する第１のアクティブ電圧パルスの印加中に破壊される。次に、第２の電圧パルスは動作によりアドレス指定されたセルがライト動作により定義された２進値に対応するようにされている選択されたアドレス指定セルに対する分極状態を随意切り替える。
【００３０】
ＩＩＩ）  ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＴＥ−ＤＩＦＦＥＲＥＮＴ．図４ｃの第１のステップ４０５と同様に、第１のアクティブ電圧パルスの印加中にデータが読み出される状況。リードおよびライト動作が１つの動作に結合されるように、図４ｂの第２のステップと同様に、リードデータ以外の他のデータがセルに書き込まれる。一般的に図４ａによりアクティブパルス印加の観点から記述された。
【００３１】
ＩＶ）  ＲＥＡＤ  ＯＮＣＥ．読み出された後でデータはそれ以上格納される必要がない状況。セルを読み出してアドレス指定された全セルを１つの同じ分極状態に設定する、図４ｃの第１のステップ４０５を実行するだけで遂行することができる。一般的に図４ａの第１のステップ４０１によりアクティブパルス印加の観点から記述された。データ読出しを除いて、結果はデータが消去されアドレス指定された各セルが同じ分極状態に設定されることである。
【００３２】
Ｖ）  ＥＲＡＳＥ／ＰＲＥ−ＳＥＴ．データをメモリから消去しなければならないが、読み出す必要はない状況。アドレス指定された全セルを１つの同じ分極状態に設定する図４ｂの第１のステップ４０３を実施するだけで遂行することができる。一般的に図４ａの第１のステップ４０１によりアクティブパルス印加の観点から記述された。結果はデータが消去されアドレス指定された各セルが同じ分極状態に設定されることである。
【００３３】
ＶＩ）  ＷＲＩＴＥ  ＴＯ  ＰＲＥ−ＳＥＴ．たとえば、バリエーションＩＶまたはＶに従った動作後のように、セルが１つの同じ分極状態に予め設定されておれば、任意のこのようなプリセットセルに後で図４ｂの第２のステップ４０４しか実行しない動作により可能である。第１の分極状態にプリセットされるセルをアドレスが既に含んでいるという条件で、一般的に図４ａの第２のステップ４０２によりパルス印加の観点から記述された。
【００３４】
たとえ記述した特別な動作バリエーションＩＩＩ−ＶＩのいずれかが生成されてユーザが通常リードおよびライト動作Ｉ−ＩＩの他に利用できるようにされても、任意のデータレート増加を得られるように適切な動作を選択して適用するのはユーザの責任である。
【００３５】
後でフロー図で示す本発明の好ましい実施例は主として一般的に図４ａにより記述される動作バリエーション、すなわち、前記バリエーションＩ−ＩＩＩに対応する。他の可能なバリエーションＩＩＩ−ＶＩ、または図示されるものに変化を生じる特定のバリエーションＩ−ＶＩはフロー図および対応する動作バリエーション、すなわち、Ｉ−ＩＩＩを参照して添付するテキスト内で個別に記述される。
【００３６】
図９に従って識別された間隔に対処しデータレートの増加を許す一実施例は使用中に図９の前記した間隔の任意の発生を識別し、これらの場合に印加電圧パルス間の時間間隔を増加することである。それにより十分大きい間隔がデフォルトにより常に挿入されるケースに較べてデータレートは増加するが、特定のケースは実行時に明確に識別する必要がある。間隔を識別して電圧パルス間の時間を増加するこの“ｂｒｕｔｅ  ｆｏｒｃｅ”ソリューションの代替策が下記の実施例に提示される。
【００３７】
好ましい実施例のフロー図は通常リードまたはライト動作の一般的フロー図を示す前記した図４ａと比較することができる。図４ａのステップ４０１，４０２は両方共本発明の好ましい実施例の一部であることが判る。
【００３８】
図７に例示した間隔を調べることにより、同じセグメントをアドレス指定する連続動作はデータレートにマイナスの影響を及ぼす１つの要因であることが判った。
【００３９】
図１０は動作によりアドレス指定されたデータをもう１つのセグメントへ向けることにより同じセグメント内の連続アドレス指定を低減する本発明に従った方法の第１の実施例を示す。特に、図１０はＩ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＴＥ−ＢＡＣＫおよびにＩＩＩ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＴＥ−ＤＩＦＦＥＲＥＮＴ動作を示す。図１０について、第１のステップ１００１において動作により与えられたアドレス、すなわち、論理的アドレスに対応する第１の物理的アドレスが検索され、次に、第１の物理的アドレスにおける各セルに極性Ａの第１のアクティブ電圧パルスが印加されるステップ１００２が続き、アドレス指定された全セルを同じ分極状態Ａに設定する図４ａのステップ４０１および図４ｃのステップ４０５に比較され、前記した第１の分極状態に対応する。次のステップ１００３において、第１の物理的アドレスおよび論理的アドレス間の参照が除去されこの第２の物理的アドレスがステップ１００４において検索された後で、もう１つのセグメントで得られるもう１つの物理的アドレスを指示し、次に、ステップ１００５において第２の物理的アドレスにおける各セルに極性Ａの第１のアクティブ電圧パルスが印加され、それはアドレス指定された全セルを同じ分極状態Ａに設定し、前記した第１の分極状態に対応する。その後、ステップ１００６において第２の電圧パルスが印加されあるセルを切替えて動作により予め定められたセル分極状態を完成し、最後にステップ１００７において現在動作により指定されたデータを含んでいる第２の物理的アドレスと論理的アドレス間の参照が生成される。
【００４０】
記述された実施例は、たとえば、リード動作におけるデータの場所が１つのセグメント内の第１の物理的アドレスからもう１つのセグメント内のもう１つの第２の物理的アドレスへ変化するような物理的アドレスの変化を伴う。同じセグメント内の動作間の適切な間隔を得るために、ステップ１００４における他のセグメント内の物理的アドレスの選択は、たとえば、最後の使用以来または最後にアクティブ電圧パルスが印加され以来最も長い時間を有するセグメントを常に選択して巡回しなければならない。
【００４１】
次に、図１０について実施例の中でサポートされる他のバリエーションの説明を行う。
ＩＩ）  ＷＲＩＴＥ．動作が通常ライト動作である場合、データを読み出す必要がないため最初の２つのステップ１００１，１００２はバイパスできる。
【００４２】
ＩＶ）またはＶ）  ＲＥＡＤ  ＯＮＣＥまたはＥＲＡＳＥ／ＰＲＥ−ＳＥＴ．これらのタイプの動作バリエーションに対しては最初の２つのステップ１００１，１００２しか実行する必要がない。
【００４３】
ＶＩＩ）  ＷＲＩＴＥ  ＴＯ  ＰＲＥ−ＳＥＴ．プリセットセルへの論理的アドレス、すなわち、ＩＶ）またはＶ）動作バリエーションを受けているアドレスが既知であれば、この動作をこのようなアドレスで直接実施することができる。しかしながら、これはステップ１００４においてもう１つのセグメント内の第２の物理的アドレスを得る時に、使用できる組込み「インテリジェンス」、たとえば、判断アルゴリズムはバイパスされることを意味する。その代わり、適切な論理的アドレスを選択するのはこの動作の発行者の責任である。しかしながら、物理的アドレスとセグメント間のケースのように、論理的アドレスは典型的にセグメントとの明白な関係はないことを思い出さなければならない。したがって、この動作バリエーションの発行者にとって同じセグメントの連続的アドレス指定を回避するのは困難となることがある。それでもこの動作バリエーションが使用される場合、実施すべきステップは第１のステップ１００１とその後の第６のステップ１００６である。後者は図面で述べられている第２の物理的アドレスの代りに第１の物理的アドレスで実施しなければならない。
【００４４】
図１０に例示され前記された本発明に従った方法の実施例の一部は論理的アドレスを物理的アドレスに接続するための既知の方法である一般的に「メモリアドレスマッピング」として知られるものとして識別することができる。
【００４５】
図１１ａは従来技術で既知のメモリアドレスマッピングの一般的概念を説明している。論理的アドレスはメインメモリ内のデータを指示する物理的アドレスを含むアドレスマッピングテーブル内の場所を指示する。アドレスマッピングテーブルを含むメモリは典型的にアドレスマッピングテーブル内の物理的アドレスにより参照されるものと同じメモリではない。たとえそれがメインメモリと同様な個別の非揮発性メモリ内に配置されることを妨げられなくても、通常、アドレスマッピングテーブルメモリは高速の小型揮発性ＲＡＭまたは類似のよりハードウェア−オリエンテッド揮発性メモリ内に配置される。しかしながら、アドレスマッピングテーブルが揮発性メモリ内に配置されると、たとえば、停電によりアドレスマッピングテーブルコンテンツが消去される場合に、メインメモリの非揮発性にもかかわらずデータ消失のリスクが導入される。これに対するソリューションはアドレスマッピングテーブルが、たとえば、停電後に再構成されるようにメイン非揮発性メモリ内に情報を格納することである。
【００４６】
図１１ｂは論理的アドレスがメインメモリ内の物理的アドレスａ、この目的のために導入された「メタデータ領域」、において格納されるソリューションを示し、この名称はこの領域が記述型非通常データ、この場合アドレス、を格納するために導入されることを示している。メタデータ領域のコンテンツは通常トランスペアレントでなければならずメモリのユーザに見えてはならない。アドレスマッピングテーブルを失った後で、メインメモリの物理的アドレス中を進み各物理的メモリアドレスにおいてメタデータ領域を読み出して論理的アドレスを得ることにより新しく正しいテーブルを確立することができる。図１０に示す実施例に関する例、ここではメタデータ領域内への論理的アドレスの格納はステップ１００６における第２の電圧パルスの印加に関連して生じる。
【００４７】
図１２は物理的メモリアドレスに関連する付加情報をアドレスマッピングテーブル内に格納する例を提示する。付加情報は設定されると対応する物理的アドレスにおけるメモリセルが定められた分極状態にプリセットされることを示し、設定されない時はメモリセルが通常データを含むことを示す「プリセット」マークからなることができる。あるアドレスにおけるセルはそのアドレスにおける各セルに単一極性のアクティブ電圧パルスが印加された後で、たとえば、図３でそのアドレスにおける全セルを同じ分極状態に設定する動作における第１のアクティブ電圧パルスの後または図４ａ，４ｂまたは４ｃの最初のステップの後で、プリセットとなる。「プリセット」マークは、たとえば、物理的アドレスにおいて「１」がプリセットセルを示し「０」が通常データを示すような２進とすることができる。アドレスマッピングテーブル内のもう１つのタイプの付加情報は図１２に「プリセット分極Ａ」マークで示すプリセットセルの分極インジケータとすることができる。プリセットセルの場合、この付加情報は物理的アドレスにおけるプリセットセルが分極状態Ａであるかどうかを示す。典型的には異なる２つの分極状態しか可能ではないため、第１の分極状態Ａではないプリセットセルは第２の分極状態Ｂでなければならない。付加情報のもう１つの可能なフィールドは物理的アドレスが属するセグメントを識別するセグメント参照であるが、あるケースでは、たとえば、各範囲があるセグメントに対応する範囲に物理的アドレスが分割される時に、セグメント参照は物理的アドレス自体内に間接的に内蔵できることに注目願いたい。たとえば、物理的アドレスの２進または１６進表現内のある位置がセグメントを識別するように物理的アドレスを選択または定義できればセグメントを識別するための有利な方法となる。セグメント参照が物理的アドレス内に含まれている時は、セグメント参照のメモリを消費する付加情報を格納する必要はない。「プリセット」セルの概念を含むアドレスマッピングテーブル内の付加情報の特定用途についてさらに説明する。
【００４８】
前記した第１の実施例に従ってインプリメントされた本発明の方法はメモリをアドレス指定する動作により与えられる論理的アドレスに対する物理的アドレス参照を検索できるだけでなく、他のセグメントへのアドレス参照も検索できなければならない。この目的のためにもう１つのテーブル、すなわち、セグメントに対してそれに関連するプリセットセルまたはプリセットセルアドレスを含む「セグメントテーブル」が導入される。
【００４９】
図１３はセグメントテーブル内のセグメントエントリを示す。エントリはセグメント参照、たとえば、セグメントの一意的番号または任意他の識別により識別され、さらに、前記セグメント内のプリセットメモリセルアドレス、すなわち、全メモリセルが１つの同じ分極状態に設定されるアドレス、の数に関する「プリセットセルアドレス数」フィールドをセグメント参照に接続することができる。プリセットセルアドレス当たりプリセットセル数は典型的にメモリのワードサイズと同じであることに注目願いたい。アドレス指定されたプリセットセル数を各セグメント内に格納する他に、セグメント内の任意のアドレスが最後にアクセスされれた時からの、すなわち、セグメント内の任意のセルにアクティブ電圧パルスが印加されて以来のタイムスタンプを含む「最終セグメントアクセスのタイムスタンプ」フィールドがあってもよい。タイムスタンプは典型的にセグメントテーブルを利用するデバイスのクロックから得られた絶対クロック値のスナップショットである。便宜上、タイムスタンプは典型的に任意の物理的アドレスエントリがセグメントテーブルに対して検索または追加される度に更新される。セグメントテーブル内の各セグメントエントリに接続することができるもう１つのフィールドは「ロック状態」マークである。「ロック状態」マークは、設定されると、セグメントがロックされて物理的アドレスエントリは検索も追加もできないことを示し、それはセグメントにアクティブ電圧パルスを印加できないことを意味する。「ロック状態」マークは、たとえば、「１」がセットマーク、すなわち、ロックされた状態および利用不能なセグメントを示し、「０」が非設定マーク、すなわち、利用可能なセグメントを示すような２進とすることができる。したがって、「ロック状態」マークは定められた物理的アドレスへのアクセスをクリアする単純かつ迅速な手段を提供する。「タイムスタンプ」および「ロック状態」マークの両方についてさらに説明する。セグメントテーブル内の各セグメント参照エントリに対して、さらに、問題とするセグメントに属する全プリセットセルへの物理的アドレスのリストが関連付けられている。アドレスマッピングテーブルと同様に、リストに載った各物理的アドレスは、たとえば、図１３に与えられている「プリセット分極Ａ」マークのような付加情報とリンクし、アドレスマッピングテーブルに対して前記したように解釈することができる。
【００５０】
アドレスマッピングテーブルと同様に、セグメントテーブルは高速揮発性ＲＡＭまたは他のタイプの高速でよりハードウェア・オリエンテッドのメモリ内に配置することができ、したがって、たとえば、停電時にやはり回復される必要がある。これは最初に回復されるアドレスマッピングテーブル内に格納された付加情報を利用して処理することができ、あるいはセグメントテーブルは各アドレスがプリセットセルを含むメモリおよびレジスタ中を進むことで回復され、プリセットセルアドレスにおる全セルが単一分極状態にあって識別可能であるために可能なことである。
【００５１】
たとえば、第１の実施例の図１０における第４ステップ１００４のように、もう１つのセグメント内のアドレスを選択している時に、アクティブ電圧パルスが最後に印加されて以来最長経過時間を有するセグメント内のプリセットセルアドレスを使用するのが有利と思われる。このようなプリセットセルアドレスへの参照を得ることはセグメントテーブルをキューとして使用することで果たすことができ、最も最近アクティブパルスを印加されたセグメントがキューの最後に配置される。このようにして、アクティブパルスが最後に印加されて以来最長経過時間を有するセグメントへの参照はキューの最初で入手でき、適切であればそこから検索することができる。
【００５２】
図１４はキューとして使用されるセグメントテーブルを示す。動作によりキュー内のどこかのセグメントをアドレス指定することができ、セグメントにはアクティブ電圧パルスが印加されてキューの最後に配置される。もう１つの状況では、キューのヘッドからセグメント参照を検索してアクティブパルスを印加しその後キューの最後に配置することができる。
【００５３】
キューの代替策はセグメントテーブル内のセグメントエントリをチェックし比較して最も古いタイムスタンプを有するものを取り上げるか、あるいはタイムスタンプに基づいてセグメントテーブルエントリを下降または上昇順にソートし、次に、得られるソートされたセグメントテーブル内の最初または最後の場所からセグメント参照を検索することである。
【００５４】
たとえ最後のアドレス指定以来最も長い経過時間を有するセグメントへの参照が得られても、たとえば、セグメントテーブルを前記したようにキューとして使用することにより、最長時間が十分ではない状況がまだあることがある。このような状況に出会う時は、最後のセグメントアクセスのタイムスタンプを現在時間と比較することができ、典型的にはクロック値のスナップショット、差が予め定められた値よりも小さければ差に等しい遅延を課すことができる。しかしながら、比較自体は少なからぬ量の時間およびリソースを必要とし、動作の実行中は特に望ましくないことである。動作実行中の比較を回避するために、動作の実行と並列におよび／またはその間に実行する方法が提示され、そこでは最後のセグメントアクセス以来のタイムスタンプがモニタされ、現在時間との比較による値の差が予め定められた値を超える場合には「ロック状態」マークは設定されない。もちろん、これはセグメントにアクセスする時、たとえば、動作の実行中にアクティブ電圧パルスを印加した後でセグメントテーブルを更新する時にセグメントテーブル内の「ロック状態」マークが設定されることを意味する。
【００５５】
図１５はセグメントアクセス以来の経過時間に基づいた「ロック状態」マークの非設定に関する本発明に従った方法の実施例を示す。図１５のステップ１５０１において、セグメントテーブルの最初のセグメントエントリが読み出され、次に、ステップ１５０２において「ロック状態」マークが設定されているかチェックされる。そうでなければ、ステップ１５０５において次のセグメントエントリが読み出されてチェックが繰り返され、「ロック状態」マークが設定されておればステップ１５０３に従いそこで現在時間およびタイムスタンプが比較され差が予め定められた値を超えれば、ステップ１５０４においてセグメントエントリの「ロック状態」マークは非設定とされ、次に、ステップ１５０５において次のセグメントエントリが読み出される。ステップ１５０３において現在時間および「最後のセグメントアクセスのタイムスタンプ」の差が予め定められた値を超えていなければ、「ロック状態」マークは非設定とされず、ステップ１５０５において次のセグメントエントリが直接読み出される。全セグメントエントリが巡回された後で、手順は繰り返されステップ１５０１において最初のセグメントエントリが再度読み出される。ステップ１５０２，１５０３の２つの連続チェックは時間を消費するように見えるが、「ロック状態」マークは典型的に１ビットサイズであり、たとえば、図４に示すように、セグメントテーブル内のタイムスタンプが続くため、ステップ１５０２，１５０３の２つのチェックはこの方法をインプリメントするデバイス内で同時に容易に実施することができる。したがって、非設定手順は、たとえば、デバイスの正規動作の一部であるリードおよびライト動作に関連して著しい速度ペナルティ無しで実施することができる。さらに、非設定手順は遊休時間中に実施することができ、セグメント間のプリセットセルのリロケーションや選択されたセグメント内の新しいプリセットセルの生成と随意調整することができる。
【００５６】
また、各セグメントに対するアドレスリストをキューとしてインプリメントする、すなわち、各セグメントに対して新しいプリセットセルアドレスをアドレスリストの最後に置き各セグメントに対してアドレスリストの最初の場所からアドレスを検索し除去することが有利と考えられる。
【００５７】
図１０に従った第１の実施例から注目すべきことはリード値を保存するリード動作の場合１つの動作に対して３つのアクティブパルスを印加しなければならないことがあることであり、「２アクティブ電圧パルス」状況に較べてデータレートにマイナスの影響を及ぼすものである。図９で提示された間隔を調べれば、動作は最初にアドレス指定された全セルを同じ第１の分極状態に設定し、データレートを制限するものは同じセグメント内のパルス間間隔である、すなわち、必ずしも同じセグメント内の連続動作だけではないことが判る。第１の分極状態が予め定められるため、それはプリセットすることもできる、すなわち、動作に関連するセルは動作を実行する前に第１の分極状態に設定することができる。次に、それは、このようなプリセットセルへのアドレスのアベイラビリティがアドレスマッピングと共に動作に対するセグメント−分離電圧パルスを達成できるようにし、リードデータを保存する通常リード動作に対する２つだけのアクティブ電圧パルスの使用を達成できるようにする実施例において開示される。
【００５８】
図１６は、たとえば、実施例に従った前の動作により第１の分極状態にプリセットされていることが知られているセルへのアドレスを利用する本発明に従った方法のもう１つの実施例を提示する。この実施例は、動作内であっても、セグメント分離アクティブ電圧パルスを達成するのに利用することができる。特に、図２１はＩ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＴＥ−ＢＡＣＫ，ＩＩ）ＷＲＩＴＥおよびＩＩＩ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＴＥ−ＤＩＦＦＥＲＥＮＴ動作を示す。図１６の実施例は、前記したように、アドレスマッピングテーブルおよびセグメントテーブルを使用してインプリメントされる。図１６において、実施例に従った動作処理は動作の論理的アドレスが与えられたアドレスマッピングテーブルからステップ１６０１において検索される第１の物理的アドレスで開始され、次に、前に説明した間隔Ｔ（Ｄ−Ｐ１）およびＴ（Ｐ２−Ｐ１）に対処するために、最初の物理的アドレスが先行する動作においてオプショナルな第２パルスが印加されるものと同じセグメントに属する場合ステップ１６０２，１６０３において遅延が導入される。遅延のサイズはこの方法をインプリメントするデバイスに関して規定する必要があり、アーキテクチュア、メモリ材料、セグメント当たりセル数、等によって決まる。第３のステップ１６０３の後で、第１の物理的アドレスにおける各セルはステップ１６０４において、アドレス指定された全セルを同じ分極状態に設定する極性Ａの第１のアクティブ電圧パルスを印加される。Ａは前記した第１の分極状態に対応し、その後第１の物理的アドレスのセグメントエントリはステップ１６０５においてセグメントテーブルキュー内の最後に置かれセグメントエントリに対して適切な情報が更新され、ここでは、現在プリセットセルを含む第１の物理的アドレス以来の物理的アドレスエントリとして第１の物理的アドレスを加え、「プリセットセル数」を１だけ増すことが含まれる。特定の物理的アドレスがどのセグメントに属するかを見つけるために、アドレスマッピングテーブル内のセグメント参照フィールドを使用することができ、あるいはアドレス自体がセグメントを識別する範囲の一部である。続くステップ１６０６において、オプショナルな第２の電圧パルスに対する第２の物理的アドレスがセグメントテーブルキュー内に利用可能なプリセットセルアドレスエントリを有する第１のセグメントエントリから、キュー内の第１のセグメントエントリで開始して、検索される。次に、ステップ１６０７において、第２の電圧パルスが第２の物理的アドレスにおける各プリセットセルに印加され、動作に従って２進値を表す分極状態にセルを設定する。その後、第２の物理的アドレスのセグメントエントリがステップ１６０８においてセグメントテーブルキュー内の最後に置かれセグメントエントリに対して適切な情報が更新され、ここでは、第２の物理的アドレスを除去して「プリセットセルアドレス数」を１だけ減じることが含まれる。図１６の最後のステップとして、第１の物理的アドレスを第２の物理的アドレスで置換することによりアドレスマッピングテーブルが更新される、すなわち、動作により与えられる論理的アドレスは第１の物理的アドレスではなく第２の���理的アドレスに関連し、そのため新しい物理的アドレスは論理的アドレスに関係しており第１の物理的アドレスはプリセットセルを含みセグメントテーブル内に載せられる。
【００５９】
図１６について本実施例内でサポートされる他の動作バリエーションを説明する。
ＩＶ）またはＶ）  ＲＥＡＤ  ＯＮＣＥまたはＥＲＡＳＥ／ＰＲＥ−ＳＥＴ．これらのタイプの動作バリエーションに対して、最初の５つのステップ１６０１，１６０２，１６０３，１６０４，１６０５しか実行してはならない。これらのステップの最後１６０５における適切なセグメント情報の更新において、何も更新してはならない、すなわち、たとえこれらの動作バリエーションのいずれかの後でアドレスがプリセットセルを含んでいてもアドレスはセグメントテーブル内に置かれない。アドレスをセグメントテーブルに加えない理由は次のように説明される。これらの動作バリエーションによりプリセットされたセルはアドレスマッピングテーブル内に載せられ、他のプリセットセルは載せられない。これらの動作バリエーションによりプリセットされたセルをセグメントテーブルに載せることによりセグメントテーブル内のプリセットセルアドレスの、全てではないが、いくつかはアドレスマッピングテーブル内に載せられ、それはこの実施例に従った他の動作バリエーションにより処理されない状況である。また、それによりセグメントテーブル内に載せられるプリセットセルアドレスの総数の不要な永久増加が生じ、それはこの実施例内の他の動作バリエーションにより減少は生じないためである。
【００６０】
ＶＩ）  ＷＲＩＴＥ  ＴＯ  ＰＲＥ−ＳＥＴ．この動作はＩＶまたはＶ動作を使用してプリセットされている論理的アドレスにしか実行できずまたしてはならず、それはこの実施例内の任意他のプリセットセルアドレスは典型的に論理的アドレスを介して入手できないためであり、後で代替策が検討される時に利用される事実である。実行される図１６のステップは第１のステップ１６０１であり、次の３つのステップをバイパスすることができる。次のステップ１６０５において、第１の物理的アドレスのセグメントはセグメントテーブルキューの最後に置いてはならない。適切なセグメントエントリ情報しか更新してはならず、ここでは第１の物理的アドレスを物理的アドレスエントリとして加え「プリセットセルアドレス数」を１だけ増すことからなっている。続くステップ１６０６−１６０９は図１６において既に説明したものと同じである。
【００６１】
どの物理的アドレスが連続動作、たとえば、リード動作を伴うかを予知できないため間隔Ｔ（Ｄ−Ｐ１）およびＴ（Ｐ２−Ｐ１）に対処する図１６の特殊ステップ１６０２，１６０３が導入される。
【００６２】
幾分変更した図１６の実施例に基づくバリエーション実施例がステップ１６０３において選択的サイズの遅延を導入することにより図１６に提供され、遅延サイズは現在の動作バリエーションおよび／または先行する動作バリエーションおよび／または先行する動作に依存する物理的アドレスに応じて異なる。たとえば、動作バリエーションＩ）ＲＥＱＤは動作バリエーションＩＩ）ＷＲＩＴＥよりも大きな遅延を必要とすることがある。
【００６３】
図１６に示す実施例はプリセットセルを利用しプリセットセルアドレスがデータ書込みに使用されるたびに新しいプリセットセルアドレスを作り出す、すなわち、プリセットセル数は初期量よりも減少することがない。したがって、実施例はシステムの初期化中にある数のプリセットセルが作り出されていて、実施例をインプリメントし、これらのプリセットセルの物理的アドレスはセグメントテーブル内に載せられているがアドレスマッピングテーブル内には載せられていないことを頼りにする。プリセットセルアドレスのセグメント間での分散を処理し維持する実施例だけでなく、特にこれを引き受ける実施例についてより詳細に記述する。
【００６４】
図１７は本発明に従った方法のもう１つの実施例を示す。図１６のステップ１６０２のような先行する動作と比較してそのステップ１６０３において遅延を課す代りに、この実施例は必要な遅延をより良く制御するためにセグメントテーブル内のタイムスタンプを利用する。図１７は、特に、Ｉ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＴＥ−ＢＡＣＫ，ＩＩ）ＷＲＩＴＥおよびＩＩＩ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＴＥ−ＤＩＦＦＥＲＥＮＴ動作を示す。前記した実施例に同一の対応するステップが無い図１７のフロー図ステップについて特に記述する。第２のステップ１７０２において、最後のセグメントアクセスのタイムスタンプが前のステップ１７０１において検索された第１の物理的アドレスのセグメントテーブルエントリから読み出され、次のステップ１７０３はタイムスタンプと現在時間との差が予め定められた値を超えるか否かをチェックする。予め定められた値は間隔Ｔ（Ｄ−Ｐ１）およびＴ（Ｐ２−Ｐ１）が十分大きいように選択しなければならず、予め定められた値は典型的に一定であるがデバイス温度、切替え履歴、等に基づいて可変値を使用することもできる。差が予め定められた値を超えなければ、予め定められた値を超えるかそれに達するようにステップ１７０４において遅延が課せられ、典型的には予め定められた値とタイムスタンプおよび現在時間の差との差となるように遅延を選択して遂行される。後のステップ１７０６において、セグメントキュー内の最後に置かれる第１のアクティブ電圧パルスのセグメントエントリと関連して、適切なセグメントテーブルエントリ情報が更新され、それは第１の物理的アドレスを物理的アドレスエントリとして加え、「最後のセグメントアクセスのタイムスタンプ」を現在時間により更新し、「プリセットセルアドレス数」を１だけ増すことを含んでいる。最後から２番目のステップ１７０９において、第２の電圧パルスのセグメントエントリがセグメントテーブルキュー内の最後に置かれると、セグメントテーブルエントリ情報が更新され、それは第１の物理的アドレスを物理的アドレスエントリとして除去し、「最後のセグメントアクセスのタイムスタンプ」を現在時間で更新し、「プリセットセルアドレス数」を１だけ減じることを含んでいる。
【００６５】
次に、図１７についてこの実施例内でサポートされる他の動作バリエーションの説明を行う。
ＩＶ）またはＶ）  ＲＥＡＤ  ＯＮＣＥまたはＥＲＡＳＥ／ＰＲＥ−ＳＥＴ．このタイプの動作バリエーションに対しては最初の６ステップ１７０１−１７０６しか実行してはならない。これらのステップの最後のステップ１７０６では適切なセグメント情報の更新において「最後のセグメントアクセスのタイムスタンプ」しか現在時間で更新してはならない。アドレスをセグメントテーブルに加えない理由は次のように説明される。これらの動作バリエーションによりプリセットされたセルはアドレスマッピングテーブル内に載せられ、他のプリセットセルは載せられない。これらの動作バリエーションによりプリセットされたセルをセグメントテーブルに載せてもセグメントテーブル内のプリセットセルアドレスの、全部ではないが、いくつかはアドレスマッピングテーブル内に載せられ、それはこの発明に従って他の動作バリエーションにより処理されない状況である。また、それによりセグメントテーブル内に載せられるプリセットセルアドレスの総数の不要な永久増加が生じ、それはこの実施例内の他の動作バリエーションにより減少は生じないためである。
【００６６】
ＶＩＩＩ）  ＷＲＩＴＥ  ＴＯ  ＰＲＥ−ＳＥＴ．この動作はＩＶまたはＶ動作を使用してプリセットされている論理的アドレスにしか実行できずまたしてはならず、それはこの実施例内の任意他のプリセットセルアドレスは典型的に論理的アドレスを介して入手できないためであり、後で代替策が検討される時に利用される事実である。実行される図１７のステップは第１のステップ１７０１であり、次の４つのステップ１７０２−１７０５をバイパスすることができる。次のステップ１７０６において、第１の物理的アドレスのセグメントはセグメントテーブルキューの最後に置いてはならない。適切なセグメントエントリ情報しか更新してはならず、ここでは第１の物理的アドレスを物理的アドレスエントリとして加え「プリセットセルアドレス数」を１だけ増すことからなっている。続くステップ１７０７−１７１０は図１７において既に説明したものと同じである。  
【００６７】
前記したように、たとえば、図１７の第２および第３ステップ１７０２，１７０３のように、動作を実行する時に実行時の差は計算せずに、図１５のような並列機構を使用してタイムスタンプを追跡し続け「ロック状態」マークを設定するのがある状況では有利となることがある。動作の実行に「ロック状態」マークを使用することは図１８に示す次の実施例で提示されている。それは図１６または１７では処理されず、非常に少ないセグメントまたは単一セグメントが全プリセットセルを含んでいる場合に起こることのある稀な状況であり、それによりセグメントテーブルキューから検索される物理的アドレスは時間が近すぎる結果となることがある、すなわち、物理的アドレスは前の動作すなわちアクティブ電圧パルスの印加が極めて最近行われたセグメントに属することがある。したがって、このような状況を処理できる機構が必要となる。このような機構の例は、「ロック状態」マークを使用する図１８の実施例に含まれている。
【００６８】
図１８は、たとえば、図１５に開示され「ロック状態」マークを更新する手順を利用する実施例を示す。図１８は、特に、Ｉ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＴＥ−ＢＡＣＫ，ＩＩ）ＷＲＩＴＥおよびＩＩＩ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＲＥ−ＤＩＦＦＥＲＥＮＴ動作を示す。「ロック状態」マークは図１７のタイムスタンプマークの使用を置換し、たとえセグメントテーブルから検索されても、オプショナルな第２の電圧パルスが最近アクティブ電圧パルスを印加されたセグメント内に早すぎて印加されないよう保証するのに利用される。次に、前に記述された実施例の中に同一のステップが無い図１８のフロー図ステップについて記述する。第２のステップ１８０２において、「ロック状態」マークが第１の物理的アドレスを含むセグメントのセグメントテーブルエントリから読み出される。次に、ステップ１８０３において「ロック状態」マークが設定されるかチェックされ、このマークが設定される場合、第１のアクティブ電圧パルスを連続ステップで印加することは許されず、マークは非設定とされるまでステップ１８０２，１８０３で連続的にモニタされかつ読み出され、次に、ステップ１８０４において第１のアクティブ電圧パルスが印加される。次のステップ１８０５において、適切なセグメントテーブルエントリ情報の更新は第１の物理的アドレスを物理的アドレスエントリとして加え、「最後のセグメントアクセスのタイムスタンプ」を現在時間で更新し、「ロック状態」マークを設定して「プリセットセルアドレス数」を１だけ増すことを含んでいる。第１のアクティブ電圧パルスを印加する前と同様な方法で、オプショナルな第２の電圧パルスを印加する前に「ロック状態」マークが使用される。「ロック状態」マークはステップ１８０７において第２の物理的アドレスを含むセグメントのセグメントテーブルエントリから読み出され、次に、ステップ１８０８において読み出された「ロック状態」マークが設定されるかチェックされる。マークが設定される場合、連続ステップにおいて第１のアクティブ電圧パルスは一時的にブロックされ、次に、ステップ１８０７，１８０８のループにおいてマークは非設定とされるまで連続的にモニタされかつ読み出され、ステップ１８０９において第２の電圧パルスが印加される。ステップ１８１０，１８１１において、適切なセグメントテーブルエントリ情報の更新は第２の物理的アドレスを物理的アドレスエントリとして除去し、「最後のセグメントアクセスのタイムスタンプ」を現在時間で更新し、「ロック状態」マークを設定して「プリセットセルアドレス数」を１だけ減じることを含んでいる。
【００６９】
次に、図１８について実施例内でサポートされる他の動作バリエーションの説明を行う。
ＩＶ）またはＶ）  ＲＥＡＤ  ＯＮＣＥまたはＥＲＡＳＥ／ＰＲＥ−ＳＥＴ．これらの動作バリエーションに対して、最初の５つのステップ１８０１−１８０５しか実行してはならない。これらのステップの最後１８０５における適切なセグメント情報の更新において、「最後のセグメントのタイムスタンプ」しか現在時間で更新してはならず「ロック状態」マークは設定される。アドレスをセグメントテーブルに加えない理由は次のように説明される。これらの動作バリエーションによりプリセットされたセルはアドレスマッピングテーブル内に載せられ、他のプリセットセルは載せられない。これらの動作バリエーションによりプリセットされたセルをセグメントテーブルに載せることによりセグメントテーブル内のプリセットセルアドレスの、全てではないが、いくつかはアドレスマッピングテーブル内に載せられ、それはこの実施例に従った他の動作バリエーションにより処理されない状況である。また、それによりセグメントテーブル内に載せられるプリセットセルアドレスの総数の不要な永久増加が生じ、それはこの実施例内の他の動作バリエーションにより減少は生じないためである。
【００７０】
ＶＩ）  ＷＲＩＴＥ  ＴＯ  ＰＲＥ−ＳＥＴ．この動作はＩＶまたはＶ動作を使用してプリセットされていることが知られている論理的アドレスにしか実行できずまたしてはならず、それはこの実施例内の任意他のプリセットセルアドレスは典型的に論理的アドレスを介して入手できないためであり、後で代替策が検討される時に利用される事実である。実行すべき図１８のステップは第１のステップ１８０１であり、次の３つのステップ１８０２−１８０４をバイパスすることができる。次のステップ１８０５において、第１の物理的アドレスのセグメントはセグメントテーブルキュー内の最後に置いてはならない。適切なセグメントエントリ情報しか更新してはならず、ここでは第１の物理的アドレスを物理的アドレスエントリとして加え「プリセットセルアドレス数」を１だけ増すことからなっている。続くステップ１８０６−１８１１は図１８において既に説明したものと同じである。
【００７１】
図１８のステップ１８０９において第２の電圧パルスが印加される前にステップ１８０７，１８０８で「ロック状態」マークを使用することは図１７のステップ１７０３，１７０４において第１のアクティブ電圧パルスを印加する前に使用したのと同じタイムスタンプマークチェックにより置換することができ、さらには前のステップ１８０４で印加された第１のアクティブ電圧パルスが検索された第２の物理的アドレスと同じセグメントをアドレス指定したかのチェックを実施するだけのより根本的なソリューションにより置換することができる。そうであれば、ステップ１８０９において第２の電圧パルスが印加される前に遅延が課される。
【００７２】
図１９は間隔Ｔ（Ｄ−Ｐ１）およびＴ（Ｐ２−Ｐ１）に対処する代替実施例を示す。図２１は、特に、Ｉ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＴＥ−ＢＡＣＫ，ＩＩ）ＷＲＩＴＥおよびＩＩＩ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＲＥ−ＤＩＦＦＥＲＥＮＴ動作を示す。前にアドレス指定された動作を比較するのではなく、現在の動作を実行する前に到来する動作が解析され、同じセグメント内のアクティブ電圧パルス間の間隔が十分大きくなるように適切なセグメントの選択をできるようにする。図１９において、図１８のステップ１８０２，１８０３で課せられた条件付遅延はステップ１９０５，１９０６の連続動作のチェックにより置換されている。次に、前に検討された実施例において同一のステップにより記述されない図１９のフロー図ステップについて検討する。ステップ１９０３のセグメントテーブルの第１の更新において、適切なセグメントエントリ情報の更新は第１の物理的アドレスを物理的アドレスエントリとして加え、「最後のセグメントアクセスのタイムスタンプ」を現在時間で更新し、「ロック状態」マークを設定して「プリセットセルアドレス数」を１だけ増すことを含んでいる。第２の物理的アドレスが検索された後で、ステップ１９０５において連続動作、すなわち、連続動作の第１の物理的アドレスが現在の動作の第２の物理的アドレスと同じセグメントをアドレス指定しているかチェックされる。そうであれば、ステップ１９０６において新しい第２の物理的アドレスがセグメントテーブルキュー内の次のセグメントエントリ、すなわち、最初から２番目のセグメントエントリ、から検索され、次に、ステップ１９０５において再度チェックされる。図１９の実施例のように、１つの連続動作しか解析されない場合には、ステップ１９０５におけるチェックにより２回目の異なる答えが生じなければならない。２つ以上の連続動作が解析される代替バリエーション実施例が可能であり、それにより解析される連続動作がある場合にステップ１９０５，１９０６により与えられるのと同じだけのループが生じる。セグメントテーブル１９１０の第２の更新において、適切なセグメントエントリ情報の更新は第２の物理的アドレスを物理的アドレスエントリとして除去し、「最後のセグメントアクセスのタイムスタンプ」を現在時間で更新し、「ロック状態」マークを設定して「プリセットセルアドレス数」を１だけ減じることを含んでいる。
【００７３】
次に、図１９についてこの実施例内でサポートされる他の動作バリエーションの説明を行う。
ＩＶ）またはＶ）  ＲＥＡＤ  ＯＮＣＥまたはＥＲＡＳＥ／ＰＲＥ−ＳＥＴ．これらの動作バリエーションに対して、最初の３つのステップ１９０１−１９０３しか実行してはならない。これらのステップの最後１９０３における適切なセグメント情報の更新において、「最後のセグメントのタイムスタンプ」しか現在時間で更新してはならず「ロック状態」マークが設定される。アドレスをセグメントテーブルに加えない理由は次のように説明される。これらの動作バリエーションによりプリセットされたセルはアドレスマッピングテーブル内に載せられ、他のプリセットセルは載せられない。これらの動作バリエーションによりプリセットされたセルをセグメントテーブルに載せることによりセグメントテーブル内のプリセットセルアドレスの、全てではないが、いくつかはアドレスマッピングテーブル内に載せられ、それはこの実施例に従った他の動作バリエーションにより処理されない状況である。また、それによりセグメントテーブル内に載せられるプリセットセルアドレスの総数の不要な永久増加が生じ、それはこの実施例内の他の動作バリエーションにより減少は生じないためである。
【００７４】
ＶＩ）  ＷＲＩＴＥ  ＴＯ  ＰＲＥ−ＳＥＴ．この動作はＩＶまたはＶ動作を使用してプリセットされていることが知られている論理的アドレスにしか実行できずまたしてはならず、それはこの実施例内の任意他のプリセットセルアドレスは典型的に論理的アドレスを介して入手できないためであり、後で代替策が検討される時に利用される事実である。実行される図１９のステップは第１のステップ１９０１であり、次のステップ１９０２をバイパスすることができる。第３のステップ１９０３において、第１の物理的アドレスのセグメントはセグメントテーブルキュー内の最後に置いてはならない。適切なセグメントエントリ情報しか更新してはならず、ここでは第１の物理的アドレスを物理的アドレスエントリとして加え「プリセットセルアドレス数」を１だけ増すことからなっている。続くステップ１９０５−１９１１は図１９において既に説明したものと同じである。
【００７５】
現在の動作を実行する前に連続動作が解析される図１９の「パイプライン」のタイプはあるレーテンシを導入する。このケースでは連続動作を非常に限定された時間延ばすだけでよいので、典型的に問題は生じない。その期間内に連続動作が起こらなければ、現在の動作の実行は待機期間自体が十分な遅延を生じている後で継続することができる。
【００７６】
前記したように、どの分極状態が論理「０」を表しどれが論理「１」を表すかの解釈は単なる定義の問題である。これは本発明が関連するデバイス内で、たとえば、前記したインプリント効果によるセルの調整に関連してしばしば利用され、データを変えずに分極状態を切替えることを含むことができる。このような分極切替えによりメモリセルが反対の分極状態のままとされる場合、いわゆる「極性切替え」が生じており分極状態の２進解釈は変更しなければならない。オプショナルな第２の電圧パルスの印加はプリセットセルが第１の分極状態Ａにあるものと仮定しているため、これは前の実施例により提示される本発明の方法に影響を及ぼす。最初にプリセットセルを読み出して分極状態を決定するのは非効率的であるため、アドレスマッピングテーブルおよび／またはセグメントテーブル内の「プリセット分極状態Ａ」マークに格納された情報を使用しなければならない。
【００７７】
図２０はプリセットセル処理を含み前記した理由でプリセットセルの可能な極性切替えに対処する本発明に従った方法の実施例を示す。図２０は、特に、Ｉ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＴＥ−ＢＡＣＫ，ＩＩ）ＷＲＩＴＥおよびＩＩＩ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＲＥ−ＤＩＦＦＥＲＥＮＴ動作を示す。次に、前の実施例で検討されていない新しい図２０のステップについて検討する。ステップ２００４において第１のアクティブパルスを印加した後で、ステップ２００５において第１の物理的アドレスのセグメントがセグメントテーブルキュー内の最後に置かれ、適切なセグメントエントリ情報が更新される。これは第１の物理的アドレスを「プリセット分極Ａ」マークが設定された物理的アドレスエントリとして加えて、セルが分極状態Ａにプリセットされていることを示し、「プリセットセルアドレス数」を１だけ増すことを含んでいる。その後、ステップ２００６においてセグメントテーブルキュー内の第１の位置から、「プリセット分極Ａ」マーク等の任意の付加情報と共に、第２の物理的アドレスが検索される。次に、第２の電圧パルスを印加する前に、ステップ２００７のチェックがあり第２の物理的アドレスの「プリセット分極Ａ」マークが解析される。「プリセット分極Ａ」マークが分極状態Ａを示す場合は、前記した実施例の対応するステップと同一であるステップ２００８が続く。「プリセット分極Ａ」マークが分極状態Ａを示さなければ分極状態はＢでなければならず、ステップ２００９において異なる手順が導入され第２の電圧パルスは極性Ａである。セルを分極状態Ｂにプリセットすることはプリセット動作の関連する物理的アドレスにおける全セルに第２のアクティブパルスを印加して達成され、関連する「プリセット分極Ｂ」マークがセグメントテーブル内に設定される。連続するステップ２０１０において、適切なセグメントエントリ情報の更新は第２の物理的アドレスを物理的アドレスエントリとして除去し、「プリセットセルアドレス数」を１だけ減じることを含んでいる。ステップ２００５において、第１のアクティブ電圧パルスの印加は分極状態の解釈とは独立して生じる、すなわち、セルは常に分極状態Ａにプリセットされることに注目願いたい。したがって、本発明に関連して使用される任意の極性処理手順はこれに注意を払い「プリセット分極Ａ」マークを更新し続けなければならない。
【００７８】
次に、図２０についてこの実施例内でサポートされる他の動作バリエーションの説明を行う。
【００７９】
ＩＶ）またはＶ）  ＲＥＡＤ  ＯＮＣＥまたはＥＲＡＳＥ／ＰＲＥ−ＳＥＴ．これらの動作バリエーションに対して、最初の６つのステップ２００１−２００５しか実行する必要がない。これらのステップの最後２００５における適切なセグメント情報の更新において、何も更新してはならない。アドレスをセグメントテーブルに加えない理由は次のように説明される。これらの動作バリエーションによりプリセットされたセルはアドレスマッピングテーブル内に載せられ、他のプリセットセルは載せられない。これらの動作バリエーションによりプリセットされたセルをセグメントテーブルにも載せることによりセグメントテーブル内のプリセットセルアドレスの、全てではないが、いくつかはアドレスマッピングテーブル内に載せられ、それはこの実施例に従った他の動作バリエーションにより処理されない状況である。また、それによりセグメントテーブル内に載せられるプリセットセルアドレスの総数の不要な永久増加が生じ、それはこの実施例内の他の動作バリエーションにより減少は生じないためである。
【００８０】
ＶＩ）  ＷＲＩＴＥ  ＴＯ  ＰＲＥ−ＳＥＴ．この動作はＩＶまたはＶ動作を使用してプリセットされていることが知られている論理的アドレスにしか実行できずまたしてはならず、それはこの実施例内の任意他のプリセットセルアドレスは典型的に論理的アドレスを介して入手できないためであり、後で代替策が検討される時に利用される事実である。実行される図２０のステップは第１のステップ２００１であり、次の３つのステップ２００２，２００３，２００４をバイパスすることができる。バイパス後の次のステップ２００５において、第１の物理的アドレスのセグメントはセグメントテーブルキュー内の最後に置いてはならない。適切なセグメントエントリ情報しか更新してはならず、ここでは第１の物理的アドレスを物理的アドレスエントリとして加え「プリセットセルアドレス数」を１だけ増すことからなっている。続くステップ２００６−２０１１は図２０において既に説明したものと同じである。
【００８１】
これまでの実施例では、最後のステップは第１の物理的アドレス、すなわち、動作により与えられる論理的アドレスにリンクされたアドレス、をアドレスマッピングテーブル内の第２の物理的アドレスで置換することを含んでいる。それによりアドレスマッピングテーブルはデータへの物理的アドレスしか含まず、プリセットセルへの物理的アドレスはセグメントテーブルにしか載せられない。例外は単に通常データとしてアドレステーブルに載せられる特別な動作バリエーションＩＶまたはＶによりプリセットされているアドレスである。しかしながら、プリセットセルをアドレスマッピングテーブルとセグメントテーブルの両方に載せることができる。プリセットセルがユーザに見えないようにされている限り、すなわち、論理的アドレス空間内に表示されなければ、初期生成プリセットセル数を一定に維持することができ、本発明はプリセットセルのアベイラビリティを高度に頼りにするため、これは有利である。一方、プリセットセルアドレスもアドレスマッピングテーブルに載せられる場合、初期設定または構成の任意の点で明白に設定されたプリセットセル数が固定されるのではなく、実行時にプリセットセルアドレス数をダイナミックに増減することができる。アドレスマッピングテーブル内にダイナミックなプリセットセルアドレスのある状態であっても、システムの立上げ時にある数のプリセットセルを設定することが推奨されるが、その量は後まで一定に維持する必要はない。次の実施例では、セグメントテーブルだけでなくアドレスマッピングテーブル内へのプリセットセルアドレスの格納を処理するために図２０に示す実施例をどのように変更できるかを示す。
【００８２】
図２１は本発明に従った方法のさらにもう１つの実施例を示し、それは図２０と同様なプリセットセル処理を含んでいるが、図２０の最後のステップ２０１１はステップ２０１１の場合のように物理的アドレスの置換に頼るのではなくアドレスマッピングテーブル内の物理的アドレスを交換してプリセットセルを処理する。図２１は、特に、Ｉ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＴＥ−ＢＡＣＫ，ＩＩ）ＷＲＩＴＥおよびＩＩＩ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＲＥ−ＤＩＦＦＥＲＥＮＴ動作を示す。図２０に無いステップ２１１１についてのみ記述する。図２１のステップ２１１１において、第２および第１の物理的アドレスは前の実施例のように置換されるのではなくアドレスマッピングテーブル内で交換される。これは、最初に第１の物理的アドレスを参照した動作により与えられる論理的アドレスが今度は第２の物理的アドレスを参照し、最初にプリセットセルの第２の物理的アドレスを参照したもう１つの論理的アドレスが今度はプリセットセルの第１の物理的アドレスを参照することを意味する。通常は推奨されない、動作に含まれない論理的アドレスの物理的アドレス変更が交換に含まれていても、アドレスのコンテンツ、すなわち、プリセットセルはまだ同じであるためマイナスの副作用はない。最後のステップ２１１１において、物理的アドレス交換に関連して、アドレスマッピングテーブル内の適切なアドレスエントリ情報を更新しなければならず、それは第１の物理的アドレスにおいて「プリセット」マークおよび「プリセット分極Ａ」マークを設定して第１の物理的アドレスが分極状態Ａのプリセットセルを含むことを示し、第２の物理的アドレスにおいて「プリセットマーク」を非設定として第２の物理的アドレスがもはやプリセットセルを含まないことを示すことを含んでいる。
【００８３】
次に、図２１についてこの実施例内でサポートされる他の動作バリエーションの説明を行う。
【００８４】
ＩＶ）またはＶ）  ＲＥＡＤ  ＯＮＣＥまたはＥＲＡＳＥ／ＰＲＥ−ＳＥＴ．これらの動作バリエーションに対して、最初の６つのステップ２１０１−２１０５しか実行する必要がない。これらの動作バリエーションのいずれかへのアドレスがプリセットセルアドレスとしてシステム内に格納してはならない場合、最後のステップ２１０５における適切なセグメント情報の更新において何も更新する必要はない。しかしながら、アドレスは認識しなければならずかつ後で任意他のプリセットセルとして使用できる場合には、最後のステップ２１０５における適切なセグメント情報の更新は通常動作に対して前記したのと同様に処理しなければならない、すなわち、第１の物理的アドレスをセルが分極状態Ａにプリセットされていることを示すように設定された「プリセット分極Ａ」マーク付物理的アドレスエントリとして加え「プリセットセル数」を１だけ増す。この他に、２つの特別のステップを追加する必要がある、１）「プリセット」マークおよび「プリセット分極Ａ」マークを設定することによりアドレスマッピングテーブル内のアドレスエントリ情報を更新する、および、２）プリセットセルアドレスの総数を追跡し続ける任意の変数を１だけ増す。検討する動作バリエーションに関連して変数の使用について以下に説明する。
【００８５】
ＶＩ）  ＷＲＩＴＥ  ＴＯ  ＰＲＥ−ＳＥＴ．この動作バリエーションはプリセットセルを格納することが知られている任意の論理的アドレスに実行することができる。図２０において、最初のステップ２１０１は実行しなければならず、次の４つのステップ２１０２−２１０５はバイパスすることができる。次のステップ２１０６−２１１１は通常動作に対して記述したものと同じである。この動作バリエーションによりライトに使用されたプリセットセルは最初に動作により与えられた論理的アドレスにリンクされたものとは同じにならず、さらに、新しいプリセットセルが生成されないためプリセットセルの総数は減少する。したがって、この動作バリエーションの連続的適用はシステム内の全プリセットセルが消費されるリスクを伴う。本発明の適用はプリセットされている適切な数のセルのアベイラビリティに基づいているため、プリセットセルアドレスの総数がある限界よりも下であればこの動作バリエーションを適用してはならない。これを追跡できるようにするために、プリセットセルアドレスの総数を格納する変数を使用することができる。その変数が予め定められた値を越すかぎり、この動作バリエーションＩＶの適用は許可される。
【００８６】
図２１に例示し前記したこの実施例は動作バリエーションＩＶ）−ＶＩ）を使用する時にプリセットセル総数の増減しかできないため、プリセットセルアドレスの総数を格納し追跡し続ける前記した変数は、実施例に従って本発明の適用を開始する時、変数が最初に正しいカウントを含んでおれば実施例の動作バリエーションＩＶ）−ＶＩ）を適用する時しか更新する必要がない。変数の初期カウントはプリセットセル数が既知である任意の従来の機会、たとえば、本発明を利用するデバイスが構成されるまたは開始される製作時または製作後に、たとえば、セグメントテーブル内の全セグメントに対する「プリセットセルアドレス数」を合計して設定することができる。
【００８７】
図２１のステップ２１１１におけるアドレス交換の代りに、たとえば、図２０のステップ２０１１における物理的アドレスの置換を行うことによりシステム隠蔽プリセットセルアドレスが生じ、すなわちプリセットセルは論理的アドレスにより表現されない、それはアドレスマッピングテーブル内に載っていないプリセットセルの物理的アドレスとして変換すなわち解釈することができる。この関係が図２２Ａに例示されており、それは図２２Ｂに示すようなシステム可視プリセットセルと比較される。システム可視プリセットセルの主な利点は空きメモリが利用可能な限りプリセットセルアドレス数を容易に増加できることである。それによりプリセットセルをよりダイナミックに処理することができる。システム可視プリセットセルしか使用しないことの危険性は全メモリアドレスが通常データにより割当てられることであり、これが起こるとプリセットに利用可能なセルはなくなり本発明は役に立たなくなる。しかしながら、これはシステム可視プリセットセルがある値よりも減少できないようにして解決できる。それでも、プリセットセルはアクセスできてもできなくても論理的アドレスで表現されユーザに見えるためあらゆる状況においてこれを保証するのは困難である。一方、システム不可視セルの蓄積によりプリセットセル数はデフォルトにより一定に留まることができる、すなわち、通常データアクセスに対してプリセットセルを利用可能とする論理的アドレスはないため、数は変化できない。アドレスに動作バリエーションＩＶ−Ｖが使用されかつアドレスマッピングテーブルまたはセグメントテーブル内にプリセットセルに関する情報の更新がなければ、アドレスに論理的アドレスが接続されており前記した定義に従ってシステム可視であっても、システムは動作バリエーションの後でアドレスがプリセットセルを含むことを知らない。
【００８８】
本発明の１つの結果はプリセットセルが物理的アドレスを変えることであり、セグメント間でプリセットセルのむらのある分散を生じることがある。したがって、全プリセットセルが単一セグメントまたは非常に少数のセグメント内で終わることがあり、本発明の効果を低減することがある。たとえば、全プリセットセルが単一セグメント内で終わると、第１のアクティブ電圧パルスと同じセグメント内に第２の電圧パルスを印加しなければならない。したがって、図１８の実施例に例示するように、パルス間に遅延を導入する必要があり、それはデータレートにマイナスの影響を及ぼす。したがって、本発明に従った方法は、たとえば、メモリデバイス内でより優先順位の高い動作が進行していない時、すなわち、典型的にはシステム遊休時間中にセグメント間でのプリセットセルの分散または再分散をサポートしなければならない。
【００８９】
図２３は本発明に従った方法の実施例を示し、それはシステム遊休時間中にプリセットセルの分散を処理する。最初にステップ２３０１において、「プリセットセルアドレス数」のセグメントテーブル付加情報を使用して最少数のプリセットセルを有するセグメントへの参照が検索される。定められたセグメントに属する物理的アドレスの範囲はデフォルトにより既知であるか、図１２に関連して前記したセグメントテーブル内にファイルされたセグメント参照の代案を参照されたい、あるいはアドレスマッピングテーブル内に利用可能な明白なセグメント参照がある。これは非プリセットセルへの物理的アドレスが最少数のプリセットセルを有するセグメント内で選択される次のステップ２３０２において利用され、次に、ステップ２３０３において検索された第１の物理的アドレスにイレーズ／プリセット動作が発行される。前の実施例に従って論理的アドレスに動作が発行されるが、このケースでは論理的アドレスを介して第１の物理的アドレスを得る第１のステップは、たとえば、図２０の最初のステップ２００１をバイパスすることにより、バイパスすることができ、直接第２のステップ２００２から開始して、利用可能であれば物理的アドレスを直接使用するかあるいは動作の実行を処理する任意他の実施例において同じことを行う。利用可能ならば物理的アドレスに直接動作を適用する可能性は使用したイレーズ動作が物理的アドレスを直接使用する実行をサポートすることを間接的に仮定する最後のステップ２３０３において利用される。しかしながら、物理的アドレスで直接動作を許すことが不可能または望ましくなければ、図２３のそれと同様な代替実施例により可能であるが、論理的アドレスは第２のステップ２３０２の後でアドレスマッピングテーブルを介して検索される。次に、たとえアドレスマッピングテーブルから物理的アドレスを検索し戻すことが動作の実行において行われる最初のことであっても、論理的アドレスを使用してイレーズ動作が発行される。
【００９０】
セグメント内のアドレスに発行されたリード動作により前記セグメント内にプリセットセルが生成されもう１つのセグメントへのリードデータの場所が変化するが、図２３に示す方法の適用を繰り返すとプリセットセルの均一分散へ向かう傾向が生じる。
【００９１】
図２３に例示されかつ前記したプリセットセルの分散方法はシステム不可視プリセットセルだけでなくシステム可視プリセットセルにも適している。しかしながら、それは付加プリセットセルの生成をサポートせず、そのためシステム不可視プリセットセル数は典型的に安定したままであり、システムの製作フェーズ内および／または立上げ／構成中に生成されプリセットされたセル数に対応する。システム不可視プリセットセルは典型的に各セグメント内のある物理的アドレス、典型的には範囲、を保存することにより初期生成され、各セルに単一極性アクティブ電圧パルスを印加することによりこれらの物理的アドレスにおけるセルを同じ分極状態にプリセットし、前記物理的アドレスをアドレスマッピングテーブル内に載せない。このようなシステムの立上げおよび／または生成中に、もちろん、付加システム可視プリセットセルを生成することもできる。しかしながら、システム可視プリセットセルの生成はシステムの生成または立上げ中に行われるだけでなく、進行中または開始寸前の動作が無い遊休時間中および／またはセグメント間でのプリセットセルの分散と組み合わせて処理されることもある。
【００９２】
図２４は遊休時間中（ｉｄｌｅ  ｔｉｍｅ）にプリセットセルの生成および分散をサポートする本発明に従った方法のもう１つの実施例を示す。最初のステップ２４０１，２４０２はが図２３と同一であるが、ステップ２４０３において第１の物理的アドレスに対応する論理的アドレスがアドレスマッピングテーブルから検索される。その理由は非プリセットセルアドレスが「空き」であるかをチェックする次のステップ２４０４である。これは処分データを含むアドレスとして解釈される、すなわち、メモリアドレスは通常「空きメモリ」と呼ばれるものの一部である。利用可能な「空きメモリ」アドレスを追跡し続けることは従来技術でよく知られた事柄でありここでは詳細に検討はしない。メモリ管理の当業者ならばシステムにより割当てられたデータが、たとえば、偶然オーバライトして破壊されないようにどのように「空きメモリ」アドレスを追跡し続け参照するかは自明であると思われる。通常、ハイレベルメモリ管理は論理的アドレス空間内で処理され、それは前記した第３のステップ２４０３に対する理由である。しかしながら、物理的アドレス空間内で直接空きメモリアドレスの情報を得ることができるシステムでは、このステップ２４０３は不要でありステップ２４０４のチェックは直接物理的アドレスで実施することができる。やはり図２４について、ステップ２４０４のチェックの結果アドレスが「空き」ではなければ、ステップ２４０５において非プリセットセルへのもう１つの物理的アドレスが検索され、次に、「空き」アドレスが見つかるまでステップ２４０４，２４０５により発生されたループが繰り返される。その後、物理的アドレスにおける各セルにアドレス指定された全セルを同じ分極状態に設定する極性Ａの第１のアクティブ電圧パルスが印加される。次のステップ２４０７において、適切なアドレスエントリ情報がアドレスマッピングテーブル内で更新され、どのタイプのアドレスエントリ情報を更新すべきかは動作の実行に使用された特定の方法によって決まる。このような方法により使用される任意の情報は、もちろん、更新しなければならない、すなわち、更新は物理的アドレスに対する「プリセット」マークおよび「プリセット分極Ａ」マークの設定を含むことができる。次のステップ２４０８において、物理的アドレスのセグメントがセグメントテーブルキュー内の最後に置かれ（２４０８）、これに関連して物理的アドレスはエントリとしてセグメントテーブル内に加えられて適切なセグメントエントリ情報が更新され、それは「プリセットセルアドレス数」を１だけ増すことを含む。更新される可能な付加セグメントエントリ情報は動作の実行に使用する特定の方法によって決まり、このような方法により使用される任意の情報は、もちろん、更新しなければならない、すなわち、更新はさらに「最後のセグメントアクセスのタイムスタンプ」を現在時間で更新し、物理的アドレスエントリに対して「ロック状態」マークを設定し「プリセットセル分極Ａ」マークを設定することを含むことができる。プリセットセルアドレスの総数を含む変数はステップ２４０９において１だけ増加され、それは変数が動作、たとえば、図２１の実施例の前記記述における動作バリエーシ���ンＩＶ）Ｖ）またはＶＩ）、を実行する任意の方法により使用される時だけ行われる。変数は図２６に例示され後述する実施例でも使用される。
【００９３】
最少数のプリセットセルを有するセグメント内に「空き」メモリセルがある限り、図２４で記述した実施例は、新しいプリセットセルを生成する他に、各セグメント内の等しいプリセットセルアドレス数に向かう傾向をサポートする。
【００９４】
システム可視プリセットセルを使用し、特に、遊休時間中にこのようなセルが多数生成されると、前の実施例に従って動作ＶＩ）の特別なバリエーション、すなわち、プリセットセルへの直接書込みをしばしば使用することができる。実行は１つのアクティブ電圧パルスの印加しか含まないことがあるため、このような動作は通常ライト動作よりも潜在的に２倍高速である。しかしながら、ユーザが動作タイプＶＩをアクティブに選択することを要求されるよりは同じ効果を自動的に達成できる方が明らかに良い。次に、データレートをさらに高めるこのようなソリューションを例示する実施例が提示される。
【００９５】
図２５はシステム不可視プリセットセルの他にシステム可視プリセットセルを利用する、すなわち、システム可視およびシステム不可視プリセットセルが共に使用される、本発明に従った方法の好ましい実施例を与える。図２５は、特に、Ｉ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＴＥ−ＢＡＣＫ，ＩＩ）ＷＲＩＴＥおよびＩＩＩ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＲＥ−ＤＩＦＦＥＲＥＮＴ動作を示す。簡便なプレゼンテーションの目的で、さまざまな実施例、たとえば、図２０のステップ２００７，２００８，２００９からの極性切替えを処理するステップは図２５から除去されており、さらに、下記の記述は前に提示された実施例および図面に同一のものがないステップを詳細に記述するものである。図２５について、第１のステップ２５０１の後でステップ２５０２において第１の物理的アドレスの「プリセット」マークが設定されるかチェックされる。第１の物理的アドレスにおいて既にプリセットセルが見つかっておれば、第１のアクティブ電圧パルスを印加する必要はなく、ステップ２５０３，２５０４，２５０５，２５０６はバイパスされる。代りにステップ２５０７において第２の物理的アドレスがセグメントテーブルキュー内の第１の位置から直接検索される。ステップ２５０２のチェックが非設定「プリセット」マークを示す場合には、連続ステップ２５０３，２５０４，２５０５，２５０６，２５０７，２５０８，２５０９は前に提示された実施例に従って実施される。次に、ステップ２５１０において第２の物理的アドレスはアドレスマッピングテーブル内にエントリを有するかどうかチェックされ、第２の物理的アドレスにおけるプリセットセルはシステム可視であることを示すものである。第２の物理的アドレスにおいてシステム可視セルが見つかる場合には、ステップ２５１１においてアドレスマッピングテーブル内の第１の物理的アドレスエントリおよび第２の物理的エントリの場所が交換され、図２１の同様なステップに従って付加情報が設定される。第２の物理的アドレスにおいてシステム不可視セルが見つかる場合には、たとえば、図２０のステップ２０１１と同様に、ステップ２５１２においてアドレスマッピングテーブル内の第１の物理的アドレスが第２の物理的アドレスと置換される。ステップ２５１０，２５１１，２５１２における選択的処理の１つの結果はシステム可視セルをサポートしながら固定数のシステム不可視プリセットセルを維持できることである。
【００９６】
図２５について、次に、この実施例内でサポートされる他の動作バリエーションの記述が続く。
【００９７】
ＩＶ）またはＶ）  ＲＥＡＤ  ＯＮＣＥまたはＥＲＡＳＥ／ＰＲＥ−ＳＥＴ．これらの動作バリエーションに対して、最初の６つのステップ２５０１−２５０６しか実行する必要がない。これらの動作バリエーションのいずれかへのアドレスがプリセットセルアドレスとしてシステム内に格納してはならなければ、最後のステップ２５０６における適切なセグメント情報の更新において何も更新する必要はない。しかしながら、アドレスは認識しなければならずかつ後で任意他のプリセットセルアドレスとして使用できる場合には、最後のステップ２５０６における適切なセグメント情報の更新は通常動作に対して前記したのと同様に処理しなければならない、すなわち、第１の物理的アドレスをセルが分極状態Ａにプリセットされていることを示すように設定された「プリセット分極Ａ」マーク付物理的アドレスエントリとして加え「プリセットセルアドレス数」を１だけ増す。この他に、第１の物理的アドレスに対して「プリセット」マークおよび「プリセット分極Ａ」マークを設定することによりアドレスマッピングテーブル内のアドレスエントリ情報を更新する必要がある。
【００９８】
ＶＩ）  ＷＲＩＴＥ  ＴＯ  ＰＲＥ−ＳＥＴ．図２５のステップ２５０２により、この動作バリエーションの処理は既に含まれている、すなわち、明確なライト・ツー・プリセット動作の必要はない。
【００９９】
全プリセットセルの消耗は許されない、すなわち、いつでも最少数のプリセットセルを利用できなければならない場合、前の実施例および図２５のそれにおいて達成されたものと同様な効果、すなわち、クイックライト動作、はシステム可視プリセットセルだけを使用して達成することができる。プリセットセルアドレスの総数を含む変数を使用して、たとえば、図２１に関連して記述した実施例に提示されているプリセットセルアドレスの総数を格納するために述べた変数のように、プリセットセルの総数がある限界よりも減少しないように制御することができる。アドレスマッピングテーブルおよびセグメントテーブルと同様に、変数はパッシブ・マトリクス・アドレッサブル・メモリを制御／管理するデバイス内で使用されるソフトウェア内に定義して小型ＲＡＭまたは同様なメモリ内に格納することができ、あるいは変数はより低い、よりハードウェアオリエンテッドレベルで定義して、たとえば、レジスタ内に格納することができる。前記したように、変数は最初にプリセットセルアドレスの総数を格納するように設定しなければならず、次に、変数は利用可能なプリセットセル数を変える任意の機構または方法に対応して更新しなければならない。
【０１００】
次に、システム可視プリセットセルだけを使用しかつプリセットセルの消費を利用してクイックライト動作を可能にする実施例を提示する。プリセットセルアドレスの総数が予め定められた値よりも下になったらそれ以上のプリセットセルアドレスの消費は許されない。
【０１０１】
図２６はプリセットセルの消費を利用しシステム可視プリセットセルしか使用しない本発明に従った方法の実施例を例示している。図２６は、特に、Ｉ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＴＥ−ＢＡＣＫ，ＩＩ）ＷＲＩＴＥおよびＩＩＩ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＲＥ−ＤＩＦＦＥＲＥＮＴ動作を示す。簡便なプレゼンテーションの目的で、前の実施例、たとえば、図２１のステップ２１０７，２１０８，２１０９からの極性切替えを処理するステップは図２６では除去されている。さらに、下記の記述は前に提示された実施例および図面に同一のものがないステップだけを詳細に記述するものである。図２６の最初のステップ２６０２，２６０３において、時間を節約してより高いデータレートを達成するために第１のアクティブ電圧パルスの印加をスキップさせる可能性についてチェックする。図２６の第２のステップ２６０２において、動作がライトオンリー、すなわち、動作バリエーションＩＩであるかチェックされ、プリセットセルの総数が予め定められた値を超える場合には、ステップ２６０４においてプリセットセルアドレスの総数は１だけ減じられ、第１のアクティブ電圧パルスはバイパスすることができる。次のステップ２６０７はセグメントテーブル内の第１の場所から第２の物理的アドレスを得ることを含むが、第２のステップ２６０２におけるチェックがライトオンリー動作ではないおよび／または予め定められた値を超えないことを示す場合、第１の物理的アドレスは既にプリセットセルを含むことを第３のステップにおけるチェックが示すならば第１のアクティブ電圧パルスはまだ印加する必要がない。そうであれば、すなわち、第１の物理的アドレスにおけるプリセットセルであれば、ステップ２６０４においてプリセットセル総数を１だけ減じなければならない。次のステップ２６０７は第２の物理的アドレスの検索を含む。第１のアクティブ電圧パルスを印加することが許されなければ、図２６の第５および第６ステップ２６０５，２６０６が実行される。これらのステップの最後２６０６における適切なセグメントエントリ情報の更新はセルが分極状態にプリセットされていることを示すように設定された「プリセット分極Ａ」マーク付物理的アドレスエントリとしての第１の物理的アドレスに加え、「プリセットセルアドレス数」を１だけ増加することを含んでいる。最後のステップ２６１０を除く図２６の最後の４つのステップ２６０７−２６１０は図２１の説明における対応するステップに従っている。しかしながら、最後のステップ２６１０は適切なアドレスエントリ情報の更新においてより選択的とする必要がある。前のステップ２６０２のチェック結果に依存するため、図２１の説明のように、第１の物理的アドレスはプリセットセルを含むものと仮定することはできない。したがって、アドレスマッピングテーブル内の第１の物理的アドレスのアドレスエントリ情報を更新する時は２６１０、最初に第１の物理的アドレスに対して「プリセット」マークが既に設定されているかをチェックし、そうであれば、やはり「プリセット分極Ａ」マークを設定しなければならない、すなわち、前と同じ更新処理。しかしながら、「プリセット」マークが第１の物理的アドレスに設定されてい���ければ、アドレスマッピングテーブル内の第１の物理的アドレスエントリに対して「プリセット」マークは非設定のままであることを確認しなければならない。第２の物理的アドレスエントリは最後のステップ２６１０に達する時にプリセットセルを含んでおらず、前記ステップにおける適切なアドレスエントリ情報の更新は前と同様にアドレスマッピングテーブル内の第２の物理的アドレスエントリの「プリセット」マークを非設定としなければならない。
【０１０２】
図２６について、次に、実施例内でサポートされる他の動作バリエーションの説明を行う。
ＩＶ）またはＶ）  ＲＥＡＤ  ＯＮＣＥまたはＥＲＡＳＥ／ＰＲＥ−ＳＥＴ．これらの動作バリエーションは非プリセットセルアドレスしか実行してはならない。第１の物理的アドレスを含む最初のステップ２６０７−２６１０しか実行する必要がない。これらの動作バリエーションのいずれかへのアドレスがプリセットセルアドレスとしてシステム内に格納してはならなければ、これらのステップの最後２６０６における適切なセグメント情報の更新において何も更新する必要はない。しかしながら、アドレスは認識しなければならずかつ後で任意他のプリセットセルアドレスとして使用できる場合には、最後のステップ２６０６における適切なセグメント情報の更新は通常動作に対して前記したのと同様に処理しなければならない、すなわち、第１の物理的アドレスをセルが分極状態Ａにプリセットされていることを示すように設定された「プリセット分極Ａ」マーク付物理的アドレスエントリとして加え「プリセットセルアドレス数」を１だけ増す。この他に、２つの特別なステップ、すなわち、１）「プリセット」マークおよび「プリセット分極Ａ」マークを設定することによりアドレスマッピングテーブル内のアドレスエントリ情報を更新するステップ、および、２）プリセットセルアドレス総数を追跡し続ける任意の変数を１だけ増加するステップ、を追加する必要がある。
【０１０３】
ＶＩ）  ＷＲＩＴＥ  ＴＯ  ＰＲＥ−ＳＥＴ．図２６のステップ２６０２により、この動作バリエーションの処理は既に含まれている、すなわち、明白なライト・ツー・プリセット動作の必要はない。
【０１０４】
図２７本発明に従った方法のさらにもう１つの実施例を示し、それは固定数のシステム不可視プリセットセルと共にダイナミックな数のシステム可視プリセットセルを利用する。ライト動作に対するより高い動作データレートを達成するために、図２７の実施例はシステム可視プリセットセルは消費されて減量することがあるという事実を利用する。図２７は、特に、Ｉ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＴＥ−ＢＡＣＫ，ＩＩ）ＷＲＩＴＥおよびＩＩＩ）ＲＥＡＤ  ＷＩＴＨ  ＷＲＩＲＥ−ＤＩＦＦＥＲＥＮＴ動作を示す。基本的に、図２７はステップ２６０３，２６０４を除く図２６に示す実施例のスーパーセットであり、その対応ステップは簡便なプレゼンテーションの目的で図２７から除去されている。したがって、特徴づけるステップにだけ絞る。第２のステップ２７０２における「プリセット」マークのチェック結果がマーク非設定である、すなわち、第１の物理的アドレスにおいてプリセットセルが見つからなければ、ステップ２７０３においてセグメントテーブルキュー内の第１の位置から第２の物理的アドレスが検索される２７０３。次のステップ２７０４において、現在の動作がライト動作であるかまた第２の物理的アドレスがアドレスマッピングテーブルに載っているか、すなわち、システムは可視であるかチェックされる。そうでなければ、続きは図２５の対応するステップと同一であるが、動作がライト動作であり第２の物理的アドレスにおけるプリセットセルがシステム可視であれば、あるステップ２７０５，２７０６，２７０７はバイパスすることができ、ステップ２７０８の第２の電圧パルス印加が直接続くことができる。ステップ２７０３，２７０７において第２の物理的アドレスを検索する必要があれば、連続ステップ２７０８，２７０９，２７１０，２７１１，２７１２において使用されるのは最後に検索された第２の物理的アドレスであることに注目願いたい。図２７の最後のステップ２７０９，２７１０，２７１１，２７１２は、最後のステップ２７１２を除いて、図２５のステップ２５０９，２５１０，２５１１，２５１２と同一であり、適切なアドレスエントリ情報の更新において第１の物理的アドレスがプリセットセルを含むと仮定することはできない。更新は図２６の対応するステップ２６１０の説明に対応して処理しなければならない。
【０１０５】
図２７のステップ２７０４において導入された付加チェックにより、第１の物理的アドレスにおいてシステム可視プリセットセルが見つかる場合、すなわち、遊休時間中にプリセットされている「空き」アドレスにライト動作が発行される時だけでなく、ライト動作の第２の物理的アドレスにおいてシステム可視プリセットセルが見つかる場合にも時間を消費するステップをバイパスすることができる。セグメント当たりアドレスリストをキューとしてインプリメントするのが有利であると前に述べたが、この実施例においてそれはある調節から得られる。全てのシステム可視プリセットセルアドレスはキューにおいて優先順位を得てキュー内の全システム不可視プリセットセルアドレスの先頭に置かなければならない。その結果、システム可視プリセットセルアドレスはセグメントテーブル内のセグメントエントリから最初に検索され、システム不可視セルはシステム可視プリセットセルアドレスがセグメントに対して消費された後でしか使用されない。セグメントへの第２の電圧パルスの連続的印加は最初にシステム可視プリセットセルアドレスになされるため、図２７の実施例はより効率的となり、第２の物理的アドレスにおけるシステム可視プリセットセルに対するステップ２７０４のチェックを介した時間消費ステップのより頻繁なバイパスが可能となる。
【０１０６】
図２７について、次に、実施例内でサポートされる他の動作バリエーションの説明を行う。
ＩＶ）またはＶ）  ＲＥＡＤ  ＯＮＣＥまたはＥＲＡＳＥ／ＰＲＥ−ＳＥＴ．これらの動作バリエーションは非プリセットセルアドレスでしか実行してはならず、これらの動作バリエーションがプリセットセルを含むアドレスで使用される場合には、図２７のフロー図において何も実行してはならず、する必要もない。非プリセットアドレスで使用する時は、第２の物理的アドレスを含んではならない、すなわち、第３および第４のステップ２７０３，２７０４はバイパスしなければならず、第２のステップ２７０２のすぐ後で、第５のステップ２７０５を適用しその後この動作バリエーションでは最後のステップである第６のステップ２７０６を適用しなければならない。これらの動作バリエーションのいずれかが行われるアドレスをプリセットセルアドレスとしてシステム内に格納してはならない場合には、これらのステップの最後のステップ２７０６における適切なセグメント情報の更新において何も更新する必要がない。しかしながら、アドレスは認識しなければならずかつ後で任意他のプリセットセルアドレスとして使用できる場合には、最後のステップ２７０６における適切なセグメント情報の更新は通常動作に対して前記したのと同様に処理しなければならない、すなわち、第１の物理的アドレスをセルが分極状態Ａにプリセットされていることを示すように設定された「プリセット分極Ａ」マーク付物理的アドレスエントリとして加え「プリセットセルアドレス数」を１だけ増す。この他に、「プリセット」マークおよび「プリセット分極Ａ」マークを設定することによりアドレスマッピングテーブル内のアドレスエントリ情報を更新する必要がある。
【０１０７】
ＶＩ）  ＷＲＩＴＥ  ＴＯ  ＰＲＥ−ＳＥＴ．図２７のステップ２７０２により、この動作バリエーションの処理は既に含まれている、すなわち、明白なライト・ツー・プリセット動作の必要はない。
【０１０８】
たとえば、図２４の前記した実施例に従って、システム可視プリセットセルのバッファをシステム遊休時間中に生成することができる。バッファは図２５または図２７の実施例に従ってライト動作のデータレートをほぼ２倍にするのに利用できる。同じ効果はシステム可視プリセットセルを使用しないと動作しない図２６に関連して説明した実施例により達成することもできる、すなわち、この実施例を使用すると図２３の場合のように最初にシステム不可視プリセットセルを分散する必要がない。たとえば、図２４に従って遊休時間中に新しいシステム可視プリセットセルを生成することができる。また、ユーザはメモリを読み出す時に、たとえば、図２６の実施例における動作バリエーションＩＶを使用して新しいプリセットセルを生成することができ、あるいは、利用可能なプリセットセルアドレス数がある値よりも下になる、またはそうなると予期される場合に、ユーザは遊休時間中に動作バリエーションＶをアクティブに使用してより多くのプリセットセルを生成しなければならない。
【０１０９】
ほぼ実行時間以上の遊休時間があり遊休時間の始めに利用可能な空きメモリが連続実行時間中に書き込まれるデータサイズにほぼ等しいシステムでは、たとえライト動作期間だけの極端なケースであっても、全ライト動作に対して実質的に２倍のデータレートを得る見通しが特に良い。ここで、「２倍の」データレートは動作が２つのアクティブ電圧パルスからなるケースに例えられ、したがって、ほぼ２倍の合計パルス長を有する。
【０１１０】
遊休時間が短すぎるまたは無い長い実行時間の場合、プリセットセルがセグメント間で不均一に分散される危険性がある。しかしながら、全てのシステム可視プリセットセルが消費され全てのシステム不可視プリセットセルが単一セグメント内で終わるケースであっても、本発明の方法により全プリセットセルを保持するセグメントをアドレス指定しない各動作に対する性能が改善される。いかなる遊休時間も無く、システム可視プリセットセルが無く、全プリセットセルが同じセグメント内にあり、かつ、全動作がそのセグメントをアドレス指定する絶対的に悪いケースでは、データレートは本発明を適用せずに得られるものと少なくとも一致しなければならない。すなわち、いかなるケースであっても、本発明の方法を適用することがデータレートに対して有害であってはならない。
【０１１１】
本発明に従った方法をインプリメントするデバイスの例が図２８に例示されている。デバイスは２つの異なる部分、すなわち、正規パッシブ・マトリクス・アドレッサブル・メインメモリおよびメモリコントロールユニットに分けられる。コントロールユニットはメモリに対してスケジューリングされた動作を解釈し論理的アドレスでのハイレベル動作、たとえば、論理的アドレスＹにおいてワードＸを書き込む動作をメインメモリ部が理解でき処理できる物理的アドレスでのローレベルパルスプロトコル命令に変換する。動作は、典型的にはシステムまたはデバイスを利用するシステムの一部である、動作発行体がコマンド、たとえば、ＷＲＩＴＥをメモリコントロールユニットへ送ることによりメモリへスケジューリングされる。典型的に、動作はソフトウェアプログラムの一部である。また、動作発行体は書き込まれるアドレスをアドレスバス上で入手可能にし、かつ、書き込まれるデータをデータバス上で入手可能にしなければならない。コマンドが受信された後で、メモリコントロールユニットはライト動作の実行に使用する論理的アドレスをアドレスバスから得る。次に、メモリコントロールユニットはアドレスマッピングテーブルを使用して前記したいずれかの実施例に従って物理的アドレス等を得る。書き込まれるデータはメインメモリにより直接データバスから検索される。メモリコントロールユニットが適切なアクションをとり、かつ、データが論理的アドレスに書き込まれている時は、動作は遂行されている。点線で示すように、２つの部分、メモリコントロールユニットおよびメインメモリは２つの異なる集積回路のように物理的に分離する必要はなく、同じユニット内に集積することができる。しかしながら、ある状況では１つのメモリコントロールユニットがメインメモリの２つ以上の物理的ユニットを同時に制御する、すなわち、１つの論理的メモリスペースが２つ以上のメインメモリユニット間にあることを容易にするため、別々のユニットとすることが有利である。
【０１１２】
本発明に従った方法をインプリメントするデバイスのもう１つの実施例が図２９に例示されており、図２８と較べた時の主な違いはメインメモリがメモリコントロールユニットを介してデータを通すこと、すなわち、メインメモリまたはメインメモリユニットはメモリコントロールユニットをインターフェイスするだけということであり、それがデバイスを利用するシステムの残りとの全通信を処理する。このソリューションの１つの利点はスケーラビリティであり、システム内にメモリとの１つのスタティックインターフェイスを有してメモリユニットの任意の交換、増加、減少、等がメモリコントロールユニットにより引き受けられてシステムの残りには間接的な影響しか及ぼさないようにすることは典型的に容易である。
【０１１３】
できるだけ効率的とするために、本発明を適用するシステムに対するシステム不可視プリセットセルおよび／またはシステム可視プリセットセル数および／または利用可能な合計プリセットセルの許容最少数はメモリサイズ、メモリの使用、セグメント数、等に基づいて選択および設定しなければならない。
【０１１４】
本発明に従った定められたメモリデバイスの性能を最適化するために、可視および不可視プリセットセルの比はデバイスがどのように動作されるかに従って選択することができる。たとえば、下記の動作モードは特に興味深い。
−リードおよびライトアクセス数がほぼ等しい、すなわち、典型的なメモリ状況に較べてライト動作の数が比較的大きいメモリでは、多数のシステム不可視プリセットセルではなく多数のシステム可視プリセットセルをサポートするのが有利となることがある。したがって、システムは平均遊休時間中に半分の時間をセグメント間でシステム不可視プリセットセルを分散させるのに費やし、残りの半分をセグメント内にシステム可視プリセットセルを生成するのに費やすように設計することができる。あるいは、システム可視プリセットセルしか使用されなければ、比較的少数の残りの利用可能なプリセットセルアドレスしか許せずその後プリセットセルアドレス総数の減少を禁止するのが有利となることがある。
【０１１５】
−ライト用の多数の利用可能な空きメモリアドレス、および実行時間に較べて長い遊休時間により特徴づけられるメモリでは、システム可視プリセットセルしか使用しないことが有利となることがある。稀なケースとして、それでもメモリが満たされて利用可能なプリセットセルアドレス総数の限界に達すると、新しいプリセットセルを生成する時間および可能性が得られるまでデータレートは減少する。
【０１１６】
−ライト動作当たり多くのリード動作を有するメモリでは、システム可視プリセットセルを有する利点はあまり明白ではない。これらの状況では、平均遊休時間中にシステム不可視プリセットセルは均一に分散され、システム可視プリセットセルは特別に長い遊休時間中しか生成されないようにシステムを設計するのが有利となることがある。典型的に、ライトの少ないメモリ、たとえば、長時間記憶メモリは全体メモリの大きな量を占有する確率が高く、システム可視プリセットセルだけに頼るのは良い考えではないことがあり、あるいは、少なくとも残りのプリセットセル総数に対する最少許容値はかなり高く設定しなければならない。このような長時間記憶装置では、本発明の方法を使用して平均的使用中の全体データレートを増加し、さらに、相当な量の空きメモリを有する状況においてライト速度を高めることができ高速ライト動作に使用するプリセットセルのバッファを作り上げる可能性を助ける。
【０１１７】
本発明は、それぞれ、システム可視およびシステム不可視プリセットセルの生成および分散に関するデバイス最適化の２つの基本的方法を教示する。
ｉ）  このケースでは、利用可能なプリセットセル総数の可能な許容限界が初めから定義されデバイス内にプログラムされるだけでなく、デバイスの将来の使用パターンが既知であるか、あるいは、システム可視およびシステム不可視プリセットセルの最適化処理手順を許すある包絡内に少なくとも制約されている。開始はデバイスの製作時または最初の使用時、設置または再設置時、または再構成時とすることができる。
【０１１８】
ｉｉ）  このケースでは、デバイスの将来の使用パターンは未知であるか時間と共に変動することがある。これはデバイスを自動的に適用可能にして処理される。デバイスの使用パターンがモニタされプリセットセルはデバイス内にプログラミングされた最適化アルゴリズムに従って構成される。
【０１１９】
本発明の方法をインプリメントするデバイスが製作される時、全メモリが典型的に同じ分極状態に設定される。しかしながら、システム可視およびシステム不可視とするのはどのセルか、その総数、使用される特定の動作モード等は、たとえ可能であっても、同時に構成および設定する必要はない。デバイスの構成は後の段階、たとえば、デバイスを最初に使用または設置する時に行ったり、設置後にユーザが開始することができる。
【０１２０】
本発明に従った方法の利点は動作および電圧パルス間に慣例的手順で遅延を導入する必要なしに切替えメモリセル内に十分な整定時間を設けることによりデータレートの一般的増加を可能とすることを含んでいる。
【０１２１】
本発明に従った方法のさらなる利点は好ましい実施例の前記検討に関連して述べられている。しかしながら、特に、下記の点を強調しなければならない。
−  メモリセルアクセスはセグメント間に分散され、そのためセルが疲労により臨界切替え数に達するまでの時間が低減される。
−  システム可視プリセットセルを利用してライト動作に対するデータレートは２倍まで増加する。
【０１２２】
ここに開示され添付特許請求の範囲および図面に示す好ましい実施例の全ての特徴およびステップは、このような特徴／ステップが互いに排他的であるかあるいは同時または互いに関連して適用できない場合を除き、どのような関係でも結合することができる。好ましい実施例は本発明に従った方法の一般的かつ原理的側面の適例と考えなければならない。したがって、与えられた例、提示された実施例、その記述された特徴およびステップは同じ等価または類似目的を果たす代替策と置換することができる。
【図面の簡単な説明】
【０１２３】
【図１】従来技術で知られかつ前記したように、ビット線電極およびワード線電極間および交点にメモリ材料が配置されたパッシブ・マトリクス・メモリの例を示す図である。
【図２】従来技術で知られかつ前記したように、強誘電体等の分極材料に対するヒステリシス曲線の原理図である。
【図３】従来技術で知られかつ前記したように、動作中にパッシブ・マトリクス・アドレッサブル・デバイス内のアドレス指定されたセル上に生じる電圧パルスの例を示す図である。
【図４ａ】従来技術で知られかつ前記したように、図３の電圧パルスの原理を記述するフロー図である。
【図４ｂ】従来技術で知られかつ前記したように、通常ライト動作の特定ケースに対する図４ａのフロー図である。
【図４ｃ】従来技術で知られかつ前記したように、通常リード・ウィズ・ライトバック動作の特定ケースに対する図４ａのフロー図である。
【図５】従来技術で知られかつ前記したように、パッシブ・マトリクス・アドレッサブル・デバイス内に格納されたデータの場所の例を示す図である。
【図６】従来技術で知られかつ前記したように、パッシブ・マトリクス・アドレッサブル・デバイス内のアドレス指定されたセルへの動作実行中の電極を示す図である。
【図７ａ】従来技術で知られかつ前記したように、アドレス指定されたセルだけに図３の第１の電圧パルスのような電圧パルスを印加する電極上の可能な電位の例を示す図である。
【図７ｂ】従来技術で知られかつ前記したように、図３の電圧パルス間のような静止状態を達成する電極上の可能な電位の例を示す図である。
【図７ｃ】従来技術で知られかつ前記したように、アドレス指定されたセルのオプショナルな部分に図３の第２の電圧パルスで示すような第２のアクティブ電圧パルスを印加する電極上の可能な電位の例を示す図である。
【図８】本発明で使用される電気的にセグメント化されたマトリクス・アドレッサブル・デバイス内の、非選択セグメント内の非アドレス指定セル上の妨害電圧の不在を示す図である。
【図９】本発明で使用され、読出しデータレートを生じるパッシブ・マトリクス・アドレッサブル・デバイス内のセルに印加されるパルス間の間隔を示す図である。
【図１０】本発明で使用されるように、アドレス指定動作がセグメント化されたデバイス内のもう１つのセグメントへ向けられる本発明の実施例のフロー図である。
【図１１ａ】アドレスマッピングテーブルを使用する本発明におけるメモリアドレスマッピングの概念を示す図である。
【図１１ｂ】アドレスマッピングテーブルおよび非揮発性メインメモリ内の物理的アドレスにおける論理的アドレスの記憶装置を使用してアドレスマッピングテーブルの回復を可能にする本発明におけるメモリマッピングの概念を示す図である。
【図１２】本発明におけるメモリアドレスマッピング内のアドレスエントリの例を示す図である。
【図１３】本発明におけるセグメントテーブル内のセグメントエントリの例を示す図である。
【図１４】本発明においてセグメントテーブルをキューとして使用する例を示す図である。
【図１５】セグメントテーブルをモニタしその中の任意の「ロック状態」マークを適切な時間に非設定とするために本発明で使用される機構をサポートするフロー図である。
【図１６】セグメントテーブルおよびキューとしてのアドレスマッピングテーブルを使用し、第１のアクティブ電圧パルスおよびオプショナルな第２の電圧パルスを異なるセグメントに印加し、第１のアクティブ電圧パルスを印加する前に条件付で遅延を導入する本発明に従った第１の実施例のフロー図である。
【図１７】条件付遅延がセグメントテーブルタイムスタンプを使用する機構により置換される、図１５のそれと同様な実施例のフロー図である。
【図１８】タイムスタンプの代りに「ロック状態」マークが使用されてアドレス指定動作における第２の電圧パルスが早すぎてセグメントに印加されないことを保証する、図１７のそれと同様な実施例のフロー図である。
【図１９】条件付遅延が連続動作をチェックして第２の電圧パルスの印加に対してセグメントを条件付きで変えることで置換される、図１８のそれと同様な実施例のフロー図である。
【図２０】プリセットセル分極状態の付加情報が第２の電圧パルスの印加において使用される、図１５のそれと同様な実施例のフロー図である。
【図２１】アドレスマッピングテーブルにおいて物理的アドレスが置換されずに交換される、図１７のそれと同様な実施例のフロー図である。
【図２２ａ】本発明により使用されるアドレスマッピングテーブルがプリセットセルへの物理的アドレスを含まないシステム不可視プリセットセルを示す図である。
【図２２ｂ】本発明により使用されるアドレスマッピングテーブルが通常データの他にプリセットセルへの物理的アドレスを含むシステム可視プリセットセルを示す図である。
【図２３】遊休時間中にプリセットセルをセグメント間で分散する本発明により使用される第２の実施例のフロー図である。
【図２４】空きメモリアドレスにおいてシステム可視プリセットセルを生成し分散する本発明により使用される第３の実施例のフロー図である。
【図２５】システム可視およびシステム不可視プリセットセルの両方をサポートしシステム可視プリセットセルを利用することによりクイックライトを提供する本発明により使用される第４の実施例のフロー図である。
【図２６】システム可視プリセットセルだけをサポートし、プリセットセル総数を追跡し続けシステム可視プリセットセルを利用することによりクイックライトを提供する本発明により使用される第５の実施例のフロー図である。
【図２７】システム可視およびシステム不可視プリセットセルの両方をサポートしシステム可視プリセットセルを利用することによりクイックライトを提供する本発明により使用される第６の実施例のフロー図である。
【図２８】メインメモリを使用して直接データを処理する本発明の方法をインプリメントするために使用できるデバイスの第１の実施例である。
【図２９】メモリコントロールユニットを使用してデータを処理する本発明の方法をインプリメントすることができるデバイスの実施例である。
【図１】
2007512655.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
2007512655.tif 000009
【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【手続補正書】
【提出日】平成18年4月19日(2006.4.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パッシブ・マトリクス・アドレッシングを利用するデータ記憶装置、特に、メモリデバイスまたはセンサデバイス、内の妨害電圧に関連する有害現象を低減する方法であって、データ記憶装置は各セル内に設定された特定の電荷値により与えられる論理値を格納する複数のデータ記憶セルを含み、各データ記憶セルはヒステリシスを示す電気的に分極可能なメモリ材料、特に、強誘電またはエレクトレット材料を含み、セルは１つ以上のマトリクスとして物理的に配置され、前記各マトリクスはセルへのパッシブ・マトリクス・アドレッサビリティを提供し、各マトリクスは第１および第２の電極セットを含み、各セットの電極は並列に提供され、一方の電極セットはワード線を形成し他方の電極セットはビット線を形成し、ワード線電極およびビット線電極は互いに交差しかつメモリ材料と直接または間接的に接触するように提供され、装置のデータ記憶セルはワード線とビット線の間または交点でメモリ材料の体積内に画定されたキャパシタ状エレメントとして実現されてメモリ材料の抗電界に対応する保磁電圧ＶＣよりも大きい電圧ＶＳのアクティブ電圧パルスをワード線およびビット線間およびその間に画定されたデータ記憶セル上に印加することにより少なくとも２つの分極状態のいずれかに設定することができあるいはその間で切替えることができ、電位の印加はアドレス指定動作に従い、アドレス指定動作において全てのワードおよびビット線に印加される電位が予め定められた電圧パルスプロトコルに従って時間調整方法で制御され、データ記憶装置のデータ記憶セルは２つ以上の電気的に分離されたセグメント内に設けられ、各セグメントはデータ記憶装置の個別の物理的アドレス空間を含み、アドレス指定動作において第１のアドレス指定動作は１つのセグメント内の１つ以上のアドレス指定されたデータ記憶セルを第１のアクティブ電圧パルスにより第１の分極状態に設定し、その間に電圧パルスプロトコルに依存する各ビット線は少なくとも第１のアクティブ電圧パルスの持続時間の一部でデータ記憶セルの分極状態を検出する感知手段に接続することができ、電圧パルスプロトコルに応じて第１のアクティブ電圧パルスのそれとは反対極性の第２のアクティブ電圧パルスとすることができる第２の電圧パルスを印加し、アドレス指定されるセルはアドレス指定動作により指定される予め定められた分極状態に設定されるように、アドレス指定されたデータ記憶セルを第１の分極状態から第２の分極状態に切替え、さらに、第２のアドレス指定動作においてセルが第１の分極状態または第２の分極状態にプリセットされるように第２の電圧パルスをもう１つのセグメント内の１つ以上のデータ記憶セルに印加し、実施されるアドレス指定動作に応じて、同じ極性を有するアクティブ電圧パルスが印加された後で前記１つ以上のデータ記憶セル内の情報を他方のセグメント内に格納し、前記もう１つのセグメントは前記２つ以上の電気的に分離されたセグメントへのアクティブ電圧パルスの前のおよび／またはスケジューリングされた印加に基づいて第２のアドレス指定動作に対して選択されることを特徴とする方法。
【請求項２】
請求項１に記載の方法であって、
セルの物理的アドレスに関してプリセット分極状態の情報を格納することを特徴とする方法。
【請求項３】
請求項１に記載の方法であって、
セルに第２の電圧パルスを印加する前に格納された分極状態の情報を検索することを特徴とする方法。
【請求項４】
請求項３に記載の方法であって、
プリセット分極が第１の分極状態に対応する場合には、第１のアクティブ電圧パルスとは反対極性のオプショナルな第２のアクティブ電圧パルスを印加し、プリセット分極が第２の分極状態に対応する場合には、第１のアクティブ電圧パルスとは同じ極性のオプショナルな第２のアクティブ電圧パルスを印加することを特徴とする方法。
【請求項５】
請求項１に記載の方法であって、
そのアドレスの各プリセットセルに第２の電圧パルスを印加した後で、分極状態にプリセットされるセルの格納された情報を除去することを特徴とする方法。
【請求項６】
請求項１に記載の方法であって、
プリセットセル総数の情報を格納することを特徴とする方法。
【請求項７】
請求項１に記載の方法であって、
アドレス指定動作においてアクティブ電圧パルスが最後に印加されて以来最長時間を有するセグメントへデータを向けることを特徴とする方法。
【請求項８】
請求項７に記載の方法であって、
キューを使用し、最も最近アクティブ電圧パルスを印加されたセグメントへの参照をキューの最後に置き、アクティブパルスを印加されて以来最長時間を有するセグメントへの参照をキュー内の最初の位置から検索することを特徴とする方法。
【請求項９】
請求項１０に記載の方法であって、
各セグメントへの参照をそれに関連する付加情報付「セグメントテーブル」内に格納することを特徴とする方法。
【請求項１０】
請求項９に記載の方法であって、
付加情報は参照されたセグメント内のプリセットセルを有するアドレス数および／または最後のセグメントアクセスのタイムスタンプおよび／または参照されたセグメント内のプリセットセルへの物理的アドレスおよび／またはプリセットセルへの各物理的アドレスに関連するプリセット分極状態マークであることを特徴とする方法。
【請求項１１】
請求項１０に記載の方法であって、
第２の電圧パルスを印加されたセルの物理的アドレスをセグメントテーブルから除去することを特徴とする方法。
【請求項１２】
請求項１０に記載の方法であって、
第１のアクティブ電圧パルスを印加されたセルの物理的アドレスをセグメントテーブルに加えることを特徴とする方法。
【請求項１３】
請求項１０に記載の方法であって、
セグメント参照に対応するセグメント内のセルに第１のアクティブ電圧パルスまたは第２の電圧が印加される時にセグメントテーブル内のセグメント参照のロック状態マークを設定することを特徴とする方法。
【請求項１４】
請求項１０に記載の方法であって、
セグメント参照に対応するセグメント内のセルに第１のアクティブ電圧パルスまたは第２の電圧パルスが印加される時にセグメントテーブル内のセグメント参照の最後のセグメントアクセスのタイムスタンプを更新することを特徴とする方法。
【請求項１５】
請求項１０に記載の方法であって、
現在時間およびセグメント参照に対する最後のセグメントアクセスのタイムスタンプ間の差が予め定められた値を越える時はセグメントテーブル内のセグメント参照のロック状態マークを非設定することを特徴とする方法。
【請求項１６】
請求項１０に記載の方法であって、
第１のアクティブ電圧パルスが印加されるセグメントのロック状態マークが非設定とされるまで第１のアクティブ電圧パルスの印加を待つ、および／または第２の電圧パルスが印加されるセグメントのロック状態マークが非設定とされるまで第２の電圧パルスの印加を待つことを特徴とする方法。
【請求項１７】
請求項１に記載の方法であって、
アドレス指定動作の論理的アドレスに関して第２の電圧パルスを印加されたセルの物理的アドレスを格納することを特徴とする方法。
【請求項１８】
請求項１７に記載の方法であって、
アドレスマッピングテーブル内の各物理的アドレスエントリに関連するオプショナルなアドレスレベル情報を有する「アドレスマッピングテーブル」内の論理的アドレスに関する物理的アドレスを格納することを特徴とする方法。
【請求項１９】
請求項１８に記載の方法であって、
アドレスレベル情報がプリセットマークおよび／またはプリセット分極状態マークおよび／またはセグメント参照であることを特徴とする方法。
【請求項２０】
請求項１８に記載の方法であって、
パッシブ・マトリクス・アドレッシングを利用するデータ記憶装置以外の高速アクセスメモリ内にアドレスマッピングテーブルを格納することを特徴とする方法。
【請求項２１】
請求項１８に記載の方法であって、
予め定められた数のプリセットセルへのアドレスをアドレスマッピングテーブルに載せないことを特徴とする方法。
【請求項２２】
請求項１８に記載の方法であって、
第１のアクティブ電圧パルスおよび／または第２の電圧パルスを印加する前にアドレスレベル情報を有する物理的アドレスをアドレスマッピングテーブルから検索することを特徴とする方法。
【請求項２３】
請求項２２に記載の方法であって、
設定されたプリセットマークを見つけたら第１のアクティブ電圧パルスを印加せず第２の電圧パルスを時間的に前に持ってくることを特徴とする方法。
【請求項２４】
請求項２２に記載の方法であって、
アドレス指定動作がライトでありプリセットセルのアドレスがアドレスマッピングテーブルに載せられる場合には、第１のアクティブ電圧パルスを印加せず第２の電圧パルスを時間的に前に持ってくることを特徴とする方法。
【請求項２５】
請求項２２に記載の方法であって、
プリセットセルアドレスの総数が予め定められた値を越える場合には、第１のアクティブ電圧パルスを印加せず第２の電圧パルスを時間的に前に持ってくることを特徴とする方法。
【請求項２６】
請求項１７に記載の方法であって、
論理的アドレスに対応する物理的アドレスにおけるデータ記憶セルの一部に論理的アドレスを格納することを特徴とする方法。
【請求項２７】
請求項１に記載の方法であって、
セグメント内に進行中または差し迫った優先順位のより高い動作が他に無い時に、各セルが同じ分極状態にプリセットされるアドレスを遊休時間中にセグメント間に分散することを特徴とする方法。
【請求項２８】
請求項２７に記載の方法であって、
最少数のプリセットセル数を有するセグメント内でリード・ウィズ・ライトバック動作を実行することを特徴とする方法。
【請求項２９】
請求項１に記載の方法であって、
セグメント内に進行中または差し迫った優先順位のより高い動作が他に無い時に、空きアドレスにおいて同じ分極状態にプリセットされるセルを遊休時間中に生成することを特徴とする方法。
【請求項３０】
請求項２９に記載の方法であって、
そのアドレスにおける各セルに単一極性のアクティブ電圧パルスを印加することを特徴とする方法。
【請求項３１】
請求項２９に記載の方法であって、
最少数のプリセットセル数を有するセグメント内でアドレスを選択することを特徴とする方法。
【請求項３２】
請求項１に記載の方法であって、
先行する動作の、または予め定められた数の先行する動作のいずれかの、第２の電圧パルスが現在のアドレス指定動作と同じセグメントに印加された場合、第１のアクティブ電圧パルスを印加する前に遅延が課されることを特徴とする方法。
【請求項３３】
請求項１に記載の方法であって、
現在時間とセグメントに第１のアクティブ電圧パルスまたは第２の電圧パルスが印加された最後の時間との差が予め定められた値を越えなければ、第１のアクティブ電圧パルスを印加する前に遅延が課されることを特徴とする方法。
【請求項３４】
請求項１に記載の方法であって、
現在時間とセグメントに第１のアクティブ電圧パルスまたは第２の電圧パルスが印加された最後の時間との差が予め定められた値を越えなければ、第２のアクティブ電圧パルスを印加する前に遅延が課されることを特徴とする方法。
【請求項３５】
請求項１に記載の方法であって、
現在のアドレス指定動作を実行する前に連続動作または予め定められた数の連続動作を解析することを特徴とする方法。
【請求項３６】
請求項３５に記載の方法であって、
現在のアドレス指定動作の第２の電圧パルスの印加に対して連続動作または予め定められた数の連続動作によりアドレス指定されるセグメント以外のもう１つのセグメントを選択することを特徴とする方法。
【国際調査報告】
2007512655.tif 000038
2007512655.tif 000039