(57)【要約】  アナログ変換器（６０）用に提供される方法及び装置。この装置は第１の冗長符号桁（ＲＳＤ）段（６２）と構成可能ブロック（６１）とを備える。構成可能ブロック（６１）は、シングルエンドアナログ信号をサンプリングするためのサンプル／ホールド回路に変更される。サンプリング信号は、その後、差動信号にスケーリング及び変換され、第１のＲＳＤ段（６２）に供給される。第１のＲＳＤ段（６２）はデジタル信号の大きさに対応したビット値を出力する。次の半クロックサイクルで、第１のＲＳＤ段（６２）は構成可能ブロック（６１）に供給する残留電圧を算出する。構成可能ブロック（６１）は第２の冗長符号桁段に変更され、第１のＲＳＤ段より供給された残留電圧の大きさに対応したビット値を発生する。第１及び第２のＲＳＤ段は、所望のビット分解能に達するまで、各々半クロックサイクルで論理値の発生を交互に繰り返す。構成可能ブロック（６１）は、その後、次の変換処理を開始するためにサンプル／ホールド回路に再変更される。
2007500473.tif 000002
【特許請求の範囲】
【請求項１】
入力、クロック入力、差動入力、ビット出力及び差動出力を有するブロックと、
前記ブロックの前記差動出力に接続される差動入力と、クロック入力と、ビット出力と、前記ブロックの差動入力に接続される差動出力とを有する第１の冗長符号桁（ＲＳＤ）段とを備え、
前記ブロックは、アナログ信号をサンプリングするためのサンプル／ホールド回路として構成されるとともに、変換処理の期間に論理値及び残留値を発生するための第２の冗長符号桁段として構成される、循環型アナログ−デジタル（Ａ／Ｄ）変換器。
【請求項２】
請求項１に記載の循環型アナログ−デジタル（Ａ／Ｄ）変換器において、
前記ブロックは増幅器を含み、
前記増幅器は、前記ブロックが前記サンプル／ホールド回路又は前記第２の冗長符号桁段として構成されるときに使用される、循環型アナログ−デジタル（Ａ／Ｄ）変換器。
【請求項３】
請求項２に記載の循環型アナログ−デジタル（Ａ／Ｄ）変換器において、
前記増幅器は差動増幅器である、循環型アナログ−デジタル（Ａ／Ｄ）変換器。
【請求項４】
請求項３に記載の循環型アナログ−デジタル（Ａ／Ｄ）変換器において、
前記増幅器は、前記ブロックが前記冗長符号桁段として構成されるときに、前記残留値を発生するための乗算型デジタル−アナログ変換器に使用される、循環型アナログ−デジタル（Ａ／Ｄ）変換器。
【請求項５】
請求項４に記載の循環型アナログ−デジタル（Ａ／Ｄ）変換器において、
前記冗長符号桁段として構成される前記ブロックはさらに、
前記ブロックの前記差動入力に接続される差動入力と、第１の出力と、第２の出力とを有するフラッシュ量子化回路と、
前記フラッシュ量子化回路の前記第１及び第２の出力に各々接続される第１及び第２の入力と、前記乗算型デジタル−アナログ変換器に接続される出力とを有するデジタル論理回路のブロックと、
を含む、循環型アナログ−デジタル（Ａ／Ｄ）変換器。
【請求項６】
請求項５に記載の循環型アナログ−デジタル（Ａ／Ｄ）変換器において、
前記サンプル／ホールド回路として構成される前記ブロックは、前記ブロックの前記入力に供給されるシングルエンドアナログ信号をサンプリングする、循環型アナログ−デジタル（Ａ／Ｄ）変換器。
【請求項７】
請求項６に記載の循環型アナログ−デジタル（Ａ／Ｄ）変換器において、
前記サンプル／ホールド回路は、サンプリングしたシングルエンドアナログ信号を差動信号にスケーリング及び変換する、循環型アナログ−デジタル（Ａ／Ｄ）変換器。
【請求項８】
請求項７に記載の循環型アナログ−デジタル（Ａ／Ｄ）変換器において、
前記第１の冗長符号桁段は、前記差動信号を受け取り、前記差動信号に対応する第１の論理値を発生し、第１の残留値を算出する、循環型アナログ−デジタル（Ａ／Ｄ）変換器。
【請求項９】
請求項８に記載の循環型アナログ−デジタル（Ａ／Ｄ）変換器において、
前記ブロックは、前記サンプル／ホールド回路から前記第２の冗長符号桁段に変更され、前記第１の冗長符号桁段から前記第１の残留値を受け取り、前記第２の冗長符号桁段として構成された前記ブロック内において、前記第１の残留値に対応する第２の論理値を発生し、前記第１の冗長符号桁段に供給する第２の残留値を算出する、循環型アナログ−デジタル（Ａ／Ｄ）変換器。
【請求項１０】
請求項９に記載の循環型アナログ−デジタル（Ａ／Ｄ）変換器において、
前記変換処理は、所定の分解能に達するまで前記第１及び第２の冗長符号桁段間で交互に繰り返され、前記ブロックは、前記第２の冗長符号桁段から前記アナログ信号をサンプリングする前記サンプル／ホールド回路に変更される、循環型アナログ−デジタル（Ａ／Ｄ）変換器。
【請求項１１】
アナログ信号を対応するデジタルワードに変換するための方法であって、
アナログ信号に対応するサンプリング電圧を保持するステップと、
スケーリング差動電圧を発生するべく利得設定された増幅器を用いて前記サンプリング電圧をスケーリング及び変換するステップと、
前記スケーリング差動電圧に対応する第１の論理値を発生するべく前記スケーリング差動電圧を第１の冗長符号桁段に供給するステップと、
前記第１の冗長符号桁段で第１の残留電圧を算出するステップと、
第２の冗長符号桁段の乗算型デジタル−アナログ変換器に前記増幅器を使用するステップと、
前記第１の残留電圧を受信するべく前記第１の冗長符号桁段を前記第２の冗長符号桁段に接続するステップと、
前記第２の冗長符号桁段で前記第１の残留電圧に対応する第２の論理値を発生するステップと、
前記第２の冗長符号桁段の前記乗算型デジタル−アナログ変換器で第２の残留電圧を算出するステップと、
を備える、方法。
【請求項１２】
請求項１１に記載のアナログ信号を対応するデジタルワードに変換するための方法において、
前記アナログ信号に対応するサンプリング電圧を保持するステップはさらに、
アナログ信号及び同相基準電圧に対応する差電圧を第１の容量に保持するステップと、
アナログ信号及び前記同相基準電圧に対応する差電圧を第２の容量に保持するステップと、
を含む、方法。
【請求項１３】
請求項１１に記載のアナログ信号を対応するデジタルワードに変換するための方法において、
前記スケーリング差動電圧を発生するべく利得設定された増幅器を用いて前記サンプリング電圧をスケーリング及び変換するステップはさらに、
前記第１及び第２の容量に保持された電圧を各々前記増幅器の第１の入力と第２の入力とに供給するステップと、
前記増幅器の第１の出力から前記第１の入力までに、利得設定された第３の容量を接続するステップと、
前記増幅器の第２の出力から前記第２の入力までに、利得設定された第４の容量を接続し、前記スケーリング差動電圧を前記増幅器の前記第１及び第２の出力に供給するステップと、
を含む、方法。
【請求項１４】
請求項１３に記載のアナログ信号を対応するデジタルワードに変換するための方法において、
前記第２の冗長符号桁段で前記第１の残留電圧に対応する第２の論理値を発生するステップはさらに、
前記第１の残留電圧及び前記同相基準電圧に対応する差電圧を前記第１及び第３の容量に保持するステップと、
前記第１の残留電圧及び前記同相基準電圧に対応する差電圧を前記第２及び第４の容量に保持するステップと、
を含む、方法。
【請求項１５】
請求項１４に記載のアナログ信号を対応するデジタルワードに変換するための方法において、
前記第２の冗長符号桁段で前記第１の残留電圧に対応する第２の論理値を発生するステップはさらに、
前記増幅器の前記第１の入力と前記第１の出力との間に第５の容量を接続するステップと、
前記増幅器の前記第２の入力と前記第２の出力との間に第６の容量を接続するステップと、
を含む、方法。
【請求項１６】
請求項１５に記載のアナログ信号を対応するデジタルワードに変換するための方法において、
前記第２の冗長符号桁段の前記乗算型デジタル−アナログ変換器で第２の残留電圧を算出するステップはさらに、
前記増幅器から前記第５及び第６の容量の接続を切り離すステップと、
前記第３の容量を前記増幅器の前記第１の入力と前記第１の出力との間に接続するステップと、
前記第１の残留電圧の大きさに対応する調整電圧を前記第１の容量に接続するステップと、
前記第１の残留電圧の大きさに対応する前記調整電圧と、前記第１の容量に保持された前記第１の残留電圧及び前記同相基準電圧に対応する前記差電圧との結合電圧を前記増幅器の第１の入力に接続するステップと、
前記第４の容量を前記増幅器の前記第２の入力と前記第２の出力との間に接続するステップと、
前記第１の残留電圧の大きさに対応する前記調整電圧を前記第２の容量に接続するステップと、
前記第１の残留電圧の大きさに対応する前記調整電圧と、前記第２の容量に保持された前記第１の残留電圧及び前記同相基準電圧に対応する前記差電圧との結合電圧を前記増幅器の第２の入力に接続し、前記第２の残留電圧を前記増幅器の前記第１及び第２の出力に供給するステップと、
を含む、方法。
【請求項１７】
請求項１１に記載のアナログ信号を対応するデジタルワードに変換するための方法はさらに、
前記第２の冗長符号桁段を前記第１の冗長符号桁段に接続するステップと、
前記第１及び第２の冗長符号桁段間で、前記対応するデジタルワードの論理値を交互に繰り返し発生させるステップと、
を含む、方法。
【請求項１８】
請求項１７に記載のアナログ信号を対応するデジタルワードに変換するための方法はさらに、
前記対応するデジタルワードの分解能を満たした時点で変換処理を中止するステップと、
新たな変換処理を開始するステップと、
を含む、方法。
【請求項１９】
アナログ−デジタル変換器が占める電力消費と物理的面積を低減するための方法であって、
前記アナログ−デジタル変換器は、
アナログ信号を一定周期毎にサンプリングするためのサンプル／ホールド回路と、
サンプリング電圧に対応するデジタルワードの論理値を連続的に発生するための少なくとも２つの変換段とを備え、
前記サンプル／ホールド回路で使用する増幅器は、前記少なくとも２つの変換段のうちの一つで使用される、方法。
【請求項２０】
アナログ−デジタル変換器が占める電力消費と物理的面積を低減するための方法であって、
前記アナログ−デジタル変換器は、冗長符号桁（ＲＳＤ）式循環型アナログ−デジタル変換器であり、前記（ＲＳＤ）式循環型アナログ−デジタル変換器は、面積ならびに電力を最大限低減し得る２段ＲＳＤ循環型アナログ−デジタル変換器であり、増幅器は、第１のＲＳＤ段が論理値及び残留値を発生している期間、サンプル／ホールド回路から第２のＲＳＤ段への変更を許容するようにサンプル／ホールド回路及び第２のＲＳＤ段間で共用される、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してアナログ−デジタル変換器に関し、特には冗長符号桁式循環型Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
デジタル信号処理は、大容量のデータを取り扱い、処理する上で、大変有効であることが分かっている。例えば、無線機器、デジタルカメラ、モータ制御装置、自動車、玩具など多くの製品に共通に利用されており、これらはデジタル信号処理に依存して動作するものとなっている。これらの製品の多くは、システムを調整するために監視かつ使用される情報を継続的に受け取ることによって、最適な性能を維持する。この情報は多くの場合、代表的なデジタル信号に変換されるアナログ信号である。例えば、光量、温度、毎分当たりの回転数、空気圧、電力といったパラメータがそれであり、これらはしばしば測定される。通常、アナログ−デジタル（Ａ／Ｄ）変換器は、アナログ信号をデジタル信号に変換するために用いられる構成要素である。一般に、変換処理は、一定周期毎にアナログ信号をサンプリングする処理と、各々のサンプリング信号を対応するデジタル信号に変換する処理とを含む。
【０００３】
多くの用途においては、高データレートでサンプリングを行い、低電力で動作し、高い分解能を得ることのできる（一又は複数の）アナログ−デジタル変換器を必要とする。これらの要求はしばしば互いに相反するものとなる。又、コストは、設計を行うために必要とされる半導体面積の量と直接的に相互に関連する重要な要素である。広く使用されているアナログ−デジタル変換器の一種類として冗長符号桁（ＲＳＤ：ｒｅｄｕｎｄａｎｔ  ｓｉｇｎｅｄ  ｄｉｇｉｔ）式アナログ−デジタル変換器がある。ＲＳＤアナログ−デジタル変換器は通常、一段又は複数段のＲＳＤと、一つのサンプル／ホールド回路とを含む。一実施形態においては、サンプリング電圧は高基準電圧及び低基準電圧と比較され、その比較結果がＲＳＤ段からの抽出ビット（１又は０）に相当するものとなる。この際、抽出ビットの電圧値を下回るサンプリング電圧に関して残留電圧が生成される。この残留電圧は、その後、最下位ビットが生成されるまで、ビット抽出のための変換処理を継続するべく、別のＲＳＤ段に提供されるか、若しくは、ループ内にフィードバックされる。通常、ＲＳＤアナログ−デジタル変換器は、“乗算型デジタル−アナログ変換器”又は“ＭＤＡＣ”として知られるアナログ演算ユニットを使用する。ＭＤＡＣは高性能の演算増幅器を含む。増幅器の利得、帯域幅、スルー・レート等の特性は、アナログ−デジタル変換器のサンプリング速度を決定するセトリング・タイムに影響を与える。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
高性能な増幅器の構造は、ＲＳＤアナログ−デジタル変換器において相当量のスペースを占める傾向があり、ＲＳＤアナログ−デジタル変換器で消費される全体の電力は、その回路で用いられる増幅器に深く関係している。
【０００５】
それ故、高クロックレートで動作するアナログ−デジタル変換器を提供することが望ましい。加えて、製造コストを低減するためにアナログ−デジタル変換器のサイズを低減することが望ましい。これは電力消費を低減するためにも有益である。なお、本発明の他の望ましい機能及び特性は、添付の図や前述した技術分野及び背景を併せて考慮に入れた上で、以降の詳細な説明や添付の特許請求の範囲により明らかになる。
【発明を実施するための最良の形態】
【０００６】
以下の詳細な説明は、単に代表例を示すものであり、本発明又は本発明の適用や用法を限定することを意図するものではない。又、先の技術分野、背景、要約、又は以降の詳細な説明で紹介する理論の表現又は示唆に制約されることを意図するものでもない。
【０００７】
図１は、従来技術での２段の冗長符号桁（ＲＳＤ）を有するＲＳＤ式循環型アナログ−デジタル変換器１０のブロック図である。通常、ＲＳＤ循環型アナログ−デジタル変換器１０はクロック・システムであり、アナログ電圧をサンプリングして、そのサンプリングアナログ電圧を表すＮビットのデジタルワードを生成する。デジタルワードのビット数（Ｎ）は変換処理の分解能に対応しており、用途要件に基づき選択される。通常、変換器の複雑さ、サイズ、電力は、変換スピード及び分解能に応じて増す。
【０００８】
ＲＳＤ循環型アナログ−デジタル変換器１０は、多くの異なるアプリケーションの種類に適しており、幅広く利用されている。ＲＳＤ循環型アナログ−デジタル変換器１０は、サンプル／ホールド回路１１と循環アナログ−デジタル変換部１５とを含む。サンプル／ホールド回路１１は入力と差動出力を有する。サンプル／ホールド回路１１は多くの場合、様々な処理を実行する。一実施形態においては、サンプル／ホールド回路１１は、入力に印加されたシングルエンドアナログ電圧をサンプリングし、そのシングルエンドアナログ電圧を差動電圧に変換及びスケーリングする。電源電圧から接地電圧まで振幅する信号をサンプリングする場合は、循環アナログ−デジタル変換部１５で処理し得るスケーリング値となるように、スケーリングでサンプリングアナログ電圧を低減する必要がある。差動電圧に変換することによって、残りの変換処理でのノイズ耐性を高めることができる。
【０００９】
循環アナログ−デジタル変換部１５は、マルチプレクサ１２と、冗長符号桁（ＲＳＤ）段１３と、冗長符号桁（ＲＳＤ）段１４とを含む。マルチプレクサ１２は、サンプル／ホールド回路１１の差動出力に接続された第１の差動入力と、第２の差動入力と、差動出力とを有する。ＲＳＤ段１３は、マルチプレクサ１２の差動出力に接続された差動入力と、ビット出力と、差動出力とを有する。ＲＳＤ段１４は、ＲＳＤ段１３の差動出力に接続された差動入力と、ビット出力と、マルチプレクサ１２の第２の差動入力に接続された差動出力とを有する。
【００１０】
ＲＳＤ循環型アナログ−デジタル変換器１０の動作は、サンプル／ホールド回路１１で入力信号をサンプリングし、差動信号にスケーリング及び変換することから始まる。サンプル／ホールド回路１１は、循環アナログ−デジタル変換部１５に差動信号を供給する。マルチプレクサ１２は、差動信号をＲＳＤ段１３に供給する。ＲＳＤ段１３は、差動信号から第１ビットを抽出してＲＳＤ段１３のビット出力に供給する。サンプリング入力信号を表すデジタルワードのうち、この第１ビット（１又は０）は保持される。ＲＳＤ循環型アナログ−デジタル変換器１０の一実施形態では、ＲＳＤ段１３は、クロックサイクルのφ１の期間にビットを抽出する。
【００１１】
クロックサイクルのφ２の期間に、ＲＳＤ段１３は残留電圧を算出してＲＳＤ段１４に供給し、ＲＳＤ段１４は残留電圧から第２ビット（１又は０）を抽出してＲＳＤ段１４のビット出力に供給する。サンプリング入力信号を表すデジタルワードのうち、この第２ビットは保持される。サンプル／ホールド回路１１から供給される差動信号は、ＲＳＤ段１３でその情報が受信され、処理された後は不要となる。マルチプレクサ１２は、ＲＳＤ段１４の差動出力がマルチプレクサ１２を通じてＲＳＤ段１３の差動入力に入力されるよう、適切な時期にスイッチを切り替える。
【００１２】
循環アナログ−デジタル変換部１５はサイクリック・モードに入ると、ＲＳＤ段１３，１４が各々、各クロックサイクルのφ１とφ２の期間にビットを抽出及び出力する。上述の例を続けると、ＲＳＤ段１４は、次のクロックサイクルのφ１の期間に残留電圧を算出し、ＲＳＤ段１３に残留電圧を供給する。ＲＳＤ段１３は、第３ビットを抽出してＲＳＤ段１３のビット出力に供給する。この第３ビットは保持される。この処理は、第４ビットを抽出するクロックサイクルのφ２の期間に続いて初期サンプリング電圧に対応してビットを生成するＲＳＤ循環型アナログ−デジタル変換器１０の分解能のＮビットまで継続して行われ、同変換器１０では、さらに次の変換処理を開始するために入力信号がサンプリングされる。従って、冗長符号桁式循環型アナログ−デジタル変換器は、電力消費、変換スピード、分解能、チップ面積の間で良い折衷案となる。
【００１３】
図２は、従来技術でのサンプル／ホールド回路２０の回路図である。このサンプル／ホールド回路２０は、シングルエンドアナログ電圧をサンプリングする機能と、サンプリング電圧をスケーリングする機能と、サンプリングしたシングルエンドアナログ電圧を差動電圧に変換する機能とを有する。サンプル／ホールド回路２０は、入力２１、入力２２、出力２３、出力２４を有する。サンプル／ホールド回路２０は、差動増幅器２５と、容量２６〜２９と、スイッチ３０〜３８とを含む。サンプル／ホールド回路２０のスイッチ３０〜３８は、原則、クロック信号によって制御される。スイッチ３０〜３８の近傍には、スイッチを閉に指示するクロック信号の位相が示されている。スイッチ３０〜３８は反対のクロック位相（各々スイッチの近傍には示されていない）の期間に開にされる。φ２はクロックサイクルの前半に対応する。φ１はクロックサイクルの後半に対応する。
【００１４】
サンプル／ホールド回路２０は、クロックサイクルのφ２の期間に入力２１に供給される入力信号をサンプリングするように構成されている。スイッチ３０〜３５は、クロックサイクルのφ２の期間は閉とされる。スイッチ３０は、入力２１に接続される第１の端子と、第２の端子とを有する。容量２６は、スイッチ３０の第２の端子に接続される第１の端子と、第２の端子とを有する。スイッチ３２は、容量２６の第２の端子に接続される第１の端子と、基準電圧ＶＣＭを受信するように接続される第２の端子とを有する。スイッチ３１は、入力２２に接続される第１の端子と、第２の端子とを有する。容量２７は、スイッチ３１の第２の端子に接続される第１の端子と、第２の端子とを有する。スイッチ３３は、容量２７の第２の端子に接続される第１の端子と、基準電圧ＶＣＭを受信するように接続される第２の端子とを有する。スイッチ３４は、差動増幅器２５の反転入力に接続される第１の端子と、差動増幅器２５の非反転出力に接続される第２の端子とを有する。スイッチ３５は、差動増幅器２５の非反転入力に接続される第１の端子と、差動増幅器２５の反転入力に接続される第２の端子とを有する。
【００１５】
容量２６は、入力２１に供給された入力信号と基準電圧ＶＣＭとの差電圧を保持する。同様に容量２７は、基準電圧Ｖｒｅｆ／２と基準電圧ＶＣＭとの差電圧を保持する。φ２の期間に容量２６，２７に保持された電圧は、入力２１に供給されたシングルエンドアナログ信号を差動信号にスケーリング及び変換するために用いられる。
【００１６】
容量２６，２７は、クロック信号の位相がφ２からφ１に変化するとき、入力２１及び入力２２から各々切り離される。即ち、スイッチ３０〜３５が開とされ、スイッチ３６〜３８が閉とされる。スイッチ３８は、容量２６の第１の端子に接続される第１の端子と、容量２７の第１の端子に接続される第２の端子とを有する。スイッチ３６は、容量２６の第２の端子に接続される第１の端子と、差動増幅器２５の反転入力に接続される第２の端子とを有する。スイッチ３７は、容量２６の第２の端子に接続される第１の端子と、差動増幅器２５の非反転入力に接続される第２の端子とを有する。容量２６，２７は、差動増幅器２５の反転入力と非反転入力との間に直列に配置される。容量２８は、差動増幅器２５の反転入力に接続される第１の端子と、差動増幅器２５の非反転出力に接続される第２の端子とを有する。容量２９は、差動増幅器２５の非反転入力に接続される第１の端子と、差動増幅器２５の反転出力に接続される第２の端子とを有する。
【００１７】
差動増幅器２５は、クロックサイクルのφ２の期間にサンプリングされたシングルエンドアナログ信号に対応する差動信号をスケーリング及び生成する。差動増幅器２５は、クロックサイクルのφ２の期間に容量２６，２８と容量２７，２９との比に対応してスケーリングを行う。増幅される電圧は、直列に接続された容量２６，２７を介した正味の電圧である。差動電圧出力は、出力２３，２４に供給される。
【００１８】
図３は、冗長符号桁（ＲＳＤ）段４０のブロック図である。ＲＳＤ段４０は、１．５ビットフラッシュ量子化回路と、デジタル論理回路４２と、１．５ビット乗算型デジタル−アナログ変換器（ＭＤＡＣ）４３とを含む。ＲＳＤ段４０は、入力４４と、ビット出力４５と、残留出力４６とを有する。ＲＳＤ段４０は、入力信号の大きさに依存した論理ビット（１又は０）を発生するとともに残留電圧を算出する。通常、この残留電圧が次のＲＳＤ段の入力信号となる。一般に、この残留電圧は、各々のＲＳＤ段において１．５ビットフラッシュ量子化回路が同じ値を使用可能となるように２倍に増幅される。サンプリング電圧に対応したデジタルワードの作成は、ＲＳＤアナログ−デジタル変換器により最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）までビットが順次生成されることによって行われる。
【００１９】
ＲＳＤ段４０は１．５ビット段であり、０．５ビットの冗長分は比較器（オフセット）の要件を削減するためにデジタル補正に利用される。ＲＳＤ段４０は、入力信号又は残留電圧を受信次第、直ちに出力ビットを発生する。デジタル論理回路４２及び１．５ビットフラッシュ量子化回路４１は、入力信号の大きさが論理“１”に対応するものか、其れとも論理“０”に対応するものかを決定する。１．５ビットフラッシュ量子化回路４１は、比較器４７と比較器４８とを含む。比較器４７は、入力４４に接続される非反転入力と、基準電圧Ｖｈに接続される反転入力と、出力とを有する。比較器４７は、入力４４に供給される入力信号がＶｈよりも大きければ論理“１”を出力し、入力信号がＶｈよりも小さければ論理“０”を出力する。比較器４８は、入力４４に接続される非反転入力と、基準電圧Ｖｌに接続される反転入力と、出力とを有する。比較器４８は、入力４４に供給される入力信号がＶｌよりも大きければ論理“１”を出力し、入力信号がＶｌよりも小さければ論理“０”を出力する。デジタル論理回路４２は、比較器４７の出力に接続される第１の入力と、比較器４８の出力に接続される第２の入力と、ビット出力４５に接続される第１の出力と、第２の出力とを有する。生成される出力としては、比較器４７，４８からデジタル論理回路４２に供給される信号によって３種類を取り得る。デジタル論理回路４２は、入力信号の大きさに対応して直ちにビット出力４５に論理値を出力する。
【００２０】
１．５ビット乗算型アナログ−デジタル変換器（ＭＤＡＣ）４３はＲＳＤ段４０の中核をなす。１．５ビットＭＤＡＣ４３は、アナログ残留電圧信号を算出するものであり、この信号は通常、次のＲＳＤ段の入力信号として用いられる。先に述べたように、残留電圧は、１．５ビットＭＤＡＣ４３によって（通常２倍に）増幅される。１．５ビットＭＤＡＣ４３は増幅段４９と加算段５０とを含む。増幅段４９は、入力４４に接続される入力と、出力とを有する。加算段５０は、増幅段４９の出力に接続される第１の入力と、デジタル論理回路４２の第２の出力に接続される第２の入力と、残留出力４６に接続される出力とを有する。
【００２１】
ＲＳＤ段４０の動作スピードは、一つには、増幅段４９の性能に関わりがある。通常、ＲＳＤ段４０はクロックサイクルで動作するため、サンプリングした入力信号のビット値は、クロックサイクルの第１の位相の期間にビット出力４５に出力され、残留電圧はクロックサイクルの第２の位相の期間に算出されて残留出力４６に出力される。動作スピードは多くの場合、増幅段４９で使用される増幅器のセトリング・タイムにより制限される。増幅段４９の出力は、クロックサイクルの半分に相当する時間よりも前に安定し得る。セトリング・タイムは、増幅器のスルー・レート及び利得帯域幅と相関関係を有する。一般に、増幅段４９で使用される増幅器には、高品質設計の増幅器が利用される。このような増幅器は、大きなウェハ面積を占有し、多くの場合、その集積回路の総電力消費は可成り大きくなる。
【００２２】
加算段５０は、増幅段４９とデジタル論理回路４２から受信した信号を合計する。デジタル論理回路４２は、加算段５０に電圧Ｖｒｅｆ、０、又は−Ｖｒｅｆを提供する。このデジタル論理回路４２から提供される値は、比較器４７，４８からの出力によって決定される。変換処理の精度は、残留電圧を算出する１．５ビットＭＤＡＣ４３の能力に大いに左右される。
【００２３】
図４は、本発明の２段冗長符号桁（ＲＳＤ）式循環型アナログ−デジタル変換器６０のブロック図である。ＲＳＤ循環型アナログ−デジタル変換器６０は、ブロック６１と、ＲＳＤ段６２とを含む。ブロック６１は、差動入力と、アナログ入力信号を受信するように接続される入力と、θｆｆ信号を受信するように接続される制御入力と、アナログ−デジタル変換器（ＡＤＣ）クロック信号を受信するように接続されるクロック入力と、差動出力とを有する。ＲＳＤ段６２は、ブロック６１の差動出力に接続される差動入力と、ＡＤＣクロック信号を受信するように接続されるクロック入力と、ブロック６１の差動入力に接続される差動出力とを含む。
【００２４】
ＲＳＤ循環型アナログ−デジタル変換器６０は標準的なＲＳＤアナログ−デジタル変換器に比較して電力と面積の両方を低減する。具体的にはＲＳＤ循環型アナログ−デジタル変換器６０は、ブロック６１内において、サンプル／ホールド回路と第２のＲＳＤ段との機能を併せ持つ。サンプル／ホールド回路は変換サイクル毎に一度だけ使用され、ＲＳＤアナログ−デジタル変換器のスペース及び電力のほぼ１／３を利用する。ＲＳＤ循環型アナログ−デジタル変換器６０は、クロック信号の異なる位相の期間に論理ビット値及び残留電圧が生成されるといったことを利用する。ＲＳＤ段６２は、第１の論理値、即ち最上位ビット（ＭＳＢ）を生成するのに使用される。このように、ブロック６１は、ＲＳＤ段６２にサンプリング信号を供給するサンプル／ホールド回路として構成されることにより、第１の論理値を発生する。ブロック６１は続いて、残留電圧を算出するＲＳＤ段６２と同様、第２のＲＳＤ段として構成される。注目すべきは、ブロック６１を構成する少なくとも１つの構成要素により、ブロック６１のサンプル／ホールド回路及びＲＳＤ段の構成が共有されるといった点である。この構成−再構成処理のタイミングについては後で詳しく述べる。
【００２５】
概して、ブロック６１はθｆｆ信号がイネーブルとなると、サンプル／ホールド回路に構成される。サンプル／ホールド回路は、サンプリング処理、スケーリング処理、さらには、サンプリングしたシングルエンドアナログ信号を差動信号に変換する処理を行う。ブロック６１の差動出力からは、ＲＳＤ段６２に対し該ＲＳＤ段６２のビット出力に供給する第１の論理ビット値（最上位ビット）を決定するべく、差動信号が出力される。
【００２６】
図５は、図４の２段冗長（ＲＳＤ）循環型アナログ−デジタル変換器のタイミングチャート７０である。タイミングチャート７０は、サンプリングアナログ信号に対応する１２ビットのデジタルワードを発生する変換処理を示している。変換分解能は、使用クロックサイクル数と相関関係を有している。アナログ−デジタル変換器（ＡＤＣ）のクロック信号は、位相θ１と位相θ２とを持つ信号で示されている。図４を参照すると、ＲＳＤ段６２上のθ１は、クロック信号の位相θ１のときに論理ビット値がＲＳＤ段６２のビット出力に供給されることを表している。同様にブロック６１上のθ２は、クロック信号の位相θ２のときに論理ビット値がブロック６１のビット出力に供給されることを表している。
【００２７】
図５に戻って、θｆｆ信号が高い論理状態に遷移すると変換処理が開始される。一実施形態においては、このθｆｆ信号はＡＤＣクロック信号の全一サイクルの期間、高い論理状態を維持し、ブロック６１は、このθｆｆ信号によってサンプル／ホールド回路に構成される。サンプル／ホールド回路はθｆｆ信号の前半（θ２）の期間にアナログ入力信号をサンプリングする。サンプル／ホールド回路の一実施形態においては、サンプリングしたシングルエンドアナログ電圧は、θｆｆの後半（θ１）の期間に差動信号にスケーリング及び変換される。この差動信号は、ブロック６１（図４）からＲＳＤ段６２（図４）に速やかに供給される。ＲＳＤ段６２は、第１の論理値（ビット１）を生成し、ＲＳＤ段６２のビット出力（図４）に出力する。図示するように、これはθｆｆ信号が高い論理状態のときにおいてθ１の期間に起こる。一般に、論理ビット値はＡＤＣクロック信号の半クロックで各々発生する。
【００２８】
θｆｆ信号は、次のＡＤＣクロック信号の位相θ２の期間に低い論理状態に遷移する。ブロック６１は、サンプル／ホールド回路からＲＳＤ段に構成される。ブロック６１は、変換処理の間は、依然としてＲＳＤ段のままである。ＲＳＤ段６２（図４）は残留電圧を算出し、新たに再構成されたブロック６１のＲＳＤ段に、その残留電圧を供給する。ブロック６１（図４）のＲＳＤ段は、ブロック６１のビット出力（図４）に第２の論理値（ビット２）を速やかに出力する。ブロック６１（図４）のＲＳＤ段は続いて、ＡＤＣクロック信号の次の位相θ１の期間に残留電圧を算出する。このブロック６１のＲＳＤ段からの残留電圧はＲＳＤ段６２（図４）に供給され、同ＲＳＤ段６２は第３の論理値を発生及び出力する。こうして、論理値の発生と残留電圧の算出がＲＳＤ段６２（図４）とブロック６１のＲＳＤ段との間で交互に行われる。
【００２９】
先に述べたように、タイミングチャートは１２ビットの変換を示している。θｆｆ信号は第１１の論理値（ビット１１）が発生された後、低い論理状態から高い論理状態に遷移する。θｆｆ信号は、ＡＤＣクロック信号の位相θ２の期間に高い論理状態に遷移する。ブロック６１（図４）は、θｆｆ信号が高い論理状態に遷移すると、ＲＳＤ段からサンプル／ホールド回路に再構成される。そして、このブロック６１（図４）の再構成と並行してＲＳＤ段６２（図４）により残留電圧の算出がなされる。このＲＳＤ段６２からの残留電圧はブロック６１（図４）に供給され、同ブロック６１は第１２の論理値（ビット１２）を発生してブロック６１のビット出力に供給する。ブロック６１（図４）がサンプル／ホールド回路として構成された状態で同ブロック６１により論理値が発生されるのは、論理値の決定に関係する回路が構成変更による影響を受けないようにするためである。一実施形態においては、構成変更の多くは残留電圧の算出に関係する回路内で起こり、残留電圧の算出は最下位ビットが発生された後は不要となる。
【００３０】
図６は、本発明におけるサンプル／ホールド回路及び冗長符号桁（ＲＳＤ）段をともに構成可能とするブロック８０である。ブロック８０は、図４のブロック６１の一実施形態である。具体的には、ブロック８０は、サンプル／ホールド回路やＲＳＤ段などで用いられる増幅器８１に切り替え可能に接続される。本実施形態においては、２つの異なる回路構成に対して増幅器８１以外の他の回路を共有しないものとなっている。一般にサンプル／ホールド回路及びＲＳＤ段はともに、高性能の増幅器を必要とする。増幅器は、チップ面積のうちの相当量を占め、電力消費の増大を生むもととなる。サンプル／ホールド回路及びＲＳＤ段の両者で増幅器を共用することにより、アナログ−デジタル変換器の大きな面積及び電力を節約することができる。一例として２段ＲＳＤ循環型アナログ−デジタル変換器の場合には、共通回路を用いることにより、サイズや電力消費を約３３％低減することができる。
【００３１】
ブロック８０は、増幅器８１、サンプル／ホールド回路８２、ＲＳＤ段回路８３、及びスイッチ８４〜９１を含む。ブロック８０は、クロック信号を受信するように接続されるクロック入力と、アナログ信号を受信するように接続されるアナログ入力と、ビット出力と、差動出力と、制御入力θｆｆ（図示略）と、制御入力θｆｂ（図示略）とを有する。ブロック８０の一実施形態において、サンプル／ホールド回路８２は、シングルエンドアナログ信号をサンプリングし、スケーリングし、差動信号に変換する高性能の増幅器の周囲に通例使用されているスイッチや容量等の要素を含む。同様にＲＳＤ段回路８３は、サンプリング入力信号に対応する論理値の生成及び残留電圧の算出を行うべく、増幅器８１の周囲に配置されるスイッチ、容量や、デジタル論理回路等の要素を含む。
【００３２】
サンプル／ホールド回路８２は、アナログ入力に接続される第１の入力と、クロック入力に接続される第２の入力と、第１の端子と、第２の端子と、第３の端子と、第４の端子とを有する。スイッチ８４は、サンプル／ホールド回路８２の第１の端子に接続される第１の端子と、増幅器８１の反転入力に接続される第２の端子とを有する。スイッチ８５はサンプル／ホールド回路８２の第２の端子に接続される第１の端子と、増幅器８１の非反転入力に接続される第２の端子とを有する。スイッチ８４，８５は、サンプル／ホールド回路８２を増幅器８１の差動入力に接続する。スイッチ８６は、サンプル／ホールド回路８２の第３の端子に接続される第１の端子と、増幅器８１の非反転出力に接続される第２の端子とを有する。スイッチ８７は、サンプル／ホールド回路８２の第４の端子に接続される第１の端子と、増幅器８１の反転出力に接続される第２の端子とを有する。スイッチ８６，８７は、サンプル／ホールド回路８２を増幅器８１の差動出力に接続する。
【００３３】
スイッチ８４〜８７は、ブロック８０のθｆｆ制御入力に供給されるθｆｆ制御信号によってイネーブルにされる。θｆｆ制御信号は、サンプル／ホールド回路を増幅器８１に接続する信号である。ブロック８０の一実施形態においては、θｆｆ制御信号はクロック入力に供給されるクロック信号の１クロックサイクルの期間、イネーブルにされる。θｆｂ信号は、スイッチ８８〜９１をディスエーブルにする論理状態にされる。アナログ入力に供給されるアナログ信号のサンプリングは、スイッチ８４〜８７がイネーブルにされているとき、クロックサイクルの第１の位相の期間に行われる。サンプリングアナログ信号に対応するスケーリング差動信号は、スイッチ８４〜８７がイネーブルにされているとき、クロックサイクルの第２の位相の期間にブロック８０の差動出力に出力される。
【００３４】
ＲＳＤ段回路８３は、クロック入力に接続される入力と、ブロック８０の差動入力に接続される差動入力と、第１の端子と、第２の端子と、第３の端子と、第４の端子と、ビット出力とを有する。スイッチ８８は、ＲＳＤ段回路８３の第１の端子に接続される第１の端子と、増幅器８１の反転入力に接続される第２の端子とを有する。スイッチ８９は、ＲＳＤ段回路８３の第２の端子に接続される第１の端子と、増幅器８１の非反転入力に接続される第２の端子とを有する。スイッチ８８，８９は、ＲＳＤ段回路８３を増幅器８１の差動入力に接続する。スイッチ９０は、ＲＳＤ段回路８３の第３の端子に接続される第１の端子と、増幅器８１の非反転出力に接続される第２の端子とを有する。スイッチ９１はＲＳＤ段回路８３の第４の端子に接続される第１の端子と、増幅器８１の反転出力に接続される第２の端子とを有する。スイッチ９０，９１は、ＲＳＤ段回路８３を増幅器８１の差動出力に接続する。
【００３５】
スイッチ８８〜９１は、ブロック８０のθｆｂ制御入力に供給されるθｆｂ制御信号によってイネーブルにされる。θｆｂ制御信号は、ＲＳＤ段回路８３を増幅器８１に接続する信号である。ブロック８０の一実施形態においては、θｆｂ制御信号は、主として複数のクロックサイクルの期間、又はアナログ−デジタル変換処理が完了するまでイネーブルにされる。θｆｆ信号は、スイッチ８４〜８７をディスエーブルにする論理状態にされ、θｆｂ信号は、主としてこの期間にイネーブルにされる。ブロック８０の一実施形態においては、差動信号がブロック８０の差動入力に供給され、かつ、θｆｂ信号によりスイッチ８８〜９１がイネーブルにされたときに、論理値がクロックサイクルの位相期間に発生される。残留電圧は、クロックサイクルの次の位相期間に算出されると共にブロック８０の差動出力に出力され、スイッチ８８〜９１はイネーブルにされる。
【００３６】
図７は、本発明による構成可能ブロック１００の回路図である。構成可能ブロック１００は、サンプル／ホールド回路や、１．５ビット乗算型デジタル−アナログ変換器（ＭＤＡＣ）として構成可能である。通常、ＭＤＡＣは、冗長符号桁段を構成するシリコン面積の大部分を占める。構成可能ブロック１００は、冗長符号桁段の幾つかの構成要素を除いては、図４のブロック６１に関わるものである。尚、これらの構成要素は、２つの異なる回路（サンプル／ホールド回路及び１．５ビットＭＤＡＣ）を構成する共有回路には含まれないのでここでは図示の簡素化のため示されていないが、例えばフラッシュ量子化回路やデジタル論理回路などがある。本実施形態においては構成可能ブロック１００は、図６の冗長符号桁段８０と異なり、単に増幅器にとどまらず再利用される。構成可能ブロック１００は、サンプル／ホールド回路や１．５ビットＭＤＡＣで共に可成りの面積を占める容量等の要素を共有することによって、面積効率をさらに向上させる。構成可能ブロック１００は、Ｖａｎａｌｏｇ信号を受信するように接続される第１の入力と、Ｖｒｅｆｐ信号を受信するように接続される第２の入力と、Ｖｒｅｆｍ信号を受信するように接続される第３の入力と、Ｖｉｎｐ信号を受信するように接続される第４の入力と、Ｖｉｎｍ信号を受信するように接続される第５の入力と、ＶＣＭ電圧を受信するように接続される第６の入力と、差動出力とを有する。構成可能ブロック１００は、増幅器１０１と、容量１０２〜１０７と、スイッチ１０８〜１３４とを含む。スイッチ１０８〜１１１は、ＲＳＤｓｔａｇｅ２クロック信号の位相θ１の期間にイネーブル（閉）にされる。スイッチ１１２〜１１７は、ＲＳＤｓｔａｇｅ２クロック信号の位相θ１の期間、若しくはＳＡＭＰＬＥ信号によってイネーブル（閉）にされる。スイッチ１１８〜１２１は、ＲＳＤｓｔａｇｅ２クロック信号の位相θ２の期間にイネーブル（閉）にされる。スイッチ１２２〜１２９は、ＲＳＤｓｔａｇｅ２クロック信号の位相θ２の期間、若しくはスケーリング信号によってイネーブル（閉）にされる。スイッチ１３０は、（イネーブル論理状態にある）信号Ｍθ２及びＲＳＤｓｔａｇｅ２クロック信号が共に位相θ２のとき、イネーブル（閉）にされる。スイッチ１３１〜１３４は、サンプリング信号によってイネーブル（閉）にされる。イネーブル信号は、図７中、各々のスイッチ１０８〜１３４の近傍に示されている。
【００３７】
構成可能ブロック１００は、スイッチ１１２〜１１７並びにスイッチ１３１〜１３４がイネーブルにされると、サンプリングを行い得るように構成される。スイッチ１３１は、構成可能ブロック１００の第１の入力（Ｖｒｅｆ／２信号）に接続される第１の端子と、第２の端子とを有する。容量１０３は、スイッチ１３１の第２の端子に接続される第１の端子と、第２の端子とを有する。スイッチ１１２は、容量１０３の第２の端子に接続される第１の端子と、構成可能ブロック１００の第６の入力（ＶＣＭ電圧）に接続される第２の端子とを有する。容量１０２は、スイッチ１１２の第１の端子に接続される第１の端子と、第２の端子とを有する。スイッチ１３４は、容量１０２の第２の端子に接続される第１の端子と、構成可能ブロック１００の第６の入力（ＶＣＭ電圧）に接続される第２の端子とを有する。
【００３８】
スイッチ１３２は、構成可能ブロック１００の第１の入力（Ｖａｎａｌｏｇ信号）に接続される第１の端子と、第２の端子とを有する。容量１０４は、スイッチ１３２の第２の端子に接続される第１の端子と、第２の端子とを有する。スイッチ１１３は、容量１０４の第２の端子に接続される第１の端子と、構成可能ブロック１００の第６の入力（ＶＣＭ電圧）に接続される第２の端子とを有する。容量１０５は、スイッチ１１３の第１の端子に接続される第１の端子と、第２の端子とを有する。スイッチ１３３は、容量１０５の第２の端子に接続される第１の端子と、構成可能ブロック１００の第６の入力（ＶＣＭ電圧）に接続される第２の端子とを有する。
【００３９】
スイッチ１１４は、増幅器１０１の反転入力に接続される第１の端子と、第２の端子とを有する。容量１０６は、スイッチ１１４の第２の端子に接続される第１の端子と、第２の端子とを有する。スイッチ１１５は、容量１０６の第２の端子に接続される第１の端子と、増幅器１０１の非反転出力に接続される第２の端子とを有する。スイッチ１１６は、増幅器１０１の非反転入力に接続される第１の端子と、第２の端子とを有する。容量１０７は、スイッチ１１６の第２の端子に接続される第１の端子と、第２の端子とを有する。スイッチ１１７は、容量１０７の第２の端子に接続される第１の端子と、増幅器１０１の反転出力に接続される第２の端子とを有する。
【００４０】
構成可能ブロック１００は、スイッチ１２２〜１２９がイネーブルにされるとき、サンプリングしたアナログ信号に対応する差動電圧をスケーリング及び出力する。スイッチ１２２は、増幅器１０１の反転入力に接続される第１の端子と、スイッチ１１２の第１の端子に接続される第２の端子とを有する。スイッチ１２４は、スイッチ１３４の第１の端子に接続される第１の端子と、増幅器１０１の非反転出力に接続される第２の端子とを有する。スイッチ１２５は、容量１０６の第１の端子に接続される第１の端子と、構成可能ブロック１００の第６の入力（ＶＣＭ電圧）に接続される第２の端子とを有する。スイッチ１２６は、容量１０６の第２の端子に接続される第１の端子と、構成可能ブロック１００の第６の入力（ＶＣＭ電圧）に接続される第２の端子とを有する。
【００４１】
スイッチ１２３は、増幅器１０１の非反転入力に接続される第１の端子と、スイッチ１１３の第１の端子に接続される第２の端子とを有する。スイッチ１２７は、容量１０５の第２の端子に接続される第１の端子と、増幅器１０１の反転出力に接続される第２の端子とを有する。スイッチ１２８は、容量１０７の第１の端子に接続される第１の端子と、構成可能ブロック１００の第６の入力（ＶＣＭ電圧）に接続される第２の端子とを有する。スイッチ１２９は、容量１０７の第２の端子に接続される第１の端子と、構成可能ブロック１００の第６の入力（ＶＣＭ電圧）に接続される第２の端子とを有する。
【００４２】
入力アナログ信号をサンプリングし、スケーリングし、差動信号に変換した後は、構成可能ブロック１００は、１．５ビットＭＤＡＣとして構成され、アナログ−デジタル変換処理に関与するアナログ−デジタル（Ａ／Ｄ）変換器の冗長符号桁（ＲＳＤ）段を形成するべく他の回路と連動して動作する。構成可能ブロック１００の一実施形態においては、このＲＳＤ段は、２段ＲＳＤアナログ−デジタル変換器における第２のＲＳＤ段である。概して第２のＲＳＤ段としての構成可能ブロック１００は、ＲＳＤｓｔａｇｅ２クロック信号の位相θ１の期間に、差動入力信号の大きさに対応する論理ビット値を発生する。この第２のＲＳＤ段は、続いてＲＳＤｓｔａｇｅ２クロック信号の位相θ２の期間に、残留電圧を発生する。
【００４３】
スイッチ１０８〜１１７は、構成可能ブロック１００が１．５ビットＭＤＡＣとして構成され、論理ビット値が発生されているとき、イネーブルとされる。スイッチ１０８は、構成可能ブロック１００の第４の入力（Ｖｉｎｐ信号）に接続される第１の端子と、容量１０２の第２の端子に接続される第２の端子とを有する。スイッチ１０９は、構成可能ブロック１００の第４の入力（Ｖｉｎｐ信号）に接続される第１の端子と、容量１０３の第１の端子に接続される第２の端子とを有する。スイッチ１１２は、容量１０２の第１の端子に接続される第１の端子と、構成可能ブロック１００の第６の入力（ＶＣＭ電圧）に接続される第２の端子とを有する。スイッチ１１４は、増幅器１０１の反転入力に接続される第１の端子と、容量１０６の第１の端子に接続される第２の端子とを有する。スイッチ１１５は、容量１０６の第２の端子に接続される第１の端子と、増幅器１０１の非反転出力に接続される第２の端子とを有する。
【００４４】
スイッチ１１０は、構成可能ブロック１００の第５の入力（Ｖｉｎｍ信号）に接続される第１の端子と、容量１０４の第１の端子に接続される第２の端子とを有する。スイッチ１１１は、構成可能ブロック１００の第５の入力（Ｖｉｎｍ信号）に接続される第１の端子と、容量１０５の第２の端子に接続される第２の端子とを有する。スイッチ１１３は、容量１０４の第２の端子に接続される第１の端子と、構成可能ブロック１００の第６の入力（ＶＣＭ電圧）に接続される第２の端子とを有する。スイッチ１１６は、増幅器１０１の非反転入力に接続される第１の端子と、容量１０７の第１の端子に接続される第２の端子とを有する。スイッチ１１７は、容量１０７の第２の端子に接続される第１の端子と、増幅器１０１の反転出力に接続される第２の端子とを有する。
【００４５】
スイッチ１１８〜１２９は、構成可能ブロック１００が１．５ビットＭＤＡＣとして構成され、残留電圧が発生されているとき、イネーブルとされる。スイッチ１１８は、構成可能ブロック１００の第２の入力（Ｖｒｅｆｐ信号）に接続される第１の端子と、容量１０３の第１の端子に接続される第２の端子とを有する。スイッチ１１９は、構成可能ブロック１００の第３の入力（Ｖｒｅｆｍ信号）に接続される第１の端子と、容量１０３の第１の端子に接続される第２の端子とを有する。スイッチ１２２は、増幅器１０１の反転入力に接続される第１の端子と、スイッチ１１２の第１の端子に接続される第２の端子とを有する。スイッチ１２４は、スイッチ１３４の第１の端子に接続される第１の端子と、増幅器１０１の非反転出力に接続される第２の端子とを有する。スイッチ１２５は、容量１０６の第１の端子に接続される第１の端子と、構成可能ブロック１００の第６の入力（ＶＣＭ電圧）に接続される第２の端子とを有する。スイッチ１２６は、容量１０６の第２の端子に接続される第１の端子と、構成可能ブロック１００の第６の入力（ＶＣＭ電圧）に接続される第２の端子とを有する。
【００４６】
スイッチ１２０は、構成可能ブロック１００の第３の入力（Ｖｒｅｆｍ信号）に接続される第１の端子と、容量１０４の第１の端子に接続される第２の端子とを有する。スイッチ１２１は、構成可能ブロック１００の第２の入力（Ｖｒｅｆｐ信号）に接続される第１の端子と、容量１０４の第１の端子に接続される第２の端子とを有する。スイッチ１２３は、増幅器１０１の非反転入力に接続される第１の端子と、スイッチ１１３の第１の端子に接続される第２の端子とを有する。スイッチ１２７は、容量１０５の第２の端子に接続される第１の端子と、増幅器１０１の反転出力に接続される第２の端子とを有する。スイッチ１２８は、容量１０７の第１の端子に接続される第１の端子と、構成可能ブロック１００の第６の入力（ＶＣＭ電圧）に接続される第２の端子とを有する。スイッチ１２９は、容量１０７の第２の端子に接続される第１の端子と、構成可能ブロック１００の第６の入力（ＶＣＭ電圧）に接続される第２の端子とを有する。
【００４７】
図８は、図７の構成可能ブロック１００の動作を説明するタイミングチャート１４０である。タイミングチャート１４０は、構成可能ブロック１００（図７）をあたかも図４に示されるような２段冗長符号桁（ＲＳＤ）式アナログ−デジタル変換器の一部としてシミュレートさせたものである。このタイミングチャート１４０のクロック列は一般的な変換サイクルを示すものであり、アナログ信号のサンプリングは、サンプリングアナログ信号に対応したデジタルワードを形成する論理ビットの発生に続いて行われる。ＲＳＤｓｔａｇｅ２信号のクロックは、構成可能ブロック１００（図７）のスイッチ１０８〜１１７をイネーブルにし、スイッチ１１８〜１３０をディスエーブルにする位相θ１と、スイッチ１１８〜１３０をイネーブルにし、スイッチ１０８〜１３０をディスエーブルにする位相θ２とを有する。
【００４８】
変換サイクルは、サンプリング信号が低い論理状態から高い論理状態に遷移することで開始される。図７に戻って、構成可能ブロック１００は、サンプル／ホールド回路として構成される。サンプル／ホールド回路は、サンプリングモードとなる。サンプリング信号は、スイッチ１１２〜１１７及びスイッチ１３１〜１３４をイネーブルにする信号であり、構成可能ブロック１００は、構成可能ブロック１００の第１の入力に供給されるＶａｎａｌｏｇ信号をサンプリングする。具体的には、Ｖａｎａｌｏｇ信号とＶＣＭ電圧との差電圧が容量１０３，１０４に保持される。ＶＣＭ電圧は同相又は基準電圧である。容量１０２，１０５の第１及び第２の端子はＶＣＭ電圧に接続される。故に、容量１０２，１０５に電圧は蓄積されない。増幅器１０１は、増幅器１０１の反転入力と非反転出力との間に容量１０６が接続され得るように配置される。又、容量１０７は、増幅器１０１の非反転入力と反転出力との間に接続される。
【００４９】
図８に戻って、サンプリング信号が高い論理状態から低い論理状態に遷移すると、構成可能ブロック１００はサンプリングモードから解除される。スケーリング信号は低い論理状態から高い論理状態に遷移する。図７に戻って、スケーリング信号はスイッチ１２２〜１２９をイネーブルにする。構成可能ブロック１００は、依然としてサンプル／ホールド回路のままであるが、スケーリングモードとなる。容量１０６，１０７は増幅器１０１から接続が切り離される。容量１０６，１０７の第１及び第２の端子はＶＣＭ電圧に接続される。故に、容量１０６，１０７に電圧は蓄積されない。容量１０２は、増幅器１０１の反転入力と非反転出力との間に接続される。容量１０５は、増幅器１０１の非反転入力と反転出力との間に接続される。容量１０２，１０５には電圧は蓄積されていない。容量１０３と容量１０４とは直列に接続される。容量１０３は増幅器１０１の反転入力に接続され、容量１０４は増幅器１０１の非反転入力に接続される。増幅器１０１，容量１０２〜１０５は、サンプリングしたＶａｎａｌｏｇ信号を構成可能ブロック１００の差動出力に供給すべき差動信号にスケーリング及び変換し得る状態に構成される。差動信号は、構成可能ブロック１００がサンプル／ホールド回路に変更された状態で発生され、一実施例である２段ＲＳＤ循環型アナログ−デジタル変換器の一部を構成する構成可能ブロック１００を使用して第１の論理値を決定するべく、第１のＲＳＤ段（図示略）に供給される。
【００５０】
図８に戻って、ＲＳＤｓｔａｇｅ２信号のクロックは、構成可能ブロック１００がサンプル／ホールド回路として構成されている間は、低い論理状態である。スケーリング信号は、高い論理状態から低い論理状態に遷移する。ＲＳＤｓｔａｇｅ２信号のクロックは、位相θ２の後に位相θ１が続いて始まるクロッキングを開始し、その後、これを繰り返す。位相θ１は低い論理状態である。図７に戻って、構成可能ブロック１００は、１．５ビット乗算型デジタル−アナログ変換器（ＭＤＡＣ）として構成される。ＲＳＤｓｔａｇｅ２信号のクロックが位相θ１になると、スイッチ１０８〜１１７がイネーブルにされる。ＲＳＤ循環型アナログ−デジタル変換器の主要部分であり第２のＲＳＤ段として使用される構成可能ブロック１００は、サンプル／ホールド回路から第２のＲＳＤ段（１．５ビットＭＤＡＣ）に変更される。第２のＲＳＤ段は、第１のＲＳＤ段から第１の残留電圧を受け取り、ＲＳＤｓｔａｇｅ２信号のクロックが位相θ１の期間に、この残留電圧から論理値を決定する。
【００５１】
第２のＲＳＤ段は、第１のＲＳＤ段（図示略）からの残留電圧を受け取り次第、ビット値を発生する。この残留電圧（差動電圧）は、位相θ１の期間に、構成可能ブロック１００の第４の入力（Ｖｉｎｐ信号）と第５の入力（Ｖｉｎｍ信号）に供給される。Ｖｉｎｐ信号とＶＣＭ電圧との差に対応する差電圧は、容量１０２，１０３の双方に保持される。Ｖｉｎｍ信号とＶＣＭ電圧との差に対応する差電圧は、容量１０４，１０５の双方に保持される。状況に応じて、構成可能ブロック１００は増幅器１０１のオフセット電圧を無効化する回路を加える変更が可能である。
【００５２】
構成可能ブロック１００は、ＲＳＤｓｔａｇｅ２信号のクロックが位相θ１から位相θ２に遷移するときは、依然として１．５ビットＭＤＡＣのままである。第２のＲＳＤ段のデジタル論理回路（図示略）は、構成可能ブロック１００の第２の入力及び第３の入力に各々供給するＶｒｅｆｐ信号及びＶｒｅｆｍ信号を発生する。電圧Ｖｒｅｆｐ，０，又はＶｒｅｆｍは、１．５ビットＭＤＡＣからの残留電圧の算出を支援する第１のＲＳＤ段より供給される残留電圧の大きさに対応して、構成可能ブロック１００に供給される。容量１０６，１０７は増幅器１０１から接続が切り離される。容量１０６，１０７の第１及び第２の端子は電圧ＶＣＭに接続される。故に、容量１０６，１０７に電圧は蓄積されない。容量１０３は、電圧Ｖｒｅｆｐ，０又はＶｒｅｆｍを受信し得るように接続される。同様に、容量１０４は、電圧Ｖｒｅｆｐ，０又はＶｒｅｆｍを受信し得るように接続される。容量１０２は、増幅器１０１の反転入力と非反転出力との間に接続される。容量１０５は、増幅器１０１の非反転入力と反転出力との間に接続される。１．５ビットＭＤＡＣとしての構成可能ブロック１００は、残留電圧を算出し得る状態に整えられる。
【００５３】
図８に戻って、ＲＳＤｓｔａｇｅ２信号のクロックは位相θ１と位相θ２とを繰り返し遷移する。各々の位相θ１において第２のＲＳＤ段によりビット値が算出され、位相θ２において１．５ビット乗算型デジタル−アナログ変換器（ＭＤＡＣ）として機能する構成可能ブロック１００により、第１のＲＳＤ段に次に供給する残留電圧が発生される。こうした変換処理は第１及び第２のＲＳＤ段間で交互に繰り返され、各々半クロックサイクルでビット値の算出を行う。ＲＳＤｓｔａｇｅ２クロックのクロックサイクル数は、サンプリングした入力アナログ信号に対応して生成されるデジタルワードの分解能を決定する。次のサンプリング／変換サイクルは、サンプリング信号が低い論理状態から高い論理状態に遷移し、かつ、ＲＳＤｓｔａｇｅ２信号のクロックが低い論理状態となるときに開始される。
【００５４】
前述した詳細な説明は、少なくとも一つの代表的な実施形態を提示したものであり、その他にも数多くの変形例が存在することが理解され得る。又、本代表例による実施形態や他の代表的な実施形態は単に一例にすぎず、本発明の範囲、適用性、構成を限定するものでは決してない。寧ろ前述した詳細な説明は、当業者に、本代表例による実施形態や他の代表的な実施形態を実施するための好適な指針を提供するものである。添付した特許請求の範囲で定義される本発明の範囲や法律上それに相当する均等物から逸脱しない範囲で、機能要素や装置要素に種々の変更を加えることが可能であると理解され得る。
【図面の簡単な説明】
【００５５】
本発明は、以下の図を引用して説明されている。なお、図中の数字は構成要素を示す。
【図１】従来技術の冗長符号桁（ＲＳＤ）式循環型アナログ−デジタル変換器のブロック図である。
【図２】従来技術のサンプル／ホールド回路の回路図である。
【図３】冗長符号桁（ＲＳＤ）段のブロック図である。
【図４】本発明による２段冗長（ＲＳＤ）循環型アナログ−デジタル変換器のブロック図である。
【図５】図４の２段冗長（ＲＳＤ）循環型アナログ−デジタル変換器のタイミングチャートである。
【図６】本発明によるサンプル／ホールド回路及びＲＳＤ段をともに構成可能とするブロックである。
【図７】本発明による構成可能ブロックの回路図である。
【図８】図７の構成可能ブロックの動作を示すタイミングチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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