(57)【要約】【課題】  低欠陥で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を形成する方法を提供することにある。【解決手段】  この方法は、Ｇｅ拡散に対する抵抗力のあるバリア層の上に存在する第１の単結晶Ｓｉ層の表面上にＧｅ含有層をまず形成するステップを含む。次に、加熱ステップは、最終的なＳｉＧｅ合金の融点に近く、Ｇｅを保持しながら積層欠陥の形成を遅らせる温度で実行される。加熱ステップは、第１の単結晶Ｓｉ層およびＧｅ含有層全体にわたってＧｅの相互拡散を可能にし、それによりバリア層の上に実質的に緩和された単結晶ＳｉＧｅ層を形成する。その上、加熱ステップは最終的なＳｉＧｅ合金の融点に近い温度で実行されるので、緩和の結果として単結晶ＳｉＧｅ層内に存続する欠陥はそこから効率よく消滅される。一実施形態では、加熱ステップは、２時間未満の期間の間、約１２３０〜約１３２０℃の温度で実行される酸化プロセスを含む。この実施形態は、最小表面ピッチングおよび低減されたクロスハッチングを有するＳＧＯＩ基板を提供する。【選択図】  図５
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【特許請求の範囲】
【請求項１】
ＳｉＧｅオン・インシュレータ基板材料を製作する方法において、
第１の単結晶Ｓｉ層の表面上にＧｅ含有層を形成するステップであって、前記第１の単結晶Ｓｉ層がＧｅ拡散に対する抵抗力のあるバリア層の上に存在するステップと、
前記第１の単結晶Ｓｉ層および前記Ｇｅ含有層全体にわたってＧｅの相互拡散を可能にしながら、ひずみ緩和欠陥の相当な低減を引き起こす選択されたＳｉＧｅ合金の融点またはその付近の温度まで前記複数の層を加熱し、それにより前記バリア層の上に低欠陥で実質的に緩和された単結晶ＳｉＧｅ層を形成するステップであって、前記温度が積層欠陥の生成を制限する温度またはそれ以上であるステップと、
を有する方法。
【請求項２】
前記第１の単結晶Ｓｉ層および前記バリア層がシリコン・オン・インシュレータ（ＳＯＩ）基板の構成要素である、請求項１に記載の方法。
【請求項３】
前記第１の単結晶Ｓｉ層および前記バリア層が非ＳＯＩ基板の構成要素である、請求項１に記載の方法。
【請求項４】
前記バリア層がパターン付きバリア層である、請求項１に記載の方法。
【請求項５】
前記バリア層がパターンなしバリア層である、請求項１に記載の方法。
【請求項６】
前記バリア層が結晶性あるいは非晶質酸化物または結晶性あるいは非晶質窒化物である、請求項１に記載の方法。
【請求項７】
前記バリア層が埋込み酸化物領域である、請求項１に記載の方法。
【請求項８】
前記Ｇｅ含有層がＳｉＧｅ合金または純Ｇｅである、請求項１に記載の方法。
【請求項９】
前記Ｇｅ含有層が、最高９９．９９原子百分率のＧｅを有するＳｉＧｅ合金である、請求項８に記載の方法。
【請求項１０】
前記ＳｉＧｅ層が１０〜３５原子百分率のＧｅを有する、請求項９に記載の方法。
【請求項１１】
前記Ｇｅ含有層が、低圧化学的気相付着、常圧化学的気相付着、超高真空化学的気相付着、分子線エピタキシ、およびプラズマCVDからなるグループから選択されたプロセスによって形成される、請求項１に記載の方法。
【請求項１２】
前記加熱ステップの前に前記Ｇｅ含有層の上にＳｉキャップ層を形成するステップをさらに有する、請求項１に記載の方法。
【請求項１３】
前記Ｓｉキャップ層が、エピタキシャルＳｉ、アモルファスＳｉ、単結晶あるいは多結晶質Ｓｉ、またはそれらの任意の組み合わせおよび多層を有する、請求項１２に記載の方法。
【請求項１４】
前記Ｓｉキャップ層がエピタキシャルＳｉを有する、請求項１３に記載の方法。
【請求項１５】
前記加熱ステップの前に注入ステップを実行するステップであって、前記注入ステップが前記第１の単結晶Ｓｉ層と前記バリア層との界面においてまたはその付近で緩和の促進を可能にする欠陥を形成することができるイオンを含むステップをさらに有する、請求項１に記載の方法。
【請求項１６】
前記加熱ステップの前に注入ステップを実行するステップであって、前記注入ステップが前記第１の単結晶Ｓｉ層と前記バリア層との界面においてまたはその付近で緩和の促進を可能にする欠陥を形成することができるイオンを含む、ステップをさらに有する、請求項１２に記載の方法。
【請求項１７】
前記イオンが、水素、重水素、ヘリウム、酸素、ネオン、またはそれらの混合物およびアイソトープを有する、請求項１５に記載の方法。
【請求項１８】
前記イオンが、水素、重水素、ヘリウム、酸素、ネオン、またはそれらの混合物およびアイソトープを有する、請求項１６に記載の方法。
【請求項１９】
前記加熱ステップ中に表面酸化物層が形成される、請求項１に記載の方法。
【請求項２０】
ウェット化学エッチング・プロセスを使用して前記表面酸化物層を除去するステップをさらに有する、請求項１８に記載の方法。
【請求項２１】
前記形成ステップおよび前記加熱ステップが任意の回数、繰り返される、請求項１に記載の方法。
【請求項２２】
前記加熱ステップが、少なくとも１種類の酸素含有ガスを有する酸化環境で実行される、請求項１に記載の方法。
【請求項２３】
前記加熱ステップが１２３０〜１３５０℃の範囲内である、請求項１に記載の方法。
【請求項２４】
前記少なくとも１種類の酸素含有ガスがＯ2、ＮＯ、Ｎ2Ｏ、オゾン、空気、またはそれらの混合物を有する、請求項２２に記載の方法。
【請求項２５】
不活性ガスをさらに有し、前記不活性ガスが前記少なくとも１種類の酸素含有ガスを希釈するために使用される、請求項２２に記載の方法。
【請求項２６】
前記温度が、前記ＳｉＧｅ層内に存在するＧｅ比に依存する、請求項１に記載の方法。
【請求項２７】
前記実質的に緩和されたＳｉＧｅ層が２０００ｎｍ以下の厚さを有する、請求項１に記載の方法。
【請求項２８】
前記実質的に緩和されたＳｉＧｅ層が約１０7個／ｃｍ2以下の欠陥という欠陥密度を有する、請求項１に記載の方法。
【請求項２９】
前記実質的に緩和されたＳｉＧｅ層が１〜９９％の測定格子緩和を有する、請求項１に記載の方法。
【請求項３０】
前記実質的に緩和されたＳｉＧｅ層の上に追加のＳｉＧｅ層を成長させるステップをさらに有する、請求項１に記載の方法。
【請求項３１】
前記追加のＳｉＧｅ層の上にひずみＳｉ層を形成するステップをさらに有する、請求項３０に記載の方法。
【請求項３２】
前記実質的に緩和されたＳｉＧｅ層の上にひずみＳｉ層を形成するステップをさらに有する、請求項１に記載の方法。
【請求項３３】
前記加熱ステップが、２時間未満の期間の間、１２３０〜１３２０℃の温度で酸化が実行される酸化プロセスによって実行される、請求項１に記載の方法。
【請求項３４】
前記加熱ステップの前に注入ステップを実行するステップであって、前記注入ステップが前記第１の単結晶Ｓｉ層と前記バリア層との界面においてまたはその付近で緩和の促進を可能にする欠陥を形成することができるイオンを含むステップをさらに有する、請求項３３に記載の方法。
【請求項３５】
前記イオンが、水素、重水素、ヘリウム、酸素、フッ素、ネオン、またはそれらの混合物およびアイソトープを有する、請求項３４に記載の方法。
【請求項３６】
ＳｉＧｅオン・インシュレータ基板材料を形成する方法において、
第１の単結晶Ｓｉ層の表面上にＧｅ含有層を形成するステップであって、前記第１の単結晶Ｓｉ層がＧｅ拡散に対する抵抗力のあるバリア層の上に存在するステップと、
前記第１の単結晶Ｓｉ層および前記Ｇｅ含有層全体にわたってＧｅの相互拡散を可能にしながら、ひずみ緩和誘導欠陥の相当な低減を引き起こす選択されたＳｉＧｅ合金の融点またはその付近の温度で前記層を加熱し、それにより前記バリア層の上に低欠陥で実質的に緩和された単結晶ＳｉＧｅ層を形成するステップであって、前記温度が積層欠陥の生成を制限する温度またはそれ以上であり、前記加熱ステップが、約２時間未満の期間の間、約１２３０〜約１３２５℃の温度で実行される酸化プロセスを含むステップと、
を有する方法。
【請求項３７】
前記加熱ステップの前に注入ステップを実行するステップであって、前記注入ステップが前記第１の単結晶Ｓｉ層と前記バリア層との界面においてまたはその付近で強化緩和を可能にする欠陥を形成することができるイオンを含むステップをさらに有する、請求項３６に記載の方法。
【請求項３８】
前記イオンが、水素、重水素、ヘリウム、酸素、フッ素、ネオン、またはそれらの混合物およびアイソトープを有する、請求項３７に記載の方法。
【請求項３９】
Ｓｉ含有基板と、
前記Ｓｉ含有基板の上に存在するＧｅ拡散に対する抵抗力のある絶縁領域と、
前記絶縁領域の上に存在する実質的に緩和されたＳｉＧｅ層であって、２０００ｎｍ以下の厚さと１０7個／ｃｍ2以下の欠陥密度とを有する実質的に緩和されたＳｉＧｅ層と、
を有する、基板材料。
【請求項４０】
前記絶縁領域がパターン付きである、請求項３９に記載の基板材料。
【請求項４１】
前記絶縁領域がパターンなしである、請求項３９に記載の基板材料。
【請求項４２】
前記絶縁領域が結晶性あるいは非晶質酸化物または結晶性あるいは非晶質窒化物を有する、請求項３９に記載の基板材料。
【請求項４３】
前記絶縁領域が埋込み酸化物領域である、請求項３９に記載の基板材料。
【請求項４４】
前記実質的に緩和されたＳｉＧｅ層が１〜９９％の測定格子緩和を有する、請求項３９に記載の基板材料。
【請求項４５】
前記実質的に緩和されたＳｉＧｅ層が、約１５Å  ＲＭＳ未満の測定表面粗さを有する表面を有する、請求項３９に記載の基板材料。
【請求項４６】
前記実質的に緩和されたＳｉＧｅ層が、１×１０5個／ｃｍ2未満の欠陥という積層欠陥あるいはマイクロツイン欠陥密度またはその両方を有する、請求項３９に記載の基板材料。
【請求項４７】
前記緩和されたＳｉＧｅ層が、３０Å未満の深さと３００ｎｍ未満の幅とを有する表面ピットを有する、請求項４５に記載の基板材料。
【請求項４８】
Ｓｉ含有基板と、
前記Ｓｉ含有基板の上に存在するＧｅ拡散に対する抵抗力のある絶縁領域と、
前記絶縁領域の上に存在する実質的に緩和されたＳｉＧｅ層であって、前記実質的に緩和されたＳｉＧｅ層が約２０００ｎｍ以下の厚さと約１０7個／ｃｍ2以下の欠陥という欠陥密度とを有する実質的に緩和されたＳｉＧｅ層と、
前記実質的に緩和されたＳｉＧｅ層の上に形成されたひずみＳｉ層と、
を有する、ヘテロ構造。
【請求項４９】
前記絶縁領域がパターン付きである、請求項４８に記載のヘテロ構造。
【請求項５０】
前記絶縁領域がパターンなしである、請求項４８に記載のヘテロ構造。
【請求項５１】
前記絶縁領域が結晶性あるいは非晶質酸化物または結晶性あるいは非晶質窒化物を有する、請求項４８に記載のヘテロ構造。
【請求項５２】
前記絶縁領域が埋込み酸化物領域である、請求項４８に記載のヘテロ構造。
【請求項５３】
前記実質的に緩和されたＳｉＧｅ層が約１〜約９９％の測定格子緩和を有する、請求項４８に記載のヘテロ構造。
【請求項５４】
前記ひずみＳｉ層がエピタキシャルＳｉ層を有する、請求項４８に記載のヘテロ構造。
【請求項５５】
前記ひずみＳｉ層の上に、緩和されたＳｉＧｅの層とひずみＳｉの層が交互に位置する、請求項４８に記載のヘテロ構造。
【請求項５６】
前記ひずみＳｉ層が、ＧａＡｓおよびＧａＰからなるグループから選択された格子不整合化合物で置き換えられる、請求項４８に記載のヘテロ構造。
【請求項５７】
前記実質的に緩和されたＳｉＧｅ層が、約１５Å  ＲＭＳ未満の測定表面粗さを有する表面を有する、請求項４８に記載のヘテロ構造。
【請求項５８】
前記緩和されたＳｉＧｅ層が、３０Å未満の深さと３００ｎｍ未満の幅とを有する表面ピットを有する、請求項５７に記載のヘテロ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板材料を製作する方法に関し、詳細には、低欠陥で実質的に緩和されたＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板材料を製作する方法に関する。一実施形態では、表面ピッチングおよびクロスハッチングが実質的に低減された低欠陥で実質的に緩和されたＳＧＯＩ基板を形成できる方法が提供される。本発明の低欠陥で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料は、その後のＳｉエピタキシャル過成長（epitaxial overgrowth）によりその上にひずみＳｉ（strained Si）層を作成するための格子不整合テンプレートとして使用することができる。このような基板材料は、ひずみＳｉ層内の電荷キャリア輸送特性の強化のために望ましいものであり、将来の高性能相補型金属酸化膜半導体（ＣＭＯＳ）適用例の候補である。また、本発明は、ＳｉＧｅオン・インシュレータ基板材料ならびに少なくともその基板材料を含む構造も対象とする。
【背景技術】
【０００２】
半導体業界では、最近、ひずみＳｉベースのヘテロ構造を使用して、ＣＭＯＳ適用例のための高移動性構造を達成する高レベルの活動が行われてきた。伝統的に、これを実現するための従来技術の方法は、厚い（約１〜約５マイクロメートル程度）緩和されたＳｉＧｅ緩衝層上にひずみＳｉ層を成長させることであった。
【０００３】
従来技術のヘテロ構造について報告されている高いチャネル電子移動度にもかかわらず、厚いＳｉＧｅ緩衝層の使用には、それに関連する顕著な欠点がいくつかある。第１に、厚いＳｉＧｅ緩衝層は概して、既存のＳｉベースのＣＭＯＳ技術と統合しやすいものではない。第２に、スレッディング転位（ＴＤ）およびミスフィット転位を含む欠陥密度は、約１０5〜約１０8個／ｃｍ2の欠陥であり、これは依然として現実的なＶＬＳＩ（超大規模集積回路）適用例には高すぎる。第３に、従来技術の構造の性質はＳｉＧｅ緩衝層の選択成長を妨げるので、ひずみＳｉ、ひずみなしＳｉ（unstrained Si）、およびＳｉＧｅ材料を有するデバイスを使用する回路は統合するのが困難であり、事例によっては、統合するのがほとんど不可能である。
【０００４】
Ｓｉ基板上に緩和されたＳｉＧｅ材料を生成するために、従来技術の方法は概して、準安定限界厚さ（すなわち、それを超えると応力を軽減するために転位が発生する厚さ）を超えるまで均一で段階付きまたは階段状のＳｉＧｅ層を成長させ、関連のスレッディング転位とともにＳｉＧｅ緩衝層によりミスフィット転位が発生できるようにする。構造内のミスフィット転位セクションの長さを増加し、それにより、ＴＤ密度を減少しようとするために、様々な緩衝構造が使用されてきた。
【０００５】
緩和プロセス中に発生するＴＤに加えて、積層欠陥（ＳＦ）が特定のひずみおよびアニーリング条件下で発生することが観察されており、１９８９年発行のＲ．ＨｕｌｌおよびＪ．Ｃ．ＢｅａｎによるＪ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．のＶｏｌ．７（４）、２５８０ページを参照されたい。半導体材料内のＳＦ欠陥の存在は、隔離されたＴＤに比べて、その材料の適切な電気的振る舞いに対するより重大な脅威を表すものと考えられている。
【０００６】
いずれもＥｋ他に交付された米国特許第５４６１２４３号および第５７５９８９８号に記載されているものなどの他の従来技術の手法では、緩和された低減欠陥密度半導体層を備えた構造を提供し、ＳｉＧｅ層内のＴＤの生成を低減しながらＳｉＧｅ緩衝層が緩和するように新しいひずみ解放メカニズムが機能する。
【０００７】
２００２年１月２３日に出願され、「Methodof Creating High-Quality Relaxed ＳｉＧｅオン・インシュレータ for Strained Si CMOS Applications」という発明の名称で、同時係属で本出願人に譲渡された米国特許出願第１０／０５５１３８号は、高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板を製作する固有の方法を提供するものである。′１３８号出願では、まず、Ｇｅ拡散に対する抵抗力のあるバリア層の上に存在する第１の単結晶Ｓｉ層の表面上にＳｉＧｅまたは純Ｇｅ層を形成し、次に第１の単結晶Ｓｉ層およびＳｉＧｅまたは純Ｇｅ層全体にわたってＧｅの相互拡散を可能にする温度でその層を加熱し、それによりバリア層の上に実質的に緩和された単結晶ＳｉＧｅ層を形成することにより、第１の単結晶Ｓｉ層の上に高品質で実質的に緩和されたＳｉＧｅ合金層が形成される。加熱ステップは様々な温度で実行され、ＳｉＧｅ層の融点に基づく調整済み熱サイクルを使用できるという表明がなされている。具体的には、′１３８号出願では、「温度はＳｉＧｅ層の融点以下に推移する（tract）ように調整される」と述べている。
【０００８】
′１３８号出願では、温度がＳｉＧｅの融点以下に調整されること以外に、調整済み熱サイクルに関する詳細を一切示していない。さらに、その開示内容では、ＳｉＧｅ合金層内の残留欠陥密度を実質的に低減する手段として調整済み熱サイクルを使用できることを示す認識は一切行われなかった。その上、′１３８号出願の開示内容では、酸化アニール・プロセスの大部分をＳｉＧｅの融点でまたはその付近で実行しなければならないことを認識していない。さらに、′１３８号出願の開示内容では、特定のタイプの欠陥を除去するように調整済み加熱サイクルの温度を調整できることを認識していない。
【０００９】
′１３８号出願に開示されている熱混合プロセス（thermalmixing process）を使用して形成されたＳＧＯＩ基板は、絶縁層の上に均質ＳｉＧｅ合金を形成するために高温酸化を当てにしている。特定の条件下では、ＳｉＧｅ合金の表面は、材料の表面品質を劣化させる可能性のあるマイクロピット（すなわち、マイクロディボット）を形成し始めることになる。ひずみＳｉ高性能ＣＭＯＳデバイスを製作するためのテンプレートとしてＳＧＯＩ基板が使用されるので、緩和されたＳｉＧｅ合金層の表面品質は、平滑度および低欠陥密度の人工物の点で可能な限り高くなければならない。
【特許文献１】米国特許第５４６１２４３号
【特許文献２】米国特許第５７５９８９８号
【特許文献３】米国特許出願第１０／０５５１３８号
【特許文献４】米国特許出願第０９／８６１５９３号
【特許文献５】米国特許出願第０９／８６１５９４号
【特許文献６】米国特許出願第０９／８６１５９０号
【特許文献７】米国特許出願第０９／８６１５９６号
【特許文献８】米国特許出願第０９／８８４６７０号
【特許文献９】米国特許第５９３０６３４号
【非特許文献１】１９８９年発行のＲ．ＨｕｌｌおよびＪ．Ｃ．ＢｅａｎによるＪ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．のＶｏｌ．７（４）、２５８０ページ
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の一目的は、ＳｉＧｅ層が約１０7個／ｃｍ2以下程度の欠陥という低欠陥密度を有する、薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する方法を提供することにある。
【００１１】
本発明の他の目的は、ＳｉＧｅ合金層内のスレッディング欠陥密度を実質的に低減可能な加熱ステップが使用される、薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する方法を提供することにある。
【００１２】
本発明のさらに他の目的は、ＳｉＧｅ合金層内の積層欠陥密度を（従来技術の方法に比べて）実質的に低減可能な加熱ステップが使用される、薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する方法を提供することにある。
【００１３】
本発明のさらに他の目的は、最初は緊張したＳｉＧｅの緩和の結果としてＳｉＧｅ合金層内の特定の欠陥の形成を遅らせながら、既存の欠陥を効率よく消滅させる条件下で加熱ステップが実行される、薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する方法を提供することにある。
【００１４】
本発明のさらに他の目的は、ＣＭＯＳ処理ステップと互換性のある、薄く高品質かつ低欠陥密度で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する方法を提供することにある。
【００１５】
本発明のさらに他の目的は、ひずみＳｉ層を形成するために格子不整合テンプレート、すなわち、基板として使用できる、薄く高品質かつ低欠陥密度で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する方法を提供することにある。
【００１６】
本発明のさらに他の目的は、高いキャリア移動性を有し、高性能ＣＭＯＳ適用例で有用な、ひずみＳｉ／実質的に緩和されたＳｉＧｅオン・インシュレータ構造を提供することにある。
【００１７】
本発明の追加の一目的は、′１３８号出願の熱混合プロセスによって作成された従来技術のＳＧＯＩ基板に比べて、最小化された表面ピッチングおよび低減されたクロスハッチングを有するＳＧＯＩ基板を作成する方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記その他の目的および利点は、第１の単結晶Ｓｉ層の表面上にＳｉＧｅ合金または純ＧｅなどのＧｅ含有層をまず形成するステップであって、前記第１の単結晶Ｓｉ層がＧｅ拡散に対する抵抗力のあるバリア層の上に存在するステップと、その後、Ｇｅを保持しながらＳｉＧｅ合金の融点に近い（すなわち、融点またはその付近）が、ＳＦ欠陥生成を遅らせるために必要な温度以上の温度で実行される加熱ステップとを含む方法を使用することにより、本発明で達成され、特定のＧｅ含有量のＳｉＧｅ合金の実際の融点からの変動は、ＳｉＧｅ合金の実際の融点から−５０℃程度、わずかに低くなる可能性があるが、ＳＦ生成を遅らせるために約１２３０℃より高くなる可能性がある。
【００１９】
本発明の加熱ステップは、第１の単結晶Ｓｉ層およびＧｅ含有層全体にわたってＧｅの相互拡散を可能にし、それによりバリア層の上に実質的に緩和された単結晶ＳｉＧｅ層を形成する。その上、本発明の加熱ステップは、最終的な単結晶ＳｉＧｅ層の融点に近い温度で実行されるので、緩和の結果として単結晶ＳｉＧｅ層に存続する欠陥は効率よくそこから消滅される。１２３０℃以上の温度で実行される酸化も、ＳｉＧｅ層内のＳＦ欠陥の形成を遅らせる。実質的に緩和された単結晶ＳｉＧｅ層がＧｅ含有層ならびに第１の単結晶Ｓｉ層の均質混合物からなることは留意すべきである。
【００２０】
本発明の一実施形態では、約２時間未満の期間の間、約１２３０〜約１３２０℃の温度で酸化が実行される加熱ステップを使用することにより、改善された表面特性（最小表面ピッチングおよび低減されたクロスハッチング）を有する高品質で実質的に緩和されたＳＧＯＩ基板を生成することができると判断されている。「クロスハッチング」という用語は、原子間力顕微鏡（ＡＦＭ）によって測定された表面粗さ（パワー・スペクトル）の高周波構成要素を示すために、本出願全体にわたって使用される。
【００２１】
本発明のこの実施形態を使用すると、本発明は、長時間の酸化または高温（１２３０℃より高い温度）でのアニーリングによってＳＧＯＩ基板が形成されたときに発生する表面ピッチングを最小化することにより、従来技術を上回る利点を達成する。具体的には、ＳｉＧｅの緩和の結果発生する表面クロスハッチングが低減される程度までＳｉおよびＧｅ原子の表面移動性を増大させるためには、約１２３０〜約１３２０℃の範囲内の酸化温度が十分であることが分かっている。増大した表面移動性の望ましくない副作用として発生する、その後のピッチングは、高い酸化温度での酸化時間を短縮することによって最小化される。本発明のこの特定の実施形態を使用することにより、最小表面ピッチングおよび低減されたクロスハッチングを有する高品質のＳＧＯＩ基板を形成することが可能である。
【００２２】
本発明の上記のステップ後、実質的に緩和された単結晶ＳｉＧｅ層の上にひずみＳｉ層をエピタキシャル成長させて、様々な高性能ＣＭＯＳ適用例で使用できるひずみＳｉ／緩和されたＳｉＧｅ含有ヘテロ構造を形成することができる。
【００２３】
本発明のいくつかの諸実施形態では、第１の単結晶Ｓｉ層およびバリア層は、シリコン・オン・インシュレータ（ＳＯＩ）基板の構成要素である。他の諸実施形態では、バリア層が半導体基板の表面の上に形成され、その後、第１の単結晶Ｓｉ層がバリア層の上に形成される。後者の基板材料は非ＳＯＩ基板である。
【００２４】
また、この方法は、パターンなし（すなわち、連続的なバリア層）またはパターン付き（すなわち、半導体材料によって囲まれた離散的で隔離されたバリア領域またはアイランド）のバリア層の使用も企図している。
【００２５】
本発明のさらに他の実施形態では、最終的なＳｉＧｅ層の融点でまたはその付近で構造を加熱する前に、Ｇｅ含有層の上にＳｉキャップ層が形成される。本発明のこの実施形態では、アニーリングの前にＳｉＧｅ層の熱力学的安定性（欠陥生成の防止の点で）を変更する。ＳｉＧｅ層は約２０００ｎｍ以下の厚さを有し、約１０〜約２００ｎｍの厚さはさらに大いに好ましいものである。
【００２６】
本発明のさらに他の実施形態では、加熱の前にイオン注入ステップを実行することができる。
【００２７】
本発明の他の態様は、前述の処理ステップを使用して形成されるＳｉＧｅオン・インシュレータ基板材料に関する。具体的には、本発明の基板材料は、Ｓｉ含有基板と、Ｓｉ含有基板の上に存在するＧｅ拡散に対する抵抗力のある絶縁領域と、絶縁領域の上に存在する実質的に緩和されたＳｉＧｅ層であって、約２０００ｎｍ以下の厚さと約１０7個／ｃｍ2以下の欠陥という欠陥密度とを有する実質的に緩和されたＳｉＧｅ層とを有する。
【００２８】
約２時間未満の期間の間、約１２３０〜約１３２０℃の温度で酸化が実行される実施形態では、表面粗さが約１５Å  ＲＭＳ未満のＳＧＯＩ基板が形成される。このような表面粗さは、最小表面ピッチングおよび低減されたクロスハッチングを有するＳＧＯＩ基板を示している。「最小表面ピッチング」により、ＳｉＧｅ表面が、３０Å以下のピット深さと、３００ｎｍ以下の幅を有することを意味する。「最小化されたクロスハッチング」という用語は、１２００℃以下で形成されたＳＧＯＩに比べて、表面ステップ（ＳｉＧｅ層の緩和中に転位移動によって形成されたもの）によって引き起こされた粗さの低減された構成要素を有するＳｉＧｅ表面を示す。表面ピッチングおよびクロスハッチングは、ＡＦＭ（原子間力顕微鏡）またはその他の関連技法によって決定することができる。
【００２９】
本発明のさらに他の態様は、少なくとも前述の基板材料を含むヘテロ構造に関する。具体的には、本発明のヘテロ構造は、Ｓｉ含有基板と、Ｓｉ含有基板の上に存在するＧｅ拡散に対する抵抗力のある絶縁領域と、絶縁領域の上に存在する実質的に緩和されたＳｉＧｅ層であって、約２０００ｎｍ以下の厚さと約１０7原子／ｃｍ2以下の欠陥密度とを有する実質的に緩和されたＳｉＧｅ層と、実質的に緩和されたＳｉＧｅ層の上に形成されたひずみＳｉ層とを有する。
【００３０】
また、このヘテロ構造は、最小表面ピッチングおよび低減されたクロスハッチングを有するＳＧＯＩ基板も含むことができる。
【００３１】
本発明のその他の諸態様は、少なくとも本発明のＳｉＧｅオン・インシュレータ基板材料を含む超格子構造ならびにその他の格子不整合構造用のテンプレートに関する。
【発明を実施するための最良の形態】
【００３２】
本発明は、その後のエピタキシャルＳｉの過成長のための格子不整合テンプレートとして機能することができる薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する方法を提供するものであり、本出願に付随する図面を参照することにより、本発明について以下により詳細に説明する。添付図面では、同様の要素あるいは対応する要素またはその両方が同様の参照番号によって参照される。
【００３３】
本出願は、低欠陥で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料の形成に対して直接的に取り組むものであり、それにより、本発明の加熱ステップは、ＳＦ形成を遅らせるために十分高いが、ＳｉＧｅ合金の融点に近い温度で実行される。この制御された加熱ステップは、最終的な緩和ＳｉＧｅ合金層の融点でまたはその付近で実行されるが、その結果、低温でアニールされる同様の層に比べて、残留欠陥密度が低減される。
【００３４】
まず、図１および図６を参照すると、これらの図は、本発明で使用できる初期基板材料を示している。具体的には、図１および図６に例示されている初期基板材料はそれぞれ、Ｓｉ含有半導体基板１０と、Ｓｉ含有半導体基板１０の表面の上に存在するＧｅ拡散に対する抵抗力のあるバリア層１２（以下「バリア層」）と、バリア層１２の上に存在する約１×１０4個／ｃｍ2未満の欠陥というミスフィットおよびＴＤ密度を有する第１の単結晶Ｓｉ層１４とを有する。図面では、参照番号１７は、バリア層１２と第１の単結晶Ｓｉ層１４との界面を示している。
【００３５】
図面に示されている２つの初期構造間の相違点は、図１ではバリア層１２が構造全体にわたって連続的に存在するのに対し、図６ではバリア層１２が半導体材料、すなわち、層１０および１４によって囲まれた離散的で隔離された領域またはアイランドとして存在することである。図１に示されている初期構造はパターンなしバリア層を含むのに対し、図６の初期構造はパターン付きバリア層を含む。
【００３６】
バリア層１２がパターン付きであるかパターンなしであるかにかかわらず、初期構造は従来のシリコン・オン・インシュレータ（ＳＯＩ）基板材料にすることができ、領域１２は、第１の単結晶Ｓｉ層１４をＳｉ含有基板半導体基板１０から電気的に隔離する埋込み酸化物領域である。本明細書で使用する「Ｓｉ含有」という用語は、少なくとも珪素を含む半導体基板を示している。例示的な例としては、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＣ、Ｓｉ／ＳｉＧｅＣ、およびそこに存在する任意の数の埋込み酸化物（連続、不連続、または連続と不連続の混合）領域を含む可能性があるあらかじめ形成されたシリコン・オン・インシュレータを含むがこれらに限定されない。
【００３７】
ＳＯＩ基板は、当業者にとって周知の従来のＳＩＭＯＸ（酸素イオン注入による分離）プロセスならびに本出願人に譲渡され、２００１年５月２１日に出願された米国特許出願第０９／８６１５９３号、２００１年５月２１日に出願された米国特許出願第０９／８６１５９４号、２００１年５月２１日に出願された米国特許出願第０９／８６１５９０号、２００１年５月２１日に出願された米国特許出願第０９／８６１５９６号、２００１年６月１９日に出願された米国特許出願第０９／８８４６７０号、ならびにＳａｄａｎａ他に交付された米国特許第５９３０６３４号に記載されている様々なＳＩＭＯＸプロセスを使用して形成することができ、そのそれぞれの内容全体は参照により本明細書に組み込まれる。′５９０号出願に開示されているプロセスは、図６に示されているパターン付き基板を製作するために本明細書で使用できることに留意されたい。代わって、ＳＯＩ基板材料は、たとえば、サーマル・ボンディングおよび層転写プロセスを含む、従来の他のプロセスを使用して作成することができる。
【００３８】
ＳＯＩ基板に加えて、図１および図６に示されている初期基板は、従来の付着プロセスならびにリソグラフィおよびエッチング（パターン付き基板を製作するときに使用されるもの）を使用して作成される非ＳＯＩ基板にすることができる。具体的には、非ＳＯＩ基板を使用する場合、初期構造は、従来の付着または熱成長プロセスによりＳｉ含有基板の表面の上にＧｅ拡散バリア層を付着させ、任意選択で従来のリソグラフィおよびエッチングを使用することによりバリア層にパターンを付け、その後、化学的気相付着（ＣＶＤ）、プラズマ利用ＣＶＤ、スパッタリング、蒸着、化学溶液付着、またはエピタキシャルＳｉ成長を含む従来の付着プロセスを使用してバリア層の上に単結晶Ｓｉ層を形成することにより形成される。
【００３９】
図１および図６に示されている初期構造のバリア層１２は、Ｇｅ拡散に対する抵抗力が高い任意の絶縁材料を有する。このような絶縁およびＧｅ拡散抵抗材料の例としては、結晶性または非晶質の酸化物または窒化物を含むが、これらに限定されない。
【００４０】
初期構造の様々な層の厚さは、それを作成する際に使用されるプロセスに応じて様々になる可能性がある。しかし、概して、単結晶Ｓｉ層１４は、約１〜約２０００ｎｍの厚さを有し、約２０〜約２００ｎｍの厚さはさらに大いに好ましいものである。バリア層１２（すなわち、Ｇｅ拡散抵抗層）の場合、その層は約１〜約１０００ｎｍの厚さを有することができ、約２０〜約２００ｎｍの厚さはさらに大いに好ましいものである。Ｓｉ含有基板層、すなわち、層１０の厚さは本発明にとって取るに足らないものである。上記で示した厚さは例示的なものであり、いかなる方法でも本発明の範囲を制限するものではない。
【００４１】
図２および図７は、第１の単結晶Ｓｉ層１４の上にＧｅ含有層１６が形成された後に形成される構造を示している。Ｇｅ含有層１６はＳｉＧｅ合金または純Ｇｅを含む。「ＳｉＧｅ合金」という用語は最高９９．９９原子百分率のＧｅを有するＳｉＧｅ材料を含み、純Ｇｅは１００原子百分率のＧｅを有する層を含む。ＳｉＧｅ層を使用する場合、ＳｉＧｅ層内のＧｅ含有量が約０．１〜約９９．９原子百分率であることが好ましく、約１０〜約３５のＧｅ原子百分率はさらに大いに好ましいものである。ＳｉＧｅ合金は、単結晶、アモルファス、または多結晶質のものにすることができる。
【００４２】
本発明によれば、Ｇｅ含有層１６は、当業者には周知のものであって、（ｉ）熱力学的に安定した（限界厚さ以下の）Ｇｅ含有層を成長させるか、（ｉｉ）準安定性であって、欠陥、すなわち、ミスフィットおよびＴＤ転位がないＧｅ含有層を成長させるか、または（ｉｉｉ）部分的にまたは完全に緩和されたＳｉＧｅ層を成長させることができる任意の従来のエピタキシャル成長方法を使用して第１の単結晶Ｓｉ層１４の上に形成され、緩和の程度は成長温度、Ｇｅ濃度、厚さ、またはＳｉキャッピング層の存在によって制御される。（ｉ）、（ｉｉ）、または（ｉｉｉ）の条件を満足することができるこのようなエピタキシャル成長プロセスの例示的な例としては、低圧化学的気相付着（ＬＰＣＶＤ）、超高真空化学的気相付着（ＵＨＶＣＶＤ）、常圧化学的気相付着（ＡＰＣＶＤ）、分子線（ＭＢＥ）エピタキシ、およびプラズマCVD（ＰＥＣＶＤ）を含むが、これらに限定されない。
【００４３】
本発明のこの時点で形成されるＧｅ含有層１６の厚さは様々になる可能性があるが、概して、Ｇｅ含有層１６は、約１０〜約５００ｎｍの厚さを有し、約２０〜約２００ｎｍの厚さはさらに大いに好ましいものである。
【００４４】
本発明の代替一実施形態（図１１〜１２を参照）では、本発明の加熱ステップを実行する前にＧｅ含有層１６の上に任意選択のキャップ層１８が形成される。本発明で使用される任意選択のキャップ層１８は、エピタキシャル・シリコン（またはＳｉＧｅ）（エピタキシャルＳｉ）、アモルファス・シリコン（アモルファスＳｉ）、アモルファスＳｉＧｅ、単結晶あるいは多結晶質Ｓｉ、または多層を含むこれらの任意の組み合わせを含むが、これらに限定されない任意のＳｉ材料を有する。好ましい一実施形態では、このキャップ層はエピタキシャルＳｉからなる。層１６および１８は、同じ反応室で形成される場合もあれば、そうではない場合もあることは留意すべきである。
【００４５】
存在する場合、任意選択のキャップ層１８は約１〜約１００ｎｍの厚さを有し、約１〜約３０ｎｍの厚さはさらに大いに好ましいものである。任意選択のキャップ層１８は、前述のエピタキシャル成長プロセスを含む任意の周知の付着プロセスを使用して形成される。
【００４６】
本発明の一実施形態では、単結晶Ｓｉ層の表面上に約１〜約２０００ｎｍの厚さを有するＧｅ含有層（１５〜２０原子百分率のＧｅ）を形成し、その後、Ｇｅ含有層の上に約１〜約１００ｎｍの厚さを有するＳｉキャップ層を形成することが好ましい。
【００４７】
初期構造の上にＧｅ含有層１６（任意選択のキャップ層１８の有無を問わない）を形成した後、図２または図７のいずれかに示されている構造（任意選択のキャップの有無を問わない）は、その後、任意選択のイオン注入ステップにかけることができ、その場合、イオンは界面１７でまたはその付近で強化緩和を実行可能にする欠陥を形成することができる。強化緩和を発生可能にするこのような欠陥の例としては、水素イオン注入の場合のように、プレートリット欠陥または泡様欠陥を含む。この注入は、注入マスクの使用の有無を問わず実行することができる。
【００４８】
この注入ステップ後の構造は図３または図８に示されている。これらの図では、参照番号１９はイオン注入ステップによって形成される欠陥領域を示している。この欠陥領域は、二重層の緩和の発生を容易にすることにより、ＳｉＧｅ合金／単結晶Ｓｉの二重層内の欠陥生成という問題を解決する。具体的には、界面１７またはその付近に存在する欠陥領域を塑性変形することにより、緩和が発生する。
【００４９】
この欠陥は、界面１７でまたはその付近で強化緩和を発生可能にするものであり、界面１７でまたはその付近でイオン範囲のピークを維持する注入条件を使用して、水素、重水素、ヘリウム、酸素、フッ素、ネオン、およびこれらの混合物などのイオンを様々な層に注入することによって形成される。上記のイオンのアイソトープも本明細書で企図されている。本発明で使用される好ましいイオンは水素イオン（Ｈ+）である。Ｈ2+などの他の種の水素も本明細書で企図できることは留意すべきである。
【００５０】
本発明の注入ステップは、約０．０１〜約１０マイクロアンペア／ｃｍ2のビーム電流密度を使用して、ほぼ室温で、すなわち、約２８３Ｋ〜約３０３Ｋの温度で実行される。他の温度あるいは他のビーム電流密度またはその両方を使用する注入は緩和挙動に影響する可能性がある。
【００５１】
プレートリット欠陥を形成する際に使用される注入種の濃度は、使用される注入種のタイプに応じて様々になる可能性がある。しかし、概して、本発明のこの時点で使用される注入イオンの濃度は３Ｅ１６ｃｍ-2以下であり、約１Ｅ１６〜約２．９９Ｅ１６ｃｍ-2のイオン濃度はさらに大いに好ましいものである。この注入のエネルギーも注入されるイオンのタイプに応じて様々になる可能性があるが、その注入エネルギーは界面１７またはその付近にイオンを位置決めできなければならないという条件がある。たとえば、注入イオンとして水素を使用する場合、界面１７またはその付近でのプレートリット形成を保証するために使用されるエネルギーは約１〜約１００ｋｅＶであり、約３〜約２０ｋｅＶのエネルギーはさらに大いに好ましいものである。
【００５２】
上記のエネルギー・イオンをひずみＳｉＧｅ／Ｓｉの界面内にまたはその付近に注入すると、ＳｉＧｅ層をより効率よく緩和させることができる効率の良い転位核生成部位として機能することができる欠陥を作り出す。この注入によって引き起こされる欠陥部位のランダム性は、移動転位間の相互作用によって引き起こされる欠陥ピン止めも低減し、それにより、緩和プロセスをより効率的なものにする。
【００５３】
初期構造の上にＧｅ含有層１６（任意選択のキャップ層１８の有無を問わず、注入の有無を問わない）を形成した後、構造（任意選択のキャップ層１８の有無を問わず、注入の有無を問わない）は、第１の単結晶Ｓｉ層１４、Ｇｅ含有層１６、および存在する場合は任意選択のＳｉキャップ層１８の全体にわたってＧｅの相互拡散を可能にしながら、ひずみ緩和によって引き起こされた欠陥を実質的に消滅させる温度で加熱、すなわち、アニールされ、それにより、バリア層１２の上に実質的に緩和された単結晶ＳｉＧｅ層２０を形成する。加熱ステップ中にＳｉＧｅ層２０の上に酸化物層２２が形成されることに留意されたい。酸化物層２２は、概して、ＳｉＧｅに比べて酸化物を除去するための選択性が高いＨＦなどの化学エッチング液が使用される従来のウェット・エッチング・プロセスを使用して、加熱ステップ後に構造から除去されるが、常に除去されるわけではない。加熱ステップが実行された後に結果として形成された構造は、たとえば、図４または図９に示されている。
【００５４】
酸化物層２２が除去されると、ＳｉＧｅ層２０の上に第２の単結晶Ｓｉ層を形成することができ、多層緩和ＳｉＧｅ基板材料を生成するために本発明の上記の処理ステップを任意の回数、繰り返すことができることに留意されたい。
【００５５】
本発明の加熱ステップ後に形成された酸化物層２２は約１０〜約１０００ｎｍの範囲にわたる可能性のある可変性の厚さを有し、約２０〜約５００ｎｍの厚さはさらに大いに好ましいものである。
【００５６】
具体的には、本発明の加熱ステップは、選択されたＳｉＧｅ合金の融点またはその付近の温度で、しかも、ＳＦ欠陥の形成を遅らせるために十分高い温度で実行されるアニーリング・ステップである。選択されたＳｉＧｅ合金は、最終的な緩和ＳｉＧｅ層で望ましいＧｅ含有量に基づくものである。図１５は、ＳｉＧｅ二元合金システムの融点対Ｇｅ含有量を示すグラフである。Ｓは固体を示し、Ｌは液体であり、２つの曲線の間の領域は固体と液体との間の遷移フェーズである。本発明の加熱ステップの温度は、便宜上、Ｔ1という名称が付けられている図面内の下側曲線に沿って実質的に推移する。本発明の加熱ステップで使用される温度は、所与のＧｅ含有量に関する実際の融点よりわずかに低い可能性がある。
【００５７】
具体的には、加熱ステップは、酸化中のＳＦ欠陥生成を低減するために、選択されたＳｉＧｅ合金層の実際の融点でまたは実際の融点より約５０℃低いが約１２３０℃より高い温度で実行することができる。２つの曲線の間の領域内で加熱が行われた場合にＳｉＧｅ合金のアグロメレーションが発生する可能性があるので、この領域内の構造を加熱しないように注意しなければならない。本発明の加熱ステップは、Ｇｅ含有量の関数であり、約１２３０℃（Ｇｅが３０％の場合）〜約１４１０℃（ＳｉＧｅ合金内のＧｅが０．１％の場合）の温度で実行することができる。
【００５８】
その上、本発明の加熱ステップは、Ｏ2、ＮＯ、Ｎ2Ｏ、オゾン、空気、およびその他の同様の酸素含有ガスなどの少なくとも１種類の酸素含有ガスを含む酸化環境で実行される。この酸素含有ガスは互いに混合される場合もあれば（Ｏ2とＮＯの混合など）、Ｈｅ、Ａｒ、Ｎ2、Ｘｅ、Ｋｒ、またはＮｅなどの不活性ガスで希釈される場合もある。
【００５９】
加熱ステップは、概して約１０〜約１８００分の範囲にわたる可変期間の間、実行することができ、約３０〜約６００分の期間はさらに大いに好ましいものである。この加熱ステップは単一目標温度で実行することができ、あるいは様々なランプ・レートとソーク時間を使用する様々なランプ・ソーク・サイクルを使用することもできる。構造内に存在する各種タイプの欠陥を調整するために、所与のＳｉＧｅ合金の実際の融点以下でソーク・ステップを使用することができる。
【００６０】
この加熱ステップは、Ｇｅ原子に対する拡散バリアとしても作用する表面酸化物層、すなわち、層２２の存在を達成するための酸化環境で実行される。したがって、酸化物層が構造の表面上に形成されると、Ｇｅはバリア層１２と酸化物層２２の間に閉じ込められた状態になる。表面酸化物の厚さが増加するにつれて、Ｇｅは層１４、層１６と、任意選択で層１８の全体にわたってより均一に分散された状態になるが、侵入する酸化物層から継続的に効率よく退けられる。したがって、（その時点で均質化された）層はこの加熱ステップ中に薄くなるので、相対的なＧｅ比が増加する。
【００６１】
本発明では、ＳｉＧｅ層が薄くなるにつれてＳＦ欠陥の生成を低減するために、約１２３０℃またはそれ以上で酸化の大部分が実行されるものと判断されている。したがって、約１２３０℃以下の酸化の結果としてＳＦ欠陥の生成率の増加を回避するように、希酸素または非酸化環境で温度が下がることが企図されている。酸化温度は１２３０〜１３５０℃であり、１２５０〜１３２５℃はさらに大いに好ましいものである。
【００６２】
酸化が急速すぎる場合、Ｇｅは十分な速度で表面酸化物／ＳｉＧｅの界面から拡散することができず、酸化物内を運ばれる（そして失われる）か、または合金の融解温度に達するほどＧｅの界面濃度が高くなることに留意されたい。
【００６３】
本発明の加熱ステップの役割は、（１）ひずみ緩和により形成される欠陥を消滅すること、（２）Ｇｅ原子がより急速に拡散できるようにし、それにより、アニーリング中の均質分布を維持すること、および（３）酸化中に生成された欠陥の数を最小限にするように平衡構成を容易にする熱収支に初期層構造をかけることである。この加熱ステップが実行された後、この構造は、バリア層１２と表面酸化物層２２との間に挟まれた均一で実質的に緩和された低欠陥ＳｉＧｅ合金層、すなわち、層２０を含む。図４または図９を参照されたい。
【００６４】
本発明の一実施形態では、酸化温度は約１２３０〜約１３２０℃の範囲内で制御され、酸化は約２時間未満の期間の間、実行される。より好ましくは、酸化は約１．５時間未満の期間の間、約１２３０〜約１３２０℃の温度で実行される。本発明のこの実施形態が実行されると、改善された表面特性（表面ピッチングおよびクロスハッチングの点で）を有する高品質で実質的に緩和されたＳＧＯＩ基板が提供される。本発明のこの実施形態を使用して提供されるＳＧＯＩ基板は、１５Å  ＲＭＳ未満の表面粗さと、３０Å未満のピット深さと、３００ｎｍ未満のピット幅を有する。本発明のこの実施形態は、前述の様々な諸実施形態とともに使用することができる。
【００６５】
本発明によれば、緩和されたＳｉＧｅ層２０は約２０００ｎｍ以下の厚さを有し、約１０〜約１００ｎｍの厚さはさらに大いに好ましいものである。本発明で形成される緩和されたＳｉＧｅ層２０は従来技術のＳｉＧｅ緩衝層より薄く、１２００℃で形成されたＳＧＯＩより約２〜１０倍低いＴＤ密度と、約１００倍のＳＦ欠陥密度低減を有することに留意されたい。図１８を参照されたい。これは、′１３８号出願に開示されているプロセスに比べて、欠陥密度における２桁の低減を表している。
【００６６】
本発明で形成される緩和されたＳｉＧｅ層は約０．１〜約３０原子百分率の最終Ｇｅ含有量を有し、約１０〜約３０のＧｅ原子百分率はさらに大いに好ましいものである。緩和されたＳｉＧｅ層２２に特有のもう１つの特徴は、この層が約１〜約９９％の測定格子緩和を有し、約５０〜約８０％の測定格子緩和はさらに大いに好ましいものであることである。
【００６７】
上記の通り、表面酸化物層２２は、たとえば、図５または図１０に示されているＳｉＧｅオン・インシュレータ基板材料を提供するために本発明のこの時点で剥離することができる（キャップ層は緩和されたＳｉＧｅ層を形成する際に使用されたので、基板材料はこのキャップ層を含まないことに留意されたい）。
【００６８】
図１３〜１４は、それぞれ図５および図１０のＳｉＧｅ層の上にＳｉ層２４を形成した後で得られる構造を示している。Ｓｉ層２４は、当技術分野で周知の従来のエピタキシャル付着プロセスを使用して形成される。エピタキシャルＳｉ層２４の厚さは様々になる可能性があるが、概して、エピタキシャルＳｉ層２４は約１〜約１００ｎｍの厚さを有し、約１〜約３０ｎｍの厚さはさらに大いに好ましいものである。
【００６９】
いくつかの事例では、前述の処理ステップを使用して、緩和されたＳｉＧｅ層２０の上に追加のＳｉＧｅを形成することができ、その後、エピタキシャルＳｉ層２４を形成してもよい。層２０はエピタキシャルＳｉ層２４に比べて大きい平面内格子定数を有するので、エピタキシャルＳｉ層２４は引っ張りひずみを生じることになる。
【００７０】
上記の通り、本発明は、少なくとも本発明のＳｉＧｅオン・インシュレータ基板材料を含む、超格子構造ならびに格子不整合構造も企図するものである。超格子構造の場合、このような構造は、少なくとも本発明の実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料と、その基板材料の実質的に緩和されたＳｉＧｅ層の上に交互に形成されたＳｉの層およびＳｉＧｅの層とを含むことになるだろう。
【００７１】
格子不整合構造の場合、本発明のＳｉＧｅオン・インシュレータ基板材料の実質的に緩和されたＳｉＧｅ層の上にＧａＡｓ、ＧａＰ、またはその他の同様の化合物が形成されることになるだろう。
【００７２】
本発明の方法を使用する欠陥低減の一例は、図１６（従来技術）および図１７（本発明）に示されている。それぞれのケースの初期構造は、５５０ÅのＳｉ  ＳＩＭＯＸ  ＳＯＩウェハ上に成長させた６００Åの１７％偽形的（pseudomorphically）ひずみＳｉＧｅ合金であった。図１６は、２６％という最終Ｇｅ含有量になるよう１２００℃で熱によって混合および酸化されたサンプルの結果の平面ＴＥＭ顕微鏡写真を示している。この加熱は、′１３８号出願によるものであり、ＳｉＧｅ合金層の融点より約１００℃低かった。欠陥密度は約５Ｅ７ｃｍ-2のスレッディング欠陥であり、いくつかのミスフィット・セグメント（または積層欠陥）が明白であった。図１７は、約１９％のＧｅという最終Ｇｅ含有量になるよう１２９０℃で熱によって混合および酸化されたサンプルの結果の平面ＴＥＭ顕微鏡写真を示している（加熱の温度はＳｉＧｅ合金層の融点またはその付近であり、図１５を参照されたい）。後者の画像ではいかなる欠陥も明白ではなく、実際に、拡張ＴＥＭ分析では、１０6ｃｍ-2という範囲以下の欠陥密度を示唆する欠陥を一切示していない。
【００７３】
図１８は、′１３８号出願および本発明と一貫するように、１２００℃、１２５０℃、および１３２０℃での酸化により製作されたＳＧＯＩにおける測定ＳＦ欠陥密度対最終厚さを示している。すべてのデータは、５５０ÅのＳＯＩ基板上に成長させた６００Åで１７％のＳｉＧｅ初期層に関するものである。同図は、本発明を使用するＳＦ欠陥密度におけるほぼ２桁の低減を示している。また、最終的なＳＧＯＩの厚さを制御することによりＳＦ欠陥密度を制御する能力も同図によって示唆されている。
【００７４】
約２時間未満の期間の間、約１２３０〜約１３２０℃の温度内で酸化が維持されていた本発明の実施形態を使用して生成されたＳＧＯＩ基板は、上記のプロトコルに従わない従来技術のＳＧＯＩ基板に比べて、最小化されたクロスハッチングを有する。その上、この実施形態で生成されたＳＧＯＩ基板材料は、約１×１０5未満の積層欠陥あるいはマイクロツイン密度（microtwin density）またはその両方を有する実質的に緩和されたＳｉＧｅ層を有する。図１９および図２０は、それぞれ、約１２００℃の酸化温度で従来技術の熱混合プロセスを使用して形成されたＳＧＯＩ基板、および３０分間の間、約１２５０℃の温度で酸化が実行された本発明のプロセスを使用して形成されたＳＧＯＩ基板の１０×１０μｍの原子間力顕微鏡画像である。図１９に比べて、図２０ではクロスハッチングが最小化されていることに留意されたい。図２１は、４００Åで２５％のＳＧＯＩ層の形成中に１２５０℃での酸化時間が増加するにつれてピット深さがどのように増加するかを示している。約１．５時間以下の酸化時間では、ピットは元の（熱混合前）表面粗さとは区別ができず、３０分のデータ点はピット深さの上限を表すことに留意されたい。
【００７５】
その好ましい諸実施形態に関して本発明を詳細に示し説明してきたが、当業者であれば、本発明の範囲および精神を逸脱せずに形式および詳細の点で上記およびその他の変更が可能であることが分かるだろう。したがって、本発明は説明し例示した正確な形式および詳細に限定されず、特許請求の範囲内に含まれるものとする。
【図面の簡単な説明】
【００７６】
【図１】初期基板がパターンなし拡散バリア領域を含む、薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する際に本発明で使用される基本処理ステップを示す（断面図による）図表現である。
【図２】初期基板がパターンなし拡散バリア領域を含む、薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する際に本発明で使用される基本処理ステップを示す（断面図による）図表現である。
【図３】初期基板がパターンなし拡散バリア領域を含む、薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する際に本発明で使用される基本処理ステップを示す（断面図による）図表現である。
【図４】初期基板がパターンなし拡散バリア領域を含む、薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する際に本発明で使用される基本処理ステップを示す（断面図による）図表現である。
【図５】初期基板がパターンなし拡散バリア領域を含む、薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する際に本発明で使用される基本処理ステップを示す（断面図による）図表現である。
【図６】初期基板がパターン付き拡散バリア領域を含む、薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する際に本発明の代替一実施形態で使用される基本処理ステップを示す（断面図による）図表現である。
【図７】初期基板がパターン付き拡散バリア領域を含む、薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する際に本発明の代替一実施形態で使用される基本処理ステップを示す（断面図による）図表現である。
【図８】初期基板がパターン付き拡散バリア領域を含む、薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する際に本発明の代替一実施形態で使用される基本処理ステップを示す（断面図による）図表現である。
【図９】初期基板がパターン付き拡散バリア領域を含む、薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する際に本発明の代替一実施形態で使用される基本処理ステップを示す（断面図による）図表現である。
【図１０】初期基板がパターン付き拡散バリア領域を含む、薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を製作する際に本発明の代替一実施形態で使用される基本処理ステップを示す（断面図による）図表現である。
【図１１】パターンなし基板上に形成されたＧｅまたはＳｉＧｅ層の上にＳｉキャップ層が形成される、本発明の代替一実施形態を示す（断面図による）図表現である。
【図１２】パターン付き基板上に形成されたＧｅまたはＳｉＧｅ層の上にＳｉキャップ層が形成される、本発明の代替一実施形態を示す（断面図による）図表現である。
【図１３】図５の薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料上のひずみＳｉ層の形成を示す（断面図による）図表現である。
【図１４】図１０の薄く高品質で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料上のひずみＳｉ層の形成を示す（断面図による）図表現である。
【図１５】ＳｉＧｅ二元合金システムの融点対Ｇｅ含有量を示すグラフである。Ｓは固体を示し、Ｌは液体であり、２つの曲線の間の領域は固体と液体との間の遷移フェーズである。
【図１６】温度が２６％のＳｉＧｅ合金の融点より１００℃低かった加熱ステップを使用して調製された６００Åで１７％のＳｉＧｅオン・インシュレータ基板材料の平面ＴＥＭ顕微鏡写真である。
【図１７】本発明の処理ステップを使用して調製された、すなわち、温度が１９％のＳｉＧｅ合金の融点またはその付近である加熱ステップを使用して調製された６０ｎｍで１７％のＳｉＧｅオン・インシュレータ基板の平面ＴＥＭ顕微鏡写真である。
【図１８】種々の温度で加熱された様々なサンプルに関する測定ＭＦ／ＳＦ密度対ＳＧＯＩ厚さのグラフである。
【図１９】約１２００℃の酸化温度で従来技術の熱混合プロセスを使用して形成されたＳＧＯＩ基板の１０×１０μｍの原子間力顕微鏡画像であり、クロスハッチングが目に見えるものである。
【図２０】３０分間の間、約１２５０℃の酸化温度で本発明のプロセスを使用して形成されたＳＧＯＩ基板の１０×１０μｍの原子間力顕微鏡画像であり、クロスハッチングが最小化されているものである。
【図２１】４００Åで２５％（Ｇｅ含有量）のＳＧＯＩ層を形成するために使用される１２５０℃の酸化温度に関するディボット深さ（ＡＦＭによって測定したもの）対酸化時間の図である。初期膜構造および成長させた表面酸化物の厚さはいずれのケースでも同じである。酸化時間が短くなると、ピッチングが最小化される。
【図１Ａ】
2007502030.tif 000003
【図１Ｂ】
2007502030.tif 000004
【図１Ｃ】
2007502030.tif 000005
【図１Ｄ】
2007502030.tif 000006
【図１Ｅ】
2007502030.tif 000007
【図２Ａ】
2007502030.tif 000008
【図２Ｂ】
2007502030.tif 000009
【図２Ｃ】
2007502030.tif 000010
【図２Ｄ】
2007502030.tif 000011
【図２Ｅ】
2007502030.tif 000012
【図３Ａ】
2007502030.tif 000013
【図３Ｂ】
2007502030.tif 000014
【図４Ａ】
2007502030.tif 000015
【図４Ｂ】
2007502030.tif 000016
【図５】
2007502030.tif 000017
【図６】
2007502030.tif 000018
【図７】
2007502030.tif 000019
【図８】
2007502030.tif 000020
【図９】
2007502030.tif 000021
【図１０】
2007502030.tif 000022
【図１１】
2007502030.tif 000023
【手続補正書】
【提出日】平成17年4月29日(2005.4.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＳｉＧｅオン・インシュレータ基板材料を製作する方法において、
第１の単結晶Ｓｉ層の表面上に特定のＧｅ含有量を有するＧｅ含有層を形成するステップであって、前記第１の単結晶Ｓｉ層がＧｅ拡散に対する抵抗力のあるバリア層の上に存在するステップと、
前記Ｇｅ含有層の融点または前記融点より５０℃低いが前記Ｇｅ含有層の１２３０℃より高い温度まで酸化環境で前記複数の層を加熱し、前記バリア層の上に低欠陥で実質的に緩和された単結晶ＳｉＧｅ層を形成するステップであって、前記加熱ステップ中に表面酸化物が形成されるステップと、
を有する方法。
【請求項２】
前記第１の単結晶Ｓｉ層および前記バリア層がシリコン・オン・インシュレータ（ＳＯＩ）基板の構成要素である、請求項１に記載の方法。
【請求項３】
前記第１の単結晶Ｓｉ層および前記バリア層が非ＳＯＩ基板の構成要素である、請求項１に記載の方法。
【請求項４】
前記バリア層がパターン付きバリア層である、請求項１に記載の方法。
【請求項５】
前記バリア層がパターンなしバリア層である、請求項１に記載の方法。
【請求項６】
前記バリア層が結晶性あるいは非晶質酸化物または結晶性あるいは非晶質窒化物である、請求項１に記載の方法。
【請求項７】
前記バリア層が埋込み酸化物領域である、請求項１に記載の方法。
【請求項８】
前記Ｇｅ含有層がＳｉＧｅ合金または純Ｇｅである、請求項１に記載の方法。
【請求項９】
前記Ｇｅ含有層が、最高９９．９９原子百分率のＧｅを有するＳｉＧｅ合金である、請求項８に記載の方法。
【請求項１０】
前記ＳｉＧｅ層が１０〜３５原子百分率のＧｅを有する、請求項９に記載の方法。
【請求項１１】
前記Ｇｅ含有層が、低圧化学的気相付着、常圧化学的気相付着、超高真空化学的気相付着、分子線エピタキシ、およびプラズマCVDからなるグループから選択されたプロセスによって形成される、請求項１に記載の方法。
【請求項１２】
前記加熱ステップの前に前記Ｇｅ含有層の上にＳｉキャップ層を形成するステップをさらに有する、請求項１に記載の方法。
【請求項１３】
前記Ｓｉキャップ層が、エピタキシャルＳｉ、アモルファスＳｉ、単結晶あるいは多結晶質Ｓｉ、またはそれらの任意の組み合わせおよび多層を有する、請求項１２に記載の方法。
【請求項１４】
前記Ｓｉキャップ層がエピタキシャルＳｉを有する、請求項１３に記載の方法。
【請求項１５】
前記加熱ステップの前に注入ステップを実行するステップであって、前記注入ステップが前記第１の単結晶Ｓｉ層と前記バリア層との界面においてまたはその付近で緩和の促進を可能にする欠陥を形成することができるイオンを含むステップをさらに有する、請求項１に記載の方法。
【請求項１６】
前記加熱ステップの前に注入ステップを実行するステップであって、前記注入ステップが前記第１の単結晶Ｓｉ層と前記バリア層との界面においてまたはその付近で緩和の促進を可能にする欠陥を形成することができるイオンを含む、ステップをさらに有する、請求項１２に記載の方法。
【請求項１７】
前記イオンが、水素、重水素、ヘリウム、酸素、ネオン、またはそれらの混合物およびアイソトープを有する、請求項１５に記載の方法。
【請求項１８】
前記イオンが、水素、重水素、ヘリウム、酸素、ネオン、またはそれらの混合物およびアイソトープを有する、請求項１６に記載の方法。
【請求項１９】
（削除）
【請求項２０】
ウェット化学エッチング・プロセスを使用して前記表面酸化物層を除去するステップをさらに有する、請求項１に記載の方法。
【請求項２１】
前記形成ステップおよび前記加熱ステップが任意の回数、繰り返される、請求項１に記載の方法。
【請求項２２】
前記酸化環境が、少なくとも１種類の酸素含有ガスを有する、請求項１に記載の方法。
【請求項２３】
前記加熱ステップが１２３０〜１３５０℃の範囲内である、請求項１に記載の方法。
【請求項２４】
前記少なくとも１種類の酸素含有ガスがＯ2、ＮＯ、Ｎ2Ｏ、オゾン、空気、またはそれらの混合物を有する、請求項２２に記載の方法。
【請求項２５】
不活性ガスをさらに有し、前記不活性ガスが前記少なくとも１種類の酸素含有ガスを希釈するために使用される、請求項２２に記載の方法。
【請求項２６】
（削除）
【請求項２７】
前記実質的に緩和されたＳｉＧｅ層が２０００ｎｍ以下の厚さを有する、請求項１に記載の方法。
【請求項２８】
前記実質的に緩和されたＳｉＧｅ層が約１０7個／ｃｍ2以下の欠陥という欠陥密度を有する、請求項１に記載の方法。
【請求項２９】
前記実質的に緩和されたＳｉＧｅ層が１〜９９％の測定格子緩和を有する、請求項１に記載の方法。
【請求項３０】
前記実質的に緩和されたＳｉＧｅ層の上に追加のＳｉＧｅ層を成長させるステップをさらに有する、請求項１に記載の方法。
【請求項３１】
前記追加のＳｉＧｅ層の上にひずみＳｉ層を形成するステップをさらに有する、請求項３０に記載の方法。
【請求項３２】
前記実質的に緩和されたＳｉＧｅ層の上にひずみＳｉ層を形成するステップをさらに有する、請求項１に記載の方法。
【請求項３３】
前記加熱ステップが、２時間未満の期間の間、１２３０〜１３２０℃の温度で酸化が実行される酸化プロセスによって実行される、請求項１に記載の方法。
【請求項３４】
前記加熱ステップの前に注入ステップを実行するステップであって、前記注入ステップが前記第１の単結晶Ｓｉ層と前記バリア層との界面においてまたはその付近で緩和の促進を可能にする欠陥を形成することができるイオンを含むステップをさらに有する、請求項３３に記載の方法。
【請求項３５】
前記イオンが、水素、重水素、ヘリウム、酸素、フッ素、ネオン、またはそれらの混合物およびアイソトープを有する、請求項３４に記載の方法。
【請求項３６】
（削除）
【請求項３７】
（削除）
【請求項３８】
（削除）
【請求項３９】
Ｓｉ含有基板と、
前記Ｓｉ含有基板の上に存在するＧｅ拡散に対する抵抗力のある絶縁領域と、
前記絶縁領域の上に存在する実質的に緩和されたＳｉＧｅ層であって、２０００ｎｍ以下の厚さと、１０7個／ｃｍ2以下の欠陥密度と、１５Å  ＲＭＳ未満の測定表面粗さを有する表面とを有する実質的に緩和されたＳｉＧｅ層と、
を有する、基板材料。
【請求項４０】
前記絶縁領域がパターン付きである、請求項３９に記載の基板材料。
【請求項４１】
前記絶縁領域がパターンなしである、請求項３９に記載の基板材料。
【請求項４２】
前記絶縁領域が結晶性あるいは非晶質酸化物または結晶性あるいは非晶質窒化物を有する、請求項３９に記載の基板材料。
【請求項４３】
前記絶縁領域が埋込み酸化物領域である、請求項３９に記載の基板材料。
【請求項４４】
前記実質的に緩和されたＳｉＧｅ層が１〜９９％の測定格子緩和を有する、請求項３９に記載の基板材料。
【請求項４５】
（削除）
【請求項４６】
前記実質的に緩和されたＳｉＧｅ層が、１×１０5個／ｃｍ2未満の欠陥という積層欠陥あるいはマイクロツイン欠陥密度またはその両方を有する、請求項３９に記載の基板材料。
【請求項４７】
前記緩和されたＳｉＧｅ層が、３０Å未満の深さと３００ｎｍ未満の幅とを有する表面ピットを有する、請求項４５に記載の基板材料。
【請求項４８】
前記実質的に緩和されたＳｉＧｅ層上に位置するひずみＳｉ層をさらに有する、請求項３９に記載の基板材料。
【請求項４９】
（削除）
【請求項５０】
（削除）
【請求項５１】
（削除）
【請求項５２】
（削除）
【請求項５３】
（削除）
【請求項５４】
前記ひずみＳｉ層がエピタキシャルＳｉ層を有する、請求項４８に記載の基板材料。
【請求項５５】
前記ひずみＳｉ層の上に、緩和されたＳｉＧｅの層とひずみＳｉの層が交互に位置する、請求項４８に記載の基板材料。
【請求項５６】
前記ひずみＳｉ層が、ＧａＡｓおよびＧａＰからなるグループから選択された格子不整合化合物で置き換えられる、請求項４８に記載の基板材料。
【請求項５７】
（削除）
【請求項５８】
（削除）
【手続補正書】
【提出日】平成18年5月25日(2006.5.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＳｉＧｅオン・インシュレータ基板材料を製作する方法において、
第１の単結晶Ｓｉ層の表面上に特定のＧｅ含有量を有するＧｅ含有層を形成するステップであって、前記第１の単結晶Ｓｉ層がＧｅ拡散に対する抵抗力のあるバリア層の上に存在するステップと、
前記Ｇｅ含有層の融点または前記融点より５０℃低いが前記Ｇｅ含有層の１２３０℃より高い温度まで酸化環境で前記複数の層を加熱し、前記バリア層の上に低欠陥で実質的に緩和された単結晶ＳｉＧｅ層を形成するステップであって、前記加熱ステップ中に表面酸化物が形成されるステップと、
を有する方法。
【請求項２】
前記第１の単結晶Ｓｉ層および前記バリア層がシリコン・オン・インシュレータ（ＳＯＩ）基板の構成要素である、請求項１に記載の方法。
【請求項３】
前記バリア層がパターン付きバリア層である、請求項１に記載の方法。
【請求項４】
前記バリア層が結晶性あるいは非晶質酸化物または結晶性あるいは非晶質窒化物である、請求項１に記載の方法。
【請求項５】
前記バリア層が埋込み酸化物領域である、請求項１に記載の方法。
【請求項６】
前記Ｇｅ含有層がＳｉＧｅ合金または純Ｇｅである、請求項１に記載の方法。
【請求項７】
前記Ｇｅ含有層が、１０〜３５原子百分率のＧｅを有するＳｉＧｅ合金である、請求項６に記載の方法。
【請求項８】
前記Ｇｅ含有層が、低圧化学的気相付着、常圧化学的気相付着、超高真空化学的気相付着、分子線エピタキシ、およびプラズマCVDからなるグループから選択されたプロセスによって形成される、請求項１に記載の方法。
【請求項９】
前記加熱ステップの前に前記Ｇｅ含有層の上にＳｉキャップ層を形成するステップをさらに有する、請求項１に記載の方法。
【請求項１０】
前記Ｓｉキャップ層が、エピタキシャルＳｉ、アモルファスＳｉ、単結晶あるいは多結晶質Ｓｉ、またはそれらの任意の組み合わせおよび多層を有する、請求項９に記載の方法。
【請求項１１】
前記加熱ステップの前に注入ステップを実行するステップであって、前記注入ステップが前記第１の単結晶Ｓｉ層と前記バリア層との界面においてまたはその付近で緩和の促進を可能にする欠陥を形成することができるイオンを含むステップをさらに有する、請求項１に記載の方法。
【請求項１２】
前記イオンが、水素、重水素、ヘリウム、酸素、ネオン、またはそれらの混合物およびアイソトープを有する、請求項１１に記載の方法。
【請求項１３】
ウェット化学エッチング・プロセスを使用して前記表面酸化物層を除去するステップをさらに有する、請求項１に記載の方法。
【請求項１４】
前記加熱ステップが１２３０〜１３５０℃の範囲内である、請求項１に記載の方法。      
【請求項１５】
前記酸化環境がＯ2、ＮＯ、Ｎ2Ｏ、オゾン、空気、またはそれらの混合物を有する、請求項１に記載の方法。
【請求項１６】
不活性ガスをさらに有し、前記不活性ガスが前記の少なくとも１種類のガスを希釈するために使用される、請求項１５に記載の方法。
【請求項１７】
前記実質的に緩和されたＳｉＧｅ層が２０００ｎｍ以下の厚さを有する、請求項１に記載の方法。
【請求項１８】
前記実質的に緩和されたＳｉＧｅ層が約１０7個／ｃｍ2以下の欠陥という欠陥密度を有する、請求項１に記載の方法。
【請求項１９】
前記実質的に緩和されたＳｉＧｅ層が１〜９９％の測定格子緩和を有する、請求項１に記載の方法。
【請求項２０】
前記実質的に緩和されたＳｉＧｅ層の上に追加のＳｉＧｅ層を成長させるステップをさらに有する、請求項１に記載の方法。
【請求項２１】
前記追加のＳｉＧｅ層の上にひずみＳｉ層を形成するステップをさらに有する、請求項２０に記載の方法。
【請求項２２】
前記実質的に緩和されたＳｉＧｅ層の上にひずみＳｉ層を形成するステップをさらに有する、請求項１に記載の方法。
【請求項２３】
前記加熱ステップが、２時間未満の期間の間、１２３０〜１３２０℃の温度で酸化が実行される酸化プロセスによって実行される、請求項１に記載の方法。
【請求項２４】
前記加熱ステップの前に注入ステップを実行するステップであって、前記注入ステップが前記第１の単結晶Ｓｉ層と前記バリア層との界面においてまたはその付近で緩和の促進を可能にする欠陥を形成することができるイオンを含むステップをさらに有する、請求項２３に記載の方法。
【請求項２５】
前記イオンが、水素、重水素、ヘリウム、酸素、フッ素、ネオン、またはそれらの混合物およびアイソトープを有する、請求項２４に記載の方法。
【請求項２６】
Ｓｉ含有基板と、
前記Ｓｉ含有基板の上に存在するＧｅ拡散に対する抵抗力のある絶縁領域と、
前記絶縁領域の上に存在する実質的に緩和されたＳｉＧｅ層であって、２０００ｎｍ以下の厚さと、１０7個／ｃｍ2以下の欠陥密度と、１５Å  ＲＭＳ未満の測定表面粗さを有する表面とを有する実質的に緩和されたＳｉＧｅ層と、
を有する、基板材料。
【請求項２７】
前記絶縁領域が結晶性あるいは非晶質酸化物または結晶性あるいは非晶質窒化物を有する、請求項２６に記載の基板材料。
【請求項２８】
前記絶縁領域が埋込み酸化物領域である、請求項２６に記載の基板材料。
【請求項２９】
前記実質的に緩和されたＳｉＧｅ層が１〜９９％の測定格子緩和を有する、請求項２６に記載の基板材料。
【請求項３０】
前記実質的に緩和されたＳｉＧｅ層が、１×１０5個／ｃｍ2未満の欠陥という積層欠陥あるいはマイクロツイン欠陥密度またはその両方を有する、請求項２６に記載の基板材料。
【請求項３１】
前記緩和されたＳｉＧｅ層が、３０Å未満の深さと３００ｎｍ未満の幅とを有する表面ピットを有する、請求項２６に記載の基板材料。
【請求項３２】
前記実質的に緩和されたＳｉＧｅ層上に位置するひずみＳｉ層をさらに有する、請求項２６に記載の基板材料。
【請求項３３】
前記ひずみＳｉ層がエピタキシャルＳｉ層を有する、請求項３２に記載の基板材料。
【請求項３４】
前記ひずみＳｉ層の上に、緩和されたＳｉＧｅの層とひずみＳｉの層が交互に位置する、請求項３２に記載の基板材料。
【請求項３５】
前記ひずみＳｉ層が、ＧａＡｓおよびＧａＰからなるグループから選択された格子不整合化合物で置き換えられる、請求項３２に記載の基板材料。
【国際調査報告】
2007502030.tif 000024
2007502030.tif 000025
2007502030.tif 000026
2007502030.tif 000027
2007502030.tif 000028
2007502030.tif 000029