(57)【要約】  最小限の専有面積を有する高速復号化は、それぞれがトレリス毎の符号対を処理する、並列の別個のビタビ復号器により達成される。ベースバンドチップのための２つの復号器の実施例は、超広帯域通信に利用できる。
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【特許請求の範囲】
【請求項１】
ビタビ復号装置であって：
複数の並列のビタビ復号器の間で畳み込み符号器の出力符号対を割り付け、及び前記複数の復号器の出力を統合し、復号ビットストリームを形成する、少なくとも１つの装置；及び
前記複数の復号器、を有し、各復号器は、２つの構成要素のトレリス段から形成されるトレリス段を有し、従って前記段において更新されている如何なるパスメトリックも前記段において１回以上更新されないよう構成される、ビタビ復号装置。
【請求項２】
対である符号の一方は、前記符号器のクロック周期で生成され、対である符号の他方は、前記符号器が連続して従うクロック周期で生成される、請求項１記載の装置。
【請求項３】
複数の復号器の１つは、前記更新されたパスメトリックが、単一の前記対の両方の符号を用いて計算されたブランチメトリックだけ、前記段において更新されるよう構成される、請求項１記載の装置。
【請求項４】
前記構成要素のトレリス段は、連続であり同一である、請求項１記載の装置。
【請求項５】
各構成要素のトレリス段は、畳み込み符号器を決定する、請求項１記載の装置。
【請求項６】
合計２つの復号器で構成される、請求項１記載の装置。
【請求項７】
前記符号器は、前記出力符号のそれぞれに対し単一のビットを入力する、請求項６記載の装置。
【請求項８】
前記対は、ブロックの間で分割され、及び割り付けは、前記ブロックを個々の復号器に割り付け、各ブロックは、始めと終わりを有し、あるブロックの終わりは、次のブロックの始めと内容面で重複し、２つのブロックの対応する重複領域を形成し、前記領域は、前記対の少なくとも１つを共通に有する、請求項１記載の装置。
【請求項９】
前記対は、重複しないブロックの間で分割され、前記割り付けは、前記ブロックを個々の復号器に割り付ける、請求項１記載の装置。
【請求項１０】
ビタビ復号方法であって：
複数の並列のビタビ復号器の間で畳み込み符号器の出力符号対を割り付ける段階；
２つの構成要素のトレリス段から形成されるトレリス段を有する前記複数の復号器を動作させ、従って前記段において更新されている如何なるパスメトリックも前記段において１回以上更新されないようにする段階；及び
前記複数の復号器の出力を統合し復号ビットストリームを形成する段階；
を有する、ビタビ復号方法。
【請求項１１】
対である符号の一方は、前記符号器のクロック周期で生成され、対である符号の他方は、前記符号器が連続して従うクロック周期で生成される、請求項１０記載の方法。
【請求項１２】
前記動作する段階は、前記対の１つの対の両方の出力符号から引き出された単一の個々のブランチメトリックからの前記パスメトリックを更新する段階を更に有する、請求項１０記載の方法。
【請求項１３】
前記構成要素のトレリス段は、連続であり同一である、請求項１０記載の方法。
【請求項１４】
各構成要素のトレリス段は、畳み込み符号器を決定する、請求項１０記載の方法。
【請求項１５】
前記複数の復号器は、全体で２つの復号器を有する、請求項１０記載の方法。
【請求項１６】
前記符号器は、前記出力符号のそれぞれに対し単一のビットを入力する、請求項１５記載の方法。
【請求項１７】
システムを試験する方法であって、請求項１０の方法を用いる請求項１０の複数の復号器を有し、前記システムの構成要素は、前記複数の復号器の復号器より高帯域において動作可能であり、
前記システムを提供する段階；及び
前記システムを前記ビタビ復号方法を用いて動作させる段階、を更に有し、
前記高帯域は、前記複数の復号器を同時に実行することにより達成される、
システムの試験方法。
【請求項１８】
前記構成要素は、前記複数のビタビ復号器の上流に配置される、請求項１７記載の方法。
【請求項１９】
前記割り付ける段階は、ブロックの間で分割する段階を有し、及び前記割り付ける段階は、前記ブロックを個々の復号器に割り付け、各ブロックは、始めと終わりを有し、あるブロックの終わりは、次のブロックの始めと内容面で重複し、２つのブロックの対応する重複領域を形成し、前記領域は、前記対の少なくとも１つを共通に有する、請求項１０記載の方法。
【請求項２０】
前記割り付ける段階は、前記対を重複しないブロックの間で分割する段階を有し、前記割り付ける段階は、前記ブロックを個々の復号器に割り付ける、請求項１０記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、畳み込み復号化に関連し、より詳細には、並列のビタビ復号器に関する。
【背景技術】
【０００２】
ビタビアルゴリズムは、通信、又は記憶に関連するシステムのような異なる信号処理システムで、雑音の多い通信路を介して送信されたデータを復号するため及びビット誤りを訂正するために、広く利用されている。
【０００３】
このアルゴリズムは、送信機から到来するビットの非ランダム特性を利用する。送信機における畳み込み符号器の構成は、不可能な出力符号を実施しているいくつかの仮想ビットシーケンスを作成する。受信符号と実行可能なビットシーケンスの間の距離が測定され、そしてこれら測定値は、符号化された符号又は復号化されるべき「出力符号」を受信する毎に累和される。最近接シーケンスは、次の繰り返しのためにその都度保持される。所定の数の繰り返しの後、決定された最近接シーケンスは正しいという充分な信頼が確立される。
【０００４】
図１は、符号化された符号の送信機の簡単な畳み込み符号器１００を示す。符号化率は１／２であるので、１つの入力ビット１０４毎に、２つの出力ビット、つまり最上位ビット（ＭＳＢ）１０８及び最下位ビット（ＬＳＢ）１１２が引き出される。符号器１００は、２つのＤフリップフロップ１１６、１２０を有する。２つのＤフリップフロップ１１６、１２０は、互いにクロックを供給し、それぞれの対応する入力にバッファされた２進値をそれぞれのパルスで出力する。３個の排他的論理和（ＸＯＲ）ゲート１２４、１２８、１３２は、２進数の加算を実行し、入力１０４及びバッファされた２つのＤフリップフロップ１１６、１２０の入力値に基づき、各クロックパルスで２つの出力値１０８、１１２を供給する。
【０００５】
図２は、図１の符号器１００の状態及び状態間の可能な遷移を示す状態図２００である。また、状態図２００は、符号器１００を決定する。状態２０４乃至２１６は、ＬＳＢが左側のフリップフロップ１１６に存在するようラベル付けされる。ブランチラベルの書式は、１ビットの入力値１０４、及び２ビットの出力１０８、１１２をピリオドで区切り示す。太線のブランチは、図４と関連して以下に説明される。
【０００６】
図３は、状態図２００に対応し及び等価なトレリス段３００のトレリス図である。段３００の表現は、状態の左列３０４、状態の右列３０８及び状態図２００のブランチを有する。ブランチラベルは、ブランチ自体の上ではなく、状態の左又は右に表される。上側の注記は、その状態から生じる最も上の（又は「０」）ブランチと関連する。一方、下側の注記は、最も下の（又は「１」）ブランチと関連する。
【０００７】
図４は、ビタビアルゴリズムの実行を説明する３段のトレリス図４００である。説明を簡単にするため、初期のアクティブ状態は００のみであり、円４０４内のゼロはゼロのパスメトリックを表すとする。パスメトリックは、受信符号及び符号器１００の接続形態に従って現在の決定された対応する値の最近接シーケンスの間の距離の累和された測定値である。この例では、更に、３個の符号の受信シーケンスは１０１０１１であるとする。各段では、ハミング距離は、受信符号及び各ブランチと関連付けられた符号器の出力の間で計算される。ハミング距離は、各ビット間の絶対距離の和である。従って、例えば、最初の符号は「１０」であり、ブランチ４０８と関連付けられた出力は、図３から分かるように、「００」である。ハミング距離は、従って１であり、図４のブランチ４０８に現れる。この簡単な例の３番目の段により、複数のブランチは、結果として同一の段になる。例えば、ブランチ４１２、４１６は状態００になる。ビタビアルゴリズムは、対応するパスメトリック２及び３を、ブランチ４１２、４１６のブランチメトリック２及び０に加算し、それぞれ和４及び３を生成する。３は４より小さいので、３は、状態００の新たなパスメトリック、つまり段３における状態００のパスメトリックになる。数字３は、従って円４２０に現れる。主なブランチは、段３の太線で示され、生き残りパスに属する。この例の段３において、３個の状態は２と関係付けられるが、アルゴリズムは、１が所定の切り捨て長さまで一段毎に続くに従い、最低パスメトリックの明らかな生き残りに収束する傾向がある。この点において、生き残りパスはトレースバックされ、実際に送信された対応する入力ビットのシーケンスを識別できる。
【０００８】
この例では、１つの状態のみが初めにアクティブであるので、パス選択は、３番目の段まで必要とされない。しかしながら、全ての段がアクティブになると、パス選択は、各段において生じる。ここで利用されたメトリックは、ハミング距離であるが、ユークリッド距離のような他のメトリックも選択的に利用されて良い。更なる選択肢として、記憶が各状態の現在のパスのために維持されている場合、トレースバックは実行される必要がない。
【０００９】
ビタビアルゴリズムを用いるシステムのデータ転送レートは、次第に増加しているので、ビタビ復号化が、半導体チップを利用した高速処理のために実装されている。そして依然として処理速度の高速化が要求されている。
【００１０】
電力消費及び相補型金属酸化膜半導体（ＣＭＯＳ）技術のコストを含む理由により、ビタビ復号器の並列実装は、より多くのシリコン面積又は専有面積のトレードオフにも拘わらず、通常、クロック周期毎に１つのサンプル、例えばビットを処理するビットシリアル方式と比較して安価である。
【００１１】
来るＩＥＥＥ８０２．１５−０３又は「超広帯域無線」（ＵＷＢ）標準に対するある提案によると、ビタビ復号器は、４８０メガビット毎秒（Ｍｂｉｔ／秒）又はメガヘルツ（ＭＨｚ）を、単一のサンプル又はクロック毎の出力符号に基づき処理できる。しかしながら、単純な実装に必要な４８０ＭＨｚの１／４に近い、非常に低い周波数においてシステムを動作する事が望ましい。これは、ＵＷＢ標準が、将来更に高いデータレート（１ギガビット毎秒（Ｇｂｉｔ／秒））を目標としているので、特に好ましい。
【００１２】
特許文献１は、サファビ（Safavi）他、以後「サファビ（Safavi）」により、２００２年１１月１５日に出願された。特許文献１は、４個の別個のビタビ復号器を並列に実行し、全体の処理速度を上げるが、電力消費及び専有面積のコストも増加する。
【特許文献１】米国特許第２００３／０１２３５７９号明細書
【特許文献２】米国特許出願番号第６０９４４３号明細書
【非特許文献１】リン他（Lin  et  al）、アルゴリズムズ・アンド・アーキテクチャ・フォー・コンカレント・ビタビ・デコーディング（Algorithms  and  Architectures  for  Concurrent  Viterbi  Decoding）、アイ・イー・イー・イー（IEEE）、１９８９年
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、以上に説明された従来技術の欠点を解決する。本発明の目的は、専有面積を減少しながらも、ビタビ復号化を高速に実行することである。
【課題を解決するための手段】
【００１４】
本発明は、並列ビタビ復号器の間で、畳み込み符号器の出力符号対を割り付ける少なくとも１つの装置を有する。１つ以上の装置はまた、復号器の出力を統合し、復号ビットストリームを形成する。各復号器は、２つの構成要素のトレリス段から形成されるトレリス段に従い動作し、従ってその段で更新される如何なるパスメトリックもその段で１回以上更新されない。
【発明を実施するための最良の形態】
【００１５】
本願明細書に開示される本発明の詳細は、以下の図を用い説明される。
【００１６】
ビタビアルゴリズムの並列の可能性には、その反復的な特性により、いくつかの制限がある。ビタビアルゴリズムは、送信機から到来するビットの非ランダム特性を利用する。送信機における折り畳み符号器の構成は、不可能な出力符号を実施しているいくつかの仮想ビット列を作成する。受信記号と実行可能なビットシーケンスの間の距離が測定され、そしてこれら測定値は、次の繰り返しのためにその都度保持される最近接シーケンスと符号時間に亘り累和される。
【００１７】
従って、例えば実行速度は、符号時間ｘ＋１において累算された値を計算するため、符号時間ｘにおいて累算された値を知る必要があるので制限される。言い換えると、段ｉ＋１におけるパスメトリックは、段ｉにおけるパスメトリックが分かるまで計算できない。
【００１８】
距離測定及び最近接シーケンスの選択が、２つの符号に対し一度に、つまり符号が１つおきに受信される度に実行される場合、到来する符号ストリームが復号器において２倍の早さで到着する場合でさえ、到来する符号ストリームは処理され得る。再び図１を参照すると、符号器１００への１つの入力ビット１０４は、単一の符号１０８、１１２を生成する。同時に全部で２つの復号ビットを生成する符号の復号化は、４個の可能な値があるので、基数４の復号化として知られる。
【００１９】
しかしながら、各符号が、対応する単一の入力ビット１０４に基づき、畳み込み符号器１００において生成されるとすると、以上に説明された符号の統合は、例えば基数Ｎ＞４に単に倍より大きく拡張した場合、シリコン面積の観点から非常にコスト高になることが分かる。
【００２０】
粗粒度（coarse  grain）並列化、つまり全体の処理速度を増大する代替方法は、複数の個々の独立のビタビ復号器による処理のため、到来するビットストリームを複数の並列ブロックに分割する。この技術はまた、シリコン面積を有意に増大する。
【００２１】
本発明によると、両方の技術の規模の急増する不利益、符号統合及び粗粒度並列化は、両方の技術を組み合わせることにより緩和され、最小専有面積で目的とする全体処理速度を達成する。
【００２２】
図５は、説明のための非限定的な例として、本発明による、無線受信機のベースバンド装置で利用されるデジタルシグナルプロセッサー（ＤＳＰ）半導体チップ内に実施された並列ビタビ復号器を示す。受信機５００は、アンテナ５０３を有する無線周波数（ＲＦ）装置５０２、及び中間周波数（ＩＦ）装置５０４、ベースバンド装置５０６、ユーザーインターフェース、音声等のための入力／出力（Ｉ／Ｏ）装置５０８、制御部５１０、データ／制御バス５１２により接続される種々の装置を有する。
【００２３】
ベースバンド装置５０６内のＤＳＰ５１４は、専有面積を減少するが処理速度を維持する特許文献１の図３の実施例の適用を表す。ＤＳＰ５１４は、関連付けられた命令キャッシュ５１８及びメモリー制御部５２０を有する縮小命令セットコンピューター（ＲＩＳＣ）プロセッサー５１６、ＲＣ５２４の４行８列のアレイを有するＲＣアレイ５２２、コンテキストメモリー５２６、フレームバッファ５２８、及びメモリー制御部５３２に結合された直接メモリーアクセス（ＤＭＡ）５３０を有する。ＤＭＡ５３０は、ＳＣ発生器、インターリーバエンジン、及びＤＭＡ制御部５３４を有する。各ＲＣは、複数の機能単位（例えば、ＭＡＣ、算術論理演算装置、等）及び小さいレジスタファイルを有し、望ましくは、３２ビットコンテキストワードを通じて構成されるが、他のビット長も利用され得る。
【００２４】
フレームバッファ５２８は、ＲＣアレイ５２２の内部データキャッシュとして動作し、２ポートメモリーとして実施され得る。フレームバッファ５２８は、計算処理をデータ読み出し及び格納処理と重複させることにより、ＲＣアレイ５２２への透過メモリーアクセスを行う。フレームバッファ５２８は、Ｎ×１６バッファセルの８バンクとして構成され得る。ここでＮは所望の大きさである。フレームバッファ２１０は、従って、１行の８個のＲＣに、クロック周期毎に、２つの８ビットオペランド又は１つの１６ビットオペランドとしてデータを提供し得る。
【００２５】
コンテキストメモリー５２６は、命令キャッシュに似た、ＲＣアレイ５２２の構成コンテキストを格納するローカルメモリーである。コンテキストセットからのコンテキストワードは、行内の８個のＲＣ５２４全てにブロードキャストされる。行内の全てのＲＣ５２４は、コンテキストワードを共有し同一動作を実行するよう設定され得る。従って、ＲＣアレイ５２２は、単一命令多重データ方式（ＳＩＭＤ）で動作し得る。行毎に、チップにキャッシュされ得る２５６個のコンテキストワードが存在し得る。コンテキストメモリーは、２ポートインターフェースを有し、ＲＣアレイ５２２の命令の実行中に、新たなコンテキストをオフチップメモリー（例えば、フラッシュメモリー）から読み出し得る。
【００２６】
ＲＩＳＣプロセッサー５１６は、フェッチ、デコード、実行及び書き戻し部を有し、汎用動作を処理し、またＲＣアレイ５２２の動作を制御する。ＲＩＳＣプロセッサー５１６は、フレームバッファ５２８との全てのデータ送受信、及びＤＭＡ制御部５３４を通じたコンテキストメモリー５２６への構成読み出しを開始する。通常のＲＩＳＣ命令を実行しない場合、ＲＩＳＣプロセッサー５１６は、ＳＩＭＤコンテキストをＲＣ５２４へブロードキャストする又はフレームバッファ５２８及びＲＣアレイ５２２の間でデータを読み出す特別命令を発行することにより、周期毎にＲＣアレイ５２２内の動作の実行を制御する。これは、如何なる所与の時間においても、制御フローの１スレッドがシステムを通じて実行されるので、プログラミングを簡単にする。
【００２７】
ある実施例によると、ビタビアルゴリズムは、複数の下位プロセス又はステップに分割される。各下位プロセス又はステップは、ＲＣアレイ５２２の複数のＲＣ５２４により実行され、その出力は、他の同様の又はそのアレイ内の他のＲＣ５２４により利用される。
【００２８】
好適な実施例では、上２行はビタビ復号器を実施し、下２行は別個のビタビ復号器を設け、他の復号器のビタビ復号化と並列にビタビ復号化を実行する。処理セルのサファビ８×８アレイを４×８アレイに変換する時に汎用ビットを犠牲にすることにより、二重の符号復号化の処理／格納オーバーヘッドを考慮しても、電力消費及びアレイによる専有面積は、減少される。しかし、２つの並列復号器だけの場合、本発明によると、処理速度は、サファビの４個の並列復号器の場合と同程度のままである。
【００２９】
図６は、本発明による、出力符号の対を処理する、図１の符号器１００に基づく、トレリス段６００を示す。再び図３を参照すると、トレリス段６００は、２つの構成要素のトレリス段３００を有する。この構成要素のトレリス段３００は連続しているので、トレリス段６００は２つのクロックパルス、つまり２つの入力符号及び２つの出力符号を表す。従って、上から始まり下へと進むと、段６００の状態００からの４個のブランチのそれぞれは、状態００を表す円６０４の左の注記のそれぞれと対応する。一番下の注記６０８は、例えば、最初の出力符号が「１１」であり、２番目の出力符号が「１０」であり、及び両方の個々の入力ビット１０４は１であることを示す。従って、状態「００」から開始し、段３００の２つの繰り返しを辿り、状態「１１」になる。状態「１１」は、図６のトレリス段６００により示される状態と一致する。段６００の出発状態と行き先状態のそれぞれは、４個のブランチの注記を有する。この例では、符号器１００の構造により各状態から生じる又は各状態へ向かう４個のブランチがあるが、異なる符号器は、如何なる所与の状態から生じる又は如何なる所与の状態へ向かうより少数のブランチを有して良い。
【００３０】
図７は、本発明による単一段を形成するために縮小された、ビタビアルゴリズムの２つの構成段を表す単一段７００を示す。特に、段７００は、図４の最初の２段に対応する。この例ではハミングメトリックが利用されるので、図７のブランチメトリック７０２乃至７０８は、図４のブランチメトリックの対応する和と等しい。後者の等価性は、例えば、メトリックにユークリッド距離が利用された場合、保たれない。各段は、如何なるアクティブ状態からの単一のブランチメトリック７０２、７０４、７０６、７０８に対応し、更に、ブランチを受ける如何なる状態の単一のパスメトリックの更新と対応する。各段はまた、如何なるトレースバック手順の単一の繰り返しに対応する。従って、処理速度は、出力符号を対で処理することにより基本的に倍になる。サファビのＤＳＰへの対応する変更は、符号対に対するブランチメトリックの計算を適用すること、１ビットより２ビットをトレースバックの各状態に割り付けること、等を含む。
【００３１】
留意すべき点は、本発明が如何なるブランチメトリック又はトレースバックアーキテクチャに限定されないことである。更に、図５の実施例は２つの別個の並列のビタビ復号器を有し実施されているが、２つ以上の如何なる数のこのような符号器も本発明の範囲に包含される。従って、例えば、完全な８×８アレイが利用され、４個の基数４の復号器を実現し、及び従ってサファビ装置の約倍の処理速度を得て良い。
【００３２】
図８は、本発明による、到来する出力符号対のストリームを重複するブロックに分割することにより、出力符号の対をビタビ復号器に入力として割り付けるある方法を説明する。これらの技術は、出願中の同一出願人による特許文献２に詳細に説明される。特許文献２の開示は、参照されることにより、本願明細書に完全に組み込まれる。統合体系８０４は、次のブロックの開始部分と重複している各ビタビブロック８０６、８０８、８１０の終了部分を示す。出力符号の少なくとも１つの対は、両方の重複ブロックに共通であり、重複部分に存在する。統合体系８１２では、あるブロックと次のブロックの間の重複は、ブロックの半分を覆う。統合体系８１６は、３種類の重複部分内に少なくとも１対の符号を有する、ブロックの半分以上の重複を示す。
【００３３】
代案として、個々の並列ビタビ復号器のブロック内に到来するストリームを分割する時、ブロックは、重複しない方法で割り付けられて良い。例えば、ゼロ点移動法は、非特許文献１に開示されている。ゼロ点移動法では、図１の２つのフリップフロップ１１６、１２０に対応する、符号器内のシフトレジスタは、周期的にゼロを読み込み、各ブロックの終わりで基底状態へ戻る。リン（Lin）により論じられた代替の方法は、実際にシフトレジスタ内に格納された値を周期的に上書きする。
【００３４】
サファビは、単一ビタビ復号器と関連し、それぞれ入力ブロックに対する状態メトリック計算及びトレースバック計算のパイプライン処理、及び好適な代案として重複の必要を排除するスライディングウインドウ技術を論じている。これらどちらの方法も、同様に並列復号器に適用され得る。
【００３５】
本発明は、サファビの実施例のようなアレイプロセッサを利用した実施に限定されない。代わりに、また図９に示されるように、デマルチプレクサ（ｄｅｍｕｘ）装置９０４は、例えば、複数のビタビ復号器９０６にブロックを割り付けるために利用され得る。出力は、別個のマルチプレクサ装置９０８により統合され、復号ビットストリームを形成する。ここで、各ビタビ装置９０６は、例えば、他の装置９０６と独立に、個々のビタビ復号化を実行して良い。
【００３６】
また、本発明は、ビタビ復号器に加え、単一の復号器より高帯域を処理可能な要素を有するシステムを試験又は試作する装置及び方法を提供する。ビタビ復号器の統合された性能により、試験又は試作が可能になる。図５のＲＦ装置５０２は、例えば、装置の帯域性能が１つの復号器の性能を超過しても、復号器の統合帯域が充分である限り、受信機５００内で試験され得る。
【００３７】
本発明の復号化装置はまた、ＳＦＦＯ、ＤＶＤ、ＤＶＤ＋ＲＷ、ブルーレイディスクのような光学ディスクシステム、ミニディスク、ハード記憶システム、及びデジタルテープ記憶システムのような光磁気システムで、商用及び消費者用の両者で利用される。
【００３８】
本発明の好適な実施例と考えられるものが示され説明されたが、勿論、形状及び詳細の種々の変形及び変更が、本発明の精神から逸脱することなく直ちになされることが理解されるだろう。従って、本発明は、説明され図示された形式に限定されず、請求の範囲に属する全ての変形例を包含すると見なされるべきである。
【図面の簡単な説明】
【００３９】
【図１】符号化された符号の送信機の簡単な畳み込み符号器を示す回路図である。
【図２】図１の符号器の状態図である。
【図３】図２の状態図及び図１の符号器を表すトレリス段のトレリス図である。
【図４】ビタビアルゴリズムの実行を説明する３段のトレリス図である。
【図５】本発明の実施例のブロック図である。
【図６】本発明による、出力符号の対を処理する、図１の符号器に基づく、トレリス段の図である。
【図７】本発明による、２つの構成要素の段を表す単一のビタビ段を示すトレリス図である。
【図８】本発明による、到来する出力符号対のストリームを重複するブロックに分割することにより、出力符号の対を各ビタビ復号器に入力として割り付けるある方法を説明するフォーマット図である。
【図９】本発明の別の実施例である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
2007532076.tif 000012
2007532076.tif 000013
2007532076.tif 000014