(57)【要約】  トレンチ・ゲート・トランジスタ（１）は、半導体基体（１０）の上部表面（１０ａ）から、各セル・アレイ・トレンチ（２０）の上部各隅の上に延びる一体的な第１の二酸化シリコン層（３１）を有し、一体的な第１層は又、厚いゲート電極（４１）用の薄いゲート誘電体絶縁層（３１Ａ）をもたらし、一体的な第１層は又、薄いフィールド・プレート（４２）用の厚いトレンチ側壁絶縁層（３１Ｂ、３２、３３）を構成する材料積層体の第１の部分（３１Ｂ）をもたらし、窒化シリコン層（３２）は、積層体の第２の部分をもたらし、第２の二酸化シリコン層（３３）は、積層体の第３の部分をもたらす。トレンチ（２０）の上部各隅の上の第１の二酸化シリコン層（３１）の完全性は、ゲート（４１）−ソース（２４）短絡を避けるのに役立つ。製造方法（図２Ａ〜２Ｆ）において、トレンチ（２０）をエッチングするのに用いられるハードマスク（２１）は二酸化シリコン層（３１）を設ける前に除去され、次いで層（３１）はトレンチ（２０）の上部における、酸化物層（３３）及び窒化物層（３２）の連続した選択的エッチングによって保護される。ゲート電極（４１）が設けられた後、上部表面（１０ａ）上の酸化物層（３１）を通して、チャネル収容領域（２３）とソース領域（２４）の各層を形成することができる。
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【特許請求の範囲】
【請求項１】
複数のトランジスタ・セル（ＴＣ）のアレイを有するシリコン半導体基体を備え、前記複数のセルは前記アレイ内で絶縁材料によって内張りされた複数のアレイ・トレンチのパターンによって境界を画され、前記アレイ・トレンチは前記半導体基体の上部表面からチャネル収容基体領域を通って下にあるドレイン・ドリフト領域中へ延び、各アレイ・トレンチ内の前記絶縁材料は前記チャネル収容基体領域に隣接するトレンチ側壁上に薄いゲート誘電体絶縁層、及び前記ドレイン・ドリフト領域に隣接するトレンチ側壁上に厚い絶縁層をもたらし、各アレイ・トレンチ内の導電材料は前記薄いトレンチ側壁絶縁層上にゲート電極、及び前記厚いトレンチ側壁絶縁層上にフィールド・プレートをもたらす、セル型トレンチ・ゲート・トランジスタであって、一体的な第１の二酸化シリコン層が前記半導体基体の前記上部表面から各アレイ・トレンチの上部各隅の上へ延び、前記一体的な第１層は又、前記薄いゲート誘電体絶縁層をもたらし、前記一体的な第１層は又、前記厚いトレンチ側壁絶縁層を構成する材料積層体の第１の部分をもたらし、窒化シリコン層が積層体の第２の部分をもたらし、第２の二酸化シリコン層が前記積層体の第３の部分をもたらすトランジスタ。
【請求項２】
前記トランジスタのエッジ終端が前記複数のトランジスタ・セル（ＴＣ）のアレイの周りに周囲トレンチを含み、前記アレイ・トレンチ内の前記厚いトレンチ側壁絶縁層を構成する前記材料積層体が前記周囲トレンチの上部隅の周り及び前記半導体基体の前記上部表面上に延び、前記周囲トレンチ内の前記積層体上の導電材料が前記周囲トレンチの前記上部隅の周りに延びて前記トランジスタのエッジ・フィールド・プレートとなる、請求項１に記載のトランジスタ。
【請求項３】
複数のトランジスタ・セル（ＴＣ）のアレイを有するシリコン半導体基体を備え、前記複数のセルは前記アレイ内で絶縁材料によって内張りされた複数のアレイ・トレンチのパターンによって境界を画され、前記アレイ・トレンチは前記半導体基体の上部表面からチャネル収容基体領域を通って下にあるドレイン・ドリフト領域中へ延び、各アレイ・トレンチ内の前記絶縁材料は前記チャネル収容基体領域に隣接するトレンチ側壁上に薄いゲート誘電体絶縁層、及び前記ドレイン・ドリフト領域に隣接するトレンチ側壁上に厚い絶縁層をもたらし、各アレイ・トレンチ内の導電材料は前記薄いトレンチ側壁絶縁層上にゲート電極、及び前記厚いトレンチ側壁絶縁層上にフィールド・プレートをもたらす、セル型トレンチ・ゲート・トランジスタを製造する方法であって、
（ａ）前記半導体基体の前記上部表面上にハードマスクを設け、次いで前記ハードマスクを用いてエッチングによって前記複数のアレイ・トレンチを形成し、次いで前記ハードマスクを除去するステップと、
（ｂ）前記半導体基体の前記上部表面上、前記複数アレイ・トレンチの前記上部各隅の上、各アレイ・トレンチの前記複数の側壁及び前記底部の上に延びる一体的な第１の二酸化シリコン層を設けるステップであって、前記第１の二酸化シリコン層は前記製造されたトランジスタ内に前記薄いゲート誘電体絶縁層をもたらすステップと、
（ｃ）前記第１の二酸化シリコン層の上に窒化シリコン層を設け、次いで前記窒化シリコン層の上に第２の二酸化シリコン層を設けるステップと、
（ｄ）前記薄いフィールド・プレートを形成するために、各アレイ・トレンチ内に導電材料を設けるステップと、
（ｅ）前記第２の二酸化シリコン層、次いで前記薄いフィールド・プレートの上の前記窒化シリコン層を選択的にエッチングし、前記厚いトレンチ側壁絶縁層が、前記第１の二酸化シリコン層、前記窒化シリコン層、及び前記第２の二酸化シリコン層からなる積層体を有するようになるステップと、
（ｆ）前記厚いゲート電極を形成するために、各アレイ・トレンチ内に導電材料を設けるステップとを含む方法。
【請求項４】
ステップ（ａ）で用いられる前記ハードマスクが単一の二酸化シリコン層である、請求項３に記載の方法。
【請求項５】
（ｇ）前記半導体基体の前記上部表面上の前記第１の二酸化シリコン層を通して、前記複数のトランジスタ・セル用の前記チャネル収容基体領域、及び前記複数のソース領域のための複数の層を形成するステップ
をさらに含む、請求項３又は４に記載の方法。
【請求項６】
前記トランジスタ用のエッジ終端を形成するためのステップが、
（ｈ）ステップ（ａ）中に、同じハードマスクを用いて、前記複数のトランジスタ・セル（ＴＣ）のアレイの周りに周囲トレンチを形成するステップと、
（ｉ）ステップ（ｂ）及び（ｃ）中に、前記周囲トレンチの上部隅の周り、及び前記半導体基体縁部の前記上部表面上に、前記第１の二酸化シリコン層、前記窒化シリコン層、及び前記第２の二酸化シリコン層を設けるステップと、
（ｊ）ステップ（ｄ）によって前記周囲トレンチ内に導電材料を設けるステップと、
（ｋ）ステップ（ｅ）の前記選択的エッチング中に、前記周囲トレンチの上部隅の周り、及び前記半導体基体縁部の前記上部表面上に、前記第１の二酸化シリコン層、前記窒化シリコン層、及び前記第２の二酸化シリコン層からなる積層体が残ることができるようにするステップと、
（ｌ）ステップ（ｆ）中に前記アレイ・トレンチ内に前記厚いゲート電極を形成するのと同時に、前記トランジスタ用のエッジ・フィールド・プレートをもたらすために、前記周囲トレンチの前記上部隅の周りの前記積層体上に、導電材料を設けるステップ
を含む、請求項３、４または５のいずれか一項に記載の方法。
【請求項７】
前記ドレイン・ドリフト領域が、前記チャネル収容基体領域付近より、前記アレイ・トレンチの前記底部付近のほうで高濃度でドーピングされる、請求項１又は２に記載のトランジスタ、又は請求項３から６のいずれか一項に記載の方法によって製造されるトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ・ゲート・トランジスタ及びその製造に関する。
【背景技術】
【０００２】
本発明は特に、トランジスタ・セルのアレイを有し、このセルはアレイ内の絶縁材料で内張りされたトレンチのパターンによって境界を画され、アレイ・トレンチは半導体基体の上部表面から、チャネル収容基体領域を通って、下にあるドレイン・ドリフト領域中に延び、各アレイ・トレンチ内の絶縁材料は、チャネル収容基体領域に隣接するトレンチ側壁上に薄いゲート誘電体絶縁層、及びドレイン・ドリフト領域に隣接するトレンチ側壁上に厚い絶縁層をもたらし、各アレイ・トレンチ内の導電材料は、薄いトレンチ側壁絶縁層上にゲート電極、及び厚いトレンチ側壁絶縁層上にフィールド・プレートをもたらす、シリコン半導体基体を備えるセル型トレンチ・ゲート・トランジスタに関する。
【０００３】
上記のように定義されたトランジスタでは、厚いトレンチ側壁絶縁層上のフィールド・プレートは、ドレイン・ドリフト領域の電界特性を再構成し、その結果、電界特性がより均一になり、ほぼ直線的な電位特性が得られるようになる。このようにして、ドレイン・ドリフト領域の厚さ及びドーピング・レベルは同じであるがアレイ・トレンチ内にフィールド・プレートをもたない従来型のトレンチ・ゲート・トランジスタに比べて、ＲＥＳＵＲＦ効果によってトランジスタのソース・ドレイン逆降伏電圧が大幅に高められる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のように定義されたトランジスタは、米国特許第５，６３７，８９８号により知られている。この米国特許中に開示されたトランジスタの構造では、薄いトレンチ側壁絶縁層と厚いトレンチ側壁絶縁層はどちらも二酸化シリコンである。各アレイ・トレンチ内のゲート電極導電材料はポリシリコンであり、このポリシリコンは酸化されて半導体基体の上部表面のソース領域と同じ高さの上部絶縁層となり、ソース金属は各アレイ・トレンチの上部表面上の上部隅の上にこの上部表面と同じ高さで延びる。この米国特許中で開示されたトランジスタの製造方法では、まずエピタキシャル・ドレイン・ドリフト領域内に、チャネル収容基体領域及びソース領域を設けるための領域が形成され、次いで酸化物−窒化物ハードマスクを用いてアレイ・トレンチがエッチングされ、次いで依然として存在するハードマスクを用いて厚いトレンチ側壁絶縁層及び薄いフィールド・プレートが形成され、次いで依然として存在するハードマスクを用いて薄いトレンチ側壁絶縁層及び厚いゲート電極、次いでゲート電極の上に上部絶縁層が形成され、次いでハードマスクが除去される。このプロセスの際に、酸化物−窒化物ハードマスクの酸化物が望ましくないエッチングを受ける場合があり、それにより、中でもトレンチの上部各隅付近の薄いトレンチ側壁絶縁層が侵食され得る。
【課題を解決するための手段】
【０００５】
本発明の第１の態様によれば、複数のトランジスタ・セル（ＴＣ）のアレイを有するシリコン半導体基体を備え、前記複数のセルは前記アレイ内で絶縁材料によって内張りされた複数のアレイ・トレンチのパターンによって境界を画され、前記アレイ・トレンチは前記半導体基体の上部表面からチャネル収容基体領域を通って下にあるドレイン・ドリフト領域中へ延び、各アレイ・トレンチ内の前記絶縁材料は前記チャネル収容基体領域に隣接するトレンチ側壁上に薄いゲート誘電体絶縁層、及び前記ドレイン・ドリフト領域に隣接するトレンチ側壁上に厚い絶縁層をもたらし、各アレイ・トレンチ内の導電材料は前記薄いトレンチ側壁絶縁層上にゲート電極、及び前記厚いトレンチ側壁絶縁層上にフィールド・プレートをもたらす、セル型トレンチ・ゲート・トランジスタであって、一体的な第１の二酸化シリコン層が前記半導体基体の前記上部表面から各アレイ・トレンチの上部各隅の上へ延び、前記一体的な第１層は又、前記薄いゲート誘電体絶縁層をもたらし、前記一体的な第１層は又、前記厚いトレンチ側壁絶縁層を構成する材料積層体の第１の部分をもたらし、窒化シリコン層が積層体の第２の部分をもたらし、第２の二酸化シリコン層が前記積層体の第３の部分をもたらすトランジスタが提供される。
【０００６】
本発明により上記に定義されたトランジスタの利点は、前記トレンチの上部各隅の上に延びる前記第１の二酸化シリコン層の完全性がトランジスタの動作時におけるゲート・ソース短絡を避けるのに役立つことである。
【０００７】
本発明によるトランジスタ構造は、有利に、簡単なエッジ終端を有することができる。即ち、前記トランジスタのエッジ終端が前記複数のトランジスタ・セル（ＴＣ）のアレイの周りに周囲トレンチを含んでもよく、前記アレイ・トレンチ内の前記厚いトレンチ側壁絶縁層を構成する前記材料積層体が前記周囲トレンチの上部隅の周り及び前記半導体基体の前記上部表面上に延び、前記周囲トレンチ内の前記積層体上の導電材料が前記周囲トレンチの前記上部隅の周りに延びて前記トランジスタのエッジ・フィールド・プレートとなる。
【０００８】
本発明の第２の態様によれば、複数のトランジスタ・セル（ＴＣ）のアレイを有するシリコン半導体基体を備え、前記複数のセルは前記アレイ内で絶縁材料によって内張りされた複数のアレイ・トレンチのパターンによって境界を画され、前記アレイ・トレンチは前記半導体基体の上部表面からチャネル収容基体領域を通って下にあるドレイン・ドリフト領域中へ延び、各アレイ・トレンチ内の前記絶縁材料は前記チャネル収容基体領域に隣接するトレンチ側壁上に薄いゲート誘電体絶縁層、及び前記ドレイン・ドリフト領域に隣接するトレンチ側壁上に厚い絶縁層をもたらし、各アレイ・トレンチ内の導電材料は前記薄いトレンチ側壁絶縁層上にゲート電極、及び前記厚いトレンチ側壁絶縁層上にフィールド・プレートをもたらす、セル型トレンチ・ゲート・トランジスタを製造する方法であって、（ａ）前記半導体基体の前記上部表面上にハードマスクを設け、次いで前記ハードマスクを用いてエッチングによって前記複数のアレイ・トレンチを形成し、次いで前記ハードマスクを除去するステップと、（ｂ）前記半導体基体の前記上部表面上、前記複数アレイ・トレンチの前記上部各隅の上、各アレイ・トレンチの前記複数の側壁及び前記底部の上に延びる一体的な第１の二酸化シリコン層を設けるステップであって、前記第１の二酸化シリコン層は前記製造されたトランジスタ内に前記薄いゲート誘電体絶縁層をもたらすステップと、（ｃ）前記第１の二酸化シリコン層の上に窒化シリコン層を設け、次いで前記窒化シリコン層の上に第２の二酸化シリコン層を設けるステップと、（ｄ）前記薄いフィールド・プレートを形成するために、各アレイ・トレンチ内に導電材料を設けるステップと、（ｅ）前記第２の二酸化シリコン層、次いで前記薄いフィールド・プレートの上の前記窒化シリコン層を選択的にエッチングし、前記厚いトレンチ側壁絶縁層が、前記第１の二酸化シリコン層、前記窒化シリコン層、及び前記第２の二酸化シリコン層からなる積層体を有するようになるステップと、（ｆ）前記厚いゲート電極を形成するために、各アレイ・トレンチ内に導電材料を設けるステップとを含む方法が提供される。
【０００９】
ステップ（ｂ）で第１の二酸化シリコン層を設ける前にステップ（ａ）でのハードマスクを除去することと、次いでステップ（ｃ）で窒化シリコン層を設けることを含む、本発明による上記で定義される方法は以下を含めた利点を有する。製造されたトランジスタのアレイ・トレンチの上部各隅の上の第１の二酸化シリコン層のトポグラフィは、ハードマスク除去後に直ちに確立され、その後は保たれる。窒化シリコン層は、ステップ（ｄ）及び（ｅ）における第１の二酸化シリコン層の完全性を保護する。特に、この層の完全性は、製造されたトランジスタにおいてこの層が薄いゲート誘電体絶縁層となる部分、及びこの層がトレンチの上部各隅の上に延びる部分で保護され、製造されたトランジスタ内の動作時のゲート・ソース短絡を避けるのに役立つ。
【００１０】
上述の方法で用いられるハードマスクは、ステップ（ａ）でトレンチをエッチングするために使用した後、直ちに除去されるので、このハードマスクは例えば窒化物−酸化物の複数層積層体である必要はなく、有利に、単一の二酸化シリコン層とすることができる。
【００１１】
本発明の方法は（ｇ）前記半導体基体の前記上部表面上の前記第１の二酸化シリコン層を通して、前記複数のトランジスタ・セル用の前記チャネル収容基体領域、及び前記複数のソース領域のための複数の層を形成するステップをさらに含んでもよい。
【００１２】
本発明の方法におけるアレイ・トレンチ・ゲート構造を得るために用いられるのと同じステップは又、トランジスタのエッジ終端を得るために有利に用いることができる。即ち、トランジスタのエッジ終端を形成するためのステップは、（ｈ）ステップ（ａ）中に、同じハードマスクを用いて、前記複数のトランジスタ・セル（ＴＣ）のアレイの周りに周囲トレンチを形成するステップと、（ｉ）ステップ（ｂ）及び（ｃ）中に、前記周囲トレンチの上部隅の周り、及び前記半導体基体縁部の前記上部表面上に、前記第１の二酸化シリコン層、前記窒化シリコン層、及び前記第２の二酸化シリコン層を設けるステップと、（ｊ）ステップ（ｄ）によって前記周囲トレンチ内に導電材料を設けるステップと、（ｋ）ステップ（ｅ）の前記選択的エッチング中に、前記周囲トレンチの上部隅の周り、及び前記半導体基体縁部の前記上部表面上に、前記第１の二酸化シリコン層、前記窒化シリコン層、及び前記第２の二酸化シリコン層からなる積層体が残ることができるようにするステップと、（ｌ）ステップ（ｆ）中に前記アレイ・トレンチ内に前記厚いゲート電極を形成するのと同時に、前記トランジスタ用のエッジ・フィールド・プレートをもたらすために、前記周囲トレンチの前記上部隅の周りの前記積層体上に、導電材料を設けるステップを含んでもよい。
【００１３】
本発明の第１の態様によって定義されたトランジスタ、又は本発明の第２の態様によって定義された方法によって製造されたトランジスタおいて、ドレイン・ドリフト領域は、有利には、チャネル収容基体領域付近より、アレイ・トレンチの底部付近のほうで高濃度でドーピングすることができる。例えば、ドレイン・ドリフト領域は、直線的なドーピング特性を有することができる。このようにして、アレイ・トレンチ内の薄いフィールド・プレートのＲＥＳＵＲＦ効果によって高められた逆降伏電圧を維持したまま、トランジスタのオン抵抗を低減することができる。これらの特徴の有利な組合せ自体は、上述の米国特許第５，６３７，８９８号によって知られている。
【００１４】
次に、本発明によるセル型トレンチ・ゲート電界効果トランジスタの実施例、及び本発明によるこのようなトランジスタの製造方法の実施例について、添付の図面を参照して説明する。
【発明を実施するための最良の形態】
【００１５】
図１を参照すると、パワー・トランジスタに適した縦型ＭＯＳＦＥＴデバイス１の形態のセル型トレンチ・ゲート電界効果トランジスタの概略断面図が示されている。デバイス１はトランジスタ・セルのアレイを有するシリコン半導体基体１０を備え、セルはアレイ内のアレイ・トレンチ２０のパターンによって境界を画される。アレイ・トレンチ２０は半導体基体１０の上部表面１０ａから垂直に、各セル内のｐ型チャネル収容基体領域２３を通って、下にある各セルに共通のｎ型のドレイン・ドリフト領域１２に延びる。周囲のアレイ・トレンチ２０に隣接する上部表面１０ａの下の各トランジスタ・セル内には、ｎ＋ソース領域２４が存在する。図１は、ある横方向の拡がり（セル・ピッチ）を有するトランジスタ・セルＴＣの境界を画すアレイ・トレンチ２０の２つの断面図を示す。ドレイン・ドリフト領域１２の下には、ｎ＋ドレイン領域１１があり、この領域は各セルに共通である。
【００１６】
アレイ・トレンチ２０は絶縁材料で内張りされ、この絶縁材料がチャネル収容基体領域２３に隣接するトレンチ側壁上に薄いゲート誘電体絶縁層３１Ａ、及びドレイン・ドリフト領域１２に隣接するトレンチ側壁上に厚い絶縁層３１Ｂ、３２、３３をもたらす。各アレイ・トレンチ２０内のドーピングされた多結晶シリコンの導電材料は、薄いトレンチ側壁絶縁層３１Ａ上に厚いゲート電極４１、及び厚いトレンチ側壁絶縁層３１Ｂ、３２、３３上に薄いフィールド・プレート４２をもたらす。図１に示されるように、厚いゲート電極４１及び薄いトレンチ側壁絶縁層３１Ａは、ドレイン・ドリフト領域１２中にわずかに延びることができる。
【００１７】
デバイス１において、一体的な第１の二酸化シリコン層３１は、半導体基体１０の上部表面１０ａから、各トレンチ２０の上部各隅の上へ延びる。この一体的な二酸化シリコン層３１は又、薄いゲート誘電体絶縁層３１Ａをもたらし、又材料３１Ｂ、３２、３３の積層体を有する厚いトレンチ側壁絶縁層の第１の部分３１Ｂをもたらす。窒化シリコン層３２は積層体の第２の部分をもたらす。二酸化シリコン層３３は積層体の第３の部分をもたらす。
【００１８】
従って、各トランジスタ・セルに対して、ソース領域２４及びドレイン・ドリフト領域１２は、ゲート誘電体絶縁層３１Ａ上のゲート電極４１によってもたらされる周囲のトレンチ・ゲートに隣接する、チャネル収容基体領域２３によって垂直に分離される。これにより、デバイス１のオン状態においてゲート電極４１に適切なゲート電位が印加されたとき、ゲート誘電体絶縁層３１Ａに隣接する基体部分２３内に垂直導電チャネル２３ａが形成されることを可能にし、それにより、各トランジスタ・セルにおいて、ソース領域２４から、垂直に導電チャネル２３ａを通って、ドレイン・ドリフト領域１２への経路で電流が流れる。厚いトレンチ側壁絶縁層３１Ｂ、３２、３３上の薄いフィールド・プレート４２は、デバイス１がオフ状態の場合に、ほぼ直線的なポテンシャル特性でほぼ均一になるように、ＲＥＳＵＲＦ効果によってドレイン・ドリフト領域１２内の電界特性を配列させ、それによってトランジスタの高いソース・ドレイン逆降伏電圧が得られる。
【００１９】
図１では、窒化シリコン層３２は二酸化シリコン層３３より薄く示されている。このことは、例えば、高電圧デバイスにおいて所望のＲＥＳＵＲＦ効果のために必要な積層体３１Ｂ、３２、３３の全体の厚さを低減するのに有利である。しかし、いくつかの場合（特に低電圧用の狭ピッチ・デバイス）には、窒化物層３２を酸化物層３３より厚くする方がよい場合もある。
【００２０】
図１に示されるトランジスタ・デバイス１において、ドレイン・ドリフト領域１２は、有利には、チャネル収容基体領域２３付近より、アレイ・トレンチ２０の底部付近のほうで高濃度でドーピングすることができる。例えば、ドレイン・ドリフト領域１２は直線的なドーピング特性を有することができる。このようにして、アレイ・トレンチ内の薄いフィールド・プレートの４２のＲＥＳＵＲＦ効果によって高められた逆降伏電圧を維持したまま、トランジスタのオン抵抗を低減することができる。
【００２１】
各ゲート電極４１の上には二酸化シリコン絶縁領域２５が設けられる。ソース電極Ｓを得るために、絶縁領域２５の上の上部表面１０ａ上に、すべてのソース領域２４及び基体領域２３と接触するソース金属被覆１８が設けられる。トランジスタ・セル・アレイの外側の領域中の層３１Ｅ、３２Ｅ、３３Ｅとして、絶縁層３１、３２、３３を半導体基体の上部表面１０ａ上へ延ばし、ゲート電極用のデバイス電極を得るために、金属被覆によってコンタクトを得るためにゲート電極材料４１をプレート４１Ｅとしてこの上部表面絶縁層上に延ばすことによってゲート電極４１への電気的接続がもたらされる。金属被覆層１９は、ドレイン電極Ｄを得るために、ドレイン領域１１とのオーミック・コンタクトを形成する。
【００２２】
図１に示される断面図は、トレンチ・ゲート・デバイス用に知られている様々なセル幾何形状に等しく当てはまる。一次元の反復パターンを有するオープン・セル幾何形状を有してもよく、トレンチ・ゲートは、それぞれオープン・ストライプ形トランジスタ・セルＴＣの周辺で、デバイスのセル・アレイ領域を横切って延びる並列のストライプとなる。そうでない場合には、二次元の反復パターンを有するクローズド・セル幾何形状を有してもよく、デバイスのセル・アレイ領域の上のトレンチ・ゲートは、閉じられた多角形トランジスタ・セルＴＣを囲む。クローズド・セルは一般に、正方形、六角形、又はストライプ形とすることができる。
【００２３】
図１に示されるトランジスタでは、（３１Ａ及び３１Ｂと共に）層３１、３２、及び３３によってもたらされる絶縁性内張りは、各アレイ・トレンチ２０の上部各隅の上に延びる部分での第１の二酸化シリコン層３１の完全性により、トランジスタが動作時のゲート電極４１とソース領域２４の間の短絡が避けられるという利点を有する。
【００２４】
図１は、セル・アレイ・トレンチ２０に加えて、トランジスタ・セルのアレイの周りにあり、トランジスタ・デバイス１の簡単なエッジ終端の実施例に含まれる、周囲トレンチ２０Ａを示す。アレイ・トレンチ２０内で厚いトレンチ側壁絶縁層を構成する、二酸化シリコン３１Ｂ−窒化シリコン３２−二酸化シリコン３３の材料積層体は、周囲トレンチ２０Ａの上部隅の周り、及び上部表面絶縁層３１Ｅ、３２Ｅ、３３Ｅとして半導体基体１０の上部表面１０ａの上に延びる。特に上部層３３Ｅは、厚い第２の二酸化シリコン層３３の延長である。周囲トレンチ２０Ａ内の積層体３１Ｂ、３２、３３上のドーピングされた多結晶シリコン導電材料４１、４２は、周囲トレンチ２０Ａの上部隅の周りを延び、トランジスタのエッジ・フィールド・プレート４１Ｅをもたらす。上記で示されたように、フィールド・プレート４１Ｅは又、デバイス用のゲート電極への接続をもたらすために用いることができる。
【００２５】
次に、図１に示されるトランジスタ１の製造方法を、図２Ａ〜２Ｆを参照して説明する。
【００２６】
図２Ａを参照すると、ｎ型ドレイン・ドリフト材料１２が、ドレイン領域１１用に、ｎ＋型材料の基板上にエピタキシャル成長される。ドレイン・ドリフト材料１２は、半導体基体の意図した上部表面１０ａに延びる。二酸化シリコンの単一層からなるハードマスク２１は、ドレイン・ドリフト材料１２上に設けられ、アレイ・トレンチ２０がハードマスクを用いてエッチングによって形成される。図１に示される周囲トレンチ２０Ａは、同じハードマスク２１を用いてトレンチ２０と同時に形成される。次いでハードマスク２１が除去される。
【００２７】
図２Ｂを参照すると、一体的な第１の二酸化シリコン層３１が、例えば酸化成長によって設けられる。二酸化シリコン層３１は、半導体基体の上部表面１０ａ上を延び、アレイ・トレンチ２０の上部各隅の上を延び、各アレイ・トレンチ２０の側壁及び底部の上に延びる。二酸化シリコン層３１は、図１に示すように製造されたトランジスタ内に薄いゲート誘電体絶縁層３１Ａをもたらす。
【００２８】
図２Ｃを参照すると、窒化シリコン層３２は、第１の二酸化シリコン層３１の上に堆積によって設けられる。次いで第２の二酸化シリコン層３３が、窒化シリコン層３２の上に堆積によって設けられる。
【００２９】
図２Ｂ及び２Ｃを参照していま説明した各ステップにおいて、第１の二酸化シリコン層３１、窒化シリコン層３２、及び第２の二酸化シリコン層３３は、図１に示すように、周囲トレンチ２０Ａの上部隅の周り、及び半導体基体縁部の上部表面１０ａ上に設けられ、上部表面絶縁層３１Ｅ、３２Ｅ、３３Ｅとなる。
【００３０】
再び図２Ｃを参照すると、ドーピングされた多結晶シリコン４０が堆積されて、アレイ・トレンチ２０及び周囲トレンチ２０Ａを充填し、上部表面１０ａ上の第２の二酸化シリコン層３３の上のレベルまで延びる。
【００３１】
次に図２Ｄを参照すると、多結晶シリコン４０はまず、二酸化シリコン層３３の上部表面までエッチ・バックされ、次いで、トレンチ２０及び２０Ａ内で、図１に示されるように、製造されたトランジスタ内にｐ型チャネル収容領域２３が存在する場所の底部又はこの場所よりよりわずかに低いレベルまで、オーバ・エッチングされる。これにより、図１に示されるように、薄いフィールド・プレート４２を形成するために、多結晶シリコン４０は各アレイ・トレンチ２０内に導電材料をもたらす。
【００３２】
次に図２Ｅを参照すると、第２の二酸化シリコン層３３は、窒化シリコン層３２に対して選択的な湿式エッチングによってエッチングされ、薄いフィールド・プレート４２の上に露出される。このエッチング時に、図１に示されるような、薄いゲート誘電体絶縁層３１Ａが形成される第１の二酸化シリコン層３１の完全性を窒化シリコン層３２が保護する。又特に、二酸化シリコン層３１がアレイ・トレンチの上部各隅の上に延びる場所での、その完全性が保護され、それにより、図１に示されるように、製造されたトランジスタの動作時におけるゲート電極４１とソース領域２４の間の短絡を避けるのに役立つ。次いで、二酸化シリコン層３１に対して選択的な湿式エッチングによって窒化シリコン層３２がエッチングされ、薄いフィールド・プレート４２の上に露出される。この段階で、各アレイ・トレンチ２０内において、第１の二酸化シリコン層３１Ｂ、窒化シリコン層３２、及び第２の二酸化シリコン層３３からなる積層体を有する厚いトレンチ側壁絶縁層上に、薄いフィールド・プレート４２が設けられる。
【００３３】
図２Ｅに関して上述した選択的エッチングのステップの際に、第１の二酸化シリコン層３１、窒化シリコン層３２、及び第２の二酸化シリコン層３３からなる積層体は、周囲トレンチ２０Ａの上部隅の周り、及び半導体基体縁部の上部表面１０ａ上に残って、図１に示されるように上部表面絶縁層３１Ｅ、３２Ｅ、３３Ｅとなる。
【００３４】
図２Ｆを参照すると、ドーピングされた多結晶シリコンが、アレイ・トレンチ２０及び周囲トレンチ２０Ａを充填し、（図１に示すように）各トレンチ２０の間の上部表面での第１の二酸化シリコン層３１の上、及び周囲トレンチ２０Ａに隣接する第２の二酸化シリコン層３３Ｅの上のレベルまで延びる。この多結晶シリコンは次いで、トランジスタ・セル・アレイ領域内で、第１の二酸化シリコン層３１の上部表面までエッチ・バックされ、これにより、各アレイ・トレンチ２０内で、厚いゲート電極４１を形成する導電材料が設けられる。図１に示されるように、このエッチ・バック時に、この多結晶シリコンは、トランジスタのエッジ・フィールド・プレート４１Ｅのための導電材料をもたらすために、周囲トレンチ２０Ａの上、及びトレンチ２０Ａに隣接する第２の二酸化シリコン層３３Ｅの上に残ることができる。
【００３５】
好ましくは、各アレイ・トレンチ２０の間の上部表面１０ａ上の第１の二酸化シリコン層３１は、次いで図１に示すように、チャネル収容基体領域２３及びソース領域２４のための層を、注入及び拡散によって次々に形成するためのスクリーニング酸化物として直接用いられる。
【００３６】
図１に示されるようなソース領域２４の環状形は、いま上述した注入段階では画定されず、アレイ・トレンチ２０によって境界を画される領域内に、連続した層としてｎ＋型材料が形成される。この後、セル・アレイ領域上の二酸化シリコン層３１の上、及びポリシリコン・エッジ・フィールド・プレート４１Ｅの上に、厚い二酸化シリコンの上部絶縁層が設けられる。この上部絶縁層を通してコンタクト・ホール５１がエッチングされ、ゲート電極４１の上に絶縁層２５が残り、エッジ・フィールド・プレート４１Ｅの上に絶縁層２５Ａが残る。ホール５１は次いで、ソース領域２４の横方向寸法を画定しチャネル収容領域２３中へ延びる堀状のホール５２をエッチングするのに用いられる。堀状の層５３は、ソース領域２４とチャネル収容領域２３の間に良好なオーミック・コンタクトを形成するために、さらなる（ｐ型）注入によって設けられる。次いで酸化物層２５、２５Ａは縮小されて堀状の層５３から引き戻され、層５３を介してホール５２内のソース領域２４及びチャネル収容領域２３に接触するソース金属被覆１８が設けられる。
【００３７】
この開示を読むことにより、当業者にはその他の変形及び修正が明らかになるであろう。このような変形及び修正は、当技術分野では知られている等価物及び他の特徴、及び本明細書ですでに説明された特徴の代わりに又はそれに追加して用いることができる等価物及び他の特徴を含むことができる。
【００３８】
本出願において、各請求項は、具体的な特徴の組合せにまとめられているが、本発明の開示の範囲は又、本明細書のいずれかの請求項に本明細書において記載されたのと同じ発明に関するか否か、及び本発明のように、いずれか又はすべての同じ技術的問題を軽減するか否かにかかわらず、本発明で明示的又は暗黙に開示されたいかなる新規な特徴及び新規な特徴の組合せ、及びそれらの一般化を含むことが理解されるべきである。
【００３９】
別々の実施形態との関連で説明された特徴は又、単一の実施形態中での組合せによって得ることができる。逆に言えば、簡潔のために、単一の実施形態との関連で説明された様々な特徴は又、別々に、又は任意の適当な組合せにおいて得ることができる。本出願人は、本出願又は本出願から派生する他の出願の手続きの際に、新しい請求項を、このような特徴及び／又はこのような特徴の組合せにまとめることができることをここに告示する。
【図面の簡単な説明】
【００４０】
【図１】２つのセル・アレイ・トレンチ及び一つのエッジ終端周囲トレンチを含む、セル型トレンチ・ゲート電界効果トランジスタの概略断面図である。
【図２Ａ】図１に示されるトランジスタを製造する方法におけるステップを示す図である。
【図２Ｂ】図１に示されるトランジスタを製造する方法におけるステップを示す図である。
【図２Ｃ】図１に示されるトランジスタを製造する方法におけるステップを示す図である。
【図２Ｄ】図１に示されるトランジスタを製造する方法におけるステップを示す図である。
【図２Ｅ】図１に示されるトランジスタを製造する方法におけるステップを示す図である。
【図２Ｆ】図１に示されるトランジスタを製造する方法におけるステップを示す図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【国際調査報告】
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