(57)【要約】【課題】従来のシリコンの代わりに、高分子またはオリゴマー半導体材料を含む半導体本体２０を有する電荷結合素子（ＣＣＤ）を提供する。【解決手段】該素子の背面電極２２は、ショットキー接合を通して半導体本体に電気的に結合され、半導体本体の正孔利用度を減じる。シフトレジスタを形成するシフト電極は、負電位によって駆動され、かつｐ型半導体材料の正孔の蓄積は、データを表す。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体本体と、誘電体によって前記半導体本体から分離される一組の蓄積電極と、背面電極とを備える電荷結合素子（ＣＣＤ）であって、前記半導体本体は、高分子材料またはオリゴマー材料を含み、前記背面電極は、前記半導体本体とのショットキー接合を形成し、それにより前記半導体本体が多数電荷キャリアから空乏化され、使用において、前記蓄積電極が充電されて、例えば多数電荷キャリアを引き寄せるなどすると、前記電極は、蓄積場所を、前記場所に多数電荷キャリアの蓄積がある第１状態、およびそのような蓄積が前記場所に存在しない第２状態のいずれかを取りうる前記半導体内に作成した、ＣＣＤ。
【請求項２】
蓄積電極間に配置され、誘電体によって前記半導体本体から分離されるシフト電極をさらに備え、それを用いて電荷を前記半導体本体の一つの蓄積場所から他の蓄積場所に移動することができる、請求項１に記載のＣＤＤ。
【請求項３】
前記背面電極は前記半導体本体の一方の側に配設され、前記蓄積電極は反対側に配設される、請求項１または２に記載のＣＣＤ。
【請求項４】
前記半導体本体は、その一面が前記背面電極であり、その他方の面が前記蓄積電極およびそれらの関連誘電体である薄層である、請求項１〜３のいずれかに記載のＣＣＤ。
【請求項５】
前記ショットキー接合によって形成される多数電荷キャリア空乏の前記領域は、前記半導体本体の深さ全体にわたって延びる、請求項４に記載のＣＣＤ。
【請求項６】
前記ショットキー接合が、多数電荷キャリアを、１０ＫＴ以上である前記半導体本体に注入するポテンシャルバリアを提供し、ここでＫはボルツマン定数であり、Ｔは素子の絶対温度で示した目標動作温度である、請求項１〜５のいずれかに記載のＣＣＤ。
【請求項７】
前記背面電極は金属である、請求項１〜６のいずれかに記載のＣＣＤ。
【請求項８】
前記高分子材料またはオリゴマー材料が共役される、請求項１〜７のいずれかに記載のＣＣＤ。
【請求項９】
前記半導体本体は、ポリ−３−ヘキシルチオフェンを含む、請求項１〜８のいずれかに記載のＣＣＤ。
【請求項１０】
前記半導体本体の蓄積場所に隣接して配置される入力電極を備え、それにより多数電荷キャリアを前記半導体本体に注入する、データ入力構造をさらに備える、請求項１〜９のいずれかに記載のＣＣＤ。
【請求項１１】
前記入力電極は、前記半導体本体とのショットキー接合を形成し、前記データ入力構造は、前記半導体本体内の前記多数電荷キャリアの電荷と逆の電荷を前記転送電極に与えることにより、多数電荷キャリアが前記転送電極によって前記半導体本体に形成されるポテンシャル井戸に注入されるように前記入力電極に隣接する転送電極をさらに備える、請求項１０に記載のＣＣＤ。
【請求項１２】
データは、選択された蓄積電極に隣接して設けられた入力電極によって符号化され、その結果、初期化時に、正孔の蓄積は、前記選択された蓄積電極に対応しかつ他の電極に対応しない前記蓄積場所に注入される、請求項１０に記載のＣＣＤ。
【請求項１３】
前記入力電極は、共通電線に接続され、その結果前記素子が、多数電荷キャリアを前記選択された蓄積場所に追い込むために、電位を前記電線に印加することによって初期化される、請求項１２に記載のＣＣＤ。
【請求項１４】
前記半導体本体は、ｐ型材料を含み、前記半導体本体に正孔蓄積のための場所を形成する前記蓄積電極に負電位を印加することによって駆動されるように構成される、請求項１〜１３のいずれかに記載のＣＣＤ。
【請求項１５】
交互の蓄積電極およびシフト電極は、それに沿って多数電荷キャリアの蓄積が使用において通過される列を形成するように配置される、請求項１〜１４のいずれかに記載のＣＣＤ。
【請求項１６】
前記電極列は、第１および第２電気シフト線を通してアドレス指定され、隣接する高フィールド蓄積電極に電気的に接続される低フィールドシフト電極をそれぞれ含む一連の電極対を備え、交互のそのような電極対は、それぞれ前記第１および第２シフト線に、前記シフト線のどちらがより負電位にあるかを時々変化させることによって、多数電荷キャリアの蓄積が前記電極列に沿って通過するように電気的に接続される、請求項１５に記載のＣＣＤ。
【請求項１７】
前記シフト電極は、前記電極を前記半導体本体から絶縁する前記誘電体である酸化膜を形成するように陽極酸化される複数の局部金属層によって形成される、請求項１〜１６のいずれかに記載のＣＣＤ。
【請求項１８】
前記半導体本体は、前記金属層全体にわたって積層される高分子またはオリゴマーの層を含む、請求項１７に記載のＣＣＤ。
【請求項１９】
計時された負電位を前記蓄積電極に印加するクロック回路に接続される、請求項１〜１８のいずれかに記載のＣＣＤ。
【請求項２０】
電荷結合素子を製造する方法であって、
基板上に、第１組の電極となる第１局部金属層を形成するステップと、
前記第１金属層を陽極酸化して、前記層上に酸化膜を形成するステップと、
第２組の電極となる第２局部金属層を形成するステップと、
前記第２金属層を陽極酸化して、前記層上に酸化膜を形成するステップと、
前記金属層全体にわたって、高分子材料またはオリゴマー材料で半導体本体を形成するステップと、
前記半導体本体上に金属背面電極を形成するステップであって、前記背面電極および前記半導体本体の前記材料はショットキー接合を共に形成するものであり、それにより前記半導体本体が多数電荷キャリアから空乏化されるステップとを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷結合素子（ＣＣＤ）に関する。
【背景技術】
【０００２】
従来のシリコン半導体技術に基づく電荷結合素子は、周知である。本発明者は、高分子半導体材料を用いてＣＣＤを製造するのが望ましいということを認識していた。このことの一つの理由は、高分子ベースの電子製品の電位範囲が、少なくともいくつかのメモリを必要とする素子を含むからである。近い将来高分子ベースの回路について重要な歩留り要因となる、相互接続線の数を最小にすることは、高分子ベースの素子において望ましく、ＣＣＤは、この視点から好ましい。ＣＣＤはまた、大面積能力がある高分子ベースの素子ではさほど重要でないが、非常にコンパクトになりうる。
【０００３】
従来の（シリコンベースの）ＣＣＤは、半導体の反転層を利用してデータを記憶するが、このアプローチは、少なくともある高分子またはオリゴマー半導体については実用的でない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、高分子またはオリゴマー半導体材料を用いて電荷結合素子を提供することである。
【課題を解決するための手段】
【０００５】
本発明の第１態様に従えば、半導体本体と、誘電体によって半導体本体から分離される一組の蓄積電極と、背面電極とを備える電荷結合素子（ＣＣＤ）であって、前記半導体本体は、高分子材料またはオリゴマー材料を含み、かつ前記背面電極は、半導体本体とのショットキー接合を形成し、それにより半導体本体が多数電荷キャリアから空乏化され、又使用において、蓄積電極が充電されて、例えば多数電荷キャリアを引き寄せるなどすると、該電極は、蓄積場所を、該場所に多数電荷キャリアの蓄積がある第１状態、およびそのような蓄積が該場所に存在しない第２状態のいずれかを取りうる半導体本体にする。
【０００６】
したがって、該素子をレジスタまたはメモリとして用いる場合、データを符号化するのに役立つのは、従来のＣＣＤにおけるような反転よりむしろ、多数電荷蓄積である。蓄積によって動作している素子において、高分子およびオリゴマーにおける多数電荷キャリアの移動度が、通常十分高いので、第２状態の寿命は、許容できないほど短くなると予想されるだろう。この問題は、ショットキー接合を背面電極で提供することおよび半導体本体の多数キャリアの結果として生じる空乏によって対処される。結果として生じる第２状態の寿命は、（従来のＣＣＤにおいてもそうであるように）有限である。本素子において、多数キャリアは、背面電極から半導体本体に注入されうるが、この影響は、ショットキー接合がこの方向のキャリアの流れに対してバイアスされるので、許容できるほど小さい。結果として、第２状態の寿命は、素子の機能と両立できる。ショットキー背面電極接合の存在にもかかわらず、好適な電位の蓄積電極への印加は、多数電荷キャリア蓄積を受けかつ保持するのに好適な本体ポテンシャル井戸において生じる。
【発明を実施するための最良の形態】
【０００７】
典型的な実施形態では、素子は、蓄積電極間に配置されかつ誘電体によって半導体本体から分離されるシフト電極をさらに備え、それを用いて電荷が半導体本体の一つの蓄積場所から他の蓄積場所に移動されうる。
好ましくは、背面電極は、半導体本体の一方の側に配設され、かつ蓄積電極は、反対側に配設される。
【０００８】
好ましい構成では、半導体本体は、その一方の背面電極であり、かつその他方の面が蓄積電極およびそれらの関連誘電体である薄層である。そのような構成における半導体の深さは、ショットキー接合によって作成される多数電荷キャリア空乏の領域が、半導体本体の深さ全体にわたって延びるほどでありうる。
好ましくは、ショットキー接合を用いれば、ポテンシャルバリアは、多数電荷キャリアを、１０ＫＴ以上である半導体本体に注入することができ、ここでＫは、ボルツマン定数であり、かつＴは、素子が意図する絶対温度で示した動作温度である。Ｔは３００ケルビンと考えられてもよい。
【０００９】
共役された高分子材料またはオリゴマー材料が好ましい。
本発明を実施する典型的な素子は、半導体本体の蓄積場所に隣接して配置される入力電極を備え、それにより多数電荷キャリアが半導体本体に注入される、データ入力構造をさらに備える。
そのような実施形態の一つでは、入力電極は、半導体本体とのショットキー接合を形成し、かつデータ入力構造は、半導体本体内の多数電荷キャリアの電荷と逆の電荷を転送電極に与えることにより、多数電荷キャリアが転送電極によって半導体本体に形成されるポテンシャル井戸に注入されるように、入力電極に隣接する転送電極をさらに備える。
【００１０】
別のそのような実施形態では、データは、選択された蓄積電極に隣接する入力電極を提供することによって符号化され、その結果、初期化すると、正孔の蓄積は、選択された蓄積電極に対応しかつ他の電極に対応しない蓄積場所に注入される。この種類の構成は、データが素子において永久的に符号化され、その結果ＲＯＭ機能を提供することができる用途にたいへん適している。入力電極は、共通電線に接続されてもよく、その結果素子が、多数電荷キャリアを選択された蓄積場所に追い込むために、電位を電線に印加することによって初期化される。
【００１１】
現在の高分子材料については、ｐ型高分子またはオリゴマー材料が、半導体本体にとって好ましく、素子は、負電位を、半導体本体における正孔蓄積のための場所を形成する蓄積電極に印加することによって駆動されるように構成される。
好ましくは、交互の蓄積電極およびシフト電極は、それに沿って多数電荷キャリアの蓄積が使用において通過する列を形成するように配置される。該電極列は、第１および第２電気シフト線を通してアドレス指定され、かつ好ましくは、隣接する高フィールド蓄積電極に電気的接続される低フィールドシフト電極をそれぞれ含む一連の電極対を備え、交互のそのような電極対は、それぞれ第１および第２シフト線に、シフト線のどちらがより高電位にあるかを時々変化させることによって、多数電荷キャリアの蓄積が電極列に沿って通過するように電気的に接続される。
【００１２】
蓄積および／またはシフト電極は、それによって電極が半導体本体から絶縁される誘電体を形成するように陽極酸化される複数の局部金属層によって形成されてもよい。半導体本体は、金属層全体にわたって配設される高分子またはオリゴマーの層を含んでもよい。
本発明の第２態様に従えば、電荷結合素子を製造する方法であり、
基板上に、第１組の電極となるように第１局部金属層を形成するステップと、
第１金属層を陽極酸化して、該層上に酸化膜を形成するステップと、
第２組の電極となるように第２局部金属層を形成するステップと、
第２金属層を陽極酸化して、該層上に酸化膜を形成するステップと、
金属層全体にわたって、高分子材料またはオリゴマー材料で半導体本体を形成するステップと、
半導体本体上に金属背面電極を形成するステップとを含み、背面電極および半導体本体の材料はショットキー接合を形成するものであり、これにより半導体本体が多数電荷キャリアから空乏化される。
【００１３】
本発明の特定の実施形態を、単なる例示として、添付の図面を参照して説明する。
図１の従来のＣＣＤでは、ｐ型シリコン半導体材料２は、半導体とのオ−ミック接点を形成するバック接点４と、誘電酸化膜６との間にはさまれている。酸化面の下で、かつ半導体からそのように絶縁されるのは、シフト電極８、８’および蓄積電極１０、１０’であり、後者は、前者より半導体に近い。電極への接続は、第１および第２線φおよびφ’を通してなされる。図において、データは、右方向に流れる。
【００１４】
交互のシフト電極８は、第１線φに接続される。これらのシフト電極の各々の右には、同じく第１線φに接続される蓄積電極１０がある。残りのシフト電極８’は、第２線φ’に接続され、かつこれらのシフト電極の各々の右には、同じく第２線φ’に接続される蓄積電極１０’がある。正電位が電極の任意のものにかけられるなら、該電位は、半導体の隣接する領域では、電子が蓄積されうるポテンシャル井戸を形成する。したがって、図１（ｐ型シリコンに基づく従来の素子）では、局部反転を形成する電極のスラグは、特定の電極１０の近傍の１２で見られかつ論理「１」を表し、一方他の上部電極の近傍に対応する反転がないことは、論理「０」を表す。したがって、レジスタは、デジタルデータの記憶のために形成されるが、該記憶は、データが、有限時間記憶されうるだけであるという意味で、「動的」である。このことは、ｐ型シリコンが電子正孔対を発生させることができ、かつ電子は、論理「０」を表す領域の下方に存在する正電位に引き寄せられるためである。対応する正孔は、バック接点を経て半導体を出る。時間がたてば、全ての「０」は、それによって「１」に変換され、すなわち、半転層は、各電極の近傍で生じる。最良のシリコンＣＣＤについての蓄積時間は、およそ数ミリ秒である。
【００１５】
データがレジスタに沿ってシフトされる様子を認識するために、第１線φが最初正電位にあり、第２線φ’がより低い電位にあり、電子のスラグ１２はこれにより隣接する蓄積電極１０に引き寄せられ、該蓄積電極は、自らをシリコンから分離する薄い誘電体を有するので、自らに高電界を生成する、図１に示す状況を考える。十分大きい正パルスが次に第２線φ’に与えられれば、関連する半導体表面電位が、電子を右に、まず隣接するシフト電極８’に、次に（より大きい電界を生成するので）蓄積電極１０’に引き寄せる。このようにして、レジスタのデータ全ては、同時に右側にひと桁ずらされる。第２線φ’をその本来の低電位に戻すことにより、電子およびデータは再び右側に移動し、このようにしてシフト工程は第２線φ’に高電位を与えたり除去したりすることによって繰り返すことができる。したがって、電極電位の好適な「計時」によって、データはアレイに沿って移動されうる。
【００１６】
実施において、典型的なＣＣＤは、電極の正方形アレイを備え、かつデータは、該アレイを下方へ蛇行様式で通過する。１データビットは、隣接する一組の４つの電極−２つのシフト電極８、８’および２つの蓄積電極１０、１０’によって表され、その結果たとえデータが一連の論理「１」を含んでいても、このことは、中間電極１０全体にわたって反転がない状態で、蓄積電極１０’全体にわたる一連の反転によって表される。反転領域のこの分離は、シフト工程中、「空の」蓄積電極が入ってくるビットを捕捉するために常に利用可能であることを保証する。電荷転送の他の方法が可能であり、それに合わせて電極の配置は素子により異なる。
【００１７】
従来のシリコンの代わりに高分子半導体を用いるＣＣＤを実現することが課題となりつつある。最良の性能を示す高分子半導体は、典型的にはｐ型である。しかしながら、反転層を利用してそのような材料にデータを記憶することは、（シリコンベースのＣＣＤにおけるように）典型的な高分子では、該反転層を形成するのに必要とされる電子が不動であるので、可能ではない。蓄積層の使用によってデータを記憶するという代替案があるが、これもまた、ｐ型高分子において蓄積層を形成する正孔が高分子の本体におけるよりはるかに可動である傾向にあるので問題である。図１に示される素子の種類が、このようにして機能するように構成され、シリコンをｐ型半導体と交換しかつ負電位を電極に与えて負高分子表面電位を発生させるなら、機能性ＣＣＤは生じないだろう。正孔は、その高移動度のため、電極によって生成されるポテンシャル井戸に非常に急速に蓄積し、かつ該素子における全ての位置は、許容できないほど短い時間空間において、論理「１」状態に変化するだろう。
【００１８】
図２は、本発明に従って構成されるＣＣＤを図示する。高分子半導体材料２０本体は、背面接点２２と誘電体層（酸化膜）２４との間に挟まれ、かつこの例ではｐ型材料である。この実施形態用に選択された高分子材料は、ポリ‐３‐ヘキシルチオフェンである。他の高分子（またはオリゴマー）材料が用いられてもよい。図２の実施形態の背面接点２２は、半導体２０とのオーミック接点を形成しない。その代わり、該背面接点は、ショットキーバリアを形成する。本実施態様では、これは、背面接点についてアルミニウムを選択することによって達成される。他の金属／高分子の組合せを、当業者が認識するように、使用することができる。例えば、他のポリチオフェンが用いられてもよい。ショットキー接合は、隣接する半導体内に空乏（空間電荷）領域を形成する。電荷キャリア（本例では正孔）は、半導体の深さ全体に延びる空乏領域において非常に低い値まで減じられる。ショットキー接合はまた、正孔の半導体への注入に対してバイアスされる。その結果、半導体／誘電体接合での、正孔のポテンシャル井戸への供給速度が、数オーダの大きさだけ減じられる。
【００１９】
レジスタの主部は、対になったシフトおよび蓄積電極８、１０および８'、１０’を持つ、図１の従来のＣＣＤを参照して既に説明した種類の電極配置を利用する。従来のように、レジスタ電極は、酸化膜および半導体とともに、ＭＯＳ（金属酸化膜半導体）コンデンサを効果的に形成する。しかしながら、図２の素子では、電極に与えられる電位は負である。論理「１」は、レジスタにおける所与の位置での正孔の蓄積によって表される。論理「０」は、そのような蓄積がないことによって表される。背面接点の金属／半導体接合のショットキーバリアおよび正孔利用度が結果として減少することのおかげで、「０」の状態の寿命は、機能性素子を形成できるほど十分長い。
【００２０】
図３および図４は、背面接点２２、高分子２０、誘電体２４、および金属電極８を表す領域を持つ、図２の素子についてのバンド図である。伝導帯の上端縁および価電子帯の下端縁は、それぞれ３０および３２で示され、かつフェルミ準位は、線ＥＦによって表される。ゼロ磁場が電極８によって印加される状況を示す図３を、電極８が負電界を提供する場合を表す図４と比較すると、印加された電界の効果は、誘電体層２４に隣接する高分子の領域３４では、正孔のためのポテンシャル井戸を生成することであると理解できる。背面接点からの正孔の注入に対するポテンシャルバリアはまた、高分子／背面接点の界面で見られる。
【００２１】
シフトレジスタへデータを入力する必要がある。関連する配置は、図２に簡略化された形態でかつ図５および図６により詳細に見られ、高分子半導体本体を再び２０と表示し、かつ誘電体層を２４と表示する。金属製の入力電極４０は該レジスタの一端に設けられ、酸化膜に配置されるが、高分子材料２０と接触しており、かつそのようにして該高分子材料と共にショットキーダイオードを形成する。入力電極４０には、０Ｖが与えられる。それに隣接するのは、図５および図６に見られる転送電極４２であり、入力電極の真下に伸長する下方肢部４４を有する。転送電極４２に与えられる電位Ｖｉｎは、シフトレジスタの計時と同期してゼロと負電位−ＶＴとの間を変動し、データを書き込む。図５は、Ｖｉｎ＝０である場合の状況を示す。点線領域４４は、ショットキーダイオードの周りの空乏領域である。この状態では、正孔は、転送電極の近傍に転送されず、かつ論理「０」が書き込まれる。図６は、Ｖｉｎ＝−ＶＴである場合の状況を示す。空乏領域４４は、入力電極４２の近傍で、正孔が転送電極４２の上方の領域の中にトンネリングされうるまで大きさが減じられて、論理「１」を書き込む。正孔は、次に、該レジスタが計時されるにつれて、自動的にレジスタの中に移る。
【００２２】
入力構造からのレジスタの遠端に配置されかつ該入力構造に類似の態様で形成されるショットキーダイオードは、レジスタからデータを読み出すために用いられる。クロックパルスは、リーダーダイオードの金属電極に与えられ、かつ論理「１」は、この電極からの電流フローとして認識され、論理「０」は、そのような電流がないことによって認識される。
【００２３】
図７ａ〜７ｅは、高分子ベースのＣＣＤの製造に含まれるステップを図示する。この工程は、まず洗浄されたプラスチックシート５０としてこの場合形成される基板で始まる。アルミニウムは基板上に蒸着され、写真製版されてストライプ電極５２を形成し、かつ次に金属表面は陽極酸化されて、高Ｋ誘電体（アルミナ）層５４を形成する。第２アルミニウム層は次に蒸着され、かつさらなる一組のストライプ電極５６は該第２アルミニウム層に画定され、さらなる電極５６の各々は、各側部で（図７ｃ）隣接する第１電極５２間に重なって着座している。さらなる電極５６は、次に陽極酸化されて、第１酸化皮膜よりはるかに厚い第２酸化皮膜５８を形成する。異なる組の電極への電気的接続が、アレイの反対側の基板上でなされうる。高分子６０は、スピン・コーティング、鋳造、または印刷（図７ｃ）によって塗布される。線６２および６４は、概略的な形態で、該電極への接続を表すが、電極への接続は図の平面外にある。
【００２４】
上記の実施形態は、本質的にレジスタまたは「スタック」であり、それによりデータを、順次入力することができ、その後順次出力することができる。しかしながら、ＣＣＤは、他の目的を果たすことができる。図８は、ＲＯＭとして役立つ、本発明に従って構成されるＣＣＤを図示する。該素子は、（すなわち、基板に垂直な方向に沿って）図示されている。シフト電極および蓄積電極は再び、それぞれ８、８’および１０、１０’として表記され、かつ以前と同じパターンで電線φおよびφ’に接続される。しかしながら、図５および図６に図示されるシリアルデータ入力の代わりに、図８のメモリは、選択されたシフト電極８に接続される一組の書込接点８０を有する。書込接点８０は、それらに対応するシフト電極と重なり合い、かつオーミックまたはショットキー接点を形成してもよい。該素子によって永久的に記憶されるデータを読み取るために、該データは、電荷キャリア（本発明では、正孔）を選択されたシフト電極８の下方の高分子に追い込む入力線φｉを通して書込接点８０の全てに電圧パルスを印加することによってまず初期化され、該シフト電極８から、該データは、隣接する蓄積電極１０の近傍まで通過し、かつそこで論理「１」条件を表す。いかなる書込接点８０も提供されない場合、いかなる電荷蓄積も起こらず、かつ対応する蓄積電極１０は、論理「０」を持っている。前述のようにクロック線φおよびφ’によって、関連した２進数（図示した例では１１０１）を、前述のようにシリアル出力８２を通して読み出すことができる。
【００２５】
本発明の高分子ベースのＣＣＤは、多くの応用可能性を有する。一例は、電磁的に読み込み可能なタグの分野であり、該タグの高分子材料からの経済的な製造は、商業的に非常に好ましい。識別コードは、図８に図示した種類のＲＯＭによってそのようなタグに記憶されうる。
上記の実施形態は、単なる例示であり、かつ本発明の範囲を限定するとみなすべきではない。例えば、ｐ型素子のみを上記で論じたが、本発明は、背面電極によって形成されるショットキー接合が半導体本体を可動電子から空乏化するのに役立つｎ型素子に応用可能である。
【図面の簡単な説明】
【００２６】
【図１】既存の型の電荷結合素子の断面を、概略形態で表す。
【図２】本発明を実施する電荷結合素子の断面を、概略形態で表す。
【図３】図２に示される素子に関するバンド図である。
【図４】図２に示される素子に関するバンド図である。
【図５】図２の素子のデータ入力のために用いられる電極の配置の概略断面図である。
【図６】図２の素子のデータ入力のために用いられる電極の配置の概略断面図である。
【図７】前記素子の製造における連続する各工程の概略断面図である。
【図８】素子基板に垂直な方向に沿って見た、本発明を実施するさらなる素子の概略図である。
【図１】
2007517390.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007517390.tif 000009
【図８】
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【誤訳訂正書】
【提出日】平成19年1月18日(2007.1.18)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
半導体本体と、誘電体によって前記半導体本体から分離される一組の蓄積電極と、背面電極とを備える電荷結合素子（ＣＣＤ）であって、前記半導体本体は、高分子材料またはオリゴマー材料を含み、前記背面電極は、前記半導体本体とのショットキー接合を形成し、それにより前記半導体本体が多数電荷キャリアから空乏化され、使用において、前記蓄積電極が充電されて、例えば多数電荷キャリアを引き寄せるなどすると、前記電極は、蓄積場所を、前記場所に多数電荷キャリアの蓄積がある第１状態、およびそのような蓄積が前記場所に存在しない第２状態のいずれかを取りうる前記半導体内に作成した、ＣＣＤ。
【請求項２】
蓄積電極間に配置され、誘電体によって前記半導体本体から分離されるシフト電極をさらに備え、それを用いて電荷を前記半導体本体の一つの蓄積場所から他の蓄積場所に移動することができる、請求項１に記載のＣＤＤ。
【請求項３】
前記背面電極は前記半導体本体の一方の側に配設され、前記蓄積電極は反対側に配設される、請求項１または２に記載のＣＣＤ。
【請求項４】
前記半導体本体は、その一面が前記背面電極であり、その他方の面が前記蓄積電極およびそれらの関連誘電体である薄層である、請求項１〜３のいずれかに記載のＣＣＤ。
【請求項５】
前記ショットキー接合によって形成される多数電荷キャリア空乏の前記領域は、前記半導体本体の深さ全体にわたって延びる、請求項４に記載のＣＣＤ。
【請求項６】
前記ショットキー接合が、多数電荷キャリアを、１０ＫＴ以上である前記半導体本体に注入するポテンシャルバリアを提供し、ここでＫはボルツマン定数であり、Ｔは素子の絶対温度で示した目標動作温度である、請求項１〜５のいずれかに記載のＣＣＤ。
【請求項７】
前記背面電極は金属である、請求項１〜６のいずれかに記載のＣＣＤ。
【請求項８】
前記高分子材料またはオリゴマー材料が共役される、請求項１〜７のいずれかに記載のＣＣＤ。
【請求項９】
前記半導体本体は、ポリ−３−ヘキシルチオフェンを含む、請求項１〜８のいずれかに記載のＣＣＤ。
【請求項１０】
前記半導体本体の蓄積場所に隣接して配置される入力電極を備え、それにより多数電荷キャリアを前記半導体本体に注入する、データ入力構造をさらに備える、請求項１〜９のいずれかに記載のＣＣＤ。
【請求項１１】
前記入力電極は、前記半導体本体とのショットキー接合を形成し、前記データ入力構造は、前記半導体本体内の前記多数電荷キャリアの電荷と逆の電荷を前記転送電極に与えることにより、多数電荷キャリアが前記転送電極によって前記半導体本体に形成されるポテンシャル井戸に注入されるように前記入力電極に隣接する転送電極をさらに備える、請求項１０に記載のＣＣＤ。
【請求項１２】
データは、選択された蓄積電極に隣接して設けられた入力電極によって符号化され、その結果、初期化時に、正孔の蓄積は、前記選択された蓄積電極に対応しかつ他の電極に対応しない前記蓄積場所に注入される、請求項１０に記載のＣＣＤ。
【請求項１３】
前記入力電極は、共通電線に接続され、その結果前記素子が、多数電荷キャリアを前記選択された蓄積場所に追い込むために、電位を前記電線に印加することによって初期化される、請求項１２に記載のＣＣＤ。
【請求項１４】
前記半導体本体は、ｐ型材料を含み、前記半導体本体に正孔蓄積のための場所を形成する前記蓄積電極に負電位を印加することによって駆動されるように構成される、請求項１〜１３のいずれかに記載のＣＣＤ。
【請求項１５】
交互の蓄積電極およびシフト電極は、それに沿って多数電荷キャリアの蓄積が使用において通過される列を形成するように配置される、請求項１〜１４のいずれかに記載のＣＣＤ。
【請求項１６】
前記電極列は、第１および第２電気シフト線を通してアドレス指定され、隣接する高フィールド蓄積電極に電気的に接続される低フィールドシフト電極をそれぞれ含む一連の電極対を備え、交互のそのような電極対は、それぞれ前記第１および第２シフト線に、前記シフト線のどちらがより負電位にあるかを時々変化させることによって、多数電荷キャリアの蓄積が前記電極列に沿って通過するように電気的に接続される、請求項１５に記載のＣＣＤ。
【請求項１７】
前記シフト電極は、前記電極を前記半導体本体から絶縁する前記誘電体である酸化膜を形成するように陽極酸化される複数の局部金属層によって形成される、請求項１〜１６のいずれかに記載のＣＣＤ。
【請求項１８】
前記半導体本体は、前記金属層全体にわたって積層される高分子またはオリゴマーの層を含む、請求項１７に記載のＣＣＤ。
【請求項１９】
計時された負電位を前記蓄積電極に印加するクロック回路に接続される、請求項１〜１８のいずれかに記載のＣＣＤ。
【請求項２０】
電荷結合素子を製造する方法であって、
基板上に、第１組の電極となる第１局部金属層を形成するステップと、
前記第１金属層を陽極酸化して、前記層上に酸化膜を形成するステップと、
第２組の電極となる第２局部金属層を形成するステップと、
前記第２金属層を陽極酸化して、前記層上に酸化膜を形成するステップと、
前記金属層全体にわたって、高分子材料またはオリゴマー材料で半導体本体を形成するステップと、
前記半導体本体上に金属背面電極を形成するステップであって、前記背面電極および前記半導体本体の前記材料はショットキー接合を共に形成するものであり、それにより前記半導体本体が多数電荷キャリアから空乏化されるステップとを含む方法。
【請求項２１】
添付の図２〜図７または図８に示され、かつ、実質的に本明細書で説明されているＣＣＤ。
【請求項２２】
添付の図２〜図７または図８に示され、かつ、実質的に本明細書で説明されているＣＣＤを製造する方法。
【手続補正書】
【提出日】平成19年1月18日(2007.1.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体本体と、誘電体によって前記半導体本体から分離される一組の蓄積電極と、背面電極とを備える電荷結合素子（ＣＣＤ）であって、前記半導体本体は、高分子材料またはオリゴマー材料を含み、前記背面電極は、前記半導体本体とのショットキー接合を形成し、それにより前記半導体本体が多数電荷キャリアから空乏化され、使用において、前記蓄積電極が充電されて、例えば多数電荷キャリアを引き寄せるなどすると、前記電極は、蓄積場所を、前記場所に多数電荷キャリアの蓄積がある第１状態、およびそのような蓄積が前記場所に存在しない第２状態のいずれかを取りうる前記半導体内に作成した、ＣＣＤ。
【請求項２】
蓄積電極間に配置され、誘電体によって前記半導体本体から分離されるシフト電極をさらに備え、それを用いて電荷を前記半導体本体の一つの蓄積場所から他の蓄積場所に移動することができる、請求項１に記載のＣＤＤ。
【請求項３】
前記背面電極は前記半導体本体の一方の側に配設され、前記蓄積電極は反対側に配設される、請求項１または２に記載のＣＣＤ。
【請求項４】
前記半導体本体は、その一面が前記背面電極であり、その他方の面が前記蓄積電極およびそれらの関連誘電体である薄層である、請求項１〜３のいずれかに記載のＣＣＤ。
【請求項５】
前記ショットキー接合によって形成される多数電荷キャリア空乏の前記領域は、前記半導体本体の深さ全体にわたって延びる、請求項４に記載のＣＣＤ。
【請求項６】
前記ショットキー接合が、多数電荷キャリアを、１０ＫＴ以上である前記半導体本体に注入するポテンシャルバリアを提供し、ここでＫはボルツマン定数であり、Ｔは素子の絶対温度で示した目標動作温度である、請求項１〜５のいずれかに記載のＣＣＤ。
【請求項７】
前記背面電極は金属である、請求項１〜６のいずれかに記載のＣＣＤ。
【請求項８】
前記高分子材料またはオリゴマー材料が共役される、請求項１〜７のいずれかに記載のＣＣＤ。
【請求項９】
前記半導体本体は、ポリ−３−ヘキシルチオフェンを含む、請求項１〜８のいずれかに記載のＣＣＤ。
【請求項１０】
前記半導体本体の蓄積場所に隣接して配置される入力電極を備え、それにより多数電荷キャリアを前記半導体本体に注入する、データ入力構造をさらに備える、請求項１〜９のいずれかに記載のＣＣＤ。
【請求項１１】
前記入力電極は、前記半導体本体とのショットキー接合を形成し、前記データ入力構造は、前記半導体本体内の前記多数電荷キャリアの電荷と逆の電荷を前記転送電極に与えることにより、多数電荷キャリアが前記転送電極によって前記半導体本体に形成されるポテンシャル井戸に注入されるように前記入力電極に隣接する転送電極をさらに備える、請求項１０に記載のＣＣＤ。
【請求項１２】
データは、選択された蓄積電極に隣接して設けられた入力電極によって符号化され、その結果、初期化時に、正孔の蓄積は、前記選択された蓄積電極に対応しかつ他の電極に対応しない前記蓄積場所に注入される、請求項１０に記載のＣＣＤ。
【請求項１３】
前記入力電極は、共通電線に接続され、その結果前記素子が、多数電荷キャリアを前記選択された蓄積場所に追い込むために、電位を前記電線に印加することによって初期化される、請求項１２に記載のＣＣＤ。
【請求項１４】
前記半導体本体は、ｐ型材料を含み、前記半導体本体に正孔蓄積のための場所を形成する前記蓄積電極に負電位を印加することによって駆動されるように構成される、請求項１〜１３のいずれかに記載のＣＣＤ。
【請求項１５】
交互の蓄積電極およびシフト電極は、それに沿って多数電荷キャリアの蓄積が使用において通過される列を形成するように配置される、請求項１〜１４のいずれかに記載のＣＣＤ。
【請求項１６】
前記電極列は、第１および第２電気シフト線を通してアドレス指定され、隣接する高フィールド蓄積電極に電気的に接続される低フィールドシフト電極をそれぞれ含む一連の電極対を備え、交互のそのような電極対は、それぞれ前記第１および第２シフト線に、前記シフト線のどちらがより負電位にあるかを時々変化させることによって、多数電荷キャリアの蓄積が前記電極列に沿って通過するように電気的に接続される、請求項１５に記載のＣＣＤ。
【請求項１７】
前記シフト電極は、前記電極を前記半導体本体から絶縁する前記誘電体である酸化膜を形成するように陽極酸化される複数の局部金属層によって形成される、請求項１〜１６のいずれかに記載のＣＣＤ。
【請求項１８】
前記半導体本体は、前記金属層全体にわたって積層される高分子またはオリゴマーの層を含む、請求項１７に記載のＣＣＤ。
【請求項１９】
計時された負電位を前記蓄積電極に印加するクロック回路に接続される、請求項１〜１８のいずれかに記載のＣＣＤ。
【請求項２０】
電荷結合素子を製造する方法であって、
基板上に、第１組の電極となる第１局部金属層を形成するステップと、
前記第１金属層を陽極酸化して、前記層上に酸化膜を形成するステップと、
第２組の電極となる第２局部金属層を形成するステップと、
前記第２金属層を陽極酸化して、前記層上に酸化膜を形成するステップと、
前記金属層全体にわたって、高分子材料またはオリゴマー材料で半導体本体を形成するステップと、
前記半導体本体上に金属背面電極を形成するステップであって、前記背面電極および前記半導体本体の前記材料はショットキー接合を共に形成するものであり、それにより前記半導体本体が多数電荷キャリアから空乏化されるステップとを含む方法。
【国際調査報告】
2007517390.tif 000011
2007517390.tif 000012
2007517390.tif 000013