(57)【要約】  本発明は、液晶マトリックスマイクロディスプレイ、特に、液晶セルのマトリックスアレイを制御するための電子回路が一体化されたモノリシックシリコン基板に具現された液晶マトリックスマイクロディスプレイに関する。  マトリックスには、行および列のクロスオーバにおける各ドットのために、このクロスオーバに位置する基本液晶セルを制御するための基本電子回路が含まれる。この回路には、画像フレームの期間に、列によって印加されるアナログ電圧を蓄積するための少なくとも１つの蓄積コンデンサ（Ｃａ、Ｃｂ）であって、その第１の端子がトランジスタ（Ｔａ、Ｔｂ）のゲートに連結された蓄積コンデンサと、２つの電圧供給端子間で直列になった基本電流源（ＳＣ１）およびスイッチングトランジスタ（Ｔａ、Ｔｂ）であって、スイッチングトランジスタのドレインが液晶セル（ＬＣ）に連結された基本電流源およびスイッチングトランジスタと、が含まれる。少なくとも１行の全てのセルに共通の周期的な電圧ランプが、この行のセルにおける蓄積コンデンサの第２の端子に印加される。【選択図】図２
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【特許請求の範囲】
【請求項１】
基本液晶セル（ＬＣ）に関連する蓄積コンデンサ（Ｃａ、Ｃｂ）に、所望のグレーレベルに対応するアナログＤＣ電圧（Ｖｉ）を短い間印加することと、前記コンデンサの第１の端子をトランジスタ（Ｔａ、Ｔｂ）のゲートに連結し、次に、前記トランジスタのソースが接地に連結され、そのドレインが、前記セルの電極に連結され、そしてさらに電流源（ＳＣ１）を横切って電圧源Ｖｄｄに連結されることと、前記蓄積コンデンサの第２の端子に、フレーム期間に単調に変化するＤＣ電圧ランプを印加することとからなる、液晶ディスプレイマトリックスの画素を制御する方法。
【請求項２】
前記電圧ランプが、ゼロ電圧レベルと、前記トランジスタのスイッチオン閾値電圧ＶＴの値とほぼ等しい電圧レベルとの間で、本質的に線形的な仕方で変化することを特徴とする、請求項１に記載の方法。
【請求項３】
前記グレーレベルを表わし、かつ前記蓄積コンデンサに印加される前記アナログＤＣ電圧が、０ボルトと、同じ閾値電圧値ＶＴとの間で変化することを特徴とする、請求項２に記載の方法。
【請求項４】
前記液晶セルが、Ｖｉ／ＶＴまたは（ＶＴ−Ｖｉ）／ＶＴと等しい、フレーム期間の一部の間に供給電圧Ｖｄｄを、かつ残りの時間にゼロ電圧を受け取ることを特徴とする、請求項３に記載の方法。
【請求項５】
ランプジェネレータが、前記マトリックスの各行に関連し、アナログ電圧が前記行のドットそれぞれの蓄積コンデンサに充電された後にランプが始まることを特徴とする、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
２つの蓄積コンデンサ（Ｃａ、Ｃｂ）および２つのトランジスタ（Ｔａ、Ｔｂ）が、各基本液晶セルと関連し、前記第１のコンデンサおよび前記第１のトランジスタが、前記第２のコンデンサおよび前記第２のトランジスタと交互に動作するが、それは、前記セルの制御が前記第２のトランジスタおよび前記第２のコンデンサによって達成されているうちに、グレーレベルを表わすアナログ電圧を、偶数フレームの間に前記第１のコンデンサに１行づつ蓄積するため、および前記セルの制御が前記第１のトランジスタおよび前記第２のコンデンサによって達成されているうちに、グレーレベルを表わすアナログ電圧を、偶数フレームの間に前記第２のコンデンサに１行づつ蓄積するためであり、前記第１の蓄積コンデンサの第２の端子が、奇数フレームの間は０ボルトに維持され、前記偶数フレームの間に線形ランプを受け取り、これと反対に、前記第２のコンデンサの第２の端子が、前記偶数フレームの間は０ボルトに維持され、前記奇数フレームの間に線形ランプを受け取ることを特徴とする、請求項１〜４のいずれか一項に記載の方法。
【請求項７】
画像ドットのアクティブマトリックス、および周辺回路を含む液晶マトリックスディスプレイであって、前記マトリックスが、アドレス線（Ｌ１ａ、Ｌ１ｂ）と各行のドットに表示されるグレーレベルを表わすアナログ電圧を供給するための列（Ｃ１、Ｃ２）とのクロスアレイと、行および列のクロスオーバにおける各ドットのための、このクロスオーバに位置する基本液晶セルを制御するための基本電子回路と、を含み、前記基本回路が、
−  画像フレームの期間に、前記列によって印加されたアナログ電圧（Ｖｉ）を蓄積するための少なくとも１つの蓄積コンデンサ（Ｃａ、Ｃｂ）にして、前記蓄積コンデンサの第１の端子がトランジスタ（Ｔａ、Ｔｂ）のゲートに連結された蓄積コンデンサと、
−  ２つの電圧供給端子間で直列になった基本電流源（ＳＣ１）およびスイッチングトランジスタ（Ｔａ、Ｔｂ）にして、前記スイッチングトランジスタのドレインが前記液晶セル（ＬＣ）に連結されている基本電流源およびスイッチングトランジスタと、
を含み、
前記周辺回路が、少なくとも１行の全てのセルに共通の周期的な電圧ランプ（ＧＲ）を受け取るための手段を含み、前記ランプが、この行のセルの前記蓄積コンデンサの第２の端子に印加される液晶マトリックスディスプレイ。
【請求項８】
前記トランジスタをスイッチオンするためのゲート−ソース閾値電圧がＶＴであり、前記ランプがＶＴの振幅を有し、前記グレーレベルを表わす前記アナログ電圧が、０とＶＴとの間で変化できることを特徴とする、請求項７に記載のマトリックスディスプレイ。
【請求項９】
各画像ドットに関連する前記基本回路が、２つの蓄積コンデンサ（Ｃａ、Ｃｂ）と、同じ基本セル（ＬＣ）に連結され、かつ２つのうちの１つのフレームを交互に動作させる２つのスイッチングトランジスタと、を含む二重メモリを備えた回路であり、電圧値が奇数フレームの間に第１のコンデンサ（Ｃａ）に印加されるのに対して、前記第２のコンデンサ（Ｃｂ）が、それが前の偶数フレームの間に受け取った電圧を保持し、またその逆でもあり、前記回路が、前記第１のコンデンサに連結された前記トランジスタをスイッチオフするためのディスエーブル装置（ＫＴ１ａ）を含んで、前記奇数フレームの間に前記トランジスタをディスエーブルするようにし、前記第２のコンデンサに連結された前記トランジスタをスイッチオフするためのディスエーブル装置（ＫＴ１ｂ）を含んで、前記偶数フレームの間にこのトランジスタをディスエーブルするようにすることを特徴とする、請求項７および８のいずれか一項に記載のマトリックスディスプレイ。
【請求項１０】
前記偶数フレームの間に、全ての前記第１のコンデンサにランプを印加するための、かつ前記奇数フレームの間に、前記マトリックスの全ての前記第２のコンデンサにランプを印加するための手段を含むことを特徴とする、請求項９に記載のマトリックスディスプレイ。
【請求項１１】
各画像ドットに関連する前記基本回路が、単一の蓄積コンデンサおよび単一のスイッチングトランジスタを備えた単純なメモリを有する回路であることと、前記マトリックスのドットの行の前記蓄積コンデンサに、この行のセルの前記コンデンサにおける蓄積動作の後に始まりかつフレーム期間の残りの間続くランプを印加するための手段が設けられ、前記コンデンサにアナログ電圧を蓄積する動作が、１行ずつ実行されることとを特徴とする、請求項７および８のいずれか一項に記載のマトリックスディスプレイ。
【請求項１２】
連続画像フレームが異なる色光の変調のために働くカラーシーケンシャルディスプレイを構成することを特徴とする、請求項７〜１０にいずれか一項に記載のマトリックスディスプレイ。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶マトリックスマイクロディスプレイ、特に、液晶セルのマトリックスアレイを制御するための電子回路が一体化されたモノリシックシリコン基板に具現された液晶マトリックスマイクロディスプレイに関する。
【０００２】
本明細書において目的とする液晶ディスプレイは、黒／白の２値情報だけでなく、中間のグレーレベルを表示できるものである。グレーレベルと言うとき、それは、反射または透過における輝度のレベルであり、この表現「グレーレベル」は、カラーディスプレイにおける場合のように、考慮する光が着色されている場合であっても、本明細書において用いられる。
【背景技術】
【０００３】
グレーレベルを伴う情報を、受動画素（画像ドット）を備えた構成において表示するために、黒に対応するレベルと白に対応するレベルとの間の中間レベルのアナログ電圧を、２つの電極間の液晶からなる各基本セルに印加することができる。基本セルに対応する画像ドットの輝度（透過または反射における）は、実際には、セルに印加される電圧レベルに依存する。マトリックスの各行のために、この画素に望ましいグレーレベルに対応するＤＣ電圧が、第１に、行の各画素に短い間印加される。この電圧を、画素レベルで、ローカルな蓄積コンデンサにおけるメモリに配置し、次に、このコンデンサを、コンデンサを充電する役割を果たす回路から絶縁し、そして次の行に行って、前記次の行の画素に望ましい他のＤＣ電圧を、この新しい行の蓄積コンデンサに印加する。このように、この画素に望ましいＤＣ電圧を、行の各画素の蓄積コンデンサにおけるメモリに配置した後で、蓄積コンデンサは液晶セルに連結される。したがって、液晶セルは、所望のグレーレベルに対応する電圧を受け取り（容量分割比内で）、放電することなく、この電圧を保持する。したがって、この電圧は、画像フレームの期間を通し、液晶セルの端子にわたって維持される。グレーレベルを伴う画像を生成するためのこの種の解決法は、残念にも不正確である。なぜなら、それは、蓄積コンデンサ、および液晶セルの固有静電容量の数値間の比率に依存するからである。これらの値が不正確であるのは、一方では、コンデンサが非常に小さい（集積回路の実装面積および消費の理由で）からであり、他方では、蓄積コンデンサの値が、その端子にわたる電圧に依存するからである（実際には、このコンデンサは、ＭＯＳトランジスタゲートに基づいて具現されている）。
【０００４】
液晶マトリックスの別のタイプの構成（パルス幅変調を用いてアクティブ画素を備えた構成）は、同じ電圧（たとえば５ボルトの全体的な供給電圧Ｖｄｄ）を、全ての画素、すなわち全ての液晶セルに印加するが、しかしその電圧を、フレーム時間の一部、すなわち所望のグレーレベルに依存する一部の時間、印加することにある。このような画素は、全フレーム期間の間、電圧Ｖｄｄをその液晶セルで受け取り、そして「ノーマリホワイト」と呼ばれるタイプのマトリックスのために「黒」画素になる。すなわち、セルに印加される電圧がないときに、反射モードでも透過モードでも最大の光レベルを提供する。他のこのような画素は、フレーム期間のゼロまたはほんの一部の間、電圧Ｖｄｄをそのセルで受け取り、「白」になる。最後に、他のこのような画素は、フレーム期間の所定の一部の間、電圧Ｖｄｄをそのセルで受け取る。フレーム周波数が少なくとも２５Ｈｚの場合には、目は、電圧Ｖｄｄの印加期間およびこの電圧の非印加期間を同化し、合計フレーム期間に対する、電圧Ｖｄｄの印加期間の比率に比例する等価なグレーレベルを見る。
【０００５】
セルに印加される電圧の値は固定され（Ｖｄｄ）、それゆえセルまたは蓄積コンデンサの静電容量値における隔たりから独立しているだけでなく、さらにこの電圧は、反応時間および画像のコントラストの理由で有利なので、できる限り高くなる。
【０００６】
しかしながら、画素に割り当てられるグレーレベルに依存して、各画素によって異なる、フレーム期間の一部の間に、各フレームで全てのセルに電圧Ｖｄｄを印加することは、解決困難な問題を提起することが理解できる。
【０００７】
これらの問題の中で、特に、これらの期間を管理する電子回路の電流消費の問題がある。特に、画素レベルに位置する回路の電流消費の問題がある。なぜなら、期間Ｖｄｄの印加時間を計算しなければならないのは各画素のレベルであり、またフレーム期間の可変割合のためにセルの制御を実行しなければならないのは、画素レベルだからである。各画素用のこの電流消費は、何十万または何百万にさえ達する可能性のある画素数によって増加される。また、各画素のレベルで設けられる電子回路の実装面積の問題がある。なぜなら、この回路は、数百の行および列を有するマトリックスのために、何十万回も再現されるからである。基本ディスプレイセルの典型的な寸法は、１０マイクロメートル×１０マイクロメートルであり、セルに関連する電子回路は、この範囲に収容しなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
各セルを制御するために用いられるトランジスタの数を制限することが特に必要であり、本発明の目的は、各画素とローカルに関連するトランジスタの数を最小限にする方法および回路を提案することである。
【課題を解決するための手段】
【０００９】
この目的のために、本発明は、液晶ディスプレイマトリックスを制御する方法、すなわち、基本液晶セルに関連する蓄積コンデンサに、所望のグレーレベルに対応するアナログＤＣ電圧を短い間印加することと、コンデンサの端子をトランジスタのゲートに連結し、次に、このトランジスタのソースが接地に連結され、そのドレインが電流源を横切って電圧源Ｖｄｄに連結されることと、フレーム期間に単調に変化するＤＣ電圧ランプを、蓄積コンデンサの別の端子に印加することとからなる方法を提案する。
【００１０】
セルは、このトランジスタのドレインに連結され、その明るさ「黒」または「白」の状態は、このドレインに存在する高または低レベルに依存する。
【００１１】
単調なランプは、原則としては本質的に線形である。しかしながら、それは、完全には線形でなくてもよい。ランプの輪郭に影響を及ぼすことによって、システムのある一定の非線形性を補正したい場合には、ランプが完全には線形でないことが、特に考えられる。非線形的な輪郭を備えたランプによるこのような補正は、たとえば、ある一定の輝度範囲における視覚的な知覚を改善する役割を果たす可能性がある。
【００１２】
本発明による方法は、次の仕方で働く。コンデンサに印加された電圧ランプは、コンデンサによってトランジスタのゲートに伝えられる。ランプの電圧が予めコンデンサに蓄積された電圧に印加されるために、コンデンサに蓄積された電圧（所望のグレーレベルに対応する電圧）がより大きくなり、したがって、ゲートは、それだけ高いレベルから始まる電圧ランプを受け取る。ゲートにおける電圧ランプは、フレーム期間にわたって広がる。開始時にトランジスタはオフであり、そのゲートの電圧は、接地されている（またはより一般的には、固定電位の）ソースに比べて不十分である。トランジスタがオンではない間は電流を導通できない電流源を通して電力を供給されるトランジスタのドレインは、Ｖｄｄと等しい電位レベルであるので、したがって、セルは、第１の状態（たとえば「黒」）にある。ゲートの電圧がトランジスタの閾値電圧ＶＴに達した瞬間に、トランジスタは導通し始め、トランジスタのドレインの電位をゼロに戻す。この瞬間は、最初にコンデンサに蓄積され、かつ所望のグレーレベルと関連する電圧レベルに依存する。液晶セルは、このドレインに接続され、状態を急に変化させ（それはたとえば「白」状態をとる）、そしてフレームの残りの間はこの状態に留まる。したがって、目によって同化されるセルの平均輝度は、コンデンサに最初に蓄積された電圧レベルに依存する。
【００１３】
電圧ランプは、ゼロ電圧レベルと、トランジスタの閾値電圧ＶＴの値とほぼ等しい電圧レベルとの間で変化するのが好ましいが、閾値電圧は、従来的にはゲート−ソース電圧値であり、この値の上ではトランジスタはオンであり、その下ではオフである。
【００１４】
グレーレベルを表わし、かつ蓄積コンデンサに印加されるアナログＤＣ電圧は、０ボルト（基準０ボルトは、フレーム期間のトランジスタのソース電圧である）と、同じ閾電圧値ＶＴとの間で変化する。液晶セルは、各フレームに応じて変化する期間に、供給電圧Ｖｄｄかまたは０ボルト電圧のいずれかを受け取る。
【００１５】
したがって、本発明は、画像ドットまたは画素のアクティブマトリックスおよび周辺回路を含む液晶マトリックスディスプレイであって、このマトリックスが、アドレス線と各行のドットに表示されるグレーレベルを表わすアナログ電圧を供給するための列とのクロスアレイと、行および列のクロスオーバにおける各ドットのための、このクロスオーバに位置する基本液晶セルを制御するための基本電子回路と、を含み、この基本回路が、
−  画像フレーム期間に、列によって印加されるアナログ電圧を蓄積するための少なくとも１つの蓄積コンデンサにして、この蓄積コンデンサの第１の端子がトランジスタのゲートに連結された蓄積コンデンサと、
−  ２つの電圧供給端子間で直列になった基本電流源およびスイッチングトランジスタにして、スイッチングトランジスタのドレインが液晶セルに連結されている基本電流源およびスイッチングトランジスタと、
を含み、
周辺回路が、少なくとも１行の全てのセルに共通の、周期的な電圧ランプを受け取るための手段を含み、ランプが、この行のセルの蓄積コンデンサの第２の端子に印加される液晶マトリックスディスプレイ、を提案する。
【００１６】
このトランジスタのゲート−ソース閾値電圧がＶＴ（この電圧の上で、トランジスタは導通を始める）である場合には、ランプは、ＶＴの振幅を有するのが好ましい。ランプは、画像フレームの期間にわたり、０からＶＴへ、またはＶＴからゼロへ変化する。グレーレベルを表わすアナログ電圧は、原則として０とＶＴとの間で変化する。
【００１７】
電圧ランプは、ディスプレイマトリックスおよびその制御回路を含むモノリシック集積回路の内部または外部に存在するランプジェネレータによって生成される。
【００１８】
本発明は、二重メモリを備えた基本電子回路に各画像ドットが関連しているディスプレイに用いてもよく、この基本電子回路には、１つではなく２つの蓄積コンデンサと、同じ液晶セルに連結され、かつ２つのうちの１つのフレームを交互に動作させる２つのスイッチングトランジスタとがあり、また電圧値が奇数フレームの間に１つのコンデンサに印加されるのに対して、もう一方のコンデンサは、それが前の偶数フレームの間に受け取った電圧を保持するが、その逆でもある。次に、第１のコンデンサに連結されたトランジスタの導通は、奇数フレームの間に無効にされ、偶数フレームの間に有効にされる。二重メモリを備えたこれらの画像ドットの場合には、ランプジェネレータを用いて、マトリックスの全ての画像ドット用に決められたランプを生成することができる。ランプは周期的であり、その周期は画像フレームの周期である。したがって２つのランプジェネレータ（または同一のランプジェネレータの２つの部分）が、２つのうちの１つのフレームを交互に動作させるが、しかし両方とも、マトリックスの全てのドットに供給する。
【００１９】
これに反して、画像ドットが単純なメモリ（単一の蓄積コンデンサおよび単一のスイッチングトランジスタ）を備えたものである場合には、異なるランプが画像ドットの各行に印加され、したがって、１行当たり１つのランプジェネレータが必要になる。このランプは、行のセルにおけるコンデンサの蓄積動作の後に始まり、フレーム期間の残りの間続く。電圧を蓄積する動作は行ごとに実行されるので、ある行のセルにおける蓄積動作の終了を待って、次の行で同じ動作を行うことが必要である。したがって、ランプは、全て同様の期間であるが、行から行へ調子を合わせてシフトされる。
【００２０】
本発明は、連続的な画像フレームが異なる色光を変調するカラーシーケンシャルディスプレイに特に適用可能である。各画像フレームは、単一色のディスプレイに対応し、前記色光が、このフレームの間にマトリックスの前に放射されて、この色に特有の情報に応じてマトリックスによって空間的に変調されるようにする。色光は、この色の供給源（その後、続く色に対応する情報を含む蓄積コンデンサへのランプの印加に同期して、続くフレームのための異なる色の供給源）によって得られる。そうでなければ、色光は、選択された色に関連する情報を含む蓄積コンデンサへのランプの印加とやはり同期して、この色のフィルタ（その後、続くフレームのための他の色のフィルタ）が前方を横切っている白色光から得られる。
【００２１】
本発明の他の特徴および利点は、添付の図面に関連して提供した以下の詳細な説明を読むことによって明らかとなるであろう。
【発明を実施するための最良の形態】
【００２２】
以下において、液晶セルが反射モード（光が観察者の側からディスプレイの方へ放射される）で作動しようと、透過モード（光がディスプレイの背後から生じる）で作動しようと、「ノーマリホワイト」タイプの液晶セルだけが考慮される。「ノーマリホワイト」タイプのセルは、ゼロ電圧がセルの電極間に印加されたときに最大輝度（白）を、また最大供給電圧Ｖｄｄがセルに永続的に印加されたときに最小輝度（黒）を有するものとして観察者によって見られる。
【００２３】
図１は、液晶マイクロディスプレイを制御するための電子装置の全体的な構成を表わす。マトリックスには、行および列に構成された、個別の画像ドットまたは画素Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２等が含まれる。グレーレベル情報（またはもちろんカラーレベル情報）は、最小レベル０ボルトと最大レベルＶＴとの間で変化するアナログ電圧の形態で、列導体Ｃ１、Ｃ２等によって与えられる。
【００２４】
図１のダイヤグラムは、画素が、このアナログ電圧を蓄積するための、偶数および奇数の連続的なフレーム中に交互に動作する２つのコンデンサを含む場合、および画素が、各フレームで内容が更新されるただ１つの蓄積コンデンサを含む場合の両方に有効である。我々は、これら２つのタイプの構造の違いに後で戻る。
【００２５】
所定の瞬間に列に印加される電圧レベルは、この列と、行選択レジスタＲＬによってこの瞬間に作動される行との交点に位置する画素で表示されるグレーレベルを表わす。各行に固有の行導体Ｌ１、Ｌ２等によって、所定の瞬間にこの行の全ての画素を作動させることが可能になり、一度に単一の行が作動するように、他の行の画素は不作動にされる。我々は、行導体Ｌ１が、二重メモリを備えたマトリックスのために２つの行導体Ｌ１ａ、Ｌ２ａに細分されることを後で見てみるが、しかし行の全ての画素はやはり同時に作動される。作動された行の画素は、この瞬間に存在する電圧をそれぞれの列導体で受け取り、それを各画素内の蓄積コンデンサに蓄積する。不作動にされた画素はそれを受け取らず、以前に蓄積できた電圧をメモリに保持する。フレームの間に画素の輝度を操作する（我々が見て取れるように間接的に）のは、フレーム期間を通してメモリに配置されたこのアナログ電圧である。
【００２６】
マトリックスの各ドットに割り当てられる新しい輝度を決定するために、行は、フレームの間に次々に作動される。行の連続的な作動シーケンスを実行するのは、制御レジスタＲＬである。行の各作動のために、この行に対応するグレーレベル電圧が列導体に印加され、これらの電圧は、次の行のために変更される。
【００２７】
行の選択中に列に印加されるアナログ電圧は、次の方法で、アナログ／デジタル変換に基づいて確立してもよい。すなわち、デジタルレジスタＲＣが、この瞬間に選択された列および行の交点に位置するドットに印加されるグレーレベルを表わすデジタル値（たとえば８ビットで符号化された）を各列のために含んでいる。レジスタＲＣは、各新しい行選択において再充電され、また同期化回路（図示せず）が、もちろん、行および列動作を同期させる役割を果たす。レジスタからのデジタル出力（１列当たり１つの出力）が、この列に対応する比較器ＣＭＰ１、ＣＭＰ２．．．に印加される。比較器は、さらに、レジスタＲＣに含むことができる０から最大値（最大値は、８ビットを備えたレジスタでは１列当たり２５５である）まで周期的および定期的にカウントするカウンタＣＰＴの内容を受け取る。カウンタの内容が、確定された列のためにレジスタに含まれた値に達すると、この列に関連する比較器は、単一の短いパルスを供給する。カウンタＣＰＴは、すべての列に対して同じである。列に関連する比較器ＣＭＰ１、ＣＭＰ２、．．．によって供給されるパルスは、それぞれの列導体Ｃ１、Ｃ２に位置しているスイッチＫ１、Ｋ２、．．．を閉じる。このように閉じることにより、我々が見て取れるように、所望のグレーレベルを表わすアナログ電圧が、スイッチによってこの列に印加される。カウンタの周期は、行の周期である。すなわち、カウンタは、新しい行が選択されるたびにカウントを開始し、この行の画素にグレーレベルを蓄積するようにする。
【００２８】
スイッチＫ１、Ｋ２、．．．によって列に印加されるアナログ電圧は、カウンタＣＰＴと同期して動作し、かつ０から最大値（ＶＴ）まで線形的に変化する電圧を生成する線形電圧ランプジェネレータから生じる。このランプは、行の各新しい選択と共に更新される。これは、ドットのマトリックス全体に共通である。したがって、カウンタが、０から最大の内容までカウントするにつれて、ランプは、０からその最大値まで上昇する。したがって、ランプの瞬間的な電圧は、カウンタの内容に比例する。スイッチを閉じるためのパルスは、カウンタの内容が所望の値と等しい瞬間に立ち上がり、またランプは、この瞬間に、この値に比例する値を有する。列レジスタＲＣから生じる、所望のグレーレベルを表わす値を、選択された行の画素におけるメモリにロードするために、列導体に印加されるのは、この瞬間におけるランプの瞬時値である。
【００２９】
例として、ランプジェネレータは、単に、カウンタＣＰＴの内容を受け取るデジタル／アナログ変換器ＤＡＣによって構成してもよい。
【００３０】
本発明によるディスプレイの全体的な構成においてまた発見されるのは、別のランプジェネレータＧＲであり、このランプジェネレータは、マトリックスの画素が二重メモリを有する場合には、２つのランプジェネレータＧｒａ、Ｇｒｂにおそらく分割される。このランプジェネレータは、各フレームにおいて電圧ランプを提供するが、この電圧ランプは、原則として線形であり、画像フレームの期間に等しい、０から最高電圧までの上昇期間を有する。このランプジェネレータは、行および列の各クロスオーバにローカルに存在する基本液晶セルの電極に印加される電圧の駆動段階中に、マトリックスの全ての画素に、原則として線形の電圧ランプを印加する役割を果たす。しかしながら、次のことに留意されたい。すなわち、単純なメモリを備えた画素の場合には、ランプジェネレータは、マトリックスにある行と同じ数の、調子を合わせてシフトされるランプを生成できなければならず、各ランプがそれぞれの行に印加されるのに対して、二重のメモリを備えた画素の場合には、ジェネレータは、後で説明する対処に従って、マトリックスの全てのドットに対して単一のランプを生成するだけで十分である。ランプジェネレータは、ディスプレイマトリックスを担持する集積回路にか、またはこの集積回路の外部に具現してもよく、後者の場合、集積回路には、ランプ信号の受信のために確保された入力部が含まれる。
【００３１】
図２は、行Ｌ１および列Ｃ１のクロスオーバに位置する画素に関連する基本電子回路の構成を示すが、この回路は、このクロスオーバの場所に位置している。図示した構成は、各画素が、画素にローカルに蓄積されるグレーレベルを表わすアナログ電圧の二重メモリを含む実施形態に、対応する。
【００３２】
全体的として、二重メモリを備えた画素の動作方法は、以下の通りである。奇数フレームの間に、それぞれのグレーレベルを画素それぞれの第１のメモリに蓄積する動作が実行され、以前の偶数フレームの間に第２のメモリに蓄積したグレーレベルを用いて、セルのディスプレイを駆動する。奇数フレームに続く偶数フレームの間に、以前に第１のメモリに蓄積された電圧を用いて、各画素に関連する液晶セルによってディスプレイを駆動し、この時間の間に、新しいグレーレベルが、同じセルに関連する第２のメモリに蓄積される。したがって、各フレームの期間全体を、セルのディスプレイを駆動する動作に用いることができるのに対して、１画素当たりただ１つの蓄積メモリがあった場合には、蓄積動作のためにフレームの一部を用い、セルの本来の制御のためにフレームの別の一部を用いることが必要であったろう。
【００３３】
第１のメモリは第１の蓄積コンデンサＣａによって構成され、第２のメモリは第２の蓄積コンデンサＣｂによって構成される。コンデンサＣａは、行選択スイッチＬ１ａを介して列導体Ｃ１に、第１の端子により連結してもよく、コンデンサＣｂは、別の行選択スイッチＫＬ１ｂによって同じ列導体Ｃ１に、第１の端子により連結してもよい。この接続を確立するために、スイッチＫＬ１ａは、奇数フレームの間だけ、かつ行Ｌ１が、その行の画素に新しいグレーレベルを蓄積する動作のために、行選択レジスタＲＬによって選択されたときだけ、閉じられる。スイッチＫＬ１ｂは、偶数フレームの間だけ、かつグレーレベルを受け取るのが行Ｌ１の順番であるときだけ、閉じられる。奇数フレームの間、行の画素にグレーレベルを蓄積する動作の間に、コンデンサＣａの第２の端子は接地され、その結果、この瞬間に列Ｃ１に存在するアナログ電圧は、スイッチＫＬ１ａを横切って、コンデンサＣａの端子に印加される。思い出されるであろうが、この電圧は、ランプの電圧レベルが、列レジスタＲＣによって数的に定義された値に一致する瞬間に、スイッチＫ１（図１）によってサンプリングされたランプから生じる。
【００３４】
スイッチＫＬ１ａは、第１の行導体Ｌ１ａによって制御され、スイッチＫＬ１ｂは、第２の行導体Ｌ１ｂによって制御される。行Ｌ１は、これらの２つの導体によって定義され、行選択レジスタは、確定されたフレームのために用いられる行導体の選択を決定する。Ｌ１ａは奇数フレーム用であり、Ｌ１ｂは偶数フレーム用であるが、しかしそれは、常に画素Ｌ１の行の画素の問題である。
【００３５】
フレームが奇数フレームかまたは偶数フレームかどうかに依存して、コンデンサＣａまたはＣｂにアナログ電圧をロードした後で、対応する行選択スイッチＫＬ１ａまたはＫＬ１ｂが開かれ、コンデンサＣａまたはＣｂは、これからは絶縁されて、このフレームの残りの間（すなわち、他の行の充電の間）、および次のフレームの間（すなわち、本来の表示動作の間）一定の電荷を保持する。
【００３６】
アナログ電圧を行に蓄積した後、行選択レジスタの順序付けによって、次の行が選択される。スイッチを閉じるための行の選択は、奇数フレームの間ではスイッチＫＬ１ａだけに、偶数フレームの間ではスイッチＫＬ１ｂだけに影響を及ぼす。
【００３７】
蓄積コンデンサＣａの第１の端子（すなわち、スイッチＫＬ１ａに連結された端子）はまた、参照符号Ｔａによって示されたＭＯＳトランジスタのゲートに連結されているのに対して、コンデンサＣｂの第１の端子は、ＭＯＳトランジスタＴｂのゲートに連結されている。
【００３８】
トランジスタＴａのソースは、接地（すなわち、ゼロと見なすことができる電位基準）に連結されるが、偶数フレームの間だけである。スイッチＫＴ１ａは、トランジスタＴａのソースと接地との間に置かれて、奇数フレームの間は、トランジスタＴａによる電流の導通をディスエーブルする。マトリックスの全ての画素のスイッチＫＴ１ａは、偶数フレームの全期間は閉じられるが奇数フレーム期間は開くように、同時に制御される。同じように、トランジスタＴｂのソースは、奇数フレームの全期間は閉じられ、かつ偶数フレームの間は開かれるスイッチＫＴ１ｂによって、接地に連結される。
【００３９】
トランジスタＴａのドレインおよびトランジスタＴｂのドレインは、図１の基本回路がローカルに関連する画素に対応する液晶セルＬＣの第１の電極に連結されている。特に、セルは、トランジスタＴａのドレインによって偶数フレームの間にか、またはトランジスタＴｂのドレインによって奇数フレームの間に、セルの電極に電圧を印加することにより制御される。
【００４０】
セルには、一般に全マトリックスに共通であり、かつ最初は０ボルトの接地電位にされていると見なされる第２の電極が含まれる。
【００４１】
トランジスタＴａおよびＴｂのドレインは、さらに、一般的な電源Ｖｄｄとドレインとの間に連結されたＰＭＯＳトランジスタによって構成された同一の定電流源ＳＣ１に連結されるが、このトランジスタは、自身における電流が固定されるように、そのゲートを電位Ｖｐｏｌに接続している。特に、ゲート電位は、このトランジスタにおける電流が固定電流源（図示せず）の電流のイメージであるように、従来の電流ミラー装置によって決定してもよい。定電流の値は、従来的には電位Ｖｐｏｌによっておよびトランジスタのチャンネルのジオメトリによって決定される。全ての画素の定電流源は、同一である。この電流源ＳＣ１は、フレームが奇数かまたは偶数かに依存して、トランジスタＴａまたはトランジスタＴｂに、たとえば約１００ナノアンペアのオーダの固定電流を供給するが、しかしながら、トランジスタＴａ（またはＴｂ）がオン状態にあり、オフ状態にないという条件に基づいて供給する。見て取れるように、これらのトランジスタの状態は、コンデンサＣａまたはＣｂによってそのゲートに印加される電位によって決定される。
【００４２】
最後に、奇数フレームの間にコンデンサＣａの第２の端子に印加される電位はゼロであるが、しかし偶数フレームの間に、この第２の端子は、図１に関連して言及した、マトリックスの全てのセルに共通の線形電圧ランプジェネレータによって決定される電位を印加される。反対に、奇数フレームの間に、同じ電圧ランプが、コンデンサＣｂの第２の端子に印加されるのに対して、偶数フレームの間は、ゼロ電位がこの端子に維持される。
【００４３】
ランプジェネレータは線形アナログ電圧ランプを生成するが、このランプは、フレームの開始時に０から始まり、フレームの終了時に、トランジスタＴａまたはＴｂをスイッチオンするための閾値電圧ＶＴと好ましくは等しい最大値に達する。この閾値電圧ＶＴは、ＶＴより大きな値がトランジスタを導通状態にしかつＶＴより低い値がトランジスタの導通をディスエーブルするように、トランジスタのゲートとソースとの間に印加される電圧の境界である。これは、従来通りに約１ボルトであってもよいが、しかしトランジスタに自由に閾値を選択させることが可能である。
【００４４】
我々は、ここで、挿入句的に次のことを言いたい。すなわち、蓄積コンデンサに蓄積されるアナログ電圧は、０に等しい最小値と、原則としてＶＴに等しい最大値との間で変化可能な値を原則として有し、任意の中間値は、白レベル（最小値０のための）と黒レベル（最大値ＶＴのための）との間の中間のグレーレベルを備えた照度を生じることができるように意図されている、ということである。
【００４５】
ディスプレイマトリックスは次の方法で動作する。すなわち、奇数フレームの間に、行ごとに、０とＶＴとの間に位置しかつ各画素に望ましいグレーレベルを表わすアナログ電圧値Ｖｉで、マトリックスの全てのコンデンサＣａを充電した後、スイッチＫＴ１ａは、トランジスタＴａのソースを接地するために、次の偶数フレームの開始時に閉じられ、そして０から始まって、フレームの期間に等しい時間の後にＶＴに達する線形電圧ランプが、コンデンサＣａの第２の端子に印加される。それゆえ、トランジスタＴａのゲートに存在する電圧は、所定の瞬間のランプ、およびコンデンサに最初に充電された電圧Ｖｉの電圧合計Ｖｒである。
【００４６】
この電圧合計Ｖｒは線形的に変化し、Ｖｉから始まってＶｉ＋ＶＴで終了する。トランジスタＴａのゲートに印加される電圧Ｖｒが、トランジスタＴａの導通閾値である値ＶＴ未満である限り、トランジスタＴａは、電流源ＳＣ１が電流を導通せずかつトランジスタのドレイン電圧（また、液晶の第１の電極に印加される電圧）がＶｄｄに等しいように、オフに留まり、第２の電極または対向電極は、０ボルトである。液晶は、いわゆる「ノーマリホワイト」マトリックスのために「黒」状態である。ゲートに印加される電圧がＶＴより大きくなると、トランジスタＴａは導通状態になり、電極を接地する。液晶は、「白」状態に切り換わる。
【００４７】
セルが黒である時間と、セルが白である時間との間の比率は、コンデンサＣａに蓄積されるグレーレベル値Ｖｉに正比例する。Ｖｉ＝０に対しては、トランジスタＴａは、フレームの終了時だけ導通状態になり、セルに印加される電圧は、全フレームの間、Ｖｄｄである。セルは、フレーム時間の１００％の間、黒である。Ｖｉ＝Ｖｄｄ（Ｖｉの最大可能値）に対しては、トランジスタは、正にフレームの開始から導通状態になり、セルに印加される電圧は、全フレームの間、０である。セルは、フレーム時間の１００％の間、白である。中間のＶｉに対しては、セルは、フレーム時間の比率Ｖｉ／ＶＴの間は黒（Ｖｄｄの印加）であり、フレーム時間の一部（ＶＴ−Ｖｉ）／ＶＴの間は白（０ボルトの印加）である。フレーム周期は短く（典型的には１／２５秒）、目は、黒と白との間の変化を同化する。目によって知覚される等価なグレーレベルは、値Ｖｉ／ＶＴによって、したがって値Ｖｉによって直接表わされる（ノーマリホワイトセルに関しては、Ｖｉが大きければそれだけ明るいグレー）。
【００４８】
図２のダイヤグラムにおいて、スイッチは、ＭＯＳトランジスタによって具現されている。コンデンサＣａおよびＣｂもまた、原則としてＭＯＳトランジスタによって具現されているが、これらのトランジスタのドレインおよびソースが結合されて、チャンネルと一緒に第１のコンデンサ電極を形成し、その絶縁ゲートが、第２の電極を形成する。本発明による図に関して、画素に関連する回路にはわずかな数の素子しか含まれず、その結果、この回路の全体的な実装面積が抑えられることに留意されたい。
【００４９】
動作方法は、前のフレームの間に蓄積されたグレーレベル電圧を、フレーム全体のために保持するコンデンサＣａまたはＣｂの能力に部分的に依存する。本発明による回路は、コンデンサの電荷を失わせる電流リーク経路がほとんどないことを示す。
【００５０】
図２のダイヤグラムにおいて、液晶セルが、第１の電極をトランジスタＴａおよびＴｂのドレインに連結し、第２の電極または対向電極を接地に連結していると、簡略化のために仮定されている。しかしながら、液晶の端子にゼロ平均電圧が存在するように対処することによって液晶を減極することが、一般に必要であるが、そうでないのは、第２の電極が常に接地されている場合、および第１が０ボルトとＶｄｄとの間を振動する場合である。この理由で、従来的には対処がなされ、そして本発明は、この対策と共存可能で、液晶に印加される電圧の方向を周期的に逆にする。
【００５１】
たとえば、第１のフレームまたは第１の一連のフレームにおいて、対向電極が０ボルトである場合、第２のフレームまたは第２の一連のフレームにおいて、対向電極がＶｄｄであることを保証するように、対処をしてもよい。しかしながら、対向電極がＶｄｄであれば、セルは、第１の電極が０ボルトであるという条件で黒になり、第１の電極がＶｄｄであるという条件で、白になる。このことが意味するのは、同じグレーレベルを得るためには、コンデンサに蓄積された、このレベルを表わすアナログ電圧がＶｉである場合に、Ｖｉではなく、平均電圧Ｖｄｄ−Ｖｉと同等のものをセルの第１の電極に印加することが必要である、ということである。このことは、フレーム時間の一部Ｖｉ／ＶＴの間に０ボルトの電圧を、そして一部（ＶＴ−Ｖｉ）／ＶＴの間に電圧Ｖｄｄを印加することが必要であることを意味する。したがって、これは、対向電極が０ボルトであり、かつ電圧Ｖｄｄが一部Ｖｉ／ＶＴの間に印加され、電圧Ｖｄｄが一部（ＶＴ−Ｖｉ）／ＶＴの間に印加される場合の反対である。
【００５２】
したがって、液晶セルの分極のこの交替を実行できるように望む場合に、ランプジェネレータによって供給され、かつ画素のコンデンサＣａおよびＣｂに印加されるランプの方向を周期的に逆にすることは、極めて簡単にできるであろう。したがって、たとえば、偶数フレームの間にコンデンサＣａに印加されるランプは、フレームの開始時にＶＴから始まり、フレームの終了時に０ボルトまで線形的に低下する降下ランプであってもよい。
【００５３】
液晶の第２の電極に印加される分極０またはＶｄｄが交替されるのと同時の、ランプの方向の交替による分極の交替は、全てのフレームまたは１つおきのフレームで周期的に行なうことができる。それが全てのフレームである場合には、２つの蓄積コンデンサの１つが上昇ランプを規則正しく受け取り、もう一方が降下ランプを規則正しく受け取ることを保証するように対処してもよい。
【００５４】
全てのフレームで、２つのコンデンサのために同じ上昇ランプを保持し、かつセルのマトリックスの対向電極における分極の交替と同期して列レジスタＲＣにおけるデジタルデータを単に逆にすることもまた可能である。また、列レジスタにおけるデジタルデータの値を逆にせずに、たとえば、電圧Ｖｉを確立するデジタル／アナログ変換器によって生成されるランプを逆にすることによって、アナログ電圧Ｖｉの値の大きさを逆にすることもまた可能である。これは、カウンタＣＰＴの内容ではなく、このカウンタの内容の補数を変換器に印加することによって行うことができる。ここで繰り返すと、変換器の入力におけるこの変化を、対向電極の分極の変化と同期させることが必要である。
【００５５】
たとえば、このマトリックスを備えたカラーシーケンシャルディスプレイを作製したい場合には、第１の色に対応するグレーレベル情報が、確定されたフレーム、たとえば奇数フレーム用の列レジスタへ導入され、この情報が、全ての行に対して、画素のメモリに連続的に蓄積される。この情報の表示用のアクティブフレームである次の偶数フレームの間に、第２の色に対応する情報がメモリに配置され、かつディスプレイによって変調される第１の色光が放射される。次の奇数フレームを待って、第２の色の情報を表示する。
【００５６】
異なる用途（色がないか、または連続的なカラーモードで動作しない任意の事象における）のためには、単に、１つのコンデンサＣａ、１つのトランジスタＴｂ、画素の１行当たり１つの行導体を含む単純なメモリを備えた画素で十分である。したがって、これによって、コンデンサＣｂ、トランジスタＴｂ、スイッチＫＴ１ａ、ＫＴ１ｂ、ＫＬ１ｂ、導体Ｌ１ｂを省くこと、およびより小さな実装面積を有するメモリドットを得ることが可能になる。しかしながら、これによって、画素の各行のために、ランプジェネレータを設けることが必要になる。画像フレームの表示は、プログレッシブである。第１の画像行の情報が、列レジスタに蓄積され、選択レジスタＲＬによるこの行の選択の間に、アナログ電圧Ｖｉに変換される。直後に、この行の選択の停止によって、一方では次の行の選択が、他方ではフレームの期間を有する電圧ランプの始動が開始され、このランプが、蓄積コンデンサＣａに印加される。第２行に対しては、ランプの印加は、第２の行の選択の終了からちょうど始まり、またランプは、同じ期間を有する等々である。したがって、線形ランプ生成周辺回路は、より複雑である。
【図面の簡単な説明】
【００５７】
【図１】ディスプレイを制御するための電子回路アーキテクチャの一般図を表わす。
【図２】ディスプレイの画素に関連する基本電子回路の詳細を表わす。
【図１】
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【図２】
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【国際調査報告】
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