(57)【要約】  第１の電荷ポンプが電圧加算器段を複数備える。第１の電圧加算器段は、入力電圧信号ＶＣＣを受け取り、クロック信号に応答して２* ＶＣＣとＶＣＣとの間を交番する第１の電圧信号を出力する。Ｎ番目の電圧加算器段は先行段から入力電圧信号ＶＣＣと第１の電圧信号を受け取り、Ｎ* ＶＣＣとＶＣＣとの間で交番する第２の電圧信号を出力する。個々の加算器段内に設けられるコンデンサはＶＣＣの最大使用電圧を維持するように要求される。別の実施形態では、第１の電荷ポンプを１以上の倍電圧器段と組み合わせて、さらに高い出力電圧の発生を図るようにしてもよい。
2007502096.tif 000002
【特許請求の範囲】
【請求項１】
電圧を発生させる方法において、
電源電圧ＶＣＣを出力するステップと、
個々のクロックサイクルを有するクロック信号を出力するステップと、
ＶＣＣにＶＣＣを加算して、２* ＶＣＣにほぼ等しい第１の電圧信号を発生させるステップと、
前記第１の電圧信号にＶＣＣを加算して、３* ＶＣＣにほぼ等しい第２の電圧信号を発生させるステップと、
前記第２の電圧信号を２倍にして、クロックサイクルに応答して６* ＶＣＣにほぼ等しい第３の電圧信号を発生させるステップと、
を有する電圧を発生させる方法。
【請求項２】
前記第３の電圧信号を２倍して、クロックサイクルに応答して１２* ＶＣＣにほぼ等しい第４の電圧信号を発生させるステップをさらに有する請求項１記載の方法。
【請求項３】
電荷ポンプにおいて、
入力電圧信号ＶＣＣを受け取る第１の電圧加算器段であって、前記第１の電圧加算器段は、第１および第２の位相を有するクロック信号に応答して第１および第２の電圧信号を出力するように動作することができ、前記第１の電圧信号は、前記クロック信号の第１の位相中の２* ＶＣＣと前記クロック信号の第２の位相中のＶＣＣにほぼ等しく、前記第２の電圧信号は、前記第１の電圧信号を相補する第１の電圧加算器段と、
前記入力電圧信号ＶＣＣと前記第１および第２の電圧信号を受け取る第２の電圧加算器段であって、前記第２の電圧加算器段は、前記クロック信号に応答して第３および第４の電圧信号を出力するように動作することができ、前記第３の電圧信号は、前記クロック信号の第１の位相中の３* ＶＣＣと前記クロック信号の第２の位相中のＶＣＣにほぼ等しく、前記第４の電圧信号は、前記第３の電圧信号を相補する第２の電圧加算器段と、
を備える電荷ポンプ。
【請求項４】
１以上の電圧加算器段であって、Ｎ番目（整数Ｎ＞２）の電圧加算器段は、前記入力電圧信号ＶＣＣおよび（２* Ｎ−３）番目と（２* Ｎ−２）番目の電圧信号を受け取り、前記クロック信号に応答して（２* Ｎ−１）番目と（２* Ｎ）番目の電圧信号を出力するように動作することができ、前記（２* Ｎ−１）番目の電圧信号は、前記クロック信号の第１の位相中の（Ｎ＋１）* ＶＣＣと前記クロック信号の第２の位相中のＶＣＣにほぼ等しく、前記（２* Ｎ）番目の電圧信号は、前記（２* Ｎ−１）番目の電圧信号を相補する１以上の電圧加算器段をさらに備える請求項３記載の電荷ポンプ。
【請求項５】
複数の倍電圧器段であって、前記複数の倍電圧器段のうちの第１の倍電圧器段は、前記第３および第４の電圧信号を受け取り、前記複数の倍電圧器段のうちの第２の倍電圧器段へ第５および第６の電圧信号を出力するなどであり、Ｋ番目（整数Ｋ＞０）の倍電圧器段は、前記（２* Ｋ＋１）番目および前記（２* Ｋ＋２）番目の電圧信号を受け取り、前記Ｋ番目の倍電圧器段は、前記クロック信号に応答して前記（２* Ｋ＋３）番目および前記（２* Ｋ＋４）番目の電圧信号を出力するように動作することができ、前記（２* Ｋ＋３）番目の電圧信号は、前記クロック信号の第１の位相中の３* ２K*ＶＣＣと前記クロック信号の第２の位相中の３* ２(K-1)*ＶＣＣにほぼ等しく、前記（２* Ｋ＋４）番目の電圧信号は、前記（２* Ｋ＋３）番目の電圧信号を相補する複数の倍電圧器段をさらに備える請求項３記載の電荷ポンプ。
【請求項６】
前記第１の電圧加算器段は、第１のコンデンサを備え、前記電荷ポンプは、前記クロック信号に応答して前記クロック信号の第２の位相中の入力電圧信号ＶＣＣと並列の第１のコンデンサを充電し、前記充電された第１のコンデンサを前記クロック信号の第１の位相中の入力電圧信号ＶＣＣと直列に結合するように構成されることによって、前記第１のコンデンサが、前記第１の電圧信号を出力することができる請求項３記載の電荷ポンプ。
【請求項７】
前記第１の電圧加算器段が、第２のコンデンサを備え、前記電荷ポンプは、前記クロック信号に応答して前記クロック信号の第１の位相中の入力電圧信号ＶＣＣと並列の第２のコンデンサを充電し、前記充電された第２のコンデンサを前記クロック信号の第２の位相中の入力電圧信号ＶＣＣと直列に結合するように構成されることによって、前記第２のコンデンサが、前記第２の電圧信号を出力することができる請求項６記載の電荷ポンプ。
【請求項８】
前記第２の電圧加算器段が、第３のコンデンサを備え、前記電荷ポンプは、前記クロック信号に応答して前記クロック信号の第２の位相中の入力電圧信号ＶＣＣと並列の第３のコンデンサを充電し、前記充電された第３のコンデンサを前記クロック信号の第１の位相中の第１の電圧信号と直列に結合するように構成されることによって、前記第３のコンデンサが、前記第３の電圧信号を出力することができる請求項７記載の電荷ポンプ。
【請求項９】
前記第２の電圧加算器段が、第４のコンデンサを備え、前記電荷ポンプは、前記クロック信号に応答して前記クロック信号の第１の位相中の入力電圧信号ＶＣＣと並列の第４のコンデンサを充電し、前記充電された第４のコンデンサを前記クロック信号の第２の位相中の第２の電圧信号と直列に結合するように構成されることによって、前記第４のコンデンサが、前記第４の電圧信号を出力することができる請求項８記載の電荷ポンプ。
【請求項１０】
入力電圧信号ＶＣＣから電圧信号を発生させる方法において、
クロック信号を出力するステップと、
前記クロック信号に応答して前記入力電圧信号ＶＣＣを加算して、前記クロック信号の第１の位相中の２* ＶＣＣと前記クロック信号の第２の位相中のＶＣＣにほぼ等しい第１の電圧信号を発生させるステップと、
前記クロック信号に応答して前記第１の電圧信号に前記入力電圧信号ＶＣＣを加算して、前記クロック信号の第１の位相中の３* ＶＣＣと前記クロック信号の第２の位相中のＶＣＣにほぼ等しい第２の電圧信号を発生させるステップと、
を有する入力電圧信号ＶＣＣから電圧信号を発生させる方法。
【請求項１１】
前記クロック信号に応答して前記第２の電圧信号を２倍にして、前記クロック信号の第１の位相中の６* ＶＣＣと前記クロック信号の第２の位相中の３* ＶＣＣにほぼ等しい第３の電圧信号を発生させるステップをさらに有する請求項１０記載の方法。
【請求項１２】
前記クロック信号に応答して前記第３の電圧信号を２倍にして、前記クロック信号の第１の位相中の１２* ＶＣＣと前記クロック信号の第２の位相中の６* ＶＣＣにほぼ等しい第４の電圧信号を発生させるステップをさらに有する請求項１１記載の方法。
【請求項１３】
前記クロック信号に応答して前記入力電圧信号ＶＣＣを加算して、前記クロック信号の第２の位相中の２* ＶＣＣと前記クロック信号の第１の位相中のＶＣＣにほぼ等しい第５の電圧信号を発生させるステップと、
前記クロック信号に応答して前記第５の電圧信号に前記入力電圧信号ＶＣＣを加算して、前記クロック信号の第２の位相中の３* ＶＣＣと前記クロック信号の第１の位相中のＶＣＣにほぼ等しい第６の電圧信号を発生させるステップと、
をさらに有する請求項１２記載の方法。
【請求項１４】
前記クロック信号に応答して前記第６の電圧信号を２倍にして、前記クロック信号の第２の位相中の６* ＶＣＣと前記クロック信号の第１の位相中の３* ＶＣＣにほぼ等しい第７の電圧信号を発生させるステップをさらに有する請求項１３記載の方法。
【請求項１５】
前記クロック信号に応答して前記第７の電圧信号を２倍にして、前記クロック信号の第２の位相中の１２* ＶＣＣと前記クロック信号の第１の位相中の６* ＶＣＣにほぼ等しい第８の電圧信号を発生させるステップをさらに有する請求項１４記載の方法。
【請求項１６】
電荷ポンプにおいて、
第１のコンデンサと、
入力電圧信号ＶＣＣまで前記第１のコンデンサを連続的に充電し、前記充電されたコンデンサを前記入力電圧信号ＶＣＣと直列化し、それによって前記第１のコンデンサがＶＣＣと２* ＶＣＣとの間で実質的に交番する第１の電圧信号を出力する第１の手段と、
第２のコンデンサと、
前記第１の電圧信号が２* ＶＣＣに等しいとき、前記第１の電圧信号を用いて前記第２のコンデンサを２* ＶＣＣまで連続的に充電し、前記充電された第２のコンデンサを前記入力電圧信号ＶＣＣと直列化し、それによって前記第２のコンデンサが３* ＶＣＣとＶＣＣとの間で実質的に交番する第２の電圧信号を出力する第２の手段と、
を備える電荷ポンプ。
【請求項１７】
前記第１の手段が前記クロック信号に応答することによって、前記第１の電圧信号が前記クロック信号の第１の位相中の２* ＶＣＣと前記クロック信号の第２の位相中のＶＣＣにほぼ等しい請求項１６記載の電荷ポンプ。
【請求項１８】
前記第２の手段が前記クロック信号に応答することによって、前記第２の電圧信号が前記クロック信号の第１の位相中の３* ＶＣＣと前記クロック信号の第２の位相中のＶＣＣにほぼ等しい請求項１７記載の電荷ポンプ。
【請求項１９】
第１の電荷ポンプ段と複数の後続する電荷ポンプ段を有する電荷ポンプにおいて、個々の後続する電荷ポンプ段は、
誘電体層を有する少なくとも１つのコンデンサであって、前記コンデンサは、前記誘電体層の両端にわたる電圧が前記電荷ポンプの入力電圧を上回らないように構成される少なくとも１つのコンデンサを備える電荷ポンプ。
【請求項２０】
前記誘電体層は、個々の電荷ポンプ段の電圧出力未満であるブレークダウン電圧を有する請求項２０記載の電荷ポンプ。
【請求項２１】
電荷ポンプにおいて、
複数の電荷ポンプ段であって、少なくとも２つの段は、入力電圧と電源電圧との和である出力電圧を個々に発生させる追加段である複数の電荷ポンプ段と、
入力電圧の２倍である出力電圧を発生させる倍電圧器段である少なくとも１つの段と、
を有する電荷ポンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電圧発生回路に関し、特に、集積回路などの用途で実現される場合の面積効率の高い電荷ポンプ回路に関する。
【背景技術】
【０００２】
電荷ポンプでは、そのＤＣ入力電圧よりも大きなＤＣ出力電圧を出力するために切り替え処理が利用される。一般に、電荷ポンプは、入力部と出力部との間のスイッチと結合されるコンデンサを備える。１つのクロック位相（充電用半サイクル）中、コンデンサは入力部と並列に結合することによって、入力電圧まで充電される。第２のクロック位相（転送用半サイクル）中、充電されたコンデンサは入力電圧と直列に結合することによって、出力電圧が入力電圧レベルの２倍を出力する。この切り替え処理を図１Ａおよび１Ｂに例示する。図１Ａでは、充電用半サイクルを例示するためにコンデンサ５が入力電圧ＶINと並列に配列される。図１Ｂでは、半サイクルの転送を例示するために充電されたコンデンサ５が入力電圧と直列に配列される。したがって、図１Ｂからわかるように、充電されたコンデンサ５の正の端子は接地に対して２* ＶINとなる。
【０００３】
前述した一般的な電荷ポンプは、半サイクルの転送中にのみ電力の転送を行う。米国特許第５，４３６，５８７号（特許文献１）には、複数の倍電圧器段に先行する電圧加算器段を有する電荷ポンプが開示され、個々の段によってクロック位相毎に電力の転送が行われる。この特許は、本願明細書において参照により援用されている。個々の段には、前述したような充電用半サイクルと転送用半サイクルとに従ってサイクルする２つのコンデンサを含む。しかし、２つのコンデンサは、一方が充電されると他方が電力の転送行い、また逆に一方が電力の転送を行うと他方が充電されるように相補的に駆動される。このようにして、個々の段は個々のクロック位相中に電力の転送を行うことができる。電圧加算器段は加算器を意味するものであってもよい。というのは、ＤＣ電源電圧（ＶＣＣ）と振幅ＶＣＣのＣＬＫ信号を受け取ることに応答して、加算器段がＶＣＣ＋ＶＣＣに等しいＤＣ出力電圧を出力するからである。Ｎ番目の倍電圧器段が直列に配列されることによって、Ｎ番目の倍電圧器段は、その倍電圧器段の入力電圧として、（Ｎ−１）番目の倍電圧器段によって発生される出力電圧を受け取る。倍電圧器段は、倍電圧器を意味するものであってもよい。というのは、個々の倍電圧器段は、入力電圧を受け取り、その入力電圧の２倍に等しい出力電圧を出力するからである。電圧加算器段によって発生される電圧よりも高い出力電圧が倍電圧器段により出力されても、電圧加算器段内における場合に比べると倍電圧器段内のコンデンサの両端にわたってさらに大きな電圧応力が生じる。特に、Ｎ番目の倍電圧器段内のコンデンサはＶＣＣ* ２(N-1) の電圧応力に耐えなければならないのに対して、電圧加算器段内のコンデンサはＶＣＣの電圧応力のみに耐える必要がある。倍電圧器段内のコンデンサがさらに大きな電圧応力に耐えなければならないので、これらのコンデンサは絶縁破壊と短絡とを防ぐためにさらに厚い酸化膜絶縁層を必要とする。一般に、コンデンサのプレート間で維持される最大使用電圧がｍ倍上昇した場合、この係数分だけ分離距離を大きくする必要もある。
【０００４】
倍電圧器段で使用されるコンデンサに必要なさらに厚い酸化膜は、これらの段に必要なチップ面積に対して以下のような影響を与える。この説明は使用されるコンデンサ用の並列プレートトポロジーを想定するものではあるが、他のコンデンサのトポロジーに対してもこの説明を同様に適用することができる。並列プレートコンデンサの静電容量Ｃはコンデンサのプレート面積Ａをコンデンサの分離距離Ｄで除した値に比例する。集積回路処理において、電力供給電圧ＶＣＣを高い信頼性で維持するように最適化するある特定の酸化膜厚が一般に設けられ、この酸化膜厚は一般にゲート酸化膜厚と呼ばれる。主要な電荷ポンプの出力電圧を高い信頼性で維持することができる１つの別の酸化膜厚が設けられる場合も多く、この酸化膜は高電圧ゲート酸化膜と呼ばれることもある。典型的には、この酸化膜厚はゲート酸化膜の膜厚よりも３〜８倍厚く、唯一のタイプのトランジスタ（通常ｎＭＯＳ）にこの酸化膜厚が施される場合が多い。不都合なことに、任意の複数の特定のＶＣＣ用として最適化することができる厚さを持つ追加の酸化膜を施すことは非常に困難であり、かつ／またはコストのかかるものである。分離距離Ｄが大きくなるにつれて同じ静電容量Ｃを達成するために、ＶＣＣよりも大きな電圧の維持に必要な個々のコンデンサの面積Ａも３〜８倍に増やす必要があり、これは別途使用するために利用可能なチップの面積を大幅に減らす。この３〜８という係数は非常に大きなものであるため、コンデンサ面積が制御トランジスタのすべてに関連する面積を完全に凌駕するものとなるかもしれない。
【０００５】
別のタイプの電荷ポンプが、２００２年９月２７日出願の“フィボナッチ数増倍を有する電荷ポンプ”という米国特許出願第１０／２６０，１１５号（特許文献２）に開示されている。この特許出願の内容は、本願明細書において参照により援用されている。このタイプの電荷ポンプでは、所定の段の電圧出力は先行する２つの段の出力値の和である。この開示されている実装例には、前に引用した米国特許第５，４３６，５８７号（特許文献１）に示されているコンデンサのように、段当たり１つのコンデンサが設けられているが、このコンデンサは個々の段で次第に高くなる電圧を維持する能力を有する必要があり、したがって広いコンデンサ面積の場合と同じ欠点がある。
【０００６】
したがって、面積効率の高い電荷ポンプに対する要望が当業者の間には存在する。
【特許文献１】米国特許第５，４３６，５８７号
【特許文献２】米国特許出願第１０／２６０，１１５号
【発明の開示】
【０００７】
面積効率の高い電荷ポンプは、逐次電圧を上げる段を備える。段は、段における個々のコンデンサがそれらの誘電体の両端にわたって印加される電圧が高くならないように構成される。したがって、段が電荷ポンプの入力電圧の数倍である電圧出力部を有するとしても、コンデンサ誘電体はほぼ電荷ポンプの入力電圧である電圧だけで済むように構成される。これにより、さらに薄いコンデンサ誘電体の利用が可能となる。これによって、高い電圧を維持する場合に比べてコンデンサ面積を狭くすることが可能となる。
【０００８】
本発明の１つの態様によれば、電荷ポンプは、カスケード状に配列されるＮ個の電圧加算器段を備える。第１の電圧加算器段は、ＤＣ電源電圧ＶＣＣを受け取り、クロック信号に応答して第１の電圧信号とその相補電圧信号とを出力するように動作するこができ、この第１の電圧信号は、クロック信号の第１の位相中の２* ＶＣＣとクロック信号の第２の位相中のＶＣＣにほぼ等しく、この相補電圧信号は、クロック信号の第１の位相中のＶＣＣとクロック信号の第２の位相中の２* ＶＣＣにほぼ等しい。Ｎ番目の電圧加算器段は、（Ｎ−１）番目の電圧信号とその相補電圧信号を受け取り、クロック信号に応答してＮ番目の電圧信号とその相補電圧信号を出力するように動作することができ、このＮ番目の電圧信号は、クロック信号の第１の位相中の（Ｎ＋１）* ＶＣＣとクロック信号の第２の位相中のＶＣＣにほぼ等しく、この相補電圧信号は、クロック信号の第１の位相中のＶＣＣとクロック信号の第２の位相中の（Ｎ＋１）* ＶＣＣにほぼ等しい。
【０００９】
本発明の別の態様によれば、電荷ポンプは、複数の倍電圧器段をさらに備える。複数の倍電圧器段内の第１の倍電圧器段は、Ｎ番目の電圧信号とその相補電圧信号を受け取り、（Ｎ＋１）番目の電圧信号とその相補電圧信号を複数の倍電圧器段内の第２の倍電圧器段へ出力するなどである。一般に、複数の倍電圧器段内のＫ番目の倍電圧器段は、（Ｋ＋Ｎ−１）番目の電圧信号とその相補電圧信号を受け取り、Ｋ番目の倍電圧器段は、クロック信号に応答して（Ｋ＋Ｎ）番目の電圧信号とその相補電圧信号を出力するように動作することができ、（Ｋ＋Ｎ）番目の電圧信号は、クロック信号の第１の位相中の２K*（（Ｎ＋１）* ＶＣＣ）とクロック信号の第２の位相中の２(K-1)*（（Ｎ＋１）* ＶＣＣ）にほぼ等しい。（Ｋ＋Ｎ）番目の電圧信号の相補電圧信号は、クロック信号の第１の位相中の２（Ｋ−ｔ）* （（Ｎ＋１）* ＶＣＣ）とクロック信号の第２の位相中の２Ｋ* （（Ｎ＋１）* ＶＣＣ）にほぼ等しい。
【００１０】
本発明のさらに別の態様によれば、電圧出力信号を発生させる方法は電源電圧ＶＣＣとクロック信号とを受け取るステップを有する。３* ＶＣＣにほぼ等しい第１の電圧信号を発生させるために２つの加算器段を用いて電源電圧の加算が行われる。次いで、少なくとも一回第１の電圧信号を２倍にして、電圧出力信号を発生することができる。一般に、第１の電圧信号がＮ回２倍にされれば、電圧出力信号は３* ＶＣＣ* ２N にほぼ等しくなる。
【００１１】
以下の説明および図面により本発明の別の態様および利点を開示する。
【００１２】
以下の図面を参照することにより本発明の種々の態様および特徴をより良く理解することができる。
【発明を実施するための最良の形態】
【００１３】
図２に、第１の電圧加算器段１２用の回路図を示す。２つの信号（ＣＬＫとその相補クロック信号ＣＬＫＢＡＲ）がこの電圧加算器段へ入力される。これらの信号はほぼ５０％のデューティサイクルで電圧レベルＶＣＣと接地レベルとの間を交番することによって、ＣＬＫが低くなると、ＣＬＫＢＡＲが高くなり、ＣＬＫが高くなると、ＣＬＫＢＡＲが低くなる。以下の説明では、ＣＬＫの電圧レベルは奇数番号の半サイクル中には低いレベル（接地）として、偶数番号の半サイクル中には高いレベル（ＶＣＣ）として定義される。説明を容易にするために、本願では所望の電荷ポンプの出力電圧が接地基準レベルに対して正であり、かつＶＣＣが接地レベルよりも高い正の電圧であることを仮定するが、説明されている技法を同様に適用して、基準レベルの適切な変更によって負の電圧の電荷ポンプを形成することも可能である。以下簡略に説明するように、整数の添え字としてのｉとｊとを持つ個々の電圧可変ノードＶｉｊを特定するために用いる名称は、特定のノード名をさすだけでなく、ＣＬＫの２つの半サイクルの各サイクル中のＶＣＣを単位とするそのノードのおよその電圧レベルを示すためにも用いられる。例えば、ノードＶ２１にかかる電圧レベルは、ＣＬＫの奇数番号の半サイクル中の２* ＶＣＣとＣＬＫの偶数番号の半サイクル中の１* ＶＣＣにほぼ等しい。同様に、ノードＶ１２にかかる電圧レベルは、ＣＬＫの奇数番号の半サイクル中の１* ＶＣＣとＣＬＫの偶数番号の半サイクル中の２* ＶＣＣにほぼ等しい。
【００１４】
図２を参照すると、ｐＭＯＳ２１のソースは（ＶＣＣとしてこの図に示されている）入力電圧信号と接続され、ｐＭＯＳ２１のドレインはノードＶ１０を形成するｎＭＯＳ２３のドレインおよびコンデンサ２５の一方の側部と接続される。同様に、ｐＭＯＳ２２のソースは（ＶＣＣとしてこの図に示されている）入力電圧信号と接続され、ｐＭＯＳ２２のドレインはノードＶ０１を形成するｎＭＯＳ２４のドレインおよびコンデンサ２６の一方の側部と接続される。ｎＭＯＳ２３とｎＭＯＳ２４の双方のソースは接地に接続される。コンデンサ２５と２６の他方の側部は出力ノードＶ２１とＶ１２とそれぞれ接続される。ｎＭＯＳ２７のソースおよびｎＭＯＳ２８のゲートもＶ２１と接続され、ｎＭＯＳ２８のソースおよびｎＭＯＳ２７のゲートはＶ１２と接続される。ｎＭＯＳ２７とｎＭＯＳ２８の双方のドレインはＶＣＣと接続される。
【００１５】
コンデンサ２５と２６は典型的には、一方の端子としてソースとドレインとを一体に接続することにより、かつ他方の端子としてゲートを利用することによりＭＯＳ型トランジスタから形成される。印加されたゲート電圧を用いてＭＯＳ型トランジスタの静電容量を変更することができるため、これらのトランジスタはトランジスタの動作時に広く用いられる反転領域ではなく累積領域において好ましくは動作するが、反転領域での動作も可能である。例えば、コンデンサ２５がｐＭＯＳトランジスタから形成される場合、ソース、ドレインおよび局所的な基板（典型的にはｎウェル）は一体に接続されて（曲った端子として示されている）、ノードＶ１０に取り付けられ、（平らなプレートとして示されている）ゲート端子はノードＶ２１に取り付けられる。以下簡略に説明するように、Ｖ２１はＣＬＫの個々の半サイクル中のノードＶ１０よりも高い正の電圧であり、したがってｎウェルから表面へ電子を引き付けたり、累積したりする。これらの条件の下で、静電容量は可能な限り大きなものとなり、ゲート電圧の変化につれて変動することはない。
【００１６】
ｎＭＯＳ２３とｐＭＯＳ２１のゲートは双方ともＣＬＫ信号を受け取り、ｎＭＯＳ２４とｐＭＯＳ２２のゲートはＣＬＫＢＡＲ信号を受け取る。ＣＬＫが低いときのＣＬＫ信号の奇数番号の半サイクル中、ｐＭＯＳ２１はオンになり、ｎＭＯＳ２３はオフになる。ｐＭＯＳ２１のソースが入力電圧信号（ＶＣＣ）と結合するため、ｐＭＯＳ２１のドレインにおけるノードＶ１０はこれら奇数番号の半サイクル中のＶＣＣにほぼ等しい。以下さらに説明するように、ノードＶ２１がノードＶ１０に対してＶＣＣの電位を持つように、コンデンサ２５はＣＬＫ信号の偶数番号の半サイクル中充電される。したがって、ノードＶ１０がＶＣＣまで充電されると、ＣＬＫ信号の奇数番号の半サイクル中、ノードＶ２１にかかる出力電圧は２* ＶＣＣにほぼ等しい電圧を有する。コンデンサ２５に蓄積された電荷が、電荷共有、容量結合および／または漏出の影響に起因してわずかに空乏を生じるようになる場合もあることに留意されたい。したがって、コンデンサ２５の両端にわたる電圧はこの時間中のＶＣＣよりもわずかに小さいものであってもよい。本願明細書で使用されているように、所望のレベルに“ほぼ等しい”電圧信号はこのような何らかの損失も含むと理解されたい。
【００１７】
ＣＬＫ信号の奇数番号の半サイクル中、ＣＬＫＢＡＲ信号は高くなり、ｎＭＯＳ２４をオンにし、ノードＶ０１を接地レベルの方へ引っ張る。ノードＶ２１がこの時点で２* ＶＣＣの電圧を有するため、ｎＭＯＳ２８はオンになり、ノードＶ１２にかかる出力電圧をＶＣＣにほぼ等しくすることによって、ノードＶ０１に対してＶＣＣまでコンデンサ２６を充電する。同時に、ｎＭＯＳ２７のゲートはＶＣＣまで充電される。というのは、ｎＭＯＳ２７のゲートがノードＶ１２と結合するからである。ノードＶ２１と接続されるｎＭＯＳ２７のソースがこの時点で２* ＶＣＣまで充電されるため、ｎＭＯＳ２７はオフにされ、ノードＶ２１にかかる電圧がこのトランジスタを介して逆放電しないようにする。要するに、奇数番号の半サイクル中、オントランジスタはｐＭＯＳ２１、ｎＭＯＳ２４およびｎＭＯＳ２８であり、オフトランジスタはｎＭＯＳ２３、ｐＭＯＳ２２およびｎＭＯＳ２７である。
【００１８】
ＣＬＫ信号の偶数番号の半サイクル中、ｎＭＯＳ２３はオンになり、ノードＶ１０を接地レベルへ向かわせる。同様に、ｐＭＯＳ２２がオンになることによって、ノードＶ０１をＶＣＣまで充電する。コンデンサ２６がＶＣＣまで充電されるため、ＣＬＫ信号の奇数番号の半サイクル中、前述したように、出力ノードＶ１２はノードＶ０１よりも高い正の電圧となり、ノードＶ０１をＶＣＣまで充電することによって、この時点で２* ＶＣＣにほぼ等しい出力電圧がノードＶ１２に生じる。この電圧信号はｎＭＯＳ２７のゲートと結合し、このゲートをオンにすることによって、ノードＶ２１における出力電圧はＶＣＣにほぼ等しくなる。このようにして、コンデンサ２５は接地されたノードＶ１０に対してＶＣＣまで充電され、前の仮説の有効性が検証される。次いで、ｎＭＯＳ２８のソースが２* ＶＣＣまで充電されるのに対して、ｎＭＯＳ２８のゲートがＶＣＣまで充電されるため、ｎＭＯＳ２８はオフにされ、ノードＶ１２にかかる出力電圧がこのトランジスタを介して逆放電しないようにする。要するに、偶数番号の半サイクル中、オントランジスタはｐＭＯＳ２２、ｎＭＯＳ２３およびｎＭＯＳ２７であり、オフトランジスタはｎＭＯＳ２４、ｐＭＯＳ２１およびｎＭＯＳ２８である。
【００１９】
ここで図３を参照すると、プライム記号（’）に先行する同一番号を用いて参照される対応する構成要素とともに第１の電圧加算器段１２と同じ構造を有する第２の電圧加算器段１４の動作は類似のものである。しかし、第２の電圧加算器段１４は、ｐＭＯＳ２１’と２２’のソースへの入力電圧信号としてＶＣＣを受け取る代わりに、第１の加算器段１２から入力電圧信号Ｖ２１とＶ１２を受け取る。電源電圧ＶＣＣがそのままｎＭＯＳ２７’と２８’とに印加されることに留意されたい。ＣＬＫ信号の奇数番号の半サイクル中、ｐＭＯＳトランジスタ２１’はオンになり、ノードＶ２０を２* ＶＣＣの電圧にする。コンデンサ２５’がノードＶ２０に対してＶＣＣまで事前に充電されていると仮定すると、ノードＶ３１における出力電圧はＣＬＫ信号の奇数番号の半サイクル中の３* ＶＣＣにほぼ等しい。この出力電圧はｎＭＯＳ２８’のゲートと結合し、このゲートをオンに切り替えることによって、ノードＶ１３はほぼＶＣＣまで充電される。この電圧信号は、ｎＭＯＳ２７’のゲートと結合し、このゲートをオフに切り替え、ノードＶ３１にかかる出力電圧がこのトランジスタを介して逆放電しないようにする。同時に、ｎＭＯＳ２４’はオンになり、接地レベルの方へノードＶ０２を引っ張ることによって、コンデンサ２６’はノードＶ０２に対してＶＣＣまで充電される。
【００２０】
ＣＬＫ信号の偶数番号の半サイクル中、ｎＭＯＳ２３’はオンになり、接地レベルの方へノードＶ２０を引っ張る。同時に、ｐＭＯＳ２２’はオンになり、ノードＶ０２を２* ＶＣＣの電圧まで充電する。コンデンサ２６’がノードＶ０２に対してＶＣＣまですでに充電されているため、ノードＶ１３にかかる出力電圧は３* ＶＣＣにほぼ等しい。次いで、Ｖ１３用のこの出力電圧レベルはｎＭＯＳ２７’をオンに切り替え、ノードＶ３１にかかる出力電圧をほぼＶＣＣに等しくなるようにする。したがって、コンデンサ２５’は接地されたノードＶ２０に対してＶＣＣまで充電される。ノードＶ３１がこの時点でＶＣＣにほぼ等しいため、ｎＭＯＳ２８’はオフにされ、ノードＶ１３にかかる出力電圧がこのトランジスタを介して逆放電しないようにする。
【００２１】
図４は、３以上の加算器段を備える電荷ポンプのＮ番目の加算器段を示し、かつ複数の加算器段がカスケード式のものであるとき、図２および３に関連して前述した原理を単に一般化した図である。これらの図に示されているように、対応する構成要素を２重のプライム記号（”）に先行する同一番号によって示す。相補入力電圧信号はＶＮ１とＶ１Ｎである。Ｎが３であると選択される場合、これらの相補入力電圧信号は図３の出力信号Ｖ３１とＶ１３と同一の信号である。コンデンサ２５”の両端にわたる電圧を基準電圧にする場合、この電圧がノードＶ（Ｎ＋１）１とＶＮ０との間にあり、コンデンサの両端にわたる正味電圧が常にＶＣＣであり、かつコンデンサ２６”に対しても同様となることに留意されたい。低電圧トランジスタが使用するゲート酸化膜と同じゲート酸化膜を用いて広い面積のコンデンサの組立てを行うことができ、かつＮ* ＶＣＣの印加電圧を高い信頼性で維持するのに必要な倍電圧器で使用するコンデンサよりも大幅に狭い面積のコンデンサであるという点で、これはカスケード式加算器の電荷ポンプの重要な特徴である。
【００２２】
この段の動作は図２および３の動作と本質的に同一である。ＣＬＫが低いときの奇数番号の半サイクル中、ｐＭＯＳ２１”はオンにされ、ノードＶＮ０をＮ* ＶＣＣ（入力電圧の値ＶＮ１）まで充電する。コンデンサ２５”がノードＶＮ０に対してＶＣＣまで事前に充電されるため、出力ノードＶ（Ｎ＋１）１は（Ｎ＋１）* ＶＣＣまで上昇する。ＣＬＫが高くなるときの偶数番号の半サイクル中、ｎＭＯＳ２３”はノードＶＮ０を接地レベルまで放電し、このノードＶＮ０をＮ* ＶＣＣ分だけ動かす。この変化がノードＶ（Ｎ＋１）１をＶＣＣまで動かし、ノードＶ（Ｎ＋１）１がＶＣＣよりも高い状態を保つことがｎＭＯＳ２７”によって保証される。というのは、ｎＭＯＳ２７”のゲート信号が、（Ｎ＋１）* ＶＣＣにおいて、ｎＭＯＳ２７”のドレインまたはソースのいずれかよりも高い正の値であるからである。ここで、コンデンサの一方の出力側を接地しながら、（ｎＭＯＳ２７”から得られる）ＶＣＣをコンデンサの出力側に印加し、その後この接地を解除し、（先行段から得られる）Ｎ* ＶＣＣを印加し、出力部側ノードを（Ｎ＋１）* ＶＣＣまで上昇させ、先行する段の出力にＶＣＣを効果的に加算するというこの電圧加算器の一般原理を理解することができる。
【００２３】
図５は、加算器段と出力段とから全体が構成される電荷ポンプ５のブロック図を示す。第１の段１２は図２に対応し、第２の段１４は図３に対応し、Ｎ番目の段１５は図４に対応する。実際には、出力信号Ｖ（Ｎ＋１）１とＶ１（Ｎ＋１）とを合成して値（Ｎ＋１）* ＶＣＣの一定出力電圧ＶＰＰを発生させる。段１９として単純化された形で達成された１つの方法を示す。この回路では、２つのダイオードＤ１とＤ２を用いて出力電圧ＶＰＰが形成される。ダイオードＤ１の陽極はＶ（Ｎ＋１）１と接続され、ダイオードＤ２の陽極はＶ１（Ｎ＋１）と接続される。双方のダイオードの陰極は一体に接続されて出力電圧ＶＰＰが形成される。これらのダイオードを実現する１つの方法として、トランジスタを利用して、この図に示されているようにゲートとドレインとを一体に接続する。好ましくは、このトランジスタは、０ボルト近くにしきい値電圧を有する（チャネル領域で２重線を用いて線図の形で示されている）空乏ｎＭＯＳ素子であることが望ましい。この場合、ダイオード接続トランジスタの両端にわたって無視することができる電圧降下が生じ、出力電圧は（Ｎ＋１）* ＶＣＣの近傍に生じる。エンハンスメントモードトランジスタを用いる場合、ＶＰＰはそのしきい値電圧の値によって低下する。
【００２４】
ある負荷に対してこの電荷ポンプが供給することができる出力電流の大きさは、主としてコンデンサの絶対値とクロック周波数によって決定される。印加電流に応じて、出力電流は（抵抗型負荷を駆動した場合のような）比較的連続する電流または（例えば、ワードラインとして多量の回路の静電容量を充電した場合のような）過渡電流になる場合がある。ノードＶ（Ｎ＋１）１によって出力電圧（Ｎ＋１）* ＶＣＣが供給されるときのＣＬＫの奇数番号の半サイクル中、（ダイオードＤ１を介して）コンデンサ２５”から負荷へ電荷が転送される。コンデンサによって供給される電流がＣ* ΔＶ／ΔＴであり、ここでΔＶがコンデンサの両端にわたる電圧の変動値であり、ΔＴがこの電流を供給する時間であるため、電流の大きさは、所定のクロック半サイクル時間（ΔＴ）および出力電圧（ΔＶ）の許容可能な変動値に対して、Ｃの値に直接比例する。一般に静電容量およびクロック周波数の値は、ΔＶが１ボルト未満のままとなるように選択することが望ましい。クロック周波数を過度に高くセットすると、電荷ポンプ内の内部電力損失が満足すべきものでなくなる場合がある。これらの損失には、充電および放電ストレイ (stray)および主要なコンデンサの充電に用いるＭＯＳスイッチにおける寄生容量（ＣＶ2 ｆ）と抵抗損失とが含まれる。この電荷ポンプに関して留意すべき１つの別の特徴として、これらのトランジスタがこの出力の静電容量を直接充電し、したがって負荷へ転送される電荷の供給時に、この出力電流のソースがｎＭＯＳ２７”とｎＭＯＳ２８”とを介して主としてＶＣＣから得られることが挙げられる。
【００２５】
比較的低い出力電圧と高い電流とを必要とする場合、乗算段のないカスケード式加算器段を備える電荷ポンプは好都合な電荷ポンプとなることができる。というのは、ＶＣＣの最大使用電圧を維持するために必要なコンデンサ面積がオフセット値よりも狭くなればなるほど、前に言及した従来型の倍電圧器と比べて必要となる追加段数が多くなるからである。しかし、典型的なフラッシュＥＥＰＲＯＭメモリチップは異なる電力レベルで複数の電荷ポンプを必要とする場合がある。したがって、多数のカスケード式加算器段が１以上の電圧乗算段と組み合わされるのが望ましい状況が生じる場合がある。例えば、電荷ポンプの必要出力電流が比較的小さい場合、出力コンデンサのサイズを、倍電圧器段で必要な内部コンデンサのサイズの増加を受け入れることができるようなサイズにしてもよい。
【００２６】
加算器と倍電圧器段の双方を使用する電荷ポンプの一例を図６に例示する。電荷ポンプ６は、（図２に示されている電圧加算器段などの）第１の電圧加算器段１２、第２の電圧加算器段１４、第１の倍電圧器段１６、第２の倍電圧器段１８および出力段２０を備える。個々の段はクロック信号ＣＬＫとその相補クロック信号ＣＬＫＢＡＲを受け取る。倍電圧器段１６の詳細な回路図を図７に示す。前述した加算器段のように、倍電圧器段１６は４個のｎＭＯＳトランジスタ、２個のｐＭＯＳトランジスタおよび２個のコンデンサを備えるが、これらのトランジスタとコンデンサとは別様に接続される。加算器とは異なり、この倍電圧器段１６は、電力の入力源としてＶＣＣを使用せず、一例として図３を用いて前述した第２の加算器段１４からこの例で取得した相補入力信号Ｖ３１とＶ１３から電力を取り出す。入力信号Ｖ３１はｐＭＯＳ４１のソースと接続し、ｐＭＯＳ４１のドレインは、ｎＭＯＳ４３のドレイン、コンデンサ４５の一方の側部およびノードＶ３０を形成するｐＭＯＳ４２のゲートに接続される。ｎＭＯＳ４３のゲートはＣＬＫと接続され、ｎＭＯＳ４３のソースは接地レベルに接続される。同様に、入力信号Ｖ１３はｐＭＯＳ４２のソースと接続し、ｐＭＯＳ４２のドレインはｎＭＯＳ４４のドレイン、コンデンサ４６の一方の側部およびノードＶ０３を形成するｐＭＯＳ４１のゲートに接続される。ｎＭＯＳ４４のゲートはＣＬＫＢＡＲと接続され、ｎＭＯＳ４４のソースは接地レベルに接続される。入力信号Ｖ３１は再びｎＭＯＳ４８のドレインへ進み、ｎＭＯＳ４８のゲートはＨＣＬＫＢＡＲと接続され、さらに同様に、入力信号Ｖ１３はｎＭＯＳ４７のドレインへ進み、ｎＭＯＳ４７のゲートはＨＣＬＫと接続される。ＨＣＬＫはＣＬＫの高い電圧の形である。この例では、ＨＣＬＫは段２０（図９）で発生し、Ｖ１２；０とラベルをつけることができる。ＣＬＫが低いと、ＨＣＬＫは低くなる。ＣＬＫが高い（ＶＣＣレベル）と、ＨＣＬＫは高く（Ｍ* ＶＣＣ）なり、その場合Ｍ* ＶＣＣは少なくともこの段に対する最大入力電圧と同じ大きさになる。ＨＣＬＫＢＡＲはＨＣＬＫと同じ電圧レベルを有するが、ＣＬＫＢＡＲがＣＬＫを相補するのと同じ方法でＨＣＬＫを相補し、この例ではＶ０；１２とラベルをつけることができる。最後に、ｎＭＯＳ４７のソースとコンデンサ４５の他方の側部とが接続されて出力ノードＶ６３を形成し、ｎＭＯＳ４８のソースとコンデンサ４６の他方の側部が一体に接続されて出力ノードＶ３６が形成される。
【００２７】
この回路の動作について以下説明する。ＣＬＫ信号の奇数番号の半サイクル中、ｎＭＯＳ４４はオンになり、接地レベルの方へノードＶ０３を引っ張る。次いで、ノードＶ０３の低い電圧によりｐＭＯＳ４１はオンに切り替わることによって、入力電圧信号Ｖ３１はこのトランジスタを介して結合し、３* ＶＣＣの電圧までノードＶ３０を充電する。コンデンサ４５がノードＶ３０に対して３* ＶＣＣまで事前に充電されていると仮定すると、出力ノードＶ６３はこの時点で６* ＶＣＣにほぼ等しい。ＣＬＫ信号の奇数番号の半サイクル中、高い電圧クロックＨＣＬＫが低くなるため、ｎＭＯＳ４７はオフになり、電圧信号Ｖ６３がｎＭＯＳ４７を介して逆放電してこれら奇数番号の半サイクル中のＶＣＣであるノードＶ１３の中へ入らないようにする。同時に、相補する高い電圧クロックＨＣＬＫＢＡＲは高くなり、ｎＭＯＳ４８をオンに切り替えることによって、電圧信号Ｖ３１は、ノードＶ０３に対して３* ＶＣＣの電圧までコンデンサ４６を充電する。ノードＶ３０における高い電圧３* ＶＣＣに起因して、ｐＭＯＳ４２はオフになり、ノードＶ０３における低い電圧が電圧信号Ｖ１３を下へ引っ張らないようにする。
【００２８】
ＣＬＫ信号の偶数番号の半サイクル中、ＣＬＫは高くなり、ｎＭＯＳ４３をオンに切り替えて、ノードＶ３０を低いレベルへ引っ張る。ＨＣＬＫ信号も高くなり、ｎＭＯＳ４７をオンに切り替えることによって、電圧信号Ｖ１３はノードＶ６３と結合されて、ノードＶ６３を３* ＶＣＣにほぼ等しくする。次いで、ノードＶ６３におけるこの電圧は、ＣＬＫの奇数番号の半サイクルについての前述した説明において仮定したように、接地されたノードＶ３０に対して３* ＶＣＣまでコンデンサ４５を充電する。ノードＶ３０が接地されているため、ｐＭＯＳ４２はオンになり、入力Ｖ１３はノードＶ０３を３* ＶＣＣの電圧にする。同時に、ＣＬＫＢＡＲ信号は低くなり、ｎＭＯＳ４４をオフに切り替えて、ノードＶ０３が接地レベルへ引っ張られないようにする。次いで、コンデンサ４６がノードＶ０３に対して３* ＶＣＣの電圧まですでに充電されているため、ノードＶ３６は６* ＶＣＣにほぼ等しい。信号ＨＣＬＫＢＡＲが低くなることによって、ｎＭＯＳ４８をオフに切り替え、電圧信号Ｖ３６がこのトランジスタを介してＶ３１を逆放電しないようにする。
【００２９】
ここで図８を参照すると、第２の倍電圧器段１８の構成と動作は類似のものであり、プライム記号（’）に先行する同一の番号によって参照される対応する構成要素を備える第１の倍電圧器段１６と同じ構造を有する。しかし、電圧信号Ｖ３１とＶ１３を受け取り、電圧信号Ｖ６３とＶ３６を発生する代わりに、第２の倍電圧器段１８が電圧信号Ｖ６３とＶ３６を受け取り、電圧信号Ｖ１２；６とＶ６；１２を発生させる。同様に、内部ノードＶ６０とＶ０６は、図７のノードＶ３０とＶ０３に対応する。
【００３０】
ＣＬＫ信号の奇数番号の半サイクル中、ＣＬＫＢＡＲが高くなることによって、ｎＭＯＳ４４’をオンに切り替え、接地レベルの方へノードＶ０６を引っ張る。次いで、ノードＶ０６における低い電圧はｐＭＯＳ４１’をオンに切り替え、ノードＶ６０における電圧を６* ＶＣＣの方へ引っ張る。コンデンサ４５’が前の半サイクルでノードＶ６０に対して６* ＶＣＣまで充電されていると仮定すると、ノードＶ１２；６における電圧は１２* ＶＣＣにほぼ等しい。ＨＣＬＫ’もこの時点で低くなっているため、ｎＭＯＳ４７’はオフとなることによって、ノードＶ１２；６における電圧がこのトランジスタを介して逆放電しないようにする。信号ＨＣＬＫＢＡＲ’が高くなることによって、ｎＭＯＳ４８’がオンに切り替えられるため、ノードＶ６；１２はこの時点で６* ＶＣＣにほぼ等しい電圧を有する。さらに、コンデンサ４６’は、ノードＶ０６に対してほぼ６* ＶＣＣの電圧まで充電される。
【００３１】
ＣＬＫの偶数番号の半サイクル中、ｎＭＯＳ４４’と４８’はオフになり、ｎＭＯＳ４３’と４７’はオンになる。したがって、ノードＶ６０における電圧は接地レベルの方へ引っ張られることによって、ｐＭＯＳ４２’はオンに切り替えられる。これに応じて、ノードＶ０６における電圧は６* ＶＣＣにほぼ等しくなるまで上昇する。したがって、コンデンサ４６’の事前の充電に起因して、ノードＶ６；１２における電圧は１２* ＶＣＣにほぼ等しい。同時に、ノードＶ１２；６における電圧は６* ＶＣＣにほぼ等しいことによって、コンデンサ４５’もノードＶ６０に対して６* ＶＣＣにほぼ等しくなるように充電される。
【００３２】
したがって、２つの倍電圧器段１６と１８のみを用いて１２* ＶＣＣに等しい電圧レベルを発生させることによって、電荷ポンプに必要なチップ面積の最小化が可能となることに留意されたい。電圧信号Ｖ１２；６とＶ６；１２が与えられれば、これら２つの信号を“整流して”１２* ＶＣＣボルトのＤＣ信号ＶＰＰ（図９）を発生させるのに多くのタイプの回路を利用することができることを理解されたい。ここで図９を参照すると、信号ＶＰＰを発生させるための出力段２０の実施形態用の回路図が例示されている。ＣＬＫ信号の奇数番号の半サイクル中、ＣＬＫＢＡＲが高くなることによって、ｎＭＯＳ８４はオンに切り替えられ、接地レベルの方へノード８８を引っ張る。次いで、これによってＨＣＬＫ信号を低いレベルにする。ｐＭＯＳ８２のゲートはそのソース（６* ＶＣＣ）およびドレイン（ノード８８または接地レベルのＨＣＬＫ）よりも高い電位（１２* ＶＣＣ）を有するため、ｐＭＯＳ８２はオフになり、電圧信号Ｖ６；１２が接地の中へ放電しないようにする。同時に、ｐＭＯＳ８１のゲートが６* ＶＣＣまで充電されるのに対して、そのソースは１２* ＶＣＣになり、ｐＭＯＳ８１をオンに切り替え、かつノード８７（ＨＣＬＫＢＡＲ）を１２* ＶＣＣまで充電する。これに応じて、ＨＣＬＫＢＡＲ信号はこの時点で１２* ＶＣＣにほぼ等しい。トランジスタコンデンサ８５がノード８７に対して６* ＶＣＣまで充電されていると仮定すると、ノード８９は１８* ＶＣＣの電圧になる。次いで、ノード８９におけるこの高い電圧はｎＭＯＳ９１をオンに切り替え、信号ＶＰＰが１２* ＶＣＣにほぼ等しくなることを許容する。ノード８９における高い電圧はｎＭＯＳ９４もオンに切り替え、トランジスタコンデンサ８６が接地されたノード８８に対して６* ＶＣＣの電圧まで再充電することを許容する。ｎＭＯＳ９２のゲートとドレイン（Ｖ６；１２）が同じ電位であるため、トランジスタをオフに切り替え、信号ＶＰＰがこのトランジスタを介して逆放電しないようにする。この場合では、ドレインとして示されているｎＭＯＳ９２の端子Ｖ６；１２は実際にはソースとして機能する。というのは、端子Ｖ６；１２が、示されているソース（ＶＰＰ＝１２* ＶＣＣ）よりも低い電位（６* ＶＣＣ）にあるからである。ノード９０における６* ＶＣＣの電圧はオンのｐＭＯＳ８６を介してｎＭＯＳ９３のゲートへ転送される。ｎＭＯＳ９３のゲート電圧（６* ＶＣＣ）がｎＭＯＳ９３のソース（１２* ＶＣＣ）またはドレイン（１２* ＶＣＣのノード８９）よりも低いため、ｎＭＯＳ９３はオフになることによって、ノード８９における高い電圧がこのトランジスタを介して逆放電しない。
【００３３】
ＣＬＫ信号の偶数番号の半サイクル中、ｎＭＯＳ８３をオンに切り替え、接地レベルの方へノード８７（ＨＣＬＫＢＡＲ）を引っ張る。ｐＭＯＳ８２のゲートは６* ＶＣＣにあり、そのソース（１２* ＶＣＣのＶ６；１２）よりも低いことによって、このトランジスタをオンに切り換え、ノード８８におけるＨＣＬＫ信号が１２* ＶＣＣボルトにほぼ等しくなるまで上昇することを許容する。信号ＣＬＫＢＡＲは低くなることによって、ｎＭＯＳ８４をオフに切り替え、ＨＣＬＫ信号が接地の中へ放電しないようにする。前に使用した用語法に従えば、ＨＣＬＫをＶ１２；０と呼ぶこともでき、ＨＣＬＫＢＡＲをＶ０；１２と呼ぶこともできる。同時に、ｐＭＯＳ８１のゲートは１２* ＶＣＣになり、そのソース（６* ＶＣＣにあるＶ１２；６）の電位よりも高く、このトランジスタをオフに切り替える。トランジスタコンデンサ８６がノード８８に対して６* ＶＣＣまで事前に充電されるため、ノード９０は１８* ＶＣＣの電位を有し、ｎＭＯＳ９２をオンに切り替えて、出力信号ＶＰＰをほぼ１２* ＶＣＣボルトに保持する。ノード９０における高い電圧はｎＭＯＳ９３もオンに切り替え、トランジスタコンデンサ８５がノード８７に対して６* ＶＣＣボルトまで再充電することを許容し、ノード８９は６* ＶＣＣになる。ｎＭＯＳ９１のゲートとドレインとが同じ電位であるため、このトランジスタをオフに切り替え、信号ＶＰＰがこのトランジスタを介して逆放電しないようにする。ｎＭＯＳ９４のゲートが６* ＶＣＣの電位で、そのソースが１２* ＶＣＣで、そのドレインが１８* ＶＣＣである場合、ｎＭＯＳ９４もオフに切り替え、ノード９０がこのトランジスタを介してＶ６；１２を逆放電しないようにする。
【００３４】
図９の電荷ポンプ１０を変更して、第１および第２の倍電圧器段１６および１８と同じ構造を有する追加の倍電圧器段を設けるようにしてもよいことが理解できよう。したがって、第１の倍電圧器段１６から始めて、第２の倍電圧器段１８などが複数の倍電圧器段におけるＮ番目の倍電圧器段まで後続する複数のＮ個の倍電圧器段が設けられる。図２に戻って参照すると、第１の電圧加算器段１２がＶ２１とＶ１２の形で第１および第２の電圧信号をそれぞれ出力することがわかる。第２の電圧加算器段１４はこれらの信号を受け取り、Ｖ３１とＶ１３の形で第３および第４の電圧信号をそれぞれ出力する。第１の倍電圧器段１６はＶ３１とＶ１３を受け取り、Ｖ６３とＶ３６の形で第５および第６の電圧信号をそれぞれ出力する。第２の倍電圧器段１８はＶ６３とＶ３６を受け取り、第７および第８の電圧信号Ｖ１２；６とＶ６；１２をそれぞれ出力する。第３の倍電圧器段が存在する場合、この倍電圧器段はＶ１２；６とＶ６；１２を受け取り、第９および第１０の電圧信号Ｖ２４；１２とＶ１２；２４をそれぞれ出力する。このようにして、複数の倍電圧器段内のＮ番目の倍電圧器段は、（Ｎ−１）番目の倍電圧器段から電圧信号を受け取り、（２* Ｎ＋３）番目と（２* Ｎ＋４）番目の電圧信号を出力し、ここで（２* Ｎ＋３）番目の電圧信号は、ＣＬＫ信号の奇数番号の半サイクル中、２N*３* ＶＣＣボルトにほぼ等しく、ＣＬＫ信号の偶数番号の半サイクル中、２(N-1)>* ３* ＶＣＣボルトにほぼ等しい。（２* Ｎ＋４）番目の電圧信号は、（２* Ｎ＋３）番目の電圧信号を相補する。次いで、出力段２０は複数の倍電圧器段内のＮ番目および最終番目の倍電圧器段から電圧信号を受け取り、２N*３* ＶＣＣボルトにほぼ等しい振幅を有するＶＰＰ信号を発生させる。
【００３５】
図６の電荷ポンプでは、個々の倍電圧器段が必要とするＨＣＬＫとＨＣＬＫＢＡＲ信号は共通の出力段から導き出される。したがって、図６の段１６に対応する図７のＨＣＬＫとＨＣＬＫＢＡＲおよび図６の段１８に対応する図８のＨＣＬＫ’とＨＣＬＫＢＡＲ’とラベルをつけられた信号は、出力段２０からそれぞれ出力されるＨＣＬＫとＨＣＬＫＢＡＲ出力と接続した状態で示される。図１０は、倍電圧器段Ｎの入力信号ＨＣＬＫとＨＣＬＫＢＡＲが段Ｎ＋１から出力される追加の出力信号から導き出され、最後の倍電圧器段だけが出力段からこれらの信号を受け取る別の実施形態を示す。この図では、図６の段の対応する段と全く同じすべての段にプライム記号（’）を付加した番号がつけられている。図９についての前の説明では、ＨＣＬＫにＶ１２；０およびＨＣＬＫＢＡＲにＶ０；１２と交互にラベルをつけることも可能であることを付記した。図７（第１の倍電圧器段）を参照すると、振幅６* ＶＣＣのＨＣＬＫとＨＣＬＫＢＡＲ信号が出力側ノードへ３* ＶＣＣの入力電圧を渡すのに十分な振幅であり、かつ入力側へ戻る６* ＶＣＣ信号の放電をブロックするのに同様に０ボルトの振幅でも十分であることが観察される。したがって、Ｖ１２；０の信号（ＨＣＬＫ）の代わりにＶ６０の信号を用いることが可能であり、ＨＣＬＫとＨＣＬＫＢＡＲ信号が出力段からではなく後続段から生じることで十分である。この実施形態の利点として、ゲートで低い電圧信号が利用できるという点、並びにいくつかの装置技術では、ゲートでの低い電圧信号の利用によって関連するトランジスタの対応するサイズや複雑さを減らすことが可能となるのみならず潜在的に信頼性を高めることが可能となるという点が挙げられる。
【００３６】
第１の電圧加算器段１２と出力段２０とにおけるコンデンサは、電荷ポンプ１０がサイクルするのを開始することができるように事前に充電を行うようにしてもよい。例えば、図１１Ａおよび１１Ｂは、第１の電圧加算器段１２のコンデンサ２５と２６とをオンにした電力でそれぞれ事前に充電を行う回路を例示する。ダイオードトランジスタ９５と９６を介してそれぞれノード２９と３０へ電圧ＶＯＮを印加することによって、ｎＭＯＳトランジスタ３１と３２のしきい値電圧より低い（ＶＣＣに等しいものであってもよい）ＶＯＮの事前充電がコンデンサ２５と２６の各々の両端にわたって行われて、第１の電圧加算器段１２の初期化が図られる。ＣＬＫとＣＬＫＢＡＲの双方が最初ＶＣＣで一定に保持される場合、電荷ポンプの動作が開始される前に、図２のノードＶ１０とＶ０１の双方は接地レベルまで付勢されることによって、最大ＶＯＮ電圧がこれらコンデンサの両端にわたってセットされる。ポンプが動作を開始し、定常状態に達するにつれて、ダイオード接続は、ノードＶ２１とＶ１２がＶＯＮへ逆放電しないようにする。同様に、図１０ｃおよび１０ｄは、図９のトランジスタコンデンサ８５と８６のそれぞれの事前充電を行う回路を例示する。ダイオードトランジスタ９７と９８を介してそれぞれノード８９と９０へＶＯＮを印加することによって、トランジスタコンデンサ８５と８６の各々の両端にわたってＶＯＮの事前充電がセットされる。同様の回路を利用して、電荷ポンプ１０の残りの段でコンデンサの事前充電を行うようにすることも可能である。しかし、実際には図１１Ａ〜１１Ｄの４つの事前充電用回路が良好な結果を示すことが知られている。
【００３７】
特定の実施形態を参照しながら本発明について説明してきたが、この説明は本発明の応用を示す一例にすぎず、本発明に対する限定と考えるべきではない。したがって、開示されている実施形態の特徴の種々の適合化と組み合わせが、以下の特許請求の範囲が包含するような本発明の範囲内に含まれる。
【図面の簡単な説明】
【００３８】
【図１Ａ】一般的な電荷ポンプにおける充電用半サイクルの単純化された回路図である。
【図１Ｂ】一般的な電荷ポンプにおける転送用半サイクルの単純化された回路図である。
【図２】図５の電荷ポンプの第１の電圧加算器段用の回路図である。
【図３】図５の電荷ポンプの第２の電圧加算器段用の回路図である。
【図４】図５の３以上の加算器段を用いる電荷ポンプのＮ番目の電圧加算器段用の回路図である。
【図５】加算器段を用いる本発明の１つの実施形態に従う電荷ポンプのブロック図である。
【図６】加算器と倍電圧器段の双方を用いる本発明の第２の実施形態に従う電荷ポンプのブロック図である。
【図７】図６の電荷ポンプの第１の倍電圧器段用の回路図である。
【図８】図６の電荷ポンプの第２の倍電圧器段用の回路図である。
【図９】図６の電荷ポンプの出力段用の回路図である。
【図１０】個々の倍電圧器用のＨＣＬＫ信号が最後の段からではなく、次の段から形成される図６の第２の実施形態である。
【図１１Ａ】図５または図６の電荷ポンプ用の初期化回路の回路図である。
【図１１Ｂ】図５または図６の電荷ポンプ用の初期化回路の回路図である。
【図１１Ｃ】図５または図６の電荷ポンプ用の初期化回路の回路図である。
【図１１Ｄ】図５または図６の電荷ポンプ用の初期化回路の回路図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【国際調査報告】
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