(57)【要約】  有機強誘電体高分子と有機両極性半導体との組み合わせを備える不揮発性強誘電体メモリデバイスが提案されている。本発明に係るデバイスは、高分子に適合し、また、高分子の利点、即ち、溶液処理、低コスト、低温層堆積及びフレキシブル基板との適合性を十分に活用している。
2007523469.tif 000002
【特許請求の範囲】
【請求項１】
有機両極性半導体層と有機強誘電体層とを備え、前記有機両極性半導体層と前記有機強誘電体層とが相互に少なくとも部分的に接触していることを特徴とする不揮発性メモリデバイス。
【請求項２】
第１の導電層中に形成される制御電極を更に備えていることを特徴とする請求項１に記載の不揮発性メモリデバイス。
【請求項３】
前記制御電極は、前記有機強誘電体層により前記有機両極性半導体層から分離されていることを特徴とする請求項２に記載の不揮発性メモリデバイス。
【請求項４】
第２の導電層中に形成される第１の主電極と第２の主電極とを更に備え、前記第１の主電極と第２の主電極とは、前記有機両極性半導体層の材料によって相互に分離され、前記第１の主電極及び第２の主電極は、前記有機強誘電体層により前記制御電極から分離されていることを特徴とする請求項２に記載の不揮発性メモリデバイス。
【請求項５】
前記第１の導電層は、導電性高分子層であることを特徴とする請求項１に記載の不揮発性メモリデバイス。
【請求項６】
前記導電性高分子層は、ＰＥＤＯＴ／ＰＳＳ層又はＰＡＮＩ層であることを特徴とする請求項５に記載の不揮発性メモリデバイス。
【請求項７】
前記第２の導電層は、導電性高分子層であることを特徴とする請求項１に記載の不揮発性メモリデバイス。
【請求項８】
前記導電性高分子層は、ＰＥＤＯＴ／ＰＳＳ層又はＰＡＮＩ層であることを特徴とする請求項７に記載の不揮発性メモリデバイス。
【請求項９】
前記有機強誘電体層は、強誘電体高分子又はオリゴマー層であることを特徴とする請求項１に記載の不揮発性メモリデバイス。
【請求項１０】
前記強誘電体高分子又は前記オリゴマー層は、（ＣＨ２−ＣＦ２）ｎ−（ＣＨＦ−ＣＦ２）ｍ又は（ＣＨ２−ＣＦ２）ｎ−（ＣＦ２−ＣＦ２）ｍのような（ランダム）共重合体を形成するために（ＣＨ２−ＣＦ２）ｎ、（ＣＨＦ−ＣＦ２）ｎ、（ＣＦ２−ＣＦ２）ｎ又はこれらの組み合わせから選択される材料を含む層であることを特徴とする請求項９に記載の不揮発性メモリデバイス。
【請求項１１】
前記有機両極性半導体層は、ｎ型半導体材料とｐ型半導体材料との混合物を含んでいることを特徴とする請求項１に記載の不揮発性メモリデバイス。
【請求項１２】
前記有機両極性半導体層は、［６，６］フェニルＣ６１酪酸メチルエステルとポリ［２−メトキシ，５−（３，７）ジメチル−オクチルオキシ］−ｐ−フェニレンビニレンとの混合物を含んでいることを特徴とする請求項１１に記載の不揮発性メモリデバイス。
【請求項１３】
前記有機両極性半導体層は、単一の有機材料を含んでいることを特徴とする請求項１に記載の不揮発性メモリデバイス。
【請求項１４】
前記単一の有機材料は、ポリ（３，９−ジ−ｔ−ブチリンデノ［１，２−ｂ］フルオレン）であることを特徴とする請求項１３に記載の不揮発性メモリデバイス。
【請求項１５】
メモリデバイスがメモリウィンドウを備え、前記メモリウィンドウは、電子電流と正孔電流との比率に依存することを特徴とする請求項１に記載の不揮発性メモリデバイス。
【請求項１６】
電子電流と正孔電流との前記比率は、０に近く又は１に近いことを特徴とする請求項１に記載の不揮発性メモリデバイス。
【請求項１７】
不揮発性メモリデバイスを処理するための方法であって、有機強誘電体層を形成するステップと、有機両極性半導体層を形成するステップとを含み、前記有機両極性半導体層と前記有機強誘電体層とは、相互に少なくとも部分的に接触していることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性強誘電体メモリデバイス、及び、例えば高分子処理方法に適合し得る、上記デバイスを形成する方法に関する。特に、本発明は、強誘電体高分子絶縁層と有機両極性半導体との組み合わせを備える不揮発性強誘電体メモリデバイスに関する。
【背景技術】
【０００２】
メモリ技術は、二つのカテゴリー、即ち、揮発性と不揮発性とに大きく分けることができる。ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）やＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等の揮発性メモリは、電力が除去されるとその記憶内容を失ってしまうが、ＲＯＭ（読み出し専用メモリ）技術に基づく不揮発性メモリはそのようなことがない。ＤＲＡＭ、ＳＲＡＭ及び他の半導体メモリは、情報の処理及び高速記憶のため、コンピュータ及び他のデバイスにおいて幅広く使用されている。近年、フローティングゲート電極にデータを電荷として記憶する不揮発性メモリとしてＥＥＰＲＯＭ及びフラッシュメモリが導入されてきている。不揮発性メモリ（ＮＶＭ）は、多種多様の市販の及び軍事的な電子デバイスや機器、例えば携帯電話、ラジオ、デジタルカメラにおいて使用されている。これらの電子デバイスにおける市場は、電圧が低く、電力消費量が少なく、チップサイズが小さいデバイスを求め続けている。しかしながら、ＥＥＰＲＯＭやフラッシュメモリは、データを書き込むのに長い時間を要し、また、データを書き換えることができる回数に限界がある。
【０００３】
前述したタイプのメモリの欠点を回避する一つの方法として、強誘電体膜の電気的な分極によってデータを記憶する強誘電体ランダムアクセスメモリ（ＦＲＡＭ）が提案された。強誘電体メモリにおいては、二つのタイプのメモリ動作原理がある。第１のタイプは、記憶された電荷の量、即ち、分極スイッチング電荷電流（ｃｈａｒｇｅ  ｃｕｒｒｅｎｔ）と分極非スイッチング電荷電流との間の差を検出することである（ＦＲＡＭ）。第２のタイプは、ＦＥＴチャンネルコンダクタンスの差を検出することである（ＦＥＴ）。このチャンネルコンダクタンスは、ＦＥＴチャンネル領域における強誘電体膜の分極方向によって変えられる。強誘電体不揮発性メモリは、例えば高い書き込み耐久性、低い書き込み電圧、非破壊的な読み取り、低い電力消費量等といった現在の技術（ＥＥＰＲＯＭ、フラッシュ）を越える揺るぎない性能利点を有しているため、魅力的である。
【０００４】
強誘電体材料は、電界の不存在下での自発分極を特徴としており、この分極は、絶縁破壊電界よりも低い電界の印加時には逆にできる。強誘電体材料における自発分極は、双極子モーメントを生じるその単位セルにおけるイオン又は有極性分子の中心対称配置に起因している。
【０００５】
強誘電体材料に対して交流電界が印加されると、分極は、印加電界と共にヒステリシスの態様を示す。初期段階において、印加電界方向に対して都合良く方向付けられる強誘電体領域は、他の領域を犠牲にして成長する。これは、領域全体の成長及び再度の方向付けが起こるまで続く。この段階において、材料は、その飽和分極（Ｐｓ）に達する。電界がその後に除去される場合、一部の領域は、そのランダムな構成及び方向に戻らない。この段階における分極は、残留分極（Ｐｒ）と呼ばれる。分極をゼロに戻すために必要な電界の強度が強制場（Ｅｃ）である。
【０００６】
一般的な強誘電体ヒステリシスループが図１に示されており、この図は、印加電界Ｅに応じた表面電荷密度Ｄを示している。ゼロ印加電界Ｅ＝０においては、二つの分極状態±Ｐｒが存在する。また、これらの二つの分極状態は、一様に安定している。これらの二つの状態は、いずれも「１」又は「０」として符号化することができ、また、これらの状態を維持するために外部電界が必要とされないため、メモリデバイスは不揮発性である。デバイスの状態を切り換えるために、Ｅｃよりも大きい絶対値を有する閾電界が必要とされる。所定の強誘電体材料における閾電界Ｅｃを減少させるため、強誘電体材料を薄膜（好ましくは２ミクロン未満の厚さを有する）の形態で処理する必要がある。
【０００７】
メモリセルキャパシタ上の強誘電体膜は、例えば、チタン酸バリウム（ＢａＴｉＯ３）、ジルコン酸チタン酸鉛（ＰＺＴ−Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）又はＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等の無機材料によって形成されてもよく、あるいは、例えば、硫酸トリグリシン（ＴＧＳ）又は有機高分子及び極性基を有するオリゴマー、例えば奇数の番号が付されたナイロン、ポリビニリデンシアン化合物ｐ（ＶＣＮ）若しくはポリビニリデンフッ化物ｐ（ＶＤＦ）等の有機分子材料によって形成されてもよい。これまでに知られている高分子のなかでは、例えばスピンコーティングによって直接に得られる膜における高い残留分極及び比較的低い強制場等といった有利な特性に起因して、特に、化学的構造（ＣＨ２−ＣＦ２）を有するｐ（ＶＤＦ）が属する一群のフッ素含有材料が好ましい。特に、ＶＤＦ（ＣＨ２−ＣＦ２）とＴｒＦＥ（ＣＨＦ−ＣＦ２）及び／又はＴＦＥ（ＣＦ２−ＣＦ２）との組み合わせを有する材料、例えばランダム共重合体（ＣＨ２−ＣＦ２）ｎ−（ＣＨＦ−ＣＦ２）ｍ又は（ＣＨ２−ＣＦ２）ｎ−（ＣＦ２−ＣＦ２）ｍは、優れた強誘電体特性及び膜形成特性を有している。また、一般的には、絶縁破壊電界が（強制場に関連する）所要のスイッチング電界よりも高い限り、非対称空間群に属する結晶構造を持つ結晶相を有する任意の材料が強誘電体特性を保持し得ることに留意すべきである。
【０００８】
しかしながら、例えばディスプレイ等において使用される強誘電体液晶高分子の場合、残留分極Ｐｒは、一般的に低く（〜５−１０ｍＣ／ｍ２）、大きな分子からの双極子モーメントに依存している。これは、メモリ用途においてはあまりにも低すぎるかもしれない。また、動作状態は、液晶特性に起因して、温度の影響を非常に受ける。メモリ用途においては、約−２０乃至１５０℃の温度で安定した特性を有していることが望ましい。従って、不揮発性メモリセルの場合には、前述した非液晶有機強誘電体材料が強誘電体層として使用されることが好ましい。
【０００９】
米国特許出願公開第２００３／０１２７６７６号公報（特許文献１）には、基板１と、活性層２と、ドレイン３と、ソース４と、ゲート絶縁層５と、ゲート６とを有する不揮発性メモリデバイス１０が記載されている。活性層２は、ソース４とドレイン３との接触領域において有機半導体により形成されている。ゲート絶縁層５は、強誘電体材料によって形成されるとともに活性層２上に堆積され、また、ゲート６は、ゲート絶縁層５上に形成されている。この文献のデバイス１０が図２に示されている。不揮発性メモリデバイス１０は、強誘電体ゲート絶縁層５及び有機半導体活性層２を有しているため、非常に柔軟で、軽量で、多重プログラミング可能であり、また、簡単に製造することができる。
【００１０】
しかしながら、単極有機半導体活性層２を有するデバイス１０は、蓄積状態又は空乏状態においてのみ機能する。これらのデバイス１０は、反転状態では機能しない。強誘電体トランジスタ用途において、このことは、強誘電体の一つの分極方向においてのみ、蓄積電荷密度が分極を補償することを示唆している。反対の分極方向においては、半導体が空乏化し、そのため、補償電荷密度が空間電荷として存在しなければならない。即ち、半導体は、この分極誘発電荷密度を維持することができる十分なバックグラウンドドーピングを有していなければならない。しかしながら、有機トランジスタの転移特性を悪化させないように、使用される半導体は、その性質から、ドーピングを含んでいなければならない。それにもかかわらず、半導体は、一般に、合成中又は処理中に導入される不純物を含んでおり、しばしば意図的でなくドープされる。この意図的でないドーピングは、明らかに、何等かのスイッチングを簡略化することができるとともに、関連するゲート分極状態の何等かの安定化を与える。しかしながら、この動作原理は、意図的でないドーピングを制御することができないため、トランジスタ品質及び技術的な観点から望ましくなく、実際にも望ましくない。また、意図的でないドーピングは、主に、デバイス作動中に使用される電界の影響下でゲート誘電体を通じて運ぶことができ又は特定の分極状態の書き込み後に移動できるイオン種若しくは有極小分子からなっており、それにより、強誘電体メモリデバイスにおいてしばしば見られるインプリント現象、疲労現象、又は、他の劣化現象が生じてしまう。
【特許文献１】米国特許出願公開第２００３／０１２７６７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、フレキシブル基板に適合し且つ従来の技術のデバイスの電荷安定化問題を解決する、低コスト処理及び低温によって得ることができる不揮発性強誘電体メモリデバイスを提供することである。
【課題を解決するための手段】
【００１２】
上記目的は、本発明に係る方法及びデバイスによって達成される。
【００１３】
本発明は、有機両極性半導体層と有機強誘電体層とを備える不揮発性強誘電体メモリデバイスを提供する。有機両極性半導体層と有機強誘電体層とは互いに少なくとも部分的に接触している。
【００１４】
本発明の一つの実施の形態において、デバイスは、第１の導電層中に形成され得る制御電極を備えているものとするとよい。第１の導電層は、例えば金属（例えば、インジウムスズ酸化物（ＩＴＯ）、金）又は導電性高分子層（例えばＰＥＤＯＴ／ＰＳＳ）であるものとするとよい。制御電極は、有機強誘電体層により有機両極性半導体層から分離されているものとするとよい。
【００１５】
本発明に係るデバイスは、第１及び第２の主電極を更に備えているものとするとよい。第１及び第２の主電極は、第２の導電層中に形成されているものとするとよい。第２の導電層は、例えば金属（例えば、インジウムスズ酸化物（ＩＴＯ）、金）又は導電性高分子層（例えばＰＥＤＯＴ／ＰＳＳ）であるものとするとよい。制御電極は、有機強誘電体層により有機両極性半導体層から分離されているものとするとよい。第１及び第２の主電極は、有機両極性半導体層の材料によって相互に分離されているものとするとよく、また、有機強誘電体層により制御電極から分離されているものとするとよい。
【００１６】
本発明の一つの実施の形態において、有機強誘電体層は、強誘電体フッ素化高分子又はオリゴマー層であるものとするとよく、また、例えば（ＣＨ２−ＣＦ２）ｎ−（ＣＨＦ−ＣＦ２）ｍ又は（ＣＨ２−ＣＦ２）ｎ−（ＣＦ２−ＣＦ２）ｍのような（ランダム）共重合体を形成するために（ＣＨ２−ＣＦ２）ｎ、（ＣＨＦ−ＣＦ２）ｎ（ＣＦ２−ＣＦ２）ｎ又はこれらの組み合わせから選択される材料を含んでいるものとするとよい。
【００１７】
本発明において使用される有機両極性半導体層は、ｎ型半導体材料とｐ型半導体材料との混合物、例えば［６，６］フェニルＣ６１酪酸メチルエステルとポリ［２−メトキシ，５−（３，７）ジメチル−オクチルオキシ］−ｐ−フェニレンビニレンとの混合物を含んでいるものとするとよい。
【００１８】
本発明の他の実施の形態において、有機両極性半導体層は、単一の有機材料、例えばポリ（３，９−ジ−ｔ−ブチリンデノ［１，２−ｂ］フルオレン）を含んでいるものとするとよい。
【００１９】
また、有機両極性半導体層は、ｐ型半導体とｎ型半導体とからなる２層積層体であるものとするとよく、この場合、二つの活性半導体が使用されているものとするとよい。本発明の不揮発性メモリデバイスは、メモリウィンドウを備えているものとするとよく、この場合、メモリウィンドウは、電子電流と正孔電流との比率に依存しているものとするとよい。一つの実施の形態において、電子電流と正孔電流との比率は０に近いものとするとよく又は１に近いものとしてもよい。その場合、メモリウィンドウは最大となり得る。
【００２０】
本発明は、不揮発性メモリデバイスを処理するための方法を更に提供する。この方法は、
−有機強誘電体層を形成するステップと、
−有機両極性半導体層を形成するステップと、
を含み、前記有機両極性半導体層と前記有機強誘電体層とが相互に少なくとも部分的に接触している。有機強誘電体層は、例えば強誘電体フッ素化高分子又はオリゴマー層であるものとするとよく、また、例えば（ＣＨ２−ＣＦ２）ｎ−（ＣＨＦ−ＣＦ２）ｍ又は（ＣＨ２−ＣＦ２）ｎ−（ＣＦ２−ＣＦ２）ｍのような（ランダム）共重合体を形成するために（ＣＨ２−ＣＦ２）ｎ、（ＣＨＦ−ＣＦ２）ｎ（ＣＦ２−ＣＦ２）ｎ又はこれらの組み合わせから選択される材料を含んでいるものとするとよい。有機両極性半導体層は、ｎ型半導体材料とｐ型半導体材料との混合物であるものとするとよく、例えば［６，６］フェニルＣ６１酪酸メチルエステルとポリ［２−メトキシ，５−（３，７）ジメチル−オクチルオキシ］−ｐ−フェニレンビニレンとの混合物であるものとするとよい。他の実施の形態において、有機両極性半導体層は、単一の有機材料、例えばポリ（３，９−ジ−ｔ−ブチリンデノ［１，２−ｂ］フルオレン）であるものとするとよい。また、有機両極性半導体層は、ｐ型半導体とｎ型半導体とからなる２層積層体であるものとするとよく、この場合、二つの活性半導体が使用されるものとするとよい。
【００２１】
本発明の方法は、第１の導電層から制御電極を形成することを更に含んでいるものとするとよい。第１の導電層は、例えば金属（例えば、インジウムスズ酸化物（ＩＴＯ）、金）又は導電性高分子層（例えばＰＥＤＯＴ／ＰＳＳ）であるものとするとよい。
【００２２】
本発明の一つの実施の形態において、方法は、第２の導電層から第１の主電極及び第２の主電極を形成することを更に含んでいるものとするとよい。第２の導電層は、例えば金属（例えば、インジウムスズ酸化物（ＩＴＯ）、金）又は導電性高分子層（例えばＰＥＤＯＴ／ＰＳＳ）であるものとするとよい。第１及び第２の主電極は、有機両極性半導体層の材料によって相互に分離されているものとするとよい。また、有機強誘電体層により制御電極から分離されているものとするとよい。
【００２３】
本発明の方法は、有機両極性半導体層のパターニングを更に含んでいるものとするとよい。
【００２４】
本発明のデバイスの利点は、それを溶液処理によって形成することができ、そのため、低コスト処理を達成できるという点である。本発明の他の利点は、デバイスを形成するために必要な様々な層を低温で堆積させることができるという点である。この発明の更なる利点は、フレキシブル基板に対する適合性である。
【００２５】
本発明のこれらの特徴及び他の特徴、機能、利点は、一例として本発明の原理を示す添付図面と共に用いられる以下の詳細な説明から明らかとなる。この説明は、単なる一例として与えられており、本発明の範囲を限定するものではない。以下に引用される参照図面は、添付図面を引用する。
【００２６】
異なる図面において、同じ参照符号は、同一又は類似の要素を示している。
【発明を実施するための最良の形態】
【００２７】
特定の実施の形態に関して特定の図面を参照して本発明を説明するが、本発明は、これらの実施の形態に限定されず、請求項によってのみ限定される。描かれた図面は、単なる概略図であり、非限定的なものである。図では、一部の要素のサイズが誇張されている場合があり、また、例示的な目的で、一部の要素が尺度に基づいて描かれていない場合もある。この明細書本文中及び請求項中において用語「備えている（含んでいる）（ｃｏｍｐｒｉｓｉｎｇ）」が使用される場合、それは他の要素又はステップを排除するものではない。一つの名詞を示すときに例えば「ａ」、「ａｎ」、「ｔｈｅ」等の不定冠詞又は定冠詞が使用される場合、これは、他に何か特に述べられていなければ、複数のそのような名詞を含むものである。
【００２８】
また、明細書本文中及び請求項中の第１、第２、第３等の用語は、同様の要素間を区別するために使用されるが、必ずしも順番又は時間的順序を表すものではない。そのように使用される用語が適切な状況下では置き換え可能であり、また、ここに記載された本発明の実施の形態がここで説明され又は図示された順序以外の順序で動作可能であることが理解されるべきである。
【００２９】
更に、明細書本文中及び請求項中の上部（ｔｏｐ）、下部（ｂｏｔｔｏｍ）、〜の上（ｏｖｅｒ）、〜の下（ｕｎｄｅｒ）等の用語は、記述的目的で使用されるが、必ずしも相対的な位置を表すものではない。そのように使用される用語が適切な状況下では置き換え可能であり、また、ここに記載された本発明の実施の形態がここで説明され又は図示された方向以外の方向において動作可能であることが理解されるべきである。
【００３０】
図３，図４及び図６，図７には、本発明の実施の一形態に係る不揮発性強誘電体メモリデバイスの処理におけるその後のステップが示されている。
【００３１】
第１のステップにおいては、例えばエポキシ系又はノボラック系高分子等であり得る平坦化層１２を基板１１上に堆積させることにより、基板１１が、任意的に平坦化されるものとするとよい（図３）。
【００３２】
本発明の実施の形態において、用語「基板（ｓｕｂｓｔｒａｔｅ）」は、使用され得る、又は、その上にデバイス、回路若しくはエピタキシャル層が形成され得る、任意の基礎をなす一つ又は複数の材料を含まれ得る。他の代替的な実施の形態において、この「基板」は、例えばドープシリコン基板、ガリウムヒ素（ＧａＡｓ）基板、ガリウムヒ素燐（ＧａＡｓＰ）基板、リン化インジウム（ＩｎＰ）基板、ゲルマニウム（Ｇｅ）基板又はシリコンゲルマニウム（ＳｉＧｅ）基板等の半導体基板を含み得る。「基板」は、例えば、半導体基板部分に加えてＳｉＯ２層又はＳｉ３Ｎ４層等の絶縁層を含んでいてもよい。従って、基板という用語は、シリコン・オン・ガラス基板、シリコン・オン・サファイア基板も含んでいる。そのため、用語「基板」は、一般的に所定の層又は部分の下側に位置する層における要素を規定するために使用される。また、「基板」は、その上に層が形成される任意の他の基体（ベース）、例えばガラス、プラスチック又は金属層であり得る。平坦化層１２は、例えばスピンコーティングによって基板１１上に堆積され得る。基板１１の任意的な平坦化の後、平坦化層１２上に第１の導電層が堆積され、又は、基板１１が平坦化されなかった場合には、任意の適当な技術により、例えばスピンコーティング、ドロップキャスティング（ｄｒｏｐ  ｃａｓｔｉｎｇ）、ドクターブレード（Ｄｏｃｔｏｒ  Ｂｌａｄｅ）、予め形成された複合膜の積層、スプレー又は印刷により基板１１上に第１の導電層が堆積される。第１の導電層は、例えば、金属層（例えば、金、ＩＴＯ）、導電性高分子層（例えば、カンフルスルホン酸がドープされたポリアニリン（ＰＡＮＩ／ＣＳＡ）又はポリ（４−スチレンスルフォン酸塩）がドープされたポリ（３，４−エチレンジオキシチオフェン）（ＰＥＤＯＴ／ＰＳＳ））又は任意の他の適当な導電材料層であるものとするとよい。使用される第１の導電層の厚さは、想定される用途において必要なシート抵抗及び使用される材料の比抵抗によって決まる。第１の導電層は、例えば１００ｎｍ以下の厚さを有しているものとするとよく、例えば第１の導電層が金の場合には、第１の導電層の厚さは例えば５０ｎｍであるものとするとよい。一方、第１の導電層がＰＥＤＯＴ／ＰＳＳである場合、その厚さは、例えば１００ｎｍであるものとするとよい。
【００３３】
堆積後、第１の導電層がパターン化され、ゲート電極１３が形成される。これは、例えば標準的なフォトリソグラフィによって行われるものとするとよい。フォトリソグラフィプロセスは、以下の一連のステップを含んでいる。最初に、例えばスピンコーティングにより第１の導電層上にフォトレジスト層が塗布される。フォトレジスト層は、例えば数μｍの厚さを有しているものとするとよく、例えばポリ（ビニルシナメイト）又はノボラック系高分子等のフォトレジストとして使用できる任意の適当な高分子によって形成されているものとするとよい。その後、基板１１上にパターンを並べるためにマスクが適用される。その後、フォトレジスト層が、例えばＵＶ光によりマスクを通じて照射される。照射後、フォトレジストが現像され、それにより、使用されるフォトレジストのタイプに応じて、フォトレジストの照射された部分（ポジレジスト）又はフォトレジストの照射されていない部分（ネガレジスト）のいずれかが除去される。その後、現像されたフォトレジスト層をマスクとして使用することにより第１の導電層のパターニングが行われた後、一般的には有機溶媒を使用することによりフォトレジスト層の残余の部分が除去される。その結果が図３に示されている。
【００３４】
第１の導電層が導電性高分子層である場合、パターニングは、Ｔｏｕｗｓｌａｇｅｒら［Ｔｏｕｗｓｌａｇｅｒ，Ｆ．Ｊ．，  Ｗｉｌｌａｒｄ，Ｎ．Ｐ．，＆ｄｅ  Ｌｅｅｕｗ，Ｄ．Ｍ．著  ポリ−（３，４−エチレンジオキシチオフェン）電極のＩライン・リソグラフィ、及び、全高分子化合物集積回路における用途（Ｉ−ｌｉｎｅ  ｌｉｔｈｏｇｒａｐｈｙ  ｏｆ  ｐｏｌｙ−（３，４−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）  ｅｌｅｃｔｒｏｄｅｓ  ａｎｄ  ａｐｐｌｉｃａｔｉｏｎ  ｉｎ  ａｌｌ−ｐｏｌｙｍｅｒ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ）  Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．８１，４５５６−４５５８（２００２）］及びＧｅｌｉｎｃｋら［Ｇ．Ｈ．Ｇｅｌｉｎｃｋ  ｅｔ  ａｌ．，  Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，７７，１４８７（２０００）］によって記載された手順を使用してフォトリソグラフィ技術により行うことができる。また、パターニングは、技術的に知られたノンリソグラフィック技術、例えば可溶性導電高分子の場合には例えばシルクスクリーン印刷、インクジェット印刷、また、金の場合には例えばマイクロコンタクト印刷、また、ＩＴＯの場合には例えばマイクロエンボス加工を使用して行うこともできる。
【００３５】
図４に示されるその後の製造ステップにおいては、ゲート電極１３上に有機強誘電体層１４が堆積される。有機強誘電体層１４は、例えばアセトン、２−ブタノン、シクロヘキサン、ジメチルスルホキシド（ＤＭＳＯ）又はジメチルホルムアミド（ＤＭＦ）等の溶媒から、例えばスピンコーティングにより塗布されるものとするとよい。また、有機強誘電体層１４の堆積は、ドロップキャスティング、ドクターブレード、予め形成された複合膜の積層、スプレー又は印刷によって行われるものとしてもよい。有機強誘電体層１４は、例えば２０００ｎｍ以下の厚さを有しているものとするとよく、好ましくは有機強誘電体層１４は、５００ｎｍよりも薄い厚さを有している。強誘電体層１４は、例えば、硫酸トリグリシン（ＴＧＳ）であるものとするとよく、あるいは、トリフルオロエチレン（ＴｒＦＥ）との若しくはクロロトリフルオロエチレンとのビニリデンジフルオライド（ＶＤＦ）のランダム共重合体及び他のフッ素系高分子のランダム共重合体に基づく強誘電体高分子層若しくはオリゴマー層であってもよく、又は、より一般的には、強誘電体高分子層又はオリゴマー層１４がハロゲン化層であってもよい。しかしながら、メモリデバイスの処理のため、フッ素系高分子が最も有利な特性を有していると思われる。これは、メモリ用途の場合、強誘電体高分子の残留分極Ｐｒができる限り高いことが重要だからである。そのため、１０ｍＣ／ｍ２を上回る残留分極、例えば〜１００ｍＣ／ｍ２の残留分極を有する高分子を含むフッ素における場合のように、高密度の双極子群を有する材料が好ましい。Ｐｒがあまり低くはない他の重要な理由は、蓄えられた状態（分極）の安定性が少なくとも部分的にそれに依存するからである。この点において、保磁場も重要である。Ｅｃが非常に高いと、スイッチング電圧（一般的には、分極飽和の場合、２×Ｅｃ×層厚）が高くなる。しかしながら、Ｅｃが非所に低いと、寄生容量を有する他の回路に接続される際に、キャパシタ内に有害な分極場が現れる場合がある。また、フッ素化高分子においては、メモリ機能のために使用されるように、高分子がそれらの強誘電効果を有するサーマルウィンドウが非常に有益である。従って、他の高分子又は分子が存在するが、形成されるデバイスがメモリ用途において用いられる場合には、フッ素を含む材料が最も有利な特性を有していると思われる。
【００３６】
フッ素化高分子は、好ましくは主鎖高分子であるものとするとよい。しかしながら、フッ素化高分子は、ブロック共重合体又は側鎖高分子であるものとしてもよい。フッ素化高分子は、例えば（ＣＨ２−ＣＦ２）ｎ−（ＣＨＦ−ＣＦ２）ｍ又は（ＣＨ２−ＣＦ２）ｎ−（ＣＦ２−ＣＦ２）ｍ等の（ランダム）共重合体を形成するため、例えば（ＣＨ２−ＣＦ２）ｎ、（ＣＨＦ−ＣＦ２）ｎ（ＣＦ２−ＣＦ２）ｎ又はこれらの組み合わせであるものとしてもよい。
【００３７】
例えば奇数番号が付されたナイロン、シアノポリマー（ポリアクリロニトリル、ポリ（ビニリデンシアン化合物）、及び、側鎖にシアノ基を有する高分子）、ポリ尿素、ポリチオ尿素及びポリウレタン等の他の強誘電体高分子が使用されてもよい。総ての高分子は、純粋な形態において使用されてもよく、又は、他の（高分子）マトリクス中において希釈されてもよい。
【００３８】
強誘電体材料については、「強誘電体及び関連する材料の原理及び用途（Ｐｒｉｎｃｉｐｌｅｓ  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎｓ  ｏｆ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  ａｎｄ  ｒｅｌａｔｅｄ  ｍａｔｅｒｉａｌｓ）」（Ｍ．Ｅ．Ｌｉｎｅｓ及びＡ．Ｍ．Ｇｌａｓｓ、オックスフォードプレス、２００１年）において論じられている。高分子強誘電体材料のリストは、Ｈａｒｉ  Ｓｉｎｇｈ  Ｎａｌｗａにより編集された「強誘電体高分子、化学的性質、物理的性質、及び、用途（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｐｏｌｙｍｅｒｓ、  ｃｈｅｍｉｓｔｒｙ、ｐｈｙｓｉｃｓ  ａｎｄ  ａｐｐｌｉｃａｔｉｏｎｓ）」（Ｍａｒｃｅｌ  Ｄｅｋｋｅｒ社、１９９５年）において見出すことができる。
【００３９】
その後、必要に応じて第１の導電層に達するコンタクトホール１５を形成するために、有機強誘電体層１４がパターン化されるものとするとよい（図４）。可能であれば、また、これが強誘電体層１４において使用される材料の種類に依存している場合には、前述したように標準的なフォトリソグラフィによってパターニングが行われるものとするとよい。しかしながら、有機強誘電体層１４がフッ素化高分子に基づいている場合には、フォトレジストを除去するために一般に使用されるイオン化した有機溶媒中においてフッ素化高分子が溶解し、それにより、上部において総ての層が完全に離昇するため、パターニングにおいて標準的なフォトリソグラフィを適用することは難しい。従って、その場合には、ジアゾ化合物又はビスアジド化合物であり得る感光性架橋剤等の放射線架橋剤をフッ素化高分子スピンコート溶液に対して付加することにより標準的なフォトリソグラフィを用いて更に有機強誘電体層１４がパターン化されるものとするとよい。架橋剤を用いた強誘電体高分子層１４のスピンコーティング後、強誘電体層１４には、部分的非可溶性層をもたらすマスクを通じて、ＵＶ光が照射される。スピンコーティングの代わりに、例えばシルクスクリーン印刷又はインクジェット印刷等の他の適当な適用（塗布）方法を使用することができる。有機強誘電体層１４の非可溶性は、高分子の架橋によって達成される。照射されず、従って架橋しない強誘電体高分子層１４の一部をその後に例えばアセトン等の有機溶媒といった適当な溶媒で洗浄することにより除去し、それにより、１３０乃至１４５℃でアニールされ得るパターン化された膜を残して、層１４の強誘電特性を高めるものとするとよい。アニーリング温度は、正確な高分子組成によって決まる。例えば、ＶＤＦ／ＴｒＦＥの場合、アニーリング温度はＶＤＦとＴｒＦＥとの比率によって決まる。このとき、例えば１０Ｈｚの正弦波電圧でソーヤタワーセットアップ（Ｓａｗｙｅｒ−Ｔｏｗｅｒ  ｓｅｔ−ｕｐ）を用いて強誘電体ヒステリシスループが測定されるものとするとよい。架橋前（図５のグラフ１）と架橋後（図５のグラフ２，３）の強誘電体ヒステリシスループが図５において比較されている。後者の場合には、アニーリングを伴うヒステリシスループ（図５のグラフ２）及びアニーリングを伴わないヒステリシスループ（図５のグラフ３）の両者が示されている。図５から分かるように、アニーリングは残留分極Ｐｒをほぼ２倍にし、これは、電源の電圧がオフにされる際にメモリセルが存在する状態に対応している。架橋は強誘電体スイッチング動作を実質的に変化させない。即ち、Ｅｃは影響を受けないが、Ｐｒは僅かに減少する。しかしながら、架橋は積層一体性を大きく向上させる。これは、更なる処理時に、架橋された有機強誘電体層１４が溶解しないからである。有機強誘電体層１４をパターン化した後、パターン化された有機強誘電体層１４上に第２の導電層が堆積される。また、第２の導電層は、有機強誘電体層１４中に形成されたコンタクトホール１５を満たし、これにより、垂直相互接続部１６が形成される。これが図６に示されている。第２の導電層は第１の導電層と同じ厚さを有しているものとするとよい。この場合も���様に、使用される第２の導電層の厚さは、想定される用途において必要なシート抵抗及び使用される材料の比抵抗によって決まる。第２の導電層は、例えば、金属層（例えば、金、ＩＴＯ）、半導体層、導電性高分子層（例えば、カンフルスルホン酸がドープされたポリアニリン（ＰＡＮＩ／ＣＳＡ）又はポリ（４−スチレンスルフォン酸塩）がドープされたポリ（３，４−エチレンジオキシチオフェン）（ＰＥＤＯＴ／ＰＳＳ））又は任意の適当な導電材料層であるものとするとよい。第１及び第２の導電層を形成する材料は、低オームの垂直相互接続部１６を構成することができるような材料でなければならない。
【００４０】
第２の導電層の堆積は、使用された材料に応じて、任意の適当な堆積技術、例えば化学蒸着（ＣＶＤ）、スピンコーティング、ドロップキャスティング、ドクターブレード、予め形成された複合膜の積層等によって行われるものとするとよい。
【００４１】
しかしながら、第２の導電層が有機強誘電体層１４上にスピンコーティングされるべき導電性高分子層である場合には、水溶液から有機強誘電体層１４上への第２の導電層のスピンコーティングによって深刻なディウェッティングが生じるため、高分子層を堆積させる水溶液は、スピンコーティング溶液の改質を必要とする。これは、表面張力低減剤の付加によってスピンコーティング溶液のぬれ性を向上させることにより解消され得る。表面張力低減剤は、水と混和でき、水よりもゆっくりと蒸発するとともに、デバイスの処理時間内に有機強誘電体層１４を侵蝕しない任意の溶媒であるものとするとよい。本発明において使用され得る湿潤剤の例は、例えば、ｎ−ブタノール、アミン又は石鹸状試薬である。アミンを含む湿潤剤は、一方側にアミンを備え且つ他方側に極性基を備える構造を有していることが好ましい。極性基はその後に表面を疎水性にする。極性基は、例えばＯＨ基であるものとするとよい。本発明において使用され得るアミンの特定の例は、例えば、６−アミノ−１−ヘキサノール又は６−アミノ−１−ドデカノール等のアミノアルコールであり得る。他の極性基を有する化合物、例えばカルボン酸が使用されるものとしてもよい。但し、容易に解離しない場合に限る。この発明において使用され得る石鹸状試薬は、有機強誘電体層１４と水素結合を形成する基を含む石鹸、例えばスルホキシドである。
【００４２】
第２の導電性高分子層のパターニングは、例えば前述したような標準的なフォトリソグラフィによって行われるものとするとよい。第２の導電性高分子層をパターン化することにより、ソース１７及びドレイン１８電極が形成される（図５）。
【００４３】
図７に示される更なるステップにおいて、本発明により形成されるメモリデバイス３０は、ソース１７及びドレイン１８電極上に有機両極性半導体層１９を堆積させることによって完成される。有機両極性半導体層１９は、例えば、ｐ型有機半導体とｎ型有機半導体とが均質に混合された層を備えているものとするとよく、これにより、従来の技術のデバイスにおいて現れる空乏層における分極スイッチングの欠点が回避される。これは、このときの強誘電体ゲートの両方の分極状態を蓄積電荷によって補償することができるからである。即ち、一方の分極状態では、有機両極性半導体層１９のｐ型部分において正孔が蓄積され、他方の分極状態では、有機両極性半導体層１９のｎ型部分内に電子が蓄積される。本発明において使用され得る、適した有機両極性半導体層１９は、ｎ型有機半導体とｐ型有機半導体との混合物、例えば［６，６］フェニルＣ６１酪酸メチルエステル（ＰＣＭＢ）とポリ［２−メトキシ，５−（３，７）ジメチル−オクチルオキシ］−ｐ−フェニレンビニレン（ＯＣ１ＯＣ１０−ＰＰＶ）との混合物、単一の高分子半導体、例えばポリ（３，９−ジ−ｔ−ブチリンデノ［１，２−ｂ］フルオレン）（ＰＩＦ）、又は、ｐ型半導体とｎ型半導体とからなる２層積層体であり、この場合には、二つの活性半導体が使用されてもよい。
【００４４】
有機両極性半導体層１９は、パターン化されるものとしてもよいが、これは必要のないステップである。しかしながら、リーク電流を減少させるために有機両極性半導体層１９のパターニングが行われるものとしてもよい。パターニングが行われるか否かは、用途の要件によって決まる。
【００４５】
図７は、本発明に従って処理されたメモリデバイス３０を示している。デバイス３０は、トランジスタ２０とバイア２１とを備えている。トランジスタ２０は、ゲート電極１３とソース電極１７とドレイン電極１８とを備えている。有機強誘電体層１４は、ゲート電極１３とソース１７及びドレイン１８電極との間に挟まれている。
【００４６】
両極性混合物を使用するとメモリ効果が向上する。これは、より大きいメモリウィンドウ、「０」状態と「１」状態との間の大きな電流比率に現れ、それにより、読み出し操作が容易になる。また、それにより、デバイス速度が半導体チャンネル３０のＲＣ時間によって制限される際にはスイッチング時間も速くなる。両極性デバイスの場合、スイッチングは蓄積時において両方の極性で生じる。これにより、オン電流及びオフ電流を独立に最適化することができる。
【００４７】
図８は、ＯＣ１ＯＣ１０−ＰＶＶとＰＣＭＢとの混合物に基づく強誘電体トランジスタのＩｄ−Ｖｇ特性を示している。ゲートバイアスは、＋４０Ｖから−４０Ｖまで掃引され、１Ｖ／ｓの一定の走査速度で戻された。ゲートに対する大きい電圧の印加により分極の方向が設定され、従って、ＶＧ＝０においてトランジスタのドレイン電流の値が設定される。これらのヒステリック移行曲線は、僅かな劣化のみを伴って、数回、例えば１０回繰り返され得る。
【００４８】
本発明の特定の実施の形態では、第１及び第２の導電層においてＰＥＤＯＴ／ＰＳＳを使用することにより、第１の実施の形態において説明した不揮発性強誘電体メモリデバイス３０が形成され、有機強誘電体層１４においてＰ（ＶＤＦ／ＴｒＦＥ）が使用される。この特定の実施の形態のデバイスの製造プロセスは、この発明の第１の実施の形態において説明したそれと類似している。そのように形成されたデバイス３０は、任意の適当な有機両極性半導体層１９と組み合わされるものとするとよい。しかしながら、この実施の形態の特定の実施例において、有機両極性半導体層１９は、単一の高分子半導体であってもよい。このように、全ポリマー不揮発性メモリデバイスは、本発明に係る方法を使用して処理されるものとするとよい。従って、全ポリマーデバイスの製造において本発明に係る方法が使用されるものとするとよい。
【００４９】
他の特定の実施の形態においては、［６，６］フェニルＣ６１酪酸メチルエステル（ＰＣＭＢ）とポリ［２−メトキシ，５−（３，７）ジメチル−オクチルオキシ］−ｐ−フェニレンビニレン（ＯＣ１ＯＣ１０−ＰＰＶ）との混合物が有機両極性半導体層１９として加えられるものとするとよい。前述した混合物は、ＰＣＭＢとＯＣ１ＯＣ１０−ＰＰＶとの混合物を４：１の比率でクロロベンゼン中に溶解させることにより形成されるものとするとよい。重量含有量は、約０．５％である。溶液は、８０℃で１時間撹拌され、室温で冷却された後、パターン化された第２の導電性高分子層上にスピンコーティングされた。ＰＣＭＢとＯＣ１ＯＣ１０−ＰＰＶとの混合物（チャンネル長／チャンネル幅は４／１０００μｍ）に基づく強誘電体トランジスタのヒステリシスループが図８に示されている。
【００５０】
更に他の特定の実施の形態においては、単一の有機半導体に基づく両極性トランジスタが提供される。この実施の形態において使用される有機両極性半導体層１９は、ポリ（３，９−ジ−ｔ−ブチリンデノ［１，２−ｂ］フルオレン）（ＰＩＦ）である。様々なゲート電圧レンジにおけるＰＩＦ系トランジスタのＩｄ−Ｖｇヒステリシスループが図９に示されている。電子・正孔移動度が低い結果としてＩｄ電流が低いにもかかわらず、メモリ効果の明らかな形跡があり、両方の極性においてスイッチングが生じている。単一の材料を使用すると、ｎ型材料とｐ型材料との混合物の使用に関して、ｐ型成分とｎ型成分との相分離が生じ得ないという利点がある。
【００５１】
本発明の第１及び第２の実施の形態に係るデバイス３０の利点は、総ての層が溶液から処理され得るため、簡単な処理及び低コストな技術が達成されるという点である。有機両極性半導体層１９をパターン化するための一つのマスクを含めて、全体のプロセスは四つのマスクセットだけからなる。最大処理温度が１５０℃を下回るため、この技術は、例えば高分子基板等のフレキシブル基板の使用に適合する。
【００５２】
更なる利点は、例えばＰ（ＶＤＦ／ＴｒＦＥ）等の強誘電体有機材料の誘電率が従来の技術において使用される従来のフォトレジストと比較して約３倍大きいという事実において見出すことができる。そのため、駆動電圧が低減され、その結果、例えばワット損が低減される。
【００５３】
上記実施の形態において説明したメモリ効果及びスイッチングの向上は、有機両極性半導体層１９と組み合わせて使用される有機強誘電体層１４の材料とは無関係である。
【００５４】
デバイス３０のメモリウィンドウは、電子電流と正孔電流との比率に依存している。０又は１に近い比率においてメモリウィンドウが最も大きい。これらの電流がＶｇ＝０に対して正確に対称的である例外的な場合には、Ｖｇ＝０での読み出しは不可能であり、Ｖｇ≠０においてメモリ状態の読み出しが行われなければならず、これにより、Ｖｇがスイッチング電界よりも小さくなる。
【００５５】
ここでは、本発明に係るデバイスに関して、好ましい実施の形態、特定の構成及び構造並びに材料を説明してきたが、この発明の範囲及び思想から逸脱することなく、形態及び内容において様々な変更又は修正を行うことができることが理解されるべきである。
【００５６】
有機強誘電体高分子と有機両極性半導体との組み合わせを備える不揮発性強誘電体メモリデバイスが提案されている。本発明に係るデバイスは、高分子に適合し、また、高分子の利点、即ち、溶液処理、低コスト、低温層堆積及びフレキシブル基板との適合性を十分に活用している。
【図面の簡単な説明】
【００５７】
【図１】印加電界Ｅとキャパシタにおける表面電荷密度Ｄとの関係を表すグラフを示している（Ｍ．Ｅ．ラインズ（Ｍ．Ｅ．Ｌｉｎｅｓ）及びＡ．Ｍ．グラス（Ａ．Ｍ．Ｇｌａｓｓ）による「強誘電体及び関連する材料の原理及び用途（Ｐｒｉｎｃｉｐｌｅｓ  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎｓ  ｏｆ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  ａｎｄ  Ｒｅｌａｔｅｄ  Ｍａｔｅｒｉａｌｓ）」を参照）。
【図２】従来の技術に係る不揮発性メモリデバイスを示している。
【図３】本発明の実施の一形態に係る不揮発性強誘電体メモリ素子の処理における一連のステップの一つを示している。
【図４】本発明の実施の一形態に係る不揮発性強誘電体メモリ素子の処理における一連のステップの一つを示している。
【図５】架橋前及び架橋後の強誘電体ヒステリシスループを示すグラフである。
【図６】本発明の実施の一形態に係る不揮発性強誘電体メモリ素子の処理における一連のステップの一つを示している。
【図７】本発明の実施の一形態に係る不揮発性強誘電体メモリ素子の処理における一連のステップの一つを示している。
【図８】デバイス上に記録されたＯＣ１ＯＣ１０−ＰＰＶとＰＣＭＢとの混合物（チャンネル長／チャンネル幅＝４／１０００μｍ）に基づく強誘電体トランジスタのＩｄ−Ｖｇ特性に関するヒステリシス（ヒステリシス移行曲線）を示している。
【図９】ポリ（３，９−ジ−ｔ−ブチリンデノ［１，２−ｂ］フルオレン）（ＰＩＦ）に基づく強誘電体トランジスタのＩｄ−Ｖｇ特性に関するヒステリシスを示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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