(57)【要約】  高誘電率層（１８０）を半導体装置中に集積するためにシリコンゲルマニウム（ＳｉＧｅ）表面層（１６０）を使用する方法である。この方法は、基板（１５０）上にＳｉＧｅ表面層（１６０）を形成し、前記ＳｉＧｅ表面層（１６０）上に高誘電率層（１８０）を堆積する。酸化層（１７０）は、前記高誘電率層（１８０）とＳｉＧｅ表面層（１６０）の未反応部位との間に位置し、前記高誘電率層（１８０）の堆積中とその後のアニーリング処理中とのいずれか、又はいずれもの間に形成される。前記方法は、前記高誘電率層（１８０）上に電極層（１９０）を形成する。
2007528602.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を形成する方法であって、
基板を供給する段階と、
前記基板上にＳｉＧｅ表面層を形成する段階と、
前記ＳｉＧｅ表面層上に高誘電率層を堆積する段階と、
前記高誘電率層とＳｉＧｅ表面層の未反応部位との間に酸化層を形成する段階と、
前記高誘電率層上に電極層を形成する段階と、
を含み、
前記酸化層は、前記堆積する段階と前記堆積する段階後のアニーリング処理とのいずれか、又はいずれもの間に形成される、方法。
【請求項２】
前記基板は、ＳｉＧｅ表面層を形成する段階に先立って、初期酸化層で供給される、請求項１に記載の方法。
【請求項３】
前記ＳｉＧｅ表面層を形成する段階は、
熱化学気相成長法、プラズマ化学気相成長法、原子層堆積法、スパッタリングを行う段階を含む、請求項１に記載の方法。
【請求項４】
前記ＳｉＧｅ表面層を形成する段階は、
Ｇｅ含有ガスを含む処理ガスで基板を露光する段階を含む、請求項１に記載の方法。
【請求項５】
前記Ｇｅ含有ガスは、ＧｅＨ４又はＧｅＣｌ４の少なくとも１つを含む、請求項４に記載の方法。
【請求項６】
前記露光する段階中若しくは前記露光する段階後のいずれか、又は、前記露光する段階中及び前記露光する段階後のいずれもにおいて、基板をアニーリングする段階をさらに含む、請求項４に記載の方法。
【請求項７】
前記処理ガスは、さらにＳｉ含有ガスを含む、請求項４に記載の方法。
【請求項８】
前記Ｓｉ含有ガスは、ＳｉＨ４、Ｓｉ２Ｈ６、又は、ＳｉＨ２Ｃｌ２のうち少なくとも１つを含む、請求項７に記載の方法。
【請求項９】
前記ＳｉＧｅ表面層のＧｅ含量は、約１０原子パーセント未満である、請求項１に記載の方法。
【請求項１０】
前記ＳｉＧｅ表面層は、それぞれ異なるＧｅ含量を有する複数のＳｉＧｅ副層を含む、請求項１に記載の方法。
【請求項１１】
前記ＳｉＧｅ表面層は、Ｇｅ含量を連続的に含む、請求項１に記載の方法。
【請求項１２】
前記ＳｉＧｅ表面層は、約１０ａｔ．％未満の平均Ｇｅ含量を有している、請求項１１に記載の方法。
【請求項１３】
前記ＳｉＧｅ表面層は、約１０００オングストローム厚さ未満である、請求項１に記載の方法。
【請求項１４】
前記ＳｉＧｅ表面層は、約１０オングストロームと約３００オングストローム厚さの間である、請求項１に記載の方法。
【請求項１５】
前記高誘電率層は、ＨｆＯ２、ＨｆＳｉＯｘ、ＺｒＯ２、ＺｒＳｉＯｘ、ＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、又は、ＳｉＮのうち少なくとも１つを含む、請求項１に記載の方法。
【請求項１６】
前記高誘電率層は、約５オングストロームと約６０オングストローム厚さの間である、請求項１に記載の方法。
【請求項１７】
前記供給する段階は、単一ウエハ処理システムのうち１つの処理チャンバ中と、バッチ型処理システムの処理チャンバ中とに、Ｓｉ基板を導入する段階を含む、請求項１に記載の方法。
【請求項１８】
前記電極及び前記高誘電率層をエッチングする段階をさらに含む、請求項１に記載の方法。
【請求項１９】
前記酸化層は、アニーリング処理中に酸素含有ガスで基板を露光することで、形成される、請求項１に記載の方法。
【請求項２０】
半導体装置を形成する方法であって、
基板を供給する段階と、
前記基板上にＳｉＧｅ表面層を形成する段階と、
前記ＳｉＧｅ表面層上に高誘電率層を堆積する段階と、
上部にＳｉＧｅ表面層と高誘電率層とを有する基板をアニーリングする段階と、
前記高誘電率層上に電極層を形成する段階と、
を含み、
前記堆積する段階及び前記アニーリングする段階のうち少なくとも１つは、
前記基板を酸素含有ガスで露光して、前記高誘電率層とＳｉＧｅ表面層の未反応部位との間に酸化層を形成する段階を、含む、方法。
【請求項２１】
半導体装置であって、
未反応部位を有するＳｉＧｅ表面層を有する基板と、
前記ＳｉＧｅ表面層上の高誘電率層と、
前記高誘電率層とＳｉＧｅ表面層の未反応部位との間の酸化層と、
前記高誘電率層上の電極と、を備える、
半導体装置。
【請求項２２】
前記ＳｉＧｅ表面層のＧｅ含量は、約１０ａｔ．％未満である、請求項２１に記載の半導体装置。
【請求項２３】
半導体装置を形成するための処理ツールであって、
基板上にＳｉＧｅ表面層を形成し、前記ＳｉＧｅ表面層上に高誘電率層を堆積し、前記高誘電率層上に電極層を形成し、前記基板をアニールし、前記堆積中若しくは前記堆積後のいずれか、又は、前記堆積中及び前記堆積後のいずれもの間で、前記高誘電率層と前記ＳｉＧｅ表面層の未反応部位との間に酸化層を形成するように、構成された、少なくとも１つの処理システムと、
前記基板を移送するように構成された、移送システムと、
前記処理ツールを制御するように構成された、コントローラーと、を備えた、処理ツール。
【請求項２４】
前記少なくとも１つの処理システムは、単一ウエハ処理システム、又は、バッチ型処理システムの少なくとも１つを備える、請求項２３に記載の処理ツール。
【請求項２５】
半導体装置を形成するための処理ツールであって、
基板上にＳｉＧｅ表面層を形成するための手段と、
前記ＳｉＧｅ表面層上に高誘電率層を堆積するための手段と、
アニーリング処理を行うための手段と、
前記基板を移送するための手段と、
前記堆積中若しくは前記アニーリング処理中のいずれか、又は、前記堆積中及び前記アニーリング処理中のいずれもの間で、前記高誘電率層と前記ＳｉＧｅ表面層の未反応部位との間に酸化層を形成するように、前記処理ツールを制御するための手段と、を備えた、処理ツール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体構造及び半導体処理に関し、より具体的には、高（high-k）誘電体層を半導体装置に集積するためのシリコンゲルマニウム層の用法に関する。
【背景技術】
【０００２】
半導体産業において、微小電子機器の最小外形サイズは、迅速化、低電力なマイクロプロセッサ及びデジタル回路に対する要求に適合するために、ディープサブミクロン領域に達している。ＣＭＯＳ装置の小型化により、ゲート誘電体材料のスケーリング拘束が強いられる。標準的なＳｉＯ２ゲート誘電体酸化物の厚さは、トンネリング電流が著しくトランジスタ性能に影響し得る水準（〜１０オングストローム（Å））に到達している。装置の信頼性を増大するために、そして、ゲート電極からトランジスタチャネルへの電子漏洩を低減するために、半導体トランジスタ技術では、ゲート誘電体層の物理的厚さを増大できる一方で透過なゲート酸化物厚さ（ＥＯＴ）を約１０Å未満に保持できる高（high-k）誘電率ゲート材料が用いられている。変数ｋは、材料の誘電率定数を示す。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
高誘電率材料を半導体微小構造中に集積することで、Ｓｉ基板の酸化によって、界面酸化物（ＳｉＯ２）層を形成し得る。酸化界面層の存在によって、微小構造の全体の誘電率定数が低下し、これにより、ＳｉＯ２の代わりに高誘電率材料を用いる利点が低減してしまう。微小構造の全体的な誘電率定数への酸化界面層の影響を低減するために、酸化層は薄くする必要がありうる。Ｓｉ基板上への高誘電率層の堆積により、現状の半導体トランジスタ技術に対して非常に厚い酸化界面層における無制御の生長がもたらされる虞がある。
【課題を解決するための手段】
【０００４】
本発明は、従来技術の半導体装置に関する上述した及び／又は他の問題を抑制又は解決するＳｉＧｅ表面層を有する半導体装置を提供する。
【０００５】
本発明は、基板の酸化を抑制するＳｉＧｅ表面層を有する半導体装置をさらに提供する。
【０００６】
この目的のために、本方法は、装置中の高誘電率層におけるその後の集積に関連する基板の酸化を抑制するＳｉＧｅ表面層を有する半導体装置を形成するために提供される。酸化層は、ＳｉＧｅ表面層における未反応部位と高誘電率層との間に形成される。酸化層は、高誘電率層の堆積中、又は、誘電体層が形成された後に行われるアニーリング処理中に形成してもよい。あるいは、酸化層は、誘電体形成中及びその後のアニーリング中のいずれにおいても形成してもよい。
【０００７】
本発明の例示的実施の形態において、基板を供給し、ＳｉＧｅ表面層を基板上に形成し、ＳｉＧｅ表面層上に高誘電率層を堆積し、高誘電率層及びＳｉＧｅ表面層の未反応部位との間に酸化層を形成し、高誘電率層上に電極層を形成することで、半導体装置を形成するための方法が提供される。前記酸化層は、高誘電率層の堆積及び高誘電率層の堆積後のアニーリング処理のいずれかまたはいずれもの期間中に形成される。
【０００８】
添付した図において、
【０００９】
図１Ａ−１Ｅは、本発明の実施の形態を行ったときに形成され得る構造の断面図を示す。
【００１０】
図２は、本発明の実施の形態によってＳｉＧｅ表面層を含む微小構造を形成するためのフローチャートを示す。
【００１１】
図３は、本発明の実施の形態によってＳｉＧｅ表面層を形成するためのバッチ型処理システムの概略ブロック線図を示す。
【００１２】
図４は、本発明の実施の形態によってＳｉＧｅ表面層を形成するための他のバッチ型処理システムの概略ブロック線図を示す。
【００１３】
図５は、本発明の実施の形態によって半導体装置を形成するための処理ツールを示す。
【発明を実施するための最良の形態】
【００１４】
半導体装置の作製方法が記述される。本発明の実施の形態において、基板が供給され、ＳｉＧｅ表面層が前記基板上に形成される。高誘電率層は、ＳｉＧｅ表面層上に堆積され、酸化層は、高誘電率層とＳｉＧｅ表面層の未反応部位との間に位置し、高誘電率層の堆積中及び／又は高誘電率層の堆積後のアニーリング処理中に形成され、そして、電極は、高誘電率層上に形成される。
【００１５】
図１Ａ−１Ｅは、本発明の実施の形態を行ったときに形成され得る構造の断面図を示す。図１Ａ−１Ｅに示された実施の形態において、基板１５０が供給される。基板１５０は、例えば、単結晶Ｓｉ又は多結晶Ｓｉ（ｐｏｌｙ−Ｓｉ）であるＳｉ基板であってもよい。Ｓｉ基板１５０は、多数の能動素子及び／又は分離領域を有していてもよい。Ｓｉ基板１５０は、形成される装置の種類に応じてｎ型又はｐ型であってもよく、約１９５ｍｍより大きい、例えば、２００ｍｍ基板、３００ｍｍ基板、又は、より大きい、直径の基板といった、任意の直径の基板を、例えば、含んでいてもよい。
【００１６】
上述の本発明の背景において述べたように、高誘電率材料をＳｉ基板上に集積することで、半導体装置の所望の性能に対して界面層が非常に厚くなるＳｉＯ２界面層の無制御の生長を停止し得る。本発明において、ＳｉＧｅ表面層１６０は、図１Ｂに示されるように、ＳｉＧｅ材料を基板１５０上に堆積することで、又は、Ｓｉ基板の表面部にＧｅを合金化することで、形成される。ＳｉＧｅ表面層によって、基板のベース酸化層−ＳｉＧｅ界面−を用いること無く、高誘電率層をＳｉＧｅ表面層上に直接堆積することが可能となり、ゲート酸化物厚さ（ＥＯＴ）に等しい全体的に低い厚さで誘電体層が提供される。ＳｉＧｅ表面層１６０の酸化により、高誘電率層１８０のＳｉＧｅ表面層１６０上への堆積中、及び／又は、高誘電率層１８０のＳｉＧｅ表面層１６０上への堆積後のアニーリング処理中における、Ｓｉ基板１５０の酸化が防止される。
【００１７】
本発明の一実施の形態において、ＳｉＧｅ表面層１６０は、約１０原子パーセント（ａｔ．％）又はこれ未満のＧｅ含量の、実質的に一様な組成物を有し得る。本発明の他の実施の形態において、ＳｉＧｅ表面層１６０は、それぞれ約１０ａｔ．％又はこれ未満のＧｅ含量の、複数のＳｉＧｅ副層を有していてもよい。さらに他の実施の形態において、ＳｉＧｅ表面層１６０は、傾斜（連続的な）組成物を有してもよく、例えば、Ｇｅ含量は、Ｓｉ基板１５０と調和する付近の低さ（〜０ａｔ．％）から、高誘電率層１７０と調和する付近の高さ（〜２０ａｔ．％）に亘る。多くの用途に対して、ＳｉＧｅ表面層は、約１０００オングストローム厚さ未満、好ましくは、約１０オングストロームと約３００オングストロームの間の厚さであり得る。
【００１８】
図１に示したように、高誘電率層１８０は、ＳｉＧｅ表面層１６０上に形成される。高誘電率層１８０は、誘電率定数（ｋ）がＳｉＯ２のもの（ｋ〜３．９）よりも大きいという特徴のある材料を含む。加えて、高誘電率材料は、基板表面上に生長する材料（例、ＳｉＯ２、ＳｉＯｘＮｙ）よりもむしろ、基板上に堆積される高誘電率定数の材料（例、ＨｆＯ２、ＺｒＯ２）を示しうる。高誘電率層は、ＨｆＯ２（ｋ〜２５）、ＨｆＳｉＯｘ、ＺｒＯ２（ｋ〜２５）、ＺｒＳｉＯｘ、ＴｉＯ２、Ｔａ２Ｏ５（ｋ〜２６）、及び、Ａｌ２Ｏ３（ｋ〜９）といった、金属ケイ酸塩、又は、金属酸化物を組み込んでいてもよい。加えて、高誘電率材料は、窒化シリコン（ＳｉＮ）といった窒化物を含んでいてもよい。
【００１９】
高誘電率層１８０が堆積された後、必要とされる構造的又は電気的性質を得るために、図１Ｃに示された構造がアニールされる。アニーリング処理は、高誘電率層１８０に接触するＳｉＧｅ表面層１６０の表面部位に酸化層１７０を形成する。その結果、酸化層１７０は、高誘電率層１８０とＳｉＧｅ表面層１６０の未反応部位との間に形成される。あるいは、酸化層１７０は、ＳｉＧｅ表面層上への高誘電率層の堆積中に形成されてもよく、又は、堆積処理及びアニーリング処理のいずれもの期間中に形成されてもよい。基板１５０と高誘電率層１８０との間のＳｉＧｅ表面層１６０の存在により、基板１５０の酸化が防止できる。
【００２０】
次に、ゲート電極層１９０が、高誘電率層１８０上に形成され得る。通常ドープされる多結晶−Ｓｉに加えて、電極層１９０は、例えば、Ｗ，Ａｌ，ＴａＮ，ＴａＳｉＮ，ＨｆＮ，ＨｆＳｉＮ，ＴｉＮ，ＴｉＳｉＮ，Ｒｅ，Ｒｕ，ＳｉＧｅのうち少なくとも１つを含んでいてもよい。電極層の堆積、高誘電率層の堆積、基板のアニーリングは、半導体装置を完成させるために一般的に必要とされるエッチング処理（例えば、高誘電率層及び電極層のエッチング）と同様に、当業者に公知な方法によって、行われうる。
【００２１】
図２は、本発明の実施の形態によってＳｉＧｅ表面層を含む半導体装置を形成するためのフローチャートを示す。処理２００は、段階２１０で開始される。段階２２０で、基板が供給される。本発明の一実施の形態において、Ｓｉ基板は、酸化層（自然酸化物層又は化学酸化物層）が除去されている清浄なＳｉ基板を含みうる。酸化層は、例えば、希フッ酸（ＨＦ）を含む流体浴中に配置することで、又は、これに換えて、ＨＦガス相エッチングに露光することで、基板から除去し得る。希ＨＦ溶液は、Ｈ２Ｏ：ＨＦ（例えば、５０：１）混合物であってもよい。本発明の他の実施の形態において、基板は初期酸化層を含んでいてもよい。段階２３０で、ＳｉＧｅ表面層は、基板上にＳｉＧｅ層を堆積することで、又は、Ｓｉ基板の表面部にＧｅを合金化することで、形成される。ＳｉＧｅ表面層が初期酸化層を含む基板上に形成される場合には、ＳｉＧｅ表面層は、酸素を含んでいてもよい。
【００２２】
本発明の一実施の形態において、ＳｉＧｅ表面層は、ＣＶＤ処理中にＧｅ含有ガス及びＳｉ含有ガスを用いて、形成され得る。Ｇｅ含有ガスは、例えば、ＧｅＨ４及びＧｅＣｌ４のうち少なくとも１つを含んでいてもよい。そして、Ｓｉ含有ガスは、例えば、ＳｉＨ４、Ｓｉ２Ｈ６、及び、ＳｉＨ２Ｃｌ２のうち少なくとも１つを含んでいてもよい。ＳｉＧｅ表面層は、例えば、５Ｔｏｒｒ未満のチャンバ圧力で、そして、約４００℃と約７００℃の間の基板温度で、堆積してもよい。所望のＳｉＧｅ組成物及び厚さを得るために使用され得る堆積パラメータには、チャンバ圧力、Ｇｅ含有ガス及びＳｉ含有ガスの相対流、基板温度が含まれうる。原子層堆積（ＡＬＤ）処理において、ＳｉＧｅ表面層が所望の厚さで形成されるまで、基板はＧｅ含有ガスとＳｉ含有ガスとで交互に露光される。
【００２３】
本発明の他の実施の形態において、ＳｉＧｅは、ＳｉＧｅスパッタリングターゲットから基板上にスパッタされてもよい。次いで、スパッタされたＳｉＧｅ層を含む基板は、所望の特性を有するＳｉＧｅ表面層を形成するためにアニールされ得る。本発明の他の実施の形態において、ＳｉＧｅ表面層は、ＧｅスパッタリングターゲットからＳｉ基板上にＧｅスパッタリングして、スパッタされたＧｅ層をＳｉ基板の表面部位中に拡散させるために基板をアニーリングすることによって形成されてもよい。さらに他の実施の形態において、ＳｉＧｅ表面層は、Ｓｉ基板をＧｅ含有ガスで露光して、露光中及び／又は露光後にこの構造物をアニーリングすることで形成してもよい。
【００２４】
段階２４０では、ＳｉＧｅ表面層の形成に続き、高誘電率層がＳｉＧｅ表面層上に堆積される。高誘電率層は、熱化学気相成長法（ＴＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、原子層堆積法（ＡＬＣＶＤ）、プラズマ原子層蒸着法（ＰＥＡＬＤ）、又は、スパッタリングとしても知られる物理気相成長法（ＰＶＤ）、といった様々な公知の堆積方法を用いて形成されてもよい。多くの半導体装置に対して、高誘電率層１８０は、約１００オングストローム未満であり、より好ましくは約５オングストロームと約５０オングストローム厚さの間であってもよい。
【００２５】
ＣＶＤを用いて金属シリケート又は金属酸化物といった高誘電率層を堆積するとき、金属含有前駆体を有する処理ガスは、加熱された基板を備える処理チャンバ中に導入され得る。基板は、高誘電率層の所望の堆積がなされる期間中に処理ガスで露光される。処理ガスは、キャリアガス（例えば不活性ガス）及び／又は酸化剤ガスをさらに含んでもよい。不活性ガスは、Ａｒ，Ｈｅ，Ｋｒ，Ｘｅ，Ｎ２のうち少なくとも１つを含んでもよい。不活性ガスの添加によって、例えば、処理ガスが希釈でき、処理ガス分圧が調整され得る。酸化剤ガスは、例えば、Ｏ２，Ｏ３，Ｈ２Ｏ，Ｈ２Ｏ２，ＮＯ，ＮＯ２，Ｎ２Ｏの少なくとも１つを含む酸素含有ガスを含んでいてもよい。堆積処理における酸素含有ガスの役割は、任意の酸素空孔を充填することであり、又は、金属含有前駆体を化学的に変性することでありうる。この変性は、ガス相中又は堆積表面上の金属酸化物前駆体との酸素含有ガスの相互作用を含みうる。
【００２６】
基板の処理中に、酸化層は、高誘電率層とＳｉＧｅ表面層の未反応部位との間に形成される。酸化層は、段階２４０での高誘電率層の堆積中に、又は段階２５０でのアニーリング処理中に、又はいずれもの段階中に、形成されうる。アニーリング処理は、不活性ガスを含む処理ガスを用いて行われてもよく、あるいは、処理ガスは、Ｏ２，Ｏ３，Ｈ２Ｏ，Ｈ２Ｏ２，ＮＯ，ＮＯ２，Ｎ２Ｏの少なくとも１つを含む酸素含有ガスをさらに含んでもよい。酸化層は、誘電体層が金属酸化物であるような高誘電率層からその下層のＳｉＧｅ表面層への酸素拡散によって段階２４０で堆積中に形成されてもよく、酸化条件下において酸素含有ガスで露光することでＳｉＧｅ表面層の酸化から形成されてもよい。同じように、酸化層は、高誘電率層からＳｉＧｅ表面層への酸素拡散によって、又は、ＳｉＧｅ表面層の酸化から酸化条件下において酸素含有ガスで露光することによって、段階２５０でアニーリング処理中に形成されうる。ＳｉＧｅ表面層の酸化は、ＳｉＯ２とＧｅＯ２の生成熱における大きなＧｅＯ２よりもＳｉＯ２で主に形成され得る。結果として、酸化層は、ＳｉＯ２を含むことが好ましく、酸化物から離れたＧｅ拡散は、酸化物−ＳｉＧｅ表面層界面（接触面）でＧｅ−ｒｉｃｈ領域を形成し得る。段階２５０でのアニーリング処理によって、ＳｉＧｅ表面層におけるＧｅ分布がさらに均一化でき、優れた構造的及び電気的特性を備えるＳｉＯ２／ＳｉＧｅ界面が形成できる。
【００２７】
図３は、本発明の実施の形態によって基板上にＳｉＧｅ表面層を形成するためのバッチ型処理システムの概略ブロック線図である。バッチ型処理システム１００は、処理チャンバ１０２、ガス注入システム１０４、ヒータ１２２、真空ポンプシステム１０６、処理監視システム１０８、コントローラー１２４、を備える。複数の基板１１０が、処理チャンバ１０２中に搭載され得るし、基板ホルダー１１２を用いて処理され得る。さらに、処理チャンバ１０２は、外部区域１１４及び内部区域１１６を有する。本発明の一実施の形態において、内部区域１１６は、処理チューブであってもよい。
【００２８】
ガス注入システム１０４は、処理チャンバ１０２に排出するために、そして、基板１１０を用意し、クリーニングし、処理するために、処理チャンバ１０２中にガスを導入しうる。ガス注入システム１０４は、（Ｓｉ２Ｃｌ６）といったシリコン含有液体を蒸発するための気化器を含む、液体移送システム（ＬＤＳ）（図示せず）を例えば備えてもよい。蒸発した液体は、キャリアガスを活用して処理チャンバ１０２中に流入しうる。あるいは、ガス注入システムは、シリコン含有液体を含有する容器を介してキャリアガスを泡立てるバブリングシステムを含んでいてもよい。加えて、ガス注入システム１０４は、高圧容器からシラン（ＳｉＨ４）等といったガス状のシリコンを含有するガスを流すように構成されうる。さらに、上述したガス流は、例えば、不活性ガスを含んでもよい。複数のガス供給ラインは、処理チャンバ１０２中にガスを流すように配置されうる。ガスは、内部区域１１６で画定される、容積１１８中に導入されて、基板１１０を露光し得る。その後、ガスは、内部区域１１６と外部区域１１４とで画定される、容積１２０中に流入して、真空圧送システム１０６で処理チャンバ１０２から排出される。
【００２９】
基板１１０は、処理チャンバ１０２中に搭載されて、基板ホルダー１１２を用いて処理され得る。バッチ型処理システム１００は、多数の密に積層された基板１１０を処理し、これにより、高い基板スループットをもたらすことを可能とする。基板バッチサイズは、例えば、約１００又はこれ未満の基板（ウエハ）であってもよい。あるいは、バッチサイズは、約２５又はこれ未満の基板であってもよい。処理チャンバ１０２は、例えば、２００ｍｍ基板、３００ｍｍ基板、又はより大きい基板といった、任意のサイズの基板を処理できる。基板１１０は、例えば、半導体基板（例えば、シリコン又は化合物半導体）、ＬＣＤ基板、ガラス基板を備えてもよい。
【００３０】
バッチ型処理システム１００は、バッチ型処理システム１００からのモニタ出力と同様に、バッチ型処理システム１００と通信してその入力作動に十分な制御電圧を生成可能なコントローラー１２４によって制御され得る。さらに、コントローラー１２４は、処理チャンバ１０２、ガス注入システム１０４、ヒータ１２２、処理監視システム１０８、真空圧送システム１０６に連結されて、情報を交換可能としてもよい。例えば、コントローラー１２４のメモリに格納されたプログラムは、貯蔵された処理レシピによってバッチ型処理システム１００の前述の部材を制御するように活用されうる。コントローラー１２４の１例は、DELL PRECISION WORKSTATION 610TMであり、テキサス州ダラスのDELL株式会社から入手可能である。
【００３１】
リアルタイム処理監視システムは、処理監視システム１０８を用いて行われうる。概して、処理監視システム１０８は、多用途の監視システムであり、例えば、質量分析器（ＭＳ）、フーリエ変換赤外分光（ＦＴＩＲ）器を備えていてもよい。処理監視システム１０８は、処理環境中におけるガス状化学種の定性的及び定量的分析を提供し得る。監視され得る処理パラメータには、ガス流、ガス圧、ガス種間の比、ガス純度が含まれる。これらのパラメータは、堆積されたシリコン含有膜の前の処理結果と、様々な物理特性とに相関し得る。
【００３２】
図４は、本発明の実施の形態によって基板上のＳｉＧｅ表面層を形成するための他のバッチ型処理システムの概略ブロック線図を示す。バッチ型処理システム１は、排出パイプ８０に連結された上端部と、円筒形マニホールド２のリッド２７に密閉結合された下端部とを有する、処理チャンバ１０及び処理チューブ２５を含む。排出パイプ８０は、処理システム１中を所定の大気圧又は大気圧下に保持するために、処理チューブ２５から真空圧送システム８８にガスを排出する。段階的な方法で（各々垂直方向の間隔で水平面に配置した）複数の基板（ウエハ）４０を保持するための基板ホルダー３５は、処理チューブ２５中に配置される。基板ホルダー３５は、リッド２７を貫通してモータ２８で駆動される回転シャフト２１上に搭載されているターンテーブル２６上に備えられる。ターンテーブル２６は、膜全体の一様性を向上するための処理中に回転され得るし、あるいは、ターンテーブルは、処理中に固定されてもよい。リッド２７は、反応チューブ２５中に及び外に基板ホルダー３５を移送するために、エレベータ２２上に搭載される。リッド２７が最上位置にあるとき、リッド２７はマニホールド２の開口端部を閉じるように構成されている。
【００３３】
複数のガス供給ラインは、ガス供給ラインを介して処理チューブ２５中に複数種のガスを供給するために、マニホールド２の周囲に配置され得る。図４において、複数のガス供給ライン中における１つのガス供給ライン４５だけが示されている。ガス供給ライン４５は、ガス注入システム９４に連結されている。円筒形の熱リフレクタ３０は、反応チューブ２５を覆うように配設される。熱リフレクタ３０は、メインヒータ２０、底部ヒータ６５、頂部ヒータ１５、及び排出パイプヒータ７０による放出熱の損失を抑圧するための、鏡面仕上げされた内部表面を有する。螺旋状の冷却水通路（図示せず）は、冷媒通路として処理チャンバ１０の壁中に形成される。
【００３４】
真空圧送システム８８は、真空ポンプ８６、トラップ（捕集部）８４、自動圧力コントローラー（ＡＰＣ）８２を備える。真空ポンプ８６は、例えば、最大２０，０００リッター毎秒（またはそれ以上）で圧送可能な乾燥式真空ポンプを備えてもよい。処理中において、ガスは、ガス注入システム９４を介して処理チャンバ１０中に導入されてもよく、そして、処理圧力はＡＰＣ８２によって調整され得る。トラップ８４は、未反応の前駆体材料及び副産物を処理チャンバ１０から収集する。
【００３５】
処理監視システム９２は、リアルタイム処理の監視が可能なセンサ７５を備え、例えば、ＭＳ又はＦＴＩＲ器を備えてもよい。コントローラー９０は、マイクロプロセッサ、メモリ、そして、処理システム１からの出力を監視するとともに処理システム１への通信及び作動入力に十分な制御電圧を生成可能である、デジタルＩ／Ｏポートを備えている。さらに、コントローラー９０は、ガス注入システム９４、モータ２８、処理監視システム９２、ヒータ２０、１５、６５、７０、真空圧送システム８８に連結され、これらと情報を交換できる。図３にコントローラー１２４とともに示されているように、コントローラー９０は、DELL PRECISION WORKSTATION 610 TMを用いてもよい。
【００３６】
図５は、本発明の実施の形態によって半導体装置を形成するための処理ツールを示す。処理ツール５００は、基板搭載チャンバ５１０、５２０、処理システム５３０−５６０、ロボット移送システム５７０、及び、コントローラー５８０を有している。本発明の一実施の形態において、ＳｉＧｅ表面層の形成、高誘電率層の堆積、アニーリング処理の実行、電極層の堆積は、システム５３０−５６０から選択された単一の処理システムで実行することができる。あるいは、これらの処理は、異なる処理システムで行ってもよい。本発明の一実施の形態において、ＳｉＧｅ表面層の形成は処理システム５４０で行い、高誘電率層の堆積及びアニーリング処理は処理システム５５０で行い、電極層の形成は処理システム５６０で行ってもよい。本発明の一実施の形態において、処理システム５３０は、半導体装置の特徴を画定するためのプラズマエッチングシステムであってもよい。半導体装置を形成するために多重処理チャンバを使用することで、半導体装置の異なる層における二次汚染を抑制する点で有利になる。
【００３７】
本発明の他の実施の形態において、処理システム５３０は、半導体装置の最小寸法を決定するための分析チャンバとして使用してもよい。処理チャンバ５３０は、例えば、カリフォルニア州サンタクララのTIMBRE Technology製の光学式デジタル表面形状測定装置（ＯＤＰTM）であってもよい。
【００３８】
処理ツール５００は、コントローラー５８０で制御されうる。コントローラー５８０は、基板搭載チャンバ５１０、５２０、処理チャンバ５３０−５６０、ロボット移送システム５７０に連結されて、これらと情報を交換できる。例えば、コントローラー５８０のメモリに格納されたプログラムは、所望の処理によって処理ツール５００の上述した部品を制御するために、そして、処理の監視に関連した任意の機能を行うために、使用され得る。コントローラー５７０の一例は、DELL PRECISION WORKSTATION 610 TMであり、テキサス州ダラスのDELL株式会社から入手可能である。
【００３９】
本発明の一実施の形態において、少なくとも１つの処理システム５３０−５６０は、バッチ型処理システム又は単一のウエハ処理システムを備えてもよい。本発明の他の実施の形態において、少なくとも１つの処理システム５３０−５６０は、熱処理システム、プラズマ処理システム、又は、原子層堆積システム、を備えてもよい。
【００４０】
上述では本発明の特定の実施の形態のみを説明してきたが、本発明の新規な教示及び利点から著しく離れることなく、例示的な実施の形態において多くの修正が可能であることを当業者は容易に認識するであろう。従って、このような修正は、本発明の範囲内に含まれることが意図されているものである。
【図面の簡単な説明】
【００４１】
【図１Ａ】本発明の実施の形態を行ったときに形成され得る構造の断面図を示す。
【図１Ｂ】本発明の実施の形態を行ったときに形成され得る構造の断面図を示す。
【図１Ｃ】本発明の実施の形態を行ったときに形成され得る構造の断面図を示す。
【図１Ｄ】本発明の実施の形態を行ったときに形成され得る構造の断面図を示す。
【図１Ｅ】本発明の実施の形態を行ったときに形成され得る構造の断面図を示す。
【図２】本発明の実施の形態によってＳｉＧｅ表面層を含む微小構造を形成するためのフローチャートを示す。
【図３】本発明の実施の形態によってＳｉＧｅ表面層を形成するためのバッチ型処理システムの概略ブロック線図を示す。
【図４】本発明の実施の形態によってＳｉＧｅ表面層を形成するための他のバッチ型処理システムの概略ブロック線図を示す。
【図５】本発明の実施の形態によって半導体装置を形成するための処理ツールを示す。
【符号の説明】
【００４２】
１  バッチ型処理システム
２  円筒形マニホールド
１０  処理チャンバ
１５  頂部ヒータ
２０  メインヒータ
２１  回転シャフト
２２  エレベータ
２５  処理チューブ
２６  ターンテーブル
２７  リッド
２８  モータ
３０  熱リフレクタ
３５  基板ホルダー
４０  基板（ウエハ）
６５  底部ヒータ
８０  排出パイプ
８２  自動圧力コントローラー（ＡＰＣ）
８４  トラップ（捕集部）
８６  真空ポンプ
８８  真空圧送システム
１００  バッチ型処理システム
１０２  処理チャンバ
１０４  ガス注入システム
１０６  真空圧送システム
１０８  処理監視システム
１１０  基板
１１２  基板ホルダー
１１４  外部区域
１１６  内部区域
１２２  ヒータ
１２４  コントローラー
１５０  基板
１６０  ＳｉＧｅ表面層
１７０  高誘電率層（酸化層）
１８０  高誘電率層
１９０  ゲート電極層
【図１Ａ】
2007528602.tif 000003
【図１Ｂ】
2007528602.tif 000004
【図１Ｃ】
2007528602.tif 000005
【図１Ｄ】
2007528602.tif 000006
【図１Ｅ】
2007528602.tif 000007
【図２】
2007528602.tif 000008
【図３】
2007528602.tif 000009
【図４】
2007528602.tif 000010
【図５】
2007528602.tif 000011
【手続補正書】
【提出日】平成18年11月9日(2006.11.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体装置を形成する方法であって、
基板を供給する段階と、
前記基板上に、１０原子％未満の平均Ｇｅ含量を有しているＳｉＧｅ表面層を形成する段階と、
前記ＳｉＧｅ表面層上に高誘電率層を堆積する段階と、
前記高誘電率層とＳｉＧｅ表面層の未反応部位との間に酸化層を形成する段階と、
前記高誘電率層上に電極層を形成する段階と、
を含み、
前記酸化層は、前記堆積する段階と前記堆積する段階後のアニーリング処理とのいずれか、又はいずれもの間に形成される、方法。
【請求項２】
前記基板は、ＳｉＧｅ表面層を形成する段階に先立って、初期酸化層で供給される、請求項１に記載の方法。
【請求項３】
前記ＳｉＧｅ表面層を形成する段階は、
熱化学気相成長法、プラズマ化学気相成長法、原子層堆積法、スパッタリングを行う段階を含む、請求項１に記載の方法。
【請求項４】
前記ＳｉＧｅ表面層を形成する段階は、
Ｇｅ含有ガスを含む処理ガスで基板を露光する段階を含む、請求項１に記載の方法。
【請求項５】
前記Ｇｅ含有ガスは、ＧｅＨ４又はＧｅＣｌ４の少なくとも１つを含む、請求項４に記載の方法。
【請求項６】
前記露光する段階中若しくは前記露光する段階後のいずれか、又は、前記露光する段階中及び前記露光する段階後のいずれもにおいて、基板をアニーリングする段階をさらに含む、請求項４に記載の方法。
【請求項７】
前記処理ガスは、さらにＳｉ含有ガスを含む、請求項４に記載の方法。
【請求項８】
前記Ｓｉ含有ガスは、ＳｉＨ４、Ｓｉ２Ｈ６、又は、ＳｉＨ２Ｃｌ２のうち少なくとも１つを含む、請求項７に記載の方法。
【請求項９】
前記ＳｉＧｅ表面層は、それぞれ異なるＧｅ含量を有する複数のＳｉＧｅ副層を含む、請求項１に記載の方法。
【請求項１０】
前記ＳｉＧｅ表面層は、Ｇｅ含量を連続的に含む、請求項１に記載の方法。
【請求項１１】
前記ＳｉＧｅ表面層は、約１０オングストロームと約３００オングストローム厚さの間である、請求項１に記載の方法。
【請求項１２】
前記高誘電率層は、ＨｆＯ２、ＨｆＳｉＯｘ、ＺｒＯ２、ＺｒＳｉＯｘ、ＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、又は、ＳｉＮのうち少なくとも１つを含む、請求項１に記載の方法。
【請求項１３】
前記高誘電率層は、約５オングストロームと約６０オングストローム厚さの間である、請求項１に記載の方法。
【請求項１４】
前記酸化層は、アニーリング処理中に酸素含有ガスで基板を露光することで、形成される、請求項１に記載の方法。
【請求項１５】
半導体装置であって、
１０原子％未満の平均Ｇｅ含量及び未反応部位を有しているＳｉＧｅ表面層を有する基板と、
前記ＳｉＧｅ表面層上の高誘電率層と、
前記高誘電率層とＳｉＧｅ表面層の未反応部位との間の酸化層と、
前記高誘電率層上の電極と、を備える、
半導体装置。
【国際調査報告】
2007528602.tif 000012
2007528602.tif 000013
2007528602.tif 000014
2007528602.tif 000015