(57)【要約】メモリー（１０）は、メモリーセル回路（１００）の行及び列のマトリックスとして編成され、メモリーセル（１００）の行と結合されたビットライン導線（１２）を有する。センス回路（１４）は、ビットライン導線（１２）と結合される。センス回路（１４）は、複数のビットライン導線（１２）からの個々の信号をそれぞれビットライン導線（１２）に共通の基準レベルと比較することにより、個々のデータ信号を形成するために配置される。複数のビットライン導線（１２）と結合された入力を有する基準レベル選択回路（１６）は、基準レベルを制御するために構成される。基準レベル選択回路（１６）は、少なくとも複数のビットライン導線（１２）のそれぞれからのアナログ信号レベルが基準レベルのそれぞれの側にあるよう、複数のビットライン導線（１２）の個々のアナログ信号レベルに応じて、基準レベルを選択する。
2007534105.tif 000002
【特許請求の範囲】
【請求項１】
電子回路であって、
メモリーセル回路の行及び列のマトリックスとして編成され及び前記メモリーセルと結合されたビットライン導線を有するメモリー；
複数の前記ビットライン導線からの個々の信号を前記ビットライン導線に共通である基準レベルとそれぞれ比較することにより、個々のデータ信号を形成するよう構成される、前記ビットライン導線と結合されたセンス回路；
前記複数のビットライン導線と結合された入力を有し及び前記基準レベルを制御するよう構成された基準レベル選択回路、を有し、
前記基準レベル選択回路は、少なくとも個々の前記複数のビットライン導線からのアナログ信号レベルが前記基準レベルの個々の側にあるよう、前記複数のビットライン導線の個々のアナログ信号レベルに従い前記基準レベルを選択するよう構成される、電子回路。
【請求項２】
前記基準レベル選択回路は、前記複数のビットライン導線からの前記アナログ信号レベルの平均を形成するよう、及び前記平均を用いて前記基準レベルを制御するよう構成される、請求項１記載の電子回路。
【請求項３】
前記基準レベル選択回路は、前記アナログ信号の値の飽和関数から前記平均を形成するよう構成される、請求項２記載の電子回路。
【請求項４】
前記基準レベル選択回路は、テストレベル又は個々のテストレベルより下のアナログ信号を伝達するビットライン導線の１つ以上のカウントを示す情報を検出するよう、及び前記基準レベルより下のアナログ信号を伝達するビットライン導線の更なるカウントが第１及び第２の所定の数の間にあるよう１つ又は複数の前記カウントに基づき前記基準レベルを選択するよう、構成された、請求項１記載の電子回路。
【請求項５】
前記基準レベル選択回路は、
前記基準レベルを初期レベルに設定し；
複数のビットライン導線からアナログ信号レベルが前記基準レベルより下であるビットライン導線の測定された数の表示であるカウントを決定し；
前記カウントが、前記実際の数はそれぞれ前記第１の所定の数より下である又は前記第２の所定の数より上である、と示す場合、前記測定されたカウントが前記第１の所定の数と等しい又は下になり且つ前記第２の所定の数と等しい又は上になるまで、前記基準レベルを上方又は下方に調整するよう構成された、前記請求項４記載の電子回路。
【請求項６】
前記メモリーマトリックスは、複数ディジットのワードを格納し、各ディジットは前記複数のビットライン導線の個々の１つに出力され、各ワードは、第１の論理レベルを有する個々のディジット数を有し、全ての格納ワードの個々の数は０より大きく且つ前記複数の中のディジットの総数より小さい、請求項１記載の電子回路。
【請求項７】
データワード入力及び前記メモリーと結合された格納ワード出力を有する、書き込み回路を有し、前記書き込み回路は、格納ワードを選択し、前記格納ワード出力へ適用するために受信データワードを符号化するよう構成され、前記書き込み回路は、各格納ワード内の第１の論理レベルを有するディジットの数が０と等しい又は０より大きく且つ前記複数のビットライン導線のディジットの総数より小さいワードだけを有する集合から前記格納ワードを選択する、請求項１記載の電子回路。
【請求項８】
前記データワードに対して前記格納ワード内のディジットのサブセットが反転され及び残りのディジットが反転されないように、前記格納ワードを前記データワードのディジットから形成するよう構成され、前記サブセットが制御信号からの選択信号の制御下で選択される、前記データワード入力と結合された入力、前記格納ワード出力と結合された出力及び前記制御入力を有する部分反転回路；
前記データワード入力と結合され、及び個々の論理レベルにおける前記選択されたサブセット内のディジット数の間の部分的正味差が、全体として個々の論理レベルにおける前記データワード内のディジット数の間の総正味差と比較して所定の範囲内にあるよう選択信号を生成するよう構成された選択信号計算回路、を有する請求項７記載の電子回路。
【請求項９】
前記選択信号計算回路は、前記データワードの連続する部分の前記部分的正味差を増加的に示す情報を計算するよう構成され、続いて、前記データワードからの少なくとも１つのディジットのグループを、前記所定の範囲内の正味数を有する連続する部分が現れるまで、前の部分に加算することにより、前記部分をインクリメントし、前記部分反転回路は、続いて、前記連続する部分から前記現れた部分までのディジット、又は残りのディジットの何れかを反転するよう構成される、請求項８記載の電子回路。
【請求項１０】
方法であって、メモリーセルを有するマトリックスに編成されたメモリーからデータを読み出し、前記方法は、
複数ディジットのワードを格納するメモリーセルを選択し、選択されたメモリーセルのそれぞれは個々のディジットを格納する段階；
前記選択されたセルから出力信号を受信する段階；
前記選択されたメモリーセルの個々のグループからのアナログ信号レベルが基準レベルの個々の側に有るよう、前記選択されたメモリーセルからの個々のアナログ信号レベルに従い、前記基準レベルを選択する段階；
前記複数の中のセルからの信号の前記アナログ信号レベルを前記選択された基準レベルと比較し、デジタル化されたデータ信号を形成する段階；
前記デジタル化されたデータ信号により形成されたデジタルデータワードを処理する段階、
を有する、データ読み出し方法。
【請求項１１】
符号化回路であって、データワード入力及び符号化ワード出力を有し、前記符号化回路は、
サブセットは制御入力からの選択信号の制御下で選択され、前記データワードに対して前記符号化データワード内のビットの前記サブセットは反転され及び残りのビットは反転されないよう、符号化ワード出力において、データワード入力から供給されたデータワードのディジットから符号化ワードのディジットを形成するよう構成され、前記データワード入力と結合された入力、前記符号化ワード出力と結合された出力及び前記制御入力を有する部分反転回路；
前記データワードの連続する部分の前記部分的正味差を増加的に示す情報を計算するよう構成され、続いて、前記データワードからの少なくとも２つのディジットのグループを、前記部分内の個々の論理レベルにおけるディジット数の正味差を有する連続する部分が現れるまで、前の部分に加算することにより、前記部分をインクリメントし、前記データワード入力と結合された入力を有し、及び前記選択信号を生成するよう構成された選択信号計算回路を有し；
前記正味差は、全体として前記データワード内の個々の論理レベルにおいてディジット数の間の総正味差と比較して所定の範囲内にあり、前記所定の範囲は、少なくとも２つの可能な正味差の値を有し、前記部分反転回路は、前記連続する部分から前記現れた部分までのディジット、又は残りのディジットの何れかを連続的に反転するよう構成される、
符号化回路。
【請求項１２】
データワード符号化方法であって、前記方法は、
前記データワードのディジットを受信する段階；
前記選択されたサブセット内の個々の論理レベルにおけるディジット数の間の部分的正味差が全体として前記データワード内の個々の論理レベルにおけるディジット数の間の総正味差と比較して所定の範囲内にあるよう、前記ディジットのサブセットを選択する段階；
前記データワードに対して前記選択されたビットのサブセットが反転され及び残りのディジットが反転されないよう、前記符号化ワード内の前記データワードのディジットから前記符号化ワードを形成する段階を有し、
前記範囲は少なくとも２つの可能な正味差の値を有し、前記選択する段階は、前記データワードの連続する部分に対し前記部分的正味差を増加的に表す情報を計算し、続いて、前記データワードからの少なくとも２つのディジットのグループを、前記所定の範囲内の正味数を有する連続する部分が現れるまで前の部分に追加することにより、前記部分を連続的に増加する段階を有する、データワード符号化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶回路を有する電子回路に関連し、更に詳細には、記憶回路が読み出し誤りを低減できるように、データの書き込み及び読み出しに関する。本発明はまた、メモリーに書き込むためのデータワードを符号化する符号器に関する。
【背景技術】
【０００２】
多くの種類の電子記憶回路が、従来知られている。電子記憶回路は、メモリーセルのマトリックス及びメモリーセルの行と接続されたビットラインを有する。各セルは、標準的に、書き込み中に影響を受け及び読み出し中に検知される複数の保存された物理量を用い、データのビットを格納する。例えばフラッシュメモリーのような多くのプログラム可能なメモリーでは、物理量は、電気的に絶縁された電極の電荷である。しかし、他の例では、物理量は、磁化可能な材料の磁化、強誘電体材料の分極、抵抗等であり得る。
【０００３】
各セルは、保存機構を設けられ、物理量の値に依存する電気信号を生成する。検知機構は、電気信号をビットラインへ供給する（本願明細書で用いられるようにビットラインという語は、ディジット、標準的に２進数、つまりビットを表す信号を伝達する線を意味するが、ｑ＞２を有するｑ−Ａｒｙのディジットを除く）。結果としてビットラインの電気信号は、基本的にアナログ信号、つまり連続範囲の値の何れか１つと見なされる信号である。これは、アナログの物理量を用いデータを表すメモリーセルでは、当然である。しかし、たすきがけに結合されたインバータを有するＳＲＡＭセルのような離散状態としてデータを格納するセルの場合でも、セルの駆動力がビットラインの信号に影響する他の因子と比較して相対的に小さいので、ビットラインの電気信号は、しばしばアナログ特性を有する。
【０００４】
センス回路は、ビットラインと接続され、ビットラインのアナログ電気信号を離散デジタル信号に変換する。離散デジタル信号は、標準的に、（一般に２つの別個の範囲の１つから信号の値を出力することにより）２つの離散論理値のどちらが検出されたかを表す。一方又は他方の論理値の何れが出力されるべきかを識別するために、センス回路は、ビットラインのアナログ電気信号を基準レベルと比較する。ビットラインのアナログ電気信号が基準レベルより上か下かに従い、センス回路は、それぞれ第１及び第２の論理レベルを表すデジタル信号を出力する。
【０００５】
基準レベルは、セルに格納されたデータに無関係な因子が検知結果に影響しないよう、注意深く設定されなければならない。異なる論理レベルのビットライン信号間で大きな信号差を有するメモリーでは、基準レベルは、所定のレベルに設定され得る。しかしながら、メモリーサイズの減少及びセル数の増加により、又は長期間の記憶の後、基準レベルの適応選択が必要とされ得る。１つの解決策は、基準セルを設けることである。基準セルの出力は、基準レベルを決定するために用いられる。メモリーセルの特性がメモリーマトリックス内の位置に応じて変化し得る場合、複数の基準セルは、マトリックス内の異なる位置で設けられ得る。特定の基準セルと関連付けられたセルのグループからの電気信号は、基準セルからの信号と比較される。しかしながら、これは、基準セルが正常に機能しない場合、セルのグループ全体からのデータが誤りであり得るという問題を有する。このような大量の誤りは、誤り訂正が用いられたとしても、訂正が困難である。
【特許文献１】米国特許第４３０９６９４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特に、本発明の目的は、個々のセルの障害だけが検知結果に限られた影響を及ぼすような方法で、センス回路で用いられる基準レベルが適応して選択される、メモリーを有する電子回路を提供することである。
【０００７】
特に、本発明の別の目的は、ワード内の論理１の数と論理０のビット数の正味差が所定の範囲内にある、データワードを符号化ワードに符号化する回路及び方法を提供することである。
【０００８】
本発明の更なる目的は、所与の論理値を有する各符号化ワード内のビット数が所定の範囲内にあるよう、データワードを表す符号化ワードを形成可能にすることである。
【０００９】
本発明の目的は、特に、電子記憶に格納する格納ワードとして利用するために、このような符号化ワードを形成することである。より一般的には、本発明の目的は、如何なる種類の利用にもこのような符号化ワードを形成することである。
【課題を解決するための手段】
【００１０】
本発明による回路は、請求項１に記載される。本発明は、複数ディジットのワードでメモリーに格納されたデータを利用する。全ての可能なワードの選択されたサブセットからのワードだけが利用され、個々の論理レベルにおけるディジット（標準的にビット）数の正味差が、ゼロからワード内のビットライン数までの範囲の所定の下位範囲内にあるよう、選択される。メモリーからワードを読み出す時に、メモリーのビットライン導線からの信号は、基準レベルと比較され、個々のデジタル化された出力データ信号を形成する。
【００１１】
基準レベルは、複数のビットライン導線のアナログ信号の組合せに従い選択される。ビットライン導線は、ワード内のディジットに関する情報を伝達する。従って、ビットライン導線の少なくとも一方のアナログ信号は、基準レベルの第１の側にあり、及びビットライン導線の少なくとも他方のアナログ信号は、第１の側と反対の第２の側にある。第１の実施例では、基準レベルは、ビットライン導線のアナログ信号を平均化することにより選択される。第２の実施例では、基準レベルは、少なくとも所定の数のビットラインのアナログ信号が基準レベルの上及び下になるまで適応される。従って、基準レベルは、異なるディジットを伝達する複数のビットライン導線の信号レベルに従い選択される。結果として、基準レベルは、もはや個々の基準線の信号レベルのシフトに対して脆弱ではない。
【００１２】
異なるビットに対し多くのビットライン導線が利用されるほど、基準レベルの選択はより堅牢になる。望ましくは、ワード内の全ビット、例えば８ビット、６４ビット又は１２８ビット又はそれ以上のビットライン導線、又はメモリーマトリックスからの実質的に全てのビットライン導線が利用される。
【００１３】
本発明は、各ビットライン導線に２進ビット信号に関する情報を出力するセルを有するメモリーに適用され得る。しかし、本発明はまた、（ｑ＞２を有する）ｑ−Ａｒｙ信号を出力するセルを有するメモリーにも適用され得る。後者の場合、少なくとも１対の連続する論理レベルは、ビットライン導線（ｑ＞２を有するｑ個のレベルから選択された信号を伝達する場合でも、ビットライン導線と称される）からのアナログ信号に従い選択された基準レベルを用い識別される。
【００１４】
実施例では、メモリーに格納される格納ワードは、メモリーにデータワードを書き込む時にアルゴリズム的に形成される。つまり、全ての可能なデータワードに対し、格納ワードの事前の格納を利用せずに形成される。
【００１５】
実施例では、格納ワードとして利用する符号化ワードは、符号化ワードを形成するために、データワードからのビットのサブセットＳを反転するがデータワードの他のビットを反転しないことにより、アルゴリズム的に形成される。サブセットは、サブセット内の論理０及び論理１のビット数の正味差Ｍ（Ｓ）が、全体としてデータワード内の論理０及び論理１のビット数の総正味差Ｍと比較して所定の範囲内であるよう、選択される。サブセットは、例えば、ワード内の選択されたシーケンス番号までの連続するビットシーケンス番号を有するビットのサブセットである。実施例では、範囲は、総正味差の半分より上又は下の所定距離の範囲である。留意すべき点は、正味差Ｍ＝０である、データワードを生成する同様の技術の実施例は、本来、特許文献１で知られている。本願明細書では、基準レベルの選択又はＭがゼロに近いが必ずしもゼロでないデータワードのより大きいセットの選択に関するこの技術は開示されない。
【発明を実施するための最良の形態】
【００１６】
本発明の上記の及び他の目的及び有利な態様は、以下の図による例を用いて説明される。
【００１７】
図１は、メモリー１０、ビットライン導線１２、センス増幅器１４、基準レベル選択回路１６、ワード変換回路１７及び処理回路１８を有する電子回路を示す。メモリー１０は、メモリーセル１００（１つのみ参照符号を付される）の行及び列のマトリックスを有する。セル１００の各列は、個々のビットライン１２と結合される。ビットライン導線１２は、個々のセンス増幅器１４の第１の入力及び基準レベル選択回路１６の入力と結合される。基準レベル選択回路１６は、センス増幅器１４の第２の入力と共通に結合された出力を有する。センス増幅器１４は、ワード変換回路１７を介し処理回路１８と結合された出力を有する。標準的に、図１の全体の回路は、単一の半導体集積回路に統合される。
【００１８】
動作中、各メモリーセル１００は、アナログの物理的特性の値の形式で、個々のバイナリ値に関する情報を格納する。例えば、電気的に絶縁された電極に存在する電荷量の形式で、又は磁性体の磁化の形式、等である。情報が読み出される必要がある場合、複数のセル１００は、例えばセルの行又は行の一部から、アドレス指定回路（示されない）により選択される。それに応じて、選択されたセルは、ビットライン導線１２に、電気信号に従う情報を例えば電圧の形式で印加する。
【００１９】
図２は、別の実施例である。図２では、セルからの電気信号は、ビットライン導線１２の電流である。この実施例では、電流コピー回路２０は、ビットライン導線１２並びに基準レベル選択回路１６及びセンス増幅器１４の第１の入力の間に追加されている。基準レベル選択回路１６は、それぞれ相互に等価な基準電流をセンス増幅器１４の第２の入力へ供給する。電流コピー回路２０は、例えば２出力電流ミラー回路として実施されて良い。
【００２０】
センス増幅器１４は、例えば差動増幅回路、（ＤＲＡＭに利用されるような）たすきがけ結合された増幅回路、電流モードセンス増幅器等の如何なる適切な種類であって良い。
【００２１】
基準レベル選択回路１６は、電気信号（電流及び／又は電圧）を受信し、これら信号の制御下で基準レベルを選択する。基準レベル選択回路１６は、基準レベルをセンス増幅器１４の第２の入力に印加する。センス増幅器１４は、個々のビットライン導線１２の電気信号を基準レベルと比較し、そしてそれぞれビットライン導線１２の電気信号が基準レベルより上か下かに従い、論理１又は０の信号を出力する。変換回路１７は、センス増幅器１４からの論理１及び０の組合せを転換データワードに転換する。処理回路１８は、回路特有のデータ処理機能のために転換データワードを利用する。
【００２２】
第１の実施例では、基準レベル選択回路１６は、ビットライン導線１２の電気信号の平均を決定し、基準レベルを決定する。これは、メモリー１０に格納されたワード内のビットの内容に基づく。ワードは、メモリーアドレスが選択された時、センス増幅器１４に並列に電気信号を印加するセル１００の内容により決定される。メモリー１０内の全てのアドレス指定可能なワードは、各ワードが実質的に論理０と同数の１を有するよう、可能なワードのサブセットから選択される。例えば、９ビットワードの場合、３個乃至６個の論理１を有する４２０個のワードがある。これらワードの２５６個は、メモリー１０内の８ビットのデータワードのデータの表現に利用するため選択され得る。
【００２３】
このようなワードの各ビットが設定される場合、物理的特性（電荷、磁化等）は、それぞれ論理１又は０の場合に個々の異なる値に名目上設定される。これら名目上の値が、それぞれの読み出し中に、ビットライン信号の値Ａ１又はＡ０（Ａ１＞Ａ０）を生じる場合、ビットラインの平均は以下の通りである。
(ｍｉｎ×Ａ１＋（ｎ−ｍｉｎ）×Ａ０）／ｎ≦平均≦（ｍａｘ×Ａ１＋(ｎ−ｍａｘ)×Ａ０）／ｎ
（ここで、「ｎ」はワード内のビット数、「ｍｉｎ」は論理１の値を有する如何なるワード内の最小ビット数、及び「ｍａｘ」は論理１を有する如何なるワード内の最大ビット数である。）詳細な平均は、メモリーに設定されている特定のワードに依存する。この範囲内の如何なる値も、基準レベルとして利用されて良い。検知中、これは、論理０に対して少なくともｍｉｎ×(Ａ１−Ａ０)／ｎのマージンを、及び論理１に対して(１−ｍａｘ／ｎ)×（Ａ１−Ａ０）のマージンを保証する。つまり、ｎ＝９の例では、ｍｉｎ＝３且つｍａｘ＝６の場合、選択された基準レベルと論理０及び１の両者の間には、（Ａ１−Ａ０）／３のマージンがある。ワードサイズｎが大きくなるにつれ、大きなマージンが実現され得る。別の例では、ｎ＝３３且つｍｉｎ＝１５且つｍａｘ＝１８の場合、３２個のユーザービットを格納でき、両側に（Ａ１−Ａ０）×１５／３３のマージンがある。このマージンは、最大限のマージン（Ａ１−Ａ０）／２とほぼ等しい。
【００２４】
誤り又は物理的影響により、ビットライン導線１２のアナログ信号は、名目上の値Ａ１、Ａ０からシフトし得る。論理１を保有する全てのビットライン導線１２の信号に共通のシフト、又は論理０を保有する全てのビットライン導線１２に共通の別のシフト、又は両方は、論理１及び０の信号レベルが識別できるほど離れたままである限り、検知結果に影響しない。
【００２５】
誤りは、同一の論理信号を表すビットライン導線１２の信号に相互に異なるシフトがある場合のみ生じ得る。単一の信号内のこの種のシフトに対する誤りのマージンは、（１−ｍａｘ／ｎ）×（Ａ１−Ａ０）及びｍｉｎ×（Ａ１−Ａ０)／ｎより大きい。これらのマージンは、適応したｍａｘ及びｍｉｎを有する格納ワードのセットを用いることにより、適応され得る。更にそれぞれｎ及び０からｍａｘ及びｍｉｎを選択することは、マージンを増大するが、利用可能なワード数を減少する。マージンは、望ましくは、論理１及び０レベルの特定の許容可能なシフトによる誤りを防ぐために必要な最小レベルに設定される。
【００２６】
図３は、図２の回路で利用される基準レベル選択回路１６の実施例を示す。基準レベル選択回路１６は、入力／出力係数１／ｎを有する複数出力の電流ミラーを有する。入力電流は、共通入力トランジスタに供給される。電流ミラーは、出力トランジスタ３２を通じてセンス増幅器１４（示されない）の第２の入力へ流れる、ｎ分割された入力電流の合計をミラーする。入力出力係数は、例えば入力トランジスタを出力トランジスタのｎ倍幅広にすることにより、又は出力トランジスタと同じ大きさのｎ個の入力トランジスタを並列に用いることにより、実現される。勿論、電圧出力信号に対する平均化も、例えばビットライン導線１２の間に結合された複数の抵抗及び加算端子を有する加算回路及び加算回路とセンス増幅器１４の第２の入力の間に結合されたバッファ増幅器を用いることにより、実現され得る。
【００２７】
平均を基準レベルとして利用することは、論理１に対応する信号レベルＡ１の全体的なシフト及び／又は論理０に対応する信号レベルＡ０の全体的なシフトに対し堅牢である。ワード内の異なるビットの個々のシフトの間の差がマージン内である場合、この方式はまた、個々のシフトに対し堅牢である。
【００２８】
更なる実施例では、ビットライン導線１２からの信号は、過大な信号を伝達するビットライン導線が最大値より大きく及び／又は最小値より少なく平均に貢献しないよう、平均を取る前にクリップされて良い。より一般的には、飽和が利用される。つまり、Ｓ型飽和関数をビットライン導線からの信号に適用した結果を利用する。（ここで用いられる飽和は、クリッピングを含む。定義により、飽和関数の傾きは、貢献自体が依然として増加しても、通常範囲からの偏差が減少するにつれ、合計への貢献及び信号の間の比がより少なくなるので、最も感度の良い（通常）範囲への信号の距離の関数として、減少する。このため、クリッピング及び飽和回路（示されない）は、ビットライン導線１２及び基準レベル選択回路１６の入力の間に挿入されて良い。つまり、クリッピング及び飽和回路の出力信号は、入力信号に応じて変化するが、入力信号が最大値及び／又は最小値を超えている場合、入力信号の変化に対する感度は低下、又は消失する。
【００２９】
本発明から逸脱することなく、基準レベルを選択する異なる機構が利用され得ることが理解される。例えば、別の実施例では、基準レベル選択回路１６は、初期基準レベルから始まり、初期基準レベルより上の信号を伝達するビットライン導線１２の数を検出し、そして初期基準レベルより上の信号を伝達するビットライン導線１２の数が格納されているワードの最小値及び最大値の間になるまで、基準レベルを適応する。基準レベル選択回路１６は、ビットライン導線の高位信号に対応する論理レベルの数が如何なるワードの最小値より低いことを検出すると、基準レベルを増大する。基準レベル選択回路１６は、ビットライン導線の高位信号に対応する論理レベルの数が如何なるワードの最大値より高いことを検出すると、基準レベルを減少する。
【００３０】
望ましくは、この実施例では、基準レベル選択回路１６は、ビットライン導線の高位信号に対応する論理レベルの数が、如何なるワードのこのようなビットの最小数より大きい第１の数より大きい又は等しく、且つ如何なるワードのこのようなビットの最小数より小さい第２の数より小さい又は等しくなるまで、基準レベルを適応し続ける。従って、誤りに対するより良い堅牢性が実現される。望ましくは、第１及び第２の数は、両方とも、最大値及び最小値の平均に実質的に等しい。
【００３１】
平均化と比較して、この手法は、外部からの影響を受け難いという利点、及び基準レベルが信号導線の信号の近くにあり得るので堅牢性が弱くなり得るという欠点を有する。この欠点により、検出は雑音の影響を受けやすくなる。更に、ビット数を計数することは、一般に、平均化より長時間を要し、メモリーを低速にする。
【００３２】
実施例では、基準レベル選択回路１６は、センス増幅器１４の入力信号ではなく出力信号を受信し、基準レベルを適応し及び結果として得る異なる論理値のビット数を測定することにより、基準レベルを選択する。別の実施例では、基準レベル選択回路１６は、この目的のために自身のセンス増幅器を有する。
【００３３】
この実施例は、基準レベルとして平均を利用する方法より低速である。しかし、基準レベルとして利用できない値に平均をシフトし得る、いくつかのビットの信号レベルの偏差における極度の変化に対し堅牢であるという利点を有する。基準レベルの選択は、同一の論理レベルを表すビットライン導線１２の信号のレベルの共通のシフトに対し、及び論理１及び０レベルの間の差より大きい如何なる最大−最小シフトもない場合、個々のビットライン導線の信号のシフトの差に対し堅牢である。望ましくは、格納ワードのセットの最大及び最小は、ビットライン導線１２の特定数のこの種類のシフトが補償され得るよう、選択される。勿論、このようなシフトが生じる場合、関連するビットは、基準レベルが他のビットに対し正しく選択される場合でも、誤って検出され得る。しかしながら、このような誤りは、知られている誤り訂正技術の利用により訂正され得る個々のビットに影響する。
【００３４】
基準レベルを選択する間、初期基準レベルより上の信号を伝達するビットライン導線１２の数は、アナログ回路が利用される代わりに、デジタル計数回路により計算され得る。例えば、アナログ加算信号は、ビットライン導線１２の信号と基準レベルを比較したデジタルの結果を出力するセンス増幅器の出力信号から形成され得る。このアナログ加算信号は、アナログ比較器に印加され、加算信号を最小値及び最大値と比較する。このような比較器の出力は、基準レベルの適応の方向を制御するため、及び／又は適切な基準レベルが見付かったと知らせるために利用されて良い。このように、連続的な適応が実現され得る。しかし適応はまた、段階毎に実行されて良い。
【００３５】
別の代案として、基準レベル選択回路１６は、複数の所定の電位基準レベルを試し（並列に及び直列に）、そしてビットライン導線１２のどれだけ多くの信号がそれぞれ試された基準レベルより上及び／又は下にあるかを検出するよう構成されて良い。この実施例では、基準レベル選択回路１６は、電位基準レベルの１つ、又は検出された数に基づく組合せを選択して良い。これもまた、デジタル計数又はアナログ加算を利用して実現され得る。
【００３６】
更に、平均の利用は、メモリー１０の全ワード内の論理１及び０の間の差がゼロ近傍の所定の範囲内にある実施例に基づくことが理解される。別の実施例では、ワードが利用され、前記差は全ワードに対する別の所定の範囲内にある。この種の実施例では、基準レベル選択回路１６は、論理１及び０の数の間の差がセンス増幅器１４の出力において他の所定の範囲内であるよう、構成されて良い。
【００３７】
メモリーからの全てのビットライン導線１２からの信号が利用され基準レベルを決定する、本発明の実施例が説明された。しかしながら、実施例では、一部のビットライン導線１２のみからの信号から決定された基準レベルは、他のビットライン導線１２にも同様に利用されて良いことが理解される。メモリー１０の内容が、ビットライン導線１２の関連部分と接続された全体としてアドレス可能なセル内の論理１の数及び論理０の数の差であるよう構成される限り、得られる基準レベルは、ビットライン導線１２の関連部分及び他の全てのビットライン導線１２の両方からの情報を検出するために利用され得る。
【００３８】
更に別の実施例では、メモリー１０は、２レベルより多い例えば４レベルに設定され得るセルを有する。従って、より多くの情報がメモリー１０のセル毎に格納され得る。この実施例では、複数の基準レベルとの比較は、ビットライン導線１２からの出力信号をデジタル化するために利用される。本発明によると、これら基準レベルの少なくとも１つ及び望ましくは全ての基準レベルは、データ情報をも伝達するビットライン導線１２の複数の信号レベルに依存して選択される。
【００３９】
ある実施例では、データは、各セルの物理的量がｑ個（ｑ＞２）の設定可能なレベルの１つに名目上に設定されるよう、メモリー１０に設定される。ワードはメモリー内に設定され、各ワードからの情報単位は、「ｎ」個のセルに格納されている。各情報単位は、ｑ個の可能な値の１つと見なして良い。各セルは、１つの情報単位を格納する。情報単位は、ｑ個の設定可能なレベルのどれがセル内に設定されたかにより表される。ワードは、各ワードが最大でも設定レベルの特定の１つと等しい又はそれより低い設定レベルに対応する第１の数ｎ１個の情報単位、及び最大でも設定レベルの特定の１つより高い設定レベルに対応する第２の数ｎ２個の情報単位を有するよう選択される。
【００４０】
この実施例では、設定レベルの特定の１つと次に高い設定レベルを識別するための基準レベルは、共通アドレスに応じてビットラインと並列に接続されたセルからの出力信号に従い選択される。基準レベルは、出力信号が基準レベルより低いワードのためのセル数「ｘ」がｎ１より小さく且つｎ−ｎ２より大きくなるまで適応される。同様の技術は、他の基準レベルを決定するために利用されて良い。
【００４１】
別の実施例では、ワードは、ワードのサブセットから選択される。ワードのセルの名目上の出力の平均は、常に設定レベルの特定の１つに対する出力信号と次のレベルの間である。この実施例では、設定レベルの特定の１つと次に高い設定レベルを識別するための基準レベルは、共通アドレスに応じてビットラインと並列に接続されたセルからの出力信号を平均化することにより選択される。２レベルデータの場合のように、クリッピングは、過大な出力信号偏差の影響を低減するために利用されて良い。この実施例では、更に基準レベルは、例えば出力信号が第１の所定の基準レベルと同じ側にある、ビットラインのサブセットにおける出力信号の平均から選択され得る。このような選択機構は、ワードの適切なセットからのワードが利用される場合に機能する。このサブセットに対するセルの名目上の出力の平均は、常に別の設定レベルに対する出力信号と次のレベルの間である。
【００４２】
３レベルの符号化の場合には、最高レベルを有するディジットの数の２倍が残りのレベルのディジットの数の合計に等しいコードワードが利用されて良い。この場合、特定の形式の「クリッピング」が利用されて良い。この場合、「高い」基準レベルの高いクリッピングレベルは、「低い」クリッピングレベルの２倍である。
【００４３】
回路の動作中、処理回路１８は、データの任意のワードを標準的に読み出し及び書き込む。つまり、必ずしも基準レベル（又は複数のレベル）の選択に必要な条件を満たすワードのみを読み出し及び書き込まない。これが事実ならば、転換回路は、望ましくは処理回路１８からのデータワードの転換のために設けられ、メモリー１０へワードを格納する。また逆も同様である。
【００４４】
図４は、メモリー１０にデータを書き込み可能な回路を示す。センス回路は、参照符号４０により示される。更に、アドレス指定回路４２及びメモリー１０と結合された書き込み転換回路４４が設けられる。処理回路１８は、アドレス指定回路４２と結合されたアドレス出力及び書き込み転換回路４４と結合されたデータ出力を有する。動作中、書き込み転換回路４４は、書き込み転換回路４４が処理回路１８から受信したそれぞれ可能なワードを、個々の格納ワードに割り当てる。ここで、論理１の値を有するビット数は、所定の最小値及び最大値の間である。アドレス指定回路４２は、メモリー１０をアドレス指定し、メモリー１０に格納ワードをアドレス指定された位置に格納させる。
【００４５】
しかしながら、書き込みは本発明に必ずしも必要でないことが理解される。別の実施例では、メモリー１０は、セルの内容が例えば製造中に１回設定され、所定の条件を満たす格納ワードを有する読み出し専用メモリーである。
【００４６】
処理回路１８から格納ワードをデータワードに割り当てるために、如何なる方式が利用されても良い。また逆も同様である。ある実施例では、転換のためにルックアップテーブルが利用される。書き込み転換回路４４の第１のルックアップテーブルメモリーは、処理回路１８からのデータワードによりアドレス指定される。またルックアップテーブルメモリー内のアドレス指定された位置は、関連付けられた格納ワードを有する。同様に、読み出し転換回路１６の第２のルックアップテーブルメモリーは、格納ワードによりアドレス指定される。またルックアップテーブルメモリー内のアドレス指定された位置は、処理回路１８により利用される関連付けられたデータワードを有する。この実施例では、格納ワード及び格納ワードとデータワードの間の関係は、基準レベル（又は複数のレベル）の選択に必要な如何なる条件も満たす格納ワードから厳選されて良い。ルックアップメモリーの機能はまた、ルックアップメモリー内のテーブルにより決定される入力／出力関係を実施する論理回路を用いて実現されて良い。
【００４７】
しかしながら、ルックアップメモリー機能を有する回路を利用した転換は、追加のメモリー回路が必要であるという欠点を有する。また、ルックアップメモリーは、不利な読み出し及び／又は書き込み遅延を生じ得る。
【００４８】
別の実施例では、格納ワードは、アルゴリズム的に選択される。いくつかの方式が利用されて良い。ある方式では、データワードのビットの選択された第１の部分をコピーすることにより、及び残りのビットの論理反転を格納ワードにコピーすることにより、格納ワードは、データワードから形成される。部分は、結果として生じる格納ワードが格納ワードに関する条件を満たすよう、選択される。更に情報が追加され、ビットのどの部分が反転されているかを示す。また格納ワードに更にビットが追加される。
【００４９】
例えば、データワードのビットは、シーケンス番号「ｉ」を割り当てられて良い。そして選択されたシーケンス番号「ｊ」までのシーケンス番号を有するビットは、格納ワードにコピーされ、残りは反転されて良い。この場合、追加情報は、選択されたシーケンス番号を表す。データワードから引き出す各格納ワードのｎ個のビットが論理１の値を有するｎ／２個のビット及び論理０の値を有するｎ／２個のビットを有する実施例では、シーケンス番号ｊは、以下のように選択されて良い。最初に、書き込み転換回路４４は、データワード内のビットの総正味数Ｍ、つまり論理１及び０をそれぞれ有するビット数の差を決定する。次に、書き込み転換回路４４は、連続シーケンス番号ｋに応じて、それぞれ論理値１及び０を有する、連続シーケンス番号「ｋ」までのシーケンス番号を有するビット数の間の差である部分的正味数Ｍ（ｋ）を計数する。書き込み転換回路４４は、連続シーケンス番号ｊを選択する。ここで２×Ｍ（ｊ）＝Ｍである。そして書き込み転換回路４４は、選択されたシーケンス番号「ｊ」までのシーケンス番号を有するビットを、格納ワードにコピーする。より大きいシーケンス番号を有するビットは、反転される。部分的な反転により、部分的に反転されたワードの総正味数は、次の通りになる。
２×Ｍ（ｊ）−Ｍ
２Ｍ（ｊ）＝Ｍのようにシーケンス番号を選択すると、正味合計はゼロであることが保証される。このアルゴリズムは、ゼロの正味合計を有するコードワードを生成する特許文献１に記載されている。しかしながら、本発明では、「ポインタ」は、低下した精度で選択され得る（例えば、いくつかのＬＳＢを除外することにより）。そしてこの場合、「直流成分を殆ど有さない」コードワードは、保証された最大誤りで得られる。基準レベルの決定では、これは十分である。
【００５０】
図５は、この実施例による書き込み転換回路を示す。書き込み転換回路は、全ビットカウンタ５０、レジスタ５１、連続ビットカウンタ５２、選択回路５４及び反転回路５６を有する。データ処理回路（示されない）からの入力５８は、全ビットカウンタ５０、及びレジスタ５１を介して反転回路５６及び連続ビットカウンタ５２と結合される。全ビットカウンタ５０及び連続ビットカウンタ５２は、選択回路５４と結合された出力を有する。選択回路５４は、反転回路５６及び格納ワード出力５９と結合された出力を有する。反転回路５６はまた、格納ワード出力と結合された出力を有する。
【００５１】
動作中、データワードは、入力５８へ印加される。全ビットカウンタ５０は、データワード内のビットの総正味数Ｍを計数する。レジスタ５１は、データワードを格納し、データワードのビットをシリアルに連続ビットカウンタ５２及び反転回路５６へ供給する。連続ビットカウンタ５２は、ビットシーケンス番号ｋのビットの部分的正味数Ｍ（ｋ）を計数し、そして出力する。選択回路５４は、ビットシーケンス番号ｊを選択する。ここで２×Ｍ（ｊ）＝Ｍである。そして選択回路５４は、選択されたシーケンス番号の２進表現を、出力５９及び反転回路５６へ出力する。反転回路５６は、データワードのビットを出力５９へ渡し、選択されたシーケンス番号より大きいシーケンス番号を有するビットを反転する。
【００５２】
実施例では、連続ビットカウンタ５２及び反転回路５６は、ビットシリアルに及び同期して動作し、データワードの連続ビットが、両者に印加される。連続ビットカウンタ５２は、印加されたビットに対しビットの部分的正味数のカウントを維持する。また選択回路５４は、カウントがＭ／２に等しい場合、（全ビットカウンタの出力から）反転回路５６へのパルス信号を生成する。反転回路５６は、パルス信号を受信するまで、未変更のデータワードの連続ビットを渡し、そしてその次に反転されたビットを渡す。しかしながら、反転から逸脱することなく、カウントを決定し及び並列に供給されるビットに基づき反転を制御する、より複雑な計数及び反転回路が利用されて良い。
【００５３】
データワードから引き出す格納ワードのｎ個のビットが２ｍ及び−２ｍの間の正味数（論理１のビット数と論理０のビット数の差）を有する実施例では、選択回路５４は、以下のようなシーケンス番号ｋを選択する。
−ｍ＜Ｍ（ｋ）＜ｍ
このようなシーケンス番号を見付けるため、２×ｍだけ離れたシーケンス番号であるシーケンス番号のサブセットを考える。この実施例では、連続ビットカウンタ５２及び反転回路５６は、２ｍ個のビットの連続するグループを同期して入力して良い。連続ビットカウンタ５２は、印加されたビットのグループのビットの部分的正味数Ｍ（ｋ）のカウントを維持する。また選択回路５４は、カウントが上記の範囲内である場合、反転回路５６へのパルス信号を生成する。反転回路５６は、パルス信号を受信するまで、未変更のデータワードのビットの連続するグループを渡す。そしてその次に反転されたビットのグループを渡す。
【００５４】
データワードを反転することによりシーケンス番号ｋを有するビットから得られた総正味数は、２Ｍ（ｋ）−Ｍであるので、この技術は、データワードがｍ１及びｍ２の間のビットの正味数を有する場合、単に以下のようなビットシーケンス番号を捜すことにより、更に一般化され得る。
ｍ１＋Ｍ＜２Ｍ（ｋ）＜ｍ２＋Ｍ
異なるシーケンス番号ｋに対し連続的にビットの正味数Ｍ（ｋ）を計数することは、シーケンシャルに実行される場合、有意な時間を要し得る。実施例では、全ビットカウンタ５０は、総正味数Ｍの計算中に部分的合計Ｍ（ｋ）を供給し、及び選択回路５４は、供給された合計に基づき「ｋ」の値を捜す。
【００５５】
データワードのビット（一部は反転され、一部は反転されない）及び選択されたシーケンス番号ｊを示す追加ビットは、メモリー１０の書き込まれたセルである。読み出し中に、データワードのビット及び追加情報の両者は、一緒に読み出される。基準レベルは、（望ましくはデータワードのみのビットを利用し、追加情報のビットを利用せずに）選択される。そしてビットは、選択された閾値を利用してデジタル化される。ビットの次の部分は、追加情報の制御の下で、元のデータワードが復元できるよう、反転される。
【００５６】
格納ワードの構成はデジタルで実行されることが望ましいが、実施例では、少なくとも一部はアナログ信号処理により実行されて良いことが理解される。例えば、正味数Ｍ、Ｍ（ｋ）、又は同一の情報を伝達する他の数の計算は、データワードのビットにより決定される信号（例えば、電流）のアナログ加算により実現されて良い。結果として生じるアナログ加算信号は、以上に説明された不等式に従い比較され、そしてシーケンス番号ｋの適応を制御するために利用されて良い。これは、高速の並列ビット処理を可能にする。
【００５７】
メモリー１０にデータを格納するためにワードを生成する目的で、格納ワードの選択が説明された。しかしながら、同一の技術は、格納又は実際に基準レベルの個々の選択と独立に適用されて良い。
本発明は、特定の実施例を用いて説明された。しかしながら、本発明は他の方法で実施され得ることが理解される。例えば、論理１及び０の役割は交換されて良いことが理解される。同様に、所定の正味数のビットを有する格納ワードのみが利用される場合、基準レベルを選択するために利用される複数のビットは、如何なる数のビットを有しても良いことが理解される。２つのビットワードが利用される場合、これは差分データのビットに対応するので、自明である。同様に、論理１０又は０１にのみ設定され得るビット対を有するワードの利用は、非常に単純な実施であり、本発明により、全ビット対からの出力信号は、全てのビット対に対する１つの基準レベルを選択するために利用される。しかしながら、格納ワードのセットのこのような単純な選択は、可能な格納ワード数を有意に制限する。望ましくは、格納ワードのセットは、所定のビット対のビットが、相反する論理値を有するワードを有するだけでなく、実質的に如何なるビット対も同一の第１の値、同一の第２の値又は相反する値を有する異なるワードも有する。
【００５８】
更に、並列に出力されるメモリーの全てのビットライン導線１２からの信号が利用され基準レベルを決定する、実施例が説明された。しかしながら、本発明から逸脱することなく、これらビットライン導線の一部のみからの信号も利用されて良い。また、全ビットライン導線に利用される結果として生じる基準レベルは、基準レベルを決定するために利用されないことが理解される。この場合、基準レベルを決定するために利用されるビットライン導線の一部に接続するセルに格納されたワードは、実質的にビットの正味数に関する特定の条件を満たす。
【００５９】
いくつかの実施例では、ワードは、並列に出力されるビットの複数のグループが、それぞれ基準レベルの選択を可能にする条件を満たすよう、構成されて良い。この場合、何れのグループ又はグループの組からの基準レベルが利用されて良い。回路は、読み出し中に基準レベルの決定のために、グループを選択するよう構成されて良く、例えば１つのグループ内の誤りがそのグループからの適切な基準レベルの決定を妨げることを回避する。
【００６０】
説明されないが、如何なる誤り訂正技術がセンス増幅器１４により生成されるビットに適用されても良いことが理解される。例えば、格納ワードは、ＥＣＣ（誤り訂正符号）、例えばソートにより、追加のパリティビットから選択されて良い。またセンス増幅器１４により生成された結果は、ＥＣＣからのワードが格納されたという知識を用い訂正されて良い。このような技術は、それ自体知られている。このように、如何なる数のビットライン導線１２の信号内の誤りも訂正され得る。同時に、メモリーからのワードが十分なマージンを保証するならば、つまりこれらのワードが、いくつかのビットが誤りである場合でさえ、選択された基準レベルが依然としてビットライン導線１２のビットに対し隣接する論理レベルを識別することを保証するならば、このような誤りは基準レベルの選択に影響しない。
【００６１】
本発明は、検出を実行する専用回路を用いて説明された。しかしながら、少なくとも所要の処理の一部は、適切に設定されたプログラム可能なプロセッサーにより実行され得ることが理解される。従って、例えば、格納ワードの選択は、プログラムの実行、又は基準レベルを変更する方向の選択、又は複数の試された基準レベルからの基準レベルの選択により行われて良い。
【図面の簡単な説明】
【００６２】
【図１】メモリーセルのマトリックスを有する回路を示す。
【図２】メモリーを有する選択回路を示す。
【図３】基準レベル選択回路を示す。
【図４】メモリーセルのマトリックス及び書き込み回路を有する回路を示す。
【図５】データワード転換回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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