(57)【要約】  増幅回路はキャパシタ構造（４２）と切替装置とを備える。キャパシタ構造は、電圧依存性静電容量を有する第一のキャパシタ（Ｃ２）と第二のキャパシタ（Ｃ１）（これもまた電圧依存性としてよい）とを有する。同回路は２つのモードで、すなわち少なくとも第一のキャパシタの一端子に入力電圧が提供される第一のモードと、切替装置によって第一及び第二のキャパシタ同士の間で電荷の再配分が起こることにより、第一のキャパシタにかかる電圧が変化し第一のキャパシタの静電容量が減少し、出力電圧が第一のキャパシタにかかる電圧に依存する第二のモードとで、動作可能である。本発明は電圧制御静電容量をキャパシタ間の電荷共有と併せて使用するものであり、これにより、結果的に電圧増幅特性が提供される。よってこの機構は、アナログ電圧の増幅に、または固定レベル（すなわちデジタル電圧）の昇圧に利用できる。よって本発明の回路は、レベルシフトまたは増幅のために、例えばアクティブマトリクスアレイ装置のピクセルでの用途に使用できる。
2007502068.tif 000002
【特許請求の範囲】
【請求項１】
増幅回路であって、
入力電圧が提供される入力と、
キャパシタ構造と、
切替装置と、を備え、
前記キャパシタ構造は電圧依存性静電容量を有する第一のキャパシタと第二のキャパシタとを備え、
前記回路は２つのモードで、すなわち少なくとも前記第一のキャパシタの一端子に入力電圧が提供される第一のモードと、前記切替装置によって前記第一及び第二のキャパシタ同士の間で電荷の再配分が起こり、その結果、前記第一のキャパシタにかかる電圧が変化して前記第一のキャパシタの静電容量が減少し、前記出力電圧が前記第一のキャパシタにかかる結局の電圧に依存する第二のモードとで、動作可能である回路。
【請求項２】
前記切替装置が入力電圧を前記キャパシタ構造に選択的に結合する入力スイッチを備え、前記第一のモードにおいては前記入力スイッチが入力電圧を前記キャパシタ構造に結合し、さらに前記第二のモードにおいては前記入力スイッチが前記キャパシタ構造から入力電圧を隔絶することを特徴とする請求項１に記載の回路。
【請求項３】
前記第二のモードにおいて、前記第一及び第二のキャパシタの少なくとも一方の一端子の電圧が変化することを特徴とする請求項２に記載のスイッチ。
【請求項４】
前記電圧の変化が前記第一のキャパシタの前記一端子で発生することにより、静電容量が減少することを特徴とする請求項３に記載の回路。
【請求項５】
前記第二のキャパシタも電圧依存性であり、前記第二のモードにおいて前記第一及び第二のキャパシタの一端子の電圧が変化することを特徴とする請求項３に記載の回路。
【請求項６】
前記第二のキャパシタの前記一端子において前記電圧の変化が生じることにより、静電容量が減少することを特徴とする請求項５に記載の回路。
【請求項７】
前記第二のモードにおいて、前記第一のキャパシタの前記一端子で電圧が増加し、さらに前記第二のキャパシタの前記一端子で電圧が減少することを特徴とする請求項５または６に記載の回路。
【請求項８】
前記第二のモードにおいて、前記第一のキャパシタの前記一端子で電圧が前記入力電圧より低い電圧から前記入力電圧より高い電圧へと増大し、前記第二のキャパシタの前記一端子で電圧が前記入力電圧より高い電圧から前記入力電圧より低い電圧へと減少することを特徴とする請求項７に記載の回路。
【請求項９】
前記入力スイッチが前記第一のキャパシタの前記一端子の電圧によって制御されることを特徴とする請求項３から８のいずれかに記載の回路。
【請求項１０】
前記入力スイッチが、前記第一のキャパシタの前記一端子に接続されたゲートを有する第一のトランジスタを備えることを特徴とする請求項９に記載の回路。
【請求項１１】
前記第二のキャパシタも電圧依存性であり、前記第二のモードにおいて前記第二のキャパシタの一端子の電圧も変化し、前記入力スイッチが前記第一のトランジスタと並列に第二のトランジスタを備え、前記第二のトランジスタの前記ゲートが、前記第二のキャパシタの前記一端子に接続されることを特徴とする請求項１０に記載の回路。
【請求項１２】
前記切替装置が、
入力電圧を前記第一及び第二のキャパシタの一端子に結合する１つ又は複数の第一のスイッチと、
それぞれの制御電圧を前記第一及び第二のキャパシタの前記一端子に結合する第二のスイッチと、
基準電圧を前記第一及び第二のキャパシタの他の端子に結合する入力スイッチと、
を備えることを特徴とする請求項１に記載の回路。
【請求項１３】
前記第一のモードにおいて１つまたは複数の前記第一のスイッチと前記第一の入力スイッチとが閉じることで、前記キャパシタにかかる電圧が入力電圧に依存し、前記第二のモードにおいて前記第二のスイッチが閉じ、前記出力電圧が前記第一及び第二のキャパシタの前記他の端子の電圧を含むことを特徴とする請求項１２に記載の回路。
【請求項１４】
前記第一のキャパシタが空乏ｎ型ＭＯＳ装置を備えることを特徴とする請求項１２または１３に記載の回路。
【請求項１５】
前記第一及び第二のキャパシタが空乏ｎ型ＭＯＳ装置を備えることを特徴とする請求項１４に記載の回路。
【請求項１６】
前記入力が前記第一及び第二のキャパシタの一端子に接続し、それぞれの制御電圧が前記切替装置のそれぞれの制御スイッチを通じて前記第一及び第二のキャパシタの前記他の端子に結合することを特徴とする請求項１に記載の回路。
【請求項１７】
前記切替装置がさらに、前記第一及び第二のキャパシタの前記他の端子同士の間に接続された短絡スイッチを備えることを特徴とする請求項１６に記載の回路。
【請求項１８】
前記第一のモードにおいては前記制御スイッチが閉じ、前記キャパシタにかかる電圧が前記入力電圧に依存し、前記第二のモードにおいては前記短絡スイッチが閉じ、出力電圧が前記第一及び第二のキャパシタの前記他の端子の電圧よりなることを特徴とする請求項１７に記載の回路。
【請求項１９】
前記または各々の電圧依存性キャパシタが、ソースとドレインとが共に接続されたトランジスタを含み、前記一端子が前記ゲートによって規定され、さらに前記他の端子が前記接続されたソース及びドレインによって規定されることを特徴とする請求項１から１８のいずれかに記載の回路。
【請求項２０】
前記または各々の電圧依存性キャパシタの前記トランジスタが薄膜ＭＯＳトランジスタを含むことを特徴とする請求項１９に記載の回路。
【請求項２１】
アクティブマトリクス装置であって、装置素子の配列と前記装置素子を制御するための制御信号を生成する回路構成とを備え、前記制御信号の前記電圧レベルを前記装置素子への供給に先立ち増加させる請求項１〜２０のいずれかに記載の回路をさらに備えることを特徴とするアクティブマトリクス装置。
【請求項２２】
前記増幅回路の出力においてラッチ回路をさらに備えることを特徴とする請求項２１に記載の装置。
【請求項２３】
ディスプレイピクセルの配列を備えるアクティブマトリクスディスプレイ装置であって、各々のディスプレイ素子はピクセルリフレッシュ回路構成を有し、該ピクセルリフレッシュ回路構成は前記リフレッシュ回路構成の中で制御トランジスタのゲート電圧を増幅する請求項１から２０のいずれかに記載の増幅回路を備えることを特徴とする装置。
【請求項２４】
前記リフレッシュ回路構成は、ディスプレイピクセル電圧を蓄積キャパシタ構造に蓄積する検知回路構成と、前記蓄積されたディスプレイピクセル電圧に応じて前記ディスプレイピクセルに電圧を提供する書き込み回路と、を備え、前記書き込み回路構成は前記制御トランジスタを備え、前記制御トランジスタの前記ゲート電圧は前記蓄積キャパシタ構造によって提供され、前記蓄積キャパシタ構造は前記増幅回路の前記キャパシタ構造を含む、請求項２３に記載の装置。
【請求項２５】
装置素子の配列を備えるアクティブマトリクスアレイ装置であって、前記配列内の各装置素子に請求項１から２０のいずれかに記載の回路を設けることを特徴とする装置。
【請求項２６】
前記装置素子がメモリセル、画像検知ピクセル、またはディスプレイピクセルを備える、請求項２５に記載の装置。
【請求項２７】
信号を増幅する方法であって、
電圧依存性静電容量を有する第一のキャパシタと第二のキャパシタとを含むキャパシタ構造に入力信号を提供することと、
前記第一のキャパシタにかかる前記電圧を変化させて前記第一のキャパシタの静電容量を減少させるように、前記第一及び第二のキャパシタの間で電荷を再配分することと、
前記第一のキャパシタにおいて得られた電圧に応じて出力電圧を提供することと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は増幅または昇圧回路に関し、特に容量結合効果の使用に関する。かかる回路は特にアクティブマトリクスアレイ装置で使用する。
【背景技術】
【０００２】
アクティブマトリクスアレイ装置は多様な用途で幅広く使用されている。例えばセンサ、及びメモリとして、またアクティブマトリクスアレイ液晶（ＬＣ）ディスプレイ装置若しくはアクティブマトリクス有機発光ダイオード（ＯＬＥＤ）ディスプレイ等のディスプレイ装置として使用されている。
【０００３】
一般的にアクティブマトリクスアレイ装置は、通常複数のアドレシング導体（例えば列）に交差するよう配置された複数のデータ導体（例えば行）を含む。アドレシング導体とデータ導体の双方には、これら導体の各交差点にマトリクスアレイ素子が接続される。アクティブマトリクス装置内の素子は、通常薄膜トランジスタ（ＴＦＴ）の形態のスイッチを含み、このスイッチは例えばディスプレイピクセル、センサセル、またはメモリセル等の素子の残りの部分へのデータ信号を選択的に切り替える。
【０００４】
これらのセルは通常、データレベルに依存する電荷を蓄積する容量性部品を含む。
【０００５】
これらの装置（ディスプレイ、センサ、メモリ等、いずれの場合も）におけるリフレッシュ速度は、通常マトリクス素子スイッチの速やかなオン及びオフ切り替えが必要であるため、トランジスタスイッチを十分迅速に切り替える電圧レベルを使用することが必要である。トランジスタの制御に適するように供給電圧を昇圧する様々な回路が存在する。ピクセル内の信号の増幅も様々な形態のものが提案されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
部品数が少なく、よってアレイ装置のピクセル／セルに統合するのに適した、または電圧レベルを上げるのに適した信号増幅回路がなおも必要とされている。
【０００７】
本発明によれば、増幅回路であって、
入力電圧が提供される入力と、
キャパシタ構造と、
切替装置と、を備え、
前記キャパシタ構造は電圧依存性静電容量を有する第一のキャパシタと第二のキャパシタとを備え、
前記回路は２つのモードで、すなわち少なくとも前記第一のキャパシタの一端子に入力電圧が提供される第一のモードと、前記切替装置によって前記第一及び第二のキャパシタ同士の間で電荷の再配分が起こり、その結果、前記第一のキャパシタにかかる電圧が変化して前記第一のキャパシタの静電容量が減少し、前記出力電圧が前記第一のキャパシタにかかる結局の電圧に依存する第二のモードとで、動作可能である回路が提供される。
【課題を解決するための手段】
【０００８】
本発明は電圧制御静電容量をキャパシタ間の電荷共有と併せて使用することで、電圧増幅特性を提供する。よって、アナログ電圧の増幅または固定レベル（すなわちデジタル電圧）の昇圧に、この構成を利用できる。従って本発明の回路はレベルシフトまたは増幅に使用できると共に、使用する部品の数が少ないため（必要に応じて）配列のピクセル内に統合することができる。
【０００９】
切替装置は、入力電圧をキャパシタ構造に選択的に結合する入力スイッチを備えてもよい。入力スイッチは第一のモードにおいて入力電圧をキャパシタ構造に結合し、第二のモードにおいてキャパシタ構造に対し入力電圧を隔絶する。第二のモードにおいては、第一及び第二のキャパシタの少なくとも一方の一端子で電圧が変化する。よってこの装置はキャパシタ構造で入力電圧を蓄積し、次に制御電圧を変化させて出力電圧を変化させる電荷共有動作を達成する。
【００１０】
第一のキャパシタの一端子において電圧が変化することで、好適にも静電容量が減少する。このことを利用して電圧を増大させることができる。
【００１１】
第二のキャパシタもまた電圧依存性としてよく、第二のモードにおいては第二のキャパシタの一端子における電圧もまた変化する。このことを利用して、電荷の流れで均衡を保つことができる。例えば第二のモードにおいて、第一のキャパシタの一端子では電圧が増加し、第二のキャパシタの一端子では電圧が減少する。
【００１２】
第二のキャパシタの一端子において電圧が変化することによっても静電容量が減少し、好適である。第一及び第二のキャパシタは全く同じであってもよい。
【００１３】
他の構成によれば、前記切替装置が、
入力電圧を前記第一及び第二のキャパシタの一端子に結合する１つ又は複数の第一のスイッチと、
それぞれの制御電圧を前記第一及び第二のキャパシタの前記一端子に結合する第二のスイッチと、
基準電圧を前記第一及び第二のキャパシタの他の端子に結合する入力スイッチとを備える。
【００１４】
この構成では、第一のモードでは１つまたは複数の第一のスイッチと入力スイッチとが閉じ、その結果、キャパシタにかかる電圧が入力電圧に依存し、さらに第二のモードでは第二のスイッチが閉じ、出力電圧は第一及び第二のキャパシタの他の端子の電圧を含む。
【００１５】
別の構成では、入力が第一及び第二のキャパシタの一端子に接続し、それぞれの制御電圧は切替装置のそれぞれの制御スイッチを通じて第一及び第二のキャパシタの他の端子に結合する。この切替装置は好ましくは、第一及び第二のキャパシタの他の端子間に接続された短絡スイッチをさらに備える。
【００１６】
この回路において、第一のモードでは制御スイッチが閉じてキャパシタにかかる電圧は入力電圧に依存し、さらに第二のモードでは短絡イッチが閉じて出力電圧は第一及び第二のキャパシタの他の端子における電圧よりなる。
【００１７】
概して、前記または各々の電圧依存性キャパシタはソースとドレインとがともに接続されたトランジスタを備えてもよい。この場合、一端子はゲートによって規定され、他の端子は接続されたソース及びドレインによって規定される。これにより、他のトランジスタ装置と容易に集積化される電圧依存性キャパシタが提供される。例えば、薄膜ＭＯＳトランジスタを使用できよう。
【００１８】
第一のキャパシタの一端子の電圧により入力スイッチを制御してもよい。このようにすれば、タイミング制御とキャパシタ（１つ又は複数）の電圧依存制御が唯一の制御信号によって行われるため、回路の制御が簡素化され、所要制御ライン数が減少する。入力スイッチは、第一のキャパシタの一端子にゲートが接続された第一のトランジスタを備えてもよい。第二の電圧依存性キャパシタを使用する場合には、入力スイッチが第一のトランジスタと並列に第二のトランジスタを備えてもよく、第二のトランジスタのゲートは第二のキャパシタの一端子に接続する。
【００１９】
本発明の回路は、装置素子の配列と、同装置素子を制御するための制御信号を発する回路構成とを備えるアクティブマトリクス装置で使用できよう。回路は、装置素子への供給の前に制御信号の電圧レベルを増大させる。
【００２０】
本発明の回路を配列の外で使用して、外部のＩＣから供給される信号のレベルシフト、例えば低電圧コントローラＩＣからの制御信号のレベルシフト、または外部メモリＩＣからのデジタルデータ信号のレベルシフトを提供することもできる。その際レベルシフト信号は一体化されたＴＦＴ回路によって、例えば列駆動回路内のデジタル−アナログ変換器によって処理できよう。
【００２１】
本発明は、別の用途において、ディスプレイピクセルの配列を備えるアクティブマトリクスディスプレイ装置で使用でき、各々のディスプレイ素子はピクセルリフレッシュ回路構成を有し、該ピクセルリフレッシュ回路構成は、リフレッシュ回路構成内で制御トランジスタのゲート電圧を増幅させる本発明の回路を含む。
【００２２】
例えばリフレッシュ回路構成は、蓄積キャパシタ構造でディスプレイピクセル電圧を蓄積する感知回路構成と、蓄積されたディスプレイピクセル電圧に応じてディスプレイピクセルに電圧を提供する書き込み回路構成とを備えることができ、書き込み回路構成は制御トランジスタを備え、制御トランジスタのゲート電圧は蓄積キャパシタ構造によって提供され、さらに蓄積キャパシタ構造は増幅回路のキャパシタ構造を含む。
【００２３】
より一般的に、本発明の回路は、装置素子の配列を備えるアクティブマトリクスアレイ装置で使用でき、配列内の各装置素子には本発明の回路を設ける。装置素子は例えば、メモリセル、画像感知ピクセル、またはディスプレイピクセルを含んでもよい。
【００２４】
本発明はまた、信号を増幅する方法を提供する。同方法は、
電圧依存性静電容量を有する第一のキャパシタと第二のキャパシタとを備えるキャパシタ構造に入力信号を提供し、
キャパシタ構造から入力信号を隔絶し、
第一のキャパシタの一端子において電圧を変化させて、第一の静電容量の静電容量を変化させると共に、出力電圧を変化させる、
ことを含む。
【発明を実施するための最良の形態】
【００２５】
以下において、添付の図面を参照しつつ、本発明の例を詳細に説明する。
【００２６】
本発明は一般的に信号増幅のための回路に関する。ただし本発明は、より具体的にはアクティブマトリクスアレイ装置における増幅要求に関する。この理由から、まずはアクティブマトリクス装置の最も一般的な形態の１つについて説明するとともに、本発明が処理する、かかる装置にまつわる具体的問題を説明する。
【００２７】
図１は、アクティブマトリクス液晶ディスプレイの従来のピクセル構成を示す。このディスプレイは、行及び列のピクセル配列として配置される。各々のピクセル行は共通の行導体１０を共用し、さらに各々のピクセル列は共通の列導体１２を共用する。各々のピクセルは、列導体１２と共通の電極１８との間で直列に配置された薄膜トランジスタ１４と液晶セル１６とを備える。トランジスタ１４は、行導体１０に提供される信号によってオン及びオフに切り替えられる。よって行導体１０は、関連するピクセル行の各トランジスタ１４のゲート１４ａに接続する。各々のピクセルはさらに蓄積キャパシタ２０を備え、該蓄積キャパシタ２０はその一端２２にて次の行電極に、または先行する行電極に、または単独のキャパシタ電極に接続する。このキャパシタ２０は駆動電圧を蓄積し、その結果、たとえトランジスタ１４がオフに切り替わった後でも液晶セル１６にわたって信号が維持される。
【００２８】
所要のグレーレベルを得るべく液晶セル１６を駆動して所望の電圧にするため、行導体１０での行アドレスパルスと同期して適切なアナログ信号が列導体１２に提供される。この行アドレスパルスは薄膜トランジスタ１４をオンに切り替え、その結果、列導体１２は液晶セル１６を所望の電圧に帯電させ、さらに蓄積キャパシタ２０も同じ電圧に帯電される。行アドレスパルスの終了時にはトランジスタ１４がオフに切り替わり、さらに別の行がアドレスされている時には蓄積キャパシタ２０はセル１６にかかる電圧を維持する。この蓄積キャパシタ２０によって液晶漏れの影響が減少し、さらに液晶セル静電容量の電圧依存によって生じるピクセル静電容量の百分率変化が減少する。
【００２９】
行は順次アドレスされ、全ての行が一フレーム期間でアドレスされると、その後のフレーム期間でリフレッシュされる。
【００３０】
図２に示すように、ディスプレイピクセルの配列３４に対して、行駆動回路構成３０によって行アドレス信号が提供され、列アドレス回路構成３２によってピクセル駆動信号が提供される。このディスプレイはバックライト３６を有し、各々の液晶セル１６がバックライト３６からの光を変調する（すなわち可変的に減衰させる）ことにより、ディスプレイピクセルの配列３４の反対側からピクセル画像輝度が変化される（矢印３８により示す）。アレイ３４はアクティブマトリクスディスプレイモジュールを構成する。赤、緑、及び青ピクセルを提供するためにカラーフィルタを使用され、これによりカラーディスプレイ装置の形成が可能となる。
【００３１】
本発明は、信号増幅のために電圧依存性キャパシタを使用することに関する。本発明の方法は特に、ディスプレイ（上述のもの等）及びセンサ等の面積の大きいマトリクス装置のピクセル回路での使用にするものであるが、従来の信号増幅方法は、ＴＦＴの性能が限られていると共に回路のレイアウトスペースに限りがあるため、その使用が困難であった。
【００３２】
図３は、本発明の回路の１つの一般的構成を概略的に示す。本発明の本実施形態では、入力転送回路４０を使用してキャパシタ構造４２に信号を入力してもよく、また出力転送回路４４を使用して、増幅した信号を他の回路に送ってもよい。
【００３３】
図４はこの方法の原理を例証する簡素な回路を示す。キャパシタＣ１及びＣ２にはスイッチＳＩＮを通じて入力信号電圧が印加される。このスイッチは入力転送回路４０に相当する。Ｃ１は一定の値を有するキャパシタであり、他方Ｃ２はそこにかかる電圧によって静電容量が変化するキャパシタである。これらのキャパシタは実際の回路では実際の回路素子であってもよい。あるいはこれらのキャパシタは、例えば回路のレイアウト静電容量または薄膜トランジスタ等の切替装置の静電容量のような回路の寄生容量を表し得る。図４では出力転送回路を示していない。
【００３４】
電圧依存性キャパシタＣ２は金属酸化物半導体（ＭＯＳ）キャパシタにより形成できる。図５は、ＭＯＳキャパシタの静電容量が、関数ｆＣ（ＶＣ）として、そこにかかる電圧にともないいかに変化するかを示すものである。静電容量は、印加される電圧ＶＣが大きい正の値を有する時に最大値に向かう。静電容量は、印加される電圧ＶＣが低い値を有する時に最小値に減少する。
【００３５】
図３の回路の機能は、入力期間中と出力期間中に曲線沿いの異なる地点で作用する。図５は、出力期間中のキャパシタ電圧ＶＯＵＴ−ＶＡ２と、入力期間中のキャパシタ電圧ＶＩＮ−ＶＡ１とを示す。
【００３６】
回路の動作に関連する波形を図６に示す。回路動作の第一の部分では、スイッチＳＩＮがある期間閉じられ、回路の出力ノードを入力電圧ＶＩＮのレベルに帯電させる。その後スイッチが開放されると、キャパシタＣ２の片側に印加される電圧は初期レベルＶＡ１からより高いレベルＶＡ２へと変化する。
【００３７】
電圧ＶＡの変化が回路の出力電圧に及ぼす影響は、ＶＡにおける遷移の結果としてＣ１とＣ２とに存在する帯電の変化が大きさの点で等しく、符号の点で逆とならなければならないことを認識することによって評価できる。
【００３８】
【数１】
2007502068.tif 000003
【００３９】
キャパシタＣ２の電圧依存を図７に示す単純なステップ関数で説明できるケースを検討する。図７は、しきい値ＶＴにて、Ｃ２ｍａｘとＣ２ｍｉｎとの間で静電容量の段階状変化が起こる様子を示している。ＶＡ１及びＶＡ２は、Ｃ２にかかる電圧が入力段階中にはキャパシタのしきい値電圧ＶＴより大きく、出力段階中にはしきい値電圧より小さいよう選択する。
【００４０】
出力電圧は、Ｃ１とＣ２との間の電荷の流れを同等にすることにより、入力電圧に関連付けることができる。
【００４１】
【数２】
2007502068.tif 000004
従って、最大信号利得（Ｇａｉｎ）は、
【数３】
2007502068.tif 000005
となる。
また、オフセット電圧（Ｏｆｆｓｅｔ）は、
【数４】
2007502068.tif 000006
である。
Ｃ１＝０．０５ｐＦ、Ｃ２ｍａｘ＝０．１ｐＦ、Ｃ２ｍｉｎ＝０．０２ｐＦであれば、利得（Ｇａｉｎ）は、Ｇａｉｎ＝２．１４となる。
【００４２】
この利得は、専ら一定の電圧範囲にわたって達成される。ＶＡ１＝０Ｖ、ＶＡ２＝５Ｖ、及びＶＴ＝２Ｖとするケースについて、ＶＯＵＴがＶＩＮの関数として変化する様子を図８に示す。この特定の回路の動作は３つの領域によって特徴づけられる。一定の入力電圧範囲では、回路の小さい信号利得が計算値２．１４に等しい。しかし、入力電圧が一定の値より小さくなるか第二の値より大きくなると、利得は１に下がる。回路の小さい信号利得が１より大きい領域の限界は、キャパシタＣ２にかかる初期または最終電圧がしきい値電圧ＶＴに等しくなる地点に一致する。これらの限界を越えると、Ｃ２の静電容量は入力期間と出力期間との間で値を変化しないため、回路の利得は１に下がる。下限はＶＩＮ−ＶＡ１＝ＶＴ、あるいはＶＩＮ＝ＶＴ＋ＶＡ１の時である。上限はＶＯＵＴ−ＶＡ２＝ＶＴ、あるいはＶＯＵＴ＝ＶＴ＋ＶＡ２の時である。最大の信号利得を達成するには、これらの上限と下限との間の範囲に入力信号範囲を制限するべきであるが、入力信号範囲の少なくとも一部がこれらの限界の間にある場合には、１より大きい利得が依然達成される。ただしその増幅は直線的ではない。
【００４３】
図８に示す十分に規定された動作領域は、図７に示す静電容量のステップ関数特性を反映している。実際の回路においては、図５に示すように静電容量の変動がより緩やかなものとなることが見込まれるため、これら３つの動作領域間での遷移は明確なものではない。
【００４４】
図９に示すように、Ｃ１を第二の電圧依存性キャパシタに置き換えることによって利得を増し、回路のオフセットを減らすことが可能である。この第二の電圧依存性キャパシタもまた、その静電容量が出力期間中に減少するよう構成する。これは第二の信号ＶＢによって制御する。該第二の信号ＶＢをＶＡに比べて反転させることにより、出力ノードへの２つの信号の結合が相殺される傾向にある。Ｃ１の電圧依存性静電容量がＣ２のものと同じ形であると仮定すれば、出力期間中にＣ１の値を確実に減少させるには、Ｃ１の接続をＣ２の接続に対して反対にしなければならない。回路の動作にともなう波形を図１０に示す。
【００４５】
入力段階中にＶＢは高レベルＶＢ１にあり、ＶＡは低レベルＶＡ１にある。出力段階中にＶＢは低レベルＶＢ２に切り替わり、ＶＡは高レベルＶＡ２に切り替わる。その結果、両Ｃ１及びＣ２の静電容量は減少する。ＶＢ１＝ＶＡ２と設定し、さらにＶＡ１＝ＶＢ２と設定すると便宜的である。図１０では電圧ＶＡ及びＶＢが同時に切り替わるものとして示しているが、これらの電圧が別の時に切り替わっても、ひとたび両電圧がそれぞれの最終値に達すると、なお信号の増幅は発生する。
【００４６】
スイッチを通じて入力電圧源まで電荷が逆流するのを防ぐため、理想的ケースにおいては、ＶＡとＶＢとが変化を始める前か変化を始める時にＳＩＮを開放するべきである。
【００４７】
回路の利得は上記と同じ要領で計算できる。
【００４８】
【数５】
2007502068.tif 000007
【００４９】
例えば、Ｃ１ｍａｘ＝Ｃ２ｍａｘ＝０．１ｐＦ、Ｃ１ｍｉｎ＝Ｃ２ｍｉｎ＝０．０２ｐＦであれば、利得＝５である。
【００５０】
ＶＡ１＝ＶＢ２＝０Ｖ、ＶＡ２＝ＶＢ１＝５Ｖ、及びＶＴ＝２Ｖとするケースについて、ＶＯＵＴがＶＩＮの関数として変化する様子を図１１に示す。この回路の動作は５つの領域によって特徴づけられる。一定の入力電圧範囲では回路の小さい信号利得は計算値５に等しいが、入力電圧が一定の値より小さくなるか、あるいは第二の値より大きくなる場合の利得は３に下がる。入力電圧がさらなる上限より上になった場合とさらなる下限より下になった場合には、利得は１に減少する。ここでも回路の利得が値を変化させる地点は、入力及び出力期間中に電圧依存性キャパシタにかかる電圧に関係する。２つの地点は、各々のキャパシタが、キャパシタにかかる初期電圧がＶＴ（ＶＩＮ＝ＶＴ＋ＶＡ１及びＶＩＮ＝ＶＢ１−ＶＴ）に等しく、キャパシタにかかる最終電圧がＶＴ（ＶＯＵＴ＝ＶＴ＋ＶＡ２及びＶＯＵＴ＝ＶＢ２−ＶＴ）に等しい状況に対応することに関連する。一定の入力電圧レベルで利得が減少する理由は前と同じく、入力期間と出力期間との間で電圧依存性キャパシタの一方または両方の静電容量が変化しないためである。最大の利得を達成するには、入力期間と出力期間との間で両電圧依存性キャパシタの静電容量が減少しなければならない。
【００５１】
回路のオフセット電圧は、Ｃ１及びＣ２の相対的値と信号ＶＡ及びＶＢの電圧レベルとに依存する。所与の回路状況にとって相応しい値にオフセット電圧を調整するには、これらのパラメータの値を変えることが望ましい。
【００５２】
上述したとおり、回路は１つの可能性として、アレイ装置のピクセルへの統合のために使用することができる。多結晶ＭＯＳトランジスタを使用する、図９の増幅回路の１つの可能な実施を図１２に示す。
【００５３】
この回路は、ｐ型とｎ型の多結晶シリコン薄膜トランジスタの組み合わせを用いて形成する。入力期間中に出力ノードに入力電圧を印加するために用いるスイッチは、トランジスタＴ１及びＴ２によって形成されたＣＭＯＳ伝送ゲートである。これらのトランジスタのゲートは、相補型クロック信号ＣＬＫ及びＮＣＬＫで駆動される。ＣＭＯＳ伝達ゲートを示しているが、スイッチの形成にはｐ型またはｎ型のトランジスタのみを用いてもよい。出力ノードに接続する電圧依存性キャパシタは、２つのトランジスタＴ３及びＴ４を用いて形成する。各トランジスタのソース及びドレイン接続はともに接続しているものとして示しているが、原則的には、第二の端子は接続しないまま、各トランジスタの一端のみを接続すれば十分であろう。相補型トランジスタを使用しているが、ゲートとソース及びドレインの少なくとも一方への接続が、入力期間と出力期間との間で所望の静電容量減少を提供するよう適切に配置されれば、シングルトランジスタタイプも使用できよう。この回路例で、Ｔ３及びＴ４のゲートは２つのスイッチ制御信号ＣＬＫ及びＮＣＬＫに接続する。
【００５４】
信号ＣＬＫがハイでＮＣＬＫがロウの時にはＴ１及びＴ２の形成する伝達ゲートがオンに切り替わり、Ｔ３及びＴ４の形成するキャパシタへ入力電圧が移される。信号ＣＬＫと入力電圧との間の電圧差がｎ型トランジスタのしきい値電圧より大きい正の値を有する場合、Ｔ３は比較的大きい静電容量を有することとなる。同様に、信号ＮＣＬＫと入力電圧との間の電圧差がｐ型トランジスタのしきい値電圧より大きい負の値を有する場合、Ｔ４は比較的大きい静電容量を有することとなる。ＣＬＫとＮＣＬＫのレベルが切り替わり、ＣＬＫが低、ＮＣＬＫが高となると、伝達ゲートはオフに切り替わり、出力ノードは入力電圧から隔絶される。同時に、ＣＬＫとＮＣＬＫの電圧レベルが変化することで、キャパシタＴ３及びＴ４にかかる電圧が変化する。入力電圧が適切な範囲内にある時には、キャパシタにかかる電圧はトランジスタのしきい値電圧より下になるため、抽出される入力信号を増幅しながらその静電容量は減少する。
【００５５】
この回路のシミュレーション結果を図１３に示す。この図は、ＣＬＫとＮＣＬＫとが電圧０Ｖと１０Ｖの間で切り替わるケースについて、出力電圧と利得が入力電圧にともなっていかに変化するかを示している。ＴＦＴのしきい値電圧は、ｎ型であれば約３Ｖ、ｐ型であれば−３Ｖである。Ｔ１とＴ２の幅は５μｍ、他方Ｔ３とＴ４の幅は４０μｍである。長さはどのＴＦＴでも５μｍである。
【００５６】
図１２において、ＴＦＴキャパシタは、入力スイッチトランジスタを制御するものと同じ信号で駆動される。別個の制御信号を使用して、例えばＴＦＴ入力スイッチの切り替えに対してＴＦＴキャパシタにおける信号の切り替えを遅らせることができる。切り替え信号のスルーレートを補正するには、このことが望ましいであろう。
【００５７】
図９の回路では、入力信号は入力スイッチを通じて両方のキャパシタの一端子に与えられる。キャパシタ構造に信号電圧を印加するには数通りの方法がある。例えば、２つの電圧依存性キャパシタに対して共通のノードに入力電圧を印加することに加えて、代替的にこれを制御電圧ＶＡが接続されるノードに、または制御電圧ＶＢが接続されるノードに、またはこれらのノードの両方に、印加することができる。重要なことは、入力期間中に電圧依存性キャパシタの内少なくとも１つ（そして好ましくは全て）にかかる電圧に入力電圧が作用しなければいけないということである。
【００５８】
図１４は図９と同じキャパシタ構造を示す図であるが、入力期間中に両方の電圧依存性キャパシタの反対の端子に入力電圧を印加させる追加のスイッチを含んでいる。実際には、図１４の追加のスイッチはＶＡとＶＢとを生成する回路内にすでに存在するため、実際に図１４の回路が必要な回路構成全体を著しく複雑化することはない。同時に、２つのキャパシタに共通のノードは基準電位ＶＲに帯電される。
【００５９】
よってこの回路は、基準電圧ＶＲを共通キャパシタ端子に結合する第一の入力スイッチＳ１を有する。第二及び第三のスイッチＳ２及びＳ３は、各キャパシタの反対の端子に入力電圧を結合する。第三及び第四のスイッチＳ４及びＳ５は、制御電圧ＶＡ及びＶＢをそれぞれのキャパシタに結合する。
【００６０】
以下の分析では、図１５に示す形態の印加電圧特性に対し理想化された静電容量を有する空乏ｎ型ＭＯＳ装置から電圧依存性キャパシタが形成されると仮定する。
【００６１】
空乏ＭＯＳキャパシタのしきい値電圧は負である。キャパシタにかかる電圧がこのしきい値電圧より負である時にはキャパシタは低い静電容量値を有し、キャパシタにかかる電圧がしきい値電圧より正である時にはキャパシタはより高い静電容量値を有する。
【００６２】
入力期間中にスイッチＳ１、Ｓ２、及びＳ３が閉じる一方、Ｓ４とＳ５は開放する。よって、基準電圧は各キャパシタの一方の側に蓄積され、入力電圧は各キャパシタの他方の側に蓄積される。基準電圧ＶＲの値は、入力期間中に２つの電圧依存性キャパシタの静電容量値がより高くなるように選択する。帯電が完了する時にＳ１、Ｓ２、及びＳ３は開放し、その後出力期間中にはＳ４及びＳ５が閉じる。よって、２つのキャパシタの他方の側には制御電圧が印加される。
【００６３】
ＶＡとＶＢのレベルは、出力期間中に電圧依存性キャパシタにかかる電圧がしきい値電圧より負になり、したがってこれらのキャパシタの静電容量値がより低い値に下がるように選択する。図１６に、異なる電圧の相対的レベルを波形により示す。
【００６４】
図１７は、電圧依存性キャパシタのより高い静電容量値を０．１ｐＦとし、より低い静電容量値を０．０２ｐＦとし、ＶＡ＝５Ｖ、ＶＢ＝０Ｖ、ＶＲ＝２．５Ｖ、及びＶＴ＝−１Ｖとするケースについて、回路の出力電圧が入力電圧に伴っていかに変化するかを示す。図９の回路のケースと同じく最大利得の大きさは５であるが、この変更された回路における利得は負であり、さらに回路は反転増幅器として挙動する。この反転が生じるのは、入力信号が与えられるノードと出力信号が取り出されるノードとがキャパシタの両側にあるかである。
【００６５】
この例は、負の利得を達成するべく本発明の回路を設計できること示しているばかりでなく、入力電圧と同じキャパシタの端子に制御電圧を印加できることをも示している。
【００６６】
図１４の回路でキャパシタの両方に入力信号を与える必要はない。信号が１つのキャパシタにのみ印加される場合には、利得は減少する。
【００６７】
この回路を使用し、基準電圧の代わりに第二の入力信号を与えることによって二信号間の差を増幅することも可能であろう。その際の出力電圧は、二入力信号間の増幅された差を表す。
【００６８】
上の例では入力信号が入力スイッチを通じてキャパシタ構造に与えられるため、入力段階にはキャパシタ構造に入力電圧が結合され、出力段階にはキャパシタ構造から入力電圧が隔絶される。
【００６９】
実際には、入力スイッチを通じてキャパシタに入力信号を与えることは必須ではない。
【００７０】
図１８は、低インピーダンスの入力電圧源が２つの電圧依存性キャパシタに直接印加される回路を示す。
【００７１】
キャパシタＣ１及びＣ２は並列で、各キャパシタの一端子は入力電圧に接続するが、ただしこの回路には入力スイッチがない。各キャパシタの他の端子は、それぞれのスイッチＳ１及びＳ２を通じて制御端子ＶＡ及びＶＢに接続する。以下で明らかとなるように、これらの他の端子が同回路の出力を形成する。２つのキャパシタ同士の間にはさらなるスイッチＳ３が設けてあり、さらにこの回路では、キャパシタに印加される電圧を変化させるのではなく、キャパシタ間の接続Ｓ３を切り替えることによって２キャパシタ間での電荷再配分を達成する。
【００７２】
キャパシタのしきい値電圧は、図９の回路と同じく＋２Ｖを仮定する。
【００７３】
入力期間中にはスイッチＳ１及びＳ２が閉じ、その結果、キャパシタＣ１及びＣ２は、入力信号電圧に依存する電圧に帯電される。ＶＡとＶＢの値は、両Ｃ１及びＣ２にかかる電圧が２Ｖのしきい値電圧より大きくすることにより、両キャパシタが最初により高い静電容量値を有するように選択する。出力期間中にはＳ１とＳ２とが開放し、Ｓ３が閉じる。Ｃ１とＣ２との間で電荷の再配分が起こり、その結果、キャパシタにかかる電圧はしきい値電圧より小さくなり、ひいては両Ｃ１及びＣ２の静電容量が減少する。出力信号は、キャパシタの入力信号が接続する側の反対側にあるＣ１及びＣ２の共通の接続から得られる。
【００７４】
前の例と同様に、この回路は負の利得を有する。この回路の動作中に存在する電圧の相対的レベルを図１９に示す。
【００７５】
図２０は、電圧依存性キャパシタのより高い静電容量値を０．１ｐＦ、より低い静電容量値を０．０２ｐＦ、ＶＡ＝１０Ｖ、ＶＢ＝−５Ｖ、及びＶＴ＝２Ｖとするケースについて、回路の出力電圧が入力電圧にともなっていかに変化するかを示すものである。この回路の最大利得は−４であり、この利得値は、入力電圧と出力電圧との差が±ＶＴ未満となる限度内で達成される。回路がこれらの限度外で動作する場合、Ｃ１の静電容量もＣ２の静電容量も出力期間中により低い値に変化することはない。
【００７６】
アクティブマトリクスアレイ装置の分野では、本発明の回路の用途が数多く見込まれる。これより、デジタルデータのレベルシフトについて第一の例を示す。
【００７７】
アクティブマトリクスＬＣディスプレイの基板上に形成された薄膜トランジスタ回路は通常、それらを制御するために使用される従来の結晶シリコンＩＣより高い電力供給電圧で動作する。制御ＩＣから低電圧のデジタル信号をより高い電圧のＴＦＴ回路に接続するため、ディスプレイ基板上に統合されたレベルシフト回路を使用する。図２１は、図１２の増幅回路に基づく１つの可能なレベルシフト回路を示す。
【００７８】
増幅器の出力転送回路は、トランジスタＴ５からＴ８によって形成されるクロック式ＣＭＯＳインバータ５０によって実行される。レベルシフト回路の出力電圧は増幅器の出力期間中にのみ有効であり、クロック式インバータへのクロック信号は、この出力期間中にインバータの出力が低インピーダンスとなるよう構成する。
【００７９】
連続したデータ出力を提供するために、図２２に示すように、レベルシフト回路の出力にラッチ回路を実装するのが望ましいかもしれない。
【００８０】
ＣＬＫとＮＣＬＫの電圧レベルが同じで（ＶＤＤとＶＳＳ）、キャパシタＴＦＴ  Ｔ３及びＴ４のしきい値電圧の大きさが等しく、さらにＴ３及びＴ４の幅と長さが等しければ、レベルシフト回路の入力切り替え電圧はＶＤＤとＶＳＳとの中間になる。入力切り替え電圧が別の値、例えばＶＳＳにより近い値を有する場合には、実際にはより便宜的であり得る。Ｔ３とＴ４の相対的な幅及び長さを変えることにより、入力切り替え電圧のバリエーションをいくつか達成できる。ただし、入力電圧がＶＳＳに至近の電圧で切り替わる必要がある場合には、トランジスタＴ４にはもはや増幅器の入力期間中にそのしきい値電圧より上でバイアスがかからなくなる可能性がある。この問題は、装置にかかる電圧が低い時に比較的高い静電容量を有する電圧依存性キャパシタをＴ４の代わりに使用することによって回避できる。これは例えば、ＮＭＯＳ空乏モードトランジスタとすることができよう。ｎ型空乏モード装置であれば、トランジスタのゲートを増幅器回路の出力ノードに接続でき、さらにソースとドレインとを信号ＮＣＬＫに接続できよう。
【００８１】
本発明の回路は、ディスプレイ領域（図２の３４）の外で電圧レベルを提供するレベルシフト回路として使用でき、例えば行電圧波形を生成するために用いることができる。本発明の回路はまた、アレイ装置の個々のピクセル内で使用できる。ある特定の用途は、ＡＭＬＣＤのピクセル内のリフレッシュ回路構成である。ＬＣＤピクセルにおけるリフレッシュ回路構成の使用は比較的に最近の動向であり、電力消費量の低減要求がそれを推進している。
【００８２】
アクティブマトリクスアレイ装置、特にアクティブマトリクスアレイディスプレイ装置は、ラップトップコンピュータ、携帯電話、電子手帳等のバッテリ電源式電子装置で幅広く利用されている。そのような装置では、電力消費量の低減が重要課題となっている。
【００８３】
アクティブマトリクスアレイ装置の電力消費の大部分は、マトリクスアレイ素子の帯電によるものである。大面積アクティブマトリクスアレイ装置または多数の行及び列導体を有するアクティブマトリクスアレイ装置では特に、導体の各々が比較的大きい静電容量を有し、さらにアクティブマトリクスアレイ装置の一アドレシングサイクルで関連するマトリクスアレイ素子の全てに相応の電荷を連続的に蓄積するために列導体静電容量の帯電と放電を何度も繰り返さなければならないため、マトリクスアレイ素子の帯電は相当量の電力を消費する。
【００８４】
それぞれのマトリクスアレイ素子に蓄積されるデータ値が変化せず、同じデータ値で周期的に上書きされる状況ではとりわけ浪費的である。例えばこれは、例えばアクティブマトリクスアレイ装置を含む電子装置が待機状態に切り替えられることから、長時間にわたって一定の出力を発生することがアクティブマトリクスアレイ装置に要求される状況で起こる。
【００８５】
このように節電を行うため、ディスプレイの各ピクセルが自己リフレッシュダイナミックメモリセルとして動作する低電力動作モードを実施できる。蓄積された電荷をフィールド期間ごとに交換する必要がなければ、電力消費量の低減を達成できる。
【００８６】
出願人が提案するピクセル構成を図２３に示す。図２３では、図１の基礎的ピクセル素子を同じ参照番号を繰り返し用いて示している。
【００８７】
各々のピクセルは、ピクセル電極（ＬＣセル１８と蓄積キャパシタ２０の共通端子）に結合されたリフレッシュ回路構成６０を有する。このリフレッシュ回路構成は第二の入力トランジスタ６２を備え、該第二の入力トランジスタ６２はそのゲートにてリフレッシュ制御ライン６４によって制御される。第二の入力トランジスタ６２と直列にさらなるトランジスタ６８が存在する。よってトランジスタ６２及び６８は列１２とピクセル電極との間で直列に接続されており、通常のピクセル回路素子１０、１４に対し異なるメカニズムにより、列からピクセル電極にかけての電圧移動を可能にする。
【００８８】
第二の蓄積キャパシタ６６はトランジスタ６８のゲート電圧を蓄積し、よってトランジスタ６８の切り替えを制御する。このキャパシタはインピクセルメモリ素子として作用し、さらなるトランジスタ７０によってピクセル電極電圧をこのキャパシタ６６に蓄積できる。こうすれば、キャパシタ６６を私用してピクセル電極電圧を抽出でき、さらに（トランジスタ６８の切り替えを制御することにより）列１２からピクセル電極にかけての電圧印加の制御にキャパシタ電圧を使用することもできる。センス制御ライン７２はトランジスタ７０のゲート電圧を制御する。
【００８９】
この回路の動作は以下の説明からより詳しく明らかとなるであろう。
【００９０】
低電力モードが始まる前に、まずは従来の方法でピクセルにデータが書き込まれる。ただし、データ電圧は通常ならば２つの値のうち１つのみを、例えば０Ｖまたは５Ｖのいずれかを取るであろう。このようにして低電力モードは、グレースケール情報を喪失した画像を提供する。
【００９１】
ディスプレイの電力消費量を最小限に抑えるには、ピクセルへのデータ移動を一定の期間にわたって保留することが望ましく、そうすれば頻繁に生じるリフレッシュサイクルのたびにピクセル回路の静電容量間での電荷移動が回避される。ただし、ピクセル静電容量に与えられる電荷は時間が経つにつれ、薄膜トランジスタ又は液晶を通じて漏れ出すであろう。これを回避するにはデータを定期的に（ただし通常のリフレッシュ速度より低い頻度で）リフレッシュする必要があり、それはディスプレイの各ピクセルに内蔵されたピクセルリフレッシュ回路構成６０を用いて達成する。
【００９２】
電力消費量を減らすためにリフレッシュ頻度をより少なくすることもできるが、たとえリフレッシュ頻度が通常のアドレシング頻度と同じであっても、いくつかのピクセル行を同時にリフレッシュできるため、節電は依然可能である。この場合には、ディスプレイの列と共通電極に電圧波形が現れる頻度が減るため、電力消費量が減少する。
【００９３】
典型的なリフレッシュ動作は以下のとおりに進行する。まずは以前に印加されたデータ電圧（上記の例の０Ｖまたは５Ｖ）を第二のキャパシタ６６に一時的に蓄積する。これは、センス制御ライン７２を高電圧レベルに至らせ、トランジスタ７０をオンにすることによって達成する。３つのキャパシタ１８、２０、及び６６の間で電荷共有が起こる。ピクセル静電容量（１８と２０）はキャパシタ６６の静電容量より大幅に大きいため、キャパシタ６６にかかる結局の電圧はデータ電圧レベルに概ね等しくなる。この間、列導体１２には０Ｖが印加される。次にトランジスタ７０がオフに切り替わり、キャパシタ６６でデータが一時的に蓄積される。
【００９４】
次にピクセル静電容量を高データ電圧レベル５Ｖに帯電するが、それにはこの電圧を列導体１２に印加し、トランジスタ１４を暫時オンに切り替える。
【００９５】
回路は、列導体１２の電圧を低データ電圧レベルにすると共に、リフレッシュライン６４を高電圧レベルにして、トランジスタ６２をオンに切り替えることにより、キャパシタ６６に蓄積されたデータを反転させ、これをピクセル静電容量に戻すように動作する。
【００９６】
キャパシタ６６に蓄積されたデータ電圧が低く０Ｖに近ければ、トランジスタ６８はオフに切り替わり、ピクセルは、６６に蓄積されたデータの反対にあたる高データレベルにとどまる。キャパシタ６６に蓄積されたデータ電圧が高く５Ｖに近ければ、トランジスタ６８はオンに切り替わり、ピクセル静電容量は、キャパシタ６６に蓄積されたデータの反対にあたる、列導体１２の低データ電圧レベルまで放電される。
【００９７】
この回路の動作は共通電極駆動方式に基づくものであるため、共通電極２２は、ＬＣに与えられる駆動の極性に応じて約０Ｖと約５Ｖとの間で切り替わる。駆動極性に応じて、ピクセルに０Ｖと５Ｖの電圧を印加することにより、明出力または暗出力が提供される。
【００９８】
よって共通電極が約５Ｖであれば（ＬＣに対する負駆動）、０Ｖのピクセル電圧は暗ピクセルに対応し（ＬＣにおける高ｒｍｓ電圧）、５Ｖのピクセル電圧は明ピクセルに対応する（ＬＣにおける低ｒｍｓ電圧）。共通電極が約０Ｖであれば（ＬＣに対する正駆動）、５Ｖのピクセル電圧は暗ピクセルに対応し、０Ｖのピクセル電圧は明ピクセルに対応する。
【００９９】
共通電極における電圧切り替えタイミングは、リフレッシュ回路の動作にとって重要である。リフレッシュ動作の開始時に、キャパシタ６６へのピクセル電圧が抽出されると、共通電極の電圧は、ピクセルが最後にアドレスされた時、又はリフレッシュされた時と同じでなければならない。サンプルが抽出された後で、ピクセルが５Ｖまで帯電される前かその最中には、共通電極の電圧を別のレベルに切り替えなければならない。
【０１００】
ピクセル回路の動作にとっては、トランジスタ６８のゲートにおけるデータ高電圧レベルとデータ低電圧レベルとの差が、装置を伝導状態と非伝導状態とで切り替えるにあたって十分であることが重要である。トランジスタ６８のしきい値電圧がゲートにおけるデータ電圧範囲に比べて大きすぎると、リフレッシュ動作は正常に進行しなくなる。ピクセル静電容量から６６へとデータ電圧が移される時に電荷共有が起こり、これによりデータ信号の振幅を減じることができる。
【０１０１】
この信号振幅の減少が大きすぎると、信号はトランジスタ６８を切り替えるにあたって不十分なものとなる可能性があり、さらにリフレッシュ動作も機能しないおそれがある。
【０１０２】
したがって、トランジスタ６８のゲートに存在するデータ信号の振幅をある程度増幅すれば、静電容量とＴＦＴ特性の変動に対する回路の強固さが増し、有利である。図２３に示すキャパシタ６６を図２４に示す２つの電圧依存性キャパシタに置き換えることにより、上述した増幅技術を、このピクセル回路に容易に応用できる。
【０１０３】
図示のとおり、これらはセンス制御ライン７２とリフレッシュライン６４との間にある。よってこれら２つのラインは、例えば図９に示すように、電圧源ＶＡ及びＶＢとして機能する。上記したように、リフレッシュ動作中にはこれらのラインの電圧が変化し、これらの変化を使用して、出力すなわちトランジスタ６８のゲートにおいて、所望の増幅を提供することができる。
【０１０４】
キャパシタは様々な方法で形成できるが、簡便な方法としては、ゲート金属、ゲート絶縁体、そして非ドープ又は低ドープの半導体層を使用する。例えば、ピクセル回路に用いるＴＦＴがｎ型多結晶シリコン装置であれば、図２５に示すようにソース及びドレイン端子がともに接続されたｎ型ＴＦＴを用いてキャパシタを形成すると便宜的であり得る。
【０１０５】
典型的な回路動作頻度でのｎ型ＴＦＴの静電容量は、ソース及びドレイン端子に対するゲート端子の電圧がトランジスタのしきい値電圧に満たない時に低い値を有し、ゲート電圧がしきい値電圧より大きい時にはより高い値を有する。図２５のトランジスタ８０及び８２は、ピクセル静電容量からデータ電圧が移される時、すなわち感知期間に、より高い静電容量を有し、データが反転形態でピクセル静電容量に戻される時、すなわちリフレッシュ期間に、より低い静電容量を有するように接続される。
【０１０６】
トランジスタ８０及び８２の静電容量におけるこのような変化は、センス制御信号とリフレッシュ制御信号によってトランジスタにかかる電圧が変化することによって生じる。感知期間中、センス制御信号は高レベル、例えば１０Ｖであり、リフレッシュ制御信号は低レベル、例えば−７Ｖである。ピクセルデータ電圧レベルは０Ｖと５Ｖに近いため、この期間中に両トランジスタ８０及び８２を確実にそれぞれの高静電容量状態にするには、センス電極とリフレッシュ電極における電圧で十分である。
【０１０７】
リフレッシュ期間中、センス電極は低電圧−７Ｖにあり、リフレッシュ電極は高レベル１０Ｖにある。これによりトランジスタ８０及び８２にかかる電圧は、それぞれの静電容量が減少する地点より下になるため、トランジスタ６８のゲートに接続された回路のノードにおいてデータ信号の増幅が発生する。特定のピクセル回路の例について、回路シミュレーションによりこの増幅を調査した。固定値を有する２つのキャパシタからキャパシタ６６を形成する場合、リフレッシュ期間終了時のトランジスタ６８のゲートにおけるデータ電圧レベルは、２．８７Ｖと−０．２８Ｖであった。キャパシタ６６が２つの電圧依存性キャパシタによって形成される図２４及び２５に示す回路の場合、対応するデータ電圧レベルは５．８８Ｖと−０．５７Ｖである。これは、トランジスタ６８を制御するデータ信号の振幅が係数２の増加となった。
【０１０８】
これによってもたらされる利点は数々の観点から捕らえることができる。それはピクセル回路がトランジスタ特性のばらつきにも、ピクセル回路に関連する静電容量のばらつきにも、耐性があることを示し、あるいはピクセルに供給されるデータ電圧の振幅を減じる機会を提供することにより、データ電圧が増幅に先駆けてトランジスタ６８を切り替えるのに十分なものである必要がないため、動作電力をさらに低減させることができる。
【０１０９】
上記で説明した技術は、メモリデバイスを含む数々の回路機能に、特にダイナミックメモリセル、感知及び撮像装置の読み取りまたはリフレッシュ、ピクセルからの信号の読み取り、レベルシフト回路、低レベルのアナログまたはデジタル信号の増幅等に、応用できよう。
【０１１０】
これまで増幅応答の異なる様々な回路を説明してきた。各々のケースで、回路はその利得が一定となる入力電圧範囲を有する。よって回路は少なくとも０．５Ｖの、そして好ましくは少なくとも１Ｖの入力電圧範囲を有し、その範囲にわたって線形の利得を提供する。ただし回路は、より広い入力電圧範囲でも動作可能である。
【０１１１】
ここまで本発明の増幅回路の具体的用途をいくつか説明してきたが、本発明は、それら以外のさらなる用途においても本発明の回路が使用されることを意図していることを理解されたい。
【図面の簡単な説明】
【０１１２】
【図１】アクティブマトリクスＬＣディスプレイの従来のピクセルレイアウトを示す図。
【図２】完全なＬＣディスプレイを示す図。
【図３】本発明の増幅器回路を概略的に示す図。
【図４】図３の回路の一実施を示す図。
【図５】図３の回路に用いる電圧依存性キャパシタの特性を示す図。
【図６】図３の回路を制御する制御電圧を示す図。
【図７】回路応答をモデル化するために用いる簡略化されたキャパシタ特性モデルを示す図。
【図８】電圧依存性キャパシタについて図７のモデルに基づき図３の回路の応答を示す図。
【図９】図３の回路の第二の実施を示す図。
【図１０】図９の回路を制御する制御電圧を示す図。
【図１１】電圧依存性キャパシタについて図７のモデルに基づいた図９の回路の応答を示す図。
【図１２】図９の回路の回路実施を示す図。
【図１３】図１２の回路の応答を示す図。
【図１４】本発明の回路の別の例を示す図。
【図１５】図１４の回路に用いる電圧依存性キャパシタの特性を示す図。
【図１６】図１４の回路を制御する制御電圧を示す図。
【図１７】図１４の回路の応答を示す図。
【図１８】本発明の回路の別の例を示す図。
【図１９】図１８の回路を制御する制御電圧を示す図。
【図２０】図１８の回路の応答を示す図。
【図２１】出力バッファを有する図１２の回路を示す図。
【図２２】出力ラッチを有する図１２の回路を示す図。
【図２３】ピクセルリフレッシュ回路を有する提案ＬＣＤピクセルレイアウトを示す図。
【図２４】本発明の増幅器機構を使用するべく図２３の回路をいかに変更できるかを概略的に示す図。
【図２５】図２４の回路の一実施を示す図。
【図１】
2007502068.tif 000008
【図２】
2007502068.tif 000009
【図３】
2007502068.tif 000010
【図４】
2007502068.tif 000011
【図５】
2007502068.tif 000012
【図６】
2007502068.tif 000013
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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