(57)【要約】【課題】  デバイス内の酸化に起因する圧縮応力を防止するために界面に覆い被さる浅いトレンチ分離領域（ＳＴＩ）を有する相補型金属酸化物半導体（ＣＭＯＳ）デバイスを提供すること。【解決手段】  この半導体デバイス及び製造方法は、電流の流れの方向に平行な方向及び電流の流れに対し横方向に、Ｓｉ−ＳｉＯ２界面に覆い被さる張出し部を備えた浅いトレンチ分離領域を有するｎ型チャネル電界効果トランジスタ（ｎ型ＦＥＴ）を提供する。また、このデバイス及び方法は、電流の流れに対し横方向に、Ｓｉ−ＳｉＯ２界面に覆い被さる張出し部を備えた浅いトレンチ分離領域を有するｐ型チャネル電界効果トランジスタ（ｐ型ＦＥＴ）を提供する。しかしながら、ｐ型ＦＥＴの浅いトレンチ分離領域は、電流の流れの方向に平行な方向には張出し部を備えない。【選択図】      図６【特許請求の範囲】
【請求項１】
基板上に形成された半導体構造体であって、前記基板の所定部分における酸化起因応力を防止するように選択的に構成された少なくとも１つの張出し部を備えた浅いトレンチ分離領域を有する半導体構造体。
【請求項２】
電流の流れの方向をもったソース及びドレインを有するデバイスを更に含み、
前記少なくとも１つの張出し部の１つが、電流の流れの方向に平行な方向の酸化起因応力を防止するように選択的に構成された、
請求項１に記載の半導体構造体。
【請求項３】
電流の流れの方向をもったソース及びドレインを有するデバイスを更に含み、
前記少なくとも１つの張出し部の１つが、電流の流れの方向に対し横方向の酸化起因応力を防止するように選択的に構成された、
請求項１に記載の半導体構造体。
【請求項４】
前記基板の所定部分が、浅いトレンチ分離領域に隣接するＳｉ−ＳｉＯ２界面であり、
前記少なくとも１つの張出し部が、Ｓｉ−ＳｉＯ２界面を越えて延びて、Ｓｉ−ＳｉＯ２界面における又はその近傍における酸化を防止する、
請求項１記載の半導体構造体。
【請求項５】
電流の流れの方向をもったソース及びドレインを有する第１デバイスと、
電流の流れの方向をもったソース及びドレインを有する第２デバイスと、
を更に含み、前記浅いトレンチ分離領域が、
前記第１デバイスの電流の流れの方向に平行な方向の酸化起因応力を防止するように構成された少なくとも１つの張出し部を備えた、前記第１デバイスの第１の浅いトレンチ分離側部と、
前記第１デバイスの電流の流れの方向に対し横方向の酸化起因応力を防止するように構成された少なくとも１つの張出し部を備えた、前記第１デバイスの第２の浅いトレンチ分離側部と、
前記第１デバイスの電流の流れの方向に対し横方向の酸化起因応力を防止するように構成された少なくとも１つの張出し部を備えた、前記第２デバイスの第３の浅いトレンチ分離側部と、
を含む、請求項１に記載の半導体構造体。
【請求項６】
前記浅いトレンチ分離領域が、前記第２デバイスの第４の浅いトレンチ分離側部を更に含み、前記第４の浅いトレンチ分離側部は張出し部を備えない、請求項５に記載の半導体構造体。
【請求項７】
基板上に形成された半導体構造体であって、
ソース、ドレイン、ゲート及び前記ソースから前記ドレインへの電流の流れの方向を有するｎ型チャネル電界効果トランジスタと、
前記ｎ型チャネル電界効果トランジスタの第１の浅いトレンチ分離領域と、
を含み、
前記第１の浅いトレンチ分離領域は、第１の浅いトレンチ分離側部を有し、該第１の浅いトレンチ分離側部は、前記ｎ型チャネル電界効果トランジスタの電流の流れの方向に平行な方向の酸化起因応力を防止するように構成された少なくとも１つの張出し部を備える、半導体構造体。
【請求項８】
前記ｎ型チャネル電界効果トランジスタの第１の浅いトレンチ分離領域が、
前記第１の浅いトレンチ分離側部に対して横向きであり、前記ｎ型チャネル電界効果トランジスタの電流の流れの方向に対し横方向の酸化起因応力を防止するように構成された少なくとも１つの張出し部を備えた第２の浅いトレンチ分離側部を更に有する、請求項７に記載の半導体構造体。
【請求項９】
ソース、ドレイン、ゲート及び前記ソースから前記ドレインへの電流の流れの方向を有するｐ型チャネル電界効果トランジスタと、
張出し部を備えない第３の浅いトレンチ分離側部を有するｐ型チャネル電界効果トランジスタの第２の浅いトレンチ分離領域と、
をさらに含み、
前記ｐ型チャネル電界効果トランジスタの第２の浅いトレンチ分離領域が、第４の浅いトレンチ分離側部をさらに有し、前記第４の浅いトレンチ分離側部が、前記第３の浅いトレンチ分離側部に対して横向きであり、前記ｐ型チャネル電界効果トランジスタの電流の流れの方向に対し横方向の酸化起因応力を防止するように構成された少なくとも１つの張出し部を備えた、請求項８に記載の半導体構造体。
【請求項１０】
電流の流れの方向に対し横方向の酸化起因応力を防止するように構成された前記張出し部が、正孔移動度の低下を防止するものである、請求項９に記載の半導体構造体。
【請求項１１】
前記ｎ型チャネル電界効果トランジスタの前記ゲートから前記ｎ型チャネル電界効果トランジスタの前記第１の浅いトレンチ分離領域の前記第１の浅いトレンチ分離側部までの距離は、前記第１の浅いトレンチ分離領域に隣接する酸化起因応力が前記ｎ型チャネル電界効果トランジスタの性能に影響を与えうる距離よりも小さいか又は該距離に等しく、
前記ｎ型チャネル電界効果トランジスタの前記ゲートから前記ｎ型チャネル電界効果トランジスタの前記第１の浅いトレンチ分離領域の前記第２の浅いトレンチ分離側部までの距離は、前記第２の浅いトレンチ分離領域に隣接する酸化起因応力が前記ｎ型チャネル電界効果トランジスタの性能に影響を与えうる距離よりも小さいか又は該距離に等しい、
請求項９に記載の半導体構造体。
【請求項１２】
前記張出し部がＴ字形の構造体を含む、請求項１に記載の半導体構造体。
【請求項１３】
前記基板の所定部分が、前記浅いトレンチ分離領域に隣接したＳｉ−ＳｉＯ２界面である、請求項１２に記載の半導体構造体。
【請求項１４】
前記張出し部が、約０．０１ミクロンないし０．５ミクロンだけＳｉ−ＳｉＯ２界面を越えて延びる水平部分を含む、請求項１３に記載の半導体構造体。
【請求項１５】
前記ｐ型チャネル電界効果トランジスタの前記ゲートから前記ｐ型チャネル電界効果トランジスタの前記第２の浅いトレンチ分離領域の前記第４の浅いトレンチ分離側部までの距離が、前記第４の浅いトレンチ分離側部に隣接する酸化起因応力が前記ｐ型チャネル電界効果トランジスタの性能に影響を与えうる距離よりも小さいか又は該距離に等しい、請求項９に記載の半導体構造体。
【請求項１６】
前記ｐ型チャネル電界効果トランジスタの前記ゲートから前記第４の浅いトレンチ分離側部までの距離が、約５．０ミクロンよりも小さいか又はそれに等しい、請求項１５に記載の半導体構造体。
【請求項１７】
前記ｎ型チャネル電界効果トランジスタの前記ゲートから前記第１の浅いトレンチ分離側部までの距離が、約５．０ミクロンよりも小さいか又はそれに等しい、請求項１１に記載の半導体構造体。
【請求項１８】
前記ｎ型チャネル電界効果トランジスタの前記ゲートから前記第２の浅いトレンチ分離側部までの距離が、約５．０ミクロンよりも小さいか又はそれに等しい、請求項１２に記載の半導体構造体。
【請求項１９】
半導体構造体を形成する方法であって、
シリコン層、前記シリコン層の上の二酸化ケイ素層、前記二酸化ケイ素層の上の窒化ケイ素層で構成された構造体を形成するステップと、
第１の所定方向の酸化起因応力を防止するように構成された少なくとも１つの張出し部を備えた第１の浅いトレンチ分離側部と、前記第１の浅いトレンチ分離側部に対し横向きであって張出し部を備えない第２の浅いトレンチ分離面とを有する浅いトレンチ分離領域を前記構造体に形成するステップと、
を含む方法。
【請求項２０】
前記浅いトレンチ分離領域を形成するステップが、
前記窒化ケイ素層、前記二酸化ケイ素層及び前記シリコン層の一部分をエッチングしてトレンチを形成するステップと、
前記トレンチの窒化ケイ素層の側壁部分をエッチングして、前記第１の浅いトレンチ分離側部の前記トレンチに対して窒化ケイ素層のくぼみを形成するステップと、
前記トレンチ及び前記くぼみに二酸化ケイ素を堆積して、張出し部を備えた第１の浅いトレンチ分離側部を有する浅いトレンチ分離領域を形成するステップと、
を含む、請求項１９に記載の方法。
【請求項２１】
ソース、ドレイン、ゲート及び前記ソースから前記ドレインへの電流の流れの方向を有する電界効果トランジスタを形成するステップを更に含む、請求項２０に記載の方法。
【請求項２２】
前記電界効果トランジスタの前記ゲートから前記第１の浅いトレンチ分離側部までの距離は、前記第１の浅いトレンチ分離側部に隣接する酸化起因応力が前記電界効果トランジスタの性能に影響を与えうる距離よりも小さいか又は該距離に等しい、請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、半導体デバイス及び製造方法に関し、より具体的には、デバイス内の酸化に起因する圧縮応力を防止するために界面に覆い被さる浅いトレンチ分離領域（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎｓ，ＳＴＩ）を有する相補型金属酸化物半導体（ＣＭＯＳ）デバイスに関する。
【背景技術】
【０００２】
ＣＭＯＳデバイスは、種々のプロセス技術を用いて製造することができる。１つの方法は、緩和シリコンゲルマニウム（ＳｉＧｅ）層の上に歪みシリコン（Ｓｉ）層を製造することを伴う。ゲルマニウム（Ｇｅ）濃度が増加すると、Ｓｉ格子の歪みが増加する。こういった歪みが性能（例えば電子移動度及び正孔移動度）に影響を与えるので、このことは重要である。ｎ型チャネル電界効果トランジスタ（ｎ型ＦＥＴ）では、歪みが電子移動度を向上させることができる一方、ｐ型チャネル電界効果トランジスタ（ｐ型ＦＥＴ）では、性能の向上（すなわち正孔移動度の増進）がより大きな課題をもたらす。ｐ型ＦＥＴの正孔移動度は、引っ張り歪みが少ないところでは当初わずかな低下を示すが、歪みが高くなるにつれて直線的に増加する。
【０００３】
電流の流れに対して縦方向にかかる圧縮応力は、正孔移動度をかなり増加させるが、電子移動度は低下させる可能性がある。個別の構成要素を分離して干渉を防止するためにＣＭＯＳの製造で一般に用いられる浅いトレンチ分離（ＳＴＩ）プロセスは、酸化による体積膨張によって応力を引き起こしやすい。この応力は、ｎ型ＦＥＴの電子移動度を不利に減少させるといったように、性能に大きな影響を及ぼす可能性がある。
【０００４】
特に、ＳＴＩの垂直部分に隣接して位置するＳｉは、酸化に起因する応力の影響を受けやすい。ゲートの酸化又はゲート・スタックの再酸化の間に、Ｓｉが酸化されることがある。酸化された部分は、多数のゲート酸化を用いることによってかなり増加した厚みを呈することがあり、それは高性能の論理回路の製造ではよくあることである。増加した厚みは、シリコン活性領域において応力を引き起こし、ｎ型ＦＥＴの電子移動度を不利に減少させるといったように、性能に影響を及ぼす可能性がある。
【０００５】
応力の発生源がトランジスタのゲートに近いと、こういった酸化に起因する圧縮応力が性能に与える影響は大きくなる。最新のＣＭＯＳチップは、共通のシリコン基板に並んだ何百万もの能動素子を有する。より多くの能動素子を小型化して１つの基板に組み入れようとする取り組みが続くにつれて、こうした応力の発生源が、性能に明らかな影響を及ぼすのに十分なほど近くなってきている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記に記載した１つ又は複数の問題を克服することに向けられる。
【課題を解決するための手段】
【０００７】
本発明の第１の態様では、半導体構造体が基板に形成され、該構造体は、基板の所定部分における酸化に起因する応力を防止するように選択的に構成された少なくとも１つの張出し部（ｏｖｅｒｈａｎｇ）を備えた少なくとも１つの浅いトレンチ分離領域を有する。
【０００８】
本発明の別の態様では、半導体構造体が基板に形成される。この構造体は、ソース、ドレイン、ゲート及びソースからドレインへの電流の流れの方向を有する第１電界効果トランジスタを含む。また、この構造体は、第１電界効果トランジスタのための第１の浅いトレンチ分離領域を含む。第１の浅いトレンチ分離領域は、第１電界効果トランジスタの電流の流れの方向に平行な方向に酸化に起因する応力を防止するように構成された少なくとも１つの張出し部を有する。
【０００９】
本発明の更なる態様では、半導体構造体を形成するプロセスが提供される。このプロセスは、第１の浅いトレンチ分離領域を形成することを伴う。浅いトレンチ分離領域は、第１の所定方向に酸化に起因する応力を防止するように構成された少なくとも１つの張出し部を有する。このプロセスでは、構造体は、シリコン層、シリコン層の上の二酸化ケイ素層、及び二酸化ケイ素層の上の窒化ケイ素層を含むように形成される。窒化ケイ素層、二酸化ケイ素層及びシリコン基板の一部分が、トレンチを形成するためにエッチングされる。トレンチの窒化ケイ素層の側壁部分が、トレンチに対して窒化ケイ素層のくぼみを形成するようにエッチングされる。トレンチに浅いトレンチ分離領域が形成され、浅いトレンチ分離領域は、或る実施形態においては張出し部を備える。
【発明を実施するための最良の形態】
【００１０】
本発明は、ｐ型ＦＥＴデバイスのいくつか又は全部の縦方向の構成要素において、窒化ケイ素（Ｓｉ３Ｎ４）の後退プロセスを、Ｓｉ３Ｎ４の後退が起こるのを防止するために用いられるマスクと組み合わせて用いる。その結果生じた半導体構造体は、ｎ型ＦＥＴデバイスの電流の流れの方向に対し横方向に存在する突出構造体（ここでは張出し部、ＳｉＯ２張出し部及びＳＴＩ張出し部と称される）を備える。圧縮応力により性能を増進するために、二酸化ケイ素（ＳｉＯ２）張出し部は、ｐ型ＦＥＴデバイスの電流の流れの方向に平行な方向には存在しない。
【００１１】
しかしながら、構造体は、ｐ型ＦＥＴデバイスの電流の流れの方向に対し横方向にＳｉＯ２張出し部を備え、圧縮応力が性能を低下させるのを回避する。突出構造体は、下にあるＳｉへの接近を遮ることにより酸化を防止する。張出し部を備えないと、特にゲートの酸化及び再酸化プロセス・ステップの間に、浅いトレンチ分離領域に隣接するＳｉ−ＳｉＯ２の垂直方向の界面において、Ｓｉは酸化及びその結果として起こる体積膨張の影響を受けやすい。結果として生じた半導体構造体は、ｎ型ＦＥＴの性能の低下がわずかであるか又は全くないように、ｐ型ＦＥＴの性能を向上させることができると考えられる。更に、走査電子顕微鏡（ＳＥＭ）等の標準的な障害分析技術を用いて、突出構造体を検出可能である。
【００１２】
図１を参照すると、シリコン基板１１０、二酸化ケイ素（ＳｉＯ２）層パッド１２０及び窒化ケイ素（Ｓｉ３Ｎ４）層パッド１３０が提供される。一例として、シリコン基板は、シリコンウェハ、シリコンウェハに形成されたエピタキシャル層、又はシリコン・オン・インシュレータ（ＳＯＩ）基板とすることができる。二酸化ケイ素層１２０は、およそ２ｎｍから７０ｎｍまでの厚さとすることができ、ウェハ上に堆積させるか、あるいはウェハ上で成長させることができる。例えば、二酸化ケイ素層１２０は、熱酸化又は低圧化学気相堆積（ＬＰＣＶＤ）によって形成され得る。次に、窒化ケイ素層１３０を、およそ１０から４００ｎｍの範囲でＬＰＣＶＤにより堆積させることができる。
【００１３】
ここで図２を参照すると、次に、窒化ケイ素層１３０の上方にフォトレジスト・イメージ２１０をパターン形成する光リソグラフィ・プロセスが実行され得る。次に、当該技術分野では公知の通り、ドライエッチ又はウェットエッチ・プロセスを用いて（例えば、マスクとしてパターン形成されたフォトレジストを用いる反応性イオン・エッチングにより）、逆パターンがエッチングされてトレンチ構造体が形成される。
【００１４】
ここで図３を参照すると、フォトレジスト・イメージ２１０で覆われていない窒化ケイ素１３０、二酸化ケイ素１２０及び若干のシリコン基板１１０をエッチングする、ドライエッチ又はウェットエッチ・プロセスを実行することができる。この方法で、トレンチ３１０及び３２０が、層１１０、１２０及び１３０を貫いて形成される。
【００１５】
次に図４を参照すると、例えば化学気相堆積（ＣＶＤ）又はプラズマＣＶＤプロセスを用いて基板表面の上方にＳｉＯ２を堆積することなどにより、トレンチ３１０及び３２０をＳｉＯ２で充填することができる。次に、堆積されたＳｉＯ２を、例えば反応性イオン・エッチング（ＲＩＥ）、化学機械的研磨、又はそれらの組み合わせを用いて平坦化することができる。この方法で、浅いトレンチ分離領域４１０及び４２０が形成される。これらの浅いトレンチ分離領域４１０及び４２０は、張出し部を呈さない。
【００１６】
図５に示されるように、張出し部をもつ浅いトレンチ分離領域を形成するためには、ＳｉＯ２を堆積してトレンチを充填する前に、窒化ケイ素層１３０の部分を、トレンチの側壁に対して引っ込むか又は後退するようにエッチングする。酸化物の堆積及び化学機械的研磨の前に、例えば、グリセリン化バッファードフッ酸などのエッチング液をトレンチ３１０及び３２０に入れることにより、窒化ケイ素層１３０をエッチングすることができる（すなわち後退させることができる）。この段階でエッチングされる窒化ケイ素の量は、本発明の教示が組み込まれている製造プロセス全体によって決まるであろう。一般に、その量は、デバイスの所定部分での酸化を防止するのに十分な張出し部の形成を可能にするために十分な量であろう。しかしながら、張出し部はデバイスの他の構造体を妨害しないものであるべきである。限定ではなく一例として、ＳＴＩと基板との界面から０．０１μｍ乃至０．５μｍ（ミクロン）だけ延びる張出し部は、障害をもたらすことなく酸化を防止するのに十分であろう。
【００１７】
どこに張出し部が形成されるのかを制御するために、フォトレジスト又はハードマスクを選択的に適用して、エッチング液（例えばグリセリン化バッファードフッ酸）が所定の領域をアンダーカットするのを防止することができる。フォトレジスト又はハードマスクに保護される領域は、張出し部を形成するために必要な後退を示さないであろう。半導体の製造技術分野では、ハードマスク又はフォトレジストの堆積及びパターン形成プロセスは周知である。次の処理段階で、ハードマスク又はフォトレジストを除去することができる。
【００１８】
図５に示されるように、次に、例えばＲＩＥ又は化学機械的研磨といったＳｉＯ２の堆積及び平坦化により、構造体５１０及び５２０が形成される。トレンチの形成及び後退の後に、酸化物層１２０からＳｉＯ２の部分１２２乃至１２８（図６）が残る。これらの部分１２２乃至１２８は、Ｔ字型構造体５１０及び５２０と同じ材料から成るので、該部分は、後続の図ではＴ字型構造体と区別されない。
【００１９】
窒化ケイ素層１３０がトレンチの側壁から後退させられるので、図５の浅いトレンチ分離構造体が、Ｔ字型すなわち段を付けられた部分５１０ａ及び５２０ａをそれぞれ形成し（例えば、狭い部分が層１１０及び１２０に埋め込まれたかのように）、従って、層１２０の上方に張出し部を形成する。このようにして、これらの浅いトレンチ分離構造体５１０及び５２０の頂部水平部分すなわち段を付けられた部分５１０ａ及び５２０ａが、それぞれ、ＳｉとＳｉＯ２との垂直方向の界面６２０乃至６２６の上に覆い被さり、そのため、界面のＳｉ部分の酸化を阻止する。その結果、チャネル領域において圧縮を引き起こす酸化を防止することができる。
【００２０】
従って、後退が、堆積されたＳｉＯ２張出し部の形成を可能にし、それにより、Ｓｉ−ＳｉＯ２界面６２０乃至６２６において、覆われたＳｉの垂直方向部分が酸化されないように保護する。酸化に起因する応力を張出し部により抑制することができ、さもなければ酸化が性能を低下させる可能性がある。ｎ型ＦＥＴを含むＣＭＯＳ回路は、電流の流れ方向に平行な方向に、かつ電流の流れに対し横方向に張出し部を備えたＳＴＩ構造体を有することができ、Ｓｉ−ＳｉＯ２界面に沿ったＳｉの酸化を防止する。その一方、図４によれば、ｐ型ＦＥＴデバイスは、電流の流れ方向に平行な方向に張出し部を備えないが、横方向に張出し部を備えることができる。
【００２１】
次に、図６では、窒化ケイ素層１３０（図５）が、例えば熱リン酸により除去される。この時点で、従来のプロセス・フローで用いられる、ソース及びドレイン領域を形成するためのウェル注入が実行される。次に、時間調節されたフッ酸エッチングを用いて、シリコン表面をゲートの酸化のために準備することができる。酸化物層１２０、５１０及び５２０は、こうしたエッチングによって厚みを減少させられる。
【００２２】
例示的な材料、並びに、ＳＴＩ張出し部の形成及び半導体の製造プロセスが記述されてきたが、本発明はこれらの事項に限定されない。異なるエッチング液、並びに、異なる後退及び異なる張出し部の形成技術を含み、追加的でかつ異なる材料及び製造段階を、本発明の範囲から外れることなく適用することができる。
【００２３】
半導体内のそれぞれの能動素子は、該素子を取り囲む浅いトレンチ分離領域を有することができる。典型的には、浅いトレンチ分離領域は４つの面を有する。限定ではないが一例として、図７は、ゲート電極７２０及び活性シリコン領域７３０から成る能動素子を取り囲んでいる浅いトレンチ分離領域７１０の平面図を提供する。浅いトレンチ分離領域７１０は、電流の流れの方向に平行な２つの面７４０及び７５０と、電流の流れの方向に対し横向きの２つの面７６０及び７７０とを有する。更に、これらの面は、ＳＴＩ張出し部を備えることもあるし又は張出し部を備えない場合もある。電流の流れの方向に平行な側部である側部（ｓｉｄｅ）７４０又は７５０あるいはその両方の張出し部は、電流の流れの方向に平行な張出し部である。電流の流れの方向に対し横向きの側部である側部７６０又は７７０あるいはその両方の張出し部は、電流の流れの方向に対し横向きの張出し部である。
【００２４】
ここで図８を参照すると、例示的なｐ型ＦＥＴデバイスが示される。例示的なデバイスは、電流の流れの方向に平行な方向に張出し部を備えない側部４１０及び４２０を有する浅いトレンチ分離領域を含む。ＳＴＩ張出し部は、ｐ型ＦＥＴにおいては横方向に設けることができる。能動素子は、従来のゲート誘電体８４５、ゲート電極８３０及び側壁スペーサ８２０及び８３５で構成されることができ、それらは全て従来の方法で形成される。また、ソース及びドレイン・コンタクトのためのシリサイド（例えばＴｉＳｉ２、ＴａＳｉ２又はＭｏＳｉ２）８１０及び８４０を設けることができる。
【００２５】
ここで図９を参照すると、例示的なｎ型ＦＥＴデバイスが示される。デバイスは、電流の流れ方向に平行な方向に張出し部を備える側部５１０及び５２０を有する浅いトレンチ分離領域を含む。能動素子は、従来のゲート誘電体９４５、ゲート電極９３０及び側壁スペーサ９２０及び９４０で構成されることができる。また、ソース及びドレイン・コンタクトのためのシリサイド（例えばＴｉＳｉ２、ＴａＳｉ２又はＭｏＳｉ２）９１０及び９５０を設けることができる。張出し部は、Ｓｉ−ＳＯ２の垂直方向の界面付近の酸化に起因するくちばし形状部分の形成を防止する。従って、ｎ型ＦＥＴの電子移動度を低下させる酸化に起因する圧縮応力が回避される。
【００２６】
ここで図１０を参照すると、本発明の例示的な実施形態に基づくｐ型ＦＥＴデバイスのゲート９３０に平行な断面図が、電流の流れに対し横方向のＳＴＩ張出し部１０１０及び１０２０を示す。ＳＴＩ張出し部１０１０及び１０２０は、酸化に起因する横方向の圧縮応力の生成（例えばくちばし形状部分の形成）を防止し、それにより正孔移動度の低下を防止する。電流の流れの方向に平行な方向にＳＴＩ張出し部を形成するために用いられるような技術（例えば窒化ケイ素後退プロセス）を用いて、横方向のＳＴＩ張出し部を形成することができる。
【００２７】
同様に、図１１は、例示的なｎ型ＦＥＴデバイスのゲート８３０に平行な断面図を提供し、電流の流れに対し横方向のＳＴＩ張出し部１１１０及び１１２０を示す。ＳＴＩ張出し部１１１０及び１１２０は、酸化に起因する横方向の圧縮応力の生成を防止し、それにより電子移動度の低下を防止する。この場合もやはり、電流の流れ方向に平行な方向のＳＴＩ張出し部を形成するために用いられるような技術（例えば窒化ケイ素後退プロセス）を用いて、横方向のＳＴＩ張出し部を形成することができる。
【００２８】
応力の影響は、能動素子からの距離に反比例する。酸化に起因する圧縮応力の発生源が能動素子に近いほど、性能に対する影響がより大きくなる。反対に、電界効果トランジスタのゲートと、酸化に起因する圧縮応力（例えばくちばし形状部分の形成）の発生源との間の距離が遠いほど、性能に与えられる影響が少なくなる。更に、酸化に起因する圧縮応力（例えばくちばし形状部分の形成）の発生源が、所定の活性構造体（例えばトランジスタ・ゲートの最も近い縁部）から所定の距離よりも遠いと、該構造体の性能（例えば電子移動度又は正孔移動度）にあまり影響を及ぼさないであろう。従って、本発明の１つの実施形態では、ＳＴＩと所定の構造体との間の距離が、所定の距離よりも小さいか又は所定の距離に等しい場合には、ＳＴＩ張出し部を形成することができる。所定の距離は、引き起こされる応力の大きさに影響を与えうる要因によって変わる場合がある。こうした要因は、製造ステップ及び製造条件のみならず、一例として、分離部と誘電体とシリコン基板との間の熱的不一致、窒化物マスクの内在的応力を含む可能性がある。所定の距離より遠い応力の発生源は性能にあまり影響を与えない可能性があるので、このような場合、ＳＴＩ張出し部の形成は、応力を減少させる目的のためには正当な理由とならない場合がある。限定ではないが一例として、ｎ型ＦＥＴ又はｐ型ＦＥＴのゲートの最も近い縁部から５．０μ（ミクロン）又はそれより遠い距離は、性能の低下を回避するのに十分であろう。
【００２９】
くちばし形状部分の形成などによって引き起こされる圧縮応力が性能を低下させる場合には、くちばし形状部分の形成を防止するために、例示的な実施例に基づくＳＴＩ突出構造体を選択的に構成することができる。デバイスの種類（例えばｎ型ＦＥＴ又はｐ型ＦＥＴ）、能動素子からの距離及び電流の流れの方向などの考慮すべき事項は、張出し部が形成されるべきかどうかということ及び張出し部の構成に影響を及ぼす可能性がある。電流の流れの方向に平行な方向及び流れに対し横方向の両方のＳＴＩ張出し部をｎ型ＦＥＴに設けることができる一方、ｐ型ＦＥＴは、横方向のＳＴＩ張出し部を備えることができるが、或る実施形態では、平行方向の張出し部を備えないであろう。更に、選択的な構成は、ＳＴＩと能動素子間の距離（例えばＳＴＩと隣接しているゲート間の距離）を考慮に入れることができる。距離が、ＳＴＩに隣接するくちばし形状部分の形成が性能に対して何らかの明らかな影響を及ぼすことを防止する場合には、張出し部を省略することができる。
【００３０】
本発明は例示的な実施形態について説明されてきたが、当業者は、本発明が、変更を伴い、かつ添付の特許請求の精神及び範囲内で実施され得ることを認識するであろう。
【図面の簡単な説明】
【００３１】
【図１】本発明の例示的な実施例に基づいて用いられる、酸化物層及び窒化物層を備えたシリコン基板を示す。
【図２】本発明の例示的な実施例に基づいて用いられる、窒化物面にパターン形成されたフォトレジスト・イメージを備えたシリコン基板を示す。
【図３】本発明の例示的な実施例に基づいて用いられる、トレンチを備えたエッチングされた半導体構造体を示す。
【図４】本発明の例示的な実施例に基づいて用いられる、浅いトレンチ分離領域を有する半導体構造体を示す。
【図５】本発明の例示的な実施例に基づいて用いられる、張出し部を備えた浅いトレンチ分離領域を有する半導体構造体を示す。
【図６】窒化物層を除去し酸化物の厚みが減少した後の、張出し部を備えた浅いトレンチ分離領域を有する半導体構造体を示す。
【図７】浅いトレンチ分離領域に囲まれた能動素子（例えばｎ型ＦＥＴ又はｐ型ＦＥＴ）の平面図を示す。
【図８】本発明の例示的な実施形態に基づく、ｐ型ＦＥＴデバイスを示す。
【図９】本発明の例示的な実施形態に基づく、ｎ型ＦＥＴデバイスを示す。
【図１０】電流の流れに対し横方向のＳＴＩ張出し部を備える、例示的なｐ型ＦＥＴデバイスのゲートに平行な図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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