(57)【要約】  可変抵抗メモリ・センス増幅器は，抵抗メモリ・セルが低抵抗状態にあるときにセンス増幅器の切り換えを助けるために，組み込みオフセットを有する。組み込みオフセットは，センス増幅器内のトランジスタのサイズ，しきい電圧，関連キャパシタンス，または関連抵抗を変えることによって実現することができる。
2007502513.tif 000002
【特許請求の範囲】
【請求項１】
可変抵抗メモリ・セルと，
前記メモリ・セルの両端間に電圧差を選択的に印加するための回路と，
前記差電圧を印加してから所定時間後に，前記セルの両端間に存在する電圧状態に基づいて，前記セルの論理状態を決定するための，前記メモリ・セルの両端間に選択的に結合されるセンス増幅器と，
を備えたメモリ回路。
【請求項２】
選択的に印加するための前記回路が，１対の導電ラインを前記差電圧にプレチャージするためのプレチャージ回路と，前記可変抵抗メモリ・セルを，前記プレチャージされた１対の導電ライン間に選択的に接続するための選択回路とを備えた，請求項１に記載のメモリ回路。
【請求項３】
前記１対の導電ラインは，１対のビット・ラインである，請求項２に記載のメモリ回路。
【請求項４】
前記センス増幅器は，不平衡電圧センシング特性を有する，請求項１に記載のメモリ回路。
【請求項５】
前記選択回路は，ワード・ラインに結合されたアクセス・トランジスタを含む，請求項３に記載のメモリ回路。
【請求項６】
前記電圧差は，前記メモリ・セルの両側にそれぞれ印加された異なる正電圧によって生じる，請求項１に記載のメモリ回路。
【請求項７】
可変抵抗を有するメモリ・セルと，
第１および第２カラム・ラインを介して前記メモリ・セルに接続された，前記メモリ・セルの抵抗を測定するためのセンス増幅器とを備え，
前記センス増幅器が，
１対の相互結合トランジスタ，および
前記１対の相互結合トランジスタに接続され，かつ第１センス・ラインに結合されたトランジスタを有し，
前記相互結合トランジスタは，動作特徴が互いに異なり，それにより，センシング・オフセット電圧がその間に存在するものである，
メモリ回路。
【請求項８】
前記オフセット電圧は，前記センス増幅器が前記メモリ・セルの電圧状態を適正にセンスすることを助ける，請求項７に記載のメモリ回路。
【請求項９】
第１導電率を有する前記１対の相互結合トランジスタは，異なるチャネル長さを有する，請求項７に記載のメモリ回路。
【請求項１０】
第１導電率を有する前記１対の相互結合トランジスタは，異なるしきい電圧を有する，請求項７に記載のメモリ回路。
【請求項１１】
第１導電率を有する前記１対の相互結合トランジスタは，異なるしきい電圧を有する，請求項７に記載のメモリ回路。
【請求項１２】
第１導電率を有する前記１対の相互結合トランジスタは，異なる関連抵抗を有する，請求項７に記載のメモリ回路。
【請求項１３】
前記カラム・ラインを所定の差電圧にプレチャージするためのプレチャージ回路をさらに備えた，請求項７に記載のメモリ回路。
【請求項１４】
前記所定の差電圧は，前記カラム・ラインにそれぞれ印加される正電圧によって処理される，請求項１３に記載のメモリ回路。
【請求項１５】
可変抵抗を有するメモリ・セルと，
第１および第２カラム・ラインを介して前記メモリ・セルに接続され，前記メモリ・セル内の抵抗を測定するためのセンス増幅器とを備え，
前記センス増幅器は，
第１導電率を有する第１の１対の相互結合トランジスタ，
該第１の対の相互結合トランジスタに隣接して接続された，第２導電率を有する第２の１対の相互結合トランジスタ，
前記第１の対に接続され，かつ第１センス・ラインに結合された，前記第１導電率を有するトランジスタ，および，
前記第２の対に接続され，かつ第２センス・ラインに結合された，前記第２導電率を有するトランジスタを有し，
前記第１の対の相互結合トランジスタは動作特徴の点で互いに異なり，それにより，それらの間にセンシング・オフセット電圧が存在する，
メモリ回路。
【請求項１６】
前記オフセット電圧は，前記センス増幅器が前記メモリ・セルの電圧状態を適正にセンスすることを助ける，請求項１５に記載のメモリ回路。
【請求項１７】
第１導電率を有する前記対の相互結合トランジスタは，異なるチャネル長さを有する，請求項１５に記載のメモリ回路。
【請求項１８】
第１導電率を有する前記対の相互結合トランジスタは，異なるしきい電圧を有する，請求項１５に記載のメモリ回路。
【請求項１９】
第１導電率を有する前記対の相互結合トランジスタは，異なるしきい電圧を有する，請求項１５に記載のメモリ回路。
【請求項２０】
第１導電率を有する前記対の相互結合トランジスタは，異なる関連抵抗を有する，請求項１５に記載のメモリ回路。
【請求項２１】
前記カラム・ラインを所定の差電圧にプレチャージするためのプレチャージ回路をさらに備た，請求項１５に記載のメモリ回路。
【請求項２２】
前記所定の差電圧は，前記カラム・ラインにそれぞれ印加される正電圧によって処理される，請求項２１に記載のメモリ回路。
【請求項２３】
可変抵抗メモリ・セルをセンシングする方法であって，
１対のカラム・ラインを所定の差電圧に設定し，
前記カラム・ラインの間に前記メモリ・セルを選択的に接続し，そして
前記カラム・ラインにそれぞれの入力部で結合されたセンス増幅器を，前記選択されたメモリ・セルが前記カラム・ラインから前記差電圧を受け取ってから所定時間後に動作させ，それにより，前記メモリ・セルの抵抗状態を決定する，
方法。
【請求項２４】
前記センス増幅器は，前記入力部で電圧センシング・オフセットを生成する不平衡動作特性を有する，請求項２３に記載の方法。
【請求項２５】
前記所定の電圧は，前記セルに書き込みを行わせる電圧より低い，請求項２３に記載の方法。
【請求項２６】
前記電圧センシング・オフセットは，前記入力センシング・オフセット電圧を供給する異なるチャネル長さを有する相互結合された１対のトランジスタによって生成される，請求項２５に記載の方法。
【請求項２７】
前記電圧センシング・オフセットは，前記入力センシング・オフセット電圧を供給する，異なるチャネル長さを有する相互結合された１対のトランジスタによって生成される，請求項２５に記載の方法。
【請求項２８】
前記電圧センシング・オフセットは，前記入力センシング・オフセット電圧を供給する，異なる関連キャパシタンスを有する相互結合された１対のトランジスタによって生成される，請求項２５に記載の方法。
【請求項２９】
前記電圧センシング・オフセットは，前記入力センシング・オフセット電圧を供給する，異なる関連抵抗を有する相互結合された１対のトランジスタによって生成される，請求項２５に記載の方法。
【請求項３０】
前記センシングは，前記カラム・ラインを所定の差電圧にプレチャージするためのプレチャージ回路によって行われ，前記メモリ・セルは，前記差電圧が前記メモリ・セルを通して等化するように構成される，請求項２３に記載の方法。
【請求項３１】
前記所定の差電圧は，前記カラム・ラインをそれぞれの正電圧に設定することによって生成される，請求項２３に記載の方法。
【請求項３２】
前記始動ステップは，
前記センス増幅器の少なくとも第１の相互結合対のトランジスタ回路をイネーブルにすることをさらに含む，請求項２３に記載の方法。
【請求項３３】
前記始動ステップは，第２の相互結合対のトランジスタをイネーブルにすることをさらに含む，請求項３２に記載の方法。
【請求項３４】
プロセッサと，
前記プロセッサとデータを交換するためのメモリ・ディバイスとを備え，
前記メモリ・ディバイスは，
可変抵抗メモリ・セル，
前記メモリ・セルの両端間に電圧差を選択的に印加するための回路，および，
前記メモリ・セルの両端間に選択的に結合され，前記差電圧を印加してから所定時間後に，前記セルの両端間に存在する電圧状態に基づいて，前記セルの論理状態を決定するためのセンス増幅器を有する，
プロセッサ回路。
【請求項３５】
選択的に印加するための前記回路は，１対の導電ラインを前記差電圧にプレチャージするためのプレチャージ回路と，前記プレチャージされた対の導電ライン間に前記可変抵抗メモリ・セルを選択的に接続するための選択回路とを有する，請求項３４に記載のプロセッサ回路。
【請求項３６】
前記対の導電ラインは１対のビット・ラインである，請求項３４に記載のプロセッサ回路。
【請求項３７】
前記センス増幅器は，前記入力センシング・オフセット電圧を供給する不平衡電圧センシング特性を有する，請求項３４に記載のプロセッサ回路。
【請求項３８】
前記選択回路は，ワード・ラインに結合されたアクセス・トランジスタを含む，請求項３４に記載のプロセッサ回路。
【請求項３９】
前記電圧差は，前記メモリ・セルの両側にそれぞれ印加される異なる正電圧によって生成される，請求項３４に記載のプロセッサ回路。
【請求項４０】
第１および第２カラム・ラインと，
該カラム・ライン間に選択的に接続されることができる可変メモリ素子と，
前記カラム・ラインを所定の差電圧にプレチャージするためのプレチャージ回路と，
前記抵抗を前記カラム・ライン間に選択的に接続してから所定時間後に，前記カラム・ライン間の電圧をセンシングするセンス回路と，
を備えたメモリ・センス回路。
【請求項４１】
前記センス増幅器は，不平衡の，従って前記入力センシング・オフセット電圧を供給するようになっている１対の導電性ブランチを有する，請求項４０に記載のセンス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は，可変抵抗メモリ素子（variable resistance memory element）の抵抗をセンシングするための方法および装置に関する。
【背景技術】
【０００２】
可変抵抗メモリ・ディバイス（variable resistance memory device）は，一方が他方より高い２つの異なる抵抗値として２進データを記憶する。可変抵抗メモリは，２進値をコンデンサ上の電荷としてではなく，抵抗メモリ素子（resistive memory element）の抵抗として表す点で，ＤＲＡＭと異なる。抵抗値は，特定の２進論理値「０」または「１」を表す。可変抵抗メモリは不揮発性であるのに対して，ＤＲＡＭに用いられているコンデンサ構造（capacitor structure）は揮発性である。可変抵抗メモリ・ディバイスの抵抗値をセンシングするとき，読み取り動作を実行中のメモリ・セルの抵抗を基準セルの抵抗と比較し，それにより，読み取り中のセルの抵抗値を，したがってその論理状態を決定することが可能である。しかしながら，基準セルが不良であり，かつアレイ内の１カラムのメモリ・セルが同一の不良基準セルを使用する場合，そのカラム全体のメモリ・セルは誤った抵抗読み取り値になるであろう。加えて，基準セルの抵抗値を設定するのに専用の回路が必要であり，そのような構成のためのセンス増幅器回路は複雑かつ大型になりがちである。
【０００３】
また，可変抵抗メモリ・ディバイスのためのセンシング構成は通常，典型的なＤＲＡＭ回路に用いられるものと異なった独自のアーキテクチャを有する。大量のＤＲＡＭが生産され，ＤＲＡＭセンシング技術も十分に発達している。このように，ＤＲＡＭセンシング技術を用いるディバイスは，技術的成熟および生産規模の効率の恩恵を受ける。したがって，抵抗メモリ・ディバイスの読み取りおよび書き込み回路が，既存のＤＲＡＭメモリ・ディバイスのものにできる限り類似していることが望ましい。
【発明の開示】
【０００４】
この発明は，可変抵抗メモリ・セルの抵抗状態をセンシングするためのセンス増幅器を提供する。センス増幅器は，第１および第２カラム・ラインを介してメモリ・セルに結合される。まず，カラム・ラインをプレチャージ（pre-charge）（事前充電）して，それらの間に電位（electrical potential）を生じさせる。その後，電流が可変抵抗メモリ・セルに流れることを可能にすることにより，カラム・ライン間の電位を放電する（discharge）。カラム・ライン間の電位を完全に放電するために必要な時間は，可変抵抗メモリ・セルの抵抗によってある程度決まる。低抵抗状態にあるメモリ・セルを通って放電されるカラム・ラインは，高抵抗状態にあるメモリ・セルを通って放電されるカラム・ラインより迅速に放電するであろう。したがって，カラム・ラインに接続しているメモリ・セルが高抵抗状態にあるか，低抵抗状態にあるかを知るために，特定のセンシング時におけるカラム・ラインの放電状態をセンスすることができる。低抵抗メモリ・セルを通してカラム・ライン間の電位を完全に放電するのに十分であるが，高抵抗メモリ・セルを通してカラム・ライン間の電位を完全に放電するのには不十分である時間間隔後に，カラム・ラインの放電状態を感知する。センシング時にカラム・ライン（複数）が同一電位にある場合，カラム・ラインを接続している抵抗メモリ・セルは低抵抗状態にあることがわかる。センシング時にカラム・ライン（複数）が同一電位にない場合，カラム・ラインを接続している抵抗メモリ・セルは高抵抗状態にあることがわかる。
【０００５】
一実施形態において，センス増幅器は，第１導電率を有する１対の相互結合トランジスタ（cross-coupled transistors）と，第２導電率を有する１対の相互結合トランジスタと，第１センス・ラインに接続された第１導電率を有するトランジスタと，第２センス・ラインに接続された第２導電率を有するトランジスタとを備える。第１導電率を有する相互結合トランジスタ対は，その間にオフセット電圧が存在するように互いに異ならせて作製される。作用を説明すると，カラム・ラインをそれらの間に所定の電圧差（voltage differential）を生じさせるようにプレチャージし，カラム・ラインをそのセルの抵抗で分流させるように選択されたメモリ・セルをイネーブルにする。カラム・ラインを橋絡させてから所定時間後に，センス増幅器を動作させ，セルの抵抗に基づいて，それらのラインが平衡（equilibrate）しているか否かをセンスする。
【０００６】
別の例示的な実施形態において，オフセット・センス増幅器は，第１導電率を有する１対の相互結合トランジスタと，第１センス・ラインに結合された第１導電率を有するトランジスタとを備える。
【０００７】
可変抵抗メモリ・アレイを動作させる方法も提供している。
【０００８】
この発明の上記および他の態様は，添付の図面と組み合わせて行う以下の詳細な説明からより明らかに理解されるであろう。
【実施例】
【０００９】
図１は，この発明の第１の例示的な実施形態に従って構成されたメモリ・アレイ１００の一部分を示し，１対の例示的な可変抵抗メモリ・セル１１０と１２０が，カラム・ライン１３０，１４０間に接続されている。不平衡センス増幅器（unbalanced sense amplifier）１５０も，カラム・ライン１３０，１４０間に接続されている。センス増幅器１５０は，Ｐチャンネル部分およびＮチャンネル部分の両方を有する。Ｐチャンネル部分は，トランジスタ１０２，１０４および１０６を有し，Ｐセンス・ライン１６０に接続されている。Ｎチャンネル部分は，トランジスタ１０８，１１２および１１４を有し，Ｎセンス・ライン１７０に接続されている。選択トランジスタ１２６および１２８が，センスすべき特定のカラムを選択する。イネーブルなトランジスタ１３２または１３４が，センスすべき特定のメモリ・セル１１０，１２０を選択する。
【００１０】
センス動作に先だって，カラム・ライン１４０を，たとえば８２０ｍＶにプレチャージすることができ，カラム・ライン１３０を，たとえば６００ｍＶにプレチャージすることができる。したがって，カラム・ライン１４０，１３０間に差電圧（differential voltage）が生じる。センス動作中，プレチャージされたカラム・ライン１３０，１４０は，選択されたメモリ・セルの抵抗によって互いに分流される。そのような動作中，選択されたメモリ・セルへの誤った書き込みを防止することが重要である。誤った書き込みを防止するために，ほとんどの状況では，選択されたメモリ・セル１１０，１２０間の差電圧が２５０ｍＶ未満に保持される。
【００１１】
図２に示されているように，抵抗１１０に接続された２つのカラム・ラインは，初めに２２０ｍＶの差（０．８２ｖ−０．６０ｖ）にプレチャージされる。一例としてメモリ・セル１１０を使用する場合，アクセス・トランジスタ１３２をターン・オンしたとき，カラム・ライン１３０，１４０が「平衡（equilibrate）」になる，すなわち，共通電圧（０．７１ｖ）に向かって互いに近づく。カラム・ライン１３０，１４０内のキャパシタンスとともに，メモリ・セル１１０内に含まれる抵抗の値によって，平衡プロセス（equilibration process）がどの程度の迅速さで完了するかが決まる。たとえば，メモリ・セル１１０が低い抵抗値（たとえば，１０ＫΩ）を保持する場合，平衡プロセスは，図２に示されているように，約５ナノ秒内で完了に達するはずである。反対に，メモリ・セル１１０が高い抵抗値（たとえば，１ＭΩ）を保持する場合，平衡プロセスは，数百ナノ秒が経過するまで，完了に達しないであろう。
【００１２】
この発明の例示的な実施形態は，２つの電圧状態を検出する。第１の状態は，センシング時にカラム・ライン１３０，１４０がほぼ同一電圧にある（論理「０」）ときであり，第２の状態は，それらが約２００ｍＶ離れている（論理「１」）ときである。この発明の不平衡センス増幅器１５０を使用することにより，両方の状態を検出することができる。カラム・ライン１３０，１４０がほぼ同一電圧であるとき，典型的な電圧センス増幅器は動作しないであろう。一方のカラム・ラインが他方より大きい電圧を有することを決定するためには，カラム・ライン１３０，１４０間の差が最低でも１００ｍＶあることが必要である。一方向に１００ｍＶのスキューをセンス増幅器に意図的に発生させることにより，１３０，１４０が実質的に同一電圧レベルにあるときの状態では，常にスキューの方向にセンスされるであろう。逆方向にセンスするには，１３０，１４０の電圧差は，典型的なセンス増幅器がどちらの電圧が高いかを決定するために必要とするもう一つの１００ｍＶをスキュー（１００ｍＶ）に加えたものに打ち勝つのに十分な大きさでなければならない。図２の実施形態において，例示的な１０ＫΩの抵抗では，５ナノ秒後に，２つのカラム・ライン１３０，１４０は，約７１０ｍＶの同一電圧に非常に接近している。反対に，例示的な１ＭΩの抵抗では，５ナノ秒後，２つのカラム・ライン１３０，１４０は約２００ｍＶ離れている。この発明は，ＤＲＡＭに使用されているものに似た簡素な電圧センス増幅器を使用することによって，高抵抗状態と低抵抗状態，すなわち，１ＭΩと１０ＫΩの違いを決定する。一例が，図１にセンス増幅器１５０によって示されているが，この発明はそのような構成に排他的に制限されるものではない。
【００１３】
メモリ・セル１１０が高抵抗状態（たとえば，１ＭΩ）にあるとき，図２に示されているように，センス増幅器１５０がカラム・ライン１３０，１４０間に大きい電圧差を検出することが非常に容易であるため，センス増幅器１５０は，難なくその抵抗を決定する。これは，５ナノ秒後は，２つのカラム・ライン１３０，１４０の電圧がまだ相当に離れているからである。しかしながら，メモリ・セルが低抵抗（１０ＫΩ）を有するときには，オフセットがなければ，センス増幅器１５０はどちらのラインの方が高いか，低いかを識別することができないので，カラム・ライン１３０，１４０間の電圧は，センス増幅器１５０を「フリップ（flip）」させるのに十分ではない。センス増幅器１５０の一方の入力に１００ｍＶのオフセットを意図的に導入することによって，この問題は解決される。オフセットは，カラム・ラインの電圧がほぼ等しいときにセンス増幅器１５０をフリップさせる，すなわち遷移させる効果を有する。このように，１００ｍＶのオフセットにより，センスされる抵抗が低い（１０ＫΩ）状態にあるとき，センサ増幅器が決定的な結果に確実に達することができる。さらに，図示のセンス増幅器１５０によって例示される特徴を持つように従来のセンス増幅器を適応させるには，従来型ＤＲＡＭセンス増幅器の製造プロセスにわずかな変更を加えるだけでよい。
【００１４】
上記のオフセットは，多くの方法で実現することができる。１つの方法は，トランジスタ１０４をトランジスタ１０６のチャネル幅の約７５％になるように作製することである。別の例示的な方法は，相互結合トランジスタ（cross-coupled transistors）１０４および１０６を，それらが異なるしきい電圧（Ｖｔ）を有するように作製することである。センス増幅器１５０は，オフセットを与えるために関連の容量性のおよび／または抵抗性の回路を設けて作製することもできる。
【００１５】
次に，この発明に従ったセンス増幅器によって低抵抗（１０ＫΩ）メモリ・セルをセンスするプロセスを，図３Ａを参照しながらさらに詳細に説明する。図３Ａには，センスすべき抵抗性メモリ・セル（resistive memory cell）１１０が見られる。この例の場合，抵抗性メモリ・セル１１０は低抵抗状態にあって，たとえば，約１０ＫΩの抵抗を示す。抵抗性メモリ・セル１１０は，第１カラム・ライン１３０と第２カラム・ライン１４０の間で，抵抗１３２と直列に結合されている。トランジスタ１３２は，行（row）１で表された行ラインに結合されたゲートを有する。
【００１６】
予備時間間隔中，トランジスタ１３２は非導通状態にあり，差電位（differential electrical potential）がカラム・ライン１３０，１４０間に生じる。その後，初期時に，第１のイネーブル信号（first enabling signal）が行１に印加される。それに応答して，トランジスタ１３２が，矢印１１９で示される電流をカラム・ライン１３０と１４０の間に流す。この電流の大きさは，メモリ・セル１１０の抵抗（約１０ＫΩ）およびカラム・ライン１３０と１４０の間の電位に対して関数関係にある。上述したように，ＲＣ時定数は，カラム・ライン１３０および１４０のキャパシタンス，カラム・ライン１３０と１４０の間の電位，および抵抗性メモリ・セル１１０の抵抗によって決まる。抵抗性メモリ・セルが低抵抗状態にあると仮定した場合，カラム・ライン１３０と１４０の間の電位を放電するための時間は比較的短い。したがって，適当な維続時間後（すなわち，センシング時に），カラム・ライン１３０と１４０の電位はほぼ等しいであろう。これは，高抵抗状態にあるメモリ・セルの，ＲＣ時定数が比較的長く，センシング時に実質的に電位がカラム・ライン１３０と１４０との間にまだ見られる結果と対照的である。
【００１７】
センシング時に，第２のイネーブル信号が，Ｐチャネル・トランジスタ１０２のゲートに結合されたＰセンス・ライン１６０に印加される。これにより，トランジスタ１０２がイネーブルとなって，Ｖddとトランジスタ１０４および１０６のそれぞれのソースとの間に導電路を提供する。カラム・ライン１３０と１４０はほぼ同一電位であるので，カラム・ライン１３０，１４０にそれぞれ結合されたトランジスタ１０４および１０６のそれぞれのゲートも，ほぼ同一電位である。しかしながら，上記のオフセットの結果として，トランジスタ１０４および１０６は，たとえば約１００ｍＶの電圧差がカラム・ライン１３０，１４０間に存在するかのように挙動する。したがって，Ｐチャネル・トランジスタ１０２がイネーブルとなり（すなわち，導電状態となり），Ｐチャネル・トランジスタ１０６がディスエイブルになる。導電状態のＰチャネル・トランジスタ１０４により，矢印１２４で示された電流がトランジスタ１０２および１０４を流れる。したがって，カラム・ライン１４０のキャパシタンスが充電されるので，カラム・ライン１４０は約Ｖddの電位になる。
【００１８】
トランジスタ１０２がイネーブルとなってから適当な時間間隔をおいた後，第３のセンシング信号が，Ｎチャネル・トランジスタ１１２のゲートに結合されたＮセンス・ライン１７０に印加される。したがって，Ｎチャネル・トランジスタ１１２は，グランドとトランジスタ１０８および１１４のそれぞれのソースとの間に導電路を形成する。Ｐセンス・トランジスタ１０２，１０４および１０６の上記の動作により，カラム・ライン１３０と１４０は，今や，実質的に異なる電位にある。このため，カラム・ライン１３０と１４０にそれぞれ結合されたトランジスタ１０８と１１４のそれぞれのゲートは，実質的に異なった電位にある。したがって，トランジスタ１０８は実質的に非導通状態のままであり，他方，トランジスタ１１４はイネーブルとなって，トランジスタ１１２と一緒に，カラム・ライン１３０とグランド間に導電路を提供する。矢印１２２で示される電流がこの導電路を流れる。これにより，カラム・ライン１３０に残留する電位がグランドに放電される。したがって，上記センシング動作は，カラム・ライン１４０をＶddにドライブし，カラム・ライン１３０をグランド電位にドライブする。
【００１９】
この発明に従ったセンス増幅器によって高抵抗メモリ・セルをセンスするプロセスは，図３Ｂを参照することによって理解されるであろう。高抵抗（たとえば，１ＭΩ）の抵抗性メモリ・セル１２０が，抵抗性メモリ・ディバイスの第１カラム・ライン１３０と第２カラム・ライン１４０との間に，トランジスタ１３４と直列に結合されている。トランジスタ１３４は，行２で示された行ラインに結合されたゲートを有する。低抵抗セルのセンシングに関連して上述したように，予備時間間隔中，トランジスタ１３４は非導電状態にあり，差電位がカラム・ライン１３０，１４０間に生じる。その後，初期時に，第１のイネーブル信号を行２に印加する。それに応答して，トランジスタ１３４が，矢印１２１で示される電流をカラム・ライン１３０と１４０との間に流す。１ＭΩの抵抗をセンシングするとき，カラム・ライン１３０，１４０は，平衡する（equilibrate）ために比較的長い時間がかかり，そのため，平衡プロセスが完了するよりかなり前に，センシング動作が完了するであろう。したがって，センス増幅器１５０のＰチャネル・トランジスタ１６０がターン・オン，すなわち「ファイア（fire）」するとき，カラム・ライン１３０，１４０間には依然としておおよそ２００ｍＶの差が存在するであろう。センス増幅器内の組み込み１００ｍＶオフセット（スキュー）のため，この２００ｍＶの差は，センス増幅器をトリガするための１００ｍＶ（２００ｍＶ−１００ｍＶ）の信号を与えるであろう。したがって，トランジスタ１６０がイネーブルとなり，それにより，Ｖddとカラム・ライン１３０間の導電路が閉じる。それに応答して，矢印１２３で示される電流が，Ｖddからカラム・ライン１３０に流れ，カラム・ライン１４０は電圧Ｖddに充電される。その間，トランジスタ１０４は非導通状態のままである。センス増幅器１５０のＰチャネル・トランジスタ１０２がファイアしてから２〜３ナノ秒後，Ｎチャネル・トランジスタ１１２がファイアして，カラム・ライン１４０とグランドとの間の電流路を閉じる。これにより，矢印１２５で示される電流がカラム・ライン１４０をグランド電位に放電する。以上の観点から，センシング時にカラム・ライン１３０がＶddであり，かつカラム・ライン１４０がグランド電位である場合，第２メモリ・セルは低抵抗状態にあることが明らかである。反対に，センシング時にカラム・ライン１４０がＶddであり，かつカラム・ライン１３０がグランド電位である場合，センスされたメモリ・セルは高抵抗状態にある。
【００２０】
可変抵抗メモリ・セル（variable resistance memory cell）１１０はリフレッシュの必要がないので，この発明のセンス増幅器２５０は，ＤＲＡＭで使用されるセンス増幅器ほど複雑でないようにすることができる。これの一例が，図４に示されており，図１のセンス増幅器のＮチャネル部分がなく，Ｐチャネルセンス増幅器だけであるが，必要なセンシングを行うのに十分である。
【００２１】
上述したように，可変抵抗メモリ・セル１１０内の値を偶発的に変えることを回避するために，セルの両端間の電圧は，好ましくは２５０ｍＶを超えない。しかしながら，セルをセンスする時間間隔をより短くすることを条件として，可変抵抗メモリ・セル１１０の両端間の電圧を３００ｍＶ以上にして動作させることも可能である。センシング時間間隔を注意深く監視することにより，セル１１０の両端間の差電圧をより高くして，たとえば約８００ｍＶ以上の高さにして，メモリ・セル１１０を動作させることができる。
【００２２】
図５は，この発明に従った抵抗性メモリ・ディバイス１００を利用した例示的な処理システム８００を示す。処理システム５００は，ローカル・バス５０４に結合された１つまたは複数のプロセッサ５０１を有する。メモリ・コントローラ５０２および主（primary）バス・ブリッジ５０３も，ローカル・バス５０４に結合されている。処理システム５００は，多重メモリ・コントローラ５０２および／または多重主バス・ブリッジ５０３を含んでもよい。メモリ・コントローラ５０２および主バス・ブリッジ５０３を単一ディバイス５０６に集積することもできる。
【００２３】
メモリ・コントローラ５０２は，１つまたは複数のメモリ・バス５０７にも結合されている。各メモリ・バスは，メモリ・コンポーネント５０８を受け付ける。メモリ・コンポーネント５０８のいずれも，この発明の可変抵抗メモリ・アレイを含むことができる。
【００２４】
メモリ・コンポーネント５０８は，メモリ・カードまたはメモリ・モジュールでよい。メモリ・コントローラ５０２は，キャッシュ・メモリ５０５にも結合されるであろう。キャッシュ・メモリ５０５は，処理システム内の唯一のキャッシュ・メモリであってもよい。これに代えて，他のディバイス，たとえばプロセッサ５０１もキャッシュ・メモリを含むことができ，それはキャッシュ・メモリ５０５とともにキャッシュ・ヒエラルキーを形成してもよい。処理システム５００が，バス・マスターであるか，またはダイレクト・メモリ・アクセス（ＤＭＡ）を支援する周縁装置またはコントローラを含む場合，メモリ・コントローラ５０２はキャッシュ・コヒーレンス・プロトコルを実行するであろう。メモリ・コントローラ５０２が複数のメモリ・バス５０７に結合される場合，各メモリ・バス５０７は，並列に動作してもよく，または異なるアドレス範囲を異なるメモリ・バス５０７に割り当ててもよい。
【００２５】
主バス・ブリッジ５０３は，少なくとも１つの周辺バス５１０に結合されている。周辺装置または追加的なバス・ブリッジなどのさまざまなディバイスを周辺バス５１０に結合してもよい。これらのディバイスは，ストレージ・コントローラ５１１，多種多様な入出力ディバイス５１４，補助（secondary）バス・ブリッジ５１５，マルチメディア・プロセッサ５１８およびレガシー・ディバイス・インターフェース５２０を含むであろう。主バス・ブリッジ５０３は，１つまたは複数の特殊目的高速ポート５２２に結合してもよい。たとえば，パーソナル・コンピュータでは，特殊目的ポートは，処理システム５００に高性能ビデオ・カードを結合するために使用される加速グラフィックス・ポート（Accelerated Graphics Port：ＡＧＰ）であってもよい。
【００２６】
ストレージ・コントローラ５１１は，１つまたは複数の・ストレージ・ディバイス５１３を，ストレージ・バス５１２を介して周辺バス５１０に結合する。たとえば，ストレージ・コントローラ５１１は，ＳＣＳＩコントローラでよく，またストレージ・ディバイス５１３はＳＣＳＩディスクでもよい。入出力ディバイス５１４は任意の種類の周辺装置でもよい。たとえば，入出力ディバイス５１４は，イーサネット・カードなどのローカル・エリア・ネットワーク・インターフェースでもよい。補助バス・ブリッジを使用して，追加的なディバイスを，別のバスを介して処理システムにインターフェースしてもよい。たとえば，補助バス・ブリッジは，ＵＳＢディバイス５１７を処理システム５００に結合するために使用されるユニバーサル・シリアル・ポート（ＵＳＢ）コントローラでもよい。マルチメディア・プロセッサ５１８は，サウンド・カード，ビデオ・キャプチャー・カードまたは任意の他のタイプのメディア・インターフェースでよく，それらをスピーカ５１９などの１つの追加的なディバイスに結合してもよい。レガシー・ディバイス・インターフェース５２０を使用して，レガシー・ディバイス，たとえば旧式キーボードやマウスを処理システム５００に結合することができる。
【００２７】
図５に示された処理システム５００は，この発明を使用することができる例示的な処理システムにすぎない。図５は，パーソナル・コンピュータまたはワークステーションなどの汎用コンピュータに特に適する処理アーキテクチャを示すが，処理システム５００をさまざまな用途で使用するのにさらに適するように構成するために，周知の変形を加えることができることを理解されたい。たとえば，メモリ・コンポーネント５０８および／またはメモリ・ディバイス５０９に結合されたＣＰＵ５０１に頼るようにしたより単純なアーキテクチャを使用して，処理を必要とする多くの電子ディバイスを実現してもよい。変形には，たとえば，不必要なコンポーネントの削除，専用ディバイスまたは回路の追加，および／または複数のディバイスの集積が含まれるであろう。
【００２８】
特定の例示的な実施形態を参照しながらこの発明を記載し，かつ図示してきたが，この発明の精神および範囲から逸脱しない限り，多くの修正および代用を行うことができることを理解されたい。したがって，この発明は，以上の説明によって制限されると見なされるべきではなく，添付の特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【００２９】
【図１】この発明の例示的な一実施形態を示す。
【図２】センシング動作中のこの発明のタイミングを示す。
【図３Ａ】低抵抗状態にあるメモリ・セルのセンシング中のこの発明に従った例示的な回路を示す。
【図３Ｂ】高抵抗状態にあるメモリ・セルのセンシング中のこの発明に従った例示的な回路を示す。
【図４】この発明の別の例示的な実施形態を示す。
【図５】プロセッサ回路内に用いられるこの発明を示す。
【図１】
2007502513.tif 000003
【図２】
2007502513.tif 000004
【図３Ａ】
2007502513.tif 000005
【図３Ｂ】
2007502513.tif 000006
【図４】
2007502513.tif 000007
【図５】
2007502513.tif 000008
【手続補正書】
【提出日】平成18年1月20日(2006.1.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
可変抵抗メモリ・セルと，
前記メモリ・セルの両端間に電圧差を選択的に印加するための回路と，
前記差電圧を印加してから所定時間後に，前記セルの両端間に存在する電圧状態に基づいて，前記セルの論理状態を決定するための，前記メモリ・セルの両端間に選択的に結合されるセンス増幅器と，
を備えたメモリ回路。
【請求項２】
選択的に印加するための前記回路が，１対の導電ラインを前記差電圧にプレチャージするためのプレチャージ回路と，前記可変抵抗メモリ・セルを，前記プレチャージされた１対の導電ライン間に選択的に接続するための選択回路とを備えた，請求項１に記載のメモリ回路。
【請求項３】
前記１対の導電ラインは，１対のビット・ラインである，請求項２に記載のメモリ回路。
【請求項４】
前記センス増幅器は，不平衡電圧センシング特性を有する，請求項１に記載のメモリ回路。
【請求項５】
前記選択回路は，ワード・ラインに結合されたアクセス・トランジスタを含む，請求項３に記載のメモリ回路。
【請求項６】
前記電圧差は，前記メモリ・セルの両側にそれぞれ印加された異なる正電圧によって生じる，請求項１に記載のメモリ回路。
【請求項７】
可変抵抗を有するメモリ・セルと，
第１および第２カラム・ラインを介して前記メモリ・セルに接続された，前記メモリ・セルの抵抗を測定するためのセンス増幅器とを備え，
前記センス増幅器が，
第１導電率を有する第１の１対の相互結合トランジスタ，および
前記第１の対の相互結合トランジスタに接続され，かつ第１センス・ラインに結合された，前記第１導電率を有するトランジスタを有し，
前記第１の対の相互結合トランジスタは，動作特徴が互いに異なり，それにより，センシング・オフセット電圧がその間に存在するものである，
メモリ回路。
【請求項８】
該第１の対の相互結合トランジスタに隣接して接続された，第２導電率を有する第２の１対の相互結合トランジスタ，および
前記第２の対に接続され，かつ第２センス・ラインに結合された，前記第２導電率を有するトランジスタ，
をさらに備えた請求項７に記載のメモリ回路。
【請求項９】
前記オフセット電圧は，前記センス増幅器が前記メモリ・セルの電圧状態を適正にセンスすることを助ける，請求項７または８に記載のメモリ回路。
【請求項１０】
第１導電率を有する前記１対の相互結合トランジスタは，異なるチャネル長さを有する，請求項７または８に記載のメモリ回路。
【請求項１１】
第１導電率を有する前記１対の相互結合トランジスタは，異なるしきい電圧を有する，請求項７または８に記載のメモリ回路。
【請求項１２】
第１導電率を有する前記１対の相互結合トランジスタは，異なるしきい電圧を有する，請求項７または８に記載のメモリ回路。
【請求項１３】
第１導電率を有する前記１対の相互結合トランジスタは，異なる関連抵抗を有する，請求項７または８に記載のメモリ回路。
【請求項１４】
前記カラム・ラインを所定の差電圧にプレチャージするためのプレチャージ回路をさらに備えた，請求項７または８に記載のメモリ回路。
【請求項１５】
前記所定の差電圧は，前記カラム・ラインにそれぞれ印加される正電圧によって処理される，請求項１４に記載のメモリ回路。
【請求項１６】
可変抵抗メモリ・セルをセンシングする方法であって，
１対のカラム・ラインを所定の差電圧に設定し，
前記カラム・ラインの間に前記メモリ・セルを選択的に接続し，そして
前記カラム・ラインにそれぞれの入力部で結合されたセンス増幅器を，前記選択されたメモリ・セルが前記カラム・ラインから前記差電圧を受け取ってから所定時間後に動作させ，それにより，前記メモリ・セルの抵抗状態を決定する，
方法。
【請求項１７】
前記センス増幅器は，前記入力部で電圧センシング・オフセットを生成する不平衡動作特性を有する，請求項１６に記載の方法。
【請求項１８】
前記所定の電圧は，前記セルに書き込みを行わせる電圧より低い，請求項１６に記載の方法。
【請求項１９】
前記電圧センシング・オフセットは，前記入力センシング・オフセット電圧を供給する異なるチャネル長さを有する相互結合された１対のトランジスタによって生成される，請求項１８に記載の方法。
【請求項２０】
前記電圧センシング・オフセットは，前記入力センシング・オフセット電圧を供給する，異なるチャネル長さを有する相互結合された１対のトランジスタによって生成される，請求項１８に記載の方法。
【請求項２１】
前記電圧センシング・オフセットは，前記入力センシング・オフセット電圧を供給する，異なる関連キャパシタンスを有する相互結合された１対のトランジスタによって生成される，請求項１８に記載の方法。
【請求項２２】
前記電圧センシング・オフセットは，前記入力センシング・オフセット電圧を供給する，異なる関連抵抗を有する相互結合された１対のトランジスタによって生成される，請求項１８に記載の方法。
【請求項２３】
前記センシングは，前記カラム・ラインを所定の差電圧にプレチャージするためのプレチャージ回路によって行われ，前記メモリ・セルは，前記差電圧が前記メモリ・セルを通して等化するように構成される，請求項１６に記載の方法。
【請求項２４】
前記所定の差電圧は，前記カラム・ラインをそれぞれの正電圧に設定することによって生成される，請求項１６に記載の方法。
【請求項２５】
前記始動ステップは，
前記センス増幅器の少なくとも第１の相互結合対のトランジスタ回路をイネーブルにすることをさらに含む，請求項１６に記載の方法。
【請求項２６】
前記始動ステップは，第２の相互結合対のトランジスタをイネーブルにすることをさらに含む，請求項２５に記載の方法。
【請求項２７】
前記メモリ回路とデータを交換するためのプロセッサを備えた請求項１に記載のメモリ回路。
【請求項２８】
第１および第２カラム・ラインと，
該カラム・ライン間に選択的に接続されることができる可変メモリ素子と，
前記カラム・ラインを所定の差電圧にプレチャージするためのプレチャージ回路と，
前記抵抗を前記カラム・ライン間に選択的に接続してから所定時間後に，前記カラム・ライン間の電圧をセンシングするセンス回路と，
を備えたメモリ・センス回路。
【請求項２９】
前記センス増幅器は，不平衡の，従って前記入力センシング・オフセット電圧を供給するようになっている１対の導電性ブランチを有する，請求項２８に記載のセンス回路。
【請求項３０】
可変抵抗メモリ・セルをセンシングする装置であって，
１対のカラム・ラインを所定の差電圧に設定する手段と，
前記カラム・ラインの間に前記メモリ・セルを選択的に接続する手段と，
前記カラム・ラインにそれぞれの入力部で結合されたセンス増幅器を，前記選択されたメモリ・セルが前記カラム・ラインから前記差電圧を受け取ってから所定時間後に動作させ，それにより，前記メモリ・セルの抵抗状態を決定する手段と，
を備えた装置。
【請求項３１】
前記センス増幅器は，前記入力部で電圧センシング・オフセットを生成する不平衡動作特性を有する，請求項３０に記載の装置。
【請求項３２】
前記所定の電圧は，前記セルに書き込みを行わせる電圧より低い，請求項３０に記載の装置。
【請求項３３】
前記電圧センシング・オフセットは，前記入力センシング・オフセット電圧を供給する異なるチャネル長さを有する相互結合された１対のトランジスタによって生成される，請求項３２に記載の装置。
【請求項３４】
前記電圧センシング・オフセットは，前記入力センシング・オフセット電圧を供給する，異なるチャネル長さを有する相互結合された１対のトランジスタによって生成される，請求項３２に記載の装置。
【請求項３５】
前記電圧センシング・オフセットは，前記入力センシング・オフセット電圧を供給する，異なる関連キャパシタンスを有する相互結合された１対のトランジスタによって生成される，請求項３２に記載の装置。
【請求項３６】
前記電圧センシング・オフセットは，前記入力センシング・オフセット電圧を供給する，異なる関連抵抗を有する相互結合された１対のトランジスタによって生成される，請求項３２に記載の装置。
【国際調査報告】
2007502513.tif 000009
2007502513.tif 000010
2007502513.tif 000011