(57)【要約】  トランジスタの制御ゲート（２８）およびウェル領域（１２）に、それぞれ、第１および第２の電圧を印加するステップを含む不揮発性メモリのトランジスタ（１０）の電荷蓄積場所から放電するための方法。第１の電圧はトランジスタの制御ゲートに印加され、制御ゲートは、トランジスタの選択ゲート（１８）に隣接して位置する一部を少なくとも有する。トランジスタは、制御ゲートの下に位置するトランジスタの構造の誘電体（２２，２６）内に配置されたナノクラスタ（２４）を有する電荷蓄積場所を含む。最後に、第２の電圧が、制御ゲートの下に位置するウェル領域（１２）に印加される。第１の電圧および第２の電圧の印加により、電荷蓄積場所のナノクラスタから電子を放出するために前記構造の両端に電圧差が発生する。
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【特許請求の範囲】
【請求項１】
トランジスタの電荷蓄積場所から放電するための方法であって、
第１の電圧をトランジスタの制御ゲートに印加することであって、前記制御ゲートが、前記トランジスタの選択ゲートに隣接する一部を少なくとも有し、前記トランジスタが、前記制御ゲートの下に位置する前記トランジスタの構造の誘電体内に配置されたナノクラスタを含む電荷蓄積場所を含む、前記第１の電圧をトランジスタの制御ゲートに印加すること、
第２の電圧を前記制御ゲートの下に位置するウェル領域に印加すること、を備え、
前記第１の電圧の印加および前記第２の電圧の印加により、前記電荷蓄積場所の前記ナノクラスタから電子を放出するために前記構造の両端に電圧差が発生する、方法。
【請求項２】
請求項１に記載の方法において、
前記トランジスタが、前記制御ゲートと前記選択ゲートとの間に位置する誘電体と、前記制御ゲートと前記選択ゲートとの間に位置する前記誘電体内に配置されたナノクラスタとを含む、方法。
【請求項３】
請求項１に記載の方法はさらに、前記制御ゲートに前記第１の電圧を印加すると同時に、前記選択ゲートに第３の電圧を印加することを含み、前記第３の電圧が前記第２の電圧から０ボルトの範囲内にほぼ含まれる、方法。
【請求項４】
請求項１に記載の方法において、
前記トランジスタがさらに、前記制御ゲートからみて前記選択ゲートの反対側に位置する第２の制御ゲートと、トランジスタの第２の構造の誘電体内に配置されたナノクラスタを含む第２の電荷蓄積場所と、前記第２の制御ゲートと前記選択ゲートとの間に位置する誘電体とを含み、
前記第２の電荷蓄積場所に蓄積された電荷を放電することは、
前記第２の制御ゲートに第３の電圧を印加すること、
前記第２の制御ゲートの下に位置するウェル領域に第４の電圧を印加することを含み、
前記第３の電圧の印加および前記第４の電圧の印加により、前記第２の電荷蓄積場所の前記ナノクラスタから電子を放出するために前記第２の構造の両端に電圧差が発生する、方法。
【請求項５】
複数のメモリ・セルを含むメモリ・アレイであって、
各メモリ・セルが、
基板上に位置する制御ゲートと、
前記基板上に位置する選択ゲートであって、前記制御ゲートが前記選択ゲートに隣接する一部を少なくとも含む、前記選択ゲートと、
前記制御ゲートと前記基板との間に位置する誘電体内に配置されたナノクラスタを含む電荷蓄積場所と、
前記制御ゲートと選択ゲートとの間に位置する誘電体と、
前記基板内の第１の電流端子領域と、
前記基板内の第２の電流端子領域と、
前記第１の電流端子領域と前記第２の電流端子領域との間に位置する前記基板内のチャネル領域とを備えているトランジスタを含み、
前記制御ゲートが、前記チャネル領域の少なくとも第１の部分の上に位置し、前記選択ゲートが、前記チャネル領域の少なくとも第２の部分の上に位置する、メモリ・アレイ。
【請求項６】
請求項５に記載のメモリ・アレイにおいて、
前記複数の各メモリ・セルの前記トランジスタがさらに、
前記制御ゲートからみて前記選択ゲートの反対側の前記基板上に位置する第２の制御ゲートと、
前記第２の制御ゲートと前記基板との間に位置する誘電体内に配置されたナノクラスタを含む第２の電荷蓄積場所と、
前記第２の制御ゲートと前記選択ゲートとの間に位置する誘電体とを含み、
前記第２の制御ゲートが、前記チャネル領域の少なくとも第３の部分の上に位置する、メモリ・アレイ。
【請求項７】
請求項５に記載のメモリ・アレイにおいて、
前記複数の各メモリ・セルの前記トランジスタがさらに、前記制御ゲートと前記選択ゲートとの間に位置する前記誘電体内に配置されたナノクラスタを含む、メモリ・アレイ。
【請求項８】
メモリ・アレイの行内に位置する複数のメモリ・セルのトランジスタの電荷蓄積場所から放電するための方法であって、
ワード線に第１の電圧を印加することであって、メモリ・アレイの行内に位置する複数のメモリ・セルの各メモリ・セルが、前記トランジスタの制御ゲートと基板との間に位置する誘電体内に配置されたナノクラスタを含む電荷蓄積場所を有するトランジスタを含み、前記複数の各メモリ・セルの前記トランジスタの前記制御ゲートが、前記ワード線と接続されるとともに前記基板上に位置し、前記複数の各メモリ・セルの前記トランジスタの前記制御ゲートの少なくとも一部が、前記制御ゲートと前記選択ゲートとの間に位置する誘電体を含む前記トランジスタの選択ゲートに隣接して位置する、前記ワード線に前記第１の電圧を印加すること、
前記基板内のウェル領域に第２の電圧を印加すること、を備え、
前記複数の各メモリ・セルの前記トランジスタに対して、前記第１の電圧の印加および前記第２の電圧の印加により、前記電荷蓄積場所の前記ナノクラスタから電子を放出するためにその中に配置された前記電荷蓄積場所の前記ナノクラスタを有する前記誘電体の両端に電圧差が発生する、方法。
【請求項９】
請求項８に記載の方法はさらに、前記第１のワード線に前記第１の電圧を印加すると同時に、第２のワード線に第３の電圧を印加することをさらに含み、
前記第２のワード線が前記複数の各メモリ・セルの前記トランジスタの前記選択ゲートと接続され、前記第３の電圧が前記第２の電圧から０ボルトの範囲内にほぼ含まれる、方法。
【請求項１０】
請求項８に記載の方法において、
前記複数の各メモリ・セルの前記トランジスタがさらに、前記制御ゲートからみて前記選択ゲートの反対側に位置する第２の制御ゲートと、前記トランジスタの前記第２の制御ゲートと前記基板との間に位置する誘電体内に配置されたナノクラスタを含む第２の電荷蓄積場所と、前記第２の制御ゲートと前記選択ゲートとの間に位置する誘電体と、を含み、前記複数の各メモリ・セルの前記トランジスタの前記第２の制御ゲートは、第２のワード線と接続されており、
前記複数の各メモリ・セルの前記トランジスタの前記第２の電荷蓄積場所に蓄積された電荷を放電することは、
前記第２のワード線に第３の電圧を印加すること、
前記基板内の前記ウェル領域に第４の電圧を印加すること、を含み、
前記複数の各メモリ・セルの前記トランジスタに対して、前記第３の電圧の印加および前記第４の電圧の印加により、前記第２の電荷蓄積場所の前記ナノクラスタから電子を放出するためにその中に配置された前記第２の電荷蓄積場所の前記ナノクラスタを有する前記誘電体の両端に電圧差が発生する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、メモリ・デバイスに関し、特に不揮発性メモリ・デバイスおよびその製造方法に関する。
【背景技術】
【０００２】
埋め込みシリコンナノ結晶を含む誘電体を有する不揮発性メモリ単一トランジスタ・ビットセルは、ホット・キャリア注入（ＨＣＩ注入）、逆ウェル／ソース・バイアスによるＨＣＩ注入、またはファウラー・ノールドハイム（ＦＮ）トンネリングを使用して、電子により帯電させることができることが分かっている。ナノ結晶は、ナノ結晶に対する頂部または底部誘電体を介してファウラー・ノールドハイム・トンネリングにより放電させることができる。当然、単一トランジスタ・ビットセルに対するＦＮトンネリング・プログラム／消去またはＨＣＩプログラム／ＦＮ消去のアレイ・アーキテクチャの研究も行われている。垂直ＦＮプログラミングは、非常に小さい電流による動作であるが、長いプログラミング時間（例えば、１〜１０ミリ秒程度）が必要になり、ビットセル当たり２つのトランジスタ、またはビット線方向に２本の並列導体を含む非効率的なビットセルである。ＨＣＩプログラミングの場合には、大きなプログラミング電流（例えば、１００〜２００μＡ程度）を必要とするが、ビットセルは効率的になり、およびプログラミングは高速（例えば、１〜１０マイクロ秒程度）になる。
【０００３】
また、酸化物−窒化物−酸化物（ＯＮＯ）蓄積層と組み合わせた場合、スプリット・ゲート・ビットセル内のソース側注入を、ホットホール消去またはＳＯＮＯＳデバイスの薄い頂部酸化物を介した消去と共に使用することができることも分かっている。しかし、ホットホール消去を行うと、酸化物が劣化し、読出し障害が起こり、ＯＮＯ層の薄い頂部酸化物消去を行うと、１００ミリ秒から１秒間程度の消去時間のために読出し障害を起こし易くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
それ故、信頼性の高いプログラム／消去動作を有し、また同時に書込み電力が小さくてすむビットセルが必要になる。
【発明を実施するための最良の形態】
【０００５】
以下に本発明を説明するが、この説明は例示としてのものであって、本発明は添付の図面により制限されない。図面中、類似の参照番号は類似の構成要素を示す。
当業者であれば、図面中の構成要素は、分かりやすく明確に示すためのものであって、必ずしも正確に縮尺したものでないことを理解し得る。例えば、図面中の構成要素のうちのあるものの寸法は、本発明の実施形態の理解を助けるために、他の構成要素より誇張されている。
【０００６】
図１は、本発明の一実施形態による電荷蓄積のために誘電体層内に埋め込まれているナノクラスタを含むスプリット・ゲートを有する不揮発性メモリ・デバイス１０の断面図である。メモリ・デバイス１０は、第１の導電性型のビットセル・ウェル１２を、該第１の導電性型とは逆の第２の導電性型のディープ・ウェル１４の上に有する基板を含む。一実施形態の場合には、第１の導電性型はｐ型ドーパントを含み、第２の導電性型はｎ型ドーパントを含む。
【０００７】
また、メモリ・デバイス１０は、選択ゲート・トランジスタ１５を含み、この選択ゲート・トランジスタは、ゲート誘電体１６およびゲート電極１８を含む。メモリ・デバイス１０は、さらに、制御ゲート・トランジスタ２１を含み、この制御ゲート・トランジスタは、少なくとも第１の誘電体２２、ナノクラスタの層２４、第２の誘電体２６およびゲート電極２８を含む。一実施形態の場合には、第１の誘電体２２、ナノクラスタの層２４、および第２の誘電体２６の構造は、電荷蓄積構造を形成していて、ナノクラスタは電荷蓄積のために使用される。さらに、第１の誘電体２２は、頂部酸化物／ナノクラスタ表面を含み、Ｆ／Ｎトンネリング誘電体を形成する。第２の誘電体２６は、底部酸化物／ナノクラスタ表面を含み、底部誘電体を形成する。一実施形態の場合には、ナノクラスタは、シリコンナノ結晶を含む。
【０００８】
選択ゲート・トランジスタ１５は、狭い誘電体２０により制御ゲート・トランジスタ２１から分離されている。狭い誘電体２０は、選択ゲート・トランジスタと制御ゲート・トランジスタとの間に、２００オングストローム以下（＜２０ｎｍ）程度の寸法を有する。狭い誘電体２０は、例えば、狭い酸化物サイドウォール誘電体を含むことができる。メモリ・デバイス１０は、また、ソース／ドレイン領域３０および３２も含む。ここで述べたメモリ・デバイス１０の種々の層およびドープ領域は、それぞれ当業者であれば周知の技術により作ることができる。
【０００９】
一実施形態の場合には、メモリ・デバイス１０は、ナノクラスタの層が第１および第２の誘電体層間に埋め込まれているスプリット・ゲート・デバイスを含む。スプリット・ゲート・デバイスは、不揮発性電荷蓄積を行うために使用される。すなわち、スプリット・ゲート・デバイスは、底部誘電体と頂部誘電体との間に埋め込まれているナノクラスタを含む制御ゲート・トランジスタ、およびゲート誘電体を含む選択ゲート・トランジスタを有する。第１および第２の誘電体層は、３５〜７０Å程度の厚さを有する誘電体を含む。さらに、スプリット・ゲート・デバイスのトランジスタは、ソース側注入を行うことができるように、狭い誘電体エリアにより分離されている。
【００１０】
表１および表２は、メモリ・デバイス１０の１ビット記憶セルに印加されるバイアスによるソース側注入の種々の例を示す。すなわち、表１は、メモリ・デバイス１０の１ビット記憶セルの頂部誘電体２６を介した、ファウラー・ノールドハイム・トンネリングによる消去動作を行うための種々のビットセル動作電圧を示す。さらに、表２は、メモリ・デバイス１０の１ビット記憶セルの底部誘電体２２を介した、ファウラー・ノールドハイム・トンネリングによる消去動作を行うための種々のビットセル動作電圧を示す。読出し電流は、書込み電流の方向から見て反対方向に流れる。
【００１１】
図１の実施形態の場合には、ビットセル動作電圧は下記の通りである。メモリ・デバイス１０のビットセル・ウェル１２は、ビットセル・ウェル電圧Ｖｐｗのｐ型ウェルを含む。選択ゲート１８は、ポリシリコン選択ゲートを含み、選択ゲート電圧Ｖｓｇがこのポリシリコン選択ゲートに印加される。制御ゲート２８は、ポリシリコン制御ゲートを含み、制御ゲート電圧Ｖｃｇがこのポリシリコン制御ゲートに印加される。ソースおよびドレイン領域（３０，３２）には、それぞれソース／ドレイン電圧、Ｖｓｏｕｒｃｅ／Ｖｄｒａｉｎが印加される。表中、Ｖｄｄは、正の供給電圧を示し、ｂ／ｃＶｔはビットセルしきい値電圧を示し、「フロート」は電圧の供給を受けてもいないし、アースもされていないことを示す。
【００１２】
【表１】
2007500938.tif 000003
【００１３】
【表２】
2007500938.tif 000004
図２は、本発明の別の実施形態による、誘電体層内に埋め込まれていて、ポリシリコン・スペーサの下に配置されているナノクラスタを含むスプリット・ゲートを有する不揮発性メモリ・デバイス４０の断面図である。図２の実施形態の場合には、デバイス４０は、ポリ・スペーサにより形成されている制御ゲート５２と共に構成されている。それ故、選択ゲート４４の両側に各１つのビットを記憶することにより、２つのビットを記憶することができる。
【００１４】
一実施形態の場合には、図２のデバイス４０に対する書込み動作のプログラミング電流は、約１〜１０μＡ程度の小さな電流であり、プログラミング時間は高速で約１〜１０マイクロ秒程度である。消去動作はビットセルのブロック上で行われ、消去電流は小さく、消去時間は約１０〜１００ミリ秒程度である。通常の不揮発性メモリ・デバイスの場合には、選択ゲートは約５０〜１００Å程度の酸化物の薄いゲート酸化物を使用する。薄いゲート酸化物は、低電圧トランジスタ酸化物に類似している。しかし、本発明のデバイス４０の場合には、選択ゲート４４は、約７０〜９０Å程度の厚さの高電圧酸化物を含む。このような高電圧酸化物は、入出力（Ｉ／Ｏ）トランジスタ酸化物に類似している。ビットセル・ウェル１２と対応する制御ゲートとの間で消去電圧を分割することができるように、ビットセル・ウェル１２に＋６Ｖまたは−６Ｖのバイアスをかける場合には、９０Åの厚さの酸化物が必要になる。
【００１５】
他の実施形態の場合には、デバイス４０は、選択ゲート・トランジスタ５８と、５０〜７０Å程度の厚さを有する底部酸化物４６、２０〜２５％程度の表面被覆のナノクラスタ４８の層、および約５０Å程度の厚さを有する高温酸化物（ＨＴＯ）にて形成される頂部酸化物５０からなる薄膜蓄積スタックと、薄膜蓄積（ＴＦＳ）スタック上にて選択ゲート４４の両側にサイドウォール・スペーサ制御ゲート５２とを有するナノクラスタをベースとするメモリ・デバイスを含む。頂部酸化物５０はＨＴＯを含む。何故なら、ＨＴＯは堆積酸化物であり、低温酸化物（例えば、ＴＥＯＳ）内の多くの電子またはホールトラップサイトの数と比較した場合、堆積酸化物内の電子またはホールトラップサイトの数を最小限度にするからである。それ故、薄膜蓄積スタックは、各ゲート電極５２の下に配置される領域内に、頂部酸化物５０、ナノクラスタ４８および底部酸化物４６を含む。さらに、メモリ・デバイス４０は、ソース側注入プログラミングのために、また頂部酸化物５０を介したファウラー・ノールドハイム・トンネリング消去のために構成されている。ここで述べたメモリ・デバイス４０の種々の層およびドープ領域は、それぞれ当業者であれば周知の技術により作ることができる。
【００１６】
表３および表４は、メモリ・デバイス４０の２ビット記憶セルに印加されるバイアスによるソース側注入の種々の例を示す。すなわち、表３は、メモリ・デバイス４０の２ビット記憶セルの頂部誘電体５０を介したファウラー・ノールドハイム・トンネリングによる消去動作を行うための種々のビットセル動作電圧を示す。さらに、表４は、メモリ・デバイス４０の２ビット記憶セルの底部誘電体４６を介した、ファウラー・ノールドハイム・トンネリングによる消去動作を行うための種々のビットセル動作電圧を示す。読出し電流は書込み電流の方向から見て反対方向に流れる。
【００１７】
図２の実施形態の場合には、ビットセル動作電圧は下記の通りである。メモリ・デバイス１０のビットセル・ウェル１２は、ビットセル・ウェル電圧Ｖｐｗのｐ型ウェルを含む。選択ゲート４４はポリシリコン選択ゲートを含み、選択ゲート電圧Ｖｓｇがこのポリシリコン選択ゲートに印加される。制御ゲート５２は、ポリシリコン制御ゲートを含み、第１および第２の制御ゲート電圧Ｖｃｇ１、Ｖｃｇ２がそれぞれこのポリシリコン制御ゲートに印加される。ソースおよびドレイン領域（３０，３２）には、それぞれソース／ドレイン電圧Ｖｓｏｕｒｃｅ／Ｖｄｒａｉｎが印加される。表中、Ｖｄｄは、正の供給電圧を示し、ｂ／ｃＶｔはビットセルしきい値電圧を示し、Ｖｏはナノ結晶が１つまたは複数の電子で帯電されているプログラムされたしきい値電圧を示し、「フロート」は電圧の供給も受けてもいないし、アースもされていないことを示す。
【００１８】
【表３】
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【００１９】
【表４】
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図３は、本発明の別の実施形態による、不揮発性メモリ・デバイス７０の概略図である。メモリ・デバイス７０は、例えば、参照番号７２、７４、７６および７８で示される、本明細書に記載する種々の実施形態によるビットセルが行および列に配置されているビットセルのアレイを含む。メモリ・デバイス７０は、さらに、ロウ・デコーダ８０、コラム・デコーダ８２、センス・アンプ８４、およびロウ・デコーダ８０やコラム・デコーダ８２を制御するための制御回路８８を含む。ロウ・デコーダ８０は、アドレス入力９０を介してアドレス情報を受信する。コラム・デコーダ８２は、アドレス入力９２を介してアドレス情報を受信する。センス・アンプは、コラム・デコーダ８２から信号情報を受信し、データ出力９４から増幅した情報またはデータを出力する。ロウ・デコーダ８０は、アドレス入力９０で受信されたアドレス情報をデコードし、適当なワード線９６、９８に情報を出力する。コラム・デコーダ８２は、アドレス入力９２で受信されたアドレス情報をデコードし、ビット線１００、１０２、１０４を介して情報を受信する。
【００２０】
一実施形態の場合には、ビットセル７２は、選択ゲート・トランジスタ１１２と、ゲート・トランジスタ１１２の両側に配置されたサイドウォール・トランジスタ１１４、１１６とを有するメモリ・デバイスを含む。サイドウォール・トランジスタ１１４および１１６は、それぞれ誘電ナノクラスタ薄膜蓄積メモリ・スタック１１８および１２０を含む。誘電ナノクラスタ薄膜蓄積メモリ・スタック１１８および１２０は、図１、図２または図４におけるそれらと類似のスタックを含む。ビットセル７２は、さらに、それぞれ対応するビット線１０２および１０４と接続されたソース／ドレーン領域１２２および１２４を含む。さらに、ビットセル７２は、参照番号１２６で示されるように、電圧電位ＶＷＥＬＬと接続された深いウェル領域を含む。
【００２１】
図４は、本発明の別の実施形態による、浅いインプラント（１３２，１３４）を含む不揮発性メモリ・デバイス１３０の断面図である。制御ゲート・トランジスタ（５４，５６）のスペーサ装置の電荷−中性（charge-neutral）制御ゲートしきい値電圧については、仮定を行わなかった。選択ゲート（４４）を形成した後、浅いアンチモンまたはヒ素インプラント（１３２，１３４）を使用することで、各スペーサ装置のしきい値電圧Ｖｔをゼロ・ボルト（０Ｖ）以下にすることができ、それにより読出し動作中の制御ゲートのバイアスの必要性が軽減される。すなわち、メモリ・デバイス４０は、ヒ素（Ａｓ）またはアンチモン（Ｓｂ）の自己整合カウンタ・ドープ・インプラントを使用して、各スペーサ装置の下に選択的低チャネル・ドープによって作られる。ＡｓおよびＳｂのカウンタ・ドーパントは、その後の処理ステップで実質的に拡散しないように、それらの機能により選択される。さらに、スペーサ装置は、約２００〜１０００オングストローム程度のチャネル領域、すなわち短チャネル素子を有する。それ故、スペーサ装置のしきい値電圧は、短チャネル・スペーサ装置の性能特性の劣化なしに下げられる。
【００２２】
特定の導電性型または電位の極性に関連して本発明を説明してきたが、当業者であれば導電性型および電位の極性を逆にしてもよいことを理解し得る。
上記説明では、特定の実施形態を参照しながら本発明を説明してきたが、当業者であれば、添付の特許請求の範囲に記載するように、本発明の範囲から逸脱することなしに種々の修正および変更を行うことができることを理解し得る。それ故、説明および図面は例示としてのものであって、本発明を制限するものではないと見なすべきであり、このようなすべての修正は本発明の範囲内に含まれる。
【００２３】
特定の実施形態に関して利益、他の利点、および問題の解決方法について説明してきたが、利益、利点、問題の解決方法、および、こうした利益、利点、問題の解決方法をもたらし、またはより顕著なものにする構成要素は、全ての請求項または何れかの請求項において、重要とされ、要求され、または不可欠とされる機能や構成要素であると見なされるべきではない。本明細書で使用した、「備える」「備えている」またはこれらの任意の他の派生語は、列挙した構成要素を含むプロセス、方法、物品または装置が、これらの構成要素のみを含むのではなく、明確に列挙されていない構成要素や、このようなプロセス、方法、物品、装置に固有の他の構成要素を含むことができるようにあらゆるものを含むことができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態による電荷蓄積のために誘電体層内に埋め込まれているナノクラスタを含むスプリット・ゲートを有する不揮発性メモリ・デバイスの断面図。
【図２】本発明の別の実施形態による、誘電体層内に埋め込まれていて、ポリシリコン・スペーサの下に配置されているナノクラスタを含むスプリット・ゲートを有する不揮発性メモリ・デバイスの断面図。
【図３】本発明の別の実施形態による不揮発性メモリ・デバイスの概略図。
【図４】本発明の別の実施形態による浅いインプラントを含む不揮発性メモリ・デバイスの断面図。
【図１】
2007500938.tif 000007
【図２】
2007500938.tif 000008
【図３】
2007500938.tif 000009
【図４】
2007500938.tif 000010
【国際調査報告】
2007500938.tif 000011