(57)【要約】  本発明は、信号プロセッサ、及び信号プロセッサを使用する方法に係る。１つの態様において、本発明は、あるクロックレートを有するパルス巾変調器と、このパルス巾変調器の出力を受け取るように構成されたデジタルフィルタとを備えた信号プロセッサであって、前記デジタルフィルタが、歪を抑制するように前記クロックレートで前記出力をサンプリングするような信号プロセッサに係る。別の態様において、本発明は、第１分解能を有する第１のパルスコード変調信号を、前記第１分解能より小さい第２分解能を有する第２のパルスコード変調信号へと変調するステップを備えた方法に係る。この態様は、更に、前記第２のパルスコード変調信号を、あるクロックレートを有する複数の時間パルスを含む第３信号へと変調するステップと、前記第３信号の歪を抑制するように前記複数の時間パルスをデジタルドメインにおいてフィルタリングするステップとを備えている。
2007532033.tif 000002
【特許請求の範囲】
【請求項１】
あるクロックレートを有するパルス巾変調器と、
前記パルス巾変調器の出力を受け取るように構成されたデジタルフィルタと、
を備え、前記出力は、歪を含み、そして前記デジタルフィルタは、前記歪を抑制するように前記クロックレートで前記出力をサンプリングするようにされた信号プロセッサ。
【請求項２】
オーバーサンプリング変調器を更に備えた、請求項１に記載の信号プロセッサ。
【請求項３】
前記オーバーサンプリング変調器はシグマ−デルタ型変調器を含む、請求項２に記載の信号プロセッサ。
【請求項４】
前記オーバーサンプリング変調器は前記パルス巾変調器の上流にある、請求項３に記載の信号プロセッサ。
【請求項５】
前記オーバーサンプリング変調器は、ある周期及びある合計レベル数をもつオーバーサンプル信号を発生し、そして前記クロックレートは、前記オーバーサンプル信号における前記合計レベル数をＭとすれば、前記周期のＭ倍である、請求項４に記載の信号プロセッサ。
【請求項６】
前記シグマ−デルタ型変調器は、一次のシグマ−デルタ型変調器を含む、請求項５に記載の信号プロセッサ。
【請求項７】
前記パルス巾変調器の上流にフィルタを更に備えた、請求項３に記載の信号プロセッサ。
【請求項８】
前記デジタルフィルタはＩＩＲフィルタを含む、請求項１に記載の信号プロセッサ。
【請求項９】
前記ＩＩＲフィルタは単極フィルタを含む、請求項８に記載の信号プロセッサ。
【請求項１０】
前記デジタルフィルタはローパスフィルタを含む、請求項１に記載の信号プロセッサ。
【請求項１１】
前記デジタルフィルタを含むフィードバック経路を更に備えた、請求項１に記載の信号プロセッサ。
【請求項１２】
請求項１に記載の信号プロセッサを備えた集積回路チップシステム。
【請求項１３】
前記システムは２チャンネル出力を供給する、請求項１２に記載の集積回路チップシステム。
【請求項１４】
前記システムは８チャンネル出力を供給する、請求項１２に記載の集積回路チップシステム。
【請求項１５】
請求項１に記載の信号プロセッサを備えたポータブルオーディオプレーヤ。
【請求項１６】
デジタルオーディオ信号ソースを更に備えた、請求項１５に記載のポータブルオーディオプレーヤ。
【請求項１７】
前記デジタルオーディオソースはメモリ媒体リーダーを含む、請求項１５に記載のポータブルオーディオプレーヤ。
【請求項１８】
前記メモリ媒体リーダーは光学的ディスクリーダーを含む、請求項１７に記載のポータブルオーディオプレーヤ。
【請求項１９】
前記デジタルオーディオ信号ソースはデジタルオーディオファイルを記憶するためのメモリを含む、請求項１６に記載のポータブルオーディオプレーヤ。
【請求項２０】
前記デジタルオーディオ信号ソースはデジタル受信器を含む、請求項１６に記載のポータブルオーディオプレーヤ。
【請求項２１】
請求項１に記載の信号プロセッサを備えたオーディオ電力増幅システム。
【請求項２２】
ＲＣ型復調フィルタを更に備えた、請求項２０に記載のオーディオ電力増幅システム。
【請求項２３】
パルス巾変調後に存在するデジタル信号の歪を抑制するためのデジタル回路において、前記パルス巾変調は、あるクロックレートで行われ、そして前記デジタル回路は、前記歪を有する前記信号を受け取ると共に、前記歪を抑制するように前記クロックレートで前記信号をサンプリングするよう構成されたデジタルフィルタを備えているデジタル回路。
【請求項２４】
歪を伴う出力を有するパルス巾変調器と、
前記出力をサンプリングしそしてデジタルドメインにおいて前記歪を抑制するための手段と、
を備えたデジタル信号処理回路。
【請求項２５】
オーバーサンプリング変調器を更に備えた、請求項２４に記載のデジタル信号処理回路。
【請求項２６】
前記オーバーサンプリング変調器はシグマ−デルタ型変調器を含む、請求項２５に記載のデジタル信号処理回路。
【請求項２７】
前記シグマ−デルタ型変調器は一次のシグマ−デルタ型変調器を含む、請求項２６に記載のデジタル信号処理回路。
【請求項２８】
前記オーバーサンプリング変調器は前記パルス巾変調器の上流にある、請求項２５に記載のデジタル信号処理回路。
【請求項２９】
前記オーバーサンプリング変調器は、ある周期及びある合計レベル数をもつオーバーサンプル信号を発生し、そして前記パルス巾変調器は、前記オーバーサンプル信号における前記合計レベル数をＭとすれば、少なくとも前記周期のＭ倍であるクロックレートで動作する、請求項２８に記載のデジタル信号処理回路。
【請求項３０】
前記パルス巾変調器の上流にフィルタを更に備えた、請求項２５に記載のデジタル信号処理回路。
【請求項３１】
請求項２４に記載の信号プロセッサを備えた集積回路チップシステム。
【請求項３２】
前記システムは２チャンネル出力を供給する、請求項３１に記載の集積回路チップシステム。
【請求項３３】
前記システムは８チャンネル出力を供給する、請求項３１に記載の集積回路チップシステム。
【請求項３４】
請求項２４に記載の信号プロセッサを備えた音声電力増幅システム。
【請求項３５】
ＲＣ型復調フィルタを更に備えた、請求項３４に記載の音声電力増幅システム。
【請求項３６】
請求項２４に記載の信号プロセッサを備えたポータブルオーディオプレーヤ。
【請求項３７】
デジタルオーディオ信号ソースを更に備えた、請求項３６に記載のポータブルオーディオプレーヤ。
【請求項３８】
前記デジタルオーディオ信号ソースはメモリ媒体リーダーを含む、請求項３７に記載のポータブルオーディオプレーヤ。
【請求項３９】
前記メモリ媒体リーダーは光学的ディスクリーダーを含む、請求項３８に記載のポータブルオーディオプレーヤ。
【請求項４０】
前記デジタルオーディオ信号ソースはデジタルオーディオファイルを記憶するためのメモリを含む、請求項３７に記載のポータブルオーディオプレーヤ。
【請求項４１】
前記デジタルオーディオ信号ソースはデジタル受信器を含む、請求項３７に記載のポータブルオーディオプレーヤ。
【請求項４２】
前記サンプリングは前記パルス巾変調器のクロックレートで行われる、請求項２４に記載のデジタル信号処理回路。
【請求項４３】
閉ループデジタル回路を備えていて、デジタル入力信号を変調するための信号プロセッサにおいて、
エンコーダ段より上流で且つエンコーダ段に結合された第１フィルタ段を含む順方向経路を備え、前記エンコーダ段は、一次のシグマ−デルタ型変調器及びパルス巾変調器を含み、前記シグマ−デルタ型変調器は、ある周期及びある合計レベル数を有するオーバーサンプル信号を発生し、そして前記パルス巾変調器は、前記オーバーサンプル信号における前記合計レベル数をＭとすれば、少なくとも前記周期のＭ倍であるクロックレートで動作し、更に、前記順方向経路は、歪を有する出力を発生し、そして
前記歪を抑制するようにデジタルドメインにおいて前記出力をサンプリングするデジタルフィルタを含むフィードバック経路、
を備えた信号プロセッサ。
【請求項４４】
前記デジタルフィルタは前記出力を前記クロックレートでサンプリングする、請求項４３に記載の信号プロセッサ。
【請求項４５】
前記信号プロセッサは、オーディオ周波数帯域において約−１ｄｂまでの変調深さを示す、請求項４３に記載の信号プロセッサ。
【請求項４６】
前記信号プロセッサは、全高調波歪を約９０−１００ｄｂに減少する、請求項４３に記載の信号プロセッサ。
【請求項４７】
出力を有するデジタルパルス巾変調回路に結合されたデジタルオーバーサンプリング回路と、
デジタルドメインにおいて前記出力をサンプリングするデジタルフィルタを含むフィードバック経路と、
を備えた信号プロセッサ。
【請求項４８】
パルスコード変調デジタル信号を受け取りそしてパルス巾変調デジタル出力信号を発生するように構成された集積回路チップにおいて、前記出力信号は歪を有し、この歪は、少なくとも前記パルス巾変調デジタル信号のクロックレートで動作するデジタルフィルタにより抑制される集積回路チップ。
【請求項４９】
第１分解能を有する第１のパルスコード変調信号を、第２分解能を有する第２のパルスコード変調信号へと変調するステップであって、前記第２分解能が前記第１分解能より小さいようなステップと、
前記第２のパルスコード変調信号を、あるクロックレートを有する複数の時間パルスを含む第３信号へと変調するステップと、
前記第３信号の歪を抑制するように前記複数の時間パルスをデジタルドメインにおいてフィルタリングするステップと、
を備えた方法。
【請求項５０】
前記第１分解能は１２ビットから２４ビットである、請求項４９に記載の方法。
【請求項５１】
前記第１分解能は１６ビットである、請求項５０に記載の方法。
【請求項５２】
前記第２分解能は２ビットから６ビットである、請求項４９に記載の方法。
【請求項５３】
前記第２分解能は４ビットである、請求項５２に記載の方法。
【請求項５４】
前記第１のパルスコード変調信号を変調する前記ステップは、シグマ−デルタ型変調器を使用することを含む、請求項４９に記載の方法。
【請求項５５】
前記シグマ−デルタ型変調器は一次のシグマ−デルタ型変調器である、請求項５４に記載の方法。
【請求項５６】
前記第２のパルスコード変調信号を変調する前記ステップは、パルス巾変調器を使用することを含む、請求項４９に記載の方法。
【請求項５７】
前記フィルタリングは、デジタルフィルタを使用することを含む、請求項４９に記載の方法。
【請求項５８】
前記デジタルフィルタはＩＩＲフィルタを含む、請求項５７に記載の方法。
【請求項５９】
前記ＩＩＲフィルタは単極フィルタを含む、請求項５８に記載の方法。
【請求項６０】
前記デジタルフィルタはローパスフィルタを含む、請求項５７に記載の方法。
【請求項６１】
前記フィルタリングは、前記第１分解能を有するフィードバック信号を形成することを含む、請求項４９に記載の方法。
【請求項６２】
前記複数の時間パルスは、実質的に小さな範囲の時間パルスである、請求項４９に記載の方法。
【請求項６３】
前記第１のパルスコード変調信号を変調する前記ステップは、ある周期及びある合計レベル数を有するオーバーサンプル信号を発生することを含み、前記第２のパルスコード変調デジタル信号を変調する前記ステップは、前記オーバーサンプル信号における前記合計レベル数をＭとすれば、少なくとも前記周期のＭ倍であるクロックレートで行われる、請求項４９に記載の方法。
【請求項６４】
前記フィルタリングは、前記クロックレートでサンプリングすることを含む、請求項４９に記載の方法。
【請求項６５】
前記第３信号を増幅して、増幅された出力を発生するステップを更に含む、請求項４９に記載の方法。
【請求項６６】
前記増幅された出力からアナログ信号を生成するステップを更に含む、請求項６５に記載の方法。
【請求項６７】
前記生成するステップは、ＲＣフィルタ回路を使用することを含む、請求項６６に記載の方法。
【請求項６８】
第１分解能を有する第１のパルスコード変調信号を、第２分解能を有する第２のパルスコード変調信号へと変調する手段であって、前記第２分解能が前記第１分解能より小さいような手段と、
前記第２のパルスコード変調信号を、あるクロックレートを有する複数の時間パルスを含む第３信号へと変調する手段と、
前記第３信号の歪を抑制するように前記複数の時間パルスをデジタルドメインにおいてフィルタリングする手段と、
を備えた装置。
【請求項６９】
前記フィルタは積分器である、請求項７に記載の信号プロセッサ。
【請求項７０】
前記システムは３チャンネル出力を発生する、請求項１２に記載の集積回路チップシステム。
【請求項７１】
前記システムは６チャンネル出力を発生する、請求項１２に記載の集積回路チップシステム。
【請求項７２】
ＬＣ型の復調フィルタを更に備えた、請求項２０に記載のオーディオ電力増幅システム。
【請求項７３】
前記フィルタは積分器である、請求項３０に記載の信号プロセッサ。
【請求項７４】
前記システムは３チャンネル出力を発生する、請求項３２に記載の集積回路チップシステム。
【請求項７５】
前記システムは６チャンネル出力を発生する、請求項３２に記載の集積回路チップシステム。
【請求項７６】
ＬＣ型の復調フィルタを更に備えた、請求項３４に記載のオーディオ電力増幅システム。
【請求項７７】
前記信号プロセッサは、オーディオ周波数帯域において約０ｄｂまでの変調深さを示す、請求項４３に記載の信号プロセッサ。
【請求項７８】
前記信号プロセッサは、全高調波歪を約９０−１４０ｄｂへと減少する、請求項４３に記載の信号プロセッサ。
【請求項７９】
前記第１分解能は１２ビットから４８ビットである、請求項４９に記載の方法。
【請求項８０】
前記生成するステップは、ＬＣフィルタ回路を使用することを含む、請求項６６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理技術に係り、より詳細には、例えば、デジタルオーディオ信号のようなデジタル信号を処理するための装置及び方法に係る。
【背景技術】
【０００２】
アナログ電力増幅器で増幅するためにデジタル／アナログコンバータを使用してデジタル信号を処理できることが文書で示されている。例えば、エリックブレシュ及びワインＴパジェット氏は、“TMS320C67-Based Design Of A Digital Audio Power Amplifier Introducing Novel Feedback Strategy”(http://www.ti.com/sc/docs/general/dsp/fest99/poster/hbreschpadgett.pdf)において、オーディオ信号に関連して使用されるこのような増幅技術を説明している。図１は、ブレシュ及びパジェット氏により説明されたクラスＤタイプのオーディオ電力増幅器の基本的構造を示す。
【０００３】
コンパクトディスク（ＣＤ）プレーヤのようなあるデジタルオーディオ信号源は、パルスコード変調されたデジタルオーディオ信号を発生する。このようなデジタルオーディオ信号は、１６ビットの分解能及び４４．１ｋＨｚのサンプリング周波数を有することができる。しかしながら、オーディオ信号は、特定の用途で有用であるようにするために、変調及び増幅することが必要となる。
【０００４】
デジタルデータ流をアナログ信号として表わすことのできる技術は多数ある。１つのこのような技術は、シグマ−デルタ変調器の使用を含み、そして別の技術は、パルス巾変調器の使用を含む。
【０００５】
これら２つの技術の各々は、特定用途に対して幾つかの利点及び欠点を有している。例えば、シグマ−デルタ変調器からの出力は、高い精度を有し、あるオーディオ装置用途に対してノイズの量は比較的低く且つ全高調波歪（ＴＨＤ）の量は適度なものである（おそらく約０．００１％）。ジェームスキャンディ及びガバーテーム氏により“OverSampling Delta-Sigma Data Converters”(ISBN0-87942-285-8)に文書化されたように、あるシグマ−デルタ変調器に使用される１つの従来の技術は、１６ビットオーディオデータのストリームを、より高いクロックレートの４ビットデータのストリームに変換する。又、４ビットへのこのような量子化に関連したノイズは、その全てが比較的高い周波数で現われるように「整形」できることも文書化されている。しかしながら、このような技術（少なくとも、あるオーディオ装置用途に対する）の１つの欠点は、シグマ−デルタ変調器からのデジタル出力を、データ流に存在する可変周波数のために、アナログ電圧に容易に変換できないことである。
【０００６】
パルス巾変調器は、低い制御された周波数をもつ出力を発生することができ、これは、クラスＤタイプのオーディオ電力増幅器を駆動できると共に、比較的容易にアナログ電圧に変換することができる。更に、あるパルス巾変調技術で導入されるエラーは、あるシグマ−デルタ変調技術より低いものである。
【０００７】
ある開発者は、シグマ−デルタ変調技術の正の歪及びノイズ性能特性と、パルス巾変調技術の低い周波数及び予想可能な出力特性とを伴う信号を発生するよう試みている。例えば、ブレシュ及びパジェット氏は、１つのこのような試みを“TMS320C67-Based Design of a Digital Audio Power Amplifier Introducing Novel Feedback Strategy”において文書化している。更に、Ｋ．Ｐ．ソザスキー、Ｒ．ストラゼレッキー、及びＺ．フェディクザキ氏により、“Digital Control Circuit for Class-D Audio Power Amplifier”において、シグマ−デルタ型変調器とパルス巾変調器を結合する試みにより、オーディオ周波数帯域（即ち２０Ｈｚから２０ｋＨｚ）において７５ｄｂに近い信号対雑音比が得られたことが述べられている。しかしながら、このような性能は、特定のユーザに対するある環境では不充分であるか又は受け容れられないことがある。
【０００８】
パルス巾変調器がオーディオ信号のような信号に歪（オーディオ周波数帯域内の高調波成分により生じると考えられる）を導入することを認識して、ある開発者は、（１）シグマ−デルタ・対・パルス巾変調回路を使用して、アナログ信号を生成し、次いで、（２）そのアナログ出力を閉ループシステムにおいてフィードバックして、エラー信号を生成することにより、歪を減少するように試みている。デラノ氏の米国特許第６，５１５，６０４号には、エラー信号を生成するこのようなシステムが述べられている。ブレシュ及びパジェット氏は、“TMS320C67-Based Design of a Digital Audio Power Amplifier Introducing Novel Feedback Strategy”においてこの形式の別のシステムを説明している。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、ある用途又はユーザについては、デジタルドメインにおける歪を修正することが望まれる。更に、少なくとも、特定のオーディオ装置用途に対して、シグマ−デルタ変調器と同様に高度のノイズ整形を行うことのできる信号プロセッサをもたせることが望ましい。このような信号プロセッサの付加的な好ましい特性は、特定の周波数範囲（例えば、オーディオ周波数範囲）において大きな信号振幅を発生できるような変調深さと、例えば、簡単なデジタルドライバに接続されたＲＣネットワークを使用して、簡単なデジタル／アナログコンバータを形成できるように、所与の時間周期に対して比較的小さい且つ固定数の値を使用すること、との両方を含むことができる。このような信号プロセッサの更に別の望ましい特性は、あるクラスＤタイプのオーディオ電力増幅器に使用されるタイプのスイッチ（例えば、ＭＯＳＦＥＴ）を駆動するのに使用できる低い出力周波数である。
【課題を解決するための手段】
【００１０】
１つの態様において、本発明は、あるクロックレートを有するパルス巾変調器を伴う信号プロセッサを特徴とする。又、この態様の信号プロセッサは、パルス巾変調器の出力を受け取るように構成されたデジタルフィルタを備え、前記出力は歪を含み、そして前記デジタルフィルタは、歪を抑制するために前記クロックレートで前記出力をサンプリングする。
【００１１】
別の態様において、本発明は、パルス巾変調の後に存在するデジタル信号における歪を抑制するためのデジタル回路を特徴とするもので、パルス巾変調は、あるクロックレートで行われ、そして前記デジタル回路は、歪を有する信号を受け取って前記クロックレートで信号をサンプリングするように構成されたデジタルフィルタを備えている。
【００１２】
更に別の態様において、本発明は、歪を伴う出力を有するパルス巾変調器を含むデジタル信号処理回路であって、前記出力をサンプリングすると共にデジタルドメインにおいて歪を抑制するための手段を更に備えた回路を特徴とする。
【００１３】
更に別の態様において、本発明は、デジタル入力信号を変調するための信号プロセッサを特徴とする。この態様のプロセッサは、エンコーダ段より上流でそのエンコーダ段に結合されたフィルタをもつ順方向経路を有する閉ループデジタル回路を備え、前記エンコーダ段は、一次のシグマ−デルタ型変調器と、パルス巾変調器とを有する。このような態様において、シグマ−デルタ型変調器は、ある周期及びある合計レベル数を有するオーバーサンプルされた信号を発生し、そしてパルス巾変調器は、前記周期のＭ倍のクロックレートで動作し、但し、Ｍは、前記オーバーサンプルされた信号における合計レベル数であり、そして前記順方向経路は、出力及び歪を生じさせる。又、このような態様では、プロセッサは、更に、歪を抑制するためにデジタルドメインにおいて出力をサンプリングするローパス単極ＩＩＲフィルタを有するフィードバック経路を備えている。
【００１４】
別の態様において、本発明は、出力を有するパルス巾変調回路に結合されたオーバーサンプリング回路を備えた信号プロセッサを特徴とする。又、この態様において、信号プロセッサは、デジタルドメインにおいて出力をサンプリングするデジタルフィルタをもつフィードバック経路も備えている。
【００１５】
更に別の態様において、本発明は、パルスコード変調のデジタル信号を受信し、そして歪を有するパルス巾変調のデジタル信号を発生するように構成された集積回路チップを特徴とし、前記歪は、パルス巾変調のデジタル信号のクロックレートで動作するデジタルフィルタにより抑制される。
【００１６】
更に別の態様において、本発明は、第１分解能を有する第１のパルスコード変調信号を、第２分解能を有する第２のパルスコード変調信号へと変調するステップであって、前記第２分解能が前記第１分解能より小さいようなステップを備えた方法を特徴とする。このような態様では、この方法は、前記第２のパルスコード変調信号を、あるクロックレートで発生される複数の時間パルスを有する第３信号へと変調するステップと、デジタルドメインにおいて前記複数の時間パルスをフィルタリングして前記第３信号における歪を抑制するステップも備えている。
【００１７】
更に別の態様において、本発明は、第１分解能を有する第１のパルスコード変調信号を、第２分解能を有する第２のパルスコード変調信号へと変調する手段であって、前記第２分解能が前記第１分解能より小さいような手段を備えた装置を特徴とする。このような態様では、前記装置は、前記第２のパルスコード変調信号を、あるクロックレートをもつ複数の時間パルスを有する第３信号へと変調する手段と、デジタルドメインにおいて前記複数の時間パルスをフィルタリングして前記第３信号における歪を抑制する手段も備えている。
【発明を実施するための最良の形態】
【００１８】
本発明の前記特徴及び他の態様は、添付図面を参照して以下に詳細に説明する。
添付図面は、例示に過ぎず、特許請求の範囲に規定された本発明の範囲を何ら限定するものではないことを理解されたい。
本発明の実施形態に基づく装置、システム及び方法の種々の実施形態を、添付図面を参照して以下に説明する。
【００１９】
本発明の一実施形態において、信号プロセッサ２００は、デジタルワイドビット入力信号を受け取り、そして完全にデジタルドメインにあるフィードバックを使用して、エラーを修正する。エラーは、入力信号２０５をパルス巾変調するプロセスにより出力信号２３５に導入され得るものである。本発明の種々の実施形態は、例えば、（１）光学ディスクプレーヤ（例えば、デジタル多様性ディスク（ＤＶＤ）プレーヤ）で使用するための集積回路チップ５０１であって、少なくとも２つの信号プロセッサ２００−１及び２００−２（即ち、一方は左チャンネル出力用、及び他方は右チャンネル出力用）を含むようなチップ５０１と、（２）周囲サウンドのオーディオ電力増幅器に使用するための集積回路チップ５５１であって、８つの信号プロセッサ２００−１から２００−８（即ち８つの出力チャンネルの各々に対して１つづつ）を含むようなチップ５５１と、（３）ヘッドホンを有することのできるポータブル電子プレーヤ６００であって、少なくとも１つの信号プロセッサ２００が、例えば、ヘッドホン増幅器のようなデジタル電力増幅システム３００に関連して使用されるようなプレーヤ６００と、（４）工業用オートメーションシステムに使用できるような汎用のデジタル／アナログコンバータ（例えば、１６ビットデジタルアナログコンバータ）と、（５）テレコミュニケーション装置（例えば、移動又はセルラー電話）に使用するために集積回路チップとを含むことができる。
【００２０】
図２に示すように、本発明の一実施形態は、閉ループ信号プロセッサ２００を特徴とし、これは、完全にデジタルドメインにあるパルス巾変調された出力信号２３５をサンプリングして歪を評価及び修正するデジタルフィルタ２４０を実施するものである。特に、図２は、本発明の一実施形態による閉ループ信号プロセッサ２００のブロック図である。この実施形態では、デジタル入力信号２０５は、積分段２２０及びエンコーダ段２３０を含む順方向経路に通され、そしてこの実施形態の制御回路を閉じる完全デジタルフィードバック経路により増大される。デジタル入力信号２０５は、例えば、４４．１ｋＨｚ周波数の１６ビットパルスコード変調信号でよい。図２に示す実施形態のデジタルフィルタ２４０は、エンコーダ段２３０により生じた歪（より詳細には、オーバーサンプリングフィルタ２３２とパルス巾変調器２３４との結合を有する実施形態の変換技術により生じた歪）を捕獲する上で助けとなり得る。というのは、この実施形態のデジタルフィルタ２４０は、パルス巾変調信号２３５のサブインターバルの各々をサンプリングし、そしてローパスフィルタを使用してパルス巾変調デジタル信号２３５のデータストリームを平滑化する。
【００２１】
一実施形態のフィルタ段２２０は、単一のデジタル積分器（即ち原点極をもつ単極フィルタ）でよい。このような実施形態では、フィルタ段２２０は、デジタル入力信号２０５と、フィルタされた信号２３６との間の差を受け取って累積する。最終的に、このようなフィルタ段２２０は、その差を厳密にゼロに又はほぼゼロに修正する（即ちエラーをゼロに修正する）上で助けとなる。従って、一実施形態では、フィルタ段の伝達関数は、積分器−Ｈ（ｓ）＝１／ｓでよい。フィルタ出力信号２２５は、エンコーダ段２３０へ送られる。別の実施形態では、フィルタ段２２０は、二次素子でよい。
【００２２】
一実施形態のエンコーダ段２３０は、フィルタ出力信号２２５（この実施形態では、パルスコード変調信号の形態でよい）をパルス巾変調信号２３５へ変調することができる。図２に示す実施形態のエンコーダ段２３０は、オーバーサンプリングフィルタ２３２及びパルス巾変調器２３４を備えている。このような実施形態のオーバーサンプリングフィルタ２３２は、例えば、一次のシグマ−デルタ型変調器でよい。一実施形態において、オーバーサンプリングフィルタ２３２は、４４．１ｋＨｚの１６ビットフィルタ出力信号２２５を、１．４１１ＭＨｚの４ビットオーバーサンプル信号２２７へ変調することができる（即ち３２＊４４．１ｋＨｚ、これは、「３２ｘ」オーバーサンプリングとも称される）。他の実施形態では、オーバーサンプリングフィルタ２３２は、ワイドビット信号（例えば、１２−２４ビット）を、数ビット（例えば、２−６ビット）のみの信号へ変調することができる。このような実施形態のオーバーサンプリングフィルタ２３２は、例えば、相補的金属酸化物半導体（ＣＭＯＳ）プロセスにおいて実施することができる。
【００２３】
一実施形態のシグマ−デルタ変調器２３２は、少数のビットにわたり各サンプルの振幅を表わすことができる一方、パルス巾変調器２３４は、短い時間にわたり各サイクルの振幅を表わすことができる。シグマ−デルタ変調器２３２は、正確な時間に４ビットを発生することにより、あるノイズ特性をもつ信号を非常に正確に表わすことができる。しかしながら、中間のシグマ−デルタ変調器を使用して各周期にパルス巾を発生するパルス巾変調器により発生される非拡大出力信号は、ある状況では満足でなく又は望ましからぬことがある。というのは、その出力信号が、著しい量の歪を含むことがあるからである。このような歪は、少なくとも一部分は、パルス巾変調器が正確な時間にシグマ−デルタ変調器からサンプルをレンダリングできないために生じると考えられる。
【００２４】
数学的には、一実施形態のシグマ−デルタ変調器２３２から出力されたビットは、それらを形成したクロックの厳密な時間に良好なサンプルであると考えることが必要である。しかしながら、パルス巾変調器２３４は、高精度にできるが、この正確なタイミングを維持することができない。例えば、パルス巾変調器２３４の出力が周期の第１の四半分に対して高である場合には、１／４の信号レベルが表わされる。パルス巾変調器２３４の出力が周期の最後の四半分に対して高である場合にも、信号レベルは、１／４として表わされる。パルス巾変調器２３４のこれら両方の状態は、同じ信号レベル（即ち信号値の１／４）を表わすが、異なる時間にもそうである。このように一実施形態のパルス巾変調器２３４が正確な時間にシグマ−デルタサンプルをレンダリングできないことは、少なくとも一部分は、あるシグマ−デルタ・対・パルス巾変調エンコードプロセスにより導入される歪が原因であると考えられる。
【００２５】
図２に示す実施形態のパルス巾変調器２３４は、オーバーサンプル信号２２７（例えば、４ビット信号）を、パルスコード変調デジタル信号から、比較的小さな範囲の時間値、例えば、パルス巾変調デジタル信号２３５へ変換する。例えば、４ビットデータのストリームを使用して、パルス巾変調器２３４を制御し、４ビットサンプルが値「５」を表わすようにする場合には、パルス巾変調器２３４の出力は、その周期の５／１６に対して高状態となる（一般に、４ビットデータを使用して値「Ｎ」をエンコードする場合には、パルス巾変調器２３４の出力は、その周期のＮ／１６に対して高状態となる）。このような実施形態では、パルス巾変調器２３４は、オーバーサンプル信号２２７の周期の１６倍であるクロックレートで動作することができる。パルス巾変調器２３４に対するこのクロックレートは、オーバーサンプリングフィルタ２３２のレートのＭ倍である（但し、Ｍ＝１６で、オーバーサンプル信号２２７におけるレベルの数である）。少なくとも１つの実施形態では、このようなクロックレートは、適切な可変パルス巾出力信号を生成できるようにする。
【００２６】
又、図２に示す信号処理回路２００は、フィードバック経路も備えている。図２に示すように、パルス巾変調信号２３５は、加算ポイント２１０においてデジタル入力信号２０５と合成される（この場合は、そこから減算される）前に、デジタルフィルタ２４０へ送り込まれる。このように、フィルタ段２２０に送り込まれるエラー信号は、デジタル入力信号２０５と、フィルタされた信号２３６との間の差である。図２に示す実施形態のデジタルフィルタ２４０は、パルス巾変調器２３４のクロックレートで動作し、それ故、パルス巾変調出力信号２３５を、その出力の考えられる時間的量子化と同じレートでサンプリングすることができる。
【００２７】
例えば、一実施形態のパルス巾変調器２３４が１６ＭＨｚのクロックレートで動作している場合には、４ビット量を１６個のクロックサイクルにわたって処理することができる。これを行うために、このパルス巾変調器２３４は、１ＭＨｚのクロックレートで４ビット量が与えられると予想され、従って、次の１６個のクロックパルスにわたり（即ちパルス巾変調器２３４が次のサンプルを処理する前の次のマイクロ秒にわたり）、パルス巾変調器２３４は、パルス巾変調デジタル信号２３５を発生する。デジタルフィルタ２４０が、受信されている時間的なパルス巾変調量子化と同じレートで動作する場合には（この例では、１６ＭＨｚのレート）、デジタルフィルタ２４０は、パルス巾変調出力信号２３５に存在する数学的情報の各断片をサンプリングすることができる。特に、デジタルフィルタ２４０は、パルス巾変調出力信号２３５の考えられる時間的位置の各１つのサンプルを受け取り、それにより、デジタルフィルタ２４０は、エラーを伴わずにパルス巾変調出力信号２３５を測定することができる。このような実施形態のデジタルフィルタ２４０は、そのクロックレートより迅速に起きる何かを歓迎することはできないが、パルス巾変調器２３４もこの同じクロックレートより迅速に変化し得ないので、情報が失われることはない。このように、一実施形態のデジタルフィルタ２４０は、パルス巾変調出力信号２３５のビットの各１つを捕獲することができる。
【００２８】
又、一実施形態のデジタルフィルタ２４０は、出力信号２３５を、出力信号２３５のワイドビット（例えば、１６ビット）表示へと再合成して、フィルタ信号２３６を生成することができ、これは、デジタル入力信号２０５と同じビット巾及びクロックレートのパルス巾変調信号である。このフィルタ信号２３６は、次いで、デジタル入力信号２０５から減算されて、エラー信号を形成する。一実施形態では、デジタルフィルタ２４０は、出力信号２３５を再合成してワイドビットフィルタ信号２３６を形成するデジタルフィルタ設計を使用する。このデジタルフィルタ２４０は、積分器又は繰り返し平均装置、例えば、簡単なＩＩＲ単極フィルタでよい（例えば、１／（２＾９）のような倍率係数を「ａ」とすれば、ｙ（ｎ）＝ｙ（ｎ−１）＋ａ（ｘ（ｎ）−ｙ（ｎ−１））である）。
【００２９】
図２に示す実施形態は、閉ループフィードバック経路を含むが、例えば、フィードフォワード経路又は他のオープンループ回路を使用する同等の実施形態も具現化できることを理解されたい。
【００３０】
図２に示す実施形態の閉ループ応答は、エンコーダ段２３０からの歪が抑制されるというものであり、多数の有益な性能特性を実現することができる。例えば、本発明の実施形態は、オーディオ周波数帯域において−１ｄｂまでの変調深さを示すことができる。
【００３１】
更に、本発明の実施形態は、パルス巾変調プロセスにおけるエラーを抑制することができ、あるオーディオ装置用途に対してＴＨＤが約９０−１００ｄｂに減少される。又、図２に示す実施形態は、オーバーサンプリングフィルタ２３２からのノイズも抑制することができる。特に、フィルタ段２２０が積分器であり、オーバーサンプリングフィルタ２３２が一次のシグマ−デルタ変調器であり、そしてデジタルフィルタ２４０が一次のフィルタであるような実施形態では、シグマ−デルタ変調器２３２により導入されるオープンループノイズを一次へと整形することができる（即ち、ノイズは、ディケード当たり２０ｄｂで下降する）。しかしながら、このような実施形態の閉ループ応答は、このノイズを更に２桁抑制することができる（即ち、１桁は、フィルタ段２２０要素から、そしてもう１桁は、デジタルフィルタ２４０要素から）。このようにして、この実施形態は、オーバーサンプリングフィルタ２３２からのノイズを三次以上に抑制することができる（即ち、ノイズは、ディケード当たり６０ｄｂ以上で下降する）。
【００３２】
図３は、本発明の実施形態によるデジタル電力増幅システム３００のブロック図である。図３に示す実施形態は、信号プロセッサ２００（例えば、図２に示すような）と、２進電力増幅器３２０と、復調フィルタ３３０とを備えている。この実施形態では、デジタル入力信号２０５が信号プロセッサ２００を経て送信され、パルス巾変調信号２３５を得る。このパルス巾変調信号２３５は、ここに示す実施形態では、長方形波形の形態であるが、これは、次いで、２進電力増幅器３２０へ送信され、ここで、デジタル信号２３５が増幅されて、増幅された長方形波形出力３２５を発生する。一実施形態では、２進電力増幅器３２０は、例えば、ＭＯＳＦＥＴを含むクラスＤタイプのスイッチング電力増幅器でよい。しかしながら、本発明の他の実施形態の２進電力増幅器３２０は、種々のスイッチ構成及び電力レベルのいずれを含んでもよい。
【００３３】
図３に示す実施形態において、増幅された長方形波形出力３２５は、復調フィルタ３３０によってフィルタされて、増幅されたアナログ出力信号３３５を形成し、これは、１つ以上のスピーカへ送信するのに適したものでよい。一実施形態では、復調フィルタ３３０は、簡単なＲＣフィルタでよい。
【００３４】
図４ａ及び４ｂは、本発明の一実施形態に基づきデジタル信号を変調しそして増幅する方法のブロック図である。このような実施形態では、デジタル入力信号２０５が、例えば、ＣＤ又はＤＶＤリーダーから受信される（ステップ４０５）。入力信号２０５は、次いで、例えば、一次のシグマ−デルタ変調器を使用してオーバーサンプルされる（ステップ４１０）。このような実施形態では、このオーバーサンプリングは、ワイドビット信号（例えば、１６ビット）を、より急速なサンプリングレートで与えられる狭いビット信号（例えば、４ビット）へ変換する。
【００３５】
図４ａのステップ４１５は、第２の変調段階を示す。図４ａ及び４ｂに示す実施形態において、第２の変調段階は、小さな範囲の振幅値（例えば、オーバーサンプルされたパルスコード変調信号２２７）を、特定のクロックレートで与えられる小さな範囲の時間値（例えば、パルス巾変調信号）へと変換する。次いで、時間パルスが与えられたクロックレートに等しいクロックレートでデジタルドメインにおいて時間パルスが測定される。図４ａのステップ４２０は、このステップを示し、特に、信号を積分するか又は繰り返し平均化し、そしてそれを、例えば、４４．１ｋＨｚの１６ビットパルスコード変調信号へと変換することにより、パルス巾変調デジタル信号２３５をフィルタリングする技術を示す。一実施形態では、パルス巾変調デジタル信号２３５は、このパルス巾変調デジタル信号２３５が形成されたクロックレートと同じクロックレートでデジタルフィルタ２４０によりサンプリングされる。
【００３６】
図４ａに示すように、デジタル入力信号２０５は、例えば、負のフィルタ信号２３６であるデジタルフィードバック信号と合成されてもよい（ステップ４２５）。ステップ４３０は、フィルタ信号２３６とデジタル入力信号２０５との間のエラーを徐々に修正するためのフィルタリング技術（例えば、積分又は繰り返し平均化プロセス）を示す。
【００３７】
次いで、修正されたデジタル出力信号２３５は、図４ｂに示す実施形態のステップ４３５に示すように、増幅することができる。一実施形態のステップ４４０は、増幅されたデジタルのパルス巾変調出力信号２３５をアナログ信号に変換するローパスフィルタプロセスである。このフィルタプロセスは、方形波の下の面積を本質的に積分することでデジタル／アナログ変換を行って、アナログ出力を発生する。
【００３８】
図５ａは、本発明の一実施形態の簡単な集積回路チップ５０１を示す。図５ａに示す実施形態では、集積回路チップ５０１は、２つの出力チャンネルの各々に１つある、２つの信号プロセッサ２００−１、２００−２を備えている。又、このようなチップ５０１は、マスタークロック５１０、１つ以上の入力バッファ５２０、及び１つ以上の出力バッファ５３０−１、５３０−２も含むことができる。
【００３９】
図５ｂに示す実施形態は、周囲サウンドシステムに使用して８つの出力チャンネルを発生できる８つの信号プロセッサ２００−１ないし２００−８を備えた集積回路チップ５５１である。又、このチップ５５１も、マスタークロック５６０、１つ以上の入力バッファ５７０、及び１つ以上の出力バッファ５８０を有することができる。
【００４０】
あるオーディオ装置用途の出力周波数は、３５０ｋＨｚから８００ｋＨｚの範囲内であることが期待される。ＤＶＤプレーヤのサンプリング周波数が約４８ｋＨｚである場合には、本発明のある実施形態の集積回路チップ５０１、５５１のサンプリング周波数は、１２．２８８ＭＨｚ（即ち４８ｋＨｚ＊２５６）でよい。従って、集積回路チップ５０１、５５１のある実施形態に対するマスタークロック５１０、５６０は、１２．２８８ＭＨｚで動作して、約７６８ｋＨｚの周波数をもつ出力を発生することができる。このような実施形態では、信号プロセッサ２００−１から２００−Ｎのパルス巾変調器２３４及びデジタルフィルタ２４０は、１２．２８８ＭＨｚで動作することができる。
【００４１】
図６は、本発明の一実施形態によるポータブルオーディオプレーヤ６００を示す。このポータブルプレーヤ６００は、デジタル電力増幅システム３００と、１つ以上のデジタルオーディオ信号ソースと、１つ以上の出力装置、例えば、ヘッドホンジャック６１０又はスピーカ６１２−１とを含むことができる。本発明のある実施形態によれば、デジタルオーディオ信号ソースは、次のものを１つ以上含んでもよい。即ち、デジタル受信器６０２（例えば、無線信号受信器）、光学ディスクリーダーのようなメモリ媒体リーダー６０４（例えば、ＣＤリーダー）、又はデジタルオーディオファイル（例えば、ＭＰＥＧファイル）を記憶するためのメモリ装置６０６。
【００４２】
図７ａ−７ｄは、本発明の一実施形態を具現化するあるベリログモジュールのためのコンピュータコードリストを示す。これらのモジュールにおいて、「Ｃｌｋ」は、オーディオデータレートの倍数で動作できるクロック信号で、例えば、２４ＭＨｚは、約５１２＊４４．１ｋＨｚである。「Ｃｌｋｅｎ」は、高に結合でき、ひいては、各クロックをイネーブルするクロックイネーブル信号である。「Ｒｅｓｅｔ」は、非同期リセットであり、通常、システム初期化の後に低レベルへ復帰する。「Ｐｈａｓｅ」は、この例では５ビットカウンタで、クロックの各エッジで進行することが期待される。「Ｐｈａｓｅ」は、ＰＷＭセルに使用されて、ＰＷＭ出力ビットを発生する。「Ｉｎ」は、入力データで、通常、１６ビットワードのオーディオデータである。変数「ｐｗｍ」は、これらモジュールにより発生されるパルス巾変調フォーマットにおける出力ビットである。
【００４３】
図８は、本発明の一実施形態のコンピュータモデルにより発生された周波数応答プロットである。このモデリングされた実施形態では、フィルタ段２２０は、積分器であり、オーバーサンプリングフィルタ２３２は、１６個のレベルを有する一次のシグマ−デルタ変調器であり、そしてパルス巾変調器２３４は、オーバーサンプリングフィルタ２３２のクロックレートの１６倍のクロックレートで動作する。このモデリングされた実施形態の信号プロセッサ２００に与えられるデジタル入力信号２０５は、２４ビット巾である（ワイドビットのフィルタ信号２３６と同様に）。このモデリングされた実施形態のデジタルフィルタ２４０は、２７ＭＨｚのクロックレートで動作する一次のフィルタである。図８に示すように、このモデリングされた実施形態は、例えば、あるオーディオ装置用途のようなある用途又はユーザに対して有益な歪及びノイズ特性を有する。
【００４４】
図９は、本発明の別の実施形態のコンピュータモデルにより発生された周波数応答プロットである。この第２のモデリングされた実施形態では、フィルタ段２２０は、二次のフィルタであり、オーバーサンプリングフィルタ２３２は、３２個のレベルを有する一次のシグマ−デルタ変調器であり、そしてパルス巾変調器２３４は、オーバーサンプリングフィルタ２３２のクロックレートの３２倍のクロックレートで動作する。このモデリングされた実施形態の信号プロセッサ２００に供給されるデジタル入力信号２０５は、２４ビット巾である（ワイドビットフィルタ信号２３６と同様に）。この第２のモデリングされた実施形態のデジタルフィルタ２４０は、２７ＭＨｚのクロックレートで動作する一次のフィルタである。図９に示すように、このモデリングされた実施形態は、本質的に、歪を発生せず、約２００ｋＨｚまでの非常に低いノイズを発生するだけである。
【００４５】
図１０は、現場でプログラム可能なゲートアレー（ＦＰＧＡ）ボードに実施される信号プロセッサ２００により発生されて、オーディオ測定システムを使用して測定された周波数応答プロットである。この信号プロセッサ２００では、フィルタ段２２０が二次のフィルタであり、オーバーサンプリングフィルタ２３２は、３２個のレベルを有する一次のシグマ−デルタ変調器であり、そしてパルス巾変調器２３４は、オーバーサンプリングフィルタ２３２のクロックレートの３２倍のクロックレートで動作する。信号プロセッサ２００に供給されるデジタル入力信号２０５は、２４ビット巾である（ワイドビットフィルタ信号２３６と同様に）。この信号プロセッサ２００のデジタルフィルタ２４０は、２７ＭＨｚのクロックレートで動作する一次のフィルタである。図１０に示すように、このような信号プロセッサ２００（その出力はＲＣフィルタでフィルタされる）のＴＨＤは、約９０ｄｂである。
【００４６】
本発明の実施形態及び方法を図示して詳細に説明したが、当業者であれば、多数の変更や、同等の実施形態が明らかであろう。例えば、本発明の範囲は、あらゆる場合に、上述した順序で上述したステップを実行することに限定されるものではない。特に指示のない限り、用語及び表現は、ここでは、説明のための用語及び表現であり、それらに何ら限定されない。従って、本発明は、図示して説明した特定の実施形態及び実施例（或いはそれらを記述するために使用した用語又は表現）によって限定されず、特許請求の範囲のみにより限定されるものとする。
【図面の簡単な説明】
【００４７】
【図１】ブレシュ及びパジェット氏により述べられたクラスＤオーディオ増幅器の従来構造を示すブロック図である。
【図２】本発明による信号プロセッサ２００の実施形態を示すブロック図である。
【図３】本発明の実施形態によるデジタル電力増幅システム３００のブロック図である。
【図４ａ】本発明の実施形態によりデジタル信号を変調しそして増幅する方法のブロック図である。
【図４ｂ】本発明の実施形態によりデジタル信号を変調しそして増幅する方法のブロック図である。
【図５ａ】本発明の実施形態による簡単化された集積回路チップ５０１、５１０を示す図である。
【図５ｂ】本発明の実施形態による簡単化された集積回路チップ５０１、５１０を示す図である。
【図６】本発明の一実施形態によるポータブルオーディオプレーヤ６００を示す図である。
【図７ａ】本発明の一実施形態を表わすベリログモジュールのコンピュータコードリストを示す。
【図７ｂ】本発明の一実施形態を表わすベリログモジュールのコンピュータコードリストを示す。
【図７ｃ】本発明の一実施形態を表わすベリログモジュールのコンピュータコードリストを示す。
【図７ｄ】本発明の一実施形態を表わすベリログモジュールのコンピュータコードリストを示す。
【図８】本発明の一実施形態のコンピュータモデルに対する周波数応答プロットを示す。
【図９】本発明の別の実施形態のコンピュータモデルに対する周波数応答プロットを示す。
【図１０】図９に示すプロットを発生するのに用いる実施形態のＦＰＧＡ実施を使用して測定される周波数応答プロットを示す。
【図１】
2007532033.tif 000003
【図２】
2007532033.tif 000004
【図３】
2007532033.tif 000005
【図４ａ】
2007532033.tif 000006
【図４ｂ】
2007532033.tif 000007
【図５ａ】
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【図５ｂ】
2007532033.tif 000009
【図６】
2007532033.tif 000010
【図７ａ】
2007532033.tif 000011
【図７ｂ】
2007532033.tif 000012
【図７ｃ】
2007532033.tif 000013
【図７ｄ】
2007532033.tif 000014
【図８】
2007532033.tif 000015
【図９】
2007532033.tif 000016
【図１０】
2007532033.tif 000017
【手続補正書】
【提出日】平成19年7月17日(2007.7.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
あるクロックレートを有するパルス巾変調器と、
前記パルス巾変調器の出力を受け取るように構成されたデジタルフィルタと、
を備え、前記出力は、歪を含み、そして前記デジタルフィルタは、前記歪を抑制するように少なくとも前記クロックレートで前記出力をサンプリングするようにされた信号プロセッサ。
【請求項２】
オーバーサンプリング変調器を更に備えた、請求項１に記載の信号プロセッサ。
【請求項３】
前記オーバーサンプリング変調器はシグマ−デルタ型変調器を含む、請求項２に記載の信号プロセッサ。
【請求項４】
前記オーバーサンプリング変調器は前記パルス巾変調器の上流にある、請求項３に記載の信号プロセッサ。
【請求項５】
前記オーバーサンプリング変調器は、ある周期及びある合計レベル数をもつオーバーサンプル信号を発生し、そして前記クロックレートは、前記オーバーサンプル信号における前記合計レベル数をＭとすれば、前記周期のＭ倍である、請求項４に記載の信号プロセッサ。
【請求項６】
前記シグマ−デルタ型変調器は、一次のシグマ−デルタ型変調器を含む、請求項５に記載の信号プロセッサ。
【請求項７】
前記パルス巾変調器の上流にフィルタを更に備えた、請求項３に記載の信号プロセッサ。
【請求項８】
前記デジタルフィルタはＩＩＲフィルタを含む、請求項１に記載の信号プロセッサ。
【請求項９】
前記ＩＩＲフィルタは単極フィルタを含む、請求項８に記載の信号プロセッサ。
【請求項１０】
前記デジタルフィルタはローパスフィルタを含む、請求項１に記載の信号プロセッサ。
【請求項１１】
前記デジタルフィルタを含むフィードバック経路を更に備えた、請求項１に記載の信号プロセッサ。
【請求項１２】
請求項１に記載の信号プロセッサを備えた集積回路チップシステム。
【請求項１３】
前記システムは２チャンネル出力を供給する、請求項１２に記載の集積回路チップシステム。
【請求項１４】
前記システムは８チャンネル出力を供給する、請求項１２に記載の集積回路チップシステム。
【請求項１５】
請求項１に記載の信号プロセッサを備えたポータブルオーディオプレーヤ。
【請求項１６】
デジタルオーディオ信号ソースを更に備えた、請求項１５に記載のポータブルオーディオプレーヤ。
【請求項１７】
前記デジタルオーディオソースはメモリ媒体リーダーを含む、請求項１５に記載のポータブルオーディオプレーヤ。
【請求項１８】
前記メモリ媒体リーダーは光学的ディスクリーダーを含む、請求項１７に記載のポータブルオーディオプレーヤ。
【請求項１９】
前記デジタルオーディオ信号ソースはデジタルオーディオファイルを記憶するためのメモリを含む、請求項１６に記載のポータブルオーディオプレーヤ。
【請求項２０】
前記デジタルオーディオ信号ソースはデジタル受信器を含む、請求項１６に記載のポータブルオーディオプレーヤ。
【請求項２１】
請求項１に記載の信号プロセッサを備えたオーディオ電力増幅システム。
【請求項２２】
ＲＣ型復調フィルタを更に備えた、請求項２０に記載のオーディオ電力増幅システム。
【請求項２３】
閉ループデジタル回路を備えていて、信号プロセッサにおいて、
エンコーダ段より上流で且つエンコーダ段に結合された第１フィルタ段を含む順方向経路を備え、前記エンコーダ段は、一次のシグマ−デルタ型変調器及び前記パルス巾変調器を含み、前記シグマ−デルタ型変調器は、ある周期及びある合計レベル数を有するオーバーサンプル信号を発生し、そして前記パルス巾変調器は、前記オーバーサンプル信号における前記合計レベル数をＭとすれば、少なくとも前記周期のＭ倍であるクロックレートで動作し、更に、前記順方向経路は、前記歪を有する出力を発生し、そして
前記歪を抑制するようにデジタルドメインにおいて前記出力をサンプリングするデジタルフィルタを含むフィードバック経路、
を備えた請求項１に記載の信号プロセッサ。
【請求項２４】
前記デジタルフィルタは前記出力を前記クロックレートでサンプリングする、請求項２３に記載の信号プロセッサ。
【請求項２５】
前記信号プロセッサは、オーディオ周波数帯域において約−１ｄｂまでの変調深さを示す、請求項２３に記載の信号プロセッサ。
【請求項２６】
前記信号プロセッサは、全高調波歪を約９０−１００ｄｂに減少する、請求項２３に記載の信号プロセッサ。
【請求項２７】
第１分解能を有する第１のパルスコード変調信号を、第２分解能を有する第２のパルスコード変調信号へと変調するステップであって、前記第２分解能が前記第１分解能より小さいようなステップと、
前記第２のパルスコード変調信号を、あるクロックレートを有する複数の時間パルスを含む第３信号へと変調するステップと、
前記第３信号の歪を抑制するように前記複数の時間パルスをデジタルドメインにおいてフィルタリングするステップと、
を備えた方法。
【請求項２８】
前記第１分解能は１２ビットから２４ビットである、請求項２７に記載の方法。
【請求項２９】
前記第１分解能は１６ビットである、請求項２８に記載の方法。
【請求項３０】
前記第２分解能は２ビットから６ビットである、請求項２７に記載の方法。
【請求項３１】
前記第２分解能は４ビットである、請求項３０に記載の方法。
【請求項３２】
前記第１のパルスコード変調信号を変調する前記ステップは、シグマ−デルタ型変調器を使用することを含む、請求項２７に記載の方法。
【請求項３３】
前記シグマ−デルタ型変調器は一次のシグマ−デルタ型変調器である、請求項３２に記載の方法。
【請求項３４】
前記第２のパルスコード変調信号を変調する前記ステップは、パルス巾変調器を使用することを含む、請求項２７に記載の方法。
【請求項３５】
前記フィルタリングは、デジタルフィルタを使用することを含む、請求項２７に記載の方法。
【請求項３６】
前記デジタルフィルタはＩＩＲフィルタを含む、請求項３５に記載の方法。
【請求項３７】
前記ＩＩＲフィルタは単極フィルタを含む、請求項３６に記載の方法。
【請求項３８】
前記デジタルフィルタはローパスフィルタを含む、請求項３５に記載の方法。
【請求項３９】
前記フィルタリングは、前記第１分解能を有するフィードバック信号を形成することを含む、請求項２７に記載の方法。
【請求項４０】
前記複数の時間パルスは、実質的に小さな範囲の時間パルスである、請求項２７に記載の方法。
【請求項４１】
前記第１のパルスコード変調信号を変調する前記ステップは、ある周期及びある合計レベル数を有するオーバーサンプル信号を発生することを含み、前記第２のパルスコード変調デジタル信号を変調する前記ステップは、前記オーバーサンプル信号における前記合計レベル数をＭとすれば、少なくとも前記周期のＭ倍であるクロックレートで行われる、請求項２７に記載の方法。
【請求項４２】
前記フィルタリングは、前記クロックレートでサンプリングすることを含む、請求項２７に記載の方法。
【請求項４３】
前記第３信号を増幅して、増幅された出力を発生するステップを更に含む、請求項２７に記載の方法。
【請求項４４】
前記増幅された出力からアナログ信号を生成するステップを更に含む、請求項４３に記載の方法。
【請求項４５】
前記生成するステップは、ＲＣフィルタ回路を使用することを含む、請求項４４に記載の方法。
【請求項４６】
前記第１分解能は１２ビットから４８ビットである、請求項２７に記載の方法。
【請求項４７】
前記生成するステップは、ＬＣフィルタ回路を使用することを含む、請求項４４に記載の方法。
【国際調査報告】
2007532033.tif 000018
2007532033.tif 000019