(57)【要約】互いに直列に接続した２つのキャパシタを有するピクセルであって、これらの各キャパシタのキャパシタンスは周辺のキャパシタのキャパシタンスに近似しているが、直列キャパシタの実効キャパシタンスは、周辺のキャパシタの各々のキャパシタンスよりも小さくしたピクセルを提供する。直列接続されたキャパシタは浮動拡散領域に結合されて飽和状態中に浮動拡散領域からの“過剰”電荷を受けるようになっている。
2007502016.tif 000002
【特許請求の範囲】
【請求項１】
ホトセンサと、
このホトセンサに結合されて、このホトセンサにより発生させられた電荷を受ける電荷収集領域と、
互いに直列に結合された少なくとも２つの蓄積キャパシタであって、前記電荷蓄積領域から電荷を受けるためにこの電荷蓄積領域とも直列に結合されている当該蓄積キャパシタと
を具えるピクセル。
【請求項２】
請求項１に記載のピクセルにおいて、前記少なくとも２つの蓄積キャパシタのうちの少なくとも１つが、平板キャパシタであるピクセル。
【請求項３】
請求項１に記載のピクセルにおいて、前記少なくとも２つの蓄積キャパシタのうちの少なくとも１つが、溝型キャパシタであるピクセル。
【請求項４】
請求項１に記載のピクセルにおいて、前記少なくとも２つの蓄積キャパシタのうちの少なくとも１つが、スタッド型キャパシタであるピクセル。
【請求項５】
請求項１に記載のピクセルにおいて、前記ホトセンサが、ホトダイオードであるピクセル。
【請求項６】
請求項１に記載のピクセルにおいて、前記ホトセンサが、光ゲートであるピクセル。
【請求項７】
請求項１に記載のピクセルにおいて、前記電荷収集領域が、浮動拡散領域であるピクセル。
【請求項８】
請求項１に記載のピクセルにおいて、このピクセルが更に、前記ホトセンサと前記電荷収集領域との間に形成した転送トランジスタゲートを有するピクセル。
【請求項９】
ホトセンサと、
このホトセンサに結合されて、このホトセンサにより発生させられた電荷を受ける電荷収集領域と、
この電荷収集領域に結合され且つ互いに直列に接続された少なくとも２つの蓄積キャパシタから成るアレイキャパシタンスであって、前記ピクセルに切換え可能に結合された周辺のキャパシタンスのキャパシタンス値よりも小さいキャパシタンス値を有する当該アレイキャパシタンスと
を具えるピクセル。
【請求項１０】
請求項９に記載のピクセルにおいて、前記互いに直列に接続された少なくとも２つの蓄積キャパシタが、前記電荷収集領域と電圧源端子との間に結合されているピクセル。
【請求項１１】
請求項１０に記載のピクセルにおいて、前記電圧源端子が、Ｖdd端子であるピクセル。
【請求項１２】
請求項９に記載のピクセルにおいて、前記少なくとも２つの蓄積キャパシタが、前記電荷蓄積領域よりも上のレベル位置で互いにほぼ同じレベル位置で互いに隣接して形成されているピクセル。
【請求項１３】
請求項９に記載のピクセルにおいて、前記電荷収集領域が、浮動拡散領域であるピクセル。
【請求項１４】
請求項９に記載のピクセルにおいて、このピクセルが更に、前記ホトセンサと前記電荷収集領域との間に形成した転送トランジスタを有するピクセル。
【請求項１５】
ピクセルのアレイを有するＣＭＯＳイメージャを具える半導体チップであって、前記アレイの各ピクセルが、
ホトセンサと、
このホトセンサに結合されて、このホトセンサにより発生させられた電荷を受ける電荷収集領域と、
この電荷収集領域に結合され且つ互いに直列に接続された少なくとも２つの蓄積キャパシタから成るアレイキャパシタンスであって、前記アレイの外部に位置する周辺のキャパシタンスのキャパシタンス値よりも小さいキャパシタンス値を有する当該アレイキャパシタンスと
を具える半導体チップ。
【請求項１６】
半導体基板中に形成したピクセルのアレイを具えるイメージャ集積回路であって、前記アレイの各ピクセルが、
ホトセンサと、
このホトセンサに結合されて、このホトセンサにより発生させられた電荷を受ける電荷収集領域と、
互いに直列に結合され、且つ前記電荷収集領域と直列に結合されて、この電荷蓄積領域から電荷を受ける少なくとも２つの蓄積キャパシタと、
前記半導体基板中に形成され且つ前記アレイに電気接続されて、前記アレイによって得られた画像を表わすピクセル信号を受けて処理するとともに、この画像を表わす出力データを生じる信号処理回路と
を具えるイメージャ集積回路。
【請求項１７】
プロセッサと、
複数のピクセルを有し、前記プロセッサに結合された撮像装置と
を具える処理システムであって、前記ピクセルの少なくとも１つが、
ホトセンサと、
このホトセンサに結合されて、このホトセンサにより発生させられた電荷を受ける電荷収集領域と、
互いに直列に結合され、且つ前記電荷収集領域と直列に結合されて、この電荷蓄積領域から電荷を受ける少なくとも２つの蓄積キャパシタと
を具える処理システム。
【請求項１８】
ホトセンサを形成する工程と、
このホトセンサに結合された電荷収集領域を形成する工程と、
互いに直列に結合され、且つ前記電荷収集領域と直列に結合されて、この電荷蓄積領域から電荷を受ける少なくとも２つの蓄積キャパシタを形成する工程と
を具えるピクセル形成方法。
【請求項１９】
請求項１８に記載のピクセル形成方法において、少なくとも２つの蓄積キャパシタを形成する前記工程が、少なくとも１つの平板キャパシタを形成する工程を有しているピクセル形成方法。
【請求項２０】
請求項１８に記載のピクセル形成方法において、少なくとも２つの蓄積キャパシタを形成する前記工程が、少なくとも１つの溝型キャパシタを形成する工程を有しているピクセル形成方法。
【請求項２１】
請求項１８に記載のピクセル形成方法において、少なくとも２つの蓄積キャパシタを形成する前記工程が、少なくとも１つのスタッド型キャパシタを形成する工程を有しているピクセル形成方法。
【請求項２２】
請求項１８に記載のピクセル形成方法において、ホトセンサを形成する前記工程が、ホトダイオードを形成する工程を有しているピクセル形成方法。
【請求項２３】
請求項１８に記載のピクセル形成方法において、ホトセンサを形成する前記工程が、光ゲートを形成する工程を有しているピクセル形成方法。
【請求項２４】
請求項１８に記載のピクセル形成方法において、この方法が更に、前記ホトセンサと、前記電荷収集領域との間に転送トランジスタを形成する工程を有しているピクセル形成方法。
【請求項２５】
ピクセルのアレイを有するＣＭＯＳイメージャを形成するＣＭＯＳイメージャ形成方法であって、前記アレイの少なくとも１つのピクセルを、
基板内に電荷収集領域を形成する工程と、
前記ピクセルに結合された少なくとも１つの周辺キャパシタを形成する工程と、
この少なくとも１つの周辺キャパシタを形成するこの工程とほぼ同時に、前記ピクセル内に互いに直列に接続された少なくとも２つの蓄積キャパシタを形成する工程と
により形成するＣＭＯＳイメージャ形成方法。
【請求項２６】
請求項２５に記載のＣＭＯＳイメージャ形成方法において、前記互いに直列に接続された少なくとも２つの蓄積キャパシタを形成する前記工程が、前記互いに直列に接続された少なくとも２つの蓄積キャパシタを前記電荷収集領域よりも上に形成する工程を有するＣＭＯＳイメージャ形成方法。
【請求項２７】
請求項２５に記載のＣＭＯＳイメージャ形成方法において、電荷収集領域を形成する前記工程が、浮動拡散領域を形成する工程を有するＣＭＯＳイメージャ形成方法。
【請求項２８】
請求項２５に記載のＣＭＯＳイメージャ形成方法において、互いに直列に接続された少なくとも２つの蓄積キャパシタを形成する前記工程が、前記少なくとも２つの蓄積キャパシタを、前記電荷収集領域よりも上のレベル位置で互いにほぼ同じレベル位置に形成する工程を有するＣＭＯＳイメージャ形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して撮像装置に関するものであり、特に直列接続したアレイキャパシタを有する相補型金属酸化物半導体（ＣＭＯＳ）ピクセルに関するものである。
【背景技術】
【０００２】
電荷結合装置（ＣＣＤ）と相補型金属酸化物半導体（ＣＭＯＳ）センサとを有する撮像装置は、一般に光撮像分野で用いられている。
【０００３】
代表的なＣＭＯＳ撮像回路や、その処理工程や、撮像回路における様々なＣＭＯＳ素子の機能の詳細な説明は例えば、米国特許第 6,140,630号明細書（発明者：Rhodes氏）、米国特許第 6,376,868号明細書（発明者：Rhodes氏）、米国特許第 6,310,366号明細書（発明者：Rhodes氏等）、米国特許第 6,326,652号明細書（発明者：Rhodes氏）、米国特許第 6,204,524号明細書（発明者：Rhodes氏）、米国特許第 6,333,205号明細書（発明者：Rhodes氏）及び米国特許出願公開第2002/0117690号明細書に開示されている。これらの明細書は全て参考のために導入したものである。
【０００４】
イメージャ、例えば、ＣＭＯＳイメージャは、ピクセルの焦平面アレイを有し、各ピクセルは、基板上に位置してこの基板のドーピングした領域内で光発生電荷を生ぜしめるホトセンサ、例えば、光ゲート、光導電体又はホトダイオードを有する。各ピクセルに対して読出し回路が設けられており、この読出し回路は、少なくとも、ソースホロワトランジスタと、このソースホロワトランジスタを列出力ラインに結合する行選択トランジスタとを有している。又、ピクセルは代表的に、ソースホロワトランジスタのゲートに接続された浮動拡散ノードを有している。ホトセンサにより発生させられた電荷は浮動拡散ノードに送られる。イメージャは、電荷をホトセンサから浮動拡散ノードに転送する転送トランジスタと、電荷転送前に浮動拡散ノードを予め決定した電荷レベルにリセットするリセットトランジスタとを有することもできる。
【０００５】
ＣＭＯＳイメージャのようなイメージセンサの従来のピクセル１０を図１に示す。このピクセル１０は代表的に、ｐ型領域１２ａとｎ型領域１２ｂとを有するホトダイオード１２をｐ型基板１４内に具えている。このピクセル１０は、関連のゲート１６を有する転送トランジスタと、より一層多量にドーピングしたｐ型ウエル２０内に形成した浮動拡散領域１８と、関連のゲート２２を有するリセットトランジスタとをも具えている。光子がホトダイオード１２のｐ型領域１２ａの表面に当たることにより、電子が発生し、これら電子がホトダイオード１２のｎ型領域１２ｂ内に収集される。転送ゲートをオン状態にすると、ｎ型領域１２ｂ内にある光子発生電子は、ホトダイオード１２と浮動拡散領域１８との間に存在する電位差の結果として浮動拡散領域１８に転送される。この浮動拡散領域１８はソースホロワトランジスタ２４のゲートに結合されており、このソースホロワトランジスタ２４が、浮動拡散領域１８により一時的に蓄積された電荷を受け、この電荷が関連のゲート２６を有する行選択トランジスタの第１のソース／ドレイン端子に転送される。行選択信号ＲＳが高レベルになると、光子発生電荷が列ライン２８に転送され、ここで電荷がサンプル‐ホールド回路及び信号処理回路（図示せず）により更に処理される。
【０００６】
図１に示すピクセル１０の動作中、ホトダイオード１２内に蓄積された電荷は、代表的に転送トランジスタゲート１６により浮動拡散領域１８に転送される。この転送トランジスタゲート１６は、ホトダイオード１２内に蓄積された電荷が予め決定したレベルに到達した際に駆動される。ゲートが駆動されると、電荷がホトダイオード１２から浮動拡散領域１８に転送される。
【０００７】
図１のピクセル１０に関連する１つの問題点は、浮動拡散領域１８がその飽和レベルまでしか電荷を吸収しえないということである。浮動拡散領域１８がその飽和レベルに到達すると、この浮動拡散領域１８はホトダイオード１２からの到来電子にもはや応答しえなくなる。飽和した浮動拡散領域１８にもはや転送し得ないホトダイオード１２中の“過剰の”電荷は代表的に、隣接のピクセル及びこれらに関連する電荷収集領域に転送される。この過剰の電荷はしばしば、画像遅延や、隣接のピクセルにおける“ブルーミング”をもたらす。ブルーミングは電荷があるピクセルから次のピクセルにオーバーフローすることにより生じ、その結果の画像に明るい点又は線を生ぜしめるおそれがある。
【０００８】
図２を参照するに、ピクセル１０の浮動拡散領域１８の蓄積容量を増大させる１方法は、この浮動拡散領域１８に電気接続された（アレイキャパシタとして知られた）キャパシタ３４を形成することである。代表的なＣＭＯＳ撮像回路や、その処理工程や、浮動拡散領域に接続されたキャパシタを有するＣＭＯＳイメージャの機能の詳細な説明は、米国特許出願公開第2002/0117690号明細書（発明者：Rhodes氏）に開示されている。この明細書は参考のために導入したものである。
【０００９】
アレイキャパシタ３４を加えることにより、浮動拡散領域１８のキャパシタンスを増大させ、これにより飽和限界を高くするが、ピクセルにキャパシタを追加すること自体の欠点がある。例えば、キャパシタ３４は代表的に、周辺のキャパシタ（ピクセルの外部に形成されるキャパシタ）と同時に形成される。周辺のキャパシタはピクセル１０の外部にあるサンプル‐ホールド回路の一部であり、各ピクセル１０の関連のホトダイオード１２の出力信号及び基準信号（充満信号）を記憶するのに用いられる。周辺のキャパシタは代表的に、浮動拡散領域１８に接続されるアレイキャパシタ３４にとって必要とするキャパシタンスよりも大きなキャパシタンスを有するように形成される。アレイキャパシタ３４のキャパシタンスを大きくすると、画像遅延や電荷転送効率の減少を含む幾つかの問題を生ぜしめる。従って、好ましくは、ピクセル１０におけるアレイキャパシタ３４のキャパシタンスは周辺のキャパシタのキャパシタンスよりも小さくする必要がある。
【００１０】
しかし、ピクセル１０のアレイキャパシタ３４のキャパシタンスを小さくする場合、幾つかの欠点が生じる。例えば、キャパシタンスを低減させる従来の方法では、キャパシタの誘電体層の厚さを増大させている。しかし、誘電体層の厚さを増大させると、周辺のキャパシタのキャパシタンスも減少する。その理由は、アレイキャパシタ（例えば、３４）と周辺のキャパシタとが同時に形成される為である。従って、周辺のキャパシタの誘電体層の厚さをアレイキャパシタ３４の誘電体層の厚さよりも薄くする追加の処理工程を行う必要がある。このような追加の処理工程を行うと、費用が嵩み、製造処理能力が減少してしまう。
【００１１】
アレイキャパシタ３４のキャパシタンスを減少させる他の方法は、キャパシタ３４を寸法調整する方法である。キャパシタ３４の寸法を小さくすることにより、キャパシタの面積（及びキャパシタンス）も同様に小さくなる。しかし、キャパシタの寸法を小さくすることにより、ホトリソグラフィー処理中クリティカルディメンション（ＣＤ）制御を維持するのが困難である為に、あるアレイキャパシタから他のアレイキャパシタ（例えば、他のピクセルのアレイキャパシタ）への全キャパシタンス変化量を増大させる。従って、キャパシタの物理的寸法が小さくなる為、ホトリソグラフィー及びエッチング処理によるＣＤ誤差の割合が増大する。その結果、得られるアレイキャパシタのキャパシタンスは著しく変化し、一貫して形成することがでない。従って、浮動拡散領域からの追加の電荷を蓄積するアレイキャパシタであって、周辺のキャパシタに比べてキャパシタンスを減少させた当該アレイキャパシタを開発するのが望ましい。更に、このようなアレイキャパシタは、一貫した結果を伴って容易に製造されるようにする必要がある。
【発明の開示】
【００１２】
本発明は、上述した問題に対処するとともに、周辺のキャパシタよりも小さなアレイキャパシタンスを有し、現在の製造技術で容易に集積化でき、一貫性のある結果を伴うピクセルを提供する。
【実施例】
【００１３】
本発明の上述した特徴及び利点は、添付図面を参照した以下の説明から更に明瞭に理解しうるであろう。
【００１４】
ここで用いる用語“半導体基板”及び“基板”は、半導体を主体とするいかなる半導体構造体をも含むものと理解すべきである。この半導体構造体とは、シリコン、シリコン‐オン‐インシュレータ（ＳＯＩ）、シリコン‐オン‐サファイア（ＳＯＳ）、シリコン‐ゲルマニウム、ドーピングした又はドーピングしない半導体、半導体基台により支持されたエピタキシャルシリコン層及びその他の半導体構造体を含むものと理解すべきである。半導体は必ずしもシリコンを主体とする必要はない。半導体はゲルマニウム又は砒化ゲルマニウムとすることができる。以下の説明で、半導体基板を参照する場合、半導体基台内又は上に領域又は接合を形成する前処理が用いられていたものとすることができる。
【００１５】
ここで用いる用語“ピクセル”は、光子を電気信号に変換するホトセンサを含む光素子ユニットセルを意味するものである。説明の目的で、１つの代表的なピクセル及びその形成方法を以下に図面につき説明するが、代表的には複数の同様なピクセルを同時に形成することができる。従って、本発明は以下の説明に限定されるべきものではない。
【００１６】
以下の説明では、便宜上ＣＭＯＳイメージャに関して本発明を説明するが、本発明は、電荷結合装置（ＣＣＤ）を有するいかなるイメージャセルのいかなるホトセンサにも広く適用しうるものである。図３を参照するに、本発明の代表的な実施例に応じて構成したピクセル１００の回路線図を図示している。
【００１７】
ピクセル１００は、電気的に直列に接続した２つのアレイキャパシタ３４及び３６を有する。これらのアレイキャパシタを直列に接続することにより、全アレイキャパシタンスＣarray を以下の式（１）に応じて有効に減少させる。
2007502016.tif 000003
ここで、Ｃ34は第１キャパシタ３４のキャパシタンスを表わし、Ｃ36は第２キャパシタ３６のキャパシタンスを表わしている。アレイキャパシタ３４、３６及び浮動拡散領域１８は、Ｖdd端子とソースホロワトランジスタ２４のゲートとの間でこのソースホロワトランジスタ２４に対し並列に電気接続されている。式（１）は、各々が１Ｆよりも小さいキャパシタンスを有するアレイキャパシタ３４及び３６に対し適用しうることに注意すべきである。
【００１８】
本発明の代表的な実施例によれば、周辺のキャパシタ（サンプル‐ホールド回路）とアレイキャパシタ（例えば、３４及び３６）とは、いかなる追加の工程を用いることなく同時に形成しうる。すなわち、直列接続したアレイキャパシタ３４及び３６は周辺のキャパシタのキャパシタンスとほぼ同じようなキャパシタンス値を有しうる。
【００１９】
図３の代表的なピクセル１００には２つのみのアレイキャパシタ３４及び３６を示してあるが、ピクセル１００には、２つよりも多いキャパシタを直列に電気接続したものを含めることができることを銘記すべきである。更に、ピクセル１００は４トランジスタ（４Ｔ）構造として示してあるが、本発明は（例えば、転送トランジスタ１６のない）３トランジスタ（３Ｔ）構造や、より少ない又はより多いトランジスタを有する他のピクセル構造に対しても実施しうる。又、２つのアレイキャパシタ３４及び３６は、平板キャパシタや、溝型キャパシタや、スタッド型キャパシタや、これらの組合わせや、当該技術分野で用いられている他の既知のいかなる種類のキャパシタにもすることができることに注意すべきである。
【００２０】
図４は、図３のピクセル１００の部分的断面図を示す。図４のピクセル１００は、このピクセル１００が浮動拡散領域１８に電気接続された２つの直列接続されたアレイキャパシタ３４及び３６を有することを除いて、図１のピクセル１０に類似している。転送トランジスタのゲート１６によりホトダイオード１２から浮動拡散領域１８に転送される電荷は、浮動拡散領域１８と、直列接続されたアレイキャパシタ３４及び３６とにより共有される。従って、浮動拡散領域１８の飽和レベルが増大する。しかし、直列接続されたアレイキャパシタ３４、３６及び浮動拡散領域のキャパシタンスは図３につき前述した周辺のキャパシタのように大きくならない。
【００２１】
図５は、本発明の代表的な実施例により構成した図３及び４のピクセル１００の頂面図を示している。浮動拡散領域１８は、第１接続ライン３８を経てキャパシタ３４の底部電極３４ａの接点４２に電気接続されている。キャパシタ３４は、接点４４を有する頂部電極３４ｂを具えており、この接点４４はキャパシタ３６の頂部電極３６ｂの接点４６に接続されている。キャパシタ３６も、Ｖddに結合された接点を有する底部電極３６ａを具えている。接点４４及び４６は導体４８により互いに電気接続され、これによりアレイキャパシタ３４及び３６を互いに直列に配置している。ソースホロワトランジスタ２４のゲートは第１アレイキャパシタ３４の底部電極３４ａを構成している。
【００２２】
ピクセル１００は、関連のゲート２２を有するリセットトランジスタをも具えている。電荷転送前に、ゲート２２を有するリセットトランジスタをターンオンさせて、浮動拡散領域１８内の電子を、ソース／ドレイン３０に接続された電圧源に流すことにより、浮動拡散領域１８を予め決定した低電荷状態にリセットさせる。ピクセル１００は更に、関連のゲート２６を有する行選択トランジスタを具えている。ソースホロワトランジスタ２４のゲートからの電荷がこの行選択トランジスタのゲートに流れ、この行選択トランジスタがこの電荷を、読出し回路（図示せず）に接続された列ライン２８（図４）に流す。
【００２３】
図６は、本発明の代表的な実施例によるピクセル１００の構成を示す。このピクセル１００は、半導体基板１４上に形成したピクセル上に形成した絶縁層５０を有する。この絶縁層５０は、ボロホスホシリケートガラス（ＢＰＳＧ）、ボロシリケートガラス（ＢＳＧ）、ホスホシリケートガラス（ＰＳＧ）、アンドープド（不純物無添加）シリケートガラス（ＵＳＧ）又はその他のいかなる適切な材料から形成することができる。
【００２４】
絶縁層５０の一部がエッチングにより除去されて条溝が形成され、この条溝に導電性材料が充填されて接点３８を形成している。この接点３８は浮動拡散領域１８をキャパシタ３４の底部電極３４ａに接続している。又、この接点３８は浮動拡散領域１８を、線図的に示す第１接続ライン４０を介してソースホロワトランジスタのゲート２４にも接続している。キャパシタ３６の底部電極３６ａも底部電極３４ａに隣接して形成されているものとして示されている。アレイキャパシタ３４及び３６の頂部電極５４も底部電極３４ａ及び３６ａの頂部上に形成されているものとして示されている。誘電体層５６が頂部電極５４を底部電極３４ａ及び３６ａから分離させている。アレイキャパシタ３４及び３６は、転送ゲート１６及びリセットゲート２２の上方に形成されているものとして示されているが、これらアレイキャパシタ３４及び３６は浅溝分離領域３２の上方に形成しうることに注意すべきである。又、これらアレイキャパシタ３４及び３６は絶縁層５０上に形成されているものとして示されているが、これらアレイキャパシタ３４及び３６は、基板１４内か或いはその後に形成される層内又はその上におけるような他の個所に形成することもできることに注意すべきである。これらの構造体を相互接続したり、ピクセルを周辺回路に接続したりするのに導電体及び絶縁体の通常の層を用いることもできる。しかし、その詳細は、本発明を説明する上で必要なことではない。
【００２５】
図６のピクセル１００は基本的に上述した段階で完成している。このピクセル１００を周辺回路と組合わせてイメージャ装置を形成しうる。例えば、図７に、ピクセルアレイ３００を有するＣＭＯＳイメージャ装置３０８のブロック線図を示す。このピクセルアレイ３００は、予め決定した個数の列及び行に配置した複数のピクセルを有する。図示のピクセルアレイ３００は、図３〜６につき上述した本発明の代表的な実施例に応じて構成した少なくとも１つのピクセル１００を含んでいる。アレイ３００における各行のピクセル１００は、行選択ラインにより全て同時にターンオンされ、各列のピクセルはそれぞれの列選択ラインにより選択的に出力される。アレイ３００の全体に対しては複数の行及び列ラインが設けられている。行選択ラインは、行アドレスデコーダ３２０に応答する行ドライバ３１０により順次選択的に駆動され、列選択ラインは、列アドレスデコーダ３７０に応答する列ドライバ３６０により各行駆動に対し順次選択的に駆動される。従って、各ピクセル１００に対して行及び列アドレスが与えられる。ＣＭＯＳイメージャは制御回路３５０により動作させられるものであり、この制御回路３５０は、ピクセルを読出すための適切な行及び列ラインを選択するようにアドレスデコーダ３２０及び３７０を制御するとともに、行及び列駆動回路３１０及び３６０を制御してこれら駆動回路が選択された行及び列ラインの駆動トランジスタに駆動電圧を印加するようにする。
【００２６】
ピクセル出力信号には代表的に、浮動拡散ノード（例えば、図６の１８）がリセットされた際にこの浮動拡散ノードから取出されるピクセルリセット信号Ｖrst と、イメージャにより発生させられた電荷が浮動拡散ノード（例えば、図６の１８）に転送された後にこの浮動拡散ノードから取出されるピクセル画像信号Ｖsig とが含まれる。図６につき前述したように、ホトダイオード１２から浮動拡散領域１８に転送された電荷が浮動拡散領域１８の飽和レベルに到達した場合、“過剰の”電荷を蓄積するのにアレイキャパシタ３４及び３６が用いられる。アレイキャパシタ３４及び３６（図６）により蓄積されたいかなる電荷をも伴うＶrst 及びＶsig 信号がサンプル‐ホールド回路３６１により読出され、差動増幅器３６２により互いに減算されて、各ピクセル１００に対する差信号（Ｖrst −Ｖsig ）を生じる。この差信号はピクセルに当たる光量を表わす。この差信号はアナログ‐デジタル変換器３７５によりデジタル化される。このデジタル化されたピクセル差信号が次にイメージプロセッサ３８０に供給されて、デジタル画像を形成する。更に、図７に示すように、ＣＭＯＳイメージャ装置３０８は、半導体チップ（例えば、ウエハ７００）上に設けることができる。
【００２７】
図８は、システム４００，すなわち、図７に示すようなイメージャ装置３０８を含めるように変更した、プロセッサに基づく代表的なシステムを示す。プロセッサに基づくこのシステムは、イメージャ装置３０８を含みうるデジタル回路のシステムを例示するものである。プロセッサに基づくシステムの例には、コンピュータシステム、カメラシステム、スキャナ、マシンビジョンシステム、ビークルナビゲーションシステム、テレビジョン電話、監視システム、オートフォーカスシステム、スター‐トラッカシステム、動き検出システム、画像安定化システム、高精細度テレビジョン用のデータ圧縮システムが含まれ、これらの何れも本発明を利用することができる。しかし、本発明はこれらのシステムに限定されるものではない。
【００２８】
システム４００は、本発明の種々の実施例の何れかにより構成したピクセルアレイ３００を有する、図７に示す構造全体を有するイメージャ装置３０８を具えている。システム４００は更に、バス４０４を介して種々の装置と通信する中央処理ユニット（ＣＰＵ）を有するプロセッサ４０２を具えている。バス４０４に接続された装置の幾つかは、システム４００に通信したり、システム４００から通信を受けたりするものである。すなわち、入力／出力（Ｉ／Ｏ）装置４０６及びイメージャ装置３０８がこのような通信装置の例である。バス４０４に接続された他の装置は、例えばランダムアクセスメモリ（ＲＡＭ）４１０を含むメモリ及びハードドライブ４１２や、フロッピー（登録商標）ディスクドライブ４１４及びコンパクトディスク（ＣＤ）ドライブ４１６のような１つ以上の周辺メモリ駆動装置を提供する。イメージャ装置３０８は、ＣＰＵ４０２又はシステム４００のその他の装置から制御データ又はその他のデータを受けることができる。イメージャ装置３０８はこれに応答して、画像を規定する信号を画像処理又はその他の画像取り扱い操作のためにプロセッサ４０２に供給することができる。
【００２９】
本発明を、特に２つの直列接続したアレイキャパシタ（例えば、図６の３４及び３６）を有するＣＭＯＳピクセルにつき説明したが、本発明は更に広く適用しうるものであり、いかなる撮像装置にも用いることができる。例えば、本発明は電荷結合装置（ＣＣＤ）のイメージャと関連させて用いることができる。上述した説明及び図面には、本発明の目的、特徴及び利点を達成する好適実施例を開示したものである。ある利点及び好適実施例を上述したが、当業者は、置換、追加、削除、修正及びその他の変更の何れか又はこれらの任意の組合せを、本発明の精神又は範囲を逸脱することなしに行うことができることを認識するであろう。従って、本発明は上述した説明により制限されるものではなく、特許請求の範囲によってのみ制限されるものである。
【図面の簡単な説明】
【００３０】
【図１】図１は、従来のピクセルを示す。
【図２】図２は、従来の他のピクセルを示す。
【図３】図３は、本発明の代表的な実施例により構成したピクセルを示す回路線図である。
【図４】図４は、図３のピクセルを示す部分的断面図である。
【図５】図５は、図３のピクセルを上方から下方に見た平面図である。
【図６】図６は、図３のピクセルを示す部分的断面図である。
【図７】図７は、図３により構成したピクセルを含むＣＭＯＳイメージャを示すブロック線図である。
【図８】図８は、本発明の代表的な実施例による図７のＣＭＯＳイメージャを有するプロセッサシステムを示す線図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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