(57)【要約】開示されたのは、いくつかのトランジスタ（Ｐ１、Ｐ２）が集積回路中に直列に配置され、個々の電力制御された電圧源（Ｑ１、Ｑ２）によって始動される出力段システムである。これにより出力（Ａ）でトランジスタ（Ｐ１、Ｐ２）の定格電圧よりも高い電圧を供給することを可能にしながら、トランジスタを異なる絶対ポテンシャルで動作することを可能にする。開示された出力段システムは完全に集積回路技術に従って製造が可能であり、それぞれ高い電圧範囲でディジタル及びアナログ信号出力を供給するのに適している。
2007534244.tif 000002
【特許請求の範囲】
【請求項１】
入力（Ｅ）と出力（Ａ）と、
制御入力と制御経路を持つ第１のトランジスタ（Ｐ１）と、
制御入力と第１のトランジスタ（Ｐ１）の制御経路と直列に設置され、出力段システムの出力（Ａ）が形成される制御経路を持つ第２のトランジスタ（Ｐ２）と、
入力が出力段システムの入力（Ｅ）に接続されていて、出力が第１のトランジスタ（Ｐ１）の制御入力に接続されている第１の電流制御された電圧源（Ｑ１）と、
入力が出力段システムの入力（Ｅ）に接続されていて、出力が第２のトランジスタ（Ｐ２）の制御入力に接続されている第２の電流制御された電圧源（Ｑ２）と、を備え、
第１のトランジスタ（Ｐ１）と第２のトランジスタ（P2）が個々のｎ型ウェル（ｎ１、ｎ２）に統合されており、
第１と第２の電流制御された電圧源（Ｒ２、Ｒ２）が出力段システムの入力（E）に接続されるために個々の制御された電流源（Ｉ１、Ｉ４）に割り当てられている、ことを特徴とする出力段システム。
【請求項２】
第１のトランジスタ（Ｐ１）の制御経路の一つの端子が供給ポテンシャル端子（ＶＰ）に接続されている、
ことを特徴とする請求項１に記載の出力段システム。
【請求項３】
供給ポテンシャル端子（ＶＰ）に供給される供給電圧が、第１のトランジスタ（Ｐ１）の制御経路の最大許容電圧よりも大きい、
ことを特徴とする請求項２に記載の出力段システム。
【請求項４】
各制御電流源（Ｉ１、Ｉ４）がカスコード段（ＮＨ２、ＮＨ５）を割り当てられた
ことを特徴とする請求項１乃至３の一つに記載の出力段システム。
【請求項５】
各ポテンシャル制御抵抗（Ｒ５、Ｒ６）がトランジスタ（Ｐ１、Ｐ２）の制御回路と並列に接続されている、
ことを特徴とする請求項１乃至４の一つに記載の出力段システム。
【請求項６】
第１と第２のトランジスタ（Ｐ１、Ｐ２）に対する相補的なトランジスタ（ＮＨ１）が供給され、出力段システムの出力（Ａ）と基準ポテンシャル端子（ＧＮＤ）の間に制御経路が接続されている、
ことを特徴とする請求項１乃至５の一つに記載の出力段システム。
【請求項７】
相補的なトランジスタ（ＮＨ１）は第１と第２のトランジスタ（Ｐ１、Ｐ２）に対して入力（Ａ）に存在する信号で逆転して駆動される、
ことを特徴とする請求項６に記載の出力段システム。
【請求項８】
電流制御された電圧源（Ｑ１、Ｑ２）が負荷端子でそれぞれ第１と第２のトランジスタ（Ｐ１、Ｐ２）のゲート端子とソース端子の間に、第１のトランジスタ（Ｐ１）ゲート・ソース電圧が第２のトランジスタ（Ｐ２）のゲート・ソース電圧と等しい様に接続されている、
ことを特徴とする請求項１乃至７の一つに記載の出力段システム。
【請求項９】
第１と第２のトランジスタ（Ｐ１、Ｐ２）がｐ伝導型のユニポーラトランジスタである、
ことを特徴とする請求項１乃至８の一つに記載の出力段システム。
【請求項１０】
第１と第２のトランジスタ（Ｐ１、Ｐ２）が集積回路技術でお互いに絶縁された個々の別のｎ型ウェル（ｎ１、ｎ２）に設置されている、
ことを特徴とする請求項１乃至９の一つに記載の出力段システム。
【請求項１１】
第１と第２のトランジスタ（Ｐ１、Ｐ２）が同一のインピーダンスを持つ、
ことを特徴とする請求項１乃至１０の一つに記載の出力段システム。
【請求項１２】
第１と第２のトランジスタ（Ｐ１、Ｐ２）が同一の幾何学的寸法を持つ、
ことを特徴とする請求項１乃至１１の一つに記載の出力段システム。
【請求項１３】
第１の電流制御された電圧源（Ｑ１）と第２の電流制御された電圧源（Ｑ２）がそれぞれ抵抗（Ｒ１、Ｒ２）として実施された、
ことを特徴とする請求項１乃至１２の一つに記載の出力段システム。
【請求項１４】
第１の電流制御された電圧源（Ｑ１）がトランジスタ（Ｄ１）として形成され、第１のトランジスタ（Ｐ１）と共に第１の電流ミラーを形成し、
第２の電流制御された電圧源（Ｑ２）がトランジスタ（Ｄ２）として形成され、第２のトランジスタ（Ｐ２）と共に第２の電流ミラーを形成する、
ことを特徴とする請求項１乃至１２の一つに記載の出力段システム。
【請求項１５】
出力段システムの入力（Ｅ）に少なくとも一つの入力で接続され、出力側で電流ミラー（Ｄ１、Ｐ１；Ｄ２、Ｐ２）に接続されているオペアンプ（ＯＰ）を備える、
ことを特徴とする請求項１４に記載の出力段システム。
【請求項１６】
第１と第２の電流制御された電圧源（Ｑ１、Ｑ２）が異なるポテンシャルで動作するように設計されている、
ことを特徴とする請求項１乃至１５の一つに記載の出力段システム。
【請求項１７】
制御入力を割り当てられた更なる電流制御された電圧源（Ｑ３）に接続され、制御経路を直列回路の構成で第１と第２のトランジスタ（Ｐ１、Ｐ２）の間に接続された少なくとも一つの更なるトランジスタ（Ｐ３）を備える、
ことを特徴とする請求項１乃至１６の一つに記載の出力段システム。
【請求項１８】
集積回路技術で形成された、
ことを特徴とする請求項１乃至１７の一つに記載の出力段システム。
【請求項１９】
金属酸化物半導体回路技術で形成された、
ことを特徴とする請求項１乃至１８の一つに記載の出力段システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力段システムに関する。
【背景技術】
【０００２】
大規模集積回路では、出力段を用いて、電圧の範囲が、個々の半導体技術の実際の供給電圧、及び/もしくは、個々に提供されたトランジスタの定格電圧をしのぐ出力電圧を出力出来ることがしばしば望ましい。最新のＣＭＯＳ、相補型金属酸化膜半導体、回路技術は、例えば、３．６ボルト以下の供給電圧を持つ。
【０００３】
シリコン領域を高い効率で用いる目的と、ＣＭＯＳ回路におけるゲート酸化膜の厚みの絶え間ない減少は、さらなる低供給電圧へと至る。一方で、３．６Ｖ以下の出力電圧はしばしばセンサやアクチュエータを集積回路の出力段で直接駆動するために十分でない。
【０００４】
この問題を解決するための通常の可能性は、外設のプルアップレジスタ、もしくはチップ状のプルアップレジスタが出力段を構成する、いわゆる、オープンドレイン、もしくはオープンコレクタ出力と言われるものを用いて供給される。
【０００５】
ｎチャンネルＭＯＳ構造では、オープンドレイン出力は、比較的高い電圧に対する適性により区別される、いわゆるＮＭＯＳＨ要素によって実現される。この目的のために、ＮＭＯＳＨ要素は通常、ドレイン領域として用いられる弱くドープされたｎ型ウェル領域を持ち、ゲート酸化膜を広げるための追加の酸化膜領域をチャンネルのドレイン端に備える。
【０００６】
従来のＭＯＳ回路技術では、ｎ型ウェル領域中の分離されたｐ型ウェルは対応するｐ型ドレイン領域を形成するために使用できないため、ＮＭＯＳＨ要素への相補的解決はｐチャンネル要素には適用できない。集積回路技術で典型的な３．３Ｖの製造過程で製造された、ソースが結合されたｐチャンネル要素とｎ型ウェル端子は以下の様な最大許容電圧が適宜当てはまる。ゲート電圧に対するソース電圧は最大３．６Ｖ。ドレイン電圧に対するゲート電圧は最大３．６Ｖ。ドレイン電圧に対するソース電圧は最大３．６Ｖ。ソースとｎ型ウェル電圧はｐ型基盤に対して最大１５Ｖ。
【０００７】
記述された受動的なプルアップ部品は、プルアップ抵抗の抵抗値が低いと比較的大きな量の電流が無駄にされるという不利がある。一方、ライジングエッジのエッジの険しさは、大きな抵抗の場合は大きく制限される。
【０００８】
類似の問題領域がアナログ出力にも生じる。異なる製造過程の外部の駆動段が、出力で望ましい電力の範囲を得るために用いられなくてはならない。例えば、６００Ｖまでスイッチ出来る高圧ＮＭＯＳスイッチを駆動するためには、典型的には１０Ｖのゲート電圧が良いスイッチオン状態を保証するために必要である。
【０００９】
外部の駆動段は、近代のいわゆる電力線モデム用途と呼ばれるものに提供される７Ｖの動的振幅範囲を持つアナログ出力電圧を提供することに用いられる。この場合、集積回路は、バイポーラ回路技術で形成された外部電流ミラーを介して、実際の出力端子に接続されている差動出力段を持つ。
【００１０】
欧州特許出願公開第１３２６３３７号明細書は、標準的なＣＭＯＳで実現された高電圧のためのプッシュ＝プルドライバを開示する。上、中、下の抵抗が直列回路を形成する。この場合、クランプ電圧と共に中と下のトランジスタのゲートを固定する効果をもたらすダイオードが提供されている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、従来のＭＯＳ回路技術に統合可能で、出力で、それぞれのプロセス技術に提供された定格電圧よりも大きい出力電圧の範囲の出力電圧を提供することが可能な出力段システムを明細に述べることにある。
【課題を解決するための手段】
【００１２】
本発明によると、上記の目的は請求項１の特徴を持つ出力段システムによって達成される。有利な進歩は従属項から明らかになる。
【００１３】
提案されている出力段システムは、制御経路に対して直列に接続され、それぞれのｎ型ウェル領域に統合されることでお互いから分離されている少なくとも２つのトランジスタから構成される。直列回路の２端子の１つは出力段システムの出力を形成する。トランジスタの制御入力に接続されているのは、それぞれのトランジスタを制御するための電流制御された電圧源である。電流制御された電圧源の入力端子は出力段システムの入力につながれている。Ｎ型ウェル領域は好ましくはお互いポテンシャル項で分断されている。
【００１４】
出力トランジスタをお互いに直列に接続された複数の部分的なトランジスタに分割し、そのトランジスタを電流制御された電圧源を用いてそれぞれ類似の条件で動作することにより、出力段システムの出力で、それぞれの製造過程、もしくは、出力段システムが統合されたもしくは構築されたそれぞれの標準回路技術の実際の定格の電圧より大きい範囲の電圧を提供することが可能である。
【００１５】
序文で言及された典型的な３．３Ｖ過程の数的な例を継続すると、これは、
ｎ型ウェルとソース端子とｐ型基板間の最大１５Ｖの制限の理由で適切に５個までのトランジスタが直列に制御経路によって接続される。
【００１６】
トランジスタの制御経路の直列回路の出力段システムの出力を形成しない端子は好ましくは供給ポテンシャル端子に接続されている。
【００１７】
供給ポテンシャル端子で供給される供給電圧は、好ましくは及び有利には、個々のトランジスタの制御経路で許容されたそれぞれの最大電圧より大きい。
【００１８】
代案もしくは追加として、供給ポテンシャル端子で供給される供給電圧は、電圧範囲もしくは出力段システムの入力に供給され得る信号よりも大きい。
【００１９】
好ましくは、それぞれの制御された電流源が第１と第２の電流制御された電圧源に割り当てられ、そこへ、電流制御された電圧源が出力段システムの入力に接続するために接続されている。
【００２０】
この場合、電流源とそこへ割り当てられた電流制御された電圧源は、有利に、直流回路に接続されたトランジスタへ、それぞれ相対的な意味で、同じ制御電圧が供給されるように設計されている。
【００２１】
この場合、しかしながら、絶対的な意味で考慮された場合、個々のトランジスタは自身の制御電圧に対しては異なるポテンシャルにある。
【００２２】
制御された電流源からの電流出力はさらに好ましくはそれぞれのケースで絶対値が同じである。
【００２３】
制御された電流源は、好ましくは、入力に送り込まれる信号によって、電流制御された電圧源が、直列回路のトランジスタをオン・オフする、もしくはアナログ動作モードでアナログ電圧の生成を引き起こすように制御される。ここでの出力信号は、それぞれ、出力段システムの入力信号による。
【００２４】
電流制御された電圧源を高い電圧レベルで動作させるためには、制御された電流源のそれぞれに個別のカスコード段を指定することが有利である。
【００２５】
シミュレーションで明らかになったように、特に直列に接続されたトランジスタがスイッチオフの状態の出力段システムでは、それぞれの抵抗が個々の制御経路に並列に接続されていることが有利である。この場合、同じく、抵抗そのものは、お互いに直列回路に接続されていることが望ましい。抵抗の連鎖は、好ましくは、供給ポテンシャル端子と出力段システムの出力の間に置かれ、好ましくはそれぞれの場合で絶対値が同一である抵抗を通る確定した電流の結果、各抵抗を渡った等しい電圧低下が均一のポテンシャル配分の結果となる効果を持つ。それに応じて、抵抗は、トランジスタに過電圧からの保護を提供する追加のバイアス抵抗のように振舞う。
【００２６】
この場合、抵抗は、好ましくは同一の抵抗値を持ち、電力損失を低く保つために高い抵抗値で実施される。
【００２７】
相補的な出力段システムを一つの有利な開発で形成するために、制御経路が出力段システムの出力と基準ポテンシャル端子の間にある、第１と第２のトランジスタの伝導性に対して相補的なトランジスタが供給される。
【００２８】
相補的なトランジスタは、好ましくは、高電圧用に設計された、いわゆるＮＭＯＳＨと呼ばれるｎチャンネルＭＯＳトランジスタである。
【００２９】
第１と第２の、そして、できれば供給ポテンシャルと出力の間に直列に提供される更なるトランジスタは、また、ｐ伝導性型である。
【００３０】
電流制御された電圧源は好ましくは、それぞれの場合で直列回路の全てのトランジスタが同じ動作点であるように個々に割り当てられたトランジスタに接続されている。
【００３１】
特に、トランジスタが、ユニポーラトランジスタとして実施された場合には、電流制御された電圧源でのそれらの駆動は、ｐチャンネルトランジスタがそれぞれの場合で同じゲート・ソース電圧に晒されているように実施されることが好ましい。
【００３２】
直列回路のトランジスタは、さらに、同じ形状を持つことが好ましい。これはつまり、それぞれ、特に同じチャンネル長とチャンネル幅ということである。加えてドレイン電流とトランジスタのインピーダンスがまたそれぞれの場合で同一であれば、直列回路の個々のトランジスタを越えるドレイン・ソース電圧もまた有利にそれぞれの場合で同一である。
【００３３】
より正確には、直列回路のトランジスタの制御経路で均一なポテンシャル分配の効果をあげることが出来る。トランジスタの供給電圧が高ければ高いほど、従って出力での信号の電圧範囲もまた広くなる。
【００３４】
出力段の各トランジスタは、好ましくは、個々の別々のｎ型ウェルであることが好ましい。より好ましくは、個々のトランジスタは、それぞれに割り当てられた電圧制御された電圧源と共に、それぞれの場合で、合同で、他の電源・トランジスタ対から離れて、それぞれがｎ型ウェルである。
【００３５】
直列回路のトランジスタを駆動する電流制御された電圧源は抵抗として実施されていることが望ましい。この場合、抵抗は、制御された電流を個々の抵抗に流し、それぞれの場合で抵抗を越えて同一の電圧降下が起きる様に選択されている。
【００３６】
この場合、抵抗はそれぞれに源と直列回路のトランジスタのゲート端子の間に接続されていることが望ましい。
【００３７】
トランジスタのゲート端子はそれぞれの場合、個々の電流制御された電圧源に接続されていることが望ましい。
【００３８】
別の実施例では、電流制御された電圧源はそれぞれダイオードとして接続されたトランジスタとして形成されている。この場合、直流回路の個々の割り当てられたトランジスタと共に、ダイオードとして接続されているトランジスタは、それぞれの場合、個々の電流ミラーを形成する。個々の電流ミラーは好ましくはそれぞれ制御された電流源で駆動されている。
【００３９】
より好ましくは、出力段システムの入力に少なくとも１つの入力で接続されていて、出力側で電流ミラーに接続されているオペアンプが提供される。ここに提案された原理の開発は特にアナログ出力信号を提供するのに好適である。
【００４０】
記述された出力段システムは好ましくは集積回路技術で実施される。提案された出力段システムは特に相補型金属酸化膜半導体製造方法に好適である。
【発明を実施するための最良の形態】
【００４１】
本発明は以下に複数の実施例を図を参照しながら詳細に記述される。
【００４２】
同一の参照番号は同一のもしくは同一に機能する部品を示す。
【００４３】
図１は入力Ｅと出力Ａを持つ出力段システムを示す。３つのトランジスタＰ１、Ｐ２、Ｐ３からなる直列回路が供給ポテンシャル端子ＶＰと出力Ａの間に設置されている。トランジスタＰ１、Ｐ１、Ｐ３はそれぞれｐチャンネルＭＯＳとトランジスタとして実施されている。３つのトランジスタＰ１、Ｐ２、Ｐ３はそれぞれゲート端子をコントロール端子として持ち、それぞれはソース端子とドレイン端子を制御経路の端子として持つ。それぞれの場合でソース端子は、トランジスタＰ１、Ｐ２、Ｐ３が集積されている、お互いに分離されたｎ型ウェル領域ｎ１、ｎ２、ｎ３に接続されている。第１のトランジスタＰ１のソース端子は供給ポテンシャル端子ＶＰに接続されている。第１のトランジスタＰ１のドレイン端子は第３のトランジスタＰ３のソース端子に接続されており、第３のトランジスタＰ３のドレイン端子は第２のトランジスタＰ２のソース端子に接続されており、第２のトランジスタＰ２のドレイン端子は順繰りに出力Ａに接続されている。それぞれのトランジスタＰ１、Ｐ２、Ｐ３は、それぞれ、電流制御された電圧源Ｑ１、Ｑ２、Ｑ３が割り当てられている。割り当てられた電流制御された電圧源Ｑ１、Ｑ２、Ｑ３はそれぞれ、個々のトランジスタＰ１、Ｐ２、Ｐ３のゲート端子とソース端子の間に接続されている。入力Ｅは個々の電流制御された電圧源Ｑ１、Ｑ２、Ｑ３の制御入力に制御部Ｓを介して接続されている。制御部は、異なるポテンシャルでそれぞれの出力電流を提供する。それぞれのトランジスタＰ１、Ｐ２、Ｐ３は、それぞれに割り当てられた電流制御された電圧源Ｑ１、Ｑ２、Ｑ３と共に合同でｐプリドープされた基盤に集積回路技術で別々のｎ型ウェルｎ１、ｎ２、ｎ３に配置されている。
【００４４】
トランジスタＰ１、Ｐ２、Ｐ３は、制御部Ｓ、Ｑ１、Ｑ２、Ｑ３に駆動された能動的なプルアップ構造を形成する。それぞれが同一の寸法を持つｐチャンネルトランジスタは、ゲート・ソース電圧がそれぞれの場合で同一な様に駆動される。同一のサイズ、同一のゲート・ソース電圧、そしてほぼ同一のドレイン電流の理由で、直列の３つ全ての部品Ｐ１、Ｐ２、Ｐ３のインピーダンスは実質的に同一である。トランジスタＰ１、Ｐ２、Ｐ３の同一なインピーダンスのため、これらを越えてのドレイン・ソース電圧効果は同様に同一である。トランジスタＰ１、Ｐ２、Ｐ３の直列回路を越えての高い電圧降下は従って直列に用いられたトランジスタの数によって分割される。これは３つのトランジスタの本例では、個々のトランジスタの最大動作電圧の３倍の電圧が保たれることを意味する。本例では、完全に理想的にトランジスタのインピーダンスの同一性は不釣り合い及び大量生産の製造偏差のために起きないので、安全マージンも考慮に入れられている。
【００４５】
ＣＭＯＳ製造過程で利用可能な従来のｐチャンネル構造が有利にｐチャンネルトランジスタとして用いられても良い。いずれにせよ提案された原理によれば、出力Ａで個々の集積過程での定格電圧や最大許容電圧の数倍に相当する電圧を取り出すことが可能である。
【００４６】
制御電流の提供のために制御部Ｓは高電圧のために設計されたＮＭＯＳトランジスタから構成されることが好ましい。
【００４７】
記述されたシステムの追加の利点は、出力での高い電圧範囲と良い駆動特性が、低い電力損失を同時にそして外部の構成要素を必要とせずに得られることにある。回路は従来使用可能な製造過程で完全に集積することが出来る。
【００４８】
図２は、図１に従った出力段システムの原理の成果を示す。図２による回路は、出力Ａで高電圧範囲を持つように設計されていて、ディジタルプッシュ−プル出力段として形成されている。プッシュ−プル出力段は動作電圧１２Ｖに適していて、低状態０Ｖと高状態１２Ｖの間でのどこかで切り替えが可能である。
【００４９】
合計で４個の直列に接続されたトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４が提供され、それらはお互いに図１のトランジスタと同様にお互いに直列に接続されている。高電圧用に設計されたｎチャンネルトランジスタＮＨ１が追加に提供されている。その制御経路は、出力Ａと基準ポテンシャル端子ＧＮＤの間に接続されている。回路中それぞれの抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４は電流制御された電圧源として用いられており、これらの抵抗のそれぞれは割り当てられたトランジスタＰ１からＰ４のソース端子とゲート端子の間に接続されている。加えて、トランジスタＰ１からＰ４のゲート端子はそれぞれのカスコード段ＮＨ２、ＮＨ３、ＮＨ４、ＮＨ５を介してそれぞれの制御された電流源Ｉ１、Ｉ２、Ｉ３、Ｉ４の負荷端子に接続されている。制御された電流源Ｉ１、Ｉ２、Ｉ３、Ｉ４はさらに基準ポテンシャル端子ＧＮＤに接続されている。制御された電流源Ｉ１からＩ４の制御入力はお互いに接続され、バイアス電圧ノードＶＢＩＡＳで結合されている。制御された電流源Ｉ１からＩ４と共にダイオードとして接続された電流源Ｉ５はそれぞれの電流ミラーを形成する。電流は抵抗Ｒ９と電流ミラー比によって決められる。抵抗Ｒ９は、３．３Vの低供給電源のための供給ポテンシャル端子とダイオードとして接続された電流源I5間に接続されている。カスコード段ＮＨ２、ＮＨ３、ＮＨ４、ＮＨ５はそれぞれ、高電圧に適したｎチャンネルトランジスタとして形成されており、それらのゲート端子はお互いにシステムの入力Ｅに接続されている。システムの入力Ｅはさらに相補的なトランジスタＮＨ１のゲート端子にインバータＩＮＶを介して接続されており、インバータは同様に低供給電源３．３Ｖのために供給ポテンシャル端子に接続されている。
【００５０】
従って、図２に基づいた回路は０から３．３Ｖの範囲を持つディジタル入力信号を１２Ｖの範囲を持つディジタル信号に変換する。Ｐ型電導性の部品としては、単に従来のｐチャンネルトランジスタが必要となる。
【００５１】
ｐチャンネルトランジスタＰ１からＰ４はそれぞれ割り当てられた、それぞれ逝去経路に平行に接続されたバイアス抵抗Ｒ５からＲ８を持つ。ｐチャンネルトランジスタＰ１からＰ４に電源が入っていない場合、均一のポテンシャル分布がＲ５からＲ８を用いて保証される。この場合、抵抗Ｒ５からＲ８は追加の安全手段として役立ち、変更例では省略されても良い。
【００５２】
トランジスタＰ１からＰ４は、それぞれ個別のｎ型ウェルに導入された
薄層酸化物ｐチャンネル部品であり、お互いから絶縁されている。
【００５３】
提案された構造は全体の直列回路に均一のポテンシャル分布を可能にし、特に、動作点もしくは動作状態によらずトランジスタＰ１からＰ４の制御経路で同一の電圧効果を可能にする。これは、実施例の１２Ｖの供給電圧が、各ｐチャンネル部品に最大で１２Ｖを４で割った３Ｖの電圧効果に至ることを意味する。Ｐチャンネルトランジスタはそれぞれゲートとソースの間の抵抗Ｒ１からＲ４を用いてスイッチオフされる。ｐチャンネルトランジスタＰ１からＰ４をスイッチオンするためには、各抵抗Ｒ１からＲ４が制御された電流を供給され、それによって順に抵抗Ｒ１からＲ４を越えてそれぞれ同一の電圧が降下する効果がある。結果として、同一のゲート・ソース電圧が各ｐチャンネルトランジスタＰ１からＰ４に供給され、全てのｐチャンネルトランジスタＰ１からＰ４のインピーダンスがお互い一致する。これら同一のインピーダンス値の理由で、ｐチャンネルトランジスタのドレイン・ソース電圧もまた動作点に無関係に同一である。
【００５４】
現在の場合、ｐチャンネルトランジスタＰ１からＰ４の数は出力での好ましい電圧とトランジスタの最大動作電圧との比で決定される。出力での電圧範囲が最大動作電圧の２倍でしかない場合、単に２つのトランジスタＰ１、Ｐ２を持つ構造を用いることが可能である。これは他の電圧比や用途に準用する。
【００５５】
図３は、提案された例では０から６Ｖの連続的な可変電圧が取り出せるアナログ信号出力のための開発に基づいた提案された原理による出力段システムの第３の実施例を示す。直列回路は６Ｖの供給ポテンシャル端子と出力Ａ’の間に設置された第１のトランジスタＰ１と第２のトランジスタＰ２から構成される。トランジスタＰ１とＰ２はそれぞれ、それぞれに指定されたダイオードＤ１、Ｄ２と共に形成する電流ミラーの出力トランジスタである。ダイオードＤ１、Ｄ２は同様にｐチャンネルＭＯＳトランジスタとして形成される。ダイオードＤ１、Ｄ２のドレイン端子はそれぞれ高電圧に適したｎチャンネルトランジスタＮＨ６、ＮＨ７に接続されている。これらのトランジスタＮＨ６、ＮＨ７は電流ミラーＤ１、Ｐ１とＤ２、Ｐ２に供給する制御された電流源として機能する。図２と同様に、相補的なトランジスタＮＨ８が出力Ａ’と基準ポテンシャル端子ＧＮＤの間に接続されている。一方で相補的なトランジスタＮＨ８の制御入力、と他方で２つの電流源トランジスタＮＨ６とＮＨ７の制御電圧はそれぞれオペアンプＯＰの完全な差動出力段のそれぞれの端子に接続されている。オペアンプＯＰは３．３Ｖのみの電圧で動作する。オペアンプは、一つの端子が抵抗Ｒ１０を解してシステムの入力Ｅに接続されていて、追加の端子が固定ポテンシャルに接続されている差動入力を持つ。さらに、フィードバックレジスタＲ１１が出力段システムの出力Ａ’と抵抗Ｒ１０を解して入力Ｅに接続されているオペアンプの入力の間に接続されている。
【００５６】
各電流ミラーＤ１、Ｐ１とＤ２、Ｐ２はそれぞれ別個のｎ型ウェルの中に形成されている。直列のトランジスタＰ１、Ｐ２の間の好ましい電圧分割はこの場合、電圧ミラーＤ１、Ｐ１とＤ２、Ｐ２をそれぞれ同一の値の電流で駆動することによって得られる。このタイプのアナログ出力の場合、トランジスタＰ１、Ｐ２を通る電流は完全に止まることは無く、図２の抵抗Ｒ５からＲ８は必要ではない。
【００５７】
図３の回路は図１、２と同様の有利点を持ち、加えて、入力Ｅでの値を追跡し、その値に比例するアナログ信号を出力するのに適している。０から６Ｖの振幅のダイナミックレンジが出力Ａ’で達成される。入力Ｅには０から３．３Ｖの電圧変化をもつ信号が供給される。
【００５８】
示された実施例に加えて、提案された出力段システムは、また、チップ上の電圧調整にも適している。特に提案された原理はシリアルＵＳＢ、３．３Ｖからの５Ｖのユニバーサルシリアルバス端子、もしくは２．５ＶのＣＭＯＳ回路を動作させることが可能である。更なる用途の分野の例としては、高い閾値を持つ外電源MOSスイッチのチップ上の駆動回路がある。
【００５９】
全ての示された実施例は外設の部品無しで完全に運用でき、各場合も、有利に共通集積回路に完全に集積可能である。
【図面の簡単な説明】
【００６０】
【図１】図１は、提案された原理による出力段システムの第１の実施例を示す。
【図２】図２は、ディジタル出力を用いた図１からの出力段システムの開発を示す。
【図３】図３は、提案された原理による出力段システムのアナログ信号出力でのさらなる実施例である。
【符号の説明】
【００６１】
Ａ      出力
Ａ’      出力
Ｅ      入力
Ｄ１    ダイオード
Ｄ２    ダイオード
ＧＮＤ  基準ポテンシャル端子
Ｉ１    電流源
Ｉ２    電流源
Ｉ３    電流源
Ｉ４    電流源
Ｉ５    電流源
INV  インバータ
ｎ１  ｎ型ウェル
ｎ２  ｎ型ウェル
ｎ３  ｎ型ウェル
ｎ１’  ｎ型ウェル
ｎ２’  ｎ型ウェル
ＮＨ１  トランジスタ
Ｎｈ２  トランジスタ
ＮＨ３  トランジスタ
ＮＨ４  トランジスタ
ＮＨ５  トランジスタ
ＮＨ６  トランジスタ
ＮＨ７  トランジスタ
ＮＨ８  トランジスタ
ＯＰ    オペアンプ
Ｐ１    トランジスタ
Ｐ２    トランジスタ
Ｐ３    トランジスタ
Ｐ４    トランジスタ
Ｑ１    電流制御された電圧源
Ｑ２    電流制御された電圧源
Ｑ３    電流制御された電圧源
Ｒ１    抵抗
Ｒ２    抵抗
Ｒ３    抵抗
Ｒ４    抵抗
Ｒ５    抵抗
Ｒ６    抵抗
Ｒ７    抵抗
Ｒ８    抵抗
Ｒ９    抵抗
Ｒ１０  抵抗
Ｒ１１  抵抗
Ｓ    制御入力
Ｖｐ    供給ポテンシャル端子
【図１】
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【図２】
2007534244.tif 000004
【図３】
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【国際調査報告】
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2007534244.tif 000007
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