(57)【要約】  物質（１５０２）の１又は２以上の領域（１５１０、１５１２）への圧力を印加又は除去することによって形成された複数のナノスケールメモリセル（１５１０、１５１２）を備えたメモリ装置である。電気伝導読出プローブ（１５１４）は、前記領域の伝導度及びこれによりセル中に格納された情報を決定する。書込プローブ（１５０８）は、これらのセルの電気伝導度及びこれによりセル中に格納された情報を変化させるために、選択セルへの圧力の印加又は除去を行う。
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【特許請求の範囲】
【請求項１】
物質の１又は２以上の領域に圧力を印加する処理と、
前記圧力を除去することによって前記１又は２以上の領域に情報を格納する処理と、を有する、情報格納処理方法。
【請求項２】
前記１又は２以上の領域は、メモリ装置用に又は２以上のメモリセルを提供する、請求項１に記載の処理方法。
【請求項３】
前記メモリセルのそれぞれの寸法は、ナノメータスケールである、請求項２に記載の処理方法。
【請求項４】
前記１又は２以上の領域に格納された情報を決定するために、前記１又は２以上の領域の特性を測定する処理を有する、請求項１に記載の処理方法。
【請求項５】
前記特性は、伝導度又は抵抗率を含む、請求項４に記載の処理方法。
【請求項６】
前記圧力の印加及び除去する処理は、前記１又は２以上の領域を少なくとも１つの第１の相から少なくとも１つの第２の相に変性する処理を含む、請求項１に記載の処理方法。
【請求項７】
前記少なくとも１つの第１の相は、アモルファス相を有し、
前記少なくとも１つの第２の相は、少なくとも１つの結晶相を有する、請求項６に記載の処理方法。
【請求項８】
前記アモルファス相は、緩和されたアモルファス相である、請求項７に記載の処理方法。
【請求項９】
前記物質は、実質的にシリコンである、請求項８に記載の処理方法。
【請求項１０】
前記１又は２以上の領域中にさらなる相変化を誘起するために、前記１又は２以上の領域を加熱する処理を含む、請求項６に記載の処理方法。
【請求項１１】
前記加熱は、前記少なくとも１つの結晶相をより伝導性の高い結晶相に変性するものである、請求項１０に記載の処理方法。
【請求項１２】
前記圧力の印加及び除去は、前記１又は２以上の領域中に格納された情報を決定するために、少なくとも１つの圧力の印加及び除去を制御することを含む、請求項１に記載の処理方法。
【請求項１３】
前記情報を格納する段階は、前記１又は２以上の領域に格納された情報を決定するために、前記圧力の除去速度を制御する処理を含む、請求項１に記載の処理方法。
【請求項１４】
前記１又は２以上の領域に格納された情報を決定するために、前記１又は２以上の領域の各々に印加される圧力を選択する処理を含む、請求項１に記載の処理方法。
【請求項１５】
前記圧力は、前記１又は２以上の領域の各々にマルチビット情報の格納を提供するために、複数の所定の圧力から選択される、請求項１４に記載の処理方法。
【請求項１６】
前記圧力の印加及び除去は、前記１又は２以上の領域の電気伝導度を第１電気伝導度から第２電気伝導度に変化させ、この処理は、前記１又は２以上の領域の電気伝導度を前記第２電気伝導度から第３電気伝導度に変化させるために前記１又は２以上の領域に圧力を印加及び除去する処理をさらに含む、請求項１に記載の処理方法。
【請求項１７】
前記第３電気伝導度は、実質的に前記第１電気伝導度に等しい、請求項１６に記載の処理方法。
【請求項１８】
緩和されたアモルファスシリコンの１又は２以上の領域の各々を少なくとも１つの結晶相に変性させるために、前記１又は２以上の領域への圧力の印加及び除去する処理を含む、処理方法。
【請求項１９】
前記少なくとも１つの結晶相を他の結晶相に変性させるために、前記１又は２以上の領域を加熱する段階をさらに含む、請求項１８に記載の処理方法。
【請求項２０】
前記他の結晶相は、前記少なくとも１つの結晶相よりも電気伝導性が高い、請求項１９に記載の処理方法。
【請求項２１】
前記１又は２以上の領域中の前記少なくとも１つの結晶相及びアモルファスシリコンを別の結晶相に変性するために、前記１又は２以上の領域を加熱する処理を含む、請求項１８に記載の処理方法。
【請求項２２】
前記１又は２以上の領域中の少なくとも１つの結晶相における少なくとも１つの寸法を決定するために、前記１又は２以上の領域を印加するための圧力を制御する処理を含む、請求項１８に記載の処理方法。
【請求項２３】
前記各々の領域に印加された圧力は、複数の所定の圧力から選択される、請求項２２に記載の処理方法。
【請求項２４】
前記１又は２以上の領域中の少なくとも１つの結晶相における少なくとも１つの寸法を変化させるために、前記１又は２以上の領域への圧力の印加及び除去をさらに制御する処理を含む、請求項２２に記載の処理方法。
【請求項２５】
緩和されたアモルファスシリコン母材中における結晶シリコンの１又は２以上の領域における少なくとも１つの部分をアモルファス相に変性するために、前記１又は２以上の領域への圧力の印加及び除去する処理を含む、処理方法。
【請求項２６】
構造物質を製造するための処理方法であって、
物質における相互に離隔された複数の領域に圧力を印加する処理と、
前記圧力を除去することによって、前記複数の領域における少なくとも１つの材料特性を変化する処理と、を有する、処理方法。
【請求項２７】
前記少なくとも１つの材料特性は、電気的特性を含む、請求項２６に記載の処理方法。
【請求項２８】
前記変化する処理は、前記少なくとも１つの材料特性の変化を決定するために、前記圧力の除去を制御する処理を含む、請求項２６に記載の処理方法。
【請求項２９】
構造物質を製造するための処理方法であって、
物質における相互に離隔された複数の領域に圧力を印加する処理と、
前記圧力を除去することによって、前記相互に離隔された複数の領域の各々の少なくとも一部において相変化を誘起する処理と、を有する、処理方法。
【請求項３０】
前記相変化を誘起する処理は、前記相変化を決定するために、前記圧力の除去を制御する処理を含む、請求項２９に記載の処理方法。
【請求項３１】
前記物質はシリコンである、請求項２９に記載の処理方法。
【請求項３２】
前記１又は２以上の領域においてさらに相変化を誘起するために、前記１又は２以上の領域を加熱する処理を含む、請求項２９に記載の処理方法。
【請求項３３】
請求項１から請求項３２のいずれかに記載の処理方法を実行するための部材を有する装置。
【請求項３４】
請求項１から請求項３２のいずれかに記載の処理方法を実行するために製造された構造物。
【請求項３５】
物質の各々の領域に圧力を印加して、前記領域から前記圧力を除去することで前記領域の電気伝導度を変化させることによって、製造された複数のメモリセルを備える、メモリ装置。
【請求項３６】
前記メモリセルの寸法は、ナノメータスケールである、請求項３５に記載のメモリ装置。
【請求項３７】
実質的な絶縁性の緩和されたアモルファスシリコン層中における結晶シリコンの実質的な伝導領域を有する複数のメモリセルを備える、メモリ装置。
【請求項３８】
物質の選択領域中の情報を格納するために、前記選択領域への圧力を印加及び除去するための少なくとも１つの変性プローブを備え、
前記選択領域中に格納された情報を決定するために、前記圧力の除去を制御するように構成された、メモリ装置。
【請求項３９】
前記選択領域中に格納された情報を決定するために、前記圧力の印加及び除去を制御するように構成された、請求項３８に記載のメモリ装置。
【請求項４０】
前記領域の選択された部位中に格納された情報を修正又は消去するために、前記領域の選択された部位へ圧力を繰り返し印加及び除去するように構成された、請求項３８に記載のメモリ装置。
【請求項４１】
前記物質は、初期において結晶シリコン及び緩和されたアモルファスシリコンの１つである、請求項３８に記載のメモリ装置。
【請求項４２】
前記圧力の印加及び除去は、前記物質の相変化をもたらす、請求項３８に記載のメモリ装置。
【請求項４３】
前記選択領域中に格納された情報を決定するために、前記物質における選択領域の電気伝導度を決定するための少なくとも１つの電気伝導プローブを備える、請求項３８に記載のメモリ装置。
【請求項４４】
前記少なくとも１つの変性プローブの少なくとも１つは、前記選択領域中に格納された情報を決定するために、前記物質の選択領域の伝導度を決定するように構成されている、請求項３８に記載のメモリ装置。
【請求項４５】
前記選択領域の電気伝導度及びこれによる前記領域に格納された情報を決定するために、前記領域の選択された部位からの圧力の除去を制御するように構成されている、請求項３８に記載のメモリ装置。
【請求項４６】
前記装置の選択領域に接触させるために、前記少なくとも１つの電気伝導プローブを移動させるための移動可能なサポートを備える、請求項３９に記載のメモリ装置。
【請求項４７】
前記選択領域に接触させるために、前記少なくとも１つの変性プローブを移動させるための移動可能なサポートを備える、請求項３８に記載のメモリ装置。
【請求項４８】
圧力を印加及び除去して形成された第１電気伝導度を有する複数の第１領域、
第２電気伝導度を有する複数の第２領域、
前記第１領域及び前記第２領域に隣り合う伝導ワードライン、
前記第１領域及び前記第２領域に隣り合う伝導ビットライン、とを備え、
前記第１領域及び前記第２領域における選択された部位の伝導度は、対応するワードライン及び対応するビットラインに接触することで決定することができる、メモリ装置。
【請求項４９】
伝導結晶シリコン層中のアモルファスシリコンにおける複数の実質的に絶縁性の領域を備え、
前記アモルファスシリコンの領域は、前記伝導結晶シリコン層の対応する領域への圧力の印加及び除去によって形成されている、メモリ装置。
【請求項５０】
格納媒体中に相変化を発生させるために格納媒体を圧入することによってセル中に情報を格納及び／又は消去するための、少なくとも１つのインデンターチップを備える、メモリ装置。
【請求項５１】
緩和されたアモルファスシリコン層中に１又は２以上の実質的な結晶領域を備える、構造物質。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置、情報格納処理、処理、及び構造物質に関する。
【背景技術】
【０００２】
マイクロ電子機器における急速な進歩は、しばしばムーアの法則で表される。この法則は、単位集積回路におけるトランジスタの数は、数年毎に倍加し続けるということを予測したものである。この倍加には、集積回路のそれぞれの連続した世代とともに各トランジスタの物理的サイズを減少させることが必要となる。しかしながら、この縮小を達成するための困難は、複雑性が指数関数的に増大するために、ムーアの法則に従うことが経済的に不可能となり得る地点に向けて、及び、集積回路の新しい世代を発展させるために必要な時間に向けて、劇的に増大している。一方、マイクロプロセッサに対して、メモリチップへの莫大な需要は、メモリ装置に対するこのような高い開発コストを正当化し得る。メモリ装置を今までよりも小さく開発するための挑戦は、特にこのような装置の特徴的寸法がナノメータスケールに入るにつれて、依然として考慮すべきものである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
現存するランダムアクセスメモリ（例えば、ＳＲＡＭ、ＤＲＡＭ）機器は、メモリセルのアレイ中に、各セルがバイナリデータの一ビットを格納して、情報を格納する。典型的なメモリ装置において、特定のセル中に格納された一ビットのデータは、セルを含む配列行に接続されたワードラインへの適切な電位を用いて、セルに接続されたビットラインに生じた電位を測定することでアクセスされ得る。既存のメモリ装置における問題の１つは、情報の格納密度の上面に位置する、各セルにおける物理的な寸法を減少するための余地が制限されるということである。例えば、トランジスタをベースにしたメモリ装置の場合、各トランジスタのゲート長は非常に小さい（現状の技術では典型的に１００ｎｍ付近）が、各セルの全表面積又は設置面積は、非常に大規模なものである。従って、生成されるセルの密度を高め得る、より簡便な構造のメモリ装置に対する要求が存在する。
【０００４】
それ故、従来技術における１又は２以上の困難性を軽減、又は、少なくとも有用な代換物を提供できるメモリ装置、情報格納処理、処理、構造物質を提供することが望まれている。
【課題を解決するための手段】
【０００５】
本発明によれば、材料の１又は２以上の領域に情報を格納するために、前記１又は２以上の領域に圧力を印加し、及び前記領域から圧力を除去することを含む、情報格納処理が提供される。
【０００６】
本発明は、緩和されたアモルファスシリコンの１又は２以上の領域を実質的な結晶シリコンに変化させるために、前記１又は２以上の領域に圧力を印加し、及び前記領域から圧力を除去する処理をも提供する。
【０００７】
本発明は、材料の１又は２以上の領域における少なくとも１つの特性を変化させるため、前記１又は２以上の領域に圧力を印加し、及び前記領域から圧力を除去する処理をも提供する。
【０００８】
本発明は、材料の１又は２以上の領域のそれぞれにおける少なくとも一部に相変化を誘起するために、前記１又は２以上の領域に圧力を印加し、又は前記領域から圧力を除去する処理をも提供する。
【０００９】
本発明は、緩和されたアモルファスシリコンの１又は２以上の領域の少なくとも一部を、少なくとも１つの結晶シリコンに変化させるために、前記１又は２以上の領域に圧力を印加し、又は前記領域から圧力を除去する処理をも提供する。
【００１０】
本発明は、実質的なシリコン材料の１又は２以上の領域に圧力を印加し、又は前記領域から圧力を除去することによって、実質的な結晶及び実質的なアモルファスシリコンの領域を生成するための処理をも提供する。
【００１１】
本発明は、実質的なシリコン材料の１又は２以上の領域に圧力を印加し、又は前記領域から圧力を除去することによって、異なる電気的及び/又は物理的な特性を有する領域を生成するための処理をも提供する。
【００１２】
本発明は、複数のメモリセルを生成する目的で、材料の１又は２以上の領域の電気伝導度を第１電気伝導度から第２電気伝導度に変化させるため、材料の１又は２以上の領域に圧力を印加し、及び前記領域から圧力を除去することによって生成される複数のメモリセルを有する、メモリ装置をも提供する。
【００１３】
本発明は、実質的に絶縁されている緩和されたアモルファスシリコンの層中の結晶シリコンにおける複数の実質的な電導領域を備える、メモリ装置をも提供する。
【００１４】
本発明は、第１電気伝導度を有する複数の第１領域、第２電気伝導度を有する複数の第２領域、を備え、前記伝導度で表される格納情報を決定するための前記領域の伝導度を決定するための少なくとも１つの電気伝導プローブ、を備える、メモリ装置をも提供する。
【００１５】
本発明は、圧力を印加及び圧力を除去した結果として第１電気伝導度を有する複数の第１領域、第２電気伝導度を有する複数の第２領域、前記第１領域及び前記第２領域に隣接した電導ワードライン、前記第１領域及び前記第２領域に隣接した電導ビットライン、を備え、前記第１領域及び前記第２領域のうち選択された１つの伝導度が、対応するワードライン及び対応するビットラインにアクセスすることによって決定できる、メモリ装置をも提供する。
【００１６】
本発明は、電導結晶シリコンの層中のアモルファスシリコンにおける複数の実質的な絶縁領域を備え、前記アモルファスシリコンの領域は、前記電導結晶シリコンの層に対応する領域に圧力を印加、及び前記領域から圧力を除去することによって形成される、メモリ装置をも提供する。
【００１７】
本発明は、シリコンの電気的特性を変化させることによって、前記装置のメモリセル中に情報を格納するように構成されたメモリ装置をも提供する。
【００１８】
本発明は、前記装置のセル中に格納及び/又は消去するために、圧入によって、少なくとも１つのインデンターチップを備える、メモリ装置をも提供する。
【００１９】
本発明は、緩和されたアモルファスシリコンの層中の１又は２以上の実質的な結晶領域を備える、構造物質をも提供する。
【００２０】
本発明における好ましい実施の形態は、添付の図面を参照して、実施例によって、以後説明される。
【００２１】
［結晶の立方晶シリコン中の相変化（Si-I）］
結晶の立方晶シリコン（マイクロ電子装置の製造用にウエハ形態中で生成される「共通の」シリコン相、Si-Iとも称される）は、機械的変形の間に一連の相変化を経る。J.Z.Hu,L.D.Merkle,C.S.Menoni及びI.L.Span,Phys.Rev.B34,4679(1986)に記載されているように、高圧ダイヤモンドの金床（アンビル）実験により、結晶のダイヤモンド立方晶Si-Iは、圧力１１ＧＰａまででの加負荷中に、金属β-Ｓｎ相（Si-IIとも称される）への相変化を経て、そして、Si-IIは、２ＧＰａを下回る圧力で不安定になるため、Si-IIは圧力開放中に、さらなる変形を経るということが示される。
【００２２】
Si-Iは、圧入と称される処理の間、同様の一連の変化を経て、非常に硬いインデンターチップは、印加の力（加負荷相と称される）を増大することで材料表面に押圧され、この力はその後減少し（無負荷相と称される）、そして、インデンターチップは変形された又は圧入された表面から除去される。図１は、Si-Iの圧入加負荷及び無負荷中に生じた相変化を要約したものである。ダイヤモンドアンビル実験のように、初期のSi-I相１０２は、圧力下で、換言すれば、加負荷中に、Si-II相１０４へ変化する。無負荷時において、Si-II相１０４は、無負荷速度に応じて、結晶相Si-XII/Si-III１０６又はアモルファス相（a-Si）１０８のいずれかを形成するための、追加的な変化を経る。示されているように、無負荷速度が速いとa-Si１０８の形成がもたらされる一方、無負荷速度が遅いとSi-XII/Si-III１０６が形成される。
【００２３】
Si-Iの圧入実験結果、及び後続のラマン分光法及び断面透過電子顕微鏡法（ＸＴＥＭ）を用いた圧入領域の分析は、後述される。
【００２４】
前記圧入は、環境温度及び圧力で、半径５μｍ以下及び２．０μｍ以下の２つの球形のインデンターの１つを用いた、極微小圧入システム２０００（ＵＭIＳ）を用いて作られる。ＵＭIＳ及びインデンターチップのいずれも、チップの半径を走査電子顕微鏡により取得して、溶融シリカを用いて注意深く較正される。
【００２５】
［Si-Iの圧入］
インデンターチップに印加される力又は負荷の測定、及び、これに対応する結晶Si-Iの圧入中における本来の表面位置の下方にインデンターチップの侵入深さ、によって、上述した相変化の証拠が示される。図２は、半径２．０μｍ以下及び最大負荷２０ｍＮの球状のインデンターチップを用いたSi-Iに対する侵入深さ（負荷侵入曲線とも称される）２００の関数として、印加された負荷における典型的なグラフを示す。前に説明した球状のインデンターチップを有するSi-Iの圧入の振る舞いと一致しているので、この曲線２００は、加負荷中の「ポップイン」のイベント特性２０２、及び、無負荷中の「ポップアウト」のイベント特性２０４を示す。（図２への差し込み図２０６は、侵入曲線２００に対する負荷の一次導関数、より明確には、ポップインイベントにおける位置を示す。）このポップインイベントは、加負荷中においてSi-IがSi-II相に変化する結果として、発生すると考えられ、ポップアウトイベントは、無負荷中においてSi-IIがSi-XII/Si-III相に変化する結果として、発生すると考えられる。Si-IIは、環境圧力で安定していないので、無負荷中において圧力が減少するにつれて変形される。Gogotsi他，J.Mat.Res.871,(2000)において記載されているように、ポップアウトイベントの換わりに無負荷中における勾配変化又は「ひじ」を示すSi-Iに対する負荷侵入曲線は、Si-IIからa-Siへの相変化を示す。従って、相変化の強い兆候は、このようなデータを調査することによって見出され得る。しかしながら、圧入後に生じる変形材料の相を直接検出するためには、さらなる特性技術が必要とされる。結果的に、圧入領域は、ラマン分光法及びＸＴＥＭを用いて特徴づけられる。
【００２６】
ラマン分光法は、Siの異なる相、特に、a-Si、Si-I、及びSi-II/Si-IIIの存在を判断するために用いられる。ラマンスペクトルは、ヘリウム-ネオンレーザーの６３２．８ｎｍの励起線を用いて、Renishaw 2000のラマン撮像顕微鏡で、記録される。このスペクトルは、半径１．０μｍ以下のレーザービームスポットを用いて取得され、レーザーの誘起による変換を避けるため、ビーム強度は低く維持される。
【００２７】
図３は、元の状態のSi-Iの領域からのラマンスペクトル３００と、Si-Iの圧入に続く圧入領域からのラマンスペクトル３０２とを示す。元の状態の領域から得られたスペクトル３００には、５２０ｃｍ-１及び３００ｃｍ-１での２つのラマンバンドのみが示されている。これに対して、圧入から得られたラマンスペクトル３０２には、Si-III及びSi-XIIの相の特性として知られている４つの追加的なラマンバンド３０４が示されている。
【００２８】
［Si-Iの圧入後のＸＴＥＭ分析］
圧入領域におけるＸＴＥＭ試料は、変性領域を直接撮像するために予め用意された。これらの試料は、周囲の材料に正確にスパッタするためにＧａイオンの集束ビームを用いるFEIxP200集束イオンビーム（ＦＩＢ）システムを用いて、前記圧入部の電子透過領域を残しつつ、用意された。ＸＴＥＭ像を生成するために、加速電圧３００ｋＶで作動するPhilips CM 300が使用された。
【００２９】
半径２μｍの球状インデンターを用いて最大負荷力２０ｍＮでSi-Iの圧入によって生成された構造のＸＴＥＭ像が、図４に示されている。差し込み図は、前記領域における制限視野回折（ＳＡＤＰ）４０６は、圧入残部のすぐ下にあることを示している。アモルファスシリコンの薄層４０２は、ＦIＢ試料調製処理によって、試料の前面に亘って形成される。図４における暗視野のＸＴＥＭ像は、Si-III/Si-XII回折点４００を用いて生成され、この像において多結晶の高圧相４０４が浮き彫りにされている。ＳＡＤＰ４０６中の多数のスポット及び回折リングから、相変化材料（Si-III/Si-XII及びa-Siのいずれも）の存在が確認される。圧入残部下の変性領域中におけるa-Si４０８は、灰色の特徴のない領域としてはっきりと見ることができる。（図４に示されたような、Si-XII/Si-III及びa-Siの混合物に対して）最終段階としての専らa-Siでの圧入は、急速な無負荷によって形成することができる。
【００３０】
［圧入中の電気的測定］
J.E.Bradby,J.S.Williams,J.Wong-Leung,M.V.Swain,and P.Munroe,J.Mat.Res.16,1500(2001)に記載されているように、Si-Iの圧入中におけるインサイチュな電気的測定により、加負荷時においてSi-Iから中間金属のSi-II相への変性を検出でき、無負荷時においてSi-IIは伝導性のより少ない相を形成するためにさらに変性を経るということが示される。
【００３１】
［アモルファスシリコン（a-Si）］
a-Siは、調整及びアニーリングの状態によって、著しく異なる特性を示す、特異な相である。特に、a-Siは、（例えば、室温でのイオン注入によって堆積したまま又は形成直後の）「緩和されていない（非緩和の）」相と、（４５０℃で非緩和のa-Siをアニーリングすることによって形成された）「緩和された」相との２つの状態で存在し得る。そして、これらの２つの状態は、特性の差異の範囲を示す。埋め込み直後の（非緩和の）a-Siは、Si-Iよりも著しく柔らかいことが見出されているが、アニールされた（緩和された）a-Siは、結晶状態Si-Iに対して非常に類似の特性を有していることが見出されている。これらの相違に対する理由は、わかっていない。
【００３２】
図５に示されているように、非緩和なa-Siの連続層５０４は、１．７ＭＶのタンデム加速器を用いて、液体窒素温度でSiイオンを６００ｋｅＶで結晶Si-Iにイオン注入することによって、作成することができる。注入の後、この試料は、非緩和のa-Si５０４を「緩和された」a-Si５０６に変性させるために、アルゴン雰囲気中において４５０℃の温度で３０分間アニールされてもよい。緩和及び非緩和のアモルファス層の厚さは、２ＭｅＶヘリウムイオンでのラザフォード後方散乱（ＲＢＳ）によって、いずれも６５０ｎｍ以下であると測定された。そして、アニーリング処理は、a-Si層を再結晶させるには不十分であり、それ故この層は依然としてアモルファスであることが示された。従って、この２つの状態は、いずれもシリコンのアモルファス状態である。
【発明を実施するための最良の形態】
【００３３】
本発明における好ましい実施の形態は、後述する新しい発見に基づいている。後述する実験の組において、a-Siは、圧入中に発生する相変化の任意の例を識別するための開始材料として使用されている。上述したように、Si-IIの急速な無負荷により、a-Siの最終相が導かれる。従って、結晶相の形成を検出する目的で、急速な無負荷を避けるために注意が払われる。
【００３４】
［非緩和なa-Siの圧入］
図６に示されているように、非緩和なa-Siの圧入に対する負荷侵入曲線６００は、ほとんど特徴がなく、特に、ポップイン又はポップアウトの事象（イベント）は何ら観察されない。このことは、圧入中は相変化が何ら発生していないことを示唆している。
【００３５】
［非緩和なa-Si圧入後のラマン分光法］
図７に示されているように、非緩和なa-Siの圧入領域からのラマンスペクトル７０６は、a-Siの４８０ｃｍ-１での幅広いピークも含めて、元の状態の（すなわち、圧入されていない）a-Siからのラマンスペクトル７０８に一致しているように思われる。特に、結晶相におけるラマンバンドの特性は無い。
【００３６】
［非緩和なa-Si圧入後のＸＴＥＭ］
図８は、非緩和なa-SiにおけるインデントのＸＴＥＭ像である。圧入痕の残部直下の領域からのＳＡＤＰ８０２により、非緩和なa-Siの圧入中に相変化が何ら発生していないことが示唆され、結晶相が存在していないということが確認される。この観察は、インサイチュな電気的測定によっても裏付けられる。
【００３７】
非緩和なa-Si９０２の圧入を表す概略線図が図９に示されている。非緩和なa-Siは、加負荷中に単純なフローを経て、相変化は経験していない。
【００３８】
［緩和されたa-Si］
図１０に示されているように、緩和されたa-Siの負荷侵入曲線１０００は、（図２に示したような）結晶Si-I試料に対する負荷侵入曲線２００と同一の傾向に従うが、加負荷中のポップインイベント１００２、及び無負荷中のポップアウトイベント１００４を有している。
【００３９】
［緩和されたa-Siの圧入後のラマン分光法］
図７に示されているように、緩和されたa-Siにおける圧入から得られたラマンスペクトル７０２は、Si-XII及びSi-III相に関連する４つの付加的なラマンバンド７００を有する。これらの４つの付加的なバンド７００は、図３に示したような、Si-Iの圧入後に現れる４つのラマンバンド３０４と同一である。図７は、a-Siの４８０ｃｍ-１付近での幅広いピーク７０４をも示す。ラマン分光法はa-Siの２つの状態の間の差異に対して敏感ではないため、元の状態の緩和及び非緩和のa-Siからのラマンスペクトルは、一致するものとなる。
【００４０】
［緩和されたa-Si圧入後のＸＴＥＭ］
図１１に示されるように、緩和されたa-Si中の圧入残部のＸＴＥＭ分析により、相変化が生じていることがはっきり示される。図１１における暗視野の像は、回折パターン１１０４に示されたSi-III/Si-XIIからの囲まれた回折スポット１１０２から生成される。
【００４１】
上述したように、非緩和のa-Siに対して、緩和されたa-Siは、加負荷及び無負荷中の相変化を経る。図１２に示されるように、加負荷中において、緩和されたa-Si１２０２は、金属Si-II相１２０４に変性される。インサイチュな電気的測定により、電気伝導相への変性が確認される。無負荷中において、Si-II相１２０４は、圧力解放速度に応じたさらなる変性を経る。緩やかな無負荷によりSi-XII/Si-III１２０６の形成がもたらされる一方、迅速な無負荷によりa-Siの形成がもたらされる。無負荷中に形成されたa-Siが緩和又は非緩和のいずれの状態であるかは明らかではないが、下記で示唆されるように、このことは後続の再圧入におけるSi-IIへの変性能力に影響しないと思われる。
【００４２】
［a-Siに比したSi-XII/Si-IIIの電気的特性］
インサイチュな電気的測定により、緩和又は非緩和状態のいずれにおいても本質的に絶縁体であるa-Siよりも、シリコン相Si-XII/Si-IIIが著しく伝導性が高いということが示唆される。
【００４３】
［Si-XII/Si-IIIの圧入（再圧入）］
圧力誘起相Si-XII/Si-III及び/又はa-Siを含むインデントの再圧入により、これらの相が加負荷（約同一の臨界圧１１Ｇｐa以下）でSi-IIへの相変化、及び、無負荷速度に応じて、無負荷中で再度Si-XII/Si-III又はa-Siへの相変化を受けることが示される。これらの相を再圧入中に変性させる主な要因は、Si-I及び/又は緩和されたa-Siによってインデンター下で密閉され、及び囲まれていることであると考えられる。このような条件下において、圧入によって課せられた圧縮力を開放するためには変性以外の経路は存在しない。
【００４４】
［ナノスケールでの相変化］
図１３は、チップ半径が７７ｎｍのみであるインデンターを用いたSi-Iの圧入に対する負荷侵入曲線１３００を示す。この曲線１３００は、１００μＮ以下の負荷に対して最大侵入深さが３０ｎｍ以下であることを示す。加負荷中のポップインイベント１３０１は、上述したように、Si-Iから金属Si-II相への、相変化の特性を示す。破線１３０２は、弾性無負荷（弾性除荷）時に予想される理論上の無負荷曲線である。理論上の弾性無負荷曲線１３０２に対する測定データ１３００の著しい偏差により、ナノスケールでの圧入後の無負荷中にさらなる相変化が生じていることが示唆される。このことは、ミクロンサイズのインデンターを用いた圧入で上述したように、緩やかな無負荷に対してSi-III/Si-XIIが形成され、急速な無負荷に対してアモルファスSiが形成されることを示している。
【００４５】
［アニーリング処理］
緩和されたアモルファスSi試料中の相変化されたSi-XII/III材料の領域を２００℃より上かつ４５０℃以下で３０分間加熱することにより、Si-XII/III相がSi-I状態へのさらなる変性を受ける。注目すべきは、Si-XII/IIIアモルファスSiは、Si-Iにも変性される、ということである。しかしながら、圧入領域を囲むa-Si（すなわち、圧入中にいかなる相変化も経ていないa-Si）は、最大４５０℃の温度で３０分間加熱したときに、Si-Iへの相変化を受けない。図１５は、c-Si１４０３上の緩和されたa-Si１４０１の薄膜中における圧入のＸＴＥＭ像を示す。圧入後、ＸＴＥＭ分析（図示せず）によって、a-Si薄膜１４０１の圧入部分はSi-XII/III相に変性している、ということが確認された。そして、この試料は、４５０℃で５分間加熱され、これにより、図１４のＸＴＥＭ像における明るい表面領域１４０２で示されているように、Si-XII/III相がSi-I相１４０２に変性した。薄膜１４０１中の周囲の（圧入されていない）a-Siは、変性されないまま残存される。
【００４６】
［好ましい実施の形態］
上述の結果によって、驚くべきことに、緩和されたa-Siは圧入によって結晶相に変性できることが示される。従って、Si-Iに類似して、緩和されたa-Siは、加負荷中にSi-II相への変性を経て、さらに、無負荷速度に応じて、無負荷中にSi-XII及びSi-III、又はa-Siのいずれかを形成する相変化を経る。このことは、結晶構造からアモルファス構造へ移ることが可能であり、図１２に示されたような制御方法で、Si（Si-I又はa-Siのいずれか）を機械的に変形することによって復帰させることも可能であることを意味している。それ故、緩和されたa-Siで出発して、緩やかな無負荷速度で圧入を用いてSi-XII/Si-IIIで終わるか、又は、急速な無負荷速度で、a-Siに復帰させることが可能となる。
【００４７】
シリコンの電気伝導度は、シリコンが結晶であるかアモルファスであるかに依存するため、（伝導性の）結晶シリコン又は（絶縁性の）アモルファスシリコンの領域を制御して（そして再生可能な方法で）発生させることが可能となる。このような領域は、既に圧入された領域に再圧入することによって、一方の伝導状態から他方の伝導状態に繰り返し変性することができる。
【００４８】
アモルファス相と、１又は２以上の結晶相とに局在化された領域を制御可能にそして反復的に変性可能となることによって、種々の有用な構造及び装置の提供に使用することができる。特に、このような領域における長方形又は他の形状の配列は、アレイベースの不揮発性電子メモリ装置におけるメモリセルの提供に用いることができ、格納された情報の断片は、各領域の電気伝導度によって表される。ナノスケール領域の圧入中に相変化の発生が観察されるので、極高密度のメモリ格納装置がこの技術によって提供され得る。
【００４９】
例えば、後述の書込及び消去動作が可能である。
１．書込：緩和されたa-Siへの加負荷、及びSi-XII/Si-IIIを形成するための緩やかな無負荷
２．消去：Si-XII/Si-IIIへの加負荷、及びa-Siを形成するための迅速な無負荷。
【００５０】
［ＭＥＭＳ−読出／書込／消去］
図１５は、シリコン片１５０２が緩和アモルファスシリコンの表面層１５０４を有するようなメモリ装置の概略線図である。上述したように、この層１５０４は、堆積又はイオン注入によって非緩和のアモルファス層を最初に形成し、そして、低温のアニーリング処理（例えば、窒素流の下で４５０℃で３０分間）を行ってアモルファス層を緩和することで生成される。金属の背面接触部１５０６は、ウエハ１５０２の背面に電気接点を形成する。圧入プローブ１５０８には、緩和アモルファスシリコン層１５０４上の選択された部位でSi-III/Si-XII結晶相からなる結晶領域１５１０を生成することによってバイナリデータの「書込」ビットが用いられる。圧入プローブ１５０８の無負荷速度を制御することによって（例えば、半径４．２μｍの球状のインデンターチップに対して無負荷速度が３ｍＮｓ−１未満であることを保証することによって）、圧入領域は、緩やかな無負荷中において比較的電気絶縁性のアモルファス相から比較的電気導電性の結晶相に変性される。シリコンの圧入中におけるインサイチュな電気測定によって、圧入形成によって変性された結晶相及びアモルファス相の抵抗率は桁違いに異なっている、ということが示唆される。
【００５１】
ウエハ１５０２の背面接点１５０６に電源１５１６を介して電気的に接続された伝導プローブ１５１４は、静電性の櫛状装置上に設けられた超小型電子機械アクチュエータ、ピエゾ電極部材及び／又は、ＴｉＮのような形状記憶合金といった、好適な移動手段（図示せず）を用いてウエハ１５０２の表面を横切るように移動され得る。プローブ１５１４が結晶（変性された）領域１５１０の部位上方に位置しているとき、電流源１５１６によって生成された電流は、特に、変性された伝導結晶領域１５１０の厚さがアモルファス層１５０４の厚さと少なくとも同等か、好ましくは同一又はより大きい場合に、伝導結晶領域１５１０を介して下層のシリコン１５０２へ容易に流れることができる。
【００５２】
逆に、プローブ１５１４がアモルファス（非変性又は急速無負荷による）領域１５１２上方に位置している場合には、電流は比較的絶縁性のアモルファス領域１５１２を介して容易に流れることができない。従って、表面層１５０４の電気伝導性の差異を検出することによって、プローブ１５１４下方の領域の状態が、走査型トンネル顕微鏡（ＳＴＭ）又は原子間力顕微鏡（ＡＦＭ）において用いられているものと同様な方法で判断される。さらに、１つのバイナリ状態を絶縁性のアモルファス領域１５１２として、相補的なバイナリ状態を結晶伝導領域１５１０として表すことによって、示されたような規則的配列構造といった、所定の分布領域（又はメモリセル）内に、アモルファス領域１５１２及び結晶領域１５１０の空間分布を制御して、バイナリデータを格納することができる。
【００５３】
他の実施の形態において、各々の変性された伝導領域における厚さ及びこれによる抵抗率は、インデンターチップに印加される最大圧力を制御することで決定される。固定された複数の抵抗値から所望の抵抗値を選択することによって、各領域をマルチビットでの格納用に使用することができる。例えば、８つの可能な抵抗値から単一のナノスケール領域の抵抗率を選択するためにこの領域に印加される圧力を制御することによって、３ビットの情報がこの領域に有効に格納される。
【００５４】
一実施の形態において、単一の伝導プローブ１５１４は、超小型電子機械アクチュエータを用いて、表面層１５０４を横切って移動する。他の実施の形態において、直線状又は長方形状又は他の形状の伝導プローブアレイ又は回路（図示せず）は、多くの領域が同時に読み出しできるように用いられる。プローブアレイ中における伝導プローブの数がメモリセルの数と同一である場合、伝導プローブアレイはシリコンウエハ１５０２に対して固定されている。あるいは、伝導プローブアレイの寸法がセルアレイの寸法よりも小さい場合には、伝導プローブアレイは、アクチュエータアレイアセンブリに搭載され、全てのメモリセルが読み出せるように、ウエハ１５０２の表面に対して移動される。プローブは、使用前に清潔にする必要があり、比較的塵の無い環境に保持される必要がある。
【００５５】
メモリセルの内容を消去するために、変性された（結晶）領域１５１０は、図１２に示されたように、急速無負荷に続いてインデンター１５０８で再圧入することでアモルファス状態に戻される。従って、Si-XII/Si-IIIを含むメモリセルに再度負荷を加えることによって、このセルは中間相Si-IIに変性され得る。そして、この相からの急速無負荷によって、a-Si相に復帰する相変化がもたらされる。
【００５６】
一実施の形態において、メモリ装置は読出／書込装置であり、インデンター１５０８は、メモリ装置の不可欠な部分である。インデンター１５０８及び伝導プローブ１５１４は、同一のアクチュエータアセンブリ上に搭載され得る。
【００５７】
あるいは、Si-Iよりも硬い単一の伝導プローブ／インデンターは、インデンター１５０８及び伝導性プローブ１５１４の機能を提供することができる。圧入プローブ１５０８の接触領域は直径１０ｎｍのオーダーであるので、μＮの範囲での圧入力は、アモルファスシリコンを結晶シリコンに変性するために必要な１１ＧＰａ以下の圧力を提供するのに十分である。
【００５８】
あるいは、メモリ装置がリード・オンリ・メモリ装置である場合、インデンター１５０８には、バイナリ（又はマルチビット）データを（例えば、製造中）格納することだけが必要とされ、メモリ装置の一部である必要はない。この場合には、外部のインデンターを使用することができる。
【００５９】
メモリセルの側面寸法は、インデンター１５０８及び伝導プローブ１５１４、及びセル間の電気的クロストークの物理的制約に従って、要望通りに小さくすることができる。１０ナノメータのＡＦＭ（及びＳＴＭ）チップが通常用いられているので、伝導プローブ１５１４よりもむしろインデンター１５０８の物理的寸法によってセルの寸法が制限され得る。従って、ナノメータスケールのメモリセルは、インデンター１５０８のチップもナノメータスケールである場合に、製造され得る。例えば、図１３は、半径７７ｎｍだけのチップを有するインデンターを用いたSi-Iの圧入に対する加負荷−無負荷曲線１３００を示す。
【００６０】
［固体状態の装置−ＲＯＭ］
他の実施の形態において、伝導性結晶領域１６０２は、図１６に示されるように、絶縁性基板１６０６（例えばサファイヤ）上の緩和されたアモルファスシリコンにおける層１６０４中の選択された部位で形成される。従って、緩和されたアモルファスシリコン１６０４の表面は、長方形状に配列された部位１６０２、１６０８を組み込んだものと見なすことができる。伝導性部位１６０２は、圧入から緩やかな開放されて形成され、絶縁性部位１６０８は、圧入が全くされていない。一組の平行な細長い導線１６１０は、全ての部位１６０２、１６０８に亘って形成されている。明確性のために、図１６には３つの平行な導線１６１０しか示されていないが、実際には導線１６１０と同様のさらなる導線が全ての部位１６０２、１６０８に亘って形成されていることが理解されるであろう。緩和されたアモルファスシリコンの層１６０４下の埋設部には、他の組の平行な細長い導線１６０８が横設され、上端部の導線１６０８に垂直に形成され、これら導線１６０８の上部に前記部位１６０２、１６０８全てが形成されている。導線の組の１つ、例えば、上部の導線１６１０は、ビットラインとして使用され、これ以後ビットライン１６１０と称する。伝導ストライプの他の組は、すなわち、埋込導線１６１２は、ワードラインとして使用され、これ以後ワードライン１６１２と称する。
【００６１】
従って、選択されたメモリセル１６１４は、対応するワードライン１６１６にバイアスを印加して、この部位１６１４に重なる対応するビットラインに沿って流れる電流を測定することによって、アドレス指定することができる（図１６には明確性のために示していない）。この電流は、選択されたセル１６１４を画定する領域が結晶シリコンに変性されている場合には、セルが変性されずにアモルファスのままである場合よりも、かなり（典型的には桁違いのオーダーで）大きくなるであろう。
【００６２】
図１６の構造は、以下の処理で製造され得る。
（i）比較的低い抵抗率（＜０．０１Ω−ｃｍ）のSi表面層を有するシリコン−オン−サファイヤウエハを選択する。後述する段階（ii）で伝導埋込片１６１２を画定する結晶シリコンを残存させつつ、絶縁性チャネルを形成するために下方のサファイヤに至るまでシリコン表面層における一連の平行な細長片又はチャネルをアモルファス化させるイオン注入及びリソグラフィ（すなわち、マスクイオン注入）を用いる。
（ii）埋込マスクを除去し、そして、シリコン層の表面部分を完全にアモルファス化するために第２の浅めの注入を行い、これにより、アモルファス表面層１６０４を画定する。これにより、段階（i）で画定された各伝導片の表面もアモルファス化させ、これにより、ワードラインとして使用される埋込伝導チャネル１６１２が形成される。
（iii）a-Si表面層１６０４を緩和させるために窒素流の下で４５０℃で３０分間ウエハをアニールする。
（iv）そして、選択された局所領域１６０２は、局所伝導領域１６０２を形成するために圧入され、これにより、ワードライン１６１２に重なるアモルファス層１６０４にデータを格納する。
（v）ウエハのアニーリングによって、高めの伝導度を有すると思われるSi-Iに圧入伝導領域が変性され得る。
（iv）そして、リソグラフィ及び金属堆積は、局所結晶領域１６０２及び残存するアモルファス領域１６０８の上方に伝導ビットライン１６１０を形成するために使用され得る。
【００６３】
変性及び非変性の領域の電気伝導度を最も容易に判別するためには、変性伝導結晶領域の垂直厚さ又は深さがアモルファス層１６０４の厚さに等しいかより大きければ好ましいということは、明らかであろう。この電気伝導度は、インデンターの物理的寸法及び圧入中に印加された力に依存しており、それ故、これらに従って層の厚さが決定される。
【００６４】
上述したように、情報の単一ビットは、電気的絶縁領域を電気的導電領域に変性することによって書き込むことができる。このビットは、前記領域の電気的伝導度を測定することで読み出され、図１５の実施の形態において、この場合、変性領域に１１ＧＰａ圧力で再度負荷を加えて急速に無負荷にすることで、このビットは伝導領域から絶縁領域に再変性されることで消去することができる。図１６における実施の形態は、リード・オンリ装置であり、示されたようにワードライン１６１２及びビットライン１６１０の配置を用いて、各セルをアドレス指定することによって読み出しができる。
【００６５】
さらに別の実施の形態において、電荷は、上述したように、圧入で形成された結晶Si領域の配置において選択されたセル中に格納される。この装置は、例えば、アモルファスシリコン又はSiO2といった絶縁材料によって（上方及び下方を）被膜された活性な結晶セルを有するＭＯＳ構造と同様の方法で作動される。
【００６６】
さらに別の実施の形態において、メモリアレイ装置は、電気的伝導結晶シリコン層中の電気的的絶縁アモルファスシリコンの離隔領域間における伝導度の差に基づいている。絶縁アモルファスシリコン領域は、急速無負荷を用いた圧入によって結晶Si-I層中に初めに形成される。一旦形成された後、アモルファス領域は、１又は２以上の伝導性結晶相を形成するために、緩やかな無負荷を用いて再圧入によって再変性され得る。
【００６７】
上述したメモリ装置はアモルファス相と１又は２以上の結晶相との変性をベースにしているが、セル材料の電気伝導性を変化させるために圧力で誘起され得る任意の相の変性が代わりに使用でき、相変性を経る材料はシリコンである必要はなく、このような変性を経ることのできる任意の物質又は材料であればよいことは明らかであろう。この物質は、元素であってもよいし化合物であってもよい。
【００６８】
本明細書で記述したメモリ装置において、圧入によって形成されるメモリセルの物理的寸法は、インデンターチップのサイズに依存する。上述したナノメータスケールのメモリセルは、非常に高い格納密度を有するメモリ装置を提供できるが、比較的低い格納密度を有するがより低コストで製造できるメモリ装置を提供するためにミリメータスケールのメモリセルを用いることもできる。このような装置は、例えば、スマートカード又は電車の乗車券といった、多量な情報の格納を必ずしも必要としない低コストの用途での使用に好適である。
【００６９】
本発明の好ましい実施の形態をメモリ装置の観点で説明してきたが、物質の１又は２以上の領域における１又は２以上の電気的及び／又は物理的性質をこれらの領域に圧力を印加及び除去することで変化させる能力は、メモリ装置の用途に限定されず、幅広い様々な用途に活用され得るということは明らかであろう。特に、少なくとも１つの電気的及び／又は物理的特性を第１の値から第２の値にそして再度第１の値に制御的及び反復的に変化させる能力は、特に有用であり得る。しかしながら、本明細書で記述した処理は、製造中においてのみ、周囲の物質と異なる１又は２以上の特性（電気的特性を含んでいてもいなくてもよい）を有する１又は２以上の局所領域を備える固定構造物を製造するための物質にも適用できる。このような配置は、本明細書では、構造物質と称される。例えば、この構造物質は、アモルファス相に囲まれた結晶領域における配置、又はその逆、といった、同一の物質における少なくとも第２の相で囲まれた少なくとも１つの第１の相の物質における領域（可能であればナノスケール）の配置であってもよい。物質の電気的及び物理的特性が様々な相の間で異なっているので、このような構造物質は、センサを含む、様々な幅広い用途で有用であり得ることが想定される。
【００７０】
従って、好ましい実施の形態は、相変化の観点で記述してきたが、物質の１又は２以上の領域から圧力の印加及び除去から生じ得る任意の特性の変化は、構造材料の形成又は情報の格納に用いることができるのは明らかであろう。例えば、他の実施の形態は、特定の性質（電気的性質である必要はない）に対して１又は２以上の異なる値を有する局所領域を備え、この特定の性質に対して１つの値を有する構造材料の製造に使用することができる。この局所領域はナノスケールであってもよい。従って、この物質は、圧力の印加及び除去によってこのような特性変化を経ることができる任意の物質であってもよい。この物質は、元素であってもよいし、化合物であってもよい。
【００７１】
添付の図面を参照して記載された本発明の範囲を離れることなく、多様な変形が当業者に対して明らかである。
【図面の簡単な説明】
【００７２】
【図１】結晶シリコン（Si-I）における圧入（インデンテイション）中に生じる相変化を示す概略線図である。
【図２】加負荷及び無負荷に対する侵入深さの関数として、結晶シリコン（Si-I）に印加される負荷のグラフである。
【図３】元の状態のSi-I及び圧入された領域からのラマン分光データにおけるグラフである。
【図４】結晶Si-Iの圧入に続く断面透過電子顕微鏡法（ＸＴＥＭ）における圧入のイメージである。
【図５】緩和されたアモルファスSiの前処理を示す概略線図である。
【図６】加負荷及び無負荷に対する侵入深さの関数として、アニールされていない（非緩和の）アモルファスシリコンに印加される負荷のグラフである。
【図７】元の状態のアニールされていないa-Si及び圧入領域からのラマン分光データのグラフである。
【図８】非緩和のa-Siの圧入領域における明視野のＸＴＥＭのイメージである。
【図９】非緩和のa-Siの圧入を示す概略線図である。
【図１０】加負荷及び無負荷に対する侵入深さの関数として、緩和されたa-Siに印加される負荷のグラフである。
【図１１】緩和されたa-Siの圧入領域におけるＸＴＥＭのマイクログラフである。
【図１２】Si-XII/Si-IIIの形成方法、及び、その後のアモルファス相に戻る方法を示す、緩和されたa-Siの圧入中に形成された相を示す概略線図である。
【図１３】半径７７ｎｍのチップを有し、加負荷及び無負荷に対する侵入深さの関数として、結晶シリコン（Si-I）に印加される負荷のグラフである。
【図１４】緩和されたアモルファスシリコンの圧入及び後続のアニールによって生成された圧入のＸＴＥＭのイメージであり、アニールにより圧入内の領域がさらにSi-Iへの変形が生じる。
【図１５】リード・ライト・メモリ装置の好ましい実施の形態における概略線図である。
【図１６】リード・オンリ・メモリ装置の好ましい実施の形態における概略線図である。
【符号の説明】
【００７３】
１０２  Si-I相
１０４  Si-II相
１０６  結晶相Si-XII/Si-III
１０８  アモルファス相
２００  侵入深さ
２０２  「ポップイン」のイベント特性
２０４  「ポップアウト」のイベント特性
２０６  差し込み図
３００  ラマンスペクトル
３０２  ラマンスペクトル
４０２  薄層
４０６  ＳＡＤＰ
６００  負荷侵入曲線
７００  ラマンバンド
７０２  ラマンスペクトル
７０８  ラマンスペクトル
１００２  ポップインイベント
１００４  ポップアウトイベント
１１０２  回折スポット
１１０４  回折パターン
１２０２  緩和されたa-Si
１３００  負荷侵入曲線
１３０１  ポップイベント
１３０２  無負荷曲線
１４０１  a-Si薄膜
１４０３  c-Si 
１５０２  ウエハ
１５０４  表面層
１５０６  背面接触部
１５０８  圧入プローブ（インデンター）
１５１０  結晶領域
１５１４  伝導プローブ
１５１６  圧入領域
１６０２  伝導性結晶領域
１６０４  アモルファスシリコン層
１６０６  絶縁性基板
１６１０  ビットライン
１６１２  ワードライン
１６１４  メモリセル
【図１】
2007513525.tif 000003
【図２】
2007513525.tif 000004
【図３】
2007513525.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007513525.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2007513525.tif 000015
【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
2007513525.tif 000019
2007513525.tif 000020
2007513525.tif 000021
2007513525.tif 000022
2007513525.tif 000023