(57)【要約】【課題】容量型マイクロマシンド超音波トランスデューサ（ｃＭＵＴ）製造方法及びｃＭＵＴイメージアレイシステムを提供すること。【解決手段】例示的な実施形態において、プロセス温度は、概ね摂氏３００度より低い。ｃＭＵＴ製造方法は、一般に、基板（４００）上の付着及びパターン形成材料からなる。例示的な実施形態において、複数の金属層（４０５、４１０、４１５）が基板（４００）上に付着及びパターン形成され得る。いくつかの薄膜層（４２０、４３５、４４５）は、複数の金属層（４２０、４３５、４４５）上に付着形成され、追加の金属層（４２５、４３０）が、このいくつかの薄膜層（４２０、４３５、４４５）内に付着形成される。第２金属層（４１０）は、空胴（４４７）形成時、第３金属層（４１５）をエッチングするために使用されるエッチング液に対して耐性を持つ。【選択図】図１
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【特許請求の範囲】
【請求項１】
ある処理温度で、表面を有する基板上にｃＭＵＴを製造する方法であって、
エッチング液に対する耐性を有する第１導電層を前記基板の表面に近接して形成し、
前記第１導電層の一部に近接する犠牲層を設け、前記ｃＭＵＴを前記エッチング液でエッチングすることからなり、
前記エッチング液が前記犠牲層の一部をエッチングすることを特徴とする方法。
【請求項２】
前記犠牲層に近接して第１薄膜層を形成し、
前記第１薄膜層の一部に近接して第２導電層を形成し、
前記第２導電層に近接して第２薄膜層を形成すること
を更に含む、請求項１に記載の方法。
【請求項３】
請求項１に記載の方法において、前記処理温度は、略摂氏３００度より低いことを特徴とする方法。
【請求項４】
請求項１に記載の方法において、前記基板は、組込み回路を含むことを特徴とする方法。
【請求項５】
請求項１に記載の方法において、前記第１導電層は、金からなることを特徴とする方法。
【請求項６】
請求項１に記載の方法において、前記犠牲層は、クロムからなることを特徴とする方法。
【請求項７】
請求項１に記載の方法において、前記基板として、透明基板を準備することを更に含む方法。
【請求項８】
請求項１に記載の方法において、第１導電層、第２導電層、第１薄膜層、第２薄膜層のうちの少なくとも１つとして反射層を形成することを更に含む方法。
【請求項９】
請求項１に記載の方法において、光信号を受信及び提供する回路を基板に近接して形成することを更に含む方法。
【請求項１０】
ｃＭＵＴデバイスであって、
基板に近接し、エッチング液に対して耐性を有する前記ｃＭＵＴデバイスの第１導電層と、
前記第１導電層に近接した前記ｃＭＵＴの第１薄膜層と、
を備え、前記第１薄膜層は、前記エッチング液で犠牲層をエッチングすることにより形成された空胴を備えることを特徴とするデバイス。
【請求項１１】
前記第１薄膜層に近接する第２導電層と
前記第２導電層に近接する第２薄膜層とを更に含む請求項１０に記載のデバイス。
【請求項１２】
光学信号及び電気信号の少なくとも１つを、前記第１導電層に向け、かつ、前記第１導電層から受ける回路を基板に近接して備えることを特徴とする請求項１０に記載のデバイス。
【請求項１３】
請求項１０に記載のデバイスにおいて、前記基板は、電気信号又は光信号の少なくとも１つが前記基板を通過できるようにするものであることを特徴とするデバイス。
【請求項１４】
請求項１０に記載のデバイスにおいて、前記第１導電層は金からなり、前記犠牲層はクロムからなることを特徴とするデバイス。
【請求項１５】
請求項１０に記載のデバイスにおいて、略摂氏３００度より低い温度で、前記第１導電層の少なくとも１つが前記基板に近接して配置されること特徴とするデバイス。
【請求項１６】
請求項１０に記載のデバイスにおいて、前記基板は組込み回路を含むことを特徴とするデバイス。
【請求項１７】
表面を有する基板上にｃＭＵＴを製造する方法であって、
エッチング液に対する耐性を有する第１導電層を前記基板の表面に近接して形成し、
前記第１導電層の少なくとも一部に近接して犠牲層を形成し、
前記犠牲層に近接して第１薄膜層を形成し、
前記第１薄膜層の少なくとも一部に近接して第２導電層を形成し、
前記第２導電層に近接して第２薄膜層を形成し、前記エッチング液によって前記犠牲層の少なくとも一部を除去することからなる方法。
【請求項１８】
前記基板の前記表面と前記第１導電層との間に、接着層を配置することを更に含む請求項１７に記載の方法。
【請求項１９】
摂氏３００度より低い温度において、前記第１導電層、前記第２導電層、及び、前記犠牲層のうちの少なくとも１つを更に含む請求項１７に記載の方法。
【請求項２０】
請求項１７に記載の方法において、前記基板は、光信号又は電気信号の少なくとも１つが前記基板を通過できるようにするものであることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願及び優先権主張の相互参照）
本出願は、２００４年２月６日に出願された米国仮出願番号６０／５４２，３７８の優先権を主張する。
【０００２】
本発明は、一般にチップ製造に関し、さらに詳細には、容量型マイクロマシンド超音波トランスデューサ、及び、容量型マイクロマシンド超音波トランスデューサイメージアレイの製造に関する。
【背景技術】
【０００３】
容量型マイクロマシンド超音波トランスデューサ（「ｃＭＵＴ」）デバイスは、一般に、非常に小さなパッケージの中に、機械的・電気的構成要素を結合する。典型的には、これら機械的・電気的構成要素は、共に作動する。ｃＭＵＴは、典型的には非常に小さく、かつ、機械的及び電気的部品の両方を有しているので、これらは一般に、超小型電気機械的デバイス（「ＭＥＭＳ」）と呼ばれる。
【０００４】
ＭＥＭＳ製造工程は、多くの異なる技術分野において多くの革新を達成した。医療デバイスの分野は、ＭＥＭＳ技術から大きな恩恵を受けた。ＭＥＭＳ技術により、ｃＭＵＴ及びｃＭＵＴイメージアレイといったデバイスからの医療デバイス製造が可能になった。その微細な性質の効用によって、ｃＭＵＴ技術は、医療専門家が極小的に器具などを生体内に挿入することを要する医療処置を利用しながら患者の体内から重要な医療情報を取得することを可能にした。イメージアプリケーションにおいてｃＭＵＴデバイスが確実に正しく作用するために、デバイス製造メーカは、ｃＭＵＴイメージ技術改善のための製造手法及び技術を考案してきた。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のｃＭＵＴ製造工程は、ｃＭＵＴ薄膜形成及びシールのための低圧化学気相堆積法（「ＬＰＣＶＤ」）を利用する。ＬＰＣＶＤの高い工程温度（略摂氏９００度）は、後工程の相補型金属酸化膜半導体（「ＣＭＯＳ」）集積を不可能にする。これらの高温度は、透明性のある基板の使用可能性をも排除してしまい、それによって、光学的検出方法をも排除する。
【０００６】
後工程製造は、一般に、ＣＭＯＳトランジスタのような電子デバイスを有する形で製造された、基板上のｃＭＵＴの製造を含む。いくつかの既存の後工程集積手法は、ｃＭＵＴが、複合集積手段として単一プロセスチップに結合されたフリップチップとなるよう、バイアを利用する。さらに、かかる手法によってＣＭＯＳデバイスをｃＭＵＴデバイス内に製造することはできず、むしろ製造後に、ＣＭＯＳデバイスをｃＭＵＴに対して単に結合するだけである。この手法の大きな弊害は、複雑化された製造工程である。
【０００７】
現在利用されている他の製造技術も、同様の弊害を有している。最近開発されたｃＭＵＴ後工程集積のための技術は、プラズマ化学気相堆積法（「ＰＥＣＶＤ」）を利用するものである。しかしながら、この技術は、略４０００オングストローム又はそれより大きなｃＭＵＴ空胴を生成し、加えて、高い直流バイアス電圧を要求する。加えて、このＰＥＣＶＤ工程温度（略摂氏４００−５００度）は、まだＣＭＯＳ集積には高温過ぎるので、ＣＭＯＳ電子回路を破壊してしまう。同様に、ｃＭＵＴ製造におけるｃＭＵＴ薄膜の均一性を改善するために使用されるウェハ結合技術は、高い結合温度を要求し、従って、後工程ＣＭＯＳ集積を不可能にしているのである。
【０００８】
ｃＭＵＴ電子回路集積に対する別の手法は、ＣＭＯＳ電子回路上への直接的な後処理ｃＭＵＴを含むものである。この処理は、ＰＥＣＶＤ法によって形成された窒化ケイ素膜の下に形成されたポリマー犠牲層を利用するものであるが、この薄膜に略１〜２マイクロメータの間隙を生成する。ｃＭＵＴを高周波で作動させるためには、これら薄膜は、一般に所望される共振周波数を達成するように、小さく、かつ、こわさを有することが必要である。この処理における間隙により、結果として得られる薄膜は、高周波数での効果的なｃＭＵＴ作動には適していない。こわさを有する薄膜に大きな間隙が結合した構成では、効果的なｃＭＵＴ作動のために、使用できないほどの高い崩壊電圧が必要になる。
【０００９】
寄生静電容量が、従来のｃＭＵＴデバイス及び製造工程のもう一つの欠点である。寄生静電容量は、ｃＭＵＴ電子相互結合、及び、関連する増幅電子回路への結合から発生する。適切に制限されなければ、寄生静電容量は、ｃＭＵＴデバイスが誤った作用を及ぼす原因となり、従って、良質のイメージ又はデータを提供する能力を制限する。
【００１０】
それゆえ、当技術分野においては、ｃＭＵＴデバイス性能を犠牲にすることなくポストＣＭＯＳ工程による電子的集積を可能にするｃＭＵＴ製造方法に対する要求が存在する。
【００１１】
加えて、当技術分野においては、寄生静電容量を軽減し、光変位検出方法を利用するｃＭＵＴの製造に対する要求が存在する。
【００１２】
加えて、複雑さが少なく、しかも効率的であるＣＭＵＴ製造工程に対する要求が存在する。
【００１３】
本発明が本質的に教示するものは、かかるｃＭＵＴ製造及びｃＭＵＴイメージアレイ製造に対する項目に対するものである。
【課題を解決するための手段】
【００１４】
本発明は、ｃＭＵＴアレイトランスデューサの製造方法及びシステムからなる。本発明は、特に医療イメージアプリケーションにおいて特に有益なＣＭＯＳ電子回路の上に直接製造することができるイメージアプリケーションのためのｃＭＵＴを提供する。このｃＭＵＴは、デバイスの寄生静電容量を減少させるために、例えば、これらに限定されるものではないが、水晶、サファイアのような誘電性又は透明性を有する基板上に製造可能であり、このようにして、電気的性能を改善し、光検出方法を利用可能にする。加えて、本発明に従って生成されたｃＭＵＴは、血管内用カテーテル及び超音波映像形成といった侵入性の用途に使用することができる。
【００１５】
本発明のｃＭＵＴデバイスは、基板に結合されたｃＭＵＴと、該ｃＭＵＴに近接して設けられ、光学又は電気信号の少なくとも１つをｃＭＵＴに向け、かつ、ｃＭＵＴから受信する回路と、から構成される。この基板はシリコン基板とすることができる。加えて、回路は、電気信号を、このｃＭＵＴに向け、かつ、ｃＭＵＴから受信するようにｃＭＵＴに近接して、基板の中に埋め込むことができる。本発明のｃＭＵＴは、犠牲層をエッチングするために使用されるエッチング液が電極をエッチングしないように選択された、電極材料及び犠牲層材料から構成される。この場合、電極及び犠牲層の間の分離層は不要である。
【００１６】
透明性のある基板も利用でき、そして、光信号をｃＭＵＴに向け、かつ、ｃＭＵＴからの受信するように、このｃＭＵＴに近接して透明基板の中に、回路が埋め込まれる。他の好ましい実施形態において、シリコン・オン・サファイア・ウェハといったシリコン層を伴った、透明基板の組み合わせを使用することもでき、光信号をｃＭＵＴに向け、かつ、ｃＭＵＴから受信するように、このｃＭＵＴに近接して透明基板上のシリコン層の中に、回路が埋め込まれる。その上にｃＭＵＴが構築された透明基板の表面には、特定の光波長の範囲において反射性を増大させるための薄い誘電体層の積層体を組み入れることができる。
【００１７】
本発明によるｃＭＵＴデバイスの製造方法は、基板上に材料の層を付着させること、及びパターン形成することからなる。例えば、好ましいｃＭＵＴ製造方法は、基板上に第１導電層を付着させ、かつパターン形成し、該第１導電層上に犠牲層を付着させ、かつパターン形成し、該犠牲層上に第１薄膜層をさせ、かつパターン形成し、該第１薄膜層上に第２導電層を付着させ、かつパターン形成し、該第２導電層上に第２薄膜層を付着させ、かつパターン形成し、該犠牲層をエッチングすることを含む。利用される処理温度は、好ましくは略摂氏３００度より低く、より好ましくは略摂氏２５０度よりも低い。これらの材料層は、クロム、金、アルミニウム、及び／又は、窒化ケイ素から構成することができる。
【００１８】
本発明の特徴となるこれら及び他の要点並びに利点は、以下の詳細な説明を読み、関連する図面を検討することにより明らかになるであろう。
【発明を実施するための最良の形態】
【００１９】
ｃＭＵＴは、圧電超音波トランスデューサの代替として、特に微小規模及びアレイ用途のために開発されたものである。ｃＭＵＴは、表面を微細機械加工することによって得られるものであるので、それらは、１又は２次元アレイとして製造することができ、特定の用途のためにカスタマイズでき、帯域幅及びダイナミックレンジという観点では圧電性トランスデューサに匹敵する性能を有する。ｃＭＵＴデバイスは、典型的には、薄膜を含んでおり、導電性基板上に吊られた状態の電極又は基板に結合された他の電極を有する。この薄膜は、刺激に応答して動揺するように弾性特性を有するものとすることができる。例えば、刺激としては、これらに限定されるものではないが、薄膜上に圧力を作用させる外力、ｃＭＵＴ電極を通じて加えられる静電気力がある。
【００２０】
ｃＭＵＴは、音波を送受信することができる。音波を送信するためには、交流信号及び大きな直流バイアス電圧が、この薄膜に加えられる。直流電圧は、変換が効率よくなり、ｃＭＵＴデバイスの応答が線形になる位置まで薄膜を下方に引き下げる。交流電圧は、薄膜を所望の周波数動作に設定し、周囲の流体に音波を生成する。音波を受信するためには、衝突する音波が薄膜を運動状態にしたときの静電容量変化が測定される。ｃＭＵＴイメージアレイ素子の電極で覆われた機械的活性領域が小さいと、この静電容量変化も小さくなり、従って、寄生静電容量に容易に埋没してしまうことになる。従って、一般には、このような寄生静電容量の原因を打ち消すことが望ましい。
【００２１】
寄生静電容量は、一般に、ｃＭＵＴに関しては２つの異なる領域において見いだされ、それぞれ固有の解決策が必要になる。寄生静電容量の第１の発生源は、結合パッド及び基板上の金属の痕跡が、下部電極に重なり合う領域である。標準的なｃＭＵＴ工程は、ドーピングされたシリコン下部電極を利用するので、寄生静電容量がデバイスの能動的静電容量より優勢になることがある。このオンチップ静電容量を減少させるために、パターン形成された金属下部電極を使用することができる。シリコン基板の場合には、このパターン形成された電極は、このシリコン基板上に付着された誘電体層上に形成される。この誘電体層は、シリコン酸化物、窒化ケイ素、又は、同様の薄膜誘電体層とすることができる。金属下部電極の利用により、水晶のような誘電体基板上にｃＭＵＴを製造することも可能になる。デバイス容量とは無関係の透明基板を備える光検出スキームを、ｃＭＵＴ性能改善のために実現することができる。実際に、ｃＭＵＴの下部電極は、回折格子の形状にパターン形成することができる。ドーピングされたポリシリコン又はアモルファスシリコンといった材料を下部電極のためにも利用できるが、金属は、より高い導電率及び光反射性を有するので、光検出にとって望ましい。
【００２２】
寄生静電容量の第２の発生源は、増幅電子回路との電気的相互接続部からのものである。この寄生静電容量の発生源は、典型的にはＣＭＯＳ技術を使用して実装される電子素子によるハイブリッド又はモノリシック集積技術を用いることにより軽減することができる。
【００２３】
本発明は、ウェハ・バイアによるハイブリッド集積技術と比較して、性能の面で妥協することがなく、工程段階の数が少ないＣＭＯＳに対し両立性のあるｃＭＵＴ製造工程を提供する。本発明によるｃＭＵＴ製造のための例示的な装置は、これらに限定されるものではないが、ＰＥＣＶＤシステム、ドライエッチングシステム、メタルスパッタリングシステム、ウェットベンチ、フォトリソグラフィ装置を含む。本発明は、低応力窒化ケイ素構造層の付着形成のために略摂氏２５０度での低温ＰＥＣＶＤ工程を利用することができ、この温度は、金属犠牲層が使用される場合には最大工程温度であることが望ましい。また、他の好適な実施形態による本発明は、略摂氏３００度にて犠牲層として付着形成された、アモルファスシリコン犠牲層を利用することができる。
【００２４】
本発明の多くの実施形態における工程温度は、ｃＭＵＴ性能を損なうことなく、後工程ＣＭＯＳ電子回路集積を可能にする。後工程ＣＭＯＳ集積は、典型的には、ＣＭＯＳ型のトランジスタデバイスのような電子回路を含む基板上にデバイスを製造することを含む。このｃＭＵＴが電子回路を含む基板上で製造されるとき、このｃＭＵＴを製造する前に追加の処理段階が望まれることがある。例えば、これらの段階には、ＣＭＯＳ電子回路上で略摂氏４００度より低い温度で誘電体層を付着すること、ＣＭＯＳ電子回路の所望のノードへの導電経路を与えるために誘電体層におけるバイアを開口させること、このバイアを満たすために誘電体層を堆積すること、が含まれる。導電材料は、フォトリソグラフィ技術を使用してパターン形成することができる。基板にＣＭＯＳ電子回路を形成する場合の最後の段階は、表面を滑らかにするために基板表面を磨くことを含む。この段階の後、ｃＭＵＴは、バイアの位置を除き、ＣＭＯＳ電子回路から電気的に絶縁される。それゆえ、寄生静電容量が軽減された状態で、少なくとも１つのｃＭＵＴ電極がＣＭＯＳ電子回路に直接接触するように構成することができる。ｃＭＵＴが滑らかな表面上に製造されるように、一般的に研磨動作が望まれるが、略１０ｎｍ ｒｍｓ（「自乗平均平方根」）より小さい表面粗さを伴った表面であることが好ましい。
【００２５】
誘電体薄膜を利用することが可能であるので、寄生静電容量を減少させデバイス性能を最適化するために、電極のサイズ及び位置を変更することができる。当業者であれば、寄生静電容量を減少させ、デバイス性能を最適化するための多くの方法に精通しているであろう。ｃＭＵＴ薄膜は、ＰＥＣＶＤ窒化ケイ素を使用してシールすることが可能であり、従って、浸漬工程が可能であり、典型的にはＬＰＣＶＤ窒化ケイ素によるシールにおいて必要であった長いシール用チャネルの必要性を排除できる。加えて、本発明の好適な実施形態により、光透過性誘電体基板上にｃＭＵＴを製造する場合に、パターン形成された金属下部電極の使用が可能になり、寄生静電容量を減少させることができ、光検出の機会を提供することが可能になる。
【００２６】
透明基板は、これらに限定されるものではないが、水晶及びシリコン型基板とすることができる。本発明の工程は、マイクロ流体アプリケーションのためのインターデジタルｃＭＵＴ、及び、前方視認用血管内超音波イメージ（「ＩＶＵＳ」）アプリケーションのためのリング状・環状ｃＭＵＴイメージアレイを生成することができる、低温製造工程である。
【００２７】
以下に、同じ要素は同じ番号で表現し、同じ構成要素又は材料を同じ陰影で表現した図面を参照しながら、本発明の好適な実施形態について述べる。
【００２８】
図１は、本発明の好適な実施形態による、基板上に製造されたｃＭＵＴの断面図の説明である。ｃＭＵＴデバイス１００は、一般に、基板１０５に組み合わされたｃＭＵＴ１０３を含む。例示的なｃＭＵＴ１０３は、下部電極１１０、分離層１１５、薄膜層１２０、空胴１２５、及び、上部電極１３０からなる。分離層１１５は、いくつかの実施形態においては使用されず、その場合、下部電極１１０は空胴１２５に露出される。
【００２９】
デバイス１００は、下部電極１１０及び上部電極１３０を通じて、電気信号をｃＭＵＴ１０３から受信し、かつ、ｃＭＵＴ１０３に供給するための、ｃＭＵＴ１０３に結合された集積電子回路１３５をさらに含む。図示したように、薄膜層１２０の一部は、空胴１２５の上方に吊られており、上部電極１３０は薄膜層１２０内に配置されている。
【００３０】
この２つの電極１１０、１３０の間の距離は変動する。薄膜層１２０は、外部圧力が薄膜層１２０に加えられたとき、或いは、適切な電圧が電極１１０、１３０に加えられたとき動揺するように構成されているので、上部電極１３０は下部電極１１０に対して移動又は動揺する。
【００３１】
図６乃至７を参照して詳細に述べるように、ｃＭＵＴイメージアレイを形成するために、複数のデバイス１００を使用できる。例えば、リング状・環状ｃＭＵＴイメージアレイは、基板１０５の外部表面上に形成することができる。リング状・環状アレイは、多くの形態の環状リングアレイ又は環状アレイを含む。他の例示的実施形態において、デバイス１００は、異なる位相又は配列に配置しうる。例えば、複数のデバイス１００は、側方を視る配列に配置することができ、或いは、特定の視野角でのイメージを生成するためにカテーテルの中心軸に対して角度を付けて配置することもできる。他の好適な実施形態においては、ｃＭＵＴイメージアレイは、複数のリングを有する環状アレイ状に、又は、疎らに若しくは十分に取り込まれた線形１次元又は２次元アレイ状に、配置することができる。加えて、本発明の例示的な実施形態を使用する同じ基板上に複数のデバイス１００を形成することができる。
【００３２】
基板１０５は、これらに限定されるものではないが、シリコン、水晶、溶融二酸化ケイ素、又は、サファイア、といった不透明又は透明な材料を含む、多様な材料で構成されうる。当業者であれば、透明材料とは、その基板に向けられた光の所定の波長に対して光学的に透過性である基板を含みうる、ということが理解できるであろう。もし、基板１０５がシリコンであるならば、基板１０５はドーピングすることが可能であり、電気信号又は光信号がそのシリコン基板を通過できるようにすることができる。シリコン基板は、デバイス１００に対して入出力信号を生成し処理するための集積電子回路又は光学回路を含みうる。透明基板は、光信号がこの透明基板を通過できるものである。例えば、シリコン基板は、光信号として所定の波長の光を使用するときに、透明基板として使用できる。いくつかの実施形態において、基板１０５は、略１０マイクロメータから略１ミリメータの範囲の厚みを有する。
【００３３】
デバイス１００は、イメージを検知するために利用可能である。例えば、デバイス１００は、環境要因（例えば、外部から加えられた圧力）に応答する変動静電容量を利用するように構成でき、そして、測定された静電容量からイメージを生成するシステムに対し、この変動静電容量を与えるようにすることができる。集積電子回路１３５は、下部電極１１０及び上部電極１３０によって生成された電気信号を検知することができ、これらの電気信号をイメージプロセッサ１４０に与える。電極１１０、１３０は、デバイス１００の多様な層において形成された通路（不図示）を通って集積電子回路１３５に結合されている。この集積電子回路は、ＣＭＯＳ電子デバイス又は他のトランジスタ型デバイスからなる。当業者であれば、イメージプロセッサ１４０又は同様のシステムを使用する、ｃＭＵＴイメージアレイ上の静電容量測定値をイメージに変換するための多様な方法に精通しているであろう。
【００３４】
加えて、デバイス１００は、多様な実時間情報を検知するために利用できる。例えば、このデバイスは、圧力センサ、温度センサ、流動センサ、ドップラ流動センサ、電気抵抗センサ、流体粘性センサ、気体センサ、化学センサ、加速度計、又は、他の所望のセンサに適応することができる。加えて、イメージアプリケーションに使用されたときには、このデバイス１００は、反射性及び蛍光性といった光学パラメータをモニタするために周囲の組織及び流体から反射及び散乱された光を測定することに適応した、蛍光又は光学反射センサにもなる。
【００３５】
デバイス１００は、複数の層から製造することができる。導電性材料は導電層を形成することができ、この導電層は、電極１１０、１３０を形成するようにパターン形成することができる。例えば、導電材料は、基板１０５のドーピングされたシリコン表面であり、ドーピングされたポリシリコン層であり、導電金属であり、或いは、他の適当な導電材料である。電極１１０、１３０は、シリコン基板１０５に埋め込まれた集積電子回路１３５といった、信号発生及び検知回路に結合される。いくつかの実施形態において、信号発生及び検知回路は、基板１０５内に埋め込まれ、基板１０５に近接した他のチップ上に配置される。
【００３６】
埋め込み集積電子回路を使用する場合の問題は、デバイス製造中に高温下に置かれた場合、集積電子回路部分が損傷を受けうるということである。本発明の例示的な実施形態において、埋め込み集積回路上のｃＭＵＴの製造は比較的低温にて行われ、それゆえ、損傷を与える熱レベルの使用を回避している。
【００３７】
本発明のさらに他の実施形態において、ｃＭＵＴデバイスは、現在のステータス情報を与えるために光を反射することに適応した、透明基板を使用して製造される。例えば、ｃＭＵＴデバイスは、反射性材料をコーティングされた電極を有し、或いは、元々反射特性を備えた材料から作られる。加えて、光検出法及び透明基板と共に使用される下部電極は、回折格子の中にパターン形成されうる。透明基板上に製造されるｃＭＵＴのために、インジウム酸化スズといった透明金属層を使用していくつかの電気接続が作られる。本発明のいくつかの実施形態による透明基板は、低温製造工程を使用して、これらに限定されるものではないが、ガラス、水晶、スズ酸化物、又は、溶融二酸化ケイ素といった材料から形成される。他の透明基板は、サファイアといった材料から形成されうる。
【００３８】
図２は、本発明の他の実施形態に従って基板上に製造されたｃＭＵＴデバイスを断面図で示すものである。ｃＭＵＴデバイス２００は、一般に、透明基板２０５と組み合わされるｃＭＵＴ２０３を含む。基板２０５は、これらに限定されるものではないが、ガラス、水晶、サファイアである。特定の光源の波長に対してシリコンが実質的に透明である場合には、シリコンも透明基板として使用できる。
【００３９】
一般に、ｃＭＵＴ２０３は、下部電極２１０、分離層２１５、薄膜層２２０、空胴２２５、及び、上部電極２３０からなる。分離層２１５は、いくつかの実施形態においては使用されない。図示したように、薄膜層２２０の一部は、空胴２２５の上に吊られた状態であり、上部電極２３０は、薄膜層２２０の中に埋め込まれている。デバイス２００は、また、ｃＭＵＴ２０３へ、及び、からの光信号を受信及び供給することに適応した、光検出回路２３５を含むこともできる。
【００４０】
光検出回路２３５は、ｃＭＵＴ２０３に対し光学的に問い合わせをするようにすることができる。例えば、光検出回路２３５は、ｃＭＵＴ２０３に対して光ビームを向け又は供給し、そして、ｃＭＵＴ２０３から反射した光ビームを受けるようにすることができる。図２において透明基板２０５内に示した矢印は、光信号が該透明基板２０５を通過することができ、従って、ｃＭＵＴ２０３及び光検出回路２３５と光学的に結合するということを説明するものである。光検出回路２３５は、反射した光ビームの強度を測定することによって、ｃＭＵＴ２０３の現在の状態を判断するようにされる。現在状態の情報は、多様な時間間隔で、ｃＭＵＴに関する静電容量を明らかにする。反射された光ビームを解析する一つの例示的方法は、反射された光ビームの強度を、ｃＭＵＴ２０３に指向された光ビームの強度と比較することを含む。光検出回路２３５は、この光検出回路２３５によって検知された情報からイメージを生成することができるイメージプロセッサ２４０と通信しうる。光検出回路２３５は、別の基板上、又は、ｃＭＵＴ２０３と同じ基板上に製造することができる。例えば、別の基板は、検出回路２３５がｃＭＵＴ２０３に近接して配置されるように、透明基板２０５に接合することができる。
【００４１】
本発明によるｃＭＵＴ製造における透明基板の使用は、いくつかの利点を与える。透明基板に関する１つの利点は、光信号の利用に起因して電気的接続が一般に不要になることによる、デバイス製造の容易性である。他の利点は、光応答が、電磁気的な放射を生成する電気信号でなく、光信号を使用するという点である。このようにして、光応答は、電磁気的な放射に関するクロストーク問題を緩和する。さらなる利点は、透明基板が、寄生静電容量が殆どないか、全くないｃＭＵＴデバイスを提供するという点である。
【００４２】
図３は、基板上にｃＭＵＴを生成するために利用される製造工程の説明である。典型的には、この製造工程は、基板上に多様な材料の層を付着形成し、その基板上にｃＭＵＴを製造するために所定の構成における多様な層をパターン形成することを含む、ビルドアップ法である。
【００４３】
本発明の好適な実施形態において、ｃＭＵＴの多様な層をリソグラフィック的に規定するために、シップレー社のＳ−１８１３のようなフォトレジストが使用される。このようなフォトレジスト材料は、パターン形成バイア及び材料層のための従来のような高い温度の使用を必要としない。代替的に、他の材料を使用してもよい。
【００４４】
本製造工程の最初の動作は、基板３０５上に下部電極３１０を形成するものである。いくつかの実施形態において、この基板３０５は、集積電子回路を含む。代替的に、適当な検出電極を含む基板３０５に近接して配置された第２基板を使用することもできる。導電金属のような導電材料が下部電極３１０を形成する。下部電極３１０は、シリコン基板３０５のドーピングによって、又は、基板３０５上に導電材料層（例えば、金属）を付着形成すること及びパターン形成することによって形成される。しかし、ドーピングされたシリコン下部電極３１０によって、上部電極の全ての非動作部分が寄生静電容量を増大させ、従って、デバイス性能を低下させ、光スペクトルのほとんどにおいて光検出技術を不可能にする。
【００４５】
これらの不都合を解消するために、パターン形成された下部電極３１０が使用される。図３ａに示すように、下部電極３１０は、基板３０５と比べて異なる長さを有するようにパターン形成される。下部電極３１０をパターン形成することにより、デバイスの寄生静電容量は、著しく減少される。また、下部電極３１０により、水晶のような誘電体基板上にｃＭＵＴを製造することができる。ＣＭＯＳ回路にような集積電子回路上のｃＭＵＴ後工程においては、低い工程温度が有利である。アルミニウム、クロム、及び、金は、下部電極３１０を形成するために使用される例示的な金属である。本発明の好適な一実施形態において、下部電極３１０は、略１５００オングストロームの厚みであり、付着形成後は、回折格子の形態に、又は様々な長さを有するように、パターン形成される。他の例示的な実施形態においては、下部電極３１０は、略１２００オングストロームの厚みを有するアルミニウムと、略３００オングストロームの厚みを有するクロムとからなる。
【００４６】
次の段階において、分離層３１５が付着形成される。分離層３１５は、下部電極３１０上に配置された他の層から下部電極３１０を絶縁する。分離層３１５には窒化ケイ素を使用でき、好ましくは、略１５００オングストロームの厚みを有する。例えば、分離層３１５を略摂氏２５０度で付着するために、ユナクシス社の７９０ＰＥＣＶＤシステムを使用することができる。分離層３１５は、下部電極３１０又は基板３０５を、ｃＭＵＴ製造工程中に使用されるエッチング液から保護する。一旦、下部電極層３１０上に付着形成されると、分離層３１５を所定の厚みにパターン形成することができる。
【００４７】
別の好適な実施形態においては、分離層３１５は利用されない。下部電極は、分離層３１５を使用するよりも、むしろ犠牲層３２０をエッチングするために使われるエッチング液によって冒されない材料を使用して作られ、従って、犠牲層３２０を除去するエッチング液に対する耐性を有する。
【００４８】
分離層３１５が付着形成された後、犠牲層３２０が分離層３１５上に付着形成される。この犠牲層３２０は、好ましくは、一時的な層でしかなく、エッチング除去されるものである。分離層３１５が使用されないときは、犠牲層３２０は下部電極３１０上に直接付着される。犠牲層３２０は、工程中に追加の層が付着されている間、空間を保持するために利用される。犠牲層３２０は、空胴又は通路のような、中空の室を生成するのに役立つ。犠牲層３２０は、ユナクシス社の７９０ＰＥＣＶＤシステムを使用して略摂氏３００度で付着形成され、反応性イオンエッチング（「ＲＩＥ」）を用いてパターン形成される、アモルファスシリコンによって形成することができる。スパッターされた金属は、また、犠牲層３２０を形成するためにも使用されうる。犠牲層３２０は、結果として生じる空胴又は通路に対する多様な幾何学的構成を与えるために、異なる部分、多様な長さ、そして、異なった厚みにパターン形成される。
【００４９】
そして、図３ｂに示すように、第１薄膜層３２５が、犠牲層３２０の上に付着形成される。例えば、第１薄膜層３２５は、ユナクシス社の７９０ＰＥＣＶＤシステムを使って付着形成される。第１薄膜層３２５は、窒化ケイ素又はアモルファスシリコンの層であり、略６０００オングストロームの厚さを有するようにパターン形成される。第１薄膜層３２５の厚みは、特定の実施においては変更可能である。犠牲層上の第１薄膜層３２５の付着は、ｃＭＵＴの振動薄膜を形成する。
【００５０】
図３（ｃ）に示すように、第１薄膜層３２５のパターン形成後、この第１薄膜層３２５の上に、第２導電層３３０を付着形成する。第２導電層３３０は、ｃＭＵＴの上部電極を形成する。第２導電層３３０は、一般に、アルミニウム、クロム、又は、それらの組み合わせといった金属から形成される。例示的な実施形態において、第２導電層は、略１２００オングストロームの厚さを有するアルミニウムと、略３００オングストロームの厚さを有するクロムとからなる。アルミニウムは、良好な電気的導電性を与え、クロムは、アルミニウムを酸化から保護する。他の実施形態において、第２導電層３３０として金のような他の金属を利用できる。加えて、第２導電層３３０は、第１導電層３１０と同じ導電材料又は異なる導電材料でありうる。
【００５１】
次のステップにおいて、図３（ｄ）に示すように、第２薄膜層３３５は、第２導電層３３０上に付着形成される。第２薄膜層３３５は、製造の（第１及び第２薄膜層３２５、３３５が形成された）この点において、ｃＭＵＴ薄膜の厚みを増加させ、ｃＭＵＴ製造中に使用されるエッチング液から第２導電層３３０を保護する役目を果たす。第２薄膜層は、略６０００オングストロームの厚みである。いくつかの実施形態において、第２薄膜層３３５は、第２薄膜層３３５が最適な幾何学的構成を有するように、付着及びパターン形成技術を使用して調整される。好ましくは、一旦、第２薄膜層３３５が所定の幾何学的構成に従って調整されると、犠牲層３２０がエッチング除去されて、空胴３５０が残る。
【００５２】
エッチング液を犠牲層３２０に到達させるために、ＲＩＥ工程を使って第１及び第２薄膜層３２５、３３５を通る開口部３４０、３４５がエッチングされる。図３（ｅ）に示すように、犠牲層３２０への経路は、第１及び第２薄膜層３２５、３３５をエッチング除去することにより、開口部３４０、３４５に形成される。アモルファスシリコン犠牲層３２０が使用される場合には、シリコンに対するエッチング工程の選択度を認識する必要がある。もし、そのエッチング工程が低い選択度を有しているならば、犠牲層３２０を通って、分離層３１５、そして、基板３０５に至るまでのエッチングは容易であろう。これが生じると、開口のために使用されたエッチング液が、基板３０５を冒し、ｃＭＵＴデバイスを破壊することがある。下部電極３１０が、犠牲層に使用されたエッチング液に耐える金属から形成されていれば、その金属層はエッチング停止層として作用し、基板３０５を保護する。当業者であれば、多様なエッチング液、及び、エッチングされる材料に適したエッチング液に精通しているであろう。犠牲層３２０がエッチングされた後、図３ｆに示すように、空胴３５０が密閉材３４２、３４７で密閉される。
【００５３】
空胴３５０は、分離層３１５と、薄膜層３２５、３３５との間に形成される。空胴３５０は、また、下部導電層３１０と第１薄膜層３２５との間に付着形成することもできる。空胴３５０は、本発明の例示的な実施形態に従って、所定の高さを有するように形成される。空胴３５０によって、第１及び第２薄膜層３２５、３３５によって形成されたｃＭＵＴ薄膜が、刺激に応答して動揺及び共振する。犠牲層３２０をエッチングすることによって空胴３５０が形成された後、空胴３５０は、第２薄膜層３３５上のシール層（不図示）を付着形成することによりシールされた、真空空間となる。当業者であれば、空胴３５０における圧力を調節し、真空シールを形成するようにシールするための多様な方法に精通しているであろう。
【００５４】
シール層は、典型的には、窒化ケイ素の層であり、空胴３５０の高さよりも大きな厚みを有している。例示的な実施形態において、シール層は、略４５００オングストロームの厚みを有し、空胴３５０の高さは、略１５００オングストロームである。代替的な実施形態において、第２薄膜層３３５は、局所的なシール技術を使用してシールされるか、或いは、所定の加圧条件のもとでシールされる。第２薄膜層３３５のシールは、浸漬用途に対するｃＭＵＴに適応する。このシール層を付着した後、ｃＭＵＴ薄膜は所望の周波数で共振するには厚過ぎるので、この複合ｃＭＵＴ薄膜の厚みは、エッチングによってこのシール層を後退させることによって調整される。このシール層をエッチングするために、ＲＩＥといったドライエッチング工程を使用することができる。
【００５５】
本発明のｃＭＵＴ製造工程における最後の段階は、電気的接続のためのｃＭＵＴを設けることである。特に、下部電極３１０上の分離層３１５、上部電極３３０上の第２薄膜層３３５を通るエッチングを行って、電極３１０、３３０を接近可能にするために、ＲＩＥエッチングを利用できる。
【００５６】
追加の結合パッドを形成して電極に接続するようにしてもよい。結合パッドによって、ワイヤボンディングを伴った上部及び下部電極３１０、３３０への外部電気接続が可能になる。いくつかの実施形態において、ワイヤ結合の信頼性を改善するために、金が結合パッド上に付着及びパターン形成される。
【００５７】
本発明の他の実施形態においては、第１薄膜層３２５の付着形成後に、犠牲層３２０がエッチングされる。この代替的な実施形態は、ｃＭＵＴデバイスにおいて、犠牲層３２０をエッチングする動作を実行し、薄膜層によって形成された薄膜を開放するまで、ほとんど時間がかからない。上部電極３３０は付着形成されないので、第２薄膜層３３５におけるピンホールによってエッチング液が上部電極３３０を破壊する危険性がない。
【００５８】
図４Ａ及び４Ｂ（まとめて、図４）に、本発明に従って基板上にｃＭＵＴを生成するために利用される他の好適な製造工程を示す。特に、図４（ａ）−（ｊ）（図４（ａ）−４（ｆ）を図４Ａに示し、図４（ｇ）−４（ｊ）を図４Ｂに示す）に、５つのマスクのみを要求し、従来の工程上における処理時間を短縮し、ｃＭＵＴ電極を形成するために導電層として耐腐食性金属のエッチングを利用し、分離層を使用しない、ｃＭＵＴ製造工程を示す。図４（ａ）−（ｊ）に示した製造工程は、他の金属及び異なった層の厚みでも本発明は実施できるが、特定の金属層及び特定の層の厚みで説明されている。加えて、開示された金属の位置に、代替の導電性材料を使用できることが理解できるであろう。さらに、図４（ａ）−（ｊ）に示された製造工程は、種々の順序で実行可能である。
【００５９】
第１の段階において、複数の金属層が基板４００に加えられる。例えば、クロムの第１金属層４０５が基板４００の上に加えられ、略２００オングストロームの厚みを有する。第１金属層４０５は、この第１金属層４０５上に配置された何れの層をも基板４００に十分に付着することを確実にする付着層である。付着層は、基板４００に十分に付着する後続の層である必要はない。
【００６０】
そして、第２金属層４１０は、第１金属層４０５上に付着される。第２金属層４１０には金を用いることができ、略１０００から略１５００オングストロームの厚みを有する。第２金属層４１０は、ｃＭＵＴデバイスに対する第１又は接地電極を形成する。次に、第３金属層４１５が、第２金属層４１０の上に付着される。
【００６１】
第３金属層４１５にはクロムを用いることができ、好ましくは略１０００から略１５００オングストロームの厚みを有する。第３金属層４１５は、いくつかの実施例において犠牲層となる。金には影響を与えず残すと同時にクロムをエッチングするエッチング液は容易に入手できるので、下部電極及び犠牲層に対する金及びクロムという組み合わせは有益である。例えば、Ｔｒａｎｓｅｎｅ  Ｃｏｍｐａｎｙ社のＣｈｒｏｍｉｕｍ  Ｅｔｃｈａｎｔ  ＣＲＥ−４７３をエッチング液として使用することができる。代替的に、この利点は、これと同じエッチング関係を示す、下部電極（第２金属層４１０）及び犠牲層材料の組み合わせによって実現される。したがって、金及びクロムが本発明に対する適切な材料の例示として与えられること、及び、代替的な材料が使用可能であることが理解できる。
【００６２】
加えて、犠牲層に使用されるエッチング液によって影響を受けない下部電極を使用することは、分離層に対する要求を除去できる点で望ましい。この分離層は、下部電極をエッチング液から保護すると同時に、寄生静電容量にも寄与する。この分離層は、ｃＭＵＴの効率を低減させ、静電気の問題の原因ともなりうる。分離層の排除は、このような寄生静電容量を軽減し、ｃＭＵＴの効率を向上させ、潜在的な荷電問題を除去する。
【００６３】
第１、第２、及び、第３金属層４０５、４１０、及び、４１５が基板４００の上に付着形成された後、もし特定の用途において必要とされる場合には、これらはパターン形成され、或いは、代替的には個別の付着形成の間にパターン形成される。例えば、図４（ｂ）に示すように、第３金属層４１５は、基板４００とは異なる幾何学的配置を有するようにパターン形成される。加えて、図４（ｃ）に示すように、第１及び第２金属層４０５、４１０もまた、基板４００とは異なる幾何学的配置を有するようにパターン形成することができる。いくつかの実施形態において、第１及び第２金属層４０５、４１０は、同じようにパターン形成され、他の実施形態においては、これらは相違してパターン形成される。第１、第２、及び、第３金属層４０５、４１０、４１５は、ウェットエッチングを使用してパターン形成され、低温のアセトン浴を有する超音波洗浄器の中で洗浄される。
【００６４】
次の段階において、図４（ｄ）に示すように、第１薄膜層４２０が、第１、第２及び第３金属層４０５、４１０、４１５、及び、基板４００の上に付着される。第１薄膜層は、窒化ケイ素の層であり、好ましくは、略６０００オングストロームの厚みを有する。第１薄膜層４２０は、ユナクシス社の７９０ＰＥＣＶＤシステムを使って付着することができる。第１薄膜層４２０が付着された後、追加の金属層を第１薄膜層４２０上に付着することができる。
【００６５】
第１薄膜層４２０上に付着された金属層は、接着性のある層とｃＭＵＴに対する上部電極層を形成する層とを含みうる。例えば、第４金属層４２５は、クロムの層であり、好ましくは、略２００オングストロームの厚みを有している。第４金属層４２５は、第４金属層４２５の上に配置された何れの層をも第１薄膜層４２０に十分に接着することを確実にする接着層である。
【００６６】
図４（ｅ）に示すように、第５金属層４３０が第４金属層４２５上に付着形成される。この第５金属層４３０には、金を使用することができ、好ましくは、略１０００から略１５００オングストロームの厚みを有する。第５金属層４３０は、ｃＭＵＴに対する上部電極を形成するためにパターン形成される。かかるパターン形成は、図４（ｆ）に示されており、ここでは、第４及び第５金属層４２５、４３０が、基板４００とは異なる幾何学的配置を有するよう、パターン形成されている。いくつかの実施形態において、第４及び第５金属層４２５、４３０は、ウェットエッチングを使用してパターン形成され、低温のアセトン浴を有する超音波洗浄器において洗浄される。
【００６７】
次の段階において、図４（ｇ）に示すように、第２薄膜層４３５が、第４及び第５金属層４２５、４３０、及び、第１薄膜層４２０の上に付着形成される。第２薄膜層４３５は、窒化ケイ素の層であり、望ましくは、略６０００オングストロームの厚みを有する。第２薄膜層４３５は、ユナクシス社の７９０ＰＥＣＶＤシステムを使用して付着される。第２薄膜層４３５が付着された後、第１及び第２薄膜層は、開口部又は空孔部４４０を形成するようにパターン形成される。図４（ｈ）には、開口部４４０が１つしか記載されていないが、本発明では複数の開口部４４０を使用することができる。一旦、開口部４４０が形成されると、第３金属層４１５は、ＲＩＥ又はウェットエッチング工程を使用して、エッチング又は除去される。下部電極（第２金属層４１０）は、犠牲層をエッチングする能力は持つが下部電極（第２金属層４１０）は冒さないエッチング液に対する耐性を有する材料である。
【００６８】
図４（ｉ）に示すように、第３金属層４１５の除去又はエッチングにより、空胴４４７が形成される。空胴４４７は、第１及び第２金属層４０５、４１０と、第４及び第５金属層４２５、４３０との間に付着される。第１薄膜層は、空胴４４７を規定する。空胴４４７は、シール材４５０及び第３薄膜層４４５の付着によってシールされる。空胴４４７は、第１、第２、及び、第３薄膜４２０、４３５、４４５によって形成されたｃＭＵＴ薄膜の動揺と、刺激に応答した共振とを可能にする。
【００６９】
第３薄膜層４４５は、第２薄膜層４３５の上に付着形成される。第３薄膜層４４５はシール層であり、好ましくは、略６０００オングストロームの厚みを有する。第３薄膜層４４５は、ユナクシス社の７９０ＰＥＣＶＤシステムを使用して付着形成される。第３薄膜層４４５は、第２及び第３薄膜層の厚みの組み合わせが所定の厚みとなるように所定の幾何学的配置にパターン形成される。図４（ｊ）に示すように、第１、第２、及び、第３薄膜層４２０、４３５、４４５によって形成された薄膜は、空胴４４７上の第４、第５金属層４２５、４３０を吊られた状態にする。
【００７０】
最後の段階において、第１、第２、及び、第３薄膜層４２０、４３５、４４５は、結合領域４５５を形成するようにパターン形成することができる。この結合領域４５５は、第２金属層４１０との結合を可能にする結合パッドとすることができる。同様に、図示しないが、結合領域は、第４金属層４２５への接近を可能にするように形成することもできる。第１、第２、及び、第３薄膜層４２０、４３５、４４５は、ＲＩＥ又はウェットエッチング工程を使ってエッチングされる。結合領域４５５が形成された後、結果として製造されたデバイスは、低温のアセトン浴を有する超音波洗浄器において洗浄される。
【００７１】
図５に、ｃＭＵＴデバイスの製造方法を記載したフローチャートを示す。第１段階は、基板の提供を含み（段階５０５）、この基板は、好ましくは、不透明又は透明な基板である。次に、分離層が、この基板の上に付着形成され、所定の厚みを有するようパターン形成される（段階５１０）。分離層がパターン形成された後、第１導電層が、この分離層の上に付着され、所定の配置にパターン形成される（段階５１５）。第１導電層は、基板上のｃＭＵＴに対する下部電極を形成する。一旦、第１導電層が所定の配置にパターン形成されると、第１導電層の上に犠牲層が付着される（段階５２０）。この犠牲層は、選択的な付着及びパターン形成技術によりパターン形成されるので、所定の厚みを持つことができる。そして、第１薄膜層が、この犠牲層の上に付着形成される（段階５２５）。
【００７２】
そして、付着形成された第１薄膜層は、所定の厚みを有するようにパターン形成され、次に、第２導電層が第１薄膜層の上に付着形成される（段階５３０）。この第２導電層は、ｃＭＵＴに対する上部電極を形成する。第２導電層が所定の配置にパターン形成された後、第２薄膜層が、パターン形成された第２導電層の上に付着される（段階５３５）。第２薄膜層を、光学的な幾何学的配置を有するようにパターン形成することもできる。
【００７３】
第１及び第２薄膜層は、第２導電層をカプセル封入することができ、第１及び第２薄膜層の伸縮特性によって、第１導電層に対してこれを移動させることができる。第２薄膜層がパターン形成された後、犠牲層はエッチング除去され、第１及び第２導電層の間に空胴を形成する（段階５３５）。第１及び第２薄膜層の下に形成された空胴は、この基板に関して移動させるために第１及び第２薄膜層が共振するための空間を与える。この段階の最後の部分において、第２薄膜層は、この第２薄膜層上のシール層の付着によってシールされる（段階５３５）。
【００７４】
本発明の多様な実施形態もまた、ｃＭＵＴイメージシステムに対するｃＭＵＴのアレイを形成するために利用できる。当業者であれば、図６及び７に示したｃＭＵＴイメージアレイが例示にしか過ぎず、他のイメージアレイも本発明の実施形態に従って実現可能であるということが理解できるであろう。
【００７５】
図６に、基板上にリング状・環状に形成された、ｃＭＵＴイメージアレイデバイスを示す。図示したように、デバイス６００は、基板６０５、及び、ｃＭＵＴアレイ６１０、６１５を含む。基板６０５は、好ましくは、ディスク形状であり、デバイス６００は、前方視認用ｃＭＵＴイメージアレイとして利用される。デバイス６００では、２つのｃＭＵＴアレイ６１０、６１５を記載しているが、他の実施形態においては、１又は複数のｃＭＵＴアレイを有することができる。１つのｃＭＵＴアレイを使用する場合には、該アレイは基板６０５の外周近くに配置することができる。複数のｃＭＵＴアレイを使用する場合には、円形状のｃＭＵＴアレイが共通の中心を有するよう、同心状に形成することができる。いくつかの実施形態は、本発明のいくつかの実施形態に従って、異なる幾何学的配置を有するｃＭＵＴアレイを使用することもできる。
【００７６】
図７に、基板上に側方視認用アレイ状に形成された、ｃＭＵＴイメージアレイシステムを示す。図示したように、デバイス７００は、基板７０５、及び、ｃＭＵＴアレイ７１０、７１５を含む。基板７０５は、シリンダ形状であり、ｃＭＵＴアレイは、基板７０５の外側表面に結合されている。ｃＭＵＴアレイ７１０、７１５は、インターデジタル式に配置されたｃＭＵＴデバイスからなり、側方視認用ｃＭＵＴイメージアレイに使用される。デバイス７００のいくつかの実施形態は、シリンダ形状の基板７００の外側表面上に間隔を置いて配置された、１又は複数のｃＭＵＴイメージアレイ７１０、７１５を含む。
【００７７】
特に、例示的な実施形態に関して本発明の多様な実施形態について詳細に述べたが、当業者であれば、添付の特許請求の範囲において定義された発明の範囲内における変更及び修正を行なうことができることを理解するであろう。したがって、本発明の多様な実施形態の範囲は、上述した実施形態に限定されるべきものではなく、以下の特許請求の範囲、及び、全ての適用可能な均等物によってのみ定められるべきである。
【図面の簡単な説明】
【００７８】
【図１】本発明の好適な実施形態に基づいて基板上に製造されたｃＭＵＴの断面図。
【図２】本発明の他の実施形態に基づいて基板上に製造されたｃＭＵＴの断面図。
【図３】本発明の好適な実施形態に基づいて基板上にｃＭＵＴを生成するために利用される製造工程の説明図。
【図４Ａ】本発明の他の実施形態に基づいて基板上にｃＭＵＴを生成するために利用される他の製造工程の説明図。
【図４Ｂ】本発明の他の実施形態に基づいて基板上にｃＭＵＴを生成するために利用される他の製造工程の説明図。
【図５】本発明の好適な実施形態に基づいて基板上にｃＭＵＴデバイスを製造する方法を示すフローチャート。
【図６】本発明の好適な実施形態に基づいて基板上にリング環状に形成されたｃＭＵＴイメージアレイシステムの説明図。
【図７】本発明の好適な実施形態に基づいて基板上に側視状に形成されたｃＭＵＴイメージアレイシステムの説明図。
【符号の説明】
【００７９】
１００、２００  ｃＭＵＴデバイス
１０３、２０３  ｃＭＵＴ
１０５、２０５、３０５  基板
１１０、２１０、３１０  下部電極
１１５、２１５、３１５  分離層
１２０、２２０  薄膜層
１２５、２２５  空胴
１３０、２３０  上部電極
２３５  光検出回路
１３５  集積電子回路
１４０、２４０  イメージプロセッサ
２０５  透過基板
３２５  第１薄膜層
３３０  第２導電層
３３５  第２薄膜層
３４０、３４５  開口部
３４２、３４７  シール材
３５０  空胴
４０５  第１金属層
４１０  第２金属層
４１５  第３金属層
４２０  第１薄膜層
４２５  第４金属層
４３０  第５金属層
４４０  開口部（空孔部）
４４７  空胴
【図１】
2007528153.tif 000003
【図２】
2007528153.tif 000004
【図３】
2007528153.tif 000005
【図４Ａ】
2007528153.tif 000006
【図４Ｂ】
2007528153.tif 000007
【図５】
2007528153.tif 000008
【図６】
2007528153.tif 000009
【図７】
2007528153.tif 000010
【国際調査報告】
2007528153.tif 000011