(57)【要約】  ショットキーのような動作を有するモノリシック集積パンチスルー・ダイオード。これは、ショットキー金属領域（１６）が第１のｐドープ・ウェル（９）の表面の少なくとも一部に堆積されるときに実現される。ショットキー金属領域（１６）およびｐドープ・ウェル（９）は、ショットキー・ダイオードの金属−半導体−遷移を形成する。順方向特性が０．５Ｖ未満の電圧降下を有するので、発明のＰＴダイオードの過電圧保護は改善される。
2007502024.tif 000002
【特許請求の範囲】
【請求項１】
シリコン・ダイスまたはチップに基づいてモノリシック集積回路として実現されたパンチスルー・ダイオードであって、ｎドープ・エピ層で覆われたｎ＋ドープ基板と、前記ｎドープ・エピ層に打ち込まれた、２つのウェルの間にある距離を有する第１のｐウェルおよび第２のｐウェルと、前記ｎドープ・エピ層を貫通し前記ｎ＋基板に入るｎウェルと、前記第１および前記第２のｐドープ・ウェルの両方を接続する第１のｐ＋ドープ・ウェルと、前記第１および前記第２のｎドープ・ウェルの間の前記ｎエピ層上の、酸化物層の縁部と部分的に重なるポリシリコン領域とを備え、
ショットキー金属領域が前記第１のｐドープ・ウェルの表面の少なくとも一部に堆積され、したがって金属−半導体−遷移を形成すること、および第２のｐ＋ドープ・ウェルが前記第１のｐドープ・ウェルに打ち込まれることを特徴とするパンチスルー・ダイオード。
【請求項２】
シリコン・ダイスまたはチップに基づいてモノリシック集積回路として実現されたパンチスルー・ダイオードであって、ｐドープ・エピ層で覆われたｐ＋ドープ基板と、前記ｐドープ・エピ層に打ち込まれた、２つのウェルの間にある距離を有する第１のｎウェルおよび第２のｎウェルと、前記ｐドープ・エピ層を貫通し前記ｐ＋基板に入るｐウェルと、前記第１および前記第２のｎドープ・ウェルの両方を接続する第１のｎ＋ドープ・ウェルと、前記第１および前記第２のｐドープ・ウェルの間の前記ｐエピ層上の、酸化物層の縁部と部分的に重なるポリシリコン領域とを備え、
ショットキー金属領域が前記第１のｎドープ・ウェルの表面の少なくとも一部に堆積され、したがって金属−半導体−遷移を形成すること、および第２のｎ＋ドープ・ウェルが前記第１のｎドープ・ウェルに打ち込まれることを特徴とするパンチスルー・ダイオード。
【請求項３】
前記モノリシック集積回路が、ウェハーに組み立てられることを特徴とする、前述の請求項の何れかに記載のパンチスルー・ダイオード。
【請求項４】
前記ショットキー金属が、周囲酸化物層の縁部と部分的に重なることを特徴とする、前述の請求項の何れかに記載のパンチスルー・ダイオード。
【請求項５】
前記ショットキー金属領域が、アルミニウム（Ａｌ）、チタン（Ｔｉ）、鉄（Ｆｅ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）を含むグループからの１つの材料で作られることを特徴とする、前述の請求項の何れかに記載のパンチスルー・ダイオード。
【請求項６】
前記パンチスルー・ダイオードが、前記パンチスルー・ダイオードの第１の端子点の接触を可能にするアルミニウムの層を、前記ｎ＋基板またはｐ＋基板の表面に備えることを特徴とする、前述の請求項の何れかに記載のパンチスルー・ダイオード。
【請求項７】
前記パンチスルー・ダイオードが、第２の端子点への接触を可能にする金属化層を、前記ショットキー金属領域および前記ポリシリコン領域の上に備えることを特徴とする、前述の請求項の何れかに記載のパンチスルー・ダイオード。
【請求項８】
厚膜回路として実現されることを特徴とする、前述の請求項の一に記載のパンチスルー・ダイオード。
【請求項９】
前述の請求項の何れかに記載のパンチスルー・ダイオードを備える、電子機器。
【請求項１０】
集積回路中で過電圧保護のために請求項１から８の何れかに記載のパンチスルー・ダイオードを使用すること。
【請求項１１】
ｎ＋基板を供給するステップと、ｎエピ層を生成するステップと、第１のｐドープ・ウェルを前記ｎエピ層に形成するステップと、第２のｐドープ・ウェルを前記ｎエピ層に形成するステップと、前記エピ層を貫通し前記ｎ＋基板に入るｎドープ・ウェルを形成するステップと、前記第１と前記第２のｐドープ・ウェルの間の前記エピ層にｐ＋ドープ・ウェルを形成するステップと、前記第１と前記第２のｐドープ・ウェルの間にそれらのウェルの相対する縁端部と部分的に重なるポリシリコン層を形成するステップと、前記第１と前記第２のｐドープ・ウェルの間の前記エピ層の表面の下にｎドープ・ウェルを形成するステップと、前記第１のｐドープ・ウェルの上にショットキー金属領域を形成するステップとを備えるパンチスルー・ダイオードを処理する方法。
【請求項１２】
ｐ＋基板を供給するステップと、ｐエピ層を生成するステップと、第１および第２のｎドープ・ウェルを前記ｐエピ層に形成するステップと、前記エピ層を貫通し前記ｐ＋基板に入るｐドープ・ウェルを形成するステップと、前記第１と前記第２のｎドープ・ウェルの間の前記エピ層にｎ＋ドープ・ウェルを形成するステップと、前記第１と前記第２のｎドープ・ウェルの間にそれらのウェルの相対する縁端部と部分的に重なるポリシリコン層を形成するステップと、前記第１と前記第２のｎドープ・ウェルの間の前記エピ層の表面の下にｐドープ・ウェルを形成するステップと、前記第１のｎドープ・ウェルの上にショットキー金属領域を形成するステップとを備えるパンチスルー・ダイオードを処理する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電圧保護のために主に使用される素子であるパンチスルー（ＰＴ）・ダイオードに関する。パンチスルー・ダイオードは、２つの接合の空間電荷領域が逆バイアス条件のもとで一体化すること（突き抜け）ができる２個のｐ−ｎダイオードの背面結合（逆直列）接続であり、その結果、破壊電圧（パンチスルー電圧）を超える電圧での電流の流れが可能になる。
【０００２】
本発明は、特に、パンチスルー・ダイオードの順方向に対して並列なショットキー・ダイオードのモノリシック集積化に関する。
【背景技術】
【０００３】
過電圧保護のために電子回路で使用されるパンチスルー・ダイオードは、低い逆電圧でツェナ・ダイオードに比べて利点を有する。
【０００４】
２個の背面結合ダイオードだけで実現されたパンチスルー・ダイオードは、０．７Ｖの範囲の電圧降下を有する従来のｐ−ｎダイオードの通常の順方向動作を示さない。代わりに、このパンチスルー・ダイオードは、高い順方向電圧降下、すなわち１０Ｖより上の範囲の対応するダイオードの破壊電圧を有する。
【０００５】
パンチスルー・ダイオードが順方向バイアスされているとき対応するダイオードの破壊電圧が低いほど、過電圧損傷に対する電子装置保護は高くなる。
【０００６】
したがって、逆バイアスされたとき阻止するそのダイオードを短絡させて、改善された過電圧保護を実現するパンチスルー・ダイオードが知られている。
【０００７】
図１は、技術水準によるパンチスルー・ダイオードの等価回路１を示す。２個のｐ−ｎダイオードは、背面結合（逆直列）に接続され、共通の結合点Ｂを共有している。第１のダイオード２は、別々にドープされた２つの領域を有し、アノードが結合点Ｂの方に向きを合わせられた状態で第１の結合点Ｂと第２の結合点Ａとの間に配列されている。第１のダイオード２は、例えば、第１の結合点Ｂと第２の結合点Ａの間に配列された抵抗器３によって短絡される。また、第２のダイオード４は別々にドープされた２つの領域を有し、アノードが結合点Ｂの方に向きを合わせられた状態で第１の結合点Ｂと第３の結合点Ｃの間に配列されている。このことは、２個のダイオード２，４の２つの同様にドープされた領域が互いに向き合うような方法で、両方のダイオード２，４が配列されていることを意味する。パンチスルー・ダイオードの等価回路１は、２つの接続点Ｄ，Ｅを有する。順方向電圧か逆方向電圧かどちらが接続点Ｄ，Ｅに加えられているかに依存して、２個のｐ−ｎダイオード２，４の特性が全回路１の動作を決定する。逆方向電圧の下では、すなわち電圧ＥＤの下では、第２のダイオード４は逆方向バイアスされる。第２のダイオード４の別々にドープされた２つの領域の特性が、パンチスルー電圧を決定する。２つの接合の空間電荷領域は逆方向バイアス条件の下で一体化することができ、その結果、破壊電圧（パンチスルー電圧）を超える電圧での電流の流れが可能になる。順方向電圧すなわち電圧ＤＥの下では、第１のダイオード２が抵抗器３で短絡されているので、ＰＴダイオードは、０．７Ｖの範囲の電圧降下を有する従来のｐ−ｎダイオードの通常順方向動作を示す。
【０００８】
小さな寸法を有するモノリシック集積回路として、電子回路を実現することが普通である。
【０００９】
日本の公開された開示58-161378は、比較的低い電圧から比較的高い電圧までの広い範囲でパンチスルー電圧が設定される電圧ダイオードに関している。開示された方法によれば、半導体基板、この基板の主表面に形成された逆伝導型のエピタキシャル層、および層間にショットキー接合を形成する金属電極層が備えられている。その方法は、結果として、ＰＮ接合を形成する半導体基板とエピタキシャル層、および上述のＰＮ接合の整流特性と逆の整流特性を有するショットキー接合を形成する金属電極層を生じる。この手順によって、パンチスルー型の固定電圧ダイオードが提供され、ここでも低いパンチスルー電圧を確立することができ、確立された電圧の変動が改善されている。その開示は、ダイオードの速度応答についても「低い電圧」の値についても手掛かりを与えていない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明の１つの目的は、モノリシック集積回路として実現された電子回路で使用されたとき、過電圧に対する改善された保護を有するパンチスルー・ダイオードを提供することである。
【００１１】
本発明の他の目的は、そのようなパンチスルー・ダイオードを製造する方法を提供することである。
【課題を解決するための手段】
【００１２】
パンチスルー・ダイオードに関しては、請求項１および請求項２に定義されるようなパンチスルー・ダイオードによって、目的は達成される。それの構造は、順方向電圧の下での電圧降下を減少させる。好ましい実施形態は、従属請求項３ないし８の内容である。方法に関しては、請求項１１および請求項１２に規定されるような方法によって達成される。
【００１３】
本発明によれば、パンチスルー・ダイオードは、請求項１に定義されたｎｐｎ構造か請求項２に定義されたｐｎｐ構造かのどちらかで、ショットキー状の挙動を得る。このことは、ＰＴダイオードが順方向バイアスされたとき、ショットキー・ダイオードも伝導性になることを意味する。ショットキー・ダイオードは、ｐ−ｎダイオードのように電圧降下のより低い閾値を有するので、本発明のパンチスルー・ダイオードは、全体として、技術水準のものよりも速く反応する。ショットキー・ダイオードのさらなる利点は、パンチスルー・ダイオードに良い方法で影響を及ぼす。すなわち、パンチスルー・ダイオードは高速に切り換わり、かつ高い電流負荷に耐える。
【００１４】
モノリシック回路として実現された本発明のパンチスルー・ダイオードは、シリコン・ダイスまたはチップに基づいている。好ましい実施形態では、そのパンチスルー・ダイオードは、ウェハーに作られたモノリシック集積回路である。シリコン・ダイスまたはチップに関して、酸化、打ち込みおよびアニールのステップを行うことは、知られているプロセスである。最初に、エピ層が生成される。次に、酸化およびマスク・ステップの後で、打ち込みのステップ中に、所望の方法で適切なイオンを打ち込むことで、基板はドープされる。アニールのステップ中に、打ち込まれた原子は、拡散され、そしてドープされたウェルを形成する領域を作る。
【００１５】
本発明によれば、シリコン・ダイスまたはチップの第１のｐドープまたはｎドープ・ウェルは、ショットキー・ダイオードの半導体部分に対応する。このことは、ショットキー・ダイオードの半導体部分を追加するために、処理中に追加のステップが必要でないことを意味する。
【００１６】
一実施形態によれば、ショットキー金属領域は、周囲酸化物層の縁部と部分的に重なる。したがって、酸化物層の穴は確実に覆われる。
【００１７】
ショットキー・ダイオードの金属部分は、シリコン・ダイスまたはチップの第１のｐドープ・ウェルまたは第１のｎドープ・ウェルに配列されたショットキー金属領域によって実現され、その結果、ショットキー金属領域と第１のｐドープ・ウェルまたは第１のｎドープ・ウェルとは、それぞれ接触した状態になる。さらに好ましい実施形態では、ショットキー・ダイオードの金属領域は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、鉄（Ｆｅ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）を含むグループの一つの材料で作られる。
【００１８】
パンチスルー・ダイオードの第１の端子点の接触を可能にするために、アルミニウムの層を、ｎ＋基板またはｐ＋基板の表面にそれぞれ追加することができる。ショットキー金属領域およびポリシリコン領域の上の金属化層は、第２の端子点への接触を可能にする。このように、パンチスルー・ダイオードが形成される。
【００１９】
他の実施形態によれば、本発明のパンチスルー・ダイオードは、厚膜回路として実現される。この実施形態の利点は、パンチスルー・ダイオードは、小さな寸法および重さを有しかつローディングに耐えることができる表面実装デバイス（ＳＭＤ）として処理することができることである。
【００２０】
この解決策は、本発明のパンチスルーを備える電子機器を過電圧損傷から保護することを可能にする。というのは、本発明のパンチスルー・ダイオードは、高速でしかもゼロＶに近い低い電圧で反応するからである。技術水準のＰＴダイオードは、単一のｐ−ｎ遷移で決定されるどちらかというと高い順方向特性を有する。この単一ｐ−ｎ遷移は、金属−半導体−遷移によってバイパスされ、そしてそれは低い順方向電圧降下をもたらす。
【００２１】
本発明のパンチスルー・ダイオードは、高速に反応しそれで損傷電流の増加を起こさないようにするので、集積回路において過電圧保護として使用することができる。
【００２２】
好ましい実施形態は、ショットキー・ダイオードを追加するためのほんの少しの追加のステップで処理されるモノリシック集積回路として実現される。
【００２３】
方法に関しては、そして、そこで言及されるウェルを形成するステップは、例えば、打ち込み、拡散、アニールのような知られた処理対策を実施することによって実現される。
【００２４】
いま、本発明は、添付図面を参照して詳細に説明される。詳細な説明は、本発明の好ましい実施形態と考えられるものを図示しかつ説明する。形または細部の様々な修正および変化が本発明の精神から逸脱することなしに容易になされ得ることは、当然、理解されるべきである。したがって、本発明は、ここに示されまた説明されたその正確な形および細部に制限されず、またここで開示されかつ後で請求されるような本発明の全体よりも小さいものにも制限されないことを意図している。さらに、本発明を開示する説明、図面および請求項に記述される特徴は、単独または組合せで本発明に不可欠であると考えることができる。
【発明を実施するための最良の形態】
【００２５】
図２は、本発明によるＰＴダイオードの等価回路５を模式的に示す。抵抗器３だけでなく第１および第２のダイオード２，４も図１の配列のものと似ている。モノリシック集積回路では、ショットキー・ダイオード６は、結合点ＢとＣの間に第２のダイオード４と並列に配列されている。ショットキー・ダイオード６は、第２のダイオード４と同じ方法で向きを合わされる。ショットキー・ダイオード６は多少低い閾値電圧、すなわち第２のダイオード４よりも低い閾値電圧を有するので、ショットキー・ダイオード６は、結合点Ａと結合点Ｂとの間の短絡と共に、本発明のＰＴダイオードの順方向特性を決定する。
【００２６】
図３は、それの部分図で、ｎｐｎ構造を有する発明のＰＴダイオードを組み立てるプロセス流れの例を示す。
【００２７】
ステップ（３ａ）で、シリコン・ダイスのようなｎ＋ドープ基板７が供給され、ｎドープ・エピ層８で覆われる。エピ層８はシリコンの堆積で生成され、このエピ層は、前記エピ層７上に酸化物層１７がビルドアップされる。第１のマスク・ステップおよび続く窓エッチングが行われる。そして、第２のｐウェル１０および第１のｐウェル９が、酸化物層１７の穴の下のｎエピ層８に打ち込まれる。ｎ＋ドープ基板７は、後のパンチスルー・ダイオードの領域「ａ」の一部であるが、一方で、２つのｐドープ・ウェル９，１０は後の領域「ｂ」を形成するような方法で処理される。
【００２８】
ステップ（３ｂ）で、アニールおよび酸化が行われる。第２のマスクが利用され、そして他の窓がエッチングされて、ｎドープ・エピ層８を貫通しｎ＋基板７に入るｎウェル１１の打ち込みを可能にする。拡散および酸化が行われる。このｎウェル１１は、領域「ａ」への差込み端子を形成する。
【００２９】
ステップ（３ｃ）で、第３のマスク・ステップおよびさらに他の窓エッチングが行われる。ｐ＋ドープ・ウェル１２が、領域「ｂ」へのオーム接触のために第１のｐドープ・ウェル９に打ち込まれる。拡散および酸化が行われる。第４のマスク・ステップで、第１および第２のｐドープ・ウェル９，１０の間ならびに第１および第２のｐドープ・ウェル９，１０の相対する縁端部の一部の上の領域の酸化物層１７に、窓がエッチングされる。深いｐ打ち込みおよび続くアニールが行われて、領域「ｂ」の一部である第１と第２のｐドープ・ウェル９，１０の両方を接続するｐ＋ドープ・ウェル１３が形成される。
【００３０】
ステップ（３ｄ）で、さらに他の酸化物層が堆積され、第５のマスク・ステップおよびさらなる窓エッチングが行われる。ポリシリコン領域１４が、第１および第２のｎドープ・ウェル９，１０の間のｎエピ層８の上に堆積され、かつ酸化物層の縁部と部分的に重なる。ポリシリコンは、適切な材料を打ち込むことによってｎドープされる。次の拡散ステップは、ポリシリコン領域１４の直ぐ下のエピ層８にｎドープ領域１５を作る。この手順は、結果として、必要な程度に平らに拡散された層を生じる。残りの酸化物層１７は、絶縁体である。第６のマスク・ステップおよび続くポリシリコン・エッチングが行われる。その後、ポリシリコンからｎエピ層８へのｎ拡散が行われる。
【００３１】
ステップ（３ｅ）で、第７のマスク・ステップおよび続く窓エッチングの後で、ショットキー金属１６が、第１のｐドープ・ウェル９の一部の上に堆積され、かつ酸化物層と部分的に重なる。適切な方法でショットキー金属を形成するために、第８のマスク・ステップおよび続くショットキー金属１６のエッチングが行われる。前記のショットキー金属１６およびシリコン・ダイスのｐドープ・ウェル９によって、ショットキー・ダイオードの金属−半導体−接触が実現される。
【００３２】
ステップ（３ｆ）で、接触金属の堆積に備えてデバイスを用意するために、第９のマスク・ステップおよび続く窓エッチングが行われる。第１０のマスク・ステップおよび続く金属エッチングが行われる。図を完成するだけのために、その後、第１１のマスク・ステップおよび続く窓エッチングが行われるだけでなく、ガラスが堆積されることに言及しておく。
【００３３】
金属−半導体−遷移だけでなく、第１および第２のダイオード２，４の別々にドープされた２つの領域が、図３のステップ（３ｆ）で示されるデバイスに図示されている。図２の第１のダイオードのｎドープ領域は、領域「ａ」として印を付けられ、図２の第２のダイオードのｎドープ領域は領域「ｃ」として印を付けられ、さらにそれら両方のｐドープ領域は領域「ｂ」として印を付けられている。
【００３４】
接続点ＤおよびＥを形成する領域は、示されていない。これらの接続点は、パンチスルー・ダイオードの上に、アルミニウム層を底に金属層を図示のように追加することによって、処理されるかもしれない。
【００３５】
ＰＴダイオードは、また、逆に、すなわちｐｎｐ構造で作ることもできる。
【００３６】
図３に模式的に示されるプロセスの流れは、同じ結晶またはウェハーに適切な方法でショットキー金属を追加することによって、過電圧に対する保護を改善するパンチスルー・ダイオードをモノリシック集積回路として製造できることを示す。
【００３７】
本発明は、ショットキーのような動作を有するモノリシック集積パンチスルー・ダイオードで要約することができる。このモノリシック集積パンチスルー・ダイオードは、ショットキー金属領域（１６）が第１のｐドープ・ウェル（９）の表面の少なくとも一部に堆積されるときに実現される。ショットキー金属領域（１６）およびｐドープ・ウェル（９）は、ショットキー・ダイオードの金属−半導体−遷移を形成する。順方向特性が０．５Ｖ未満の電圧降下を有するので、本発明のＰＴダイオードの過電圧保護は改善される。
【図面の簡単な説明】
【００３８】
【図１】技術水準によるパンチスルー・ダイオードの等価回路を示す図である。
【図２】本発明によるパンチスルー・ダイオードの等価回路を模式的に示す図である。
【図３】本発明によるｎｐｎ構造を有するパンチスルー・ダイオードを組み立てるためのプロセス流れを、部分図ａからｆに模式的に示す。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
2007502024.tif 000007
【図３ｄ】
2007502024.tif 000008
【図３ｅ】
2007502024.tif 000009
【図３ｆ】
2007502024.tif 000010
【国際調査報告】
2007502024.tif 000011
2007502024.tif 000012