(57)【要約】  縦構造を持つ強誘電体キャパシタが、絶縁層（３１）上に強誘電体層（３３）が堆積されるプロセスによって形成される。第１のエッチング工程では、上記強誘電体材料がエッチングされて、その内部に開口部（３５）が形成される。このとき、上記絶縁層は実質的にそのままにしておく。次に、上記強誘電体層内に形成された上記開口部内に、導電性の層（３９）が堆積されて、上記開口部の側面に電極が形成される。さらにエッチングが行われて、上記Ａｌ２Ｏ３層（３１）内にギャップが形成されて、その下にある導電性素子（３）と接触させる。従って、第２のエッチング工程が行われる時点までには、既に電極が上記強誘電体材料の側面を覆っていて、その間に絶縁フェンスは形成されない。
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【特許請求の範囲】
【請求項１】
強誘電体キャパシタを形成する方法であって、
絶縁層上に強誘電体材料を堆積する工程と、
上記強誘電体材料をエッチングする第１のエッチング工程を行って、当該強誘電体材料の内部に開口部を形成する工程と、
上記強誘電体層内に形成された上記開口部内に電極層を堆積する工程と、
上記電極層を堆積した後に、上記開口部の底部にある上記絶縁層をエッチングする第２のエッチング工程を行って、当該絶縁層の内部にギャップを形成する工程と、
上記ギャップ内に導電性材料を挿入する工程と、を含んでいる方法。
【請求項２】
上記第１のエッチング工程では、強誘電体材料の膜を上記開口部の上記底部に残留させて、上記第２のエッチング工程において、上記強誘電体材料の膜を除去する、請求項１に記載の方法。
【請求項３】
残った上記強誘電体材料の最上部を、平坦なレベルまで平坦化する工程と、残った上記強誘電体材料の上記最上部の上に絶縁層を堆積する工程とを含んでいる、請求項１に記載の方法。
【請求項４】
上記導電性材料が、少なくとも上記平坦なレベルまで上記開口部を実質的に充填する、請求項１に記載の方法。
【請求項５】
請求項１に記載の方法によって製造された強誘電体キャパシタ。
【請求項６】
請求項１に記載の方法によって製造された強誘電体キャパシタを含んだＦｅＲＡＭデバイス。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の分野〕
本発明は、ＦｅＲＡＭデバイスに用いられる種類の強誘電体キャパシタの形成方法、およびＦｅＲＡＭデバイスそのものの形成方法に関する。本発明はさらに、上記方法によって形成された強誘電体キャパシタを含んだＦｅＲＡＭデバイスに関する。
【０００２】
〔発明の背景〕
従来のＦｅＲＡＭデバイスの多くは、横型強誘電体キャパシタ構造を有している。この構造内には、強誘電体層を挟む上部電極および下部電極を含んだ積層が形成されている。一方の「縦型キャパシタ」構造は、米国特許明細書６、３００、６５２において提案されている。上記明細書の開示は、本明細書に参照として援用される。縦型キャパシタは強誘電体素子を含んでおり、この強誘電体素子は、いずれかの側において電極に挟まれていて、かつ、ＦｅＲＡＭデバイスにおいて実質的に全て同じ高さにある。
【０００３】
縦型キャパシタ構造を形成するための従来技術におけるプロセス工程については、図１〜図５に示されている。上記縦型キャパシタは、一般的には基板上に形成されていて、例えば図１に示されているような形態であってよい。図１では、様々な電子部品１が導電性のプラグ３に接続されている。導電性のプラグ３は、マトリックス５（例えばＴＥＯＳ（オルトケイ酸テトラエチル））を通って上方に延びている。プラグ３の上端は、ＴｉＮ／Ｉｒバリア素子７にて終端処理されており、ＴｉＮ／Ｉｒバリア素子７の最上表面は、マトリックス５の表面と同一面になっている。
【０００４】
図２に示すように、マトリックス５の表面には、Ａｌ２Ｏ３の絶縁層９が形成される。そして、上記Ａｌ２Ｏ３の絶縁層上に、例えばＰＺＴ（ＰｂＺｒＴｉＯ３）などの強誘電体材料１１の層が形成される。
【０００５】
図３に示すように、ＰＺＴ層１１の選択区域にハードマスク素子１３が堆積される。ハードマスク素子１３によって保護されていない部分の上記ＰＺＴおよびＡｌ２Ｏ３が全て一様にエッチングされて、開口部１７を形成する。このプロセスの間に、残ったＰＺＴの側面にＡｌ２Ｏ３フェンス１５が形成される場合が多い。
【０００６】
次に、図４に示すように、上記キャパシタ構造全体の上にＩｒＯ２を堆積することによって、開口部１７に、例えばＩｒＯ２などの導電性材料１９が充填される。そして、化学的機械的平坦化研磨（ＣＭＰ）が行われて、平坦な上部表面２１が形成される。この平坦な上部表面２１は、部分的にはＰＺＴ１１であり、部分的には導電性材料１９である。続いて、図５に示すように、表面２１上にＡｌ２Ｏ３層２３が形成される。ＩｒＯ２の素子１９は電極を構成し、一方、残ったＰＺＴ１１は誘電体を形成する。
【０００７】
上記縦型キャパシタ構造は、特に、残ったＰＺＴ１１のエッチングテーパー角度（すなわち、横方向と、残ったＰＺＴ１１の側面との角度）が高い場合は、セルサイズを小さくできる可能性が非常に高い。しかしながら、上記テーパー角度が９０°近くになると、Ａｌ２Ｏ３フェンス１５が形成される可能性が高い。これらのフェンス１５は、（例えばウェット洗浄プロセスによって）除去することが困難であり、さらに、絶縁フェンス１５が上記キャパシタの有効面積を減少させるため、ＱＳＷ（すなわち、上記強誘電体内に蓄積可能な最大電荷量）を大幅に減少させてしまう。
【０００８】
〔発明の概要〕
本発明は、上記問題を少なくとも部分的に改善することを目的とし、そして特に、特性が改善された強誘電体キャパシタおよびＦｅＲＡＭデバイスを形成するための、新規かつ有用な方法を提供することを目的とする。
【０００９】
一般的には、本発明は、強誘電体材料およびＡｌ２Ｏ３層のエッチングを２つの工程プロセスにおいて行うことを提案する。第１の工程では、強誘電体材料のみがエッチングされて、その内部に開口部が形成される。Ａｌ２Ｏ３層は、実質的にはそのままにしておく（この結果、フェンスが生成されない）。次に、強誘電体層内に形成された上記開口部内に電極層が堆積される。続いて、さらにエッチングが行われて、上記Ａｌ２Ｏ３層内に開口部が形成される。従って、２度目のエッチング工程が行われる時点までには、既に電極が上記強誘電体材料の側面を覆っていて、その間に絶縁フェンスも形成されていない。
【００１０】
具体的には、本発明の第１の形態では、強誘電体キャパシタの形成方法が提示されている。この方法は、以下の工程、すなわち、
絶縁層上に強誘電体材料を堆積する工程と、
上記強誘電体材料をエッチングする第１のエッチング工程を行って、その内部に開口部を形成する工程と、
上記強誘電体層内に形成された上記開口部内に電極層を堆積する工程と、
上記電極層を堆積した後に、上記開口部の底部にある上記絶縁層をエッチングする第２の工程を行って、その内部にギャップを形成する工程と、
上記ギャップ内に導電性材料を挿入する工程とを含んでいる。
【００１１】
本発明はさらに、上記方法によって製造された強誘電体キャパシタデバイス、およびこの強誘電体キャパシタを備えたＦｅＲＡＭデバイスを提供する。
【００１２】
〔図面の簡単な説明〕
次に、本発明の好ましい特徴について、以下の図面を参照して、説明するが、これはほんの例を示すにすぎない。図面は以下の通りである：
図１〜図５は、縦型キャパシタを形成するための従来の方法の工程を示す図である。
【００１３】
図６〜図９は、本発明の一実施形態である方法の工程を示す図である。
【００１４】
〔実施形態の詳細な説明〕
本発明の一実施形態である方法について、図６〜図９を参照して、説明する。これらの図では、上記縦型キャパシタ構造が、図１に示すように基板上に形成される。図６〜図９に示す素子と正確に一致する図１〜図５の素子は、同じ符号を用いて表されている。
【００１５】
上記方法の第１の工程は、従来の方法と同様に、例えばＡｌ２Ｏ３などの絶縁材料の層３１が上記基板上に形成され、そして、強誘電体材料（一般的にはＰＺＴ）の厚い層３３がＡｌ２Ｏ３層３１上に形成されるための工程である。ハードマスク素子３４は、ＰＺＴ層３３上に形成され、バリア素子７上にあるＰＺＴの区域（例えば円形、正方形、または長方形の区域）を露出するような構成になっている。次に、ハードマスク素子３４を用いてエッチングが行われて、図６に示すように、ＰＺＴ内に複数の開口部３５が形成される。しかしながら、図３とは対照的に、開口部３５は、ＰＺＴ層３３全体を通して延びていない。一般的に、開口部３５の底部にＰＺＴの薄い層３７が残留して、特にＡｌ２Ｏ３層３１が阻害されることはない。
【００１６】
次に、図７に示すように、上記開口部の側面部分４１も特に含んだ、図６に示す構造上に、例えばＩｒＯ２などの導電性材料の層３９が形成される。上記部分４１は、以下に説明するように、完成した強誘電体デバイスにおいて電極素子を構成することになる。層３９の可能な厚さの範囲は、１５ｎｍ〜２０ｎｍである。
【００１７】
図８に示すように、さらなるエッチングが行われる。このさらなるエッチングによって、導電性材料の層３９が全ての部分において薄くなり、そして特に、開口部３５の底部にある部分の層３９が完全に除去される。さらに、開口部３５の底部にあるＰＺＴの薄い層３７が除去される。そして開口部３５は、Ａｌ２Ｏ３層３１を通って延びて、その内部にギャップが形成される。このギャップが形成される位置において、バリア素子７の最上部が露出される。上記プロセス中に、上記開口部の側面にある部分の層３９において、Ａｌ２Ｏ３フェンスが形成される可能性がある。しかしながら、ＰＺＴ層３３の残った部分の側面全体が電極素子４１に接触しているため、上記ＱＳＷに影響を与えることはない。
【００１８】
続いて、開口部３５は、例えばＩｒＯ２などのさらなる導電性材料４３によって充填される。そして、従来の方法と同様にＣＭＰ研磨が行われて、平坦な上部表面４５が形成される。この平坦な上部表面４５は、部分的にはＰＺＴ３３であり、部分的には導電性材料４３である。次に、表面４５上にＡｌ２Ｏ３層４７が形成され、図９に示すような完成した構造が形成される。導電性材料４３は、バリア素子７、および層３９の残りである電極素子４１と電気的接触を形成しているため、上記基板の所望の電気部品に電極素子４１を電気的に接続する。
【００１９】
本発明の１つの実施形態についてのみ説明したが、当業者には明らかなように、本発明の範囲内において、上記方法に多くの様々な変化を加えることができる。
【図面の簡単な説明】
【００２０】
【図１】縦型キャパシタを形成するための従来の方法の工程を示す図である。
【図２】縦型キャパシタを形成するための従来の方法の工程を示す図である。
【図３】縦型キャパシタを形成するための従来の方法の工程を示す図である。
【図４】縦型キャパシタを形成するための従来の方法の工程を示す図である。
【図５】縦型キャパシタを形成するための従来の方法の工程を示す図である。
【図６】本発明の一実施形態である方法の工程を示す図である。
【図７】本発明の一実施形態である方法の工程を示す図である。
【図８】本発明の一実施形態である方法の工程を示す図である。
【図９】本発明の一実施形態である方法の工程を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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