(57)【要約】  本発明は特にデジタル写真撮影向けのマトリックス・イメージ・センサーに関する。  本発明は全画素に共通の露光制御を可能とする各画素に関する制御回路を提供する。該回路は五つのトランジスタ（Ｔ１〜Ｔ５）と、一つのフォトダイオード（ＰＤ１）及び、供給導体（Ｖｄｄ）と接地とは別に以下の―  マトリックスの全画素に共通の露光制御導体（ＴＲＡ）と、―  いずれか一つの行の全画素に共通の行選択導体（ＳＥＬ）と、―  いずれか一つの行の全画素に共通のリセット導体（ＲＥＳＥＴ）と、―  マトリックスの画素内における感光発電された電荷の行ごとの読み取り中に、画素における信号読み取りを収集するための列導体（ＣＯＬ）の四つの制御導体を備える。【選択図】      図１
2007502082.tif 000002
【特許請求の範囲】
【請求項１】
イメージ・センサーであって、マトリックスの各行と各列とが交差する領域において
―  露光時間にわたり光電性の電荷を保存可能なｎ型の導電性の光電性領域（Ｎ１）と、
―  光電性の領域から電荷を受けて一時的に保存可能なｎ型の保存領域（Ｎ２）と、
―  光電性の領域（Ｎ１）から保存領域（Ｎ２）への電荷の移動を許すための第一の電荷移動ゲート（Ｇ１）と、
―  光電性の領域（Ｎ１）から全部のマトリックスに共通の供給導体（Ｖｄｄ）への電荷の移動を許すための第二の電荷移動ゲート（Ｇ２）と、
―  保存領域（Ｎ２）と供給導体（Ｖｄｄ）との間の電荷の移動を許すための第三の電荷移動ゲート（Ｇ３）と、
―  供給導体に接続されたドレーンと、第一のＭＯＳトランジスタ用のソースの電位が該トランジスタの通電時に、保存領域の電位の変化に追従するような方法で保存領域（Ｎ２）に接続されている、第四の電荷移動ゲート（Ｇ４）によって形成されたゲートとを有する、第一のフォロワーＭＯＳトランジスタ（Ｔ４）と、
―  第二のトランジスタのドレーンが第一のトランジスタのソースに接続され、第二のトランジスタのソースがいずれか一つの列の全画素に共通の列導体（ＣＯＬ）に接続され、該第二のトランジスタが第五の電荷移動ゲート（Ｇ５）によって形成されたゲートを有する、第一のＭＯＳトランジスタ（Ｔ４）における通電を許すための第二のＭＯＳトランジスタ（Ｔ５）とを有する画素を伴う、光電性素子のマトリックスを備え、
該センサーが更に、いずれか一つの行の全画素の第二及び第五の電荷移動ゲートに接続された第一の行導体（ＳＥＬ）と、いずれか一つの行の全画素の第三の電荷移動ゲートに接続された第二の行導体（ＲＥＳＥＴ）と、マトリックスの全画素の第一の電荷移動ゲートに接続された第三の導体（ＴＲＡ）とを含むイメージ・センサー。
【請求項２】
第一の電荷移動ゲート（Ｇ１）の下方に形成されたチャンネル内で導電を開始するためのしきい電圧がゼロに近いことを特徴とする請求項１に記載のイメージ・センサー。
【請求項３】
第二の電荷移動ゲート（Ｇ２）の下方に形成されたチャンネル内で導電を開始するためのしきい電圧がゼロに近いことを特徴とする請求項１または２に記載のイメージ・センサー。
【請求項４】
第三の電荷移動ゲート（Ｇ３）の下方に形成されたチャンネル内で導電を開始するためのしきい電圧がゼロに近いことを特徴とする請求項１〜３のいずれか一項に記載のイメージ・センサー。
【請求項５】
トランジスタＴ４及びＴ５をスイッチオンするためのしきい電圧が、ゲートＧ１、Ｇ２、Ｇ３の下方のチャンネル内で導電を開始するためのしきい電圧よりも高いことを特徴とする請求項１〜４のいずれか一項に記載のイメージ・センサー。
【請求項６】
光電性の領域が画素の形成される半導体回路基板内に形づくられた、ｎドーピングされた領域であり、この領域が接地されたｐ型の領域の下方に位置していることを特徴とする請求項１〜５のいずれか一項に記載のイメージ・センサー。
【請求項７】
画素のマトリックスが五の目形に組織され、さまざまな画素の光電性領域の中心同士がそれに沿って互いに最も近い方向が、マトリックスの対角線であることを特徴とする請求項１〜６のいずれか一項に記載のイメージ・センサー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は特にデジタル写真用を目的とするマトリックス・イメージ・センサーに関する。
【背景技術】
【０００２】
或る従来技術はＣＣＤ（電荷結合素子）センサーを用いているが、本来の意味でのイメージ・センサーすなわち光電性素子のマトリックス、及び複雑な電子画像処理回路が同一のシリコン集積回路チップ上に作られることができるという利点を有する、ＣＭＯＳ技術もまた使用しうることが明らかである。このＣＭＯＳ技術はまたエネルギー消費が少ないという利点も有する。しかしながら、それは画像の取得とこの画像の読み取りとの間の分離が簡単ではないという欠点を有する。
【０００３】
通常は、露光により各素子に発生する電子電荷を読み取る動作に移る前に、ある露光時間にわたって、全ての画像素子（または画素）が同一であるだけでなく、全てが同時にスタートし同時に終了する、全部の画像を取得することが全体として望ましい。
【０００４】
これは各画素において、この画素に蓄積する電荷を保存する手段と、露光時間、すなわちマトリックスの全ての画素の電荷を取得する時間を制限する手段があり、そしてその後に画素毎に該画素内に保存された電荷をマトリックスの出力へと移す手段とがある場合にのみ可能である。これらの、光検出領域（フレーム伝送構成）に隣接するマトリックス内に位置するか、あるいは各画素（インターライン構成）内に位置する構成要素はＣＣＤ技術において利用可能であり、光検出領域と同じ数の保存領域を備えていた。しかしながら、ＣＭＯＳ技術においては、それぞれの画素内にいくつかのトランジスタを使用することが必要である。これらのトランジスタ、その接続、及び行と列の導体は、その機能が本来の意味での光電性領域を作るために利用できるスペースを減らすように作用することができる。その結果、与えられた画素サイズの感度は減少する。代わりに、与えられた感度においては、結果として画素サイズが大きくなるため、チップ及び関連する光学レンズは大きく、高価になり、あるいはチップのサイズが保たれる場合には画素の数が減少し従ってセンサーの解像度が減少する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、これらの様々なパラメータ（センサーのサイズ、解像度、感度）の間の優れた妥協を可能にし、一方で画素の集合により捉えられた画像が読み取られる前に露光時間制御及びセンサーの全画素の同時の露光を可能にする、ＣＭＯＳ技術におけるセンサーのための改善された画素構造を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の主題はそれぞれの行と列が交差する領域内に、画素が
―  露光時間の間、光電性電荷を保存できるｎ型導電性の光電性領域と、
―  光電性領域からの電荷を受け、一時的に保存できるｎ型の保存領域と、
―  電荷の光電性領域から保存領域への移動を許すための電極により制御される第一の電荷移動ゲートと、
―  電荷の光電性領域からマトリックス全体に共通の供給導体への移動を許すための第二の電荷移動ゲートと、
―  電荷の保存領域と供給導体との間の移動を許すための第三の電荷移動ゲートと、
―  供給導体に接続されたドレーンと、第四の電荷移動ゲートにより形成され、第一のＭＯＳトランジスタ用のソースの電位がこのトランジスタの通電時に、保存領域の電位の変化に追従するような方法で保存領域に接続されているゲートとを有する第一のフォロワーＭＯＳトランジスタと、
―  第二のトランジスタのドレーンが第一のソースに接続され、第二のトランジスタのソースがいずれか一つの列の全画素に共通の列導体に接続され、そして第二のトランジスタが第五の電荷移動ゲートにより形成されるゲートを有する、第一のＭＯＳトランジスタにおける通電を許す第二のＭＯＳトランジスタとを有する光電性素子のマトリックスを備え、
更にセンサーがいずれか一つの行の全画素の第二及び第五の電荷移動ゲートに接続された第一の行導体または行選択導体と、いずれか一つの行の全画素の第三の電荷移動ゲートに接続された第二の行導体またはリセット導体と、そしてマトリックスの全画素の第一の電荷移動ゲートに接続されている第三の導体、あるいは電荷移動または露光制御導体とを備えたイメージ・センサーである。
【０００７】
マトリックスの各画素の構造は、従って五つの電荷移動ゲート及び一つの光電性領域を含む構造であり、それにより各行と各列との間の交点における比較的複雑な回路を構成するが、本発明による構成は画素が周辺制御回路に、（給電及び接地とは別に）以下の四つの導体＝「二つの行導体（一つはそれぞれの新たな取得の選定用で、一つはリセット用）、取得画像読み取り用の一つの列導体、及び露光時間制御用の全画素に共通の導体」のみを介して接続されている。この数はＣＭＯＳ技術におけるイメージ・センサーの動作の複雑さを考慮すると特に少なく、製作に対する制約は最小になりうる。
【０００８】
最初に、第二及び第三の電荷移動ゲートは、ドーピングがこれらの領域への電荷の流れを許すしきい電圧が実際にはゼロであるような、半導体領域に張り出している電荷移動ゲートであることが好ましい。ゲートとソース領域との間の電圧が、ゲートと回路基板との間の距離に依存し、またｐ型の領域におけるドーピングに依存する所定のしきいＶＴを越えたとき、ｐ型の半導体領域の上方に位置する電荷移動ゲートが、ゲートのいずれか片側に位置する二つのｎ型の領域、すなわちソース領域とドレーン領域の間に電流が流れることを可能にすることを想起されたい。この距離及びドーピングを、張り出している半導体領域内でより大きい、または小さい範囲で変えることにより、このしきい値を任意に調整することができ、また特にそれをゼロに近い値まで下げることができる。一つの方法は特にこれらの三つのゲートの下の回路基板に、ｎ型導電性の不純物を局部的に添加することによりｐ領域におけるドーピングを部分的に補償することである。別の方法は、しきい電圧ゼロまたはゼロに非常に近いしきい電圧に相当する、回路基板の適切なドーピングを選択することである。
【０００９】
第一及び第二のＭＯＳトランジスタはゼロでないしきい電圧（例えば０．５Ｖ前後で、供給電圧Ｖｄｄが２．５Ｖ）を有する従来型のｎチャンネル・トランジスタであり、それらはセンサーが形成される半導体基板の表面上に適格なｐ型に形成されることが好ましい。その一方、第一、第二、及び第三の電荷移動ゲートは、所望のしきい電圧に従って局部的にドーピングされた半導体回路基板領域に直接張り出しているが、それらはウェルの中に形成された領域には張り出さない。
【００１０】
光電性の領域は接地されたｐ型の浅い領域の下方にある、ｎ型のドーピングされた領域によって形成されることが好ましい。
【００１１】
画素のマトリックスが五の目形に構成されること、すなわち、マトリックスの行が水平で列が垂直だと仮定すると、行制御レジスタはマトリックスの垂直縁上に位置し、列の端部の電荷収集回路はマトリックスの水平縁上に位置し、一方で光電性領域の中心同士がそれに沿って互いに最も近い方向はマトリックスの対角線であることが好ましい。光電性の領域に関係する画素用の制御電子回路を構成する電荷移動ゲート及びトランジスタは、光電性領域の一つの角に位置する制御領域に集められ（すなわち、中央でなく又全体の周辺に分散もしない）、そして制御領域の中心同士がそれに沿って互いに最も近い方向はマトリックスの対角線沿いであることが好ましい。
【００１２】
本発明のその他の特徴及び利点は以下に続く詳細な明細書を読み、また添付図面を参照することにより明らかになろう。
【発明を実施するための最良の形態】
【００１３】
マトリックス・イメージ・センサーは、可変のドーピングレベルのｐ型の領域またはｎ型の領域を形成するように、その中へｎ型またはｐ型の不純物が局部的に拡散されるｐ型導電性の半導体回路基板上に形成される。記号ｎ＋またはｐ＋は非常に高度にドーピングされたｎ型またはｐ型の領域を表わすために用いられ、従って非常に高い導電性がある。記号ｐ−は軽度にドーピングされたｐ型の回路基板領域を表わすために用いられる。センサーがその中に形成される回路基板の本体はｐ−型である。
【００１４】
図１及び２に示される画素は、この例ではｐ＋型の領域Ｐ１とｎ＋型の領域Ｎ１との間の接合により形成された光電性ダイオードである光電性の素子を含む。領域Ｐ１は回路基板の表面上に形成され、接地されること（供給電圧ゼロ）が好ましく、ｐ−型の回路基板もまたｐ＋型の拡散を介して接地される（図示せず）ことが好ましい。領域Ｎ１はここでは完全に領域Ｐ１の下方に位置している。光電性の領域は領域Ｎ１と呼ばれる。この領域はＰ１領域よりも高い電位に留まっているため、画素の照度に起因するマイナスの電荷が収集されるのはＮ１領域においてである。
【００１５】
図１に象徴的に示されているのは光電性の領域Ｎ１に隣接した制御素子用の二つのトランジスタＴ１及びＴ２で、これらはこの光電性領域に、またはこの光電性領域から電荷が移動することを可能にしている。これらのトランジスタのソースは自立的でなく領域Ｎ１自体から成るため、事実、図２に見られるようにこれらは自立したドレーン、ソース、及びゲートを持ち得るという意味でトランジスタではない。これらの制御素子Ｔ１及びＴ２は従って本質的に領域Ｎ１をドレーン領域から分離するチャンネルの上方の電荷移動ゲート（トランジスタＴ１用のゲートＧ１、トランジスタＴ２用のゲートＧ２）を含む電荷移動手段である。
【００１６】
第一の電荷移動ゲートＧ１は電荷を光電性の領域Ｎ１から、回路基板の表面上の保存領域と呼ばれるｎ＋ドーピングされたドレーン領域Ｎ２に移動することを可能にする。このゲートＧ１はこの移動が所定の露光時間の後に行なわれることを可能にする。
【００１７】
第二の電荷移動ゲートＧ２は電荷を光電性の領域Ｎ１から、全般の供給導体Ｖｄｄに接続されたｎ＋型ドレーン領域Ｎ０に移動することを可能にする。この移動は後で見られるように光電性領域の電位をリセットするために行なわれる。供給導体Ｖｄｄの固定電位は例えば２．５Ｖであってもよい。
【００１８】
第三の電荷移動ゲートＧ３は電荷を保存領域Ｎ２から、供給導体Ｖｄｄに接続されたｎ＋型ドレーン領域Ｎ３に移動することを可能にする。このゲートＧ３は保存領域Ｎ２の電位をリセットするために用いられる。二つのｎ＋型拡散の間の回路基板の上方に置かれているこのゲートは実際のＭＯＳトランジスタを構成する。
【００１９】
それぞれがソース、ドレーン、及びゲートを有する二つのトランジスタＴ４及びＴ５はｐ−回路基板の表面上に形成されたｐ型のウェルＷ内に構成され、回路基板よりも更に高度にドーピングされる。ウェルは残りの回路基板よりも更に高度にドーピングされているため、トランジスタＴ４及びＴ５のしきい電圧はｐ−回路基板内に直接形成されたトランジスタのしきい電圧よりも事前に高い。図２は右側にあるｐ型のウェルＷを示し、一方、図の左側のウェルＷ’は問題の画素の左側に隣接する画素に相当する。
【００２０】
トランジスタＴ４は金属またはポリシリコン導体を介して保存領域Ｎ２に接続されているゲートＧ４を有する。そのドレーンはウェルＷ内に位置するｎ＋型の領域Ｎ’３により形成され、供給導体Ｖｄｄに接続されている。領域Ｎ’３は領域Ｎ３（ウェルＷの外側にある）の延長によりウェルＷの中まで形成されてもよい。トランジスタＴ４のソースはウェルＷの中に位置するｎ＋型の領域Ｎ４により形成されている。
【００２１】
トランジスタＴ４は、少なくとも通電が許されているとき、そのソースがこのゲートの電位に追従する（トランジスタのゲート／ソースのしきい電圧である、ずれ量の範囲で）という意味でフォロワートランジスタであり、この通電が可能なのは画素の行における電荷読み取り段階の間のみであるということが見られるであろう。
【００２２】
画素の電荷を読み取るため、トランジスタＴ４に対して直列のトランジスタＴ５はトランジスタＴ４の導電を可能にするようにスイッチオンされる。トランジスタＴ５は同じ領域Ｎ４により形成されたそのドレーン、及びトランジスタＴ４のソースを有する。それはいずれか一つの行の全画素に共通な行選択導体ＳＥＬに接続された電荷移動ゲートＧ５を有し、またいずれか一つの列の全画素に共通な行導体ＣＯＬに接続されたｎ＋型の領域Ｎ５により形成されたそのソースを有する。
【００２３】
図３は上記から見られるように、回路基板の表面上のさまざまなｎ型不純物拡散の方式、及び二つのｎ＋型領域を分離しているｐ型またはｐ−型の領域に張り出す電荷移動ゲートを示す視図である。それらの領域の寸法及び位置は単に例として与えられており、一つの特定の実施形態では、その目的はフォトダイオードＰＤ１の上方に、ゲートまたは接続でカバーされない自由な表面を出来るだけ多く残すため、全ての電荷移動ゲート及びそれらの接続の占有面積を最小限にすることである。
【００２４】
一般に云われているように、フォトダイオードＰＤ１はｎ＋型領域Ｎ１をカバーしている接地されたｐ＋型領域Ｐ１により形成される。
【００２５】
電荷移動ゲートＧ１〜Ｇ５は一般に用いられているＭＯＳ技術により、ポリシリコンで作られる。このポリシリコンは金属導体に接続されるか、または金属導体でコーティングされてもよく、あるいは場合によりｎ＋型の拡散した半導体領域に接続されてもよい。例えば、ある行の画素の全てのゲートＧ２を一つの同じ行導体ＳＥＬに接続することは、以下によって可能である。
―  行導体がその全長にわたりポリシリコンから製作されるか、
―  行導体がその全長にわたり、それに常に接触している更に導電率の高い金属（アルミニウム、チタニウムなど）でコーティングされたポリシリコンから製作されるか、
―  行導体がフォトダイオードＰＤ１と領域Ｎ０との間の画素内に局部的にのみ形成された、第一の層のポリシリコン・ゲートＧ２と接触している金属線（アルミニウムまたは第二のポリシリコン層）であること。
【００２６】
列導体は金属（アルミニウム）で形成されてもよく、一方、供給導体はさらに高い金属層で形成されてもよい。
【００２７】
配置の方式を示す図である図３においては、単純化のため導体ＳＥＬはその全長にわたりポリシリコン線であると見なされている。
【００２８】
ゲートＧ５（同じ列選択導体ＳＥＬに接続されている）について、及びいずれか一つの行の全てのゲートＧ３をつなぐ導体ＲＥＳＥＴに接続されているゲートＧ３について、ゲートの生産に関して同じコメントがなされてもよい。ゲートＧ１がゲートＧ２、Ｇ５、Ｇ３の場合のように、画素の行にだけでなく全部のマトリックスに共通の導体に接続されている場合を除き、また同じコメントがゲートＧ１についてもなされてよい。
【００２９】
いずれか一つの列の全画素の領域Ｎ５は一つの同じ列導体ＣＯＬに接続されている。この導体は領域Ｎ５の脇に置かれているように表わされているが、該導体は非常にうまく領域Ｎ５の上方を通って、この領域と局部的にのみ接触してもよい。
【００３０】
領域Ｎ２は画素内で、局部的に同じ画素のゲートＧ４に接続されているが、隣接した画素には接続されていない。接続は領域Ｎ２とゲートＧ４をつなぐ金属導体を介して行なわれてもよい。しかしながらゲートＧ４はポリシリコン製のため、接続は領域Ｎ２まで行き、そしてこの領域と直接オーム接触しているポリシリコンの延長により行なわれてもよい。
【００３１】
領域Ｎ０、Ｎ３、Ｎ’３はＶｄｄの所まで届いている金属導体に接続され、マトリックス全体にわたって分布している。これらの導体は領域Ｎ０、Ｎ３、Ｎ’３のシリコン上へと所々で降りて、これらの領域と局部的なオーム接点を作ってもよい。
【００３２】
図３においてＳＥＬ及びＲＥＳＥＴ行導体、ならびに共通導体ＴＲＡは共通導体ＣＯＬのように直線で表わされているが、それらは図４以降について見られるように必ずしも直線とは限らない。
【００３３】
マトリックス格子の画素行と画素列の交点における上述の画素は、全体の給電及び接地とは別に、以下の制御導体のみ＝「列導体、二つの行導体ＳＥＬ及びＲＥＳＥＴ、ならびに露光の終了を制御する全体の導体ＴＲＡ」を有する。露光の開始は全てのゲートＧ２に同時に加えられるパルスによってもたらされる。この多数の導体は露光時間がマトリックスの全画素について同時に制御されることを可能にするが、画素が連続して行ごとに露光されるシステムとは違って、比較的中庸である。
【００３４】
マトリックスは画像の取得及びこの画像の読み取りのために、以下の方法で動作する。
ａ．初期状態
最初は、新たな画像の撮影開始に相当する時間ｔ０の前に、リセット制御機能を有する全ての行導体ＲＥＳＥＴが電位Ｖｄｄに設定されている。電荷移動ゲートＧ３の下方のチャンネルはマトリックスの全画素のために開いている。その結果、全ての保存領域Ｎ２は電位Ｖｄｄにあり、行選択導体ＳＥＬは接地され、ゲートＧ２の下方のチャンネルは閉じられている。電荷移動導体ＴＲＡは接地電位にある。
ｂ．露光のトリガー
時間ｔ０において、新たな画像のトリガー用パルスが導体ＳＥＬによりマトリックスの全てのゲートＧ２に加えられる。該パルスは時間ｔ０からｔ’０までの、電位Ｖｄｄにある短パルスである。ゲートＧ２の下方のチャンネルは開き、マトリックスの全画素のための光電性領域Ｎ１から全ての電荷を空にする。パルスは露光時間に比べて短く―例えば１μｓの間持続―であるが、しかしながらその持続時間は領域Ｎ１が全ての電荷を空にするには十分であり、それを完全に低下したダイオードの基準電位に移すには十分である。このパルスが消失した後、０に戻るゲートＧ２の電位により電荷移動ゲートＧ２の下方のチャンネルは閉じられ、Ｇ１の下方のチャンネルもまた閉じられる。従って光電性の領域Ｎ１は電子を含まない。行リセット導体ＲＥＳＥＴは導体ＴＲＡへのパルスの終了後直ちに、全部のマトリックスのゲートＧ３の下方のチャンネルを閉じて接地電位に戻される。保存領域Ｎ２はそこで絶縁され電位Ｖｄｄまで充電される。
ｃ．露光
時間ｔ’０後、光電性の領域は画像の全画素のために、光への露出により感光発電された電荷を収集し保存する。光電性領域の電位は選択された露光の継続時間にわたって画素上に受けた照度に比例して低下する。
ｄ．露光の終了
ｔ’０に始まった露光の継続時間は、時間ｔ１において導体ＴＲＡを介して全マトリックスに、同時に露光終了パルスである新たな短パルスが加えられたときに終了する。該パルスは短い時間（例えば１μｓ）電位Ｖｄｄにあるが、これは保存領域内の光電性領域における電荷を空にするには十分である。全部のマトリックスに対して露光時間は１回のみであり、これは導体ＴＲＡを制御するセンサーの周辺回路により制御される。電荷移動ゲートの下方のチャンネルを開くことにより、光電性の領域に保存された電荷は、以前にその電荷を空にされ、そして絶縁された保存領域Ｎ２に流れ込む。Ｇ１の下方のチャンネルはｔ１に非常に近い時間ｔ’１で閉じられる。要素Ｎ２の電位は光電性の領域内に蓄えられた電荷に比例する値により降下し、領域Ｎ２の中へ放電される。この電位降下は領域Ｎ２のキャパシタンス（実際には一定である）に依存する。それは露光時間にわたる照度を表わす。
ｅ．マトリックスの読み込み前
保存領域Ｎ２は絶縁され（Ｇ１及びＧ３の下方のチャンネルは閉じられ、ゲートＧ４は絶縁される）、その電位は領域Ｎ２内に丁度記録されたばかりの画像の読み込み段階全体にわたって一定に保たれる。読み取りは、列導体ＣＯＬの上へこの列と最初の行との交点における画素に相当する領域Ｎ２の電位を最初に移動し、そして次に第二行の画素に相当する領域Ｎ２の電位を移動する等のため、行ごとに行なわれる。行の選択は、この行の読み取りに要する時間にわたって行導体ＳＥＬをＶｄｄまで上昇させることにより行なわれる。
ｆ．行の読み込み（段階１）
問題の行が読み込まれる時、この行の導体ＳＥＬはＶｄｄにありトランジスタＴ５はスイッチオンされる。以前に電流が流れていなくても、トランジスタＴ５のスイッチオンはＴ４における通電を可能にし、そこでトランジスタＴ４は電圧フォロワーとして働くことができ、そのゲート電圧をトランジスタＴ４の導電しきい値に相当する位相推移ＶＴ以内で、そのソースへと移動させる。しきい電圧ＶＴにより下げられた領域Ｎ２の電位は、従ってトランジスタＴ４及びＴ５を介して列導体ＣＯＬへと移される。列導体の電位はメモリ内、例えば列端部のサンプリング―閉塞装置により蓄えられ、直後になされる新たな電位測定を待つとともに、差し引きにより測定におけるしきい電圧の影響を除去するように意図されている。
―同時に、行選択導体ＳＥＬはゲートＧ２の下方のチャンネルを導電状態にするが、そこから生じる感光電荷の除去は、これらの電荷が有用な情報を含まないため重要ではない。
ｇ．行の読み込み（段階２）
行選択導体ＳＥＬの電位が低い値に戻る前に、同じ行の画素の行導体ＲＥＳＥＴが作動され、領域Ｎ２は電位Ｖｄｄに移り、行の電位はしきい電圧ＶＴ未満の値Ｖｄｄをとる。この導体は次に接地され、その行の電位はそこで第二のサンプリング―閉塞装置により蓄えられる。この量をステップｆで行なわれた測定量から差し引くことにより、一画素から他の画素へと変わりうる未知のＶＴは除去され、画素の照度を表わしている領域Ｎ２の電位の正確な判定が得られる。
ｈ．他の行の読み取り
行選択導体ＳＥの電位はゼロに戻され、それは該画素から列ＣＯＬを分離し、別の行が読み取られる。
ｉ．全画像の読み取り後、必要な場合のリセット
全ての行がこの二重測定を経た後、新たな画像が撮られ得るが、これを行なうには全ての保存領域Ｎ２が高い状態（Ｖｄｄ）にあること（ステップａ）が想定される。全ての行が、全ての導体ＲＥＳＥＴをＶｄｄへ同時にまたは立て続けに移すことになる、最終ステップｉによって読み取られた後に上記手順を終了させることが必要である。
【００３５】
電荷を光電性の領域から保存領域に移動するステップは、電荷移動ゲートと移動を要する電荷のソースとの間の電位バリアの存在の結果として領域Ｎ１内に蓄えられたままの如何なる残留電荷もなく、電荷を完全に空にすることが可能でなければならない。同様に、保存領域Ｎ２への電圧Ｖｄｄの印加は、しきい電圧よりも低い電圧Ｖｄｄではなく、この電圧Ｖｄｄが領域Ｎ２に加えられることを可能にしなければならない。
【００３６】
これはゲートＧ１、Ｇ２、及びＧ３のしきい電圧を出来る限りゼロに近く選ぶことが好ましく、しかし必ずしもゲートＧ４及びＧ５のしきい電圧はそうではないという理由である。このために一方でゲートＧ１、Ｇ２、及びＧ３が少しだけｐ−ドーピングされた回路基板の上方に形成され、他方では技術パラメータ（ゲート絶縁厚さ、ｐ−ドーピングレベル）次第でｐ−ドーピングをｎ型の不純物（特にリンまたはヒ素）により、しきい電圧が０Ｖに非常に近くなるまで僅かに補正することが可能である。
【００３７】
画素マトリックスの好適な組織は、画素の制御に必要な構成要素を考慮し、また画像読み取り速度、解像度及び感度特性を（速く連続的に幾つもの画像を撮ることが出来るように）最適化することが望ましいという事実を考慮しながら、ここで記述される。
【００３８】
図４はマトリックス内における画素の一般配置を示す。この配置は五の目形で、すなわち全体的に水平の画素の行を取る場合、二つのうち一つの画素はそれを両側から挟んで同じ行を形成する画素に対して上向きまたは下向きにシフトされている。Ｐｉｊで表わされる画素はｉ番目の行とｊ番目の列との交点に相当する画素である。画素Ｐ１１、Ｐ１２、Ｐ１３、及びＰ１４は同じ第一行の部分を形成する。
【００３９】
この配置において、各画素が全体的に図４に示す斜めの格子で象徴的に表わされるｐミクロン毎の寸法のほぼ正方形の領域を占めると仮定すると、水平行の間隔（すなわちいずれか一つの列と二つの異なる行に属している、二つの隣接する画素Ｐ１２とＰ２２間の垂直方向の距離）は
【数１】
2007502082.tif 000003
であり、垂直方向の列の間隔（すなわちいずれか一つの行と二つの異なる列に属している、二つの隣接する画素Ｐ１１とＰ１２間の距離）は
【数２】
2007502082.tif 000004
である。隣接する画素間の斜めに沿った間隔はｐである。光電性領域の中心がそれに沿って最も近い方向は事実斜めであり、これらの中心間距離はｐである。
【００４０】
光電性の領域３を出来るだけ自由に大きくし、制御要素（電荷移動ゲートＧ１〜Ｇ５、金属接続、光電性の領域以外の拡散した領域）によって覆われないことにより感度を最大にするため、本発明による画素は図４に示す例において八角形の一方、例えば八角形の頂上に対して集中している局部的延長を伴う、一般的な八角形を有する。Ｃｉｊで表わされるほぼ正方形の延長は画素Ｐｉｊに相当し、この画素を制御するための要素を含む。八角形の周囲の境界を定める線は、後で説明するように行または列導体の通路用に使われる。
【００４１】
図５は単純化した方法で、この五の目形の構成における画素のための制御回路に接続された行導体の通路を示す。五の目形の画素の行Ｌ１、例えばＰ１１、Ｐ１２、Ｐ１３、Ｐ１４、及びＰ１５は該当する画素を制御するために二つの行導体ＳＥＬ及びＲＥＳＥＴを備え、これらの導体は共に五の目形の配置に合わせて全体的な折れ線をたどる。より正確には導体の内の一つ、例えば導体ＳＥＬは画素の制御回路を含む各正方形領域Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５の下端に沿って通り、また該画素の八角形領域の斜めの側をたどっており、一方でその他の導体は代わりに制御回路を含む各正方形の領域の上端を経由して通っている。
【００４２】
図５に重ねることも可能であるが、しかし配置をより理解し易くするために分離して示されている図６は、各画素列と関連する列導体ＣＯＬ１、ＣＯＬ２、ＣＯＬ３、ＣＯＬ４を示す。第一列と関連する列導体ＣＯＬ１は、八角形の領域及びこの列導体が電気的に接続されている素子（トランジスタＴ５、図１〜３）を含む正方形の領域Ｃ１１、Ｃ１２の片側（右側）の垂直と斜めの縁をたどりながら、画素Ｐ１１及びＰ２１に沿って通る。第二の列導体ＣＯＬ２は同様に斜めと垂直の縁をたどりながら画素Ｐ１２、Ｐ２２の右を通り、領域Ｃ１２、Ｃ２２内に含まれてこれらの画素と関連するトランジスタＴ５に接続されている。
【００４３】
図７はカラーマトリックス用の色の組織を示している五の目形の画素の全体組織を表わす。各画素と関連する文字Ｒ、Ｇ、Ｂは該当する画素にそれぞれ赤、緑、または青のカラーフィルターが載っていることを示す。五の目形の幾何学的配置は特に補間計算のために好適であり、各画素をカバーするフィルターに従って該画素内に検出される原色の輝度レベルを知って、これらの各画素の合成色を再構成することを可能にする。従って赤の画素Ｐ２２は、このＰ２２点に受けた赤のレベルと、画素Ｐ２２に関して対称な画素Ｐ１１及びＰ２３上に受けた緑の輝度レベルの合計の半分、または四つの対称な画素Ｐ１１、Ｐ２３、Ｐ１３、Ｐ２１上に受けた輝度レベルの合計の四分の一の緑レベルと、そして画素Ｐ２２に関して対称な画素Ｐ１２及びＰ３２上に受けた青色の合計の半分の青レベルとに相当する色の組み合わせにより照らされた点と考えてもよい。同様に緑の画素Ｐ２３は補間により、それが受ける緑のレベルと、両側からそれを対称に挟む赤の画素Ｐ２２及びＰ３４上に受けた輝度レベルの合計の半分に相当する赤のレベルと、そして両側からそれを対称に挟む青の画素Ｐ２４及びＰ３２が受けた輝度レベルの合計の半分に相当する青のレベルとに対応する、色の組み合わせにより照らされていると考えてもよい。この補間は画像内に強い色の変化がある場合に波形の色縞現象を減らす、特に良く平滑化された遷移を伴う色付きの要素を提供する。
【００４４】
既知の従来組織と比較して、このマトリックスの組織は、
―  与えられた解像度及び与えられたマトリックス領域に対するセンサーの感度の増加と、
―  与えられた感度に対する（すなわち与えられた画素領域に対する）解像度の増加と、
―  与えられた解像度及び与えられた感度に対してより速くマトリックスを読み取り、従って新たな画像が撮られる前の時間遅れを短縮することを可能にする。
【図面の簡単な説明】
【００４５】
【図１】マトリックスの画素用の制御電子回路図を示す。
【図２】マトリックスを有する半導体回路基板を通した、その中に画素の全ての有用な半導体領域が見えるように描かれている断面を示す。
【図３】半導体回路基板上に形成された画素の方式を示す上面視図である。
【図４】マトリックスの画素の五の目形構成の一般的概念を示す。
【図５】行導体配置の単純化した視図を示す。
【図６】列導体配置の単純化した視図を示す。
【図７】カラー画像取得マトリックスの一般的概念図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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