(57)【要約】  入力段（１）と出力段（２）とを有する差動増幅装置（５３）が提供される。入力段（１）は、少なくとも１つの制御可能な電流源（１１）を有して差動増幅器（３，４）のバイアス信号を制御するオフセット補償段（１０）が接続される差動増幅器（３，４）を有する。望ましくは計装用増幅器として使用可能な本発明の差動増幅装置により、非常に正確な入力オフセットの補償が実施可能である。
2007534205.tif 000002
【特許請求の範囲】
【請求項１】
オフセット補償段（１０）を有する第１の差動増幅器（３，４）を有する入力段（１）と、前記オフセット補償段は、少なくとも１つの制御可能な電流源（３９）を有し、前記第１の差動増幅器（３，４）のバイアス入力部に接続され、
前記入力段（１）の下流に配置され、第２の差動増幅器を有する出力段（２）と、
を備える差動増幅装置。
【請求項２】
前記入力段（１）の増幅を制御するために前記第１の差動増幅器（３，４）の帰還分枝路（５）に配置されたプログラム可能な抵抗器網（７）が提供される、ことを特徴とする請求項１に記載の差動増幅装置。
【請求項３】
前記プログラム可能な抵抗網（７）は、複数の抵抗器（１５，１６，１７，１８，１９，２０，２１，２２）の直列接続を有し、
所望の増幅に応じて、前記第１の差動増幅器（３，４）の前記帰還分枝路（５）のプログラム可能な抵抗値が切り換え可能であるように、前記抵抗器（１５，１６，１７，１８，１９，２０，２１，２２）の間に各分岐が提供される、ことを特徴とする請求項２に記載の差動増幅装置。
【請求項４】
前記第１の差動増幅器は、第１演算増幅器（３）と第２演算増幅器（４）とを有し、各非反転入力部は、該差動増幅装置（５３）の対称信号入力部（ＩＮ＋，ＩＮ−）を形成し、出力部は、各帰還分枝路（５，６）にて前記各反転入力部の方向に結合される、
ことを特徴とする請求項１乃至３のいずれか１項に記載の差動増幅装置。
【請求項５】
前記第１の差分増幅器の前記バイアス入力部は、それぞれ、前記第１演算増幅器（３）及び前記第２演算増幅器（４）の反転入力部に形成される、ことを特徴とする請求項４に記載の差動増幅装置。
【請求項６】
前記オフセット補償段（１０’）は、全部で４つのプログラム可能な電流源（３９，４０，４１，４２）を有するブリッジ回路を有し、前記ブリッジ回路の各分岐ノード（Ｋ１，Ｋ２）は、前記第１演算増幅器（３）及び前記第２演算増幅器（４）の各バイアス入力部と結合される、
ことを特徴とする請求項５に記載の差動増幅装置。
【請求項７】
前記４つのプログラム可能な電流源（３９，４０，４１，４２）は、それぞれ、互いに独立して前記第１及び第２演算増幅器（３，４）のバイアス入力部と接続及び遮断を切り換え可能に連結される、ことを特徴とする請求項６に記載の差動増幅装置。
【請求項８】
前記第２の差動増幅器（５１）がプログラム可能な抵抗器（４９，５０）を有する負帰還を有し、これにより前記出力段（２’）はプログラム可能な増幅を有する、ことを特徴とする請求項１乃至７のいずれか１項に記載の差動増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅装置に関する。
【背景技術】
【０００２】
調整可能な増幅を有し、高い精度を提供する差動増幅器は、計装用増幅器またはインスツルメンテーションアンプと称される。通常、そのような増幅器は、増幅器の出力部における高い調整範囲を提供することが要求される。その調整範囲が、実質的に、増幅器に提供される供給電圧間隔全体を含む増幅器は、レール・ツー・レール増幅器と称される。
【０００３】
特に、そのような高精度の差動増幅器では、不利なことに、入力部における同相オフセットが、信号の望ましくない歪みに導く可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の課題は、正確なオフセット補償が可能な作動増幅装置を提供することである。
【課題を解決するための手段】
【０００５】
この課題は、
オフセット補償段を有する第１の差動増幅器を有する入力段と、前記オフセット補償段は、少なくとも１つの制御可能な電流源を有し、該第１の差動増幅器のバイアス入力部に接続され、
第２の差動増幅器を有し、前記入力段の下流に配置された出力段と、
を備える本発明の差動増幅装置により解決される。
【０００６】
提案した原理により、増幅器のオフセットの正確なプログラミング、及びこれにより出力部に発生するオフセットの精確な補正も可能である。
【０００７】
ここでは、差動増幅装置は、それぞれが差動増幅器を有する入力段及び出力段を有する多段に構成される。
【０００８】
望ましくは、入力段及び出力段の差動増幅器は、所謂インスツルメンテーションアンプを形成するように相互に接続される。
【０００９】
望ましくは、入力段の差動増幅器は、所謂レール・ツー・レール増幅器として実施される。
【００１０】
望ましくは、差動増幅装置は、差動信号が処理可能なように、対称に構成される。
【００１１】
望ましくは、入力段の差動増幅器は、帰還分枝路が差動増幅器の出力部を入力部と連結する負帰還を有する。
【００１２】
望ましくは、帰還分枝路は、プログラム可能な抵抗器網を有する。これによって、入力段の増幅は、高精度に調整またはプログラム可能である。
【００１３】
望ましくは、プログラム可能な抵抗器網は、抵抗器の間にそれぞれ分岐が提供された複数の抵抗器の直列接続として実施される。望ましくは、精確に所望の増幅を示す特定の分岐が、所望の増幅に応じて、有効に帰還に接続されるように、複数の抵抗器の直列接続は、入力段の差動増幅器の帰還分枝路に接続される。
【００１４】
望ましくは、入力段の差動増幅器の出力部の接続は、複数の抵抗器の直列接続と固定して結合され、一方、この差動増幅器の反転入力部は、プログラム可能で接続可能な抵抗器網の測定部と、切り換え可能に結合される。
【００１５】
望ましくは、マルチプレクサがスイッチとして提供される。
【００１６】
望ましくは、入力段の差動増幅器は、２つの演算増幅器を有する。
【００１７】
２つの演算増幅器のそれぞれは、非反転入力部と反転入力部とを有する。非反転入力部は、差動信号を供給するために、共同して、差動増幅装置全体の対称な信号入力を形成する。
【００１８】
望ましくは、反転入力部は、各帰還分枝路で演算増幅器のそれぞれの出力部と結合される。このとき、望ましくは、プログラム可能な抵抗器網は、２つ提供され、帰還分枝路の２つの演算増幅器のそれぞれに対して配置される。
【００１９】
提案した原理のさらなる好ましい改良により、第１の差動増幅器のバイアス入力が、第１演算増幅器の反転入力部だけでなく、第２演算増幅器の反転入力部にも形成される。
【００２０】
望ましくは、少なくとも１つの制御可能な電流源それぞれは、２つの演算増幅器の各反転入力部に接続される。
【００２１】
オフセット補償段は、望ましくは、ブリッジ回路を有する。ここで、２つの直列接続にはそれぞれ、それらの間にそれぞれ１つの分岐ノードが形成される２つのプログラム可能な電流源が提供される。２つの分岐ノードは、２つの演算増幅器の各反転入力部と結合される。
【００２２】
望ましくは、４つのプログラム可能な電流源が、それにより供給される電流の量に関してプログラム可能であり、さらに、望ましくは、遮断可能に構成される。このために、望ましくは、スイッチ及び電流源の直列接続は、それぞれ、２つの演算増幅器のバイアス入力部と各供給接続または基準電位接続との間に挿入される。
【００２３】
望ましくは、増幅装置の出力段の差動増幅器も、また、その増幅ファクタをプログラムする手段を有する。
【００２４】
このために、望ましくは、プログラム可能な抵抗器を有する負帰還が、出力段の差動増幅器に提供される。望ましくは、プログラム可能な抵抗器は、出力段の差動増幅器の帰還分枝路に配置されたデジタル／アナログ変換器と、調整可能である。
【００２５】
提案した原理の好ましい改良によれば、出力段は、同相信号（common-mode signal）を調整する手段を有する。
【００２６】
同相信号を調整するため、出力段は、同相帰還ループで相互に連結された複数の直列に接続された増幅段を有することができる。
【００２７】
望ましくは、供給電位の半分に対応する同相レベルが、用意される。
【００２８】
提案した原理によれば、粗い制御が、望ましくは、入力段にて実行され、一方、増幅ファクタの微調整が、出力段にて実行される。さらに、入力段は、オフセット補正のための回路を有する。出力段は、さらに、入力段の既にオフセット補正された信号を増幅する。
【００２９】
提案した原理のさらなる詳細及び有利な実施形態は、従属クレームの対象である。
【００３０】
本発明は、以下に、複数の図面の実施形態に基づいて、詳細に説明される。
【発明を実施するための最良の形態】
【００３１】
図１は、入力段１と出力段２とを有する差動増幅装置を示す。入力段１は、２つの演算増幅器を有する差動増幅器を有する。第１演算増幅器３及び第２演算増幅器４は、それぞれ、レール・ツー・レール増幅器として実施される。演算増幅器３，４の非反転入力部は、増幅装置の対称信号入力部ＩＮ＋，ＩＮ−を形成する。演算増幅器３，４の入力部及び出力部の間に、それぞれ、帰還ブランチ５，６が提供される。帰還ブランチ５，６は、それぞれ、切り換え可能な抵抗器網７，８を有し、シャント抵抗器９を介して相互に連結される。さらに、演算増幅器３，４の反転入力部に接続されたオフセット補償段１０が提供される。オフセット補償段１０は、演算増幅器３，４のバイアス入力部とオンまたはオフに切り換え可能に結合され、それぞれプログラム可能な量で電流を供給する複数の制御可能な電流源１１，１２，１３，１４を有する。このため、オフセットは、任意に調整及び補正可能である。抵抗器網７，８は、それぞれ、複数の抵抗器１５，１６，１７，１８，１９，２０，２１，２２，２３，２４，２５，２６，２７，２８，２９，３０の直列接続を有する。抵抗器９及び１５乃至３０は、単一の抵抗器列に相互に結合される。第１の抵抗器網７の抵抗器１５乃至２２は、その結合ノードにそれぞれ分岐を有し、この分岐は、該分岐の１つをバイアス入力部、すなわち演算増幅器３の反転入力部に切り換え可能に結合するマルチプレクサ３１に導かれる。抵抗器列の抵抗器２１，２２の間の分岐は、演算増幅器３の出力部と固定して結合される。これと同様に、抵抗器網８が構成され、抵抗器列２３乃至３０の分岐の１つを演算増幅器４の反転入力部にそれぞれ切り換え可能に結合するマルチプレクサ３２を有する。演算増幅器４の出力部は、抵抗器２９，３０の間の分岐と結合される。シャント抵抗器として実施される抵抗器９は、抵抗器網７，８の抵抗器１５，２３の接続部それぞれを互いに結合する。
【００３２】
出力段２は、差動入力部と差動出力部とを有する差動増幅器３３を有する。第２の差動増幅器３３の差動出力部は、差動増幅装置全体の対称信号出力部ＯＵＴ＋，ＯＵＴ−と結合される。さらに、図３に基づいて説明され、入力段の演算増幅器３，４の出力部を入力側で、差動増幅器３３の入力部を出力側で、並びにその出力部をプログラム可能な負帰還で相互に連結する連結ユニット３４が提供される。
【００３３】
抵抗器網７，８並びに連結ユニット３４は、プログラム可能に実施される。このために、マルチプレクサ３１，３２並びに連結ユニット３４をデコーダ３５の出力部に結合する各制御入力部が提供される。粗い増幅調整を提供するために、デコーダ３５は、入力側に存在する所望の増幅信号を変換して３ビット幅のデータバスを介してマルチプレクサ３１，３２を制御する。増幅は、デコーダ３５の出力部を連結ユニット３４と結ぶさらなる１０ビット幅のデータバスを介して微調整される。３ビット増幅粗調整により、１乃至２００の範囲が調整可能である。増幅は、高分解能の１乃至２０４７の調整範囲で微調整される。
【００３４】
４ビット幅を有する制御バス３６が、増幅の入力オフセットを粗調整するために機能し、それにより、供給電圧に関して＋／−４００ｍＶ／Ｖの範囲をカバー可能である。増幅の入力オフセットの微調整は、同様にデコーダ３５の出力部をオフセット補償段１０に結合する１０ビット幅のデータバス３７により確保される。さらに、オフセット補償機能の調整を可能にする４ビット幅の制御バス３８が提供される。デコーダ３５は、増幅及びオフセット制御信号を導くための１０ビット幅の入力部を有する。さらに、図１に示されない制御入力部が、データバスのプログラミングを作動するために提供される。デコーダ３５は、すべての上述した制御バス及びデータバスの実際のプログラミングを記憶する内部メモリレジスタを有する。
【００３５】
オフセット補償の粗調整が必要とされないときには、この微調整は、１ビット幅の他の制御線により作動しないようにされることができ、これにより、装置全体の電流受容の明確な減少が可能になる。
【００３６】
説明した差動増幅装置は、広い入力範囲、広い調整範囲、微細分解能、高い線形性、及び正確なオフセット補正の利点を結びつける。
【００３７】
図２は、提案した原理による差動増幅装置の入力段１’の実施形態を示す。ここでは、演算増幅器３，４のバイアス接続部に接続されたオフセット補償段１０’は、電流ブリッジ回路を有する。ブリッジ回路は、第１分岐ノードＫ１と供給または基準電位４７，４８との間、並びに、第２分岐ノードＫ２と供給または基準電位４７，４８との間のスイッチ４３，４４，４５，４６と、それぞれ直列回路に配置された全部で４つのプログラム可能な電流源３９，４０，４１，４２を有する。スイッチ４３乃至４６により、電流源３９乃至４２は、単独でかつ互いに独立して、ＯＮまたはＯＦＦに切り換え可能である。さらに、電流源３９乃至４２により供給されるバイアス電流のそれぞれの量は、互いに独立してプログラム可能である。
【００３８】
オフセット補償段１０’のカレントミラーブリッジの分岐ノードＫ１，Ｋ２は、それぞれ、入力段１の演算増幅器３，４の反転入力部と結合される。図２に単に模式的にのみ示されたプログラム可能な抵抗器網７，８並びにシャント抵抗器９を含んだ演算増幅器３，４の帰還経路５，６は、図１の構成及びその有利な作用が一致し、そのため、ここでは、再度説明しない。
【００３９】
電流源３９乃至４２の電流の量のプログラミングは、例えば、デコーダ３５により供給される粗及び微オフセット制御信号に応じて、好適なデジタル／アナログ変換器により発生可能である。
【００４０】
図３は、例えば図１の出力段２の代わりに使用可能な出力段２’の実施形態を示す。１０ビット幅の制御バスに従って制御され、差動増幅装置の増幅の微調整を制御するデジタル／アナログ変換器４９，５０それぞれは、入力段１の演算増幅器３，４の出力部に接続される。完全な差動構成の差動増幅器５１は、その反転入力部がデジタル／アナログ変換器４９の出力部と、その非反転入力部がデジタル／アナログ変換器５０の出力部と接続される。第２の差動増幅器５１の差動出力部は、それぞれ、デジタル／アナログ変換器４９，５０のさらなる入力部と負帰還に接続される。差動増幅器５１の出力部に、差動増幅器５１とともに同相の帰還ループに結合されるさらなる差動増幅器５２が接続される。このため、所謂同相信号が、差動増幅装置の出力部に制御可能に発生する。望ましくは、同相調整は、供給電圧の正確に半分に対応する。
【００４１】
図４は、例示的なブロック回路図に基づく提案した原理による増幅装置５３の使用例を示す。図１に示すような増幅装置５３がそれぞれ接続された全部で４つのアナログ信号入力部が提供される。
【図面の簡単な説明】
【００４２】
【図１】提案した原理による差動増幅装置の実施形態のブロック回路図である。
【図２】提案した原理による差動増幅装置の入力段の実施形態である。
【図３】提案した原理による差動増幅装置の出力段の実施形態である。
【図４】提案した原理による複数の差動増幅装置がアナログ信号入力部に提供されたユニバーサルアナログフロントエンドの実施形態である。
【符号の説明】
【００４３】
１    入力段
１’  入力段
２    出力段
２’  出力段
３    演算増幅器
４    演算増幅器
５    帰還ブランチ
６    帰還ブランチ
７    抵抗器網
８    抵抗器網
９    シャント抵抗器
１０  オフセット補償段
１１  電流源
１２  電流源
１３  電流源
１４  電流源
１５乃至２２  抵抗器
２３乃至３０  抵抗器
３１  マルチプレクサ
３２  マルチプレクサ
３３  差動増幅器
３４  連結段
３５  デコーダ
３６  電流ブリッジの制御部
３７  微制御オフセット
３８  粗制御オフセット
３９乃至４２  プログラム可能な電流源
４３乃至４６  スイッチ
４７  供給電位接続
４８  基準電位接続
４９  デジタル／アナログ変換器
５０  デジタル／アナログ変換器
５１  差動増幅器
５２  差動増幅器
５３  増幅装置
ＩＮ＋  信号入力部
ＩＮ−  信号入力部
ＯＵＴ＋  信号出力部
ＯＵＴ−  信号出力部
【図１】
2007534205.tif 000003
【図２】
2007534205.tif 000004
【図３】
2007534205.tif 000005
【図４】
2007534205.tif 000006
【手続補正書】
【提出日】平成17年4月26日(2005.4.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
オフセット補償段（１０）を有する第１の差動増幅器（３，４）を有する入力段（１）と、前記オフセット補償段は、少なくとも１つの制御可能な電流源（３９）を有し、前記第１の差動増幅器（３，４）のバイアス入力部に接続され、
前記入力段（１）の下流に配置され、第２の差動増幅器を有する出力段（２）と、
を備え、
前記入力段（１）の増幅を制御するために前記第１の差動増幅器（３，４）の帰還分枝路（５）に配置されたプログラム可能な抵抗器網（７）が提供される、
ことを特徴とする差動増幅装置。
【請求項２】
前記プログラム可能な抵抗網（７）は、複数の抵抗器（１５，１６，１７，１８，１９，２０，２１，２２）の直列接続を有し、
所望の増幅に応じて、前記第１の差動増幅器（３，４）の前記帰還分枝路（５）のプログラム可能な抵抗値が切り換え可能であるように、前記抵抗器（１５，１６，１７，１８，１９，２０，２１，２２）の間に各分岐が提供される、ことを特徴とする請求項１に記載の差動増幅装置。
【請求項３】
前記第１の差動増幅器は、第１演算増幅器（３）と第２演算増幅器（４）とを有し、各非反転入力部は、該差動増幅装置（５３）の対称信号入力部（ＩＮ＋，ＩＮ−）を形成し、出力部は、各帰還分枝路（５，６）にて前記各反転入力部の方向に結合される、
ことを特徴とする請求項１又は２に記載の差動増幅装置。
【請求項４】
前記第１の差分増幅器の前記バイアス入力部は、それぞれ、前記第１演算増幅器（３）及び前記第２演算増幅器（４）の反転入力部に形成される、ことを特徴とする請求項３に記載の差動増幅装置。
【請求項５】
前記オフセット補償段（１０’）は、全部で４つのプログラム可能な電流源（３９，４０，４１，４２）を有するブリッジ回路を有し、前記ブリッジ回路の各分岐ノード（Ｋ１，Ｋ２）は、前記第１演算増幅器（３）及び前記第２演算増幅器（４）の各バイアス入力部と結合される、
ことを特徴とする請求項４に記載の差動増幅装置。
【請求項６】
前記４つのプログラム可能な電流源（３９，４０，４１，４２）は、それぞれ、互いに独立して前記第１及び第２演算増幅器（３，４）のバイアス入力部と接続及び遮断を切り換え可能に連結される、ことを特徴とする請求項５に記載の差動増幅装置。
【請求項７】
前記第２の差動増幅器（５１）がプログラム可能な抵抗器（４９，５０）を有する負帰還を有し、これにより前記出力段（２’）はプログラム可能な増幅を有する、ことを特徴とする請求項１乃至６のいずれか１項に記載の差動増幅装置。