(57)【要約】メモリデバイスの中で、リフレッシュ動作を実行する間の時間の少なくとも１部分の間に、クロック同期回路をアイドリングするための方法および装置が提供される。外部クロック信号を受信するメモリデバイスにおいて、メモリデバイスの中で少なくとも１回のリフレッシュ動作が開始されること、および少なくとも１回のリフレッシュ動作が完了するまでの時間の少なくとも１部分の間に、外部クロック信号によってタイミングされる内部クロック信号の生成を停止することを含む、リフレッシュ動作を実行するための方法および装置が提供される。
2007508649.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号を受信するシンクロナスメモリデバイスの中でリフレッシュ動作を実行する方法であって、
該メモリデバイスの中で少なくとも１回のリフレッシュ動作を開始することと、
少なくとも１回のリフレッシュ動作が完了するまでの時間の少なくとも１部分の間は、該外部クロック信号に関連してタイミングされる内部クロック信号の生成を停止することと、
を包含する、方法。
【請求項２】
少なくとも１回のリフレッシュ動作を開始することは、ｎ回のリフレッシュ動作を開始することを包含し、前記内部クロック信号の生成を停止することは、ｎ回ごとのリフレッシュ動作に対して一度、前記内部クロック信号の生成を停止することを包含する、請求項１に記載の方法。
【請求項３】
前記内部クロック信号の生成を停止することは、実行されるそれぞれのリフレッシュ動作に対して、リフレッシュ動作が完了するまでの時間の少なくとも１部分の間は、前記内部クロック信号の生成を停止することを包含する、請求項１に記載の方法。
【請求項４】
前記リフレッシュ動作は、完了するためのリフレッシュ期間を有し、該リフレッシュ動作は、その間に内部で完了する内部リフレッシュ動作期間と、さらにプリチャージ期間と含み、
少なくとも１回のリフレッシュ動作が完了するまでの時間の少なくとも１部分の間は前記内部クロック信号の生成を停止することは、該内部リフレッシュ動作期間の間は、前記内部クロック信号の生成を停止することを包含する、請求項１に記載の方法。
【請求項５】
前記リフレッシュ動作期間が経過した後に、前記内部クロック信号の生成を再開すること、および前記プリチャージ期間の間は、前記内部クロック信号の生成が停止されるときおよび前記内部クロック信号の生成が再開されるときからの変化に対して、前記シンクロナスメモリデバイスの中の動作条件を監視すること、をさらに包含する、請求項４に記載の方法。
【請求項６】
前記内部クロック信号の生成を停止することは、前記シンクロナスメモリデバイスの中の同期クロック回路をアイドリングすることを包含する、請求項１に記載の方法。
【請求項７】
前記内部クロック信号に応答して動作する出力サーキットリをアイドリングすることをさらに包含する、請求項６に記載の方法。
【請求項８】
前記同期クロック回路はディレイロックドループを備える、請求項６に記載の方法。
【請求項９】
前記リフレッシュ動作は自動リフレッシュ動作を含む、請求項１に記載の方法。
【請求項１０】
メモリデバイスの中でリフレッシュ動作を実行する方法であって、
その間に該リフレッシュ動作が完了し、新しいメモリコマンドの実行が可能となる前に経過するリフレッシュ期間、を有するリフレッシュ動作を開始することと、
前記リフレッシュ期間の少なくとも１部分の間は、該メモリデバイスの中の同期クロック回路をアイドリングすることであって、該同期クロック回路は有効化されているときには入力クロック信号と同期する出力クロック信号を生成する、ことと、
該リフレッシュ期間が経過することに先立って、該同期クロック回路を再有効化することと、
を包含する、方法。
【請求項１１】
前記メモリデバイスのリフレッシュコマンドの受信に対応してリフレッシュ実行信号を生成することをさらに包含し、
前記同期クロック回路をアイドリングすることは、前記リフレッシュ実行信号がアクティブとなることに応答して前記同期クロック回路をアイドリングすることを包含し、
前記同期クロック回路を再有効化することは、前記リフレッシュ実行信号がインアクティブとなることに応答して前記同期クロック回路を再有効化することを包含する、
請求項１０に記載の方法。
【請求項１２】
前記メモリデバイスの中の動作条件を、前記同期クロック回路によって再有効化に引き続いて監視すること、および前記同期クロック回路がアイドリングされるときから前記同期クロック回路が再有効化されるときに該動作条件が変化したときに、前記同期クロック回路のタイミングを調整することをさらに包含する、請求項１０に記載の方法。
【請求項１３】
前記同期クロック回路をアイドリングすることは、内部クロック信号の生成を停止することを包含する、請求項１０に記載の方法。
【請求項１４】
前記内部クロック信号に応答して動作する出力サーキットリをアイドリングすることをさらに包含する、請求項１３に記載の方法。
【請求項１５】
前記リフレッシュ動作は自動リフレッシュ動作を含む、請求項１０に記載の方法。
【請求項１６】
前記同期クロック回路はディレイロックドループを備える、請求項１０に記載の方法。
【請求項１７】
前記リフレッシュ期間は、その間に前記リフレッシュ動作が内部で完了する、内部リフレッシュ動作期間を備え、また、プリチャージ期間をさらに備え、
前記同期クロック回路を再有効化することは、該内部リフレッシュ動作期間が経過した後に、前記同期クロック回路を再有効化することを包含する、
請求項１０に記載の方法。
【請求項１８】
メモリデバイスの中でリフレッシュ動作を実行する方法であって、
複数のリフレッシュ動作を開始することと、
開始されたｎ回ごとのリフレッシュ動作に対して、１回のリフレッシュ動作が完了するために要する期間の少なくとも１部分の間は、同期クロック回路をアイドリングすることと、
残り（ｎ−１）回のリフレッシュ動作に対して、該同期クロック回路を有効化することと、
を包含する、方法。
【請求項１９】
複数のリフレッシュ動作が順次開始される、請求項１８に記載の方法。
【請求項２０】
ｎ回のリフレッシュ動作が順次開始される、請求項１８に記載の方法。
【請求項２１】
前記メモリデバイスのリフレッシュコマンドの受信に応答してリフレッシュ実行信号を生成することをさらに包含し、
前記同期クロック回路をアイドリングすることは、前記１回のリフレッシュ動作に対する前記リフレッシュ実行信号がアクティブとなることに応答して前記同期クロック回路をアイドリングすることを包含し、
前記同期クロック回路を再有効化することは、前記１回のリフレシュ動作に対する前記リフレッシュ実行信号がインアクティブとなることに応答して前記同期クロック回路を再有効化することを包含する、
請求項１８に記載の方法。
【請求項２２】
前記メモリデバイスの中の動作条件を、前記同期クロック回路によって有効化に引き続いて監視すること、および前記同期クロック回路がアイドリングされるときから前記同期クロック回路が有効化されるときに該動作条件が変化したときに、前記同期クロック回路のタイミングを調整することをさらに包含する、請求項１８に記載の方法。
【請求項２３】
前記同期クロック回路をアイドリングすることは、内部クロック信号の生成を停止することを包含する、請求項１８に記載の方法。
【請求項２４】
ｎ回ごとのリフレッシュ動作に対して、前記内部クロック信号に応答して動作する出力サーキットリをアイドリングすることをさらに包含する、請求項２３に記載の方法。
【請求項２５】
前記リフレッシュ動作は自動リフレッシュ動作を含む、請求項１８に記載の方法。
【請求項２６】
前記同期クロック回路はディレイロックドループを備える、請求項１８に記載の方法。
【請求項２７】
それぞれのリフレッシュ動作は、新しいメモリコマンドが実行され得る前に経過するリフレッシュ期間を有し、
該リフレッシュ期間は、その間に該リフレッシュ動作が内部で完了する内部リフレッシュ動作期間を備え、またプリチャージ期間をさらに備え、
前記同期クロック回路を有効化することは、前記１回のリフレッシュ動作の該内部リフレッシュ動作期間が経過した後に、前記同期クロック回路を有効化することを包含する、
請求項１８に記載の方法。
【請求項２８】
メモリデバイスであって、
アドレスバスと、
制御バスと、
データバスと、
該アドレスバスと結合されるアドレスデコーダと、
該データバスと結合される読み出し／書き込み回路と、
該制御バスと結合される制御回路と、
該アドレスデコーダ、制御回路、および読み出し／書き込み回路と結合されるメモリセルのアレイと、
該メモリセルのアレイおよび該制御回路と結合され、リフレッシュ動作を実行するリフレシュ回路であって、リフレッシュ動作は、その間に該リフレッシュ動作が完了し、該制御回路によって提供されるリフレッシュコマンド信号に応答して新しいメモリコマンドの実行が始まる前に経過するリフレッシュ期間を有する、リフレッシュ回路と、
該制御回路と結合され、入力クロック信号を受信し、該入力クロック信号に関連してタイミングされる内部クロック信号を生成するように動作可能な、同期クロック回路と、
該同期クロック回路および該制御回路と結合される同期クロック制御回路であって、該リフレッシュ期間の少なくとも１部分の間は該同期クロック回路をアイドリングするために、該リフレッシュコマンド信号に応答してアイドル信号を生成するように動作可能な、同期クロック制御回路と、
を備える、メモリデバイス。
【請求項２９】
前記同期クロック回路はディレイロックドループを備える、請求項２８に記載のメモリデバイス。
【請求項３０】
前記同期クロック制御回路は、前記リフレッシュコマンド信号を受信するために前記制御回路と結合される第１の入力およびパワーダウン信号を受信するために前記制御回路と結合される第２の入力を有するＯＲロジックゲートを備え、該ＯＲロジックゲートは前記アイドル信号を提供するために前記同期クロック回路と結合される出力をさらに有する、請求項２８に記載のメモリデバイス。
【請求項３１】
前記同期クロック制御回路は、
前記リフレッシュコマンド信号を受信するために前記制御回路と結合される入力を有するカウンタ回路であって、ｎ個のアクティブなリフレッシュコマンド信号を計数することに応答して、出力に１個のアクティブな出力信号を生成するように動作可能なカウンタ回路と、
前記リフレッシュコマンド信号を受信するために前記制御回路と結合される第１の入力および該カウンタ回路の該出力と結合される第２の入力を有し、出力をさらに有するＡＮＤロジックゲートと、
該ＡＮＤロジックゲートの該出力と結合される第１の入力およびパワーダウン信号を受信するために前記制御回路と結合される第２の入力を有するＯＲロジックゲートであって、前記アイドル信号を提供するために前記同期クロック回路と結合される出力をさらに有するＯＲロジックゲートと、
を備える、請求項２８に記載のメモリデバイス。
【請求項３２】
前記読み出し／書き込み回路は、前記内部クロック信号に応答して前記メモリセルのアレイからデータを出力するために、前記同期クロック回路と結合される出力サーキットリを備える、請求項２８に記載のメモリデバイス。
【請求項３３】
メモリデバイスであって、
アドレスバスと、
制御バスと、
データバスと、
該アドレスバスと結合されるアドレスデコーダと、
該データバスと結合される読み出し／書き込み回路と、
該制御バスと結合される制御回路と、
該アドレスデコーダ、制御回路、および読み出し／書き込み回路と結合されるメモリセルのアレイと、
該メモリセルのアレイおよび該制御回路と結合され、該制御回路によって提供されるリフレッシュコマンド信号に応答して該メモリセルのアレイのメモリセルをリフレッシュする、リフレッシュ動作を実行するリフレッシュ回路と、
該制御回路と結合され、入力クロック信号を受信し、該入力クロック信号に関連してタイミングされる内部クロック信号を生成するように動作可能な、同期クロック回路と、
該同期クロック回路および該制御回路と結合される同期クロック制御回路であって、ｎ回ごとのリフレッシュ動作に対して１回のリフレッシュ期間の少なくとも１部分の間は該同期クロック回路をアイドリングするために、ｎ個のリフレッシュコマンド信号の受信に応答して１個のアイドル信号を生成するように動作可能な、同期クロック制御回路と、
を備える、メモリデバイス。
【請求項３４】
前記同期クロック制御回路は、
前記リフレッシュコマンド信号を受信するために前記制御回路と結合される入力を有するカウンタ回路であって、ｎ個のアクティブなリフレッシュコマンド信号を計数することに応答して、出力に１個のアクティブな出力信号を生成するように動作可能なカウンタ回路と、
前記リフレッシュコマンド信号を受信するために前記制御回路と結合される第１の入力および該カウンタ回路の該出力と結合される第２の入力を有し、出力をさらに有するＡＮＤロジックゲートと、
該ＡＮＤロジックゲートの該出力と結合される第１の入力およびパワーダウン信号を受信するために前記制御回路と結合される第２の入力を有するＯＲロジックゲートであって、前記アイドル信号を提供するために前記同期クロック回路と結合される出力をさらに有するＯＲロジックゲートと、
を備える、請求項３３に記載のメモリデバイス。
【請求項３５】
前記同期クロック回路はディレイロックドループを備える、請求項３３に記載のメモリデバイス。
【請求項３６】
前記読み出し／書き込み回路は、前記内部クロック信号に応答して前記メモリセルのアレイからデータを出力するために、前記同期クロック回路と結合される出力サーキットリを備える、請求項３３に記載のメモリデバイス。
【請求項３７】
プロセッサベースのシステムであって、
プロセッサバスを有するプロセッサと、
該プロセッサバスと結合され、システムメモリポートおよび周辺デバイスポートを有する、システムコントローラと、
該システムコントローラの該周辺デバイスポートと結合される少なくとも１個の入力デバイスと、
該システムコントローラの該周辺デバイスポートと結合される少なくとも１個の出力デバイスと、
該システムコントローラの該周辺デバイスポートと結合される少なくとも１個のデータ記憶装置と、
該プロセッサと結合されるメモリデバイスであって、
アドレスバスと、
制御バスと、
データバスと、
該アドレスバスと結合されるアドレスデコーダと、
該データバスと結合される読み出し／書き込み回路と、
該制御バスと結合される制御回路と、
該アドレスデコーダ、制御回路、および読み出し／書き込み回路と結合されるメモリセルのアレイと、
該メモリセルのアレイおよび該制御回路と結合され、リフレッシュ動作を実行するリフレシュ回路であって、リフレッシュ動作は、その間に該リフレッシュ動作が完了し、該制御回路によって提供されるリフレッシュコマンド信号に応答して新しいメモリコマンドの実行が始まる前に経過するリフレッシュ期間を有する、リフレッシュ回路と、
該制御回路と結合され、入力クロック信号を受信し、該入力クロック信号に関連してタイミングされる内部クロック信号を生成するように動作可能な、同期クロック回路と、
該同期クロック回路および該制御回路と結合される同期クロック制御回路であって、該リフレッシュ期間の少なくとも１部分の間は該同期クロック回路をアイドリングするために、該リフレッシュコマンド信号に応答してアイドル信号を生成するように動作可能な、同期クロック制御回路と
を備える、メモリデバイスと
を備える、プロセッサベースのシステム。
【請求項３８】
前記メモリデバイスの前記同期クロック回路はディレイロックドループを備える、請求項３７に記載のプロセッサベースのシステム。
【請求項３９】
前記メモリデバイスの前記同期クロック制御回路は、前記リフレッシュコマンド信号を受信するために前記制御回路と結合される第１の入力およびパワーダウン信号を受信するために前記制御回路と結合される第２の入力を有するＯＲロジックゲートを備え、該ＯＲロジックゲートは前記アイドル信号を提供するために前記同期クロック回路と結合される出力をさらに有する、請求項３７に記載のプロセッサベースのシステム。
【請求項４０】
前記メモリデバイスの前記同期クロック制御回路は、
前記リフレッシュコマンド信号を受信するために前記制御回路と結合される入力を有するカウンタ回路であって、ｎ個のアクティブなリフレッシュコマンド信号を計数することに応答して、出力に１個のアクティブな出力信号を生成するように動作可能なカウンタ回路と、
前記リフレッシュコマンド信号を受信するために前記制御回路と結合される第１の入力および該カウンタ回路の該出力と結合される第２の入力を有し、出力をさらに有するＡＮＤロジックゲートと、
該ＡＮＤロジックゲートの該出力と結合される第１の入力およびパワーダウン信号を受信するために前記制御回路と結合される第２の入力を有するＯＲロジックゲートであって、前記アイドル信号を提供するために前記同期クロック回路と結合される出力をさらに有するＯＲロジックゲートと、
を備える、請求項３７に記載のプロセッサベースのシステム。
【請求項４１】
前記メモリデバイスの前記読み出し／書き込み回路は、前記内部クロック信号に応答して前記メモリセルのアレイからデータを出力するために、前記同期クロック回路と結合される出力サーキットリを備える、請求項３７に記載のプロセッサベースのシステム。
【請求項４２】
プロセッサベースのシステムであって、
プロセッサバスを有するプロセッサと、
該プロセッサバスと結合され、システムメモリポートおよび周辺デバイスポートを有する、システムコントローラと、
該システムコントローラの該周辺デバイスポートと結合される少なくとも１個の入力デバイスと、
該システムコントローラの該周辺デバイスポートと結合される少なくとも１個の出力デバイスと、
該システムコントローラの該周辺デバイスポートと結合される少なくとも１個のデータ記憶装置と、
該プロセッサと結合されるメモリデバイスであって、
アドレスバスと、
制御バスと、
データバスと、
該アドレスバスと結合されるアドレスデコーダと、
該データバスと結合される読み出し／書き込み回路と、
該制御バスと結合される制御回路と、
該アドレスデコーダ、制御回路、および読み出し／書き込み回路と結合されるメモリセルのアレイと、
該メモリセルのアレイおよび該制御回路と結合され、該制御回路によって提供されるリフレッシュコマンド信号に対応して該メモリセルのアレイのメモリセルをリフレッシュするリフレッシュ動作を実行する、リフレッシュ回路と、
該制御回路と結合され、入力クロック信号を受信し、該入力クロック信号に関連してタイミングされる内部クロック信号を生成するように動作可能な、同期クロック回路と、
該同期クロック回路および該制御回路と結合される同期クロック制御回路であって、ｎ回ごとのリフレッシュ動作に対して１回のリフレッシュ期間の少なくとも１部分の間は該同期クロック回路をアイドリングするために、ｎ個のリフレッシュコマンド信号の受信に応答して１個のアイドル信号を生成するように動作可能な、同期クロック制御回路と、
を備えるメモリデバイスと
を備える、プロセッサベースのシステム。
【請求項４３】
前記メモリデバイスの前記同期クロック制御回路は、
前記リフレッシュコマンド信号を受信するために前記制御回路と結合される入力を有するカウンタ回路であって、ｎ個のアクティブなリフレッシュコマンド信号を計数することに応答して、出力に１個のアクティブな出力信号を生成するように動作可能なカウンタ回路と、
前記リフレッシュコマンド信号を受信するために前記制御回路と結合される第１の入力および該カウンタ回路の該出力と結合される第２の入力を有し、出力をさらに有するＡＮＤロジックゲートと、
該ＡＮＤロジックゲートの該出力と結合される第１の入力およびパワーダウン信号を受信するために前記制御回路と結合される第２の入力を有するＯＲロジックゲートであって、前記アイドル信号を提供するために前記同期クロック回路と結合される出力をさらに有するＯＲロジックゲートと、
を備える、請求項４２に記載のプロセッサベースのシステム。
【請求項４４】
前記メモリデバイスの前記同期クロック回路はディレイロックドループを備える、請求項４２に記載のプロセッサベースのシステム。
【請求項４５】
前記メモリデバイスの前記読み出し／書き込み回路は、前記内部クロック信号に応答して前記メモリセルのアレイからデータを出力するために、前記同期クロック回路と結合される出力サーキットリを備える、請求項４２に記載のプロセッサベースのシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概してシンクロナス集積回路に関する。より詳細には、シンクロナスダイナミックランダムアクセス記憶装置などにおいて、リフレッシュ動作の間に同期回路をアイドリングするための制御回路に関する。
【背景技術】
【０００２】
シンクロナス集積回路においては、集積回路は外部クロック信号によってクロックされ、加えられるクロック信号の立上りおよび立下りのエッジに対して相対的な所定の時刻に動作を実行する。シンクロナス集積回路の例は、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、シンクロナススタティックランダムアクセスメモリ（ＳＳＲＡＭ）、およびＳＬＤＲＡＭおよびＲＤＲＡＭなどのパケタイズドメモリなどのシンクロナスメモリデバイスを含み、またマイクロプロセッサなどの他の種類の集積回路を含む。ＳＤＲＡＭデバイスにおいては、メモリコアは一般的には揮発性のダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイから成る。当該分野において周知のとおりＤＲＡＭセルは揮発性であり、その理由はデータを蓄える方法、すなわちコンデンサに渡る（ａｃｒｏｓｓ）電荷の有無によるためである。半導体ＤＲＡＭセルの設計に固有の漏れ電流のために、コンデンサはその電荷をある限られた時間しか維持できない。その結果として、ＤＲＡＭセルはそれぞれのデータの状態を維持するために、定期的に「リフレッシュ」されなければならない。ＤＲＡＭおよびＳＤＲＡＭデバイスのメモリセルがリフレッシュされるメカニズムは、当該分野において周知である。
【０００３】
ＳＤＲＡＭを特別に参照すると、シンクロナスメモリデバイスの外部の信号のタイミングは外部クロック信号によって決定され、メモリデバイスの内部の動作は一般的には外部の動作に対して同期されなければならない。シンクロナスメモリデバイスの外部の信号のタイミングは外部クロック信号によって決定され、メモリデバイスの内部の動作は一般的には外部の動作に対して同期されなければならない。例えば、データはメモリデバイスによって外部クロック信号と同期してデータバス上に置かれ、従って、メモリデバイスは適切な時間にデータをバスに提供しなければならない。正しい時間にデータを提供するために、外部クロック信号に応答して内部クロック信号が発生され、それは一般的にはメモリデバイスの中に含まれるラッチに加えられて、そこでデータバス上へのデータをクロックする。内部クロック信号および外部クロックは、内部クロック信号が適切な時間にラッチをクロックして、適切な時間にデータを成功裏に出力することを保証するために、同期されなければならない。
【０００４】
ここで用いられるように、同期された（ｓｙｎｃｈｒｏｎｉｚｅｄ）の用語は同時発生する信号および相互に相対的に所望の遅延を有する信号を含む。追加として、本記載内容においては、「外部（ｅｘｔｅｒｎａｌ）」はメモリデバイスの外側での信号および動作を参照するために使用され、「内部（ｉｎｔｅｒｎａｌ）」はメモリデバイスの内部での信号および動作を参照するために使用される。さらに、本記載内容はシンクロナスメモリデバイスに関するものであるが、ここに記載される原理は他の種類のシンクロナス集積回路に対しても等しく適用可能である。
【０００５】
現在のシンクロナスメモリデバイスにおいて外部および内部クロック信号を同期させるために、多数の異なる方法が考案され使用されており、それは入力クロック信号と同期された出力クロック信号を生成し得るクロック同期回路を使用することを含む。当業者によって認識されるように、従来のクロック同期回路の例はディレイロックドループ（ＤＬＬ）、フェーズロックドループ（ＰＬＬ）、およびシンクロナスミラーディレイ（ＳＭＤ）を含む。周知のように、従来のクロック同期回路は一般的には同期された出力クロック信号を生成するために使用される可変遅延線を含む。例えば、従来のＤＬＬにおいては、可変遅延線はタイミングフィードバックループの部分である。入力と出力クロック信号との間の位相差が比較され、位相差を表す制御信号が生成される。次いで制御信号は、遅延が同期された出力クロック信号となるまで、可変遅延線を増加する方向に調整するために使用され得る。適切な遅延時間が得られたとき、ＤＬＬは「ロックされた（ｌｏｃｋｅｄ）」と言われる。ＤＬＬがロックされた後においても、電圧変動、動作温度の変化などの入力と出力とのクロック信号の間の同期に影響を与え、従って同期からの過度のドリフトから同期された出力クロック信号を守るために時間遅延を調整する、変化をＤＬＬは常時監視する。
【０００６】
可変遅延線はしばしば多数の直列接続された個別の遅延ステージから形成され、当業者によって理解されるように、個別の遅延ステージは可変遅延を調節するために追加または削除される。例えば、複数の直列接続された遅延ステージが可変遅延線を形成するために使用され得、異なる遅延ステージの入力の１つが、可変遅延の長さを制御するために、制御信号に対応して入力クロック信号に対する入力点（エントリポイント）として選択される。可変遅延線の中に多数のステージがあることが望ましく、なぜならば、各ステージは遅延の増分を有し得、それは可変遅延の値を制御するうえでより良い分解能を提供し得るからである。追加として、周知のように、ＤＬＬが動作可能な最低の入力クロック周波数は、可変遅延線によって提供され得る最大の可変遅延によって制限される。
【０００７】
所望の細かい分解能および可変遅延線が提供することを要する最大の可変遅延は、同期クロック回路によって非常に大きな電力消費が生じる結果となり得、メモリデバイスが低電力の用途に用いられる場合には、それは特に好ましくない。例えば、シンクロナスメモリデバイスが可搬式電池駆動デバイスに含まれるときである。より多くの遅延ステージを使用するときに電力消費が増加する１つの理由は、入力クロック信号が可変遅延線の遅延ステージに加えられる方法にある。周知のように、各々の遅延ステージは一般的には入力クロック信号を受信し、遅延時間は一連の遅延ステージへの入力クロック信号の入力点（エントリポイント）を選択することによって調節される。入力クロック信号は次いで、一連の遅延ステージの最後の遅延ステージによって出力されるまで、遅延ステージの中を伝播する。入力点は一連の遅延ステージの「中央（ｍｉｄｄｌｅ）」にあり得ることが理解される。「アップストリーム」の遅延ステージは出力クロック信号を同期させるためには使用されないが、それにもかかわらず、それらは入力クロック信号によってクロックされ、各遅延ステージの中のロジックゲートのトグリング（ｔｏｇｇｌｉｎｇ）を引き起こす。その結果として生じるスイッチング電流が無駄に消費される。なぜならば、前述したとおり、アップストリームの遅延ステージは同期された出力クロック信号を生成するためには利用されないからである。追加として、同期されたクロック信号を用いてラッチをクロックすることによって出力データを同期化する前記された例のような、同期された出力クロック信号によって駆動されるサーキットリは、同期された出力クロック信号の遷移（ｔｒａｎｓｉｔｉｏｎ）のたびに、出力サーキットリの中のスイッチング電流によって電力を消費し続ける。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明の実施形態は、メモリデバイスの中でリフレシュ動作を実行する時間の間の少なくとも１部分の間に、クロック同期回路をアイドリングするための方法および装置を提供する。本発明の一局面に従って、外部クロック信号を受信するシンクロナスメモリデバイスにおいて、メモリデバイスの中で少なくとも１つのリフレシュ動作を開始することと、少なくとも１つのリフレシュ動作が完了するまでの時間の少なくとも１部分の間は、外部クロック信号に応答してタイミングされる内部クロック信号の生成を停止することと、を含むリフレシュ動作を実行する方法が提供される。本発明の別の局面に従って、その間にリフレシュ動作が完了し、新しいメモリコマンドの実行が始まり得る前に経過するリフレシュ期間（ｔｉｍｅ  ｐｅｒｉｏｄ）、を有するリフレシュ動作を開始することを含む、メモリデバイスの中でリフレッシュ動作を実行する方法が提供される。メモリデバイスの中の同期クロック回路は、リフレッシュ期間の少なくとも１部分の間はアイドリングされ、リフレッシュ期間の経過に先立って再有効化（ｒｅ−ｅｎａｂｌｉｎｇ）される。本発明の別の局面に従って、複数のリフレッシュ動作を開始することと、開始されたｎ回ごとのリフレッシュ動作に対して、１回のリフレッシュ動作が完了するために要する期間の少なくとも１部分の間は同期クロック回路をアイドリングすることと、を含む、メモリデバイスの中でリフレッシュ動作を実行する方法が提供される。同期クロック回路は残り（ｎ−１）回のリフレッシュ動作に対して有効化され（ｅｎａｂｌｅｄ）る。
【０００９】
該発明の別の局面に従って、メモリセルアレイと結合されるリフレッシュ回路、およびメモリセルアレイのメモリセルをリフレッシュするリフレッシュ動作を実行する制御回路、を含むメモリデバイスが提供される。メモリデバイスは、入力クロック信号に応答してタイミングされる内部クロック信号を生成するための制御回路と結合される同期クロック回路、および同期クロック回路および制御回路と結合される同期クロック制御回路、をさらに含む。同期クロック制御回路は、ｎ個のリフレッシュコマンド信号の受信に応答して１個のアイドリング信号を生成し、ｎ回ごとのリフレッシュ動作に対して１回のリフレッシュ期間の少なくとも１部分の間は、同期クロック回路をアイドリングする。
【００１０】
該発明の別の局面に従って、メモリセルアレイおよび制御回路と結合されるリフレッシュ回路を含む、メモリデバイスが提供される。リフレッシュ回路は、その中でリフレッシュ動作が完了し、制御回路によって提供されるリフレッシュコマンド信号に応答して始まる新しいメモリコマンドの実行の前に経過するリフレッシュ期間、を有するリフレッシュ動作を実行する。制御回路と結合される同期クロック回路は、入力クロック信号に応答してタイミングされる内部クロック信号を生成し、同期クロック回路および制御回路と結合される同期クロック制御回路は、リフレッシュコマンド信号に応答してアイドリング信号を生成し、リフレッシュ期間の少なくとも１部分の間は同期クロック回路をアイドリングする。
【発明を実施するための最良の形態】
【００１１】
図１は本発明の実施形態が実行され得る、メモリデバイス１００の機能ブロック図である。該発明の十分な理解を提供するために、いくつかの詳細が以下に説明される。しかしながら、該発明はこれらの特定な詳細によらずとも実施可能であることは、当業者にとって明らかである。他の事例においては、周知の回路、制御信号、およびタイミングプロトコルは、該発明を不必要に不明瞭にすることを避けるために、詳細には示されていない。図１のメモリデバイス１００はダブルデータレート（ＤＤＲ）シンクロナスダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）であり、ここに記載される原理は、従来のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）および、ＳＬＤＲＡＭおよびＲＤＲＡＭなどのパケッタイズド（ｐａｃｋｅｔｉｚｅｄ）メモリデバイスなどの、内部および外部信号を同期するための同期回路を含み得る任意のメモリデバイスに対して適用可能であるが、内部および外部クロック信号を同期する必要のある任意の集積回路に対しても、等しく適用可能である。
【００１２】
メモリデバイス１００は、一般的にはメモリコントローラのような外部回路（示されていない）から制御バスＣＯＮＴを通じて、複数のコマンドおよびクロッキング信号を受信する制御ロジックおよびコマンドデコーダ１３４を含む。コマンド信号は一般的にはチップ選択信号ＣＳ＊、書き込みイネーブル信号ＷＥ＊、列（ｃｏｌｕｍｎ）アドレスストローブ信号ＣＡＳ＊、および行（ｒｏｗ）アドレスストローブ信号ＲＡＳ＊を含み、一方クロッキング信号はクロックイネーブル信号ＣＫＥおよび相補的な（ｃｏｍｐｌｅｍｅｎｔａｒｙ）クロック信号ＣＬＫ，ＣＬＫ＊を含み、「＊」はその信号がアクティブ・ローであることを示す。コマンド信号ＣＳ＊、ＷＥ＊、ＣＡＳ＊、およびＲＡＳ＊は読み出し、書き込み、または自動リフレッシュコマンドなどの特定のコマンドに対応する値に対して駆動される。ＣＫＥ信号は内部クロック、入力バッファおよび出力ドライバを活性化および不活性化するために使用される。クロック信号ＣＬＫ、ＣＬＫ＊に応答して、コマンドデコーダ１３４は加えられたコマンドをラッチしデコードし、構成要素１０２〜１３２を制御し加えられたコマンドの機能を実行させる、一連のクロッキングおよび制御信号を生成する。コマンドデコーダ１３４は、ＣＬＫ、ＣＬＫ＊信号の正のエッジ（すなわち、ＣＬＫが上昇しＣＬＫ＊が下降する交差点）において、コマンドおよびアドレス信号をラッチし、一方入力レジスタ１３０およびデータドライバ１２４は、データストローブ信号ＤＱＳの両側のエッジに応答して、その結果クロック信号ＣＬＫ，ＣＬＫ＊の周波数の２倍で、メモリデバイス１００の中へ、または、から外へ、それぞれデータを移送する。ＤＱＳ信号はＣＬＫ，ＣＬＫ＊信号と同じ周波数を有するために、これは真実である。メモリデバイス１００はダブルデータレートデバイスとして参照されるが、それは該デバイスに、またはから移送されるデータワードＤＱが、加えられたクロック信号の周波数に対応する速さでデータを移送する従来のＳＤＲＡＭの、２倍の速さで移送されるからである。制御およびタイミング信号を生成するうえでの制御ロジックおよびコマンドデコーダ１３４の詳細な動作は従来からあるものであり、簡潔のためにより詳細には記載されない。
【００１３】
メモリデバイス１００にはさらに、一般的にアドレスを供給するメモリコントローラ（示されていない）と共に、行、列、およびバンクアドレスを、アドレスバスＡＤＤＲを通じて受信するアドレスレジスタ１０２を含む。アドレスレジスタ１０２は、行アドレスマルチプレクサ１０４およびバンク制御ロジック回路１０６に対してそれぞれ加えられる行アドレスおよびバンクアドレスを受信する。行アドレスマルチプレクサ１０４は、複数の行アドレスラッチおよびデコーダ１１０Ａ〜Ｄに対して、アドレスレジスタ１０２から受信する行アドレスまたはリフレッシュカウンタ１０８からのリフレッシュ行アドレスの何れかを加える。バンク制御ロジック１０６は、アドレスレジスタ１０２から受信するバンクアドレスまたはリフレッシュカウンタ１０８からのリフレッシュバンクアドレスの何れにも対応して、行アドレスラッチおよびデコーダ１１０Ａ〜Ｄを活性化し、活性化された行アドレスラッチおよびデコーダは、受信した行アドレスをラッチしデコードする。デコードされた行アドレスに応答して、活性化された行アドレスラッチおよびデコーダ１１０Ａ〜Ｄは様々な信号を対応するメモリバンク１１２Ａ〜Ｄに加え、それによってデコードされた行アドレスに対応するメモリセルの行を活性化する。それぞれのメモリバンク１１２Ａ〜Ｄは行および列に配列された複数のメモリセルを有するメモリセルアレイを含み、活性化された行のメモリセルの中に蓄えられるデータは、対応するメモリバンクの中のセンスアンプの中に蓄えられる。当業者によって認識されるように、メモリデバイス１００に対して加えられる自動、または自己リフレッシュコマンドに応答する自動リフレッシュまたは自己リフレッシュ動作モードでメモリデバイス１００が動作するとき、行アドレスマルチプレクサ１０４はリフレッシュカウンタ１０８からのリフレッシュ行アドレスをデコーダ１１０Ａ〜Ｄに加え、バンク制御ロジック回路１０６はリフレシュカウンタからのリフレッシュバンクアドレスを使用する。
【００１４】
行およびバンクアドレスの後に、列アドレスがＡＤＤＲバス上に加えられ、アドレスレジスタ１０２は列アドレスを列アドレスカウンタおよびラッチ１１４に加え、それは次いで、列アドレスをラッチし、ラッチされた列アドレスを複数の列デコーダ１１６Ａ〜Ｄに加える。バンク制御ロジック１０６は受信されたバンクアドレスに対応する列デコーダ１１６Ａ〜Ｄを活性化し、活性化された列デコーダは加えられた列アドレスをデコードする。メモリデバイス１００の動作モードに従って、列アドレスカウンタおよびラッチ１１４は、ラッチされた列アドレスをデコーダ１１６Ａ〜Ｄに対して直接加えるか、またはアドレスレジスタ１０２によって提供される列アドレスから始まる一連の列アドレスをデコーダに加えるか、のいずれかを行う。カウンタおよびラッチ１１４からの列アドレスに対応して、活性化された列デコーダ１１６Ａ〜Ｄは、デコードおよび制御信号をＩ／Ｏゲーティングおよびデータマスキング回路１１８に加え、それは次いで、アクセスされるメモリバンク１１２Ａ〜Ｄの中の、活性化されたメモリセルの行の中のデコードされた列アドレスに対応するメモリセルにアクセスする。
【００１５】
データ読み出し動作の間に、アドレスを付されたメモリセルから読み出されたデータは、Ｉ／Ｏゲーティングおよびデータマスキング回路１１８を経由して読み出しラッチ１２０に結合される。Ｉ／Ｏゲーティングおよびデータマスキング回路１１８は、Ｎビットのデータを読み出しラッチ１２０に供給し、それは次いで、２個のＮ／２ビットのワードをマルチプレクサ１２２に加える。図１の実施形態においては、回路１１８は６４ビットを読み出しラッチ１２０に提供し、それは次いで、２個の３２ビットワードをマルチプレクサ１２２に提供する。データドライバ１２４はマルチプレクサ１２２からＮ／２ビットのワードを順次受信し、またストローブ信号発生器１２６からのデータストローブ信号ＤＱＳおよびディレイロックドループ（ＤＬＬ）１２３からの遅延クロック信号ＣＬＫＤＥＬを受信する。ＤＬＬ制御回路１２５はＤＬＬ１２３と結合されている。ＤＬＬ制御回路１２５は、当該分野において公知のとおり、制御ロジック１３４によって生成される自動リフレッシュ活性化信号ＡＲＥＦを受信する。以下により詳細に説明されるように、ＤＬＬ制御回路１２５はＡＲＥＦ信号に応答して、すなわち、自動リフレッシュ動作が要求されるとき、ＤＬＬ１２３をアイドリング状態に置くための制御信号を生成する。
【００１６】
ＤＱＳ信号はメモリコントローラ（示されていない）のような外部回路によって、読み出し動作の間にメモリデバイス１００からのデータをラッチするために使用される。遅延クロック信号ＣＬＫＤＥＬに応答して、データドライバ１２４は受信したＮ／２のワードを対応するデータワードＤＱとして順次出力し、各々のデータワードはメモリデバイス１００をクロックするために加えられるＣＬＫ信号の立上りまたは立下りのエッジと同期して出力される。データドライバ１２４はまた、ＣＬＫ信号の立上りおよび立下りのエッジにそれぞれ同期する、立上りおよび立下りのエッジを有するデータストローブ信号ＤＱＳを出力する。各々のデータワードＤＱおよびデータストローブ信号ＤＱＳは、共同でデータバスを定義する。当業者によって認識されるように、ＤＬＬ１２３からのＣＬＫＤＥＬ信号はＣＬＫ信号の遅延バージョンであり、またＤＬＬ１２３はＣＬＫ信号に対するＣＬＫＤＥＬ信号の相対的な遅れを調整し、ＤＱＳ信号およびＤＱワードが、メモリデバイス１００に対して公開されたタイミング仕様に合致するように、データバス上に置かれることを保証する。データバスはまたマスキング信号ＤＭ０−Ｍを含み、それは以下にデータ書き込み動作との関連でより詳細に記載される。
【００１７】
データ書き込み動作の間に、メモリコントローラ（示されていない）のような外部回路は、Ｎ／２ビットのデータワードＤＱ，ストローブ信号ＤＱＳ，および対応するデータマスキング信号ＤＭ０−Ｘをデータバス上に加える。データレシーバ１２８はそれぞれのＤＱワードおよび関連するＤＭ０−Ｘ信号を受信し、これらの信号をＤＱＳ信号によってクロックされる入力レジスタ１３０に加える。ＤＱＳ信号の立上りのエッジに応答して、入力レジスタ１３０は最初のＮ／２ビットのＤＱワードおよび関連するＤＭ０−Ｘ信号をラッチし、ＤＱＳ信号の立下りエッジに応答して、入力レジスタは２番目のＮ／２ビットのＤＱワードおよび関連するＤＭ０−Ｘ信号をラッチする。入力レジスタ１３０は２個のラッチされたＮ／２ビットＤＱワードを１個のＮ−ビットワードとして書き込みＦＩＦＯおよびドライバ１３２に提供し、それは書き込みＦＩＦＯおよびドライバの中に加えられたＤＱワードおよびＤＭ０−Ｘ信号を、ＤＱＳ信号に応答してクロックする。ＤＱワードは、ＣＬＫ信号に応答して、書き込みＦＩＦＯおよびドライバ１３２からクロックアウトされ、Ｉ／Ｏゲーティングおよびマスキング回路１１８に加えられる。Ｉ／Ｏゲーティングおよびマスキング回路１１８はＤＱワードをＤＭ０−Ｘ信号に従って、アクセスされたバンク１１２Ａ〜Ｄの中のアドレスされたメモリセルに移送し、それはアドレスされたメモリセルの中に書き込まれたＤＱワードの中の（すなわち、書き込まれたデータの中の）ビットまたはビットのグループを選択的にマスクするために使用され得る。
【００１８】
図２は、本発明の実施形態に従った、ＤＬＬ制御回路２００を示す。ＤＬＬ制御回路２００は、ＤＬＬ制御回路１２５（図１）に対して置き換り得るものである。図１に関連して以前に説明したとおり、ＤＬＬ制御回路２００は、メモリセルのリフレッシュ動作の間にＤＬＬをアイドリング状態に置くために使用されることができ、それ故にこの時間の間のＤＬＬのスイッチング電流を大幅に減少し、従って電力の消耗を防ぐ。ＤＬＬ制御回路２００は、第１の入力に加えられる相補的なクロックイネーブル信号ＣＫＥｆ、および第２の入力に加えられる自動リフレッシュ活性化信号ＡＲＥＦを有するブーリアンＯＲゲート２０２を含む。ＯＲゲート２０２の出力はＤＬＬアイドリング信号ＤＬＬ＿ＦＲＺＮを提供し、それはＤＬＬをアイドリング状態に置くために使用される。
【００１９】
ＣＫＥｆ信号は、内部クロック発生器が不活性化されたときを表す。すなわち、ＣＫＥ信号（図１）がＬＯＷであり内部クロックが不活性化されているときには、ＣＫＥｆ信号はＨＩＧＨである。反対に、ＬＯＷのＣＫＥｆ信号はクロック発生器が有効化された（ｅｎａｂｌｅｄ）ことを表す。当該分野において公知のとおり、ＣＫＥ信号はしばしばメモリデバイスを「パワーダウン」状態に置くために使用される。この状態の間は、メモリセルは最小限の電力を消費するが、メモリセルによって蓄えられるデータの本来の姿を維持するように設計される。一般的にはパワーダウン状態に入るプロセスの部分として、重要でないサーキットリは、メモリデバイス内部の無関係のスイッチング電流を除去するために無効化され（ｄｉｓａｂｌｅｄ）る。一部の応用例においては、任意のＤＬＬを含む出力サーキットリはアイドリング状態に置かれる。図２に示されるように、メモリデバイス１００（図１）に加えられるＬＯＷなＣＫＥ信号に応答して、ＣＫＥｆ信号がＨＩＧＨであるときには、ＨＩＧＨなＤＬＬ＿ＦＲＺＮ信号が生成されＤＬＬ１２３をアイドリングする。アイドリング状態においては、ＤＬＬ１２３は同期された出力クロック信号の生成を停止するが、その遅延線の現在のセッティングを維持し、その結果ＤＬＬ１２３がアイドリング状態を離脱するときには、ＤＬＬ１２３は可変遅延線の最後のディレイセッティングに基づいて、同期された出力クロック信号を生成することを開始できる。電圧および温度の変化が出力クロック信号の同期性をドリフトさせる原因となり得るが、ＤＬＬ１２３が完全にリセットされるよりもはるかに速やかに、ＤＬＬ１２３は入力クロック信号上のロックを再取得することができる。
【００２０】
以前に述べたように、メモリデバイスが自動リフレッシュ動作を実行するための外部コマンド信号を受信することに応答して、ＡＲＥＦ信号が生成される。当該分野において公知のとおり、自動リフレッシュコマンドがメモリデバイスによって受信されるときには、内部で生成されたアドレスに対応するメモリセルは従来の方法でリフレッシュされる。ＡＲＥＦ信号は一般的には適切なサーキットリに対して自動リフレッシュ動作を開始させるために提供され、また自動リフレッシュ動作のための内部タイミング信号としてもしばしば使用される。当該分野においてまた公知のとおり、内部リフレッシュ動作が開始されたときには、新しいコマンドが開始され得る以前に、リフレッシュ動作を完了するための最小限の時間が必要とされる。
【００２１】
図２に示された本発明の実施形態において、ＤＬＬ制御回路２００がアクティブなＤＬＬ＿ＦＲＺＮ信号を生成しＤＬＬ１２３をアイドリング状態に置くために、ＡＲＥＦ信号が追加的にＯＲゲート２０２に提供される。その結果として、ＡＲＥＦ信号によってタイミングされて、ＤＬＬ１２３は自動リフレッシュ動作の間アイドリング状態に置かれ得る。以前に説明されたように、新しいコマンドが開始され得る前に、リフレッシュ動作が完了するための最小限に時間が必要である。一実施形態においては、次のコマンドが実行される前に、ＤＬＬ１２３が電圧または温度の任意の変化に対する調整を行うことを許容するために、ＤＬＬ１２３はこの時間の終了を待たずにアイドリング状態から取り出される。図３に示され、以下により詳細に説明されるように、このような実施形態においては、適切にタイミングされたＡＲＥＦ信号が、ＤＬＬ１２３に対するアイドリング状態をタイミングするために使用され得る。時刻Ｔ０において、自動リフレッシュコマンドＲＥＦがメモリデバイス１００によってラッチされる。制御ロジック８３４が自動リフレッシュコマンドを解釈し、自動リフレッシュ動作を開始するための内部信号を生成する。動作の開始の部分として、時刻Ｔ１において制御ロジック１３４によって、アクティブなＡＲＥＦ信号が生成される。これに応答して、ＤＬＬ制御回路１２５がアクティブなＤＬＬ＿ＦＲＺＮ信号を生成し、その信号はＤＬＬ１２３をアイドリング状態に入らせる。その結果として、ＤＬＬ１２３の出力クロック信号ＣＬＫＤＥＬはクロック状態の間の移行を停止し、ＤＬＬ１２３がアイドリング状態となった時刻における最後のクロック状態を維持する。時刻Ｔ２において、リフレッシュ動作は内部で完了し、ＡＲＥＦ信号はインアクティブとなる。これに応答して、ＤＬＬ制御回路２００はＬＯＷであるＤＬＬ＿ＦＲＺＮ信号を生成し、その信号はＤＬＬ１２３をアイドリング状態から離脱させ、出力クロック信号を生成することを開始させる。Ｔ０とＴ２との間の時間は、一般的にｔＲＡＳとして参照される。以前に説明されたとおり、ＤＬＬ１２３は、ＤＬＬ１２３がアイドリング状態となった時刻の可変遅延線のセッティングを使用して、出力クロック信号の生成を開始する。時刻Ｔ３において、メモリデバイスによって新しいコマンドがラッチされ、コマンドの実行が開始され得る。Ｔ２とＴ３との間の、一般的にはｔＲＰとして参照される時間の中で、ＤＬＬ１２３は電圧または温度の変化などのＤＬＬ１２３のタイミングに影響を及ぼす変化に順応するために、必要な場合には可変遅延線を調整するための時間を有する。このように、時刻Ｔ３において次のメモリコマンドＣＭＤがラッチされるときまでに、ＤＬＬ１２３は同期関係の任意のドリフトを調整し、ＣＬＫ信号と再び同期関係にある出力クロック信号を提供する。
【００２２】
自動リフレッシュサイクルの少なくとも１部分の間、ＤＬＬ１２３をアイドリング状態に置くことによって、自動リフレッシュ動作の間にメモリデバイスによって消費される平均電力が低減され得ることが、認識される。データドライバ１２４のような、ＤＬＬ１２３のシンクロナス出力クロック信号によって駆動される出力サーキットリが、ＤＬＬ１２３のアイドリングによって自動リフレッシュ動作の間のスイッチング電流が減少するために、より少ない電力を消費するという事実によって、追加的な電力節約が達成される。本発明の実施形態と対照的に、一般的なメモリデバイスは、自動リフレッシュサイクル時間に係らずＤＬＬが電圧および変化を連続的に監視することを保証するために、自動リフレッシュ動作の間すべてＤＬＬを有効な状態のままに放置する。以前に説明されたとおり、同期性に影響を及ぼす動作条件の変化をＤＬＬが常時監視し調整しない場合には、ＤＬＬの同期された出力クロック信号が過度にドリフトすることが問題点である。しかしながら、本発明の実施形態においては、内部での自動リフレッシュ動作の完了に引き続いて、次のメモリコマンドの実行が始まる前に、出力クロック信号の同期性に影響を及ぼす動作条件の変化に対する任意の必要な調整を行うための、十分な時間がＤＬＬ１２３に対して提供される。調整のためにＤＬＬ１２３に提供される時間の長さは設計上の選択であり、それは当業者の充分に理解するところである。
【００２３】
図３のタイミング図は例示として提供されたものであり、特定の信号およびタイミングは本発明の実施形態の動作の単なる表現にすぎないことがさらに理解される。しかしながら、該タイミングダイヤグラムは、本発明の範囲をここに記載された任意の特定の実施形態に限定するものとして解釈されるべきではない。
【００２４】
図３のタイミング図において、時刻Ｔ０における自動リフレッシュコマンドＲＥＦは、最終的には時刻Ｔ３におけるメモリコマンドＣＭＤによってフォローされる。しかしながら、「バースト（ｂｕｒｓｔ）」自動リフレッシュ動作を実施するために、多数の自動リフレッシュコマンドがメモリデバイスに対して連続して発行され得ることが、認識される。図２および図３に関連して記載された実施形態においては、ＤＬＬはそれぞれの自動リフレッシュ動作に対して、アイドリング状態に入ることおよびアイドリング状態から離脱することを通過するサイクルを繰り返す。かくして、ＤＬＬは同期性に影響を及ぼす任意の変化（すなわち、電圧および温度の変化）を評価し、必要な場合にはそれぞれの自動リフレッシュサイクルを再同期するための調整を行う機会を有する。しかしながら、本発明の代替の実施形態においては、ｎ回の自動リフレッシュサイクルごとにＤＬＬをアイドリング状態に置くために、ＤＬＬ制御回路２００（図２）の中に追加的なロジックサーキットリが含まれる。このような実施形態においては、ＤＬＬは動作条件の変化を、図３に関連して説明された実施形態と比較して一連の自動リフレッシュ動作に対するより長い期間の間、監視することを許容される。入力クロック信号とより密接に同期関係を維持するためには、このような実施形態を有することが望ましい。
【００２５】
図４は、本発明の代替の実施形態に従ったＤＬＬ制御回路１２３を示す。ＤＬＬ制御回路１２３は、ＡＲＥＦ信号が加えられる入力、およびブーリアンＡＮＤゲート２０２の第１の入力に出力信号を提供する出力を有するアシンクロナスカウンタ回路４０４を含む。ＡＮＤゲート２０２の第２の入力はＡＲＥＦ信号を受信する。ＡＮＤゲート２０２は出力信号を、ブーリアンＯＲゲート４０６の第１の入力に提供する。ＯＲゲートの第２の入力は、ＣＫＥｆ信号を受信する。動作においては、アシンクロナスカウンタ４０４がＡＲＥＦ信号のサイクルの数を計数し、ＡＲＥＦ信号のｎ−１サイクルにおいてアクティブなＣＯＵＮＴ信号を出力する。ＣＯＵＮＴ信号およびＡＲＥＦ信号の両方がＨＩＧＨであることに応答して、ＯＲゲート４０６はアクティブなＤＬＬ＿ＦＲＺＮ信号を出力する。この方法で、ＤＬＬはＡＲＥＦ信号のｎサイクルごとに一度、すなわち、ｎ回ごとの自動リフレッシュ動作に一度、アイドリング状態に置かれる。アシンクロナスカウンタ４０４は従来の設計および動作のものであり、当業者は適切なカウンタ回路を提供するうえで十分な理解を有する。
【００２６】
図５は、図１のメモリデバイス１００を含むコンピュータサーキットリ５０２を含む、プロセッサベースのシステム５００のブロック図である。一般的には、コンピュータサーキットリ５０２はアドレス、データ、および制御バスを経由してメモリデバイス１００と結合され、メモリデバイスへのデータ書き込み、およびからのデータ読み出しを提供する。コンピュータサーキットリ５０２は、特定の計算またはタスクを実施するための特定のソフトウェアを実行することなどの、様々な計算機能を実施するためのサーキットリを含む。追加として、プロセッサベースのシステム５００は、キーボードまたはマウスなどの、コンピュータサーキットリ５０２と結合されオペレータがコンピュータシステムとインターフェイスすることを可能とする、１個以上の入力装置５０４を含む。一般的には、プロッセサベースのシステム５００はまた、一般的にはプリンタおよびビデオターミナルを含む出力装置のような、コンピュータサーキットリ５０２と結合された１個以上の出力装置５０６を含む。１個以上のデータ記憶装置５０８がまた、データを蓄え、または外部記憶媒体（示されていない）からデータを取り込むために、一般的にはコンピュータサーキットリ５０２と結合される。一般的な記憶装置５０８の例はハードおよびフロッピディスク、テープカセット、読み出し専用コンパクトディスク（ＣＤ−ＲＯＭ）および読み出し−書き込みコンパクトディスク（ＣＤ−ＲＷ）メモリ、およびデジタルビデオディスク（ＤＶＤ）を含む。
【００２７】
発明の特定の実施形態が例示の目的のためにここに記載されてきたが、該発明の精神および範囲から逸脱することなく様々な修正案が作成され得ることが、これまでの内容から認識される。従って、該発明は、添付の請求項によるものの外には、制約されない。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態が使用され得る、シンクロナスメモリデバイスの機能ブロック図である。
【図２】本発明の実施形態に従った、ディレイロックドループ制御回路の簡略化された機能ブロック図である。
【図３】本発明の実施形態の動作の間の、様々な信号のタイミング図である。
【図４】本発明の代替の実施形態に従った、ディレイロックドループ制御回路の簡略化された機能ブロック図である。
【図５】図１のシンクロナスメモリデバイスを含む、プロセッサベースのシステムの簡略化された機能ブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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