(57)【要約】メモリセルアレイ（５０）は、半導体基板（５４）に製造された、２次元アレイのメモリセル（５２）を含む。メモリセル（５２）は、行方向（６７）を形成する複数の行と、列方向（６９）を形成する複数の列で並べられている。メモリセル（５２）の各列は、複数の交互に配置されたチャネル領域（５８）及びソース／ドレイン領域（６４）を含む。各ソース／ドレイン領域（６４）上には導電性インターコネクト（７２）が配置されており、この導電性インターコネクト（７２）はただ１つのその他のソース／ドレイン領域（６４）に結合する。この１つのソース／ドレイン領域（６４）とは、その列に隣接する第２の列に存在する領域である。導電性インターコネクト（６４）は、１つおきの導電性インターコネクト（６４）がその列の右側に隣接する列に接続するように、また、１つおきの導電性インターコネクトが、その列の左側に隣接する列に接続するように、配置される。複数のソース／ドレインコントロールライン（７０）は、隣接するメモリセル（５２）の列間に延在し、また、その隣接する列と列との間を結合する各導電性インターコネクト（７２）に電気的に結合する。
2007528592.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（５４）に製造された２次元アレイのメモリセル（５２）を含み、前記メモリセル（５２）は、水平な行方向（６７）を定義する複数のメモリセルの行（５２）及び前記水平な行方向（６７）に垂直な列方向（６９）を定義する複数のメモリセルの列（５２）に配列されており、
前記列方向（６９）に延在する半導体基板（５４）内の複数の絶縁トレンチ（６２）を含み、各前記絶縁トレンチ（６２）はメモリセル（５２）の２つの隣接する列と列との間に延在し、
前記半導体基板（５４）内に、複数の略長方形のチャネル領域（５８）を含み、各前記チャネル領域（５８）は、前記チャンル領域（５８）の両側に存在する２つの絶縁トレンチ（６２）間に、水平な行方向（６７）に延在しているとともに、２つの半導体接合によって、列方向（６９）に延在しており、前記各半導体接合は、前記チャンル領域（５８）に隣接して、且つ、前記チャンル領域（５８）の両側に存在する、前記基板（５４）のソース／ドレイン注入領域（６４）との接合であり、
各前記チャネル領域（５８）上に配置された電荷蓄積セル（５３）を含み、
複数のワード線（６８）を含み、各前記ワード線（６８）は、複数のメモリセル（５２）の行内の、各電荷蓄積セルの上部にわたって延在し、また、複数のメモリセル（５２）の行内の各電荷蓄積セル（６３）上にゲート電極を形成し、且つ、
複数のメモリセル（５２）の列間に列方向（６９）に延在し、且つ、複数の導電性インターコネクト（７２）へ接続する、複数のソース／ドレインコントロールライン（７０）を含み、前記複数の導電性インターコネクト（７２）はそれぞれ、ただ１つのソース／ドレインコントロールライン（７０）に結合され、また、各前記ソース／ドレイン領域（６４）が、ただ１つの導電性インターコネクト（７２）に結合するように、また、列方向（６９）において、各前記チャンル領域（５８）の両側の２つの前記ソース／ドレイン領域（６４）がそれぞれ、ただ１つの導電性インターコネクト（７２）によって、別の、且つ隣接するソースドレインコントロールラインに結合するようにスタガー式パターンで並べられた、
メモリセルアレイ。
【請求項２】
前記ソース／ドレインコントロールライン（７０）の各々は、導電性インターコネクト（７２）から離間されており、
前記アレイは、複数の導電性ビア（５１）を更に含み、各前記導電性ビア（５１）は、前記ソース／ドレインコントロールライン（７０）から複数のインターコネクト（７２）のうちのただ１つへと延在する、請求項１に記載のメモリセルアレイ（５０）。
【請求項３】
前記ソース／ドレインコントロールライン（７０）は、前記ワード線（６８）上に配置されるとともに、前記ワード線（６８）から分離されており、且つ、
各前記導電性ビア（５１）は、前記ソース／ドレインコントロールライン（７０）から、離れて隣接するワード線（６８）間の複数の導電性インターコネクト（７２）の１つのへと下方に延在する、請求項２に記載のメモリセルアレイ（５０）。
【請求項４】
各前記電荷蓄積セル（６３）はフローティングゲート電荷蓄積セルであり、
前記チャンル領域（５８）に隣接するトンネル絶縁層（５５）、
前記ワード線（６８）に隣接する上部絶縁層（５７）、及び、
前記トンネル絶縁層（５５）及び上部絶縁層（５７）間に配置された導電ゲート（５６）、を含む、請求項３に記載のメモリセルアレイ（５０）。
【請求項５】
各前記電荷蓄積セル（６３）は電荷捕獲絶縁電荷蓄積セルであり、
前記チャンル領域（５８）に隣接するトンネル絶縁層（６０ａ）、
前記ワード線（６８）に隣接する上部絶縁層（６０ｃ）、及び、
前記トンネル絶縁層（６０ａ）及び上部絶縁層（６０ｃ）間に配置された電荷捕獲絶縁体（６０ｂ）、を含む、請求項３に記載のメモリセルアレイ（５０）。
【請求項６】
半導体基板（５４）に製造された２次元アレイのメモリセル（５２）を含み、前記メモリセル（５２）は、水平な行方向（６７）を定義する複数のメモリセルの行（５２）及び前記水平な行方向（６７）に垂直な列方向（６９）を定義する複数のメモリセルの列（５２）に配列されており、
前記列方向（６９）において延在する半導体基板（５４）内の複数の絶縁トレンチ（６２）を含み、各前記絶縁トレンチ（６２）はメモリセル（５２）の２つの隣接する列と列との間に延在しており、
前記半導体基板（５４）内に、複数の略長方形のチャネル領域（５８）を含み、各前記チャネル領域（５８）は、前記チャンル領域（５８）の両側に存在する２つの絶縁トレンチ（６２）間に、水平な行方向（６７）に延在しているとともに、２つの半導体接合によって、列方向（６９）に延在しており、前記各半導体接合は、前記チャンル領域（５８）に隣接して、且つ、前記チャンル領域（５８）の両側に存在する、前記基板（５４）のソース／ドレイン注入領域（６４）との接合であり、
各前記チャネル領域（５８）上に配置された電荷蓄積セル（６３）を含み、
複数のワード線（６８）を含み、各前記ワード線（６８）は、複数のメモリセル（５２）の行内の、各電荷蓄積セルの上部にわたって延在し、また、複数のメモリセル（５２）の行内の各電荷蓄積セル（６３）上にゲート電極を形成し、且つ、
複数のメモリセル（５２）の列間に列方向（６９）に延在し、且つ、複数の導電性インターコネクト（７２）へ接続する、複数のソース／ドレインコントロールライン（７０）を含み、前記複数の導電性インターコネクト（７２）はそれぞれ、ただ１つのソース／ドレインコントロールライン（７０）に結合され、また、列内の１つおきのソース／ドレインコントロールライン（６４）が、ただ１つの導電性インターコネクト（７２）に結合するように、また、列内の前記２つの隣接するチャネル領域（５８）の両側の前記２つのソース／ドレイン領域（６４）がそれぞれ、ただ１つの導電性インターコネクト（７２）に結合するように、また、１つのソースドレインコントロールライン（７０）に結合するように、且つ、
前記２つのチャネル領域（５８）間のソース／ドレイン領域（６４）が、全ての導電性インターコネクトから分離されるように、スタガー式パターンで並べられる、
メモリセルアレイ。
【請求項７】
前記ソース／ドレインコントロールライン（７０）の各々は、前記導電性インターコネクトの各々から離間されており、且つ、
前記アレイ（５０）は、複数の導電性ビア（５１）を更に含み、前記導電性ビア（５１）は、あるソース／ドレインコントロールライン（７０）から、複数の導電性インターコネクト（７２）のうちのただ１つへと延在する、請求項６に記載のメモリセルアレイ（５０）。
【請求項８】
前記ソース／ドレインコントロールライン（７０）は、前記ワード線（６８）上に配置され、且つ、前記ワード線（６８）から分離されており、且つ、
前記導電性ビア（５１）は、前記ソース／ドレインコントロールライン（７０）から、離れて隣接するワード線（６８）間の複数の導電性インターコネクト（７２）のうちのただ１つの方向に、下方に延在する、請求項７に記載のメモリセルアレイ。
【請求項９】
各電荷蓄積セル（６３）は、フローティングゲート電荷蓄積セルであり、
前記チャネル領域（５８）に隣接するトンネル絶縁層（５５）、
前記ワード線（６８）に隣接する上部絶縁層（５７）、及び、
前記トンネル絶縁層（５５）及び上部絶縁層（５７）間に配置された導電性ゲート（５６）を含む、請求項８に記載のメモリセルアレイ（５０）。
【請求項１０】
各前記電荷蓄積セル（６３）は、電荷捕獲絶縁電荷蓄積セルであり、
前記チャンル領域（５８）に隣接するトンネル絶縁層（６０ａ）、
前記ワード線（７０）に隣接する上部絶縁層（６０ｃ）、及び
前記トンネル絶縁層（６０ａ）及び前記上部絶縁層（６０ｃ）間に配置された電荷捕獲絶縁層（６０ｂ）、を含む、請求項８に記載のメモリセルアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、フラッシュメモリセルデバイスの技術分野に関し、より詳細には、自己整合の電荷捕獲絶縁メモリセル構造のビット線の抵抗を低減する技術分野に関する。
【背景技術】
【０００２】
従来のフローティングゲートフラッシュメモリ型のＥＥＰＲＯＭ（電気的消去可能ＰＲＯＭ）は、結晶性シリコン基板上に配置されたトンネル酸化物（ＳｉＯ２）、トンネル酸化物上に設けたポリシリコンのフローティングゲート、フローティングゲート（一般に酸化物、窒化物および酸化物のスタックである）上に設けた層間絶縁膜、および層間絶縁膜上に設けたコントロールゲートを有する垂直スタックを特徴とするメモリセルを使用している。垂直スタックの下部の基板内にはチャネル領域が存在し、このチャネル領域の両側にソース拡散部とドレイン拡散部が存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
フローティングゲートフラッシュメモリセルをプログラムするには、チャネル領域からフローティングゲートへのホットエレクトロン注入して、フローティングゲート上に不揮発性の負電荷を形成させる。ホットエレクトロン注入を発生させるには、コントロールゲートに高い正電圧を印加した状態でドレイン−ソース間にバイアスを印加する。ゲート電圧によりチャネルが反転し、同時にドレイン−ソース間のバイアスにより電子がドレインに向かって加速される。加速された電子は、チャネル領域とトンネル酸化物間の３．２ｅＶのＳｉ−ＳｉＯ２エネルギー障壁を越えるのに十分な５．０〜６．０ｅＶの運動エネルギーを獲得する。電子がドレインに向かって加速されている間に、結晶格子と衝突した電子は、コントロールゲートの電界の影響を受けてＳｉ―ＳｉＯ２界面の方向に再度向かい、エネルギー障壁を越えるのに十分なエネルギーを獲得する。
【０００４】
プログラムが行われると、フローティングゲート上の負電荷は、ソース領域、ドレイン領域、チャネル領域およびコントロールゲートによって特徴づけられるＦＥＴのスレッショルド電圧を増大させる。メモリセルの「読出し」時には、所定のコントロールゲート電圧における、ソース及びドレイン間に流れる電流の大きさによって、フラッシュセルがプログラムされているかどうかを示すことができる。
【０００５】
さらに近年においては電荷捕獲絶縁メモリセル構造が開発されている。図１ａの断面図で表されるように、第１実施形態は、ビット線酸化物構造を含む。セル１０ａ及びセル１０ｂは、半導体基板１２上に製造される。各セル１０は、基板１２のチャネル領域２４ａ、２４ｂ上に形成された、絶縁トンネル層１４、電荷捕獲絶縁層２０ａ、２０ｂ、及び、上部絶縁層２２ａ、２２ｂの垂直スタックを特徴とする。このようなスタックは、一般的に、絶縁トンネル層１４及び上部絶縁層２２が酸化物である一方で、一般的に、真ん中の電界捕獲トランジスタ２０が窒素化合物であることから、ＯＮＯスタックと呼ばれる。各チャンル領域２４は、相互から離間されており、且つ、基板１２内のビット線インプラント１８ａ、１８ｂ、及び１８ｃによって形成される。各ＯＮＯスタックは互いに離間されており、また、ビット線酸化物領域１６ａ、１６ｂ、及び１６ｃによって形成される。これらはビット線インプラント１８上のトンネル絶縁層１４の領域であって、これらの領域は、チャネル領域２４上に存在するトンネル絶縁層１４の領域よりも厚い。
【０００６】
各ＯＮＯスタック上には、各ビット線インプラント１８に垂直の、複数の離間したポリシリコンワード線２６が存在する。各ワード線は、行内の全セルの上部絶縁層２２ｂ上に配置され、各ワード線は、各ビット線に対して垂直である。
【０００７】
フローティングゲートデバイスと同様、電荷捕獲絶縁メモリセル１０をプログラミングするには、チャネル領域２４から窒化物層２０へのホットエレクトロン注入して、窒化物層２０に存在する電荷捕獲内に、不揮発性の負電荷を形成させる。同様に、ホットエレクトロン注入を発生させるには、セル１０ａ上にコントロールゲートを形成する、ポリシリコンワード線２６に高い正電圧を印加した状態で、ドレイン−ソース間にバイアスを印加する（例えば、ビット線１８ｂ−ビット線１８ａ間にバイアスを印加して、セル１０ａをプログラミングする）。ワード線２６上の高い電圧によりチャネル領域２４ａが反転し、同時にドレイン−ソース間のバイアスにより電子がドレインビット線１８ｂに向かって加速される。加速された電子は、チャネル領域２４とトンネル酸化物１４との間の３．２ｅＶのＳｉ−ＳｉＯ２エネルギー障壁を越えるのに十分な、５．０〜６．０ｅＶの運動エネルギーを獲得する。電子がドレインビット線１８ｂに向かって加速されている間に、結晶格子と衝突した電子は、コントロールゲートの電界の影響を受けてＳｉ―ＳｉＯ２界面の方向に再度向かい、エネルギー障壁を越えるのに十分なエネルギーを獲得する。
【０００８】
電荷捕獲層２０は捕捉領域内に注入された電子を蓄積しているか、あるいは誘電体であるので、捕捉された電子は、正電圧が印加された、ドレイン領域のビット線の近くにある電荷蓄積領域内に局所化した状態で留まる。このように、電荷捕獲絶縁メモリデバイスデバイスは、各セルのビット線の近くにそれぞれ１ビットずつ、計２ビットのデータを記憶するのに用いることができる。
【０００９】
一般的に、アレイを製造するには、まず基板の上面にＯＮＯ層を形成し、ビット線領域の基板の上面にＯＮＯ層をエッチバックし、ビット線領域を注入し、ビット線酸化物を形成するために、ビット線領域を酸化し、且つ、残りのＯＮＯ層及びビット線酸化物の上部へワード線を形成する。
【００１０】
図１ｂの図に示すように、電荷捕獲絶縁メモリセル構造の第２の実施形態は、平面構造である。セル３０ａ及びセル３０ｂは、半導体基板３２上に製造される。この半導体基板３２上に配置されているのは、絶縁トンネル層３４、電荷捕獲絶縁層３８、及び、上部絶縁層４０の垂直スタックである。
【００１１】
基板内には、複数の、並列に離間したビット線インプラント３６ａ、３６ｂ、及び３６ｃが存在する。これらのインプラントは、複数のチャネル領域４４ａ、４４ｂを形成し、各々のチャネル領域は、隣接するビット線インプラント間に存在する。上部絶縁層４０上には、複数の、並列に離間したポリシリコンワード線が存在する。これらのポリシリコンワード線は、各ビット線インプラント３６及び各チャネル領域４４に対して垂直である。各絶縁メモリセルは、ワード線４２及びチャネル領域４４が交差して形成される。
【００１２】
既存のメモリセルアレイ構造が抱える課題は、その寸法が大きい点である。まず、各ビット線の抵抗が大きいことは明らかであろう。本製造技術を用いると、ビット線は、１ビット線あたり１００オームのオーダーの抵抗を有し得ることが、試験によって判明している。このように、特定のセルのビット線電圧を正確に制御するには、ビット線が非常に幅広であり、且つ、各セルが比較的にコンタクトに近づくように、アレイ内に多数のコンタクトを配置する必要がある。幅広のビット線、及び、メモリアレイのコア領域内のコンタクト数のために、セルアレイ全体の寸法が増大する。
【００１３】
次に、セルアレイの全体の寸法は、ビット線が基板内にインプラントされ、幅広のビット線要件と組み合わせたワード線に対して、それらのビット線が垂直に走る構造によって、更に増大する。
【００１４】
その結果、メモリセルアレイの寸法を縮小するということが一般産業において必要とされることから、メモリセル構造が特に求められており、そのために、上述した難点を被ることなく、アレイ内のメモリセルを更にコンパクトに配置するという、製造プロセスが特に求められている。
【課題を解決するための手段】
【００１５】
本発明の第１の形態は、スタガー式のローカル接続パターンを備えたメモリセルアレイを提供することである。このメモリセルアレイは、フローティングゲート電荷蓄積セル、もしくは、電荷捕獲絶縁電荷蓄積セル、のいずれかを利用し得る。
【００１６】
このアレイは、水平方向の行を形成するメモリセルの複数の行、及び、その水平方向の行に垂直な列方向を形成する、メモリセルの複数の列を備えた、２次元アレイとして半導体基板上に製造される。
【００１７】
メモリセルの各列は、基板内に、交互に配置された複数のチャネル領域、及び、ソース／ドレイン領域を含む。より具体的には、基板の各チャネル領域は、ソース／ドレイン領域によって、列内の、隣接するチャネル領域から分離されている。各ソース／ドレイン領域は、第１導電型の半導体を形成するために、第１の不純物が注入された基板部分を含む。
【００１８】
アレイは、スタガー式パターンで並べられた複数の導電性インターコネクトを含む。この導電性インターコネクトの１つは、第１列内の各ソース／ドレイン領域上に配置されるとともに、ただ１つのその他のソース／ドレイン領域に結合する。この、１つのその他のドレイン／ソース領域とは、第１列に隣接した第２列に存在し、且つ、そのソース／ドレイン領域と同じ行に存在する領域である。この各導電性インターコネクトは、１つおきの導電性インターコネクトが、第１列の右側に隣接する列の第２ソース／ドレイン領域に接続するように、また、１つおきの導電性インターコネクトが、第１列の左側に隣接する列の第２ソース／ドレイン領域に接続するように、スタガー式パターンで配置される。
【００１９】
複数のソース／ドレインコントロールラインは、列方向のアレイ上に延在し、且つ、メモリセルの隣接する列と列との間に配置される。各ソース／ドレインコントロールラインは、隣接する列の各々のソース／ドレイン領域間を結合する、各導電性インターコネクトに電気的に結合する。
【００２０】
電荷蓄積セルは、各チャネル領域上に配置される。この電荷蓄積セルは、フローティングゲート電荷蓄積セル、あるいは、電荷捕獲絶縁電荷蓄積セル、のいずれかであり得る。電荷蓄積セルの電荷は、チャネル領域内を空乏化させるように作用する。
【００２１】
複数の導電性ワード線は、行あるいはメモリセル内の、各電荷蓄積セルの上部にわたって延在し、また、その行内の各電荷蓄積セル上にゲート電極を形成する。
【００２２】
メモリセルの各列は、基板内の絶縁チャネル領域によって、隣接するメモリセルの列から分離される。この絶縁チャンル領域は、メモリセルの列内の各ソース／ドレイン領域及び各チャネル領域の側面を、水平方向に形成する。
【００２３】
ソース／ドレインコントロールラインの各々は、この各ワード線上に配置され、各ワード線から分離され、且つ、各導電性インターコネクトから離間され得る。ソース／ドレインコントロールラインは、各導電性インターコネクトに、導電性ビアによって結合される。各導電性ビアは、あるソース／ドレインコントロールラインから、複数の導電性インターコネクトのうちのただ１つに延在する。
【００２４】
本発明の第２の形態もまた、フロートする隣接するセル間に１つのソース／ドレイン領域を含む、スタガー式のローカル接続パターンを備えたメモリセルアレイを提供することにある。このアレイは、水平方向の行を形成するメモリセルの複数の行と、その水平方向の行に垂直な列方向を形成するメモリセルの複数の列、とを備えた、２次元アレイとして、半導体基板上に製造される。
【００２５】
メモリセルの各列は、基板内に複数のチャネル領域を含む。基板の各チャネル領域は、ソース／ドレイン領域によって、列内の隣接するチャネル領域から分離される。各ソース／ドレイン領域は、第１導電型の半導体を形成するために、第１の不純物が注入された基板部分である。
【００２６】
アレイは、複数の導電性インターコネクトを含む。これらの導電性インターコネクトは、第１列のメモリセル内の、１つおきのソース／ドレイン領域上だけに配置され、また、ただ１つのその他のソース／ドレイン領域に結合する。この、１つのその他のソース／ドレイン領域とは、第１列に隣接した第２列に存在するとともに、そのソース／ドレイン領域と同じ行に存在する領域である。
この各導電性インターコネクトは、１つおきの導電性インターコネクトが、第１列の右側に隣接する列の第２ソース／ドレイン領域に接続するように、また、１つおきの導電性インターコネクトが、第１列の左側に隣接する列の第２ソース／ドレイン領域に接続するように配置される。第１列内の、１つおきの第２ソース／ドレイン領域は、全ての導電性インターコネクトから絶縁しており、また、フロートする。
【００２７】
複数のソース／ドレインコントロールラインは、列方向のアレイ上に延在し、且つ、メモリセルの隣接する列と列との間に配置される。各ソース／ドレインコントロールラインは、隣接する列の各々のソース／ドレイン領域間を結合する、各導電性インターコネクトに電気的に結合する。
【００２８】
同様に、電荷蓄積セルは、各チャネル領域上に配置される。この電荷蓄積セルは、フローティングゲート電荷蓄積セル、あるいは、電荷捕獲絶縁電荷蓄積セル、のいずれかであってよい。電荷蓄積セルの電荷は、チャネル領域内を空乏させるように作用する。
【００２９】
同様に、複数の導電性ワード線は、行あるいはメモリセル内の、各電荷蓄積セルの上部にわたって延在し、また、その行内の各電荷蓄積セル上にゲート電極を形成する。
【００３０】
同様に、メモリセルの各列は、基板内の絶縁チャネル領域によって、隣接するメモリセルの列から分離される。この絶縁チャンル領域は、メモリセルの列内の各ソース／ドレイン領域及び各チャネル領域の側面を水平方向に形成する。
【００３１】
同様に、ソース／ドレインコントロールラインの各々は、この各ワード線上に配置され、各ワード線から分離され、且つ、各導電性インターコネクトから離間され得る。ソース／ドレインコントロールラインは、各導電性インターコネクトに、導電性ビアによって結合される。各導電性ビアは、あるソース／ドレインコントロールラインから、複数の導電性インターコネクトのうちのただ１つに延在する。
【００３２】
本発明を、更なる形態とともによりよく理解するために、添付の図面と併せて、以下の説明を参照する。添付の請求項に本発明の範囲を説明する。
【好適な実施形態の説明】
【００３３】
各図面を参照しながら、以下に本発明の詳細を説明する。各図面では、図面全体を通じて、同様の要素を参照するために同様の参照符号が用いられる。更に、各図面は一定の縮尺で描かれておらず、また、明確に示すために、あるフィーチャの寸法は、意図的に、縮尺よりも大きく描かれている。
【００３４】
図２は集積回路メモリシステム１２０のブロック図を表す。この集積回路１２０は、スタガー式ローカル接続電荷蓄積メモリセルアレイ５０を含む。このメモリセルアレイ５０は、基板５４のコア領域６５に製造された複数の電荷蓄積メモリセル５２、及び、基板５４の周辺領域６６に製造された制御回路を含む。コア領域６５のメモリセル５２のアレイ５０は、２次元アレイで、あるいは、水平な行方向６７を形成する複数の行、あるいはメモリセルと、列方向７１を形成する複数のメモリセルの列、とを有する行列の形に並べられている。
【００３５】
各ワード線６８は、第１方向（水平方向と記載する）のアレイ５０全体にわたって配置され、各々は、水平方向の行において、複数のメモリセル５２の各々の上にゲート電極を形成する。ソース／ドレインコントロールライン７０は、第１方向に対して垂直な第２方向（垂直方向と記載する）において、アレイ５０全体に配置されるとともに、隣接するワード線６８のペア間の基板５４内に配置された、複数のソース／ドレイン領域６４に結合する。
【００３６】
ソース／ドレインコントロールライン７０は、アレイ５０上に配置され、各々は複数のビア５１に結合する。各ビア５１は、ただ１つの導電性インターコネクト７２の方向に、下方に延在する。各導電性インターコネクトは、２つの隣接するソース／ドレイン領域６４間に、水平な行方向６７に延在する。この複数の導電性インターコネクト７２は、各ソース／ドレイン領域６４が、ただ１つのインターコネクト７２に結合するように、また、列方向７１の各チャネル領域（セル５２の下方）の両側に存在する２つのソース／ドレイン領域６４が、導電性インターコネクト７２及びビア５１によって、隣接するソース／ドレインコントロールライン７０に結合するように、スタガー式で並べられる。
【００３７】
換言すれば、各導電性インターコネクト７２は、第１列内の各ソース／ドレイン領域６４上に配置されて、ただ１つのその他のソース／ドレイン領域６４に結合する。この、１つのその他のソース／ドレイン領域６４とは、第１列に隣接した第２列に存在し、且つ、そのソース／ドレイン領域６４と同じ行に存在する領域である。この各導電性インターコネクト７２は、１つおきの導電性インターコネクト７２が、第１列の右側に隣接する列の第２ソース／ドレイン領域に接続するように、また、１つおきの導電性インターコネクト７２が、第１列の左側に隣接する列の第２ソース／ドレイン領域に接続するように配置される。
【００３８】
周辺領域６６内の制御回路は、ワード線制御回路１２２、ソース／ドレイン制御回路１２６、電流センサ１２４、プログラム制御回路１２８、読み出し制御回路１３０、消去制御回路１３２、分圧回路１４０、正の動作電源（Ｖｃ）への結合１３４、負の動作電源（−Ｖｃ）への結合１３８、及び、アースへの結合１３６、を含む、トランジスタゲート論理回路を含み得る。そのようなコンポーネントの各々は、本文中に開示された機能を実行するために、公知の回路を利用し得る。
【００３９】
アレイ制御回路は、作動時に、各ワード線６８及び各ソース／ドレイン配線７０を、分圧器１４０が供給する電圧またはアースに選択的に結合するように作動する（あるいは、アレイ５０のその他の構造との電気的相互作用のみによって電位が影響を受けるように、ワード線６８またはソース／ドレインコントロールライン７０を、全電源とアースから分離するよう作動する。）この結合は、アレイ５０内の各メモリセル５２の消去、選択的プログラム、および、選択的読み出しができるように行われる。アレイ制御回路は、選択したソース／ドレインコントロールライン７０を電流センサ１２４に結合するようにも作動し、これによって、選択したメモリセル５２のプログラム状態を示す選択したソース／ドレイン配線７０の電流を測定できる。
【００４０】
電荷捕獲絶縁セルの実施形態
図３は、スタガー式ローカル接続電荷蓄積メモリセルアレイ５０の一般的な実施形態の上面図を示す。図４ａ及び４ｂはそれぞれ、図３の各断面配線ＨＡ−ＨＡ及びＨＢ−ＨＢにおいて、電荷蓄積メモリセル技術を使用してそれぞれ製造された、メモリセルアレイ５０の水平方向の行の断面図を表す。図４ｃ及び図４ｄはそれぞれ、図３の各断面配線ＶＣ−ＶＣ及びＶＤ−ＶＤにおいて、電荷捕獲メモリセル技術を使用してそれぞれ製造された、メモリセルアレイ５０の垂直方向の列の断面図を表す。
【００４１】
図４ａから図４ｄとともに図３を参照すると、メモリセルアレイ５０は、基板５４が軽くドープされたｐ型の導電性半導体となるように、ホウ素等の正孔（ホール）ドナーとなる不純物が少量注入された、結晶性半導体基板５４に製造された複数のメモリセル５２を含む。
【００４２】
各メモリセル５２は、行内の基板５４の複数のチャネル領域５８上に配置されたワード線６８（ゲート電極として機能する）を含む。水平方向６７の、隣接するチャネル領域５８のペア間には、絶縁トレンチ６２が存在する。列方向７１の、隣接するチャネル領域５８のペア間には、注入されたソース／ドレイン領域６４が存在する。
【００４３】
各注入されたソース／ドレイン領域６４は、ヒ素などの電子ドナー不純物が注入された基板５４の部分を含み、ソース／ドレイン注入領域６４に、ｎ型の導電性半導体を生成する。各ソース／ドレイン注入領域６４は、列方向７１において、チャネル領域５８の両側に、その２つのチャネル領域の各々との半導体接合を形成する。
【００４４】
チャネル領域５８とワード線との間には、電荷蓄積セル６３が存在する。この電荷捕獲絶縁メモリセルの実施形態では、電荷蓄積セルは、マルチレベルの電荷捕獲絶縁体６０を含む。この多層電荷捕獲絶縁体６０は、二酸化シリコンを含み得る第１絶縁バリアすなわちトンネル層６０ａを含む。トンネル層６０ａの膜厚は、約５０Å〜約１５０Åの範囲内の値をとり得る。これより範囲の狭い実施形態では、トンネル層６０ａの膜厚は、約６０Å〜約９０Åの範囲内であり、さらに範囲の狭い実施形態では、トンネル層６０ａの膜厚は、約７０Å〜約８０Åの範囲内の値をとる。
【００４５】
トンネル層６０ａの表面上には、１つ又は複数の電荷捕獲領域を含む電荷捕獲絶縁層６０ｂが存在し、この電荷捕獲領域はそれぞれ、非プログラム状態を表す中性電荷、またはプログラム状態を表す負電荷を蓄積する。この電荷捕獲層６０ｂは、１ｃｍ2あたり、３×１０6のオーダーの電荷捕獲シート密度、及び、電荷捕獲絶縁層６０ｂの膜厚が不均一であっても、動作に悪影響を及ぼすことのない膜厚(、などの、適切な電荷捕獲特性を備えた化合物を含み得る。
【００４６】
一般的な実施形態では、適切な電荷捕獲絶縁層６０ｂは、Ｓｉ2Ｎ4、Ｓｉ3Ｎ4、及び、ＳｉＯxＮ４、からなる群から選択された、窒素化合物などの、窒素化合物を含み得る。更に、一般的な実施形態では、電荷捕獲絶縁層６０ｂの膜厚は、約２０Å〜１００Åのオーダー、あるいは、これより範囲の狭い実施形態では、膜厚は約３０Å〜約５０Åのオーダーとしても良い。
【００４７】
電荷捕獲絶縁層６０ｂの表面上には、上部絶縁層６０ｃが存在する。この上部絶縁層６０ｃは、二酸化シリコンであり得、あるいは、二酸化シリコンの誘電率よりも高い誘電率の材料であってよい（例えば、ｈｉｇｈ  Ｋ材料）。好適な実施形態では、このｈｉｇｈ  Ｋ材料は、Ａｌ2Ｏ3、ＨｆＳｉxＯy、ＨｆＯ2、及び、ＺｒＳｉxＯy、からなる材料の群、及び、同程度に高い誘電率を有する材料から選択され得る。上部絶縁層６０ｃが二酸化シリコンの場合、層６０ｃの膜厚は、６０Å〜１００Åのオーダーであり得る。別の実施形態では、上部絶縁層６０ｃがｈｉｇｈ  Ｋ材料の場合、その電気的膜厚は、６０Å〜１００Åのオーダーであり得る一方、その物理的膜厚は、約７０Å〜１３０Åの範囲内の値をとり得る。これより範囲の狭い実施形態では、上部絶縁層６０ｃの物理的膜厚は、約８０Å〜約１２０Åの範囲内の値をとり、更に範囲の狭い実施形態では、上部絶縁層６０ｃの物理的膜厚は、約９０Å〜１００Åの範囲内の値になっている。
【００４８】
上部絶縁層６０ｃの表面上には、ワード線６８が存在する。このワード線６８は、導体、あるいは、多結晶シリコンなどの、半導体であってよい。ワード線６８及び電荷蓄積セル６３の各々の両側には、側壁絶縁スペーサ７４が存在する。一般的な実施形態では、この絶縁スペーサ７４は、窒素化合物で形成され得る。絶縁スペーサ７４の膜厚は、ワード線６８もしくは電荷蓄積セル６３から、
ｉ）ソース／ドレイン領域６４、
ｉｉ）導電性インターコネクト７２、及び、
ｉｉｉ）導電性インターコネクト７２及びワード線６８上の金属層（図示せず）間を接続し得るいずれのビア、
のうちのいずれかへの、どのような電流フローを妨げることができる膜厚、である。
【００４９】
各ソース／ドレインコントロールライン７０は、列方向７１においてアレイ５０全体に延在し、また、絶縁体６９によって、水平方向のワード線６８から分離されている。各導電性インターコネクト７２は、（水平方向６７において）ただ２つの隣接するソース／ドレイン領域６４上に配置されるとともに、そのようなただ２つのソース／ドレイン領域６４の各々をビア５１に電気的に結合する。このビア５１は、この２つのソース／ドレイン領域６４間の絶縁トレンチ６２上に配置され、ソース／ドレインコントロールライン７０の下方に延在する。このビアは、インターコネクト７２をソース／ドレインコントロールライン７０に結合する。
【００５０】
上記に説明した構造は、従来の構造よりも小型化したメモリセルアレイを提供し得ることは明らかであろう。ソース／ドレイン領域６４は、従来のアレイが行方向であったのに対して、列方向において、隣接するチャネル領域５８の両側に配置される。更に、ソース／ドレイン領域６４は各々、導電性ソース／ドレインコントロールライン７０に結合され、これにより、ビット線の形状が大きいことに関連する上述の問題点が解消する。
【００５１】
フローティングゲートセルの実施形態
図５ａ及び図５ｂはそれぞれ、図３の各断面配線ＨＡ−ＨＡ、ＨＢ−ＨＢにおいて、フローティングゲートメモリセル技術を使用してそれぞれ製造された、メモリセルアレイ５０の水平方向の行の断面図を表す。図５ｃ及び図５ｄはそれぞれ、図３の各断面配線ＶＣ−ＶＣ、ＶＤ−ＶＤにおいて、フローティングゲートメモリセル技術を使用してそれぞれ製造された、メモリセルアレイ５０の列の断面図を表す。
【００５２】
電荷捕獲の実施形態に関連して上記に説明したように、図３のメモリセルアレイ５０は、結晶性半導体基板５４に製造された、複数のメモリセル５２を含む。この半導体基板５４は、軽くドープされたｐ型の導電性半導体となるように、ホウ素等の正孔ドナーとなる不純物が少量注入されている。
【００５３】
各メモリセル５２は、行内の基板５４の複数のチャンル領域５８上に配置されたワード線６８（ゲート電極として機能する）を含む。水平方向６７の、隣接するチャネル領域５８のペア間には、絶縁トレンチ６２が存在する。列方向の、隣接するチャネル領域５８のペア間には、注入されたソース／ドレイン領域６４が存在する。
【００５４】
各注入されたソース／ドレイン領域６４は、ヒ素などの電子ドナー不純物が注入された基板５４の部分を含み、ソース／ドレイン注入領域６４に、ｎ型の導電性半導体を生成する。各ソース／ドレイン注入領域６４は、列方向７１において、チャネル領域５８の両側に、その２つのチャネル領域の各々との半導体接合を形成する。
【００５５】
チャネル領域５８とワード線との間には、電荷蓄積セル６３が存在する。このフローティングゲートの実施形態では、電荷蓄積セルは、フローティングゲート５６を含む。このフローティングゲート５６は、トンネル絶縁層５５によってボディ領域(body region)から分離されており、また、上部絶縁層５７によって、ワード線６８から分離されている。
【００５６】
トンネル絶縁層５５は、膜厚が約５０Å〜約１５０Åの範囲内である二酸化シリコンとして良い。これより範囲の狭い実施形態では、トンネル層５５の膜厚の値は、約６０Å〜約９０Åの範囲内にあり、更に範囲の狭い実施形態では、トンネル層５５の膜厚は、約７０Å〜約８０Åの範囲内の値になっている。
【００５７】
上部絶縁層５７も二酸化シリコンか、あるいは、二酸化シリコンの誘電率よりも高い誘電率の材料（例えば、ｈｉｇｈ  Ｋ材料）であり得る。好適な実施形態では、このｈｉｇｈ  Ｋ材料は、Ａｌ2Ｏ3、ＨｆＳｉxＯy、ＨｆＯ2、ＺｒＯ2、及びＺｒＳｉxＯy、からなる材料の群、及び、同程度に高い誘電率を有する材料から選択され得る。上部絶縁層５７が二酸化シリコンの場合、層５７の膜厚は、６０Å〜１００Åのオーダーであり得る。別の実施形態では、上部絶縁層５７がｈｉｇｈ  Ｋ材料の場合、その電気的膜厚は、６０Å〜１００Åのオーダーであり得る一方、その物理的膜厚は、約７０Å〜１３０Åの範囲内の値をとり得る。これより範囲の狭い実施形態では、上部絶縁層５７の物理的膜厚は、約８０Å〜約１２０Åの範囲内の値であり、さらに範囲の狭い実施形態では、上部絶縁層５７の物理的膜厚は、約９０Å〜約１００Åの範囲内の値をとる。
【００５８】
トンネル層５５及び上部絶縁層５７間には、フローティングゲート５６が存在する。このフローティングゲートはポリシリコンとして良い。フローティングゲート５６の膜厚は、チャネル領域５８内の空乏に影響を及ぼすのに必要な電荷を十分に蓄積できる膜厚であればよい。一般的な実施形態では、フローティングゲート５６の膜厚は、２００Å〜１，５００Åのオーダー、あるいは、さらに範囲の狭い実施形態では、フローティングゲート５６の膜厚は、５００Å〜１，０００Åのオーダーの値をとり得る。
【００５９】
上部絶縁層５７の表面上には、ワード線６８が存在する。ワード線６８及び電荷蓄積セル６３の各々の両側には、側壁絶縁スペーサ７４が存在する。先述のように、絶縁スペーサ７４は、窒素化合物から形成され得る。絶縁スペーサ７４の膜厚は、ワード線６８もしくは、フローティングゲート５６から、
ｉ）ソース／ドレイン領域６４、
ｉｉ）導電性インターコネクト７２、及び、
ｉｉｉ）導電性インターコネクト７２及びワード線６８上の金属層（図示せず）間を結合し得るいずれのビア５１、
のうちのいずれかへの、いずれの電流フローも妨げる膜厚、である。
【００６０】
各ソース／ドレインコントロールライン７０は、列方向７１においてアレイ５０全体に延在するとともに、絶縁体６９によってワード線６８から分離されている。各インターコネクト７２は（水平方向６９において）ただ２つの隣接するソース／ドレイン領域６４上に配置され、そのような各ソース／ドレイン領域６４をビア５１に電気的に結合する。このビア５１は、この２つのソース／ドレイン領域６４間の絶縁トレンチ６２上に配置され、ソース／ドレインコントロールライン７０の下方に延在する。このビアは、インターコネクト７２をソース／ドレインコントロールライン７０に結合する。
【００６１】
電荷蓄積絶縁体の製造の実施形態
図６は、メモリセルアレイ５０の電荷捕獲絶縁メモリセルを製造する一般的なプロセスステップのフローチャートを表す。
図７から図１２までは、選択したプロセスステップ中の、メモリセルアレイ５０の一部の断面図を表す。
【００６２】
図７に示すように、ステップ８０は、酸化物トレンチ６２のエッチング及び充填ステップを表す。より具体的には、ステップ８０は、（後にチャネル領域及びソース／ドレイン領域６４になる）列領域７３をカバーする基板５４の線形領域をマスキングし、同時に、酸化物トレンチ６２が形成される基板５４の線形領域を曝すステップを含み得る。その後、異方性ドライエッチを用いて各トレンチを形成し、マスクを除去し、ＴＥＯＳなどの化合物でトレンチを埋め戻す。埋め戻しステップに続いて、基板５４を高温環境に曝してＴＥＯＳを二酸化シリコンとし、また、酸化物トレンチ６２及びトンネル層６０ａが図７に示したような状態に残るまで、基板５４を研磨する。
【００６３】
図８に示すように、ステップ８２は、トンネル層６０ａの表面上に電荷捕獲絶縁層６０ｂを製造するステップを、ステップ８４は、その電荷捕獲絶縁層６０ｂの表面上に上部の絶縁層６０ｃを製造するステップを表す。
【００６４】
図９に示すように、ステップ８６は、上部絶縁層６０ｃを含む表面全体にわたって、ゲート電極層１０６を堆積するステップを表す。
【００６５】
図１０ａ及び１０ｂに示すように、ステップ９０は、水平な行方向６７において、ゲート電極層１０６内のトレンチ１１０の、パターニング及びエッチングステップを表す。トレンチ１１０は、ワード線６８となるゲート電極層１０６の部分間に離間する。さらに、図１０ｂに示すように、トレンチ１１０は、マルチ層電荷捕獲絶縁層６０ａ、６０ｂ、及び６０ｃの各々の中に、また、ソース／ドレイン方向（例えば、ワード線方向に垂直に）エッチングされる。
【００６６】
図１０ａ及び図１０ｂに示すように、ステップ９２は、列領域７３内に交互に配置されたソース／ドレイン領域６４及びチャネル領域５８を形成するために、ソース／ドレイン領域６４を注入するステップを表す。より具体的には、ステップ９２は、各ソース／ドレイン領域６４を形成するために、ヒ素などの電子ドナー不純物を注入するステップを表す。
【００６７】
図１１ｂに示すように、ステップ９４は、ワード線６８の両側、及び、曝されたマルチ層電荷捕獲絶縁体６０ａ、６０ｂ、及び６０ｃの両側に、側壁スペーサ７４を製造するステップを表す。この側壁スペーサ７４は、窒素化合物などの絶縁体を、基板全体に形成し、等方性エッチングを実施して、水平方向の面から絶縁体を除去しながら、側壁スペーサ７４を維持する、公知技術を用いて形成され得る。
【００６８】
ステップ９６は、コバルトなどのインターコネクト導体を、曝されたソース／ドレイン領域６４、側壁スペーサ７４、及び、ワード線６８の上面を含む面全体に堆積するステップを表す。
【００６９】
ステップ９８は、インターコネクト導体を下にあるシリコンと反応させて、曝されたソース／ドレイン領域６４の表面、及びワード線６８の上面に、コバルトシリサイド（ＣｏＳｉ）などのシリサイドを形成するための、高速熱処理アニールサイクルを表す。
【００７０】
ステップ１００は、側壁スペーサ７４の表面から、未反応のインターコネクト導体を除去するステップを表す。
【００７１】
図１２ａ及び１２ｂに示すように、ステップ１０２は、スタガー式インターコネクト７２を形成するためのマスキングステップを表し、ステップ１０４は、ＣｏＳｉをエッチングして、隣接するソース／ドレイン領域６４間にスタガー式インターコネクト７２を形成するステップを表す。
【００７２】
図１２ａ及び１２ｂに示すように、ステップ１０６は、スタガー式インターコネクト７２上の及び周辺の領域を、二酸化シリコン６９などの絶縁体で充填し、且つ、平らな面（及び、ワード線６８の上部にわたって、絶縁層６９）を与えるように研磨するステップを表す。
【００７３】
ステップ１０８は、スタガー式導電性インターコネクト７２の各々を、ソースドレインコントロールライン７０の１つに結合するビア５１の製造方法を表す。より詳細には、ステップ１０８は、表面をマスキングし、各ビア５１のある場所を露出させるために、そのマスクをパターニングするステップを表す。その後、ホールを形成し、各導電性インターコネクトを露出させるよう、二酸化シリコンをエッチング６９する。次に、ホールを導体で充填してビア５１を形成する。
【００７４】
ステップ１１０は、表面上のビアを相互接続するための、ソース／ドレインコントロールライン７０の製造ステップを表す。より詳細には、ステップ１１０は、金属などの導体層を基板全体へ形成し、その金属をマスキングし、及び、列内の全ビアを相互接続する、ソース／ドレインコントロールライン７０となる金属部分をカバーするために、そのマスクをパターニングするステップ、を含み得る。その後、金属をエッチングして、ソース／ドレインコントロールライン７０を形成する。
【００７５】
フローティングゲート製造の実施形態
図１４は、メモリセルアレイ５０のフローティングゲートメモリセルの実施形態を製造する、一般的なプロセスステップのフローチャートを表す。図１５から図２２は、選択したプロセスステップの間の、メモリセルアレイ５０の一部の断面図を表す。
【００７６】
図１５に示すように、ステップ１２０は、酸化物トレンチ６２のエッチング及び充填ステップを表す。ステップ８０（図６）に関連して上記に説明したように、酸化物トレンチ６２のエッチング及び充填ステップは、列領域７３をカバーする基板５４の線形領域をマスキングしながら、酸化物トレンチ６２が形成される基板５４の線形領域を露出させるステップを含み得る。その後、異方性ドライエッチングを用いて、各トレンチを形成し、マスクを除去し、ＴＥＯＳなどの化合物でトレンチを埋め戻す。埋め戻しステップ後に、基板５４は高温環境に曝され、ＴＥＯＳを二酸化シリコンに変換し、酸化物トレンチ６２及びトンネル層６０ａが、図１５に示すような状態に残るまで、基板５４を研磨する。
【００７７】
図１６に示すように、ステップ１２２は、トンネル層５５の表面上にフローティングゲート導電層５６を製造するステップを、ステップ１２４は、そのフローディングゲート導電層５６の表面上に上部絶縁層５７を製造するステップを表す。
【００７８】
図１７に示すように、ステップ１２６は、上部絶縁層５７及びフローティングゲート層５６の各々のパターニング及びエッチングを行い、トンネル層５５の表面上に電荷蓄積セル６３を形成するステップを表す。
【００７９】
図１８に示すように、ステップ１２８は、ステップ１２６でエッチングした領域を、絶縁体で充填し、且つ、上部絶縁層５７を形成するために、エッチバックもしくは平らに研磨するステップを表す。
【００８０】
図１８に示すように、ステップ１３０は、上部絶縁層５７の表面全体にわたって、ゲート電極層１０６を堆積するステップを表す。
【００８１】
図１９ａ及び図１９ｂに示すように、ステップ１３２は、ワード線方向のゲート電極層１０６内に、トレンチ１１０のパターニング及びエッチングステップを表す。トレンチ１１０は、ワード線６８となるゲート電極層の部分間に離間されている。更に、図１０ｂに示すように、トレンチ１１０は、上部絶縁層５７、フローティングゲート５６、及びトンネル絶縁層５５の各々にエッチングされる。
【００８２】
ステップ１３４は、列領域７３内に交互に配置されたソース／ドレイン領域６４及びチャネル領域５８を形成するために、ソース／ドレイン領域６４を注入するステップを表す。より具体的には、ステップ１３４は、各ソース／ドレイン領域６４を形成するために、ヒ素などの電子ドナー不純物を注入するステップを表す。
【００８３】
図２０ｂに示すように、ステップ１３６は、ワード線６８の両側及び上部絶縁層５７、フローティングゲート５６、及び、トンネル絶縁層５５の両側に側壁スペーサ７４を形成するステップを表す。側壁スペーサ７４は、窒素化合物などの絶縁体を、表面全体に形成し、等方性エッチングを実施して、水平方向の面から絶縁体を除去しながら、各側壁スペーサ７４を維持する、公知技術を用いて形成されてよい。
【００８４】
ステップ１３８は、コバルトなどのインターコネクト導体を、露出されたソース／ドレイン領域６４、側壁スペーサ７４、及びワード線６８の上面を含む面にわたって堆積するステップを表す。
【００８５】
ステップ１４０は、インターコネクト導体を下のシリコンと反応させて、コバルトシリサイド（ＣｏＳｉ）などのシリサイドを、曝されたソース／ドレイン領域６４の表面及びワード線６８の上面に形成する、高速熱アニーリングステップを表す。
【００８６】
ステップ１４２は、側壁スペーサ７４の表面から、未反応のインターコネクト導体を除去するステップを表す。
【００８７】
図２１ａ及び２１ｂに示すように、ステップ１４４は、スタガー式インターコネクト７２を形成するためのマスキングステップ、及び、隣接するソース／ドレイン領域６４間にスタガー式インターコネクト７２を形成するために、ＣｏＳｉをエッチングするステップ、を表す。
【００８８】
ステップ１４６は、二酸化シリコン６９などの絶縁体で、スタガー式インターコネクト７２の上の及び周辺の領域を充填し、平らな表面（及び、ワード線６８の上部全体に絶縁層）を与えように研磨するステップを表す。
【００８９】
ステップ１４８は、スタガー式導電性インターコネクト７２の各々を、ソースドレインコントロールライン７０の１つに結合するビア５１の製造ステップを表す。より具体的には、ステップ１４８は、表面のマスキングステップ、及び、各ビア５１の場所を露出させるために、そのマスクをパターニングするステップを表す。その後、ホールを形成し、各導電性インターコネクトを露出させるために、二酸化シリコン６９をエッチングする。次に、導体でホールを充填して、ビア５１を形成する。
【００９０】
ステップ１５０は、表面上のビアを相互接続するためのソース／ドレインコントロールライン７０を製造するステップを表す。より具体的には、ステップ１５０は、金属などの導体層を、表面にわたって形成するステップ、その金属をマスキングするステップ、及び、列内の全ビアを相互接続するソース／ドレインコントロールライン７０となる金属の部分をカバーするために、そのマスクをパターニングするステップ、を含み得る。その後、金属をエッチングして、ソース／ドレインコントロールライン７０を形成する。
【００９１】
デュアルビットの実施形態
図２３は、集積回路メモリシステム１６０の他の実施形態の図を表す。システム１６０は、スタガー式ローカル接続電荷蓄積メモリセルアレイ１６２を含む。このメモリセルアレイ１６２は、基板５４のコア領域６５に製造された、複数の電荷蓄積メモリセル５２、及び、基板５４の周辺領域６６に製造された制御回路を含む。
【００９２】
メモリセルアレイ１６２は、２次元アレイで、あるいは、水平方向の行を形成する複数の行あるいはメモリセルと、列方向を形成するメモリセルの複数の列、とを有する行列の形に並べられている。
【００９３】
ワード線６８は、第１方向（水平方向と記載する）において、アレイ１６２全体に配置され、水平方向の行の、複数のメモリセル５２の各々上にゲート電極を形成する。ソース／ドレインコントロールライン７０は、第１方向に対して垂直な第２方向（垂直方向と記載する）において、アレイ１６２全体に配置されるとともに、隣接するワード線６８のペア間の基板５４内に配置された、複数のソース／ドレイン領域６４に結合する。
【００９４】
より具体的には、各ソース／ドレインコントロールラインは、アレイ１６２上に配置され、複数のビア５１に結合する。各ビア５１は１つの導電性インターコネクト７２の方向に下方に延在する。各導電性インターコネクトは、水平方向に隣接する、２つのソース／ドレイン領域６４間に、水平に延在する。複数のインターコネクト７２は、列内の１つおきのソース／ドレイン領域６４だけが、ただ１つのインターコネクト７２に結合するように、及び、２つの（垂直方向において）隣接するゲート６４の両側の２つのソース／ドレイン領域６４が、インターコネクト７２及びビア５１によって、隣接するソースドレインコントロールライン７０に結合されるように、スタガー式パターンで並べられる。
【００９５】
換言すれば、各導電性インターコネクト７２は、１つおきのソース／ドレイン領域６４上に配置され、その他のソース／ドレイン領域６４のただ１つに結合する。この、１つのその他のソース／ドレイン領域６４とは、第１列に隣接した第２列に存在し、且つ、そのソース／ドレイン領域６４と同じ行に存在する領域である。この各導電性インターコネクト７２は、１つおきの導電性インターコネクト７２が、第１列の右側に隣接する列の第２ソース／ドレイン領域に接続するように、また、１つおきの導電性インターコネクト７２が、第１列の左側に隣接する列の第２ソース／ドレイン領域に接続するように配置される。
【００９６】
この実施形態では、各セルは、フロートする１つのソース／ドレイン領域４６を含むことが明らかであろう。アレイ１６０は、デュアルビットの電荷捕獲メモリセルアレイに一般的に用いられる、公知の、プログラミング、読み出し、及び消去技術を使用して制御される。より詳細には、周辺領域６６内の制御回路は、ワード線回路１２２、ソース／ドレイン制御回路１２６、電流センサ１２４、プログラム制御回路１２８、読み出し制御回路１３０、消去制御回路１３２、分圧回路１４０、正の動作電源（Ｖｃ）への接続部１３４、負の動作電源（−Ｖｃ）への結合１３８、及びアースへの接続部１３６を含み得る。そのようなコンポーネントの各々は、本文中に開示した各機能を実施するために、公知の回路を利用し得る。
【００９７】
アレイ制御回路は、作動時に、各ワード線６８及び各ソース／ドレイン配線７０を、分圧器１４０が供給する電圧またはアースに選択的に結合するように作動する（あるいは、アレイ５０のその他の構造との電気的相互作用のみによって電位が影響を受けるように、ワード線６８またはソース／ドレインコントロールライン７０を、全電源とアースから分離するように、作動する）。この結合は、アレイ５０内の各メモリセル５２の消去、選択的プログラム、および、選択的読み出しができるように行われる。アレイ制御回路は、選択したソース／ドレインコントロールライン７０を電流センサ１２４に結合するようにも作動し、これによって、選択したメモリセル５２のプログラム状態を示す選択したソース／ドレイン配線７０の電流を測定できる。
【００９８】
このデュアルビットの実施形態は、マスキング、パターニング、及び、導電性インターコネクト７２及びビア５１の形成ステップに、わずかな変更を加えた、上述の製造技術を用いて製造されることも明らかであろう。
【００９９】
要約すれば、本文中の教示によって、従来のメモリアレイが行方向であったのに対して、列方向において、チャネル領域の隣接する面に配置された、ソース／ドレイン領域を含む、独特で小型化されたメモリセルアレイが提供される。更に、ソース／ドレイン領域は各々、導電性のソース／ドレインコントロールラインに結合されており、これにより、抵抗が大きなビット線に関連する問題点を解消する。
【０１００】
本発明を特定の好適な実施形態に関して示し、説明したが、明細書を読み、理解すれば、当業者であれば、等価物及び変形例を思いつくであろうことは明らかである。例えば、シリコン基板に形成されたアレイのセルが示されるが、本発明の教示を、例えば、バルクシリコン半導体基板、シリコンオンインシュレータ（ＳＯＩ）半導体基板、シリコンオンサファイア（ＳＯＳ）半導体基板、及び、従来技術で周知のその他の材料から形成された基板、を含む、適切な半導体基板に形成され得る、その他の絶縁メモリセル構造に応用できることは明らかであろう。本発明は、そのような等価物及び変形例の全てを含み、また、以下の請求の範囲によってのみ、制限される。
【図面の簡単な説明】
【０１０１】
【図１ａ】従来技術による、ビット線酸化物構造を備えた電荷捕獲絶縁メモリセルの行の一部の概略的断面図。
【図１ｂ】従来技術による、平面構造を備えた電荷捕獲絶縁メモリセルの行の一部の概略的断面図。
【図２】スタガー式ローカル接続構造のメモリアレイの第１の一般的実施形態を示したブロック図。
【図３】スタガー式ローカル接続構造のメモリアレイの一般的な実施形態の上面図。
【図４ａ】図３のスタガー式ローカル接続構造のメモリアレイの行方向の電荷捕獲の実施形態の断面図。
【図４ｂ】図３のスタガー式ローカル接続構造のメモリアレイの行方向の電荷捕獲の実施形態の断面図。
【図４ｃ】図３のスタガー式ローカル接続構造のメモリアレイの列方向の電荷捕獲の実施形態の断面図。
【図４ｄ】図３のスタガー式ローカル接続構造のメモリアレイの列方向の電荷捕獲の実施形態の断面図。
【図５ａ】図３のスタガー式ローカル接続構造のメモリアレイの行方向のフローティングゲートの実施形態の断面図。
【図５ｂ】図３のスタガー式ローカル接続構造のメモリアレイの行方向のフローティングゲートの実施形態の断面図。
【図５ｃ】図３のスタガー式ローカル接続構造のメモリアレイの列方向のフローティングゲートの実施形態の断面図。
【図５ｄ】図３のスタガー式ローカル接続構造のメモリアレイの列方向のフローティングゲートの実施形態の断面図。
【図６】図３のスタガー式ローカル接続構造の電荷捕獲の実施形態を製造する一般的なプロセスステップを示したフローチャート図。
【図７】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図８】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図９】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図１０ａ】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図１０ｂ】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図１１ａ】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図１１ｂ】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図１２ａ】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図１２ｂ】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図１３ａ】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図１３ｂ】製造中のスタガー式ローカル接続構造の電荷捕獲の実施形態の断面図。
【図１４】図３のスタガー式ローカル接続構造の、フローティングゲートの実施形態を製造する一般的な処理ステップを示したフローチャート。
【図１５】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図１６】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図１７】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図１８】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図１９ａ】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図１９ｂ】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図２０ａ】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図２０ｂ】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図２１ａ】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図２１ｂ】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図２２ａ】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図２２ｂ】製造中のスタガー式ローカル接続構造のフローティングゲートの実施形態の断面図。
【図２３】スタガー式ローカル接続構造のメモリアレイの、第２の一般的実施形態を示すブロック図。
【図１ａ】
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【図１ｂ】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０ａ】
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【図１０ｂ】
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【図１１ａ】
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【図１１ｂ】
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【図１２ａ】
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【図１２ｂ】
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【図１３ａ】
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【図１３ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９ａ】
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【図１９ｂ】
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【図２０ａ】
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【図２０ｂ】
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【図２１ａ】
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【図２１ｂ】
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【図２２ａ】
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【図２２ｂ】
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【図２３】
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【国際調査報告】
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