(57)【要約】  この発明は、ドレイン（８）、サブチャネル領域（１０）、ボディ（１２）およびソース（１４）を備えるトレンチＭＳＯＳＥＴに関する。コントロールおよびシンクＦＥＴとしてＭＯＳＦＥＴの使用のために性能指数を向上させるために、トレンチ（２０）は、ドリフト領域（１０）に隣接して誘電膜（２４）で部分的に満たされ、勾配をつけられた不純物拡散プロファイルがドリフト領域（１０）内で用いられる。
2007512701.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のソース領域と、
前記ソース領域に隣接し、前記第１導電型と逆の第２導電型のボディ領域と、
前記ボディ領域に隣接し、排他独占的に前記第１導電型のドリフト領域と、
前記ドリフト領域に隣接する前記第１導電型のドレイン領域であって、前記ボディ領域および前記ドリフト領域が前記ソース領域と該ドレイン領域との間に配置され、前記ドリフト領域よりも高い不純物拡散濃度である前記ドレイン領域と、
前記ソース領域から前記ボディ領域を介して前記ドリフト領域へと延びる複数の絶縁トレンチであり、各トレンチが側壁を有し、前記側壁の表面の絶縁膜と、前記絶縁側壁との間の導電性のゲート電極と、を備える、前記絶縁トレンチと、を備え、
各トレンチの基底は、前記ボディ領域と前記ドレイン領域との間の前記ドリフト領域の略々全ての長差で隣接する絶縁性プラグが充填され、前記各ゲート電極は、前記ソース領域と前記ボディ領域とに隣接する前記プラグの上部の前記トレンチ内に備えられる、絶縁ゲート電界効果トランジスタ。
【請求項２】
前記ドリフト領域における不純物拡散濃度は、ドレイン領域に隣接する部分よりもボディ領域に隣接する部分の方が、より低い請求項１に記載の絶縁ゲート電界効果トランジスタ。
【請求項３】
前記ボディ領域の不純物拡散濃度は、０．５×１０１７から３×１０１７ｃｍ−３の範囲内にあり、前記ドリフト領域の不純物拡散濃度は、１０１５から２×１０１７ｃｍ−３の範囲内である、請求項１および請求項２の何れかに記載の絶縁ゲート電界効果トランジスタ。
【請求項４】
前記プラグは、前記ドレイン領域に隣接する前記側壁表面の前記絶縁膜間に充填された誘電性のフィラー［filler―詰め物・充填物―］である請求項１ないし請求項３の何れかに記載の絶縁ゲート電界効果トランジスタ。
【請求項５】
逆向きの第１および第２の主面を有する半導体のディを有するものにおいて、
前記ソース領域は前記ボディ領域の上方で前記第１の主面にあり、前記ボディ領域は前記ドリフト領域の上部にあり、前記ドリフト領域は前記ドレイン領域の上部にあると共に、
前記トレンチは前記第１の主面から前記第２の主面の方に向かい前記ソース領域、前記ボディ領域、前記ドリフト領域を介して延びている、請求項１ないし請求項４の何れかに記載の絶縁ゲート電界効果トランジスタ。
【請求項６】
複数のセルを有し、各セルは前記絶縁トレンチにより囲まれたセルの中心にソース領域を有している、請求項５に記載の絶縁ゲート電界効果トランジスタ。
【請求項７】
前記セルは、六角形の幾何学配置を有する、請求項６に記載の絶縁ゲート電界効果トランジスタ。
【請求項８】
前記トレンチはその複数の側壁上にゲート酸化膜を有し、前記ドリフト領域に隣接する前記トレンチの前記基底は前記トレンチの何れかの側における前記側壁面上の前記ゲート酸化膜間をフィラー酸化膜で充填されている、請求項６または請求項７に記載の絶縁ゲート電界効果トランジスタ。
【請求項９】
交互にトレンチおよびソース領域を用いて前記第１の主面を横切るストライプとして配置された、複数のセルを有する、請求項に記載の絶縁ゲート電界効果トランジスタ。
【請求項１０】
前記セルのピッチは０．２から０．７ミクロンの範囲内である、請求項６ないし請求項９の何れかに記載の絶縁ゲート電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチ絶縁ゲート電界トランジスタ（ＩＧＦＥＴ―Insulated Gate Field Effect Transistor―）に関し、排他的ではないが特に、コントロールおよびシンクＦＥＴ（Control and Sync FETs）として使用のためのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）構造に関する。
【背景技術】
【０００２】
低電圧トレンチＭＯＳＦＥＴは、一般に、例えばパーソナルコンピュータのような電子機器への電源における電圧調整モジュール（ＶＲＭ―Voltage Regulator Module―）に用いられている。一般に１対のＭＯＳＦＥＴが用いられ、コントロールＦＥＴおよびシンクＦＥＴとして既知である。これらのＦＥＴの理想的な特性は、わずかに異なる。シンクＦＥＴについては、電力損失の伝導ができるだけ低くなるべきである。電力損失の伝導は特定のオン抵抗（Ｒｄｓ，ｏｎ）に比例しているので、このパラメータは低減されるべきである。一方、コントロールＦＥＴについては、スイッチング損失は最小化されるべきであり、これはゲート・ドレイン間の電荷密度（Ｑｇｄ）に比例する。
【０００３】
性能指数（ＦＯＭ―Figure Of Merit―フィガ・オブ・メリット、良度指数、性能係数）は、トランジスタがＶＲＭの中で如何に最適に用いられているのかの表示を提供するため、多数のＲｄｓ，ｏｎおよびＱｇｄとして定義されている。これらが小さければ小さいほどＦＯＭが良いことは注目される。改善された性能指数を提供する構造が必要である。
【０００４】
一般的なトランジスタに関してトレンチＭＯＳＦＥＴの寸法を低減する傾向（drive―流れ―）がある。この明細書で考えられる装置の文脈において、その主な利益はアクティブ領域を縮小させてＲｄｓ，ｏｎを低減させることである。このように低減されたサイズのトレンチＭＯＳＦＥＴは、例えば、遠紫外線リソグラフィーを用いて、製造可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このサイズの縮小は、コントロールＦＥＴにとっては必ずしも魅力的ではなく、それは、従来の構造において、ゲート・ドレイン電荷密度Ｑｇｄ  がサイズの縮小にともなって急激に増加するからである。したがって、この構造のサイズを単純に縮小させることは、期待できる程度に大きな改善を与えることはない。
【０００６】
このように、ＶＲＭに関するＦＥＴの改善された特性を与えるための、改善された構造が必要である。
【課題を解決するための手段】
【０００７】
この発明によれば、第１導電型のソース領域と、前記ソース領域に隣接し、前記第１導電型と逆の第２導電型のボディ領域と、前記ボディ領域に隣接し、排他独占的に前記第１導電型のドリフト領域と、前記ドリフト領域に隣接する前記第１導電型のドレイン領域であって、前記ボディ領域および前記ドリフト領域が前記ソース領域と該ドレイン領域との間に配置され、前記ドリフト領域よりも高い不純物拡散濃度である前記ドレイン領域と、前記ソース領域から前記ボディ領域を介して前記ドリフト領域へと延びる複数の絶縁トレンチであり、各トレンチが側壁を有し、前記側壁の表面の絶縁膜と、前記絶縁側壁との間の導電性のゲート電極と、を備える、前記絶縁トレンチと、を備え、各トレンチの基底は、前記ボディ領域と前記ドレイン領域との間の前記ドリフト領域の略々全ての長差で隣接する絶縁性プラグが充填され、前記各ゲート電極は、前記ソース領域と前記ボディ領域とに隣接する前記プラグの上部の前記トレンチ内に備えられる、絶縁ゲート電界効果トランジスタが提供される。
【０００８】
この発明は、低減された表面電界（ＲＥＳＵＲＦ―reduced surface field―）効果を用いているが、従来のＲＥＳＵＲＦトランジスタとは違って、ＲＥＳＵＲＦは非最善であり、ドリフト領域に隣接するトレンチがゲート電極ではなく絶縁膜を用いて満たされている。さらに、顕著に低減された表面電界（ＲＥＳＵＲＦ）効果を得るためにドリフト領域が両方の導電型のストライプを有する、いくつかの装置とは違って、この発明は単一の導電型のドリフト領域を用いている。
【０００９】
この発明で達成される高い非最善性のＲＥＳＵＲＦにもかかわらず、この装置は、それでもやはり、従来のトレンチＭＯＳＦＥＴと比較すれば、同一の降伏電圧に関して、低減されたＲｄｓ，ｏｎを獲得する。ドリフト不純物拡散濃度は、従来のＦＥＴに比較して高くされてもよく、このことはＱｇｄに寄与できるが、これはゲートとドレインとの間の厚い誘電膜によって補償されてもよい。
【００１０】
この装置は、ドリフト領域におけるｎ型とｐ型の不純物拡散を用いる装置よりも製造するのに遙かに簡単な方法でこの結果を獲得する。
【００１１】
このプラグは、ドレインに隣接する側壁面上の絶縁膜の間のトレンチを満たす誘電性の詰め物（filler）であっても良い。代替的には、このプラグはトレンチの基底の全体を満たしても良く、さらに、前記ボディ領域と前記ソース領域とから前記ゲート電極を絶縁するために前記プラグの上部のみに提供される側壁絶縁膜であっても良い。
【００１２】
好ましくは、ドリフト領域内の不純物拡散濃度は非画一的であり、さらに好ましくは線形で勾配をつけられ、好ましくはボディ領域に隣接する部分よりもドレイン領域に隣接する部分で不純物拡散濃度がより高くなっている。このＱｇｄ値は消耗電荷［depletion charge］により顕著な範囲で決定され、この値は勾配のある不純物拡散のプロファイルを用いて準備され、このプロファイルはＱｇｄにおける改善を達成する。
【００１３】
（後述される）計算は、この発明がＱｇｄにおけるいくつかの改善と共にＲｄｓ，ｏｎにおける顕著な改善を達成できることを示している。したがって、この発明による装置の性能指数は先行技術の装置を上回って顕著に改善される。
【００１４】
実施形態において、ボディ不純物拡散濃度は、０．５×１０１６〜３×１０１７ｃｍ−３の範囲であり、ドリフト不純物拡散濃度は、１０１５〜２×１０１７ｃｍ−３の範囲である。特定の値が、Ｒｄｓ，ｏｎとＱｇｄとの間に適切なトレードオフを提供するために選択されても良い。
【００１５】
特に、トランジスタは複数のセルを有していても良く、各セルは絶縁トレンチにより囲まれたセルの中心にソース領域を有している。
【００１６】
これらセルは、六角形の幾何学的配置、または、回転された四角形の幾何学的配置を有していても良い。
【００１７】
代替的には、これらセルは、交互のソースおよびトレンチを伴って前記第１の主面を横切って横方向に配置されたストライプであっても良い。
【００１８】
このセルピッチは、典型的には高い方へ３０Ｖ以下の降伏電圧に関して、０．２〜０．７ミクロンの範囲内であっても良い。より高い降伏電圧のために、このトレンチは、他の部分よりもずっと深くても良く、このことは結果として、例えば、１．５ミクロン以下まで増加されたセルピッチについての、または、依然としてより高い降伏電圧のためにさらにより高くする、要求を導いている。
【００１９】
トレンチは、側壁上にゲート酸化膜を有していても良く、ドリフト領域に隣接するトレンチの基底は、側壁面上のゲート酸化膜の間の充填酸化膜で満たされていても良い。代替的には、窒化物［nitride］またはオキシナイトライド［oxynitride―酸化窒化物―］が詰め物として用いられても良い。
【発明を実施するための最良の形態】
【００２０】
この発明の実施形態は、純粋に例示の方法により、添付図面に従って以下に説明される。  これらの図面は概略であり、縮尺ではないことに注意せよ。同じ参照番号は、異なる図面における同一または類似の機能のために用いられる。
【００２１】
図１は、この発明の第１実施形態による半導体装置の全体にわたる断面を示している。シリコン半導体ボディ２は、逆向きにされた［opposed］第１の主面４と第２の主面６を有する。ｎ＋ドレイン領域８は、第２の主面に隣接している。ｎ−ドリフト領域１０はドレイン領域８の上面［top］に、ｐボディ領域１２はドレイン領域の上面に、ｎ＋ソース領域１４はボディ領域１２の上面に備えられる。ソースコンタクト１６はソース領域１４に接するように第１の主面４に備えられ、ドレインコンタクト１８はドレイン領域に接するように第２の主面６に備えられている。ソースコンタクト１６はまた、ボディ領域１２に接続される。
【００２２】
トレンチ２０は、第１の主面４からソース領域１４、ボディ領域１２およびサブチャネル領域１０を介して延びており、ドレイン領域・ドリフト領域の接触面２６に隣接またはそれよりも深い側壁２２および基底２４を有している。ゲート酸化膜２８は、側壁２２に備えられる。トレンチ２０の基底は、ドリフト領域１０に隣接して、酸化物誘電性充填物［oxide dielectric filler］３０が充填される。誘電性充填物３０の上部には、ソース領域１４およびボディ領域１２に隣接して、多結晶シリコンゲート３２が設けられている。ゲートコンタクト３８はゲート３２に接している。
【００２３】
図２に示されているように、具体的な実施例において、複数のセル４０が第１の主面を横切って延びて、ソース領域１４とトレンチ２０とが交互になった複数のストライプを画定する。このセルのピッチは、０．５ミクロンであり、トレンチは、１．２ミクロンの深さと、０．２５ミクロンの幅である。Ａ−Ａ線は、図１の断面が与えられるところを示している。技術の熟練した者が十分に意識することになるように、これらのサイズは必要に応じて変更可能である。
【００２４】
ｐ型ボディ領域１２は、０．６ミクロンの深さまで延びて、第１の主面４で露出されているので、この領域はＡ−Ａ線から離隔された位置でソースコンタクト１６に接続可能となっている。明瞭のために、ソースコンタクト１６は、図２には示されていない。
【００２５】
不純物拡散プロファイルは、図３に深さの関数として示されている。ドリフト領域１０の不純物拡散濃度は、ボディ１２とドリフト領域１０との接合での５×１０１５ｃｍ−３から変化して、ドリフト−ドレインのインターフェース２６でおよそ１０１７ｃｍ−３の値へと線形に増加する。ドレイン領域は不純物拡散された１０１９ｃｍ−３のｎ型であり、ボディ領域は１０１７ｃｍ−３のｐ型であり、ソースは高濃度で不純物拡散された１０２１ｃｍ−３のｎ型である。
【００２６】
この特定の実施例において、降伏電圧ＢＶは、ｐ型ボディ領域１２／ドリフト領域１０の接合の近傍で生ずる降伏に伴って、２５Ｖであるものとして計算されていた。基板抵抗を含んだ１．１ｍΩ．ｍｍ２のＲｄｓ，ｏｎの値は１０Ｖのゲート−ソース電圧に関して計算されたものであり、Ｑｇｄは１２Ｖのドレイン−ソース電圧に関して２．２ｎＣ／ｍｍ２となるように計算されたものである。これは、２．４ｍΩ．ｎＣの性能指数を与える。これは、具体例としての２００ｎｍの厚いトレンチ基底酸化膜と、同一のピッチ、トレンチ幅、降伏電圧を伴うが一定のドリフト不純物拡散濃度を伴う従来のトレンチＭＯＳＦＥＴに関する６．３ｍΩ．ｎＣと同じ水準にみえる［compare―匹敵する・比較する―］。    
したがってこの発明は、非常に顕著に改善された性能指数を付与する。
【００２７】
第２の実施形態においては、ストライプの幾何学配置の代わりに、図４に示されるように六角形の幾何学配置を示すセル配置が用いられる。各六角形セルの中心は、ソース領域１４とボディ領域１２とドリフト領域１０との積層を含み、トレンチ化されたゲート３２の相互接続マトリクスは、これらセルを取り囲んでいる。
【００２８】
計算が実行されて、１０Ｖのゲート−ソース電圧に関して基板抵抗を除いて１．４ｍΩ．ｍｍ２のＲｄｓ，ｏｎの値と、１２Ｖのドレイン−ソース電圧に関して１．６ｎＣ／ｍｍ２のＱｇｄを付与する。これは、２．２ｍΩ．ｎＣの性能指数を与える。これは、図１の実施形態よりもむしろ良好である。ｐ型ボディ１２の不純物拡散濃度は、しきい値が必要とされるときには、わずかに増加させられても良い。代替的に、ｎ型の代わりにｐ型多結晶シリコンが、しきい値をやはり増加させるゲート導電層のために用いられることもできる。
【００２９】
最近刊行されたＬＤＭＯＳ構造（ルディクヒュイツ［Ludikhuize］ＡＷ，ＩＳＰＳＤ３０１〜３０４頁、２００２年）の性能指数は、２２ｍΩ．ｎＣである。これは、より大きなセルサイズのためであるが、０．５ミクロンピッチへのスケーリング［scaling―拡大・縮小―］でさえ、６．６ｎＣ／ｍｍ２の上昇を付与する。したがって、この発明は、この刊行された値よりもかなり良好な結果を提供する。
【００３０】
この明細書を読んで理解することから、この技術分野における熟練した技術を有する人にとっては、他の変形や変更が明らかとなるであろう。このような変形や変更は、半導体装置の設計、製造、使用において既に知られており、この明細書で説明された特徴に追加してまたはこれに代えて用いられるであろう、等価で他の特徴を含んでも良い。請求項はこの出願において複数の特徴の個別の結合へと明確化されているが、明細書の開示の範囲もまた、この発明が軽減しようとするのと同一の技術的問題の何れかまたはすべてを軽減するか否かについて、明示または黙示またはその一般化の何れかでこの明細書に記載された何れかの新規な特徴またはこれらの特徴の何れかの新規な結合を含むことは理解されるべきである。これにより出願人は、新たな請求項がこの出願の手続の間に、または、この出願から由来される何れかのさらなる出願の手続の間に、このような特徴、および／または、このような特徴の結合の何れかに明確化されるであろうことに注意を喚起する。    
例えば、ｐ型とｎ型とは逆転されてもよい。
【００３１】
シリコンボディの代わりに、この発明はまた、例えばIII−V属の金属材料を含む他の半導体材料を用いても良い。
【００３２】
例えば、トレンチ内の酸化誘電膜は窒化物［nitride］または酸化窒化物［oxynitride］で置き換えられることもできる。これは、Ｑｇｄを増加させるがＲｄｓ，ｏｎを低減させるはずである。逆の効果を有するはずである、低いｋ［low-k］材料が用いられても良い。
【００３３】
多結晶シリコンゲートの代わりに、他の材料が用いられることが可能である。特に、シリサイドゲートが用いられても良い。
【００３４】
さらに、特定の実施形態が分離するゲート酸化膜およびトレンチ充填物を用いているが、トレンチ内での単一の誘電膜を用いるこの発明を実施することもまた可能である。
【００３５】
ｎ個の原理の１つが用いられても良い。この配置において、追加のソースフィールドプレートは、ｎ個のトレンチ以外の１つのトレンチ内に備えられても良い。
【００３６】
この発明はまた、横方向トレンチＭＯＳＦＥＴに適用されてもよい。
【図面の簡単な説明】
【００３７】
【図１】この発明の第１実施形態によるＭＯＳＦＥＴを示す側部断面図である。
【図２】図１の実施形態を示す上面図である。
【図３】第１実施形態によるＭＯＳＦＥＴの不純物拡散プロファイルを示す図である。
【図４】この発明の第２実施形態によるＭＯＳＦＥＴを示す上面図である。
【図１】
2007512701.tif 000003
【図２】
2007512701.tif 000004
【図３】
2007512701.tif 000005
【図４】
2007512701.tif 000006
【国際調査報告】
2007512701.tif 000007
2007512701.tif 000008
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