(57)【要約】通信ネットワーク（２０２）のリンク制御パラメータをダイナミックに調整する方法とシステムである。通信ネットワーク（２０２）は、第１のデータリンク（２１０）を介して、受信器（２１２）に結合される送信器（２０８）を含む。その送信器（２０８）および受信器（２１２）はそれぞれ、その構成要素の動作に影響を与える、少なくとも一つの関連されたリンク制御パラメータを有する。一つの方法に従い、データ信号は、第１のデータリンクを介して送信され、その送信されたデータ信号は取り込まれる。その取り込まれたデータ信号の値は、それらの信号の期待値と比較され、リンク制御パラメータの値は、その送信されたデジタル信号を首尾良く取り込むように調整される。
2007500994.tif 000002
【特許請求の範囲】
【請求項１】
データリンクを介して受信器に結合される送信器を含む通信リンクの動作パラメータをダイナミックに調節する方法であって、それぞれの送信器および受信器が、その動作に影響を与える少なくとも一つの関連されたリンク制御パラメータを有し、該方法は、
それぞれのリンク制御パラメータを初期値にセットすることと、
該データリンクを介してデータ信号を送信することと、
該データリンクを介して送信された該データ信号を受信することと、
該受信されたデータ信号がデータリンクを介して首尾良く通信されたかどうかを決定することと、
該リンク制御パラメータの値を調整することと、
該リンク制御パラメータの値を調整するために、該データリンクを介してデータ信号を送信する動作を繰り返すことと、
該リンク制御パラメータの調整された値のそれぞれに関連される該データリンクを介して、該受信されたデータ信号が首尾良く通信されたかどうかを決定する該動作から、該送信器および該受信器のリンク制御パラメータの最終値を決定することと、
該リンク制御パラメータのそれぞれを、該決定された最終値にセットすることと
を包含する、方法。
【請求項２】
前記通信リンクが光通信リンクを備える、請求項１に記載の方法。
【請求項３】
前記調節されたリンク制御パラメータが、前記送信器に関連されたゲインおよびパルス形成パラメータ、ならびに、前記受信器に関連された入力閾値パラメータを含む、請求項２に記載の方法。
【請求項４】
前記光通信リンクが、光ファイバーケーブルを含む、請求項２に記載の方法。
【請求項５】
前記リンクを介して送信された前記データ信号が、既知の反復パターンを有する擬似ランダムビットパターンを備える、請求項１に記載の方法。
【請求項６】
前記受信されたデータ信号が前記データリンクを介して首尾良く通信されたかどうかを決定することが、該受信されたデータ信号と、該受信されたデータ信号の期待値とを比較することを包含する、請求項１に記載の方法。
【請求項７】
前記リンク制御パラメータの値を調整することが、そのパラメータの値の範囲全体にわたって、それぞれのパラメータの値を調整することを包含する、請求項１に記載の方法。
【請求項８】
前記受信されたデータ信号が、前記データリンクを介して、首尾良く通信されたかどうかを決定することが、前記データ信号が首尾良く取り込まれたかどうかを示すエラー信号を生成することを包含し、それぞれのエラー信号が前記リンク制御パラメータの特定の値に関連されている、請求項７に記載の方法。
【請求項９】
前記送信器および受信器の前記リンク制御パラメータの最終値を決定することが、このパラメータのための前記エラー信号のパス範囲の中央にある、それぞれのリンク制御パラメータのための最終値を選択することを包含する、請求項８に記載の方法。
【請求項１０】
前記それぞれのリンク制御パラメータが優先順位を割り当てられてあって、該リンク制御パラメータのための最終値の順序が、該パラメータに割り当てられた該優先順位によって決定され、より高い優先順位を有するリンク制御パラメータが、より低い優先順位を有するリンク制御パラメータの前に決定される、請求項１に記載の方法。
【請求項１１】
前記リンク制御パラメータが、前記送信器に関連されたゲインおよびパルス形成パラメータ、ならびに、前記受信器に関連された入力閾値パラメータを含み、該入力閾値パラメータが第１の優先順位に割り当てられ、該ゲインが第２の優先順位に割り当てられ、該パルス形成パラメータが第３の優先順位に割り当てられ、該第１の優先順位が該第２の優先順位よりも高く、該第２の優先順位が該第３の優先順位よりも高い、請求項１０に記載の方法。
【請求項１２】
前記リンク制御パラメータのそれぞれが前記決定された最終値にセットされた後に、該リンク制御パラメータの新しい値を決定するためのＴ時間の後、全体の方法を反復することをさらに包含する、請求項１に記載の方法。
【請求項１３】
前記リンク制御パラメータのそれぞれが前記決定された最終値にセットされた後に、システムパラメータに応答して、前記全体の方法を反復することをさらに包含する、請求項１に記載の方法。
【請求項１４】
前記システムパラメータが電圧を備え、前記方法が、規定された範囲の外の値を有する該電圧に対応して反復される、請求項１３に記載の方法。
【請求項１５】
第１のデータリンクを介して受信器に結合される送信器を含む通信ネットワークのリンク制御パラメータをダイナミックに調整する方法であって、それぞれの送信器および受信器が、その動作に影響を与える少なくとも一つの関連されたリンク制御パラメータを有し、該方法は、
該第１のデータリンクを介してデータ信号を送信することと、
該送信されたデータ信号を取り込み、該取り込まれたデータ信号の値とそれらの信号の期待値とを比較することと、
送信されたデジタル信号を首尾良く取り込むために、該リンク制御パラメータの値を調整することと
を包含する、方法。
【請求項１６】
前記取り込まれたデータ信号の値とそれらの信号の期待値とを比較する該動作に応じて、エラー信号を生成することであって、該エラー信号が、該取り込まれたデータ信号が該期待値と等しいかどうかを示す、ことと、
第２のデータリンクを介して該エラー信号を送信することと
をさらに包含する、請求項１５に記載の方法。
【請求項１７】
前記第２のデータリンクが前記第１のデータリンクと等しく、前記エラー信号が該第１のデータリンクを介して送信される、請求項１６に記載の方法。
【請求項１８】
前記リンク制御パラメータの値を調整することが、そのパラメータのための値の範囲全体にわたって、それぞれのパラメータの値を調整することを包含する、請求項１５に記載の方法。
【請求項１９】
前記送信されたデータ信号を取り込むこと、および、前記取り込まれたデータ信号とそれらの信号の期待値とを比較することが、前記データ信号が首尾良く取り込まれたかどうかを示すエラー信号を生成することを包含し、それぞれのエラー信号が前記リンク制御パラメータの特定の値に関連されている、請求項１８に記載の方法。
【請求項２０】
前記リンク制御パラメータの値を調整することが、このパラメータのための前記エラー信号のパス範囲の中央にある、それぞれのリンク制御パラメータのための最終値を選択することとを包含する、請求項１９に記載の方法。
【請求項２１】
前記それぞれのリンク制御パラメータが優先順位を割り当てられてあって、該リンク制御パラメータのための最終値の順序が、該パラメータに割り当てられた該優先順位によって決定され、より高い優先順位を有するリンク制御パラメータが、より低い優先順位を有するリンク制御パラメータの前に決定される、請求項１５に記載の方法。
【請求項２２】
前記リンク制御パラメータが、前記送信器に関連されたゲインおよびパルス形成パラメータ、ならびに、前記受信器に関連された入力閾値パラメータを含み、該入力閾値パラメータが第１の優先順位に割り当てられ、該ゲインが第２の優先順位に割り当てられ、該パルス形成パラメータが第３の優先順位に割り当てられ、該第１の優先順位が該第２の優先順位よりも高く、該第２の優先順位が該第３の優先順位よりも高い、請求項２１に記載の方法。
【請求項２３】
データリンクと、
該データリンクと結合され、データを受信し、かつ該データリンクを介して該データと通信するように動作可能な、送信器と、
該データリンクからデータを受信するために該データリンクと結合され、該受信されたデータを出力するように動作可能な、受信器と、
通信リンクにおける該受信器と結合されるメモリであって、該メモリが、同期化モードの間において、該受信器からデータを受信し、該受信されたデータと該データの期待値とを比較するように動作可能であり、該比較に応じてエラー信号を生成する、メモリと、
該送信器および該受信器と結合され、該メモリと結合されるメモリコントローラであって、該メモリコントローラが、同期化モードの間において、ビットパターンを該送信器に与えるように、ならびに、該送信器および該受信器のリンク制御パラメータの値を調整するために制御信号を与えるように動作可能であり、該メモリからの該生成されたエラー信号の値を用いて、該リンク制御パラメータを最終値に調整する、メモリコントローラと
を備える、システムメモリ。
【請求項２４】
前記データリンクが光ファイバーケーブルを備え、前記送信器が光送信器を備え、前記受信器が光受信器を備える、請求項２３に記載のシステムメモリ。
【請求項２５】
前記メモリコントローラが、前記送信器に関連されたゲインおよびパルス形成リンク制御パラメータ、ならびに、前記受信器と関連された入力閾値リンク制御パラメータ、を調整するように構成される、請求項２４に記載のシステムメモリ。
【請求項２６】
前記メモリがダイナミックランダムアクセスメモリを備える、請求項２３に記載のシステムメモリ。
【請求項２７】
前記メモリが、複数のダイナミックランダムアクセスメモリを含むメモリモジュールを備える、請求項２６に記載のシステムメモリ。
【請求項２８】
前記通信リンクを介して通信されたデータが、データ、アドレス、および制御信号を備える、請求項２３に記載のシステムメモリ。
【請求項２９】
前記メモリコントローラが、アドレスおよび制御バスを介して、前記メモリと電気的に結合される、請求項２３に記載のシステムメモリ。
【請求項３０】
前記メモリコントローラが、前記エラー信号を受信するために前記メモリと電気的に結合される、請求項２９に記載のシステムメモリ。
【請求項３１】
前記データリンクが高周波通信リンクを備え、前記送信器が高周波送信器を備え、前記受信器が高周波受信器を備える、請求項２３に記載のシステムメモリ。
【請求項３２】
前記送信器に与えられた前記ビットパターンが、既知の反復する一連の擬似ランダムビットパターンを備える、請求項２３に記載のシステムメモリ。
【請求項３３】
前記メモリコントローラが、そのパラメータのための値の範囲全体にわたって、それぞれのリンク制御パラメータの値を調整する、請求項２３のシステムメモリ。
【請求項３４】
前記メモリコントローラが、このパラメータのための該関連されたエラー信号のパス範囲の中央にある値に、それぞれのリンク制御パラメータのための最終値を調整する、請求項２３に記載のシステムメモリ。
【請求項３５】
前記それぞれのリンク制御パラメータが優先順位を割り当てられてあって、該リンク制御パラメータのための最終値の順序が、該パラメータに割り当てられた該優先順位によって決定され、より高い優先順位を有するリンク制御パラメータが、より低い優先順位を有するリンク制御パラメータの前に決定される、請求項２３に記載のシステムメモリ。
【請求項３６】
前記メモリコントローラによって調整された前記リンク制御パラメータが、前記送信器に関連されたゲインおよびパルス形成パラメータ、ならびに、前記受信器に関連された入力閾値パラメータを含み、該入力閾値パラメータが第１の優先順位に割り当てられ、該ゲインが第２の優先順位に割り当てられ、該パルス形成パラメータが第３の優先順位に割り当てられ、該第１の優先順位が該第２の優先順位よりも高く、該第２の優先順位が該第３の優先順位よりも高い、請求項３５に記載のシステムメモリ。
【請求項３７】
前記メモリコントローラおよび前記メモリが、前記リンク制御パラメータの最終値を調整するために、前記同期化モードにおいて周期的に動作する、請求項２３に記載のシステムメモリ。
【請求項３８】
前記メモリコントローラおよび前記メモリが、前記リンク制御パラメータの最終値を調整するために、システムパラメータに対応して、前記同期化モードにおいて周期的に動作する、請求項２３に記載のシステムメモリ。
【請求項３９】
前記システムパラメータが電圧を備え、前記メモリコントローラおよび前記メモリが、規定された範囲の外の値を有する該電圧に対応して、前記同期化モードを入力する、請求項３８に記載のシステムメモリ。
【請求項４０】
前記メモリに結合され、前記データリンクに結合される第２の送信器と、前記メモリコントローラおよび該データリンクに結合される第２の受信器とをさらに備える、請求項２３に記載のシステムメモリ。
【請求項４１】
プロセッサバスを有するプロセッサと、
データをコンピュータシステムに入力させるように適合された該プロセッサバスを介して、該プロセッサと結合される入力デバイスと、
該コンピュータシステムからデータを出力させるように適合された該プロセッサバスを介して、該プロセッサと結合される出力デバイスと、
該プロセッサバスと結合されるシステムメモリであって、
該システムメモリが、
データリンクと、
該データリンクと結合され、該プロセッサバスを介して該プロセッサからデータを受信するように、および該データリンクを介して該データを通信するように動作可能な、送信器と、
該データリンクからデータを受信するための該データリンクと結合され、該受信されたデータを出力するように動作可能な、受信器と、
該受信器と結合されるメモリであって、該メモリが、同期化モードの間、該受信器からデータを受信し、該受信されたデータと該データの期待値とを比較するように動作可能であり、該比較に応じてエラー信号を生成する、メモリと、
該送信器、該受信器および該メモリと結合されたメモリコントローラであって、該メモリコントローラが、同期化モードの間、該プロセッサバスを介して、ビットパターンを該送信器に与えるように、ならびに、該送信器および該受信器のリンク制御パラメータの値を調整するために制御信号を与えるように動作可能であり、該メモリから該生成されたエラー信号の値を用いて、該リンク制御パラメータを最終値に調整する、メモリコントローラとを含む、システムメモリと
を備える、コンピュータシステム。
【請求項４２】
前記データリンクが光ファイバーケーブルを備え、前記送信器が光送信器を備え、前記受信器が光受信器を備える、請求項４１に記載のコンピュータシステム。
【請求項４３】
前記メモリコントローラが、前記送信器に関連されたゲインおよびパルス形成リンク制御パラメータ、ならびに、前記受信器と関連された入力閾値リンク制御パラメータ、を調整する、請求項４２に記載のコンピュータシステム。
【請求項４４】
前記メモリがダイナミックランダムアクセスメモリを備える、請求項４１に記載のコンピュータシステム。
【請求項４５】
前記メモリが、複数のダイナミックランダムアクセスメモリを含むメモリモジュールを備える、請求項４４に記載のコンピュータシステム。
【請求項４６】
前記メモリに結合され、前記データリンクに結合される第２の送信器と、前記メモリコントローラおよび該データリンクに結合される第２の受信器とをさらに備える、請求項４１に記載のコンピュータシステム。
【請求項４７】
前記エラー信号が、前記第２の送信器、データリンク、および第２の受信器を介して、前記メモリコントローラと結合される、請求項４６に記載のコンピュータシステム。
【請求項４８】
前記メモリコントローラが、アドレスおよび制御バスを介して、前記メモリと電気的に結合される、請求項４１に記載のコンピュータシステム。
【請求項４９】
前記メモリコントローラが、前記エラー信号を受信するために前記メモリと電気的に結合される、請求項４８に記載のコンピュータシステム。
【請求項５０】
データおよびクロック信号を、前記送信器に転送することと、
データおよびクロック信号を、前記受信器から転送することと、
該送信器および該受信器への、ならびに、該送信器および該受信器からの、該データと該クロック信号との間の個々の遅延を調整することと
をさらに包含する、請求項１５に記載の方法。
【請求項５１】
前記リンク制御パラメータが最終値に調整され、該リンク制御パラメータがそれらの最終値に調整された後に、前記データおよび前記クロック信号との間の遅延が調整される、請求項５０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的にデータ通信システムに関する。より詳細には、システムによって転送されたデータ信号が首尾よく転送されることを確実にするためにデータ通信システムを同期化することに関する。
【背景技術】
【０００２】
従来のコンピュータ１００は、図１において示されるように、システムバス１０４を介して、システムメモリ１０６と結合されるプロセッサ１０２を含む。システムメモリ１０６は、システムバス１０４に結合され、通常のデータバスＤＱ、アドレスバスＡＤＤＲ、および制御バスＣＯＮＴを介して、三つのメモリモジュール１１０Ａ、１１０Ｂ、１１０Ｃと結合されるメモリコントローラ１０８を含む。それぞれのメモリモジュール１１０Ａから１１０Ｃは、複数の個別のメモリデバイス１１２を含み、そのうちの一つは、メモリモジュール１１０Ａ上に示される。メモリデバイス１１２のそれぞれは、通常、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。というのは、ＤＲＡＭは、相対的に安価で、大きな記憶能力を提供するがゆえに、システムメモリ１０６の最大部分を形成するからである。プロセッサ１０２からのリクエストに応じて、メモリコントローラ１０８は、個々に制御バスＣＯＮＴおよびアドレスバスＡＤＤＲ上で、制御信号およびメモリアドレスの形式において（通常は、行アドレスおよび列アドレスの形式において）、メモリモジュール１１０Ａから１１０Ｃの全てに、メモリコマンドを提供することによって、メモリ動作を起動する。そのメモリ動作が書き込み動作である場合、メモリコントローラ１０８はまた、書き込みデータを、データバスＤＱを介してメモリモジュール１１０Ａから１１０Ｃへ与える。メモリモジュール１１０Ａから１１０Ｃの全てがメモリコマンドに応答することを避けるために、メモリコントローラ１０８はまた、通常、アクティブなチップ選択信号を受信するメモリモジュールのみがメモリコマンドに応答するように、制御バスＣＯＮＴの上で、特定のチップ選択信号または同様の選択信号を、メモリモジュール１１０Ａから１１０Ｃのそれぞれに、適用する。メモリモジュール１１０Ａから１１０Ｃのそれぞれは、メモリの「ランク」を指定する同じチップ選択信号を受信するメモリデバイス１１２の各群とともに、一つ以上のチップ選択信号を受信し得る。
【０００３】
従来のプロセッサ１０２は、通常、メモリモジュール１１０Ａから１１０Ｃと比較して、相対的に高速で動作する。なぜならば、システムメモリ１０６へのアクセスは、プロセッサ１０２の高頻度の動作であり、当業者によって理解されるように、メモリ１１０Ａから１１０Ｃのより緩慢な動作速度は、コンピュータシステム１００の動作全体を非常に緩慢にさせてしまう。その結果、システムメモリ１０６に、より迅速にデータを転送させ得るために、データバスＤＱのデータ転送レートまたは回線容量を増加させるのに多くの作動がなされる。データバスＤＱの回線容量を増加させるために、データバスの幅は増加させられ、ＲＡＭＢＵＳ  ＤＲＡＭ（「ＲＤＲＡＭ」）や同期リンクＤＲＡＭ（「ＳＬＤＲＡＭ」）などのように、さらに高速な転送速度を有する新しいタイプのＤＲＡＭ技術が開発されている。データバスＤＱの動作速度が増加するにつれ、しかしながら、ノイズ、信号の歪み、より小さなデータアイ（ｄａｔａ  ｅｙｅ）（データ信号が有効である期間を定義する）、および他の要因が、データバス上でデータを確実に転送することを難しくさせている。
【０００４】
高速のデータ転送レートでより確実にデータを転送することにおいて利用されている一つのアプローチは、データ信号と、データ信号とともに送信されるクロック信号との間の遅延を調整する、適応性のある（ａｄａｐｔｉｖｅ）プロセスである。受信デバイスは、クロック信号に応じて、データ信号を取り込む。そのプロセスは、クロック信号および、データバスＤＱ上で既知値を有する擬似ランダムビットパターンを適用することを含む。擬似ランダムビットパターンおよびクロック信号を形成するデータ信号間のタイミング関係または遅延は、その後、一連の値を介して調整され、そのビットパターンは、それぞれの遅延の値にて取り込まれる。なぜならば、擬似ランダムビットパターンは既知値であり、取り込まれたデータは、そのビットパターンとクロック信号との間の遅延のそれぞれの値にてビットパターンが首尾良く取り込まれたかどうかを決定するために、期待値と比較され得る。ビットパターンが首尾良く取り込まれなかった場合の、ビットパターンとクロック信号との間の遅延の値は、指定された失敗値（ｆａｉｌｉｎｇ  ｖａｌｕｅｓ）であり、ビットパターンが首尾良く取り込まれた場合の値は、指定されたパス値（ｐａｓｓｉｎｇ  ｖａｌｕｅｓ）である。パス値の範囲は、適用されたビットパターンのデータアイを定義し、そのビットパターンとクロック信号との間の遅延の最終値は、ビットパターンの首尾良い取り込みのための遅延を最適化するためのデータアイの中央において選択され得る。このアプローチは、「ＭＥＴＨＯＤ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＦＯＲ  ＲＥＳＹＮＣＨＲＯＮＩＺＩＮＧ  Ａ  ＰＬＵＲＡＬＩＴＹ  ＯＦ  ＣＬＯＣＫ  ＳＩＧＮＡＬＳ  ＵＳＥＤ  ＴＯ  ＬＡＴＣＨ  ＲＥＳＰＥＣＴＩＶＥ  ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬＳ，  ＡＮＤ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＵＳＩＮＧ  ＳＡＭＥ」と題され、Ｍａｎｎｉｎｇによる、米国特許番号第６，３３８，１２７号において、および、「ＭＥＴＨＯＤ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＦＯＲ  ＢＩＴ−ＴＯ−ＢＩＴ  ＴＩＭＩＮＧ  ＣＯＲＲＥＣＴＩＯＮ  ＯＦ  Ａ  ＨＩＧＨ  ＳＰＥＥＤ  ＭＥＭＯＲＹ  ＢＵＳ」と題され、Ｋｅｅｔｈらによる、米国特許番号第６，３７４，３６０号においてさらに詳細に記載され、その全体において、ここに援用される。
【０００５】
上記に示されたＲＤＲＡＭおよびＳＬＤＲＡＭ技術などのように、電気信号を介して、通信するシステムに加えて、メモリコントローラ１０８とメモリモジュール１１０Ａから１１０Ｃとの間での光通信リンクを含む、光ベースメモリシステムはまた、システムメモリ１０６の回線容量を増加させるために開発されている。そのような光ベースのシステムにおいて、しかしながら、メモリコントローラ１０８とメモリモジュール１１０Ａから１１０Ｃとの間の光信号の送受信の問題は、許容できないほどに、高ビットエラーレート（ＢＥＲ）を生じる結果となり、特に、多くの既存のパーソナルコンピュータシステムにおいて見い出されるタイプの並列した多くのメモリモジュールを有するシステムメモリ１０６などのようなシステムの市販化を妨げ続けている。例えば、光ベースのシステムにおいて、光の送受信器は、メモリモジュールのトータル数などのような、システムメモリパラメータにおいて全ての可能な変化を収容するための十分なダイナミックレンジを有するように設計されなければならない。ダイナミックレンジは、当業者に理解されるように、受信者に受信される光信号が必要とする電力などのように、受信者または送信者のパラメータが要求する動作範囲を定義する。十分なダイナミックレンジは、光信号が確実に送受信されることを確実にするために必要とされ、より大きなダイナミックレンジを有する送受信器はさらに高価になり、光ベースのメモリシステムの全体的なコストは増加する。
【０００６】
高い回線容量で確実にデータを転送するが、コンピュータシステムまたは他のコスト考慮型のアプリケーションなどにおいて使用するために、相対的に低コストのシステムメモリが必要とされている。
【発明の開示】
【課題を解決するための手段】
【０００７】
（発明の要約）
本発明の一局面に従い、一つの方法は、通信ネットワークのリンク制御パラメータをダイナミックに調整する。その通信ネットワークは、第１のデータリンクを介して受信器に結合される送信器を含み、その送信器および受信器のそれぞれが、その構成要素の動作に影響を与える、少なくとも一つの関連されたリンク制御パラメータを有する。データ信号は、第１のデータリンクを介して送信され、その送信されたデータ信号は取り込まれる。その取り込まれたデータ信号の値は、それらの信号の期待値と比較され、リンク制御パラメータの値は、その送信されたデジタル信号を首尾良く取り込むように調整される。
【発明を実施するための最良の形態】
【０００８】
図２は、本発明の一実施形態に従い、メモリコントローラ２０４とメモリデバイス２０６との間でデータを転送するための光通信リンク２０２を含むシステムメモリ２００の一部の、機能ブロック図である。光通信リンク２０２は、光ファイバーケーブル２１０または他の適切な光転送媒体を介して、メモリコントローラ２０４から光受信器２１２へ書き込みデータを転送する、光送信器２０８を含み、今度は、以下でさらに詳細に記載されるように、書き込みデータをメモリデバイス２０６に提供する。光通信リンク２０２はさらに、光りファイバーケーブル２１０を介して、メモリデバイス２０６から光受信器２１６へ、読み出しデータを転送するための光送信器２１４を含み、次いで、その読み出しデータをメモリコントローラ２０４へ提供する。先の光ベースのメモリシステムと異なり、システムメモリ２００は、以下でさらに詳細に記載されるように、ビットエラーレートを低減し、電力消費を低くし、光通信リンクにおける温度およびエイジングの影響のためのダイナミックな補償を提供するための、光送信器２０８、２１４および光受信器２１２、２１６の様々な動作パラメータを調整する適応性のある同期化プロセスを実行する。システムメモリ２００は、光通信リンク２０２の実行を最適化するために、この適応性のあるプロセスを実行し、今度は、メモリコントローラ２０４とメモリデバイス２０６との間での、確実な高回線容量データ転送を提供することによって、システムメモリ全体のパフォーマンスを改善する。システムメモリ２００によって実行される適応性のあるプロセスの間、メモリデバイス２０６は、以下でさらに記載されるように、特定のデータ信号が光通信リンクを介して、首尾良く転送されたかどうかを指示するエラー信号ＥＳを、メモリコントローラ２０４に提供する。
【０００９】
システムメモリ２００において、光通信リンク２０２は、メモリコントローラ２０４とメモリデバイス２０６との間で、データを転送するデータバスＤＱに対応する。アドレスバスＡＤＤＲおよび制御バスＣＯＮＴは、メモリコントローラ２０４がアドレス信号および制御信号を個々にメモリデバイス２０６に与える（ａｐｐｌｙ）、電気的バスである。システムメモリ２００の他の実施形態とともに、通信リンク２０２はまた、メモリコントローラ２０４からメモリデバイス２０６へ、アドレス信号および制御信号を通信するための、アドレスバスおよび制御バス、ＡＤＤＲ、ＣＯＮＴを含む。単一のメモリデバイス２０６が図２において示されるが、これは、システムメモリ２００の図示を単に容易にさせるためだけのものであり、システムメモリは通常、複数のメモリデバイスをそれぞれ含む一つ以上のシステムメモリ（図１を参照）を含む。メモリコントローラ２０４は、これらの構成要素のリンク制御パラメータを調整するための、送信器２０８、２１４および受信器２１２、２１６へ与えられる複数の制御信号２１８を生成する。本発明のいくつかの実施形態の以下の記載において、ある詳細が本発明を十分に理解するために提供されるが、当業者は、本発明が、これらの特定の詳細なしでも実施され得ることを理解する。他の例において、十分に既知の構成要素の動作は、本発明を不必要に分かりにくくすることを避けるために、詳細に図示または説明されていない。
【００１０】
システムメモリ２００によって実行される適応的同期化プロセスの全体が記載される前に、光送信器２０８、２１４および光受信器２１２、２１６の動作がさらに詳細に記載される。光送信器２０８、２１４は、光受信器２１２、２１６の動作と同じであり、簡潔さのために、送信器２０８および受信器２１２の動作のみがさらに詳細に記載される。光送信器２０８は、メモリコントローラ２０４からの電気的データ信号のビットストリームを受信し、受信されたビットストリームとともに光キャリア信号を変調し、および、その変調された光キャリアを、光ファイバー２１０へと結合する。通常は、光送信器２０８は、光キャリア信号を生成するための、発光ダイオード（ＬＥＤ）またはレーザーダイオードを含む。光送信器２０８は、光送信器を含むシステムの設計の間に通常、値が定義される、いくつかの動作パラメータを含む。
【００１１】
光送信器２０８の一つの動作パラメータは、その送信器のゲインであり、光ファイバーの光ケーブル２１０へ結合される光キャリア信号に対応する光のパワーを決定する。送信器２０８は、光ファイバーケーブル２１０を介して伝搬し、光受信器２１２によって受信されるための十分なパワーを有する光キャリア信号を提供しなければならない。光送信器２０８のゲインは、光キャリア信号に、光ファイバーの光ケーブル２１０における減衰および光送信器が光ファイバーケーブルと不十分に結合されたことからくるロスなどのような、通信リンク２０２における様々なロスを補償するための十分なパワーを保証する。光送信器２０８の他の動作パラメータは、キャリア信号が光受信器２１２によって確実に検出され復調させるための、必要な形を有する光キャリア信号を光送信器が生成することを確実にする、パルス形成パラメータである。ＬＥＤが光送信器２０８における光生成源として利用される場合、パルス形成パラメータは、ＬＥＤのオンとオフ時との違いを補償する。
【００１２】
光受信器２１２は、光ファイバーの光ケーブル２１０を介して伝搬する、受信された変調光キャリア信号を感知または検出し、その変調された光キャリア信号を、対応する電気信号へ変換し、その信号を、元々の送信されたデータ信号を得るために復調させる。通常、光受信器２１２は、受信された変調光キャリア信号を検出するために、光ダイオードを含む。光受信器２１２に関連される一つの動作パラメータは、特定のビットエラーレートを達成するために、所与のデータレートで確実に受信器が検出する、最小の光パワーを定義する入力閾値レベルまたは感度である。光受信器２１２はまた、リンクモニタを含み、それは、光ファイバーケーブル２１０からの受信された変調光キャリア信号が、必要とされる最小の光電力よりも小さい場合に指示をする回路である。システムメモリ２００における構成要素２０２から２１６の全てを形成するための適切な回路は、当業者によって理解され、そのため、簡潔にするために、そのような回路は、さらに詳細には図示または記載されない。
【００１３】
光送信器２０８、２１４および光受信器２１２、２１６の動作パラメータを適応的に調整することにおいて、システムメモリ２００によって実行される全体のプロセスは、図３のフローチャートを参照して、さらに詳細に記載される。以下の記載において、送信器２０８、２１４および受信器２１２、２１６の動作パラメータは、リンク制御パラメータとして交互に参照され得る。なぜならば、これらのパラメータの価値は、光通信リンク２０２の全体の動作に影響を与え、制御する。光送信器２０８、ケーブル２１０、および光受信器２１２を介して、メモリコントローラ２０４からメモリデバイス２０６へと、書き込みデータの転送を同期化する書き込み動作の間、システムメモリ２００によって実行されるプロセスは、図３を参照してさらに詳細に記載される。そのプロセスは、ステップ３００にて始まり、メモリコントローラ２０４（図２）が光送信器２０８および光受信器２１２に関連される様々なリンク制御パラメータの値を初期化する、ステップ３０２にすぐに進む。いったん、リンク制御パラメータが初期化されると、そのプロセスは、ステップ３０４に進み、メモリコントローラ２０４は、擬似ランダムビットパターンの形式において、同期化のデータを光受信器２０８に適用する。一つの適切な擬似ランダムビットパターンは、当業者に理解されるように、ＳＬＤＲＡＭメモリデバイスを同期化することにおいて利用されるパターンである。適用された同期化データに応じて、光受信器２０８は、光キャリア信号を変調し、今度は、光ファイバーケーブル２１０を介して、光受信器２１２に伝搬される。
【００１４】
ステップ３０４から、そのプロセスは、ステップ３０６に進み、メモリデバイス２０６は、光通信リンク２０２に送信される同期化データを取り込む。より詳細には、光受信器２１２は、元々送信された同期化データに理想的に対応すべき、電気的な受信されたデータ信号を得るために、その受信された変調光キャリア信号を検出、変換、および復調する。そのプロセスは、ステップ３０８に進み、光受信器２１２からの電気的な受信されたデータ信号は、メモリデバイス２０６へ転送され、今度は、受信されたデータ信号の値と、それらの信号の期待値とを比較する。同期化データは既知値を有し、メモリデバイス２０６は、受信されたデータ信号の期待値を生成することができる。例えば、同期化データが、既知の反復する一連のビットを有する擬似ランダムビットパターンである場合、メモリデバイス２０６は、その受信されたデータ信号の期待値を決定することができる。
【００１５】
ステップ３０８における決定がネガティブである場合、受信されたデータ信号がそれらの信号の期待値と等しくないことを意味し、そのプロセスはステップ３１０へ進み、メモリデバイス２０６は、エラー信号ＥＳをアクティブ化する。ステップ３０８における決定がポジティブである場合、それは、受信されたデータ信号が、それらの信号の期待値と等しいことを意味し、そのプロセスはステップ３１２に進み、メモリデバイス２０６は、メモリデバイスエラー信号ＥＳを非アクティブ化する。ステップ３１０またはステップ３１２のいずれかから、プロセスはステップ３１４に進み、リンク制御パラメータの現在の値に関連されるエラー信号ＥＳの現在の値が記憶される。エラー信号ＥＳの値は、メモリデバイス２０６において記憶されて、後にメモリコントローラ２０４へ転送され、あるいは、それらの値が生成される場合に、転送され得ることに注意したい。図２の実施形態において、エラー信号ＥＳは電気的な信号であり、従来の電気的バスを介し、および、光通信リンク２０２を介さずに、メモリコントローラ２０４に適用される。
【００１６】
現在のリンク制御パラメータに関連されたエラー信号ＥＳの値がステップ３１４において記憶された後、そのプロセスはステップ３１６に進み、メモリコントローラ２０４は、リンク制御パラメータの全ての値がテストされたかどうかを決定する。この決定は、それぞれのリンク制御パラメータが、そのパラメータの値の可能な範囲内において、あらゆる可能な値を割り当てられるかどうかを示す。ステップ３１６における決定がネガティブである場合、そのプロセスは、ステップ３１８へ進み、メモリコントローラ２０４は、一つ以上のリンク制御パラメータの値を調整する。そのプロセスは、次いで、戻り、ステップ３１８において確立されたリンク制御パラメータの新しい値のためのステップ３０４から３１６を繰り返す。このように、メモリコントローラ２０４は、繰り返して、リンク制御パラメータの値を調整し、その後、そのリンク制御パラメータの新しい値に従って動作する光通信リンク２０２を介して、メモリデバイス２０６へ同期化データを送信する。リンク制御パラメータの値が調整されるたびに、メモリデバイス２０６は、受信された電気的なデータ信号がそれらの期待値を有するかどうかを決定し、現在のリンク制御パラメータに関連された適切な値を有するエラー信号ＥＳを記憶する。エラー信号ＥＳのアレイはこのように、そのアレイにおけるそれぞれのエラー信号の値をリンク制御パラメータの特定の値と関連させながら、生成される。
【００１７】
ステップ３１６における決定がポジティブになるまで、プロセスはステップ３０４からステップ３１６を実行し続け、それは、全てのリンク制御パラメータが所望される値であることを想定することを意味する。このように、光通信リンク２０２が、全てのリンク制御パラメータの所望される値をテストする場合、ステップ３１６における決定はポジティブであり、プロセスは、ステップ３１９へ進む。ステップ３１９において、メモリコントローラ２０４は、ステップ３０４からステップ３１６の間に生成されたエラー信号ＥＳのアレイを、もはや含まない場合は、エラー信号はメモリコントローラ２０４へ転送される。この時点で、メモリコントローラ２０４は、リンク制御パラメータの最適な値を決定するために、エラー信号ＥＳのアレイを評価する。次いで、プロセスはステップ３２０へ進み、メモリコントローラ２０４は、光送信器２０８および光受信器２１２のリンク制御パラメータを、決定された最適な値にセットする。ステップ３２０から、同期化のプロセスはステップ３２２へと進み、光送信器２０８および光受信器２１２のリンク制御パラメータが、システムメモリ２００の通常の動作の間に利用される値にセットされ、終了する。
【００１８】
いったん、光送信器２０８および光受信器２１２のリンク制御パラメータがセットされると、システムメモリ２００は、光送信器２１４および光受信器２１６のリンク制御パラメータを最適な値に調整する、上に記載されたプロセスと実質的に同じプロセスを実行し、それにより、読み出しデータ転送動作のための光通信リンク２０２を同期化する。光送信器２１４および光受信器２１６のリンク制御パラメータをセットするプロセスは、上記されたものと実質的に同じであり、当業者によって理解されるゆえ、このプロセスは、簡潔さのために、さらに詳細に記載されない。
【００１９】
システムメモリ２００（図２）が同期化のプロセスを実行することは、変化され得、例えばシステムメモリの初期電力を上げる場合などで、周期的になされ得、および、他の一部の要因に応じてなされ得る（例えば、特定の範囲の外での電圧の変動など）。さらに、どのリンク制御パラメータが調整され、および、そのパラメータが調整される順序などを含む、その特定の同期化のプロセスは変化し得、当業者によって理解される。一実施形態において、システムメモリ２００は、光送信器２０８、２１４のゲインおよびパルス形成パラメータを調整し、光受信器２１２、２１６の感度が調整される。この実施形態において、同期化のプロセスは、その許容範囲の全体にわたるそれぞれのリンク制御パラメータを調整し得、そのパラメータのための、関連されたエラー信号ＥＳを記憶する。次いで、それぞれのリンク制御パラメータは、「パス」範囲（”ｐａｓｓｉｎｇ”ｒａｎｇｅ）の中央における値にセットされ、それは、関連されるパラメータの連続的な増加のための、一群の不活性のＥＳ信号に対応する。反復するプロセスは、次いで、これらの初期値から始まる全てのリンク制御パラメータを最適化するために利用され得る。代替的には、優先順位アルゴリズムは、リンク制御パラメータを調整することにおいて、システムメモリ２００によって実行され得る。例えば、全てのリンク制御パラメータは初期の通常の値にセットされ得、光受信器２１２、２１６の感度は、受信器によって低電力消費を達成するために最初に調整され得る。光送信器２０８、２１４のゲインが次に調整され得、パルス形成パラメータを、最初の二つのパラメータに与えられたパフォーマンスのバーニヤ（ｖｅｒｎｉｅｒ）の改良を効果的に得るために、最後に調整される。他のアプローチは、ゲイン、パルス形成、および感度のパラメータのための値の、全ての可能な組み合わせを試し、他の２つのパラメータの全ての可能な値のために、それぞれのパラメータのパス値の最大範囲を確立する。このアプローチは緩慢であり得るが、多くの潜在的な組み合わせが試されるように与えられている。
【００２０】
図２に戻り、参照すると、システムメモリ２００によって実行される適応性のある同期化のプロセスは、光送信器２０８、２１４および光受信器２１２、２１６のリンク制御パラメータをダイナミックに調整することによって、光通信リンク２０２のビットエラーレートを低減させる。というのは、それぞれのパラメータの最終値は、ダイナミックに決定され、その後、システムメモリの通常動作の間、利用される。そのプロセスはまた、システムメモリ２００によって、より低電力消費という結果となる。というのは、リンク制御パラメータの調整は、システムメモリ２００の全ての構成のために、適切な動作を確実にしなければならないリンクの所定値内において、構成要素２０８から２１６のリンク制御パラメータを割り当てる代わりに、リンク２０２の動作を最適化する。例えば、光送信器２０８、２１４のゲインを適応的に調整することによって、送信器の電力消費は低減され、というのは、送信器は、送信器が最小限の光のパワーを提供する従来の光通信リンク（それは、一部の構成において必要とされるよりも、より多くのパワーであり得る）とは異なり、適切な動作を確実にするために、光エネルギーの一定量を提供する必要がないからである。システムメモリ２００のダイナミックな同期化プロセスはまた、光通信リンク２０２における構成要素２０８から２１６の、温度や電圧の影響およびエイジングの影響に合わせて調整し、それは時間の関数によって変化し得る。
【００２１】
光通信リンク２０２を同期化するプロセスは、電気的データ信号およびクロック信号とともに送信されるそれらの間の遅延を調整するための同期化プロセスと組み合わされ得る。電気的データ信号およびクロック信号のそのような同期化のプロセスは、図１の従来のシステムメモリ１０６に関連し、以前に検討された。図２のシステムメモリ２００において、メモリコントローラ２０４と送信器２０８、受信器２１６との間の電気的データ信号の転送は、通常は、受信器２１２、送信器２１４およびメモリデバイス２０６との間の電気的データ信号の転送と同じように、付随のクロック信号に応じてなされる。このように、リンク制御パラメータの同期化のプロセスは、システムメモリ２００の確実性をさらに改善するために、その他の同期化のプロセスとも組み合わされ得る。例えば、送信器２０８、２１４および受信器２１２、２１６のリンク制御パラメータは、第１に、上記のプロセスにしたがって、セットされ得る。リンク制御パラメータの値は、送信器２０８、２１４および受信器２１２、２１６によって導入される遅延に影響し得る。このように、リンク制御パラメータがセットされた後、データ信号およびクロック信号の転送は、メモリコントローラ２０４と送信器２０８、受信器２１６との間のデータ転送のために、および、受信器２１２、送信器２１４と、メモリデバイス２０６との間の電気的データ信号転送のために、同期化され得る。
【００２２】
図４は、図２のシステムメモリ２００を含む、コンピュータシステム４００の機能ブロック図である。コンピュータシステム４００は、特定の計算またはタスクを実行するための特定のソフトウェアを実行することなどのような、様々なコンピュータの機能を実行するためのコンピュータ回路４０２を含む。加えて、コンピュータシステム４００は、キーボードやマウスのような、操作者にそのコンピュータシステムとインターフェースさせるためのコンピュータ回路４０２に結合されるものである、一つ以上の入力デバイス４０４を含む。通常、コンピュータシステム４００はまた、プリンターやビデオ端末である出力デバイスなどのような、コンピュータ回路４０２に結合される一つ以上の出力デバイス４０６を含む。一つ以上のデータ記憶デバイス４０８はまた、通常、外部記憶媒体（図には示されていない）からデータを記憶し、およびデータを引き出すために、コンピュータ回路４０２に結合される。通常の記憶デバイス４０８の例は、ハードディスク、フロッピー（登録商標）ディスク、カセットテープ、読み出し専用コンパクトディスク（ＣＤ−ＲＯＭ）などを含む。コンピュータ回路４０２は通常、従来の電気的な制御、データおよびアドレスバスを介し、システムメモリへデータを書き込み、およびそこからデータを読み出すために提供する、システムメモリ２００に結合される。
【００２３】
前述したように、光通信リンク２０２は、空き容量（ｆｒｅｅ  ｓｐａｃｅ）などのように、光ファイバーケーブル２１０に代わって、他の適切な送信媒体を含み得る。さらに、システムメモリ２００は、光通信リンク２０２を含み、記載および図示され、高周波やマイクロ波リンクなどのような他の高速通信リンクは、光通信リンクに代わって利用され得る。上に記載されたコンセプトは、当業者によって理解されるように、高周波、マイクロ波、および他の高速通信リンクの動作パラメータを適応的に調節するために、等しく適用可能である。本発明の様々な実施形態およびその利点が前述の記載において述べられているが、上記の開示は、図示のみのためのものであり、当業者は、詳細になされ得、本発明の広範な原理内に留まり得る前述の構成要素およびコンセプトの様々な均等物および修正・変化を理解する。例えば、上述の構成要素の一部は、デジタル回路またはアナログ回路を利用して実行され得、または両方の組み合わせを利用して実行され得る。また、適当な場合、適切な処理回路上で実行するソフトウェアを介して実現され得る。それゆえ、本発明は、添付された請求項のみによって制限される。
【図面の簡単な説明】
【００２４】
【図１】図１は、アドレス、制御、およびデータバスを介して、多数のメモリモジュールに結合されるメモリコントローラを有するシステムメモリを含む従来のコンピュータシステムの一部の、機能ブロック図である。
【図２】図２は、本発明の一実施形態に従う、光通信リンクの適応性のある同期化プロセスを実行するシステムメモリの一部の、機能ブロック図である。
【図３】図３は、本発明の一実施形態に従う、図２のシステムメモリによって実行される同期化プロセスを示すフローチャートである。
【図４】図４は、図２のシステムメモリを含むコンピュータシステムの、機能ブロック図である。
【図１】
2007500994.tif 000003
【図２】
2007500994.tif 000004
【図３】
2007500994.tif 000005
【図４】
2007500994.tif 000006
【国際調査報告】
2007500994.tif 000007