(57)【要約】  イメージ感知エレメントは、フォトダイオード又は他の光検出素子のアレイを有し、光検出素子の出力に関してシグマ−デルタ・アナログ／デジタル変換を行う。シグマ−デルタ・アナログ／デジタル変換器は、ピクセル・レベル構造と行レベル構造とに分けられた構成要素を有し、それぞれの行レベル構造は、そのピクセル・レベル構造に接続されて、多重化入力分離型シグマ−デルタ・アナログ／デジタル変換器を形成する。この変換器は、積分器を含むことができ、又は、光検出素子の積分効果に依拠することができる。シグマ−デルタ・アナログ／デジタル変換に必要なフィーバックには、各行レベル構造又は各ピクセル・レベル構造に配置されたデジタル／アナログ変換器を伴うことができる。
2007532025.tif 000002
【特許請求の範囲】
【請求項１】
イメージ・センシング・システムであって、
複数の行に配された複数の感光素子であって、それぞれが入射光に応答して電流を放出する複数の感光素子と、
前記複数の感光素子のそれぞれに対するピクセル・レベル構造であって、前記電流を増幅して、増幅された電流を生成する増幅素子を備えるピクセル・レベル構造と、
前記複数の行のそれぞれに対する行レベル構造であって、前記行のそれぞれの感光素子の前記ピクセル・レベル構造と通信するものであり、前記複数のピクセル・レベル構造のそれぞれからの前記増幅された電流の量子化を行う行レベル構造と、
前記複数の行のそれぞれに対するフィーバック・ループであって、前記行レベル構造から、前記行における前記複数のピクセル・レベル構造のそれぞれの増幅素子へ接続され、フィードバック信号を供給するフィーバック・ループと、
を備え、
それぞれのピクセル・レベル構造、それに対応する行レベル構造、及びそれに対応するフィーバック・ループが、前記行における前記ピクセル・レベル構造に対応する多重化された入力を有するシグマ−デルタ・アナログ／デジタル変換器を形成する、
イメージ・センシング・システム。
【請求項２】
請求項１記載のイメージ・センシング・システムにおいて、
前記ピクセル・レベル構造のそれぞれが、前記増幅素子と並列に接続されるキャパシタを更に備え、
前記行レベル構造のそれぞれが、前記増幅された電流を積分して、積分された増幅された電流を供給する積分器と、前記積分された増幅された電流を量子化する量子化器とを備える、
イメージ・センシング・システム。
【請求項３】
請求項２記載のイメージ・センシング・システムにおいて、前記フィーバック・ループが、前記行レベル構造と前記行の各ピクセル・レベル構造とを接続するデジタル／アナログ変換器バスを備える、イメージ・センシング・システム。
【請求項４】
請求項３記載のイメージ・センシング・システムにおいて、前記フィーバック・ループが、前記行レベル構造に配置され且つ前記量子化器と前記デジタル／アナログ変換器バスとの間に接続されるデジタル／アナログ変換器を更に備える、イメージ・センシング・システム。
【請求項５】
請求項４記載のイメージ・センシング・システムにおいて、
前記ピクセル・レベル構造が、
前記感光素子と前記増幅素子との間に接続され、カラム選択信号に応答し、オンに切り替わって前記感光素子と前記増幅素子とを接続する第１のスイッチと、
前記デジタル／アナログ変換器バスと前記増幅素子との間に接続され、前記カラム選択信号に応答し、オンに切り替わって前記デジタル／アナログ変換器バスと前記増幅素子とを接続する第２のスイッチと、
前記増幅素子と前記行レベル構造との間に接続され、前記カラム選択信号に応答し、オンに切り替わって前記増幅素子と前記行レベル構造とを接続する第３のスイッチと
を更に備える、
イメージ・センシング・システム。
【請求項６】
請求項３記載のイメージ・センシング・システムにおいて、前記フィーバック・ループが、各ピクセル・レベル構造に配置され且つ前記デジタル／アナログ変換器バスと前記増幅素子との間に接続されるデジタル／アナログ変換器を更に備える、イメージ・センシング・システム。
【請求項７】
請求項４記載のイメージ・センシング・システムにおいて、
前記ピクセル・レベル構造が、
前記感光素子と前記増幅素子との間に接続され、カラム選択信号に応答し、オンに切り替わって前記感光素子と前記増幅素子とを接続する第１のスイッチと、
前記デジタル／アナログ変換器と前記増幅素子との間に接続され、前記カラム選択信号に応答し、オンに切り替わって前記デジタル／アナログ変換器と前記増幅素子とを接続する第２のスイッチと、
前記増幅素子と前記行レベル構造との間に接続され、前記カラム選択信号に応答し、オンに切り替わって前記増幅素子と前記行レベル構造とを接続する第３のスイッチと
を更に備える、
イメージ・センシング・システム。
【請求項８】
請求項１記載のイメージ・センシング・システムにおいて、前記感光素子のそれぞれが電流に関して積分を行う、イメージ・センシング・システム。
【請求項９】
請求項８記載のイメージ・センシング・システムにおいて、前記フィーバック・ループが、前記行レベル構造と前記行の各ピクセル・レベル構造とを接続するデジタル／アナログ変換器バスを備える、イメージ・センシング・システム。
【請求項１０】
請求項９記載のイメージ・センシング・システムにおいて、前記フィーバック・ループが、前記行レベル構造に配置され且つ前記量子化器と前記デジタル／アナログ変換器バスとの間に接続されるデジタル／アナログ変換器を更に備える、イメージ・センシング・システム。
【請求項１１】
請求項１０記載のイメージ・センシング・システムにおいて、
前記ピクセル・レベル構造が、
前記デジタル／アナログ変換器バスと前記増幅素子との間に接続され、前記カラム選択信号に応答し、オンに切り替わって前記デジタル／アナログ変換器バスと前記増幅素子とを接続する第１のスイッチと、
前記増幅素子と前記行レベル構造との間に接続され、前記カラム選択信号に応答し、オンに切り替わって前記増幅素子と前記行レベル構造とを接続する第２のスイッチと
を更に備える、
イメージ・センシング・システム。
【請求項１２】
請求項９記載のイメージ・センシング・システムにおいて、前記フィーバック・ループが、各ピクセル・レベル構造に配置され且つ前記デジタル／アナログ変換器バスと前記増幅素子との間に接続されるデジタル／アナログ変換器を更に備える、イメージ・センシング・システム。
【請求項１３】
請求項１２記載のイメージ・センシング・システムにおいて、
前記ピクセル・レベル構造が、
前記デジタル／アナログ変換器と前記増幅素子との間に接続され、前記カラム選択信号に応答し、オンに切り替わって前記デジタル／アナログ変換器と前記増幅素子とを接続する第１のスイッチと、
前記増幅素子と前記行レベル構造との間に接続され、前記カラム選択信号に応答し、オンに切り替わって前記増幅素子と前記行レベル構造とを接続する第２のスイッチと
を更に備える、
イメージ・センシング・システム。
【請求項１４】
請求項１記載のイメージ・センシング・システムにおいて、各光検出素子がフォトダイオードである、イメージ・センシング・システム。
【請求項１５】
請求項１４記載のイメージ・センシング・システムにおいて、
各ピクセル・レベル構造において、前記増幅素子が電界効果トランジスタを備える、イメージ・センシング・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の参照
本出願は、２００３年７月１４日に出願された米国仮特許出願Ｎｏ．６０／４８６，４６８の優先権を主張し、当該仮特許出願の開示内容の全体が本出願に援用されている。
【０００２】
発明の分野
本発明は、シグマ−デルタ（ΣΔ）アナログ／デジタル変換器（ＡＤＣ）の設計に向けられたものであり、より詳細には、ＣＭＯＳイメージ・センサに採用されるピクセル読み出し回路のピクセル・レベルＡＤＣとしての使用に適合された多重化された入力が分離された（多重化入力分離型）（ＭＩＳ）ΣΔＡＤＣの設計に向けられたものである。
【背景技術】
【０００３】
関連技術の説明
電荷結合デバイス（ＣＣＤ）イメージャ（画像装置）は、最初に１９７０年代に防衛部門で開発されたが、しかし、専門の天文学者がＣＣＤカメラを写真フィルム及び写真乾板の代わりに用い始めたときに、彼等の間では、それを受け入れ可能であることがいち早く分かった。写真フィルムよりもＣＣＤカメラを支持する次のような幾つかの利点があった。
【０００４】
・ＣＣＤカメラは、フィルムより最大１００倍高感度である。
・ＣＣＤイメージは、デジタル化するのが容易であり、フィルム処理を無くすことができる。
・ＣＣＤカメラは、ダイナミック・レンジがフィルムより非常に大きく、そのためＣＣＤカメラは、１回の露光で、明るさが弱い細部と明るい細部との両方をより容易に捕らえることができる。
・ＣＣＤイメージャは、空間分解能がフィルムより大きく、そのためＣＣＤイメージャは、より詳細に解像することができる。
【０００５】
過去２０年間にわたり、ＣＣＤは、最も広く用いられているイメージング技術である。ＣＣＤは、改良が続けられ、そして、約８０％の感度（又は量子効率）、非常に高いダイナミック・レンジ（５桁の大きさ）、線形性などのようなＣＣＤの原理的利点は、商業的に入手可能な全てのイメージャの中で相変わらず最高である。しかしながら、ＣＣＤイメージャの最大の欠点は、形態が小さく及び／又は高価格であることである。ＣＣＤセンサはまた、専用のコストの高い製造プロセスを必要とする特化された製造技術に依拠している。ＣＣＤイメージング技術の欠点は、次の通りである。
【０００６】
・特化された製造技術のため高価格である。
・高電力消費である。
・ランダム・ピクセル・アクセスが可能でない。即ち、ピクセルは順次に読み出されねばならず、そのため、ＣＣＤイメージャがイメージ内のピクセルのサブセットに容易にアクセスすることが可能でない。
・イメージャの非常に大きい面積（５０％より多く）が、酸化物パンチスルーを被りやすい薄い又はインターポリマ（inter-poly）の酸化物により覆われることにより生じる、低い歩留まり。
・データが、イメージャからアナログ電荷パケットの形式で転送される。損失に起因して、イメージ・センサの実際のサイズを制限する最大安全シフト距離が存在する。
・比較的遅いフレーム・レート。
【０００７】
電荷結合デバイスは、３０年にわたりイメージ捕捉技術で優勢であったが、しかしながら、１９９０年代の後期には、電荷結合デバイスは、重要な応用においてＣＭＯＳセンサにより置き換えられ始めた。ＣＭＯＳ技術は、その好適な電力と速度とのトレードオフ及び高レベルの集積化が可能なことに起因して、デジタル回路設計についての支配的技術として浮上してきた。その結果、ＣＭＯＳはまた、様々な混合した信号の設計において実施することに向けた著しい努力をしてきた。こうして、アナログの前処理（フィルタリング、増幅、及びＡ／Ｄ変換）及びデジタル処理の両方が、比較的安価なプロセスで製造でき得るシングルチップ設計で組み合わされてきた。また、ＣＭＯＳ技術を用いて、安価で有効なイメージャも作成できる。ＣＭＯＳイメージャの感度、ダイナミック・レンジ、線形性などのようなパラメータはＣＣＤイメージャのそれより劣るが、ＣＭＯＳイメージャは他の利点を示してきた。例えば、ＣＭＯＳイメージ・センサは、全ての半導体チップのうちのほぼ９０％を生産する標準的な製造設備で作ることができ、このことは、ＣＭＯＳイメージ・センサの設計及び製造コストを著しく低減する。設計及び製造の費用が低いことと共に、ＣＭＯＳイメージャは次の利点を有する。
【０００８】
・ＣＭＯＳイメージャと比較して消費電力の大きさが２桁小さい。これは、バッテリ給電されるポータブルの応用で非常に有利である。
・イメージ内の関心のあるピクセル領域に対するランダム・アクセスが可能である。ＣＭＯＳイメージャにおいて、光検出器及び読み出し電子装置の両方は各ピクセルの一部である。これは、各光検出器からの電荷を、ランダムにアドレスして読み出すことができる電圧／電流値に変換することを可能にする。カラム及び行のアドレスが可能であることにより、関心のあるウィンドウ（窓）の読み出し（ウィンドウイング（ウィンドウ処理））を可能にする。このウィンドウイングは、イメージ処理（例えば、イメージ圧縮、動作検出、又は目標追跡）を必要とする応用においてより大きい柔軟性を与える。
・ピクセル内増幅及びアナログ／デジタル変換は、より高速のフレーム・レートに適応する。この利点は、マシン・ビジョン（機械視覚）及び動作分析の応用で特に重要である。
・アナログよりむしろデジタル形式でピクセル読み出しデータを搬送することは、高速信号をオフチップに駆動することを簡素化する。
・出力信号は、クロストーク及びピックアップの影響を受けにくい。
・ＣＭＯＳ技術は、ほとんどのデジタル信号処理（例えば、イメージ圧縮、カラー符号化、アンチジッタ・アルゴリズム、多重分解能イメージング、動作追跡、及び無線伝送リンクを介した制御）をオンチップで実行することを可能にする。
【０００９】
小さいピクセル範囲（高い空間解像度）、高いダイナミック・レンジ（低い光強度及び高い光強度の両方に対して同じように良好な応答）、高い線形性、及び高いフレーム・レートは、ＣＭＯＳイメージャの設計に必要な最も重要な特徴である。最近、様々なバッテリ給電型の装置の開発と共に、低い消費電力であることも、重要な要件として現れてきた。従って、ピクセル読み出し回路は、ＣＭＯＳイメージャの重要な設計要素として現れてきており、そして、単一の読み出し回路により動作されるピクセルの数により異なることが多い様々なアプローチが、用いられてきた。設計は、各ピクセルに対する専用の読み出し回路から、ピクセルのブロックを読み出すために用いられる回路までの範囲にわたっていて、様々な設計は、サイズ、パワー及び性能に関して様々なトレードオフを行っている。
【００１０】
今日の消費者向けのカメラ及びセル式電話器のための従来のＣＭＯＳイメージャ・センサのアーキテクチャは、アクティブ・ピクセル・センサ（ＡＰＳ）である。これは、最初に１９８０年代に開発されたものであり、１つの増幅器を各ピクセルに配置したが、チップ上の他の場所でアナログ／デジタル変換を行っている。より進んだチップは、デジタル・ピクセル・センサ（ＤＰＳ）であり、それは、アナログ／デジタル変換をピクセル・レベルで行うことにより、一層の低雑音を達成している。Ｐｉｘｉｍ社は、従来の「ナイキスト」ＡＤＣを各ピクセルで用いている。Ｐｉｘｉｍ社及びＳｍａＬ社は、このナイキストＡＤＣを各ピクセルで用い、多数のイメージを更に処理及び格納することによりダイナミック・レンジを増大している。
【００１１】
Ｗｉｌｌｉａｍ  Ｍａｎｄｌが発明者として記載されている次の４つの米国特許は、イメージ−センサのアーキテクチャに向けたものである。
・米国特許Ｎｏ．５，２４８，９７１「多重化されオーバサンプリングされるアナログ／デジタル変調の方法及び装置（Ｍｅｔｈｏｄ  ａｎｄ  ａｐｐａｒａｔｕｓ  ｆｏｒ  ｍｕｌｔｉｐｌｅｘｅｄ  ｏｖｅｒ−ｓａｍｐｌｅｄ  ａｎａｌｏｇ  ｔｏ  ｄｉｇｉｔａｌ  ｍｏｄｕｌａｔｉｏｎ）」（１９９３年９月２８日）
・米国特許Ｎｏ．５，５１５，０４６「多重化されオーバサンプリングされるアナログ／デジタル変調の方法及び装置（Ｍｅｔｈｏｄ  ａｎｄ  ａｐｐａｒａｔｕｓ  ｆｏｒ  ｍｕｌｔｉｐｌｅｘｅｄ  ｏｖｅｒ−ｓａｍｐｌｅｄ  ａｎａｌｏｇ  ｔｏ  ｄｉｇｉｔａｌ  ｍｏｄｕｌａｔｉｏｎ）」（１９９６年５月７日）
・米国特許Ｎｏ．５，６５９，３１５「多重化されオーバサンプリングされるアナログ／デジタル変調の方法及び装置（Ｍｅｔｈｏｄ  ａｎｄ  ａｐｐａｒａｔｕｓ  ｆｏｒ  ｍｕｌｔｉｐｌｅｘｅｄ  ｏｖｅｒ−ｓａｍｐｌｅｄ  ａｎａｌｏｇ  ｔｏ  ｄｉｇｉｔａｌ  ｍｏｄｕｌａｔｉｏｎ）」（１９９７年８月１９日）
・米国特許Ｎｏ．６，５９７，３７１「アドレス可能なピクセル・マトリクスをデジタルで駆動するシステム（Ｓｙｓｔｅｍ  ｆｏｒ  ｄｉｇｉｔａｌｌｙ  ｄｒｉｖｉｎｇ  ａｄｄｒｅｓｓａｂｌｅ  ｐｉｘｅｌ  ｍａｔｒｉｘ）」（２００３年７月２２日）。
【００１２】
しかしながら、外部キャパシタンスを有する実施形態においては、積分器が各ピクセルに対して与えられる。その結果として、各ピクセルと関連した回路の量が、最小ピクセル・サイズを増大し、フィル・ファクタ（fill factor）を低減する。また、光検出素子が積分効果を有する実施形態においては、入力トランジスタが、行全体にわたって多重化され、従って、クロストークが懸念材料である。更に、Ｍａｎｄｌのものは、非標準のＣＭＯＳ（ＣＣＤとＣＭＯＳの間のもの）を必要とする。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
発明の概要
ピクセル・レベルから離れてアナログ／デジタル変換を実行することにより提供される小さいピクセル・サイズと、アナログ／デジタル変換を各ピクセルで実行することにより提供される高い線形性、低消費電力などに関する利点とを組み合わせることが、本発明の課題である。
【課題を解決するための手段】
【００１４】
上記課題及び他の目的を達成するため、本発明は、多重化入力分離型のΣΔ  ＡＤＣを、各ピクセルではなく各行で用いる。一実施形態においては、入力トランジスタ及び外部キャパシタはピクセル・レベルで与えられ、積分器及び量子化器は行レベルで与えられる。光検出素子が積分効果を有する別の実施形態においては、入力トランジスタはピクセル・レベルで与えられ、量子化器は行レベルで与えられる。
【００１５】
フィードバックに用いられるデジタル／アナログ変換器（ＤＡＣ）は、各行又は各ピクセルのいずれかに対して設けることができる。各行の感光素子は、カラム・バスを介して、ΣΔ  ＡＤＣに用いられる積分器及び量子化器に接続される。各感光素子は、カラム選択（ＣＳ）信号に応答して、その感光素子の増幅器を行バスへ、およびＤＡＣにより与えられるフィードバック信号へ接続するためのスイッチを有する。
【００１６】
本発明は、多重化入力分離型シグマ−デルタＡＤＣを用い、これにより、ナイキストＡＤＣアーキテクチャより大幅に改善されたダイナミック・レンジを提供する。ピクセル・レベルのＡＤＣを有するこのイメージ・センサは、最近のオーバサンプリング・シグマ−デルタＡＤＣと、少ないトランジスタ数のＣＭＯＳイメージャ・ピクセル読み出し回路の設計原理との両方の利点を具現化する。当該アーキテクチャのオーバサンプリングの性質のため、トランジスタは、高いフィル・ファクタで高い解像度を可能にするように小さくすることができる。この設計は、最近の０．１３μのプロセシングで実現することができる。他のデジタル・ピクセル・センサは、より大きい０．２５μのプロセシングに制限される。本設計は、本来的に、高い線形性を有し且つ消費電力が低い。設計のダイナミック・レンジは、本質的に７８ｄＢ又は１３ビットより大きいが、しかし、より高いサンプリング周波数及びより高い電力引き出しで動作させることにより、大きくすることができる。
【００１７】
本発明は、Ｍａｎｄｌ特許の技術を越えた次の利点を提供する。外部キャパシタンスを有する実施形態においては、積分器は、ピクセル・レベルではなく行レベルで与えられることができ、従って、最小ピクセル・サイズを低減し、フィル・ファクタを増大させる。光検出器が積分効果を有する実施形態においては、入力トランジスタがピクセル・レベルで与えられ、従って、クロストークを低減する。全ての実施形態は、ＣＭＯＳのような標準の技術を用いて実現することができる。
【００１８】
ΣΔ  ＡＤＣに関する本発明者の前の研究の成果は、例えば、米国特許Ｎｏ．６，７０７，４０９で見られ、その米国特許Ｎｏ．６，７０７，４０９の開示の全体はここでの開示に援用されている。
本発明の好適な実施形態が、図面を参照して詳細に記載される。
【発明を実施するための最良の形態】
【００１９】
好適な実施形態の詳細な説明
本発明の好適な実施形態が、図面を参照して以下に詳細に説明され、そこにおいて、類似の参照番号は、全体を通して類似の構成要素に対応する。
【００２０】
それぞれの好適な実施形態は、２つの基本原理、即ち、インフラピクセル（ｉｎｆｒａ−ｐｉｘｅｌ（ピクセル内））積分器構造が外部キャパシタンスを用いて実現される一方の基本原理と、光起電力モードでのフォトダイオードの積分効果を用いる他方の基本原理とのうちの１つを用いる。
【００２１】
第１の基本原理は、図１に示されるような、インフラピクセル積分器構造が外部キャパシタンスを用いて実現される既知の１次ピクセル・レベルΣΔ  ＡＤＣ構造のブロック図を参照して説明される。構造１００において、感光素子を表すブロック１０２は、フォトダイオードを含み、且つ、当該フォトダイオードを逆バイアス・モードに保つためのバイアス回路を含み得る。逆バイアス・モードにある間は、フォトダイオードの両端間の電圧は一定に保たれていて、電流は光強度に比例する。変換モードにおいて、ΣΔ  ＡＤＣ１０４が入力信号を変換するとき、この電流は、外部キャパシタ上で積分される。入力ＦＥＴ１０６及び外部キャパシタ１０８は、積分器本体１１０の残りの部分から分けて描かれているが、これは、以下で説明される提案の構造では入力ＦＥＴ１０６及び外部キャパシタ１０８が積分器本体１１０から分離されるからである。積分器１１０の出力は、量子化器１１２により量子化される。デジタル／アナログ変換器（ＤＡＣ）１１４を表すブロックは、ΣΔ  ＡＤＣに必要とされるフィードバック信号を生成する。ＤＡＣは、デジタル出力を検知し、それに応じて電流を生成する。このフィードバック電流は、入力信号電流と共に積分される。その結果生じる信号は、イメージ・センサから出力マルチプレクサ１１６により出力される。
【００２２】
第１の好適な実施形態においては、図１の構造が次のように変更される。即ち、入力ＦＥＴ１０６及び外部キャパシタンス１０８のみ、及びおそらくはＤＡＣ１１４が、各ピクセルに対して設けられ、そして、ΣΔ  ＡＤＣ１０４の残りの部分が、ピクセルから離され、各行に対して与えられて、ＭＩＳ  ΣΔ  ＡＤＣを形成するように変更される。従って、第１の好適な実施形態には２つの変形があり、その１つは、行レベルＤＡＣを用いるものであり、他の１つはピクセル・レベルＤＡＣを用いるものである。第１の好適な実施形態の２つの変形をここで説明する。
【００２３】
ＤＡＣの配置に関して、ＤＡＣをピクセル・サイト（ピクセル位置）から取り出して、それを行で共用する構造にすることができる。これは、図２において参照番号２００で示されるような、一般的な１次ＭＩＳ  ΣΔ  ＡＤＣ構造（外部ＤＡＣを有する）であって、イントラピクセル積分器が外部キャパシタンスを用いる構造をもたらす。入力ＦＥＴ１０６及び外部キャパシタ１０８は、ピクセル・サイト２０２内に、感光ブロック１０２と共に保持される。ΣΔ  ＡＤＣ構造の残りの部分は、行レベルの構造２０４の中にある。
【００２４】
多重化に適応するため、３つの追加のスイッチ２０６、２０８、２１０が、加えられる。これらのスイッチは、読み出しが行われることになっている行内のピクセルを選択するカラム選択信号（ＣＳ）により、駆動される。ピクセルがアイドル状態（ピクセルが選択されていない、即ち、ＣＳがハイ）であるとき、キャパシタ１０８はフローティング状態（浮いている状態）にあり、その極板に蓄えられた電荷は一定に保たれる。また、入力ＦＥＴ１０６は、読み出し線（ＲＯＷ−ＢＵＳ１、ＲＯＷ−ＢＵＳ２（行バス１、行バス２））からの接続を断たれている。ピクセルが読み出されるとき、ＣＳ信号はローになり、入力ＦＥＴ１０６及びキャパシタ１０８を積分器本体に接続する。同時に、ＤＡＣ１１４及び感光ブロック２０２が、積分器１１０の加算ノードに接続される。サンプリング・クロックに従って、量子化器１１２は、積分器１１０の出力を読み出し、出力デジタル値を設定する。入力ＦＥＴ１０６及び選択用トランジスタ２０６、２０８、２１０がＮＭＯＳトランジスタである相補ロジックが可能である。そのような場合、ＣＳ信号は、同様に相補ロジックの性質をおびる。
【００２５】
別の実施形態において、ＤＡＣは、ピクセル・サイトに配置することができる。これは、図３において参照番号３００で示されるようにな、一般的な１次ＭＩＳ  ΣΔ  ＡＤＣ構造（内部ＤＡＣを有する）であって、イントラピクセル積分器が外部キャパシタンスを用いる構造をもたらす。図３の構造３００は、ＤＡＣが、行レベルΣΔ  ＡＤＣ構造３０４に設けられずにピクセル・サイト３０２に設けられている点で、図２の構造２００とは異なる。
【００２６】
図３に示される構造の機能は、図２に示される構造の機能と等価である。入力ＦＥＴ及び選択用トランジスタがＮＭＯＳである相補ロジックが可能である。そのような場合、ＣＳ信号は、同様に相補ロジックの性質をおびる。
【００２７】
第２の好適な実施形態及びその変形を説明する。第２の好適な実施形態は、フォトダイオードの積分効果を用いる点で第１の実施形態とは異なる。
【００２８】
光起電力モードでのフォトダイオードの積分効果を用いる１次ピクセル・レベルΣΔ  ＡＤＣの概略ブロック図が、図４に示されている。感光素子を表すブロック４０２は、フォトダイオードを含み、且つ、フォトダイオードを光起電力モードに保つためのバイアス回路を含み得る。光起電力モードにあるとき、フォトダイオードの端子はフローティング状態にあり、フォトダイオード内部で蓄積される電荷は光強度に比例する。端子電圧は電荷に比例し、従って、端子電圧は光強度に比例する。変換モードでは、ΣΔ  ＡＤＣが入力信号を変換するとき、フォトダイオードの端子電圧が量子化器４１２により検知され、量子化器４１２はその出力を生成する。入力ＦＥＴ１０６は量子化器４１２の本体４１４の残りの部分から分けて描かれているが、これは、提案されるＭＩＳ  ΣΔ  ＡＤＣ構造において分離され得るからである。デジタル／アナログ変換器（ＤＡＣ）１１４を表すブロックは、ΣΔアナログ／デジタル変換に必要なフィードバック信号を生成する。ＤＡＣは、デジタル出力を検知し、それに応じて、ダイオードに蓄積される又はダイオードから取り去られる電荷パケットを生成する。
【００２９】
ＤＡＣの配置に関連して、ＤＡＣをピクセル・サイトから取り出して、それを行で共用する構造にすることができる。これは、図５において参照番号５００で示されるような、積分器としてのフォトダイオードを有する一般的な１次ＭＩＳ  ΣΔ  ＡＤＣ構造（外部ＤＡＣを有する）をもたらす。
【００３０】
この設計において、入力ＦＥＴ１０６は、ピクセル・サイト５０２内に、感光ブロック４０２と共にに保持される。多重化に適応するため、２つの追加のスイッチ２０８、２１０が加えられる。これらのスイッチは、読み出すことになっている行内のピクセルを選択するカラム選択信号（ＣＳ）により駆動される。ピクセルがアイドル状態（ピクセルが選択されていない、即ち、ＣＳがハイ）にあるとき、フォトダイオードはフローティング状態にあり、その電荷は一定に保たれる。また、入力ＦＥＴは、読み出し線からの接続を断たれる。ピクセルを読み出すことになるとき、ＣＳ信号はローになり、入力ＦＥＴを量子化器の本体に接続する。同時に、ＤＡＣは、フォトダイオードの端子に接続される。サンプリング・クロックに従って、量子化器は、フォトダイオードの端子電圧を読み出し、そして出力デジタル値を設定する。出力デジタル値に従って、ＤＡＣは、或る量の電荷をダイオードに蓄積するか、またはダイオードから取り去る。入力ＦＥＴ及び選択用トランジスタがＮＭＯＳトランジスタである相補ロジックが可能である。そのようなケースにおいて、ＣＳ信号は、同様に相補ロジックの性質をおびる。
【００３１】
別の実施形態において、ＤＡＣは、ピクセル・サイトに配置することができる。これは、図６において参照番号６００で示されるような、積分器としてのフォトダイオードを有する一般的な１次ＭＩＳ  ΣΔ  ＡＤＣ構造（内部ＤＡＣを有する）をもたらす。図６の構造６００は、ＤＡＣ１１４が行のピクセルの間で共用される構造６０４に配置されないでピクセル位置６０２に配置される点で、図５の構造５００とは異なる。
【００３２】
図６に示される構造の機能は、図５に示される構造の機能と等価である。入力ＦＥＴ及び選択用トランジスタがＮＭＯＳトランジスタである相補ロジックが可能である。そのようなケースでは、ＣＳ信号は、同様に相補ロジックの性質をおびる。
【００３３】
当業者は、図２、図３、図５及び図６に示される設計において、フォトダイオードの代わりにフォトゲート（ｐｈｏｔｏｇａｔｅ）や他の感光性素子を用いることもできることを、想像できるであろう。
【００３４】
それぞれが２つの変形を有する２つの好適な実施形態を上記で説明した。次の文面で、これらの実施形態の特定の実現化を説明する。特定の実現化は既存の設計に基づいているが、構成要素は、後に説明される要領でピクセル・レベルから行で共用する構造へ移される。
【００３５】
ΣΔ  ＡＤＣが各ピクセルと関連付けられる既存の設計が、図７において参照番号７００で示される。フォトダイオードは、その両端子間の一定電圧（Ｖｄｄ−Ｖｂｉａｓ２）に起因して、タイミング・シーケンスに拘わらず、常に逆バイアス・モードである。これは、Ｍ４のゲートをＶｂｉａｓ２に保持する負のフィードバックに起因して、Ｍ２が「オン」であるときでさえ、そうである。タイミングに依存して、光電流が、積分キャパシタＣ１へ流れるか、又はＭ１を介してバイアス・ノードＶｂｉａｓ２へ駆動される。積分器は、入力差動対Ｍ４及びＭ５と、能動負荷Ｍ６及びＭ７と、差動対に対する一定電流を与えるＭ３とから成る。キャパシタＣ１は、積分器の出力と負の入力とを接続して、積分に必要な負のフィードバックを実現する。量子化器／ラッチ構造は、トランジスタＭ８、Ｍ９、Ｍ１０、Ｍ１１及びＭ１２から作られる。１ビットＤＡＣは、量子化器の出力が「１」であるとき、空のキャパシタＣ２を、Ｖｂｉａｓ２の電位を有する積分器の加算ノードに接続するように動作する。Ｖｂｉａｓ２に接続されると、キャパシタＣ２は、キャパシタＣ１からＶｂｉａｓ２×Ｃ２に等しい電荷を取り去って、負のΣΔフィードバックを実現する。分離のプロセスにおいて、メモリ素子（キャパシタＣ１）をピクセル・サイトに維持するために注意を払わなければならない。また、外部雑音、利得の不整合、及びクロストークの影響を回避するために、更に、次のＭＩＳ  ΣΔ  ＡＤＣ構造、即ち、分離において、高利得トランジスタＭ４が同様にピクセル内にも保持されるＭＩＳ  ΣΔ  ＡＤＣ構造を提案する。余分のスイッチが、カラム選択を実行するためにＭ４と直列に追加されねばならない。
【００３６】
ＤＡＣの配置と関連して、ＤＡＣが、ピクセル・サイト８０２から、行で共用する構造８０４へと移された実施形態８００が、図８に示さている。
【００３７】
スイッチＭ４’が、カラム選択（ＣＳ）機能を可能にするために、増幅トランジスタＭ４と直列に加えられる。ＭＩＳ  ΣΔ構造が行内の他のピクセルを読み出す場合（保持フェーズ）のように、ＣＳ信号がハイであるとき、フォトダイオードは、Ｍ１を介して固定電圧に逆バイアスされる。キャパシタＣ１はフローティング状態にあって、その電荷を次の積分フェーズのために保存することを可能にする。フォトダイオードの内部に発生された光電流は、キャパシタを充電しない。ＭＩＳ  ΣΔ  ＡＤＣ構造がｋ番目のピクセルを読み出すとき、ＣＳ信号はローになる。トランジスタＭ４’は、トランジスタＭ４を行バスへ連結する。トランジスタＭ４は、トランジスタＭ３、Ｍ５、Ｍ５’、Ｍ６及びＭ７と共に、差動シングルエンド形演算増幅器構造を作り、この構造は、キャパシタＣ１と共に積分器を構成する。選択用トランジスタＭ４’を追加することにより生じる非対称性を均衡させるために、トランジスタＭ５’が追加される。スイッチＭ２’を通じて、上記の構造は、光電流をキャパシタＣ１上で積分する。このフェーズにおいて、ダイオードはバイアス状態を変えない。ダイオードは、保持フェーズでの端子電圧と同じ端子電圧で逆バイアスされる。即ち、フォトダイオードは、逆バイアス・モードで動作する。同時に、ＣＳがローであるとき、スイッチＭ２が、フィードバック信号（ＤＡＣ出力信号）を演算増幅器の加算ノードへ接続して、ＥＯ変換を可能にする。積分フェーズが完了すると、ＣＳ信号はハイになる。全てのピクセルの状態をリセットすることが同時に生じなければならない場合には、オプションのスイッチＭ１９をピクセル・サイトに配置することができる。その他の場合には、リセットする機能をピクセル外で実現することができる。この場合には、各ピクセルは、その状態をリセットするために、別々にアドレスされなければならない。
【００３８】
１ピクセル当たりのＦＥＴの合計数は、リセット機能の実現態様に依存する。リセット機能が各ピクセル内で実現される場合、１ピクセル当たりのＦＥＴの合計数は６である。その他の場合、ＦＥＴの数は５である。
【００３９】
共用型の構造の動作速度を推定するために、各ピクセルが３０フレーム／秒の速度でサンプリングされなければならないと仮定する。１．３メガピクセルの設計を仮定する場合、各行に１０２４ピクセルとなるであろう。従って、共用型の構造は、３２．５５マイクロ秒より短いフル解像度変換を実行しなければならず、３２．５５マイクロ秒は３０．７２ｋＨｚの速度と等価である。１０ビットのフル解像度を実行するため、シングルビット内部量子化器を有する１次ΣΔ  ＡＤＣは、入力信号を少なくとも１０１回オーバサンプリングしなけれならず、それは、結果として３．２ＭＨｚに近いサンプリング速度となる。この速度は、最近のＣＭＯＳ設計で容易に達成される。
【００４０】
ＤＡＣ面積に関する重要性が低い場合、ＤＡＣをピクセル範囲の外に配置させることによる他の重要な利点は、マルチビットＤＡＣ及び量子化器を用いることができることである。これは、同じ解像度のための速度を著しく低減し、又は速度が同じに保たれる場合には解像度を増大させる。１ピクセル当たりのＦＥＴの合計数は５であり、それらのＦＥＴのうちの４個（Ｍ１、Ｍ２、Ｍ２’及びＭ４’）は、小さい面積のスイッチ・トランジスタであり、１個（Ｍ４）は、大きい開ループ利得及び低雑音の設計に適応するためにサイズが十分に大きくあるべき増幅トランジスタである。従って、この設計において唯一のフィル・ファクタを制限する構成要素は、トランジスタＭ４である。
【００４１】
ＤＡＣが多くのピクセルの間で共用されることによりＦＰＮ（固定のパターン雑音）全体が改善されるが、この設計のあり得る欠点は、フィードバック信号がデジタルではなくアナログであり、そのため外部雑音の影響を受けやすいことである。このことは、実効的な解像度の上限につながり得る。従って、図９に示されるように、ＤＡＣをピクセル範囲内に置く代替設計を考え、それでは、構造９００が、ピクセル・レベル構造９０２及び行レベル構造９０４を含む。この設計は、余分のＦＥＴ（Ｍ１６、Ｍ１７及びＭ１８）及びキャパシタＣ２を導入することにより、図８に示される設計より多くのシリコン面積を使う。あり得る欠点は、各ピクセル・サイトと関連した別々のＤＡＣを有することによりＦＰＮを増大させる可能性がある、ということである。実効解像度は、ＤＡＣをピクセルに配置することにより増大され得るが、フィル・ファクタ（面積）及びＦＰＮに関して支払う価格は非常に大きいものである。
【００４２】
追加の実現態様は、図１０において参照番号１０００で示されるような、４つの隣接するピクセルのグループと関連した以前に提案したΣΔ  ＡＤＣに基づくものである。その構造は、４つのフォトダイオード及び４：１ＭＵＸ（マルチプレクサ）を有するブロック１００４と、１ビットＡ／Ｄブロック（量子化器／ラッチ構造）１００４と、ブロック１００２へフィードバックを供給するための１ビットＤ／Ａブロック１００６とで編成される。その設計は、光起電力モードで動作させながらのフォトダイオードの積分効果に基づく。フォトダイオードは、正の利得の入力信号（入射光）を積分し、また、負の利得の１ビットＤＡＣからの電荷を積分して、ΣΔの負のフィードバックを実現する。１ビット量子化器／ラッチ構造は、フォトダイオードの両端子間の電圧を検知し、その値をＶｒｅｆと比較する。電荷対電圧特性は線形ではないが、これは、前に示したように、ΣΔ変換に影響を及ぼさない。上記の比較に応じて、量子化器／ラッチは、デジタル「１」を出力するか「０」を出力するかを決定する。
【００４３】
１ビットＤＡＣはデジタル出力を読み出し、その値が「１」である場合、フォトダイオード（積分器）から固定量の電荷を取り去る。デジタル出力値が「０」である場合、ＤＡＣは、フォトダイオード内に蓄積された電荷の量を変えない。特定的に、その設計は４：１マルチプレクサ構造を実現するが、一般的に、Ｎ：１のマルチプレクサ構造を用いることができるであろう。この設計において、１ビットＤＡＣは、電荷転送デバイス（ＣＣＤに似ている）として実現されるが、経験を積んだ設計者は、他のＤＡＣの設計（例えば、最新のソース／ミラー・トポロジーでの１ビットＤＡＣ）を考えることができるであろう。特定的には、量子化器／ラッチ構造は、ＣＫを介してクロックされる再生フィードバックを用いて実現され、それは、電力を保存し且つ雑音を低減するためにサブスレッショルド方式（ｓｕｂｔｈｒｅｓｈｏｌｄ  ｒｅｇｉｍｅ）で動作している。繰り返すが、多くの他の量子化器／ラッチ構造が同様に可能である。
【００４４】
図１０の設計は、ほどほどのＦＰＮ及び高いクロストークを被る。これらの問題を正すため、設計を分離してＭＩＳ  ΣΔ  ＡＤＣとすることを提案する。この分離の基本的な案が図１１に概念的に示され、その案では、構造１１００は、行レベル・ブロック１００４及び１００６から分離されたピクセル・レベル・ブロック１１０２を有する。
【００４５】
図１１に示される分離において、１ビットＤＡＣはピクセル・サイトの外に配置されている。この特定の実現態様が図１２に示され、その態様では、構造が、ピクセル・レベル・ブロック１２０２と行レベル・ブロック１２０４とに分割されている。もう一度述べるが、元の設計と関連した問題を正すため、読み出し用ＦＥＴ  Ｍ６は、ΣΔ本体の残りの部分から分離されて、ピクセル・サイトに配置される。
【００４６】
図８に示されるＭＩＳ  ΣΔ  ＡＤＣと同様に、余分のスイッチＭ６’を追加して、カラム選択（ＣＳ）機能を可能にする。ｋ番目のピクセルがアイドル状態（ＣＳがハイ）であるとき、入射光により誘発される電荷は、ダイオードのＰＮ接合キャパシタンスに蓄積する。ＭＩＳ  ΣΔ  ＡＤＣが、ｋ番目のピクセルを読み出すとき、およびフォトダイオードの電荷の更新が必要となりそれを行うとき、ＣＳ信号はローになる。そうすることにより、スイッチＭ６’は、入力トランジスタＭ６をＭＩＳ  ΣΔ  ＡＤＣの本体へ接続する。従って、Ｍ６は、Ｍ５、Ｍ７、Ｍ７’、Ｍ９及びＭ１０と共に、１ビット量子化器を構成する。外部の１ビットＤＡＣが量子化器の出力を読み、その出力が論理「１」である場合、固定量の電荷をフォトダイオード（積分器）から取り去り、負のΣΔフィードバックを実行する。出力ビットは、外部メモリ位置又はオンチップ・メモリ位置に格納される。
【００４７】
上記のことから、フォトダイオードがポイント・ツー・ポイント・サンプリングではなく積分サンプリングを実行することが、明らかであろう。しかしながら、ΣΔ  ＡＤＣに固有のオーバサンプリングの性質のため、シンク歪み（ｓｉｎｃ  ｄｉｓｔｏｒｔｉｏｎ）が無視できるほど小さく、例えば、６４のオーバサンプリング比について、シンク歪みパワーは、要求されたダイナミック・レンジより４０ｄＢ小さい。
【００４８】
重要なリセット（ＲＥＳＥＴ）機能は、２つの方法で実現することができる。ピクセルのサイズの問題が際だっている場合、リセット（ＲＥＳＥＴ）・スイッチＭ１を、ＭＩＳ  ΣΔ  ＡＤＣ本体の一部としてピクセルの外に配置することができる（図１２）。この方法では、フォトダイオードがそれらの初期条件にリセットされねばならないとき、各ピクセルを別々にアドレスしなければならず、ピクセルを同時にリセットすることができない。同時のリセットが望まれる場合、リセット・スイッチＭ１をピクセル・サイトに配置することができる。
【００４９】
１ピクセル当たりのＦＥＴの合計数は、リセット機能の実現態様に依存する。リセット機能がピクセル内で実現される場合、１ピクセル当たりのＦＥＴの合計数は４である。そうでない場合、ＦＥＴの合計数は３である。ＭＩＳ  ΣΔ  ＡＤＣを、積分器として作用するフォトダイオードを用い且つピクセル範囲外に配置されたリセット機能を用いて実現することにより、本明細書で説明される設計は、ＡＰＳ設計及びＡＣＳ設計で報告されているフィル・ファクタに近づく潜在能力を有する。本明細書で提示したＭＩＳ  ΣΔ  ＡＤＣ設計が、これまで報告された全てのピクセル・レベルのΣΔ  ＡＤＣ設計の中で最も小さいピクセル・サイズを有するであろうと確信する。
【００５０】
読み出し回路の動作速度は、３０フレーム／秒でのフル解像度を達成するために、３．２ＭＨｚ未満であると推定され、それは、再度述べるが、最近のＣＭＯＳ設計で容易に達成可能である。
【００５１】
もう一度述べると、ＤＡＣをピクセル範囲の外に配置させる場合のあり得る欠点は、実効解像度が低下することである。従って、図１１に示される分離に基づいた更なる設計を提案する。この提案された設計が、図１３において参照番号１３００で示されている。この実現態様においては、１ビットＤＡＣ１３０６は、１次ΣΔ  ＡＤＣを用いて実現され得る最大の実効解像度を達成するために、行レベル構造１３０４ではなくピクセル範囲１３０２内に配置される。その結果として、ＦＥＴの数は６まで増大する。
【００５２】
ＦＥＴの数は、冗長なリセット・スイッチＭ１を取り除くことにより５個に低減することができる。その代わりとして、リセット（ＲＥＳＥＴ）機能は、図１４に示されるように、ＤＡＣ構造を採用することにより実行されることができる。この場合、ピクセルがリセットされるときに、信号ＳＴＯＲＥ（格納）は、信号ＣＳと同じ値及びタイミングとなる。リセット動作中に、トランジスタＭ１７は、フォトダイオードをＶｄｄに接続する電荷蓄積デバイスとしてではなく、スイッチとして動作する。更に、この実施形態においては、リセット機能は、同時に実行されないで、各ピクセルが別々にアドレスされなければならない。
【００５３】
また、ＤＡＣをピクセル・サイトに配置することにより、ＤＡＣトランジスタ間の不整合に起因してＦＰＮの増大が起こりやすくなる。もう一度述べるが、高い実効解像度と、小さいピクセルと、低いＦＰＮとの間のトレードオフに対処する。しかしながら、小さいピクセル及び低いＦＰＮということが、より重要な制約として現れることが予想されるので、ピクセル範囲の外に配置されたＤＡＣを有するＭＩＳ  ΣΔ  ＡＤＣ（図１２）を支持する。
【００５４】
好適な実施形態及びその変形を上記で詳細に説明したが、この開示を見た当業者は、他の実施形態を本発明の範囲内で実現できることを容易に認識するであろう。例えば、上記で説明したように、異なる感光素子を用いることができる。また、異なるトランジスタ技術及び製造技術を本発明に用いることができる。従って、本発明は、添付の特許請求の範囲によってのみ制限されると解釈すべきである。
【図面の簡単な説明】
【００５５】
【図１】図１は、外部キャパシタンスを用いた、単一のピクセルのための既知のΣΔ  ＡＤＣ設計を示す概略図である。
【図２】図２は、図１の設計に基づいていており、且つ行レベル構造に配置されたＤＡＣを有する本発明の第１の好適な実施形態の第１の変形を示す概略図である。
【図３】図３は、図１の設計に基づいていており、且つピクセル・レベル構造に配置されたＤＡＣを有する本発明の第１の好適な実施形態の第２の変形を示す概略図である。
【図４】図４は、積分効果を有するフォトダイオードを用いた、単一のピクセルのための既知のΣΔ  ＡＤＣ設計を示す概略図である。
【図５】図５は、図４の設計に基づいていており、且つ行レベル構造に配置されたＤＡＣを有する本発明の第２の好適な実施形態の第１の変形を示す概略図である。
【図６】図６は、図４の設計に基づいていており、且つカラム・レベル構造に配置されたＤＡＣを有する本発明の第２の好適な実施形態の第２の変形を示す概略図である。
【図７】図７は、図１の概略図に対応する回路図である。
【図８】図８は、図２の概略図に対応する回路図である。
【図９】図９は、図３の概略図に対応する回路図である。
【図１０】図１０は、４つの光検出器のための既知のΣΔ  ＡＤＣ設計を示す回路図である。
【図１１】図１１は、図１０の構成要素の行レベルとカラム・レベルとの間での分離を示す。
【図１２】図１２は、図１１の分離に基づいた、第２の好適な実施形態の第１の変形を示す回路図である。
【図１３】図１３は、図１１の分離に基づいた、第２の好適な実施形態の第２の変形を示す回路図である。
【図１４】図１４は、図１３の実施形態で使用可能なＤＡＣの回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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