(57)【要約】  メモリ装置は、メモリロジックに供給される電源電圧より高い別個の電源電圧を供給されるメモリセル、及び、少なくとも一部のロジックから電力を排除することを伴う低電力状態を有する。それにより、メモリセルの内容を保持するためのリフレッシュ動作は継続して行われるが、電力消費削減のため、メモリ装置へのインターフェースの少なくとも一部は電源が遮断される。
2007517354.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電圧を受ける第１の外部接続；
前記第１電源電圧より低電圧の第２電源電圧を受ける第２の外部接続；
データを記憶するために２次元配列状に編成された複数のメモリセルであり、前記第１電源電圧により電力を供給され、該複数のメモリセルに結合された複数のビット線を介してデータを入力及び出力し、かつ、該複数のメモリセルに結合された複数のワード線を介して制御される、ところの複数のメモリセル；
前記メモリセルに直接的に結合され、該メモリセルに少なくとも信号を伝送する第１ロジックであり、前記第１電源電圧により電力を供給される第１ロジック；及び
前記第１ロジックに結合され、前記複数のメモリセルの中からアクセスするメモリセルを選択するコマンド及びアドレスを受けるため、かつ、選択されたメモリセルに対して、記憶するデータの入力及び読み出されたデータの出力の双方を行うための外部インターフェースを提供する第２ロジックであり、前記第２電源電圧により電力を供給される第２ロジック；
を有するＤＲＡＭ集積回路。
【請求項２】
請求項１に記載のＤＲＡＭ集積回路であって、前記第１ロジックが、前記複数のビット線に結合され、該複数のビット線を介してデータを前記複数のメモリセルに伝送すること、及び該複数のビット線を介してデータを前記メモリセルから受け取ることの双方を行う、ところのＤＲＡＭ集積回路。
【請求項３】
請求項１に記載のＤＲＡＭ集積回路であって、前記第１ロジックが、前記複数のワード線に結合され、該複数のワード線を介して行起動信号を前記複数のメモリセルに伝送する、ところのＤＲＡＭ集積回路。
【請求項４】
請求項３に記載のＤＲＡＭ集積回路であって、前記第１ロジックがリフレッシュロジックを有し、該リフレッシュロジックは、当該ＤＲＡＭ集積回路が前記第２電源電圧の排除によって前記第２ロジックに電力が与えられない低電力状態にある一方で、前記複数のメモリセルに記憶されたデータを保持するためのリフレッシュ動作を実行するように前記複数のワード線を操作する、ところのＤＲＡＭ集積回路。
【請求項５】
第１電源電圧を受ける第１の外部接続；
前記第１電源電圧より低電圧の第２電源電圧を受ける第２の外部接続；
前記第１電源電圧より低電圧の第３電源電圧を受ける第３の外部接続；
データを記憶するために２次元配列状に編成された複数のメモリセルであり、前記第１電源電圧により電力を供給され、該複数のメモリセルに結合された複数のビット線を介してデータを入力及び出力し、かつ、該複数のメモリセルに結合された複数のワード線を介して制御される、ところの複数のメモリセル；
該メモリセルに直接的に結合され、該メモリセルに少なくとも信号を伝送する第１ロジックであり、前記第１電源電圧により電力を供給される第１ロジック；
前記第１ロジックに結合され、該第１ロジックの少なくとも一部分を制御する第２ロジックであり、前記第２電源電圧により電力を供給される第２ロジック；及び
前記第１ロジックに結合され、前記複数のメモリセルの中からアクセスするメモリセルを選択するコマンド及びアドレスを受けるため、かつ、選択されたメモリセルに対して、記憶するデータの入力及び読み出されたデータの出力の双方を行うための外部インターフェースを提供する第３ロジックであり、前記第３電源電圧により電力を供給される第３ロジック；
を有するＤＲＡＭ集積回路。
【請求項６】
請求項５に記載のＤＲＡＭ集積回路であって、前記第１ロジックが、前記複数のビット線に結合され、該複数のビット線を介してデータを前記複数のメモリセルに伝送すること、及び該複数のビット線を介してデータを前記メモリセルから受け取ることの双方を行う、ところのＤＲＡＭ集積回路。
【請求項７】
請求項５に記載のＤＲＡＭ集積回路であって、前記第１ロジックが、前記複数のワード線に結合され、該複数のワード線を介して行起動信号を前記複数のメモリセルに伝送する、ところのＤＲＡＭ集積回路。
【請求項８】
請求項７に記載のＤＲＡＭ集積回路であって、前記第２ロジックがリフレッシュロジックを有し、該リフレッシュロジックは前記第１ロジックの少なくとも一部分を制御して、当該ＤＲＡＭ集積回路が前記第３電源電圧の排除によって前記第３ロジックに電力が与えられない低電力状態にある一方で、前記複数のメモリセルに記憶されたデータを保持するためのリフレッシュ動作を実行するように前記複数のワード線を操作させる、ところのＤＲＡＭ集積回路。
【請求項９】
回路基板；
前記回路基板に支持され、前記回路基板をメモリバス並びに少なくとも第１電源電圧及び第２電源電圧に結合する複数の電気コンタクト；並びに
少なくとも１つのＤＲＡＭ集積回路であって：
データを記憶するために２次元配列状に編成された複数のメモリセルであり、前記第１電源電圧により電力を供給され、該複数のメモリセルに結合された複数のビット線を介してデータを入力及び出力し、かつ、該複数のメモリセルに結合された複数のワード線を介して制御される、ところの複数のメモリセル；
該メモリセルに直接的に結合され、該メモリセルに少なくとも信号を伝送する第１ロジックであり、前記第１電源電圧により電力を供給される第１ロジック；及び
前記第１ロジックに結合され、前記複数のメモリセルの中からアクセスするメモリセルを選択するコマンド及びアドレスを受けるため、かつ、選択されたメモリセルに対して、記憶するデータの入力及び読み出されたデータの出力の双方を行うための外部インターフェースを提供する第２ロジックであり、前記第２電源電圧により電力を供給される第２ロジック；
を有するＤＲＡＭ集積回路；
を有するメモリ装置。
【請求項１０】
請求項９に記載のメモリ装置であって、前記少なくとも１つのＤＲＡＭ集積回路の前記外部インターフェースが、さらに該少なくとも１つのＤＲＡＭ集積回路の該外部インターフェースを前記メモリバスに結合するために、前記基板に支持された前記電気コンタクトの少なくとも部分セットに直接結合されている、ところのメモリ装置。
【請求項１１】
請求項９に記載のメモリ装置であって、前記第１ロジックが、前記複数のワード線に結合され、該複数のワード線を介して行起動信号を前記複数のメモリセルに伝送する、ところのメモリ装置。
【請求項１２】
請求項１１に記載のメモリ装置であって、前記第１ロジックがリフレッシュロジックを有し、該リフレッシュロジックは、当該メモリ装置が前記第２電源電圧の排除によって前記第２ロジックに電力が与えられない低電力状態にある一方で、前記複数のメモリセルに記憶されたデータを保持するためのリフレッシュ動作を実行するように前記複数のワード線を操作する、ところのメモリ装置。
【請求項１３】
請求項１２に記載のメモリ装置であって、前記回路基板に支持された前記電気コンタクトの少なくとも部分セットと、前記少なくとも１つのＤＲＡＭ集積回路の前記外部インターフェースと、に結合された少なくとも１つの挿入集積回路であり、前記少なくとも１つのＤＲＡＭ集積回路と前記メモリバスとの間を伝送される信号の少なくとも部分セットを少なくともバッファするための挿入集積回路をさらに有し、前記少なくとも１つの挿入集積回路が前記第２電源電圧により電力を供給され、且つ、当該メモリ装置が前記第２電源電圧の排除によって前記少なくとも１つの挿入集積回路に電力が与えられない低電力状態にある一方で、前記複数のメモリセルに記憶されたデータを保持するためのリフレッシュ動作を、少なくとも前記ＤＲＡＭ集積回路が実行する、ところのメモリ装置。
【請求項１４】
回路基板；
前記回路基板に支持され、前記回路基板をメモリバス並びに少なくとも第１電源電圧、第２電源電圧及び第３電源電圧に結合する複数の電気コンタクト；並びに
少なくとも１つのＤＲＡＭ集積回路であって：
データを記憶するために２次元配列状に編成された複数のメモリセルであり、前記第１電源電圧により電力を供給され、該複数のメモリセルに結合された複数のビット線を介してデータを入力及び出力し、かつ、該複数のメモリセルに結合された複数のワード線を介して制御される、ところの複数のメモリセル；
該メモリセルに直接的に結合され、該メモリセルに少なくとも信号を伝送する第１ロジックであり、前記第１電源電圧により電力を供給される第１ロジック；
前記第１ロジックに結合され、該第１ロジックの少なくとも一部分を制御する第２ロジックであり、前記第２電源電圧により電力を供給される第２ロジック；及び
前記第１ロジックに結合され、前記複数のメモリセルの中からアクセスするメモリセルを選択するコマンド及びアドレスを受けるため、かつ、選択されたメモリセルに対して、記憶するデータの入力及び読み出されたデータの出力の双方を行うための外部インターフェースを提供する第３ロジックであり、前記第３電源電圧により電力を供給される第３ロジック；
を有するＤＲＡＭ集積回路；
を有するメモリ装置。
【請求項１５】
請求項１４に記載のメモリ装置であって、前記少なくとも１つのＤＲＡＭ集積回路の前記外部インターフェースが、さらに該少なくとも１つのＤＲＡＭ集積回路の該外部インターフェースを前記メモリバスに結合するために、前記基板に支持された前記電気コンタクトの少なくとも部分セットに直接結合されている、ところのメモリ装置。
【請求項１６】
請求項１４に記載のメモリ装置であって、前記第１ロジックが、前記複数のワード線に結合され、該複数のワード線を介して行起動信号を前記複数のメモリセルに伝送する、ところのメモリ装置。
【請求項１７】
請求項１６に記載のメモリ装置であって、前記第２ロジックがリフレッシュロジックを有し、該リフレッシュロジックは前記第１ロジックの少なくとも一部分を制御して、当該メモリ装置が前記第３電源電圧の排除によって前記第３ロジックに電力が与えられない低電力状態にある一方で、前記複数のメモリセルに記憶されたデータを保持するためのリフレッシュ動作を実行するように前記複数のワード線を操作させる、ところのメモリ装置。
【請求項１８】
請求項１７に記載のメモリ装置であって、前記回路基板に支持された前記電気コンタクトの少なくとも部分セットと、前記少なくとも１つのＤＲＡＭ集積回路の前記外部インターフェースと、に結合された少なくとも１つの挿入集積回路であり、前記少なくとも１つのＤＲＡＭ集積回路と前記メモリバスとの間を伝送される信号の少なくとも部分セットを少なくともバッファするための挿入集積回路をさらに有し、前記少なくとも１つの挿入集積回路が前記第３電源電圧により電力を供給され、且つ、当該メモリ装置が前記第３電源電圧の排除によって前記少なくとも１つの挿入集積回路に電力が与えられない低電力状態にある一方で、前記複数のメモリセルに記憶されたデータを保持するためのリフレッシュ動作を、少なくとも前記ＤＲＡＭ集積回路が実行する、ところのメモリ装置。
【請求項１９】
プロセッサ；
前記プロセッサに結合されたメモリ制御器であり、メモリバスを設けるためのメモリ制御器を提供するコアロジック；
第１電源電圧を供給する第１の電源；
第２電源電圧を供給する第２の電源；
前記コアロジックに結合され、前記第２電源電圧の選択的な供給を可能にする電力制御回路；並びに
少なくとも１つのＤＲＡＭ集積回路であって：
データを記憶するために２次元配列状に編成された複数のメモリセルであり、前記第１電源電圧により電力を供給され、該複数のメモリセルに結合された複数のビット線を介してデータを入力及び出力し、かつ、該複数のメモリセルに結合された複数のワード線を介して制御される、ところの複数のメモリセル；
該メモリセルに直接的に結合され、該メモリセルに少なくとも信号を伝送する第１ロジックであり、前記第１電源電圧により電力を供給される第１ロジック；及び
前記第１ロジックに結合され、前記複数のメモリセルの中からアクセスするメモリセルを選択するコマンド及びアドレスを受けるため、かつ、選択されたメモリセルに対して、記憶するデータの入力及び読み出されたデータの出力の双方を行うための外部インターフェースを提供する第２ロジックであり、前記第２電源電圧により電力を供給される第２ロジック；
を有するＤＲＡＭ集積回路；
を有する機器。
【請求項２０】
請求項１９に記載の機器であって、前記少なくとも１つのＤＲＡＭ集積回路の前記外部インターフェースが前記メモリバスに直接結合されている、ところの機器。
【請求項２１】
請求項１９に記載の機器であって、前記第１ロジックが、前記複数のワード線に結合され、該複数のワード線を介して行起動信号を前記複数のメモリセルに伝送する、ところの機器。
【請求項２２】
請求項２１に記載の機器であって、前記第１ロジックがリフレッシュロジックを有し、該リフレッシュロジックは、当該機器が前記電力制御回路による前記第２電源電圧の排除によって前記第２ロジックに電力が与えられない低電力状態にある一方で、前記複数のメモリセルに記憶されたデータを保持するためのリフレッシュ動作を実行するように前記複数のワード線を操作する、ところの機器。
【請求項２３】
請求項２２に記載の機器であって、前記メモリバスと、前記少なくとも１つのＤＲＡＭ集積回路の前記外部インターフェースと、に結合された少なくとも１つの挿入集積回路であり、前記少なくとも１つのＤＲＡＭ集積回路と前記メモリバスとの間を伝送される信号の少なくとも部分セットを少なくともバッファするための挿入集積回路をさらに有し、前記少なくとも１つの挿入集積回路が前記第２電源電圧により電力を供給され、且つ、当該機器が前記電力制御回路による前記第２電源電圧の排除によって前記少なくとも１つの挿入集積回路に電力が与えられない低電力状態にある一方で、前記複数のメモリセルに記憶されたデータを保持するためのリフレッシュ動作を、少なくとも前記ＤＲＡＭ集積回路が実行する、ところの機器。
【請求項２４】
プロセッサ；
前記プロセッサに結合されたメモリ制御器であり、メモリバスを設けるためのメモリ制御器を提供するコアロジック；
第１電源電圧を供給する第１の電源；
第２電源電圧を供給する第２の電源；
第３電源電圧を供給する第３の電源；
前記コアロジックに結合され、前記第３電源電圧の選択的な供給を可能にする電力制御回路；並びに
少なくとも１つのＤＲＡＭ集積回路であって：
データを記憶するために２次元配列状に編成された複数のメモリセルであり、前記第１電源電圧により電力を供給され、該複数のメモリセルに結合された複数のビット線を介してデータを入力及び出力し、かつ、該複数のメモリセルに結合された複数のワード線を介して制御される、ところの複数のメモリセル；
該メモリセルに直接的に結合され、該メモリセルに少なくとも信号を伝送する第１ロジックであり、前記第１電源電圧により電力を供給される第１ロジック；
前記第１ロジックに結合され、該第１ロジックの少なくとも一部分を制御する第２ロジックであり、前記第２電源電圧により電力を供給される第２ロジック；及び
前記第１ロジックに結合され、前記複数のメモリセルの中からアクセスするメモリセルを選択するコマンド及びアドレスを受けるため、かつ、選択されたメモリセルに対して、記憶するデータの入力及び読み出されたデータの出力の双方を行うための外部インターフェースを提供する第３ロジックであり、前記第３電源電圧により電力を供給される第３ロジック；
を有するＤＲＡＭ集積回路；
を有する機器。
【請求項２５】
請求項２４に記載の機器であって、前記少なくとも１つのＤＲＡＭ集積回路の前記外部インターフェースが前記メモリバスに直接結合されている、ところの機器。
【請求項２６】
請求項２４に記載の機器であって、前記第１ロジックが、前記複数のワード線に結合され、該複数のワード線を介して行起動信号を前記複数のメモリセルに伝送する、ところの機器。
【請求項２７】
請求項２６に記載の機器であって、前記第２ロジックがリフレッシュロジックを有し、該リフレッシュロジックは前記第１ロジックの少なくとも一部分を制御して、当該機器が前記電力制御回路による前記第３電源電圧の排除によって前記第３ロジックに電力が与えられない低電力状態にある一方で、前記複数のメモリセルに記憶されたデータを保持するためのリフレッシュ動作を実行するように前記複数のワード線を操作させる、ところの機器。
【請求項２８】
請求項２７に記載の機器であって、前記メモリバスと、前記少なくとも１つのＤＲＡＭ集積回路の前記外部インターフェースと、に結合された少なくとも１つの挿入集積回路であり、前記少なくとも１つのＤＲＡＭ集積回路と前記メモリバスとの間を伝送される信号の少なくとも部分セットを少なくともバッファするための挿入集積回路をさらに有し、前記少なくとも１つの挿入集積回路が前記第３電源電圧により電力を供給され、且つ、当該機器が前記電力制御回路による前記第３電源電圧の排除によって前記少なくとも１つの挿入集積回路に電力が与えられない低電力状態にある一方で、前記複数のメモリセルに記憶されたデータを保持するためのリフレッシュ動作を、少なくとも前記ＤＲＡＭ集積回路が実行する、ところの機器。
【請求項２９】
行及び列を成す少なくとも１つの２次元配列状に編成された複数のメモリセル、前記メモリセルに少なくとも信号を伝送する第１ロジック、及び外部インターフェースを提供する第２ロジックを有するメモリ装置に低電力状態に入るように信号を伝送する信号伝送ステップであり、前記メモリセル及び前記第１ロジックは前記第１電源電圧により電力を供給され、前記第２ロジックは前記第２電源電圧により電力を供給されるところの信号伝送ステップ；
前記第２電源電圧を排除することによって前記第２ロジックに電力を与えなくするステップ；
少なくとも１度のリフレッシュ動作を実行する実行ステップであり、前記第１ロジックが前記複数のメモリセルの或る行に該複数のメモリセルの該行及び該第１ロジックが結合されたワード線を介して信号を伝送する実行ステップ；
前記第２電源電圧を供給することによって該第２電源電圧を前記第２ロジックに復帰するステップ；及び
前記メモリ装置に前記低電力状態を終了させるように信号を伝送するステップ；
を有する方法。
【請求項３０】
請求項２９に記載の方法であって：
前記第２ロジックから電力が排除される時点と実質的に同一の時点に前記第２電源電圧を排除することによって、前記メモリ装置の前記外部インターフェースに結合された挿入集積回路であり前記第２電源電圧から電力を供給される挿入集積回路に電力を与えなくするステップ；及び
前記第２電源電圧を供給することによって電力を挿入集積回路に復帰するステップ；
をさらに有する方法。
【請求項３１】
コードを有する機械アクセス可能媒体であって、該コードが、電子装置内のプロセッサによって実行されるとき前記電子装置に：
行及び列を成す少なくとも１つの２次元配列状に編成された複数のメモリセル、前記メモリセルに少なくとも信号を伝送する第１ロジック、及び外部インターフェースを提供する第２ロジックを有するメモリ装置に低電力状態に入るように信号を伝送することであり、前記メモリセル及び前記第１ロジックは前記第１電源電圧により電力を供給され、前記第２ロジックは前記第２電源電圧により電力を供給されるところの信号を伝送すること；
前記第２電源電圧を排除することによって前記第２ロジックに電力を与えなくすること；
前記第１ロジックに少なくとも１度のリフレッシュ動作を実行するように信号を伝送することであり、前記第１ロジックが前記複数のメモリセルの或る行に該複数のメモリセルの該行及び該第１ロジックが結合されたワード線を介して信号を伝送すること；
前記第２電源電圧を供給することによって該第２電源電圧を前記第２ロジックに復帰すること；及び
前記メモリ装置に前記低電力状態を終了させるように信号を伝送すること；
をさせるところの機械アクセス可能媒体。
【請求項３２】
請求項３１に記載の機械アクセス可能媒体であって、前記プロセッサにさらに：
前記第２ロジックから電力が排除される時点と実質的に同一の時点に前記第２電源電圧を排除することによって、前記メモリ装置の前記外部インターフェースに結合された挿入集積回路であり前記第２電源電圧から電力を供給される挿入集積回路に電力を与えなくすること；及び
前記第２電源電圧を供給することによって電力を挿入集積回路に復帰すること；
をさせるところの機械アクセス可能媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源及び制御がセグメント化されたメモリシステムに関する。
【背景技術】
【０００２】
コンピュータシステムは（時には、性能を向上する一方で電力消費レベルは維持するように努めることを明示して）性能向上と低消費電力化という大抵は相反する２つの目標を達成するべく、設計が続けられている。双方の目標を達成するという難問は、ポータブルコンピュータシステム（ノート型及び手のひらサイズのコンピュータを含む）、ネットワーク機器（ファイアウォール機器及びインテリジェントルータを含む）、及びサーババンク（ブレード及び電気通信会社のサーバを含む）等の電子装置の場合に極めて明白になっているが、これらの装置の全てがかなりの量のＤＲＡＭ（記憶保持動作が必要な随時書き込み読み出しメモリ）を有するメモリシステムを利用している。このような電子装置のより一層の用途が見出されるにつれ、より高速のプロセッサ、より大容量のメモリ等が必要となっている。その一方で、このような電子装置のより一層の用途が見出されるにつれ、ポータブル応用における電池寿命を増すため、並びに、装置内に集中させて搭載可能な電子デバイスをより高密度にするため、電力消費をより少量にする必要が生じている。
【０００３】
この難問は、メモリ装置を含むこのような電子装置の各コンポーネントに必要な電力量を削減するための方法を見出す努力に帰着している。公知の手法には、低電力モード（一般に、“スリープモード”又は“休止モード”として参照される）を設け、これらの電子装置が活発に用いられていないときにそのモードに入るようにすることがある。特に、ＤＲＡＭ装置は、ＤＲＡＭ装置産業では一般に“セルフリフレッシュ”モードとして参照される、ＤＲＡＭ装置とその他のコンポーネントとの間の相互作用が最小化されるモードも含めて、低電力モードを備えて作成されてきた。セルフリフレッシュモードは、ＤＲＡＭ装置のメモリセルをリフレッシュする等の維持機能をＤＲＡＭ装置が自動的に実行可能にするために、ＤＲＡＭ装置に内蔵された最低限の量のロジックを用いることを必要とする。
【０００４】
しかしながら、ＤＲＡＭ装置の電力消費を削減するこのような手法は、電圧レベルの格差が大きくなる結果として浪費される電力の問題に取り組んでこなかった。ここで、電圧レベルの格差とは、ＤＲＡＭ装置内のメモリセルが、当該メモリセル内のビット値を表す電荷の取得及び保存のために、動作しなければならない電圧レベルと、多くの場合ＤＲＡＭ装置と結合しているプロセッサ及びその他のロジックに要求される一層低い電圧レベルとの格差である。この格差の結果、非効率的な入／出力インターフェース及びメモリ制御ロジックの設計を採用せざるを得ず、また、電力消費の削減、及び／又は、低電圧インターフェースの利用によるメモリアクセス速度の向上の機会が失われていた。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、電源及び制御がセグメント化されたメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
以下の記載では、説明の目的で、本発明の実施形態の完全な理解をもたらすために多数の詳細事項が説明される。しかしながら、請求項に記載される本発明を実施するためには、これらの具体的な詳細事項は必要でないことは当業者に明らかなところである。
【０００７】
本発明の実施形態は、ＤＲＡＭメモリセル及び少なくとも一部のＤＲＡＭインターフェースロジックに異なる電圧レベルの電力を供給するために別々の電源が用いられるように、メモリ装置のために用いられる電源をセグメント化し、それによってＤＲＡＭ装置に必要な電力総量を削減することに関する。以下の議論はＤＲＡＭ装置を中心にしているが、請求項に記載される本発明が他のメモリ装置に対応して実施されてもよいことは当業者に理解されるところである。また、以下の議論は少なくとも部分的にコンピュータシステム内のメモリを中心にしているが、請求項に記載される本発明がメモリ装置を有する他の電子装置又はシステムに関連して実施されてもよいことは当業者に理解されるところである。さらに、以下の議論は内部でメモリセルが行及び列の２次元配列状に編成されているメモリ装置を中心にしているが、インターリーブの有無に拘わらずバンク状、２次元より高次元の配列状、コンテンツアドレス可能、等々を含めて多数ある方式の如何なるものに編成されてもよいことは当業者に理解されるところである。
【０００８】
図１はメモリシステムを用いる一実施形態のブロック図を示している。メモリシステム100は、少なくとも部分的に、メモリバス181を介して共に結合しているメモリ制御器180及びメモリ装置190で構成されている。図１は比較的簡易なメモリシステムの一形態を描いており、請求項に記載される本発明の意図及び範囲を逸脱することなく、コンポーネントの厳密な配置及び構成が削減され、増加され、或いは別のものに変更された代わりの実施形態も可能であることは、メモリシステム設計の当業者に容易に認識されるところである。例えば、メモリシステム100は、以降の議論を単純化するために、唯一のメモリバス181及び唯一のメモリ装置190を有するように描かれているが、その他の可能なメモリシステム100の実施形態は、請求項記載の発明の意図及び範囲を逸脱することなく、複数のメモリバス及び／又は装置で構成され得ることは当業者に容易に理解されるところである。
【０００９】
メモリ制御器180は、メモリ装置190へのアクセスを、メモリ制御器180に結合された例えばプロセッサ、入／出力制御器を使いこなすバス等の外部装置（図示せず）に提供する手段の一部として、メモリ装置190によって実行される機能を制御する。特に、メモリ制御器180に結合された外部装置は、データをメモリ装置190に記憶するか、メモリ装置190から記憶データを読み出すかの何れかのためにメモリ制御器180へのコマンドを発する。メモリ制御器180はこれらのコマンドを受信し、それらをメモリバス181及び／又は制御ロジック191とデータバッファ196の結合と互換性のあるタイミング及びプロトコルを有する形式でメモリ装置190に中継する。なお、制御ロジック191とデータバッファ196の結合はメモリ装置190とメモリバス181との間のインターフェースを構成するものである。要するに、メモリ制御器180は外部装置からの読み出し及び書き込みコマンドに応じて、メモリ装置190内のメモリセルに為されるアクセスを調整する。様々な実施形態におけるこれらの機能に対応して、メモリ制御器180は、メモリ装置190内の記憶データの保存を確実にするために欠かせない様々な保持動作の調整も行う。これらの保持動作には、定期的なリフレッシュ動作の開始、及びアクセス間の随時のプリチャージ動作の起動が含まれる。
【００１０】
メモリバス181はメモリ制御器180及びメモリ装置190と結合する様々な制御、アドレス、及びデータの信号線で構成されている。メモリバス181の様々な取り得る実施形態を構成する様々な信号線の厳密な量及び特性は、多数ある可能なメモリインターフェースの如何なるものとも相互利用可能なように構成されてもよい。なお、可能なメモリインターフェースには、ＦＰＭ（高速ページモード）メモリ装置、ＥＤＯ（拡張データアウト）、デュアルポートＶＲＡＭ（ビデオＲＡＭ）、ウィンドウＲＡＭ、ＳＤＲ（シングルデータレート）、ＤＤＲ（ダブルデータレート）、ＲＡＭＢＵＳTMＤＲＡＭ等のＤＲＡＭ装置である既知の型のメモリ装置と互換性があるように意図されたものが含まれる。様々な信号線上の活動がクロック信号で調整されるように意図された実施形態においては、１以上の信号線、場合によって制御信号線、がクロック信号をメモリ制御器180とメモリ装置190との間で伝送する機能を有する。ある実施形態においては、１以上の制御信号及びアドレス信号が共有信号線上に多重化され、制御信号とアドレス信号とが異なる時点にメモリ制御器180とメモリ装置190との間で信号を運ぶための共有導体に送信されるようにされてもよい。また、ある実施形態においては、１以上のアドレス信号及びデータ信号が共有信号線上に多重化されてもよい。
【００１１】
メモリ装置190はインターフェースを備えるＤＲＡＭ装置であり、該インターフェースは、メモリバス181と相互利用可能なように構成された制御ロジック191及びデータバッファ196で構成されている。ある実施形態において、メモリ装置190は単一の集積回路である。他の実施形態においては、メモリ装置190は、例えばＳＩＭＭ（シングル・インラインメモリモジュール）、ＳＩＰＰ（シングル・インラインピンパッケージ）、ＤＩＭＭ（デュアル・インラインメモリモジュール）等の取り外し可能なメモリモジュールの複数の集積回路で構成されている。
【００１２】
メモリ装置190のメモリセルは、バンク198a乃至198d等の複数のバンクにグループ化されており、各バンクはメモリセルの行及び列を有する２次元配列状に編成されている。しかしながら、メモリ装置内のメモリセルは多数ある取り得る方法の何れに編成されてもよいことは当業者に容易に認識されるところである。ある実施形態において、制御ロジック191は、少なくとも読み取り及び書き込みコマンドのために、メモリバス181を介してメモリ制御器180から少なくとも幾つかのコマンド及びアドレスを受信し、バンク選択ロジック192及び行アドレス復号器193を用いて適切な行にアクセスすると同時に、列アドレス復号器194、入／出力（Ｉ／Ｏ）マルチプレクサ195、及び／又はデータバッファ196を用いて適切な処理を実行する。制御ロジック191はさらに、メモリ制御器180から受信したリフレッシュ制御ロジック197によるバンク198a乃至198d内のメモリセルのリフレッシュを伴うコマンドを実行することの調整を行う。
【００１３】
図１に描かれるような様々な実施形態において、メモリ制御器180及びメモリ装置190は電源170から電力を受ける。メモリ制御器180は論理レベル電源線174を介して論理レベルの入力電圧を供給される。ある実施形態においては、メモリ制御器180が受けるのと同じ論理レベルの入力電圧は、メモリ制御器180に制御される論理電力制御器176を介してメモリ装置190の一部分にも供給される。これに代わる実施形態においては、メモリ制御器180が受けるのと同じ論理レベルの入力電圧は、論理電力制御器176を介在することなく、論理レベル電源線174から直接、メモリ装置190の一部分に供給される。論理レベルの入力電圧が供給されるメモリ装置190のこの部分（点線の長方形で輪郭が示されている）は、少なくとも部分的に、制御ロジック191、バンク選択ロジック192、列アドレス復号器194、Ｉ／Ｏマルチプレクサ195及びデータバッファ196で構成される。その一方で、メモリ装置190の他の部分（これもまた、点線の長方形で輪郭が示されている）は、記憶レベル電源線172を介して記憶レベルの入力電圧を受ける。記憶レベル入力電圧を受けるメモリ装置190のこの部分（点線の長方形で輪郭が示されている）は、少なくとも部分的に、リフレッシュ制御ロジック197、行アドレス復号器193及びバンク198a乃至198dで構成される。
【００１４】
制御ロジック191、バンク選択ロジック192、行アドレス復号器193、列アドレス復号器194、Ｉ／Ｏマルチプレクサ195、データバッファ196及びリフレッシュ制御ロジック197のどれに、論理レベル電源線177を介する論理レベル入力電圧、又は記憶レベル電源線172を介する記憶レベル入力電圧のどちらが供給されるかという厳密な選択は、請求項記載の本発明の意図及び範囲を逸脱することなく、図１に示された実施形態から逸れて、様々な実施形態を取り得ることは、当業者に認識されるところである。メモリ制御器180、制御ロジック191、バンク選択ロジック192、行アドレス復号器193、列アドレス復号器194、Ｉ／Ｏマルチプレクサ195、データバッファ196及びリフレッシュ制御ロジック197は論理回路装置であるので、それらは論理回路装置として、より一層微細なトランジスタの利用など、論理回路設計に使用可能となった近年のトランジスタ及び他の技術の向上を利用するように設計され得る。論理回路のこのような微細トランジスタは、０及び１のビット値を区別するのに、より大きいトランジスタが必要とする高さの電圧レベルを必要としない。従って、このような微細トランジスタの方が、より低い電圧レベルで、より効率的に動作され得る。このことから、より微細なトランジスタでは、より大きいトランジスタが必要としたような高めの電圧レベルを使用する必要がなくなる。また、このような微細トランジスタを用いる論理回路の多くでは、このような高めの電圧の使用は、このような微細トランジスタでは用いられない過剰な電気エネルギーを供給するものであり、その結果、そのエネルギーの多くは無駄に熱に変換され、熱として放散される。その一方で、上記の論理回路とは対照的に、ＤＲＡＭ装置のメモリセルは０及び１のビット値を確実に区別するために、依然として高めの電圧レベルを必要とする。ここで、メモリセルのビット値は当該メモリセルのキャパシタ的な設計部分に動的に蓄積及び保持された電荷を利用して得られている。また、蓄積電荷は時間とともに絶えず減衰するので、保持されるには繰り返しリフレッシュ（再充電）されなければならない。この時間に伴う減衰という事実のため、部分的な減衰が起きた後でも部分的に減衰した０及び１のビット値の電圧レベルが依然として区別できるように、０及び１のビット値を示す電圧レベルに“割増の”区別を設けるために、電荷を蓄積する際に高めの電圧レベルを用いる必要がある。これら及びこれらに関連する理由のため、論理回路のトランジスタと同様にメモリセルに使用されるトランジスタも微細化されてきたにも拘わらず、ＤＲＡＭメモリセルは電源からの幾分高めの電圧レベルを必要とする。
【００１５】
メモリ装置190の２つの異なる部分に２つの異なる電源を供給することは、メモリ装置190にデータ記憶するためのアクセス、又はメモリ装置190からデータを取り出すためのアクセスが一時停止されるように、電子システムのメモリシステム100が低電力状態にある状況において、電力を削減する機会をもたらす。そのような低電力状態では、メモリ装置190にバンク198a乃至198d内に記憶されたデータを保持するために必要な程度の電力のみを供給することが望ましい。これは、ある実施形態においては、論理レベル電源線177を介して供給される論理レベル入力電圧が論理電力制御器176によって選択的に切られ得るようにすることによって実現される。そのような実施形態では、場合に応じて選択されたバンク198a乃至198d内の行で、リフレッシュ制御ロジック197が当該ロジック197内のカウンタによる間隔でリフレッシュサイクルを開始し続けられるよう、また、リフレッシュ動作が遂行されるべくリフレッシュ制御ロジック197により特定された行を行アドレス復号器193が選択し続けられるように、行アドレス復号器193及びリフレッシュ制御ロジック197は、記憶レベル電源線172を介して供給される記憶レベル入力電圧を用いてもよい。
【００１６】
バンク198a乃至198dの実施における具体的詳細事項に応じて、バンク198a乃至198d内のワード線を十分な電圧レベルで適切に駆動するために、記憶レベル入力電圧を少なくとも行アドレス復号器193に供給することが、行アドレス復号器193に必要とされ得る。同様に、十分な電圧レベルで信号を伝えることを支援するために、メモリ装置190内の、例えばＩ／Ｏマルチプレクサ195等のバンク198a乃至198dに直接結合されるその他のコンポーネントに記憶レベル入力電圧を供給することもまた必要とされてもよい。
【００１７】
メモリ制御器180に供給された電圧レベルと同一の論理レベル入力電圧を制御ロジック191及びデータバッファ196に供給することにより、制御ロジック191及びデータバッファ196がより効率的で電気エネルギーを無駄に消費しない電圧レベルで動作することを可能にする。この同一の低めの電圧を共有することはまた、メモリ制御器180とメモリ装置190との間でメモリバス181を介して信号を伝える際に低めの電圧レベルを利用する機会をもたらし、それにより得られた低めの電圧の振れを制御、アドレス、データ及び／又はその他の信号を伝送するために利用する機会は、そのような信号がメモリバス181を介して伝送される速度を上げる更なる機会をもたらす。このことは、言い換えると、メモリバス181の性能を向上する更なる機会をもたらす。さらに、この同一の低めの電圧レベルを共有することは、メモリ制御器180をメモリバス181に結合させるようにメモリ制御器180内のインターフェースを設計して、高めの電圧レベルに適応させる必要を軽減する。それによって、メモリ制御器180内のインターフェース設計を簡易化できる可能性があり、且つ／或いは、より高速なインターフェースがより容易に実現できる可能性がある。さらに、メモリ制御器180及びメモリ装置190の双方にメモリバス181及びそれへのインターフェース（制御ロジック191及び／又はデータバッファ196等）を有することによる電力消費を有意に削減することができる。特に、複数のメモリ装置190がメモリシステム100を構成する場合に有意である。
【００１８】
図１はメモリシステムを用いる他の実施形態のブロック図を示している。図１のメモリシステム100と異なり、メモリシステム200は、少なくとも部分的に、メモリバス281を介して共に結合しているメモリ制御器280及びメモリ装置290で構成されている。図２は比較的簡易なメモリシステムの一形態を描いており、請求項に記載される本発明の意図及び範囲を逸脱することなく、コンポーネントの厳密な配置及び構成が削減され、増加され、或いは別のものに変更された代わりの実施形態も可能であることは、メモリシステム設計の当業者に容易に認識されるところである。
【００１９】
メモリ制御器280は、メモリ装置290へのアクセスを、メモリ制御器280に結合された例えばプロセッサ、入／出力制御器を使いこなすバス等の外部装置（図示せず）に提供する手段の一部として、メモリ装置290によって実行される機能を制御する。メモリ制御器280は外部装置からの読み出し及び書き込みコマンドに応じて、メモリ装置290内のメモリセルに為されるアクセスを調整する。様々な実施形態におけるこれらの機能に対応して、メモリ制御器280は、メモリ装置290内の記憶データの保存を確実にするために欠かせない様々な保持動作の調整も行う。これらの保持動作には、定期的なリフレッシュ動作の開始、及びアクセス間の随時のプリチャージ動作の起動が含まれる。メモリバス281はメモリ制御器280及びメモリ装置290と結合する様々な制御、アドレス、及びデータの信号線で構成されている。メモリバス281の様々な取り得る実施形態を構成する様々な信号線の厳密な量及び特性は、多数ある可能なメモリインターフェースの如何なるものとも相互利用可能なように構成されてもよい。ある実施形態では、メモリバス281の様々な信号線上の活動がクロック信号で調整されるように意図されてもよい。メモリ装置290はインターフェースを備えるＤＲＡＭ装置であり、該インターフェースは、メモリバス281と相互利用可能なように構成された制御ロジック291及びデータバッファ296で構成されている。ある実施形態において、メモリ装置290は単一の集積回路であり、他の実施形態においては、メモリ装置290は取り外し可能なメモリモジュールの複数の集積回路で構成されている。メモリ装置290のメモリセルは、バンク298a乃至298d等の複数のバンクにグループ化されており、各バンクはメモリセルの行及び列を有する２次元配列状に編成されている。
【００２０】
様々な実施形態において、メモリ制御器280は論理レベル電源線274を介して論理レベルの入力電圧を供給される。同一の論理レベルの入力電圧は、メモリ制御器280に制御される論理電力制御器276を介してメモリ装置290の一部分、すなわち、制御ロジック291、バンク選択ロジック292、列アドレス復号器294、Ｉ／Ｏマルチプレクサ295及びデータバッファ296を包含する部分にも供給される。この同一の論理レベルの入力電圧はまた、論理電力制御器276を介在することなく、論理レベル電源線274から直接、メモリ装置290の別の部分、すなわち、行アドレス復号器293及びリフレッシュ制御ロジック297を包含する部分にも供給される。メモリ装置290の他の部分、すなわち、バンク298a乃至298dを包含する部分は、記憶レベル電源線272を介して記憶レベルの入力電圧を受ける。制御ロジック291、バンク選択ロジック292、行アドレス復号器293、列アドレス復号器294、Ｉ／Ｏマルチプレクサ295、データバッファ296及びリフレッシュ制御ロジック297のどれに、論理レベル入力電圧又は記憶レベル入力電圧のどちらが供給されるかという厳密な選択は、論理レベル入力電圧が選択的に供給されるのが論理電力制御器276を介するか否かという選択とともに、請求項記載の本発明の意図及び範囲を逸脱することなく、図２に示された実施形態から逸れて、様々な実施形態を取り得ることは、当業者に認識されるところである。
【００２１】
メモリ装置290の３つの異なる部分に２つの異なる電源を供給し、３つの部分の１つに２つの電源の１つが選択的手法により供給されるようにすることは、電子システムのメモリシステム200が低電力状態にある状況において、電力を削減する機会をもたらす。そのような低電力状態では、図１のメモリシステム100の場合にそうであったように、メモリ装置290にバンク298a乃至298d内に記憶されたデータを保持するために必要な程度の電力のみを供給することが望ましい。これは、ある実施形態においては、論理レベル電源線277を介して供給される論理レベル入力電圧が、メモリ装置290の一部分に対して、論理電力制御器276によって選択的に切られ得るようにすることによって実現される。このとき、メモリ装置290の別の部分には同一の論理レベル入力電圧が論理電源線274を介して供給され続ける。そのような実施形態では、バンク298a乃至298dは、当該バンク298a乃至298d内のメモリセルの内容を保持するように、記憶レベル入力電圧を供給され続ける。さらに、場合に応じて選択されたバンク298a乃至298d内の行で、リフレッシュ制御ロジック297が当該ロジック297内のカウンタによる間隔でリフレッシュサイクルを開始し続けられるよう、また、リフレッシュ動作が遂行されるべくリフレッシュ制御ロジック297により特定された行を行アドレス復号器293が選択し続けられるように、行アドレス復号器293及びリフレッシュ制御ロジック297は、論理レベル電源線274を介して供給される論理レベル入力電圧を用いてもよい。
【００２２】
バンク298a乃至298dの実施における具体的詳細事項に応じて、バンク298a乃至298d内のワード線を十分な電圧レベルで適切に駆動するために、記憶レベル入力電圧を少なくとも行アドレス復号器293に供給することが、行アドレス復号器293に必要とされ得る。同様に、十分な電圧レベルで信号を伝えることを支援するために、メモリ装置290内の、例えばＩ／Ｏマルチプレクサ295等のバンク298a乃至298dに直接結合されるその他のコンポーネントに記憶レベル入力電圧を供給することもまた必要とされてもよい。
【００２３】
図１のメモリシステム100と似た手法で、メモリ制御器280に供給された電圧レベルと同一の論理レベル入力電圧を制御ロジック291及びデータバッファ296に供給することにより、制御ロジック291及びデータバッファ296がより効率的で電気エネルギーを無駄に消費しない電圧レベルで動作することを可能にする。この同一の低めの電圧を共有することはまた、メモリ制御器280とメモリ装置290との間でメモリバス281を介して信号を伝える際に低めの電圧レベルを利用する機会をもたらし、それにより得られた低めの電圧の振れを制御、アドレス、データ及び／又はその他の信号を伝送するために利用する機会は、そのような信号がメモリバス281を介して伝送される速度を上げる更なる機会をもたらす。このことは、言い換えると、メモリバス281の性能を向上する更なる機会をもたらす。
【００２４】
図３はメモリ装置を用いる一実施形態のブロック図を示している。様々な取り得る実施形態において、メモリ装置390は、少なくとも部分的に、基板（回路基板など）にＩＣとして、又はマルチダイパッケージ内にダイとして、共に実装されたメモリ回路398a乃至398iで構成されている。より具体的には、ある実施形態では、メモリ装置390はバッファされていないＤＩＭＭである。各メモリ回路398a乃至398iは、それぞれ、少なくとも部分的に、メモリセル配列399a乃至399i、高入力電圧ロジック397a乃至397i及び低入力電圧ロジック396a乃至396iで構成されている。各低入力電圧ロジック396a乃至396iはメモリバス381に結合され、また、高入力電圧ロジック397a乃至397iの対応する１つと共に、メモリ装置390内のメモリセル配列399a乃至399iの対応する１つをメモリ制御器及び／又はその他の装置（図示せず）と結合させている。メモリ制御器及び／又はその他の装置はメモリ装置390の外側でメモリバス381とも結合されている。低入力電圧ロジック396a乃至396iは全て、論理レベル電源線377から論理レベル入力電圧を供給され、高入力電圧ロジック397a乃至397i及びメモリセル399a乃至399iの双方は全て、記憶レベル電源線372から記憶レベル入力電圧を供給されている。
【００２５】
各メモリセル配列399a乃至399iは、少なくとも１つの２次元配列状に編成された多数のメモリセルで構成されている。これらのメモリセルに記憶されたデータの確実な保持を確保するため、各メモリセル配列399a乃至399iに供給される記憶レベル入力電圧は、先に詳述されたように、キャパシタ的な構成をしたメモリセルに蓄積された電荷の０及び１のビット値の確実な区別を可能にするために十分な電圧である。低入力電圧ロジック396a乃至396iの各々は、高入力電圧ロジック397a乃至397iの対応する１つと共に、メモリセル配列399a乃至399iの対応する１つにデータを記憶する、或いは該メモリセル配列の１つからデータを取り出すために、また同様にその他の様々な機能を実行するために、メモリバス381を介して受け取ったコマンドを実行するインターフェースロジックを設けている。このインターフェースロジックが低入力電圧ロジックと高入力電圧ロジックとの間で分割されていることにより、ある実施形態では、メモリセル配列399a乃至399iにより近接して結合されている高入力電圧ロジック397a乃至397iの各々内のインターフェースロジックの部分が、記憶レベル電源線372を介して供給される記憶レベル入力電圧を使用することが可能になる。その結果、インターフェースロジックのこの部分は、メモリセル配列399a乃至399iとの互換性がより容易に得られる信号伝送電圧レベルで、メモリセル配列399a乃至399iの対応する１つと相互に交信することが可能になる。同時に、インターフェースロジックのこの分割により、ある実施形態では、メモリバス381により近接して結合されている低入力電圧ロジック396a乃至396iの各々内のインターフェースロジックの部分が、論理レベル電源線377を介して供給される論理レベル入力電圧を使用することが可能になる。その結果、インターフェースロジックのこの部分は、メモリバス381に結合されるその他の装置との互換性がより容易に得られる信号伝送電圧レベルで、メモリバス381と相互に交信することが可能になる。様々な実施において、論理レベル電源線377を介して供給される論理レベル入力電圧の電圧レベルは、記憶レベル電源線372を介して供給される記憶レベル入力電圧の電圧レベルより低くされる。これは、低めの電圧によるメモリバス381をわたる信号伝送を用いることにより得られる効果についての認識に基づく。これらの効果には、総合的な電力消費の低減、並びに、メモリバス381をわたるアドレス、コマンド及び／又はデータの伝送速度を向上させられる信号の上昇時間及び下降時間の短縮が含まれる。
【００２６】
また、ある実施形態では、このインターフェースロジックが低入力電圧ロジック396a乃至396iと高入力電圧ロジック397a乃至397iとの間で分離されていることにより、メモリバス381を構成する信号線の一部又は全ての電源が切られているときに、論理レベル電源線377を介して供給される論理レベル入力電圧を切ることによって、インターフェースロジックの内の少なくともメモリバス381により近接して結合されている部分（すなわち、低入力電圧ロジック396a乃至396i内の部分）に供給される電力が削減され得る。このように論理レベル電源線377の電源が切られているとき、記憶レベル電源線372はオンにされたままであり、高入力電圧ロジック397a乃至397i及びメモリセル配列399a乃至399iの双方に記憶レベル入力電圧を供給し続ける。また、ある実施形態では、論理レベル電源線377を介して供給される論理レベル入力電圧を切ることは、メモリ装置390がセルフリフレッシュモード等の低電力状態に置かれることと一致する。このモードでは、高入力電圧ロジック397a乃至397iの少なくとも一部分が、記憶レベル電源線372を介して供給し続けられる記憶レベル入力電圧を使用して、メモリセル配列399a乃至399iの対応する配列の部分（例えば、メモリセルのページ又は行）でリフレッシュ動作を開始及び／又は実行する。
【００２７】
インターフェースロジックの何れの部分が各々の低入力電圧ロジック396a乃至396iを構成するべきか、及び、インターフェースロジックの何れの部分が各々の高入力電圧ロジック397a乃至397iを構成するべきかの厳密な決定は、請求項記載の本発明の意図及び範囲を逸脱することなく、具体的な実施形態間で変わり得ることは、当業者に認識されるところである。ある実施形態では、各々の高入力電圧ロジック397a乃至397iを構成するインターフェースロジック部分が、リフレッシュ動作の実行に必要な、行アドレス復号器が含まれ得るロジックに制限され、論理レベル電源線377がメモリ装置390の内の低電力状態に入る部分として切られているときに、インターフェースロジックのこれら制限された部分が記憶レベル電源線372から電力を供給され続けるようにされてもよい。他の実施形態においては、各々のメモリセル配列399a乃至399iの設計が、メモリセルに直接結合されたインターフェースロジックの如何なる部分も必ず、各々の高入力電圧ロジック397a乃至397iを構成する部分の間になるようにされてもよい。
【００２８】
図４は、メモリ装置を用いる他の実施形態のブロック図を示しており、図３のメモリ装置390と部分的に似通っているメモリ装置490を備えている。様々な取り得る実施形態において、メモリ装置490は、少なくとも部分的に、基板にＩＣとして、又はマルチダイパッケージ内にダイとして、共に実装されたメモリ回路498a乃至498iで構成されている。この場合も、ある実施形態では、メモリ装置490はバッファされていないＤＩＭＭである。各メモリ回路498a乃至498iは、それぞれ、少なくとも部分的に、メモリセル配列499a乃至499i、非開閉入力電圧ロジック497a乃至497i、及び低入力電圧ロジック496a乃至496iで構成されている。各低入力電圧ロジック496a乃至496iはメモリバス481に結合され、また、非開閉入力電圧ロジック497a乃至497iの対応する１つと共に、メモリ装置490内のメモリセル配列499a乃至499iの対応する１つをメモリ制御器及び／又はその他の装置（図示せず）と結合させている。メモリ制御器及び／又はその他の装置はメモリ装置490の外側でメモリバス481とも結合されている。低入力電圧ロジック496a乃至496iは全て、論理レベル電源線477から論理レベル入力電圧を供給され、非開閉入力電圧ロジック497a乃至497iは全て非開閉電源線474から一定の入力電圧を供給され、そして、メモリセル499a乃至499iは全て、記憶レベル電源線472から記憶レベル入力電圧を供給されている。
【００２９】
各メモリセル配列499a乃至499iは、少なくとも１つの２次元配列状に編成された多数のメモリセルで構成されている。これらのメモリセルに記憶されたデータの確実な保持を確保するため、各メモリセル配列499a乃至499iに供給される記憶レベル入力電圧は、先に詳述されたように、キャパシタ的な構成をしたメモリセルに蓄積された電荷の０及び１のビット値の確実な区別を可能にするために十分な電圧である。低入力電圧ロジック496a乃至496iの各々は、非開閉入力電圧ロジック497a乃至497iの対応する１つと共に、メモリセル配列499a乃至499iの対応する１つにデータを記憶する、或いは該メモリセル配列の１つからデータを取り出すために、また同様にその他の様々な機能を実行するために、メモリバス481を介して受け取ったコマンドを実行するインターフェースロジックを設けている。このインターフェースロジックが低入力電圧ロジックと非開閉入力電圧ロジックとの間で分割されていることにより、ある実施形態では、メモリセル配列499a乃至499iにより近接して結合されている非開閉入力電圧ロジック497a乃至497iの各々内のインターフェースロジックの部分が、非開閉電源線474を介して供給される十分に高い電圧を有するスイッチされない形態の入力電圧を使用することが可能になる。その結果、インターフェースロジックのこの部分は、メモリセル配列499a乃至499iとの互換性がより容易に得られる信号伝送電圧レベルで、メモリセル配列499a乃至499iの対応する１つと相互に交信することが可能になる。同時に、インターフェースロジックのこの分割により、ある実施形態では、メモリバス481により近接して結合されている低入力電圧ロジック496a乃至496iの各々内のインターフェースロジックの部分が、論理レベル電源線477を介して供給される論理レベル入力電圧を使用することが可能になる。その結果、インターフェースロジックのこの部分は、メモリバス481に結合されるその他の装置との互換性がより容易に得られる信号伝送電圧レベルで、メモリバス481と相互に交信することが可能になる。様々な実施において、論理レベル電源線477を介して供給される論理レベル入力電圧の電圧レベルは、記憶レベル電源線472を介して供給される記憶レベル入力電圧の電圧レベルより低くされる。これは、低めの電圧によるメモリバス481をわたる信号伝送を用いることにより得られる効果についての認識に基づく。これらの効果には、総合的な電力消費の低減、並びに、メモリバス481をわたるアドレス、コマンド及び／又はデータの伝送速度を向上させられる信号の上昇時間及び下降時間の短縮が含まれる。
【００３０】
また、ある実施形態では、このインターフェースロジックが低入力電圧ロジック496a乃至496iと非開閉入力電圧ロジック497a乃至497iとの間で分離されていることにより、メモリバス481を構成する信号線の一部又は全ての電源が切られているときに、論理レベル電源線477を介して供給される論理レベル入力電圧を切ることによって、インターフェースロジックの内の少なくともメモリバス481により近接して結合されている部分（すなわち、低入力電圧ロジック496a乃至496i内の部分）に供給される電力が削減され得る。このように論理レベル電源線477の電源が切られているとき、非開閉電源線474及び記憶レベル電源線472の双方はオンにされたままであり、非開閉入力電圧ロジック497a乃至497i及びメモリセル配列499a乃至499iに、それぞれ、非開閉入力電圧及び記憶レベル入力電圧を供給し続ける。また、ある実施形態では、論理レベル電源線477を介して供給される論理レベル入力電圧を切ることは、メモリ装置490がセルフリフレッシュモード等の低電力状態に置かれることと一致する。このモードでは、非開閉入力電圧ロジック497a乃至497iの少なくとも一部分が、非開閉電源線474を介して供給し続けられる非開閉入力電圧を使用して、メモリセル配列499a乃至499iの対応する配列の部分（例えば、メモリセルのページ又は行）でリフレッシュ動作を開始及び／又は実行する。
【００３１】
ある実施形態では、非開閉電源線474を介して供給される非開閉入力電圧の電圧レベルは、論理レベル電源線477を介して供給される論理レベル入力電圧の電圧レベルと同等とされる。そのような実施形態では、低入力電圧ロジック496a乃至496iと非開閉入力電圧ロジック497a乃至497iとが同等の電圧レベルの入力電圧を供給され、（先に詳述されたように）論理回路の低めの電圧動作の効率の良さが実現されるが、別々の非開閉入力電圧及び論理レベル入力電圧は、上述のように、論理レベル入力電圧をスイッチして切る一方で、同等の電圧レベルの非開閉入力電圧が供給され続けるようにされてもよい。他の実施形態においては、非開閉電源線474を介して供給される非開閉入力電圧の電圧レベルは、論理レベル入力電圧と記憶レベル入力電圧との間の何処かのレベルに選択されてもよい。それにより、非開閉入力電圧ロジック497a乃至497iが、それぞれ、低入力電圧ロジック496a乃至496i及びメモリセル配列499a乃至499iの双方との互換性がより容易に得られるように選択された信号伝送電圧レベルで動作することが可能になる。
【００３２】
インターフェースロジックの何れの部分が各々の低入力電圧ロジック496a乃至496iを構成するべきか、及び、インターフェースロジックの何れの部分が各々の非開閉入力電圧ロジック497a乃至497iを構成するべきかの厳密な決定は、請求項記載の本発明の意図及び範囲を逸脱することなく、具体的な実施形態間で変わり得ることは、当業者に認識されるところである。ある実施形態では、各々の非開閉入力電圧ロジック497a乃至497iを構成するインターフェースロジック部分が、リフレッシュ動作の実行に必要な、行アドレス復号器が含まれ得るロジックに制限され、論理レベル電源線477がメモリ装置490の内の低電力状態に入る部分として切られているときに、インターフェースロジックのこれら制限された部分が非開閉電源線474から電力を供給され続けるようにされてもよい。
【００３３】
図５は、メモリ装置を用いる更に他の実施形態のブロック図を示しており、図３のメモリ装置390と大部分は相等しいが、バッファロジック592が付加されたメモリ装置590を備えている。バッファロジック592は、メモリバス581の一部の信号をメモリ装置590の他の部分から分離し、２つのメモリバス581、594を効率的に作り出している。それにより、一部の信号はメモリバス581と594との間でバッファ及び／又はラッチされる一方、他の信号はメモリバス581と594との間で直接的に接続される。ある実施形態では、メモリ装置590は、アドレス及び／又はコマンド信号はバッファロジック592によりバッファ及び／又はラッチされる一方、データ信号はメモリバス581と594との間で直接的に接続されるレジスタードＤＩＭＭである。図３のメモリ装置390と同様に、様々な実施形態において、メモリ装置590は、少なくとも部分的に、基板にＩＣとして、又はマルチダイパッケージ内にダイとして、共に実装されたメモリ回路598a乃至598i、及びバッファロジック592で構成されている。各メモリ回路598a乃至598iは、それぞれ、少なくとも部分的に、メモリセル配列599a乃至599i、高入力電圧ロジック597a乃至597i及び低入力電圧ロジック596a乃至596iで構成されている。バッファロジック592及び低入力電圧ロジック596a乃至596iの双方は全て、論理レベル電源線577から論理レベル入力電圧を供給され、高入力電圧ロジック597a乃至597i及びメモリセル599a乃至599iの双方は全て、記憶レベル電源線572から記憶レベル入力電圧を供給されている。
【００３４】
これらのメモリセルに記憶されたデータの確実な保持を確保するため、各メモリセル配列599a乃至599iに供給される記憶レベル入力電圧は、先に詳述されたように、キャパシタ的な構成をしたメモリセルに蓄積された電荷の０及び１のビット値の確実な区別を可能にするために十分な電圧である。低入力電圧ロジック596a乃至596iの各々は、高入力電圧ロジック597a乃至597iの対応する１つと共に、メモリセル配列599a乃至599iの対応する１つにデータを記憶する、或いは該メモリセル配列の１つからデータを取り出すために、また同様にその他の様々な機能を実行するために、メモリバス581及び594を介して受け取ったコマンドを実行するインターフェースロジックを設けている。このインターフェースロジックが低入力電圧ロジックと高入力電圧ロジックとの間で分割されていることにより、ある実施形態では、メモリセル配列599a乃至599iにより近接して結合されている高入力電圧ロジック597a乃至597iの各々内のインターフェースロジックの部分が、記憶レベル電源線572を介して供給される記憶レベル入力電圧を使用することが可能になる。その結果、インターフェースロジックのこの部分は、メモリセル配列599a乃至599iとの互換性がより容易に得られる信号伝送電圧レベルで、メモリセル配列599a乃至599iの対応する１つと相互に交信することが可能になる。同時に、インターフェースロジックのこの分割により、ある実施形態では、メモリバス581、594、及び／又はバッファロジック592により近接して結合されている低入力電圧ロジック596a乃至596iの各々内のインターフェースロジックの部分が、論理レベル電源線577を介して供給される論理レベル入力電圧を使用することが可能になる。その結果、インターフェースロジックのこの部分は、バッファロジック592、及び／又はメモリバス581、594に結合されるその他の装置との互換性がより容易に得られる信号伝送電圧レベルで、メモリバス581、594、及び／又はバッファロジック592と相互に交信することが可能になる。様々な実施において、論理レベル電源線577を介して供給される論理レベル入力電圧の電圧レベルは、記憶レベル電源線572を介して供給される記憶レベル入力電圧の電圧レベルより低くされる。これは、低めの電圧によるバッファロジック592との信号伝送、及び／又はメモリバス581、594をわたる信号伝送を用いることにより得られる効果についての認識に基づく。これらの効果には、総合的な電力消費の低減、並びに、メモリバス581、594をわたるアドレス、コマンド及び／又はデータの伝送速度を向上させられる信号の上昇時間及び下降時間の短縮が含まれる。
【００３５】
また、ある実施形態では、このインターフェースロジックが低入力電圧ロジック596a乃至596iと高入力電圧ロジック597a乃至597iとの間で分離されていることにより、メモリバス581を構成する信号線の一部又は全ての電源が切られているときに、論理レベル電源線577を介して供給される論理レベル入力電圧を切ることによって、インターフェースロジックの内の少なくともメモリバス581、594、及び／又はバッファロジック592により近接して結合されている部分（すなわち、低入力電圧ロジック596a乃至596i内の部分）に供給される電力が削減され得る。このように論理レベル電源線577の電源が切られているとき、記憶レベル電源線572はオンにされたままであり、高入力電圧ロジック597a乃至597i及びメモリセル配列599a乃至599iの双方に記憶レベル入力電圧を供給し続ける。また、ある実施形態では、論理レベル電源線577を介して供給される論理レベル入力電圧を切ることは、メモリ装置590がセルフリフレッシュモード等の低電力状態に置かれることと一致する。このモードでは、高入力電圧ロジック597a乃至597iの少なくとも一部分が、記憶レベル電源線572を介して供給し続けられる記憶レベル入力電圧を使用して、メモリセル配列599a乃至599iの対応する配列の部分（例えば、メモリセルのページ又は行）でリフレッシュ動作を開始及び／又は実行する。
【００３６】
図３のメモリ装置390の場合と同様に、インターフェースロジックの何れの部分が各々の低入力電圧ロジック596a乃至596iを構成するべきか、及び、インターフェースロジックの何れの部分が各々の高入力電圧ロジック597a乃至597iを構成するべきかの厳密な決定は、請求項記載の本発明の意図及び範囲を逸脱することなく、具体的な実施形態間で変わり得ることは、当業者に認識されるところである。ある実施形態では、各々の高入力電圧ロジック597a乃至597iを構成するインターフェースロジック部分が、リフレッシュ動作の実行に必要な、行アドレス復号器が含まれ得るロジックに制限され、論理レベル電源線577がメモリ装置590の内の低電力状態に入る部分として切られているときに、インターフェースロジックのこれら制限された部分が記憶レベル電源線572から電力を供給され続けるようにされてもよい。他の実施形態においては、各々のメモリセル配列599a乃至599iの設計が、メモリセルに直接結合されたインターフェースロジックの如何なる部分も必ず、各々の高入力電圧ロジック597a乃至597iを構成する部分の間になるようにされてもよい。
【００３７】
図６は、メモリ装置を用いる更にまた他の実施形態のブロック図を示しており、図４のメモリ装置490と大部分は相等しいが、バッファロジック692が付加されたメモリ装置690を備えている。バッファロジック692は、メモリバス681の信号の一部をメモリ装置690の他の部分から分離し、２つのメモリバス681、694を効率的に作り出している。それにより、一部の信号はメモリバス581と594との間でバッファ及び／又はラッチされる一方、他の信号はメモリバス681と694との間で直接的に接続される。ある実施形態では、メモリ装置690は、アドレス及び／又はコマンド信号はバッファロジック692によりバッファ及び／又はラッチされる一方、データ信号はメモリバス581と594との間で直接的に接続されるレジスタードＤＩＭＭである。図４のメモリ装置490と同様に、様々な実施形態において、メモリ装置690は、少なくとも部分的に、基板にＩＣとして、又はマルチダイパッケージ内にダイとして、共に実装されたメモリ回路698a乃至698i、及びバッファロジック692で構成されている。各メモリ回路698a乃至698iは、それぞれ、少なくとも部分的に、メモリセル配列699a乃至699i、非開閉入力電圧ロジック697a乃至697i、及び低入力電圧ロジック696a乃至696iで構成されている。バッファロジック692及び低入力電圧ロジック696a乃至696iは全て、論理レベル電源線677から論理レベル入力電圧を供給され、非開閉入力電圧ロジック697a乃至697iは全て非開閉電源線674から一定の入力電圧を供給され、そして、メモリセル699a乃至699iは全て、記憶レベル電源線672から記憶レベル入力電圧を供給されている。
【００３８】
これらのメモリセルに記憶されたデータの確実な保持を確保するため、各メモリセル配列699a乃至699iに供給される記憶レベル入力電圧は、先に詳述されたように、キャパシタ的な構成をしたメモリセルに蓄積された電荷の０及び１のビット値の確実な区別を可能にするために十分な電圧である。低入力電圧ロジック696a乃至696iの各々は、非開閉入力電圧ロジック697a乃至697iの対応する１つと共に、メモリセル配列699a乃至699iの対応する１つにデータを記憶する、或いは該メモリセル配列の１つからデータを取り出すために、また同様にその他の様々な機能を実行するために、メモリバス681及び694を介して受け取ったコマンドを実行するインターフェースロジックを設けている。このインターフェースロジックが低入力電圧ロジックと非開閉入力電圧ロジックとの間で分割されていることにより、ある実施形態では、メモリセル配列699a乃至699iにより近接して結合されている非開閉入力電圧ロジック697a乃至697iの各々内のインターフェースロジックの部分が、非開閉電源線674を介して供給される十分に高い電圧を有するスイッチされない形態の入力電圧を使用することが可能になる。その結果、インターフェースロジックのこの部分は、メモリセル配列699a乃至699iとの互換性がより容易に得られる信号伝送電圧レベルで、メモリセル配列699a乃至699iの対応する１つと相互に交信することが可能になる。同時に、インターフェースロジックのこの分割により、ある実施形態では、メモリバス681、694、及び／又はバッファロジック692により近接して結合されている低入力電圧ロジック696a乃至696iの各々内のインターフェースロジックの部分が、論理レベル電源線677を介して供給される論理レベル入力電圧を使用することが可能になる。その結果、インターフェースロジックのこの部分は、バッファロジック692、及び／又はメモリバス681、694に結合されるその他の装置との互換性がより容易に得られる信号伝送電圧レベルで、メモリバス681、694、及び／又はバッファロジック692と相互に交信することが可能になる。様々な実施において、論理レベル電源線677を介して供給される論理レベル入力電圧の電圧レベルは、記憶レベル電源線672を介して供給される記憶レベル入力電圧の電圧レベルより低くされる。これは、低めの電圧によるメモリバス681及び／又は694をわたる信号伝送を用いることにより得られる効果についての認識に基づく。これらの効果には、総合的な電力消費の低減、並びに、メモリバス681及び／又は694をわたるアドレス、コマンド及び／又はデータの伝送速度を向上させられる信号の上昇時間及び下降時間の短縮が含まれる。
【００３９】
また、ある実施形態では、このインターフェースロジックが低入力電圧ロジック696a乃至696iと非開閉入力電圧ロジック697a乃至697iとの間で分離されていることにより、メモリバス681を構成する信号線の一部又は全ての電源が切られているときに、論理レベル電源線677を介して供給される論理レベル入力電圧を切ることによって、インターフェースロジックの内の少なくともメモリバス681、694、及び／又はバッファロジック692により近接して結合されている部分（すなわち、低入力電圧ロジック696a乃至696i内の部分）に供給される電力が削減され得る。このように論理レベル電源線677の電源が切られているとき、非開閉電源線674及び記憶レベル電源線672の双方はオンにされたままであり、非開閉入力電圧ロジック697a乃至697i及びメモリセル配列699a乃至699iに、それぞれ、非開閉入力電圧及び記憶レベル入力電圧を供給し続ける。また、ある実施形態では、論理レベル電源線677を介して供給される論理レベル入力電圧を切ることは、メモリ装置690がセルフリフレッシュモード等の低電力状態に置かれることと一致する。このモードでは、非開閉入力電圧ロジック697a乃至697iの少なくとも一部分が、非開閉電源線674を介して供給し続けられる非開閉入力電圧を使用して、メモリセル配列699a乃至699iの対応する配列の部分（例えば、メモリセルのページ又は行）でリフレッシュ動作を開始及び／又は実行する。
【００４０】
ある実施形態では、非開閉電源線674を介して供給される非開閉入力電圧の電圧レベルは、論理レベル電源線677を介して供給される論理レベル入力電圧の電圧レベルと同等とされる。そのような実施形態では、低入力電圧ロジック696a乃至696iと非開閉入力電圧ロジック697a乃至697iとが同等の電圧レベルの入力電圧を供給され、（先に詳述されたように）論理回路の低めの電圧動作の効率の良さが実現されるが、別々の非開閉入力電圧及び論理レベル入力電圧は、上述のように、論理レベル入力電圧をスイッチして切る一方で、同等の電圧レベルの非開閉入力電圧が供給され続け得るようにされてもよい。他の実施形態においては、非開閉電源線674を介して供給される非開閉入力電圧の電圧レベルは、論理レベル入力電圧と記憶レベル入力電圧との間の何処かのレベルに選択されてもよい。それにより、非開閉入力電圧ロジック697a乃至697iが、それぞれ、低入力電圧ロジック696a乃至696i及びメモリセル配列699a乃至699iの双方との互換性がより容易に得られるように選択された信号伝送電圧レベルで動作することが可能になる。
【００４１】
インターフェースロジックの何れの部分が各々の低入力電圧ロジック696a乃至696iを構成するべきか、及び、インターフェースロジックの何れの部分が各々の非開閉入力電圧ロジック697a乃至697iを構成するべきかの厳密な決定は、請求項記載の本発明の意図及び範囲を逸脱することなく、具体的な実施形態間で変わり得ることは、当業者に認識されるところである。ある実施形態では、各々の非開閉入力電圧ロジック697a乃至697iを構成するインターフェースロジック部分が、リフレッシュ動作の実行に必要な、行アドレス復号器が含まれ得るロジックに制限され、論理レベル電源線677がメモリ装置690の内の低電力状態に入る部分として切られているときに、インターフェースロジックのこれら制限された部分が非開閉電源線674から電力を供給され続けるようにされてもよい。
【００４２】
図７は、メモリ装置を用いる更に他の実施形態のブロック図を示しており、図５のメモリ装置590と大部分は相等しいが、メモリ装置590のバッファロジック592が、１対の２点間インターフェースを有するバッファロジック792で置換されたメモリ装置790を備えている。バッファロジック792の２点間インターフェースは、メモリ装置790のメモリバス794をメモリバス781及び782に結合している。これら２点間インターフェースにより、メモリ装置790がメモリシステムを構成する１以上のその他の装置に結合されることが可能になる。ここで、その他の装置には、メモリ制御器及び／又は他のメモリ装置が含まれる。このような２点間インターフェースは、単方向信号線の組（場合によって、整合された反対方向の組）及び／又は少なくとも１組の双方向信号線で構成されてもよい。様々な実施形態において、メモリ装置790は、少なくとも部分的に、基板にＩＣとして、又はマルチダイパッケージ内にダイとして、共に実装されたメモリ回路798a乃至798i、及びバッファロジック792で構成されている。ある実施形態では、メモリ装置790は、完全にバッファされたＤＩＭＭである。図５のメモリ装置590と同様に、各メモリ回路798a乃至798iは、それぞれ、少なくとも部分的に、メモリセル配列799a乃至799i、高入力電圧ロジック797a乃至797i及び低入力電圧ロジック796a乃至796iで構成されている。低入力電圧ロジック796a乃至796iの各々は、メモリバス781及び782を構成する信号線の少なくとも大部分へのアクセスのために、バッファロジック792及びメモリバス794を介してメモリバス781及び782に結合されている。一方、メモリバス781及び／又は782を構成する信号線で、低入力電圧ロジック796a乃至796iの各々が直接的に結合される信号線が、より少ない数ではあるが存在してもよい。バッファロジック792及び低入力電圧ロジック796a乃至796iの双方は全て、論理レベル電源線777から論理レベル入力電圧を供給され、高入力電圧ロジック797a乃至797i及びメモリセル799a乃至799iの双方は全て、記憶レベル電源線772から記憶レベル入力電圧を供給されている。
【００４３】
これらのメモリセルに記憶されたデータの確実な保持を確保するため、各メモリセル配列799a乃至799iに供給される記憶レベル入力電圧は、先に詳述されたように、キャパシタ的な構成をしたメモリセルに蓄積された電荷の０及び１のビット値の確実な区別を可能にするために十分な電圧である。低入力電圧ロジック796a乃至796iの各々は、高入力電圧ロジック797a乃至797iの対応する１つと共に、メモリセル配列799a乃至799iの対応する１つにデータを記憶する、或いは該メモリセル配列の１つからデータを取り出すために、また同様にその他の様々な機能を実行するために、メモリバス781、782及び／又は794を介して受け取ったコマンドを実行するインターフェースロジックを設けている。このインターフェースロジックが低入力電圧ロジックと高入力電圧ロジックとの間で分割されていることにより、ある実施形態では、メモリセル配列799a乃至799iにより近接して結合されている高入力電圧ロジック797a乃至797iの各々内のインターフェースロジックの部分が、記憶レベル電源線772を介して供給される記憶レベル入力電圧を使用することが可能になる。その結果、インターフェースロジックのこの部分は、メモリセル配列799a乃至799iとの互換性がより容易に得られる信号伝送電圧レベルで、メモリセル配列799a乃至799iの対応する１つと相互に交信することが可能になる。同時に、インターフェースロジックのこの分割により、ある実施形態では、メモリバス781、782、794、及び／又はバッファロジック792により近接して結合されている低入力電圧ロジック796a乃至796iの各々内のインターフェースロジックの部分が、論理レベル電源線777を介して供給される論理レベル入力電圧を使用することが可能になる。その結果、インターフェースロジックのこの部分は、バッファロジック792、及び／又はメモリバス781、782、794に結合されるその他の装置との互換性がより容易に得られる信号伝送電圧レベルで、メモリバス781、782、794、及び／又はバッファロジック792と相互に交信することが可能になる。様々な実施において、論理レベル電源線777を介して供給される論理レベル入力電圧の電圧レベルは、記憶レベル電源線772を介して供給される記憶レベル入力電圧の電圧レベルより低くされる。これは、低めの電圧によるバッファロジック792との信号伝送、及び／又はメモリバス781、782をわたる信号伝送を用いることにより得られる効果についての認識に基づく。これらの効果には、総合的な電力消費の低減、並びに、メモリバス781、782、794をわたるアドレス、コマンド及び／又はデータの伝送速度を向上させられる信号の上昇時間及び下降時間の短縮が含まれる。
【００４４】
また、ある実施形態では、このインターフェースロジックが低入力電圧ロジック796a乃至796iと高入力電圧ロジック797a乃至797iとの間で分離されていることにより、メモリバス781及び／又は782を構成する信号線の一部又は全ての電源が切られているときに、論理レベル電源線777を介して供給される論理レベル入力電圧を切ることによって、インターフェースロジックの内の少なくともメモリバス781、782、794、及び／又はバッファロジック792により近接して結合されている部分（すなわち、低入力電圧ロジック796a乃至796i内の部分）に供給される電力が削減され得る。このように論理レベル電源線777の電源が切られているとき、記憶レベル電源線772はオンにされたままであり、高入力電圧ロジック797a乃至797i及びメモリセル配列799a乃至799iの双方に記憶レベル入力電圧を供給し続ける。また、ある実施形態では、論理レベル電源線777を介して供給される論理レベル入力電圧を切ることは、メモリ装置790がセルフリフレッシュモード等の低電力状態に置かれることと一致する。このモードでは、高入力電圧ロジック797a乃至797iの少なくとも一部分が、記憶レベル電源線772を介して供給し続けられる記憶レベル入力電圧を使用して、メモリセル配列799a乃至799iの対応する配列の部分（例えば、メモリセルのページ又は行）でリフレッシュ動作を開始及び／又は実行する。
【００４５】
図５のメモリ装置590の場合と同様に、インターフェースロジックの何れの部分が各々の低入力電圧ロジック796a乃至796iを構成するべきか、及び、インターフェースロジックの何れの部分が各々の高入力電圧ロジック797a乃至797iを構成するべきかの厳密な決定は、請求項記載の本発明の意図及び範囲を逸脱することなく、具体的な実施形態間で変わり得ることは、当業者に認識されるところである。ある実施形態では、各々の高入力電圧ロジック797a乃至797iを構成するインターフェースロジック部分が、リフレッシュ動作の実行に必要な、行アドレス復号器が含まれ得るロジックに制限され、論理レベル電源線777がメモリ装置790の内の低電力状態に入る部分として切られているときに、インターフェースロジックのこれら制限された部分が記憶レベル電源線772から電力を供給され続けるようにされてもよい。他の実施形態においては、各々のメモリセル配列799a乃至799iの設計が、メモリセルに直接結合されたインターフェースロジックの如何なる部分も必ず、各々の高入力電圧ロジック797a乃至797iを構成する部分の間になるようにされてもよい。
【００４６】
図８は、メモリ装置を用いる更に他の実施形態のブロック図を示しており、図６のメモリ装置690と大部分は相等しいが、メモリ装置690のバッファロジック692が、１対の２点間インターフェースを有するバッファロジック892で置換されたメモリ装置890を備えている。バッファロジック892の２点間インターフェースは、メモリ装置890のメモリバス894をメモリバス881及び882に結合している。これら２点間インターフェースにより、メモリ装置890がメモリシステムを構成する１以上のその他の装置に結合されることが可能になる。ここで、その他の装置には、メモリ制御器及び／又は他のメモリ装置が含まれる。このような２点間インターフェースは、単方向信号線の組（場合によって、整合された反対方向の組）及び／又は少なくとも１組の双方向信号線で構成されてもよい。様々な実施形態において、メモリ装置890は、少なくとも部分的に、基板にＩＣとして、又はマルチダイパッケージ内にダイとして、共に実装されたメモリ回路898a乃至898i、及びバッファロジック892で構成されている。ある実施形態では、メモリ装置890は、完全にバッファされたＤＩＭＭである。図６のメモリ装置690と同様に、各メモリ回路898a乃至898iは、それぞれ、少なくとも部分的に、メモリセル配列899a乃至899i、非開閉入力電圧ロジック897a乃至897i及び低入力電圧ロジック896a乃至896iで構成されている。低入力電圧ロジック896a乃至896iの各々は、メモリバス881及び882を構成する信号線の少なくとも大部分へのアクセスのために、バッファロジック892及びメモリバス894を介してメモリバス881及び882に結合されている。一方、メモリバス881及び／又は882を構成する信号線で、低入力電圧ロジック896a乃至896iの各々が直接的に結合される信号線が、より少ない数ではあるが存在してもよい。バッファロジック892及び低入力電圧ロジック896a乃至896iは全て、論理レベル電源線877から論理レベル入力電圧を供給され、非開閉入力電圧ロジック897a乃至897iは全て非開閉電源線874から一定の入力電圧を供給され、そして、メモリセル899a乃至899iは全て、記憶レベル電源線872から記憶レベル入力電圧を供給されている。
【００４７】
これらのメモリセルに記憶されたデータの確実な保持を確保するため、各メモリセル配列899a乃至899iに供給される記憶レベル入力電圧は、先に詳述されたように、キャパシタ的な構成をしたメモリセルに蓄積された電荷の０及び１のビット値の確実な区別を可能にするために十分な電圧である。低入力電圧ロジック896a乃至896iの各々は、非開閉入力電圧ロジック897a乃至897iの対応する１つと共に、メモリセル配列899a乃至899iの対応する１つにデータを記憶する、或いは該メモリセル配列の１つからデータを取り出すために、また同様にその他の様々な機能を実行するために、メモリバス881、882及び894を介して受け取ったコマンドを実行するインターフェースロジックを設けている。このインターフェースロジックが低入力電圧ロジックと非開閉入力電圧ロジックとの間で分割されていることにより、ある実施形態では、メモリセル配列899a乃至899iにより近接して結合されている非開閉入力電圧ロジック897a乃至897iの各々内のインターフェースロジックの部分が、非開閉電源線874を介して供給される十分に高い電圧を有するスイッチされない形態の入力電圧を使用することが可能になる。その結果、インターフェースロジックのこの部分は、メモリセル配列899a乃至899iとの互換性がより容易に得られる信号伝送電圧レベルで、メモリセル配列899a乃至899iの対応する１つと相互に交信することが可能になる。同時に、インターフェースロジックのこの分割により、ある実施形態では、メモリバス881、882、894、及び／又はバッファロジック892により近接して結合されている低入力電圧ロジック896a乃至896iの各々内のインターフェースロジックの部分が、論理レベル電源線877を介して供給される論理レベル入力電圧を使用することが可能になる。その結果、インターフェースロジックのこの部分は、バッファロジック892、及び／又はメモリバス881、882、894に結合されるその他の装置との互換性がより容易に得られる信号伝送電圧レベルで、メモリバス881、882、894、及び／又はバッファロジック892と相互に交信することが可能になる。様々な実施において、論理レベル電源線877を介して供給される論理レベル入力電圧の電圧レベルは、記憶レベル電源線872を介して供給される記憶レベル入力電圧の電圧レベルより低くされる。これは、低めの電圧によるメモリバス881、882及び／又は894をわたる信号伝送を用いることにより得られる効果についての認識に基づく。これらの効果には、総合的な電力消費の低減、並びに、メモリバス881、882及び／又は894をわたるアドレス、コマンド及び／又はデータの伝送速度を向上させられる信号の上昇時間及び下降時間の短縮が含まれる。
【００４８】
また、ある実施形態では、このインターフェースロジックが低入力電圧ロジック896a乃至896iと非開閉入力電圧ロジック897a乃至897iとの間で分離されていることにより、メモリバス881及び／又は882を構成する信号線の一部又は全ての電源が切られているときに、論理レベル電源線877を介して供給される論理レベル入力電圧を切ることによって、インターフェースロジックの内の少なくともメモリバス881、882、894、及び／又はバッファロジック892により近接して結合されている部分（すなわち、低入力電圧ロジック896a乃至896i内の部分）に供給される電力が削減され得る。このように論理レベル電源線877の電源が切られているとき、非開閉電源線874及び記憶レベル電源線872の双方はオンにされたままであり、非開閉入力電圧ロジック897a乃至897i及びメモリセル配列899a乃至899iに、それぞれ、非開閉入力電圧及び記憶レベル入力電圧を供給し続ける。また、ある実施形態では、論理レベル電源線877を介して供給される論理レベル入力電圧を切ることは、メモリ装置890がセルフリフレッシュモード等の低電力状態に置かれることと一致する。このモードでは、非開閉入力電圧ロジック897a乃至897iの少なくとも一部分が、非開閉電源線874を介して供給し続けられる非開閉入力電圧を使用して、メモリセル配列899a乃至899iの対応する配列の部分（例えば、メモリセルのページ又は行）でリフレッシュ動作を開始及び／又は実行する。
【００４９】
ある実施形態では、非開閉電源線874を介して供給される非開閉入力電圧の電圧レベルは、論理レベル電源線877を介して供給される論理レベル入力電圧の電圧レベルと同等とされる。そのような実施形態では、低入力電圧ロジック896a乃至896iと非開閉入力電圧ロジック897a乃至897iとが同等の電圧レベルの入力電圧を供給され、（先に詳述されたように）論理回路の低めの電圧動作の効率の良さが実現されるが、別々の非開閉入力電圧及び論理レベル入力電圧は、上述のように、論理レベル入力電圧をスイッチして切る一方で、同等の電圧レベルの非開閉入力電圧が供給され続け得るようにされてもよい。他の実施形態においては、非開閉電源線874を介して供給される非開閉入力電圧の電圧レベルは、論理レベル入力電圧と記憶レベル入力電圧との間の何処かのレベルに選択されてもよい。それにより、非開閉入力電圧ロジック897a乃至897iが、それぞれ、低入力電圧ロジック896a乃至896i及びメモリセル配列899a乃至899iの双方との互換性がより容易に得られるように選択された信号伝送電圧レベルで動作することが可能になる。
【００５０】
インターフェースロジックの何れの部分が各々の低入力電圧ロジック896a乃至896iを構成するべきか、及び、インターフェースロジックの何れの部分が各々の非開閉入力電圧ロジック897a乃至897iを構成するべきかの厳密な決定は、請求項記載の本発明の意図及び範囲を逸脱することなく、具体的な実施形態間で変わり得ることは、当業者に認識されるところである。ある実施形態では、各々の非開閉入力電圧ロジック897a乃至897iを構成するインターフェースロジック部分が、リフレッシュ動作の実行に必要な、行アドレス復号器が含まれ得るロジックに制限され、論理レベル電源線877がメモリ装置890の内の低電力状態に入る部分として切られているときに、インターフェースロジックのこれら制限された部分が非開閉電源線874から電力を供給され続けるようにされてもよい。
【００５１】
なお、図３乃至８はＤＲＡＭ装置を構成するコンポーネントを比較的単純に描いていること、及び、請求項に記載される本発明の意図及び範囲を逸脱することなく、ＤＲＡＭ装置内のコンポーネントの厳密な配置及び構成が、これらの図面に描かれたものに対して削減され、増加され、或いは別のものに変更され得ることは、ＤＲＡＭ装置を含むメモリ装置設計の当業者に容易に認識されるところである。特に、請求項に記載の発明の意図及び範囲を逸脱することなく、図３乃至８に描かれた数量以外のメモリ回路数量とし得ることは、当業者に容易に認識されるところである。また、特に、図示され議論された実施形態は具体的に２つ又は３つの電力接続／電源を用いているが、請求項に記載の発明の意図及び範囲を逸脱することなく、メモリ装置の様々な従属部分に電力を供給するために４つ以上の電力接続／電源が用いられ得ることは、当業者に理解されるところである。
【００５２】
図９はコンピュータシステムを用いる実施形態のブロック図を示している。コンピュータシステム900は、少なくとも部分的に、プロセッサ910、システムロジック920及びメモリ装置990で構成されている。システムロジック920はプロセッサ910に結合され、プロセッサ910を支援する様々な機能を果たす。これらの機能には、システムロジック920内のメモリ制御器980を使用して、システムロジック920がやはり結合されているメモリ装置990へのアクセスをプロセッサ910に提供することが含まれる。プロセッサ910、システムロジック920及びメモリ装置990は、プロセッサ910による機械可読命令の実行、並びに、メモリ装置990内のデータ及び命令の記憶への対応が可能な、コンピュータシステム900の中核形態を構成している。あるいは、他の実施形態では、メモリ制御器980が部分的あるいは完全にプロセッサ910内に集積され、その結果としてプロセッサ910が、メモリ装置990に直接結合され、かつ、直接アクセスするようにしてもよい。
【００５３】
様々な実施形態において、プロセッサ910は、広く知られ用いられている“ｘ８６”命令セットの少なくとも一部分を実行することができるプロセッサ等の様々な型のプロセッサの如何なる型にもなり得る。また、他の様々な実施形態においては、複数のプロセッサが用いられ得る。様々な実施形態において、メモリ装置990は、ＦＰＭ、ＥＤＯ、ＳＤＲ若しくはＤＤＲ型の同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、又はＲＡＭＢＵＳTMを採用する様々な技術のＲＡＭ等の、様々な型のダイナミックＲＡＭの如何なる型にもなり得る。そして、メモリ制御器980は、その型のメモリに適切なインターフェースをロジック920に提供する。メモリ装置990のメモリセルの少なくとも一部分はバンク999a乃至999dに分割されている。各バンクは、２次元メモリ配列の行及び列状に編成されたメモリセルで構成されている。メモリ装置990のメモリセルの一部分にアクセスするため、その部分は、バンク、行及び列のアドレスの結合を備えるメモリ制御器800によりアドレスされなければならない。４つのバンク、すなわちバンク999a乃至999d、を有する単一のメモリ装置990が図示されているが、これはコンピュータシステムの一部分になり得るメモリシステムの単に一例であり、請求項に記載の本発明の意図及び範囲を逸脱することなく、より多数のメモリ装置、及び／又は、メモリ装置内の異なる数のバンクが用いられ得ることは、当業者に容易に認識されるところである。
【００５４】
ある実施形態では、システムロジック920は、プロセッサ910に結合され且つプロセッサ910に記憶装置960へのアクセスを提供しており、この記憶装置960によって記憶媒体961に担われるデータ及び／又は命令がアクセスされてもよい。記憶媒体961は、ＣＤ若しくはＤＶＤ−ＲＯＭ、磁気若しくは光学ディスク、磁気光学式ディスク、テープ、半導体メモリ、又は、紙若しくはその他材料上の文字若しくは打ち抜き穴などの当業者が認識する非常に多様な型式及び技術の如何なるものでもよい。ある実施形態では、不揮発性メモリ装置930がシステムロジック920（又は、コンピュータシステム900のその他の部分）に結合され、コンピュータシステム900が“リセット”又は初期化されるとき（例えば、コンピュータシステム900が“ターンオン”又は“パワーアップ”されるとき）に実行される最初の命令シリーズの記憶を提供する。これは、コンピュータシステム900を通常使用できるように準備するのに必要なタスクを行うためのものである。このような実施形態の変形例では、コンピュータシステム900の初期化又はリセットに際し、プロセッサ910が不揮発性メモリ装置930にアクセスし、ＣＰＵ910にメモリ装置990へのアクセスを提供する際に通常使用できるようにメモリ制御器980を準備するために実行される命令を取り出す。記憶媒体961の形態が如何なるものであろうとも、これら取り出された命令と同一の命令が、記憶装置960及びその装置に用いられる記憶媒体961へのアクセスを提供する際に通常使用できるように、システムロジック920を準備するために実行されてもよい。
【００５５】
ある実施形態では、コンピュータシステム900はさらに電源970で構成され、電源970は、電源線974、電力制御器976及び電源線977を介して論理レベル入力電圧をメモリ装置990の一部分に供給し、さらに、電源線972を介して記憶レベル入力電圧をメモリ装置990の他の部分に供給する。このような実施形態のある変形例では、電力制御器976は、メモリ制御器980の一部分を構成するロジックによって操作されてもよく、他の変形例では、電力制御器976は、コンピュータシステム900を構成するメモリシステム内の他の部分、又は、電力配分を制御する機能用のロジック等のコンピュータシステム900内の他の部分、によって操作されてもよい。
【００５６】
ある実施形態では、記憶媒体961はプロセッサ910によって実行されるべき機械アクセス可能な命令であって、メモリ装置990の１以上の検査をプロセッサ910に実行させる命令を担っている。この検査とは、メモリ装置990がどのような型のＤＲＡＭ装置であるかを導出するため、及び／又は、メモリ装置990がどのような機能に対応しているかを導出するためのものである。このような検査は、メモリ装置990の部分にアクセスするように計画された一連のアクセス、及び受信した反応がどのような性質であるかの観察を含んでもよい。あるいは、このような検査は、メモリ装置の型又は１以上の特徴の存在を特定するコードを問い合わせることを含んでもよく、メモリ装置990内の不揮発性メモリのある部分に記憶された、メモリ装置の型、様々なパラメータ、及び／又は、様々な特徴の有無を特定するデータを読み取ることを伴ってもよい。メモリ装置990がセグメント化された電源の使用に対応していると判断された場合、先に詳述されたように、それを要因として、プロセッサ910はコンピュータシステム900内のメモリ制御器980及び／又は他のロジックをプログラム又は別の方法で設定し、上述の機能を利用するように電力制御器を動作させる。
【００５７】
他の実施形態では、メモリ装置990をコンピュータシステム900の残りの部分と結合するのに用いられるコネクタの物理設計等、コンピュータシステム900設計の特徴が、セグメント化された電源の使用に対応していないメモリ装置の使用を不可能にする。故に、このような実施形態では、例えばメモリ装置990など、コンピュータシステム900の残りの部分に接続され得る如何なるメモリ装置もが、必然的にセグメント化電源システムに対応するとみなされる。それにより、プロセッサ910はパワー制御器976を使用する準備をするための命令を実行し、メモリ装置990がセグメント化電源に対応しているかを確認する検査を実行することなしに、メモリ装置990のある部分に電力を選択的に供給する。
【００５８】
本発明について様々な取り得る実施形態を用いて記載してきた。上述の記載によって多数の代替、変更、変形及び用途が当業者に明らかとなることは明白である。様々考えられるメモリ装置であって、内部のメモリセルが、データ喪失を防止するために何らかの形態の“リフレッシュ”又はその他の定常的な保持活動を反復的に必要とする、メモリ装置を備える多様な電子装置に対応して、本発明が実施され得ることは当業者に理解されるところである。音声／ビデオ娯楽機器、車両の制御機器、電子回路制御の電気機器等のコンピュータシステム以外の電子機器にも対応して、本発明が実施され得ることも当業者に理解されるところである。
【図面の簡単な説明】
【００５９】
【図１】メモリシステムを用いる一実施形態を示すブロック図である。
【図２】メモリシステムを用いる他の実施形態を示すブロック図である。
【図３】メモリ装置を用いる一実施形態を示すブロック図である。
【図４】メモリ装置を用いる他の実施形態を示すブロック図である。
【図５】メモリ装置を用いる他の実施形態を示すブロック図である。
【図６】メモリ装置を用いる他の実施形態を示すブロック図である。
【図７】ポイント間インターフェースを有するメモリ装置を用いる一実施形態を示すブロック図である。
【図８】ポイント間インターフェースを有するメモリ装置を用いる他の実施形態を示すブロック図である。
【図９】コンピュータシステムを用いる他の実施形態を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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