(57)【要約】極めて小型の半導体デバイスにおけるエピタキシャル成長させた半導体領域の高さは、２つ以上のエピタキシャル成長を実行しうる異なるデバイス領域に対して、個別に調節することができる。エピタキシャル成長マスクは、特定のデバイス領域における半導体領域の形成を選択的に抑制する。他の実施形態において、２つ以上の異なるデバイス領域に対して、一般的なエピタキシャル成長プロセスを用いてもよく、選択されたエリアにあるすでにエピタキシャル成長させた半導体領域の高さを正確に低減するように、引き続き、選択されたデバイス領域に選択的酸化プロセスを実行することができる。
2007528123.tif 000002
【特許請求の範囲】
【請求項１】
第２の半導体領域（２４０ｂ）を覆った状態のまま、第１の半導体領域（２４０ａ）の一部分を露出する第１のエピタキシャル成長マスク（２２２）を形成するステップと、
前記第１の半導体領域（２４０ａ）の前記露出部分に、第１の隆起した半導体領域（２０８ａ）をエピタキシャル成長させるステップと、
前記第２の半導体領域（２４０ｂ）の一部分を露出する第２のエピタキシャル成長マスク（２２５）を形成するステップと、
前記第２の半導体領域（２４０ｂ）の前記露出部分に、第２の隆起した半導体領域（２１８ｂ）をエピタキシャル成長させるステップとを含む、方法。
【請求項２】
第１のエピタキシャル成長マスクを形成するステップが、前記第１および第２の半導体領域にわたってスペーサ層を堆積するステップと、前記第２の半導体領域の上方の前記スペーサ層を覆いながら、前記第１の半導体領域の上方の前記スペーサ層をパターニングするステップとを含む、請求項１に記載の方法。
【請求項３】
第２のエピタキシャル成長マスクを形成するステップが、前記第１の半導体領域の上方にカバー層を形成するステップと、前記第２の半導体領域の上方の前記スペーサ層をパターニングするステップとを含む、請求項２に記載の方法。
【請求項４】
前記第１および第２の半導体領域が、ゲート電極構造を備え、前記第１のエピタキシャル成長マスクをパターニングするステップが、前記スペーサ層を異方性エッチングするステップを含む、請求項２に記載の方法。
【請求項５】
前記第１および第２の隆起した半導体領域を形成した後、前記第１および第２のエピタキシャル成長マスクを除去するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記第１および第２の半導体領域の少なくとも１つが、ゲート電極構造を備え、前記第１および第２のエピタキシャル成長マスクの除去後に、前記ゲート電極構造に隣接してドレインおよびソース領域を形成するステップをさらに含む、請求項５に記載の方法。
【請求項７】
前記第１および第２のエピタキシャル成長マスクを除去することによって、前記第１および第２の半導体領域の部分上にゲート電極構造を形成するステップをさらに含む、請求項５に記載の方法。
【請求項８】
第１および第２の半導体領域（３４０ａ、３４０ｂ）の上方にそれぞれ、第１（３０８ａ）および第２（３０８ｂ）の隆起した半導体領域をエピタキシャル成長させるステップと、
前記第１の隆起した半導体領域（３０８ａ）の上方に酸化マスク（３２１）を形成するステップと、
前記第２の隆起した半導体領域（３０８ｂ）の上方に酸化部分（３１０ｂ）を形成するために、前記第２の隆起した半導体領域（３０８ｂ）を選択的に酸化するステップと、
前記第２の隆起した半導体領域（３０８ｂ）の前記酸化部分（３１０ｂ）を選択的に除去するステップとを含む、方法。
【請求項９】
第１の半導体領域（２４０ａ）の上方に形成され、第１のゲート絶縁層（２０４ａ）によって前記第１の半導体領域から分離された第１のゲート電極（２０３ａ）と、
前記第１のゲート絶縁層（２０４ａ）の上方に伸びる、第１の高さ（２１９ａ）を有する第１の隆起したドレインおよびソース領域（２０８ａ）と、
第２の半導体領域（２４０ｂ）の上方に形成され、第２のゲート絶縁層（２０４ｂ）によって前記第２の半導体領域から分離された第２のゲート電極（２０３ｂ）と、
前記第２のゲート絶縁層（２０４ｂ）の上方に伸びる、前記第１の高さと異なる第２の高さ（２１９ｂ）を有する第２の隆起したドレインおよびソース領域（２０８ｂ）とを備える、半導体デバイス。
【請求項１０】
前記第１の高さが、前記第２の高さより低く、前記第１のゲート電極および前記第１の隆起したドレインおよびソース領域が、ｐチャネルトランジスタを表す、請求項９に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路の作製に関し、さらに詳しく言えば、極浅なｐｎ接合を有する電界効果トランジスタの隆起したドレインおよびソース領域など、局所的に隆起した半導体領域の形成に関する。
【背景技術】
【０００２】
集積回路を作製するには、特定の回路レイアウトに応じて所与のチップエリア上に多数の回路素子を形成する必要がある。一般に、複数のプロセス技術が現在実施されており、マイクロプロセッサ、記憶チップなどの論理回路の場合、動作速度および／または電力消費量の点で優れた特性を備えるという理由から、ＣＭＯＳ技術が現在最も有望なアプローチとされる。ＣＭＯＳ技術を用いた複雑な集積回路の作製中、数百万の相補型トランジスタ、すなわち、ｎチャネルトランジスタおよびｐチャネルトランジスタが、適切な基板上に形成される。典型的に、ｎチャネルトランジスタであろうと、ｐチャネルトランジスタであろうと、ＭＯＳトランジスタが、いわゆる、ｐｎ接合を備え、このｐｎ接合は、逆ドープされたチャネル領域がドレイン領域とソース領域との間に配置された高濃度ドープドレインおよびソース領域の境界に形成される。チャネル領域の伝導性は、チャネル領域の上方に形成され、薄い絶縁層によってチャネル領域から分離されたゲート電極によって制御される。チャネル領域の伝導性は、ドーパントの濃度、多数の電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。したがって、特定の制御電圧をゲート電極に印加すると、絶縁層の下方に伝導性チャネルを迅速に作り出す能力と組み合わせて、チャネル領域の伝導性は、ＭＯＳトランジスタの特性を実質的に決定する。この理由から、チャネル長さは、主要なデザイン基準であり、そのサイズを縮小することで、集積回路の動作速度が上がる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、トランジスタの寸法を縮小すると、それに関連した複数の問題が生じてしまい、ＭＯＳトランジスタのチャネル長さを着実に短くすることによって得られた利点をあまり損なわないようにこれらの問題に取り組む必要がある。
【０００４】
これに関する１つの問題は、極浅ｐｎ接合が要求されることである。すなわち、伝導性チャネルの要求された制御性を維持するようにチャネル長さが短くされるため、ゲート絶縁層とチャネル領域とによって形成された境界に対して、ソースおよびドレイン領域の深さを減少させる必要がある。ソースおよびドレイン領域の深さは、そのシート抵抗を実質的に決定し、ドーパント濃度が極めて高いと、漏れ電流が増える可能性があるため、ソースおよびドレイン領域のドーパント濃度を相応に高めることによって、この抵抗を任意に低減させなくてもよい。さらに、非常に高い濃度でこれらの領域に注入されたドーパントは、ソースおよびドレイン領域内のドーパントプロファイル全体に悪影響を及ぼすことなく、従来の高速熱アニールサイクルによって完全に活性化されなくてもよい。すなわち、ｐｎ接合によって規定された、所望のチャンネル長さに対して、ドーパント濃度を高めるには、温度を上昇させ、および／または、対応するアニールサイクルの持続時間を延長する必要があるが、それによって、ドーパントの必然的な熱拡散によってｐｎ接合を形成するドーパントプロファイルに影響を与えてしまい、最終的に、最後に達成されるチャネル長さに許容不能な変動を生じてしまうこともある。
【０００５】
ドレインおよびソース領域のシート抵抗をさらに低減しようとするために、その領域の伝導性は、高濃度ドープシリコンと比較して伝導性がより優れた金属シリサイドを形成することによって高められることが多い。しかしながら、金属シリサイドの侵入深さは、ｐｎ接合の深さによって制限されるため、これらの領域の伝導性の改良は、対応するｐｎ接合の深さと関連がある。さらに、多くのＣＭＯＳ技術において、対応する金属シリサイドが、ゲート電極上に同時に形成され、したがって、浅い接合深さが、ゲート電極に極浅金属シリサイドを作り出すことによって、優れたゲート電極の伝導性を得るさいに、限られた改良しか得られない。
【０００６】
１つのアプローチにおいて、ゲート絶縁層／チャネル領域の境界の上方にあるソースおよびドレイン領域を隆起させ、隆起したドレインおよびソース領域のサイズが増大したことによるｐｎ接合の実際の深さによって制限されることなく、高伝導性の金属シリサイド領域を形成する可能性を与えながら、許容可能なレベルでドレイン−ソースドーパント濃度を維持することによって、極浅ソースおよびドレイン領域を形成してもよい。
【０００７】
以下、図１ａ〜図１ｄを参照しながら、隆起したドレインおよびソース領域を形成するための典型的な従来のプロセスフローについて詳細に記載する。
【０００８】
図１ａは、初期段階の製造ステージでの電界効果トランジスタ１００の断面図を略図的に示す。トランジスタ１００は、基板１０１、例えば、バルクシリコン基板または埋め込み絶縁層を含むＳＯＩ（シリコン・オン・インシュレータ）基板を備える。基板１０１の上方には、ｐｎ接合およびそこにチャネル領域を形成するのに適した厚みを有する実質的結晶層１０２が形成される。例えば、トランジスタ１００は、シリコン層１０２の厚みが約２０〜１００ｎｍの範囲のＳＯＩトランジスタであってもよい。シリコン層１０２の上方には、ポリシリコンからなるゲート電極１０３が形成され、ゲート絶縁層１０４によってシリコン層１０２から分離される。ゲート絶縁層１０４は、厚みが約０．６〜４ｎｍの窒素を含有する二酸化シリコン層によって、高性能デバイスに形成されてもよい。反射防止コーティングの残留物１０５は、ゲート電極１０３の上面１０３ａを覆うのに対して、ゲート電極１０３の側壁１０３ｂと、シリコン層１０２の残りの表面は、酸化物ライナ１０６によって覆われる。
【０００９】
図１ａに示すようなトランジスタ１００は、以下のプロセスフローにしたがって形成されてもよい。基板１０１は、シリコンバルク基板の形態またはＳＯＩ基板の形態のそれぞれの基板の製造業者によって得られてもよく、ＳＯＩ基板は、十分に確立されたウェハ接合技術にしたがって形成されてもよい結晶シリコン層を備えてもよい。次いで、適切な厚みのシリコン層１０２は、ＳＯＩ基板の所与のシリコン層を所望の厚みに薄層化するための化学機械研磨などの対応するプロセス技術によって、および／または、ＳＯＩ基板またはバルク基板の露出表面上でのシリコンのエピタキシャル成長によって形成されてもよい。半導体材料のエピタキシャル成長技術は、堆積材料が、下地材料の格子と構造および格子間隔が十分に類似した格子を形成可能である限り、堆積材料層が、下地材料の結晶構造と適合した結晶構造を形成する堆積技術である。シリコン層１０２の形成後、ゲート絶縁層１０４を形成するのに適した厚みおよび組成を有する絶縁層が形成される。このため、当業界において十分に確立されているような高度な酸化および／または堆積技術が使用されてもよい。その後、低圧化学気相堆積によって、適切な厚みのポリシリコン層が堆積される。次に、例えば、酸窒化シリコンからなる反射防止コーティングと、レジスト層とが堆積され、堆積されたポリシリコン層からゲート電極１０３をパターニングするための後続する異方性エッチングプロセス用のエッチマスクを形成するように、高度なフォトリソグラフィによってパターニングされる。その後、ゲート絶縁層１０４は、パターニングされてもよく、引き続き、酸化物ライナ１０６は、適切にデザインされた酸化プロセスによって形成されてもよい。
【００１０】
図１ｂは、選択的エピタキシャル成長プロセス後にスペーサ１０７を容易に除去することができるように、下地酸化物ライナ１０６に対して適度に高いエッチ選択性を呈する窒化シリコンなどの材料からなる側壁スペーサ素子１０７が上部に形成されたトランジスタ１００を略図的に示す。側壁スペーサ１０７は、特定の厚みの窒化シリコン層の堆積、例えば、プラズマ強化型化学気相成長と、ライナ酸化物１０６およびその上で確実に停止することで、スペーサ１０７を残す後続の異方性エッチプロセスとを含む十分に確立された技術によって形成されてもよい。スペーサ１０７の幅１０７ａが、窒化シリコン層の厚みを適切に調節することによって容易に制御可能である。したがって、ゲート電極１０３に隣接したエピタキシャル成長領域の横方向の広がりは、スペーサの幅１０７ａによって実質的に決定される。
【００１１】
図１ｃは、シリコン層１０２の上方にある選択的に成長したシリコン領域１０８を有するデバイス１００を略図的に示し、ゲート電極１０３からの領域１０８の横方向の距離が、スペーサの幅１０７ａ（図１ｂを参照）と、ライナ酸化物１０６の最小厚みとを合わせたものに実質的に相当する。図１ｃに示すようなトランジスタ１００は、以下のプロセスによって得られてもよい。図１ｂに示すようなデバイスから、ライナ酸化物１０６は、スペーサ１０７、ゲート電極１０３、および任意の分離構造（図示せず）によって覆われていない部分でシリコン層１０２を露出するように選択的にエッチングされる。ライナ酸化物１０６の除去前および／または除去後、シリコン層１０２の表面領域に蓄積してしまうことがある酸化物の残留物および他の汚染物質を除去するように、十分に確立された洗浄プロシージャが実行されてもよい。その後、シリコン層１０２の露出部分上に、シリコンが選択的に成長されることによって、デザイン要求に適合した特定の厚みを有するシリコン領域１０８を形成する。その後、スペーサ１０７は、選択的エッチプロセスによって、例えば、二酸化シリコンおよびシリコンに対して優れたエッチ選択性を呈する熱リン酸を用いることによって除去される。このエッチプロセス中、ゲート電極１０３の上部にある残留物１０５もまた除去されてもよい。その後、追加の選択的に成長させたシリコン領域１０８をもたないトランジスタデバイスの場合のように、従来のプロセスシーケンスが実行されてもよい。すなわち、シリコン層１０２に要求されたドーパントプロファイルを確立するように、適切な数の側壁スペーサが形成された後、適切にデザインされた注入シーケンスが続いてもよい。
【００１２】
図１ｄは、例えば、３つの異なる側壁スペーサを用いて上述したトランジスタ形成プロセス後のトランジスタ１００を略図的に示す。図１ｄにおいて、例えば、二酸化シリコンからなる第１の側壁スペーサ１０９が、酸化物ライナ１０６に隣接した位置に設けられ、後続する注入シーケンス中に、ゲート電極１０３の近傍においてドーパント濃度をプロファイリングするための適切な厚みを有する。第１のスペーサ１０９の隣に第２のスペーサ１１０が位置し、追加のライナ１１６ａによって第１のスペーサ１０９から分離され、第２のスペーサ１１０の後に、酸化物ライン１１１および第３のスペーサ１１２が続く。これらのスペーサ１０９および１１２の幅は、所望のドーパント拡張領域１１３およびドレインおよびソース領域１１４を獲得するように適切に選択されることで、拡張部１１３間に、特定のチャネル長さ１１６を有するチャネル領域１１５を規定する。スペーサ１０９の形成中、二酸化シリコンからなるものであれば、ライナ１０６は、典型的に、半導体層１０２の表面部分からエッチングされ取り除かれる。したがって、一般的に、スペーサ１１０の形成前に追加のライナ１０６ａが堆積される。第１のスペーサ１０９が二酸化シリコンからなれば、ライナ１０６は、スペーサ１０９を形成するための異方性エッチ中に保持されるが、エッチによって生じるダメージが原因で、厚みが不均一になる可能性がある。したがって、ライナ１０６は、取り除かれてもよく、この場合、追加のライナ１０６ａが堆積されてもよい。一般に、スペーサ１０９、１１０、および１１２は、スペーサ１０７を参照しながら記載したような、十分に確立されたスペーサ技術によって達成されてもよく、対応するスペーサ幅は、例えば、窒化シリコンからなるスペーサ層のそれぞれに対応する堆積厚みによって制御されることもあり、第１のスペーサ１０９および酸化物ライナ１１１は、スペーサを異方的にパターニングするさいに要求されたエッチ選択性を与える。
【００１３】
その結果、上述したプロセスフローにより、拡張部１１３の形態で要求された浅いｐｎ接合を形成できる一方で、高伝導性の金属シリサイドを受け入れるために使用されてもよい追加の選択的に成長させたシリコン領域１０８を設けることによって、ドレインおよびソース領域１１４に対する接触抵抗が低くなり、シリサイド化プロセスは、拡張部１１３に悪影響を及ぼすことも、拡張部１１３およびドレインおよびソース領域１１４の深さによって制限されることもない。
【００１４】
上述したプロセスフローにより、隆起したドレインおよびソース領域を形成するさいの著しい改良が得られるが、デバイス性能を高めるために、プロセスの柔軟性に関して改良する余地がある。例えば、イオン注入によるドレインおよびソース領域１１４の形成中に、典型的に、ゲート電極１０３も高濃度にドープされることによって、その伝導性が高められる。ｐチャネルトランジスタには、ドーパントとしてホウ素が使用されることが多いが、アニールプロセス中に高拡散性を呈する。この理由から、ソースおよびドレイン領域１１４をドープするための最大注入エネルギーは、ドレインおよびソース領域１１４に所望の侵入深さを得るという点で望まれるほど高いものが選択されなくてもよいが、その代わりに、注入パラメータを選択するさい、ゲート絶縁層１０４の完全性と、場合によっては、ホウ素イオンを拡散および／または侵入させることに関するチャネル領域１１５の完全性を考慮する必要があり、ドレインおよびソースの特性を妥協せざるをえない可能性が生じる。
【００１５】
これらの問題を鑑みて、例えば、エピタキシャル成長領域の高さおよび／またはドーパント濃度に関する高度な柔軟性が得られる、局所的に隆起した半導体領域を形成可能な技術が必要とされている。
【課題を解決するための手段】
【００１６】
一般に、本発明は、従来のプロセスフローとの高度な適合性を維持しながら、異なる高さおよび／または異なるドーパント濃度を有するエピタキシャル成長させた半導体領域を形成可能な技術に関する。異なる高さの隆起した半導体領域は、第１のエピタキシャル成長プロセス中に１つ以上の他の半導体領域を選択的に露出しながら、エピタキシャル成長マスクを用いて１つ以上の特定の領域をマスキングすることによって得てもよい。その後、１つ以上のさらなる半導体領域が露出されてもよく、すでに形成されたエピタキシャル成長領域と、新しく露出された半導体領域にある新しく成長するエピタキシャル成長領域とをさらに増大させるように、第２のエピタキシャル成長プロセスが実行されてもよい。このシーケンスは、複数の異なる寸法のエピタキシャル成長半導体領域が要求される場合に反復されてもよい。このようにして、デバイス特有の要求により適合するように異なる高さを有する２つ以上の隆起した半導体領域が形成されてもよい。さらに、本発明の他の例示的な実施形態において、隆起した半導体領域が、エピタキシャル成長によって選択的に形成されてもよく、その後、これらの隆起した半導体領域の１つ以上の選択部分が、例えば、酸化部分を引き続き除去することによって高さを正確に低減させるように領域を酸化することによって、厚みを選択的に低減させてもよい。
【００１７】
本発明のさらなる例示的な実施形態によれば、方法が、第２の半導体領域を覆った状態に保ちながら、第１の半導体領域の一部分を露出する第１のエピタキシャル成長マスクを形成するステップを含む。次いで、第１の半導体領域の露出部分に、第１の隆起した半導体領域が形成され、第２の半導体領域の上方に、第２のエピタキシャル成長マスクが形成され、第２のエピタキシャル成長マスクは、第２の半導体領域の一部分を露出する。最後に、第２の露出された半導体領域が、第２の半導体領域の露出部分にエピタキシャル成長される。
【００１８】
さらなる実施形態において、この方法は、第１および第２の隆起した半導体領域の少なくとも１つをエピタキシャル成長させながら、１つ以上のドーパント種を導入するステップをさらに含む。
【００１９】
さらなる実施形態において、前記第２の隆起した半導体領域にｐ型のドーパント種が導入される。
【００２０】
さらなる実施形態において、ｐ型のドーパント種によって、前記第２の半導体領域に前記ドレインおよびソース領域が形成される。
【００２１】
さらなる実施形態において、この方法は、前記第１および第２の隆起した半導体領域に金属シリサイドを形成するステップをさらに含む。
【００２２】
さらなる実施形態において、前記ドレインおよびソース領域に形成されたｐｎ接合への前記金属シリサイドの距離を調節するように、エピタキシャル成長の間、第１および第２の隆起した半導体領域の少なくとも１つの高さが制御される。
【００２３】
さらなる実施形態において、前記第１および第２の隆起した半導体領域が、異なる高さを有する。
【００２４】
本発明のさらなる例示的な実施形態によれば、本発明の方法は、第１および第２の半導体領域の上方に第１および第２の隆起した半導体領域をそれぞれエピタキシャル成長させるステップと、第１の隆起した半導体領域の上方に酸化マスクを形成するステップとを含む。次に、第２の隆起した半導体領域は、第２の隆起した半導体領域の上方に酸化部分を形成するように選択的に酸化される。最後に、第２の隆起した半導体領域の酸化部分は、選択的に除去される。
【００２５】
さらなる実施形態において、酸化マスクを形成するステップは、マスク層を堆積するステップと、前記第２の半導体領域の上方から前記マスク層を選択的に除去するステップとを含む。
【００２６】
さらなる実施形態において、前記第１および第２の半導体領域の少なくとも１つが、前記第１および第２の半導体領域の表面の上方に延在する構造素子を備える。
【００２７】
さらなる実施形態において、前記構造素子は、ゲート電極構造を備える。
【００２８】
さらなる実施形態において、この方法は、前記第１および第２の隆起した半導体領域をエピタキシャル成長させる前に、前記ゲート電極構造に隣接して使い捨て側壁スペーサを形成するステップをさらに含む。
【００２９】
さらなる実施形態において、前記第２の隆起した半導体領域の前記酸化部分を選択的に除去する前記ステップにより、前記第１および前記第２の隆起した半導体領域が異なる高さを有するようになる。
【００３０】
本発明のさらなる別の例示的な実施形態によれば、半導体デバイスが、第１の半導体領域の上方に形成され、第１のゲート絶縁層によって第１の半導体領域から分離された第１のゲート電極を備える。第１の隆起したドレインおよびソース領域が形成され、第１の高さを有し、第１のゲート絶縁層の上方に延在する。さらに、第２の半導体領域の上方に第２のゲート電極が形成され、第２のゲート絶縁層によって第２の半導体領域から分離される。さらに、第２の隆起したドレインおよびソース領域が形成され、第１の高さとは異なる第２の高さを有し、第２のゲート絶縁層の上方に延在する。
【００３１】
さらなる実施形態において、前記第１および第２の半導体領域が、絶縁層上に形成された半導体層に位置する。
【００３２】
本発明のさらなる利点、目的、および実施形態は、特許請求の範囲に規定され、添付の図面を参照しながら以下の詳細な記載でより明らかになるであろう。
【発明を実施するための最良の形態】
【００３３】
以下の詳細な記載と図面に示されているような実施形態を参照しながら本発明について記載するが、以下の詳細な記載および図面は、本発明を開示された特定の例示的な実施形態に限定することを意図したものではなく、記載する例示的な実施形態は、本発明のさまざまな態様を例示したものにすぎず、本発明の範囲は、特許請求の範囲によって規定される。
【００３４】
本発明は、異なるタイプの回路素子または半導体基板の異なるエリアに対して、選択的にエピタキシャル成長させた半導体領域の特性を異なるように調節してもよいという概念に基づいたものである。上記概念を有益に用い得る回路素子の１つの例は、極めて小型の電界効果トランジスタ素子であり、縮小されたフィーチャサイズにより、特定のデザイン基準のわずかな変動さえも、最終的に得られるトランジスタの性能に多大な影響を与えかねない。例えば、ソースおよびドレイン接合の容量は、異なるデバイスの場所で異なる値を必要とすることもあり、このような値は、隆起したドレインおよびソース領域の高さをそれに応じて調節することによって考慮されてもよい。さらに、隆起したソースおよびドレイン領域が形成される半導体膜に対して、ソースおよびドレイン領域を規定するためのドーパント種の位置は、異なる回路素子および／またはデバイス領域に対して個々に対処することが必要な場合もある。さらなるデザイン基準は、ｐｎ接合の位置、または半導体層の底部分のいずれかに対して、ドレインおよびソース領域のコンタクト抵抗を下げるために通常形成されたシリサイド境界の距離である。したがって、この距離は、デバイスの性能を個々に高めるために、半導体基板のさまざまな領域に対して別々に調節されてもよい。さらに、前述したように、ｐチャネルトランジスタが、増大した侵入深さおよびホウ素の拡散率を考慮に入れるように、高さを低減した隆起したソースおよびドレイン領域を要求することもある。結果的に、高さを低減することによって、注入パラメータは、低減した高さを有するソースおよびドレイン領域に最適なドーパントプロファイルを与えながら、ゲート絶縁層の過度の劣化を回避するように選択されてもよい。
【００３５】
以下の例示的な実施形態において、エピタキシャル成長させた半導体領域を受けることになる対応する半導体領域上に形成された第１および第２のトランジスタ素子を参照することをさらに留意されたい。しかしながら、本発明は、トランジスタ素子に限定されるものではなく、異なる特性の選択的に成長させたエピタキシャル成長領域の形成を要求する任意の回路素子に容易に適用されてもよく、２つの異なる半導体領域の参照は限定的なものとして見なされるべきものではなく、本願明細書に開示する実施形態は、エピタキシャル成長させた半導体領域の個々に適応させた特性を要求する複数の異なる半導体エリアに容易に適用されてもよい。
【００３６】
以下、図２ａ〜図２ｄ、図３ａ、および図３ｂを参照しながら、本発明のさらなる例示的な実施形態についてさらに詳細に記載する。
【００３７】
図２ａは、初期の製造ステージでの半導体デバイス２００の断面図を略図的に示す。半導体デバイス２００は、基板２０１を備え、この基板は、基板上に回路素子を形成するのに適した任意の基板であってもよい。いくつかの実施形態において、基板２０１は、実質的に結晶のシリコン層などの半導体層２０２が基板上に形成された、シリコン基板などのバルク半導体基板であってもよい。他の実施形態において、基板２０１は、絶縁基板であってもよく、二酸化シリコン層などの絶縁層が基板上に形成された任意の適切な基板であってもよく、基板上には、例えば、結晶層の形態の半導体層２０２が位置する。ＣＭＯＳ技術に基づいた高度な論理回路において、現在では、ＳＯＩ（シリコン・オン・インシュレータ）技術が、非常に小型のトランジスタデバイスを形成するために好ましいと考えられていることに留意されたい。したがって、特定の実施形態において、半導体層２０２は、埋め込み酸化物と呼ばれることも多い絶縁層上に形成された、厚みが約５〜５０ｎｍである結晶シリコン層である。半導体デバイス２００は、第１のデバイス領域２４０ａおよび第２のデバイス領域２４０ｂをさらに備え、これらの領域は、互いに分離され、分離構造２２０によって電気的に絶縁される。分離構造２２０は、第１および第２のデバイス領域２４０ａ、２４０ｂを実質的に完全に電気的に絶縁するように、基板２０１へ下方に延在してもよいトレンチ分離構造の形態で与えられてもよい。第１および第２のデバイス領域２４０ａ、２４０ｂが、例えば、相補型の電界効果トランジスタ対を形成するように、隣接するデバイス領域として例示されているが、他の実施形態において、第１および第２のデバイス領域２４０ａ、２４０ｂは、単一のチップエリア内に互いに著しく間隔を置いた位置にあるか、または基板２０１内の異なるチップエリアに一様に位置するエリアであってもよいことに留意されたい。例えば、半導体ウェハの異なるエリアは、他のエリア上に形成された集積回路と比較して、他の性能特性を有する集積回路を与えるように、異なる寸法のエピタキシャル成長させた領域を形成することが必要な場合もある。
【００３８】
第１および第２のデバイス領域２４０ａ、２４０ｂは、対応するゲート絶縁層２０４ａ、２０４ｂ上に形成されたゲート電極２０３ａ、２０３ｂを備える。さらに、例えば、二酸化シリコンからなる対応するライナ２０６ａ、２０６ｂが、ゲート電極２０３ａ、２０３ｂの側壁上および半導体層２０２の表面部分上に形成される。ゲート電極２０３ａ、２０３ｂの上面が、反射防止コーティングの残留物であってもよい対応するカバー層２０５ａ、２０５ｂによって覆われる。さらに、例えば、二酸化シリコンからなるスペーサ層２２１が、第１および第２のデバイス領域２４０ａ、２４０ｂの上方に形成される。さらに、第２のデバイス領域２４０ｂが実質的に完全に覆われて、後続する異方性エッチプロセス中に、第２のデバイス領域２４０ｂにおけるスペーサ層２２１の材料の除去を回避または少なくとも低速化するように、半導体デバイス２００にわたってエッチマスク２２２が形成される。
【００３９】
図２ａに示すような半導体デバイス２００を形成するための典型的なプロセスフローが、図１ａを参照しながら上記に説明したものと同じプロセスステップを実質的に含んでもよく、分離構造２２０の形成は、十分に確立されたフォトリソグラフィ、堆積、およびエッチ技術によって達成されてもよい。さらに、デバイス仕様に応じて、第１および第２のデバイス領域２４０ａ、２４０ｂに対して半導体層２０２に所望の垂直方向のドーパントプロファイルを確立するように、マスキングステップをそれぞれ有する対応する注入サイクルが実行されてもよい。図１ａを参照しながら記載したような従来のプロセスフローに加え、本発明において、例えば、レジスト材料からなるエッチマスク２２２が、第１のデバイス領域２４０ａのスペーサ層２２１から側壁スペーサ２０７ａを形成するように、第１の異方性エッチプロセスの前に形成される。
【００４０】
図２ｂは、異方性エッチプロセス中にゲート電極２０３ａに隣接して側壁スペーサ２０７ａが形成され、このプロセスが完了した後の半導体デバイス２００を略図的に示す。さらに、図２ｂにおいて、エッチマスク２２０が除去され、半導体層２０２の表面部分２２３ａを露出するように、第１のデバイス領域２４０ａにあるライナ２０６ａの部分が除去される。ライナ２０６ａは、任意の適切なエッチプロシージャによって選択的に除去されてもよく、特定の実施形態において、ライナ２０６ａが二酸化シリコンからなる場合、フッ化水素（ＨＦ）を用いてウェットエッチプロセスによって選択的に除去されてもよく、それによって、アンダーエッチエリア２２４ａが作り出されてもよい。その後、露出された表面部分２２３ａから任意の材料残留物を除去し、および／または、半導体層２０２の表面領域にある任意の汚染物質を除去するように、適切な洗浄プロセスが実行されてもよく、残りのスペーサ層２２１は、第２のデバイス領域２０４ｂの完全性を確実に維持する。引き続き、第１のエピタキシャル成長プロセスが実行されてもよく、残りのスペーサ層２２１は、第２のデバイス領域２４０ｂ上での半導体の成長を回避するように、第２のデバイス領域２４０ｂに対しての「グローバル」エピタキシャル成長マスクとして作用する。同様に、側壁スペーサ２０７ａおよびキャップ層２０５ａは、「ローカル」成長マスクとして働き、ライナ２０６ａの部分的除去中に形成されてしまう場合もある、表面部分２２３ａおよびアンダーエッチ領域２２４ａへのエピタキシャル成長を制限する。
【００４１】
図２ｃは、第１のデバイス領域２４０ａに選択的に成長されるエピタキシャル成長させた半導体領域２０８ａを有する半導体デバイス２００を略図的に示す。成長プロセスと、第２のデバイス領域２４０ｂにおいてエピタキシャル成長させた半導体領域を形成するためのさらなるエピタキシャル成長プロセスとを組み合わせて、さらに、場合によっては、複数の異なる寸法のエピタキシャル成長させた半導体領域が形成される場合の追加のエピタキシャルステップとを組み合わせて、半導体領域２０８ａが最終的に所望の高さをもつように、エピタキシャル成長させた半導体領域２０８ａの厚みまたは高さが、エピタキシャル成長プロセス中に調節される。さらに、いくつかの実施形態において、半導体領域２０８ａのエピタキシャル成長中に、１つ以上のドーパント種が導入されてもよく、それによって、イオン注入によってドレインおよびソース領域を形成するための後続する注入ステップにおいて、プロセスの柔軟性が高められる。１つの実施形態において、エピタキシャル成長させた半導体領域２０８ａの初期高さは、ほぼ１〜１０ｎｍの範囲であってもよい。
【００４２】
図２ｃにおいて、第２のデバイス領域２４０ｂに残りのスペーサ層２２１をパターニングするための後続する異方性エッチプロセス中に、第１のデバイス領域２４０ａにおいて材料の除去および／またはダメージを実質的に回避するように、第１のデバイス領域２４０ａを実質的に覆う第２のエッチマスク２２５が例示されている。
【００４３】
図２ｄは、異方性エッチプロセスの完了後、ゲート電極２０３ｂに隣接して側壁スペーサ２０７ｂが形成されたデバイス２００を略図的に示す。さらに、ライナ２０６ｂは、半導体層２０２の表面部分２２３ｂを露出するように、第２のデバイス領域２４０ｂにおいて部分的に除去され、第１のデバイス領域２４０ａを参照しながら説明したように、除去プロセスに応じて、アンダーエッチ部分２２４ｂが形成されてもよい。露出された表面部分２２３ｂから、さらに、当然ながら、エピタキシャル成長領域２０８ａから材料残留物および汚染物質を除去するための任意の洗浄プロセスの後に、さらなる（第２の）エピタキシャル成長プロセスが実行され、このプロセスにおいて、このエピタキシャル成長プロセスがデバイス２００に対する最後のプロセスであれば、第２のデバイス領域２４０ｂにおいてエピタキシャル成長領域の要求された高さを得るように選択される。他の実施形態において、さらなるエピタキシャル成長プロセスが、第１のエピタキシャルステップ中に対応するエピタキシャル成長マスクによって覆われており、この第２のエピタキシャル成長ステップ中にエピタキシャル成長マスクによって覆われたままであるさらなるデバイス領域（図示せず）に対して実行されるとき、プロセスパラメータは、中間の高さを得るように選択されることで、後続のエピタキシャル成長と組み合わせて、第１および第２のデバイス領域２４０ａ、２４０ｂ、およびさらなるデバイス領域に対して最終的に所望の高さが得られる。
【００４４】
図２ｅは、ゲート電極２０３ｂに隣接した隆起した半導体領域２１８ｂを形成し、すでに成長させた領域２０８ａの上部に追加のエピタキシャル成長領域２１８ａを形成するための第２のエピタキシャル成長ステップの完了後のデバイス２００を略図的に示す。したがって、エピタキシャル成長させた領域２０８ａ、２１８ａの組み合わせにより、最終的な厚み２１９ａは、第２のデバイス領域２４０ｂの対応する最終的な厚み２１９ｂより大きい。例えば、第２のデバイス領域２４０ｂは、ｐチャネルトランジスタであってもよく、厚み２１９ａと比較して、隆起した半導体領域２１８ｂの低減された厚み２１９ｂにより、半導体層２０２内にホウ素イオンを深く注入する可能性が得られるとともに、増大した高さ２１９ａを有するｎチャネルトランジスタの優れた性能を維持しながら、ホウ素イオンを侵入および拡散することによって、ゲート絶縁層２０４ｂの過度な劣化を回避する。他の態様において、対応する高さ２１９ａ、２１９ｂは、半導体デバイスのドレインおよびソース領域の全容量を個々に調節するか、またはさらに形成されるソースおよびドレイン領域の伝導性を高めるために典型的に形成される金属シリサイド領域と、半導体層２０２の底部との間の距離を対応させて調節するように選択されてもよい。
【００４５】
第２のエピタキシャル成長プロセス後、さらなる製造プロセスは、図１ｃおよび図１ｄを参照しながら記載したものと同様の方法で実質的に再開されてもよい。すなわち、スペーサ２０７ａ、２０７ｂ、およびキャップ層２０５ａ、２０５ｂは、例えば、熱リン酸によって除去されてもよく、必要に応じて、対応するスペーサを用いた対応する注入サイクルが、それぞれの拡張領域を含む対応するドレインおよびソース領域に対して必要に応じて所望のドーパントプロファイルを得るように実行されてもよい。その後、設計上の要求に応じて、少なくとも、隆起した半導体領域２１８ａおよび２１８ｂに、対応する金属シリサイド領域が形成されてもよい。
【００４６】
上記に例示した実施形態において、第１および第２のデバイス領域２４０ａ、２４０ｂが、分離構造２２０によって分離されることに留意されたい。他の実施形態において、２つの異なるデバイス領域間の分離は、必ずしもトレンチ分離で表されるとは限らず、単に任意の物理的境界で表されたり、回路レイアウトの機能性などの固有の基準に基づいたデザイン要求によって単に規定されたりしてもよい。したがって、第１および第２のデバイス領域２４０ａ、２４０ｂへの分離は、第１および第２のエッチマスク２２２、２２５を形成することによって実質的に得られ、第１および第２のエッチマスク２２２、２２５を形成するさいに伴うフォトリソグラフィによるアライメントエラーにより、側壁スペーサ２０７ａのパターニング中、および側壁スペーサ２０７ｂのパターニング中に、中間領域が異方性エッチ雰囲気を被ることがある。このような場合、ライナ２０６ａは、任意の下地材料層を異方性エッチ周囲に露出することなく、２つの異方性エッチプロシージャに対して実質的に耐性であるような適切な厚みを持たせて形成されることが有益な場合もある。
【００４７】
図２ａ〜図２ｅを参照しながら記載した実施形態において、スペーサ層２２１（図２ａを参照）は、第２のデバイス領域２４０ｂにおいて覆わた状態であるのに対して、第１のデバイス領域２４０ａにおいて異方的にパターニングされることで、スペーサ２０７ａの形態で第１のデバイス領域２４０ａにおいて「ローカル」エピタキシャル成長マスクとして作用する。一方で、パターニングされていないスペーサ層２２１は、第２のデバイス領域２４０ｂ（図２ｂを参照）において「グローバル」エピタキシャル成長マスクとして作用する。他の実施形態において、スペーサ層２２１は、従来のアプローチと同様に、第１および第２のデバイス領域２４０ａ、２４０ｂにおいて同時にパターニングされてもよく、第１および第２のデバイス領域２４０ａ、２４０ｂに対応する側壁スペーサ２０７ａ、２０７ｂを形成した後、例えば、ライナ２０６ａを除去するための後続プロセスにおいて、第２のデバイス領域２４０ｂに対応するライナ２０６ｂが維持されるように、これらの領域の１つにマスク２２２などの対応するエッチマスクが形成されてもよい。次いで、ライナ２０６ｂは、後続のエピタキシャル成長プロセスにおいて、スペーサ２０７ｂおよびカバー層２０５ｂと組み合わせて、グローバル成長マスクとして働いてもよく、第２のデバイス領域２０６ｂ上での半導体材料のエピタキシャル成長が実質的に防止される。次いで、図２ｄを参照しながら記載するように、後続の製造プロセスが続けられてもよい。ライナ２０６ｂが、エピタキシャル成長マスクとして作用するものであれば、第１のエピタキシャル成長プロセスの前に、露出された表面部分２２３ａ（図２ｂを参照）から任意の材料残留物を除去するように、対応する洗浄プロセスが実行される場合、ライナ２０６ｂの完全性を実質的に維持するように、従来のアプローチと比較してライナ２０６ａおよび２０６ｂに厚みをもたせることが有益なこともある。さらに、例えば、二酸化シリコンからなるライン２０６ｂのライナ材料へのシリコンの接着特性が、例えば、窒化シリコンからなるスペーサ層２２１の接着特性と異なるものである場合があるため、エピタキシャル成長のパラメータを相応して適応させることが必要な場合もある。例えば、エピタキシャル成長プロセスの温度は、露出されたライナ２０６ｂ上での半導体の堆積を実質的に回避するように相応して適応させてもよい。
【００４８】
以下、図３ａおよび図３ｂを参照しながら、エピタキシャル成長させた半導体領域の厚みまたは高さが、選択的酸化プロセスによって個々に低減された、さらなる例示的な実施形態について記載する。
【００４９】
図３ａにおいて、半導体デバイス３００が、第１のデバイス領域３４０ａと、第２のデバイス領域３４０ｂとを備える。第１のデバイス領域３４０ａは、半導体層３０２の上方に形成されたゲート電極３０３ａを備え、半導体層３０２は、適切な基板３０１上に形成される。基板３０１および半導体層３０２に関して、デバイス２００を参照しながらすでに指摘したように、この場合も同じ基準が当てはまる。さらに、ゲート絶縁層３０４ａが、ゲート電極３０３ａを半導体層３０２から分離する。ゲート電極３０３ａの側壁付近に、使い捨て側壁スペーサ３０７ａが形成され、ライナ３０６ａによってゲート電極３０３ａから分離される。使い捨て側壁スペーサ３０７ａに隣接して、特定の厚みまたは高さ３１９を有するエピタキシャル成長させた半導体領域３０８ａが形成される。エピタキシャル成長領域３０８ａは、例えば、酸化された部分の形態のライナ３０９ａを含んでもよい。第２のデバイス領域３０４ｂは、文字「ｂ」以外、同じ参照番号で示された対応する回路コンポーネントを備えてもよい。特に、第２のデバイス領域３４０ｂ上に形成されたさまざまなコンポーネントの寸法が、第１のデバイス領域３４０ａ上に形成されたものとなることもあるが、エピタキシャル成長領域３０８ｂの高さは、一般的なエピタキシャル成長プロセスによって領域３０８ａおよび３０８ｂが形成されるため、第１のデバイス領域３４０ａの場合と実質的に同じである。同じことが、ライナ３０９ｂにも当てはまる。さらに、デバイス３００は、例えば、窒化シリコンからなるマスク層３２１を備え、マスク層３２１の厚みは、酸化周囲に露出されたときに、下地材料の酸化を実質的に回避するか、または少なくとも著しく低減させることができるように選択される。例えば、マスク層３２１は、窒化シリコンからなる場合、約１ｎｍ〜数ｎｍのより薄い厚みを有してもよい。さらに、シリコンデバイス領域３４０ｂにわたって、エッチマスク３２２が形成される。エッチマスク３２２は、第１のデバイス領域３４０ａからマスク層３２１を除去するために使用される特定のエッチ化学物質に耐性する能力を有するレジスト層または任意の他の適切な材料からなるものであってもよい。
【００５０】
図３ａに示すようなデバイス３００を形成するための典型的なプロセスフローが、エピタキシャル成長領域３０８ａ、３０８ｂを選択的に形成するように、図２ａ〜図２ｅを参照しながら前述したものと同じプロセスを含んでもよい。従来のプロセスフローとは対照的に、ライナ３０９ａ、３０９ｂは、例えば、デバイス３００を酸化することによって形成されてもよい。その後、マスク層３２１は、例えば、プラズマ強化型化学気相堆積によって堆積されてもよく、引き続き、エッチマスク３２２は、十分に確立されたフォトリソグラフィによって形成されてもよい。その後、マスク層３２１は、例えば、ライナ３０９ａにおいて、またはライナ３０９ａ上で停止する選択的な等方性または異方性エッチプロセスによって、第１のデバイス領域３４０ａから選択的に除去されてもよい。マスク層３２１が、第１のデバイス領域３４０ａにわたって非常にコンフォーマルに堆積されるため、使い捨てスペーサ３０７ａおよびカバー層３０５ａは、マスク層３２１を除去するために、実質的に異方性のエッチレシピが適用されていれば、実質的に影響を受けていない状態のままである。異方性エッチプロセスが使用されている場合に備えて、使い捨てスペーサ３０７ａの厚みは、マスク層３２１の層の厚みだけ、エッチプロセスによって相応して増大される。層３２１の厚みが、比較的薄くなるように選択されてもよいため、使い捨てスペーサ３０７ａの幅の増大は、さらなる処理に実質的に影響を及ぼさない。マスク層３２１の選択的除去後、エッチマスク３２２も除去され、その後、デバイス３００は、酸化環境、例えば、上昇させた温度で酸素を含む雰囲気に露出されて、エピタキシャル成長領域３０８において高度に制御可能な選択的酸化プロセスを開始する一方で、領域３０８ｂの酸化は、第２のデバイス領域３４０ｂ上に保持された残りのマスク層３２１によって実質的に回避されるか、または少なくとも著しく低速化される。他の実施形態において、場合によっては、ライナ３０９ａの除去後、例えば、水素化フッ素（ＨＦ）をベースにしたウェット化学エッチプロセスによって、デバイス３００に酸化性溶液が適用されてもよい。
【００５１】
図３ｂは、十分に制御可能な厚み３１１ａを有する酸化部分３１０ａがエピタキシャル成長領域３０８ｂの上方に形成された、高度に制御可能な選択的酸化プロセスの完了後のデバイス３００を示す。その後、酸化部分３１０ａは除去されてもよく、またはその厚みが、例えば、第２のデバイス領域３４０ｂのライナ３０９ｂのものに類似した値まで低減されてもよい。酸化部分の除去やその厚みの低減は、例えば、ＨＦをベースにしたウェットエッチプロセスによって達成されてもよい。次に、使い捨てスペーサ３０７ａおよびキャップ層３０５ａとともに、残りのマスク層３２１および使い捨てスペーサ３０７ｂおよびキャップ層３０５ｂは、例えば、熱リン酸を用いて一般的なエッチプロセスにおいて除去されてもよい。最後に、ライナ３０９ｂと、場合によっては、酸化部分３１０ａの残りの部分は、下地半導体材料に対して選択的に除去されてもよく、それによって、有効な高さ３１９ａを有するエピタキシャル成長領域３０８ａが得られ、第２のデバイス領域３４０ｂにおいて領域３０８ｂの高さ３１９ｂが得られる。酸化部分３１０ａを形成するための選択的な酸化プロセスが、典型的に異方性または等方性エッチプロシージャと比較して優れた制御可能性を示すため、最終的に得られる高さ３１９ａは、対応するデバイス特性が微調整されてもよいように高精度に調節可能である。
【００５２】
半導体デバイス３００を完了するためのさらなるプロセスは、図２ｂを参照しながら上記に説明したように実行されてもよい。
【００５３】
その結果、本発明により、エピタキシャル成長させた半導体領域を有する回路素子を形成するための改良された技術が得られ、その高さは、グローバルエピタキシャル成長マスクを選択的に与えることによって、またはエピタキシャル成長領域の厚みを選択的に低減することによって、２つ以上の異なるデバイス領域において個々に調節されてもよい。いくつかの実施形態において、複数のデバイス領域においてエピタキシャル成長領域の高さを調節するさいに優れた柔軟性が得られるように、両方法を組み合わせてもよい。エピタキシャル成長させた隆起したソースおよびドレイン領域が、極めて小型のトランジスタデバイスを形成するための好ましい技術として現在みなされているため、本発明は、約９０ｎｍ以下の臨界寸法のデバイスに対して特に有益である。
【００５４】
本発明のさらなる修正例および変形例は、本願明細書を考慮することで当業者に明らかになるであろう。したがって、本願明細書は、例示的にのみ解釈されべきものであり、本発明を実行する一般的な方法を当業者に教示するためのものである。本願明細書に図示および記載する本発明の形態は、現在の好ましい実施形態としてみなされるべきであることを理解されたい。
【産業上の利用可能性】
【００５５】
本発明は、マイクロ電子構造に関し、したがって、産業的に利用可能である。
【図面の簡単な説明】
【００５６】
【図１ａ】さまざまな製造ステージ中の隆起したドレインおよびソース領域を含む、従来のトランジスタデバイスの略断面図。
【図１ｂ】さまざまな製造ステージ中の隆起したドレインおよびソース領域を含む、従来のトランジスタデバイスの略断面図。
【図１ｃ】さまざまな製造ステージ中の隆起したドレインおよびソース領域を含む、従来のトランジスタデバイスの略断面図。
【図１ｄ】さまざまな製造ステージ中の隆起したドレインおよびソース領域を含む、従来のトランジスタデバイスの略断面図。
【図２ａ】本発明の例示的な実施形態により第１および第２の半導体領域の上方に異なる高さを有する選択的に隆起した半導体領域が形成された、さまざまな製造ステージ中の２つの異なる半導体領域の略断面図。
【図２ｂ】本発明の例示的な実施形態により第１および第２の半導体領域の上方に異なる高さを有する選択的に隆起した半導体領域が形成された、さまざまな製造ステージ中の２つの異なる半導体領域の略断面図。
【図２ｃ】本発明の例示的な実施形態により第１および第２の半導体領域の上方に異なる高さを有する選択的に隆起した半導体領域が形成された、さまざまな製造ステージ中の２つの異なる半導体領域の略断面図。
【図２ｄ】本発明の例示的な実施形態により第１および第２の半導体領域の上方に異なる高さを有する選択的に隆起した半導体領域が形成された、さまざまな製造ステージ中の２つの異なる半導体領域の略断面図。
【図２ｅ】本発明の例示的な実施形態により第１および第２の半導体領域の上方に異なる高さを有する選択的に隆起した半導体領域が形成された、さまざまな製造ステージ中の２つの異なる半導体領域の略断面図。
【図３ａ】選択的酸化プロセスによって個々の高さが調節された、一般的なエピタキシャル成長プロセスによって隆起したエピタキシャル成長領域を受ける第１および第２の半導体領域を示す略図。
【図３ｂ】選択的酸化プロセスによって個々の高さが調節された、一般的なエピタキシャル成長プロセスによって隆起したエピタキシャル成長領域を受ける第１および第２の半導体領域を示す略図。
【図１ａ】
2007528123.tif 000003
【図１ｂ】
2007528123.tif 000004
【図１ｃ】
2007528123.tif 000005
【図１ｄ】
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【図２ａ】
2007528123.tif 000007
【図２ｂ】
2007528123.tif 000008
【図２ｃ】
2007528123.tif 000009
【図２ｄ】
2007528123.tif 000010
【図２ｅ】
2007528123.tif 000011
【図３ａ】
2007528123.tif 000012
【図３ｂ】
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【手続補正書】
【提出日】平成18年1月30日(2006.1.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第２の半導体領域を覆った状態のまま、第１の半導体領域の一部分を露出する第１のエピタキシャル成長マスクを形成するステップと、
前記第１の半導体領域の前記露出部分に、第１の隆起した半導体領域をエピタキシャル成長させるステップと、
前記第２の半導体領域の一部分を露出する第２のエピタキシャル成長マスクを形成するステップと、
前記第２の半導体領域の前記露出部分に、第２の隆起した半導体領域をエピタキシャル成長させるステップとを含み、
前記エピタキシャル成長させた第１の半導体領域および第２の半導体領域が、異なる高さを有する、方法。
【請求項２】
第１のエピタキシャル成長マスクを形成するステップが、前記第１および第２の半導体領域にわたってスペーサ層を堆積するステップと、前記第２の半導体領域の上方の前記スペーサ層を覆いながら、前記第１の半導体領域の上方の前記スペーサ層をパターニングするステップとを含む、請求項１に記載の方法。
【請求項３】
第２のエピタキシャル成長マスクを形成するステップが、前記第１の半導体領域の上方にカバー層を形成するステップと、前記第２の半導体領域の上方の前記スペーサ層をパターニングするステップとを含む、請求項２に記載の方法。
【請求項４】
前記第１および第２の半導体領域が、ゲート電極構造を備え、前記第１のエピタキシャル成長マスクをパターニングするステップが、前記スペーサ層を異方性エッチングするステップを含む、請求項２に記載の方法。
【請求項５】
前記第１および第２の隆起した半導体領域を形成した後、前記第１および第２のエピタキシャル成長マスクを除去するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記第１および第２の半導体領域の少なくとも１つが、ゲート電極構造を備え、前記第１および第２のエピタキシャル成長マスクの除去後に、前記ゲート電極構造に隣接してドレインおよびソース領域を形成するステップをさらに含む、請求項５に記載の方法。
【請求項７】
前記第１および第２のエピタキシャル成長マスクを除去することによって、前記第１および第２の半導体領域の部分上にゲート電極構造を形成するステップをさらに含む、請求項５に記載の方法。
【請求項８】
第１および第２の半導体領域の上方にそれぞれ、第１および第２の隆起した半導体領域をエピタキシャル成長させるステップと、
前記第１の隆起した半導体領域の上方に酸化マスクを形成するステップと、
前記第２の隆起した半導体領域の上方に酸化部分を形成するために、前記第２の隆起した半導体領域を選択的に酸化するステップと、
前記第２の隆起した半導体領域の前記酸化部分を選択的に除去するステップとを含む、請求項１に記載の方法。
【請求項９】
第１の半導体領域の上方に形成され、第１のゲート絶縁層によって前記第１の半導体領域から分離された第１のゲート電極と、
前記第１のゲート絶縁層の上方に延在し、第１の高さを有する第１の隆起したドレインおよびソース領域と、
第２の半導体領域の上方に形成され、第２のゲート絶縁層によって前記第２の半導体領域から分離された第２のゲート電極と、
前記第２のゲート絶縁層の上方に延在し、前記第１の高さと異なる第２の高さを有する第２の隆起したドレインおよびソース領域とを備え、
前記第１および第２の半導体領域が、絶縁層上に形成された半導体層に位置する、半導体デバイス。
【請求項１０】
前記第１の高さが、前記第２の高さより低く、前記第１のゲート電極および前記第１の隆起したドレインおよびソース領域が、ｐチャネルトランジスタを表す、請求項２０に記載の半導体デバイス。
【国際調査報告】
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