(57)【要約】【課題】本発明は、マルチキャリア伝送方式、特に実係数ウェーブレットフィルタバンクを用いた方式を採用した送信装置および送信方法に関する。【解決手段】送信装置は、プリアンブルデータ発生器、変調器、Ｒａｍｐ処理回路を含む。プリアンブルデータ発生器はプリアンブルビットデータをせいせいし、プリアンブルデータを出力する。変調器はプリアンブルデータを変調し、複数のサブキャリアを生成し、複数のサブキャリアの時間波形の合成波を出力する。続いて、Ｒａｍｐ処理器は、合成波の基準位置から所定期間遅延した合成波においてＲａｍｐ処理を実施する。【選択図】図１
2007528624.tif 000002
【特許請求の範囲】
【請求項１】
ディジタルウェーブレットマルチキャリア変調処理を行う送信装置であって、
プリアンブルデータを発生し、前記プリアンブルデータを出力するプリアンブルデータ発生器と、
前記プリアンブルデータを変調し、複数のサブキャリアを発生し、前記複数のサブキャリアの時間波形の合成波を出力する変調器と、
前記合成波に対して前記合成波の基準位置から所定期間遅延後にＲａｍｐ処理を行うＲａｍｐ処理器と、
を有することを特徴とする送信装置。
【請求項２】
前記遅延は、前記合成波の基準位置から１シンボル期間もしくはそれ以下の遅延であることを特徴とする請求項１に記載の送信装置。
【請求項３】
前記遅延は、前記合成波の基準位置から複数シンボル期間の遅延であることを特徴とする請求項１に記載の送信装置。
【請求項４】
前記合成波は、時間領域および周波数領域で局在している合成波であることを特徴とする請求項１に記載の送信装置。
【請求項５】
ディジタルウェーブレットマルチキャリア変調処理を行う送信装置であって、
プリアンブルビットデータを発生し、前記プリアンブルビットデータを出力するプリアンブルデータ発生器と、
前記プリアンブルビットデータをシンボルデータに変換するシンボルマッパと、
前記シンボルデータのウェーブレット変換を行い、複数のサブキャリアを生成し、前記複数のサブキャリアの時間波形の合成波を出力するウェーブレット変換器と、
前記合成波に対して前記合成波の基準位置から所定期間遅延後にＲａｍｐ処理を行うＲａｍｐ処理器と、
を有することを特徴とする送信装置。
【請求項６】
前記プリアンブルデータ発生器は、連続する数シンボルの間各サブキャリアに対して同一のビット値でプリアンブルデータを生成することを特徴とする請求項５に記載の送信装置。
【請求項７】
前記Ｒａｍｐ処理器は、前記プリアンブルビットデータに対して正弦波区間となる第１のシンボル期間からＲａｍｐ処理を行うことを特徴とする請求項５記載の送信装置。
【請求項８】
前記Ｒａｍｐ処理器は、Ｒａｍｐ処理を１シンボルもしくはそれ以上の期間行うことを特徴とする請求項５のいずれかに記載の送信装置。
【請求項９】
前記Ｒａｍｐ処理器は、前記プリアンブルビットデータに対して正弦波区間となる第１のシンボル期間からＲａｍｐ処理を行うことを特徴とする請求項８□Ｃに記載の送信装置。
【請求項１０】
ディジタルウェーブレットマルチキャリア変調処理を行う送信装置であって、
プリアンブルビットデータを生成し、前記プリアンブルビットデータを出力するプリアンブルデータ発生器と、
前記プリアンブルビットデータをシンボルデータに変換し、前記シンボルデータを複素座標上にマッピングし、マッピングされたデータを出力するシンボルマッパと、
逐次入力される前記マッピングされたデータをパラレルデータに変換する直並列変換器と、
前記パラレルデータを同相成分と直交成分とに分解し、前記同相成分および前記直交成分を出力する複素データ分解器と、
相互に直交するM個の実係数ウェーブレットフィルタを含み（Mは正数）、前記同相成分および直交成分を（２ｎ−１）番目および（２ｎ）番目の入力データとして受信し、それぞれについて前記入力データのウェーブレット変換を行い、複数のサブキャリアを生成し、前記複数のサブキャリアの時間波形の合成波を出力するウェーブレット変換器と、
前記合成波に対して前記合成波の基準位置から所定期間遅延後にＲａｍｐ処理を行うＲａｍｐ処理器と、
を有することを特徴とする送信装置。
【請求項１１】
前記逆ウェーブレット変換手段は、
前記入力データにおいて変換データを生成するコサイン変換を行う高速離散コサイン変換器と、
実係数ポリフェーズフィルタ、加算手段、乗算手段を有し、フィルタリングされたデータを生成するために前記変換されたデータにおいてフィルタリングを行うプロトタイプフィルタと、
前記フィルタリングされたデータにおいてアップサンプリングされたデータを生成するM個のアップサンプラと、
前記アップサンプリングされたデータを所定期間遅延させるM−１個の遅延器と、
を有することを請求項１０記載の送信装置。
【請求項１２】
ディジタルウェーブレットマルチキャリア変調処理を行う送信装置であって、
プリアンブルデータを発生し、前記プリアンブルデータを出力するプリアンブルデータ発生手段と、
前記プリアンブルデータを変調し、複数のサブキャリアを発生し、前記複数のサブキャリアの時間波形の合成波を出力する変調手段と、
前記合成波に対して前記合成波の基準位置から所定期間遅延後にＲａｍｐ処理を行うＲａｍｐ処理手段と、
を有することを特徴とする送信装置。
【請求項１３】
ディジタルウェーブレットマルチキャリア変調処理を行う送信方法であって、
プリアンブルデータを発生し、前記プリアンブルデータを出力するステップと、
前記プリアンブルデータを変調し、複数のサブキャリアを発生し、前記複数のサブキャリアの時間波形の合成波を出力するステップと、
前記合成波に対して前記合成波の基準位置から所定期間遅延後にＲａｍｐ処理を行うステップと、
を有することを特徴とする送信方法。
【請求項１４】
前記変換器は、
前記プリアンブルビットデータをシンボルデータに変換し、前記シンボルデータをM／２個（Mはサブキャリア数）の複素座標上にマッピングするシンボルマッパと、
前記マッピングされたシンボルデータを逐次受信し、前記マッピングされたシンボルデータをパラレルデータに変換する直並列変換器と、
前記パラレルデータを実部および虚部に分解する複素データ分解器と、
前記実部および虚部の両方を合成波へ逆ウェーブレット変換するために連携するM個の実係数ウェーブレットフィルタを含む逆ウェーブレット変換器と、
を有することを特徴とする請求項１記載の送信装置。
【請求項１５】
前記変換器は、
前記プリアンブルビットデータをシンボルデータに変換し、前記シンボルデータをM／２個（Mはサブキャリア数）の複素座標上にマッピングするシンボルマッパと、
前記マッピングされたシンボルデータを逐次受信し、前記マッピングされたシンボルデータをパラレルデータに変換する直並列変換器と、
前記パラレルデータを実部および虚部に分解し、前記実部および虚部の両方を合成波へ逆ウェーブレット変換するために連携するM個の実係数直交ウェーブレットフィルタを含む逆ウェーブレット変換器と、
を有することを特徴とする請求項１記載の送信装置。
【請求項１６】
前記逆ウェーブレット変換器は、
伝送データを作成するために実部および虚部に離散コサイン変換もしくは離散サイン変換を行う離散コサイン変換（ＤＣＴ）器および離散サイン変換（ＤＳＴ）器のうちの１つを含む変換器と、
前記伝送データ成分に続く前記伝送データの各アップサンプリング成分がそれぞれＭ個の実係数直交ウェーブレットフィルタのうちの別々の１つによってフィルタリングされるアップサンプラと、
前記アップサンプリング成分の全てを合成波として結合する結合装置と、
を有することを特徴とする請求項１５記載の送信装置。
【請求項１７】
前記Ｍ個の実係数直交ウェーブレットフィルタは、次数が２Ｍのポリフェーズフィルタとして連携することを特徴とする請求項１５記載の送信装置。
【請求項１８】
前記Ｍ個の実係数直交ウェーブレットフィルタは、次数が２Ｍより大きいポリフェーズフィルタとして連携することを特徴とする請求項１５記載の送信装置。
【請求項１９】
前記Ｍ個の実係数直交ウェーブレットフィルタは、ポリフェーズフィルタとして連携するシンボル長の４倍の長さのフィルタバンクを有し、
前記Ｍ個のフィルタバンクの係数値は、周波数帯域において３０デシベル以内に収まる合成波のスペクトル成分を減衰させることが選択的に制御可能である
ことを特徴とする請求項１５記載の送信装置。
【請求項２０】
前記Ｒａｍｐ処理は、前記合成波と滑らかな波形を生成するための線形にかつ単調に増加する波形とを結合することを含むことを特徴とする請求項１記載の送信装置。
【請求項２１】
前記Ｒａｍｐ処理は、前記合成波と滑らかな波形を生成するための高めに設定したコサイン波とを結合することを含むことを特徴とする請求項１記載の送信装置。
【請求項２２】
ディジタルウェーブレットマルチキャリア変調処理を行う送信装置であって、
プリアンブルデータを発生し、前記プリアンブルデータを出力するプリアンブルデータ発生器と、
前記プリアンブルデータをシンボルデータへ変換するシンボルマッパと、
前記シンボルデータのウェーブレット変換を行い、複数のサブキャリアを生成し、前記複数のサブキャリアの合成波を出力するウェーブレット変換器と、
前記合成波に対して所定期間遅延後にＲａｍｐ処理を行うＲａｍｐ処理器と、
を有することを特徴とする送信装置。
【請求項２３】
ディジタルウェーブレットマルチキャリア変調処理を行う送信装置であって、
プリアンブルデータを発生し、前記プリアンブルデータを出力するプリアンブルデータ発生器と、
前記プリアンブルデータをシンボルデータへ変換するシンボルマッパと、
前記シンボルデータのウェーブレット変換を行い、複数のサブキャリアを生成し、前記複数のサブキャリアの合成波を出力するウェーブレット変換器と、
前記合成波に対して所定期間遅延後にＲａｍｐ処理を行うＲａｍｐ処理器と、
を有することを特徴とする送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチキャリア伝送方式、特に、実係数ウェーブレットフィルタバンクを用いたディジタルウェーブレットマルチキャリア伝送方式（Ｄｉｇｉｔａｌ  Ｗａｖｅｌｅｔ  Ｍｕｌｔｉ  Ｃａｒｒｉｅｒ伝送方式、以下、ＤＷＭＣ伝送方式と称する。）を使用する送信装置および送信方法に関する。
【背景技術】
【０００２】
マルチキャリア伝送システムでよく使われている従来の技術としてはＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）がある。ＯＦＤＭ伝送システムとしては、例えばＵＳＰ６，４４２，１２９（特許文献１）で開示されている。このＯＦＤＭ伝送システムにおいては、変調方式としてＤＦＴ（Ｄｉｓｃｒｅｔｅ  Ｆｏｕｌｉｅｒ  Ｔｒａｎｓｆｏｒｍ）、特に、ＦＦＴ（Ｆａｓｔ  Ｆｏｕｌｉｅｒ  Ｔｒａｎｓｆｏｒｍ）が採用されている。また、ＦＦＴベースのＯＦＤＭでは、波形がアンプなどで歪まないようにフレーム先頭での時間軸信号波形の立ち上がりを滑らかにするＲａｍｐ処理を行うことが一般的である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＦＦＴベースのＯＦＤＭは狭帯域干渉に弱い、内部干渉にも弱いのでガードインターバルが必要となり、伝送効率がその分だけ劣化するなどの問題点があるため、ＦＦＴの変わりにウェーブレット変換を用いる方法が近年提案されている。このウェーブレットベースのＯＦＤＭにおいてＲａｍｐ処理を行う場合、ＦＦＴベースのＯＦＤＭ伝送方式とプリアンブル長について比較して、そのままのウェーブレット波形をプリアンブルデータに使用した時は（２Ｋ−１）シンボルだけ最低でも長くなる。ここでＫはＯｖｅｒｌａｐｐｉｎｇ  Ｆａｃｔｏｒ（重複係数）である。プリアンブル長が長くなると、データとしての冗長度が増すために、プリアンブル長はできるだけ、短くしたいという課題が存在する。さらに、Ｒａｍｐ処理を施さないウェーブレット波形を使用して受信側でＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ：自動利得制御）処理を行おうとした場合、ウェーブレット波形が複雑なためＡＧＣの収束速度が遅くなるという問題点があった。
【０００４】
本発明は上記問題に鑑みてなされたものである。本発明の目的は、ＤＷＭＣデータ伝送方式において、プリアンブル長を短縮し、ＡＧＣの収束速度を向上させることができる送信装置および送信方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明においては、プリアンブルデータ発生器はプリアンブルビットデータを生成し、プリアンブルデータを出力する。次に、変調器はプリアンブルデータを変調し、複数のサブキャリアを生成し、複数のサブキャリアの時間波形の合成波を出力する。続いて、Ｒａｍｐ処理器は、合成波の基準位置から所定時間遅延後の合成波に対してＲａｍｐ処理を行う。
【発明の効果】
【０００６】
このように、本発明はプリアンブル長を短縮し、ＡＧＣの収束速度を向上させることができる送信装置および送信方法を提供する。
【発明を実施するための最良の形態】
【０００７】
好ましい本発明の実施の形態について、図１〜図１５を用いて説明する。
【０００８】
（実施の形態１）
本発明の実施の形態１は、実係数フィルタバンクから受信した複数のディジタル変調波からディジタルウェーブレットマルチキャリア（ＤＭＷＣ）伝送信号を生成する。ＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）、ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｉｏｎ）、もしくはＰＡＭ（Ｐｕｌｓｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｉｏｎ）のような低ビットレート変調方式が各キャリアの変調に使用されてもよい。
【０００９】
図４、１０〜１２を用いて、ＤＷＭＣ伝送方法におけるデータ伝送方法について説明する。
【００１０】
図１０にウェーブレット波形を示し、図１１に本実施形態におけるＤＷＭＣ伝送波形を示す。図１０に示すように、各ウェーブレット波形１００１はインパルス応答を有しており、おのおのの複数の波形１００１のインパルス応答は互いに重複した状態で伝送される。図１１に示すように、各伝送シンボル１１０１は複数のサブキャリアのインパルス応答の結合である時間波形１１０２によって形成される。
【００１１】
図１２では、例えばＤＷＭＣ伝送方式における数十〜数百の伝送シンボルによって伝送フレームが形成されている。この伝送フレームは情報用データ、フレーム同期シンボルのようなプリアンブルデータおよび等化用シンボルを含む。ＤＷＭＣ伝送信号１２００は複数のサブキャリア信号１２０１を含む。
【００１２】
図１３は本実施形態におけるＤＷＭＣ伝送フレームの構成を示している。ＤＷＭＣ伝送フレーム１３００は、１つもしくはそれ以上の情報用シンボル１３０２に続いて１つもしくはそれ以上のプリアンブルシンボル１３０１を有する。プリアンブルはフレーム同期もしくはフレーム等化の受信装置によって使用される。
【００１３】
次に、好ましくはＤＷＭＣ伝送方法に使用される送信装置２０００について、図１〜３を用いて説明する。
【００１４】
図１は本発明の実施の形態１における送信装置のブロック図である。送信装置２０００は、プリアンブルデータ発生器１０、シンボルマッパ１２、直並列（Ｓ／Ｐ）変換器１６、複数の複素データ分解器１８、逆ウェーブレット変換器２０およびＲａｍｐ処理回路２２を有する。これらはすべて図示しないコントローラによって制御されている。送信装置２０００の動作について下記に説明する。
【００１５】
情報用データはプリアンブルデータ発生器１０に入力される。プリアンブルデータ発生器１０はプリアンブルデータを生成して出力する。プリアンブルデータは受信装置におけるキャリア検出、同期及び／または等化に使用される。プリアンブルデータおよび情報用データは、シンボル表現のために結合され、変調される。これらのシンボルは、（１）プリアンブルデータおよび情報用データを重ね合わせ、実際の伝送データとして重ね合わせたデータを変調し、（２）プリアンブルデータおよび情報データを合成した構成を形成し、それらを一緒に変調もしくは（３）シンボルをフレームに結合する前にプリアンブルデータおよび情報用データを別々かつ同時に変調することによって生成される。
【００１６】
シンボルマッパ１２はプリアンブルデータおよび情報用データのビットデータから好適にはＱＰＳＫ、ＱＡＭもしくはＰＡＭのような低ビットレート変調方式に使用されるシンボルデータへ変換する。そしてシンボルマッパ１２はシンボルデータをＭ／２個（Ｍはサブキャリア数）の複素座標面にマッピングを行い、逐次マッピングされたデータを直並列変換器（Ｓ／Ｐ変換器）１６に出力する。
【００１７】
Ｓ／Ｐ変換器１６は逐次受信したマッピングされたデータを並列（パラレル）データに変換し、Ｍ個のパラレルデータ列のうち２つを除いたすべてを複素データ分解器１８へ出力する。各複素データ分解器１８は受信するパラレルデータを同相成分である実部および直交成分である虚部に分解する。各複素データ分解器１８は、逆ウェーブレット変換器２０へ２ｎ−１番目の入力データとして同相成分を、２ｎ番目の入力データとして直交成分を出力する。ただし、１≦ｎ≦（Ｍ／２−１）、Ｍは正数とし、サブキャリア番号を０〜Ｍ−１とする。逆ウェーブレット変換器２０は合計で図１においてサブキャリア０〜Ｍ−１で識別されたＭ個のサブキャリア波形を受信する。図１において、逆ウェーブレット変換器２０に入力された（２ｎ−１）番目および２ｎ番目のデータはそれぞれｎ＝１のときのサブキャリア１および２、ｎ＝２のときのサブキャリア３および４、などに対応している。サブキャリアの両端、すなわちサブキャリア０およびＭ−１は、直流成分を多く含むため使用されない。たとえ使用されても、終端サブキャリアは次のサブキャリアと直交関係にはない。
【００１８】
逆ウェーブレット変換器２０は、互いに直交するＭ個の実係数ウェーブレットフィルタを有する。これらのウェーブレットフィルタを使用することで、逆ウェーブレット変換器２０は受信した実部および虚部の両方において逆ウェーブレット変換を実施する。Ｒａｍｐ処理回路２２は逆ウェーブレット変換器２０によって生成されたデータを受信し、Ｒａｍｐはこのデータを遅延をもって処理する。この遅延はシンボル周期の一部分である１シンボル周期もしくは数シンボル周期に等しい。Ｒａｍｐ処理は、図３に示されるようなＲａｍｐ波形を表現する増加するデータによって、また下記に説明するような逆ウェーブレット変換データによって達成される。その後、Ｒａｍｐ処理されたデータはＲａｍｐ処理回路２２によって出力される。
【００１９】
図２および３を参照して、逆ウェーブレット変換器２０によって生成される逆ウェーブレット変換データのＲａｍｐ処理について説明する。特に、図２は本発明の実施の形態１における逆ウェーブレット変換されたプリアンブルデータの波形を示しており、図３は本発明の実施の形態１におけるＲａｍｐ処理信号を示している。
【００２０】
一般的に、図２のようにウェーブレット変換データのウェーブレット時間波形２０１は局在しており、１シンボル長よりも長いため、波形２０１は初めは緩やかに立ち上がる。。それゆえ、多くの場合、プリアンブルスロット１にはプリアンブル機能の効果的なデータがほとんど含まれていない。
【００２１】
Ｒａｍｐ処理回路２２は、逆ウェーブレット変換器２０によって生成された逆ウェーブレット変換波形２０１を、Ｒａｍｐ処理された波形２０２を生成するためにＲａｍｐ波形３０１と乗算する。したがって、図２に示すように合成波の基準位置から所定の遅延をもって、Ｒａｍｐ処理は合成波であるウェーブレット変換されたデータ上で実施される。Ｒａｍｐ処理されたデータの波形２０２はプリアンブルスロット１の区間には全くデータが存在しない。したがって、Ｒａｍｐ処理されたデータの波形２０２は、実質的に図２に示すように逆ウェーブレット変換データの時間波形２０１の立ち上がりから１シンボルオフセットしている。
【００２２】
図３に示すように、Ｒａｍｐ処理波形３０１は、スムーズな振幅のプリアンブルスロット２において線形にかつ単調に増加する値をもっている。この波形は逆ウェーブレット変換器２０によって生成される。波形２０１および３０１がＲａｍｐ処理された波形２０２を生成するために乗算される際、プリアンブルスロット１における波形３０１の値がゼロの部分は、効果的にウェーブレット変換波形２０１の第１シンボルを削除している。その上、プリアンブルスロット３〜６における波形３０１の単一の値は、Ｒａｍｐ処理された波形２０２を生成するために波形２０１および３０１が乗算される際のプリアンブル期間３〜６において、効果的に波形２０１のシンボル波形を再生成する。
【００２３】
したがって、送信装置２０００の構成は、プリアンブルデータの先頭部分がＲａｍｐ処理の１シンボル周期オフセットによって１シンボル減少されるため、実質的にプリアンブルデータの長さが短くなる。さらに、送信装置２０００の構成は、Ｒａｍｐ処理がウェーブレット波形を滑らかにするため、受信装置における自動利得制御（ＡＧＣ）の処理速度を改善することを可能にする。
【００２４】
本発明の実施の形態１では、ＱＡＭを実施するシンボルマッパ１２および複素データ分解器１８を含む送信装置２０００に基づいて説明してきた。しかし、図１４に示すように、ＱＡＭの代わりにＰＡＭを実施するシンボルマッパを実施の形態１において使用することもできる。
【００２５】
図１４は本発明の実施の形態１における他の送信装置のブロック図である。図１４では、送信装置２０００はＰＡＭを用いてプリアンブルデータ発生器１０によって生成されたプリアンブルデータを変調するシンボルマッパ２１０を含む。シンボルマッパ２１０は、図１におけるシンボルマッパ１２および複素データ分解器１８を合成した構成として、それらの動作とほぼ同様の動作を実施する。その動作は、同相成分および直交成分としてそれぞれ逆ウェーブレット変換器２０において、Ｓ／Ｐ変換器１６によって出力された（２ｎ−１）番目および（２ｎ）番目のサブキャリアを処理することによって実施される。
【００２６】
実施の形態１における上記の説明においては、シンボル区間オフセットは時間波形の立ち上がりから１シンボル区間と説明されているが、オフセットは変更可能であり、必要であれば数シンボル区間としてもよい。さらに、Ｒａｍｐ処理期間は実施の形態１においては１シンボル区間と説明されているが、この期間は変更可能であり、必要があれば数シンボル区間としてもよい。
【００２７】
さらに、図３に示された線形的な波形に代わって、コサイン曲線のような曲線的な波形がＲａｍｐ波形として採用されてもよい。曲線的な波形は、Ｒａｍｐ処理回路２２によって乗算される際にプリアンブルデータが送信サイドローブの上昇を抑えることができるため、Ｒａｍｐ処理期間を１シンボル区間以下にすることができる。
【００２８】
（実施の形態２）
本発明の実施の形態２における送信装置のブロック構成は実施の形態１と同様である。しかし、Ｒａｍｐ処理は実施の形態１の送信装置におけるＲａｍｐ処理と異なる。この違いを図１、３〜５、１６を用いて詳細に説明する。
【００２９】
本実施形態において、プリアンブルデータ発生器１０は、通常はコントローラがプリアンブルデータを出力するよう指示するまで値“０”のシリアルデータを出力する。プリアンブルデータを出力するよう指示を受信した場合、プリアンブルデータ発生器１０は数シンボル期間にわたって逐次“１”などの値を生成し、Ｓ／Ｐ変換器１６によって生成された各サブキャリアは、それぞれのプリアンブルデータとしてこのような一連の値を含んでいる。
【００３０】
図９はプリアンブルデータのシンボルデータ９０１、プリアンブルデータの時間波形９０２および本実施形態においてＤＷＭＣ伝送信号の生成のために使用されるＲａｍｐ処理波形９０３の間の関係を示している。図９では、Ｓ／Ｐ変換器１６によって生成され、かつプリアンブルデータに連続して“１”を有する各サブキャリアを供給するために、４番目のプリアンブル期間によって始まる期間の間プリアンブルデータ発生器１０によって出力された同じシンボルデータ値“１”が示されている。
【００３１】
本実施形態において、逆ウェーブレット変換器２０は４シンボル区間長のウェーブレットフィルタ９０４を含む。したがって、プリアンブルスロット１におけるプリアンブルデータの時間波形の値は、最初の４つのプリアンブルシンボルデータ値（０，０，０，１
）から生成される。この値はウェーブレットフィルタ９０４へ入力される。次に、プリアンブルスロット２におけるプリアンブルシンボルデータの時間波形の値は、一連のシンボルデータにおける次のグループの４つのプリアンブルシンボルデータ値（０，０，１，１）から生成される。この値は、ウェーブレットフィルタ９０４へ入力される。この波形生成プロセスによれば、４つのデータ値を有する各連続グループは、一連のシンボルデータの４番目のデータ値および先のグループの４データ値に含まれていた３つの先行するデータ値を含む。このように波形値の生成を繰り返すことによって、図９に示すようにプリアンブルデータの時間波形９０２が得られる。
【００３２】
図４はＤＷＭＣマルチキャリア伝送信号およびサブキャリア番号と正弦波の周波数との間の関係のスペクトル図を示している。説明を簡単にするため、図４に示すように本実施形態では８つのサブキャリアを想定する。送信装置２０００の出力はｆ１、ｆ２、およびｆ３の周波数をもつ３つの正弦波を合成したものである。３つの正弦波の周波数を、図４ではそれぞれ太実線によって示している。３つの正弦波はそれぞれφ１、φ２およびφ３の位相を有する。各位相φ１、φ２およびφ３は−π〜πの範囲で任意である。
【００３３】
図１を参照して、本発明の実施の形態２における送信装置２０００の動作をさらに詳しく説明する。はじめに、シンボルマッパ１２はプリアンブルデータのビット値をＱＡＭを使用してシンボルデータに変換し、そのシンボルデータをＭ／２個の複素座標面にマッピングを行う。マッピングされた複素データ“ｅｘｐ（ｊφｎ）”はシンボルマッパ１２の動作により得られる。次に、Ｓ／Ｐ変換器１６は逐次入力され、マッピングされた複素データをパラレルデータに変換し、パラレル複素データ列のうちの（Ｍ−２）個を複素データ分解器１８へ出力する。各複素データ分解器１８は、受信したパラレルデータを実部“ｃｏｓ（φｎ）”および虚部“ｓｉｎ（φｎ）”に分解する。続いて、各複素データ分解器１８は、“（ｃｏｓ（φｎ））”および“（ｓｉｎ（φｎ）”を（２ｎ−１）番目および（２ｎ）番目のサブキャリア入力に割当て、それぞれ、逆ウェーブレット変換器２０へ供給される。逆ウェーブレット変換器２０の出力は正弦波“ｃｏｓ（２πｆｎ・ｔ＋φｎ）”の合成波である。ここで、“ｆｎ”はｎ番目の正弦波の周波数、“φｎ”はｎ番目の正弦波の位相である。
【００３４】
図５は本発明の実施の形態２におけるプリアンブルデータの波形である。波形５０１は 、例えば“１”など同じデータ値を有するプリアンブルデータから生成される。このデータ値は、一連の連続したシンボル期間においてプリアンブルデータ発生器１０によって出力される。波形５０１を生成するためのウェーブレットフィルタ長は式Ｘ＝２ｋＮによって決定される。ここで、Ｎはシンボル長であり、ｋ（重複係数）＝２の場合は通常はＮ＝Ｍである。図５では、実際の合成波５０１は、プリアンブル番号４においてはきちんとした正弦波形である（すなわち、正確な正弦波にほぼ対応している）。言い換えれば、波形５０２はＲａｍｐ処理回路２２によってＲａｍｐ処理された後の合成波形５０１を示している。Ｒａｍｐ処理は、図９のＲａｍｐ処理データの時間波形９０３によって効率的に合成波形５０１を乗算する。
【００３５】
実施の形態２における上記の構成は、プリアンブルデータのフレームの先頭部分を実質的に削除することが可能であるため、プリアンブル長を実質的に短くすることが可能である。削除されたフレームの先頭部分として（Ｘ−１）シンボル長を実質的に削除することが好ましい。“Ｘ”は式Ｘ＝２ｋＮによって決定されたフィルタ長を意味する。さらに、プリアンブルデータのほぼ全域が正確な正弦波を成す合成波であるため、上記の構成は、実施の形態１における送信装置の構成と比較して変調の正確さを向上させることが可能である。さらに、シンボルマッパによって複素座標上にマッピングされた初期段階は自発的に各（２ｎ−１）番目および（２ｎ）番目のサブキャリアに供給されることが可能であるため、サブキャリア段階において互いの重複が削除される場合、上記の構成は瞬間的に電力消費のピークを減少させることが可能である。
【００３６】
図１３に示すように、フレーム１３００の先頭部分にプリアンブルシンボル１３０１を挿入する方法を同様に使用してもよい。例えば、同一のプリアンブルデータ波形が常に使用されることを想定し、フレームの先頭部分のないプリアンブルデータの時間波形が予備的に生成され、メモリ（不図示）に蓄積されてもよい。必要があれば、合成時間波形を生成するために、蓄積された波形を情報用データの時間波形の立ち上がりに挿入してもよい。さらに、Ｒａｍｐ処理によってプリアンブルデータから削除されたシンボル数は、一連の値“１”が開始される前にプリアンブルデータにおいて逐次発生する値“０”に関して規制してもよい。
【００３７】
ＱＡＭの代わりにＰＡＭを実施するシンボルマッパ２１０を実施の形態１と同様に本実施形態において使用してもよい。
【００３８】
さらに、本実施形態において先に述べたとおり、同一のデータ値（例えば“１”）を連続したシンボル区間列の各サブキャリアに出力することによって、プリアンブルデータ発生器１０はプリアンブルデータを発生する。連続したシンボル区間列を長くすると、本実施形態はより効果的になる。その代わりに、Ｒａｍｐ処理期間は１シンボル区間よりも短くなる。
【００３９】
（実施の形態３）
実施の形態３における送信装置は、基本的には実施の形態１における送信装置と同様の構成を有している。しかし、逆ウェーブレット変換器２０について図６〜８を参照しながら、詳細に説明する。
【００４０】
図６は本発明の実施の形態３における送信装置の逆ウェーブレット変換器のブロック図を示している。逆ウェーブレット変換器２０は高速の離散コサイン変換器４０（タイプ４）、プロトタイプフィルタ４２、Ｍ個のアップサンプラ４４およびＭ−１個の遅延器４６を有する。アップサンプラ４４は伝送波形のサンプルレートをＭ倍にし、遅延器４６は伝送波形を遅延させる。
【００４１】
図７は本発明の実施の形態３における逆ウェーブレット変換器のプロトタイプフィルタ４２のブロック図を示している。プロトタイプフィルタ４２は、プロトタイプフィルタ係数を保持する乗算器６２および加算器６４を含む多相（ポリフェーズ）フィルタである。多相フィルタの一般的な構成は、ヘンリケ  Ｓ．マルバによる“ラップ変換による信号処理”に記載されている。プロトタイプフィルタ４２の次数は本実施形態におけては２Ｍである。
【００４２】
上記の構成を有する送信装置の動作について説明する。Ｓ／Ｐ変換器１６から出力されたパラレルデータは逆ウェーブレット変換器２０の高速の離散コサイン変換器（ＤＣＴ）４０によって受信される。高速ＤＣＴ変換器４０は受信データについてＤＣＴ変換を実施し、ＤＣＴ変換器されたデータをプロトタイプフィルタ４２へ出力する。各アップサンプラ４４はフィルタリングされたデータ出力のそれぞれ１つについてアップサンプリングを実施する。最後に、パラレルデータをシリアルデータに変換するために遅延器４６によってアップサンプリングされたデータを結合し、このシリアルデータが伝送データとして出力される。本実施形態においては、プロトタイプフィルタ４２および高速ＤＣＴ変換器４０によって変調が行われる。
【００４３】
図８は本発明の実施の形態３における逆ウェーブレット変換器の別のプロトタイプフィルタのブロック図を示している。プロトタイプフィルタ８０は基本的にはプロトタイプフィルタ４２と同様の構成であるが、受信データを１シンボル期間遅延させる遅延器６０を含んでいる。１シンボル期間は本実施形態におけるＭ個のサンプリング期間と等しい。プロトタイプフィルタ８０はプリアンブルデータを処理しないが、その代わりに情報用データの処理を行う。プロトタイプフィルタ４２の構成はフィルタ８０とほぼ同様の構成であるため、遅延器６０の周囲にスイッチング可能なバイパス回路を有するプロトタイプフィルタ８０の構成と同様の単一デバイスが、プリアンブルデータおよび情報用データの両方を処理するために使用されてもよい。その結果、プロトタイプフィルタ４２および８０の両方を有する送信装置に関連する回路構成量が減少する。プロトタイプフィルタ８０が遅延器６０を有するのに対し、プロトタイプフィルタ４２は遅延器６０を有していない。したがって、プロトタイプフィルタ８０と比較してプロトタイプフィルタ４２は出力データにおいて遅延がより少なくなる。さらに、本実施形態においてはプロトタイプフィルタ４２の次数が２Ｍ（これはｋ＝１を意味する）であったが、プロトタイプフィルタ４２の次数が２ｋＭである場合は時間遅延を減少させることができる。
【００４４】
実施の形態３の逆ウェーブレット変換器において高速ＤＣＴ変換器を使用しているが、高速ＤＣＴ変換器の代わりに高速離散サイン変換器（ＤＳＴ）を使用した場合にも同処理を達成することができる。高速ＤＳＴ変換器および高速ＤＣＴ変換器は、フィルタ係数に相違はあるが基本的に同様の構成を有している。実施の形態１ないし３は本発明を制限するものではなく、単に一例として構成されているものである。ここに記述したＤＷＭＣウェーブレット波形の送信装置は、時間領域や周波数領域において局在する波形を要求する状況のように、一般的なディジタルマルチキャリア送信装置が適用される多くの用途に使用可能である。
【００４５】
実施の形態１ないし３のおのおのにおいて、ウェーブレット変換における歪みを抑制し、かつウェーブレット変換の振幅スペクトルにおけるサイドローブの上昇を防止するため、１シンボル区間もしくはそれ以上の間Ｒａｍｐ処理を実施することが好ましい。
【００４６】
本発明は送受信信号用の多様な通信装置に適用することができるが、送信パスを介して情報を通信することが可能な電力線通信において、特に好適である。ＰＬＣにおいては２ＭＨｚ〜３０ＭＨｚの帯域の使用が許可されるように、規制解除が進行中である。しかし、他の既存システム（例えば、アマチュア無線や短波通信など）が同帯域を使用している。他の既存システムとの干渉は許されないため、理想的には、他の既存システムによって使用されている帯域部分についてはＰＬＣ信号を伝送すべきではない。
【００４７】
通常、既存システムによって使用される帯域部分において通信される信号の振幅を減少するためにノッチフィルタが使用される。３０ｄＢ減衰させるノッチフィルタは、米国におけるＰＬＣ事業の同盟であるＨＯＭＥＰＬＵＧが発表したＨＯＭＥＰＬＵＧ１．０において使用されている。したがって、他の既存システムに対する干渉の抑制に関して有力な目標は、３０ｄＢもしくはそれ以上である。
【００４８】
ＤＷＭＣ伝送方法を実施すると、既存システムの使用する帯域部分と重複するサブキャリア信号を抑制するために、各サブキャリアの帯域を制限してフィルタバンクを使用する。したがって、ＤＷＭＣ伝送方法は、従来のノッチフィルタと同様に、好ましくない信号を減衰することができる。ＤＷＭＣ送信装置２０００による減衰が大きくなるほど、フィルタバンクのＭ個の各フィルタのフィルタ長は長くなり、フィルタの遅延は減衰の大きさとのトレードオフであるため、フィルタに起因する遅延は大きくなる。しかし、３０ｄＢもしくはそれ以上の減衰ノッチを形成することができ、送信装置２０００を用いてＰＬＣフィルタバンクのフィルタ長を４Ｎに制限することにより、フィルタ遅延を抑制することが可能である。
【００４９】
図１５は本発明における電力線通信のブロック図である。図１５に示すように、建物７５０におけるＰＬＣシステムには、電力線８０１、電話網、光網もしくはケーブルテレビ（ＣＡＴＶ）ネットワークのような従来のネットワーク８０２、実施の形態１ないし３において説明した送信装置２０００および受信装置（不図示）の両方を含む通信装置８００、テレビセット、ビデオ装置、デジタルビデオディスク（ＤＶＤ）レコーダもしくはプレーヤ、またはＤＶカメラなどのＡＶ（Ａｕｄｉｏ  Ｖｉｓｕａｌ）装置８１０、ルータ、非対称ディジタル加入者線（ＡＤＳＬ）、超高速ディジタル加入者線（ＶＤＳＬ）、メディアコンバータもしくは電話のような電気通信装置８２０、プリンタ、ファクシミリもしくはスキャナのような文書装置８３０、カメラやインターホンのような安全装置８４０、コンピュータ８５０、エアコン、冷蔵庫、洗濯機もしくは電子レンジのような家電装置８６０を含んでいる。
【００５０】
ＰＬＣシステムの動作について説明する。装置８１０〜８６０は電力線８０１と連携してネットワークを形成し、通信装置８００を使用して双方向通信を実施している。インターネット通信においては、電力線８０１を介して建物７５０に供給されるホームゲートウェイを介してインターネットへコネクションが形成される。他の方法として、従来のネットワーク８０２を介して通信を行うために、電気通信装置８２０を介してコネクションが形成されてもよい。さらに、無線機能を有する電気通信装置８２０から無線基盤においてコネクションを形成してもよい。通信装置８００は、互いに直交するＭ個のフィルタを有するフィルタバンクを使用して変復調処理を実施するため、サブキャリアが他の既存システムの使用する帯域と重複できないようにすることで、他の既存システムとの干渉を抑制できる。さらに、フィルタ長を４Ｎに制限できるため、３０ｄＢもしくはそれ以上の大きさの減衰ノッチを達成する間、フィルタに起因する遅延を減少させることができる。さらに、他の既存システムとの狭帯域の干渉による影響を減少させることが可能である。
【００５１】
さらに、ある帯域においてノッチが発生した場合、すべてのサブキャリアがその帯域と重複できないようにすることで、送信装置２０００は効率的にこれを成し遂げる。したがって、各国において容易にかつ柔軟に、その規制に応じることができる。現在のシステムが使用された後に規制の変更があっても、例えば送信装置２０００のファームウェアを更新することで、変更を柔軟に行うことができる。
【００５２】
さらに、実施の形態１ないし３の構成は、必要があれば相互に連結させることが可能である。
【００５３】
さらに、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｕｒｃｕｉｔ）チップが送信装置２０００におけるプリアンブルデータ発生器１０、シンボルマッパ１２ならびに１１２、シリアルパラレル（Ｓ／Ｐ）変換器１６複素データ分解器１８、逆ウェーブレット変換器２０およびＲａｍｐ処理回路２２として使用される。好ましくは、ＦＰＧＡ（ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）またはＡＳＩＣ（ａｐｐｌｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）がＩＣチップとして使用される。さらに、送信装置２０００におけるプリアンブルデータ発生器１０、シンボルマッパ１２ならびに１１２、シリアルパラレル（Ｓ／Ｐ）変換器１６、複素データ分解器１８、逆ウェーブレット変換器２０およびＲａｍｐ処理回路２２のような機能ブロックのために、複数のＩＣチップを使用可能にしてもよい。
【産業上の利用可能性】
【００５４】
本発明によれば、プリアンブルデータの長さを短縮でき、ＡＧＣの収束速度を向上することが可能なＤＷＭＣデータ送信方式における送信装置および送信方法を提供することができる。
【００５５】
プリアンブルデータ発生器はプリアンブルビットデータを生成し、プリアンブルデータを出力する。次に、変調器はプリアンブルデータを変調し、複数のサブキャリアを生成し、複数のサブキャリアの時間波形の合成波を出力する。続いて、Ｒａｍｐ処理は合成波の基準位置から一定の遅延期間をもつ合成波においてＲａｍｐ処理を実施する。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態１における送信装置を示すブロック図
【図２】本発明の実施の形態１におけるプリアンブルデータ波形を示す図
【図３】本発明の実施の形態１におけるＲａｍｐ処理の一例を示す図
【図４】サブキャリア番号と正弦波の周波数の関係を示す図
【図５】本発明の実施の形態２におけるプリアンブルデータ波形を示す図
【図６】本発明の実施の形態３における送信装置の逆ウェーブレット変換器を示すブロック図
【図７】本発明の実施の形態３における送信装置の逆ウェーブレット変換器のプロトタイプフィルタのブロック図
【図８】本発明の実施の形態３における送信装置の逆ウェーブレット変換器の他のプロトタイプフィルタを示すブロック図
【図９】プリアンブルデータのシンボルデータ、プリアンブルデータの時間波形およびＲａｍｐ処理波形の間の関係を示す概念図
【図１０】ウェーブレット波形を示す波形図
【図１１】ＤＷＭＣ伝送方式における送信波形の例を示す波形図
【図１２】ＤＷＭＣ伝送方式における送信スペクトルの例を示すスペクトル図
【図１３】ＤＷＭＣ伝送方式における送信フレーム構成例を示す概略フレーム図
【図１４】本発明の実施の形態１における他の送信装置を示すブロック図
【図１５】電力線通信システムのブロック図
【符号の説明】
【００５７】
１０  プリアンブルデータ発生器
１２  シンボルマッパ（ＱＡＭ：  Ｑｕａｄｒａｔｕｒｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｉｏｎ）
１６、２２０  直並列変換器（Ｓ／Ｐ変換器）
１８  複素データ分解器
２０、２３０  逆ウェーブレット変換器
２２  Ｒａｍｐ回路（Ｒａｍｐ処理器）
４０  高速離散コサイン変換器
４２、８０  プロトタイプフィルタ
４４  アップサンプラ
４６、６０  遅延器
６２  乗算器
６４  加算器
２１０  シンボルマッパ（ＰＡＭ：  Ｐｕｌｓｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｉｏｎ）
２４０  Ｄ／Ａ変換器
２９９  送信装置（従来）
３９９  受信装置（従来）
３１０  Ａ／Ｄ変換器
３２０  複素ウェーブレット変換器
３３０  キャリア検出器
３４０  同期回路
３５０  等化器
３６０  平直列変換器（Ｐ／Ｓ変換器）
３７０  判定器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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