(57)【要約】半導体デバイスおよびこの半導体デバイスを形成する方法は、基板（３０）およびゲート電極（３２）上に、スペーサ層（３４）をたい積することによって、スペーサ（４６）を形成し、スペーサ層（３４）上に保護層（４２）を形成する。この保護層（４２）は、スペーサ層（３４）上に薄膜側壁を残すようにエッチングされる。その後このスペーサ層（３４）は、保護層（４２）がスペーサ層（３４）の外側の側壁を保護している状態で、エッチングされる。このエッチングにより、ゲート電極の側壁（３８）に平行に伸びる、実質的に垂直な側壁（５２）を有するスペーサ（４６）が形成される。Ｉ形状のスペーサ（４６）は、改善されたソース／ドレイン注入ドーズ量プロファイルを提供して、ソース／ドレインのイオン注入プロセスの間のパンチスルーを防止する。
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【特許請求の範囲】
【請求項１】
基板（３０）および、上面（４０）と垂直方向に伸びる側壁（３８）とを有するゲート電極（３２）上に、スペーサ層（３４）をたい積するステップと、
前記スペーサ層（３４）上に保護層（４２）を形成するステップと、
前記ゲート電極（３２）の上面（４０）上の前記スペーサ層（３４）から前記保護層（４２）を除去するとともに前記ゲート電極（４０）の前記側壁（３８）に平行な前記スペーサ層（３４）上の前記保護層（４２）を除去しないように、前記保護層（４２）をエッチングするステップと、
前記ゲート電極（４２）上に、前記ゲート電極（４０）の前記側壁（３８）と平行に伸びる、実質的に垂直な２つの側壁（５２）をそれぞれ有する複数のスペーサ（４６）を形成するために、前記基板（３０）および前記ゲート電極（３２）の前記上面（４０）から前記スペーサ層（３４）を除去するように、前記スペーサ層（３４）をエッチングするステップと、
を含む、スペーサを形成する方法。
【請求項２】
前記スペーサ層（３４）は、２００Å以上の厚さでたい積される、請求項１記載の方法。
【請求項３】
前記保護層（４２）は、約１０Åから約１００Åの厚さで形成される、請求項２記載の方法。
【請求項４】
前記スペーサ層（３４）は窒化物であり、前記保護層（４２）は酸化物である、請求項３記載の方法。
【請求項５】
基板（３０）上に、垂直方向に伸びる側壁（３８）を有するゲート電極（３２）を形成するステップと、
前記ゲート電極（３２）上に、前記ゲート電極の側壁（３８）と実質的に平行な、垂直方向に伸びる一組の平坦な側壁（５２）をそれぞれ有する複数の第１側壁スペーサ（４６）を形成するステップと、
前記ゲート電極（３２）および前記第１側壁スペーサ（４６）が前記基板（３０）をマスキングした状態で、ソース／ドレイン注入を実行するステップと、
を含む、半導体デバイスを形成する方法。
【請求項６】
前記複数の第１側壁スペーサ（４６）を形成するステップは、
前記基板（３０）および前記ゲート電極（３２）上に、スペーサ層（３４）をたい積するステップと、
前記スペーサ層（３４）上に保護層（４２）を形成するステップと、
前記第１側壁スペーサ（４６）を形成するように、前記保護層（４２）および前記スペーサ層（３４）をエッチングするステップと、を含む、請求項５記載の方法。
【請求項７】
前記エッチングするステップは、平坦であり、前記ゲート電極の側壁（３８）と実質的に平行である、前記保護層（４２）の垂直方向に伸びている部分以外の前記保護層（４２）を除去するように、前記保護層（４２）をドライエッチングするステップを含む、請求項６記載の方法。
【請求項８】
前記エッチングするステップは、
前記ゲート電極の側壁（３８）と前記保護層（４２）の垂直方向に伸びる部分との間に前記スペーサ層（３４）を残した状態で、前記基板（３０）および前記ゲート電極（３２）の上面（４０）から前記スペーサ層（３４）を除去するように、前記スペーサ層（３４）をエッチングするステップをさらに含む、請求項７記載の方法。
【請求項９】
前記第１側壁スペーサ（４６）中に第２側壁スペーサ（４４）を形成するステップをさらに含む、請求項８記載の方法。
【請求項１０】
前記スペーサ層（３４）は、前記スペーサ層（３４）に高度に選択的であり、前記保護層（４２）を実質的にエッチングしないエッチャントでエッチングされる、請求項８記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体プロセスの分野に関し、より詳しくは、半導体デバイス中のスペーサおよびソース／ドレインの形成に関する。
【背景技術】
【０００２】
半導体デバイスの形成においては、ソース／ドレインを注入する間のマスクの役割を果たすスペーサを、ゲートの側壁に形成することが望ましい。一般的なスペーサの形成方法および注入プロセスを、図１ないし図３に示す。
【０００３】
図１において、基板１０は、その上に形成されるゲート１２を有する。ゲート１２は、例えばポリシリコンゲートとすることができる。ソース／ドレイン拡張領域１６は、例えば、注入マスクとしてゲート１２を使用するイオン注入によって形成される。
スペーサ層１４は、化学蒸着法のような任意の適切な方法によってたい積される。このスペーサ層は、窒化ケイ素、酸化シリコン、低誘電率（low-k）材料のような任意の適切な材料で形成することができる。
【０００４】
等方性エッチングが実行され、その結果、図２のようになる。
この等方性エッチングは、ゲート１２の側壁から伸びる「Ｄ」形状のスペーサ１８を生成する。スペーサ１８は、ゲート１２に沿って、ソース／ドレイン注入プロセスを実行する際のマスクを形成する。
短チャネル効果を減少させるべく、深いソース／ドレイン領域をゲート１２から一定間隔をあけて配置することが望ましい。深いソース／ドレイン・インプラントを形成すべく、矢印２０によって示されるイオン注入プロセスが実行される。
しかしながら、図２におけるＤ形状のスペーサ１８の構造によって認識されるように、Ｄ形状のスペーサ１８の外側の領域は、外縁において比較的薄いプロファイルを有している。
これにより、比較的高エネルギーのプロセスである深いソース／ドレイン注入プロセスの間、イオンの「パンチスルー」（突抜け現象）が生じ得る。
【０００５】
図３は、スペーサ１８の薄いプロファイルによるパンチスルーが生じた結果を示す図である。
深いソース／ドレイン注入の位置の制御は、スペーサ１８の下の、符号２４で示される領域におよぶソース／ドレイン領域２２を形成することになる。
この符号２４で示される領域は、図３において符号２６で示される、望ましい領域からさらに広がっている。よって、ソース／ドレイン注入プロセスの間の、Ｄ形状のスペーサ１８のパンチスルーによってチャネルが短くなってしまい、好ましくない。
【０００６】
Ｄ形状のスペーサ１８の他の好ましくない点は、ダブルスペーサの形成または相互接続層の絶縁膜（interconnect layer dielectrics）の形成のようなプロセスにおいて必要とされるさらなるフィルム蒸着における共形性（コンフォーミティ）（conformity）が悪化することである。
スペーサの外形の傾斜性は、後のフィルム蒸着における共形性を低下させる。
【発明の要約】
【０００７】
さらなるフィルム蒸着における共形性を改善するとともに、ソース／ドレイン注入プロセスにおける制御性の高い、スペーサおよび半導体デバイスの形成方法が必要とされている。
【０００８】
これらの要求や他の要求は、基板および、上面と垂直方向に伸びる側壁とを有するゲート電極上に、スペーサ層をたい積するステップと、スペーサ層上に保護層を形成するステップと、を含む、スペーサを形成する方法を提供する、本発明の実施形態によって満たされる。
この保護層は、ゲート電極の上面上のスペーサ層から保護層を除去するとともに、ゲート電極の側壁に平行なスペーサ層上の保護層を除去しないように、エッチングされる。
スペーサ層は、ゲート電極上に、複数のスペーサ（各スペーサは、ゲート電極の側壁に平行に伸びる、実質的に垂直な２つの側壁を有する）を形成するために、基板およびゲート電極の上面からスペーサ層を除去するようにエッチングされる。
【０００９】
スペーサ層上に保護層を提供することによって、エッチングプロセスの間、スペーサの側壁が保護される。このエッチングプロセスの結果、実質的に矩形（Ｉ形状）のスペーサが形成される。したがって、本発明によるスペーサは、注入プロファイルを制御しにくくする、より薄い外縁を有しない。
さらに、スペーサの比較的垂直である外側の壁は、ダブルスペーサ・プロセスや相互接続層の絶縁膜のように、さらなるフィルム蒸着における共形性を増加させる。
【００１０】
上述した要求は、基板上に、垂直方向に伸びる側壁を有するゲート電極を形成するステップと、ゲート電極上に第１側壁スペーサを形成するステップとを含む、半導体デバイスを形成する方法を提供する、本発明の他の実施形態によっても満たされる。第１側壁スペーサはそれぞれ、ゲート電極の側壁と実質的に平行な、垂直方向に伸びる一組の平坦な側壁を有している。ソース／ドレイン注入プロセスは、ゲート電極および第１側壁スペーサにより基板がマスキングされた状態で実行される。
【００１１】
上述した要求は、基板、垂直な側壁を有する基板上のゲート、および側壁スペーサを含んだ半導体デバイスを提供する、本発明の他の実施形態によっても満たされる。側壁スペーサは、ゲートの側壁上にあり、矩形断面を有しており、ゲートの高さの半分以上の高さに、垂直方向に伸びている。側壁スペーサによって定義される、イオン注入されたソース／ドレイン領域が提供される。
【００１２】
以上の本発明の構造および他の構造、態様および利点は、添付の図面と共に次の本発明の詳細な説明から、より明白になる。
【発明を実施するための最良の形態】
【００１３】
本発明は、スペーサの形成、および進歩したＣＭＯＳＦＥＴデバイス技術のソース／ドレイン注入ドーズ量プロファイル（implant dose profile）に関する問題を解決することを目的とする。
特に、本発明は、ソース／ドレイン注入プロセス中に、注入ドーズ量プロファイルの制御を低下させるパンチスルーが生じ得る、従来方法によりＤ形状に形成されたスペーサの外縁が比較的より薄いことに関する問題を解決する。
この発明は、ゲート上に実質的に矩形の（Ｉ形状）のスペーサを形成し、ソース／ドレイン注入プロセスの間にこのスペーサをマスクとして使用することによって、ソース／ドレイン注入プロセスの間の注入ドーズ量プロファイリングを改善する。
本発明のスペーサは、パンチスルーが生じ得る、より薄い領域を有しないので、本発明は、正確なソース／ドレイン注入量プロファイリングを提供する。
本発明のさらなる利点は、急峻な側壁により共形性が増加することであり、フィルム蒸着を改善することができる。
共形性の改善により、第２スペーサを形成するのにより薄いフィルム蒸着を使用することができるので、この共形性の増加はディープサブミクロンＣＭＯＳＦＥＴ製造における重要な利点である。
したがって、デバイスに対して、傾斜度（pitch）がより小さい、より大きなスペーサを得ることができる。
【００１４】
図４は、本発明の実施形態による製造の一段階における半導体デバイスの概略的な断面図である。図４では、基板３０は、従来技術によってその上に形成された、ポリシリコンゲートのようなゲート電極３２を有している。ソース／ドレイン拡張領域３６を生成すべく、マスクとしてゲート３２を使用するソース／ドレイン拡張領域形成プロセスを実行する。
【００１５】
ゲート３２は、側壁３８および上面４０を有する。ゲート３２の側壁３８は、一般的に反応性イオンエッチング（ＲＩＥ）のようなドライエッチング技術によって形成される。この側壁３８は、実質的に垂直であり平坦である。
【００１６】
スペーサ層３４は、基板３０およびゲート３２上にたい積される。このスペーサ層３４は、窒化物、酸化物、低誘電率（low-k）材料等のような任意の適切な絶縁材料で形成することができる。
このたい積は、例えば化学蒸着法のような適切な技術により実行することができる。適切な深さまたは厚さのスペーサ層３４が形成される。この適切な深さまたは厚さは、スペーサ層３４のエッチング後、最終的に形成されるスペーサの所望の幅による。本発明の例示的な実施形態の一例においては、スペーサ層は、約３００Åから約８００Åの厚さにたい積される。
【００１７】
図２に記載のように、従来の技術においては、Ｄ形状のスペーサを形成すべく、スペーサ層３４を形成した後、等方性エッチングが実行される。
しかしながら本発明においては、図５に示すように、等方性エッチングの代わりに、保護層４２を形成する。この保護層４２は、スペーサ層３４上に共形にたい積される。この保護層４２の材料は、スペーサ層３４を形成する材料と異なる。
保護層４２中の材料は、特定のエッチャントによるエッチングにスペーサ層３４が晒される場合、実質的にエッチングされないようなものであるべきである。
換言すると、スペーサを形成するようにスペーサ層３４をエッチングする間、スペーサ層３４中の材料に高度に選択的なエッチャントが使用されるべきである。
例えばスペーサ層３４が窒化物で形成されている場合、保護層４２に適切な材料は、例えば酸化物である。さらに、保護層４２の材料は、高い共形性を示すべきである。
【００１８】
この保護層４２の厚さは、本発明の実施形態におけるスペーサ層３４の厚さよりもずっと少ない。
スペーサ層３４から形成されるスペーサの側壁を適切に保護すべく、例えば、約１０Åから約１００Åの厚さとすることができる。
保護層４２の残余は、除去され、何の役割も果たさないので、スペーサ層は、スペーサ層３４から形成されるスペーサの側壁を十分保護できる厚さのみが必要となる。その結果、保護層４２を比較的薄くすることが、材料費および処理時間を縮小するのに望ましい。
【００１９】
図６は、保護層４２のうち、ゲート３２の側壁３８に平行である、スペーサ層３４の垂直方向に伸びる側壁に沿った部分以外を除去するエッチングプロセスを実行した後の、図５の構造を示している。保護層４４のこれらの領域は、図６において参照符号４４により示される。エッチングは、反応性イオンエッチングのようなドライエッチングである。保護層４２の部分は、垂直方向に伸びる領域４４を除いて除去される。従来のドライエッチング技術を使用してもよい。
【００２０】
図７は、スペーサ層３４をエッチングし、基板３０およびゲート電極３２の上面４０上からスペーサ層３４を除去すべく、第２エッチングを実行した後の、図６の構造を示している。
この第２エッチングの実行により、ゲート３２のゲート側壁３８上にスペーサ４６が形成される。
【００２１】
エッチングプロセス（ドライエッチングまたは等方性ウェットエッチングのいずれかであり得る）の間、スペーサ４６の外側の側壁５２上の保護層４４は、スペーサ層材料がエッチングプロセス中に浸食されないように保護する。したがって、スペーサ４６の、垂直方向の（実質的に垂直方向の）外側の側壁５２が形成される。
その断面において、スペーサ４６は、矩形形状、または”Ｉ形状”を呈する。
したがって、スペーサ４６には、ソース／ドレイン注入プロセスの間にパンチスルーが生じやすい薄い外側の領域がない。
【００２２】
図８に示すように、ソース／ドレイン領域４８を形成すべく、ソース／ドレイン注入プロセスを実行する。スペーサ４６の形状がＩ形状であるので、ソース／ドレインの注入ドーズ量プロファイルは正確で、スペーサ４６の外縁の下側に広がらない。
図８には保護領域４４が記載されているが、この実施形態は単なる一例であり、他の実施形態において、保護領域４４は、スペーサ層３４のエッチングの後に不要なものとして除去される。とにかく極薄（例えば１０Å）である保護領域４４がないことは、Ｉ形状のスペーサ４６によって達成されるドーピング・プロファイルに顕著な影響を与えない。
【００２３】
第１側壁４６の外側の側壁５２の垂直性により、第２側壁スペーサ（図８中の点線で第２側壁スペーサ５４として示される）の形成のような、さらなるフィルム蒸着をする際の共形性が改善される。または、相互接続層の絶縁膜のような他のフィルム蒸着をする際の共形性が改善される。
共形性の増加により、第２スペーサを形成するのに、より薄いフィルム蒸着を実行することができる。これにより、デバイスに対して、より傾斜度の小さい、より大きなスペーサを形成することができる。
【００２４】
このように、本発明は、スペーサの角部からの注入浸透がないため、より制御されたソース／ドレイン注入ドーズ量プロファイルを呈し、デバイスに対して、より傾斜度の小さい、より大きなスペーサを得ることができる半導体デバイス、およびこの半導体デバイスを製造する方法を提供する。
【００２５】
以上、本発明を詳細に説明し図示したが、これはあくまでも例示であって、本発明を制限しようとするものではなく、本発明の範囲は、添付の請求項の記載によってのみ制限されることは、明確に理解されるべきである。
【図面の簡単な説明】
【００２６】
【図１】従来の方法による、ある製造段階にある半導体デバイスの概略的な断面図。
【図２】従来の方法に従って、スペーサを形成するように等方性エッチングをした後の図１の構造を示す図。
【図３】ソース／ドレイン注入プロセスを実行した後の図２の構造を示す図。
【図４】スペーサ層をたい積した後の、本発明の実施形態による１つの製造段階にある半導体デバイスの概略的な断面図。
【図５】本発明の実施形態に従って、スペーサ層上に保護層をたい積した後の図４の構造を示す図。
【図６】本発明の実施形態に従って、保護層をエッチングした後の図５の構造を示す図。
【図７】本発明の実施形態に従って、スペーサ層をエッチングした後の図６の構造を示す図。
【図８】本発明の実施形態により、ソース／ドレイン注入プロセスが実行される間の図７の構造を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成18年2月23日(2006.2.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板（３０）上に、上面と垂直方向に伸びる側壁（３８）とを有するゲート電極（３２）を形成するステップと、
前記ゲート電極をマスクとして使用して、前記基板にソース／ドレイン拡張領域を形成するステップと、
前記基板（３０）および前記ゲート電極（３２）上に、スペーサ層（３４）をたい積するステップと、
前記スペーサ層（３４）上に、前記スペーサ層を形成する材料と異なる材料であって、特定のエッチャントによるエッチングに前記スペーサ層が晒される場合に実質的にエッチングされないような材料により構成されている保護層（４２）を形成するステップと、
前記ゲート電極（４０）の前記側壁（３８）に平行である、前記スペーサ層の垂直方向に伸びる側壁に沿った部分を除いて前記保護層（４２）を除去すべく、前記保護層（４２）をエッチングするステップと、
前記ゲート電極（４２）上に、前記ゲート電極（４０）の前記側壁（３８）に平行に伸びる、実質的に垂直な２つの側壁（５２）をそれぞれ有する複数の第１スペーサ（４６）を形成するために、前記基板（３０）および前記ゲート電極（３２）の前記上面（４０）から前記スペーサ層（３４）を除去するように、前記スペーサ層（３４）をエッチングするステップと、
前記ゲート電極および前記第１スペーサにより前記基板をマスキングした状態で、ソース／ドレイン注入を実行するステップと、
前記ソース／ドレイン注入の後、前記第１スペーサ上に第２スペーサを形成するステップと、
を含む、スペーサを形成する方法。
【請求項２】
前記スペーサ層（３４）は、２００Å以上の厚さでたい積される、請求項１記載の方法。
【請求項３】
前記保護層（４２）は、約１０Åから約１００Åの厚さで形成される、請求項２記載の方法。
【請求項４】
前記スペーサ層（３４）は窒化物であり、前記保護層（４２）は酸化物である、請求項３記載の方法。
【国際調査報告】
2007517398.tif 000011
2007517398.tif 000012
2007517398.tif 000013