(57)【要約】  この発明は、ドレイン（８）、ドリフト領域（１０）、ボディ領域（１２）およびソース領域（１４）を備えるトレンチＭＳＯＳＥＴに関する。ドリフト領域は、濃度変化の高い変化の度合いを有して不純物拡散されている。フィールドプレート電極（３４）は、ドリフト領域（１０）に隣接して備えられ、ゲート電極（３２）はボディ領域（１２）の次に備えられる。
2007512700.tif 000002
【特許請求の範囲】
【請求項１】
逆向きの第１の主面および第２の主面を有する半導体ボディと、
前記第１の主面で第１導電型のソース領域と、
前記ソース領域の下側で前記第１の導電型と反対の第２の導電型のボディ領域と、
前記ボディ領域の下側で前記第１の導電型のドリフト領域と、
前記ドリフト領域の下側で前記第１導電型の領域であって、前記ソース、ボディ、ドリフトおよびこの領域が前記第１の主面から前記第２の主面に向かってこの順番で延びている、ドレイン領域と、
前記第１の主面から前記第２の主面へ向かって前記ソース領域および前記ボディ領域を介して前記ドリフト領域内へと延びる複数の絶縁トレンチであり、各トレンチが側壁を有し、前記側壁に設けられる絶縁膜と、ゲート絶縁膜により前記ボディ領域から分離されて前記ボディ領域に隣接する少なくとも１つの導電性のゲート電極と、フィールドプレート絶縁膜により前記ドリフト領域から分離されて前記ドリフト領域に隣接する少なくとも１つの導電性のフィールドプレート電極と、前記フィールドプレートを前記ゲートから分離するゲート／フィールドプレート絶縁膜と、を備える前記絶縁トレンチと、を備え、
前記ソース領域およびトレンチは、前記第１の主面を横切るセルのパターンを画定し、
前記ドリフト領域内の不純物拡散濃度は、前記ボディ領域に隣接する前記ドリフト領域の一部分から、前記ドレイン領域に隣接する前記ドリフト領域の部分へと増加し、前記ドリフト領域内の不純物拡散濃度は、前記ボディ領域に隣接する部分よりも前記ドレイン領域に隣接する部分の方で少なくとも５０倍大きい、絶縁ゲート電界効果トランジスタ。
【請求項２】
前記ゲート電極は、第２の導電型となるように不純物を拡散された導電性半導体である、請求項１に記載の絶縁ゲート電界効果トランジスタ。
【請求項３】
前記ゲート電極は、前記トレンチの何れかの側の側壁から離隔されてこの側壁に隣接する複数の側片と、前記側片の間の間隙を橋絡する上端片とを有する、請求項１または請求項２に記載の絶縁ゲート電界効果トランジスタ。
【請求項４】
前記降伏電圧は、３０Ｖ以下である、請求項１ないし請求項３の何れかに記載の絶縁ゲート電界効果トランジスタ。
【請求項５】
前記ソース領域により画定されたセルと前記第１の主面を横切って配置されたトレンチとの前記パターンは、セルが３次元セル構造を形成するように前記面を横切る１つの方向より多くを繰り返すパターンである、請求項１ないし請求項４の何れかに記載の絶縁ゲート電界効果トランジスタ。
【請求項６】
前記セルは六角形状のパターンに配置されている、請求項５に記載の絶縁ゲート電界効果トランジスタ。
【請求項７】
導電性の材料が充填されて前記ソース端子を前記ソース領域と前記ボディ領域とに接続させるために前記ソース領域を介して前記ボディ領域へと延びるトレンチをさらに備える、請求項１ないし請求項６の何れかに記載の絶縁ゲート電界効果トランジスタ。
【請求項８】
前記トレンチ内の前記導電性の材料と接触する前記ボディ領域内に第２の導電型の不純物拡散されたコンタクト領域をさらに備え、前記コンタクト領域の不純物拡散濃度は、前記ボディ領域の残りの部分の不純物拡散濃度よりも高い、請求項７に記載の絶縁ゲート電界効果トランジスタ。
【請求項９】
前記フィールドプレート電極に隣接する前記絶縁膜の厚さは、前記ゲート電極に隣接する前記絶縁膜の厚さよりも大きい、請求項１ないし請求項８の何れかに記載の絶縁ゲート電界効果トランジスタ。
【請求項１０】
前記セルピッチは、１ミクロンよりも大きくはない、請求項１ないし請求項９の何れかに記載の絶縁ゲート電界効果トランジスタ。
【請求項１１】
前記第１の導電型はｎ型であり、前記第２の導電型はｐ型であり、前記ゲートはｐ型の不純物拡散多結晶シリコンである、請求項１ないし請求項１０の何れかに記載の絶縁ゲート電界効果トランジスタ。
【請求項１２】
前記フィールドプレート酸化膜の厚さは、０．６ないし１ミクロンの範囲内にあり、前記ゲート酸化膜の厚さは０．２ないし０．５ミクロンの範囲内にある、請求項１ないし請求項１１の何れかに記載の絶縁ゲート電界効果トランジスタ。
【請求項１３】
前記フィールドプレート電極は、前記ソースに接続されている、請求項１ないし請求項１２の何れかに記載の絶縁ゲート電界効果トランジスタ。
【請求項１４】
前記フィールドプレート電圧を独立して制御するために前記フィールドプレートに接続されたフィールドプレート端子をさらに備える、請求項１ないし請求項１３の何れかに記載の絶縁ゲート電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチ絶縁ゲート電界トランジスタ（ＩＧＦＥＴ―Insulated Gate Field Effect Transistor―）に関し、排他的ではないが特に、コントロールおよびシンクＦＥＴ（Control and Sync FETs）として使用のためのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）構造に関する。
【背景技術】
【０００２】
低電圧トレンチＭＯＳＦＥＴは、一般に、例えばパーソナルコンピュータのような電子機器への電源における電圧調整モジュール（ＶＲＭ―Voltage Regulator Module―）に用いられている。一般に１対のＭＯＳＦＥＴが用いられ、コントロールＦＥＴおよびシンクＦＥＴとして既知である。これらのＦＥＴの理想的な特性は、わずかに異なる。シンクＦＥＴについては、電力損失の伝導ができるだけ低くなるべきである。電力損失の伝導は特定のオン抵抗（Ｒｄｓ，ｏｎ）に比例しているので、このパラメータは低減されるべきである。一方、コントロールＦＥＴについては、スイッチング損失は最小化されるべきであり、これはゲート・ドレイン間の電荷密度（Ｑｇｄ）に比例する。
【０００３】
性能指数（ＦＯＭ―Figure Of Merit―フィガ・オブ・メリット、良度指数、性能係数）は、トランジスタがＶＲＭの中で如何に最適に用いられているのかの表示を提供するため、多数のＲｄｓ，ｏｎおよびＱｇｄとして定義されている。これらが小さければ小さいほどＦＯＭが良いことは注目される。改善された性能指数を提供する構造が必要である。
【０００４】
一般的なトランジスタに関してトレンチＭＯＳＦＥＴの寸法を低減する傾向（drive―流れ―）がある。この明細書で考えられる装置の文脈において、その主な利益はアクティブ領域を縮小させてＲｄｓ，ｏｎを低減させることである。このように低減されたサイズのトレンチＭＯＳＦＥＴは、例えば、遠紫外線リソグラフィーを用いて、製造可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このサイズの縮小は、コントロールＦＥＴにとっては必ずしも魅力的ではなく、それは、従来の構造において、ゲート・ドレイン電荷密度Ｑｇｄ  がサイズの縮小にともなって急激に増加するからである。したがって、この構造のサイズを単純に縮小させることは、期待できる程度に大きな改善を与えることはない。
【０００６】
このように、ＶＲＭに関するＦＥＴの改善された特性を与えるための、改善された構造が必要である。
【０００７】
米国特許公開（ＵＳ−Ａ）２００３／００４７７６８公報は、オフ状態での高電圧を保持するといわれる低い特定のオン状態抵抗を伴う高電圧トランジスタを説明している。１つの実施形態において、ドリフト領域は、ｐ−ボディ領域の近傍で５×１０１５ｃｍ−３で始まって、基板の近傍で１×１０１７ｃｍ−３で終わる段階化された不純物拡散となるように用いられる。
【０００８】
他のパワートランジスタは、オン抵抗を改善するように意図された特性を伴う欧州特許公開（ＥＰ−Ａ）１１６８５５公報に説明される。この場合、フィールドプレートは、ドリフト領域からの厚い絶縁膜により分離された、ドリフト領域に隣接して備えられる。分離したゲートは、ボディ領域からの薄いゲート絶縁膜により分離されて備えられる。
【０００９】
段階化されたドリフト領域を伴う、他の構造は既知である。例えば、米国特許第５，９９８，８３３号公報は、分離したゲート領域とソース領域とを有するトレンチに隣接する２０のファクタにより変化するドリフト領域濃度を有する構造を説明している。
【課題を解決するための手段】
【００１０】
この発明によれば、絶縁ゲート電界効果トランジスタが提供され、このトランジスタは、
逆向きの第１の主面および第２の主面を有する半導体ボディと、
前記第１の主面で第１導電型のソース領域と、
前記ソース領域の下側で前記第１の導電型と反対の第２の導電型のボディ領域と、
前記ボディ領域の下側で前記第１の導電型のドリフト領域と、
前記ドリフト領域の下側で前記第１導電型の領域であって、前記ソース、ボディ、ドリフトおよびこの領域が前記第１の主面から前記第２の主面に向かってこの順番で延びている、ドレイン領域と、
前記第１の主面から前記第２の主面へ向かって前記ソース領域および前記ボディ領域を介して前記ドリフト領域内へと延びる複数の絶縁トレンチであり、各トレンチが側壁を有し、前記側壁に設けられる絶縁膜と、ゲート絶縁膜により前記ボディ領域から分離されて前記ボディ領域に隣接する少なくとも１つの導電性のゲート電極と、フィールドプレート絶縁膜により前記ドリフト領域から分離されて前記ドリフト領域に隣接する少なくとも１つの導電性のフィールドプレート電極と、前記フィールドプレートを前記ゲートから分離するゲート／フィールドプレート絶縁膜と、を備える前記絶縁トレンチと、を備え、
前記ソース領域およびトレンチは、前記第１の主面を横切るセルのパターンを画定し、
前記ドリフト領域内の不純物拡散濃度は、前記ボディ領域に隣接する前記ドリフト領域の一部分から、前記ドレイン領域に隣接する前記ドリフト領域の部分へと増加し、前記ドリフト領域内の不純物拡散濃度は、前記ボディ領域に隣接する部分よりも前記ドレイン領域に隣接する部分の方で少なくとも５０倍大きいものである。
【００１１】
ドリフト領域内における急勾配で階段化された濃度の勾配を提供することにより、低い特定のオン抵抗と低いスイッチング損失の両方を有する構造を得ることが可能となる。
【００１２】
計算は、ドリフト領域内の増加された濃度の勾配が低い降伏電圧での改善された結果を生成することを示唆する。したがって、好適な実施形態において、ドリフト領域における不純物拡散濃度は、少なくとも１００の要素［factor］により、さらに好ましくは２００の要素より、ドリフト領域に隣接する不純物濃度がボディ領域に隣接する不純物濃度よりも高いようなものである。
【００１３】
フィールドプレートを伴う構造は特に、少なくとも５０Ｖのそして一般的にはこれよりもより高くなる高い降伏電圧を用いるために、既知である。本願の発明者たちは、フィールドプレート構造はまた、たとえチャネル抵抗がこのような装置内における抵抗に対して多大な貢献をするにもかかわらず、３０Ｖ以下の降伏電圧を用いて低電圧のパワーＭＯＳＦＥＴに適用可能であることを実現した。
【００１４】
より低い電圧の装置内で提案される構造の有用性のための１つの理由は、ボディ領域の深さが先行技術の値よりも低減可能であるということである。特に、ソース領域とゲートに隣接するドリフト領域との間の間隔は、０．４ミクロンよりも大きくはないであろう。このように低いボディの厚さはパンチスルーの問題を結果するであろうが、フィールドプレートおよび間接的に低減された表面の電界効果が、パンチスルーが発生するソース−ドレイン電圧を高くすることになるものと考えられるであろう。
【００１５】
好ましくは、ゲート−フィールドプレート絶縁膜は、フィールドプレート酸化膜の厚さ以上の厚さを有する。ゲートとフィールドプレートとの間のより厚い誘電膜は、ゲートに対する過度の容量性結合を避ける。
【００１６】
より好ましい実施形態において、第１導電型はｎ型であり、第２導電型はｐ型である。
【００１７】
トランジスタは好ましくは、第１の主面を横切って配置されるソース領域およびトレンチにより画定される複数セルの３次元パターンを含んでいる。“３次元”によりパターンは、基板の縦方向に延びるのと同様に、横方向および長さ方向に、ストライプ状のパターン内のように、正確でなく１つの方向で基板を横切って繰り返す場合を意味する。好ましい実施形態においては、六角形のパターンが用いられる。
【００１８】
セルパターンがトレンチの連続して重なり合うパターンにより囲まれた、ソース領域の分離した島［islands］を用いて画定されてもよいことに注意せよ。
【００１９】
特定の実施形態においては、セルのピッチは、２ミクロンより小さく、好ましくは１ミクロンよりも小さい。
【００２０】
本願の発明者たちは、特にパターンが小さくて（例えば、低いセルピッチを有する）それらのパターンが小さいしきい値電圧を有する可能性があるときに、本発明による構造の状況におけるこのような３次元パターンを用いる困難性を確認した。
【００２１】
従来、ｎ型の不純物拡散された多結晶シリコンは、ゲート電極用に用いられても良い。しかしながら、この発明の好適な実施形態において、ｐ型不純物拡散されたシリコン、好ましくは多結晶シリコンが代わりに用いられても良い。これは、限られた装置内で生じる可能性のある低いしきい値電圧の困難性を処理する［address］。ゲート電極としてのｐ型シリコンの使用は、しきい値電圧を最適なレベルにまで増加させることができる。
【００２２】
ゲート電極としてのｐ型シリコンの使用は、セルの２次元パターン（例えば、六角形のパターン）がストライプの代わりに用いられる場合に、特に利益を有する。
【００２３】
好ましくは、ゲートフィールドプレート絶縁膜がゲート絶縁膜よりも厚くなる。ゲート絶縁膜は、シリコンの局部的な酸化（ＬＯＣＯＳ―local oxidation of silicon―）、または絶縁膜の均一な堆積［uniform deposition］、の何れかにより形成されてもよい。
【００２４】
実施形態において、ショットキー接触［Schottky contact］がソースに用意される。これは特に、３次元パターンのセル形状［geometry］を用いる配置に最適である。代替的に、金属または導電性材料が充填されて、ソース領域を介してボディ領域へと延びる、ほり［moat―小さな溝―］のエッチを用いることにより、ソース接触がソース領域とボディ領域とに接続されてもよい。
【００２５】
本願の発明者たちは、３次元セルパターンの使用の特別な長所は、これらのパターンが顕著に増加された不純物拡散濃度のグラディエント［gradients―傾斜・勾配―］を可能にすることを確認した。したがって、本願の発明者たちは、ｐ型多結晶シリコンゲートと、ドリフト領域における非常に高濃度の不純物拡散濃度の勾配を伴う低ピッチセルパターン構造との結合を用いて、有益な構造が生成され得ることを実現した。
【００２６】
フィールドプレート電極は、いくつかの実施形態において、ソースに接続されていてもよい。
【００２７】
他の実施形態においては、フィールドプレート電極は、独立した制御のために分離した電極に接続されてもよい。フィールドプレート電極に適切な電圧を印加することにより、逆転層がサブチャネル領域内に生成可能であり、これにより、装置のオン抵抗を低減できる。特に、負の印加電圧が印加されてもよい。このような負の電圧を用いることにより、フィールドプレート電極およびドリフト領域間で厚さの増加された絶縁膜が用いられてもよく、これにより、容量性結合を低減できる。
【００２８】
この明細書においては、意図されているトランジスタの空間における何れかの方位ではなしに、“上方に（over）”は、第１の主面に向かう方向に用いられ、“下方に（under）”は第２の主面に向かう方向に用いられていることは注意を要する。
【発明を実施するための最良の形態】
【００２９】
この発明の実施形態は、純粋に例示の方法により、添付図面に従って以下に説明される。
【００３０】
これらの図面は概略であり、縮尺ではない。同様の参照番号は、異なる図面における同一または類似の機能のために用いられている。
【００３１】
図１は、この発明の第１実施形態による半導体装置の全体にわたる断面を示している。半導体ボディ２は反対側の第１の主面４と第２の主面６とを有する。ｎ＋ドレイン領域８は、第２の主面に隣接している。階層化された濃度のｎ型ドリフト領域１０はドレイン領域８の上面に、ｐボディ領域１２はサブチャネル領域１０の上面に、ｎ＋ソース領域１４はボディ領域１２の上面に備えられている。ソースコンタクト１６はソース領域１４に接するように第１の主面４に設けられ、ドレインコンタクト１８はドレイン領域に接するように第２の主面６に設けられている。
【００３２】
トレンチ２０は、第１の主面４からソース領域１４、ボディ領域１２およびドリフト領域１０を介して延長し、ドレイン領域・ドリフト領域の接触面２６に隣接またはそれよりも深い側壁２２および基底２４を有している。トレンチは、だいたいサブチャネル領域の全ての深さで延びている。
【００３３】
図２に示されているように、具体的な実施例において、複数のセル４０が第１の主面を横切って六角形のアレイで延びている。複数セルは、メサ［mesa―台地状部分―］境界４６により範囲を定められたメサ領域内に用意される。各セルは、図１に示されるように、ボディ領域１２およびドリフト領域１０の上方のソース領域１４の積層［stack］を含んでいる。これらのセルは絶縁トレンチ２０により分離されている。
【００３４】
ゲート酸化膜２８は側壁２２の表面に備えられる。ゲート酸化膜２８はまた、トレンチ２０の基底２４上に備えられ、その上方には導電性フィールドプレート３４が存在している。このプレートは、絶縁膜３０により覆われて、その上方には、同一のトレンチ２０がソース領域１４およびボディ領域１２に隣接してｎ型多結晶シリコンゲート３２を備えている。絶縁膜３０は、シリコンの局所的な酸化（ＬＯＣＯＳ）により、または、堆積［deposition］により形成されてもよく、酸化膜は、フィールドプレート３４およびゲート３２間の容量性結合を低減させるために、ゲート酸化膜２８よりも厚くなっている。
【００３５】
ゲート接点３６はゲート３２に接触し、フィールドプレート接点３８（図２）はフィールドプレート３４に接触する。フィールドプレート接点３８はこの実施形態においては、半導体セル４０とゲート３２を有する中央メサ４６から離隔した基板の端縁に配置されている。フィールドプレート接点は、中央メサの外側のフィールドプレート３４の拡張部分に接触する。
【００３６】
図３は、ボディ領域１２と良好に接触させるために、ボディ領域１２内のＰ＋不純物の接点埋め込み６０と結合したセルの中央部における金属で充填された例えばトレンチ６２のような、ほりエッチを用いて、ソース接点１６がどのようにしてソース領域１４およびボディ領域１２の両方と接続されているのかを示している。この接点埋め込み６０は選択できるものであり、必要がなければ省略されてもよい。
【００３７】
ソース接点１６は、トレンチ２０の上部の絶縁膜６により分離されてソース領域１４に接続する、基板の上方に延びていてもよい。
【００３８】
さらに、フィールドプレート３４がソース電位に接続される場合の実施形態において、単一の金属被覆は、ソース接点１６およびフィールドプレート接点３８として機能する可能性がある。
【００３９】
示された特定の実施例において、ソース領域１４は、１０２０〜１０２１ｃｍ−３の不純物拡散濃度で第１の主面から０．２５ミクロンの深さまで延びている。ボディ領域１２は断面でさらに０．３５ミクロンで合計では０．６ミクロンまでのソースの下側を延びている。このボディ領域１２は、１×１０１７ｃｍ−３の不純物拡散濃度でｐ型の不純物が拡散される。
【００４０】
ドリフト領域１０は、第１の主面４の下側１．６ミクロンの深さでさらに１ミクロンの間を延びている。この不純物拡散はｎ型であり、ドリフト領域１０の上部端で１×１０１６ｃｍ−３の濃度から始まり、ドリフト領域８に隣接する低部側端部で２×１０１８ｃｍ−３の不純物拡散濃度まで上昇するように線形で勾配をもたされている。酸化膜２８の厚さは、ゲート３２に隣接する部分で０．３９ミクロン、フィールドプレート３４に隣接する部分で０．８ミクロンである。
【００４１】
実施例において、セルピッチは０．５ミクロンであり、トレンチは深さ１．６ミクロンで幅が０．２５ミクロンである。
【００４２】
これらの特定の値は２５Ｖ制御ＦＥＴ用である。
【００４３】
オーミックソース接点１６がソース１４およびボディ１２の両方に接触して、さらにまたフィールドプレート３４にも接続されているものと仮定して、計算が行なわれる。これは、上述したようなほりエッチを用いて実現されてもよいので、適切なオーミック接触がソースおよびボディの間で形成される。
【００４４】
この結果は、１２Ｖの印加電圧に関して、１．２Ｖのしきい値、基板抵抗を除いて０．６５ｍΩ．ｍｍ２のＲｄｓ，ｏｎの値、および、０．６３ｎＣ／ｍｍ２の優れたＱｇｄ値を示している。この発明の利益は、これがＲｄｓ，ｏｎ値とＱｇｄ値の両方における改善を与えることである。本願の発明者たちは、この利益が六角形の配置と同様に、ドリフト領域８における不純物拡散濃度の大きな勾配を組合せることになっているはずであろうことを信じている。
【００４５】
降伏（絶縁破壊―breakdown―）は、２５Ｖの電圧で生じ、この降伏点は１．１ミクロンの深さでトレンチ側壁の近傍に設けられる。
【００４６】
最近出版されたＬＤＭＯＳ（ルディックヒュイズ―Ludikhuize―ＡＷ，ＩＳＰＳＤの３０１〜３０４頁，２００２年）の性能指数は、２２ｍΩ．ｎＣである。これは、より大きなセルのサイズのためであるが、０．５μｍピッチのスケーリング［scaling―金属表面への酸化物の付着］でさえも、依然として６．６ｎＣ／ｍｍ２のＱｇｄへの上昇を付与する。したがって、この発明は、この周知にされた値よりもより良い結果を提供する。
【００４７】
しきい値電圧は、むしろ低い。したがって、第１実施形態の好適な変形は、しきい値電圧を相加させるためにｐ型多結晶シリコンゲート３２を用いることである。
【００４８】
オーミックソース接点をソース領域１４に接続する際の実際上の問題を避けるためには、その代わりに、ショットキーソース接点がソース領域１４に接続されていても良い。
【００４９】
さらなる可能な変形は、ｐ型ボディ領域１２の深さを低減させて、不純物拡散濃度を増加させることである。
【００５０】
第１実施形態のその上のさらなる変形において、フィールドプレート端子３８は、ソース接点６には接続されないが、その代わり負極性にバイアスされる。これは、より厚い酸化膜がフィールドプレート３４とドリフト領域１０との間の誘電性（電気的絶縁性）のために、または、代替的により低い誘電率で、用いられるようにする。
【００５１】
図４は、ある部分における代替的な実施形態のトレンチを示しており、この部分では、ゲート３２が逆転されたカップ形状を有するように形成されているので、このゲートはフィールドプレート３４がソースに接続されたときにフィールドプレート３４に対して低減された容量性結合を有する。カップの側片５０は、トレンチ２０の側壁２２に隣接する多結晶シリコンのスペーサであり、上端片５２はだいたい平面である。
【００５２】
図５に上面部で示された代替的な実施形態においては、セルの六角形状の配置の代わりにストライプのパターンが用いられる。図５は、第１の主面４でのボディ領域１２の露出と同様に、ストライプの各々の一端でのフィールドプレートへのオーミックフィールドプレート接点３８を示している。ボディ領域１２は、この露出領域内のソース接点に接続される。
【００５３】
セルピッチは依然として０．５ミクロンのままであるが、トレンチは、０．６ミクロンの深さから０．８ミクロンの間、すなわち、合計で１．４ミクロンの深さまで延びるドリフト領域１０に対応するために、ほんの１．４ミクロンの深さである。
【００５４】
ドリフト領域１２の不純物拡散はｎ型であり、ドリフト領域１０の上部端における不純物濃度１×１０１６ｃｍ−３から始まってドリフト領域８に隣接する下部端における不純物濃度１×１０１８ｃｍ−３に増加するまで、線形に勾配をもたされている。したがって、不純物拡散濃度の勾配は、第１実施形態における低減されたＲＥＳＵＲＦ効果に鑑みて、上述した第１実施形態で用いられる勾配のような急激さではない。これらの値は、計算により確かめられるように、２５Ｖの同一の降伏電圧を与えるために選択され、この装置は、上述したように、２５Ｖ制御ＦＥＴである。
【００５５】
模擬の結果は、１２Ｖの印加電圧に関して、２．１Ｖのしきい値電圧と、基板抵抗を除いて０．７５ｍΩ．ｍｍ２のＲｄｓ，ｏｎと、２．２ｎＣ／ｍｍ２のＱｇｄとを付与する。このことは１．６５ｍΩ．ｎＣの性能指数を付与する。
【００５６】
したがって、この実施形態においては、性能指数が第１実施形態で得られるものと同じくらいには良好ではないとしても、先行技術と比較して、著しく改善された値が得られる。増加された抵抗は、低減された不純物拡散濃度およびより悪化したゲートドレイン容量値から異なる幾何図形的配置を結果として生じるものと信じられる。
【００５７】
したがってこの結果は、同一の降伏電圧に関して、顕著に改善された性能指数は、第２実施形態におけるストライプ構造で得られた性能指数と比較されるように、第１実施形態におけるセルの３次元パターンを用いて得られる。
【００５８】
２５Ｖの代わりの２０Ｖの降伏電圧についての図５の実施形態の変形例において、トレンチの深さは１３ミクロンであり、ボディおよびソースの深さは変更されないままである。ドリフト領域の不運物拡散濃度は、ボディ領域に隣接する１０１６ｃｍ−３からドレイン領域に隣接する１０１８ｃｍ−３まで増加する。この構造において、フィールドプレート酸化膜４４の厚さはゲート酸化膜の厚さと同じである。
【００５９】
この明細書を読んで理解することにより、他の種々の変形や変更がこの技術分野の熟練者にとって明らかとなるであろう。このような変形や変更は、半導体装置の設計、製造および使用において既に知られている、および、ここで説明された特徴に加えてまたは代えて用いられても良い、等価な他の特徴を含んでいても良い。請求項は特に特徴の結合についてこの明細書内で明確に述べられてはいるけれども、開示の範囲はまた、この発明が行なおうとしているのと同じ技術的な問題の何れかまたは全てを軽減させるか否かについて、その明示的または黙示的または何れかの一般化の何れかにつき、この明細書に開示された何れかの新規な特徴、または、特徴の新規な結合を含んでいることは、理解されるべきである。これにより、出願人は、新たな請求項が何れかのこのような特徴および／またはこれらの特徴の結合に対して、本件出願の手続の間、または、この出願から派生する何れかのさらなる出願の間に、明確に述べられるかも知れないという注意を喚起する。
【００６０】
例えば、トレンチ内に酸化誘電膜が窒化物またはオキシナイトライドにより置き換えられることも可能である。これは、Ｑｇｄを増加せるが、Ｒｄｓ，ｏｎを低減させるに違いない。反対の効果を有しているに違いない低いｋ物質が用いられても良い。
【００６１】
さらに、六角形のセルパターンの代わりに、四角形、三角形またはその他のセルパターンがその代わりに用いられても良い。
【００６２】
これらの実施形態はｎ型ＭＯＳＦＥＴであるが、ｐ型ＭＯＳＦＥＴもまた可能である。さらに、シリコンを用いる必要はないばかりでなく、この発明は他のグループIV属、III−V属またはII−VI属の半導体にもまた適用可能であり、確かに、何れかの他の半導体材料にも適用可能である。
【図面の簡単な説明】
【００６３】
【図１】この発明の第１実施形態によるＭＯＳＦＥＴを示す側部断面図である。
【図２】図１の実施形態を示す上面図である。
【図３】この発明によるソースおよびボディ層に接触するために用いられるほりエッチを示す詳細断面図である。
【図４】この発明によるゲート形状の変形を示す側面断面図である。
【図５】この発明によるＭＯＳＦＥＴの第２実施形態を示す上面図である。
【図１】
2007512700.tif 000003
【図２】
2007512700.tif 000004
【図３】
2007512700.tif 000005
【図４】
2007512700.tif 000006
【図５】
2007512700.tif 000007
【国際調査報告】
2007512700.tif 000008
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