(57)【要約】チャネル上にたい積されるゲート材料層（３２０）をプレーナ化するステップを含む、ＭＯＳＦＥＴ型の半導体デバイスを製造する方法である。このプレーナ化は、第１の”荒い”プレーナ化と、その後の”緻密な”プレーナ化を含んだ複数のステッププロセスで実行される。より緻密なプレーナ化で使用されるスラリーは、ゲート材料の低い領域に付着し易い付加材料を含んでいてもよい。
2007500456.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体（１２０）上にフィン構造（２１０）を形成するステップと、
前記フィン構造（２１０）の少なくとも一部および前記絶縁体（１２０）の一部上にゲート構造（３２０）を形成するステップと、
第１スラリーを使用して前記ゲート構造の化学機械研磨（ＣＭＰ）を実行することにより、前記ゲート構造をプレーナ化するステップと、
前記第１スラリーと異なる第２スラリーを使用して前記ゲート構造のＣＭＰを実行することにより、前記フィン構造を囲む前記ゲート構造の高さを上げる一方で前記半導体デバイスのチャネル領域中の前記フィン構造上の前記ゲート構造の高さを低くする第２プレーナ化において前記ゲート構造（３２０）をプレーナ化するステップと、を含む、
半導体デバイスを製造する方法。
【請求項２】
前記第１スラリーを使用する前記ゲート構造（３２０）のＣＭＰは、前記第２スラリーを使用する前記ゲート構造（３２０）のＣＭＰより速い速度でゲート材料を除去するように作用する、請求項１記載の方法。
【請求項３】
前記第１スラリーを使用する前記ゲート構造のＣＭＰを実行することにより前記ゲート構造（３２０）をプレーナ化した後、前記ゲート材料層は前記半導体デバイスのチャネル領域中の前記フィン構造（２１０）上に５００Åから約１５００Åの範囲にわたり延在する、請求項１記載の方法。
【請求項４】
前記第２スラリーを使用する前記ゲート構造のＣＭＰを実行することにより前記ゲート構造（３２０）をプレーナ化した後、前記ゲート材料層は前記半導体デバイスのチャネル領域中の前記フィン構造上に約３００Å延在する、請求項３記載の方法。
【請求項５】
前記半導体デバイスはＦｉｎＦＥＴである、請求項１記載の方法。
【請求項６】
前記第１スラリーは、約１０．５から１１．５の範囲のｐＨを有しており、約０．１％から４％の範囲の濃度のアルカリ成分を含んだ、シリカベースの緩衝スラリーである、請求項１記載の方法。
【請求項７】
前記第２スラリーは、約１０．５から１１．５の範囲のｐＨを有しており、約０．１％から１％の範囲の濃度のアルカリ成分を含んだ、シリカベースの緩衝スラリーである、請求項１記載の方法。
【請求項８】
絶縁層（１２０）上にその一部がＭＯＳＦＥＴのチャネルとして機能するフィン構造（２１０）、ドレイン（２３０）、およびソース（２２０）を形成し、前記フィン構造の周りに絶縁層（３１０）（１４０）を形成するステップと、
前記フィン構造（２１０）上に、前記ＭＯＳＦＥＴのゲート領域として機能するポリシリコン層をたい積するステップと、
前記ポリシリコン層（３２０）を第１速度でプレーナ化するステップと、
前記ポリシリコン層（３２０）を前記第１速度よりも遅い第２速度でさらにプレーナ化するステップと、を含む、
ＭＯＳＦＥＴを形成する方法。
【請求項９】
前記ポリシリコン層（３２０）を第１速度および第２速度でプレーナ化するステップは、第１スラリーおよび第２スラリーを使用した前記ポリシリコン層の化学機械研磨（ＣＭＰ）ステップを含む、請求項８記載の方法。
【請求項１０】
前記ポリシリコン層（３２０）のさらなるプレーナ化は、前記フィン構造に隣接する領域における前記ポリシリコン層の高さを上げる一方で前記フィン構造上の前記ポリシリコン層の高さを低くする、請求項８記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、および半導体デバイスを製造する方法に関する。本発明は特に、ダブルゲートデバイスに適用することができる。
【背景技術】
【０００２】
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、１００ナノメータ（nm）未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の向上を要求する。構造的要素を１００ｎｍ未満に減少させることは、従来の方法の限界に挑むこととなる。
【０００３】
例えば、従来のプレーナ型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長を１００ｎｍ未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、移動度低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のＭＯＳＦＥＴをスケーリングすることが困難になる。
したがって、ＦＥＴ性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
【０００４】
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっている新規なデバイスである。いくつかの点において、ダブルゲートＭＯＳＦＥＴは従来のバルクシリコンＭＯＳＦＥＴよりも優れた特性を呈する。
これらの優れた特性は、ダブルゲートＭＯＳＦＥＴが従来のＭＯＳＥＴのようにチャネルの片側上だけではなくチャネルの両側上にゲート電極を有するために生じる。
２つのゲートがある場合、ドレインによって生成される電界は、チャネルのソース端からの遮断性が高くなる。また、２つのゲートはシングルゲートのおよそ２倍の電流を制御することができ、このことはより強いスイッチング信号に帰着する。
【０００５】
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のダブルゲート構造である。ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＦＥＴで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
【発明の開示】
【０００６】
本発明の趣旨に沿った実装は、良く制御されたゲート領域を有するダブルゲートＭＯＳＦＥＴを提供する。
【０００７】
本発明の趣旨に沿った実装の１つは、半導体デバイスを製造する方法を提供する。
この方法は、絶縁体上にフィン構造を形成するステップと、フィン構造の少なくとも一部および絶縁体の一部上にゲート構造を形成するステップとを含んでいる。
この方法は、第１スラリーを使用してゲート構造の化学機械研磨（ＣＭＰ）を実行することにより、ゲート構造をプレーナ化するステップと、第１スラリーと異なる第２スラリーを使用してゲート構造のＣＭＰを実行することにより、ゲート構造をプレーナ化するステップをさらに含んでいる。
ゲート構造の第２のプレーナ化ステップは、フィン構造を囲むゲート構造の高さを上げる一方で、フィン構造上のゲート構造の高さを低くする。
【０００８】
本発明の他の態様は、ＭＯＳＦＥＴを形成する方法に関する。この方法は、ソース、ドレイン、および絶縁層上のフィン構造を形成するステップを含んでいる。フィン構造の一部は、ＭＯＳＦＥＴのチャネルとして機能する。この方法は、フィン構造の側面上に絶縁層を形成するステップと、絶縁層の周りにポリシリコン層をたい積するステップをさらに含む。このポリシリコン層は、ＭＯＳＦＥＴのゲート領域として機能する。さらに、この方法は、第１速度でポリシリコン層をプレーナ化するステップと、第１速度よりも遅い第２速度でポリシリコン層をさらにプレーナ化するステップを含む。
【０００９】
以下、同じ参照番号が付与されている要素が同様の要素を表す添付図面を参照する。
【発明を実施するための最良の形態】
【００１０】
以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【００１１】
この出願において使用されるＦｉｎＦＥＴという言葉は、導通チャネルが垂直なＳｉ”フィン”中に形成されるタイプのＭＯＳＦＥＴを指す。ＦｉｎＦＥＴは一般的に周知である。
【００１２】
図１は、本発明の実施形態に従って形成された半導体デバイス１００の断面図である。
図１に示すように、半導体デバイス１００は、シリコン基板１１０、埋込酸化膜１２０、および埋込酸化膜１２０上に形成されるシリコン層１３０を含んだＳＯＩ（silicon on insulator）構造を含んでいてもよい。
埋込酸化膜１２０およびシリコン層１３０は、従来の方法により基板１１０上に形成することができる。
【００１３】
典型的な実装においては、埋込酸化膜１２０は、酸化シリコンを含んでおり、約１０００Åから約３０００Åの範囲にある厚みを有し得る。
シリコン層１３０は、単結晶または多結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層１３０は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
【００１４】
代替的な本発明の趣旨に沿った実装では、基板１１０および層１３０は、ゲルマニウムのような他の半導体材料、またはシリコンゲルマニウムのような半導体材料の組合せを含んでいてもよい。埋込酸化膜１２０はさらに他の絶縁材料を含んでいてもよい。
【００１５】
後のエッチングプロセスの間に保護キャップとしての役割を果たすシリコン窒化物層または酸化シリコン層（例えばSiO2）のような絶縁層１４０を、シリコン層１３０上に形成することができる。典型的な実装においては、絶縁層１４０は約１５０Åから約７００Åの範囲にある厚みに成長させることができる。次に、後の処理のためのフォトレジストマスク１５０を形成すべく、フォトレジスト材料をたい積してパターン化してもよい。フォトレジストは、任意の従来方法によりたい積すると共にパターン化することができる。
【００１６】
その後、半導体デバイス１００をエッチングするとともに、フォトレジストマスク１５０を除去してもよい。典型的な実装の１つにおいては、シリコン層１３０は、従来の方法によりエッチングすることができ、このエッチングはフィンを形成すべく、埋込酸化膜１２０の上で停止する。
このフィンを形成した後、フィンの各端部に隣接するソースおよびドレイン領域を形成することができる。
例えば、典型的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
他の実装においては、シリコン層１３０をパターン化し、エッチングすることによって、フィンと同時にソースおよびドレイン領域を形成してもよい。
【００１７】
図２Ａは、このような方法で形成された半導体デバイス１００上のフィン構造の概略的な上面図を示す図である。
本発明の典型的な実施形態によれば、ソース領域２２０およびドレイン領域２３０は、埋込酸化膜１２０上のフィン２１０の端部に隣接するように形成することができる。
【００１８】
図２Ｂは、フィン２１０の構成を示す図２ＡのＡ−Ａ’線に沿った断面図である。上述したように、絶縁性のキャップ１４０を有するシリコンフィン１３０を含むフィン２１０を形成すべく、絶縁層１４０およびシリコン層１３０をエッチングしてもよい。
【００１９】
図３は、本発明の典型的な実施形態によるフィン２１０上のゲート絶縁層およびゲート材料の形成を示す断面図である。
絶縁層を、シリコンフィン１３０の露出した側面上に形成することができる。例えば、図３に示すように、薄い犠牲酸化膜３１０をフィン２１０上に熱処理により成長させてもよい。
酸化膜３１０は、約５０Åから１００Åまでの厚みに成長させることができ、フィン２１０の露出した側面上に形成することができる。
【００２０】
酸化膜３１０を形成した後、ゲート材料層３２０を半導体デバイス１００上にたい積することができる。
典型的な実装の一例においては、ゲート材料層３２０は、従来の化学蒸着法（ＣＶＤ）またはその他周知の技術を使用してたい積されたポリシリコンを含んでいてもよい。ゲート材料３２０は、約５００Åから２８００Åの範囲の厚みに体積することができる。
代替的に、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、ゲート材料として使用してもよい。ゲート材料３２０は、ＦｉｎＦＥＴ１００の導電性のゲートを形成する。
【００２１】
図３に示すように、ゲート材料３２０は、フィン２１０上の領域中に垂直に広がる。ある例示的な実施形態では、ゲート材料層３２０は間隔ｌ１にわたり延在する。この間隔ｌ１は約５００Åから１５００Åの範囲とすることができる。
【００２２】
ゲート材料３２０はプレーナ化される。本発明の一態様では、ゲート材料３２０は複数のステップを含むプレーナ化プロセスにおいてプレーナ化することができる。
【００２３】
化学機械研磨（ＣＭＰ）は、一般的に半導体表面をプレーナ化するのに使用される、周知のプレーナ化技術の１つである。
ＣＭＰ処理において、ウェーハは、回転プラテン（rotating platen）上に置かれる。キャリアによって適所に保持されたウェーハは、プラテンと同じ向きに回転する。プラテンの表面には、その上に研磨スラリーがある研磨パッドが存在する。このスラリーは、キャリア溶液中に微粒子シリカのコロイド溶液を含んでいてもよい。スラリーの化学成分およびｐＨは、ＣＭＰプロセスの性能に影響する。
【００２４】
図４Ａは、本発明の趣旨に沿った例示的なプレーナ化プロセスの第１ステップによるゲート材料３２０のプレーナ化を示す断面図である。このステップでは、”荒い”プレーナ化が実行される。言い換えると、ゲート材料３２０の一部を研磨するように、ゲート材料３２０を比較的早い速度で除去するプロセスが使用することができる。
例示的な実施形態では、図４Ａに示すように、ゲート材料３２０の一部は荒いプレーナ化の間に除去される。例えば、間隔ｌ２が約０Åから１５００Åの範囲になるように、ゲート材料３２０の量を除去することができる。この荒いプレーナ化ステップは、フィン２１０上およびゲート材料３２０の周囲の領域の双方の一部のゲート材料の高さを減少させることができる。
【００２５】
図４Ａに示すプレーナ化で使用されるポリシリコンスラリーは、約１０．５から１１．５の範囲のｐＨを有していてもよい。このスラリーは、約０．１％から４％の範囲の濃度のＴＭＡＨ、水酸化アンモニウム、または水酸化カリウムのようなアルカリ成分が加えられた、シリカベースの緩衝スラリー（buffered slurry）とすることができる。
【００２６】
図４Ｂは、本発明の例示的なプレーナ化プロセスの第２ステップによるゲート材料３２０のプレーナ化を示す断面図である。このステップでは、より緻密なプレーナ化が実行される。言い換えると、第１研磨プロセスに比べて低減されたプレーナ化速度でプロセスを実行する。
例えば、ゲート材料層３２０を約２００Å／秒で除去するプロセスを使用することができる。図４Ｂに示すように、このプロセスは、フィン２１０上のゲート材料３２０が約３００Åになるまでゲート材料３２０を研磨するように実行することができる。この間隔は図４Ｂにｌ４として示されている。
【００２７】
第２プレーナ化プロセスにおいては、スラリーは、より遅い研磨速度となるのに加え、ゲート材料３２０の低い領域にスラリーが付着するように選択することができる。
例えばこのスラリーは、ゲート材料層３２０中のポリシリコンに付着し易い疎水性の分子群を有する高分子量化合物を含んでいてもよい。このプレーナ化プロセスは、ゲート材料層３２０の低い領域を高くする傾向があり、これによりゲート材料層３２０のプレーナ化を改善することができる。
こうして生成されたゲート材料層３２０は比較的平坦であり、表面の均一性が比較的高い。
【００２８】
第２プレーナ化で使用されるスラリーは、約１０．５から１１．５の範囲のｐＨを有していてもよい。このスラリーは、約０．１％から１％の範囲の濃度のＴＭＡＨ、水酸化アンモニウム、または水酸化カリウムのようなアルカリ成分が加えられた、シリカベースの緩衝スラリーとすることができる。
【００２９】
上述した複数のプレーナ化ステップにより、フィン２１０上のゲート材料層３２０のわずかに３００Åだけを保持することができる高度に制御可能なＣＭＰプロセスが可能になる。
第１ステップは、比較的ゲート材料層３２０の第１部分をプレーナ化する比較的高速なプロセスである。また第２ステップは、フィン２１０上の所望の量のゲート材料層３２０とするように除去速度を減少させる。
ここでは特に２つのＣＭＰプロセスを記載したが、当業者は２つ以上のステップを使用することができる。
【００３０】
図５は、ゲート材料層３２０からパターン化したゲート構造５１０を示す、半導体デバイス１００の概略的な上面図である。
ＣＭＰプロセスが完了した後、ゲート構造５１０をパターン化し、エッチングしてもよい。ゲート構造５１０は、フィン２１０のチャネル領域を横切って広がる。
ゲート構造５１０は、フィン２１０の側面に隣接するゲート部分と、フィン２１０から離れるように配置されたより大きな電極部分を含んでいてもよい。
ゲート構造５１０の電極部分は、ゲート部分をバイアスする、またはゲート部分を制御する、アクセス可能な電気コンタクトを提供してもよい。
【００３１】
その後、ソース／ドレイン領域２２０、２３０をドープしてもよい。例えば、ｎ型またはｐ型不純物を、ソース／ドレイン領域２２０、２３０に注入してもよい。特定の注入薬量および注入エネルギーは、特定の最終製品（end device）の必要条件に基づいて選択することができる。
当業者は、回路必要条件に基づいてソース／ドレイン注入プロセスを最適化することができるであろう。また、このような行為は過度に本発明の趣旨を不明瞭にしないように、ここには記載しない。
さらに、特定の回路必要条件に基づいてソース／ドレイン接合の位置を制御すべく、任意にサイドウォールスペーサ（図示しない）をソース／ドレイン・イオン注入より先に形成してもよい。
その後、ソース／ドレイン領域２２０、２３０を活性化すべく、活性化アニーリングを実行してもよい。
【００３２】
＜他の実装＞
上述したように、ＣＭＰプロセスにおいて、研磨スラリーを撹拌すべく、研磨パッドがプラテンの表面に取り付けられてもよい。
研磨パッドは、プレーナ化プロセスに影響するテクスチャを有し得る。一般的に研磨パッドは、タイプＡパッドと呼ばれる”固い”パッドとタイプＢパッドと呼ばれる”柔らかい”パッドに分類される。タイプＡパッドは特に速いプレーナ化に役立ち、タイプＢパッドは一般的に均一なプレーナ化を提供するのに使用される。
【００３３】
単一のパッドから高いプレーナ化および均一性を達成すべく、タイプＡ構造およびタイプＢ構造の双方を含むパッドを形成することができる。
図６Ａは、このようなパッドの一例を示す図である。この図に示すように、パッド６０１は、タイプＡスライス６０２とタイプＢスライス６０３とが交互になっている多数のスライス（例えば図６Ａに示すように６つのスライス）を含んでいる。この単一のパッドは、効果的なプレーナ化および均一性を同時に提供するために使用することができる。
【００３４】
パッド６０１は、５０％のタイプＡ材料６０２と５０％のタイプＢ材料６０３から構成される。タイプＡ材料６０２およびタイプＢ材料６０３比率を変えることによって、プレーナ化および均一性の程度が異なる研磨パッドを形成することができる。
例えば、パッド６０１中のスライスのうち４つがタイプＡで、２つがタイプＢであれば、このパッドの傾向は、６７％のプレーナ化と３３％の均一性となる。
【００３５】
図６Ｂは他の実装における研磨パッドデザインを示す図である。パッド６１０は、第１パッドタイプ（例えばタイプＡ）からなる内側領域６１１と第２パッドタイプ（例えばタイプＢ）からなる外側領域６１２を含んでいる。パッド６１０は高いプレーナ化を提供し、なおかつ端部の均一性制御を有する。従来の分離したパッドを使用してこの結果を達成することは難しい。
【００３６】
図３、図４Ａおよび図４Ｂに関して上述したように、ゲート材料層３２０がフィン２１０上にたい積される際、フィン２１０上の中心に突部を形成する。
上述した複数のステップを含むＣＭＰプレーナ化プロセスは、ゲート材料層３２０のより均一な表面を形成すべく、ゲート材料層３２０をプレーナ化する。
いくつかの実装においては、より均一なゲート材料層３２０を生成するプレーナ化プロセスをさらに改善するために、フィン２１０の隣にダミーフィン構造を追加して置くことができる。
【００３７】
図７は、ダミーフィンの断面図である。図７は、実際のフィン２１０の隣にダミーフィン７０１および７０２が形成されている点を除き、概して図３に示す断面図と同様である。
ダミーのフィン７０１および７０２は、ＦｉｎＦＥＴの最終的な動作において役割を果たさない。
しかしながら、フィン２１０の隣にフィン７０１および７０２を置くことによって、最初のたい積においてより均一に分布したゲート材料層３２０を形成することができる。すなわち、ダミーフィン７０１および７０２は、フィン２１０に隣接した領域において、ゲート材料層３２０中の低い場所をこれらのダミーフィンが存在しない場合よりも高くする。
このように、図７に示す実装においては、ゲート材料層３２０は、ダミーフィン７０１および７０２がない場合よりも均一な状態から始まる。これにより、プレーナ化の後の均一性はより高くなる。
【００３８】
ダミーフィン７０１および７０２は、埋め込み酸化膜１２０上の複数の位置において数々の異なる形状に形成することができる。このダミーフィン７０１および７０２は、例えば正方形、長方形、ドーナツ形またはさらなる多角形のようなパターンに形成することができる。あるＦｉｎＦＥＴの実装の１つにおいては、ポリシリコンゲート層上に酸化物ベースの層（例えばテトラエチルオルソシリケート、”ＴＥＯＳ”層）を使用してもよい。ダミーフィン７０１および７０２はこれらの実装においても役立ち得る。
【００３９】
ＣＭＰアプリケーションのいくつかにおいては、ＴＥＯＳ層はポリシリコン層まで研磨されるようになっている。図８Ａは、ＴＥＯＳ層８０１がポリシリコン構造８０２にたい積された状態を示す図である。図８Ｂは、ポリシリコン構造８０２の高さまでＴＥＯＳ層８０１をプレーナ化した後の、ＴＥＯＳ層８０１およびポリシリコン８０２を示す図である。高度に選択的な（すなわち６０：１よりも大きい）スラリーをこのプレーナ化プロセスに使用することができる。
【００４０】
しかしながら、界面活性剤を加えるとともにスラリーのｐＨを調整することにより、ポリシリコンに対する酸化物の選択性を調整することができる。
特に、より有効なスラリーを生成するのに、プルロニック界面活性剤、カチオン界面活性剤、および非イオン界面活性剤を使用することができる。
【００４１】
複数のステップを含むＣＭＰプロセスで形成されるＦｉｎＦＥＴをここに記載する。この複数のステップを含むＣＭＰプロセスは、ＦｉｎＦＥＴのゲートポリシリコンの、有効な高度に制御可能なプレーナ化を提供する。
【００４２】
以上の記載において、本発明についてより理解し易いように、特定の材料、構造、薬品、プロセス等のような多数のものを特定して詳述した。しかしながら、本発明は特別に記載された詳細によらずに実行することができる。
その他、既知の処理および材料は、本発明の趣旨を不必要に不明瞭にしないため、詳細には記載されていない。
【００４３】
本発明による、半導体デバイスを製造するのに使用される絶縁層および導電層は、従来のたい積技術によってたい積してもよい。例えば、低圧ＣＶＤ（ＬＰＣＶＤ）およびエンハンストＣＶＤ（ＥＣＶＤ）を含んだ様々な種類の化学気相成長（ＣＶＤ）プロセスのようなメタライゼーション技術を使用することができる。
【００４４】
本発明は、半導体デバイスの製造、特に１００ｎｍ以下の構造的要素を有する半導体デバイスの製造に適用可能である。これにより回路速度が上がり、信頼性が高くなる。
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
【００４５】
本発明の好ましい実施形態およびその多様性のうちのいくつかの例のみが、本発明において開示されると共に記載される。本発明は、様々な他の組合わせおよび環境において使用できると共に、ここに記載されるような本発明の概念の範囲内の変形または修正することができるものとして理解される。
【図面の簡単な説明】
【００４６】
【図１】半導体デバイスの断面図を示す図。
【図２Ａ】図１の半導体デバイス上に形成されるフィン構造の上面図。
【図２Ｂ】図２ＡのＡ−Ａ’断面図。
【図３】図２Ｂ中のフィン上に形成されるゲート絶縁層の断面図。
【図４Ａ】本発明によるプレーナ化プロセスの一例に従ってゲート材料のプレーナ化を示す断面図。
【図４Ｂ】本発明によるプレーナ化プロセスの一例に従ってゲート材料のさらなるプレーナ化を示す断面図。
【図５】図３に示すゲート材料からパターン化されるゲート構造を示すＦｉｎＦＥＴの概略的な上面図。
【図６Ａ】研磨パッドを示す図。
【図６Ｂ】研磨パッドを示す図。
【図７】ダミーフィンを有するＦｉｎＦＥＴを示す断面図。
【図８Ａ】ポリシリコン層上にたい積したＴＥＯＳ層のプレーナ化を示す断面図。
【図８Ｂ】ポリシリコン層上にたい積したＴＥＯＳ層のプレーナ化を示す断面図。
【図１】
2007500456.tif 000003
【図２Ａ】
2007500456.tif 000004
【図２Ｂ】
2007500456.tif 000005
【図３】
2007500456.tif 000006
【図４Ａ】
2007500456.tif 000007
【図４Ｂ】
2007500456.tif 000008
【図５】
2007500456.tif 000009
【図６Ａ】
2007500456.tif 000010
【図６Ｂ】
2007500456.tif 000011
【図７】
2007500456.tif 000012
【図８Ａ】
2007500456.tif 000013
【図８Ｂ】
2007500456.tif 000014
【手続補正書】
【提出日】平成17年4月13日(2005.4.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁体（１２０）上にフィン構造（２１０）を形成するステップと、
前記フィン構造（２１０）の少なくとも一部および前記絶縁体（１２０）の一部上にゲート構造（３２０）を形成するステップと、
第１スラリーを使用して前記ゲート構造の化学機械研磨（ＣＭＰ）を実行することにより、前記ゲート構造をプレーナ化するステップと、
前記第１スラリーと異なる第２スラリーを使用して前記ゲート構造のＣＭＰを実行することにより、第２プレーナ化において前記ゲート構造（３２０）をプレーナ化するステップと、を含む、
半導体デバイスを製造する方法。
【請求項２】
前記第２スラリーは、前記フィン構造（２１０）を囲む前記ゲート構造（３２０）の高さを上げる一方で、前記半導体デバイスのチャネル領域中の前記フィン構造（２１０）上の前記ゲート構造（３２０）の高さを低くするように、前記ゲート構造（３２０）の低い領域にスラリーが付着し易い化合物を含む、請求項１記載の方法。
【請求項３】
前記第１スラリーを使用する前記ゲート構造（３２０）のＣＭＰは、前記第２スラリーを使用する前記ゲート構造（３２０）のＣＭＰより速い速度でゲート材料を除去するように作用する、請求項１または２記載の方法。
【請求項４】
前記フィン構造（２１０）の少なくとも一部上に前記ゲート構造（３２０）を形成した後、前記ゲート構造（３２０）は前記半導体デバイスのチャネル領域中の前記フィン構造（２１０）上に５００Åから１５００Åの範囲にわたり延在する、請求項１ないし３のいずれかの項記載の方法。
【請求項５】
前記第２スラリーを使用して前記ゲート構造（３２０）のＣＭＰを実行することにより、前記ゲート構造（３２０）をプレーナ化した後、前記ゲート材料構造は前記半導体デバイスのチャネル領域中の前記フィン構造（２１０）上に約３００Å延在する、請求項１ないし４のいずれかの項記載の方法。
【請求項６】
前記半導体デバイスはＦｉｎＦＥＴである、請求項１ないし５のいずれかの項記載の方法。
【請求項７】
前記第１スラリーは、約１０．５から１１．５の範囲のｐＨを有しており、約０．１％から４％の範囲の濃度のアルカリ成分を含んだ、シリカベースの緩衝スラリーである、請求項１ないし６のいずれかの項記載の方法。
【請求項８】
前記第２スラリーは、約１０．５から１１．５の範囲のｐＨを有しており、約０．１％から１％の範囲の濃度のアルカリ成分を含んだ、シリカベースの緩衝スラリーである、請求項１ないし７のいずれかの項記載の方法。
【請求項９】
前記第２スラリーは、疎水性の分子群を有する高分子量化合物を含む、請求項１ないし８のいずれかの項記載の方法。
【請求項１０】
前記絶縁層（１２０）上にソース（２２０）、ドレイン（２３０）を形成するステップと、
前記ゲート構造（３２０）を形成する前に、前記フィン構造（２１０）の周りに絶縁層（３１０）（１４０）を形成するステップと、をさらに有し、
前記ゲート構造（３２０）を形成するステップは、前記フィン構造（２１０）上に、ポリシリコン層（３２０）をたい積するステップを含み、
前記第１スラリーを使用して前記ゲート構造（３２０）をプレーナ化するステップは、第１速度で前記ポリシリコン層（３２０）をプレーナ化するステップを含み、
前記第２プレーナ化で前記ゲート構造（３２０）をプレーナ化するステップは、前記ポリシリコン層（３２０）を前記第１速度よりも遅い第２速度でプレーナ化するステップを含み、
前記半導体デバイスは、前記フィン構造（２１０）の一部がそのゲート領域として機能するＭＯＳＦＥＴデバイスである、
請求項１記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のダブルゲート構造である。ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＦＥＴで使用されるのと同様のレイアウトや製造技術（例えば、2000年12月の「ＩＥＥＥトランザクション・オン・エレクトロン・デバイシズ（IEEE transactions on Electron Devices）」の第４７巻１２号（Vol.47,No12）の久本氏らによる「ＦＩＮＦＥＴ−20nmまでスケーリング可能なセルフアラインされたダブルゲートＭＯＳＦＥＴ」に記載されている）を使用して製造することができる。
米国特許第６，４５８，６６２号は、非対称なデュアルゲートシリコンゲルマニウムチャネルＭＯＳＦＥＴが得られる半導体デバイスを製造する方法を開示する。ゲート構造をプレーナ化するのに単一のＣＭＰ（化学機械研磨）ステップが使用される。
【国際調査報告】
2007500456.tif 000015
2007500456.tif 000016
2007500456.tif 000017