(57)【要約】【課題】  低静電容量配線のための調節可能な自己整合型エアーギャップ誘電体を形成すること。【解決手段】  調節可能で自己整合型の低静電容量集積回路のエアーギャップ構造は、相互接続層上で第二相互接続部に隣接する第一相互接続部と、該第一相互接続部及び該第二相互接続部の隣接する側部に沿って形成されたスペーサと、該第一相互接続部と該第二相互接続部との間に形成されたエアーギャップとを含む。エアーギャップは、第一相互接続部及び第二相互接続部の少なくとも一方の上面より上方で、かつ、該第一相互接続部及び該第二相互接続部の少なくとも一方の下面より下方に延び、スペーサ間の距離が該エアーギャップの幅を定める。エアーギャップは、第一相互接続部及び第二相互接続部の隣接する側部に自己整合する。【選択図】      図１１
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【特許請求の範囲】
【請求項１】
相互接続層上で第二相互接続部に隣接する第一相互接続部と、
前記第一相互接続部及び前記第二相互接続部の隣接する側部に沿って形成されたスペーサと、
前記第一相互接続部と前記第二相互接続部との間に形成されたエアーギャップと、
を含み、前記エアーギャップが、前記第一相互接続部及び前記第二相互接続部の少なくとも一方の上面より上方で、かつ、前記第一相互接続部及び前記第二相互接続部の少なくとも一方の下面より下方に延び、前記スペーサ間の距離が前記エアーギャップの幅を定める、半導体デバイス。
【請求項２】
前記エアーギャップが前記第一相互接続部及び前記第二相互接続部の隣接する側部に自己整合されている、請求項１に記載の半導体デバイス。
【請求項３】
前記第一相互接続部及び前記第二相互接続部の側部に隣接するスペーサが、二酸化シリコン又は窒化シリコンを含む、請求項１に記載の半導体デバイス。
【請求項４】
前記第一相互接続部及び前記第二相互接続部の少なくとも一方の下に、下方のバイア絶縁体層上に位置させられたエッチング停止層をさらに含み、前記エアーギャップが前記第一相互接続部及び前記第二相互接続部の少なくとも一方の下面より下方に、前記エッチング停止層の厚さに相当する距離だけ延びる、請求項１に記載の半導体デバイス。
【請求項５】
前記エッチング停止層が炭化シリコンを含む、請求項４に記載の半導体デバイス。
【請求項６】
前記下方のバイア絶縁体層が二酸化シリコン又はフッ素化二酸化シリコンを含む、請求項４に記載の半導体デバイス。
【請求項７】
前記エアーギャップの上部の両側に自己整合されたハードマスク・スペーサをさらに含む、請求項１に記載の半導体デバイス。
【請求項８】
前記ハードマスク・スペーサが二酸化シリコン又は窒化シリコンを含む、請求項７に記載の半導体デバイス。
【請求項９】
前記相互接続層及び前記エアーギャップの上方に、少なくとも一つの絶縁層をさらに含み、前記エアーギャップが前記絶縁層の中に延びる、請求項１に記載の半導体デバイス。
【請求項１０】
前記相互接続層及び前記エアーギャップの上方の前記少なくとも一つの絶縁層が、前記相互接続部のキャップ層として窒化シリコン又は窒化シリコン・カーボンを含み、前記キャップ層の上方の絶縁層として二酸化シリコン又はフッ素化二酸化シリコンを含む、請求項９に記載の半導体デバイス。
【請求項１１】
前記エアーギャップの上部の両側に自己整合されたハードマスク・スペーサと、前記相互接続層、前記エアーギャップ、及び前記ハードマスク・スペーサの上方の絶縁層とをさらに含み、前記エアーギャップが、前記ハードマスク・スペーサ間に、及び、前記絶縁層の中に上方に延びる、請求項１に記載の半導体デバイス。
【請求項１２】
前記第一相互接続部及び前記第二相互接続部が、ダマシン又はデュアル・ダマシン・プロセスによって形成される、請求項１に記載の半導体デバイス。
【請求項１３】
前記第一相互接続部及び前記第二相互接続部が、銅、アルミニウム、タングステン又は金を含む、請求項１に記載の半導体デバイス。
【請求項１４】
前記第一相互接続部及び前記第二相互接続部の一方の下に、少なくとも一つの下方のバイア絶縁体層上に位置させられたエッチング停止層をさらに含み、かつ、前記下方のバイア絶縁体の下方に第二相互接続層をさらに含む、請求項１に記載の半導体デバイス。
【請求項１５】
前記少なくとも一つの下方のバイア絶縁体層と前記第二相互接続層との間に、選択的タングステン層又は選択的リン化コバルト・タングステン層で構成される選択的金属堆積層をさらに含む、請求項１４に記載の半導体デバイス。
【請求項１６】
前記第一相互接続部及び前記第二相互接続部の各々の上に、選択的タングステン層又は選択的リン化コバルト・タングステン層で構成される選択的金属堆積層をさらに含む、請求項１に記載の半導体デバイス。
【請求項１７】
半導体デバイスにおける相互接続層上の一対の相互接続部の間にエアーギャップを形成する方法であって、
半導体デバイスの複数の絶縁層を堆積するステップと、
第一ハードマスク絶縁層を前記複数の絶縁層上に堆積するステップと、
前記第一ハードマスク絶縁層の一部を除去して、相互接続部が形成されるべき離間した前記複数の絶縁層の最上部領域を露出させるステップと、
第二ハードマスク絶縁層を、前記第一ハードマスク絶縁層及び前記複数の絶縁層の最上部の露出領域の上に堆積するステップと、
前記第一ハードマスク絶縁層上の前記第二ハードマスク絶縁層の一部を除去して、相互接続部が形成されるべき複数の絶縁層の最上部領域を露出させ、前記相互接続部が形成されるべき前記複数の絶縁層の最上部領域に隣接して第二ハードマスク・スペーサは残すようにするステップと、
前記第一ハードマスク絶縁層及び前記第二ハードマスク・スペーサを用いて、下方の複数の絶縁層の少なくとも一つをエッチングして、相互接続部の開口部を形成するステップと、
コンフォーマル絶縁層を堆積して、前記相互接続部の開口部の側壁にスペーサを形成するステップと、
前記コンフォーマル絶縁層スペーサに隣接して導電性金属を堆積して、前記相互接続部の開口部に相互接続部を形成するステップと、
前記相互接続部と前記コンフォーマル絶縁層スペーサとの間の前記第一ハードマスク絶縁層及び前記下方の複数の絶縁層の一部をエッチングし、前記相互接続部及び前記コンフォーマル絶縁層スペーサに隣接して第二ハードマスク・スペーサを残すようにして、前記相互接続部の少なくとも一方の下方に延びるエアーギャップを形成するステップと、
少なくとも一つの絶縁層を、前記エアーギャップ上と、前記相互接続部及び前記コンフォーマル絶縁層スペーサ上に堆積して、前記エアーギャップを密閉するステップと、
を含む方法。
【請求項１８】
前記エアーギャップが前記相互接続部の上方に、前記少なくとも一つの絶縁層の中まで延びる、請求項１７に記載の方法。
【請求項１９】
半導体デバイスの複数の絶縁層を堆積する前記ステップが、半導体デバイスの第一絶縁キャップ層を堆積するステップと、第二絶縁層を前記第一絶縁キャップ層上に堆積するステップと、第三絶縁層のエッチング停止層を前記第二絶縁層上に堆積するステップと、第四絶縁層を前記第三絶縁エッチング停止層上に堆積するステップとを含み、
前記第一ハードマスク絶縁層の一部を除去する前記ステップが、相互接続部が形成されるべき前記第四絶縁層の領域を露出させ、
前記相互接続部と前記コンフォーマル絶縁層スペーサとの間には、前記第一ハードマスク絶縁層と、前記第四絶縁層と、前記第三絶縁エッチング停止層とのエッチングされた部分があり、前記相互接続部及び前記コンフォーマル絶縁層スペーサに隣接して前記第二ハードマスク・スペーサを残すようにして、前記相互接続部の少なくとも一方の下方に延びる前記エアーギャップを形成する、
請求項１７に記載の方法。
【請求項２０】
前記相互接続部上の前記少なくとも一つの絶縁層が、前記相互接続部のための第五絶縁キャップ層と、前記キャップ層の上方の第六絶縁層とを含み、前記エアーギャップが前記第五絶縁キャップ層を完全に貫通して、前記第六絶縁層の一部の中まで延びる、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、特に、半導体デバイスにおける低静電容量配線のための調節可能な自己整合型エアーギャップ誘電体に関する。
【背景技術】
【０００２】
半導体チップにおける回路部品の大きさが減少し続けているために、次の技術的数世代にわたり、技術業界が直面する多くの相互接続配線の課題がある。これらの課題の中には、回路配線間の誘電体材料における望ましくない静電容量の問題がある。相互接続部の静電容量を低減するために追求されている一つの方法は、多孔性誘電体を用いることである。しかし、これらの材料は、一般に機械的強度及び熱伝導率が低いため、チップを作成し、チップの動作中に熱を放散することが、一層困難になる。次の技術的数世代におけるもう一つの課題は、ワイヤライン幅が電子の平均自由行程に近づき始めるにつれて、銅配線の抵抗率が上昇し始めるという予測から来るものである。この抵抗率の上昇は、銅の表面及び界面の粗さによって悪化する。デュアル・ダマシンのトレンチ及びバイアの側壁もまた、隣接する多孔性誘電体領域におけるボイドと交差して、銅の抵抗率上昇に寄与することになる。
【０００３】
６５ｎｍのライン幅世代に予測される付加的な課題は、続けられている厚さの縮小及び適合性改善の要求を満たすために、物理気相成長法（ＰＶＤ）による又はスパッタリングされた障壁に代えて、化学気相成長法（ＣＶＤ）又は原子層成長法（ＡＬＤ）による障壁を作用する必要がある、ということである。用いられる多孔性の低ｋ誘電体材料が開放セル型、すなわち、接続した孔を持つものである場合には、ＣＶＤ又はＡＬＤの先駆体は誘電体の中に拡散して、その低ｋ特性を劣化させることになる。また、多孔性低ｋ誘電体材料の孔の最大サイズによっては、薄いライナーでは、隣接する誘電体材料の中への銅の拡散を防ぐほどの連続的な被覆を形成することが出来ないことがある。例えば、幾つかの現行の多孔性低ｋ材料は、６５ｎｍ技術のノードにおいて、障壁を約５０Åとする必要がある場合に、依然として２００Åの最大孔のサイズを有する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、従来技術の問題及び欠陥に留意して、本発明の目的は、半導体デバイスにおいて用いるための低静電容量を有する誘電体を提供することである。
【０００５】
本発明の別の目的は、半導体回路において銅のライン幅が減少するのに伴って、多孔性に関する問題を生じることがない低静電容量誘電体を提供することである。
【０００６】
本発明のさらに別の目的は、半導体回路において銅のライン幅が減少するのに伴って、低静電容量誘電体が銅の抵抗率の上昇に寄与しないようにすることである。
【０００７】
本発明のさらに別の目的は、導体ライナーの形成工程と両立できる低静電容量誘電体を提供することである。
【課題を解決するための手段】
【０００８】
当業者には明らかであろう上述の及び他の目的は、調節可能で自己整合型の低静電容量集積回路のエアーギャップ構造に関する本発明により達成される。一態様においては、本発明は、相互接続層上で第二相互接続部に隣接する第一相互接続部と、該第一相互接続部及び該第二相互接続部の隣接する側部に沿って形成されたスペーサと、該第一相互接続部と該第二相互接続部との間に形成されたエアーギャップとを含む半導体デバイスを提供する。エアーギャップは、第一相互接続部及び第二相互接続部の少なくとも一方の上面より上方で、かつ、該第一相互接続部及び該第二相互接続部の少なくとも一方の下面より下方に延び、スペーサ間の距離が該エアーギャップの幅を定める。エアーギャップは、第一相互接続部及び第二相互接続部の隣接する側部に自己整合することができる。
【０００９】
半導体デバイスは、さらに、第一相互接続部及び第二相互接続部の少なくとも一方の下に、下方のバイア絶縁体層上に位置させられたエッチング停止層をさらに含み、エアーギャップが該第一相互接続部及び該第二相互接続部の少なくとも一方の下面より下方に、該エッチング停止層の厚さに相当する距離だけ延びることが好ましい。
【００１０】
第一相互接続部及び第二相互接続部の側部に隣接するスペーサは、二酸化シリコン又は窒化シリコンを含み、エッチング停止層は炭化シリコンを含み、下方のバイア絶縁体層が二酸化シリコン又はフッ素化二酸化シリコンを含むことが好ましい。
【００１１】
半導体デバイスは、相互接続層及びエアーギャップの上方に少なくとも一つの絶縁層を含んで、該エアーギャップが該絶縁層の中に延びるようになっていることが好ましい。相互接続層及びエアーギャップの上方の少なくとも一つの絶縁層は、相互接続部のキャップ層として窒化シリコン又は窒化シリコン・カーボンを含み、該キャップ層の絶縁層として二酸化シリコン又はフッ素化二酸化シリコンを含むことができる。
【００１２】
半導体デバイスは、さらに、エアーギャップの上部の両側に自己整合された二酸化シリコン又は窒化シリコンのハードマスク・スペーサと、相互接続層、該エアーギャップ、及び該ハードマスク・スペーサの上方の絶縁層とを含むことができる。エアーギャップは、ハードマスク・スペーサの間に、及び、絶縁層の中に上方に延びる。
【００１３】
第一相互接続部及び第二相互接続部は、ダマシン又はデュアル・ダマシン・プロセスによって形成することができ、銅、アルミニウム、タングステン、又は金を含んでよい。第一相互接続部及び第二相互接続部の各々の上には、選択的タングステン層又は選択的リン化コバルト・タングステン層で構成される選択的金属堆積層があってよい。
【００１４】
半導体デバイスは、さらに、第一相互接続部及び第二相互接続部の一方の下に、少なくとも一つの下方のバイア絶縁体層の上に位置させられたエッチング停止層を含み、該下方のバイア絶縁体の下方には、第二相互接続層を含むことができる。少なくとも一つの下方のバイア絶縁体層と第二相互接続層との間には、選択的タングステン層又は選択的リン化コバルト・タングステン層で構成される選択的金属堆積層が配置されてよい。
【００１５】
別の態様においては、本発明は、半導体デバイスにおける相互接続層上の一対の相互接続部間にエアーギャップを形成する方法を提供し、この方法は、半導体デバイスの複数の絶縁層を堆積するステップと、第一ハードマスク絶縁層を該複数の絶縁層上に堆積するステップと、該第一ハードマスク絶縁層の一部を除去して、相互接続部が形成されるべき離間した該複数の絶縁層の最上部領域を露出させるステップとを含む。この方法は、次いで、第二ハードマスク絶縁層を、第一ハードマスク絶縁層及び複数の絶縁層の最上部の露出領域の上に堆積するステップと、該第一ハードマスク絶縁層上の該第二ハードマスク絶縁層の一部を除去して、相互接続部が形成されるべき複数の絶縁層の最上部領域を露出させるステップとを含む。このステップは、相互接続部が形成されるべき複数の絶縁層の最上部領域に隣接して第二ハードマスク・スペーサを残すようにする。この方法は、さらに、第一ハードマスク絶縁層及び第二ハードマスク・スペーサを用いて、下方の複数の絶縁層の少なくとも一つをエッチングして、相互接続部の開口部を形成するステップと、コンフォーマル絶縁層を堆積して、該相互接続部の開口部の側壁にスペーサを形成するステップと、該コンフォーマル絶縁層スペーサに隣接して導電性金属を堆積して、該相互接続部の開口部に相互接続部を形成するステップとを含む。この方法は、次いで、相互接続部とコンフォーマル絶縁層スペーサとの間の第一ハードマスク絶縁層及び下方の複数の絶縁層の一部をエッチングし、該相互接続部及び該コンフォーマル絶縁層スペーサに隣接して第二ハードマスク・スペーサを残すようにして、該相互接続部の少なくとも一方の下方に延びるエアーギャップを形成するステップが続き、その後、少なくとも一つの絶縁層を、該エアーギャップ上と、該相互接続部及び該コンフォーマル絶縁層スペーサ上に堆積して、該エアーギャップを密閉するステップを行う。
【００１６】
半導体デバイスの複数の絶縁層を堆積するステップは、半導体デバイスの第一絶縁キャップ層を堆積するステップと、第二絶縁層を該第一絶縁キャップ層上に堆積するステップと、第三絶縁層のエッチング停止層を該第二絶縁層上に堆積するステップと、第四絶縁層を該第三絶縁エッチング停止層上に堆積するステップとを含むことができる。このような場合には、第一ハードマスク絶縁層の一部を除去するステップが、相互接続部が形成されるべき第四絶縁層の領域を露出させる。このことはまた、相互接続部とコンフォーマル絶縁層スペーサとの間に、第一ハードマスク絶縁層と、第四絶縁層と、第三絶縁エッチング停止層とのエッチングされた部分をもたらして、該相互接続部及び該コンフォーマル絶縁層スペーサに隣接して第二ハードマスク・スペーサを残すようにして、該相互接続部の少なくとも一方の下方に延びるエアーギャップを形成する。
【００１７】
相互接続部上の少なくとも一つの絶縁層は、該相互接続部のための第五絶縁キャップ層と、該キャップ層の上方の第六絶縁層とを含み、エアーギャップが、該第五絶縁キャップ層を完全に貫通し、該第六絶縁層の一部の中まで延びるようにすることができる。
【００１８】
新規であると考えられる本発明の特徴、及び、本発明に特有の要素が、添付の特許請求の範囲に具体的に述べられる。図面は例示目的のために過ぎず、縮尺通りに描かれたものではない。しかし、本発明自体は、その構成及び動作方法の両方について、添付の図面に関連する詳細な説明を参照することにより、最もよく理解されるであろう。
【発明を実施するための最良の形態】
【００１９】
ここで、本発明の好ましい実施形態を説明するために、同じ参照数字が本発明の同じ特徴を指す、図１ないし図１２を参照する。第一の実施形態においては、図１は、既存の銅相互接続部の配線層上に堆積された誘電体スタックを示す。既存の配線層は、タングステン・スタッド２２、２４、２６を収容する基板誘電体層２０を有し、その上にはＴａＮ／Ｔａ障壁層３１内に銅線３０、３２を収容する誘電体層２８が堆積されている。誘電体層は同じ組成であってもよいし、そうでなくてもよく、例えば、誘電体層２０はリンシリケート・ガラス（ＰＳＧ）であり、誘電体層２８はドーピングされていないシリコン・ガラス（ＵＳＧ）、又は、シリコン、炭素、酸素、及び水素を含有するガラス（例えば、メソレート  ＳｉＯｘ、ＳｉＣＯＨ）であってよい。誘電体スタックは、底部から順に、例えば窒化シリコンＳｉ３Ｎ４のようなキャップ層３４、例えばＵＳＧ又はフッ素化シリコン・ガラス（ＦＳＧ）のような良好な機械的特性及び熱伝導率を持つ絶縁体層３６、例えばＳｉＣのようなエッチング停止層３８、例えばＳｉＣＯＨのような良好な機械的特性及び熱伝導率を持つ誘電体（低ｋ）材料の層４０、及び、例えば炭化シリコンＳｉＣのような第一ハードマスク層４２で構成される。エッチング停止層３８は、下方の絶縁層３６に比べて高いエッチング速度比を有し、絶縁層４０は該エッチング停止層３８に比べて高いエッチング速度比を有する。次に、反射防止コーティング（ＡＲＣ）層４４及びレジスト層４６が加えられ、図２に示すように、トレンチ・パターン開口部が像形成され、その後、ハードマスク層４２がＡＲＣ及びレジスト開口部を通してエッチングされる。次に、図３に示すように、例えば二酸化シリコンＳｉＯ２又はＳｉ３Ｎ４のような第二ハードマスク層４８が堆積される。その後バイア・レジスト層５０が加えられ、図４に示すように、バイア・レジスト・パターン開口部を生成するように像形成される。次いで、図５に示すように、第二ハードマスク層４８及びバイア開口部５２、５４がパターンの開口部を通してキャップ層３４に至るまでエッチングされ、次いで、バイア・レジスト５０が剥離される。
【００２０】
図６は、ブランケット指向性除去エッチングが第一ハードマスク層４２の上面より上方にある第二ハードマスク層４８においてのみ行われる状態を示しており、これは、バイアの露光により露出される領域を除いて、該第一ハードマスク層４２の縁の全域に隣接する該第二ハードマスク層スペーサ４８ａ、４８ｂ、４８ｃが残され、したがって、バイア５２の側壁にはスペーサが形成されない状態を示す。その結果、スペーサ４８ａ及び４８ｂは自己整合してトレンチ／配線／バイア開口部５６に隣接して配置され、スペーサ４８ｃはバイア開口部５４に隣接する。スペーサのサイズは、第一及び第二ハードマスク層のそれぞれの厚さによって決定される。次いで、バイア開口部５２及び５４を接合するトレンチ５８が、エッチング停止層３８に至るまでエッチッングされる。
【００２１】
次に、例えば、ＳｉＯ２又はＳｉ３Ｎ４のような第二絶縁体層６０のコンフォーマルな堆積が、図７に示すように、既存構造の露出層上とバイア開口部５２、５４の中、及び、トレンチ５６、５８に加えられる。次いで、別のエッチングが、ハードマスク層４２、４８及びエッチング停止層３８の上方の絶縁層６０の部分のブランケット指向性除去のため、及び、バイア開口部５２、５４、トレンチ５６の底部における絶縁体６０の部分、並びに、バイア開口部５２及び５４の下方のキャップ層３４の部分の除去のために実行される。このステップは、バイア開口部５２、５４及びトレンチ５６、５８をライニングする第二スペーサ６０を残存させる。これらの第二スペーサは、トレンチ開口部５６、５８及びバイア開口部５２、５４の大きさを減少させているので、初めに形成するときには、トレンチ及びバイアの露光においては、スペーサ幅の約２倍だけ大きくエッチングするように露出する必要があることに注意すべきである。
【００２２】
図９に示すように、トレンチ及びバイアが、初めに障壁（ＴａＮ／Ｔａのような）及びシード層６２により完全にライニングされ、次いで、銅６４により充填され、その後、余分な材料が化学機械研磨法（ＣＭＰ）によって除去されるように、通常の障壁・シード層法及び銅堆積法を用いてデュアル・ダマシン構造を充填する。銅の代わりに、アルミニウム、タングステン又は金などの他の導電材料を用いてもよい。図１０は、エアーギャップ誘電体を受け取る領域だけを露出させるために用いるレジスト遮蔽マスク６６を示す。層４２、４０及び３８のＳｉＣ、ＳｉＣＯＨ、ＳｉＣが露出された部分は、酸素プラズマへの露出、酸素反応性イオンエッチング（ＲＩＥ）又は酸素注入によって劣化され、この後に、希釈ＨＦエッチングが続き、図示のように、マスクされていない最小間隔の線６４ａと６４ｂとの間に、張出し部４８ｂ、４８ｃを持った空間６８が形成される。例えば、超臨界ＣＯ２が、希釈ＨＦの搬送媒体になり、酸素劣化膜を除去する。次いで、例えば、窒化シリコン又は窒化シリコン・カーボンのような絶縁性窒化物キャップ層７０、及び、二酸化シリコン又はＦＳＧの絶縁層７２が加えられ、これらが、図１１に示すように、エアーギャップ層６８を完全に充填することなく閉鎖する。このように、エアーギャップ６８は、相互接続層の上方で、キャップ層７０を完全に貫通し、絶縁層７２を部分的に通って延びる。エアーギャップ６８の異質な充填物は、張出し部４８ｂと４８ｃとの間の開口部を最小にすることによって低減できる。或いは、表面張力特性のゆえに選ばれるスピン・オン型誘電体層を加えて、エアーギャップ６８を充填されないままにしておくことができる。
【００２３】
図１１に示す半導体デバイスの構造においては、（先のトレンチ開口部５６を充填する）相互接続ワイヤ６４ａは、（先のトレンチ５８及びバイア開口部５２、５４を充填する）同じ相互接続層上の相互接続ワイヤ６４ｂから間隔をおき、かつ、隣接している。スペーサ６０ｂ及び６０ｃが、ワイヤ６４ａと６４ｂとの間の隣接する側部に沿って形成され、エアーギャップ６８の幅を減らして、実際のエアーギャップ誘電体幅が、ワイヤ６４ａ、６４ｂのプリントされた距離の間隔より小さくなるようにする。相互接続部６４ａと６４ｂとの間に形成されたエアーギャップ誘電体６８はまた、ワイヤの上面７４ａ、７４ｂより上方に、及び、ワイヤの下面７６ａ、７６ｂより下方に延びる。このように形成されたエアーギャップ６８は、相互接続ワイヤ６４ａ、６４ｂの隣接する側部に自己整合する。
【００２４】
図１２に完成型で示す別の実施形態は、窒化シリコンＳｉ３Ｎ４キャップ層３４及び７０が、銅ワイヤ３０、３２、６４ａ、６４ｂの上で、自己整合型金属キャップ層３４’及び７０’と置き換えられたことを除いては、上述のものと同様なプロセスの順序を用いている。これは選択的金属堆積プロセスによって加えることができ、金属キャップ層は選択的タングステン又は選択的リン化コバルト・タングステン層を含むことができる。自己整合型金属キャップ層７０’が用いられる場所では、絶縁層７２が単独でエアーギャップ６８の上部を封鎖する。
【００２５】
このように、本発明は、自己整合型で調節可能なエアーギャップ誘電体を提供して、隣接し、かつ、緊密な間隔を持つ導電ワイヤ間又はバイア間の静電容量を低減する。隣接する銅線の上方及び下方のエアーギャップの高さは、フリンジ容量をなくし、構造の実効電気抵抗（ｋ）が増加するように選択することができる。採用されるのに好ましいバイア誘電体は、比較的良好な機械的特性及び熱伝導率を持ったＵＳＧ又はＦＳＧなどの酸化物である。犠牲トレンチ誘電体及びエッチング停止層を用いてエアーギャップを生成することができ、これらは、より高い熱伝導率及び機械的強度を持つ材料で作られていてよい。ブロックマスクを用いて、チップ上の、最小間隔で、低い静電容量を必要とする領域だけがエアーギャップを得るようすることができる。このことは、チップの熱伝導係数及び機械的安定性を最大にする。トレンチ及びバイアが酸化物又は窒化物スペーサによって定められるので、ライナー／障壁の先駆体が多孔性の低ｋ誘電体に入り込むことに関する問題がなくなり、同様に、誘電体のＣｕ汚染をもたらす障壁の完全性の問題、及び、Ｃｕの抵抗率の増加をもたらす側壁の粗さの問題もなくなる。
【００２６】
本発明は、特定の好ましい実施形態に関連して具体的に説明されているが、多くの代替的手法、修正及び変形が、前述の説明からみて、当業者にとって自明であろうことは明らかである。従って、添付の特許請求の範囲が、それらの代替的手法、修正及び変形を、本発明の真の範囲及び精神に入るものとして包含することが意図されている。
【図面の簡単な説明】
【００２７】
【図１】本発明のエアーギャップ誘電体の一実施形態を半導体デバイスに構築するために用いられる加工処理ステップを横断面で示す側面図である。
【図２】本発明のエアーギャップ誘電体の一実施形態を半導体デバイスに構築するために用いられる加工処理ステップを横断面で示す側面図である。
【図３】本発明のエアーギャップ誘電体の一実施形態を半導体デバイスに構築するために用いられる加工処理ステップを横断面で示す側面図である。
【図４】本発明のエアーギャップ誘電体の一実施形態を半導体デバイスに構築するために用いられる加工処理ステップを横断面で示す側面図である。
【図５】本発明のエアーギャップ誘電体の一実施形態を半導体デバイスに構築するために用いられる加工処理ステップを横断面で示す側面図である。
【図６】本発明のエアーギャップ誘電体の一実施形態を半導体デバイスに構築するために用いられる加工処理ステップを横断面で示す側面図である。
【図７】本発明のエアーギャップ誘電体の一実施形態を半導体デバイスに構築するために用いられる加工処理ステップを横断面で示す側面図である。
【図８】本発明のエアーギャップ誘電体の一実施形態を半導体デバイスに構築するために用いられる加工処理ステップを横断面で示す側面図である。
【図９】本発明のエアーギャップ誘電体の一実施形態を半導体デバイスに構築するために用いられる加工処理ステップを横断面で示す側面図である。
【図１０】本発明のエアーギャップ誘電体の一実施形態を半導体デバイスに構築するために用いられる加工処理ステップを横断面で示す側面図である。
【図１１】本発明のエアーギャップ誘電体の一実施形態を半導体デバイスに構築するために用いられる加工処理ステップを横断面で示す側面図である。
【図１２】下方キャップ層が自己整合型の選択的金属堆積キャップ層で置き換えられた、本発明のエアーギャップ誘電体の最終構造に関する代替的な実施形態を横断面で示す側面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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