(57)【要約】【課題】ｎ型電界効果トランジスタ（ＮＦＥＴ）およびｐ型電界効果トランジスタ（ＰＦＥＴ）がそれぞれ、第１の半導体の単結晶層内に配置されたチャネル領域を有し、ＰＦＥＴのチャネル領域には第１の大きさの応力が加えられているが、ＮＦＥＴのチャネル領域にはその大きさの応力が加えられていない構造体およびその製造方法を提供すること。【解決手段】この応力は、第１の半導体とは格子不整合の第２の半導体の層によって加えられる。この第２の半導体の層は、ＰＦＥＴのソースおよびドレイン領域ならびに拡張領域の上の、ＰＦＥＴのチャネル領域から第１の距離のところに形成されており、この第２の半導体の層は、ＮＦＥＴのソースおよびドレイン領域の上の、ＮＦＥＴのチャネル領域からより大きな第２の距離のところにも形成されており、またはＮＦＥＴには全く形成されていない。【選択図】図１
2007509486.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を含む相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを有する集積回路構造体であって、前記ＮＦＥＴおよび前記ＰＦＥＴがそれぞれ、第１の半導体の単結晶層内に配置されたチャネル領域を有し、前記第１の半導体とは格子不整合の第２の半導体の層によって、前記ＰＦＥＴのチャネル領域には第１の大きさの応力が加えられているが、前記ＮＦＥＴのチャネル領域には加えられておらず、第２の半導体の前記層が、前記ＰＦＥＴのソースおよびドレイン領域で、前記ＰＦＥＴの前記チャネル領域から第１の距離のところに形成されており、前記第２の半導体の前記層が、前記ＮＦＥＴのソースおよびドレイン領域で、前記ＮＦＥＴの前記チャネル領域から第２の距離のところにも形成されており、前記第２の距離が前記第１の距離よりも大きい集積回路構造体。
【請求項２】
前記第１の半導体および前記第２の半導体が、式ＳｉｘＧｅｙに基づく組成を有するシリコン含有半導体材料であり、ｘおよびｙが百分率であり、前記第１の半導体の組成がｘ＝１００、ｙ＝０からｘ＝２、ｙ＝９８までの範囲にあり、前記第２の半導体の組成がｘ＝９９、ｙ＝１からｘ＝１、ｙ＝９９までの範囲にあり、前記第２の半導体のｙが常に前記第１の半導体のｙよりも大きい、請求項１に記載の集積回路構造体。
【請求項３】
前記第１の半導体の前記単結晶領域が、前記ＮＦＥＴおよび前記ＰＦＥＴの前記チャネル領域上に形成されたゲート誘電体のレベルによって画定された主表面を有し、前記第２の半導体の前記層が前記主表面の上に形成された、請求項１に記載の集積回路構造体。
【請求項４】
前記第２の半導体の前記層の上に形成されたシリサイド層をさらに含む、請求項３に記載の集積回路構造体。
【請求項５】
前記第１の半導体が実質的に、シリコン、シリコン・ゲルマニウムおよび炭化シリコンからなるグループから選択された半導体からなり、前記第２の半導体が実質的に、シリコン、シリコン・ゲルマニウムおよび炭化シリコンからなるグループから選択された、前記第１の半導体とは異なる半導体からなる、請求項１に記載の集積回路構造体。
【請求項６】
前記第１の半導体が実質的にシリコンからなり、前記第２の半導体が実質的にシリコン・ゲルマニウムからなる、請求項１に記載の集積回路構造体。
【請求項７】
前記第１の半導体が実質的に、第１の式Ｓｉｘ１Ｇｅｙ１に基づくシリコン・ゲルマニウムからなり、ｘ１およびｙ１が百分率であり、ｘ１＋ｙ１＝１００％であり、ｙ１が少なくとも１パーセントであり、前記第２の半導体が実質的に、第２の式Ｓｉｘ２Ｇｅｙ２に基づくシリコン・ゲルマニウムからなり、ｘ２およびｙ２が百分率であり、ｘ２＋ｙ２＝１００％であり、ｙ２が少なくとも１パーセントであり、ｘ１とｘ２が等しくなく、ｙ１とｙ２が等しくない、請求項１に記載の集積回路構造体。
【請求項８】
前記応力が圧縮応力である、請求項１に記載の集積回路構造体。
【請求項９】
前記第２の半導体が実質的に、少なくとも１パーセントのゲルマニウム含量を有するシリコン・ゲルマニウムからなる、請求項６に記載の集積回路構造体。
【請求項１０】
前記ＰＦＥＴおよび前記ＮＦＥＴがそれぞれ、前記ＰＦＥＴおよび前記ＮＦＥＴのゲート導体、ソース領域およびドレイン領域と接触したシリサイド層をさらに含む、請求項４に記載の集積回路構造体。
【請求項１１】
ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を含む相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを有する集積回路構造体であって、前記ＮＦＥＴおよび前記ＰＦＥＴがそれぞれ、第１の半導体の単結晶層内に配置されたチャネル領域を有し、前記ＰＦＥＴの一段高いソースおよびドレイン領域で形成された、前記第１の半導体とは格子不整合の第２の半導体の層によって、前記ＰＦＥＴのチャネル領域には第１の応力が加えられているが、前記ＮＦＥＴのチャネル領域には加えられておらず、前記第２の半導体の前記層が、前記ＮＦＥＴの一段高いソースおよびドレイン領域で形成されていない集積回路構造体。
【請求項１２】
それぞれが基板の単結晶シリコン領域内に配置されたチャネル領域を有するｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を含む相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを有する集積回路構造体であって、前記ＰＦＥＴのソースおよびドレイン領域で、前記ＰＦＥＴの前記チャネル領域から第１の距離のところに配置され、前記ＮＦＥＴのソースおよびドレイン領域で、前記ＮＦＥＴの前記チャネル領域から第２の距離のところに配置された実質的にシリコン・ゲルマニウムからなる一段高い格子不整合半導体層によって、前記ＰＦＥＴの前記チャネル領域には第１の応力が加えられているが、前記ＮＦＥＴの前記チャネル領域には加えられておらず、前記シリコン・ゲルマニウムが、式ＳｉｘＧｅｙに基づく組成を有し、ｘおよびｙが、それぞれ少なくとも１パーセントである百分率であり、ｘ＋ｙが１００パーセントである集積回路構造体。
【請求項１３】
ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を含む集積回路構造体を製造する方法において、前記ＮＦＥＴおよび前記ＰＦＥＴがそれぞれ、第１の半導体の単結晶領域内に配置されたチャネル領域を有し、前記ＰＦＥＴの前記チャネル領域には第１の大きさの応力が加えられるが、前記ＮＦＥＴの前記チャネル領域には前記第１の大きさの応力が加えられない方法であって、
第１の半導体の単結晶領域の上に、前記単結晶領域の主表面上に形成されたゲート誘電体の上に重なるゲート導体と、前記ゲート導体の側壁に形成された第１の材料を含む第１のスペーサとをそれぞれが有するＰＦＥＴゲート・スタックおよびＮＦＥＴゲート・スタックを形成すること、
前記ＰＦＥＴゲート・スタックおよび前記ＮＦＥＴゲート・スタックの前記第１のスペーサの側壁に、第２の材料を含む第２のスペーサを形成すること、
前記ＮＦＥＴゲート・スタックの前記第２のスペーサから前記第２の材料が除去されることを防ぎつつ、前記ＰＦＥＴゲート・スタックの前記第２のスペーサから前記第２の材料の部分を、前記第１の材料に対して選択的に除去すること、
その後、前記第１の半導体の前記単結晶領域の露出した領域上に、前記第１の半導体とは格子不整合の第２の半導体の層を成長させて、前記ＰＦＥＴの前記チャネル領域には第１の大きさの応力が加えられるが、前記ＮＦＥＴの前記チャネル領域には前記第１の大きさの応力が加えられないようにすること、
前記ＰＦＥＴのソースおよびドレイン領域を製作し、前記ＮＦＥＴのソースおよびドレイン領域を製作すること
を含む方法。
【請求項１４】
前記ＰＦＥＴがさらに、前記主表面のレベルよりも上方の前記第２の半導体の前記層に形成された一段高いソースおよびドレイン領域を含む、請求項１３に記載の方法。
【請求項１５】
前記ＮＦＥＴがさらに、前記主表面のレベルよりも上方の前記第２の半導体の前記層に形成された一段高いソースおよびドレイン領域を含む、請求項１４に記載の方法。
【請求項１６】
前記ＮＦＥＴの前記ソースおよびドレイン領域が前記第１の半導体の前記層に形成される、請求項１４に記載の方法。
【請求項１７】
前記ＮＦＥＴの前記一段高いソースおよびドレイン領域が、前記第１および第２のスペーサによって前記ＮＦＥＴゲート・スタックから離隔される、請求項１５に記載の方法。
【請求項１８】
前記ＰＦＥＴおよび前記ＮＦＥＴの前記一段高いソースおよびドレイン領域に自己整合シリサイド（サリサイド）を形成することをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記ＰＦＥＴおよび前記ＮＦＥＴの前記ゲート導体のポリシリコン部分の上に自己整合シリサイド（サリサイド）を形成することをさらに含む、請求項１８に記載の方法。
【請求項２０】
前記シリサイドがコバルト・シリサイドを含む、請求項１９に記載の方法。
【請求項２１】
前記第１の半導体がシリコンを含み、前記第２の半導体がシリコン・ゲルマニウムを含み、前記シリコン・ゲルマニウムが、少なくとも１パーセントのゲルマニウム含量を有する、請求項１３に記載の方法。
【請求項２２】
前記格子不整合の第２の半導体が圧縮応力を加える、請求項２１に記載の方法。
【請求項２３】
前記第１のスペーサを形成する前に、前記ＰＦＥＴゲート・スタックおよび前記ＮＦＥＴゲート・スタックのゲート導体によってマスクされた前記単結晶領域の区域にハロー注入することをさらに含む、請求項１３に記載の方法。
【請求項２４】
前記第１のスペーサを形成する前に、前記ＰＦＥＴゲート・スタックおよび前記ＮＦＥＴゲート・スタックのゲート導体によってマスクされた前記単結晶領域の区域に拡張注入することをさらに含む、請求項１３に記載の方法。
【請求項２５】
前記第２のスペーサから前記第２の材料の部分を除去する前に、前記第２のスペーサの側壁に第３のスペーサを形成することをさらに含み、前記第３のスペーサの前記側壁が、前記ＰＦＥＴの前記ソースおよびドレイン領域と前記チャネル領域との間の間隔を画定する、請求項１９に記載の方法。
【請求項２６】
前記ＰＦＥＴゲート・スタックから前記第２のスペーサの前記部分を除去するときに、パターン形成されたブロック・マスクによって、前記ＮＦＥＴゲート・スタック上に形成された前記第１および第２のスペーサを保護することをさらに含む、請求項２５に記載の方法。
【請求項２７】
第１の半導体の前記単結晶領域のＮＦＥＴ活性領域上に前記第２の半導体層が成長することを防ぐために、前記ＮＦＥＴ活性領域上にコーティングを形成することをさらに含む、請求項１３に記載の方法。
【請求項２８】
前記第２の半導体の前記層を選択的に成長させる、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の製造に関し、詳細には、格子不整合（ｌａｔｔｉｃｅ−ｍｉｓｍａｔｃｈｅｄ）エピタキシャル拡張（ｅｘｔｅｎｓｉｏｎ）領域ならびにソースおよびドレイン領域を有するひずみチャネル（ｓｔｒａｉｎｅｄ  ｃｈａｎｎｅｌ）相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ構造体およびその製造方法に関する。
【背景技術】
【０００２】
トランジスタの伝導チャネルにひずみを生じさせる十分な大きさの応力を伝導チャネルに加えると、トランジスタのキャリア移動度を大幅に増大させることができることは、理論的研究と実験的研究の両方で証明されている。応力は単位面積あたりの力として定義される。ひずみは、あるアイテムのある特定の寸法の方向に力が加えられたときの、その特定の寸法の最初の寸法に対するその寸法の変化、例えばあるアイテムの長さ方向に力が加えられたときの、最初の長さに対する長さの変化、として定義される無次元量である。ひずみは引張ひずみまたは圧縮ひずみであることができる。ｐ型電界効果トランジスタでは、圧縮縦応力、すなわち伝導チャネルの長さ方向の圧縮応力を加えると、ＰＦＥＴの駆動電流（ｄｒｉｖｅ  ｃｕｒｒｅｎｔ）を増大させることが知られている伝導チャネルのひずみが生じる。しかし、その同じ応力がＮＦＥＴの伝導チャネルに加えられた場合にはＮＦＥＴの駆動電流は低下する。
【０００３】
ＮＦＥＴの伝導チャネルに引張縦応力を加え、ＰＦＥＴの伝導チャネルに圧縮縦応力を加えることによって、ＮＦＥＴおよびＰＦＥＴの性能を向上させることが提案されている。このような提案は、チップのＰＦＥＴ部分をマスクし、ＰＦＥＴの伝導チャネルの近くの浅いトレンチ分離領域に使用する材料を変更して、ＰＦＥＴの伝導チャネルに所望の応力を加えるマスクド・プロセスに焦点を合わせている。次いで、チップのＮＦＥＴ部分をマスクし、ＮＦＥＴの伝導チャネルの近くの浅いトレンチ分離領域に使用する材料を変更して、ＮＦＥＴの伝導チャネルに所望の応力を加える別個のステップが実行される。他の提案は、スペーサ・フィーチャ内に存在する固有の応力を調節することに集中したマスクド・プロセスを含む。
【０００４】
シリコン・ゲルマニウムは、ひずみシリコン・トランジスタ・チャネルの形成に使用すると望ましい格子不整合半導体である。ひずみは、第１の半導体と第２の半導体とが互いに格子不整合であるときに第１の半導体の単結晶の上に第２の半導体を成長させたときに生み出される。シリコンとシリコン・ゲルマニウムは互いに格子不整合であり、そのため一方を他方の上に成長させると、それぞれの内部に引張または圧縮ひずみが生じる。
【０００５】
シリコン上には、シリコンの結晶構造と整合した結晶構造を有するシリコン・ゲルマニウムがエピタキシャル成長する。しかし、シリコン・ゲルマニウムは通常、シリコンよりも大きな結晶構造を有するため、エピタキシャル成長させたシリコン・ゲルマニウムは内部で圧縮される。
【０００６】
ひずみシリコンを使用する他の提案では、基板が、非常に厚いシリコン・ゲルマニウム層を含む。あるいは、バルク基板が単結晶シリコン・ゲルマニウムからなる。シリコン・ゲルマニウム層内に形成する転位によってひずみが解放されるため、このシリコン・ゲルマニウム層または基板はいずれも、応力緩和層（ｒｅｌａｘｅｄ  ｌａｙｅｒ）として知られている。単結晶ＳｉＧｅの応力緩和層の上に単結晶シリコン層をエピタキシャル成長させると、エピタキシャル成長させたシリコン結晶層内に引張ひずみが生み出される。その結果、電子移動度が向上し、これによってＮＦＥＴの性能が向上する。
【０００７】
しかし、このような技法は、ＳｉＧｅが応力緩和されていることを要求し、このことはＳｉＧｅ層が非常に厚いこと、すなわち厚さが少なくとも０．５から１．０μｍであることを要求する。正孔移動度の向上を得ることは難しい。なぜなら、そうするためには、ＳｉＧｅ層のゲルマニウムの割合を大きくする必要があるからである。ゲルマニウムの割合を大きくすると、ＳｉＧｅ結晶内に過度の転位が生じる恐れがあり、これによって歩留りの問題が生じる。さらに、処理コストがひどく高いものになる可能性もある。
【０００８】
傾斜Ｇｅ濃度法（ｇｒａｄｅｄ  Ｇｅ  ｃｏｎｃｅｎｔｒａｔｉｏｎ  ｍｅｔｈｏｄ）、化学機械研磨法などの他の技法も、これらの膜の品質を向上させるために使用される。しかし、それらの技法では、高コストおよび高欠陥密度が問題となる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、厚いＳｉＧｅ結晶領域を使用せずにＰＦＥＴのチャネル領域内にひずみを生じさせることが望ましい。ＰＦＥＴのソースおよびドレイン領域にエピタキシャル成長させたＳｉＧｅ膜を使用してデバイスのチャネル領域内に所望のひずみを生み出すことが望ましい。
【００１０】
さらに、ＳｉＧｅ膜が望ましい大きな応力を加えることができるようにし、ＳｉＧｅ膜が応力緩和膜になることを防ぐため、ＳｉＧｅ膜を十分に薄く形成することが望ましい。
【００１１】
さらに、ＰＦＥＴのソースおよびドレイン領域内にＳｉＧｅエピタキシャル層を成長させることによって、ＰＦＥＴのチャネル領域の正孔移動度を増大させる圧縮ひずみを生み出すことが望ましい。
【００１２】
さらに、ゲート誘電体のレベルよりも高く延び、ＰＦＥＴのチャネル領域内に望ましいひずみを生み出すために格子不整合半導体を含む、一段高いソースおよびドレイン領域を形成するプロセスを提供することが望ましい。
【００１３】
さらに、ＰＦＥＴのチャネル領域には所望のひずみを生み出すが、ＮＦＥＴのチャネル領域には同じひずみを生じさせないプロセスを提供することが望ましい。
【００１４】
さらに、ＰＦＥＴのチャネル領域の近くのＰＦＥＴのソースおよびドレイン領域内に格子不整合半導体層を形成し、同時に、この格子不整合半導体層が同じ集積回路のＮＦＥＴのチャネル領域の近くに形成されないようにする構造体およびその製造方法を提供することが望ましい。
【００１５】
さらに、ＰＦＥＴのチャネル領域の近くのＰＦＥＴの拡張領域内に格子不整合半導体層を形成し、同時に、この格子不整合半導体層が同じ集積回路のＮＦＥＴのチャネル領域の近くの領域内には形成されないようにする構造体およびその製造方法を提供することが望ましい。
【課題を解決するための手段】
【００１６】
本発明の一態様によれば、ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を含む相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを有する集積回路が提供される。ＮＦＥＴおよびＰＦＥＴはそれぞれ、第１の半導体の単結晶層内に配置されたチャネル領域を有し、ＰＦＥＴのチャネル領域には第１の大きさの応力が加えられているが、ＮＦＥＴのチャネル領域には加えられていない。この応力は、第１の半導体とは格子不整合の第２の半導体の層によって加えられる。この第２の半導体の層は、ＰＦＥＴのソースおよびドレイン領域の中の、ＰＦＥＴのチャネル領域から第１の距離のところに形成されている。この第２の半導体の層は、ＮＦＥＴのソースおよびドレイン領域の中の、ＮＦＥＴのチャネル領域から第２の距離のところにも形成されており、第２の距離は第１の距離よりも大きい。
【００１７】
本発明の他の態様によれば、ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を含む集積回路を製造する方法が提供される。ＮＦＥＴおよびＰＦＥＴはそれぞれ、第１の半導体の単結晶領域内に配置されたチャネル領域を有し、ＰＦＥＴのチャネル領域には第１の大きさの応力が加えられるが、ＮＦＥＴのチャネル領域にはこの第１の大きさの応力が加えられない。
【００１８】
この方法の好ましい一態様によれば、第１の半導体の単結晶領域の上に、この第１の半導体の単結晶領域の主表面上に形成されたゲート誘電体の上に重なるゲート導体と、ゲート導体の側壁に形成された第１の材料を含む第１のスペーサとをそれぞれが有するＰＦＥＴゲート・スタックおよびＮＦＥＴゲート・スタックが形成される。ＰＦＥＴゲート・スタックおよびＮＦＥＴゲート・スタックの第１のスペーサの側壁に、第２の材料を含む第２のスペーサが形成される。次いで、ＮＦＥＴゲート・スタックの第２のスペーサから第２の材料が除去されることを防ぎつつ、ＰＦＥＴゲート・スタックの第２のスペーサから第２の材料の部分が、第１の材料に対して選択的に除去される。その後、第１の半導体の単結晶領域の露出した領域上に、第１の半導体とは格子不整合の第２の半導体の層を成長させて、ＰＦＥＴのチャネル領域には第１の大きさの応力が加えられるが、ＮＦＥＴのチャネル領域にはこの第１の大きさの応力が加えられないようにする。ＰＦＥＴおよびＮＦＥＴを完成させるために、ソースおよびドレイン領域が製作される。
【発明を実施するための最良の形態】
【００１９】
図１に、本発明の一実施形態に基づくｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を示す。図１に示すとおり、ＮＦＥＴ１０およびＰＦＥＴ２０は基板１６の単結晶半導体領域１４に製造されている。基板１６はバルク基板とすることも、好ましくは、シリコン・オン・インシュレータ（ＳＯＩ）基板など、絶縁層１８の上に比較的に薄い半導体単結晶領域が形成されたセミコンダクタ・オン・インシュレータ基板とすることもできる。このようなＳＯＩ基板に電界効果トランジスタ（ＦＥＴ）を形成すると、トランジスタのチャネル領域とバルク基板の間の接合容量が排除されるため、ＳＯＩ基板を使用しない場合よりも高速なスイッチング動作がしばしば達成される。基板は単結晶シリコン領域１４を含むことが好ましく、絶縁層１８の上に単結晶シリコン領域１４を有するＳＯＩ基板であることがより好ましい。
【００２０】
この実施形態および後続の実施形態において説明するとおり、実質的にシリコンなどの第１の半導体からなることが好ましい基板の単結晶領域内に配置されたチャネル領域を有するＮＦＥＴおよびＰＦＥＴトランジスタの製造を参照する。第１の半導体はシリコンであることが好ましいので、格子不整合の第２の半導体は、シリコン・ゲルマニウム、炭化シリコンなどの異なる半導体であることが好ましく、シリコン・ゲルマニウム（ＳｉｘＧｅｙ）であることがより好ましい。ここでｘおよびｙは百分率であり、ｘ＋ｙは１００パーセントである。ｘとｙの間の変動の範囲は相当に大きくすることができ、例示的にｙは１％から９９％まで変化し、その場合、ｘは結果的に９９％と１％の間で変化する。
【００２１】
しかし、本発明は、純粋なシリコン結晶内にトランジスタを製造することに限定されない。基板１４の単結晶領域は実質的に、第１の式Ｓｉｘ１Ｇｅｙ１に基づく割合のシリコン・ゲルマニウムからなることができ、ｘ１およびｙ１は百分率であり、ｘ１＋ｙ１＝１００％であり、第２の半導体層は実質的に、第２の式Ｓｉｘ２Ｇｅｙ２に基づく異なる割合のシリコン・ゲルマニウムからなり、ｘ２およびｙ２は百分率であり、ｘ２＋ｙ２＝１００％であり、ｘ１とｘ２は等しくなく、ｙ１とｙ２は等しくない。第１の半導体とは格子不整合の第２の半導体は、ＰＦＥＴのチャネル領域の近くのＰＦＥＴのソースおよびドレイン領域内にエピタキシャル成長によって形成され、同時に、この格子不整合の第２の半導体は、ＮＦＥＴのチャネル領域の近くには形成されない。
【００２２】
図２は、本発明の実施形態の構造および方法が拠って立つ原理を理解する一助を提供する。図２は、関心の単結晶シリコン領域から横方向に変位した薄いシリコン・ゲルマニウム・エピタキシャル層によってこの関心の領域内に誘発される圧縮応力の大きさを示すグラフである。図２の曲線は、エピタキシャル層内のゲルマニウムのさまざまな濃度百分率ごとに、関心領域の縁からの横方向変位に対してマップされた圧縮応力の大きさを表している。
【００２３】
図２に示すとおり、Ｇｅ百分率３７．５％を有するＳｉＧｅ層は、横方向変位１０ｎｍにおいて単結晶シリコンの領域に３５０ＭＰａの応力をかける。しかし、ＳｉＧｅ層からの横方向変位が増大するにつれて、応力の大きさは急速に低下する。同じＧｅ百分率３７．５％で見ると、応力は横方向変位３０ｎｍで１５０ＭＰａまで低下する。これよりも小さな百分率を有するＳｉＧｅ層もグラフに示されている。Ｇｅ百分率６．２５％を有するＳｉＧｅ層は、横方向変位１０ｎｍにおいて単結晶シリコンの領域に７５ＭＰａの応力をかける。しかし、横方向変位３０ｎｍで加えられる応力は約３０ＭＰａまで低下する。グラフの残りの曲線は、チャネル内に誘発される応力がＧｅ含量の増大につれて増大することを示している。
【００２４】
本明細書に記載された実施形態は、横方向変位の増大に伴う応力の急速な低下を利用して、ひずみ誘発性格子不整合ソースおよびドレイン領域をチャネル領域の近くに有するＰＦＥＴを形成する。一方、ひずみ誘導性格子不整合ソースおよびドレイン領域をチャネル領域の近くに持たないＮＦＥＴが形成される。
【００２５】
本発明の教示は、組成ＡｌＡＩｎＢＧａＣＡｓＤＰＥＮＦを有するIII−Ｖ族化合物半導体など他のタイプの半導体のトランジスタの製造に適用されることを理解されたい。ここでＡ、Ｂ、Ｃ、Ｄ、ＥおよびＦは、半導体結晶中のそれぞれの元素Ａｌ、Ｉｎ、Ｇａ、Ａｓ、ＰおよびＮの百分率をそれぞれ表し、これらの百分率は合計すると１００になる。ガリウム・ヒ素（ＧａＡｓ）、インジウム・リン（ＩｎＰ）、ガリウム窒素（ＧａＮ）およびＩｎＧａＡｓＰはこのような半導体の一般的な例である。
【００２６】
図１に示すとおり、ＰＦＥＴ２０は、ゲート誘電体２７と接触した濃くドープされたポリシリコン２６の下層を含むことが好ましいゲート導体の下に配置されたチャネル領域２２を含む。ゲート誘電体２７は、単結晶半導体領域１４上に熱成長させた二酸化シリコン層であることが好ましい。ソースおよびドレイン領域２４に隣接して、チャネル領域２２の近くに、ハロー（ｈａｌｏ）領域２３および拡張（ｅｘｔｅｎｓｉｏｎ）領域２５が配置されていることが好ましい。
【００２７】
ゲート導体のポリシリコン下層２６は、約１０１９ｃｍ−３の濃度に濃くドープされていることが好ましい。動作中にＰＦＥＴがターンオンされたときに存在するｐ型伝導チャネルの仕事関数を整合させるため、ＰＦＥＴ２０のポリシリコン層２６はホウ素などのｐ型ドーパントを含むことが好ましい。ゲート導体はさらに、ポリシリコン部分２６の上に配置された低抵抗部分２８を含むことが好ましい。低抵抗部分２８は、ポリシリコン部分２６よりもはるかに小さい抵抗を有し、好ましくは金属または金属のシリサイド（ｓｉｌｉｃｉｄｅ）、あるいはその両方を含む。好ましい一実施形態では、低抵抗部分２８が、自己整合プロセスによって形成されたシリサイド（「サリサイド（ｓａｌｉｃｉｄｅ）」）を含み、このシリサイドは、タングステン、チタンおよびコバルトを含む適当な金属のシリサイドである。ただし適当な金属はこれらに限定されるわけではない。このシリサイドがコバルトの化合物（ＣｏＳｉ２）であるとより好ましい。
【００２８】
ゲート導体はあるいは、ゲート誘電体２７と接触したポリシリコン層の代わりに金属層を含むことができ、この金属層は、トランジスタのソースおよびドレイン領域の高温処理が完了した後に置換ゲート（ｒｅｐｌａｃｅｍｅｎｔ  ｇａｔｅ）として形成されたものであることが好ましい。
【００２９】
単結晶シリコン領域１６には、第１のスペーサの対、第２のスペーサ３２の対および第３のスペーサ３４の対によってそれぞれＮＦＥＴ１０およびＰＦＥＴ２０のチャネル領域１２２および２２から離隔されたＮＦＥＴ１０およびＰＦＥＴ２０のソースおよびドレイン領域２４が形成されている。ＮＦＥＴ１０のソースおよびドレイン領域２４の上には、シリコン・ゲルマニウム・エピタキシャル層３９と低抵抗層４０とを含む一段高い一対のソース−ドレイン領域３６が配置されている。ＰＦＥＴ２０のソースおよびドレイン領域２４の上には、シリコン・ゲルマニウム層３８と低抵抗層４０とを含む一段高い一対のソース−ドレイン領域３６が配置されている。この低抵抗層は、シリコン・ゲルマニウム層３８、３９上に付着され、後にこのシリコン・ゲルマニウムと反応してシリサイドを形成した金属から自己整合的に形成されたシリサイド、すなわち「サリサイド」であることが好ましい。このシリサイドは、タングステン、チタンおよびコバルトを含む適当な金属の化合物とすることができる。ただし適当な金属これらに限定されるわけではない。このシリサイドがコバルトのシリサイド、すなわちＣｏＳｉ２であるとより好ましい。
【００３０】
図１に示すように、シリコン・ゲルマニウム層３８は、ＰＦＥＴ２０の第２および第３のスペーサ３２および３４の下を、第１のスペーサ３０の側壁まで横方向に延びている。このようにすると、シリコン・ゲルマニウム・エピタキシャル層３８が、ＰＦＥＴのチャネル領域２２の近くに配置されて、チャネル領域２２内の正孔移動度に有利に働くことができる圧縮応力を加える。エピタキシャル層３８がチャネル領域２２に望ましい大きさの応力を加えるようにするため、第１のスペーサ３０の幅は１０ｎｍ以下であることが好ましい。
【００３１】
ＰＦＥＴ２０とは対照的に、ＮＦＥＴ１０のエピタキシャル層３９は、少なくとも第１および第２のスペーサ３０、３２の幅をまたぐ距離だけ、チャネル領域１２２から横方向に変位している。このようにすると、シリコン・ゲルマニウム・エピタキシャル層３９が、ＮＦＥＴ性能に有害な影響を及ぼすほどＮＦＥＴのチャネル領域１２２の近くには配置されない。
【００３２】
図３から図１２に、本発明の一実施形態に基づくＣＭＯＳ製造プロセスの諸段階を示す。この実施形態に基づく処理の結果、ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）が形成される。ＰＦＥＴでは、格子不整合半導体層によって、第１の大きさの応力がチャネル領域に加えられる。一方、ＮＦＥＴのチャネル領域の近くには格子不整合半導体層が位置しないため、ＮＦＥＴのチャネル領域にはこの第１の大きさの応力が加えられない。このようにすると、ＰＦＥＴのキャリア移動度の増大が達成され、同時に、ＮＦＥＴの望ましい性能が維持される。
【００３３】
図３に、本発明の一実施形態に基づくＰＦＥＴおよびＮＦＥＴを形成する処理の一段階を示す。図３に示すように、基板の単結晶半導体領域１４の上に、ＰＦＥＴゲート・スタック４４およびＮＦＥＴゲート・スタック４５が形成される。単結晶領域１４は実質的に、前述の第１の半導体材料からなる。ＰＦＥＴゲート・スタック４４は、単結晶領域１４の上に重なるゲート誘電体２７と、このゲート誘電体と接触した、ポリシリコンを含むことが好ましいゲート導体層２６と、実質的に窒化シリコンからなることが好ましい絶縁キャップ５０とを含む。ＮＦＥＴゲート・スタック４５は、単結晶領域１４の上に重なるゲート誘電体２７と、ゲート誘電体２７と接触した、ポリシリコンを含むことが好ましいゲート導体層２６と、実質的に窒化シリコンからなることが好ましい絶縁キャップ５０とを含む。
【００３４】
一実施形態では、この段階ですでに、ＰＦＥＴゲート・スタックおよびＮＦＥＴゲート・スタックのゲート導体２６が、望ましい仕事関数を与える所望のドーパント型および濃度を有する。例えば、ＰＦＥＴゲート・スタック４４がｐ＋ドープされたゲート導体層２６を有し、ＮＦＥＴゲート・スタック４５がｎ＋ドープされたゲート導体層２６を有する。
【００３５】
次に、図４に示すように、ＮＦＥＴゲート・スタック４５の下のチャネル領域１２２内へ注入が深く侵入し過ぎないようにするためのマスクとしてＮＦＥＴゲート・スタック４５を使用して、ＮＦＥＴゲート・スタック４５に隣接した単結晶領域１４の活性領域への拡張注入（ｅｘｔｅｎｓｉｏｎ  ｉｍｐｌａｎｔ）およびハロー注入（ｈａｌｏ  ｉｍｐｌａｎｔ）が実行されることが好ましい。このような注入の間、ＰＦＥＴゲート・スタック４４に隣接した活性領域は、フォトレジスト材料を含むことが好ましいブロック・マスク４２などによって注入が防がれる。
【００３６】
次に、図５に示すように、ブロック・マスク４２が除去され、ＰＦＥＴゲート・スタック２５およびＮＦＥＴゲート・スタック４５の側壁に、第１のスペーサ３０の対が形成される。スペーサ３０は、窒化シリコンなどの付着された窒化物から形成され、薄いことが好ましく、例えば厚さが３ｎｍから２０ｎｍ、より好ましくは５ｎｍから１５ｎｍ、最も好ましくは約１０ｎｍであることが好ましい。
【００３７】
次に、図６に示すように、ＰＦＥＴゲート・スタック４４の下のチャネル領域２２の中へ注入が深く侵入し過ぎないようにするためのマスクとしてＰＦＥＴゲート・スタック４４を使用して、ＰＦＥＴゲート・スタック４４に隣接した単結晶領域１４の活性領域への拡張注入およびハロー注入が実行されることが好ましい。このような注入の間、ＮＦＥＴゲート・スタック４５に隣接した活性領域は、フォトレジスト材料を含むことが好ましいブロック・マスク４３などによって注入が防がれる。
【００３８】
その後、図７に示すように、ブロック・マスク４３が除去され、ＰＦＥＴゲート・スタック４４およびＮＦＥＴゲート・スタック４５の上に厚い共形の材料層４６が付着される。共形材料層４６は、事実上、導電層やまたは半導電層ではなく絶縁層でなければならない。共形材料層４６は酸化物、好ましくは二酸化シリコンを含むことが好ましく、テトラエチルオルトシリカート（ＴＥＯＳ）などの前駆物質から低温で付着されることが好ましい。以下、この層４６の材料を「酸化物」と呼ぶ。
【００３９】
次に、図８に示すように、好ましくは窒化物材料を含み、より好ましくは窒化シリコンである追加のスペーサすなわち第３のスペーサ４８の対が、ＰＦＥＴゲート・スタック４４およびＮＦＥＴゲート・スタック４５の両方の酸化層４６の上に形成される。このプロセスは、窒化シリコンの共形層を付着させ、次いでこの構造を反応性イオンエッチング（ＲＩＥ）などによって垂直にエッチングして、酸化層４６の側壁にスペーサ４８が残り、水平面から共形の窒化層が除去されるようにすることによって実行されることが好ましい。
【００４０】
次に、図９に示すように、窒化物スペーサ４８が所定の位置に配置された後に、窒化物に対して選択的なＲＩＥなどによってこの構造の上面の酸化層４６が、ＰＦＥＴゲート・スタック４４およびＮＦＥＴゲート・スタック４５の両方の絶縁キャップ５０のレベルまでエッチングされる。このようなエッチングの間に、それぞれのＰＦＥＴゲート・スタック４４およびＮＦＥＴゲート・スタック４５の窒化物スペーサ４８を越えて延びる単結晶領域１４の領域からも酸化層４６が除去される。このようなエッチングの間、窒化物スペーサ４８は構造の側壁をエッチングされることから保護し、絶縁キャップ５０は、ＰＦＥＴゲート・スタックおよびＮＦＥＴゲート・スタックのゲート導体２６を、損傷またはエッチング、あるいはその両方から保護する。
【００４１】
その後、図１０に示すように、ＮＦＥＴゲート・スタック４５を含む領域の上にブロック・マスク５２が再びかけられ、ＰＦＥＴゲート・スタック４４は露出したまま残される。ブロック・マスク５２はフォトレジスト材料を含むことが好ましい。ブロック・マスク５２が所定の位置に配置された後、窒化物に対して選択的な等方性の湿式化学エッチングなどによって、ＰＦＥＴゲート・スタック４４に付着した酸化層４６がアンダーカットされる。これにより、図１０に示された外観を有する酸化層４６が得られる。このエッチングの結果、単結晶半導体領域１４の主表面５４が露出される。
【００４２】
その後、図１１に示すように、第１の半導体とは格子不整合の第２の半導体の単結晶層が、単結晶半導体領域１４の主表面にエピタキシャル成長される。図１に関して先に説明したとおり、単結晶半導体領域１４がゲルマニウムを含むか否かに関わらず、第２の半導体は、単結晶半導体領域１４のゲルマニウム百分率よりも高いゲルマニウム百分率を有するシリコン・ゲルマニウムであることが好ましい。ＰＦＥＴ領域ではこの層３８が、酸化層４６のアンダーカットされた部分５６の下に形成され、そのため、第１の窒化物スペーサ３０だけによってチャネル領域２２から横方向に離隔されている層３８は、ＰＦＥＴ２０のチャネル領域２２の近くで圧縮応力を加える。
【００４３】
一方、ＮＦＥＴでは、圧縮応力がＮＦＥＴの電子移動度の妨げとなるため、ゲート導体２６の近くにはシリコン・ゲルマニウム層３９が形成されず、そのため、層３９がＮＦＥＴのチャネル領域１２２に加える圧縮応力は、ＰＦＥＴのチャネル領域２２に加えられる圧縮応力ほどには大きくない。しかし、この応力を誘発する格子不整合半導体層が、ＮＦＥＴ１０のチャネル領域１２２から十分な距離だけ変位されている場合には、図２に関して先に説明したとおり、その圧縮応力を許容することができる。さらに、スペーサ３０および酸化層４６のパラメータを調整して、ＮＦＥＴ内の電子移動度を向上させる小さな逆応力（ｃｏｕｎｔｅｒ  ｓｔｒｅｓｓ）を加えることもできる。このような逆応力は、シリコン・ゲルマニウム層３９によってＮＦＥＴチャネル領域１２２内に加えられた小さな圧縮応力の効果に対抗する小さな引張応力として加えられるだろう。
【００４４】
この実施形態の最終処理段階が図１に示されている。この処理段階の間に、ゲート導体２６、第１のスペーサ３０、第２のスペーサ３２および第３のスペーサ３４を含むＰＦＥＴゲート・スタック構造４４をマスクとして使用して、単結晶領域１４の中にＰＦＥＴ２０のソースおよびドレイン領域２４が注入される。その間、ＮＦＥＴ１０の領域はブロック・マスク（図示せず）によってこの注入から保護される。好ましくは別個の注入ステップにおいて、ゲート導体２６、第１のスペーサ３０、第２のスペーサ３２および第３のスペーサ３４を含むＮＦＥＴゲート・スタック４５をマスクとして使用して、単結晶領域１４の中にＮＦＥＴ１０のソースおよびドレイン領域２４が注入される。その間、ＰＦＥＴ２０は、ブロック・マスク（図示せず）によってこの注入から保護される。その後、注入されたソースおよびドレイン領域２４をアニールし、注入されたドーパントを所望の深さおよび横方向の寸法まで駆動するための高温処理を実行することができる。
【００４５】
この時に、ＰＦＥＴゲート・スタック４４およびＮＦＥＴゲート・スタック４５から窒化物絶縁キャップ５０が除去される。次いで、図示の構造の上にシリサイド形成金属を付着させ、次いでこれを、これと接触したポリシリコン・ゲート導体２６の半導体材料およびやはりこれと接触したシリコン・ゲルマニウムの層３８および３９と高温処理によって反応させて、自己整合シリサイド（「サリサイド」）４０を形成することが好ましい。あるいは、ソースおよびドレイン領域２４の高温アニールに続いて、スペーサ３０、３２間の窒化物絶縁キャップ５０およびポリシリコン・ゲート導体２６を、窒化物および酸化物に対して選択的なＲＩＥなどによって除去し、その位置に金属置換ゲートを形成することもできる。このような代替プロセスでは、以前に形成されたゲート誘電体が、ポリシリコンＲＩＥのエッチング・ストップ層、すなわち犠牲層として機能することが好ましい。ポリシリコン・ゲート２６のＲＩＥ除去後に、最初に形成されたゲート誘電体は、ＲＩＥ中のその層の損傷のため除去される。その後、除去された第１のゲート誘電体によって以前占められていた位置に、第２のゲート誘電体２７が付着される。次いで、それによってスペーサ３０、３２間に形成された開口の中に金属ゲート導体が、単結晶シリコン・ゲルマニウム層３８、３９の共形層として付着される。このような方法では、ＰＦＥＴ２０およびＮＦＥＴ１０の処理を実質的に完了した後に金属置換ゲートが形成される。
【００４６】
本発明に従って形成されたＰＦＥＴ２２０およびＮＦＥＴ２１０の他の実施形態を図１２に示す。この実施形態では、シリサイド化された一段高いソースおよびドレイン領域２２４をＮＦＥＴ２１０のチャネル領域から望ましい距離だけ変位させ、シリサイド化された一段高いソースおよびドレイン領域２２４をＰＦＥＴ２２０のチャネル領域から望ましい距離だけ変位させるために、ＮＦＥＴ２１０では４対のスペーサが利用される。図１２に示すとおり、ＰＦＥＴの格子不整合半導体層２３８は、単結晶半導体領域２１４と接触した、ＰＦＥＴのチャネル領域３２２に近い一段高い層として形成されている。ＮＦＥＴ２１０では、格子不整合半導体層２３９が一段高い層として形成されているが、この層は、層２３９とチャネル領域２２２の間の追加のスペーサ２３１の存在によって、ＮＦＥＴ２１０のチャネル領域２２２の近くには形成されていない。この実施形態では、層２３９、２３８によって、ＮＦＥＴとＰＦＥＴのチャネル領域２２２、３２２に異なる大きさの圧縮応力が加えられる。
【００４７】
この実施形態では、第２のスペーサ２３１の幅２４０に基づいて、ＮＦＥＴ２１０のチャネル領域内に生み出されるひずみの量を調整することができる。先に論じたとおり、ＮＦＥＴ２１０のチャネル領域２２２からの層２３９の横方向変位が大きいほど、ＮＦＥＴのチャネル領域２２２内に生み出されるひずみは小さくなる。小さなひずみは、大きなひずみに比べて、ＮＦＥＴ２１０の電子移動度に及ぼす否定的な影響が小さい。この実施形態では、実質的に窒化シリコンなどの材料からなる適当なサイズのスペーサを使用することによって、このような小さいひずみを達成することができる。
【００４８】
スペーサ２３１は、付着された共形の窒化シリコン材料の厚さによって決まる幅２４０を有する。ＮＦＥＴ２１０のチャネル領域２２２においてよりいっそう小さなひずみが必要な場合には、この窒化シリコン層をより厚く付着させることによって、窒化シリコン・スペーサ２３１の厚さをより厚くすることができる。
【００４９】
次に、この実施形態の製造の諸段階を図１３から図１８に関して説明する。図１３に示すように、ＰＦＥＴゲート・スタック２４４およびＮＦＥＴゲート・スタック２４５はそれぞれ、単結晶シリコン領域などの基板の単結晶半導体領域２１４上の熱成長させた酸化物であることが好ましいゲート誘電体２２７の上に重なるポリシリコン・ゲート２２６含む。ポリシリコン・ゲート２２６の上には絶縁キャップ２５０がある。ゲート・スタック構造２４４、２４５をパターン形成し、エッチングした後のポリシリコン・ゲート２２６の側壁には第１のスペーサ２３０の対が形成される。これらの第１のスペーサ２３０は薄いことが好ましく、厚さが３ｎｍから２０ｎｍ、より好ましくは５ｎｍから１５ｎｍ、最も好ましくは約１０ｎｍであることが好ましい。
【００５０】
スペーサ２３０を形成した後、これらのスペーサに隣接したＰＦＥＴ２２０およびＮＦＥＴ２１０のソースおよびドレイン領域（図示せず）へのハロー・イオン注入および拡張イオン注入が、好ましくはＮＦＥＴ領域にブロック・マスクをかけ、その間にＰＦＥＴ領域に注入し、次いでＰＦＥＴ領域にブロック・マスクをかけ、その間にＮＦＥＴ領域に注入することによって実行される。その後、図１４および１５に示すように、第１のスペーサ２３０の対の側壁に第２のスペーサ２３１の対が形成される。これは、窒化シリコンなどの共形材料を付着させ、その後にＲＩＥなどによってこの構造を垂直にエッチングして、図１５に示した構造を得ることによって実行される。
【００５１】
その後、図１６に示すように、ＮＦＥＴゲート・スタック２４５およびその隣接領域の上にブロック・マスク２４３がかけられる。次いで、ＰＦＥＴゲート・スタック２４４から第２のスペーサ２３１が除去される。次に、図１７に示すように、基板の単結晶領域２１４の上にシリコン・ゲルマニウム２３８の層を選択的に成長させる。ＮＦＥＴゲート・スタック２４５の側壁に第２のスペーサ２３１が存在するため、シリコン・ゲルマニウムの層２３８は、ＰＦＥＴのチャネル領域３２２までの距離よりもより大きな距離（例えばスペーサ２３１の幅２４０）だけ、ＮＦＥＴのチャネル領域２２２から横方向に変位している。このようにすると、ＮＦＥＴ内の電子移動度にあまり大きな影響を及ぼすことなく、ＰＦＥＴ内の正孔移動度の増大が達成される。
【００５２】
次に、図１８に示すように、追加のスペーサ２３２および２３４が形成される。これらのスペーサ２３２および２３４は、最終的な一段高いシリサイド化されたソースおよびドレイン領域２２４（図１２）をＮＦＥＴおよびＰＦＥＴのチャネル領域２２２および３２２から離隔するために使用される。これらのスペーサ２３２、２３４はそれぞれ窒化物および酸化物を含むことが好ましい。スペーサ２３２は実質的に窒化物からなり、スペーサ２３４は実質的に酸化物からなることが好ましい。このプロセスの間に、追加のＲＩＥエッチングが実行され、図１８に示した構造を得る。最後に、ゲート・スタック２４４および２４５によって覆われていない層２３８の領域に、図１２に示すような自己整合シリサイド層２２４が形成される。
【００５３】
本発明の他の実施形態を図１９〜図２１に示す。図１２〜図１８に関して示した実施形態とは対照的にこの実施形態では、図１９に示すように、シリコン・ゲルマニウム層３３８がＮＦＥＴ構造３１０の部分を構成しない。層３３８はＰＦＥＴ構造３２０だけに配置される。こうすると、ＰＦＥＴ３２０のチャネル領域４２２には圧縮応力が加えられるが、ＮＦＥＴ３１０のチャネル領域４２３には加えられない。
【００５４】
ＰＦＥＴ３２０およびＮＦＥＴ３１０を製造するプロセスを図２０および図２１に示す。図２０に示すように、ＰＦＥＴゲート・スタック３４４およびＮＦＥＴゲート・スタック３４５が形成され、これらはそれぞれ、ゲート誘電体３２７の上に重なる、熱成長させた酸化物からなることが好ましいポリシリコン・ゲート３２６と、窒化シリコンを含むことが好ましい絶縁キャップ３５０と、窒化シリコンを含むことが好ましい第１のスペーサ３３０の対とを含む。この時に、ハロー注入および拡張注入を実行することができる。
【００５５】
その後に、共形材料層３６０が付着され、次いで、ＮＦＥＴゲート・スタック３４５に隣接した単結晶半導体領域３１４の活性領域だけを覆うようにパターン形成される。このような共形材料層は例示的に、酸化物または窒化物、あるいはこれらの組合せとすることができる。共形材料層３６０は窒化シリコンなどの窒化物を含むことが好ましい。その後、ＰＦＥＴゲート・スタック３４４に隣接した単結晶領域３１４の露出した活性領域上に、シリコン・ゲルマニウムなどの格子不整合半導体３３８をエピタキシャル成長させる。
【００５６】
その後、図２１に示すように、共形層３６０の上に追加の複数の絶縁層が付着され、次いでこれらの層がＲＩＥなどによって垂直にエッチングされて、スペーサ３３１および追加のスペーサ３３２、３３４が、例えば図１８に関して先に説明した方法で形成される。その後に、図１９に示すように、ＰＦＥＴ３２０とＮＦＥＴ３１０の両方に自己整合シリサイド領域３２４および４２４が、例えば図１２に関して先に説明した方法で形成されることが好ましい。
【００５７】
本発明を、その好ましい実施形態に関して説明してきたが、添付の請求項によってのみ限定される本発明の真の範囲および趣旨から逸脱することなく実施することができる多くの変更および改良を当業者は理解しよう。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態に基づくＰＦＥＴおよびＮＦＥＴを示す図である。
【図２】薄いシリコン・ゲルマニウム・エピタキシャル層によって関与の単結晶シリコン領域に誘発される圧縮応力の大きさを示すグラフである。
【図３】本発明の一実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図４】本発明の一実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図５】本発明の一実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図６】本発明の一実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図７】本発明の一実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図８】本発明の一実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図９】本発明の一実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図１０】本発明の一実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図１１】本発明の一実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図１２】本発明の一実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図１３】本発明の他の実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図１４】本発明の他の実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図１５】本発明の他の実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図１６】本発明の他の実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図１７】本発明の他の実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図１８】本発明の他の実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図１９】本発明のさらに他の実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図２０】本発明のさらに他の実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図２１】本発明のさらに他の実施形態に基づくＰＦＥＴおよびＮＦＥＴの製造の一段階を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
2007509486.tif 000024
2007509486.tif 000025