(57)【要約】  ダウンコンバータは、インタフェース部を含み、当該インタフェース部は、当該ダウンコンバータを、複数のスイッチ（１０４、１０５）と、それぞれのスイッチのドライバ回路からなる複数のドライバ回路（１０２、１０３）とに接続し、前記複数のドライバ回路と前記複数のスイッチとが、集積回路上で組み合わされている。前記複数のドライバ回路は、上側ドライバ回路（１０２）と下側ドライバ回路（１０３）とを含む。前記複数のドライバ回路が、前記複数のスイッチと共に集積されることで、寄生インダクタンス、特に電力供給の際の寄生インダクタンスが減少する。
2007509592.tif 000002
【特許請求の範囲】
【請求項１】
ダウンコンバータであって、
インタフェース部を備え、当該インタフェース部は、当該ダウンコンバータを、少なくとも１つのスイッチに接続し、各スイッチは、それぞれの電流ドライバ回路に接続されており、複数の前記電流ドライバ回路と複数の前記スイッチとが、共通の集積回路上に配置されている、ダウンコンバータ。
【請求項２】
前記少なくとも１つの電流ドライバ回路の各々は、高電流ドライバ回路であり、前記少なくとも１つのスイッチの各々は、パワースイッチである、請求項１に記載のダウンコンバータ。
【請求項３】
前記インタフェース部は、少なくとも１つのパワースイッチと共にモノリシックに集積されている、請求項１に記載のダウンコンバータ。
【請求項４】
前記ダウンコンバータは、上側電流ドライバを含み、前記上側電流ドライバは、上側パワースイッチに接続されている、請求項１に記載のダウンコンバータ。
【請求項５】
前記ダウンコンバータは、下側電流ドライバを含み、前記下側電流ドライバは、下側パワースイッチに接続されている、請求項１に記載のダウンコンバータ。
【請求項６】
前記上側電流ドライバは、レベルシフタに接続されている、請求項４に記載のダウンコンバータ。
【請求項７】
デコーダが、下側電流ブロックとレベルシフタとに接続されている、請求項５に記載のダウンコンバータ。
【請求項８】
前記上側電流ドライバは、ＣＭＯＳデバイスである、請求項４に記載のダウンコンバータ。
【請求項９】
前記下側電流ドライバは、ＣＭＯＳデバイスである、請求項５に記載のダウンコンバータ。
【請求項１０】
電流ドライバ回路とスイッチとの間の寄生インダクタンスが、約１ｎＨ程度又はそれ未満である、請求項１に記載のダウンコンバータ。
【請求項１１】
前記集積回路は、シリコンベースの集積回路である、請求項１に記載のダウンコンバータ。
【請求項１２】
前記集積回路は、ＳｉＧｅベースの集積回路である、請求項１に記載のダウンコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００２年１２月１０日に出願の、発明の名称「集積ハーフブリッジ回路」の米国仮出願６０／４３２３０２号に関連している。このように、この米国仮出願の開示は、言及により且つあらゆる目的のために明確にここに組み込まれている。
【背景技術】
【０００２】
パワーコンバータはしばしば、パワーサプライ、パワーアンプリファイア、及びモータドライブ内で使用される。バックコンバータを含め、ダウンコンバータはしばしば、入力電圧を、マイクロプロセッサのような負荷に電力（パワー）を供給するための、より低い電圧に変換するのに使用される。これらのマイクロプロセッサは、他の電子デバイスと同様にパーソナルコンピュータ（ＰＣ）内に適用可能である。ＰＣ内に適用する場合、コンバータへの入力電圧は１２Ｖ程度になり、要求される出力は約１．４Ｖ程度つまり約１０分の１倍程度になる。加えて、これらのコンバータに要求される出力電流は、５０Ａ以上に増加し、更にはこれらの回路及びそれらのデバイスの設計の検討事項を増加させる。
【０００３】
ダウンコンバータ回路は多くの場合、制御トランジスタ及び同期整流器を含んでいる。これらのデバイスは多くの場合、金属−酸化物−半導体（ＭＯＳ）トランジスタであり、シリコンベースの電界効果トランジスタ（ＦＥＴ）である。制御ＦＥＴ（ＣＦ）及び同期整流器ＦＥＴ（ＳＦ）を使用することには、ある種の利点がある。しかしながら、既知の回路内では、これらのデバイスは、個別素子となっているか、モジュール内に配置されている。そのような回路には、ある種の欠点がある。例えば、より高いスイッチング周波数への要求が増すにつれて、そのようなデバイス内での寄生効果が、これらの要求を満たすためのＣＦ及びＳＦの性能に悪影響を与えるようになる。
【０００４】
ダウンコンバータのｏｎ・ｏｆｆスイッチングに関するロスは、できるだけ最小化することが望ましい。これには、ＰＣのバッテリ持続時間（バッテリライフ）の改善、熱散逸の低減、及び容積の最小化のような、一定の利益がある。ＭＯＳＦＥＴにおける変換ロスは、部分的には抵抗によって、部分的にはデバイスの性能指数（ｏｎ抵抗Ｒｏｎ及びゲートドレイン間電荷Ｑｇｄに比例する）によって決定される。
【０００５】
加えて、ＰＣマイクロプロセッサ内への適用の場合、入力電圧は約１２Ｖになり、出力電圧は約１．４Ｖになる。ＣＦスイッチ及びＳＦスイッチは、比較的ハイパワー且つハイスピードであり、その上比較的大きなゲート入力容量を含んでおり、比較的素早くｏｎ・ｏｆｆ状態へとスイッチングされる必要がある。そのため、ゲートにおけるスイッチングは、ナノ秒オーダーの周期で行われ、ゲートとソースとの間のアテンダントスイッチング電流は、アンペアオーダーとなって重要なものとなる。
【０００６】
多くの状況において、これらのスイッチ用の電流ドライバはしばしば、既知のデバイス内においては離れて配置されており、そのため、リード線によってスイッチに接続されている。これらの長い接続は、更に、誘導効果と、時間変化電流によるアテンダント遅延とを悪化させる。これは、ゲートにおける電圧の時間変化率を減少させる。更に、ｏｆｆ状態へのスイッチングの間において、オーバーシュート・リンギングが発生することがある。理解できるように、ゲートにおける電圧のスイッチングは、これらの誘導効果によって著しく妨害（ｉｍｐｅｄｅ）されることになる。
【発明の開示】
【課題を解決するための手段】
【０００７】
従って、必要なのは、少なくとも上述の既知のデバイスの欠点を克服するようなパワーダウンコンバータ回路（ｐｏｗｅｒ  ｄｏｗｎ−ｃｏｎｖｅｒｔｅｒ  ｃｉｒｃｕｉｔ）である。
【０００８】
実施例のように、ダウンコンバータは、インタフェース部を含み、当該インタフェース部は、当該ダウンコンバータを、複数のスイッチと、それぞれのスイッチのドライバ回路からなる複数のドライバ回路とに接続し、前記複数のドライバ回路と前記複数のスイッチとが、共通の集積回路上で組み合わされて（コンバインされて）いる。
【０００９】
本発明は、以下の詳細な説明を添付の図面と共に読むことで最も良く理解される。強調されるのは、種々の特徴が、スケール通りに描かれている必要はないということである。実際、寸法は、説明の明瞭化のために任意に増加又は減少され得る。
【００１０】
以下の詳細な説明では、限定ではなく説明を目的として、具体的詳細を開示する実施例が、本発明の完全な理解を与えるために提示される。しかしながら、本開示の利益を享受した当業者にとっては、本発明が、ここで開示された具体的詳細から離れた他の実施形態で実施されてもよいということが、明らかである。加えて、よく知られているデバイス、方法、及び物質については、本発明の説明を不明瞭なものとしないために省略され得る。
【発明を実施するための最良の形態】
【００１１】
図１は、実施例に係るダウンコンバータ回路１００の概略図である。シンプルインタフェース部（シンプルインタフェースセクション）が、パワーチップ１０１上に集積されており、パワーチップ１０１は、上側（ＨＳ：ｈｉｇｈ  ｓｉｄｅ）スイッチと、よく知られているような下側（ＬＳ：ｌｏｗ  ｓｉｄｅ）スイッチとを含んでいる。パワーチップ１０１は、先程言及された仮出願で説明されているタイプのものでもよい。上側（ＨＳ）ブロック１０２は、ＨＳパワーデバイス１０４を駆動する電流ドライバである。下側（ＬＳ）ブロック１０３は同様に、下側（ＬＳ）パワーデバイス１０５を駆動する電流ドライバである。ＨＳパワーデバイスもＬＳパワーデバイスも、ＭＯＳＦＥＴであり、先程言及された仮出願で詳細に説明されているタイプのものである。
【００１２】
実施例のように、ＨＳブロック１０２及びＬＳブロック１０３が集積されることで、それぞれのブロックとパワーＦＥＴとの間の寄生インダクタンス及び抵抗が減少し、その結果、アクセス時間が改善され、且つ、ドレインとゲートとの間のミラー容量によるゲートプルアップのリスクが減少する。
【００１３】
既知の回路において、プリント基板上のドライバとパワーＦＥＴとの距離は、１０ｍｍ以上であり、少なくとも１０ｎＨの寄生インダクタをもたらす。パワーＦＥＴの入力容量（一般的には２ｎＦ）を５ｎ秒間で５Ｖに充電することは、電流（Ｉ＝Ｃ＊ｄＶ／ｄｔと表される）を約２Ａ程度とすることを意味する。１ｎ秒間で２Ａの応答を得るためには、インダクタその他に約２０Ｖ程度の電圧（Ｖ＝Ｌ・ｄｉ／ｄｔ）を付加的に印加する必要があり、デバイス速度はこれに応じて減少する。この寄生インダクタは、ここで説明した実施例に係る素子が集積されることにより、一般的には少なくとも１０分の１程度に減少する。
【００１４】
ｏｆｆ状態へのスイッチング時には、出力電流（一般的には１０Ａ以上）により、ドレインキャパシタ（一般的には２ｎＦ）が、ｄＶ／ｄｔ＝Ｉ／Ｃ＝５Ｖ／ｎ秒で充電される。これにより、素早いアクセスと、パワーＦＥＴの閾値電圧以下への付加電圧の良好な降下と共に、ゲート（一般的にはＣｇｄは約０．５ｎＦ程度）における所定のシンク電流（Ｉ＝Ｃ・ｄＶ／ｄｔ＝２．５Ａ）がもたらされる。本実施例の集積ドライバにより、寄生インダクタンスが減少し、更に、様々な位置にあるパワーＦＥＴのゲートに低抵抗且つ低遅延でアクセスできるようになる。
【００１５】
ダウンコンバータ１００は、制御チップからデコーダブロック１０６への信号用の、差動センス入力を含んでいる。ダウンコンバータ１００は更に、ＨＳブロック１０２及びＨＳスイッチ（ＣＦ）へのレベルシフタ１０７を含んでいる。更には、ＬＳブロック１０３が、ＬＳスイッチ（ＳｙｎｃＦＥＴ）と共に、レベルシフタ（図示せず）を有していてもよい。ＨＳブロック１０２及びＬＳブロック１０３の各々は、それぞれ外付けキャパシタ１０８及び１０９から給電される。ＨＳスイッチ用に、キャパシタは、ブートストラップ回路の一部ともなる。最後に、留意されるのは、デコーダ１０６への入力として信号グラウンド１１０が存在する一方で、集積回路の残りの部分では、パワーグラウンド１１１を使用するということである。
【００１６】
図２Ａ及び２Ｂは、実施例に係る複数の電流ドライバを示しており、これら複数の電流ドライバは、共通の基板上にモノリシックに集積されている。図２Ａ及び２Ｂの実施例の集積が、シリコンへのモノリシック集積であることが留意される。ＳｉＧｅのような他の半導体材料及び半導体技術が、実施形態を拡張するのに使用されてもよい、ということが留意される。プロセス及び構造の詳細は、半導体デバイス技術及び半導体プロセス技術の当業者にはよく知られているので、これらについては、全般的に説明が省略される。
【００１７】
図２Ａは、実施例に係るＨＳスイッチ用のドライバブロック２００を示す。当該ＨＳドライバ２００は、図１の実施例に関連して説明したものと実質的に同じものであり、当該ＨＳスイッチ（ここではＨＳパワースイッチとも呼ばれる）は、言及済みの仮出願で説明されているものと実質的に同じものである。図２Ｂは、実施例に係るＬＳスイッチ（ここではＬＳパワースイッチとも呼ばれる）用のＬＳドライバブロック２０１を示す。当該ＬＳドライバ２０１は、図１の実施例に関連して説明したものと実質的に同じものであり、当該ＬＳスイッチは、言及済みの仮出願で説明されているものと実質的に同じものである。最後に、留意されるのは、図２Ａ及び２Ｂの実施例のＨＳドライバブロック及びＬＳドライバブロックは、共通の基板（同一の集積回路）上に設けられるのが望ましいということである。当該共通の基板は、ここで説明する実施例では高ｎドープドシリコン基板である。本説明では、これらは明瞭化のために分離されている。
【００１８】
初めに図２Ａを参照すると、ＨＳドライバが示されている。ＨＳブロック２００は、ＣＭＯＳブロックであり、パワーＮＭＯＳステージ２０２とパワーＰＭＯＳステージ２０３とを備え、このＣＭＯＳブロックの「グラウンド」側は、出力（２０９−２１０）に接続されている。ＨＳ・ＣＭＯＳブロック２００は、ＨＳパワーＦＥＴを駆動し、当該ＨＳパワーＦＥＴは、図中のＨＳスイッチ２０４として機能する。動作時、ＰＭＯＳステージ２０３は、ゲート２０６をＣブート２０５から帯電させ、ＮＭＯＳステージ２０４は、ゲートを（高濃度ドープドシンカー２１０を介して）出力２０９へと放電させる。当該出力２０９は、ここでは＋１２Ｖとして図示されている。本実施例では、基板２１１は、ウェルとして高濃度にドープされており、ＨＳスイッチのｐウェル２１２に接している。
【００１９】
ここで説明するように、ＨＳ・ＣＭＯＳブロック２００は、レベルシフタによって駆動される上側ラッチ回路を必要とし、このレベルシフタは、パワーグラウンドに関するデコーダからの５Ｖ信号を、ＨＳスイッチのソースに関するゲートとソースとの間の５Ｖ信号（当該５Ｖ信号は、出力電圧「Ｏｕｔ」に応じて立ち上がったり立ち下がったりする）に適合させる。加えて、ＨＳ・ＣＭＯＳブロックは、外付けブートストラップ・キャパシタと外付け（２５Ｖ）ブートストラップ・ダイオードとを必要とし、図１に示されている。ダイオードは集積するのが困難なので、外付けダイオード（図示せず）が必要となる。
【００２０】
図２Ｂに示す実施例では、ＬＳ・ＣＭＯＳブロック２０１が、ＬＳスイッチ２１３のＬＳパワーＦＥＴゲート２１２を、いずれもパワーグラウンドを基準として駆動する。ＬＳ・ＣＭＯＳブロック２０１は、ＨＳ・ＣＭＯＳブロック２００と同様に、ＮＭＯＳステージ２１４とＰＭＯＳステージ２１５とを含んでいる。ＬＳドライバ２１８のこのＣＭＯＳブロック（ｐウェル２１６）の「グラウンド」側は、パワーグラウンド２１９に接続されている。ｎ＋基板２１１（「Ｏｕｔ」）は、＋１２Ｖとゼロとの間で変化し、更には短時間のあいだ約−０．１Ｖになり得るが、ＬＳパワーＦＥＴ（ＬＳスイッチ２１３）がまだスイッチｏｎされていない場合には、ｐウェル２１６を基準として−０．７Ｖ未満に留まっている必要がある。この後者の状況により、寄生ＮＰＮ構造（ＮＭＯＮドレイン、ＰＭＯＳウェル）の一部である寄生ダイオード内に電気伝導が生じ、集積回路内に更なる散逸及び電荷収集（ｃｈａｒｇｅ  ｃｏｌｌｅｃｔｉｏｎ）がもたらされる。これは、ＬＳパワースイッチの素早いｏｎ切替（ｔｕｒｎ−ｏｎ）により最小に抑える必要がある。最後に、ＬＳ・ＣＭＯＳブロック２０１は更に、望ましくはキャパシタを有していてもよく、グラウンドレール内の電位差が大きいような場合には更にレベルシフタを有していてもよい。
【００２１】
先に言及したように、ここまで説明した実施例のダウンコンバータにおいて、寄生電流は、当該ダウンコンバータの動作中に増加し得る。図２Ａ及びＢの実施例では、ＨＳスイッチ２０４がｏｎ状態の場合には、基板２１１が１２Ｖへと帯電され、電流がダウンコンバータの負荷インダクタンス内を流れる。ＨＳスイッチ２０４がｏｆｆ状態の場合には、負荷インダクタンスが、基板１１１を、ＬＳスイッチ２１３のｏｎ切替時間（ｔｕｒｎ−ｏｎ  ｔｉｍｅ）に応じて−０．１Ｖと−０．７Ｖとの間に引き下げる。これにより、ＮＭＯＳステージ及びＰＭＯＳステージのｐウェルへの、スパイク・ダイオード電流がもたらされ得る。理由は、ｐウェルがパワーグラウンド２１９に接続されているからである。これにより更に、ＮＰＮ電気伝導におけるスパイクが生じ得る。
【００２２】
図１において、ＨＳレベルシフタ１０７は、約２５Ｖという比較的高電圧のＮＭＯデバイスを必要とし、実施例が図３に示されている。当該ＨＳレベルシフタ３００は、上述のＨＳブロック、ＬＳブロック、及びパワーＦＥＴと共に共通の基板上に配置されていてもよい。これは、ｐ型ウェル３０３内のＮＭＯＳ構造３０１と共に集積される形で作製されてもよく、当該ｐ型ウェル３０３では、ＰＭＯＳｎウェル３０２が、ＮＭＯＳドレイン３０４用のドリフト領域として機能する。ソース／ｐウェルが、信号グラウンド（コントローラからの入力）に接続されている場合、当該信号グラウンドが、インダクタンスのために、パワーグラウンドと数ボルト分異なっていると、それにより問題が生じ得る。実施例では、異なるドライブが、入力デコーダから提供される。当該レベルシフタのソース／ｐウェルは、図示のようにパワーグラウンドに接続されており、ＬＳ・ＣＭＯＳブロックに関連して説明したのと同じ問題を有する。
【００２３】
この実施例において、入力デコーダは、ＬＳ・ＣＭＯＳブロック（２００）用の信号とＨＳ・ＣＭＯＳブロック（２０１）用の信号とをブレイク・ビフォア・メイク・タイミング（ｂｒｅａｋ−ｂｅｆｏｒｅ−ｍａｋｅ  ｔｉｍｉｎｇ）用に分離する必要がある。実施例では、差動信号センスが、コントローラからの入力用に使用されてもよい。図示のように、これは、ＰＭＯＳデバイスを使用して実現されてもよく、当該ＰＭＯＳデバイスが、ＶＲＭ信号線と信号グラウンド線との間における差分を検知する。その場合、それら２本の線は、実施例のＰＭＯＳステージのソース及びゲートに接続される。上記差分は、ＰＭＯＳステージのドレイン電流から得られる。これは、ゲートとソースとの間の抵抗によって、レベルシフタ回路のトランジスタ用のゲートソース（ＧＳ）信号に変換される。これは、コントローラにおける局部パワーグラウンドと局部信号グラウンドとの間の差（中心電圧検知点で検知される）の原因となる。
【００２４】
本発明は、このように説明され、同発明が、本開示の利益を享受した当業者により様々に変形可能であることは、明白である。そのような変形形態は、本発明の精神及び範囲から逸脱するものと看做されるものではなく、そのような、当業者にとって明白な修正形態は、本特許請求の範囲及びその法的な均等の範囲内に含まれるものとする。
【図面の簡単な説明】
【００２５】
【図１】実施例に係るダウンコンバータの概略図である。
【図２Ａ】実施例に係る一のドライバ回路及び複数のスイッチからなる集積回路の断面図（上側）である。
【図２Ｂ】実施例に係る一のドライバ回路及び複数のスイッチからなる集積回路の断面図（下側）である。
【図３】実施例に係るレベルシフタである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【国際調査報告】
2007509592.tif 000007
2007509592.tif 000008