(57)【要約】  ゲート電極と、ゲート誘電体と、ソースおよびドレイン電極と、半導体層とを含む薄膜トランジスタを提供する工程と、封止材料をアパーチャマスクのパターンを通して前記半導体層の少なくとも一部の上に蒸着する工程とを含む、薄膜トランジスタの封止方法。
2007512680.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）ゲート電極と、ゲート誘電体と、ソースおよびドレイン電極と、半導体層とを含む薄膜トランジスタを提供する工程と、
（ｂ）封止材料をアパーチャマスクのパターンを通して前記半導体層の少なくとも一部の上に蒸着する工程と、
を含む、薄膜トランジスタの封止方法。
【請求項２】
前記封止材料の予め選択されたパターンを前記半導体層の少なくとも一部の上に形成する、請求項１に記載の方法。
【請求項３】
前記封止材料が前記半導体層の抵抗率の少なくとも１０倍の抵抗率を有する、請求項１に記載の方法。
【請求項４】
前記封止材料が前記半導体層の抵抗率の少なくとも１００倍の抵抗率を有する、請求項１に記載の方法。
【請求項５】
前記封止材料が少なくとも１×１０6Ω−ｃｍの抵抗率を有する、請求項１に記載の方法。
【請求項６】
前記封止材料が金属酸化物、金属窒化物、酸化ケイ素、窒化ケイ素、またはポリマーである、請求項１に記載の方法。
【請求項７】
前記ポリマーがパリレンである、請求項６に記載の方法。
【請求項８】
前記封止材料が透明である、請求項１に記載の方法。
【請求項９】
前記半導体層が有機半導体である、請求項１に記載の方法。
【請求項１０】
前記有機半導体がペンタセンまたは置換ペンタセンを含む、請求項９に記載の方法。
【請求項１１】
前記アパーチャマスクがポリマーアパーチャマスクである、請求項１に記載の方法。
【請求項１２】
前記薄膜トランジスタが、前記誘電体層と前記半導体層との間に挟まれた表面処理層をさらに含む、請求項９に記載の方法。
【請求項１３】
前記アパーチャマスクの前記パターンを通して前記封止材料の上に金属層を蒸着する工程をさらに含む、請求項１に記載の方法。
【請求項１４】
前記薄膜トランジスタを少なくとも１つの他の薄膜トランジスタに相互接続して集積回路を形成する工程をさらに含む、請求項１に記載の方法。
【請求項１５】
前記薄膜トランジスタが集積回路の一部である、請求項１に記載の方法。
【請求項１６】
前記封止材料が前記集積回路の少なくとも一部を覆う、請求項１５に記載の方法。
【請求項１７】
前記封止材料が前記集積回路の導線の少なくとも一部を覆う、請求項１６に記載の方法。
【請求項１８】
薄膜トランジスタの製造方法であって、
（ａ）基板を提供する工程と、
（ｂ）ゲート電極材料をアパーチャマスクのパターンを通して前記基板の上に堆積する工程と、
（ｃ）ゲート誘電体をアパーチャマスクのパターンを通して前記ゲート電極材料の上に堆積する工程と、
（ｄ）半導体層をアパーチャマスクのパターンを通して前記ゲート誘電体に隣接して堆積する工程と、
（ｅ）ソース電極およびドレイン電極をアパーチャマスクのパターンを通して前記半導体層に接触して堆積する工程と、
（ｆ）封止材料をアパーチャマスクのパターンを通して前記半導体層の少なくとも一部の上に蒸着する工程と、
を含む方法。
【請求項１９】
前記堆積工程（ｂ）〜（ｅ）の少なくとも１つが真空下での蒸着工程である、請求項１８に記載の方法。
【請求項２０】
前記堆積工程（ｂ）〜（ｅ）の全てが真空下での蒸着工程である、請求項１９に記載の方法。
【請求項２１】
その全プロセスが真空を止めずに行なわれる、請求項２０に記載の方法。
【請求項２２】
前記工程が、上記した順に行なわれる、請求項１８に記載の方法。
【請求項２３】
前記封止材料が前記半導体層の抵抗率の少なくとも１０倍の抵抗率を有する、請求項１８に記載の方法。
【請求項２４】
前記封止材料が透明である、請求項２３に記載の方法。
【請求項２５】
前記半導体層が有機半導体である、請求項１８に記載の方法。
【請求項２６】
前記有機半導体層がペンタセンまたは置換ペンタセンを含む、請求項２５に記載の方法。
【請求項２７】
前記ゲート電極材料、ゲート誘電体、半導体層、ソースおよびドレイン電極、および封止材料が、堆積アパーチャのパターンを有するように形成された単一アパーチャマスクを通して堆積される、請求項１８に記載の方法。
【請求項２８】
前記ゲート電極材料、ゲート誘電体、半導体層、ソースおよびドレイン電極、および封止材料が各々、マスクセットの別個のアパーチャマスクを通して堆積される、請求項１８に記載の方法。
【請求項２９】
表面処理層を前記誘電体層と前記半導体層との間に堆積する工程ををさらに含む、請求項１８に記載の方法。
【請求項３０】
基板と、ゲート電極と、ゲート誘電体と、ソースおよびドレイン電極と、半導体層と、前記半導体層の少なくとも一部の上の蒸着された封止層とを含むトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法および封止方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）の性質は、その半導体層が特定の環境（例えば、湿潤加工の間の溶剤）に暴露される時に低下することがある。このように、ＴＦＴ半導体を保護するための適した封止材料が探し求められている。特に、有機半導体を保護または封止することに関心がある。有機薄膜トランジスタ（ＯＴＦＴ）（すなわち、有機半導体を有するＴＦＴ）は、低コスト電子機器を中心とした様々な適用を可能にする技術として注目を浴びている。有機半導体を合成して多種多様なデバイスのために必要な電子的性質を取り入れることができるという見解がある。又、結晶シリコンマイクロ電子機器のために現在は可能でない低コスト、リール・トゥ・リール加工を可能にするようにこれらのデバイスを構成することができる。しかしながら、有機半導体材料は一般に、湿潤加工に耐えられない。このため、有機ＴＦＴの加工法は限定されている。
【０００３】
半導体材料を保護または封止するためのこれまでの試みは、特に有機半導体については、半導体性能を低下させる場合がある。例えば、コンフォーマルコーティングを有機半導体デバイスに適用してそれらを劣化から保護するが、このコーティングは典型的に、デバイスの性能を低下させるかまたは不良を起こしている。多くの公知の方法もまた、１つより多い加工工程を必要とする。例えば、いくつかの方法は、ＴＦＴ全体を封入剤で封入することと、次いでフォトリソグラフィを用いることを必要とし、それは、残る領域にフォトレジストを適用すること、フォトレジストによって保護されていない領域をエッチングにより除去すること、および場合によりフォトレジストを除去することを必要とする。他の公知の方法は、感光材料（例えば、感光ポリビニルアルコール）の薄い層を半導体層に適用することと、感光材料を紫外線に露光することと、次いで露光されない感光材料を除去することとを必要とする。
【発明の開示】
【課題を解決するための手段】
【０００４】
前述の内容から、環境に対するバリアとなり、かつデバイスの上で行なわれる湿潤加工などの付加的な加工を可能にするための、迅速で簡単かつよりダメージの少ない、ＴＦＴ半導体層の封止方法が必要とされていることを本発明者らは認識する。要約すると、１つの面において、本発明は、薄膜トランジスタの封止方法を提供する。本方法は、（ａ）ゲート電極と、ゲート誘電体と、ソースおよびドレイン電極と、半導体層とを含む薄膜トランジスタを提供することと、（ｂ）封止材料をアパーチャマスクのパターンを通して半導体層の少なくとも一部の上に蒸着することと、を含む。
【０００５】
もう１つの面において、本発明は、（ａ）基板を提供する工程と、（ｂ）ゲート電極材料をアパーチャマスクのパターンを通して基板の上に堆積する工程と、（ｃ）ゲート誘電体をアパーチャマスクのパターンを通してゲート電極材料の上に堆積する工程と、（ｄ）半導体層をアパーチャマスクのパターンを通してゲート誘電体に隣接して堆積する工程と、（ｅ）ソース電極およびドレイン電極をアパーチャマスクのパターンを通して半導体層に接触して堆積する工程と、（ｆ）封止材料をアパーチャマスクのパターンを通して半導体層の少なくとも一部の上に蒸着する工程と、を含む薄膜トランジスタの製造方法を提供する。好ましくは、この薄膜トランジスタの製造方法の工程は、記載された順に行われる。工程（ｂ）〜（ｅ）の各々を蒸着で行なうことができ、かつ堆積工程を記載された順に行なうことができる。
【０００６】
さらに別の面において、本発明は、基板と、ゲート電極と、ゲート誘電体と、ソースおよびドレイン電極と、半導体層と、前記半導体層の少なくとも一部の上の蒸着された封止層と、を含む薄膜トランジスタを提供する。
【０００７】
封止層は、デバイスを他の電子部品から絶縁し、湿気および水などの環境汚染物質から分離する。有利には、記載されたアパーチャマスクを通して単一工程において封止材料を堆積およびパターン化することができる。これまで、パターン化された封止材料は、多数の工程によって堆積することができたにすぎない。さらに、上述の方法は耐溶剤性および耐引掻き性の増大したＴＦＴを提供することが発見されている。驚くべきことに、本発明の方法によって製造されたＯＴＦＴは、性能の低下を比較的ほとんど示さない。
【０００８】
さらに、シーラント層を含めたＴＦＴ全体をアパーチャマスキング技術を用いて製造することができる。本発明の方法は、１つだけ付加的な加工工程を標準アパーチャマスキング手順に加える場合がある。さらに、真空を全く中断することなく、ＴＦＴ全体を一貫して製造することができる。
【発明の効果】
【０００９】
よって、本発明の方法は、迅速で簡単かつよりダメージの少ない、ＴＦＴ半導体層の封止方法に対する本技術分野における必要を満たすことができる。
【発明を実施するための最良の形態】
【００１０】
薄膜トランジスタ（ＴＦＴ）は一般に、ゲート電極、前記ゲート電極の上のゲート誘電体、前記ゲート誘電体に隣接したソース電極およびドレイン電極、および前記ゲート誘電体に隣接し、前記ソースおよびドレイン電極に隣接した半導体層を備える（例えば、Ｓ・Ｍ・セー（Ｓ．Ｍ．Ｓｚｅ）、Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ、第２版、ジョン・ワイリー・アンド・サンズ（Ｊｏｈｎ  Ｗｉｌｅｙ  ａｎｄ  Ｓｏｎｓ）、４９２ページ、ニューヨーク（Ｎｅｗ  Ｙｏｒｋ）（１９８１年）を参照のこと）。これらの構成部品を様々な構成において組み立てることができる。
【００１１】
ゲート電極
ＴＦＴのゲート電極は、いずれの有用な導電性材料であってもよい。例えば、ゲート電極は、ドープトシリコン、またはアルミニウム、銅、クロム、金、銀、ニッケル、パラジウム、白金、タンタル、およびチタンなどの金属、およびインジウムスズ酸化物などの透明導電性酸化物を含むことができる。導電性ポリマー、例えばポリアニリンまたはポリ（３，４−エチレンジオキシチオフェン）／ポリ（スチレンスルホネート）（ＰＥＤＯＴ：ＰＳＳ）もまた使用できる。さらに、これらの材料の合金、組合せ、および多層が有用である場合がある。いくつかのＴＦＴにおいて、同じ材料がゲート電極機能を提供することができ、基板の支持機能もまた提供することができる。例えば、ドープトシリコンは、ゲート電極として機能し、ＴＦＴを支持することができる。
【００１２】
ゲート誘電体
ゲート誘電体は一般に、ゲート電極上に設けられる。ゲート誘電体は、ゲート電極をＴＦＴデバイスの残部から電気絶縁する。それをＴＦＴ上に別個の層として堆積することができ、またはゲート材料を酸化する（アノード酸化を含める）ことによってゲート上に形成してゲート誘電体を形成することができる。ゲート誘電体は好ましくは、約２を超える（より好ましくは、約５を超える）相対誘電率を有する。ゲート誘電体の誘電率は比較的高くてもよく、例えば、８０〜１００以上であってもよい。ゲート誘電体に有用な材料は、例えば、有機または無機電気絶縁材料を含むことができる。
【００１３】
無機材料がデバイス中で単独の誘電体として用いられてもよい。ゲート誘電体に有用な有機材料の具体例には、フッ化ポリビニリデン（ＰＶＤＦ）、シアノセルロース、ポリイミド、エポキシなどのポリマー材料がある。他の有用な有機材料は、２００３年５月８日に出願された係属中の米国特許出願第１０／４３４，３７７号明細書（その内容を参照によって本願明細書に援用するものとする）に記載されている。無機キャッピング層は、他のポリマーゲート誘電体の外層を含むことができる。
【００１４】
ゲート誘電体に有用な無機材料の具体例には、ストロンチエート（ｓｔｒｏｎｔｉａｔｅｓ）、タンタル酸塩、チタン酸塩、ジルコン酸塩、酸化アルミニウム、酸化ケイ素、酸化タンタル、酸化チタン、窒化ケイ素、チタン酸バリウム、チタン酸ストロンチウムバリウム、およびチタン酸ジルコン酸バリウムなどがある。さらに、これらの材料の合金、組合せ、および多層をゲート誘電体のために使用することができる。
【００１５】
ゲート誘電体のために好ましい無機材料には、酸化アルミニウム、酸化ケイ素、および窒化ケイ素などがある。
【００１６】
ソースおよびドレイン電極
ソース電極およびドレイン電極はゲート誘電体によってゲート電極から分離され、他方、半導体層はソース電極およびドレイン電極の上または下にあってもよい。ソースおよびドレイン電極は、いずれの有用な導電性材料であってもよい。有用な材料には、ゲート電極について上述されたそれらの材料のほとんど、例えば、アルミニウム、バリウム、カルシウム、クロム、銅、金、銀、ニッケル、パラジウム、白金、チタン、透明導電性酸化物、例えばインジウムスズ酸化物、ポリアニリン、ＰＥＤＯＴ：ＰＳＳ、他の導電性ポリマー、それらの合金、それらの組合せ、およびそれらの多層などが挙げられる。これらの材料には、ｎ型半導体材料と共に使用するのに適しているものもあれば、ｐ型半導体材料と共に使用するのに適しているものもあり、本技術分野に公知である。
【００１７】
半導体
半導体層は、有機または無機半導体材料を含むことができる。有用な無機半導体材料には、非晶質シリコン、テルル、酸化亜鉛、セレン化亜鉛、硫化亜鉛、硫化カドミウム、およびセレン化カドミウム（好ましくは、非晶質シリコン）などがある。有用な有機半導体材料には、アセンおよびそれらの置換誘導体がある。アセンの特定の例には、アントラセン、ナフタレン、テトラセン、ペンタセン、および置換ペンタセン（好ましくはペンタセンまたはフッ素化ペンタセンなどの置換ペンタセン）などがある。他の例には、半導体ポリマー、ぺリレン、フラーレン、フタロシアニン、オリゴチオフェン、ポリチオフェン、ポリフェニルビニレン、ポリアセチレン、メタロフタロシアニンおよび置換誘導体などがある。有用なビス−（２−アセニル）アセチレン半導体材料が、２００３年７月１５日に出願された係属中の米国特許出願第１０／６２００２７号明細書（その内容を参照によって本願明細書に援用するものとする）に記載されている。
【００１８】
アセンの置換誘導体には、少なくとも１つの電子供与基、ハロゲン原子、またはそれらの組合せで置換されたアセン、もしくは場合により少なくとも１つの電子供与基、ハロゲン原子、またはそれらの組合せで置換される、ベンゾ−アネル化（ａｎｎｅｌｌａｔｅｄ）アセンまたはポリベンゾ−アネル化アセンなどがある。電子供与基は、１〜２４個の炭素原子を有するアルキル、アルコキシ、またはチオアルコキシ基から選択される。アルキル基の好ましい例は、メチル、エチル、ｎ−プロピル、イソプロピル、ｎ−ブチル、ｓｅｃ−ブチル、ｎ−ペンチル、ｎ−ヘキシル、ｎ−ヘプチル、２−メチルヘキシル、２−エチルヘキシル、ｎ−オクチル、ｎ−ノニル、ｎ−デシル、ｎ−ドデシル、ｎ−オクタデシル、および３，５，５−トリメチルヘキシルである。置換ペンタセンおよびそれらの製造方法は、共に２００２年９月２７日に出願された係属中の米国特許出願第１０／２５６４８９号明細書および米国特許出願第１０／２５６６１６号明細書（その内容を参照によって本願明細書に援用するものとする）に教示されている。
【００１９】
ベンゾ−アネル化およびポリベンゾ−アネル化アセンのさらに別の詳細を本技術分野において、例えば、ＮＩＳＴ  Ｓｐｅｃｉａｌ  Ｐｕｂｌｉｃａｔｉｏｎ  ９２２「多環式芳香族炭化水素構造指数（Ｐｏｌｙｃｙｃｌｉｃ  Ａｒｏｍａｔｉｃ  Ｈｙｄｒｏｃａｒｂｏｎ  Ｓｔｒｕｃｔｕｒｅ  Ｉｎｄｅｘ）」、Ｕ．Ｓ．Ｇｏｖｔ．Ｐｒｉｎｔｉｎｇ  Ｏｆｆｉｃｅ、サンダー（Ｓａｎｄｅｒ）およびワイズ（Ｗｉｓｅ）著（１９９７年）において見出すことができる。
【００２０】
シーラント
本発明によって製造されたＴＦＴは、封止層を含有する。封止層のために有用な材料は、半導体層の抵抗率の少なくとも１０倍（好ましくは少なくとも１００倍）の抵抗率を有する、蒸着され得るそれらの材料を包含する。一般に封止層が少なくとも１×１０6ｏｈｍ−ｃｍの抵抗率を有する。封止層は、半導体層の少なくとも一部の上に存在する（好ましくは、封止材料はまた、ソースおよびドレイン電極の少なくとも一部を覆い、より好ましくは、封止材料は、ＴＦＴの活性部分を覆う）。封止層は、有機または無機材料のどちらか、または両方を含むことができる。
【００２１】
封止層に有用な有機材料の具体例には、蒸着され得るポリマー材料、例えば、フッ化ポリビニリデン（ＰＶＤＦ）、ポリスチレン、ポリイミド、エポキシ、などがある。封止層に有用な無機材料の具体例には、ストロンチエート、タンタル酸塩、チタン酸塩、ジルコン酸塩、酸化アルミニウム、酸化ケイ素、酸化タンタル、酸化チタン、窒化ケイ素、チタン酸バリウム、チタン酸ストロンチウムバリウム、およびチタン酸ジルコン酸バリウムなどがある。さらに、これらの材料の合金、組合せ、および多層を封止材料のために使用することができる。
【００２２】
好ましくは、封止材料は、金属酸化物、金属窒化物、酸化ケイ素、窒化ケイ素、またはパリレンである。パリレンは、以下の構造を有する二量体：
【００２３】
【化１】
2007512680.tif 000003
【００２４】
（式中、ＸがＨまたはハロゲンである）
から誘導されるポリ−ｐ−キシレンのクラスについて説明するために用いられる一般用語である。パリレンコーティングは一般に、二量体が気化され、熱分解され（すなわち、モノマー蒸気の形に劈開される）、堆積室に供給される堆積プロセスによってそれらのそれぞれの二量体から適用される。堆積プロセスは本技術分野において公知であり、例えば、米国特許第５，５３６，３１９号明細書に記載されている。
【００２５】
本明細書中で用いるとき、「パリレン」は、パリレンコーティングの全て、例えば、
【００２６】
【化２】
2007512680.tif 000004
【００２７】
、および置換パリレンを包含する。
【００２８】
いくつかの実施形態については、透明な封止材料が好ましい。例えば、金属酸化物の封止層が、望ましい透明性を光エミッターおよび光検出器などのデバイスに提供することができる。
【００２９】
本発明によって製造されたＴＦＴは、封止材料の多層を含有し、より良いバリア性質を提供することができる。例えば、本発明によって製造されたＴＦＴは場合により、封止材料の上に金属層を含有することができる。一般に、金属は、すぐれたバリア性質を提供する。しかしながら、金属がデバイス上に直接置かれる場合、ＴＦＴがショートする。このため、封止層が金属層とＴＦＴとの間にあることが必要である。金属層に適した材料には、例えば、アルミニウム、クロム、金、銀、ニッケル、パラジウム、白金、タンタル、亜鉛、スズ、インジウム、およびチタンなどがある。
【００３０】
付加されたデバイスを含むこともある付加的な活性層を封止材料の上に積層してもよいと考えられる。又、これらの積層されたデバイスを積層体の上に封止材料で封入することができる。このように、本発明の方法を用いて封止材料によって隔てられたデバイスの多層を製造することができる。
【００３１】
基板
本発明によって製造されたＴＦＴを基板上に設けることができる。基板は典型的に、製造、試験、および／または使用中にＴＦＴを支持する。例えば、１つの基板が様々な実施形態を試験またはスクリーニングするために選択されてもよく、他方、別の基板が商用の実施形態のために選択される。場合により、基板は、電気的機能をＴＦＴに提供することができる。有用な支持材料には、有機および無機材料がある。例えば、基板は、無機ガラス、セラミック箔、ポリマー材料（例えば、アクリル樹脂、エポキシ、ポリアミド、ポリカーボネート、ポリイミド、ポリケトン、ポリ（オキシ−１，４−フェニレンオキシ−１，４−フェニレンカルボニル−１，４−フェニレン）（ポリ（エーテルエーテルケトン）すなわちＰＥＥＫと称されることもある）、ポリノルボルネン、ポリフェニレンオキシド、ポリ（エチレンナフタレンジカルボキシレート）（ＰＥＮ）、ポリ（エチレンテレフタレート）（ＰＥＴ）、ポリ（フェニレンスルフィド）（ＰＰＳ））、充填剤入りポリマー材料（例えば、繊維強化プラスチック（ＦＲＰ））、繊維材料、例えば紙および織物、およびコーティングされたまたはコーティングされていない金属箔を含むことができる。
【００３２】
フレキシブルな（可撓性の）基板が本発明のいくつかの実施形態において用いられる。これはロール加工を可能にし、連続していてもよく、平らなおよび／または硬質基板よりも規模の経済性および製造の経済性を提供する。選択された可撓性基板は好ましくは、変形または破断せずに直径約５０ｃｍ未満（好ましくは、直径約２５ｃｍ未満、より好ましくは、約１０未満、最も好ましくは、約５ｃｍ未満）の円柱の外周の周りに巻き付けることができる。本発明の可撓性基板を特定の円柱の周りに巻き付けるために用いられる力は、例えば補助なしの手（すなわち、レバー、機械、水力などの助けを借りない）によるなど、典型的には小さい。好ましい可撓性基板をそれ自体に巻き上げることができる。
【００３３】
製造
薄膜電極（すなわち、ゲート電極、ソース電極、およびドレイン電極）をいずれかの有用な手段、例えば、めっき、インクジェット印刷、または蒸着（例えば、熱的蒸発またはスパッタリング）によって設けることができる。好ましくは、薄膜電極は蒸着によって設けられる。半導体層をいずれかの有用な手段、例えば、溶液堆積、スピンコーティング、印刷技術、または蒸着によって（好ましくは、蒸着によって）設けることができる。封止材料を蒸着によって設け、アパーチャマスキングを用いてパターン化することができる。
【００３４】
薄膜電極および半導体層のパターン化は、アパーチャマスキング、アディティブフォトリソグラフィ、サブトラクティブフォトリソグラフィ、印刷、マイクロコンタクトプリンティング、およびパターンコーティング（好ましくは、アパーチャマスキング）などの公知の方法によって行なわれてもよい。封止材料のパターン化は、アパーチャマスキングを用いて行なわれてもよい。
【００３５】
本発明のいくつかの実施形態において、ゲート電極、ゲート誘電体、半導体層、ソース電極およびドレイン電極、および封止材料は各々、１つ以上のアパーチャマスクのパターンを通して蒸着される。構成層の堆積のために１つ以上のアパーチャマスクを含む多数のパターンを用いることができる。単独層を同じまたは異なったパターンを通して１つ以上のアパーチャマスク上に堆積することができる。アパーチャマスクは、所望の材料の堆積と、同時に、所望のパターンにおいての材料の形成を可能にする。したがって、堆積の前または後に別個のパターン化工程を必要としない。
【００３６】
好ましくは、ＴＦＴの層または特徴部分が、例えば、ポリイミドまたはポリエステルなどのポリマー材料から形成されたアパーチャマスクのパターンを通して堆積される。ポリマーアパーチャマスクは典型的に、約５ミクロン〜約５０ミクロンの厚さを有する。アパーチャマスクのためにポリマー材料を用いることにより、アパーチャマスクの製造の簡単さ、アパーチャマスクのコスト低減、および他の利点など、他の材料よりも利点を提供することができる。しかしながら、例えば、シリコン、金属、または結晶性材料などの非ポリマー材料を用いることができる。ポリマーアパーチャマスクは可撓性であるが、一般に、皺または永久曲げが偶然形成されることにより損傷を受ける傾向が比較的少ない。さらに、ポリマーアパーチャマスクは、既存の堆積層に損傷を与えることが比較的少ない。さらに、いくつかのポリマーマスクは、酸で洗浄可能である。
【００３７】
２つ以上のＴＦＴ層または特徴を１つ以上のアパーチャマスクを通して堆積することができ、またはＴＦＴ層または特徴の各々を単一アパーチャマスクを通して堆積することができる。堆積アパーチャの配置および形状は、ユーザーによって想定されたＴＦＴおよび回路レイアウトに応じて広範囲に変化する。１つ以上の堆積アパーチャは、約１０００ミクロン未満（好ましくは、約５０ミクロン未満、より好ましくは、約２０ミクロン未満、さらにより好ましくは、約１０ミクロン未満、最も好ましくは、約５ミクロン未満）の幅を有するように形成可能である。これらの範囲の幅を有する堆積アパーチャを形成することによって、ＴＦＴまたは回路要素の寸法を低減することができる。さらに、２つの堆積アパーチャ間の距離（間隙）は、様々なＴＦＴまたは回路要素の寸法を低減するために、約１０００ミクロン未満（好ましくは、約５０ミクロン未満、より好ましくは、約２０ミクロン未満、最も好ましくは、約１０ミクロン未満）であってもよい。アパーチャマスクを製造、使用、再使用、または再位置決めするとき、アパーチャ間の距離またはサブ−パターン間の距離などの特徴の間の距離は、約１．０パーセント（好ましくは、約０．５パーセント、より好ましくは、約０．１パーセント）以内まで再現可能である場合がある。
【００３８】
レーザー融蝕技術を用いて、ポリマーアパーチャマスクの堆積アパーチャのパターンを画定することができる。したがって、アパーチャマスクをポリマーフィルムから形成することにより、例えば、シリコンマスクまたは金属マスクなどの他のアパーチャマスクのために一般に必要とされる製造方法ほど費用がかからず、複雑でなく、および／またはより精密であり得る製造方法の使用を可能にする場合がある。さらに、レーザー融蝕技術を用いてパターンを形成するので、パターンの幅を通常のパターンよりももっと大きくすることができる。例えば、レーザー融蝕技術はパターンの形成を容易にすることができ、これにより、パターンの幅は約１センチメートルより大きく、約２５センチメートルより大きく、約１００センチメートルより大きく、またはさらに約５００センチメートルより大きい。次に、ウェブの幅であってもよく、非常に長くてもよい（例えば、ロールの長さ）これらの大きなマスクを堆積プロセスにおいて用いて、大きな表面積にわたって分散されると共に大きな距離で隔てられるＴＦＴまたは回路要素を形成することができる。
【００３９】
別法によれば、アパーチャマスクがシリコンウエハから形成される場合、反応性イオンエッチングまたはレーザー融蝕を用いてアパーチャのパターンを形成することができる。金属マスクは、例えば、通常の機械加工、微細機械加工、ダイヤモンド機械加工、プラズマまたは反応性イオンエッチング、および放電加工（ＥＤＭ）または放電溶融加工などの様々な技術によって製造可能である。
【００４０】
また、ＴＦＴ層または特徴の各々をマスクセットの１つ以上の別個のアパーチャマスクを通して堆積することができる。マスクセットは、堆積プロセスにおいて使用するための多数のアパーチャマスクを備える。マスクセットは、例えば、堆積プロセスにおいて形成されるＴＦＴまたは回路要素に応じて、任意の数のアパーチャマスクを備えることができる。各マスクがＴＦＴまたは集積回路内のＴＦＴまたは回路要素の特定の層またはセットに相応することができるという点で、マスクは「セット」を形成する。ＴＦＴまたは回路の層の少なくとも一部を画定する堆積アパーチャのパターンを有するように各アパーチャマスクを形成することができる。
【００４１】
マスクセットの各アパーチャマスクは好ましくはポリマーを含む。次に、レーザー融蝕技術を用いて上述のように１つ以上の堆積アパーチャを形成することができる。
【００４２】
材料が気化されアパーチャマスクを通して基板上に堆積される蒸着プロセスを行なうために堆積設備（ステーション）を使用できる。堆積設備は典型的に真空チャンバである。アパーチャマスクが基板に近接して配置された後、堆積される材料は堆積装置によって気化される。堆積装置は、加熱して材料を気化させる材料の船形容器を備えることができる。気化された材料は、アパーチャマスクのアパーチャを通して基板上に堆積し、基板上のＴＦＴまたは回路層の少なくとも一部を画定する。堆積した時に、材料は、アパーチャマスクによって画定されたパターンを形成する。本発明のＴＦＴの各層（すなわち、ゲート電極、ゲート誘電体、半導体、ソースおよびドレイン電極、および封止材料）が真空チャンバ内で蒸着されるとき、ＴＦＴは、真空を止めずに完全に製造可能である。
【００４３】
例えば、大きな寸法のパターンを備えるように可撓性アパーチャマスクが十分に大きくされるとき、弛み問題が生じる場合がある。特に、このような可撓性アパーチャマスクが堆積基板に近接して配置されるとき、可撓性アパーチャマスクは、可撓性アパーチャマスクにかかる引力の結果として弛む場合がある。この問題は通常、アパーチャマスクが堆積基板の下に配置されるとき、最も明らかである。さらに、弛み問題は、可撓性アパーチャマスクがさらにいっそう大きくなる時に増大する場合がある。
【００４４】
様々な技術を用いて弛み問題に対処することができ、あるいは他の仕方で、堆積プロセスの間、アパーチャマスクの弛みを制御することができる。例えば、可撓性アパーチャマスクは、堆積プロセスの間、アパーチャマスクと堆積基板との間の密着を容易にするために堆積基板の表面に除去可能に付着することができる第１の面を有することができる。特に、第１の面は、堆積プロセスの後に除去され得る感圧接着剤を含有することができる。
【００４５】
弛みを制御する別の方法は、磁力を使用する方法である。例えば、アパーチャマスクは、ポリマーと磁性材料との両方を含むことができる。磁性材料をポリマー上にコーティングまたは積層することができ、またはポリマー中に含浸することができる。例えば、アパーチャマスクを形成するために用いられるポリマー材料中に磁性粒子を分散させることができる。磁力が用いられるとき、磁界を堆積設備内に印加してアパーチャマスクにおいての弛みを制御するように磁性材料を引き付けるかまたは反発することができる。
【００４６】
弛みを制御するさらに別の方法は、静電技術の使用である。アパーチャマスクは、静電コーティングまたは処理されるポリマーを含むことができる。電荷をアパーチャマスク、堆積基板、または両方に印加してアパーチャマスクの弛みを制御するように静電引力を促進することができる。
【００４７】
弛みを制御するさらに別の方法は、アパーチャマスクを伸長することである。伸長装置を導入して弛みを低減、除去、あるいは他の仕方で制御するのに十分な量でアパーチャマスクを伸長することができる。マスクがきつく伸長されるとき、弛みを低減することができる。伸長を用いて弛みを制御するために、アパーチャマスクが、許容範囲の弾性率を有する必要がある。
【００４８】
さらに、ポリマーアパーチャマスクを伸長するというコンセプトを用いて、堆積プロセスのためにアパーチャマスクを適切に位置合わせすることができる。
【００４９】
アパーチャマスク堆積技術を用いるＴＦＴおよび回路製造の別の課題は、アパーチャマスクを堆積基板上の堆積された層と位置合わせする時の難しさに関する。さらに、ＴＦＴまたは回路の層がさらにいっそう多く堆積されるとき、位置合わせ問題が増大する場合がある。
【００５０】
このため、アパーチャマスクは、位置合わせエッジを有するマスク基板を含むことができる。堆積アパーチャのパターンを位置合わせエッジに関連させてマスク基板内に画定することができ、これにより、マスク基板のエッジの空間的位置合わせが、堆積プロセスのためにパターンを位置合わせする。マスクセットの各マスクが同じ位置合わせエッジを有するように形成される場合、連続的な堆積の間、堆積された層に対してマスクを容易に位置合わせすることができる。
【００５１】
堆積基板は、アパーチャマスクの位置合わせエッジに実質的に相応する位置合わせエッジを備えることができる。このようにして、アパーチャマスクのエッジおよび堆積基板のエッジの空間的位置合わせは、堆積プロセスのために堆積基板に対して堆積アパーチャに対応するパターンを適切に位置合わせする。さらに、上述のように、マスクセットの各マスクが同様な位置合わせエッジを有する場合、堆積された層に対して各マスクの位置合わせを連続的な堆積において容易に達成することができる。
【００５２】
アパーチャマスクパターンを軟質フィルムの１つ以上の細長いウェブに形成することができる。ウェブに形成されたアパーチャマスクパターンを通して材料を連続的に堆積し、ＴＦＴまたは回路の層または要素を画定することができる。又、堆積基板を細長いウェブから形成することができ、堆積基板ウェブを一連の堆積設備を通して供給することができる。各々の堆積設備は、アパーチャマスクパターンを有するように形成された各自の細長いウェブを有することができる。
【００５３】
好ましくは、可撓性マスクは十分に可撓性であり、これにより、それを捲回して、損傷を与えずにロールを形成することができる。又、可撓性マスクが伸縮性であってもよく（例えば、クロス−ウェブ方向、ダウン−ウェブ方向、または両方に伸縮性）、これにより、それを伸長して正確な位置合わせを達成することができる。可撓性マスクは、多種多様なポリマー、例えば、ポリイミド、ポリエステル、ポリスチレン、ポリメチルメタクリレート、ポリカーボネート等の１つ以上からなってもよい。好ましくは、可撓性マスクがポリイミドを含む。軟質フィルムのウェブは典型的に、少なくとも約３ｃｍの幅、および約２００ミクロン未満の厚さ（好ましくは、約３０ミクロン未満、より好ましくは、約１０ミクロン未満）である。
【００５４】
レーザー融蝕技術を用いて軟質フィルムのウェブの堆積アパーチャパターンを画定することができる。アパーチャマスクパターンは、多種多様な形状および寸法をとる。可撓性材料のウェブに形成された各アパーチャマスクは、多数のパターンを画定することができる。異なったパターンがＴＦＴまたは回路の異なった層を画定することができ、または異なったパターンが同じＴＦＴまたは回路層の異なった部分を画定することができる。
【００５５】
他の場合に、異なったパターンがほとんど同じであってもよい。次に、異なったパターンの各々を用いて異なったＴＦＴまたは回路のためにほとんど同様な堆積層を形成することができる。例えば、インラインウェブプロセスにおいて、堆積基板のウェブが、アパーチャマスクに垂直に通過することができる。各々の堆積後、堆積基板のウェブがイン−ラインで移動して次の堆積を実施することができる。このように、第１のパターンを用いて堆積基板のウェブ上に層を堆積することができ、次いで第２のパターンを堆積基板のウェブのさらに下方に同様な堆積プロセスにおいて用いることができる。又、パターンを備えるアパーチャマスクの各部分を堆積基板の異なった部分の上でまたは１つ以上の異なった堆積基板の上で再利用することができる。
【００５６】
イン−ラインアパーチャマスク堆積技術は、例えば、アパーチャマスクパターンを有するように形成されたポリマーフィルムのウェブが、堆積基板を通過することによって実施されてもよい。ポリマーフィルムのウェブの第１のパターンを堆積基板と位置合わせすることができ、堆積プロセスを実施して第１のパターンによって材料を堆積基板上に堆積することができる。次いで、ポリマーフィルムのウェブを移動させることができ、これにより、第２のパターンが堆積基板と位置合わせし、第２の堆積プロセスを実施することができる。ポリマーフィルムのウェブに形成された任意の数のパターンについて前記プロセスを繰り返すことができる。異なった堆積基板または同じ基板の異なった部分の上で上記の工程を繰り返すことによって、ポリマーフィルムのアパーチャマスクパターンを再利用することができる。
【００５７】
また、ウェブを含む堆積基板を用いてイン−ラインアパーチャマスク堆積技術を実施することができる。すなわち、アパーチャマスクと堆積基板との両方が、ウェブを含むことができる。ウェブを例えばポリマー材料から製造することができる。あるいは、堆積基板ウェブは、一連の別個の基板を運搬する運搬ウェブを含むことができる。第１の堆積プロセスのためにアパーチャマスクウェブの第１のパターンを堆積基板ウェブと位置合わせすることができる。次いで、アパーチャマスクウェブおよび堆積基板ウェブのどちらかまたは両方を移動させることができ、これにより、アパーチャマスクウェブの第２のパターンを堆積基板ウェブと位置合わせし、第２の堆積プロセスを実施する。アパーチャマスクウェブのアパーチャマスクパターンの各々がほとんど同じである場合、前記技術を用いて堆積基板ウェブに沿って多数の連続的な位置に同様な堆積層を堆積することができる。
【００５８】
アパーチャマスクに関するさらに詳細な内容を２００２年２月１４日に全て出願された係属中の出願第１０／０７６００３号、第１０／０７６００５号、および第１０／０７６１７４号（その内容を参照によって本願明細書に援用するものとする）に見出すことができる。
【００５９】
任意の層
本発明は、記載された有機半導体とゲート誘電体との間に堆積された表面処理層を含む薄膜トランジスタをさらに提供する。表面処理層は、フッ素化されていないポリマー層、自己組織化単層、またはシロキサンポリマー層から選択され得る。表面処理層は、閾値電圧、サブ閾値勾配、オン／オフ比、および電荷−キャリア移動度などの性質の改良を含めて、公知のデバイスよりも１つ以上の改良点を有するＯＴＦＴを提供する。さらに、望ましい範囲内に他のＯＴＦＴ性質を維持したまま、表面処理層を用いて電荷−キャリア移動度などの少なくとも１つの性質の大きな改良を達成することができる。本発明によって提供されたデバイス性能の改良により、表面処理層を用いずに製造されたＯＴＦＴよりも速い動作速度を有する複雑な回路をより簡単な加工条件によって製造することができる。又、この表面処理層は、非常に小さな特徴を有するデバイスと同等の性能を有する、より大きな回路要素の製造を可能にする。より大きな特徴寸法を有するデバイスは、費用がかかる精密パターン化方法を必要としないので、より安価である場合がある。
【００６０】
表面処理層は、ゲート誘電体と半導体層との間に挟まれたほとんどフッ素化されていないポリマー層（「ポリマー層」）を含むことができる。本明細書中で用いるとき、「ほとんどフッ素化されていない」は、ポリマー層中の炭素の約５％未満（好ましくは、約１％未満、より好ましくは、０％）がフッ素置換基を有することを意味する。このポリマー層は、閾値電圧、サブ閾値勾配、オン／オフ比、および電荷−キャリア移動度などの１つ以上の性質を改良することができる。
【００６１】
ポリマー層のために適した材料には、芳香族官能性セグメントを含むモノマー前駆物質、モノマー、およびオリゴマーから誘導されたポリマー（例えば、ポリアリーレンなどの芳香族熱硬化性ポリマー）、および開環重合から誘導されたポリマー（例えば、直鎖または分枝状Ｃ1−Ｃ18アルキル置換ノルボルネン、トリアルコキシシリル置換ノルボルネン、５−ノルボルネン−２−カルボン酸のエステル、２−ホスホノ−５−ノルボルネンのエステル、１，４−シクロオクタジエン、およびジシクロペンタジエン）などがある。
【００６２】
ポリマー層はまた、次式の共重合単位：
【００６３】
【化３】
2007512680.tif 000005
【００６４】
を約５０〜１００％の量で、および次式の共重合単位：
【００６５】
【化４】
2007512680.tif 000006
【００６６】
を０〜約５０％で有するポリマーを含むことができ、上式中、各Ｒ1およびＲ2が、水素、Ｃ1−Ｃ20脂肪族、クロロ、ブロモ、カルボキシ、アシルオキシ、ニトリル、アミド、アルコキシ、カルボアルコキシ、アリールオキシ、塩素化脂肪族、臭素化脂肪族、Ｃ6−Ｃ20アリール、Ｃ7−Ｃ20アリールアルキル、ヒドロキシ（Ｒ1およびＸが異なる場合）、およびそれらの組み合わせから独立に選択された基を含み、１個以上のヘテロ原子および１個以上の官能基を含有することができ、各Ｘが独立に、ゲート誘電体に結合することができる官能基（例えば、−ＰＯ3Ｈ2、−ＯＰＯ3Ｈ2、およびトリメトキシシリル）を含む。さらに、少なくとも２個のＲ1、Ｒ2、および／またはＸ基のいずれかの組合せが全体として環式または多環式脂肪族、芳香族、または多環式芳香族基を形成してもよい。
【００６７】
上式Ｉ、および場合により上式ＩＩの共重合単位を有する材料の具体例には、ポリスチレン、ポリ（１−ヘキセン）、ポリ（メチルメタクリレート）、ポリ（アセナフチレン）、ポリ（ビニルナフタレン）、ポリ（ブタジエン）、ポリ（ビニルアセテート）などのホモポリマー、およびα−メチルスチレン、４−ｔ−ブチルスチレン、２−メチルスチレン、３−メチルスチレン、および４−メチルスチレンから誘導されたホモポリマーがある。このようなホモポリマーの例において、ポリマー層は、式ＩＩによる共重合単位を０％で含む。
【００６８】
ポリマー層は一般には、約４００オングストローム（Å）未満（好ましくは、約２００Å未満、より好ましくは、約１００Å未満）および少なくとも約５Å（好ましくは、少なくとも約１０Å）の厚さを有する。それを蒸着によってゲート誘電体上に設けることができる。
【００６９】
本発明によって製造されたＴＦＴはまた、場合により、ゲート誘電体と半導体層との間に挟まれた自己組織化単層を備えることができる。本明細書中で用いるとき、用語「自己組織化単層」すなわち「ＳＡＭ」は、厚さ約５Å〜約３０Åのオーダーの単分子層を指す。ＳＡＭは、ゲート誘電体とＳＡＭの前駆物質との間の反応生成物である。ＳＡＭ前駆物質は典型的に、次式を有する組成物：
【００７０】
【化５】
2007512680.tif 000007
【００７１】
（式中、
ＸはＨまたはＣＨ3であり、
Ｙは鎖状または分枝状Ｃ5−Ｃ50脂肪族または環状脂肪族結合基であるか、または芳香族基およびＣ3−Ｃ44脂肪族または環状脂肪族結合基を含む鎖状または分枝状Ｃ8−Ｃ50基であり、
Ｚは、−ＰＯ3Ｈ2、−ＯＰＯ3Ｈ2、ベンゾトリアゾイリル（−Ｃ6Ｈ4Ｎ3）、カルボニルオキシベンゾトリアゾール（−ＯＣ（＝Ｏ）Ｃ6Ｈ4Ｎ3）、オキシベンゾトリアゾール（−Ｏ−Ｃ6Ｈ4Ｎ3）、アミノベンゾトリアゾール（−ＮＨ−Ｃ6Ｈ4Ｎ3）、−ＣＯＮＨＯＨ、−ＣＯＯＨ、−ＯＨ、−ＳＨ、−ＣＯＳＨ、−ＣＯＳｅＨ、−Ｃ5Ｈ4Ｎ、−ＳｅＨ、−ＳＯ3Ｈ、イソニトリル（−ＮＣ）、クロロジメチルシリル（−ＳｉＣｌ（ＣＨ3）2）、ジクロロメチルシリル（−ＳｉＣｌ2ＣＨ3）、アミノ、およびホスフィニルから選択され、
ｎは１、２、または３であるが、ただし、Ｚが−ＳｉＣｌ（ＣＨ3）2または−ＳｉＣｌ2ＣＨ3である時にｎが１であることを条件とする）を含む。
【００７２】
適したＳＡＭ前駆物質には、例えば、１−ホスホノオクタン、１−ホスホノヘキサン、１−ホスホノ−２−エチルヘキサン、１−ホスホノ−２，４，４−トリメチルペンタン、および１−ホスホノ−３，５，５−トリメチルヘキサン、および１−ホスホノ−３，７，１１，１５−テトラメチルヘキサデカンなどがある。
【００７３】
ＳＡＭ前駆物質を公知の方法、例えば、吹付け、スピン、浸漬、グラビア、マイクロコンタクトプリンティング、インクジェット印刷、スタンピング、転写印刷、または蒸着などのコーティング方法によってゲート誘電体上に設けることができる。単層の前駆物質をゲート誘電体表面と相互作用させる。相互作用または反応は瞬間的である場合があり、または時間を必要とする場合があり、その場合、温度を上昇させると必要な時間を低減することができる。ＳＡＭ前駆物質の溶液がゲート誘電体層上に提供されるとき、溶剤は、必要とされる材料と共存できる方法によって、例えば加熱によって除去される。典型的には、全ての過剰なＳＡＭ前駆物質を有機半導体を堆積する前に洗浄により除去する。
【００７４】
ＳＡＭをＴＦＴに加えることにより、ＳＡＭのないデバイスよりも、閾値電圧、サブ閾値勾配、オン／オフ比、および電荷−キャリア移動度などの性質の改良をもたらすことができる。
【００７５】
表面処理層は、ＯＴＦＴ中でゲート誘電体と有機半導体層との間に挟まれた約４００Å未満の厚さを有する実質的シロキサンポリマー層（「シロキサンポリマー層」）を含むことができる。前記シロキサンポリマー層は、次式の共重合単位：
【００７６】
【化６】
2007512680.tif 000008
【００７７】
（式中、各Ｒ3は、独立に、水素、Ｃ1−Ｃ20脂肪族、Ｃ4−Ｃ20脂環式、アリールアルキル、またはアリール、およびそれらの組合せから選択された基を含み、１個以上のヘテロ原子および／または１個以上の官能基を含有してもよい）を有するほとんどフッ素化されていないポリマーを含む。本明細書中で用いるとき、「ヘテロ原子」は、Ｏ、Ｐ、Ｓ、ＮおよびＳｉなどの非炭素原子を意味し、「ほとんどフッ素化されていない」は、ポリマー層中の炭素の約５％未満（好ましくは、約１％未満、より好ましくは、０％）がフッ素置換基を有することを意味する。
【００７８】
シロキサンポリマー層は、約４００オングストローム（Å）未満、より好ましくは約２００Å未満、最も好ましくは約１００Å未満の最大厚さを有する。シロキサンポリマー層は一般に、少なくとも約５Å、より好ましくは少なくとも約１０Åの厚さを有する。厚さを公知の方法、例えば、エリプソメトリーによって確認することができる。
【００７９】
Ｒ3基の特定の選択としては、例えば、メチル、フェニル、２−フェニルエチル、Ｃ2−Ｃ18脂肪族基の他、限定的ではないが、ヒドロキシル、ビニル、５−ヘキセニル、水素、クロロ、３−（メタ）アクリルオキシプロピル、３−メルカプトプロピル、３−グリシドキシプロピル、２−（３，４−エポキシシクロヘキシル）エチル、３−アミノプロピル、３−アセトキシプロピル、３−クロロプロピル、３−カルボキシプロピル、３−シアノプロピル、クロロフェニル、Ｃ1−Ｃ6２−（ジアルキルホスホノ）エチルなどの官能基含有部分などが挙げられる。
【００８０】
シロキサンポリマー層のために有用なポリマー材料の例には、ポリ（ジメチルシロキサン）、ポリ（ジメチルシロキサン−コ−ジフェニルシロキサン）、ポリ（メチルフェニルシロキサン−コ−ジフェニルシロキサン）、およびポリ（ジメチルシロキサン−コ−メチルフェニルシロキサン）などがある。
【００８１】
本発明の実施において有用なシロキサンポリマーを当業者に周知の多数の方法、例えば、アニオン、縮合、または開環重合のいずれかによって調製することができる。本発明に有用なシロキサンポリマーはまた、官能末端基または官能側基を導入して調製されてもよい。官能性モノマー、官能性開始剤、または官能性連鎖停止剤を使用して、例えば、アニオン重合されたポリジオルガノシロキサンをクロロトリアルコキシシランで停止してこれを行なうことができる。それらはまた、既存のシロキサンポリマーの改質によって、例えば、オレフィン性官能性ポリジオルガノシロキサンを水素化ケイ素、例えば、トリクロロシランと反応させることによって調製されてもよい。
【００８２】
本発明はシロキサンポリマー中の各単位が二官能性前駆物質から誘導される鎖状ポリジオルガノシロキサンの使用を強調するが、三官能性または四官能性前駆物質から誘導された少量のシロキサン単位を導入するポリオルガノシロキサンを使用することは本発明の範囲内であると考えられる。三官能的および四官能的に誘導されたシロキサン単位の数は、ポリマー中のシロキサン単位の平均総数の約１０パーセントを超えないのがよく、好ましくは約５パーセント以下であるのがよい。
【００８３】
集積回路
複数のＴＦＴを相互接続して集積回路（ＩＣ）を形成することができる。集積回路には、例えば、リング発振器、高周波識別（ＲＦＩＤ）回路、論理要素、増幅器、および時計などがあるがそれらに限定されない。このため、本発明の方法によって製造された封止されたＴＦＴを本技術分野に公知の手段によって他のＴＦＴに相互接続してＩＣを形成することができる。又、封止されたＴＦＴを様々な電子物品、例えば、ＲＦＩＤタグ、ディスプレイ用のバックプレーン（例えば、パーソナル・コンピュータ、携帯電話、またはハンドヘルドデバイスに使用）、スマートカード、メモリデバイスなどにおいて用いることができる。本発明の方法によって製造された封止されたＴＦＴは、封止層が、ディスプレイにしばしば用いられる液体に対するバリアとなるのでディスプレイ用のバックプレーンとして使用するのに特に適している。
【００８４】
典型的に、ＴＦＴＩＣがアパーチャマスキング技術を用いて製造されるとき、ステンシルで刷り出されたパターンに伴う制限を克服するために、２つ以上の導電性ＴＦＴ層（例えば、ゲート電極層およびソースおよびドレイン電極層）上により短い線セグメントを接続することによって長い電気導線が作製される。多くの適用において、特にディスプレイバックプレーン（例えば、液晶または有機発光ダイオード（ＯＬＥＤ）アクティブマトリックスディスプレイ用）において、絶縁材料を有するピクセル電極を除いて回路の全てを覆うことが望ましい。絶縁材料は、ディスプレイ媒体（例えば、液晶またはＯＬＥＤ）からＴＦＴおよび導線を電気絶縁することによって、ＴＦＴおよび導線の可視性を最小にする。しかしながら、アパーチャマスキング技術を用いて絶縁材料を堆積し、ピクセル電極を除いて全てを覆うのは、ピクセル電極が互いに単離して接続を断たれるので、可能でない。驚くべきことに、アパーチャマスキング技術を用いてゲート誘電体層およびＴＦＴ封止層だけを有するディスプレイ媒体から導線およびＴＦＴを完全に絶縁することが可能である。本発明は、例えば、封止層を第２の絶縁層（例えば、ゲート絶縁体層）と連係して用いて集積回路の選択された部分を絶縁材料で完全に覆うことによって適用可能である。
【００８５】
このため、ＩＣの一部である封止されていないＴＦＴを本発明の方法を用いて封止することができる。さらに、ＩＣの要素（例えば、リードまたは配線）を封止するために上述の同じ教示を用いることができる。
【実施例】
【００８６】
本発明の目的及び利点は、以下の実施例によって更に示されるが、これらの実施例に説明された個々の材料及びそれらの量、並びに他の条件及び詳細は、本発明を不当に制限すると解釈されるべきではない。
【００８７】
封止された有機薄膜トランジスタ（ＯＴＦＴ）の製造
４つの２インチ×２インチのカプトン（Ｋａｐｔｏｎ）（登録商標）ポリイミドアパーチャマスクを本質的に２００２年２月１４日に出願された係属中の出願第１０／０７６００３号明細書に記載されているように製造した。アパーチャマスクを、２０ミクロンのチャネル長さおよび３０ミクロンのライン幅を有するＴＦＴを提供するように設計した。
【００８８】
２平方インチのフロートガラススライドをプリシジョン・ガラス・アンド・オプティックス（Ｐｒｅｃｉｓｉｏｎ  Ｇｌａｓｓ  ａｎｄ  Ｏｐｔｉｃｓ）（カリフォルニア州、サンタアナ（Ｓａｎｔａ  Ａｎａ，ＣＡ））から購入した。ガラススライド２２を約１分間、濃塩酸中に置いた。次いで、スライドを酸から除去し、脱イオン水で洗浄し、窒素でブローして乾燥させた。次に、乾燥スライドをＴＸ１００９テックスワイプ（ＴｅｘＷｉｐｅ）（登録商標）（ニュージャージー州、アッパーサドルリバーのＩＴＷテックスワイプ（ＩＴＷ  Ｔｅｘｗｉｐｅ，Ｕｐｐｅｒ  Ｓａｄｄｌｅ  Ｒｉｖｅｒ，ＮＪ））を用いてイソプロパノールで拭いた。次に、スライドを２分間、１００℃のホットプレート上に置いた。次いで、第１のアパーチャマスクをスライド上に置き、小さなハンドジグを用いて所定の位置に保持した。スライドを第１の真空チャンバに堆積のために装填した。
【００８９】
チタン／金（Ｔｉ／Ａｕ）ゲート層２４をアパーチャマスクを通してガラススライド２２上に堆積させるために、２×１０-6トルの圧力の真空チャンバ内でＴｉを電子線蒸発させ（毎秒３Åの速度において、水晶発振子マイクロバランスによって測定した時に２０Åの厚さに達した）、次いで同じ真空チャンバおよび同じ圧力でＡｕを熱的蒸発させた（毎秒５Åの速度において、６００Åの厚さに達した）。得られた試料を真空チャンバから取り出した。第１のアパーチャマスクを試料から除去した。次いで、第２のアパーチャマスクを顕微鏡を用いて試料上に位置合わせし、ジグで所定の位置に保持した。試料を第１の真空チャンバに戻した。
【００９０】
毎秒３Åの速度において電子線蒸発させることによって酸化アルミニウム誘電体層２６を第２のアパーチャマスクを通してゲート層２４上に堆積させ、２０００Åの厚さに達した。堆積の間、小さな貯水槽を真空チャンバに開放し、圧力を約５×１０-5トルのままにした。試料を再び真空チャンバから取り出し、第２のアパーチャマスクを除去した。トルエンに溶かされたポリ（α−メチルスチレン）（平均分子量、Ｍw、６８０，０００ｇ／モル）の０．１重量％溶液を数ｍｌで誘電体層２６上に適用することによってポリマー表面改質層２７を設け、次いで試料を２０秒間、５００ｒｐｍにおいておよび４０秒間、１５００ｒｐｍにおいてスピンした。次に、処理された試料を３０分間、１２０℃の炉内で焼成した。次いで、第３のアパーチャマスクを顕微鏡を用いて試料上に位置合わせし、ジグで所定の位置に保持した。半導体の堆積のために試料を第１の真空チャンバに戻した。
【００９１】
ペンタセン（ウィスコンシン州、ミルウォーキーのアルドリッチ・ケミカル社（Ａｌｄｒｉｃｈ  Ｃｈｅｍｉｃａｌ  Ｃｏ，Ｍｉｌｗａｕｋｅｅ，ＷＩ）製）を、３００℃の最高温度において９６％の窒素および４％の水素ガスの定流量下、減圧にて３領域炉（アイオワ州、ダビュークのバーンステッドターモリン（Ｂａｒｎｓｔｅａｄ  Ｔｈｅｒｍｏｌｙｎｅ，Ｄｕｂｕｑｕｅ，ＩＡ）のターモリン（Ｔｈｅｒｍｏｌｙｎｅ）７９５００管状炉）内で精製した。精製したペンタセンを第３のアパーチャマスクを通して真空（約１０-6トル）下での昇華によってポリマー表面改質層２７上に毎秒０．５Åの速度において堆積させ、原子間力顕微鏡ステップ高画像によって測定した時に３００Åの厚さに達し、ペンタセン半導体層２８を設けた。試料を真空チャンバから取り出した。第３のアパーチャマスクを試料から除去した。次いで、第４のアパーチャマスクを顕微鏡を用いて試料上に位置合わせし、ジグで所定の位置に保持した。試料を第２の真空チャンバに戻した。
【００９２】
金（Ａｕ）ソース３０およびドレイン３２層を、第４のアパーチャマスクを通して毎秒５Åの速度において（２×１０-6トルの真空において）熱的蒸発によって堆積させ、６００Åの厚さを有する層を設けた。試料を真空チャンバから取り出した。第４のアパーチャマスクを試料から除去した。次いで、第２のアパーチャマスクを顕微鏡を用いて試料上に再位置合わせし、ジグで所定の位置に保持した。試料を第１の真空チャンバに戻した。
【００９３】
酸化アルミニウムを、第２のアパーチャマスクを通して毎秒３Åの速度において２×１０-5トルの圧力で電子線蒸発によって堆積させ、２０００Åの厚さを有するシーラント層３４を設けた。試料を第１の真空チャンバから取り出し、第２のマスクを除去した。
【００９４】
封止されたＯＴＦＴの性能試験の方法
トランジスタ性能を、例えば、Ｓ．Ｍ．スゼ（Ｓ．Ｍ．Ｓｚｅ）著、「半導体素子の物理学（Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ）」、４４２ページ、ジョン・ワイリー＆サンズ、ニューヨーク、１９８１年、に示されているような、本技術分野の技術を用いて室温の空気中で試験した。半導体パラメータアナライザ（カリフォルニア州、パロアルトのヒューレット・パッカード（Ｈｅｗｌｅｔｔ−Ｐａｃｋａｒｄ，Ｐａｌｏ  Ａｌｔｏ，ＣＡ）製のモデル４１４５Ａ）を用い、結果を得た。ドレイン電流（Ｉｄ）の平方根を、−４０Ｖの一定ソース−ドレインバイアス（Ｖｄ）に対して＋１０Ｖ〜−４０Ｖのゲート−ソースバイアス（Ｖｇ）の関数としてプロットした。飽和電界効果移動度を、ゲート誘電体の固有容量（キャパシタンス）、チャネル幅及びチャネル長さを用いて曲線の直線部分から計算した。この直線フィットのｘ軸補外を、閾値電圧（Ｖｔｈ）とみなした。更に、ＩｄをＶｇの関数としてプロットすることにより、Ｖｔを含む曲線の一部分に沿って直線フィットを描く曲線をもたらした。この線の勾配の逆数が、サブ閾値勾配（Ｓ）であった。「オン−オフ」比を、Ｉｄ−Ｖｇ曲線の最小・最大ドレイン電流間の差とした。
【００９５】
実施例１
封止されたトランジスタＯＴＦＴ１を製造し、性能を上述の方法によって試験した。表Ｉは、２２日間にわたってのＯＴＦＴ１の性能の特性について記載する。
【００９６】
【表１】
2007512680.tif 000009
【００９７】
実施例２〜３
封止された薄膜トランジスタＯＴＦＴ２およびＯＴＦＴ３を上述の方法によって製造し、様々な環境に暴露し、次いで性能を試験した。性能試験を上述のように実施したが、以下の変更があった：ドレイン電流（Ｉｄ）の平方根を、−３０Ｖの一定ソース−ドレインバイアス（Ｖｄ）に対して＋１０Ｖ〜−３０Ｖのゲート−ソースバイアス（Ｖｇ）の関数としてプロットした。試験結果を表２に記載する。
【００９８】
次に、ＯＴＦＴ２を約１分間、アセトンで洗浄した。次いで、ＯＴＦＴ２を窒素でブローして乾燥させ、性能を再び試験した。結果を表２に記載する。ＯＴＦＴ３を約１分間、スチームに暴露し、窒素でブローして乾燥させ、性能を再び試験した。これらの結果もまた表２に示す。
【００９９】
【表２】
2007512680.tif 000010
【０１００】
本発明の様々な改良及び変更が本発明の範囲及び原理から逸脱することなく実施できることは、当業者には明らかであろう。本発明は、本明細書に記載した具体的な実施形態および実施例に不当に限定されるものではなく、このような実施例および実施形態は例として示されるにすぎず、本発明の範囲は、別紙に示される特許請求の範囲によってのみ限定されるものとすることは理解されるはずある。
【図面の簡単な説明】
【０１０１】
【図１】本発明の封止された薄膜トランジスタの断面図である。
【図１】
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【国際調査報告】
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