(57)【要約】ウェハのテストシステムのプローブカードが提供され、プローブカードの基板上特徴は、以下の１つ以上を含む（ａ）複数のレジスタを各ＤＵＴ入力と直列に配置し、欠陥のあるＤＵＴの分離により提供される、ＤＵＴ信号の分離（ｂ）各ＤＵＴの電力ピンと直列なスイッチ、電流リミッタ、またはレギュレータにより提供され、電力供給を欠陥のあるＤＵＴから分離する、ＤＵＴ電力の分離（ｃ）基板上のマイクロコントローラまたはＦＰＧＡを用いて提供される自己診断（ｄ）基板上の追加的なテスト回路に適応するよう、プローブカードの一部として提供される、堆積型ドーターカード（ｅ）ベースＰＣＢとドーターカードとの間またはベースＰＣＢとテストシステムコントローラとの間のインターフェースワイヤの本数を最小化するよう、ベースＰＣＢとプローブカードのドーターカードまたはテストシステムコントローラとの間のインターフェースバスを使用すること。
2007534943.tif 000002
【特許請求の範囲】
【請求項１】
ウェハ上のコンポーネントをテストするための、プローブカードの複数のテストプローブへのテスト信号の供給を制御するプログラム可能なコントローラを備える、プローブカードアセンブリ。
【請求項２】
前記プログラム可能なコントローラは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を備える、請求項１に記載のプローブカードアセンブリ。
【請求項３】
前記プログラム可能なコントローラは、テストシステムのコントローラへのインターフェースを介して接続されており、該テストシステムのコントローラは、該インターフェースにテスト信号を提供して、ウェハ上のコンポーネントのテストを制御する、請求項１に記載のプローブカードアセンブリ。
【請求項４】
前記インターフェースは、シリアル、パレラル、ワイヤレス、ネットワーク、ＲＦおよびＩＲのインターフェースから構成されるグループのうちの１つ以上を含む、請求項３に記載のプローブカードアセンブリ。
【請求項５】
前記プログラム可能なコントローラによってアクセス可能なメモリをさらに備え、該メモリは、該プログラム可能なコントローラが前記ウェハ上のコンポーネントのテストを実行することを可能にするテストプログラムを格納する、請求項１に記載のプローブカードアセンブリ。
【請求項６】
前記プログラム可能なコントローラは、テスト信号を受信するように構成されたシリアル−パラレル変換器を備えており、該プログラム可能なコントローラは、該テスト信号をシリアルからパラレルに変換し、該テスト信号を前記複数のテストプローブに並列的に分配するように構成されている、請求項１に記載のプローブカードアセンブリ。
【請求項７】
プログラム可能なコントローラは、前記プローブカードアセンブリに含まれるコンポーネントの自己診断を実行するように構成されている、請求項１に記載のプローブカードアセンブリ。
【請求項８】
前記プログラム可能なコントローラからの信号を受信するように接続されたシリアル−パラレル変換器をさらに備えており、該シリアル−パラレル変換器は、テスト信号をシリアルからパラレルに変換し、該テスト信号を前記複数のテストプローブ並列的に分配するように構成されている、請求項１に記載のプローブカードアセンブリ。
【請求項９】
前記プログラム可能なコントローラからのデジタルテスト信号を受信するように接続されたシリアルのデジタル−アナログ変換器をさらに備え、該デジタル−アナログ変換器は、テスト信号をアナログ形式に変換して、前記複数のテストプローブに提供するように構成されている、請求項１に記載のプローブカードアセンブリ。
【請求項１０】
ベースＰＣＢに接続されたドーターカードをさらに備えており、該ベースＰＣＢは、前記プログラム可能なコントローラと、テストシステムのコントローラに接続するためのコネクタと、ウェハ上のＤＵＴに接触するための、該コネクタから前記複数のテストプローブへの電気的接続を提供する接触点までのルーティングラインとを含んでおり、該ドーターカードは、追加的な信号を該ＤＵＴに提供するように構成された個別のコンポーネントをサポートする、請求項１に記載のプローブカードアセンブリ。
【請求項１１】
前記個別のコンポーネントは、追加的なプログラム可能なコントローラを備える、請求項１０に記載のプローブカードアセンブリ。
【請求項１２】
前記ドーターカードは、テストシステムのコントローラの単一の電力供給ラインから複数のテストプローブに電力を分配する、複数の電力供給ラインに直列に接続された電力供給分離装置をさらに備え、各テストプローブは、ＤＵＴ電力供給入力に接続するように構成されており、該電力供給分離装置は、所与のライン上のＤＵＴに欠陥があると決定されたときに、電力供給ラインのうちの所与の１つの上の電流を最小化するように構成されている、請求項１０に記載のプローブカードアセンブリ。
【請求項１３】
前記ウェハ上の前記コンポーネントは、マイクロプロセッサを含んでおり、前記個別のコンポーネントは、パーソナルコンピュータのマザーボードに対するサポート回路を備えている、請求項１０に記載のプローブカードアセンブリ。
【請求項１４】
ベースＰＣＢに接続されたドーターカードをさらに備えており、該ベースＰＣＢは、テストシステムのコントローラに接続するためのコネクタと、ウェハ上のＤＵＴに接触するための、該コネクタから前記複数のテストプローブへの電気的接続を提供する接触点までのルーティングラインとを含んでおり、該ドーターカードは、前記プログラム可能なコントローラをサポートする、請求項１に記載のプローブカードアセンブリ。
【請求項１５】
前記複数のテストプローブをサポートし、該複数のテストプローブに接続された内蔵ルーティングラインを有するスペーストランスフォーマをさらに備え、該スペーストランスフォーマは、前記プログラム可能なコントローラをサポートする、請求項１に記載のプローブカードアセンブリ。
【請求項１６】
複数のレジスタをさらに備え、該複数のレジスタの各々は、テストシステムのコントローラの単一のチャネルと複数のテストプローブとの間に直列に接続され、これにより、該複数のテストプローブの抵抗性の分離を提供する、請求項１に記載のプローブカードアセンブリ。
【請求項１７】
複数の分離バッファを備え、該複数の分離バッファの各々は、単一のテスターチャネルと複数のテストプローブとの間に直列に接続され、これにより、該複数のテストプローブの分離を提供する、プローブカードアセンブリ。
【請求項１８】
ＦＰＧＡにロードされるテストプログラムは、前記ウェハ上に前記コンポーネントを構築するように使用されるＣＡＤ設計システムから提供される、請求項２に記載のプローブカードアセンブリ。
【請求項１９】
前記メモリにロードされる前記テストプログラムは、前記ウェハ上に前記コンポーネントを構築するように使用されるＣＡＤ設計システムから提供される、請求項５に記載のプローブカードアセンブリ。
【請求項２０】
ベースＰＣＢに接続されたドーターカードをさらに備えており、該ベースＰＣＢは、テストシステムのコントローラに接続するためのコネクタと、ウェハのＤＵＴに接触するための、該コネクタから複数のテストプローブへの電気的接続を提供する接触点までのルーティングラインとを含んでおり、該ドーターカードは、追加的な信号を該ＤＵＴに提供するように構成された個別のコンポーネントを含んでいる、プローブカードアセンブリ。
【請求項２１】
前記ドーターカードは、取り外し可能なコネクタによって前記ＰＣＢに接続されている、請求項２０に記載のプローブカードアセンブリ。
【請求項２２】
前記ウェハ上の前記ＤＵＴは、マイクロプロセッサを含んでおり、前記個別のコンポーネントは、パーソナルコンピュータのマザーボードに対するサポート回路を備えている、請求項２０に記載のプローブカードアセンブリ。
【請求項２３】
前記個別のコンポーネントは、前記ＤＵＴを有する回路において使用するためのサポート回路を備えている、請求項２０に記載のプローブカードアセンブリ。
【請求項２４】
テストシステムのコントローラの単一の電力供給ラインから複数のテストプローブに電力を分配する、複数の電力供給ラインに直列に接続された電力供給分離装置をさらに備え、各テストプローブは、ＤＵＴ電力供給入力に接続するように構成されており、該電力供給分離装置は、所与のライン上のＤＵＴに欠陥があると決定されたときに、電流供給ラインのうちの所与の１つの上の電流を最小化するように構成されている、プローブカードアセンブリ。
【請求項２５】
前記電流供給分離装置は、電圧レギュレータ、スイッチおよび電流リミッタからなるグループのうちの１つ以上を含む、請求項２４に記載のプローブカードアセンブリ。
【請求項２６】
前記複数のテストプローブをサポートするスペーストランスフォーマと、
少なくとも１つのドーターカードと、
該スペーストランスフォーマと該少なくとも１つのドーターカードとに電気的に相互接続されたベースＰＣＢと
を備え、前記電力供給分離装置は、該スペーストランスフォーマ、該ベースＰＣＢ、および該少なくとも１つのドーターカードのうちの少なくとも１つの上に提供される、請求項２４に記載のプローブカードアセンブリ。
【請求項２７】
テストシステムのコントローラの単一の電力供給ラインと、複数のテストプローブに分岐するラインを介して電力を分配する電力供給ラインとの間に接続されたＤＣ−ＤＣ変換器を備えており、該ＤＣ−ＤＣ変換器は、該電力供給ライン上に提供された信号における電流を増加させるように構成されている、プローブカードアセンブリ。
【請求項２８】
前記プローブカードアセンブリに含まれるコンポーネントの自己診断を実行するように構成されたプログラム可能なコントローラを備える、プローブカードアセンブリ。
【請求項２９】
前記プローブカードアセンブリのプローブに分配するための、テストシステムのコントローラに接続され、テスト信号を受信するように構成されたシリアルインターフェース装置を備える、プローブカードアセンブリ。
【請求項３０】
前記テスト信号をシリアルからパラレルに変換し、該テスト信号を複数のテストプローブに並列的に分配するためのシリアル−パラレル変換器をさらに備える、請求項２９に記載のプローブカードアセンブリ。
【請求項３１】
前記シリアル−パラレル変換器は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を備える、請求項３０に記載のプローブカードアセンブリ。
【請求項３２】
前記複数のテストプローブをサポートするスペーストランスフォーマと、
少なくとも１つのドーターカードと、
該スペーストランスフォーマと該少なくとも１つのドーターカードとに電気的に相互接続されたベースＰＣＢと
を備え、前記シリアル−パラレル変換器は、該スペーストランスフォーマ、該ベースＰＣＢ、および該少なくとも１つのドーターカードのうちの少なくとも１つの上に提供される、請求項３１に記載のプローブカードアセンブリ。
【請求項３３】
前記プローブカードの複数のテストプローブにアナログ形式で分配されるデジタルテスト信号を直列的に受信するように構成されたシリアルのデジタル−アナログ変換器をさらに備え、該デジタル−アナログ変換器は、テスト信号をアナログ形式に変換して、該複数のテストプローブに提供するように構成されている、プローブカードアセンブリ。
【請求項３４】
テスト装置からアナログ信号を受信して、テストシステムのコントローラにデジタル表現で送信するように構成されたデジタル−アナログ変換器をさらに備える、請求項３３に記載のプローブカードアセンブリ。
【請求項３５】
前記複数のテストプローブをサポートするスペーストランスフォーマと、
少なくとも１つのドーターカードと、
該スペーストランスフォーマと該少なくとも１つのドーターカードとに電気的に相互接続されたベースＰＣＢと
を備え、前記シリアルのデジタル−アナログ変換器と前記アナログ−デジタル変換器とは、各々が該スペーストランスフォーマ、該ベースＰＣＢ，および該少なくとも１つのドーターカードのうちの少なくとも１つの上に提供される、請求項３４に記載のプローブカードアセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
（技術分野）
本発明は、ウェハ上のテスト集積回路（ＩＣ）に使用されるテストシステムに対するプローブカードの構成に関する。特に、本発明は、インテリジェントな基板上の特徴を有するプローブカードの構成に関する。例えば、上記特徴は、プローブカードがテストシステムのコントローラから複数のテストプローブに単一のチャネルを分配して、ウェハ上の複数のＩＣに接続することを可能にするような特徴である。
【背景技術】
【０００２】
（関連技術）
テスト用ＩＣがウェハ上に存在するとき、できるだけ多くの装置を並列的にテストして、これによってウェハ毎のテスト時間を低減させることが、費用的に効率がある。テストシステムのコントローラは、チャネルの個数を増加させ、これにより並列的にテストされ得る装置の個数を増加させるように発展してきた。しかしながら、増加したチャネル数を有するテストシステムのコントローラは、複数の並列的なテストチャネルに適応するように使用される複雑なルーティングラインを有するプローブカードがそうであるように、テストシステムに対しては、顕著なコスト要因となる。このようにして、テストシステムのコントローラのチャネルの増加なしに、かつプローブカードのルーティングの複雑度の増加なしに、テストの並列性（ｐａｒａｌｌｅｌｉｓｍ）の増加を可能にする、プローブカード全体のアーキテクチャを提供することが望ましい。
【０００３】
典型的に、新しいテストシステムのコントローラのコストは、プローブカードの複雑さによるコストの増加よりも高いため、テストシステムのコントローラのリソースが限られているもとでは、プローブカード内のテストシステムのコントローラから複数の伝送ラインへと信号をファンアウト（ｆａｎ  ｏｕｔ）することが望ましくあり得る。テストシステムのコントローラは、ウェハ上の一定個数のテスト中の装置（ＤＵＴ；Ｄｅｖｉｃｅｓ  Ｕｎｄｅｒ  Ｔｅｓｔ）をテストすることを可能にするリソースを有する。技術の進展により、さらなるＤＵＴが単一のウェハ上に製造される。新しいテストシステムのコントローラによる費用を回避するために、ウェハへのテストシステムのタッチダウン（ｔｏｕｃｈｄｏｗｎ）が複数実行されるか、あるいは、通常は単一のＤＵＴに提供されるテスト信号がプローブカード内の複数のＤＵＴにファンアウトされる。後者は、ウェハの加熱中にバーンインテスト（ｂｕｒｎｉｎ  ｔｅｓｔｉｎｇ）をするためには、より望ましく、プローブカードのウェハへの複数のタッチダウンは、しばしば実際的ではない。さらに、ウェハへのタッチダウンが少ないと、ウェハにダメージを与える可能性を低減させ、タッチダウンが少ないと、取り替えるのが高額になり得るテストシステム内のプローブの上の磨耗を制限することができる。
【０００４】
しかしながら、プローブカードにおけるテスト信号をテストシステムのコントローラとＤＵＴとの間にファンアウトすることは、システムの複雑度を増加させるのみならず、不正確なテスト結果をも発生させる。より確実な完全性のために、さらに多くの回路がプローブカード上に提供され、ファンアウトされた複数のラインのうちの１つの上の欠陥による影響を最小化する。プローブカードのファンアウトを有するテストシステムに対し、ファンアウトされたラインの上に接続されたコンポーネントにおける欠陥（短絡回路）は、ファンアウトされたテストシステムの複数のチャネルの上では、すべての装置に対するテスト信号を激しく減衰させる。参照のため本明細書に援用される「Ｃｌｏｓｅｄ−Ｇｒｉｄ  Ｂｕｓ  Ａｒｃｈｉｔｅｃｔｕｒｅ  Ｆｏｒ  Ｗａｆｅｒ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｓｔｒｕｃｔｕｒｅ」と題された特許文献１は、チャネルラインの分岐点とプローブとの間に分離レジスタを提供することによって欠陥のあるコンポーネントによって発生する減衰を低減する解決策について記述している。さらなる解決策は、参照のため本明細書に援用される「Ｉｓｏｌａｔｉｏｎ  Ｂｕｆｆｅｒｓ  Ｗｉｔｈ  Ｃｏｎｔｒｏｌｌｅｄ  Ｅｑｕａｌ  Ｔｉｍｅ  Ｄｅｌａｙｓ」と題された米国特許出願第１０／６９３，１３３号に提供されている。上記特許文献は、分離バッファの各々が一様な遅延を提供することを保証するために含められる回路と共に、チャネルラインの分岐点とプローブとの間の分離バッファが使用されるシステムについて記述している。しかしながら、他の問題は、本発明の開発によって認識されたように、テストの完全性に影響を与える追加的な回路によって引き起こされ得る。
【０００５】
テストシステムのコントローラシステムのコストにより、上記システムを長期にわたって保持することが望ましいため、プローブカードは、拡張されたテストシステムの機能をさらに分担して、古くなったテストシステムのライフサイクルを増加させることが望ましい。テストシステムのコントローラとウェハとの間のインターフェースとしての役目を担うプローブカードは、典型的にはテストシステムのコントローラよりも遥かに安価であり、プローブカード上のプローブの磨耗のために、典型的にはテストシステムのコントローラよりも遥かに短いライフサイクルの後に置換される。
【０００６】
図１は、半導体ウェハ上のＤＵＴをテストするための、プローブカードを使用するテストシステムのブロック図を示している。テストシステムは、テストヘッド８への通信ケーブル６によって接続されたテストシステムコントローラ４または汎用コンピュータを含む。テストシステムは、テストされるウェハ１４を搭載するためのステージ１２によって構成されるプローバ（ｐｒｏｂｅｒ）１０をさらに含み、ステージ１２は、ウェハ１４をプローブカード１８上のプローブ１６に接触させるために移動させることができる。プローバ１０は、ウェハ１４上に形成されたＤＵＴと接触するプローブ１６をサポートするプローブカード１８を含む。
【０００７】
テストシステムにおいて、テストデータは、テストシステムコントローラ４によって生成され、通信ケーブル６、テストヘッド８、プローブカード１８、プローブ１６を介し、最終的にはウェハ１４上のＤＵＴまで伝送される。その後、テスト結果は、もとのテストシステムコントローラ４に伝送するために、ウェハ上のＤＵＴから、もとのプローブカード１８を介し、テストヘッド８へと提供される。一旦テストが終了すると、上記ウェハは、複数のＤＵＴに分離するために切断される。
【０００８】
テストシステムコントローラ４から提供されたテストデータは、各チャネルが複数のプローブ１６の個々のプローブへと運搬されるようにするために、個々のテストチャネルへと分割される。上記テストチャネルは、ケーブル６を介して提供され、テストヘッダ８において分離される。テストヘッド８からのチャネルは、プローブカード１８への可撓性のケーブルコネクタ２４によってリンクされている。その後、プローブカード１８は、各チャネルを複数のプローブ１６の個々のプローブへとリンクさせる。
【０００９】
図２は、典型的なプローブカード１８のコンポーネントの断面図を示している。プローブカード１８は、電気的な経路と、ウェハに直接接触し得るスプリングプローブ１６への機械的なサポートとの両方を、提供するように構成されている。プローブカードの電気的な経路は、印刷回路基板（ＰＣＢ）３０、内挿３２、およびスペーストランスフォーマ（ｓｐａｃｅ  ｔｒａｎｓｆｏｒｍｅｒ）３４を介して提供される。テストヘッド８からのテストデータは、典型的にはＰＣＢ３０の表面にわたって接続された可撓性のケーブルのコネクタ２４を介して提供される。チャネル伝送ライン４０は、ＰＣＢ３０において、コネクタ２４からの信号をＰＣＢ３０の接触パッドへと水平方向に分配し、スペーストランスフォーマ３４上において、パッドのルーティングピッチを調和させる。内挿３２は、両側に配置されたスプリングプローブの電気的接触４４と共に、基板４２を含む。内挿３２は、ＰＣＢ３０上の個々のパッドを、スペーストランスフォーマ３４上にランドグリッドアレイ（ＬＧＡ）を形成するパッドへと電気的に接続する。スペーストランスフォーマ３４の基板４５におけるトレース４６は、ＬＧＡからの接続を、アレイ状に構成されたスプリングプローブ１６へと分配または「スペース転換（ｓｐａｃｅ  ｔｒａｎｓｆｏｒｍ）」する。典型的に、スペーストランスフォーマの基板４５は、マルチレイヤ型のセラミックまたは有機物ベースのラミネートから構成される。埋め込まれた回路を有するスペーストランスフォーマの基板４５、プローブおよびＬＧＡは、プローブヘッドとして呼称される。
【００１０】
電気的なコンポーネントに対する機械的なサポートは、バックプレート５０、ブラケット（プローブヘッドのブラケット）５２、フレーム（プローブヘッドの補強フレーム）５４、リーフスプリング５６、およびレベル調整ピン６２によって提供される。バックプレート５０は、ＰＣＢ３０の片側に提供されており、その一方で、ブラケット５２は、他方の面に提供されおり、ねじ５９によって取り付けられている。リーフスプリング５６は、ねじ５８によってブラケット５２に取り付けられている。リーフスプリング５６は、ブラケット５２の内壁内において、フレーム５４を動かして保持することができるように延びている。また、フレーム５４は、その内壁内においてスペーストランスフォーマ３４をサポートするための、水平方向の延長部６０を含んでいる。フレーム５４は、横方向の運動が制限されるように、プローブヘッドを囲み、ブラケット５２に対する精密許容誤差を維持している。
【００１１】
レベル調整ピン６２は、電気的なエレメントへのサポートを実現し、スペーストランスフォーマ３４のレベル調整を提供する。レベル調整ピン６２は、真鍮の球体６６がスペーストランスフォーマ３４と接触する点を提供するように調整される。球体６６は、スペーストランスフォーマ３４のＬＧＡの表面の外側と接触し、電気的なコンポーネントからの分離を維持する。基板のレベル調整は、ねじまたはレベル調整ピン６２の推進を介することにより、これら球面の精密な調整によって達成される。レベル調整ピン６２は、バックプレーン５０とＰＣＢ３０とにおけるサポート６５を介することにより、ねじ締められている。レベル調整ピンのねじ６２の動きは、球体６６がスペーストランスフォーマ３４との接触を維持するように、リーフスプリング５６とは反対になっている。
【００１２】
図３は、図２のプローブカードのコンポーネントの分解組立図を示している。図３は、２つのねじ５９を用いたバックプレーン５０、ＰＣＢ３０、およびブラケット５２の取り付けを示している。４つのレベル調整ピン６２は、バックプレーン５０とＰＣＢ３０とを介することにより、スペーストランスフォーマ３４の角付近において、４つの球体６６への接触を提供する。フレーム５４は、スペーストランスフォーマ３４の基板の上に直接的に提供されており、フレーム５４は、ブラケット５２の内部にフィットしている。リーフスプリング５６は、ねじ５８によってブラケット５２へと取り付けられている。２つのねじ５８が参照のために示されているが、リーフスプリングに取り付けるために、追加的なねじ５８（図示されず）が表面全体にわたって提供される。
【００１３】
図４は、ＰＣＢ３０の反対側の透視図であり、その表面にわたる複数のコネクタ２４の配置を示している。図３において、ＰＣＢ３０のコネクタ２４は下に向いており、図示されていない。典型的なプローブカードにおいて、コネクタ２４（典型的にはゼロ・インサーション・フォース（ＺＩＦ；ｚｅｒｏ  ｉｎｓｅｒｔｉｏｎ  ｆｏｒｃｅ）コネクタ）は、プローブカードの表面にわたって配置された可撓性の接続を提供し、テストヘッドの上に同様な方法で配置されたコネクタと結合するように構成される。ＺＩＦコネクタが示されているが、例えばポゴピン（ｐｏｇｏ  ｐｉｎ）、ＺＩＦではない可撓性のケーブルのコネクタ、導電性エラストマーの瘤（ｂｕｍｐ）、型打ちされ形成されたスプリングエレメント、等のその他のコネクタタイプも使用され得る。
【特許文献１】米国特許第６，６０３，３２３号明細書
【発明の開示】
【課題を解決するための手段】
【００１４】
（要約）
本発明にしたがい、プローブカードは、複数のＤＵＴへのテストチャネル信号のファンアウトを可能にする多数の基板上の特徴によって提供され、一方でテスト結果の上のファンアウトに関する望ましくない影響を制限する。基板上のプローブカードの特徴はさらに、テストシステムのコントローラの機能を向上させ、いくつかのテストシステムのコントローラのライフサイクルを効率的に増加させ、より近代的なテストシステムのコントローラの購入に関する費用を伴わずに、さらに高度な機能を提供する。本発明にしたがうプローブカードは、プローブカードが制限されたチャネルのテストシステムコントローラと共に使用され１回のタッチダウンでウェハをテストできるようにするために、テストの完全性を広くファンアウトすること、すなわち、バーンインテストの間において、特に望ましい特徴をファンアウトすることを可能にする。
【００１５】
プローブカードの基板上の特徴は、以下の１つ以上を含む：（ａ）既に引用された特許文献１に一般的に記述されているような、複数のレジスタを各ＤＵＴ入力と直列に配置し、欠陥のあるＤＵＴを分離（ｉｓｏｌａｔｅ）することによって提供される、ＤＵＴ信号の分離；（ｂ）各ＤＵＴの電力ピンと直列なスイッチ、電流リミッタ、またはレギュレータによって提供される、ＤＵＴ電力の分離であって、欠陥のあるＤＵＴからの電力供給を分離し、単一のテストシステムコントローラの電力供給が複数のＤＵＴへと電力を供給することを可能にする、電力の分離；（ｃ）基板上のマイクロコントローラまたはＦＰＧＡならびに関連するマルチプレクサおよびＤ／Ａ変換器を使用することによって提供される、自己診断であって、基板上の自己診断は、テストシステムコントローラの完全性チェックがもはや有効ではないために、ファンアウトしたテストシステムコントローラのリソースに必要である、自己診断；（ｄ）プローブカードのＰＣＢ上にアウトライン領域を形成するテストシステムコントローラの複数の接続の間に提供され、堆積または鉛直方向に対向されたドーターカードであって、堆積されたドーターカードは、本発明にしたがって使用される追加的な回路に適応しており、ＰＣＢ，スペーストランスフォーマ、およびプローブカードを元来形成しているその他のコンポーネントの近くに、追加的なコンポーネントを提供する、ドーターカード；（ｅ）ベースＰＣＢとドーターカードとの間またはベースＰＣＢとテストシステムコントローラとの間のインターフェースワイヤの本数を最小化するように、ＰＣＢ上に提供されたコントローラと個々のドーターカードとテストシステムコントローラとの間の通信バスを使用すること。上記バスは、さらに、プローブカード上のパラレルＤ／ＡまたはＡ／Ｄコンバータの使用を介することにより、アナログ信号を複数のＤＵＴへと分配し、最小の配線とＰＣＢ領域の最小の使用とを提供するように構成されている。
【００１６】
本発明のさらなる詳細は、添付の図面の助けを用いて説明される。
【発明を実施するための最良の形態】
【００１７】
（詳細な記述）
図５は、プローブカードの断面図を示しており、ドーターカード１００および１０２を含む本発明にしたがう基板上のコンポーネントを含むように、図２に示されているプローブカードの構成からは改変されている。便宜のため、図２から図５へと持ち越されている（ｃａｒｒｙ  ｏｖｅｒ）コンポーネントは、同様にラベル付けされている。図５において、ドーターカードは、堆積されたコネクタ１０４１−４によって接続されるように示されている。堆積されたコネクタは、反対側のカード表面に取り付けられており、オス型およびメス型の接合コネクタを含んでいる。例えば、コネクタ１０４１は、ベースＰＣＢ３０に接続されているが、コネクタ１０４２は、ドーターカード１００に接続されている。堆積されたコネクタは、ＺＩＦ、ポゴピン、または、印刷回路基板に相互接続するのに適切なその他のタイプのコネクタであり得る。コネクタは、テスト環境に依存して異なるドーターカードを容易に取り付けることができるようにするために、ドーターカードを取り外せるようにする。取り外し可能なコネクタが示されているが、一実施形態において、ドーターカードは、例えば半田付けによって、しっかりと接続され得る。さらに、２つのドーターカードが示されているが、設計要求に依存して、単一のカードまたは２つ以上のカードが使用され得る。
【００１８】
示されているように、ドーターカード１００および１０２は、テストシステムコントローラのインターフェースの複数のコネクタ２４の間の利用可能な空間に提供されている。テストシステムコントローラは、従来型の自動テスト機器（ＡＴＥ；Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｅｑｕｉｐｍｅｎｔ）のテスタ、あるいは、プローブカードを制御または設定するように使用されるコンピュータシステムであり得、上記テストシステムコントローラは、ドーターカードが堆積され得るコネクタ２４上の高さを制限し得る。示された構成において、バックプレート５０に開口部が提供され、ドーターカード１００および１０２がベースＰＣＢ３０に接続されるアウトライン領域を形成している。一般に、ドーターカードに利用可能なプローブカードの領域は、テストシステムの接続とプローバの制約とによって決定される。テストシステムコントローラのインターフェースの複数のコネクタ２４の間の制限された水平方向の空間により、本発明にしたがうアーキテクチャの追加的な回路に適応する基板領域は、追加的なドーターカードをプローブカードのアウトライン領域内に堆積することによって得られる。
【００１９】
堆積されたコネクタ１０４１−４は、ベースＰＣＢ３０とドーターカード１００および１０２の各々の表面上に提供される個別のコンポーネント１１４に対して、空間を提供する。個別のコンポーネント１１４は、電力供給ラインに対するバイパスキャパシタを含み得る。一実施形態において、同様な個別のコンポーネント１１２はまた、スペーストランスフォーマ３４の表面上に提供される。一実施形態において、個別のコンポーネント１１２は、デカップリングキャパシタである。個別のコンポーネント１１２に適応するために、多数のスプリング接触４４が内挿３２から取り除かれ、ラインの再ルーティング（ｒｅｒｏｕｔｉｎｇ）がスペーストランスフォーマ３４に提供される。テスト結果に影響を与える電力ライン上のキャパシタンスを最大化するように、それらは、個別のコンポーネント１１２（デカップリングキャパシタである）と共に、プローブ１６に電力を搬送するラインの近くに配置される。キャパシタ１１０に対しては、キャパシタンスがデカップリングを高め得る場所の近くに配置することにより、小さなキャパシタンスが使用され得る。
【００２０】
示されている１００および１０２のようなドーターカードは、それらの表面の上に同じコンポーネントを有しているため、ベースＰＣＢ３０には冗長（ｒｅｄｕｎｄａｎｔ）であり得る。さらなるテストチャネルのファンアウトが所望される場合に、さらなる冗長なドーターカードが単純に追加され得る。代替的に、ドーターカードは、テスト要求と利用可能な空間とに依存して、異なるコンポーネントを含み得る。
【００２１】
ドーターカード１０２は、個別のコンポーネント１１４として、マイクロコントローラ１１０を含むように示されている。ドーターカード１０２上に示されているが、同様なマイクロコントローラは、ドーターカード１０２、ドーターカード１００、ベースＰＣＢ３０、およびスペーストランスフォーマ３４のうちの１つ以上の上に提供され得る。マイクロコントローラ１１０は、マイクロプロセッサ、デジタル信号プロセッサ、シーケンサ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックデバイス（ＰＬＤ）、あるいは、テスト信号または制御信号を生成して電気回路に提供するためのコントローラとしてプログラム／設定され得るその他のコントローラまたは装置を含む、様々なプログラム可能なコントローラのうち、任意のものであり得る。一実施形態において、マイクロコントローラ１１０は、Ａ／Ｄ能力を有するＭｉｃｒｏｃｈｉｐ  ＰＩＣ１８ＦＸＸ２０である。
【００２２】
ドーターカードまたはベースＰＣＢ３０上の個別のコンポーネント１１４、あるいはスペーストランスフォーマ上の個別のコンポーネント１１２は、マイクロプロセッサ１１０によって使用されるか、あるいは、プローブカード上またはプローブカードの外部の別のプロセッサによって使用される、メモリを含み得る。上記メモリは、一時的な格納を提供するランダムアクセスメモリ（ＲＡＭ）か、あるいは、より永続的な格納を提供する例えばフラッシュメモリのような装置であり得る。マイクロプロセッサ１１０またはその他のプロセッサがテストを実行できるようにするために、上記メモリは、テストベクトルまたはテストプログラムを含むようにプログラムされ得る。同様に、上記メモリは、システム設定データを含み得る。
【００２３】
上記回路はまた、ＤＵＴに呼応して、システム全体がＤＵＴを評価するために形成されるようにも組織され得る。例えば、ドーターカードの回路とプローブカードの回路は、ＤＵＴがＩｎｔｅｌまたはその他のマイクロプロセッサである場合に、パーソナルコンピュータのマザーボードのサポート回路を含み得る。ＤＵＴは、電力上昇のもと、最終的な使用環境のような電気的環境を経験し得る。このようにして、動作精度のテストは、開放（ｕｎｐａｃｋ）されたＤＵＴ装置の上で実行され得る。
【００２４】
マイクロコントローラ１１０とメモリ、あるいは顕著な量の熱を生成し得るその他の個別のコンポーネントと適応するために、プローブカードのドーターカード１００および１０２上の個別のコンポーネント１１４、あるいは、ベースＰＣＢ３０上の個別のコンポーネントと共に、温度制御システムが含まれ得る。温度制御システムは、放熱板、ファン、電気的冷却器、ヒーター、または望ましい範囲内にコンポーネントの温度を維持するのに必要なその他の装置と共に、温度センサを含み得る。
【００２５】
マイクロコントローラ１１０とメモリに加え、個別のコンポーネント１１４は、例えば電圧レギュレータ、リレー（ｒｅｌａｙ）、マルチプレクサ、スイッチ、Ｄ／Ａコンバータ、Ａ／Ｄコンバータ、シフトレジスタ、等を含み得る。個別のコンポーネントの構成の例は、図６および図７の回路図に示されている。本発明にしたがうプローブカードに含まれるその他の特徴と同様に、これらコンポーネントのさらなる詳細は、以下で記述される。
【００２６】
（Ａ．ＤＵＴ信号の分離）
一実施形態において、スペーストランスフォーマ３４は、ＤＵＴ入力を提供する各プローブと直列に配置された薄膜レジスタを含む。テストシステムコントローラ４の単一のチャネルからＤＵＴ１２４１−４の入力へと信号を提供するそのような薄膜レジスタ１２０１−４は、図６に示されている。すでに記述されたように、本発明にしたがうアーキテクチャは、欠陥のあるまたは短絡したＤＵＴを問題のない（ｇｏｏｄ）ＤＵＴ入力から分離するために、各ＤＵＴ入力と直列に配置されたスペーストランスフォーマ３４において、レジスタ１２０１−４のような埋め込み型のレジスタを使用する。典型的に、図５に示されているスペーストランスフォーマ３４は、マルチレイヤ型のセラミック基板であり、あるいはマルチレイヤ型の有機物基板から構成され、薄膜レジスタ１２０１−４は、ルーティングラインからプローブへの経路における１つ以上の層の上に提供され得る。そのようなＤＵＴ分離レジスタの使用は、既に引用された米国特許第６，６０３，３２３号明細書に記述されている。一実施形態において、レジスタは、５０オームから５０００オームの間を変動する値を有する。１０００オーム単位の値は、周波数が５ＭＨｚから５０ＭＨｚの間にある１０個から１００個までのＤＵＴを単一のＤＵＴチャネルが動作させることを可能にする。ＤＵＴの近くに埋め込みレジスタを配置することは、性能を最大にするための鍵であるが、一方で同時に、プローブヘッドのサイズは一切増加させない。個別レジスタまたは表面に搭載されたレジスタもまた、このＤＵＴ分離アプリケーションに使用され得る。
【００２７】
米国特許第１０／６９３，１３３号明細書に記述されているように、さらなる実施形態においては、欠陥のあるＤＵＴを分離するために、直列レジスタの代わりに各ＤＵＴ入力と直列なバッファが配置され得る。また、米国特許第１０／６９３，１３３号明細書に記述されているように、バッファを有する各ラインに提供される遅延が一様になることを保証するために、ＰＣＢまたはドーターカードの上に回路が含まれる。
【００２８】
（Ｂ．ＤＵＴ電力の分離と電力制御）
システムは、利用可能なＤＵＴ電力供給の個数を制限され得る。単一の電力供給を用いて複数のＤＵＴを駆動するとき、欠陥のあるまたは短絡したＤＵＴを、同じシステムコントローラの電力供給に接続されたその他の問題のない装置に影響を与えないようにするために、分離することが望ましい。さらに、各チャネルの分岐の追加に伴って電力の低下が発生し得るため、提供された電力を制御することが望ましい。
【００２９】
ここでのアーキテクチャは、欠陥のあるＤＵＴを分離するために、各ＤＵＴ電力ピンと直列な電圧レギュレータ、電流リミッタ、またはスイッチを使用する。テストシステムコントローラ４の電力供給チャネル１３２からの電圧レギュレータ１３０１−４の使用は、図６に示されている。電力は、テストシステムコントローラ４から提供されるように示されているが、同様に個別の電力供給からも提供され得る。電圧レギュレータ１３０１−４は、テストシステムコントローラの電力供給ライン１３２から供給された電力を有しており、複数のＤＵＴ１２４１−４に電力供給するために、電力ラインに信号を分配する。電圧レギュレータ１３０１−４は、短絡または同様な欠陥によって引き起こされた電流のサージ（ｓｕｒｇｅ）を検出して、その後ＤＵＴへの電流をカットまたは最小化することにより、同じ電源から動作している問題のないＤＵＴから、欠陥のあるＤＵＴを分離するように機能する。図６においては電圧レギュレータとして示されているが、電圧レギュレータ１３０１−４は、欠陥のあるＤＵＴの分離を可能にする同様なフィードバックを有するスイッチまたは電流リミッタによって置換され得る。
【００３０】
電力供給の分離に加え、ここでのアーキテクチャは、ＤＵＴ電力供給チャネルからの電力の増加を提供し、単一の電力供給がより多くのＤＵＴを駆動することを可能にする。電力を増加させるために、ＤＣ／ＤＣコンバータ１３４が、テストシステムコントローラ４とＤＵＴ電圧レギュレータ１３０１−４との間のドーターカード１００の上に提供され、追加的なＤＵＴ電力を提供する。一般に、テストシステムコントローラの電力供給は、最大電流が一定なプログラム可能な電圧出力を有する。多くの新しいシリコン装置は、低電圧で動作する。このため、テストシステムコントローラは、より高い電圧にプログラムされ、ＤＣ／ＤＣコンバータ１３４は、より低い電圧へと下方に調整し得る。高い電流は、テストシステムコントローラの電力供給が、より多くのＤＵＴに供給されることを可能にする。
【００３１】
正確な電圧の保証がテストシステムに提供され、本発明の実施形態は、その他のプローブカードコンポーネントと同様に、電圧レギュレータ１３０１−４の較正とモニタリングとを提供する。マイクロコントローラ１１０は、ＤＵＴの欠陥が原因でいつ電流がカットされるのかを決定するために、電圧レギュレータ１３０１−４の出力をモニタするように接続されて示されている。電流信号を受信することに加えて、マイクロコントローラ１１０またはその他のプロセッサまたはプローブカードの個別のコンポーネントは、電圧レギュレータ１３０１−４を較正することにより、レギュレータから提供される電圧を正確に制御できるように構成され得る。その後、レギュレータ１３０１−４を介する電圧出力を制御するために、マイクロコントローラ１１０またはその他のコンポーネントから、制御信号が提供される。
【００３２】
（Ｃ．プローブカードの自己診断）
プローブカード内のファンアウトによってテストの並列性が提供され、テスト機能がプローブカードに移されるため、テストシステムコントローラの追加的な機能を要求することなしに、プローブカードのテスト機能の完全性を保証するような特徴をプローブカードの上に含めることが望ましい。一般に、従来のプローブカードにおいて、テストシステムコントローラは、完全性に関して各チャネルをモニタすることができる。テストシステムコントローラのリソースが、いくつかのＤＵＴの間に分配され、コンポーネントが、個々のＤＵＴに追加される。テストシステムコントローラによって実行されるプローブカードの完全性チェックは、もはやテストシステムの有効なチェックとはなり得ない。
【００３３】
したがって、図６に示されている一実施形態において、ここでのアーキテクチャは、マイクロコントローラ１１０、シリアル−パラレル型のレジスタ（コントローラ）１４６、マルチプレクサ１４０および１４２、Ｄ／Ａコンバータ１４４、Ａ／Ｄコンバータ１４７、およびプローブカードに追加されるテスト機能の完全性を保証するように使用されるその他の回路コンポーネントの組み合わせの自己診断を実行する。マイクロコントローラ１１０によって実行される動作に関する複数のモード、あるいは、その他のドーターカードまたはベースＰＣＢ３０の上の処理ユニットは、個々のドーターカードのＰＣＢのアセンブリとベースＰＣＢのアセンブリとをテストすることを可能にする自己診断を提供する。
【００３４】
プローブカードは、自己診断を提供するために、メモリ内のソフトウェアとして構成されるか、あるいは、メモリ内のソフトウェアを含んでいる。テスト結果は、プローブカードからテストシステムコントローラ４またはその他のユーザインターフェースに報告される。マイクロコントローラ１１０またはその他のプロセッサは、標準的な測定ツールを用いてプローブカードをテストすることができるようにプローブカードを再構成することが可能なプログラム可能なモードをも含み得る。使用され得る標準的な測定ツールの一例は、Ａｐｐｌｉｅｄ  Ｐｒｅｃｉｓｉｏｎ  Ｉｎｃ．によって製造されているプローブＷｏＲｘシステムである。そのようなプログラム可能なモードによってプローブカードを使用することは、自己診断がウェハ製造のテスト環境において実行されることを可能にする。マイクロコントローラ１１０およびプローブカードのその他のプロセッサは、自己診断モード以外には、プローブカードの「健康状態」または性能をリアルタイムにモニタし報告するためのモードを含み得る。一例として、マイクロコントローラ１１０は、電圧レギュレータ１３０１−４の出力を受信し、ＤＵＴに欠陥があった場合に、その「健康状態」報告機能を表すように示されている。レギュレータ１３０１−４の較正を提供するためのプローブカード上の回路は、プローブカード上のその他のコンポーネントと同様に、「健康状態」のモニタの精度をも保証し得る。マイクロコントローラ１１０、またはプローブカード上のその他の回路は、ＤＵＴの「健康状態」をモニタするように、あるいは、ベースＰＣＢとドーターカードコンポーネントとが適切に機能することを保証して、結果をテストシステムコントローラ４またはその他のユーザインターフェースに報告するように、同様に接続され得る。
【００３５】
自己診断とリアルタイムの「健康状態」のモニタとに加えて、マイクロコントローラ１１０またはプローブカード上のその他のプロセッサは、イベントロギングを提供し得る。ログされたイベントは、例えばテスト履歴、ウェハの統計値、合／否の統計値、ＤＵＴの部位／ピンの欠陥、またはプローブカードを用いてテストをするときに望ましいその他のデータを含み得る。プローブカード上に含まれるメモリは、イベントのログデータを格納するように使用され得る。
【００３６】
（Ｄ．シリアルバスインターフェース）
ドーターカードの使用に必要なルーティングラインとコネクタとのリソースの量を最小化するために、シリアルバス１４５が、ここでのアーキテクチャに提供される。一実施形態において、図６におけるマイクロコントローラ１１０は、シリアルバスインターフェースを提供し、追加的な領域のオーバーヘッドを用いずにシリアルバスインターフェース１４５を制御する。プローブカードのシリアルバス１４５は、プローブカードの内蔵型の自己診断（ＢＩＳＴ；ｂｕｉｌｔ  ｉｎ  ｓｅｌｆ  ｔｅｓｔ）特徴を、最小数のインターフェースワイヤを用いて分配することを可能にする。シリアルバスは、プローブカードのＢＩＳＴ機能を実現するためには鍵となる要素である。
【００３７】
シリアルインターフェースバス１４５は、ドーターカード１００（および使用される場合はその他のドーターカード）とベースＰＣＢ３０との間に提供される。シリアルバスは、最少数のコネクタと配線リソースとを用いてベースＰＣＢ３０とドーターカードとの間で通信することを可能にする。シリアル−パラレル型のシフトレジスタ１４６のようなシリアル−パラレルコンバータは、最小数のルーティングラインとコネクタのリソースを用いることにより、シリアルバス信号をＰＣＢ３０内の個々のＤＵＴに分配するために、ベースＰＣＢ３０上に提供される。
【００３８】
単一のシリアル−パラレル型のシフトレジスタが示されているが、シリアル−パラレル型のシフト装置１４６は、プロセッサ、ＤＳＰ，ＦＰＧＡ，ＰＬＤのようなプログラム可能なコントローラ、あるいは、パラレル−シリアル変換を提供する基本的な機能を用いて、同様な機能をドーターカード１００上のマイクロコントローラ１１０に提供する、マイクロコントローラであり得る。ユニット１４６はまた、プロセッサとして、自己診断機能を実行し、ドーターカード上のその他のプロセッサへとプログラムまたはデータを提供する役目を果たし、さらにシリアルバス１４５を介してプロセッサの間でデージーチェーン化された接続を提供する役目を果たすように構成され得る。
【００３９】
シリアル／パラレル・コントローラユニット１４６はさらに、プロセッサとして、圧縮されたデータフォーマットを利用し、データとテストベクトルとを圧縮および解凍するように機能し得る。例えば、シリアル／パラレル・コントローラユニット１４６は、シリアルバスに取り付けられてはいないコンポーネントからのＢＣＤデータを受信して、その後の分配のために、上記ＢＣＤデータをシリアルデータへと変換するように構成され得る。同様なデータの圧縮および解凍は、ドーターカード１００および１０２またはプローブカードのベースＰＣＢ３０に含まれる、その他のプログラム可能なコントローラまたはプロセッサによって提供される。
【００４０】
同様に、プロセッサとして構成されたシリアル／パラレル・コントローラユニット１４６は、プローブカードがＤＵＴの走査テスト特徴をサポートすることを可能にする。プログラム可能なロジックとメモリチップとは、走査テストを提供するシリアル型の走査ポートを有する。典型的に、走査ポートは、チップの内蔵型の自己診断（ＢＩＳＴ）特徴を提供するように、製造中に使用され、上記走査ポートは、製造後には、パッケージのリード線には接続されない。ＤＵＴ走査ポートのシリアル／パラレル・コントローラユニットへの接続を用いることにより、または、シリアルバスに取り付けられたその他の走査テスト回路を用いることにより、ＤＵＴの走査テスト特徴は、テストシステムコントローラ４と関連するまたは上記コントローラから分離したドーターカードによって、イネーブルにされ得る。
【００４１】
図６においては、テストシステムコントローラ４へのシリアルバスインターフェース１３３が、さらに示されている。上記シリアルバスインターフェースは、最小数の配線リソースとコネクタリソースとを用いることにより、テストシステムコントローラ４からのシリアル通信を提供する。シリアルインターフェース１３３により、テストシステムコントローラ４は、シリアル−パラレルコンバータ１４６またはマイクロコントローラ１１０へと制御信号を経路付けし得る。一実施形態において、シリアルインターフェース１３３は、テストシステムコントローラ４からのシリアル制御信号を提供するように用いられるシステムコントローラ４の走査レジスタを用いることにより、テストシステムコントローラ４のＪＴＡＧシリアルポートから提供され得る。
【００４２】
テストシステムコントローラ４は、マイクロコントローラ１１０と接続するシリアルインターフェース１３３を有するように示されているが、示されているパラレルインターフェース１３５のような、その他のタイプのインターフェースが提供され得る。追加的なインターフェースは、シリアルインターフェースとの組み合わせまたは単独でのいずれかにより、使用され得る。その他のタイプのインターフェースは、ＲＦ，ワイヤレス、ネットワーク、ＩＲ，または、テストシステムコントローラ４を利用可能とし得るような様々な接続を含み得る。マイクロコントローラ１１０のみに接続するように示されているが、インターフェース１３５は、直接的またはバスを介することにより、プローブカード上のその他の装置に接続され得る。
【００４３】
シリアルバス１４５はまた、アナログ信号をＤＵＴへと分配し、ＤＵＴからのアナログ信号を分配するように使用され得る。ここでのアーキテクチャは、シリアル信号をアナログ形式に変換して、上記信号を複数のＤＵＴへと分配するために、シリアル型のデジタル−アナログコンバータ１４４を含んでいる。Ｄ／Ａコンバータ１４４は、シリアルバス１４５を介することにより、シリアル−パラレル型のシフトレジスタ１４６からテスト信号入力を受信するが、上記信号は、シリアルバス１４５に接続されたその他のコンポーネントから提供され得る。Ｄ／Ａコンバータ１４４は、パッケージ毎に複数のＤ／Ａコンバータを含んでおり（典型的にはパッケージ毎に８，１６、または３２個）、最小の配線とＰＣＢ領域とによってＤＵＴへとアナログ信号を送達するために、それらはシリアルインターフェースバス１４５に接続されている。ＤＵＴからアナログ信号を受信してデジタル形式に変換し、シリアルバスを介することによって好ましくはシリアル−パラレル型のシフトレジスタへと信号を提供するために、Ａ／Ｄコンバータ１４７がさらに含められている。電圧レジスタ１３０１−４の出力からのフィードバックをマイクロコントローラ１１０に提供して、自己診断とテストの完全性保証との両方について、電圧レジスタ１３０１−４が適切に機能していることをマイクロコントローラが保証できるようにするために、アナログのマルチプレクサ１４２が、さらに提供される。
【００４４】
図７は、図５のプローブカード上に使用され得るコンポーネントについての、図６への代替的な回路図を示している。図７の回路は、ＦＰＧＡ１５０を用いることにより、シリアル型のＤＡＣ１４４と、ベースＰＣＢ３０上のシリアルＡＤＣ１４７と同様に、シリアル−パラレル型のシフトレジスタ１４６を置換することにより、図６を改変している。
【００４５】
ＦＰＧＡ１５０は、基板上のマイクロコントローラを含むか、あるいは、マイクロコントローラ１１０の機能を提供するようにプログラム／設定され得る。また、図６のマイクロコントローラ１１０は、ＦＰＧＡ１５０によって引き受けられる機能と共に、図７に移されて示されている。同様に、図７のＦＰＧＡ１５０は、図６のアナログのマルチプレクサ１４２の機能を実行するようにプログラムされ得る。電圧レギュレータ１３０１−４の出力は、図７においてはＦＰＧＡ１５０に提供されるように示されており、図６のアナログマルチプレクサは、図７においては取り除かれている。その他のコンポーネントは、図６から図７へと持ち越されており、同じようにラベル付けされている。
【００４６】
ＦＰＧＡ１５０は、例えばＶｅｒｉｌｏｇのように、プログラムされているか、あるいは、プログラムによって設定されている。ＦＰＧＡ１５０のプログラムまたは設定は、ＦＰＧＡ１５０をプローブカード上に取り付けるよりも前に提供され得る。さらに、ＦＰＧＡ１５０のプログラムまたは設定は、テストシステムコントローラ４またはプローブカードに接続されたその他のユーザインターフェースを用いることにより、取り付け後にも実行され得る。ＦＰＧＡ１５０は、ＤＵＴに対して必要な特定のテストを容易にするように、１つ以上のＤＵＴからの応答に基づいて再構成され得る。
【００４７】
ＦＰＧＡのプログラムは、設計データベースまたはＤＵＴの試験台（ｔｅｓｔ  ｂｅｎｃｈ）に基づき得る。一実施形態において、ＤＵＴを開発するのに使用されるコンピュータ支援設計（ＣＡＤ；Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）システムは、ＦＰＧＡにロードされたテストプログラムまたはマイクロコントローラプログラムをプローブカードに配置されたメモリと合成するように使用され得る。ＣＡＤ設計のデータベースは、直接的に用いられるか、あるいは、設計またはプローブカードを設計するのに使用されるＣＡＤツールによって、後処理（ｐｏｓｔ−ｐｒｏｃｅｓｓ）され得る。このようにして、標準的または準標準的なドーターカード、ベースＰＣＢ、またはコントローラのアセンブリを搭載したスペーストランスフォーマは、特定のＤＵＴ設計をテストするためのソフトウェアによって使用およびカスタマイズされ得る。
【００４８】
ＦＰＧＡ１５０は、好ましくはベースＰＣＢ１５０上に配置され、ドーターカード１３２とベースＰＣＢ３０との間のルーティングラインとコネクタとの個数を最小化するが、ＦＰＧＡ１５０がドーターカード１００上に含められ得ることが考えられる。ＦＰＧＡ１５０は、テストシステムコントローラ４との効率的な通信を提供するように、シリアルインターフェースバス１４５を提供するように示されている。
【００４９】
（Ｆ．プログラム可能なルーティング）
プローブカードにおける信号、電力、および接地のトレースは、スペーストランスフォーマ３４またはベースＰＣＢ３０のいずれか一方を用いることにより、一種のスペーストランスフォーメーションによって経路付けられるように既に記述されている。一旦これらのトレースが製造されると、変更に当たってはわずかな柔軟性しか存在しない。アレイ、スイッチ、またはＦＰＧＡのようなＩＣが、トレースについての制御可能な再ルーティングを提供することによって、柔軟性がプローブカードに具備され得る。プログラム可能または制御可能なＩＣを用いて信号を経路付けることは、大きな柔軟性を提供し、ＩＣを再プログラムすることのみにより、同じプローブカードが多数の設計に使用されることを可能にする。一実施形態において、上記ＩＣは、プローブに取り付けられた自動的なテスト機器から制御またはプログラムされ、テスト技師がテストプログラムをデバッグする際に、プローブカードをリアルタイムに再プログラムすることを可能にする。
【００５０】
一実施形態において、図７に示されているようなＦＰＧＡ１５０は、プログラム可能なラインのルーティングを提供するように構成されている。ＦＰＧＡ１５０は、シリアル−パラレル型のシフト機能を提供するのと共に、ルーティングを制御するように機能するか、あるいは、いかなるシリアル−パラレル型のルーティングをも提供することなしに、トレースのルーティングを制御するように機能し得る。ＰＬＤまたは単純なプログラム可能なスイッチのようなその他のプログラム可能なＩＣは、プログラム可能なトレースのルーティングを提供するように、同様に使用され得る。
【００５１】
既に記述されたように、コネクタ２４は、テストシステムコントローラ４からＰＣＢ３０のコネクタ２４へと信号を分配する。その後、チャネル伝送ライン４０は、ＤＵＴへの接続のために、ＰＣＢ３０において、コネクタ２４からの信号を水平方向に分配する。一実施形態において、ＰＣＢのチャネル伝送ライン４０は、ベースＰＣＢ３０上のＦＰＧＡ１５０を介して経路付けられ、テストシステムコントローラ４のルーティングリソースが異なるＤＵＴへとプログラム可能なように接続されることを可能にする。ＦＰＧＡ１５０は、単純にプログラム可能なスイッチマトリックスとしての役割を担う。その他の実施形態において、テストシステムコントローラ４からのリソースは、シリアルまたは直接的のいずれかによって、ドーターカード上のＦＰＧＡ１５０、またはスペーストランスフォーマ３４に提供され、テストシステムコントローラのリソースが異なるＤＵＴへとプログラム可能なように接続することを可能にする。ＦＰＧＡ１５０への接続は、テストシステムコントローラ４を介するか、あるいは、ユーザインターフェースからプローブカード上のＦＰＧＡ１５０への個々の接続を介することにより、必要に応じてトレースのルーティングを再構成するように、ＦＰＧＡ１５０が再プログラムされることを可能にする。
【００５２】
（Ｆ．組み合わせ特徴）
Ａ〜Ｅ節において既に記述されたアーキテクチャの特徴は、単独で、または、命令され得るテスト要求にしたがって組み合わされ得る。テスト信号をファンアウトする能力の顕著な増加は、本発明の実施形態にしたがって記述される特徴を用いて実現され得る。例えば、旧世代のテストシステムコントローラは、３３ＭＨｚで動作する３２ＤＵＴテストシステムコントローラであり得る。本明細書に記述されているインテリジェントなプローブカードのアーキテクチャを使用することにより、テストシステムコントローラは、同じ３３ＭＨｚで動作する２５６ＤＵＴテストシステムコントローラへと拡張され得る。テストシステムコントローラが冗長性解析（ＲＡ；ｒｅｄｕｎｄａｎｃｙ  ａｎａｌｙｓｉｓ）能力を有している場合、ＤＵＴ  Ｉ／Ｏの多重化は、冗長性解析テストをも可能にする。図６および図７において、そのような能力は、マルチプレクサ１４０を介してテストシステムコントローラ４へと提供されるＤＵＴ  Ｉ／Ｏ入力によって示されている。マルチプレクサは、所望のＤＵＴ  Ｉ／Ｏをテストシステムコントローラ４へと経路付けるように、マイクロコントローラ１１０、または処理ユニット１４６によって制御され得る。
【００５３】
共有のリソースまたは多重化されたテスト設定は、ウェハレベルを段階的にバーンインした（ｓｔｅｐ−ｂｕｒｎ−ｉｎ）カードとして非常に魅力があり、既に示唆されたように、バーンイン工程の間の１回のタッチダウンの間にすべてのＤＵＴをテストすることが望ましい。テスト速度は、ＤＵＴ  Ｉ／Ｏの多重化によって低減され得るが、バーンインの状況では、テスト速度は、一般には制限され得ない。ウェハレベルをバーンインするテストシステムコントローラによる解決策と、バーンインの失敗からの、ＲＡによる回復との両方が、利点である。上記回復は、バックグラウンドで実行されるか、あるいは、個別のソート動作におけるバーンインの後のＲＡソートに提供される。
【００５４】
本発明は、上述では詳細について記述されてきたが、これは、本発明をいかに実施し使用するのかを当業者に教示するためだけのものである。多くの追加的な改変は、本発明の範囲内に入り、その範囲は、以下の請求の範囲によって定義される。
【図面の簡単な説明】
【００５５】
【図１】図１は、従来のウェハテストシステムのコンポーネントのブロック図を示している。
【図２】図２は、図１のウェハテストシステムに対する従来のプローブカードの断面図である。
【図３】図３は、図２のプローブカードの分解組立図である。
【図４】図４は、図２のＰＣＢの透視図であり、テストヘッドに接続するためのコネクタを示している。
【図５】図５は、本発明にしたがう、基板上のコンポーネントを有するプローブカードの断面図を示している。
【図６】図６は、図５のプローブカードのコンポーネントの回路図を示している。
【図７】図７は、図５のプローブカードのコンポーネントの代替的な回路図を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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