(57)【要約】  ゲート構造の電気的活性部分から横方向にずらされている第一の導電型の表面層と、角度を持たせた注入により形成された第二の導電型の電荷収集領域とを備えたピンフォトダイオードが開示される。電荷収集領域の注入角度は、電荷収集領域が画素センサセルの転送ゲートの近傍短部とコンタクトがとられ、従って、ゲートオーバラップ領域及び望ましくないバリア電位を最小限に抑えるように調整することができる。
2007500444.tif 000002
【特許請求の範囲】
【請求項１】
撮像装置において用いられるフォトダイオードであって、
基板内に形成され、約０オングストローム乃至約５、０００オングストロームの距離だけ電荷転送トランジスタのゲートの電気的活性部分から横方向にずらされている第一の導電型の第一の層と、
光学的に発生する電荷を蓄積するために前記第一の層下部に形成された第二の導電型の電荷収集領域とを備え、前記電荷収集領域は前記トランジスタゲートの近傍にあり、前記ゲートが前記電荷収集領域に蓄積された電荷を前記第二の導電型のドープ領域に転送するフォトダイオード。
【請求項２】
前記第一の層は約３００オングストローム乃至約３、０００オングストロームだけ前記電気的活性部分から横方向にずらされている請求項１に記載のフォトダイオード。
【請求項３】
前記第一の層は表面層である請求項１に記載のフォトダイオード。
【請求項４】
前記第一の層は前記基板内に形成された分離領域とコンタクトがとられている請求項１に記載のフォトダイオード。
【請求項５】
前記第一の導電型はｐ型で、前記第二の導電型はｎ型である請求項１に記載のフォトダイオード。
【請求項６】
前記第一の層は約１ｘ１０１２乃至約１ｘ１０１４原子／ｃｍ２の注入ドーズ量でｐ型ドーパントによりドープされている請求項５に記載のフォトダイオード。
【請求項７】
前記電荷収集領域は約１ｘ１０１１乃至約１ｘ１０１４原子／ｃｍ２の注入ドーズ量でｎ型ドーパントによりドープされている請求項５に記載のフォトダイオード。
【請求項８】
前記フォトダイオードはｐｎｐフォトダイオードである請求項１に記載のフォトダイオード。
【請求項９】
前記撮像装置は３Ｔ、４Ｔ、５Ｔ、又は、６Ｔ撮像装置のいずれか一つである請求項１に記載のフォトダイオード。
【請求項１０】
前記撮像装置はＣＣＤ撮像装置である請求項１に記載のフォトダイオード。
【請求項１１】
半導体基板上に形成されたトランジスタのゲート構造と、
第一の導電型のピン層及び該ピン層下部に位置する第二の導電型のドープ領域を備え、前記ピン層が約０オングストローム乃至約５、０００オングストロームの距離だけ前記ゲートの電気的活性部分から横方向にずらされており、前記ドープ領域がゲート側壁により前記ゲートの前記電気的活性部分から離れている、前記ゲート近傍のフォトダイオードとを備えた画像画素。
【請求項１２】
前記ピン層は約３００オングストローム乃至約３、０００オングストロームの距離だけ前記ゲートから横方向にずらされている請求項１１に記載の画像画素。
【請求項１３】
前記ピン層は前記半導体基板内に形成された分離領域の近傍であり、且つ、前記分離領域とコンタクトがとられている請求項１１に記載の画像画素。
【請求項１４】
前記第一の導電型はｐ型で、前記第二の導電型はｎ型である請求項１１に記載の画像画素。
【請求項１５】
前記ピン層はボロン、ベリリウム、インヂウム、そして、マグネシウムより成る群から選ばれたドーパントによりドープされている請求項１１に記載の画像画素。
【請求項１６】
前記ピン層は約１ｘ１０１２乃至約１ｘ１０１４原子／ｃｍ２の注入ドーズ量でボロンによりドープされている請求項１１に記載の画像画素。
【請求項１７】
前記フォトダイオードはｐｎｐフォトダイオードである請求項１１に記載の画像画素。
【請求項１８】
前記フォトダイオードはＣＣＤ撮像装置の一部である請求項１１に記載の画像画素。
【請求項１９】
前記フォトダイオードはＣＣＤ撮像装置の一部である請求項１１に記載の画像画素。
【請求項２０】
転送トランジスタのゲートの近傍にあり、前記ゲートはシリコン基板上に形成されている、第一の導電型の表面層と、
前記表面層下部に位置する第二の導電型のドープ領域とを備え、前記ドープ領域の少なくとも一部が前記ゲートと前記表面層との間に位置し、前記ピン層は約０オングストローム乃至約５、０００オングストロームの距離だけ前記ゲートから横方向にずらされている画像センサのフォトダイオード。
【請求項２１】
前記表面層は約３００オングストローム乃至約３、０００オングストロームの距離だけ前記ゲートから横方向にずらされている請求項２０に記載のフォトダイオード。
【請求項２２】
前記表面層は前記シリコン基板内に形成された分離領域の近傍であり、且つ、前記分離領域とコンタクトがとられている請求項２２に記載のフォトダイオード。
【請求項２３】
前記表面層及び前記ドープ領域は共に前記第一の導電型のドープ領域内に位置している請求項２０に記載のフォトダイオード。
【請求項２４】
前記表面層は約１ｘ１０１２乃至約１ｘ１０１４原子／ｃｍ２の注入ドーズ量で燐によりドープされている請求項２０に記載のフォトダイオード。
【請求項２５】
前記画像センサはＣＭＯＳ撮像装置である請求項２０に記載のフォトダイオード。
【請求項２６】
前記画像センサはＣＣＤ撮像装置である請求項２０に記載のフォトダイオード。
【請求項２７】
プロセサと該プロセサに結合されたＣＭＯＳ撮像装置とを備えたＣＭＯＳ撮像システムであって、前記ＣＭＯＳ撮像装置は、
基板内に形成されたフィールド分離領域と、
前記フィールド分離領域近傍の画素とを備え、該画素は転送トランジスタのゲート近傍のｐｎｐフォトダイオードを備え、該ｐｎｐフォトダイオードはｐ型表面層と該ｐ型表面層下部に位置するｎ型ドープ領域とを備え、前記ｐ型表面層が約０オングストローム乃至約５、０００オングストロームの距離だけ前記ゲートの電気的活性部分から横方向にずらされているＣＭＯＳ撮像システム。
【請求項２８】
前記ｐ型表面層は約３００オングストローム乃至約３、０００オングストロームだけ前記ゲートの前記電気的活性部分から横方向にずらされている請求項２７に記載のシステム。
【請求項２９】
前記ｐ型表面層は前記フィールド酸化領域の近傍であり、且つ、前記フィールド酸化領域とコンタクトがとられている請求項２７に記載のシステム。
【請求項３０】
前記ｐ型表面層及び前記ｎ型ドープ領域は共にｐ型ドープ領域内に位置している請求項２７に記載のシステム。
【請求項３１】
前記ｐ型表面層は約１ｘ１０１２乃至約１ｘ１０１４原子／ｃｍ２の注入ドーズ量でボロンによりドープされている請求項２７に記載のシステム。
【請求項３２】
画素センサセル用フォトダイオードの製造方法であって、
基板上にトランジスタのゲートを形成し、
前記基板内に第一の導電型の第一のドープ層を形成し、該第一のドープ層は所定の距離だけ前記ゲートの電気的活性部分から横方向にずらされ、
第一の方向に、そして、前記第一のドープ層下部の前記基板の第一の領域において零度とは異なる前記基板に対する入射角度で第二の導電型のイオンを注入して、前記基板内で且つ前記第一のドープ層下部に、前記第二の導電型のドープ層を形成する方法。
【請求項３３】
前記第一のドープ層は、前記第一の導電型のイオンを零度とは異なる前記基板に対する入射角度で注入して形成される請求項３２に記載の方法。
【請求項３４】
前記第一のドープ層は、前記第一の導電型のイオンを略零度程度の前記基板に対する入射角度で注入して形成される請求項３２に記載の方法。
【請求項３５】
前記第一の方向は前記ゲートに対し、そして、前記基板内に対し右から左方向である請求項３２に記載の方法。
【請求項３６】
前記第一のドープ層における注入ドーズ量は約１ｘ１０１２乃至約１ｘ１０１４原子／ｃｍ２の範囲である請求項３２に記載の方法。
【請求項３７】
前記第一のドープ層は、約０オングストローム乃至約５、０００オングストロームだけ前記ゲートの前記電気的活性部分から横方向にずらされるように形成される請求項３２に記載の方法。
【請求項３８】
前記第一のドープ層は、約３００オングストローム乃至約３、０００オングストロームだけ前記ゲートの前記電気的活性部分から横方向にずらされるように形成される請求項３７に記載の方法。
【請求項３９】
前記第一のドープ層を形成する行為は、前記基板及び前記ゲート上にフォトレジスト層を形成し、該フォトレジスト層をパターニング並びにエッチングして前記基板の第二の領域を露出させ、該第二の領域は前記ゲートと少なくとも一つの分離領域との間に位置し、前記第二の領域は前記ゲートから前記所定距離ずらされる請求項３２に記載の方法。
【請求項４０】
前記第二の導電型のドープ領域を形成する行為は、前記基板及び前記ゲート上にフォトレジスト層を形成し、該フォトレジスト層をパターニング並びにエッチングして、前記ゲートの側壁と少なくとも一つの分離領域との間に前記基板の前記第一の領域を露出させる請求項３２に記載の方法。
【請求項４１】
前記第二の導電型のイオンを注入する行為は、前記ゲートと少なくとも一つの分離領域との間に位置する前記基板の前記第一の領域に零度とは異なる前記入射角度でドーパントを向けさせる請求項３２に記載の方法。
【請求項４２】
前記ドープ領域の注入ドーズ量は約１ｘ１０１１乃至約１ｘ１０１４原子／ｃｍ２である請求項３２に記載の方法。
【請求項４３】
前記第一の導電型はｐ型で、前記第二の導電型はｎ型である請求項３２に記載の方法。
【請求項４４】
前記フォトダイオードはｐｎｐフォトダイオードである請求項３２に記載の方法。
【請求項４５】
前記フォトダイオードはＣＭＯＳ撮像装置の一部である請求項３２に記載の方法。
【請求項４６】
前記フォトダイオードはＣＣＤ撮像装置の一部である請求項３２に記載の方法。
【請求項４７】
フォトダイオードの製造方法であって、
シリコン基板内に少なくとも一つのシャロートレンチ分離領域を形成し、
前記シリコン基板上に前記少なくとも一つのシャロートレンチ分離領域から離れてトランジスタゲートを形成し、
前記シリコン基板内に第一の導電型の第一のドープ層を形成し、
第一の方向に、そして、前記シリコン基板に対して零度とは異なる入射角度でイオンを注入して、前記第一のドープ層内に前記第一の導電型の第二のドープ層を形成し、該第二のドープ層は前記分離領域とコンタクトがとられ、そして、前記トランジスタゲートの電気的活性領域から所定距離だけ横方向にずらされ、
第二の方向に、そして、前記シリコン基板に対して零度とは異なる入射角度でイオンを注入して、前記第一のドープ層内に第二の導電型のドープ領域を形成する方法。
【請求項４８】
前記第二のドープ層の注入ドーズ量は約１ｘ１０１２乃至約１ｘ１０１４原子／ｃｍ２である請求項４７に記載の方法。
【請求項４９】
前記第二のドープ層は、約０オングストローム乃至約５、０００オングストロームだけ前記トランジスタゲートの前記電気的活性部分から横方向にずらされる請求項４７に記載の方法。
【請求項５０】
前記第二のドープ層は、約３００オングストローム乃至約３、０００オングストロームだけ前記トランジスタゲートの前記電気的活性部分から横方向にずらされる請求項４９に記載の方法。
【請求項５１】
前記ドープ領域を形成する行為は、前記第二のドープ層と前記転送ゲートとの間に少なくとも前記ドープ領域の一部を形成する請求項４７に記載の方法。
【請求項５２】
前記ドープ領域の注入ドーズ量は約１ｘ１０１１乃至約１ｘ１０１４原子／ｃｍ２の範囲である請求項４７に記載の方法。
【請求項５３】
前記第一の方向は前記第二の方向と反対である請求項４７に記載の方法。
【請求項５４】
前記フォトダイオードはＣＭＯＳ撮像装置の一部である請求項４７に記載の方法。
【請求項５５】
前記フォトダイオードはＣＣＤ撮像装置の一部である請求項４７に記載の方法。
【請求項５６】
ｐｎｐフォトダイオードの製造方法であって、
基板内に少なくとも一つのフィールド酸化領域を形成し、
前記基板上に前記少なくとも一つのフィールド酸化領域から離れてトランジスタゲートを形成し、
前記基板内に第一のｐ型ドープ層を形成し、
前記トランジスタゲート及び前記フィールド酸化領域上にフォトレジスト層を形成し、
前記フォトレジスト層をパターニングして、第一の位置と第二の位置との間に延在する第一の開口を形成し、前記第一の位置はフォトダイオード領域上の第一の点に対応し、前記第二の位置は前記フィールド酸化領域上の第二の点に対応し、
前記第一の開口を介して第一の角度を持たせた注入を行い、前記第一のｐ型ドープ層内にｐ型表面層を形成し、該ｐ型表面層は前記基板上に形成されたゲート構造の電気的活性領域から横方向にずらされ、
第二の角度を持たせた注入を行い、前記第一のｐ型ドープ層内にｎ型ドープ領域を形成し、該ｎ型ドープ領域は前記第一のｐ型表面層下部に位置する方法。
【請求項５７】
前記ｐ型表面層は所定の距離だけ前記トランジスタゲートの前記電気的活性部分から横方向にずらされる請求項５６に記載の方法。
【請求項５８】
前記所定の距離は約０オングストローム乃至約５、０００オングストロームである請求項５６に記載の方法。
【請求項５９】
前記ｐ型表面層の注入ドーズ量は約１ｘ１０１２乃至約１ｘ１０１４原子／ｃｍ２である請求項５６に記載の方法。
【請求項６０】
前記ｎ型ドープ領域の注入ドーズ量は約１ｘ１０１１乃至約１ｘ１０１４原子／ｃｍ２である請求項５６に記載の方法。
【請求項６１】
前記ｐｎｐフォトダイオードはＣＭＯＳ撮像装置の一部である請求項５６に記載の方法。
【請求項６２】
前記ｐｎｐフォトダイオードはＣＣＤ撮像装置の一部である請求項５６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の分野に関し、特に、量子効率の高い改良されたフォトダイオードに関する。
【背景技術】
【０００２】
半導体産業では、現在、とりわけ、電荷結合素子（ＣＣＤ）、フォトダイオードアレイ、電荷注入素子、ハイブリッド・フォーカルプレーン・アレイ等の様々なタイプの半導体撮像素子が用いられている。
【０００３】
ＣＣＤ技術には本質的に限界があり、コスト高であることから、ＣＭＯＳ撮像素子が益々安価な撮像装置に用いられている。ＣＭＯＳ撮像素子回路は画素セルのハイブリッド・フォーカルプレーン・アレイを備え、各セルは、基板下部に光学的に発生する電荷を蓄積するための、基板のドープ領域を覆うフォトダイオード、フォトゲート又はフォトコンダクタのいずれかを含む。各セルには読み出し回路が接続され、これは、ソースフォロア出力トランジスタのゲートに接続された電荷センスノード、典型的には、浮遊拡散ノードを有するフォトダイオード、フォトゲート又はフォトコンダクタ近傍の基板上に形成された電荷転送部を含む。撮像素子は、基板の電荷蓄積領域から浮遊拡散ノードへ電荷を転送するための少なくとも一つのトランジスタを含むこともあり、さらに、電荷転送前に拡散ノードを所定電荷レベルにリセットするためのトランジスタを有する。
【０００４】
従来のＣＭＯＳ撮像素子では、画素セルの活性要素が、（１）光子から電荷への変換、（２）像電荷の蓄積、（３）電荷増幅を伴う浮遊拡散ノードへの電荷転送、（４）浮遊拡散ノードへの転送前の浮遊拡散ノードの既知の状態へのリセット、読み出しのための画素選択、そして、（６）画素電荷を表す信号の出力及び増幅という必要な動作を行う。浮遊拡散ノードの電荷は、ソースフォロア出力トランジスタにより、画素出力電圧に変換される。ＣＭＯＳ撮像画素の感光要素は、典型的には、空乏化ｐｎ接合フォトダイオード又はフォトゲート下部の電界誘起空乏領域のいずれかである。
【０００５】
ＣＭＯＳ撮像回路の例、並びに、撮像回路の様々なＣＭＯＳ要素の動作の詳細が、例えば、Ｒｈｏｄｅｓの米国特許Ｎｏ．６，２０４，５２４，Ｒｈｏｄｅｓらの米国特許Ｎｏ．６，３１０，３６６、そして、Ｒｈｏｄｅｓの米国特許Ｎｏ．６，３２６，６５２に記載されており、それらは、参照よりこの開示に含まれる。
【０００６】
ＣＭＯＳセンサ画素４トランジスタ（４Ｔ）セル１０の例の半導体ウエハの一部分の概略上面図が図１に示されている。以下に記載されるように、ＣＭＯＳセンサ画素セル１０は基板の下部部分に光学的に発生した電荷を蓄積する領域２１を含む。この領域２１は、図２に示されるように、基板２０内のｐｎｐ構造の一部として形成されるピンフォトダイオード１１として形成される。ピンフォトダイオードは「ピン」と称され、これは、フォトダイオードが完全に空乏化されるとフォトダイオード内の電位がある一定値に固定されるからである。しかし、ＣＭＯＳセンサ画素セル１０は、光学的に発生した電荷のための初期蓄積領域２１として、ピンフォトダイオード以外の、フォトゲート、フォトコンダクタ又は他の画像を電荷に変換する装置をも含むことが理解されるところである。
【０００７】
図１のＣＭＯＳ画像センサ１０は電荷蓄積領域２１内に発生した光電電荷を浮遊拡散ノード（センスノード）２５に転送するための転送ゲート３０を有する。浮遊拡散ノード２５はさらにソースフォロアトランジスタのゲート５０に接続されている。ソースフォロアトランジスタは、ゲート６０を有する行選択アクセストランジスタに出力信号を与え、出力信号を選択的に端子３２にもたらす。ゲート４０を有するリセットトランジスタ４０が、電荷蓄積領域２１からの各電荷転送前に、浮遊拡散ノード２５を規定された電荷レベルにリセットする。
【０００８】
電荷蓄積領域２１は、ｐ型層２４，ｎ型層２６、そして、ｐ型基板２０を有するピンフォトダイオード１１として形成される。ピンフォトダイオード１１は、二つのｐ型領域２０、２４、そして、ある固定電圧で完全に空乏化されるｎ型フォトダイオード領域２６を含む。好ましくはｎ導電型の、不純物がドープされたソース／ドレイン領域２２（図１）がトランジスタゲート４０，５０、６０の片側に設けられる。転送ゲート３０近傍の浮遊拡散ノード２５も好ましくはｎ型である。ピンフォトダイオードの例、並びに、様々なフォトダイオード要素の動作の詳細が、例えば、とりわけ、Ｇｅｅらの米国特許Ｎｏ．６，３２０，６１７，Ｓｔｅｖｅｎｓらの米国特許Ｎｏ．６，３０６，６７６、そして、Ｌｅｅらの米国特許Ｎｏ．５，９０３，０２１に記載されている。
【０００９】
図２は、さらに、電荷蓄積領域２１近傍の活性層２０に形成されたトレンチ分離領域１５を示している。トレンチ分離領域１５、典型的には、従来のＳＴＩプロセス又はシリコン局部酸化（ＬＯＣＯＳ）プロセスを用いて形成される。ＣＭＯＳ画像センサ１０上に形成された半透明又は透明の絶縁層５５も図２に示されている。例えば、絶縁層５５内の、ソース／ドレイン領域２２を導通されるためのコンタクト３２（図１）、浮遊拡散ノード２５、そして、ゲートに接続される他の配線、そして、ＣＭＯＳ画像センサ１０内の他の接続部分が従来の処理方法を用いて形成される。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
通常、図１、２のＣＭＯＳ画像センサセル１０のようなＣＭＯＳ画像センサでは、入射光により領域２６に電子が集まる。ゲート５０を有するソースフォロアトランジスタにより生成される最大出力信号は領域２６より引き抜かれる電子数に比例する。電子を獲得する領域２６の電子容量又は許容量が大きくなると最大出力信号も増加する。ピンフォトダイオードの電子容量は、通常、画像センサのドーピングレベル並びに活性層内に注入されるドーパントに依存する。
【００１１】
フォトダイオードの暗電流を少なくすることはＣＭＯＳ画像センサの製造において重要なことである。暗電流は、通常、ピンフォトダイオード１１の電荷収集領域２１でのリークに起因し、これはＣＭＯＳ画像センサのドーピング注入状態に強く依存する。電気的接続領域２３（図２）のドーパント濃度が高くなると、通常、暗電流が増加する。さらには、フォトダイオード空乏領域内部又は近傍の欠陥及びトラップ部位が発生した暗電流の大きさに大きく影響する。フォトダイオード空乏領域内部又は近傍のトラップ部位から電流が発生し、空乏領域内の電界が高いためにバンド間トンネリングによりキャリアが生じ、フォトダイオードの側方横壁から接合にリークが生じ、そして、生じたストレス及びトラップにより助長されたトンネリング等の分離角部からリークが生じると暗電流は発生するものである。
【００１２】
図２のピンフォトダイオード１１に関わる一般的な問題は、転送ゲートオーバラップ領域２７（図２）内でゲートによりドレインリーク（ＧＩＤＬ）が生じると暗電流が発生するということである。転送ゲートオーバラップ領域２７はゲート３０下部にあり、ｎ型フォトダイオード空乏領域２６と拡散ノード２５との間を電気的に接続させる。転送ゲートオーバラップ領域２７（図２）があるために、この領域に不要なバリア電位が発生し、これが、フォトダイオード１１が完全に空乏化されたときのフォトダイオード１１からの最大電荷転送に影響を与える。
【００１３】
ＣＭＯＳ画像素子は、一般的に、領域２６に完全には電荷を収集し、蓄積することはできないということから、信号対雑音比が悪く、ダイナミックレンジが狭いという問題がある。光子により発生した電子が領域２６に集まるため画素電気信号は非常に小さいので、画素は高信号対雑音比並びに高ダイナミックレンジであることが要求される。
【００１４】
従って、ＣＭＯＳ画像素子で用いられ、暗電流が小さく、フォトダイオード近傍のゲート構造下部のオーバラップ領域内で生じる不要なバリア電位が小さい、改良されたアクティブ画素フォトセンサが望まれる。これらの改良点を有するアクティブ画素フォトセンサを製造する方法も望まれる。
【課題を解決するための手段】
【００１５】
一つのアスペクトによれば、この発明は、所定の距離だけ画素センサの転送ゲートの電気的活性部分から横方向にずらされたピン層を有するピンフォトダイオードを提供する。角度を持たせた注入により形成された電荷収集領域とピン層がコンタクトがとられている。電荷収集領域が画素センサセルの転送ゲートの近傍短部とコンタクトがとられ、従って、ゲートオーバラップ領域及び望ましくないバリア電位を最小限に抑えるように電荷収集領域の注入角度を調整することができる。
【００１６】
他のアスペクトによれば、この発明は、所定の距離だけ画素センサセルの転送ゲートの電気的活性部分から横方向にずらされた基板の領域に所望のドーパントを注入することにより、ピンフォトダイオードの第一の導電型のピン表面層を形成する方法を提供する。角度を持たせた注入により、横方向にずらされたピン層下部にこれとコンタクトがとられるように、第二の導電型のドープ領域が形成される。第二の導電型の所望のドーパントは零度とは異なる角度で注入され、ここで、零度とはシリコン基板に対して垂直と定義される。
【００１７】
この発明のこれらの、そして、さらなる特徴並びに効果が、添付図面及びこの発明の実施形態に関して提供された以下の詳細な記載によりさらに明らかになる。
【発明を実施するための最良の形態】
【００１８】
以下の詳細な説明では添付図面を参照するが、これら図面はこの発明を実施できる特定の実施形態の一部を成し、そして、これら実施形態を図示するものである。これら実施形態は当業者がこの発明を実施できるのに足りる程度に記載されており、さらに、他の実施形態も実施可能であり、そして、この発明の精神と範疇から逸脱することなく、構造、理論並びに電気的な変更が可能であることが理解されるところである。
【００１９】
文言「ウエハ」及び「基板」は、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）又はシリコン・オン・サファイヤ（ＳＯＳ）技術、ドープ並びに未ドープ半導体、基礎半導体基体により支持されたシリコンのエピタキシャル層、そして、その他の半導体構造を含む半導体を基礎とする材料として理解されるところである。さらに、以下の記載において「ウエハ」又は「基板」が引用された場合は、基礎半導体構造又は基体内又は上に領域又は接合を形成するために事前の処理工程が行われていてもよい。さらに、半導体は、シリコンを基礎とする必要はなく、とりわけ、シリコン・ゲルマニウム、シリコン・オン・インシュレータ、シリコン・オン・サファイヤ、ゲルマニウム、又は、ガリウムヒ素を基礎とすることもできる。
【００２０】
文言「画素」は電磁気放射を電気信号に変換するフォトセンサ及びトランジスタを含む絵素ユニットセルを意味する。説明の都合上、ある代表画素が図示並びに記載されているが、通常、撮像素子では、すべての画素が一様に同時に製造されるものである。
【００２１】
ここで図面を参照すると、同様な要素に同様な参照番号が付与されており、図９及び１３は実施形態の二例のとして画素センサセル１００（図９）及び２００（図１３）を図示しており、これらは、各々、ゲート構造１３０の活性領域から横方向にずらされ、ある角度からの注入により形成された電荷収集領域１２６，２２６とコンタクトかとられたピン表面層１８８，２８８を有するピンフォトダイオード１９９，２９９を有する。
【００２２】
図９に示された構造の製造プロセスが、ここで、図３乃至９を参照して説明される。図３では、図２と同じく、断面図に沿って基板１１０が描かれている。例的目的として基板１１０はシリコン基板である。しかし、上述の如く、この発明は他の半導体基板にも等しく適用できるものである。
【００２３】
図３は、さらに、基板１１０内に形成された分離領域１５５を示しており、分離領域１５５は、例えばＳｉＯ又はＳｉＯ２等のシリコン酸化物でもよい酸化物材料、オキシナイトライド、窒化シリコン、シリコンカーバイド等の窒化物材料、高温ポリマー等の誘電体材料、又は、他の適切な誘電体材料が充填されている。しかし、好ましい実施形態では、分離領域１５５はシャロートレンチ分離領域で、誘電体材料は、狭いトレンチに非常に効果的に充填される材料である、高密度プラズマ（ＨＤＰ）酸化物である。従って、簡単に言えば、この出願では分離領域１５５はシャロートレンチ分離領域１５５と称される。このシャロートレンチ分離領域１５５は約１、０００乃至約４、０００オングストローム、さらに好ましくは、約２、０００オングストロームの深さを有する。
【００２４】
さらに図３に示されているのはシリコン基板１１０上に形成された多層転送ゲートスタック１３０である。転送ゲートスタック１３０は、シリコン基板１１０上に成長又は堆積された第一のシリコン酸化物１３１，ドープされたポリシリコン又は他の適切な導電材料の導電層１３２，そして、第二の絶縁層１３３を備え、第二の絶縁層１３３は、例えば、シリコン酸化物（二酸化シリコン）、窒化物（窒化シリコン）、オキシナイトライド（シリコンオキシナイトライド）、ＯＮ（酸化物−窒化物）、ＮＯ（窒化物−酸化物）、又は、ＯＮＯ（酸化物−窒化物−酸化物）で形成されてもよい。第一、第二の絶縁層１３１，１３３、そして、導電層１３２は、例えば、とりわけ、化学気相成長法（ＣＶＤ）又はプラズマ励起化学気相成長法（ＰＥＣＶＤ）等の従来の堆積法で形成されてもよい。
【００２５】
この発明の実施形態では、以下においては、側部に側壁スペーサが無い転送ゲートスタック１３０について記載されるが、この発明はこの実施形態に限定されるものではないことが理解されるべきである。従って、この発明は、転送ゲートの両側に形成された絶縁側壁スペーサを有するゲートスタックの形成も意図するものである。必要であれば、側壁スペーサは、例えば、とりわけ、二酸化シリコン、窒化シリコン、シリコンオキシナイトライド、ＯＮ、ＮＯ、ＯＮＯ、又は、ＴＥＯＳで形成されてもよい。
【００２６】
必要であれば、多層転送ゲートスタック１３０の導電層１３２と第二の節煙層１３３との間にシリサイド層（図示されない）が形成されてもよい。有利なことに、このさらに形成されるシリサイド層は撮像素子回路設計において他のすべてのトランジスタのゲート構造が有してもよいものである。このシリサイド層は、チタニウムシリサイド、タングステンシリサイド、コバルトシリサイド、モリブデンシリサイド、又は、タンタルシリサイドでもよい。この加えられた導電層は、ＴｉＮ／Ｗ又はＷＮｘ／Ｗ等のバリア層／耐熱性金属でもよく、又は、完全にＷＮｘで形成されてもよい。
【００２７】
さらに図３に示されるように、ＳＴＩ領域１５５及び転送ゲート１３０を含む基板１１０上に絶縁層１２１が形成されてもよい。絶縁層１２１は、好ましくは、酸化又は堆積法により、約１０オングストローム乃至約３、０００オングストローム、さらに好ましくは、約２０オングストローム乃至約１、０００オングストロームの厚みに形成された酸化層でもよい。この発明の実施形態は、以下においては、転送ゲート１３０を含む基板１１０上部に形成された絶縁層１２１について記載されるが、この発明は、さらに、以下に記載される絶縁層１２１の形成が無い実施形態をも意図していることが理解されるべきである。
【００２８】
例的目的としてｐ型である第一導電型のドープ層又はウェル１２０も図３に示されている。当技術分野で知られているように、画素セルの活性領域直下の基板領域内にｐ型ドーパントを注入することにより、基板１１０内にｐ型ウェル１２０が形成されてもよい。ｐ型ウェル１２０は、シャロートレンチ分離（ＳＴＩ）１５５並びにゲートスタック１３０の形成に続いて形成されてもよい。しかし、ｐ型ウェル１２０は、シャロートレンチ分離（ＳＴＩ）１５５且つ又はゲートスタック１３０の形成の前に形成されてもよいことが理解されるべきである。ｐ型ウェル１２０のドーズ量は、約１ｘ１０１１乃至約３ｘ１０１４原子／ｃｍ２の範囲、そして、好ましくは、約１ｘ１０１２乃至約３ｘ１０１３原子／ｃｍ２の範囲である。
【００２９】
（ＳＴＩ）領域１５５並びにゲートスタック１３０の形成に続いて、次に、第一のフォトレジスト層１７７が図３の構造上部に、図４に示されるように、約１、０００乃至約２０、０００オングストロームの厚みに形成される。第一のフォトレジスト層１７７がパターニングされて、基板１１０上部領域の、電荷蓄積領域が形成される、ゲート構造１３０の略端部と分離領域１５５との間に第一の開口１７８が得られる。
【００３０】
図４に示されているように、開口１７８の一側上で、第一のフォトレジスト層１７７が完全に分離領域１５５を覆い、そして、フォトダイオードが形成されるフォトダイオード領域１０１まで延在するように、第一のフォトレジスト層１７７がパターニングされる。開口１７８の他側上では、第一のフォトレジスト層１７７はゲート構造１３０に一部のみを覆う。このようにして、ゲート構造１３０の電気的活性部分を表すゲート導電体１３２の側壁からの所定の第一のオフセット距離Ｄ１（図４）だけ、第一のフォトレジスト層１７７はゲート構造１３０を覆わない。所定の第一のオフセット距離Ｄ１は、約１００オングストローム乃至約６、０００オングストローム、さらに好ましくは、約３００オングストローム乃至約２、０００オングストロームである。
【００３１】
図５は図４の構造の上面図を示している。
【００３２】
例的目的としてｎ型である第二導電型のド−パントを用いて第一の角度を持たせたド−パント注入１７９（図４）が行われて、画素セルの活性領域直下の基板１１０のフォトダイオード領域１０１内の第一の開口１７８を介してイオンが注入されて、図６に示されるように、ｎ型領域１２６を形成する。注入されたｎドープ領域１２６は転送ゲート１３０の端部と合わされて、光学的に発生する電子を集めるための、感光電荷記憶領域を形成する。
【００３３】
この発明の目的のため、文言「角度を持たせた注入」は、シリコン基板に垂直な零度以外の入射角で基板１１０に注入が行われることと定義され、零度はシリコン基板に垂直な角度である。従って、文言「角度を持たせた注入」は、基板に対して零度より大きく９０度より小さい入射角で注入が行われることを意味する。
【００３４】
第一の角度を持たせたド−パント注入１７９（図４）は、イオン注入器内に基板１１０を置き、１０ＫｅＶ乃至１ＭｅＶ、さらに好ましくは、３０ＫｅＶ乃至３００ＫｅＶのエネルギで、第一の開口１７８（図４）を介して、基板１１０内に適切なｎ型ドーパントイオンを注入してｎドープ領域１２６を形成する。図４に示されるように、砒素、アンチモン又は燐等のｎ型ドーパントイオンが、例えば、ゲート構造１３０と（ｘ，ｙ）平面に対して右から左方向に注入されてもよい。ｎドープ領域１２６（図６）における注入ドーズ量は、約１ｘ１０１１乃至約１ｘ１０１４原子／ｃｍ２の範囲、そして、好ましくは、約５ｘ１０１１乃至約１ｘ１０１３原子／ｃｍ２の範囲である。必要であれば、多重エネルギ注入によりｎドープ領域１２６のプロファイルを調整してもよい。
【００３５】
ド−パント注入１７９の角度は、ｎ型領域１２６がゲート構造１３０の端部と略一致するように、そして、ＳＴＩ領域１５５から第二のオフセット距離Ｄ１（図６）だけ離れるように調整されてもよい。第二のオフセット距離Ｄ２は、約０オングストローム乃至約５、０００オングストローム、さらに好ましくは、約５００オングストローム乃至約３、０００オングストロームである。
【００３６】
第一の角度を持たせたド−パント注入１７９の角度は注入エネルギ並びに第一のオフセット距離Ｄ１（図４）によって変わる。従って、第一のオフセット距離Ｄ１は注入角度並びに注入エネルギによって厳密に制御することができる。第一の角度を持たせたド−パント注入１７９は基板１１０に対して約０乃至約６０度、さらに好ましくは、約３乃至約３０度で行われてもよい。
【００３７】
第一の角度を持たせた注入１７９（図４）に続いて、第一のフォトレジスト層１７７が、酸素プラズマ等の従来の技術により除去される。この点での構造が図６に示されている。
【００３８】
次に、第二のフォトレジスト層１６７（図７）が約１、０００オングストローム乃至約２０、０００オングストロームの厚みで絶縁層１２１上に形成される。第二のフォトレジスト層１６７（図７）がマスクを用いてパターニングされ、第二の開口１６８を得る。このようにして、第二の開口１６８の一方の片側では、第二のフォトレジスト層１６７がゲート１３０とオーバラップする。第二の開口１６８の他方の片側では、第二のフォトレジスト層１６７が距離Ｄ３だけＳＴＩ領域１５５（図７のＳＴＩ最右部領域）上に延在する。第三のオフセット距離Ｄ３（図７）は、約０オングストローム乃至約５、０００オングストローム、さらに好ましくは、約３００オングストローム乃至約１、５００オングストロームでもよい。角度を持たせた注入の結果、ｐ型インプラント２８９がトランジスタ１３０のゲート端部から距離ｘ＝Ｄ４＝ｔ＋Ｈｔａｎθだけ離れ、ここで“ｔ”は絶縁層１２１の側壁厚みで、“Ｈ”はトランジスタゲートスタック１３０上の絶縁層１２１の厚みを含むゲートスタックの高さである。距離Ｄ４は、約０オングストローム乃至約５、０００オングストローム、さらに好ましくは、約３００オングストローム乃至約３、０００オングストロームである。
【００３９】
図８は図７の構造の上面図を示している。
【００４０】
例的目的としてｐ型である第一導電型のド−パントを用いて第二の角度を持たせたド−パント注入１８９（図７）が行われて、第二の開口１６８（図７）を介してイオンが注入されて、図９に示されるように、画素セルの活性領域直下の基板領域内で、距離Ｄ３だけＳＴＩ領域１５５と横方向にオーバラップして、ｐ型ピン表面層１８８を形成する。第二の角度を持たせたド−パント注入１８９が、例えば、ゲート構造１３０と（ｘ，ｙ）平面に対して左から右方向に、基板１１０に対する入射角が約０乃至約６０度、さらに好ましくは、約０乃至約３０度で行われてもよい。
【００４１】
図９に見られるように、注入されたｐ型ピン表面層１８８は、分離領域１５５の端部と合わされ且つコンタクトがとられ、そして、インプラント１８７の注入角度に応じて、オフセット距離Ｄ４だけゲートスタック１３０から横方向にずらされている。このように、ゲート構造１３０から横方向にずれることにより、ｐ型ピン表面層１８８は転送ゲート領域近傍に如何なるバリアが形成されるのを防ぎ、さらに、如何なる転送ゲートオーバラップ領域の発生をも排除し、翻って、電荷収集領域１２６から浮遊拡散領域１２５への電荷転送に影響し、さらには、ｐ型ウェル１２０を介して基板への電気的接続を良好にする。
【００４２】
イオン注入は、イオン注入器内に基板を置き、５００ｅＶ乃至１００ｋｅＶ、好ましくは、１ＫｅＶ乃至３０ＫｅＶのエネルギで、第二の開口１６８（図７）を介して、基板１１０内に適切なｐ型ドーパントイオンを注入してｐドープ領域１８８を形成する。ボロン、ベリリウム、インヂウム又はマグネシウム等のｐ型ドーパントが第二インプラントとして用いられてもよい。ｐ型ピン表面層１８８（図９）における注入ドーズ量は、約１ｘ１０１２乃至約１ｘ１０１４原子／ｃｍ２の範囲、さらに好ましくは、約４ｘ１０１２乃至約４ｘ１０１３原子／ｃｍ２の範囲である。
【００４３】
図７の第二の角度を持たせた注入１８９に続いて、第二のフォトレジスト層１６７が、例えば、酸素プラズマ等の従来の技術により除去され、図９に示されるような、領域１８８及び１２６を備えたｐｎｐフォトダイオード１９９の形成が完了する。浮遊拡散領域１２５が、さらに、当分野で知られている方法で、電荷収集領域１２６と対向して、ゲート構造１３０近傍に形成される。
【００４４】
電荷収集領域１２６及びピン表面層１８８形成のための角度を持たせた注入の結果、従来の零度注入に比べ、角度を有して注入され横方向にずらされたピン表面層１８８、そして、角度を有して注入された電荷収集領域１２６により、フォトダイオード１９９内のイオン注入チャネリングが減少する。さらに、角度を持たせた注入により形成されたｎ型ドープ領域１２６が転送ゲート１３０の端部と合わされ、通常、転送ゲート１３０下部に発生する転送ゲートオーバラップ領域の発生を排除する。従って、ｎ型電荷収集領域１２６から浮遊拡散領域１２５への電荷転送に影響を与える如何なる望ましくないバリア電位をも排除される。
【００４５】
リセットトランジスタ、ソースフォロアトランジスタ、そして、行選択トランジスタを含む画素センサセル１００の装置がよく知られている方法により形成される。画素セル１００内のゲート線と他の接続部分とを接続するコンタクト及び配線の形成に従来の処理工程が用いられてもよい。例えば、表面全体が、二酸化シリコン、ＢＳＧ、ＰＳＧ、又は、ＢＰＳＧ等の表面安定化層により覆われてもよく、表面安定化層は、必要に応じて、ＣＰＭにより平坦化され、エッチングされてコンタクトホールを形成し、コンタクトホールは金属化されて、リセットゲート、転送ゲート、そして、他の画素ゲート構造にコンタクトをもたらす。さらに、他の回路構造への従来の導体及び絶縁体の多層が画素センサセル構造間接続に用いられてもよい。
【００４６】
図１０乃至１３はこの発明のさらに他の実施形態を示し、ここでは、電荷収集領域２２６（図１３）のみが角度を持たせた注入により形成される。図１０の構造は図７の構造に類似するが、しかし、図１０の構造では、ピン層２８８（図１１）の形成には、表面直進ｐ型注入（約零度の角度での注入と定義される）が行われ、第一の実施形態のような角度を持たせた注入１８９ではない。
【００４７】
直進注入１６９（図１０）は、図１１に示されるように、基板表面直下で、側壁絶縁物１２１の厚みに相当するゲート構造１３０から距離“ｔ”だけ横方向にずらされた基板１１０の領域にボロン又はインヂウム等のｐ型イオンを注入するように実施される。ｐ型ド−パントイオンが、５００ｅＶ乃至約１００ｋｅＶ、さらに好ましくは、約１ｋｅＶ乃至３０ｋｅＶのエネルギで、開口１６８を介して、基板１１０内に注入され、約１０オングストローム乃至約３、０００オングストローム、さらに好ましくは、約２０オングストローム乃至約１、０００オングストロームのオフセット距離“ｔ”だけゲートスタック１３０の電気的に活性領域から横方向にずらされたｐ型ピン表面層２８８を形成する。これは堆積された絶縁層１２１の厚みを調整することにより達成される。ｐ型ピン層２８８（図１１）における注入ドーズ量は、約１ｘ１０１２乃至約１ｘ１０１４原子／ｃｍ２の範囲、さらに好ましくは、約４ｘ１０１２乃至約４ｘ１０１３原子／ｃｍ２の範囲である。
【００４８】
図１２，１３は、ｎ型ドープ領域１２６（図６乃至９）の形成について上述した方法に類似の方法によるｎ型ドープ領域２２６の形成について示している。そこで、ゲート１３０に対して右から左方向の角度を有したドーパント注入１７９ａ（図１２）がフォトレジスト層１７７（図１２）内に形成された開口１７８を介して行われる。角度を有したドーパント注入１７９ａは、例的目的としてｎ型の、第二導電型のドーパントを用いて行われ、画素セルの活性領域及び横方向にずらされたピン層２８８基板直下に、図１３に見られるように、ｎ型ドープ領域２２６を形成する。第一の実施形態では、注入されたｎ型ドープ領域１２６が転送ゲート１３０と合わされ、光学的に発生する電子を集めるための感光電荷記憶領域を形成する。
【００４９】
角度を持たせたド−パント注入１７９ａ（図１２）は、イオン注入器内に基板１１０を置き、１０ＫｅＶ乃至１ＭｅＶ、さらに好ましくは、３０ｋｅＶ乃至３００ｋｅＶのエネルギで、開口１７８を介して、基板１１０内に適切なｎ型ドーパントイオンを注入して、ｐ型ピン層２８８下部に位置するｎドープ領域２２６を形成する。砒素、アンチモン又は燐等のｎ型ドーパントがゲート構造１３０に対して右から左方向に注入される。ｎドープ領域２２６（図１３）における注入ドーズ量は、約１ｘ１０１１乃至約１ｘ１０１４原子／ｃｍ２の範囲、そして、好ましくは、約５ｘ１０１１乃至約１ｘ１０１３原子／ｃｍ２の範囲である。必要であれば、多重エネルギ注入によりｎドープ領域２２６のプロファイルを調整してもよい。
【００５０】
上述の実施形態において、角度を持たせたド−パント注入１７９ａに続いて、フォトレジスト層１７７が従来の技術により除去され、図１３に示されるような、領域２８８及び２２６により形成されたｐｎｐフォトダイオード２９９の形成が完了する。
【００５１】
上述の実施形態では、各ピン層１８８，２８８近傍に形成されたｎ型電荷収集領域を有するｐｎｐフォトダイオード１９９（図９）及び２９９（図１３）等のｐｎｐフォトダイオードについて記載されたが、この発明はこの実施形態に限定されるものではないことが理解されるべきである。そこで、この発明は、角度を持たせた注入により形成されたｐ型電荷収集領域を備えたｎｐｎフォトダイオードにも等しく適用できるものである。従って、転送ゲートがＰＭＯＳトランジスタに対応するように、すべての構造のドーパント並びに導電型タイプが当然ながら変化する。この発明はさらにｐｎ又はｎｐフォトダイオード、即ち、「ピン」又は「表面」層を含まないフォトダイオードにも適用できる。
【００５２】
この発明は画素センサセル１００（図９）及び２００（図１３）等の４Ｔ画素セルについて記載されたが、この発明は３トランジスタ（３Ｔ）セル、５トランジスタ（５Ｔ）セル、又は、６トランジスタ（６Ｔ）セルにも等しく適用できるものである。当分野で知られているように、３Ｔ画素セルは転送トランジスタが無いという点で４Ｔ画素セルと異なる。５Ｔ画素セルはシャッタトランジスタ又はＣＭＯＳフォトゲートトランジスタが追加されるという点で４Ｔ画素セルと異なる。例えば、図１４乃至１６は、リセットトランジスタゲート４０の活性領域から横方向にずらされ、角度を持たせた注入により形成された電荷収集領域３２６とコンタクトがとられたピン表面層３８８を備えたピンフォトダイオード３９９を有する３Ｔ画素セル３００（図１６）の形成について示している。ピン表面層３８８並びに電荷収集領域３２６は、図３乃至１３を参照して説明されたピン表面層１８８、２８８並びに電荷収集領域１２６、２２６の形成方法と類似の方法で行われる。図１４は部分的に図５に類似しており、電荷収集領域３２６形成前の、フォトレジスト層１７７内の開口３７８の概略上面図を示している。図１５は部分的に図８に類似しており、電荷収集領域３２６の形成に続き且つ表面層３８８形成前の、フォトレジスト層１６７内の開口３６８の概略上面図を示している。
【００５３】
この発明に従って製造された画素を有するＣＭＯＳ撮像素子が接続された、プロセサをベースにした典型的なシステム６００が図１７に示されている。プロセサをベースにしたシステムは、ＣＭＯＳ撮像素子を含むことができるデジタル回路を有するシステムの例である。制限されることなしに、そのようなシステムは、コンピュータシステム、カメラシステム、スキャナ、マシン・ビジョン、カー・ナビゲーション、ビデオフォーン、監視システム、自動焦点システム、スタートラッカーシステム、動き検出システム、画像安定化システム、そして、高解像度テレビ用データ圧縮システムを含み、これらはすべてこの発明を適用できるものである。
【００５４】
コンピュータシステム等のプロセサをベースにしたシステムは、例えば、通常、中央処理ユニット（ＣＰＵ）６４４を備え、これは、例えば、マイクロプロセサであり、バス６５２を介して入出力（Ｉ／Ｏ）装置６４６と通信を行う。ＣＭＯＳ撮像素子６４２がバス６５２を介してシステムと通信を行う。コンピュータシステム６００は、さらに、ランダムアクセスメモリ（ＲＡＭ）６４８を含み、そして、フロッピーディスクドライブ６５４，そして、コンパクトディスク（ＣＤ）ＲＯＭドライブ６５６又はフラッシュメモリカード６５７等の周辺機器をも含んでもよく、これらはバス６５２を介してＣＰＵ）６４４と通信を行う。プロセサ６５４，ＣＭＯＳ画像センサ６４２、そして、メモリ６４８を単一のＩＣチップに集積することも望ましい。
【００５５】
この発明がＣＭＯＳ画像素子の一部としての４Ｔ画像セルに言及して記載されたが、この発明は、ＣＭＯＳ画像素子の一部としての、各ピン層１８８，２８８近傍に形成されたｎ型電荷収集領域を有するｐｎｐフォトダイオード１９９（図９）及び２９９（図１３）等のフォトダイオードにも等しく適用できるものである。例えば、図１８は、図５のフォトダイオードｎ型注入領域１７８に類似のフォトダイオードｎ型注入領域１７８を示しているＣＣＤ画像素子７００の上面図を示している。図１９は、図１８のＣＣＤ画像素子７００の一部、並びに、図８のフォトダイオードｐ型注入領域１６８に類似のフォトダイオードｐ型注入領域１６８を示している。
【００５６】
上記記載並びに図面は、この発明の特徴及び効果を達成する実施形態の例を説明するのみと考えるべきものである。特定処理条件並びに構造に対する変更並びに置き換えがこの発明の精神並びに範疇から逸脱することなく可能である。従って、この発明は上記記載並びに図面によって限定されるものと考えるものではなく、添付請求項の範囲によってのみ限定されるものと考えるべきものである。
【図面の簡単な説明】
【００５７】
【図１】ＣＭＯＳ画像センサ画素の一例の上面図である。
【図２】図１のＣＭＯＳ画像センサの線２−２‘についての概略断面図である。
【図３】この発明のピンフォトダイオードの製造並びに処理の一段階を示す                    ＣＭＯＳ画像センサ画素の概略断面図である。
【図４】図３に示された段階の次の処理段階における図３のＣＭＯＳ画像センサの一部分の概略断面図である。
【図５】図４のＣＭＯＳ画像センサ画素の上面図である。
【図６】図４に示された段階の次の処理段階における図３のＣＭＯＳ画像センサ画素の概略断面図である。
【図７】図６に示された段階の次の処理段階における図３のＣＭＯＳ画像センサ画素の概略断面図である。
【図８】図７のＣＭＯＳ画像センサ画素の上面図である。
【図９】図７に示された段階の次の処理段階における図３のＣＭＯＳ画像センサ画素の概略断面図である。
【図１０】図４に示された段階の次の処理段階における、そして、この発明の他の実施形態による図４のＣＭＯＳ画像センサ画素の概略断面図である。
【図１１】図１０に示された段階の次の処理段階における図４のＣＭＯＳ画像センサ画素の概略断面図である。
【図１２】図１１に示された段階の次の処理段階における図４のＣＭＯＳ画像センサ画素の概略断面図である。
【図１３】図１２に示された段階の次の処理段階における図４のＣＭＯＳ画像センサ画素の概略断面図である。
【図１４】図５に示されたものと部分的に類似する製造段階における、この発明の一実施形態により形成された３Ｔ画素センサセルの上面図である。
【図１５】図８に示されたものと部分的に類似する、図１４に示された段階の次の製造段階における、図１４の３Ｔ画素センサセルの上面図である。
【図１６】図１５に示された段階の次の製造段階における、線２−２‘についての図１４の３Ｔ画素センサセルの概略断面図である。
【図１７】この発明により製造されたＣＭＯＳ画像センサを実装したコンピュータ処理システムの概略ダイアグラムである。
【図１８】図５に示されたものと類似する製造段階におけるＣＣＤ画像センサの概略上面図である。
【図１９】図８に示されたものと類似する製造段階における図１８のＣＣＤ画像センサの概略部分図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】平成18年4月4日(2006.4.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
撮像装置において用いられるフォトダイオードであって、
基板内に形成され、約３００オングストローム乃至約３、０００オングストロームの距離だけ電荷転送トランジスタのゲートの電気的活性部分から横方向にずらされている第一の導電型の第一の層と、
光学的に発生する電荷を蓄積するために前記第一の層下部に形成された第二の導電型の電荷収集領域とを備え、前記電荷収集領域は前記トランジスタゲートの近傍にあり、前記ゲートが前記電荷収集領域に蓄積された電荷を前記第二の導電型のドープ領域に転送するフォトダイオード。
【請求項２】
前記第一の層は表面層である請求項１に記載のフォトダイオード。
【請求項３】
前記第一の層は前記基板内に形成された分離領域とコンタクトがとられている請求項１に記載のフォトダイオード。
【請求項４】
前記第一の層は約１ｘ１０１２乃至約１ｘ１０１４原子／ｃｍ２の注入ドーズ量でｐ型ドーパントによりドープされている請求項１に記載のフォトダイオード。
【請求項５】
前記電荷収集領域は約１ｘ１０１１乃至約１ｘ１０１４原子／ｃｍ２の注入ドーズ量でｎ型ドーパントによりドープされている請求項１に記載のフォトダイオード。
【請求項６】
前記フォトダイオードはｐｎｐフォトダイオードである請求項１に記載のフォトダイオード。
【請求項７】
半導体基板上に形成されたトランジスタのゲート構造と、
第一の導電型のピン層及び該ピン層下部に位置する第二の導電型のドープ領域を備え、前記ピン層が約３００オングストローム乃至約３、０００オングストロームの距離だけ前記ゲートの電気的活性部分から横方向にずらされており、前記ドープ領域がゲート側壁により前記ゲートの前記電気的活性部分から離れている、前記ゲート近傍のフォトダイオードとを備えた画像画素。
【請求項８】
前記ピン層は前記半導体基板内に形成された分離領域の近傍であり、且つ、前記分離領域とコンタクトがとられている請求項７に記載の画像画素。
【請求項９】
前記第一の導電型はｐ型で、前記第二の導電型はｎ型である請求項７に記載の画像画素。
【請求項１０】
前記ピン層はボロン、ベリリウム、インヂウム、そして、マグネシウムより成る群から選ばれたドーパントによりドープされている請求項７に記載の画像画素。
【請求項１１】
前記ピン層は約１ｘ１０１２乃至約１ｘ１０１４原子／ｃｍ２の注入ドーズ量でボロンによりドープされている請求項７に記載の画像画素。
【請求項１２】
前記フォトダイオードはＣＣＤ撮像装置の一部である請求項７に記載の画像画素。
【請求項１３】
前記フォトダイオードはＣＣＤ撮像装置の一部である請求項７に記載の画像画素。
【請求項１４】
プロセサと該プロセサに結合されたＣＭＯＳ撮像装置とを備えたＣＭＯＳ撮像システムであって、前記ＣＭＯＳ撮像装置は、
基板内に形成されたフィールド分離領域と、
前記フィールド分離領域近傍の画素とを備え、該画素は転送トランジスタのゲート近傍のｐｎｐフォトダイオードを備え、該ｐｎｐフォトダイオードはｐ型表面層と該ｐ型表面層下部に位置するｎ型ドープ領域とを備え、前記ｐ型表面層が約３００オングストローム乃至約３、０００オングストロームの距離だけ前記ゲートの電気的活性部分から横方向にずらされているＣＭＯＳ撮像システム。
【請求項１５】
前記ｐ型表面層は前記フィールド酸化領域の近傍であり、且つ、前記フィールド酸化領域とコンタクトがとられている請求項１４に記載のシステム。
【請求項１６】
前記ｐ型表面層及び前記ｎ型ドープ領域は共にｐ型ドープ領域内に位置している請求項１４に記載のシステム。
【請求項１７】
前記ｐ型表面層は約１ｘ１０１２乃至約１ｘ１０１４原子／ｃｍ２の注入ドーズ量でボロンによりドープされている請求項１４に記載のシステム。
【請求項１８】
画素センサセル用フォトダイオードの製造方法であって、
基板上にトランジスタのゲートを形成し、
前記基板内に第一の導電型の第一のドープ層を形成し、該第一のドープ層は所定の距離だけ前記ゲートの電気的活性部分から横方向にずらされ、
第一の方向に、そして、前記第一のドープ層下部の前記基板の第一の領域において零度とは異なる前記基板に対する入射角度で第二の導電型のイオンを注入して、前記基板内で且つ前記第一のドープ層下部に、前記第二の導電型のドープ層を形成する方法。
【請求項１９】
前記第一のドープ層は、前記第一の導電型のイオンを零度とは異なる前記基板に対する入射角度で注入して形成される請求項１８に記載の方法。
【請求項２０】
前記第一のドープ層は、前記第一の導電型のイオンを略零度の前記基板に対する入射角度で注入して形成される請求項１８に記載の方法。
【請求項２１】
前記第一の方向は前記ゲートに対し、そして、前記基板内に対し右から左方向である請求項１８に記載の方法。
【請求項２２】
前記第一のドープ層における注入ドーズ量は約１ｘ１０１２乃至約１ｘ１０１４原子／ｃｍ２の範囲である請求項１８に記載の方法。
【請求項２３】
前記第一のドープ層は、約０オングストローム乃至約５、０００オングストロームだけ前記ゲートの前記電気的活性部分から横方向にずらされるように形成される請求項１８に記載の方法。
【請求項２４】
前記第一のドープ層は、約３００オングストローム乃至約３、０００オングストロームだけ前記ゲートの前記電気的活性部分から横方向にずらされるように形成される請求項２３に記載の方法。
【請求項２５】
前記第一のドープ層を形成する行為は、前記基板及び前記ゲート上にフォトレジスト層を形成し、該フォトレジスト層をパターニング並びにエッチングして前記基板の第二の領域を露出させ、該第二の領域は前記ゲートと少なくとも一つの分離領域との間に位置し、前記第二の領域は前記ゲートから前記所定距離ずらされる請求項１８に記載の方法。
【請求項２６】
前記第二の導電型のドープ領域を形成する行為は、前記基板及び前記ゲート上にフォトレジスト層を形成し、該フォトレジスト層をパターニング並びにエッチングして、前記ゲートの側壁と少なくとも一つの分離領域との間に前記基板の前記第一の領域を露出させる請求項１８に記載の方法。
【請求項２７】
前記第二の導電型のイオンを注入する行為は、前記ゲートと少なくとも一つの分離領域との間に位置する前記基板の前記第一の領域に零度とは異なる前記入射角度でドーパントを向けさせる請求項１８に記載の方法。
【請求項２８】
前記ドープ領域の注入ドーズ量は約１ｘ１０１１乃至約１ｘ１０１４原子／ｃｍ２である請求項１８に記載の方法。
【請求項２９】
前記第一の導電型はｐ型で、前記第二の導電型はｎ型である請求項１８に記載の方法。
【請求項３０】
前記フォトダイオードはｐｎｐフォトダイオードである請求項１８に記載の方法。
【請求項３１】
フォトダイオードの製造方法であって、
シリコン基板内に少なくとも一つのシャロートレンチ分離領域を形成し、
前記シリコン基板上に前記少なくとも一つのシャロートレンチ分離領域から離れてトランジスタゲートを形成し、
前記シリコン基板内に第一の導電型の第一のドープ層を形成し、
第一の方向に、そして、前記シリコン基板に対して零度とは異なる入射角度でイオンを注入して、前記第一のドープ層内に前記第一の導電型の第二のドープ層を形成し、該第二のドープ層は前記分離領域とコンタクトがとられ、そして、前記トランジスタゲートの電気的活性領域から所定距離だけ横方向にずらされ、
第二の方向に、そして、前記シリコン基板に対して零度とは異なる入射角度でイオンを注入して、前記第一のドープ層内に第二の導電型のドープ領域を形成する方法。
【請求項３２】
前記第二のドープ層の注入ドーズ量は約１ｘ１０１２乃至約１ｘ１０１４原子／ｃｍ２である請求項３１に記載の方法。
【請求項３３】
前記第二のドープ層は、約０オングストローム乃至約５、０００オングストロームだけ前記トランジスタゲートの前記電気的活性部分から横方向にずらされる請求項３１に記載の方法。
【請求項３４】
前記第二のドープ層は、約３００オングストローム乃至約３、０００オングストロームだけ前記トランジスタゲートの前記電気的活性部分から横方向にずらされる請求項３１に記載の方法。
【請求項３５】
前記ドープ領域を形成する行為は、前記第二のドープ層と前記転送ゲートとの間に少なくとも前記ドープ領域の一部を形成する請求項３１に記載の方法。
【請求項３６】
前記ドープ領域の注入ドーズ量は約１ｘ１０１１乃至約１ｘ１０１４原子／ｃｍ２の範囲である請求項３１に記載の方法。
【請求項３７】
前記第一の方向は前記第二の方向と反対である請求項３１に記載の方法。
【請求項３８】
前記フォトダイオードはＣＭＯＳ撮像装置の一部である請求項３１に記載の方法。
【請求項３９】
前記フォトダイオードはＣＣＤ撮像装置の一部である請求項３１に記載の方法。
【請求項４０】
ｐｎｐフォトダイオードの製造方法であって、
基板内に少なくとも一つのフィールド酸化領域を形成し、
前記基板上に前記少なくとも一つのフィールド酸化領域から離れてトランジスタゲートを形成し、
前記基板内に第一のｐ型ドープ層を形成し、
前記トランジスタゲート及び前記フィールド酸化領域上にフォトレジスト層を形成し、
前記フォトレジスト層をパターニングして、第一の位置と第二の位置との間に延在する第一の開口を形成し、前記第一の位置はフォトダイオード領域上の第一の点に対応し、前記第二の位置は前記フィールド酸化領域上の第二の点に対応し、
前記第一の開口を介して第一の角度を持たせた注入を行い、前記第一のｐ型ドープ層内にｐ型表面層を形成し、該ｐ型表面層は前記基板上に形成されたゲート構造の電気的活性領域から横方向にずらされ、
第二の角度を持たせた注入を行い、前記第一のｐ型ドープ層内にｎ型ドープ領域を形成し、該ｎ型ドープ領域は前記第一のｐ型表面層下部に位置する方法。
【請求項４１】
前記ｐ型表面層は所定の距離だけ前記トランジスタゲートの前記電気的活性部分から横方向にずらされる請求項４０に記載の方法。
【請求項４２】
前記ｐ型表面層の注入ドーズ量は約１ｘ１０１２乃至約１ｘ１０１４原子／ｃｍ２であり、前記ｎ型ドープ領域の注入ドーズ量は約１ｘ１０１１乃至約１ｘ１０１４原子／ｃｍ２である請求項４０に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
次に、第二のフォトレジスト層１６７（図７）が約１、０００オングストローム乃至約２０、０００オングストロームの厚みで絶縁層１２１上に形成される。第二のフォトレジスト層１６７（図７）がマスクを用いてパターニングされ、第二の開口１６８を得る。このようにして、第二の開口１６８の一方の片側では、第二のフォトレジスト層１６７がゲート１３０とオーバラップする。第二の開口１６８の他方の片側では、第二のフォトレジスト層１６７が距離Ｄ３だけＳＴＩ領域１５５（図７のＳＴＩ最右部領域）上に延在する。第三のオフセット距離Ｄ３（図７）は、約０オングストローム乃至約５、０００オングストローム、さらに好ましくは、約３００オングストローム乃至約１、５００オングストロームでもよい。角度を持たせた注入の結果、ｐ型インプラント１８９がトランジスタ１３０のゲート端部から距離ｘ＝Ｄ４＝ｔ＋Ｈｔａｎθだけ離れ、ここで“ｔ”は絶縁層１２１の側壁厚みで、“Ｈ”はトランジスタゲートスタック１３０上の絶縁層１２１の厚みを含むゲートスタックの高さである。距離Ｄ４は、約０オングストローム乃至約５、０００オングストローム、さらに好ましくは、約３００オングストローム乃至約３、０００オングストロームである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
図１２，１３は、ｎ型ドープ領域１２６（図６乃至９）の形成について上述した方法に類似の方法によるｎ型ドープ領域２２６の形成について示している。そこで、ゲート１３０に対して右から左方向の角度を有したドーパント注入１７９ａ（図１２）がフォトレジスト層１７７（図１２）内に形成された開口１７８を介して行われる。角度を有したドーパント注入１７９ａは、例的目的としてｎ型の、第二導電型のドーパントを用いて行われ、画素セルの活性領域及び横方向にずらされたピン層２８８基板直下に、図１３に見られるように、ｎ型ドープ領域２２６を形成する。第一の実施形態では、注入されたｎ型ドープ領域２２６が転送ゲート１３０と合わされ、光学的に発生する電子を集めるための感光電荷記憶領域を形成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
コンピュータシステム等のプロセサをベースにしたシステムは、例えば、通常、中央処理ユニット（ＣＰＵ）６４４を備え、これは、例えば、マイクロプロセサであり、バス６５２を介して入出力（Ｉ／Ｏ）装置６４６と通信を行う。ＣＭＯＳ撮像素子６４２がバス６５２を介してシステムと通信を行う。コンピュータシステム６００は、さらに、ランダムアクセスメモリ（ＲＡＭ）６４８を含み、そして、フロッピーディスクドライブ６５４，そして、コンパクトディスク（ＣＤ）ＲＯＭドライブ６５６又はフラッシュメモリカード等の周辺機器をも含んでもよく、これらはバス６５２を介してＣＰＵ６４４と通信を行う。プロセサ６４４，ＣＭＯＳ画像センサ６４２、そして、メモリ６４８を単一のＩＣチップに集積することも望ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
【図１】ＣＭＯＳ画像センサ画素の一例の上面図である。
【図２】図１のＣＭＯＳ画像センサの線２−２‘についての概略断面図である。
【図３】この発明のピンフォトダイオードの製造並びに処理の一段階を示す                    ＣＭＯＳ画像センサ画素の概略断面図である。
【図４】図３に示された段階の次の処理段階における図３のＣＭＯＳ画像センサの一部分の概略断面図である。
【図５】図４のＣＭＯＳ画像センサ画素の上面図である。
【図６】図４に示された段階の次の処理段階における図３のＣＭＯＳ画像センサ画素の概略断面図である。
【図７】図６に示された段階の次の処理段階における図３のＣＭＯＳ画像センサ画素の概略断面図である。
【図８】図７のＣＭＯＳ画像センサ画素の上面図である。
【図９】図７に示された段階の次の処理段階における図３のＣＭＯＳ画像センサ画素の概略断面図である。
【図１０】図４に示された段階の次の処理段階における、そして、この発明の他の実施形態による図４のＣＭＯＳ画像センサ画素の概略断面図である。
【図１１】図１０に示された段階の次の処理段階における図４のＣＭＯＳ画像センサ画素の概略断面図である。
【図１２】図１１に示された段階の次の処理段階における図４のＣＭＯＳ画像センサ画素の概略断面図である。
【図１３】図１２に示された段階の次の処理段階における図４のＣＭＯＳ画像センサ画素の概略断面図である。
【図１４】図５に示されたものと部分的に類似する製造段階における、この発明の一実施形態により形成された３Ｔ画素センサセルの上面図である。
【図１５】図８に示されたものと部分的に類似する、図１４に示された段階の次の製造段階における、図１４の３Ｔ画素センサセルの上面図である。
【図１６】図１５に示された段階の次の製造段階における、線１５−１５‘についての図１４の３Ｔ画素センサセルの概略断面図である。
【図１７】この発明により製造されたＣＭＯＳ画像センサを実装したコンピュータ処理システムの概略ダイアグラムである。
【図１８】図５に示されたものと類似する製造段階におけるＣＣＤ画像センサの概略上面図である。
【図１９】図８に示されたものと類似する製造段階における図１８のＣＣＤ画像センサの概略部分図である。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
2007500444.tif 000022
【国際調査報告】
2007500444.tif 000023
2007500444.tif 000024
2007500444.tif 000025