(57)【要約】  新規な高速分相回路（１００）及び動作方法が開示されている。この高速分相器（１００）は、単一のシングルエンド入力信号から、固有の低いスキュー及び対称出力を伴う差動レイル・トゥ・レイル出力信号を生成する。回路（１００）は、分相入力ステージ（１１０，１３０）と、その後に続く本質的に対称で且つ釣り合いがとれたいくつかの増幅ステージ（１５０，１７０）とを使用する。
2007534259.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位を受けるための第１のレールとしての第１の供給電圧ポートと、前記第１の電位よりも低い第２の電位を受けるための第２のレールとしての第２の供給電圧ポートとを備えるレイル・トゥ・レイル分相回路であって、前記第１の供給電圧ポートと前記第２の供給電圧ポートとの間に配置された第１の分岐部及び第２の分岐部、第１乃至第４の出力ポート、並びに、既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する第１の入力信号を受けるための第１の入力ポートを備える分相器と、第１の出力ポート及び第２の出力ポート、及び、前記分相器の前記第１乃至第４の出力ポートと電気的に結合された第１乃至第４の入力ポートを備え、入力信号を二つの相補差動出力信号に分割するための相補差動増幅器と、前記相補差動増幅器と電気的に結合された第１の入力ポート及び第２の入力ポート、並びに、前記第１の電位と前記第２の電位との間でレイル・トゥ・レイル移行する相補出力信号を供給するための第１の出力ポート及び第２の出力ポートを備えるトランスインピーダンス増幅器と、を備え、前記分相器、前記相補差動増幅器、及び、前記トランスインピーダンス増幅器は、前記第１及び第２の電位を受けるための前記第１の供給電圧ポートと前記第２の供給電圧ポートとの間に配置されていることを特徴とするレイル・トゥ・レイル分相回路。
【請求項２】
前記トランスインピーダンス増幅器の前記第１の出力ポート及び第２の出力ポートと電気的に結合された第１の入力ポート及び第２の入力ポートと、前記第１の電位と前記第２の電位との間でレイル・トゥ・レイル移行する相補出力信号を供給するための第１の出力ポート及び第２の出力ポートとを備えるバッファ回路を備えていることを特徴とする請求項１に記載の差動受信回路。
【請求項３】
前記第１の分岐部は、ゲート端子、ドレイン端子及びソース端子を有する第１のＮＭＯＳデバイスを備えていることを特徴とする請求項１に記載のレイル・トゥ・レイル分相回路。
【請求項４】
前記第２の分岐部は、前記分相器への前記入力ポートを形成するために前記第１のＮＭＯＳデバイスの前記ゲート端子と電気的に結合されたゲート端子を有する第１のＰＭＯＳデバイスを備えていることを特徴とする請求項３に記載のレイル・トゥ・レイル分相回路。
【請求項５】
前記ＮＭＯＳデバイスと前記ＰＭＯＳデバイスとは、ほぼ等しい活性領域と、ほぼ等しい利得とを備えていることを特徴とする請求項４に記載のレイル・トゥ・レイル分相回路。
【請求項６】
前記第１の分岐部は、前記第１のＮＭＯＳデバイスの前記ドレイン端子と前記第１の供給電圧ポートとの間及び前記第１のＮＭＯＳデバイスの前記ソース端子と前記第２の供給電圧ポートとの間にそれぞれ配置された二つの略同一の抵抗の第１のセットを備え、前記差動信号分割器の前記第１の出力ポート及び前記第２の出力ポートが前記第１のＮＭＯＳデバイスの前記ドレイン端子及び前記ソース端子にそれぞれ形成されていることを特徴とする請求項４に記載のレイル・トゥ・レイル分相回路。
【請求項７】
前記第２の分岐部は、前記第１のＰＭＯＳデバイスのドレイン端子と前記第１の供給電圧ポートとの間及び前記第１のＰＭＯＳデバイスのソース端子と前記第２の供給電圧ポートとの間にそれぞれ配置された二つの略同一の抵抗の第２のセットを備え、前記差動信号分割器の前記第２の出力ポート及び前記第３の出力ポートが前記第１のＰＭＯＳデバイスの前記ドレイン端子及び前記ソース端子にそれぞれ形成されていることを特徴とする請求項６に記載のレイル・トゥ・レイル分相回路。
【請求項８】
前記相補差動増幅器は、第１の分岐部と、配置された第２の分岐部と、前記両方の分岐部の前記第１の供給電圧ポートへの第１の端部の間の第１の抵抗カップリングと、前記両方の分岐部の前記第２の供給電圧ポートへの第２の端部の間の第２の抵抗カップリングとを備え、前記第１の抵抗カップリング及び前記第２の抵抗カップリングの抵抗値がほぼ等しいことを特徴とする請求項１に記載のレイル・トゥ・レイル分相回路。
【請求項９】
前記相補差動増幅器の前記第１の分岐部は、前記相補差動増幅器の前記第１の入力ポートと電気的に結合されたゲート端子、前記第１の分岐部の前記第１の端部に電気的に結合されたドレイン端子、及び、ソース端子を有する第１のＰＭＯＳデバイスと、前記相補差動増幅器の前記第２の入力ポートと電気的に結合されたゲート端子、前記相補差動増幅器の前記第１の出力ポートを形成するために前記第１のＰＭＯＳデバイスの前記ソース端子と電気的に結合されたドレイン端子、及び、前記第１の分岐部の前記第２の端部に電気的に結合されたソース端子を有する第１のＮＭＯＳデバイスとを備えていることを特徴とする請求項８に記載のレイル・トゥ・レイル分相回路。
【請求項１０】
前記相補差動増幅器の前記第２の分岐部は、前記相補差動増幅器の前記第３の入力ポートと電気的に結合されたゲート端子、前記第２の分岐部の前記第１の端部に電気的に結合されたドレイン端子、及び、ソース端子を有する第２のＰＭＯＳデバイスと、前記相補差動増幅器の前記第４の入力ポートと電気的に結合されたゲート端子、前記相補差動増幅器の第２の出力ポートを形成するために前記第２のＰＭＯＳデバイスのソース端子と電気的に結合されたドレイン端子、及び、前記第２の分岐部の前記第２の端部に電気的に結合されたソース端子を有する第２のＮＭＯＳデバイスとを備えていることを特徴とする請求項９に記載のレイル・トゥ・レイル分相回路。
【請求項１１】
前記ＮＭＯＳデバイスと前記ＰＭＯＳデバイスとは、ほぼ等しい活性領域と、ほぼ等しい利得とを備えていることを特徴とする請求項１０に記載のレイル・トゥ・レイル分相回路。
【請求項１２】
前記分相器は、ＰＭＯＳ差動ステージと、前記ＰＭＯＳ差動ステージと電気的に結合されたＮＭＯＳ差動ステージとを備えていることを特徴とする請求項１に記載のレイル・トゥ・レイル分相回路。
【請求項１３】
前記相補差動増幅器の前記第１の出力ポートと前記第２の出力ポートとの間に配置された仮想抵抗を備えていることを特徴とする請求項１に記載のレイル・トゥ・レイル分相回路。
【請求項１４】
前記トランスインピーダンス増幅器は、前記トランスインピーダンス増幅器の前記第１の入力ポートと前記第１の出力ポートとの間に配置された第１のインバータ回路と、前記第１のインバータ回路と並列に配置された第４の抵抗とを備えていることを特徴とする請求項１に記載のレイル・トゥ・レイル分相回路。
【請求項１５】
前記トランスインピーダンス増幅器は、前記トランスインピーダンス増幅器の前記第２の入力ポートと前記第２の出力ポートとの間に配置された第２のインバータ回路と、前記第２のインバータ回路と並列に配置された第５の抵抗とを備えていることを特徴とする請求項１４に記載のレイル・トゥ・レイル分相回路。
【請求項１６】
前記バッファ回路は、前記バッファ回路の前記第１の入力ポートと前記第１の出力ポートとの間に配置された第１のバッファ回路を備えていることを特徴とする請求項２に記載のレイル・トゥ・レイル分相回路。
【請求項１７】
前記バッファ回路は、前記バッファ回路の前記第２の入力ポートと前記第２の出力ポートとの間に配置された第２のバッファ回路を備え、前記第１のバッファ回路及び前記第２のバッファ回路は、それらから相補出力信号を供給するためのものであることを特徴とする請求項１６に記載のレイル・トゥ・レイル分相回路。
【請求項１８】
前記既知の電圧レベルは、前記第１の電位と前記第２の電位との間のほぼ中間の電位にあることを特徴とする請求項１に記載のレイル・トゥ・レイル分相回路。
【請求項１９】
差動出力信号を供給する方法であって、第２の電圧レベルから第１の電圧レベルへの既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する入力信号を受けることと、互いに電位が離れ且つ重なり合わない二つの相補差動出力信号へ前記入力信号を分相することと、レイル・トゥ・レイル以外の二つのレベルシフト相補出力信号を生成するために前記二つの相補差動出力信号をレベルシフトすることと、前記二つのレベルシフト相補出力信号を、これらが低いスキューを有し且つ前記第１の電圧レベルと前記第２の電圧レベルとの間でレイル・トゥ・レイル移行するように増幅することと、を含むことを特徴とする方法。
【請求項２０】
これらの二つの相補差動出力信号間の交差点は、前記第１の電圧レベルと前記第２の電圧レベルとの間のほぼ中間の電位にあることを特徴とする請求項１９に記載の方法。
【請求項２１】
前記二つの相補差動出力信号は、前記交差点に関して対称であることを特徴とする請求項２０に記載の方法。
【請求項２２】
前記二つの相補差動出力信号は、互いに異なる面又は電圧面にあることを特徴とする請求項１９に記載の方法。
【請求項２３】
前記二つの相補差動出力信号は、ほぼ等しい立ち上がり時間及び立ち下がり時間を備えていることを特徴とする請求項１９に記載の方法。
【請求項２４】
前記分相することは、前記入力信号を、反対の信号の第１のセットと、反対の信号の第２のセットとに差動分割することを含むことを特徴とする請求項１９に記載の方法。
【請求項２５】
前記スキューは、５０ｐｓよりも大きいことを特徴とする請求項１９に記載の方法。
【請求項２６】
二つのレベルシフト相補出力信号を増幅することは、前記二つのレベルシフト相補出力信号のそれぞれを反転させることを含むことを特徴とする請求項１９に記載の方法。
【請求項２７】
増幅する前記ステップは、第１のサイズの活性領域及び第１の利得を有するＮＭＯＳデバイスを設けることと、前記第１のサイズの活性領域と同じ第２のサイズの活性領域、及び、前記第１の利得と同じ第２の利得を有するＰＭＯＳデバイスを設けることとを含み、両方の相補差動出力信号においては、前記ＮＭＯＳデバイス及び前記ＰＭＯＳデバイスの第１及び第２の利得がほぼ等しいために、二つの相補差動出力信号のそれぞれにおける交差電圧のシフトがほぼ同時に生じることを特徴とする請求項１９に記載の方法。
【請求項２８】
両方の相補差動出力信号においては、前記ＮＭＯＳデバイス及び前記ＰＭＯＳデバイスにおける前記活性領域のサイズがほぼ等しいために、二つの相補差動出力信号のそれぞれにおける交差電圧のシフトがほぼ同時に生じることを特徴とする請求項２７に記載の方法。
【請求項２９】
第２の電圧レベルから第１の電圧レベルへの既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する入力信号を受けるための手段と、互いに電位が離れ且つ重なり合わない二つの相補差動出力信号へ前記入力信号を分相するための手段と、レイル・トゥ・レイル以外の二つのレベルシフト相補出力信号を生成するために前記二つの相補差動出力信号をレベルシフトする手段と、前記二つのレベルシフト相補出力信号を、これらが低いスキューを有し且つ前記第１の電圧レベルと前記第２の電圧レベルとの間でのレイル・トゥ・レイル移行を有するように、増幅するための手段と、を備えることを特徴とする回路。
【請求項３０】
第２の電圧レベルから第１の電圧レベルへの既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する入力信号を受けるための第１の命令データと、互いに電位が離れ且つ重なり合わない二つの相補差動出力信号へ前記入力信号を分相するための第２の命令データと、レイル・トゥ・レイル以外の二つのレベルシフト相補出力信号を生成するために前記二つの相補差動出力信号をレベルシフトするための第３の命令データと、前記二つのレベルシフト相補出力信号を、これらが低いスキューを有し且つ前記第１の電圧レベルと前記第２の電圧レベルとの間でのレイル・トゥ・レイル移行を有するように、増幅するための第４の命令データと、を含む命令データを記憶するための記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分相器の分野に関し、特に、スキューが低く且つ対称な差動出力信号を供給する分相器の分野に関する。
【背景技術】
【０００２】
ＲＦ信号処理用途等の多くの信号処理用途においては、シングルエンド入力信号を差動信号へ変換することが望ましい。しかしながら、差動信号を形成する各出力信号間においてフェーズエラーを減少させることが重要である。一部の信号処理用途においては、差動出力信号のフェーズエラーによって混変調歪みが生じる。
【０００３】
シングルエンド入力信号を差動信号に変換するために使用される従来の技術は、通常、複数のインバータ回路からなる二つの並列なチェーンを使用し、各インバータ回路は、差動信号を供給するために異なる時間遅延素子を有している。インバータ回路を使用しない異なる手法は、差動出力増幅回路への単一の入力ポートを設ける米国特許公報第４，８８５，５５０号（特許文献１）に開示されている。また、米国特許出願公開公報第２００２／０１１８０４３号（特許文献２）は、差動入力バッファ回路への単一の入力ポートを提供している。残念ながら、いずれの回路も、構成が複雑であり、信号スキューが低く対称な差動出力信号を供給する際のその効果が低下する。
【特許文献１】米国特許公報第４，８８５，５５０号
【特許文献２】米国特許出願公開公報第２００２／０１１８０４３号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、シングルエンド入力信号を受け取り且つ信号スキューが低い対称な差動出力信号を供給する分相回路を提供する必要性が存在する。そのため、本発明の目的は、そのような回路を提供することである。
【課題を解決するための手段】
【０００５】
本発明によれば、第１の電位を受けるための第１のレールとしての第１の供給電圧ポートと、上記第１の電位よりも低い第２の電位を受けるための第２のレールとしての第２の供給電圧ポートとを備えるレイル・トゥ・レイル分相回路であって、上記第１の供給電圧ポートと上記第２の供給電圧ポートとの間に配置された第１の分岐部及び第２の分岐部、第１乃至第４の出力ポート、並びに、既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する第１の入力信号を受けるための第１の入力ポートを備える分相器と、第１の出力ポート及び第２の出力ポート、及び、上記分相器の上記第１乃至第４の出力ポートと電気的に結合された第１乃至第４の入力ポートを備え、入力信号を二つの相補差動出力信号に分割するための相補差動増幅器と、上記相補差動増幅器と電気的に結合された第１の入力ポート及び第２の入力ポート、並びに、上記第１の電位と上記第２の電位との間でレイル・トゥ・レイル移行する相補出力信号を供給するための第１の出力ポート及び第２の出力ポートを備えるトランスインピーダンス増幅器と、を備え、上記分相器、上記相補差動増幅器、及び、上記トランスインピーダンス増幅器は、上記第１及び第２の電位を受けるための上記第１の供給電圧ポートと上記第２の供給電圧ポートとの間に配置されていることを特徴とするレイル・トゥ・レイル分相回路が提供される。
【０００６】
本発明によれば、差動出力信号を供給する方法であって、第２の電圧レベルから第１の電圧レベルへの既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する入力信号を受けることと、互いに電位が離れ且つ重なり合わない二つの相補差動出力信号へ上記入力信号を分相することと、レイル・トゥ・レイル以外の二つのレベルシフト相補出力信号を生成するために上記二つの相補差動出力信号をレベルシフトすることと、上記二つのレベルシフト相補出力信号を、これらが低いスキューを有し且つ上記第１の電圧レベルと上記第２の電圧レベルとの間でレイル・トゥ・レイル移行するように増幅することと、を含むことを特徴とする方法が提供される。
【０００７】
本発明によれば、第２の電圧レベルから第１の電圧レベルへの既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する入力信号を受けるための手段と、互いに電位が離れ且つ重なり合わない二つの相補差動出力信号へ上記入力信号を分相するための手段と、レイル・トゥ・レイル以外の二つのレベルシフト相補出力信号を生成するために上記二つの相補差動出力信号をレベルシフトする手段と、上記二つのレベルシフト相補出力信号を、これらが低いスキューを有し且つ上記第１の電圧レベルと上記第２の電圧レベルとの間でのレイル・トゥ・レイル移行を有するように、増幅するための手段と、を備えることを特徴とする回路が提供される。
【０００８】
本発明によれば、第２の電圧レベルから第１の電圧レベルへの既知の電圧レベルを中心とするレイル・トゥ・レイル電圧移行を有する入力信号を受けるための第１の命令データと、互いに電位が離れ且つ重なり合わない二つの相補差動出力信号へ上記入力信号を分相するための第２の命令データと、レイル・トゥ・レイル以外の二つのレベルシフト相補出力信号を生成するために上記二つの相補差動出力信号をレベルシフトするための第３の命令データと、上記二つのレベルシフト相補出力信号を、これらが低いスキューを有し且つ上記第１の電圧レベルと上記第２の電圧レベルとの間でのレイル・トゥ・レイル移行を有するように、増幅するための第４の命令データと、を含む命令データを記憶するための記憶媒体が提供される。
【発明を実施するための最良の形態】
【０００９】
ここで、図面と併せて本発明の典型的な実施の形態について説明する。
【００１０】
図１Ａ乃至図１Ｄは、本発明の好ましい実施の形態に係るレイル・トゥ・レイル分相回路１００の複数のステージ（段）を示している。分相回路１００は、直列に配置された対称な回路の四つのステージからなる。図１Ａは、第１のステージである分相ステージ１１０を示している。図１Ｂは、第２のステージである相補差動増幅ステージ１３０を示している。図１Ｃは、第３のステージであるトランスインピーダンス増幅ステージ１５０を示している。図１Ｄは、レイル・トゥ・レイル出力ドライバステージである第４のステージのバッファステージ１７０を示している。
【００１１】
図１Ａを参照すると、第１のステージ１１０は、第１のｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ（ＮＭＯＳ１）１１３と、第１のｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ（ＰＭＯＳ１）１１４とからなる。Ｒ１，１１７ａ乃至１１７ｄの符号が付された四つの負荷抵抗は、デバイスＮＭＯＳ１  １１３及びＰＭＯＮ１  １１６のドレイン端子及びソース端子を、供給電位Ｖｄｄ及びＶｓｓをそれぞれ受けるように接続された第１及び第２の供給電圧ポート１１０ｃ，１１０ｄに対して電気的に結合している。ＮＭＯＳ１  １１３及びＰＭＯＮ１  １１６のゲート端子は、共に単一の入力ポート１１０ａに対して接続されている。この第１のステージ１１０は、四つの出力ポート１１０ａ乃至１１０ｄを有している。出力ポート１１０ｅ，１１０ｆは、ＮＭＯＳ１デバイス１１３のドレイン端子及びソース端子のそれぞれに形成されており、出力ポート１１０ｇ，１１０ｈは、ＰＭＯＳ１デバイス１１６のドレイン端子及びソース端子のそれぞれに形成されている。
【００１２】
図２Ａを参照すると、分相回路１００の入力ポート１１０ａに対して供給されるシングルエンド入力信号が示されている。信号は、レイル・トゥ・レイルを第１の電圧レベルから第２の電圧レベルまで既知の周波数をもって振動させる。ＮＭＯＳ１デバイス１１３の場合、入力ポート１１０ａに対して供給される立ち上がり入力信号の立ち上がり移行において、ＮＭＯＳ１デバイス１１３は、そのゲート電圧が閾値電圧（Ｖｔｈ）に達するときに電流を伝える。このゲート電圧に達すると、抵抗１１７ａ，１１７ｂを通じて電流が流れる。この電流がＮＭＯＳ１デバイス１１３のドレイン端子からソース端子へと流れる前に、ドレイン端子及びソース端子は、電位Ｖｄｄ及びＶｓｓのそれぞれと一致する第１及び第２の電位となる。入力信号中、図２Ｂに示されるように、ドレイン端子電圧即ちｄｎ電位は、Ｖｄｄの電位からＶ＝Ｉ×Ｒ１へと電圧降下を示し、一方、ソース端子電圧即ちｓｎ電位は、Ｖｓｓの電位からＶ＝Ｉ×Ｒ１の値へと上昇する。
【００１３】
入力ポート１１０ａに供給される立ち上がり又は立ち下がり入力信号においては、出力ポート１１０ｅ乃至１１０ｆから二つの相補差動出力信号が供給される。これらの両方の相補差動出力信号は、等しい大きさを有しているが、電位が異なっている（図２Ｄ）。従って、入力信号の位相が分割される。ＮＭＯＳ１デバイス１１３から相補出力信号を得るために、ＰＭＯＳ１デバイス１１６が利用される。ＰＭＯＳ１デバイス１１６及び対応する抵抗１１７ｃ，１１７ｄは、ＮＭＯＳ１デバイス１１３の態様と反対の態様をとる。
【００１４】
図２Ｂ及び図２Ｃを参照すると、ｄｎ電位によって表されるＮＭＯＳ１デバイス１１３のドレイン端子の電位が上がると、ｓｐ電位によって表されるＰＭＯＳ１デバイス１１６のソース端子の電位が下がり、また、ｓｎ電位によって表されるＮＭＯＳ１デバイス１１３のソース端子の電位が下がると、ｄｐ電位によって表されるＰＭＯＳ１デバイス１１６のドレイン端子の電位が立ち上がる。
【００１５】
ＰＭＯＳ１デバイス及びＮＭＯＳ１デバイスの製造中、デバイス幅は、等しいトランスコンダクタンス「ｇｍ」又は等しい電流の流れを得るような比率、かつ、ほぼ同じ活性領域を有するような比率を有していることが好ましい。この場合、ＮＭＯＳ１デバイスにおける活性領域の幅と長さとの積は、ＰＭＯＳ１デバイスにおける活性領域の幅と長さとの積にほぼ等しい（Ｗｎ×Ｌｎ＝Ｗｐ×Ｌｐ）。両方のデバイスにおいて同じ活性領域を有する結果、等しい電流がデバイス１１３，１１６を通じて流れる。従って、二つの相補差動出力信号及び分相信号が、出力ポート１１０ｅ乃至１１０ｇから供給される。
【００１６】
図２Ｄを参照すると、ＮＭＯＳ１デバイス１１３及びＰＭＯＳ１デバイス１１６が「オンされている」ため、それらの対応する閾値電圧Ｖｔｎ，Ｖｔｐに達すると、これにより、「Ａ」、２０１ａ，２０１ｂ及び「Ｂ」、２０２ａ，２０２ｂの符号が付された点として示される交差電圧に変化が生じる。これらの交差電圧は、ＮＭＯＳ１デバイス１１３及びＰＭＯＳ１デバイス１１６においては、Ｖｄｄ及びＶｓｓへとそれぞれ変化する。また、ＮＭＯＳ１デバイス１１３及びＰＭＯＳ１デバイス１１６のそれぞれにおいて利得ｇｍが等しく且つ活性領域がほぼ同じサイズであるため、交差電圧の変化は同時に生じる。このクロスオーバー（交差）が両方のデバイス１１３，１１６において同時に生じるため、第１の分相ステージ１１０の総ての位相に亘るｄｎ，ｓｐ信号とｓｎ，ｄｐ信号との間の時間における時間差であるスキューは小さく、数ｐｓ程度である。
【００１７】
再び図１Ｂを参照すると、ｍｎ１  １３４及びｍｎ２  １３６の符号が付された二つのＮＭＯＳデバイスと、ｍｐ１  １３３及びｍｐ２  １３５の符号が付された二つのＰＭＯＳデバイスとを有する相補差動ステージ１３０が示されている。デバイスｍｐ１  １３３及びデバイスｍｐ２  １３５のドレイン端子は、互いに電気的に結合されるとともに、抵抗Ｒ２  １３７ａを介して電位Ｖｄｄを受けるために更に第１の供給電圧ポート１３０ｃに対して電気的に結合されている。デバイスｍｎ１  １３４及びデバイスｍｎ２  １３６のソース端子は、互いに電気的に結合されるとともに、抵抗Ｒ２  １３７ｂを介して電位Ｖｓｓを受けるために更に第２の供給電圧ポート１３０ｄに対して電気的に結合されている。デバイスｍｐ１  １３３のソース端子とデバイスｍｎ１  １３４のドレイン端子との間に形成される第１の出力ポート１３１ａと、デバイスｍｐ２  １３５のソース端子とデバイスｍｎ２  １３６のドレイン端子との間に形成される第２の出力ポート１３１ｂとの間には、仮想抵抗である第３の抵抗ＲＸ  １３７ｃが配置されている。
【００１８】
デバイスｍｐ１  １３３，ｍｐ２  １３２及びＲ２  １３７ａはＰＭＯＳ差動ステージを構成しており、一方、デバイスｍｎ１  １３４，ｍｎ２  １３６及びＲ２  １３７ｂはＮＭＯＳ差動ステージを構成している。抵抗Ｒ２  １３７ａ，１３７ｂは、電流源の代わりに使用される。これは、特定の電流が必要とされず、また、二つのｎ型及びｐ型電流源が大差のない一致を与えないが、製造プロセスに起因してＲ２  １３７ａ，１３７ｂ等の二つの隣り合う抵抗を非常に類似する抵抗を有するように製造でき、それにより、これらの抵抗がほぼ適合する電流伝播を供給する。
【００１９】
ＰＭＯＳデバイスｍｐ１  １３３，ｍｐ２  １３５のゲート端子は、第２のステージ１３０への入力ポート１３０ｅ，１３０ｆを形成するとともに、第１のステージ１１０の出力ポート１１０ｆ，１１０ｈのそれぞれと電気的に結合されている。ＮＭＯＳデバイスｍｎ１  １３４，ｍｎ２  １３６のゲート端子は、第１のステージ１１０の出力ポート１１０ｅ，１１０ｇに対して電気的に結合されている。
【００２０】
相補差動ステージ１３０の目的は、第１のステージ１１０から受けられる任意的に異なる電位又は電圧面にある二つの相補差動出力信号を、レベルシフトしてＶｄｄ／２を中心とする一つの低い振れ差動出力信号へと再結合することである。
【００２１】
図３Ａを参照すると、ポート１１０ｆにおける信号「ｉｎｐ１」がほぼＶｄｄの電位でハイレベルとなり、ポート１１０ｅにおける信号「ｉｎｎ１」がほぼＶｓｓの電位でローレベルとなる場合、ほとんどの電流は、抵抗Ｒ２  １３７ａ、デバイスｍｐ１  １３３及び仮想負荷ＲＸ  １３７ｃを通じて流れてデバイスｍｎ２  １３６へと至り、このデバイスｍｎ２  １３６から抵抗Ｒ２  １３７ｂを通り過ぎて第２の供給電圧ポート１３０ｄへと至る。これが生じると、デバイスｍｐ１  １３３及びデバイスｍｎ１  １３４は、「オフ」にされず、わずかに電流を伝える。これは、これらのデバイスのゲート電位がＶｓｓ又はＶｄｄの電位にそれぞれならず、ソース端子電圧Ｖｓｓに近いＩ×Ｒ１及びＶｄｄ−Ｉ×Ｒ１のそれぞれになるからである。
【００２２】
第２のステージ１３０の対称性により、ＲＸ  １３７ｃを通じた電流伝播によって生じる誘導電圧はＶ（ＲＸ）＝Ｉ２×ＲＸとなる。ここで、Ｉ２は、ノード１３１ａからノード１３１ｂへと流れる電流である。設計により、この電圧は、等しい立ち上がり時間及び立ち下がり時間を伴って、ほぼＶｄｄ／２に中心付けられる。第１のステージ１１０が信号移行を出力すると、ＲＸ  １３７ｃを通じて流れる電流が逆になって今度はノード１３１ｂからノード１３１ａへと伝わり、ＲＸ  １３７ｃの両端間の誘導電圧が−Ｖ（ＲＸ）と等しくなる。
【００２３】
図１Ｂ及び図１Ｃに戻って参照すると、抵抗ＲＸ  １３７ｃは、実際の抵抗ではなく、第３のステージ１５０の入力ポート１５０ａ，１５０ｂから形成される仮想負荷である。従って、抵抗ＲＸ  １３７ｃを通じて伝播する電流は、実際には、第３のステージ１５０の入力ポート１５０ａ，１５０ｂへと伝わる。そのため、第３のステージの入力ポート１５０ａ，１５０ｂに対してそれぞれ供給される出力電圧「ｉｎ２＋」及び「ｉｎ２−」は、異なっており、Ｖｄｄ／２に中心付けられるとともに、Ｖｄｄ／２を中心に対称的であり、等しい立ち上がり時間及び立ち下がり時間を有している。
【００２４】
図１Ｃに示される第３のステージ１５０は、フィードバック負荷抵抗器を有する二つのインバータを利用するトランスインピーダンスステージである。第１の入力ポート１５０ａと第１の出力ポート１５０ｃとの間には第１のインバータ１５１が配置されており、この第１のインバータ１５１と並列にフィードバック抵抗Ｒ４  １５７ａが配置されている。第２の入力ポート１５０ｂと第２の出力ポート１５０ｄとの間には第２のインバータ１５２が配置されており、この第２のインバータ１５２と並列にフィードバック抵抗Ｒ４  １５７ｂが配置されている。各抵抗Ｒ４  １５７ａ，１５７ｂは、その対応するインバータ１５１，１５２の入力ポートへの負のフィードバックを形成している。この抵抗Ｒ４  １５７ａ，１５７ｂは、インバータステージの高利得を数百又は数千から５などの小さい数へと下げる。このステージ１５０の正味の効果は、このステージ１５０に対して供給される入力信号が所定の限界内にある場合に、このステージが等しい立ち上がり時間及び立ち下がり時間を有する既知の出力波形を形成するということである。この第３のステージ１５０は、その入力信号が電流に基づくものであり電圧に基づくものでないため、負荷抵抗としての機能を果たす。
【００２５】
図３Ｂを参照すると、このステージ１５０の出力ポート１５０ｃ，１５０ｄから供給される出力信号「ｉｎ３−」及び「ｉｎ３＋」はレイル・トゥ・レイルではない。これはクローバ電流又はスルー電流が含まれていないからである。トランスインピーダンスステージ１５０の一部を第２のステージの各出力ポート１３１ａ，１３１ｂに対して結合することにより、出力ポート１３１ａと出力ポート１３１ｂとの間に仮想抵抗が形成され、第２のステージ１３０からの出力信号がほぼ等しくなる。
【００２６】
出力ポート１５０ｃ，１５０ｄから供給される出力信号「ｉｎ３−」及び「ｉｎ３＋」がトランスインピーダンスステージ１５０の構成によって制御されるため、これらの信号は、スキューが非常に低い対称差動信号であり、Ｖｄｄ／２に中心付けられるが、レイル・トゥ・レイルではない。
【００２７】
図１Ｄに戻って参照すると、第４のステージ１７０には、第３のステージ１５０の出力ポート１５０ｃ，１５０ｄとそれぞれ電気的に結合された入力ポート１７０ａ，１７０ｂが設けられている。最後のステージ１７０は、出力信号「ｉｎ３−」及び「ｉｎ３＋」を受けてこれらをバッファリングする。図３Ｃを参照すると、結果として得られる出力信号「ｏｕｔ＋」及び「ｏｕｔ−」はレイル・トゥ・レイルである。第４のステージ１７０は、第３のステージの出力信号「ｉｎ３−」及び「ｉｎ３＋」を増幅し又はバッファリングするとともに、これらの信号の低いスキュー及び立ち上がり・立ち下がり対称性を保持するように構成されている。
【００２８】
レイル・トゥ・レイル分相回路１００は、高速、又は、任意的には低速、低いスキュー、高い信号対称性が必要とされるデジタル回路において使用されることが好ましい。任意的には、レイル・トゥ・レイル分相回路１００は、高速差動入力出力パッド構成において利用される。
【００２９】
分相における従来の技術は、数百ＭＨｚ程度の移行を有する信号等の低速信号において利用され、この場合、２００ｐｓ乃至４００ｐｓ程度のスキューが観察される。これに対し、信号がＧｂ／ｓ程度の移行を有する高速シグナリングにおいては、差動信号間で５０ｐｓスキュー未満のスキューが好ましい。本発明の実施の形態は、従来の技術が機能しないＧｂ／ｓ程度の移行を有する信号において有利に機能する。
【００３０】
本発明の思想又は範囲から逸脱することなく、多数の他の実施の形態が想到され得る。
【図面の簡単な説明】
【００３１】
【図１Ａ】レイル・トゥ・レイル分相回路の分相ステージを示している。
【図１Ｂ】レイル・トゥ・レイル分相回路の相補差動増幅ステージを示している。
【図１Ｃ】レイル・トゥ・レイル分相回路のトランスインピーダンス増幅ステージを示している。
【図１Ｄ】レイル・トゥ・レイル分相回路のためのレイル・トゥ・レイル出力ドライバである第４のステージ即ちバッファステージを示している。
【図２Ａ】所定の時間に亘って第１の電圧レベルから第２の電圧レベルへと立ち上がるシングルエンド入力信号を示しており、この信号は、レイル・トゥ・レイル出力ドライバの入力部に供給するためのものである。
【図２Ｂ】ＮＭＯＳ１デバイスのドレイン端子及びソース端子における電位間の関係を示すグラフである。
【図２Ｃ】ＰＭＯＳ１デバイスのドレイン端子及びソース端子における電位間の関係を示すグラフである。
【図２Ｄ】ＮＭＯＳ１デバイス及びＰＭＯＳ１デバイスの両方における交差電圧の変化を示している。
【図３Ａ】相補差動増幅ステージの出力ポートから供給される出力信号「ｉｎ２＋」及び「ｉｎ２−」を示している。
【図３Ｂ】トランスインピーダンス差動増幅ステージの出力ポートから供給される出力信号「ｉｎ３−」及び「ｉｎ３＋」を示している。
【図３Ｃ】バッファステージの出力ポートから供給される出力信号「ｏｕｔ＋」及び「ｏｕｔ−」を示している。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【国際調査報告】
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