(57)【要約】  メモリは、チャネル領域（１７２５）を含む半導体構造（１１０５）の対向する側壁に隣接するゲート構造と、ゲート構造と対向する側壁との間にある複数の電荷蓄積場所（１７１３、１７１５、１７０９及び１７１１）とを有する。チャネル領域は、２つの電流端子領域間に配置され、それらの電流端子領域は一例ではソース／ドレイン領域としての役割を果たす。メモリセルは、メモリセルのアレイ（１８０１）内に実装することができ、一方のゲート構造が１つのワード線に結合され、他方のゲート構造が別のワード線に結合される。一例では、各セルは、それぞれが１ビットのデータを記憶する、４つの電荷蓄積場所を含む。
2007500949.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスであって、
基板と、
該基板上にある半導体構造であって、第１の電流領域と第２の電流領域との間にあるチャネル領域を含み、第１の側壁と第２の側壁とを有し、該第２の側壁は該第１の側壁に対向する、半導体構造と、
前記第１の側壁に隣接するゲート構造であって、前記チャネル領域は該ゲート構造に隣接する前記第１の側壁に沿って配置される部分を含む、ゲート構造と、
前記第１の側壁と前記ゲート構造との間に少なくともその一部が配置される、電荷蓄積場所とを備える、メモリデバイス。
【請求項２】
前記電荷蓄積場所は導電性材料の層内に実装される、請求項１に記載のメモリデバイス。
【請求項３】
前記導電性材料の層はポリシリコンを含む、請求項２に記載のメモリデバイス。
【請求項４】
前記電荷蓄積場所は、複数の電荷トラップ素子を含む材料の層内に実装される、請求項１に記載のメモリデバイス。
【請求項５】
前記複数の電荷トラップ素子を含む材料の層は窒化シリコンを含む、請求項４に記載のメモリデバイス。
【請求項６】
前記電荷蓄積場所は、離散した電荷蓄積材料を含む構造内に実装される、請求項１に記載のメモリデバイス。
【請求項７】
前記電荷蓄積場所は、シリコンナノ結晶を埋め込まれる構造内に実装される、請求項６に記載のメモリデバイス。
【請求項８】
前記第２の側壁に隣接する第２のゲート構造をさらに備え、前記チャネル領域は該第２のゲート構造に隣接する前記第２の側壁に沿って配置される部分を含む、請求項１に記載のメモリデバイス。
【請求項９】
前記第２のゲート構造と前記第２の側壁との間に少なくともその一部が配置される、第２の電荷蓄積場所をさらに備える、請求項８に記載のメモリデバイス。
【請求項１０】
前記ゲート構造と前記第１の側壁との間に少なくともその一部が配置される、第３の電荷蓄積場所と、
前記第２のゲート構造と前記第２の側壁との間に少なくともその一部が配置される、第４の電荷蓄積場所とをさらに備える、請求項９に記載のメモリデバイス。
【請求項１１】
電荷蓄積材料を含む第１の電荷蓄積構造であって、該第１の電荷蓄積構造の少なくとも一部は前記ゲート構造と前記第１の側壁との間に配置され、前記電荷蓄積場所及び前記第３の電荷蓄積場所は該第１の電荷蓄積構造内に実装される、第１の電荷蓄積構造と、
電荷蓄積材料を含む第２の電荷蓄積構造であって、該第２の電荷蓄積構造の少なくとも一部は前記第２のゲート構造と前記第２の側壁との間に配置され、前記第２の電荷蓄積場所及び前記第４の電荷蓄積場所は該第２の電荷蓄積構造内に実装される、第２の電荷蓄積構造とをさらに備える、請求項１０に記載のメモリデバイス。
【請求項１２】
前記第１の電荷蓄積構造と前記ゲート構造との間にある第１の制御誘電体と、
前記第２の電荷蓄積構造と前記第２のゲート構造との間にある第２の制御誘電体とをさらに備える、請求項１１に記載のメモリデバイス。
【請求項１３】
前記第１の電荷蓄積構造及び前記第２の電荷蓄積構造はそれぞれ、電荷蓄積材料を含む連続した層内に存在する、請求項１１に記載のメモリデバイス。
【請求項１４】
請求項９に記載のメモリデバイスを含むメモリアレイであって、
前記ゲート構造に結合される第１のワード線と、
前記第２のゲート構造に結合される第２のワード線とをさらに備え、
前記第１のワード線に第１の電圧を印加し、前記第２のワード線に第２の電圧を印加して、前記電荷蓄積場所を読み出し、
前記第１のワード線に前記第２の電圧を印加し、前記第２のワード線に前記第１の電圧を印加して、前記第２の電荷蓄積場所を読み出す、請求項９に記載のメモリデバイスを含むメモリアレイ。
【請求項１５】
前記電荷蓄積場所は、前記ゲート構造と前記第１の側壁との間の電荷蓄積材料を含む構造内に実装される、請求項１に記載のメモリデバイス。
【請求項１６】
前記第１の側壁上にある第１の誘電体層をさらに備え、前記電荷蓄積場所は前記第１の誘電体層上に配置される構造上に実装される、請求項１に記載のメモリデバイス。
【請求項１７】
前記第１の電流領域は第１の導電型から成り、
前記第２の電流領域は前記第１の導電型から成り、
前記チャネル領域は第２の導電型から成る、請求項１に記載のメモリデバイス。
【請求項１８】
前記第１の電流領域は第１のコンタクトを有し、前記第２の電流領域は第２のコンタクトを有する、請求項１に記載のメモリデバイス。
【請求項１９】
前記基板はさらに絶縁層を備え、
前記半導体構造は前記絶縁層上に配置される、請求項１に記載のメモリデバイス。
【請求項２０】
前記半導体構造の一部の上側表面上に配置される誘電体構造をさらに備え、前記半導体構造の前記一部は前記ゲート構造に隣接する部分を含む、請求項１に記載のメモリデバイス。
【請求項２１】
前記半導体構造は半導体フィンを含み、前記第１の電流領域、前記第２の電流領域及び前記チャネル領域は前記フィン内に実装される、請求項１に記載のメモリデバイス。
【請求項２２】
メモリであって、
それぞれが第１のゲート構造と、第２のゲート構造と、第１のドープされた領域と、第２のドープされた領域と、前記第１のゲート構造及び前記第２のゲート構造に隣接し、且つ前記第１のドープされた領域と前記第２のドープされた領域との間にあるチャネル領域とを有する複数のメモリセルであって、それぞれ４つの蓄積場所を備える、複数のメモリセルと、
第１のワード線に結合される前記第１のゲート構造と、第２のワード線に結合される前記第２のゲート構造とを有する前記複数のメモリセルから成る第１の行と、
第３のワード線に結合される前記第１のゲート構造と、第４のワード線に結合される前記第２のゲート構造とを有する前記複数のメモリセルから成る第２の行と、
前記第１の行及び前記第２の行の第１の部分を含み、第１のビット線に結合される前記第１のドープされた領域と、第２のビット線に結合される前記第２のドープされた領域と
を有する、前記複数のメモリセルから成る第１の列と、
前記第１の行及び前記第２の行の第２の部分を含み、前記第２のビット線に結合される前記第１のドープされた領域と、第３のビット線に結合される前記第２のドープされた領域とを有する、前記複数のメモリセルから成る第２の列とを備える、メモリ。
【請求項２３】
前記第１の行及び前記第１の列の両方に存在する、請求項２２に記載のメモリの１つのメモリセルの第１の電荷蓄積場所をプログラミングする方法であって、
前記第１のワード線に第１の正の電圧を印加し、前記第２のワード線に第１の負の電圧を印加し、前記第２のビット線に前記第１の負の電圧を印加し、前記第１のビット線に前記第１の負の電圧よりも負の値が小さな第２の負の電圧を印加し、前記第３のワード線及び前記第４のワード線にグランド電位以下の電圧を印加し、前記第３のビット線に前記第１の負の電圧を印加するステップを備える、前記第１の行及び前記第１の列の両方に存在する、請求項２２に記載のメモリの１つのメモリセルの第１の電荷蓄積場所をプログラミングするための方法。
【請求項２４】
前記第１の行及び前記第１の列の両方に存在する、請求項２２に記載のメモリの１つのメモリセルの第１の電荷蓄積場所を消去する方法であって、
前記第１のワード線に第１の負の電圧を印加し、前記第１のビット線に第１の正の電圧を印加し、前記第２のビット線及び前記第３のビット線、並びに前記第２のワード線、前記第３のワード線及び前記第４のワード線にグランド電位以下の電圧を印加するステップを備える、前記第１の行及び前記第１の列の両方に存在する、請求項２２に記載のメモリの１つのメモリセルの第１の電荷蓄積場所を消去するための方法。
【請求項２５】
前記チャネル領域はそれぞれ１つの基板上にあるシリコン構造内に存在し、該シリコン構造は第１の側壁及び第２の側壁を有し、前記第１のゲート構造は前記第１の側壁に隣接して配置され、前記第２のゲート構造は前記第２の側壁に隣接して配置される、請求項２２に記載のメモリ。
【請求項２６】
前記メモリセルはそれぞれ、前記第１のゲート構造と前記第１の側壁との間に少なくともその一部が配置される、第１の蓄積構造と、前記第２のゲート構造と前記第２の側壁との間に少なくともその一部が配置される、第２の蓄積構造とを有し、
前記第１の蓄積構造は２つの電荷蓄積場所を有し、前記第２の蓄積構造は２つの電荷蓄積場所を有する、請求項２５に記載のメモリ。
【請求項２７】
前記メモリセルはそれぞれ、前記第１の側壁と前記第１の蓄積構造との間にある第１のゲート誘電体と、前記第２の側壁と前記第２の蓄積構造との間にある第２のゲート誘電体とをさらに備える、請求項２６に記載のメモリ。
【請求項２８】
前記メモリセルはそれぞれ、前記第１のゲート構造と前記第１の蓄積構造との間にある第１の制御誘電体と、前記第２のゲート構造と前記第２の蓄積構造との間にある第２の制御誘電体とをさらに備える、請求項２６に記載のメモリ。
【請求項２９】
前記第１の蓄積構造は、前記第１のドープされた領域により近い第１の電荷蓄積場所と、前記第２のドープされた領域により近い第２の電荷蓄積場所とを含み、
前記第２の蓄積構造は、前記第１のドープされた領域により近い第３の電荷蓄積場所と、前記第２のドープされた領域により近い第４の電荷蓄積場所とを含む、請求項２６に記載のメモリ。
【請求項３０】
前記各メモリセルの前記チャネル領域は半導体フィン内に実装される、請求項２２に記載のメモリ。
【請求項３１】
前記各セルの前記第１のゲート構造は第１の導電型にドープされるポリシリコンを含み、前記各セルの前記第２のゲート構造は第２の導電型にドープされるポリシリコンを含む、請求項２２に記載のメモリ。
【請求項３２】
半導体デバイスを形成する方法であって、
基板を配設するステップと、
該基板上に半導体構造を配設するステップであって、該半導体構造は第１の側壁と、第２の側壁と、上側表面とを有する、半導体構造を配設するステップと、
第１の導電型を有する前記半導体構造内の第１の領域を形成するステップと、
前記第１の導電型を有する前記半導体構造内の第２の領域を形成するステップと、
前記第１の領域と前記第２の領域との間に第２の導電型を有する前記半導体構造内のチャネル領域を形成するステップと、
前記第１の側壁に隣接する第１のゲート構造を形成するステップと
前記第１の側壁と前記第１のゲート構造との間に少なくともその一部が配置される、第１の電荷蓄積場所を形成するステップとを備える、半導体デバイスの製造方法。
【請求項３３】
前記第２の側壁に隣接する第２のゲート構造を形成するステップと、
前記第２のゲート構造と前記第２の側壁との間に少なくともその一部が配置される、第２の電荷蓄積場所を形成するステップとをさらに備える、請求項３２に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、包括的にはメモリに関し、より詳細には電荷蓄積場所を有するメモリに関する。
【背景技術】
【０００２】
メモリの中には、データを記憶するためにトランジスタを電荷蓄積場所として利用するものがある（たとえば不揮発性メモリ）。そのようなメモリの例には、薄膜メモリ及びフローティングゲートメモリが含まれる。これらのタイプのメモリは、プレーナ型ＣＭＯＳトランジスタを用いて実装することができる。プレーナトランジスタを実装するメモリ内の電荷蓄積場所の密度は、たとえばコンタクト面積要件のようなスケーラビリティの制約に起因して制限される場合がある。さらに、プレーナ型トランジスタを用いるメモリを、プレーナ型以外のトランジスタを用いる集積回路内に実装するのは困難な場合がある。上記の問題に対処するメモリが望まれている。
【発明を実施するための最良の形態】
【０００３】
添付の図面を参照することにより、本発明の理解をさらに深めることができるとともに、本発明の数多くの目的、特徴及び利点が当業者には明らかになるであろう。
他に言及されない限り、種々の図面において同じ参照符号を用いて同一の物が指示される。
【０００４】
［詳細な説明］
以下の説明は、本発明を実施するための１つの形態の詳細な説明を述べる。その説明は、本発明を例示することを目的としており、限定するものと解釈されるべきではない。
【０００５】
図１は、本発明による、個別のゲート構造を有するトランジスタの１つの製造段階にある半導体ウェーハの一実施形態の部分側断面図を示す。ウェーハ１０１は絶縁層１０３を有する基板を含む。絶縁層１０３上に構造１０４が形成されている。構造１０４は、絶縁層１０３上に形成される半導体構造部分１０５と、半導体構造部分１０５及び層１０３上に形成される誘電体部分１１１（たとえば二酸化シリコン）と、部分１１１及び部分１０５上に配置される窒化物部分１０９とを含む。一実施形態では、構造１０４は、層１０３上に半導体材料の層を堆積し、半導体層上に誘電体層を形成し（たとえば、半導体層の熱酸化によるか、又は高Ｋ誘電体の原子層堆積による）、その後、誘電体上に窒化物の層を堆積することにより形成される。その後、半導体層、誘電体層及び窒化物層がパターニングされて、構造１０４が形成される。その後、半導体構造部分１０５の側壁上に誘電体層１０６が形成される。後に示されるように、構造１０４の半導体構造部分１０５内に、トランジスタのチャネル領域及び電流端子領域が形成される。一実施形態では、半導体構造部分１０５は、絶縁層１０３上に結合されるエピタキシャルシリコンから形成される。他の実施形態では、部分１０５は、ポリシリコン又は他の半導体材料から形成することができる。一実施形態では、構造１０４はＦｉｎＦＥＴのフィン構造である。他の実施形態では、部分１０９は、ハードエッチマスクとして利用することができる他の材料（たとえば他の誘電体）から形成することができる。
【０００６】
図２を参照すると、構造１０４上を含む、ウェーハ１０１上にコンフォーマルなポリシリコン層２０３が堆積される。後に示されるように、ポリシリコン層２０３を用いて、ＦｉｎＦＥＴトランジスタの個別のゲート構造が形成される。他の実施形態では、層２０３は、たとえば、タングステン、チタン、タンタル、窒化シリコン、ケイ化コバルト又はケイ化ニッケルのようなケイ化物、ゲルマニウム、シリコンゲルマニウム、他の金属又はそ
の組み合わせのような他のゲート材料から形成することができる。図示される実施形態では、その後、層２０３上に、コンフォーマルな窒化物層２０５が堆積される。一実施形態では、層２０５は反射防止コーティングとして、及び層２０３をエッチングするためのハードマスクとして用いられる。実施形態によっては、層２０５は含まれない場合もある。実施形態によっては、層２０５を堆積する前に、層２０３にドープすることができる。これらの実施形態では、層２０５に種々のエネルギー、角度及び／又は化学種で１つ又は複数の移植材料をドープすることができる。たとえば、一実施形態では、層２０３の左側に、図２に示される図に対して第１の角度で第１のドーパントをドープして、その部分に第１の導電型を与えることができ、層２０３の右側に、図２に示される図に対して第２の角度でドープして、その部分に第２の導電型を与えることができる。
【０００７】
図３は、層２０５及び層２０３がパターニングされてゲート構造３０１が形成された後のウェーハ１０１の部分等角図である。いくつかの実施形態では、層２０５及び２０３は、従来のフォトリソグラフィ技法を利用することによりパターニングされる。パターニング中に、窒化物部分１０９のうちの、構造１０４上に配置されるが、ゲート構造３０１の下に配置されない部分が除去される。他の実施形態では、窒化物部分１０９のこの部分は、製造中の後の段階において除去することもできる。
【０００８】
構造１０４は、構造１０４の部分１０５の各端部に配置される電流端子領域３０３及び電流端子領域３０５を備える。結果として形成されるトランジスタ構造が電界効果トランジスタ（ＦＥＴ）である一実施形態では、領域３０３及び領域３０５はそれぞれソース領域及びドレイン領域としての役割を果たす。この時点で、領域３０３及び領域３０５に、たとえばイオン注入又はプラズマドーピングによってドープすることができる。
【０００９】
図４は、ウェーハ１０１上に平坦層４０３を堆積した後のウェーハ１０１の部分断面図を示す。いくつかの実施形態では、層４０３は、たとえば、フォトレジスト、スピン・オン・ガラス又は有機反射防止コーティング材料から形成することができる。層４０３は、スピンオン技法によって、又は化学気相成長技法と、それに続く化学機械研磨又はリフローによって形成することができる。
【００１０】
図５は、層４０３が構造１０４上に配置される窒化物層２０３の部分５０５の上面よりも低い高さまでエッチバックされ、部分５０５を露出させた後のウェーハ１０１を示す。一実施形態では、層４０３は、たとえば従来のドライエッチング技法又はウエットエッチング技法によってエッチバックすることができる。図示される実施形態では、エッチバックされた後に、層４０３は少なくとも、層２０５の部分５０３を覆うほど十分な厚みを有し、部分５０３を除去することなく、層２０５の部分５０５をエッチングにより除去できるようにする。
【００１１】
他の実施形態では、図５に示されるような、層４０３の結果として形成される構造は、図５に示される高さまで、又は他の所望の高さまで、層４０３の材料を平坦に堆積することによって形成することができる。
【００１２】
図６は、構造１０４上に配置される窒化物層２０５の部分５０５がエッチングによって除去された後の、図５と同じ図を示す。層４０３は、図６に示されるように、層２０５の部分５０３が、部分５０５のエッチング中に除去されるのを防ぐ。
【００１３】
図７を参照すると、層２０５の部分５０５が除去された後に、層２０５の除去された部分５０５の下に予め配置される層２０３の部分が、研削以外のエッチング（たとえばウエットエッチング又はドライエッチング）によって除去され、個別のゲート構造７０１及びゲート構造７０３が形成される。層４０３は（層２０５の残りの部分とともに）、層２０
３の部分７０７及び７０９が、層２０３のエッチング中に除去されるのを防ぐ。ゲート構造７０１及びゲート構造７０３はそれぞれ、構造１０４の側壁に沿って配置される垂直な部分を有する。
【００１４】
個別のゲート構造を形成するために１つの平坦な層を用いることにより、余分なマスク形成ステップを用いることなく、ゲート材料の一部を除去して、１つのトランジスタのための個別のゲート構造を形成できるようになる。いくつかの実施形態では、平坦な層は、個別のゲート構造を形成するために用いられるゲート構造の部分を除去することなく、構造１０４上に配置されるゲート構造の部分を除去できるようにする。いくつかの実施形態では、構造１０４上に配置されるゲート材料を含むコンフォーマル層の部分が平坦な層から露出するので、たとえば、余分なマスクステップを用いることなく、エッチングによってそれらの部分を除去して、ゲート構造を分離することができる。したがって、先に説明された個別のゲートを形成する際の位置合わせの問題を避けることができる。
【００１５】
図８は、層４０３及び層２０５の残りの部分を除去した後の図７と同じ図を示す。いくつかの実施形態では、これらの層はウエットエッチング又はドライエッチングによって除去することができる。他の実施形態では、層４０３及び層２０５の残りの部分は除去されない。
【００１６】
図９は、図８に示されるトランジスタの等角図を示す。後の処理段階において、トランジスタのスペーサ及びケイ化物層が従来の半導体技法によって形成される。領域９０３及び領域９０５は、電流端子コンタクト（たとえば、ＦＥＴのためのソース／ドレインコンタクト）としての役割を果たす。また、領域９０７及び領域９０９はそれぞれゲート構造７０１及びゲート構造７０３のためのゲートコンタクトとしての役割を果たす。
【００１７】
図１０は、領域９０７及び領域９０９上にそれぞれゲートバイア１００３及びゲートバイア１００５が形成された後の図８と同じ図を示す。結果として形成されたトランジスタ構造上に堆積される低Ｋ誘電体材料１００９が示される。本明細書において図示又は説明されない他の従来の処理段階がウェーハ１０１上で実行され、半導体デバイスの他の従来の構造（たとえば、配線及びパッシベーション層など）を形成することができる。その後、ウェーハは個別化され、ウェーハの集積回路が分離される。
【００１８】
本発明による個別のゲート構造を有するトランジスタは、他の工程によって形成することもできる。たとえば、平坦な層４０３の形成、及び構造１０４上に配置されるゲート材料（たとえば層２０３内）の部分の除去は、図１０に関して先に説明されたようなスペーサ及び／又はケイ化物の形成後に実行することができる。また個別のゲート構造を有するトランジスタは、コンフォーマルな窒化物層２０５を用いることなく形成することもできる。これらの実施形態の場合、平坦な層４０３は、構造１０４上に配置されるゲート材料（たとえば２０３）の層の上側部分がエッチングのために露出するように形成されるであろう。
【００１９】
いくつかの実施形態では、個別のゲート構造は、配線（たとえば、ゲート構造間に延在する導電性材料）によって、又はゲート構造を選択的に結合できるようにする他のトランジスタによって結合することができる。
【００２０】
図１１〜図１７は、本発明による個別のゲート構造を有するトランジスタの別の実施形態の種々の製造段階にある半導体ウェーハの図を示す。形成されるトランジスタも、ゲート間に配置される電荷蓄積場所と、トランジスタのチャネル領域とを含む。後に説明されるように、そのようなトランジスタは、電荷蓄積場所にデータを記憶するための不揮発性メモリデバイスとして用いることができる。
【００２１】
ウェーハ１１０１は絶縁層１１０３を有する基板を含む。構造１１０４が絶縁層１１０３上に形成されている。一実施形態では、構造１１０４は、電荷蓄積場所を有するＦｉｎＦＥＴトランジスタのための「フィン」構造である。構造１１０４は、絶縁層１１０３上に形成される半導体構造部分１１０５と、半導体構造部分１１０５及び層１１０３上に形成される誘電体部分１１１１（たとえば二酸化シリコン）と、部分１１１１及び部分１１０５上に配置される窒化物部分１１０９とを備える。一実施形態では、構造１１０４は、層１１０３上に半導体材料の層を堆積し、半導体材料層上に誘電体層を形成し（たとえば半導体層の熱酸化によるか、又は高Ｋ誘電体の原子層堆積による）、その後、誘電体上に窒化物層を堆積することにより形成される。その後、半導体層、誘電体層及び窒化物層はパターニングされて、半導体層、誘電体部分１１１１及び窒化物部分１１０９の側壁が互いに同一平面をなす構造が形成される。図示される実施形態では、その後、半導体層の残りの部分が除去されて（たとえば等方性成分を有するドライエッチング）、図１１に示されるように、残りの半導体層の側壁を後退させ、部分１１０５が形成される。他の実施形態では、構造部分１１０５は除去されない。いくつかの実施形態では、従来の半導体処理技法によって半導体材料の層をパターニングする前に、構造部分１１０５がドープされ、特定の導電型を有する部分１１０５のチャネル領域が設けられる。
【００２２】
その後、半導体構造部分１１０５の側壁上に誘電体層１１０７が形成される。後に示されるように、チャネル領域及び電流端子領域が部分１１０５内に形成される。一実施形態では、半導体構造部分１１０５は、絶縁層１１０３上に結合されるエピタキシャルシリコンから形成される。他の実施形態では、部分１１０５はポリシリコン又は他の半導体材料から形成することができる。一実施形態では、構造１１０４はＦｉｎＦＥＴのフィン構造である。
【００２３】
図１２を参照すると、その後、電荷蓄積材料の層１２０３が、構造１１０４を含むウェーハ１１０１上に堆積される。一実施形態では、層１２０３は、ポリシリコンのような導電性材料の層を含む（たとえば、フローティングゲートトランジスタと同様）。他の実施形態では、層１２０３は、複数の電荷トラップ素子（たとえば、薄膜トランジスタの場合のような窒化シリコン）を有する材料を含む、他のタイプの電荷蓄積材料を含むことができる。さらに他の実施形態では、層１２０３は、離散した電荷蓄積材料（たとえば、誘電体層内に埋め込まれるシリコンナノ結晶）を含むことができる。いくつかの実施形態では、ナノ結晶は、直径が２〜１０ｎｍであり、３−１０ｅ＾１１／ｃｍ＾２の密度を有する。他の実施形態では、層１２０３は、たとえばシリコンナノ結晶の層と、そのシリコンナノ結晶の層上に堆積される窒化シリコンの層、又は誘電体材料の２つの層間に埋め込まれるシリコンナノ結晶の層のような複数の層から形成することができる。
【００２４】
図１３は、層１２０３をエッチングして、窒化物部分１１０９上に配置される層１２０３の部分、及び絶縁層１１０３上に配置される層１２０３の部分が除去された後のウェーハ１１０１の部分断面図を示す。層１２０３の残りの部分は後にエッチングされて、構造１１０４の対向する側壁上に配置される、分離された電荷蓄積構造１３０７及び電荷蓄積構造１３０５が形成されるであろう。一実施形態では、層１２０３は異方性ドライエッチングでエッチングされ、電荷構造１３０７及び電荷構造１３０５が形成される。漏れ電流がほとんど、又は全く生じないように、電荷蓄積材料が高い抵抗率の材料から形成されるいくつかの実施形態では、層１２０３はエッチングされない。そのような実施形態では、電荷蓄積場所を有する電荷蓄積構造は、連続した層１２０３の一部になるであろう。
【００２５】
図１４は、制御誘電体のコンフォーマル層１４０３がウェーハ１１０１上に堆積され、ゲート材料のコンフォーマル層１４０７が層１４０３上に堆積された後のウェーハ１１０１の部分断面図を示す。
【００２６】
ゲート材料層１４０７を堆積した後に、そのウェーハはさらに処理されて、図２〜図８に関して先に説明されたのと類似の工程により２つのゲート構造が形成される。たとえば、図２の窒化物層２０５に類似の窒化物層（図示せず）が層１４０７上に堆積される。その後、窒化物層及び層１４０７はパターニングされて、図３に示されるゲート構造３０１に類似のゲート構造が形成される。いくつかの実施形態では、誘電体層１１０７の側面上に配置され、且つゲート構造の下にない電荷蓄積層１２０３の部分は、層１４０７がエッチングされた後にエッチングされる。ゲート構造が形成された後に、平坦な層（図５の層４０３に類似）が形成され、構造１１０４上に配置される窒化物層の部分が露出する（図５及びそれを説明する部分を参照されたい）。窒化物層の露出した部分を除去した後に、構造１１０４上に配置されるゲート材料がエッチングされて、図６〜図８及びその説明に示されるのと同じようにして、ゲート構造１５０５及びゲート構造１５０３が形成される（図１５を参照）。
【００２７】
図１５は、ゲート構造１５０５及びゲート構造１５０３が形成された後のウェーハ１１０１の部分側面図を示す。図１６は、図１５に示されるトランジスタ構造の部分等角図である。領域１６０７及び領域１６０５は電流端子領域としての役割を果たし、１６１１及び１６１３は、それらの領域のための電流端子コンタクト（ＦＥＴのためのソース／ドレインコンタクトと同様）としての役割を果たす。また領域１６２０及び領域１６１７はそれぞれ、ゲート構造１５０５及びゲート構造１５０３のためのゲートコンタクトとしての役割を果たす。
【００２８】
いくつかの実施形態では、ゲート構造１５０３及びゲート構造１５０５はドープされる。一実施形態では、これらのゲート構造の材料は、ゲート材料の層上に窒化物層（たとえば２０５）を堆積する前にドープされる。またいくつかの実施形態では、電流端子領域１６０７及び電流端子領域１６０５は、ゲート構造１５０５及びゲート構造１５０３が形成された後にドープされ、半導体構造部分１１０５のチャネル領域の導電型とは異なる導電型が与えられる。
【００２９】
後の処理段階において、従来の半導体技法によって、トランジスタ構造１６２１上に、ケイ化物層、スペーサ、ゲートバイア及び電流端子バイアが形成される。結果として形成されたトランジスタ構造１６２１上に、低Ｋ誘電体材料（たとえば１００９）を堆積することもできる。ここで図示又は説明されない他の従来の処理段階がウェーハ１１０１上で実行されて、集積回路の他の従来の構造（たとえば配線及びパッシベーション層など）を形成することができる。
【００３０】
図１６に示される、結果として形成されたトランジスタ構造１６２１は、それぞれ１ビットのデータを記憶することができる４つの分離された電荷蓄積場所（電荷蓄積構造１３０５及び電荷蓄積構造１３０７内にそれぞれ２つ）を有する不揮発性メモリセルとして利用することができる。
【００３１】
図１７は、図１６に示されるトランジスタ構造１６２１の一部を切り取った平面図である。電荷蓄積構造１３０５は、２つの電荷蓄積場所１７０９及び電荷蓄積場所１７１１を含み、電荷蓄積構造１３０７は、２つの電荷蓄積場所１７１３及び電荷蓄積場所１７１５を含む。これら４つの電荷蓄積場所は、電流端子領域１６０５及び電流端子領域１６０７並びにゲート構造１５０３及びゲート構造１５０５に電圧を印加することにより、プログラミング、読み出し、及び消去の少なくとも１つを行うことができる。
【００３２】
一実施形態では、トランジスタ構造１６２１は、ソース／ドレイン領域を共有し、且つそれぞれが２つの電荷蓄積場所を有する２つの機能的なＭＯＳＦＥＴトランジスタとして
機能する。ゲート構造１５０３が機能トランジスタのうちの一方のためのゲートとしての役割を果たし、ゲート構造１５０５が他方の機能トランジスタのゲートとしての役割を果たす。電荷蓄積場所１７０９及び電荷蓄積場所１７１１は、そのゲートとしてゲート構造１５０３を有する機能トランジスタの電荷蓄積場所としての役割を果たす。電荷蓄積場所１７１３及び電荷蓄積場所１７１５は、そのゲートとしてゲート構造１５０５を有する機能トランジスタの電荷蓄積場所としての役割を果たす。
【００３３】
図示される実施形態では、半導体構造部分１１０５は、電流端子領域１６０５と電流端子領域１６０７との間に配置されるチャネル領域１７２５（破線によって概ね区別される）を含む。チャネル領域１７２５はドープされて第１の導電型が与えられ、電流端子領域１６０５及び電流端子領域１６０７はドープされて第２の導電型が与えられる。
【００３４】
トランジスタ構造１６２１の動作中に、ゲート構造１５０３に関連付けられる機能トランジスタの電圧閾値よりも高い電圧がゲート構造１５０３に印加されるとき、ゲート構造１５０３に隣接するチャネル領域１７２５の側壁に沿って、反転領域が形成される。ゲート構造１５０５に関連付けられる機能トランジスタの電圧閾値よりも高い電圧がゲート構造１５０５に印加されるとき、ゲート構造１５０５に隣接するチャネル領域１７２５の側壁に沿って、反転層が形成される。部分１１０５がゲート構造１５０３とゲート構造１５０５との間で相対的に薄く形成された実施形態では、反転層が生じる領域は重なることができる。
【００３５】
電荷を各電荷蓄積場所に注入して（たとえば、ホットキャリア注入による）、その電荷蓄積場所に関連する機能トランジスタの閾値電圧を高めることができる。たとえば、電荷蓄積場所１７０９に電荷を蓄積するために、ゲート構造１５０３に正の電圧（Ｖｐｐ）が印加され、電流端子領域１６０５に１／２Ｖｐｐが印加され、電流端子領域１６０７及びゲート構造１５０５にグランド電位が印加される。
【００３６】
電荷蓄積場所はそれぞれ互いに個別に読み出すことができる。１つの電荷蓄積場所に隣接するゲート構造に正の電圧（Ｖｄｄ）を印加し、その電荷蓄積場所の反対側にある電流端子に正の電圧（Ｖｄｄ）を印加することにより、他方の電荷蓄積場所に蓄積される電荷によって影響を及ぼされることなく、その電荷蓄積場所に蓄積される電荷が実効的に読み出されるであろう。たとえば、電荷蓄積場所１７０９を読み出すために、ゲート構造１５０３及び電流端子領域１６０７に正の電荷が印加され、ゲート構造１５０５及び電流端子領域１６０５にグランド電位（ＶＳＳ）が印加される。電流端子領域１６０７に印加される電圧は、電荷蓄積場所１７１１内に存在するあらゆる電荷を実効的にマスク又は隠すように、十分に高い正の電圧である。このようにして、チャネル領域の中に流れる電流は主に、場所１７０９に蓄積される電荷によって影響を及ぼされ、任意の他の電荷蓄積場所に蓄積される電荷によって影響を及ぼされない。
【００３７】
１つの電荷蓄積場所に蓄積される電荷を消去するために、ホットホール注入技法を用いることができる。たとえば、電荷蓄積場所１７０９に蓄積される電荷を消去するために、ゲート構造１５０３に負の電圧（−Ｖｐｐ）が印加され、電流端子領域１６０５、電荷蓄積場所１７０９に隣接する電流端子に正の電圧（Ｖｐｐ）が印加される。電流端子領域１６０５及びゲート構造１５０５にグランド電位（Ｖｓｓ）が印加される。
【００３８】
別の実施形態では、構造１６２１の電荷蓄積場所は、ゲート構造１５０３及びゲート構造１５０５に負の電圧（−Ｖｐｐ）を印加し、電流端子領域１６０５及び電流端子領域１６０７に正の電圧（Ｖｐｐ）を印加することにより、同時に消去することができる。
【００３９】
他の実施形態では、トランジスタ構造１６２１の電荷蓄積場所において電荷をプログラ
ミングし、読み出し、且つ／又は消去するために、他のプログラミング技法、読出し技法及び／又は消去技法を利用することができる。たとえば、２つの記憶場所を有する不揮発性メモリセルを読み出すための他の従来の技法を用いることができる。
【００４０】
他の実施形態では、２つの電荷蓄積場所だけを実装するようなトランジスタ構造１６２１を利用することができる。１つのそのような実施形態では、第１の電荷蓄積場所が電荷蓄積構造１３０５内に配置され、第２の電荷蓄積場所が電荷蓄積構造１３０７内に配置される。これらの実施形態の場合、トランジスタ構造１６２１は、２つの機能トランジスタとして利用され、各機能トランジスタが１つの電荷蓄積場所を含む。そのような実施形態の一例では、電荷蓄積層は、たとえばフローティングゲートトランジスタの場合のように、導電性材料（たとえばポリシリコン）から形成されるであろう。
【００４１】
２つの電荷蓄積場所だけを有する他の実施形態では、各電荷蓄積構造（１３０５及び１３０７）が、１つの電荷を個別に蓄積することができるが、トランジスタ構造１６２１は、４つの電圧閾値レベルを有する単一の機能トランジスタとして読み出されるであろう。その電圧閾値は、両方の電荷蓄積構造に蓄積される電荷の関数になるであろう。この実施形態では、電荷蓄積構造は、異なる電圧をゲート構造に印加してプログラミングされるであろう。そのトランジスタ構造は、両方のゲート構造に１つの電圧を印加して読み出されるであろう。これらの実施形態によっては、ゲート構造は、異なる導電型から成るか、又は異なる仕事関数を有することが好ましいであろう。
【００４２】
他の実施形態では、チャネル領域の側壁に隣接するゲート構造を有するトランジスタ構造は他の構成を有することができる。たとえば、チャネル領域１７２５の幅、長さ及び／又は高さは他の寸法を有することができる。また他の実施形態では、複数のトランジスタ構造を結合することができ、各トランジスタ構造は、隣接するトランジスタ構造と電流端子領域（たとえば１６０７）を共有する。チャネル領域（たとえば１７２５）及びゲート構造（たとえば１５０３及び１５０５）は、共有される電流端子領域（たとえば１６０７及び１６０５）間に配置されるであろう。そのような実施態様の例は、図１８に示される矢印によって表すことができ、１つのトランジスタ構造の電流端子領域が別のトランジスタ構造の電流端子としての役割を果たす。たとえば、図１６を参照すると、第２の中間構造（図示せず）は、構造１１０４の中間構造１６３１が端部構造１６３０から延在するのとは反対の方向に（図１７に示される図に対して左方向に）端部構造１６３０から延在するであろう。第３の中間構造（図示せず）は、中間構造１６３１が端部構造１６２９から延在するのとは反対の方向に（図１７に示される図に対して右方向に）端部構造１６２９から延在するであろう。ゲート構造１５０３及びゲート構造１５０５に類似の一対のゲート構造は、中間構造１６３１に対するゲート構造１５０３及びゲート構造１５０５の位置と同じように、第２の中間構造及び第３の中間構造の各側壁に隣接して存在するであろう。
【００４３】
他の実施形態では、ゲート構造１５０３及びゲート構造１５０５は、異なる導電型を有することができる。一実施形態では、これは、異なるドーパント種を、角度を付けて注入することにより達成することができる。たとえば、ゲート構造１５０５にはＰ＋ドーパントを注入することができ、ゲート構造１５０３にはＮ＋ドーパントを注入することができる。
【００４４】
図１８は、トランジスタ構造１６２１を、４つの蓄積場所（１７１３、１７０９、１７１５及び１７１１）を含むメモリセルとして実装する不揮発性メモリアレイの回路図である。一実施形態では、アレイ１８０１は集積回路デバイスの不揮発性メモリアレイである。アレイ１８０１は、複数のメモリセルを含み、各セル（たとえば１８０９、１８０５、１８０７）はトランジスタ構造１６２１に類似のトランジスタ構造を実装する。各セルは
、蓄積場所１７１３、１７０９、１７１５及び１７１１に類似の４つの蓄積場所を含む。
【００４５】
各セルのゲート構造（たとえば１５０５及び１５０３）はワード線に結合される。たとえば、ゲート構造１５０５はワード線ＷＬ０に結合され、ゲート構造１５０３はワード線ＷＬ１に結合される。メモリセルの各電流端子領域はビット線に結合される。たとえば、端子領域の端子コンタクト１６１１はビット線ＢＬ１に結合され、電流端子コンタクト１６１３はビット線ＢＬ２に結合される。アレイ１８０１のビット線（ＢＬ０、ＢＬ１、ＢＬ２及びＢＬ３）及びワード線（ＷＬ０、ＷＬ１、ＷＬ２及びＷＬ３）は、線の電圧を制御するための従来のメモリアレイ制御回路（図示せず）に結合される。それらのメモリセルはアレイ１８０１内に行及び列として配列される。図示される実施形態では、セル１８０９及びトランジスタ構造１６２１のセルは同じ行内にあり、セル１８０９及びセル１８０７は同じ列内にある。
【００４６】
図１９は、蓄積場所１７１３をプログラミングし、消去し、且つ読み出すために、図１８に示されるビット線及びワード線に印加される電圧を示す。一実施形態では、Ｖｐｐ＝８．０Ｖ、Ｖｓｓ＝０及びＶｄｄ＝４．０である。蓄積場所１７１３を読み出すために、ＢＬ１が、図１９の表において「ＳＡ」によって示されるようなセンス増幅器（図示せず）に結合され、トランジスタがオンしているか否かが判定される。トランジスタがオンしているか否かは、読み出される電荷蓄積場所（たとえば１７１３）に電荷が蓄積されているか否かによる。場所１７１３をプログラミングするために、ビット線ＢＬ１及びビット線ＢＬ１の前に配置される全てのビット線（たとえばＢＬ０）にＶＰＰ／２の電圧が印加され、ビット線ＢＬ１の前に配置されるワード線ＷＬ０に結合されるゲートを有する場所（たとえば電荷蓄積場所１８２１）がプログラミングされないようにする。ビット線ＢＬ１の後に配置される全てのビット線（たとえばＢＬ２及びＢＬ３）にグランド電圧ＶＳＳが印加され、ビット線ＢＬ２の後に配置される電荷蓄積場所（たとえば１８２３）が誤ってプログラミングされないようにする。
【００４７】
他の実施形態では、アレイ１８０１の電荷蓄積場所はブロック消去機能で消去することができる。これらの実施形態では、全てのビット線に正の電圧が印加され、全てのワード線に負の電圧が印加される。
【００４８】
図２０は、蓄積場所１７１１をプログラミングし、消去し、且つ読み出すために、図１８に示されるビット線及びワード線に印加される電圧を示す。
図１９及び図２０の表に示されるように、プログラミングされるか、消去されるか、又は読み出される電荷蓄積場所の対向するセルのゲートは、これらの動作中にグランド（ＶＳＳ）にバイアスをかけられる。たとえば、ゲート構造１５０３は、電荷蓄積場所１７１３の反対側にあり、場所１７１３のプログラミング、消去及び読出し動作中にＶＳＳにバイアスをかけられる。
【００４９】
図２１及び図２２は、１８０１の電荷蓄積場所をプログラミングし、消去し、且つ読み出すための別の実施形態におけるアレイ１８０１のビット線及びワード線に印加される電圧を示す。この実施形態では、プログラミングされるセルの電荷蓄積場所の対向するゲートは、その場所に関連するセルのゲートの逆の電圧にバイアスをかけられる。たとえば、図２１を参照すると、場所１７１３をプログラミングするために、ゲート構造１５０５に結合され、電荷蓄積場所１７１３に関連付けられるワード線（ＷＬ０）に正の電圧ＶＰＰが印加され、ゲート構造１５０３に結合され、電荷蓄積場所１７１３の反対側にあるワード線ＷＬ１に−ＶＰＰが印加される。この実施形態では、トランジスタ構造のチャネル領域の幅及び導電率が、ゲート構造に隣接するチャネル領域の電位が対向するゲート構造によって影響を及ぼされるようになる。
【００５０】
プログラミングされる電荷蓄積場所の対向するゲートに負のプログラミング電圧を印加することができるので、それに応じて、プログラミングされるセルに関連するゲートに印加される電圧を下げることができる。たとえば、一実施形態では、ＶＰＰは６．０ボルトにすることができる。したがって、この実施形態によれば、プログラミング電圧を下げることができるので、さらに低いプログラミング電圧を用いることができる。いくつかの実施形態では、プログラミング電圧を下げることにより、プログラミング電圧を与えるための回路に要求される面積を小さくできるようになる。
【００５１】
メモリアレイ内の対向する側壁に隣接するゲート構造を有するトランジスタを用いることからもたらすことができる別の利点は、電荷蓄積場所の対向するゲートが、実効的にプレーナＣＭＯＳトランジスタのためのウエル電圧制御回路のような役割を果たす電圧制御回路を備える、たとえばＦｉｎＦＥＴのようなトランジスタを提供することができることである。しかしながら、プレーナＣＭＯＳトランジスタのためのウエル電圧制御回路とは異なり、対向するゲートの電圧は、そのアレイの他の行内のゲートとは個別に制御することができる。これにより、他のタイプの電荷蓄積トランジスタで実現できるものよりも進んだ、アレイのためのプログラミング技法及び消去技法を利用できるようになる。
【００５２】
図１８に示されるアレイによってもたらすことができる１つの利点は、所与の面積内に、プレーナＣＭＯＳ  ＮＶＭセルの場合よりも多くの電荷蓄積場所を実装できることである。さらに、図１８のアレイの場合、２つの電流端子コンタクトだけを利用して、４つの個別の蓄積場所をプログラミングすることができるので、アレイ内のトランジスタをより近づけて配置することができる。いくつかの実施形態では、トランジスタ構造１６２１に類似のトランジスタ構造は、ＦｉｎＦＥＴ技術又は他のタイプのシリコン・オン・インシュレータ技術を実装するデバイスを有する集積回路内に容易に実装することができる。
【００５３】
別の実施形態では、トランジスタ構造１２６１は、ゲートとチャネル領域の側壁との間に１つのみの電荷蓄積構造を有するように変更することができる。そのようなトランジスタの１つの実施形態の場合、対向する側壁は、その側壁と対向するゲートとの間に電荷蓄積構造を持たないであろう。対向するゲートは、実効的なウエルバイアス電圧制御回路としての役割を果たすであろう。
【００５４】
さらに、先に説明されたようなトランジスタ構造は、他の構成を有するメモリアレイ内に実装することができる。また他の実施形態では、半導体構造の対向する側壁に隣接する２つの個別のゲート構造を有し、ゲート構造と側壁との間に配置される電荷蓄積場所を有するメモリセルを、個別のゲート構造を形成するための他の従来の工程を含む、本明細書に述べられる工程以外の他の半導体工程によって形成することができる。
【００５５】
本発明の一態様では、メモリデバイスが、基板と、基板上の半導体構造とを備える。半導体構造は、第１の電流領域と第２の電流領域との間にチャネル領域を含む。半導体構造は第１の側壁と第２の側壁とを有する。第２の側壁は第１の側壁に対向する。そのメモリデバイスは、第１の側壁に隣接するゲート構造も含む。チャネル領域は、ゲート構造に隣接する第１の側壁に沿って配置される部分を含む。そのメモリデバイスはさらに、第１の側壁とゲート構造との間に少なくともその一部が配置される、電荷蓄積場所を含む。
【００５６】
本発明の別の態様では、メモリは、それぞれが第１のゲート構造と、第２のゲート構造と、第１のドープされた領域と、第２のドープされた領域と、第１のゲート構造及び第２のゲート構造に隣接し、第１のドープされた領域と第２のドープされた領域との間にあるチャネル領域とを有する、複数のメモリセルを含む。複数のメモリセルはそれぞれ４つの蓄積場所を含む。そのメモリは、第１のワード線に結合される第１のゲート構造及び第２のワード線に結合される第２のゲート構造を有する複数のメモリセルから成る第１の行を
含む。またそのメモリは、第３のワード線に結合される第１のゲート構造及び第４のワード線に結合される第２のゲート構造を有する複数のメモリセルから成る第２の行を含む。そのメモリはさらに、第１の行及び第２の行の第１の部分を含み、第１のビット線に結合される第１のドープされた領域及び第２のビット線に結合される第２のドープされた領域を有する、複数のメモリセルから成る第１の列を含む。そのメモリはさらに、第１の行及び第２の行の第２の部分を含み、第２のビット線に結合される第１のドープされた領域及び第３のビット線に結合される第２のドープされた領域を有する、複数のメモリセルから成る第２の列を含む。
【００５７】
本発明の他の態様では、半導体デバイスを形成する方法は、基板を配設すること、及び基板上に半導体構造を配設することを含む。その半導体構造は、第１の側壁、第２の側壁及び上側表面を有する。またその方法は、第１の導電型から成る半導体構造内の第１の領域を形成すること、第１の導電型から成る半導体構造内の第２の領域を形成すること、及び第１の領域と第２の領域との間に、第２の導電型から成る半導体構造内のチャネル領域を形成することを含む。その方法はさらに、第１の側壁に隣接する第１のゲート構造を形成すること、及び第１の側壁と第１のゲート構造との間に少なくともその一部が配置される、第１の電荷蓄積場所を形成することを含む。
【００５８】
本発明の特定の実施形態が図示及び説明されてきたが、本明細書の教示に基づいて、本発明及びその広範な態様から逸脱することなく、さらに変形及び変更を行うことができ、それゆえ添付の特許請求の範囲は、本発明の真の精神及び範囲内に入るような全てのそのような変形及び変更をその範囲に含むことになることは、当業者には理解されよう。
【図面の簡単な説明】
【００５９】
【図１】本発明によるトランジスタの１つの製造段階にある半導体ウェーハの一実施形態の部分側断面図。
【図２】本発明によるトランジスタの別の製造段階にある半導体ウェーハの一実施形態の部分側断面図。
【図３】本発明によるトランジスタの別の製造段階にある半導体ウェーハの一実施形態の部分等角図。
【図４】本発明によるトランジスタの別の製造段階にある半導体ウェーハの一実施形態の部分側断面図。
【図５】本発明によるトランジスタの別の製造段階にある半導体ウェーハの一実施形態の部分側断面図。
【図６】本発明によるトランジスタの別の製造段階にある半導体ウェーハの一実施形態の部分側断面図。
【図７】本発明によるトランジスタの別の製造段階にある半導体ウェーハの一実施形態の部分側断面図。
【図８】本発明によるトランジスタの別の製造段階にある半導体ウェーハの一実施形態の部分側断面図。
【図９】本発明によるトランジスタの別の製造段階にある半導体ウェーハの一実施形態の部分等角図。
【図１０】本発明によるトランジスタの別の製造段階にある半導体ウェーハの一実施形態の部分側断面図。
【図１１】本発明によるトランジスタの１つの製造段階にある半導体ウェーハの別の実施形態の部分側断面図。
【図１２】本発明によるトランジスタの別の製造段階にある半導体ウェーハの別の実施形態の部分側断面図。
【図１３】本発明によるトランジスタの別の製造段階にある半導体ウェーハの別の実施形態の部分側断面図。
【図１４】本発明によるトランジスタの別の製造段階にある半導体ウェーハの別の実施形態の部分側断面図。
【図１５】本発明によるトランジスタの別の製造段階にある半導体ウェーハの別の実施形態の部分側断面図。
【図１６】本発明によるトランジスタの別の製造段階にある半導体ウェーハの別の実施形態の部分等角図。
【図１７】本発明によるトランジスタの別の実施形態の一部を切り取った平面図。
【図１８】本発明によるメモリアレイの一実施形態の回路図。
【図１９】本発明によるメモリアレイの１つの電荷蓄積場所をプログラミングし、消去し、且つ読み出すために、メモリアレイのビット線及びワード線に印加される１組の電圧の一実施形態を示す表。
【図２０】本発明によるメモリアレイの別の電荷蓄積場所をプログラミングし、消去し、且つ読み出すために、メモリアレイのビット線及びワード線に印加される１組の電圧の一実施形態を示す表。
【図２１】本発明によるメモリアレイの１つの電荷蓄積場所をプログラミングし、消去し、且つ読み出すために、別のメモリアレイのビット線及びワード線に印加される１組の電圧の別の実施形態を示す表。
【図２２】本発明によるメモリアレイの別の電荷蓄積場所をプログラミングし、消去し、且つ読み出すために、別のメモリアレイのビット線及びワード線に印加される１組の電圧の別の実施形態を示す表。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
2007500949.tif 000025
2007500949.tif 000026