(57)【要約】  例えばアクティブマトリックス液晶ディスプレイアレイなどの、アクティブマトリックスアレイ（２５）は、例えばＣＭＯＳインバータ（７０）を備えたリフレッシュ回路などの回路をそれぞれが備える、例えば画素（１０）などのマトリックス素子（１０）のアレイと、第１期間（１４０）において、データ信号（１１７）を各列のマトリックス素子（１０）に入力するため、または、データ信号を各列のマトリックス素子（１０）から出力するために配置された列導体（１６）と、を備える。回路向けの電源電圧（Ｖ１，Ｖ２）は、同一の列導体（１６）を介して、第１期間（１４０）の間に散在する第２期間（１３０）において供給される。マトリックス素子（１０）は、列導体（１６）に、電源電圧（Ｖ１，Ｖ２）またはデータ信号（１１７）が供給されているかどうかに従って、異なる動作を行なう。したがって、データ信号列導体（１６）は、電源電圧（Ｖ１，Ｖ２）はもちろん、データ信号（１１７）の印加にも用いられる。
2007530983.tif 000002
【特許請求の範囲】
【請求項１】
行および列に配置され、それぞれが回路を備えるマトリックス素子のアレイと、
第１期間において、各列の前記マトリックス素子にデータ信号を入力し、または各列の前記マトリックス素子からデータ信号を出力するために、それぞれ配置された、複数の列導体と、
前記第１期間の間に散在する第１期間おいて、前記回路向けの電源電圧を、前記列導体を介して、前記マトリックス素子に供給するための手段と、
を備えることを特徴とするアクティブマトリックスアレイ。
【請求項２】
前記回路向けの電源電圧を、前記列導体を介して、前記マトリックス素子に供給するための前記手段は、前記列導体に前記電源電圧が供給されているかどうか、または前記列導体に前記データ信号が供給されているかどうかに応じて、異なる動作をするための識別手段を、各マトリックス素子に備える、ことを特徴とする請求項１に記載のアクティブマトリックスアレイ。
【請求項３】
前記アレイは、前記マトリックス素子への制御信号を受信するための手段をさらに備え、前記制御信号は、いつ前記列導体に前記電源電圧が供給されるか、およびいつ前記列導体に前記データ信号が供給されるかを、前記マトリックス素子に対して示すものであり、
各マトリックス素子における前記識別手段は、前記制御信号に応じて異なる動作を行なうための手段を備える、ことを特徴とする請求項１または請求項２に記載のアクティブマトリックスアレイ。
【請求項４】
前記マトリックス素子は、ディスプレイ装置向けの画素であり、
各画素は、それぞれ１つの前記回路に加えて、画素電極と、前記画素電極に結合された画素選択スイッチング手段と、を備える、ことを特徴とする請求項１乃至請求項３のいずれかに記載のアクティブマトリックスアレイ。
【請求項５】
前記回路は、前記画素電極をリフレッシュするためのリフレッシュ回路である、ことを特徴とする請求項４に記載のアクティブマトリックスアレイ。
【請求項６】
前記画素は、前記制御信号を用いて、いつ前記列導体が前記電源電圧を運んでいるかが、前記画素に対して示され、かつ、前記画素電極が前記列導体から画像データを受信する状態から、前記画素電極が前記リフレッシュ回路から反転されたリフレッシュ画像データを受信する状態に、前記画素がスイッチされるようにする、ことを特徴とする、請求項３に従属する場合の請求項５に記載のアクティブマトリックスアレイ。
【請求項７】
前記回路は、ＣＭＯＳインバータを備える、ことを特徴とする請求項１乃至請求項６のいずれかに記載のアクティブマトリックスアレイ。
【請求項８】
制御信号を受信するための前記手段は、第１の制御ＴＦＴ（thin film transistor）のゲートに結合され、前記第１の制御ＴＦＴは、前記制御信号が前記第１の制御ＴＦＴをオンにするように設定されている場合にのみ、画像データが前記画素電極に供給されるように配置されている、ことを特徴とする請求項３乃至請求項７のいずれかに記載のアクティブマトリックスアレイ。
【請求項９】
制御信号を受信するための前記手段は、第２の制御ＴＦＴのゲートに結合され、前記第２の制御ＴＦＴは、前記制御信号が、前記第２の制御ＴＦＴをオンにし、前記第１の制御ＴＦＴをオフにするように設定されている場合にのみ、リフレッシュデータが、前記リフレッシュ回路から前記画素電極に供給されるように配置されている、ことを特徴とする請求項８に記載のアクティブマトリックスアレイ。
【請求項１０】
制御信号を受信するための前記手段は、第３の制御ＴＦＴのゲートに結合され、前記第３の制御ＴＦＴは、前記制御信号が、前記第２および第３の制御ＴＦＴをオンにし、前記第１の制御ＴＦＴをオフにするように設定されている場合にのみ、前記電源電圧が、前記リフレッシュ回路に供給されるように配置されている、ことを特徴とする請求項９に記載のアクティブマトリックスアレイ。
【請求項１１】
第１の電源電圧レベルが、第１列のマトリックス素子の前記回路に、第１の列導体を介して供給され、前記第１の列導体は、データ信号を前記第１列のマトリックス素子に入力または前記第１列のマトリックス素子から出力するようにも配置されており、
第２の電源電圧レベルが、前記第１列のマトリックス素子の前記回路に、第２の列導体を介して供給され、前記第２の列導体は、データ信号を第２列のマトリックス素子に入力または第２列のマトリックス素子から出力するようにも配置されている、ことを特徴とする請求項１乃至請求項１０のいずれかに記載のアクティブマトリックスアレイ。
【請求項１２】
行および列に配置されたマトリックス素子のアレイを備え、各マトリックス素子が、電源電圧の供給を必要とする回路を備える、アクティブマトリックスアレイ装置を動作させる方法であって、
第１の期間において、列導体を介して、前記マトリックス素子にデータ信号を入力し、または前記マトリックス素子からデータ信号を出力するステップと、
前記第１の期間に散在する第１の期間において、前記電源電圧を、前記列導体を介して、前記回路に供給するステップと、
を備えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリックス素子のアレイを備えるアクティブマトリックスアレイ装置、およびこのようなアクティブマトリックスアレイ装置のための駆動またはアドレス指定方法に関する。本発明は、特に、しかし排他的にではなく、マトリックス素子が表示画素を備えるアクティブマトリックスアレイ装置、特に、アクティブマトリックス液晶ディスプレイ装置およびアクティブマトリックス電子発光ディスプレイ装置に関する。
【背景技術】
【０００２】
マトリックス素子のアレイを備えるアクティブマトリックスアレイ装置や、このようなアクティブマトリックスアレイ装置の駆動またはアドレス指定方法は、よく知られている。１つのタイプの例は、アクティブマトリックスディスプレイ装置であり、例えば、各マトリックス素子が、画素およびスイッチングトランジスタを含む、アクティブマトリックス液晶ディスプレイ装置である。他のタイプの例は、例えば２次元の光感知または撮像装置に使用されるアクティブマトリックスセンサアレイである。
【０００３】
アクティブマトリックスアレイ装置への性能要求が増加するにつれ、より複雑な（例えば単純なスイッチングおよびラッチング回路以外の）回路が、各マトリックス素子、例えば各画素回路に組み込まれるようになっている。これらの回路のいくつかは、従来の電源電圧、例えば、しばしばＶＳＳおよびＶＤＤと呼ばれる２つの別個のＤＣ電圧が、これらに供給されることを必要とする。このような回路の例として、国際特許出願第０３／００７２８６号に開示されているリフレッシュ回路があり、このリフレッシュ回路は、ＣＭＯＳインバータを含み、画素表示電極において電圧レベルを周期的に反転および復元（restore）するように動作する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、これらの素子内回路への電源電圧は、アクティブマトリックスアレイの主な動作のために設けられた行および列導体に追加して設けられる、専用の水平および／または垂直導体を用いて供給される。これは、追加的な製造工程を必要とする。また、各アレイ素子の従来の部品のための、処理領域の利用可能性の減少を招く。また、これは、性能の減少を招く可能性があり、例えばディスプレイ装置において、電源電圧を印加するために専用の水平および／または垂直導体を設けることにより、画素の開口（aperture）が減少する場合がある。
【０００５】
本発明者らは、アレイ素子へのデータ供給（アレイ素子の主な機能が、ディスプレイアレイの場合の画像データなどの、データの受信を必要とするアレイ装置の場合）、またはマトリックスアレイ素子からのデータの抽出または出力（アレイ素子の主な機能が、センサアレイの場合のセンサデータなどの、データの抽出または出力を必要とするアレイ装置の場合）に使用されるものと同一の列導体を用いて、電源電圧を、マトリックスアレイ素子内の回路に供給することが、有利であることに気づいた。
【課題を解決するための手段】
【０００６】
第１の態様において、本発明は、アクティブマトリックスアレイであって、行および列に配置され、それぞれが回路を備えるマトリックス素子のアレイと、第１期間において、各列のマトリックス素子にデータ信号を入力し、または各列のマトリックス素子からデータ信号を出力するために、それぞれ配置された、複数の列導体と、第１期間の間に散在するまたは交互に切り替わる第２期間おいて、回路向けの電源電圧を、列導体を介して、マトリックス素子に供給するための手段と、を備えるアクティブマトリックスアレイを提供する。
【０００７】
好ましくは、各マトリックス素子は、列導体に電源電圧が供給されているかどうか、または列導体にデータ信号が供給されているかどうかに応じて、異なる動作をするための識別手段を備える。
【０００８】
好ましくは、アレイは、マトリックス素子への制御信号を受信するための手段をさらに備え、制御信号は、いつ列導体に電源電圧が供給されるか、およびいつ列導体にデータ信号が供給されるかを、マトリックス素子に対して示すものであり、各マトリックス素子における識別手段は、制御信号に応じて異なる動作を行なうための手段を備える。
【０００９】
アレイは、マトリックス素子をピクセルとする、ディスプレイアレイであってもよい。各画素は、それぞれ１つの回路に加えて、画素電極と、画素電極に結合されたトランジスタなどの画素選択スイッチング手段と、を備えてもよい。
【００１０】
回路は、画素電極をリフレッシュするためのリフレッシュ回路であってもよい。
【００１１】
画素は、制御信号を用いて、いつ列導体が電源電圧を運んでいるかが、画素に対して示され、かつ、画素電極が列導体から画像データを受信する状態から、画素電極がリフレッシュ回路から反転されたリフレッシュ画像データを受信する状態に、画素がスイッチされるようにしてもよい。
【００１２】
上記バリエーションのいずれかにおいて、回路は、ＶＳＳ電源電圧およびＶＤＤ電源電圧を必要とするＣＭＯＳインバータまたは他のＣＭＯＳ、ＮＭＯＳまたはＰＭＯＳ回路を備えていてもよい。
【００１３】
１つの好適な実施形態において、制御信号を受信するための手段は、“第１の”ＴＦＴのゲートに結合され、“第１の”ＴＦＴは、制御信号が“第１の”ＴＦＴをオンにするように設定されている場合にのみ、画像データが画素電極に供給されるように配置されている。好ましくは、制御信号を受信するための手段は、“第２の”ＴＦＴのゲートに結合され、“第２の”ＴＦＴは、制御信号が、“第２の”ＴＦＴをオンにし、“第１の”ＴＦＴをオフにするように設定されている場合にのみ、リフレッシュデータが、リフレッシュ回路から画素電極に供給されるように配置されている。また、好ましくは、制御信号を受信するための手段は、“第３の”ＴＦＴのゲートに結合され、“第３の”ＴＦＴは、制御信号が、“第２”および“第３の”ＴＦＴをオンにし、“第１の”ＴＦＴをオフにするように設定されている場合にのみ、電源電圧が、リフレッシュ回路に供給されるように配置されている。
【００１４】
上記バリエーションのいずれかにおいて、第１の電源電圧レベルが、第１列のマトリックス素子の回路に、第１の列導体を介して供給され、第１の列導体は、データ信号を第１列のマトリックス素子に入力または第１列のマトリックス素子から出力するようにも配置されており、第２の電源電圧レベルが、第１列のマトリックス素子の回路に、第２の列導体を介して供給され、第２の列導体は、データ信号を第２列のマトリックス素子に入力または第２列のマトリックス素子から出力するようにも配置されている。
【００１５】
さらなる態様において、本発明は、行および列に配置されたマトリックス素子のアレイを備えるアクティブマトリックスアレイ装置において、各マトリックス素子が、電源電圧の供給を必要とする回路を備える、アクティブマトリックスアレイ装置を動作させる方法であって、第１の期間において、列導体を介して、マトリックス素子にデータ信号を入力し、またはマトリックス素子からデータ信号を出力するステップと、第１の期間に散在するまたは交互に切り替わる第２の期間において、電源電圧を、列導体を介して、回路に供給するステップと、を備える方法を提供する。
【００１６】
本発明により提供される方法の好ましい形態は、バリエーションとして上に述べた機能のいずれかまたは全て、および本発明の第１の態様によって提供されるアクティブマトリックスアレイの好適な形態を用いることで達成および／または実行される、この方法のバリエーションを含む。
【００１７】
さらなる態様において、本発明は、例えばアクティブマトリックス液晶ディスプレイアレイなどのアクティブマトリックスアレイを提供し、アクティブマトリックスアレイは、例えばＣＭＯＳインバータを備えたリフレッシュ回路などの各回路を備える、例えば画素などのマトリックス素子のアレイと、第１期間において、各列のマトリックス素子にデータ信号を入力するために配置された（または、第１期間において、各列のマトリックス素子からデータ信号を出力するために配置された）列導体と、を備える。回路向けの電源電圧（Ｖ１，Ｖ２）は、同一の列導体を介して、第１期間の間に散在する第２期間において供給される。マトリックス素子は、列導体に、電源電圧（Ｖ１，Ｖ２）またはデータ信号が供給されているかどうかに従って、異なる動作を行なうようにする。データ信号列導体は、電源電圧（Ｖ１，Ｖ２）の印加はもちろん、データ信号の印加または出力にも用いられる。
【００１８】
これより、本発明の実施形態を、例として、添付の図面を参照して説明する。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明の第１の実施形態が実施される、アクティブマトリックス液晶ディスプレイ装置の概略図である。ディスプレイ装置は、ビデオ画像の表示に適しており、各行にＮ個の水平配置された画素１０（１〜Ｎ）を有するＭ行（１〜Ｍ）からなる、画素の行および列のアレイを有する、アクティブマトリックスにアドレス指定される液晶ディスプレイパネル２５を備える。簡潔にするために、少数の画素のみが示されている。
【００２０】
各画素１０は、薄膜トランジスタ、ＴＦＴ（thin film transistor）１２の形態の各スイッチングデバイスに関連付けられている。同一行内の画素と関連付けられた全てのＴＦＴ１２のゲート端子は、共通の行導体１４に接続され、動作においては、この共通の行導体１４に、選択（ゲーティング）信号が供給される。同様に、同一列内の全ての画素と関連付けられたソース端子が、（図１には示されてない、以下で説明されるそれぞれのさらなるトランジスタを介して）共通の列導体１６に接続され、列導体１６には、データ（画像）信号が印加される。ＴＦＴのドレイン端子は、それぞれ、画素の一部を形成し、画素を定義する各透明画素電極１８に接続される。導体１４および１６、ＴＦＴ１２ならびに電極１８は、１つの透明プレートに保持され、一方で、離れた第２の透明プレートが、全ての画素に共通の電極を保持し、これは通常、共通電極と呼ばれる。液晶は、プレートの間に配置される。
【００２１】
ディスプレイパネルは、従来の方法で作動される。片面に配置された光源からの光が、パネルに入り、画素１０の透過特性に従って調整される。装置は、一度に１行ずつ駆動され、選択（ゲーティング）信号によって行導体１４を連続的に走査して、順番に各行のＴＦＴをオンにし、画像表示素子の各行に対して、選択信号と同期して適切に、データ（画像）信号を列導体に順番に印加して、完全な表示フレーム（画像）を作り上げる。一度に１行のアドレス指定を用いて、選択された行の全てのＴＦＴ１２が、画像信号ライン時間に対応する選択信号の持続時間によって決定される期間の間スイッチオンされ、その間に、画像情報信号が、列導体１６から画素電極１８に伝達される。また、以下でより詳細に説明するように、リフレッシュ信号が、画素電極１８に伝達される。
【００２２】
選択信号が終了すると、この行のＴＦＴ１２は、残りのフレーム期間の間オフにされ、これにより、画素が導体１６から分離され、次のフレーム期間において、次にこれらがアドレス指定されるまで、印加された電荷が画素に蓄積されることを、確実にする。（上述したＴＦＴ１２の機能に鑑み、また、後に以下で述べる他のＴＦＴから容易に区別できるように、これらのＴＦＴ１２を、以下、画素選択ＴＦＴ１２と呼ぶことにする。）
【００２３】
行導体１４には、タイミングおよび制御ユニット４０からの規則的なタイミングパルスによって制御されるデジタルのシフトレジスタを備える行ドライバ回路３０によって、選択信号が連続して供給される。選択信号間のインターバルにおいて、行ドライバ回路３０によって、行導体１４に、実質的に一定の基準電位が供給される。画像情報信号が、ここでは基本的な形で示されている１つまたは複数のシフトレジスタ／サンプルおよびホールド回路を備える列ドライバ回路３５から、列導体１６に供給される。列ドライバ回路３５には、バス３１を介して、タイミングおよび制御ユニット４０内の画像処理回路から、画像信号が供給される。列ドライバ回路３５には、また、バス３１を介して、タイミングおよび制御ユニット４０内のタイミング回路から、タイミングパルスが供給される。画像信号およびタイミングパルスは、行の走査と同期して供給され、パネル２５の一度に１行のアドレス指定に対して適切な、直列から並列への変換が、提供される。
【００２４】
液晶ディスプレイ装置の他の詳細は、画素のリフレッシング、および、特に画素内のリフレッシュ回路（図１には示さず）への電源電圧の供給に関連して以下に述べるものを除き、どのような従来のアクティブマトリックス液晶ディスプレイ装置に従うものであってもよい。この特定の実施形態において、このような他の詳細は、米国特許第５，１３０，８２９号に開示されている液晶ディスプレイ装置と同一であり、かつ同様に動作するものであり、その内容を、参照して本明細書に含むものとする。
【００２５】
図２は、液晶パネル２５のさらなる概略図であり、画素１０内のリフレッシュ回路に対する電源電圧の供給に関する態様を概略的に示しているが、明確にするために、図１に示されている行ドライバ回路３０と行導体１４は、省略されている。図１に既に示されている要素は、同一の参照番号で示されている。
【００２６】
列ドライバ回路３５は、各列導体１６（ここでは交互に１６ａおよび１６ｂで示されている）向けの各入力／出力１７を備え、対応する列導体１６に、従来の画像データ信号を印加し、かつ対応する列導体１６から、従来の信号を受信する。列ドライバ回路３５は、また、各列導体１６向けの各画像データスイッチ２８を備える。各入力／出力１７は、その対応する画像データスイッチ２８を介して、その対応する列導体１６に接続されている。列ドライバ回路３５は、また、各画像データスイッチ２８に接続され、画像データスイッチ２８の動作を制御するための、画像データスイッチ制御ライン２４を備える。
【００２７】
列ドライバ回路３５は、また、第１の電源電圧Ｖ１を、列導体１６の第１の交互セット、すなわち１６ａで示された列導体に供給するための、第１の電源電圧出力１９と、第２の電源電圧Ｖ２を、列導体１６の残りの第２の交互セット、すなわち１６ｂで示された列導体に供給するための、第２の電源電圧出力２０と、を備える。列ドライバ回路３５は、また、各列導体１６のための各電源スイッチ２９を備える。第１の電源電圧出力１９は、各電源スイッチ２９を介して第１の交互セットの各列導体１６ａに接続され、同様に、第２の電源電圧出力２０は、各電源スイッチ２９を介して第２の交互セットの各列導体１６ｂに接続される。列ドライバ回路３５は、また、各電源スイッチ２９に接続され、電源スイッチ２９の動作を制御するための、電源スイッチ制御ライン２２を備える。（他の実施形態においては、この段落では列ドライバ回路３５内に設けられたものとして述べられる様々な要素はいずれも、列ドライバ回路３５とは別の回路によって、提供してもよい。）
【００２８】
行ドライバ回路３０は、従来の行選択回路に加えて、画素１０のそれぞれに接続され、画素１０のそれぞれに画素制御信号を供給するための、画素制御ライン３２を備える。（他の実施形態においては、画素制御ラインは、行ドライバ回路３０とは別の回路によって提供してもよい。）
【００２９】
図２において、各画素１０が、ブロック図形式で示されている。以下に、画素１０の動作を、図３および図４を参照して、より詳細に述べる。しかしながら、この概要のためには、各画素１０には、列導体１６に接続された３つの別個の入力、すなわち第１の電源電圧入力４２と、第２の電源電圧入力４４と、画像データ入力４６と、が設けられるとみなしてもよい。第１の電源電圧入力４２および画像データ入力４６は、列導体１６の第１の交互セットの対応する列導体１６ａに接続される。第２の電源電圧入力４４は、列導体１６の第２の交互セットの対応する列導体１６ｂに接続される。また、各画素１０には、画素制御ライン３２に接続された別の入力、すなわち画素制御入力４８、が設けられるとみなしてもよい。
【００３０】
動作においては、画像データスイッチ制御ライン２４および電源スイッチ制御ライン２２に供給される信号を用いて、画像データまたは電源電圧を、所定の時刻に、列導体１６に印加するかどうかを制御する。
【００３１】
画像データが印加される、すなわち画像データスイッチ２８が、閉位置に駆動されると、所定の列導体１６が、その画素の列内のそれぞれの画素１０に、画像データを供給する。すなわち、画像データが、第Ｎの列導体１６に印加されると、画像データは、第Ｎの画素の列１６内のそれぞれの画素１０に供給される。
【００３２】
電源電圧が印加される、すなわち電源スイッチ２９が閉位置に駆動されると、所定の列導体１６が、第１の電源電圧Ｖ１または第２の電源電圧Ｖ２のいずれか１つを、その画素の列内のそれぞれの画素１０、およびその後続の画素の列１６内のそれぞれの画素に供給する（冗長性が発生する最後の列を除く）。換言すれば、電源電圧が印加されると、各画素１０は、その第１の入力４２で、第１の電源電圧Ｖ１を、列導体の第１のセットの列導体１６ａから受信し、その別の第２の入力４４で、第２の電源電圧Ｖ２を、列導体の第２のセットの列導体１６ｂから受信する。
【００３３】
また、動作においては、以下により詳細に説明するように、画素制御ライン３２を介して供給される画素制御信号が、画素１０によって受信され、画素が、画像データ受信モードまたは電源電圧受信モードで動作されるかどうかの決定に、使用される。
【００３４】
図３は、画素１０の回路図である。図１および図２を参照して（かつ適用できるものには同様の参照番号を用いて）述べたように、画素は、画素電極１８と、画素選択ＴＦＴ１２とを備える。画素選択ＴＦＴ１２のゲートは、行導体１４に接続される。画素選択ＴＦＴ１２のドレインは、画素電極１８に接続される。画素選択ＴＦＴ１２のソースは、列導体１６ａに（間接的に）接続される。さらなる詳細として、第１の蓄積キャパシタ６０が、画素選択ＴＦＴ１２のドレインと蓄積キャパシタライン６８の間に示されている。
【００３５】
動作においては、画素選択ＴＦＴ１２は、従来のディスプレイと同様に作動され、これにより、行導体１４に行選択信号が供給された際に、画素選択ＴＦＴ１２のゲートがオンにされ、これにより、列導体１６ａによって供給された画像データ信号を、画素選択ＴＦＴ１２のソースおよびドレインを介して、画素電極１８に供給させる。
【００３６】
画素１０は、さらに、ｐ型ＴＦＴ５２と、ｎ型ＴＦＴ５３とを備える（概略的に、ここでｎまたはｐ型と特に述べていないＴＦＴは、ｎ型とする）。ｐ型ＴＦＴ５２のソースは、列導体１６ａに接続される。ｐ型ＴＦＴ５２のドレインは、ＴＦＴ５３のドレインに接続される。ＴＦＴ５３のソースは、後に以下で述べるリフレッシュ回路に接続される。ｐ型ＴＦＴ５２およびＴＦＴ５３の両方のゲートは、画素制御ライン３２に接続される。
【００３７】
動作においては、ｐ型ＴＦＴ５２およびＴＦＴ５３は、共に動作して、画素電極に供給される情報のソースを効率的に制御する。まず、画素制御ラインが、ローに駆動されると、これは、ｐ型ＴＦＴ５２をオンにスイッチし、かつＴＦＴ５３をオフにスイッチし、これにより、列導体１６ａからｐ型ＴＦＴ５２のソースに供給された画像データが、ｐ型ＴＦＴ５２のドレインを介して、画素選択ＴＦＴ１２に供給され、よって、上述したように、画素電極１８に供給される。（なお、したがって、ｐ型ＴＦＴ５２のソースから列導体１６ａへの接続は、図２を参照して先に述べた画像データ入力４６を形成し、またはこれに有効に対応する。）
【００３８】
次に、しかしながら、画素制御ラインが、ハイに駆動されると、これは、ＴＦＴ５３をオンにスイッチし、ｐ型ＴＦＴ５２をオフにスイッチし、よって、画素選択ＴＦＴ１２および結果的に画素電極１８が、ここで、リフレッシュ回路から供給を受ける。
【００３９】
画素１０は、さらに、２つのさらなるｎ型ＴＦＴ、すなわちＴＦＴ５４およびＴＦＴ５５と、ｐ型ＴＦＴ５６と、第２の蓄積キャパシタ６２と、を備え、これらは共に、上述のリフレッシュ回路を提供する。このリフレッシュ回路は、国際特許出願第０３／００７２８６号に記載されている様々なリフレッシュ回路に対応するやり方で動作し、その内容を、参照して本明細書に組み込むものとする。
【００４０】
リフレッシュ回路に関連して、液晶ディスプレイパネル２５は、行駆動回路に接続されたさらなるライン、すなわちサンプルライン６４を備える。１つのサンプルライン６４が、図３に示すように、画素１２の各行に沿って設けられる。ＴＦＴ５４のゲートは、サンプルライン６４に接続される。ＴＦＴ５４の第１のソース／ドレイン端子は、画素電極１８に接続される。ＴＦＴ５４の第２のソース／ドレイン端子は、第２の蓄積キャパシタ６２の一端に、かつＴＦＴ５５およびｐ型ＴＦＴ５６の両方のゲートに接続される。ＴＦＴ５５の第１のソース／ドレイン端子、ｐ型ＴＦＴ５６の第１のソース／ドレイン端子、および第２の蓄積キャパシタの他端は、互いに接続される。これらのＴＦＴ５５およびｐ型ＴＦＴ５６それぞれの第１のソース／ドレイン端子は、各々がドレインとして機能する。
【００４１】
ＴＦＴ５５の第２のソース／ドレイン端子と、ｐ型ＴＦＴ５６の第２のソース／ドレイン端子は、それぞれソースとして機能する。明確にするために、これらそれぞれのソースへの接続は、後に以下で述べる。ここでは、これらの接続が、列導体１６ａおよび１６ｂを介して、リフレッシュ回路への電源電圧Ｖ１およびＶ２の供給に関係する、ということに留意すれば十分である。
【００４２】
特に、ＴＦＴ５５およびｐ型ＴＦＴ５６の組み合わせが、ＣＭＯＳインバータ７０を形成する。また、“ＴＦＴ５５のゲート／ＴＦＴ５６のゲート／第２の蓄積キャパシタの第１の端”で表された回路ポイント間の接続は、このＣＭＯＳインバータ回路７０の入力である。さらに、“ＴＦＴ５５のドレイン／ｐ型ＴＦＴ５６のドレイン／第２の蓄積キャパシタの他端”で表された回路ポイント間の接続は、このＣＭＯＳインバータ回路７０の出力である。このように、電源電圧Ｖ１およびＶ２は、ＣＭＯＳインバータ回路７０のための電源電圧であり、ＴＦＴ５５のソースおよびｐ型ＴＦＴ５６のソースへの各接続は、このＣＭＯＳインバータ回路７０の２つの電源電圧入力であり、すなわち、ここで列導体１６ａに印加されるＶ１は、ＶＳＳであり、列導体１６ｂに印加されるＶ２は、ＶＤＤである。
【００４３】
サンプルライン６４およびリフレッシュ回路（ＣＭＯＳインバータ回路７０を含む）は、反転されたリフレッシュ信号を、国際特許出願第０３／００７２８６号に詳しく記載された方法で、画素電極に供給する役割を果たす。概略的に、この機能は以下のようなものである。
【００４４】
液晶によって必要とされる駆動電圧の一部が、ディスプレイの共通電極（すなわち、図１に関する説明で述べたように、第２の離れたプレートに配置された電極）に印加される、共通電極駆動方式が使用される、と仮定する。共通電極は、液晶画素に印加される駆動電圧の極性に応じて、２つの電圧レベルのうちの１つに駆動される。この駆動方式を用いて、２つのデータ電圧レベルのうちの１つに画素を充電することにより、画素を、明るい状態（light state）または暗い状態（dark state）に設定することができる。最初に、これらの電圧は、列駆動回路から列導体を介して供給されるが、その後、画素は周期的にリフレッシュすることができ、液晶画素に印加される電圧は、列駆動回路からのデータを伝達することなしに反転される。これは、画素内のリフレッシュ回路を、以下のように用いることにより達成される。共通電極への電圧が、まず、画素が最後にアドレス指定またはリフレッシュされた際の値に戻される。サンプルライン６４が、次いで、ハイ電圧レベルに上げられ、このレベルは、ＴＦＴ５４をオンにし、画素電圧を、ＴＦＴ５５およびＴＦＴ５６により形成されるＣＭＯＳインバータ７０の入力に伝達する。ＣＭＯＳインバータの２つの電源電圧は、２つのデータ電圧レベルと等しくなるように選択される。インバータの入力における電圧は、インバータの２つの電源電圧のうちの１つに近くなる。インバータの出力における電圧は、入力電圧の逆となる。入力電圧がＶＤＤに近い場合、出力電圧は、ＶＳＳとなり、一方で、入力電圧がＶＳＳに近い場合、出力電圧はＶＤＤとなる。第２の蓄積キャパシタは、インバータの入力および出力電圧の差に等しい電圧に、充電された状態となる。サンプルラインは、次いで、ロー電圧に下げられ、ＴＦＴ５４がオフになる。画素データは、ここで、第２の蓄積キャパシタ６２に一時的に記憶され、ＣＭＯＳインバータの出力における電圧は、画素電極に返送されるべき反転された画素データを表す。液晶に印加される駆動電圧を反転させるために、ディスプレイの共通電極が、ここで、第２の駆動電圧レベルにスイッチされ、画素電極が、次いで、トランジスタＴＦＴ５３およびＴＦＴ１２を介して、ＣＭＯＳインバータの出力に接続される。画素が、インバータの出力における電圧レベルに充電されると、この画素は、ＴＦＴ１２をオフにすることによって、再びインバータから分離される。
【００４５】
画素１０は、さらに、さらなるＴＦＴ５７を備える。また、さらなる導体ライン６６が、画素の各行に沿って設けられ、これを、ここでは画素相互接続ライン６６と呼ぶ。画素相互接続ライン６６は、図４を参照して以下により詳細に述べるように、ＴＦＴ５５およびｐ型ＴＦＴ５６の各ソースと、隣接する画素のＴＦＴ５５およびｐ型ＴＦＴ５６のソースとを接続する。
【００４６】
ＴＦＴ５７のソースは、画素相互接続ライン６６において、ＴＦＴ５５のソースに接続される。ＴＦＴ５７のドレインは、列導体１６ａに接続される。ＴＦＴ５７のゲートは、画素制御ライン３２に接続される。（なお、先に述べたように、ｐ型ＴＦＴ５２およびＴＦＴ５３のゲートは、また、画素制御ラインに接続され、よって、ｐ型ＴＦＴ５２のゲート、ＴＦＴ５３のゲートおよびＴＦＴ５７のゲートを備える共通接続は、図２を参照して先に述べた画素制御入力４８を形成し、またはこれに有効に対応する。同様に、ＴＦＴ５７のドレインと列導体１６ａの間の接続は、図２を参照して先に述べた第１の電源電圧入力４２を形成し、またはこれに有効に対応する。）
【００４７】
ＴＦＴ５７は、列導体１６ａが画素１０への画素データ入力の供給に使用される際に、先に述べたＴＦＴ５５のソース（すなわち、ＣＭＯＳインバータ回路７０の２つの電源電圧入力のうちの一方）への接続を分離し、しかし、列導体１６ａが電源電圧Ｖ１の供給に使用される際に、先に述べたＴＦＴ５５のソース（すなわち、ＣＭＯＳインバータ回路７０の２つの電源電圧入力のうちの一方）への接続に、供給電圧を通す、という役割を果たす。これは、画素制御ライン３２に印加される制御信号を用いて、ＴＦＴ５７のゲートをスイッチすることにより（以下により詳細に述べるように）達成される。
【００４８】
列導体１６ｂが画素１０への画像データ入力の供給に使用される際に、先に述べたＴＦＴ５６のドレイン（すなわち、ＣＭＯＳインバータ回路７０の２つの電源電圧入力のうちの他方）への接続が、どのようにして分離されるかを説明するために、ここで図４を参照する。図４は、図３の回路図の詳細を、先に図１および図２に概略的に示された３×３画素のアレイについて示す回路図である。ここで、便宜的に、特定の要素は、先の各図と同一の参照番号で示されているが、細部が多いことから、明確さのために、図３を参照して説明された構成要素の大部分は、そのように参照番号で示しておらず、しかしこれらは、同じ形で描かれているため、明確に理解することができる。
【００４９】
各画素において、対応するＴＦＴ５７が、画素の行に沿って設けられている。便宜上、図４においては、上の行の３つの画素が、それぞれ画素１０ａ、１０ｂおよび１０ｃとして示されている。さらに、画素１０ａのＴＦＴ５７はＴＦＴ５７ａ、画素１０ｂのＴＦＴ５７はＴＦＴ５７ｂ、画素１０ｃのＴＦＴ５７はＴＦＴ５７ｃとして示されている。また、画素１０ａのＴＦＴ５５はＴＦＴ５５ａ、画素１０ａのｐ型ＴＦＴ５６はｐ型ＴＦＴ５６ａ、画素１０ｂのＴＦＴ５５はＴＦＴ５５ｂ、画素１０ｂのｐ型ＴＦＴ５６はｐ型ＴＦＴ５６ｂ、画素１０ｃのＴＦＴ５５はＴＦＴ５５ｃ、画素１０ｃのｐ型ＴＦＴ５６はｐ型ＴＦＴ５６ｃとして示されている。
【００５０】
隣接する画素において、ＴＦＴ５５およびｐ型ＴＦＴ５６は、転置されており、すなわち、画素１０ａでは、図３および図４の回路図形式で示されるように、ＴＦＴ５５ａは、ｐ型ＴＦＴ５６ａの左側にあるのに対し、画素１０ｂでは、ＴＦＴ５５ｂは、回路図形式において、ｐ型ＴＦＴ５６ｂの右側にある。これは、電源電圧Ｖ１およびＶ２（それぞれ導体列１６ａおよび１６ｂによって供給される）を、各画素内のＴＦＴ５５および５６によって形成されるインバータ回路に、正しく接続するためである。よって、画素相互接続ライン６６は、第１に、隣接する画素のｐ型ＴＦＴのソース（例えばｐ型ＴＦＴ５６ａおよび５６ｂのソース）を互いに接続し、第２に、隣接する画素のｎ型ＴＦＴのソース（例えばＴＦＴ５５ｂおよび５５ｃのソース）を互いに接続する、ということが理解できる。
【００５１】
画素１０ｂのＴＦＴ５７ｂのソースは、その画素相互接続ライン６６への接続によって、画素１０ａのＴＦＴ５６ａのソースに接続されることが、図６より理解できる。画素１０ｂのＴＦＴ５７ｂのドレインは、次の列導体１６ｂに接続される。画素１０ｂのＴＦＴ５７ｂのドレインは、次の列導体１６ｂに接続される。画素１０ｂのＴＦＴ５７ｂのゲートは、画素制御ライン３２に接続される。その結果、動作においては、画素１０ｂのＴＦＴ５７ｂは、列導体１６ｂが画素１０ｂへの画像データ入力の供給に使用される際に、画素１０ａのＴＦＴ５６ａのソース（すなわち、ＣＭＯＳインバータ回路７０の２つの電源電圧入力のうちの他方）への接続を分離し、しかし、列導体１６ｂが、電源電圧Ｖ２の供給に使用される際に、ＴＦＴ５６ａのソース（すなわち、ＣＭＯＳインバータ回路７０の２つの電源電圧入力のうちの他方）への接続に、供給電圧を通す、という役割を果たす。これは、画素１０ｂのＴＦＴ５７ｂのゲートを、画素制御ライン３２に印加される制御信号によってスイッチングすることにより、実施される。
【００５２】
換言すると、ＴＦＴ５７の使用が、２つの画素の間で反復すなわち共有され、所定の画素（例えば図３に示される画素１０）における電源電圧の一方のための分離機能が、所定の画素の分離ＴＦＴ５７によって行なわれ、一方で、所定の画素１０における電源電圧の他方のための分離機能が、所定の画素に隣接する画素の分離ＴＦＴ５７によって行なわれる。この、２つの隣接画素の各部分への電源の分離に、所定のＴＦＴ５７の使用を反復すなわち共有することは、ＣＭＯＳインバータのために別々の電源ラインを使用する同等の画素回路と比べて、画素ごとに、１つの追加のＴＦＴのみを必要とする、ということを意味する。また、これは、各ＴＦＴ５７を、対応する列導体１６ａまたは１６ｂの下に配置することができる、ということを意味し、よって、どのような画素開口（aperture）の損失の影響も、減少または回避することができる。
【００５３】
なお、完全性のために、画素１０ｂのＴＦＴ５７ｂのドレインと、列導体１６ｂの間の接続は、図２を参照して先に述べた第２の電源電圧入力４４を形成し、またはこれに有効に対応する、ということに留意されたい。
【００５４】
再び図４を参照すると、他の詳細は、行における最後の画素に対し、これを仮に１０ｃとして、追加のＴＦＴ５７ｄが、画素１０ｃの分離ＴＦＴ５７ｃに加えて設けられる、という点である。その理由は、当然ながら、そうしない場合、画素１０ｃの右側にさらなる画素がないことは、使用されるさらなる分離ＴＦＴがないことを意味するからである。
【００５５】
上述の液晶ディスプレイパネル２５の動作を、ここで、図５を参照してより詳細に説明する。図５は、パネル２５の動作において印加される様々な波形および信号を、量的に示している。
【００５６】
図５は、電力スイッチ制御ライン２２に印加される電力スイッチ信号１２２、データスイッチ制御ライン１４に印加されるデータスイッチ１２４信号、画素制御ライン３２に印加される制御信号１３２、および電源電圧Ｖ１／Ｖ２（これは、交互の列導体１６ａの第１のセットの場合、Ｖ１であり、交互の列導体１６ｂの他のセットの場合、Ｖ２である）またはデータ信号が、結果として、列導体１６に印加されるかどうかの表現１１６（当該分野において一般的にデジタルラインのタイミング信号に用いられるやり方で示される）の波形または信号を示している。
【００５７】
パネル２５の動作は、交互に切り替わる（あるいは散在する）期間の２つのセットの、反復されるサイクルに、分割され、電源電圧Ｖ１／Ｖ２が列導体１６に印加される際の、第１期間１３０（以下、電力期間１３０と呼ぶ）と、データ信号が列導体１６に印加される際の第２期間１４０（以下、データ期間１４０と呼ぶ）とを含む。
【００５８】
電力スイッチ信号１２２は、電力期間１３０の間はハイであり、データ期間１４０の間はローである。これに対して、データスイッチ信号１２４は、電力期間１３０の間はローであり、データ期間１４０の間はハイである。
【００５９】
電力スイッチ信号１２２のように、制御信号１３２は、電力期間１３０の間はハイであり、データ期間１４０の間はローである。
【００６０】
これらの信号に応じた画素１０の動作を、これより、図３に示される画素１０を再び参照して説明する。
【００６１】
電力期間１３０において、画素１０は、以下のように動作する。電源電圧Ｖ１が、列導体１６ａに供給される。電源電圧Ｖ２は、列導体１６ｂに供給される。画素制御信号１３２は、ハイであり、したがって、ＴＦＴ５７およびＴＦＴ５３のゲートが、スイッチオンされ、一方で、ｐ型ＴＦＴ５２のゲートが、スイッチオフされる。ｐ型ＴＦＴ５２のゲートがスイッチオフされていることにより、電源電圧Ｖ１が、画素電極１８へのトランジスタ経路から分離されており、この経路上の誤った影響を減少または回避する。
【００６２】
ＴＦＴ５７のゲートがオンにされていることにより、電源電圧Ｖ１が、ＴＦＴ５５のソースに印加され、すなわち、必要に応じて、電源電圧Ｖ１（ＶＳＳ）を、ＣＭＯＳインバータ回路７０の第１の電源ポイントに供給する。画素制御信号１３２がハイであることによって、次の画素（すなわち図４では１０ｂ）のＴＦＴ５７のゲートもまた、スイッチオンされる。次の画素１０ｂのＴＦＴ５７のゲートがオンにされていることにより、電源電圧Ｖ２が、現在の画素（すなわち図４では画素１０ａ）のＴＦＴ５６のソースに印加され、すなわち、必要に応じて、電源電圧Ｖ２（ＶＤＤ）を、ＣＭＯＳインバータ回路７０の第２の電源ポイントに供給する。
【００６３】
電力期間１３０の間に発生する他のプロセスは、画素制御ライン３２上の制御信号１３２がハイであるためにＴＦＴ５３がスイッチオンされることにより、リフレッシュ回路からの出力、すなわち画像データ信号の反転バージョンが、ＴＦＴ５５およびｐ型ＴＦＴ５６のドレイン（すなわち、ＣＭＯＳインバータ回路７０の出力）から、ＴＦＴ５３を介して、画素電極１８に印加されることである。ほとんどの適用において、リフレッシュ回路の出力は、制御ライン３２がハイレベルにある時間全体にわたって、画素電極に接続されるわけではない。かわりに、ＴＦＴ１２が、画素電極を充電するために短期間オンにされ、次いで、制御ライン３２がまだハイである間に、再びオフにされる。
【００６４】
この実施形態の画素回路設計の１つの利点は、共通の画素制御ライン３２に印加される共通の制御信号１３２が、ｉ）画像データ電圧ではなく電源電圧を供給するための列導体１６の使用、およびｉｉ）国際特許出願第０３／００７２８６号に記載されるように概ね機能するリフレッシュ回路からの出力の実施、の両方の実施に対するタイミング制御の貢献を、同時に提供する役割を果たすという点である。換言すれば、制御信号１３２／画素制御ライン３２を、画素回路に対して、いつ列導体が電源電圧を運ぶかを示すこと、および画素電極が画像データを列電極から受信する状態から、画素電極が反転されたリフレッシュ画像データをＣＭＯＳインバータ回路７０の出力から受信する状態への、画素のスイッチングに貢献すること、の二重の目的を果たすために使用することができる。国際特許出願第０３／００７２８６号に記載されたもののように、別個の電源ラインにより電力が供給される、対応する従来のリフレッシュ回路と比べると、このような制御信号が、なおもリフレッシュ回路によって必要とされ、よって、この実施形態における電源の印加を示す制御ライン／信号の使用が、追加的なライン／信号を必要とすることなく有利に達成される、ということに留意されたい。
【００６５】
データ期間１４０において、画素１０は、次のように動作する。画像データ１１７が、列導体１６ａに供給される。画素制御信号１３２がローであり、その結果、ＴＦＴ５７およびＴＦＴ５３のゲートが、スイッチオフされ、一方で、ｐ型ＴＦＴ５２のゲートが、スイッチオンされる。ＴＦＴ５７のゲートがスイッチオフされていることにより、ＣＭＯＳインバータ回路７０の電源接続が、列導体１６から分離され、したがって、ＣＭＯＳインバータ回路７０の存在は、列導体１６にデータが供給されている際にパネルの動作に影響を及ぼさない。ＴＦＴ５３のゲートがスイッチオフされていることにより、ＣＭＯＳインバータ回路７０からのどのような出力も、画素電極１８から分離される。ｐ型ＴＦＴ５２のゲートがスイッチオンされていることにより、画像データ信号１１７が、画素選択ＴＦＴ１２のソースに通される。よって、画素選択ＴＦＴ１２のゲートが、行導体１４に印加される選択信号によってスイッチオンされた場合に、画像データ信号１１７が、画素選択ＴＦＴ１２を介して、画素電極１８に通される。
【００６６】
上述の実施形態のように、１つの所定の列導体に、２つの電源電圧のうちの１つ、すなわちＶ１またはＶ２のいずれかが割り当てられ、換言すると、交互の列導体の第１のセットの、各列導体１６ａにＶ１が割り当てられ、一方で、交互の列導体の第２のセットの、各列導体１６ｂにＶ２が割り当てられる。しかしながら、本発明が、液晶ディスプレイに適用される場合、特定の列導体に印加される電源電圧を、周期的に交互に切り替えることが望ましいかもしれない。例えば、連続する期間において、電源電圧が、所定の列導体１６（すなわち１６ａまたは１６ｂ）に印加される場合、電圧をＶ１とＶ２の間で交互に切り替えることが望ましいかもしれない。このことの利点は、電力期間１３０の間の平均の列電圧が、次いで、データ期間１４０の間の平均の列電圧と同様となる、ということである。これは、列導体１６の周りの電界から生じる潜在的なクロストーク効果の結果として、表示画像に人為的影響（artefact）を生じさせる可能性が低い。これは、第２の実施形態において実施され、第２の実施形態は、図６を参照して以下に述べられる違いを除くと、上述の第１の実施形態と同一である。
【００６７】
図６は、第２の実施形態の画素の画素アレイの３×３部分を示す回路図である。ここで、便宜的に、特定の要素は、先の各図と同一の参照番号で示されているが、細部が多いことから、明確さのために、図３および図４を参照して説明された構成要素の大部分は、そのように参照番号で示しておらず、しかしこれらは、同じ形で描かれているため、明確に理解することができる。
【００６８】
第２の実施形態のアレイは、ＣＭＯＳインバータ７０への電源接続が、画素の列において１つ下がるごと、および画素の行に沿って１つ進むごとに交互にされるという点が（第１の実施形態と比べて）変更されており、これに対して、第１の実施形態では、ＣＭＯＳインバータ回路７０への電源接続が、画素の行に沿って１つ進むごとに交互にされ、画素の列において１つ下がるごとには交互にされない。
【００６９】
このことを、ここで図６を参照して、より詳細に説明する。図６において、上の行の３つの画素が、再び、それぞれ画素１０ａ、１０ｂおよび１０ｃとして示されている。さらに、中央の行の３つの画素が、それぞれ画素１０ｄ、１０ｅおよび１０ｆとして示されている。画素１０ａのＴＦＴ５５は、再びＴＦＴ５５ａとして、画素１０ａのｐ型ＴＦＴ５６は、再びｐ型ＴＦＴ５６ａとして、画素１０ｂのＴＦＴ５５は、再びＴＦＴ５５ｂとして、画素１０ｂのｐ型ＴＦＴ５６は、再びｐ型ＴＦＴ５６ｂとして示されている。さらに、画素１０ｄのＴＦＴ５５は、ＴＦＴ５５ｄとして、画素１０ｄのｐ型ＴＦＴ５６は、ｐ型ＴＦＴ５６ｄとして、画素１０ｅのＴＦＴ５５は、ＴＦＴ５５ｅとして、画素１０ｅのｐ型ＴＦＴ５６は、ｐ型ＴＦＴ５６ｅとして示されている。
【００７０】
第１の実施形態と同様に、隣接する画素において、ＴＦＴ５５およびｐ型ＴＦＴ５６は、転置されており、すなわち、画素１０ａでは、図３、図４および図６の回路図形式で示されるように、ＴＦＴ５５ａは、ｐ型ＴＦＴ５６ａの左側にあるのに対し、画素１０ｂでは、ＴＦＴ５５ｂは、回路図形式において、ｐ型ＴＦＴ５６ｂの右側にある。同様に、画素１０ｄでは、図３、図４および図６の回路図形式で示されるように、ＴＦＴ５５ｄは、ｐ型ＴＦＴ５６ｄの右側にあるのに対し、画素１０ｅでは、ＴＦＴ５５ｅは、回路図形式において、ｐ型ＴＦＴ５６ｅの左側にある（すなわち、両方の行において、ＣＭＯＳインバータ回路７０への電源接続が、画素の行に沿って１つ進むごとに交互にされる）。
【００７１】
しかしながら、第２の実施形態においては、ｐ型ＴＦＴ５６に関連したＴＦＴ５５の配置は、列方向に隣接する画素において、ＴＦＴ５５およびｐ型ＴＦＴ５６が転置される、すなわち、ＣＭＯＳインバータ回路７０への電源接続が、画素の行に沿って１つ進むごとに交互にされることに加えて、画素の列において１つ下がるごとにも交互にされる、というように構成される。例えば、図６の画素の第１列について考えると、画素１０ａでは、図３、図４および図６の回路図形式で示されるように、ＴＦＴ５５ａは、ｐ型ＴＦＴ５６ａの左側にあるのに対し、画素１０ｄでは、ＴＦＴ５５ｄは、図３、図４および図６の回路図形式で示されるように、ｐ型ＴＦＴ５６ｄの右側にある。そして同様に、例えば、図６の画素の第２列について考えると、画素１０ｂでは、ＴＦＴ５５ｂは、回路図形式において、ｐ型ＴＦＴ５６ｂの右側にあるのに対し、画素１０ｅでは、ＴＦＴ５５ｅは、回路図形式において、ｐ型ＴＦＴ５６ｅの左側にある。
【００７２】
この第２の実施形態の配置によって、特定の画素の行への制御信号は、列電極における電源電圧が、この特定の画素の行に対して適切である（すなわち、Ｖ２でなくＶ１、またはその逆）場合にのみ、ハイレベルに上げられる。
【００７３】
上述の実施形態において、画素相互接続ライン６６を用いて、ＴＦＴ５７の使用が、２つの画素の間で反復すなわち共有される。しかしながら、他の実施形態においては、画素相互接続ラインが除去され、その代わりに、第２の分離ＴＦＴが、各画素に設けられる。図７は、このような実施形態の画素１０を示しており、先の各図と同様の要素は、同一の参照番号で示されている。画素１０は、先に述べた分離ＴＦＴ５７に加えて、さらなる分離ＴＦＴ５８を備える。
【００７４】
上述の実施形態において、ＴＦＴ５７、ｐ型ＴＦＴ５２およびＴＦＴ５３のゲートは、すべて、画素制御ラインに接続され、ｐ型ＴＦＴ５２が、ｐ型であり、他の２つのＴＦＴがｎ型であることにより、制御信号がハイである場合に、ｎ型ＴＦＴ５３，５７がオンにされ、制御信号がローである場合に、ｐ型ＴＦＴがオンにされる。他の実施形態においては、ＴＦＴタイプを逆にしてもよい。すなわち、ＴＦＴ５２を、ｎ型で形成し、ＴＦＴ５３，５７を、ｐ型で形成し、次いで、反対の意図の制御信号が使用され、すなわち、ＴＦＴ５３，５７をオンにする場合は、制御信号がローに設定され、ＴＦＴ５２をオンにする場合は、制御信号がハイに設定される。
【００７５】
上述の実施形態において、特定のＣＭＯＳインバータ回路７０を含む、特定のリフレッシュ回路が使用される。しかしながら、他の実施形態においては、国際特許出願第０３／００７２８６号に記載されるもののいずれかを含む、他のリフレッシュ回路、またはそれらと類似のラインに沿って動作する他の回路、あるいは実際に、任意の適切なリフレッシュ回路を、代わりに使用してもよい。実際に、他の実施形態においては、リフレッシュ回路以外の画素内回路を、そのようなリフレッシュ回路の代わりに、またはそれに追加して含んでもよく、ここで導体列は、このような回路向けの電源電圧、および画像データ入力の両方を、時間的に多重分離（time-multiplexed）させて画素に供給するために使用される。この他の回路は、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳまたは任意の他の適切な技術としてもよい。
【００７６】
上述の実施形態のそれぞれにおいて、アクティブマトリックスアレイ装置は、画素のアレイを備えるディスプレイ装置であり、より詳しくは、液晶ディスプレイ装置である。しかしながら、任意の他の適切なディスプレイタイプ、例えばアクティブマトリックス電子発光ディスプレイ装置を、他の実施形態において実現してもよい。
【００７７】
さらに、他の実施形態は、例えばアクティブマトリックスセンサ、または組み合わされたディスプレイ／センサなどの、ディスプレイ以外のアクティブマトリックスアレイ装置を含む。センサアレイの場合、列導体は、センサ素子からのセンサデータの出力、およびセンサ素子と関連する回路への電源電圧の供給の両方に、時間的に多重分離（time-multiplexed）させて使用することができる。
【図面の簡単な説明】
【００７８】
【図１】図１は、本発明の第１の実施形態が実施される、アクティブマトリックス液晶ディスプレイ装置の概略図である。
【図２】図２は、図１のディスプレイ装置の液晶パネルの概略図である。
【図３】図３は、図２の液晶パネルの画素の回路図である。
【図４】図４は、図３の回路図の詳細を、３×３の画素のアレイについて示す回路図である。
【図５】図５は、図２の液晶パネルの動作において印加される様々な波形および信号を、量的に示している。
【図６】図６は、画素アレイの３×３の部分を示す回路図である。
【図７】図７は、２つの分離ＴＦＴを備える画素の回路図である。
【図１】
2007530983.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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2007530983.tif 000011