(57)【要約】デジタルＤＣ−ＤＣコンバータは、Ａ／Ｄ変換よりも１次デルタ−シグマモ変調を用いて実現される。このＤＣ−ＤＣコンバータにおいて、ＰＷＭ発生器210は、入力されるＰＷＭ信号に応じて入力される直流電圧Ｖinを予め設定された大きさの直流電圧に変換する。コンバータ220は、ＰＷＭ発生部210から出力される直流電圧を予め設定された電圧に変換する。デルタ−シグマ変調部230は、コンバータ220の出力電圧Ｖoutに相当するフィードバック電圧Ｖfdを、予め設定された基準電圧Ｖrefに応じて１ビットのデジタル電圧Ｖoに変換する。カウンタ240は、デルタ−シグマ変調部230の１ビットデジタル電圧Ｖoに含まれたロジック１をカウントする。ディレー制御部250は、カウンター240によってカウントされたロジック１の個数に応じて高レベルの遅延時間を制御し、この制御された高レベル遅延時間を有するＰＷＭ信号をＰＷＭ発生器210に出力する。【特許請求の範囲】
【請求項１】
デジタル変調を用いるデジタルＤＣ−ＤＣコンバータにおいて、
ＰＷＭ入力信号に応じて直流入力電圧を予め設定された大きさの直流電圧に変換するＰＷＭ発生部と、
このＰＷＭ発生部からの直流出力電圧を予め設定された電圧に変換するコンバータ部と、
このコンバータ部の出力電圧に相当するフィードバック電圧を、予め設定された基準電圧に応じて１ビットのデジタル電圧に変換するデルタ−シグマ変調部と、
前記デルタ−シグマ変調部の１ビットデジタル電圧に含まれたロジック１を定められたバイト単位でカウントするカウンタと、
このカウンタによってカウントされたロジック１の個数に応じて高レベルの遅延時間を制御し、この制御された高レベル遅延時間を有するＰＷＭ信号を、前記ＰＷＭ発生部に出力するディレー制御部と、
を含むことを特徴とするデジタルＤＣ−ＤＣコンバータ。
【請求項２】
前記デルタ−シグマ変調部は、２相を有する、第１、第２のノンオーバーラッピング・クロック信号に応じてスイッチングされ、Ｄ／Ａコンバータのフィードバック電圧及び出力電圧をそれぞれサンプリングするスイッチドキャパシタ部と、
このスイッチドキャパシタ部によってサンプリングされた電圧を積分する積分器と、
この積分器からの出力電圧を予め設定された基準電圧と比較して、ロジック１または０を有する１ビットデジタル電圧を出力する比較器と、
この比較器から出力されるデジタル電圧のロジック状態に応じて、前記比較器２３３から出力されるデジタル電圧を予め設定されたアナログ電圧に変換し、前記スイッチドキャパシタ部に出力するＤ／Ａ変換部と、
を含むことを特徴とする請求項１に記載のデジタルＤＣ−ＤＣコンバータ。
【請求項３】
前記スイッチドキャパシタ部は、
キャパシタを前記スイッチドキャパシタ部の入力端に選択的に接続して、前記入力端を介して前記フィードバック電圧を受け入れるために、前記第１クロック信号に応じて切換える第１スィッチと、
前記キャパシタを介して前記第１スィッチと接続され、前記キャパシタを前記基準電圧選択的に接続するために、前記第１クロック信号に応じて切換える第２スィッチと、
前記第１スィッチとキャパシタとの接続ノードと、前記Ｄ／Ａコンバータ部の出力とを選択的に接続するために、前記第２クロック信号に応じて切換える第３スィッチと、
前記積分器に接続される前記スイッチドキャパシタ部の出力端に、前記キャパシタを選択的に接続するために、前記第２クロック信号に応じて切換える第４スイッチと、
を含むことを特徴とする請求項２に記載のデジタルＤＣ−ＤＣコンバータ。
【請求項４】
前記Ｄ／Ａ変換部は、前記比較器から出力されるデジタル電圧のロジック状態が１である場合、前記デジタル電圧を予め設定された負のアナログ電圧に変換して、この負のアナログ電圧を前記スイッチドキャパシタ部に出力し、前記比較器から出力されるデジタル電圧のロジック状態が０である場合、前記デジタル電圧を予め設定された正のアナログ電圧に変換して、この正のアナログ電圧を前記スイッチドキャパシタ部に出力するように変換することを特徴とする請求項２に記載のデジタルＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル変調を用いるデジタルＤＣ−ＤＣコンバータに関するもので、特に、Ａ／Ｄ変換の代わりに、１次デルタ−シグマ変調を用いて実現するデジタルＤＣ−ＤＣ コンバータに関する。これにより、全体回路においてアナログ回路の比重を減らしデジタル回路の比重を増加させ、全体回路を単純化させることが可能となり、かつ設計が容易であり、その結果、効率性を向上させることができる。
【背景技術】
【０００２】
一般的に作動させるために、現在使用している全ての電子製品は、一定の電源を必要としている。ＤＣ／ＤＣコンバータは、ＶＬＳＩ（大規模集積回路）システム、システムオンチップなどの殆ど全ての回路に一定のＤＣ電圧を供給するのに用いられる。
【０００３】
このようなデジタルＤＣ／ＤＣコンバータでは、出力端から発生するアナログ信号をデジタル信号に変換させた後、予め設定された基準出力電圧と比較して出力電圧を所望のレベルに調節する。このような機能を行うために、図１に示すようなデジタルＰＷＭ（ハルス幅変調）制御器を使用する。
【０００４】
図１は、従来のデジタルＤＣ／ＤＣコンバータの構成図である。図１を参照すると、従来のデジタルＤＣ／ＤＣコンバータは、ＰＷＭ方式のデジタルコンバータであって、これは、パワースイッチング部１１０、整流部１２０、Ａ／Ｄコンバータ１３０、アップ／ダウン判別部１４０、及びＰＷＭデュティー制御部１５０を含んでいる。パワースイッチング部１１０は、入力されるスイッチング信号に応じて、入力電圧（Ｖｉｎ）をオン／オフの切換を行い、整流部１２０は、パワースイッチング部１１０から出力される電圧を整流する。Ａ／Ｄコンバータ１３０は、整流部１２０から出力されるアナログ出力電圧（Ｖｏｕｔ）をデジタル信号に変換する。アップ／ダウン判別部１４０は、Ａ／Ｄコンバータ１３０からのデジタル信号に基づいて、デュティーアップ／ダウンを決定する。また、ＰＷＭデュティー制御部１５０は、デュティー判別部１４０の判断信号に基づいてデュティー制御のためにパワースイッチング部１１０のスイッチング動作を制御する。
【０００５】
従来のＤＣ／ＤＣコンバータは、フラッシュＡＤコンバータを使用したデジタル方式で、出力電圧と基準電圧を比較して、デジタルＤＣ−ＤＣコンバータの出力電圧（Ｖｏｕｔ）を調節する。
【０００６】
このようなＤＣ／ＤＣコンバータの出力電圧（Ｖｏｕｔ）は、アナログであるので、アップ／ダウン判別部及びＰＷＭデュティー制御部などのデジタルコンポーネントとのインターフェースのために ＡＤコンバータ１３０が使用される。ここで、上記ＡＤコンバータは、フラッシュＡＤコンバータが主に使用される。
【０００７】
かかる従来のデジタルＤＣ／ＤＣコンバータは、フラッシュＡＤコンバータが複雑なアナログ回路設計が必要されるため、回路及び回路設計が複雑であるという問題点だけでなく、さらに電力損失も大きいという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
それゆえ、本発明は、上記の問題点を解決するために提案されたもので、その目的は、Ａ／Ｄ変換方式の代りに、１次デルタ−シグマ変調を用いるデジタルＤＣ−ＤＣコンバータを提供することである。これにより、全体回路においてアナログ回路の比重を減らしデジタル回路の比重を増加させ、全体回路を単純化させることができ、かつ設計が容易であり、その結果、効率性を向上させることのできる。
【課題を解決するための手段】
【０００９】
上記目的及び他の目的を達成するために、本発明は、デジタル変調を用いるデジタルＤＣ−ＤＣコンバータにおいて、ＰＷＭ入力信号に応じて直流入力電圧を予め設定された大きさの直流電圧に変換するＰＷＭ発生部と、このＰＷＭ発生部からの直流出力電圧を予め設定された電圧に変換するコンバータ部と、このコンバータ部の出力電圧に相当するフィードバック電圧を、予め設定された基準電圧に応じて１ビットのデジタル電圧に変換するデルタ−シグマ変調部と、前記デルタ−シグマ変調部の１ビットデジタル電圧に含まれたロジック１を定められたバイト単位でカウントするカウンタと、このカウンタによってカウントされたロジック１の個数に応じて高レベルの遅延時間を制御し、この制御された高レベル遅延時間を有するＰＷＭ信号を、前記ＰＷＭ発生部に出力するディレー制御部と、を含むことを特徴としている。
【発明の効果】
【００１０】
本発明の、デジタル変調を用いるデジタルＤＣ−ＤＣコンバータにおいて、Ａ／Ｄ変換方式の代りに、１次デルタ−シグマ変調を適用して実現することによって、全体回路においてアナログ回路の比重を減らしてデジタル回路の比重を増加させ、全体回路を単純化させることができ、かつ設計が容易であり、これにより効率性を向上させることのできる効果がある。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の好ましい実施形態を添付した図面を参照して詳しく説明する。本発明に参照された図面において、実質的に同じ構成と機能を有する構成要素等は、同じ符号を付す。
【００１２】
図２は、本発明によるデジタルＤＣ／ＤＣコンバータの構成図である。図２を参照すると、本発明によるデジタルＤＣ／ＤＣコンバータは、ＰＷＭ発生部２１０、コンバータ２２０、デルタ−シグマ変調部２３０、カウンタ２４０、及びディレー制御部２５０を含んでいる。ＰＷＭ発生部２１０は、入力されるＰＷＭ信号に応じて、入力される直流電圧を予め設定された大きさの直流電圧に変換する。コンバータ２２０は、ＰＷＭ発生部２１０から出力される直流電圧を予め設定された電圧に変換する。デルタ−シグマ変調部２３０は、コンバータ２２０の出力電圧（Ｖｏｕｔ）に相当するフィードバック電圧（Ｖｆｄ）を、予め設定された基準電圧（Ｖｒｅｆ）に応じて１ビットのデジタル電圧（Ｖｏ）に変換する。カウンタ２４０は、デルタ−シグマ変調部２３０の１ビットデジタル電圧（Ｖｏ）に含まれたロジック１を定められたバイト単位でカウントする。ディレー制御部２５０は、カウンタ２４０によってカウントされたロジック１の個数に応じて高レベルの遅延時間を制御し、この制御された高レベル遅延時間を有するＰＷＭ信号をＰＷＭ発生部２１０に出力する。
【００１３】
図３は、図２の１次デルタ−シグマ変調部２３０の回路図である。図３を参照すると、上記デルタ−シグマ変調部２３０は、スイッチドキャパシタ部２３１、積分器２３２、比較器２３３、及びＤ／Ａ変換部２３４とを含む。スイッチドキャパシタ部２３１は、２相を有する、第１、第２のノンオーバーラッピング・クロック信号（ＳＣ１、ＳＣ２）に応じてスイッチングされ、上記のフィードバック電圧（Ｖｆｄ）及びＤ／Ａ変換部２３４へ入力される出力電圧（ＶＡ）をそれぞれサンプリングする。積分器２３２は、スイッチドキャパシタ部２３２によってサンプリングされた電圧を積分する。比較器２３３は、積分器２３２からの電圧を予め設定された基準電圧（Ｖｒｅｆ）と比較してロジック１または０の状態を有する１ビットデジタル電圧（Ｖｏ）を出力する。Ｄ／Ａ変換部２３４は、比較器２３３から出力されるデジタル電圧（Ｖｏ）のロジック状態に応じて、比較器２３３から出力されるデジタル電圧（Ｖｏ）を予め設定されたアナログ電圧（ＶＡ）に変換し、上記スイッチドキャパシタ部２３１に出力する。
【００１４】
デルタ−シグマ変調部２３０は、「１」または「０」の１ビットデジタル電圧を出力する１次デルタ−シグマ変調部で実現され、入力されるアナログ電圧をデジタル電圧に変換する１ビットＡ／Ｄコンバータと同じ機能を行うようになる。
【００１５】
図４は、本発明による２相を有する、第１、第２のノンオーバーラッピング・クロック信号の波形図であって、第１クロック信号（ＳＣ１）は、５０％より低いデュティー比を有するパルスであり、第２クロック信号（ＳＣ２）は、第１クロック信号（ＳＣ１）のロー状態で高レベルを有する５０％より低いデュティー比を有し、第１クロック信号（ＳＣ１）とオーバーラップされない。
【００１６】
図３に示すように、スイッチドキャパシタ部２３１は、キャパシタ（Ｃ１）、第１スイッチ（ＳＷ１）、第２スイッチ（ＳＷ２）、第３スイッチ（ＳＷ３）、及び第４スイッチ（ＳＷ４）を含む。第１スイッチ（ＳＷ１）は、フィードバック電圧（Ｖｆｄ）の入力端との接続を第１クロック信号（ＳＣ１）に応じて切換える。第２スイッチ（ＳＷ２）は、第１スイッチ（ＳＷ１）にキャパシタ（Ｃ１）を介して接続され、基準電圧（Ｖｒｅｆ）との接続を第１クロック信号（ＳＣ１）に応じて切換える。第３スイッチ（ＳＷ３）は、Ｄ／Ａ変換部２３４の出力と第１スイッチ（ＳＷ１）とキャパシタ（Ｃ１）の接続ノードとの連結を、第２クロック信号（ＳＣ２）に応じて切換える。第４スイッチ（ＳＷ４）は、キャパシタ（Ｃ１）を介して積分器２３２に接続された出力端を、第２クロック信号（ＳＣ２）に応じて切換える。
【００１７】
Ｄ／Ａ変換部２３４は、比較器２３３から出力されるデジタル電圧（Ｖｏ）のロジック状態が１である場合、比較器２３３から出力されるデジタル電圧（Ｖｏ）を予め設定された負のアナログ電圧（−ＶＡ）に変換して、この負のアナログ電圧をスイッチドキャパシタ部２３１に出力し、また、比較器２３３から出力されるデジタル電圧（Ｖｏ）のロジック状態が０である場合、比較器２３３から出力されるデジタル電圧（Ｖｏ）を予め設定された正のアナログ電圧（+ＶＡ）に変換し、この正のアナログ電圧をスイッチドキャパシタ部２３１に出力する。
【００１８】
以下、本発明のデジタルＤＣ−ＤＣコンバータの作用及び効果は、図面を参照して以下で詳細に説明する。
【００１９】
図２を参照すると、本発明のデジタルＤＣ−ＤＣコンバータのＰＷＭ発生部２１０は、入力されるＰＷＭ信号に応じて入力される直流電圧（Ｖｉｎ）を予め設定された大きさの直流電圧に変換するが、ここで、ＰＷＭ 信号によって内部のパワースイッチがオンまたはオフとなり、この内部のパワースイッチのオンまたはオフ動作によって直流電圧（Ｖｉｎ）が予め設定された大きさの直流（ＤＣ）電圧に変換される。
【００２０】
その後、本発明のコンバータ２２０は、ＰＷＭ発生部２１０から出力される直流電圧を予め設定された電圧に変換するが、例えば、コンバータ２２０は、バック(buck)コンバータまたはブースト(boost)コンバータで実現でき、バックコンバータの場合、ＰＷＭ発生部２１０から出力される直流電圧を予め設定された電圧に低下させ、一方、ブーストコンバータの場合、ＰＷＭ発生部２１０から出力される直流電圧を予め設定された電圧に昇圧する。
【００２１】
その後、本発明のデルタ−シグマ変調部２３０は、コンバータ２２０の出力電圧（Ｖｏｕｔ）に相当するフィードバック電圧（Ｖｆｄ）を、予め設定された基準電圧（Ｖｒｅｆ）に応じて１ビットのデジタル電圧（Ｖｏ）に変換するが、これについては、図３及び図４を参照して詳しく説明する。
【００２２】
図３及び図４を参照すると、デルタ−シグマ変調部２３０のスイッチドキャパシタ部２３１は、２相を有する、第１、第２のノンオーバーラッピング・クロック信号（ＳＣ１、ＳＣ２）に応じてスイッチングされ、フィードバック電圧（Ｖｆｄ）及び入力される出力電圧（ＶＡ）をそれぞれサンプリングして積分器２３２に出力する。
【００２３】
スイッチドキャパシタ部２３１については、以下において、より具体的に説明する。
図４に示すように、第１クロック信号（ＳＣ１）と第２クロック信号（ＳＣ２）の各々は、高レベル及び低レベルからなる２相を有し、第１クロック信号（ＳＣ１）と第２クロック信号（ＳＣ２）は、互いに高レベル同士または低レベル同士に重ならない、ノンオーバーラップの関係にある。
【００２４】
第１スイッチ（ＳＷ１）及び第２スイッチ（ＳＷ２）は、第１クロック信号（ＳＣ１）によって、ターンオンされ、その結果、スイッチドキャパシタ部２３１は、サンプリングモードにおいて動作し、入力された電圧をサンプリングする。第３スイッチ（ＳＷ３）及び第４スイッチ（ＳＷ４）は、第２クロック信号（ＳＣ２）に応じて、ターンオンされ、その結果、スイッチドキャパシタ部２３１は、積分モードで動作し、サンプリングされた電圧を積分器２３２に送り、このサンプリングされた電圧が積分器２３２において積分される。
【００２５】
先ず、第１スイッチ（ＳＷ１）及び第２スイッチ（ＳＷ２）が、第１クロック信号（ＳＣ１）によってターンオンされている間、第３スイッチ（ＳＷ３）及び第４スイッチ（ＳＷ４）は、オフとなる。この際、スイッチドキャパシタ部２３１がサンプリングモードで動作し、キャパシタ（Ｃ１）を介してフィードバック電圧（Ｖｆｄ）が印加される間に、積分器２３２のキャパシタ（Ｃ２）は、ホールド状態にある。
【００２６】
その後、第３スイッチ（ＳＷ３）及び第４スイッチ（ＳＷ４）が、第２クロック信号（ＳＣ２）によってターンオンされている間、第１スイッチ（ＳＷ１） 及び第２スイッチ（ＳＷ２）は、オフとなる。この際、スイッチドキャパシタ部２３１が積分モードに動作し、キャパシタ（Ｃ１）に保存されている電荷が積分器２３２のキャパシタ（Ｃ２）に流れるようになる。
【００２７】
積分器２３２は、スイッチドキャパシタ部２３２によってサンプリングされた電圧を積分し比較器２３３に出力する。
【００２８】
比較器２３３は、１ビットの比較器として実現でき、これは、積分器２３２からのアナログ電圧をデジタル電圧に変換する。即ち、積分器２３２からの電圧が予め設定された基準電圧（Ｖｒｅｆ）より大きい場合は、ロジック「１」の状態を出力し、また、積分器２３２からの電圧が予め設定された基準電圧（Ｖｒｅｆ）より小さい場合は、ロジック「０」の状態を出力する。これにより、比較器２３３は、ロジック１または０の状態を有する１ビットデジタル電圧（Ｖｏ）を出力する。
【００２９】
Ｄ／Ａ変換部２３４は、比較器２３３から出力されるデジタル電圧（Ｖｏ）のロジック状態に応じて、比較器２３３から出力されるデジタル電圧（Ｖｏ）を予め設定されたアナログ電圧（ＶＡ）に変換し、スイッチドキャパシタ部２３１に出力する。
【００３０】
特に、比較器２３３から出力されるデジタル電圧（Ｖｏ）のロジック状態が１である場合、Ｄ／Ａ変換部２３４は、比較器２３３から出力されるデジタル電圧（Ｖｏ）を予め設定された負のアナログ電圧（−ＶＡ）に変換して、スイッチドキャパシタ部２３１に出力する。また、比較器２３３から出力されるデジタル電圧（Ｖｏ）のロジック状態が０である場合、Ｄ／Ａ変換部２３４は、比較器２３３から出力されるデジタル電圧（Ｖｏ）を予め設定された正のアナログ電圧（+ＶＡ）に変換して、スイッチドキャパシタ部２３１に出力する。
【００３１】
また、図２を参照すると、本発明のカウンタ２４０は、デルタ−シグマ変調部２３０の１ビットデジタル電圧（Ｖｏ）に含まれたロジック１を定められたバイト単位にカウントする。例えば、デルタ−シグマ変調部２３０の出力が８ビットの１,０,１,０,１,０,１,０であり、ロジック１に該当する電圧が３Ｖで、ロジック０に該当する電圧が０Ｖであると、デルタ−シグマ変調部２３０の出力に該当するアナログ電圧は、下記の式１のようになる。
【００３２】
（式１）
(１＋０＋１＋０＋１＋０＋１＋０)×３Ｖ／８（ビット）＝１２／８＝１.５Ｖ
【００３３】
また、デルタ−シグマ変調部２３０の出力が８ビットの１,０,０,０,１,０,１,０であると、デルタ−シグマ変調部２３０の出力に該当するアナログ電圧は、下記の式２のようになる。
【００３４】
（式２）
(１＋０＋０＋０＋１＋０＋１＋０)×３Ｖ／８（ビット）＝９／８＝１.１２５Ｖ
【００３５】
本発明のデルタ−シグマ変調部２３０の入力電圧は、基準電圧（Ｖｒｅｆ）に近くなると、「１,０,１,０...」のパターンが繰り返して現れる。これと異なり、デルタ−シグマ変調部２３０の入力電圧が基準電圧（Ｖｒｅｆ）より大きくなると、パターン中に１が多くなるようになり、一方に基準電圧（Ｖｒｅｆ）より小さくなると、パターン中に０が多くなるようになる。
【００３６】
その後、本発明のディレー制御部２５０は、カウンタ２４０によってカウントされたロジック１の数に応じて高レベルの遅延時間を制御し、この制御された高レベル遅延時間を有するＰＷＭ信号をＰＷＭ発生部２１０に出力する。
【００３７】
図５は、本発明によるＤＣ／ＤＣコンバータの固定基準電圧−出力電圧の特性図である。図５は、基準電圧（Ｖｒｅｆ）を０．５Ｖとした本発明のＤＣ−ＤＣコンバータに対するシミュレーションの結果を示す画面である。図５を参照すると、従来のデジタルコンバータと比較して、本発明のＤＣ／ＤＣコンバータによる出力電圧（Ｖｏｕｔ）が殆どオーバーシュートされることなく０.５Ｖに直ちに安定化されることを示している。
【００３８】
図６bは、基準電圧（Ｖｒｅｆ）が図６aに示すように変化したときの、本発明によるＤＣ／ＤＣコンバータの可変基準電圧−出力電圧の特性図である。図６a及び図６ｂは、基準電圧（Ｖｒｅｆ）が急激に変化した際にも本発明のデジタルＤＣ−ＤＣコンバータがどれほど安定的に基準電圧（Ｖｒｅｆ）に応答し動作するかを確認するためのシミュレーションの結果を示す。図６ａを参照すると、基準電圧（Ｖｒｅｆ）を１.０Ｖから１.５Ｖ、さらに１.２Ｖに変化させても、図６ｂに示すように、本発明のデジタルコンバータの出力電圧（Ｖｏｕｔ）は急激な基準電圧（Ｖｒｅｆ）の変化にも基準電圧（Ｖｒｅｆ）を追従して非常に安定的に動作していることが分かる。
【００３９】
上述したように、本発明のデジタルＤＣ−ＤＣコンバータによれば、出力電圧（Ｖｏｕｔ）が基準低圧（Ｖｒｅｆ）より大きい場合、デルタ−シグマ変調部２３０は、ロジック１の数をより多く有するデジタル電圧信号を出力し、逆に、出力電圧（Ｖｏｕｔ）が基準電圧（Ｖｒｅｆ）より小さい場合、デルタ−シグマ変調部２３０は、ロジック０の数をより多く有するデジタル電圧信号を出力し、その結果、カウンタ２４０は、ロジック１の個数を少なくカウントする。デジタルＤＣ−ＤＣコンバータは、こうした動作を繰り返しながら、基準電圧（Ｖｒｅｆ）に一致するように出力電圧（Ｖｏｕｔ）を発生させることができ、システムに安定的な電圧供給が可能となる。
【００４０】
上記記載から明らかなように、本発明は、１次デルタ−シグマ変調を用いて実行されるデジタル変調方式のデジタルＤＣ−ＤＣコンバータを提供し、この結果、アナログ回路の比重を減らして、デジタルＤＣ−ＤＣコンバータの全体回路におけるデジタル回路の比重を増加させ、これにより全体回路を単純化され、かつ設計が容易であり、そして、デジタルＤＣ−ＤＣコンバータの効率性を向上する。
【００４１】
本発明の好ましい実施形態を例示的に説明してきたが、当業者には、添付する特許請求の範囲に開示されたような本発明の範囲及び本発明の技術的思想から逸脱しないで、種々の変更、付加、及び置き換えが可能であることは、明らかであろう。
【図面の簡単な説明】
【００４２】
【図１】従来のデジタルＤＣ／ＤＣコンバータの構成図である。
【図２】本発明によるデジタルＤＣ／ＤＣコンバータの構成図である。
【図３】図２の１次デルタ−シグマ変調部の回路図である。
【図４】本発明によるノンオーバーラッピング２相を有する第１、第２クロック信号の波形図である。
【図５】本発明によるＤＣ／ＤＣコンバータの固定基準電圧−出力電圧の特性図である。
【図６】６aおよび６ｂは、本発明によるＤＣ／ＤＣコンバータの可変基準電圧−出力電圧の特性図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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