(57)【要約】集積回路（ＩＣ）を製造する方法は、歪みシリコン（ＳＭＯＳ）基板（２０）を使用する。基板（２０）は、層中に応力を引き起こすべく、基層中のトレンチ（３６）を利用する。この基板は、シリコンを含むことができる。トレンチは（３６）は、シリコン・オン・インシュレータ（ＳＯＩ）ウェーハのバルク基板または基層の裏面にピラー（３５）を定義する。
2007513517.tif 000002
【特許請求の範囲】
【請求項１】
基層を形成するステップと、
前記基層上に絶縁層を形成するステップと、
前記絶縁層上に半導体層を形成するステップと、
前記基層中に複数のピラーを形成するステップと、を含む、
歪み層を含んだ集積回路基板を製造する方法。
【請求項２】
前記ピラーに関連するアパーチャ中に圧縮材料を提供するステップをさらに含む、請求項１記載の方法。
【請求項３】
前記基層に到達するまで前記圧縮材料をプレーナ化するステップをさらに含む、請求項２記載の方法。
【請求項４】
前記ピラーは、２０００Åから３０００Åの幅を有している、請求項１ないし３のいずれかの項記載の方法。
【請求項５】
前記圧縮材料は、窒化物を含む、請求項１ないし３のいずれかの項記載の方法。
【請求項６】
歪み層と、
前記歪み層の下の基層であって、前記歪み層中に応力を引き起こすトレンチを、前記歪み層と反対側に有する、基層と、を含む、
基板。
【請求項７】
前記歪み層は、歪みシリコンである、請求項６記載の基板。
【請求項８】
前記トレンチ中に圧縮材料をさらに含む、請求項６または７記載の基板。
【請求項９】
前記基層と前記歪み層の間の埋込酸化膜をさらに含む、請求項６または８記載の基板。
【請求項１０】
基層中に複数のトレンチをエッチングするステップと、
前記トレンチ中に圧縮材料を提供するステップと、を含む、
基層上に歪み半導体層を含む基板を製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して集積回路（ＩＣ）基板またはウェーハおよびＩＣ基板またはウェーハを製造するプロセスに関する。より詳しくは、本発明は、基板上の歪み半導体構造を形成する方法および歪み半導体構造または層に関する。
【背景技術】
【０００２】
歪み金属酸化膜半導体（ＳＭＯＳ）プロセスは、シリコンのキャリア移動度を増加させ、これによって、抵抗と電力消費を低減し、駆動電流、周波数レスポンスおよび処理速度を向上させることにより、トランジスタ（ＭＯＳＦＥＴ）性能を向上するのに利用される。歪みシリコンは一般的に、シリコンゲルマニウム基板または層上にシリコンの層を成長させることによって形成される。
【０００３】
一般的に、シリコンゲルマニウム基板に関連するシリコンゲルマニウム格子は、純粋なシリコン格子よりも広く間隔をあけて配置される。この間隔は、ゲルマニウムのパーセンテージが高くなるにつれてより広くなる。シリコン格子はより大きなシリコンゲルマニウム格子と整合する（aligns with）ので、引張歪みがシリコン層に生成される。実質的には、シリコン原子は互いに引き離される。
【０００４】
緩和シリコン（relaxed silicon）は、６つの等しい価電子帯を含む導電帯を有する。シリコンに引張歪みを与えることは、４つの価電子帯のエネルギーを増加させると共に、２つの価電子帯のエネルギーを減少させる。
量子効果の結果、より低いエネルギーバンドを電子が通り抜ける際、その重さが事実上３０パーセント以下に減少する（weigh 30 percent less）。
このように、より低いエネルギーバンドは電子の流れに与える抵抗がより少ない。
さらに、シリコン原子の核から電子が受ける振動エネルギーはより少ない。このことは、５００回から１０００回の割合（この割合は緩和シリコン中におけるよりも少ない。）で電子を分散させる。
その結果、歪みシリコン中のキャリア移動度は、緩和シリコンと比較して劇的に上昇し、電子について８０％以上、正孔（hole）について２０％以上の移動度を潜在的に上昇させる。１．５メガボルト／センチメートルの電界まで、移動度の上昇が続くことが分かっている。
これらの要因は、デバイスサイズをさらに縮小することなく、デバイス速度を３５％増加させることができ、または性能を低下させることなく、電力消費を２５％減少させることができると考えられる。
【０００５】
従来のＳＯＩ基板は、基層上の埋込酸化膜上の歪みシリコン層を含んでいる。この埋込酸化膜は、基層上のたい積を含む様々なプロセスで、または酸素で基層をドーピングすることによって形成することができる。
歪み半導体層は、シリコンゲルマニウム層を提供することによって形成することができる。このシリコンゲルマニウム層は、Si（1-x）Gex（ｘが約０．２であり、より一般的には０．１から０．３の範囲にある）の構成を有する。
シリコンゲルマニウム層は、シランおよびゲルマンを使用する化学蒸着法によって、たい積することができる。
シリコンゲルマニウム層の上側の大部分がほとんどまたは全てシリコンとなるように、たい積の際、ゲルマンの濃度が減少させることができる。
【０００６】
ＳＭＯＳプロセスにおけるゲルマニウムの使用は、ＩＣ構造、層および装置のゲルマニウム汚染問題を引き起こしてしまう可能性がある。
特に、ゲルマニウムのガス放出（outgassing）または外方拡散は、製造装置に関連する様々なコンポーネントや、処理したウェーハに関連する集積回路構造を汚染する場合がある。また、ゲルマニウムのガス放出は、薄膜の形成に悪影響を及ぼす可能性がある。
さらに、ゲルマニウム外方拡散は、ライナーの界面におけるゲルマニウムの蓄積またはたい積（パイルアップ）（pile-up）を引き起こす場合があり、これによりＳＴＩ構造についての信頼性の問題を引き起こしてしまう。
【０００７】
ゲルマニウムのガス放出は、シャロウトレンチ分離（ＳＴＩ）構造のライナーに関連する非常に高い温度と、ＨＣｌ雰囲気の環境において特に問題となり得る。例えば、従来のＳＴＩライナー酸化物プロセスは、ゲルマニウムのガス放出を促進する約１０００℃の温度を利用することがある。
【０００８】
したがって、ゲルマニウムを使用しないで形成することができる歪み半導体基板が必要とされている。
さらにまた、高品質のＳＭＯＳ基板を形成するプロセスが必要とされている。
さらに、歪み層のたい積を必要としないＳＭＯＳウェーハの形成方法が必要とされている。
また、ゲルマニウムのガス放出による悪い影響を受けにくい基板が必要とされている。
さらに、層の歪み特性の寿命を向上させ、および（または）増加させる、ウェハプロセスが必要とされている。
【発明の要約】
【０００９】
例示的な一実施形態は、集積回路基板を製造する方法に関する。この集積回路基板は、歪み層を含んでいる。
この方法は、基層を形成するステップと、基層上に絶縁層を形成するステップと、絶縁層上に半導体層を形成するステップとを含む。
この方法はさらに、基層中にピラー（柱）（pillar）を形成するステップを含んでいる。
【００１０】
さらに他の例示的な実施形態は、基層上に歪み半導体層を形成する方法に関する。この方法は、基層中にトレンチをエッチングするステップと、このトレンチ中に圧縮材料（compressive material）を提供するステップと、を含んでいる。
【００１１】
さらなる他の例示的な一実施形態は、基板に関する。この基板は、歪み層と、この歪みそうの下の基層を含んでいる。基層は、歪み層と反対側上にトレンチを有する。このトレンチが、歪み層中に応力を引き起こす。
【００１２】
例示的な実施形態は、添付の図面を参照して、以下の詳細な説明によりさらに理解することができるであろう。図面の類似の参照数字は類似の部分を示している。
【発明を実施するための最良の形態】
【００１３】
図１ないし図８は、歪みシリコン層のような歪み半導体層を形成するプロセスおよび基板を示している。これらの構造およびプロセスは、ゲルマニウムのドーピングを必要とすることなく利用できる。または、ゲルマニウムのドーピングと共に利用できる。
【００１４】
図１において、集積回路（ＩＣ）の一部分２０は、ウェーハ、またはＳＯＩ（semiconductor-on-insulator）基板のような基板の一部であり得る。
一部分２０は、プロセス１００（図７）で形成することができ、歪み金属酸化膜半導体（ＳＭＯＳ）アプリケーションであることが好ましい。
【００１５】
一部分２０は、歪み層５０、埋込酸化膜４０、および基層３０で構成された基板を含んでいる。
層５０は、ゲルマニウムを含むことができる。またはゲルマニウムを含む層上に提供することができる。
さらに、層３０の下に支持基板を形成することができる。
【００１６】
ある実施形態の一例においては、基層３０は、単一の結晶質シリコン層である。この層３０の厚みは、４００〜１０００ミクロンとすることができる。
埋込酸化膜４０の厚みは、５００〜２０００Åであり得る。
歪み層５０は、シリコンまたはシリコン／ゲルマニウム（１０〜３０％がゲルマニウム）であることが好ましい。層５０の厚みは、約５００Åであり得る。
【００１７】
層５０は、圧縮材料３４を含むトレンチ３６（図２）のセット３２による引張応力下にあることが好ましい。
ある実施形態の一例においては、トレンチ３６のセット３２は充てんされていない（empty）ものとすることができ、トレンチに関連する材料の欠如は、層５０における引張応力を減少させることとなる。
トレンチ３６のセット３２は、プラズマ化学気相成長法（ＰＥＣＶＤ）により生成される窒化シリコン（SiN）材料、金属、またはトレンチ３６のセット３２にたい積中またはたい積後に圧縮されるようになる他の材料、のような圧縮材料３４で充てんされることが好ましい。
トレンチ３６中における引張応力が望まれる場合には、圧縮応力を引き起こすプラズマ化学気相成長法（ＰＥＣＶＤ）により生成されるSiNの代わりに、熱形成された窒化シリコン（SiN）材料または低圧化学蒸着法（ＬＰＣＶＤ）SiN材料を使用することができる。
【００１８】
層３０についての圧縮応力は、層４０を通じて層５０に伝わる。一部分２０の圧縮層３０は、層４０および層５０を伸張する。
他の実施形態の一例においては、層４０がなく、層３０のすぐ上に層５０がある。さらに他の実施形態においては、層３０は、上面がアクティブ領域に使用されるバルク基板として機能し得る。この上面は、トレンチ３６のセット３２に関連する底面における圧縮負荷により、引張応力下にある。
【００１９】
ある実施形態の一例においては、トレンチ３６のセット３２は、層５０中のアクティブ領域のサイズに対応したものとなっている。
ある実施形態の一例においては、トレンチ３６のセット３２を定義するマスクとして、層５０上のアクティブ領域を定義するのに使用されたマスクと同じものを使用することができる。
トレンチ３６のいくつかを他のトレンチより大きくすることができる。例えば、所定の位置における小さなトレンチは、全ウェーハの均一性を維持するのに必要であり得る。
【００２０】
圧縮材料３４は、層３０の底面から層４０の方に約７００Åにわたり広がっていることが好ましい。
ある実施形態の一例のおいては、トレンチ３６のセット３２は、層４０までずっと広がる（例えばトレンチ３６は、層４０の底面まで達する）。
他の実施形態においては、トレンチ３６は、層３０の深さの７５％まで広がる。
トレンチ３６の深さは、５００〜７００ミクロンであることが好ましい。
トレンチ３６のセット３２が形成される前に、層４０、層５０、および層３０が一部分２０上に存在することが好ましい。
【００２１】
トレンチ３６は、５００ミクロンから２０００ミクロンの幅を有し、数ミクロンの長さを有することが好ましい。
トレンチ３６のセット３２は、テーパ形状を有することができる。例えば、トレンチ３６は、層４０に近づくにつれてより狭くなる部分を備える、台形の断面形状を有することができる。
ピラー３５のセット３３がトレンチ間の間に配置される場合、ピラー３５は、トレンチ３６の幅よりわずかに大きい幅を有することが好ましい。このピラー３５の長さはまた、トレンチ３６の長さよりもわずかに長いか、同じであり得る。
【００２２】
図７および図１ないし図３に関連して、以下、一部分２０の形成について記載する。
図２に示すように、フォトリソグラフィ・プロセスでトレンチ３６のセット３２をエッチングする。パッド酸化層およびシリコン窒化ハードマスクを使用して、トレンチ３６を形成することができる。
【００２３】
アクティブ層フォトリソグラフィマスクを使用して、トレンチ３６を定義することができる。
層５０の分離トレンチに対応する、このアクティブ層フォトリソグラフィマスクの領域は、ＩＣウェーハの裏側のトレンチ３６の位置と一致する。
【００２４】
トレンチ３６は、層４０の材料（例えば、二酸化シリコン）に関して層３０（例えばシリコン）に選択的なドライエッチングプロセスでエッチングされることが好ましい。トレンチ３６のセット３２は、ＩＣウェーハの層３０の裏面中にエッチングされる。
エッチングプロセスは、トレンチ３６の深さを決定すべく、時間が計られたエッチングプロセスとすることができる。あるいは、このエッチングプロセスは、層４０に到達し、層４０で停止するようになっていてもよい。トレンチ３６を形成するのに他のトレンチ形成プロセスを使用してもよい。
【００２５】
トレンチ３６のセット３２の形成は、ピラー３５のセット３３を層３０中に残す。ピラー３５は、層５０および層４０を層３０上に配置した後に形成される。ピラー３５は、層３０（例えばシリコン）と同じ材料で形成することが好ましい。
【００２６】
図３に示すように、プロセス１００のステップ１０４において、トレンチ３６（図２）を圧縮材料３８で充てんする。
圧縮材料（例えば窒化シリコンを含む圧縮材料）は、トレンチ３６を充てんし、次に、トレンチ３６に関連するピラー３５を互いの方に引っ張るように収縮することが好ましい。この圧縮材料は、その上にある層４０および層５０に引張歪みを提供する圧縮歪みを、層４０に生成する。
【００２７】
材料３８は、圧縮金属（compressive metal）または窒化物材料とすることができる。ある実施形態の一例においては、材料３８は、ＰＥＣＶＤ窒化シリコンである。
【００２８】
材料３８は、プラズマ化学気相成長法、またはスパッタリング蒸着によるように、共形層たい積プロセスでたい積することができる。
材料３８の厚みは、トレンチ３６の幅の２分の１以上、または２５０〜１０００Å以上であることが好ましい。
SiNについては、材料３８のたい積パラメータは、１０〜１０００ミリトルの圧力、１０〜１０００ＷのＲＦパワー、および１００〜５００℃の温度を使用する、シラン（SiH4）＋アンモニア（NH3）＋窒素（N2）であり得る。材料３８は、たい積後に自然に圧縮するのが好ましい。
【００２９】
図１に示すように、トレンチ３６のセット３２に関連するピラー３５のセット３３の間に材料３４を残すように、プロセス１００のステップ１０６において、材料３８（図３）をプレーナ化する。材料３８は、化学機械研磨プロセスまたは他のエッチングプロセスによりプレーナ化することができる。
【００３０】
図４に示すように、トレンチ３６のセット３２の形状は矩形とすることができる。
他の実施形態である図５によれば、材料３４を含むトレンチ３６の形状は、比較的１に近いアスペクト比を備えた四角または矩形である。
他の実施形態では、材料３４のパターンは、図６に示すように、層３０の側面および上面に関して傾斜して提供される。
【００３１】
ある実施形態の一例においては、材料３４を含むトレンチ３６のセットは、ワッフルパターンで提供される。
図１について上述したように、トレンチ３６のセット３２は、様々なサイズのトレンチを含むことができる。
設計基準により、層３０中のいくつかのトレンチおよびピラーは、他のものよりも小さく、または大きくなり得る。
例えば、ＩＣウェーハは、所定の部分においてより強度性が必要とされ、また、均一性のため、特定の領域においてより小さなトレンチを有することが必要とされる。
さらに、図４ないし図６に示すパターンは、ピラー３５の位置がトレンチ３６（材料３４）の位置と入れ替わるように、反対にすることができる。
【００３２】
図８を参照すると、一部分２０に、さらなる圧縮応力を与える機械システムが提供されている。この実施形態では、トレンチ３６は充てんされていないか、または材料３４で充てんされているものとすることができる。システム５８は、スプリングまたはクリップであり得る。
ある実施形態の一例においては、システム５８は、一部分２０を収容するのに使用されたＩＣパッケージの一部として提供される。
【００３３】
他の実施形態においては、材料３８は、一部分２０からの熱の流れを増加させる低い熱抵抗材料とすることができる。低い熱抵抗材料は、シリコンおよび（または）金属を含む。
【００３４】
詳細な図面、特定の例および与えられた特定値は、本発明の好ましい例示的な実施形態を提供するが、これは単なる例示であることが理解される。トレンチのパターン、形状および寸法およびピラーは制限的な方式で開示されていない。本発明の方法および装置は、開示したとおりのディテールおよび条件に制限されない。様々な変更は、添付の請求項によって定義される本発明の趣旨を逸脱することなく様々な変形を行うことができる。
【図面の簡単な説明】
【００３５】
【図１】例示的な実施形態による、歪み半導体層、酸化膜、および基層を含んだ基板の概略的な一部断面図。
【図２】エッチングステップを示す、図１に記載した部分の断面図。
【図３】たい積ステップを示す、図２に記載した部分の断面図。
【図４】図１に記載した部分の底部を示す図。
【図５】他の実施形態による、他の基板の部分の底部を示す図。
【図６】さらに他の実施形態による、他の基板の部分の底部を示す図。
【図７】図１に示す部分を製造するプロセスを示すフローチャートの一例を示す図。
【図８】図１に示す部分の断面図であり、基板に取り付けられた機械的な圧縮システムを示す図。
【図１】
2007513517.tif 000003
【図２】
2007513517.tif 000004
【図３】
2007513517.tif 000005
【図４】
2007513517.tif 000006
【図５】
2007513517.tif 000007
【図６】
2007513517.tif 000008
【図７】
2007513517.tif 000009
【図８】
2007513517.tif 000010
【手続補正書】
【提出日】平成17年9月29日(2005.9.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基層を形成するステップと、
前記基層上に半導体層を形成するステップと、
アクティブデバイスについての前記半導体層中に歪みを引き起こすように、前記基層中に複数のピラーを形成するステップと、を含む、
歪み層を含んだ集積回路基板を製造する方法。
【請求項２】
前記ピラーに関連するアパーチャ中に圧縮材料を提供するステップをさらに含む、請求項１記載の方法。
【請求項３】
前記基層に到達するまで前記圧縮材料をプレーナ化するステップをさらに含む、請求項２記載の方法。
【請求項４】
前記ピラーは、２０００Åから３０００Åの幅を有している、請求項１ないし３のいずれかの項記載の方法。
【請求項５】
前記圧縮材料は、プラズマ化学気相成長法（ＰＥＣＶＤ）によりたい積される窒化物を含む、請求項１ないし３のいずれかの項記載の方法。
【請求項６】
歪み層と、
アクティブデバイスについての前記歪み層の下の基層であって、前記歪み層中に応力を引き起こすトレンチを、前記歪み層と反対側に有する、基層と、を含む、
基板。
【請求項７】
前記歪み層は、歪みシリコンである、請求項６記載の基板。
【請求項８】
前記トレンチ中に配置される圧縮材料をさらに含む、請求項６または７記載の基板。
【請求項９】
前記基層と前記歪み層の間の埋込酸化膜をさらに含む、請求項６または８記載の基板。
【請求項１０】
基層中に複数のトレンチをエッチングするステップと、
アクティブデバイスについての半導体層中に歪みを引き起こすように、前記トレンチ中に圧縮材料を提供するステップと、を含む方法によって製造される、
基層上に歪み半導体層を含んだ基板。
【国際調査報告】
2007513517.tif 000011
2007513517.tif 000012
2007513517.tif 000013