(57)【要約】  本発明は、メモリゲートスタック（１）を有する記憶トランジスタ（１）及び選択トランジスタを有する2-トランジスタメモリセルを基板（５０）上に製造する方法であって、トンネル誘電層（５１）が前記基板（５０）と前記メモリゲートスタック（１）との間にもたらされる方法を提供する。前記方法は、第一の導電層（５２）及び第二の導電層（５４）をもたらし、前記第二の導電層（５４）をエッチし、それによってコントロールゲートを形成し、前記第一の導電層（５２）をエッチし、それによってフローティングゲートを形成することによって前記メモリゲートスタック（１）を形成するステップを有する。前記方法は更に、前記第一の導電層（５２）がエッチされる前に、前記トンネル誘電層（５１）の下に形成されるべきチャネルの方向で前記コントロールゲートに対してスペーサ（８１）を形成するステップと、その後、前記第一の導電層（５２）をエッチするために前記スペーサ（８１）をハードマスクとして使用し、それによって前記フローティングゲートを形成し、それによってフローティングゲートをコントロールゲートに自己整合させるステップとを有することを特徴とする。本発明は、前記コントロールゲート（５４）は前記フローティングゲート（５２）よりも小さくなり、スペーサ（８１）が、前記コントロールゲート（５４）に隣接してもたらされるメモリセルも提供する。
2007507875.tif 000002
【特許請求の範囲】
【請求項１】
メモリゲートスタックを有する記憶トランジスタ及び選択トランジスタを有する2-トランジスタメモリセルを基板上に製造する方法であって、トンネル誘電層が前記基板と前記メモリゲートスタックとの間にもたらされ、前記方法は、
第一の導電層及び第二の導電層をもたらし、前記第二の導電層をエッチし、それによってコントロールゲートを形成し、前記第一の導電層をエッチし、それによってフローティングゲートを形成することによって前記メモリゲートスタックを形成するステップ
を有し、
前記方法は更に、前記第一の導電層がエッチされる前に、前記トンネル誘電層下に形成されるべきチャネルの方向で前記コントロールゲートに対してスペーサを形成するステップと、その後、前記第一の導電層をエッチするために前記スペーサをハードマスクとして使用し、それによって前記フローティングゲートを形成するステップとを有する
ことを特徴とする方法。  
【請求項２】
前記スペーサは、酸化物スペーサを通じた酸素拡散部よりも少ない量のオーダになる物質を通じた酸素拡散部を有する誘電物質から形成される請求項１に記載の方法。  
【請求項３】
前記酸化物スペーサを通じた酸素拡散部よりも少ない量のオーダになる物質を通じた酸素拡散部を有する前記誘電物質は、シリコン窒化物、シリコンカーバイド、又は金属酸化物の一つ又はそれより多くになる請求項２に記載の方法。  
【請求項４】
前記メモリゲートスタックが形成される前に、前記基板上に前記トンネル誘電層をもたらし、前記メモリゲートスタックの形成後に、少なくとも前記選択トランジスタが形成されるべき位置において選択エッチング技術によって前記トンネル誘電層を除去し、前記選択エッチング技術は、前記基板に比べて前記トンネル誘電層を優先的にエッチするステップを更に有する請求項１乃至３の何れか一項に記載の方法。    
【請求項５】
前記第一の導電層のエッチングの後、フローティングゲート誘電体を、前記形成されたフローティングゲートに隣接してもたらし、同時にアクセスゲート誘電体をもたらすステップを有する請求項１乃至４の何れか一項に記載の方法。  
【請求項６】
前記メモリゲートスタックは、前記第一の導電層と前記第二の導電層との間に層間誘電層を有し、前記コントロールゲートが形成された後だが前記スペーサが形成される前に、前記層間誘電層の部分を除去するステップを更に有する請求項１乃至５の何れか一項に記載の方法。
【請求項７】
前記選択トランジスタがアクセスゲートを有し、前記アクセスゲート側における前記スペーサが依然もたらされている一方で前記アクセスゲートを形成するステップを有する請求項１乃至６の何れか一項に記載の方法。  
【請求項８】
記憶トランジスタ及び選択トランジスタを有し、前記記憶トランジスタはフローティングゲート及びコントロールゲートを有する2-トランジスタメモリセルであって、前記コントロールゲートは前記フローティングゲートよりも小さくなり、スペーサが、前記コントロールゲートに隣接してもたらされる2-トランジスタメモリセル。  
【請求項９】
前記スペーサは、酸化物スペーサを通じた酸素拡散部よりも少ない量のオーダになる物質を通じた酸素拡散部を有する誘電物質から形成される請求項８に記載のメモリセル。
【請求項１０】
前記選択トランジスタはアクセスゲートを有し、スペーサが前記コントロールゲートと前記アクセスゲートとの間にもたらされ、フローティングゲート誘電体が前記フローティングゲートと前記アクセスゲートとの間にもたらされ、前記スペーサは前記フローティングゲート誘電体よりも厚くなる請求項８又は９に記載のメモリセル。  
【請求項１１】
請求項８乃至１０の何れか一項に記載のメモリセルを有する電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリの分野及びそれを動作させる方法に関する。より特定されることに、本発明は、不揮発性メモリセルを製造する方法に関し、更に特定されることに、２−トランジスタメモリセル及び得られるメモリセルに関する。  
【背景技術】
【０００２】
不揮発性メモリ（non-volatile memories (NVMs)）は、例えばハンドヘルド電話、ラジオ、及びディジタルカメラのような実に様々な商用並びに軍事的電子デバイス及び装置に使用されている。これらの電子デバイスのための市場は、低電圧、低消費電力、及び低減されたチップサイズの備えるデバイスを要求し続けている。
【０００３】
フラッシュメモリ又はフラッシュメモリセルは、コントロール（制御）ゲートとチャネル領域との間にフローティングゲートを備えるMOSFETを有している。製造技術の改善に伴って、フローティングゲートサイズはナノメートル規模まで低減されてきた。これらのデバイスは基本的に、電子（又は正孔（ホール（hole）））が、酸化物障壁（バリア）を通じるトンネル効果によってナノフローティングゲートに注入される小型EEPROMセルである。フローティングゲートに記憶（保存）される電荷は、デバイス閾値電圧を修正する。スタックド（堆積）ゲート技術（stacked gate technology）が、非常に高い密度を備える最新不揮発性メモリ（NVM）セルの製造において適用される。２トランジスタ（2-T）フラッシュEEPROMセル１０の概略図が図１に示されている。２トランジスタ（2-T）フラッシュEEPROMセル１０は、メモリゲートスタック（memory gate stack）１を有する記憶（貯蔵）トランジスタ（storage transistor）と、アクセスゲート（access gate）２を有する選択トランジスタ（selecting transistor）とを有している。小型2-TフラッシュEEPROMセル１０を通じた概略断面図が図２にもたらされている。当該メモリセル１０においてアクセスゲート２とメモリゲートスタック１とは絶縁分離スペーサ（isolation spacer）３によって互いに絶縁分離されている。通常の2-Tフラッシュメモリセルにおいて、当該絶縁分離はTEOS（テトラエトキシシラン（Tetraethyl Orthosilicate - Si(OC2H5)4））−スペーサである。ゲートスタック１は、例えばフローティングゲートになり得る電荷記憶領域４、多結晶間（インタポリ）誘電体（inter-poly dielectric）５、及びコントロールゲート６を有する。
【０００４】
米国特許第US-6091104号公報は小型2-TフラッシュEEPROMセルを製造するための方法を開示している。ゲート酸化物がシリコン基板上に熱成長させられる。多結晶シリコンの層（ポリ−１（poly-1）層）がフローティングゲートとしての使用のために酸化物層上に堆積させられ、誘電膜（フィルム）（dielectric film）がポリ−１層上に形成される。多結晶シリコン層（ポリ−２（poly-2））の層がコントロールゲートとしての使用のために誘電膜上に堆積させられる。酸化物又は窒化物の層、及びキャッピング層（capping layer）がそれから、ポリ−２層の上に堆積させられる。後続するドライエッチングステップの間、酸化物又は窒化物の層は、コントロールゲート領域におけるポリ−２がエッチ除去されることを防止するためにマスクとしての役割を果たす。
【０００５】
フォトリソグラフィックマスク（photolithographic mask）がキャッピング層の上に形成され、キャッピング層及びポリ−２層のマスクされない部分は異方性ドライエッチ（anisotropic dry etch）で除去され、コントロールゲートを形成するポリ−２の部分のみが除去される。フォトレジストがそれから剥離除去（strip）され、酸化物層がコントロールゲート多結晶シリコンの側壁（サイドウォール（side wall））上に熱成長させられる。
【０００６】
熱成長させられた酸化物を備えるコントロールゲート及びその上のキャッピング層をマスクとして使用して、多結晶間誘電体及びフローティングゲートを形成するために多結晶間誘電層及びポリ−１層が異方性ドライエッチでエッチされる。
【０００７】
その後、熱酸化ステップにおいて、アクセスゲート酸化物が基板上に形成され、酸化物層がフローティングゲートの露出端（エッジ（edge））上に形成され、コントロールゲートの側壁上の酸化物層はより厚くもたらされる。
【０００８】
上記プロセスの不利点は、多結晶間誘電体及びフローティングゲートを形成するための異方性ドライエッチの間にシリコン基板が侵食（attack）されることにある。このことは、アクセスゲート酸化物の成長の前の十分な洗浄（クリーニング）ステップ（cleaning step）に対する必要性を導き、追加（余分）のシリコン没入部（extra silicon recess）が導入される。また、酸化物の品質は、‘純粋な（新たな）（fresh）’シリコン基板上に成長させられる酸化物に対する品質よりも劣悪になる。更に、熱酸化ステップの間、十分な洗浄はフローティングゲートの側壁上に形成される酸化物も侵食し、このことがスペーサ厚に関する追加のプロセスばらつき（分散）（process spread）を導き、その結果として駆動（ドライブ）特性におけるばらつきがもたらされる。
【０００９】
更に、熱酸化によるアクセスゲート酸化物の形成は、多結晶間誘電体において、大きないわゆる‘バードビーク（bird beak）’ももたらす。これにより、フローティングゲートとコントロールゲートとの間の結合（カップリング）が低減され、‘バードビーク’における変動に起因してデバイスに対する閾値電圧に関する追加のばらつきが導かれる。
【００１０】
最終的に、アクセスゲートとフローティングゲートとの間の絶縁層と、アクセスゲートとコントロールゲートとの間の絶縁層とは、両方とも同時に製造されるため、同じ厚さを有する。アクセスゲートとコントロールゲートとの間の絶縁層が厚くなるほど、高い電圧が当該層の間にもたらされるため、より好ましい。しかしながら、アクセスゲートとコントロールゲートとの間の絶縁層が厚くなるほど、読み出し電流（read current）はより多く減少させられ、効率的なソース側注入書き込み（efficient source side injection programming）がより弱く（小さく）なる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、コントロールゲートとアクセスゲートとの間の絶縁層と、フローティングゲートとアクセスゲートとの間の絶縁層とが異なる厚さを有する２−トランジスタメモリセルを製造する方法を提供すると共に、このような２−トランジスタメモリセルを提供することにある。    
【００１２】
上記の目的は、本発明による方法及びデバイスによって達成される。  
【課題を解決するための手段】
【００１３】
本発明は、選択トランジスタ及びメモリゲートスタックを有する記憶トランジスタを有する2-トランジスタメモリセルを基板上に製造する方法であって、トンネル誘電層が前記基板と前記メモリゲートスタックとの間にもたらされる方法を提供する。本方法は、第一の導電層及び第二の導電層をもたらし、第二の導電層をエッチし、それによってコントロールゲートを形成し、第一の導電層をエッチし、それによってフローティングゲートを形成することによってメモリゲートスタックを形成するステップを有する。本方法は、第一の導電層をエッチする前に、トンネル誘電層下に形成されるべきチャネルの方向でコントロールゲートに対してスペーサを形成するステップと、その後、第一の導電層をエッチするためにスペーサをハードマスクとして使用し、それによってフローティングゲートを形成し、それによってフローティングゲートをコントロールゲートで自己整合（セルフアライン（self align））させるステップを有することを特徴とする。スペーサは、酸化物スペーサを通じた酸素拡散部よりも少ない量のオーダ（桁）になる物質を通じた酸素拡散部を有する誘電物質から形成されてもよい。酸化物スペーサを通じた酸素拡散部よりも少ない量のオーダになる物質を通じた酸素拡散部を有する誘電物質は、シリコン窒化物（silicon nitride）、シリコンカーバイド（silicon carbide）、又は金属酸化物（metal oxide）の一つ又はそれより多くであってもよい。金属酸化物は、Al3O2又はHfO2のような高ｋ物質を意味する。当該高ｋ物質は、異方性エッチされ得ると共にトンネル誘電物質の除去の間にエッチによって侵食されない物質になる必要がある。酸化物を通じた酸素拡散部は、（H2Oを使用する）ウェット酸化、又は（O2を使用する）ドライ酸化の何れが実行されるかに依存すると共に、シリコン酸化物におけるH2O又はO2の安定濃度、及び実行されるプロセスの温度に依存する。
【００１４】
本発明による方法は、メモリゲートスタックが形成される前に、基板上にトンネル誘電層をもたらし、メモリゲートスタックの形成後に、少なくとも選択トランジスタが形成されるべき位置において選択エッチ技術によってトンネル誘電層を除去し、選択エッチ技術は、基板に比べてトンネル誘電層を優先的にエッチするステップを更に有する。トンネル誘電層と基板との間の選択比は、例えば４：１又はそれよりも高くなってもよい。トンネル誘電層を除去するステップは、ウェットエッチを実行するステップを有していてもよい。選択エッチング技術の使用は、後に、選択トランジスタのアクセスゲートが形成されるとき、アクセスゲート誘電体、例えばアクセスゲート酸化物は、アクセスゲート酸化物が、侵食又は劣化基板上に成長させられなければならない従来技術の方法における品質よりも高い品質で成長させられ得るという利点を有している。
【００１５】
第一の導電層のエッチングの後、フローティングゲート誘電体が、形成されたフローティングゲートに隣接してもたらされてもよい。このことは、フローティングゲート誘電体及びコントロールゲート誘電体が別個に処理され、従って当該誘電体は異なる厚さを有し得ることを意味する。それ故に、高電圧が両端間にもたらされるアクセスゲートとコントロールゲートとの間に、厚い絶縁分離部はもたらされ得る一方、ずっとより薄い絶縁分離部がアクセスゲートとフローティングゲートとの間に形成されてもよい。アクセスゲートとフローティングゲートとの間の当該絶縁分離部も、小型2-トランジスタセルを処理する従来技術方法の場合と比べてずっとより薄くなる。当該より薄い絶縁分離部は、増大させられた読み出し電流をもたらし、ソース側注入書き込み効率は従来技術デバイスにおける効率よりも高くなる。
【００１６】
フローティングゲート誘電体は、アクセスゲート誘電体がもたらされるのと同時にもたらされてもよい。
【００１７】
メモリゲートスタックが、第一の導電層と第二の導電層との間に層間誘電層（interlayer dielectric layer）を有するとき、本方法は、コントロールゲートが形成された後だがスペーサが形成される前に、層間誘電層の部分を除去するステップを更に有していてもよい。代わりに層間誘電層は、スペーサが形成された後に部分的に除去されてもよい。後者の解決策の場合、バードビークの問題は、従来技術の場合よりも少ない程度で発生し、本発明の他の利点が得られる。
【００１８】
選択トランジスタはアクセスゲートを有していてもよく、本方法は、アクセスゲート側におけるスペーサが依然もたらされている一方、アクセスゲートを形成するステップを有していてもよい。このことは、コントロールゲートとアクセスゲートとの間に、より優れた絶縁分離をもたらす。代わりに、スペーサ又は少なくともアクセスゲート側におけるスペーサは、アクセスゲートがもたらされる前に除去されてもよい。
【００１９】
本発明は、記憶トランジスタ及び選択トランジスタを有する2-トランジスタメモリセルであって、前記記憶トランジスタは、フローティングゲート及びコントロールゲートを有し、前記コントロールゲートは前記フローティングゲートよりも小さくなり、スペーサが、前記コントロールゲートに隣接してもたらされる2-トランジスタメモリセルも提供する。スペーサは、酸化物スペーサを通じた酸素拡散部よりも少ない量のオーダになる物質を通じた酸素拡散部を有する誘電物質から形成されてもよい。酸化物スペーサを通じた酸素拡散部よりも少ない量のオーダになる物質を通じた酸素拡散部を有する誘電物質は、シリコン窒化物（silicon nitride）、シリコンカーバイド（silicon carbide）、又は金属酸化物（metal oxide）の一つ又はそれより多くであってもよい。
【００２０】
選択トランジスタがアクセスゲートを有するとき、スペーサはコントロールゲートとアクセスゲートとの間にもたらされ、フローティングゲート誘電体はフローティングゲートとアクセスゲートとの間にもたらされ、スペーサはフローティングゲート誘電体より厚くなってもよい。
【００２１】
好ましくは、本発明による何れのデバイスにおいても、トンネル誘電層がもたらされていないフローティングゲートに隣接する位置における基板の表面はエッチング腐食部（etching erosion）を有さない。
【００２２】
本発明は、本発明の何れかの実施例によるメモリセルも有する電子デバイスも提供する。
【００２３】
本発明のこれら及び他の特徴、構成要件、及び利点は、本発明の動作原理を例示によって示す添付図面に関して、以下の詳細な説明から明らかになるであろう。本記載は、本発明の範囲を限定することなく例示のためだけにもたらされる。以下に引用される参照番号は添付図面を参照する。  
【００２４】
図７は、2-トランジスタメモリセルの垂直断面図であり、断面図は図６乃至１０の断面図と垂直な方向からみたものである。
【００２５】
異なる番号において、同じ参照番号は、同じ又は類似の構成要素を参照する。  
【発明を実施するための最良の形態】
【００２６】
本発明は特定の実施例に関して、及びある図面に関して記載されるであろうが、本発明がそれらに限定されることはなく請求項によってのみ規定される。記載の図面は概略的なものにすぎず、限定を意図するものではない。図面においていくつかの要素の大きさは強調され得ると共に図示の目的で寸法通りに記載され得ない。用語“有する”が本明細書及び請求項に使用される場合、これは他の構成要素又はステップの存在を排除するものではない。単数形名詞が参照されるときに冠詞又は定冠詞、例えば“a”若しくは“aｎ”又は“ｔｈｅ”が使用される場合、他に特に記載されない限り複数形名詞は含まれる。
【００２７】
更に、明細書及び請求項における用語第一、及び第二等は同様の要素の間で識別するために使用されており、必ずしもシーケンシャルな順序又は時系列の順序を記載するために使用されていない。そのように使用される用語は適切な状況下で交換可能であり、ここに記載の本発明の実施例は、ここに記載又は図示されていない他のシーケンス（順序）において動作し得ることが理解されるべきである。
【００２８】
更に、明細書及び請求項における用語トップ、ボトム（底）、上、及び下等は説明のために使用されており、必ずしも相対的な位置を記載するために使用されていない。そのように使用される用語は適切な状況下で交換可能であり、ここに記載の発明の実施例は、ここに記載又は図示されていない他の方向において動作し得ることが理解されるべきである。
【００２９】
本発明によれば、第一のステップにおいて、基板５０又は基板におけるウェル（well）がもたらされる。本発明の実施例において、用語“基板”は、使用され得るか、又は上にデバイス、回路、若しくはエピタキシャル層が形成され得る、基礎をなすいかなる一つ又は複数の物質（underlying material or materials）を含んでいてもよい。他の代わりの実施例において、この“基板”は、例えばドープされたシリコン（doped silicon）、ガリウム砒素（gallium arsenide (GaAs)）、ガリウム砒素燐（gallium arsenide phosphide (GaAsP)）、ゲルマニウム（germanium (Ge)）、又はシリコンゲルマニウム（silicon germanium (SiGe)）基板のような半導体基板を含んでいてもよい。“基板”は、半導体基板部分に加えて、例えばSiO2 又はSi3N4層のような絶縁層を含んでいてもよい。従って、用語基板は、シリコンオンガラス（silicon-on-glass）及びシリコンオンサファイヤ（silicon-on sapphire）基板も含む。従って用語“基板”は、通常、層又は問題の部分の基礎をなす（下に横たわる）層のための要素を規定するために使用される。また、“基板”は、層が形成されるいかなる他の基部（ベース（base））、例えばガラス又はメタル層にもなり得る。以下、シリコン処理に関する処理が主に記載されるが、当業者は、本発明が他の半導体物質系に基づいて実現されてもよいことを評価すると共に、当業者が以下に記載の誘電物質及び導電物質の同等（等価）物として好適な物質を選択し得ることを評価するであろう。
【００３０】
活性領域（active area）７１は、例えばシャロートレンチ（浅溝）絶縁分離（shallow trench insulation (STI)）プロセスによって製造されるフィールド酸化物（field oxide）７２のような絶縁分離層によって規定される。これは、図７に表されているように、トランジスタの幅を規定する。図７は、図６の断面図と垂直な方向からみた断面図であるが、後の段階における図である。
【００３１】
図５に示されるように、基板５０の上において、トンネル絶縁物質、例えば二酸化シリコンを有するトンネル酸化物（Tox）層５１が、例えば約６００乃至１０００度の間の温度で酸素水蒸気雰囲気において約６乃至１５ｎｍの間の厚さまで熱成長させられることによって形成される。代わりに、例えばドライ酸化（dry oxidation）が、トンネル酸化物層５１を成長させるために使用され得る。
【００３２】
トンネル酸化物層５１の上において、第一の多結晶シリコン層５２のような第一の導電層が堆積され、これは後にフローティングゲート（FG）を形成するであろう。第一の多結晶シリコン層５２の堆積は、約５０乃至４００ｎｍの間の厚さまで、好ましくはCVDプロシージャによってなされる。多結晶シリコン層５２のドーピングは、例えばシラン（silane）雰囲気への砒素（arsine）若しくは燐（phosphine）の付加を介して堆積の間にその場で実現されるか、又は例えば真性多結晶シリコン層にもたらされる砒素（As）若しくは燐（P）イオンを使用するイオン注入（ion implantation）プロシージャを介して堆積の間にその場で実現されるかの何れかとなる。多結晶シリコン層５２は好ましくは、高度にドープされる。これは、少なくとも6.1019 cm3、好ましくは3.1020 cm3又はそれよりも高いドーパント濃度、更により好ましくは1021 cm3又はそれよりも高いドーパント濃度を意味する。当該ドープされた第一の多結晶シリコン層５４は、後にフローティングゲート（FG）を形成するであろう。
【００３３】
第一の多結晶シリコン層５２は、フローティングゲート絶縁分離手段、例えば図７に示されているように、例えば従来のリソグラフィ及びフォトレジスト技術を使用してスリット７３でパターニングされる。当該スリットは、隣接するフローティングゲートを互いに絶縁分離する役割を果たし、例えばフローティングゲートは、同じワード線（wordline）上に位置されるが、異なるビット線（bitline）上に位置されない。
【００３４】
スリット７３が形成された後、層間誘電体又は多結晶間誘電体（IPD）５３が、第一の多結晶シリコン層５２の上に形成される。当該ＩＰＤ５３は、例えばシリコン酸化物のような誘電物質を有しており、LPCVD 又はPECVDプロシージャのような何れかの好適な方法を介して、約１０乃至３０ｎｍの間の等価酸化膜厚（equivalent oxide thickness (EOT)）まで堆積されてもよい。ＩＰＤ５３は、好ましくは他の絶縁物質、例えば酸化物・窒化物・酸化物（Oxide Nitride Oxide (ONO)）層を有しており、従来技術によって形成又は成長させられてもよい。ＯＮＯ層は二酸化シリコン、シリコン窒化物、及び二酸化シリコンの連続層を有する。理解の容易化のために、図面におけるＩＰＤ５３の厚さが他の層と相対的に同じになるように示されているが、実際、ＩＰＤ５３が第一の多結晶シリコン層５２及び第二の多結晶シリコン層５４に比べて非常に薄いことは評価され得る。
【００３５】
ＩＰＤ層５３が形成された後、第二の多結晶シリコン層５４のような第二の導電層が堆積される。第二の多結晶シリコン層５４の堆積は、約５０乃至４００ｎｍの間の厚さまでLPCVDプロシージャによってなされてもよい。第二の多結晶シリコン層５４のドーピングは、例えばシラン雰囲気への砒素若しくは燐のような好適なドーパント不純物の付加を介して堆積の間にその場で実現されるか、又は例えば真性多結晶シリコン層にもたらされる砒素若しくは燐イオンのようなドーパントを使用するイオン注入プロシージャを介して堆積の間にその場で実現されるかの何れかとなる。第二の多結晶シリコン層５４はここでも高度にドープされる。当該ドープされた第二の多結晶シリコン層５４は、後にコントロールゲート（CG）を形成するであろう。
【００３６】
絶縁分離層又はキャップ層（cap layer）５５が、第二の多結晶シリコン層５４の上に形成される。当該キャップ層５５は、例えば酸化物又は窒化物のような絶縁物質から形成されてもよい。
【００３７】
レジスト又はコントロールゲートマスク（図示略）が、キャップ層５５の部分の上にリソグラフィによりパターニングされる。当該コントロールゲートマスクは、異方性エッチによって、レジストによってカバーされていない（覆われていない）多結晶間誘電体５３及び第二の多結晶シリコン層５４のキャップ層５５をエッチ除去するために使用される。多結晶間誘電体５３は、第一の多結晶シリコン５２に対して選択的にエッチ除去され得る。これまでの結果は図６に示されている。
【００３８】
当該エッチの後、自身の物質を通じた酸素拡散の欠如部を特徴として備える層が堆積される。当該層は例えば窒化物層であってもよく、酸素を基礎とする物質は、使用されるのに適していない。当該層は異方性エッチされ、従ってCG多結晶シリコン層５４の残り（remainder）に隣接して非酸素拡散スペーサ（non-oxygen diffusing spacer）８１が形成され、ＩＰＤ５３の残りに隣接してCGが形成される。スペーサ８１はコントロールゲート・アクセスゲート間絶縁分離手段である。スペーサ８１の厚さは、堆積層の厚さに関連しており、後に形成されるアクセスゲートからコントロールゲートを絶縁分離するのに十分となるべきである。
【００３９】
いわゆる‘バードビーク’問題が発生しないことは、図面、特に図８において表されている本発明の実施例の利点である。後のアクセスゲート酸化の間に、図１０に関して後に説明されるようにアクセスゲート酸化物１０１が形成されるとき、既存の酸化物は、多結晶シリコンと接触して、元の厚さＤ１から増大された厚さＤ２に成長する傾向にある。それ故に、ＩＰＤ５３の酸化物の形態は三角形になり、‘バードビーク’に類似したものになる。効果が図３に概略的に示されている。図４において、‘バードビーク’雰囲気のＴＥＭ画像が示されている。
【００４０】
‘バードビーク’効果は、熱成長させられた酸化物と比較して、堆積酸化物に対してずっとより顕著になる。多結晶間誘電層５３が、設計よりも部分的に厚くなっている場合、ＣＧとのＦＧの結合は低減される。これにより、必要とされる書き込み及び消去電圧が増大させられ、従って低電力用途におけるこれらのメモリデバイスの適用可能性は低減させられる。
【００４１】
更に、‘バードビーク効果’は均一ではなく、多結晶シリコン粒子サイズ、粒子方向、及びドーピング分布に依存する。これにより、メモリデバイスの閾値電圧Vtにおける分散で直接変換する結合における追加の分散が導かれる。メモリにおいて、平均閾値電圧Vtの周辺の小さな分散が望まれる。
【００４２】
引き起こされた閾値電圧分散及び‘バードビーク’によるＣＧ乃至ＦＧ結合における上記低減は減少させられ、又は本発明による提案されている処理においてもたらされないであろう。スペーサが堆積酸化物から形成されないが、例えば窒化物のような最小限の酸素拡散部を備える物質から形成されるという事実は、当該処理において重要なことである。最小限の酸素拡散部の場合、シリコンのかなりの酸化を得るのに過度に少ない酸素しかもたらされないことが意味される。このことは、最小限の酸素拡散部を備える物質からスペーサを通じた酸素の拡散は、酸化物スペーサを通じた酸素の拡散よりも少ない量のオーダにならなければならないことを意味する。スペーサが記憶トランジスタスタックの全高さに渡ってもたらされるスタンダード（標準）セル（standard cell）において、窒化物がチャネルの近くに位置されるため、スペーサは窒化物から形成され得ない。窒化物は電子を捕獲（トラップ）する傾向にあるため、窒化物はチャネル伝導に影響を与える。
【００４３】
次のステップにおいて、スペーサ８１及びキャップ層５５の残りが、フローティングゲート層５２のエッチングのためのハードマスクとして使用される。上記の図示略の実施例において、ＩＰＤ５３も当該ステップの間にエッチされる。当該エッチは、トンネル酸化物層５１に対して選択性のある異方性エッチになるべきなので、当該エッチはトンネル酸化物層５１上で停止する。このときトンネル酸化物をエッチしないことにより、基板５０が侵食され、従って劣化されることが防止される。
【００４４】
次にトンネル酸化物層５１のカバーされない部分は、シリコン基板５０、スペーサ８１、及びキャップ層５５の残りを侵食しないウェットエッチによって除去され得る。その結果は図９に示されている。
【００４５】
次のステップにおいて、アクセスゲート酸化物１０１がもたらされる。これは、例えば酸化ステップによってアクセスゲート酸化物１０１を成長させることによってなされてもよい。酸化ステップは好ましくは、ウェット酸化になる。第一の多結晶シリコン層５２において高いドーピングレベルを選択していることによって、フローティングゲート５２の側壁上の酸化物１０２は、高いドーピング差に起因して、シリコン基板５０上よりも早く成長する。フローティングゲート上の得られたより厚い酸化物１０２はデータ保持（記憶）を保証する。代わりに、アクセスゲート酸化物は堆積されることが可能であるか、又はアクセスゲート酸化物は成長酸化物と堆積酸化物との組み合わせによってもたらされることが可能である。
【００４６】
アクセスゲート酸化物１０１が、侵食されない基板物質の部分の上にもたらされ、その結果、より良質のアクセスゲート酸化物がもたらされることは本発明の利点である。また、スペーサエッチングの後の十分な洗浄、及びスペーサ厚さにおける関連する分散が防止され得る。
【００４７】
次のステップはアクセスゲート多結晶シリコン１０３の堆積であり、好ましくはその場でドープされる。当該アクセスゲート多結晶シリコン１０３は好ましくは、例えばポリＣＭＰ（化学機械研磨（chemical mechanical polishing））で平坦化され、その後、アクセスゲートは従来方法でパターニングされる。
【００４８】
更に、図１０から理解され得るように、本発明による処理の利点は、両端間に高いゲート電圧がもたらされるアクセスゲートとコントロールゲートとの間の厚い絶縁分離部、及びアクセスゲートとフローティングゲートとの間のずっとより薄い絶縁分離部が形成されることにある。提案されている処理において、スタックエッチが二つの部分にもたらされ、絶縁分離部が別個に処理され得る。アクセスゲートとフローティングゲートとの間の当該絶縁分離部は、小型2-トランジスタセルの従来処理における絶縁分離部よりも更にずっと薄くなる。当該より薄い絶縁分離部は、増大された読み出し電流をもたらし、ソース側注入書き込み効率もより高くなる。
【００４９】
アクセスゲートの形成後、軽度にドープされたドレイン（lightly doped drain (LDD)）又は中程度にドープされたドレイン（medium doped drain (MDD)）注入部１０４、すなわち、1013 - 1014原子/cm2のオーダのドーズを備える基板５０における不純物注入部が実行されてもよい。当該ＬＤＤ又はＭＤＤ注入部１０４の目的は、形成されるべきドレイン／ソースとトンネル酸化物５１の下のチャネルとの間の低減されたドーピング勾配（gradient）を生成することにあり、これにより、ドレイン／ソースの付近のチャネルにおける最大電界が低減させられる。
【００５０】
その後、高度にドープされたドレイン（highly doped drain (HDD)）注入部に対するオフセットスペーサ１０５が、例えば酸化物、窒化物、又は両方の組み合わせからもたらされる。これらは、ＨＤＤ注入部にオフセットをもたらすために使用され、従って図１０において示されているように、ソース及びドレイン領域１０６及び１０７が形成される。高度にドープされた注入部は好ましくは、1015原子/cm2のオーダの不純物濃度を有する。メモリゲートスタック１は、重度にドープされたソース及びドレイン領域１０６及び１０７とオーバラップしない。前述のように、ＬＤＤ構造体１０４はドレインチャネル領域における低ドーパント勾配を保証しており、これにより、ドレイン−チャネル及びソース−チャネル間境界（インタフェース）部における最大電界は低減される。
【００５１】
最終的に、カバーされないシリコン及び多結晶シリコン領域に導電層がもたらされ、例えば当該領域はシリサイド化（silicidize）されてもよい。上記ステップの後、メモリを完成させるために標準的な終末処理（back-end processing）が適用されてもよい。
【００５２】
好ましい実施例、特定の物質だけでなく、特定の構成体及び構造体が、本発明によるデバイスに対して、本願において議論されてきたが、形式及び詳細部における様々な変化又は修正が、本発明の範囲から逸脱することなくなされてもよいことは理解され得る。例えば図面において表されていない代わりの実施例によれば、異方性エッチは、レジストによってカバーされない第二の多結晶シリコン層５４の部分及びキャップ層５５の部分をエッチ除去するために使用され、多結晶間誘電体５３は完全な状態のままで残される。当該エッチの後、非酸素拡散スペーサがＣＧに隣接して形成される。本実施例が実行される場合、‘バードビーク’問題はより少ない程度で残されるが、他の利点、すなわち、基板は侵食されず、従ってより良質のアクセスゲート酸化物が形成され得るようにウェットエッチが実行されることは可能であり、より少ないVt分散がもたらされ、アクセスゲートとフローティングゲートとの間の絶縁分離部は、アクセスゲートとコントロールゲートとの間の絶縁分離部よりもずっと薄くなることが維持される。
【図面の簡単な説明】
【００５３】
【図１】2-トランジスタメモリセルの概略図である。
【図２】従来技術の2-トランジスタメモリセルの垂直断面図である。
【図３】‘バードビーク’現象が発生する場合におけるONO層を間に備える第一及び第二の多結晶シリコン層の部分の拡大図である。
【図４】‘バードビーク’の発生を示すTEMである。
【図５】本発明の実施例による2-TフラッシュEEPROMセルの製造における一つのステップを示す。
【図６】本発明の実施例による2-TフラッシュEEPROMセルの製造における他のステップを示す。
【図７】本発明の実施例による2-TフラッシュEEPROMセルの製造における他のステップを示す。
【図８】本発明の実施例による2-TフラッシュEEPROMセルの製造における他のステップを示す。
【図９】本発明の実施例による2-TフラッシュEEPROMセルの製造における他のステップを示す。
【図１０】本発明の実施例による2-TフラッシュEEPROMセルの製造における他のステップを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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