(57)【要約】  トレンチゲートがストライプ状に延在し、ソース領域がストライプ状トレンチゲート間を横切るように延在し、トレンチゲートを横切るソースストライプの投影（２０）が投影されたソースストライプ間に中間トレンチ部分（２２）を規定し、第二導電型の互いに離間された領域（１４，１４‘）が、ソース電位に接続された中間トレンチ部分（２２）の直下に設けられる縦型トレンチゲート半導体装置。離間領域がドレイン領域からトレンチゲートの部分の選択的にシールドして、トレンチゲート部分のＣｇｄ、従って、Ｑｇｄへの影響を抑制する。特に、チャネルが形成される電流路を抑制することなしに、装置のチャネル幅に影響を与えないトレンチゲート部分を離間領域がシールドする。
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【特許請求の範囲】
【請求項１】
上部主表面を有する半導体本体と、前記上部主表面から前記半導体本体内へ延在し、内部に複数の絶縁ゲート電極を有する複数のトレンチを備える複数のトレンチゲートとを備えた縦型トレンチゲート半導体装置であって、前記半導体本体は第一導電型の複数ソース及びドレイン領域を備え、該ソース及びドレイン領域は、前記複数トレンチゲート近傍の第二導電型のチャネル収容領域により分離されおり、前記複数トレンチゲートはストライプ状に延在し、前記複数ソース領域は前記ストライプ状複数トレンチゲート間を横切るように延在し、前記複数トレンチゲートを横切る前記複数ソースストライプの投影が該投影された複数ソースストライプ間に複数の中間トレンチ部分を規定し、そして、前記第二導電型の互いに離間された複数の領域が、ソース電位に接続された前記複数中間トレンチ部分の直下に設けられている半導体装置。
【請求項２】
各離間領域が前記チャネル収容領域から延在している請求項１に記載の装置。
【請求項３】
各離間領域が前記トレンチの一側上の前記チャネル収容領域から前記トレンチの他側上の前記チャネル収容領域と合うように延在している請求項２に記載の装置。
【請求項４】
前記チャネル収容領域をもたらす前記第二導電型領域が前記トレンチ下部に周期的に延在して前記複数離間領域を形成するように、各トレンチの深さが前記チャネル収容領域の底部境界の上下における深さ間の長さに沿って変動する前記いずれかの請求項に記載の装置。
【請求項５】
請求項４の縦型トレンチゲート半導体装置を製造する方法であって、
前記半導体本体の前記上部主表面上方に、複数窓のストライプパターンを規定する第一のマスクを形成し、
前記第一のマスクの前記複数窓を介して前記半導体本体内へ、前記ソース領域のための前記第一導電型のドーパントを導入し、
前記半導体本体の前記上部主表面上方に、前記第一のマスクの前記複数ストライプ窓を横切って延在する複数窓のストライプパターンを規定する第二のマスクを形成し、
前記第二のマスクの前記複数窓を介してエッチャントを導入して前記半導体本体内に複数のトレンチを形成し、該複数トレンチが、前記第一のマスクの前記複数窓の横方向範囲内の完成された装置の前記チャネル収容領域の底部境界より深くなるように、そして、前記複数第一マスク窓の前記底部境界より浅くなるように、前記エッチャントが選択されて前記半導体本体と前記第一マスク材料との両者をエッチングする工程を備えた方法。
【請求項６】
前記エッチャントは前記半導体本体より時間をかけて前記第一マスク材料をエッチングする請求項５に記載の方法。
【請求項７】
請求項４の縦型トレンチゲート半導体装置を製造する方法であって、前記半導体本体に均一深さで複数の溝をエッチングし、前記複数トレンチが、前記複数ソース領域ストライプの横方向範囲内の完成された装置の前記チャネル収容領域の底部境界より深くなるように、そして、前記複数ソース領域ストライプの前記底部境界より浅くなるように、前記複数溝の複数部分を選択的にエッチングする工程を備えた方法。
【請求項８】
ほぼ均一な深さの複数トレンチを有する請求項１乃至３いずれかの請求項に記載の縦型トレンチゲート半導体装置を製造する方法であって、前記半導体本体上の上面の上方にマスクを形成し、前記複数離間領域のための前記マスクの前記複数窓を介して前記第二導電型のドーパントを導入する工程を備えた方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、縦型トレンチゲート半導体装置に関し、特に、ストライプゲート形状を有する縦型トレンチゲート半導体装置に関する。
【背景技術】
【０００２】
既知の縦型トレンチゲート半導体装置は、半導体本体と、この半導体本体内に延び、絶縁ゲート電極を有するトレンチを備える複数のトレンチゲートとを備える。第一導電型のソース及びドレイン領域が半導体本体内に設けられ、そして、トレンチゲート近傍の第二の反対の導電型のチャネル収容領域により分離されている。
【０００３】
これら既知の装置に対し、二種類のトレンチゲート形状が提案されている。「クロ−ズセル」形状では、環状（典型的には六角形）トレンチゲートが活性領域内の各トランジスタセルを囲む、二次元の繰り返しパターンがある。「オープンセル」形状では、各々が装置の活性領域上を横切るように延びる平行ストライプとしてトレンチゲートが設けられる一次元の繰り返しパターンがある。
【０００４】
後者のオープンセル形状が益々採用されてきている。これにより、クロ−ズセル形状装置に対して、オン抵抗とスイッチング損失との間のトレードオフが改善される。さらに、オープンセル形状では、プロセス技術が比較的厳しくなく、多くのトランジスタセルをもたらし、従って、単位領域当たりのチャネル幅が大きくなる。
【０００５】
オープンセル形状装置のセル間距離即ちピッチ縮小に向けての取り組みの一つとして、トレンチゲートストライプに対して横方向にソースストライプが延びるストライプソース領域形状（以後、「横ストライプソース形状」）が提案されている。これは、トレンチゲートストライプの近傍で平行にストライプ状にソース領域が延びる以前の形状（以後、「平行ストライプソース形状」）と対照的なものであり、配置に関してもさほど厳しくない。
【０００６】
横ストライプソース形状は、さらに、他の要素の配置に影響を与えずに、装置動作特性を変更するために、半導体本体上面でのソース及びチャネル収容領域の面積比を調整できるという有利な点がある。
【０００７】
横ストライプソース形状を有する既知の装置の例が図１乃至図３に示されている。この装置のトランジスタセル領域において、第一導電型（この例ではｎ型）のソース、ドレイン領域８，１２が反対の第二導電型（即ち、この例ではｐ型）のチャネル収容領域１０により分離されている。ドレイン領域１２は、基板領域１２ｂ上にエピタキシャル層により形成されたドレインドリフト領域１２ａを含み、エピタキシャル層１２ａのドーピングレベル（従って導電率）が基板領域１２ｂに比べて低い。
【０００８】
領域８及び１０を介してドレイン領域１２の下部へと延在するトレンチ６内にゲート４がある。この装置がオン状態でゲート４に電圧信号を加えると、既知のような態様で、領域１０内に導電チャネルを誘起し、ソース、ドレイン領域８，１２間のこの導電チャネル内の電流を制御する。
【０００９】
装置半導体本体２の上部主表面２ａにおいて、（図示されない）ソース電極によりソース領域８とチャネル収容領域１０とが接続される。ソース電極接続用ソースストライプ間の半導体本体の上部主表面２ａまでチャネル収容領域が延在して、装置内での寄生バイポーラ作用を抑制する。半導体本体の底部主表面２ｂにおいて、（図示されない）ドレイン電極により基板領域１２ｂのコンタクトがとられる。隣り合うゲートトレンチ間を横切るストライプとしてソース領域が延在する。
【００１０】
この横ストライプソース形状の一例が本出願人によるＷＯ−０３／０８８３６４にも記載されており、その内容はこの参照により開示に含まれる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
平行ストライプソース形状と比べて、横ストライプソース形状の欠点は、トレンチゲート長さ全体が装置のチャネル幅に寄与する訳ではないことである。これば何故ならば、ソースストライプ間のトレンチゲート近傍部分にチャネルが形成される訳ではないからである。ところが、トレンチゲートのこれらの部分は、装置の他のパラメータであるゲート・ドレイン容量（Ｃｇｄ）に寄与し、スイッチング間のこの容量（Ｑｇｄ）により蓄積される電荷を増大させる。装置のスイッチング損失を減らすためにもＱｇｄ削減は重要である。
【課題を解決するための手段】
【００１２】
この発明は、上部主表面を有する半導体本体と、前記上部主表面から前記半導体本体内へ延在し、内部に複数の絶縁ゲート電極を有する複数のトレンチを備える複数のトレンチゲートとを備えた縦型トレンチゲート半導体装置であって、前記半導体本体は第一導電型の複数ソース及びドレイン領域を備え、該ソース及びドレイン領域は、前記複数トレンチゲート近傍の第二導電型のチャネル収容領域により分離されおり、前記複数トレンチゲートはストライプ状に延在し、前記複数ソース領域は前記ストライプ状複数トレンチゲート間を横切るように延在し、前記複数トレンチゲートを横切る前記複数ソースストライプの投影が該投影された複数ソースストライプ間に複数の中間トレンチ部分を規定し、そして、前記第二導電型の互いに離間された複数の領域が、ソース電位に接続された前記複数中間トレンチ部分の直下に設けられている半導体装置を提供する。
【００１３】
前記第二導電型の互いに離間された複数の領域（以後、「離間領域」）が前記ドレイン領域から前記トレンチゲートの複数部分を選択的にシールドして、それら部分のＣｇｄ、従って、Ｑｇｄに対する効果を弱める。特に、チャネルが形成される電流路を制限することなしに、それら離間領域は、前記装置のチャネル幅に寄与しない前記トレンチゲートのそれらの部分をシールドする。
【００１４】
それら離間領域はソース電位に接続されてこのシールド効果をもたらす。さらに、この接続により前記装置の前記ドレイン領域内の電荷の大部分を欠乏させ、そうでないと、Ｑｇｄがソース電極に流れることになる。これにより、前記装置のスイッチングが速くなり、従って、電力損失が低減される。
【００１５】
さらに、前記離間領域は前記ドレイン領域内の欠乏領域を「押し出す」又は広げるのを助長する。これにより、如何なるドレイン・ソース電圧においても欠乏領域が効果的に広がり、従って、如何なるドレイン・ソース電圧においてもＣｇｄが低くなる。ここで、また、スイッチング時間がさらに短くなる。
【００１６】
前記トレンチ下部に一連の第二導電型の領域を設けると前記ドレインから前記ゲートをさらにシールドすることになり得るが、このような態様とすると、この発明の形態を大きく超えて、装置チャネルの電流路の妨げとなり得る。
【００１７】
前記離間領域をソース電位に接続するのは、前記チャネル収容領域から拡張するように各離間領域を形成することにより簡単に行える。例えば、前記トレンチゲートの側部に沿って垂直に、そして、各中間トレンチ部分の下部において、前記チャネル収容領域の底部境界から前記離間領域を拡張してもよい。
【００１８】
好ましい実施形態では、各離間領域が前記トレンチの一側上の前記チャネル収容領域から前記トレンチの他側上の前記チャネル収容領域と合うように延在している。
【００１９】
前記チャネル収容領域をもたらす前記第二導電型領域が前記トレンチ下部に周期的に延在して前記複数離間領域を形成するように、各トレンチの深さが前記チャネル収容領域の底部境界の上下における深さ間の長さに沿って変動してもよい。この形態では、前記チャネル収容領域を形成する注入において前記離間領域をも形成できるので、前記離間領域の形成にさらなる注入工程が不要となりうる。
【００２０】
この発明は、さらに、縦型トレンチゲート半導体装置を製造する方法であって、前記半導体本体の前記上部主表面上方に、複数窓のストライプパターンを規定する第一のマスクを形成し、前記第一のマスクの前記複数窓を介して前記半導体本体内へ、前記ソース領域のための前記第一導電型のドーパントを導入し、前記半導体本体の前記上部主表面上方に、前記第一のマスクの前記複数ストライプ窓を横切って延在する複数窓のストライプパターンを規定する第二のマスクを形成し、前記第二のマスクの前記複数窓を介してエッチャントを導入して前記半導体本体内に複数のトレンチを形成し、該複数トレンチが、前記第一のマスクの前記複数窓の横方向範囲内の完成された装置の前記チャネル収容領域の底部境界より深くなるように、そして、前記複数第一マスク窓の前記底部境界より浅くなるように、前記エッチャントが選択されて前記半導体本体と前記第一マスク材料との両者をエッチングする工程を備えた方法を提供する。
【００２１】
この方法は、単一のエッチングプロセスにおいて、トレンチ深さを所望の如く周期的に変化させるコスト的に効果的なやり方を提供する。
【００２２】
この方法のある実施形態では、前記エッチャントは前記半導体本体より時間をかけて前記第一マスク材料をエッチングする。
【００２３】
この発明は、さらに、縦型トレンチゲート半導体装置を製造する方法であって、前記半導体本体に均一深さで複数の溝をエッチングし、前記複数トレンチが、前記複数ソース領域ストライプの横方向範囲内の完成された装置の前記チャネル収容領域の底部境界より深くなるように、そして、前記複数ソース領域ストライプの前記底部境界より浅くなるように、前記複数溝の複数部分を選択的にエッチングする工程を備えた方法を提供する。
【００２４】
さらに、この発明は、ほぼ均一な深さの複数トレンチを有する縦型トレンチゲート半導体装置を製造する方法であって、前記半導体本体上の上面の上方にマスクを形成し、前記複数離間領域のための前記マスクの前記複数窓を介して前記第二導電型のドーパントを導入する工程を備えた方法を提供する。
【発明を実施するための最良の形態】
【００２５】
各図は、概略的であり、一律の縮尺では描かれていないことに注意されたい。これら図面の各部の相対寸法並びに比率は、図面を明瞭且つ簡便にするために、誇張又は縮小されている。変更された又は異なる態様において、対応する又は同様な要素には、通常、同一参照符号が用いられている。
【００２６】
各図面において、明瞭化のために、各装置の半導体本体２のみが示されている。完成後のＭＯＳＦＥＴは、半導体本体の上部、底部主表面２ａ、２ｂ上方に，ソース及びドレイン電極等の他の要素を含むことが理解されるところである。
【００２７】
この発明の縦型ＩＧＢＴ実施形態では、基板領域１２ｂはドリフト領域とは反対の導電型（図示の例ではｐ型）である。その場合、エミッタ電極と呼ばれる電極により半導体本体２の上部主表面２ａにおいてソース領域８のコンタクトがとられ、そして、アノード電極と呼ばれる電極により半導体本体２の底部主表面２ｂにおいて基板領域１２ｂのコンタクトがとられる。
【００２８】
この発明の一実施形態が図４乃至図７に示されている。図４において、ゲートトレンチ６を横切るソースストライプ８の長手方向短部を点線２０により投影している。ソースストライプ間のトレンチの中間部（図４の陰影部）２２を点線２０が規定している。図７において、半導体本体２内へのソースストライプ８の延在状態を波線８０が示し、チャネル収容領域１０の底部境界１０ａを波線１００が示している。これらの波線は図７の断面の平面上の輪郭としてのみ示されており、これらの要素と交差するものではない。
【００２９】
図５乃至図７の断面図から分かるように、領域１４（この例ではｐ型）が周期的に設けられており、そして、ゲートトレンチ中間部２２の直下に位置している。領域１４は互いに離間している。ソースストライプ８の下部においてチャネルが形成される電流路を離間領域１４が制限しないように、ゲートトレンチ中間部２２の長手延在部内においてゲートトレンチに関して長手方向に離間領域１４が埋め込まれている。離間領域１４がトレンチ中間部２２より狭いとチャネルが長手方向に広がるので好ましい場合もある。
【００３０】
図６に見られるように、トレンチ６の底部近傍において、トレンチ６の側壁に沿って、トレンチ６の一側近傍のチャネル収容領域１０からドレインドリフト領域１２ａ内へと下方に、そして、トレンチ６の他側側壁上方に、トレンチ６の他側上のチャネル収容領域１０と再度結合するように、各離間領域１４が延在する。トレンチ６の一側上のチャネル収容領域１０のみと各離間領域１４がコンタクトがとられて（ソース電位へと接続して）もよく、これでも依然として、ゲート４をドリフト領域１２からシールドすることができる。
【００３１】
完成された装置の通常使用において、離間領域が完全に欠乏することなしに（又は、装置の最大ソース・ドレイン電圧定格においてのみ完全に欠乏するように）、トレンチ６下部の離間領域の厚み（垂直方向、特に、主表面２ａに向かっての）が小さくされ、そして、可能な限り、低濃度でドーピングされることが望ましい。
【００３２】
トレンチ下部の各離間領域１４の厚みは、ソース領域８直下のチャネル収容領域１０の部分の（同じ垂直方向の）厚みと同様であり、各離間領域１４のドーピングレベルがチャネル収容領域１０のその部分のドーピングレベルと同様であると好ましい。実際、離間領域のパラメータは、チャネル収容領域のパラメータと同様にうまく制御され、最適化されてもよい。
【００３３】
図４の離間領域１４は、例えば、トレンチがエッチングされた後に、適切にマスクされたｐ型ドーパント注入プロセスにより形成されてもよい。
【００３４】
さらなる実施形態が図８乃至図１１に示されている。トレンチストライプの長手方向に沿ったトレンチ深さを調整することにより離間領域１４‘が形成される。チャネル収容領域１０をもたらすｐ型領域がトレンチ６下部にも周期的に延在して離間領域１４‘を形成するように、チャネル収容領域１０の底部境界１０ａの上下間でトレンチ底部が変動する。浅いトレンチ部分、従って、離間領域１４‘がソースストライプ間に横たわり、これは、図４の関係で上述のごとく定められた中間トレンチ部２２の下部にあたる。
【００３５】
図８乃至図１１に示されたトレンチ構造を形成する一手法が、ここで、図１２を参照して説明される。半導体本体２の上部主表面２ａの上方に第一のマスク３０が形成され、これが、横方向の範囲、即ち、幅（Ｌ）を有する窓３２のストライプパターンを規定する。そして、ソース領域８のためにｎ型ドーパントが窓３２を介して注入される。第一のマスク３０上方に第二のマスク３４が形成され、これがパターンニングされて、第一のマスクの窓３２に対して垂直なストライプ窓３６を規定する。
【００３６】
次に、エッチングプロセスが行われる。第一のマスク及び半導体本体の両者がエッチングされるように第一のマスクの材料及びエッチャントが選ばれる。さらに、（半導体本体の当初マスクされなかった表面のエッチングに対して）第一のマスクの材料がエッチング除去されている間に、第一のマスク下部の半導体材料のエッチングが遅れて、エッチングプロセスの終了時に所望のトレンチ底部形状をもたらすように、第一のマスクのエッチングレート及び厚みが選ばれる。必要なマスク厚みを減らすために、半導体材料よりマスクのエッチングがさらに遅れるようなマスク材料とエッチャントの組み合わせを選択するのが好ましいと思われる。
【００３７】
他の実施形態では、変動するトレンチ深さのプロファイルが均一な深さのトレンチをエッチングすることにより形成されてもよく、そして、トレンチ底部の縦方向の互いに離間した部分が露出されるように、第二のエッチングステップが行われる。従って、これらの離間部分がより深くエッチングされて所望の形状をもたらす。
【００３８】
本開示を読むことにより、他の様々な変形並びに変更が当業者には明らかとなろう。そのような変形並びに変更は、当分野において既知であり、ここに記載されたフィーチャの代わりに又はそれらに加えて用いられても良い同等並びに他のフィーチャを含んでもよい。
【００３９】
通常、導電ゲート４はドープされた多結晶シリコンで形成される。しかし、ある装置では他の既知のゲート技術が用いられても良い。従って、このゲートのために、例えば、多結晶シリコン材料と共にシリサイドを形成する薄い金属層のような、更なる材料が用いられても良い。これとは別に、ゲート４全体が多結晶シリコンの代わりに金属であってもよい。
【００４０】
図４乃至図１１は各セルにおいて均一深さのｐ型本体領域１０を有する装置を示しており、ここでは、例えば、装置の凹凸を減らすために屡々用いられる、より深く、より高濃度にドープされた（Ｐ＋）領域が無い。装置のセルの幾つか（示されていない）は、そのような、より深く、より高濃度にドープされた（Ｐ＋）領域を備えても良い。これらの、より深く、より高濃度にドープされた（Ｐ＋）領域は適切なマスクの窓を介して注入されてもよい。
【００４１】
上述の各例はｎチャネル装置で、領域８及び１２がｎ導電型で、領域１０がｐ導電型で、ゲート４により領域１０内に電子反転チャネルが誘起される。反対の導電型のドーパントを用いることにより、この発明に従ったｐ型装置が製造できる。この場合、領域８及び１２がｐ導電型で、領域１０がｎ導電型で、ゲート４により領域１０内にホール反転チャネルが誘起される。
【００４２】
図４乃至図１２を参照して縦型ディスクリート装置が記載されており、本体２の裏表面２ｂに、上部主表面２ａとコンタクトをとる第一の主電極と、領域１２ｂとコンタクトをとる第二の主電極とを有する。しかし、この発明に従った集積装置も可能である。この場合、領域１２ｂは装置基板とエピタキシャル・ドレイン・ドリフト領域１２ａとの間のドープされた埋め込み層でもよい。上部表面２ａからこの埋め込み層１２ｂ深さへ延在するドープされた周辺コンタクト領域を介して、上部主表面２ａにおいて、電極によりこの埋め込み層１２ｂのコンタクトがとられてもよい。
【００４３】
この出願では、特定の特徴の組み合わせに対して特許請求の範囲が規定されたが、この発明の開示の範囲には、明瞭に又は暗黙のうちにここに開示された如何なる新規な特徴又は如何なる新規な特徴の組み合わせをも、特許請求の範囲の如何なる部分に規定されたこの発明と関わるか否かに関わらず、また、この発明が解決する如何なる又はすべての技術的課題を軽減するか否かに関わらず、含まれることが理解されるべきである。
【００４４】
個々の実施形態のコンテキスト内に記載された各特徴は組み合わさって一つの実施形態とされることもできる。逆に、簡潔さのために一つの実施形態のコンテキスト内に記載された様々な特徴が別々に又は如何なるさらに分割された組み合わせとされることもできる。本出願人は、ここで、本出願の係属中に又は如何なるさらなる本出願より派生する出願において、そのような特徴及び又はそのような特徴の組み合わせに対して新たな特許請求の範囲が規定されることがあることを通告するものである。
【図面の簡単な説明】
【００４５】
【図１】既知のトレンチゲート半導体装置の半導体本体の平面図である。
【図２】図１の線Ａ−Ａについての半導体本体の断面図である。
【図３】図１の線Ｂ−Ｂについての半導体本体の断面図である。
【図４】この発明の第一実施形態によるトレンチゲート半導体装置の半導体本体の平面図である。
【図５】図４の線Ｃ−Ｃについての半導体本体の断面図である。
【図６】図４の線Ｄ−Ｄについての半導体本体の断面図である。
【図７】図４の線Ｅ−Ｅについての半導体本体の断面図である。
【図８】この発明の第二の実施形態によるトレンチゲート半導体装置の半導体本体の平面図である。
【図９】図８の線Ｆ−Ｆについての半導体本体の断面図である。
【図１０】図８の線Ｇ−Ｇについての半導体本体の断面図である。
【図１１】図８の線Ｈ−Ｈについての半導体本体の断面図である。
【図１２】この発明の実施形態によるトレンチゲート半導体装置の半導体本体の平面図であって、その製造の中間段階を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
2007523487.tif 000015
2007523487.tif 000016
2007523487.tif 000017