(57)【要約】  導電性材料を堆積し、そしてこの導電性材料をエッチングして電極を形成することによって、ＦｅＲＡＭデバイスの縦型キャパシタが形成される。上記電極は、絶縁層内にある開口部の上に配置されるため、上記構造の低い位置に電気的に接続される。上記電極の側面に強誘電体材料の層が形成され、そして所望の均一な厚みになるまでエッチングされる。上記強誘電体材料の上に導電性材料が堆積されて、別の絶縁層を堆積できる均一な表面が形成される。上記プロセスは、上記電極の形成と上記強誘電体材料の堆積との間に絶縁層をエッチングする工程を含んでいないため、これらの間に絶縁材料のフェンスが形成されることがない。形状を正確に制御して、均一な電界と信頼性のある動作パラメータを得ることができる。
2007507883.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタの形成方法であって、
基板上に、当該基板内へと延びている電気的導電性素子と電気的に接触している電極素子を形成する工程と、
上記電極素子間に強誘電体材料を堆積する工程と、を含んでいる方法。
【請求項２】
上記強誘電体材料が、上記電極素子の側面を覆っている層として形成され、
上記強誘電体層上に支持材料を堆積して、上記電極素子間にあるギャップを充填する工程をさらに含んでいる、請求項１に記載の方法。
【請求項３】
強誘電体材料を堆積し、エッチングしその厚さを小さくすることで、強誘電体材料の層を形成する、請求項２に記載の方法。
【請求項４】
上記支持材料が、少なくとも当該支持材料と上記強誘電体材料との間の界面に、電気的導電性材料を含んでいる、請求項２に記載の方法。
【請求項５】
上記電極素子が、開口部を有している絶縁層上に形成され、
上記電極が、上記開口部を介して、上記基板の上記電気的導電性素子に接触している、請求項１に記載の方法。
【請求項６】
請求項１に記載の方法によって形成された強誘電体キャパシタデバイス。
【請求項７】
請求項１に記載の方法によって形成された強誘電体キャパシタを少なくとも１つ有したＦｅＲＡＭデバイス。
【請求項８】
電極素子と強誘電体素子とを有したＦｅＲＡＭデバイスであって、
上記電極素子と強誘電体素子とが基板上に形成されており、
上記電極が、上記基板内へと延びている電気的導電性素子と電気的に接続しており、
上記強誘電体素子が、上記電極の側面に形成された層として、電極間に配置されている、ＦｅＲＡＭデバイス。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔本発明の分野〕
本発明は、ＦｅＲＡＭデバイスに用いられる種類の強誘電体キャパシタの形成方法、およびＦｅＲＡＭデバイスそのものの形成方法に関する。本発明はさらに、上記方法によって形成された強誘電体キャパシタを含んだＦｅＲＡＭデバイスに関する。
【０００２】
〔本発明の背景〕
従来のＦｅＲＡＭデバイスの多くは、横型強誘電体キャパシタ構造を有している。この構造内には、強誘電体層を挟む上部電極および下部電極を含んだ積層が形成されている。一方の「縦型キャパシタ」構造は、米国特許明細書６、３００、６５２において提案されている。上記明細書の開示は、本明細書に参照として援用される。縦型キャパシタは強誘電体素子を含んでおり、この強誘電体素子は、いずれかの側において電極に挟まれていて、かつ、ＦｅＲＡＭデバイスにおいて実質的に全て同じ高さにある。
【０００３】
縦型キャパシタ構造を形成するための従来技術におけるプロセス工程について、図１〜図５に示されている。上記縦型キャパシタは、一般的には基板（substructure）上に形成されていて、例えば図１に示されているような形態であってよい。図１では、様々な電子部品１が導電性のプラグ３に接続されている。導電性のプラグ３は、マトリックス５（例えばＴＥＯＳ（オルトケイ酸テトラエチル））を通って上方に延びている。プラグ３の上端は、ＴｉＮ／Ｉｒバリア素子７にて終端処理されており、ＴｉＮ／Ｉｒバリア素子７の最上表面は、マトリックス５の表面と同一面上になっている。
【０００４】
図２に示すように、マトリックス５の表面には、Ａｌ２Ｏ３の絶縁層９が形成される。そして、上記Ａｌ２Ｏ３の絶縁層上に、例えばＰＺＴ（ＰｂＺｒＴｉＯ３）などの強誘電体材料１１の厚い層が形成される。
【０００５】
図３に示すように、ＰＺＴ層１１の選択区域の上にハードマスク素子１３が堆積される。ハードマスク素子１３によって保護されていない部分の上記ＰＺＴ１１およびＡｌ２Ｏ３９が全て一様にエッチングされて、開口部１７を形成する。このプロセスの間に、残ったＰＺＴ１１の側面にＡｌ２Ｏ３フェンス１５が形成される場合が多い。
【０００６】
次に、図４に示すように、上記キャパシタ構造全体の上にＩｒＯ２を堆積することによって、開口部１７に、例えばＩｒＯ２などの導電性材料１９が充填される。そして、化学的機械的平坦化研磨（ＣＭＰ）が行われて、平坦な上部表面２１が形成される。この平坦な上部表面２１は、部分的にはＰＺＴ１１であり、部分的には導電性材料１９である。続いて、図５に示すように、表面１９上にＡｌ２Ｏ３層２３が形成される。ＩｒＯ２の素子１９は電極を構成し、一方、残ったＰＺＴ１１は誘電体を形成している。
【０００７】
上記縦型キャパシタ構造は、特に、残ったＰＺＴ１１のエッチングテーパー角度（etching taper angle）（すなわち、横方向と、残ったＰＺＴ１１の側面との角度）が高い場合は、セルサイズを小さくできる可能性が非常に高い。しかしながら、上記テーパー角度が９０°近くになると、Ａｌ２Ｏ３フェンス１５が形成される可能性が高い。これらのフェンス１５は、（例えばウェット洗浄プロセスによって）除去することが困難であり、さらに、絶縁フェンス１５が上記キャパシタの有効面積を減少させるため、ＱＳＷ（すなわち、上記強誘電体内に蓄積可能な最大電荷量）を大幅に減少させてしまう。
【０００８】
高いテーパー角度を達成したいと望む別の理由は、高いテーパー角度によって、強誘電体キャパシタ内における電界の均一性が上昇することにある。強誘電体が、その下部においてよりも上部において薄い場合には、上記強誘電体の底部においてよりも最上部において電界は高くなる。電界の均一性が欠乏していると、駆動電圧の設定に際して問題が生じることがあり、さらにデバイスの動作異常が生じることもある。例えば、誘電体の上部は、必要以上に高い電界で機能する必要がある。
【０００９】
これらの問題は、テーパー角度を９０°近くにまで高くすることによって改善される。しかしながら、前述したように、これによってフェンスが厚くなる。
【００１０】
〔発明の概要〕
本発明は、上記問題を少なくとも部分的に改善することを目的とし、そして特に、特性が改善された強誘電体キャパシタおよびＦｅＲＡＭデバイスを形成するための、新規かつ有用な方法を提供することを目的とする。
【００１１】
一般的には、本発明は、強誘電体材料内に形成されたホール内に電極を形成するのではなく、電極が、絶縁層内の開口部の上に、強誘電体材料が堆積される前に形成されるべきであることを提案する。
【００１２】
従って、上記電極と上記強誘電体材料との間に界面が形成された後、絶縁層をエッチングする工程は不要である。従って、フェンスの問題は取り除かれる。
【００１３】
さらに、上記強誘電体材料は、上記電極間のギャップを充填するためではなくて、上記電極の側面の層として形成されることが好ましい。すなわち、上記強誘電体材料の厚みは、上記電極間にあるギャップの形状によって決定されない。つまり、上記キャパシタ誘電体の厚さを非常に正確に制御することが可能であり、これによって、上記キャパシタ誘電体全体に存在している電界を容易かつ確実に均一にできる。さらに、上記強誘電体層の厚みは、所望の駆動電圧と適合するように選択できる。
【００１４】
上記強誘電体層の厚さは、さらなるエッチング工程によって最適化されることが好ましい（例えば、上記電極の側面においてより均一に形成される、または上記電極の側面において所望の値まで厚さが小さくされる）。
【００１５】
上記さらなるエッチング工程によって、上記絶縁層の上に延びている部分の強誘電体材料が任意で除去される。
【００１６】
上記強誘電体層は、上記電極間にあるギャップを充填し、そして平坦な表面を形成するために、支持材料によって覆われていることが好ましい。上記強誘電体材料を覆うために用いられる上記支持材料は、導電性材料（例えばイリジウム）であることが好ましく、取り付けられている別の部品に応じて、ダミー電極として機能させてもよい。あるいは、上記強誘電体材料は、絶縁材料（例えばＴＥＯＳ）によって少なくとも部分的に覆われていてよい。
【００１７】
上記電極の側面、すなわち上記電極と上記強誘電体材料との間に、導電性材料（例えば白金）が適宜堆積されてよい。同様に、上記電極から離れた位置において、上記強誘電体層の側面に導電性材料の層が堆積されてもよい。
【００１８】
具体的には、本発明の１つの表現は、「強誘電体キャパシタの形成方法であって、
基板上に、この基板内へと延びている電気的導電性素子と電気的に接触している電極素子を形成する工程と、
上記電極素子間に強誘電体材料を堆積する工程とを含んでいる。」である。
【００１９】
本発明の別の表現としては、電極素子と強誘電体素子とを有したＦｅＲＡＭデバイスであって、上記電極素子と強誘電体素子とは基板上に形成されており、上記電極は、上記基板内へと延びている電気的導電性素子と電気的に接続しており、上記強誘電体素子は、上記電極の側面に形成された層として、上記電極間に配置されている。
【００２０】
〔図面の簡単な説明〕
次に、本発明の好ましい特徴について図面に照らして説明するが、これはほんの例を示すにすぎない。図面は以下の通りである。
【００２１】
図１〜図５は、縦型キャパシタを形成するための従来の方法の工程を示す図である。
【００２２】
図６〜図１０は、本発明の一実施形態である方法の工程を示す図である。
【００２３】
図１１〜図１３は、本発明の別の実施形態である強誘電体キャパシタを示す図である。
【００２４】
〔実施形態の詳細な説明〕
本発明の一実施形態である方法について、図６〜図１１を参照して説明する。これらの図では、プラグ３とバリア素子７とがマトリックス５内に形成されていないことを除いて、上記縦型キャパシタ構造が図１に示すように基板上に形成される。図６〜図１１に示す素子と正確に一致する図１〜図５の素子は、同じ符号を用いて表されている。
【００２５】
上記方法の第１の工程は、従来の方法と同様に、Ａｌ２Ｏ３の絶縁層３１が上記基板上に形成されるための工程である。次に、エッチング工程が行われて、マトリックス５内および絶縁層３１内に開口部が生成される。そして、プラグ３は、図６に示すように、マトリックス５および絶縁層３１を通って延びるように上記開口内に形成される。
【００２６】
上記方法の第２の工程では、Ａｌ２Ｏ３層３１上に導電性材料（一般的にはイリジウム）の層３３が形成される。ハードマスク素子３４は、導電性層３３の上の、プラグ３のほぼ上に形成される。これらのハードマスク素子３４は、次のプロセスにより形成される。すなわち、導電性層３３上にハードマスク（ＴＥＯＳ）層が形成され、次に、このＴＥＯＳ層上にレジスト層が形成される。次に、リソグラフィプロセスが行われる。次に、ハードマスクオープン（酸化物ＲＩＥ）プロセスが行われる。そして、最後にアッシングプロセスが行われる。図７には、これら素子３４が２つのみ示されているが、図７に示す構造は完成した構造のほんの一部を図示したものであり、完成した構造は、ハードマスク素子３４の間隔と同じ周期性で、図７のいずれか一方の方向へと延びているということを理解されたい。ハードマスク素子３４は、上から見たときに、例えば四角形または長方形の区域であってよく、あるいは、これらの形状をしたギャップを含んだ層であってよい。ハードマスク素子３４を用いてエッチングが行われて、導電性層３３内に開口部３５が形成される。開口部３５では、導電性層３３の全厚み（さらに、任意で層３１の上部）が完全に取り除かれることが好ましい。次に、酸素を含有した大気中において、ＲＴＯ（急速熱酸化）によって、残った導電性層３３部分の側面に、ｌｒＯ２の薄い層３４（一般的に１ｎｍ〜１５ｎｍの範囲内）が形成されて、図７に示すような構造が形成される。上記ｌｒＯ２によって、上記キャパシタの結晶化度が改善される。
【００２７】
次に、図８に示すように、上記開口部の側面部分４１も特に含んだ、図７に示す構造の上に、例えばＰＺＴなどの強誘電体材料の層３９が形成される。上記部分４１は、以下に説明するように、完成した強誘電体キャパシタデバイスにおいて誘電体素子を形成することになる。層３９の厚さは、一般的には２０ｎｍ〜２００ｎｍの範囲内である。
【００２８】
次に、さらにエッチングが行われて、強誘電体層３９の厚さを小さくする。このとき、強誘電体材料の膜４２は、絶縁層３１上に延びている状態のままにしておく。そして、図９に示すように、開口部３５は、支持材料４３によって充填される。この支持材料４３は、ｌｒＯ２などの導電性材料であってよい。
【００２９】
続いて、ＣＭＰ研磨が行われて、平坦な上部表面４５が形成される。この上部表面４５は、部分的にはＰＺＴ３９であり、部分的には導電性材料３３であり、部分的には導電性材料３４であり、そして部分的には導電性支持材料４３である。次に、表面４５上にＡｌ２Ｏ３層４７が形成されて、図１０に示すような完成した構造が形成される。導電性材料３３は、プラグ３と電気的接触を形成しているため、上記基板の所望の電気部品に電極３３を電気的に接続する。導電性材料４３は、ダミー電極として機能する。
【００３０】
本発明の１つの実施形態についてのみ説明したが、当業者には明らかなように、本発明の範囲内において、上記方法に多くの様々な変化を加えることができる。例えば、本発明に従って形成できる３つの別の構造が、図１１〜図１３にそれぞれ示されている。これらの図では、図６〜図１０に示す素子と正確に一致する素子は、同じ符号を用いて表されている。
【００３１】
第１に、図１１に示すように、絶縁層３１上に延びている層４２が完全に除去されるまで、図８と図９との間に行われるエッチングプロセスが継続される。これによって、層４１の縁において、電界をより均一にできるという利点がある。
【００３２】
第２に、Ｐｔ層が上記構造内に包含される。例えば、Ｐｔ層４９は、層３２の代わりに、あるいは層３２に加えて、導電性素子３３とＰＺＴ層３９の上記部分４１との間に設けられえる。別のＰｔ層が、ＰＺＴ３９と導電性材料４３との間にあってもよく、あるいは図１２に示すように、この別のＰｔ層が材料４３を実際的に置き換えるものであってもよい。図１２に示す材料４３では、層３２の代わりにＰＺＴ層４９があり、またＰＺＴ内の開口部はＰｔ５１によって充填されている。このような方法によってＰｔを導入するという可能性によって、システム設計者が利用できる選択肢が増える。なぜなら、Ｐｔはキャパシタの特性を大幅に変更できるからである。
【００３３】
第３に、図１３に示すように、導電性材料４３（または、図１２において導電性材料４３を置き換えているＰｔ）は、非導電性材料（例えばＴＥＯＳ）の素子５３を含んでいてよい。このような材料は、ＰＺＴ３９付近にある部分の導電性材料４３のみが全ての能動的な役割を演ずるため、何らの害はない。このような方法によるＴＥＯＳの使用は有益である。なぜなら、ＴＥＯＳは比較的コストの低い材料であり、ダミー電極の性能が改善される可能性があり、さらに上記強誘電体デバイスにはより効果的なカバーが備えられているからである。
【００３４】
これら３つのパターンは、本発明の範囲内において任意に組み合わせることができる。
【図面の簡単な説明】
【００３５】
【図１】縦型キャパシタを形成するための従来の方法の工程を示す図である。
【図２】縦型キャパシタを形成するための従来の方法の工程を示す図である。
【図３】縦型キャパシタを形成するための従来の方法の工程を示す図である。
【図４】縦型キャパシタを形成するための従来の方法の工程を示す図である。
【図５】縦型キャパシタを形成するための従来の方法の工程を示す図である。
【図６】本発明の一実施形態である方法の工程を示す図である。
【図７】本発明の一実施形態である方法の工程を示す図である。
【図８】本発明の一実施形態である方法の工程を示す図である。
【図９】本発明の一実施形態である方法の工程を示す図である。
【図１０】本発明の一実施形態である方法の工程を示す図である。
【図１１】本発明の別の実施形態である強誘電体キャパシタを示す図である。
【図１２】本発明の別の実施形態である強誘電体キャパシタを示す図である。
【図１３】本発明の別の実施形態である強誘電体キャパシタを示す図である。
【図１】
2007507883.tif 000003
【図２】
2007507883.tif 000004
【図３】
2007507883.tif 000005
【図４】
2007507883.tif 000006
【図５】
2007507883.tif 000007
【図６】
2007507883.tif 000008
【図７】
2007507883.tif 000009
【図８】
2007507883.tif 000010
【図９】
2007507883.tif 000011
【図１０】
2007507883.tif 000012
【図１１】
2007507883.tif 000013
【図１２】
2007507883.tif 000014
【図１３】
2007507883.tif 000015
【手続補正書】
【提出日】平成17年8月2日(2005.8.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
上記方法の第２の工程では、Ａｌ２Ｏ３層３１上に導電性材料（一般的にはイリジウム）の層３３が形成される。ハードマスク素子３４は、導電性層３３の上の、プラグ３のほぼ上に形成される。これらのハードマスク素子３４は、次のプロセスにより形成される。すなわち、導電性層３３上にハードマスク（ＴＥＯＳ）層が形成され、次に、このＴＥＯＳ層上にレジスト層が形成される。次に、リソグラフィプロセスが行われる。次に、ハードマスクオープン（酸化物ＲＩＥ）プロセスが行われる。そして、最後にアッシングプロセスが行われる。図７には、これら素子３４が２つのみ示されているが、図７に示す構造は完成した構造のほんの一部を図示したものであり、完成した構造は、ハードマスク素子３４の間隔と同じ周期性で、図７のいずれか一方の方向へと延びているということを理解されたい。ハードマスク素子３４は、上から見たときに、例えば四角形または長方形の区域であってよく、あるいは、これらの形状をしたギャップを含んだ層であってよい。ハードマスク素子３４を用いてエッチングが行われて、導電性層３３内に開口部３５が形成される。開口部３５では、導電性層３３の全厚み（さらに、任意で層３１の上部）が完全に取り除かれることが好ましい。次に、酸素を含有した大気中において、ＲＴＯ（急速熱酸化）によって、残った導電性層３３部分の側面に、ｌｒＯ２の薄い層３４０（一般的に１ｎｍ〜１５ｎｍの範囲内）が形成されて、図７に示すような構造が形成される。上記ｌｒＯ２によって、上記キャパシタの結晶化度が改善される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
続いて、ＣＭＰ研磨が行われて、平坦な上部表面４５が形成される。この上部表面４５は、部分的にはＰＺＴ３９であり、部分的には導電性材料３３であり、部分的には導電性材料３４０であり、そして部分的には導電性支持材料４３である。次に、表面４５上にＡｌ２Ｏ３層４７が形成されて、図１０に示すような完成した構造が形成される。導電性材料３３は、プラグ３と電気的接触を形成しているため、上記基板の所望の電気部品に電極３３を電気的に接続する。導電性材料４３は、ダミー電極として機能する。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2007507883.tif 000016
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
2007507883.tif 000017
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2007507883.tif 000018
【手続補正書】
【提出日】平成18年1月23日(2006.1.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
縦型強誘電体キャパシタ構造の形成方法であって、
基板上に、当該基板内へと延びている電気的導電性素子と電気的に接触している電極素子を形成する工程と、
上記電極素子間に強誘電体材料を堆積することによって、上記電極素子の側面を覆う層を形成する工程と、
上記電極素子間にあるギャップ内の上記強誘電体層上に電気的導電性支持材料を堆積する工程と、
上記電極素子上の上記電気的導電性支持材料および強誘電体材料を除去して、上記強誘電体材料が、上記電極素子の側面に形成された層として配置されるようにする工程と、を含んでいる方法。
【請求項２】
上記強誘電体層をエッチングし、その厚さを小さくする工程をさらに含んでいる、請求項１に記載の方法。
【請求項３】
上記電極素子が、開口部を有している絶縁層上に形成され、
上記電極が、上記開口部を介して、上記基板の上記電気的導電性素子に接触している、請求項１または請求項２に記載の方法。
【請求項４】
上記電気的導電性支持材料がダミー電極として機能し、
上記電極素子が、上記基板の所望の部品を有する上記強誘電体キャパシタ構造と接続している、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
上記電極素子と、上記強誘電体層と、上記支持材料とを平坦化する工程をさらに含んでいる、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
上記平坦化された表面上にＡｌ２Ｏ３バリア層を堆積する工程をさらに含んでいる、請求項５に記載の方法。
【請求項７】
請求項１〜６のいずれか１項に記載の方法によって形成された、強誘電体キャパシタデバイス。
【請求項８】
請求項１〜６のいずれか１項に記載の方法によって形成された強誘電体キャパシタを少なくとも１つ有した、ＦｅＲＡＭデバイス。
【請求項９】
縦型強誘電体キャパシタ構造を有したＦｅＲＡＭデバイスであって、
上記構造が、電極素子と、導電性層と、強誘電体素子と、基板上に形成された電気的導電性支持材料とを有しており、
上記電極が、上記基板内へと延びている電気的導電性素子と電気的に接触していて、
上記強誘電体素子が、上記電極間において、上記電極素子の側面に形成された層として配置されていて、
上記導電性層が、上記電極素子の側面と上記強誘電体素子との間に形成されていて、
上記支持材料が、上記電極素子間にあるギャップを充填するように、上記強誘電体素子上に堆積されている、ＦｅＲＡＭデバイス。
【請求項１０】
上記強誘電体素子および上記支持材料のいずれもが、上記電極素子の最上表面を覆っていない、請求項９に記載のＦｅＲＡＭデバイス。
【請求項１１】
上記電気的導電性支持材料がダミー電極として機能し、
上記電極素子が、基板の所望の部品を有する上記強誘電体キャパシタ構造と接続している、請求項１１に記載のＦｅＲＡＭデバイス。
【請求項１２】
上記強誘電体素子と上記支持材料との間に第２の導電性層をさらに含んでいる、請求項９〜１１のいずれか１項に記載のＦｅＲＡＭデバイス。
【請求項１３】
上記導電性素子および上記電気的導電性支持材料が同一の材料からなっている、請求項９〜１１のいずれか１項に記載のＦｅＲＡＭデバイス。
【請求項１４】
上記導電性素子の材料および上記電気的導電性支持材料が酸化イリジウム（ｌｒＯ２）である、請求項１３に記載のＦｅＲＡＭデバイス。
【請求項１５】
上記導電性素子および上記電気的導電性支持材料の材料が白金（Ｐｔ）である、請求項１３に記載のＦｅＲＡＭデバイス。
【請求項１６】
上記電気的導電性支持材料が、上記強誘電体素子付近では電気的導電性材料を含んでいて、そして上記電極素子間にある上記ギャップの残りの部分では非導電性材料を含んでいる、請求項９〜１５のいずれか１項に記載のＦｅＲＡＭデバイス。
【国際調査報告】
2007507883.tif 000019
2007507883.tif 000020