(57)【要約】【課題】シリコンウエハを貫通して導電ビアを設ける必要性をなくしつつ検出器の中心領域におけるデッドスペースの発生を回避する画素センサアレイを提供する。【解決手段】電子処理回路のそれぞれが、ウエハの第１の表面の近くに配置された、集積回路の端部付近に形成されたコンタクトを介してアクセス可能である各センサ入力部を有する集積回路を形成することにより、検出器アセンブリ（５０）が形成される。集積回路のそれぞれの第１の表面上にセンサ素子が配置され、それにより、センサ素子の露出面は、入射光子が向けられる共通の第１の電極を形成し、反対側の非露出面は、それぞれが対応するセンサ入力部と位置合わせされた、第１の電極とは反対の極性を有する多数の第２の電極を形成する。【選択図】図９
2007508689.tif 000002
【特許請求の範囲】
【請求項１】
電子処理回路のセンサ入力部に結合されたセンサ素子をそれぞれが含む複数の画素を有する検出器の製造方法であって、
少なくとも２つの異なる種類の複数のレチクルをスティッチングすることによって前記電子処理回路をＣＭＯＳウエハ上に集積して、電子処理回路のアレイを有する集積回路であって、前記電子処理回路のそれぞれが、前記ウエハの第１の表面の近くに配置された、前記集積回路の端部付近に形成されたコンタクトを介して前記第１の表面からアクセス可能である各センサ入力部を有する集積回路を形成する工程と、
前記センサ素子を前記検出器内の前記集積回路のそれぞれの第１の表面上に配置し、それにより、前記センサ素子の露出面は、入射光子が向けられる共通の第１の電極を形成し、反対側の非露出面は、それぞれが対応するセンサ入力部と位置合わせされた、前記第１の電極とは反対の極性を有する多数の第２の電極を形成する工程とを含む方法。
【請求項２】
前記電子処理回路を、実質的に前記検出器の幅の半分である寸法を有する長端と短端とをそれぞれが有する複数の長方形ＩＣモジュール上に、前記コンタクトが前記ＩＣモジュールの短端の近くに形成されるように集積する工程と、
前記ＩＣモジュールの多数の対を、各対の短端のそれぞれが前記検出器の対向する外側の不連続な端部の近くに配置された各ＩＣモジュールのコンタクトのそれぞれと並置されるように、かつ、隣接するＩＣモジュール対がそれらの長端に沿って並置された状態で、端部同士を接触させて並置する工程とを含み、
前記センサ素子が、前記検出器内の前記ＩＣモジュールのそれぞれの第１の表面上に配置される請求項１に記載の方法。
【請求項３】
前記センサ素子を配置することが、前記ウエハの第１の表面上に、入射光子を直接に検出することができるアモルファス又は多結晶センサ材料を成長させることを含む請求項１又は２に記載の方法。
【請求項４】
前記アモルファス又は多結晶センサ材料がヨウ化水銀（ＩＩ）である請求項３に記載の方法。
【請求項５】
前記センサ素子を配置する前に前記検出器のアセンブリをＰＣＢ上に取り付けることをさらに含む請求項１から４のいずれか１項に記載の方法。
【請求項６】
高エネルギー光子イメージング検出器用のセンサアレイを製造するために用いられる場合の請求項１から５のいずれか１項に記載の方法。
【請求項７】
請求項１から６のいずれか１項に記載の方法によって製造された検出器アセンブリ。
【請求項８】
電子処理回路のセンサ入力部に結合されたセンサ素子を含む複数の画素を有する検出器アセンブリであって、
少なくとも２つの異なる種類の複数のレチクルをスティッチングすることによって形成された少なくとも１つの集積回路であって、ウエハの第１の表面の近くに配置された、前記集積回路の端部付近に形成されたコンタクトを介して前記第１の表面からアクセス可能である各センサ入力部をそれぞれが有する電子処理回路のアレイを有する集積回路と、
前記検出器アセンブリ内の前記少なくとも１つの集積回路の第１の表面上に配置されたセンサ素子であって、それにより、前記センサ素子の露出面は、入射光子が向けられる共通の第１の電極を形成し、反対側の非露出面は、それぞれが対応するセンサ入力部と位置合わせされた、前記第１の電極とは反対の極性を有する多数の第２の電極を形成するセンサ素子とを含む検出器アセンブリ。
【請求項９】
それぞれが超大面積ＣＭＯＳウエハ上に作製され、実質的に前記検出器の幅の半分である寸法を有する長端と短端とを有する複数の長方形ＩＣモジュールであって、前記ウエハの第１の表面の近くに配置された、前記ＩＣモジュールの短端の近くに形成されたコンタクトを介して前記第１の表面からアクセス可能である各センサ入力部をそれぞれが有する電子処理回路の少なくとも１つのアレイを有するＩＣモジュールと、
ＩＣモジュールの多数の対であって、各対の短端のそれぞれが前記検出器の対向する外側の不連続な端部の近くに配置された各ＩＣモジュールのコンタクトのそれぞれと並置されるように、かつ、隣接するＩＣモジュール対がそれらの長端に沿って並置された状態で、端部同士を接触させて並置されたＩＣモジュールの多数の対とを含み、
前記センサ素子が、前記検出器アセンブリ内の前記ＩＣモジュールのそれぞれの第１の表面上に配置されている請求項８に記載の検出器アセンブリ。
【請求項１０】
前記センサ素子が、前記ウエハの第１の表面上に成長させた、入射光子を直接に検出することができるアモルファス又は多結晶センサ材料を含む請求項８又は９に記載の検出器アセンブリ。
【請求項１１】
前記センサ素子が、前記センサ入力部のそれぞれと位置合わせされて前記ウエハの第１の表面上に取り付けられた、モノリシックに集積された結晶質センサを含む請求項８から１０のいずれか１項に記載の検出器アセンブリ。
【請求項１２】
高エネルギー光子イメージング検出器用に構成された請求項８から１１のいずれか１項に記載の検出器アセンブリ。
【請求項１３】
請求項８から１２のいずれか１項に記載の検出器アセンブリの製造用のＩＣモジュールであって、
実質的に前記検出器の幅の半分である寸法を有する長端と短端とを有し、電子処理回路の少なくとも１つのアレイを有する超大面積の長方形ＣＭＯＳウエハであって、前記電子処理回路のそれぞれが、前記ウエハの第１の表面の近くに配置された、前記センサアレイの短端の近くに形成されたコンタクトを介して前記第１の表面からアクセス可能である各センサ入力部を有しているウエハを含むＩＣモジュール。
【請求項１４】
請求項１３に記載のＩＣモジュールと、前記第１の表面上に蒸着されたセンサ材料とを含むセンサアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｘ線及びγカメラ用の画素センサに関する。
【背景技術】
【０００２】
画素センサは、ダイオードのようなセンサ素子のアレイと、典型的にはＡＳＩＣの形態の、各センサ素子に用いられる電荷増幅器と処理用電子部品とを含む電子部品の補完的アレイとを含むことが知られている。小型テレビカメラ等に用いられるようなＣＣＤにおいては、センサ素子は、可視光に応答して電荷増幅器によって増幅された後に処理される電流を発生させるシリコンダイオードからなっている。
【０００３】
同様の方法でＸ線又はγ線のような高エネルギー光子に応答して電荷を生じさせるＸ線及び核医学撮像用の画素センサが知られている。従来のシリコンダイオードは、高エネルギー光子に対して透明であるのでこのような用途に適しておらず、そのために、テルル化カドミウム又はヨウ化水銀（ＩＩ）のような他の材料が代用されている。これらの材料はシリコンをベースとしていないため、ダイオードを関連電子部品と一体化させて単一のモノリシック構造とすることができず、このため、実際には、センサ素子と関連電子部品とを別々のウエハ上に製造した後、これらのウエハをバンプボンディングを用いて相互接続する、ということが必要である。
【０００４】
特許文献１は、図１に示すようにウエハ１０上に形成された複数の画素を有するセンサアレイを開示している。ウエハ１０は、典型的には相補型金属酸化膜半導体（ＣＭＯＳ）ウエハからなり、３×５の画素１３のマトリックスをそれぞれが含むセンサ素子１２の長方形マトリックスを形成するようにスクライブ線１１が設けられ、集積回路すなわちチップを構成している。ウエハ１０は、シリコンファウンドリにおいて公知の方法で加工され、低コスト大量生産の目的で、同一の集積回路の多数の複製を有する未切断のウエハとして当該発明に従って加工される。各画素１３は、電荷増幅器１５及び処理ユニット１６に接続されたセンサ入力部１４を含んでいる。電荷増幅器１５は、処理ユニット１６とともに、センサ素子（図示せず）が接続された、センサ素子に当たる光子に応答してそれにより生じる電荷を測定する画素用電子部品を構成している。このように、シリコンウエハ１０は、画素アレイ１２の多数の複製を含み、スクライビング後は、例えば、各センサ素子に接続するための３×５の画素電子回路のアレイをそれぞれが内蔵する多数のＡＳＩＣがシリコンウエハ１０から得られる。
【０００５】
画素センサにおいて一般的に用いられているようなワイヤボンディングの必要性をなくすために、特許文献１では、各センサ入力部１４が、シリコンウエハを貫通するそれぞれのオーミックコンタクト（すなわち「ビア（via）」）を介してシリコンウエハの裏側に接続されている。そして、このコンタクトは、シリコンウエハの裏側の電子部品に対して空間的に適切に配置させたセンサ素子を有効に接合することによってセンサ素子をセンサ用電子部品に直接接続するために用いられ得る。
【０００６】
非特許文献１には、写真技術等の可視光応用分野向けの多画素ＣＭＯＳアレイが記載されている。この多画素ＣＭＯＳアレイは、事前に作製されたＡＳＩＣ上にアモルファスシリコン検出器を蒸着するために、薄膜ＡＳＩＣ（ＴＦＡ）技術を採用している。非特許文献１は、並置された多数のセンサアレイを有する大面積センサアセンブリの形成に適した多画素センサアレイの必要性を論じてはおらず、このようなアセンブリを想定していない。
【０００７】
図２は、下側のＡＳＩＣ２２の対応する電子部品モジュールにそれぞれがバンプ接合された多数のセンサ素子（図示せず）を含む上側のセンサアレイ２１を含む、概して２０で示された独立型２‐Ｄ画素センサを含む典型的な構成を示す。また、電力及び制御信号がセンサ２０に供給され、このため、典型的に、ワイヤボンディング２４を用いて外部回路に接続し得る制御パッド２３を複合チップの少なくとも１つの端部に沿って形成することが必要である。
【０００８】
このようなアレイにおける各画素の典型的なサイズは２００μｍであり、２次元アレイの典型的な寸法は１ｃｍ2である。すなわち、典型的には、画素アレイ１つ当たり約６２５画素が存在する。実際には、通常、はるかに大きな面積、例えば少なくとも１０×１０ｃｍ2を撮像することが必要である。これには、１００の画素アレイを、例えば１０×１０のマトリックスとして実装することが求められる。他方で、従来の画素センサにおいて用いられているバンプボンディング技術は、画素の実装密度を高めるのに不利であるので、より多くの画素を画素アレイに実装することによってセンサの解像度を高めることが困難になる。これは、各センサを異なったアレイの対応する電子部品にバンプ接合しなければならないことが、コストのかかる過程であり、かつ、歩留まりを低下させやすいからである。さらに、各モジュールの端部に沿って制御パッドを設けることと、これらのパッドを外部回路にワイヤボンディングしなければならないことは、介在するＩ／Ｏ及び制御パッドのために事実上画素が全くない「デッド」ゾーンを生じさせることなく隣接するセンサアレイを端部同士を接触させて実装することはできないということを意味している。また、ワイヤボンディングによってＩ／Ｏ制御パッドを外部回路に接続することも、コストがかかって厄介な過程であり、さらに、有効な全体実装密度を低下させてしまう。
【０００９】
特許文献２は、配列された光センサを含み、外部回路の接続用の接続電極又は該接続電極上の開口部が受光面と反対側の表面に設けられ、該配列された光センサの上方に透明基体が設けられた半導体イメージセンサ装置を開示している。このような手段により、感度及び分解能を向上させるべく光源と光センサの間の距離を低減することができる。
【００１０】
特許文献３は、約１ミリメートル以下の長さの多数の半導体ウエハを高密度マイクロポスト配線（high-density micro-post wiring）によって相互接続するための方法を開示している。本方法は、壁によって規定される少なくとも１つの孔を少なくとも部分的に半導体材料を貫通してエッチングする工程と、電気絶縁性材料の層を形成して該壁を被覆する工程と、該孔のチャネル内の該壁上に導電性材料を形成する工程とを含んでいる。
【００１１】
特許文献４は、光検知部と駆動回路とを同一の基板の表面と背面に形成し、貫通孔を介した配線により両者を接続する過程を記載している。増幅器及びその他の駆動回路はＳｉ成長層に形成され、光検知素子のためのＰN接合を形成するためにＢ+イオンの注入によってｎ型領域が形成される。ｎ型領域の一部と駆動回路が形成されたＳｉ成長層側とを結合するように配線用のアルミニウムが形成され、この形成は、必要部分以外の部分をマスクしてイオンビーム蒸着や電子ビーム蒸着等によって行われる。アルミニウムの蒸着は上・下両面から行われ、メッキで配線がつながれる。光検知素子部のＨｇＣｄＴｅ成長部分とＳｉ成長層とはずらされてサファイア基板の両面に形成される。
【００１２】
このような構成は、単一の光検出器のみに関するように思われ、また、シリコンを事前に作製するのではなく、サファイア基板の上面に成長させるものである。
【００１３】
特許文献５は、基板を含むイメージセンサアレイを開示している。基板に近接して相互接続構造体が形成されている。アモルファスシリコン電極層が相互接続構造体に近接している。アモルファスシリコン電極層は、画素電極領域間に電極イオン注入領域を含む。画素電極領域は、イメージセンサのアレイの陰極を画成する。電極イオン注入領域は、画素電極領域間を物理的に隔離する。陰極は、相互接続構造体に電気的に接続される。アモルファスシリコンＩ層がアモルファスシリコン電極層に近接している。アモルファスシリコンＩ層は、各イメージセンサの内側層を形成している。イメージセンサに近接して透明電極層が形成されている。透明電極層の内面は、イメージセンサの陽極と相互接続構造体に電気的に接続される。アモルファスシリコンＩ層は、イメージセンサの内側層間を物理的に隔離するＩ層イオン注入領域をさらに含む。Ｉ層イオン注入領域は、電極イオン注入領域と一列に並んでいる。アモルファスシリコンＩ層に近接してアモルファスシリコンＰ層が形成され得る。アモルファスシリコンＰ層は、各イメージセンサの外側層を形成する。アモルファスシリコンＰ層は、イメージセンサの外側層間を物理的に隔離するＰ層イオン注入領域を含み得る。
【００１４】
特許文献６は、光学信号を電気信号に変換するための受光素子と電気信号を処理するための電子回路とを含む光電子集積回路を開示している。受光素子は、基板の第１の主面上に配置され、互いに平行に交互に配置されたｐ側電極とｎ側電極とを含んでいる。電子回路は、基板の第２の主面上に配置される。受光素子と電子回路は、基板を貫通するビア孔によって電気的に接続される。
【００１５】
特許文献７は、電子装置のアレイと複数の電子アクセス装置とを有する半導体集積回路を開示している。アクセス装置は、アレイ内の選択された電子装置と周辺のオンチップ又はオフチップ検知回路との間の個々の独立した電気的接続を可能とするようＸ及びＹアドレスラインの統合作用によってオンにされ得るＭＯＳＦＥＴの組からなっている。このことにより、選択された装置について、アレイ内のその他の装置との干渉なく、かつ、選択された装置以外を読み出す必要なく、連続的な読み出しを確立及び維持することが可能になる。アレイ検出器間のデッドスペースを最小限にするために、アレイとアクセス装置とを半導体本体の両面に配置し得る。
【００１６】
特許文献８は、半導体光伝送体と半導体受光体とが単一の基板上に位置している光結合器又は反射光障壁の製造方法を開示している。光伝送体及び受光体の光結合又は光分離は基板内で行われる。半導体素子は、その後に初めて個別のユニットに分けられる。
【００１７】
どのような技術をセンサアレイの作製に用いるかに関わらず、また、センサアレイのサイズに関わらず、実際のＣＴ検出器は、典型的に、十分な有効範囲を得るために多数のセンサアレイが端部同士を接触させて並置されることを必要とする。このことは、必然的に、上記のように入射光子に反応しないいくつかの「デッドスペース」を隣接センサアレイ間に生じさせる。デッドスペースを可能な限り縮小することが明らかに望ましい。図２に示すような、端部にコンタクトパッドを有するこれまでに提案されてきたセンサアレイの小さなサイズは、一方では、独立型のＸ線又はγ線検出器としての使用に不利となり、他方では、端部同士を接触させて並置された場合に検出器の中心領域に入射光子に反応しないデッドスペースが発生してしまうことを不可避にしている。
【００１８】
上記参照文献の一部は、この問題に対処するものであり、１つの解決策、すなわち、センサ素子への接続をウエハの裏側を介して実施できるように導電ビアを設けることを提供している。この解決策は有効ではあるが、導電ビアを設ける必要があることにより製造過程が複雑になる。
【００１９】
特許文献９は、Ｘ線透過性基板と固体撮像素子の撮像面に接触したシンチレータとによって構成されたシンチレータ基板を開示している。固体撮像素子及び枠体はベース板上に固定されている。Ｘ線透過率を向上させるために基板は比較的薄く設定されている。
【００２０】
特許文献１０は、光検出器アレイに組み合わせられたシンチレータを含む放射線イメージャを開示している。
【特許文献１】国際公開第ＷＯ０３/０８３９４４号
【特許文献２】米国特許第５２５４８６８号
【特許文献３】米国特許第５９９８２９２号
【特許文献４】特開昭６１−１２８５６４号公報
【特許文献５】欧州特許公開第１  ０４５  ４５０Ａ２号
【特許文献６】欧州特許公開第５３７  ５１４Ａ２号
【特許文献７】米国特許第４５４７７９２号
【特許文献８】米国特許第４８５７７４６号
【特許文献９】欧州特許公開第１２５３４２２Ａ１号
【特許文献１０】米国特許第５１３２５３９号
【非特許文献１】“A vertically integrated high resolution active pixel sensor for deep submicron CMOS processes”（「極微細ＣＭＯＳ処理のための垂直に集積された高解像度能動画素センサ」）（Stephan Benthienら、ＣＣＤ及び高度化画像センサに関するＩＥＥＥワークショップ（IEEE Workshop on CCDs and Advanced Image Sensors）、１９９９年６月１０日〜１２日）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
これらの先行技術の参照文献は、シンチレータを採用したＸ線撮像装置の代表例である。これらは、その動作原理が、入射Ｘ線がシンチレータに当たって光を発生させ、この光が隣接する光検出器アレイに当たり、入射Ｘ線が当たったシンチレータ上の位置に関連した空間的情報を生成するというものであるので、直接的な検出装置ではない。シンチレータが発生させる光は、発散して光検出器アレイの隣接画素に当たりやすく、それによって空間解像度が悪くなるため、このような手法は不正確になりがちである。また、シンチレータ検出器は、検出量子効率が悪く、そのため、患者の放射線量が高くなってしまう。
【００２２】
したがって、シリコンウエハを貫通して導電ビアを設ける必要性をなくしつつ、公知の手法に関連付けられるデッドスペースの発生を回避し、かつ、シンチレータ検出器よりも優れた性能を提供するのに適した大面積センサアレイを提供することが望ましい。
【００２３】
したがって、本発明の目的は、特にＸ線撮像用に適し、シリコンウエハを貫通して導電ビアを設ける必要性をなくしつつ検出器の中心領域におけるデッドスペースの発生を回避する画素センサアレイを提供することである。
【課題を解決するための手段】
【００２４】
この目的は、本発明の第１の局面により、電子処理回路のセンサ入力部に結合されたセンサ素子をそれぞれが有する複数の画素を有する検出器の製造方法であって、
少なくとも２つの異なる種類の複数のレチクルをスティッチングすることによって電子処理回路をＣＭＯＳウエハ上に集積して、電子処理回路のアレイを有する集積回路であって、電子処理回路のそれぞれが、ウエハの第１の表面の近くに配置された、集積回路の端部付近に形成されたコンタクトを介して第１の表面からアクセス可能である各センサ入力部を有する集積回路を形成する工程と、
センサ素子を検出器内の集積回路のそれぞれの第１の表面上に配置し、それにより、センサ素子の露出面は、入射光子が向けられる共通の第１の電極を形成し、反対側の非露出面は、それぞれが対応するセンサ入力部と位置合わせされた、第１の電極とは反対の極性を有する多数の第２の電極を形成する工程とを含む方法によって実現される。
【００２５】
好ましくは、このような方法は、電子処理回路を超大面積ＣＭＯＳウエハ上に集積して、実質的に検出器の幅の半分である寸法を有する長端と短端とを有する長方形ＩＣモジュールを形成するために用いられる。各長方形ＩＣモジュールは、ウエハの第１の表面の近くに配置され、ＩＣモジュールの短端の近くに形成されたコンタクトを介して第１の表面からアクセス可能である各センサ入力部をそれぞれが有する電子処理回路の少なくとも１つのアレイを有する。ＩＣモジュールの多数の対は、各対の短端が、検出器の対向する外側の不連続な端部の近くに配置された各ＩＣモジュールのコンタクトと並置されるように、かつ、隣接する集積回路対がそれらの長端に沿って並置された状態で、端部同士を接触させて並置される。その後、センサ素子を、検出器内の各ＩＣモジュールの第１の表面上に配置し、それにより、センサ素子の露出面は、入射光子が向けられる共通の第１の電極を形成し、反対側の非露出面は、対応するセンサ入力部と位置合わせされた、第１の電極とは反対の極性を有する多数の第２の電極を形成する。
【発明の効果】
【００２６】
本発明は、典型的にはこれまでセンサアレイの製造において用いられていたものよりも１桁大きい非常に大きな表面積を有するＣＭＯＳＩＣを使用することに基づいている。これは、ＣＭＯＳをより大きなウエハサイズに統合することを可能にする全く新しい作製法である。したがって、例えば、従来のＣＭＯＳウエハの主要寸法はせいぜい数センチメートルであるが、本技術によって製造されたＣＭＯＳウエハは、１０ｃｍを超えるスティッチングされた（stitched）レチクルサイズを有し得、このサイズは近い将来に大きくなるであろう。
【発明を実施するための最良の形態】
【００２７】
本発明は、「スティッチング法（stitching）」を用いて単一のＣＭＯＳウエハ上に異なった構造を作製することに基づいている。この目的のために、スティッチング法という技術自体は新規なものではないが、スティッチング法について簡単に説明しておくと、本発明の発明思想の理解が容易となるであろう。他方で、本発明によって製造されたセンサアレイは、スティッチング法によってこれまでに公知のセンサアレイとは明白に区別され、それゆえに、その相違を理解することが重要である。
【００２８】
ＣＭＯＳ回路の作製においては、大きな純粋シリコンから薄いウエハをスライスする。薄いウエハのそれぞれは約３０ｃｍ（１２”）の直径を有し得、この単一のウエハから、公知のリソグラフィー技術を用いて多数の集積回路（ＩＣ）が生産される。一般的に、多数の同一のＩＣが単一のウエハから作製され、この目的のために、所望のＩＣ回路に対応するアートワークマスクを間隔を開けて結像して、それぞれが単一のＩＣに対応するレチクルのマトリックスをウエハ上に形成する。例えば、典型的なＣＰＵチップの寸法は、約１００の同一のＩＣを単一のウエハ上で製造することができるように、２×２ｃｍであり得る。これは、一辺が２０ｃｍの正方形は、対角線が約３０ｃｍであり、直径３０ｃｍの円形ウエハ内にぴったり収まり得ることを前提としたものであり、ウエハの円周によって境界をつけられ、正方形の四辺によって範囲を定められる、追加のＩＣを収容可能な領域を無視したものである。
【００２９】
最新式のＣＰＵチップを外界と干渉させるために多数のコンタクトが必要であるため、パッドリングとして知られる形でチップの全周囲の周りにコンタクトパッドが設けられる。パッドリングは、コンタクトが埋め込まれるだけでなく、隣接ＩＣをスクライブ及び分離することが可能な隣接ＩＣ間の境界としても機能する。
【００３０】
上記の説明は、従来の、単一のＣＭＯＳウエハからの同一のＩＣの作製に関するものである。しかしながら、「スティッチング法」として知られる技術を用いて、２×２ｃｍよりも大きな表面積を有するＩＣを作製することもできる。
【００３１】
図３は、４つのコーナーレチクル２６ａ、２６ｂ、２６ｃ及び２６ｄと、４つのサイドレチクル２７ａ、２７ｂ、２７ｃ及び２７ｄと、１つの中心レチクル２８とを含む概して２５で示す大面積ＣＭＯＳＩＣを形成するために並置され得る９つのレチクルの組を模式的に示す。これらのレチクルは全て異なっている。しかし、ＣＭＯＳウエハの寸法に固有の物理的制限を受けることは言うまでもないが、サイドレチクル２７ａ、２７ｂ、２７ｃ及び２７ｄならびに中心レチクル２８の並置を繰り返すことによって、任意のサイズの複合大面積ＣＭＯＳＩＣを構成することができる。このため、ＩＣの幅は、単に上下のサイドレチクル２７ｂ及び２７ｄをより多く用いることによって伸長可能であり、ＩＣの高さは、単に左右のサイドレチクル２７ａ及び２７ｃをより多く用いることによって伸長可能であり、中間領域は、追加の中心レチクル２８を適切に並置することによって埋められる。
【００３２】
図４は、上記のようにレチクルをスティッチングすることによって形成された、全体の幅が１０ｃｍ、高さが８ｃｍの、２９で表されるこのような複合ＩＣを示す。言うまでもないが、例えばレチクル２７ａの右端がレチクル２８の左端へと続くように、隣接レチクル間の連続性を維持しなければならないことは明らかであろう。また、当然ながら、レチクル２８の右端がレチクル２８の左端へ、そしてレチクル２７ｃの左端へと続く、ということになる。これには、レチクルを非常に慎重に設計することが必要であるが、一旦レチクルを形成すれば、９つのレチクルの適切な組み合わせをスティッチングして、ＣＭＯＳウエハの直径による制限を受けることは言うまでもないが、所要の全体寸法のＩＣを形成することができることは明らかである。また、隣接及び対向する境界線沿いとコーナーでのチップ設計の非対称性、ならびにこれらの特徴のチップの中心領域におけるものとの共通の非対称性は、すべてが、スティッチングされたレチクルを用いてチップを作製する必要性を示している。したがって、ＩＣは単一のマスクから形成するには大きすぎるため、当業者には、複合ＩＣはスティッチングされたレチクルからなることが容易にわかるであろう。
【００３３】
図５は、典型的には、センサ素子すなわち画素３１の大面積の長方形マトリックスを含む相補型金属酸化膜半導体（ＣＭＯＳ）ウエハからなる、集積回路すなわちチップを構成するシリコンウエハ３０の分解図を示す。ウエハ３０は、同じ集積回路の多数の複製を生産するためにシリコンファウンドリにおいて加工される。各画素３１は、電荷増幅器３３及び処理ユニット３４に接続されたセンサ入力部３２を含む。電荷増幅器３３は、処理ユニット３４とともに、センサ素子（図示せず）が接続された、センサ素子に当たる光子に応答してそれにより発生する電荷を測定する画素用電子部品を構成する。このため、シリコンウエハ３０は、各センサ素子への接続用の電子回路の非常に大きなアレイを含んでいる。各センサ画素への制御用接続は、その端部に作製され、ＩＣへのＩ／Ｏポートとなる端子パッドを有する制御装置３５へとウエハ上で引き回された接続によって行われる。比較的少数の端子パッドを全ウエハ内の非常に多数の画素へのインタフェースとし得るために、制御装置３５は、端子パッドが任意の選択されたセンサをアドレス指定することを公知の方法で可能にするマルチプレクサ（図示せず）を含んでいる。このような手法によって、上述した特許文献１におけるようにウエハを貫通して導電ビアを設ける必要性がなくなる。
【００３４】
図６は、全長（Ｌ）が１０ｃｍを超え得、幅（Ｗ）が典型的には１ｃｍ程度である、「画素スティック（pixel stick）」とも呼ばれる全センサアレイ４０を示す。不良品を最小限に抑えながら超大面積のウエハを作製するために、例えば２５６画素を有する画素アレイに対応する従来サイズのアートワークがＣＭＯＳウエハ上に繰り返し投影され、非常に大型化された面積を有する全ウエハを段階的に形成するように加工される。この技術は「スティッチング法」として公知であり、例えばＧ．マイナンツ（G. Meynants）らによる“A 35mm 13.89 million pixel CMOS active pixel sensor”（「３５ｍｍ１３８９万画素ＣＭＯＳアクティブ画素センサ」、ＣＣＤ及びＡＩＳに関するＩＥＥＥワークショップ（IEEE Workshop on CCD & AIS）、２００３年５月１５〜１７日）に記載されている。同様の技術は、異なった文脈においてではあるが、サンタ・バーバラ・インフレアド社（Santa Barbara Infrared, Inc.）のポール・ブライアント（Paul Bryant）らによる“1,024 x 1,024 Resistive Emitter ArrayDesign & Fabrication Status”（「１，０２４×１，０２４の抵抗エミッタアレイの設計及び作製状況」）に記載及び図示されている。
【００３５】
図７及び図８は、それぞれ、第２の製造工程の前及び終了後の、複数のセンサアレイ４０を並置することによって形成された検出器５０を示す。各センサアレイにおけるＣＭＯＳウエハは、検出器の所要幅の約半分もの寸法（Ｌ）を有する長端と短端とを有する。センサアレイ４０の多数の対は、各対の短端が検出器５０の対向する不連続な外側の端部の近くに配置された各センサアレイの端子パッド３５と並置されるように、かつ、隣接するセンサアレイ対がそれらの長端に沿って並置された状態で、端部同士を接触させて配置される。このような手段により、端子パッド３５は、検出器５０の対向する最も外側の端部の近くに配置され、検出器の隣り合った端部間には端子パッドが存在しないので、検出器における唯一の「デッドスペース」を構成する。
【００３６】
図９を参照すると、製造過程における次の段階が示されており、この段階では、ヨウ化水銀（ＩＩ）のような所望のアモルファス又は多結晶センサ材料を組み立てられた検出器５０の並置されたウエハの上面に成長させて、センサ入力部３２（図５に示す）のうちの対応する１つとオーミック接触する第１の電極をそれぞれが有するダイオードのアレイを形成し、かつ、センサ材料の反対側の露出面が、入射光子が向けられる、第１の電極とは反対の極性を有する共通の第２の電極を形成するようにする。典型的には、第１の電極は陽極として機能し、第２の電極は陰極として機能するが、ＩＣへのバイアスのかけかたによっては逆であってもよい。センサ材料をウエハ上に成長させ得る１つの適切な方法が、米国特許出願第２００３／００２１３８２号に記載されている。
【００３７】
図１０は、上記ならびに図６及び図７に示すようなシリコンセンサアレイ４０の下側アセンブリを有する蒸着過程終了後の複合検出器５５を示しており、その上部に、ヨウ化水銀（ＩＩ）のようなアモルファス又は多結晶センサ材料のセンサ層５６を成長させ、それにより、装置の上面によって構成される共通の陰極と、センサ層５６とシリコンセンサアレイ４０の下側ウエハとの間に事実上挟まれ、図５に示すシリコンウエハ３０に形成されたセンサ入力部３２のうちの対応する１つを介して接続された各陽極（図示せず）とを有するセンサ素子の大規模マトリックスを形成する。その結果得られるアセンブリは、各制御装置の端子パッドがワイヤボンディング５８を介して接続されるセラミックＰＣＢ５７上に取り付けられる。実際には、ＰＣＢ５７は、当該技術分野において公知であるような外部データ制御装置及び電源に接続され、好ましくは、ＩＣは、センサ材料蒸着前にＰＣＢ５７上に取り付けられる。
【００３８】
図１１は、プリント回路基板６１上に共通して取り付けられ、図１０に示すように蒸着センサ層５６で被覆された本発明による多数の２次元センサアレイ４０からなる弓形検出器６０を示す。端子パッド３５は、検出器６０の対向する最も外側の端部の近くに位置し、構成要素であるセンサアレイの隣り合った端部間には端子パッドがないので、検出器における唯一の「デッドスペース」を構成している。検出器の長さは、より多くのセンサアレイの対を並置することによって、必要に応じて増加させることができるが、検出器の幅は、常に単一のセンサアレイの長さ（Ｌ）の２倍である。現在、上記のように、単一のセンサアレイの長さ（Ｌ）は１０ｃｍ程度であり、結果として検出器の幅は２０ｃｍ程度となるが、これは、製造技術の向上につれて間違いなく増加し、数年以内には従来のＣＴスキャナの幅に到達すると予想される。すなわち、上記のように、例えば入射Ｘ線が検出器の最も外側の端部には向けられないとすると、隣り合ったセンサアレイ間にはデッドスペースが存在しないので、事実上デッドスペースのないＣＴ検出器を製造することが初めて可能になる。実際には、大面積の湾曲したＰＣＢは、平面のＰＣＢ部分を並列させたものとして形成される可能性がより高い。
【００３９】
図１２は、本発明による検出器の上記の製造過程の本質的な特徴を要約したフローチャートであり、電子処理回路の少なくとも１つのアレイを有する超大面積集積回路であって、前記電子処理回路のそれぞれが前記集積回路の第１の表面からアクセス可能な各センサ入力部を有する集積回路が形成される。次いで、アモルファス又は多結晶センサ材料が（第１の表面を構成する）ウエハの上面に蒸着され、センサ入力部のそれぞれとオーミック接触する第１の電極をそれぞれが有するダイオードのアレイを形成した、かつ、センサ材料の露出した表面が、入射光子が向けられる、第１の電極とは反対の極性を有する共通の第２の電極を形成するようにする。
【００４０】
上記のような好適な実施形態においては、ヨウ化水銀（ＩＩ）を用いてセンサ素子自体をシリコンウエハ上に成長させているが、当然ながら、アモルファスセレン及びヨウ化鉛のようなその他の多結晶材料を用いてもよい。このような場合のいずれにおいても、好適な実施形態において説明したように、センサ材料はウエハの上部にセンサ入力部と接触して蒸着される。しかしながら、本発明は、テルル化カドミウム亜鉛、ヒ化ガリウム及びテルル化水銀カドミウムのような結晶質材料の使用も考慮している。これらについては、ウエハ上で成長させるのではなく、別個に成長させて平らなパネルを形成した後、このパネルを、各センサ素子が対応するセンサ入力部と位置合わせされてバンプボンディングによってそれらに接続された状態で、ウエハの上面に蒸着する。このため、本発明は、センサ素子とセンサ電子部品とが個別の層に形成され、それらの層が、モノリシック構造として形成されるのではなく、互いに接合される場合も考慮している。これを述べる場合には、バンプボンディングはコストが高いので、多結晶蒸着の方がはるかに低コストな、そしてそれゆえより優れた手法である、ということにも注意すべきである。あらゆる場合において、本発明は、上記特許文献１及びその他の先行技術の参照文献において教示されているようなビアの必要性を回避する。
【００４１】
Ｘ線及びγ線撮像システムにおけるこのようなセンサの使用について述べてきたが、本発明はいかなる特定の用途にも限定されない。このため、本発明のその他の用途は、当業者には明らかであり、限定されるわけではないが、Ｘ線コンピュータ断層撮影、暗視センサ、医療用及び産業用の標準Ｘ線装置、核医学ＰＥＴ／ＳＰＥＣＴセンサ、粒子検出器、Ｘ線回折検出器等を含む。
【００４２】
好適な実施形態において、電子処理回路は、増幅器及びさらなる処理回路を含む。このことにより、入射光子が、画素アレイに閾値の電荷を与え、当たった瞬間にカウントされることが可能になる。しかしながら、これも本発明を限定するものではない。なぜなら、最も基本的な電子処理回路は、単に、シフトレジスタと同様に電荷を順次読み出すＣＣＤとやや類似した方法で、入ってくる電荷を蓄積するコンデンサであり得るからである。
【００４３】
なお、ＣＭＯＳ技術においては、ＣＭＯＳ層は、実際の電気的接続を可能にするために回路素子を露出させるべき場合には除去しなければならないシリコン酸化物の絶縁層によって被覆される。本発明においては、センサ素子はウエハの上面に蒸着されるので、センサ素子の電気的接続を可能にするにはセンサ入力部をまず露出させなければならない。
【００４４】
最後に、複数のセンサアレイを有する検出器の作製及び組み立てに特に言及して本発明を説明してきたが、センサアレイは、明らかにこのような検出器アセンブリの基本的構成要素であり、検出器アレイとは独立して提供することができる。このような場合、センサ材料を蒸着するためには、２つの可能性が本質的に存在する。ヨウ化水銀（ＩＩ）の製造業者らは、一般に、センサ材料を、検出器の全領域にその構成要素であるセンサアレイを全て被覆するように蒸着することを推奨している。これは、組み立て前にセンサ材料をセンサアレイに蒸着する場合には、こうすることにより、隣接するセンサアレイの端部において生じ得るアーティファクトが減少するからである。このことは、個別の業者によってＰＣＢへの組み付けのためにセンサ材料がすでに蒸着されたセンサアレイの提供には不利となりやすく、センサ材料なしで供給されるセンサアレイに有利となる。センサアレイは、その後、個別の業者によってＰＣＢに組み付けられ、次いで、該業者によって上記のようにセンサ材料が蒸着される。
【図面の簡単な説明】
【００４５】
【図１】先行技術の画素センサアセンブリを示す。
【図２】先行技術の画素センサアセンブリを示す。
【図３】スティッチングされたレチクルを用いた大面積ＣＭＯＳＩＣの作製を示す。
【図４】スティッチングされたレチクルを用いた大面積ＣＭＯＳＩＣの作製を示す。
【図５】本発明による第１の製造工程においてシリコンウエハ上に大量生産されたセンサアレイの分解図を示す。
【図６】第１の製造工程終了後の作製されたセンサアレイを示す。
【図７】第２の製造工程において検出器を形成するように並置された複数のセンサアレイを示す。
【図８】第２の製造工程終了後の、図７に示すセンサアレイが複合検出器を形成するように側部と側部を接触させた状態で取り付けられた２次元アレイを示す。
【図９】検出器の上面側にセンサ材料を蒸着させるための本発明による第３の製造工程を示す。
【図１０】第３の製造工程終了後の、プリント回路基板上に共通して取り付けられた本発明による多数の２次元センサアレイからなる検出器を示す。
【図１１】プリント回路基板上に共通して取り付けられた本発明による多数の２次元センサアレイからなる弓形検出器を示す。
【図１２】本発明によるセンサアレイの製造過程を要約したフローチャートである。
【符号の説明】
【００４６】
２６、２７、２８    レチクル
３１    画素
３２    センサ入力部
３４    電子処理回路
４０    ＩＣモジュール、集積回路
５０    検出器、検出器アセンブリ
５６    センサ素子
５７    ＰＣＢ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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