(57)【要約】  後に絶縁層およびシリコン薄膜が形成される基板中のシリコン薄膜の焼鈍方法が開示される。本方法は、基板が処理中に変態しない温度範囲内でシリコン薄膜を加熱または予備加熱して、そこに内因性キャリヤを生成させることにより、抵抗をジュール加熱が可能な値に低下する工程；および予備加熱されたシリコン薄膜に電界を印加して、ジュール加熱をキャリヤの移動によって引き起こすことにより、結晶化を行い、結晶欠陥を排除し、結晶成長を確実にする工程を含む。本方法を用いると、予備加熱条件に従って、ａ−Ｓｉ薄膜、ａ−Ｓｉ／ポリ−Ｓｉ薄膜またはポリ−Ｓｉ薄膜にジュール加熱が選択的に引き起こされ、それによって良好な品質のポリ−Ｓｉ薄膜が、非常に短時間に、基板を損傷することなく作製される。【選択図】図６
2007502025.tif 000002
【特許請求の範囲】
【請求項１】
後に絶縁層およびシリコン薄膜が形成される基板中のシリコン薄膜を焼鈍する方法であって、
基板が処理中に変態しない温度範囲内でシリコン薄膜を加熱または予備加熱して、そこに内因性キャリヤを生成させることにより、抵抗をジュール加熱が可能な値に低下する工程；および
予備加熱されたシリコン薄膜に電界を印加して、ジュール加熱をキャリヤの移動によって引き起こすことにより、結晶化を行い、結晶欠陥を排除し、結晶成長を確実にする工程
を含むことを特徴とするシリコン薄膜の焼鈍方法。
【請求項２】
前記基板は、ガラス基板またはプラスチック基板であることを特徴とする請求項１に記載のシリコン薄膜の焼鈍方法。
【請求項３】
前記シリコン薄膜は、予備加熱によって、非晶質状態、非晶質／多結晶混合状態または多結晶状態で存在することを特徴とする請求項１に記載のシリコン薄膜の焼鈍方法。
【請求項４】
前記基板は、ガラス基板であり、前記予備加熱工程は、２００〜８００℃で行われることを特徴とする請求項１に記載のシリコン薄膜の焼鈍方法。
【請求項５】
前記予備加熱工程は、シリコン薄膜の固相結晶化が開始される閾値時間を超えて行われることを特徴とする請求項１に記載のシリコン薄膜の焼鈍方法。
【請求項６】
焼鈍によって非晶質シリコン薄膜、非晶質／多結晶シリコン薄膜または多結晶シリコン薄膜を結晶化することを特徴とする請求項１に記載のシリコン薄膜の焼鈍方法。
【請求項７】
焼鈍によってドープ非晶質シリコン薄膜、ドープ非晶質／多結晶シリコン薄膜またはドープ多結晶シリコン薄膜を結晶化し、且つドーパントを活性化することを特徴とする請求項１に記載のシリコン薄膜の焼鈍方法。
【請求項８】
前記シリコン薄膜の抵抗は、予備加熱によって１０ＭΩ／ｓｑ未満に低下されることを特徴とする請求項１に記載のシリコン薄膜の焼鈍方法。
【請求項９】
前記抵抗は、１ＭΩ／ｓｑ未満に低下されることを特徴とする請求項８に記載のシリコン薄膜の焼鈍方法。
【請求項１０】
前記シリコン薄膜に印加される電界は、強度１０Ｖ／ｃｍ以上を有することを特徴とする請求項１に記載のシリコン薄膜の焼鈍方法。
【請求項１１】
前記電界強度は、１０Ｖ／ｃｍ超であることを特徴とする請求項１０に記載のシリコン薄膜の焼鈍方法。
【請求項１２】
前記電界の印加時間は、１０−６〜１０３秒の範囲にあることを特徴とする請求項１に記載のシリコン薄膜の焼鈍方法。
【請求項１３】
電界を印加するとき、シリコン薄膜の上部表面の一部に金属電極を置くことによって、ＤＣまたはＡＣ電界を印加する、シリコン薄膜の上部表面に、金属電極を置くことなしに直接ＤＣまたはＡＣ電界を印加する、またはシリコン薄膜に電界と共に磁界を印加することを特徴とする請求項１に記載のシリコン薄膜の焼鈍方法。
【請求項１４】
請求項１〜１３のいずれかに定義される方法によって製造され、大結晶粒サイズを有し、実質的に表面突出部または結晶欠陥を有しないことを特徴とする多結晶シリコン薄膜。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン薄膜の焼鈍方法、および前記方法を用いて調製される多結晶シリコンに関する。より詳しくは、本発明は、後に絶縁層およびシリコン膜が形成される基板において、基板が処理中に変態しない温度範囲でシリコン膜を予備加熱して、そこに内因性（ｉｎｔｒｉｎｓｉｃ）キャリヤを生成させることにより、抵抗をジュール加熱可能になる値に低下させ、電界を加熱されたシリコン膜に印加して、ジュール熱をキャリヤの移動によって引き起こし、結晶化、結晶格子欠陥の除去および結晶成長を得るシリコン薄膜の焼鈍方法に関する。本発明はまた、前記方法を用いて調製される良好な品質の多結晶シリコン薄膜に関する。
【背景技術】
【０００２】
一般に、非晶質シリコン（ａ−Ｓｉ）は、低いアパーチャ、荷電キャリヤとして作用する電子の不十分な移動度などのいくつかの欠点を有する。また、ＣＭＯＳの手順とは一致しない。一方、多結晶シリコン（ポリ−Ｓｉ）薄膜素子は、画素ＴＦＴアレイなどの基板上の画素に画像信号を書き込むのに必要な駆動回路を構成することが可能である。これはａ−Ｓｉ・ＴＦＴでは不可能である。従って、ポリ−Ｓｉ薄膜素子は、複数の端末とドライバーＩＣの間の結合を必要とせず、それにより生産性および信頼性が向上され、パネルの厚さが低減される。加えて、ポリ−Ｓｉ・ＴＦＴ処理は、シリコンＬＳＩの微細構造化処理をそのまま用いうるので、配線などの上に微細構造を形成しうる。従って、ドライバーＩＣを搭載するＴＡＢ上のピッチに制約がない（ａ−Ｓｉ・ＴＦＴには存在する）ので、画素の縮小が容易であり、小さい画角に多くの画素を与えうる。活性層にポリ−Ｓｉを用いる薄膜トランジスターは、ａ−Ｓｉを用いる薄膜トランジスターと比較すると、活性層のチャネル位置が、自己マッチングによって決定されることから、優れたスイッチング能力を有し、ＣＭＯＳに転換される小型化を可能にする。そのような理由で、ポリ−Ｓｉ薄膜トランジスターは、活性マトリックス型の平板ディスプレー（例えばＬＣＤまたは有機ＥＬ）の画素スイッチ素子として用いられる。これは大画面ディスプレーに対する影響要素であり、特にドライバー搭載ＣＯＧ（ガラス上チップ）を実行するための影響要素である。
【０００３】
そのようなポリ−Ｓｉ・ＴＦＴは、高温条件下、低温条件下のいずれでも製造しうる。高温条件では、石英などの高価な物質を基板に用いるべきである。そのためこの方法は、画面サイズを拡大するのには適切でない。従って、主として、低温条件下でａ−Ｓｉ薄膜からポリ−Ｓｉを大量生産する方法に研究が集中している。
【０００４】
ポリ−Ｓｉを低温で作成するためには、ＳＰＣ（固相結晶化）、ＭＩＣ（金属誘導結晶化）、ＭＩＬＣ（金属誘導横方向結晶化）、ＥＬＣ（エキシマーレーザー結晶化）などが用いられる。
【０００５】
ＳＰＣは、安価な設備で均一な結晶構造を得ることができるが、高い結晶化温度および長い処理時間を必要とする。従ってＳＰＣは、低温で熱歪みを経るガラス基板などの基板を用いることができない。また、生産性が低い。ＳＰＣにおいて結晶化が可能なのは、ａ−Ｓｉ薄膜を６００〜７００℃で１〜２４時間焼鈍する場合である。加えて、ＳＰＣによって製造されたポリ−Ｓｉは、非晶質状態から結晶固体状態に変化する際に双晶成長を伴うことから、形成された結晶粒内に多くの結晶格子欠陥を有する。これらの要因は、製造されたポリ−Ｓｉ・ＴＦＴの正孔および電子の移動度の減少、並びに閾値電圧の増大をもたらす。
【０００６】
ＭＩＣは、ａ−Ｓｉが特定の金属と接触されることから、結晶化がＳＰＣの場合よりはるかに低い温度で達成されるという利点を有する。ＭＩＣのための金属は、Ｎｉ、Ｐｄ、Ｔｉ、Ａｌ、Ａｇ、Ａｕ、Ｃｏ、Ｃｕ、Ｆｅ、Ｍｎなどであってよく、これらの金属は、ａ−Ｓｉと反応して共晶相またはケイ化物相を形成し、それにより低温結晶化が促進される。しかし、ＭＩＣをポリ−Ｓｉ・ＴＦＴ製造の実際の処理に適用すると、チャネル中の金属に重大な汚染をもたらす。
【０００７】
ＭＩＬＣは、ＭＩＣの応用である。ＭＩＬＣは、金属をチャネル上に析出する替わりに、ゲート電極を形成し、金属箔層の被覆をソ−ス上に析出し、自己配列構造で薄く排出して、金属誘導結晶化を生じ、次いでチャネル方向に側面結晶化を引き起こす。ＮｉおよびＰｄは、ＭＩＬＣで最も頻繁に用いられる金属である。ＭＩＬＣによって製造されるポリ−Ｓｉは、ＳＰＣのそれに比較して、優れた結晶性および高い電界効果移動度を示す。しかし、不都合に、高い漏れ電流の特徴を示す。換言すれば、ＭＩＣと比較していくらか減少されるものの、金属汚染の問題は、完全には解決されない。一方、ＭＩＬＣの改良法として、ＦＡＬＣ（電界支援横方向結晶化）が用いられる。ＦＡＬＣは、より早い結晶化速度を与え、結晶配向の異方性を示す。しかしこれもまた、金属汚染の問題を完全には解決しない。
【０００８】
ＭＩＣ、ＭＩＬＣ、ＦＡＬＣなどの前記結晶化方法は、結晶化温度が低下されるという点で効果的であるが、結晶化が金属によって引き起こされるという共通の特徴を有する。従って、それらは、金属汚染の問題を免れない。明らかなように、Ｃｕを金属として用いる場合、チャネルの中心部で測定される汚染レベルは、ＭＩＣでは２．１％、ＭＩＬＣでは０．３％、ＦＡＬＣでは０．１１％である。
【０００９】
一方、最近開発されたＥＬＣは、低温処理によって、金属汚染の問題を解決して、ポリ−Ｓｉ薄膜をガラス基板上に調製可能にする。ＬＰＣＶＤ（低圧化学蒸着）またはＰＥＣＶＤ（プラズマ強化化学蒸着）を用いて析出されたａ−Ｓｉ薄膜は、紫外領域（λ＝３０８ｎｍ）に対して非常に大きな吸収係数を有する。これは、エキシマーレーザーの波長に対応し、そのためにａ−Ｓｉ薄膜は、適切なエネルギー密度で容易に融解され易い。エキシマーレーザーを用いてａ−Ｓｉ薄膜を結晶化する場合、融解および共ゲル化は、非常に短い時間内に起こる。この態様において、ＥＬＣは、厳密な意味では低温処理でない。しかし、エキシマーレーザーの影響を受ける局部的な融解領域で、極めて急速に生じる融解および共ゲル化によって結晶化が起こるので、ＥＬＣは、基板を損傷することなく極めて短い時間（数十ナノ秒）内でポリ−Ｓｉを製造しうる。換言すれば、ガラス基板／絶縁層／ａ−Ｓｉ薄膜からなるプリフォームのａ−Ｓｉ薄膜上にレーザーを照射すると、ａ−Ｓｉ薄膜のみが選択的に加熱され、それにより下部に配置されるガラス基板を損傷することなく結晶化される。加えて、液体から固体に移相する間に生成されるポリ−Ｓｉの場合、より安定な結晶粒構造を示し、固体結晶化により生成されたポリ−Ｓｉに比較して結晶粒中の結晶欠陥が著しく減少されることを示す。従って、ＥＬＣを用いて製造されたポリ−Ｓｉは、他のあらゆる結晶化方法による生成物よりも優れる。
【００１０】
それにも係わらず、ＥＬＣは、数種の重大な欠点を有する。例えば、レーザービーム自体の放射熱におけるレーザーシステムの問題、処理領域が極めて限定されるレーザー処理の問題、およびショットスクラッチ（ｓｈｏｔ  ｓｃｒａｔｃｈ）が大サイズ基板に残るという問題がある。そのような要因は、ポリ−Ｓｉ・ＴＦＴの活性層を構成するポリ−Ｓｉ薄膜の結晶粒サイズの不揃いを生じる。加えて、液体から固体への移相と共に生成されるポリ−Ｓｉは、容積膨張を伴うことから、深刻な突出部が、結晶境界が形成される点から表面方向に形成する。この現象は、後処理であるゲート絶縁層に直接的な影響を有し、特に高温キャリヤ応力（ポリ−Ｓｉとゲート絶縁層間の界面の不規則な形態によって引き起こされる）などの信頼性に重大な効果を示す。
【００１１】
最近、ＳＬＳ（逐次横方向凝固）が開発されて、前記ＥＬＣの不安定性が解決され、レーザーエネルギー密度の処理領域が成功裡に安定化される。しかし、それは依然として、ショットスクラッチおよび突出部の問題を解決しない。加えて、平板ディスプレイ産業が急速に成長しつつあるという最近の傾向を見ると、レーザーを用いて、１ｍ×１ｍ超のサイズの基板の結晶化処理（大量生産される）を制御する技術は、結局、依然として問題を有する。更に、ＥＬＳおよびＳＬＳは、それらが非常に高価な設備であることから、巨大な投資が初期に必要とされ、かつ維持コストが高いという他の問題を有する。
【発明の開示】
【課題を解決するための手段】
【００１２】
従って、レーザー結晶化方法の欠点、即ち、局所処理による照射電源の不規則性および高価な設備を要することを解決し、またレーザー結晶化方法の利点、即ち、処理が非常に短時間内で達成されることからより低位置にある基板を損傷せず、また高温相転移による欠陥が実質的にない、大サイズで、良好な品質を有する結晶粒を生成するという利点を有するａ−Ｓｉ薄膜の結晶化方法が求められている。特に、ＡＭＯＬＥＤ（アクティブマトリックス有機発光ダイオード）は、次世代平板ディスプレーへの応用で注目を集めているが、これは、電流操作方式を用い、一方ＴＦＴ−ＬＣＤは、電圧操作方式を用い、そのため結晶粒サイズの規則性は、大サイズ基板における非常に本質的な要因である。従って、実際問題として、ＥＬＣおよびＳＬＳを用いる低温結晶化方法は、平板産業では限定的にしか利用されていない。そのような事実を考慮すると、非レーザー方式を用いる低温結晶化によって、良好な品質のポリ−Ｓｉ薄膜を製造する新技術に対する緊急の必要性が存在する。
【００１３】
本発明は、先行技術の問題と、当該分野において要求されてきた技術目標を一挙に解決するように設計されている。
【００１４】
具体的には、本発明の目的は、後に絶縁層および非晶質シリコン（ａ−Ｓｉ）薄膜が形成される基板を損傷することなく、短時間で、結晶化を行い、格子欠陥を排除し、結晶成長を確実にする方法を提供することである。これは、ａ−Ｓｉ薄膜を、処理中に変態しない温度範囲内で加熱して、そこに内因性キャリヤを生成し、好ましくは同時に固相結晶化を部分的にまたは完全に進め、次いで電気抵抗を低下し、電界を印加して熱生成されたキャリヤを移動させ、それにより選択的なジュール熱を、ａ−Ｓｉ薄膜、ａ−Ｓｉ／ポリ−Ｓｉ（多結晶シリコン）混合薄膜またはポリ−Ｓｉ薄膜上にのみ引き起こすことによる。
【００１５】
本発明の他の目的は、本結晶化方法によって得られる良好な品質のポリ−Ｓｉ薄膜を提供することである。
【００１６】
上記の目的を達成するために、本発明は、後に絶縁層およびシリコン薄膜が形成される基板中のシリコン薄膜を焼鈍する方法であって、基板が処理中に変態しない温度範囲内でシリコン薄膜を加熱または予備加熱して、そこに内因性キャリヤを生成させることにより、抵抗をジュール加熱が可能な値に低下する工程；および予備加熱されたシリコン薄膜に電界を印加して、ジュール加熱をキャリヤの移動によって引き起こすことにより、結晶化、結晶欠陥の除去および結晶成長を行う工程を含むことを特徴とするシリコン薄膜の焼鈍方法を提供する。
【００１７】
シリコン薄膜は、非晶質シリコン（ａ−Ｓｉ）薄膜、非晶質／多結晶シリコン薄膜、多結晶シリコン（ポリ−Ｓｉ）薄膜またはドープ多結晶シリコン薄膜であってよい。
【００１８】
本発明の方法に従って、内因性キャリヤを生成しながら、ａ−Ｓｉ薄膜を予備加熱する場合、予備加熱温度および時間に従って、ａ−Ｓｉ薄膜の固体結晶化を部分的にまたは完全に行いうる。従って、電界を印加する前の工程においては、ａ−Ｓｉ薄膜は、予備加熱されながら、非晶質状態、非晶質／多結晶混合状態、または多結晶状態で存在しうる。加えて、電界を印加することによって、ジュール加熱が、そのようなシリコン薄膜で選択的に引き起こされ、それにより非常に短時間で、基板を損傷することなく、結晶化が行われ、結晶の構造欠陥が排除され、結晶成長が確実にされる。
【００１９】
非晶質シリコンは室温で高い抵抗を有するので、電界を印加することによってジュール加熱を達成することは不可能である。しかし、本発明の方法に従って、ａ−Ｓｉ薄膜を或る範囲の温度で加熱する場合、図１に示されるように、加熱の初期段階で薄膜中に内因性キャリヤが生成し、そのために薄膜の電気抵抗値が低下される。
【００２０】
加熱時間が増大して第一の閾値時間ｔ１に至ると、薄膜の電気抵抗は或る値Ｒ１に至り、それにより飽和される。換言すると、対応する温度における内因性キャリヤの濃度が熱的平衡に達する。その後は、加熱時間が増大しても、薄膜の電気抵抗は実質的に変わらない。更に、加熱時間が増大して第二の閾値時間ｔ２に至ると、薄膜の電気抵抗は再び低下する。換言すると、ａ−Ｓｉ薄膜の固体結晶化が進行して、多結晶シリコンに移相する。その後薄膜の抵抗は、時間と共に、緩やかに間断なく減少する。従って、第一の閾値時間ｔ１は、非晶質シリコンの内因性キャリヤの濃度が熱的平衡を保持し始める時間であり、第二の閾値時間ｔ２は、非晶質シリコンから多結晶シリコンへの固相転移中の核生成潜伏期間である。従って、予備加熱温度と共に予備加熱時間に従って、ａ−Ｓｉ薄膜は、ａ−Ｓｉ薄膜、ａ−Ｓｉ／ポリ−Ｓｉ薄膜またはポリ−Ｓｉ薄膜に転化される。好ましくは、ａ−Ｓｉ薄膜の予備加熱時間は、第二の閾値時間ｔ２にわたって続き、シリコン薄膜の電子移動度を少なくとも部分結晶化によって増大し、同様に内因性キャリヤを生成し、それによりシリコン薄膜の電気抵抗を更に低下する。しかし、予備加熱工程における結晶化によって作製された多結晶シリコンは、双晶などの多くの結晶格子欠陥を有する。
【００２１】
ａ−Ｓｉ薄膜、ａ−Ｓｉ／ポリ−Ｓｉ薄膜またはポリ−Ｓｉ薄膜に電界を印加すると、その抵抗値が低下し、それに対してジュール加熱を行いうる。ジュール加熱を適切な条件下で比較的短時間行うと、シリコン薄膜の温度は、即座に上昇され、それにより固相から液相へ、またはしばしば液相から固相への移相が生じ、結果的に結晶を生じる。同時に、多結晶シリコンにおける双晶などの結晶格子欠陥が、予備加熱工程で生じる。
【００２２】
そのような結果は、ＥＬＣおよびＳＬＳを用いる結晶化方法に極めて類似する。これらは、非常に高温の処理を非常に短い時間で完了するという態様における、良好な品質のポリ−Ｓｉ薄膜を作製可能であるレーザー結晶化方法である。しかし、ａ−Ｓｉ薄膜およびａ−Ｓｉ／ポリ−Ｓｉ薄膜を、電界印加による選択的なジュール加熱によって基板の領域全体に亘って結晶化する方法、並びにポリ−Ｓｉ薄膜の結晶格子欠陥の排除および結晶成長の促進を、基板の領域全体に亘って行うための方法は、新規な方法であり、これまでに報告されていない。
【００２３】
本発明に従って、ドープシリコン薄膜を熱処理する場合、シリコン薄膜は、ドープａ−Ｓｉ薄膜、ドープａ−Ｓｉ／ポリ−Ｓｉ薄膜またはドープポリ−Ｓｉ薄膜であってよい。そのようなドープシリコン薄膜を予備加熱する場合、内因性キャリヤに加えて、ドーパントにより外因性（ｅｘｔｒｉｎｓｉｃ）キャリヤが生成される。従ってこの場合、印加された電界は、これら二種類のキャリヤの移動によってジュール加熱を引き起こす。
【００２４】
本発明はまた、焼鈍方法によって結晶化された良好な品質のポリ−Ｓｉ薄膜、またはドーパントが活性化されたポリ−Ｓｉ薄膜を提供する。レーザー結晶化方法は、局所結晶化処理を行うため前記の問題を有するが、本発明の方法は、結晶化処理が、電界が印加される膜の領域全体に亘って一時に達成されるので、迅速な結晶化および活性化速度で、良好な品質のポリ−Ｓｉ薄膜を提供しうる。
【発明の効果】
【００２５】
焼鈍方法、および本発明の方法によって得られるポリ−Ｓｉ薄膜は、従来技術に比較して次の利点を有する。
【００２６】
第一に、結晶化を達成するための処理が非常に簡単であり、経済的に好適である。ＥＬＣは最新技術の一つで、線ビームを重なるように走査するものであり、またＳＬＳは、レーザーをパターン化したマスクを通して照射した後、非常に短い距離を正確に動かすという方法を採用しており、そのため基板全体を結晶化するのに非常に長い時間を要する。しかし本発明の方法は、基板全体に亘って、非常に短時間で、基板の熱歪みなしに結晶化を行い、ａ−Ｓｉ薄膜、ａ−Ｓｉ／ポリ−Ｓｉ薄膜またはポリ−Ｓｉ薄膜上の欠陥を排除することが可能である。更に、ＥＬＣなどは、レーザー照射の前処理として、水素をａ−Ｓｉ薄膜から除去するための更なる脱水焼鈍処理を必要とするので、本発明の方法とは異なり非常に複雑である。一方、ＭＩＣ、ＭＩＬＣなどの従来技術は、結晶化を促進するために触媒金属薄膜を析出すべきものであるが、本発明の方法は、結晶化のための触媒金属析出処理を必要とせず、そのために本発明の方法は非常に簡単であり、従来技術に比較して金属汚染をもたらさない。
【００２７】
第二に、本発明は、安価な設備および既に確立された既存の技術を用いて達成しうる。ＥＬＣなどは優れた結晶化効果を示すが、レーザー装置などの高価な設備を必要とする。一方、本発明に必要な予備加熱炉またはＲＴＡは、比較的安価である。加えて、本発明の方法の技術は、半導体および平板ディスプレー産業で既に十分確立されており、そのため従来技術をそのまま、または多少再編成して用いることが可能である。均一なポリ−Ｓｉ薄膜を本発明の方法によって製造するためには、シリコン薄膜の抵抗値を一定に維持し、電界を印加するための安定な出力源および時間制御装置が必要な場合がある。しかし、シリコン薄膜の一定の抵抗は、膜厚および基板温度の均一性によって顕著に影響を受けうるが、均一な厚さのａ−Ｓｉ薄膜を形成するための技術は、ＰＥＣＶＤ、ＬＰＣＶＤなどにより既に完成されている。温度の均一性は産業界で既に十分確立されているので、熱処理もまた容易に達成されうる。
【００２８】
第三に、本発明は、良好な品質のポリ−Ｓｉ薄膜を、大サイズ基板から大量生産するのに適する。本発明によれば、基板全体が一時に、非常に迅速に結晶化されるので、大サイズ基板の処理に非常に好都合であり、得られたポリ−Ｓｉ薄膜は、表面の突起物がない良好な品質の結晶化物質をもたらしうる。
【００２９】
第四に、本発明は、低温ドーパント活性化処理に用いうる。本発明の電界印加による選択的なジュール加熱は、ドーパントの熱処理（ＴＦＴ構造中の電源／ドレーン電極近くにおいて、結晶化と同様の低温で、これにイオンを注入する）に効果的に適用しうる。
【００３０】
第五に、本発明は、種々の用途を有しうる。本発明の結晶化方法は、６５０℃未満の低温処理のみならず、６５０℃超の加熱を必要とする高温処理に対しても用いうる。加えて、ＬＣＤに用いられるＴＦＴ素子、有機ＥＬ  ＴＦＴ素子、太陽電池および選択的なジュール加熱を必要とする他の製品にも用いうる。
【００３１】
本発明の他の目的および態様は、添付の図面を引用して、実施形態の次の説明から明白になる。
【発明を実施するための最良の形態】
【００３２】
以下に、本発明の実施形態を、図面を引用してより詳細に記載する。しかし、それらは本発明の範囲を限定するものではない。
【００３３】
図２は、本発明の一実施形態に従って、多結晶シリコン（ポリ−Ｓｉ）薄膜を作製するための試験片の作製、および試験片の予備加熱に関する処理を示す概略図である。
【００３４】
図２の工程（ａ）に示されるように、基板１０上に絶縁層２０が形成される。基板１０は、限定することなく、ガラス、石英、プラスチックなどの透明物質から作製される。経済的な観点から、ガラスがより好ましい。しかし、平面ディスプレー分野における最近の研究傾向を見ると、多くの研究では、優れた耐衝撃性および生産性を有するプラスチック物質の開発が進行しており、本発明の方法は、そのようなプラスチック基板にそのまま適用しうる。絶縁層２０は、基板１０中のある種の物質（例えば、ガラス基板の場合にはアルカリ物質）の一掃を防止するのに用いられる。これは、次の処理で生成されうる。絶縁層２０は通常、酸化ケイ素（ＳｉＯ２）の析出によって形成され、その厚さは、限定されないが、好ましくは３０００〜５０００Åの範囲である。将来の技術開発により、そのような絶縁層２０を用いることなく、非晶質シリコン（ａ−Ｓｉ）薄膜を基板上に直接形成することが可能であるかもしれず、特に矛盾もしない。よって、前記構造もまた、本発明の範囲に含まれると解すべきである。
【００３５】
その後、工程（ｂ）において、絶縁層２０上に、ａ−Ｓｉ薄膜３０が形成される。ａ−Ｓｉ薄膜を形成するためには、ＰＥＣＶＤ（プラズマ強化化学蒸着）、スパッタリング、真空蒸着などを用いうる。ＰＥＣＶＤが最も好ましい。後のジュール加熱処理で均一な結晶化を得るためには、ａ−Ｓｉ薄膜３０の厚さを均一に保つことが必要とされる。厚さは通常、限定することなく３００〜１０００Åの範囲である。
【００３６】
続いて、工程（ｃ）において、上記のように形成されたａ−Ｓｉ薄膜３０上に、電極４０が形成される。電極４０に用いられるべき導電性物質の種類は、特に限定されないが、好ましくは、透明電極などの低い抵抗を有する物質である（例えば、インジウム酸化錫またはインジウム酸化亜鉛）。金属および金属合金に加えて、酸化ニッケルを用いる。電界をａ−Ｓｉ薄膜３０に印加するのに電極４０を用い、そのため、図６に示されるように、電極４０を形成せずに、ａ−Ｓｉ薄膜３０に電界を直接印加することが可能である。
【００３７】
続いて、工程（ｄ）において、上記のように形成されたａ−Ｓｉ薄膜３０を、基板１０を処理中に損傷しない範囲内の温度で予備加熱する。「基板を処理中に損傷しない範囲内の温度」は、基板１０が手順全体（予備加熱工程、および次の電界印加工程を含む）において損傷されない温度範囲と定義される。そのような温度範囲は一般に、基板１０の熱歪み温度より低い。しかし、シリコン薄膜３０の温度は処理中の基板１０の熱歪み温度より高いが、処理は非常に迅速に進むという事実から、基板１０に実際に移動される熱容量は非常に低く、熱歪みは生じない。従って温度範囲は、上記の場合を含むように定義すべきである。ａ−Ｓｉ薄膜３０を上記のように予備加熱すると、内因性キャリヤが生成され、それにより抵抗が低下され、ジュール加熱を受けうる試験片が作製される。
【００３８】
予備加熱方法は、特に限定されない。ｉ）基板１０、絶縁層２０およびａ−Ｓｉ薄膜３０の温度を、一般的な熱処理炉で上昇する方法、およびｉｉ）ランプなどの放射熱をａ−Ｓｉ薄膜３０の表面に照射することによって、ａ−Ｓｉ薄膜３０を比較的短時間に品質向上するためのＲＴＡ（急速熱焼鈍）を用いうる。
【００３９】
ある温度での予備加熱を、図１の第二の閾値時間ｔ２を超えて維持すると、部分的または全体に固体結晶化が生じる。結果として、そのような条件下での固体結晶化の程度は、予備加熱時間に依存する。シリコン薄膜の電子移動度は、結晶化に従って増大し、従って電気抵抗は更に低下する。従って工程（ｄ）においては、シリコン薄膜３２は、予備加熱によって、非晶質状態、非晶質／多結晶混合状態または多結晶状態で存在しうる。しかしこの場合、多結晶状態は多くの結晶欠陥を有する。
【００４０】
結果的に、加熱温度は、基板の熱歪み温度、薄膜の厚さ、印加する電界の振幅など、種々の要因を考慮して決定すべきである。特に、ジュール加熱を行うことが可能な初期抵抗の範囲を設定することが、実際の処理に必要となりうる。まず、安定したジュール加熱を引き起こすことを考えると、予備加熱によるシリコン薄膜３２の許容可能な最大抵抗は、１０ＭΩ／ｓｑ以下、好ましくは１ＭΩ／ｓｑ以下である。抵抗が１０ＭΩ／ｓｑより高いと、内因性キャリヤの濃度は非常に低く、ジュール加熱を引き起こすには相当に高い電圧を印加すべきである。そのため、実際の処理には適切でない場合がある。一方、予備加熱によるａ−Ｓｉ薄膜の許容可能な最小抵抗は、基板１０の熱歪み温度によって、直接に影響される。例えば、平面ディスプレーに一般に用いるガラス基板を基板１０として用いる場合、予備加熱温度がその熱歪み温度である８００℃を超えないことが必要とされる。従って、薄膜抵抗の許容範囲を考慮すると、基板１０としてガラス基板を用いる場合、加熱温度は好ましくは２００〜８００℃であり、より好ましくは５００〜８００℃である。
【００４１】
しかし、上記のように、ａ−Ｓｉ薄膜３０のみを予備加熱する必要がある。本処理は、非常に短時間行いうるものであり、ＲＴＡは、ａ−Ｓｉ薄膜３０のみを非常に短時間加熱するものでありうる。従って、ａ−Ｓｉ薄膜３０のみを比較的高温で即座に加熱することによって結晶化を行う場合、絶縁層２０を通って送られる熱が、基板１０の温度を、処理中にその熱歪み温度を超えて上昇させることのない条件下においては、ａ−Ｓｉ薄膜３０の予備加熱温度が、基板１０の固有熱歪み温度より高いこともありうる。この場合には、ガラス基板を基板１０として用いうるが、ａ−Ｓｉ薄膜３０の予備加熱温度を９００℃にまでも上昇させうる。これは、本発明の結晶化方法は、ＥＬＣのように、非常に短い時間内に達成しうるために可能である。
【００４２】
図３は、本発明の他の実施形態に従って、ドープポリ−Ｓｉ薄膜を作製するための試験片の作製、および試験片の予備加熱に関する処理を示す概略図である。
【００４３】
図３の工程（ａ）においては、図２の工程（ａ）のようにして絶縁層２０が基板１０上に形成される。
【００４４】
その後工程（ｂ）において、絶縁層２０上にドープａ−Ｓｉ薄膜５０が形成される。ドープａ−Ｓｉ薄膜５０を形成するためには、好ましくは、低圧蒸着、常圧蒸着およびＰＥＣＶＤが用いられる。それらの中で、ＰＥＣＶＤが最も好ましい。続くジュール加熱における均一な結晶化には、ドープａ−Ｓｉ薄膜５０の厚さを一定に保つことが必要とされる。厚さは、限定することなく、好ましくは３００〜１０００Åの範囲である。
【００４５】
続いて、工程（ｃ）において、図２の工程（ｃ）のようにしてａ−Ｓｉ薄膜５０上に電極４０が形成される。この工程は、上記のように除外されてもよい。
【００４６】
その後、図２の工程（ｄ）のようにして予備加熱工程（ｄ）が達成される。この時内因性キャリヤと共に、ドーパント起因の外因性キャリヤが予備加熱されたシリコン薄膜５２中に生成され、それにより抵抗が更に低下される。上記の記載を除いて、この実施形態は、図２のそれと同じである。
【００４７】
図４は、本発明の更に他の実施形態に従って、ドーパントを活性化するための試験片の作製、および試験片の予備加熱に関する処理を示す概略図である。
【００４８】
図４の工程（ａ）において、図２の工程（ａ）のようにして基板１０上に絶縁層２０が形成される。
【００４９】
その後工程（ｂ）において、絶縁層２０上にポリ−Ｓｉ薄膜６０が形成される。ジュール加熱において均一に結晶化するためには、ポリ−Ｓｉ薄膜６０の厚さを一定に保つことが必要とされる。厚さは、限定することなく、好ましくは３００〜１０００Åの範囲である。
【００５０】
工程（ｃ）において、ドープポリ−Ｓｉ薄膜７０が作製される。ドーピングには、イオン注入またはイオンシャワードーピングを用いうる。
【００５１】
工程（ｄ）において、図２の工程（ｃ）のようにしてドープポリ−Ｓｉ薄膜７０上に電極４０が形成される。この工程は、上記のように除外されてもよい。
【００５２】
工程（ｅ）において、図２の工程（ｄ）のようにして予備加熱が達成される。この時内因性キャリヤと共に、ドーパント起因の外因性キャリヤが、予備加熱されたシリコン薄膜７２中に生成され、それにより抵抗が更に低下される。上記の記載を除いて、この実施形態は、図２のそれと同じである。
【００５３】
電界は、種々の方式で印加しうる。図５〜７は、電界を試験片（それぞれ、図２〜４において予備加熱される）に印加するための例証的な方法を示す概略図である。
【００５４】
最初に、図５を参照すると、図２〜４で予備加熱した試験片のシリコン膜３２、５２または７２の電極４０に、ＤＣまたはＡＣ電界を印加する。そのような電界印加方法は、電気的に並列回路を構成し、そのため電圧は、基板１０、絶縁層２０、およびシリコン薄膜３２、５２または７２に等しく印加され、電流は、最も低い抵抗を有する点の方向に流れる。即ち電流は、最も低い抵抗を有するシリコン薄膜３２、５２または７２に流れる。従って、シリコン薄膜３２中では内因性キャリヤが移動し、ドープシリコン薄膜５２または７２中では内因性キャリヤおよび外因性キャリヤが移動する。均一な結晶化およびドーパント活性化のためには、電界が印加される前の、シリコン薄膜３２、５２または７２の抵抗を、基板全体で一様に、均一に保つべきである。このためには、予備加熱前に、シリコン薄膜の厚さを一定に保ち、予備加熱中の薄膜の温度を一定にすることが必要とされる。予備加熱したシリコン薄膜３２、５２または７２の抵抗を一定に保てば、直線的な電圧降下がもたらされ、そのため一定の電界が薄膜全体に印加されて、所望の温度がジュール加熱により一様に達成される。
【００５５】
電界を印加する他の方法として、図６に、電極が形成されないシリコン薄膜３２、５２または７２を、配線（または金属電極など）と直接接触させつつ、ＤＣまたはＡＣ電界を印加する方法を示す。この接続方式は様々に選択しうるもので、特に限定されない。
【００５６】
電界を印加するための更に他の方法として、予備加熱されたシリコン薄膜３２、５２または７２に電界Ｅを印加し、同時にその上部に磁界Ｍを印加する方法を、図７に示す。この場合、印加される磁界Ｍは、その配向を連続的に変えて、電界Ｅを誘導すべきである。好ましくは、磁界Ｍの変化によって誘導される電界Ｅとできる限り類似の配向を有するようにＡＣ出力を供給することによって、電界Ｅを印加する。この時、磁界Ｍによって誘導された誘導電流と、印加されたＡＣ電圧によって生成されたＡＣ電流が、シリコン薄膜３２、５２または７２中に同時に発生する。加えて、二つ以上の波長が重なりあって干渉を引き起こすので、波長の合成によって印加されるエネルギーの最大振幅が増大することがある。
【００５７】
上文に、予備加熱されたシリコン薄膜３２、５２または７２に電界を印加することによって、ジュール加熱を行うためのいくつかの方法が、例証的に開示される。しかし、シリコン薄膜３２、５２または７２（予備加熱によって抵抗が低下している）に電界を印加することによってジュール加熱を引き起こしうるものであるならば、他の方法を用いてもよい。例えば、金属電極（基板、絶縁層およびシリコン薄膜からなるプリフォームの両端に接触している）を用いてＤＣまたはＡＣ電流を印加してもよい。これらの修正は、本発明の範囲に含まれると考えるべきである。
【００５８】
一回の電界印加時間は、種々の処理要因を考慮して決定しうる。それは非常に短く、好ましくは１０−６〜１０３秒、より好ましくは１０−４〜１０２秒程度である。電界は、一回だけ印加してもよく、規則的な間隔で繰り返し印加してもよい。
【００５９】
本発明の最も重要な特徴の一つは、ａ−Ｓｉ薄膜、ａ−Ｓｉ／ポリ−Ｓｉ薄膜またはポリ−Ｓｉ薄膜の結晶化を、予備加熱で抵抗を低下させて電界を印加することによって、ジュール加熱で行うことである。従来のＦＡＬＣ、またはそこから派生する他の結晶化方法も電界を印加するが、これらの結晶化方法は選択的なジュール加熱を用いず、そのため予備加熱工程を経ない。従って、結晶化前のプリフォームが純非晶質シリコンであるという点で、これらの結晶化方法は本発明の方法と明らかに区別される。加えて、電界印加方法を用いる従来の結晶化メカニズムは、金属を用いる結晶化促進処理を、電界自体、または金属によって誘導される他の効果を補佐することに関するのであって、大量の電流を供給することによって誘導されるジュール加熱に関するものではない。従って、それは明らかに、高温で固体相転移を経ることを伴うレーザー結晶化方法に類似の結果をジュール加熱によってもたらす本発明とは異なる。これは、結晶粒の形状、結晶化時間などの相違から容易に認めうる。
【００６０】
図８は、ＴＥＭ（透過電子顕微鏡）写真であり、上記の実施形態の結晶化方法によって得られたシリコン薄膜を示す。図９〜１１はそれぞれ、先行技術の従来のＳＰＣ、ＭＩＬＣおよびＥＬＣによって結晶化されたシリコン薄膜のＴＥＭ写真を示す。ＳＰＣのシリコン薄膜（図９を参照されたい）およびＭＩＬＣのシリコン薄膜（図１０を参照されたい）と比較すると、本発明の方法によって結晶化されたシリコン薄膜（図８を参照されたい）は、より少ない欠陥およびより大きな結晶粒を有するポリ−Ｓｉ薄膜に転化されることが認められる。これは、本発明の方法が、ＥＬＣ（ＳＰＣ、ＭＩＣＬなどの従来の結晶化方法より良好なポリ−Ｓｉ薄膜をもたらすと知られる）のシリコン薄膜（図１１を参照されたい）に類似の、良好な品質の結果をもたらすことを明らかにする。これは、従来技術と比較しての、本発明自体の特徴に起因する。
【００６１】
以下に、本発明の結晶化メカニズムを裏付ける実験的事実、およびその理論的背景を記述する。
【００６２】
本発明者は、最初にａ−Ｓｉ薄膜を作製し、次いで温度に従って抵抗を測定した。温度が上昇するにつれて、ａ−Ｓｉ薄膜はその熱力学的特徴により多結晶相に変態するので、以下の抵抗値は、測定温度が上昇するにつれて、純粋の非晶質状態、非晶質／多結晶相または多結晶相の値を示す。測定結果を次の表１に示す。測定された抵抗は、厚さ５００Åのシリコン薄膜の表面抵抗値である。
【００６３】
【表１】
2007502025.tif 000003
【００６４】
上記に関連して、シリコン薄膜の温度および抵抗の間の関係は、次の方程式（１）によって表しうる。
【数１】
2007502025.tif 000004
【００６５】
上記方程式において、Ｒはシリコン薄膜の抵抗であり、Ｔは絶対温度であり、ｌｎは自然対数である。従って、温度が上昇するにつれて、シリコン薄膜の抵抗は低下し、ジュール加熱が適切な抵抗で可能となる。用語「ジュール加熱」は、電流が導電性物質を通って流れる際に、抵抗によって生成する熱を用いる加熱と定義される。
【００６６】
電界の印加によって生じるジュール加熱によってシリコン薄膜に加えられる、単位時間当たりのエネルギーは、次の方程式（２）によって表しうる。
【数２】
2007502025.tif 000005
【００６７】
この方程式において、Ｗは単位時間当たりのジュール加熱のエネルギーであり、Ｖはシリコン薄膜の両端に印加される電圧であり、Ｔは絶対温度であり、Ａは任意定数である。
【００６８】
上記方程式において、電圧Ｖが増大する、または予備加熱温度Ｔが上昇するにつれて、ジュール加熱によってシリコン薄膜に印加される、単位時間当たりのエネルギーが増大されることが認められる。ジュール加熱によってシリコン薄膜の温度を上昇させると、シリコン薄膜より下に位置する絶縁層（例えばＳｉＯ２）および基板（例えばガラス基板）の方向に熱伝導が生じる。従って、ジュール加熱を選択的に行って、ガラス基板の熱歪みを伴うことなくシリコン薄膜の温度を上昇するため、本発明では、適切な電圧または電流を、試験片に非常に短時間印加する。印加されるエネルギーが十分である場合、１ショットのみで処理が完了することもある。一方、十分でない場合、適切な時間間隔の数ショットで結晶化処理が完了することもある。次の開示においては、簡単な熱分析モデルを用いて、選択的ジュール加熱によるシリコン薄膜の温度上昇を計算する。
【００６９】
熱分析においては、一次元過渡伝導｛温度Ｔ（ｔ，ｘ）｝は、厚さ方向に変化し、平面方向には均一であると仮定する。これは、電極結合部分を除いて十分に許容可能である。加えて、熱伝導度κおよび熱拡散率αもまた一定であると仮定する。これは、６５０〜９００℃の範囲で１０％以内（ガラスの場合）の誤差しか許さないものであるから、十分に許容可能である。加えて、放射伝熱は無視し、熱流束は一定であると仮定する。薄膜の温度が融点に達する場合には、放射熱透過を無視できないが、プリフォームが透過性であり、温度が９００℃未満である条件では、これは許容可能である。そのような仮定を満たす熱拡散方程式は、次の方程式（３）によって表される。図１２は、ガラス基板の厚さ方向における熱分布のグラフである。これは、次の拡散方程式の解を積分によって計算した後の境界条件を満たす。
【数３】
2007502025.tif 000006
【００７０】
初期条件は、次の通りである。
【数４】
2007502025.tif 000007
【００７１】
境界条件は、次の通りである。
【数５】
2007502025.tif 000008
【００７２】
ｄ（ｔ）＜Ｌの条件では、積分によって次の結果が得られる。境界条件を満たす温度分布は次の通りである。
【数６】
2007502025.tif 000009
【００７３】
熱拡散方程式の積分は、次の通りである。
【数７】
2007502025.tif 000010
【００７４】
熱浸透厚さは、次の通りである。
【数８】
2007502025.tif 000011
【００７５】
熱浸透時間は、次の通りである。
【数９】
2007502025.tif 000012
【００７６】
表面温度は、次の通りである。
【数１０】
2007502025.tif 000013
【００７７】
サイズ２×２ｃｍの試験片に、電圧２，０００Ｖの電流２００ｍＡを、１００ｍ秒印加する場合、次に示すように、上記の結果を用いることによって、シリコン薄膜の温度上昇は約２４０Ｋである。
【数１１】
2007502025.tif 000014
【数１２】
2007502025.tif 000015
【数１３】
2007502025.tif 000016
【００７８】
そのような条件下で、本発明のａ−Ｓｉ薄膜に印加する電界強度は、少なくとも１０Ｖ／ｃｍ、好ましくは少なくとも１００Ｖ／ｃｍ、より好ましくは少なくとも１０００Ｖ／ｃｍであることが認められる。ａ−Ｓｉ薄膜に印加する電界強度が低すぎると、結晶化のためのジュール加熱を引き起こすことが不可能となりやすい。一方、印加すべき電界強度の上限は、アーク発生を起こさず、基板を損傷しない範囲を設定する。電界は、ＤＣ出力、ＡＣ出力のどちらで誘導してもよい。
【００７９】
上記されるように、ＭＩＣ、ＭＩＬＣその他の結晶化方法などの従来技術においても、電界または磁界を印加して、触媒金属の垂直方向の誘導または側面方向の誘導を低温で急速に進めているが、それらのうちどれも、上記の条件を満たさず、それによりジュール加熱による結晶化が得られない。即ち、前記の抵抗値を得るために比較的高温で予備加熱処理することなく、低温で直接ａ−Ｓｉ薄膜に電界を印加するので、ジュール加熱に必要とされる初期抵抗値を得ることが不可能である。加えて、非常に高い抵抗で、ジュール加熱を引き起こすよう、非常に高い電界を印加するとしても、そのような過酷な条件下では、ジュール加熱に替わってアークが発生されることが認められる。従って、電界を印加する前の初期薄膜の表面抵抗が、前記の値を有することが重要である。初期抵抗値を満足するためには、基板の歪みを起こさない比較的高温で、所定の時間予備加熱することが必要とされる。その結果、ジュール加熱に用いられるプリフォームを、純粋の非晶質相、非晶質／多結晶相および多結晶質から、所望により選択しうる。
【００８０】
そのような方法と対照的な他の要素は、電界の印加時間である。上記したように、一回印加の場合、本発明の電界印加時間は１０３秒未満、より具体的には１０−６〜１０３秒である。シリコン薄膜中の電子の移動により熱が生成されるので、結晶化時間は短く、薄膜は小容積であるので、その熱容量は比較的高い。従って、時間を適切に制御するため、好ましくは、電界の印加時間を制御するための電子制御装置を提供する。非常に短い結晶化時間で高温移相を用いるこの結晶化方法は、ＥＬＣ（高速加熱処理による結晶化のために、非晶質シリコンに、瞬間エネルギーを非常に短時間印加する）と非常に類似する。
【００８１】
本発明者らは、次の条件下で実験を行い、本発明の効果を確認した。
【実施例】
【００８２】
実施例１
２ｃｍ×２ｃｍ×０．７ｍｍ（長さ×幅×厚さ）のガラス基板上に、厚さ３０００ÅのＳｉＯ２絶縁層をＰＥＣＶＤにより形成した。厚さ５００Åのａ−Ｓｉ薄膜を、再度、ＰＥＣＶＤによって絶縁層の上に形成して、試験片を調製した。上記のように形成されたａ−Ｓｉ薄膜を、管状炉中、窒素雰囲気下に約６５０℃で約３０分間予備加熱した。予備加熱工程の後で、電界を印加する前のａ−Ｓｉ薄膜は、既に固体結晶化を経て、部分的に多結晶相を含んでいた。薄膜の表面抵抗は、約３５ｋΩであった。そのような予備加熱によってシリコン薄膜の抵抗を十分に低下させた後、電流２５０ｍＡが０．０７秒間流れるようにＤＣ電界１，５００Ｖ／ｃｍを印加し、次いで約２．５秒間隔で電界を再度印加して、シリコン薄膜内に選択的なジュール加熱を引き起こした。このような方法で、電界を約７０回印加した。
【００８３】
図１３は、電圧および電流の変化を、シリコン薄膜に印加した時間に従って示す。加えて、図１４〜１７はそれぞれ、電圧、電流、抵抗および単位時間に対するエネルギーの変化を、シリコン薄膜に印加した時間に従って示す。図１６に示されるように、薄膜の抵抗は、電界が印加されると直ぐに減少されることが認められる。これは、電界の印加と共に、ジュール加熱が起こり、そのためにシリコン薄膜の温度が上昇し、それにより抵抗が低減することを意味する。加えて、図１４および１５に示されるように、電圧を約３，０００Ｖに増大すると、薄膜を通って流れる最大電流が約２２０ｍＡに近づくことが認められる。この時点での出力は、図１７に示されるように、約１４０Ｗ／ｃｍ２である。
【００８４】
本発明の方法に従って焼鈍された試験片のガラス基板は、その元の平坦性を保持する。ａ−Ｓｉ薄膜は、図８のＴＥＭ写真に示されるように、良好な品質のポリ−Ｓｉ薄膜に転化されることが認められた。加えて、結晶成長および格子欠陥の排除も相当に進行し、結晶粒は、葉形状に替わって、ポリゴニゼーションによって六方形状に変化したことが認められた。結晶粒のサイズは、約３，０００〜５，０００Åであった。双晶などの結晶格子欠陥は、結晶粒中に認められなかった。
【００８５】
また図１８は、ポリ−Ｓｉ薄膜の表面粗さを定量するためのＡＦＭ（原子間力顕微鏡法）の結果を示す。ＡＦＭの結果から、実験条件に従って調製されたポリ−Ｓｉ薄膜の表面粗さは約３７Åであることが認められた。
【００８６】
比較例１
比較例１は、電界を印加することなく６５０℃で１時間ａ−Ｓｉ薄膜を固体結晶化したことを除いて、実施例１と同じように行った。上記のように得られたポリ−Ｓｉ薄膜のＴＥＭ写真を、図９に示す。図９に示されるように、ＳＰＣによって調製された多結晶シリコンは、木の枝の形状である樹枝状の構造を有し、結晶粒中に双晶などの多くの結晶格子欠陥を含むことが認められた。これは、実施例１の多結晶シリコンに対する実質的な相違を示す。
【００８７】
比較例２
各々先行技術に従うＭＩＬＣおよびＥＬＣによって、実施例１と同じ試験片を用いて結晶化を行った。それぞれの結果を図１０および１１に示す。図１０に示されるように、ＭＩＬＣによって調製された多結晶シリコンは、横方向成長による微細構造を示す。また図１１に示されるように、ＥＬＣによって調製された多結晶シリコンは、六方形状の微細構造を示す。これは実質的に欠陥がなく、結晶粒のサイズは約２，０００〜４，０００Åである。しかし、図１９のＴＥＭ写真に示されるように、ＥＬＣによって調製された多結晶シリコンでは、結晶粒が互いに衝突する三重接合点（ｔｒｉｐｌｅ  ｊｕｎｃｔｉｏｎ）において、表面突起物が認められた。図２０は、ＡＦＭの結果を示す。ＥＬＣによって調製された多結晶シリコンの表面粗さは、約２２４Åであった。
【００８８】
実施例２
２ｃｍ×１ｃｍ×０．７ｍｍ（長さ×幅×厚さ）のガラス基板上に、厚さ３０００ÅのＳｉＯ２絶縁層をＰＥＣＶＤにより形成した。厚さ５００Åのａ−Ｓｉ薄膜を、再度、ＰＥＣＶＤによって絶縁層の上に形成して、試験片を調製した。上記のように形成されたａ−Ｓｉ薄膜をレーザー結晶化方法によって結晶化し、ポリ−Ｓｉ薄膜とした。次いで、ＰＨ３／Ｈ２混合ガスを用いることによるイオンシャワーによって、ポリ−Ｓｉ薄膜をドーピングする。イオンを注入した試験片の低温ドーパント活性化のため、２５０℃、約２０分間の予備加熱の後、ＤＣ電界１，０００Ｖ／ｃｍを印加する。それを除いて、実験を、実施例１と同じように行った。上記のように処理された試験片のガラス基板は、歪みなしに、その元の平坦性を保持する。電界を印加し、次いでイオンを注入したポリ−Ｓｉ薄膜の表面抵抗は、１ｋΩ／ｓｑ未満であった。それは、ドーパントの活性化のための熱処理が低温で生じたことを意味する。
【産業上の利用可能性】
【００８９】
上記されるように、本発明の焼鈍方法は、ガラス基板の熱歪みを引き起こさず、固体結晶化によって調製されるポリ−Ｓｉ薄膜に見られる木の枝の形状を有する樹枝上構造の替わりに、角のある結晶粒を与え、双晶などの結晶格子欠陥を結晶粒中に実質的に作らず、ＭＩＣ、ＭＩＬＣなどの結晶化方法によって調整されるポリ−Ｓｉ薄膜に見られる触媒金属の汚染物を全く含まず、またＥＬＣによって調製されるポリ−Ｓｉ薄膜中に見られる表面突起物を伴わない。これらの特性は本発明に特有であり、従来技術には見られない。
【００９０】
当業者は、上記説明に基づく種々の修正および適用を実行可能である。
【図面の簡単な説明】
【００９１】
【図１】非晶質シリコン（ａ−Ｓｉ）薄膜の加熱時間による電気抵抗の変化を示すグラフである。
【図２】本発明の一実施形態に従って、多結晶シリコン（ポリ−Ｓｉ）薄膜を作製するのに用いる試験片を作製し、予備加熱するための処理を示す概略図である。
【図３】本発明の一実施形態に従って、多結晶シリコン（ポリ−Ｓｉ）薄膜を作製するのに用いるドープ試験片を作製し、予備加熱するための処理を示す概略図である。
【図４】本発明の他の実施形態に従って、ドーパントを活性化するのに用いる試験片を作製し、予備加熱するための処理を示す概略図である。
【図５】本発明の実施形態による電界印加方式を示す概略図である。
【図６】本発明の実施形態による電界印加方式を示す概略図である。
【図７】本発明の実施形態による電界印加方式を示す概略図である。
【図８】本発明の一実施形態に従って、ａ−Ｓｉ薄膜を焼鈍によって結晶化した試験片のＴＥＭ（透過電子顕微鏡）写真である。
【図９】ａ−Ｓｉ薄膜を従来方式、即ちＳＰＣによって結晶化した試験片のＴＥＭ写真である。
【図１０】ａ−Ｓｉ薄膜を従来方式、即ちＭＩＬＣによって結晶化した試験片のＴＥＭ写真である。
【図１１】ａ−Ｓｉ薄膜を従来方式、即ちＥＬＣによって結晶化した試験片のＴＥＭ写真である。
【図１２】ガラス基板の厚さ方向における熱分布の計算結果を示すグラフである。これは、熱拡散方程式によって得られる。
【図１３】本発明の第一の実施形態において、シリコン薄膜に印加した時間に対する電圧および電流の変化を示すグラフである。
【図１４】図１３のグラフの１ショットにおいて、シリコン薄膜に印加した時間に対する単位時間当たりの電圧の変化を示すグラフである。
【図１５】図１３のグラフの１ショットにおいて、シリコン薄膜に印加した時間に対する単位時間当たりの電流の変化を示すグラフである。
【図１６】図１３のグラフの１ショットにおいて、シリコン薄膜に印加した時間に対する単位時間当たりの抵抗の変化を示すグラフである。
【図１７】図１３のグラフの１ショットにおいて、シリコン薄膜に印加した時間に対する単位時間当たりの出力の変化を示すグラフである。
【図１８】本発明の第一の実施形態で製造したポリ−Ｓｉ薄膜のＡＦＭ（原子間力顕微鏡）写真である。
【図１９】比較例２でＥＬＣによって製造したポリ−Ｓｉ薄膜のＳＥＭ写真である。
【図２０】比較例２でＥＬＣによって製造したポリ−Ｓｉ薄膜のＡＦＭ写真である。
【符号の説明】
【００９２】
１０  基板
２０  絶縁層
３０  ａ−Ｓｉ薄膜
３２  シリコン薄膜
４０  電極
５０  ドープａ−Ｓｉ薄膜
５２  シリコン薄膜
６０  ポリ−Ｓｉ薄膜
７０  ドープポリ−Ｓｉ薄膜
７２  シリコン薄膜
【図１】
2007502025.tif 000017
【図２】
2007502025.tif 000018
【図３】
2007502025.tif 000019
【図４】
2007502025.tif 000020
【図５】
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【図６】
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【図７】
2007502025.tif 000023
【図８】
2007502025.tif 000024
【図９】
2007502025.tif 000025
【図１０】
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【図１１】
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【図１２】
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【図１３】
2007502025.tif 000029
【図１４】
2007502025.tif 000030
【図１５】
2007502025.tif 000031
【図１６】
2007502025.tif 000032
【図１７】
2007502025.tif 000033
【図１８】
2007502025.tif 000034
【図１９】
2007502025.tif 000035
【図２０】
2007502025.tif 000036
【国際調査報告】
2007502025.tif 000037
2007502025.tif 000038