(57)【要約】不揮発性メモリデバイス（１００）は、基板（１１０）、絶縁層（１２０）、フィン（２１０）、複数の誘電層（３１０〜３３０）及び制御ゲート（５１０／５２０）を備える。絶縁層（１２０）は、基板（１１０）上に形成され、フィン（２１０）は、絶縁層（１２０）上に形成される。誘電層（３１０〜３３０）は、このフィン（２１０）を覆うように形成され、制御ゲート（５１０／５２０）は、誘電層（３１０〜３３０）上に形成される。誘電層（３１０〜３３０）は、メモリデバイス（１００）の電荷格納構造として機能する酸化物−窒化物−酸化物層を備える。
2007500953.tif 000002
【特許請求の範囲】
【請求項１】
基板（１１０）、
前記基板（１１０）の上に形成された絶縁層（１２０）、
前記絶縁層（１３０）の上に形成されたフィン構造（２１０）、
前記のフィン構造（２１０）を覆うように形成され、少なくとも一つがメモリデバイスの電荷格納誘電体として機能する複数の誘電層（３１０〜３３０）、及び、
前記複数の誘電層（３１０〜３３０）の上に形成された制御ゲート（５１０）、
を備える
メモリデバイス。
【請求項２】
前記絶縁層（１２０）の上に形成され、前記フィン構造（２１０）の第１端部に隣接して配置されるソース領域（２２０）、及び、
前記絶縁層（１２０）の上に形成され、前記フィン構造（２１０）の第２端部に隣接して配置されるドレイン領域（２３０）をさらに備え、前記複数の誘電層（３１０−３３０）は、前記フィン構造（２１０）の上に形成された第１酸化層（３１０）、前記酸化層（３１０）の上に形成された窒化層（３２０）、及び、前記窒化層（３２０）の上に形成された第２酸化層（３３０）を有し、前記窒化層（３２０）は、浮遊ゲート電極として機能する
請求項１記載のメモリデバイス（１００）。
【請求項３】
前記第１酸化層（３１０）は、約１５Å〜約１５０Åの範囲の膜厚を有し、前記窒化層（３２０）は、約１０Å〜約１８０Åの範囲の膜厚を有し、及び、前記第２酸化層（３３０）は、約１５Å〜約２００Åの範囲の膜厚を有する、
請求項２記載のメモリデバイス（１００）。
【請求項４】
前記複数の誘電層（３１０−３３０）は、全体で約４０Å〜約５３０Åの範囲の膜厚を有する、
請求項１記載のメモリデバイス（１００）。
【請求項５】
前記制御ゲート（５１０）は、ポリシリコンを含み、約３００Å〜約４０００Åの範囲の膜厚を有する、
請求項１記載のメモリデバイス（１００）。
【請求項６】
前記絶縁層（１２０）は、埋め込み層を含み、前記フィン構造（２１０）は、シリコンとゲルマニウムのうちの少なくとも一つを含み、前記フィン構造（２１０）は、約１００Å〜約３０００Åの範囲の幅を有する、
請求項１記載のメモリデバイス（１００）。
【請求項７】
不揮発性メモリデバイス（１００）を製造する方法であって、
絶縁層（１２０）の上に前記不揮発メモリデバイス（１００）の基板及びビットラインとして機能する、フィン（２１０）を形成する工程、
前記フィン（２１０）の上に配置され、電荷格納誘電体として機能する、複数の誘電層（３１０−３３０）を形成する工程、
ソース領域及びドレイン領域（２２０／２３０）を形成する工程、
前記複数の誘電層（３１０−３３０）の上にゲート材料（４１０）を堆積する工程、及び、
制御ゲート（５１０／５２０）を形成するために、前記ゲート材料（４１０）をパターニングして、エッチングする工程、
を備える方法。
【請求項８】
前記複数の誘電層（３１０〜３３０）を形成する工程は、
前記フィン（２１０）の上に第１酸化層（３１０）を形成する工程、
前記第１酸化層（３１０）の上に窒化層（３２０）を堆積する工程、及び、
前記窒化層（３２０）の上に第２酸化層（３３０）を形成する工程、
を有する請求項７記載の方法。
【請求項９】
前記第１酸化層（３１０）は、約１５Å〜約１５０Åの範囲の膜厚を有し、前記窒化層（３２０）は、約１０Å〜約１８０Åの範囲の膜厚を有し、前記第２酸化層（３３０）は、約１５Å〜約２００Åの範囲の膜厚を有する、
請求項８記載の方法。
【請求項１０】
基板、及び、前記基板上に形成された絶縁層を備える不揮発性メモリアレイ（６００）であって、前記不揮発性メモリアレイ（６００）は、
前記絶縁層上に形成され、前記不揮発メモリアレイ（６００）のビットラインとして機能する複数の導電フィン（６１０）、
前記複数のフィン（６１０）の上に形成された複数の誘電層（６２０）、及び、
前記複数の誘電層（６２０）の上に形成され、不揮発性メモリアレイ（６００）のワードラインとして機能する複数のゲート（６３０）、
によって特徴付けられる不揮発性メモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、メモリデバイス及びメモリデバイスを製造する方法に関する。本発明は、特に、不揮発性メモリデバイスに適用される。
【背景技術】
【０００２】
不揮発性メモリデバイスに関する高密度かつ高性能に対する需要が益々拡大しており、こうした需要により、小さな設計的特徴特徴設計的特徴、高い信頼性、製造スループットの増大が求められている。しかし、こうした設計的特徴の縮小化(reduction)は従来の方法論の限界に直面している。例えば、特徴設計的特徴の縮小化(reduction)が、メモリデバイスに期待されるデータ保存への要求、例えばデータを１０年間保存することへの要求を満たすことを困難にしている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明に従った実施例では、フィン構造を用いて形成された不揮発性メモリデバイスが提供される。酸化物−窒化物−酸化物（ＯＮＯ：Oxide-Nitride-Oxide）層は、フィン構造上に形成され、ポリシリコン層は、ＯＮＯ層上に形成される。ＯＮＯ層内の窒化層は、不揮発性メモリデバイスの浮遊ゲート電極として機能する。ポリシリコン層は、制御ゲートとして機能し、ＯＮＯ層の上部酸化層によって浮遊ゲートから絶縁されている。
【課題を解決するための手段】
【０００４】
本発明の更なる優位性優位性及び他の特徴特徴は、以下の明細書に部分的に記載され、当業者にとって、以下の明細書の審査において、あるいは、本発明が実施されることにより明らかになるであろう。本発明の優位性優位性と特徴特徴は、特に、添付の特許請求の範囲に明らかにされることにより、実現され、得られる。
【０００５】
本発明によれば、以下に記載する優位性及び他の優位性は、基板、絶縁層、フィン構造、複数の誘電層、制御ゲートを有するメモリデバイスによって部分的に実現される。絶縁層は、基板上に形成され、フィン構造は、絶縁層上に形成される。誘電層は、フィン構造を覆うように形成され、電荷格納誘電層として機能し、制御ゲートは、誘電層上に形成される。
【０００６】
本発明の他の形態によれば、不揮発性メモリデバイスを製造する方法が提供される。この方法は、絶縁層の上にフィンを形成する工程を有する。このフィン構造は、不揮発性メモリデバイス用の基板及びビットラインとして機能する。この方法は、フィンを覆う複数の複数の誘電層をさらに形成する工程を有する。この誘電層は、電荷格納誘電層として機能する。この方法は、ソース領域及びドレイン領域を形成する工程、誘電層上にゲート材料を堆積積層する工程、及び、このゲート材料をパターニングするとともにエッチングして制御ゲートを形成する工程を有する。
【０００７】
本発明の他の形態によれば、基板、絶縁層、複数の導電フィン、複数の誘電層、及び、複数のゲートを有する不揮発性メモリアレイが提供される。絶縁層は、基板上に形成され、導電層は、絶縁層に形成される。導電フィンは、メモリアレイ用のビットラインとして機能する。誘電層は、フィン構造を覆うように形成され、ゲートは、誘電層上に形成される。このゲートは、メモリアレイ用のワードラインとして動作する。
【０００８】
本発明の他の優位性及び特徴は、以下の詳細な説明によって当業者にとって容易に明らかになるであろう。以下に示され、記載された実施形態は、本発明を実施するための最良の形態を例示するものである。本発明は種々の明らかな形態に変形可能であり、これらは本発明の技術的範囲から逸脱するものではない。従って、図面は、例示的なものであって、限定的なものではない。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の詳細な説明を添付図面に従って記載する。異なる図面において用いる同一の符号は、同一あるいは同様の構成を示す。また、以下の明細書は、本発明を限定するものではない。本発明の技術的範囲は、添付の特許請求の範囲及び均等物によって定義される。
【００１０】
本発明に従った実施例では、電気的に消去可能なプログラマブルリードオンリメモリ（ＥＥＰＲＯＭ：Electrically Erasable Programmable Read Only Memory）デバイスのような不揮発性メモリデバイス、及び、そのようなデバイスを製造する方法を提供する。このメモリデバイスは、誘電層とフィンを覆うように形成された制御ゲート層を備えたフィン電解効果トランジスタ（ＦｉｎＦＥＴ：フィンＦＥＴ）構造を含む。１つあるいはそれ以上の誘電層は、メモリデバイス用の浮遊ゲートとして動作する。
【００１１】
図１は、本発明の実施形態によって形成された半導体デバイス１００の断面構造を示す図である。図１において、半導体デバイス１００は、シリコン基板１１０、埋め込み酸化層１２０、及び、埋め込み酸化層１２０上のシリコン層１３０を備えるシリコン・オン・インシュレータ（ＳＯＩ：Silicon-On-Insulation）構造を備える。埋め込み酸化層１２０及びシリコン層１３０は、従来の方法で基板１１０上に形成される。
【００１２】
例示的な実施形態では、埋め込み酸化層１２０は、例えばＳｉＯ２で構成されるシリコン酸化物を備え、約５０Å〜約１０００Åの範囲の厚さを有する。シリコン層１３０は、単結晶シリコンあるいは多結晶シリコンを備え、その厚さは、約２００Å〜約３０００Åの範囲である。このシリコン層１３０は、以下に詳細が記載されるようにフィン構造を形成するように用いられる。
【００１３】
本発明に従った他の実施形態では、基板１１０及びシリコン層１３０は、ゲルマニウムのような他の半導体材料、あるいは、シリコンゲルマニウムのような半導体材料の組み合わせを備えてもよい。また、埋め込み層１２０が他の誘電材料を含むように構成されていてもよい。
【００１４】
さらに、シリコン窒化層あるいはシリコン酸化層のような誘電層（図示しない）が後続的に行われるエッチング処理における保護キャップとして機能するようにシリコン層１３０上に形成されていてもよい。
【００１５】
図１に示すように、フォトレジスト材料が堆積されるとともに、パターニングされ、後続的に行われる処理用のフォトレジストマスク層１４０が形成される。フォトレジスト材料は、いかなる従来の方法で堆積され、パターニングされる。
【００１６】
この処理に続いて、半導体デバイス１００がエッチングされる。図２Ａに表すように、例示的な形態では、従来と同様の方法により、シリコン層１３０のエッチングは、埋め込み酸化層１２０の上で停止される。図２Ａに示すように、フォトレジストマスク層１４０の下に位置するシリコン層１３０の部分は、エッチングされずに、シリコン層を有するフィン２１０を形成する。例示的な一実施形態では、フィン２１０の幅は、約１００Å〜約３０００Åである。以下で更に詳細に記載するが、フィン２１０は、半導体デバイス１００の基板及びビットラインとして機能する。
【００１７】
フィン２１０を形成する際に、ビットラインピックアップあるいはソース領域及びドレイン領域をフィン２１０の各終端に隣接するように形成する。例えば、シリコン層１３０がパターニングされて、エッチングされ、ビットラインピックアップあるいはソース領域及びドレイン領域が形成される。図２Ｂは、本発明の例示的な一実施形態による半導体１００の上面図を示しており、埋め込み層１２０の上において、フィン２１０に隣接してソース領域２２０及びドレイン領域２３０が形成されている。図を簡潔にするために、図２Ｂには、埋め込み層及びフォトレジストマスクは表されてない。
【００１８】
この処理の後に、フォトレジストマスク１４０が除去される。さらにこの後、複数の薄膜がフィン２１０の上に堆積される。例示的な一実施形態では、酸化物−窒化物−酸化物（ＯＮＯ：Oxide-Nitride-Oxide）層がフィン２１０を覆うように形成される。例えば、図３に示すように、酸化物層３１０がフィン２１０を覆うように形成される。図３は、図２ＢのＡ−Ａ線に沿った断面を示す図である。例示的な一実施形態によれば、約１５Å〜約１５０Åの範囲の膜厚まで、酸化物層３１０が堆積され、または、熱的に成長される。次に、図３に示すように、窒化物層３２０が酸化物層３１０を覆うように形成される。例示的な一実施形態では、窒化物層３２０は、約１０Å〜約１８０Åの範囲の膜厚に堆積される。この後、図３に表すように、もう１つの酸化物層３３０が窒化物層３２０を覆うように形成される。例示的な一実施形態では、約１５Å〜約２００Åの範囲の膜厚まで、酸化物層３３０が堆積されるか、あるいは熱的に成長される。複数の層３１０〜３３０は、後に形成るメモリデバイスのＯＮＯ電荷格納誘電層を形成する。より具体的には、窒化物層３２０は、メモリデバイス用の浮遊ゲート電極として機能する。
【００１９】
次の処理では、従来の方法によって、図４に示すように、シリコン層４１０が半導体１００を覆うように形成される。シリコン層４１０は、後に形成される制御ゲート電極のゲート材として用いられる。例示的な一実施形態では、シリコン層４１０は、従来の化学気相成長（ＣＶＤ：Chenmical Vapor Deposition）を用いて約３００Å〜約４０００Åの範囲の膜厚に堆積されたポリシリコンを有する。これに変えて、ゲルマニウム、あるいはシリコン及びゲルマニウムの化合物のような他の様々な金属からなる半導体材料がゲート材料に用いられてもよい。
【００２０】
これに続いて、シリコン層４１０がパターニングされるとともに、エッチングされ、半導体デバイス１００の制御ゲートを形成する。図５は本発明の半導体デバイス１００の上面図を示しており、制御ゲート電極が形成された状態を示している。図５に示す通り、シリコン層４１０は、パターニングされるとともに、エッチングされており、フィン２１０の両側に配置される制御ゲート電極５１０及び５２０を形成する。図５には示さないが、ＯＮＯ層３１０〜３３０は制御ゲート電極５１０及び５２０とフィン２１０との間に配置される。
【００２１】
その後、ソース／ドレイン領域２２０及び２３０に注入を行う。例えば、ｎ型あるいはｐ型不純物がソース／ドレイン領域２２０及び２３０に注入される。例えば、燐のようなｎ型注入物が、約０．５ＫｅＶ〜約１００ＫｅＶの注入エネルギーで約１×１０１４atom／cm2〜５×１０１５atom／cm2の範囲の注入量で注入すればよい。これに変えて、同様の注入量及び注入エネルギーで、ボロンのようなｐ型注入物を注入してもよい。ある特定の注入量及びエネルギーが、ある特定の完成品デバイスの要求に基づいて選択すればよい。当業者であれば、回路の要求に基づき、ソース／ドレイン注入プロセスを最適化することができるであろう。これに変えて、ソース／ドレイン領域２２０及び２３０は、ＯＮＯ層３１０〜３３０を形成する前のように、半導体デバイス１００形成における比較的早い工程で注入してもよい。これに加えて、ある特定の回路の要求に基づいてソース／ドレイン接合の位置を制御するように、ソース／ドレインイオン注入を行う前に、側壁スペーサを形成してもよい。この処理に続いて、ソース／ドレイン領域２２０及び２３０を活性化するために、アニーリングを行ってもよい。
【００２２】
図５に示される完成した半導体デバイス１００は、シリコン−酸化物−窒化物ー酸化物ーシリコン（ＳＯＮＯＳ）構造を有する。すなわち、半導体デバイス１００は、ＯＮＯ誘電層３１０〜３３０を備えたシリコンフィン２１０とその上に形成されたシリコン制御ゲート５１０及び５２０を備える。フィン２１０は、メモリデバイスの基板電極として機能し、ＯＮＯ層３１０〜３３０は、電荷格納構造として機能する。
【００２３】
半導体デバイス１００は、ＥＥＰＲＯＭのような不揮発性メモリデバイスとして動作可能である。書き込み状態にする(Programming)ためには、例えば約３〜約２０ボルトのバイアスを制御ゲート５１０または制御ゲート５２０に印加すればよい。例えば、バイアスが制御ゲート５１０に印加されると、電子は、フィン基板２１０からＯＮＯ層３１０〜３３０（すなわち電荷格納電極）にトンネル効果により通過する。制御ゲート５２０にバイアスを印加しても同様の事象が生じる。例えば約−３〜約−２０ボルトのバイアスを制御ゲート５１０及び５２０に印加すれば、消去動作を実現できる。
【００２４】
それゆえ、本発明では、不揮発性メモリデバイスは、フィンＦＥＴ構造を用いて形成される。優位な点として、半導体デバイス１００は、制御ゲート５１０及び５２０がフィン２１０の両側に形成された二重ゲート構造を有する。制御ゲート５１０及び５２０は、それぞれ、メモリデバイスをプログラムするように用いられる。これに加え、フィンＦＥＴ構造は、従来のメモリデバイスと比べて、完成されたメモリデバイス１００の回路密度を増大させることを可能にする。本発明は、従来の半導体製造処理にも容易に統合することができる。
【００２５】
図５に示す半導体デバイス構造は、ＳＯＮＯＳ型の不揮発性メモリアレイを構成する。例えば、図５に示す半導体デバイス１００は、単一ビットの情報を記録するのに使用されるメモリセルを備える。例示的な一実施例によれば、図５に示されるメモリセルと同様の複数のメモリセルがメモリアレイを構成するように用いてもよい。例えば、例えば、図６は本発明の一実施形態に従って形成された例示的なメモリアレイ６００を表す。図６に示すように、メモリアレイ６００は、所定の間隙で離間した複数のシリコンフィン６１０を備える。シリコンフィン６１０は、フィン２１０に関して上述したような同様の方法で形成される。フィン６１０の各々は、ビットラインを表し、フィン６１０は、５００Åほどの横方向の所定の間隔だけ離間している。
【００２６】
これに続いて、図３に示すＯＮＯ層３１０〜３３０について上述したのと同様の方法でＯＮＯ膜６２０がフィン６１０を覆うように形成される。図６に示されるように、ＯＮＯ膜６２０は、フィン６１０の所定の部分を覆うように形成される。その後、シリコン層は、シリコン層４１０（図４）と同様に堆積され、パターニングされ、さらに、エッチングされ、図６に示すように、ＯＮＯ層６２０を覆うように制御ゲート６３０が形成される。図６に示すように、制御ゲート６３０は、各ＯＮＯ層６２０を覆うように形成され、各制御ゲート６３０は、メモリアレイ６００のワードラインとなる。
【００２７】
これに続いて、ビットラインデコーダ６４０及びワードラインデコーダ６５０は、それぞれ、ビットライン６１０及びワードライン６３０に接続される。そして、ビットラインデコーダ６４０とワードラインデコーダ６５０は、書き込みを行うことと、メモリアレイ６００の各固有のセルに記録されたデータを読み出すこととを容易にするように用いられる。この方法では、高密度の不揮発性メモリアレイがフィンＦＥＴ構造を用いて構成される。
【００２８】
「他の実施形態」
本発明の他の実施形態によれば、図７Ａに示すように、多数のフィンを備えたメモリデバイスが形成される。図７Ａには、半導体デバイス７００は、基板（図示しない）上に形成された埋め込み酸化層７１０と、この埋め込み酸化層７１０上に形成されたシリコンフィン７３０とを備えるシリコン・オン・インシュレータ（ＳＯＩ：Silicon-On-Insulator）構造を備えることが示されている。シリコンフィン７３０は、図１及び図２Ａに関して上述したフィン２１０と同様な方法で、シリコン層を選択的にエッチングすることによって形成される。
【００２９】
図７Ｂに示すように、フッ化酸化物のような低誘電率（low-K）材料７４０が次に複数のシリコンフィン７３０間の空隙を充填するように堆積される。これに変えて、他の低誘電率材料を用いてもよい。図７Ｂに示すように、低誘電率材料７３０は、フィン７３０の上面において平坦化される。優位な点としては、低誘電率材料７３０によって容量結合が削減され、複数のフィン７３０が相互に効率的に絶縁される。
【００３０】
さらに他の実施形態では、小さなピッチで排泄された複数のフィンを有するフィンＦＥＴメモリデバイスがシリコン・オン・インシュレータ（ＳＯＩ：Silicon-On-Insulator）構造から形成される。例えば、図８に示すように、半導体デバイス８００は、基板（図示しない）上に形成された酸化物８１０を含み、その上にはシリコン層８２０が形成されている。図８Ａに示すように、シリコン窒化物又はシリコン酸化物は、堆積されるとともに、パターニングされ、ハードマスク８３０が形成される。次に、ＳｉＮ、ＳｉＯのようなスペーサ材料又は複数の他の材料が堆積されて、エッチングされ、図８Ｂに示すようにハードマスク８３０の側面にスペーサ８４０が形成される。その後、シリコン層８２０は、構造体８３０及び８４０をマスクとして用いてエッチングされ、図８Ｃに示すようにシリコンフィン８５０が形成される。シリコンフィン８５０は、メモリアレイのビットラインとして用いられる。ここで優位な点としては、シリコンフィン８５０は、複数のフィン８５０の間に小さな間隔をもって形成されることである。スペーサ８４０及びハードマスク８３０は、その後除去される。
【００３１】
さらに他の実施形態にでは、メモリデバイスのＴ型ゲートを形成するために、ポリシリコンフィンをトリミングしてもよい。例えば、図９Ａに示すように、半導体デバイス９００は、基板（図示しない）上に形成された埋め込み酸化層９１０を備え、その上にはシリコンフィン９２０が形成されている。図９Ａに示すように、誘電層キャップ９３０は、シリコンフィン９２０上に形成される。その後、図９Ｂに示すように、ポリシリコンフィン９２０は、Ｔ型形状を形成するように整形される(trimmed)。この後、フィン９２０は、メモリデバイスの浮遊ゲート電極として用いられる。例えば、誘電層９４０は、フィン９２０の側表面に形成され、さらに、図９Ｃに示すように、ポリシリコン構造９５０が行われる。誘電層９４０は、埋め込みゲート誘電体として機能し、ポリシリコン構造９５０は、半導体デバイス９００の制御ゲートとして機能する。
【００３２】
さらに他の実施形態では、フィンＦＥＴメモリデバイスは、図１〜図５に示す方法と同様な方法によって形成される。例えば、半導体デバイス１０００は、フィン１０３０上に形成された制御ゲート１０１０及び１０２０を備え、このフィン１０３０は、その終端に隣接して形成されたソース／ドレイン領域１０４０及び１０５０を備える。図３に示すＯＮＯ膜３１０〜３３０の形成方法と同様の方法により、ＯＮＯ誘電層（図示しない）がフィン１０３０上に形成される。ＯＮＯ誘電層における酸化膜を形成している間は、窒素雰囲気(nitrogen ambient environment)が使用される。例えば、Ｎ２Ｏ又はＮＯを含有する雰囲気下でフィン１０３０上に酸化膜が熱的に成長される。この酸化膜は、ＯＮＯ埋め込み誘電層のうちの比較的下部の層を形成する。ＯＮＯ誘電層の上部酸化膜も窒素含有雰囲気下で形成される。また、ソース／ドレイン領域１０４０及び１０５０も窒素含有雰囲気下でアニーリングされる。窒素含有雰囲気下でこれらの処理を実行することの優位な点は、移動度を改善することである。
【００３３】
さらに他の実施形態では、図１１Ａに示すように、半導体デバイス１１００は、基板（図示しない）上に形成された埋め込み酸化層１１１０を備え、この上には、シリコンフィン１１２０が形成されている。図１１Ａに示すように、誘電層１１３０は、シリコンフィン１１２０に隣接して形成されており、マスク１１４０は、誘電層１１３０の部分の上に形成される。マスク１１４０は、半導体デバイス１１００の非接触領域を覆う。次に、マスク１１４０によって覆われていない誘電層部分１１３０は、図１１Ｂに示すように、フィン１１２０に隣接して接触領域１１５０を形成するようにエッチングされる。この後、マスク１１４０は、除去され、コンタクト領域１１５０は、フィン１１２０に密着するように導電材料で充填される。このような方法により、マスクは、半導体デバイス１１００のコンタクト領域を規定するように使用される。
【００３４】
以上の説明において、本発明の完全な理解を提供する目的で、特定の材料、構造、化学物質、プロセス等のような多くの詳細事項を記載した。しかし、本発明は、本文に記載された特定的な詳細に頼ることなく実施可能である。その他の事例における公知の処理構造は、本発明の趣旨を無用に曖昧にしないよう、その詳細は省略している。
【００３５】
本発明による半導体デバイスを製造する際に利用される誘電層及び導電層は、従来の堆積技術によって堆積可能である。例えば、低圧化学気相成長（ＬＰＣＶＤ；Low Pressure Chemical Vapor Deposition）及びエンハンスド化学気相成長（ＥＣＶＤ；Enhanced  Chemical Vapor Deposition）を備える化学気相成長（ＣＶＤ；Chemical Vapor Deposition）のような様々な形式の金属被覆技術を適用することができる。
【００３６】
本発明は、フィンＦＥＴ半導体デバイス、特に１００ｎｍあるいはそれ以下の特徴設計的特徴を備えるフィンＦＥＴデバイスの製造に適用することができる。本発明は、半導体デバイスの様々な形式の全ての形式のものに対して適用可能であり、それゆえ、本発明の趣旨を曖昧にすることを避けるために詳細を記載していない。本発明を実施する際、従来のフォトリソグラフィック及びエッチング技術が利用される。それゆえ、そのような技術の詳細について本文に記載していない。加えて、図５に表す半導体デバイスの一連のプロセスが記載された一方で、本発明に従った他の実施例における様々なプロセスステップの順序を変更可能であることが理解されよう。
【００３７】
本開示において本発明の好適な実施形態のみ及び多機能性の複数の例が示され、記載されている。本発明が様々な他の組み合わせ及び環境において利用可能であり、本文に表された進歩的な概念の趣旨の範囲内で変更が可能であることが理解されよう。
【００３８】
加えて、本発明の明細書に記載された構成要素、機能あるいは指示(instruction)が、明白に説明されていない限り本発明にとって重大で必須であるものと解されてはならない。また、冠詞“ａ”は、１つあるいはそれ以上の項目を含むことを意図したものである。１項目のみを意図する箇所では、用語“one：１つの”あるいは同様の言葉が使用される。添付の図面を参照しながら説明する。同符号は、本文中同要素を表す。
【図面の簡単な説明】
【００３９】
【図１】本発明の形態によるフィンを形成するように使用される実施例の層を表す断面図。
【図２Ａ】本発明の例示的な形態によるフィンの形成を表す断面図。
【図２Ｂ】本発明の例示的な形態によるフィンに隣接して形成されたソース領域及びドレイン領域に沿った図２Ａのフィンを表す上面図。
【図３】本発明の例示的な形態による図２Ａに示されたフィン上の誘電層の形成を表す断面図。
【図４】本発明の例示的な形態による図３に示されたデバイス上の制御ゲート材料の形成を表す断面図。
【図５】本発明の例示的な形態によって形成された例示的な不揮発性メモリデバイスを表す上面図。
【図６】本発明の例示的な形態によって形成された例示的な不揮発性メモリアレイを表す透視図。
【図７Ａ】本発明の形態による複数のフィンを備える半導体デバイスの形成を表す断面図。
【図７Ｂ】本発明の形態による複数のフィンを備える半導体デバイスの形成を表す断面図。
【図８Ａ】本発明の他の形態による小さなピッチを有する複数のフィンを備える半導体デバイスの形成を表す断面図。
【図８Ｂ】本発明の他の形態による小さなピッチを有する複数のフィンを備える半導体デバイスの形成を表す断面図。
【図８Ｃ】本発明の他の形態による小さなピッチを有する複数のフィンを備える半導体デバイスの形成を表す断面図。
【図９Ａ】本発明の他の形態によるＴ型形状のゲートを備える半導体デバイスの形成を表す断面図。
【図９Ｂ】本発明の他の形態によるＴ型形状のゲートを備える半導体デバイスの形成を表す断面図。
【図９Ｃ】本発明の他の形態によるＴ型形状のゲートを備えた半導体デバイスの形成を表す断面図。
【図１０】本発明の他の形態による窒素含有周囲を用いた半導体デバイスの形成を表す断面図。
【図１１Ａ】本発明の他の形態によるコンタクト領域の形成を表す断面図。
【図１１Ｂ】本発明の他の形態によるコンタクト領域の形成を表す断面図。
【図１】
2007500953.tif 000003
【図２Ａ】
2007500953.tif 000004
【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
2007500953.tif 000009
【図７Ａ】
2007500953.tif 000010
【図７Ｂ】
2007500953.tif 000011
【図８Ａ】
2007500953.tif 000012
【図８Ｂ】
2007500953.tif 000013
【図８Ｃ】
2007500953.tif 000014
【図９Ａ】
2007500953.tif 000015
【図９Ｂ】
2007500953.tif 000016
【図９Ｃ】
2007500953.tif 000017
【図１０】
2007500953.tif 000018
【図１１Ａ】
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【図１１Ｂ】
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【手続補正書】
【提出日】平成17年3月21日(2005.3.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板（１１０）、
前記基板（１１０）の上に形成された絶縁層（１２０）、
前記絶縁層（１３０）の上に形成されたフィン構造（２１０）、
前記フィン構造（２１０）の上に形成されるた第１酸化層（３１０）、
前記第１酸化層（３１０）の上に形成され、前記絶縁層には接触していない窒化層（３２０）、
電荷格納誘電層として機能する前記窒化層（３２０）の上に形成される第２酸化層（３３０）、及び、
前記複数の誘電層（３１０〜３３０）の上に形成された制御ゲート（５１０）、
を備える
メモリデバイス。
【請求項２】
前記絶縁層（１２０）の上に形成され、前記フィン構造（２１０）の第１端部に隣接して配置されるソース領域（２２０）、及び、
前記絶縁層（１２０）の上に形成され、前記フィン構造（２１０）の第２端部に隣接して配置されるドレイン領域（２３０）を更さらに含む備える
請求項１記載のメモリデバイス（１００）。
【請求項３】
前記第１酸化層（３１０）は、約１１０Å〜約１５０Åの範囲の膜厚を有し、前記窒化層（３２０）は、約１０Å〜約１８０Åの範囲の膜厚を有し、及び、前記第２酸化層（３３０）は、約１５Å〜約２００Åの範囲の膜厚を有する、
請求項２記載のメモリデバイス（１００）。
【請求項４】
前記第１酸化層、前記窒化層、及び第２酸化層第１酸化層、前記窒化層及び前記第２酸化層は、全体で約４０Å〜約５３０Åの範囲の膜厚を有する、
請求項１記載のメモリデバイス（１００）。
【請求項５】
前記制御ゲート（５１０）は、ポリシリコンを含み、約３００Å〜約４０００Åの範囲の膜厚を有する、
請求項１記載のメモリデバイス（１００）。
【請求項６】
前記絶縁層（１２０）は、埋め込み層を含み、前記フィン構造（２１０）は、シリコンとゲルマニウムのうちの少なくとも一つを含み、前記フィン構造（２１０）は、約１００Å〜約３０００Åの範囲の幅を有する、
請求項１記載のメモリデバイス（１００）。
【請求項７】
不揮発性メモリデバイス（１００）を製造する方法であって、
絶縁層（１２０）の上に前記不揮発メモリデバイス（１００）の基板及びビットラインとして機能する、フィン（２１０）を形成する工程、
前記フィン（２１０）の上に複数の誘電層（３１０〜−３３０）を形成する工程であってし、前記複数の誘電層は、前記フィン（２１０）上に配置され、電荷ストレージ誘電体として機能し、これら複数の誘電層のうちの最初に形成する層は、前記絶縁層（１２０）に接触せず、電荷格納層として機能する窒化層（３２０）を有する
ソース領域及びドレイン領域（２２０／２３０）を形成する工程、
前記複数の誘電層（３１０−３３０）の上にゲート材料（４１０）を堆積する工程、及び、
制御ゲート（５１０／５２０）を形成するために、前記ゲート材料（４１０）をパターニングして、エッチングする工程、
を備える方法。
【請求項８】
前記複数の誘電層（３１０〜３３０）を形成する工程は、
前記フィン（２１０）の上に第１酸化層（３１０）を形成する工程、
前記第１酸化層（３１０）の上に窒化層（３２０）を堆積する工程、及び、
前記窒化層（３２０）の上に第２酸化層（３３０）を形成する工程、
を有する請求項７記載の方法。
【請求項９】
前記第１酸化層（３１０）は、約１５Å〜約１５０Åの範囲の膜厚を有し、前記窒化層（３２０）は、約１０Å〜約１８０Åの範囲の膜厚を有し、前記第２酸化層（３３０）は、約１５Å〜約２００Åの範囲の膜厚を有する、
請求項８記載の方法。
【請求項１０】
基板、及び、前記基板上に形成された絶縁層を備える不揮発性メモリアレイ（６００）であって、前記不揮発性メモリアレイ（６００）は、
前記絶縁層上に形成され、前記不揮発メモリアレイ（６００）のビットラインとして機能する複数の導電フィン（６１０）、
第１酸化層、不揮発性メモリアレイの電荷格納素子として機能し、前記絶縁層の上に形成される窒化層、及び、前記窒化層の上に形成される第２酸化層を有し、前記複数のフィン（６１０）の上に形成された複数の誘電層（６２０）、と及び、
前記複数の誘電層（６２０）の上に形成され、不揮発性メモリアレイ（６００）のワードラインとして機能する複数のゲート（６３０）、
によって特徴付けられる不揮発性メモリアレイ。
【請求項１１】
前記複数の導電フィン（６１０）の各々は、隣接するフィンから横方向に約５００Å離間する請求項１０記載の不揮発性メモリアレイ（６００）。
【国際調査報告】
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2007500953.tif 000022