(57)【要約】【課題】ソース／ドレイン拡張とフロントゲート（front gate）に自己整合させたバックゲートを含む、ＦＤ型ＳＯＩ−ＣＭＯＳデバイスの製造方法に関する。【解決手段】ＳＯＩ−ＣＭＯＳ技術は、ポリシリコン、即ちポリＳｉバックゲートは、フロントゲート・デバイスの閾値電圧を制御するために使用され、ｎＭＯＳ及びｐＭＯＳバックゲートは、互いに独立に、及びフロントゲートと独立に、スイッチされる。特に、バックゲートが、デバイスのフロントゲート及びソース／ドレイン拡張に自己整合されたバックゲートＦＤ型ＣＭＯＳデバイスの製造方法を提供する。バックゲートＦＤ型ＣＭＯＳデバイスは、ＳＩＭＯＸ又は結合ＳＯＩ−ウエハ、ウエハボンディングと薄膜化、ポリＳｉエッチング、ＬＰ−ＣＶＤ、機械化学研磨（ＣＭＰ）を用いて製造される。【選択図】図１７
2007534142.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法であって、
キャリア・ウエハと、前記キャリア・ウエハの上に位置づけられた酸化物層と、前記酸化物上に配置されたポリＳｉバックゲートと、前記ポリＳｉバックゲート上位に配置されたバックゲート誘電体と、そのバックゲート誘電体上に配置されたＳｉ含有層とを含む、構造を与えるステップと、
チャネル領域を前記Ｓｉ含有層の部分に形成するステップと、
前記チャネル領域上にフロントゲート誘電体、フロント・ポリＳｉゲート、及び犠牲スペーサを含むフロントゲート領域を形成するステップと、
前記構造中にアンダーカットされた浅いトレンチ分離領域を形成するステップと、
前記犠牲スペーサを取除き、ソース／ドレイン拡張を前記チャネル領域に形成するステップと、
ゲート・スペーサを前記チャネル領域の上面上に、ソース／ドレイン拡張を前記チャネル領域内に形成するステップとを備え、
前記ポリＳｉバックゲートは、前記ポリＳｉゲート及び前記ソース／ドレイン拡張に自己整合することを特徴とする半導体デバイスの製造方法である。
【請求項２】
前記ポリＳｉバックゲートは、ドーパントを前記バックゲート誘電体上に形成されたポリＳｉ層に注入し、前記注入ドーパントをアニールすることにより、形成されることを特徴とする請求項１記載の方法。
【請求項３】
前記バックゲート誘電体は、熱成長プロセスまたは付着プロセスにより、初期のＳＯＩ基板のＳｉ含有層上に形成されることを特徴とする請求項１記載の方法。
【請求項４】
前記構造は、更に深いトレンチ分離領域を含み、前記トレンチ分離領域の各々は、前記Ｓｉ含有層の上部表面と同一平面の上部表面を有することを特徴とする請求項１記載の方法。
【請求項５】
前記構造の前記Ｓｉ含有層は、平坦化プロセスによって薄くされることを特徴とする請求項１記載の方法。
【請求項６】
前記構造は、前記キャリア・ウエハを位置決めして前記酸化物層に接触させ、結合するステップを実行することにより、形成されることを特徴とする請求項１記載の方法。
【請求項７】
前記結合するステップは、１．５〜２．５時間の間、９００℃から１１００℃の温度で加熱するステップを含むことを特徴とする請求項６記載の方法。
【請求項８】
前記結合ステップは、不活性環境において１８〜２７℃の温度において実行されることを特徴とする請求項６に記載の方法。
【請求項９】
前記チャネル領域はイオン注入とアニーリングにより形成されることを特徴とする請求項１に記載の方法。
【請求項１０】
前記イオン注入の前に、犠牲酸化物層が前記Ｓｉ含有層上に形成され、
前記犠牲スペーサは５０〜１００ｎｍの幅を有し、前記アンダーカットされた浅いトレンチ分離領域は、化学エッチング、等方性反応性イオンエッチング、酸化、第２の等方性エッチングのステップにより形成され、前記犠牲スペーサは、化学エッチァントを利用して取除かれ、前記ゲート・スペーサは、付着及びエッチングにより形成され、前記ソース／ドレイン領域が、注入マスク（implant mask.）としてゲート・スペーサを使用してイオン注入及びアニールにより形成され、前記ソース／ドレイン領域が、エピＳｉ又はＳｉ層の付着、イオン注入、及びアニールにより形成され、
更に、前記ソース／ドレイン領域上にシリサイド領域を与えるステップと、
前記構造の上に導電するように充填されたコンタクト・ホールを有する絶縁層を形成するステップとを含むことを特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造に関する。特に、ソース／ドレイン拡張（source/drain extensions）とフロントゲート（front gate）に自己整合させた（self-aligned）バックゲート（back-gate）を含む、完全に空乏化（depleted）された相補性金属酸化物半導体（ＣＭＯＳ）デバイスの製造方法に関するものである。
【背景技術】
【０００２】
パフォーマンス・ロスを被らない低電力ＳＯＩ（Silicon-On-Insulator）−ＣＭＯＳ設計のための供給電力（supply）及び閾値電圧の同時の削減は、最終的には、静的な電力消費（powerdissipation）が全電力方程式（total  power equation）の実質部分になるにつれて利益（returns）を縮小する限界に到達する。回路／システムのアクティブ(active)の間ハイパフォーマンスと、アイドル期間の低電力との反対の要求を満たすために、動的な閾値電圧制御の仕組が必要である。
【０００３】
ＳＯＩ金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）のとって２つの動作が存在する。１）完全空乏型（ＦＤ型：Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ）、２）部分空乏型（ＰＤ型：Partially−Depletedのチャネル領域（即ちボディー）である。
従来の強力に完全空乏化（ｆｕｌｌｙ  ｄｅｐｌｅｔｅｄ）されたＳＯＩデバイスにおいては、シリコン膜の厚さは、通常バルクデバイスの空乏の幅の半分以下である。フロントとバックの界面（Ｉｎｔｅｒｆａｃｅ）における表面電位（surface  ｐｏｔｅｎｔｉａｌ）は、それぞれ、互いに強力に結合し、フロントゲート誘電体と埋め込み酸化物を介して、容量的にフロントゲートと表面は結合する。
それ故、シリコン膜を通じて（throughout）の電位（ポテンシャル）及びその結果の電荷は、フロントゲートと基板の両方に関するバイアス条件によって決定される。
基板をバックゲートで取替えることによって、デバイスはディアル・ゲート（dual-gated）デバイスになる。
【０００４】
ＦＤ型（fully depleted）設計は、ＳＯＩにとって特異である。なぜなら、フロントゲート及びバックゲートが、シリコン膜中の電荷の制御を有するからである。
強く部分空乏化された（Partially−Depleted）デバイスでは、バックゲートまたは基板は、フロント表面（前方表面）電位（frontsurface potential）に何の影響もない。中間の形態において、そのデバイスは、普通は部分的空乏（partially depleted）であり、バイアスの印可により完全空乏型（ＦＤ型）になり、その結果、依然として、フロントとバック表面の電位の結合が起きる。
【０００５】
低パワーのバックゲート（back-gated）ＳＯＩ−ＣＭＯＳ動作に対して、バックゲート電圧は最小化されなければならない。このことは、５０ｎｍ程度（sub-50nm）のデバイスに対して、約３から６ｎｍの厚さを有するバックゲート誘電体の利用が必要である。バックゲート構造をフロントゲート及びソース／ドレイン拡張に自己整合させ、よってこの容量を最小にして、次に（inturn）デバイスと回路性能を強化する場合以外は、不幸にも、薄いバックゲート誘電体は、ソース／ドレインの容量に対してゲートにおいて増加をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
現在のところ、デバイス・フロントゲート及びソース／ドレイン拡張にバックゲートが自己整合されるバックゲートＦＤ型ＣＭＯＳを製造できる適切な手段が与えられていない。上述した技術の観点から、バックゲート、フロントゲート、ソース／ドレイン領域の間を自己整合させたＳＯＩ  ＭＯＳＦＥＴデバイスを提供する継続的な必要性が存在する。
【課題を解決するための手段】
【０００７】
従って、本発明は、次のステップを含む半導体デバイスの製造方法を提供する。
キャリア・ウエハと、そのキャリア・ウエハの上に位置づけられた酸化物層と、その酸化物上に配置されたポリＳｉバックゲートと、そのポリＳｉバックゲート上に配置されたバックゲート誘電体と、そのバックゲート誘電体上に配置されたＳｉ含有層とを含む、構造を与えるステップと、チャネル領域を前記Ｓｉ含有層の部分に形成するステップと、前記チャネル領域上にフロントゲート誘電体と，フロントのポリＳｉと，犠牲スペーサ（sacrificial spacers）とを含むフロントゲート領域を形成するステップと、前記構造中にアンダーカットされた浅いトレンチ分離領域（undercuttingshallow trench isolation regions）を形成するステップと、前記犠牲スペーサを取除き、ソース／ドレイン拡張を前記チャネル領域に形成するステップと、ゲート・スペーサを前記チャネル領域の上面上に、ソース／ドレイン領域を前記チャネル領域に形成するステップとを備え、前記ポリＳｉバックゲートは、前記ポリＳｉゲート及び前記ソース／ドレイン拡張に自己整合することを特徴とする、半導体デバイスの製造方法である。
【０００８】
好ましくは、前記ポリＳｉバックゲートは、熱成長プロセスまたは付着プロセスにより、前記バックゲート誘電体上に形成されたポリＳｉ層にドーパントを注入し、前記注入ドーパントをアニールすることにより、形成される。
【０００９】
好ましくは、前記バックゲート誘電体は、初期のＳＯＩ基板のＳｉ含有層上に形成される。
【００１０】
好ましくは、前記構造は、更に深いトレンチ（Ｄｅｅｐ  Ｔｒｅｎｃｈ）分離領域を含む。その深いトレンチ分離領域の各々は、Ｓｉ含有層の上部表面と同一平面の上部表面（ｕｐｐｅｒ  ｓｕｒｆａｃｅ）を有する。
【００１１】
好ましくは、前記結合された構造の前記Ｓｉ含有層は、平坦化プロセスによって薄くされる。
【００１２】
好ましくは、前記結合された構造は、前記キャリア・ウエハを位置決めして前記酸化物層に接触させ、結合（ボンディング）するステップを実行することのより、形成される。
【００１３】
好ましくは、前記結合（ボンディング）するステップは、１．５〜２．５時間の間、約９００℃から１１００℃の温度で加熱するステップを含む。
【００１４】
好ましくは、前記結合ステップは、不活性環境において約１８〜２７℃の温度において実行される。
【００１５】
好ましくは、前記チャネル領域はイオン注入とアニーリングにより形成される。
【００１６】
好ましくは、前記イオン注入の前に、犠牲酸化物層はＳｉ含有層上に形成される。
【００１７】
好ましくは、前記犠牲スペーサは約５０〜１００ｎｍの幅を有する。
【００１８】
好ましくは、前記アンダーカットされた浅いトレンチ分離領域（undercutting shallow trench isolation regions）は化学エッチング、反応性イオンエッチング、酸化、第２の等方性エッチングのステップにより形成される。
【００１９】
好ましくは、前記犠牲スペーサは化学エッチァントを利用して取除かれる。即ち
前記ゲート・スペーサが付着（deposition）及びエッチングにより、形成される。
【００２０】
好ましくは、前記ソース／ドレイン領域が、注入マスク（implant mask.）としてゲート・スペーサを使用してイオン注入及びアニールにより形成される。
【００２１】
好ましくは前記ソース／ドレイン領域が、付着及びエピＳｉ又はＳｉ層の付着、イオン注入し、及びアニールにより、形成されるし
【００２２】
その方法は更に、隆起（レイズド：raised）ソース／ドレイン領域上にシリサイド領域を与えるステップを含む。
【００２３】
その方法は更に、構造の上に導電的に充填されたコンタクト・ホールを有する絶縁層を形成するステップを含む。
【００２４】
従って、本発明は、好ましくは、ＳＯＩ  ＣＭＯＳ技術を提供する。
それによって、ポリシリコン、即ちポリＳｉバックゲートは、フロントゲート・デバイスの閾値電圧を制御するために使用され、ｎＭＯＳ及びｐＭＯＳバックゲートは、互いに独立に、及びフロントゲートと独立に、スイッチされる。特に、本発明は、バックゲートが、デバイス・フロントゲート及びソース／ドレイン拡張に自己整合されたバックゲートＦＤ型ＣＭＯＳデバイスの製造方法を提供する。そのような構造は、デバイスと回路のパフォーマンスを強化しながら容量を最小にする。
【００２５】
本発明のバックゲートＦＤ型ＣＭＯＳデバイスは、ＳＩＭＯＸ(Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ)又は結合ＳＯＩ（ｂｏｎｄｅｄ ＳＯＩ）ウエハ、ウエハボンディングと薄膜化（thinning）、ポリＳｉエッチング、ＬＰ−ＣＶＤ（低圧ＣＶＤ）、機械化学研磨（ＣＭＰ）を用いて製造される。
【００２６】
詳細には、本発明の方法は、好ましくは次のステップを含む。キャリア・ウエハ、そのキャリア・ウエハ上に位置づけされた酸化物層と、前記酸化物層上に配置されたポリＳｉバックゲートと、そのポリＳｉバックゲート上に配置されたバックゲート誘電体と、そのバックゲート誘電体上に配置されたＳｉ含有層を与えるステップと、チャネル領域をそのＳｉ含有層に形成するステップと、フロントゲート誘電体と、フロント・ポリＳｉと、前記チャネル領域上の犠牲スペーサとを含むフロントゲート領域を形成するステップと、アンダーカッテされた浅いトレンチ分離領域を前記構造中に形成するステップと、前記犠牲スペーサを取り除き、ソース／ドレイン拡張を前記チャネル領域に形成するステップと、前記チャネル領域の上面と前記チャネル領域内のソース／ドレイン領域上にゲートスペーサを形成するステップと、前記ポリＳｉバックゲートは、前記フロントゲートとソース／ドレイン拡張とに自己整合されることを特徴とする、バックゲートＦＤ型ＣＭＯＳデバイスである。
【発明を実施するための最良の形態】
【００２７】
バックゲートがフロントゲートの閾値電圧を制御するバックゲートＦＤ型ＣＭＯＳデバイスの製造方法を提供する本発明は、添図面を参照しながらここで詳しく説明される。添付図面において、同一及び／または対応する要素が同一の参照番号により参照される。
【００２８】
図１は、本発明において用いることができる最初のＳＯＩ基板を示す。
語句「ＳＯＩ基板」及び「ＳＯＩウエハ」は、本発明において代替可能に使用できる。詳細には、図１の初期のＳＯＩ基板又はウエハは、電気的にＳｉ含有基板１０をＳｉ含有層１４から分離する埋め込み酸化物層１２を含む。Ｓｉ含有層１４は、能動デバイスまたは活性デバイス（active device）領域が内部に形成できるＳＯＩ層である。ここでの使用されるように、語句「Ｓｉ含有」は、少なくともシリコンを含む半導体材料を意味する。そのようなＳｉ含有半導体材料の例示的は、Si,SiGe, SiC, SiGeC, Si/Si, Si/SiC ， Si/SiGeCであるが、これらに限定されない。埋め込み酸化物領域１２は、図１に示しように連続的な埋め込み酸化物領域であってもよい。又は  図示されていないが非連続的な、パターン化された、埋め込み酸化物領域でもよい。非連続的な埋め込み酸化物領域は離散的な、かつ、分離された領域、即ちＳｉ含有層（例えば層１０と１４）により囲まれたアイランドである。
【００２９】
本発明のこの時点において、Ｓｉ含有層１４は軽くＮまたはＰ型のドーパントによりドーピングされる。語句「軽くドーピングされた（lightly doped）」は、ここでは約 1E14〜 5E15 atoms/cm3のドーパント濃度を意味するように使われる。
【００３０】
ＳＯＩ基板は、当業者に周知な従来のＳＩＭＯＸプロセスを利用して、形成されてもよい。代りとして、ＳＯＩ基板の材料は、例えば熱ボンディング（thermal bonding）とカッティングプロセスを含む他の従来のプロセスを使用して形成してもよい。 
【００３１】
上述の方法に追加して、本発明において使用する初期のＳＯＩ基板を、付着プロセス及び（パターン化された基板を製造するときに使用する）リソグラフィとエッチングにより、形成されてもよい。詳細には、初期の基板は、酸化膜をＳｉ含有基板の表面上に付着してもよい。オプションとして、従来のリソグラフィとエッチングを使用することにより、酸化膜をパターニングし、その後に例えば、化学気相成長（ＣＶＤ）、プラズマＣＶＤ（plasma-assisted CVD）、スパッタリング、蒸着（evaporation）、化学溶液付着（chemicalsolution deposition）、エピタキシャルＳｉ成長などを含む、従来の付着プロセスを使用して、酸化物層上にＳｉ含有層を形成してもよい。
【００３２】
初期のＳＯＩ基板の各々の厚さは、同じもの（ＳＯＩ）を作る時に用いられるプロセスに依存して変化してもよい。しかしながら、典型的には、Ｓｉ含有層１４は、約１００〜２００ｎｍの厚さを有する。埋込み酸化物層（buried oxide layer）１２の場合、その層は約１００〜４００ｎｍの厚さを有する。Ｓｉ含有基板層の厚さ、即ち層１０は、本発明にとって重要度が低い。上で与えられた厚さの範囲は、例示であり本発明の範囲を限定するものではない。
【００３３】
次に、バックゲート誘電体１６は、従来の熱成長（thermal growing）プロセスを用いて、Ｓｉ含有層１４の表面上に形成される。代わりとして、バックゲート１６は、従来の付着プロセスにより形成されてもよい。しかし、それに限定されず、ＣＶＤ、プラズマＣＶＤ、化学溶液付着（chemicalsolution deposition,）、スパッタリング、蒸着（evaporation.）でも可能である。バックゲート誘電体１６は、酸化物、及び、酸化物に優先して与えられる窒化物または酸窒化物（oxynitride）を含んでよい。バックゲート誘電体１６の厚さは、同様なものを製造する場合に使用される技法に依存して変化させてもよい。しかしながら、典型的には、バックゲート誘電体１６は、約１〜１０ｎｍの厚さを有する。図２に例えば、バックゲート誘電体１６を含む最終的な構造は示される。図２において、他の図面と同様に、初期のＳＯＩウエハのＳｉ含有基板１０は明確のために、省略されている。Ｓｉ含有基板１０は、図７における場合のように、Ｓｉ含有基板１０が取除かれるときは、例外である。しかしながら、Ｓｉ含有基板１０は、図２〜図６において存在すると意図されている。明確化のために、図２に描かれている層１４の厚さは、図１の層１４の元の厚さより厚く示されている。
【００３４】
本発明の次のステップによると、ポリＳｉ層１８は、低圧ＣＶＤ（ＬＰ−ＣＶＤ）を利用してバックゲート誘電層１６の上部露出表面上に形成される。語句「低圧」は、本願では、約５トル以下の圧力で実行されるＣＶＤプロセスを意味する。形成されたポリＳｉ層１８は、典型的にはポリＳｉ層１８は約１００〜２００ｎｍの厚さを有する。図３に、例えば、ポリＳｉ層１８を含む最終的な構造が示される。本発明のこの時点の幾つかの実施例において、オプションのパッド窒化物（図示せず）をポリＳｉ層１８上に形成してもよい。
【００３５】
図４は、深いトレンチ分離領域２０が図３に示された構造に形成された後の構造を示す。図示されているように、深いトレンチ分離領域２０は、ポリＳｉ層１８とバックゲート誘電体１６を介して形成れている。深いトレンチ分離領域の実際の数は、図面に示される数を超えてもよい。
【００３６】
深いトレンチ分離領域２０は、従来技術のリソグラフィ及びエッチングを用いることにより、形成される。トレンチに分離領域を形成する際に使用されるリソグラフィ・ステップは、フォトレジスト（図示せず）をポリＳｉ層１８（または、オプションのパッド窒化物）の露出表面に付着する（applying）ステップと、そのフォトレジストを輻射（radiation）パターンに露出（exposing）するステップと、従来のレジスト現像剤（resistdeveloper）を用いて前記パターンを前記露出されたフォトレジストに現像するステップとを含む。単一ステップまたは複数ステップにより実行されるエッチング・ステップは、従来のドライ・エッチング・プロセス（例えば、ＲＩＥエッチング、プラズマ・エッチング、イオン・ビーム・エッチング、化学湿式エッチング、これらの組合せなど）の使用を含む。エッチング・ステップは深いトレンチを構造に形成し、後でその構造は絶縁材料で充填される。深いトレンチ分離領域２０は、典型的には、約１４０ｎｍ以上のトレンチ深さを有する。
【００３７】
深いトレンチを形成された後に、構造は、オプショナルな酸化プロセスを受ける。そのプロセスは、Ｓｉ含有材料から構成され、露出したトレンチ側壁上に薄いライナー（liner： not separately labeled）を形成する。そのトレンチは（ライナーのあるなしに拘わらず）、ＣＶＤまたはプラズマＣＶＤなどの従来の付着プロセスを用いて、例えばＴＥＯＳ（tetraethylorthosilicate）などの誘電材料で充填される。その後、その構造は、化学機械研磨（ＣＭＰ）、即ち研磨（grind）され、オプションのパッド窒化物またはポリＳｉ層１８のどちらかの上面上において停止するプロセスなどの従来の平坦化プロセスを用いて平坦化される。オプションのち密化（densification）ステップをトレンチの充填後に行ってもよい。パッド窒化物が存在する実施例において、そのオプションのパッド窒化物は本発明のこの時点で取除かされる。
【００３８】
図４は、バックゲート２２の存在も示す。そのバックゲートは、２つの隣接した深いトレンチ分離領域の間に配置されたポリＳｉ層１８の一部分中に配置される。バックゲート２２は、イオン注入（ion implanting）とアニーリングにより形成される。ＮＭＯＳデバイスのためには、そのバックゲート２２は、Ｎまたは好ましくはＰ型ドーパントをポリＳｉ層にイオン注入することにより、形成される。ＰＭＯＳデバイスのためには、Ｐまたは好ましくはＮ型ドーパントがイオン注入をポリＳｉ層１８にされる。
【００３９】
イオン注入（図４の矢印２３により示される）は、この技術分野の当業者に周知な従来技術を用いて実行される。しかしながら、アニーリングは、ドーパント領域を拡散させ、活性化（activate）させる条件の下で実行される。特に、アニーリングはAr、N2 、またはHeなどのガス環境において約８００℃以上で約５秒以上の時間の間実行される。
【００４０】
図５は、深いトレンチ分離領域２０とポリＳｉ層１８（現在はバックゲート２２）を含む構造であって、酸化物層２４が図４に示された構造の上部表面の上に形成された後に形成された構造を示す。ハンドリング（即ちキャリア）ウエハ２６は、既に形成された酸化物層２４の上部表面に結合されたている。 
【００４１】
酸化物層２４は、従来の付着プロセス、例えばＣＶＤまたはプラズマＣＶＤにより形成されるＴＥＯＳ層である。酸化物層２４の厚さは、付着プロセスの条件及び長さ（length）に依存して、変化知させてもよい。しかしながら、典型的には、酸化物層２４は、約１５０〜２５０ｎｍの厚さを有する。
【００４２】
ハンドリング・ウエハ２６（第２のＳＯＩウエハとなりうる）は、Ｓｉ含有基板版１００、酸化物層１１０、Ｓｉ含有層１２０を含む。代わりとして、ハンドリング・ウエハ２６はバルク半導体基板またはウエハであってもよい。語句「Ｓｉ含有」は、既に示した意味と同じある。本発明の方法に従うと、ハンドリング・ウエハは位置決めされ、Ｓｉ含有層１２０は既に付着された酸化物層２４と面する。ハンドリング・ウエハ２６を位置決めされた後に、２つの構造が互いに接触されて、その後一体として結合される。
【００４３】
一つの実施例において、 本発明の結合ステップは、約９００〜１１００℃の温度で、約１．５〜２．５時間の時間の間で２つのウエハを加熱するステップを含む。本発明の好ましい実施において、それらウエハは、約１０５０℃で約２時間の間一緒に結合される。
【００４４】
本発明の別の実施例は、その結合するステップが、室温結合プロセスを用いて実行される。語句「室温結合プロセス（room temperature bonding process）」は、約１８〜２７℃（より好ましくは約２０〜２５℃）の温度で実行される、結合プロセスを意味する。室温結合プロセスは、典型的には、不活性環境（例えばHe,N2 またはArの環境）において実行され、外力を構造に加えて結合プロセスを助けることもできる。２つのウエハの結合に続き、図５に示される構造はトップとボトムを反転させると、例えば図６に示す構造が与えられる。
【００４５】
次に、初期のウエハのＳｉ含有基板１０及び埋め込み酸化物領域１２は、取除かれ、Ｓｉ含有層１４の表面上で停止する。その後、Ｓｉ含有層１４は平坦化され、深いトレンチ分離領域２０の表面上で停止する。これらステップが実行された後に形成された最終的な構造は、例えば、図７に示される。詳しくは、初期ウエハのＳｉ含有基板１０及び埋め込み酸化物層１２の除去は、当業者によく知られた従来のプロセスを用いて実行される。例えば、初期ウエハのＳｉ含有基板１０及び埋め込み酸化物層１２は、単一の研磨ステップ（例えば、ＣＭＰまたは研磨（grinding））を用いて取除かれてもよく、または代りとして、様々な層は、区別・分離除去処理ステップ（distinct andseparate removal processing steps）を用いて取除かれる。本明細書においては、その区別・分離除去工程（distinct andseparate removal processing）の使用は好ましい。なぜなら、その使用は、選択的に多くの事態（it provides for more）に備えを提供でき、その除去工程がＳｉ含有層１４上において停止することを保障できる。
【００４６】
本発明において、区別分離除去工程を使用する時に、初期ウエハのＳｉ含有基板１０は最初に除去され、酸化物と比較されるように、Ｓｉ含有材料に対して高い選択性を有するＣＭＰプロセスを用いて、埋め込み酸化物層１２の上で停止する。次に、酸化物のみが結合されたウエハの露出表面の上に残ることを確実にするために、選択的に酸化プロセスを実行させてもよい。Ｓｉ含有基板１０の除去と任意の選択的に実行される酸化ステップの後に、Ｓｉ含有材料と比較して、酸化物を除去するための高度な感応性を有する従来型の化学湿式エッチング・プロセスが、使用される。例えば、ＨＦエッチング・プロセスは、結合構造から埋め込み酸化物層１２を除去するために、使用できる。様々な除去プロセスが、初期のウエハのＳｉ含有層１４を露出することに注意する。その後Ｓｉ含有層１４は、平坦化プロセス（例えば、ＣＭＰ）の実行により薄くされる。その平坦化プロセスがされた後のＳｉ含有層１４の厚さは、約２５ｎｍ以下である。
【００４７】
図８は、犠牲酸化物層２８がＳｉ含有層１４及び深いトレンチ領域２０の露出表面の上に形成された後に形成された最終的な構造を示す。犠牲酸化物層２８は、熱酸化プロセスにより形成できる。または、代わりとして、犠牲酸化物層２８が、従来の付着プロセス（例えば、ＣＶＤまたはプラズマＣＶＤ）により形成できる。犠牲酸化物層２８の厚さは、本発明にとって重要ではない。しかし、典型的には、犠牲酸化物層２８は約３〜１０ｎｍの厚さを有する。
【００４８】
図８を参照すると）本発明の現時点において、イオン３０（ＮまたはＰ型のどちらか）がＳｉ含有層１４の部分に注入される。注入されるイオンのタイプは、形成されるデバイスのタイプに依存する。Ｂは、典型的にはＮ型のドーパントとして使用される。一方ＰまたはＡｓはＰ型のドーパントとして使用される。イオン３０が注入される領域は、ボディ即ちデバイス・チャネル３２となる。マスクされたイオン注入プロセス（標準のイオン注入条件を利用する）が、ボディ３２を形成する際に使用される。ボディ・インプランテーションに続いて、不活性環境において実行される従来のアニーリング・プロセスは、実行されてボディ３２内のドーパントを活性化する。ボディ３２内のドーパントを活性化する際に、様々なアニーリング温度と時間を使用できるが、約１０００℃の温度で５秒の間アニールするのが好ましい。 
【００４９】
図９は、下地のボディ３２、即ちＳｉ含有層１４とフロントゲート誘電体３４を露出するように、構造（図８）から犠牲酸化物層２８を取除いた後に形成される構造を示す。詳しくは、犠牲酸化物層２８は、酸化物を取除く時に高い選択性のある化学エッチァントが使用される場合の従来の湿式エッチング・プロセスを用いて、取除かれる。例えば、ＨＦを使用して構造から犠牲酸化物層を除去できる。
【００５０】
次に、ゲート誘電体３４は、ボディ３２を含む、少なくとも露出されたＳｉ含有表面上に形成される。ゲート誘電体３４は、従来の熱成長プロセスを用いて、ボディ３２及びＳｉ含有層１４の露出表面の上にも形成される。ゲート誘電体３４は、フロントゲート誘電体として機能する、約１〜５ｎｍの厚さを有する。ゲート誘電体３４は従来の酸化物（例えば、SiO2, Al2O3, Ta2O3,TiO2,ペロブスカイト（perovskite）型酸化物 ）から構成されてもよい。
【００５１】
図１０参照すると、ゲート誘電体３４の形成に続いて、ポリシリコンのゲート３６（フロント・サイドのゲート（front-side gate）として機能するものである）がゲート誘電体３４の上に形成される。ポリＳｉゲート３６（ドープされたポリシリコンから構成される）は、最初のポリシリコンを従来の付着プロセスを用いてゲート誘電体に上に付着しその後のリソグラフィにより形成され、エッチングが最後のゲート構造を形成する際に使用される。付着プロセスの間、ポリシリコンがそのままドープされるか、その代わりに、付着後にポリシリコン・ゲートは、従来のイオン注入とアニーリングによりドープできる。本発明のいくつかの実施例において、ソース／ドレイン領域が形成されるまで、ポリシリコン・ゲートドーピングを遅らせることができる。図１０に、窒化物または酸窒化物から構成されたハードマスク３８がポリシリコンゲート３６の上部表面の上に形成されている場合１つの実装例が示される。
【００５２】
その後、ポリシリコンゲート３６は、垂直側壁の回りの酸化物ライナー（liner）４０（ハードマスク３８が存在しない場合は水平表面上にも）を形成することを可能にするゲート再酸化プロセスを受ける。再酸化（re-oxidation）プロセスは、酸化反応環境（例えばＯ2または空気中）の例えば約８００℃以上の温度で約５分以下実行される。
【００５３】
次に、犠牲スペーサ４２は、従来の付着とエッチングを用いて、ポリＳｉゲート３６の側壁の各々の周りに形成される。犠牲スペーサ４２は、窒化物、酸窒化物またはそのコンビネーションを含む。例えば、犠牲スペーサ４２を含む最終的な構造は、図１１に示される。犠牲スペーサ４２は、底面のところで測定すると約５０〜１００ｎｍの幅の広いスペーサである。幅のあるスペーサは、本発明の次のステップにおいて過剰なアンダーカットを防ぐために要求される。犠牲スペーサ４２は、後で形成されるゲート・スペーサより厚い。
【００５４】
次に、図１１に示されるように、続く技法により浅いトレンチ４４が構造に形成される。図１２に、例えば浅いトレンチ４４を含む最終的な構造が示される。浅いトレンチ４４のエッジ４５の少なくとも一つが、既に形成されたポリＳｉゲート３６のエッジ３７の一つに整合することに、注意する。バックゲート２２も、ポリＳｉゲート３６のエッジ３７に整合する。詳しくは、図１２に示される構造は、最初に化学エッチング・ステップによって、犠牲スペーサ４２とポリＳｉゲート３６で保護せずしないゲート誘電体３４の部分を除去することにより、形成される。
化学エッチング・ステップは、化学エッチャント（例えば、選択的にゲート誘電体３４の露出部分を取除く希薄化されたフッ化水素酸）を利用する。このエッチング・ステップは下層のＳｉ含有層１４を露出させる。
【００５５】
その後、バックゲート誘電体１６の上で停止することが可能な化学エッチャントが使用される場合にＳｉ含有層１４の露出部分は、時間管理または調整された等方性反応性イオンエッチング（timed  isotropic  ＲＩＥ）ステップを受ける。次にボディ３２の露出した側壁部分は、急速な熱酸化プロセスを受ける。
典型的には、急速な熱酸化プロセスは、約５〜１０秒の時間の間クラス８００℃の温度で実行させる。急激な熱酸化プロセスは、薄い（約４ｎｍ以下のオーダ）の酸化膜４６を、ボディ３２の側壁上に形成する。その後、第２の時間調整等方性（timed isotropic）ＲＩＥまたは時間調整（timed ）ＫＯＨ湿式エッチングを実行して浅いトレンチ４４のアンダーカットと形成とを完了する。浅いトレンチ４４は、構造の上部表面かラッチ測ると、約５０ｎｍ以下の深さを有する。
【００５６】
浅いトレンチ４４の形成に続き、浅いトレンチ４４はトレンチ誘電体材料（例えばＴＥＯＳ）で満たされ、その後構造は平坦化され、リセス（recessed）される。例えば、これら処理ステップが実行された後に形成された最終的構造が図１３に示される。図１３において、参照番号４７は、本発明において形成される浅いトレンチ分離領域を示す。
【００５７】
その後、犠牲スペーサ４２（及びオプションのハードマスク３８（存在する場合））は、選択的に犠牲スペーサ４２（及びオプショナルのハードマスク３８）を除去する化学エッチァント（例えば熱いリン酸（hot phosphoric acid））を使用して、図１３に示される構造から除去される。犠牲スペーサ４２の除去に続いて、ソース／ドレイン拡張が、従来のイオン注入とアニーリングを利用して、ボディ３２内に形成される。オプションのハロ（ｈａｌｏ）注入領域（図示せず）が形成されてもよい。アニーリングが様々な条件を利用して実施してもよいが、ソース／ドレイン拡張のイオン注入を、Ａｒ中において約９００℃の温度で５秒間アニールするこが好ましい。図１４に、犠牲スペーサ４２の除去しソース／ドレイン拡張４８及びオプションのハロ形成の後の最終的な構造が示される。ソース／ドレイン拡張４８は、フロント及びバックの両方のゲートのエッジに自己整合される。
【００５８】
その後、窒化物、酸窒化物、またはその組合せにより構成されているスペーサ５０は、ポリシリコンゲート３６の垂直側壁の周りに形成される。スペーサ５０は、エッチングは後で行われる絶縁材料の付着のより形成される。図１５は、ポリシリコン・ゲート３６の垂直側壁の周りにスペーサ５０を有する最終構造を示す。
【００５９】
スペーサの形成後、各スペーサ５０に隣接するソース／ドレイン領域５２（図１６参照）が、従来のイオン・インプランテーションとアニーリング・プロセスを用いて、ボディ３２に形成される。ソース／ドレイン拡張４８は、ソース／ドレイン領域５２の部分を形成するから、ソース／ドレイン領域５２は、バックゲート２２及びフロントゲート（即ちポリＳｉゲート３６）に自己整合される。様々なアニーリング条件はまた使用できるが、約１０００℃の温度で約５秒の時間の間アニーリングするのが好ましい。
【００６０】
図１６に描かれているように、隆起（Raised）ソース／ドレイン５４が、従来の当業者に周知なプロセスを用いてソース／ドレイン領域５２の表面上に形成される。詳細には、ソース／ドレイン領域５２の露出表面は、ＨＦ浸漬または他の関連プロセスにより、最初に洗浄される。そのクリーン・ステップの後、エピ（ｅｐｉ）ポリシリコンまたはＳｉの層を露出ソース／ドレイン領域上に付着すること、イオン注入とアニーリングにより上述の付着されたエピＳｉまたはＳｉの層をドーピングすることにより、起ソース／ドレイン領域５４が形成される。エピＳｉまたはＳｉ５６が、ポリＳｉゲート３６の上に形成される。
【００６１】
次に図１７に示すように、図１６に示されるデバイスが外部デバイスまたは構造内に存在する他のデバイスに接触するように、従来技術のＢＥＯＬ処理ステップが実行できる。ＢＥＯＬ処理ステップには、次のステップが含まれる。従来のシリサイド化（salicidation）プロセスを使用して、隆起ソース／ドレイン領域５４の一部分とゲートの上の層５６とをシリサイド（silicide）領域５８に変更するステップと、絶縁材料６０（例えばＢＰＳＧ：borondoped phosphorus silicate glass）の層を付着し平坦化することにより、形成するステップと、コンタクト開口（contactopenings）を、リソグラフィとエッチングにより絶縁層６０に与えるステップと、そのコンタクト開口を導電材料６２で充填するステップとである。使用される導電材料は、Ｃｕ、Ａｌ，Ｗ、ポリシリコンに限定されず、他の導電材料を含む。バックゲートの表面に延びるコンタクト開口は、バックゲート接触（コンタクト）であることに気付く。ソース／ドレイン領域に延びるコンタクト領域は、Ｓ／Ｄコンタクトと呼ばれる。
【００６２】
図１５、１６、１７に示される構造において、ポリＳｉバックゲート２２はフロントゲート（即ちポリシリコン・ゲート３６）の閾値電圧を制御できる。なぜなら、フロントゲートとバックゲートとの境での表面電位は、強く互いに結合して、それぞれ、容量的にフロントゲートとバックゲートの誘電体に結合されるからである。
それ故、シリコン膜を介する電位とその結果である電荷は、フロントゲートとバックゲートの両方に関するバイアス条件により決定される。言換えれば、イオン注入されたバックゲートは、フロントゲート・デバイスの閾値電圧を制御する。 
【００６３】
本発明は、単一基板上に複数のＦＤ型ＣＭＯＳデバイスを形成するために、使用できる。ＦＤ型ＣＭＯＳデバイスの各々は、上述した特徴をするであろう。
【００６４】
本発明は、詳しく好ましい実施例について表され説明されたが、本発明の要旨を逸脱しない範囲で、周辺装置種々（形態の及び詳細）の変更可能であることはこの技術の当業者ならに理解できるであろう。
【図面の簡単な説明】
【００６５】
【図１】本発明において最初に用いる開始のＳＯＩを示す断面図である。
【図２】バックゲート誘電体がＳＯＩ基板の上部表面に形成された後の図１の構造を示す断面図である。
【図３】バックゲート誘電体上に形成されたポリＳｉ層を含む図２の構造を示す断面図である。
【図４】分離領域の形成、バックゲート・イオン注入し、及びアニールの後の構造の断面図である。
【図５】図４に示される構造に保持（即ちキャリア）ウエハを結合した断面図である。
【図６】上面を底面にフリップするステップ（a top to bottomflipping）を実行した後の図５の構造の断面図である。
【図７】研磨、酸化物、エッチングのステップの後に形成された構造の断面図である。
【図８】デバイスチャネル、即ボディ、イオン注入し、アニーリングの後に、形成された構造の断面図である。
【図９】フロントゲートの形成後の構造の断面図である。
【図１０】ポリＳｉゲート導電体の形成後の構造の断面図である。
【図１１】犠牲スペーサ形成後の断面図である。
【図１２】浅いトレンチ形成後の断面図である。
【図１３】トレンチ充填、平坦化、リセス化（recessing）の後の断面図である。
【図１４】犠牲スペーサの除去、ソース／ドレイン拡張とオプションのハロ（halo）のイオン注入、アニーリング後の断面図である。
【図１５】ポリＳｉゲートに隣接するゲートスペーサを形成した後の構造の断面図  である。
【図１６】ソース／ドレイン形成、及び隆起ソース／ドレインの形成後の構造の断面図である。
【図１７】シリサイド化、誘電体付着、及びコンタクト形成の実行の後の本発明の最終的な構造を示した断面図である。
【００６６】
１４，２４、１２０  Ｓｉ含有層
１２  イオン注入酸化物層
１０，１００  Ｓｉ含有基板
１６  バックゲート誘電体
２０  深いトレンチ分離領域
１８  ポリＳｉ層
２３，３０  イオン注入
２２  バックゲート
２６  キャリア・ウエハ
１１０  酸化物層
２８  犠牲酸化物層
３４  フロントゲート
３８  ハードマスク
３６  ポリシリコンゲート
４０  酸化物ライナー
４２  犠牲スペーサ
３２  ボディ
３７  エッジ
４４  浅いトレンチ
４８  ソース／ドレイン拡張
５０  スペーサ
５２  ソース／ドレイン領域
５４  隆起ソース／ドレイン領域
５８  シリサイド領域
６０  絶縁材料層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成17年6月2日(2005.6.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法であって、
キャリア・ウエハと、前記キャリア・ウエハの上に位置づけられた酸化物層と、前記酸化物上に配置されたポリＳｉバックゲートと、前記ポリＳｉバックゲート上位に配置されたバックゲート誘電体と、そのバックゲート誘電体上に配置されたＳｉ含有層とを含む構造を与えるステップと、
チャネル領域を前記Ｓｉ含有層の部分に形成するステップと、
フ前記チャネル領域上にフロントゲート誘電体と、フロント・ポリＳｉゲートと、犠牲スペーサとを含むフロントゲート領域を形成するステップと、
前期犠牲スペーサは、前記フロントゲート誘電体の部分をマスキングし、
前記Ｓｉ含有層の部分を露出するために前記犠牲スペーサによりマスクされていない前記フロントゲート誘電体の部分を化学エッチングにより取除くステップと、バックゲート誘電体上において停止する時間調整（?）された化学エッチングにより前記Ｓｉ含有層の露出部分をエッチングするステップと、前記Ｓｉ含有層の露出表面を酸化するステップと、前記バックゲート誘電体及び前記ポリＳｉバックゲートをエッチングして、前記アンダーカッティングされた浅いトレンチ分離領域を形成するステップとにより前記構造中にアンダーカットされた浅いトレンチ分離領域を形成するステップと、
前記犠牲スペーサを取除き、ソース／ドレイン拡張を前記チャネル領域に形成するステップと、
ゲート・スペーサを前記チャネル領域の上面上に、ソース／ドレイン拡張を前記チャネル領域に形成するステップとを備え、
前記ポリＳｉバックゲートは、前記ポリＳｉゲート及び前記ソース／ドレイン拡張に自己整合することを特徴とする、半導体デバイスの製造方法である。
【請求項２】
前記ポリＳｉバックゲートは、ドーパントを前記バックゲート誘電体上に形成されたポリＳｉ層に注入し、前記注入ドーパントをアニールすることにより、形成されることを特徴とする請求項１記載の方法。
【請求項３】
前記バックゲート誘電体は、熱成長プロセスまたは付着プロセスにより、初期のＳＯＩ基板のＳｉ含有層上に形成されることを特徴とする請求項１記載の方法。
【請求項４】
前記構造は、更に深いトレンチ分離領域を含み、前記トレンチ分離領域の各々は、前記Ｓｉ含有層の上部表面と同一平面の上部表面を有することを特徴とする請求項１記載の方法。
【請求項５】
前記構造の前記Ｓｉ含有層は、平坦化プロセスによって薄くされることを特徴とする請求項１記載の方法。
【請求項６】
前記構造は、前記キャリア・ウエハを位置決めして前記酸化物層に接触させ、結合するステップを実行することにより、形成されることを特徴とする請求項１記載の方法。
【請求項７】
前記結合するステップは、１．５〜２．５時間の間、９００℃から１１００℃の温度で加熱するステップを含むことを特徴とする請求項６記載の方法。
【請求項８】
前記結合ステップは、不活性環境において１８〜２７℃の温度において実行されることを特徴とする請求項６に記載の方法。
【請求項９】
前記チャネル領域はイオン注入とアニーリングにより形成されることを特徴とする請求項１に記載の方法。
【請求項１０】
前記イオン注入の前に、犠牲酸化物層が前記Ｓｉ含有層上に形成され、
前記犠牲スペーサは５０〜１００ｎｍの幅を有し、前記アンダーカットされた浅いトレンチ分離領域は、化学エッチング、等方性反応性イオンエッチング、酸化、第２の等方性エッチングのステップにより形成され、前記犠牲スペーサは、化学エッチァントを利用して取除かれ、前記ゲート・スペーサは、付着及びエッチングにより形成され、前記ソース／ドレイン領域が、注入マスク（implant mask.）としてゲート・スペーサを使用してイオン注入及びアニールにより形成され、前記ソース／ドレイン領域が、エピＳｉ又はＳｉ層の付着、イオン注入、及びアニールにより形成され、
更に、前記ソース／ドレイン領域上にシリサイド領域を与えるステップと、
前記構造の上に導電するように充填されたコンタクト・ホールを有する絶縁層を形成するステップとを含むことを特徴とする請求項９に記載の方法。
【国際調査報告】
2007534142.tif 000020
2007534142.tif 000021
2007534142.tif 000022