(57)【要約】  本発明は、受信器（特にクロック受信器回路デバイス（１））を有する半導体素子、および、受信器（特にクロック受信器回路デバイス（１））に関する。上記受信器回路デバイスは、半導体素子の第１端子（３ａ）に接続されるように構成された第１入力部（９ａ）と、半導体素子の第２端子（３ｂ）に接続されるように構成された第２入力部（８ａ）とを備えており、複数の、特に４つ以上のトランスファーゲート（４、５、６、７）を備えていることを特徴とする。
2007507936.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子の第１端子（３ａ）に接続されるように構成された第１入力部（９ａ）と、上記半導体素子の第２端子（３ｂ）に接続されるように構成された第２入力部（８ａ）とを備えた受信器、特に、クロック受信器回路デバイス（１）であって、
複数の、特に４つ以上のトランスファーゲート（４、５、６、７）を備えていることを特徴とするクロック受信器回路デバイス（１）。
【請求項２】
４つのトランスファーゲート（４、５、６、７）を備えた請求項１に記載のクロック受信器回路デバイス（１）。
【請求項３】
第１トランスファーゲート（５）において、
対応する第１トランスファーゲート制御入力部が、上記受信器回路デバイス（１）の第２入力部（８ａ）に接続され、
上記第１トランスファーゲート制御入力部の反対側に、対応する第２トランスファーゲート制御入力部が、上記受信器回路デバイス（１）の上記第１入力部（９ａ）に接続されている請求項１または２に記載の受信器回路デバイス（１）。
【請求項４】
上記第１トランスファーゲート（５）に接続された第２トランスファーゲート（４）において、
対応する第１トランスファーゲート制御入力部が、上記受信器回路デバイス（１）の上記第１入力部（９ａ）に接続され、
上記第１トランスファーゲート制御入力部の反対側に、対応する第２トランスファーゲート制御入力部が、上記受信器回路デバイス（１）の上記第２入力部（８ａ）に接続されている請求項３に記載の受信器回路デバイス（１）。
【請求項５】
第３トランスファーゲート（７）において、
対応する第１トランスファーゲート制御入力部が、上記受信器回路デバイス（１）の上記第１入力部（９ａ）に接続され、
上記第１トランスファーゲート制御入力部の反対側に、対応する第２トランスファーゲート制御入力部が、上記受信器回路デバイス（１）の上記第２入力部（８ａ）に接続されている請求項１ないし４のいずれかに記載の受信器回路デバイス（１）。
【請求項６】
上記第３トランスファーゲート（７）に接続された第４トランスファーゲート（６）において、
対応する第１トランスファーゲート制御入力部が、上記受信器回路デバイス（１）の上記第２入力部（８ａ）に接続され、
上記第１トランスファーゲート制御入力部の反対側に、対応する第２トランスファーゲート制御入力部が、上記受信器回路デバイス（１）の上記第１入力部（９ａ）に接続されている請求項５に記載の受信器回路デバイス（１）。
【請求項７】
差動クロック信号（ｃｌｋ、ｂｃｌｋ）が、上記第１および第２入力部（９ａ、８ａ）に存在している、請求項１ないし６のいずれかに記載の受信器回路デバイス（１）。
【請求項８】
上記第１および第２トランスファーゲート（４、５）間において検出できる信号（ｂｏｕｔ）、および／または、上記第３および第４トランスファーゲート（７、６）間において検出できる信号（ｏｕｔ）が、クロック伝送回路（clock relaying circuit）（２）の稼働を推進する（boost）ために使用される請求項４ないし７のいずれかに記載の受信器回路デバイス（１）。
【請求項９】
第１クロック信号（ｃｌｋ）を受信するための第１クロック入力部（９ａ）と、
上記第１クロック信号（ｃｌｋ）の反転信号と等しい第２クロック信号（ｂｃｌｋ）を受信するための第２クロック入力部（８ａ）とを備えたクロック受信器回路デバイス（１）であって、
第１トランスファーゲート（５）において、
対応する第１トランスファーゲート制御端子が、上記受信器回路デバイス（１）の上記第２クロック入力部（８ａ）に接続され、
上記第１トランスファーゲート制御端子の反対側に、対応する第２トランスファーゲート制御端子が、上記受信器回路デバイス（１）の上記第１クロック入力部（９ａ）に接続され、
第２トランスファーゲート（４）において、
対応する第１トランスファーゲート制御端子が、上記クロック受信器回路デバイス（１）の上記第１クロック入力部（９ａ）に接続され、
上記第１トランスファーゲート制御端子の反対側に、対応する第２トランスファーゲート制御端子が、上記クロック受信器回路デバイス（１）の上記第２入力部（８ａ）に接続され、
上記トランスファーゲート（４、５）の、対応する別の端子が互いに接続され、かつ、クロック出力信号（ｂｏｕｔ）を送出するためのクロック出力部（１１ｂ）に共に接続されているクロック受信器回路デバイス（１）。
【請求項１０】
請求項１ないし９のいずれかに記載の、受信器、特にクロック受信器回路デバイスを備えた半導体素子。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、受信器に関するものである。特に、本発明は、請求項１の序文に係るクロック受信器回路デバイス、さらに、そのような回路デバイスを備えた半導体素子に関するものである。
【０００２】
半導体素子、特に、例えばＣＭＯＳ技術を用いたＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリすなわち動的に書き込み／読み取り可能なメモリ）のようなメモリ素子では、データの処理または伝送を時間的に調整するために、いわゆるクロック信号が用いられる。
【０００３】
従来の半導体素子では、概して、単一の配線に供給される単一のクロック信号（つまり、いわゆる「シングルエンド形」クロック信号）が用いられる。
【０００４】
この場合、例えばこの単一のクロック信号のクロックエッジが立ち上がると（または、例えば単一のクロック信号エッジが立ち下がると）、データが伝送される。
【０００５】
さらに、従来技術では、いわゆるＤＤＲ素子、特にＤＤＲ‐ＤＲＡＭ（ダブルデータレートＤＲＡＭすなわちデータレートが２倍であるＤＲＡＭ）が知られている。
【０００６】
ＤＤＲ素子では、単一の配線に供給される単一のクロック信号（「シングルエンド形」クロック信号）の代わりに、別々の２つの配線に供給される鏡像のように反転した２つの差動クロック信号が用いられる。
【０００７】
例えば、これら２つのクロック信号の第１クロック信号が、「論理的ハイ」（例えば、電圧レベルが高い）状態から、「論理的ロー」（例えば、電圧レベルが低い）状態に変わるときはいつもほぼ同時に、第２クロック信号が「論理的ロー」状態から「論理的ハイ」状態に（例えば、低い電圧レベルから高い電圧レベルに）変わる。
【０００８】
反対に、第１クロック信号が「論理的ロー」（例えば、電圧レベルが低い）状態から「論理的ハイ」（例えば、電圧レベルが高い）状態に変わるときはいつも、ここでもほぼ同時に、第２クロック信号が「論理的ハイ」状態から「論理的ロー」状態に（例えば、高い電圧レベルから低い電圧レベルに）変わる。
【０００９】
ＤＤＲ素子では、概して、第１クロック信号のエッジが立ち上がるときにも、第２クロック信号のエッジが立ち上がるときにも、（または、第１クロック信号のエッジが立ち下がるときにも、第２クロック信号のエッジが立ち下がるときにも、）データが伝送される。
【００１０】
したがって、ＤＤＲ素子では、データの伝送が、単一（または「シングルエンド形」）のクロック信号を有する従来の素子を用いた場合よりも、より頻繁にまたはより高速に（特に２倍の頻度または２倍の速さで）行われる。つまり、データ伝送率が高くなり、特に、従来の素子の２倍の高さになる。
【００１１】
ＤＤＲ素子は、例えば２つの外部クロック端子を有している。この２つの外部クロック端子では、外部クロック生成器によって生成された、対応する差動クロック信号ｃｌｋ、ｂｃｌｋが、クロック受信器回路デバイスの、対応する入力部へ直接供給および伝送される。
【００１２】
従来のクロック受信器回路デバイスは、例えば第１および第２のｐチャネル電界効果トランジスタ（例えば２つのｐチャネルＭＯＳＦＥＴ）、さらに第１および第２のｎチャネル電界効果トランジスタ（例えば２つのｎチャネルＭＯＳＦＥＴ）などの、例えば４つのトランジスタを備えている。
【００１３】
第１のｎチャネル電界効果トランジスタのソースは、対応する配線を介して、接地電位に接続された電流源（直流源すなわち定電流源）に接続できる。同様に、第２のｎチャネル電界効果トランジスタのソースは、対応する配線を介して、接地電位に接続された電流源（直流源）に接続できる。
【００１４】
さらに、クロック受信器回路デバイスの第１のｎチャネル電界効果トランジスタのゲートは、例えば、上記回路の上記（第１）入力部に接続できる（この（第１）入力部では、例えば、上記第１クロック信号ｃｌｋが存在している）。第２のｎチャネル電界効果トランジスタのゲートは、例えば、上記回路の上記（第２）入力部に接続できる（この（第２）入力部では、例えば、第１クロック信号ｃｌｋに対して反転している上記第２クロック信号ｂｃｌｋが存在している）。
【００１５】
第１のｎチャネル電界効果トランジスタのドレインは、対応する配線を介して第１および第２のｐチャネル電界効果トランジスタのゲートと、対応する配線を介して第１のｐチャネル電界効果トランジスタのドレインと、クロック受信器回路の（第１）出力部と、に接続できる（この（第１）出力部では、（第１）出力信号ｂｏｕｔが検出できる）。
【００１６】
同様に、第２のｐチャネル電界効果トランジスタのドレインは、第２のｐチャネル電界効果トランジスタのドレインと、対応する別の配線を介してクロック受信器回路の（第２）出力部と、に接続されている（この（第２）出力部では、（第２）出力信号ｏｕｔが検出できる）。
【００１７】
第１および第２のｐチャネル電界効果トランジスタの各ソースは、対応する電源電圧ｖｄｄｑに接続できる。
【００１８】
上記クロック受信器回路デバイスから送出された第１出力信号ｂｏｕｔは、上記クロック受信器回路デバイスの（第２）入力部に存在する信号ｂｃｌｋに対応している。また、上記クロック受信器回路デバイスから送出された第２出力信号ｏｕｔは、上記クロック受信器回路デバイスの（第１）入力部に存在する信号ｃｌｋとに対応している（したがって、入力信号ｃｌｋおよび／またはｂｃｌｋの変化の性質（例えば「論理的ハイ」から「論理的ロー」、またはその逆）に応じて、上記クロック受信器回路デバイスによって生じる遅延期間は、比較的大きく異なる）。
【００１９】
上記クロック受信器回路デバイスから送出された出力信号ｏｕｔ、ｂｏｕｔは、半導体素子に備えられた別の回路に伝送できる。この回路では、出力信号ｏｕｔ、ｂｏｕｔは、例えば、データ処理および／または伝送を時間的に調整するために、すなわち、差動クロック信号ｏｕｔ、ｂｏｕｔとして用いられる。
【００２０】
本発明の目的は、新しい受信器、特にクロック受信器回路デバイス、さらに、そのような回路デバイスを備えた半導体素子を提供することにある。
【００２１】
本発明は、上記目的および上記以外の目的を、請求項１および９に記載の主題を用いて達成する。
【００２２】
本発明の、有効なさらなる形態について、従属請求項に記載する。
【００２３】
本発明の基本理念に従って、半導体素子の第１端子に接続されるように構成された第１入力部と、半導体素子の第２端子に接続されるように構成された第２入力部とを備えたクロック受信器回路デバイスであって、この受信器回路デバイスが、複数の、特に４つ以上の、例えば４つの、トランスファーゲートを備えていることを特徴とする受信器、特にクロック受信器回路デバイスを提供する。
【００２４】
同一の出力配線に接続されたトランスファーゲートが、各場合において、上記入力部に存在している相補完的な差動入力信号によって制御されることが特に有効である。
【００２５】
このように、対応する第１トランスファーゲートがスイッチ「オン」されるたびに、同一の出力配線に接続された、上記トランスファーゲートに割り当てられた相補完的な第２トランスファーゲートがスイッチ「オフ」される（またその逆も達成される）。同様に、対応する第３トランスファーゲートがスイッチ「オフ」されるたびに、同一の出力配線に接続された、上記トランスファーゲートに割り当てられた相補完的な第４トランスファーゲートがスイッチ「オン」される（またその逆も達成される）。
【００２６】
本発明について、実施形態および添付図面を用いてより詳細に説明する。添付図面は以下の通りである。
【００２７】
図１は、本発明の一実施形態に係る受信器、特にクロック受信器回路デバイスの概略図である。
【００２８】
図２は、図１に係るクロック受信器回路デバイスに存在する入力信号（ｃｌｋ；ｂｃｌｋ）の時間的経過、および上記クロック受信器回路デバイスから送出される信号（ｏｕｔ；ｂｏｕｔ）の概略図である。
【００２９】
図３は、本発明の別の一実施形態に係る受信器、特にクロック受信器回路デバイスの概略図である。
【００３０】
図１では、本発明の一実施形態に係る受信器、特にクロック受信器回路デバイスの概略図が示されている。
【００３１】
上記回路は、半導体素子、例えばＣＭＯＳ技術を用いたＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリすなわち動的に書き込み／読み取り可能なメモリ）のようなメモリ素子に用いることができる。
【００３２】
ＤＲＡＭメモリ素子は、例えばＤＤＲ  ＤＲＡＭ（ダブルデータレートＤＲＡＭ）であってよい。
【００３３】
上記素子は、２つの、入力用のクロック端子３ａ、３ｂ（例えば、対応するピンに接続された、対応する素子パッド）を備えている。したがって、外部クロック信号発振器によって生成された（すなわち、外部起源の）第１クロック信号が第１クロック端子３ａに供給され、また、同様に外部クロック信号発振器によって生成された第２クロック信号ｂｃｌｋが第２クロック端子３ｂに供給される。
【００３４】
上記２つのクロック信号ｃｌｋおよびｂｃｌｋは、例えば図２に示すように、差動クロック信号、すなわち、反転信号と等しいクロック信号である。例えば、上記第１クロック信号ｃｌｋが「論理的ハイ」から「論理的ロー」状態へ変わるたびに、上記第２クロック信号ｂｃｌｋは、「論理的ロー」から「論理的ハイ」へほぼ同時に変わる。
【００３５】
逆に、上記第１クロック信号ｃｌｋの状態が「論理的ロー」から「論理的ハイ」へ変わる（図２の、例えばｔ１時点）たびに、上記第２クロック信号の状態は、「論理的ハイ」から「論理的ロー」へほぼ同時に変わる（すなわち、図２の、例えばｔ１時点）。
【００３６】
上記ダブルデータレートは、（単一の（シングルエンド形）クロック信号ｃｌｋのみを用いた従来の素子とは対照的に）、各データが次のように伝送されることによってＤＤＲ素子内部において達成される。つまり、例えば、
単一の（シングルエンド形）クロック信号のエッジが立ち上がっているとき（または立ち下がっているとき）のみならず、
上記第１クロック信号ｃｌｋが立ち上がっているときと、上記第２クロック信号ｂｃｌｋが立ち上がっているときとにおいて、
（および／または、上記第１クロック信号ｃｌｋが立ち下がっているときと、上記第２クロック信号ｂｃｌｋが立ち下がっているときとにおいて、）
（および／または、それらのクロック信号から生じる信号ｏｕｔ、ｂｏｕｔ、および／またはｏｕｔ’、ｂｏｕｔ’（下記参照）の、対応するエッジにおいて、）、つまり、単一の（シングルエンド形）クロック信号ｃｌｋを用いた従来の素子を使用した場合の２倍の頻度でデータ伝送されることによって達成される。
【００３７】
図１に示すように、クロック受信器回路デバイス１は、４つのトランスファーゲートおよび／またはトランスミッションゲート４、５、６、７を有している。
【００３８】
各トランスファーゲート４、５、６、７は、従来のトランスファーゲートと同様に、（第１）制御入力部および（第２、反転）制御入力部を有している。
【００３９】
各トランスファーゲート４、５、６、７は、従来のトランスファーゲートと同様に、例えばｎチャネルおよびｐチャネルＭＯＳＦＥＴを有することができる。これにより、上記ｎチャネルＭＯＳＦＥＴのゲートは、例えば、各トランスファーゲート４、５、６、７の上記第１制御入力部と接続でき、また上記ｐチャネルＭＯＳＦＥＴのゲートは、例えば、各トランスファーゲート４、５、６、７の上記第２（反転）制御入力部と接続できる（あるいはその逆も可能である）。
【００４０】
トランスファーゲート４、５、６、７によってさらに、従来のトランスファーゲートと同様に、各ｐチャネルおよびｎチャネルＭＯＳＦＥＴは、例えば、互いに接続され、また、対応する（第１）トランスファーゲート端子に接続される。また同様に、例えば、ｎチャネルＭＯＳＦＥＴのドレインおよびｐチャネルＭＯＳＦＥＴのドレインは互いに接続され、また対応する（第２）トランスファーゲート端子に接続される（またはその逆も可能である）。
【００４１】
図１から明らかなように、クロック受信器回路デバイス１において、クロック端子３ａ（このクロック端子３ａでは、上述したように、クロック信号ｃｌｋが存在している）は、配線９ａを介して、トランスファーゲート５の上記第２（反転）制御入力部に接続されている（したがって、上記第１クロック信号ｃｌｋは、トランスファーゲート５の上記第２反転制御入力部へ伝送される）。
【００４２】
配線９ａは、この配線９ａに接続されている配線９ｂを介して、配線９ｃに接続されている。配線９ｃは、トランスファーゲート７の上記第１（非反転）制御入力部に接続されている（したがって、上記第１クロック信号ｃｌｋもまた、トランスファーゲート７の上記非反転制御入力部に伝送される）。
【００４３】
図１からさらに明らかなように、クロック受信器回路デバイス１において、クロック端子３ｂ（このクロック端子３ｂでは、上述したように、上記第２反転クロック信号ｂｃｌｋが存在している）は、配線８ａを介して、トランスファーゲート４の上記第２（反転）制御入力部に接続されている（したがって、上記第２クロック信号ｂｃｌｋは、トランスファーゲート４の上記第２反転制御入力部に伝送される）。
【００４４】
配線８ａは、この配線８ａに接続されている配線８ｂを介して、配線８ｃに接続されている。配線８ｃは、トランスファーゲート６の上記第１非反転制御入力部に接続されている（したがって、上記第２反転クロック信号ｂｃｌｋもまた、トランスファーゲート６の上記非反転制御入力部に伝送される）。
【００４５】
さらに配線８ａ（この配線８ａでは、上述したように、上記第２反転クロック信号ｂｃｌｋが存在している）は、この配線８ａに接続された配線８ｂを介して、配線８ｄに接続されている。配線８ｄは、別の配線８ｅに接続されている。配線８ｅは、トランスファーゲート５の上記第１（非反転）制御入力部と、トランスファーゲート７の上記第２反転制御入力部とに接続されている（したがって、上記第２反転クロック信号ｂｃｌｋもまた、トランスファーゲート５の上記第１非反転制御入力部と、トランスファーゲート７の上記第２反転制御入力部とに伝送される）。
【００４６】
図１にさらに示されているように、配線９ａ（この配線９ａでは、上述したように、上記第１クロック信号ｃｌｋが存在している）は、この配線９ａに接続された配線９ｂを介して、配線９ｄに接続されている。配線９ｄは、別の配線９ｅに接続されている。配線９ｅは、トランスファーゲート６の上記第２（反転）制御入力部と、トランスファーゲート４の上記第１非反転制御入力部とに接続されている（したがって、上記第１クロック信号ｃｌｋもまた、トランスファーゲート６の上記第２反転制御入力部と、トランスファーゲート４の上記第１非反転制御入力部とに伝送される）。
【００４７】
図１を参照すると、トランスファーゲート４の上記第１（または第２）トランスファーゲート端子はそれぞれ、配線１０ａを介して、トランスファーゲート５の上記反転第２（または第１）トランスファーゲート端子に接続されている。
【００４８】
それと対応して、トランスファーゲート６の上記第１（または第２）トランスファーゲート端子は、配線１０ｂを介して、トランスファーゲート７の上記反転第２（または第１）トランスファーゲート端子に接続されている。
【００４９】
配線１０ｂ（この配線１０ｂでは、トランスファーゲート６、７の対応するトランスファーゲート端子から送出される対応する信号が検出できる）は、出力配線１１ａに接続されている。出力配線１１ａでは、上記クロック受信器回路デバイスの上記第１出力信号（第１出力信号ｏｕｔ）が検出できる。この第１出力信号は、以下に詳述する図２に示すように、上記第１クロック信号ｃｌｋと対応している。
【００５０】
それと対応して、配線１０ａ（この配線１０ａでは、トランスファーゲート４、５の対応するトランスファーゲート端子において送出される対応する信号が検出できる）は、（別の）出力配線１１ｂに接続されている。出力配線１１ｂでは、上記クロック受信器回路デバイスの上記第２出力信号（第２出力信号ｂｏｕｔ）が検出できる。この第２出力信号は、以下に詳述する図２に示すように、上記第２クロック信号ｂｃｌｋと対応している。
【００５１】
図１にさらに示すように、トランスファーゲート４の別の（第２（または第１））トランスファーゲート端子は、配線１２を介して、（例えば２．５Ｖ〜３．５Ｖ、なかでも特に例えば２．５Ｖ〜２．９Ｖまで達することができる）電源電圧ｖｄｄｑに接続されている。
【００５２】
さらに、トランスファーゲート５の別の反転（第１（または第２））トランスファーゲート端子は、接地電位に接続されている。
【００５３】
トランスファーゲート４と同様に、トランスファーゲート６の別の（第２（または第１））トランスファーゲート端子は、配線１４を介して、上記電源電圧ｖｄｄｑに接続されている。
【００５４】
さらに、トランスファーゲート５と同様に、トランスファーゲート７において、別の反転（第１（または第２））トランスファーゲート端子もまた、接地電位に接続されている。
【００５５】
（それぞれ「論理的ハイ」状態にある）上記第１および第２出力信号ｏｕｔ、ｂｏｕｔの電圧レベルは、例えば上記電源電圧ｖｄｄｑの電圧レベルの半分まで、すなわち例えば１．２５Ｖ〜１．７５Ｖ、特に例えば１．２５Ｖ〜１．４５Ｖなどの、上記電源電圧ｖｄｄｑの電圧レベルの半分まで、達することができる。
【００５６】
例えば図２に示すように、第１クロック位相において、つまりここでは時点ｔ１まで（特に、上記の形態においては）、「論理的ロー」の第１クロック信号ｃｌｋが第１クロック端子３ａに存在している場合
（そしてそれゆえ、
配線９ｃを介してトランスファーゲート７の上記第１非反転制御入力部に、
配線９ｅを介してトランスファーゲート６の上記第１非反転制御入力部に、
配線９ｅを介してトランスファーゲート４の上記第２反転制御入力部に、そして
配線９ａを介してトランスファーゲート５の上記第２反転制御入力部にもさらに上記「論理的ロー」の第１クロック信号ｃｌｋが存在している場合）、
さらに、上記と同じ第１クロック位相において、「論理的ハイ」の第２クロック信号ｂｃｌｋが上記第２クロック端子３ｂに存在している場合
（そしてそれゆえ、
配線８ｅを介してトランスファーゲート７の上記第２反転制御入力部に、
配線８ｃを介してトランスファーゲート６の上記第２反転制御入力部に、
配線８ａを介してトランスファーゲート４の上記第１非反転制御入力部に、そして
配線８ｅを介してトランスファーゲート５の上記第１非反転制御入力部にもさらに、上記「論理的ハイ」の第２クロック信号ｂｃｌｋが存在している場合）、
トランスファーゲート４がスイッチオフされ（つまり、配線１２および／または配線１０ａに接続されたトランスファーゲート４の上記両端子が、比較的高い抵抗性を持って互いに電気的に遮断される）、
トランスファーゲート５がスイッチオンおよび／または切り替えられ（すなわち、配線１０ａおよび／または配線１３に接続されたトランスファーゲート５のトランスファーゲート上記両端子が、比較的低い抵抗性において互いに電気的に接続され）、
トランスファーゲート７がスイッチオフされ（すなわち、配線１０ｂおよび／または配線１５に接続されたトランスファーゲート７の上記両端子が、比較的高い抵抗性を持って互いに電気的に遮断され）、
トランスファーゲート６がスイッチオンおよび／または切り替えられる（すなわち、配線１４および／または配線１０ｂに接続されたトランスファーゲート６の上記トランスファーゲート両端子が、比較的低い抵抗性において互いに電気的に接続される）。
【００５７】
クロック受信器回路デバイス１の出力配線１１ｂは、したがって、配線１３に位置する接地電位に、比較的低い抵抗性を持って電気的に接続され、また、電源電圧ｖｄｄｑに接続された配線１２から、比較的高い抵抗性を持って電気的に遮断される。したがって、出力配線１１ｂに送出されるクロック信号ｂｏｕｔは、第２入力信号ｂｃｌｋと対応して、また図２に示すように、「論理的ハイ」である。
【００５８】
さらに、クロック受信器回路デバイス１の出力配線１１ａは、配線１４に位置する電源電圧ｖｄｄｑに、比較的低い抵抗性を持って電気的に接続され、また、接地電位に接続された配線１５から、比較的高い抵抗性を持って電気的に遮断される。また、出力配線１１ａに送出されるクロック信号ｏｕｔは、第１入力信号ｃｌｋと対応して、また図２に示すように、「論理的ロー」である。
【００５９】
図２に示すように、例えば、第１クロック位相後の第２クロック位相の開始時において、つまりここでは時点ｔ１において（特に、上記の形態においては）、第１クロック信号端子３ａに存在する第１クロック信号ｃｌｋが、その状態を「論理的ハイ」へ変える（そしてトランスファーゲート７の上記第１非反転制御入力部と、トランスファーゲート６の上記第１非反転制御入力部と、トランスファーゲート４の上記第２反転制御入力部と、トランスファーゲート５の上記第２反転制御入力部と、に存在する、対応する信号が、その状態を「論理的ハイ」へ変える）場合、
さらに、第２クロック接続３ｂに存在する第２クロック信号ｂｃｌｋが、その状態を「論理的ロー」へほぼ同時に（ここでは、時点ｔ１において）変える（そしてそれゆえ、トランスファーゲート７の上記第２反転制御入力部と、トランスファーゲート６の上記第２反転制御入力部と、トランスファーゲート４の上記第１非反転制御入力部と、トランスファーゲート５の上記第１非反転制御入力部と、に存在する対応する信号が、その状態を「論理的ロー」へ変える）場合、
トランスファーゲート４がスイッチオンおよび／または切り替えられ（すなわち、配線１０ａおよび／または配線１３に接続されたトランスファーゲート４のトランスファーゲート両端子が、比較的低い抵抗性を持って互いに電気的に接続され）、
トランスファーゲート５がスイッチオフされ（すなわち、配線１０ａおよび／または配線１３に接続されたトランスファーゲート５のトランスファーゲート両端子が、比較的高い抵抗性を持って電気的に遮断され）、
トランスファーゲート７がスイッチオンおよび／または切り替えられ（すなわち、配線１０ｂおよび／または配線１５に接続されたトランスファーゲート６のトランスファーゲート両端子が、比較的低い抵抗性を持って互いに電気的に接続され）、
トランスファーゲート６がスイッチオフされる（すなわち、配線１４および／または配線１０ｂに接続されたトランスファーゲート６のトランスファーゲート両端子が、比較的高い抵抗性を持って互いに電気的に遮断される）。
【００６０】
したがって、クロック受信器回路デバイス１の出力配線１１ｂは、配線１３に位置する接地電位から、比較的高い抵抗性を持って電気的に遮断され、そして、電源電圧ｖｄｄｑに接続された配線１２に、比較的低い抵抗性を持って電気的に接続される。したがって、出力配線１１ｂに送出されるクロック信号ｂｏｕｔは、第２入力クロック信号ｂｃｌｋに対応して、かつ、図２に示すように時点ｔ２において、第２入力クロック信号ｂｃｌｋと相対的にΔｔだけの特定のスイッチング遅延期間を持って、その状態を「論理的ロー」に変える。
【００６１】
さらに、したがってクロック受信器回路デバイス１の出力配線１１ａは、配線１４に位置する電源電圧ｖｄｄｑから、比較的高い抵抗性を持って電気的に遮断され、そして、接地電位に接続された配線１５に、比較的低い抵抗性を持って電気的に接続される。したがって、出力配線１１ａに送出されるクロック信号ｏｕｔは、第１入力クロック信号ｃｌｋに対応して、かつ、図２に示すように時点ｔ２（つまりクロック信号ｂｏｕｔとほぼ同じ時点ｔ２）において、クロック信号ｃｌｋと相対的にΔｔ（このΔｔは、前述のクロック信号ｂｏｕｔのスイッチング遅延期間Δｔとほぼ対応している）だけの特定のスイッチング遅延期間を持って、その状態を「論理的ハイ」に変える。
【００６２】
入力クロック信号ｃｌｋ、ｂｃｌｋから生成され、出力配線１１ａ、１１ｂに送出される上記出力信号（差動クロック信号ｏｕｔ、ｂｏｕｔ）は、半導体素子内部に備えられた別の回路に伝送され、例えばデータ処理および／または伝送の時間的調節のために使用できる。
【００６３】
図１に示す（クロック）受信器回路デバイス１において、対応するトランスファーゲート端子間の各トランスファーゲート４、５、６、７は、各制御入力部に存在する制御信号に応じた抵抗値を持つ、様々に調節可能なオーム抵抗を有しているという点が利用されている。
【００６４】
本発明の別の実施形態の例では、図３に示すように、出力配線１１ａ、１１ｂに送出され、かつ入力信号ｃｌｋ、ｂｃｌｋから生成される上記出力信号（差動クロック信号ｏｕｔ、ｂｏｕｔ）は、図１に示すクロック受信器回路デバイスと同様に形成されたクロック受信器回路デバイス１において、回路２の稼働を推進する（boost）ために使用できる。この回路２は、従来の受信器、特にクロック受信器回路デバイス同様に形成されたものである。
【００６５】
図３から明らかなように、同図に示すクロック受信器回路デバイスは、次の点を除いて、図１に示すクロック受信器回路デバイスと同一に形成されている。つまり、ひとつは、
対応する半導体素子の第１クロック端子３ａに存在する第１クロック信号ｃｌｋが、トランスファーゲート６の上記第２反転制御入力部と、トランスファーゲート４の上記第１非反転制御入力部とへの伝送において、図１に示す配線９ｄ、９ｅを介さずに、別個の配線９ｄ’’を介して伝送される点である。すなわち、例えば配線９ｂにも接続された別個の配線９ｄ’を介してトランスファーゲート４の上記制御入力部に伝送され、また例えば配線９ｂにも接続された別個の配線９ｄ’’を介してトランスファーゲート６の上記制御入力部とへ伝送される。また、もう一つは、
対応する半導体素子の第２クロック端子３ｂに存在する第２クロック信号ｂｃｌｋが、トランスファーゲート５の上記第１非反転制御入力部と、トランスファーゲート７の上記第２反転制御入力部へとの伝送において、図１に示す配線８ｄ、８ｅを介さずに伝送される点である。すなわち、例えば配線８ｂにも接続された別個の配線８ｄ’を介してトランスファーゲート５の制御入力部に伝送され、また例えば配線８ｂにも接続された別個の配線８ｄ’’を介してトランスファーゲート７の上記制御入力部とへ伝送される。
【００６６】
さらに、図１に示す実施形態と対応して、図３に示すクロック受信器回路デバイス１によって、第１クロック端子３ａに存在する第１クロック信号ｃｌｋは、（実際には配線９ａを介して）トランスファーゲート５の上記第２反転制御入力部と、（実際には配線９ａと、配線９ａに接続された配線９ｂ、９ｃとを介して）トランスファーゲート７の上記第１非反転制御入力部とへ（さらに）伝送される。
【００６７】
その上、図１に示す実施形態と対応して、図３に示すクロック受信器回路デバイス１によって、第２クロック端子３ｂに存在する第２クロック信号ｂｃｌｋは、（実際には配線８ａを介して）トランスファーゲート４の上記第２反転制御入力部と、（実際には配線８ａと、配線８ａに接続された配線８ｂ、８ｃとを介して）トランスファーゲート６の上記第１非反転制御入力部とへ（またさらに）伝送される。
【００６８】
図３から明らかなように、回路２は、次の点を除いて、従来のクロック受信器回路と同様に形成されている。つまり、回路２の入力部１１ｃ、１１ｄは、一般的にそうであるように、半導体素子の対応するクロック端子３ａ、３ｂに直接接続（例えば、入力部１１ｃとクロック端子３ｂ（または３ａ）、および、入力部１１ｄとクロック端子３ａ（または３ｂ））されておらず、むしろ、入力部１１ｃはクロック受信器回路デバイス１の出力配線１１ｂに接続され（この出力配線１１ｂには、上述したように、入力クロック信号ｂｃｌｋと対応する（クロック）信号ｂｏｕｔが、クロック受信器回路デバイス２によって送出される）、入力部１１ｄがクロック受信器回路デバイス１の出力配線１１ａに接続される（この出力配線１１ａには、上述したように、入力クロック信号ｃｌｋと対応する（クロック）信号ｏｕｔが、クロック受信器回路デバイス１によって送出される）、点である。
【００６９】
回路２は、従来のクロック受信器回路デバイスと同様に、４つのトランジスタ１０４ａ、１０４ｂ、１０５ａ、１０５ｂを有している。つまり、第１ならびに第２のｐチャネル電界効果トランジスタ１０４ａ、１０４ｂ（ここでは、２つのｐチャネルＭＯＳＦＥＴ）、さらに、第１ならびに第２のｎチャネル電界効果トランジスタ１０５ａ、１０５ｂ（ここでは、２つのｎチャネルＭＯＳＦＥＴ１０５ａ、１０５ｂ）を有している。
【００７０】
第１のｎチャネル電界効果トランジスタ１０５ａのソースは、配線１１５ａおよび配線１１５ｃを介して（直流および／または定電流）電流源１１６に接続されている。電流源１１６は、配線１１７を介して接地電位に接続されている。同様に、第２のｎチャネル電界効果トランジスタ１０５ｂのソースもまた、配線１１５ｂおよび配線１１５ｃを介して（直流および／または定電流）電流源１１６に接続されている。電流源１１６は、接地電位に接続されている。
【００７１】
さらに、第１のｎチャネル電界効果トランジスタ１０５ａのゲートは、回路２の上記（第１）入力部１１ｃに接続され、そして第２ｎチャネル電界効果トランジスタ１０５ｂのゲートは、回路２の上記（第２）入力部１１ｄに接続されている。
【００７２】
第１のｎチャネル電界効果トランジスタ１０５ａのドレインは、
配線１０９を介して、第１および第２のｐチャネル電界効果トランジスタ１０４ａ、１０４ｂのゲート、および第１のｐチャネル電界効果トランジスタ１０４ａのドレインに接続されるとともに、
配線１０７ａを介して、回路２の（第１）出力部に接続されている（回路２の（第１）出力部では、（第１）出力信号ｂｏｕｔ’が検出できる）。
【００７３】
同様に、第２のｎチャネル電界効果トランジスタ１０５ｂのドレインは、
第２ｐの型チャネル電界効果トランジスタ１０４ａのドレインに接続されるとともに、
配線１０７ｂを介して、回路２の（第２）出力部に接続されている（回路２の（第２）出力部では、（第２）出力信号ｏｕｔ’が検出できる）。
【００７４】
第１および第２のｐチャネル電界効果トランジスタ１０４ａ、１０４ｂのソースはそれぞれ、配線１１０を介して、上記電源電圧ｖｄｄｑに接続されている。
【００７５】
配線１０７ａに送出された、回路２の第１出力信号ｂｏｕｔ’は、回路２の入力部１１ｄに存在する信号ｏｕｔ（および／または信号ｂｏｕｔ）、および／または、クロック端子３ａに存在する信号ｃｌｋ（および／または、クロック端子３ｂに存在する信号ｂｃｌｋ）と対応している。
【００７６】
配線１０７ｂに送出された、回路２の第２出力信号ｏｕｔ’は、回路２の入力部１１ｃに存在する信号ｂｏｕｔ（および／または信号ｏｕｔ）、および／または、クロック端子３ｂに存在する信号ｂｃｌｋ（および／または、クロック端子３ａに存在する信号ｃｌｋ）と対応している。
【００７７】
入力クロック信号ｃｌｋ、ｂｃｌｋから生成され、かつ配線１０７ａ、１０７ｂに送出される出力信号ｏｕｔ’、ｂｏｕｔ’は、半導体素子内部に備えられた別の回路に伝送され、そしてこの別の回路において、データ処理および／または伝送の時間的調節のために（つまり、差動クロック信号ｏｕｔ’、ｂｏｕｔ’として）、使用できる。
【図面の簡単な説明】
【００７８】
【図１】本発明の一実施形態に係る受信器、特にクロック受信器回路デバイスの概略図である。
【図２】図１に係るクロック受信器回路デバイスに存在する入力信号（ｃｌｋ；ｂｃｌｋ）の時間的経過、および上記クロック受信器回路デバイスから送出される信号（ｏｕｔ；ｂｏｕｔ）の概略図である。
【図３】本発明の別の一実施形態に係る受信器、特にクロック受信器回路デバイスの概略図である。
【符号の説明】
【００７９】
１        クロック受信器回路デバイス
２        回路
３ａ      クロック端子
３ｂ      クロック端子
４        トランスファーゲート
５        トランスファーゲート
６        トランスファーゲート
７        トランスファーゲート
８ａ      配線
８ｂ      配線
８ｃ      配線
８ｄ      配線
８ｄ’    配線
８ｄ’’  配線
８ｅ      配線
９ａ      配線
９ｂ      配線
９ｃ      配線
９ｄ      配線
９ｄ’    配線
９ｄ’’  配線
９ｅ      配線
１０ａ    配線
１０ｂ    配線
１１ａ    出力配線
１１ｂ    出力配線
１１ｃ    入力部
１１ｄ    入力部
１２      配線
１３      配線
１４      配線
１５      配線
１０４ａ  トランジスタ
１０４ｂ  トランジスタ
１０５ａ  トランジスタ
１０５ｂ  トランジスタ
１０７ａ  配線
１０７ｂ  配線
１１０    配線
１１５ａ  配線
１１５ｂ  配線
１１５ｃ  配線
１１６    電流源
１１７    配線
【図１】
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【図２】
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【図３】
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【国際調査報告】
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2007507936.tif 000007
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