(57)【要約】【課題】ＴＭＤＳ信号とＬＶＤＳ信号の一体型伝送ユニットを提供する。【解決手段】第１（ＬＶＤＳ）と第２（ＴＭＤＳ）伝送ユニットはどちらも１組の入力端子に結合される。スイッチングコントローラーは、モード選択信号に従って、第１伝送ユニットが、一対の第１信号線により、１組の入力端子上の第１データを第１外部入力ユニットに伝送できるようにするか、或いは、第２伝送ユニットが、一対の第２信号線により、１組の入力端子上の第１データを第２外部入力ユニットに伝送できるようにする。【選択図】図３Ａ
2007509522.tif 000002
【特許請求の範囲】
【請求項１】
ビデオ信号を伝送する一体型伝送器であって、
第１データを受信する１組の入力端子と、
前記１組の入力端子に結合し、各々が第１作動信号を第１外部入力ユニットに一対の第１信号線を介して伝送可能な複数の第１ドライバを有し、前記第１外部入力ユニットは第１信号線間に結合される第１抵抗を有する、第１伝送ユニットと、
前記１組の入力端子に結合し、各々が第２作動信号を第２外部入力ユニットに一対の第２信号線を介して伝送可能な複数の第２ドライバを有し、前記第２外部入力ユニットは、前記第２外部入力ユニットの電源線と前記第２信号線の一方との間に各々が接続される第２抵抗を有する、第２伝送ユニットと、
モード選択信号により、前記第１伝送ユニットが、前記入力端子上の前記第１データを伝送できるようにするか、或いは、前記第２伝送ユニットが、前記入力端子上の前記第１データを伝送できるようにするスイッチングコントローラーと
を有する一体型伝送器。
【請求項２】
前記第１伝送ユニットは低圧差動信号（ＬＶＤＳ）伝送器である請求項１に記載の一体型伝送器。
【請求項３】
前記第２伝送ユニットは遷移最小化差動信号（ＴＭＤＳ）伝送器である請求項１に記載の一体型伝送器。
【請求項４】
前記第１伝送ユニットは、ＬＶＤＳモード中、前記１組の入力端子上の前記第１データを、前記第１外部入力ユニットに伝送し、前記第２伝送ユニットは、ＴＭＤＳモード中、前記１組の入力端子上の前記第１データを、前記第２外部入力ユニットに伝送し、前記第１、第２伝送ユニットは、どちらも、パワーダウンモード中、無効になる請求項１に記載の一体型伝送器。
【請求項５】
更に、
前記第１、第２伝送ユニットに結合される位相ロックループ（ＰＬＬ）と、
入力クロック信号と前記モード選択信号に従って、第１、第２、及び、第３クロック信号を、前記第１、第２伝送ユニットと前記ＰＬＬに選択的に生成するクロックバッファと
を有し、前記ＰＬＬは、前記第３クロック信号と前記モード選択信号に従って、前記ＬＶＤＳモード中、前記第１組の出力クロック信号を前記第１伝送ユニットに生成し、前記ＴＭＤＳモード中、第２組の出力クロック信号を前記第２伝送ユニットに生成する請求項４に記載の一体型伝送器。
【請求項６】
前記スイッチングコントローラーは、前記モード選択信号とパワーダウン選択信号に従って、前記パワーダウンモードで、前記第１、第２伝送ユニット、前記ＰＬＬ、及び、前記クロックバッファを無効にすることを特徴とする請求項４に記載の一体型伝送器。
【請求項７】
前記第１伝送ユニットは、
前記１組の入力端子に結合され、前記第１データ、前記第１クロック信号、前記第１組の出力信号を、第１データストリームに転換する第１シリアライザと、
前記複数の第１ドライバを有し、前記第１シリアライザに結合され、前記第１データストリームを前記対応する第１外部入力ユニットに伝送するＬＶＤＳ駆動ユニットと
を有することを特徴とする請求項５に記載の一体型伝送器。
【請求項８】
前記第２伝送ユニットは、
前記１組の入力端子に結合され、前記第２クロック信号に従って、前記第１データを第２データにエンコード化するエンコードユニットと、
前記エンコードユニットに結合され、前記第２データ、前記第２クロック信号、前記第２組の出力クロック信号を第２データストリームに転換する第２シリアライザと、
複数の第２ドライバを有し、前記第２シリアライザに結合され、前記第２データストリームを前記対応する第２外部入力ユニットに伝送するＴＭＤＳ駆動ユニットと
を有する請求項５に記載の一体型伝送器。
【請求項９】
前記ＬＶＤＳモード中、前記クロックバッファは、前記入力クロックと前記モード選択信号に従って、前記第１クロック信号を前記第１伝送ユニットに生成し、前記第３クロック信号を前記ＰＬＬに生成し、前記ＰＬＬは前記第１組の出力クロック信号を前記第１伝送ユニットに生成することを特徴とする請求項５に記載の一体型伝送器。
【請求項１０】
前記ＴＭＤＳモード中、前記クロックバッファは、前記入力クロックと前記モード選択信号に従って、前記第２クロック信号を前記第２伝送ユニットに生成し、前記第３クロック信号を前記ＰＬＬに生成し、前記ＰＬＬは前記第２組の出力クロック信号を前記第２伝送ユニットに生成することを特徴とする請求項５に記載の一体型伝送器。
【請求項１１】
ビデオ信号を伝送する一体型伝送器であって、
第１データを受信する１組の入力端子と、
前記１組の入力端子に結合し、第１作動信号を第１外部入力ユニットに一対の信号線を介して伝送可能な複数の第１ドライバを有し、第１ドライバ各々の前記一対の信号線は１組の共有出力線に接続され、前記第１外部入力ユニットは前記一対の信号線間に結合される第１抵抗を有する、第１伝送ユニットと、
前記１組の入力端子に結合し、各々が第２作動信号を第２外部入力ユニットに一対の信号線を介して伝送可能な複数の第２ドライバを有し、第２ドライバ各々の前記一対の信号線は１組の共有出力線に接続され、前記第２外部入力ユニットは、前記第２外部入力ユニットの電源線と前記一対の信号線の一方との間に各々が接続される２つの抵抗を有する、第２伝送ユニットと、
モード選択信号により、前記第１伝送ユニットが、前記入力端子上の前記第１データを伝送できるようにするか、或いは、前記第２伝送ユニットが、前記入力端子上の前記第１データを伝送できるようにするスイッチングコントローラーと
を有する一体型伝送器。
【請求項１２】
前記第１伝送ユニットはＬＶＤＳ伝送器である請求項１１に記載の一体型伝送器。
【請求項１３】
前記第２伝送ユニットはＴＭＤＳ伝送器である請求項１１に記載の一体型伝送器。
【請求項１４】
前記第１伝送ユニットは、ＬＶＤＳモード中、前記１組の入力端子上の前記第１データを、前記第１外部入力ユニットに伝送し、前記第２伝送ユニットは、ＴＭＤＳモード中、前記１組の入力端子上の前記第１データを、前記第２外部入力ユニットに伝送し、前記第１及び前記第２伝送ユニットがどちらもパワーダウンモード中、無効になる請求項１１に記載の一体型伝送器。
【請求項１５】
前記第１、第２伝送ユニットに結合される位相ロックループ（ＰＬＬ）と、
入力クロック信号と前記モード選択信号に従って、第１、第２、及び、第３クロック信号を、前記第１、第２伝送ユニットと前記ＰＬＬに選択的に生成するクロックバッファと  を更に有し、
前記ＰＬＬは、前記第３クロック信号と前記モード選択信号に従って、前記ＬＶＤＳモード中、前記第１組の出力クロック信号を前記第１伝送ユニットに生成し、前記ＴＭＤＳモード中、第２組の出力クロック信号を前記第２伝送ユニットに生成する
請求項１４に記載の一体型伝送器。
【請求項１６】
前記スイッチングコントローラーは、前記モード選択信号とパワーダウン選択信号に従って、前記パワーダウンモードで、前記第１、第２伝送ユニット、前記ＰＬＬ、及び、前記クロックバッファを無効にする請求項１４に記載の一体型伝送器。
【請求項１７】
前記第１伝送ユニットは、
前記１組の入力端子に結合され、前記第１データ、前記第１クロック信号、前記第１組の出力信号を、第１データストリームに転換する第１シリアライザと、
前記複数の第１ドライバを有し、前記第１シリアライザに結合され、前記第１データストリームを前記対応する第１外部入力ユニットに伝送するＬＶＤＳ駆動ユニットと
を有する請求項１５に記載の一体型伝送器。
【請求項１８】
前記第２伝送ユニットは、
前記１組の入力端子に結合され、前記第２クロック信号に従って、前記第１データを第２データにエンコード化するエンコードユニットと、
前記エンコードユニットに結合され、前記第２データ、前記第２クロック信号、前記第２組の出力クロック信号を第２データストリームに転換する第２シリアライザと、
複数の第２ドライバを有し、前記第２シリアライザに結合され、前記第２データストリームを前記対応する第２外部入力ユニットに伝送するＴＭＤＳ駆動ユニットと
を有する請求項１５に記載の一体型伝送器。
【請求項１９】
前記ＬＶＤＳモード中、前記クロックバッファは、前記入力クロックと前記モード選択信号に従って、前記第１クロック信号を前記第１伝送ユニットに生成し、前記第３クロック信号を前記ＰＬＬに生成し、前記ＰＬＬは前記第１組の出力クロック信号を前記第１伝送ユニットに生成する請求項１５に記載の一体型伝送器。
【請求項２０】
前記ＴＭＤＳモード中、前記クロックバッファは、前記入力クロックと前記モード選択信号に従って、前記第２クロック信号を前記第２伝送ユニットに生成し、前記第３クロック信号を前記ＰＬＬに生成し、前記ＰＬＬは前記第２組の出力クロック信号を前記第２伝送ユニットに生成する請求項１５に記載の一体型伝送器。
【請求項２１】
ビデオ信号を伝送する一体型伝送器であって、
第１データを受信する１組の第１入力端子と、それぞれが、一対の信号線により、第１差動信号を第１外部入力ユニットに伝送する複数の第１ドライバとを有し、各第１ドライバの前記一対の信号線は１組の共有出力線に結合され、前記第１外部入力ユニットは、前記第１信号線間に結合される第１抵抗を有する第１伝送ユニットと、
第２データを受信する１組の第２入力端子と、それぞれが、一対の信号線により、第２差動信号を第２外部入力ユニットに伝送する複数の第２ドライバと
を有し、各第２ドライバの前記一対の信号線は１組の共有出力線に結合され、前記第２外部入力ユニットは、前記第２外部入力ユニットの電源線と第１信号線の一方との間に結合される第２伝送ユニットと、
モード選択信号により、前記第１伝送ユニットが、前記第１データを伝送できるようにするか、或いは、前記第２伝送ユニットが、前記第２データを伝送できるようにするスイッチングコントローラーと
を有する一体型伝送器。
【請求項２２】
前記第１伝送ユニットはＬＶＤＳ伝送器である請求項２１に記載の一体型伝送器。
【請求項２３】
前記第２伝送ユニットはＴＭＤＳ伝送器である請求項２１に記載の一体型伝送器。
【請求項２４】
前記第１伝送ユニットは、ＬＶＤＳモード中、前記１組の入力端子上の前記第１データを、前記第１外部入力ユニットに伝送し、前記第２伝送ユニットは、ＴＭＤＳモード中、前記第２入力端子上の前記第２データを、前記第２外部入力ユニットに伝送し、前記第１及び前記第２伝送ユニットがどちらもパワーダウンモード中、無効になる請求項２１に記載の一体型伝送器。
【請求項２５】
前記第１、第２伝送ユニットに結合される位相ロックループ（ＰＬＬ）と、
入力クロック信号と前記モード選択信号に従って、第１、第２、及び、第３クロック信号を、前記第１、第２伝送ユニットと前記ＰＬＬに選択的に生成するクロックバッファと
を更に有し、
前記ＰＬＬは、前記第３クロック信号と前記モード選択信号に従って、前記ＬＶＤＳモード中、前記第１組の出力クロック信号を前記第１伝送ユニットに生成し、前記ＴＭＤＳモード中、第２組の出力クロック信号を前記第２伝送ユニットに生成する
請求項２４に記載の一体型伝送器。
【請求項２６】
前記スイッチングコントローラーは、前記モード選択信号とパワーダウン選択信号に従って、前記パワーダウンモードで、前記第１、第２伝送ユニット、前記ＰＬＬ、及び、前記クロックバッファを無効にする請求項２４に記載の一体型伝送器。
【請求項２７】
前記第１伝送ユニットは、
前記１組の入力端子に結合され、前記第１データ、前記第１クロック信号、前記第１組の出力信号を、第１データストリームに転換する第１シリアライザと、
前記複数の第１ドライバを有し、前記第１シリアライザに結合され、前記第１データストリームを前記対応する第１外部入力ユニットに伝送するＬＶＤＳ駆動ユニットと
を有する請求項２５に記載の一体型伝送器。
【請求項２８】
前記第２伝送ユニットは、
前記１組の入力端子に結合され、前記第２クロック信号に従って、前記第２データを第３データにエンコード化するエンコードユニットと、
前記エンコードユニットに結合され、前記第３データ、前記第２クロック信号、前記第２組の出力クロック信号を第２データストリームに転換する第２シリアライザと、
複数の第２ドライバとを有し、前記第２シリアライザに結合され、前記第２データストリームを前記対応する第２外部入力ユニットに伝送するＴＭＤＳ駆動ユニットと
を有する請求項２５に記載の一体型伝送器。
【請求項２９】
前記ＬＶＤＳモード中、前記クロックバッファは、前記入力クロック信号と前記モード選択信号に従って、前記第１クロック信号を前記第１伝送ユニットに生成し、前記第３クロック信号を前記ＰＬＬに生成し、前記ＰＬＬは前記第１組の出力クロック信号を前記第１伝送ユニットに生成する請求項２５に記載の一体型伝送器。
【請求項３０】
前記ＴＭＤＳモード中、前記クロックバッファは、前記入力クロックと前記モード選択信号に従って、前記第２クロック信号を前記第２伝送ユニットに生成し、前記第３クロック信号を前記ＰＬＬに生成し、前記ＰＬＬは前記第２組の出力クロック信号を前記第２伝送ユニットに生成する請求項２５に記載の一体型伝送器。
【請求項３１】
ビデオ信号を伝送する一体型伝送器であって、
第１データを受信する１組の第１入力端子と、それぞれが、一対の信号線により、第１差動信号を第１外部入力ユニットに伝送する複数の第１ドライバとを有し、各第１ドライバの前記一対の信号線は１組の共有出力線に結合され、前記第１外部入力ユニットは、前記第１信号線間に結合される第１抵抗を有する第１伝送ユニットと、
第２データを受信する１組の第２入力端子と、それぞれが、一対の信号線により、第２差動信号を第２外部入力ユニットに伝送する複数の第２ドライバとを有し、各第２ドライバの前記一対の信号線は１組の共有出力線に結合され、前記第２外部入力ユニットは、前記第２外部入力ユニットの電源線と第１信号線の一方との間に結合される第２伝送ユニットと、
モード選択信号により、第１モードで、第１組の出力クロック信号を前記第１伝送ユニットに生成し、第２モードで、第２組の出力クロック信号を前記第２伝送ユニットに生成し、前記モード選択信号と前記第１組及び前記第２組の出力クロック信号に従って、前記第１伝送ユニットは、前記第１モードで、前記第１データを前記第１外部入力ユニットに伝送可能であり、前記第２伝送ユニットは、前記第２モードで、前記第２データを前記第２外部入力ユニットに伝送可能である位相ロックループ（ＰＬＬ）と
を有する一体型伝送器。
【請求項３２】
前記第１伝送ユニットはＬＶＤＳ伝送器である請求項３１に記載の一体型伝送器。
【請求項３３】
前記第２伝送ユニットはＴＭＤＳ伝送器である請求項３１に記載の一体型伝送器。
【請求項３４】
入力クロック信号と前記モード選択信号に従って、第１、第２、及び、第３クロック信号を、前記第１、第２伝送ユニットと前記ＰＬＬに選択的に生成し、前記ＰＬＬは、前記モード選択信号と前記第３クロック信号に従って、前記第１モードで、前記第１組の出力クロック信号を前記第１伝送ユニットに出力し、前記第２モードで、前記第２組の出力クロック信号を前記第２伝送ユニットに出力するクロックバッファと、
前記第１、第２伝送ユニット、前記ＰＬＬ、及び、前記クロックバッファに結合され、前記モード選択信号とパワーダウン選択信号に従って、前記第２モードで、前記第１伝送ユニットを無効にし、前記第１モードで、前記第２伝送ユニットを無効にし、前記パワーダウンモードで、前記第１、第２伝送ユニット、前記ＰＬＬ、及び、前記クロックバッファを無効にするスイッチングコントローラーと
を更に有する請求項３１に記載の一体型伝送器。
【請求項３５】
前記ＰＬＬは、
前記クロックバッファに結合され、前記第３クロック信号とフィードバッククロック信号を比較し、それらの間の位相／周波数差に比例するエラー信号を生成する位相周波数検出器（ＰＦＤ）と、
前記ＰＦＤに結合され、前記エラー信号に従って、充電制御信号を出力する電荷ポンプと、
前記電荷ポンプに結合され、前記モード選択信号と前記充電制御信号に従って、前記第１モードで、第１組の出力クロック信号を生成し、前記第２モードで、第２組の出力クロック信号を生成する二環電圧制御発振器（ＶＣＯ）と
を有する請求項３４に記載の一体型伝送器。
【請求項３６】
前記二環式ＶＣＯは、
前記電荷ポンプに結合され、前記充電制御信号と前記モード選択信号に従って、前記第１モードで、前記第１組の出力クロック信号を生成する第１環形ＶＣＯモジュールと、
前記充電制御信号と前記モード選択信号に従って、前記第２モードで、前記第２組の出力クロック信号を生成する第二環形ＶＣＯモジュールと
を有する請求項３５に記載の一体型伝送器。
【請求項３７】
ビデオ信号を伝送する一体型伝送器であって、
第１データを受信する１組の入力端子と、
前記入力端子に接続され、それぞれが第１作動信号を第１外部入力ユニットに一対の信号線を介して伝送可能な複数の第１ドライバを有し、前記各第１ドライバの前記一対の信号線は１組の共有出力線に接続され、前記第１外部入力ユニットは、前記第１信号線間に結合される第１抵抗を有する第１伝送ユニットと、
前記入力端子に接続され、それぞれが第２差動信号を第２外部入力ユニットに一対の信号線を介して伝送可能な複数の第２ドライバを有し、前記各第２ドライバの前記一対の信号線は１組の共有出力線に接続され、前記第２外部入力ユニットは、前記第２外部入力ユニットの電源線と前記第１信号線の一方との間に各々結合される２つの抵抗を有する第２伝送ユニットと、
モード選択信号により、第１モードで、第１組の出力クロック信号を前記第１伝送ユニットに生成し、第２モードで、第２組の出力クロック信号を前記第２伝送ユニットに生成し、前記モード選択信号と前記第１組及び前記第２組の出力クロック信号に従って、前記第１伝送ユニットは、前記第１モードで、前記第１データを前記第１外部入力ユニットに伝送可能であり、前記第２伝送ユニットは、前記第２モードで、前記第２データを前記第２外部入力ユニットに伝送可能である位相ロックループ（ＰＬＬ）と
を有する一体型伝送器。
【請求項３８】
前記第１伝送ユニットはＬＶＤＳ伝送器である請求項３７に記載の一体型伝送器。
【請求項３９】
前記第２伝送ユニットはＴＭＤＳ伝送器である請求項３７に記載の一体型伝送器。
【請求項４０】
入力クロック信号と前記モード選択信号に従って、第１、第２、及び、第３クロック信号を、前記第１、第２伝送ユニットと前記ＰＬＬに選択的に生成し、前記ＰＬＬは、前記モード選択信号と前記第３クロック信号に従って、前記第１モードで、前記第１伝送ユニットへの前記第１組の出力クロック信号を生成し、前記第２モードで、前記第２伝送ユニットへの前記第２組の出力クロック信号を生成するクロックバッファと、
前記第１、第２伝送ユニット、前記ＰＬＬ、及び、前記クロックバッファに結合され、前記モード選択信号とパワーダウン選択信号に従って、前記第２モードで、前記第１伝送ユニットを無効にし、前記第１モードで、前記第２伝送ユニットを無効にし、前記パワーダウンモードで、前記第１、第２伝送ユニット、前記ＰＬＬ、及び、前記クロックバッファを無効にするスイッチングコントローラーと
を更に有する請求項３７に記載の一体型伝送器。
【請求項４１】
前記ＰＬＬは、
前記クロックバッファに結合され、前記第３クロック信号とフィードバッククロック信号を比較し、それらの間の位相／周波数差に比例するエラー信号を生成する位相周波数検出器（ＰＦＤ）と、
前記ＰＦＤに結合され、前記エラー信号に従って、充電制御信号を出力する電荷ポンプと、
前記電荷ポンプに結合され、前記モード選択信号と前記充電制御信号に従って、前記第１モードで、第１組の出力クロック信号を生成し、前記第２モードで、第２組の出力クロック信号を生成する二環電圧制御発振器（ＶＣＯ）と
を有する請求項４０に記載の一体型伝送器。
【請求項４２】
前記二環式ＶＣＯは、
前記電荷ポンプに結合され、前記充電制御信号と前記モード選択信号に従って、前記第１モードで、前記第１組の出力クロック信号を生成する第１環形ＶＣＯモジュールと、
前記充電制御信号と前記モード選択信号に従って、前記第２モードで、前記第２組の出力クロック信号を生成する第二環形ＶＣＯモジュールと
を有する請求項４１に記載の一体型伝送器。
【請求項４３】
ビデオ信号を伝送する一体型伝送器であって、
第１データを受信する１組の入力端子と、
前記入力端子に接続され、それぞれが第１作動信号を第１外部入力ユニットに一対の信号線を介して伝送可能な複数の第１ドライバを有し、前記第１外部入力ユニットは、前記第１信号線間に結合される第１抵抗を有する第１伝送ユニットと、
前記入力端子に接続され、それぞれが第２差動信号を第２外部入力ユニットに一対の信号線を介して伝送可能な複数の第２ドライバを有し、前記第２外部入力ユニットは、前記第２外部入力ユニットの電源線と前記第２信号線の一方との間に各々結合される２つの抵抗を有する第２伝送ユニットと、
モード選択信号により、第１モードで、第１組の出力クロック信号を前記第１伝送ユニットに生成し、第２モードで、第２組の出力クロック信号を前記第２伝送ユニットに生成し、前記モード選択信号と前記第１組及び前記第２組の出力クロック信号に従って、前記第１伝送ユニットは、前記第１モードで、前記第１データを前記第１外部入力ユニットに伝送可能であり、前記第２伝送ユニットは、前記第２モードで、前記第２データを前記第２外部入力ユニットに伝送可能である位相ロックループ（ＰＬＬ）と
を有する一体型伝送器。
【請求項４４】
前記第１伝送ユニットはＬＶＤＳ伝送器である請求項４３に記載の一体型伝送器。
【請求項４５】
前記第２伝送ユニットはＴＭＤＳ伝送器である請求項４３に記載の一体型伝送器。
【請求項４６】
入力クロック信号と前記モード選択信号に従って、第１、第２、及び、第３クロック信号を、前記第１、第２伝送ユニットと前記ＰＬＬに選択的に生成し、前記ＰＬＬは、前記モード選択信号と前記第３クロック信号に従って、前記第１モードで、前記第１組の出力クロック信号を前記第１伝送ユニットに出力し、前記第２モードで、前記第２組の出力クロック信号を前記第２伝送ユニットに出力するクロックバッファと、
前記第１、第２伝送ユニット、前記ＰＬＬ、及び、前記クロックバッファに結合され、前記モード選択信号とパワーダウン選択信号に従って、前記第２モードで、前記第１伝送ユニットを無効にし、前記第１モードで、前記第２伝送ユニットを無効にし、前記パワーダウンモードで、前記第１、第２伝送ユニット、前記ＰＬＬ、及び、前記クロックバッファを無効にするスイッチングコントローラーと
を更に有する請求項４５に記載の一体型伝送器。
【請求項４７】
前記ＰＬＬは、
前記クロックバッファに結合され、前記第３クロック信号とフィードバッククロック信号を比較し、それらの間の位相／周波数差に比例するエラー信号を生成する位相周波数検出器（ＰＦＤ）と、
前記ＰＦＤに結合され、前記エラー信号に従って、充電制御信号を出力する電荷ポンプと、
前記電荷ポンプに結合され、前記モード選択信号と前記充電制御信号に従って、前記第１モードで、第１組の出力クロック信号を生成し、前記第２モードで、第２組の出力クロック信号を生成する二環電圧制御発振器（ＶＣＯ）と
を有する請求項４６に記載の一体型伝送器。
【請求項４８】
前記二環式ＶＣＯは、
前記電荷ポンプに結合され、前記充電制御信号と前記モード選択信号に従って、前記第１モードで、前記第１組の出力クロック信号を生成する第１環形ＶＣＯモジュールと、
前記充電制御信号と前記モード選択信号に従って、前記第２モードで、前記第２組の出力クロック信号を生成する第二環形ＶＣＯモジュールと
を有する請求項４７に記載の一体型伝送器。
【請求項４９】
ビデオ信号を伝送する一体型出力ドライバであって、
第１入力信号に従って、一対の信号線により、第１差動信号を第１外部入力ユニットに出力する第１出力ドライバと、
第２入力信号に従って、前記一対の信号線により、第２差動信号を第２外部入力ユニットに出力する第２出力ドライバと
を有し、
前記第２出力ドライバは、
それぞれ前記第１電圧と第１ノードに結合される第１、第２電源端子を有し、前記第２入力信号に従って、２つの制御信号を生成する駆動バッファと、
前記第１ノードと第１電源線間に結合され、前記２つの制御信号に従って、前記第２差動信号を生成する出力ユニットと、
前記第１ノードに結合され、第２電圧を提供して、前記駆動バッファと前記出力ユニットを作動させ、前記第１出力ドライバは前記１組の信号線により前記第１差動信号を前記第１外部入力ユニットに出力し、前記第２電圧は前記第１電圧より大きい電源と
を有する一体型出力ドライバ。
【請求項５０】
前記電源は、前記第１電圧を前記駆動バッファと前記出力ユニットに提供し、前記第２出力ドライバは、前記一対の信号線により、前記第２差動信号を前記第２外部入力ユニットに出力する請求項４９に記載の一体型出力ドライバ。
【請求項５１】
前記第１出力ドライバは、前記第２出力ドライバが無効の時、第１モードで、前記第１差動信号を出力する請求項４９に記載の一体型出力ドライバ。
【請求項５２】
前記第２出力ドライバは、前記第１出力ドライバが無効の時、第２モードで、前記第２差動信号を出力する請求項４９に記載の一体型出力ドライバ。
【請求項５３】
前記第１出力ドライバはＴＭＤＳドライバである請求項４９に記載の一体型出力ドライバ。
【請求項５４】
前記第２出力ドライバはＬＶＤＳドライバである請求項４９に記載の一体型出力ドライバ。
【請求項５５】
前記第１出力ドライバは、
前記第１入力信号に結合される２つの入力端子と前記一対の信号線に結合される２つの出力端子とを有する差動対と、
前記差動対と前記第１電源線間に結合される第１電流源と
を有する請求項５０に記載の一体型出力ドライバ。
【請求項５６】
前記第２出力ドライバは、
前記第１ノードと第２ノード間に結合される第２電流源と、
前記第２電流源と第３ノード間に結合され、前記駆動バッファからの前記２つの制御信号に従って、前記第２差動信号を生成するラッチユニットと、
前記第３ノードと前記第１電源線間に結合される第３電流源と
を有する請求項５０に記載の一体型出力ドライバ。
【請求項５７】
前記駆動バッファは、前記第２入力信号、前記第１電源端子上の前記第１電圧、及び、前記電源により提供される前記電圧に従って、前記２つの制御信号を出力する請求項５６に記載の一体型出力ドライバ。
【請求項５８】
前記駆動バッファは、前記第２入力信号の１つと前記ラッチユニット間、及び、もう１つの前記第２入力信号と前記ラッチユニット間に結合される第１、第２インバータチェーンを有し、各インバータチェーンバッファは、直列される２Ｎのインバータを有し、前記２Ｎのインバータの前記第１段のインバータは前記第１電圧により作動し、前記２Ｎのインバータの残りのインバータは前記電源により作動する請求項５７に記載の一体型出力ドライバ。
【請求項５９】
前記第１出力ドライバは、
前記信号線の１つに結合される第１端子と、第２端子と、制御端子を有する第１スイッチ装置と、
もう１つの前記信号線に結合される第１端子と、第２端子と、制御端子を有し、これらの制御端子が前記第１入力信号に結合される第２スイッチ装置と、
前記第１、第２スイッチ装置の前記第２端子と第１電源線間に結合される第１電流源と
を有する請求項４９に記載の一体型出力ドライバ。
【請求項６０】
前記電源は、前記第１電圧を前記駆動バッファと前記出力ユニットに提供し、前記第２出力ドライバは、前記１組の信号線により、前記第２作動信号を前記第２外部入力ユニットに出力する請求項５９に記載の一体型出力ドライバ。
【請求項６１】
前記第１出力ドライバはTMSドライバで、前記第２出力ドライバはＬＶＤＳドライバで、前記第１、第２出力ドライバはそれぞれ、前記第１、第２モードで有効である請求項６０に記載の一体型出力ドライバ。
【請求項６２】
前記駆動バッファは、前記第２入力信号、前記第１電源端子上の前記第１電圧、及び、前記電源により提供される前記電圧に従って、前記２つの制御信号を出力する請求項６１に記載の一体型出力ドライバ。
【請求項６３】
前記駆動バッファは、前記第２入力信号の１つと前記ラッチユニット間、及び、もう１つの前記第２入力信号と前記ラッチユニット間に結合される第１、第２インバータチェーンを有し、各インバータチェーンバッファは、直列される２Ｎのインバータを有し、前記２Ｎのインバータの前記第１段のインバータは前記第１電圧により作動し、前記２Ｎのインバータの残りのインバータは前記電源により作動する請求項６２に記載の一体型出力ドライバ。
【請求項６４】
ビデオ信号を伝送する一体型出力ドライバであって、
第１入力信号に従って、一対の信号線により、第１差動信号を第１外部入力ユニットに出力する第１出力ドライバと、
第２入力信号に従って、前記一対の信号線により、第２差動信号を第２外部入力ユニットに出力する第２出力ドライバと
を有し、
前記第２出力ドライバは、
それぞれ前記第１電圧と第１ノードに結合される第１、第２電源端子を有し、前記第２入力信号に従って、２つの制御信号を生成する駆動バッファと、
前記第１ノードと第１電源線間に結合され、前記２つの制御信号に従って、前記第２差動信号を生成する出力ユニットと、
前記第１ノードに結合され、第１電圧を前記駆動バッファと前記出力ユニットとに提供し、前記第２出力ドライバは前記１組の信号線により前記第２差動信号を前記第２外部入力ユニットに出力する電源と
を有する一体型出力ドライバ。
【請求項６５】
前記電源は、前記第２電圧を前記駆動バッファと前記出力ユニットに提供し、前記第１出力ドライバは前記一対の信号線により前記第１差動信号を前記第１外部入力ユニットに出力し、前記第２電圧は前記第１電圧より大きい、請求項６４に記載の一体型出力ドライバ。
【請求項６６】
前記第１出力ドライバは、前記第２出力ドライバが無効の時、第１モードで、前記第１差動信号を出力する請求項６４に記載の一体型出力ドライバ。
【請求項６７】
前記第２出力ドライバは、前記第１出力ドライバが無効の時、第２モードで、前記第２差動信号を出力する請求項６４に記載の一体型出力ドライバ。
【請求項６８】
前記第１出力ドライバはＴＭＤＳドライバである請求項６４に記載の一体型出力ドライバ。
【請求項６９】
前記第２出力ドライバはＬＶＤＳドライバである請求項６４に記載の一体型出力ドライバ。
【請求項７０】
前記第１出力ドライバは、
前記第１入力信号に結合される２つの入力端子と前記一対の信号線に結合される２つの出力端子とを有する差動対と、
前記差動対と前記第１電源線間に結合される第１電流源と
を有する請求項６５に記載の一体型出力ドライバ。
【請求項７１】
前記第２出力ドライバは、
前記第１ノードと第２ノード間に結合される第２電流源と、
前記第２電流源と第３ノード間に結合され、前記駆動バッファからの前記２つの制御信号に従って、前記第２差動信号を生成するラッチユニットと、
前記第３ノードと前記第１電源線間に結合される第３電流源と
を有する請求項６５に記載の一体型出力ドライバ。
【請求項７２】
前記駆動バッファは、前記第２入力信号、前記第１電源端子上の前記第１電圧、及び、前記電源により提供される前記電圧に従って、前記２つの制御信号を出力する請求項７１に記載の一体型出力ドライバ。
【請求項７３】
前記駆動バッファは、前記第２入力信号の１つと前記ラッチユニット間、及び、もう１つの前記第２入力信号と前記ラッチユニット間に結合される第１、第２インバータチェーンを有し、各インバータチェーンバッファは、直列される２Ｎのインバータを有し、前記２Ｎのインバータの前記第１段のインバータは前記第１電圧により作動し、前記２Ｎのインバータの残りのインバータは前記電源により作動する請求項７２に記載の一体型出力ドライバ。
【請求項７４】
前記第１出力ドライバは、
前記信号線の１つに結合される第１端子と、第２端子と、制御端子を有する第１スイッチ装置と、
もう１つの前記信号線に結合される第１端子と、第２端子と、制御端子を有し、これらの制御端子が前記第１入力信号に結合される第２スイッチ装置と、
前記第１、第２スイッチ装置の前記第２端子と第１電源線間に結合される第１電流源と
を有する請求項７３に記載の一体型出力ドライバ。
【請求項７５】
前記電源は、前記第１電圧を前記駆動バッファと前記出力ユニットに提供し、前記第２出力ドライバは、前記１組の信号線により、前記第２作動信号を前記第２外部入力ユニットに出力する請求項７４に記載の一体型出力ドライバ。
【請求項７６】
前記第１出力ドライバはTMSドライバで、前記第２出力ドライバはＬＶＤＳドライバで、前記第１、第２出力ドライバはそれぞれ、前記第１、第２モードで有効である請求項７５に記載の一体型出力ドライバ。
【請求項７７】
前記駆動バッファは、前記第２入力信号、前記第１電源端子上の前記第１電圧、及び、前記電源により提供される前記電圧に従って、前記２つの制御信号を出力する請求項７６に記載の一体型出力ドライバ。
【請求項７８】
前記駆動バッファは、前記第２入力信号の１つと前記ラッチユニット間、及び、もう１つの前記第２入力信号と前記ラッチユニット間に結合される第１、第２インバータチェーンを有し、各インバータチェーンバッファは、直列される２Ｎのインバータを有し、前記２Ｎインバータの前記第１段のインバータは前記第１電圧により作動し、前記２Ｎのインバータの残りのインバータは前記電源により作動する請求項７７に記載の一体型出力ドライバ。
【請求項７９】
ビデオ信号を伝送する出力ドライバであって、
それぞれ前記第１電圧と第１ノードに結合される第１、第２電源端子を有し、第１入力信号に従って、２つの制御信号を生成する駆動バッファと、
前記第１ノードと第１電源線間に結合され、前記２つの制御信号に従って、第１作動信号を第１外部入力ユニットに１組の信号線を介して出力する出力ユニットと、
前記第１ノードに結合され、第２電圧を提供して前記駆動バッファと前記出力ユニットを作動させ、前記出力ユニットが前記第１作動信号の出力を停止することができなくされ、前記第２電圧は前記第１電圧より大きい電源と
を有する一体型出力ドライバ。
【請求項８０】
前記出力ドライバは、ＬＶＤＳドライバである請求項７９に記載の出力ドライバ。
【請求項８１】
前記出力ユニットは、
前記第１ノードと第２ノード間に結合される第２電流源と、
前記第２電流源と第３ノード間に結合され、前記駆動バッファからの前記２つの制御信号に従って、前記第１差動信号を生成するラッチユニットと、
前記第３ノードと前記第１電源線間に結合され、前記電源が前記第１電圧を前記出力ユニットに供給した時に前記出力ユニットが前記第１作動信号を出力することが可能にされる第３電流源と
を有する請求項７９に記載の出力ドライバ。
【請求項８２】
前記駆動バッファは、前記第１入力信号、前記第１電圧、及び、前記電源により提供される前記電圧に従って、前記２つの制御信号を出力する請求項７９に記載の出力ドライバ。
【請求項８３】
前記出力バッファは、前記第１入力信号の１つと前記ラッチユニット間、及び、もう１つの前記第１入力信号と前記ラッチユニット間に結合される第１、第２インバータチェーンを有し、各インバータチェーンバッファは、直列される２Ｎのインバータを有し、前記２Ｎのインバータの前記第１段のインバータは、前記第１電圧により作動し、前記２Ｎのインバータの中の残りのインバータは前記電源により作動する請求項８２に記載の出力ドライバ。
【請求項８４】
ビデオ信号を伝送する一体型出力ドライバであって、
第１モードで第１入力信号に従って一対の出力信号線により第１差動信号を第１外部入力ユニットに出力し、第１電圧と第１ノードとの間に接続される第１電流源と、第１入力信号に従って前記第１差動信号を生成し２つの電源端子を有する第１差動ユニットと、前記第１ノードと前記第１作動ユニットとの間に結合され前記２つの出力端子の電位を第２電圧以下に固定する第１クランプ装置とを有する第１出力ドライバと、
第２モードで第２入力信号に従って前記一対の出力信号線により第２差動信号を第２外部入力ユニットに出力する第２出力ドライバと
を有する一体型出力ドライバ。
【請求項８５】
前記第１出力ドライバは、更に、前記第１差動ユニットと第３電圧間に結合される第２電流源を有する請求項８４に記載の一体型出力ドライバ。
【請求項８６】
前記第２出力ドライバは、
第２入力信号に従って前記第２差動信号を生成し、２つの電源端子を有する第２差動ユニットと、
前記一対の出力信号線と前記第２差動ユニット間に結合され、前記２つの出力端子の電位を前記第２電圧以下に固定する第２クランプ装置と
を有する請求項８５に記載の一体型出力ドライバ。
【請求項８７】
前記第２出力ドライバは、更に、前記第２差動ユニットと前記第３電圧間に結合される第３電流源を有する請求項８６に記載の一体型出力ドライバ。
【請求項８８】
前記第１出力ドライバは、ＬＶＤＳドライバである請求項８４に記載の一体型出力ドライバ。
【請求項８９】
前記第２出力ドライバは、ＴＭＤＳドライバである請求項８４に記載の一体型出力ドライバ。
【請求項９０】
前記第１クランプ装置は、
前記第１ノードと前記２つの電源端子の一方との間に接続され、第１電圧に接続された制御端子と第４電圧に結合された基板とを有する第１ＮＭＯＳトランジスタと、
前記第１ノードと前記２つの電源端子の他方との間に接続され、第１電圧に接続された制御端子と前記第４電圧に結合された基板とを有する第２ＮＭＯＳトランジスタと
を有する請求項８７に記載の一体型出力ドライバ。
【請求項９１】
前記第２クランプ装置は、
前記出力信号線の一方と前記出力端子の一方との間に接続される第３ＮＭＯＳトランジスタと、
前記出力信号線の他方と前記出力端子の他方との間に接続される第４ＮＭＯＳトランジスタとを有し、前記第３及び第４ＮＭＯＳトランジスタの制御端子が、前記第２電圧に接続されている
請求項８５に記載の一体型出力ドライバ。
【請求項９２】
前記第１電圧は前記第２電圧より大きく、前記第２電圧は前記第３電圧より大きい、請求項９０に記載の一体型出力ドライバ。
【請求項９３】
前記第４電圧は実質的に前記第１電圧と前記第２電圧との差分に等しく、前記第３電圧は接地されている請求項９２に記載の一体型出力ドライバ。
【請求項９４】
前記第１作動ユニットは、
前記電源端子の一方に供され前記第１ＮＭＯＳトランジスタに接続される第１端子を有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタに接続される第５ＮＭＯＳトランジスタであって、前記第１ＰＭＯＳトランジスタの制御端子と前記第５ＮＭＯＳトランジスタとが前記第１入力信号の一方に接続され、前記第１ＰＭＯＳトランジスタの第２端子と前記第５ＮＭＯＳトランジスタの第１端子とが前記出力信号線の一方に接続されている前記第５ＮＭＯＳトランジスタと、
前記電源端子の他方に供され前記第２ＮＭＯＳトランジスタに接続される第１端子を有する第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタに接続される第６ＮＭＯＳトランジスタであって、前記第２ＰＭＯＳトランジスタの制御端子と前記第６ＮＭＯＳトランジスタとが前記第１入力信号の他方に接続され、前記第２ＰＭＯＳトランジスタの第２端子と前記第６ＮＭＯＳトランジスタの第１端子とが前記出力信号線の他方に接続されている前記第６ＮＭＯＳトランジスタと、
を有する請求項９１に記載の一体型出力ドライバ。
【請求項９５】
前記第２作動ユニットは、
前記出力端子の一方に供され前記第３ＮＭＯＳトランジスタに接続される第１端子と、前記第２入力信号の一方に接続される制御端子とを有する第７ＮＭＯＳトランジスタと、
前記出力端子の他方に供され前記第４ＮＭＯＳトランジスタに接続される第１端子と、前記第２入力信号の他方に接続される制御端子とを有する第８ＮＭＯＳトランジスタと
を有し、
前記第７及び第８ＮＭＯＳトランジスタの第２端子は、第３電流源に接続されている
請求項９１に記載の一体型出力ドライバ。
【請求項９６】
ビデオ信号を伝送する一体型出力ドライバであって、
第１モードで第１入力信号に従って一対の出力信号線により第１差動信号を第１外部入力ユニットに出力し、第１入力信号に従って前記第１差動信号を生成し２つの電源端子を有する第１差動ユニットと、前記一対の出力信号線と前記第１作動ユニットとの間に結合され前記２つの出力端子の電位を第１電圧以下に固定する第１クランプ装置とを有する第１出力ドライバと、
第２モードで第２入力信号に従って前記一対の出力信号線により第２差動信号を第２外部入力ユニットに出力する第２出力ドライバと
を有する一体型出力ドライバ。
【請求項９７】
前記第１出力ドライバは、更に、前記第１差動ユニットと第２電圧間に結合される第１電流源を有する請求項９６に記載の一体型出力ドライバ。
【請求項９８】
前記第２出力ドライバは、
第３電圧と第１ノード間に結合される第２電流源と、
前記第２入力信号に従って前記第２差動信号を生成し、２つの電源端子を有する第２差動ユニットと、
前記第１ノードと前記第２差動ユニット間に結合され、前記２つの電源端子の電位を前記第１電圧以下に固定する第２クランプ装置と
を有する請求項９７に記載の一体型出力ドライバ。
【請求項９９】
前記第２出力ドライバは、更に、前記第２差動ユニットと前記第２電圧間に結合される第３電流源を有する請求項９８に記載の一体型出力ドライバ。
【請求項１００】
前記第１出力ドライバは、ＴＭＤＳドライバである請求項９６に記載の一体型出力ドライバ。
【請求項１０１】
前記第２出力ドライバは、ＬＶＤＳドライバである請求項１００に記載の一体型出力ドライバ。
【請求項１０２】
前記第１クランプ装置は、
前記出力信号線の一方と前記出力端子の一方との間に接続される第１ＮＭＯＳトランジスタと、
前記出力信号線の他方と前記出力端子の他方との間に接続される第２ＮＭＯＳトランジスタとを有し、前記第１及び第２ＮＭＯＳトランジスタの制御端子が、前記第１電圧に接続されている
請求項９７に記載の一体型出力ドライバ。
【請求項１０３】
前記第２クランプ装置は、
前記第１ノードと前記電源端子の一方との間に接続され、第３電圧に接続された制御端子と第４電圧に結合された基板とを有する第３ＮＭＯＳトランジスタと、
前記第１ノードと前記２つの電源端子の他方との間に接続され、第３電圧に接続された制御端子と前記第４電圧に結合された基板とを有する第４ＮＭＯＳトランジスタと
を有する請求項１０２に記載の一体型出力ドライバ。
【請求項１０４】
前記第３電圧は前記第１電圧より大きく、前記第１電圧は前記第２電圧より大きい、請求項１０３に記載の一体型出力ドライバ。
【請求項１０５】
前記第４電圧は実質的に前記第３電圧と前記第１電圧との差分に等しく、前記第２電圧は接地されている請求項１０４に記載の一体型出力ドライバ。
【請求項１０６】
前記第１作動ユニットは、
前記出力端子の一方に供され前記第１トランジスタに接続される第１端子と、前記第１入力信号線の一方に接続される制御端子とを有する第５ＮＭＯＳトランジスタと、
前記出力端子の他方に供され前記第２トランジスタに接続される第１端子と、前記第１入力信号線の他方に接続される制御端子とを有する第６ＮＭＯＳトランジスタと
を有し、
前記第５及び第６ＮＭＯＳトランジスタの第２端子は、前記第１電流源に接続される請求項１０４に記載の一体型出力ドライバ。
【請求項１０７】
前記第２作動ユニットは、
前記電源端子の一方に供され前記第３ＮＭＯＳトランジスタに接続される第１端子を有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタに接続される第７ＮＭＯＳトランジスタであって、前記第１ＰＭＯＳトランジスタ及び前記第７ＮＭＯＳトランジスタの制御端子は、第２入力信号の一方に接続され、前記第１ＰＭＯＳトランジスタの第２端子及び前記第７ＮＭＯＳトランジスタの第１端子は、出力信号線の一方に接続される第７ＮＭＯＳトランジスタと、
前記電源端子の他方に供され前記第４ＮＭＯＳトランジスタに接続される第１端子を有する第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタに接続される第８ＮＭＯＳトランジスタであって、前記第２ＰＭＯＳトランジスタ及び前記第８ＮＭＯＳトランジスタの制御端子は、第２入力信号の他方に接続され、前記第２ＰＭＯＳトランジスタの第２端子及び前記第８ＮＭＯＳトランジスタの第１端子は、出力信号線の他方に接続される第８ＮＭＯＳトランジスタと
を有する請求項１０３に記載の一体型出力ドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送器に関するものであって、特に、低圧差動信号（ＬＶＤＳ）と遷移最小化差動信号（ＴＭＤＳ）を伝送することができる一体型伝送器に関するものである。
【背景技術】
【０００２】
低圧差動信号（ＬＶＤＳ）は多くのノート型パソコン製造者に使用される、高速で、低電源損耗のインターフェースであり、CPUとLCD間で直接式のデジタル接続を構築する。それは高い伝送速度を提供し、僅かな電力だけでよく、ノイズレベルが低い。ＬＶＤＳ技術は、短いケーブルランに最適で、ＬＶＤＳ技術はデスクトップモニター伝送にも試みられるが最適な効果が得られない。
【０００３】
図１Ａは公知のＬＶＤＳ伝送器を示す。ＬＶＤＳ伝送器１０はデータ（ＲＥＤ、ＧＲＥＥＮ、ＢＬＵＥ、ＨＳＹＮＣ、及び、ＤＥ）をデータストリームに転換し、出力ドライバ１４１により、信号線を経て、対応する受信器に出力される。図１Ｂは出力ドライバ１４１と受信器１８の対応する入力ユニット１８２を示す図である。図で示されるように、ＬＶＤＳ出力ドライバ１４１は電流モードラインドライバで、電流ステアリングにより受信器１８中の入力ユニット１８２で差動電圧を生成する。例えば、スイッチＡをオン、スイッチＢをオフにすることにより、電流Ｉｒｅｆは、信号線１９、約１００オームのターミナルインピーダンス２ＲＴ、及び、信号ライン／１９を経て、接地に流れ、逆も同じである。
【０００４】
遷移最小化差動信号（ＴＭＤＳ）はデジタルデータをディスプレイに伝送するのに用いられる電気標準である。信号は最適化されて、電磁妨害（ＥＭＩ）を減少させて、信号伝送が快速、且つ、正確度を増す。ＴＭＤＳの差動回路は、相補、且つ、振幅に制限を受ける信号を１組のねじれワイヤ上に伝送し、高価な同軸ケーブルが不要である。ＴＭＤＳ伝送器は符号化し、且つ、ＴＭＤＳリンク上でデータストリームを受信器に伝送する。ビデオと同期化情報は順番に並べられて、３組のねじれワイヤ上で伝送され、タイミング制御のクロック信号はもう１組のねじれワイヤにより伝送される。
【０００５】
図２Ａは公知のＴＭＤＳ伝送器を示す図である。ＴＭＤＳ伝送器２０はビデオと同期化情報（Ｒ，Ｇ，Ｂ，ＨＳＹＮＣ，ＶＳＹＮＣ，及び、ＤＥ）をデータストリームに転換し、出力ドライバ１４２により信号線を経て対応する受信器に出力する。図２Ｂは出力ドライバ１４２と受信器１８’の対応する入力ユニット１８４を示す図である。
【０００６】
図２Ｂで示されるように、ＴＭＤＳ出力ドライバ１４２は電流モードラインドライバで、スイッチＤ及び／Ｄを制御することにより、信号ライン１９１及び／１９１上で差動信号を生成する。例えば、スイッチＤがオンの時、信号ライン１９１上の電流Ｉｄｒは、約５０オームのターミナルインピーダンスＲＴにより、受信器１８’中の入力ユニット１８４のノードＮ１上の電圧を低くする。この時、運ばれる電流がないもう一つの信号ライン／１９１は、ＡＶＣＣ  （３．３Ｖ）のレベルで維持し、よって、一つの差動電圧振幅が得られる。
【０００７】
現在、ＬＶＤＳ信号、及び、ＴＭＤＳ信号を伝送するＬＶＤＳ伝送器とＴＭＤＳ伝送器は、それぞれ、異なるチップ上に設置されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ＬＶＤＳ信号、及び、ＴＭＤＳ信号を伝送することができる伝送器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の実施形態は、ＬＶＤＳ信号とＴＭＤＳ信号を伝送することができる一体型伝送器を提供し、第１データを受信する１組の入力端子と、入力端子に結合し、複数の第１ドライバを有し、各第１ドライバが一対の第１信号線により、第１差動信号を、第１信号線間に結合される第１抵抗を有する第１外部入力ユニットに伝送する第１伝送ユニットと、入力端子に結合し、複数の第２ドライバを有し、各第２ドライバが一対の第２信号線により、第２差動信号を、第２外部ユニットの電源線と第２信号線の一方との間に結合される複数の第２抵抗を有する第２外部入力ユニットに伝送する第２伝送ユニットと、モード選択信号に従って、第１信号線により、第１伝送ユニットが、入力端子上の第１データを第１外部入力ユニットに伝送できるようにするか、或いは、第２信号線により、第２伝送ユニットが、入力端子上の第１データを第２外部入力ユニットに伝送できるようにするスイッチングコントローラーとを有する。
【００１０】
本発明の実施形態は、ＬＶＤＳ信号とＴＭＤＳ信号を伝送することができるもう一つの一体型伝送器を提供し、第１データを受信する１組の入力端子と、入力端子に結合し、複数の第１ドライバを有し、各第１ドライバが一対の第１信号線により、第１差動信号を、第１外部入力ユニットに伝送し、第１ドライバの信号線は１組の共有出力信号線に結合され、第１外部入力ユニットは、信号線間に結合される第１抵抗を有する第１伝送ユニットと、入力端子に結合し、複数の第２ドライバを有し、各第２ドライバが一対の第２信号線により、第２差動信号を、第２外部入力ユニットに伝送し、第２ドライバの信号線は共有出力信号線に結合され、第２外部入力ユニットは、第２外部入力ユニットの電源線と第１信号線の一方との間に結合される第２抵抗を有する第２伝送ユニットと、モード選択信号により、第１伝送ユニットが、入力端子上の第１データを伝送できるようにするか、或いは、第２伝送ユニット、入力端子上の第１データを伝送できるようにするスイッチングコントローラーとを有する。
【発明を実施するための最良の形態】
【００１１】
第１実施形態
図３Ａは、本発明のＬＶＤＳとＴＭＤＳ信号の伝送が可能な一体型伝送器の第１実施形態を示す図である。図で示されるように、一体型伝送器１００は１組の入力端子５１、第１伝送ユニット１１０、第２伝送ユニット１２０、スイッチングコントローラー１３０、クロックバッファ１４０、及び、位相ロックループ（ＰＬＬ）１５０を有する。入力端子５１はビデオと同期情報（ＲＥＤ１、ＧＲＥＥＮ１、ＢＬＵＥ１、ＨＳＹＮＣ１、ＶＳＹＮＣ１、及び、ＤＥ１）を有する第１データを受信する。
【００１２】
本実施形態中、第１伝送ユニット１１０は、図１Ａと図１Ｂで示されるＬＶＤＳ伝送器である。第１伝送ユニット１１０は入力端子５１に結合され、第１信号線ＹＴＸ０＋〜ＹＴＸ３＋、ＹＴＸ０−〜ＹＴＸ３−、ＹＴＣＬＫ＋及びＹＴＣＬＫ−により、第１データを対応する受信器（図示しない）に伝送する。第１伝送器１１０は入力端子５１に結合される第１シリアライザ１１２を有し、並列データを直列のデータストリームに転換し、駆動ユニット１１４は第１シリアライザ１１２に結合され、直列データストリームを対応する受信器に伝送する。駆動ユニット１１４は、複数の第１ドライバＤ１〜Ｄ５を有し、例えば、ＬＶＤＳドライバである。各第１ドライバＤ１〜Ｄ５は一対の第１信号線により、第１差動信号を、対応する受信器の第１外部入力ユニットに送出する。対応する受信器中の各第１外部入力ユニットは、第１信号線間に結合される第１抵抗を有する。例えば、ドライバＤ１は、一対の信号線ＹＴＸ０＋、及び、 ＹＴＸ０−により、差動信号を、外部受信器中の対応する入力ユニットに連続送信し、以下同様である。
【００１３】
本実施形態中、第２伝送ユニット１２０は図２Ａと図２Ｂで示されるＴＭＤＳ伝送器である。第２伝送ユニット１２０は入力端子５１に結合され、第２信号線ＺＴＸ０＋〜ＺＴＸ２＋、ＺＴＸ０−〜ＺＴＸ２−、ＺＴＣＬＫ＋及びＺＴＣＬＫ−により、第１データを対応する受信器（図示しない）に伝送する。第２伝送器１２０は、エンコードユニット１２２、第２シリアライザ１２４、及び、駆動ユニット１２６を有する。エンコードユニット１２２は入力端子５１に結合され、第１データを第２データにエンコード化する。本実施形態において、エンコードユニット１２２は、三つのエンコーダを有する８ビット／１０ビットのエンコードユニットで、第１データを第２データにエンコード化する。８ビット／１０ビットのエンコードユニットにおいて、８ビットのデータは１０ビットのデータにエンコード化される。第２シリアライザ１２４は、エンコードユニット１２２に結合され、並列データを直列のデータストリームに転換し、駆動ユニット１２６は第２シリアライザ１２４からの直列データストリームを対応する受信器に伝送する。
【００１４】
駆動ユニット１２６は複数の第２ドライバＤ６〜Ｄ９を有し、例えば、ＴＭＤＳドライバである。各第１ドライバＤ６〜Ｄ９は一対の第２信号線により、第２差動信号を、対応する受信器の第２外部入力ユニットに送出する。対応する受信器中の各第２外部入力ユニットはどれも皆複数の第２抵抗を有し、且つ、各第２抵抗は第２信号線の一方と第２外部入力ユニットの電源線の間に結合される。例えば、第２ドライバＤ６は信号線ＺＴＸ０＋及びＺＴＸ０−により、差動信号を、外部受信器中の対応する入力ユニットに連続送出し、以下同様である。
【００１５】
スイッチングコントローラー１３０は、第１伝送ユニット１１０、第２伝送ユニット１２０、クロックバッファ１４０、及び、ＰＬＬ１５０に結合される。スイッチングコントローラー１３０は、モード選択信号ＭＯＤＳＥＬとパワーダウン選択信号ＰＤに従って、異なる操作モード下で、第１伝送ユニット１１０、第２伝送ユニット１２０、クロックバッファ１４０、及び、ＰＬＬ１５０を有効、或いは、無効にする。クロックバッファ１４０は、入力クロックＣＬＫＳＥＬ、モード選択信号ＭＯＤＳＥＬとスイッチングコントローラー１３０に結合され、内部クロック信号ＣＬＫ１〜ＣＬＫ３を、第１伝送ユニット１１０、第２伝送ユニット１２０、及び、ＰＬＬ１５０に生成する。
【００１６】
ＰＬＬ１５０は第３クロック信号ＣＬＫ３、及び、モード選択信号ＭＯＤＳＥＬに結合され、ＬＶＤＳモードで、第１組の出力クック信号ＰＣＬＫ１を第１伝送ユニット１１０に生成し、ＴＭＤＳモードで、第２組の出力クロック信号ＰＣＬＫ２を第２伝送ユニット１２０に生成する。
【００１７】
図４で示されるように、ＰＬＬ１５０は位相周波数検出器（ＰＦＤ）１５１、電荷ポンプ１５３、ローパスフィルター１５５、二環電圧制御発振器（ＶＣＯ）１５７、及び、位相バッファ１５９を有する。
【００１８】
ＰＦＤ１５１はクロックバッファ１４０に結合され、第３クロック信号ＣＬＫ３とフィードバッククロック信号Ｐｒｅｆを比較し、それらの間の位相／周波数差に比例するエラー信号Ｓｆｃを生成する。エラー信号Ｓｆｃは電荷ポンプ１５３に出力される。電荷ポンプ１５３はＰＦＤ１５１からのエラー信号Ｓｆｃに結合されて、ローパスフィルター１５５により、充電制御信号ＶＣＯ＿ＩＮを生成する。一般に、電荷ポンプ１５３はＰＦＤ１５１からのエラー信号Ｓｆｃにより充放電され、電流信号を出力し、フィルター１５５は電荷ポンプ１５３に結合されて、電流信号を充電制御信号ＶＣＯ＿ＩＮに転換する。
【００１９】
二環式ＶＣＯ１５７は充電制御信号ＶＣＯ＿ＩＮとモード選択信号ＭＯＤＳＥＬに結合されて、ＬＶＤＳモードで、第１組の出力クロック信号ＰＣＬＫ１を生成し、ＴＭＤＳモードで、第２組の出力クロック信号を生成する。選択的な位相バッファ１５９は二環式ＶＣＯ１５７に結合され、二環式ＶＣＯ１５７からの第１組クロック信号ＰＣＬＫ１、或いは、第２組クロック信号ＰＣＬＫ２を保存する。本発明の実施形態中、第１クロック信号ＰＣＬＫ１の一方は、ＬＶＤＳモードの時、位相周波数検出器（ＰＦＤ）１５１に出力されて、フィードバッククロック信号Ｐｒｅｆとなる。ＴＭＤＳモードの時、第２クロック信号ＰＣＬＫ２の一方は、位相周波数検出器（ＰＦＤ）１５１に出力されて、フィードバッククロック信号Ｐｒｅｆとなる。
【００２０】
図５は本発明の実施形態によるＰＬＬ１５０中の二環式圧力制御発振器１５７を示す図である。図５で示されるように、二環式ＶＣＯ１５７は電圧―電流コンバータ１５７１、第１環状発振モジュール１５７３、第二環状発振モジュール１５７５、及び、スイッチ１５７７を有する。
【００２１】
コンバータ１５７１は電荷ポンプ１５３とローパスフィルター１５５に結合されて、充電制御信号を電流制御信号Ｓｉｃに転換する。第１環状発振モジュール１５７３は、ＬＶＤＳモードで、電流制御信号Ｓｉｃとモード選択信号ＭＯＤＳＥＬに従って、第１出力クロック信号ＰＣＬＫ１を生成する。本発明の実施形態において、第１環状発振モジュール１５７３は７ステージの環状発振器で、環状に接続された７つの遅延セルを有する。ＬＶＤＳモードの時、第１環状発振モジュール１５７３は有効で、異なる位相の１４個のクロック信号を生成して、第１伝送ユニット１１０中の第１シリアライザ１１２に供給する第１組の出力クロック信号ＰＣＬＫ１となる。
【００２２】
第二環状発振モジュール１５７５はＴＭＤＳモードの時、電流制御信号Ｓｉｃとモード選択信号ＭＯＤＳＥＬに従って、第２組出力クロック信号ＰＣＬＫ２を生成する。本発明の実施形態において、第二環状発振モジュール１５７５は５ステージの環状発振器で、環状に接続された５個の遅延セルを有する。ＴＭＤＳモードの時、第二環状発振モジュール１５７５は有効で、異なる位相の１０個のクロック信号を生成して、第２伝送ユニット１２０中の第２シリアライザ１２４に提供する第２組出力クロック信号ＰＣＬＫ２となる。スイッチ１５７７は第１、第二環状発振モジュール１５７３、１５７５に結合し、モード選択信号ＭＯＤＳＥＬに従って、ＬＶＤＳモードの時、第１組出力クロック信号ＰＣＬＫ１を出力し、ＴＭＤＳモードの時、第２組出力クロック信号PLCK２を出力する。
【００２３】
図３Ａは本発明の実施形態中の一体型伝送器１００の操作を示す。
【００２４】
ＬＶＤＳモード（第１モード）の時、モード選択信号ＭＯＤＳＥＬとパワーダウン選択信号ＰＤはそれぞれＨＩＧＨとＬＯＷで、スイッチングコントローラー１３０は、第２伝送ユニット１２０を無効にし、第１伝送ユニット１１０を有効にして、第１入力端子５１上の第１データを対応する外部受信器に伝送する。クロックバッファ１４０は、入力クロックＣＬＫＩＮ、及び、モード選択信号ＭＯＤＳＥＬに従って、第１クロック信号ＣＬＫ１、及び、第３クロック信号ＣＬＫ３を、それぞれ、第１伝送ユニット１１０、及び、ＰＬＬ１５０に提供する。ＰＬＬ１５０は、第３クロック信号ＣＬＫ３、及び、モード選択信号ＭＯＤＳＥＬに従って、第１出力クロック信号ＰＣＬＫ１を第１伝送ユニット１１０に生成する。
【００２５】
第１シリアライザ１１２は、入力端子５１上の第１データ、及び、第１出力クロックＰＣＬＫ１を直列データストリームに転換し、駆動ユニット１１４は信号線ＹＴＸ０＋〜ＹＴＸ３＋、ＹＴＸ０−〜ＹＴＸ３−、ＹＴＣＬＫ＋、及び、ＹＴＣＬＫ−により、直列データストリームを対応する外部受信器に伝送する。このモード中、モード選択信号ＭＯＤＳＥＬ、及び、パワーダウン選択信号ＰＤに従って、第２伝送ユニット１２０の第２クロック信号ＣＬＫ２、及び、第２出力クロック信号ＰＣＬＫ２は無効で、第２伝送ユニット１２０中のエンコードユニット１２２、第２シリアライザ１２４、及び、駆動ユニット１２６は無効になる。
【００２６】
ＴＭＤＳモード（第２モード）の時、モード選択信号ＭＯＤＳＥＬとパワーダウン選択信号ＰＤは皆ＬＯＷで、スイッチングコントローラー１３０は第１伝送ユニット１１０を無効にし、第２伝送ユニット１２０を有効にして、第１入力端子５１上の第１データを対応する外部の受信器に伝送する。クロックバッファ１４０は入力クロックＣＬＫＩＮ、及び、モード選択信号ＭＯＤＳＥＬに従って、第２クロック信号ＣＬＫ２、及び、第３クロック信号ＣＬＫ３を、それぞれ、第２伝送ユニット１２０、及び、ＰＬＬ１５０に提供する。ＰＬＬ１５０は、第３クロック信号ＣＬＫ３、及び、モード選択信号ＭＯＤＳＥＬに従って、第２出力クロック信号ＰＣＬＫ２を第２伝送ユニット１２０に生成する。エンコードユニット１２２は、入力端子５１上の第１データを第２データにエンコード化し、第２シリアライザ１２４は第２データ、及び、第２出力クロック信号ＰＣＬＫ２を直列データストリームに転換し、その後、駆動ユニット１２６は第２信号線ＺＴＸ０＋〜ＺＴＸ２＋、ＺＴＸ０−〜ＺＴＸ２−、ＺＴＣＬＫ＋及びＺＴＣＬＫ−により、直列データストリームを対応する外部の受信器に伝送する。このモード中、モード選択信号ＭＯＤＳＥＬ、及び、パワーダウン選択信号ＰＤに従って、第１伝送ユニット１１０の第１クロックＣＬＫ１、及び、第１出力クロック信号ＰＣＬＫ１は無効で、第１伝送ユニット１１０中の第１シリアライザ１１２、及び、駆動ユニット１１４は無効になる。
【００２７】
パワーダウンモードの時、パワーダウン選択信号ＰＤはＨＩＧＨで、モード選択信号ＭＯＤＳＥＬの状態にかかわらず、スイッチングコントローラー１３０は第１、第２伝送ユニット１１０、及び、１２０、クロックバッファ１４０、及び、ＰＬＬ１５０をパワーダウンする。これにより、本発明の一体型伝送器はモード選択信号により、ＬＶＤＳモード時、ＬＶＤＳ信号を伝送し、ＴＭＤＳモード時、ＴＭＤＳ信号を伝送する。第１実施形態中、第１、第２伝送ユニット１１０と１２０は入力端子５１を共用する。
【００２８】
第２実施形態
図３Ｂは本発明のＬＶＤＳとＴＭＤＳ信号の伝送が可能な一体型伝送器の第２実施形態を示す。図で示されるように、一体型伝送器１１０’は、１組の入力端子５１、第１伝送ユニット１１０、第２伝送ユニット１２０、スイッチングコントローラー１３０、クロックバッファ１４０、及び、位相ロックループ（ＰＬＬ）１５０を有する。
【００２９】
一体型伝送器１１０’は、駆動ユニット１２６を除いて、図３Ａと類似し、明細書を簡潔にするため、相同の構造の説明は省略する。本実施形態中、ドライバＤ６〜Ｄ９は第１伝送ユニット中の駆動ユニット１１４に結合される信号線ＹＴＸ１＋〜ＹＴＸ３＋、ＹＴＸ１−〜ＹＴＸ３−、ＹＴＣＬＫ＋、ＹＴＣＬＫ−と結合され、図３Ａ中で示されるＺＴＸ０＋〜ＺＴＸ２＋、ＺＴＸ０−〜ＺＴＸ２−、ＺＴＣＬＫ＋、ＺＴＣＬＫ−ではない。実施形態中、第１、第２伝送ユニット１１０、１２０は入力端子５１と出力端子を共用し、例えば、信号線ＴＸ１＋〜ＹＴＸ３＋、ＹＴＸ１−〜ＹＴＸ３−、ＹＴＣＬＫ＋、ＹＴＣＬＫ−である。
【００３０】
ＬＶＤＳモード（第１モード）時、モード選択信号ＭＯＤＳＥＬとパワーダウン信号ＰＤはそれぞれＨＩＧＨとＬＯＷで、スイッチングコントローラー１３０は第２伝送ユニット１２０を無効にし、第１伝送ユニット１１０を有効にして、第１入力端子５１上の第１データを対応する外部の受信器に伝送する。クロックバッファ１４０は入力クロックＣＬＫＩＮ、及び、モード選択信号ＭＯＤＳＥＬに従って、第１、第３クロック信号ＣＬＫ１、ＣＬＫ３を生成し、それぞれ、第１伝送ユニット１１０、及び、ＰＬＬ１５０に提供する。ＰＬＬ１５０は第３クロック信号ＣＬＫ３、及び、モード選択信号ＭＯＤＳＥＬに従って、第１出力クロック信号ＰＣＬＫ１を第１伝送ユニット１１０に生成する。
【００３１】
第１シリアライザ１１２は入力端子５１上の第１データ、及び、第１出力クロックＰＣＬＫ１を直列データストリームに転換し、駆動ユニット１１４は、ＹＴＸ０＋〜ＹＴＸ３＋、ＹＴＸ０−〜ＹＴＸ３−、ＹＴＣＬＫ＋、及び、ＹＴＣＬＫ−により、直列データストリームを対応する外部の受信器に伝送する。このモード中、モード選択信号ＭＯＤＳＥＬ、及び、パワーダウン選択信号ＰＤに従って、第２伝送ユニット１２０の第２クロック信号ＣＬＫ２、及び、第２出力クロック信号ＰＣＬＫ２は無効で、第２伝送ユニット１２０中のエンコードユニット１２２、第２シリアライザ１２４、及び、駆動ユニット１２６は無効になる。
【００３２】
ＴＭＤＳモード（第２モード）時、モード選択信号ＭＯＤＳＥＬとパワーダウン選択信号ＰＤは皆ＬＯＷで、スイッチングコントローラー１３０は第１伝送ユニット１１０を無効にし、第２伝送ユニット１２０を有効にして、第１入力端子５１上の第１データを対応する外部の受信器（図示しない）に伝送する。クロックバッファ１４０は、入力クロックＣＬＫＩＮ、及び、モード選択信号ＭＯＤＳＥＬに従って、第２クロック信号ＣＬＫ２、及び、第３クロック信号ＣＬＫ３を、それぞれ、第２伝送ユニット１２０、及び、ＰＬＬ１５０に提供する。ＰＬＬ１５０は第３クロック信号ＣＬＫ３、及び、モード選択信号ＭＯＤＳＥＬに従って、第２出力クロック信号ＰＣＬＫ２を第２伝送ユニット１２０に生成する。エンコードユニット１２２は入力端子５１上の第１データを第２データにエンコード化し、第２シリアライザ１２４は第２データ、及び、第２出力クロック信号ＰＣＬＫ２を直列データストリームに転換し、その後、駆動ユニット１２６は第１信号線ＹＴＸ１＋〜ＹＴＸ３＋、ＹＴＸ１−〜ＹＴＸ３−、ＹＴＣＬＫ＋、及び、ＹＴＣＬＫ−により、直列データストリームを対応する外部の受信器に伝送する。このモード中、モード選択信号ＭＯＤＳＥＬ、及び、パワーダウン選択信号ＰＤに従って、第１伝送ユニット１１０の第１クロックＣＬＫ１、及び、第１出力クロック信号ＰＣＬＫ１は無効で、第１伝送ユニット１１０中の第１シリアライザ１１２、及び、駆動ユニット１１４は無効になる。
【００３３】
パワーダウンモードの時、パワーダウン選択信号ＰＤはＨＩＧＨで、モード選択信号ＭＯＤＳＥＬの状態にかかわらず、スイッチングコントローラー１３０は第１、第２伝送ユニット１１０、及び、１２０、クロックバッファ１４０、及び、ＰＬＬ１５０をパワーダウンする。これにより、本発明の一体型伝送器はモード選択信号により、ＬＶＤＳモード時、ＬＶＤＳ信号を伝送し、ＴＭＤＳモード時、ＴＭＤＳ信号を伝送する。
【００３４】
第３実施形態
図３Ｃは、本発明のＬＶＤＳとＴＭＤＳ信号の伝送が可能な一体型伝送器の第３実施形態を示す。図で示されるように、一体型伝送器１１０”は、１組の第１入力端子５１、第１伝送ユニット１１０、１組の第２入力端子５２、第２伝送ユニット１２０、スイッチングコントローラー１３０、クロックバッファ１４０、及び、位相ロックループ（ＰＬＬ）１５０を有する。
【００３５】
一体型伝送器１１０”は、エンコードユニット１２２と駆動ユニット１２６を除いて、図３Ａと類似し、明細書を簡潔にするため、相同の構造の説明は省略する。本実施形態中、第２入力端子５２は第２データを受信し、第２データはビデオと同期情報（ＲＥＤ２、ＧＲＥＥＮ２、ＢＬＵＥ２、ＨＳＹＮＣ２、ＶＳＹＮＣ２、及び、ＤＥ２）を含む。第２伝送ユニット１２０中のエンコードユニット１２２は入力端子５２に結合され、図３Ａ中の入力端子５１ではない。更に、駆動ユニット１２６中のドライバＤ６〜Ｄ９は第１伝送ユニット１１０中の駆動ユニット１１４に結合される信号線ＹＴＸ１＋〜ＹＴＸ３＋、ＹＴＸ１−〜ＹＴＸ３−、ＹＴＣＬＫ＋、ＹＴＣＬＫ−と結合され、図３Ａで示されるＺＴＸ０＋〜ＺＴＸ２＋、ＺＴＸ０−〜ＺＴＸ２−、ＺＴＣＬＫ＋、ＺＴＣＬＫ−ではない。本実施形態中、第１、第２伝送ユニット１１０、１２０は相同の出力端子を共用し、例えば、ＴＸ１＋〜ＹＴＸ３＋、ＹＴＸ１−〜ＹＴＸ３−、ＹＴＣＬＫ＋、ＹＴＣＬＫ−である。
【００３６】
ＬＶＤＳモード（第１モード）の時、モード選択信号ＭＯＤＳＥＬとパワーダウン選択信号ＰＤはそれぞれＨＩＧＨとＬＯＷで、スイッチングコントローラー１３０は第２伝送ユニット１２０を無効にし、第１伝送ユニット１１０を有効にして、第１入力端子５１上の第１データを対応する外部受信器に伝送する。クロックバッファ１４０は入力クロックＣＬＫＩＮ、及び、モード選択信号ＭＯＤＳＥＬに従って、第１クロック信号ＣＬＫ１、及び、第３クロック信号ＣＬＫ３を、それぞれ、第１伝送ユニット１１０、及び、ＰＬＬ１５０に提供する。ＰＬＬ１５０はクロック信号ＣＬＫ３、及び、モード選択信号ＭＯＤＳＥＬに従って、第１出力クロック信号ＰＣＬＫ１を第１伝送ユニット１１０に生成する。
【００３７】
第１シリアライザ１１２は入力端子５１上の第１データ、及び、第１出力クロックＰＣＬＫ１を直列データストリームに転換し、駆動ユニット１１４は信号線ＹＴＸ０＋〜ＹＴＸ３＋、ＹＴＸ０−〜ＹＴＸ３−、ＹＴＣＬＫ＋、及び、ＹＴＣＬＫ−により、直列データストリームを対応する外部受信器に伝送する。このモード中、モード選択信号ＭＯＤＳＥＬ、及び、パワーダウン選択信号ＰＤに従って、第２伝送ユニット１２０の第２クロック信号ＣＬＫ２、及び、第２出力クロック信号ＰＣＬＫ２は無効で、第２伝送ユニット１２０中のエンコードユニット１２２、第２シリアライザ１２４、及び、駆動ユニット１２６は無効になる。
【００３８】
ＴＭＤＳモード（第２モード）の時、モード選択信号ＭＯＤＳＥＬとパワーダウン選択信号ＰＤは皆ＬＯＷで、スイッチングコントローラー１３０は第１伝送ユニット１１０を無効にし、第２伝送ユニット１２０を有効にして、第２入力端子５２上の第２データを対応する外部の受信器（図示しない）に伝送する。クロックバッファ１４０は入力クロックＣＬＫＩＮ、及び、モード選択信号ＭＯＤＳＥＬに従って、第２クロック信号ＣＬＫ２、及び、第３クロック信号ＣＬＫ３を、それぞれ、第２伝送ユニット１２０、及び、ＰＬＬ１５０に提供する。ＰＬＬ１５０は第３クロック信号ＣＬＫ３、及び、モード選択信号ＭＯＤＳＥＬに従って、第２出力クロック信号ＰＣＬＫ２を第２伝送ユニット１２０に生成する。エンコードユニット１２２は入力端子５２上の第２データを第３データにエンコード化し、第２シリアライザ１２４は第３データ、及び、第２出力クロック信号ＰＣＬＫ２を直列データストリームに転換し、駆動ユニット１２６は第１信号線ＹＴＸ１＋〜ＹＴＸ３＋、ＹＴＸ１−〜ＹＴＸ３−、ＹＴＣＬＫ＋、及び、ＹＴＣＬＫ−により、直列データストリームを対応する外部の受信器に伝送する。このモード中、モード選択信号ＭＯＤＳＥＬ、及び、パワーダウン選択信号ＰＤに従って、第１伝送ユニット１１０の第１クロックＣＬＫ１、及び、第１出力クロック信号ＰＣＬＫ１は無効で、第１伝送ユニット１１０中の第１シリアライザ１１２、及び、駆動ユニット１１４は無効になる。
【００３９】
パワーダウンモードの時、パワーダウン選択信号ＰＤはＨＩＧＨで、モード選択信号ＭＯＤＳＥＬの状態にかかわらず、スイッチングコントローラー１３０は第１、第２伝送ユニット１１０、及び、１２０、クロックバッファ１４０、及び、ＰＬＬ１５０をパワーダウンする。これにより、本発明の一体型伝送器はモード選択信号により、ＬＶＤＳモード時、ＬＶＤＳ信号を伝送し、ＴＭＤＳモード時、ＴＭＤＳ信号を伝送する。
【００４０】
ＬＶＤＳ伝送ユニットの出力ドライバとＴＭＤＳ伝送ユニットの出力ドライバ間に多くの差異がある。例えば、ＬＶＤＳ伝送ユニット中、出力ドライバの対応する受信器中に参考電圧が不要で、一般に、ＬＶＤＳ伝送ユニットが決定する共有モード電圧Ｖｃｍは１．２５Ｖである。しかし、ＴＭＤＳ伝送ユニット中、出力ドライバに対応する受信器中に、約３．３Ｖの安定参考電圧ＡＶＣＣ  が必要で、共有モード電圧Ｖｃｍは３Ｖである。更に、ＬＶＤＳ伝送ユニット中、出力ドライバの出力差動電圧振幅は、共有モード電圧Ｖｃｍと差が２５０〜４５０ｍＶで、ＴＭＤＳ伝送ユニット中、出力ドライバの出力差動電圧の振幅は、共有モード電圧Ｖｃｍとの差が４００〜６００ｍＶである。これにより、ＬＶＤＳ伝送ユニットとＴＭＤＳ伝送ユニットが直接、出力端子を共用し、ＴＭＤＳとＬＶＤＳ出力ドライバの構造を修正しなくても、異なる共有モード電圧Ｖｃｍは不適合を生成し、この問題は以下で説明する。
【００４１】
図６は一対の出力端子を共用する公知のＬＶＤＳドライバとＴＭＤＳドライバを示す。図で示されるように、ＬＶＤＳドライバ２中の電源ＶＣＣは、一般に２．５Ｖで、外部受信器の入力ユニット１８２中の電源は、一般に、３．３Ｖである。ＴＭＤＳモードの時、ＬＶＤＳドライバ２は無効で、信号ＢＰとＢＮはどちらもＨＩＧＨ（２．５Ｖ）で、ＴＭＤＳドライバ４は有効で、これにより、信号線ＴＸＰかＴＸＮの一方は、信号ＤＮとＤＰに従って、３．３Ｖから２．７Ｖに下げられる。しかし、信号線ＴＸＮとＴＸＰ上の電圧は、ＬＶＤＳドライバ２中の電源ＶＣＣ、及び、入力端子ＢＮとＢＰ上の電圧より高い。よって、漏電流はＰＭＯＳトランジスタＴ１、及び、Ｔ３を通過し、ＬＶＤＳドライバ２の電源ＶＣＣに流れ、ＴＭＤＳドライバ４の出力差動電圧の振幅を縮小する。更に、ＭＯＳトランジスタＴ１〜Ｔ６が皆２．５Ｖの素子である場合、これらの素子は信号線ＴＸＰとＴＸＮ上の電圧によりブレークダウンを生じる。
【００４２】
漏電流の問題に対し、本発明は、出力端子を共用し、ＬＶＤＳ信号とＴＭＤＳ信号を伝送する一体型伝送器１００’と１００”の一体型の出力ドライバを提供する。図７は、本発明の第４実施形態による、出力端子を共用することにより、ＬＶＤＳ信号とＴＭＤＳ信号を伝送する一体型伝送器の一体型出力ドライバを示す。本発明の実施形態において、ＬＶＤＳモード時、第２伝送ユニットはスイッチングコントローラーにより無効にされ、第１伝送ユニットは有効で、データを対応する受信器に伝送する。例えば、第２伝送ユニット１２０の出力ドライバＤ６〜Ｄ９はスイッチングコントローラーにより生成される制御信号により無効になる。ＴＭＤＳモード時、第１伝送ユニットはスイッチングコントローラーにより無効になる。例えば、スイッチングコントローラーにより生成される制御信号により、第１伝送ユニット１１０中の出力ドライバＤ１〜Ｄ５は無効になる。
【００４３】
第４実施形態
図７で示されるように、本発明の一体型出力ドライバ２００は２つの出力ドライバ２０２、及び、２０３を有する。本発明の実施形態によると、出力ドライバ２０３は第１伝送ユニット１１０中の各出力ドライバＤ１、Ｄ２、Ｄ３、Ｄ４、或いは、Ｄ５の構造を表示し、出力ドライバ２０２は第２伝送ユニット１２０中の各出力ドライバＤ６、Ｄ７、Ｄ８、或いは、Ｄ９の構造を表示する。例えば、出力ドライバ２０２、信号線ＴＸＰ、ＴＸＮ、及び、出力ドライバ２０３は、それぞれ、図３Ｂと図３Ｃ中で示される出力ドライバＤ６、信号線ＹＴＸ１＋とＹＴＸ１−、及び、出力ドライバＤ２とみなされる。
【００４４】
出力ドライバ２０２は一対の信号線ＴＸＰとＴＸＮに結合され、ＴＭＤＳモード時、入力信号ＤＮとＤＰに従って、信号線ＴＸＰとＴＸＮにより、差動信号を対応する外部入力ユニット（図示しない）に出力する。第２伝送ユニット１２０はＴＭＤＳ伝送ユニットであるので、出力ドライバ２０２はＴＭＤＳドライバである。図で示されるように、出力ドライバ２０２はトランジスタＴ５とＴ６により構成される差動対、及び、電流源を含む。
【００４５】
出力ドライバ２０３は、ＬＶＤＳモード時、入力信号ＢＮとＢＰに従って、信号線ＴＸＰとＴＸＮにより、差動信号を対応する外部入力ユニット（図示しない）に出力する。出力ドライバ２０３は駆動バッファ２０４、出力ユニット２０６、及び、電源２０８を有する。
【００４６】
駆動バッファ２０４は、それぞれ、第１電圧Ｖ１と第１ノードＮ１に結合される第１、第２電源端子を有し、入力信号ＢＮとＢＰに従って、２つの制御信号ＳＣ１とＳＣ２を生成する。出力ユニット２０６は第１ノードＮ１と第１電源線ＧＮＤの間に結合され、制御信号ＳＣ１とＳＣ２に従って、信号線ＴＸＰとＴＸＮにより、差動信号を対応する外部入力ユニット（図示しない）に出力する。電源２０８はＬＶＤＳモードとＴＭＤＳモード時、異なる電圧を第１ノードＮ１に提供する。ＬＶＤＳモード時、電源２０８は第１電圧、例えば、２．５Ｖを、駆動バッファ２０４と出力ユニット２０６に提供する。ＴＭＤＳモード時、電源２０８は第２電圧、例えば、３．３Ｖを、駆動バッファ２０４と出力ユニット２０６に提供する。
【００４７】
ＬＶＤＳモード時、第１（ＬＶＤＳ）伝送ユニット１１０はデータを伝送し、第２（ＴＭＤＳ）伝送ユニット１２０は無効になる。これにより、第１伝送ユニット１１０中の出力ドライバＤ１〜Ｄ５は、差動信号を受信器中の外部入力ユニットに出力し、同時に、第２伝送ユニット１２０中の出力ドライバＤ６〜Ｄ９が無効になる。出力ドライバ２０２が、第２伝送ユニット１２０中のドライバＤ６〜Ｄ９を表示し、且つ、出力ドライバ２０３が第１伝送ユニット１１２中の出力ドライバＤ１〜Ｄ５を表示する時、ＬＶＤＳモード時、出力ドライバ２０２は無効になり、出力ドライバ２０３は有効である。
【００４８】
これにより、出力ドライバ２０２中、トランジスタＴ５とＴ６間のゲートは低電位にまで下げられ、電流源Ｉ１は無効になる。電源２０８はノードＮ１により電圧Ｖ１（２．５Ｖ）を駆動バッファ２０４と出力ユニット２０６に供給する。このモード下で、駆動バッファ２０４の第１、第２電源端子上の電圧はどちらもＶ１で、駆動バッファ２０４は、第１電圧Ｖ１、及び、入力信号ＢＮとＢＰに従って、２つの制御信号ＳＣ１とＳＣ２を出力する。出力ユニット２０６は制御信号ＳＣ１とＳＣ２により、差動信号を生成し、信号線ＴＸＰとＴＸＮにより、対応する外部入力ユニット中に伝送する。例えば、制御信号ＳＣ１とＳＣ２がそれぞれＬＯＷとＨＩＧＨの場合、トランジスタＴ１とＴ４は導通し、トランジスタＴ２とＴ３はオフになり、電流ＩａはトランジスタＴ１、信号線ＴＸＰを経て対応する外部入力ユニットに流れ、信号線ＴＸＮに戻り、対応する外部入力ユニットの入力端子で、差動電圧を生成する。
【００４９】
ＴＭＤＳモード時、第１（ＬＶＤＳ）伝送ユニット１１０は無効で、第２（ＴＭＤＳ）伝送ユニット１２０は有効で、データを伝送する。これにより、第２伝送ユニット１２０中の出力ドライバＤ６〜Ｄ９は差動信号を受信器中の対応する外部の入力ユニットに出力し、同時に、第１伝送ユニット１１０中の出力ドライバＤ１〜Ｄ５は無効になる。出力ドライバ２０２が第２伝送ユニット１２０中の出力ドライバＤ６〜Ｄ９を表示し、且つ、出力ドライバ２０３が第１伝送ユニット１１０中の出力ドライバＤ１〜Ｄ５を表示する時、ＴＭＤＳモード時、出力ドライバ２０３は無効になり、出力ドライバ２０２は有効である。
【００５０】
これにより、出力ドライバ２０２は入力信号ＤＮとＤＰに従って、差動信号を受信器中の対応する外部入力ユニットに出力する。例えば、入力信号ＤＰとＤＮがそれぞれＨＩＧＨとＬＯＷの場合、信号線ＴＸＮは２．７Ｖまで引き下げられ、信号線ＴＸＰは３．３Ｖに維持される。これにより、対応する外部入力ユニットの入力端子間で、差動電圧を生成する。ＴＭＤＳモード中、電源２０８は、ノードＮ１により、３．３Ｖの第２電圧Ｖ２を駆動バッファ２０４と出力ユニット２０６に提供する。このモード下、駆動バッファの両電源端子はそれぞれ２．５Ｖと３．３Ｖなので、駆動バッファ２０４は第１電圧Ｖ１、第２電圧Ｖ２、及び、入力信号ＢＮとＢＰに従って、２つの３．３Ｖの制御信号ＳＣ１とＳＣ２を出力する。出力ユニット２０６は制御信号ＳＣ１とＳＣ２により無効になり、同時に、電流源Ｉ２とＩ３も無効になる。
【００５１】
電源２０８により提供される第２電圧（ノードＮ１）と制御信号ＳＣ１とＳＣ２は３．３Ｖなので、信号線ＴＸＰとＴＸＮ上の電圧（２．７〜３．３Ｖ）により生じる漏電流が防止される。よって、ＴＭＤＳモードで、トランジスタＴ１とＴ３により、信号線ＴＸＰとＴＸＮから電源２０８への漏電流がなく、よって、出力ドライバ２０２の出力差動電圧の振幅が維持される。
【００５２】
図８は、本発明の第４実施形態中の一体型出力ドライバの第１出力ドライバ２０２を示す。図で示されるように、出力ドライバ２０２は信号線ＴＸＰとＴＸＮ、及び、電源線ＧＮＤの間に結合され、ＴＭＤＳモード時有効で、信号線ＴＸＰとＴＸＮにより、差動信号を受信器（図示しない）の外部入力ユニットに出力する。出力ドライバ２０２はトランジスタＴ５とＴ６、及び、電流源Ｉ１を有する差動対を有する。電流源Ｉ１はトランジスタＴ１４〜Ｔ１６を有し、トランジスタＴ１４のドレイン端子はバイアス電流ＣＢ３に結合され、トランジスタＴ１５の制御端子は、制御信号ＰＷ１により制御される。例えば、ＴＭＤＳモード中、信号ＤＰとＤＮがそれぞれＨＩＧＨとＬＯＷである場合、トランジスタＴ５とＴ６はそれぞれオフとオンで、信号線ＴＸＮは２．７Ｖにまで下げられ、信号線ＴＸＰは３．３Ｖに維持され、これにより、対応する外部入力ユニットの入力端子上で、差動電圧を生成する。ＬＶＤＳモード時、トランジスタＴ５とＴ６の制御端子は入力信号ＤＮとＤＰにより低電圧に下げられ、電流源Ｉ１は制御信号ＰＷＤ１により無効になる。
【００５３】
図９は、本発明の第４実施形態による一体型の出力ユニットを示す。図で示されるように、出力ドライバ２０３中の出力ユニット２０６は第１ノードＮ１と電源線ＧＮＤの間に結合され、ＬＶＤＳモード中で、駆動バッファ２０４からの制御信号に従って、信号線ＴＸＰとＴＸＮにより、差動信号を受信器（図示しない）の外部入力ユニットに出力する。出力ユニット２０６はトランジスタＴ１〜Ｔ４を有するラッチユニット、及び、電流源Ｉ２とＩ３を有する。
【００５４】
電流源Ｉ２はトランジスタＴ７〜Ｔ９を有し、ノードＮ１とノードＮ２間に結合される。トランジスタＴ７のドレインはバイアス電流ＣＢ１に結合され、且つ、電流源Ｉ２は制御信号ＰＷＤ２により制御される。ＴＭＤＳモード時、トランジスタＴ７は制御信号ＰＷＤ２により導通し、電流源Ｉ２を無効にする。
【００５５】
ラッチユニット中、トランジスタＴ１とＴ２の制御端子は制御信号ＳＣ１に結合され、且つ、トランジスタＴ３とＴ４の制御端子は制御信号ＳＣ２に結合され、ラッチユニットがＬＶＤＳモード時、信号線ＴＸＮとＴＸＰ上に差動信号を生成し、駆動バッファ２０４からの３．３Ｖの制御信号ＳＣ１とＳＣ２により無効になる。
【００５６】
電流源Ｉ３はノードＮ３と電源線ＧＮＤの間に結合され、トランジスタＴ１１〜Ｔ１３を有する。トランジスタＴ１１〜Ｔ１３の制御端子、及び、トランジスタＴ１１とＴ１２のドレイン端子はバイアス電流ＣＢ２に結合される。ＴＭＤＳモード時、トランジスタＴ１１は制御信号ＰＷＤ３によりオフになり、電流源Ｉ３を無効にする。
【００５７】
例えば、ＬＶＤＳモード中、制御信号ＳＣ１とＳＣ２がそれぞれＬＯＷとＨＩＧＨである場合、トランジスタＴ１とＴ４は導通し、トランジスタＴ２とＴ３はオフになり、電流ＩａはトランジスタＴ１、信号線ＴＸＰを経て対応する外部入力ユニットに流れ、信号線ＴＸＮに戻り、対応する外部入力ユニットの入力端子で、差動電圧を生成する。ＴＭＤＳモード時、トランジスタＴ１〜Ｔ４の制御端子は、制御信号ＳＣ１とＳＣ２により３．３Ｖに引き上げられ、且つ、電流源Ｉ２とＩ３は制御信号ＰＷＤ２とＰＷＤ３により無効になる。ノードＮ１とＮ４とＮ５上の電圧は皆３．３Ｖであるので、信号線ＴＸＰとＴＸＮ上の電圧による漏電流を防止する。よって、ＴＭＤＳモード中、信号線ＴＸＰとＴＸＮからトランジスタＴ１とＴ３を経て電源２０８に流れる漏電がないので、よって、出力ドライバ２０２の出力差動電圧の振幅を維持する。
【００５８】
図１０は本発明の実施形態による一体型出力ドライバの駆動バッファを示す図である。
【００５９】
駆動バッファ２０４は、入力信号ＢＮとＢＰを受信し、２つの制御信号ＳＣ１とＳＣ２を転換し、出力ユニット２０６のノードＮ４とＮ５に出力する。駆動バッファは第１、第２インバータチェーンＩＣＳ１とＩＣＳ２を有し、入力信号ＢＮとＢＰ、第１電源端子上の２．５Ｖの第１電圧、及び、ノードＮ１上の電圧に従って、制御信号ＳＣ１とＳＣ２をラッチユニットに出力する。ノードＮ１上の電圧は電源２０８により提供され、ＬＶＤＳモードで、電源２０８は２．５Ｖの電圧をノードに提供し、ＴＭＤＳモードで、３．３Ｖの電圧を提供する。
【００６０】
第１インバータチェーンＩＣＳ１は直列された四つのインバータＩＮＶ１〜ＩＮＶ４を有し、インバータＩＮＶ１は２．５Ｖの電圧Ｖ１により給電され、インバータＩＮＶ２〜ＩＮＶ４は電源２０８によりノードＮ１上に提供される電圧により給電される。第２インバータチェーンＩＣＳ２は直列された四つのインバータＩＮＶ５〜ＩＮＶ８を有し、インバータＩＮＶ５は２．５Ｖの電圧Ｖ１により給電され、インバータＩＮＶ６〜ＩＮＶ８は電源２０８により提供されるノードＮ１上の電圧により給電される。
【００６１】
インバータＩＮＶ１とＩＮＶ５は、入力信号ＢＮとＢＰをそれぞれ受信し、インバータＩＮＶ４とＩＮＶ８は制御信号ＳＣ１とＳＣ２を、出力ユニット２０６中のノードＮ４とＮ５にそれぞれ出力する。ＬＶＤＳモードにおいて、電圧Ｖ１とノードＮ１の電圧は共に２．５Ｖなので、２つのインバータチェーンＩＣＳ１とＩＣＳ２は入力信号ＢＮとＢＰに従って、制御信号ＳＣ１とＳＣ２を出力する。この時、制御信号ＳＣ１とＳＣ２にどちらかが２．５Ｖで、もう一つは０Ｖである。ＴＭＤＳモードで、入力信号ＢＮとＢＰは２．５Ｖに設定され、ノードＮ１の３．３Ｖの電圧により、２つのインバータチェーンＩＣＳ１とＩＣＳ２は、３．３Ｖの２つの制御信号ＳＣ１とＳＣ２を出力ユニット２０６に出力する。本発明の実施形態において、各インバータチェーンＩＣＳ１とＩＣＳ２の数は等しくなければならず、第１段のインバータＩＮＶ１とＩＮＶ５は２．５Ｖの装置で、残りのインバータＩＮＶ２〜ＩＮＶ４、及び、ＩＮＶ６〜ＩＮＶ８は３．３Ｖの装置である。
【００６２】
図１１は本発明の実施形態によるＬＶＤＳモード時の一体型ドライバからの出力波形を示す。ＬＶＤＳモード時、共有モード電圧は１．２５Ｖに固定され、且つ、出力差動電圧の振幅は３６６ｍＶに達する。図１２は本発明の実施形態によるＴＭＤＳモード時の一体型ドライバからの出力波形を示す。ＴＭＤＳモード時、共有モード電圧は３Ｖに固定され、且つ、出力差動電圧の振幅は６００ｍＶに達する。これにより、本発明の一体型伝送器はモード選択信号に従って、ＴＭＤＳモード下で、ＴＭＤＳ信号を伝送し、ＬＶＤＳモード下で、ＬＶＤＳ信号を伝送する。ＴＭＤＳモード下で、信号線ＴＸＰとＴＸＮからトランジスタＴ１とＴ３を通過し、電源２０８に流れる漏電流を防止し、出力ドライバ２０２の出力差動電圧の振幅は維持できる。
【００６３】
第５実施形態
図１３は本発明の第５実施形態による出力端子を共用することによりＬＶＤＳ信号とＴＭＤＳ信号を伝送する一体型伝送器のもう一つの一体型出力ドライバを示す図である。本発明の第５実施形態において、ＬＶＤＳモードで、第２伝送ユニットは、スイッチングコントローラーにより無効になり、第１伝送ユニットは有効で、データを対応する受信器に伝送する。例えば、第２伝送ユニット１２０の出力ドライバＤ６〜Ｄ９は、スイッチングコントローラーにより生成される制御信号により無効になる。例えば、第１伝送ユニット１１０の出力ドライバＤ１〜Ｄ５は、スイッチングコントローラーにより生成される制御信号により無効になる。
【００６４】
図１３で示されるように、一体型出力ドライバ２０００は、２つの出力ドライバ２０２０と２０３０を有する。一体型出力ドライバの第５実施形態によると、出力バッファ２０２０は、第２伝送ユニット１２０の各出力ドライバ（Ｄ６、Ｄ７、Ｄ８、或いは、Ｄ９）の構造を表示し、出力ドライバ２０３０は、第１伝送ユニット１１０の各出力ドライバ（Ｄ１、Ｄ２、Ｄ３、Ｄ４、及び、Ｄ５）の構造を表示する。例えば、出力ドライバ２０３０、信号線ＴＸＰとＴＸＮ、及び、出力ドライバ２０２０は、それぞれ、図３Ｂ、図３Ｃで示される出力ドライバＤ２、信号線ＹＴＸ１＋及びＹＴＸ−、及び、出力ドライバＤ６とみなされる。
【００６５】
出力ドライバ２０３０は、一対の信号線ＴＸＰとＴＸＮに結合され、ＬＶＤＳモードで、入力信号ＢＮとＢＰに従って、信号線ＴＸＰとＴＸＮにより、差動信号を対応する外部の入力ユニット（図示しない）に出力する。出力ドライバ２０３０は、電流源Ｉ１０とＩ２０、差動ユニット２０４０、及び、クランプ装置２０６０を有する。第２伝送ユニット１２０はＬＶＤＳ伝送ユニットであるので、出力ドライバ２０３０はＬＶＤＳドライバである。
【００６６】
出力ドライバ２０２０は、ＴＭＤＳモードで、入力信号ＤＮとＤＰに従って、信号線ＴＸＰとＴＸＮにより、差動信号を対応する外部入力ユニット（図示しない）に出力する。図１３で示されるように、出力ドライバ２０２０は、電流源Ｉ３０、差動ユニット２０５０、クランプ装置２０７０を有する。第１伝送ユニット１１０はＴＭＤＳ伝送ユニットであるので、出力ドライバ２０２０はＴＭＤＳドライバである。
【００６７】
ＬＶＤＳモードにおいて、第１（ＬＶＤＳ）伝送ユニット１１０は、データを伝送し、第２（ＴＭＤＳ）伝送ユニット１２０は無効である。よって、第１伝送ユニット１１０の出力ドライバＤ１〜Ｄ５は差動信号を受信器の対応する外部の入力ユニット２出力し、第２伝送ユニット１２０の全ドライバＤ６〜Ｄ９は無効である。出力ドライバ２０３０が出力ドライバＤ１〜Ｄ５を表示し、出力ドライバ２０２０がＤ６〜Ｄ９を表示する時、ＬＶＤＳモードで、出力ドライバ２０３０は有効で、出力ドライバ２０２０は無効になる。
【００６８】
これにより、出力ドライバ２０２０、トランジスタＴ５とＴ６のゲートは、低電位に引き下げられ、電流源Ｉ３０はＬＶＤＳモードで無効になる。出力ドライバ２０２において、出力ユニット２０４０は、入力信号ＢＮとＢＰに従って、信号線ＴＸＰとＴＸＮにより、差動信号を対応する外部の入力ユニットに生成する。例えば、制御信号ＢＮとＢＰがそれぞれＬＯＷとＨＩＧＨである場合、トランジスタＴ１とＴ４はオンになり、トランジスタＴ２とＴ３はオフになり、電流Ｉａ０はトランジスタＴ１、信号線ＴＸＰにより対応する外部の入力ユニットに流れ、信号線ＴＸＮを経て戻り、これにより、対応する外部の入力ユニットの入力端子で差動信号を生成する。
【００６９】
ＴＭＤＳモードで、第１（ＬＶＤＳ）伝送ユニット１１０は無効で、第２（ＴＭＤＳ）ユニット１２０はデータを伝送する。よって、第２伝送ユニット１２０の出力ドライバＤ６〜Ｄ９は、差動信号を受信器の対応する外部の入力ユニットに出力し、第１伝送ユニット１１０の全ドライバＤ１〜Ｄ５は無効になる。出力ドライバ２０２０は、第２伝送ユニット１２０のドライバＤ５〜Ｄ９を表示し、出力ドライバ２０３０が出力ドライバＤ１〜Ｄ５を表示する時、ＴＭＤＳモードで、出力ドライバ２０３０が無効になり、出力ドライバ２０２０は有効である。
【００７０】
よって、出力ドライバ２０２０の差動ユニット２０４０は、約２．３〜２．５Ｖの高電圧の入力信号ＢＮとＢＰに従って無効になり、ＴＭＤＳモードで、電流源Ｉ１０とＩ２０も無効になる。出力ドライバ２０２０は、入力信号ＤＮとＤＰに従って、差動信号を受信器の対応する外部の入力ユニットに出力する。例えば、信号ＤＰとＤＮがＨＩＧＨとＬＯＷである時、信号線ＴＸＮは２．７Ｖに引き下げられ、信号線ＴＸＰは３．３Ｖで維持され、これにより、対応する外部の入力ユニットの入力端子で、差動信号を生成する。
【００７１】
クランプ装置２０６０は、差動ユニット２０４０の電源端子で電圧Ｖ１０とＶ２０を所定レベル（第２電圧）以下に固定し、クランプ装置２０７０は、ＬＶＤＳモード、或いは、ＴＭＤＳモードであっても、差動ユニット２０５０の出力端子上で、電圧Ｖ３０とＶ４０を固定する。所定レベル（第２電圧）は２．５Ｖかそれ以下である。クランプ装置２０６０において、トランジスタＴ１０１とＴ１０２の制御端子が３．３Ｖの電圧ＶＣＣと１Ｖ（第４電圧）に結合される基板に結合される時、差動ユニット２０４０の電源端子の電圧Ｖ１０とＶ２０は、２．３Ｖ以下に固定される。クランプ装置２０７０において、差動ユニット２０５０の出力端子の電圧Ｖ３０とＶ４０は２．５Ｖ以下に固定される。
【００７２】
ＬＶＤＳモードで、クランプ装置２０６０は、所定レベル（トランジスタＴ１０１とＴ１０２のスレショルド電圧３．３Ｖ以下で、通常は２．３Ｖ）以下に電圧Ｖ１０とＶ２０を固定し、これにより、入力信号ＢＮ、或いは、ＢＰがゼロになる時、トランジスタＴ１とＴ３の装置のブレークダウンのリスクを回避する。
【００７３】
ＴＭＤＳモードで、出力ドライバ２０３０の第１クランプ装置２０６０が省略される場合、出力ドライバ２０２０が操作する時、ノードＮ１０の電圧レベルは３．０〜３．６Ｖ間で維持される。入力信号ＢＮとＢＰはＴＭＤＳモードで２．３Ｖであるので、トランジスタＴ１とＴ３はオンになり、ループ電流漏れがトランジスタＴ１とＴ２、及び、信号線ＴＸＮとＴＸＰ間に生じる。
【００７４】
しかし、実施形態によると、ＴＭＤＳモードの電圧Ｖ１０とＶ２０は、クランプ装置２０６０により約２．３Ｖ以下に固定され、トランジスタＴ１〜Ｔ４の制御端子上の入力信号も約２．３Ｖに設定され、トランジスタＴ１〜Ｔ４は全てオフになり、ＴＭＤＳモードで、信号線ＴＸＰとＴＸＮ上の電圧（２．７〜３．３）により生じるトランジスタＴ３とＴ４を経るループ電流漏れが防止される。よって、ＴＭＤＳモードで、信号線ＴＸＰとＴＸＮとトランジスタＴ１とＴ３間に電流漏れがなく、出力ドライバ２０２０の出力差動振幅は維持される。
【００７５】
図１４は、一体型出力ドライバ２０００の出力ドライバ２０３０を示す。図で示されるように、出力ドライバ２０３０は、ＬＶＤＳモードで、駆動バッファ２０４０からの制御信号に従って、信号線ＴＸＰとＴＸＮにより、差動信号を受信器（図示しない）の外部入力ユニットに出力する。出力ドライバ２０３０は電圧３．３Ｖと接地（第３電圧）間に結合され、２つの電流源Ｉ１０とＩ２０、差動ユニット２０４０、クランプ装置２０６０を有する。
【００７６】
電流源Ｉ１０はトランジスタＴ１０５、Ｔ１０６、Ｔ１０７、Ｔ１０８、Ｔ１１０、Ｔ１１１を有し、電流源Ｉ１０は制御信号ＰＷＤ１により制御される。ＴＭＤＳモード、或いは、パワーダウンモードで、トランジスタＴ１０５は制御信号ＰＷＤ１によりオンになり、ソース電流Ｉ１０は無効になる。トランジスタＴ１１１のドレイン端子とトランジスタＴ１１０とＴ１１１の制御端子はバイアス電流ＣＢ１に結合される。更に、トランジスタＴ１０８はトランジスタＴ１０５とＴ１１０間に結合され、電流源Ｉ１０のもう一つのクランプ装置となる。トランジスタＴ１０８は２．５Ｖの電圧に結合される制御端子を有し、トランジスタＴ１０のドレイン上の電圧Ｖ５は、ＴＭＤＳモード、或いは、ＬＶＤＳモードにかかわらず、２．５Ｖ以下に固定される。
【００７７】
差動ユニット２０４０において、トランジスタＴ１とＴ２の制御端子は入力信号ＢＮに結合され、トランジスタＴ３とＴ４の制御端子は入力信号ＢＮに結合される。差動ユニット２０４は、ＬＶＤＳモードで、入力信号ＢＮとＢＰに従って、信号線ＴＸＰとＴＸＮ上で差動信号を生成し、ＴＭＤＳモードで、約２．３〜２．５Ｖの高レベルの入力信号により無効になる。
【００７８】
クランプ装置２０６０はノードＮ１０と差動ユニット２０４０の２つの電源端子ＰＴ１とＰＴ２（トランジスタＴ１とＴ３）のドレイン間に結合され、電源端子ＰＴ１とＰＴ２上の電圧を所定レベル以下に固定する。クランプ装置２０６０は２つのトランジスタＴ１０１とＴ１０２を有し、制御端子は電圧ＶＣＣ（３．３Ｖ）に結合され、基板は１Ｖの電圧に結合される。
【００７９】
電圧Ｖ１０とＶ２０は、どのモードにかかわらず、クランプ装置２０６０により２．３Ｖ以下に固定される。所定のレベルはトランジスタＴ１０１とＴ１０２の制御端子と基板上の電圧間の電圧差である。例えば、トランジスタＴ１０１とＴ１０２の基板に結合される電圧は０．８〜１．２Ｖである。
【００８０】
電圧Ｖ１０とＶ２０が２．３Ｖ以下に固定される時、ＴＭＤＳモードで、信号線ＴＸＰとＴＸＮ上の電圧（２．７〜３．３）により生じるトランジスタＴ３、Ｔ４を経るループ電流漏れは防止される。よって、ＴＭＤＳモードで、信号線ＴＸＰとＴＸＮとトランジスタＴ１とＴ３間の漏電がなく、よって、出力ドライバ２０２０の出力差動電圧振幅は維持される。
【００８１】
電流源Ｉ２０はノードＮ２０と接地間に結合され、トランジスタＴ１０９を有し、トランジスタＴ１０９の制御端子は制御信号ＰＷＤ２により制御される。ＴＭＤＳモードで、制御信号ＰＷＤ２によりトランジスタＴ１０９はオフで、電流源Ｉ２０を無効にする。図１５は、信号線ＴＸＰとＴＸＮと接地間に結合される出力ドライバ２０２０を示す。出力ドライバ２０２０は、ＴＭＤＳモードで、信号線ＴＸＰとＴＸＮにより、受信器（図示しない）の外部の入力ユニットに差動信号を出力する。出力ドライバ２０２０は、差動ユニット２０５０、クランプ装置２０７０、及び、電流源Ｉ３０を有する。差動ユニット２０５０は、トランジスタＴ５、Ｔ６を有し、入力信号ＤＮとＤＰに従って、信号ラインＴＸＮとＴＸＰに差動信号を生成する。
【００８２】
クランプ装置２０７０は信号線ＴＸＮとＴＸＰ、及び、差動ユニット２０５０間に結合され、端子ＯＴ１とＯＴ２上の電圧を所定レベル以下に固定する。クランプ装置２０７０は２つのトランジスタＴ１０３とＴ１０４を有し、制御端子は、２．５Ｖの電圧に結合され、一般に、接地（図示しない）に結合される。所定レベルは、トランジスタＴ３とＴ４と基板の制御端子上の電圧間の差である。電圧Ｖ３０とＶ４０は、モードにかかわらず、クランプ装置２０７０により２．５Ｖ以下に固定される。
【００８３】
電流源Ｉ３０はトランジスタＴ１１２〜Ｔ１１４を有し、トランジスタＴ１１３とＴ１１４のドレイン端子とトランジスタＴ１１２とＴ１１４のゲート端子はバイアス電流ＣＢ２に結合され、トランジスタＴ１１３の制御端子は制御信号ＰＷＤ３により制御される。
【００８４】
例えば、ＴＭＤＳモードで、信号ＤＰとＤＮがＨＩＧＨとＬＯＷである場合、トランジスタＴ５とＴ６はそれぞれオフとオンになり、信号線ＴＸＮは２．７Ｖに引き下げられ、信号線ＴＸＰは３．３Ｖに維持され、これにより、対応する外部入力ユニットの入力端子に差動電圧を生成する。ＬＶＤＳモードで、トランジスタＴ５とＴ６の制御端子は、信号ＤＮとＤＰにより下に引き下げられ、電流源Ｉ３０は、制御信号ＰＷＤ３の下、トランジスタＴ１１３をオンにする。
【００８５】
図１６はＬＶＤＳモードで、一体型ドライバからの出力波形を示す。図で示されるように、差動振幅が３６６ｍＶに達し、共有電圧はＬＶＤＳモードで、１．２５Ｖに正確に制限する。図１７はＴＭＤＳモードで、一体型ドライバからの出力波形を示す。図で示されるように、差動信号は６００ｍＶに達し、共有電圧はＴＭＤＳモードで３Ｖに正確に制限する。よって、一体型伝送器は、モード選択信号により、ＬＶＤＳモードで、ＬＶＤＳ信号を伝送し、ＴＭＤＳモードでＴＭＤＳ信号を伝送する。更に、ＴＭＤＳモードで、信号線ＴＸＰとＴＸＮとトランジスタＴ１とＴ３間の漏電が防止され、よって、出力ドライバ２０３０の出力差動振幅が維持される。即ち、２つのドライバはパフォーマンスを犠牲にせずに、円滑にスイッチされる。
【００８６】
更に、トランジスタＴ１、Ｔ２、Ｔ５、Ｔ６、及びＴ１１０のドレイン上の電圧Ｖ１０〜Ｖ５０は、クランプ装置により２．５Ｖ以下に固定され、一体型出力ドライバの全装置は、２．５Ｖの装置に要求される設計ルールに適合する。よって、一体型出力ドライバの全装置は、０．１３ｕｍ工程に適用される２．５Ｖの装置で、コストダウンが達成される。
【００８７】
本発明では好ましい実施形態を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００８８】
【図１Ａ】公知のＬＶＤＳ伝送器を示す図である。
【図１Ｂ】図１Ａで示される出力ドライバと受信器中の対応する入力ユニットを示す図である。
【図２Ａ】公知のＴＭＤＳ伝送器を示す図である。
【図２Ｂ】図２Ａで示される出力ドライバと受信器中の対応する入力ユニットを示す図である。
【図３Ａ】本発明の第１実施形態による一体型伝送器を示す図である。
【図３Ｂ】本発明の第２実施形態による一体型伝送器を示す図である。
【図３Ｃ】本発明の第３実施形態による一体型伝送器を示す図である。
【図４】本発明の実施形態による位相ロックループを示す図である。
【図５】本発明の実施形態による二環式の電圧制御発振器を示す図である。
【図６】一対の出力端子を共用する公知のＬＶＤＳドライバとＴＭＤＳドライバを示す図である。
【図７】本発明の第４実施形態による一体型ドライバを示す図である。
【図８】本発明の第４実施形態による第１出力ドライバを示す図である。
【図９】本発明の第４実施形態による出力ユニットを示す図である。
【図１０】本発明の第４実施形態による駆動バッファを示す図である。
【図１１】本発明の第４実施形態による一体型ドライバのＬＶＤＳモード時の出力波形図である。
【図１２】本発明の第４実施形態による一体型ドライバのＴＭＤＳモード時の出力波形図である。
【図１３】本発明の第５実施形態による一体型ドライバを示す図である。
【図１４】本発明の第５実施形態による第１出力ドライバを示す図である。
【図１５】本発明の第５実施形態による第２出力ドライバを示す図である。
【図１６】本発明の第５実施形態による一体型出力ドライバのＬＶＤＳモード時の出力波形図である。
【図１７】本発明の第５実施形態による一体型出力ドライバのＴＭＤＳモード時の出力波形図である。
【図１Ａ】
2007509522.tif 000003
【図１Ｂ】
2007509522.tif 000004
【図２Ａ】
2007509522.tif 000005
【図２Ｂ】
2007509522.tif 000006
【図３Ａ】
2007509522.tif 000007
【図３Ｂ】
2007509522.tif 000008
【図３Ｃ】
2007509522.tif 000009
【図４】
2007509522.tif 000010
【図５】
2007509522.tif 000011
【図６】
2007509522.tif 000012
【図７】
2007509522.tif 000013
【図８】
2007509522.tif 000014
【図９】
2007509522.tif 000015
【図１０】
2007509522.tif 000016
【図１１】
2007509522.tif 000017
【図１２】
2007509522.tif 000018
【図１３】
2007509522.tif 000019
【図１４】
2007509522.tif 000020
【図１５】
2007509522.tif 000021
【図１６】
2007509522.tif 000022
【図１７】
2007509522.tif 000023
【手続補正書】
【提出日】平成18年4月18日(2006.4.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ビデオ信号を伝送する一体型伝送器であって、
第１データを受信する１組の入力端子と、
前記１組の入力端子に結合し、各々が第１作動信号を第１外部入力ユニットに一対の第１信号線を介して伝送可能な複数の第１ドライバを有し、前記第１外部入力ユニットは第１信号線間に結合される第１抵抗を有する、第１伝送ユニットと、
前記１組の入力端子に結合し、各々が第２作動信号を第２外部入力ユニットに一対の第２信号線を介して伝送可能な複数の第２ドライバを有し、前記第２外部入力ユニットは、前記第２外部入力ユニットの電源線と前記第２信号線の一方との間に各々が接続される第２抵抗を有する、第２伝送ユニットと、
モード選択信号により、前記第１伝送ユニットが、前記入力端子上の前記第１データを伝送できるようにするか、或いは、前記第２伝送ユニットが、前記入力端子上の前記第１データを伝送できるようにするスイッチングコントローラーと
を有する一体型伝送器。
【請求項２】
前記第１伝送ユニットは低圧差動信号（ＬＶＤＳ）伝送器で、前記第２伝送ユニットは遷移最小化差動信号（ＴＭＤＳ）伝送器である請求項１に記載の一体型伝送器。
【請求項３】
前記第１伝送ユニットは、ＬＶＤＳモード中、前記１組の入力端子上の前記第１データを、前記第１外部入力ユニットに伝送し、前記第２伝送ユニットは、ＴＭＤＳモード中、前記１組の入力端子上の前記第１データを、前記第２外部入力ユニットに伝送し、前記第１及び前記第２伝送ユニットはどちらもパワーダウンモード中無効になる請求項１に記載の一体型伝送器。
【請求項４】
前記第１、第２伝送ユニットに結合される位相ロックループ（ＰＬＬ）と、
入力クロック信号と前記モード選択信号に従って、第１、第２、及び、第３クロック信号を、前記第１、第２伝送ユニットと前記ＰＬＬに選択的に生成するクロックバッファと
を更に有し、
前記ＰＬＬは、前記第３クロック信号と前記モード選択信号に従って、前記ＬＶＤＳモード中、前記第１組の出力クロック信号を前記第１伝送ユニットに生成し、前記ＴＭＤＳモード中、第２組の出力クロック信号を前記第２伝送ユニットに生成する
請求項３に記載の一体型伝送器。
【請求項５】
前記スイッチングコントローラーは、前記モード選択信号とパワーダウン選択信号に従って、前記パワーダウンモードで、前記第１、第２伝送ユニット、前記ＰＬＬ、及び、前記クロックバッファを無効にする請求項３に記載の一体型伝送器。
【請求項６】
前記第１伝送ユニットは、
前記１組の入力端子に結合され、前記第１データ、前記第１クロック信号、前記第１組の出力信号を、第１データストリームに転換する第１シリアライザと、
前記複数の第１ドライバを有し、前記第１シリアライザに結合され、前記第１データストリームを前記対応する第１外部入力ユニットに伝送するＬＶＤＳ駆動ユニットと
を有する請求項４に記載の一体型伝送器。
【請求項７】
前記第２伝送ユニットは、
前記１組の入力端子に結合され、前記第２クロック信号に従って、前記第１データを第２データにエンコード化するエンコードユニットと、
前記エンコードユニットに結合され、前記第２データ、前記第２クロック信号、前記第２組の出力クロック信号を第２データストリームに転換する第２シリアライザと、
複数の第２ドライバを有し、前記第２シリアライザに結合され、前記第２データストリームを前記対応する第２外部入力ユニットに伝送するＴＭＤＳ駆動ユニットと
を有する請求項４に記載の一体型伝送器。
【請求項８】
前記ＬＶＤＳモード中、前記クロックバッファは、前記入力クロックと前記モード選択信号に従って、前記第１クロック信号を前記第１伝送ユニットに生成し、前記第３クロック信号を前記ＰＬＬに生成し、前記ＰＬＬは前記第１組の出力クロック信号を前記第１伝送ユニットに生成する請求項４に記載の一体型伝送器。
【請求項９】
前記ＴＭＤＳモード中、前記クロックバッファは、前記入力クロックと前記モード選択信号に従って、前記第２クロック信号を前記第２伝送ユニットに生成し、前記第３クロック信号を前記ＰＬＬに生成し、前記ＰＬＬは前記第２組の出力クロック信号を前記第２伝送ユニットに生成する請求項４に記載の一体型伝送器。
【請求項１０】
ビデオ信号を伝送する一体型伝送器であって、
第１データを受信する１組の入力端子と、
前記１組の入力端子に結合し、各々が第１作動信号を第１外部入力ユニットに一対の信号線を介して伝送可能な複数の第１ドライバを有し、前記第１ドライバ各々の前記一対の信号線は１組の共有出力線に接続され、前記第１外部入力ユニットは前記一対の信号線間に結合される第１抵抗を有する、第１伝送ユニットと、
前記１組の入力端子に結合し、各々が第２作動信号を第２外部入力ユニットに一対の信号線を介して伝送可能な複数の第２ドライバを有し、前記第２ドライバ各々の前記一対の信号線は１組の共有出力線に接続され、前記第２外部入力ユニットは、前記第２外部入力ユニットの電源線と前記一対の信号線の一方との間に各々が接続される２つの抵抗を有する、第２伝送ユニットと、
モード選択信号により、前記第１伝送ユニットが、前記入力端子上の前記第１データを伝送できるようにするか、或いは、前記第２伝送ユニットが、前記入力端子上の前記第１データを伝送できるようにするスイッチングコントローラーと
を有する一体型伝送器。
【請求項１１】
前記第１伝送ユニットはＬＶＤＳ伝送器で、前記第２伝送ユニットはＴＭＤＳ伝送器である請求項１０に記載の一体型伝送器。
【請求項１２】
前記第１伝送ユニットは、ＬＶＤＳモード中、前記１組の入力端子上の前記第１データを、前記第１外部入力ユニットに伝送し、前記第２伝送ユニットは、ＴＭＤＳモード中、前記１組の入力端子上の前記第１データを、前記第２外部入力ユニットに伝送し、前記第１及び前記第２伝送ユニットがどちらもパワーダウンモード中、無効になる請求項１０に記載の一体型伝送器。
【請求項１３】
前記第１、第２伝送ユニットに結合される位相ロックループ（ＰＬＬ）と、
入力クロック信号と前記モード選択信号に従って、第１、第２、及び、第３クロック信号を、前記第１、第２伝送ユニットと前記ＰＬＬに選択的に生成するクロックバッファと  を更に有し、
前記ＰＬＬは、前記第３クロック信号と前記モード選択信号に従って、前記ＬＶＤＳモード中、前記第１組の出力クロック信号を前記第１伝送ユニットに生成し、前記ＴＭＤＳモード中、第２組の出力クロック信号を前記第２伝送ユニットに生成する
請求項１２に記載の一体型伝送器。
【請求項１４】
前記スイッチングコントローラーは、前記モード選択信号とパワーダウン選択信号に従って、前記パワーダウンモードで、前記第１、第２伝送ユニット、前記ＰＬＬ、及び、前記クロックバッファを無効にする請求項１２に記載の一体型伝送器。
【請求項１５】
前記第１伝送ユニットは、
前記１組の入力端子に結合され、前記第１データ、前記第１クロック信号、前記第１組の出力信号を、第１データストリームに転換する第１シリアライザと、
前記複数の第１ドライバを有し、前記第１シリアライザに結合され、前記第１データストリームを前記対応する第１外部入力ユニットに伝送するＬＶＤＳ駆動ユニットと
を有する請求項１３に記載の一体型伝送器。
【請求項１６】
前記第２伝送ユニットは、
前記１組の入力端子に結合され、前記第２クロック信号に従って、前記第１データを第２データにエンコード化するエンコードユニットと、
前記エンコードユニットに結合され、前記第２データ、前記第２クロック信号、前記第２組の出力クロック信号を第２データストリームに転換する第２シリアライザと、
複数の第２ドライバを有し、前記第２シリアライザに結合され、前記第２データストリームを前記対応する第２外部入力ユニットに伝送するＴＭＤＳ駆動ユニットと
を有する請求項１３に記載の一体型伝送器。
【請求項１７】
前記ＬＶＤＳモード中、前記クロックバッファは、前記入力クロックと前記モード選択信号に従って、前記第１クロック信号を前記第１伝送ユニットに生成し、前記第３クロック信号を前記ＰＬＬに生成し、前記ＰＬＬは前記第１組の出力クロック信号を前記第１伝送ユニットに生成する請求項１３に記載の一体型伝送器。
【請求項１８】
前記ＴＭＤＳモード中、前記クロックバッファは、前記入力クロックと前記モード選択信号に従って、前記第２クロック信号を前記第２伝送ユニットに生成し、前記第３クロック信号を前記ＰＬＬに生成し、前記ＰＬＬは前記第２組の出力クロック信号を前記第２伝送ユニットに生成する請求項１３に記載の一体型伝送器。
【請求項１９】
ビデオ信号を伝送する一体型伝送器であって、
第１データを受信する１組の第１入力端子と、それぞれが、一対の信号線により、第１差動信号を第１外部入力ユニットに伝送する複数の第１ドライバとを有し、各第１ドライバの前記一対の信号線は１組の共有出力線に結合され、前記第１外部入力ユニットは、前記第１信号線間に結合される第１抵抗を有する第１伝送ユニットと、
第２データを受信する１組の第２入力端子と、それぞれが、一対の信号線により、第２差動信号を第２外部入力ユニットに伝送する複数の第２ドライバと
を有し、各第２ドライバの前記一対の信号線は１組の共有出力線に結合され、前記第２外部入力ユニットは、前記第２外部入力ユニットの電源線と第１信号線の一方との間に結合される第２伝送ユニットと、
モード選択信号により、前記第１伝送ユニットが、前記第１データを伝送できるようにするか、或いは、前記第２伝送ユニットが、前記第２データを伝送できるようにするスイッチングコントローラーと
を有する一体型伝送器。
【請求項２０】
前記第１伝送ユニットはＬＶＤＳ伝送器で、前記第２伝送ユニットはＴＭＤＳ伝送器である請求項１９に記載の一体型伝送器。
【請求項２１】
前記第１伝送ユニットは、ＬＶＤＳモード中、前記１組の入力端子上の前記第１データを、前記第１外部入力ユニットに伝送し、前記第２伝送ユニットは、ＴＭＤＳモード中、前記第２入力端子上の前記第２データを、前記第２外部入力ユニットに伝送し、前記第１及び前記第２伝送ユニットがどちらもパワーダウンモード中、無効になる請求項１９に記載の一体型伝送器。
【請求項２２】
前記第１、第２伝送ユニットに結合される位相ロックループ（ＰＬＬ）と、
入力クロック信号と前記モード選択信号に従って、第１、第２、及び、第３クロック信号を、前記第１、第２伝送ユニットと前記ＰＬＬに選択的に生成するクロックバッファと
を更に有し、
前記ＰＬＬは、前記第３クロック信号と前記モード選択信号に従って、前記ＬＶＤＳモード中、前記第１組の出力クロック信号を前記第１伝送ユニットに生成し、前記ＴＭＤＳモード中、第２組の出力クロック信号を前記第２伝送ユニットに生成する
請求項２１に記載の一体型伝送器。
【請求項２３】
前記スイッチングコントローラーは、前記モード選択信号とパワーダウン選択信号に従って、前記パワーダウンモードで、前記第１、第２伝送ユニット、前記ＰＬＬ、及び、前記クロックバッファを無効にする請求項２１に記載の一体型伝送器。
【請求項２４】
前記第１伝送ユニットは、
前記１組の入力端子に結合され、前記第１データ、前記第１クロック信号、前記第１組の出力信号を、第１データストリームに転換する第１シリアライザと、
前記複数の第１ドライバを有し、前記第１シリアライザに結合され、前記第１データストリームを前記対応する第１外部入力ユニットに伝送するＬＶＤＳ駆動ユニットと
を有する請求項２２に記載の一体型伝送器。
【請求項２５】
前記第２伝送ユニットは、
前記１組の入力端子に結合され、前記第２クロック信号に従って、前記第２データを第３データにエンコード化するエンコードユニットと、
前記エンコードユニットに結合され、前記第３データ、前記第２クロック信号、前記第２組の出力クロック信号を第２データストリームに転換する第２シリアライザと、
複数の第２ドライバとを有し、前記第２シリアライザに結合され、前記第２データストリームを前記対応する第２外部入力ユニットに伝送するＴＭＤＳ駆動ユニットと
を有する請求項２２に記載の一体型伝送器。
【請求項２６】
前記ＬＶＤＳモード中、前記クロックバッファは、前記入力クロック信号と前記モード選択信号に従って、前記第１クロック信号を前記第１伝送ユニットに生成し、前記第３クロック信号を前記ＰＬＬに生成し、前記ＰＬＬは前記第１組の出力クロック信号を前記第１伝送ユニットに生成する請求項２２に記載の一体型伝送器。
【請求項２７】
前記ＴＭＤＳモード中、前記クロックバッファは、前記入力クロックと前記モード選択信号に従って、前記第２クロック信号を前記第２伝送ユニットに生成し、前記第３クロック信号を前記ＰＬＬに生成し、前記ＰＬＬは前記第２組の出力クロック信号を前記第２伝送ユニットに生成する請求項２２に記載の一体型伝送器。
【請求項２８】
ビデオ信号を伝送する一体型伝送器であって、
第１データを受信する１組の第１入力端子と、それぞれが、一対の信号線により、第１差動信号を第１外部入力ユニットに伝送する複数の第１ドライバとを有し、各第１ドライバの前記一対の信号線は１組の共有出力線に結合され、前記第１外部入力ユニットは、前記第１信号線間に結合される第１抵抗を有する第１伝送ユニットと、
第２データを受信する１組の第２入力端子と、それぞれが、一対の信号線により、第２差動信号を第２外部入力ユニットに伝送する複数の第２ドライバとを有し、各第２ドライバの前記一対の信号線は１組の共有出力線に結合され、前記第２外部入力ユニットは、前記第２外部入力ユニットの電源線と第１信号線の一方との間に結合される第２伝送ユニットと、
モード選択信号により、第１モードで、第１組の出力クロック信号を前記第１伝送ユニットに生成し、第２モードで、第２組の出力クロック信号を前記第２伝送ユニットに生成し、前記モード選択信号と前記第１組及び前記第２組の出力クロック信号に従って、前記第１伝送ユニットは、前記第１モードで、前記第１データを前記第１外部入力ユニットに伝送可能であり、前記第２伝送ユニットは、前記第２モードで、前記第２データを前記第２外部入力ユニットに伝送可能である位相ロックループ（ＰＬＬ）と
を有する一体型伝送器。
【請求項２９】
前記第１伝送ユニットはＬＶＤＳ伝送器で、前記第２伝送ユニットはＴＭＤＳ伝送器である請求項２８に記載の一体型伝送器。
【請求項３０】
入力クロック信号と前記モード選択信号に従って、第１、第２、及び、第３クロック信号を、前記第１、第２伝送ユニットと前記ＰＬＬに選択的に生成し、前記ＰＬＬは、前記モード選択信号と前記第３クロック信号に従って、前記第１モードで、前記第１組の出力クロック信号を前記第１伝送ユニットに出力し、前記第２モードで、前記第２組の出力クロック信号を前記第２伝送ユニットに出力するクロックバッファと、
前記第１、第２伝送ユニット、前記ＰＬＬ、及び、前記クロックバッファに結合され、前記モード選択信号とパワーダウン選択信号に従って、前記第２モードで、前記第１伝送ユニットを無効にし、前記第１モードで、前記第２伝送ユニットを無効にし、前記パワーダウンモードで、前記第１、第２伝送ユニット、前記ＰＬＬ、及び、前記クロックバッファを無効にするスイッチングコントローラーと
を更に有する請求項２８に記載の一体型伝送器。
【請求項３１】
前記ＰＬＬは、
前記クロックバッファに結合され、前記第３クロック信号とフィードバッククロック信号を比較し、それらの間の位相／周波数差に比例するエラー信号を生成する位相周波数検出器（ＰＦＤ）と、
前記ＰＦＤに結合され、前記エラー信号に従って、充電制御信号を出力する電荷ポンプと、
前記電荷ポンプに結合され、前記モード選択信号と前記充電制御信号に従って、前記第１モードで、第１組の出力クロック信号を生成し、前記第２モードで、第２組の出力クロック信号を生成する二環電圧制御発振器（ＶＣＯ）と
を有する請求項３０に記載の一体型伝送器。
【請求項３２】
前記二環式ＶＣＯは、
前記電荷ポンプに結合され、前記充電制御信号と前記モード選択信号に従って、前記第１モードで、前記第１組の出力クロック信号を生成する第１環形ＶＣＯモジュールと、
前記充電制御信号と前記モード選択信号に従って、前記第２モードで、前記第２組の出力クロック信号を生成する第二環形ＶＣＯモジュールと
を有する請求項３１に記載の一体型伝送器。
【請求項３３】
ビデオ信号を伝送する一体型出力ドライバであって、
第１入力信号に従って、一対の信号線により、第１差動信号を第１外部入力ユニットに出力する第１出力ドライバと、
第２入力信号に従って、前記一対の信号線により、第２差動信号を第２外部入力ユニットに出力する第２出力ドライバと
を有し、
前記第２出力ドライバは、
それぞれ前記第１電圧と第１ノードに結合される第１、第２電源端子を有し、前記第２入力信号に従って、２つの制御信号を生成する駆動バッファと、
前記第１ノードと第１電源線間に結合され、前記２つの制御信号に従って、前記第２差動信号を生成する出力ユニットと、
前記第１ノードに結合され、第２電圧を提供して、前記駆動バッファと前記出力ユニットを作動させ、前記第１出力ドライバは、前記１組の信号線により、前記第１差動信号を前記第１外部入力ユニットに出力し、前記第２電圧は前記第１電圧より大きい電源と
を有する一体型出力ドライバ。
【請求項３４】
前記電源は、前記第１電圧を前記駆動バッファと前記出力ユニットに提供し、前記第２出力ドライバは、前記一対の信号線により、前記第２差動信号を前記第２外部入力ユニットに出力する請求項３３に記載の一体型出力ドライバ。
【請求項３５】
前記第１出力ドライバは、前記第２出力ドライバが無効の時、第１モードで、前記第１差動信号を出力し、前記第２出力ドライバは、前記第１出力ドライバが無効の時、第２モードで、前記第２差動信号を出力する請求項３３に記載の一体型出力ドライバ。
【請求項３６】
前記第１出力ドライバはＴＭＤＳドライバで、前記第２出力ドライバはＬＶＤＳドライバである請求項３３に記載の一体型出力ドライバ。
【請求項３７】
前記第１出力ドライバは、
前記第１入力信号に結合される２つの入力端子と前記一対の信号線に結合される２つの出力端子とを有する差動対と、
前記差動対と前記第１電源線間に結合される第１電流源と
を有する請求項３４に記載の一体型出力ドライバ。
【請求項３８】
前記第２出力ドライバは、
前記第１ノードと第２ノード間に結合される第２電流源と、
前記第２電流源と第３ノード間に結合され、前記駆動バッファからの前記２つの制御信号に従って、前記第２差動信号を生成するラッチユニットと、
前記第３ノードと前記第１電源線間に結合される第３電流源と
を有する請求項３４に記載の一体型出力ドライバ。
【請求項３９】
前記駆動バッファは、前記第２入力信号、前記第１電源端子上の前記第１電圧、及び、前記電源により提供される前記電圧に従って、前記２つの制御信号を出力する請求項３８に記載の一体型出力ドライバ。
【請求項４０】
前記駆動バッファは、前記第２入力信号の１つと前記ラッチユニット間、及び、もう１つの前記第２入力信号と前記ラッチユニット間に結合される第１、第２インバータチェーンを有し、各インバータチェーンバッファは、直列される２Ｎのインバータを有し、前記２Ｎのインバータの前記第１段のインバータは前記第１電圧により作動し、前記２Ｎのインバータの残りのインバータは前記電源により作動する請求項３９に記載の一体型出力ドライバ。
【請求項４１】
前記第１出力ドライバは、
前記信号線の１つに結合される第１端子と、第２端子と、制御端子を有する第１スイッチ装置と、
もう１つの前記信号線に結合される第１端子と、第２端子と、制御端子を有し、これらの制御端子が前記第１入力信号に結合される第２スイッチ装置と、
前記第１、第２スイッチ装置の前記第２端子と第１電源線間に結合される第１電流源と
を有する請求項３３に記載の一体型出力ドライバ。
【請求項４２】
前記電源は、前記第１電圧を前記駆動バッファと前記出力ユニットに提供し、前記第２出力ドライバは、前記１組の信号線により、前記第２作動信号を前記第２外部入力ユニットに出力する請求項４１に記載の一体型出力ドライバ。
【請求項４３】
前記第１出力ドライバはTMSドライバで、前記第２出力ドライバはＬＶＤＳドライバで、前記第１、第２出力ドライバはそれぞれ、前記第１、第２モードで有効である請求項４２に記載の一体型出力ドライバ。
【請求項４４】
前記駆動バッファは、前記第２入力信号、前記第１電源端子上の前記第１電圧、及び、前記電源により提供される前記電圧に従って、前記２つの制御信号を出力する請求項４３に記載の一体型出力ドライバ。
【請求項４５】
前記駆動バッファは、前記第２入力信号の１つと前記ラッチユニット間、及び、もう１つの前記第２入力信号と前記ラッチユニット間に結合される第１、第２インバータチェーンを有し、各インバータチェーンバッファは、直列される２Ｎのインバータを有し、前記２Ｎのインバータの前記第１段のインバータは、前記第１電圧により作動し、前記２Ｎのインバータの残りのインバータは前記電源により作動する請求項４４に記載の一体型出力ドライバ。
【請求項４６】
ビデオ信号を伝送する一体型出力ドライバであって、
第１モードで、第１入力信号に従って、一対の出力信号線により、第１差動信号を第１外部入力ユニットに出力し、第１入力信号に従って、前記第１差動信号を生成する第１差動ユニットと、前記一対の出力信号線と前記第１差動ユニット間に結合され、前記２つの出力端子の電位を第１電圧以下に固定する第１クランプ装置とを有する第１出力ドライバと、
第２モードで、第２入力信号に従って、一対の出力信号線により、第２差動信号を第２外部入力ユニットに出力する第２出力ドライバと
を有する一体型出力ドライバ。
【請求項４７】
前記第１出力ドライバは、更に、前記第１差動ユニットと第２電圧間に結合される第１電流源を有する請求項４６に記載の一体型出力ドライバ。
【請求項４８】
前記第２出力ドライバは、
第３電圧と第１ノード間に結合される第２電流源と、
前記第２入力信号に従って、前記第２差動信号を生成し、２つの電源端子を有する第２差動ユニットと、
前記第１ノードと前記第２差動ユニット間に結合され、前記２つの電源端子の電位を前記第１電圧以下に固定する第２クランプ装置と
を有する請求項４７に記載の一体型出力ドライバ。
【請求項４９】
前記第２出力ドライバは、更に、前記第２差動ユニットと前記第２電圧間に結合される第３電流源を有する請求項４７に記載の一体型出力ドライバ。
【国際調査報告】
2007509522.tif 000024
2007509522.tif 000025