(57)【要約】  ＣＭＯＳ撮像装置（３００、４００）は、分散されたフィードバックを提供するアクセス信号源を有する能動画素センサ（３０２）と、（利得及びＦＰＮ抑圧を有する）列バッファ（３０４）と、列バッファ（又は任意のアナログＰＧＡ）との間の実効伝送路が、リアクタンスとしてではなく、主として抵抗として機能するように、センサと併設されたＡ／Ｄ変換器（３１２）とを備える。この装置は、更に、アナログ利得増幅段及びデジタルプログラマブル増幅段（３１４，４０２）を備えていてもよい。
2007507980.tif 000002
【特許請求の範囲】
【請求項１】
能動画素センサと、
上記能動画素センサに接続された列バッファと、
上記列バッファとの間の伝送路が、リアクタンスとしてではなく、主として抵抗として機能するように、該能動画素センサ及び列バッファと併設されたアナログ／デジタル（Ａ／Ｄ）変換器とを備えるＣＭＯＳ撮像装置。
【請求項２】
上記列バッファ及びＡ／Ｄ変換器の間の伝送路が、リアクタンスとしてではなく、主として抵抗として機能するように、上記列バッファ及びＡ／Ｄ変換器の間に接続されたアナログプログラマブル利得増幅器を更に備える請求項１記載のＣＭＯＳ撮像装置。
【請求項３】
上記能動画素センサは、アクセス信号源、逓減リセット信号源及び電源供給源を備えることを特徴とする請求項２記載のＣＭＯＳ撮像装置。
【請求項４】
上記Ａ／Ｄ変換器は、１２ビット以上の分解能を有する高速変換器であることを特徴とする請求項３記載のＣＭＯＳ撮像装置。
【請求項５】
上記列バッファは、利得及び固定パターン雑音（ＦＰＮ）抑圧を有することを特徴とする請求項４記載のＣＭＯＳ撮像装置。
【請求項６】
上記アナログプログラマブル利得増幅器は、チューニング可能な電子帯域幅を有することを特徴とする請求項５記載のＣＭＯＳ撮像装置。
【請求項７】
能動画素センサと、
上記能動画素センサに接続され、該能動画素センサの出力を受け取る列バッファと、
上記列バッファに接続されたアナログプログラマブル利得増幅器と、
上記アナログプログラマブル利得増幅器に接続され、該アナログプログラム利得増幅器との間の伝送路が、リアクタンスとしてではなく、主として抵抗として機能するように、該能動画素センサ、列バッファ及びアナログプログラマブル利得増幅器と併設されたアナログ／デジタル（Ａ／Ｄ）変換器と、
上記Ａ／Ｄ変換器の出力に接続されたデジタルプログラマブル利得増幅器と、
上記デジタルプログラマブル利得増幅器の出力に接続されたデジタルビデオインタフェースとを備えるデジタルビデオ装置。
【請求項８】
上記能動画素センサは、アクセス信号源、逓減リセット信号源及び電源供給源を備えることを特徴とする請求項７記載のデジタルビデオ装置。
【請求項９】
上記Ａ／Ｄ変換器は、１２ビット以上の分解能を有する高速変換器であることを特徴とする請求項８記載のデジタルビデオ装置。
【請求項１０】
上記列バッファは、利得及び固定パターン雑音（ＦＰＮ）抑圧を有することを特徴とする請求項９記載のデジタルビデオ装置。
【請求項１１】
上記アナログプログラマブル利得増幅器は、チューニング可能な電子帯域幅を有することを特徴とする請求項１０記載のデジタルビデオ装置。
【発明の詳細な説明】
【関連出願】
【０００１】
本出願は、２００３年９月３０日に出願した米国仮出願番号６０／５０７，３４６号、発明の名称「固定パターン雑音を抑制したＣＭＯＳ撮像装置（CMOS IMAGING SYSTEM WITH LOW FIXED PATTERN NOISE）」に対する優先権を主張し、この文献は引用により本願に援用されるものとする。
【技術分野】
【０００２】
本発明は、包括的には、ＣＭＯＳ撮像装置に関し、特に、高解像度、低消費電力及び低雑音の高性能イメージセンサを製造するための撮像装置のオンチップによる実現に関する。
【背景技術】
【０００３】
ＣＭＯＳで実現された画像撮像装置では、イメージセンサと、駆動回路及び出力信号処理回路の電子部品を含む補助的な電子部品とを効率的に組み合わせることによって、ビデオカメラのコスト及び消費電力を削減することができる。例えば、ビデオカメラは、１つの発振器と電池で動作する単一のＣＭＯＳ集積回路として構成することができる。このようなオンチップのＣＭＯＳ撮像装置は、カメラ装置を動作させるＣＣＤベースのカメラ装置に比べて、必要とする電圧が低く、消費電力も小さい。これらの改良により、カメラサイズはより小さくなり、電池寿命はより長くなり、多くの新たな製品への適用可能性が実現した。
【０００４】
ＣＭＯＳの画像撮像素子によってもたらされる利点により、能動画素センサ（active-pixel sensor：ＡＰＳ）素子の研究が盛んになっている。オンチップのアナログ及び／又はデジタル信号処理を行う能動画素センサにより、科学的グレードのＣＣＤ装置（scientific grade CCD system）と同等又はより優れた低い時間雑音を実現することができる。一方、ＣＭＯＳ能動画素回路では、固定パターン雑音（この雑音を抑圧するために更なるカメラ回路が必要となる可能性がある）が増加し、イメージセンサの拡張性が制限され、写真フィルムに匹敵する画質を有するデジタル画像を撮像するための十分に高い解像度が実現できなくなることがある。
【０００５】
したがって、ＣＭＯＳイメージセンサの設計では、画素から始まり、最高画質のビデオストリームを生成するオンチップのデジタイザまでの全体のアーキテクチャを最適化しなければならない。多くの従来の技術では、オンチップの撮像装置の１又は少数の側面だけしか対処しておらず、全体的な挑戦は行われていない。１９８０年代後半から１９６０年後半にかけては、現代のディープサブミクロンＣＭＯＳプロセス（deep submicron CMOS processe）を用いることなく、焦点面上にＡ／Ｄ変換、利得及びオフセット補償及びイメージセンサ制御を組み込む３次元的な組立を含む様々な手法で総合的なソリューションを最適化するような研究がなされた。より近年では、ＣＣＤとＣＭＯＳを合わせた技術又は初期のＣＭＯＳ技術を用いてオンチップシステムのソリューションが設計された。
【０００６】
例えば、米国特許第６，４５６，３２６号では、比較的複雑な画素設計に、時間雑音が小さい従来の相関二重サンプリングを適用することによって、画素ベースの固定パターン雑音は抑制するが、総合的な固定パターン雑音を０．２％未満にすることはできない（第５欄、第２３行）。代替となるイメージセンサは、現在のＣＣＤに競合するには、固定パターン雑音を少なくとも一桁低くする必要がある。しかしながら、後続の列毎の信号処理又はＡ／Ｄ変換において生成される列毎の雑音を抑圧する手法は、開示されていない。更に、対象となる可視波長に対して透明である浮遊ゲートは、広く利用できないので、製造工場プロセス（foundry processes）の拡張性及び互換性は開示されていない。図２は、青色領域において、１０％未満の不十分な量子効率を示している。更に、サンプリングノードは、迷光（stray light）に起因した信号放電（signal discharge）の影響を受けやすく、この寄生効果は、捕捉された画像の品質を低下させる。
【０００７】
また、米国特許第５，４７１，５１５号は、従来のＣＭＯＳイメージセンサプロセスを用いた先導的な製造工場（leading foundries）における基準及び製造に同様に互換性を有さない時間雑音及び空間雑音を容易に低減する能動画素を教示している。広い波長域の照射光に対してフォトゲートを透明にすることは重要であるが、インジウム酸化スズ（Indium Tin Oxide：ＩＴＯ）等のゲートを支持する材料は、主流のＣＭＯＳ技術では、まだ利用することができない。また、この非互換性は、Guidashによる米国特許第６，６２４，８５０号でも教示されているが、後者は、各画素に４個のみのトランジスタを用いることによって拡張性をより高めている。
【０００８】
米国特許第５，８８０，４６０号は、画素毎の雑音及び、特に、サンプリング電源雑音により行毎に発生するカメラオンチップ雑音を抑圧する技術を開示している。ここでは、コモンモード信号を減算することにより、総合的な読出雑音を、画素設計によってのみ設定されるレベルに低減するが、後続の信号処理、すなわち画素の下流側の雑音を抑圧する手法は全く開示されていない。
【０００９】
Foxによる米国特許第６，５６６，６９７号は、ＣＭＯＳの工場製造に潜在的に互換性がある画素設計を開示しているが、この手法では、５つのトランジスタを用いるので、数メガ画素の撮像素子フォーマットを実現するためのより小さい画素ピッチへの拡張性が制限されている。また、従来のＣＭＯＳプロセス技術においてＰＩＮダイオード（pinned diode）の実現することは、低電圧動作させると、図３Ｂに示すように、ダイオードと残像を示すサンプリングノード１８との間で電荷トランスファバリアが形成されるため、問題がある。更に、高インピーダンスノード１８は、リセット雑音を発生するとともに、固定パターン雑音を生成するフィードスルーオフセットの検出に対して影響を与える。
【００１０】
オンチップの低雑音ＣＭＯＳ撮像装置は、最適な画素設計に加えて、各画素における光から生成される信号を管理するサポート回路を必要とする。米国特許第５，４７１，５１５号には、相関二重サンプリングを容易にするための各画素からの信号及びリセットレベルを処理する１つの手法が開示されている。Guidashは、米国特許第５，４７１，５１５号における下流の回路にクロック機能を統合することによって、各画素から１つのトランジスタを取り除くことによる画素の小型化を開示している。しかしながら、これらの手法も、透明なゲート技術がサポートされなければ、最良には機能しない。
【００１１】
更に、下流側では、オンチップのＣＭＯＳ撮像装置は、オンチップのデジタル化を必要とする。現在主流の手法は、Chenにより（"PASIC: A processor-A/D converter sensor integrated circuit"in Circuits and Systems, 1990, IEEE International Symposium on, 1-3 May 19 pp 1705-1708 vol. 3）に開示されているように、タイミングコントローラを含むカメラオンチップ実装を実現し、又はChenによる（"PASIC.A sensor/processor array for computer vision, "Proceedings of the International Conference on Application Specific Array Processors, 5-7 Sept.1990, pp. 352-366）に開示されているように、非常に高いフレームレートを実現するために列毎のＡ／Ｄ変換を含む。Gowdaの米国特許第６，１１５，０６６号にも開示されているように、比較的低速なＡ／Ｄ変換器を各列毎に用いることにより、総合的なビデオのフレームレートを非常に高くできる。しかしながら、多くのデジタイザ間の不均一を補償するために、Leeの米国特許第６，５８３，８１７号に開示されているような技術により、全体的な較正が必要である。この手法の他の問題として、より高速のデジタイザに比べて、各Ａ／Ｄ変換器の消費電力が大きいために、消費電力が相対的に大きいという問題がある。高速Ａ／Ｄ変換器による低速の休止動作点は、デジタル化周波数には余り依存しない基本消費電力レベルを必要とする。したがって、例えば、１センサ当たり１つのＡ／Ｄ変換器から、１センサ当たり複数のＡ／Ｄ変換器、１列当たり１つのＡ／Ｄ変換器（Chen）及び１画素当たり１つのＡ／Ｄ変換器（Mandlの米国特許第５，２４８，９７１号及びFowler（ISSCC Digest of Technical Papers, San Francisco, CA, February 1994）に開示されている。）に移行するにつれて、デジタル化の統合率が低下すると、基本的な電力効率が低下する。
【００１２】
図１は、引用により本明細書に援用される米国特許第６，４９３，０３０号に詳細が開示されている、標準ＣＭＯＳプロセス技術で製造できるＣＭＯＳイメージセンサ用の拡張可能な高性能低雑音増幅器の装置を示している。センサアレー（図示せず）の各画素１０は、例えば、デュアルドライバＭＯＳＦＥＴ１４のゲート及びリセットＭＯＳＦＥＴ１６の１つの端子に接続されたフォトダイオード等の光検出器１２を備える。ＭＯＳＦＥＴ１６の他方の端子は、ＭＯＳＦＥＴ１４の端子及びＭＯＳＦＥＴ２０の端子に接続されている。ＭＯＳＦＥＴ２０は、一括リセットの間は、電流源として機能し、画素読出の間は、スイッチとして機能する。行選択ＭＯＳＦＥＴ１８の一方の端子は、ＭＯＳＦＥＴ１４に接続され、他方の端子は、列バス２４に接続されている。列バス２４は、行選択ＭＯＳＦＥＴ１８により、光検出器アレーの列内の全ての画素を電源供給源３０に接続している。また、行バス２２は、行内の全ての画素リセット（pixel resets）をアクセス信号源（access supply）Ｖｄｄに接続している。逓減リセット信号源（tapered reset supply）５０は、米国特許第６，４９３，０３０号に開示されているように、及び図２に示すように、ＭＯＳＦＥＴ１６のゲートに、最適化された能動画素リセット波形を供給する。
【００１３】
リセットは、選択された行の画素の行選択ＭＯＳＦＥＴ１８を完全にイネーブルにすることによって開始され、これにより、（電源供給源３０内に設けられている）低インピーダンス電圧源を、行内の全ての画素のＭＯＳＦＥＴ１４の１つの端子に接続する。図６は、電源供給源３０の具体的構成例を示している。二重用途ＭＯＳＦＥＴ２０は、ゲート２６の波形Ｖｂｉａｓによって、電流源としてバイアスされ、これにより、撮像素子内の全ての画素増幅器は、ＭＯＳＦＥＴの１４ミラー容量が提供する容量性フィードバックを有するトランスインピーダンス増幅器として構成される。この結果、ＭＯＳＦＥＴ１４は、相互コンダクタンスとして機能し、リセットＭＯＳＦＥＴ１６は、逓減リセット信号源５０により制御される抵抗として機能する。ＭＯＳＦＥＴ１６の直列抵抗は、ＭＯＳＦＥＴ１６のゲートに減少するランプ波形を適用することによって徐々に高くなり、ＭＯＳＦＥＴ１４のフィードバック相互コンダクタンスは、リセット雑音（ｋＴＣ）をゼロにする機会が与えられる。
【００１４】
上述のように、ＭＯＳＦＥＴ２０は、Ｐ型ＦＥＴとして構成され（米国特許第６，４９３，０３０号の図５及び図６参照）、他のトランジスタは、Ｎ型ＦＥＴである。このような構成では、分散されたフィードバック増幅器（distributed feedback amplifier）は、単純なインバータであり、リセット雑音を抑圧するための逓減リセット雑音抑圧機構を実現するために必要な利得を提供する。
【００１５】
引用により本明細書に援用される米国特許第５，８９２，５４０号に開示されているように、高性能低雑音増幅器の装置は、列毎の処理に基づき、各画素からの信号を適切に処理している間、列毎の固定パターン雑音を最小化する。画素の各列の読出回路は、高利得、広帯域のＣＭＯＳ差動増幅器と、リセットスイッチと、選択可能なフィードバックコンデンサと、選択可能な負荷コンデンサと、相関二重サンプリング及びサンプルアンドホールド回路と、オプションのパイプライン回路と、出力バスに接続され、列増幅器の入力オフセットのばらつきを相殺するオフセット相殺回路とを備える。
【発明の開示】
【課題を解決するための手段】
【００１６】
本発明は、包括的に言えば、性能が、ＣＭＯＳ画素の時間暗雑音のみによって制限されるＣＭＯＳ撮像装置を提供する。各画素の能動画素センサは、画素読出の間は、簡単なソースフォロワとして機能し、画素リセットの間は、時間雑音も固定パターン雑音も加わることがない列毎の低雑音増幅器によって順次読み出されるカスコード接続されたインバータとして機能する順次接続された分散型のフィードバック増幅器を含むので、３eを下回る非常に低い画素の暗雑音は、ビデオレートから強く独立しており、他のＣＭＯＳ又はＣＣＤイメージセンサよりも優れている。最後のビデオバッファに極めて近い１個又は比較的少数の高速Ａ／Ｄ変換器により、列バッファからの多重化信号をデジタル化することによって、センサの性能は、ＣＭＯＳ画素の時間暗雑音だけに制限され、集積回路消費電力は、特定のビデオレートについて、可能な最低値となる。
【００１７】
具体的には、一実施形態においては、この回路は、各画素毎に、同じ極性を有する３つのトランジスタと、光検出器とを備える。この回路は、小型であり、０．１８μｍＣＭＯＳ製造技術を用いた３μｍ以下の画素ピッチに適合する。この回路は、増幅器コンポーネントが、画素内及び画素外の両方にある分散されたインバータ増幅器であるため、小型であり、０．１８μｍＣＭＯＳ製造技術を用いた３μｍ以下の画素ピッチに適合する。能動画素回路に接続されるアクセス信号源は、画素トランジスタに接続されると、分散されたフィードバック増幅器として機能する電流源である。アクセス信号源は、出力ノードから共通のノードを分離するアクセスＭＯＳＦＥＴに接続される。
【００１８】
更に、この装置は、プログラマブル利得及び自動固定パターン雑音（ＦＰＮ）抑圧機能を有する列バッファと、プログラマブル利得及び帯域幅を有するビデオバッファと、最後のビデオバッファ及びＡ／Ｄ変換器の間の有効な伝送路が、リアクタンスとしてではなく、主として抵抗として機能するように、センサに併設された非常に効率的なＡ／Ｄ変換器とを備える。
【発明を実施するための最良の形態】
【００１９】
以下、当業者が発明を実施及び利用できるように、及び本発明者が、本発明を実施するために最良と考える実施形態を用いて本発明を説明する。なお、本発明の基本的な原理、特に、固定パターン雑音が小さい低雑音撮像装置に関するこの説明により、当業者にとっては、様々な変形例が明らかである。これらの変形例、等価物、代替物は、全て、本発明の思想及び範囲内に含まれる。
【００２０】
本発明により、標準のサリサイド（self-aligned silicide：自己整合型シリサイド）サブミクロンＣＭＯＳに対する完全なプロセス互換性が実現する。これにより、回路の複雑性が能動画素及び周辺回路に亘って分散され、ＣＭＯＳに生来的な信号処理能力が利用できるようになるため、歩留まりが最大化され、ダイコストが低減される。発明のスペクトル応答は、近紫外線（４００ｎｍ）から近赤外線（＞９５０ｎｍ）に亘る。
【００２１】
本発明の低雑音装置は、各画素当たり３個のみのＭＯＳＦＥＴを用いるため、本発明は、ＣＭＯＳにおける０．２５ｎｍ設計ルールを用いる５μｍの画素ピッチにおいて、描画されたものとして（as-drawn）、５０％を上回る開口率を実現する。また、本発明の開口率は、０．１８μｍ設計ルールを用いる３．９μｍの画素ピッチでも、４０％を上回る。実際の開口率は、商用ＣＭＯＳプロセスの横方向の収縮（lateral collection）及び長い拡散長（large diffusion length）のために、これより幾らか大きくなる。更なる利点は、電磁干渉への耐性が高いために、デジタル論理回路及び信号処理回路を併設できる柔軟性である。低雑音能動画素センサ（active pixel sensor：ＡＰＳ）は、所望のカメラオンチップアーキテクチャ（camera-on-a-chip architecture）内に完全に実装されると、（電子回路を介して、高精細テレビジョン映像又はスチル写真に互換性があるデータレートにおいて）３ｅ未満の時間読出雑音、最大の信号の０．０２％未満の固定パターン雑音（競合するＣＣＤ撮像素子と同等）、０．５％を下回る非線形性、３．３Ｖ電源に対して１．５Ｖ信号の振幅、大きな電荷処理能力、及びホストマイクロプロセッサへのデジタルインタフェースを介してフレーム毎に更新される簡単なシリアルインタフェースを用いた可変感度を実現する。
【００２２】
低雑音ＡＰＳのプロトタイプとなる実施形態は、可視光検出器（フォトディテクタ）の１０８０（行）×１９２０（列）のアレーを含む撮像素子を構成する。画素の行及び列は、中心から中心の間隔を５μｍとし、標準の０．２５μｍ設計ルールを用い、描画されたものとして、５０％の開口率を実現する。０．１８μｍ設計ルールを用いる後のレイアウトは、本発明が約４μｍピッチにおける開口率と同様の開口率を実現していることを示している。感光領域の周辺における検出器の複数の列及び行は、金属で覆われ、オフチップ信号処理のダークレベルを確立するために用いられる。更に、各行の検出器は、色フィルタで覆われ、カラー撮像素子を構成する。例えば、各行において、奇数行では、左から赤色フィルタ、緑色フィルタ、青色フィルタの順で、偶数行は、青色フィルタ、赤色フィルタ、緑色フィルタの順で、これらのパターンを繰り返してもよい。
【００２３】
本発明の基本的なブロック図を図３Ａに示す。撮像装置３００は、逓減リセット信号源２００（例えば、米国特許第６，４９３，０３０号及び米国特許第６，５３５，２４７号）を適用することによって雑音が最小化される小型の能動画素３０２と、（利得及び固定パターン雑音（ＦＰＮ）抑圧を有する）サポート列バッファ（supporting column buffer）３０４と、チューニング可能な電子帯域幅を有するオプションのアナログプログラマブル利得増幅器３０８と、５μｍの画素ピッチにおいて、少なくとも１２のビット、最大１４ビットの画素のダイナミックレンジを最適にサポートする１２ビット以上の分解能を有する密接に配設された、高速のＡ／Ｄ変換３１２とを備える。１２ビット以上の分解能を有するＡ／Ｄ変換器３１２は、好ましくは、処理段の数をプログラミングすることによって、消費電力を最小化し、拡張可能な解像度を実現する単一のパイプラインユニットである。引用により本願に援用される、２００３年６月１１日に出願された米国特許出願番号第１０／４６０，０１４号、発明の名称「ＣＭＯＳイメージセンサ用の高分解能を有するデジタルプログラマブル利得段（DIGITAL PROGRAMMABLE GAIN STAGE WITH HIGH RESOLUTION FOR CMOS IMAGE SENSORS）」に開示されているようなデジタルプログラマブル利得段３１４を用いて、最終的な出力利得を調整してもよい。図３Ｂは、図７に示す画素センサを含む図３Ａの回路の実現例を示している。
【００２４】
図４は、高精細テレビジョンに映像を提供するための周辺回路４０２を含む代表的な実施形態の基本的なブロック図４００を示している。図５は、代表的な実施形態の詳細なブロック図を示している。Ａ／Ｄ変換器は、Ａ／Ｄ変換器及び他の回路の間の全ての伝送路が、リアクタンスではなく、主として抵抗として機能するように、回路の残りの部分の近傍に併設（co-located）されている。
【００２５】
図７は、本発明に基づく低雑音能動画素センサ１００を示している。センサアレー内の各画素１００は、例えば、ＭＯＳＦＥＴ１４０のゲートと、リセットＭＯＳＦＥＴ１６０の１つの端子に接続された光検出器１２０と、例えば、フォトダイオードとを備える。この回路において、全てのＭＯＳＦＥＴは、同じ極性を有する（例えば、好適な実施形態では、全てＮ型ＭＯＳＦＥＴである）。リセットＭＯＳＦＥＴ１６０の他方の端子は、ＭＯＳＦＥＴ１４０の端子及びアクセスＭＯＳＦＥＴ１８０の端子に接続されている。行選択ＭＯＳＦＥＴ１８０の一方の端子は、ＭＯＳＦＥＴ１４０に接続され、他方の端子は、列バス２００に接続されている。列バス２００は、行選択ＭＯＳＦＥＴ１８０を介して、光検出器アレーの列内の全ての画素を電源供給源３００に接続する。行バス２２０は、寮内の全ての画素リセットをアクセス信号源４００に接続する。逓減リセット信号源５００は、ＭＯＳＦＥＴ１６０のゲートに最適化された能動画素リセット波形（図２）を供給する。
【００２６】
アクセス信号源４００は、画素ＭＯＳＦＥＴに接続された場合、分散されたフィードバック増幅器を含む電流源である。図８に詳細に示すように、アクセス信号源４００は、バイアストランジスタＭ５６及びモードトランジスタＭ５４を備えていてもよい。Ｍ５４は、モードがハイに設定されると、ディスエーブルにされ、これにより、Ｍ５６は、画素内のトランジスタと共に分散されたカスケード接続インバータ増幅器を形成する。モードがローに設定されると、Ｖｄｄが画素トランジスタをソースフォロワとして動作させる。
【００２７】
フォトダイオード１２０は、例えば、透明にされたシリサイドを有する（with the silicide cleared）基板ダイオードであってもよい。シリサイドは可視光に不透明であるので、この実施形態では、上に重なるシリサイドを透明にする必要がある。画素１００は、広いスペクトル応答、ブルーミングの制御、信号積分時間、ＣＭＯＳ製造工程との互換性を考慮しながら、使用可能な最も広い光検出領域が得られるように設計される。
【００２８】
標準サブミクロンＣＭＯＳプロセスとの最大互換性のために選択されたプロセスでは、フォトダイオード１２０は、ｎ型ＭＯＳＦＥＴの低濃度ドープドレイン（ＬＤＤ）注入と同時に形成してもよく、これにより、ｐ型基板上でｎ−ｐフォトダイオード接合が形成される。この場合、如何なる更なるイオン注入も不要であるため、能動画素回路１００のプロセス及びウェハコストは、標準のハイボリューム電子回路と同じである。
【００２９】
逓減リセット波形（図２）を増幅器に適用することにより、リセットＭＯＳＦＥＴ１６０が完全に開く前に、リセット雑音（ｋＴＣ雑音）エンベロープを減衰させることができる。また、本発明では、フォトダイオードノードが、数十μ秒以内にｋＴＣ雑音及びＭＯＳＦＥＴ１４０の画素毎のばらつきの両方を完全に除去する電圧に帯電するので、各画素におけるＭＯＳＦＥＴ１４０からの固定パターンオフセットが減少する。また、第４のトランジスタを付加し、カスケード接続されたインバータを形成することにより、完全な雑音抑圧の場合、数μ秒以内、又はより少ない雑音低減の場合、より短い時間で、雑音なしで行をリセットすることもできる。図９は、４個のトランジスタを含む変形例を示しており、この変形例の動作は、２００３年９月３０日に出願された、関連する米国特許出願番号第１０／６７５，８５４号、発明の名称「低雑音ＣＭＯＳ増幅器（LOW NOISE CMOS AMPLIFIER）」に開示されており、この内容は、引用により本願に援用される。
【００３０】
列バス２００は、好ましくは、例えば、米国特許第５，８９２，５４０号に開示されるような標準の列バッファによって監視され、使用可能であれば、ビデオ信号を読み出す。列バッファに対する主要な要求は、電圧モード信号を扱う必要がある従来の設計と同様であり、当分野において既知である。
【００３１】
回路１００用のリセットクロック信号（図２）及びアクティブ画素リセット及び読出を補助する電源供給源３００（図６）のクロッキングは、標準ＣＭＯＳデジタル論理回路を用いてオンチップで生成される。したがって、このデジタル論理回路方式は、「ウィンドウィング」をイネーブルにし、ユーザは、適切なサブフォーマットを出す適切なサポート論理回路を単にイネーブルすることによって、様々なフォーマットで撮像素子を読み出すことができる。ウィンドウィングにより、プロトタイプの実施形態の１９２０×１０８０のフォーマットは、アレー全体を読み出すことなく、１つ以上の任意のサイズ及び任意の位置のＭ×Ｎアレーとして読み出すことができる。例えば、ユーザは、アレー全体の全ての画素を読み出すことなく、コンピュータに互換性がある「ＶＧＡ」フォーマット（すなわち、約６４０×４８０）をコモンインタフェースフォーマット（ＣＩＦ；通常３５２×２４０）又はクオータコモンインタフェースフォーマット（ＱＣＩＦ；通常１７６×１２０）に変更することを望むことがある。この特徴により、サポートエレクトロニクスが簡素化され、コストが削減され、特定の通信媒体の要求に適応化できる。具体例として、ＱＣＩＦ能力だけを有するリモートユーザへの個人的な電子会議リンクは、ＱＣＩＦ解像度を提供するように最適化でき、したがって、電子会議リンクにおける帯域幅要求を低減することができる。更なる具体例として、コモンインタフェースフォーマット（ＣＩＦ）で構成された撮像素子は、完全なＣＩＦ画像を提供しながら、信号処理及びデータ圧縮のために最も高い興味を有する画像の一部についてのウィンドウ化情報を更に提供してもよい。電話会議の場合、（例えば、）人物の口の周りのウィンドウを全体のＣＩＦ画像より頻繁に提供してもよい。この方式により、会議リンクにおける帯域幅要求を削減することができる。
【００３２】
本発明の好適な実施形態は、０．２５μｍＣＭＯＳプロセス技術において５μｍ×５μｍの面積を有する画素に組み込まれると、以下のような近似設計値を有する。
ＭＯＳＦＥＴ１８０：Ｗ＝０．４８μｍ及びＬ＝０．３４μｍ
ＭＯＳＦＥＴ１６０：Ｗ＝０．４８μｍ及びＬ＝０．４２μｍ
ＭＯＳＦＥＴ１４０：Ｗ＝０．６μｍ及びＬ＝０．５０μｍ
フォトダイオード１２０：Ｃｄｅｔ＝５．５ｆＦ
好適な実施形態では、光検出器１２０からの信号は、アレーの下から上に、行毎に読み出される。各行内では、光検出器１２０は、左から右に読み出される。読出は、選択された行の光検出器１２０の全てアクセスＭＯＳＦＥＴ１６０をオンにすることによって開始される。これにより、選択された行内の各光検出器１２０が対応する列バス２００に接続される。米国特許第５，８９２，０４０号の図１及び本願の図１０に示すように、各列バス２００は、容量性トランスインピーダンス増幅器（capacitive transimpedance amplifier：ＣＴＩＡ）２２を含む電荷統合増幅器回路（charge integrating amplifier circuit）に接続される。これにより、それぞれの行で選択されたフォトダイオード１４からの光電荷は、列バス２０によって、対応するＣＴＩＡ２２に輸送される。
【００３３】
容量性トランスインピーダンス増幅器（ＣＴＩＡ）２２は、電荷増幅器を形成するように、小さいフィードバックコンデンサ２６が並列に接続された高利得、広帯域幅のＣＭＯＳ差動増幅器２４を備える。ＣＴＩＡ２２の感度は、並列のフィードバックコンデンサ３０Ａ〜３０Ｄと、最小のフィードバックコンデンサ２６とを任意に組み合わせて１つ以上の利得設定を選択することによって調整できる。並列のフィードバックコンデンサの両端子に接続されたリセットスイッチ３２により、ＣＴＩＡ２２からの信号（すなわち、光によって生成された電荷）を読み出した後に、クリアすることができる。最適な負荷コンデンサ３４（半導体キャパシタンス３４Ａ及び切換可能な半導体キャパシタンス３４Ｂを含んでいてもよい。）は、ＣＴＩＡ２２の出力に接続され、必要に応じて帯域幅を制限し、これにより、雑音、特にＣＴＩＡ２２の広帯域のチャネル雑音を制御するように選択される。
【００３４】
正の（＋）（非反転）差動増幅器２４の端子は、低雑音基準電圧（ＲＥＦ１）に接続してもよい。ＲＥＦ１は、通常、バンドギャップ基準回路によって（可能な最低の時間雑音のために）オンチップで製造されるＭＯＳＦＥＴスイッチ３６及びコンデンサ３８からなるサンプルアンドホールド（Ｓ／Ｈ）回路によってサンプリングされる。基準電圧ＲＥＦ１をサンプリングすることにより、基準電圧の広帯域雑音の帯域は、Ｓ／Ｈクロック周波数により確立されたナイキスト帯域幅に制限される。変形例として、各差動増幅器２４（すなわち、上述したように、二次元撮像アレーの各列当たり１つの増幅器）の非反転（＋）端子を一組の「黒色」基準画素（この実施形態では、ＲＥＦ１を構成する。）からの平均信号に接続し、列毎のオフセット及び他のコモンモード雑音を抑圧してもよい。各「黒色」基準画素は、光吸収材料で覆われた標準の画素を含み、これにより、その出力は、主として、暗電流メカニズムによって生成される。この構成により、ＣＴＩＡ２２のフロントエンドにおいて、列毎のオフセットに関連する雑音を取り除くことによって、空間的雑音を低減することができる。
【００３５】
装置１００の好適な実施形態では、２つの相関二重サンプリング回路を用いて、回路感度を改善する。第１の相関二重サンプリング回路４２は、ＣＴＩＡ２２の出力及びクランプスイッチ４６の間に接続された直列コンデンサ４４を備える。受動画素（画素１２等）が読み出され、リセットされた直後に、クランプスイッチ４６は、基準電圧（ＲＥＦ２）に接続され、ＣＴＩＡ２２は、リセットにホールドされる（リセットスイッチ３２が閉じられる）。コンデンサクランプスイッチ４６は、リセットスイッチ３２が開かれ、ＣＴＩＡ２２が整定された後にのみ解放される（開かれる）。このように、ＣＴＩＡ２２が最終的なリセット電位になると、コンデンサ４４の他方の端子は、基準電位ＲＥＦ２になる。列バスキャパシタンス及び増幅器２４に関連する時間的なリセット雑音は、この時点で抑圧される。
【００３６】
コンデンサ４４の他方の端子は、単位利得緩衝増幅器５２と、ＣＭＯＳアンプルアンドホールド（Ｓ／Ｈ）スイッチ５４と、Ｓ／Ｈコンデンサ５６とを備える緩衝段５０に接続されている。第２の相関二重サンプリング回路６２は、直列コンデンサ６４を含むＳ／Ｈバッファ５０（ＣＴＩＡ２２のサンプルアンドホールドされた出力）と、クランプスイッチ６６との間に接続され、列毎の固定パターン雑音を抑圧する。各フレームの始めにおいて、ＣＴＩＡ２２、クランプ回路４２及びＳ／Ｈバッファ５０を含む信号処理チェインを介して、「黒色」画素からの整定されたリセット信号が読み出されると、クランプスイッチ６６は、基準電圧（ＲＥＦ３）に直列コンデンサ６４を接続する。コンデンサクランプスイッチ６６は、リセットスイッチ３２が開かれ、ＣＴＩＡ２２が整定され、クランピングスイッチ４６が開かれた後にのみ解放される（開かれる）。これにより、ＣＴＩＡ２２が整定されたリセット電圧になると、コンデンサ６４の反対側の端子は、基準電圧ＲＥＦ３になる。列毎のパターン雑音は、この時点で抑圧される。
【００３７】
コンデンサ６４の他方の端子は、出力バスに接続された高出力インピーダンスを有する単段トランスコンダクタを含むメイン増幅器７２を含むオフセット相殺回路７０に接続されている。単位利得バッファは、フィードバック接続オフセットスイッチ７４を介して増幅器７２の出力端子をその反転（−）入力端子に接続し、基準スイッチ７６によりＲＥＦ３をアンフックし、クランプ回路６２からの光電荷信号を非反転（＋）入力端子に接続することによって実現される。閾値調整は、メイン増幅器７２に並列に低相互コンダクタンス増幅器８２を配設することによって実現される。オフセットを除去するために、フィードバック接続スイッチ７４を開くことによって増幅器７２を高利得モードにする。増幅器８２の反転（−）入力端子は、基準電圧ＲＥＦ３に接続され、出力端子は、オフセットスイッチ８８を介してフィルタコンデンサ８４及びサンプルコンデンサ８６に接続されている。これにより、増幅器８２は、メイン増幅器７２の不平衡電流を相殺する電流を生成する。補正電圧は、コンデンサ８６にトラップされ、メイン増幅器７２は、単位利得コンフィグレーションに復元される。この出力バスドライバのオフセットキャンセルの技術については、「Degrauwe et al.,"A Micropower CMOS-Instrumentation Amplifier,"IEEE Journal of Solid-State Circuits, vol. SC-20, No. 3, pp. 805-807 (June 1985)」に詳細に開示されている。
【００３８】
オプションとして、少なくとも１つの並列回路９０を加えることにより、緩衝増幅器５２の出力端子を少なくとも２つの並列分岐を含むアナログのパイプラインに接続してもよい。回路９０は、単に、並列に接続されたサンプルアンドホールド（Ｓ／Ｈ）及び相関二重サンプリング回路の複製である。適切な切換を行えば、パイプラインサンプルアンドホールド回路により、現在の光検出器アレーの選択された行からの光検出器信号をＣＴＩＡ２２に伝えるとともに、先に選択された行からのデータを出力バスに多重化することができる。最終的な多重化信号は、赤色信号、緑色信号、青色信号を配信するために用いることができる。
【００３９】
図１１に示すように、好適な実施形態における差動増幅器２４は、折り畳まれたカスコードアーキテクチャ（folded cascode architecture）を有し、閉ループ駆動能力を最大化し、パラメータの変動の如何にかかわらず信号を適切に整定し、電荷統合段のミラー容量を最小化し、増幅器雑音を最小化し、混成信号環境において、ロバストな信号処理能力を提供する。コア増幅段１００は、電流源ｎ−ＦＥＴ１０２に接続された差動ｎ型増幅器ＦＥＴ１０４、１０６を備える。電流源ＦＥＴ１０２は、例えば、ビデオのフレームレートの動作のために、ＡＭＰバイアスにより、２０μＡの電流を提供するように内部的に設定されている。増幅段１００は、ｎ−ＦＥＴ１０８を含むカスコードされた反転端子により、折り畳まれたカスコードカレントミラー能動負荷１１４を駆動する。一対のｐ−ＦＥＴ１１０、１１２は、ビデオのフレームレートで１２μＡの零入力バイアス電流を提供する平衡電流源を含み、ミラーを適切なバイアスレベルに設定することによって、増幅器負荷１１４の両端子における電流は、約２μＡになる。能動負荷１１４において電流が低減されると、同様の性能利得を達成するために更なる集積回路上の「実装面積」を必要とする他の差動増幅器方式に比べて、開ループ利得が大きくなる。この種の差動増幅器２４は、低雑音装置において、１／ｆ及び広帯域の雑音を抑圧すると同時に、利得を高めるために必要である。
【００４０】
図１１に示す増幅器２４の設計により、僅かな信号変動から固定パターン雑音が発生することを回避することができる。また、増幅器２４は、適切な電源除去比及び併設された信号処理回路から発生する可能性があるクロッキング雑音への耐性を提供し、そのロバストな特性は、画素ピッチが２０μｍ以下に削減されるので、低雑音ＣＴＩＡ２２の列毎の区分化を可能にする。水平方向に１０μｍの画素ピッチを有する装置１０の好適な実施形態では、撮像領域の上下方向に、交互に配設された（２０μｍピッチでレイアウトされた）列バッファを有する低雑音ＣＴＩＡ２２により、交互の画素列を処理できる。この方式では、交互の列から読み出された信号は、ＣＴＩＡ２２のトップバンクとボトムバンク間で分割される。
【００４１】
本発明においては、画素アクセス及びリセット、電荷統合増幅器の読出及びリセット、相関二重サンプリング及び列オフセット相殺を含む回路１０用の全てのクロック信号は、標準ＣＭＯＳデジタル論理回路を用いてオンチップで生成される。
【００４２】
各列バッファからの各出力は、コモンバスに多重化され、伝送線の作用を効果的に排除するために近接して併設された１つ以上の高速Ａ／Ｄ変換器に供給される。この結果、コモンバスは、慎重なインピーダンスマッチングを必要とする複雑な伝送線ではなく、事実上、単純なワイヤとみなすことができる。可能な限り少ない、可能であれば１つのみのＡ／Ｄ変換器を用いることによってデジタル化装置の電力効率が最大化される。
【００４３】
既知の論理回路では、機能的ブロックの消費電力に起因する熱がイメージセンサを加熱し、この結果、各画素に暗電流を生成することを防ぐために、オフチップでＡ／Ｄ変換を行うことが提案されている。過度の暗電流は、ダイナミックレンジ及びＳＮ比に関するセンサ性能を劣化させる。また、過度の暗電流により、最大露出時間も短くなる。また、標準的手法では、製造工場におけるＣＭＯＳプロセス技術は、１２ビットの画素ＳＮ比の実現又は低出力の１２ビットのＡ／Ｄ変換器の生成に適合しない。
【００４４】
したがって、１２ビット性能を目標とする場合、多くの低雑音画素設計は、各画素においてＣＣＤに類する信号処理を用いる。これらの及びこの他の設計では、現実的な事情により、実現可能なＳＮ比が制限され、オンチップのデジタル化を行う殆どのＣＭＯＳセンサがサポートするビット分解能は、高々１０ビットである。したがって、オンチップＡ／Ｄ変換器を有する従来のＣＭＯＳセンサ設計では、実現可能な画素ＳＮ比と通常製造できるＡ／Ｄ変換器とを一致させるために、多くの場合、各列において、８〜１０ビットＡ／Ｄ変換を用いる。原理的に、オーバサンプリングが、デジタル化範囲を１１ビット以上に拡大し、画素及びサポートされるイメージセンサアーキテクチャがこのような高い性能をサポートすれば、画素毎のデジタル化が可能となることが指摘されている。また、Gowdaの米国特許第６，１１５，０６６号及びこれより先にLudwig（ＳＰＩＥ  １０９７，１９８７）及びChen等によって、列毎のＡ／Ｄ変換は、ダイレクトデジタル相関二重サンプリングに有用であることが指摘されている。
【００４５】
本発明では、０．２５μｍＣＭＯＳにおける５μｍ×５μｍ画素は、約５．５ｆＦの検出器容量を有し、３ｅを下回る最小雑音で約５００００電子の飽和電荷をサポートする。したがって、最大ダイナミックレンジは、５００００／３＝１６０００：１又は約１４ビットである。したがって、真の１２ビット以上の画素性能及びこれをサポートする列バッファは、最大のイメージセンサ性能をサポートするために、最大１４ビットの分解能でのデジタル化を必要とする。しかしながら、商業的に入手なＣＣＤセンサを有するデジタルスチルカメラでは、経験的に、ＣＣＤ及びこれをサポートする電子部品の間のアナログインタフェースに関する現実的な問題により、最大２８ＭＨｚの一般的なビデオ周波数では、分解能が１２ビットに制限されることがわかっている。主要な現実的な問題としては、イメージセンサとオフチップＡ／Ｄ変換器との間のケーブル接続がある。解像度及び／又はビデオ周波数を高めるためには、技術の改良が必要である。
【００４６】
例えば、技術的な演算によれば、高精細度テレビジョンをサポートする７４．１２５ＭＨｚのビデオ周波数を目標とすると、アナログビデオ信号を３２８００分の１（1 part in 32,800）に整定し、１４ビットデジタル化をサポートするには、１．３ナノ秒の立上がり時間に相当する１０．４の時定数が必要となる。対象となる最大帯域幅に伴う波長は、３８．７ｃｍである。伝送線分野に関する保守的な経験則では、ビデオバッファと、これをサポートするＡ／Ｄ変換器との間のビデオラインは、伝送線として扱わなければならず、長さが帯域幅波長のｌ／１６すなわち２．４ｃｍの場合、適切に終端しなくてはならない。これは、概ねイメージセンサのサイズであり、通常、従来のＣＣＤセンサのアナログビデオタップと、これをサポートするＡ／Ｄ変換器との間の実効電気距離より短い。したがって、イメージセンサモジュールの最良の設計では、モジュール自体を小型化し、表面実装技術を用いてＡ／Ｄ変換器をイメージセンサの近くに配設し、プリント配線ビア又はケーブル相互接続を可能な限り少なくし、追加される寄生インダクタンスを最小化する。ビア及びソケットで加わるインダクタンス及び抵抗は、周知のパイネットワークを形成し、事実上、ビデオラインの電気的な長さを拡大し、この結果、ビデオ信号にリンギングが発生する可能性を高める。リンギングは整定時間を長くし、ビデオ信号のサンプリングされた解像度を低下させる。
【００４７】
例えば、センサの金属配線又は支持プリント基板板のトレース等の典型的な媒体を介してビデオセンサから伝送されるビデオ信号の電気的な長さに関する同様の考察からも同様の結論が得られる。空気中の通常の時間遅延は、１インチ当たり８０ピコ秒であり、プリント基板トレースでは、１インチ当たりの１４０ピコ秒であるので、１．３ナノ秒の時定数を有する信号の電気的な長さは、９．２インチである。伝送線の作用を回避するために、アナログビデオバッファとこれをサポートするＡ／Ｄ変換器との間の信号線の長さは、９．２インチの１／１６未満、すなわち１．５ｃｍ未満にする必要がある。
【００４８】
一般通念とは異なり、今日、通常用いられている周波数以上で１２ビット及び１４ビットのレベルのデジタル化をサポートするには、１２ビット以上のＡ／Ｄ変換器のオンチップ統合が必須である。したがって、特に、ＨＤＴＶをサポートするイメージセンサは、性能の損失を回避するために、オンチップのデジタル化を必要とする。
【００４９】
この結果、性能を最大化するには、イメージセンサの高速ビデオバッファから１．５ｃｍ以内に位置する１つ以上の高速Ａ／Ｄ変換器を用いる必要がある。この短い長さ及び漂遊インダクタンスを最小化する相補的な必要性のために、Ａ／Ｄ変換器は、オンチップである必要がある。
【００５０】
また、センサにＡ／Ｄ変換器を併設することにより、短い配線の伝送線特性を最適化でき、過剰雑音を増大させる原因となる有害なアーチファクトがビデオ信号に重畳することを排除することもできる。ＬＳＩ配線の単位長当たりの容量は、以下の式で近似される（see Gao; 2000 SIGDA {Special Interest Group on Design Automation; www.sigda.org} Proceedings参照）。
【００５１】
【数１】
2007507980.tif 000003
【００５２】
ここで、Ｃ０は、４ｎｆ／ｃｍであり、Ｗは、金属トレースの幅であり、Ｃｆは、０．５８ｐＦ／ｃｍのフリンジ容量を表す。単位長当たりのインダクタンスは、以下の式で近似される。
【００５３】
【数２】
2007507980.tif 000004
【００５４】
ここで、Ｔｔｏｔは、金属配線と導体板との間の距離であり、Ｎは、透磁率である。４μｍトレース幅及びディープサブミクロンＣＭＯＳ技術を用いて、第３の金属層内にビデオラインを配設することによって金属導体の厚みはｍ約０．６μｍとなり、金属管誘電体の厚みは、約１μｍとなる。これにより得られるフリンジ容量Ｃｆは、０．５８ｐＦ／ｃｍであり、Ｃ０は、基底の金属に対し４ｎＦ／ｃｍであり、Ｃｔｏｔは、２．１７ｐＦ／ｃｍであり、Ｌｓｅｌｆは、４．２２ｎＨ／ｃｍとなる。
【００５５】
これにより、ディープサブミクロンＶＬＳＩチップ内で設計される特性線インピーダンス（characteristic line impedance）は、以下のようになる。
【００５６】
【数３】
2007507980.tif 000005
【００５７】
このように、短いビデオラインの特性線インピーダンスは、信号伝送を最適化するための目標値の近似値となる。これに代えて、例えば、トレース幅を約１．５μｍに変更することにより、同様に、特性線インピーダンスを約７５Ωに設定できる。金属層抵抗率は、通常、１００ｍΩ／ｃｍ２以下の桁であるため、トレース幅を狭くすることにより、ライン抵抗が高くなる。この特定の設計により、直列抵抗を最適化するためのＡ／Ｄ変換器への距離が更に制限される。
【００５８】
また、カメラの消費電力を最小化するために、１つ又は少数のオンチップのＡ／Ｄ変換器を用いる。Ａ／Ｄ変換器電力効率の分析は、特に、パイプラインアーキテクチャを介する高速度の変換により、電力効率が最高になることを示している。図１２は、ｐＪｏｕｌｅ／ＬＳＢによる電力効率の比較を示している。最も効率的なアーキテクチャは、イメージセンサのビデオレートをサポートするために必要な可能な限り高い周波数でＡ／Ｄ変換を行う場合である。
【００５９】
発明の範囲及び精神から逸脱することなく、上述した好適な実施形態の様々な適応化及び変更を構成できることは当業者にとって明らかである。本発明は、添付の特許請求の範囲から逸脱することなく、本明細書に特別に開示した形態以外の形態でも実施できることは明らかである。
【図面の簡単な説明】
【００６０】
【図１】従来の回路のブロック図である。
【図２】本発明に用いられる逓減リセット波形の代表的なクロッキングを示す信号図である。
【図３Ａ】本発明の代表的な実施形態の単純化されたエンドツーエンドブロック図である。
【図３Ｂ】図３Ａに示す代表的な実施形態の画素及び補助回路要素を含むブロック図である。
【図３Ｃ】図３Ａに示す代表的な実施形態の画素及び補助回路要素を含むブロック図である。
【図４】本発明の一実施形態の、より詳細なブロック図である。
【図５Ａ】本発明の実施形態の低レベルであるブロック図である。
【図５Ｂ】本発明の実施形態の低レベルであるブロック図である。
【図５Ｃ】本発明の実施形態の低レベルであるブロック図である。
【図６】本発明に用いられる列毎のソース信号供給回路の実施形態を示す回路図である。
【図７】本発明の実施形態における画素の構成を示す図である。
【図８】アクセス信号源の実施形態を示す図である。
【図９】本発明の他の画素回路における画素の構成を示す図である。
【図１０】本発明に用いられる従来の列バッファの構成を示す図である。
【図１１】図１０の列バッファに用いられる従来の差動増幅器の構成を示す図である。
【図１２】ｋＨｚ〜ＧＨｚのサンプリング周波数で動作するＡ／Ｄ変換器により実現される電力効率を示すグラフである。
【図１】
2007507980.tif 000006
【図２】
2007507980.tif 000007
【図３Ａ】
2007507980.tif 000008
【図３Ｂ】
2007507980.tif 000009
【図３Ｃ】
2007507980.tif 000010
【図４】
2007507980.tif 000011
【図５Ａ】
2007507980.tif 000012
【図５Ｂ】
2007507980.tif 000013
【図５Ｃ】
2007507980.tif 000014
【図６】
2007507980.tif 000015
【図７】
2007507980.tif 000016
【図８】
2007507980.tif 000017
【図９】
2007507980.tif 000018
【図１０】
2007507980.tif 000019
【図１１】
2007507980.tif 000020
【図１２】
2007507980.tif 000021
【国際調査報告】
2007507980.tif 000022