(57)【要約】  本発明は、ケイ化物を含む埋込みビット線を有する半導体構造を含む。縦型ＳＧＴ（サラウンド・ゲート・トランジスタ）構造がビット線の上に形成される。ＳＧＴ構造は、ＤＲＡＭデバイスなどのメモリ・デバイスに組み込むことができる。本発明は４Ｆ２ＤＲＡＭデバイスの形成に利用することができる。
2007528609.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造を形成する方法であって、
第１のドープされた半導体領域と、前記第１のドープされた半導体領域の上に第２のドープされた半導体領域とを有する半導体基板を提供するステップであって、前記第１のドープされた半導体領域と前記第２のドープされた半導体領域とのうちの一方がｐ型領域であり、他方がｎ型領域であるステップと、
前記第２のドープされた半導体領域を貫通して前記第１のドープされた半導体領域に延びるトレンチを形成するステップであって、前記トレンチが前記第１のドープされた半導体領域と前記第２のドープされた半導体領域を含む側壁を有するステップと、
前記トレンチ側壁から形成するステップであって、前記ケイ化物が前記第２のドープされた半導体領域内にはあるが前記第１のドープされた半導体領域内にはないステップと、
前記トレンチ内に前記ケイ化物を覆うように電気絶縁材料を形成するステップと、
を含む方法。
【請求項２】
前記電気絶縁材料が第２電気絶縁材料であり、
前記側壁に沿う前記第１のドープされた半導体領域の最上面の高さ水準を越える所まで、前記トレンチを部分的に満たすよう前記トレンチ内に第１電気絶縁材料を形成するステップと、
前記の部分的に満たされたトレンチ内で前記側壁の前記第２のドープされた半導体領域に沿って金属含有層を形成するステップと、
ケイ化物を形成するために、前記金属含有層からの少なくとも幾つかの金属を前記側壁の前記第２のドープされた半導体領域と反応させるステップと、
を含む、請求項１に記載の方法。
【請求項３】
前記金属含有層が、Ｃｏ、Ｎｉ、Ｔａ、Ｗ及びＴｉのうちの１つ又は複数を含む、請求項２に記載の方法。
【請求項４】
前記第１電気絶縁材料及び前記第２電気絶縁材料が互いに化学組成が同じである、請求項２に記載の方法。
【請求項５】
前記第１電気絶縁材料及び前記第２電気絶縁材料が二酸化ケイ素を含む、請求項４に記載の方法。
【請求項６】
前記第１電気絶縁材料及び前記第２電気絶縁材料が二酸化ケイ素から成る、請求項４に記載の方法。
【請求項７】
前記第１のドープされた半導体領域がｐ型領域である、請求項１に記載の方法。
【請求項８】
前記第１のドープされた半導体領域がｎ型領域である、請求項１に記載の方法。
【請求項９】
前記第１及び第２のドープされた半導体領域が、導電性ドープシリコンを含む請求項１に記載の方法。
【請求項１０】
前記第１及び第２のドープされた半導体領域が、導電性ドープ単結晶シリコンを含む請求項１に記載の方法。
【請求項１１】
前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域が、導電性にドープされた単結晶シリコンから本質的に成る、請求項１に記載の方法。
【請求項１２】
前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域が、導電性にドープされた単結晶シリコンから成る、請求項１に記載の方法。
【請求項１３】
前記ケイ化物をビット線に組み込むステップを更に含む、請求項１の方法。
【請求項１４】
半導体構造を形成する方法であって、
その中に延在するトレンチを有する半導体材料を提供するステップと、
前記トレンチを部分的に満たすよう前記トレンチの底部に第１電気絶縁材料を形成するステップであって、前記の部分的に満たされたトレンチが、前記半導体材料を含む側壁を有するステップと、
前記側壁の前記半導体材料を前記ケイ化物に組み込むステップであって、ケイ化物がトレンチに沿って延在するステップと、
前記ケイ化物を覆うよう前記トレンチを第２絶縁材料で満たすステップと、
を含む半導体構造の形成方法。
【請求項１５】
前記ケイ化物の線をビット線に組み込むステップを更に含む、請求項１４に記載の方法。
【請求項１６】
前記基板の上、前記部分的に満たされたトレンチ内及び前記側壁に沿って金属含有層を形成するステップと、
前記金属含有層からの金属を前記側壁の前記半導体材料と反応させることによって、前記金属含有層の金属からケイ化物を形成するステップと、
を更に含む請求項１４に記載の方法。
【請求項１７】
前記基板の上、前記部分的に満たされたトレンチ内及び前記側壁沿って金属含有層を形成するステップと、
前記金属含有層からの金属のうちの幾つかを前記側壁の前記半導体材料と反応させることによって前記金属含有層の金属からケイ化物を形成するステップであって、前記金属含有層からの金属の幾つかがケイ化物の形成に反応しないステップと、
前記金属含有層の未反応金属を除去するステップと、
を含む、請求項１４に記載の方法。
【請求項１８】
前記半導体材料が、第１のドープされた領域と、前記第１のドープされた領域の上の第２のドープされた領域とを含み、
前記第１のドープされた領域及び前記第２のドープされた領域のうちの一方がｐ型領域であり、他方がｎ型領域であり、
前記トレンチが、前記第２のドープされた領域を完全に貫通して前記第１のドープされた領域内に延在する部分を有し、
前記第１電気絶縁材料が、前記第１のドープされた領域内にある前記トレンチ部分を完全に満たす、
請求項１４に記載の方法。
【請求項１９】
前記第１のドープされた領域がｎ型領域である、請求項１８の方法。
【請求項２０】
前記第１のドープされた領域がｐ型領域である、請求項１８の方法。
【請求項２１】
前記第１電気絶縁材料及び前記第２電気絶縁材料が互いに化学組成が同じである、請求項１４に記載の方法。
【請求項２２】
前記側壁が、前記部分的に満たされたトレンチ内に一対の対向する側壁の１つを有し、
前記ケイ化物線路が第１ケイ化物線であり、
前記一対の対向する側壁の他の半導体材料が、ケイ化物中に組み込まれて前記トレンチに沿って延在する第２ケイ化物線を形成し、
前記第２ケイ化物線が前記第１ケイ化物線から離間している、
請求項１４に記載の方法。
【請求項２３】
半導体デバイスの形成方法であって、
半導体材料面を有する半導体基板を提供するステップと、
前記基板中に延在するトレンチを形成するステップと、
前記トレンチの側壁に沿ってケイ化物線を形成するステップと、
前記ケイ化物線を覆うように前記トレンチ内に第１電気絶縁材料を堆積させるステップと、
前記ケイ化物線及び前記第１電気絶縁材料の上に、パターン形成された第２電気絶縁材料を形成するステップであって、前記第２電気絶縁材料が、そこを通って延びる開口を有して前記半導体基板の前記半導体材料面の一部分を露出させるステップと、
前記開口内に導電性にドープされた半導体材料のピラーを形成するステップと、
前記第２電気絶縁材料のうちの少なくとも幾つかを導電材料と置換するステップと、
を含む方法。
【請求項２４】
前記半導体基板が、前記表面に沿う単結晶半導体材料を含み、
前記導電性にドープされた半導体材料のピラーが、前記基板の単結晶半導体材料からエピタキシャル成長される、
請求項２３に記載の方法。
【請求項２５】
前記基板の前記単結晶半導体材料がシリコンを含む、請求項２４に記載の方法。
【請求項２６】
前記基板の前記単結晶半導体材料がシリコンから成る、請求項２４に記載の方法。
【請求項２７】
前記導電性にドープされた半導体材料のピラーが、第２の型の一対の領域の間に第１の型の領域を含むようにドープされ、
前記第１の型及び前記第２の型のうちの一方がｎ型であり、他方がｐ型である、請求項２４に記載の方法。
【請求項２８】
前記第１の型の領域がｎ型領域である、請求項２７に記載の方法。
【請求項２９】
前記第１の型の領域がｐ型領域である、請求項２７に記載の方法。
【請求項３０】
前記基板が、第１のドープされた領域と、前記第１のドープされた領域の上の第２のドープされた領域とを有し、
前記第１のドープされた領域及び前記第２のドープされた領域のうちの一方がｐ型領域であり、他方がｎ型領域であり、
前記トレンチが、前記第２のドープされた領域を貫通して前記第１のドープされた領域内に延在し、
前記ケイ化物が前記第２のドープされた領域内にあるが、前記基板の前記第１のドープされた領域内にはない、
請求項２３に記載の方法。
【請求項３１】
前記第１のドープされた領域がｐ型である、請求項３０に記載の方法。
【請求項３２】
前記第１のドープされた領域がｎ型である、請求項３０に記載の方法。
【請求項３３】
前記基板が、第１のドープされた領域と、前記第１のドープされた領域の上の第２のドープされた領域とを有し、
前記第１のドープされた領域及び前記第２のドープされた領域のうちの一方がｐ型であり、他方がｎ型領域であり、
前記トレンチが、前記第２のドープされた領域を貫通して前記第１のドープされた領域内に延在し、
充填材が、前記ケイ化物を形成する前に前記トレンチの前記底部内に形成され、
前記充填材が、前記第２のドープされた領域内に延在する前記トレンチの部分を完全に満たし、
金属含有層が前記トレンチ内と前記充填材の上とに形成され、
前記金属含有層からの金属が前記第２のドープされた領域の基板と反応して前記ケイ化物を形成する、
請求項２３に記載の方法。
【請求項３４】
前記導電性にドープされた半導体材料のピラーが、一対のソース／ドレイン領域の間にチャネル領域を含み、
前記第２電気絶縁材料のうちの少なくとも幾つかを置換する前記導電材料が、チャネル領域を介して互いに前記ソース／ドレイン領域にゲート接続するトランジスタ・ゲートを含み、且つワード線に組み込まれ、
前記ケイ化物が前記ソース／ドレイン領域の１つに電気的に接続され、且つビット線に組み込まれる、
請求項２３に記載の方法。
【請求項３５】
前記ケイ化物に電気的に接続する前記ソース／ドレイン領域の１つが、第１ソース／ドレイン領域であり、
前記一対のソース／ドレイン領域の他のソース／ドレイン領域が、第２ソース／ドレイン領域であって、キャパシタに電気的に接続され、
前記トランジスタ・ゲート、キャパシタ、ソース／ドレイン領域及びチャネル領域の組合せが、ＤＲＡＭ単位セルを形成する、
請求項３４記載の方法。
【請求項３６】
前記ＤＲＡＭ単位セルが、複数の他のＤＲＡＭ単位セルと同時に形成され、ＤＲＡＭアレイ内の前記他のＤＲＡＭ単位セルに組み込まれる、請求項３５の方法。
【請求項３７】
電子デバイス内に前記ＤＲＡＭアレイを組み込むことを更に含む、請求項３６に記載の方法。
【請求項３８】
半導体記憶デバイスを形成する方法であって、
半導体材料の上面を有する半導体基板を提供するステップと、
前記上面を貫通して前記基板内に延在するトレンチを形成するステップと、
前記トレンチの側壁に沿ってビット線を形成するステップと、
前記ビット線を覆うよう前記トレンチ内に第１電気絶縁材料を堆積させるステップと、
前記ビット線及び前記第１電気絶縁材料の上に、パターン形成された第２電気絶縁材料を形成するステップであって、前記第２電気絶縁材料が、そこを介して延在する開口を有して前記半導体材料の上面の一部分を露出させるステップと、
前記開口内に、導電性にドープされた半導体材料の垂直方向に延びるピラーを形成するステップであって、前記ピラーが第２の型のチャネル領域の縦方向の対向する側面上に第１の型の一対のソース／ドレイン領域を含むようにドープされ、前記第１の型及び前記第２の型の一方がｐ型であり、他方がｎ型であり、前記一対のソース／ドレイン領域が第１のソース／ドレイン領域と第２のソース／ドレイン領域であり、前記第１のソース／ドレイン領域が前記ビット線に電気的に接続されるステップと、
前記ピラーの周りにゲート誘電体を形成するステップと、
前記第２電気絶縁材料うちの少なくとも幾つかを導電性ワード線に置換するステップであって、前記導電性ワード線材料が横方向に前記ピラー取り囲み、前記ゲート誘電体によって前記ピラーと分離されているステップと、
前記第２ソース／ドレイン領域の電気的に接続する電荷蓄積デバイスを形成するステップと、
を含む半導体記憶デバイスの形成方法。
【請求項３９】
前記ビット線が金属ケイ化物から成る、請求項３８に記載の方法。
【請求項４０】
前記電荷蓄積デバイスがキャパシタである、請求項３８に記載の方法。
【請求項４１】
前記キャパシタ、ソース／ドレイン領域及びチャネル領域がＤＲＡＭ単位セルに組み込まれる、請求項４０に記載の方法。
【請求項４２】
前記ＤＲＡＭ単位セルが、互いに同じ加工を利用して形成される複数のＤＲＡＭ単位セルの１つである、請求項４１に記載の方法。
【請求項４３】
前記ＤＲＡＭ単位セルが、互いに同じ加工を利用して形成される複数のＤＲＡＭ単位セルの１つである、請求項４２に記載の方法。
【請求項４４】
電子システム内に複数の前記ＤＲＡＭ単位セルを組み込むステップを更に含む、請求項４３に記載の方法。
【請求項４５】
前記第２電気絶縁材料を介して前記半導体材料面の前記露出部分に及ぶ前記開口が第２開口であり、更に、
前記基板上にエッチ・ストップ材料を形成するステップと、
前記エッチ・ストップ材料上に前記第２電気絶縁材料を形成し、更にそこから前記エッチ・ストップに及ぶ第１開口を有して前記第２電気絶縁材料を形成するステップであって、前記第２電気絶縁材料が前記開口の周辺を形成するステップと、
前記第１開口を狭めるために前記周辺に沿って異方性エッチ・スペーサを形成するステップと、
前記狭めた第１開口を前記半導体材料上面に延在させ、第２開口を形成するステップと、
を含む請求項３８の方法。
【請求項４６】
前記第２電気絶縁材料が、前記エッチ・ストップに直接対向して形成される、請求項４５に記載の方法。
【請求項４７】
前記基板上に低ｋ誘電体材料を形成するステップと、
低ｋ誘電体材料上に且つそれに直接対向して前記エッチ・ストップを形成するステップを含む、
請求項４５に記載の方法。
【請求項４８】
前記低ｋ誘電体材料が二酸化ケイ素を含み、
前記エッチ・ストップが酸化アルミニウムと酸化ハフニウムのうちの一方又は両方を含む、
請求項４７に記載の方法。
【請求項４９】
前記縦方向に延びるピラーを形成した後、前記第２電気絶縁材料と前記縦方向に延びるピラーの間に空間を形成するように、前記第２電気絶縁材料に対して前記異方性エッチ・スペーサを選択的に除去するステップと、
前記空間内に前記ゲート誘電体を形成するステップと、
を含む請求項４５に記載の方法。
【請求項５０】
前記ゲート誘電体が二酸化ケイ素を含み、
前記縦方向に延びるピラーがシリコンを含み、
前記ゲート誘電体が、前記縦方向に延びるピラーの表面を酸化状態に曝すことによって形成される、
請求項４９に記載の方法。
【請求項５１】
前記ゲート誘電体が二酸化ケイ素から成り、
前記縦方向に延びるピラーの表面に沿って二酸化ケイ素を堆積させることによって形成される、
請求項４９に記載の方法。
【請求項５２】
前記パターン形成された第２電気絶縁材料が二酸化ケイ素を含み、
前記異方性エッチ・スペーサが窒化ケイ素を含む、
請求項４９に記載の方法。
【請求項５３】
第１のドープされた半導体領域と、
前記第１のドープされた半導体領域の上の第２のドープされた半導体領域であって、前記第１のドープされた半導体領域と前記第２のドープされた半導体領域のうちの１つがｐ型領域であり、他方がｎ型領域である、第２のドープされた半導体領域と、
前記第２のドープされた半導体領域を完全に貫通し、前記第１のドープされた半導体領域には部分的に延在する分離領域と、
前記分離領域と前記第２のドープされた半導体領域との間に完全に含まれるケイ化物線として、前記分離領域に沿って、直接対向して延在するケイ化物線と、
を備える半導体構成。
【請求項５４】
前記第１のドープされた半導体領域がｎ型であり、前記第２のドープされた半導体領域がｐ型である、請求項５３に記載の構成。
【請求項５５】
前記第１のドープされた半導体領域がｐ型であり、前記第２のドープされた半導体領域がｎ型である、請求項５３に記載の構成。
【請求項５６】
前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域が、ドープされたシリコンから成る、請求項５３に記載の構成。
【請求項５７】
前記第１のドープされた半導体領域及び前記第２のドープされた半導体領域が、ドープされた単結晶シリコンから成る、請求項５３に記載の構成。
【請求項５８】
前記分離領域が二酸化ケイ素を含む、請求項５３に記載の構成。
【請求項５９】
前記ケイ化物が、コバルト・ケイ化物、ニッケル・ケイ化物、チタン・ケイ化物、タングステン・ケイ化物、タンタル・ケイ化物及びこれらの混合物の群から選択される、請求項５３に記載の構成。
【請求項６０】
半導体構成であって、
第１のドープされた半導体領域と、
前記第１のドープされた半導体領域の上の第２のドープされた半導体領域であって、前記第１のドープされた半導体領域と前記第２のドープされた半導体領域のうちの一方がｐ型領域であり、他方がｎ型領域である第２のドープされた半導体領域と、
前記第２のドープされた半導体領域を完全に貫通し、前記第１半導体領域に部分的に延在する分離領域であって、一対の側壁を有する線であって、側壁の１つが第１側壁で、他方が第２側壁である分離領域と、
前記第１側壁に沿って、それに直接対向して延在する第１ケイ化物線であって、前記第２のドープされた半導体領域に直接物理的に接触するが前記第１のドープされた半導体領域には直接物理的に接触しない第１ケイ化物線と、
前記第２側壁に沿って、それに直接対向して延在する第２ケイ化物線であって、前記第２のドープされた半導体領域に直接物理的に接触するが前記第１のドープされた半導体領域には直接物理的に接触しない第２ケイ化物線と、
を備える半導体構成。
【請求項６１】
前記第１ケイ化物線及び前記第２ケイ化物線が、完全に前記分離領域と前記第２のドープされた半導体領域の間に含まれる、請求項６０に記載の構成。
【請求項６２】
前記第１のドープされた半導体領域がｎ型であり、前記第２のドープされた半導体領域がｐ型である、請求項６０に記載の構成。
【請求項６３】
前記第１のドープされた半導体領域がｐ型であり、前記第２のドープされた半導体領域がｎ型である、請求項６０に記載の構成。
【請求項６４】
前記分離領域が二酸化ケイ素を含む、請求項６０に記載の構成。
【請求項６５】
前記分離領域が単一の均一組成である、請求項６０に記載の構成。
【請求項６６】
前記分離領域が、化学組成が互いに異なる下部領域と上部領域を有する、請求項６０に記載の構成。
【請求項６７】
前記下部領域が、前記第１のドープされた半導体領域内に前記分離領域の全てを含み、前記第２のドープされた半導体領域内に前記分離領域の一部を含む、請求項６６に記載の構成。
【請求項６８】
半導体構成であって、
導電性にドープされた半導体材料を含む半導体基板と、
側壁を有する、前記導電性にドープされた半導体材料内のトレンチ分離領域と、
前記トレンチ分離領域の前記側壁と前記導電性ドープ半導体材料との間のビット線と、
前記ビット線と前記トレンチ分離領域との上の誘電体材料と、
前記誘電材料の上のワード線と、
前記ワード線に近接し、一対のソース／ドレイン領域の間の縦方向のチャネル領域を含む縦方向に延びるピラーと、
を備え、前記ワード線が、前記チャネル領域を介して前記ソース／ドレイン領域を互いにゲート接続するトランジスタ・ゲートを含み、前記一対のソース／ドレイン領域の一方が電気的に前記ビット線に接続される半導体構成。
【請求項６９】
前記ビット線が金属ケイ化物を含む、請求項６８に記載の構成。
【請求項７０】
前記基板の前記導電性にドープされた半導体材料がシリコンを含む、請求項６８の構成。
【請求項７１】
前記縦方向に延びるピラーが、直接、前記ビット線上にはない、請求項６８に記載の構成。
【請求項７２】
前記導電性にドープされた半導体材料が単結晶半導体材料を含み、
前記縦方向に延びるピラーが前記単結晶半導体材料の単結晶拡張部を含む、
請求項６８に記載の構成。
【請求項７３】
前記縦方向に延びるピラーの前記ソース／ドレイン領域がｎ型領域であり、前記縦方向に延びるピラーの前記チャネル領域がｐ型領域である、請求項６８に記載の構成。
【請求項７４】
前記縦方向に延びるピラーの前記ソース／ドレイン領域がｐ型領域であり、前記縦方向に延びるピラーの前記チャネル領域がｎ型領域である、請求項６８に記載の構成。
【請求項７５】
前記誘電材料が二酸化ケイ素から成る、請求項６８に記載の構成。
【請求項７６】
前記基板が第１のドープされた領域と、前記第１のドープされた領域の上の第２のドープされた領域とを含み、
前記第１及び第２のドープされた領域の一方がｐ型であり、他方がｎ型であり、
前記導電性にドープされた半導体材料が前記第２のドープされた領域であり、
前記トレンチ分離領域が、前記第２のドープされた領域を貫通し、前記第１のドープされた領域内に延在し、前記ビット線が前記基板の前記第２のドープされた領域内にあり、前記第１のドープされた領域内にはない、
請求項６８に記載の構成。
【請求項７７】
前記第１のドープされた領域が前記ｐ型領域である、請求項７６に記載の構成。
【請求項７８】
前記第１のドープされた領域が前記ｎ型領域である、請求項７６に記載の構成。
【請求項７９】
電気的に前記ビット線に接続されるべき前記一方のソース／ドレイン領域が第１ソース／ドレイン領域であり、
前記対のソース／ドレイン領域の他方のソース／ドレイン領域が第２ソース／ドレイン領域であって電気的にキャパシタに接続され、
前記トランジスタ・ゲート、キャパシタ、ソース／ドレイ領域及びチャネル領域の前記組合せがＤＲＡＭ単位セルを形成する、
請求項６８に記載の構成。
【請求項８０】
実質的に請求項７６のＤＲＡＭ単位セルと同等である他の複数のＤＲＡＭ単位セルと共に請求項７９のＤＲＡＭ単位セルを含むＤＲＡＭアレイ。
【請求項８１】
請求項８０のＤＲＡＭアレイを含む電子デバイス。
【請求項８２】
半導体構成であって、
半導体材料の上面を有する半導体基板と、
前記基板内に延在する分離領域と、
前記分離領域と前記基板との間のビット線と、
前記ビット線及び分離領域の上の一対の離間されたワード線であって、対の一方が第１ワード線で、他方が第２ワード線であるワード線と、
前記離間されたワード線の間の電気絶縁線と、
前記半導体材料の上面から上方に延在する導電性にドープされた半導体材料の縦方向に延びる第１ピラーであって、前記第１ワード線を介して上方に延在し、第２の型チャネル領域の縦方向の対向する側面上に一対の第１の型ソース／ドレイン領域を含み、第１の型及び第２の型のうちの一方がｐ型であり、他方はｎ型であり、前記一対のソース／ドレイン領域が、第１ソース／ドレイン領域及び第２ソース／ドレイン領域であり、前記第１ソース／ドレイン領域が前記ビット線に電気的に接続する第１ピラーと、
前記半導体材料の上面から上方に延在する導電性にドープされた半導体材料の縦方向に延びる第２ピラーであって、前記第２ワード線を介して上方に延在し、第２の型のチャネル領域の縦方向の対向する側面上に一対の第１の型ソース／ドレイン領域を含み、前記一対のソース／ドレイン領域が、第３ソース／ドレイン領域及び第４ソース／ドレイン領域であり、前記第３ソース／ドレイン領域が、前記ビット線に電気的に接続する第２ピラーと、
前記第１ピラーの周りの、前記第１ピラーを前記第１ワード線と分離する第１ゲート誘電体と、
前記第２ピラーの周りの、前記第２ピラーを前記第２ワード線と分離する第２ゲート誘電体と、
前記第２ソース／ドレイン領域に電気的に接続される第１電荷蓄積デバイスと、
前記第４ソース／ドレイン領域に電気的に接続される第２電荷蓄積デバイスと、
を含む半導体構成。
【請求項８３】
前記第１電荷蓄積デバイス及び前記第２電荷蓄積デバイスがキャパシタである、請求項８２に記載の構成。
【請求項８４】
前記キャパシタ、ソース／ドレイン領域及びチャネル領域がＤＲＡＭ単位セルの一組の中に組み込まれる、請求項８３に記載の構成。
【請求項８５】
単位セルのそれぞれが、キャパシタを除いて４Ｆ２デバイスである、請求項８４に記載のＤＲＡＭセル。
【請求項８６】
請求項８４の前記ＤＲＡＭ単位セルを含むＤＲＡＭ。
【請求項８７】
請求項８６の前記ＤＲＡＭアレイを含む電子システム。
【請求項８８】
前記電気絶縁線が二酸化ケイ素を含む、請求項８３に記載の構成。
【請求項８９】
前記電気絶縁線が高ｋ誘電体材料を覆う二酸化ケイ素を含む、請求項８３に記載の構成。
【請求項９０】
前記電気絶縁線が高ｋ誘電体材料を覆う二酸化ケイ素から成る、請求項８３に記載の構成。
【請求項９１】
前記高ｋ誘電体材料が、酸化アルミニウムと酸化ハフニウムのうちの一方又は両方から成る、請求項９０に記載の構成。
【請求項９２】
前記分離領域と前記電気絶縁線との間の高ｋ誘電体材料を更に含む、請求項８３に記載の構成。
【請求項９３】
前記高ｋ誘電体材料が、酸化アルミニウムと酸化ハフニウムのうちの一方又は両方から成る、請求項９２に記載の構成。
【請求項９４】
前記分離領域と前記高ｋ誘電体材料との間の低ｋ誘電体材料を更に含む、請求項９２に記載の構成。
【請求項９５】
前記低ｋ誘電体材料が、前記第１ワード線及び前記第２ワード線と前記基板の前記半導体材料の上面との間である、請求項９４に記載の構成。
【請求項９６】
前記高ｋ誘電体材料が、前記第１ワード線及び前記第２ワード線と前記基板の前記半導体材料の上面との間にない、請求項９５に記載の構成。
【請求項９７】
前記低ｋ誘電体材料が二酸化ケイ素を含み、
前記高ｋ誘電体材料が、酸化アルミニウムと酸化ハフニウムのうちの一方又は両方を含む、請求項９４に記載の構成。
【請求項９８】
前記低ｋ誘電体材料が二酸化ケイ素から成る、請求項９４に記載の構成。
【請求項９９】
前記第１ゲート誘電体及び前記第２ゲート誘電体が二酸化ケイ素を含む、請求項８３に記載の構成。
【請求項１００】
前記第１ゲート誘電体及び前記第２ゲート誘電体が二酸化ケイ素から成る、請求項８３に記載の構成。
【請求項１０１】
前記第１及び第２ワード線が導電性ドープシリコンを含む請求項８３に記載の構成。
【請求項１０２】
前記第１ワード線及び前記第２ワード線が、導電性にドープされたシリコンを含む、請求項８３に記載の構成。
【請求項１０３】
前記ビット線が金属ケイ化物から成る、請求項８３に記載の構成。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構成及び半導体構造の形成方法に関する。特定の態様においては、本発明は、１つ又は複数の埋込みビット線及び１つ又は複数の縦型サラウンド・ゲート・トランジスタ（ＳＧＴ）構造を備える半導体構成、並びにそのような構成を形成する方法に関する。
【０００２】
背景技術
半導体デバイス応用の継続的目標は、デバイス集積度を上げること、換言すれば、支持基板にわたってデバイス密度を上げることである。密度を上げる方法は、個々のデバイスのサイズを減少させること、及び／又はデバイスの実装密度を増加する（つまり隣接デバイス間の間隔を狭める）ことを含み得る。高集積度化を進展させるためには、半導体用途で利用可能である新しいデバイス構成を開発し、半導体デバイス構成を作製する新しい方法を開発することが望まれる。
【０００３】
比較的一般的な半導体デバイスは、例示的なメモリ・デバイスであるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを有する記憶デバイスである。ＤＲＡＭセルは、キャパシタである一般的なメモリ蓄積デバイスと共に、トランジスタ及びメモリ蓄積デバイスを備える。半導体デバイスに対する近年の応用は、膨大な数のＤＲＡＭ単位セルを利用することができる。したがって、ＤＲＡＭ構造中で利用するのが妥当な新しい半導体デバイス構成を開発することが望ましく、ＤＲＡＭ構造を作製する新しい方法を開発することも望ましい。
【０００４】
発明の概要
一つの態様においては、本発明は半導体構造を形成する方法を含む。半導体基板が提供され、外半導体基板は第１のドープされた半導体領域と第１のドープされた領域の上の第２のドープされた半導体領域とを有する。第１及び第２のドープされた半導体領域のうちの一方はｐ型領域で、他方はｎ型領域である。トレンチが第２のドープされた半導体領域を貫通し、第１のドープされた半導体の中に延在して形成される。トレンチは、第１及び第２のドープされた半導体領域を含む側壁を有する。ケイ化物がトレンチ側壁から形成される。ケイ化物は第２のドープされた半導体領域内にあり、第１のドープされた半導体領域内にはない。電気絶縁材料がケイ化物を覆うようにトレンチ内に形成される。ケイ化物は最終的にはＤＲＡＭアレイ内のビット線として利用され、こうしたアレイのトランジスタ・デバイスはケイ化物を覆う電気絶縁材料の上に形成される。
【０００５】
一つの態様においては、本発明は半導体メモリ・デバイスの形成方法を含む。半導体材料の上面を有する半導体基板が提供される。トレンチが上面を貫通し、かつ基板の中に延在して形成される。ケイ化物ビット線がトレンチの側壁に沿って形成される。第１電気絶縁材料がトレンチ内に堆積されてビット線を覆う。パターン形成された第２電気絶縁材料が、ビット線の上と第１電気絶縁材料の上に形成される。パターン形成された第２電気絶縁材料は、そこを貫通する開口を有し、半導体材料の上面の一部を露出する。導電性にドープされた半導体材料の縦方向に延びるピラーが開口内に形成される。ピラーは、第２の型のチャネル領域の上下の対向側面上に一対の第１の型のソース／ドレイン領域を備えるようにドープされる。第１及び第２の型のうちの一方はｐ型であり、他方はｎ型である。一対のソース／ドレイン領域は、第１ソース／ドレイン及び第２ソース／ドレイン領域であり、ビット線と電気接続されている第１ソース／ドレイン領域を有する。ゲート誘電体がピラーの周りに形成される。第２電気絶縁材料の少なくとも一部が導電性ワード線材料に置き換えられる。導電性ワード線材料は、側面でピラーを取り囲み、ピラーとゲート誘電体材料によって分離される。電荷蓄積デバイスが第２ソース／ドレイン領域に電気接続して形成され、例示的な電荷蓄積デバイスはキャパシタである。キャパシタ、ソース／ドレイン領域及びチャネル領域はＤＲＡＭ単位セル内に組み込まれる。
【０００６】
一つの態様においては、本発明は半導体構成を含む。構成は第１のドープされた半導体領域と、第１のドープされた半導体領域の上の第２のドープされた半導体領域とを含む。第１及び第２のドープされた半導体領域のうちの一方はｐ型領域であり、他方はｎ型領域である。分離領域が、第２のドープされた半導体領域を完全に貫通し、かつ第１のドープされた半導体領域の中に部分的に延在する。分離領域は、一対の対向する側壁を有する線である。側壁の１つが第１側壁で、他方が第２側壁である。第１ケイ化物線が、第１側壁に沿い、直接対向して延在し、第１ケイ化物線は第２のドープされた半導体領域と直接物理的に接触するが、第１のドープされた半導体領域とは直接物理的には接触しない。第２ケイ化物線が、第２側壁に沿い、直接対向して延在する。第２ケイ化物線は、第１ケイ化物線のように、第２のドープされた半導体領域と直接物理的に接触するが、第１のドープされた半導体領域とは直接物理的には接触しない。特定の態様では、第１及び第２ケイ化物線は、メモリ・アレイ内のビット線として利用される。
【０００７】
一つの態様においては、本発明は、半導体基板、基板内に延在する分離領域、及び、分離領域と基板との間の、ケイ化物を含むビット線を有する半導体構成を含む。一対の離間されたワード線がビット線と分離領域の上にあり、ワード線の１つは第１ワード線であり、他方は第２ワード線である。電気絶縁線が離間されたワード線の間にある。導電性にドープされた半導体材料の縦方向に延びる第１ピラーが、基板の上面から上方に延在する。縦方向に延びる第１ピラーは、第１ワード線を貫通して延在し、第２の型のチャネル領域の上下の対向する側面上に一対の第１ソース／ドレイン領域を含む。第１及び第２の型のうちの一方はｐ型であり、他方はｎ型である。一対のソース／ドレイン領域は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域であり、第１ソース／ドレイン領域はビット線に電気接続している。導電性にドープされた半導体材料の縦方向に延びる第２ピラーは、基板の上面から上方に、かつ第２ワード線を貫通して延在する。縦方向に延びる第２ピラーは、第２の型のチャネル領域の上下の対向側面上に一対の第１ソース／ドレイン領域を含む。縦方向に延びる第２ピラーの一対のソース／ドレイン領域は、第３ソース／ドレイン領域及び第４ソース／ドレイン領域と呼ばれ、第３ソース／ドレイン領域はビット線に電気接続している。第１ゲート誘電体が縦方向に延びる第１ピラーの周りにあり、第２ゲート誘電体が縦方向に延びる第２ピラーの周りにある。第１及び第２ゲート誘電体は、それぞれ縦方向に延びる第１及び第２ピラーを、それぞれ第１及び第２ワード線と分離する。第１電荷蓄積デバイスが第２ソース／ドレイン領域に電気接続し、第２電荷蓄積デバイスが第４ソース／ドレイン領域に電気接続している。特定の態様では、第１及び第２電荷蓄積デバイスはキャパシタである。
【０００８】
本発明の好ましい実施の形態を、以下の添付の図面を参照して以下説明する。
発明を実施するための最良の形態
特定の態様では、本発明は、埋込みビット線及び埋込みビット線の上側に延在する縦型サラウンド・ゲート・トランジスタ（ＳＧＴ）を備えるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）アレイを包む。例示的な構成１０を図１を参照して説明する。
【０００９】
構成１０は、第１のドープされた半導体領域１４及びこの第１のドープされた半導体領域の上の第２のドープされた半導体領域１６を含むベース１２を備える。領域１４及び１６は、適切にドープされた単結晶シリコンを含み、又は本質的にそれから成り、或いはそれから成る。本発明の示された態様では、領域１６はｎ型のドープされた半導体材料を含み、領域１４はｐ型のドープされた半導体材料を含むが、本発明は、領域１４及び１６のドーパント型が逆にされた他の態様（図示せず）も包含する。
【００１０】
領域１４及び１６の一方又は両方は以下の説明で半導体基板と呼ばれる。代りに、用語「基板」は、例えば、領域１４と領域１６との組合せ及び／又は構成１０の他の構造と領域１４、１６の一方又は両方との組合せなど、構造の組合せを呼ぶのに利用され得る。添付の特許請求の範囲の理解に役立てるために、用語「半導体性基板」及び「半導体基板」は、半導体性ウェハ（単独か、それともその上に他の材料を含む組合せで）及び半導体性材料層（単独か、それとも他の材料を含む組合せで）など、バルク半導体性材料を含めて、半導体性材料を包含する任意の構成をも意味すると定義されるが、これに限定されない。用語「基板」は、前述された半導体性基板を含めて任意の支持構造をも指すが、これに限定されない。
【００１１】
一対の分離領域１８、２０が、第２のドープされた半導体領域１６を貫通し、かつ第１のドープされた半導体領域１４の中に延在して示されている。分離領域１８、２０は１つ又は複数の適切な電気絶縁材料を含み、特定の態様では、二酸化ケイ素を含み、基本的に二酸化ケイ素から成り、或いは二酸化ケイ素から成る。分離領域は半導体材料１４、１６内にトレンチに沿って延在するので、トレンチ分離領域とも呼ばれる。分離領域は、単一の同質組成１９（図示されているように）を含み、又は、異なる絶縁材料の２つ以上の層を含むことができる。
【００１２】
分離領域１８、２０は、典型的には、互いに実質的に同一であるが、用語「実質的に同一である」は分離領域がその領域形成に利用された半導体製造プロセスの許容誤差内で同一であることを示す。分離領域２０は一対の側壁２２、２４を備える。分離領域１８も同様の側壁を備えるが、これには符号を付していない。側壁２２、２４は、以下の説明の中で、それぞれ第１側壁及び第２側壁と呼ばれる。第１側壁及び第２側壁は、それぞれ第１のドープされた領域１４に沿った部分と第２のドープされた領域１６に沿った別の部分を有する。
【００１３】
複数のビット線２６、２８、３０、３２が第２のドープされた領域１６内に且つ分離領域の側壁に沿って延在する。例えば、ビット線３０、３２は、第１側壁２２及び第２側壁２４にそれぞれ沿って延在していることが示されている。ビット線３０、３２は、以下の説明で、それぞれ第１ビット線及び第２ビット線と呼ばれる。
【００１４】
特定の態様では、ビット線２６、２８、３０、３２は金属ケイ化物を含み、基本的に金属ケイ化物から成り、或いは金属ケイ化物から成る。したがって、ビット線はケイ化物含有ビット線と呼ばれる。ビット線の金属ケイ化物は、例えば、コバルト・ケイ化物、ニッケル・ケイ化物、タンタル・ケイ化物、タングステン・ケイ化物、チタン・ケイ化物、及びそれらの混合物から成る群から選択され得る。
【００１５】
ビット線２６、２８、３０、３２は分離領域の側壁に沿い且つ直接対向して延在しているが、第２のドープされた半導体領域１６とも直接且つ物理的に接触している。用語「直接対向する」及び「直接且つ物理的に接触する」とは、構成要素が互いに接触していることを示すのに利用される。ビット線２６、２８、３０、３２は、第１のドープされた半導体領域１４と直接且つ物理的には接触していない。
【００１６】
電気絶縁材料３６は、分離領域１８、２０の上及びビット線２６、２８、３０、３２の上に延在する。層３６の例示的な上下方向厚さは約５００Åである。電気絶縁材料３６は任意の適切な材料を含むことができるが、特定の態様では、二酸化ケイ素を含み、基本的に二酸化ケイ素から成り、或いは二酸化ケイ素から成る。したがって、絶縁材料３６と分離領域１８、２０内の絶縁材料１９は、互いに同じ組成を有することができる。態様によっては、分離領域１８、２０は半導体領１４、１６内のトレンチに埋めた絶縁材料１９だけを含むと考えることができ、別の態様では、分離領域は材料１９、３６の組合せを含むと考えることができる。分離領域が材料１９、３６の組合せを含むと考えられる場合には、ビット線２６、２８、３０、３２は、本発明の図示された態様における分離領域と第２のドープされた半導体領域１６との間に完全に含まれると考えられる。
【００１７】
間隔を空けて並ぶ一対のワード線４０、４２が絶縁材料３６の上側にある。ワード線４０、４２の例示的な上下方向厚さは約１０００Å〜約４０００Åである。ワード線は、ビット線２６、２８、３０、３２及び分離領域１８、２０の上方に延在する。ワード線４０、４２は、それぞれ第１ワード線及び第２ワード線と呼ばれる。ワード線は導電性にドープされたシリコンを含み、本質的に導電性にドープされたシリコンから成り、或いは導電性にドープされたシリコンから成るが、特定の態様では、導電性にドープされた多結晶シリコン及び／又はアモルファス・シリコンを含み、本質的に導電性にドープされた多結晶シリコン及び／又はアモルファス・シリコンから成り、或いは導電性にドープされた多結晶シリコン及び／又はアモルファス・シリコンから成る。しかし、理解されるように、ワード線は任意の適切な導電材料を含むことができる。態様によっては、ワード線は金属及び／又は金属化合物のどちらか一方だけを、或いは導電性にドープされたシリコンと組合せて含むこともある。ワード線が導電性にドープされたシリコンを含む場合、そのシリコンは、本発明の特定の用途に対する適性に従って選択される導電型を有するｐ型又はｎ型であってよい。
【００１８】
ワード線は絶縁材料３６に直接対向して形成されるものとして図示されている。したがって、本発明の図示された態様では、トレンチされた絶縁材料１９をワ―ド線４０、４２から分離する唯一の材料は誘電体材料３６である。電気絶縁線路４４はワード線４０、４２の間に延び、電気的にワード線を互いに分離する。線４４は分離領域とビット線の上側に延在する。
【００１９】
線４４は薄い下部層４６と厚い上部層４８を含む。層４６に対する例示的な上下方向厚さは約１００Åで、層４８に対する例示的な上下方向厚さは約１０００Å〜約４０００Åであり、典型的には約２５００Åである。本発明の特定の態様では、下部層４６は高ｋ誘電体材料である。用語「高ｋ」は、誘電率が二酸化ケイ素のそれより大きい誘電率を有する材料を呼ぶのに用いられる。層４６に対して適している例示的な高ｋ材料は、酸化アルミニウム及び酸化ハフニウムの一方又は両方を含む材料である。線４４は両方の材料４６、４８を含むものとして説明され得る。別の態様では、線は材料４８から成り、材料４６を含まないとみなされる。線が材料４６を含まないと見なされる態様では、線は分離領域及び誘電体材料３６、４６から分離されていると見なされ得る。
【００２０】
材料４８は材料４６に比べて選択的にエッチング可能な材料であってよいが、例示的な材料は、材料４６が酸化アルミニウムと酸化ハフニウムの一方又は両方から本質的に成る、或いは酸化アルミニウムと酸化ハフニウムの一方又は両方から成る態様では、ドープされた又はドープされない二酸化ケイ素である。材料４８は、例えば、二酸化ケイ素又はホウリンケイ酸塩ガラス（ＢＰＳＧ）を含み、本質的に二酸化ケイ素又はホウリンケイ酸塩ガラス（ＢＰＳＧ）から成り、或いは二酸化ケイ素又はホウリンケイ酸塩ガラス（ＢＰＳＧ）から成る。材料４６に比べて選択的にエッチング可能な材料４８を有する利点は、構成１０の作製期間に生じるが、そのような利点は、以下の図２〜図３１を参照して本発明の手法の態様を論じる際に更に詳しく説明される。
【００２１】
本発明の態様によっては、材料３６が電気的にワード線４０、４２をビット線２６、２８、３０、３２から分離するので、材料３６は低ｋ材料であることが有利なこともある（「低ｋ」は二酸化ケイ素の誘電率より小さいか等しい誘電率を有する材料を指すのに用いられる用語である）。特に、高ｋ誘電体材料が材料３６に利用される場合に、ワード線とビット線との間に寄生容量の問題が存在する。したがって、態様によっては、高ｋ材料４６が低ｋ誘電体材料（特に、誘電体材料３６）に直接対向していることになる。
【００２２】
縦方向に延びるピラー５０、５２、５４、５６は、第１ワード線及び第２ワード線を貫通して上向きに延びている。特に、ピラー５０、５２は第１ワード線４０を貫通して上向きに延び、ピラー５４、５６は第２ワード線４２を貫通して上向きに延びる。ピラーは導電性にドープされた半導体材料を含む。例えば、ピラー５２は、上下に一対のｎ型にドープされた領域の間に挟まれる、ｐ型にドープされた中央領域を含むことが示されている。ｐ型にドープされた領域はトランジスタ・デバイスのチャネル領域に相当し、ｎ型にドープされた領域はデバイスのソース／ドレイン領域に相当する。ピラー５２の中間チャネル領域は５８で指示され、ソース／ドレイン領域は６２、６０で指示されている。ソース／ドレイン領域６０、６２は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域とそれぞれ呼ばれる。チャネル領域及びソース／ドレイン領域の図示されたドーパントの種類はそれぞれｐ型及びｎ型であるが、理解されるように、本発明の他の態様（図示せず）では、ドーパントの種類が逆にされてよい。
【００２３】
態様によっては、ベース１２は第１のドープされた領域１６の表面に一致する上面を有する半導体基板であると見なされてよい。そのような態様では、縦方向に延びるピラー５０、５２、５４、５６は、半導体基板の上面から上方向に延びると見なされる。
【００２４】
後の説明のために、ピラー５２は、第１ワード線４０と関連する第１の縦方向に延びるピラーと呼ばれ、ピラー５６は、ワード線４２と関連する第２の縦方向に延びるピラーと呼ばれる。ピラー５６のドーパント構成は図１には見えないが、縦方向に延びるピラー５６はピラー５２に対して図示されたのと同じドーパント構成を含む。
【００２５】
縦方向に延びるピラー５２の半導体材料は任意の適切な材料を含むことができ、特定の態様では単結晶シリコンである。特定の態様では、第１のドープされた領域１６は単結晶シリコンを含み、縦方向に延びるピラーは第１のドープされた領域１６からエピタキシャル成長によって形成される。そのような態様では、縦方向に延びるピラーは、第１のドープされた領域１６の単結晶半導体材料の単結晶延長部分を含むと見なされる。
【００２６】
ゲート誘電体材料６４は、縦方向に延びるピラーのまわりに延在し、縦方向に延びるピラーをワード線から電気的に分離する。ゲート誘電体６４は任意の適切な材料又は材料の組合せを含むことができる。特定の態様では、ゲート誘電体６４は二酸化ケイ素を含み、又は本質的に二酸化ケイ素から成り、或いは二酸化ケイ素から成る。
【００２７】
線４８、縦方向に延びるピラー５０、５２、５４、５６及びワード線４０、４２の相対的高さが、図１にほぼ正確に示されている。特に、縦方向に延びるピラーは線４４とほぼ同じ高さに形成され、ワード線４０、４２は、第２ソース／ドレイン領域６２の下方の領域を横断して延在するが、縦方向に延びるピラーの頂部を越えない。典型的には、ワード線（例えばワード線４０など）は、上部ソース／ドレイン領域（ソース／ドレイン領域６２など）と約２００Å〜３００Å重なり、したがって、ワード線の最上面は、縦方向に延びるピラーの最上面より２００Å〜５００Å下にあることになる。
【００２８】
縦方向に延びるピラーの下部ソース／ドレイン領域のそれぞれ（例えば、ソース／ドレイン領域６０など）は、電気的に一対のビット線（例えば、ピラー５０の下部ソース／ドレイン領域に接続されるビット線２８、３０。ソース／ドレイン領域６０に接続される第２ビット線は図１には示されていない）に接続される。上部ソース／ドレイン領域（例えば、領域６２などの）は、ＤＲＡＭ構成を形成する適切な電荷蓄積デバイスに接続される。図示された実施の形態では、上部ソース／ドレイン領域はキャパシタ構造７０、７２、７４、７６に接続される。キャパシタ構造は概略的に示されているが、任意の適切な構成を備えることができる。
【００２９】
図１の概略図には示されていないが、ワード線４０、４２の上側及び縦方向に延びるピラーの最上面の上側に、典型的には１つ又は複数の絶縁材料が存在する。したがって、キャパシタを形成するために開口が絶縁材料を介して形成され、更なる絶縁層が電気的分離のために追加される。ワード線４０、４２の上側及び縦方向に延びるピラーの露出面の上側に形成される適切な電気絶縁構造は、テトラエチルオルトシリケート（ＴＥＯＳ）から形成される二酸化ケイ素の第１層と、例えばＢＰＳＧを含む厚い第２層である。ＴＥＯＳから形成される二酸化ケイ素層は、ソース／ドレイン領域と二酸化ケイ素上に形成された他の材料との間のドーパントの移動を防止することができる。
【００３０】
ワード線４０、４２は、縦方向に延びるピラーのソース／ドレイン領域をチャネル領域を介してゲート接続させるトランジスタ・ゲート構造を含むと見なされる。例えば、ワード線４０は、ソース／ドレイン領域６０、６２を互いにチャネル領域５８を介してゲート接続させるゲートを含むと見なされる。特定の態様では、トランジスタ・ゲート構造、キャパシタ構造、ソース／ドレイン領域及びチャネル領域がＤＲＡＭの単位セルを構成すると見なされる。例えば、拡散領域５８、６０、６２、キャパシタ７２、及びワード線４０によって構成されるトランジスタ・ゲートは、ＤＲＡＭ単位セルを形成すると見なすことができる。ＤＲＡＭ単位セルはＤＲＡＭアレイに組み込まれるが、そのようなアレイが電子デバイスに組み込まれる。
【００３１】
本発明の態様においては、ＤＲＡＭ単位セルは４Ｆ２構造に対応することができる。本発明の特定の態様では、ワード線（例えば、ワード線４０など）からのトランジスタ・ゲートを含むＤＲＡＭ単位セルの少なくとも一部分と、ワード線によって取り囲まれる縦方向に延びるピラーのソース／ドレイン領域及びチャネル領域が、４Ｆ２構造に対応する。言い換えると、キャパシタを除くＤＲＡＭ単位セルの少なくとも一部分が４Ｆ２構造に対応することになる。キャパシタは４Ｆ２構造に包含されてもよいが、他の態様ではキャパシタは４Ｆ２構造に適合しないような構成を含み得る。
【００３２】
本発明をＤＲＡＭ構成を参照して図１で説明しているが、理解されるように、本発明は、例えば、表示用途、微小電気機械システム（ＭＥＭＳ）、マトリックス用途などに関連する構成を含む他の構成にも応用され得る。
【００３３】
図２〜図３１を参照して、図１の構成を形成する例示的な手法を説明する。適宜、図１の説明で用いられたものと同様の番号を用いて図２〜図３１を説明することにする。
最初に、図２〜図４を参照すると、これらの図は上面図（図２）及び一対の断面図（図３、図４）において半導体構造２００を図示している。構造２００は、図１を参照して前述された第１のドープされた半導体領域１４及び第２のドープされた半導体領域１６を含む。第２のドープされた半導体領域１６は最上面１７を有する。一対のパターン形成されたマスク材料２０２、２０４が最上面１７の上側に形成される。例えば、材料２０２は二酸化ケイ素を含み、材料２０４は窒化ケイ素を含むことができる。
【００３４】
パターン形成された材料２０２、２０４は、そこを貫通して延在する一対の開口２０６、２０８を有する。図示の構造２００は、開口２０６、２０８が第２のドープされた半導体領域１６を完全に貫いて第１のドープされた半導体領域１４に部分的に入り込む適切な処理を行った後のものとして図示されている。
【００３５】
開口２０６、２０８はトレンチに対応する。トレンチ２０６、２０８はそれぞれ側壁２１０、２１２を有するが、これらの側壁は第１のドープされた半導体領域１４の一部分と第２の半導体領域１６の一部分とを含む。
【００３６】
電気絶縁材料２１４がトレンチ２０６、２０８の底部に形成される。電気絶縁材料２１４は、材料を層２０４の上側及びトレンチ内に延びるように堆積させ、該材料をエッチングバックして図示のように残存材料２１４を残すことにより、図の構成に形成することができる。絶縁材料２１４は任意の適切な材料又は材料の組合せを含むことができる。特定の態様では、材料２１４は二酸化ケイ素を含み、又は本質的に二酸化ケイ素から成り、或いは二酸化ケイ素から成る。電気絶縁材料２１４は第１電気絶縁材料と呼ばれ、その中に材料２１４を有するトレンチは、部分的に満たされたトレンチと呼ばれる。本発明の図示された態様では、材料２１４は、第１のドープされた半導体領域１４の最上層の高さ水準より上まで部分的に満たされたトレンチ内にある。
【００３７】
次に図５〜図７を参照すると、金属含有層２１６が層２０４の上及びトレンチ２０６、２０８内に形成される。トレンチ２０６、２０８は図５の中に破線で示され、これらのトレンチが金属含有層２１６の下方にあることを表している。金属含有層は任意の適切な金属を含むことができ、特定の態様では、コバルト、ニッケル、タンタル、タングステン及びチタンのうちの１つ又は複数を含み、又は本質的にそれらの１つ又は複数から成り、或いはそれらの１つ又は複数から成る。金属含有材料２１６は側壁２１０、２１２に沿って形成され、特に、これら側壁の第２のドープされた半導体材料１６に直接対向して形成される。
【００３８】
次に図８〜図１０を参照すると、第２のドープされた半導体領域１６に隣接する金属含有層２１６（図５〜図７）の部分がケイ化物の線２６、２８、３０、３２に変換され、残りの金属含有層が除去される。ケイ化物の線は、図を簡略化するために図８の上面図には示されていない。
【００３９】
金属含有層の金属は、適切な条件の下で金属を領域１６からの半導体材料と反応させることによって、ケイ化物の線に変換することができる。例えば、金属含有層がコバルトを含む場合、コバルトは約８００℃又はそれより低い温度で領域１６からのシリコンと反応することができ、金属含有層がニッケルを含む場合、ニッケルは約７００℃又はそれより低い温度で領域１６からのシリコンと反応できる。ケイ化物を形成するのにコバルト又はニッケルを利用することは有利である。これは、ケイ化物の形成が、ウェハを支持する領域１４、１６と関連する他の回路（図示せず）に与える好ましくない影響を回避できる、比較的低い温度で起こり得るからである。
【００４０】
相対的に低い温度でケイ化物を形成することができる金属を使用することが有利であるとしても、理解されるように、他の金属をケイ化物の形成に利用してもよい。例えば、ケイ化物をタンタル又はタングステンから形成することができる。本発明の態様によっては、ケイ化物の線が、例えばシリコンのエピタキシャル成長に利用される温度のような、その後の処理段階で利用される高い温度に耐えるケイ化物を含むと有利である。そのような態様では、ケイ化物は、例えば、タングステン・ケイ化物及びタンタル・ケイ化物の一方又は両方を含み、又は本質的にそれらの１つ又は両方から成り、或いはそれらの１つ又は両方から成る場合に有利である。
【００４１】
ケイ化物の線２６、２８、３０、３２は、線がトレンチ２０６、２０８の側壁に対して整列している点で、サリサイド（自己整列ケイ化物）線と呼ぶことができる。
次に図１１〜図１３を参照すると、第２絶縁材料２３０がトレンチ２０６、２０８内に形成される。第２絶縁材料２３０は、第１絶縁材料２１４及びケイ化物の線２６、２８、３０、３２を覆う。第１絶縁材料２１４及び第２絶縁材料２３０は組成が互いに同じであっても、異なっていてもよい。本発明の特定の態様では、両方の材料２１４、２３０は互いに同じであって、本質的に二酸化ケイ素から成り、又は二酸化ケイ素から成る。
【００４２】
材料２１４、２３０は、図１を参照して前に説明した、トレンチされた絶縁材料１９を一緒に形成すると見なされる。したがって、領域２１４、２３０は、合わせて図１のトレンチされた分離領域１８、２０に対応する。図１２のトレンチされた分離領域１８、２０は、図１とは異なる断面形状を有する。特に、図１のトレンチされた分離領域の側壁は、図１２の側壁ほど縦に延びていない。図１と１２の分離領域の形状の差は、本発明の様々な態様において起こり得る小さな変化を示している。理解されるように、分離領域は、最終的に分離領域が構成されるトレンチを形成するのに利用される処理によって依存して、図１２の形状、図１の形状又は異なる形状を含む任意の好適な形状を有することができる。
【００４３】
次に図１４〜図１６を参照すると、層２０２、２０４（図２〜図１３）が除去され、その後、層３６、４６が第２のドープされた半導体材料１６の上面１７の上及びトレンチ領域２０６、２０８の上に形成される。前に説明したように、材料３６は例えば二酸化ケイ素などの低ｋ材料を含むことができ、特定の態様では、材料３６は、二酸化ケイ素を含み、又は本質的に二酸化ケイ素から成り、或いは二酸化ケイ素から成る。
【００４４】
また、前に説明したように、層４６は高ｋ材料を含むことができ、特定の態様においては、酸化アルミニウム及び酸化ハフニウムのうちの一方又は両方を含み、又は本質本的にそれらの一方又は両方から成り、或いはそれらの一方又は両方から成る。態様によっては、材料４６の誘電率が材料のエッチング特性よりも適正でないことがある。特に、材料４６は、材料３６に対して選択的にエッチングされ得る材料であることが好ましく、また、絶縁線４４（図１）を覆う材料４８（図１）が選択的にエッチングされ得る材料であることが好ましい。
【００４５】
本発明の態様によっては、材料４６はエッチ・ストップと呼ばれる。用語「エッチ・ストップ」は、材料４６の上で実施されるエッチングが材料４６に到達すると実質的に停止することを示すために使われるが、エッチングが材料４６に到達すると完全に停止する態様や、エッチングが材料４６に到達すると完全には停止することなく遅くなる態様をも含み得る。図示された構成では、材料４６は材料３６に直接対向している。
【００４６】
次に図１７〜図１９を参照すると、電気絶縁材料４８が層４６の上に形成され、電気絶縁材料４８を通って延びる複数の開口２４０、２４２、２４４、２４６、２４８、２５０を有するようにパターン形成される。絶縁材料４８は、後の説明では、パターン形成された絶縁材料と呼ばれる。絶縁材料４８は、二酸化ケイ素又はドープされた二酸化ケイ素を含み、又は本質的に二酸化ケイ素又はドープされた二酸化ケイ素から成り、或いは二酸化ケイ素又はドープされた二酸化ケイ素から成る。材料４８は、最初に層４６の上に層４８の連続層を形成し、材料４８の層を平坦化し、次いで、例えばフォトレジスト・マスクで所望のパターンを材料４８に転写するフォトリソグラフィ処理をすることによって、図示されたパターンに形成される。フォトレジスト・マスクは、パターン形成された材料４８が層４６の上に残るように、後で除去され得る。
【００４７】
パターン形成された材料４８の形成後、スペーサ２５２が開口２４０、２４２、２４４、２４６、２４８、２５０内に形成される。スペーサ２５２は任意の適切な材料を含むことができる。例示的なプロセスでは、スペーサ２５２は窒化ケイ素を含み、又は本質的に窒化ケイ素から成り、或いは窒化ケイ素から成る。スペーサ２５２は、窒化シリコン層をパターン形成された材料４８の上及びパターン形成された材料を貫通して延びる開口内に均一に形成し、その後に層を異方性エッチングすることによって形成される。スペーサ２５２は開口２４０、２４２、２４４、２４６、２４８、２５０を狭める。層４６の領域が、狭められた開口内に露出される。
【００４８】
次に図２０〜図２２を参照すると、狭められた開口２４０、２４２、２４４、２４６、２４８、２５０は、第２のドープされた半導体領域１６の上面１７を露出させるように材料層３６、４６を貫通して延びる。材料４６を通るエッチングは、例えば、選択的ウェット・エッチング又はスパッタ・エッチング（パンチ）を含むことができる。
【００４９】
次に、図２３〜図２５を参照すると、導電性にドープされた半導体材料が、開口２４０、２４２、２４４、２４６、２４８、２５０内に形成され、縦方向に延びるピラー５０、５２、５４、５６、２６０、２６２を形成する。それぞれの縦方向に延びるピラーは、前述のチャネル領域５８及びソース／ドレイン領域６０、６２を含む。
【００５０】
縦方向に延びるピラーの半導体材料は単結晶シリコンを含み、又は本質的に単結晶シリコンから成り、或いは単結晶シリコンから成る。単結晶シリコンは、領域１６が単結晶シリコン材料を含む応用においては、第２のドープされた半導体領域１６の上面１７からシリコンをエピタキシャル成長させることによって形成され得る。別法として、縦方向に延びるペデスタルの単結晶材料は、開口２４０、２４２、２４４、２４６、２４８、２６２内に最初にアモルファス・シリコンを堆積させ、次いで開口内に単結晶材料を形成するようアモルファス・シリコンを結晶化することによって形成され得る。アモルファス・シリコンの堆積とその後の単結晶材料形成のための結晶化を、縦方向に延びるペデスタルの単結晶材料の形成期間は比較的低温を維持することが望まれる応用例において利用するのが好ましい。ペデスタル内の材料は単結晶であることが好ましいが、理解されるように、本発明はペデスタル内の材料が単結晶でない半導体材料を含む他の態様も包む。
【００５１】
ドープされた領域５８、６０、６２の形成は、開口内の半導体材料の形成の間に材料の現場（in situ）ドーピングによって行われることが好ましい。言い換えると、材料の最下部はソース／ドレイン領域６０となるように適切にドープされ、次いで、中間部分がチャネル領域５８となるように適切なドーピングで形成され、最後に上部がソース／ドレイン領域６２となるように適切なドーピングで形成される。理解されるように、ペデスタルの半導体材料内のドーパントの現場提供に加えて或いは別法として、他の方法が、縦方向に延びるペデスタル内にドーパントを提供するために利用され得る。
【００５２】
本発明の図示された好ましい態様においては、ペデスタルはビット線領域２６、２８、３０、３２から横のオフセットされ、ビット線領域はペデスタルの成長の期間に露出されることはない。これにより、ケイ化物からペデスタルの半導体材料への金属の移動を回避することができる。
【００５３】
前に図１を参照して説明したように、チャネル領域５８はソース／ドレイン領域６０、６２と異なるドーパント種類を含む。例えば、チャネル領域５８はｐ型ドーパントを含み、ソース／ドレイン領域６０、６２はｎ型ドーパントを含むことができる。代りに、チャネル領域がｎ型ドーパントを含み、ソース／ドレイン領域がｐ型ドーパントを含むことができる。
【００５４】
縦方向に延びるピラーは、絶縁材料４８及びスペーサ２５２の最上面と同一の広がりを持つ最上面を持つように図示されている。これは例えば化学機械研磨などの適切な平坦化によって達成可能である。
【００５５】
次に図２６〜図２８を参照すると、スパーサ２５２（図２３〜図２５）が、スパーサの下の層４６の部分と共に除去される。このような除去によって、縦方向に延びるペデスタル５０、５２、５４、５６、２６０、２６２の周りに開口２７０が残される。開口２７０を形成するための材料４６の部分の除去は、利用される処理条件に依存して、材料４８の縁部に空洞を形成するよう、材料４８の下の残留する材料４６に窪みを作る。空洞は図２７及び図２８の概略図には示されない。そのような空洞は、形成される限りにおいては、典型的には極めて小さいからである。
【００５６】
ゲート誘電体６４が開口内に形成され、特に、縦方向に延びるペデスタルの露出面に沿って形成される。ゲート誘電体６４は任意の適切な材料を含むことができ、特定の用途では、二酸化ケイ素を含み、又は二酸化ケイ素から成り、或いは二酸化ケイ素から成る。ゲート誘電体は、二酸化ケイ素である場合、縦方向に延びるピラーの表面を酸化状態にさらすことによって形成される。別法として、二酸化ケイ素は、例えば、化学蒸着又は原子層蒸着を利用して、縦方向に延びるピラーの露出面に沿うシリコンの堆積によって形成され得る。二酸化ケイ素が堆積によって形成される場合には、二酸化ケイ素層は、縦方向に延びるピラーの露出面上に及び層３６、４６、４８の露出面上に広がる。材料３６、４６、４８の表面上の二酸化ケイ素は、適宜のマスクでピラーの周りの二酸化ケイ素を保護し、次いで二酸化ケイ素を除去する適切なエッチングを用いることによって除去され得る。代わりに、二酸化ケイ素を材料３６、４６、４８の表面に残してもよい。
【００５７】
次に図２９〜図３１を参照すると、材料４８の部分（及び、オプションとして、図示の下側の材料４６）が、構造２００を横断して延在する材料４８の帯状部を残して除去される。材料４８の帯状部は、図２９の上面図に水平に延びるように図示されている。材料４８（及びオプションとして材料４６）の除去は帯状部間に開口を残し、こうした開口はペデスタル５０、５２、５４、５６、２６０、２６２の周りに延びる。導電材料が開口内に形成され、離間されたワード線４０、４２を形成する。前に説明したように、導電材料は導電性にドープされたシリコンを含み、又は導電性にドープされたシリコンから本質的に成り、或いは導電性にドープされたシリコンから成り、特定の態様では、アモルファス・シリコン及び／又は多結晶シリコンを含む。絶縁材料４８（及びオプションとして材料４６）の帯状部の除去と、その帯状部のワード線４０、４２の導電材料による置換は、絶縁線４４によって分離され離間されたワード線４０、４２を含む図１の構造を形成する。その後の処理においては、絶縁材料がワード線４０、４２の上に形成され、キャパシタ構造が導電性ペデスタルに電気接続して形成されて、図１に示す型式のＤＲＡＭアレイが形成される。ケイ化物の線２６、２８、３０、３２は、ＤＲＡＭアレイへと延びるビット線を形成する。態様によっては、アレイ内のビット線は本質的にケイ化物から成り又はケイ化物から成り、アレイ内のビット線のみがビット線２６、２８、３０、３２に対応する種類であってよい。ビット線のアレイ外の部分は、ケイ化物に加えて又はケイ化物に代えて他の材料を含むことができる。
【００５８】
導電性ペデスタル５０、５２、５４、２６０、２６２がＤＲＡＭ単位セルとしてＤＲＡＭアレイに組み込まれる場合、ＤＲＡＭ単位セルは、それらのセルが互いに同時に且つ同じプロセスと条件を利用して形成された点で、実質的に互いに同じである。したがって、それらのセルは、セルを形成するのに利用した半導体プロセスの許容誤差内で互いに同じである。用語「実質的に同じである」は、セルが絶対的な数学的意味において同じであるというのではなく、半導体製造プロセスの許容誤差内で互いに同じであることを示すのに用いられる。
【００５９】
図２９〜図３１の構成は或る意味で理想化された構造であり、それぞれの縦方向に延びるペデスタルはワード線材料によって４側面すべてを取り囲まれ、ワード線は、そこを貫通して延びるペデスタルに関して対称であり、図３１において等量のワード線材料が導電性ペデスタルの各対向する側面に存在する。しかし、理解されるように、マスクの整列誤りが生じて図３１のペデスタルの対向する側面が同一量の導電材料を含まないことがあり、また、導電材料をペデスタルの４側面の周り全てに十分には（或いは、もっと一般的に、ペデスタルの周囲に十分には）広がらさせない用途や、ペデスタルの一側面とその対向する側面において導電材料の量を非対称にすることが望ましい用途が存在する。
【００６０】
図３２は、一般的に且つ例示として、本発明の態様によるコンピュータ・システム４００の一つの実施の形態を示すが、これに限定されるものではない。コンピュータ４００は、モニター４０１又は他の通信出力装置、キーボード４０２又は他の通信入力装置、及びマザーボード４０４を備える。マザーボード４０４は、マイクロプロセッサ４０６又は他のデータ処理装置及び少なくとも１つのメモリ・デバイス４０８を担持する。メモリ・デバイス４０８は前述の本発明の様々な態様を含むことができる。メモリ・デバイス４０８はメモリセルのアレイを含むことができ、そのようなアレイは、アレイ内で個々のメモリセルをアクセスするアドレス回路に接続される。また、メモリセルのアレイはメモリセルからデータを読み取る読取り回路に接続される。アドレス指定・読取り回路が、メモリ・デバイス４０８とプロセッサ４０６との間の情報伝達に用いられる。これは、図３３に図示されたマザーボード４０４のブロック図に示されている。このようなブロック図では、アドレス指定回路は４１０として示され、読取り回路は４１２として示されている。プロセッサ４０６を含むコンピュータ・システム４００の様々な構成要素は、本開示の中で既に説明した１つ又は複数のメモリ構成を含むことができる。
【００６１】
プロセッサデ・バイス４０６はプロセッサ・モジュールに対応することができ、そのモジュールと共に利用される関連メモリは本発明の教示を含むことができる。
メモリ・デバイス４０８はメモリ・モジュールに対応することができる。例えば、本発明の教示を利用するシングル・インライン・メモリ・モジュール（ＳＩＭＭ）及びデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）を実施に用い得る。メモリ・デバイスは、デバイスのメモリセルからの読出しとそこへの書込みに異なる方法を提供する任意の多様な設計に組み込み可能である。そのような方法の１つはページ・モード動作である。ＤＲＡＭのページ・モード動作は、メモリセル・アレイの行へのアクセスとアレイの異なる列へのランダムなアクセスによって定義される。行と列の交点に記憶されたデータが読み取られ、その列がアクセスされている間に出力される。
【００６２】
代りの種類のデバイスは、メモリ・アレイ・アドレスに記憶されたデータを、アドレス指定された列が閉じられた後に出力として利用できる拡張データ出力（ＥＤＯ）メモリである。このメモリは、メモリ出力データがメモリ・バス上で利用できる時間を減らすことなく短いアクセス信号を可能にすることによって、通信速度を多少増加できる。他の代りのデバイスの種類には、ＳＤＲＡＭ、ＤＤＲ  ＳＤＲＡＭ、ＳＬＤＲＡＭ、ＶＲＡＭ及びダイレクトＲＤＲＡＭばかりでなく、ＳＲＡＭ又はフラッシュメモリなどの他のデバイスを含む。メモリ・デバイス４０８は、本発明の１つ又は複数の態様に従って形成されたメモリを含むことができる。
【００６３】
図３４は、本発明の例示的な電子システム７００の様々な実施の形態のハイレベル編成の簡略化したブロック図を示す。システム７００は、例えば、コンピュータ・システム、プロセス・コントロール・システム、又はプロセッサ及び付属のメモリを使用する任意の他のシステムに対応する。電子システム７００は、プロセッサ又は演算／論理ユニット（ＡＬＵ）７０２、制御ユニット７０４、メモリ・デバイス・ユニット７０６及び入出力ユニット（Ｉ／Ｏ）装置７０８を含む機能要素を備える。一般に、電子システム７００は、プロセッサ７０２によってデータに対して実行されるべき演算や、プロセッサ７０２、メモリ・デバイス・ユニット７０６及びＩ／Ｏ装置７０８の間の他の相互作用を特定する固有の命令セットを有する。制御ユニット７０４は、命令がメモリ・デバイス７０６から取り出されて実行されるよう、一連の動作を介して継続的な繰返しによって、プロセッサ７０２、メモリ・デバイス７０６及びＩ／Ｏ装置７０８の全ての動作を調整する。様々な実施の形態においては、メモリ・デバイス７０６は、ランダム・アクセス・メモリ（ＲＡＭ）デバイス、読出し専用メモリ（ＲＯＭ）デバイス、及びフロッピーディスク・ドライブやコンパクト・ディスクＣＤ−ＲＯＭドライブなどの周辺装置を含む。当業者は理解するように、この開示を読み理解することで、本発明の様々な態様に従って、メモリ構成を含む任意の図示された電気構成要素を作ることができる。
【００６４】
図３５は、例示的な電子システム８００の様々な実施の形態のハイレベルな編成の簡略化したブロック図を示す。システム８００は、メモリセルのアレイ８０４を有するメモリ・バイス８０２、アドレス・デコーダ８０６、行アクセス回路８０８、列アクセス回路８１０、動作を制御するための読取り書込み制御回路８１２及び入出力回路８１４を含む。メモリ・デバイス８０２は、電力回路８１６及びメモリセルが、低い閾値で導通状態であるか、高い閾値で非導通状態であるかを決める電流センサなどのセンサ８２０を更に含む。図示された電力回路８１６は、電源回路８８０、基準電圧供給回路８８２、第１ワード線にパルス供給する回路８８４、第２ワード線にパルス供給する回路８８６、及び、ビット線にパルス供給する回路８８８を含む。システム８００は、プロセッサ８２２又はメモリ・アクセスのためのメモリ制御装置をも含む。
【００６５】
メモリ・デバイス８０２は、制御信号８２４を配線又は金属化線を経てプロセッサ８２２から受け取る。メモリ・デバイス８０２は、Ｉ／Ｏ線を介してアクセスされるデータ記憶のために用いられる。当業者には明らかであるが、追加の回路及び制御信号を設けることができ、メモリ・デバイス８０２は本発明に主眼を置くのに役立つように単純化されている。少なくとも１つのプロセッサ８２２又はメモリ・デバイス８０２は本開示の中で既に説明した種類のメモリ構成を含むことができる。
【００６６】
本開示の図示された種々のシステムは、本発明の回路及び構造に対する様々な用途の全般的な理解を提供するためのものであり、本発明の態様によるメモリセルを使用する電子システムの要素及び特徴の全てについての完全な記述に供することは意図してはいない。当業者には理解されるように、プロセッサとメモリ・デバイスとの間の通信時間を低減するために、種々の電子システムを単一パッケージの処理ユニットの形で作ることができ、単一の半導体チップ上にさえ作ることができる。
【００６７】
メモリセルの応用は、メモリ・モジュール、デバイス・ドライバ、電力モジュール、通信モデム、プロセッサ・モジュール、及び、特定用途のモジュール内で使用される電子システムを含むことができ、更に、マルチレイヤー・マルチチップ・モジュールを含むことができる。そのような回路は、時計、テレビジョン、携帯電話、パーソナル・コンピュータ、自動車、産業用制御装置、航空機及びその他機器などの様々な電子システムのサブコンポーネントであり得る。
【図面の簡単な説明】
【００６８】
【図１】本発明の例示的な態様による、複数のビット線の上に形成された複数の縦型サラウンド・ゲート・トランジスタ構造を示す半導体ウェハ構成の断片の概略３次元図である。
【図２】本発明の例示的な態様の準備処理段階にある半導体構成の断片の上面図である。
【図３】本発明の例示的な態様の準備処理段階にある半導体構成の断片の断面図であって、図２の線３−３に沿った断面図であり、図４の線３−３に沿う側面図である。
【図４】本発明の例示的態様の準備処理段階にある半導体構成の断片の断面図であって、図２の線４−４に沿った断面図であり、図３の線４−４に沿う側面図である。
【図５】図２〜図４に引き続く処理段階において示される、図２〜図４のウェハ断片の上面図である。
【図６】図２〜図４に引き続く処理段階において示される、図２〜図４のウェハ断片の上面図であって、図５の線６−６に沿った断面図であり、図７の線６−６に沿う図である。
【図７】図２〜図４に引き続く処理段階において示される、図２〜図４のウェハ断片の上面図であって、図５の線７−７に沿った断面図であり、図６の線７−７に沿う図である。
【図８】図５〜図７に引き続く処理段階において示される、図２〜図４の断片の上面図である。
【図９】図５〜図７に引き続く処理段階において示される図２〜図４の断片の上面図であって、図８の線９−９に沿った断面図であり、図１０の線９−９に沿う図である。
【図１０】図５〜図７に引き続く処理段階において示される図２〜図４の断片の上面図であって、図８の線１０−１０に沿った断面図であり、図９の線１０−１０に沿う図である。
【図１１】図８〜図１０に引き続く処理段階において示される、図２〜図４の断片の上面図である。
【図１２】図８〜図１０に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図１１の線１２−１２に沿った断面図であり、図１３の線１２−１２に沿う図である。
【図１３】図８〜図１０に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図１１の線１３−１３に沿った断面図であり、図１２の線１３−１３に沿う図である。
【図１４】図１０〜図１２に引き続く処理段階において示される、図２〜図４の断片の上面図である。
【図１５】図１０〜図１２に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図１４の線１５−１５に沿った断面図であり、図１６の線１５−１５に沿う図である。
【図１６】図１０〜図１２に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図１４の線１６−１６に沿った断面図であり、図１５の線１６−１６に沿う図である。
【図１７】図１４〜図１６に引き続く処理段階において示される、図２〜図４の断片の上面図である。
【図１８】図１４〜図１６に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図１７の線１８−１８に沿った断面図であり、図１９の線１８−１８に沿う図である。
【図１９】図１４〜図１６に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図１７の線１９−１９に沿った断面図であり、図１８の線１９−１９に沿う図である。
【図２０】図１７〜図１９に引き続く処理段階において示される、図２〜図４の断片の上面図である。
【図２１】図１７〜図１９に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２０の線２１−２１に沿った断面図であり、図２２の線２１−２１に沿う図である。
【図２２】図１７〜図１９に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２０の線２２−２２に沿った断面図であり、図２１の線２２−２２に沿う図である。
【図２３】図２０〜図２２に引き続く処理段階において示される、図２〜図４の断片の上面図である。
【図２４】図２０〜図２２に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２３の線２４−２４に沿った断面図であり、図２５の線２４−２４に沿う図である。
【図２５】図２０〜図２２に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２３の線２５−２５に沿った断面図であり、図２４の線２５−２５に沿う図である。
【図２６】図２３〜図２５に引き続く処理段階において示される、図２〜図４の断片の上面図である。
【図２７】図２３〜図２５に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２６の線２７−２７に沿った断面図であり、図２８の線２７−２７に沿う図である。
【図２８】図２３〜図２５に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２６の線２８−２８に沿った断面図であり、図２７の線２８−２８に沿う図である。
【図２９】図２６〜図２８に引き続く処理段階において示される、図２〜図４の断片の上面図である。
【図３０】図２６〜図２８に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２９の線３０−３０に沿った断面図であり、図３１の線３０−３０に沿う図である。
【図３１】図２６〜図２８に引き続く処理段階において示される、図２〜図４の断片の上面図であって、図２９の線３１−３１に沿った断面図であり、図３０の線３１−３１に沿う図である。
【図３２】本発明の例示的な応用を示すコンピュータの概略図である。
【図３３】図３２のコンピュータのマザーボードの特定の特徴を示すブロック図である。
【図３４】本発明の例示的な態様による電子システムのハイレベルなブロック図である。
【図３５】本発明の態様による例示的なメモリ装置の簡略化されたブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
2007528609.tif 000035
【図３４】
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【図３５】
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【手続補正書】
【提出日】平成19年1月23日(2007.1.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体構造を形成する方法であって、
第１のドープされた半導体領域と、前記第１のドープされた半導体領域の上に第２のドープされた半導体領域とを有する半導体基板を提供するステップであって、前記第１のドープされた半導体領域と前記第２のドープされた半導体領域とのうちの一方がｐ型領域であり、他方がｎ型領域であるステップと、
前記第２のドープされた半導体領域を貫通して前記第１のドープされた半導体領域に延びるトレンチを形成するステップであって、前記トレンチが前記第１のドープされた半導体領域と前記第２のドープされた半導体領域を含む側壁を有するステップと、
前記トレンチ内に前記トレンチを部分的に満たすように第１電気絶縁材料を形成するステップであって、前記の部分的に満たされたトレンチが、前記側壁に沿って前記第１のドープされた半導体領域の最上部分の高さレベルまで満たされるステップと、
前記の部分的に満たされたトレンチ内に及び前記側壁の前記第２のドープされた半導体領域に沿って金属含有層を形成するステップと、
前記金属含有層からの少なくとも１つの金属と前記側壁の前記第２のドープされた半導体領域とを反応させて、前記トレンチの側壁からケイ化物を形成するステップであって、前記ケイ化物が前記第２のドープされた半導体領域内にあるが前記第１のドープされた半導体領域内にはないステップと、
前記トレンチ内に前記ケイ化物を覆うように第２電気絶縁材料を形成するステップと、
を含む方法。
【請求項２】
半導体構造を形成する方法であって、
その中に延在するトレンチを有する半導体材料を提供するステップと、
前記トレンチを部分的に満たすよう前記トレンチの底部に第１電気絶縁材料を形成するステップであって、前記の部分的に満たされたトレンチが、前記半導体材料を含む側壁を有するステップと、
前記側壁の前記半導体材料を前記ケイ化物に組み込むステップであって、前記ケイ化物がトレンチに沿って延在するステップと、
前記ケイ化物を覆うよう前記トレンチを第２絶縁材料で満たすステップと、
を含む半導体構造の形成方法。
【請求項３】
前記基板の上、前記部分的に満たされたトレンチ内及び前記側壁に沿って金属含有層を形成するステップと、
前記金属含有層からの金属を前記側壁の前記半導体材料と反応させることによって、前記金属含有層の金属から前記ケイ化物を形成するステップと、
を更に含む、請求項２に記載の方法。
【請求項４】
前記基板の上、前記部分的に満たされたトレンチ内及び前記側壁沿って金属含有層を形成するステップと、
前記金属含有層からの金属のうちの幾つかを前記側壁の前記半導体材料と反応させることによって前記金属含有層の金属からケイ化物を形成するステップであって、前記金属含有層からの金属の幾つかがケイ化物の形成に反応しないステップと、
前記金属含有層の未反応金属を除去するステップと、
を含む、請求項２に記載の方法。
【請求項５】
前記半導体材料が、第１のドープされた領域と、前記第１のドープされた領域の上の第２のドープされた領域とを含み、
前記第１のドープされた領域及び前記第２のドープされた領域のうちの一方がｐ型領域であり、他方がｎ型領域であり、
前記トレンチが前記第２のドープされた領域を完全に貫通し、且つ前記第１のドープされた領域内に延在する部分を有し、
前記第１電気絶縁材料が、前記第１のドープされた領域内にある前記トレンチの部分を完全に満たす、
請求項２に記載の方法。
【請求項６】
半導体構成であって、
導電性にドープされた半導体材料を含む半導体基板と、
側壁を有する、前記導電性にドープされた半導体材料内のトレンチ分離領域と、
前記トレンチ分離領域の前記側壁と前記導電性ドープ半導体材料との間のビット線と、
前記ビット線と前記トレンチ分離領域との上の誘電体材料と、
前記誘電材料の上のワード線と、
前記ワード線に近接し、一対のソース／ドレイン領域の間の縦方向のチャネル領域を含む縦方向に延びるピラーと、
を備え、前記ワード線が、前記チャネル領域を介して前記ソース／ドレイン領域を互いにゲート接続するトランジスタ・ゲートを含み、前記一対のソース／ドレイン領域の一方が電気的に前記ビット線に接続され、前記縦方向の延びるピラーが直接には前記ビット線上にない半導体構成。
【請求項７】
前記ビット線が金属ケイ化物を含む、請求項６８に記載の構成。
【請求項８】
前記導電性にドープされた半導体材料が単結晶半導体材料を含み、
前記縦方向に延びるピラーが前記単結晶半導体材料の単結晶拡張部を含む、
請求項６に記載の構成。
【請求項９】
前記基板が第１のドープされた領域と、前記第１のドープされた領域の上の第２のドープされた領域とを含み、
前記第１及び第２のドープされた領域の一方がｐ型であり、他方がｎ型であり、
前記導電性にドープされた半導体材料が前記第２のドープされた領域であり、
前記トレンチ分離領域が、前記第２のドープされた領域を貫通し、前記第１のドープされた領域内に延在し、
前記ビット線が前記基板の前記第２のドープされた領域内にあり、前記第１のドープされた領域内にはない、
請求項６に記載の構成。
【請求項１０】
電気的に前記ビット線に接続されるべき前記一方のソース／ドレイン領域が第１ソース／ドレイン領域であり、
前記対のソース／ドレイン領域の他方のソース／ドレイン領域が第２ソース／ドレイン領域であって電気的にキャパシタに接続され、
前記トランジスタ・ゲート、キャパシタ、ソース／ドレイ領域及びチャネル領域の組合せがＤＲＡＭ単位セルを形成する、
請求項６に記載の構成。
【請求項１１】
半導体構成であって、
半導体材料の上面を有する半導体基板と、
前記基板内に延在する分離領域と、
前記分離領域と前記基板との間のビット線と、
前記ビット線及び分離領域の上の一対の離間されたワード線であって、対の一方が第１ワード線で、他方が第２ワード線であるワード線と、
前記離間されたワード線の間の電気絶縁線と、
前記半導体材料の上面から上方に延在する導電性にドープされた半導体材料の縦方向に延びる第１ピラーであって、前記第１ワード線を介して上方に延在し、第２の型チャネル領域の縦方向の対向する側面上に一対の第１の型ソース／ドレイン領域を含み、第１の型及び第２の型のうちの一方がｐ型であり、他方はｎ型であり、前記一対のソース／ドレイン領域が、第１ソース／ドレイン領域及び第２ソース／ドレイン領域であり、前記第１ソース／ドレイン領域が前記ビット線に電気的に接続する第１ピラーと、
前記半導体材料の上面から上方に延在する導電性にドープされた半導体材料の縦方向に延びる第２ピラーであって、前記第２ワード線を介して上方に延在し、第２の型のチャネル領域の縦方向の対向する側面上に一対の第１の型ソース／ドレイン領域を含み、前記一対のソース／ドレイン領域が、第３ソース／ドレイン領域及び第４ソース／ドレイン領域であり、前記第３ソース／ドレイン領域が、前記ビット線に電気的に接続する第２ピラーと、
前記第１ピラーの周りの、前記第１ピラーを前記第１ワード線と分離する第１ゲート誘電体と、
前記第２ピラーの周りの、前記第２ピラーを前記第２ワード線と分離する第２ゲート誘電体と、
前記第２ソース／ドレイン領域に電気的に接続される第１電荷蓄積デバイスと、
前記第４ソース／ドレイン領域に電気的に接続される第２電荷蓄積デバイスと、
を含む半導体構成。
【請求項１２】
前記第１電荷蓄積デバイス及び前記第２電荷蓄積デバイスがキャパシタである、請求項１１に記載の構成。
【請求項１３】
前記電気絶縁線が高ｋ誘電体材料を覆う二酸化ケイ素を含む、請求項１２に記載の構成。
【請求項１４】
前記分離領域と前記電気絶縁線との間の高ｋ誘電体材料を更に含む、請求項１２に記載の構成。
【国際調査報告】
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2007528609.tif 000039
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