【事件の表示】
　特願２０１２−１０７６７２「ゲート−ソースフィールドプレートを含むワイドバンドギャップトランジスタ」拒絶査定不服審判事件〔平成２４年　９月１３日出願公開、特開２０１２−１７８５９５、請求項の数（２４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯　
　本願は，平成１８年（２００６年）１月１１日（パリ条約による優先権主張　外国庁受理２００５年３月１１日，米国）を国際出願日とする特願２００８−５００７０３号の一部を平成２４年５月９日に新たな出願としたものであって，その手続の経緯は以下のとおりである。
平成２４年　５月１８日　審査請求・手続補正
平成２５年１２月１８日　拒絶理由通知
平成２６年　３月２４日　意見書・手続補正
平成２６年１０月３１日　拒絶理由通知
平成２７年　３月１０日　意見書・手続補正
平成２７年　６月　４日　拒絶査定（以下，「原査定」という）
平成２７年１０月　９日　審判請求・手続補正
平成２８年　５月１３日　上申書
平成２８年　９月２９日　拒絶理由通知（以下，「当審拒絶理由」という）
平成２９年　１年２４日　意見書・手続補正
　
第２　本願発明
　本願の請求項１ないし２４に係る発明は，平成２９年１月２４日付けの手続補正で補正された特許請求の範囲の請求項１ないし２４に記載された事項により特定される下記のとおりのものと認められる。そのうち，請求項１，８，１３，１４，１７及び１９に係る発明については，他の請求項の記載を引用しないで記載されており，以下，それぞれ「本願発明１，８，１３，１４，１７及び１９」という。
「【請求項１】
　基板に設けられた複数の積層された活性半導体層と，
　前記複数の積層された活性半導体層の１以上と電気的に接触したソース電極と，
　前記ソース電極と間隔をあけて，前記複数の積層された活性半導体層の１以上と電気的に接触したドレイン電極と，
　前記ソース電極と前記ドレイン電極との間にあって，前記複数の積層された活性半導体層の一番上の層と電気的に接触したゲートと，
　前記ゲートと前記ドレイン電極との間および前記ゲートと前記ソース電極との間の前記複数の積層された活性半導体層の前記一番上の層の表面の上にあり，かつ前記ゲートの上側上には無い，第１のスペーサ層と，
　前記ゲートと一体に形成され，平らな上面を有し，かつ，専ら前記第１のスペーサ層上で前記ゲートの縁から前記ドレイン電極に向かうとともに，専ら前記第１のスペーサ層上で前記ゲートの縁から前記ソース電極に向かって延びて，前記複数の積層された活性半導体層を覆う第１のフィールドプレートと，
　前記第１のスペーサ層と前記第１のフィールドプレートとの上にある第２のスペーサ層と，
　前記第２のスペーサ層の上にある第２のフィールドプレートと
　を備え，
　前記第２のスペーサ層は，前記ゲートと重なっている，トランジスタ。
　【請求項２】
　高電子移動度トランジスタ（ＨＥＭＴ）を備え，
　前記複数の積層された活性半導体層は，
　前記基板上に設けられたバッファ層と，
　前記バッファ層との間に２次元電子ガスを有し，かつ前記バッファ層上に設けられたバリア層と，
　を含み，
　前記バリア層は前記複数の活性半導体層の前記一番上の層である，請求項１に記載のトランジスタ。
　【請求項３】
　前記ＨＥＭＴは窒化ガリウムをベースとする，請求項２に記載のトランジスタ。
　【請求項４】
　前記バッファ層と前記基板との間に核生成層を更に備える，請求項２に記載のトランジスタ。
　【請求項５】
　前記ゲートおよび当該ゲートと一体化した前記第１のフィールドプレートがＴ字形状である，請求項１に記載のトランジスタ。
　【請求項６】
　前記トランジスタにおける露出した複数の表面の少なくとも一部を覆うパッシベーション層，を更に備える請求項１に記載のトランジスタ。
　【請求項７】
　前記第１のフィールドプレートと前記ドレイン電極との間であって，前記第１のフィールドプレートと前記第１のスペーサ層との上に第２のスペーサ層を更に備える，請求項１に記載のトランジスタ。
　【請求項８】
　活性領域を含む，複数の積層された活性半導体層と，
　前記複数の積層された活性半導体層の１以上と電気的に接触したソース電極と，
　前記ソース電極と間隔をあけて，前記複数の積層された活性半導体層の１以上と電気的に接触したドレイン電極と，
　前記ソース電極および前記ドレイン電極の間で，前記複数の積層された活性半導体層の一番上の層と電気的に接触したゲートと，
　前記ゲートと前記ドレイン電極との間および前記ゲートと前記ソース電極との間であって，前記複数の積層された活性半導体層の上に，設けられた第１のスペーサ層と，
　前記ゲートまたは前記ソース電極と電気的に接続され，前記第１のスペーサ層の上に設けられた第１のフィールドプレートであって，ドレインフィールドプレートと，前記ドレインフィールドプレートから分離したソースフィールドプレートとを備え，前記ドレインフィールドプレートが前記第１のスペーサ層上を，前記ゲートの縁から前記ドレイン電極に向かって延びて，前記複数の積層された活性半導体層を覆うとともに，前記ソースフィールドプレートが前記第１のスペーサ層上を，前記ゲートの縁から前記ソース電極に向かって延びて，前記複数の積層された活性半導体層を覆う第１のフィールドプレートと，
　を備え，
　前記ドレインフィールドプレートと前記ソースフィールドプレートは，前記第１のスペーサ層により前記ゲートから分離している，トランジスタ。
　【請求項９】
　前記第１のフィールドプレートは，前記ゲートと少なくとも部分的に重なっている，請求項８に記載のトランジスタ。
　【請求項１０】
　前記第１のフィールドプレートと前記ゲートとの間を前記第１のスペーサ層を貫いて通る１以上の導電性バイアを更に備え，当該バイアが前記第１のフィールドプレートと前記ゲートとの電気的な接続を提供する，請求項８に記載のトランジスタ。
　【請求項１１】
　前記第１のフィールドプレートと前記ゲートとの間に１以上の導電性経路を更に備え，
　前記導電性経路は活性領域の外側を通り，前記第１のフィールドプレートと前記ゲートとの電気的接続を提供する，請求項８に記載のトランジスタ。
　【請求項１２】
　高電子移動度トランジスタ（ＨＥＭＴ）を備え，
　前記複数の積層された活性半導体層は，
　基板上に設けられたバッファ層と，
　前記バッファ層との間に２次元電子ガスを有し，かつ前記バッファ層上に設けられたバリア層と，
　を含み，
　前記バリア層は前記複数の積層された活性半導体層の前記一番上の層である，請求項８に記載のトランジスタ。
　【請求項１３】
　活性半導体層と，
　前記活性半導体層と電気的に接触する，ソース金属電極及びドレイン金属電極と，
　前記活性半導体層内の電場を調節するための，前記ソース金属電極及びドレイン金属電極の間のゲートと，
　前記ゲートと前記ソース金属電極の間および前記ゲートと前記ドレイン金属電極の間の前記活性半導体層上のスペーサ層と，
　前記スペーサ層の上にあり，ドレインフィールドプレートと，前記ドレインフィールドプレートから分離したソースフィールドプレートとを備え，前記ドレインフィールドプレートが前記ゲートの縁から前記ドレイン金属電極へ距離Ｌｆｄだけ伸び，かつ，前記ソースフィールドプレートが前記ゲートの縁から前記ソース金属電極へ距離Ｌｆｓだけ伸びる，導電性フィールドプレートと，
　を備え，
　前記ドレインフィールドプレートと前記ソースフィールドプレートは，前記スペーサ層により前記ゲートから分離しており，
　前記導電性フィールドプレートは，前記ゲートに電気的に接続される，トランジスタ。
　【請求項１４】
　複数の積層された活性半導体層と，
　前記複数の積層された活性半導体層の１以上と電気的に接触したソース電極及びドレイン電極と，
　前記ソース電極と前記ドレイン電極との間で前記複数の積層された活性半導体層の一番上の層と電気的に接触したゲートと，
　前記ゲートと前記ドレイン電極との間および前記ゲートと前記ソース電極の間の，前記複数の積層された活性半導体層上の第１のスペーサ層と，
　前記ゲートと一体で，平らな上面を有する第１のフィールドプレートであって，専ら前記第１のスペーサ層上を，前記ゲートの縁から前記ドレイン電極に向かって延びるとともに，専ら前記第１のスペーサ層上を，前記ゲートの縁から前記ソース電極に向かって延びる第１のフィールドプレートと，
　前記第１のフィールドプレート上において前記ゲートと重なっている第２のスペーサ層と，
　前記第２のスペーサ層上であって，前記第１のフィールドプレートと前記ドレイン電極との間の第２のフィールドプレートと，
　を備える，トランジスタ。
　【請求項１５】
　前記第１のフィールドプレート及び第２のフィールドプレートは電気的に前記ゲートと接続される，請求項１４に記載のトランジスタ。
　【請求項１６】
　前記第２のスペーサ層と前記第２のフィールドプレートを覆う第３のスペーサ層及び第３のフィールドプレートの対を更に備え，
　前記第２のフィールドプレートと前記第３のフィールドプレートのそれぞれが前記ゲートと電気的に接続される，請求項１４に記載のトランジスタ。
　【請求項１７】
　活性領域と，
　前記活性領域と接触するソース電極およびドレイン電極と，
　前記ソース電極および前記ドレイン電極の間にあり，前記活性領域と接触するゲートと，
　前記ゲートおよび前記ドレイン電極の間，並びに，前記ゲートおよび前記ソース電極の間における前記活性領域の上にある第１のスペーサ層と，
　前記ゲート上にあり，平らな上面を有する第１のフィールドプレートであって，当該第１のフィールドプレートが前記活性領域とは直接接触しないように，専ら前記第１のスペーサ層上を前記ゲートの縁から前記ドレイン電極へ伸び，専ら前記第１のスペーサ層上を前記ゲートの縁から前記ソース電極へ伸びる，第１のフィールドプレートと，
　前記第１のスペーサ層と前記第１のフィールドプレートの上の第２のスペーサ層と，
　前記第２のスペーサ層の上の第２のフィールドプレートと，
　前記第２のフィールドプレートと前記ソース電極とを電気的に接続する少なくとも１つの導電性経路と，
　を備え，
　前記第２のスペーサ層は，前記ゲートと少なくとも部分的に重なっている，トランジスタ。
　【請求項１８】
　前記少なくとも１つの導電性経路は前記活性領域の外側を通る経路，導電性バス，及び導電性バイアの少なくとも１つを有し，前記ゲートと前記ソース電極との間の一部の前記活性領域上のみにある，請求項１７に記載のトランジスタ。
　【請求項１９】
　複数の積層された半導体層と，
　前記複数の積層された半導体層の１以上と電気的に接触したソース電極と，
　前記複数の積層された半導体層の１以上と電気的に接触したドレイン電極と，
　前記ソース電極および前記ドレイン電極の間にあり，前記複数の積層された半導体層と電気的に接触するゲートと，
　前記ゲートと前記ドレイン電極との間，並びに，前記ゲートと前記ソース電極との間の前記複数の積層された半導体層の少なくとも一部分の上にある第１のスペーサ層と，
　前記ゲートと一体に形成され，平らな上面を有し，かつ専ら前記第１のスペーサ層上を，前記ゲートの縁から前記ドレイン電極に向かうとともに，専ら前記第１のスペーサ層上を，前記ゲートの縁から前記ソース電極に向かって延びて，前記複数の積層された活性半導体層を覆う第１のフィールドプレートと，
　前記ドレイン電極および前記ソース電極の間の前記ゲートおよび前記第１のスペーサ層の上の第２のスペーサ層と，
　前記ソース電極と電気的に接続された，前記第２のスペーサ層上の第２のフィールドプレートと，
　を備え，
　前記第２のスペーサ層は，前記ゲートと重なっている，トランジスタデバイス。
　【請求項２０】
　前記第１のスペーサ上を前記ソース電極へ伸びる第３のフィールドプレートを更に有する，請求項１９に記載のトランジスタデバイス。
　【請求項２１】
　前記複数の積層された半導体層は，
　活性領域と，
　前記活性領域の上のバッファ層と，
　前記活性領域とは反対側の前記バッファ層の上のバリア層と，
　を有する，請求項１９に記載のトランジスタデバイス。
　【請求項２２】
　第３のスペーサ層と第３のフィールドプレートの少なくとも１つの対を更に備え，
　前記第３のスペーサ層が前記第３のフィールドプレートのそれぞれを分離する，請求項１９に記載のトランジスタデバイス。
　【請求項２３】
　前記トランジスタデバイスは，高電子移動度トランジスタ（ＨＥＭＴ）である，請求項１９に記載のトランジスタデバイス。
　【請求項２４】
　前記第２のフィールドプレートは前記第２のスペーサ層上の少なくとも１つの導電性経路を通って前記ソースと電気的に接続される，請求項１９に記載のトランジスタデバイス。」
　
第３　原査定の理由について
１　原査定の理由の概要
（１）この出願の請求項１−９，１２−１６に係る発明は，その出願前に日本国内又は外国において，頒布された引用文献１に記載された発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。（以下，「原査定理由１」という。）
（２）この出願の請求項１−２４に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。（以下，「原査定理由２」という。）
　　　　　　　　　　　引　用　文　献　等　一　覧
引用文献１　米国特許出願公開第２００５／００５１７９６号明細書
引用文献２　特開２００２−１１８１２２号公報
引用文献３　特開平０９−２３２８２７号公報
引用文献４　欧州特許出願公開第１３３６９８９号明細書
引用文献５　特開２００３−２９７８５４号公報
２　原査定理由１についての判断
（１）引用文献１の記載
　ア　引用文献１
　引用文献１には，図面とともに，次の記載がある。（下線は当審で付加した。以下同じ。）（訳は対応する国内出願の特表２００７−５０５５０１号公報による。）
（ア）「[0007] Improvements in the manufacturing of wide bandgap semiconductor materials such as AlGaN/GaN, has focused interest on the development of AlGaN/GaN HEMTs for high frequency, high temperature and high power applications. AlGaN/GaN has large bandgaps, as well as high peak and saturation electron velocity values ...These characteristics allow 
AlGaN/GaN HEMTs to provide very high voltage and high power operation
（訳：【０００５】ＡｌＧａＮ／ＧａＮなどのワイドバンドギャップ半導体の製造における改良は，高周波数・高温・および大電力アプリケーションのためのＡｌＧａＮ／ＧａＮ　ＨＥＭＴの開発に注目を集めた。ＡｌＧａＮ／ＧａＮは大きなバンドギャップを有し，また高いピークおよび飽和電子速度値も有する・・・これらの特徴は，
ＡｌＧａＮ／ＧａＮ　ＨＥＭＴが非常に高い電圧および大電力での動作
（イ）「DETAILED DESCRIPTION OF THE INVENTION
[0028] The field plate arrangements according to the present invention can be used with many different transistor structures. Wide bandgap transistor structures generally include an active region, with metal source and drain contacts formed in electrical contact with the active region, and a gate contact formed between the source and drain contacts for modulating electric fields within the active region. A spacer layer is formed above the active region. The spacer layer can comprise a dielectric layer, a layer of epitaxial material such as an undoped or depleted wide bandgap epitaxial material, or a combination thereof.
 A conductive field plate is formed above the spacer layer and extends a distance Lf from the edge of the gate contact toward the drain contact. The field plate can be electrically connected to the gate contact. This field plate arrangement can reduce the peak electric field in the device, resulting in increased breakdown voltage and reduced trapping. The reduction of the electric field can also yield other benefits such as reduced leakage currents and enhanced reliability.
（訳：【００２８】本発明によるフィールドプレートの配置は，多くの異なるトランジスタ構造とともに用いることができる。ワイドバンドギャップトランジスタ構造は，一般に活性領域を備え，金属のソースコンタクトおよびドレインコンタクトが活性領域との電気的コンタクトで形成され，ゲートコンタクトがソースコンタクトとドレインコンタクトとの間に活性領域内の電界を変調するために形成されている。活性領域の上にスペーサ層が形成されている。スペーサ層は，誘電体層，アンドープの又は空乏化したワイドバンドギャップエピタキシ材料などのエビタキシ材料の層，またはこれらの組み合わせからなることができる。
導電性のフィールドプレートがスペーサ層の上に形成され，ゲートコンタクトの端からドレインコンタクトに向かって距離Ｌｆ延びている。フィールドプレートは，ゲートコンタクトに電気的に接続されることができる。このフィールドプレートの配置は，デバイス内のピーク電界を低減し，降伏電圧の増加およびトラッピングの低減という結果を生じる。電界の低減は，リーク電流の低減および信頼性の向上などの他の利益ももたらす。）
（ウ）「[0049]FIG. 7  shows another embodiment of a 
HEMT  90
 having a substrate  12 , nucleation layer  14 , buffer layer  16 , 2DEG  17 , barrier layer  18 , source contact  20  and drain contact  22
The HEMT  90  also comprises a gate  92  and a field plate  94 . 
A first spacer layer  96  is formed on the barrier layer  18  at least between the gate  92  and the drain contact  22 , with a preferred spacer layer also on the barrier layer  18  between the gate  92  and source contact  20 
The field plate  94  is formed on the spacer layers, 
（訳：【００４９】図７は本発明による
ＨＥＭＴ９０
基板１２，核生成層１４，バッファ層１６，２ＤＥＧ１７，バリア層１８，ソースコンタクト２０，およびドレインコンタクト２２を備える。ＨＥＭＴ９０は，ゲート９２およびフィールドプレート９４も備える。
第１のスペーサ層９６が，少なくともゲート９２とドレインコンタクト２２との間のバリア層１８の上に形成され，好ましいスペーサ層はゲート９２とソースコンタクト２０との間のバリア層１８の上にもある。
フィールドプレート９４はスペーサ層上に形成され，
（エ）「[0055]The gate and field plate structures according to the present invention can be used in many different ways beyond those shown in  FIGS. 1-7  above.  FIGS. 8, 9  and  10  show HEMTs  110 ,  130  and  140 , respectively, with each HEMT having a substrate  12 , nucleation layer  14 , buffer layer  16 , 2DEG  17 , barrier layer  18 , source contact  20  and drain contact  22  similar to those in the HEMTs described above. The HEMT  110  ( FIG. 8 ) is similar to the HEMT  10  in  FIGS. 1 and 2  except that its gate  112  is recessed in the barrier layer  18 . The HEMT's field plate  114  is deposited on a spacer layer  116  and extend from the gate  112  toward the drain contact  22 . The field plate  114  provides the same operating improvements as the field plate  28  in HEMT  10 . HEMT  130  ( FIG. 9 ) is similar to HEMT  40  in  FIGS. 3 and 4  except that the gate  132  is recessed. The field plate  134  is deposited on a spacer layer  136  and provides the same operating benefits. The HEMTs described herein can also comprise gates that are only partially recessed. The HEMT  140  is similar to the HEMT  130  except that its gate  142  is partially recessed. Its field plate  144  is deposited on a spacer layer  146  and provides the same operating benefits. 
[0056]FIG. 11  shows still another embodiment of a HEMT  150  according to the present invention having a substrate  12 , nucleation layer  14 , buffer layer  16 , 2DEG  17 , barrier layer  18 , source contact  20  and drain contact  22 . The HEMT  150  also has a gate  152 , spacer layer  154 , and 
integral field plate  156 . The HEMT  150  further comprises a second spacer layer  158  covering the field plate  156 , spacer layer  154  and portion of the gate  152  above the spacer layer  154 . A second field plate  159  is on the second spacer layer  158  extending generally from the gate  152  toward the drain  22 , with the second field plate electrically coupled to the gate either by one or more vias (not shown) through the second spacer layer  158 , or by one or more conductive paths formed outside of the active region of the HEMT  150 . Other HEMTs according to the present invention can comprise additional spacer layer and field plate pairs, with one additional pair shown in phantom.
（訳：【００５５】
本発明によるゲートおよびフィールドプレート構造は，図１〜７に示されている形を越えて多くの異なる方法で用いることができる。
ゲート１３２
フィールドプレート１３４はスペーサ層１３６上に堆積されていて，同一の動作利益を提供する。
【００５６】図１１は，本発明によるさらに別の実施形態のＨＥＭＴ１５０を示していて，基板１２，核生成層１４，バッファ層１６，２ＤＥＧ１７，バリア層１８，ソースコンタクト２０，およびドレインコンタクト２２を有する。ＨＥＭＴ１５０はゲート１５２，スペーサ層１５４，および
ゲートの一部であるフィールドプレート１５６も有する。ＨＥＭＴ１５０はさらに，フィールドプレート１５６を覆う第２のスペーサ層１５８，スペーサ層１５４，およびスペーサ層１５４より上の部分のゲート１５２を備える。第２のフィールドプレート１５９は，第２のスペーサ層１５８の上にあり，一般にゲート１５２からドレイン２２に向かって延びていて，第２のフィールドプレートは第２のスペーサ層１５８を通る１つまたは複数のビアにより（図示せず），またはＨＥＭＴ１５０の活性領域の外に形成されている１つまたは複数の導電性経路によりゲートに電気的に結合されている。本発明による他のＨＥＭＴは，追加のスペーサ層とフィールドプレートの対を備えることができ，１つの追加の対が点線で示されている。
（オ）図９には，
ドレインコンタクト２２に向かって延びているフィールドプレート１３４が，ゲート１３２の上にあるスペーサ層１３６上に堆積されること
（カ）図７には，
ソースコンタクト２０がバッファ層１６に接触していること，ドレインコンタクト２２がバッファ層１６に接触していること，ゲート９２がソースコンタクト２０とドレインコンタクト２２との間にあって，バリア層１８と接触していること，ゲート９２がＴ字状であり，フィールドプレート９４がゲート９２の縁からドレインコンタクト２２に向かって延びていること，ゲート９２はソースコンタクト２０に向かってわずかに延びていること，
　イ　引用発明１
　前記アより，引用文献１には次の発明（以下，「引用発明１」という。）が記載されていると認められる。
「基板，核生成層，バッファ層，２ＤＥＧ，バリア層，ソースコンタクトおよびドレインコンタクトを備えるＨＥＭＴであって，ソースコンタクトがバッファ層に接触していること，ドレインコンタクトがバッファ層に接触していること，ゲートがソースコンタクトとドレインコンタクトとの間にあって，バリア層と接触していること，第１のスペーサ層が，ゲートとドレインコンタクトとの間のバリア層の上に形成され，ゲートとソースコンタクトとの間のバリア層の上にもあること，ゲートがＴ字状であり，フィールドプレートがゲートの縁からドレインコンタクトに向かって延びていること，Ｔ字状のゲートはソースコンタクトに向かってわずかに延びていること，フィールドプレートを覆う第２のスペーサ層と，第２のスペーサ層の上にある第２のフィールドプレートを備えること，または，ドレインコンタクトに向かって延びているフィールドプレートが，ゲートの上にあるスペーサ層上に堆積され，ゲートコンタクトに電気的に接続されること。」
　なお，引用文献１（図７）に記載されたＴ字状ゲート９２の「ソースコンタクトに向かってわずかに延びた」部分は「フィールドプレート」とは認められない。原査定では，多かれ少なかれフィールドプレートとしての機能（電界緩和の機能）を果たすと認めている。ここで，電界緩和の機能を何と比較して緩和していると認めているのか明らかでないが，仮に引用文献１の図２に記載された逆Ｌ字状のゲート２６と比較してＴ字状ゲート９２がソースゲート間の電界を緩和するとしているのなら不適当である。図２の逆Ｌ字状のゲートは，ドレインゲート間の電界を緩和するフィールドプレートを表した概念図であり，実際の製造工程を考慮すると，スペーサ層２４にゲート２８を設けるための孔をエッチングしてからゲート２８を含む層を作り，その後その層をエッチングして作るので，ゲート２８のスペーサ層２６に対する側壁とその上の側壁は別々に作られており，図２では両側壁が面一であるかのように記載されているが，実際には，面一ではなく「多かれ少なかれ」スペーサ層の上のゲートの側壁はソースコンタクト２０に向かって，スペーサ層に対する側壁と比してずれており，してみると，実際には引用文献１に記載されたＴ字状ゲートでも逆Ｌ字状ゲートでもゲートのソースコンタクトに向かった側壁の形状は同様であり，両者を比較してもＴ字状ゲートの方がソースゲート間の電界を緩和するとは認められない。
（５）本願発明１と引用発明１との対比及び判断
　ア　対比
　本願発明１と引用発明１とを対比すると，引用発明１の「バッファ層」及び「バリア層」は，本願発明１の「複数の積層された活性半導体層」に相当し，引用発明１の「ソースコンタクト」，「ドレインコンタクト」及び「ＨＥＭＴ」は，それぞれ本願発明１の「ソース電極」，「ドレイン電極」及び「トランジスタ」に相当すると認められる。
　してみると，本願発明１と引用発明１とは，下記イの点で一致するが，下記ウの点で相違すると認められる。
　イ　一致点
「基板に設けられた複数の積層された活性半導体層と，
　前記複数の積層された活性半導体層の１以上と電気的に接触したソース電極と，
　前記ソース電極と間隔をあけて，前記複数の積層された活性半導体層の１以上と電気的に接触したドレイン電極と，
　前記ソース電極と前記ドレイン電極との間にあって，前記複数の積層された活性半導体層の一番上の層と電気的に接触したゲートと，
　前記ゲートと前記ドレイン電極との間および前記ゲートと前記ソース電極との間の前記複数の積層された活性半導体層の前記一番上の層の表面の上にあり，かつ前記ゲートの上側上には無い，第１のスペーサ層と，
　前記第１のスペーサ層と前記第１のフィールドプレートとの上にある第２のスペーサ層と，
　前記第２のスペーサ層の上にある第２のフィールドプレートと
　を備え，
　前記第２のスペーサ層は，前記ゲートと重なっている，トランジスタ。」
　ウ　相違点
　本願発明１においては「前記ゲートと一体に形成され，平らな上面を有し，かつ，専ら前記第１のスペーサ層上で前記ゲートの縁から前記ドレイン電極に向かうとともに，専ら前記第１のスペーサ層上で前記ゲートの縁から前記ソース電極に向かって延びて，前記複数の積層された活性半導体層を覆う第１のフィールドプレート」を備えるのに対し，引用発明１の「フィールドプレート」はゲートの縁からソースコンタクトに向かって延びていない点。
　エ　判断
　本願発明１は，引用発明１と対比して相違点があるから，引用発明１であるとはいえない。
（６）小括
　前記（５）のとおりであるから，本願発明１は，引用文献１に記載された発明であるとはいえない。本願発明１を引用して記載した請求項２ないし７に係る発明についても同様である。
（７）本願発明８と引用発明１との対比及び判断
　本願発明８と引用発明１とは，下記の相違点で相違するが，その余の点で一致すると認められる。
・相違点
　本願発明８においては「前記ゲートまたは前記ソース電極と電気的に接続され，前記第１のスペーサ層の上に設けられた第１のフィールドプレートであって，ドレインフィールドプレートと，前記ドレインフィールドプレートから分離したソースフィールドプレートとを備え，前記ドレインフィールドプレートが前記第１のスペーサ層上を，前記ゲートの縁から前記ドレイン電極に向かって延びて，前記複数の積層された活性半導体層を覆うとともに，前記ソースフィールドプレートが前記第１のスペーサ層上を，前記ゲートの縁から前記ソース電極に向かって延びて，前記複数の積層された活性半導体層を覆う第１のフィールドプレートを備え，前記ドレインフィールドプレートと前記ソースフィールドプレートは，前記第１のスペーサ層により前記ゲートから分離している」のに対し，引用発明１の「フィールドプレート」は「前記ドレインフィールドプレートから分離したソースフィールドプレート」を備えず，「ソースフィールドプレートが前記第１のスペーサ層上を，前記ゲートの縁から前記ソース電極に向かって延び」ることはなく，「ソースフィールドプレートは，前記第１のスペーサ層により前記ゲートから分離している」こともない点。
　本願発明８は，引用発明１と対比して相違点があるから，引用発明１であるとはいえない。
（８）小括
　前記（７）のとおりであるから，本願発明８は，引用文献１に記載された発明であるとはいえない。本願発明８を引用して記載した請求項９，１２に係る発明も同様である。
（９）本願発明１３と引用発明１との対比及び判断
　本願発明１３と引用発明１とは，下記の相違点で相違するが，その余の点で一致すると認められる。
・相違点
　本願発明１３においては「前記スペーサ層の上にあり，ドレインフィールドプレートと，前記ドレインフィールドプレートから分離したソースフィールドプレートとを備え，前記ドレインフィールドプレートが前記ゲートの縁から前記ドレイン金属電極へ距離Ｌｆｄだけ伸び，かつ，前記ソースフィールドプレートが前記ゲートの縁から前記ソース金属電極へ距離Ｌｆｓだけ伸びる，導電性フィールドプレートと，を備え，前記ドレインフィールドプレートと前記ソースフィールドプレートは，前記スペーサ層により前記ゲートから分離して」いるのに対し，引用発明１の「フィールドプレート」は「前記ドレインフィールドプレートから分離したソースフィールドプレート」を備えず，「前記ソースフィールドプレートが前記ゲートの縁から前記ソース金属電極へ距離Ｌｆｓだけ伸びる」ことはなく，「前記ソースフィールドプレートは，前記スペーサ層により前記ゲートから分離して」いることもない点。
　本願発明１３は，引用発明１と対比して相違点があるから，引用発明１であるとはいえない。
（１０）小括
　前記（９）のとおりであるから，本願発明１３は，引用文献１に記載された発明であるとはいえない。
（１１）本願発明１４と引用発明１との対比及び判断
　本願発明１４と引用発明１とは，下記の相違点で相違するが，その余の点で一致すると認められる。
・相違点
　本願発明１４においては「前記ゲートと一体で，平らな上面を有する第１のフィールドプレートであって，専ら前記第１のスペーサ層上を，前記ゲートの縁から前記ドレイン電極に向かって延びるとともに，専ら前記第１のスペーサ層上を，前記ゲートの縁から前記ソース電極に向かって延びる第１のフィールドプレート」を備えるのに対し，引用発明１の「フィールドプレート」は「専ら前記第１のスペーサ層上を，前記ゲートの縁から前記ソース電極に向かって延びる」ものではない点。
　本願発明１４は，引用発明１と対比して相違点があるから，引用発明１であるとはいえない。
（１２）小括
　前記（１１）のとおりであるから，本願発明１４は，引用文献１に記載された発明であるとはいえない。本願発明１４を引用して記載した請求項１５及び１６についても同様である。
（１３）まとめ
　以上のとおりであるから，請求項１−９，１２−１６に係る発明は，引用文献１に記載された発明であるとはいえない。
　よって，原査定理由１では本願を拒絶することはできない。
３　原査定理由２についての判断
（１）引用文献１の記載
　引用文献１には前記２（１）アのとおりの記載があり，同イのとおり，引用発明１が記載されていると認められる。
（２）引用文献２の記載
　ア　引用文献２
　引用文献２には，図面とともに，次の記載がある。
（ア）「【０００３】ショットキゲート電界効果トランジスタの基本構造は，半絶縁性ＧaＡs基板上に形成された薄いチャネル層上に，オーミック接触するソース電極及びドレイン電極が配置され，ショットキ接触するゲート電極が配置される。ゲート電極がチャネル層とショットキ接触することにより，直下の半導体層中に空乏層が拡がっている。従来のショットキゲート電界効果型トランジスタは，
ゲート電極とドレイン電極とが逆バイアスされると，ゲート電極のドレイン側の付近に電界が集中し，破壊の原因になった。このため以前から，ゲート電極に庇部（以下，フィールドプレート部と呼ぶ）を設け，
（イ）「【００１７】
【発明の実施の形態】以下，本発明の実施形態例に基づいて，本発明のショットキゲート電界効果トランジスタについて図面を参照して説明する。図１は，本発明の第１実施形態例のショットキゲート電界効果トランジスタの断面図である。
ショットキゲート電界効果トランジスタは，ＧaＡs基板１０，チャネル層１，ドレイン側コンタクト層３，ソース側コンタクト層４，誘電体膜５，及び，ゲート電極７を有する。
【００１８】チャネル層１は，ＧaＡs基板１０上に形成され，
ドレイン側コンタクト層３及びソース側コンタクト層４は，チャネル層１上に形成されている。誘電体膜５は，ドレイン側コンタクト層３及びソース側コンタクト層４を含む表面上に形成されている。ゲート電極７は，ドレイン側コンタクト層３とソース側コンタクト層４の間にある，コンタクト層を除去したリセスの位置に形成され，庇状のフィールドプレート部１１を有する。ゲート電極７は，誘電体膜５に形成されたスルーホールを介して，チャネル層１とショットキ接触する。
【００１９】ゲート・ドレイン間リセス距離Ｌrgdは，リセスのドレイン側端部とゲート電極７のショットキコンタクト部との間の距離であり，８００ｎｍ以上３０００ｎｍ以下に設計される。ゲート・ドレインオーバーレイ距離Ｌgdは，フィールドプレート部１１の長さであり，Ｌrgd±４００ｎｍ以内に設計される。
【００２０】図２は，
図１のショットキゲート電界効果トランジスタの製造方法
【００２１】図２（ｂ）に示すように，図示しないレジストをマスクとして塩素系のガスを用いて，コンタクト層２をエッチングしリセスを形成することにより，ドレイン側コンタクト層３及びソース側コンタクト層４を形成する。次にＣＶＤ法により，ＳiＯ2から成る誘電体膜５を厚さ４００ｎｍで全面に堆積する。
【００２２】図２（ｃ）に示すように，誘電体膜５上に図示しないレジストをマスクとして形成し，
ゲート電極７を形成する電極形成箇所に誘電体膜５をＣＨＦ
3
又はＳＦ
6
を用いてドライエッチングする。
【００２３】図２（ｄ）に示すように，誘電体膜５をマスクとして，チャネル層１の電極形成箇所を深さ５ｎｍ程度にエッチングする。次に，
電極形成箇所を含む領域の表面に，厚さ２００ｎｍのＷＳi膜，及び，厚さ４００ｎｍのＡu膜をこの順でスパッタ蒸着し，金属膜６を形成する。
【００２４】図２（ｅ）に示すように，
ゲート電極形成箇所にのみフォトレジストを設け，イオンミリングにより不要箇所を除去してゲート電極７を形成する。
【００２５】その後，
誘電体膜３の所定箇所をエッチングしてドレイン側コンタクト層３及びソース側コンタクト層４を夫々露出させ，厚さ８ｎｍのＮi膜，厚さ５０ｎｍのＡuＧe膜，厚さ２５０ｎｍのＡu膜をこの順で真空蒸着し，図示しないドレイン電極及びソース電極を形成
（ウ）図１には，
誘電体層５は，ゲート電極７からドレイン側コンタクト層３の表面上に，ゲート電極７からソース側コンタクト層４の表面上に，それぞれ形成されること
Ｔ字状のゲート電極７の誘電体層５の上の側壁がソース側コンタクト層に向かって延びていること
　イ　引用発明２
　前記アより，引用文献２には次の発明（以下，「引用発明２」という。）が記載されていると認められる。
「ＧaＡs基板，チャネル層，誘電体膜，及び，ゲート電極を有するショットキゲート電界効果トランジスタであって，ドレイン電極がドレイン側コンタクト層を介してチャネル層上に形成され，ソース電極がソース側コンタクト層を介してチャネル層上に形成され，ゲート電極は，ドレイン側コンタクト層とソース側コンタクト層の間にあり，誘電体膜に形成されたスルーホールを介して，チャネル層とショットキ接触すること，誘電体層は，ゲート電極からドレイン側コンタクト層の表面上に，ゲート電極からソース側コンタクト層の表面上に，それぞれ形成されること，ゲート電極はドレイン側に向かって延びた庇状のフィールドプレート部を有すること，Ｔ字状のゲート電極の誘電体層の上の側壁がソース側コンタクト層に向かって延びていること。」
　なお，引用文献２に記載されたＴ字状のゲート電極の「誘電体層の上の側壁がソース側コンタクト層に向かって延びている」部分は「フィールドプレート部」とは認められない。　実際の製造工程（前記ア（イ））を考慮すると，誘電体膜をエッチングしてから，金属膜を形成し，イオントリミングにより不要個所を除去してゲート電極を作るので，ゲート電極の誘電体膜に対する側壁とその上の側壁は別々に作られており，両側壁を面一に作ることは不可能ないし不必要であり，前記２（１）イと同様の理由により，前記部分は「フィールドプレート部」とは認められない。
（３）引用文献３の記載
　ア　引用文献３
　引用文献３には，図面とともに，次の記載がある。
（ア）「【０００８】
【課題を解決するための手段】本発明は，上記目的を達成するために，
（１）
スイッチ回路を構成する半導体装置において，チャネルの上を覆う絶縁膜上に形成されるカバー電極と，
【０００９】このように，カバー電極を設け，このカバー電極の電位を外部から制御できるようにしたので，従来のＦＥＴに比べて，オン抵抗にほとんど変化がなく，オフ時において，高耐圧特性を得ることができる。
（２）上記（１）記載の半導体装置において，
前記カバー電極を電界効果型トランジスタのゲート電極と内部接続するようにした
（イ）「【００１７】
【発明の実施の形態】以下，本発明の実施の形態について図面を参照しながら説明する。図１は本発明の第１実施例を示す対称型ＦＥＴの断面図，図２は従来の対称型のＦＥＴの断面図である。まず，従来の対称型のＦＥＴについて説明する。
【００１８】図２に示すように，ＧａＡｓ基板１上にソースｎ+ 領域２，チャネル３，ドレインｎ+ 領域４，さらに，ソース電極５，ドレイン電極７が設けられ，ソース電極５とドレイン電極７がゲート電極６に対して対称に配置され，絶縁膜８がその上に形成されている。これに対して，本発明の第１実施例は，図１に示すように，ＧａＡｓ基板１上にソースｎ+ 領域２，チャネル３，ドレインｎ+ 領域４，ソース電極５，ドレイン電極７がゲート電極６に対して対称に配置されたＦＥＴが形成されている。ここまでは従来のものと同様であるが，その
ＦＥＴ上の絶縁膜８（ＳｉＮ膜）１０００Å上に，カバー電極９として金属膜（Ｔｉ／Ｐｔ／Ａｕ）が，ソースからドレインにわたって形成されている。
　イ　引用発明３
　前記アより，引用文献３には，次の発明（以下，「引用発明３」という。）が記載されていると認められる。
「ＦＥＴ上の絶縁膜上に，カバー電極として金属膜が，ソースからドレインにわたって形成されていること。」
（４）引用文献４の記載事項
　ア　引用文献４
　引用文献４には，図面とともに，次の記載がある。（訳は，当審で作成した。）
（ア）「[0033]In Fig. 3 wird ein weiteres Ausfuehrungsbeispiel des erfindungsgemaessen 
Transistorbauelements
eine Verbindung zwischen dem Abschirmelement 140 und dem weiteren Abschirmelement 146
 die Stege 152a und 152b ueber das Gate 122 erstrecken
wie es in Fig. 3 durch die gestrichelten Linien 154a,154b andeutet ist
（訳：【００３３】
トランジスタモジュール・・・シールド１４０と追加のシールド１４６の間の結合・・・橋１５２ａ及び１５２ｂがゲート１２２上に架けられる。・・・破線の結線１５４ａ，１５４ｂによる図３の方法が示唆される。
（イ）図３には，
破線の結線１５４ａ及び１５４ｂがゲート１２２を避けて設けられること
　イ　引用発明４
　前記アより，引用文献４には，次の発明（以下，「引用発明４」という。）が記載されていると認められる。
「トランジスタにおいて，シールド間を結合するために，ゲートの上に架けられる橋またはゲートを避けて設けられる結線を用いること。」
（５）引用文献５の記載事項
　ア　引用文献５
　引用文献５には，図面とともに，次の記載がある。
（ア）「【００２３】図２（Ａ）及び（Ｂ）は，本発明の半導体装置の一実施形態を模式的に示す断面図である。図示する半導体装置は，シリコンはＧａＡｓなどの化合物半導体で形成された半導体基板１０上に設けられたゲート電極１１と，ゲート電極１１を挟むように設けられたソース電極１２及びドレイン電極１３と，ゲート電極１１を覆う絶縁層１４と，ソース電極１２からゲート電極１１の上方を通過してゲート電極１１とドレイン電極１３との間まで延びるソースウォール部１５とを有し，ソースウォール部１５の先端１５ａはゲート電極１１の上面よりも低い位置にある構成である。この低い位置とは，図２（Ｂ）に示すように，半導体基板１０の表面を基準にしたゲート電極１１の高さをＴとし，半導体基板１０の表面からソースウォール部１５の先端１５ａまでの距離をＨとしたときに，Ｔ＞Ｈとなることを意味している。
ソース電極１２から延びるソースウォール部１５がゲート電極１１とドレイン電極１３との間に位置しているため，ゲート・ドレイン間にソース電極の電位（例えばグランド電位）が形成される。従って，ゲート・ドレイン間の電気力線を遮断して，効果的にゲート・ドレイン間の寄生容量Ｃｇｄ（ｅｘｔ）を低減することができる。このように，ソースウォール部１５はシールド部として機能する。
（イ）「【００３８】次に，図５，６及び７を参照して，図２（Ｃ）に示す半導体装置の製造方法について説明する。
・・・
【００４２】次に，図６（Ｄ）に示すように，図３（Ｄ）と同様のマスク２５を形成する。更に，
Ａｕの導電層２６に窓を形成する
【００４３】次に，図６（Ｅ）に示すように，Ａｕの導電層２６を前述したようにして堆積し，マスク２５と４３を除去する。導電層２６には，ゲート電極１１上部に窓４４が形成される。引き続き，マスク２５及び４３を除去して露出したメタル２４をエッチングで取り除く。これにより，窓４４を介してレジスト４１が露出するようになる。
【００４４】次に，図６（Ｆ）に示すように，窓４４を介してレジスト４１を除去する。レジスト４１は硬化しているので，通常よりも高温のＯ2プラズマにて除去する。図７は，図６（Ｆ）に示す半導体装置の平面図である。ソース共通の２つのトランジスタが図示されている。
窓４４を介して絶縁層１４に覆われたゲート電極１１を臨める
　イ　引用発明５
　前記アより，引用文献５には，次の発明（以下，「引用発明５」という。）が記載されていると認められる。
「トランジスタにおいて，ソース電極から延びるソースウォール部がゲート電極とドレイン電極との間に位置し，ソースウォール部になる導電層に，ゲート電極を臨める位置に窓を形成すること。」
（６）本願発明１と引用発明１との対比及び判断
　本願発明１と引用発明１とは，前記２（５）ウの相違点で相違すると認められる。
　そして，前記相違点に係る構成については引用文献２ないし５には，記載も示唆もない。
　本願発明１の課題は，マイクロ波周波数におけるＨＥＭＴを特にＣ級動作させた場合にゲートのソース側の電場が重要となるので，ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり（本願明細書段落【０００７】，【０００８】），この課題について引用文献１ないし５に記載も示唆もされていないから，そもそも相違点を解消させる動機付けに欠けるというべきである。
　してみると，前記相違点に係る構成を想到することは，当業者が容易になし得ることではない。
（７）本願発明１と引用発明２との対比及び判断
　ア　本願発明１と引用発明２とは，下記イの点で相違し，その余の点で一致すると認められる。
　イ　相違点
（ア）相違点１
　本願発明１においては，「基板に設けられた複数の積層された活性半導体層」を備え，「ソース電極」及び「ドレイン電極」は「前記複数の積層された活性半導体層の１以上と電気的に接触し」，「ゲート」は「前記複数の積層された活性半導体層の一番上の層と電気的に接触し」，「第１のスペーサ層」は「前記複数の積層された活性半導体層の前記一番上の層の表面の上に」あるのに対し，引用発明２においては「チャネル層」は「複数の積層された活性半導体層」ではない点。
（イ）相違点２
　本願発明１においては「前記ゲートと一体に形成され，平らな上面を有し，かつ，専ら前記第１のスペーサ層上で前記ゲートの縁から前記ドレイン電極に向かうとともに，専ら前記第１のスペーサ層上で前記ゲートの縁から前記ソース電極に向かって延びて，前記複数の積層された活性半導体層を覆う第１のフィールドプレート」を備えるのに対し，引用発明２の「フィールドプレート部」はそうなっていない点。
（ウ）相違点３
　本願発明１においては，「前記第１のスペーサ層と前記第１のフィールドプレートとの上にある第２のスペーサ層と，前記第２のスペーサ層の上にある第２のフィールドプレートとを備え，前記第２のスペーサ層は，前記ゲートと重なっている」のに対し，引用発明２はそうなっていない点。
　ウ　判断
　前記相違点２について検討すると，前記相違点２に係る構成については引用文献１及び３ないし５には，記載も示唆もない。
　本願発明１の課題は，マイクロ波周波数におけるＨＥＭＴを特にＣ級動作させた場合にゲートのソース側の電場が重要となるので，ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり（本願明細書段落【０００７】，【０００８】），この課題について引用文献１ないし５に記載も示唆もされていないから，そもそも相違点を解消させる動機付けに欠けるというべきである。
　してみると，前記相違点２に係る構成を想到することは，当業者が容易になし得ることではない。
（８）小括
　前記（６）及び（７）のとおりであるから，本願発明１は，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明できたものとはいえない。
　本願発明１を引用して記載した請求項２ないし７についても同様である。
（９）本願発明８と引用発明１との対比及び判断
　本願発明８と引用発明１とは，前記２（７）の相違点で相違すると認められる。
　そして，前記相違点に係る構成については引用文献２ないし５には，記載も示唆もない。
　本願発明８の課題は，マイクロ波周波数におけるＨＥＭＴを特にＣ級動作させた場合にゲートのソース側の電場が重要となるので，ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり（本願明細書段落【０００７】，【０００８】），この課題について引用文献１ないし５に記載も示唆もされていないから，そもそも相違点を解消させる動機付けに欠けるというべきである。
　してみると，前記相違点に係る構成を想到することは，当業者が容易になし得ることではない。
（１０）本願発明８と引用発明２との対比及び判断
　ア　本願発明８と引用発明２とは，下記イの相違点で相違するが，その余の点で一致すると認められる。
　イ　相違点
（ア）相違点１
　本願発明８においては，「活性領域を含む，複数の積層された活性半導体層」を備え，「ソース電極」及び「ドレイン電極」は「前記複数の積層された活性半導体層の１以上と電気的に接触し」，「ゲート」は「前記複数の積層された活性半導体層の一番上の層と電気的に接触し」，「第１のスペーサ層」は「前記複数の積層された活性半導体層の上に設けられる」のに対し，引用発明２の「チャネル層」は「複数の積層された活性半導体層」ではない点。
（イ）相違点２
　本願発明８においては「前記ゲートまたは前記ソース電極と電気的に接続され，前記第１のスペーサ層の上に設けられた第１のフィールドプレートであって，ドレインフィールドプレートと，前記ドレインフィールドプレートから分離したソースフィールドプレートとを備え，前記ドレインフィールドプレートが前記第１のスペーサ層上を，前記ゲートの縁から前記ドレイン電極に向かって延びて，前記複数の積層された活性半導体層を覆うとともに，前記ソースフィールドプレートが前記第１のスペーサ層上を，前記ゲートの縁から前記ソース電極に向かって延びて，前記複数の積層された活性半導体層を覆う第１のフィールドプレートを備え，前記ドレインフィールドプレートと前記ソースフィールドプレートは，前記第１のスペーサ層により前記ゲートから分離している」のに対し，引用発明２の「フィールドプレート部」はそうなっていない点。
　ウ　判断
　前記相違点２について検討すると，前記相違点２に係る構成については引用文献１及び３ないし５には，記載も示唆もない。
　本願発明８の課題は，マイクロ波周波数におけるＨＥＭＴを特にＣ級動作させた場合にゲートのソース側の電場が重要となるので，ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり（本願明細書段落【０００７】，【０００８】），この課題について引用文献１ないし５に記載も示唆もされていないから，そもそも相違点を解消させる動機付けに欠けるというべきである。
　してみると，前記相違点２に係る構成を想到することは，当業者が容易になし得ることではない。
（１１）小括
　前記（９）及び（１０）のとおりであるから，本願発明８は，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明できたものとはいえない。
　本願発明８を引用して記載した請求項９ないし１２についても同様である。
（１２）本願発明１３と引用発明１との対比及び判断
　本願発明１３と引用発明１とは，前記２（９）の相違点で相違すると認められる。
　そして，前記相違点に係る構成については引用文献２ないし５には，記載も示唆もない。
　本願発明１３の課題は，マイクロ波周波数におけるＨＥＭＴを特にＣ級動作させた場合にゲートのソース側の電場が重要となるので，ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり（本願明細書段落【０００７】，【０００８】），この課題について引用文献１ないし５に記載も示唆もされていないから，そもそも相違点を解消させる動機付けに欠けるというべきである。
　してみると，前記相違点に係る構成を想到することは，当業者が容易になし得ることではない。
（１３）本願発明１３と引用発明２との対比及び判断
　ア　本願発明１３と引用発明２とは，下記イの相違点で相違するが，その余の点で一致すると認められる。
　イ　相違点
　本願発明１３においては，「前記スペーサ層の上にあり，ドレインフィールドプレートと，前記ドレインフィールドプレートから分離したソースフィールドプレートとを備え，前記ドレインフィールドプレートが前記ゲートの縁から前記ドレイン金属電極へ距離Ｌｆｄだけ伸び，かつ，前記ソースフィールドプレートが前記ゲートの縁から前記ソース金属電極へ距離Ｌｆｓだけ伸びる，導電性フィールドプレートと，を備え，前記ドレインフィールドプレートと前記ソースフィールドプレートは，前記スペーサ層により前記ゲートから分離して」いるのに対し，引用発明２の「フィールドプレート部」はそうなっていない点。
　ウ　判断
　前記相違点について検討すると，前記相違点に係る構成については引用文献１及び３ないし５には，記載も示唆もない。
　本願発明１３の課題は，マイクロ波周波数におけるＨＥＭＴを特にＣ級動作させた場合にゲートのソース側の電場が重要となるので，ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり（本願明細書段落【０００７】，【０００８】），この課題について引用文献１ないし５に記載も示唆もされていないから，そもそも相違点を解消させる動機付けに欠けるというべきである。
　してみると，前記相違点に係る構成を想到することは，当業者が容易になし得ることではない。
（１４）小括
　前記（１２）及び（１３）のとおりであるから，本願発明１３は，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明できたものとはいえない。
（１５）本願発明１４と引用発明１との対比及び判断
　本願発明１４と引用発明１とは，前記２（１１）の相違点で相違すると認められる。
　そして，前記相違点に係る構成については引用文献２ないし５には，記載も示唆もない。
　本願発明１４の課題は，マイクロ波周波数におけるＨＥＭＴを特にＣ級動作させた場合にゲートのソース側の電場が重要となるので，ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり（本願明細書段落【０００７】，【０００８】），この課題について引用文献１ないし５に記載も示唆もされていないから，そもそも相違点を解消させる動機付けに欠けるというべきである。
　してみると，前記相違点に係る構成を想到することは，当業者が容易になし得ることではない。
（１６）本願発明１４と引用発明２との対比及び判断
　ア　本願発明１４と引用発明２とは，下記イの相違点で相違するが，その余の点で一致すると認められる。
　イ　相違点
（ア）相違点１
　本願発明１４においては，「複数の積層された活性半導体層」を備え，「ソース電極及びドレイン電極」は「前記複数の積層された活性半導体層の１以上と電気的に接触し」，「ゲート」は「前記複数の積層された活性半導体層の一番上の層と電気的に接触し」，「第１のスペーサ層」は，「前記複数の積層された活性半導体層上」にあるのに対し，引用発明２の「チャネル層」は「複数の積層された活性半導体層」ではない点。
（イ）相違点２
　本願発明１４においては，「前記ゲートと一体で，平らな上面を有する第１のフィールドプレートであって，専ら前記第１のスペーサ層上を，前記ゲートの縁から前記ドレイン電極に向かって延びるとともに，専ら前記第１のスペーサ層上を，前記ゲートの縁から前記ソース電極に向かって延びる第１のフィールドプレート」を備えるのに対し，引用発明２の「フィールドプレート部」はそうなっていない点。
（ウ）相違点３
　本願発明１４においては，「前記第１のフィールドプレート上において前記ゲートと重なっている第２のスペーサ層と，前記第２のスペーサ層上であって，前記第１のフィールドプレートと前記ドレイン電極との間の第２のフィールドプレート」とを備えるのに対し，引用発明２はそうなっていない点。
　ウ　判断
　前記相違点２について検討すると，前記相違点に係る構成については引用文献１及び３ないし５には，記載も示唆もない。
　本願発明１４の課題は，マイクロ波周波数におけるＨＥＭＴを特にＣ級動作させた場合にゲートのソース側の電場が重要となるので，ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり（本願明細書段落【０００７】，【０００８】），この課題について引用文献１ないし５に記載も示唆もされていないから，そもそも相違点を解消させる動機付けに欠けるというべきである。
　してみると，前記相違点２に係る構成を想到することは，当業者が容易になし得ることではない。
（１７）小括
　前記（１５）及び（１６）のとおりであるから，本願発明１４は，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明できたものとはいえない。
　本願発明１４を引用して記載した請求項１５及び１６に係る発明についても同様である。
（１８）本願発明１７と引用発明１との対比及び判断
　ア　本願発明１７と引用発明１とは，下記イの相違点で相違するが，その余の点で一致すると認められる。
　イ　相違点
（ア）相違点１
　本願発明１７においては，「前記ゲート上にあり，平らな上面を有する第１のフィールドプレートであって，当該第１のフィールドプレートが前記活性領域とは直接接触しないように，専ら前記第１のスペーサ層上を前記ゲートの縁から前記ドレイン電極へ伸び，専ら前記第１のスペーサ層上を前記ゲートの縁から前記ソース電極へ伸びる，第１のフィールドプレート」を備えるのに対し，引用発明１の「ドレインコンタクトに向かって延びているフィールドプレート」は，「前記ゲートの縁から前記ソース電極へ伸びる」ものでない点。
（イ）相違点２
　本願発明１７においては，「前記第２のフィールドプレートと前記ソース電極とを電気的に接続する少なくとも１つの導電性経路」を備えるのに対し，引用発明１はそうなっていない点。
　ウ　判断
　前記相違点１について検討すると，前記相違点１に係る構成については引用文献２ないし５には，記載も示唆もない。
　本願発明１７の課題は，マイクロ波周波数におけるＨＥＭＴを特にＣ級動作させた場合にゲートのソース側の電場が重要となるので，ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり（本願明細書段落【０００７】，【０００８】），この課題について引用文献１ないし５に記載も示唆もされていないから，そもそも相違点を解消させる動機付けに欠けるというべきである。
　してみると，前記相違点１に係る構成を想到することは，当業者が容易になし得ることではない。
（１９）本願発明１７と引用発明２との対比及び判断
　ア　本願発明１７と引用発明２とは，下記イの相違点で相違するが，その余の点で一致すると認められる。
　イ　相違点
（ア）相違点１
　本願発明１７においては，「前記ゲート上にあり，平らな上面を有する第１のフィールドプレートであって，当該第１のフィールドプレートが前記活性領域とは直接接触しないように，専ら前記第１のスペーサ層上を前記ゲートの縁から前記ドレイン電極へ伸び，専ら前記第１のスペーサ層上を前記ゲートの縁から前記ソース電極へ伸びる，第１のフィールドプレート」を備えるのに対し，引用発明２の「フィールドプレート部」はそうなっていない点。
（イ）相違点２
　本願発明１７においては，「前記第１のスペーサ層と前記第１のフィールドプレートの上の第２のスペーサ層と，前記第２のスペーサ層の上の第２のフィールドプレートと，前記第２のフィールドプレートと前記ソース電極とを電気的に接続する少なくとも１つの導電性経路を備え，前記第２のスペーサ層は，前記ゲートと少なくとも部分的に重なっている」のに対し，引用発明２はそうなっていない点。
　ウ　判断
　前記相違点１について検討すると，前記相違点１に係る構成については引用文献１及び３ないし５には，記載も示唆もない。
　本願発明１７の課題は，マイクロ波周波数におけるＨＥＭＴを特にＣ級動作させた場合にゲートのソース側の電場が重要となるので，ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり（本願明細書段落【０００７】，【０００８】），この課題について引用文献１ないし５に記載も示唆もされていないから，そもそも相違点を解消させる動機付けに欠けるというべきである。
　してみると，前記相違点１に係る構成を想到することは，当業者が容易になし得ることではない。
（２０）小括
　前記（１８）及び（１９）のとおりであるから，本願発明１７は，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明できたものとはいえない。
　本願発明１７を引用して記載した請求項１８に係る発明についても同様である。
（２１）本願発明１９と引用発明１との対比及び判断
　ア　本願発明１９と引用発明１とは，下記イの相違点で相違するが，その余の点で一致すると認められる。
　イ　相違点
　本願発明１９においては，「前記ゲートと一体に形成され，平らな上面を有し，かつ専ら前記第１のスペーサ層上を，前記ゲートの縁から前記ドレイン電極に向かうとともに，専ら前記第１のスペーサ層上を，前記ゲートの縁から前記ソース電極に向かって延びて，前記複数の積層された活性半導体層を覆う第１のフィールドプレート」を備えるのに対し，引用発明１の「フィールドプレート」は，「前記ゲートの縁から前記ソース電極へ延びる」ものでない点。
　ウ　判断
　前記相違点について検討すると，前記相違点に係る構成については引用文献２ないし５には，記載も示唆もない。
　本願発明１９の課題は，マイクロ波周波数におけるＨＥＭＴを特にＣ級動作させた場合にゲートのソース側の電場が重要となるので，ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり（本願明細書段落【０００７】，【０００８】），この課題について引用文献１ないし５に記載も示唆もされていないから，そもそも相違点を解消させる動機付けに欠けるというべきである。
　してみると，前記相違点に係る構成を想到することは，当業者が容易になし得ることではない。
（２２）本願発明１９と引用発明２との対比及び判断
　ア　本願発明１９と引用発明２とは，下記イの相違点で相違するが，その余の点で一致すると認められる。
　イ　相違点
（ア）相違点１
　本願発明１９においては，「複数の積層された半導体層」を備え，「ソース電極」及び「ドレイン電極」は「前記複数の積層された半導体層の１以上と電気的に接触し」，「ゲート」は「前記複数の積層された半導体層と電気的に接触」し，「第１のスペーサ層」は「前記複数の積層された半導体層の少なくとも一部分の上にある」のに対し，引用発明２の「チャネル層」は「複数の積層された半導体層」でない点。
（イ）相違点２
　本願発明１９においては，「前記ゲートと一体に形成され，平らな上面を有し，かつ専ら前記第１のスペーサ層上を，前記ゲートの縁から前記ドレイン電極に向かうとともに，専ら前記第１のスペーサ層上を，前記ゲートの縁から前記ソース電極に向かって延びて，前記複数の積層された活性半導体層を覆う第１のフィールドプレート」を備えるのに対し，引用発明２の「フィールドプレート部」はそうなっていない点。
（ウ）相違点３
　本願発明１９においては，「前記ドレイン電極および前記ソース電極の間の前記ゲートおよび前記第１のスペーサ層の上の第２のスペーサ層と，前記ソース電極と電気的に接続された，前記第２のスペーサ層上の第２のフィールドプレートと，を備え，前記第２のスペーサ層は，前記ゲートと重なっている」のに対し，引用発明２はそうなっていない点。
　ウ　判断
　前記相違点２について検討すると，前記相違点２に係る構成については引用文献１及び３ないし５には，記載も示唆もない。
　本願発明１９の課題は，マイクロ波周波数におけるＨＥＭＴを特にＣ級動作させた場合にゲートのソース側の電場が重要となるので，ゲートのソース側の低い電場で動作するトランジスタを提供するというものであり（本願明細書段落【０００７】，【０００８】），この課題について引用文献１ないし５に記載も示唆もされていないから，そもそも相違点を解消させる動機付けに欠けるというべきである。
　してみると，前記相違点２に係る構成を想到することは，当業者が容易になし得ることではない。
（２３）小括
　前記（２１）及び（２２）のとおりであるから，本願発明１９は，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明できたものとはいえない。
　本願発明１９を引用して記載した請求項２０ないし２４に係る発明についても同様である。
（２４）まとめ
　したがって，請求項１ないし２４に係る発明は，いずれも引用文献１ないし５に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない。
　よって，原査定理由２によっては，本願を拒絶することはできない。
　
第４　当審拒絶理由について
１　当審拒絶理由の概要
（１）この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第２号に規定する要件を満たしていない。 
 　　　　　　　　　　　　　　　　　　記 
　ア　請求項１，１４，１７及び１９について 
　請求項１，１４，１７及び１９に記載された「第２のスペーサ層」と「ゲート」の位置関係が明確でない。 
　イ　請求項８及び１３について 
　請求項８及び１３に記載された「ゲート（コンタクト）」，「ドレインフィールドプレート」及び「ソースフィールドプレート」の位置関係が明確でない。 
　ウ　前記請求項を引用して記載した請求項についても同様である。 
（２）この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第１号及び第２号に規定する要件を満たしていない。 
　　　　　　　　　　　　　　　　　記 
　ア　「ゲートコンタクト」について 
　請求項１３に記載された「ゲートコンタクト」は，発明の詳細な説明の記載と整合しない。明細書段落００２７には「図１に最もよく示されるように，ゲート２４は，ゲートコンタクト３０のところで接触される。」と記載されており，発明の詳細な説明では「ゲート」と「ゲートコンタクト」は別の物として記載されており，しかも，図１を参照すると，「ゲートコンタクト３０」は「ソース２０」と「ドレイン２２」の間にはなく外部への接続用端子であるかのように記載されている。 
　イ　「ソースコンタクト」及び「ドレインコンタクト」について 
　請求項１，７，８及び１４に記載された「ソースコンタクト」及び「ドレインコンタクト」について，明細書段落００３８及び００３９に「ＨＥＭＴ６０は，基板１２，核生成層１４，バッファ層１６，バリア層１８，ソース電極２０，ドレイン電極２２，ゲート２４および２ＤＥＧチャネル層２６を含む。前述のものと同様，ゲート２４の幅Ｌgは０．１から５ミクロンである。 
 【００３９】 
　しかし，ＨＥＭＴ６０は，ゲート２４を覆わず，その代わりにゲート２４とソースおよびドレインコンタクト２０，２２との間のバリア層１８を覆うスペーサ層６２を含む。」と記載されており，「ソースコンタクト」及び「ドレインコンタクト」が，それぞれ「ソース電極」及び「ドレイン電極」と同じ物として記載されている。 
　しかし，「電極」という用語は技術用語として確立している一方で，「コンタクト」は何と「接触」する物であるのか文言自体不明確である上に，前記（１）で述べた観点からみると，本願の発明の詳細な説明において「コンタクト」は「接触」以上の意味を持つかどうか不明確であり，その結果，前記請求項に記載された「ソースコンタクト」及び「ドレインコンタクト」は不明確なものとなっている。 
　ウ　「メタルソースコンタクト」及び「メタルドレインコンタクト」について 
　請求項１３に記載された「メタルソースコンタクト」及び「メタルドレインコンタクト」は発明の詳細な説明の記載と整合していない。発明の詳細な説明（段落００２５）には「ソースおよびドレイン金属電極２０，２２」と記載されている。「コンタクト」という用語は前記（２）で述べたように文言自体不明確である。 
　エ　「ソース」及び「ドレイン」について 
　請求項１９及び２０に記載された「ソース」及び「ドレイン」は，発明の詳細な説明に記載されていないし，発明の詳細な説明に記載された「ソース電極」及び「ドレイン電極」とどのように相違するのか不明確である。 
　オ　前記アないしエで指摘した各請求項を引用して記載した請求項についても同様である。 
２　当審拒絶理由についての判断
　平成２９年１月２４日付けの手続補正によって，本願の特許請求の範囲は前記第２のとおりに補正された。
　そして，各請求項の記載は明確になり，発明の詳細な説明とも整合するものとなった。
　よって，当審拒絶理由は解消した。
　
第５　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。