【事件の表示】
　特願２０１２−２７０５８４「縮小されたビットセル寸法を有するスピン注入トルク磁気抵抗ランダムアクセスメモリ」拒絶査定不服審判事件〔平成２５年　５月１６日出願公開，特開２０１３−　９３５９２〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
 １　手続の経緯 
　本願は，２００９年６月１９日（パリ条約による優先権主張外国庁受理２００８年６月２７日，アメリカ合衆国）を国際出願日とする特願２０１１−５１６４７０号（以下「原出願」という。）の一部を平成２４年１２月１１日の新たな特許出願としたものであって，平成２５年１月９日付けで手続補正書及び上申書の提出がなされ，平成２６年１月３１日付けで拒絶理由の通知がなされ，同年６月４日付けで意見書及び手続補正書の提出がなされ，同年９月１０日付けで拒絶査定がなされた。
　これに対して平成２７年１月１５日付けで拒絶査定不服審判の請求がなされるとともに手続補正書の提出がなされ，同年３月４日付けで前置報告がなされ，同年６月２日付けで上申書の提出がなされた。
　さらに，当審において平成２８年３月３０日付けで拒絶理由を通知し，同年１０月５日付けで意見書及び手続補正書の提出がなされたものである。
　
２　当審による拒絶理由通知の概要
　審判合議体が平成２８年３月３０日付けで通知した拒絶理由通知における，特許法第２９条第２項の判断（本願に係る発明の容易想到性の判断）の概要は次のとおりである。
　平成２７年１月１５日付け手続補正書により補正された，本願の特許請求の範囲の請求項１ないし１５の各請求項に係る発明は，引用文献１ないし３に記載された発明に基づいて，当業者が容易に想到し得たものであるから，上記手続補正書により補正された，本願の特許請求の範囲の請求項１ないし１５の各請求項に係る発明は，特許法第２９条第２項の規定により特許を受けることができない。
　　引用文献１：国際公開第２００７／０５０６７９号
　　引用文献２：特開２００８−１４７５１５号公報
　　引用文献３：特開２００５−２１６３８７号公報
　　　　　
３　本願発明 
　本願の請求項１に係る発明は，平成２８年１０月５日付け手続補正書によって補正された特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりのものである（以下「本願発明」という。）。
「複数のソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）を有し，各ソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）は，ビット・セルの第１の行に結合されたワード・ライン（８２１）に対して実質的に平行であり，前記複数のソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）のそれぞれは，ビット・セルの複数の行に結合され，また，各ソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）は，ビット・セルの前記第１の行に結合されたビット・ラインに対して実質的に垂直である，スピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）であって，
　書込み動作時に，選択されたビット・セル（８０１，８１１）のビット・ライン上にロー電圧（８０２，８１２）を確立するための手段，前記選択されたビット・セル（８０１，８１１）は，ビット・セルの前記第１の行の前記ワード・ライン（８２１）および前記ソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）に結合される，
　前記選択されたビット・セル（８０１，８１１）にデータを書き込むための書き込みサイクルの間に，選択されないビット・セルのビット・ライン上にハイ電圧を確立するための手段，前記選択されないビット・セルはビット・セルの前記第１の行の前記ワード・ラインおよび前記ソース・ラインに結合される，
　複数のセレクト・ライン（８３１）に接続されたソース・ライン・セレクタ（８３０），前記セレクト・ラインのそれぞれは前記複数のソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）の１つに結合され，前記ソース・ライン・セレクタ（８３０）はセレクト・ライン（８３１）を活性化するように適合され，そして活性化されたセレクト・ライン（８３１）はソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）を活性化する，および，
　前記複数のソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）のそれぞれに接続されたソース・ライン・ドライバ（８０３，８１３），書込み動作時に，前記ソース・ライン・ドライバ（８０３，８１３）は前記活性化されたソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）上にハイ電圧を確立するように適合される，
　を具備するスピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）。」
　　　　 　　　
４　引用文献 
（１）　引用文献１について
　当審において通知した拒絶理由に引用された，原出願の優先権主張の日前に日本国内又は外国において頒布された刊行物である引用文献１には，下記の事項が記載されている。（翻訳は，対応公表特許公報である特表２００９−５１４１３７号公報に基づいて当審で作成した。）
　　ア　「The magnetic element 112 is programmed using the spin transfer effect by passing a current through the magnetic element 112. In particular, the magnetic element 112 may be programmed by a current driven between the bit line 106 and the source line 104. The magnetic element 112 is configured such that the magnetic element 112 is programmed to a low resistance state by a write current passed from the free layer 117, through the spacer layer 116, to the pinned layer 115. The magnetic element 112 is also configured such that the magnetic element 112 is placed in a high resistance state by a write current passed from the pinned layer 115, through the spacer layer 116, to the free layer 117. Stated differently, the magnetic element 112 is programmed to a high resistance state by driving a current from the source line 104 to the bit line 106. Similarly, the magnetic element 112 is programmed to a low resistance state by driving a read current from the bit line 106 to the source line 104.」（第９頁２３行〜３４行） 
（翻訳：「磁気素子１１２は，磁気素子１１２を介して電流が通過することによるスピン転移効果を用いてプログラムされる。特に，磁気素子１１２は，ビット線１０６とソース線１０４との間に駆動される電流によってプログラムされる。磁気素子１１２は，自由層１１７からスペーサ層１１６を介して固定層１１５に通過する書込電流によって同磁気素子１１２が低抵抗状態にプログラムされるように構成される。また，磁気素子１１２は，固定層１１５からスペーサ層１１６を介して自由層１１７に通過する書込電流によって同磁気素子１１２が高抵抗状態に置かれるように構成される。換言すれば，磁気素子１１２は，ソース線１０４からビット線１０６に電流を駆動することによって高抵抗状態にプログラムされる。同様に，磁気素子１１２は，ビット線１０６からソース線１０４に電流を駆動することによって低抵抗状態にプログラムされる。」） 
　　イ　「Figure 9 is a diagram of a portion of one embodiment of an MRAM 160 in accordance with the present invention including spare row(s). The magnetic elements used in Figure 9 may be the magnetic elements 112, 132, or other magnetic elements (not shown) programmable using spin transfer and may be operated using the method 150. The portion of the MRAM 160 depicted in Figure 9 is preferably one input/output (or I/O) block. A memory typically includes more I/O blocks and preferably includes at least eight blocks. The MRAM 160 includes bit line selectors 162 and 164, source line selectors 180 and 168, word line selector 170, comparator 172, differential current sensor with current sources 174, reference column 176 having cells 110'/130' analogous to the cells 110 and 130, and switches 182, 184, 186, and 188 that are preferably transistors. The magnetic storage cells 110/130 and 110'/130' are programmed and written as described above for the magnetic memories 100 and 120.」（第１３頁１６行〜２７行） 
（翻訳：「図９は，スペア・ロー（spare row）を含む本発明に係るＭＲＡＭ１６０の一実施形態の部分図である。図９に示す磁気素子は，磁気素子１１２，１３２，またはスピン転移を用いてプログラム可能であり，方法１５０を用いて動作可能なその他の磁気素子（図示せず）であってもよい。図９に示すＭＲＡＭ１６０の一部分は，好ましくは，１つの入力／出力（すなわち，Ｉ／Ｏ）ブロックである。メモリは通常，より多くのＩ／Ｏブロックを含み，好ましくは少なくとも８個のブロックを含む。ＭＲＡＭ１６０は，ビット線選択器１６２，１６４，ソース線選択器１８０，１６８，ワード線選択器１７０，比較器１７２，電流源を有する差動電流センサ１７４，セル１１０，１３０と同様のセル１１０’／１３０’を有する基準カラム１７６，および好ましくはトランジスタであるスイッチ１８２，１８４，１８６，１８８を含む。磁気記憶セル１１０／１３０および磁気記憶セル１１０’／１３０’は，磁気メモリ１００，１２０に対して上述したようにプログラムされ，書き込まれる。」） 
　　ウ　「5. The magnetic memory of claim 4 wherein the at least one selection device is an selection transistor having a source, a drain, and a gate and wherein the portion of the plurality of word lines is a word line coupled with the gate of the selection transistor, the magnetic element being coupled with the drain and one of the plurality of source lines being coupled with the source.　」（第１７頁２９行〜１８頁２行） 
（翻訳：「５．前記少なくとも１つの選択素子がソース，ドレイン，およびゲートを有する選択トランジスタであり，前記複数のワード線の一部が前記選択トランジスタのゲートに接続されたワード線であり，前記磁気素子が前記ドレインに接続され，前記複数のソース線の１つが前記ソースに接続されている，請求項４の磁気メモリ。」）
　　エ　図６には，磁気記憶セル１１０が磁気素子１１２と選択素子１１９を接続したものからなり，該選択素子を構成するトランジスタのゲートがワード線１０８に接続され，該磁気素子１１２がビット線１０６に接続され，選択素子１１９がソース線１０４に接続された構成が記載されている。　
　　オ　図９には，ソース線１０４が，２本のワード線１０８の間においてこれらのワード線１０８に対して平行に配置され，ビット線１０６に対して垂直に配置された構成が記載されている。また，ソース線１０４は，該２本のワード線１０８のうちの一方のワード線１０８に接続された選択トランジスタのソースと，他方のワード線１０８に接続された選択トランジスタのソースに，それぞれ接続される構成が記載されている。
　　カ　図９には，各ソース線１０４毎に電圧源との間にトランジスタ（１８４，１８６）が接続され，該各トランジスタ（１８４，１８６）はソース線選択器（１８０，１６８）からの複数の出力線により個別に制御される構成が記載されている。
　　キ　ここで，上記の記載事項について検討する。
　　（ア）　磁気記憶セルの構成
　磁気記憶セルは，磁気素子と選択素子を接続したものであることが上記エに記載され，磁気素子が選択素子を構成する選択トランジスタのドレインに接続したものであることが上記ウに記載され，磁気素子１１２はスピン転移効果を用いてプログラムされることが上記アに記載されている。
　よって，引用文献１には，「磁気記憶セルは，選択トランジスタのドレインにスピン転移効果を用いてプログラムされる磁気素子を接続したもの」であることが記載されていると認められる。
　　（イ）　磁気記憶セルとソース線，ビット線，ワード線の配置構成
　選択トランジスタのゲートにはワード線が接続され，選択トランジスタのソースにはソース線が接続されることが上記ウに記載されている。
　また，回路上において，ソース線は，２本のワード線の間において該２本のワード線に対して平行であり，ビット線に対して垂直に配置されること，および，該２本のワード線の一方のワード線に接続された選択トランジスタのソースと他方のワード線に接続された選択トランジスタのソースに接続されることが，上記オに記載されている。
　そして，磁気メモリのアレイでは，一般にビット線とワード線は垂直に配置されることを踏まえると，引用文献１には，「選択トランジスタのゲートにはワード線が接続され，選択トランジスタのソースにはソース線が接続され，ソース線は，２本のワード線の間において該２本のワード線に対して平行であり，ビット線に対して垂直に配置され，２本のワード線の一方のワード線に接続された選択トランジスタのソースと他方のワード線に接続された選択トランジスタのソースに接続される」ことが記載されていると認められる。
　　（ウ）　書込み動作時の電流駆動構成
　磁気素子１１２は，固定層からスペーサ層を介して自由層に通過する書込電流によってプログラムされること，その際にソース線からビット線に電流を駆動することが，上記アに記載されている。
　よって，引用文献１には，「ソース線からビット線に電流を駆動し，磁気素子に通過する書込電流によってプログラムする」ことが記載されていると認められる。
　　（エ）　ソース線の駆動構成
　各ソース線毎に電圧源との間にトランジスタが接続され，該各トランジスタはソース線選択器からの複数の出力線により個別に制御される構成が，上記カに記載されている。
　よって，引用文献１には，「各ソース線毎に電圧源との間にトランジスタが接続され，該各トランジスタはソース線選択器からの複数の出力線により個別に制御される」ことが記載されていると認められる。
　　ク　上記キの検討から，引用文献１には，下記の発明（以下，「引用発明」という。）が記載されていると認められる。
「磁気記憶セルは，選択トランジスタのドレインにスピン転移効果を用いてプログラムされる磁気素子を接続したものであり，
　前記選択トランジスタのゲートにはワード線が接続され，前記選択トランジスタのソースにはソース線が接続され，
　前記ソース線は，２本のワード線の間において該２本のワード線に対して平行であり，ビット線に対して垂直に配置され，前記２本のワード線の一方のワード線に接続された選択トランジスタのソースと他方のワード線に接続された選択トランジスタのソースに接続され，
　前記ソース線から前記ビット線に電流を駆動し，前記磁気素子に通過する書込電流によってプログラムし，
　前記各ソース線毎に電圧源との間にトランジスタが接続され，該各トランジスタはソース線選択器からの複数の出力線により個別に制御される磁気メモリ。」
（２）　引用文献３について
　当審において通知した拒絶理由に引用された，原出願の優先権主張の日前に日本国内又は外国において頒布された刊行物である引用文献３には，下記の事項が記載されている。
　　ア　「【００３６】
　次に，本実施の形態の記憶装置の電気回路図を図３に示す。この電気回路図は，図２の各電圧（Ｖ１，Ｖ２，ＶＧＳ）を印加するための電圧制御回路を含んでいる。
　この記憶装置１００は，（ｍ＋１）行・（ｎ＋１）列のメモリセルＣが，マトリクス状に配置されて構成されている。メモリセルＣは，図２に示したように，抵抗変化型記憶素子Ａの一端がトランジスタＴの一端（ここではドレイン）に接続されて構成されている。
　トランジスタＴ（Ｔ００〜Ｔｍｎ）のゲートは，ワード線Ｗ（Ｗ０〜Ｗｍ）に接続されている。抵抗変化型記憶素子Ａの他端は，ビット線Ｂ（Ｂ０〜Ｂｎ）に接続されている。また，トランジスタＴの他端（ソース）は，ソース線Ｓ（Ｓ０〜Ｓｍ）に接続されている。
　さらに，ビット線Ｂ（Ｂ０〜Ｂｎ）は，その電圧制御回路であるビットデコーダＢＤ（ＢＤ０〜ＢＤｎ）に接続されている。ワード線Ｗ（Ｗ０〜Ｗｍ）は，その電圧制御回路であるロウデコーダＲＤ（ＲＤ０〜ＲＤｍ）に接続されている。ソース線Ｓ（Ｓ０〜Ｓｍ）は，その電圧制御回路であるソースデコーダＳＤ（ＳＤ０〜ＳＤｍ）に接続されている。
【００３７】
　このように構成されている本実施の形態の記憶装置１００では，例えば次のようにして，情報の記録を行うことができる。
　情報の記録を行うべきメモリセルＣに対応するワード線Ｗに対して，ロウデコーダＲＤによりゲート電圧ＶＧＳを印加して，ＭＩＳトランジスタＴのゲートをオンにする。そして，そのメモリセルＣに対応するビット線Ｂ及びソース線Ｓに対して，ビットデコーダＢＤ及びソースデコーダＳＤにより，図２に示した端子電圧Ｖ１，Ｖ２を印加する。これにより，メモリセルＣ内の抵抗変化型記憶素子Ａ及びＭＩＳトランジスタＴに，電圧Ｖを印加することができる。
【００３８】
　このように電圧Ｖを印加したときに，抵抗変化型記憶素子Ａの両端にかかる電圧が，前述した抵抗変化型記憶素子Ａの書き込み閾値電圧よりも大きくなっていれば，抵抗変化型記憶素子Ａの抵抗値が高抵抗の状態から低下して，低抵抗の状態へと遷移する。
　これにより，抵抗変化型記憶素子Ａへ情報（例えばデータ“１”）の記録（以下，この場合を書き込みとする）を行うことができる。
　また，抵抗変化型記憶素子Ａの抵抗値が低抵抗の状態であるときに，ＭＩＳトランジスタＴのゲートをオンにすると共に，メモリセルＣ内の抵抗変化型記憶素子Ａ及びＭＩＳトランジスタＴに，書き込み時とは逆極性の電圧Ｖを印加すると，抵抗変化型記憶素子Ａの両端にかかる電圧が，前述した抵抗変化型記憶素子Ａの消去閾値電圧よりも大きくなっていれば，抵抗変化型記憶素子Ａの抵抗値が低抵抗の状態から増大して，高抵抗の状態へと遷移する。
　これにより，抵抗変化型記憶素子Ａへ情報（例えばデータ“０”）の記録（以下，この場合を消去とする）を行うことができる。
【００３９】
　なお，このとき，ワード線Ｗが各行のメモリセルＣで共通になっているため，同一行の全てのメモリセルＣにおいて，ＭＩＳトランジスタＴのゲートがオンになる。
　従って，例えば同一行のメモリセルＣ群のうち一部のメモリセルＣにだけ情報の記録を行う場合には，情報の記録を行わない他のメモリセルＣについては，ビット線Ｂの電位を，ソース線Ｓの電位と同じ，又はソース線Ｓとの電位差が抵抗変化型記憶素子Ａの閾値電圧（書き込み閾値電圧或いは消去閾値電圧）よりも充分小さくなるように設定して，記録が行われないようにする。」
　　イ　図３には，ソース線（Ｓ０，Ｓ１，Ｓ３）はワード線（Ｗ０，Ｗ１，Ｗ２）に平行であり，ビット線（Ｂ０，Ｂ１，Ｂ２）はワード線（Ｗ０，Ｗ１，Ｗ２）に垂直であるメモリアレイに，メモリセルＣがマトリクス状に配置された構成が記載されている。
　　ウ　上記ア，イの記載から，引用文献３には，下記の事項が記載されていると認められる。
　
「ソース線がワード線に平行に配置された構成であるため，情報の記録を行わないメモリセルにも情報を記録され得る抵抗変化型メモリにおいて，ビット線の電位をソース線の電位と同じにすることで，同じワード線に接続された情報の記録を行わないメモリセルに対して情報の記録が行われないようにすること。」
　　　　　　　　　　  
５　対比 
（１）　本願発明と引用発明との対応関係について
　　ア　引用発明の「ワード線」，「ビット線」，「ソース線」は，それぞれ本願発明の「ワード・ライン」，「ビット・ライン」，「ソース・ライン」に相当する。
　　イ　本願明細書の段落２３及び図５には，ワード・ライン，ビット・ライン，ソース・ラインとそれらに接続された記憶要素５２０及びトランジスタ５１０を「ビット・セル」として特定しており，引用発明の「磁気記憶セル」も，ワード線，ビット線，ソース線に接続され，情報を記憶する「磁気素子」と「選択トランジスタ」から構成されているので，引用発明のワード線，ビット線，ソース線に接続された「磁気記憶セル」は，本願発明の「ビット・セル」に相当している。
　　ウ　引用発明は，「各ソース線毎に電圧源との間にトランジスタが接続」されていることから，「ソース線」を複数有するものであることは明らかであり，また，「前記ソース線は，２本のワード線の間において該２本のワード線に対して平行であり，ビット線に対して垂直に配置され」るものであるから，引用発明も本願発明の「複数のソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）を有し，各ソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）は，ビット・セルの第１の行に結合されたワード・ライン（８２１）に対して実質的に平行」な構成と「各ソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）は，ビット・セルの前記第１の行に結合されたビット・ラインに対して実質的に垂直である」構成を有しているといえる。
　　エ　引用発明は，「前記２本のワード線の一方のワード線に接続された選択トランジスタのソースと他方のワード線に接続された選択トランジスタのソースに接続され」ているので，引用発明も本願発明の「前記複数のソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）のそれぞれは，ビット・セルの複数の行に結合され」た構成を有しているといえる。
　　オ　引用発明の「磁気素子」は，「前記磁気素子に通過する書込電流によってプログラム」するものであり，「スピン転移効果を用いてプログラムされる」ものであるから，引用発明の「磁気メモリ」は，下記の相違点を除いて本願発明の「スピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）」に相当する。
　　カ　引用発明では，「ソース線から前記ビット線に電流を駆動し，前記磁気素子に通過する書込電流によってプログラム」を行うものであるから，磁気素子にソース線からビット線へ書込電流を流すためには，ソース線の電位はビット線の電位より高く，かつ，磁気素子に接続された選択トランジスタはオン状態，すなわち，選択トランジスタのゲートにはワード線からオン状態にさせるための高い電圧が印加されていることになる。
　よって，引用発明では，書込み動作時であるプログラム時に，ワード線とソース線が高い電圧，ビット線が低い電圧に設定された磁気記憶セルが書込み対象として選択されることになり，その際に，当該ビット線には低い電圧を設定するなんらかの手段が結合され，当該ワード線には高い電圧が設定されることで当該ソース線の高い電圧が磁気素子に印加されることは明らかであるから，引用発明も本願発明の「書込み動作時に，選択されたビット・セル（８０１，８１１）のビット・ライン上にロー電圧（８０２，８１２）を確立するための手段，前記選択されたビット・セル（８０１，８１１）は，ビット・セルの前記第１の行の前記ワード・ライン（８２１）および前記ソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）に結合される」構成を有しているといえる。
　　キ　引用発明の「前記各ソース線毎に電圧源との間にトランジスタが接続され，該各トランジスタはソース線選択器からの複数の出力線により個別に制御される」構成から，引用発明では，ソース線選択器は複数の出力線に接続され，各出力線は各トランジスタを介して複数のソース線の１つに結合され，ソース線選択器により選択した出力線の電圧を高い電圧とすることでトランジスタがオンとなり，オンとなったトランジスタに接続されたソース線に電圧源の電圧が供給される構成を備えている。
　よって，引用発明の「複数の出力線」，「ソース線選択器」は，本願発明の「複数のセレクト・ライン（８３１）」，「ソース・ライン・セレクタ（８３０）」に相当し，引用発明も本願発明の「複数のセレクト・ライン（８３１）に接続されたソース・ライン・セレクタ（８３０），前記セレクト・ラインのそれぞれは前記複数のソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）の１つに結合され，前記ソース・ライン・セレクタ（８３０）はセレクト・ライン（８３１）を活性化するように適合され，そして活性化されたセレクト・ライン（８３１）はソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）を活性化する」構成を有しているといえる。
　　ク　上記カより，引用発明では，書込み動作時であるプログラム時に，ワード線とソース線が高い電圧，ビット線が低い電圧に設定されるので，本願発明と引用発明は，「書込み動作時に，前記活性化されたソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）上にハイ電圧を確立する」点で共通している。
（２）　本願発明と引用発明の一致点及び相違点について
　上記の対応関係から，本願発明と引用発明は，下記アの点で一致し，また下記イ及びウの点で相違する。
　　ア　一致点
「複数のソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）を有し，各ソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）は，ビット・セルの第１の行に結合されたワード・ライン（８２１）に対して実質的に平行であり，前記複数のソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）のそれぞれは，ビット・セルの複数の行に結合され，また，各ソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）は，ビット・セルの前記第１の行に結合されたビット・ラインに対して実質的に垂直である，スピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）であって，
　書込み動作時に，選択されたビット・セル（８０１，８１１）のビット・ライン上にロー電圧（８０２，８１２）を確立するための手段，前記選択されたビット・セル（８０１，８１１）は，ビット・セルの前記第１の行の前記ワード・ライン（８２１）および前記ソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）に結合される，
　複数のセレクト・ライン（８３１）に接続されたソース・ライン・セレクタ（８３０），前記セレクト・ラインのそれぞれは前記複数のソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）の１つに結合され，前記ソース・ライン・セレクタ（８３０）はセレクト・ライン（８３１）を活性化するように適合され，そして活性化されたセレクト・ライン（８３１）はソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）を活性化する，　を具備するスピン注入トルク磁気抵抗ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）。」
　　イ　相違点１ 
　本願発明は，「前記選択されたビット・セル（８０１，８１１）にデータを書き込むための書き込みサイクルの間に，選択されないビット・セルのビット・ライン上にハイ電圧を確立するための手段，前記選択されないビット・セルはビット・セルの前記第１の行の前記ワード・ラインおよび前記ソース・ラインに結合される」ものであるのに対し，引用発明は，同一のワード線およびソース線に接続された選択されない磁気記憶セルのビット線にどのような電圧を確立するか定かではない点。
　　ウ　相違点２ 
　本願発明は，「前記複数のソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）のそれぞれに接続されたソース・ライン・ドライバ（８０３，８１３），書込み動作時に，前記ソース・ライン・ドライバ（８０３，８１３）は前記活性化されたソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）上にハイ電圧を確立するように適合される」ものであるのに対し，引用発明は，書込み動作時に，「前記ソース・ライン・ドライバ（８０３，８１３）は前記活性化されたソース・ライン（ＳＬ０１，ＳＬ０２，ＳＬ１１，ＳＬ１２）上にハイ電圧を確立する」ものではあるが，そのハイ電圧を確立するための「ドライバ」を備えているか定かではない点。
６　当審の判断 
（１）　相違点１について
　引用発明では，ソース線がワード線に平行に配置されているため，書込み動作時であるプログラム時に，ワード線とソース線に高い電圧が設定されると，同じワード線に接続され書込み対象ではない磁気記憶セルにおいて，当該磁気記憶セルに接続されたビット線の電圧が低い電圧の場合には，書込み対象の磁気記憶セルと同じ状況となり，書込みされてしまう構成であることは明らかである。
　そして，不揮発性メモリの分野では，隣接する選択されていないメモリセルへの予期しない書き込みを防止することが一般に考慮されているところ，引用発明と同様に，ソース線がワード線に平行に配置された構成であるため，情報の記録を行わないメモリセルにも情報を記録され得る抵抗変化型メモリにおいて，ビット線の電位をソース線の電位と同じにすることで，同一のワード線に接続された情報の記録を行わないメモリセルに対して情報の記録が行われないようにすることは，引用文献３に記載されている。
　そうすると，引用文献３に接した当業者であれば，予期しない書き込みが生じてしまう引用発明に対して，選択されていないメモリセルに接続されたビット線にソース線と同じ高い電圧を印加することで書き込みが行われないようにすること，すなわち，相違点１に係る構成を設けることは，容易に想到し得たものである。
（２）　相違点２について
　磁気メモリのビット線やソース線等の配線のように，高速な電位の設定が求められている配線に対しては，ドライバを用いて電圧を設定することが有効な構成であることは，引用文献を示すまでもなく周知技術である。
　そうすると，引用文献１にはドライバによりソース線の電圧を設定することは記載されていないものの，引用発明において，ソース線にドライバを接続し，書込み動作時であるプログラム時に該ドライバからソース線へ高い電圧を印加する構成とすることで，相違点２に係る構成とすることは，当業者が普通に行うことである。 
（３）　本願発明の作用効果について　　　
　本願発明の作用効果も，引用発明，引用文献３に記載された事項及び周知技術から当業者が予測できる範囲のものである。　　　　
　　　
７　むすび 
　以上のとおり，本願発明は，引用発明，引用文献３に記載された事項及び周知技術に基いて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 
　したがって，本願は，他の請求項について検討するまでもなく，拒絶されるべきものである。 
　よって，結論のとおり審決する。