(57)【要約】本発明は、ＮＶＭアレイ（１００）において不揮発性メモリ（「ＮＶＭ」）セルをプログラムするためのマルチフェーズの方法、回路、及びシステムである。本発明は、第１プログラムフェーズ（２０００）の間に、セルの第１セットの１つ又はそれ以上のＮＶＭセルが第１中間電圧に到達し又は超過した時点を判断し、更に、チャージポンプ回路（１３０）に、第１セット内の１つ又はそれ以上のセル（１００）の端子に、相対的により多くの蓄積電荷を有するセルにおけるよりも少ない蓄積電荷を有するセル内で相対的により大きなスレショルド電圧変化を誘起する第２フェーズプログラム（３０００）パルスを印加させるコントローラ（１１０）を含むことができる。
2007510252.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ（「ＮＶＭ」）セルのアレイをプログラムするマルチフェーズの方法であって、前記方法は、
ＮＶＭセルの第１セットに第１フェーズプログラムパルスを印加する段階と、
前記セルの第１セットの１つ又はそれ以上のＮＶＭセルが第１中間スレショルド電圧レベルに到達し又は超過すると、前記セルの第１セット内の１つ又はそれ以上のセルの端子に、相対的により多くの蓄積電荷を有するセルにおけるよりも少ない蓄積電荷を有するセル内で相対的により大きなスレショルド電圧変化を誘起するよう適合された第２フェーズプログラムパルスを印加する段階と、
を含む方法。
【請求項２】
前記第１フェーズプログラムパルスを前記セルの第１セットの１つ又はそれ以上のＮＶＭセルに印加する段階は、前記ＮＶＭセルの第１セットの１つ又はそれ以上のＮＶＭセルの端子に、前記１つ又はそれ以上のＮＶＭセルのゲートに印加された実質的に固定電圧のパルスと連携して段階的に増加するプログラムパルスを印加する段階を含み、前記第２フェーズプログラムパルスを印加する段階は、段階的に増加する電圧のゲートパルスと連携して前記１つ又はそれ以上のセルの端子に実質的に固定電圧のプログラムパルスを印加する段階を含む請求項１に記載の方法。
【請求項３】
前記段階的に増加する電圧のゲートパルスと連携して前記第１セットの１つ又はそれ以上のセルの端子に実質的に固定電圧の前記第２フェーズプログラムパルスを印加する段階は、前記第１セットのセルの１つ又はそれ以上が第１ターゲットスレショルド電圧レベルに到達するまで繰り返されることを特徴とする請求項２に記載の方法。
【請求項４】
実質的に固定電圧の前記第２フェーズプログラムパルスは、前記第１セットの１つ又はそれ以上のセルのスレショルド電圧を上昇させることに最初に成功した前記プログラムパルスの電圧に対応する電圧であるか、又は前記第１中間スレショルド電圧を超える電圧であることを特徴とする請求項３に記載の方法。
【請求項５】
前記第２フェーズゲートパルスの初期値は、前記第１セットの１つ又はそれ以上のセルのスレショルド電圧を上昇させることに最初に成功した前記プログラムパルスのゲート電圧に対応する電圧であるか、又は前記第１中間スレショルド電圧を超える電圧であることを特徴とする請求項３に記載の方法。
【請求項６】
前記ＮＶＭセルは、マルチレベルセルであることを特徴とする請求項４に記載の方法。
【請求項７】
更に、前記第２セットのＮＶＭセルの各々のゲートに印加された実質的に固定電圧のパルスと連携して第２ターゲットスレショルド電圧にプログラムされるＮＶＭセルの第２セットの１つ又はそれ以上のＮＶＭセルの端子に段階的に増加する電圧の第１フェーズプログラムパルスを印加する段階を更に含み、
前記第２セット内の前記１つ又はそれ以上のＮＶＭセルの端子に印加された前記第１プログラムパルスは、前記第１セット内のセルのスレショルド電圧を上昇させることに最初に成功した前記プログラムパルスの電圧に対応する電圧を有するか、又は前記第１中間スレショルド電圧を超える電圧を有することを特徴とする請求項６に記載の方法。
【請求項８】
前記第２セットの１つ又はそれ以上のＮＶＭセルが第２中間スレショルド電圧に到達又は超過すると、前記第２セットの１つ又はそれ以上のセルの端子に、段階的に増加する電圧のゲートパルスと連携して実質的に固定電圧の第２フェーズプログラムパルスを印加する段階を更に含む請求項７に記載の方法。
【請求項９】
前記第２セットの１つ又はそれ以上のセルの端子に段階的に増加する電圧のゲートパルスと連携して実質的に固定電圧の第２フェーズプログラムパルスを印加する段階は、前記第２セットのセルが前記第２ターゲットスレショルド電圧に到達するまで繰り返されることを特徴とする請求項８に記載の方法。
【請求項１０】
前記第１フェーズプログラムの段階は、前記ＮＶＭセルの第１セットの１つ又はそれ以上のＮＶＭセルの端子に、前記１つ又はそれ以上のＮＶＭセルのゲートに印加された実質的に固定電圧のパルスと連携して、段階的に増加するプログラムパルスを印加する段階を含み、
前記第２フェーズプログラムパルスを前記第１セット内の１つ又はそれ以上のセルに印加する段階は、前記１つ又はそれ以上のセルの端子に、相対的に減少し且つ実質的に固定電圧のゲートパルスと連携して段階的に増加する電圧のプログラムパルスを印加する段階を含むことを特徴とする請求項１に記載の方法。
【請求項１１】
前記第１セットの１つ又はそれ以上のセルの端子に段階的に増加する電圧のプログラムパルスを印加する段階は、前記第１セットの１つ又はそれ以上のセルの全てが第１ターゲットスレショルド電圧に到達するまで繰り返されることを特徴とする請求項１０に記載の方法。
【請求項１２】
ＮＶＭセルはマルチレベルセルであることを特徴とする請求項１１に記載の方法。
【請求項１３】
第２ターゲットスレショルド電圧にプログラムされるＮＶＭセルの第２セットの１つ又はそれ以上のＮＶＭセルの端子に、前記第２セットの１つ又はそれ以上のセルのゲートに印加された実質的に固定電圧のパルスと連携して段階的に増加する電圧の第１フェーズプログラムパルスを印加する段階を更に含み、前記第２セット内の１つ又はそれ以上のＮＶＭセルの端子に印加された前記第１フェーズプログラムパルスは、前記第１セット内の１つ又はそれ以上のセルのスレショルド電圧を上昇させることに最初に成功した前記プログラムパルスの電圧に対応する電圧を有するか、又は第１中間スレショルド電圧を超える電圧を有することを特徴とする請求項１２に記載の方法。
【請求項１４】
前記ＮＶＭセルは、窒化物読み取り専用メモリ（「ＮＲＯＭ」）、マルチレベルセル（「ＭＬＣ」）、デュアルチャージトラップ領域ＮＲＯＭ、及びデュアルチャージトラップ領域ＭＬＣ  ＮＲＯＭからなるグループから選択されることを特徴とする請求項１に記載の方法。
【請求項１５】
不揮発性メモリ（「ＮＶＭ」）セルのアレイをプログラムするマルチフェーズの方法であって、前記方法は、
ＮＶＭセルの第１セットに第１フェーズプログラムパルスを印加する段階と、
前記セルの第１セットの１つ又はそれ以上のＮＶＭセルが、第１中間スレショルド電圧レベルに到達し又は超過すると、ほぼ同じ数の第２フェーズプログラムパルスを受け取った後に前記セルの第１セット内の前記セルのほぼ全てがターゲットスレショルド電圧にほぼ到達するような特徴を有する第２フェーズプログラムパルスを前記セルの第１セットに印加する段階と、
を含む方法。
【請求項１６】
第１フェーズプログラムパルスを前記セルの第１セットの１つ又はそれ以上のＮＶＭセルに印加する段階は、前記ＮＶＭセルの第１セットの１つ又はそれ以上のＮＶＭセルの端子に、前記１つ又はそれ以上のＮＶＭセルのゲートに印加された実質的に固定電圧のパルスと連携して段階的に増加するプログラムパルスを印加する段階を含み、
前記第２フェーズプログラムパルスを印加する段階は、段階的に増加する電圧のゲートパルスと連携して実質的に固定電圧のプログラムパルスを１つ又はそれ以上のセルの端子に印加する段階を含む請求項１５に記載の方法。
【請求項１７】
前記第１セットの１つ又はそれ以上のセルの端子に段階的に増加する電圧のゲートパルスと連携して実質的に固定電圧の第２フェーズプログラムパルスを印加する段階は、前記第１セットの１つ又はそれ以上のセルが第１ターゲットスレショルド電圧レベルに到達するまで繰り返されることを特徴とする請求項１６に記載の方法。
【請求項１８】
実質的に固定電圧の前記第２フェーズプログラムパルスは、前記第１セットの１つ又はそれ以上のセルのスレショルド電圧を上昇させることに最初に成功した前記プログラムパルスの電圧に対応する電圧であるか、又は前記第１中間スレショルド電圧を超える電圧であることを特徴とする請求項１７に記載の方法。
【請求項１９】
前記第２フェーズゲートパルスの初期値は、前記第１セットの１つ又はそれ以上のセルのスレショルド電圧を上昇させることに最初に成功した前記プログラムパルスのゲート電圧に対応する電圧であるか、又は前記第１中間スレショルド電圧を超える電圧であることを特徴とする請求項１７に記載の方法。
【請求項２０】
前記ＮＶＭセルはマルチレベルセルであることを特徴とする請求項１８に記載の方法。
【請求項２１】
第２ターゲットスレショルド電圧にプログラムされる前記ＮＶＭセルの第２セットの１つ又はそれ以上のＮＶＭセルの端子に、前記第２セットのＮＶＭセルの各々のゲートに印加された実質的に固定電圧のパルスと連携して段階的に増加する電圧の第１フェーズプログラムパルスを印加する段階を更に含み、前記第２セット内の前記１つ又はそれ以上のＮＶＭセルの端子に印加された前記第１プログラムパルスは、前記第１セット内のセルのスレショルド電圧を上昇させることに最初に成功した前記プログラムパルスの電圧に対応する電圧を有するか、又は前記第１中間スレショルド電圧を超える電圧を有することを特徴とする請求項２０に記載の方法。
【請求項２２】
前記第２セットの１つ又はそれ以上のＮＶＭセルが第２中間スレショルド電圧を到達し又は超過すると、前記第２セットの１つ又はそれ以上のセルの端子に、段階的に増加する電圧のゲートパルスと連携して実質的に固定電圧の第２フェーズプログラムパルスを印加する段階を更に含む請求項２１に記載の方法。
【請求項２３】
前記第２セットの１つ又はそれ以上のセルの端子に、段階的に増加する電圧のゲートパルスと連携して実質的に固定電圧の第２フェーズプログラムパルスを印加する段階は、前記第２セットのセルが前記第２ターゲットスレショルド電圧レベルに到達するまで繰り返されることを特徴とする請求項２２に記載の方法。
【請求項２４】
前記第１フェーズプログラムの段階は、前記ＮＶＭセルの第１セットの１つ又はそれ以上のＮＶＭセルの端子に、前記１つ又はそれ以上のＮＶＭセルのゲートに印加された実質的に固定電圧のパルスと連携して段階的に増加するプログラムパルスを印加する段階を含み、
前記第２フェーズプログラムパルスを前記第１セット内の１つ又はそれ以上のセルに印加する段階は、前記１つ又はそれ以上のセルの端子に、相対的に減少し且つ実質的に固定電圧のゲートパルスと連携して段階的に増加する電圧のプログラムパルスを印加する段階を含むことを特徴とする請求項１５に記載の方法。
【請求項２５】
前記第１セットの１つ又はそれ以上のセルの端子に段階的に増加する電圧のプログラムパルスを印加する段階は、前記第１セットの１つ又はそれ以上のセルの全てが第１ターゲットスレショルド電圧に到達するまで繰り返されることを特徴とする請求項２４に記載の方法。
【請求項２６】
ＮＶＭセルはマルチレベルセルであることを特徴とする請求項２５に記載の方法。
【請求項２７】
第２ターゲットスレショルド電圧にプログラムされるＮＶＭセルの第２セットの１つ又はそれ以上のＮＶＭセルの端子に、前記第２セットの１つ又はそれ以上のセルのゲートに印加された実質的に固定電圧のパルスと連携して段階的に増加する電圧の第１フェーズプログラムパルスを印加する段階を更に含み、前記第２セット内の１つ又はそれ以上のＮＶＭセルの端子に印加された前記第１フェーズプログラムパルスは、前記第１セット内の１つ又はそれ以上のセルのスレショルド電圧を上昇させることに最初に成功した前記プログラムパルスの電圧に対応する電圧を有するか、又は第１中間スレショルド電圧を超える電圧を有することを特徴とする請求項２６に記載の方法。
【請求項２８】
前記ＮＶＭセルは、窒化物読み取り専用メモリ（「ＮＲＯＭ」）、マルチレベルセル（「ＭＬＣ」）、デュアルチャージトラップ領域ＮＲＯＭ、及びデュアルチャージトラップ領域ＭＬＣ  ＮＲＯＭからなるグループから選択されることを特徴とする請求項１５に記載の方法。
【請求項２９】
不揮発性メモリ（「ＮＶＭ」）セルのアレイをプログラムするシステムであって、前記システムは、
チャージ回路に、第１フェーズプログラムパルスを生成させて、該第１フェーズプログラムパルスを受け取るセルの第１セットの１つ又はそれ以上のＮＶＭセルが第１中間電圧に到達し又は超過する時点を判断し、
次いで、前記チャージポンプ回路に、前記第１セット内の１つ又はそれ以上のセルの端子に、相対的により多くの蓄積電荷を有するセルにおけるよりも少ない蓄積電荷を有するセル内で相対的により大きなスレショルド電圧変化を誘起するように適合された第２フェーズプログラムパルスを印加させる、
ように適合されたコントローラを備えることを特徴とするシステム。
【請求項３０】
前記コントローラは、前記チャージポンプ回路に、前記ＮＶＭセルの第１セットの１つ又はそれ以上のＮＶＭセルの端子に前記１つ又はそれ以上のＮＶＭセルのゲートに印加された実質的に固定電圧のパルスと連携して段階的に増加する電圧レベルを有する第１フェーズプログラムパルスを最初に印加させるように適合されており、更に、１つ又はそれ以上のセルの前記スレショルド電圧が中間スレショルド電圧レベルに到達し又は超過すると、前記コントローラは、前記チャージポンプ回路に１つ又はそれ以上のセルの端子に段階的に増加する電圧のゲートパルスと連携して実質的に固定電圧の第２フェーズプログラムパルスを印加させるように適合されていることを特徴とする請求項２９に記載のシステム。
【請求項３１】
前記コントローラは、前記チャージポンプ回路に、ＮＶＭセルの前記第１セットの１つ又はそれ以上のＮＶＭセルの端子に、１つ又はそれ以上の前記ＮＶＭセルのゲートに印加された実質的に固定電圧のパルスと連携して段階的に増加する電圧の第１フェーズプログラムパルスを最初に印加させるように適合されており、更に、１つ又はそれ以上のセルの前記スレショルド電圧が中間スレショルド電圧レベルに到達し又は超過すると、前記コントローラは、前記チャージポンプ回路に１つ又はそれ以上のセルの端子にほぼ固定され且つ減少する電圧のゲートパルスと連携して段階的に増加する電圧の第２フェーズプログラムパルスを印加させるように適合されていることを特徴とする請求項３０に記載のシステム。
【請求項３２】
不揮発性メモリ（「ＮＶＭ」）セルのアレイをプログラムするマルチフェーズの方法であって、前記方法は、
ＮＶＭセルの第１セットに第１フェーズプログラムパルスを印加する段階と、
前記セルの第１セットの１つ又はそれ以上のＮＶＭセルが第１中間スレショルド電圧レベルに到達し又は超過すると、前記セルの第１セット内の１つ又はそれ以上のセルの端子に、前記第１セット内の全てのセルに確定的に低いプログラムレートを誘起するよう適合された第２フェーズプログラムパルスを印加する段階と、
を含む方法。
【請求項３３】
不揮発性メモリ（「ＮＶＭ」）セルのアレイをプログラムするシステムであって、前記システムは、
チャージ回路に、第１フェーズプログラムパルスを生成させて、該第１フェーズプログラムパルスを受け取るセルの第１セットの１つ又はそれ以上のＮＶＭセルが第１中間電圧に到達し又は超過する時点を判断し、
次いで、前記チャージポンプ回路に、前記第１セット内の１つ又はそれ以上のセルの端子に、確定的に減少したプログラムレートを誘起するよう適合された第２フェーズプログラムパルスを印加させる、
ように適合されたコントローラを備えることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に不揮発性メモリ（「ＮＶＭ」）セルの分野に関する。より具体的には、本発明は、マルチフェーズプログラムシーケンス又はアルゴリズムを使用して、１つ又はそれ以上のＮＶＭセルをプログラムするシステム、回路及び方法に関する。
【背景技術】
【０００２】
不揮発性メモリ（「ＮＶＭ」）セルは、限定ではないが、図２Ａで示すようなポリシリコン浮遊ゲート、及び図２Ｂに示すような窒化物読み取り専用メモリ（「ＮＲＯＭ」）を含む、多種多様な構造で製造されている。良く知られているように、ＮＶＭセルの状態は、スレショルド電圧、すなわちセルが電流を有意に導通し始めるゲートとソース間の電圧によって定義し、決定することができる。
【０００３】
異なるスレショルド電圧値は、異なる論理状態と関連付けられ、ＮＶＭセルのスレショルド電圧レベルは、セルの電荷蓄積領域内に蓄積された電荷量（例えば電子）に相関付けることができる。図１Ａは、バイナリ不揮発性メモリセルの可能なスレショルド電圧分布を描いた電圧分布図を示し、ここで縦線はセルの可能な状態の各々に関連付けられた境界電圧値を示す。ＥＶレベルより低いＶｔを有するセルは、消去検証されたとみなすことができる。ＰＶより高いＶｔを有するセルは、プログラム検証されたと考えられる。これら２つの限界値は、セル上で実施することができるプログラムシーケンス及び消去シーケンスの完了を定義する。プログラムパルスのプログラムシーケンスを用いて、セルのＶｔをＰＶよりも高く駆動することができ、他方、消去シーケンスは、セルのＶｔをＥＶよりも低く駆動することができる。また図１Ａでは、読み取り検証（ＲＶ）レベルを示す縦線、及びプログラム検証スレショルドの前に領域の開始を示す中間プログラム検証電圧ＰＶＩが見られる。
【０００４】
図１Ｂは、マルチレベル不揮発性メモリセル（「ＭＬＣ」）の電荷蓄積領域での可能なスレショルド電圧分布を描いた電圧分布図を示し、ここで縦線の１つのセットは、セルの各々の可能なプログラム検証スレショルド電圧に関連する境界値を示し（ＰＶ００、ＰＶ０１、その他）、縦線の別のセットは、セルの可能なプログラム状態の各々の読み取り検証レベルと関連する境界値を示し（ＲＶ００、ＲＶ０１など）、更に別の縦線のセットは、状態の各々に関連する中間プログラム検証電圧の境界線を示す（ＰＶＩ００、ＰＶＩ０１、等）。
【０００５】
ＮＶＭセルの電荷蓄積領域内に蓄積される電荷量は、１つ又はそれ以上のプログラムパルスをセルに印加することにより増大させることができる。他方、セルの電荷量は、消去パルスをＮＶＭセルに印加することにより減少させることができ、これによりセルの電荷蓄積領域内の電荷を強制的に減少させることができ、その結果、ＮＶＭのスレショルド電圧を減少させることができる。
【０００６】
ＮＶＭセルの動作（例えば、プログラム、読み取り、及び消去）に使用される簡単な方法は、基準レベル（すなわちＰＶ、ＥＶ）を発生させるために基準セルなどの１つ又はそれ以上の基準構造体を使用する。１つ又はそれ以上の基準構造体の各々は、動作しているメモリセルと比較して、該動作しているメモリセルの条件又は状態を判断することができる。一般的には、ＮＶＭセルが、例えば消去され、プログラムされ、又はマルチレベルセル（「ＭＬＣ」）内での複数の可能なプログラム状態の１つにプログラムされたといった、特定の状態にあるかどうかを判断するために、セルのスレショルドレベルが基準構造体のレベルと比較され、該基準構造体のスレショルドレベルは試験される特定の状態に関係する電圧レベルに事前設定されており既知である。ＮＶＭセルのスレショルド電圧と基準セルのスレショルド電圧の比較は、センス増幅器を用いて行われる場合が多い。１つ又はそれ以上の基準セルの電圧に対して、ＮＶＭスレショルド電圧を比較してＮＶＭセルの状態を判断するための様々な技術は公知である。
【０００７】
ＮＶＭセルを所望の状態にプログラムする場合、所与の状態に対し「プログラム検証」レベルとして定義された電圧レベルに設定されるスレショルド電圧を有する基準セルは、プログラムされているセルのスレショルド電圧と比較して、プログラムされているセルの電荷蓄積領域又は区域が所望の状態に「プログラム」されたとみなされるよう十分に帯電されたかどうかを判断することができる。プログラムパルスがセルに印加された後、当該スレショルド電圧が、目的とするプログラム状態に関係する「プログラム検証」レベル（すなわち関連する基準セルのスレショルド電圧）以上にあるほどセルが十分には帯電されていないと判断された場合には、通常、セルは別のプログラムパルスが加えられてより多くの電荷を電荷蓄積区域に注入しようとされる。セルのスレショルド値がプログラムされている「プログラム検証」レベルに到達又は超過すると、これ以上のプログラムパルスをセルに加える必要はない。
【０００８】
ＮＶＭアレイ内のセルのグループは、同時にプログラムすることができる。ＮＶＭセルのグループは、同じ論理状態にプログラムされているセルからなるものとすることができ、或いはＭＬＣアレイのセルに関する場合など、幾つかの可能な状態にプログラムされているセルからなるものであってもよい。プログラムされる同じ感受性を全てのセルが有するわけではないので、セルは同じ速度でプログラムすることができない。一部のセルは、共にプログラムされる同じセットの他のセルよりも前に、目的とするプログラム状態に達することがある。
【０００９】
ＮＶＭの性能を向上させる必要性は、強力なプログラムパルスを用いたより積極的なプログラムアルゴリズムを要求する。強力なパルスは、ＮＶＭセルのＶｔを有意に変化させ、従って、プログラムアルゴリズムに対する様々なセルの応答の変動を増大させる可能性がある。これは、より積極的なアルゴリズムを使用することで大きくなり得るプログラム末尾に反映される。大きなプログラム末尾は、ＮＶＭセルの耐久時間及び保持時間を減少させるので望ましくない。
【００１０】
ＭＬＣアレイでは、状況はより微細である。ＭＬＣセルで所与の論理状態（例えば２つの読み取りレベル間）を定義する電圧スレショルド境界は、通常、バイナリＮＶＭセルの境界よりかなり小さい。ここで参照する図１Ｂは、各領域がＭＬＣのプログラム状態の１つに関連付けられているＭＬＣの４つの領域を示す。ＭＬＣでは、可能性のあるスレショルド電圧の固定範囲（例えば３ボルト〜９ボルト）を幾つかのサブ範囲又は領域に分割する必要があるため、ＭＬＣでの各サブ範囲又は領域のサイズは通常、比較する図１Ａ〜１Ｂで示すようなバイナリＮＶＭセルの領域よりも小さい。ＭＬＣアレイのプログラムアルゴリズムは、プログラム末尾がその上の読み取り検証基準レベルを超過しないことを考慮に入れることができる。
【００１１】
プログラムアルゴリズムのステップをより小さなステップに縮小する簡単な解決法は、ＰＧＭ末尾の電圧分布を同様に低減することを保証しない。これは、多くのパラメータ（例えば物理的寸法、電流経路の抵抗、同時にプログラムパルスが必要なセルの数、その他）について、アレイの不均一性が実際に制限されることに起因する。セルはグループでプログラムされるので、各セルが受ける印加電圧は、電源によって供給されるパルス電圧とはある程度異なる可能性がある。
【００１２】
半導体分野では、ＰＧＭ速度をより良好に制御し、従ってプログラム末尾の変動をより良好に制御する、ＮＶＭアレイ内のＮＶＭセルをプログラムするための改良されたシステム、回路、及び方法に対する必要性が存在する。
【００１３】
ＭＬＣセルをプログラムするアルゴリズムは公知である。２００３年１月３０日に出願され、本発明と同じ譲受人に譲渡された米国特許出願第１０／３５４，０５０号は、ＭＬＣメモリアレイについての幾つかのプログラムアルゴリズムを教示している。米国特許出願第１０／３５４，０５０号は、引用により全体が本出願に組み込まれる。
【００１４】
【特許文献１】米国特許出願第１０／３５４，０５０号公報
【発明の開示】
【００１５】
本発明は、ＮＶＭアレイにおいて不揮発性メモリ（「ＮＶＭ」）セルをプログラムするための方法、回路、及びシステムである。本発明の幾つかの実施形態によれば、メモリアレイの１つ又はそれ以上のＮＶＭセルは、第１プログラムフェーズ及び第２プログラムフェーズを提供するように適合されたコントローラ又はプログラム回路を使用してプログラムすることができ、ここで、第２プログラムフェーズに関連付けられたプログラムパルスは、より低いプログラムレートを誘起し、従ってより低いプログラム変動を誘起することができる。
【００１６】
本発明の幾つかの実施形態によれば、メモリアレイの１つ又はそれ以上のＮＶＭセルは、第１プログラムフェーズ及び第２プログラムフェーズを提供するように適合されたコントローラ又はプログラム回路を使用してプログラムすることができ、ここで、第２プログラムフェーズに関連付けられたプログラムパルスは、相対的により多くの蓄積電荷を有するセルにおけるよりも少ない蓄積電荷を有するセル内で相対的により大きなスレショルド電圧変化を誘起することができる。本発明の幾つかの実施形態によれば、第２プログラムフェーズは、第１フェーズプログラム後に相対的により低いスレショルド電圧を有するセル内で、相対的に大きなスレショルド電圧変化を誘起することができる。
【００１７】
本発明の幾つかの実施形態によれば、第１ターゲットスレショルド電圧レベルにプログラムされるＮＶＭセルの第１セットは、第１セット内の１つ又はそれ以上のセルが第１中間スレショルド電圧レベルに到達し又は超過するまで、第１フェーズプログラムパルスを受け取ることができ、その後、第１セット内のセルは、第１セット内の１つ又はそれ以上のセル又はほぼ全てのセルが第１ターゲットスレショルド電圧に到達するまで第２フェーズプログラムパルスを受け取ることができる。
【００１８】
本発明の幾つかの実施形態によれば、第２ターゲットスレショルド電圧レベルにプログラムされるＮＶＭセルの第２セットは、第１フェーズプログラムパルスでプログラムすることができ、該第１フェーズプログラムパルスの初期電圧レベルは、セルの第１セットの第２フェーズプログラムに関連付けられた初期電圧レベルに対応することができる。第２セットは、該第２セット内の１つ又はそれ以上のセルが第２中間スレショルド電圧レベルに到達し又は超過するまで第１フェーズプログラムパルスを受け取ることができ、その後、第２セット内のセルは、第２セット内の１つ又はそれ以上のセル又はほぼ全てのセルが第２ターゲットスレショルド電圧に到達するまで、第２フェーズプログラムパルスを受け取ることができる。
【００１９】
本発明の幾つかの実施形態によれば、ＮＶＭセルの第３セットは、第１セット及び第２セットについて上記で説明されたものと同様且つ対応する様態で第３ターゲットスレショルド電圧にプログラムすることができる。このプロセスは、セルの任意の多数のセットに拡張することができ、任意の多数のターゲットスレショルド電圧に関連付けることができる。
【００２０】
本発明の幾つかの実施形態によれば、第１フェーズプログラムの段階は、ＮＶＭセルのセットの１つ又はそれ以上のＮＶＭセルの端子に、１つ又はそれ以上のＮＶＭセルのゲートに対する実質的に固定電圧のパルスと連携して、段階的に増加するプログラムパルスを印加する段階によって特徴付けることができる。本発明の幾つかの実施形態によれば、第２フェーズプログラムの段階は、セットの１つ又はそれ以上のセルの端子に、段階的に増加する電圧のゲートパルスと連携して実質的に固定電圧のプログラムパルスを印加する段階によって特徴付けることができる。本発明の別の実施形態によれば、第２フェーズプログラムの段階は、１つ又はそれ以上のセルの端子に、相対的に減少し且つ実質的に固定電圧のゲートパルスと連携して、段階的に増加する電圧のプログラムパルスを印加する段階によって特徴付けることができる。本発明の幾つかの実施形態によれば、初期の第２フェーズゲート電圧レベル及びドレイン電圧レベルは、第１フェーズ中のセルの検証プロセスから推論することができる。
【発明を実施するための最良の形態】
【００２１】
本発明に関する主題は、添付の請求項において具体的に示され、明確に請求される。しかしながら、本発明は、動作の構成及び方法の両方、並びに目的、特徴、及び利点に関して添付図面と共に読めば以下の非限定的な詳細な説明を参照することによって最もよく理解することができる。
【００２２】
各図に示される要素は、これらの非限定的な例証を簡単且つ明瞭にするために、必ずしも縮尺通りに描かれていない点は理解されるであろう。例えば、要素の一部の寸法は、明瞭にするために他の要素に対して誇張されている場合がある。更に、適切と見なされる場合には、対応する要素又は類似の要素を示すために同じ参照符号を各図で重複している場合がある。
【００２３】
以下の詳細な説明では、本発明を完全に理解できるように多数の特定の詳細が記載される。しかしながら、当業者であれば、本発明がこれらの特定の詳細なしで実施できることを理解するであろう。他の場合では、公知の方法及び手順は、本発明を曖昧にしないために詳細には説明されていない。
【００２４】
本発明は、ＮＶＭアレイにおいて不揮発性メモリ（「ＮＶＭ」）セルをプログラムするための方法、回路、及びシステムである。本発明の幾つかの実施形態によれば、メモリアレイの１つ又はそれ以上のＮＶＭセルは、第１プログラムフェーズ及び第２プログラムフェーズを提供するように適合されたコントローラ又はプログラム回路を使用してプログラムすることができ、ここで、第２プログラムフェーズに関連付けられたプログラムパルスは、相対的により多くの蓄積電荷を有するセルよりも少ない蓄積電荷を有するセルにおいて、相対的により高いスレショルド電圧の変化を誘起することができる。
【００２５】
本発明の幾つかの実施形態によれば、第１ターゲットスレショルド電圧レベルにプログラムされるＮＶＭセルの第１セットは、第１セット内のセルの１つ又はそれ以上が第１中間スレショルド電圧レベルに到達し又は超過するまで、第１フェーズプログラムパルスを受け取ることができ、その後、第１セット内のセルは、第１セット内のセルの１つ又はそれ以上、或いは実質的に全てが第１ターゲットスレショルド電圧に到達するまで、第２フェーズプログラムパルスを受け取ることができる。
【００２６】
本発明の幾つかの実施形態によれば、第２ターゲットスレショルド電圧レベルにプログラムされるＮＶＭセルの第２セットは、第１フェーズプログラムパルスでプログラムすることができ、該第１フェーズプログラムパルスの初期電圧レベルはセルの第１セットの第２フェーズプログラムに関連付けられた初期電圧レベルに対応することができる。第２セットは、該第２セット内のセルの１つ又はそれ以上が第２中間スレショルド電圧レベルに到達し又は超過するまで、第１フェーズプログラムパルスを受け取ることができ、その後、第２セット内のセルは、第２セット内のセルの１つ又はそれ以上、或いは実質的に全てが第２ターゲットスレショルド電圧に到達するまで、第２フェーズプログラムパルスを受け取ることができる。
【００２７】
本発明の幾つかの実施形態によれば、ＮＶＭセルの第３セットは、第１セット及び第２セットについて上記で説明されたものと同様且つ対応する様態で第３ターゲットスレショルド電圧にプログラムすることができる。このプロセスは、セルの多数のセットのプログラムが完了するまで継続することができる。
【００２８】
本発明の幾つかの実施形態によれば、第１フェーズプログラム段階は、１つ又はそれ以上のＮＶＭセルのゲートに対する実質的に固定電圧のパルスと連携して、ＮＶＭセルのセットの１つ又はそれ以上のＮＶＭセルの端子に段階的に増加するプログラムパルスを印加する段階によって特徴付けることができる。本発明の幾つかの実施形態によれば、第２フェーズプログラム段階は、段階的に増加する電圧のゲートパルスと連携してセットの１つ又はそれ以上のセルの端子に実質的に固定電圧のプログラムパルスを印加する段階によって特徴付けることができる。本発明の別の実施形態によれば、第２フェーズプログラム段階は、相対的に減少し且つ実質的に固定電圧のゲートパルスと連携して、１つ又はそれ以上のセルの端子に段階的に増加する電圧のプログラムパルスを印加する段階によって特徴付けることができる。
【００２９】
ここで図３を参照すると、本発明の幾つかの実施形態によるメモリセルをプログラムするために必要なコントローラ１１０及び関連する回路に接続されたＮＶＭセルアレイのブロック図が示される。アレイ１００は、シングル蓄積領域ＮＶＭセル又はマルチ蓄積領域（例えばデュアルビット）ＮＶＭセルからなるものとすることができる。コントローラ１１０は、アレイ１００内のデュアルレベルＮＶＭセル又はマルチレベルＮＶＭセルとして各セルの各々の電荷蓄積領域を動作させるよう適合することができる。その上、アレイは上述の構成の各々においてマルチレベルセルのアレイとすることができる。
【００３０】
ＮＶＭアレイ１００に蓄積されるデータは、最初にバッファ１２０（例えばスタティックランダムアクセスメモリ−ＳＲＡＭ）で受け取ることができ、次にコントローラ１１０で読み取ることができ、該コントローラは、蓄積されるべきデータに対応する第１及び第２フェーズプログラムパルスを生成するようにチャージポンプ回路１３０に指示することで応答することができる。コントローラ１１０は、ＮＶＭアレイ１００内のＮＶＭセルのどのセットにデータを蓄積すべきか、データをどのフォーマット（例えばデュアルレベル／バイナリレベル、マルチレベル・フォーマット）でセルの選択されたセットに蓄積すべきかを判断することができる。コントローラ１１０は、チャージポンプ回路１３０が選択されたセルにアクセスすることを可能とするようにセル選択及びマスキング回路１４０に指示することができる。プログラム検証回路１５０は、コントローラ１１０によって使用されて、所与のスレショルド電圧、例えば、バイナリ又はＭＬＣセルの論理状態に関連付けられた最終ターゲットスレショルド電圧レベル、又は前述の論理状態に関連付けられた中間スレショルド電圧にセルが到達し又は超過した時点を判断することができる。
【００３１】
ここで図４Ａを参照すると、本発明の幾つかの実施形態による第１プログラムフェーズの間に、ＮＶＭセルの端子に印加されるプログラムパルス（例えばＶｄｓなど）の可能な配置を示す時間領域電圧のグラフが示される。図４Ｂは図４Ａのグラフと実質的に整合した時間領域電圧のグラフを示すと同時に、本発明の幾つかの実施形態による第１フェーズプログラムパルスに対応する第１フェーズゲートパルス（Ｖｇ）の可能な配置を示す。グラフから明らかなように、本発明の幾つかの実施形態による第１フェーズプログラムパルスは、実質的に固定されたゲート電圧（例えばＶｇ＝９．５Ｖ）のパルスと連携して、段階的に増加するプログラムパルス（例えばＶｄｓ）によって特徴付けることができる。明瞭にするため、端子Ｖｄｓ及びＶｇの検証条件は示されていないが、存在することは理解する必要がある。２セットのパルスの上昇及び降下の間の正確な時間相関についても同様である。
【００３２】
図４Ｃを参照すると、図４Ａ及び４Ｂのグラフと時間的にほぼ整合した時間領域グラフが示されており、図４Ａ及び４Ｂのパルスを受け取る第１ＮＶＭセルのスレショルド電圧の変化を示す。同様に図４Ｄは、図４Ａ及び４Ｂのグラフと時間的にほぼ整合した時間領域グラフを示し、図４Ａ及び４Ｂのパルスを受け取る第２ＮＶＭセルのスレショルド電圧の変化を示す。これらのグラフ及びより具体的にはグラフの相違は、同じプログラムパルスのセットに対して、２つのセルがどのように異なる応答を示すことができるかを表す。従って、本発明の幾つかの実施形態によれば、第１フェーズプログラムパルスは、図４Ａ及び４Ｂで示すようにセルの１つ又はそれ以上が中間スレショルドレベルに到達するまで、セル又はセルのグループに印加することができる。
【００３３】
セル又はセルのセットに対して「中間スレショルド電圧レベル」として定義される実スレショルド電圧は、セルが帯電されるプログラム状態に依存する。例えば、セル又はセルのセットが４．５ボルトのスレショルド電圧（プログラム検証電圧）によって定義される第１プログラム状態に帯電される場合、ターゲットスレショルド電圧は４．５ボルトとすることができるが、中間スレショルド電圧は、４．０〜４．５ボルトの間のいずれであってもよい。同様に、セル又はセルのセットが６ボルトのスレショルド電圧（プログラム検証電圧）によって定義される第２プログラム状態に帯電される場合、ターゲットスレショルド電圧は６ボルトとすることができるが、中間スレショルド電圧は５．５〜６ボルトの間のいずれかであってよい。
【００３４】
ＮＶＭセルのセットが、本発明の幾つかの実施形態による２フェーズプログラム法の一部としてターゲットスレショルド電圧にプログラムすることができる各ステップを表す基本フローチャート図を示す図５Ａから明らかなように、セットのセルの１つ又はそれ以上が、セルがプログラムされているターゲットスレショルド電圧レベルに対応する中間スレショルド電圧レベルに到達し又は超過すると、第１フェーズプログラムパルスの後に第２フェーズプログラムパルスが続くことができる。本発明の幾つかの実施形態による第２フェーズプログラムパルスは、相対的により多くの蓄積電荷を有する（つまり高いスレショルド電圧を有する）セルにおけるよりも、蓄積電荷の少ない（つまり低いスレショルド電圧を持つ）セルに相対的に大きなスレショルド電圧の変化を誘起することができる。
【００３５】
ここで図５Ｂを参照すると、図５Ａで示される方法の第１及び第２プログラムフェーズの一部として、プログラムパルスを受け取る第１ＮＶＭセルのスレショルド電圧の変化を示すグラフが示され、図５Ｃは、図５Ｂと時間／パルスで整合したグラフであり、図５Ａで表される方法の第１及び第２プログラムフェーズの一部としてプログラムパルスを受け取る第２ＮＶＭセルのスレショルド電圧の変化を示す。図５Ｂで示される第１セルは、第１フェーズプログラム段階の間に図５Ｃで示される第２セルよりも迅速に帯電（つまり、各プログラムパルスに応答してより多くの電荷を吸収する）できるが、本発明の幾つかの実施形態によれば、図５Ｃで示される第２セルは、第２フェーズプログラムの間に第１セルよりも迅速に帯電することができる。すなわち、第２セルは、第２フェーズの各プログラムパルスに応答して第１セルよりも多くの電荷を吸収することができる。本発明の幾つかの実施形態によれば、第２フェーズプログラムパルスは、第１フェーズプログラムパルスが誘起するものよりも弱い縦方向電界を誘起するよう適合することができ、従って、第２フェーズプログラムパルスは、内部に蓄積された電荷が少ないセルで相対的に大きな帯電を誘起することができ、この内部に蓄積された電荷は誘起された縦方向電界の一部を相殺するように動作することができる。
【００３６】
次に、図６Ａを参照すると、本発明の幾つかの実施形態の両フェーズによる、ＮＶＭセルに印加されるべきゲートパルス（Ｖｇ）及びプログラムパルス（Ｖｄｓ）を示す時間整合された２つの電圧のグラフが示される。第１プログラムフェーズの間に、ターゲットスレショルド電圧レベルにプログラムされるセルのセットの１つ又はそれ以上のセルは、１つ又はそれ以上のＮＶＭセルのゲートに印加された実質的に固定電圧のパルスと連携して、段階的に増加する電圧のプログラムパルス（Ｖｄｓ）を受け取ることができる。セット内の１つ又はそれ以上のセルが、セットのターゲットスレショルド電圧に対応する中間電圧に到達し又は超過すると、実質的に固定電圧の第２フェーズプログラムパルスは、段階的に増加する電圧のゲートパルスと連携して印加することができる。本発明の幾つかの実施形態によれば、第２フェーズの間のプログラムパルスの実質的に固定電圧は、第１フェーズの間に印加された最後のプログラムパルスと同じ電圧レベルであるか、又はその電圧レベルに対する関数によって相関することができる。
【００３７】
ここで図６Ｂを参照すると、本発明の別の実施形態によるＮＶＭセルに印加されるべきゲートパルス（Ｖｇ）及びプログラムパルス（Ｖｄｓ）を示す時間整合された２つの電圧のグラフが示される。図６Ｂの第１フェーズプログラムパルスは、図６Ａの第１フェーズプログラムパルスと実質的に同一である。しかしながら、図６Ｂが表す第２フェーズプログラムパルスは、プログラムパルス（Ｖｄｓ）が引き続き増分されるが、ゲートパルスの電圧レベルだけが低減される別の第２フェーズプログラムアプローチを示す。第２フェーズのＶｇは第１フェーズのＶｇに相関付けることができ、Ｖｄの増分は第１フェーズ及び第２フェーズの間で変更することができる。
【００３８】
本発明の幾つかの実施形態によれば、第１ターゲットスレショルド電圧に帯電／プログラムされるセルの第１セットは、第１セットのセルの１つ又はそれ以上が第１ターゲットスレショルド電圧レベルに対応する第１中間スレショルド電圧レベルに到達し又は超過するまで、第１フェーズプログラムパルスを受け取る。第１セットの１つ又はそれ以上のセルが第１中間スレショルド電圧レベルに到達して超過すると、第１セットのセルの一部又は全てが第２フェーズプログラムパルスを受け取る。本発明の別の実施形態によれば、第２ターゲットスレショルド電圧レベルにプログラムされるセルの第２セットは、第１フェーズプログラムパルスを受け取ることができるが、ここでは第２セットの第１フェーズプログラムパルスの電圧レベルは、第１フェーズプログラムの間に第１セットのセルに印加された最後のプログラムパルスの関数である。ここで図７を参照すると、時間整合された２セットの電圧のグラフが示されており、各セットは、本発明の幾つかの実施形態によるＮＶＭセルに印加されるゲートパルス（Ｖｇ）及びプログラムパルス（Ｖｄｓ）を示し、ここでグラフの第１セットは第１セットのセル内でＮＶＭセルに印加され、且つ第１ターゲットスレショルド電圧（つまり第１プログラム状態）にプログラムされるパルスを示し、図の第２セットは、第２セットのセル内でＮＶＭセルに印加され、且つ第２ターゲットスレショルド電圧（つまり第２プログラム状態）にプログラムされるパルスを示す。図７に示す本発明の実施形態によれば、第２セット内の第２セルは、第１セット内の第１セルが第１フェーズプログラムを完了した後に、第１フェーズプログラムを開始することができ、第２セットに印加された第１プログラムパルスは、第１プログラムフェーズの間に第１セルに印加された最後のプログラムパルスと実質的に同じ、又は小さい、或いは大きな電圧のものとすることができる。第２セットに属するセルは、第１セットの中間レベルに近いレベルであるが正確には同じではないレベルにプログラムすることができる。
【００３９】
ここで図８を参照すると、第１及び第２ＮＶＭセルのスレショルド電圧の可能な変化を表す時間整合された第１及び第２スレショルド電圧のグラフが示され、ここで第１ＮＶＭセルは、図７のグラフの第１セットで表されるパルスでプログラムされ、第２ＮＶＭセルは、図７のグラフの第２セットで表されるパルスでプログラムされる。当業者であれば明らかであるように、本発明に関連する図７及び８に関連する概念及び方法は、２セットのセルに限定されるものではない。本発明の幾つかの実施形態によれば、第３ターゲットスレショルド電圧にプログラムされる第３セットのセルが存在することができ、更に、第４、第５などのセルが存在することができ、ここで各フェーズの第１フェーズプログラムパルスは、少なくとも部分的に前のセルのセットに印加された第１フェーズの最後のプログラムパルスの関数である。
【００４０】
次に図９を参照すると、本発明の幾つかの実施形態による第１プログラムフェーズの各ステップを示すフローチャートが示される。図９の例示的な実施形態によれば、第１中間スレショルド電圧にプログラムされるセルの第１セットに印加される第１フェーズプログラムパルスの初期電圧レベルは、Ｖｇ＝９．５ボルト及びＶｄ＝４ボルトに設定することができる。第１セットからの１つ又はそれ以上のセルの各々が、図４Ａ及び４Ｂで示すようにＶｄ及びＶｇパルスからなるプログラムパルスを受け取った後、該セルのＶｔをチェックして、セルのいずれかが第１中間スレショルド電圧に到達し又は超過したかどうかを判断することができる。セルのどれもが中間Ｖｔに到達していない場合には、Ｖｄ値を例えば１００ｍＶだけ増分させることができ、別のプログラムパルスをセルに印加することができる。このサイクルは、セルの１つ又はそれ以上ルが第１中間Ｖｔに到達するまで継続することができる。
【００４１】
第１セットのセルの１つ又はそれ以上が第１中間Ｖｔに到達すると、セルの第１セットは第２フェーズプログラムパルスの受け取りを開始することができ、セルの第２セットは第１フェーズプログラムパルスの受け取りを開始することができ、ここで第２セットの第１フェーズプログラムパルスの初期Ｖｄは、第１フェーズプログラム段階の間に第１セットに印加された第１Ｖｄに関連する（例えばほぼ等しい）ことができる。本発明の幾つかの実施形態によれば、セルの第２セットは、第２セット内の１つ又はそれ以上のセルが第２中間Ｖｔに到達するまで、増分Ｖｄのプログラムパルスを継続して受け取ることができる。本発明の幾つかの実施形態によれば、複数の中間及びターゲットスレショルド電圧が存在することができ、ここで各ターゲットスレショルド電圧はＭＬＣアレイの異なる論理状態に関連付けられる。従って、第３セット、第４セットなどが存在することができ、ここでセルの各セットの第１フェーズプログラムパルスの電圧は、部分的にセルの前のセットのプログラムの結果の関数とすることができる。
【００４２】
図１０Ａは、本発明の幾つかの実施形態による第２プログラムフェーズの各ステップを示すフローチャートである。セルのセットの１つ又はそれ以上のセルが所与の中間スレショルド電圧レベル（例えば第１中間Ｖｔ）に到達した後に、該セットは第２フェーズプログラムパルスを受け取って、所与の中間レベルに関連付けられたターゲットスレショルド電圧レベルにセルをプログラムすることができるようになる。図１０Ａの例示的な第２フェーズプログラムアルゴリズムによれば、Ｖｇは、数ボルトずつ減少させることができ（例えばＶｇ＝Ｖｇ−２）、Ｖｄは継続して増分させるか、又は異なる増分ステップで増分させて、所望のターゲットスレショルド電圧に到達するまで、セットの１つ又はそれ以上のセルに印加することができる（図６Ｂ参照）。各セルがターゲットＶｔに到達すると、マスクされ、それ以上のプログラムパルスの受け取りを阻止することができる。全てのセルがマスクされると、所与のセットに対する第２フェーズプログラムが終了することができる。
【００４３】
ここで図１０Ｂを参照すると、本発明の別の実施形態による第２プログラムフェーズ段階の各ステップを示すフローチャートが示される。図１０Ｂで具現化され、図６Ａでグラフ表示されたアルゴリズムによれば、Ｖｄは、第１フェーズプログラムの間にセットに印加された最後のＶｄに固定することができ、又はＶｄは当該電圧に関し変更することができ、Ｖｇがかなり減少される。次にＶｇは、セット内のセルが関連するターゲットスレショルド電圧レベルに到達するまでパルス間で増分することができ（例えば、Ｖｇ＝Ｖｇ＋２００ｍＶ）、その後、当該フェーズに対する第２フェーズプログラム段階が終了し、第２セットに対する第２フェーズプログラム段階を開始することができる。
【００４４】
本発明の特定の特徴を本明細書で図示し説明してきたが、当業者であれば多くの修正、置換、変更及び均等物が想起されるであろう。従って、添付の請求項は、本発明の真の精神の範囲にあるこうした修正及び変更の全てを保護するものとする。
【図面の簡単な説明】
【００４５】
【図１Ａ】バイナリ不揮発性メモリセルの電荷蓄積領域内の可能なスレショルド電圧分布を表す電圧分布グラフである。ここで縦線は、セルの可能なプログラム状態の各々についてのプログラム検証レベル、読み取り検証レベル、及び中間プログラム検証レベルに相関付けられた境界値すなわち電圧スレショルドレベルを表す。
【図１Ｂ】マルチレベル不揮発性メモリセル（「ＭＬＣ」）の電荷蓄積領域内の可能なスレショルド電圧分布を表す電圧分布グラフである。ここで縦線のセットは、セルの可能な状態の各々についてのプログラム検証レベル、読み取り検証レベル、及び中間プログラム検証レベルに相関する境界値つまり電圧スレショルドレベルを示す。
【図２Ａ】浮遊ゲートメモリセルの側断面図を表すブロック図である。
【図２Ｂ】明確に区別できる２つのプログラム電荷蓄積領域を有する窒化物読み取り専用メモリ（「ＮＲＯＭ」）セルの側断面図を表すブロック図である。
【図３】ＮＶＭセルアレイ内のメモリセルをプログラムするために必要なコントローラ及び関連する回路のブロック図である。
【図４Ａ】本発明の幾つかの実施形態による第１プログラムフェーズの間に、ＮＶＭセルの端子に印加されるプログラムパルスの可能な配置（例えばＶｄｓ）を示す時間領域電圧のグラフである。
【図４Ｂ】本発明の幾つかの実施形態による第１フェーズプログラムパルスに対応する第１フェーズゲートパルス（Ｖｇ）の可能な配置を示す、図４Ａのグラフとほぼ整合した時間領域電圧のグラフである。
【図４Ｃ】図４Ａ及び４Ｂのパルス（例えばＶｄｓ及びＶｇ）を受け取る第１ＮＶＭセルのスレショルド電圧の変化を示す、図４Ａ及び４Ｂと時間的にほぼ整合した時間領域グラフである。
【図４Ｄ】図４Ａ及び４Ｂのパルスを受け取る第２ＮＶＭセルのスレショルド電圧の変化を示し、従ってパルスの同じセットに対するセル間の応答の可能な変動を示す、図４Ａ及び４Ｂとほぼ時間整合した時間領域グラフである。
【図５Ａ】本発明の幾つかの実施形態による２フェーズのプログラム方法の一部として、ＮＶＭセルのセットが中間スレショルド電圧、次いでターゲットスレショルド電圧にプログラムすることができるステップを表す基本フローチャート図である。
【図５Ｂ】図５Ａの第１及び第２プログラムフェーズの一部として、プログラムパルスを受け取る第１ＮＶＭセルのスレショルド電圧の変化を示すグラフである。
【図５Ｃ】図５Ａの第１及び第２プログラムフェーズの一部としてプログラムパルスを受け取る第２ＮＶＭセルのスレショルド電圧の変化を示す図であり、該セルのＶｔは第２フェーズプログラムパルスに応答して図５Ｂのセルより相対的に大きな変化を示す。
【図６Ａ】本発明の幾つかの実施形態による、ＮＶＭセルに印加されるゲートパルス（Ｖｇ）及びプログラムパルス（Ｖｄｓ）を示す時間整合された２つの電圧のグラフである。
【図６Ｂ】本発明の別の実施形態による、ＮＶＭセルに印加されるゲートパルス（Ｖｇ）及びプログラムパルス（Ｖｄｓ）を示す時間整合された２つの電圧のグラフである。
【図７】時間整合された２セットの電圧のグラフを示し、各セットは本発明の幾つかの実施形態によるＮＶＭセルに印加されるゲートパルス（Ｖｇ）及びプログラムパルス（Ｖｄｓ）を示し、ここでグラフの第１セットは、第１ターゲットスレショルド電圧（つまり第１プログラム状態）にプログラムされているＮＶＭセルに印加されるパルスを示し、第２セットは、第２中間スレショルド電圧にプログラムされているＮＶＭセルに印加されるパルスを示し、ここで第２セルの初期Ｖｄｓ及びＶｇは、第１セルの最終のＶｄｓ及びＶｇに関連している。
【図８】第１及び第２ＮＶＭセルのスレショルド電圧の可能な変化を表す時間整合された第１及び第２スレショルド電圧のグラフを示し、ここで第１ＮＶＭセルは、図７の第１セットで表されるパルスでプログラムされ、第２ＮＶＭセルは、図７の第２セットで表されるパルスでプログラムされる。各セルのターゲットスレショルド電圧は、セルがプログラムされているプログラム検証スレショルド電圧であり、中間スレショルド電圧は、所与のプログラム検証スレショルド電圧に関連付けられた読み取り検証スレショルド電圧とすることができるが、必須ではない。
【図９】本発明の幾つかの実施形態による第１プログラムフェーズのステップを示すフローチャートである。
【図１０Ａ】本発明の幾つかの実施形態による第２プログラムフェーズのステップを示すフローチャートである。
【図１０Ｂ】本発明の別の実施形態による第２プログラムフェーズのステップを示すフローチャートである。
【図１Ａ】
2007510252.tif 000003
【図１Ｂ】
2007510252.tif 000004
【図２Ａ】
2007510252.tif 000005
【図２Ｂ】
2007510252.tif 000006
【図３】
2007510252.tif 000007
【図４Ａ】
2007510252.tif 000008
【図４Ｂ】
2007510252.tif 000009
【図４Ｃ】
2007510252.tif 000010
【図４Ｄ】
2007510252.tif 000011
【図５Ａ】
2007510252.tif 000012
【図５Ｂ】
2007510252.tif 000013
【図５Ｃ】
2007510252.tif 000014
【図６Ａ】
2007510252.tif 000015
【図６Ｂ】
2007510252.tif 000016
【図７】
2007510252.tif 000017
【図８】
2007510252.tif 000018
【図９】
2007510252.tif 000019
【図１０Ａ】
2007510252.tif 000020
【図１０Ｂ】
2007510252.tif 000021
【国際調査報告】
2007510252.tif 000022