【手続補正書】
【提出日】平成28年2月29日(2016.2.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電流によって充電駆動され、その端子電圧が第１の方向に直線的に変化する第１のコンデンサと、
第１のコンデンサの充電駆動とともに電流によって放電駆動され、その端子電圧が前記第１の方向とは逆方向の第２の方向に直線的に変化する第２のコンデンサと、
を具備し、
前記第１および第２のコンデンサの各端子電圧が交差する第１のタミングに基づいて発振周期を形成するようにされる発振回路。
【請求項２】
請求項１において、
前記第１のタイミングに基づいて、前記第１のコンデンサの端子電圧を前記第２の方向にプルダウンまたはプルアップし、前記第２のコンデンサの端子電圧を前記第１の方向にプルアップまたはプルダウンする発振回路。
【請求項３】
請求項２において、
電流によって充電駆動されその端子電圧が前記第１の方向に直線的に変化する第３のコンデンサと、
第３のコンデンサの充電駆動とともに電流によって放電駆動され、その端子電圧が前記第２の方向に直線的に変化する第４のコンデンサと、
を具備し、
前記第３および第４のコンデンサの各端子電圧が交差する第２のタミングに基づいて発振出力を反転する発振回路。
【請求項４】
請求項３において、
前記第２のタイミングに基づいて、前記第３のコンデンサの端子電圧を前記第２の方向にプルダウンまたはプルアップし、前記第４のコンデンサの端子電圧を前記第１の方向にプルアップまたはプルダウンする発振回路。
【請求項５】
請求項４において、
前記第１の方向は第１の電源端子の電位の方向であり、前記第２の方向は基準電位の方向であり、
前記第１の電源端子の電圧値を調整する第１のトリミング回路と、
前記第１および第３のコンデンサの端子を充電駆動する電流の電流値と、前記第２および第４のコンデンサの端子を放電駆動する電流の電流値と、を調整する第２のトリミング回路と、
を具備する発振回路。
【請求項６】
請求項５の発振回路と、
前記第１および第２のトリミング回路のトリミングデータを格納する不揮発性メモリモジュールと、
前記発振回路の発振出力パルスから生成したシステムクロックによって制御される論理回路と、
を具備する半導体集積回路装置。
【請求項７】
請求項１から５のいずれか１項の発振回路と、
前記発振回路の発振出力パルスクロックによって制御されるサーボと、
前記サーボから駆動信号を受ける角速度検出素子と、
を具備する回転角検出装置。
【請求項８】
第一の電源端子と、
第一、第二の端子を有し、該第一の端子を基準電位に接続した第一のコンデンサと、
前記第一のコンデンサの第二の端子と前記第一の電源端子との間に設けられた第一の定電流源と、
第一の制御信号に基づいて前記第一のコンデンサの第二の端子と前記基準電位との間を短絡する第一の短絡回路と、
第一、第二の端子を有し、該第一の端子を前記基準電位に接続した第二のコンデンサと、
前記第二のコンデンサの第二の端子と前記基準電位との間に設けられた第二の定電流源と、
前記第一の制御信号に対して反転した極性を有する第二の制御信号に基づいて前記第二のコンデンサの第二の端子と前記第一の電源端子との間を短絡する第二の短絡回路と、
第一、第二の端子を有し、該第一の端子を前記基準電位に接続した第三のコンデンサと、
前記第三のコンデンサの第二の端子と前記第一の電源端子との間に設けられた第三の定電流源と、
前記第二の制御信号に基づいて前記第三のコンデンサの第二の端子と前記基準電位との間を短絡する第三の短絡回路と、
第一、第二の端子を有し、該第一の端子を前記基準電位に接続した第四のコンデンサと、
前記第四のコンデンサの第二の端子と前記基準電位との間に設けられた第四の定電流源と、
前記第一の制御信号に基づいて前記第四のコンデンサの第二の端子と前記第一の電源端子との間を短絡する第四の短絡回路と、
前記第一のコンデンサの第二の端子電位と前記第二のコンデンサの第二の端子電位とを比較する第一のコンパレータと、
前記第三のコンデンサの第二の端子電位と前記第四のコンデンサの第二の端子電位とを比較する第二のコンパレータと、
前記第一のコンパレータの比較出力と第二のコンパレータの比較出力とに基づき前記第一の制御信号および第二の制御信号を生成する論理回路と、
を具備し、
前記論理回路は、
前記第一のコンパレータが前記第一のコンデンサの第二の端子電位と前記第二のコンデンサの第二の端子電位との交差を検知して成した比較出力反転から前記第二のコンパレータが前記第三のコンデンサの第二の端子電位と前記第四のコンデンサの第二の端子電位との交差を検知して成した比較出力反転までの期間内は、前記第一の制御信号を第一の極性で、また前記第二の制御信号を第二の極性でそれぞれ出力し、
前記第二のコンパレータが前記第三のコンデンサの第二の端子電位と前記第四のコンデンサの第二の端子電位との交差を検知して成した比較出力反転から前記第一のコンパレータが前記第一のコンデンサの第二の端子電位と前記第二のコンデンサの第二の端子電位との交差を検知して成した比較出力反転までの期間内は、前記第一の制御信号を第二の極性で、また前記第二の制御信号を第一の極性でそれぞれ出力するように構成し、
前記第一の短絡回路は前記第一の制御信号の第一の極性で活性化し、
前記第二の短絡回路は前記第二の制御信号の第二の極性で活性化し、
前記第三の短絡回路は前記第二の制御信号の第一の極性で活性化し、
前記第四の短絡回路は前記第一の制御信号の第二の極性で活性化するように構成するとともに、前記第一または第二の制御信号を発振出力として利用する発振回路。
【請求項９】
請求項８において、
さらに第二の電源端子を具備し、
前記第一および第二のコンパレータ、および前記論理回路は、前記第二の電源端子から電源供給される発振回路。
【請求項１０】
請求項８または請求項９において、
前記第一の電源端子へ印加する電圧は、前記第一、第二、第三、および第四の定電流源の電流値と比例関係を有する発振回路。
【請求項１１】
請求項８または請求項９において、
反転入力端子、非反転入力端子と出力端子を有し、前記第一または第二の電源端子とは別の第三の電源端子と基準電位との間で作動する差動増幅器と、
ソース端子を第三の電源端子へ接続し、そのゲート端子は前記差動増幅器の出力端子によって直接または間接的に制御される第一導電形の第一のＭＯＳトランジスタと、
複数の抵抗を直列接続し、一端を基準電位ヘ、他端を第一のＭＯＳトランジスタのドレイン端子へ接続し、任意の抵抗接続点を前記差動増幅器の非反転入力端子へ接続した分圧回路と、
前記第一のＭＯＳトランジスタとゲート端子及びソース端子を各々共通接続した第一導電形の第二のＭＯＳトランジスタと、
ドレイン端子を前記第二のＭＯＳトランジスタのドレイン端子へ、ソース端子を基準電位へそれぞれ接続し、ゲート端子をドレイン端子へ短絡接続した第二導電形の第三のＭＯＳトランジスタと、
前記第三のＭＯＳトランジスタとソース端子、ゲート端子を各々共通接続した第二導電形の第四のＭＯＳトランジスタと、
ドレイン端子を前記第四のＭＯＳトランジスタのドレイン端子へ、ソース端子を第一の電源端子へそれぞれ接続し、ゲート端子をドレイン端子へ短絡接続した第一導電形の第五のＭＯＳトランジスタと、
を具備し、
前記第五のＭＯＳトランジスタとソース端子、ゲート端子を各々共通接続した第一導電形の第六、および第七のＭＯＳトランジスタによってそれぞれ前記第一の定電流源並びに前記第三の定電流源を構成し、
前記第六のＭＯＳトランジスタとソース端子、ゲート端子を各々共通接続した第二導電形の第八、および第九のＭＯＳトランジスタによってそれぞれ第二の定電流源並びに第四の定電流源を構成し、
前記第一の電源端子へ印加する電圧は、前記分圧回路の任意の抵抗接続点から取り出した電圧を基に生成する発振回路。
【請求項１２】
請求項１１において、
複数ビットからなるトリミング制御入力信号端子と、
複数のアナログスイッチから成り、各アナログスイッチの一端は前記分圧回路の複数の抵抗接続点に接続し、各アナログスイッチの他端を共通接続して出力端子としたアナログスイッチ回路と、
前記トリミング制御入力信号端子からの信号に基づき前記アナログスイッチ回路の各アナログスイッチを選択的にオン制御するデコーダー回路と、
を具備し、
前記第一の電源端子へ供給する電圧は、前記アナログスイッチ回路の出力端子から取り出した電圧を基に生成されるとともに、前記トリミング制御入力信号端子への入力信号に基づいてその電圧が調整される発振回路。
【請求項１３】
請求項８または請求項９において、
前記第一の電源端子の電圧値を調整する第一のトリミング回路と、
前記第一、第二、第三、および第四の定電流値を調整する第二のトリミング回路と、
を具備する発振回路。
【請求項１４】
請求項８から請求項１３のいずれか１項の発振回路と、
前記発振回路の発振周波数トリミングデータを格納する不揮発性メモリモジュールと、
前記発振回路の発振出力パルスから生成したシステムクロックによって制御される論理回路と、
を具備する半導体集積回路装置。
【請求項１５】
請求項８から請求項１３のいずれか１項の発振回路と、
前記発振回路の発振出力パルスクロックによって制御されるサーボと、
前記サーボから駆動信号を受ける角速度検出素子と、
を具備する回転角検出装置。