(57)【要約】  第１及び第２の主表面を有する半導体基板を設けること含む半導体デバイスの製造方法である。上記の半導体基板は、第２主表面に第１導電率形の強くドープされた領域を有し、第１主表面に第１導電率形の軽くドープされた領域を有する。この方法は、上記の半導体基板に複数個の溝と複数個の台地(メサ)とを設け、第１導電率形のドーパントを、１つのメサの側壁面に、或る角度で打込み、第２導電率形のドーパントを、或る角度でメサにもう１つの側壁面で打込むことを含む。この方法は各溝の両側壁及び底部ならびに複数個のメサの頂部とを酸化して、頂部酸化物層を形成し、この頂部酸化物層をエッチバックして所定のメサの１部分を露出させ、酸化物層を沈着させてエッチバックされた頂部層とメサとを被覆して、デバイスの頂面を平坦化することを含む。【選択図】    なし【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法であって、
相互に対向する第１及び第２の主表面を有する半導体基板を設け、上記の半導体基板は、第２主表面に第１導電率形の強くドープされた領域を有すると共に、第１主表面に第１導電率形の軽くドープされた領域を有し、
上記の半導体基板に複数個の溝と複数個の台地(メサ)とを形成し、上記複数個の溝の各々は、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分を有して、隣接するメサ同士の間に位置し、各メサは側壁面を有し、
また、第１導電率形のドーパントを、半導体基板の所定のメサ領域に、１つのメサの側壁面で埋め込み、少なくとも１つのメサの側壁面に、強くドープされた領域より低いドープ濃度を有する第１導電率形の第１ドープ領域を形成し、
第１導電率形のドーパントを埋め込んだ側壁に対向する側壁面で、上記の所定メサ領域に第２導電率形のドーパントを埋め込んで、第１導電率形のドーパントを埋め込んだ側壁に対向する側壁面に第２導電率形の第２ドープ領域を設け、
少なくとも、所定のメサ領域に隣接する溝の両側壁及び底部ならびに所定メサ領域の頂部とを酸化して頂部酸化物層を形成し
上記の頂部酸化物層をエッチバックして所定のメサの所定部分を露出させ、
テトラエチルオルトシリケート(ＴＥＯＳ)及びファイバーグラス(ＳＯＧ)酸化物沈着を含むグループから選ばれた手順を用いて酸化物層を沈着させてエッチバックされた頂部層と所定のメサとを被覆し、
デバイスの頂面を平坦化することからなるもの。
【請求項２】
請求項１に記載の半導体デバイスの製造方法であって、更に、
第１および第２ドープ領域の第１主表面に、電気的に第２ドープ領域に連結する、第２導電率形の第３ドープ領域を設け、
第１主表面あるいは１つの溝９の側壁面の少なくとも１方に第１導電率形の第４ドープ領域を、第３ドープ領域を挟んで第１ドープ領域に対向するように設け、
第１ドープ領域と第４ドープ領域との間にゲート遮断層を介在させた状態でゲート電極層を、第３ドープ領域に対向させて設けることからなるもの。
【請求項３】
請求項２に記載の半導体デバイスの製造方法であって、ゲート電極層が上記の第１主表面上に形成するもの。
【請求項４】
請求項１に記載の半導体デバイスの製造方法であって、更に、
第１および第２ドープ領域の第１主表面に、電気的に第２ドープ領域に連結する、第２導電率形の第３ドープ領域を設けることからなるもの。
【請求項５】
請求項１に記載の半導体デバイスの製造方法であって、半導体デバイスの製造において、第１および第２導電率形のドーパントの各拡散長さが、隣接対の溝の両側壁面から、第１および第２ドープ領域のＰ−Ｎ接合までの距離より長いもの。
【請求項６】
半導体デバイスの製造方法であって、
相互に対向する第１及び第２の主表面を有する半導体基板を設け、上記の半導体基板は、第２主表面に第１導電率形の重くドープされた領域を有して、第１主表面に第１導電率形の軽くドープされた領域を有し、
上記の半導体基板に複数個の溝と複数個のメサ領域とを設け、上記第複数個のメサ領域の各々は、重くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分と側壁面とを有し、複数個のメサ領域の各々は、複数個の溝の１つにより囲まれ、
第１導電率形のドーパントを、複数個のメサ領域のうちの所定のグループに、複数個の溝の１つの側壁面で、打込み、上記の所定のグループのメサ領域の各側壁面に、強くドープされた領域より低いドープ濃度を有する第１導電率形の第１ドープ領域を形成し、
第１導電率形のドーパントを打込んだ側壁に対向する側壁面で、上記のメサ領域の所定のグループに第２導電率形のドーパントを打込んで、第１導電率形のドーパントを打込んだ側壁に対向する側壁面に第２導電率形の第２ドープ領域を設け、
所定グループのメサ領域に隣接する溝の各々の少なくとも底部ならびに所定グループのメサ領域の両側面と頂部とを酸化して、頂部酸化物層を形成し、
この頂部酸化物層をエッチバックして所定のグループのメサ領域の所定部分を露出させ、
テトラエチルオルトシリケート(ＴＥＯＳ)及びファイバーグラス(ＳＯＧ)酸化物沈着を含むグループから選ばれた手順を用いて酸化物層を沈着させてエッチバックされた頂部層と所定のメサとを被覆し、
デバイスの頂面を平坦化することからなるもの。
【請求項７】
請求項６に記載の半導体デバイスの製造方法であって、更に、
第１および第２ドープ領域の第１主表面に、電気的に第２ドープ領域に連結する、第２導電率形の第３ドープ領域を設け、
第１主表面あるいは１つの溝９の側壁面の１方に第１導電率形の第４ドープ領域を、第３ドープ領域を挟んで第１ドープ領域に対向するように設け、
ゲート電極層を、第１ドープ領域と第４ドープ領域との間にゲート遮断層を介在させて第３ドープ領域に対向させて設けることからなるもの。
【請求項８】
請求項６に記載の半導体デバイスの製造方法であって、ゲート電極を第１主表面上に形成するもの。
【請求項９】
請求項６のに記載の半導体デバイスの製造方法であって、更に、
第１および第２ドープ領域の第１主表面に、電気的に第２ドープ領域に連結する、第２導電率形の第３ドープ領域を設けることからなるもの。
【請求項１０】
請求項６に記載の半導体デバイスの製造方法であって、更に、
電極層を第１ドープ領域とオーミック接触させることからなるもの。
【請求項１１】
請求項６に記載の半導体デバイスの製造方法であって、半導体デバイスの製造において、第１および第２導電率形のドーパントの各拡散長さが、隣接対の溝の両側壁面から、第１および第２ドープ領域のＰ−Ｎ接合までの距離より長いもの。
【請求項１２】
請求項１に記載の半導体デバイスの製造方法であって、複数個の溝の各々が、その他の溝に比べてほぼ同じ幅を有するもの。
【請求項１３】
請求項１に記載の半導体デバイスの製造方法であって、各側壁面が第主表面に対し、所定の傾斜角度を維持するもの。
【請求項１４】
請求項１に記載の半導体デバイスの製造方法であって、第１導電率形のドーパントが、第１の所定の埋め込み角度で行われるもの。
【請求項１５】
請求項１に記載の半導体デバイスの製造方法であって、第２導電率形のドーパントが、第２の所定の打込み角度で行われるもの。
【請求項１６】
請求項６に記載の半導体デバイスの製造方法であって、複数個の溝の各々が、その他の溝に比べてほぼ同じ幅を有するもの。
【請求項１７】
請求項６に記載の半導体デバイスの製造方法であって、各側壁面が第主表面に対し、所定の傾斜角度を維持するもの。
【請求項１８】
請求項６に記載の半導体デバイスの製造方法であって、第１導電率形のドーパントが、第１の所定の打込み角度で行われるもの。
【請求項１９】
請求項６に記載の半導体デバイスの製造方法であって、第２導電率形のドーパントが、第２の所定の打込み角度で行われるもの。
【請求項２０】
相互に対向する第１及び第２の主表面を有する半導体基板からなり、この半導体基板は、第２主表面に第１導電率形の強くドープされた領域を有すると共に、第１主表面に第１導電率形の軽くドープされた領域を有し、
上記の第１主表面は複数個の溝と複数個のメサとを含み、上記複数個の溝の各々は、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分を有して、隣接するメサ同士の間に位置し、各メサは側壁面を有し、
第１導電率形の第１ドープ領域は、少なくとも１つのメサの側壁面に、重たくドープされた領域より低いドープ濃度を有し、
第２導電率形の第２ドープ領域は、第１ドープ領域を有する側壁面に対向する側壁面に形成され、
少なくとも、所定のメサ領域に隣接する溝の両側壁及び底部ならびに所定メサ領域の頂部とに頂部酸化物層が形成され、
第２酸化物層が、テトラエチルオルトシリケート(ＴＥＯＳ)及びファイバーグラス(ＳＯＧ)酸化物沈着を含むグループから選ばれた方法を用いて形成され、少なくともエッチバックされた頂部層の１部と所定のメサ領域とを被覆するものからなる半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、厚い酸化物領域を含む縁部端子構造体を有する半導体デバイスの製造方法、特に、作動中の抵抗が低く破壊電圧の高い、電力スイッチングに適したＭＯＳゲートデバイスに関するものである。より詳しくは、本願は超接合半導体デバイスの製造での平坦化方法に関する。
【背景技術】
【０００２】
米国特許第５,２１６,２７５号に開示されている、キシンビ  チェン博士(Dr. Xingbi Chen)による超接合デバイスの発明以来、彼の発明の超接合効果を拡大及び改良する多くの試みがなされた。米国特許第６,４１０,９５８号および米国特許第６,３００,１７１号ならびに米国特許第６,３０７,２４６号はそのような努力の例であり、これらを言及することによりそれらの内容を本願に組み込むこととする。
【０００３】
米国特許第６,４１０,９５８号(Usui, et al.)は縁部端子構造と半導体構成要素としてのドリフト領域に関する。１つの導電率形の半導体本体は、他の導電率形の複数個の領域が２つ以上の異なる面に埋め込まれている縁領域を有する。半導体構成要素の作動領域の下方に、その下にある基板を用いてドリフト領域が結合されている。
【０００４】
米国特許第６,３０７,２４６号(Nitta, et al.)は高電圧維持縁部構造体を有する半導体構成要素を開示する。この構造体内では、多数の平行に結合した個別の構成要素がセル通路の多数のセルに配置されている。縁領域では、半導体構成要素は、遮光源ゾーン領域を備えたセルを有する。この遮光源ゾーン領域では電力半導体構成要素の整流中、不均一に大きい逆電流密度によって寄生バイポーラートランジスタの電源が入るのを抑制する。更に、遮光源ゾーン領域を有する縁部構造体は、Nitta, et al.で論じられている科学技術条件で非常に簡単に製造できる。Nitta, et alはパラメータの効果を明確にし、ｏｎ状態で導電し、ｏｆｆ状態では、導電しない平行ＰＮ層からなるドリフト層を有する超接合半導体デバイスの大量生産を可能にしている。Ｎ形のドリフト領域での作動不純物の総量は、Ｐ形の区分領域の作動不純物の総量の１００％から１５０％の範囲内である。加えて、Ｎ形ドリフト領域とＰ形区分領域とのいずれか１方の幅は、他方の領域の９４％から１０６％の範囲内である。
【０００５】
米国特許第６,３００,１７１号(Frisina)は、高電圧半導体デバイスの縁部構造体の製造方法を開示する。この方法は、第１導電率形の第１半導体層を形成する第１工程と、この第１半導体層の頂面上に第１マスクを形成する第２工程と、このマスクの１部を除去して、マスクに少なくとも１つの開口部を形成する第３工程と、この少なくとも１つの開口部を介して、第１半導体層に第２導電率形のドーパントを導入する第４工程と、第１マスクを完全に除去し、第１半導体層上に、第１導電率形の第２半導体層を形成する第５工程と、第１半導体層に埋め込んだドーパントを拡散させて、第１および第２の半導体層に第２導電率形のドープされた領域を形成する第６工程とを含む。第２工程から第６工程までを１回以上繰り返し、多数の第１導電率形の積層された半導体層と、第２導電率形の２列以上のドープ領域を含む最終縁部構造体を形成する。上記の列は、上記の多数の積層された半導体層に挿入され、その後マスクの開口部を介して埋め込まれたドープ領域を積層することにより形成され、高電圧半導体デバイスに近い列は、それより遠い列よりも深い。
【特許文献１】米国特許第６,４１０,９５８号
【特許文献２】米国特許第６,３０７,２４６号
【特許文献３】米国特許第６,３００,１７１号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体デバイスの製造のための唯一のエピタキシアル沈着工程を使用する方法に匹敵する技術を用いて製造される縁部端子領域を提供することが望ましい。
【課題を解決するための手段】
【０００７】
簡単に述べると、本発明は、相互に対向する第１及び第２の主表面を有する半導体基板を設けること含む半導体デバイスの製造方法からなる。上記の半導体基板は、第２主表面に第１導電率形の強くドープされた領域を有し、第１主表面に第１導電率形の弱くドープされた領域を有する。この方法は、上記の半導体基板に複数個の溝と複数個の台地(メサ)とを設けることを含む。上記第複数個の溝の各々は、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部分を有し、隣接するメサ同士の間に位置する。各溝は、その他の溝に比べてほぼ等しい幅を有する。各メサは、第１主表面に対し所定の傾斜を維持する側壁面を有する。この方法は、また、第１導電率形のドーパントを、半導体基板の所定のメサ領域に、１つのメサの側壁面で、第１所定埋め込み角度で埋め込み、上記の１つメサの側壁面に、強くドープされた領域より低いドープ濃度を有する第１導電率形の第１ドープ領域を形成することを含む。また、この方法は、第１導電率形のドーパントを埋め込んだ側壁に対向する側壁面で、上記の所定メサ領域に第２導電率形のドーパントを、第２所定埋め込み角度で埋め込んで、第１導電率形のドーパントを埋め込んだ側壁に対向する側壁面に第２導電率形の第２ドープ領域を設けると共に、複数個の溝の深さ方向に沿って位置する第１および第２ドープ領域のＰ−Ｎ接合を提供することを含む。更にまた、この方法は各溝の両側壁及び底部ならびに複数個のメサの頂部とを酸化して、頂部酸化物層を形成し、この頂部酸化物層をエッチバックして所定のメサの所定部分を露出させ、テトラエチルオルトシリケート(TEOS)及びファイバーグラス(SOG)酸化物沈着とを含むグループから選ばれた方法を用いて酸化物層を沈着させてエッチバックされた頂部層と所定のメサとを被覆して、デバイスの頂面を平坦化することを含む。
【０００８】
本発明は、また、相互に対向する第１及び第２の主表面を有する半導体基板を設けること含む半導体デバイスの製造方法からなる。上記の半導体基板は、第２主表面に第１導電率形の強くドープされた領域を有し、第１主表面に第１導電率形の軽くドープされた領域を有する。この方法は、また、上記の半導体基板に複数個の溝と複数個のメサ領域とを設けることを含む。上記第複数個のメサ領域の各々は、重くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部を有し、第１主表面に対し所定の傾斜を維持する側壁面を有する。各溝は、その他の溝に比べてほぼ等しい幅を有する。各メサ領域は、複数個の溝の１つによって囲まれている。この方法は、また、第１導電率形のドーパントを、複数個のメサ領域のうちの所定のグループに、複数個の溝の１つの側壁面で、第１所定埋め込み角度で埋め込み、上記の所定のグループのメサ領域の各側壁面に、強くドープされた領域より低いドープ濃度を有する第１導電率形の第１ドープ領域を形成することを含む。また、この方法は、第１導電率形のドーパントを打込んだ側壁に対向する側壁面で、上記のメサ領域の所定のグループに第２導電率形のドーパントを、第２所定埋め込み角度で埋め込んで、第１導電率形のドーパントを埋め込んだ側壁に対向する側壁面に第２導電率形の第２ドープ領域を設けると共に、複数個の溝の深さ方向に沿って位置する第１および第２ドープ領域のＰ−Ｎ接合を提供することを含む。更にまた、この方法は各溝の底部ならびに複数個のメサの側壁面と頂部とを酸化して、頂部酸化物層を形成し、この頂部酸化物層をエッチバックして所定のグループのメサ領域の所定部分を露出させ、テトラエチルオルトシリケート(TEOS)及びファイバーグラス(SOG)酸化物沈着を含むグループから選ばれた方法を用いて酸化物層を沈着させてエッチバックされた頂部層と所定のメサとを被覆して、デバイスの頂面を平坦化することを含む。
【発明を実施するための最良の形態】
【０００９】
上記の要約ならびに以下の詳細な説明は、添付図面と共に読めばより良く理解される。本発明を図示するため、図中には、現在好ましい実施例が図示されているが、本発明は、図示されているデバイスおよび器具そのものに限定されるものではない。
【００１０】
ある種の言葉が便宜上のみ以下の記載に使用されているが、これに限られるものではない。“右”、“左”、“下方”および“上方”の言葉は、言及している図面の方向を示すものである。“内方”および“外方”の言葉は、記載している物体とその示されている部分の幾何学的中心に向かうおよびこれから遠のく方向のことを言う。加えて、クレームおよび明細書中で使われている“ａ”の言葉は“少なくとも１つの”を意味する。
【００１１】
図１に関しては、Ｎ＋基板3とＮ−エピタキシル層５とを含む半導体ウエハの部分図が示されている。ここで用いられているように、導電率とは、記載の実施例に制限されるが、当業者であれば、Ｐ形導電率は、Ｎ形導電率に変えることができ、上記の半導体デバイスはそれでも機能的には正しい(即ち、第１あるいは第２導電率形を用いると言っている。)ことがわかる。よって、ここで使用する場合、ＮまたはＰと言っているのはＮをＰに置き換えることができ、ＰをＮに置き換えることができることを意味する。
【００１２】
図２に関しては、当業界で周知の技術を用いて、エピタキシアル層５がエッチングされて、溝の底部が、基板３と、エピタキシアル層５と間の界面に接触あるいは接近している。このエッチング方法で、溝９、第１メサ７および第２メサ１１が形成されている。第１メサ７は、ここに記載されている方法工程中ニ酸化ケイ素に変換されるので“犠牲メサ”と言う。第２メサ1１は、この方法で製造される各トランジスタセルのための電圧維持層を形成するため用いられるので、“デバイスメサ”と言う。矢印１５で示されているように、メサ７は、いわゆる“端子領域”あるいは“縁部端子領域”に位置し、メサ１１は、矢印１３で示すように、“作動領域”に位置する。
【００１３】
図３は、図２の平面図で、ここには複数個のデバイスメサ１１と犠牲メサ７が示されている。メサ１１はメサ７より幅が広いのが分かる。酸化工程中犠牲メサ７は完全に二酸化ケイ素に変換されるのに対し、メサ１１はその１部だけが二酸化ケイ素に変換されるので、この幅の相異は必要である。然し、メサ７とメサ１１に隣接する溝９の幅(Ａ)(図２参照)はその他の溝と比べてほぼ同じである。明確に図示はしていないが、溝９は、各々、溝埋め方法を容易にするため各底部より各頂部において１％から１０％分広いほうが好ましい。よって、メサ７とメサ１１の側壁面は、エピタキシアル層５の第１主表面に対し所定の傾斜を維持する。第１溝９が、基板(強くドープされている領域)３に向け、エピタキシアル層５の第１主表面から第１深さ位置まで深さ(Ｄ)で伸びているが、基板(強くドープされた領域)３に到る全ての距離に亘って伸びる必要はない。
【００１４】
図４は、僅かな角度Φ(即ち、埋め込み角度Φ)で、マスク工程を行わないで、
メサ７とメサ１１との両方に、その片側にはホウ素を、そしてその反対側にはリンを、各々埋め込み矢印(Ｐ)と(Ｂ)とで示すように埋め込まれる。埋め込み角度Φは、約２度と１２度との間であるが、４度での結果が最も良い。然しながら、ホウ素(即ち、第２導電率を有するドーパント)およびリン(即ち、第１導電率を有するドーパント)に対する各埋め込み角度Φは、溝９の幅(Ａ)(図２参照)と深さ(Ｄ)とにより決定される。ホウ素の埋め込みは、第１所定埋め込み角度Φであり、リンの埋め込みは第１所定埋め込み角度Φとは異なる第２所定埋め込み角度Φであるが、埋め込み角度Φはホウ素もリンも同じでもよい。
【００１５】
図５では、上記の打込みに続いて、蒸気酸化工程が行われている。この工程では、メサ７はその細い幅ゆえ二酸化ケイ素柱２５に変換されており、メサ１１は、その二酸化ケイ素により囲まれているＮ／Ｐ柱２７に変換されている。各酸化物メサ柱２７同士の間に小さな間隙３３(図６)を残すことも本発明の１部である。この間隙３３は、製造工程に支障をきたさないよう覆われているか、分離されている。この構造体が図６に示されている。次いで、乾式エッチングが行われてＮ／Ｐ柱２７を覆っている酸化物層３５をエッチバックする。酸化物層３５の厚さは、文字“Ｏ”で示されており、約０.５から３.０マイクロロメータないしミクロン(μｍ)である。
【００１６】
図６では、N／Ｐ領域２７に対するエッチング率が二酸化ケイ素柱２５’のものより小さいので、柱２７’のＮおよびＰ柱は寸法線Ｄ’でしめされているように露出している。この寸法線は０.６から３.２μｍである。
【００１７】
図７では、柱２５’と２７’との間の間隙３３を覆う被覆酸化層３７を設けるため化学的テトラエチルオルトシリケート(TEOS)を用いた化学蒸着法(CVD)の１方式である“TEOS酸化物沈着”として知られている技術を用いて、酸化物層が再度置かれている。
【００１８】
図８は別の実施例で、ここでは、酸化物層３７が図示のようにファイバーグラス(SOG)で、開口部３３および酸化物柱25’は、Ｎ／Ｐ柱２７’と同様にファイバーグラス(SOG)で被覆されている。
【００１９】
化学機械研磨法(CMP)を用いて平坦化した後は、図９が示すように、酸化物層３７はＮ／Ｐ柱２７を露出させてトランジスタ用のデバイスの特徴部を形成する。平坦化量は、Ｄ’すなわち約０.６から３.２μｍである。次いで、ゲート誘電層が形成され、ゲート・導電体が沈着され、マスクされてゲートを形成する。
【００２０】
図１０では、図９のデバイスがマスクされ、Ｐ＋が埋め込まれ、その後駆動工程が続く。次いで、必要ならば、周知のマスク技術を用いて、Ｎ＋源領域が埋め込まれ、駆動される。この順序が図１０に示されている。図１０には、Ｎ＋源領域４５が打込まれているＰ＋領域４１があると共に、ゲート端子４７が、Ｎ領域４３、Ｐ＋領域４１およびＮ＋源領域４５とを被覆するゲート酸化物層に位置するデバイスを被覆するゲート酸化物層４９がある。
【００２１】
図１０のデバイスを製造するため、どんな既知の幾何学を用いてもよいが、図１１は、本発明による縁部端子領域１４９を有するストライプ(縞)設計で製造されたデバイス１００の部分平面図を図示する。
【００２２】
図１２に示されているように、図９のデバイスは、Ｐ＋基板１０３とＰ形エピタキシアル層とを開始材料として製造されている。別の実施例を用いて、マスク工程が行われ、Ｎ＋が打込まれて、ついで駆動工程が続き、その後Ｐ＋ドレイン領域が埋め込まれて、駆動される。こうして生じる構造体が図１２に示されており、そこには、Ｐ＋源領域１４５が埋め込まれているＮ＋領域１４１と、ゲート端子１４８がＰ＋領域１４５を被覆するゲート酸化物層１４９とＮ＋本体１４１との上方に位置する、接触形成、金属被覆法および不動態化方法を行う以前のデバイスを被覆するゲート酸化物層１４９とがある。よって、第１および第２ドープ領域の第１主表面に電気的に第２ドープ領域に連結する、第２導電率形の第３ドープ領域を設け、第１主表面あるいは１つの溝９の側壁面の少なくとも１方に第１導電率形の第４ドープ領域を、第３ドープ領域を挟んで第１ドープ領域に対向するように設けて、追加の埋め込みを行うこともできる。ゲート電極層１４８は、第１ドープ領域と第４ドープ領域との間にゲート遮断層１４９を介在させて第３ドープ領域に対向させて設けられている。
【００２３】
上記より、本発明は、半導体デバイスおよび半導体デバイスの製造平坦化方法に関する。当業者であれば、上記の実施例には、その広い発明概念から逸脱することなく変形が可能であることが感得せられる。よって、本発明は、開示されている特定の実施例に限定されるものではなく、添付特許請求の範囲に記載されている本発明の精神と範囲内の変形例もカバーするものである。
【図面の簡単な説明】
【００２４】
【図１】半導体ウエハの部分断面図である。
【図２】エッチング工程後の半導体ウエハの部分断面図である。
【図３】図２の半導体ウエハの部分平面図である。
【図４】イオン注入工程が行われた後の部分断面図である。
【図５】酸化工程後の図４の半導体ウエハの部分断面図である。
【図６】乾式エッチバック工程後の図５の半導体ウエハの部分断面図である。
【図７】テトラエチルオルトシリケート(TEOS)沈着工程後の図６の部分断面図である。
【図８】ファイバーグラス(SOG)沈着工程後の図７の半導体ウエハの部分断面図である。
【図９】化学機械研磨(CMP)工程後の図６あるいは図７の半導体ウエハの部分断面図である。
【図１０】最終工程完了後の図９の半導体ウエハの部分断面図である。
【図１１】図１０の半導体ウエハの部分平面図である。
【図１２】図９の実施例の代替実施例の部分断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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