(57)【要約】  本発明は、第２の導電型基板（１０）内の第１の導電型の第１のウエル（１１）と、前記第１のウエル内のそれぞれ第１の導電型からなるソース（１４）及びドレイン（１５）と、第２の導電型からなる第２のウエル（１２）内に配設されている第２の導電型のゲート（１６）とを有している高圧接合型電界効果トランジスタに関しており、前記第２のウエルは逆行性のタイプからなり、さらにソース、ゲート、ドレインの素子がフィールド酸化膜領域（１３ａ〜１３ｄ）によって相互に離間されていることを特徴としている。またゲート（１６）からソース及びドレイン領域の方向にフィールドプレート（１７ａ，１７ｂ）がフィールド酸化膜（１３ａ，１３ｂ）の上方で延在している。
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【特許請求の範囲】
【請求項１】
第２の導電型基板（１０）内の第１の導電型の第１のウエル（１１）と、
前記第１のウエル内のそれぞれ第１の導電型からなるソース（１４）及びドレイン（１５）と、
第２の導電型からなる第２のウエル（１２）内に配設されている第２の導電型のゲート（１６）とを有している高圧接合型電界効果トランジスタにおいて、
前記第２のウエルが逆行性のタイプからなり、さらにソース、ゲート、ドレインの素子がフィールド酸化膜領域（１３ａ〜１３ｄ）によって相互に離間されていることを特徴とする高圧接合型電界効果トランジスタ。
【請求項２】
ソースないしドレイン領域の下方で、同じ導電型からなるそれぞれ１つのさらなるウエル（２１）が第１のウエル内へ延在し、さらにゲート領域の下方では、同じ導電型からなるさらなるウエル（２２）が第２のウエル内へ延在している、請求項１記載の高圧接合型電界効果トランジスタ。 
【請求項３】
前記第２のウエルは、５×１０12ｃｍ-3のイオン打込みのもとでドープされている、請求項１または２記載の高圧接合型電界効果トランジスタ。
【請求項４】
フィールド酸化膜（１３ａ，１３ｂ）の上方でフィールドプレート（１７ａ，１７ｂ）がゲート（１６）からソース及びドレイン領域の方向に延在している、請求項１から３いずれか１項記載の高圧接合型電界効果トランジスタ。
【請求項５】
前記フィールドプレートは、ほぼ半導体接合部の上方で第２のウエルから第１のウエルで終端している、請求項４記載の高圧接合型電界効果トランジスタ。
【請求項６】
ソース側のフィールドプレート（１７ｂ）は、ソース（１４）と電気的に接続されており、ドレイン側のフィールドプレート（１７ａ）は、ドレイン（１５）と電気的に接続されている、請求項４または５記載の高圧接合型電界効果トランジスタ。
【請求項７】
ゲート領域下方の第１のウエルの幅は、ゲート領域外の幅よりも狭い、請求項１から６いずれか１項記載の高圧接合型電界効果トランジスタ。
【請求項８】
高圧電界効果トランジスタがさらなるＭＯＳトランジスタと同時に、逆行性の第２のウエル（１２）に対するマスキングとそれに続くイオン注入を用いて製造されることを特徴とする、高圧接合型電界効果トランジスタ、特に請求項１から７いずれか１項記載の高圧電界効果トランジスタを製造するための方法。
【請求項９】
第２のウエル底部から基板までの間隔として測定される、第２のウエル下方の第１のウエルの、第２のウエル以外のところの幅よりも狭い幅が、マスク（Ｍ１１）を用いて設定される、請求項８記載の方法。
【請求項１０】
第１のウエルのイオン打込みが、マスク（Ｍ１１）のストライプ状に配設された開口部によって行われる、請求項８または９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第２の導電型基板内の第１の導電型の第１のウエルと、
前記第１のウエル内のそれぞれ第１の導電型のソース及びドレインと、
第２の導電型の第２のウエル内に配設された第２の導電型のゲートとを有している高圧電界効果トランジスタに関している。
【０００２】
背景技術
この種の電界効果トランジスタは接合型電界効果トランジスタ（ＪＦＥＴ）として公知である。このタイプの電界効果トランジスタの利点はノイズが少ないことである。集積回路との接続においてこの電界効果トランジスタは特に電力用に用いられている。この適用の目的は、導通状態において低い抵抗率しか伴わずに降伏電圧への耐性が高く、所要面積も少なくて済むようなトランジスタを提供するためである。通常はエピタキシャル層を備えたＪＦＥＴに対して専用の製造プロセスが用いられている。
【０００３】
米国公開特許第２００２/０１３２４０６号明細書からは、縦方向に設けられたｎ型ウエルの平面内に埋込まれた領域を含んでいる、多重の空乏層形チャネルを備えた縦型高圧トランジスタが公知である。
【０００４】
米国特許出願 US-6,153,453号明細書からは、低電圧と低周波数のもとで使用されるさらなるＭＯＳトランジスタと接続される接合型電界効果トランジスタの製造方法が公知である。接合型トランジスタの製造に対しては、僅かな変更を伴うＭＯＳトランジスタの低電圧プロセスが使用される。
【０００５】
本発明の課題は、実質的に低電圧プロセスによって製造が可能となるように改善された高圧接合型電界効果トランジスタを提供することである。
【０００６】
前記課題は、独立請求項の特徴部分に記載されている本発明によって解決される。従属請求項には本発明の有利な実施形態が示されている。
【０００７】
本発明は、低電圧プロセスに大きな変更を強いることなく高圧接合型電界効果トランジスタが集積回路内のさらに別のトランジスタと一緒に製造できるようになる利点を有する。それにより低電圧の特性あるいは他の高圧トランジスタの特性が保持され続ける。たださらなるマスク（これはさらなる高圧トランジスタの製造にも利用できる）を用いるだけで、ＪＦＥＴの製造が達成できる。ゲート下方に生成された逆行性のウエル（第２のウエル）は、高濃度ドープ領域間の電界強度の平均化調和に寄与する。それにより本発明による接合型電界効果トランジスタは高い電圧のもとでも絶縁破壊の危険性無しで作動可能となる。
【０００８】
有利には、ソース端子ないしドレイン端子の下方でそれぞれ１つのフラットなウエルがウエル深部に延在している。
【０００９】
本発明の有利な実施例によれば、高濃度ドープされた接続領域の間に配設されているフィールド酸化膜領域に、フィールド制御を可能にする複数のフィールドプレートが形成される。これらのフィールドプレートは同時に、低電圧プロセスのＭＯＳトランジスタの電極と共に製造され得る。
【００１０】
有利な実施形態によれば、前記フィールドプレートが第１のウエルと逆行性のウエルの間のｐｎ接合部のほぼ上方で終端している。
【００１１】
他の実施形態によれば、前記フィールドプレートがそれぞれ対応するソース端子領域及び／又はドレイン端子領域と電気的に接続されている。
【００１２】
高圧電界効果トランジスタの製造方法の場合には、高圧電界効果トランジスタがさらなるＭＯＳトランジスタと同時に第２のウエル内で、逆行性ウエルに対するマスキングとそれに続くイオン注入を用いて製造される。
【００１３】
有利にはマスクを用いることによって、第２のウエルの下方で当該第２のウエルの外方よりも僅かな第１のウエルの幅（基板内の層厚さ）が設定される。
【００１４】
次に、実施例およびそれに付随する図面に基づき本発明について詳しく説明する。各図面は本発明を具体的に説明するために用いられるにすぎず、よって概略的に示されたものであって、縮尺どおりには描かれていない。同じ導電型の種々異なる領域は、波線若しくは点線で仕切られている。それに対して異なる導電型の領域は実線を用いて概略的に仕切られている。同じ素子または同等のはたらきをもつ素子には同じ参照符号が付されている。この場合
図１は、本発明による接合型電界効果トランジスタの第１実施例の概略的断面図であり、
図２は、本発明による接合型電界効果トランジスタの第２実施例の概略的断面図であり、
図３は、本発明による接合型電界効果トランジスタの第３実施例の概略的断面図であり
図４は、本発明による接合型電界効果トランジスタをさらなる別のトランジスタと共に概略的に表している断面図であり、
図５は、ｎチャネル型及びｐチャネル型低圧電界効果トランジスタを図４との関連で概略的に表している断面図である。
【００１５】
実施例
図１によれば、基板１０、特にｐ導電型の基板１０内に深くドープされたウエル１１が設けられている。この装置の表面、すなわちウエル１１の表面には、フィールド酸化膜領域１３ａ〜１３ｄまでが示されている。これらのフィールド酸化膜領域１３にはウインドウが開放されており、このウインドウには高濃度ドープされたゾーンとして電界効果トランジスタの端子領域が設けられている。それによりｎ型ウエル１１の深部に向けてソース端子１４とドレイン端子１５が生成される。この２つの領域１４及び１５は高濃度ドープされ、ｎ導電型を有しているソース端子とドレイン端子の間のウインドウ内にはフィールド酸化膜領域１３ａと１３ｂによって分離されたゲート１６が形成されている。このゲート端子１６はｐ導電型を有し、高濃度ドープされている。従ってここでの接合型電界効果トランジスタはｎチャネル接合型電界効果トランジスタ（ＮＪＦＥＴ）である。
【００１６】
ゲート１６の下方には深めのｐドープウエル１２が逆行性ウエルとして埋込まれている。この逆行性ウエルはフィールド酸化膜領域１３ａ及び１３ｂの下方まで延在している。逆行性ウエル１２は、フィールド酸化膜の下方縁部と深めのｎドープウエル１１に対する境界領域との間のほぼ中央にそのドーピング濃度の中心を有している。深めのｐドープウエル１２下方の深めのｎドープウエル１１内には空乏層チャネルが位置しており、その幅はゲート１６に印加される負の電位によって制御されている。それによりソースとドレインの間の電流通流がゲート電位を用いて公知手法で制御され得る。この空乏層チャネルは、ｎドープウエル１１とｐドープウエル１２並びにそれらのドーピング特性によって特徴付けられる。
【００１７】
深めのｎドープウエル１１と高濃度ドープされた領域１４，１５，１６は、集積回路の対応する領域と同時に形成される。同じことはフィールド酸化膜領域１３ａにも当てはまる。逆行性ウエル２に対しては純粋な低電圧プロセスに比べて付加的なマスキングを必要とし、それによって集積回路上の高電圧電界効果トランジスタに対する他の逆行性ウエルと同時に作成される。
【００１８】
絶縁耐力ないし高電圧特性のさらなる向上に対しては、ソースないしドレイン端子１４ないし１５の下方にそれぞれ１つのフラットなｎドープウエル２１が設けられており、これは深めのｎドープウエル１１内を延在している。同じようにでゲート端子１６の下方にはフラットなｐドープウエル２２が設けられており、これは深めのｐドープウエル内を延在している。このフラットなｐドープウエルも逆行性ウエルとして埋込まれている。これらのフラットなウエル２１ないし２２は、それらの上に設けられている端子領域１４，１５，１６に比べれば低濃度ドープされたものであるが、しかしながら深めのウエル１１ないし１２よりは高濃度にドープされている。それにより端子領域への電圧印加の際には電界強度が線形化され得る。
【００１９】
ゲートとソースないしはドレイン間での極端な高電圧ないし高電位の際のこれらの配置構成表面における絶縁破壊を確実に回避するために、図２による実施例では、図１の場合に比べてさらに付加的にフィールドプレート１７ａないし１７ｂがフィールド酸化膜領域１３ａないし１３ｂの上に設けられている。この場合フィールドプレート１７ａは、ドレイン１５と電気的に接続され、それに対してフィールドプレート１７ｂはソース１４と電気的に接続されている。これらのフィールドプレート１７は、ほぼゲート１６のところから逆行性ウエル１２縁部の上方まで延在している。これらのフィールドプレート１７は高い導電性を有し、例えばポリシリコン領域として他のトランジスタのゲート電極と同時に形成される。
【００２０】
ウエル形成のもとでは（これらはここでは例えば０.３５μｍレベルの低電圧プロセスに関連する）、まず基板１０内にｎドープウエル１１が形成される。配設されたＪＦＥＴの領域内での大規模なイオン注入法によって、蛍光体イオンが有利には約３００ｋｅＶの加速エネルギーで約８.３×１０12ｃｍ-3の濃度の量だけ注入される。蛍光体イオンは、同じように使用可能な基本的ヒ素イオンに比べてより可動的であり、ｎドープウエル内の均質なドーピング分布に寄与している。
【００２１】
その後でｐドープウエルが形成される。形成されるウエル領域内にウインドウを有している、それ自体公知のマスキングを用いることにより、ｐイオン、有利にはホウ素イオンが注入される。この場合はまず約３００ｋｅＶの加速エネルギーと約５×１０12ｃｍ-3の線量での注入が行われ、その後で約１５０ｋｅＶの加速エネルギーと約５×１０12ｃｍ-3の線量での注入が行われる。
【００２２】
続いて熱的過程において例えばフィールド酸化膜領域の形成と関連してドーピング剤がドープ領域で拡散される。深めのｐドープウエル１１はいずれにせよ既に深めのｐドープウエル１２の打込み前にプロセス開始時点で行われたｎ拡散（例えば１１５０℃で７００分間）によってほぼ完全に拡散されている。深めのｐドープウエル１２は、逆行性ウエルとして形成されており、この場合はウエル深部での熱的ステップの実施の後でもウエル上方領域よりも高いドープ濃度が維持されている。
【００２３】
フィールドプレート１７は、電界制御の向上を可能にしており、そのためｎドープウエル１１の濃度が高められる。それと同時にこの電界制御の向上によって導通状態におけるトランジスタ電流も高められる。その上さらに接合型電界効果トランジスタの横方向の広がりを、電気的な絶縁破壊をもたらすことなく小さく設定できる。
【００２４】
図３では、図２によるトランジスタの投入電圧がどのように設定できるかが表されている。それに対しては深めのｎドープウエル１１のイオン打込みＩ１１において後からのゲート端子１６の領域に陰影マスクＭ１１により確定される注入ウインドウが大規模なイオン打込みの際に設けられる。このマスクＭ１１は、当該陰影マスクＭ１１以外の領域よりも少ない蛍光体イオンが基板１０に浅く浸透するように作用する。それにより後続の熱的過程の後で当該領域における深めのｎウエルがそれ以外のところのように深くは基板１０内に延在せず、図示のように低減された深めのｎウエル１１のウエル深度が得られる。それらの形成によって逆行性の深めのｐドープウエル底部までの間隔Ａが設定される。深めのｎウエル１１は、ゲート領域周りで対称的に陰影マスクのストライプ状のイオン打込み開口部によって注入される。前記間隔Ａが狭ければ狭いほどトランジスタの投入電圧も小さくなる。間隔Ａが大きい場合には、高い投入電圧のために非常に良好なオン抵抗が得られる。但しこのケースでは電界制御のためのフィールドプレート１７が必要となり、それによって高いゲート電圧が印加できるようになる。
【００２５】
本発明による接合型電界効果トランジスタの投入能力は、集積回路へ電圧が印加された場合に電流の通流を可能にすることと当該回路ないしはさしあたり電圧制御器を活動化させることからなる。電圧制御器が通常の作動状態に達すると、同時に接合型電界効果トランジスタが遮断され得る。
【００２６】
図４には、前述した形式の接合型電界効果トランジスタＨＶＪＦＥＴが、それぞれ絶縁されたゲートを有している、低圧トランジスタＬＶＮ並びにさらなるｎチャネル高圧トランジスタＨＶＮと共に示されている。なお図面を分かりやすくするために、ゲート、ソース、ドレインに対する全ての端子領域は実線によって表されている。
【００２７】
図４に相応してドレイン２１５と、ソース２１４と、ゲート酸化膜２１８によって絶縁されたゲート２１７を有しているｎチャネル低圧トランジスタＬＶＮは逆行性の深めのｐドープウエル２１２内に設けられている。この逆行性ウエルは深めのｐドープウエル１２及び深めのｐドープウエル１１２と共に形成される。深めのｐドープウエル２１２内には、フラットなｐドープウエル２２２が端子領域の下方に配置されている。チャネルゾーンはドレインとソースの間に設けられている。この実施例のケースでは、ｎチャネル低圧トランジスタＬＶＮと接合型電界効果トランジスタＨＶＪＦＥＴが同じ深めのｎウエル１１内に配設ないしは形成されている。
【００２８】
高圧トランジスタＨＶＮは、フィールド酸化膜領域１３間のウインドウ内にｎドープされたドレイン１１５を有しており、このドレインの下方にはフラットなｎドープウエル１２１が存在しており、このウエルも深めのｎドープウエル１１１内に設けられている。このウエルの構造は電界強度負荷を低減している。ｎドープされたソース１１４は、逆行性の深めのｐドープウエル１１２内に設けられているフラットなｐドープウエル１２２まで延在している。同じようにｎドープされた領域１１６はアース端子（ｂｏｄｙ）として用いられる。深めのｎドープウエル１１２のチャネルゾーンの上方には、ゲート酸化膜１１８を用いて絶縁されたゲート電極が存在しており、この電極はフィールド酸化膜領域１３まで延在し、そこでフィールド制御のためのフィールドプレート１１７を形成している。
【００２９】
図５には、図４によるｎチャネル低圧トランジスタＬＶＮがｐチャネル低圧トランジスタＬＶＰと共に深めのｎドープウエル２１１内に配設されているのが拡大図で示されている。このｐチャネル低圧トランジスタＬＶＰは、ソース及びドレインに対する端子領域３１４及び３１５を有しており、並びにゲート酸化膜３１８上にゲート３１７を有している。ソースとドレイン並びにチャネルゾーンはフラットなｎドープウエル３２１内に設けられている。
【００３０】
図からも識別できるように、これらの深めのｎドープウエル１１，１１１，２１１並びに深めのｐドープウエル１２，１１２，２１２は低電圧プロセスの同じプロセスステップにおいて形成されてもよい。同じようにフラットなｎドープウエル２１，１２１，３２１並びにフラットなｐドープウエル２２，１２２，２２２に対しても同じプロセスステップ内で形成可能である。このようなウエルないしはそれらのマスクのいわゆる再利用は、製造プロセスの多大なコスト軽減に役立つ。この場合以下の対応付けが当てはまる。
【００３１】
高圧トランジスタ内では深めのｎドープウエル１１１がＮＭＯＳトランジスタのドリフトゾーンを形成する。低濃度ドープされた深めのｎドープウエル１１，１１１，２１１は、一般にｐ型基板１０に対する絶縁素子として機能する。比較的高濃度でドープされたフラットなｎ型ウエル１２１は、高圧トランジスタの電界強度形成のために用いられる。フラットなｎドープウエル２１，３２１も同様である。
【００３２】
逆行性ウエル２と共に形成された深めのｐドープウエル１１２ないし２１２は、それぞれ高圧トランジスタＨＶＮと低圧トランジスタＬＶＮのチャネル領域を形成する。フラットなｐドープウエル１２２ないし２２は高圧ＮＭＯＳトランジスタＨＶＮのチャネル領域として用いられ、ないしは高圧接合型電界効果トランジスタＨＶＪＦＥＴのゲート領域内に設けられている。さらにそれはｎチャネル低圧トランジスタＬＶＮのための素子２２２として設けられる。
【００３３】
前述してきた様々なトランジスタ毎に示されている複数のウエルの機能的多重利用は、低電圧プロセスを用いたこの種の高圧構成素子の製造における著しい効率獲得を形成している。４つのウエルを用いるだけで低圧トランジスタも高圧トランジスタも製造することが可能である。このようにすればこの種の混在的構成素子の他の製造方法に比べて、主要なマスクの数とリソグラフィステップの数並びにプロセスコストが節約できる。それと同時に高圧トランジスタと低圧トランジスタＬＶＮが相互に依存することなく最適化される。それにより特に横型の高圧トランジスタのもとでシリコン面ないし基板面が節約され、このこともコスト低減に寄与する。
【図面の簡単な説明】
【００３４】
【図１】本発明による接合型電界効果トランジスタの第１実施例の概略的断面図
【図２】本発明による接合型電界効果トランジスタの第２実施例の概略的断面図
【図３】本発明による接合型電界効果トランジスタの第３実施例の概略的断面図
【図４】本発明による接合型電界効果トランジスタをさらなる別のトランジスタと共に概略的に表している断面図
【図５】ｎチャネル型及びｐチャネル型低圧電界効果トランジスタを図４との関連で概略的に表している断面図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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