(57)【要約】  自動試験システム内で信号を伝達するスイッチングトポロジは、それぞれが、選択的に、信号をそのまま通過させるか、又は、信号を交差させる、複数のスイッチング回路を含む。スイッチング回路は、任意のスイッチング回路の各ノードが、任意の他のスイッチング回路の１つのノードにしか接続されないように互いに接続される。このトポロジは、従来のマトリクススタイルのスイッチングトポロジと比較して、信号完全性の改善、コストの低減、及びスペースの低減を提供する。
2007507715.tif 000002
【特許請求の範囲】
【請求項１】
自動試験装置のためのスイッチングトポロジであって、
それぞれが第１ノード〜第４ノードを有する複数のスイッチング回路を備え、第１ノード及び第２ノードは、スルー接続を形成するために、それぞれ、第３ノード及び第４ノードに接続可能であるか、又は、クロス接続を形成するために、それぞれ、第４ノード及び第３ノードに接続可能であり、
前記複数のスイッチング回路の任意のスイッチング回路の前記第１ノード〜第４ノードの各々は、前記複数のスイッチング回路のすべての他のスイッチング回路の前記第１ノード〜第４ノードの多くとも１つのノードに接続される、
自動試験装置のためのスイッチングトポロジ。
【請求項２】
前記複数のスイッチング回路の各々は、第１スイッチング素子及び第２スイッチング素子を備え、その各々は、コモン接点並びに該コモン接点が選択的に接続可能である第１接点及び第２接点を有する、請求項１に記載のスイッチングトポロジ。
【請求項３】
前記複数のスイッチング回路の各々について、
前記第１ノード及び前記第２ノードは、それぞれ、前記第１スイッチング素子及び前記第２スイッチング素子の前記コモン接点であり、
前記第１スイッチング素子の前記第１接点及び前記第２接点の一方は、前記第２スイッチング素子の前記第１接点及び前記第２接点の一方に接続され、前記スイッチング回路の前記第３ノードを形成し、
前記第１スイッチング素子の前記第１接点及び前記第２接点の他方は、前記第２スイッチング素子の前記第１接点及び前記第２接点の他方に接続され、前記スイッチング回路の前記第４ノードを形成する、請求項２に記載のスイッチングトポロジ。
【請求項４】
前記第１スイッチング素子及び前記第２スイッチング素子は、フォームＣリレーである、請求項３に記載のスイッチングトポロジ。
【請求項５】
前記第１スイッチング素子及び前記第２スイッチング素子用の前記フォームＣリレーはデュアルフォームＣパッケージ内に一緒に設置される、請求項４に記載のスイッチングトポロジ。
【請求項６】
前記第１スイッチング素子と前記第２スイッチング素子の間の全ての接続は、前記デュアルフォームＣパッケージ内で形成される、請求項５に記載のスイッチングトポロジ。
【請求項７】
前記第１スイッチング素子及び前記第２スイッチング素子は、単一の制御信号に応答して一緒に制御される、請求項５に記載のスイッチングトポロジ。
【請求項８】
前記スイッチング回路はマイクロ加工スイッチによって実装される、請求項１に記載のスイッチングトポロジ。
【請求項９】
前記スイッチング回路はソリッドステートスイッチによって実装される、請求項１に記載のスイッチングトポロジ。
【請求項１０】
前記複数のスイッチング回路は、少なくとも第１のＮ×Ｎスイッチングユニット〜第４のＮ×Ｎスイッチングユニットの形態で配置され、該Ｎ×Ｎスイッチングユニットのそれぞれは、前記複数のスイッチング回路のうちの少なくとも１つのスイッチング回路を備え、
前記第１のＮ×ＮスイッチングユニットのＮ／２個のノードは、前記第３のＮ×ＮスイッチングユニットのＮ／２個のノードに結合され、
前記第２のＮ×ＮスイッチングユニットのＮ／２個のノードは、前記第４のＮ×ＮスイッチングユニットのＮ／２個のノードに結合され、
前記第１のＮ×ＮスイッチングユニットのＮ／２個のノードは、前記第４のＮ×ＮスイッチングユニットのＮ／２個のノードに結合され、
前記第２のＮ×ＮスイッチングユニットのＮ／２個のノードは、前記第３のＮ×ＮスイッチングユニットのＮ／２個のノードに結合される、
請求項１に記載のスイッチングトポロジ。
【請求項１１】
Ｎ／２個のノードが前記第１のＮ×Ｎスイッチングユニット〜第４のＮ×Ｎスイッチングユニットの各々に結合される、第５のＮ×Ｎスイッチングユニットをさらに備える、請求項１０に記載のスイッチングトポロジ。
【請求項１２】
付加的なＮ×Ｎスイッチングユニットの対をさらに備え、該付加的なＮ×Ｎスイッチングユニットの対のそれぞれは、Ｎ／２個のノードが、前記第３のＮ×Ｎスイッチングユニット及び前記第４のＮ×Ｎスイッチングユニットの各々に結合されている、請求項１０に記載のスイッチングトポロジ。
【請求項１３】
Ｎは２の累乗である、請求項１０に記載のスイッチングトポロジ。
【請求項１４】
Ｎは２に等しく、
Ｎ／２個のノードが前記第１のＮ×Ｎスイッチングユニット〜第４のＮ×Ｎスイッチングユニットの各々に結合されている、第５のＮ×Ｎスイッチングユニットをさらに備える、請求項１０に記載のスイッチングトポロジ。
【請求項１５】
Ｎは２に等しく、
付加的なＮ×Ｎスイッチングユニットの対をさらに備え、該付加的なＮ×Ｎスイッチングユニットの対のそれぞれは、Ｎ／２個のノードが、前記第３のＮ×Ｎスイッチングユニット及び前記第４のＮ×Ｎスイッチングユニットのそれぞれに結合されている、請求項１０に記載のスイッチングトポロジ。
【請求項１６】
自動試験システムにおいて信号をスイッチングする方法であって、
それぞれが第１ノード対と第２ノード対を有するスイッチング回路アレイを設け、
各スイッチング回路について、前記第２ノード対に供給するために、前記第１ノード対に印加される信号を、選択的に、通過させるか、又は、交差させる、ことを含み、
前記複数のスイッチング回路のうちの任意の回路の各ノードは、前記複数のスイッチング回路のうちの任意の他の回路の１つのノードのみに結合される、方法。
【請求項１７】
前記自動試験システムは、被試験ユニットに関して試験を行うために、前記スイッチング回路アレイを介して、前記被試験ユニットのノードに接続可能なテスタリソースを含む、請求項１６に記載の方法。
【請求項１８】
前記スイッチング回路アレイを介して前記被試験ユニットに第１信号を印加し、
前記スイッチング回路アレイを介して前記被試験ユニットから第２信号を受け取り、
前記第２信号が、前記被試験ユニットについて指定された許容可能範囲内にあるかどうかを試験する、
ことをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記第２信号が、前記許容可能範囲内にあるか、前記許容可能範囲外にあるかに応答して、前記被試験ユニットの合格又は不合格試験状態を決定することをさらに含む、請求項１７に記載の方法。
【請求項２０】
自動試験システムであって、
複数のテスタリソースと、
被試験ユニットを受けるインタフェースと、
前記テスタリソースを前記被試験ユニットのノードに選択的に結合するために、前記複数のテスタリソースと前記インタフェースの間で結合される複数のスイッチング回路と、を備え、
各スイッチング回路は、第１ノード対、第２ノード対、及び制御入力を有し、
スイッチング回路の前記第１ノード対に印加される一対の信号は、前記制御入力に印加される制御信号に応答して、前記第２ノード対に対して、通過させるか、又は、途中で交差し、
前記複数のスイッチング回路のうちの任意のスイッチング回路の各ノードは、前記複数のスイッチング回路のうちの任意の他のスイッチング回路の１つのノードのみに結合される、
自動試験システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概括的には自動試験装置に関し、より詳細には、自動試験装置内で信号を経路制御するのに使用されるスイッチングトポロジに関する。
【背景技術】
【０００２】
電子デバイス及びアセンブリを試験する自動システムは、一般に、電気信号を経路制御するためのスイッチングマトリクスを使用する。これらのシステムは、被試験ユニットすなわち「ＵＵＴ」と電気信号を交換することができる多くのテスタ資源（リソース）を収容することが多い。テスタリソースは、多くの異なる形態に分類され、たとえば、電源、電圧源、電流源、波形発生器、計器（メータ）、サンプリング回路、及び時間測定回路を含む。ＵＵＴは、同様に異なる形態をとる可能性があり、たとえば、半導体ウェハ、パッケージされた半導体チップ、ハイブリッドアセンブリ、未装填回路ボード、及び回路ボードアセンブリを含む。
【０００３】
スイッチングマトリクスは、テスタリソースをＵＵＴのＩ／Ｏ端子（たとえば、リード、ピン、又はコネクタ端子）に融通性をもって接続するために、テスタリソースとＵＵＴの間に一般的に設置される。理想的には、マトリクスは、テスタリソースの任意のリソースをＵＵＴのＩ／Ｏ端子の任意の端子に接続するのに十分な程度に柔軟性がある。マトリクスはまた、理想的には、任意のテスタリソースを任意の他のテスタリソースに接続するのに十分な程度に柔軟性がある。この後者の能力は、テスタリソースが、信号ループバックによって、互いに較正及び／又は試験することを可能にする。
【０００４】
図１及び図２は、電子試験システム用の従来のスイッチングマトリクス１００を示す。「フル（完全）クロスポイント(full-crosspoint)」マトリクスと呼ばれることが多いマトリクス１００は、各交差点(intersection point)にスイッチがある、行と列で編成された交差導電性経路を含む。テスタリソース（資源）は、ノードＡ〜Ｎでマトリクスに接続することができ、ＵＵＴのＩ／Ｏ端子は、ノード１〜Ｍで接続することができる。マトリクス１００の各行は各列と交差するため、任意のテスタリソースＡ〜Ｎは、交差点においてスイッチをただクローズすることによって、ＵＵＴの任意の端子１〜Ｍに接続することができる。
【０００５】
図２は、特定の接続を行うために、マトリクス１００を制御することができる方法を示す。たとえば、スイッチＡ１をクローズすることによって、テスタリソースＡは、ＵＵＴ端子１に接続される。同様に、スイッチＣ２をクローズすることで、テスタリソースＣをＵＵＴ端子２に接続する。複数の接続を避けるために、接続される行と列（たとえば、先の第２の例では、行Ｃと列２）の全ての他のスイッチはオープンのままでなければならない。マトリクス１００はまた、スイッチＤ３とＮ３がクローズすることによってテスタリソースＤをテスタリソースＮに接続することによって示すように、異なるテスタリソースが互いに接続されることを可能にする。
【０００６】
マトリクス１００は、柔軟性があるが、一定の欠点を有する。たとえば、マトリクス１００は、全ての交差点にスイッチを有する。そのため、スイッチの数は、マトリクスのサイズと共に指数関数的に増加する（すなわち、Ｎ×Ｎマトリクスには、Ｎ2個のスイッチが必要とされる）。自動試験システムのインタフェースで使用されるスイッチは、一般に、機械式リレーである。これらのリレーは、かなりのスペースを必要とし、多数のこれらのリレーは、テスタ内、特に、ＵＵＴの周りのスペースを埋める傾向があるが、それらのスペースには他の装置を設置することが望ましいことが多い。さらに、機械式リレーは、他の電気部品より信頼性が低い傾向がある。多数のリレーの設置は、一部のリレーが故障する可能性を増加させる傾向があり、したがって、試験システム全体のＭＴＢＦ（平均故障間隔）を短縮させることになる。
【０００７】
マトリクス１００の別の欠点は、高周波信号を歪無しで通過させるマトリクスの能力を損なう伝送線路スタブを導入することである。図２に示すように、テスタリソースＡのＵＵＴ端子１への接続は、スイッチＡ１からスイッチＮ１へ延びる１つのスタブ及びスイッチＡ１からスイッチＡＭへ延びる別のスタブを残す。これらのスタブは、インピーダンス変化及び反射を導入することによって、テスタリソースＡとＵＵＴ端子１の間を通過する信号を歪ませる。信号が速ければ速いほど、信号が、任意の特定長のスタブによって歪むことになる。
【０００８】
スタブ長は、付加的なスイッチを設けることによって、マトリクス１００において低減させることができる。たとえば、スイッチＡ１のすぐ右に、スイッチを付加することができ、そのスイッチは、Ａ１がクローズである時はいつでもオープンにすることができ、それによって、Ａ１からＡＭにわたるスタブを低減させる。付加されたスイッチは、その他の時にはクローズのままにすることができる。同様に、Ａ１からＮ１にわたるスタブを低減させるために、Ａ１のすぐ下にスイッチを付加することができる。こうした改善策をとることができるが、改善策は、必要とされるリレーの数を増やす傾向があり、したがって、収益率の逓減をもたらす傾向がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述の背景を念頭に置いて、必要とされるスイッチの数を大幅に増やすことなく、切り換えられる信号の信号インテグリティ（完全性）を改善することが、本発明の目的である。
【課題を解決するための手段】
【００１０】
上述の目的に加えて、他の目的及び利点を達成するために、スイッチングトポロジは、複数のスイッチング回路を含む。各スイッチング回路は、少なくとも第１ポートと第２ポートを有する。第１ポートに印加される信号は、第２ポートへ直接通過させられるか、又は、第２ポートへの途中で交差することができる。このタイプのスイッチング回路は、種々の方法で組み合わせて、高い柔軟性、短い伝送線スタブ、及び比較的少数のスイッチング素子を提供するスイッチングトポロジを形成することができる。
【００１１】
本発明のさらなる目的、利点、及び新規な特徴は、以下の説明及び図面を考慮することによって明らかになるであろう。
【発明を実施するための最良の形態】
【００１２】
本発明によれば、スイッチング回路は、任意に大きなスイッチングトポロジをそれから構築することができる構築ブロックを形成する。図３Ａ及び図３Ｂは、適した構築ブロックとして使用することができるスイッチング回路の例３００を示す。
【００１３】
図３Ａに示すように、スイッチング回路３００は、第１スイッチング素子３１０及び第２スイッチング素子３１２を含む。各スイッチング素子は、コモン接点並びに第１接点及び第２接点を有する。制御信号に応答して、コモン接点は、第１接点又は第２接点のいずれかに選択的に接続することができる。
【００１４】
第１スイッチング素子３１０の接点は、第２スイッチング素子３１２の接点に１対１で接続される。好ましくは、これらの接点間の接続は逆並列で行われる（すなわち、第１スイッチング素子の第１接点は、第２スイッチング素子の第２接点に接続され、第１スイッチング素子の第２接点は、第２スイッチング素子の第１接点に接続される）。第１スイッチング素子３１０及び第２スイッチング素子３１２のコモン接点は、スイッチング回路３００の第１ノード対（Ａ及びＢ）を形成する。接合した接点によって形成される２つの接合部は、スイッチング回路３００の第２ノード対（１及び２）を形成する。
【００１５】
このように構築されて、スイッチング回路３００は、直通（スルー：ＴＨＲＯＵＧＨ）構成か、交差（クロス：ＣＲＯＳＳ）構成のいずれかをとるように動作することができる。図３Ａはスルー構成を示す。この場合、ノードＡ及びノードＢは、それぞれ、ノード１及びノード２に接続される。図３Ｂは、クロス構成を示し、ノードＡ及びノードＢは、ノード１及びノード２への途中で交差する。すなわち、ノードＡはノード２に接続し、ノードＢはノード１に接続する。
【００１６】
好ましい実施形態では、第１スイッチング素子３１０及び第２スイッチング素子３１２は、機械式フォームＣリレーである。好ましくは、これらのリレーは、同じように構築されるため、リレーはそれぞれ、同じ制御信号に応答して、同じように切り換わる。図示する逆並列接続によって、このように、スイッチング回路３００は、制御信号の１つの状態についてスルー構成を、制御信号の別の状態についてクロス構成を容易にとることができる。リレーの接点の直接並列接続（第１を第１に、第２を第２に）もまた機能することができるが、直接並列接続は、単一制御信号（すなわち、同じリレー）を使用する利便性をなくすため、好ましくない。
【００１７】
好ましくは、２つのスイッチング素子３１０及び３１２は、単一の複数リレーパッケージ内に設けられる。たとえば、デュアルフォームＣリレーパッケージは、完全なスイッチング回路３００用の両方のリレーを収容することができる。さらなる小型化を促すために、３個以上のリレーのパッケージを、それぞれ、複数のスイッチング回路３００のために使用することもできる。第１スイッチング素子及び第２スイッチング素子の接点間の接続部は、パッケージの接続先のプリント回路ボード又は他の回路基板上に導電性経路によって形成される。これらのトレースをできる限り短くすることによって、信号完全性が最大になる。或いは、接点間の接続部を内部に含むように、従来の複数リレーパッケージを改造することが可能である場合がある。内部接続部は、リレー間のより短い接続経路を伴うことになり、したがって、信号完全性をさらに改善することになる。
【００１８】
図３Ｃは、スイッチング回路３００の記号を示す。図３Ｃで示されるノード（Ａ、Ｂ、１、及び２）は、図３Ａ及び３Ｂで同じ名前のついたノードに対応する。ノードＡ及びノードＢに隣接して示す孤は、スイッチング素子のコモン接点を示す。この記号は、後続の図で使用されて、ノードを、直接（Ａを１に、Ｂを２に）又は交差して（Ａを２に、Ｂを１に）のいずれかで接続することができることを示す。
【００１９】
任意の大きさのスイッチングトポロジは、基本的な２×２構築ブロックとしてスイッチング回路３００を使用して構築することができる。信号完全性を促進するために、任意の２×２構築ブロックの全てのノード（Ａ、Ｂ、１、及び２）は、任意の他の２×２構築ブロックのたった１つのノードに接続される必要がある。この制約によって、任意のノードにおける同時並列接続の形成が防止され、したがって、スタブの形成が防止される。
【００２０】
図４Ａ〜図４Ｃは、２×２構築ブロックから構築されたそれぞれに異なる４×４スイッチング回路を示す。図４Ａは、最も簡単な配置構成を示し、４個の構築ブロックが正方形構成で接続される。構築ブロック４１０、４１２、４３０、及び４３２についてＴＨＲＯＵＧＨ（スルー）構成とＣＲＯＳＳ（クロス）構成のみを使用することによって、左側の任意のノードＸ１〜Ｘ４を、右側の任意のノードＹ１〜Ｙ４に接続することができる。たとえば、Ｘ１を、構築ブロック４１０と４３０を共にスルーに設定することによってＹ１に接続することができる。別の例では、Ｘ１を、構築ブロック４１０と４３２を共にクロスに設定することによってＹ４に接続することができる。
【００２１】
図４Ａの配置構成は、左側の任意のノードを右側の任意のノードに接続することができるが、この配置構成は、全ての可能な組み合わせで左側のノードを右側のノードに接続することはできない。特に、この配置構成は、左側の任意の１つの構築ブロックの両方のノードを右側の任意の１つの構築ブロックの両方のノードに同時に接続することができない。そのため、Ｘ２とＹ２が接続されると、Ｘ１とＹ１は接続することができない。同様に、Ｘ２とＹ３が接続されると、Ｘ１とＹ４は接続することができない。この制限は、トポロジが、左側の各構築ブロックと右側の各構築ブロックの間で１つの物理的接続しか提供しないために起こる。
【００２２】
図４Ｂは、多少柔軟性のある４×４配置構成を示す。上述した制限は、構築ブロック４２０を追加することによって部分的に克服される。構築ブロック４２０がスルー構成に設定された状態で、任意の１つの構築ブロックについて両方のノードを、横方向に対向する構築ブロック上の両方のノードに同時に接続することができる（たとえば、Ｘ２がＹ２に接続するのと同時にＸ１はＹ１に接続することができる）。しかしながら、対角線方向に対向するノードに対して依然として制限が加わることに留意されたい。構築ブロック４２０がクロス構成になった状態では、各構築ブロックは、対角線方向に対向する隣接部に対してやはり１つの物理的接続しか有しない。
【００２３】
図４Ｃは、この制限も克服し、左から右へ同時に接続する全ての可能な組み合わせをサポートする。中央列の構築ブロック（４２０と４２２）の１つのブロックをクロスに、これらの構築ブロックの他のブロックをスルーに設定することによって、配置構成は、事実上図４Ｂの配置構成になり、横方向の同時接続に対する制限が克服される。さらに、ブロック４２０及び４２２を共にクロスに設定することによって、任意の構築ブロックからの２つのノードを、トポロジにわたって対角線方向に接続することができ、それによって、対角線方向の同時接続に対する制限が克服される。
【００２４】
図４Ａ〜図４Ｃの４×４スイッチングトポロジの背後にある原理は、より一般的に、図５Ａ〜図５Ｃに示す２Ｎ×２Ｎスイッチングトポロジを作るために、適用することができる。これらのトポロジは、４×４トポロジと同じ構造を有するが、任意の大きさのスケールで実施することができる。
【００２５】
図５Ａは、図４Ａの４×４スイッチングトポロジと構造が同じである２Ｎ×２Ｎスイッチングトポロジを示す。この２Ｎ×２Ｎスイッチングトポロジは、４個のＮ×Ｎユニットを含む。Ｎ×Ｎユニットは、先に述べた一般的規則を使用して相互接続された構築ブロック（すなわち、スイッチング回路３００）で構築されるため、任意の構築ブロックのどのノードも、全ての他の構築ブロックの１つのノードにしか接続しない。Ｎ＝２の場合、Ｎ×Ｎユニットはそれぞれ、単一構築ブロックから成り、図５Ａのトポロジが、事実上図４Ａのトポロジに縮退する。Ｎ＝４の場合、Ｎ×Ｎユニットはそれぞれ、図４Ａ〜図４Ｃに示す４×４ユニットの任意のユニットであることができる。８×８ユニット、１６×１６ユニット等のような、より大きなユニットも同様に使用することができる。
【００２６】
図５Ａのトポロジは、その制限の点で、図４Ａのトポロジと同じである。左側の各Ｎ×ＮユニットのＮ個のノードの半分のみを、横方向又は対角線方向のいずれかで、トポロジにわたって、右側の任意のＮ×Ｎユニットに対して一度に接続することができる。
【００２７】
図５Ｂのトポロジは、クロスオーバ点に追加のＮ×Ｎユニット（５２０）を設けることによってこの制限を部分的に克服する（図４Ｂのトポロジが、ユニット４２０によって同じ問題を部分的に解決した方法と同様に）。ここでは、ユニット５２０が、横方向と対角線方向の両方で、左側のＮ／２個のノードの両方の対を右側のＮ／２個のノードの両方の対に接続可能にすることができる場合に、図４Ｂに当てはまるスイッチング制限を克服することができることに留意されたい。
【００２８】
図５Ｃのトポロジは、図４Ｃのトポロジと同じであり、左側の２Ｎ個全てのノードを、右側の２Ｎ個全てのノードに、任意の可能な組み合わせで接続することを可能にする。
本明細書で述べるスイッチングトポロジは、実質的にスタブがない。唯一の明らかなスタブは、リレー内部又は構築ブロック自体の内部の接続部（すなわち、スイッチング素子３１０及び３１２の接点の間）にある。このようにスタブの無いことによって、これらのトポロジを通過する電気信号の完全性及び帯域幅が保持される。さらに、これらの信号完全性の増加は、多数のリレーを必要とすることなく達成される。図４Ｃに示す最も大きな４×４トポロジは、１２個のフォームＣリレーのみを必要とする。完全クロスポイント４×４マトリクスは、１６個のリレーを必要とし、スタブの影響のため、高周波性能が比較的低い傾向がある。完全クロスポイントマトリクスにおいてスタブを減らすことは、より多くのリレーの追加を必要とする。
【００２９】
本明細書で開示されるスイッチングトポロジ及び方法の好ましい使用は、自動試験システムにおいて試験信号を経路制御するためである。図６は、自動試験システムの或る部分のブロック略図であり、テスタリソース６１０は、スイッチングシステム６１２によって、試験固定具、プローブボード、又はソケット等のインタフェース６１４に切り換え可能である。半導体デバイス又は回路ボード等のＵＵＴ６１６は、インタフェース６１４に接続されて、信号がテスタとＵＵＴの間を通過するのを可能にする。テスタリソース６１０は、スイッチングシステム６１２を適切に構成することによって、ＵＵＴの異なるノードに選択的に適用することができる。
【００３０】
第１テスタリソースを、スイッチングシステム６１２を通してＵＵＴのリードに経路制御し、スイッチングシステムを介してＵＵＴに接続される第２テスタリソースによって第１テスタリソースに対するデバイスの応答を監視することによって、試験を行うことができる。デバイスの応答は、デバイスが、仕様内にあるか、又は、仕様からはずれるかを判定する。
【００３１】
知られているように、半導体デバイスの製造業者は、一般に、デバイスがその仕様を満たしているかどうかを判定するために、自動試験システムを使用する。製造プロセスの初期にデバイスを試験することで、追加の製造コストがかかる前に、試験に不合格であるデバイスを廃棄することが可能になる。さらに、試験結果に基づいて異なる種類にデバイスを分類することで、製造業者は、異なる性能を有するデバイスを異なる価格で販売することが可能になる。本明細書に開示されるスイッチングトポロジ及び方法を自動試験システム内に一体化することによって、必要とされるリレーの数を減らしながら、信号完全性の改善を達成することができる。信号完全性の改善によって、デバイスが、より厳しい許容誤差に対して試験されることが可能になり、したがって、良好なデバイスを、要件を満たすことができないデバイスからより容易に区別することが可能になる。
【００３２】
[代替法]
一実施形態について説明したが、多くの代替の実施形態又は変形形態が可能である。たとえば、スイッチング素子３１０及び３１２は、好ましくは、フォームＣリレーである。しかしながら、これらの素子を構築する多くの他の方法が存在する。たとえば、フォームＡの対を、単一のフォームＣリレーと実質的に同じ機能を提供するために、互いに接続することができる。実質的に同じ機能を果たすようにさせることができる他のタイプのリレー又はリレーの組み合せも使用することができる。
【００３３】
本明細書で述べるように、スイッチング素子は、好ましくは、機械式リレーである。しかしながら、本発明は、機械式リレーによる実施態様に限定されない。たとえば、微細（マイクロ）加工されたＭＥＭスイッチが、従来の機械式リレーの代わりに使用されてもよい。固体スイッチも使用されてもよい。
【００３４】
本発明の主要な用途は、電子信号を切り換えるためであるが、本明細書に開示されるトポロジ及び方法はまた、光信号を切り換えるのに適用可能である。
本明細書で述べるように、スイッチング回路３００は、２つの構成、すなわち、スルー（ＴＨＲＯＵＧＨ）とクロス（ＣＲＯＳＳ）をサポートする。他の構成もまたサポート（利用可能）することができる。たとえば、スイッチング回路３００は、別個の制御信号等で、スイッチング素子３１０及び３１２を独立に制御することによって、ループバックをサポートするようにすることができる。スイッチング素子３１０をアップ（ｕｐ）位置に設定し、スイッチング素子３１２をダウン（ｄｏｗｎ）位置に設定すること（又は、その逆）によって、ノードＡをノードＢにループバックすることができる。ループバックは、スイッチング素子のコモン接点に接続されるノードについてのみ利用可能である。ノードＡを、ノードＢにループバックすることができるが、ノード１は、ノード２にループバックすることができない。スイッチングトポロジは、所望に応じて、任意の特定のノードのループバックに対応するために、左面の、及び／又は、右面のコモン接点を有する構築ブロックから構築することができる。コモン接点が面する方向は、構築ブロックの基本的なスイッチング機能に全く影響を与えないことに留意されたい。それは、ループバック機能に影響を与えるだけである。スルー構成及びクロス構成は、左から右でも右から左でも同じである。
【００３５】
本明細書において特定の実施形態について開示したが、特定の実施形態は、本発明の原理を適用することができる方法の例を示す目的で、具体的に提示した。したがって、開示される実施形態は、本発明を制限するものとして考えるべきではない。
【００３６】
開示される特定の実施形態は、全て、正方形トポロジ（Ｎ×Ｎ）であった。しかしながら、本発明は、正方形トポロジに限定されない。矩形トポロジ（Ｎ×Ｍ）も同様に作ることができる。たとえば、Ｎ×Ｎトポロジを構築し、Ｍ次元について必要とされない構築ブロックを除去することによって、ＮがＭより大きい、Ｎ×Ｍトポロジを構築することができる。
【００３７】
スイッチングトポロジは、リソースを共有するテスタと共に使用することを説明した。しかしながら、本発明は、特定のタイプのテスタに限定されず、任意の試験に関連するスイッチング環境で使用することができる。
【００３８】
したがって、本発明を好ましい実施形態を参照して説明したが、本発明の精神及びその範囲から逸脱することなく、好ましい実施形態において、形態及びその詳細における種々の変更を行ってもよいことが、当業者によって理解されるであろう。
【図面の簡単な説明】
【００３９】
【図１】テスタリソースを被試験ユニット（ＵＵＴ）のピンに選択的に接続するために、自動試験装置で慣例的に使用される完全クロスポイントマトリクスの略図である。
【図２】或る接続部を強調した図１のマトリクスの略図である。
【図３】図３Ａ及び図３Ｂは、それぞれスルー構成及びクロス構成で接続された、本発明によるスイッチング回路の略図である。図３Ｃは、図３Ａ及び図３Ｂのスイッチング回路を表す記号である。
【図４】図４Ａ〜図４Ｃは、図３Ａ〜図３Ｃに示す回路に類似するスイッチング回路を有する、本発明に従って構築された４×４スイッチングトポロジの略図である。
【図５】図５Ａ〜図５Ｃは、図３Ａ〜図３Ｃに示す回路に類似するスイッチング回路を有する、本発明に従って構築されたＮ×Ｎスイッチングトポロジの略図である。
【図６】本発明によるシッチングトポロジを含む自動試験システムの一部のブロック図である。
【図１】
2007507715.tif 000003
【図２】
2007507715.tif 000004
【図３】
2007507715.tif 000005
【図４Ａ】
2007507715.tif 000006
【図４Ｂ】
2007507715.tif 000007
【図４Ｃ】
2007507715.tif 000008
【図５Ａ】
2007507715.tif 000009
【図５Ｂ】
2007507715.tif 000010
【図５Ｃ】
2007507715.tif 000011
【図６】
2007507715.tif 000012
【国際調査報告】
2007507715.tif 000013
2007507715.tif 000014
2007507715.tif 000015