(57)【要約】【解決手段】アナログデジタル変換器の出力歪みのための補正システムおよび補正方法であって、出力歪みを評価することと、評価歪みを供給することと、アナログデジタル変換器の出力と評価歪みとを合成して、出力歪みを補償することと、を備える、補正システムおよび補正方法が開示されている。アナログデジタル変換器の出力歪みを補正するための補償モジュールは、出力歪みを評価するよう構成されたキャリブレーションモジュールと、アナログデジタル変換器の出力と評価歪みとを合成して、出力歪みを補償するよう構成された合成器とを備える。【選択図】図１１
2007521743.tif 000002
【特許請求の範囲】
【請求項１】
アナログデジタル変換器の出力歪みの補正方法であって、
前記出力歪みを評価し、
評価歪みを供給し、
前記アナログデジタル変換器の出力と前記評価歪みとを合成して、前記出力歪みを補償する補正方法。
【請求項２】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法であって、前記出力歪みは、前記アナログデジタル変換器の出力歪みを含む、補正方法。
【請求項３】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法であって、前記出力歪みは、前記アナログデジタル変換器を備える回路の出力歪みを含む、補正方法。
【請求項４】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、キャリブレーションモジュールをトレーニングする、補正方法。
【請求項５】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、キャリブレーションモジュールを適応的にトレーニングする、補正方法。
【請求項６】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、デジタル信号プロセッサを備えるキャリブレーションモジュールをトレーニングする、補正方法。
【請求項７】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、非線形フィルタを備えるキャリブレーションモジュールをトレーニングする、補正方法。
【請求項８】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、非線形フィルタを備えるキャリブレーションモジュールをトレーニングし、前記非線形フィルタは、少なくとも１つの非線形素子に接続された少なくとも１つの線形フィルタを備える、補正方法。
【請求項９】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、キャリブレーションモジュールをトレーニングし、
前記キャリブレーションモジュールは、非線形フィルタを備え、
前記非線形フィルタは、非線形素子に接続された少なくとも１つの線形フィルタを備え、
前記非線形フィルタは、遅延ステージを備える、補正方法。
【請求項１０】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、キャリブレーションモジュールをトレーニングし、前記キャリブレーションモジュールのトレーニングは、アナログ信号を前記アナログデジタル変換器に供給して、デジタル版の前記アナログ信号を前記キャリブレーションモジュールに供給することを含む、補正方法。
【請求項１１】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、キャリブレーションモジュールをトレーニングし、前記キャリブレーションモジュールのトレーニングは、第１の信号を前記アナログデジタル変換器に供給し、第２の信号を前記キャリブレーションモジュールに供給することを備える、補正方法。
【請求項１２】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、キャリブレーションモジュールをトレーニングし、前記キャリブレーションモジュールのトレーニングは、誤差適応信号をフィードバックして前記キャリブレーションモジュールを適応させることを含む、補正方法。
【請求項１３】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、キャリブレーションモジュールをトレーニングし、前記キャリブレーションモジュールのトレーニングは、誤差適応信号をフィードバックして、最小二乗技術により前記キャリブレーションモジュールを適応させることを含む、補正方法。
【請求項１４】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、キャリブレーションモジュールをトレーニングし、
前記キャリブレーションモジュールは、非線形フィルタを備え、
前記キャリブレーションモジュールのトレーニングは、信号を前記キャリブレーションモジュールに供給し、誤差適応信号をフィードバックして前記非線形フィルタの係数を適応させることを備える、補正方法。
【請求項１５】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、キャリブレーションモジュールをトレーニングし、トレーニングは、
前記アナログデジタル変換器の最上位ビット出力を選択し、
前記選択された最上位ビット出力を前記キャリブレーションモジュールに供給し、
前記キャリブレーションモジュールを適応させることを備える、補正方法。
【請求項１６】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、キャリブレーションモジュールをトレーニングし、トレーニングは、
前記アナログデジタル変換器の最上位ビット出力を選択し、
前記選択された最上位ビット出力を前記キャリブレーションモジュールに供給し、
前記アナログデジタル変換器の最下位出力ビット出力に対する前記選択された最上位ビット出力の干渉を低減するよう、前記キャリブレーションモジュールを適応させることを備える、補正方法。
【請求項１７】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、一様ノイズ源を用いてキャリブレーションモジュールをトレーニングする、補正方法。
【請求項１８】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、デジタルアナログ変換器を用いてキャリブレーションモジュールをトレーニングする、補正方法。
【請求項１９】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、デジタルアナログ変換器を用いてキャリブレーションモジュールをトレーニングし、前記デジタルアナログ変換器は、前記アナログデジタル変換器よりも少ない出力ビットを備える、補正方法。
【請求項２０】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法はさらに、ダイナミックエレメントマッチング・デジタルアナログ変換器を用いてキャリブレーションモジュールをトレーニングする、補正方法。
【請求項２１】
請求項１に記載のアナログデジタル変換器の出力歪みの補正方法であって、前記出力歪みは、前記アナログデジタル変換器を備える回路の歪み全体を含む、補正方法。
【請求項２２】
アナログデジタル変換器の出力歪みを補正するための補償モジュールであって、
前記出力歪みを評価するよう構成されたキャリブレーションモジュールと、
前記アナログデジタル変換器の出力と前記評価歪みとを合成して、前記出力歪みを補償するよう構成された合成器と、を備える、補償モジュール。
【請求項２３】
請求項２２に記載のアナログデジタル変換器の出力歪みを補正するための補償モジュールであって、前記補償モジュールは、誤差補正アナログデジタル変換器に組み込まれている、補償モジュール。
【請求項２４】
歪み補正アナログデジタル変換器であって、
出力歪みを有する二値化回路と、
前記出力歪みを評価するよう構成されたキャリブレーションモジュールと、
前記アナログデジタル変換器の出力と前記評価歪みとを合成して、前記出力歪みを補償するよう構成された合成器と、を備える、歪み補正アナログデジタル変換器。
【請求項２５】
歪み補正アナログデジタル変換器であって、
第１の出力を供給するよう構成された第１のアナログデジタル変換器と、
第１の出力歪みを有する第２の出力を供給するよう構成された第２のアナログデジタル変換器と、
前記第１のアナログデジタル変換器に接続され、前記第１の出力歪みを評価して第１の評価歪みを供給するよう構成された第１のキャリブレーションモジュールと、
前記第２の出力と前記第１の評価歪みとを合成して、前記第１の出力歪みを補償すると共に第１の誤差補正信号を供給するための第１の合成器と、を備える、歪み補正アナログデジタル変換器。
【請求項２６】
請求項２５に記載の歪み補正アナログデジタル変換器はさらに、
第２の出力歪みを有する第３の出力を供給するよう構成された第３のアナログデジタル変換器と、
前記第１のアナログデジタル変換器に接続され、前記第２の出力歪みを評価して第２の評価歪みを供給するよう構成された第２のキャリブレーションモジュールと、
前記第３の出力と前記第２の評価歪みとを合成して、前記第２の出力歪みを補償すると共に第２の歪み補正信号を供給するための第２の合成器と、を備える、歪み補正アナログデジタル変換器。
【請求項２７】
請求項２５に記載の歪み補正アナログデジタル変換器はさらに、
前記第１の合成器に接続され、前記第１の誤差補正信号から得られた前記第２の歪み補正信号の歪み成分を評価して第３の評価歪みを供給するよう構成された第３のキャリブレーションモジュールと、
前記第２の歪み補正信号と前記第３の評価信号とを合成して、第３の歪み補正信号を供給するための第３の合成器と、を備える、歪み補正アナログデジタル変換器。
【請求項２８】
アナログデジタル変換器の出力歪みの補正方法であって、
最上位ビットによる最下位ビットへの評価歪みを決定し、
前記アナログデジタル変換器の出力と前記評価歪みとを合成して、前記出力歪みを補償し、
前記決定は、前記最下位ビットの値に関わらず行われる、補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、アナログデジタル変換器（ＡＤＣ）に関し、特に、歪み補正アナログデジタル変換器（ＤＣＡＤＣ）および歪み補正方法に関する。
【背景技術】
【０００２】
アナログデジタル変換器（ＡＤＣ）は、サンプリングされた時間デジタル値に対して連続時間信号をマッピングするために用いられる装置である。かかる装置は、電子システムで広く用いられている。
【０００３】
理想的なＡＤＣは、その出力内に誤差を含まない。理想的なＡＤＣによってサンプリングされた正弦波入力信号は、周波数領域に高調波を有することがない。しかしながら、実際には、ＡＤＣは理想的ではない。ＡＤＣ素子の不整合および非線形性が、ＡＤＣの出力を歪ませる誤差を引き起こす。サンプリングされた正弦波信号は、周波数領域に高調波を有し、信号の忠実度が低下する。
【０００４】
ＡＤＣの品質は、ＡＤＣをトリミングして所望の伝達特性を実現することによって改善可能である。図１は、ＡＤＣの品質を改善するために用いられるシステムを示すブロック図である。デジタル化された正弦波基準信号が、１６ビットデジタルアナログ変換器（ＤＡＣ）１０２に送られる。ＤＡＣは、良好な伝達特性と低ノイズとを有する。その出力は、試験対象の１６ビットＡＤＣ１０４に送られる。ＡＤＣは、ＤＡＣの出力をサンプリングし、高速フーリエ変換（ＦＦＴ）を実行するフィルタ１０６に、その出力を送る。ＦＦＴの出力が、大きな高調波歪みを有すると判定された場合には、ＡＤＣの一部の構成要素がトリミングされる。トリミング処理は、通例、ＡＤＣの抵抗や静電容量を変化させることで、ＡＤＣの高調波歪みの低減を可能にする。
【０００５】
トリミング技術には、いくつかの問題点がある。ＡＤＣの試験とトリミングには時間が掛かり、生産コストが増大する。また、トリミング回路の設計は、ＡＤＣの複雑さを増す。さらに、ある周波数に対するＡＤＣの伝達特性を調整するために回路をトリミングすると、他の周波数に対するＡＤＣの伝達特性に悪影響が出ることがある。回路の複雑さや生産コストを増大させることなく、ＡＤＣの歪みを補正できる技術が求められている。また、その技術は、ＡＤＣの動作スペクトル全体で歪みを補正できると有用である。
【発明を実施するための最良の形態】
【０００６】
本発明は、処理、装置、システム、物質の組成、コンピュータ読み取り可能な記憶媒体などのコンピュータ読み取り可能な媒体、および、光学または電子通信回線を介してプログラム命令が送信されるコンピュータネットワークを含む数多くの形態で実施可能である。本明細書では、本発明が取りうるこれらの実施例やその他すべての形態を技術と呼ぶこととする。一般に、開示されている処理の工程の順序は、本発明の範囲内で変更されてよい。
【０００７】
以下では、本発明の原理を示す添付の図面に沿って、本発明の１または複数の実施形態に関する詳細な説明を行う。本発明は、かかる実施形態に関連して説明されているが、本発明は、どの実施形態にも限定されない。本発明の範囲は、特許請求の範囲によってのみ限定され、本発明は、数多くの代替物、変形物、および等価物を包含する。本発明の完全な理解を促すために、以下では、多くの具体的な詳細事項を説明している。これらの詳細事項は、例示を目的として提供されるものであり、本発明は、それらの具体的な詳細事項の一部または全部がなくとも、請求項に従って実施可能である。本発明を不必要に理解しにくくしないよう、明瞭にするめに、本発明に関連する技術分野で周知の技術事項については、詳細に説明していない。
【０００８】
アナログデジタル変換器の出力における歪みを補正するための改良技術が開示されている。一部の実施形態では、歪み補正アナログデジタル変換器（ＤＣＡＤＣ）は、従来のＡＤＣの出力における歪みを補償するようトレーニングされたキャリブレーションモジュールを用いる。一部の実施形態では、キャリブレーションモジュールは、最下位ビット（ＬＳＢ）に対する最上位ビット（ＭＳＢ）の干渉効果をモデル化する。キャリブレーションモジュールは、ランダムノイズ発生器、カスタムのデジタルアナログ変換器（ＤＡＣ）、またはノイズの多いＤＡＣを用いてトレーニングされてよい。一部の実施形態では、キャリブレーションモジュールは、線形フィルタと非線型素子からなる非線形デジタル信号プロセッサ（ＤＳＰ）を備える。ＤＣＡＤＣは、いくつかのＡＤＣステージと、いくつかのキャリブレーションモジュールとを備えてよい。ＤＣＡＤＣは、一部の実施形態では、回路全体の歪みを補正するために用いることができる。記載されている技術は、パイプライン型、フォールディング型、およびシグマデルタ型を含め、様々な種類のＡＤＣアーキテクチャに適用可能である。
【０００９】
図２Ａは、一実施形態に従って、アナログデジタル変換器の動作を示すブロック図である。ＡＤＣ２００は、Ｎビットの出力を有する（Ｎは整数）。ＡＤＣの量子化された出力ビットの各々をｍjとする。ここで、ｊ∈｛０，１，．．．，Ｎ−１｝、ｍj∈｛０，１，｝である。ＡＤＣ２００への入力は、アナログ信号２０４であり、それは、以下のように表すことができる。
ｘ＝ｍN-1２N-1＋ｍN-2２N-2．．．＋ｍ1２1＋ｍ0２0＋ｕ  （式１）
ここで、ｕは、最高品質のＡＤＣ量子化レベルよりも低い信号の値である。
【００１０】
理想的なＡＤＣの出力は、以下のように表すことができる。
ｙi＝ｍN-1２N-1＋ｍN-2２N-2．．．＋ｍ1２1＋ｍ0２0  （式２）
【００１１】
実際には、ＡＤＣの出力は、いくらかの歪みを有する。その出力は、２つの成分（すなわち、理想的な出力成分２０６と歪み成分２０８）の合成と考えることができる。２つの成分が合成されて、実際の出力２１０が与えられる。本明細書で用いられているように、合成とは、２以上の信号に対して実行される減算、加算、または任意の他の適切な演算を意味する。
【００１２】
図２Ｂは、本発明の一実施形態に従って、歪み補正アナログデジタル変換器を示す図である。ＤＣＡＤＣは、アナログ信号をデジタルに変換するデジタル化回路を備えたＡＤＣ２５０と、キャリブレーションモジュール２５４とを備える。ＤＣＡＤＣの構成要素は、単一の集積回路、別個の構成要素、または任意の他の適切な構成で実装されてよい。ＡＤＣ２５０の出力は、理想的な出力成分２６０と歪んだ出力成分２６２とを含む。歪んだ出力成分をモデル化する信号を生成するために、キャリブレーションモジュール２５４が用いられる。合成器２６６は、ＡＤＣの出力からキャリブレーションモジュールの出力を減算し、ほぼ理想的な出力である信号２６８を出力する。
【００１３】
歪んだ出力成分は、以下のようにモデル化することができる。 
ｙ＝ｍN-1ｋN-1２N-1＋ｍN-2ｋN-2２N-2．．．＋ｍ1ｋ1２1＋ｍ0ｋ0２0  （式３）
ここで、ｋjは、理想的には定数１であるが、歪みが存在する場合には、いくらかの量子化オフセット分だけ１から外れうる。
【００１４】
例えば、ｋN-1＝１．００１で、ｍN-1＝１の場合には、項ｍN-1ｋN-1２N-1の量子化への寄与は、２N-1＋０．００１・２N-1である。ここで、２N-1は所望の出力ビットであり、０．００１・２N-1は歪みである。また、ｍN-1＝０である場合には、その項は、歪み誤差に寄与しない。同様の分析が、任意のｍjに適用できる。
【００１５】
より複雑な形の歪みをモデル化するために、他の式を用いてもよい。一部の実施形態では、出力は、以下に示すように、ビットの交差項の関数であり、歪みを表す成分ｕをさらに含む。
ｕ＝ｍN-1ｑN-1ｍN-2ｑN-2２N-2＋ｍN-2ｑN-2ｍN-3ｑN-3２N-3  （式４）
【００１６】
最上位ビット（ＭＳＢ）および最下位ビット（ＬＳＢ）における同一の量子化誤差オフセットについては、上位ビットが、下位ビットよりも歪みへの寄与が大きい。式３に戻ると、Ｎ＝８、ｋ1およびｋN-1が共に０．００１であるＡＤＣでは、歪みへの寄与は、ビット１については０．００１・２1であり、ビット７については０．００１・２7である。したがって、実際には、ＡＤＣのほとんどが、上位ビットの量子化オフセットに由来する歪みを出力する。さらに、上位ビットの寄与は、下位ビットの寄与よりも指数関数的に大きい。したがって、ＤＣＡＤＣは、下位ビットに関連する誤差を補正する必要なく、良好な性能を実現することができる。
【００１７】
図３は、本発明の一実施形態に従って、歪みのあるアナログデジタル変換器のモデルを示すブロック図である。信号３００は、ＮビットＡＤＣへのアナログ入力であり、Ｘnで示される。ＡＤＣの理想的な出力は、２つの成分、すなわち、信号３０２および３０４に分離される。成分３０２は、ｋ個の最上位ビットを含む。成分３０４は、（Ｎ−ｋ）個の最下位ビットを含む。合成器３０５は、信号３０２および３０４を合成して、理想的なＡＤＣ信号３０６を出力する。歪みの影響を近似するために、最上位ビットのみが、歪みモデル３１２によって演算される。歪みモデルの出力（すなわち、信号３０８）は、歪み成分である。理想的な出力３０６および歪み成分３０８は、合成されて、実際の出力（すなわち、信号３１０）を生成する。
【００１８】
ＡＤＣの実際の出力は、一部の実施形態では、以下のように表すことができる。
ｗ＝ｍN-1２N-1＋ｍN-2２N-2．．．＋ｍ1２1＋ｍ0２0＋ｆ（ｍN-1，ｍN-2，ｍN-3，ｍN-4）  （式５）
ここで、ｆ（ｍN-1，ｍN-2，ｍN-3，ｍN-4）は、歪みモデルの伝達関数である。一部の実施形態では、その関数は、上位ビットの非線形関数である。下位ビットによる歪みは無視されることと、非線形関数のために選択される上位ビットの数は、実装に依存するため、他の実施形態では異なっていてもよいことに注意されたい。あるいは、ｗは、以下のように表されてもよい。
ｗ＝ｙ＋ｆ（ｍj）  （式６）
ここで、ｙは、理想的なＡＤＣ出力であり、ｆ（ｍj）は、出力ビットの非線形関数である。
【００１９】
量子化誤差εは、実際の出力と入力との差として表すことができる。
ε＝ｗ−ｘ＝ｆ（ｍN-1，ｍN-2，ｍN-3，ｍN-4）−ｕ  （式７）
【００２０】
一部の実施形態では、ＤＣＡＤＣは、ＡＤＣの非線形歪み成分ｆ（ｍN-1，ｍN-2，ｍN-3，ｍN-4）をモデル化するようトレーニングされたキャリブレーションモジュールを備える。ＡＤＣの出力は、その実際の出力から非線形歪み成分を減算することによって補正可能である。図４Ａは、本発明の一実施形態に従って、トレーニングモードのＤＣＡＤＣを示すブロック図である。本実施形態では、キャリブレーションモジュールは、デジタル信号プロセッサ（ＤＳＰ）４２２を備える。信号４００は、ＡＤＣ４２０へのアナログ入力信号である。ＡＤＣの出力は、理想的な出力信号４０４および歪み成分４０６である。信号４０４および４０６は、合成され、ＡＤＣの実際の出力４０８を形成する。信号４０８は、評価歪み信号４１４を出力するＤＳＰ４２２に送られる。ＤＳＰ４２２は、評価歪みと出力歪みとの間の差を最小限にすることにより、評価歪みを改善するよう適応している。
【００２１】
信号４０２は、キャリブレーションモジュールをトレーニングするために用いられる理想的な二値化されたバージョンの信号４００である。信号４０２は、ほとんど歪みを持たない。その信号が信号４０８から減算されて、歪み信号４１２が形成される。歪み信号とシミュレートされた歪み信号との差（すなわち、信号４１８）は、誤差適応信号である。信号４１８は、ＤＳＰにフィードバックされ、それにより、ＤＳＰは、誤差適応信号を最小化して歪みをより良好にモデル化できる。ＤＳＰおよびその適応技術の詳細については後述する。
【００２２】
図４Ｂは、図４Ａに示したＡＤＣの実施形態の定常状態の動作を示すブロック図である。定常状態では、ＤＳＰの適応パスは、接続を切られる。ＤＳＰは、トレーニング処理中に得られた構成を用いて、歪みをモデル化し、歪み信号４６０を出力する。歪み信号は、ＡＤＣの出力（すなわち、信号４５６）から減算される。結果として生成される信号４５８は、誤差が補正されており、その歪みは、信号４５６よりも大幅に小さくなる。
【００２３】
しかしながら、実際には、理想的なトレーニング信号が利用可能でない場合もある。理想的なトレーニング信号を必要としないいくつかの方法について論じる。これらの方法は、無相関のアナログ入力信号が、理想的なＡＤＣに対する無相関の量子化された出力信号ビットになるという原理を利用する。以下の例は、この原理を示す。
【００２４】
歪み全体が比較的小さいとすると、歪みの量は、ＬＳＢの項で表すことができる。非線形歪みを以下のようにする。
ｆ（ｍN-1，ｍN-2，ｍN-3，ｍN-4）＝ｍN-1２1＋ｍN-2２0  （式７）
【００２５】
ＤＳＰの実際の出力は、以下のように表すことができる。
ｗ＝ｍN-1２N-1＋ｍN-2２N-2．．．＋（ｍ1＋ｍN-1）２1＋（ｍ0＋ｍN-2）２0  （式８）
ビットＮ−１および１は、共に、共通の成分ｍN-1を有しているため相関があり、ビットＮ−２および０も、共に、共通の成分ｍN-2を有しているため相関がある。
【００２６】
この例では、キャリブレーションモジュールは、ｗから減算されるシミュレートされた歪み信号（ｍN-1）２1＋（ｍN-2）２0を出力するようトレーニングされる。結果として得られる信号は、理想的なＡＤＣ出力とほぼ等しい補正された出力である。
【００２７】
キャリブレーションモジュールを適切にトレーニングするためには、ＡＤＣのトレーニング入力信号は、ランダムで、一様に分布し、無相関であることが好ましい。図５は、ノイズ信号源を用いてトレーニングされたＤＣＡＤＣの実施形態を示すブロック図である。一様ノイズ信号源５００は、ランダムかつ無相関のアナログ信号５１６を供給する。一様ノイズ信号源は、熱ノイズ源や任意の他の適切な素子を用いて実装されてよい。信号５１６は、ＡＤＣ５０２に送られる。ＡＤＣ５０２が理想的である場合には、その出力は、ランダムな無相関のビットになる。しかしながら、実際には、ＡＤＣは理想的ではなく、その出力ビットは、完全に無相関なわけではない。本実施形態では、ＡＤＣ５０２の出力ｗは、式８で示したｗと同じである。ＡＤＣの出力信号５０６は、２つのＭＳＢを含み、以下のように表すことができる。
ｙMSB＝ｍN-1２N-1＋ｍN-2２N-2  （式９）
【００２８】
ＡＤＣの出力信号５１０は、２つのＬＳＢと、ＭＳＢに関連する歪み成分とを含む。その出力信号は、以下のように表すことができる。
ｙLSBE＝（ｍ1２1＋ｍ0２0）＋（ｍN-1２1＋ｍN-2２0）  （式１０）
【００２９】
ＤＳＰ５０４は、ＭＳＢに関連するＡＤＣの歪みをモデル化する。その出力信号５０８は、信号５１０から減算される。結果として得られる適応信号５１２は、ほぼ、歪みのないＬＳＢである。換言すれば、信号５１２内のビットは、ほぼランダムであり、信号内の任意の相関は、主に、ＤＳＰのモデルと実際の歪み関数との間の差に起因する。信号５１２は、ＤＳＰにフィードバックされ、それにより、ＤＳＰは、ＭＳＢとＬＳＢとの間のすべての干渉を除去するよう、その動作を適応させる。相関が非線形である一部の実施形態では、ＤＳＰは、非線形フィルタである。非線形ＤＳＰの詳細については、図９Ａおよび９Ｂで説明する。
【００３０】
図６は、低ノイズデジタルアナログ変換器を用いてトレーニングされた別の歪み補正アナログデジタル変換器の実施形態を示すブロック図である。ＡＤＣ６０２は、Ｎビットの線形性を有する。ＤＡＣ６００は、低ノイズのＫビットＤＡＣであり、Ｋは、Ｎよりも小さいことが好ましい。ＤＡＣ６００は、Ｎビットを超える線形性を有する。ＤＡＣは、ＡＤＣに入力信号６１４を供給する。本実施形態では、ＡＤＣ６０２の出力ｗは、式８で示したものと同じである。ＡＤＣの出力信号６０６は、２つのＭＳＢを含み、式９のように表すことができる。
【００３１】
ＤＡＣ６００は、ＡＤＣ６０２よりも少ないビットを有するため、ＡＤＣのＬＳＢは、ＡＤＣが理想的な場合にはゼロになる。歪みがある場合には、ＬＳＢは、ＭＳＢからの成分を含む。ＡＤＣの出力信号６１０は、以下のように表すことができる。
ｙLSBE＝ｍN-1２1＋ｍN-2２0  （式１１）
【００３２】
ＤＳＰ６０４は、信号６１０を相殺する出力６０８を供給するために収束する。結果として得られる適応信号６１２は、信号６１０により近くなるように出力を調整するためにＤＳＰにフィードバックされる。低ノイズＤＡＣを用いてトレーニング信号を供給すると、ＤＳＰは、より迅速に収束できるようになる。
【００３３】
図７は、ノイズの多いデジタルアナログ変換器を用いてトレーニングされた別の歪み補正アナログデジタル変換器の実施形態を示すブロック図である。その回路は、図６の回路と同様のものであるが、ＤＡＣ７００は、理想的ではなくノイズの多いＫビットＤＡＣでよく、Ｋは、Ｎよりも小さいことが好ましい。例えば、ダイナミックエレメントマッチング（ＤＥＭ）ＤＡＣなど、他の型の理想的でないＤＡＣを用いてもよい。ＡＤＣ７０２の出力信号７０６は、２つのＭＳＢを含み、式９のように表すことができる。ＡＤＣの出力信号７１０は、ＭＳＢ成分とノイズとを含む。その出力信号は、以下のように表すことができる。
ｙLSBE＝ｍN-1２1＋ｍN-2２0＋ｕ  （式１２）
【００３４】
ＤＳＰ７０４は、信号７１０を相殺する出力７０８を供給するために収束する。結果として得られる適応信号７１２は、信号７１０により近くなるように出力を調整するためにＤＳＰにフィードバックされる。ノイズの多いＤＡＣでトレーニングされたＤＳＰは、低ノイズＤＡＣでトレーニングされたＤＳＰよりも収束するのが遅いが、ノイズの多いＤＡＣは、一般的に、低ノイズＤＡＣよりも安価であるため、よりコスト効率がよい傾向がある。
【００３５】
図５−７で用いられたトレーニング信号は、通例、ＡＤＣの周波数スペクトル全体を網羅し、それにより、ＡＤＣの動作周波数に対する歪み補正を実現することに注意されたい。
【００３６】
図８は、本発明の一実施形態に従って、歪み補正アナログデジタル変換器の定常状態の構成を示すブロック図である。ＤＣＡＤＣは、キャリブレーションモジュールが収束すると、トレーニング期間を終了し、定常状態動作に入る。定常状態動作中には、ＤＳＰの適応フィードバックパスは、接続を切られる。アナログ入力信号８００が、ＡＤＣ８０２に送られ、デジタルに変換される。ＡＤＣの出力信号８０６は、ＭＳＢを含み、ＡＤＣの出力信号８１０は、歪みのあるＬＳＢを含む。信号８０６は、ＤＳＰ８０４に送られ、ＤＳＰ８０４は、トレーニング期間中に取得した係数を用いて、歪みを再現し、出力信号８０６を生成する。信号８０６は、信号８１０から減算され、その結果、ほぼＡＤＣの理想的な下位出力ビットである信号８１２が生成される。この構成は、一般に、図５−７に示したものを含むＤＣＡＤＣの定常状態動作に適用可能である。
【００３７】
ＡＤＣの歪みは、非線形であることが多い。ＡＤＣの非線形効果を補償することは、従来の技術では困難な課題である。参照により本明細書に組み込まれている２００３年２月２１日出願のＢａｔｒｕｎｉによる米国特許Ｎｏ．１０／３７２，６３８（代理人事件番号ＯＰＴＩＰ００１）「ＮＯＮＬＩＮＥＡＲ  ＦＩＬＴＥＲ」、および、参照により本明細書に組み込まれている２００３年４月１８日出願のＢａｔｒｕｎｉによる米国特許出願Ｎｏ．１０／４１８，９４４（代理人事件番号ＯＰＴＩＰ００２）「ＮＯＮＬＩＮＥＡＲ  ＩＮＶＥＲＳＩＯＮ」において、Ｂａｔｒｕｎｉは、線形素子を用いて非線形フィルタを構築するための改良技術と、所望の伝達特性を実現するよう非線形フィルタを適応させるための改良技術とを記載した。これらの技術は、非線形効果の補償に関連する複雑さを大幅に低減するものであり、ＤＣＡＤＣの設計および構成に適用されてよい。図９Ａ−９Ｂは、それらの技術の一部を示している。
【００３８】
図９Ａは、本発明の一実施形態に従って、歪み補正アナログデジタル変換器で用いられるデジタル信号プロセッサの詳細を示すブロック図である。入力ベクトルＸは、一連の線形フィードフォワードフィルタ（９００、９０２、９０４、および９０６）に送信される。フィルタの出力は、いくつかの係数（ｂ0、β1、β2、およびβ3）と合成された後に、一連の非線形プロセッサによって処理される。本実施形態では、非線形プロセッサは、絶対値演算子（９０８、９１０、および９１２）として実装される。絶対値演算の結果は、係数Ｃ1、Ｃ2、およびＣ3を乗算されて、合成され、出力信号９１４を形成する。ＤＳＰの伝達特性は、以下のように表すことができる。
Ｙ＝ａｘ＋ｂ＋ｃ1｜α1ｘ＋β1｜＋ｃ2｜α2ｘ＋β2｜＋ｃ2｜α2ｘ＋β2｜＋ｃ3｜α3ｘ＋β3｜  （式１３）
トレーニング中、ＤＳＰは、最小二乗（ＬＭＳ）アルゴリズムや、導関数の誤差逆伝搬特性などの技術を用いて係数を調整することにより伝達関数を適応させ、信号９１６の歪み成分をより良好にモデル化する。
【００３９】
図９Ｂは、図９Ａに示した線形フィルタ９００の詳細を示す図である。入力ベクトルＸは、乗算器９５０を用いて係数ａ0を乗算される。入力は、さらに、複数の遅延ステージ（９５２−９６４）に送信される。遅延された信号は、それぞれ、係数ａ１−ａ７を掛けられる。乗算された信号は、合成器９６６によって合成される。
【００４０】
図１０は、本発明の一実施形態に従って、多段式の歪み補正アナログデジタル変換器を示すブロック図である。入力は、ノイズ源１０００である。４つのｋビットＡＤＣを用いて、４ｋビットを有するＡＤＣの出力が生成される。本実施形態では、ｋは５である。下位ビットに対する上位ビットの干渉効果を打ち消すために、いくつかのＤＳＰが、ＡＤＣのステージに接続されている。上位ビットの効果が、下位ビットから除去されると、その結果として得られたビットは、次に、その効果をさらに下位のビットから除去する同じ処理を施される。ＡＤＣ１は、ｍ19２19＋ｍ18２18＋ｍ17２17＋ｍ16２16＋ｍ15２15で表される最上位ビットＡを生成する。最上位ビットは、ＡＤＣ１００４によって生成された下位ビットから上位ビットの干渉効果を除去するようトレーニングされたＤＳＰ１に送られる。結果として得られる歪み補正信号１００２は、ｎ14２14＋ｎ13２13＋ｎ12２12＋ｎ11２11＋ｎ10２10と表される。
【００４１】
ＡＤＣ１の出力は、さらに、ＡＤＣ３およびＡＤＣ４によって生成された下位ビットから干渉効果を除去するために、それぞれＤＳＰ２およびＤＳＰ３に送られ、信号１００４および１００６が得られる。次いで、歪み補正信号１００２は、ＤＳＰによって生成された下位ビットに対して存在しうるすべての干渉効果をさらに除去するために、ＤＳＰ４およびＤＳＰ５に送られる。同様に、信号１００８は、信号１０１０に存在するすべての干渉を除去するようトレーニングされたＤＳＰ６に送られる。歪み補正出力信号１００８および１０１２は、それぞれ、ｎ9２9＋ｎ8２8＋ｎ7２7＋ｎ6２6＋ｎ5２5およびｎ4２4＋ｎ3２3＋ｎ2２2＋ｎ1２1＋ｎ0２0と表される。
【００４２】
ＡＤＣのステージにおけるビット数、ステージの数、およびＤＳＰの数は、実装に依存することに注意されたい。同じ一般的なアーキテクチャを変形して、異なる数のＡＤＣのステージおよびＤＳＰを用いることができる。
【００４３】
ＤＣＡＤＣのキャリブレーションモジュールは、ＤＣＡＤＣを含む回路全体の歪みを補正するために用いてもよい。例示のために、受信回路の例を説明するが、ＤＣＡＤＣは、送信回路または任意の他の適切な回路の歪みを補正するために用いることもできることに注意されたい。
【００４４】
図１１は、本発明の一実施形態に従って、歪み補正アナログデジタル変換器を備える受信回路を示すブロック図である。受信回路は、自動利得制御（ＡＧＣ）１１０４と、バッファ１１０２と、ＤＣＡＤＣ１１００とを備える。ＤＥＭ ＤＡＣ１１０８と、カスタム低ノイズＤＡＣ１１１０と、ランダムノイズ発生器１１１２とを含めて、回路をトレーニングするために利用可能な複数の信号源が備えられている。スイッチ１１０６は、トレーニング処理中に信号源の１つを選択する。ＤＣＡＤＣ１１００のキャリブレーションモジュールは、ＡＤＣ自身の歪みだけでなく、ＡＧＣやバッファによって引き起こされた歪みも補正するよう適応される。トレーニングが完了すると、スイッチ１１０６は、インターフェース１１１４に接続し、回路は、定常状態モードで動作する。定常状態モードでは、回路全体の歪みが、ＤＣＡＤＣのキャリブレーションモジュールによって補正される。
【００４５】
出力の歪みを補正するための改良技術を開示した。キャリブレーションモジュールを用いて歪みを補償するいくつかの実施形態について説明した。その技術は、ＡＤＣの生産コストを大きく増大させることなく、広いスペクトルにわたって低歪みの出力を提供する。
【００４６】
理解しやすいように、本発明について、ある程度詳細な説明を行ったが、添付の特許請求の範囲内で、変更や変形を行ってよいことは明らかである。本発明の処理および装置を実施する多くの別の形態が存在することに注意されたい。 したがって、上述の実施形態は、例示であって限定を行うものではないと見なされ、本発明は、本明細書に記載された詳細事項に限定されず、添付の請求項の範囲および等価物の範囲内で変形されてよい。
【図面の簡単な説明】
【００４７】
【図１】ＡＤＣの品質を改善するために用いられるシステムを示すブロック図。
【図２Ａ】一実施形態に従って、アナログデジタル変換器の動作を示すブロック図。
【図２Ｂ】本発明の一実施形態に従って、歪み補正アナログデジタル変換器を示す図。
【図３】本発明の一実施形態に従って、歪みのあるアナログデジタル変換器のモデルを示すブロック図。
【図４Ａ】本発明の一実施形態に従って、トレーニングモードのＤＣＡＤＣを示すブロック図。
【図４Ｂ】図４Ａに示したＡＤＣの実施形態の定常状態の動作を示すブロック図。
【図５】ノイズ信号源を用いてトレーニングされたＤＣＡＤＣの実施形態を示すブロック図。
【図６】低ノイズデジタルアナログ変換器を用いてトレーニングされた別の歪み補正アナログデジタル変換器の実施形態を示すブロック図。
【図７】ノイズの多いデジタルアナログ変換器を用いてトレーニングされた別の歪み補正アナログデジタル変換器の実施形態を示すブロック図。
【図８】本発明の一実施形態に従って、歪み補正アナログデジタル変換器の定常状態の構成を示すブロック図。
【図９Ａ】本発明の一実施形態に従って、歪み補正アナログデジタル変換器で用いられるデジタル信号プロセッサの詳細を示すブロック図。
【図９Ｂ】図９Ａに示した線形フィルタ９００の詳細を示す図。
【図１０】本発明の一実施形態に従って、多段式の歪み補正アナログデジタル変換器を示すブロック図。
【図１１】本発明の一実施形態に従って、歪み補正アナログデジタル変換器を備える受信回路を示すブロック図。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【国際調査報告】
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