(57)【要約】  多相コンバータにおける相の数が増加すると、制御ＩＣに対する必要条件が増大する。本発明においては、ＤＣ−ＤＣコンバータの総ての単相において新たなＰＷＭ信号を得るのではなく、複数の単相が集められて複数のグループ（２２，２４，２６）にまとめられる。各グループ内において、複数のコンバータは、一つのＰＷＭ信号（ＰＷＭ１，ＰＷＭ２．．．ＰＷＭＮ）に基づいて動作させられる。これにより、制御ＩＣに対する必要条件を低減させることができ、従って、安価でかつ小型の制御ＩＣを適用できるため、有益である。
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【特許請求の範囲】
【請求項１】
第１の制御信号及び第２の制御信号を生成する制御回路と、複数の第１のコンバータを備える第１のコンバータグループと、複数の第２のコンバータを備える第２のコンバータグループと、を備える多相ＤＣ−ＤＣコンバータ装置であって、前記第１のコンバータグループに対して前記第１の制御信号が供給されることにより、複数の前記第１のコンバータが前記第１の制御信号に基づいて動作させられ、前記第２のコンバータグループに対して前記第２の制御信号が供給されることにより、複数の前記第２のコンバータが前記第２の制御信号に基づいて動作させられることを特徴とする多相ＤＣ−ＤＣコンバータ装置。
【請求項２】
複数の前記第１のコンバータのうちの少なくとも一つの第３のコンバータには、前記第１の制御信号を時間遅延させるための第１の遅延回路が設けられ、複数の前記第２のコンバータのうちの少なくとも一つの第４のコンバータには、前記第２の制御信号を時間遅延させるための第２の遅延回路が設けられていることを特徴とする請求項１に記載の多相ＤＣ−ＤＣコンバータ装置。
【請求項３】
複数の前記第３のコンバータにそれぞれ前記第１の遅延回路が設けられ、前記第１の遅延回路により前記第１の制御信号に対して導入される時間遅延は、前記第１の遅延回路のそれぞれにおいて異なり、前記第１の遅延回路によって導入される時間遅延は、前記第１の制御信号の所望の位相シフトに対応しており、それにより、複数の前記第１のコンバータがそれぞれ前記第１の制御信号の異なる位相で動作させられ、複数の前記第４のコンバータにそれぞれ前記第２の遅延回路が設けられ、前記第２の遅延回路により前記第２の制御信号に対して導入される時間遅延は、前記第２の遅延回路のそれぞれにおいて異なり、前記第２の遅延回路によって導入される時間遅延は、前記第２の制御信号の所望の位相シフトに対応しており、それにより、複数の前記第２のコンバータがそれぞれ前記第２の制御信号の異なる位相で動作させられることを特徴とする請求項２に記載の多相ＤＣ−ＤＣコンバータ装置。
【請求項４】
前記第１の制御信号のＰＷＭ信号のデューティサイクルは、前記第１のコンバータグループの第５のコンバータの第１のセンス信号に基づいて前記制御回路により適合させられ、前記第５のコンバータには遅延されていない前記第１の制御信号が供給されることを特徴とする請求項２に記載の多相ＤＣ−ＤＣコンバータ装置。
【請求項５】
複数の前記第１及び第２のコンバータは、ブーストコンバータ、バックコンバータ、バックブーストコンバータ、フォワードコンバータ、フライバックコンバータからなるグループから選択されることを特徴とする請求項１に記載の多相ＤＣ−ＤＣコンバータ装置。
【請求項６】
ＤＣ−ＤＣ変換を行う方法であって、制御回路において第１の制御信号及び第２の制御信号を生成するステップと、第１のコンバータグループに対して前記第１の制御信号を供給することにより前記第１のコンバータグループの複数の第１のコンバータを前記第１の制御信号に基づいて動作させるステップと、第２のコンバータグループに対して前記第２の制御信号を供給することにより前記第２のコンバータグループの複数の第２のコンバータを前記第２の制御信号に基づいて動作させるステップとを含むことを特徴とする方法。
【請求項７】
複数の前記第１のコンバータのうちの少なくとも一つの第３のコンバータには、時間遅延された前記第１の制御信号が供給され、複数の前記第２のコンバータのうちの少なくとも一つの第４のコンバータには、時間遅延された前記第２の制御信号が供給されることを特徴とする請求項６に記載のＤＣ−ＤＣ変換を行う方法。
【請求項８】
複数の前記第３のコンバータの前記第１の制御信号に時間遅延を導入するステップを更に含み、前記第１の制御信号において導入される時間遅延は、複数の前記第３のコンバータのそれぞれにおいて異なり、前記第１の制御信号において導入される時間遅延は、前記第１の制御信号の所望の位相シフトに対応しており、それにより、前記第１のコンバータがそれぞれ前記第１の制御信号の異なる位相で動作させられ、また、複数の前記第４のコンバータの前記第２の制御信号に時間遅延を導入するステップを更に含み、前記第２の制御信号において導入される時間遅延は、複数の前記第４のコンバータのそれぞれにおいて異なり、前記第２の制御信号において導入される時間遅延は、前記第２の制御信号の所望の位相シフトに対応しており、それにより、前記第２のコンバータがそれぞれ前記第２の制御信号の異なる位相で動作させられることを特徴とする請求項７に記載のＤＣ−ＤＣ変換を行う方法。
【請求項９】
前記第１の制御信号のＰＷＭ信号のデューティサイクルは、複数の前記第１のコンバータのうちの第５のコンバータの第１のセンス信号に基づいて適合させられ、前記第５のコンバータには遅延されていない前記第１の制御信号が供給されることを特徴とする請求項６に記載のＤＣ−ＤＣ変換を行う方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して電力変換及び制御の分野に関し、特に、多相ＤＣ−ＤＣコンバータ装置及び方法に関する。
【背景技術】
【０００２】
スイッチ式パワーコンバータ回路等の様々なＤＣ−ＤＣコンバータは、従来の技術において既知であり、特に、バックコンバータ及びブーストコンバータを含んでいる。バックコンバータは、直流（ＤＣ）電圧を一つのレベルから他の低いレベルへと下げるように機能し、一方、ブーストコンバータは、ＤＣ電圧を一つのレベルから更に高いレベルへと高めるように機能する。これらのコンバータ回路は、良く知られており、比較的単純であるとともに、高い効率で動作するが、電界効果トランジスタ（ＦＥＴ）や絶縁双極ゲートトランジスタ（ＩＢＧＴ）等の使用される半導体スイッチングデバイスの定格に起因して電力処理能力が制限される。このため、高い電力レベルで動作するには、複数のスイッチングデバイスを平行して（同時に）動作させる必要があり得る。同様に、必要とされるインダクタは、製造が容易であり、小さなサイズで経済的である。そのため、比較的高い電力レベルで動作するように設計された並列スイッチングデバイス及び並列インダクタの両方をコンバータ回路に使用するのが一般的である。構成要素のこの並列処理により、所望の高い電力レベルでの動作が可能になるが、これらのコンバータの入力端子及び出力端子において生じる電圧の高レベルのリップル電流を減少させることは何ら行われていない。
【０００３】
欧州特許第EP 1 248 354 A1号公報（特許文献１）は、複数のコンバータチャンネルを有する電流が釣り合わされた多相コンバータを開示している。各コンバータチャンネルは一つのコンバータを備えている。各コンバータには、制御回路によって生成されたそれ自体の対応するＰＷＭ信号が供給される。制御回路は複数の制御回路チャンネルを有しており、各制御回路チャンネルは一つのコンバータチャンネルに対応している。
【０００４】
そのような既知の多相コンバータによれば、安定状態下で出力電圧リップルを減少させることができる。従って、そのようなコンバータの出力信号をフィルタリングするために必要な出力コンデンサの数が減少する。また、異なる相間の位相シフト、即ち、そのようなＤＣ−ＤＣコンバータの異なるチャンネル間の位相シフトにより、コンバータの入力部におけるリップルが小さくなり、そのため、小型で安価なフィルタを入力部に設けることができる。
【０００５】
ＤＣ−ＤＣコンバータにおける負荷要求の増大に起因して、例えばＰＣにおける高性能ペンティアム（登録商標）プロセッサ等の高速デジタルＩＣの負荷電流は、１．０乃至１．５ボルトにおいて、最大でほぼ１００Ａまで増大する場合があり、増大する数の相間で電流を共有する傾向がある。電流レベルが１相当たり１０Ａ乃至１５Ａであるとすると、ＤＣ−ＤＣコンバータは、そのような電力要求を満たすために８乃至１０個の相を必要とする。
【特許文献１】欧州特許第EP 1 248 354 A1号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＤＣ−ＤＣコンバータの相数が増大すると、相数を増やすために益々多くのＰＷＭ信号及びセンス信号が必要になることから、制御ＩＣに対する必要条件が次第に多くなる。
【課題を解決するための手段】
【０００７】
本発明の目的は、簡単かつ効率的なＤＣ−ＤＣ変換を提供することである。
【０００８】
本発明の例示的な実施の形態において、この目的は、第１の制御信号及び第２の制御信号を生成する制御回路を備える請求項１に記載された多相ＤＣ−ＤＣコンバータ装置によって解決することができる。また、複数の第１のコンバータを備える第１のコンバータグループと、複数の第２のコンバータを備える第２のコンバータグループも設けられている。第１のコンバータグループには第１の制御信号が供給され、それにより、複数の第１のコンバータが上記第１の制御信号に基づいて動作させられ、また、第２のコンバータグループには第２の制御信号が供給され、それにより、複数の第２のコンバータが第２の制御信号に基づいて動作させられる。
【０００９】
即ち、本発明のこの例示的な実施の形態においては、ＤＣ−ＤＣコンバータの総ての単相においてＰＷＭ信号等の新たな制御信号を得るのではなく、複数の相が集められて複数のグループにまとめられる。本発明のこの例示的な実施の形態の一態様において、各グループは、一つの制御信号、即ち、制御信号がＰＷＭ信号である場合には一つのＰＷＭ信号だけを使用する。これにより、制御回路における必要条件を簡略化することができ、その結果、小型で安価な制御回路を提供することができるため、有益である。また、本発明のこの例示的な実施の形態に係る多相ＤＣ−ＤＣコンバータ装置によれば、いくつかの相にわたって、即ち、ＤＣ−ＤＣコンバータ装置のいくつかのコンバータにわたって負荷電流を共有することができるとともに、コンバータグループ間に位相差を導入して入力リップル（ripple）を最小限に抑制することができるため、有益である。これにより、小型かつ安価なフィルタを使用し得る。本発明のこの例示的な実施の形態の一態様において、これらの利点は、簡単な制御ＩＣのみを使用することにより、例えば、９個の相が三つのグループにまとめられる９相システムにおける３相コントローラＩＣを使用することにより得られ得る。
【００１０】
請求項２に記載された本発明の他の例示的な実施の形態において、第１のグループの第１のコンバータのうちの少なくとも一つには、第１の制御信号を時間遅延させるための遅延回路が設けられ、また、第２のコンバータのうちの少なくとも一つには、第２の制御信号を時間遅延させるための第２の遅延回路が設けられる。従って、本発明のこの例示的な実施の形態においては、第１及び第２のグループのコンバータに対してそれぞれ遅延された制御信号を供給することができ、一方、第１及び第２のコンバータのうちの他のコンバータに対して遅延されていない制御信号が供給される。即ち、各グループには、時間遅延がない直接的な制御信号が供給される一つのコンバータが存在する。これは、それぞれのグループの直接的に制御される相（直接制御相）である。それぞれのグループの直接的でなく制御される相又はコンバータ（非直接制御相又はコンバータ）、即ち、時間遅延された制御信号が供給されるコンバータの場合には、それぞれの遅延時間を制御又は設定することにより位相シフトが導入され得る。
【００１１】
請求項３に記載された本発明の他の例示的な実施の形態においては、グループの非直接制御相又はコンバータのそれぞれに遅延回路が設けられ、それにより、これらの非直接制御コンバータのそれぞれにおいて制御信号に異なる時間遅延が導入される。これにより、制御ＩＣにおける必要条件を低く維持しつつ、より多くの相が許容可能になり、有益である。
【００１２】
請求項４に記載された本発明の他の例示的な実施の形態において、第１の制御信号のＰＷＭ信号のデューティサイクルは、第１のグループの直接制御コンバータの第１のセンス信号に基づいて適合される。本発明のこの例示的な実施の形態においては、同じグループの複数のコンバータにおいて第１の制御信号のＰＷＭ信号のデューティサイクルを調整するために少ない数のセンス信号しか使用されないという事実により、制御ＩＣ又は制御回路における必要条件を低く維持することができる一方で、制御された電流を共有することができ、有益である。
【００１３】
本発明の他の例示的な実施の形態において、第１及び第２のコンバータは、ブーストコンバータ、バックコンバータ、又は、バックブーストコンバータ、又は、フォワードコンバータ、又は、フライバックコンバータである。
【００１４】
請求項６に記載された本発明の他の例示的な実施の形態においては、ＤＣ−ＤＣ変換を行うための方法が提供される。本発明のこの例示的な実施の形態においては、複数のコンバータを備える第１のコンバータグループと複数のコンバータを備える第２のコンバータグループとに対してそれぞれ第１の制御信号と第２の制御信号とが供給される。本発明のこの例示的な実施の形態の一態様においては、各グループ内の総てのコンバータが同じ制御信号に基づいて制御される。
【００１５】
これにより、非常に簡単かつ効率的なＤＣ−ＤＣ変換が可能になり、最小限の数の制御信号、例えばＰＷＭ信号しか必要なくなり、有益である。
【００１６】
請求項７乃至９は、請求項６に記載された本発明に係る方法の例示的な実施の形態の更に例示的な実施の形態を提供する。
【００１７】
本発明の例示的な実施の形態の要旨として分かるように、ＤＣ−ＤＣコンバータの総ての単相においてＰＷＭ信号等の新たな制御信号を得るのではなく、ＤＣ−ＤＣコンバータの複数の相が集められて複数のグループにまとめられる。一つのグループ内の総ての相は、同じ制御信号に基づいて制御される。本発明の一態様において、非直接制御相は、それぞれのグループの制御信号の時間遅延された形態を使用することにより制御されてもよい。また、良好な電流共有のため、直接制御相即ち時間遅延無く制御信号を受ける相からのセンス信号を使用して、例えば非直接制御相のデューティサイクルを個々に適合させてもよい。
【００１８】
本発明のこれらの態様及び他の態様は、以下に記載された実施の形態から明らかとなり、当該実施の形態を参照して上記態様について説明する。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しながら、本発明の例示的な実施の形態について説明する。
【００２０】
図１は、本発明に係るＤＣ−ＤＣコンバータ２の例示的な実施の形態の簡略化された概略図を示している。この例示的な実施の形態のコンバータがバックコンバータであるという事実にも拘わらず、本発明は、ブーストコンバータ、バックブースト又はフライバックコンバータ等の他の適当なコンバータを用いて実施され得る。図１の参照符号４は、本発明の例示的な実施の形態に係る多相ＤＣ−ＤＣコンバータ２の入力端子を示しており、この入力端子は、入力信号、即ち、図１に示されていない入力フィルタからの入力電圧を受ける。参照符号６は、多相ＤＣ−ＤＣコンバータ２の出力を示している。参照符号８，１０，１２，１４，１６，１８は、バックコンバータ等の単相ＤＣ−ＤＣコンバータ装置を示している。各コンバータ８，１０，１２，１４，１６，１８の入力は、入力端子４に接続されている。各コンバータ８，１０，１２，１４，１６，１８の出力は、一つの出力端子に接続されて出力６を形成している。コンバータ８，１２，１６は、ＤＣ−ＤＣコンバータ２の直接に制御される相を表す直接に制御されるコンバータである。これらの直接制御コンバータ８，１２，１６のそれぞれには、個別のＰＷＭ信号ＰＷＭ１，ＰＷＭ２，ＰＷＭＮが供給される。各直接制御コンバータ８，１２，１６は、対応するＰＷＭ信号ＰＷＭ１，ＰＷＭ２，ＰＷＭＮに基づいて、その出力電圧及び／又は電流を制御するようになっている。バックコンバータは、従来の技術において十分に知られているため、ここでは、当該コンバータの動作の詳細な説明は省略する。
【００２１】
また、図１から分かるように、直接制御コンバータ８，１２，１６のそれぞれからはセンス信号Sense 1，Sense 2，Sense Nが得られ、これらのセンス信号は制御ＩＣ２０へと供給される。これらのセンス信号Sense 1，Sense 2，Sense Nは、それぞれの制御信号ＰＷＭ１，ＰＷＭ２，ＰＷＭＮを調整して個々のコンバータ８，１２，１６間において共有する等しい電流を得るために使用される。
【００２２】
出力６における電圧は、ＰＷＭ１．．．ＰＷＭＮ信号のデューティサイクルを制御することによって制御ＩＣ２０により制御され又は調整される。
【００２３】
図１において、直接制御コンバータ８及び非直接制御コンバータ１０は、第１のグループ２２を形成している。非直接制御コンバータは、ＤＣ−ＤＣコンバータ２の直接に制御されない相を表している。
【００２４】
非直接制御コンバータ１０は、直接制御コンバータ８と同じ制御信号ＰＷＭ１を受ける。しかしながら、直接制御コンバータ８とは異なり、非直接制御コンバータ１０は、遅延回路２８によって導入される時間遅延をもってＰＷＭ１信号を受ける。即ち、非直接制御相においては、直接制御コンバータ８と非直接制御コンバータ１０との間で位相シフトを得るために、対応する時間遅延が制御信号ＰＷＭ１に導入される。また、図１から分かるように、非直接制御コンバータ１０から得られて制御ＩＣ２０に供給されるセンス信号は無い。その代わりに、直接制御コンバータ８からのセンス信号Sense 1を使用して、このグループ内の相間において共有する電流を制御するために非直接制御コンバータ１０に対して供給される時間遅延した制御信号ＰＷＭ１のデューティサイクルを制御してもよい。
【００２５】
また、直接制御コンバータ１２と、遅延回路３０によって導入される時間遅延をもって制御信号ＰＷＭ２を受ける非直接制御コンバータ１４とを備える他のグループ２４が設けられている。グループ２２における場合と同様に、制御ＩＣ２０に対して供給される直接制御コンバータ１２のセンス信号Sense 2は、非直接制御コンバータ１４に対して供給される時間遅延した制御信号ＰＷＭ２のデューティサイクルを制御するために使用され得る。グループ２２の場合には、遅延回路３０によって導入される時間遅延により、コンバータ間で位相シフトを得ることができる。
【００２６】
更に、そのセンス信号Sense Nが制御ＩＣ２０へと入力される直接制御コンバータ１６を備えるグループ２６が設けられている。また、Sense Nは、非直接制御コンバータ１８に対して供給されるＰＷＭＮ信号のデューティサイクルを制御するために使用され得る。このため、制御ＩＣ２０は、対応するセンス信号Sense 1，Sense 2，Sense Nに基づいて、対応するＰＷＭ信号ＰＷＭ１，ＰＷＭ２，ＰＷＭＮのデューティサイクルを調整するようになっていてもよい。また、制御信号ＰＷＭＮを時間遅延させるために遅延回路３２が設けられている。
【００２７】
グループ２４とグループ２６との間で点（ドット）によって示されるように、本発明は、コンバータの特定数のグループに限定されない。即ち、本発明は、二つ以上のコンバータグループを備えるＤＣ−ＤＣコンバータ装置に適用され得る。また、本発明の一態様においては、各直接制御コンバータごとに一つの非直接制御コンバータのみが設けられるのではなく、各直接制御コンバータごとに複数の非直接制御コンバータが設けられてもよい。例えば、各直接制御コンバータごとに三つ、四つ、五つ以上の非直接制御コンバータが設けられてもよい。従って、例えば、三つのグループが存在する場合には、各グループが一つの直接制御コンバータと二つの非直接制御コンバータとを備え、３相コントローラＩＣを使用して９相システムを形成することができる。
【００２８】
図１から分かるように、本発明の一態様においては、多相ＤＣ−ＤＣコンバータ２の複数のコンバータが、同じ制御信号ＰＷＭ１．．．Ｎに基づいて動作させられる一つのグループへと組み合わせられる。各グループの直接制御コンバータと称される一つのコンバータは、時間遅延されていない制御信号ＰＷＭ１．．．Ｎに基づいて動作させられる。各グループの残余のコンバータもこの制御信号ＰＷＭ１．．．Ｎに基づいて動作させられるが、直接制御コンバータとは異なり、制御信号ＰＷＭ１．．．Ｎは、遅延回路２８，３０，３２によって導入される時間遅延をもってこれらの非直接制御コンバータに対して供給される。遅延回路２８，３０，３２によって導入されるこれらの時間遅延を制御することにより、各グループのそれぞれに制御されるコンバータに対する位相シフトが制御され得る。従って、制御信号ＰＷＭ１．．．Ｎ間の位相シフトを制御することにより、即ち、それぞれに導入される時間遅延を制御することにより、コンバータ８，１０，１２，１４，１６，１８がそれぞれ異なる位相で動作するようにコンバータ８，１０，１２，１４，１６，１８の相が制御され得る。それぞれのコンバータの相（位相）は、総てのコンバータ間の位相差が等しくなるように制御されることが好ましい。従って、その事実により、減少した数だけの制御信号ＰＷＭ１．．．Ｎが必要とされる。そのため、制御ＩＣ２０のための必要条件が著しく減少し、小型かつ安価な制御ＩＣ２０を使用することができる。また、本発明によれば、いくつかの相にわたって共有する負荷電流が得られる。更に、入力リップル及び出力リップルを最小限に抑制するために、位相差が制御信号ＰＷＭ１．．．Ｎに導入され又は遅延回路２８，３０，３２により導入されてもよい。これにより、より安価な入力及び出力フィルタ構成が可能になる。このため、本発明のこの例示的な実施の形態に従って述べたＤＣ−ＤＣコンバータ装置２は、負荷電流が最大で１００Ａに達する場合がある例えばＰＣにおける高性能ペンティアムプロセッサ等の高速デジタルＩＣの高負荷電流において特に適している。
【図面の簡単な説明】
【００２９】
【図１】本発明に係る多相ＤＣ−ＤＣコンバータ装置の例示的な実施の形態の簡略化された概略図を示している。
【図１】
2007503196.tif 000003
【国際調査報告】
2007503196.tif 000004
2007503196.tif 000005