(57)【要約】  基板（１）上に歪みＳｉ層を形成する方法が、Ｓｉ表面上のエピタキシャルＳｉＧｅ層（４）の形成と、エピタキシャルＳｉＧｅ層（４）の上部にＳｉ層のエピタキシャル成長による歪みＳｉ層の形成とを含み、Ｓｉ層はエピタキシャル成長によって歪み状態にされ、基板（１）が、支持層（１）と、埋込み二酸化シリコン層（ＢＯＸ）と、単結晶Ｓｉ表面層（３）とを有するシリコン・オン・インシュレータ基板であり、その方法は、更に、Ｓｉ表面層（３）をアモルファスＳｉ層（３Ｂ）に、且つ、エピタキシャルＳｉＧｅ層（４）の一部分をアモルファスＳｉＧｅ層（５）に変換するためのＳｉ表面層（３）とエピタキシャルＳｉＧｅ層（４）のイオン注入であって、エピタキシャルＳｉＧｅ層（４）の更なる部分が残存単結晶ＳｉＧｅ層（６）であるイオン注入を含み、アモルファスＳｉ層（３Ｂ）と、アモルファスＳｉＧｅ層と、残存単結晶ＳｉＧｅ層（６）とが、埋込み二酸化ケイ素層（ＢＯＸ）に隣接しているアモルファスＳｉ層（３Ｂ）と共に埋込み二酸化ケイ素層（ＢＯＸ）上の積層（３Ｂ、５、６）を形成する。
2007515790.tif 000002
【特許請求の範囲】
【請求項１】
基板上に歪みＳｉ層を形成する方法であって、
単結晶Ｓｉ表面上へのエピタキシャルＳｉＧｅ層の形成と、
前記エピタキシャルＳｉＧｅ層の上部への前記Ｓｉ層のエピタキシャル成長による前記歪みＳｉ層の形成を備え、前記Ｓｉ層は前記エピタキシャル成長によって歪み状態を有し、
前記基板が、支持層と、埋込み二酸化ケイ素層と、単結晶Ｓｉ表面層とを備えるシリコン・オン・インシュレータ基板であり、
前記方法が、更に、前記Ｓｉ表面層をアモルファスＳｉ層に、且つ、前記エピタキシャルＳｉＧｅ層の一部をアモルファスＳｉＧｅ層に変換するための、前記Ｓｉ表面層と、前記エピタキシャルＳｉＧｅ層とのイオン注入であって、前記エピタキシャルＳｉＧｅ層の更なる部分が残存単結晶ＳｉＧｅ層であるイオン注入とを備え、
前記アモルファスＳｉ層と、前記アモルファスＳｉＧｅ層と、前記残存単結晶ＳｉＧｅ層とが、前記埋込み二酸化ケイ素層に隣接している前記アモルファスＳｉ層と共に前記埋込み二酸化ケイ素層上に積層を形成することを特徴とする基板上に歪みＳｉ層を形成する方法。
【請求項２】
前記方法が、更に、ＭＯＳＦＥＴ構造体の活性部分を形成する前記積層のパターン化を備えることを特徴とする請求項１に記載の基板上に歪みＳｉ層を形成する方法。
【請求項３】
前記方法が、更に、
前記残存単結晶ＳｉＧｅ上に二酸化ケイ素キャップ層の堆積と、
第２基板への前記基板の接着であって、前記第２基板が二酸化ケイ素表面層を有し、前記基板上の前記二酸化ケイ素キャップ層が前記二酸化ケイ素表面層と向き合う接着と、
エッチングによる前記支持層の除去と、
エッチングによる前記埋込み二酸化ケイ素層の除去と
を備えることを特徴とする請求項１又は２に記載の基板上に歪みＳｉ層を形成する方法。
【請求項４】
前記方法が、前記残存単結晶ＳｉＧｅ層と前記アモルファスＳｉＧｅ層の間の界面の所で固相エピタキシー（ＳＰＥ）再成長プロセスによる前記アモルファスＳｉ層と、前記アモルファスＳｉＧｅ層との再結晶化を備え、
前記アモルファスＳｉ層がエピタキシャル歪みＳｉ層に変換され、且つ前記アモルファスＳｉＧｅ層が再成長結晶ＳｉＧｅ層に変換されることを備えることを特徴とする請求項１又は２又は３に記載の基板上に歪みＳｉ層を形成する方法。
【請求項５】
前記方法が、エッチングによる前記再成長結晶ＳｉＧｅ層の除去を備えることを特徴とする請求項４に記載の基板上に歪みＳｉ層を形成する方法。
【請求項６】
前記歪みＳｉ層がＭＯＳＦＥＴ構造体内のゲート・チャネルであることを特徴とする前記請求項のいずれか一項に記載の基板上に歪みＳｉ層を形成する方法。
【請求項７】
前記固相エピタキシー再成長プロセスでのアニール温度が約６００℃未満であることを特徴とする前記請求項のいずれか一項に記載の基板上に歪みＳｉ層を形成する方法。
【請求項８】
前記Ｓｉ表面層が１０ｎｍ未満の厚さを有することを特徴とする前記請求項のいずれか一項に記載の基板上に歪みＳｉ層を形成する方法。
【請求項９】
ソースと、ドレインと、ゲートとを備えるＭＯＳＦＥＴ構造体であって、前記ゲートが、歪みＳｉ層からなるゲート・チャネルを備え、前記歪みＳｉ層が、前記請求項のいずれか一項よる方法で作製されるＭＯＳＦＥＴ構造体。
【請求項１０】
前記請求項のいずれか一項による少なくとも１つのＭＯＳＦＥＴ構造体を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特許請求の範囲の請求項１のプリアンブルに定義されたように半導体表面上に歪みＳｉ層を形成する方法に関する。
【０００２】
本発明は、上記方法によって形成された歪みＳｉチャネルを備えるＭＯＳＦＥＴ構造体にも関する。
【０００３】
更に、本発明は、歪みＳｉチャネルを有するそのようなＭＯＳＦＥＴ構造体を備える半導体装置に関する。
【背景技術】
【０００４】
ＭＯＳＦＥＴ構造体中に歪みＳｉチャネルを形成する方法は、米国特許出願第２００２／０，００８，２８９Ａ１号から既知である。ＭＯＳＦＥＴ構造体中の歪みＳｉチャネルの適用が、構造体中の電荷キャリアの移動度を改善し、それがＭＯＳＦＥＴ装置の高速化を可能にする。米国特許出願第２００２／０，００８，２８９Ａ１号は、ゲート領域の下に歪みＳｉチャネルを備えるＭＯＳＦＥＴ構造体について説明している。このチャネルは、第１下層Ｓｉと、ＳｉＧｅ層と、第２上層Ｓｉとからなる積層の一部である。
【０００５】
第１下層Ｓｉは単結晶層である。この層の上部にＳｉＧｅ層がエピタキシャル層として形成される。
【０００６】
第２上層Ｓｉは、エピタキシャル形態でこの単結晶ＳｉＧｅ層の上に形成される。
【０００７】
Ｓｉの格子定数は、ＳｉＧｅ（ＳｉＧｅ結晶のＧｅ含有率の関数として）の格子定数と異なる（より小さい）ことが知られている。Ｓｉ格子とＳｉＧｅ格子の間の不整合により、ＳｉＧｅ上に成長させたエピタキシャルＳｉ層が、その標準的な格子定数に比べて歪まされる。
【０００８】
米国特許出願第２００２／０，００８，２８９Ａ１号に説明されている積層では、ＳｉＧｅが、第１下層Ｓｉとのエピタキシャル関係により、やはり歪まされる。
【０００９】
更なる歪みＳｉチャネル構造体が、米国特許第６，４２９，０６１Ｂ１号に開示されている。この場合は、歪みＳｉ層が、緩和ＳｉＧｅ層上に形成される、即ち、緩和ＳｉＧｅ層は、Ｓｉ−ＳｉＧｅ界面に転位があることによりまだ歪まずに、下にあるＳｉ表面と同じ結晶構造と同じ結晶方位を有している。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
不利なことに、これらの方法は共に、Ｓｉ層及びＳｉＧｅ層共、それらのエピタキシャル堆積プロセスに厳しい条件を必要とする。
【００１１】
従来の態様によって生成された歪みＳｉ（ＳＳ）中での欠陥の形成を避けるために、非常に厚いエピタキシャルＳｉＧｅ層が生成されなければならない（数μ程度の厚さで、所謂、「緩衝層」、例えば、傾斜緩和ＳｉＧｅ層が、厚さ１．５μｍにわたり、Ｇｅ含有率を０〜２０％まで増加することによって形成される。傾斜緩衝層は、通常、一定のＧｅ含有率（２０％）で、約０．７μｍ厚さの緩和ＳｉＧｅ層でキャップされる）ということは既知である。厚い緩和ＳｉＧｅ傾斜緩衝層の成長と集積化は、重要な課題を提起している。直線傾斜緩衝技法によって生成された緩和ＳｉＧｅ層中の貫通転位欠陥密度は、概略１０５ｃｍ−２である（例えば、Ｊ．Ｊ．Ｗｅｌｓｅｒ著、「Ｔｈｅ  ａｐｐｌｉｃａｔｉｏｎ  ｏｆ  ｓｔｒａｉｎｅｄ−ｓｉｌｉｃｏｎ／ｒｅｌａｘｅｄ−ｓｉｌｉｃｏｎ  ｇｅｒｍａｎｉｕｍ  ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ  ｔｏ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ」という博士論文、Ｄｅｐｔ．Ｅｌｅｃｔ．Ｅｎｇ，Ｓｔａｎｆｏｒｄ  Ｕｎｉｖ．，Ｓｔａｎｆｏｒｄ，ＣＡ，１９９４年を参考のこと）。そのようなプロセスでは、欠陥制御は改善できず、結果として将来の量産プロセスで低歩留になって（従って、高いコストになって）しまう。
【００１２】
緩和ＳｉＧｅ層の厚さを最小化することが、いくつかの点で有益であることは明らかである。第１に、薄い緩和ＳｉＧｅ層は構造体の熱伝導度を改善し、且つ自己発熱効果を低減する。第２に、それは素子分離を単純にする。第３に、接合リーク（より小さいバンド・ギャップから）及び接合容量（より大きい誘電率から）が低減されてよい。理想的には、ＳｉＧｅ層は、自己発熱の低減と、分離構造の単純さとを生かすのに厚さ１００ｎｍ未満であるべきである。
【００１３】
もう１つ以下のことも特筆する、即ち将来のＣＭＯＳ技術ノードのために、ＳＯＩ上にＳＳを有することは、約４０ｎｍより小さなゲート長のＭＯＳＦＥＴ素子が適切に動作するのを確実なものとするのに避けられない（さもないと、電界効果動作が不可能になるので、ゲート電極がトランジスタのチャネル領域を制御しなくなるような素子では、所謂、「短チャネル効果」が、素子を使用不能にすることになる）。そのようなＳＯＩウェーハ上のＳＳは、作製するのが非常に困難であり、且つ通常は、例えば、緩和ＳｉＧｅによって達成される。歪みＳｉ層は、エピタキシャル成長され、且つＳｍａｒｔ  Ｃｕｔ（登録商標）、ＣＭＰ及び選択化学エッチング・プロセスの組合せ（例えば、Ｚｈｉｙｕａｎ  Ｃｈｅｎｇ、Ｔａｒａｓｃｈｉ，Ｇ．、Ｃｕｒｒｉｅ，Ｍ．Ｔ．、Ｌｅｉｔｚ，Ｃ．Ｗ．、Ｌｅｅ，Ｍ．Ｌ．、Ｐｉｔｅｒａ，Ａ．、Ｌａｎｇｄｏ，Ｔ．Ａ．、Ｈｏｙｔ，Ｊ．Ｌ．、Ａｎｔｏｎｉａｄｉｓ，Ｄ．Ａ．、Ｆｉｔｚｇｅｒａｌｄ，Ｅ．Ａ．の「Ｒｅｌａｘｅｄ  ｓｉｌｉｃｏｎ−ｇｅｒｍａｎｉｕｍ  ｏｎ  ｉｎｓｕｌａｔｏｒ  ｓｕｂｓｔｒａｔｅ  ｂｙ  ｌａｙｅｒ  ｔｒａｎｓｆｅｒ」、Ｊｏｕｒｎａｌ  ｏｆ  Ｅｌｅｃｔｒｏｎｉｃ  Ｍａｔｅｒｉａｌｓ、ｖｏｌ．３０、ｎｏ．１２、Ｌ３７−９、２００１年１２月を参照のこと、又は、標準のＳＩＭＯＸアプローチの変形（例えばＴ．Ｍｉｚｕｎｏ、Ｓ．Ｔａｋａｇｉ、Ｎ．Ｓｕｇｉｙａｍａ、Ｈ．Ｓａｔａｋｅ、Ａ．Ｋｕｒｏｂｅ、及びＡ．Ｔｏｒｉｕｍｉの「Ｅｌｅｃｔｒｏｎ  ａｎｄ  ｈｏｌｅ  ｍｏｂｉｌｉｔｙ  ｅｎｈａｎｃｅｍｅｎｔ  ｉｎ  ｓｔｒａｉｎｅｄ−Ｓｉ  ＭＯＳＦＥＴｓ  ｏｎ  ＳｉＧｅ−ｏｎ−ｉｎｓｕｌａｔｏｒ  ｓｕｂｓｔｒａｔｅｓ  ｆａｂｒｉｃａｔｅｄ  ｂｙ  ＳＩＭＯＸ  ｔｅｃｈｎｏｌｏｇｙ」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔ．、ｖｏｌ．２１、ｐｐ．２３０−２３２、２０００年５月を参照のこと）を用いて支持ウェーハに接着されてよい。
【００１４】
本発明の目的は半導体表面上に歪みＳｉ層を形成する代替の方法を提供することである。
【課題を解決するための手段】
【００１５】
その目的は、特許請求の範囲の請求項１のプリアンブルに定義された方法によって達成され、基板が、支持層と、埋込み二酸化ケイ素層と、単結晶Ｓｉ表面層とを備えるシリコン・オン・インシュレータ基板であり、その方法は、更に、Ｓｉ表面層をアモルファスＳｉ層に、且つエピタキシャルＳｉＧｅ層の一部をアモルファスＳｉＧｅ層に変換するために、Ｓｉ表面層とエピタキシャルＳｉＧｅ層にイオン注入することであって、エピタキシャルＳｉＧｅ層の更なる部分が残存単結晶ＳｉＧｅ層であるイオン注入と、アモルファスＳｉ層とアモルファスＳｉ層と残存単結晶ＳｉＧｅ層とが、埋込み二酸化ケイ素層に隣接するアモルファスＳｉ層と共に、埋込み二酸化ケイ素層上に積層を形成することを備えることを特徴する。
【００１６】
有利には、本発明による方法は、単一エピタキシャル堆積プロセスだけを必要とする。従って、本発明による方法を使用することによるＭＯＳＦＥＴ構造体の形成では必要とされるサーマル・バジェットがより小さくなる。
【００１７】
その上、本発明は、前述されたような方法によって形成された歪みＳｉチャネルを備えるＭＯＳＦＥＴ構造体に関する。
【００１８】
更に、本発明は、前述されたような方法によって形成された歪みＳｉチャネルを備えるＭＯＳＦＥＴ構造体を備える半導体装置に関する。
【００１９】
本発明の教示のために、本発明の方法及び装置の好ましい実施形態が、以下に説明される。本発明の正確な趣旨、添付の特許請求の範囲によってのみ限定される本発明の範囲から逸脱することなく、当業者は本発明の他の代替形態及び等価形態を考え付き、実施に至ることも可能であることを理解されたい。
【発明を実施するための最良の形態】
【００２０】
図１は、ＭＯＳＦＥＴ構造体のための歪みＳｉチャネル形成用基板の断面図を示す。
【００２１】
歪みＳｉチャネルを有するＭＯＳＦＥＴ構造体用基板は、本発明によるとシリコン・オン・インシュレータ（ＳＯＩ）基板ＳＵＢである。ＳＯＩウェーハは、支持Ｓｉ層１と、埋込み二酸化ケイ素層ＢＯＸと上部シリコン層Ｓｉ３とを備える。ＳＯＩウェーハ上の上部シリコン層３は単結晶である。
【００２２】
最初の加工ステップとして、ＳＯＩウェーハ上のＳｉ層３が約５ｎｍの厚さに薄くされる。
【００２３】
図２は、第１加工段階後の基板の断面図を示す。
【００２４】
第１プロセスでは、エピタキシャルＳｉ１−ｘＧｅｘＩ層４が、よく知られた堆積プロセス、化学気相堆積（ＣＶＤ）、分子線エピタキシー（ＭＢＥ）、又はレーザ・アブレーション、或いは、他の任意のエピタキシャルＳｉｘＧｅ１−ｘ層形成プロセスの１つによって堆積される。
【００２５】
エピタキシャルＳｉ１−ｘＧｅｘ層４は、Ｓｉ上にエピタキシャル層を提供する任意の量ｘのＧｅを備えることができる。量ｘが、Ｓｉに関して格子不整合を決定する。更に、量ｘは、緩衝層を形成するためにエピタキシャルＳｉ１−ｘＧｅｘの厚さに沿って変わってよい。
【００２６】
Ｓｉ１−ｘＧｅｘ層４の厚さは、Ｇｅ含有率によって決まり、且つ緩和層の形成を確実にするために少なくとも約２０ｎｍである。
【００２７】
図３は、第２加工段階の間の基板の断面図を示す。
【００２８】
第２加工段階では、Ｓｉ１−ｘＧｅｘ層４（以降、ＳｉＧｅ層として示される）と、Ｓｉ層３との積層が、イオン注入プロセスに曝される。表面に向けられたイオン・ビームは矢印ＩＢで示される。
【００２９】
イオン注入プロセスの設定は、結晶Ｓｉ層３を完全にアモルファスＳｉ層（ａｍ−Ｓｉ）３Ｂに変換するようにして選択される。更に、Ｓｉ層３に隣接するＳｉＧｅ層４の一部のａｍ−ＳｉＧｅ層５が、やはりイオン注入プロセスでアモルファスになる。ＳｉＧｅ層の残存部６は、依然結晶のままである（ｃ−ＳｉＧｅとして示される）。
【００３０】
イオン注入プロセスの設定は、Ｓｉ層３とＳｉＧｅ層４の実際の厚さによって決まることを当業者は理解するであろう。５０ｎｍのＳｉＧｅ層厚と、５ｎｍのＳｉ層厚に対して、約５０ｋｅＶのイオン・ビーム・エネルギーと、約１×１０１５ｉｏｎｓ／ｃｍ２の照射量で、十分間に合うことになる。イオン・ビームは、Ｓｉ、Ｇｅ、Ｂ又はＰのような任意の使用可能な元素からなってよい。
【００３１】
この加工段階の間に、パターン化ステップが、アモルファスＳｉ層３Ｂ、アモルファスＳｉＧｅ層５、及び残存結晶ＳｉＧｅ層６内のＭＯＳＦＥＴの活性部分のパターン化のために実施されてよい。パターン化は、任意の既知のリソグラフィ・プロセスによってなされてよい。
【００３２】
このパターン化は、歪みＳｉ層、それ自体としての形成のためには割愛されてもよいということに留意されたい。
【００３３】
図４は、後続の加工段階後の基板の断面図を示す。本発明による方法の第１実施形態では、パターン化されたアモルファス化積層３Ｂ、５は、二酸化ケイ素キャップ層（ＳｉＯ２  ｃａｐ）７によって覆われている。
【００３４】
二酸化ケイ素層７は、低温（即ち、５２５℃より低い）堆積プロセスによって堆積されて、二酸化ケイ素層７の堆積の間にアモルファスＳｉ層３Ｂ及びアモルファスＳｉＧｅ（ａｍ−ＳｉＧｅ）層５の無制御に再結晶化されるのを防ぐ。
【００３５】
図５は、ウェーハ接着プロセス後の第１実施形態の基板の断面図を示す。
【００３６】
次に、上部二酸化ケイ素層（ＳｉＯ２）１１を備える第２基板１０が、当技術分野で既知のウェーハ接着プロセスによって最初の基板１に接着される。第２基板１０の上部二酸化ケイ素層１１は、基板１の二酸化ケイ素キャップ層７の表面上に向き合って配置されている。
【００３７】
図６は、更なる加工段階後の第１実施形態の基板の断面図を示す。
【００３８】
更なる加工段階では、基板１の支持シリコン層１と二酸化ケイ素層ＢＯＸが、支持Ｓｉ層１エッチングと埋込み二酸化ケイ素層ＢＯＸエッチングの加工手順によって除去される。二酸化ケイ素層ＢＯＸは、シリコン支持層１のエッチングに対してストップ層として働く。ａｍ−Ｓｉ層３Ｂは、埋込み二酸化ケイ素層ＢＯＸのエッチングに対してストップ層として働く。
【００３９】
この加工手順後に、ａｍ−Ｓｉ層３Ｂが、第２基板１０の上部層となる。第２基板１０の上の積層は、（上から下へ）ａｍ−Ｓｉ層３Ｂと、ａｍ−ＳｅＧｅ層５と、ｃ−ＳｉＧｅ層６と、接着二酸化ケイ素層７、１１とを備える。
【００４０】
図７は、最終加工段階後の第１実施形態の基板の断面図を示す。
【００４１】
最終加工段階として、アモルファス層の再結晶化が、固相エピタキシー（ＳＰＥ）再成長プロセスによって実行される。
【００４２】
一般に、そのようなプロセスでは積層は、５５０〜６００℃の範囲の温度に加熱される。
【００４３】
ＳｉＧｅ結晶とＳｉ結晶の再成長は、約２ｎｍ／ｍｉｎ（５５０℃で）で行われる。
【００４４】
ａｍ−ＳｉＧｅ層５は、結晶ＳｉＧｅ層６の結晶構造中で再結晶化して再成長結晶ＳｉＧｅ層８を形成する。アモルファスＳｉ層３Ｂは、再成長結晶ＳｉＧｅ８上に歪みＳｉ層９としてエピタキシャルに成長する。歪みＳｉ層９内の機械的歪みが、矢印εによって表わされている。
【００４５】
次に、更なる加工段階では、ＭＯＳＦＥＴ構造体が、当技術分野で既知の製造プロセスによって歪みＳｉ層９の上部に形成されてよい。歪みＳｉ層９は、ＭＯＳＦＥＴのチャネル領域を備える。
【００４６】
以前の段階で積層３Ｂ、５、６をパターン化してあるので、エピタキシーにより、歪みＳｉ層中に生じる歪みεは一様である。機械的歪みの一様性は、（形成されるべき）ＭＯＳＦＥＴ構造体のチャネルの電気特性に有利に影響する。
【００４７】
歪みＳｉ層９の歪みεを維持するためにＭＯＳＦＥＴ構造体の更なる形成段階の間に、加工温度は、低く保たれなければならず、実際の値は、（在る場合に）ＳｉＧｅ層厚と共にＳｉ層内の歪み量によって決まるということに留意されたい。加工温度は、約５００℃であってよい。
【００４８】
図８は、第３加工段階後の第２実施形態の基板の断面図を示す。
【００４９】
図８では、同様の参照番号の要素は、先行の図に示されている同様の要素を参照する。
【００５０】
本発明の第２実施形態では、前述されたようにアモルファスＳｉ層３Ｂ、アモルファスＳｉＧｅ層５、及び残存結晶ＳｉＧｅ層６を形成するためのイオン注入プロセスの後に、次のステップで、ＳＰＥ再成長プロセスが実施される。
【００５１】
歪みエピタキシャルＳｉ層９Ｂは、ＳＯＩ基板１の再成長単結晶ＳｉＧｅ層８Ｂと、埋込み二酸化ケイ素層ＢＯＸの間に形成される。
【００５２】
エピタキシャルＳｉ層９Ｂの形成は、図３に関連して説明されたようにＭＯＳＦＥＴの活性部分に対するパターン化ステップによって高められる。パターン化は、埋込み二酸化ケイ素層ＢＯＸ上で「スリップ」するＳｉ層がエピタキシャルＳｉ層９Ｂの高温形成の間にシリコン原子の再配列を実行することを可能にする。
【００５３】
再成長ＳｉＧｅ層８Ｂと比較して「スリップ」は起こらず、エピタキシャルＳｉ層９Ｂは、再成長ＳｉＧｅ層８Ｂによって歪まされる。
【００５４】
ＳＰＥ再成長プロセスの間に加えられる温度より低い前記温度では歪みＳｉ層のスリップは起こらず、これは、その低い温度ではＳｉＯ２との界面でＳｉの原子移動度が非常に低いからである。
【００５５】
図９は、代替の最終加工段階後の第２実施形態の基板の断面図を示す。
【００５６】
図９では、同様の参照番号の要素は、先行の図に示されている同様の要素を参照する。
【００５７】
第２実施形態の代替の最終段階では、再成長ＳｉＧｅ層８Ｂは、エッチングによって除去される。埋込み二酸化ケイ素層ＢＯＸ上にＳｉ層９Ｂが、歪み状態で残っている。
【００５８】
ＭＯＳＦＥＴ構造体を形成する残りの加工の間に歪み状態を維持するために、更なる加工の全てが、比較的低い（即ち、歪みＳｉの結晶化温度より下の）温度でなされなければならない。
【００５９】
有利なことに、本発明の第２実施形態による歪みＳｉを有するようなＭＯＳＦＥＴでは（シリコンより小さいバンド・ギャップを有する）ＳｉＧｅ層が無いことによって、リークがより少ないことになるので、第２実施形態は、第１実施形態に比べてＭＯＳＦＥＴの電気特性を改善可能にする歪みＳｉチャネルを提供する。
【００６０】
更に、第２実施形態は、加工手順の間にウェーハ接着プロセスと、支持Ｓｉ層１及び埋込み二酸化ケイ素層ＢＯＸの除去とを省略可能にする。
【００６１】
更に、第１及び第２実施形態では、歪みＳｉ層９、９Ｂは、無歪みＳｉ上にエピタキシーが実行できないような格子不整合を有する他の材料のエピタキシャル成長のために備えられることがあることに留意されたい。これはＣＭＯＳ技術にＩＩＩ−Ｖ又はＩＩ−ＶＩ化合物のような材料の集積を可能にし得る。
【００６２】
最後に、第１及び第２実施形態では、歪みＳｉ層９、９Ｂは、誘電体層ＢＯＸ１１（７、１１）によってＳｉ基板層１、１０と分離されていることに留意されたい。この分離が、更に、ＭＯＳＦＥＴ構造体の電気特性を改善し得る。
【図面の簡単な説明】
【００６３】
【図１】ＭＯＳＦＥＴ構造体用歪みＳｉチャネルを形成するための基板の断面図である。
【図２】第１加工段階後の基板の断面図である。
【図３】第２加工段階中の基板の断面図である。
【図４】次の加工段階後の基板の断面図である。
【図５】ウェーハ接着プロセス後の第１実施形態の基板の断面図である。
【図６】更なる加工段階後の第１実施形態の基板の断面図である。
【図７】最終加工段階後の第１実施形態の基板の断面図である。
【図８】第３加工段階後の第２実施形態の基板の断面図である。
【図９】代替の最終加工段階後の第２実施形態の基板の断面図である。
【図１】
2007515790.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
2007515790.tif 000012
2007515790.tif 000013
2007515790.tif 000014