(57)【要約】表示装置用電気回路配置（Ａ）は、入力端子（１１；１３）と、第１のメモリ素子（Ｍ１）と、第１のメモリ素子（Ｍ１）へ結合されたドライバ素子（Ｄ）と、ドライバ素子（Ｄ）と入力端子（１１；１３）との間に結合された較正回路（Ｓ）とを有する。入力端子（１１；１３）を介して受信された第１の信号（Ｉｐｒｏｇ；Ｉｄａｔ）に関する情報は、第１のメモリ素子（Ｍ１）に保存される。ドライバ素子（Ｄ）は、第１のメモリ素子（Ｍ１）に保存された情報に従って、出力端子（１５；１１）を介して第２の信号（Ｉｌｉｇｈｔ；Ｉｐｒｏｇ）を供給する。較正回路（Ｓ）は、第１の信号（Ｉｐｒｏｇ；Ｉｄａｔ）を受信する前に、較正相の間に、ドライバ素子（Ｄ）と入力端子（１１；１３）との間の電位差を整合させる。
2007529033.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号を受信する入力端子；
前記第１の信号に関する情報を保存する第１のメモリ素子；
該第１のメモリ素子へ結合され、前記第１の信号に関する情報に従って出力端子を介して第２の信号を出力するドライバ素子；及び
前記ドライバ素子と前記入力端子との間に結合され、前記第１の信号を受信する前に較正相の間に前記ドライバ素子と前記入力端子との間の電位差を整合させる較正回路；
を有する表示装置用電気回路配置。
【請求項２】
前記較正回路は、前記入力端子を較正電圧へ結合する較正スイッチを有することを特徴とする請求項１記載の電気回路配置。
【請求項３】
前記較正回路は、
そのメイン端子により前記入力端子と前記ドライバ素子との間に結合された較正トランジスタ；及び
該較正トランジスタのゲートへ結合された第２のメモリ素子；
を有することを特徴とする請求項１記載の電気回路配置。
【請求項４】
前記較正回路は、前記メイン端子のうちの１つと前記較正トランジスタのゲートとの間に結合されたスイッチを更に有することを特徴とする請求項３記載の電気回路配置。
【請求項５】
前記ドライバ素子と前記出力端子との間に結合された更なるスイッチを有する請求項１記載の電気回路配置。
【請求項６】
前記ドライバ素子と前記較正回路との間に結合されたスイッチを有する請求項１記載の電気回路配置。
【請求項７】
前記ドライバ素子は、前記第１のメモリ素子へ接続されたゲートと、前記較正回路へ結合されたメイン端子とを有する駆動トランジスタであり、
前記ゲートは、更に、前記駆動トランジスタのメイン端子へスイッチを介して結合される、
ことを特徴とする請求項１記載の電気回路配置。
【請求項８】
前記第１のメモリ素子は、キャパシタを有することを特徴とする請求項１記載の電気回路配置。
【請求項９】
請求項１記載の電気回路配置と、前記出力端子へ結合され、前記第２の信号の受信で発光するよう構成された放射素子とを有する複数の表示画素；及び
該複数の表示画素の較正相を制御するよう構成された表示制御部；
を有する表示装置。
【請求項１０】
夫々の入力端子に対して、該入力端子を較正電圧へ結合する１つの共通の較正スイッチを有することを特徴とする請求項９記載の表示装置。
【請求項１１】
請求項１０記載の表示装置；及び
前記表示制御部のデータ入力へ入力信号を供給する信号処理回路；
を有する製品。
【請求項１２】
請求項１記載の電気回路配置を複数有し、
前記配置の夫々は、前記第１の信号としてデータ信号を受信し、前記第２の信号を、列電極に沿って複数の表示画素へ結合された前記列電極へ出力するよう構成される、
ことを特徴とする列ドライバ。
【請求項１３】
入力端子と、第１のメモリ素子と、出力端子へ結合された駆動トランジスタと、該駆動トランジスタと前記入力端子との間に結合された較正回路とを有する表示装置の表示画素をアドレス指定する方法であって：
第１の信号に関する情報を前記第１のメモリ素子に保存するステップ；
前記第１の信号に関する情報に従って前記駆動トランジスタから第２の信号を発生させるステップ；及び
前記較正回路が、前記第１の信号を受信する前に較正相の間に前記駆動トランジスタと前記入力端子との間の電位差を整合させることを可能にするステップ；
を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１の信号を受信する入力端子と、第１のメモリ素子と、前出の第１の信号に従って第２の信号を出力端子を介して出力するドライバ素子とを有する表示装置用電気回路配置に関する。
【背景技術】
【０００２】
ＵＳ２００１／００５２６０６は、行及び列電極の交差する領域で画素の行列を有する表示装置を開示する。画素は、夫々、電荷キャリア移動度及び閾値電圧に関する駆動トランジスタ間の差の結果としてのトランジスタ均一性問題に対処するよう電流ミラー回路を有する。
【特許文献１】米国特許ＵＳ２００１／００５２６０６
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このような形式の表示装置における電流は極めて小さく、画素を駆動するのに必要とされる電圧は、その後駆動されるべき画素に関して大きく異なっている。これは、表示画素のプログラミング時間が長いという欠点をもたらす。表示画素は、極めて小さな電流により如何なる寄生容量をも充電するよう求められる。このような長時間のプログラミングは、常に利用可能であるわけではないので、表示画素から放射される光は、表示画素へ印加された電流信号を正確に反映しないことがある。
【０００４】
本発明は、比較的短いプログラミング時間を有する表示装置用の電気回路配置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
この目的は、第１の信号を受信する入力端子；前記第１の信号に関する情報を保存する第１のメモリ素子；該第１のメモリ素子へ結合され、前記第１の信号に関する情報に従って出力端子を介して第２の信号を出力するドライバ素子；及び前記ドライバ素子と前記入力端子との間に結合され、前記第１の信号を受信する前に較正相の間に前記ドライバ素子と前記入力端子との間の電位差を整合させる較正回路を有する表示装置用電気回路配置を提供することによって達成される。この整合を導入することにより、後のプログラミング相の間に、この後のプログラミング相の間に第２の信号が前のプログラミングの間と同じ値へとプログラムされるべきである場合に、前記入力端子で必要とされる電圧変化は存在しない。通常、第２の信号のその後の値の間の偏差は小さいので、小さな電圧変化しか入力端子には必要とされない。この電圧変化が小さい場合には、入力端子に結合された如何なる寄生容量をも充電又は放電するのに必要な時間は比較的短い。
【０００６】
先行技術の配置では、プログラミング相の前の入力端子の電位は、プログラミング相の間に必要とされる電位とは極めて異なっていることがある。これは、プログラミング相の間に寄生容量を充電するのに必要とされる相当な時間をもたらす。この場合に充電がプログラミング相の終了前に完了されないと、第１のメモリ素子は正確にプログラムされない。後のプログラミング相では、同様の極めて異なる電位が存在する。これは、再び充電がプログラミング相の終了前に完了されないことを意味する。本発明に従う電気回路は、幾つかの同一の第１の信号がその後受信される場合に第２の信号がより一層の精度をもって第１の信号に近づくところの、再帰動作を可能にする。
【０００７】
実施例では、前記較正回路は、前記入力端子を較正電圧へ結合する較正スイッチを有する。較正相の間に入力端子を較正電圧へ結合することにより、入力端子での電圧は、比較的非常に短時間で較正電圧の値に達する。故に、較正相の間に、較正回路は、この較正電圧とドライバ素子の電位との間の差を整合させる。スイッチは、入力端子へ結合された全ての較正回路に対して共通の較正スイッチである。較正スイッチは、表示制御部により制御されても良い。
【０００８】
実施例では、前記較正回路は、そのメイン端子により前記入力端子と前記ドライバ素子との間に結合された較正トランジスタと、該較正トランジスタのゲートへ結合された第２のメモリ素子とを更に有する。この実施例では、較正トランジスタは、較正相の間に、そのメイン端子を介して、前のプログラミング相の第１の信号に対応する電流を伝える。第２のメモリ素子は、この較正相の間に、トランジスタのゲートが、そのメイン端子間の電圧差が入力端子とドライバ素子との間の電圧差を整合させる間に、そのメイン端子を介して、前の第１の信号に対応する所望の電流を生じさせる電圧を受ける、そのような値へ設定される。結果として、較正相の後に、後のプログラミング相の間に、第１の信号が電流の形で較正回路へ印加される場合に、第１の信号が前の第１の信号と同じであるならば、入力端子の電位変化は必要とされない。
【０００９】
前記較正回路は、前記メイン端子のうちの１つと前記較正トランジスタのゲートとの間に結合されたスイッチを更に有する。このスイッチは、ドライバ素子の電位を第２のメモリ素子へ結合するよう較正相の間閉じられても良い。
【００１０】
更なるスイッチは、前記ドライバ素子によって供給される第２の信号を形成する出力電流が較正及びプログラミング相の間に前記出力端子へ流れないようにするために、前記ドライバ素子と前記出力端子との間に結合される。
【００１１】
他のスイッチは、前記ドライバ素子と前記較正回路との間に結合されても良い。このスイッチは、出力電流を較正トランジスタへ結合するよう較正及びプログラミング相の間閉じられても良い。
【００１２】
本発明の好ましい実施例では、第１のメモリ素子は、電流ミラー回路に配置される。電流ミラー回路は、同一の出力信号を得るよう入力信号を複製することを容易にする。
【００１３】
前記ドライバ素子は、前記第１のメモリ素子へ接続されたゲートと、前記較正回路へ結合されたメイン端子とを有する駆動トランジスタであっても良い。前記ゲートは、更に、前記駆動トランジスタのメイン端子へスイッチを介して結合される。これは、簡単で、費用効果の高い解決法である。
【００１４】
前記第１のメモリ素子は、キャパシタを有しても良い。
【００１５】
本発明は、更に、上述したような電気回路配置を有する列ドライバに関する。表示装置のこの要素は、通常、素早く、正確に第２の信号へ変換されるべき第１の信号を受信する。
【００１６】
本発明は、更に、上述したような電気回路配置を有する複数の表示画素を有する表示装置に関する。
【００１７】
本発明の他の態様は、本発明に従う表示装置と、信号処理回路とを有する製品を提供する。製品は、パーソナルコンピュータ用モニタ、テレビ受像機、又は例えば車のダッシュボード上のディスプレイなどの装置はもちろん、携帯電話、パーソナルデジタルアシスタント（ＰＤＡ）又は携帯型コンピュータなどの手持ち式の装置であっても良い。
【００１８】
最後に、本発明は、表示画素をアドレス指定する方法に関する。更に、従属請求項は、有利な実施例を定義する。
【発明を実施するための最良の形態】
【００１９】
本発明について添付の図面を参照して更に説明する。図面は、本発明に従う好ましい実施例を示す。当然のことながら、本発明は、多少なりともこれらの特定の好ましい実施例に限定されない。
【００２０】
図１は、アクティブマトリクス表示装置６と信号処理回路ＳＰとを有する製品１を示す。表示装置６は、行４及び列５の行列で配置された複数の表示画素３を有するアクティブマトリクス表示パネル２を有する。表示パネル２は、高分子発光ダイオード（ＰＬＥＤ）又は小分子発光ダイオード（ＳＭＯＬＥＤ）を含む表示画素３を有するアクティブマトリクスディスプレイである。表示パネル２は、このような表示パネル内での利用可能なプログラミング時間が非常に小さい場合には、高解像度表示パネルでありうる。
【００２１】
製品１は、テレビ受信機であっても良い。この場合には、信号処理回路ＳＰは、テレビ信号を受信して、テレビ信号を表示装置６のデータ入力１０を駆動する形式に変換するための回路を有しても良い。代替的には、製品１は、携帯電話若しくはＰＤＡ等の携帯端末、携帯用コンピュータ若しくはパーソナルコンピュータ用モニタ、又は表示装置を有する如何なる他の製品であっても良い。このような場合に、信号処理回路ＳＰは、データ処理回路と、データ入力１０を駆動するのに適した形式への表示されるべき画像の処理のための回路とを有しても良い。
【００２２】
図２は、例えば、図１に示した製品１のＰＬＥＤ表示パネル２を有する、アクティブマトリクス表示装置６の略図を示す。表示装置６は、行選択回路８と、表示画素３の夫々の列５（図１参照。）を駆動するドライバ部９Ａを有する列ドライバ９とを有する表示制御部７を有する。例えば表示パネル２に表されるべき（ビデオ）画像等に関する情報又はデータを有するデータ信号は、データ入力１０を介して表示制御部７によって受信される。データは、夫々の列５に関して、ライン１３、列ドライバ９及びデータライン１１を介して適切な表示画素３へドライバプログラミング電流Ｉｄａｔとして書き込まれうる。表示画素３の行４（図１参照。）の選択は、選択ライン１２を介して、表示制御部７によって制御される行選択回路８によって実行される。表示画素３の行４の選択と表示画素３へのデータの書き込みとの間の同期化は、表示制御部７によって実行される。
【００２３】
図３は、第１の信号が列電極１１を介して電流Ｉｐｒｏｇとして印加されるところの電流プログラム可能表示画素３の電気回路配置を示す。
【００２４】
駆動トランジスタＴ２は、表示画素３をプログラムする際及び端子１５を介して例えばＰＬＥＤ素子のような発光素子１４を駆動する際に使用される。列電極１１上でのプログラミング電流の印加は、ドライバ部９Ａを表す電流源Ｉｐｒｏｇによって示される。プログラミング期間の間、トランジスタＴ４は、キャパシタＣを駆動トランジスタＴ２の導電電極に接続し、一方、発光素子１４は、トランジスタＴ３によって駆動トランジスタＴ２から分離される。このプログラミング相の間、データ入力プログラミング電流は、Ｔ２を介して印加され、一方、キャパシタＣは、Ｔ２の結合されたゲート−ソース間電圧ＶＧＳに達するよう、予めプログラムされた値に依存して充電又は放電される。この場合に、Ｔ１及びＴ４を開くことによって及びＴ３を閉じることによって、駆動トランジスタＴ２のドレイン電流は、発光素子１４へ供給される。キャパシタＣのメモリ機能は、電流がライン１１上で受信されたプログラミング電流信号の完全な複製であることを確実にする。
【００２５】
駆動トランジスタを流れる電流Ｉは、μ（Ｖ−Ｖｔ）２であるＩｐｒｏｇに等しい。なお、μは電荷キャリアの移動度であり、Ｖｔは駆動トランジスタＴ２の閾値電圧であり、Ｖは駆動トランジスタＴ２のゲート−ソース間電圧である。ここで、駆動トランジスタＴ２からの電流Ｉはプログラミング電流Ｉｐｒｏｇと全く同じであるとする。これは、電流ミラー回路を有する表示画素３に対する妥当な想定である。従って、プログラミング電流Ｉｐｒｏｇの印加に起因する電圧を表すプログラミング電圧Ｖｐｒｏｇは、
Ｖｐｒｏｇ＝Ｖｃｃ−Ｖｔ−√（Ｉｐｒｏｇ／μ）
をもたらす。なお、Ｖｃｃは電力線へ印加された電圧である。図３に示された表示画素３の電流ミラー回路は、低周波において、様々な表示画素３の間での駆動トランジスタの移動度μ及び閾値電圧Ｖｔの差に関わらず、駆動トランジスタＴ２を流れる電流に等しい発光素子を流れる電流Ｉｌｉｇｈｔが、受けたプログラミング電流のほぼ正確な複製であるという有利な特徴を有する。以降、この電流Ｉｌｉｇｈｔを第２の信号と呼ぶ。夫々のドライバ部９Ａは、表示画素に上記と同じ回路配置を適用しうる。この場合に（図２参照）、列ドライバ９は、（第１の信号に対応する）ドライバプログラミング電流Ｉｄａｔの形で、ライン１３を介してデータを受ける。ドライバ部９Ａの夫々は、ドライバプログラミング電流Ｉｄａｔのその対応部分によってその後プログラムされうる。ドライバ部９Ａの順次的なプログラミングの後に、ドライバ部９Ａの夫々は、同時に、それに結合されたデータライン１１へそのプログラミング電流Ｉｐｒｏｇを供給する。故に、電気回路配置がドライバ部９Ａに適用される場合に、配置の結果として生ずる出力であるプログラミング電流Ｉｐｒｏｇは、電流プログラム可能な表示画素３の説明において述べたように第２の信号に対応する。
【００２６】
図４は、表示パネル２の列電極１１沿いの全ての表示画素３のうち２つの図３に示された表示画素３を示す。明瞭のために、トランジスタＴ１、Ｔ３及びＴ４は、スイッチＳ１、Ｓ３及びＳ４として描かれている。駆動トランジスタＴ２の移動度μ及び閾値電圧Ｖｔは、表示画素回路が所与のプログラミング電流Ｉｐｒｏｇに安定する場合に、列電極１１上で電圧Ｖｐｒｏｇを決定する。トランジスタＴ２は移動度及び閾値電圧に関して同一ではないので、電圧Ｖｐｒｏｇは極めて異なりうる。下側の表示画素３が第１のプログラミング電流Ｉｐｒｏｇによりプログラムされる場合に、対応するスイッチＳ１は閉じられ、列電極１１での電圧Ｖｐｒｏｇは、第１のプログラミング電流と、この表示画素３のＴ２の特性とに依存して、ある値で安定しうる。その後、上側の表示画素３がプログラムされると、下側の表示画素３のＳ１は、上側の表示画素３のＳ１が閉じられている間は開いている。プログラミング電流が下側の表示画素３と同じである場合でさえ、電圧Ｖｐｒｏｇは、上側の表示画素３の駆動トランジスタＴ２の特性が下側の表示画素３の駆動トランジスタＴ２の特性とは推定上異なるので、下側の表示画素３の電圧と比べて異なった値で同様に安定すべきである。
【００２７】
一般的に、プログラミング電流Ｉｐｒｏｇは低い。即ち、暗い領域でナノアンペア、発光素子１４の全輝度でマイクロアンペア程度である。列電極１１のライン容量はほぼ１００ｐＦ程度でありうる。従って、上側及び下側の表示画素３の間での１ボルトのプログラミング電圧Ｖｐｏｒｇの差に関して、１０ナノアンペアのプログラミング電流が、所要の電圧Ｖｐｒｏｇへと列電極１１を至らせるよう１０ミリ秒の期間に生ずる。このような長い安定化時間は、高周波において表示パネル２の動作を制限し、比較的短いプログラミング時間をもたらす。高解像度ディスプレイ２に関して、列電極１１の容量は増大し、それによって、性能はより悪化させられる。更に、より高い解像度を使用する傾向及び高効率有機ＬＥＤ材の使用は、夫々の表示画素３のプログラミング電流の減少をもたらす。
【００２８】
図５は、本発明の基本的な考えに関する略図である。表示画素３の電気回路配置Ａ又は図２に示された表示装置６で使用されるドライバ部９Ａは、電流Ｉｐｒｏｇ又はＩｄａｔを第１の信号として夫々受信する入力端子１１、１３と、表示画素３又はドライバ部９Ａの電流Ｉｌｉｇｈｔ又はＩｐｒｏｇを第２の信号として夫々出力する出力端子１５又は１１とを夫々有する。配置Ａは、第１の信号Ｉｐｒｏｇ又はＩｄａｔに従って第２の信号Ｉｌｉｇｈｔ又はＩｐｒｏｇを出力するドライバＤへ結合された第１のメモリ素子Ｍ１と、前出の第１の信号Ｉｐｒｏｇ又はＩｄａｔに関連して第２のメモリ素子Ｍ２にデータを保存することによりドライバＤと入力端子１１、１３との間の電位差を整合させる較正回路Ｓへ接続された第２のメモリ素子Ｍ２とを更に有する。
【００２９】
動作において、第１の信号Ｉｐｒｏｇ又はＩｄａｔは、入力端子１１又は１３で受信され、プログラミング相の間は第１のメモリ素子Ｍ１に保存される。第２の信号Ｉｌｉｇｈｔ又はＩｐｒｏｇは、出力相の間に第１の信号Ｉｐｒｏｇ又はＩｄａｔに従ってドライバ素子Ｄから発生する。次に、第１の信号Ｉｐｒｏｇ又はＩｄａｔに関連するデータは、較正相の間に第２のメモリ素子Ｍ２に保存される。第１の信号に関連するデータは、較正回路を介して第２のメモリＭ２へ送られても良く、あるいは、第１のメモリ素子Ｍ１及び第２のメモリＭ２の直接結合（図示せず。）を介して送られても良い。第２のメモリＭ２に保存されているデータは、較正回路をプリセットするために使用される。このプリセットは、入力端子１１、１３及びドライバＤの電位間の差を整合させる較正回路の両端の電圧の設定を含む。この設定は、較正相の間に、較正回路が、以前に受信された第１の信号に対応する電流を伝える、そのような値にされる。結果として、更なる第１の信号が前のものとは異なっていない場合には、入力端子１１、１３の電位の変化は必要とされず、結果として、例えば、プログラミング電流Ｉｐｒｏｇによるライン容量の充電によって引き起こされるプログラミング相での遅延は存在しない。
【００３０】
故に、その後更なる第１の信号が入力端子１１、１３で受信されると、前出の入力端子１１、１３の電位は、更なる第１の信号が以前に受信された第１の信号と異なっている場合又はＭ２に保存されたデータが第１の信号に関連するデータに未だ従わない場合にのみ、たとえ更なる第１の信号が元の又は前の第１の信号と同一であるとしても変化する。
【００３１】
随意的に、較正相は、更なる第１の信号が以前に受信された第１の信号と異なっている場合に飛ばされても良い。この方法を用いる場合、２つの異なる、続いて起こる第１の信号Ｉｐｒｏｇ又はＩｄａｔに起因する入力端子１１、１３の電位の差しか生ずるべきではない。このような電位の変化は、第２の信号、即ちＩｌｉｇｈｔ又Ｉｐｒｏｇが、夫々、第１の信号Ｉｐｒｏｇ又はＩｄａｔの更に正確な複製であり得るところの結果として、より速く生じ得る。更に、当該方法は、幾つかの同一の第１の信号が入力端子１１、１３で受信される場合に第２の信号Ｉｌｉｇｈｔ又Ｉｐｒｏｇがより一層の精度をもって第１の信号Ｉｐｒｏｇ又はＩｄａｔに近づくところの、再帰動作を可能にする。実際には、表示パネル２に提示されるその後のフレームに関して、表示パネル２の表示画素３によって表示されるべき情報は、しばしば実質的に同じである。
【００３２】
図６Ａから６Ｃは、表示画素３に対する図５に表された基本的な考えの適用を示す。しかし、当然のことながら、本発明はこの特定の用途に限定されるわけではない。
【００３３】
図６Ａでは、表示画素３は、出力相で示される。キャパシタＣの両端の電圧は、Ｔ２に、そのデータがキャパシタＣで保存される、前もって受信された第１の信号Ｉｐｒｏｇの結果として、第２の信号Ｉｌｉｇｈｔにより第２の端子１５を介して電流発光素子１４を駆動させうる。当然のことながら、本発明は、光が発光素子１４から放射されることを必要としない。Ｔ２は、ドライバ素子Ｄに対応し、キャパシタＣは、図５の第１のメモリＭ１に対応する。
【００３４】
図６Ｂでは、較正相が示される。前の第１の信号Ｉｐｒｏｇに関連するデータは、列電極１１での第１の信号Ｉｐｒｏｇの受信の前にスイッチＳ１及びＳ５を閉じることによってキャパシタＣｃａｌへ送られる。キャパシタＣｃａｌは、図５の第２のメモリ素子Ｍ２に対応する。この較正相は、スイッチＳ１及びＳ５を作動させる表示制御部７によりトリガされうる。Ｓ３は開かれる。スイッチＳ４は、表示画素３がキャパシタＣを充電又は放電することによってプログラムされないよう開かれる。この較正相では、スイッチＳｃａｌは、例えば０ボルトの較正電圧Ｖｃａｌを列電極１１へ印加するよう閉じられる。同時に、Ｔ２の電流は、較正トランジスタＴｃａｌに流され、較正キャパシタＣｃａｌは、列電極１１が例えば０Ｖの較正電圧の電位で保たれる間、Ｔｃａｌを流れるこの電流を持続するようプログラムされる。較正トランジスタＴｃａｌのゲート電圧は、較正電圧が列電極１１に存在する間、この較正相の間にスイッチＳ３が開かれているので、図６Ａの前もって受信された第１の信号Ｉｐｒｏｇに実質的に等しい電流がＴｃａｌに流れているように、キャパシタＣｃａｌへ接続され、ドライバ電流は、Ｔｃａｌに流されて発光素子には流れない。トランジスタＴｃａｌは、スイッチＳ５及びＳｃａｌとともに、図５の較正回路に対応する。
【００３５】
図６Ｃは、表示画素３がキャパシタＣを適切な電圧に充電することによってプログラムされるところのプログラミング相を表す。従って、スイッチＳ５は開かれ、スイッチＳ４は閉じられ、スイッチＳ３は開かれたままである。更に、スイッチＳｃａｌは、第１のプログラミング電流信号が表示画素３に流れ込むことを可能にするよう開かれる。キャパシタＣｃａｌは、スイッチＳｃａｌの開成の後に列電極１１での入力状態の保持を確実にする。Ｓ５は開かれているので、較正トランジスタＴｃａｌのゲート電圧は、前に較正された値で一定である。Ｔｃａｌの電流設定の結果として、Ｔｃａｌのドレイン電流は、前に印加された第１の信号のプログラミング電流に等しい。実際のプログラミング電流は、目下、キャパシタＣでの電圧が、駆動トランジスタＴ２を流れる電流がプログラミング電流Ｉｐｒｏｇに等しくなる値まで増大又は減少するように、Ｔｃａｌ、Ｓ１及びＴ２に流れうる。
【００３６】
表示画素３が、表示画素３がアドレス指定されないフレーム時間のうちの特定の割合の時間に光を放射すべきでない、即ち、低減されたデューティーサイクルが適用される場合には、スイッチＳ３は、フレーム時間のうちのこの割合の時間には開かれるべきである。
【００３７】
上述した較正相は、夫々の列５に関して行型に実行されても良い。しかし、一度に表示画素３の１よりも多い行４に対して、又は、一度に表示パネル２全体に対して、較正相を実行することが有利である。後者の場合には、Ｃｃａｌでの充電は、関連する時間期間、即ち、較正電圧Ｖｃａｌが表示画素３に対して保持されるべき時間に亘って、十分に安定するよう、即ち、全く又は無視可能ほど漏れがないことを要する。１又はそれ以上の行４に対する較正相の開始は、表示制御部７によって制御され得る。
【００３８】
図６Ｂで表された較正相の結果は、表示画素３が、前もって印加された電流信号による較正の結果として、瞬時に且つ正確に電流プログラムされ得ることである。更に、実質的に同じ電流信号が、入力端子１１で特定の表示画素３に対して、後の第１の信号として受信されると、発光素子１４へ出力される電流の残りの誤差は、第１及び第２のメモリ素子Ｃ及びＣｃａｌの存在によって与えられる再帰動作の結果として減少しうる。また、画像を変化させるために、非常に多くの表示画素３に必要とされる光出力は、同じままである。
【００３９】
本発明に従うアクティブマトリクス表示装置６の欠点は、夫々の表示画素３の回路によってもたらされる領域の増大である。これは、表示画素の開口にとって不利である。しかし、発光素子１４の光が表示画素回路から離れて放射されるところの表面放射表示パネル２に関しては、これは問題ではない。
【００４０】
本発明は、上述したようなアクティブ型電流アドレス指定マトリクスディスプレイに適用可能であり、表示画素３の間での駆動トランジスタＴ２の乏しい初期整合を許容する。また、電界発光表示ドライバが、有利に本発明を使用することができる。
【００４１】
留意すべきは、上述した実施例は本発明を限定するのではなく説明しているのであって、当業者は添付の特許請求の範囲の適用範囲を損なわない範囲で多数の代替の実施例を設計することができる点である。特許請求の範囲において、括弧内に置かれた参照符号は、請求を限定するように解釈されるべきではない。動詞「有する」及びその活用形の使用は、請求項に挙げられた以外の要素又はステップの存在を除外するわけではない。要素の前に置かれた冠詞「１つの」は、このような要素の複数個の存在を除外するわけではない。本発明は、幾つかの個別素子を有するハードウェアを用いて及び適切にプログラムされたコンピュータを用いて実施されても良い。幾つかの手段を列挙する装置クレームにおいて、これらの手段の幾つかは、ハードウェアの同一の物品により具現化されても良い。ある手段が相互に異なる従属請求項に列挙されているという単なる事実は、これらの手段の組合せが有利に使用されえないことを示しているわけではない。
【図面の簡単な説明】
【００４２】
【図１】アクティブマトリクス表示装置を有する製品を示す。
【図２】図１に示されたアクティブマトリクス表示装置の略図を示す。
【図３】図２に示された表示装置用の列ドライバのドライバ部及び表示画素の詳細な説明図を示す。
【図４】図２に示された表示装置の列電極に沿った２つの図３に示された表示画素を示す。
【図５】本発明の実施例に従う表示画素を組み込むアクティブマトリクス表示装置を示す。
【図６Ａ】本発明の実施例に従うアクティブマトリクス表示装置の動作の様々な段階を示す。
【図６Ｂ】本発明の実施例に従うアクティブマトリクス表示装置の動作の様々な段階を示す。
【図６Ｃ】本発明の実施例に従うアクティブマトリクス表示装置の動作の様々な段階を示す。
【図１】
2007529033.tif 000003
【図２】
2007529033.tif 000004
【図３】
2007529033.tif 000005
【図４】
2007529033.tif 000006
【図５】
2007529033.tif 000007
【図６Ａ】
2007529033.tif 000008
【図６Ｂ】
2007529033.tif 000009
【図６Ｃ】
2007529033.tif 000010