【事件の表示】
　特願２０１４−５１２４０８「縦型高耐圧半導体装置およびその製造方法」拒絶査定不服審判事件〔平成２５年１０月３１日国際公開、ＷＯ２０１３／１６１４２０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２５年３月１４日（特許法第４１条に基づく国内優先権主張：平成２４年４月２４日、特願２０１２−９８９９４号）を国際出願日とする日本語特許出願であって、平成２６年１０月２３日に国内書面及び手続補正書が提出され、平成２７年５月８日付けで拒絶理由が通知され、これに対して同年７月１３日に手続補正書及び意見書が提出されたが、同年８月１４日付けで拒絶査定がされ、これに対し、同年１１月１７日に拒絶査定不服の審判請求がなされたものである。
第２　本願発明の進歩性の有無について
１　本願発明について 
　平成２７年７月１３日に提出された手続補正書により補正された特許請求の範囲の請求項１には「前記第１導電型の半導体基板１の裏面に設けられたドレイン電極」との記載があるが、該文言の前に「第１導電型の半導体基板」は既述されているが「第１導電型の半導体基板
１
　以上から、本願の請求項１に係る発明（以下「本願発明」という。）は、次のとおりのものと認める。
　「【請求項１】
　第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型で前記半導体基板よりも低濃度な半導体層と、前記半導体層の表面に選択的に形成された高濃度の第２導電型半導体層と、前記第１導電型半導体層ならびに前記第２導電型半導体層の上に形成された第２導電型で比較的低濃度の半導体のベース層と、その第２導電型ベース層の表面層に選択的に形成された第１導電型ソース領域と、表面から前記第２導電型ベース層を貫通して前記第１導電型半導体層に達するように形成された第１導電型ウェル領域と、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた前記第２導電型ベース層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記第１導電型ソース領域とコンタクト補助層を介して前記第２導電型ベース層に接続するソース電極と、前記第１導電型の半導体基板の裏面に設けられたドレイン電極を有する縦型高耐圧半導体装置において、
　平面図示したとき、相対向するすべての前記ソース領域の中心から最も遠く且つ等距離の点であって、且つ、前記ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を結合部として含むように、前記ウェル領域の代わりに前記高濃度の第２導電型半導体層同士及び前記第２導電型ベース層同士が結合されていることを特徴とする縦型高耐圧半導体装置。」
２　引用文献の記載事項
（１）引用文献１の記載事項と引用発明１
　ア　引用文献１
　原査定の理由に引用され、本願の優先権の主張の基礎とされた特願２０１２−９８９９４号の出願の日（以下「優先日」という。）の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である国際公開第２００４／０３６６５５号（以下「引用文献１」という。）には、図面とともに、次の事項が記載されている。（当審注．下線は、参考のために、当審において付したものである。以下において同じ。）
（ア）「第１図は本発明にかかる第１実施例である
炭化ケイ素縦型ＭＯＳＦＥＴの単位セル
高濃度ｎ
＋
型基板１表面上には、
低濃度ｎ型ドリフト層２が堆積されている。
　
前記低濃度ｎ型ドリフト層２の表面上には、
高濃度ｐ
＋
型層３１が堆積されている。
前記高濃度ｐ
＋
型層３１の上には、
低濃度ｐ型層３２が堆積されている。前記低濃度ｐ型層３２の表面部分には、
選択的に約１×１０
２０
ｃｍ
−３
のリンがドーピングされた高濃度ｎ
＋
型ソース領域５が形成されている。前記高濃度ｐ
＋
型層３１には、選択的に形成された幅２μｍの切欠き部からなる第１の領域が設けられており、前記低濃度ｐ型層３２には、前記切欠き部より幅の広い第２の領域が形成されている。
（イ）「
前記第１および第２の領域には、
低濃度ｎ型ベース領域４が前記低濃度ｎ型ドリフト層２に直接接して設けられている。
前記低濃度ｎ型ベース領域４と高濃度ｎ
＋
型ソース領域５の中間部分には、低濃度ｐ型ウェル層３の表面層に低濃度ゲート領域１１が形成される。
　
低濃度ゲート領域１１上、および低濃度ｎ型ベース領域４の表面上には、ゲート絶縁膜６を介してゲート電極７が設けられている。前記ゲート電極７上には、層間絶縁膜８を介して、高濃度ｎ
＋
型ソース領域５とｐ型ウェル層３とのそれぞれの表面に低抵抗接続されたソース電極９が形成されている。
前記高濃度ｎ
＋
型基板１の裏面には、ドレイン電極１０が低抵抗接続で形成されている。
（ウ）「なお、
ｐ型ウェル層３とソース電極９は、低抵抗接続のため、ｐ型ウェル層３表面に高濃度ｐ
＋
型層３１が形成される場合や、低濃度ｐ型層３２のエッチオフによって、ソース電極９が直接に高濃度ｐ
＋
型層３１の露出表面に接続されることもある。
（エ）「前記炭化ケイ素縦型ＭＯＳＦＥＴの動作は、基本的には、従来例として示した第１４図に記載された炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴと同様である。すなわち、
ゲート電極７に、しきい値電圧以上のゲート電圧が印加されると、ｐ型ウェル層３の表面に電子が誘起されチャネル領域１１が形成される。これによって、高濃度ｎ
＋
型ソース領域５と低濃度ｎ型ドリフト層２が導通状態になり、ドレイン電極１０からソース電極９へ電流を流すことができる。
（オ）「ここで、従来例として示した第１４図の炭化ケイ素プレーナ型縦型ＭＯＳＦＥＴと異なる点は、低濃度ｎ型ドリフト層２の表面全てが高濃度のｐ＋型層３１で覆われ、その上に低濃度のｐ型層３２が堆積されているのではなく、
低濃度ｎ型ドリフト層２の一部が表面に露出しており、
ｐ型堆積膜が低濃度ｎ型ドリフト層２に直接接して設けられている。
ｎ型不純物イオンを注入して低濃度ｎ型ベース領域４を形成する領域全てが低濃度ｐ型堆積膜で構成されているために、ｎ型不純物イオン注入を行った後、ｎ型ベース領域４のｎ型ドリフト層２と接する部分２４を低濃度にできた。
（カ）「さらに、
前記低濃度ｎ型ベース領域４とｐ型ウェル層３の接合部の耐圧は、向上し、１０００Ｖ以上の高耐圧の素子が実現できた。
（キ）「第２図（ａ）乃至（ｆ）及び第３図（ａ）乃至（ｄ）は第１実施例の炭化ケイ素縦型ＭＯＳＦＥＴの製造工程を説明するための模式断面図である。第２図（ａ）において、まず、
高濃度ｎ
＋
型基板１の表面上には、低濃度ｎ型ドリフト層２が堆積される。
前記低濃度ｎ型ドリフト層２の上には、高濃度ｐ
＋
型層３１が堆積される。
・・・
　次いで、
第２図（ｂ）に示すように、レジストをマスクとしたドライエッチングにより、表面から低濃度ｎ型ドリフト層２に達するトレンチ構造が形成される。
第２図（ｃ）に示すように、前記表面には、
低濃度ｐ型層３２が
堆積された。
（ク）「前記マスク１３を除去した後、
低濃度ｎ型ベース領域４を形成するために、第２図（ｅ）に示すように、マスク１４を使用してｎ型不純物イオン４ａを注入した。
ｐ型ウェル層３、低濃度ｎ型ベース領域４および高濃度ｎ
＋
型ソース領域５が形成された。
（ケ）「次いで、第３図（ａ）に示すように、前記ｐ型ウェル層３、低濃度ｎ型ベース領域４、および高濃度ｎ＋型ソース領域５は、１２００℃、１４０分の熱酸化されて、厚さ４０ｎｍのゲート絶縁膜６が形成された。
前記ゲート絶縁膜６の上には、減圧ＣＶＤ法によって、多結晶シリコン７ａが０．３μｍの厚さで堆積された。第３図（ｂ）に示すように、多結晶シリコン７ａは、フォトリソグラフィにより、パターン加工されて、ゲート電極７が形成された。
（コ）「前記実施例において、ストリップ型の炭化ケイ素半導体装置における模式断面図にしたがって説明したが、
メッシュ型の炭化ケイ素半導体装置で、６角形型
（サ）「本発明によれば、低濃度ｐ型堆積膜内に形成された低濃度のゲート領域を有する炭化ケイ素縦型ＭＯＳＦＥＴを高耐圧化することができ、低いオン抵抗、かつ
高耐圧の炭化ケイ素縦型ＭＯＳＦＥＴ
　イ　引用発明１
（ア）上記ア（イ）の引用文献１の記載及び第１図より、「低濃度ゲート領域１１」は「低濃度ｐ型層３２」の表面層に形成されるものと認められる。
（イ）上記ア（イ）の引用文献１の記載及び第１図より、「ソース電極９」は「高濃度ｎ＋型ソース領域５」及び「低濃度ｐ型層３２」の表面に低抵抗接続されるものと認められる。
（ウ）上記アの引用文献１の記載、上記（ア）及び（イ）、並びに当該技術分野における技術常識より、引用文献１には次の発明（以下「引用発明１」という。）が記載されていると認められる。
　「高濃度ｎ＋型基板１と、
　前記高濃度ｎ＋型基板１の表面上に堆積された低濃度ｎ型ドリフト層２と、
　前記低濃度ｎ型ドリフト層２の表面上に堆積された高濃度ｐ＋型層３１と、
　前記高濃度ｐ＋型層３１の上に堆積された低濃度ｐ型層３２と、
　前記低濃度ｐ型層３２の表面部分に選択的に形成された高濃度ｎ＋型ソース領域５と、
　前記高濃度ｐ＋型層３１に選択的に形成された切り欠き部からなる第１の領域、及び前記低濃度ｐ型層３２に形成され前記切り欠き部より幅の広い第２の領域に、前記低濃度ｎ型ドリフト層２に直接接して設けられた低濃度ｎ型ベース領域４と、
　前記低濃度ｎ型ベース領域４と前記高濃度ｎ＋型ソース領域５の中間部分の、前記低濃度ｐ型層３２の表面層に形成された低濃度ゲート領域１１上に、ゲート絶縁膜６を介して設けられたゲート電極７と、
　前記ゲート電極７上に層間絶縁膜８を介して形成され、前記高濃度ｎ＋型ソース領域５と前記低濃度ｐ型層３２とのそれぞれの表面に低抵抗接続されたソース電極９と、
　前記高濃度ｎ＋型基板１の裏面に低抵抗接続されたドレイン電極１０と、
　を有する、
　高耐圧の炭化ケイ素縦型ＭＯＳＦＥＴの単位セル。」
（２）引用文献２の記載事項と引用発明２
　ア　引用文献２
　原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００９−９９７１４号公報（以下「引用文献２」という。）には、図面とともに、次の事項が記載されている。
（ア）「【請求項１】
　
第１導電型の半導体基板と、前記半導体基板の主表面上に形成され前記半導体基板よりも高抵抗な第１導電型の半導体層と、前記半導体層の表層部の所定領域に形成された第２導電型のベース領域と、前記ベース領域の表層部の所定領域に形成された第１導電型のソース領域と、前記ベース領域及び前記ソース領域と接触するように形成されたソース電極と、前記半導体層及び前記ベース領域上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の裏面上に形成されたドレイン電極と、を有する電界効果トランジスタの複数を含み、前記複数が互いに並置された半導体装置であって、
　
前記ゲート電極の下の半導体層の表層部の所定領域に形成された柱状の第２導電型の中間領域と、
　
前記中間領域及び前記ベース領域と接触するように前記半導体層の表層部の所定領域に形成された第２導電型の接続領域と、を有することを特徴とする半導体装置。
【請求項２】
　
前記ゲート電極の下の半導体層の表層部の所定領域は、前記複数の電界効果トランジスタのうち互いに隣接する少なくとも３つによって囲まれた領域の中心部であることを特徴とする請求項１記載の半導体装置。
（イ）「【０００２】
　
大電流を流すことが出来、高い電圧で動作させることが可能な半導体素子として、縦型の電界効果トランジスタであるＤＭＯＳトランジスタが知られている。
・・・
【０００３】
　上記した如きＤＭＯＳトランジスタにおいては、Ｐ型のベース領域とＮ型の半導体基板の間のＰＮ接合にかかる逆バイアスにより空乏層が広がり、この空乏層にソース電極−ドレイン電極間の電圧がかかり、ゲート絶縁膜には電圧はかからない。ＤＭＯＳトランジスタは、半導体基板に対して縦方向に電流を流すため、多数のＤＭＯＳトランジスタを互いに並置することにより大電流を流すことが出来る。この場合、ＤＭＯＳトランジスタ間の間隔を広げることにより、電流の流れる領域の抵抗を下げることが出来、より多くの電流を流すことが出来るようになる。一方、ＤＭＯＳトランジスタ間の間隔を広げると、
Ｐ型のベース領域とＮ型の半導体基板の間のＰＮ接合から広がる空乏層が、隣接するＤＭＯＳトランジスタのＰＮ接合から広がる空乏層とつながらない領域が出てくる。空乏層がつながらない領域では、ソース電極−ドレイン電極間の電圧がゲート絶縁膜にかかるため、耐圧が低下してしまう。特に、隣接する少なくとも３つのＤＭＯＳトランジスタに囲まれた領域等、Ｐ型のベース領域からの距離が離れている領域では、空乏層がつながらず耐圧が低下することが懸念される。
【０００４】
　
本発明は上記した点に鑑みてなされたものであり、隣接する縦型の電界効果トランジスタから広がる空乏層がつながらずに耐圧が低下することを防ぐことが出来る半導体装置とその製造方法を提供することを目的とする。
（ウ）「【０００８】
　図１は、本発明に係る半導体装置の実施例の構造を示す平面図である。半導体装置は、３つの電界効果トランジスタ１ａ〜１ｃから構成されている。また、電界効果トランジスタ１ａ〜１ｃを囲むようにＦＬＲ（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）１００ａ及び１００ｂが形成されている。
電界効果トランジスタ１ａのベース領域１１ａ、ソース領域１２ａ及びソース電極１３ａの平面形状は、六角形をしている。尚、他の電界効果トランジスタ１ｂ〜１ｃも電界効果トランジスタ１ａと同様の平面形状をしている。３つの電界効果トランジスタ１ａ〜１ｃによって囲まれた領域の中心部には、中間領域４が形成されている。そして、中間領域４と電界効果トランジスタ１ａのベース領域１１ａと接触するように、接続領域５ａが形成されている。また、中間領域４と電界効果トランジスタ１ｂのベース領域１１ｂと接触するように接続領域５ｂが、中間領域４と電界効果トランジスタ１ｃのベース領域１１ｃと接触するように接続領域５ｃが形成されている。
（エ）「【０００９】
　図２は、図１の半導体装置の２−２線における断面図である。ドーパント濃度の高いＮ＋型炭化珪素（以下、ＳｉＣという）基板６の主表面上には、Ｎ＋型ＳｉＣ基板６よりもドーパント濃度の低いＮ−型ＳｉＣエピタキシャル層７が形成されている。
Ｎ
−
型ＳｉＣエピタキシャル層７の表層部には、Ｐ型ベース領域１１ａ及び１１ｂが形成されている。Ｐ型ベース領域１１ａ及び１１ｂの表層部には、Ｎ
＋
型ソース領域１２ａ及び１２ｂが形成されている。
【００１０】
　
図３は、図１の半導体装置の３−３線における断面図である。
Ｎ
−
型ＳｉＣエピタキシャル層７の表層部には、柱状のＰ型中間領域４も形成されている。
　イ　引用発明２
（ア）上記ア（ア）のとおり、引用文献２の請求項１には、「ベース領域」、「中間領域」及び「接続領域」のいずれもが「第２の導電型」であると記載されている。また、上記ア（エ）の引用文献２の記載より、上記「ベース領域」及び上記「中間領域」の導電型は、Ｐ型であると認められる。そうすると、上記「接続領域」の導電型は、上記「ベース領域」及び上記「中間領域」と同じ、Ｐ型であると認められる。
（イ）上記アの引用文献２の記載、上記（ア）、及び当該技術分野における技術常識より、引用文献２には次の発明（以下「引用発明２」という。）が記載されていると認められる。
　「Ｎ＋型の半導体基板と、前記半導体基板の主表面上に形成され前記半導体基板よりも高抵抗なＮ型の半導体層と、前記半導体層の表層部の所定領域に形成されたＰ型のベース領域と、前記ベース領域の表層部の所定領域に形成されたＮ＋型のソース領域と、前記ベース領域及び前記ソース領域と接触するように形成されたソース電極と、前記半導体層及び前記ベース領域上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の裏面上に形成されたドレイン電極と、を有し、六角形の平面形状をしている電界効果トランジスタの複数を含み、前記複数が互いに並置された半導体装置であって、
　前記ゲート電極の下の半導体層の表層部であって、前記複数の電界効果トランジスタのうち互いに隣接する少なくとも３つによって囲まれた領域の中心部である所定領域に形成された柱状のＰ型の中間領域と、
　前記中間領域及び前記ベース領域と接触するように前記半導体層の表層部の所定領域に形成されたＰ型の接続領域と、を有することを特徴とする半導体装置。」
（３）引用文献３ないし５の記載事項と周知技術
　ア　引用文献３
　原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２０１２−５９７４４号公報（以下「引用文献３」という。）には、図面とともに、次の事項が記載されている。
　「【００１３】
　図１は、本実施の形態の半導体装置である
ＭＯＳＦＥＴ
・・・
【００１４】
　このＳｉＣ基板１２の第１の主面上には、ｎ型不純物の不純物濃度５×１０１５〜２×１０１６ｃｍ−３程度のｎ型の第１のＳｉＣ層（ｎ−層）１４が形成されている。ｎ−層１４の膜厚は、例えば５〜１０μｍ程度である。
【００１５】
　
ｎ
−
層１４の一部表面には、ｐ型不純物の不純物濃度５×１０
１５
〜１×１０
１７
ｃｍ
−３
程度のｐ型の第１のＳｉＣ領域（ｐウェル領域）１６が形成されている。
【００１６】
　
第１のＳｉＣ領域（ｐウェル領域）１６の一部表面には、ｎ型不純物の不純物濃度１×１０
２０
程度のｎ型の第２のＳｉＣ領域（ソース領域）１８が形成されている。
【００１７】
  また、
第１のＳｉＣ領域（ｐウェル領域）１６の一部表面であって、ｎ型の第２のＳｉＣ領域（ソース領域）１８の側方に、ｐ型不純物の不純物濃度１×１０
１９
〜１×１０
２０
ｃｍ
−３
程度のｐ型の第３のＳｉＣ領域（ｐウェルコンタクト領域）２０が形成されている。
・・・
【００２２】
　そして、
第２のＳｉＣ領域（ソース領域）１８と、第３のＳｉＣ領域（ｐウェルコンタクト領域）２０と電気的に接続される第１の電極（ソース・ｐウェル共通電極）２４を備えている。
ＳｉＣ基板１２の第２の主面上には、第２の電極（ドレイン電極）３６が形成されている。
　イ　引用文献４
　原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２０１０−２６７７６２号公報（以下「引用文献４」という。）には、図面とともに、次の事項が記載されている。
　「【００１４】
　＜実施の形態１＞
　図１は、本発明に係る半導体装置である
ＭＯＳＦＥＴ
・・・
【００１９】
　またゲート電極８は、層間絶縁膜９で覆われている。またゲート電極８の隣には、
ｎ型ソース領域４並びにｐ型ボディ層３に接続するソース電極１０が配設されており
ｎ型基板１の下面にドレイン電極１１が設けられる。
【００２０】
　本実施の形態では、
ｐ型ボディ層３の形成の際、ゲート電極８の下に位置するチャネル形成領域３ｂと、ソース電極１０と接続するコンタクト領域３ｃと、それらを除いた領域３ａ（以下「ボディ領域３ａ」と称す）の３つに部位に分け
ｎ型ソース領域４は、ボディ領域３ａの上部に形成される。
コンタクト領域３ｃは、ソース電極１０との接続抵抗を低くするために、その上部のみ高濃度（例えば５〜５０×１０
１８
／ｃｍ
３
程度）にドーピングされていてもよい。
　ウ　引用文献５
　原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２０１０−２４５３８９号公報（以下「引用文献５」という。）には、図面とともに、次の事項が記載されている。
　「【００２２】
実施の形態１
　この発明の実施の形態１について、炭化珪素半導体装置の一例として
平面型ＭＯＳＦＥＴ
・・・
【００２５】
　次に、炭化珪素層２の表面から所定の深さの炭化珪素層２の内部に、レジスト３をマスクとして、ｐ型の不純物をイオン注入（矢印Ｇ）して、所定の間隔を有して
ｐ型（第２導電型）のウェル領域４を選択的に形成する。
・・・
【００２６】
　次に、
ウェル領域４上にあって、炭化珪素層２の表面とウェル領域４に挟まれた炭化珪素層２の領域に、レジスト５をマスクとして、ｎ型の不純物とｐ型の不純物を順次イオン注入（矢印Ｈ）して、ｎ型（第１導電型）のソース領域６を選択的に形成する。
・・・
【００２７】
　次に、
ウェル領域４上にあって、炭化珪素層２の表面とウェル領域４に挟まれた領域に、レジスト７をマスクとして、ｐ型の不純物をイオン注入（矢印Ｋ）して、ｐ
＋
型（第２導電型）のコンタクト領域８を選択的に形成する。ここでコンタクト領域８は、ソース領域６の外側に接するように形成される。またコンタクト領域８の不純物濃度は、ウェル領域４の不純物濃度より相対的に濃くなるように設定される。
・・・
【００３４】
　次に、
露出したコンタクト領域８、ソース領域６
の表面上に、
第１の主電極としてのソース電極１４を形成する。ソース電極１４は、コンタクト領域８及びソース領域６に電気的に接続されている。
　エ　周知技術
　上記アないしウより、縦型ＭＯＳＦＥＴにおいて、ｎ型のソース領域の側方にｐ＋型のコンタクト領域を形成し、上記ソース領域及び上記コンタクト領域を介してソース電極とｐ型のウェル領域（ボディ領域）とを電気的に接続することは、引用文献３ないし５にみられるように、本願の優先日前に、当該技術分野において周知の技術と認められる。
（４）引用文献６及び７の記載事項と周知の技術課題
　ア　引用文献６
　原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００６−１９６０８号公報（以下「引用文献６」という。）には、図面とともに、次の事項が記載されている。
　「【０００７】
　まず、ＭＩＳＦＥＴデバイスの断面構造を説明する。図２（ｂ）および（ｃ）に示すように、ＭＩＳＦＥＴデバイスは、低抵抗のｎ型炭化珪素基板２１の主面上に形成された炭化珪素エピタキシャル層３０と、炭化珪素エピタキシャル層３０の上に設けられたソース電極２８およびゲート電極２９と、
炭化珪素基板２１の裏面に設けられたドレイン電極２７
・・・
【００１７】
　上述したように、オフ状態ではソース電極２８およびゲート電極２９の電位は接地レベルに設定されているが、ドレイン電極２７には正のドレイン電圧Ｖｄが印加されている。このため、ｐ型のウェル領域２３とｎ型の高抵抗層２２との間には逆バイアス電圧が印加されるので、ウェル領域２３から高抵抗層２２に向かって空乏層３３が広がる。空乏層３３は、ドレイン電圧Ｖｄが高くなるにつれて厚くなり、ついには隣接するセルの空乏層３３と結合する。隣接するウェル領域２３の間隔が最短距離ａと等しい領域では、図３（ｃ）に示すように、空乏層３３の厚さがａ／２に達すれば、隣接する空乏層と連結する。ところが、この時点では、
斜め方向に隣接するウェル領域２３の間の中央付近、すなわち各セルの頂点部においては、図３（ｂ）に示すように、隣接するセルの空乏層３３は連結しない。このように、隣接するウェル領域２３の間隔が最短距離ａよりも大きいと、その隣接するウェル領域２３の間の中央には、特に空乏化しにくい領域４０が存在する。
【００１８】
　
領域４０が空乏化していない場合、ドレイン電極２７と、領域４０の上のゲート電極２９との間には、ｎ型の基板２１、空乏化していないｎ型の高抵抗層２２（領域４０）およびゲート酸化膜２６しか存在しないので、ドレイン電極２７とゲート電極２９の間の電位差（Ｖｄ）が直接ゲート絶縁膜２６にかかる。その結果、ゲート絶縁膜２６のうち領域４０の上に位置する部分に絶縁破壊が生じやすくなる。
・・・
【００２３】
　上述したように、従来のＭＩＳＦＥＴデバイスでは、
隣接するウェル領域間で空乏層が連結しない場合に、その上にあるゲート絶縁膜の絶縁破壊が生じるという問題がある。
【００２４】
　本発明は上記事情に鑑みてなされたものであり、その目的は、ＭＩＳＦＥＴデバイスにおいて、オン抵抗を増大させたり、製造プロセスを複雑にすることなく、
隣接するウェル領域間上のゲート絶縁膜の破壊を抑制する
　イ　引用文献７
　原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である国際公開第２０１０／０２１１４６号（以下「引用文献７」という。）には、図面とともに、次の事項が記載されている。
　「[0002]　縦型ＳｉＣパワーＭＯＳＦＥＴは、縦型Ｓｉパワーデバイスよりも耐圧に優れ、大電流で駆動が可能なデバイスとして期待されている。
図７を参照しながら従来の縦型ＳｉＣパワーＭＯＳＦＥＴの構造を説明する。
・・・
[0035]　図７に示すように、ＳｉＣパワーＭＯＳＦＥＴ１００がオフ状態にあるとき、ゲート電極１０８とドレイン電極１０１間には大きな電位差が生じている。このときＪＦＥＴ領域１１１内には空乏層１１０が形成されるため、空乏層１１０以外の領域に、ゲート電極１０８とドレイン電極１０１との電位差による電界が集中する。より具体的には、ＪＦＥＴ領域１１１内の、隣接する２つのウェル１０４ａからの距離がほぼ等しい点Ｒは、ウェル１０４ａとドリフト層１０３との界面から最も離れているため、空乏層１１０が形成されにくい。このため、ＪＦＥＴ領域１１１内の点Ｒの位置において、オフ状態における電界が集中する。
・・・
[0037]　図１１は、ドリフト層１０３の表面（上面）から厚さ方向にドリフト層１０３から見たユニットセルＵの配置を示している。図１１では、ユニットセルが千鳥状に配置されている。この場合、ＪＦＥＴ領域１１１の不純物濃度を一様に高くすると、
オフ状態で、ゲート絶縁膜に最も高い電界が印加されるのは、点Ｒの位置ではなく、点Ｓにおいてである。これは、ユニットセルＵのドリフト層１０３の表面から見た形状が多角形である場合、多角形の頂点の位置においてウェル１０４ａまでの距離が最も長くなり、上述した理由から電界強度が最も高くなるからである。
[0038]　ＳｉＣパワーＭＯＳＦＥＴがオフ動作時に、ＳｉＣ結晶中のＰＮ接合に印加され得る電界の最大値の目安は２ＭＶ／ｃｍ程度である。ところがこの時にゲート絶縁膜に印加される電界は３ＭＶ／ｃｍ程度になってしまう。特に
ユニットセルの頂点においてはこの設計値を超えてしまうので、長期信頼性を考慮するとこのような設計は好ましくない。
　ウ　周知の技術課題
　上記（２）ア（イ）の引用文献２の記載、上記アの引用文献６の記載及び上記イの引用文献７の記載より、縦型の半導体装置において、セルの境界に空乏層がつながりにくい領域が生じ、当該領域においてゲート絶縁膜に大きな電圧が掛かることにより耐圧が低下するという問題は、本願の優先日前に、当該技術分野において周知の技術課題と認められる。
３　本願発明と引用発明１との対比
（１）本願発明と引用発明１とを対比する。
　ア　引用発明１の「ｎ型」及び「ｎ＋型」は本願発明の「第１導電型」に相当するといえ、引用発明１の「高濃度ｎ＋型基板１」は本願発明の「第１導電型の半導体基板」に相当するといえる。
　イ　引用発明１の「前記高濃度ｎ＋型基板１の表面上に堆積された低濃度ｎ型ドリフト層２」は、本願発明の「前記半導体基板上に形成された第１導電型で前記半導体基板よりも低濃度な半導体層」に相当するといえる。
　ウ　引用発明１の「ｐ型」及び「ｐ＋型」は本願発明の「第２導電型」に相当するといえる。また、上記２（１）ア（キ）の引用文献１の記載、第１図及び第２図（ｂ）より、引用発明１の「高濃度ｐ＋型層３１」は「低濃度ｎ型ドリフト層２」の表面上に選択的に形成されているといえる。
　そうすると、引用発明１の「前記低濃度ｎ型ドリフト層２の表面上に堆積された高濃度ｐ＋型層３１」は、本願発明の「前記半導体層の表面に選択的に形成された高濃度の第２導電型半導体層」に相当するといえる。
　エ　上記２（１）ア（キ）の引用文献１の記載及び第２図（ｃ）より、引用発明１の「低濃度ｐ型層３２」は「低濃度ｎ型ドリフト層２」及び「高濃度ｐ＋型層３１」の上に形成されているといえる。
　そうすると、引用発明１の「前記高濃度ｐ＋型層３１の上に堆積された低濃度ｐ型層３２」は、本願発明の「前記第１導電型半導体層ならびに前記第２導電型半導体層の上に形成された第２導電型で比較的低濃度の半導体のベース層」に相当するといえる。
　オ　引用発明１の「前記低濃度ｐ型層３２の表面部分に選択的に形成された高濃度ｎ＋型ソース領域５」は、本願発明の「その第２導電型ベース層の表面層に選択的に形成された第１導電型ソース領域」に相当するといえる。
　カ　上記２（１）ア（ク）の引用文献１の記載、第１図及び第２図（ｅ）、（ｆ）より、引用発明１の「低濃度ｎ型ベース領域４」は「低濃度ｐ型層３２」を表面から貫通して「低濃度ｎ型ドリフト層２」に達するように形成されているといえる。
　そうすると、引用発明１の「前記高濃度ｐ＋型層３１に選択的に形成された切り欠き部からなる第１の領域、及び前記低濃度ｐ型層３２に形成され前記切り欠き部より幅の広い第２の領域に、前記低濃度ｎ型ドリフト層２に直接接して設けられた低濃度ｎ型ベース領域４」は、本願発明の「表面から前記第２導電型ベース層を貫通して前記第１導電型半導体層に達するように形成された第１導電型ウェル領域」に相当するといえる。
　キ　上記２（１）ア（イ）及び（ケ）の引用文献１の記載第１図及び第３図（ｂ）より、引用発明１の「ゲート電極７」は「低濃度ｐ型層３２」の表面露出部上にゲート絶縁膜６を介して設けられ、かつ層状のものであるといえる。
　そうすると、引用発明１の「前記低濃度ｎ型ベース領域４と前記高濃度ｎ＋型ソース領域５の中間部分の、前記低濃度ｐ型層３２の表面層に形成された低濃度ゲート領域１１上に、ゲート絶縁膜６を介して設けられたゲート電極７」は、本願発明の「前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた前記第２導電型ベース層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層」に相当するといえる。
　ク　引用発明１の「ソース電極９」と本願発明の「ソース電極」は、後述する相違点１に係る構成を除き、「前記第２導電型ベース層に接続するソース電極」である点において共通するといえる。
　ケ　引用発明１の「前記高濃度ｎ＋型基板１の裏面に低抵抗接続されたドレイン電極１０」は、本願発明の「前記第１導電型の半導体基板の裏面に設けられたドレイン電極」に相当するといえる。
　コ　引用発明１は「高耐圧の炭化ケイ素縦型ＭＯＳＦＥＴの単位セル」であるから、本願発明と引用発明１とは、「縦型高耐圧半導体装置」である点において共通するといえる。
（２）以上から、本願発明と引用発明１とは、下記アの点で一致し、下記イの点で相違すると認める。
　ア　一致点
　「第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型で前記半導体基板よりも低濃度な半導体層と、前記半導体層の表面に選択的に形成された高濃度の第２導電型半導体層と、前記第１導電型半導体層ならびに前記第２導電型半導体層の上に形成された第２導電型で比較的低濃度の半導体のベース層と、その第２導電型ベース層の表面層に選択的に形成された第１導電型ソース領域と、表面から前記第２導電型ベース層を貫通して前記第１導電型半導体層に達するように形成された第１導電型ウェル領域と、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた前記第２導電型ベース層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記第２導電型ベース層に接続するソース電極と、前記第１導電型の半導体基板の裏面に設けられたドレイン電極を有する縦型高耐圧半導体装置。」
　イ　相違点
　・相違点１
　本願発明の「ソース電極」は「第１導電型ソース領域とコンタクト補助層を介して前記第２導電型ベース層に接続する」のに対し、引用発明１は「コンタクト補助層」を備えておらず、また、「ソース電極９」は「前記高濃度ｎ＋型ソース領域５と前記低濃度ｐ型層３２とのそれぞれの表面に低抵抗接続され」たものであって、「高濃度ｎ＋型ソース領域５」（本願発明の「第１導電型ソース領域」に相当）と「コンタクト補助層」を介して「低濃度ｐ型層３２」（本願発明の「第２導電型ベース層」に相当）に接続されたものではない点。
　・相違点２
　本願発明は「平面図示したとき、相対向するすべての前記ソース領域の中心から最も遠く且つ等距離の点であって、且つ、前記ソース領域の中心から最も離れた端部から最も近く且つ等距離の点を結合部として含むように、前記ウェル領域の代わりに前記高濃度の第２導電型半導体層同士及び前記第２導電型ベース層同士が結合されている」のに対し、引用発明１は当該構成について特定されていない点。
４　相違点についての検討
（１）相違点１について
　上記２（３）エのとおり、縦型ＭＯＳＦＥＴにおいて、ｎ型のソース領域の側方にｐ＋型のコンタクト領域を形成し、上記ソース領域及び上記コンタクト領域を介してソース電極とｐ型のウェル領域（ボディ領域）とを電気的に接続することは、引用文献３ないし５にみられるように、本願優先日前、当該技術分野において周知の技術と認められる。
　また、上記２（１）ア（ウ）のとおり、引用文献１には、低抵抗接続のため、ｐ型ウェル層３表面に高濃度ｐ＋型層３１を形成することや、低濃度ｐ型層３２のエッチオフによって、ソース電極９が直接に高濃度ｐ＋型層３１の露出表面に接続されることもある旨が記載されており、ソース電極と低抵抗接続されるｐ型層の不純物濃度を高くすることについて示唆されているものといえる。
　そうすると、縦型ＭＯＳＦＥＴの発明である引用発明１において、ソース電極９を低抵抗接続する際に上記周知技術を適用し、ｎ型のソース領域である「高濃度ｎ＋型ソース領域５」の側方に「ｐ＋型のコンタクト領域」（本願発明の「コンタクト補助層」に相当）を形成し、上記「高濃度ｎ＋型ソース領域５」及び「ｐ＋型のコンタクト領域」を介して、ソース電極である「ソース電極９」とｐ型のウェル領域（ボディ領域）である「低濃度ｐ型層３２」とを電気的に接続することにより、相違点１に係る構成とすることは、当業者が容易に想到し得たものである。
（２）相違点２について
　引用発明１の「高耐圧の炭化ケイ素縦型ＭＯＳＦＥＴの単位セル」について、上記２（１）ア（コ）のとおり、引用文献１には、メッシュ型の炭化ケイ素半導体装置において６角形型とすることが記載されているから、引用発明１において、６角形型の「単位セル」を複数個、互いに並置することは、引用文献１に記載されているに等しい事項と認められ、また、引用発明１において、複数個の６角形型の「単位セル」のうち、互いに隣接する少なくとも３つによって囲まれた領域を有するように並置することは、引用文献１の上記の記載に接した当業者が普通に行い得るものといえる。
　そして、上記２（４）ウのとおり、縦型の半導体装置において、セルの境界に空乏層がつながりにくい領域が生じ、当該領域においてゲート絶縁膜に大きな電圧が掛かることにより耐圧が低下するという問題は当該技術分野において周知の技術課題であるから、引用発明１において、６角形型の「単位セル」を複数個、上記のように並置した場合に、上記周知の技術課題が存在することは、当業者にとっては明らかであるといえる。
　そうすると、引用発明１において、引用文献１の記載から６角形型の「単位セル」を複数個、上記のように並置した場合に、上記周知の技術課題を解決するために、隣接するＭＯＳＦＥＴによって囲まれた領域の中心部の表層部にＰ型の中間領域を設け、当該中間領域とベース領域とを接続するＰ型の接続領域を表層部に設けることは、引用発明２に基づいて、当業者が容易に想到し得たものと認められ、また、引用文献２の図１より、上記の隣接するＭＯＳＦＥＴによって囲まれた領域の中心部は、本願発明の「平面図示したとき、相対向するすべての前記ソース領域の中心から最も遠く且つ等距離の点であって、且つ、前記ソース領域の中心から最も離れた端部から最も近く且つ等距離の点」に相当するものと認められる。
　そして、上記２（１）ア（オ）、（キ）及び（ク）によれば、引用発明１における「低濃度ｎ型ベース領域４」は、「高濃度ｐ＋型層３１」を選択的にエッチングして「低濃度ｐ型層３２」を堆積した後に、「ｎ型不純物イオン４ａ」を注入するとの工程により形成されるものであるところ、引用発明１において、引用発明２を適用して上記Ｐ型の中間領域、及び上記Ｐ型の接続領域を形成する際に、両者を形成する領域では上記「低濃度ｎ型ベース領域４」を形成する工程を行わず、「高濃度ｐ＋型層３１」同士、及び「低濃度ｐ型層３２」同士が、それぞれ結合した構成とすればよいことは、当業者であれば直ちに察知し得るものといえる。
　以上から、引用発明１において、相違点２に係る構成とすることは、引用発明２に基づいて、当業者が容易に想到し得たものである。
５　本願発明の作用効果について
　相違点１及び２を総合的に勘案しても、本願発明の奏する作用効果は引用発明１、２及び周知技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。
６　まとめ
　以上のとおり、本願発明は引用発明１、２及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができないものである。
第３　結言
　したがって、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないから、その他の請求項について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。