(57)【要約】  フローティングゲートメモリセル２０２は、基板２０４上に基板２０４中のチャネル領域２２２を覆う状態で配置されたスタックゲート構造２０８を有する。フローティングゲートメモリセル２０２は更に、基板２０４中にスタックゲート構造２０８に隣接して形成されたリセス２２８を有し、リセス２２８は側壁２３０、底部２３２、深さ２３６を有する。フローティングゲートメモリセル２０２は更に、リセス２２８の側壁２３０に隣接し、且つ、スタックゲート構造２０８の下に配置されるソース２３４を有する。フローティングゲートメモリセル２０２は更に、リセス２２８の底部２３２にあり、ソース２３４の下に配置されるＶｓｓ接続領域２３８を有し、Ｖｓｓ接続領域２３８はソース２３４に接続されている。Ｖｓｓ接続領域２３８はリセス２２８の底部２３２の下に配置されているため、チャネル領域２２２におけるソース２３４の側方拡散が低減されている。
2007519255.tif 000002
【特許請求の範囲】
【請求項１】
基板（２０４）上に配置されたフローティングゲートメモリセル（２０２）であって、前記フローティングゲートメモリセル（２０２）は、
前記基板（２０４）上に配置され、前記基板（２０４）中のチャネル領域（２２２）を覆う状態で配置されるスタックゲート構造（２０８）と、
前記スタックゲート構造（２０８）と隣接する前記基板（２０４）中に配置され、側壁（２３０）と底部（２３２）と深さ（２３６）を有するリセス（２２８）と、
前記リセス（２２８）の側壁（２３０）に隣接し前記スタックゲート構造（２０８）の下に配置される、前記フローティングゲートメモリセル（２０２）のソース（２３４）と、
前記リセス（２２８）の底部（２３２）の下、且つ、前記ソース（２３４）の下に配置され前記ソース（２３４）に接続されるＶｓｓ接続領域（２３８）とを備え、
前記Ｖｓｓ接続領域（２３８）が前記リセス（２２８）の底部（２３２）の下に配置されることにより、前記チャネル領域（２２２）における前記ソース（２３４）側方拡散は低減される。
【請求項２】
請求項１に記載のフローティングゲートメモリセル（２０２）において、前記ソース（２３４）の側方拡散の低減は、前記フローティングゲートメモリセル（２０２）におけるドレイン誘起バリアハイト低下効果（ＤＩＢＬ)を低減させる。
【請求項３】
請求項１に記載のフローティングゲートメモリセル（２０２）において、前記リセス（２２８）の存在が、前記フローティングゲートメモリセル（２０２）におけるドレイン誘起バリアハイト低下効果（ＤＩＢＬ)を増長させることなく、Ｖｓｓ接続領域（２３８）の抵抗を低減させる。
【請求項４】
基板（２０４）上に配置されたフローティングゲートメモリセル（２０２）であって、前記フローティングゲートメモリセル（２０２）は、前記基板（２０４）上に配置され前記基板（２０４）中のチャネル領域（２２２）を覆う状態で配置されるスタックゲート構造（２０８）と、前記スタックゲート構造（２０８）と隣接する前記基板（２０４）中に配置され側壁（２３０）と底部（２３２）と深さ（２３６）を有するリセス（２２８）を備え、前記フローティングゲートメモリセル（２０２）の特徴は、
前記リセス（２２８）の側壁（２３０）に隣接し前記スタックゲート構造（２０８）の下に配置される前記フローティングゲートメモリセル（２０２）のソース（２３４）と、前記リセス（２２８）の底部（２３２）の下、且つ、前記ソース（２３４）の下に配置され前記ソース（２３４）に接続されるＶｓｓ接続領域（２３８）とを備え、前記Ｖｓｓ接続領域（２３８）が前記リセス（２２８）の底部（２３２）の下に配置されることにより、前記チャネル領域（２２２）における前記ソース（２３４）の側方拡散が低減されるという点にある。
【請求項５】
請求項４に記載のフローティングゲートメモリセル（２０２）において、前記ソース（２３４）の側方拡散の低減は、前記フローティングゲートメモリセル（２０２）におけるドレイン誘起バリアハイト低下効果（ＤＩＢＬ)を低減させる。
【請求項６】
請求項４に記載のフローティングゲートメモリセル（２０２）において、前記リセス（２２８）の存在が、前記フローティングゲートメモリセル（２０２）におけるドレイン誘起バリアハイト低下効果（ＤＩＢＬ)を増長させることなく、Ｖｓｓ接続領域（２３８）の抵抗を低減させる。
【請求項７】
請求項４に記載のフローティングゲートメモリセル（２０２）において、前記リセス（２２８）の前記側壁（２３０）は、前記基板（２０４）の上面（２０６）に対して略垂直である。
【請求項８】
請求項４に記載のフローティングゲートメモリセル（２０２）において、前記スタックゲート構造（２０８）は、フローティングゲート（２１２）上に配置されるＯＮＯスタック（２１４）を有する。
【請求項９】
基板（４０４）上にフローティングゲートメモリセル（４０２）を製造する方法であって前記製造方法は、
ドーパント濃度の濃いドープ領域（４２６）を、前記基板（４０４）中にあって、前記スタックゲート構造（４０８）に隣接して配置されるソース領域（４１８）に形成するステップ（３５０）と、
前記基板（４０４）中の前記濃いドープ領域（４２６）に、側壁（４３０）と底部（４３２）と深さ（４３６）を有し、前記フローティングゲートメモリセル（４０２）のソース（４３４）に隣接して配置されるリセス（４２８）を形成するステップ（３５４）と、
前記リセス（４２８）の前記底部（４３２）の下、且つ、前記ソース（４３４）の下に、前記ソース（４３４）と接続されるＶｓｓ接続領域（４３８）を形成するステップ（３５６）とを有し、
前記リセス（４２８）の底部（４３２）の下に前記Ｖｓｓ接続領域（４３８）を形成するステップにより、前記チャネル領域（４２２）における前記ソース（４３４）の側方拡散は低減される。
【請求項１０】
請求項９に記載のフローティングゲートメモリセル（４０２）の製造方法において、前記ソース（４３４）の側方拡散の低減は、前記フローティングゲートメモリセル（４０２）におけるドレイン誘起バリアハイト低下効果（ＤＩＢＬ)を低減させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広くは半導体製造の分野に関するものである。詳細には、フローティングゲートメモリの製造に関するものである。
【背景技術】
【０００２】
ＮＯＲ型フラッシュメモリ装置などの高性能のフラッシュメモリ装置においては、装置のコンパクト化が進むにつれ、高集積化と処理速度の高速化が求められる。抵抗値の低いＶｓｓ線は２本のワード線間に配置されたフラッシュメモリセルのソース領域を接続するものであり、メモリのコア・セルのサイズのコンパクト化や回路の高集積化やフラッシュメモリ装置の高性能化を目的として使用される。
【０００３】
従来のフラッシュメモリの製造過程において、Ｖｓｓ線は、Ｖｓｓ接続埋め込み法を用いて半導体基板に高濃度のドーパントでドーピング処理を施すことにより作られる。所望の低Ｖｓｓ抵抗を実現するために、十分な量と十分な深さのドーピング処理が半導体基板のＶｓｓ線を作る工程において要求される。しかしながら、十分に低いＶｓｓ抵抗を得るために必要な量および深さでドーピング処理を行うと、ドレイン誘起バリアハイト低下効果（以下ＤＩＢＬ：drain induced barrier loweringと表す）として知られる望ましくないショートチャネル効果がフローティングゲートフラッシュメモリセルなどのフラッシュメモリセル内で増長してしまう。このような製造背景のもとでは、フローティングゲートフラッシュメモリセルなどのメモリセルのドレインに印加された電圧がドレインの電界に直接メモリセルのチャネルの制御性に影響を及ぼした場合に、ＤＩＢＬ効果が起きてしまう。ＤＩＢＬ効果の結果、メモリセルの閾値電圧は低下し、漏洩電流が増加し、これらがメモリセルの性能に悪影響を及ぼすことになる。  
【０００４】
このように、ＮＯＲ型フローティングゲートフラッシュメモリセルなどのフローティングゲートフラッシュメモリの製造技術においては、ＤＩＢＬ効果を低減しつつ、十分に低いＶｓｓ抵抗を得ることが求められている。
【発明の開示】
【課題を解決するための手段】
【０００５】
本発明の目的は、ＶＳＳ抵抗が低く、ＤＩＢＬ効果が低減されたフローティングゲートメモリセルの構造およびその製造方法を提供することにある。また、本発明は、ＮＯＲ型フローティングゲートフラッシュメモリセルなどのフローティングゲートフラッシュメモリセルの製造技術において求められている、ＤＩＢＬ効果を低減しつつ、十分に低いＶｓｓ抵抗を得るという課題を解決するものである。
【０００６】
本発明の一実施形態によれば、フローティングゲートメモリセルは基板上に配置されるものであり、フローティングゲートメモリセルは基板中のチャネル領域を覆う状態で基板上に配置されるスタックゲート構造を有する。スタックゲート構造は、フローティングゲート上に配置されるＯＮＯスタックを有するものであってもよい。フローティングゲートメモリセルは、例えば、ＮＯＲ型フローティンゲートフラッシュメモリセルであってもよい。フローティングゲートメモリセルは更に、基板中のスタックゲート構造と隣接する箇所に形成され、側壁、底部、深さを有するリセスを有する。リセスの側壁は、基板の上面に対して略垂直であってもよい。リセスの深さは、例えば、ほぼ２００．０オングストロームからほぼ５００．０オングストロームまでの範囲内であってもよい。
【０００７】
この実施例によれば、フローティングゲートメモリセルはさらに、リセスの側壁に隣接しスタックゲート構造の下に配置されるソースを有する。フローティングゲートメモリセルはさらに、リセスの底部の下、且つ、ソースの下に配置され、ソースに接続されるＶｓｓ接続領域を有する。Ｖｓｓ接続領域がリセスの底部の下に配置されることにより、チャネル領域におけるソースの側方拡散は低減される。チャネル領域におけるソースの側方拡散が低減されることにより、フローティングゲートメモリセルにおけるドレイン誘起バリアハイト低下効果（ＤＩＢＬ：drain induced barrier lowering）が低減される。リセスの存在が、フローティングゲートメモリセルにおけるＤＩＢＬを増長させることなく、Ｖｓｓ接続領域の抵抗を低減させる。一実施例においては、本発明は上記のフローティングゲートメモリセルの製造法に適用される。また、本発明のその他の特徴および利点は、図面を参照しつつ、後述の詳細な記載の中で当業者がより容易に理解できるように説明していく。
【発明を実施するための最良の形態】
【０００８】
本発明は、ＶＳＳ抵抗が低く、ＤＩＢＬ効果が低減されたフローティングゲートメモリセルの構造およびその製造方法に関するものである。以下に、本発明の実施例の詳細を説明する。ここでは、全ての実施例を挙げるわけではないので、当業者であればここで説明する実施例とは異なる方法を用いて本発明を実施できる可能性もある。また、発明のポイントが不明瞭になってしまわないよう、本発明における幾つかの点に関する詳細については論じない。
【０００９】
本発明に関する図面と図面に付随する説明は、本発明を実施する際の単なる一例に過ぎない。説明を簡潔なものにするため、本発明のその他の実施例について本明細書中で特に説明することはせず、また、その他の実施例に対応する形態を本図面中に示すこともしない。
【００１０】
図１は、本発明の一実施形態に基づいて、凹状のＶｓｓ埋め込み領域とソース拡散が低減されたソースを有するフローティングゲートフラッシュメモリセルを製造する方法の例を説明するフローチャートである。当業者にとって明白である事柄についてはフローチャート１００に示さず省略する。例えば、当業の間で知られた技術として、あるステップは１以上のサブステップを有する場合もあるだろうし、あるいは特別な機器や材料を用いて実施される場合もある。フローチャート１００に示されているステップ１５０、１５２、１５４は本発明の一実施例を説明するのに十分な内容であり、本発明の他の実施例はフローチャート１００に示されるステップとは異なるステップを踏んで実施されることがあってもよい。フローチャート１００に示された工程はウェハ上に施されるものであり、このウェハはステップ１５０に先立ってスタックゲート構造に隣接して配置されるソース及びドレイン領域を含む基板に配置されるフローティングゲートメモリセルのスタックゲート構造を含むものである。スタックゲートは更に、基板上に配置されるトンネルオキサイド層と、トンネルオキサイド層上に配置されるフローティングゲートと、フローティングゲート上に配置されるオキサイド−ナイトライド−オキサイド（ＯＮＯ：Oxide−Nitride−Oxide）スタックと、ＯＮＯスタック上に配置されるコントロールゲートを含む。図２Ａ、２Ｂ、２Ｃのそれぞれ示された構造物２５０、２５２、２５４は、フローチャート１００におけるステップ１５０、１５２、１５４を前述の基板上に配置されたスタックゲート構造を含む構造物上に施していった結果を順を追って示すものである。
【００１１】
図1のステップ１５０および図２Ａの構造物２５０について説明する。フローチャート１００のステップ１５０においては、スタックゲート構造２０８のほぼ２分の１と基板２０４中のドレイン領域２２０を覆うマスク２２４が形成され、基板２０４のソース領域２１８中にドーパント濃度の濃いドープ領域２２６が形成される。図２Ａに示されるように、マスク２２４はドレイン領域２２０に隣接するスタックゲート構造２０８のほぼ２分の１と基板２０４のドレイン領域２２０を覆う状態で配置されている。マスク２２４は自己整合ソース（ＳＡＳ：self-aligned source）マスクになり得るものであり、当業の間で知られた方法で形成可能であり、フォトレジストといった適切なマスク材料で構成される。構造物２５０はＮＯＲ型フラッシュメモリ装置といったフラッシュメモリ装置を構成するものである。このようなバックグランド構成を経て、ＮＯＲ型フラッシュメモリ装置は、ソース領域が通常ワード線と平行に走るＶｓｓ線によって接続されるＮＯＲアーキテクチャのフラッシュメモリ装置として形成される。フローティングゲートメモリセル２０２はＮＯＲ型フローティングゲートフラッシュメモリセルといったフローティングゲートフラッシュメモリセルになる。 
【００１２】
また、図２Ａに示されるように、ドーパント濃度の濃いドープ領域２２６が基板２０４のソース領域２１８に配置されており、このドープ領域２２６はソース領域２１８に適切なＮ型ドーパントを所望の量だけ適切に打ち込むソース打ち込み法を用いることにより形成される。ソースの打ち込みは、当業の間で知られた方法で実施できる。図２Ａに更に示されるように、スタックゲート構造２０８は基板２０４上に配置され、トンネルオキサイド層２１０、フローティングゲート２１２、ＯＮＯスタック２１４、コントロールゲート２１６を含む。図２Ａに更に示されるように、トンネルオキサイド層２１０は基板２０４の上面２０６に形成されるチャネル領域２２２を覆う状態で配置され、熱成長したトンネルオキサイドを構成する。図２Ａに更に示されるように、フローティングゲート２１２はトンネルオキサイド層２１０の上に配置され、低圧化学気相堆積（ＬＰＣＶＤ:low pressure chemical vapor deposition）処理あるいは他の適切な処理方法によって堆積される多結晶シリコン（ポリシリコンとも言う）で構成される。
【００１３】
図２Ａに更に示されるように、ＯＮＯスタック２１４はフローティングゲート２１２の上に配置される。ＯＮＯスタック２１４は三層構造で、下層は酸化シリコン、中層は窒化シリコン、上層は酸化シリコンからなるものであり、この三層構造は順次、ＬＰＣＶＤ処理か熱成長によって堆積させていくことが可能である。図２Ａに更に示されるように、コントロールゲート２１６はＯＮＯスタック２１４の上に配置され、ＯＮＯスタック２１４の上にＬＰＣＶＤ処理あるいは他の適切な処理方法によってポリシリコンが形成される。図２Ａに更に示されるように、ソース領域２１８およびドレイン領域２２０は基板２０４中に配置され、これらの領域は当業の間で知られた方法により形成される。図２Ａに更に示されるように、ドレイン２２１はドレイン領域２２０中に配置され、例えば、適切なＮ型ドーパントで構成される。フローチャート１００におけるステップ１５０を実施した結果が、図２Ａに示される構造物２５０に相当する。
【００１４】
図１中のステップ１５２、すなわち、図２Ｂに示される構造物２５２とそれに対応するフローチャート１００におけるステップ１５２に進むと、ドーパント濃度の濃いドープ領域２２６の一部を除去することにより、リセス２２８が基板２０４のソース領域２１８に形成される。リセス２２８は側壁２３０、底部２３２、深さ２３６を有し、特に深さ２３６はリセス２２８の底部２３２から基板２０４の上面２０６までの距離に相当するものである。例えば、深さ２３６は、ほぼ２００．０オングストロームからほぼ５００．０オングストロームまでの範囲内で設定する。リセス２２８はＳＡＳエッチング処理によりドーパント濃度の濃いドーパント領域２２６を実質的にほぼ全て除去することにより形成される。本実施例においては、リセス２２８の側壁２３０は基板２０４の上面２０６に対して略垂直である。別の実施例においては、リセス２２８の側壁２３０は基板２０４の上面２０６に対してほぼ直角とは異なる角度で形成されることとしてもよい。ＳＡＳエッチング処理を行っている間、酸化物もシャロー・トレンチ・アイソレーション（ＳＴＩ：shallow trench isolation）領域（不図示）から除去され、この後実施されるＶｓｓ接続の埋め込み準備のためにトレンチは露出した状態になる。    
【００１５】
図２Ｂに示されるように、図２Ａにおけるドーパント濃度の濃いドープ領域２２６の実質的な部分が除去された後、除去されなかったドープ領域２２６の残りの部分はフローティングゲートメモリセル２０２のソース２３４を形成する。図２Ｂに示されるように、ソース２３４はリセス２２８の側壁２３０に隣接して配置され、且つ、スタックゲート構造２０８の下に配置される。フローチャート１００におけるステップ１５２を実施した結果が、図２Ｂに示される構造物２５２に相当する。続いて、図１におけるステップ１５４および図２Ｃの構造物２５４について説明する。フローチャート１００のステップ１５４においては、Ｖｓｓ接続領域２３８がリセス２２８の底部２３２下の基板２０４中に形成され、マスク２２４が除去される。Ｖｓｓ接続領域２３８は、高濃度のドーパントをリセス２２８の底部２３２に打ち込むといった当業の間で知られた方法でＶｓｓ接続を埋め込むことにより形成される。図２Ｃに示されるように、Ｖｓｓ接続領域２３８はリセス２２８の底部２３２の下に配置され、且つ、フローティングゲートメモリセル２０２のソース領域２３４に接続される。Ｖｓｓ接続領域２３８は、例えば、適切なＮ型ドーパントで高濃度にドープされる。Ｖｓｓ接続領域２３８は、他のフローティングゲートメモリセル（不図示）のソース領域とを接続するのに利用される共通のソース線を形成する。Ｖｓｓ接続領域２３８は、明細書中「Ｖｓｓ抵抗」と称する抵抗を有する。また、ステップ１５４において、図２Ｂのマスク２２４は当業の間で知られた方法によって除去される。同じマスク、例えばマスク２２４が、図１に示された本発明の実施例のプロセスステップにおいて使用される。
【００１６】
図１に示された本発明の実施例において、リセス２２８はＶｓｓ接続領域２３８をリセス２２８の深さ２３６と同じ距離を保って基板２０４の上面２０６の下に配置するために、また、Ｖｓｓ接続領域２３８をソース２３４より下に配置するために利用される。結果、本発明はチャネル領域２２２中におけるソース２３４の側方拡散の低減を実現できる。更に、チャネル領域２２２中におけるソース２３４の側方拡散を低減する度合は、適切にリセス２２８の深さ２３６を選択することにより決定できる。チャネル領域２２２中におけるソース２３４の側方拡散を低減することにより、図１に示された本発明の態様は、フローティングゲートメモリセル２０２におけるドレイン誘起バリアハイト低下効果（ＤＩＢＬ)の低減を効果的に実現する。
【００１７】
更に、図１に示された本発明の実施例においては、Ｖｓｓ接続領域２３８を基板２０４の上面２０６の下、且つ、ソース２３４の下に適切に配置するためにリセス２２８が形成される。これによって、Ｖｓｓ接続領域２３８の抵抗、すなわちＶｓｓ抵抗を、望ましくないドレイン誘起バリアハイト低下効果（ＤＩＢＬ)を増長させることなくＶｓｓ接続領域２３８を高濃度でドーピングすることにより、低減させることができる。これと対照的に、従来のＮＯＲ型フローティングゲートフラッシュメモリセルなどの従来のフローティングゲートメモリセルにおいては、基板の上面から下に確保された所定の深さの下、且つ、ソースの下にＶｓｓ接続領域を配置するためのリセスが形成されていない。結果、従来のフローティングゲートメモリセルにおいては、ドレイン誘起バリアハイト低下効果（ＤＩＢＬ)の増長を伴うことなくＶｓｓ抵抗を十分に低減させることができない。
【００１８】
図３は、本発明の一実施形態に基づいて、凹状のＶｓｓ埋め込み領域とソース拡散が低減されたソースを有するフローティングゲートフラッシュメモリセルを製造する方法の例を説明するフローチャートである。当業者にとって明白である事柄についてはフローチャート１００に示さず省略する。例えば、当業の間で知られた技術として、あるステップは１以上のサブステップを有する場合もあるだろうし、あるいは特別な機器や材料を用いて実施される場合もある。フローチャート３００に示されているステップ１５０、１５２、１５４は本発明の一実施例を説明するのに十分な内容であり、本発明の他の実施例はフローチャート３００に示されるステップとは異なるステップを踏んで実施されることがあってもよい。フローチャート３００に示された工程はウェハ上に施されるものであり、このウェハはステップ３５０に先立ってスタックゲート構造に隣接して配置されるソース及びドレイン領域を含む基板に配置されるフローティングゲートメモリセルのスタックゲート構造を含むものである。スタックゲートは更に、基板上に配置されるトンネルオキサイド層と、トンネルオキサイド層上に配置されるフローティングゲートと、フローティングゲート上に配置されるオキサイド−ナイトライド−オキサイド（ＯＮＯ：Oxide−Nitride−Oxide）スタックと、ＯＮＯスタック上に配置されるコントロールゲートを含む。図４Ａ、４Ｂ、４Ｃ、４Ｄのそれぞれ示された構造物４５０、４５２、４５４、４５６は、フローチャート３００におけるステップ３５０、３５２、３５４、３５６を前述の基板上に配置されたスタックゲート構造を含む構造物上に施していった結果を順を追って示すものである。
【００１９】
図３のステップ３５０および図４Ａの構造物４５０について説明する。フローチャート３００のステップ３５０においては、スタックゲート構造４０８のほぼ２分の１と基板４０４中のドレイン領域４２０を覆うマスク４２４が形成され、基板４０４のソース領域４１８にドーパント濃度の濃いドープ領域４２６が形成される。図４Ａ中、構造物４５０におけるフローティングゲートメモリセル４０２、基板４０４、上面４０６、スタックゲート構造４０８、トンネルオキサイド層４１０、フローティングゲート４１２、ＯＮＯスタック４１４、コントロールゲート４１６、ソース領域４１８、ドレイン領域４２０、ドレイン４２１、チャネル領域４２２、マスク４２４はそれぞれ、図２Ａの構造物２５０におけるフローティングゲートメモリセル２０２、基板２０４、上面２０６、スタックゲート構造２０８、トンネルオキサイド層２１０、フローティングゲート２１２、ＯＮＯスタック２１４、コントロールゲート２１６、ソース領域２１８、ドレイン領域２２０、ドレイン２２１、チャネル領域２２２、マスク２２４に対応している。
【００２０】
図４Ａに示されるように、マスク４２４はドレイン領域４２０に隣接するスタックゲート構造４０８のほぼ２分の１と基板４０４のドレイン領域４２０を覆う状態で配置されている。マスク４２４は、図２Ａのマスク２２４と構成材料、その形成方法において実質的に同じである。図２Ａの構造物２５０同様、構造物４５０はＮＯＲ型フラッシュメモリ装置といったフラッシュメモリ装置を構成し得るものである。また、図４Ａに示されるように、ソース領域４１８に適切なＮ型ドーパントを所望の量だけ適切に打ち込むソース打ち込み処理を行うことにより、ドーパント濃度の濃いドープ領域４２６が基板４０４のソース領域４１８中に配置される。図４Ａに更に示されるように、スタックゲート構造４０８は基板４０４上に配置され、トンネルオキサイド層４１０、フローティングゲート４１２、ＯＮＯスタック４１４、コントロールゲート４１６を含む。図４Ａに更に示されるように、トンネルオキサイド層４１０は基板４０４の上面４０６にあるチャネル領域４２２を覆う状態で配置され、フローティングゲート４１２はトンネルオキサイド層４１０の上に配置され、ＯＮＯスタックゲート４１４はフローティングゲート４１２の上に配置され、コントロールゲート２１６はＯＮＯスタックゲート４１４の上に配置される。図４Ａに更に示されるように、ソース領域４１８とドレイン領域４２０は基板４０４に配置され、ドレイン４２１はドレイン領域４２０に配置される。フローチャート３００におけるステップ３５０を実施した結果が、図４Ａに示される構造物４５０に相当する。
【００２１】
図３中のステップ３５２、すなわち、図４Ｂに示される構造物４５２とそれに対応するフローチャート３００におけるステップ３５２に進むと、マスク４２４が除去され、アニール工程が実施される。図４Ａにおけるマスク４２４は当業の間で知られた適切なエッチング工程を施すことにより除去できる。アニール工程が実施されている間、基板４０４は、ドーパント濃度の濃いドープ領域４２６を形成するために行われたソースの打ち込みによって発生したダメージが修復されるのに十分な温度まで熱せられる。アニール工程は、また、ドーパント濃度の濃いドープ領域４２６の拡散エッジ４４０がトンネルオキサイド層４１０の下の適切な距離、すなわち基板４０４の上面４０６に平行にスタックゲート構造４０８の側壁４４２を越えるところまで延びていくのを確実にするために利用される。例えば、アニール処理における温度及び処理の継続時間が制御されて、ドーパント濃度の濃いドープ領域４２６の拡散エッジ４４０がトンネルオキサイドの下をスタックゲート構造４０８の側壁４４２を越える適切な距離まで延びていけるように調節することができる。フローチャート３００におけるステップ３５２を実施した結果が、図４Ｂに示される構造物４５２に相当する。
【００２２】
図３中のステップ３５４、すなわち、図４Ｃに示される構造物４５４とそれに対応するフローチャート３００におけるステップ３５４に進むと、ドレイン領域４２０に隣接するスタックゲート構造４０８のほぼ２分の１と基板４０４中のドレイン領域４２０を覆うマスク４４４が形成され、リセス４２８が基板４０４のソース領域４１８に形成される。図４Ｃに示されるように、マスク４４４はスタックゲート構造４０８のほぼ２分の１とドレイン領域４２０を覆う状態で配置されている。マスク４４４はマスク４２４と構成材料およびその形成方法において実質的に同じである。図４Ｃに更に示されるように、リセス４２８は側壁４３０、底部２３２、深さ４３６を有し、深さ４３６はリセス４２８の底部４３２から基板４０４の上面４０６までの距離に相当するものである。リセス４２８は、図２Ｂのリセス２２８と深さ及び形成方法について実質的に同じである。本実施例においては、リセス４２８の側壁４３０は基板４０４の上面４０６に対して略垂直である。別の実施例においては、リセス４２８の側壁４３０は基板４０４の上面４０６に対してほぼ直角とは異なる角度で形成されることとしてもよい。
【００２３】
図４Ｃに更に示されるように、図４Ａにおけるドーパント濃度の濃いドープ領域４２６の実質的な部分が除去された後、除去されなかったドープ領域４２６の残りの部分はフローティングゲートメモリセル４０２のソース４３４を形成する。図４Ｃに示されるように、ソース４３４はリセス４２８の側壁４３０に隣接して配置され、且つ、スタックゲート構造４０８の下に配置される。ドーパント濃度の濃いドープ領域４２６をステップ３５０において形成した後にフローチャート３００のステップ３５２においてアニール処理を実施することにより、図１に係る本発明の実施例では、ソース４３４に十分な幅が確保される。フローチャート３００におけるステップ３５４を実施した結果が、図４Ｃに示される構造物４５４に相当する。
【００２４】
図３のステップ３５６および図２Ｄの構造物４５６について説明する。フローチャート１００のステップ３５６においては、Ｖｓｓ接続領域４３８がリセス４２８の底部４３２下の基板４０４の一部に形成され、マスク４４４が除去される。図４Ｄに示されるように、Ｖｓｓ接続領域４３８はリセス４２８の底部４３２の下に配置され、且つ、フローティングゲートメモリセル４０２のソース４３４の下に配置されつつ接続される。Ｖｓｓ接続領域４３８は図２ＣのＶｓｓ接続領域２３８と構成材料および形成方法について実質的に同じである。図２ＣのＶｓｓ接続領域２３８と同様、Ｖｓｓ接続領域４３８は他のフローティングゲートメモリセル（不図示）のソース領域に接続するのに利用される共通のソース線を形成する。Ｖｓｓ接続領域４３８は図２ＣのＶｓｓ接続領域２３８と実質的に同様な抵抗を有する。また、ステップ３５６において、図４Ｃのマスク４４４は、図４Ａのマスク４２４と同様な方法で除去される。一実施例においては、Ｖｓｓ接続領域４３８が形成されるのに先立って、マスク４４４が除去され、新たなマスクがドレイン領域４２０に隣接するスタックゲート構造４０８のほぼ２分の１と基板４０４のドレイン領域４２０を覆う状態で形成される。このような実施例においては、新たなマスクは、Ｖｓｓ接続領域４３８が形成された後に、図４Ｃのマスク４４４と同様な方法で除去される。フローチャート３００におけるステップ４５６を実施した結果が、図４Ｄに示される構造物４５６に相当する。
【００２５】
図３に示された本発明の実施例において、リセス４２８はＶｓｓ接続領域４３８をリセス４２８の深さ４３６と同じ距離を保って基板４０４の上面４０６の下に配置するために、また、Ｖｓｓ接続領域４３８をソース４３４の下に配置するために利用される。結果、図３に示された本発明の実施例ではチャネル領域４２２中におけるソース４３４の側方拡散の低減を実現できる。更に、チャネル領域４２２中におけるソース４３４の側方拡散を低減する度合は、適切にリセス４２８の深さ４３６を選択することにより決定できる。チャネル領域４２２中におけるソース４３４の側方拡散を低減することにより、図３に示された本発明の実施例は、フローティングゲートメモリセル４０２におけるドレイン誘起バリアハイト低下効果（ＤＩＢＬ)の低減を効果的に実現する。
【００２６】
更に、図３に示された本発明の実施例においては、Ｖｓｓ接続領域４３８を基板４０４の上面４０６の下、且つ、ソース４３４の下に適切に配置するためにリセス４２８が形成される。これによって、Ｖｓｓ接続領域４３８の抵抗、すなわちＶｓｓ抵抗を、望ましくないドレイン誘起バリアハイト低下効果（ＤＩＢＬ)を増長させることなくＶｓｓ接続領域４３８を高濃度でドーピングすることにより、低減させることができる。
【００２７】
このように、図１及び図３に係る本発明の実施例においては、Ｖｓｓ接続領域が基板の上面から下に適切な距離を取った深さ部分、且つソース領域の下に配置されているために、本発明は効果的に所望の低Ｖｓｓ抵抗を実現し、これによりフローティングゲートメモリセルの性能が向上するとともに、ＮＯＲ型フローティングゲートフラッシュメモリセルなどのフローティングゲートメモリセルにおけるドレイン誘起バリアハイト低下効果（ＤＩＢＬ)が低減される。
【００２８】
以上の本発明の実施例の説明から、本発明の範囲を逸脱することなく本発明の概念を実施するのに様々な技術が使用できることは明らかである。更に、本発明について具体的な実施例を示して説明してきたが、当業者であれば、本発明の趣旨および範囲を逸脱することなく発明の詳細な部分について変更が可能であることを認識する。ここに述べてきた実施例はあらゆる意味で説明に過ぎないものであり、限定的なものではない。本発明はここに述べた実施例の内容のみに限定されるものではなく、発明の趣旨を逸脱しない範囲で、様々な変更、修正、代替が可能である。
【００２９】
以上、低Ｖｓｓ抵抗及びドレイン誘起バリアハイト低下効果（ＤＩＢＬ)の低減が同時に実現されたフローティングゲートメモリセルの構造及びその製造方法についての説明を終わる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態における製造工程の一例に対応するフローチャートである。
【図２Ａ】本発明の実施例に従って加工されたウェハの一部の断面図であって、図１のフローチャート中の工程に対応する。
【図２Ｂ】本発明の実施例に従って加工されたウェハの一部の断面図であって、図１のフローチャート中の工程に対応する。
【図２Ｃ】本発明の実施例に従って加工されたウェハの一部の断面図であって、図１のフローチャート中の工程に対応する。
【図３】本発明の実施形態における製造工程の一例に対応するフローチャートである。
【図４Ａ】本発明の実施例に従って加工されたウェハの一部の断面図であって、図３のフローチャート中の工程に対応する。
【図４Ｂ】本発明の実施例に従って加工されたウェハの一部の断面図であって、図３のフローチャート中の工程に対応する。
【図４Ｃ】本発明の実施例に従って加工されたウェハの一部の断面図であって、図３のフローチャート中の工程に対応する。
【図４Ｄ】本発明の実施例に従って加工されたウェハの一部の断面図であって、図３のフローチャート中の工程に対応する。
【符号の説明】
【００３１】
２０２、４０２    フローティングゲートメモリセル
２０４、４０４    基板
２０８、４０８    スタックゲート構造
２１８、４１８    ソース領域
２２０、４２０    ドレイン領域
２２１、４２１    ドレイン
２２２、４２２    チャネル領域
２２４、４２４、４４４    マスク
２２６、４２６    ドープ領域
２２８、４２８    リセス
２３４、４３４    ソース
２３８、４３８    Ｖｓｓ接続領域
【図１】
2007519255.tif 000003
【図２Ａ】
2007519255.tif 000004
【図２Ｂ】
2007519255.tif 000005
【図２Ｃ】
2007519255.tif 000006
【図３】
2007519255.tif 000007
【図４Ａ】
2007519255.tif 000008
【図４Ｂ】
2007519255.tif 000009
【図４Ｃ】
2007519255.tif 000010
【図４Ｄ】
2007519255.tif 000011
【手続補正書】
【提出日】平成19年3月9日(2007.3.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広くは半導体製造の分野に関するものである。詳細には、フローティングゲートメモリの製造に関するものである。
【背景技術】
【０００２】
ＮＯＲ型フラッシュメモリ装置などの高性能のフラッシュメモリ装置においては、装置のコンパクト化が進むにつれ、高集積化と処理速度の高速化が求められる。抵抗値の低いＶｓｓ線は２本のワード線間に配置されたフラッシュメモリセルのソース領域を接続するものであり、メモリのコア・セルのサイズのコンパクト化や回路の高集積化やフラッシュメモリ装置の高性能化を目的として使用される。
【０００３】
従来のフラッシュメモリの製造過程において、Ｖｓｓ線は、Ｖｓｓ接続埋め込み法を用いて半導体基板に高濃度のドーパントでドーピング処理を施すことにより作られる。所望の低Ｖｓｓ抵抗を実現するために、十分な量と十分な深さのドーピング処理が半導体基板のＶｓｓ線を作る工程において要求される。しかしながら、十分に低いＶｓｓ抵抗を得るために必要な量および深さでドーピング処理を行うと、ドレイン誘起バリアハイト低下効果（以下ＤＩＢＬ：drain induced barrier loweringと表す）として知られる望ましくないショートチャネル効果がフローティングゲートフラッシュメモリセルなどのフラッシュメモリセル内で増長してしまう。このような製造背景のもとでは、フローティングゲートフラッシュメモリセルなどのメモリセルのドレインに印加された電圧がドレインの電界に直接メモリセルのチャネルの制御性に影響を及ぼした場合に、ＤＩＢＬ効果が起きてしまう。ＤＩＢＬ効果の結果、メモリセルの閾値電圧は低下し、漏洩電流が増加し、これらがメモリセルの性能に悪影響を及ぼすことになる。  
【０００４】
このように、ＮＯＲ型フローティングゲートフラッシュメモリセルなどのフローティングゲートフラッシュメモリの製造技術においては、ＤＩＢＬ効果を低減しつつ、十分に低いＶｓｓ抵抗を得ることが求められている。
【発明の開示】
【課題を解決するための手段】
【０００５】
本発明の目的は、ＶＳＳ抵抗が低く、ＤＩＢＬ効果が低減されたフローティングゲートメモリセルの構造およびその製造方法を提供することにある。また、本発明は、ＮＯＲ型フローティングゲートフラッシュメモリセルなどのフローティングゲートフラッシュメモリセルの製造技術において求められている、ＤＩＢＬ効果を低減しつつ、十分に低いＶｓｓ抵抗を得るという課題を解決するものである。
【０００６】
本発明の一実施形態によれば、フローティングゲートメモリセルは基板上に配置されるものであり、フローティングゲートメモリセルは基板中のチャネル領域を覆う状態で基板上に配置されるスタックゲート構造を有する。スタックゲート構造は、フローティングゲート上に配置されるＯＮＯスタックを有するものであってもよい。フローティングゲートメモリセルは、例えば、ＮＯＲ型フローティンゲートフラッシュメモリセルであってもよい。フローティングゲートメモリセルは更に、基板中のスタックゲート構造と隣接する箇所に形成され、側壁、底部、深さを有するリセスを有する。リセスの側壁は、基板の上面に対して略垂直であってもよい。リセスの深さは、例えば、ほぼ２００．０オングストロームからほぼ５００．０オングストロームまでの範囲内であってもよい。
【０００７】
この実施例によれば、フローティングゲートメモリセルはさらに、リセスの側壁に隣接しスタックゲート構造の下に配置されるソースを有する。フローティングゲートメモリセルはさらに、リセスの底部の下、且つ、ソースの下に配置され、ソースに接続されるＶｓｓ接続領域を有する。Ｖｓｓ接続領域がリセスの底部の下に配置されることにより、チャネル領域におけるソースの側方拡散は低減される。チャネル領域におけるソースの側方拡散が低減されることにより、フローティングゲートメモリセルにおけるドレイン誘起バリアハイト低下効果（ＤＩＢＬ：drain induced barrier lowering）が低減される。リセスの存在が、フローティングゲートメモリセルにおけるＤＩＢＬを増長させることなく、Ｖｓｓ接続領域の抵抗を低減させる。一実施例においては、本発明は上記のフローティングゲートメモリセルの製造法に適用される。また、本発明のその他の特徴および利点は、図面を参照しつつ、後述の詳細な記載の中で当業者がより容易に理解できるように説明していく。
【発明を実施するための最良の形態】
【０００８】
本発明は、ＶＳＳ抵抗が低く、ＤＩＢＬ効果が低減されたフローティングゲートメモリセルの構造およびその製造方法に関するものである。以下に、本発明の実施例の詳細を説明する。ここでは、全ての実施例を挙げるわけではないので、当業者であればここで説明する実施例とは異なる方法を用いて本発明を実施できる可能性もある。また、発明のポイントが不明瞭になってしまわないよう、本発明における幾つかの点に関する詳細については論じない。
【０００９】
本発明に関する図面と図面に付随する説明は、本発明を実施する際の単なる一例に過ぎない。説明を簡潔なものにするため、本発明のその他の実施例について本明細書中で特に説明することはせず、また、その他の実施例に対応する形態を本図面中に示すこともしない。
【００１０】
図１は、本発明の一実施形態に基づいて、凹状のＶｓｓ埋め込み領域とソース拡散が低減されたソースを有するフローティングゲートフラッシュメモリセルを製造する方法の例を説明するフローチャートである。当業者にとって明白である事柄についてはフローチャート１００に示さず省略する。例えば、当業の間で知られた技術として、あるステップは１以上のサブステップを有する場合もあるだろうし、あるいは特別な機器や材料を用いて実施される場合もある。フローチャート１００に示されているステップ１５０、１５２、１５４は本発明の一実施例を説明するのに十分な内容であり、本発明の他の実施例はフローチャート１００に示されるステップとは異なるステップを踏んで実施されることがあってもよい。フローチャート１００に示された工程はウェハ上に施されるものであり、このウェハはステップ１５０に先立ってスタックゲート構造に隣接して配置されるソース及びドレイン領域を含む基板に配置されるフローティングゲートメモリセルのスタックゲート構造を含むものである。スタックゲートは更に、基板上に配置されるトンネルオキサイド層と、トンネルオキサイド層上に配置されるフローティングゲートと、フローティングゲート上に配置されるオキサイド−ナイトライド−オキサイド（ＯＮＯ：Oxide−Nitride−Oxide）スタックと、ＯＮＯスタック上に配置されるコントロールゲートを含む。図２Ａ、２Ｂ、２Ｃのそれぞれ示された構造物２５０、２５２、２５４は、フローチャート１００におけるステップ１５０、１５２、１５４を前述の基板上に配置されたスタックゲート構造を含む構造物上に施していった結果を順を追って示すものである。
【００１１】
図1のステップ１５０および図２Ａの構造物２５０について説明する。フローチャート１００のステップ１５０においては、スタックゲート構造２０８のほぼ２分の１と基板２０４中のドレイン領域２２０を覆うマスク２２４が形成され、基板２０４のソース領域２１８中にドーパント濃度の濃いドープ領域２２６が形成される。図２Ａに示されるように、マスク２２４はドレイン領域２２０に隣接するスタックゲート構造２０８のほぼ２分の１と基板２０４のドレイン領域２２０を覆う状態で配置されている。マスク２２４は自己整合ソース（ＳＡＳ：self-aligned source）マスクになり得るものであり、当業の間で知られた方法で形成可能であり、フォトレジストといった適切なマスク材料で構成される。構造物２５０はＮＯＲ型フラッシュメモリ装置といったフラッシュメモリ装置を構成するものである。このようなバックグランド構成を経て、ＮＯＲ型フラッシュメモリ装置は、ソース領域が通常ワード線と平行に走るＶｓｓ線によって接続されるＮＯＲアーキテクチャのフラッシュメモリ装置として形成される。フローティングゲートメモリセル２０２はＮＯＲ型フローティングゲートフラッシュメモリセルといったフローティングゲートフラッシュメモリセルになる。 
【００１２】
また、図２Ａに示されるように、ドーパント濃度の濃いドープ領域２２６が基板２０４のソース領域２１８に配置されており、このドープ領域２２６はソース領域２１８に適切なＮ型ドーパントを所望の量だけ適切に打ち込むソース打ち込み法を用いることにより形成される。ソースの打ち込みは、当業の間で知られた方法で実施できる。図２Ａに更に示されるように、スタックゲート構造２０８は基板２０４上に配置され、トンネルオキサイド層２１０、フローティングゲート２１２、ＯＮＯスタック２１４、コントロールゲート２１６を含む。図２Ａに更に示されるように、トンネルオキサイド層２１０は基板２０４の上面２０６に形成されるチャネル領域２２２を覆う状態で配置され、熱成長したトンネルオキサイドを構成する。図２Ａに更に示されるように、フローティングゲート２１２はトンネルオキサイド層２１０の上に配置され、低圧化学気相堆積（ＬＰＣＶＤ:low pressure chemical vapor deposition）処理あるいは他の適切な処理方法によって堆積される多結晶シリコン（ポリシリコンとも言う）で構成される。
【００１３】
図２Ａに更に示されるように、ＯＮＯスタック２１４はフローティングゲート２１２の上に配置される。ＯＮＯスタック２１４は三層構造で、下層は酸化シリコン、中層は窒化シリコン、上層は酸化シリコンからなるものであり、この三層構造は順次、ＬＰＣＶＤ処理か熱成長によって堆積させていくことが可能である。図２Ａに更に示されるように、コントロールゲート２１６はＯＮＯスタック２１４の上に配置され、ＯＮＯスタック２１４の上にＬＰＣＶＤ処理あるいは他の適切な処理方法によってポリシリコンが形成される。図２Ａに更に示されるように、ソース領域２１８およびドレイン領域２２０は基板２０４中に配置され、これらの領域は当業の間で知られた方法により形成される。図２Ａに更に示されるように、ドレイン２２１はドレイン領域２２０中に配置され、例えば、適切なＮ型ドーパントで構成される。フローチャート１００におけるステップ１５０を実施した結果が、図２Ａに示される構造物２５０に相当する。
【００１４】
図１中のステップ１５２、すなわち、図２Ｂに示される構造物２５２とそれに対応するフローチャート１００におけるステップ１５２に進むと、ドーパント濃度の濃いドープ領域２２６の一部を除去することにより、リセス２２８が基板２０４のソース領域２１８に形成される。リセス２２８は側壁２３０、底部２３２、深さ２３６を有し、特に深さ２３６はリセス２２８の底部２３２から基板２０４の上面２０６までの距離に相当するものである。例えば、深さ２３６は、ほぼ２００．０オングストロームからほぼ５００．０オングストロームまでの範囲内で設定する。リセス２２８はＳＡＳエッチング処理によりドーパント濃度の濃いドーパント領域２２６を実質的にほぼ全て除去することにより形成される。本実施例においては、リセス２２８の側壁２３０は基板２０４の上面２０６に対して略垂直である。別の実施例においては、リセス２２８の側壁２３０は基板２０４の上面２０６に対してほぼ直角とは異なる角度で形成されることとしてもよい。ＳＡＳエッチング処理を行っている間、酸化物もシャロー・トレンチ・アイソレーション（ＳＴＩ：shallow trench isolation）領域（不図示）から除去され、この後実施されるＶｓｓ接続の埋め込み準備のためにトレンチは露出した状態になる。 
【００１５】
図２Ｂに示されるように、図２Ａにおけるドーパント濃度の濃いドープ領域２２６の実質的な部分が除去された後、除去されなかったドープ領域２２６の残りの部分はフローティングゲートメモリセル２０２のソース２３４を形成する。図２Ｂに示されるように、ソース２３４はリセス２２８の側壁２３０に隣接して配置され、且つ、スタックゲート構造２０８の下に配置される。フローチャート１００におけるステップ１５２を実施した結果が、図２Ｂに示される構造物２５２に相当する。続いて、図１におけるステップ１５４および図２Ｃの構造物２５４について説明する。フローチャート１００のステップ１５４においては、Ｖｓｓ接続領域２３８がリセス２２８の底部２３２下の基板２０４中に形成され、マスク２２４が除去される。Ｖｓｓ接続領域２３８は、高濃度のドーパントをリセス２２８の底部２３２に打ち込むといった当業の間で知られた方法でＶｓｓ接続を埋め込むことにより形成される。図２Ｃに示されるように、Ｖｓｓ接続領域２３８はリセス２２８の底部２３２の下に配置され、且つ、フローティングゲートメモリセル２０２のソース領域２３４に接続される。Ｖｓｓ接続領域２３８は、例えば、適切なＮ型ドーパントで高濃度にドープされる。Ｖｓｓ接続領域２３８は、他のフローティングゲートメモリセル（不図示）のソース領域とを接続するのに利用される共通のソース線を形成する。Ｖｓｓ接続領域２３８は、明細書中「Ｖｓｓ抵抗」と称する抵抗を有する。また、ステップ１５４において、図２Ｂのマスク２２４は当業の間で知られた方法によって除去される。同じマスク、例えばマスク２２４が、図１に示された本発明の実施例のプロセスステップにおいて使用される。
【００１６】
図１に示された本発明の実施例において、リセス２２８はＶｓｓ接続領域２３８をリセス２２８の深さ２３６と同じ距離を保って基板２０４の上面２０６の下に配置するために、また、Ｖｓｓ接続領域２３８をソース２３４より下に配置するために利用される。結果、本発明はチャネル領域２２２中におけるソース２３４の側方拡散の低減を実現できる。更に、チャネル領域２２２中におけるソース２３４の側方拡散を低減する度合は、適切にリセス２２８の深さ２３６を選択することにより決定できる。チャネル領域２２２中におけるソース２３４の側方拡散を低減することにより、図１に示された本発明の態様は、フローティングゲートメモリセル２０２におけるドレイン誘起バリアハイト低下効果（ＤＩＢＬ)の低減を効果的に実現する。
【００１７】
更に、図１に示された本発明の実施例においては、Ｖｓｓ接続領域２３８を基板２０４の上面２０６の下、且つ、ソース２３４の下に適切に配置するためにリセス２２８が形成される。これによって、Ｖｓｓ接続領域２３８の抵抗、すなわちＶｓｓ抵抗を、望ましくないドレイン誘起バリアハイト低下効果（ＤＩＢＬ)を増長させることなくＶｓｓ接続領域２３８を高濃度でドーピングすることにより、低減させることができる。これと対照的に、従来のＮＯＲ型フローティングゲートフラッシュメモリセルなどの従来のフローティングゲートメモリセルにおいては、基板の上面から下に確保された所定の深さの下、且つ、ソースの下にＶｓｓ接続領域を配置するためのリセスが形成されていない。結果、従来のフローティングゲートメモリセルにおいては、ドレイン誘起バリアハイト低下効果（ＤＩＢＬ)の増長を伴うことなくＶｓｓ抵抗を十分に低減させることができない。
【００１８】
図３は、本発明の一実施形態に基づいて、凹状のＶｓｓ埋め込み領域とソース拡散が低減されたソースを有するフローティングゲートフラッシュメモリセルを製造する方法の例を説明するフローチャートである。当業者にとって明白である事柄についてはフローチャート３００に示さず省略する。例えば、当業者の間で知られた技術として、あるステップは１以上のサブステップを有する場合もあるだろうし、あるいは特別な機器や材料を用いて実施される場合もある。フローチャート３００に示されているステップ３５０、３５２、３５４、３５６は本発明の一実施例を説明するのに十分な内容であり、本発明の他の実施例はフローチャート３００に示されるステップとは異なるステップを踏んで実施されることがあってもよい。フローチャート３００に示された工程はウェハ上に施されるものであり、このウェハはステップ３５０に先立ってスタックゲート構造に隣接して配置されるソース及びドレイン領域を含む基板に配置されるフローティングゲートメモリセルのスタックゲート構造を含むものである。スタックゲートは更に、基板上に配置されるトンネルオキサイド層と、トンネルオキサイド層上に配置されるフローティングゲートと、フローティングゲート上に配置されるオキサイド−ナイトライド−オキサイド（ＯＮＯ：Oxide−Nitride−Oxide）スタックと、ＯＮＯスタック上に配置されるコントロールゲートを含む。図４Ａ、４Ｂ、４Ｃ、４Ｄのそれぞれ示された構造物４５０、４５２、４５４、４５６は、フローチャート３００におけるステップ３５０、３５２、３５４、３５６を前述の基板上に配置されたスタックゲート構造を含む構造物上に施していった結果を順を追って示すものである。
【００１９】
図３のステップ３５０および図４Ａの構造物４５０について説明する。フローチャート３００のステップ３５０においては、スタックゲート構造４０８のほぼ２分の１と基板４０４中のドレイン領域４２０を覆うマスク４２４が形成され、基板４０４のソース領域４１８にドーパント濃度の濃いドープ領域４２６が形成される。図４Ａ中、構造物４５０におけるフローティングゲートメモリセル４０２、基板４０４、上面４０６、スタックゲート構造４０８、トンネルオキサイド層４１０、フローティングゲート４１２、ＯＮＯスタック４１４、コントロールゲート４１６、ソース領域４１８、ドレイン領域４２０、ドレイン４２１、チャネル領域４２２、マスク４２４はそれぞれ、図２Ａの構造物２５０におけるフローティングゲートメモリセル２０２、基板２０４、上面２０６、スタックゲート構造２０８、トンネルオキサイド層２１０、フローティングゲート２１２、ＯＮＯスタック２１４、コントロールゲート２１６、ソース領域２１８、ドレイン領域２２０、ドレイン２２１、チャネル領域２２２、マスク２２４に対応している。
【００２０】
図４Ａに示されるように、マスク４２４はドレイン領域４２０に隣接するスタックゲート構造４０８のほぼ２分の１と基板４０４のドレイン領域４２０を覆う状態で配置されている。マスク４２４は、図２Ａのマスク２２４と構成材料、その形成方法において実質的に同じである。図２Ａの構造物２５０同様、構造物４５０はＮＯＲ型フラッシュメモリ装置といったフラッシュメモリ装置を構成し得るものである。また、図４Ａに示されるように、ソース領域４１８に適切なＮ型ドーパントを所望の量だけ適切に打ち込むソース打ち込み処理を行うことにより、ドーパント濃度の濃いドープ領域４２６が基板４０４のソース領域４１８中に配置される。図４Ａに更に示されるように、スタックゲート構造４０８は基板４０４上に配置され、トンネルオキサイド層４１０、フローティングゲート４１２、ＯＮＯスタック４１４、コントロールゲート４１６を含む。図４Ａに更に示されるように、トンネルオキサイド層４１０は基板４０４の上面４０６にあるチャネル領域４２２を覆う状態で配置され、フローティングゲート４１２はトンネルオキサイド層４１０の上に配置され、ＯＮＯスタックゲート４１４はフローティングゲート４１２の上に配置され、コントロールゲート４１６はＯＮＯスタックゲート４１４の上に配置される。図４Ａに更に示されるように、ソース領域４１８とドレイン領域４２０は基板４０４に配置され、ドレイン４２１はドレイン領域４２０に配置される。フローチャート３００におけるステップ３５０を実施した結果が、図４Ａに示される構造物４５０に相当する。
【００２１】
図３中のステップ３５２、すなわち、図４Ｂに示される構造物４５２とそれに対応するフローチャート３００におけるステップ３５２に進むと、マスク４２４が除去され、アニール工程が実施される。図４Ａにおけるマスク４２４は当業の間で知られた適切なエッチング工程を施すことにより除去できる。アニール工程が実施されている間、基板４０４は、ドーパント濃度の濃いドープ領域４２６を形成するために行われたソースの打ち込みによって発生したダメージが修復されるのに十分な温度まで熱せられる。アニール工程は、また、ドーパント濃度の濃いドープ領域４２６の拡散エッジ４４０がトンネルオキサイド層４１０の下の適切な距離、すなわち基板４０４の上面４０６に平行にスタックゲート構造４０８の側壁４４２を越えるところまで延びていくのを確実にするために利用される。例えば、アニール処理における温度及び処理の継続時間が制御されて、ドーパント濃度の濃いドープ領域４２６の拡散エッジ４４０がトンネルオキサイドの下をスタックゲート構造４０８の側壁４４２を越える適切な距離まで延びていけるように調節することができる。フローチャート３００におけるステップ３５２を実施した結果が、図４Ｂに示される構造物４５２に相当する。
【００２２】
図３中のステップ３５４、すなわち、図４Ｃに示される構造物４５４とそれに対応するフローチャート３００におけるステップ３５４に進むと、ドレイン領域４２０に隣接するスタックゲート構造４０８のほぼ２分の１と基板４０４中のドレイン領域４２０を覆うマスク４４４が形成され、リセス４２８が基板４０４のソース領域４１８に形成される。図４Ｃに示されるように、マスク４４４はスタックゲート構造４０８のほぼ２分の１とドレイン領域４２０を覆う状態で配置されている。マスク４４４はマスク４２４と構成材料およびその形成方法において実質的に同じである。図４Ｃに更に示されるように、リセス４２８は側壁４３０、底部４３２、深さ４３６を有し、深さ４３６はリセス４２８の底部４３２から基板４０４の上面４０６までの距離に相当するものである。リセス４２８は、図２Ｂのリセス２２８と深さ及び形成方法について実質的に同じである。本実施例においては、リセス４２８の側壁４３０は基板４０４の上面４０６に対して略垂直である。別の実施例においては、リセス４２８の側壁４３０は基板４０４の上面４０６に対してほぼ直角とは異なる角度で形成されることとしてもよい。
【００２３】
図４Ｃに更に示されるように、図４Ａにおけるドーパント濃度の濃いドープ領域４２６の実質的な部分が除去された後、除去されなかったドープ領域４２６の残りの部分はフローティングゲートメモリセル４０２のソース４３４を形成する。図４Ｃに示されるように、ソース４３４はリセス４２８の側壁４３０に隣接して配置され、且つ、スタックゲート構造４０８の下に配置される。ドーパント濃度の濃いドープ領域４２６をステップ３５０において形成した後にフローチャート３００のステップ３５２においてアニール処理を実施することにより、図３に係る本発明の実施例では、ソース４３４に十分な幅が確保される。フローチャート３００におけるステップ３５４を実施した結果が、図４Ｃに示される構造物４５４に相当する。
【００２４】
図３のステップ３５６および図４Ｄの構造物４５６について説明する。フローチャート３００のステップ３５６においては、Ｖｓｓ接続領域４３８がリセス４２８の底部４３２下の基板４０４の一部に形成され、マスク４４４が除去される。図４Ｄに示されるように、Ｖｓｓ接続領域４３８はリセス４２８の底部４３２の下に配置され、且つ、フローティングゲートメモリセル４０２のソース４３４の下に配置されつつ接続される。Ｖｓｓ接続領域４３８は図２ＣのＶｓｓ接続領域２３８と構成材料および形成方法について実質的に同じである。図２ＣのＶｓｓ接続領域２３８と同様、Ｖｓｓ接続領域４３８は他のフローティングゲートメモリセル（不図示）のソース領域に接続するのに利用される共通のソース線を形成する。Ｖｓｓ接続領域４３８は図２ＣのＶｓｓ接続領域２３８と実質的に同様な抵抗を有する。また、ステップ３５６において、図４Ｃのマスク４４４は、図４Ａのマスク４２４と同様な方法で除去される。一実施例においては、Ｖｓｓ接続領域４３８が形成されるのに先立って、マスク４４４が除去され、新たなマスクがドレイン領域４２０に隣接するスタックゲート構造４０８のほぼ２分の１と基板４０４のドレイン領域４２０を覆う状態で形成される。このような実施例においては、新たなマスクは、Ｖｓｓ接続領域４３８が形成された後に、図４Ｃのマスク４４４と同様な方法で除去される。フローチャート３００におけるステップ３５６を実施した結果が、図４Ｄに示される構造物４５６に相当する。
【００２５】
図３に示された本発明の実施例において、リセス４２８はＶｓｓ接続領域４３８をリセス４２８の深さ４３６と同じ距離を保って基板４０４の上面４０６の下に配置するために、また、Ｖｓｓ接続領域４３８をソース４３４の下に配置するために利用される。結果、図３に示された本発明の実施例ではチャネル領域４２２中におけるソース４３４の側方拡散の低減を実現できる。更に、チャネル領域４２２中におけるソース４３４の側方拡散を低減する度合は、適切にリセス４２８の深さ４３６を選択することにより決定できる。チャネル領域４２２中におけるソース４３４の側方拡散を低減することにより、図３に示された本発明の実施例は、フローティングゲートメモリセル４０２におけるドレイン誘起バリアハイト低下効果（ＤＩＢＬ)の低減を効果的に実現する。
【００２６】
更に、図３に示された本発明の実施例においては、Ｖｓｓ接続領域４３８を基板４０４の上面４０６の下、且つ、ソース４３４の下に適切に配置するためにリセス４２８が形成される。これによって、Ｖｓｓ接続領域４３８の抵抗、すなわちＶｓｓ抵抗を、望ましくないドレイン誘起バリアハイト低下効果（ＤＩＢＬ)を増長させることなくＶｓｓ接続領域４３８を高濃度でドーピングすることにより、低減させることができる。
【００２７】
このように、図１及び図３に係る本発明の実施例においては、Ｖｓｓ接続領域が基板の上面から下に適切な距離を取った深さ部分、且つソース領域の下に配置されているために、本発明は効果的に所望の低Ｖｓｓ抵抗を実現し、これによりフローティングゲートメモリセルの性能が向上するとともに、ＮＯＲ型フローティングゲートフラッシュメモリセルなどのフローティングゲートメモリセルにおけるドレイン誘起バリアハイト低下効果（ＤＩＢＬ)が低減される。
【００２８】
以上の本発明の実施例の説明から、本発明の範囲を逸脱することなく本発明の概念を実施するのに様々な技術が使用できることは明らかである。更に、本発明について具体的な実施例を示して説明してきたが、当業者であれば、本発明の趣旨および範囲を逸脱することなく発明の詳細な部分について変更が可能であることを認識する。ここに述べてきた実施例はあらゆる意味で説明に過ぎないものであり、限定的なものではない。本発明はここに述べた実施例の内容のみに限定されるものではなく、発明の趣旨を逸脱しない範囲で、様々な変更、修正、代替が可能である。
【００２９】
以上、低Ｖｓｓ抵抗及びドレイン誘起バリアハイト低下効果（ＤＩＢＬ)の低減が同時に実現されたフローティングゲートメモリセルの構造及びその製造方法についての説明を終わる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態における製造工程の一例に対応するフローチャートである。
【図２Ａ】本発明の実施例に従って加工されたウェハの一部の断面図であって、図１のフローチャート中の工程に対応する。
【図２Ｂ】本発明の実施例に従って加工されたウェハの一部の断面図であって、図１のフローチャート中の工程に対応する。
【図２Ｃ】本発明の実施例に従って加工されたウェハの一部の断面図であって、図１のフローチャート中の工程に対応する。
【図３】本発明の実施形態における製造工程の一例に対応するフローチャートである。
【図４Ａ】本発明の実施例に従って加工されたウェハの一部の断面図であって、図３のフローチャート中の工程に対応する。
【図４Ｂ】本発明の実施例に従って加工されたウェハの一部の断面図であって、図３のフローチャート中の工程に対応する。
【図４Ｃ】本発明の実施例に従って加工されたウェハの一部の断面図であって、図３のフローチャート中の工程に対応する。
【図４Ｄ】本発明の実施例に従って加工されたウェハの一部の断面図であって、図３のフローチャート中の工程に対応する。
【符号の説明】
【００３１】
２０２、４０２    フローティングゲートメモリセル
２０４、４０４    基板
２０８、４０８    スタックゲート構造
２１８、４１８    ソース領域
２２０、４２０    ドレイン領域
２２１、４２１    ドレイン
２２２、４２２    チャネル領域
２２４、４２４、４４４    マスク
２２６、４２６    ドープ領域
２２８、４２８    リセス
２３４、４３４    ソース
２３８、４３８    Ｖｓｓ接続領域
【国際調査報告】
2007519255.tif 000012
2007519255.tif 000013
2007519255.tif 000014