(57)【要約】  本発明は、安全に保護される必要がある情報データを含み処理することを目的とした集積回路チップに関する。本発明によると、チップの第一面は、少なくとも一つの第一導電要素を有し、チップのもう一方の面は、他の導電要素を有する。
2007535022.tif 000002
【特許請求の範囲】
【請求項１】
安全に保護される必要がある情報データを含むまたは処理する集積回路チップ３００であって、前記チップの第一面Ａは少なくとも一つの第一導電要素３０を有し、前記チップの他の面Ｂは他の導電要素２００を有し、前記第一導電要素３０と前記他の導電要素２００とは結合されている集積回路チップを有する電子装置。
【請求項２】
前記チップの前記第一面Ａは、前記第一導電要素に近接して配置された、及び／又は第一導電要素３０に直列に接続された第二導電要素４０をさらに有することを特徴とする請求項１に記載の装置。
【請求項３】
前記第一導電要素３０と前記第二導電要素４０が、交互に混在した、巻きつくまたは相互に巻きつくパターンを有することを特徴とする請求項２に記載の装置。
【請求項４】
前記第一導電要素は伝送電機子を有することを特徴とする請求項１から３のいずれか一項に記載の装置。
【請求項５】
前記第一導電要素３０、及び／又は前記第二導電要素４０はインダクタンスを有することを特徴とする請求項１から４のいずれか一項に記載の装置。
【請求項６】
前記他の導電要素２００が接地板の導電率または低い抵抗を有することを特徴とする請求項１から５のいずれか一項に記載の装置。
【請求項７】
前記第一導電要素の電磁励起手段を有することを特徴とする請求項１から６のいずれか一項に記載の装置。
【請求項８】
前記集積電子回路が、前記導電要素の少なくとも一つのインダクタンスを測定し、及び／又はインダクタンスの変化を探知する手段を有することを特徴とする請求項１から７のいずれか一項に記載の装置。
【請求項９】
前記インダクタンス値の変化が探知されると、前記情報データを削除または記憶することを停止する手段を有することを特徴とする請求項８に記載の装置。
【請求項１０】
前記第一導電要素３０、及び／又は前記第二導電要素４０は、前記チップ１００，５００内部の集積電子回路Ｔに接続されている一方、前記他の導電要素２００は接続されていないことを特徴とする請求項１から９のいずれか一項に記載の装置。
【請求項１１】
前記チップ５００は、前記第一導電要素３０が前記集積電子回路Ｔ，１００、及び／又は前記第二導電要素４０に接続することを許容する少なくとも一つの金属または導電レベル５２−６２，５８−６８を含む上部コーティング層５０，６０，８０を有することを特徴とする請求項１から１０のいずれか一項に記載の装置。
【請求項１２】
前記第一導電要素３０、及び／又は前記第二導電要素４０は回路ループを形成することを特徴とする請求項１から１１のいずれか一項に記載の装置。
【請求項１３】
前記他の導電要素２００は接地または等電位を形成することを特徴とする請求項１から１２のいずれか一項に記載の装置。
【請求項１４】
前記第一導電要素３０、及び／又は前記第二導電要素４０は、少なくとも長く直線的な金属トラック３２／４２を有することを特徴とする請求項１から１３のいずれか一項に記載の装置。
【請求項１５】
前記第一導電要素３０、及び／又は前記第二導電要素４０は、実質的に同心状に配置され、波形または多角形の螺旋を形成するようにまたは実質的に円形の螺旋を形成するように複数の相互接続された部分（３２，３３，３４／４２，４３，４４）を有することを特徴とする請求項１から１４のいずれか一項に記載の装置。
【請求項１６】
前記第一要素、及び／又は前記第二導電要素７０は実質的に平行に配置され、少なくとも一つの曲折またはコイルを形成するような複数の相互接続された部分７１，７２，７３，７４を有することを特徴とする請求項１から１５のいずれか一項に記載の装置。
【請求項１７】
前記その他の要素２００は、平面またはめっき表面部分または導電性メッシュのネットワーク、特に実質的に円、四角形、六角形のメッシュのネットワーク、または格子を有することを特徴とする請求項１から１６のいずれか一項に記載の装置。
【請求項１８】
前記導電要素３０，４０，７０，２００の各々は、前記チップの前記側面Ａ，Ｂに実質並行な平板に位置していることを特徴とする請求項１から１７のいずれか一項に記載の装置。
【請求項１９】
前記チップの前記導電要素３０，４０，７０，２００が封入材料で覆われていることを特徴とする請求項１から１８のいずれか一項に記載の装置。
【請求項２０】
請求項１から１９に記載の電子装置を少なくとも一つは有することを特徴とするチップカード。
【請求項２１】
請求項１から１９に記載の電子装置を一つ以上有することを特徴とする暗号化またはデコード装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子集積回路の保護に係り、詳細には、集積回路のメモリに記憶された機密情報データ、暗号化またはデコードコード、プログラムまたは秘密データ、更には保護すべき財産データといったセキュリティ面での配慮を有するコンテンツにアクセスすることを防ぐ方法に関する。
【背景技術】
【０００２】
本発明は、特に集積回路やマイクロプロセッサ、マイクロ制御回路（特定用途向け集積回路（ＡＳＩＣ）を含む）を保護することを目的としている。これらは、例えば、チップカードの分野や、電子決算取引、チケット自動販売機、電子財布装置、ペイパービューテレビの分野、ＡＶ信号の暗号化またはデコード、携帯電話の分野、セキュアアクセスの分野、医療用のスマートカードといった識別システム等において使われる。
【０００３】
集積回路の保護されたデータにアクセスするため、ハッカーとして知られる権限のない人間は、使用可能な多数の調査方法を有している。図２Ａを参照すると、一般的にハッカーは、集積回路の基板チップ２０にアクセスするため、構成要素２のカバー機材を取り除き、集積回路を開けることから始める。
【０００４】
秘密データを記憶し、送信し、処理する集積回路の要素２１は、基板パッシベーションや回路めっき、絶縁層といった連続的なコーティング層によりコーティングされた基板２０の上面に埋め込まれている。
【０００５】
ハッカーは、電子回路の回路トラックとトポグラフィにアクセスし、データ信号を引き出すかまたは回路制御に干渉（ｔａｍｐｅｒ）するため、機械的な切除、エッチング、酸による溶解、またはＤＦＡ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｆａｕｌｔ  Ａｎａｌｙｓｉｓ）として知られている一般的なタイプの攻撃方法により、コーティング層を除去しようとする。
【０００６】
色々な方法によりハッカーはデータにアクセスすることができる。ハッカーは、（おそらくは、孔を開けることにより）バスで交換される信号のコピーを作るため、顕微鏡の接触プローブを使用することができる。また、電気集積回路のダイアグラムを明らかにするため、非接触電磁プローブ、コンフォーカル光学顕微鏡装置を使うことができる。更に、コーティング部材や金属、絶縁体を非常に繊細に取り去り、非常に高い解像度で回路（トポグラフィ）の構造を組み立て直すため、フォーカスイオンビーム（ＦＩＢ）ワークステーションを使用することができる。
【０００７】
別の方法においては、改良された走査型電子顕微鏡（ＳＥＭ）装置が使用される。前記ＳＥＭは、測定においてチップに接触することなく、チップで交換される信号の電気的ポテンシャルを明らかにすることができる。
【０００８】
現在のところ、前面を通したこの種の干渉に対してチップを保護することを目的とした装置が知られている。
【０００９】
特許文献１においては、図１Ａ及び１Ｂに図示されているように、チップ前面に配置された導電性保護シェルにより保護された集積回路チップが開示されている。
【００１０】
断面図１Ｂにおいて、集積回路の構成要素１の構造は、集積回路１の基盤１０の上の上部層１２，１４，１６に提供されためっき板１３，１５，１７を有する。
【００１１】
特許文献１の説明によると、このスクリーンは、（例えば、ＭＥＭメモリ、ＢＵＳトランスミッションバス、ＭＰ処理ユニットといった）保護される必要があるデータを含むＭＰ、ＢＵＳ、ＭＥＭトランジスタ回路ＦＴ１−ＦＴ３に対応する機密エリア１７を覆う。スクリーン１３，１５，１７は各々、上部層１２，１４，１６を貫通して、トランジスタ回路ＦＴ１−ＦＴ３に達する貫通孔（ビア）１１という手段により接続され、回路が作動するのに必要なＶＣＣまたはＧＮＤ電源供給信号を伝送する。一方においては、この金属シェルの機能は、走査型電子顕微鏡（ＳＥＭ）、エックス線やその他の電磁的な手段によりチップ１を解析されないようにすることである。他方、上記導電スクリーン１７，１５，１３に干渉したり、機械的な切除を行おうとしたりすると、トランジスタ回路への電源供給が遮断され、従って自動的に機密データが破壊される。
【００１２】
この種の装置の欠点は、記憶された機密データに侵入しようとする干渉や攻撃に対して前面のみしか保護されないということである。背面１９、Ｂは、保護されたデータにアクセスしようとするハッカーの分析や攻撃に晒されたままである。
【００１３】
図２Ａ及び図２Ｂに示すように、特許文献１は、集積回路２のための他のアンチハッキング保護システムを開示している。
【００１４】
ワイヤボンド２３は、例えば、ＣＰＵ処理ユニットや、ＤＥＳデータ暗号化標準周辺回路、ＲＡＭやＲＯＭ等のメモリといったストレージのデータを処理する保護された回路２１上に及ぶ。ワイヤ２３は、機密電子回路２１の埋め込みゾーンを覆うエポキシ層２８で構成される封入材料２８の中に埋め込まれている。ワイヤボンド２３は、アクティブ回路２１が作動するのに必要な信号を伝送する。また、半導体基板２０を順番に覆い、構成部材２の囲い（housing）内部のコーティング材料２８からチップを隔離するガラス層２５、めっき層２６及びパッシベーション層２７を貫通する貫通孔（ビア）により構成される接触点Ｐという手段により、ワイヤボンド２３は、前記回路２１に接続される。
【００１５】
基板２０を覆う保護層２５〜２７にまとめられためっき層２６は、ここにおいても走査型電子顕微鏡（ＳＥＭ）による分析に対するスクリーンを形成する。
【００１６】
集積回路のチップ２０は、ガードワイヤのネットワークを有する上部エポキシ層と不活性下部エポキシ層２９とを形成する封入材料に組み込まれる。最終的にチップ２０は、構成部材２の外装へと変形し、接続パッドまたは接続ピンへと接続される。
【００１７】
ここにおいても、欠点は、前面、言い換えるとチップ２０の上側のみがハッカーの干渉または攻撃から保護させているということである。
【００１８】
背面２９、Ｂに関しては、何の保護も提供されていない。
【００１９】
機密データを含む集積回路チップの背面Ｂに関して一般的に採用されている方法は、ただ単に除去することが困難な封入材料２９でチップを包んでしまうということである。しかしながら、ハッカーはそのような封入材料を簡単に攻撃できる能力を有している。実際、集積回路、特にチップカードの製造業者により前面を保護するという対策が行われてきている事により、ハッカーはその攻撃方法を背面への攻撃へと変えてきている。ハッカーが背面への攻撃に使用する方法は、従来型のＤＦＡ攻撃、レーザースクライビングや一般的な電磁気的解析である。
【００２０】
非特許文献１には、現在知られているハッカーが使用する攻撃方法の多くが記されている。
【００２１】
周知の装置の欠点は、背面に対して何の保護も施されていないということである。
【特許文献１】米国特許第４９３３８９８号明細書
【非特許文献１】Ｒ．Ａｎｄｅｒｓｏｎ、Ｍ．Ｋｏｈｎ、“Ｔａｍｐｅｒ  ｒｅｓｉｓｔａｎｔ  −  ａ  ｃａｕｔｉｏｎａｒｙ  ｎｏｔｅ”、１９９６年１１月、“Ｓｅｃｏｎｄ  ＵＳＥＮＩＸ  Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｍｅｒｃｅ  Ｐｒｏｃｅｅｄｉｎｇｓ”（第１―１０頁）
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明の主題は、前述の欠点を克服した集積回路を具現することにある。
【００２３】
本発明の目的は、機密保護に関する集積回路の背面への保護を提供することにある。
【００２４】
本発明の他の目的は、機密データを含む集積回路の背面と前面の両面の保護の汎用性がある改善にある。
【００２５】
本発明の主たる目的は、ハッカーによってチップの向かい合う両面に行われる、例えば、レーザー攻撃、非接触電磁検査、走査型電子顕微鏡（ＳＥＭ）による分析やコンフォーカル顕微鏡を伴うもの、ＤＦＡ攻撃、機械的または化学的ストリッピングによる干渉、マイクロプローブによる干渉、（結晶またはイオンデベロッパーを用いた）化学分析、フォーカスイオンビーム（ＦＩＢ）を用いた構造分析等といったどのような攻撃に対しても機密データを含む集積回路を保護することにある。
【００２６】
本発明の他の目的は、具現することが容易で、特にチップの全てを貫くようなビアの製造を伴わない広範囲の全面保護を備えた集積回路を得ることにある。
【課題を解決するための手段】
【００２７】
上記の目的は、本発明に従って、完全に保護された機密データを含む集積回路であって、上部面または例えば集積回路チップの前面といった第一面上に配置された第一導電要素を有し、表面インダクタンスを形成すると共に、下部面または例えばチップの背面といった第二面上に配置された他の金属または導電要素を有し、前記他の面はインダクタンスの場、及び／または値を修正して、背面の誘導要素への攻撃またはヒットまたは干渉により、または前面のインダクタンス自体への攻撃（ヒット／干渉）により引き起こされるインダクタンスのいかなる変化も集積回路により探知されるようになっており、これによりエンコードされた情報またはメモリに記憶されたデータの削除といった対抗手段が作動される集積回路を提供することにより満たされる。
【００２８】
本発明の保護装置は、めっきのインダクタンス螺旋またはコイルによって単純に形成されても良い。螺旋またはコイルは、チップ上側の表面板の上にまたは内に配置されており、チップ下側の背面の上または内に配置されためっき板と結合されている。前記板は例えば電磁反射器を形成することができる。
【００２９】
インダクタンスの導電要素は、パッシベーション層により隔離された電子回路のトラックとトランジスタとに、パッシベーション層を貫通する貫通孔（ビア）により接続されている。
【００３０】
逆に、背面の導電要素は、前面のインダクタンスに非接触で結合されているので、集積回路チップに接触する必要はなく、背面は接続ビアを有しない。実際、本発明は、技術的な問題を生じることになる半導体基盤を貫く貫通孔（ビア）を備えることを有利に回避することを可能にする。
【００３１】
このように、利点として、チップの背面は基板チップを貫く貫通孔を備えることなしに保護される。背面の全面めっきは、背面におけるチップの保護を完全なものにするのに十分である。
【００３２】
機密保護が必要である情報データ、例えば機密データや暗号化またはデコードデータを含み、特に格納し、記憶し、伝送しまたは処理することを目的とした集積回路チップであり、チップの第一面は少なくとも一つの第一導電要素を有し、チップの他の面は、他の導電要素を有する集積回路チップを含む電子装置を、本発明は具現する。
【００３３】
第一導電要素と他の導電要素とは結合されても良い。
【００３４】
一実施形態によると、チップの第一面は、第一導電要素に近接に配置された第二導電要素を更に有してもよい。
【００３５】
本発明によると、第一導電要素、及び／または第二導電要素はインダクタンスを有しても良い。一方で、他の導電要素は、低い抵抗率の接地を形成し、及び／又は導電性を有しても良い。
【００３６】
本発明によると、チップ上のまたは内の集積電子回路は第一導電要素の電磁励起手段を有していても良い。
【００３７】
集積電子回路は、少なくとも一つの導電要素のインダクタンスを測定する手段を有していても良い。
【００３８】
集積回路は、導電要素または要素の少なくとも一つの電気的パラメータの値の変化、特に第一及び／又は第二導電要素のインダクタンスまたは抵抗値の変化を探知する手段を更に有していても良い。
【００３９】
また、集積回路は電気的パラメータの値の変化が探知されると、情報データを削除または記憶することを停止する手段を有していても良い。
【００４０】
利点として、チップの第一面を覆う一つ以上のコーティング層を貫通する少なくとも一つのビアとして知られる接続手段により、第一導電要素、及び／又は第二導電要素は集積電子回路チップに接続される。一方で、もう一方の面はビアまたは接続を有さない。
【００４１】
最後に、チップの導電要素は封入材料で覆われる。
【００４２】
本発明は、特に、少なくともひとつの上記集積回路チップ電子装置を有するチップカードにおいて具現される。
【００４３】
本発明は、一つ以上の上記集積回路チップ電子装置を有する暗号化またはデコード装置に対しても適用される。
【発明を実施するための最良の形態】
【００４４】
本発明の他の目的、特徴及び利点は、図面を参照して、下記の発明の実施形態について与えられた詳細な説明を読むことにより明らかになる。ここで、発明の実施形態は、下記の詳細な説明に制限されるものではない。
【００４５】
図３Ａ及び３Ｂは、本発明の原理を例示する保護された集積回路３００の第一実施形態を図示する。
【００４６】
図において、集積回路チップ３００は、剥き出しのまま、引き剥がされた形で、封入材料やコーティング材料が除いてあり、接続パッドを備えていなく、完成された電子構成部材の囲いの外部要素を構成する要素がない状態で示されている。
【００４７】
集積回路３００のコアは、図示されていないトランジスタやダイオード、抵抗器、キャパシタ等の電子回路構成部材が埋め込まれた基板チップ１００から形成される。
【００４８】
一般的には平行六面体であり、（数マイクロメートルから数十ミリメートルのオーダーであり、更に典型的には、百数マイクロメートルから、一般的にはマイクロメートルの少数または数マイクロメートルの間であり、例えば、幅が略０．２５マイクロメールか略１．３マイクロメートル、厚さが略０．２５マイクロメートルという）微小寸法である半導体材料の小さなピースから、チップ３００は構成される。
【００４９】
本発明によると、集積回路３００は、例えば第一パッシベーション層５０の上という、前面Ａに対応するチップ３００の上または上面内に配置された第一導電要素３０を有する。第一パッシベーション層自体は、第二パッシベーション層６０の上に置くことができる。他方では、チップは、背面Ｂつまりチップ３００の下側に配置された他の導電要素２００を有する。
【００５０】
本配置において、チップ３００の向かい合う面Ａ及びＢ上に導電要素を配置することは、第一導電要素３０と他の導電要素２００との間の誘導結合または電磁結合が得られることを可能にする。
【００５１】
図３Ａの実施形態によると、第一導電要素３０は、複数のターン３１，３２，３３，３４がある螺旋型の導電巻線を有し、ある種の自己コイルまたは誘導コイルを形成する。図３Ａによると、他の導電要素２００はチップ３００の背面Ｂに配置されためっきから形成される。図３Ｂにおいては、三つのターン３１，３２，３３のみしか図示していない。
【００５２】
図３Ａの配置において、他の導電要素２００は、第一導電要素３０から少し離れて配置されており、第一要素３０により形成される誘導コイルのターンの軸内にまたは少なくとも軸Ａ−Ｂの近くに配置されており、他の導電要素２００が、第一要素３０の場において幾何学的に位置決めされるようになっている。
【００５３】
他の導電要素２００を第一導電要素３０の誘導コイルの場に挿入することにより、第一導電要素３０のインダクタンス値は修正される。
【００５４】
上記装置は、集積回路３００の背面Ｂを有利に保護する。上記装置は複数段階の保護を提供する。
【００５５】
一方、背面導電要素２００は、受動的な保護を提供する。めっきの背面は、電磁波及び粒子に対する機械的な障壁及びスクリーンを形成する。
【００５６】
このように、背面導電要素２００は、機械的な干渉に対する保護となり、非接触信号を抜き出すために電磁的な精査が利用可能になることを妨害する。
【００５７】
要素２００は、更にエックス線に対する及び走査型電子顕微鏡（ＳＥＭ）からの電子ビームに対するスクリーンを形成する。
【００５８】
従って、背面導電要素２００は、示された方法及びこの種の調査方法により機密データへのアクセスを得ようとするハッカーからの攻撃に対する受動的な保護を提供する。
【００５９】
他方、本発明は、背面Ｂのめっき２００を全部または部分的に回避しようとする試みにおける能動的な保護を許容する。
【００６０】
実際、第一導電要素の場に他の導電要素２００を挿入することにより、第一導電要素３０のインダクタンスは修正されているので、前記他の要素２００を除去してしまうと、第一要素３０のインダクタンス値は変化してしまう。
【００６１】
このように、図６Ａ及び６Ｂの実施例に従って、グリークキーパターン又は四つのターン３１，３２，３３，３４を有する矩形螺旋型に巻かれた１０μｍの幅の銅のトラック３０が埋め込まれた酸化シリコンまたは二酸化シリコンのコーティング層６０から成る構造を配置することにより、及び、（抵抗率１５Ω・ｃｍの半導体である）シリコン基板上の幅２５０μｍで厚さ１５０μｍの矩形チップ１００の他方の面Ｂの上に厚さ５μｍの接地板めっき２００を配置することにより、背面Ｂのめっき板２００を除去しようとすると、インダクタンス値が１０％のオーダー（略１０％）で変化する。
【００６２】
チップ面のサイズは略３×３ｍｍ２から５×５ｍｍ２の間である。
【００６３】
上述の範囲は、電子回路が干渉を探知し、例えば機密データを削除したり、読み出しモードにおいてアクセスをブロックしたりするというハッカー対策を起動させるのに十分である。
【００６４】
従って、本発明は、絶えずまたは断続的に第一前面導電要素３０のインダクタンス値を測定することから成る能動的な保護手段を提供する。
【００６５】
利点として、本発明は、第一前面導電要素３０という手段により背面保護装置２００が元のままの状態であるかを確認することを可能し、上記のことが遠隔で、背面導電要素２００に非接触で行われることを可能にする。
【００６６】
本発明は更に、チップの上側Ａに配置された第一要素３０という手段により、ハッカーからの攻撃に対して前面Ａを保護することを可能にする。
【００６７】
基板１００と集積電子回路を覆うパッシベーション層５０，６０の一部または全てを除去しようとする試みは、第一導電要素３０のターンが切断またはショートし、従って、インダクタンスの消失またはいかなる変化も探知されてしまうという結果に終わる。他方、集積回路３００の接続トラック上で交換される信号のコピーを作るためマイクロプローブ挿入するという干渉を行う試みは、インダクタンスまたは抵抗値、更に一般的には第一導電要素３０のインピーダンスを修正する導電要素３０のトラック３１，３２，３３，３４の切断またはショートという結果に終わる。
【００６８】
更に、本発明の他の実施形態によると、前面Ａ上の、チップの第一サイドの面上のまたは内部の（面下の）第一導電要素に近接して第二導電要素４０を提供することにより保護を改善するという手段がなされている。
【００６９】
図４は、本発明の他の実施形態に従って、集積回路チップの上部面の上に二つの導電要素３０，４０を埋め込こんだ形状を図示する。
【００７０】
図４の実施例においては、第一及び第二導電要素３０，４０は、互い違いに螺旋状に配置され埋め込まれた二つの金属トラックの巻線により形成された二つの誘導コイルによって構成されている。
【００７１】
利点として、二つの巻線３０，４０は、“ブリッジ（ｂｒｉｇｄｅ）”や“アンダーパス（ｕｎｄｅｒｐａｓｓ）”といった直列の下位ジャンクション３９によって結合されており、インダクタンスがお互いに付加するようになっている。
【００７２】
このように、自己インダクタンストラック３２−３６及び４１−４４または二つの導電要素３０及び４０間のショートという切断を導く干渉しようといういかなる試みも、導電要素の全てのインダクタンス値が修正されてしまうということに繋がる。従って、接続３１と４６との間の直列の全ての導電要素３０及び４０のインダクタンス値を、連続的にまたは（一定または不定）間隔で測定するだけで、集積回路に対するいかなる干渉も探知される。
【００７３】
従って、本発明によると、集積回路は、第一導電要素３０の電磁気的な励起のための手段と、導電ユニット３０／４０のインダクタンスを測定するための手段と、インダクタンス値の変化を探知するための手段とを構成する内部電子回路を有する。
【００７４】
電気的なパラメータの値が変化したことが探知されると、保護装置が破られてしまったことを知らせるため、集積回路は、例えば、機密データを削除したり、回路制御を遮断したり、特に出力におけるデータ転送を妨害したりしようとする侵入に対する保護手段を起動させる。
【００７５】
インダクタンスの励起手段は、インダクタンスに印加されるシヌソイド（ｓｉｎｕｓｏｉｄａｌ）電流を発生させる手段であっても良い。
【００７６】
そうして、ターミナルにおける電圧と印加された電流の間のシヌノイド位相または振幅の変化を再測定することを選択することが可能であり、変化または位相と振幅をそれぞれ測定する手段を使い上述のことを行うことが可能である。
【００７７】
既知の値を持つ一つ以上のＲ型またはＣ型あるいはその両方の構成部材と結合されたインダクタンスにより構成される回路の共鳴振動数を測定することも可能である。この場合、共鳴測定手段または振動数測定手段が実装される。
【００７８】
インダクタンスの励起手段は、事前設定された抵抗に直列または並列のインダクタンスにより構成される回路を攻撃する矩形信号を生成する手段であってもよい。
【００７９】
そうして、適切な手段により、信号の立ち上がり時間または立ち下り時間の変化を測定することができる。
【００８０】
全ての場合において、測定される信号は、インダクタンスに依存した電圧の形で表される。そうして、前記電圧、つまりインダクタンスのイメージを、ベンチマークとして作用する記憶電圧と比較することが行われる。記憶手段において、回路のこの種の記憶は、（例えばキャパシタンスへの記憶という）アナログ形式または（例えばバイナリ形式でＲＯＭメモリに記憶され、ＤＡＣによりアナログ形式に変換されるという参照方法である）デジタル形式で実施されても良い。
【００８１】
そうして、電圧比較手段を使用することにより、測定値と記憶された値とを比較することができる。
【００８２】
上記二つの値があまりにも異なると、例えば、（接地とＶＣＣとの間のトランジスタ等により）チップへの電力供給を停止したり、（メモリの型により複数の技術が考えられるが）メモリを削除したり、（バッテリーや抵抗器等へのアクセスといった）マイクロプロセッサの重要な要素をブロックしたりするという対抗手段を作動させることができる。
【００８３】
図５に示すように、電磁気的な励起を得て、導電要素３０及び４０のターミナルでの電気測定を行うため、チップ５００の内部電子回路は第一導電要素３０と第二導電要素４０に適切に接続され、誘導コイル３０内で誘導電流が印加されるような手段がなされている。
【００８４】
図５は集積回路チップ５００の一実施形態の断面図を示す。図５は、（上述のチップの導電要素である）集積回路チップの連続的な絶縁体／金属層、めっき／パッシベーション層と、チップ５００の内部電子回路との上方に配置された導電要素３０と４０との接続様式を示す。集積回路チップの内部回路（詳細には示さず）は、第一導電要素３０の電磁気的な励起手段、第一導電要素３０、及び／又は第二導電要素４０の電気的パラメータの測定手段とを含み、伝記的なパラメータ値の変化を探知する手段を含んでいても良い。
【００８５】
利点として、第一導電要素３０が励起と電子的パラメータの測定のため内部電子回路に接続されるという手段が、パッシベーション／絶縁層５０／６０／８０を貫いて、表面に電気的接触をもたらすための金属堆積物が充填された少なくとも一つのビアすなわち孔という手段によりなされている。
【００８６】
従って、図５に図示された例においては、インダクタンスコイル３０にスイッチ励起信号または交流励起信号を伝送することを可能にする制御トランジスタは、集積回路チップ５００の基板１００の上に配置されたコーティング層５０，６０，８０内に複数の逐次的段階で備えられためっき６２−５２，６８−５８と相互接続ビア６１−５１，６９−５７
という手段により、第一導電要素３０の終端３１及び３７に接続されても良い。
【００８７】
まず、基板は、例えば、ＦＯＸ型酸化絶縁体の囲いによって隔離されたＭＯＳＦＥＴ型電界効果トランジスタチャネルを形成する拡散またはイオン注入ドーピング要素のための領域を有する。
【００８８】
各々のトランジスタＴは、ソースＳ、ゲートＧ及びドレインＤ接触めっきを有し、全ての要素はパッシベーション層で覆われている。
【００８９】
各々の接触ターミナルＳ，Ｇ，Ｄの上にはパッシベーション層８０を貫くビアすなわち貫通孔があり、パッシベーションの表面への接触をもたらす。
【００９０】
めっき層６２-６４-６６-６８はパッシベーション層８０の上に配置且つエッチングされて、めっきトラックを形成し、電子回路自体のトポグラフィ、すなわち、トランジスタＴの接触ターミナルと回路を形成する他の要素の接触ターミナルとの間の相互接続回路の径路を具現する。
【００９１】
このレベルのめっき相互接続トラック６２，６４，６６，６８は、追加の絶縁コーティング層６０で覆われ、回路トラックを絶縁し保護する。
【００９２】
図５の実施形態によると、ビア６１，６３，６５，６７，６９は前記層６０を貫いて備えられており、制御ターミナルＳ，Ｇ，Ｄのコンタクトが導電要素３０及び４０のターミナル３１及び３７に接続するようになっている。
【００９３】
次の段階においては、コーティング層５０で覆われためっきトラック５２−５８が、構造６０／８０の上に備えられて、第一及び第二導電要素３０，４０により形成される誘導コイルのターミナル３１−３７、４１−４６の間の一つ以上の相互接続を具現する。
【００９４】
図４に図示してあるように、このような装置においては、導電要素３０及び４０の金属トラック３１―３７，４１―４６が配置されている層５０の内部に備えられた相互接続３９または下位ジャンクションという手段により、第一導電要素３０の螺旋状の巻線が第二導電要素４０の螺旋状の巻線と直列で接続されるという利点がある。
【００９５】
“アンダーパス”としても知られるこの種の相互接続は、少なくとも一つの第一ビア５７（６９）と下位導電トラック３９（または５８，６９，６８，…，６２，６１，５２）と少なくとも一つの第二ビア５１（６１）とを有するので、第一導電巻線３０の終端３７は、他の導電巻線４０の始端４１と直列で接続される。従って、互い違いに埋め込まれた二つの巻線３０，４０は、誘導電流の向きや回転を反転させることをせずに直列で接続されても良いという利点を有する。
【００９６】
他方、この種のビアと相互接続においては、導電要素のターミナル３１，４１，３７，４６が、チップの内部電子回路に、特に励起手段と電気パラメータ測定手段のターミナルに接続される。
【００９７】
本発明により提供される実施形態の製造方法によると、第一導電要素、及び／又は第二導電要素は、チップの第一面上のめっきの析出とエッチングにより埋め込まれ、第一及び／または第二導電要素上のめっきの析出に先立って、パッシベーション、めっき層の形成及びエッチングが行われ、集積電子回路と導電要素や要素との間に少なくとも一つの中間的な相互接続の導電レベルが形成される。
【００９８】
本実施形態の製造方法は、他の導電要素がチップの反対側にめっきを形成することにより備えられることを更に有する。
【００９９】
図７Ａ及び７Ｂは、前面の上方に埋め込まれた導電要素または要素５０の間の層や中間レベル（アンダーパス）を省くことができ、このレベルに相互接続ビアが備えられることを避けることができる他の実施形態を示す。
【０１００】
図７Ａの実施形態によると、第一導電要素７０は、金属トラックに略平行な部分によって構成される少なくとも一つの曲折（ｍｅａｎｄｅｒ）７２，７３を有するコイル７１―７４により形成され、織機の横糸の杼（ｗｅｆｔ  ｙａｒｎ  ｓｈｕｔｔｌｅ）の往復運動のような径路に沿って交互に相互接続される。
【０１０１】
本発明の原理によると、コイルの曲折７２、７３は、コイル７０の平面を横断するＡ―Ｂ軸内の誘導場または電磁場を生成する。この場には、チップのもう一方の面の他の導電要素２００が置かれ、第一導電要素７０のコイルのインダクタンス値を修正する。
【０１０２】
図７Ａ及び７Ｂの実施例によると、厚さ５μｍのアルミニウムのコイル７０内にこのような金属トラックを埋め込み、前述の例と同様に同じ下位構造を有する１．５マイクロメートル四方（１３００μｍ×１１００μｍ）の基板チップ１００の上に（または基板チップを覆うパッシベーション層８０の上に）第一導電要素を形成することにより、接地背面２００が除去されると、略２５％程度のインダクタンスの変化が得られる。
【０１０３】
利点として、第一導電要素と他の導電要素の巻線またはうねり（ｕｎｄｕｌａｔｉｏｎ）により占められるチップ７００の表面が大きくなればなるほど、インダクタンスの変化がより明確になる。
【０１０４】
励起電流が第一導電要素７０のコイルのターミナル７１，７４にもたらされ、この誘導コイル７０の電気的なパラメータが測定されることは、トランジスタＴの接触ターミナルＳ，Ｇ，Ｄをもたらすビアと、表面に対するチップの内部電子回路を形成する他の要素という手段により、一つまたは二つの絶縁／パッシベーション層８０通して行われても良いということが、前記接続により許容される。
【０１０５】
本発明の利点は、ハッカーによる干渉または攻撃に対して背面を保護するため基板１００の下側に配置された他の導電要素２００が、チップの内部電子回路に接続される必要がないということである。
【０１０６】
利点として、前面を保護する第一要素と、背面を保護する他の導電要素との間の誘導結合または電磁結合は、接触することなく遠隔でなされる。このことは、基板１００の上面に埋め込まれた電子回路と、背面Ｂに対応するチップの下表面との間の結合によって課される問題を回避することができるということを意味する。
【０１０７】
従って、チップは背面の下側に備えられたビアを有さない。本発明においては半導体基板１００を貫通するビアは存在しない。
【０１０８】
前述の原理によると、チップの上側の前面Ａ上の誘導コイルを形成する第一導電要素３０または７０と、基板の向かい側の背面上にめっき板で形成された他の導電要素２００とを配置することにより、向かい合う面Ａ及びＢの導電要素間の誘導結合または電磁結合を得ることが可能になる。
【０１０９】
よって、本発明に従って集積回路の二つの表面の導電要素を構成する異なる実施形態や代替案が考えられる。
【０１１０】
上記で開示された実施形態においては、下側の導電要素はめっき板により形成されている。この種のめっき面は、幾何学場に、より厳密には、第一導電要素のインダクタンスにより生成された誘導場または電磁場が伝播する空間に金属の塊を有利に形成することを可能にする。
【０１１１】
従って、他の導電要素は、接地板または第一導電要素の場に置かれた等電位面を形成する。
【０１１２】
利点として、この種の接地板は、可能な限り低い抵抗、または、最大の導電率（少なくとも特に高い導電率）を有する。
【０１１３】
本発明の根底にある現象を説明すると、第一導電要素３０または７０の自己インダクタンスの励起は、他の導電要素２００によって形成された抵抗の低い接地板内に強力な電流をもたらす電磁場Ｂを誘導する。ここで、この強力な電流は、この場に対抗して、第一導電要素３０または７０のインダクタンス値を減らすことに等しい。
【０１１４】
他の実施形態によると、第一導電要素１０と更には第二導電要素２０とは、表面に拡がるまたはチップ上面の下にある平板内に拡がる回路ループにより単純に構成されても良い。
【０１１５】
更には、第一導電要素１０と第二導電要素２０とは、表面に拡がるまたはチップの囲いの面の下に封入された平板内に拡がる、好ましくは金属であり長く直線的である少なくとも一つ以上の導電トラックにより形成されても良い。前記トラックは、励起信号を受信するため、前記トラックのたった一つの端に接続されてもよい。
【０１１６】
このように、他の代替案においては、第一導電要素、及び／又は第二導電要素は、略並行に配置され、（コイルの場合においては）端と端が相互接続された、またはただ一つの冠形（ｃｏｍｂｓｈａｐｅ）の端による複数のトラック部分を有していても良い。
【０１１７】
従って、第一導電要素と」第二導電要素は、交互パターン、混在したパターン、または相互に巻きつくパターンを有していても良い。
【０１１８】
他方の背面導電要素もまた、電磁的なアンテナ反射器、スクリーンまたは接地機能のいずれかまたはその組み合わせを満たすために異なる形が考えられる。
【０１１９】
従って、背面導電要素は、第一面上の伝送アンテナを構成する第一導電要素と同じパターンまたは同様の形を有していても良い。
【０１２０】
性能の良い反射器を構成するため、背面導電要素は、接地板のような良い導電性または低い抵抗を有することが好ましい。
【０１２１】
上記背面導電要素は、導電性電機子（ａｒｍａｔｕｒｅ）、螺旋状ショートサーキット巻線、ショートサーキットコイル、ショートサーキット回路ループ、単一の導電トラック、または、複数の相互接続平行な金属トラックから形成されても良い。
【０１２２】
他の実施形態によると、背面導電要素１０は導電メッシュパターンにより形成される。
【０１２３】
従って、背面導電要素は、円形または多角形、特に六角形または四角形メッシュの金属メッシュのネットワークを有しても良い。
【０１２４】
特に、背面要素１０は、金属グリッド、特に基板背面に置かれたアルミニウムグリッドのネットワークであっても良い。ネットワークのメッシュの数は、単一メッシュ（ショートサーキット導電ループ）から、いかなる数のメッシュまでと様々である。メッシュの数が多ければ多いほど、メッシュは密になり、プローブによる干渉、エックス線または走査型電子顕微鏡による分析に対抗する有効性が強い保護バリアを構成する。
【０１２５】
当然、他の形式、代替案及び実施形態は、本発明の範囲から逸脱することなく、当業者によって実行され得る。
【図面の簡単な説明】
【０１２６】
【図１Ａ】従来技術の前面保護を備えた集積回路チップの平面図である。
【図１Ｂ】従来技術の前面保護を備えた集積回路チップの断面図である。
【図２Ａ】従来技術の前面上にガードワイヤを有する集積回路チップの平面図である。
【図２Ｂ】従来技術の前面上にガードワイヤを有する集積回路チップの断面図である。
【図３Ａ】本発明の導電性の前面及び背面保護要素を備えた集積回路チップの平面図である。
【図３Ｂ】本発明の導電性の前面及び背面保護要素を備えた集積回路チップの断面図である。
【図４】本発明の集積回路チップの前面上の二つの導電要素埋め込みを示す平面図である。
【図５】本発明の前面導電要素と集積回路チップとの間の相互接続のレベルの断面図である。
【図６Ａ】本発明の集積回路チップ上の導電性巻線の一実施形態の平面図である。
【図６Ｂ】本発明の集積回路チップ上の導電性巻線の一実施形態の断面図である。
【図７Ａ】本発明の集積回路チップ上の導電要素の他の実施例の平面図である。
【図７Ｂ】本発明の集積回路チップ上の導電要素の他の実施例の断面図である。
【符号の説明】
【０１２７】
１，２  集積回路
１０  基板
１１  ビア
１２，１４，１６  上部層
１３，１５，１７  めっき板
２０  基板
２１  保護された回路
２３  ワイヤボンド
２６  めっき層
２７  パッシベーション層
２８，２９  エポキシ層
３０  第一導電要素
３９  下位ジャンクション
４０  第二導電要素
５０  パッシベーション層
５１，５７  ビア
６０  パッシベーション層
６１，６３，６５，６７，６９  ビア
７０  第一導電要素
８０  パッシベーション層
１００  基板
２００  他の導電要素
３００  集積回路
５００  集積回路
Ａ  前面
Ｂ  背面
ＦＴ１，ＦＴ２  トランジスタ回路
【図１Ａ】
2007535022.tif 000003
【図１Ｂ】
2007535022.tif 000004
【図２Ａ】
2007535022.tif 000005
【図２Ｂ】
2007535022.tif 000006
【図３Ａ】
2007535022.tif 000007
【図３Ｂ】
2007535022.tif 000008
【図４】
2007535022.tif 000009
【図５】
2007535022.tif 000010
【図６Ａ】
2007535022.tif 000011
【図６Ｂ】
2007535022.tif 000012
【図７Ａ】
2007535022.tif 000013
【図７Ｂ】
2007535022.tif 000014
【手続補正書】
【提出日】平成17年9月23日(2005.9.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
安全に保護される必要がある情報データを含むまたは処理する集積回路チップ３００であって、前記チップの第一面Ａは前記集積回路に接続された少なくとも一つの第一導電要素３０を有し、前記チップの他の面Ｂは他の導電要素２００を有し、前記第一導電要素３０と他の導電要素２００とは誘導結合により結合されており、前記他の導電要素は接続されていない集積回路チップを有する電子装置。
【請求項２】
前記チップの前記第一面Ａは、前記第一導電要素に近接して配置された、及び／又は第一導電要素３０に直列に接続された第二導電要素４０をさらに有することを特徴とする請求項１に記載の装置。
【請求項３】
前記第一導電要素３０と前記第二導電要素４０が、交互に混在した、巻きつくまたは相互に巻きつくパターンを有することを特徴とする請求項２に記載の装置。
【請求項４】
前記第一導電要素は伝送電機子を有することを特徴とする請求項１から３のいずれか一項に記載の装置。
【請求項５】
前記第一導電要素３０、及び／又は前記第二導電要素４０はインダクタンスを有することを特徴とする請求項１から４のいずれか一項に記載の装置。
【請求項６】
前記他の導電要素２００が接地板の導電率または低い抵抗を有することを特徴とする請求項１から５のいずれか一項に記載の装置。
【請求項７】
前記第一導電要素の電磁励起手段を有することを特徴とする請求項１から６のいずれか一項に記載の装置。
【請求項８】
前記集積電子回路が、前記導電要素の少なくとも一つのインダクタンスを測定し、及び／又はインダクタンスの変化を探知する手段を有することを特徴とする請求項１から７のいずれか一項に記載の装置。
【請求項９】
前記インダクタンス値の変化が探知されると、前記情報データを削除または記憶することを停止する手段を有することを特徴とする請求項８に記載の装置。
【請求項１０】
前記第一導電要素３０、及び／又は前記第二導電要素４０は、前記チップ１００，５００内部の集積電子回路Ｔに接続されている一方、前記他の導電要素２００は接続されていないことを特徴とする請求項１から９のいずれか一項に記載の装置。
【請求項１１】
前記チップ５００は、前記第一導電要素３０が前記集積電子回路Ｔ，１００、及び／又は前記第二導電要素４０に接続することを許容する少なくとも一つの金属または導電レベル５２−６２，５８−６８を含む上部コーティング層５０，６０，８０を有することを特徴とする請求項１から１０のいずれか一項に記載の装置。
【請求項１２】
前記第一導電要素３０、及び／又は前記第二導電要素４０は回路ループを形成することを特徴とする請求項１から１１のいずれか一項に記載の装置。
【請求項１３】
前記他の導電要素２００は接地または等電位を形成することを特徴とする請求項１から１２のいずれか一項に記載の装置。
【請求項１４】
前記第一導電要素３０、及び／又は前記第二導電要素４０は、少なくとも長く直線的な金属トラック３２／４２を有することを特徴とする請求項１から１３のいずれか一項に記載の装置。
【請求項１５】
前記第一導電要素３０、及び／又は前記第二導電要素４０は、実質的に同心状に配置され、波形または多角形の螺旋を形成するようにまたは実質的に円形の螺旋を形成するように複数の相互接続された部分（３２，３３，３４／４２，４３，４４）を有することを特徴とする請求項１から１４のいずれか一項に記載の装置。
【請求項１６】
前記第一及び／又は前記第二導電要素７０は実質的に平行に配置され、少なくとも一つの曲折またはコイルを形成するような複数の相互接続された部分７１，７２，７３，７４を有することを特徴とする請求項１から１５のいずれか一項に記載の装置。
【請求項１７】
前記その他の要素２００は、平面またはめっき表面部分または導電性メッシュのネットワーク、特に実質的に円、四角形、六角形のメッシュのネットワーク、または格子を有することを特徴とする請求項１から１６のいずれか一項に記載の装置。
【請求項１８】
前記導電要素３０，４０，７０，２００の各々は、前記チップの前記側面Ａ，Ｂに実質並行な平板に位置していることを特徴とする請求項１から１７のいずれか一項に記載の装置。
【請求項１９】
前記チップの前記導電要素３０，４０，７０，２００が封入材料で覆われていることを特徴とする請求項１から１８のいずれか一項に記載の装置。
【請求項２０】
請求項１から１９に記載の電子装置を少なくとも一つは有することを特徴とするチップカード。
【請求項２１】
請求項１から１９に記載の電子装置を一つ以上有することを特徴とする暗号化またはデコード装置。
【国際調査報告】
2007535022.tif 000015
2007535022.tif 000016
2007535022.tif 000017
2007535022.tif 000018
2007535022.tif 000019
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