(57)【要約】【課題】マルチプルアドレス２チャンネルバス構造【解決手段】マルチプルアドレス２チャンネルバスにより接続された送信要素と受信要素とを持つ処理システムが開示される。送信デバイスは、前記バスの第１チャネル上で、複数の読み出しアドレス位置を備える読み出しアドレス情報と、複数の書き込みアドレス位置を備える書き込みアドレス情報と、書き込みデータとをブロードキャストできる。送信要素は一度に読み出し及び書き込みアドレス情報マルチプルアドレス位置をブロードキャストすることもできる。受信要素は、前記書き込みアドレス情報に基づいて前記第１チャネル上でブロードキャストされた前記書き込みデータを格納し、前記読み出しアドレス情報に基づいて前記受信要素から読み出しデータを引き出し、前記バスの第２チャネル上で前記引き出された読み出しデータをブロードキャストできる。【選択図】図１
2007519121.tif 000002
【特許請求の範囲】
【請求項１】
バス上の送信要素と受信要素との間の通信の方法であって、
前記バスは第１チャネルと第２チャネルとを備え、
前記方法は、
前記送信要素から前記第１チャネル上で、複数の読み出しアドレス位置を備える読み出しアドレス情報と、複数の書き込みアドレス位置を備える書き込みアドレス情報と、書き込みデータとをブロードキャストする、ここで、前記送信要素は一度に読み出し及び書き込みアドレス情報マルチプルアドレス位置をブロードキャストする、
前記受信要素において前記書き込みアドレス情報に基づいて前記第１チャネル上でブロードキャストされた書き込みデータを格納する、
前記読み出し情報に基づいて前記受信要素から読み出しデータを引き出す、
前記第２チャネル上で前記受信要素から引き出された前記読み出しデータをブロードキャストする、
ことを備える方法。
【請求項２】
さらに、前記受信要素が、前記書き込みデータを格納し、前記読み出しデータを引き出し、あるいは、前記マルチプルアドレス位置ブロードキャストのそれぞれに関する、前記読み出しデータを引き出し、前記書き込みデータを格納する、順序を指示するため、前記送信要素から前記受信要素にシグナリングする、ことを備える請求項１に記載の方法。
【請求項３】
前記受信要素が、前記書き込みデータを格納し、前記読み出しデータを引き出すところの、あるいは、前記マルチキャストアドレス位置ブロードキャストのそれぞれに関する前記読み出しデータを引き出し、前記書き込みデータを格納するところの、前記順序は、前記マルチプルアドレス位置がブロードキャストされる方法に基づいている、請求項１に記載の方法。
【請求項４】
前記第１チャネルは、回線の一部を占めている前記マルチプルアドレス位置ブロードキャストのそれぞれに関する前記アドレス位置のそれぞれを持つ複数の回線を備え、
前記受信要素が、前記書き込みデータを格納し、前記読み出しデータを引き出すところの、あるいは、前記マルチプルアドレス位置ブロードキャストのそれぞれに関する前記読み出しデータを引き出し、前記書き込みデータを格納するところの、前記順序は、前記マルチプルアドレス位置が前記回線の間に配分される方法に基づいている、
請求項１に記載の方法。
【請求項５】
前記マルチプルアドレス位置ブロードキャストのそれぞれが、２つの読み出しアドレス位置、２つの書き込みアドレス位置、あるいは１つの読み出しアドレス位置と１つの書き込みアドレス位置とを備える、請求項１に記載の方法。
【請求項６】
前記第１チャネルは、前記マルチプルアドレス位置ブロードキャストのそれぞれのために、一方の前記マルチプルアドレス位置用に割り当てられた第１の部分と、他方の前記マルチプルアドレス位置用に割り当てられた第２の部分とを持つ複数の回線を備え、
前記受信要素は、回線の前記第２の部分に割り当てられた前記アドレス位置に関連づけられた動作を実行する前に、前記回線の前記第１の部分に割り当てられた前記アドレス位置に関連づけられた動作を実行する、
請求項１に記載の方法。
【請求項７】
前記書き込みデータの少なくとも一部が、前記第２チャネル上の前記引き出された読み出しデータの少なくとも一部の前記ブロードキャストと同時に、前記第１チャネル上でブロードキャストされる、請求項１に記載の方法。
【請求項８】
前記読み出しアドレス情報あるいは前記書き込みアドレス情報の少なくとも一部が、前記第２チャネル上の前記引き出された読み出しデータの少なくとも一部の前記ブロードキャストと同時に、前記第１チャネル上でブロードキャストされる、請求項１に記載の方法。
【請求項９】
前記送信要素が時分割多重の仕方で、前記第１チャネル上で、前記読み出しアドレス情報と、前記書き込みアドレス情報と、書き込みデータとをブロードキャストする、請求項１に記載の方法。
【請求項１０】
前記書き込みデータが複数のペイロードを備え、
前記受信要素は前記書き込みアドレス位置の１に基づいて前記ペイロードのそれぞれを格納する、
請求項９に記載の方法。
【請求項１１】
前記送信要素は前記マルチプルアドレス位置ブロードキャストの１を前記ペイロードの１の第１の部分と第２の部分との間に実行する、請求項１０に記載の方法。
【請求項１２】
前記ペイロードの前記１の第１の部分と第２の部分との間の前記マルチプルアドレスブロードキャストが、２つの前記読み出しアドレス位置、２つの前記書き込みアドレス位置、あるいは１つの前記読み出しアドレス位置と１つの前記書き込みアドレス位置とを備える、請求項１１に記載の方法。
【請求項１３】
さらに、前記受信要素から前記送信要素へ、前記マルチプルアドレス位置ブロードキャストのそれぞれに関する前記アドレス位置のそれぞれを受け取ったことを知らせるためにシグナリングする、請求項１に記載の方法。
【請求項１４】
さらに、前記受信要素が前記アドレス位置の前記１を受け取り損ねたことに応答して、前記マルチプルアドレス位置ブロードキャストの１に関する前記アドレス位置の１を繰り返してブロードキャストする、請求項１３に記載の方法。
【請求項１５】
さらに、前記マルチプルアドレス位置ブロードキャストのそれぞれが前記第１チャネル上でいつ発生しているかを示すために、前記送信要素から前記受信要素へシグナリングする、請求項１に記載の方法。
【請求項１６】
第１チャネルと第２チャネルとを有するバスと、
前記第１チャネル上で、複数の読み出しアドレス位置を備える読み出しアドレス情報と、複数の書き込みアドレス位置を備える書き込みアドレス情報と、書き込みデータとをブロードキャストするよう構成された送信要素と、該送信要素はさらに同時に読み出し及び書き込みアドレス情報マルチプルアドレス位置をブロードキャストするよう構成されており、
前記書き込みアドレス情報に基づいて前記第１チャネル上でブロードキャストされた前記書き込みデータを格納し、前記読み出しアドレス情報に基づいて読み出しデータを引き出し、前記第２チャネル上で前記引き出された読み出しデータを前記送信要素へブロードキャストするよう構成されている受信要素と、
を備える処理システム。
【請求項１７】
前記受信要素は、さらに、前記書き込みデータを格納し、前記読み出しデータを引き出すよう、あるいは、前記送信要素からのシグナリングに基づいた順序で、前記マルチプルアドレス位置ブロードキャストのそれぞれに関する、前記読み出しデータを引き出し、前記書き込みデータを格納するよう、構成されている、請求項１６に記載の処理システム。
【請求項１８】
前記受信要素は、さらに、前記書き込みデータを格納し、前記読み出しデータを引き出すよう、あるいは、前記マルチプルアドレス位置がブロードキャストされた方法に基づいた順序で、前記マルチプルアドレス位置ブロードキャストのそれぞれに関する、前記読み出しデータを引き出し、前記書き込みデータを格納するよう、構成されている、請求項１６に記載の処理システム。
【請求項１９】
前記第１チャネルは、回線の一部を占めている前記マルチプルアドレス位置ブロードキャストのそれぞれに関する前記アドレス位置のそれぞれを持つ複数の回線を備え、
前記受信要素が、さらに、前記受信要素が、前記書き込みデータを格納し、前記読み出しデータを引き出す、あるいは、前記マルチプルアドレス位置が前記回線の間に配分される方法に基づく順序で、前記マルチプルアドレス位置ブロードキャストのそれぞれに関する前記読み出しデータを引き出し、前記書き込みデータを格納する、よう構成されている、
請求項１６に記載の処理システム。
【請求項２０】
前記マルチプルアドレス位置ブロードキャストのそれぞれが、２つの読み出しアドレス位置、２つの書き込みアドレス位置、あるいは１つの読み出しアドレス位置と１つの書き込みアドレス位置とを備える、請求項１６に記載の処理システム。
【請求項２１】
前記第１チャネルは、前記マルチプルアドレス位置ブロードキャストのそれぞれに関する、一方の前記マルチプルアドレス位置に対して割り当てられた回線の第１の部分と、他方の前記マルチプルアドレスに対して割り当てられた回線の第２の部分とを持つ複数の回線を備え、
前記受信要素は、さらに、回線の前記第２の部分に割り当てられた前記アドレス位置に関連づけられた動作を実行する前に、前記回線の前記第１の部分に割り当てられた前記アドレス位置に関連づけられた動作を実行するよう構成されている、
請求項２０に記載の処理システム。
【請求項２２】
前記送信要素は、さらに、前記受信要素が前記第２チャネル上で前記引き出された読み出しデータの少なくとも一部をブロードキャストするのと同時に、前記第１チャネル上で前記書き込みデータの少なくとも一部をブロードキャストするよう構成されている、請求項１６に記載の処理システム。
【請求項２３】
前記送信要素は、さらに、前記受信要素が前記第２チャネル上で前記引き出された読み出しデータの少なくとも一部をブロードキャストするのと同時に、前記第１チャネル上で前記読み出しアドレス情報あるいは前記書き込みアドレス情報の少なくとも一部をブロードキャストするよう構成されている、請求項１６に記載の処理システム。
【請求項２４】
前記送信要素は、さらに、時分割多重の仕方で、前記第１チャネル上で、前記読み出しアドレス情報と、前記書き込みアドレス情報と、書き込みデータとをブロードキャストするよう構成されている、請求項１６に記載の処理システム。
【請求項２５】
前記書き込みデータは、複数のペイロードを備え、
前記受信要素は、さらに、前記書き込みアドレス位置の１に基づいて前記ペイロードのそれぞれを格納するよう構成されている、
請求項２４に記載の処理システム。
【請求項２６】
前記送信要素は、さらに、前記マルチプルアドレス位置ブロードキャストの１を前記ペイロードの１の第１の部分と第２の部分との間に実行するよう構成されている、請求項２５に記載の処理システム。
【請求項２７】
前記送信要素は、さらに、２つの前記読み出しアドレス位置、２つの前記書き込みアドレス位置、あるいは１つの前記読み出しアドレス位置と１つの前記書き込みアドレス位置とを同時にブロードキャストすることにより、前記ペイロードの前記１の前記第１の部分と第２の部分との間に、前記１の前記マルチプルアドレス位置ブロードキャストを実行するよう構成されている、請求項２６に記載の処理システム。
【請求項２８】
前記受信要素は、さらに、前記マルチプルアドレス位置ブロードキャストのそれぞれに関する前記アドレス位置のそれぞれを受け取ったことを知らせるために受信要素をシグナリングするよう構成されている、請求項１６に記載の処理システム。
【請求項２９】
前記送信要素は、さらに、前記受信要素が前記アドレス位置の前記１を受け取ることを知らせない場合に、前記マルチプルアドレス位置ブロードキャストの１に関する前記アドレス位置の１を繰り返してブロードキャストするよう構成されている、請求項２８に記載の処理システム。
【請求項３０】
前記送信要素は、さらに、前記マルチプルアドレス位置ブロードキャストのそれぞれが前記第１チャネル上でいつ発生しているかを示すために前記受信要素をシグナリングするよう構成されている、請求項１６に記載の処理システム。
【請求項３１】
第１チャネルと第２チャネルとを有するバスと、
前記第１チャネル上で、複数の読み出しアドレス位置を備える読み出しアドレス情報と、複数の書き込みアドレス位置を備える書き込みアドレス情報と、書き込みデータとをブロードキャストする手段と、
前記書き込みアドレス情報に基づいて前記第１チャネル上でブロードキャストされる前記書き込みデータを格納し、前記読み出しアドレス情報に基づいて読み出しデータを引き出し、前記第２チャネル上で前記引き出された読み出しデータをブロードキャストする手段と、
を備える処理システムであって、
前記読み出しアドレス情報と前記書き込みアドレス情報とは同時にマルチプルアドレス位置をブロードキャストされる、
処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にはデジタルシステムに関し、より詳細にはマルチプルアドレス２チャンネルバス構造に関する。
【背景技術】
【０００２】
洗練された処理タスクがキーパッドのほんの数ストロークで実行されることを可能にすることにより、計算機は電子産業界に革命を起こしてきた。これらの洗練されたタスクはバスを用いる速く効率的な方法でお互いに通信する多数の複雑な要素（ｃｏｍｐｏｎｅｎｔ）を伴いうる。バスは計算機内の要素間のチャネルあるいはパスである。
【０００３】
典型的な計算機はシステムメモリを持つプロセッサを含む。プロセッサとシステムメモリとの間の通信をサポートするため、高い帯域幅のシステムバスが使用されうる。加えて、低帯域要素にデータを転送するために使用される低性能バスが存在しうることもある。様々な資源（ｒｅｓｏｕｒｃｅ）をプログラミングする目的で使用されるコンフィギュレーション（ｃｏｎｆｉｇｕｒａｔｉｏｎ）バスが存在しうることもある。プロトコル翻訳を提供するためだけでなく、より高い帯域幅のバスとより低い帯域幅のバスとの間でデータを効率的に転送するためにブリッジ（ｂｒｉｄｇｅ）が使用されうる。
【０００４】
一般に、計算機内のバスレジデント（ｒｅｓｉｄｅｎｔ）は共有バス（ｓｈａｒｅｄ  ｂｕｓｅｓ）として実装されてきた。共有バスはいずれかの要素が共通のパスあるいはチャネル上で通信するための手段を提供する。最近、１対１スイッチング接続がより人気となっている。１対１スイッチング接続は、お互いと通信すると同時に、バス上の２つの要素間の直接接続を提供する。マルチプル直接リンクは、いくつかの要素がお互いに減速することなく通信できることを可能とするために使用されうる。
【０００５】
従来のバス設計は一般に独立して分かれている、読み出しチャネル、書き込みチャネル、及び１または２以上のアドレスチャネルを含む。例えば、プロセッサはアドレスチャネルにアドレス位置を置き、適切な読み出し／書き込み制御信号を送信することでシステムメモリを読み出し／書き込みできる。マイクロプロセッサがデータをシステムメモリに書き込む際は、マイクロプロセッサはデータを書き込みチャネル上に送信する。マイクロプロセッサがデータをシステムメモリから読み出す際は、マイクロプロセッサは読み出しチャネル上でデータを受信する。
【０００６】
この特別なバス構造は、計算機の要素間で通信するためのかなり標準化された方法を提供するが、多数の複雑なチャネルを要求する。これらのチャネルは駆動（ｄｒｉｖｅｒ）回路と受信回路と、バッファ回路とを要求し、すべての回路は電力を消費する。集積回路の応用では、これらのチャネルは貴重なチップ面積を占める。したがって、単純化されたバス構造の技術に関する要求が存在する。
【発明の開示】
【０００７】
本発明の第１の観点では、バス上の送信要素と受信要素との間で通信する方法は、送信要素から第１チャネル上で、複数の読み出しアドレス位置を備える読み出しアドレス情報と、複数の書き込みアドレス位置を備える書き込みアドレス情報と、書き込みデータとをブロードキャスト（ｂｒｏａｄｃａｓｔ）することを含む。前記送信要素は一度に読み出し及び書き込みアドレス情報マルチプル（ｍｕｌｔｉｐｌｅ）アドレス位置をもブロードキャストする。前記方法は、さらに、前記受信要素において、前記書き込みアドレス情報に基づいて前記第１チャネル上でブロードキャストされた前記書き込みデータを格納し、前記読み出しアドレス情報に基づいて前記受信要素から読み出しデータを引き出し、前記第２チャネル上で前記受信要素から引き出された前記読み出しデータをブロードキャストする、ことを含む。
【０００８】
本発明の別の観点では、処理システムは第１チャネルと第２チャネルとを有するバスと、送信要素と受信要素とを含む。前記送信要素は、前記第１チャネル上で複数の読み出しアドレス位置を備える読み出しアドレス情報と、複数の書き込みアドレス位置を備える書き込みアドレス情報と、書き込みデータとをブロードキャストするよう構成される。前記送信要素は、さらに、一度に読み出し及び書き込みアドレス情報マルチプルアドレス位置をブロードキャストするよう構成される。前記受信要素は、前記書き込みアドレス情報に基づいて前記第１チャネル上でブロードキャストされた前記書き込みデータを格納し、前記読み出しアドレス情報に基づいて前記受信要素から読み出しデータを引き出し、前記第２チャネル上で前記引き出された読み出しデータを前記送信要素にブロードキャストするよう構成される。
【０００９】
本発明の更なる観点では、処理システムは、第１チャネルと第２チャネルとを有するバスを含む。前記処理システムは、前記第１チャネル上で複数の読み出しアドレス位置を備える読み出しアドレス情報と、複数の書き込みアドレス位置を備える書き込みアドレス情報と、書き込みデータとをブロードキャストする手段も含む。前記読み出しアドレス情報と前記書き込みアドレス情報とは、一度にマルチプルアドレス位置をブロードキャストされる。前記処理システムはさらに、前記書き込みアドレス情報に基づいて前記第１チャネル上でブロードキャストされる前記書き込みデータを格納し、前記読み出しアドレス情報に基づいて読み出しデータを引き出し、前記第２チャネル上で前記引き出された読み出しデータを前記送信要素にブロードキャストする、手段を含む。
【００１０】
図解の方法で本発明の様々な実施形態が示されそして記述されている以下の詳細な記述から、本発明の他の実施形態が当業者にとって容易に明白となるであろうことが理解される。すべて本発明の精神と範囲とから逸脱することなく、理解されるように、本発明は他の異なる実施形態が可能であり、そのいくつかの詳細は様々な他の側面における変更が可能である。したがって、図面と詳細な記述とは、本質的に例として、そして制限的でないとしてみなされるべきである。
【発明の詳細な説明】
【００１１】
本出願は、２００４年１月２２日に出願された米国特許出願第６０／５３８５０５号の優先権を主張する。
【００１２】
本発明の側面は例として図解されているのであり、添付図面に制限されない。
【００１３】
添付された図面と関連して以下の詳細な記載は、本発明の様々な実施形態の記載とみなされ、本発明が実践される可能性のある実施形態のみを表現することを意図したものではない。本明細書に開示する各実施形態は、単に本発明の例あるいは図解として提供されるのであって、必ずしも他の実施形態を超えて好ましいあるいは有利な実施形態として解釈されるべきではない。詳細な記載は本発明の完全な理解を提供する目的のために具体的な詳細を含む。しかし、当業者にとってはこれらの具体的な詳細がなくても本発明が実践される可能性があることが明白であろう。いくつかの例では、本発明の概念を不明瞭にすることを避けるため、よく知られた構造と要素とがブロック図の形式で示されている。略語と他の叙述的な用語とが単に便宜と明快さとのためのみで使用される可能性があり、本発明の範囲を制限することは意図されていない。
【００１４】
図１は処理システム内の２要素間のバス上の１対１接続の例を説明する概念的なブロック図である。処理システム１００は１あるいは２以上の処理機能を実行するために協力する要素の集合であり得る。一般に、その処理システムは計算機であり、あるいは、計算機の中にあって（ｒｅｓｉｄｅｎｔ）、情報の処理、引き出し、格納が可能であろう。処理システムはスタンドアロンなシステムであり得る。代わりに、処理システムは例として携帯電話を含むいずれかの装置にも組み込まれることが可能である。
【００１５】
処理システム１００はバス１０６上で受信要素１０４と通信している送信要素１０２と共に示されている。この処理システム１００の１実施形態では、バス１０６は送信要素１０２と受信要素との間の専用バスである。処理システム１００の別の実施形態では、送信要素１０２は受信要素１０４と、（図示しない）バス相互接続を介したバス１０６上の１対１接続で通信する。その上、当業者には容易に認識できるであろうに、本明細書のいたるところに記載されている独創的な側面は専用バスあるいは１対１スイッチング接続に限られるものではなく、例として共有バスを含むあらゆる種類のバス技術に適用されうる。
【００１６】
送信要素１０２は、例としてマイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、直接メモリアクセスコントローラ、ブリッジ、プログラマブル論理要素、ディスクリートゲートあるいはトランジスタロジック、あるいは任意の他の情報処理要素を含む、任意の種類のバスマスタリング（ｍａｓｔｅｒｉｎｇ）要素であってもよい。
【００１７】
受信要素１０４は例として、レジスタ、メモリ、ブリッジ、あるいは、情報を引き出し格納できる任意の他の要素を含む任意の格納要素である可能性がある。その受信要素の各アドレス位置での記憶容量は特定のアプリケーションと全体の設計制約とに依存して変わりうる。説明の目的のため、受信要素はアドレス位置ごとに１バイトの記憶容量を持って記述されよう。
【００１８】
バス１０６の複雑さは、この例においては、従来のバス構造において使用されているアドレスチャネルの除去により減少しうる。アドレスチャネルの除去は、書き込みチャネルを「送信チャネル」１０８として再定義することにより達成されうる。送信チャネル１０８は、時分割多重化の仕方において送信要素１０２と受信要素１０４との間で情報をブロードキャストするための一般的な媒体として使用されうる。
【００１９】
送信要素１０２は受信要素１０４から読み出し、あるいは受信要素１０４に書き込まれうる。送信要素１０２が受信要素１０４に書き込む場合、送信要素１０２は、受信要素１０４が書き込み動作を実行する準備ができていることの確認（ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ）のために、１あるいは２以上の側波帯信号１１２をサンプリングし（ｓａｍｐｌｅ）うる。送信要素１０２が確認を受信した場合、送信要素は書き込みデータに続く送信チャネル１０８上でアドレス位置をブロードキャストしうる。送信要素１０２は書き込み動作を要求しブロードキャストされるデータのバイト数を示すために、１あるいは２以上の側波帯信号１１４を使用できる。その書き込みデータが複数バイトである場合、受信要素１０４は送信チャネル１０８上でブロードキャストされたアドレス位置で始まる連続したアドレス位置のブロック内にそのデータを格納しうる。例として、送信デバイスが４バイトの書き込みデータに続くアドレス位置１００ＨＥＸをブロードキャストした場合、受信要素は１００ＨＥＸで始まり、１０３ＨＥＸで終わるアドレス位置のブロックにデータを書き込みうる。４バイトの書き込みデータは「ペイロード」（ｐａｙｌｏａｄ）として言及される。
【００２０】
送信要素１０２が受信要素１０４からデータを読み出す場合、送信要素１０２は、受信要素１０４が読み出し動作を実行する準備ができていることの確認のために、１あるいは２以上の側波帯信号１１２をサンプリングしうる。送信要素１０２が確認を受信した場合、送信要素は送信チャネル１０８上でアドレス位置をブロードキャストしうる。送信要素１０２は読み出し動作を要求しブロードキャストされるデータのバイト数を示すために、１あるいは２以上の側波帯信号１１４を使用できる。その読み出しデータが複数バイトである場合、受信要素は送信チャネル１０８上でブロードキャストされたアドレス位置で始まる連続したアドレス位置のブロックからデータを読み出しうる。例として、送信デバイスがアドレス位置２００ＨＥＸと４バイトの読み出しデータとをブロードキャストした場合、受信要素は２００ＨＥＸで始まり、２０３ＨＥＸで終わるアドレス位置のブロックからデータを引き出しうる。
【００２１】
図２はある処理システムにおける２つの要素間のマルチプルアドレス２チャネルバス上の１対１接続の例を図解している概念的なブロック図である。図２に示された実施形態では、送信要素１０２は送信チャネル１０８を使用して同時に送信要素１０４内の２つの異なるアドレス位置１０４ａ、１０４ｂをブロードキャストできる。１または２以上の側波帯信号１１４ａと１１４ｂとはそれぞれのアドレス位置と関連づけられていることができる。送信要素１０２が送信チャネル１０８を使用して、共有バスアプリケーションにおいて同時に２つの異なる受信要素に単一のアドレス位置をブロードキャストしうることが理解されよう。受信要素がブリッジ（ｂｒｉｄｇｅ）である場合、１つあるいは両方のアドレス位置がそのブリッジにアクセスするため、もしくは代わりにそのブリッジの他のサイドにある別の受信要素にアクセスするために、使用されうる。そのバスの別の実施形態は、複数の受信要素へのいずれかのアドレス位置、ある受信要素内の複数のアドレス位置、あるいはそれの任意の組み合わせを同時にブロードキャストすることをサポートするよう構成された送信チャネルを含みうる。
【００２２】
マルチプルアドレス位置を同時にブロードキャストするための送信チャネル１０８の使用は、アドレス情報を受信要素により早く提供すること、例として読み出し遅延時間（ｌａｔｅｎｃｙ）を減らすことで性能を改善できる。加えて、マルチプルアドレス位置の同時ブロードキャストが読み出しチャネル１１０上での送信要素１０２へのより効率的な読み出しデータの返却（ｒｅｔｕｒｎ）を可能にしうる。
【００２３】
マルチプルアドレスバスアプリケーションにおいて、送信チャネル１０８は２つの３２ビットアドレスをサポートするために６４ビット幅でもよい。「アドレスＡ」として言及される第１の３２ビットアドレスは、１のアドレス位置１０４ａをブロードキャストするために使用されうる。「アドレスＢ」として言及される第２の３２ビットアドレスは、他のアドレス位置１０４ｂをブロードキャストするために使用されうる。この構成で、送信要素１０２は、（１）２つの読み出し動作を同時に、（２）２つの書き込み動作を同時に、（３）異なるアドレス位置での同時の読み出し動作と書き込み動作とを、あるいは（４）同一のアドレス位置あるいは複数のアドレス位置での同時の読み出し動作と書き込み動作とを、開始できる。
【００２４】
同一のアドレス位置への同時の読み出し動作要求と書き込み動作要求とを扱うため、暗黙のアドレッシングスキーム（ｓｃｈｅｍｅ）が使用されうる。例として、送信要素１０２が、アドレスＡとしての第１の動作のためのアドレス位置と、アドレスＢとしての第２の動作のためのアドレス位置とをブロードキャストしうる。受信要素１０４により実行される読み出し／書き込みのシーケンスは、このアドレッシングスキームに基づいて、連続した（ｓｅｑｕｅｎｔｉａｌ）一貫性を維持するであろう。したがって、アドレスＡとアドレスＢとして同一のアドレス位置が使用され、送信デバイスがアドレスＡ向けの１バイトの書き込み動作とアドレスＢ向けの１バイトの読み出し動作とをシグナルする（ｓｉｇｎａｌ）ならば、送信要素１０２への送信のために読み出しチャネルに向けこのアドレス位置に新たに書き込まれたデータが供給される前に、受信要素１０４は、送信チャネル上でブロードキャストされたデータがそのアドレス位置に書き込まれるまで待機するであろう。逆に、送信デバイスがアドレスＡ向けの１バイトの読み出し動作とアドレスＢ向けの１バイトの書き込み動作とをシグナルするならば、受信要素１０４は、送信チャネル１０８からこのアドレス位置へ新たなデータを書き込む前に、読み出しチャネル１１０へこのアドレス位置でそのデータを供給するであろう。
【００２５】
代わりに、同一のアドレス位置への読み出し動作と書き込み動作との要求が連続してブロードキャストされうる。例として、送信要素１０２は、第１のクロックサイクルの間アドレスＡとしての第１の動作のためのアドレス位置と、続くクロックサイクルの間アドレスＢとしての第２の動作のためのアドレス位置とをブロードキャストしうる。この場合、その受信要素は、第２クロックサイクルの間要求された動作を実行する前に、その第１クロックサイクルの間要求された動作を実行できる。
【００２６】
暗黙のアドレッシングスキームは送信チャネル１０８と読み出しチャネル１１０との上でブロードキャストされたデータのシーケンスを制御するためにも使用されうる。例として、その送信要素が２つのアドレス位置から読み出し動作を同時に開始する場合、受信要素１０４は、アドレスＢと関連づけられた読み出しデータが続くアドレスＡと関連づけられた読み出しデータをブロードキャストしうる。同様に、その送信要素が２つのアドレス位置への書き込み動作を同時に開始する場合、その送信要素はアドレスＢと関連づけられた書き込みデータが続くアドレスＡと関連づけられた書き込みデータをブロードキャストしうる。代わりに、書き込みデータと読み出しデータとのブロードキャストされたシーケンスを制御するために、側波帯シグナリングが使用されうる。
【００２７】
ここまでに（ｔｈｕｓ  ｆａｒ）記述された様々な概念はいずれかの数のプロトコルを使用しても実現されうる。続く詳細な記述において、バスプロトコルの例が提示されるであろう。処理システムの独創的な側面を説明するため、そのような独創的な側面があらゆる相応しいプロトコルと共に使用されうるという理解と共に、このバスプロトコルは提示されている。このプロトコルのために使用される基本シグナリングは以下の表１に示される。当業者はここに記載するバス構造の現実の実現において、容易にこのプロトコルに対し信号を変更、及び／あるいは追加できるであろう。
【表１】
2007519121.tif 000003
【００２８】
図３はマルチプルアドレス２チャネルバス上で読み出し動作がパイプライン化された４アドレスを示しているタイミング図である。システムクロック３０２は送信要素と受信要素との間の通信を同期させるために使用されうる。システムクロック３０２は、説明しやすくするため各サイクルに連続した番号を付した１４個のクロックサイクルで示されている。
【００２９】
２つの読み出し動作は第２クロックサイクル３０３の間送信要素により開始されうる。これは、送信チャネル３１８上で、第１の読み出し動作Ｒ１と関連づけられたアドレス位置としてのアドレスＡと、第２の読み出し動作Ｒ２と関連づけられたアドレス位置としてのアドレスＢとをブロードキャストすることにより達成されうる。その読み出し動作は、アドレスＡとBとに関する読み出し／書き込み信号標識（ｉｎｄｉｃａｔｏｒ）を１にアサートする（ａｓｓｅｒｔｉｎｇ）ことにより選択されうる。アドレスＡとBとに関するその読み出し／書き込み信号標識は、図３においてそれぞれＲ／Ｗ  Ａ３０６とＲ／Ｗ  Ｂ３１２として示されている。送信要素は、ＡＶａｌｉｄＡ３０４信号とＡＶａｌｉｄＢ３１０信号とをアサートすることでアドレス位置がブロードキャストされるであろうことを、受信要素に警報し（ａｌｅｒｔ）うる。最後に、送信要素は受信要素に読み出し動作に関するペイロードのサイズを示す信号を供給しうる。これらの信号はアドレスＡに関してはＳｉｚｅＡ３０８、アドレスＢに関してはＳｉｚｅＢ３１４として、図３に示されている。一般的に当該技術においては、データビート（ｂｅａｔ）と呼ばれる、そのペイロードをブロードキャストするために必要とされるクロックサイクル数は、そのペイロードのサイズを示すために使用されうる。例として、ＳｉｚｅＡ３０８とＳｉｚｅＢ３１４の双方が２データビートを示す。これは、ある１６バイトのペイロードがアドレスＡで始まる１６個の連続したアドレス位置のブロックから読み出され、別の１６バイトのペイロードがアドレスＢで始まる１６個の連続したアドレス位置のブロックから読み出されることを意味する。
【００３０】
受信要素は送信チャネル３１８上で有効なアドレス位置がブロードキャストされた時を判別するため、ＡＶａｌｉｄＡ３０４信号とＡＶａｌｉｄＢ３１０信号とを監視しうる。その受信要素がＡＶａｌｉｄＡ３０４信号とＡＶａｌｉｄＢ３１０信号とのアサーション（ａｓｓｅｒｔｉｏｎ）を検出する際には、送信要素がアドレスＡとアドレスＢとのために読み出し動作あるいは書き込み動作を要求しているかを判別するため、送信チャネル３１８からアドレス情報をサンプリングし、読み出し／書き込み信号標識Ｒ／Ｗ  Ａ３０６とＲ／Ｗ  Ｂ３１２とをサンプリングできる。この情報と、ＳｉｚｅＡ３０８信号とＳｉｚｅＢ３１４信号とにより示されたペイロードのサイズとに基づいて、受信要素は適切なアドレス位置で読み出しデータを引き出し始めることができる。受信要素はブロードキャストを首尾よく受信したことを示している転送確認（Ｔｒａｎｓｆｅｒ  Ａｃｋ）３１６信号をアサートしうる。
【００３１】
第２クロックサイクル３０３の終わりに、送信要素は転送確認３１６信号のアサーションを検出し、２つの更なる読み出し動作を開始することで応答し得る。これは、送信チャネル３１８上で、第３の読み出し動作Ｒ３と関連づけられたアドレス位置としてのアドレスＡと、第４の読み出し動作Ｒ４と関連づけられたアドレス位置としてのアドレスＢとをブロードキャストし、読み出し／書き込み信号標識Ｒ／Ｗ  Ａ３０６とＲ／Ｗ  Ｂ３１２とを「１」に設定し、ＡＶａｌｉｄＡ３０４信号とＡＶａｌｉｄＢ３１０信号とをアサートし、ＳｉｚｅＡ３０８信号とＳｉｚｅＢ３１４信号とを用いて受信要素にそのペイロードのサイズを示すことにより達成されうる。この場合、双方の読み出し動作に関するペイロードのサイズは１６バイトである。
【００３２】
受信要素は、ＡＶａｌｉｄＡ３０４信号とＡＶａｌｉｄＢ３１０信号とのアサーションを検出し、送信チャネル３１８からのアドレス情報をサンプリングし、読み出し／書き込み信号標識Ｒ／Ｗ  Ａ３０６とＲ／Ｗ  Ｂ３１２とをサンプリングできる。この情報と、ＳｉｚｅＡ３０８信号とＳｉｚｅＢ３１４信号とにより示されたペイロードのサイズとに基づいて、受信要素は適切なアドレス位置で読み出しデータを引き出し始めることができる。受信要素はブロードキャストを首尾よく受信したことを示している転送確認３１６信号をアサートしうる。
【００３３】
ひとたび送信要素が第３クロックサイクル３０５の終わりに転送確認３１６信号のアサーションを検出すると、読み出し動作あるいは書き込み動作が第４クロックサイクル３０７の間要求されない予定であることを受信要素に示す、ＡＶａｌｉｄＡ３０４信号とＡＶａｌｉｄＢ３１０信号とを０に（ｄｅａｓｓｅｒｔ）しうる。
【００３４】
受信要素の読み出し遅延時間のため、読み出しデータが利用可能となる前に、数クロックサイクルの遅延が経験され（ｅｘｐｅｒｉｅｎｃｅｄ）うる。この場合、第１の読み出し動作Ｒ１と関連づけられた読み出しデータの最初の８バイトＲ１（１）が、受信要素から引き出され、第６クロックサイクル３１１の間読み出しチャネル３２２上でブロードキャストされ、第１の読み出し動作Ｒ１と関連づけられた読み出しデータの第２の８バイトＲ１（２）が、受信要素から引き出され、第７クロックサイクル３１３の間読み出しチャネル３２２上でブロードキャストされうる。
【００３５】
同様の仕方で、第２の読み出し動作Ｒ２と関連づけられた読み出しデータＲ２（１）とＲ２（２）とが、受信要素から引き出され、第８クロックサイクル３１５と第９クロックサイクル３１７との間読み出しチャネル３２２上でブロードキャストされ、第３の読み出し動作Ｒ３と関連づけられた読み出しデータＲ３（１）とＲ３（２）とが、受信要素から引き出され、第１０クロックサイクル３１９と第１１クロックサイクル３２１との間読み出しチャネル３２２上でブロードキャストされうるし、第４の読み出し動作Ｒ４と関連づけられた読み出しデータＲ４（１）とＲ４（２）とが、受信要素から引き出され、第１２クロックサイクル３２３と第１３クロックサイクル３２５との間読み出しチャネル３２２上でブロードキャストされうる。
【００３６】
この第８クロックサイクルのブロードキャストの間、受信要素は読み出し確認（Ａｃｋ）３２４信号を送信要素が読み出しチャネル３２２上で読み出しデータをブロードキャストしていることを示すためにアサートしうる。
【００３７】
図４はマルチプルアドレス２チャネルバス上で読み出し動作がパイプライン化された６アドレスを示しているタイミング図である。図３と関連して以前に記述した４つの読み出し動作は図４において繰り返され、したがって、ここで更なる説明をしない。
【００３８】
送信チャネル３１８上で、第５の読み出し動作Ｒ５と関連づけられたアドレス位置としてのアドレスＡと、第６の読み出し動作Ｒ６と関連づけられたアドレス位置としてのアドレスＢとをブロードキャストし、読み出し／書き込み信号標識Ｒ／Ｗ  Ａ３０６とＲ／Ｗ  Ｂ３１２とを「１」に設定し、ＡＶａｌｉｄＡ３０４信号とＡＶａｌｉｄＢ３１０信号とをアサートし、ＳｉｚｅＡ３０８信号とＳｉｚｅＢ３１４信号とを用いて受信要素にそのペイロードのサイズを示すことで、２つの追加的な読み出し動作が第４クロックサイクル３０７において送信要素により開始されうる。
【００３９】
同じクロックサイクルの間、受信要素は、例として、その受信要素のアドレスキューが満杯であるために、ブロードキャストを今のところ受け入れられないことを示している転送確認（Ａｃｋ）３１６信号を０にしうる。送信要素は第４クロックサイクル３０７の終わりに転送確認３１６信号がアサートされていないことを検出しうる。応答して、送信要素が受信要素からの転送確認３１６信号のアサーションを検出するまで、送信要素は、読み出し／書き込み信号標識Ｒ／Ｗ  Ａ３０６とＲ／Ｗ  Ｂ３１２と、ＡＶａｌｉｄＡ３０４信号とＡＶａｌｉｄＢ３１０信号と、ＳｉｚｅＡ３０８信号とＳｉｚｅＢ３１４信号とに関する適切な調節（ｓｅｔｔｉｎｇｓ）に加えて、送信チャネル３１８上で、第５と第６との読み出し動作Ｒ５とＲ６とのためのアドレス位置とをブロードキャストし続けることができる。この場合、そのブロードキャストは第５と第６と第７とのクロックサイクル３０９と３１１と３１３とで繰り返される。第７サイクル３１３の間、受信要素は、転送確認３１６信号のアサーションで示されているように、送信チャネル３１８上でブロードキャストを受信し、要求された動作を実行できる可能性がある。転送確認３１６信号のアサーションに応答して、送信要素は、第８クロックサイクル３１５の間繰り返しのブロードキャストを送信する必要がないことを判別し、ＡＶａｌｉｄＡ３０４信号とＡＶａｌｉｄＢ３１０信号とを０にする。
【００４０】
代わりに、第４クロックサイクル３０７の終わりに転送確認３１６信号がアサートされていないことを検出した際に、送信要素は第５と第６との読み出し動作と関連づけられたアドレス位置のためのブロードキャストの順番を待たせ（ｑｕｅｕｅ）うる。そのブロードキャストは、受信要素が、転送確認３１６信号を再アサートすることで送信チャネル３１８上でのブロードキャストを受け入れる準備ができていることを示すまで待たされうる。この場合、送信要素は、第７クロックサイクル３１３において受信要素によりアサートされるまで、転送確認３１６信号を監視しうる。送信要素が、転送確認３１６がアサートされたことを検出した際に、送信要素は、読み出し／書き込み信号標識Ｒ／Ｗ  Ａ３０６とＲ／Ｗ  Ｂ３１２と、ＡＶａｌｉｄＡ３０４信号とＡＶａｌｉｄＢ３１０信号と、ＳｉｚｅＡ３０８信号とＳｉｚｅＢ３１４信号とに関する適切な調節に加えて、第８クロックサイクル３１５において送信チャネル３１８上で、順番を待たされたアドレス位置を再ブロードキャストしうる。第５と第６と第７とのクロックサイクル３０９と３１１と３１３との間、送信要素は送信チャネル３１８上で新たなアドレス位置をブロードキャストし、あるいは受信要素にいずれかの未処理の書き込みデータをブロードキャストしうる。
【００４１】
図４に戻って、受信要素は送信チャネル３１８上でブロードキャストを受信し、第７クロックサイクル３１３において要求された動作を実行できる可能性がある。より具体的には、受信要素は送信チャネル３１８からのアドレス情報をサンプリングし、読み出し／書き込み信号標識Ｒ／Ｗ  Ａ３０６とＲ／Ｗ  Ｂ３１２とをサンプリングできる。この情報と、ＳｉｚｅＡ３０８信号とＳｉｚｅＢ３１４信号とにより示されたペイロードのサイズとに基づいて、受信要素はその新たなアドレス位置にある読み出しデータを引き出し始めることができる。第５の読み出し動作Ｒ５と関連づけられた読み出しデータの最初の８バイトＲ５（１）は、受信要素から引き出され、第１４クロックサイクル３２７の間読み出しチャネル３２２上でブロードキャストされ、第５の読み出し動作Ｒ５と関連づけられた読み出しデータの第２の８バイトＲ５（２）は、受信要素から引き出され、第１５クロックサイクル３２９の間読み出しチャネル３２２上でブロードキャストされうる。同様に、第６の読み出し動作Ｒ６と関連づけられた読み出しデータの最初の８バイトＲ６（１）は、受信要素から引き出され、第１６クロックサイクル３３１の間読み出しチャネル３２２上でブロードキャストされうるし、第６の読み出し動作Ｒ６と関連づけられた読み出しデータの第２の８バイトＲ６（２）は、受信要素から引き出され、第１７クロックサイクル３３３の間読み出しチャネル３２２上でブロードキャストされうる。
【００４２】
図５は、マルチプルアドレス２チャネルバス上の読み出し動作と書き込み動作とを示しているタイミング図である。２つの読み出し動作は第２クロックサイクル３０３の間送信要素により開始されてもよい。これは、送信チャネル３１８上で、アドレスＡとして第１の読み出し動作Ｒ１と関連づけられたアドレス位置と、アドレスＢとして第２の読み出し動作Ｒ２と関連づけられたアドレス位置とをブロードキャストし、読み出し／書き込み信号標識Ｒ／Ｗ  Ａ３０６とＲ／Ｗ  Ｂ３１２とを「１」に設定し、ＡＶａｌｉｄＡ３０４信号とＡＶａｌｉｄＢ３１０信号とをアサートし、ＳｉｚｅＡ３０８信号とＳｉｚｅＢ３１４信号とを用いて受信要素にそのペイロードのサイズを示すことにより達成されうる。この場合、双方のアドレス位置での読み出し動作のためのペイロードのサイズは１６バイトである。
【００４３】
受信要素は、ＡＶａｌｉｄＡ３０４信号とＡＶａｌｉｄＢ３１０信号とのアサーションを検出し、送信チャネル３１８からのアドレス情報をサンプリングし、読み出し／書き込み信号標識Ｒ／Ｗ  Ａ３０６とＲ／Ｗ  Ｂ３１２とをサンプリングできる。この情報と、ＳｉｚｅＡ３０８信号とＳｉｚｅＢ３１４信号とにより示されたペイロードのサイズとに基づいて、受信要素は適切なアドレス位置で読み出しデータを引き出し始めることができる。受信要素はブロードキャストを首尾よく受信したことを示している転送確認３１６信号をアサートしうる。
【００４４】
送信要素は第２クロックサイクル３０３の終わりに、転送確認３１６信号のアサーションを検出しうる。転送確認３１６信号のアサーションに応答して、送信要素はＡＶａｌｉｄＡ３０４信号とＡＶａｌｉｄＢ３１０信号とを０にできる。ＡＶａｌｉｄＡ３０４信号とＡＶａｌｉｄＢ３１０信号とを０にすることで、送信要素は受信要素に対し、送信要素が送信チャネル３１８上で書き込みデータをブロードキャストするであろうこと、あるいは送信チャネル３１８上で何もブロードキャストしないであろうことの一方を示している。この場合、書き込み動作要求がなされていないため、送信チャネル３１８上で何もブロードキャストされないであろう。
【００４５】
第５クロックサイクル５０３において、送信要素は、送信チャネル３１８上で、第１の書き込み動作Ｗ１と関連づけられたアドレス位置としてのアドレスＡをブロードキャストし、書き込み動作を示すため読み出し／書き込み信号標識Ｒ／Ｗ  Ａ３０６を「０」に設定し、受信要素に、ブロードキャストされたアドレス位置を警報するためＡＶａｌｉｄＡ３０４信号をアサートし、ＳｉｚｅＡ３０８信号を用いて受信要素にそのペイロードのサイズを示すことにより、書き込み動作を開始しうる。この場合、図５で４データビートにより示されているように、その書き込み動作に関するペイロードのサイズは３２バイトである。
【００４６】
このブロードキャストに応答して、受信要素は、ブロードキャストを首尾よく受信したことを示している第５クロックサイクル３０９の間の転送確認３１６信号をアサートしうる。受信要素は第１の書き込み動作Ｗ１と関連づけられたアドレス位置にデータを書き込む準備ができていることを示している第６クロックサイクル３１１の間の書き込み確認３２０信号をアサートしうる。
【００４７】
第６クロックサイクル３１１において、送信要素がＡＶａｌｉｄＡ信号３０４を０にしうる。先に説明したように、ＡＶａｌｉｄＡ信号３０４を０にすることで、送信要素は受信要素に対し送信チャネル３１８上で書き込みデータをブロードキャストすること、あるいは送信チャネル３１８上で何もブロードキャストしないことのいずれか一方を示している。この場合、受信要素は第１の書き込み動作Ｗ１と関連づけられた書き込みデータの最初の８バイトを探すであろう。ＡＶａｌｉｄＡ３０４信号、及び／あるいは、ＡＶａｌｉｄＢ３１０信号をアサートすることでいつでも第２の書き込み動作が要求されうるが、第１の書き込み動作のための書き込みデータのブロードキャストが完了するまで、送信要素は第２の書き込み動作のための書き込みデータを送信しないであろう。この取り組み方は、他方でどの書き込み動作がペイロードと関連づけられるかを示すために要求されるかもしれない側波帯シグナリング要件（ｓｉｇｎａｌｉｎｇ  ｒｅｑｕｉｒｅｍｅｎｔ）を減らす傾向がある。
【００４８】
ＡＶａｌｉｄＡ信号３０４が０にされた状態で、送信要素は送信チャネル３１８上で第１の書き込み動作Ｗ１と関連づけられた書き込みデータの最初の８バイトＷ１（１）をブロードキャストできる。受信要素はそのデータを８アドレス位置の適切なブロックに書き込める。
【００４９】
同時に、第１の読み出し動作Ｒ１と関連づけられた読み出しデータの最初の８バイトＲ１（１）が受信要素から引き出され、読み出しチャネル３２２上でブロードキャストされうる。受信要素は、読み出しチャネル３２２上で読み出しデータを送信していることを示している読み出し確認３２４信号をアサートしうる。
【００５０】
第７クロックサイクル３１３において書き込み確認３２０信号がまだアサートされた状態で、送信要素は送信チャネル３１８上で第１の書き込み動作Ｗ１と関連づけられた書き込みデータの第２の８バイトＷ１（２）をブロードキャストしうる。受信要素はそのデータを８つのアドレス位置の適切なブロックに書き込みうる。
【００５１】
同時に、第１の読み出し動作Ｒ１と関連づけられた読み出しデータの第２の８バイトＲ１（２）が受信要素から引き出され、読み出しチャネル３２２上でブロードキャストされうる。受信要素は、読み出し確認３２４信号をアサートしうる。
【００５２】
第８クロックサイクル３１５において、送信要素は新たな読み出し動作に伴われた新たな書き込み動作を開始するため書き込みデータをブロードキャストすることを一時的に中断できる。これは、送信チャネル３１８上で、第２の書き込み動作と関連づけられたアドレス位置Ｗ２としてのアドレスＡと、第３の読み出し動作Ｒ３と関連づけられたアドレス位置としてのアドレスＢとをブロードキャストし、読み出し／書き込み信号標識Ｒ／Ｗ  Ａ３０６を「０」に設定し、読み出し／書き込み信号標識Ｒ／Ｗ  Ｂ３１２を「１」に設定し、ＡＶａｌｉｄＡ３０４信号とＡＶａｌｉｄＢ３１０信号とをアサートし、ＳｉｚｅＡ３０８信号とＳｉｚｅＢ３１４信号とを用いて受信要素にそのペイロードのサイズを示すことにより達成されうる。この場合、その読み出しと書き込み両動作のためのペイロードのサイズは１６バイトである。
【００５３】
同じ第８クロックサイクル３１５の間、第２の読み出し動作Ｒ２と関連づけられた読み出しデータの最初の８バイトＲ２（１）は、受信要素により引き出され、読み出しチャネル３２２上でブロードキャストされうる。受信要素は読み出し確認３２４信号をアサートすることもできる。
【００５４】
第９クロックサイクル３１７において、送信要素は、受信要素に対し、送信要素が送信チャネル３１８上で書き込みデータをブロードキャストすることを再開する予定であることを示しているＡＶａｌｉｄＢ３１０信号とＡＶａｌｉｄＡ３０４信号とを０にしうる。書き込み確認３２０信号がまだアサートされている状態で、送信要素は送信チャネル３１８上で第１の書き込み動作Ｗ１と関連づけられた書き込みデータの第３の８バイトＷ１（３）をブロードキャストしうる。受信要素はそのデータを８つのアドレス位置の適切なブロックに書き込みうる。
【００５５】
同時に、第２の読み出し動作Ｒ２と関連づけられた読み出しデータの第２の８バイトＲ２（２）は受信要素から引き出され、読み出しチャネル３２２上でブロードキャストされうる。このブロードキャストを用いて、受信要素は第２クロックサイクル３０３の間送信要素により開始された両方の読み出し動作を完了し、したがって、読み出し確認３２４信号をアサートできる。受信要素の読み出し遅延時間のため、受信要素は第３の読み出し動作Ｒ３と関連づけられた読み出しデータをブロードキャストする準備ができていないことがある。
【００５６】
書き込み確認３２０信号が第１２クロックサイクル３２３中まだアサートされている状態で、送信要素は第１０クロックサイクル３１９において、第１の書き込み動作Ｗ１と関連づけられた書き込みデータの最後の８バイトＷ１（４）を送信チャネル３１８上でブロードキャストできる。送信要素は、第１１クロックサイクル３２１において第２の書き込み動作Ｗ２と関連づけられた書き込みデータの最初の８バイトＷ２（１）と、第１２クロックサイクル３２３において第２の書き込み動作Ｗ２と関連づけられた書き込みデータの最後の８バイトＷ２（２）とをブロードキャストしうる。受信要素はこのデータを１６のアドレス位置の適切なブロックに書き込める。このブロードキャストを用いて、未処理の書き込み動作が完了し、したがって、受信要素が次のクロックサイクル３２５において書き込み肯定確認３２０信号を０にしうる。
【００５７】
第１２クロックサイクル３２３において、第３の読み出し動作Ｒ３と関連づけられた読み出しデータの最初の８バイトＲ３（１）が受信要素から引き出され、読み出しチャネル３２２上でブロードキャストされうる。続くクロックサイクル３２５において、第３の読み出し動作Ｒ３と関連づけられた読み出しデータの第２の８バイトＲ３（２）が受信要素から引き出され、読み出しチャネル３２２上でブロードキャストされうる。読み出しデータの最後のブロードキャストの完了時に、受信要素は第１４クロックサイクル３２７において読み出し確認３２４信号を０にできる。
【００５８】
複数のクロックサイクルにわたって継続する（ｅｘｔｅｎｄ）書き込み動作の真中にアドレス情報をブロードキャストする当該処理システムの能力は送信要素と受信要素とのバッファリング（ｂｕｆｆｅｒｉｎｇ）能力に依存しうる。その処理システムの少なくとも１の実施形態において、送信要素は、潜在的性能の長所あるいはサポートされたバッファリング能力に基づいて、この特徴を作動可能にするあるいは作動不能にするプログラム可能な手段で実現されうる。
【００５９】
ここに開示された実施形態と関連して述べた、様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）あるいは他のプログラマブル論理要素、ディスクリートゲートあるいはトランジスタロジック、ディスクリートハードウェア要素、あるいはここに記載された機能を実行するように設計されたこれらのあらゆる組み合わせにより実現され、あるいは実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、別の例では、そのプロセッサは、任意の従来プロセッサ、コントローラ、マイクロコントローラ、あるいは状態機械であり得る。また、プロセッサは、計算要素の組み合わせ、例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサの組み合わせ、ＤＳＰコアと連動する１あるいは２以上のマイクロプロセッサの組み合わせ、あるいは任意の他のそのような構成として実現され得る。
【００６０】
ここにおいて開示された実施形態と関連して記載された方法あるいはアルゴリズムは、直接にプロセッサにより実行されるソフトウェアモジュールで、ハードウェアであるいはそれら２つの組み合わせで具体化され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、あるいは当技術分野で既知の任意の他の記憶媒体の形態内にあって（ｒｅｓｉｄｅ）もよい。記憶媒体は、プロセッサがその記憶媒体から情報を読み出したり、その記憶媒体へ情報を書き込んだりするように、プロセッサと結合され得る。別の例では、記憶媒体はそのプロセッサと一体であり得る。そのプロセッサとその記憶媒体とがあるＡＳＩＣ内にあってもよい。そのＡＳＩＣが送信要素および／あるいは受信要素、もしくはその他の場所にあってもよい。別の例では、そのプロセッサとその記憶媒体とが、送信要素および／あるいは受信要素、もしくはその他の場所に個別の要素としてあってもよい。
【００６１】
開示した実施形態の先行する記載はいかなる当業者でも本発明を構成あるいは利用できるように提供される。これらの実施形態に対する様々な変形例は、当業者にとっては容易に明白であり、ここで定義された一般的な原理は、本発明の精神あるいは範囲から逸脱することなく、他の実施形態に適用可能である。したがって、本発明は、ここで示した実施形態に限定されることを意図したものではなく、ここに開示した原理と新規な特徴と合致する最も広い範囲と一致すべきものである。
【図面の簡単な説明】
【００６２】
【図１】処理システムにおいて２要素間の２チャンネルバス上の１対１接続の例を説明する概念的なブロック図である。
【図２】処理システムにおいて２要素間のマルチプルアドレス２チャンネルバス上の１対１接続の例を説明する概念的なブロック図である。
【図３】マルチプルアドレス２チャネルバス上で読み出し動作がパイプライン化された４アドレスを示しているタイミング図である。
【図４】マルチプルアドレス２チャネルバス上で読み出し動作がパイプライン化された６アドレスを示しているタイミング図である。
【図５】マルチプルアドレス２チャンネルバス上で読み出し動作と書き込み動作とを示すタイミング図である。
【符号の説明】
【００６３】
１０２…送信要素、１０４…受信要素、１０４Ａ…アドレスＡ、１０４Ｂ…アドレスＢ、１０８、３１８…送信チャネル、１１０、３２２…読み出しチャネル、１１２…確認、１１４…制御、１１４Ａ…アドレスＡ制御、１１４Ｂ…アドレスＢ制御、３０２…システムクロック、３１６…転送確認、３２０…書き込み確認、３２４…読み出し確認
【図１】
2007519121.tif 000004
【図２】
2007519121.tif 000005
【図３】
2007519121.tif 000006
【図４】
2007519121.tif 000007
【図５】
2007519121.tif 000008
【国際調査報告】
2007519121.tif 000009
2007519121.tif 000010