(57)【要約】  本発明は、集積電子回路、特に、アナログ機能を含む集積電子回路に関する。本発明は、特に、バイアス回路（１０）の動作における中断後に、バイアス回路（１０）の自動始動を保証するように設計されたスタータ回路に関する。  スタータ回路は、第１の導電型の集積回路基板であって、反対の導電型の少なくとも１つのウェルと、ウェル内に形成されかつウェルと共にｐ−ｎ接合部（Ｊ１）を形成する、基板と同じ導電型の半導体領域と、を含む集積回路基板に、バイアス回路が正常に動作している場合にはオン状態にあり、バイアス回路が正常に動作していない場合にはターンオフされるようにバイアス回路に接続された第１のトランジスタ（Ｐ１）、またはバイアス回路の動作状態を検出するためのトランジスタであって、このトランジスタが、２つの電源端子（ＡおよびＢ）間に、ｐ−ｎ接合部と直列に配置され、半導体領域が、電源端子の１つ（Ｂ）に接続され、第１のトランジスタ（Ｐ１）のドレインが、導体によってウェルに接続され、かつ第２のトランジスタ（Ｐ２）のゲートまたは再始動起動トランジスタに接続され、第２のトランジスタが、第１のトランジスタのスイッチを入れることによってターンオフされ、かつ第１のトランジスタがオフ状態のときに、ｐ−ｎ接合部におけるリーク電流の存在によってターンオンされるトランジスタを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
バイアス回路（１０）の動作における中断後に、前記バイアス回路（１０）の自動始動を保証するように設計されたスタータ回路（２０）であって、
前記スタータ回路が、第１の導電型の集積回路基板であって、反対の導電型の少なくとも１つのウェル（３１、３２）と、前記ウェル内に形成されかつ前記ウェルと共にｐ−ｎ接合部を形成する、前記基板と同じ導電型の半導体領域（３３、３４、３５、３６）と、を含む集積回路基板に、
−  前記バイアス回路が正常に動作している場合にはオン状態にあり、かつ異常動作の場合にはターンオフされるように前記バイアス回路に接続された第１のトランジスタ（Ｐ１）、または前記バイアス回路の動作状態を検出するためのトランジスタであって、このトランジスタが、２つの電源端子（ＡおよびＢ）間に、前記ｐ−ｎ接合部と直列に配置され、前記半導体領域（３３、３４、３５、３６）が、前記電源端子の１つ（Ｂ）に接続され、前記第１のトランジスタ（Ｐ１）のドレインが導体によって前記ウェルに接続されている第１のトランジスタ（Ｐ１）またはトランジスタと、
−  前記第１のトランジスタのドレインにゲートが接続された第２のトランジスタ（Ｐ２）または再始動起動トランジスタにして、前記第１のトランジスタのスイッチを入れることによってターンオフされ、かつ前記第１のトランジスタがオフ状態のときに、前記ｐ−ｎ接合部からのリーク電流の存在によってターンオンされる第２のトランジスタ（Ｐ２）または再始動起動トランジスタと、
を含むことを特徴とするスタータ回路（２０）。
【請求項２】
前記ｐ−ｎ接合部が、前記基板と同じ導電型の、別個だが互いに電気接続されたいくつかの半導体領域から形成されていることを特徴とする、請求項１に記載のスタータ回路。
【請求項３】
前記ｐ−ｎ接合部が、互いに電気接続されたいくつかの別個のウェルを含み、少なくとも１つの半導体領域が、このウェル内に基本ｐ−ｎ接合部を形成するために、各ウェル拡散され、かくして、前記様々な基本接合部が並列に接続されることを特徴とする、請求項２に記載のスタータ回路。
【請求項４】
各ウェルが、２つの拡散された半導体領域であって、これら２つの領域に電気接続されたゲートが被さったギャップによって分離された半導体領域を含み、トランジスタを形成するアセンブリが、そのゲート、ドレイン、およびソースを一緒に結合していることを特徴とする、請求項３に記載のスタータ回路。
【請求項５】
前記ウェル内に形成され、かつ自身のゲート、ドレインおよびソースを一緒に結合した前記トランジスタが、前記第１のトランジスタ（Ｐ１）の寸法の倍数の寸法を有することを特徴とする、請求項４に記載のスタータ回路。
【請求項６】
自身のゲート、ドレインおよびソースを一緒に、かつ前記第２の電源端子（Ｂ）に結合したトランジスタの数が、少なくとも４であることを特徴とする、請求項４または５のいずれか一項に記載のスタータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積電子回路、特に、アナログ機能を含む集積電子回路に関する。
【背景技術】
【０００２】
アナログ機能を備えた回路は、純粋な論理回路とは異なり、明確な値で電流源を定義するバイアス回路の存在を必要とすることが多い。
【０００３】
典型的には、これらのバイアス回路は、フィードバックループを備えた電流ミラーセルを用いる。ミラーのブランチが、別のブランチに強制値の電流を課し、この別のブランチ自体が、最初のブランチに強制値の電流を課す。比較的安定した動作状態、特に、温度に関して値が明確な電流を定義することを可能にするのは、このタイプのフィードバックループである。従来のバイアス回路は、「バンドギャップ」タイプまたはＰＴＡＴ（絶対温度比例）タイプである。
【０００４】
残念にも、これらのバイアス回路は、起動時または動作の異常停止（電源電力障害もしくは他の遮断）後に、その始動構成がランダム性であるという欠点を有する。このランダム性は、次の事実によって説明される。すなわち、バイアス回路が、望ましい特性（特に温度に応じて）を示す安定した動作点とは別に、ゼロまたはほぼゼロ電流状態で、別の望ましくない安定した動作点（換言すれば、バイアス回路が正常動作において留まらなければならない動作点とは異なる動作点）を有するという事実である。電力が存在しないとき、または電力が再印加されたときに、バイアス回路がこの望ましくない動作点に留まり、そこから自然に離れることができない恐れがある。
【０００５】
この理由で、これらの回路に補助のスタータ回路を追加することが望ましいが、このスタータ回路は、電力が再印加された瞬間に、強制的に電流がバイアス回路に流れ始めるようにし、したがって、バイアス回路を、望ましくない動作点から追い出すことによって、その正常な動作点へ押しやる。
【０００６】
この文脈で用いられるスタータ回路は、２つのタイプである。
−  特定の始動命令によって起動されなければならないスタータ回路。これらは、待機電流消費が低く、非常に短い始動期間に高電流を消費するようにすることができる。したがって、これらの回路には、定常状態ではほとんど電流を引き出さないという利点があるが、しかし、電力が再印加されたときに、自動的に始動することができないという欠点がある。
−  電力供給がある状態で、すなわち、それが最初の起動時であっても、電力障害後またはバイアス回路の正常動作を中断したかもしれないどんな他の障害事象後であっても、自動的に始動できるスタータ回路。これらの回路には、一般に、無視できない定常電流を引き出すという欠点がある。
【０００７】
問題は、電流消費が、多くの用途において、特に小さなバッテリで動作する全ての用途（携帯電話等）において、ますます重要になっているパラメータである、ということである。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、起動時または電源遮断後に自動的に再始動することができ、かつ定常状態においてほとんど電流を引き出さない、自動始動のための回路を提供することである。
【課題を解決するための手段】
【０００９】
バイアス回路の動作における中断後に、バイアス回路の自動始動を保証するように設計された、本発明によるスタータ回路は、第１の導電型の集積回路基板であって、反対の導電型の少なくとも１つのウェルと、ウェル内に形成されかつウェルと共にｐ−ｎ接合部を形成する、基板と同じ型の半導体領域と、を含む集積回路基板に、
−  バイアス回路が正常に動作している場合にはオン状態にあり、かつ異常動作の場合にはターンオフされるようにバイアス回路に接続された第１のトランジスタ、またはバイアス回路の動作状態を検出するためのトランジスタであって、このトランジスタが、２つの電源端子間に、ｐ−ｎ接合部と直列に配置され、半導体領域が、電源端子の１つに接続され、第１のトランジスタのドレインが導体によってウェルに接続されている第１のトランジスタ、またはトランジスタと、
−  第１のトランジスタのドレインにゲートが接続された第２のトランジスタまたは再始動起動トランジスタであって、第１のトランジスタのスイッチを入れることによってターンオフされ、かつ第１のトランジスタがオフ状態のときに、接合部からのリーク電流の存在によってターンオンされる第２のトランジスタまたは再始動起動トランジスタと、
を含む。
【００１０】
本発明の原理は次のように分類してもよい。すなわち、
−  第１のトランジスタは、バイアス回路の動作のミラーと見なしてもよい。バイアス回路が正常に動作する場合には、第１のトランジスタは導通状態である。第１のトランジスタは、ｐ−ｎ接合部のリークパスを含むだけなので、幸運にも非常に低い電流を引き出すブランチに電流を導通する。第１のトランジスタは、それが導通状態のときには、第２のトランジスタが電流を導通するのを妨げる。
−  しかしながら、バイアス回路がターンオフされた場合、第１のトランジスタはターンオフされる。第１のトランジスタのリーク電流より高い、ｐ−ｎ接合部のリーク電流の存在は、第２のトランジスタがターンオンするまで、そのゲート電位を変化させる。第２のトランジスタは、それが導通する場合には、バイアス回路を再始動させるために、回路の電源から来る電流をバイアス回路へ注入する。
【００１１】
したがって、状態は次のとおりである。すなわち、ｐ−ｎ接合部は、正常動作において第１のトランジスタのリーク電流より著しく高いリーク電流を有し、この状態によって、第２のトランジスタのゲートは、第２のトランジスタを導通させる電位にされるということである。
【００１２】
この理由で、ｐ−ｎ接合部は、いくつかの並列の基本接合部から形成するのが好ましい。別個だが互いに電気接続された、基板と同じ導電型のいくつかの半導体領域が、接合部の一方の極を形成する。単数または複数のウェルが、もう一方の極を形成する。互いに電気接続されたいくつかの別個のウェルがある場合には、これらのウェルは、基本接合部を形成するために、そのそれぞれに拡散された少なくとも１つの半導体領域を含み、また基本接合部は並列に接続されて、全体としてｐ−ｎ接合部を形成する。
【００１３】
実際には、次のように施されている。すなわち、各ウェルには、２つの拡散された半導体領域であって、これら２つの領域に電気接続されたゲートが被さったギャップによって分離された半導体領域が含まれ、トランジスタを形成するアセンブリが、自身のゲート、ドレイン、およびソースを一緒に結合している。この「トランジスタ」は、その全ての電極が一緒に結合されているので、トランジスタモードでは動作しないが、しかしそれは、並列な２つのダイオードとして、すなわち、一方がウェルとドレインとの間に形成され、もう一方がウェルとソースの間に形成されたダイオードとして動作する。このトランジスタは、第１のトランジスタと同じ構成および同じ寸法を有するか、または第１のトランジスタの寸法の倍数の寸法を有するのが好ましい。つまり、好ましくは、逆バイアスダイオードとして構成された少なくとも４つ（４〜１０の間）のトランジスタがあって、トランジスタのこのアセンブリにおいて発生される電流リークが、集積回路に形成された様々なトランジスタのリークの分散のいかんを問わず、第１のトランジスタのリークよりもはるかに高くなるように保証するようにする。
【００１４】
本発明の他の特徴および利点は、添付の図面を参照した以下の詳細な説明を読むことによって、明らかとなるであろう。
【発明を実施するための最良の形態】
【００１５】
図１の右側の破線フレーム１０内に、同じ集積回路の一部を形成する他のアナログ回路（図示せず）用の電流基準として用いられる従来のタイプのバイアス回路が示されている。また、左側の破線フレーム２０内には、関連するスタータ回路が示されているが、このスタータ回路は、バイアス回路をその望ましい安定動作状態で動作させて、バイアス回路が、ゼロまたはほぼゼロ電流状態で、望ましくない状態である擬似安定状態に留まるのを防ぐように設計されている。
【００１６】
バイアス回路は、単に、例として与えられている。それは、２つの相互的な電流ミラーブランチを備えた回路であり、各ブランチは、もう一方のブランチの電流を複製する。この例において、回路は、絶対温度に比例する電流基準を供給する回路である。
【００１７】
第１のブランチには、Ｑ１と参照符号を付けられたｐ−ＭＯＳトランジスタであって、そのゲートをそのドレインと接続し、かつそのソースを第１の電源端子Ａと接続したトランジスタが含まれるが、このトランジスタＱ１は、ｎｐｎトランジスタＱ２と直列である。図１に示すように、トランジスタＱ２は、いくつかの並列のトランジスタで構成することができる。ｎｐｎトランジスタＱ２は、そのエミッタを、エミッタ抵抗器Ｒ２を介して第２の電源端子Ｂに接続し、そのコレクタを、トランジスタＰ１のドレインおよびバイアス回路の出力端子Ｓに接続している。端子Ｂは一般的な接地端子であり、端子Ａは、正の電源電圧Ｖｃｃを受ける。
【００１８】
バイアス回路の第２のブランチには、ｎｐｎトランジスタＱ４と直列のｐ−ＭＯＳトランジスタＱ３が含まれる。トランジスタＱ３は、トランジスタＱ１と同一であるのが好ましく、またそのソースおよびゲートをトランジスタＱ１のソースおよびゲートにそれぞれ接続して、トランジスタＱ１に存在する電流を単一の複製比率で複製するようにする。ｎｐｎトランジスタＱ４は、そのエミッタを、エミッタ抵抗器なしかまたはトランジスタＱ２のエミッタ抵抗器Ｒより小さなエミッタ抵抗器を伴って、端子Ｂに接続している。トランジスタＱ４は、さらに、そのコレクタを、そのベースおよびトランジスタＱ２のベースならびにまたトランジスタＱ３のドレインに接続している。トランジスタＱ２は、トランジスタＱ４より大きく、したがって、１を超える複製比率でトランジスタＱ４の電流を複製する傾向がある。
【００１９】
この二重の電流複製によって、各ブランチ内に基準電流を定義する安定動作点がもたらされる。この基準電流自体を、他のｐ−ＭＯＳミラートランジスタのゲートを駆動する出力Ｓ、または他のｎｐｎミラートランジスタのベースを駆動する、Ｑ４のベースから取られた出力Ｓ’を用いることによって、複製することができる。
【００２０】
したがって、多くのアナログ回路が、バイポーラ／ＭＯＳ技術の組み合わせに基づいて組み立てられることからして、この技術を用いるバイアス回路の例を説明してきたが、しかし、バイポーラトランジスタはｎ−ＭＯＳトランジスタと取り替えてもよい。バイアス回路の他の例を挙げることも可能である。
【００２１】
このバイアス回路が、ゼロまたはほぼゼロ電流状態で、望ましくない安定状態にブロックされたままになるのを防ぐために、本発明によるスタータ回路は、破線ブロック２０に示すように、バイアス回路に隣接されている。
【００２２】
説明の残りにおいて、集積回路が、バイポーラおよびＣＭＯＳ技術の組み合わせに基づいて組み立てられてｐ形半導体基板に形成され、ｎ型絶縁ウェルが、この基板内に、ｐ−ＭＯＳトランジスタ用に形成されることについて説明する。電源端子Ａは、回路の全体的な接地を形成する電源端子Ｂに比べて正である。回路がｎ型基板に形成される場合には、言及したｐ−ＭＯＳトランジスタは、絶縁されたｐ型ウェル内に作製されたｎ−ＭＯＳトランジスタと取り替えられ、バイポーラトランジスタはｐｎｐになり、電源電位は逆転されるであろう。
【００２３】
スタータ回路２０には、第１に、バイアス回路のブランチに存在する電流を複製する傾向があるように構成された第１のｐ−ＭＯＳトランジスタＰ１が含まれる。このトランジスタＰ１を用いてバイアス回路の正常動作を検出するのは、トランジスタＱ１およびＱ２がターンオンされた場合（正常動作）に、トランジスタＰ１がターンオンされる点において、およびトランジスタＱ１およびＱ２がターンオフされた場合（端子ＡとＢとの間の電源電圧の存在にもかかわらず、バイアス回路が始動されない）に、トランジスタＰ１がターンオフされるという点においてである。トランジスタＰ１のソースは、Ｑ１およびＱ３のソースと同様に、端子Ａに接続されている。そのゲートは、Ｑ１およびＱ３のゲートに接続されている。
【００２４】
トランジスタＰ１は、並列の逆バイアス半導体ｐ−ｎ接合部のグループと直列であるが、これらの接合部の機能は、Ｐ１のドレインと接地端子Ｂとの間のリーク電流経路を確立することである。これらの接合部は、基板と同じ導電型の半導体領域によって形成され、基板の導電型と反対の導電型のウェルへ拡散される。ウェルは、導体によって、第１のトランジスタＰ１のドレインに接続されている。ウェルに拡散された半導体領域は、電源端子Ｂに接続されている。これらの半導体領域とウェルとの間に形成された接合部は、逆バイアスをかけられ、リーク電流がこの接合部を通ってだけ流れることができるようにする。
【００２５】
以下に説明するように、実際には、これらの接合部は、トランジスタＰ１に類似のトランジスタ（ゲートによって分離されたドレインおよびソース）の形状で作製することができる。図１において、接合部は、全体として参照符号Ｊ１によって表示され、いくつかの並列なトランジスタから形成されているが、各トランジスタは、そのソース、ゲートおよびドレインを一緒にして端子Ｂに接続している。これらのトランジスタは、単一のウェルかまたは別個のウェルに存在するが、後者の場合には全てのウェルは、トランジスタＰ１のドレインに接続されている。
【００２６】
接合部Ｊ１に関連する第１のトランジスタを用いて、再始動を必要とする異常状況を検出する。この再始動を起動させるために、第２のトランジスタＰ２が設けられているが、このトランジスタＰ２は、そのゲートをＰ１のドレインに接続し、そのソースを電源端子Ａに接続（見て取れるように、図１の場合には直接に、図３の場合には間接に）している。この第２のトランジスタＰ２のドレインは、バイアス回路に接続され、トランジスタＰ２がターンオンされたときにバイアス回路を再始動させるために、電流をこの回路に注入できるようにする。図１に示すバイアス回路の例において、再始動トランジスタＰ２のドレインは、ｎｐｎトランジスタＱ４（単純なダイオードとして構成されている）のベースおよびエミッタに直接接続され、バイアス回路を再始動させるこのトランジスタＱ４に電流を注入する。
【００２７】
回路は次のように働く。すなわち、バイアス回路が、電源の遮断または障害の後で再始動しない場合には、電流は、バイアス回路電流ミラーのブランチにおいて、ゼロまたはほぼゼロである。検出トランジスタＰ１は、トランジスタＱ１における電流を複製する傾向があるように構成されている。この電流が非常に低いかまたはゼロであるので、トランジスタＰ１自体は、非常に低いかまたはゼロ電流を自身に流す。しかしながら、トランジスタＰ１内にはリーク電流、特に、トランジスタＰ１のウェル（端子Ａに接続されている）とこのトランジスタのドレインとの間に存在する接合部のリーク電流が存在する。端子Ａに電源電圧Ｖｃｃが存在する状態では、リーク電流は、端子ＡからトランジスタＰ１のドレインへ、次に、接合部Ｊ１のウェルへ流れるが、このウェルは、導体によってトランジスタＰ１のドレインに連結されている。そこから、リーク電流は、接合部Ｊ１を通って流れ、接地端子Ｂへ進むことができる。
【００２８】
接合部Ｊ１の寸法は、リーク電流フローに対する抵抗が、トランジスタＰ１より接合部Ｊ１においてより低くなるように選択される。これは、たとえリーク電流がはっきり知られていなくても、可能である。トランジスタＰ１のドレインおよびソースの寸法に比べて、接合部Ｊ１の寸法を十分に大きく選択することで十分である（たとえば、接合部Ｊ１のためにいくつかの並列トランジスタを用い、各トランジスタのサイズをＰ１のサイズと等しくし、これらのトランジスタが、そのゲート、ドレインおよびソースを一緒に連結し、ドレインおよびソースがウェルとともに所望の接合部を形成することによって）。
【００２９】
したがって、Ｊ１およびＰ１のリーク抵抗の比率が意味するのは、リーク電流が流れるにつれてトランジスタＰ２のゲート電位が徐々に低下し、ｐ−ＭＯＳトランジスタＰ２が導通状態になるということである。その後、トランジスタＰ２は、十分に大きな電流をトランジスタＱ４に注入し、バイアス回路を始動させる。
【００３０】
バイアス回路が始動したときに、トランジスタＰ１（バイアス回路のブランチに存在する電流を複製する傾向がある）は、接合部Ｊ１のリーク電流よりはるかに高い電流が流れることを可能にする傾向がある。トランジスタＰ１および接合部Ｊ１の、電流フローに対する抵抗比率は逆転され、トランジスタＰ２のゲート電位は、このトランジスタを直ちにターンオフする値に回復する。
【００３１】
したがって、始動時にトランジスタＰ２によって引き出された電流は、トランジスタＰ２の始動後は引き出されなくなる。低い定常状態の消費を表わす電流である、接合部Ｊ１のリーク電流だけが、引き続き引き出される。
【００３２】
図２は、本発明による回路を実装可能な集積回路基板の機能断面図を示す。
【００３３】
ここにおける基板は、ｎ型ウェルが拡散されたｐ型基板である。ｐ−ＭＯＳトランジスタは、これらのウェル内に形成される。
【００３４】
動作検出トランジスタＰ１は、正の電源端子Ａに接続されたウェル内に形成される。Ｐ１のソースは、この端子に接続されている。ゲートは、バイアス回路１０を再始動するために異常動作を検出されるのが望ましいバイアス回路１０に接続されている。より正確には、Ｐ１のゲートは、トランジスタＱ１およびＱ３のゲート（図２には図示せず）に接続されている。
【００３５】
トランジスタＰ２は、端子Ａにまた接続されている別のｎ型ウェル内に形成される。Ｐ２のソースは、端子Ａに接続されている。そのゲートは、トランジスタＰ１のドレインに接続されている。そのドレインは、バイアス回路に再始動電流を強制的に流すためにバイアス回路に接続されている。図１によると、Ｐ２のドレインは、トランジスタＱ４のエミッタおよびベースに接続されている。
【００３６】
ここでは接合部Ｊ１は、別個のウェル３１および３２内に位置する並列な２つの「トランジスタ」によって形成されるが、しかし実際には、あるトランジスタから別のトランジスタへのリーク電流の分散にもかかわらず、全体としての接合部Ｊ１のリーク電流が、オフ状態のトランジスタＰ１のリーク電流より大きいことを保証するために、４〜１０のトランジスタを並列に用いるのが好ましいであろう。接合部Ｊ１の各ウェルは、Ｐ１のドレインに、したがってＰ２のゲートに接続されている。２つの「トランジスタ」のそれぞれは、ｐ形半導体ドレイン領域（３３、３５）およびソース領域（３４、３６）によって形成され、これらの領域は、ゲート（３７、３８）が被さったｎ型ギャップによって分離されている。各「トランジスタ」のゲート、ソースおよびドレインは、接地端子Ｂに接続されている。完全な回路が形成されているｐ形半導体基板もまた、その前面および／またはその背面を介して接地されている。
【００３７】
図３は回路修正を示すが、この回路修正により、自動始動に加えて、バイアス回路の手動始動および停止が利用可能になる。たとえば、端子ＡとＢとの間に待機電源Ｖｃｃが存在するにもかかわらず、動作休止電力消費を制限するために、ＯＮ／ＯＦＦ論理信号を供給するボタンを押すことによって、バイアス回路を意図的に阻止することが望ましいであろう。バイアス回路の強制的な遮断の場合に、ＯＮ／ＯＦＦ論理信号を逆にすることによって、回路の再始動が可能になる。
【００３８】
この目的のために、次の構成を提供するのが好ましい。ｎ−ＭＯＳトランジスタＴ１が、そのソースを端子Ｂに接続し、そのドレインをトランジスタＰ２のドレインに接続する。トランジスタＴ１は、それがオン状態にある場合には、バイアス回路の２つのブランチのトランジスタＱ２およびＱ４のベースおよびエミッタを短絡させて、バイアス回路の動作（および電流の消費）を防ぐ。トランジスタＴ１のゲートは、インバータＩ１の出力部に接続されているが、このインバータＩ１は、その入力部でＯＮ／ＯＦＦ論理信号（高レベルでＯＮ、低レベルでＯＦＦ）を受信する。ＯＦＦ信号の印加によって、トランジスタＴ１はターンオンされる。
【００３９】
インバータＩ１の出力部はまた、端子ＡとトランジスタＰ１のソースとの間に直列に配置されたｐ−ＭＯＳトランジスタＴ２のゲートに接続されている。このトランジスタＴ２は、トランジスタＴ１がターンオンされるのと同時に、ＯＦＦ信号によってターンオフされる。それによって、ターンオンされたトランジスタＰ２およびトランジスタＴ１により、「停止」モードにおいて、どんな電流も引き出されるのが防がれる。
【００４０】
インバータＩ１、トランジスタＴ１およびトランジスタＴ２によって、バイアス回路のオフ状態において電力消費がないことが保証される。
【００４１】
回路が手動でターンオフされた場合に、回路を手動でより速く再始動させるために（つまり、より遅い自動再始動は、電源遮断の場合のために取っておかれる）、２つのｎ−ＭＯＳトランジスタＴ３およびＴ４の直列アセンブリが追加的に設けられているが、一方のトランジスタは、インバータＩ１の出力によって制御され、もう一方は、第１のインバータＩ１の出力をそれ自体が受け取る第２のインバータＩ２の出力によって制御される。この直列アセンブリは、起動トランジスタＰ２のゲートと接地Ｂとの間に配置されている。このアセンブリによって、トランジスタＰ２のゲートは、非常に短い期間（インバータＩ２の反応時間）接地されることが可能になり、このことがトランジスタＰ２をターンオンし、瞬間的に始動プロセスを起動させる。この短い期間外では、トランジスタＴ３またはＴ４の少なくとも１つがオフ状態にあり、またＴ３およびＴ４の直列アセンブリは電流を引き出さず、トランジスタＰ２に影響を及ぼさない。この短い、始動起動期間は、ＯＮ／ＯＦＦ信号が手動の始動命令のための高論理状態に至る瞬間に発生する。トランジスタＴ３は、スイッチＩ１の反転の瞬間に導通状態になるが、トランジスタＴ４自体はまだ、オン状態にある。なぜなら、トランジスタＴ４は、インバータＩ２によって導入されるわずかな遅延の後になって初めて反応するからである。Ｔ３およびＴ４の両方が導通状態である短期間に、トランジスタＰ２のゲートは接地され、Ｐ２はターンオンする。このトランジスタは、すぐ後でターンオフする。
【００４２】
図３のこの構成は、図１の場合のように、電源電圧の遮断の場合に自動再始動を決して妨げるものではない。
【図面の簡単な説明】
【００４３】
【図１】例として与えられたバイアス回路に関連する、本発明によるスタータ回路の原理を示す。
【図２】本発明によるスタータ回路が形成されたｐ型集積回路基板の断面を示す。
【図３】ＯＮ／ＯＦＦを制御信号によって制御可能にしなければならないバイアス回路の場合における、他の要素の追加によってわずかに修正された、本発明によるスタータ回路を示す。
【図１】
2007507027.tif 000003
【図２】
2007507027.tif 000004
【図３】
2007507027.tif 000005
【国際調査報告】
2007507027.tif 000006
2007507027.tif 000007
2007507027.tif 000008
2007507027.tif 000009