【手続補正書】
【提出日】平成28年1月4日(2016.1.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷を掃き出す電子シャッタ動作を行わせるための制御信号を少なくとも生成するアドレスデコーダ回路、
を備え、
前記アドレスデコーダ回路には、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給され、
１水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成する、
駆動装置。
【請求項２】
前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、
前記メモリ回路に入力される前記Ｖアドレス信号は、互いに異なる系統の前記Ｖアドレス信号の論理和である、
請求項１に記載の駆動装置。
【請求項３】
前記アドレスデコーダ回路に対して前記Ｖアドレス信号及び前記メモリ入力信号を所定のタイミングで入力することにより、前記メモリ回路に、前記読み出し動作又は前記電子シャッタ動作を行わせる画素行に対応する前記Ｖアドレス信号を保持させる制御部、
を更に備える、
請求項２に記載の駆動装置。
【請求項４】
前記メモリ入力信号は、前記読み出し動作を行う画素行を特定する前記Ｖアドレス信号を前記メモリ回路に保持させるための読み出しメモリ信号と、前記電子シャッタ動作を行う画素行を特定する前記Ｖアドレス信号を前記メモリ回路に保持させるための電子シャッタメモリ信号と、を含み、
前記制御部は、前記Ｖアドレス信号とともに、前記読み出しメモリ信号及び前記電子シャッタメモリ信号のいずれかを前記アドレスデコーダ回路に対して入力することにより、前記アドレスデコーダ回路に、前記Ｖアドレス信号によって特定される前記画素行の画素に前記読み出し動作又は前記電子シャッタ動作を行わせるための制御信号を生成させる、
請求項３に記載の駆動装置。
【請求項５】
前記アドレスデコーダ回路は、前記メモリ入力信号の入力を、前記メモリ入力信号の立ち上がり及び立ち下がりで検出する、
請求項２〜４のいずれか１項に記載の駆動装置。
【請求項６】
前記メモリ回路は、
前記メモリ入力信号の立ち上がり及び立ち下がりの一方が検出された際に保持した前記Ｖアドレス信号に対応する画素行の画素に対して前記読み出し動作を行わせるための制御信号を生成し、
前記メモリ入力信号の立ち上がり及び立ち下がりの他方が検出された際に保持した前記Ｖアドレス信号に対応する画素行の画素に対して前記電子シャッタ動作を行わせるための制御信号を生成する、
請求項５に記載の駆動装置。
【請求項７】
前記制御信号に基づいて、前記Ｖアドレス信号によって特定される前記画素行の画素を駆動するための駆動信号を生成することにより、前記読み出し動作又は前記電子シャッタ動作を前記画素に行わせる画素タイミング駆動回路、
を更に備える、
請求項１〜６のいずれか１項に記載の駆動装置。
【請求項８】
前記画素タイミング駆動回路に対して、前記画素内のトランジスタを駆動するタイミングを制御する画素駆動パルスを入力することにより、前記画素タイミング駆動回路に所定のタイミングで前記駆動信号を生成させる制御部、
を更に備える、
請求項７に記載の駆動装置。
【請求項９】
前記メモリ回路は、ＳＲラッチ回路であり、
前記メモリ入力信号は、当該ＳＲラッチ回路におけるセット側の入力端子に印加されるラッチセット信号である、
請求項２〜６のいずれか１項に記載の駆動装置。
【請求項１０】
前記固体撮像素子は、ＣＭＯＳイメージセンサである、
請求項１〜９のいずれか１項に記載の駆動装置。
【請求項１１】
固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路に対して、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給されることにより、１水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成すること、
を含む、駆動方法。
【請求項１２】
被写体からの光を受光し受光した光に応じた画素信号を出力する複数の画素が配列された画素アレイを有する固体撮像素子と、
前記被写体からの光を筐体内の前記固体撮像素子まで導光する光学系と、
複数の前記画素から出力された前記画素信号に基づいて、前記被写体の画像である撮像画像を生成する画像処理部と、
を備え、
前記固体撮像素子は、
前記画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路、
を有し、
前記アドレスデコーダ回路には、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給され、
１水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成する、
電子機器。
【請求項１３】
固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を少なくとも生成するアドレスデコーダ回路、
を備え、
前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、
前記アドレスデコーダ回路は、前記メモリ入力信号の入力を、前記メモリ入力信号の立ち上がり及び立ち下がりで検出する、
駆動装置。
【請求項１４】
前記メモリ回路は、
前記メモリ入力信号の立ち上がり及び立ち下がりの一方が検出された際に保持した前記Ｖアドレス信号に対応する画素行の画素に対して前記読み出し動作を行わせるための制御信号を生成し、
前記メモリ入力信号の立ち上がり及び立ち下がりの他方が検出された際に保持した前記Ｖアドレス信号に対応する画素行の画素に対して前記電子シャッタ動作を行わせるための制御信号を生成する、
請求項１３に記載の駆動装置。
【請求項１５】
前記メモリ入力信号は、１系統である、
請求項１３又は１４に記載の駆動装置。
【請求項１６】
前記アドレスデコーダ回路に対して前記Ｖアドレス信号及び前記メモリ入力信号を所定のタイミングで入力することにより、前記メモリ回路に、前記読み出し動作又は前記電子シャッタ動作を行わせる画素行に対応する前記Ｖアドレス信号を保持させる制御部、
を更に備える、
請求項１３〜１５のいずれか１項に記載の駆動装置。
【請求項１７】
前記アドレスデコーダ回路には、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給され、
１水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成する、
請求項１３〜１６のいずれか１項に記載の駆動装置。
【請求項１８】
前記メモリ回路に入力される前記Ｖアドレス信号は、互いに異なる系統の前記Ｖアドレス信号の論理和である、
請求項１７に記載の駆動装置。
【請求項１９】
固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路に対して入力される、当該アドレスデコーダ回路内に設けられるメモリ回路が前記Ｖアドレス信号を保持するためのメモリ入力信号を、当該メモリ入力信号の立ち上がり及び立ち下がりの少なくともいずれかで検出すること、
を含み、
前記メモリ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持する、
駆動方法。
【請求項２０】
被写体からの光を受光し受光した光に応じた画素信号を出力する複数の画素が配列された画素アレイを有する固体撮像素子と、
前記被写体からの光を筐体内の前記固体撮像素子まで導光する光学系と、
複数の前記画素から出力された前記画素信号に基づいて、前記被写体の画像である撮像画像を生成する画像処理部と、
を備え、
前記固体撮像素子は、
前記画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路、
を有し、
前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、
前記アドレスデコーダ回路は、前記メモリ入力信号の入力を、前記メモリ入力信号の立ち上がり及び立ち下がりの少なくともいずれかで検出する、
電子機器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
【特許文献１】特開２００８−２８８９０３号公報
【特許文献２】特開２００８−２８８９０４号公報
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
［２−１．一般的なアドレスデコーダ回路の構成］
一般的な固体撮像素子においても、アドレスデコーダ部は画素アレイの各画素行に対応する複数のアドレスデコーダ回路を有する。図１１及び図１２を参照して、一般的な固体撮像素子のアドレスデコーダ部を構成するアドレスデコーダ回路の構成について説明する。図１１は、一般的なアドレスデコーダ回路の等価回路を示す図である。図１２は、図１１に示す一般的なアドレスデコーダ回路の動作についてのタイミングチャートを示す図である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正の内容】
【００９６】
［３−１．アドレスデコーダ回路の構成］
第２の実施形態に係る固体撮像素子においても、アドレスデコーダ部は画素アレイの各画素行に対応する複数のアドレスデコーダ回路を有する。図１５及び図１６を参照して、第２の実施形態に係る固体撮像素子のアドレスデコーダ部を構成するアドレスデコーダ回路の構成について説明する。図１５は、第２の実施形態に係るアドレスデコーダ回路の等価回路を示す図である。図１６は、図１５に示す第２の実施形態に係るアドレスデコーダ回路の動作についてのタイミングチャートを示す図である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１５３
【補正方法】変更
【補正の内容】
【０１５３】
次いで、画素行Ｃ、画素行Ｄ、画素行Ｅ及び画素行Ｆを表すＶアドレス信号並びにＳＬＲＳＴ信号及びＳＬＳＥＴ＿Ｘ信号の入力タイミングに合わせて、電子シャッタ動作に関する画素駆動パルスであるＳＴＲパルス及びＳＲＳＴパルスが、所定のタイミングで画素タイミング駆動部に入力される。図２３に示す例では、ＳＴＲパルス及びＳＲＳＴパルスとして、電子シャッタ動作を行う画素行としてＶアドレス信号が発行されたある１つの画素行に対応する画素タイミング駆動回路に対するＳＴＲパルス及びＳＲＳＴパルスのタイミングを図示している。実際には、電子シャッタ動作を行う画素行として指定された他の画素行に対応する画素タイミング駆動回路に対しても、例えばＶアドレス信号が入力されたタイミングを基点として同様のタイミングでＳＴＲパルス及びＳＲＳＴパルスが入力されてよい。画素タイミング駆動部では、これらの画素駆動パルスと、アドレスデコーダ部から入力されたＳＬＱ信号とに基づいて、電子シャッタ動作を行わせるように画素を駆動するための駆動信号（ＴＲＧ信号及びＲＳＴ信号）を出力する。このようにして、本変形例に係る固体撮像素子では、センサコントローラにより、選択された画素行の画素が所望のタイミングで電子シャッタ動作を行うように、その動作が制御され得る。なお、１Ｈ期間内における画素駆動パルスのタイミングは、例えば例えば第１の実施形態において図３を参照して説明したタイミングと同様であってよいため、詳細な説明は省略する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１５５
【補正方法】変更
【補正の内容】
【０１５５】
＜６．適用例＞
次に、以上説明した第１、第２及び第３の実施形態の一適用例について説明する。ここでは、図２４を参照して、第１、第２及び第３の実施形態に係る固体撮像素子が適用され得る電子機器の一例として、例えばデジタルスチルカメラ等の撮像装置の構成について説明する。図２４は、第１、第２及び第３の実施形態に係る固体撮像素子が適用された撮像装置の機能構成を示す機能ブロック図である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１６５
【補正方法】変更
【補正の内容】
【０１６５】
上述したように、撮像装置４０のＣＭＯＳイメージセンサ４１２は、第１、第２及び第３の実施形態に係る固体撮像素子に対応する。上記＜１．第１の実施形態＞、＜３．第２の実施形態＞及び＜４．第３の実施形態＞で説明したように、第１、第２及び第３の実施形態に係る固体撮像素子においては、１Ｈ期間内に電子シャッタ動作と読み出し動作とが共に行われる場合において、１Ｈ期間をより短縮することが可能であり、画質の向上とより高速の撮影とが共に実現され得る。従って、第１、第２及び第３の実施形態に係る固体撮像素子を撮像装置４０に適用することにより、より高品質な撮像画像をより高速の撮影条件下において取得することが可能な撮像装置４０が実現され得る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１６７
【補正方法】変更
【補正の内容】
【０１６７】
＜７．ハードウェア構成＞
上記＜１．第１の実施形態＞、＜３．第２の実施形態＞及び＜４．第３の実施形態＞で説明した、第１、第２及び第３の実施形態に係る固体撮像素子における一連の動作は、図１に示すセンサコントローラ１３０が所定のプログラムに従って各種の情報処理を行い、固体撮像素子内の各種の構成の動作を適宜制御することにより実現され得る。このような、第１、第２及び第３の実施形態に係る固体撮像素子に対して一連の動作を行わせるプログラムは、図１に示すセンサコントローラ１３０のように、固体撮像素子内に設けられる例えばマイコン等の専用の情報処理装置に対してインストールされてもよいし、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）等の汎用的な情報処理装置にインストールされてもよい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１６８
【補正方法】変更
【補正の内容】
【０１６８】
図２５を参照しながら、このような、第１、第２及び第３の実施形態に係る固体撮像素子に一連の動作を実行させるためのプログラムがインストールされ得る、情報処理装置のハードウェア構成について説明する。図２５は、本実施形態に係る情報処理装置のハードウェア構成を説明するためのブロック図である。なお、図２５に示す情報処理装置９００は、例えば、図１に示すセンサコントローラ１３０、図２４に示す撮像装置４０、及び、第１、第２及び第３の実施形態に係る固体撮像素子に一連の動作を実行させるためのプログラムがインストールされ得る情報処理装置を実現し得る。