【事件の表示】
　特願２０１５−５４１８０５「セキュアデジタル論理セルおよび論理ブロック給電方法」拒絶査定不服審判事件〔平成２６年　５月１５日国際公開，ＷＯ２０１４／０７４３５５，平成２８年　２月２５日国内公表，特表２０１６−５０６０９５〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１．手続の経緯
　本願は，平成２５年１０月３０日（パリ条約による優先権主張外国庁受理２０１２年１１月１２日，米国，２０１３年５月３１日，米国）を国際出願日とする出願であって，主な手続きは以下のとおりである。
　平成２７年　５月　８日　　　国内書面
　平成２７年　７月　７日　　　翻訳文提出，審査請求，手続補正
　平成２７年１０月　５日付け　拒絶理由
　平成２８年　１月　８日　　　意見書，手続補正
　平成２８年　２月１９日付け　拒絶査定（同年同月２３日謄本発送）
　平成２８年　６月２２日　　　審判請求，手続補正
　平成２８年　７月１４日　　　前置報告
第２．平成２８年６月２２日付けの手続補正の却下の決定
［補正却下の決定の結論］
平成２８年６月２２日付け手続補正を却下する。
［理由］
１．補正の内容
　平成２８年６月２２日付けの手続補正（以下，これを「本件補正」という）により，平成２８年１月８日付けの手続補正により補正された特許請求の範囲，
「　【請求項１】
　複数のセキュアデジタル論理セルをそれぞれ構成するセキュアデジタル論理セルであって，
　前記セキュアデジタル論理セルのそれぞれは，
　ＮＡＮＤ論理ゲート，ＡＮＤ論理ゲート，ＮＯＲ論理ゲート，ＯＲ論理ゲート，ＸＯＲ論理ゲート，ＸＮＯＲ論理ゲート，ＮＯＴ論理ゲート，ＯＮＥ論理ゲート，または，ＺＥＲＯ論理ゲートを実装する論理セルと，
　複数の論理演算中に前記論理セルに給電する蓄電素子であって，充電動作中に電源に，かつ，論理演算中に前記論理セルに，制御可能に接続され，前記論理演算中に前記電源の電力接続部および接地接続部に接続されない，蓄電素子と，
　前記蓄電素子を放電するための第１のスイッチと，
　前記蓄電素子を前記電源の前記電力接続部に対して接続および切断するための第２のスイッチと，
　前記蓄電素子を前記電源の前記接地接続部に対して接続および切断するための第３のスイッチと，
　前記蓄電素子を前記論理セルの電力接続部に対して接続および切断するための第４のスイッチと，
　前記蓄電素子を前記論理セルの接地接続部に対して接続および切断するための第５のスイッチと
　を具備するセキュアデジタル論理セル。
　　【請求項２】
　請求項１に記載のセキュアデジタル論理セルであって，
　前記蓄電素子は，前記論理セルの各論理演算の間または前記論理セルの所定数の論理演算の間，周期的に十分に放電される
　セキュアデジタル論理セル。
　　【請求項３】
　請求項１に記載のセキュアデジタル論理セルであって，
　前記第１のスイッチ，第２のスイッチ，第３のスイッチ，第４のスイッチ，および第５のスイッチはそれぞれ，トランジスタを有する
　セキュアデジタル論理セル。
　　【請求項４】
　請求項１に記載のセキュアデジタル論理セルであって，
　前記第１のスイッチは，伝送ゲートを有する
　セキュアデジタル論理セル。
　　【請求項５】
　請求項１に記載のセキュアデジタル論理セルであって，
　前記電力接続部および前記第２のスイッチ間において接続された少なくとも１つの第６のスイッチ群と，
　前記接地接続部および前記第３のスイッチ間において接続された少なくとも１つの第７のスイッチ群と
　をさらに具備するセキュアデジタル論理セル。
　　【請求項６】
　請求項１に記載のセキュアデジタル論理セルであって，
　前記論理セルは，ボディ端子をそれぞれ有する複数のトランジスタを有し，
　前記論理セル内の各トランジスタの前記ボディ端子は，前記論理セルの前記電力接続部および前記論理セルの前記接地接続部の少なくとも１つに接続される
　セキュアデジタル論理セル。
　　【請求項７】
　請求項１に記載のセキュアデジタル論理セルであって，
　前記論理セルは，絶縁ウェルに形成された少なくとも１つのトランジスタを有する
　セキュアデジタル論理セル。
　　【請求項８】
　請求項１に記載のセキュアデジタル論理セルであって，
　前記蓄電素子は，離散キャパシタ，ＭＯＳキャパシタ，ＭＯＳトランジスタ，または電荷結合素子である
　セキュアデジタル論理セル。
　　【請求項９】
　デジタル論理セルの論理ブロックに給電する，論理ブロック給電方法であって，
　前記デジタル論理セルは，
　　前記論理ブロックと，
　　蓄電素子と，
　　前記蓄電素子を放電するための第１のスイッチと，
　　前記蓄電素子を電源の電力接続部に対して接続および切断するための第２のスイッチと，
　　前記蓄電素子を前記電源の接地接続部に対して接続および切断するための第３のスイッチと，
　　前記蓄電素子を前記論理ブロックの電力接続部に対して接続および切断するための第
４のスイッチと，
　　前記蓄電素子を前記論理ブロックの接地接続部に対して接続および切断するための第
５のスイッチとを有し，
当該論理ブロック給電方法は，
（ａ）前記第２のスイッチ，前記第３のスイッチ，前記第４のスイッチおよび前記第５のスイッチを開くことで，前記蓄電素子を，前記論理ブロックと，前記電源の電力接続部および接地接続部とから切断し，
（ｂ）前記第２のスイッチおよび前記第３のスイッチを閉じることで，前記蓄電素子を前記電源に接続し，
（ｃ）前記第２のスイッチおよび前記第３のスイッチを開くことで，前記蓄電素子を前記電源から切断し，
（ｄ）前記第４のスイッチおよび前記第５のスイッチを閉じることで，前記蓄電素子を前記論理ブロックに接続して前記論理ブロックに給電し，
　ステップ（ｃ）は，
　　前記蓄電素子を前記電源の前記接地接続部から切断することを含み，さらに，
　　前記電源の電力接続部および前記第２のスイッチの間に接続された第６のスイッチ群を開き，前記電源の接地接続部および前記第３のスイッチの間に接続された第７のスイッチ群を開くことを含む
　論理ブロック給電方法。
　　【請求項１０】
　請求項９による論理ブロック給電方法であって，さらに，
（ｅ）前記蓄電素子が前記論理ブロックに接続された状態で，前記論理ブロックの入力を遷移可能とする
　論理ブロック給電方法。
　　【請求項１１】
　請求項１０による論理ブロック給電方法であって，
　前記論理ブロックは，ボディ端子をそれぞれ有する複数のトランジスタを有し，
　前記論理ブロック内の各トランジスタの前記ボディ端子は，ステップ（ｅ）において，前記蓄電素子に接続される
　論理ブロック給電方法。
　　【請求項１２】
　請求項１０による論理ブロック給電方法であって，さらに，
（ｆ）前記論理ブロックの前記入力を遷移可能とした後，前記第４のスイッチおよび前記第５のスイッチを開くことで前記蓄電素子を前記論理ブロックから切断する
　論理ブロック給電方法。
　　【請求項１３】
　請求項１２による論理ブロック給電方法であって，
　前記蓄電素子は，切断される前に，所定数の遷移のために前記論理ブロックに接続される
　論理ブロック給電方法。
　　【請求項１４】
　請求項１２による論理ブロック給電方法であって，さらに，
　前記論理ブロックが給電されている限り，ステップ（ａ）〜（ｆ）を繰り返す
　論理ブロック給電方法。
　　【請求項１５】
　請求項９による論理ブロック給電方法であって，
　ステップ（ａ）は，前記蓄電素子が，前記論理ブロックと，前記電源の前記電力接続部および前記接地接続部とから切断された状態で，前記第１のスイッチを閉じることで，前記蓄電素子を放電することを含む
　論理ブロック給電方法。
　　【請求項１６】
　請求項１５による論理ブロック給電方法であって，
　ステップ（ｂ）は，前記蓄電素子が放電された後，前記蓄電素子を充電することを含み，
　ステップ（ｃ）は，前記蓄電素子が前記電源によって充電された後に行われる
　論理ブロック給電方法。
　　【請求項１７】
　請求項１５による論理ブロック給電方法であって，
　前記蓄電素子を完全に放電するのに十分な時間期間，前記蓄電素子が前記論理ブロックおよび前記電源から切断された状態で，前記第１のスイッチが閉じられる
　論理ブロック給電方法。
　　【請求項１８】
　請求項９による論理ブロック給電方法であって，
　前記第１のスイッチは，伝送ゲートを有する
　論理ブロック給電方法。
　　【請求項１９】
　請求項９による論理ブロック給電方法であって，
　前記第２のスイッチ，前記第３のスイッチ，前記第４のスイッチ，および前記第５のスイッチはそれぞれ，トランジスタを有する
　論理ブロック給電方法。
　　【請求項２０】
　請求項９による論理ブロック給電方法であって，
　前記蓄電素子は，離散キャパシタ，ＭＯＳキャパシタ，ＭＯＳトランジスタ，または電荷結合素子である
　論理ブロック給電方法。」（以下，上記引用の請求項各項を「補正前請求項」という）は，
「【請求項１】
　複数のセキュアデジタル論理セルをそれぞれ構成するセキュアデジタル論理セルであって，
　前記セキュアデジタル論理セルのそれぞれは，
　ＮＡＮＤ論理ゲート，ＡＮＤ論理ゲート，ＮＯＲ論理ゲート，ＯＲ論理ゲート，ＸＯＲ論理ゲート，ＸＮＯＲ論理ゲート，ＮＯＴ論理ゲート，ＯＮＥ論理ゲート，または，ＺＥＲＯ論理ゲートを実装する論理セルと，
　複数の論理演算中に前記論理セルに給電する蓄電素子であって，充電動作中に電源に，かつ，論理演算中に前記論理セルに，制御可能に接続され，前記論理演算中に前記電源の電力接続部および接地接続部に接続されない，蓄電素子と，
　前記蓄電素子を放電するための第１のスイッチと，
　前記蓄電素子を前記電源の前記電力接続部に対して接続および切断するための第２のスイッチと，
　前記蓄電素子を前記電源の前記接地接続部に対して接続および切断するための第３のスイッチと，
　前記蓄電素子を前記論理セルの電力接続部に対して接続および切断するための第４のスイッチと，
　前記蓄電素子を前記論理セルの接地接続部に対して接続および切断するための第５のスイッチと，
　前記電力接続部および前記第２のスイッチ間において接続された少なくとも１つの第６のスイッチ群と，
　前記接地接続部および前記第３のスイッチ間において接続された少なくとも１つの第７のスイッチ群と
　を具備するセキュアデジタル論理セル。
　　【請求項２】
　請求項１に記載のセキュアデジタル論理セルであって，
　前記蓄電素子は，前記論理セルの各論理演算の間または前記論理セルの所定数の論理演算の間，周期的に十分に放電される
　セキュアデジタル論理セル。
　　【請求項３】
　請求項１に記載のセキュアデジタル論理セルであって，
　前記第１のスイッチ，第２のスイッチ，第３のスイッチ，第４のスイッチ，および第５のスイッチはそれぞれ，トランジスタを有する
　セキュアデジタル論理セル。
　　【請求項４】
　請求項１に記載のセキュアデジタル論理セルであって，
　前記第１のスイッチは，伝送ゲートを有する
　セキュアデジタル論理セル。
　　【請求項５】
　請求項１に記載のセキュアデジタル論理セルであって，
　前記論理セルは，ボディ端子をそれぞれ有する複数のトランジスタを有し，
　前記論理セル内の各トランジスタの前記ボディ端子は，前記論理セルの前記電力接続部および前記論理セルの前記接地接続部の少なくとも１つに接続される
　セキュアデジタル論理セル。
　　【請求項６】
　請求項１に記載のセキュアデジタル論理セルであって，
　前記論理セルは，絶縁ウェルに形成された少なくとも１つのトランジスタを有する
　セキュアデジタル論理セル。
　　【請求項７】
　請求項１に記載のセキュアデジタル論理セルであって，
　前記蓄電素子は，離散キャパシタ，ＭＯＳキャパシタ，ＭＯＳトランジスタ，または電荷結合素子である
　セキュアデジタル論理セル。
　　【請求項８】
　デジタル論理セルの論理ブロックに給電する，論理ブロック給電方法であって，
　前記デジタル論理セルは，
　　前記論理ブロックと，
　　蓄電素子と，
　　前記蓄電素子を放電するための第１のスイッチと，
　　前記蓄電素子を電源の電力接続部に対して接続および切断するための第２のスイッチと，
　　前記蓄電素子を前記電源の接地接続部に対して接続および切断するための第３のスイッチと，
　　前記蓄電素子を前記論理ブロックの電力接続部に対して接続および切断するための第４のスイッチと，
　　前記蓄電素子を前記論理ブロックの接地接続部に対して接続および切断するための第５のスイッチとを有し，当該論理ブロック給電方法は，
（ａ）前記第２のスイッチ，前記第３のスイッチ，前記第４のスイッチおよび前記第５のスイッチを開くことで，前記蓄電素子を，前記論理ブロックと，前記電源の電力接続部および接地接続部とから切断し，
（ｂ）前記第２のスイッチおよび前記第３のスイッチを閉じることで，前記蓄電素子を前記電源に接続し，
（ｃ）前記第２のスイッチおよび前記第３のスイッチを開くことで，前記蓄電素子を前記電源から切断し，
（ｄ）前記第４のスイッチおよび前記第５のスイッチを閉じることで，前記蓄電素子を前記論理ブロックに接続して前記論理ブロックに給電し，
　ステップ（ｃ）は，
　　前記蓄電素子を前記電源の前記接地接続部から切断することを含み，さらに，
　　前記電源の電力接続部および前記第２のスイッチの間に接続された第６のスイッチ群を開き，前記電源の接地接続部および前記第３のスイッチの間に接続された第７のスイッチ群を開くことを含む
　論理ブロック給電方法。
　　【請求項９】
　請求項８による論理ブロック給電方法であって，さらに，
（ｅ）前記蓄電素子が前記論理ブロックに接続された状態で，前記論理ブロックの入力を
遷移可能とする
　論理ブロック給電方法。
　　【請求項１０】
　請求項９による論理ブロック給電方法であって，
　前記論理ブロックは，ボディ端子をそれぞれ有する複数のトランジスタを有し，
　前記論理ブロック内の各トランジスタの前記ボディ端子は，ステップ（ｅ）において，
前記蓄電素子に接続される
　論理ブロック給電方法。
　　【請求項１１】
　請求項９による論理ブロック給電方法であって，さらに，
（ｆ）前記論理ブロックの前記入力を遷移可能とした後，前記第４のスイッチおよび前記第５のスイッチを開くことで前記蓄電素子を前記論理ブロックから切断する
　論理ブロック給電方法。
　　【請求項１２】
　請求項１１による論理ブロック給電方法であって，
　前記蓄電素子は，切断される前に，所定数の遷移のために前記論理ブロックに接続される
　論理ブロック給電方法。
　　【請求項１３】
　請求項１１による論理ブロック給電方法であって，さらに，
　前記論理ブロックが給電されている限り，ステップ（ａ）〜（ｆ）を繰り返す
　論理ブロック給電方法。
　　【請求項１４】
　請求項８による論理ブロック給電方法であって，
　ステップ（ａ）は，前記蓄電素子が，前記論理ブロックと，前記電源の前記電力接続部および前記接地接続部とから切断された状態で，前記第１のスイッチを閉じることで，前記蓄電素子を放電することを含む
　論理ブロック給電方法。
　　【請求項１５】
　請求項１４による論理ブロック給電方法であって，
　ステップ（ｂ）は，前記蓄電素子が放電された後，前記蓄電素子を充電することを含み，
　ステップ（ｃ）は，前記蓄電素子が前記電源によって充電された後に行われる
　論理ブロック給電方法。
　　【請求項１６】
　請求項１４による論理ブロック給電方法であって，
　前記蓄電素子を完全に放電するのに十分な時間期間，前記蓄電素子が前記論理ブロックおよび前記電源から切断された状態で，前記第１のスイッチが閉じられる
　論理ブロック給電方法。
　　【請求項１７】
　請求項８による論理ブロック給電方法であって，
　前記第１のスイッチは，伝送ゲートを有する
　論理ブロック給電方法。
　　【請求項１８】
　請求項８による論理ブロック給電方法であって，
　前記第２のスイッチ，前記第３のスイッチ，前記第４のスイッチ，および前記第５のスイッチはそれぞれ，トランジスタを有する
　論理ブロック給電方法。
　　【請求項１９】
　請求項８による論理ブロック給電方法であって，
　前記蓄電素子は，離散キャパシタ，ＭＯＳキャパシタ，ＭＯＳトランジスタ，または電荷結合素子である
　論理ブロック給電方法。」（以下，上記引用の請求項各項を「補正後請求項」という）に補正された。
２．新規事項
　補正後請求項１は，補正前請求項１に補正前請求項５の態様を加えて，補正後請求項５ないし１９は，補正前請求項６ないし２０にそれぞれ対応する補正であるから，本件補正は，願書に最初に添付した明細書，特許請求の範囲，または，図面に記載された事項の範囲内でなされたものである。
　よって，本件補正は，特許法第１７条の２第３項の規定を満たすものである。
３．目的要件
　本件補正が，特許法第１７条の２第５項の規定を満たすものであるか否か，即ち，本件補正が，特許法第１７条の２第５項に規定する請求項の削除，特許請求の範囲の減縮（特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって，その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る），誤記の訂正，或いは，明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る）の何れかを目的としたものであるかについて，以下に検討する。
　補正前請求項１に組み込まれた，補正前請求項５の「第６のスイッチ群」と「第７スイッチ群」という新しい構成を追加するものであるものの，発明の詳細な説明の段落【００９８】には「図８は，本発明の一実施形態に係る概略回路図であり，一連のスイッチを示している。当該一連のスイッチは，ＣＣＤＬセルのＶＤＤおよびＶＳＳレールを，複数のロジックスイッチイベント中にＣＣＤＬ回路に給電する外部電源から切断するのに用いられてることによって，基板電流が，両者間において浮遊するのが防止される。」と記載されていることから，補正前請求項１の発明特定事項である「第２のスイッチ」と「第３のスイッチ」とを一連のスイッチとして，補正前請求項５の「第６のスイッチ群」と「第７のスイッチ群」という限定事項を追加したと解することができる。そうすると，特許請求の範囲の減縮を目的としたものといえる。
　以上のことから，本件補正は，特許請求の範囲の減縮を目的としたものであり，特許法第１７条の２第５項に規定する要件を満たしている。
４．独立特許要件
　本件補正は，上記「３．目的要件」において検討したとおり，特許請求の範囲の減縮を目的としたものであるので，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定を満たすものか否か，即ち，補正後の請求項に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものか否かを，以下に検討する。
（１）補正後請求項１に係る発明
　補正後請求項１に係る発明（以下，これを「本件補正発明」という）は，上記「１．補正の内容」において，補正後請求項１として引用した，次に記載のとおりのものである。
「複数のセキュアデジタル論理セルをそれぞれ構成するセキュアデジタル論理セルであって，
　前記セキュアデジタル論理セルのそれぞれは，
　ＮＡＮＤ論理ゲート，ＡＮＤ論理ゲート，ＮＯＲ論理ゲート，ＯＲ論理ゲート，ＸＯＲ論理ゲート，ＸＮＯＲ論理ゲート，ＮＯＴ論理ゲート，ＯＮＥ論理ゲート，または，ＺＥＲＯ論理ゲートを実装する論理セルと，
　複数の論理演算中に前記論理セルに給電する蓄電素子であって，充電動作中に電源に，かつ，論理演算中に前記論理セルに，制御可能に接続され，前記論理演算中に前記電源の電力接続部および接地接続部に接続されない，蓄電素子と，
　前記蓄電素子を放電するための第１のスイッチと，
　前記蓄電素子を前記電源の前記電力接続部に対して接続および切断するための第２のスイッチと，
　前記蓄電素子を前記電源の前記接地接続部に対して接続および切断するための第３のスイッチと，
　前記蓄電素子を前記論理セルの電力接続部に対して接続および切断するための第４のスイッチと，
　前記蓄電素子を前記論理セルの接地接続部に対して接続および切断するための第５のスイッチと，
　前記電力接続部および前記第２のスイッチ間において接続された少なくとも１つの第６のスイッチ群と，
　前記接地接続部および前記第３のスイッチ間において接続された少なくとも１つの第７のスイッチ群と
　を具備するセキュアデジタル論理セル。」
（２）引用文献及び参考文献
（２−１）引用文献１に記載された事項
　原審における，平成２７年１０月５日付けの拒絶理由（以下，これを「原審拒絶理由」という）において引用された，本願の出願前に既に公知である
国際公開第２０１２／１３３９６６号公報（２０１２年１０月４日公開，以下，これを「引用文献１」という）には，関連する図面と共に，次の事項が記載されている。（訳はパテントファミリである特表２０１４−５１２７５３号公報を参酌した。下線は参考のため当審で付与した。）
Ａ．「Abstract: An apparatus for encrypting and a method for operating the apparatus for encrypting are provided. The apparatus for encrypting comprises an encryption module for carrying out an encryption algorithm. In a first state corresponding to a time duration before the encryption algorithm is carried out, a first charge conveying unit, which is included in the apparatus for encrypting, receives power from an exterior power source and stores same in a charge storage unit, which is included in the apparatus for encrypting. In a second state corresponding to a time duration during which the encryption algorithm is carried out, a second charge conveying unit, which is included in the apparatus for encrypting, conveys the charge that is stored in the charge storage unit to the encryption module. Also, in a third state corresponding to a time duration after the encryption algorithm is carried out, the charge storage unit discharges a charge storage element, which is included inside the charge storage unit, for storing charge. Whereas in the second state, the first charge conveying unit blocks a ground terminal of the encryption module so as not to be connected to the ground terminal of the external power source.（【要約】【課題】暗号化装置及び暗号化装置の動作方法を提供する。
【解決手段】
暗号化装置は，暗号化アルゴリズムを行う暗号化モジュールを含む
暗号化アルゴリズムが行われる前の時間区間に対応する第１状態で，暗号化装置に含まれた第１電荷伝達部は，外部の電源から電源が供給されて暗号化装置に含まれた電荷格納部に格納する
暗号化アルゴリズムが行われる時間区間に対応する第２状態で，暗号化装置に含まれた第２電荷伝達部は，電荷格納部に格納された電荷を暗号化モジュールに伝達する
暗号化アルゴリズムが実行された後の時間区間に対応する第３状態で，電荷格納部は，電荷格納部内部に含まれて電荷を格納した電荷格納素子を放電する
第２状態で，第１電荷伝達部は，暗号化モジュールのグラウンド端子を外部電源のグラウンド端子と接続されないように接続を遮断する
Ｂ．「
【００３５】
  
図２は，本発明の一実施形態に係る暗号化装置１００をより詳細に示す
【００３６】
  本発明の一実施形態によると，
制御モジュール２００は，第１電荷伝達部２１０，電荷格納部２２０及び第２電荷伝達部２３０を備える
【００３７】
  本発明の一実施形態によると，
第１電荷伝達部２１０は，上記のようにＶＤＤノードとの短絡（ｓｈｏｒｔ）／開放（ｏｐｅｎ）の有無を決定するスイッチＳ１１及びＧＮＤノードとの短絡／開放の有無を決定するスイッチＳ１２を含む
【００３８】
  ここで，
スイッチＳ１１とスイッチＳ１２は同時にトリガーされ，暗号化装置１００とＶＤＤノードとの間が開放されるときは暗号化装置１００とＧＮＤノードも完全に開放される
【００３９】
  そして，
電荷格納部２２０は，第１電荷伝達部から伝達された電荷を充電するキャパシタＣ２２及び必要に応じてキャパシタＣ２２を放電するための短絡スイッチＳ２１を含む
【００４０】
  一方，
第２電荷伝達部２３０は，暗号化モジュール１１０が動作するために必要な電流を電荷格納部２２０から暗号化モジュール１１０に伝達する部分として，スイッチＳ３１及びＳ３２を含んでもよい
【００４１】
  本発明の一実施形態によると，前記スイッチＳ３１とスイッチＳ３２も同時にトリガーされ，スイッチＳ３１とスイッチＳ３２が開放されると，暗号化装置１００内の暗号化モジュール１１０と第２伝達部２３０との間のノードは完全に開放される。
【００４２】
  そして，回路図形態で示された各構成は実際に実現可能な様々な回路モジュールまたは素子によって実現され得る。例えば，本発明の一実施形態に係るスイッチは，ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）スイッチなど，知られている様々な素子によって実現される。
【００４３】
  一方，本発明の実施形態に係る暗号化装置１００が外部電源からＶＤＤノード及びＧＮＤノードを介して電荷が供給され，供給された電荷を用いて暗号化アルゴリズムを行う一連の動作ステップ，順次に行われて必要に応じて繰り返される３つの状態に区分される。
【００４４】
  この状態は，
第１電荷伝達部２１０が電源から供給された電荷を電荷格納部２２０に伝達してキャパシタＣ２２を充電する第１状態Ｓ１
キャパシタＣ２２に格納された電荷を第２電荷伝達部２３０が暗号化モジュール１１０に伝達して暗号化アルゴリズムが行われる第２状態Ｓ２
キャパシタＣ２２を放電する第３状態Ｓ３
Ｃ．図２
Ｄ．図３
Ｅ．図４
Ｆ．図５
（２−２）引用発明
あ．上記Ａには「暗号化装置は，暗号化アルゴリズムを行う暗号化モジュールを含む」と記載され，上記Ｂには「図２は，本発明の一実施形態に係る暗号化装置１００をより詳細に示す（中略）制御モジュール２００は，第１電荷伝達部２１０，電荷格納部２２０及び第２電荷伝達部２３０を備える」と記載されていることと，図２（上記Ｃ参照）の記載から，引用文献１には，
“暗号化アルゴリズムを行う暗号モジュール１１０，第１電荷伝達部２１０，電荷格納部２２０及び第２電荷伝達部２３０とを備える暗号化装置１００”が記載されているといえる。
い．上記Ａには「暗号化アルゴリズムが行われる前の時間区間に対応する第１状態で，暗号化装置に含まれた第１電荷伝達部は，外部の電源から電源が供給されて暗号化装置に含まれた電荷格納部に格納する」と記載され，上記Ｂには「第１電荷伝達部２１０は，上記のようにＶＤＤノードとの短絡（ｓｈｏｒｔ）／開放（ｏｐｅｎ）の有無を決定するスイッチＳ１１及びＧＮＤノードとの短絡／開放の有無を決定するスイッチＳ１２を含む」と記載され，同じく上記Ｂには「第１電荷伝達部２１０が電源から供給された電荷を電荷格納部２２０に伝達してキャパシタＣ２２を充電する第１状態Ｓ１」と記載され，図３（上記Ｄ参照）の記載から，引用文献１には，
“暗号化アルゴリズムが行われる前の時間区間に対応する第１状態で，
　外部の電源から電源が供給されて電荷格納部２２０に格納する第１電荷伝送部２１０と，第１電荷伝達部２１０から伝送された電荷を充電する電荷格納素子（キャパシタＣ２２）を備える電荷格納部２２０”が記載されているといえる。
う．上記Ａには「暗号化アルゴリズムが行われる時間区間に対応する第２状態で，暗号化装置に含まれた第２電荷伝達部は，電荷格納部に格納された電荷を暗号化モジュールに伝達する（中略）第２状態で，第１電荷伝達部は，暗号化モジュールのグラウンド端子を外部電源のグラウンド端子と接続されないように接続を遮断する」と記載され，上記Ｂには「スイッチＳ１１とスイッチＳ１２は同時にトリガーされ，暗号化装置１００とＶＤＤノードとの間が開放されるときは暗号化装置１００とＧＮＤノードも完全に開放される」と記載され，同じく上記Ｂには「キャパシタＣ２２に格納された電荷を第２電荷伝達部２３０が暗号化モジュール１１０に伝達して暗号化アルゴリズムが行われる第２状態Ｓ２」と記載され，図４（上記Ｅ参照）の記載から，引用文献１には，
“暗号化アルゴリズムが行われる時間区間に対応する第２の状態で，
　電荷格納部に格納された電荷を暗号化モジュールに伝達する第２電荷伝達部と，電荷格納部２２０と外部の電源（ＶＤＤノード，ＧＮＤノード）とを完全に遮断する第１の電荷伝達部２１０”が記載されているといえる。
え．上記Ａには「暗号化アルゴリズムが実行された後の時間区間に対応する第３状態で，電荷格納部は，電荷格納部内部に含まれて電荷を格納した電荷格納素子を放電する」と記載され，上記Ｂには「電荷格納部２２０は，第１電荷伝達部から伝達された電荷を充電するキャパシタＣ２２及び必要に応じてキャパシタＣ２２を放電するための短絡スイッチＳ２１を含む」と記載され，同じく上記Ｂには「キャパシタＣ２２を放電する第３状態Ｓ３」と記載され，図５（上記Ｆ参照）の記載から，引用文献１には，
“暗号化アルゴリズムが実行された後の時間区間に対応する第３の状態で，電荷格納部内部に含まれて電荷を格納した電荷格納素子（キャパシタＣ２２）を放電する短絡スイッチＳ２１”が記載されているといえる。
お．上記Ｂには「第１電荷伝達部２１０は，上記のようにＶＤＤノードとの短絡（ｓｈｏｒｔ）／開放（ｏｐｅｎ）の有無を決定するスイッチＳ１１及びＧＮＤノードとの短絡／開放の有無を決定するスイッチＳ１２を含む」と記載され，図３（上記Ｄ参照）の記載から，引用文献１には，
“ＶＤＤノードと電荷格納素子（キャパシタＣ２２）との短絡／開放を行うスイッチＳ１１と，ＧＮＤノードと電荷格納素子（キャパシタＣ２２）との短絡／開放を行うスイッチＳ１２と”が記載されているといえる。
か．上記Ｂには「第２電荷伝達部２３０は，暗号化モジュール１１０が動作するために必要な電流を電荷格納部２２０から暗号化モジュール１１０に伝達する部分として，スイッチＳ３１及びＳ３２を含んでもよい」と記載され，図４（上記Ｅ参照）の記載から，引用文献１には，
“暗号化モジュールが動作するために必要な電流を電荷格納部から伝達する部分として開放／短絡するＶＤＤノード側のスイッチＳ３１と，
　暗号化モジュールが動作するために必要な電流を電荷格納部から伝達する部分として開放／短絡するＧＮＤノード側のスイッチＳ３２と”が記載されているといえる。
き．上記あ〜かの検討より，引用文献１には次の発明（以下，「引用発明」という）が記載されていると認められる。
「暗号化アルゴリズムを行う暗号モジュール１１０，第１電荷伝達部２１０，電荷格納部２２０及び第２電荷伝達部２３０とを備える暗号化装置１００であって，
　暗号化アルゴリズムが行われる前の時間区間に対応する第１状態で，
　外部の電源から電源が供給されて電荷格納部２２０に格納する第１電荷伝達部２１０と，
　第１電荷伝達部２１０から伝送された電荷を充電する電荷格納素子（キャパシタＣ２２）を備える電荷格納部２２０と，
　暗号化アルゴリズムが行われる時間区間に対応する第２の状態で，
　電荷格納部に格納された電荷を暗号化モジュールに伝達する第２電荷伝達部と，
　電荷格納部２２０と外部の電源（ＶＤＤノード，ＧＮＤノード）とを完全に遮断する第１の電荷伝達部２１０と，
　暗号化アルゴリズムが実行された後の時間区間に対応する第３の状態で，電荷内部に含まれて電荷を格納した電荷格納素子（キャパシタＣ２２）を放電する短絡スイッチＳ２１と，
　ＶＤＤノードと電荷格納素子（キャパシタＣ２２）との短絡／開放を行うスイッチＳ１１と，
　ＧＮＤノードと電荷格納素子（キャパシタＣ２２）との短絡／開放を行うスイッチＳ１２と，
　暗号化モジュールが動作するために必要な電流を電荷格納部から伝達する部分として開放／短絡するＶＤＤノード側のスイッチＳ３１と，
　暗号化モジュールが動作するために必要な電流を電荷格納部から伝達する部分として開放／短絡するＧＮＤノード側のスイッチＳ３２と
　を備える暗号化装置」
（２−３）参考文献１
　本願の出願前に既に公知である特開２００２−３６６０２９号公報（２００２年１２月２０日公開，以下，これを「参考文献１」という）には，関連する図面と共に，次の事項が記載されている。
Ｇ．「【要約】
【課題】  固定値を用いてマスクを行うことによって処理速度の向上と必要なＲＡＭ領域の削減を実現する。
【解決手段】  暗号化装置（３００）は，乱数を発生する乱数発生器手段と，乱数に従ってｑ個の固定値の中の１つを選択する第１の選択器（３２９）と，乱数に従ってｑ組の固定テーブルの中の１組を選択する選択器（３３９）と，を具えている。排他的論理和手段（３３３）は，固定値と鍵の排他的論理和と入力の排他的論理和をとる。非線形変換手段（３３４）は，１組の固定テーブルに従って非線形変換を行う。
別の暗号化装置（５００）は，並列に結合された複数の暗号化部（５１１，５１３）と，乱数に従ってその複数の暗号化部の中の１つを選択する
（中略）
【０００１】
【発明の属する技術分野】本発明は，
情報の暗号化の分野に関し，特に電力解析攻撃と呼ばれる暗号解読法に対する暗号のセキュリティ（安全）のための技術
（中略）
【００６２】図２４において，暗号化装置２００は，乱数Ｒを発生する乱数発生器２０３と，その乱数に従って固定マスク値ＦＭ０，Ｒの中の１つを選択して供給する切換部２０４と，入力の平文と切換部２０４によって選択された固定マスク値ＦＭ０，ＲとをＸＯＲする（Ｘｉｎ’＝平文ＸＯＲＦＭ０，Ｒ）ＸＯＲ（排他的論理和）２０６と，
入力Ｘｉｎ’を受取りその入力Ｘｉｎ’を暗号化して出力Ｘｏｕｔ’を生成する複数の暗号化処理部２０８〜２０９と，入力Ｘｉｎ’を受取り乱数Ｒに従って互いに並列に結合された暗号化処理部２０８〜２０９の中の１つを選択してその選択された暗号化処理部に入力Ｘｉｎ’を供給する切換部２１１と，同じ乱数Ｒに従って暗号化処理部２０８〜２０９の中の同じ１つを選択してその選択された暗号化処理部からの出力Ｘｏｕｔ’を供給する切換器２１３
（２−４）参考文献２
　本願の出願前に既に公知である特開２０１２−１２９９３号公報（平成２４年７月５日公開，以下，これを「参考文献２」という）には，関連する図面と共に，次の事項が記載されている。
Ｈ．「【００２８】
  この
暗号アルゴリズムの実行は，暗号演算とも呼ばれる複数の数学的演算Ｏiの実施を含む。数学的演算Ｏiは，初期データに適用され，その後，その各演算の後に得られるデータに連続的に適用される
【００２９】
  
Ｋと表されるセキュリティ鍵による演算Ｏiは，例えば加法，減法，乗法及び除法等の基本的な演算，例えば累乗法もしくは多項式評価等の，これらの基本的な演算から得られる任意の演算，又は例えば「排他的論理和」ＸＯＲもしくは「論理積」関数のＡＮＤ等の二項演算の中から選択される
（２−５）参考文献３
　本願の出願前に既に公知である特開２００１−３７０９６号公報（平成１３年２月９日公開，以下，これを「参考文献３」という）には，関連する図面と共に，次の事項が記載されている。　
Ｉ．「【００２５】図１において，二次電池３の負極側とマイナス入出力端子５との間には，
主保護回路Ａを構成する第１のＦＥＴ（第１のスイッチング手段）１１及び第２のＦＥＴ１２と，副保護回路Ｂを構成する第３のＦＥＴ（第２のスイッチング手段）１３が直列に接続されている
（３）対比
　引用発明と本件補正発明とを対比すると，
ア．引用発明の「暗号化アルゴリズムを行う暗号モジュール１１０，第１電荷伝達部２１０，電荷格納部２２０及び第２電荷伝達部２３０とを備える暗号化装置１００」と本件補正発明の「複数のセキュアデジタル論理セルをそれぞれ構成するセキュアデジタル論理セルであって，前記セキュアデジタル論理セルのそれぞれは，ＮＡＮＤ論理ゲート，ＡＮＤ論理ゲート，ＮＯＲ論理ゲート，ＯＲ論理ゲート，ＸＯＲ論理ゲート，ＸＮＯＲ論理ゲート，ＮＯＴ論理ゲート，ＯＮＥ論理ゲート，または，ＺＥＲＯ論理ゲートを実装する論理セルと，（中略）を具備するセキュアデジタル論理セル」とを対比すると，
　引用発明の「暗号化アルゴリズムを行う暗号モジュール１１０」は，何らかの論理演算を行うことが明らかなので，本件補正発明の「論理セル」に対応し，引用発明の「暗号化装置１００」は，暗号化モジュール（論理セル）等を具備し，セキュアなデジタル処理を行っているといえることから，本件補正発明の「セキュアデジタル論理セル」に対応する。
　そうすると，両者は，後記する点で相違するものの，
　“セキュアデジタル論理セルであって，論理セルと，を具備するセキュアデジタル論理セル”という点で一致する。
イ．引用発明の「暗号化アルゴリズムが行われる前の時間区間に対応する第１状態で，外部の電源から電源が供給されて電荷格納部２２０に格納する第１電荷伝達部２１０と，第１電荷伝達部２１０から伝送された電荷を充電する電荷格納素子（キャパシタＣ２２）を備える電荷格納部２２０と，暗号化アルゴリズムが行われる時間区間に対応する第２の状態で，電荷格納部に格納された電荷を暗号化モジュールに伝達する第２電荷伝達部と，電荷格納部２２０と外部の電源（ＶＤＤノード，ＧＮＤノード）とを完全に遮断する第１の電荷伝達部２１０」と，本件補正発明の「複数の論理演算中に前記論理セルに給電する蓄電素子であって，充電動作中に電源に，かつ，論理演算中に前記論理セルに，制御可能に接続され，前記論理演算中に前記電源の電力接続部および接地接続部に接続されない，蓄電素子」とを対比すると，
　引用発明の「暗号化アルゴリズムが行われる前の時間区間に対応する第１状態」は，「電荷格納素子（キャパシタＣ２２）」に電荷を充電する状態といえるので本件補正発明の「充電動作中」に相当し，引用発明の「暗号化アルゴリズムが行われる時間区間に対応する第２の状態」は，電荷格納部に格納された電荷を暗号化モジュールに伝送し，暗号化モジュールが動作する状態といえるので，本件補正発明の「論理演算中」相当する。また，引用発明の「電荷格納素子（キャパシタＣ２２）」は，第１の状態（充電動作中）に電荷を充電し，第２の状態（論理演算中）に格納された電荷が使われるので，本件補正発明の「蓄電素子」に相当する。そうすると，引用発明の「暗号化アルゴリズムが行われる前の時間区間に対応する第１状態で，外部の電源から電源が供給されて電荷格納部２２０に格納する第１電荷伝達部２１０と，第１電荷伝達部２１０から伝送された電荷を充電する電荷格納素子（キャパシタＣ２２）を備える電荷格納部２２０」は，本件補正発明の「複数の論理演算中に前記論理セルに給電する蓄電素子であって，充電動作中に電源に制御可能に接続される，蓄電素子」に相当し，引用発明の「暗号化アルゴリズムが行われる時間区間に対応する第２の状態で，電荷格納部に格納された電荷を暗号化モジュールに伝達する第２電荷伝達部と，電荷格納部２２０と外部の電源（ＶＤＤノード，ＧＮＤノード）とを完全に遮断する第１の電荷伝達部２１０」は，本件補正発明の「論理演算中に前記論理セルに，制御可能に接続され，前記論理演算中に前記電源の電力接続部および接地接続部に接続されない，蓄電素子」に相当する。以上のことから，両者に実質的な差異はない。
ウ．引用発明の「暗号化アルゴリズムが実行された後の時間区間に対応する第３の状態で，電荷格納部内部に含まれて電荷を格納した電荷格納素子（キャパシタＣ２２）を放電する短絡スイッチＳ２１」は，電荷格納素子（蓄電素子）を放電するためのスイッチといえるので，本件補正発明の「前記蓄電素子を放電するための第１のスイッチ」に相当する。
エ．引用発明の「ＶＤＤノードと電荷格納素子（キャパシタＣ２２）との短絡／開放を行うスイッチＳ１１」は，電荷格納素子（蓄電素子）をＶＤＤノード（電源の電力接続部）に対して短絡／開放（接続および切断）するためのスイッチといえるので，本件補正発明の「前記蓄電素子を前記電源の前記電力接続部に対して接続および切断するための第２のスイッチ」に相当する。
オ．引用発明の「ＧＮＤノードと電荷格納素子（キャパシタＣ２２）との短絡／開放を行うスイッチＳ１２」は，電荷格納素子（蓄電素子）をＧＮＤノード（電源の接地接続部）に対して短絡／開放（接続および切断）するためのスイッチといえるので，本件補正発明の「前記蓄電素子を前記電源の前記接地接続部に対して接続および切断するための第３のスイッチ」に相当する。
カ．引用発明の「暗号化モジュールが動作するために必要な電流を電荷格納部から伝達する部分として開放／短絡するＶＤＤノード側のスイッチＳ３１」は，電荷格納部（蓄電素子）を暗号化モジュール（論理セルの電力接続部）に対して開放／短絡（接続および切断）するためのスイッチといえるので，本件補正発明の「前記蓄電素子を前記論理セルの電力接続部に対して接続および切断するための第４のスイッチ」に相当する。
キ．引用発明の「暗号化モジュールが動作するために必要な電流を電荷格納部から伝達する部分として開放／短絡するＧＮＤノード側のスイッチＳ３２」は，電荷格納部（蓄電素子）を暗号化モジュール（論理セルの接地接続部）に対して開放／短絡（接続および切断）するためのスイッチといえるので，本件補正発明の「前記蓄電素子を前記論理セルの接地接続部に対して接続および切断するための第５のスイッチ」に相当する。
ク．上記ア〜キの検討により，引用発明と本件補正発明とは，以下の点で一致し，また，以下の点で相違する。
＜一致点＞
　セキュアデジタル論理セルであって，
　論理セルと，
　複数の論理演算中に前記論理セルに給電する蓄電素子であって，充電動作中に電源に，かつ，論理演算中に前記論理セルに，制御可能に接続され，前記論理演算中に前記電源の電力接続部および接地接続部に接続されない，蓄電素子と，
　前記蓄電素子を放電するための第１のスイッチと，
　前記蓄電素子を前記電源の前記電力接続部に対して接続および切断するための第２のスイッチと，
　前記蓄電素子を前記電源の前記接地接続部に対して接続および切断するための第３のスイッチと，
　前記蓄電素子を前記論理セルの電力接続部に対して接続および切断するための第４のスイッチと，
　前記蓄電素子を前記論理セルの接地接続部に対して接続および切断するための第５のスイッチと，
　を具備するセキュアデジタル論理セル。
＜相違点１＞
　本件補正発明では「複数のセキュアデジタル論理セルをそれぞれ構成するセキュアデジタル論理セルであって，前記セキュアデジタル論理セルのそれぞれは」と特定しているところ，引用発明では，複数の「暗号化装置」について特定していない点。
＜相違点２＞
　「論理セル」について，本件補正発明では「ＮＡＮＤ論理ゲート，ＡＮＤ論理ゲート，ＮＯＲ論理ゲート，ＯＲ論理ゲート，ＸＯＲ論理ゲート，ＸＮＯＲ論理ゲート，ＮＯＴ論理ゲート，ＯＮＥ論理ゲート，または，ＺＥＲＯ論理ゲートを実装する論理セル」と特定しているところ，引用発明ではそのように特定されていない点。
＜相違点３＞
　本件補正発明では「前記電力接続部および前記第２のスイッチ間において接続された少なくとも１つの第６のスイッチ群と，前記接地接続部および前記第３のスイッチ間において接続された少なくとも１つの第７のスイッチ群と」を特定しているのに対して，引用発明ではそのように特定されていない点。
（４）当審の判断
（４−１）相違点１について
　参考文献１（上記Ｇ参照）には「別の暗号化装置（５００）は，並列に結合された複数の暗号化部（５１１，５１３）と，乱数に従ってその複数の暗号化部の中の１つを選択する（中略）特に電力解析攻撃と呼ばれる暗号解読法に対する暗号のセキュリティ（安全）のための技術（中略）入力Ｘｉｎ’を受取りその入力Ｘｉｎ’を暗号化して出力Ｘｏｕｔ’を生成する複数の暗号化処理部２０８〜２０９と，入力Ｘｉｎ’を受取り乱数Ｒに従って互いに並列に結合された暗号化処理部２０８〜２０９の中の１つを選択してその選択された暗号化処理部に入力Ｘｉｎ’を供給する切換部２１１と，同じ乱数Ｒに従って暗号化処理部２０８〜２０９の中の同じ１つを選択してその選択された暗号化処理部からの出力Ｘｏｕｔ’を供給する切換器２１３」が記載されているように，電力解析攻撃等のサイドチャネル攻撃へ対応するために，「複数の暗号処理部」を設けることは周知技術であり，引用発明の「暗号化装置」（セキュアデジタル論理セル）を複数用いて，複数の暗号化装置（複数のセキュアデジタル論理セル）とすることに格別の困難性が認められない。
　よって，相違点１は格別なものではない。
（４−２）相違点２について
　参考文献２（上記Ｈ参照）には『暗号アルゴリズムの実行は，暗号演算とも呼ばれる複数の数学的演算Ｏiの実施を含む。数学的演算Ｏiは，初期データに適用され，その後，その各演算の後に得られるデータに連続的に適用される。（中略）Ｋと表されるセキュリティ鍵による演算Ｏiは，例えば加法，減法，乗法及び除法等の基本的な演算，例えば累乗法もしくは多項式評価等の，これらの基本的な演算から得られる任意の演算，又は例えば「排他的論理和」ＸＯＲもしくは「論理積」関数のＡＮＤ等の二項演算の中から選択される』と記載されているように，暗号アルゴリズムの実行において，排他的論理和（ＸＯＲ）もしくは論理積関数のＡＮＤ等の二項演算の中から選択させたり，連続的に適用させることは，周知技術である。そして，引用発明の暗号モジュール（論理セル）に，ＮＡＮＤ論理ゲート，ＡＮＤ論理ゲート，ＮＯＲ論理ゲート，ＯＲ論理ゲート，ＸＯＲ論理ゲート，ＸＮＯＲ論理ゲート，ＮＯＴ論理ゲート，ＯＮＥ論理ゲート，または，ＺＥＲＯ論理ゲートを実装させることは，当業者が適宜なし得ることであり，それによる格別な効果も認められない。
　よって，相違点２は格別なものではない。
（４−３）相違点３について
　参考文献３（上記Ｉ参照）には「主保護回路Ａを構成する第１のＦＥＴ（第１のスイッチング手段）１１及び第２のＦＥＴ１２と，副保護回路Ｂを構成する第３のＦＥＴ（第２のスイッチング手段）１３が直列に接続されている」と記載されているように，給電する電源から切断するスイッチを直列に接続させることは当業者が適宜なし得ることであり，引用発明の「第２のスイッチ」や「第３のスイッチ」を直列に接続する一連のスイッチとすることや，引用発明の「第２のスイッチ」や「第３のスイッチ」に直列したスイッチを追加して，「第６のスイッチ群」や「第７のスイッチ群」と称呼することは，当業者が容易になし得ることであり，それによる格別な効果も認められない。
　よって，相違点３は格別なものではない。
（５）補正却下のむすび
　以上に検討したとおり，本件補正発明は，引用発明及び周知技術に基づいて当業者が容易に発明することができたものであるから，特許法第２９条第２項の規定により，特許出願の際，独立して特許を受けることができないものである。したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって，補正却下の決定の結論のとおり決定する。
第３．本願発明について
　平成２８年６月２２日付けの手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明（以下，これを「本願発明」という）は，平成２８年１月８日付けの手続補正により補正された特許請求の範囲の請求項１に記載された次のとおりのものである。
「複数のセキュアデジタル論理セルをそれぞれ構成するセキュアデジタル論理セルであって，
　前記セキュアデジタル論理セルのそれぞれは，
　ＮＡＮＤ論理ゲート，ＡＮＤ論理ゲート，ＮＯＲ論理ゲート，ＯＲ論理ゲート，ＸＯＲ論理ゲート，ＸＮＯＲ論理ゲート，ＮＯＴ論理ゲート，ＯＮＥ論理ゲート，または，ＺＥＲＯ論理ゲートを実装する論理セルと，
　複数の論理演算中に前記論理セルに給電する蓄電素子であって，充電動作中に電源に，かつ，論理演算中に前記論理セルに，制御可能に接続され，前記論理演算中に前記電源の電力接続部および接地接続部に接続されない，蓄電素子と，
　前記蓄電素子を放電するための第１のスイッチと，
　前記蓄電素子を前記電源の前記電力接続部に対して接続および切断するための第２のスイッチと，
　前記蓄電素子を前記電源の前記接地接続部に対して接続および切断するための第３のスイッチと，
　前記蓄電素子を前記論理セルの電力接続部に対して接続および切断するための第４のスイッチと，
　前記蓄電素子を前記論理セルの接地接続部に対して接続および切断するための第５のスイッチと
　を具備するセキュアデジタル論理セル」
第４．引用文献に記載の発明
　原審拒絶理由において引用された引用文献１（国際公開第２０１２／１３３９６６号公報）には，上記「第２．平成２８年６月２２日付けの手続補正の却下の決定」の「３．独立特許要件」の「（２）引用文献及び参考文献」の「（２−２）引用発明」において認定したとおりである。
第５．本願発明と引用発明との対比
　本願発明は，上記「第２．平成２８年６月２２日付けの補正の却下の決定」の「３．独立特許要件」において検討した補正発明から，補正前請求項５の「前記電力接続部および前記第２のスイッチ間において接続された少なくとも１つの第６のスイッチ群と，前記接地接続部および前記第３のスイッチ間において接続された少なくとも１つの第７のスイッチ群と」という態様を取り除いたものであるから，本願発明と，引用発明との，一致点及び相違点は，以下のとおりである。
＜一致点＞
セキュアデジタル論理セルであって，
　論理セルと，
　複数の論理演算中に前記論理セルに給電する蓄電素子であって，充電動作中に電源に，かつ，論理演算中に前記論理セルに，制御可能に接続され，前記論理演算中に前記電源の電力接続部および接地接続部に接続されない，蓄電素子と，
　前記蓄電素子を放電するための第１のスイッチと，
　前記蓄電素子を前記電源の前記電力接続部に対して接続および切断するための第２のスイッチと，
　前記蓄電素子を前記電源の前記接地接続部に対して接続および切断するための第３のスイッチと，
　前記蓄電素子を前記論理セルの電力接続部に対して接続および切断するための第４のスイッチと，
　前記蓄電素子を前記論理セルの接地接続部に対して接続および切断するための第５のスイッチと，
　を具備するセキュアデジタル論理セル。
＜相違点ａ＞
　本件補正発明では「複数のセキュアデジタル論理セルをそれぞれ構成するセキュアデジタル論理セルであって，前記セキュアデジタル論理セルのそれぞれは」と特定しているところ，引用発明では，複数の「暗号化装置」について特定していない点。
＜相違点ｂ＞
　「論理セル」について，本件補正発明では「ＮＡＮＤ論理ゲート，ＡＮＤ論理ゲート，ＮＯＲ論理ゲート，ＯＲ論理ゲート，ＸＯＲ論理ゲート，ＸＮＯＲ論理ゲート，ＮＯＴ論理ゲート，ＯＮＥ論理ゲート，または，ＺＥＲＯ論理ゲートを実装する論理セル」と特定しているところ，引用発明ではそのように特定されていない点。
第６．相違点についての当審の判断
　本願発明と，引用発明との＜相違点ａ＞及び＜相違点ｂ＞は，本件補正発明と，引用発明との＜相違点１＞及び＜相違点２＞と同じものであるから，上記「第２．平成２８年６月２２日付けの補正却下の決定」の「３．独立特許要件」の「（４）当審の判断」における「（４−１）相違点１について」及び「（４−２）相違点２について」において検討したとおり，格別のものではない。
　そして，本願発明の構成によってもたらされる効果も，当業者であれば容易に予測できる程度のものであって，格別なものとは認められない。
第７．請求人の主張について
　請求人は平成２８年６月２２日付けの審判請求書において，『本願発明の実施形態に係る「論理セル」は，上記のように，上記各論理ゲートのうち１つの論理ゲートのみを実装（あるいは実行）（原文はimplement）するものです。すなわち，本願発明の「セキュアデジタル論理セル」は，単一の論理ゲートしか含まない論理セルに対して，基本的に「蓄電素子」，「第１のスイッチ」，「第２のスイッチ」，「第３のスイッチ」，「第４のスイッチ」「第５のスイッチ」をそれぞれ備え，それら各スイッチが制御されることにより，「論理セル」への電力供給を行いつつ，「論理セル」への電気的アクセスを制限，（論理セル用の電力シグネチャの読み出しを防止）（段落［００１４］記載），より具体的には「接地線から電荷が読み取られないように保護される。Ｉ／Ｏバスおよび他の信号線も，これらの信号線上で解読可能な遷移シグネチャを防止することで，サイドチャネル攻撃プローブから保護する」（段落［００１８］記載）ことができます。』と主張しているが，
　請求項１には「ＮＡＮＤ論理ゲート，ＡＮＤ論理ゲート，ＮＯＲ論理ゲート，ＯＲ論理ゲート，ＸＯＲ論理ゲート，ＸＮＯＲ論理ゲート，ＮＯＴ論理ゲート，ＯＮＥ論理ゲート，または，ＺＥＲＯ論理ゲートを実装する論理セル」と特定されているに過ぎず，「論理セル」が「単一の論理ゲートしか含まない論理セル」であることについて何ら特定されておらず，本願発明の記載に基づく主張と認めることができない。
　仮に，「単一の論理ゲートしか含まない論理セル」が特定されたとしても，上記「第２．平成２８年６月２２日付けの補正の却下の決定」の「３．独立特許要件」の「（４）当審の判断」の「（４−１）相違点１について」において検討したとおり，電力解析攻撃等のサイドチャネル攻撃へ対応するために，「複数の暗号処理部」を設けることは周知技術に過ぎず，また，上記「（４−２）相違点２について」において検討したとおり，暗号アルゴリズムの実行において，排他的論理和（ＸＯＲ）もしくは論理積関数のＡＮＤ等の二項演算の中から選択させたり，連続的に適用させることは，周知技術であるので，引用発明の暗号化モジュールを「単一の論理ゲートしか含まない論理セル」として，複数の暗号化モジュール（論理セル）を連続して適用させて，暗号アルゴリズムを実行させることに格別の困難性が認められない。
　よって，請求人の主張を採用できない。
第８．むすび
　したがって，本願発明は，本願の特許出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて当業者が容易に発明をすることができたものであるので，特許法第２９条第２項の規定により特許を受けることができない。
　よって，結論のとおり審決する。