(57)【要約】  分離構造を有する半導体デバイス（１０）を形成するための方法が漏れ電流を低減する。チャネル分離構造（３２、３０、３４）がチャネル構造の中の漏れ電流を低減する。さらに、電流電極領域の下に電流電極誘電体分離構造（３６）が形成され、電流電極（４０）間の漏れを防ぐ。
2007507092.tif 000002
【特許請求の範囲】
【請求項１】
チャネル構造、及び該チャネル構造の上に重なる制御電極構造を備え、前記チャネル構造は前記半導体基板から離隔してその上方にあり、前記制御電極構造の下にある、デバイス構造を有した半導体基板を配設する工程と、
前記チャネル構造と前記半導体基板との間にチャネル分離層を堆積する工程と、
前記チャネル構造の横方向に配置される電流電極誘電体分離構造を形成する工程と、
前記電流電極誘電体分離構造上に電流電極構造を堆積する工程とを備える、分離されたトランジスタの製造方法。
【請求項２】
前記半導体基板及び前記デバイス構造を配設する前記工程は、
前記半導体基板を配設する工程と、
第１の組成の第１の層を形成する工程と、
前記チャネル構造を設けるための第２の組成の第２の層を前記第１の層上に形成する工程と、
前記第２の層上に誘電体層を形成する工程と、
前記誘電体層上に前記制御電極構造の少なくとも一部を形成する工程とからなる、請求項１に記載の分離されたトランジスタの製造方法。
【請求項３】
前記半導体基板及び前記デバイス構造を前記配設する工程は、
前記制御電極構造から横方向に配置される複数の電流電極領域上にある前記誘電体層、並びに前記第１の層及び前記第２の層をエッチングする工程と、
前記第１の層をエッチングすることによって、前記第２の層の下から前記第１の層を概ね除去し、前記デバイス構造のチャネル領域の下にある空所を設ける、エッチング工程とをさらに備える、請求項２に記載の分離されたトランジスタの製造方法。
【請求項４】
前記第１の組成の前記第１の層を形成する工程は、シリコンゲルマニウムを形成する工程からなり、
前記第２の組成の前記第２の層を形成する工程は、シリコンを形成する工程からなり、
前記誘電体層を形成する工程は、二酸化シリコンを形成する工程からなる、請求項２に記載の分離されたトランジスタの製造方法。
【請求項５】
前記チャネル分離層は３つの副層を含み、前記チャネル分離層を前記堆積する工程は、
前記デバイス構造の概ね周囲に第１の誘電体層を形成し、及び前記半導体基板上及び前記チャネル構造下に第２の誘電体層を形成する工程であって、前記第１の誘電体層及び前記第２の誘電体層は第１のエッチング特性を有する、第１及び第２の誘電体層形成工程と、
前記第１の誘電体層の概ね周囲に、且つ前記チャネル構造下にある前記第２の誘電体層上に第２のエッチング特性を有する第３の誘電体層を形成する工程とからなる、請求項１に記載の分離されたトランジスタの製造方法。
【請求項６】
前記電流電極誘電体分離構造を前記形成する工程は、
前記半導体基板を酸素含有環境に晒す工程と、
少なくとも前記電流電極構造において前記半導体基板の上側表面を酸化することによって前記半導体基板上に酸化物分離構造を成長させる、酸化工程であって、前記電流電極誘電体分離構造は前記酸化物分離構造を含む、酸化工程とからなる、請求項１に記載の分離された分離されたトランジスタの製造方法。
【請求項７】
半導体基板内に第１の誘電体分離構造を形成する工程と、
前記半導体基板内に第２の誘電体分離構造を形成する工程と、
前記第１及び前記第２の誘電体分離構造に当接し、且つ前記半導体基板と、該半導体基板に結合される支持構造によって該半導体基板の上方に離隔した状態で支持される結晶性構造との間に第３の誘電体分離構造を形成する工程と、
前記第１の誘電体分離構造上に第１の電流電極構造を堆積する工程と、
前記第２の誘電体分離構造上に第２の電流電極構造を堆積する工程とからなる、半導体デバイスの製造方法。
【請求項８】
基板を配設する工程と、
チャネル構造の下にチャネル分離構造を形成する工程と、
前記チャネル構造に対して横方向に配置される第１及び第２の電流電極領域のそれぞれにおいて前記基板内に電流電極分離構造を形成する工程であって、前記チャネル分離構造及び前記電流電極分離構造は隣接するように形成される、電流電極分離構造形成工程と、
前記電流電極分離構造のそれぞれの上に電流電極をエピタキシャル成長させる工程とからなる、分離されたトランジスタの製造方法。
【請求項９】
前記電流電極分離構造形成工程は、前記基板の少なくとも一部を酸化することからなる、請求項８に記載の分離されたトランジスタの製造方法。
【請求項１０】
前記基板上に前記第１及び第２の誘電体層を形成する工程は、概ね同時に実行される、請求項８に記載の分離されたトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は包括的には、半導体デバイスを形成するための方法に関し、より具体的には、分離領域を形成するための方法に関する。
【背景技術】
【０００２】
半導体デバイスが縮小（すなわち小型化）されると、トランジスタのソースとドレインとの間の距離が短くなる。距離が短くなると、ソースとドレインとの間に漏れ経路が生じる可能性が高くなる。漏れ経路があると、トランジスタが「オフ」状態にある場合であっても、トランジスタから電荷が漏れるようになる。漏れた電荷はトランジスタのための電源を徐々に消費する可能性があるので、低電力の応用形態の場合には特に問題である。
【発明を実施するための最良の形態】
【０００３】
少なくともこれらの理由のために、トランジスタのソースとドレインとの間の漏れ電流を低減するための方法が必要とされている。
本発明は例示であり、添付の図面によって制限されない。なお、添付の図面では、類似の参照番号は類似の構成要素を指している。
【０００４】
図中の構成要素は簡単且つ明確にするために示されており、必ずしも縮尺どおりに描かれていないことは熟練者には理解されよう。たとえば、図中の構成要素のうちのいくつかの寸法は、本発明の実施形態の理解を深めるのを助けるために、他の構成要素に対して誇張されている場合がある。
【０００５】
［図面の詳細な説明］
図１は半導体デバイス１０の断面を示しており、半導体デバイス１０内に分離領域１４が形成され、半導体デバイス１０上に第１の半導体層１６及び第２の半導体層１８が形成されている。好ましい実施形態では、半導体デバイス１０はシリコンであるが、半導体デバイス１０には、シリコンゲルマニウム、ガリウムヒ素等、及び上記の材料の組み合わせを用いることができる。分離領域１４は、従来の方法を用いて形成される、浅いトレンチ分離（ＳＴＩ）領域にすることができる。図１に示される実施形態では、分離領域１４は、半導体基板１２の上側表面と同一平面を成す。別の実施形態では、分離領域１４は半導体基板１２の上側表面よりも高い。
【０００６】
半導体基板１２を配設し、分離領域１４を形成した後に、一実施形態では、シリコンゲルマニウム（ＳｉＧｅ）層又はシリコン（Ｓｉ）層をエピタキシャル成長させることにより、第１の半導体層１６が形成される。別法では、アモルファス層を堆積し、加熱することによって再結晶化して、第１の半導体層１６のための結晶構造を形成することができる。別の実施形態では、半導体基板１２の上側部分に、たとえばゲルマニウムを高濃度に注入し、その後、加熱することによって再結晶化して、第１の半導体層１６を形成することができる。後に明らかになるように、エピタキシャル成長によって形成される場合には、上に重なる第２の半導体層１８が結晶性の層になるようにするために、第１の半導体層１６は結晶性であることが望ましい。
【０００７】
第２の半導体層１８が第１の半導体層１６上に形成される。一実施形態では、第２の半導体層１８は、この実施形態ではＳｉＧｅである第１の半導体層１６から成長した、エピタキシャル成長単結晶シリコン（Ｓｉ）である。後に明らかになるように、第２の半導体層１８は、半導体デバイスのためのチャネル領域としての役割を果たすことになるので、チャネル領域内の所望の電気的特性を達成するために、第２の半導体層１８は結晶構造を
有することが望ましい。第２の半導体層１８には任意の半導体材料を用いることができるが、結晶性であることが好ましい。
【０００８】
第１の半導体層１６及び第２の半導体層１８を形成した後に、図２に示されるように、第２の半導体層１８上に第１の誘電体層２０が形成される。第１の誘電体層２０の一部が、半導体デバイスのためのゲート誘電体としての役割を果たすことになるが、それについては、後続の処理が説明された後にさらにはっきりと理解されるであろう。
【０００９】
第１の誘電体層２０上に導電層が形成され、パターニングされて、ゲート電極２２（電流電極２２）が形成される。ゲート電極２２には、ポリシリコンゲート又は金属ゲートを用いることができる。任意の適当な材料を用いることができる。
【００１０】
ゲート電極２２を形成した後に、誘電体層である窒化物層が半導体デバイス１０上に堆積され、異方性エッチングされて、窒化物スペーサ２４が形成され、それがゲート電極２２を他の層から分離するための役割を果たす。一実施形態では、窒化物スペーサ２４とゲート電極２２との間に、（オプションの）酸化物ライナが存在する場合もある。
【００１１】
窒化物スペーサ２４上には第２の誘電体層が形成され、一実施形態では、それはテトラエチルオルトシリケート（ＴＥＯＳ）を用いて形成される二酸化シリコンである。別法では、任意の誘電体材料を用いてもよい。第２の誘電体層を異方性エッチングして、誘電体スペーサ２６が形成されるが、それはオプションである。パターニングされたゲート電極２２、窒化物スペーサ２４及び誘電体スペーサ２６が図２に示される。
【００１２】
図３に示されるように、スペーサ２４及び２６を形成した後に、第１の誘電体層２０、第２の半導体層１８及び第１の半導体層１６が、誘電体スペーサ２６をハードマスクとして用いてエッチングされ、その後、第１の半導体層１６が除去される。一実施形態では、プラズマエッチングが実行され、従来の化学作用を用いて第１の誘電体層２０、第２の半導体層１８及び第１の半導体層１６がエッチングされる。プラズマエッチングは、半導体基板１２内にも作用し、半導体基板１２内に凹部２７を形成することができる。第２の半導体層１８及び第１の半導体層１６をパターニングするために用いられるエッチング化学作用が、半導体基板１２のために用いられる材料に対して十分に選択性がない場合があるので、凹部２７が形成されることがある。
【００１３】
第１の誘電体層２０、第１の半導体層１８及び第１の半導体層１６をエッチングした後に、第１の半導体層１６の部分がウエットエッチング又はプラズマエッチングを用いて除去され、隙間又は空所２８が形成される。その化学作用は、第２の半導体層１８、半導体基板１２、並びに第１の誘電体層２０及び誘電体スペーサ２６に対して選択性がある。たとえば、第１の半導体層１６がシリコンゲルマニウムであり、第２の半導体層１８及び半導体基板１２がシリコンであり、第１の誘電体層２０及び誘電体スペーサ２６が二酸化シリコンである場合には、希釈ＨＦ、硝酸及び水を用いて、第１の半導体層１６をエッチングすることができる。図３に示される実施形態では、第１の半導体層１６が概ね全て除去される。しかしながら、ゲート長が約０．６ミクロン以上である場合には、第１の半導体層１６の一部（第１の半導体層１６の残りの部分）がゲート電極２２の下に残される場合がある。その化学作用が第１の半導体層１６の全てを除去することができないので、第１の半導体層１６の残りの部分が隙間２８のほぼ中央部に存在するであろう。言い換えると、ゲート長が十分に長い場合には、隙間２８は、除去されない第１の半導体層１６の部分によって分割される場合がある。しかしながら、図示される実施形態では、第１の半導体層１６の全体が除去される。
【００１４】
第１の半導体層１６が除去され、隙間２８が形成されるとき、隙間２８の上にある層は
、半導体デバイス１０の複数の部分において、ゲート電極２２並びに窒化物スペーサ２４及び誘電体スペーサ２６によって支持され、それは図３には示されないが、図４に示される。図４は、紙面に対して垂直な（すなわち紙面に対して出入りする）方向の図３の断面図である。したがって、図３及び図４の構造は互いに対して垂直である。
【００１５】
図４に示されるように、第１の誘電体層２０は第２の半導体層１８を包み込んでおり、そして第１の半導体層１６を包み込んでいた。言い換えると、第１の誘電体層２０は第２の半導体層１８をゲート電極２２から分離する。第１の半導体層１６が除去されるとき、第１の誘電体層２０は隙間２８を包み込むことができる。別法では、第１の半導体層１６を包み込んでいた第１の誘電体層２０は、隙間２８を形成するときに除去することができる。ゲート電極２２は、第１の誘電体層２０を覆って分離領域１４まで延在する。さらに、図４に示されるように、窒化物スペーサ２４及び誘電体スペーサ２６も、分離領域１４において終端することができる。
【００１６】
図５は、隙間２８を埋めてトンネル貫入層２９を形成した後の図３の半導体デバイス１０を示す。第１の半導体層１６の少なくとも一部を除去した後に、第２の誘電体層３０及び第３の誘電体層３４が、少なくとも隙間２８内に形成される。急速熱酸化（ＲＴＯ）によって、第２の誘電体層３０及び第３の誘電体層３４を形成し、第２の半導体層１８の下側表面と第２の誘電体層３０との間に、且つ半導体基板１２の上側と第３の誘電体層３０との間に高品質の境界面を作り出すことができる。ＲＴＯの後に、第２の誘電体層３０及び第３の誘電体層３０を所望の厚みまで厚くするために、高温酸化物（ＨＴＯ）を堆積することができる。半導体デバイス１０は、第２の誘電体層３０及び第３の誘電体層３４を形成するための工程においてマスクされないので、露出した表面は全て酸化されるであろう。したがって、図５に示されるように、第２の誘電体層３０は、ゲート電極２２の一部、誘電体スペーサ２６の一部、第１の誘電体層２０の一部、及び第２の半導体層１８の一部と接触している。さらに、第３の誘電体層３４は、凹部２７を含む半導体基板１２と接触している。
【００１７】
第２の誘電体層３０及び第３の誘電体層３４を形成した後に、窒化物層３２が化学気相成長（ＣＶＤ）又はプラズマ気相成長（ＰＶＤ）によって被着される。第２の半導体層１８の酸化を防ぐので、窒化物（たとえばＳｉ３Ｎ４）が望ましい。さらに、窒化物が除去されるときに、第１の誘電体層２０、第２の誘電体層３０及び第３の誘電体層３４が影響を及ぼされないように、その窒化物はこれらの層に対して選択性を有するべきである。したがって、窒化物の他に、これらの特性を有する他の任意の他の材料を用いることができる。窒化物層３２は、第２の誘電体層３０と第３の誘電体層３４との間に、且つ隙間２８の外側にある第２の誘電体層３０の部分の上に形成される。窒化物層３２、第２の誘電体層３０及び第３の誘電体層３４は、第２の半導体層１８（すなわちチャネル構造１８）の下に、その半導体層のための分離領域（すなわち、チャネル分離構造又は層）を形成する。
【００１８】
図６に示されるように、窒化物層３２を異方性エッチングして、凹部２７内の第３の誘電体層３４上にある窒化物層３２の部分（すなわち窒化物層３２の足状の部分）が除去される。さらに、ゲート電極上にあるような、窒化物層３２の水平な部分も除去することができる。ＣＦ４のような、フッ素系化学薬品を用いることができる。
【００１９】
窒化物層３２の部分を除去した後に、半導体基板１２の上側又は露出した表面を酸化して、図６に示されるような、電流電極誘電体分離構造３６が形成される。電流電極誘電体分離構造３６を形成するために、半導体基板１２を酸化することができるか、又は第３の誘電体層３４の一部のような、処理中に半導体基板１２上に予め形成されている酸化物上に酸化物を形成することができる。こうして、存在するなら、凹部２７も酸化することが
できる。ドライ酸化、ウエット酸化又は２つの組み合わせを実行して、電流電極誘電体分離構造３６を形成することができる。
【００２０】
一実施形態では、電流電極誘電体分離構造３６の厚みは、約５０〜１０００オングストローム（５〜１００ナノメートル）であり、約５０〜５００オングストローム（５〜５０ナノメートル）であることが好ましく、約１００〜３００オングストローム（１０〜３０ナノメートル）であることがさらに好ましい。それとは関係なく、電流電極誘電体分離構造３６は、ソース及びドレインが形成されているときに、第２の半導体層１８の側壁を完全に覆うべきではない。なぜなら、後に第２の半導体層１８を用いて、電流電極をエピタキシャル成長させることになるためである。
【００２１】
一実施形態では、電流電極誘電体分離構造３６は窒化することもでき、それゆえ、酸窒化物の領域にすることができる。半導体基板１２がシリコンである場合には、電流電極誘電体分離構造３６は二酸化シリコンにすることができるか、又は窒化される場合には、シリコン酸窒化物にすることができる。酸化のための温度は７００〜１１００℃であることが好ましい。図６に示される実施形態では、電流電極誘電体分離構造３６は、半導体基板１２内に形成されることになり、分離領域１４及び第３の誘電体層３４と接触しているであろう。電流電極誘電体分離構造３６の形成中にゲート電極２２の上側が酸化するのを防ぐために、反射防止コーティング（ＡＲＣ）が存在する場合もある。ＡＲＣは、ゲート電極２２をエッチングするときに形成されている場合があり、電流電極誘電体分離構造３６の形成後まで除去されていない場合もある。
【００２２】
電流電極誘電体分離構造３６を形成した後に、トンネル貫入層２９の外側に残存する窒化物層３２の部分が、一実施形態では第２の誘電体層３０のために用いられる材料に対して選択性があるエッチング工程を用いて除去される。（トンネル貫入層２９の両端にある窒化物層３２の部分も除去される場合があることは熟練者には理解されたい）。さらに、窒化物層３２の部分を除去するために用いられる化学作用は、電流電極誘電体分離構造３６に対して選択性があることが望ましい。次に、隙間２８の外側にある第２の誘電体層３０の部分がエッチングによって除去される。（トンネル貫入層２９の両端にある窒化物層３２の部分も除去される場合があることは熟練者には理解されたい）。第２の誘電体層３０及び電流電極誘電体分離構造３６はいずれも誘電体材料であり、同じ材料を用いることもできるので、第２の誘電体層３０をエッチングしている間に、電流電極誘電体分離構造３６の或る部分が除去されるものと考えられる。しかしながら、第２の誘電体層３０は電流電極誘電体分離構造３６に比べて薄いので、電流電極誘電体分離構造３６の除去される量はわずかであるか、又は電流電極誘電体分離構造３６の厚みを決定するときに考慮に入れておくことができる。トンネル貫入層２９の外側にある窒化物層３２及び第２の誘電体層３０の部分を除去した後に、結果として形成された構造が図７に示される。
【００２３】
図８に示されるように、トンネル貫入層２９の外側にある第２の誘電体層３０及び窒化物層３２の部分を除去した後に、電流電極領域／構造４０が、第２の半導体層１８からの選択性エピタキシャル成長によって形成される。言い換えると、電流電極領域４０だけが成長する。したがって、第２の半導体層１８がシリコンである場合には、電流電極領域４０はシリコン（Ｓｉ）、ＳｉＧｅ又はＳｉＧｅＣにすることができる。別の実施形態では、電流電極領域４０はシリコンゲルマニウムである。電流電極領域４０は、半導体材料がエピタキシャル成長した後にドープすることができるか、又はエピタキシャル成長中にドープすることもできる。電流電極領域４０はそれぞれ、ソース又はドレイン（領域）のいずれかである。
【００２４】
これまで、１）隙間２８内にある第２の誘電体層３０、窒化物層３２及び第３の誘電体層３４、２）電流電極（半導体）構造４０、並びに３）電流電極誘電体分離構造３６の３
つの分離領域を有する半導体デバイスを形成するための方法が提供されてきたことは理解されたい。一実施形態では、その半導体デバイスは分離されたトランジスタである。電流電極誘電体分離構造３６は、半導体基板１２を通る、電流電極４０間の漏れ経路を防ぐか、又は最小限に抑える。隙間２８内にある第２の誘電体層３０、窒化物層３２及び第３の誘電体層３４は、チャネル内の電流の漏れを防ぐか、又は最小限に抑える。
【００２５】
３つの分離領域が存在することにより、その半導体基板は、シリコン・オン・インシュレータ（ＳＯＩ）基板のように機能する。それゆえ、半導体デバイス１０は擬似ＳＯＩである。さらに、埋込酸化物（ＢＯＸ）層の代わりに、半導体デバイスのための３つの分離領域を有することにより、酸化物又は誘電体層を薄くできるようになる。さらに、ＳＯＩウェーハは、半導体デバイスのための半導体層内に３つの分離領域が形成された半導体デバイスを購入することよりも費用がかかる。
【００２６】
さらに、電流電極誘電体分離構造３６を形成する工程は特定の半導体デバイス又はトランジスタに合わせることができるので、その工程は選択性がある。言い換えると、１つの半導体ウェーハ上にある、いくつか又は１つの半導体デバイスだけが電流電極誘電体分離構造３６を有することができ、一方、他の半導体デバイスは電流電極誘電体分離構造３６を有さなくてもよい。さらに、１つの半導体ウェーハ上にある、いくつか又は１つの半導体デバイスがチャネル分離（構造）を有することができる。
【００２７】
さらに、電流電極誘電体分離構造３６がチャネル分離（構造）に応力を加えることに起因して、利益がもたらされる場合もある。酸化物が形成されるとき、その酸化物は塊状に膨らむので、電流電極誘電体分離構造３６はチャネル分離（構造）に圧縮応力を及ぼすことができ、それにより正孔及び電子移動度並びに他の電気的特性が改善される場合もある。
【００２８】
本明細書において用いられる用語トランジスタは、製造後の機能構造（たとえば機能トランジスタのチャネル）、又はそのような構造に対する製造前の前駆構造（たとえば製造の完了時に、機能トランジスタのチャネルになる構造）のいずれか一方又は両方を指している場合がある。たとえば、製造中、用語「チャネル構造」はチャネル前駆構造を指している。図２の層１８は１つのそのようなチャネル構造の一例であり、それは、制御構造を用いて（たとえば、図８の制御／ゲート電極２２の制御下で）動作させるために電流電極構造（たとえば、ソース及びドレイン電極４０）に結合されるときに、図８のチャネルになる。
【００２９】
ここまでの明細書の中で、本発明が、具体的な実施形態を参照しながら説明されてきた。しかしながら、添付の特許請求の範囲に記載されるような本発明の範囲から逸脱することなく、種々の変更及び改変を実施できることは当業者には理解されよう。たとえば、説明された実施形態においてそうであったように、窒化物層を用いて第１の誘電体層２０及びチャネル分離構造を保護することができるという条件であれば、電流電極誘電体分離構造３６はその工程の異なる時点で形成することもできる。したがって、明細書及び図面は、限定する意味ではなく、例示として見なされるべきであり、全てのそのような変更が本発明の範囲内に含まれることが意図されている。
【００３０】
さらに、説明及び特許請求の範囲における用語「前」、「後」、「上側」、「下側」、「上方」及び「下方」等は、もしあるなら、説明する目的で用いられており、永久的な相対的位置関係を記述するために用いられているとは限らない。本明細書に記載される本発明の実施形態が、たとえば図示されるか、又はそうでなくても本明細書において説明されるのとは異なる向きにおいて動作することができるような適当な状況下では、位置関係を示すために用いられる用語を置き換えることができることは理解されたい。
【００３１】
具体的な実施形態に関して、これまでに利益、他の利点及び問題に対する解決が説明されてきた。しかしながら、それらの利益、利点、問題に対する解決、そして任意の利益、利点又は解決をもたらすことができるか、又はさらに顕著にすることができる任意の要素（複数可）は、任意の、又は全ての請求項の重要な、又は必要とされる、又は不可欠な特徴若しくは要素と見なされるべきではない。本明細書において用いられるときに、用語「含む」、「含んでいる」又はその形を変えた任意の他の言い回しは、列挙される要素を含む工程、方法、物品又は装置がこれらの要素を含むだけでなく、そのような工程、方法、物品又は装置に対して明示的に列挙されないか、又は特有でない他の要素も含むことができるように、非排他的に包含することを含むことを意図する。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態による、半導体基板上に形成される半導体層を有する半導体デバイスの一部の断面図。
【図２】本発明の一実施形態による、誘電体層、ゲート電極及びスペーサを形成した後の図１の半導体デバイスを示す図。
【図３】本発明の一実施形態による、エピタキシャル層を除去した後の図２の半導体デバイスを示す図。
【図４】本発明の一実施形態による、図３の半導体デバイスの別の部分を示す断面図。
【図５】本発明の一実施形態による、絶縁層を形成した後の図３の半導体デバイスを示す図。
【図６】本発明の一実施形態による、電流電極誘電体分離構造を形成した後の図５の半導体デバイスを示す図。
【図７】本発明の一実施形態による、電流電極誘電体分離構造の一部を除去した後の図６の半導体デバイスを示す図。
【図８】電流電極領域を形成した後の図７の半導体デバイスを示す図。
【図１】
2007507092.tif 000003
【図２】
2007507092.tif 000004
【図３】
2007507092.tif 000005
【図４】
2007507092.tif 000006
【図５】
2007507092.tif 000007
【図６】
2007507092.tif 000008
【図７】
2007507092.tif 000009
【図８】
2007507092.tif 000010
【国際調査報告】
2007507092.tif 000011