【手続補正書】
【提出日】平成28年7月27日(2016.7.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板に素子分離絶縁膜を形成する工程と、
前記半導体基板の表面に第１膜を形成する工程と、
前記素子分離絶縁膜上及び前記第１膜上に第２膜を形成する工程と、
第１領域における前記素子分離絶縁膜の上方が開口された第１レジストパターンを形成する工程と、
前記第１レジストパターンをマスクとして、第１エッチングを行うことにより、前記第１領域における前記素子分離絶縁膜上の前記第２膜を除去し、前記第１領域における前記第２膜を複数に分離する工程と、
前記第１レジストパターンを除去した後、前記第１領域における前記第２膜上に第３膜を形成する工程と、
前記第１領域における前記第３膜上に第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして、前記第１膜、前記第２膜及び前記第３膜をパターニングすることにより、前記第１ゲート電極の下に、前記第１膜、前記第２膜及び前記第３膜を有する第１絶縁膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２膜を形成する工程の後、前記第３膜を形成する工程の前に、前記第１領域を覆い、第２領域が開口された第２レジストパターンを形成する工程と、
前記第２レジストパターンをマスクとして、第２エッチングを行うことにより、前記第２領域における前記第２膜を除去する工程と、
前記第２レジストパターンを除去した後、第３エッチングを行うことにより、前記第２領域における前記第１膜を除去する工程と、
を備え、
前記第３膜を形成する工程において、前記第２領域における前記半導体基板の表面に第４膜が形成され、
第１ゲート電極を形成する工程において、前記第２領域における前記第４膜上に第２ゲート電極が形成される、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３膜を形成する工程において、第２領域における前記半導体基板の表面に第１酸
化膜が形成され、
前記第２膜を形成する工程の後、前記第３膜を形成する工程の前に、前記第１領域を覆い、前記第２領域が開口された第２レジストパターンを形成する工程と、
前記第２レジストパターンをマスクとして、第２エッチングを行うことにより、前記第２領域における前記第２膜を除去する工程と、
前記第２レジストパターンを除去した後、第３エッチングを行うことにより、前記第２領域における前記第１膜を除去する工程と、
前記第３膜を形成する工程の後、前記第１領域を覆い、前記第２領域が開口された第３レジストパターンを形成する工程と、
前記第３レジストパターンをマスクとして、第４エッチングを行うことにより、前記第２領域における前記第１酸化膜を除去する工程と、
前記第２領域における前記半導体基板の表面に第４膜を形成する工程と、
を備え、
第１ゲート電極を形成する工程において、前記第２領域における前記第４膜上に第２ゲート電極が形成される、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２エッチングは、前記第２膜のエッチングレートが前記１膜のエッチングレートより速いエッチング条件で行われることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記第２領域における前記第２膜を除去する工程の後、前記第２領域における前記第１膜を除去する工程の前に、熱処理を行う工程を備え、
前記第２膜は、プラズマＣＶＤ法によって形成されたシリコン窒化膜であり、
前記第２エッチング及び前記第３エッチングは、フッ酸を用いたウェットエッチングであることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項６】
前記第２領域における前記第２膜を除去する工程の後、前記第２領域における前記第１膜を除去する工程の前に、前記第１膜上及び前記第２膜上に第２酸化膜を形成する工程を備えることを特徴とする請求項２から５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１エッチングは、前記第２膜のエッチングレートが前記１膜のエッチングレートより遅いエッチング条件で行われることを特徴とする請求項１から６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に形成された第１膜、前記第１膜上に形成された第２膜、及び前記第２膜上に形成された第３膜を有する第１絶縁膜と、
前記半導体基板に形成された素子分離絶縁膜上及び前記第１絶縁膜上に形成された第１ゲート電極と、
を有する複数の第１トランジスタと、
前記半導体基板上に形成された第２絶縁膜と、
前記素子分離絶縁膜上及び前記第２絶縁膜上に形成された第２ゲート電極と、
を有する複数の第２トランジスタと、
を備え、
複数の前記第１トランジスタの前記第１絶縁膜は、隣接する前記第１トランジスタ同士で分離されており、
複数の前記第１トランジスタの前記第１ゲート電極は、隣接する前記第１トランジスタ同士で繋がっている、
ことを特徴とする半導体装置。
【請求項９】
複数の前記第１トランジスタの前記第１ゲート電極と、複数の前記第２トランジスタの前記第２ゲート電極とは、同じ層で形成されている、
ことを特徴とする請求項８に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
図５に示す工程について説明する。例えば、フォトリソグラフィにより、メモリトランジスタ領域２が覆われ、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４が開口されたレジストパターン１８を、半導体基板１１の上方に形成する。レジストパターン１８は、第２レジストパターンの一例である。レジストパターン１８の膜厚は、例えば、３００ｎｍ以上１０００ｎｍ以下程度である。レジストパターン１８の下や上に反射防止膜を形成してもよい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
図６に示す工程について説明する。レジストパターン１８をマスクとして、高選択比のエッチング条件で異方性ドライエッチングを行うことにより、電荷蓄積膜１７をエッチングする。これにより、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４における電荷蓄積膜１７が除去される。図６に示す工程における高選択比のエッチング条件による異方性ドライエッチングは、第２エッチングの一例である。電荷蓄積膜１７上に表面酸化膜が形成されている場合、表面酸化膜及び電荷蓄積膜１７が除去される。高選択比のエッチング条件は、シリコン窒化膜のエッチングレートが、酸化膜のエッチングレートより速いエッチング条件である。エッチングガスは、例えば、（１）CHxFy（x、y
は原子数）、Ar及びO2の混合ガス、（２）SF6、Ar及びO2の混合ガス、（３）SF6、He及びO2の混合ガス、（４）NF3及びO2の混合ガス、（５）CF4及びO2の混合ガス、又は（６）CF4、HBr及びO2の混合ガス、である。トンネル酸化膜１６がエッチングストッパ膜として機能するため、エッチングがトンネル酸化膜１６で止まり、半導体基板１１に対するダメージが抑止される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図７に示す工程について説明する。例えば、フォトリソグラフィにより、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２の上方が開口されたレジストパターン１９を、半導体基板１１の上方に形成する。レジストパターン１９は、第１レジストパターンの一例である。レジストパターン１９の下や上に反射防止膜を形成してもよい。選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２は、ビット線方向と並行して延在するようにして形成されている。したがって、レジストパターン１９は、ビット線方向と並行して延在する開口部を有する。レジストパターン１９は、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２を除く他の部分、第１ロジック領域３及び第２ロジック領域４を覆っている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
図１４に示す工程について説明する。例えば、フォトリソグラフィを行うことにより、レジストパターン（図示せず）をポリシリコン２７上に形成する。次に、ポリシリコン２７上に形成したレジストパターンをマスクとして、異方性ドライエッチングを行うことにより、ポリシリコン２７のパターニングを行う。ポリシリコン２７がパターニングされることにより、選択トランジスタ領域１におけるゲート酸化膜２１上にゲート電極３１が形成され、メモリトランジスタ領域２におけるトップ酸化膜２２上にゲート電極３２が形成される。ゲート電極３２は、第１ゲート電極の一例である。ゲート電極３１は、第２ゲート電極の一例である。また、ポリシリコン２７がパターニングされることにより、第１ロジック領域３におけるゲート酸化膜２６上にゲート電極３３が形成され、第２ロジック領域４におけるゲート酸化膜２４上にゲート電極３４が形成される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
図１５に示す工程について説明する。ゲート電極３１〜３４をマスクとして、フッ酸を用いたウェットエッチングを行うことにより、ゲート酸化膜２１、２４、２６及びトップ酸化膜２２をパターニングする。このパターニングにより、ゲート電極３１〜３４で覆われていない領域のゲート酸化膜２１、２４、２６及びトップ酸化膜２２が除去される。したがって、ゲート電極３１の下にゲート酸化膜２１が残存し、ゲート電極３２の下にトップ酸化膜２２が残存する。ゲート電極３１の下に形成されたゲート酸化膜２１は、第２絶縁膜の一例である。また、ゲート電極３３の下にゲート酸化膜２６が残存し、ゲート電極３４の下にトップ酸化膜２４が残存する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
図１８に示す工程について説明する。例えば、ＣＶＤ法により、半導体基板１１の全面に酸化膜を形成し、エッチバックを行うことにより、ゲート電極３１〜３４の側面にサイドウォール４１を形成する。次に、例えば、フォトリソグラフィによるレジストパターン（図示せず）の形成、不純物のイオン注入及びレジストパターンの除去を適切に繰り返す。これにより、選択トランジスタ領域１及びメモリトランジスタ領域２にＰ型ソース・ドレイン領域４２が形成される。また、Ｐ型ＭＯＳトランジスタ形成領域３ＡにＰ型ソース・ドレイン領域４３が形成され、Ｎ型ＭＯＳトランジスタ形成領域３ＢにＮ型ソース・ドレイン領域４４が形成される。更に、Ｐ型ＭＯＳトランジスタ形成領域４ＡにＰ型ソース・ドレイン領域４５が形成され、Ｎ型ＭＯＳトランジスタ形成領域４ＢにＮ型ソース・ドレイン領域４６が形成される。次いで、半導体基板１１上に、例えば、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｃｏ（コバルト）等の金属膜を形成し、熱処理を行う。これにより、ゲート電極３１〜３４上、Ｐ型ソース・ドレイン領域４２、４３、４５上、Ｎ型ソース・ドレイン領域４４、４６上にシリサイド４７が形成される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
図２２に示す工程について説明する。例えば、フォトリソグラフィにより、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２の上方が開口されたレジストパターン６３を、半導体基板１１の上方に形成する。レジストパターン６３は、第１レジストパターンの一例である。レジストパターン６３の下や上に反射防止膜を形成してもよい。選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２は、ビット線方向と並行して延在するようにして形成されている。したがって、レジストパターン６３は、ビット線方向と並行して延在する開口部を有する。レジストパターン６３は、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２を除く他の部分、第１ロジック領域３及び第２ロジック領域４を覆っている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
図２３に示す工程について説明する。レジストパターン６３をマスクとして、低選択比のエッチング条件で異方性ドライエッチングを行うことにより、電荷蓄積膜６１をエッチングする。これにより、メモリトランジスタ領域２における素子分離絶縁膜１２上の電荷蓄積膜６１が除去される。図２３に示す工程における低選択比のエッチング条件による異方性ドライエッチングは、第１エッチングの一例である。電荷蓄積膜６１上に表面酸化膜が形成されている場合、表面酸化膜及び電荷蓄積膜６１が除去される。選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２は、ビット線方向と並行して延在するようにして形成されている。したがって、メモリトランジスタ領域２における素子分離絶縁膜１２上の電荷蓄積膜６１が除去されることにより、メモリトランジスタ領域２における電荷蓄積膜６１が、ワードライン方向において複数に分離される。また、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２の上部が部分的に除去される。低選択比のエッチング条件及びエッチングガスの種類は、実施例１と同様である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
図３０に示す工程について説明する。レジストパターン７２をマスクとして、高選択比
のエッチング条件で異方性ドライエッチングを行うことにより、電荷蓄積膜７１をエッチングする。これにより、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４における電荷蓄積膜７１が除去される。図３０に示す工程における高選択比のエッチング条件による異方性ドライエッチングは、第２エッチングの一例である。電荷蓄積膜７１上に表面酸化膜が形成されている場合、表面酸化膜及び電荷蓄積膜７１が除去される。高選択比のエッチング条件及びエッチングガスの種類は、実施例１と同様である。トンネル酸化膜１６がエッチングストッパ膜として機能するため、エッチングがトンネル酸化膜１６で止まり、半導体基板１１に対するダメージが抑止される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
図３１に示す工程について説明する。例えば、ラジカル酸化法又はプラズマ酸化法により、トンネル酸化膜１６上及び電荷蓄積膜７１上に犠牲酸化膜７３を形成する。犠牲酸化膜７３は、第２酸化膜の一例である。犠牲酸化膜７３は、例えば、シリコン酸化膜である。ラジカル酸化法又はプラズマ酸化法で熱処理が行われることにより、半導体基板１１のダメージが回復する。また、半導体基板１１の傷ついた部分が、ラジカル酸化法又はプラズマ酸化法で酸化され、酸化された部分が、フッ酸を用いた後の工程において除去されることにより、半導体基板１１のダメージが回復する。例えば、図３０に示す工程や他の工程において、半導体基板１１がダメージを受けていた場合、ラジカル酸化法又はプラズマ酸化法で熱処理が行われることにより、半導体基板１１のダメージが回復する。また、熱処理が行われることにより、電荷蓄積膜７１のフッ酸に対するエッチングレートが減少する。 
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
図３２に示す工程について説明する。例えば、フォトリソグラフィにより、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２の上方が開口されたレジストパターン７４を、半導体基板１１の上方に形成する。レジストパターン７４は、第１レジストパターンの一例である。レジストパターン７４の下や上に反射防止膜を形成してもよい。選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２は、ビット線方向と並行して延在するようにして形成されている。したがって、レジストパターン７４は、ビット線方向と並行して延在する開口部を有する。レジストパターン７４は、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２を除く他の部分、第１ロジック領域３及び第２ロジック領域４を覆っている。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
図３８に示す工程について説明する。レジストパターン８２をマスクとして、高選択比のエッチング条件で異方性ドライエッチングを行うことにより、電荷蓄積膜８１をエッチングする。これにより、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４における電荷蓄積膜８１が除去される。図３８に示す工程における高選択比のエッチング条件による異方性ドライエッチングは、第２エッチングの一例である。電荷蓄積膜８１上に表面酸化膜が形成されている場合、表面酸化膜及び電荷蓄積膜８１が除去される。高選択比のエッチング条件及びエッチングガスの種類は、実施例１と同様である。トンネル酸化膜１６がエッチングストッパ膜として機能するため、エッチングがトンネル酸化膜１６で止まり、半導体基板１１に対するダメージが抑止される。次に、例えば、硫酸過水（ＳＰＭ）とアンモニア過水（ＡＰＭ）とを用いた薬液処理により、レジストパターン８２を除去する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正の内容】
【００９０】
図３９に示す工程について説明する。例えば、フォトリソグラフィにより、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２の上方が開口されたレジストパターン８３を、半導体基板１１の上方に形成する。レジストパターン８３は、第１レジストパターンの一例である。レジストパターン８３の下や上に反射防止膜を形成してもよい。選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２は、ビット線方向と並行して延在するようにして形成されている。したがって、レジストパターン８３は、ビット線方向と並行して延在する開口部を有する。レジストパターン８３は、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２を除く他の部分、第１ロジック領域３及び第２ロジック領域４を覆っている。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正の内容】
【０１０１】
実施例４によれば、電荷蓄積膜８１が、ワード線方向において複数に分離されている。すなわち、隣接するメモリトランジスタ５２の電荷蓄積膜８１が分離しており、隣接するメモリトランジスタ５２の電荷蓄積膜８１同士が繋がっていない。また、メモリトランジスタ５２の電荷蓄積膜８１の側壁は酸化されており、電荷蓄積膜８１を覆うようにしてトップ酸化膜８５が形成されている。これにより、隣接するメモリトランジスタ５２の電荷蓄積膜８１における電荷の移動が抑止される。したがって、メモリトランジスタ５２の電荷蓄積膜８１に蓄積（保持）される電荷の変化が抑制され、データリテンションの悪化を抑止することができる。例えば、隣接するメモリトランジスタ５２の間隔が近い場合や、電荷の流動性の高い電荷蓄積膜８１が用いられた場合であっても、電荷蓄積膜８１に蓄積される電荷の変化が抑制され、データリテンションの悪化が抑止される。