(57)【要約】  グラフィックメモリのブロックを、グラフィックメモリのブロックの一部にさえも占有されないメモリ装置及び／又はメモリ装置内のメモリバンクの数を最大化し、それにより、グラフィックメモリのブロックをアクセス不能にさせて表示装置上の像をリフレシュすることを支えるグラフィックデータの読み出しを害することなく、低電力状態に置かれ得るメモリ装置及び／又はメモリ装置内のメモリバンクの数を最大化するために、グラフィックメモリのブロックに占有されるメモリ装置及び／又はメモリ装置内のメモリバンクの数を最小化するように、メモリシステム内に位置付ける。
2007515733.tif 000002
【特許請求の範囲】
【請求項１】
グラフィックメモリの第１ブロックがグラフィックデータを記憶するのを支援するために、メモリシステム内に必要な第１メモリ量を決定するステップ；
前記グラフィックメモリの第１ブロックを位置付けるための前記メモリシステム内のアドレス位置であり、前記グラフィックメモリの第１ブロックの一部分に占有されるメモリセルのバンク数及びメモリ装置数を最小化するアドレス位置を選定するステップ；
前記グラフィックメモリの第１ブロックを支援するために前記メモリシステム内に必要な前記第１メモリ量を前記アドレス位置に割り当てるステップ；及び
前記グラフィックメモリの第１ブロックの如何なる部分にも占有されていない前記メモリシステム内のメモリセルの第１バンクを、該メモリセルがアクセス不能になる低電力状態に置く一方で、前記グラフィックメモリの第１ブロックの少なくとも一部分に占有されている前記メモリシステム内のメモリセルの第２バンクを、グラフィックデータを読み出すために該メモリセルが依然としてアクセス可能であるように低電力状態に置かないステップ；
を有する方法。
【請求項２】
請求項１に記載の方法であって、メモリセルの前記第１及び第２バンクの双方が第１メモリ装置内にあり、かつ、メモリセルの前記第１バンクを低電力状態に置く一方でメモリセルの前記第２バンクを低電力状態に置かない前記ステップが、前記第２バンクを低電力状態に入れないまま前記第１バンクを低電力状態に置くように前記第１メモリ装置に信号を発することを有するところの方法。
【請求項３】
請求項２に記載の方法であって、前記第１メモリ装置が該第１メモリ装置内のメモリセルの１つのバンクを低電力状態に置く一方で該第１メモリ装置内のメモリセルの別のバンクを低電力状態に入れないことに対応していることを確認するために、前記第１メモリ装置に問い合わせるステップをさらに有する方法。
【請求項４】
請求項１に記載の方法であって、メモリセルの前記第１バンクが第１メモリ装置内にあり、メモリセルの前記第２バンクが第２メモリ装置内にあり、かつ、メモリセルの前記第１バンクを低電力状態に置く一方でメモリセルの前記第２バンクを低電力状態に置かない前記ステップが、少なくとも前記第２バンクを低電力状態に入れないまま前記第１メモリ装置を低電力状態に置くように前記第１メモリ装置に信号を発することを有するところの方法。
【請求項５】
請求項４に記載の方法であって、前記第１及び第２メモリ装置が共に第１メモリバスを介してメモリ制御器に結合され、かつ、メモリセルの前記第１バンクを低電力状態に置く一方でメモリセルの前記第２バンクを低電力状態に置かない前記ステップが、前記第１メモリ装置を低電力状態に置くように前記メモリ制御器をプログラムすることを有するところの方法。
【請求項６】
請求項４に記載の方法であって、前記第１メモリ装置が第１メモリバスを介してメモリ制御器に結合され、前記第２メモリ装置が第２メモリバスを介して前記メモリ制御器に結合され、かつ、メモリセルの前記第１バンクを低電力状態に置く一方でメモリセルの前記第２バンクを低電力状態に置かない前記ステップが、前記第１メモリバスを低電力状態に置くことを有するところの方法。
【請求項７】
請求項１に記載の方法であって：
表示装置上の像をリフレッシュするために、メモリセルの前記第１バンクが低電力状態に置かれたままで、前記グラフィックメモリの第１ブロックからグラフィックデータを繰り返し読み出すステップ；及び
メモリセルの前記第１バンクを低電力状態から外すステップ；
をさらに有する方法。
【請求項８】
請求項７に記載の方法であって：
セットアップソフトウェアであり、それによって前記グラフィックメモリの第１ブロックが割り当てられるセットアップソフトウェアの実行完了後、付加的なグラフィック機能を支援するためにグラフィックメモリの追加ブロックを動的に割り当てる必要があるとの指示を受け取るステップ；
グラフィックメモリの前記追加ブロックを動的に割り当てるステップ；
動的に割り当てられたグラフィックメモリの前記追加ブロックが解放されてもよいとの指示を受け取るステップ；及び
前記動的に割り当てられたグラフィックメモリの追加ブロックを解放するステップ；
をさらに有する方法。
【請求項９】
請求項８に記載の方法であって：
動的に割り当てられたグラフィックメモリの追加ブロックが前記メモリシステム内に存在する時に前記メモリシステムの一部分を低電力状態に置くことが対応されている場合に、前記動的に割り当てられたグラフィックメモリの追加ブロックの少なくとも一部分に占有されているメモリセルバンクを低電力状態に置くステップ；及び
動的に割り当てられたグラフィックメモリの追加ブロックが前記メモリシステム内に存在する時に前記メモリシステムの一部分を低電力状態に置くことが対応されておらず、かつ、前記動的に割り当てられたグラフィックメモリの追加ブロックが存在している場合に、前記メモリシステムの一部分を低電力状態に置かないステップ；
をさらに有する方法。
【請求項１０】
プロセッサ；
グラフィック制御器；
グラフィックメモリの一部分を記憶するためのメモリセルの第１バンク、及びシステムメモリの一部分を記憶するためのメモリセルの第２バンクを有する第１メモリ装置であり、前記第１バンクを低電力状態に入れない一方で前記第２バンクは低電力状態に置かれることに対応している第１メモリ装置；並びに
前記プロセッサ及び前記グラフィック制御器の双方に結合されたメモリ制御器であり、第１メモリバスを介して前記第１メモリ装置に結合され、前記第２バンクが低電力状態に置かれているかどうかに拘わらず前記グラフィック制御器に前記第１バンクへのアクセスを提供し、かつ、前記第２バンクが低電力状態に置かれていないときに前記プロセッサに前記第２バンクへのアクセスを提供するメモリ制御器；
を有する装置。
【請求項１１】
請求項１０に記載の装置であって、システムメモリの別の部分を記憶するための第２メモリ装置であり、前記第１メモリバスを介して前記メモリ制御器に結合され、かつ前記第２バンクが低電力状態に置かれるときに低電力状態に置かれることになる第２メモリ装置をさらに有する装置。
【請求項１２】
請求項１０に記載の装置であって：
前記メモリ制御器に結合された第２メモリバスであり、前記第２バンクが低電力状態に置かれるときに低電力状態に置かれることになる第２メモリバス；及び
システムメモリの別の部分を記憶するための第２メモリ装置であり、前記第１メモリバスを介して前記メモリ制御器に結合され、かつ前記第２バンク及び前記第２メモリバスが低電力状態に置かれるときに低電力状態に置かれることになる第２メモリ装置；
をさらに有する装置。
【請求項１３】
メモリシステムを構成する複数のメモリ装置内のメモリセルバンクのサイズ及び量を分析するステップ；
１つのバンクを低電力状態に置く一方で別のバンクは低電力状態に入れないことに対応しているメモリ装置が前記メモリシステム内に存在する場合に、この対応を提供しているメモリ装置内から、グラフィックメモリのブロックの少なくとも一部分を収容するための少なくとも１つのバンクを選定するステップ；及び
１つのバンクを低電力状態に置く一方で別のバンクは低電力状態に入れないことに対応しているメモリ装置が前記メモリシステム内に存在せず、かつ、低電力状態に独立して置かれてもよい別のメモリ装置であり、その中にグラフィックメモリのブロックの如何なる部分も存在しない別のメモリ装置が存在している場合に、この対応を提供しないメモリ装置内から、グラフィックメモリのブロックの少なくとも一部分を収容するための少なくとも１つのバンクを選定するステップ；
を有する方法。
【請求項１４】
メモリ装置がグラフィックメモリのブロック全体を収容するのに十分な大きさである場合に、前記メモリ装置内のグラフィックメモリのブロック全体を、可能な限り少ないメモリバンクを占有するように、前記メモリ装置内の単一の連続したアドレス可能ブロックに割り当てるステップ；並びに
メモリ装置がグラフィックメモリの全ブロックを収容するのに十分な大きさでない場合に、メモリ装置全体を満たすための前記メモリ装置内のグラフィックメモリのブロックの一部分を、前記メモリ装置内のメモリバンクの全てを占有するように、単一の連続したアドレス可能ブロックに割り当てるステップ、及び、可能な限り少ないメモリ装置を占有するように、グラフィックメモリのブロックをメモリシステム内に割り当てるステップ；
を有する方法。
【請求項１５】
コードを有する機械アクセス可能媒体であって、前記コードは、電子システム内のプロセッサによって実行されるとき、電子システムに：
グラフィックメモリの第１ブロックがグラフィックデータを記憶するのを支援するために、メモリシステム内に必要な第１メモリ量を決定させ；
前記グラフィックメモリの第１ブロックを位置付けるための前記メモリシステム内のアドレス位置であり、前記グラフィックメモリの第１ブロックの一部分に占有されるメモリセルのバンク数及びメモリ装置数を最小化するアドレス位置を選定させ；
前記グラフィックメモリの第１ブロックを支援するために前記メモリシステム内に必要な前記第１メモリ量を前記アドレス位置に割り当てさせ；かつ
前記グラフィックメモリの第１ブロックの如何なる部分にも占有されていない前記メモリシステム内のメモリセルの第１バンクを、該メモリセルがアクセス不能になる低電力状態に置かせ、かつ前記グラフィックメモリの第１ブロックの少なくとも一部分に占有されている前記メモリシステム内のメモリセルの第２バンクを、グラフィックデータを読み出すために該メモリセルが依然としてアクセス可能であるように低電力状態に置かせない；
ところの機械アクセス可能媒体。
【請求項１６】
請求項１５に記載の機械アクセス可能媒体であって、さらに、プロセッサに：
メモリセルの前記第１バンクを低電力状態から外させ；
前記グラフィックメモリの第１ブロックの割り当て完了後、付加的なグラフィック機能を支援するためにグラフィックメモリの追加ブロックを動的に割り当てる必要があるとの指示を受け取らせ；
グラフィックメモリの前記追加ブロックを動的に割り当てさせ；
動的に割り当てられたグラフィックメモリの前記追加ブロックが解放されてもよいとの指示を受け取らせ；かつ
前記動的に割り当てられたグラフィックメモリの追加ブロックを解放させる；
ところの機械アクセス可能媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、グラフィックメモリ装置として機能するメモリ装置数、及び／又はその部分のサイズを制限することに関する。
【背景技術】
【０００２】
コンピュータシステム等の電子システムは、コスト削減及び消費電力削減という時折対立する２つの目標を満たすように設計が続けられている。これらの目標は、さらに優れた携帯性を必要とする用途がますます増加していること、及びコスト削減によってこのようなデバイスをより多くのエンドユーザに身近なものとするという絶えず存在する要望を含め、このようなデバイスに対してますます多岐にわたる用途が見出されるという継続的な傾向によって駆り立てられている。より優れた携帯性への要求は、このような電子システムに対して、小型化、軽量化、及び電池等の可搬型電源でますます長期間動作可能であること、という必要を迫っている。コスト削減への要求は、このような電子システムに対して、在庫部品及び組み立てコストを削減するために、より少数のより高度に集積化された部品から製造される必要を迫っている。
【０００３】
当初は、メモリシステムを構成するメモリ装置の量を削減する手法を見出すことにより、このような電子システムにおけるメモリシステムの物理サイズを削減することが、双方の目標を達成する手法であるように思われていた。メモリ装置の数を削減することは、メモリシステムによる全消費電力を削減する手法になり、物理的により小さなメモリシステムが得られることになる。メモリ装置数のこのような削減を実現する１つの手法は、統合化メモリアーキテクチャ（unified  memory  architecture；ＵＭＡ）の採用である。ＵＭＡでは、同一メモリシステムがグラフィック及びシステムメモリの双方としての役割を果たすように、電子システムのグラフィック制御器及びプロセッサの双方が同一メモリ装置を共有する。与えられた電子システムのメモリ要求と同様にグラフィック及び処理機能に応じて、ＵＭＡを導入することにより、与えられた電子システムのメモリ装置総数は文字通り半分に削減され、電力、重量及び容積の相当な削減が得られる。
【０００４】
今日の電子システムの大部分において、システム及びグラフィックの双方のメモリは、記憶保持動作が必要な随時書き込み読み出しメモリ（ＤＲＡＭ）装置で構成される傾向にある。当業者に容易に認識されるところであるが、ＤＲＡＭはデータを保持するために、データ記憶に用いられる全てのメモリセルについて一定間隔でリフレッシュ動作が実行されることを必要とする。ＤＲＡＭ装置を用いるメモリシステムの通常動作中では、リフレッシュ動作は一定間隔で、通常の読み出し／書き込み動作と交互に行われる。節電に努めるため、今日の多くのＤＲＡＭ装置は、“セルフリフレッシュ”モードと呼ばれる低電力モードを備えている。セルフリフレッシュモードでは、ＤＲＡＭ装置へのバス及びインターフェースの電源が切られ、ＤＲＡＭ装置はリフレッシュ動作を内部的に実行してデータを保持するために十分な電力のみを消費する。ＤＲＡＭ装置へのバス及びインターフェースの電源が切られており、通常の読み出し／書き込み動作は実行され得ない。言い換えれば、セルフリフレッシュモードでは、データは保持されるがアクセスされることはできない。
【０００５】
今日の多くの電子システムに導入されている低電力モード方式では、システムメモリ装置として機能するＤＲＡＭ装置がセルフリフレッシュモードに置かれる一方で、グラフィックメモリ装置として機能するＤＲＡＭ装置は、グラフィック制御器によって駆動される表示装置に供給される画像をリフレッシュする支援についての要求に応えるため、通常通り動作され続ける。グラフィックシステムに精通した者に容易に認識されるように、今日の電子システムで用いられている表示装置方式の大部分は、ディスプレー上の像を保持するために、表示装置に一定間隔でイメージデータを再送信する必要がある。この像の規則的な再送信はグラフィックメモリからイメージデータが一定間隔で読み出されることを必要とする。故に、電子システムのディスプレー上に像を保持することが望まれる場合には、グラフィックメモリへのバス及びインターフェースの電源は切られてはならない。完全に分離されたバス、インターフェース及びメモリ装置が、システム及びグラフィックメモリとして機能するように用いられる今日の電子システムでは、グラフィックメモリに影響を及ぼさずにシステムメモリの電源を切ることは容易である。しかしながら、ＵＭＡが導入された場合、統合化メモリシステムの同一メモリ装置をシステム及びグラフィックメモリの双方として機能させることになり、グラフィックメモリに影響を及ぼさずにシステムメモリの電源を切ろうとすることには問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、省電力のための統合化メモリ機構を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以下の記載では、説明の目的で、本発明の実施形態の完全な理解をもたらすために多数の詳細事項が説明される。しかしながら、請求項に記載される本発明を実施するためには、これらの具体的な詳細事項は必要でないことは当業者に明らかなところである。
【０００８】
本発明の実施形態は、ＵＭＡを用いる電子システムにおいて、グラフィックメモリ装置として機能するメモリ装置数、及び／又は１つ以上のメモリ装置の部分のサイズを制限することに関する。より具体的には、本発明は、少なくとも、メモリ装置及び／又はその部分がこのような電子システムでシステムメモリ装置として機能することが可能な程度において、低電力状態に置かれることのないメモリ装置数、及び／又は１つ以上のメモリ装置の部分のサイズを制限することに関する。以下の議論はＤＲＡＭ装置を中心としているが、請求項記載の発明は、ある種の低電力状態を備える如何なる方式のメモリ装置に対応して実施されてよいことは当業者に理解されるところである。また、以下の議論はメモリセルがバンク内の行及び列の２次元配列に編成されたＤＲＡＭ装置を中心としているが、メモリセルは、３次元以上の配列、様々なインターリーブ形態を備える配列、コンテンツアドレス可能な配列なども含め、多数の手法の内の如何なるものに編成されてよいことも当業者に理解されるところである。さらに、以下の議論は、少なくとも部分的に、コンピュータシステム内のメモリを中心にしているが、請求項記載の発明は、他の電子システムに関連して実施されてよいことも当業者に理解されるところである。
【０００９】
図１はコンピュータシステムを用いる一実施形態のブロック図である。コンピュータシステム100は、少なくとも部分的に、プロセッサ110、グラフィック制御器120、メモリ制御器130及びメモリ140で構成されている。メモリ制御器130は、プロセッサ110及びグラフィック制御器120の双方に結合され、当該メモリ制御器130がやはり結合されたメモリ140へのアクセスをプロセッサ110及びグラフィック制御器120の双方に提供する。グラフィック制御器120はさらにモニター122に結合され、モニター122で表示されるべくメモリ140から読み出されたイメージデータをモニター122に提供する。プロセッサ110、メモリ制御器130及びメモリ140は、プロセッサ110による機械可読命令の実行、及びメモリ140での命令を含めたデータの記憶を支援可能な、コンピュータシステム100の一種のコアを構成している。様々な実施形態において、プロセッサ110は、広く知られ用いられている“ｘ８６”命令セットの少なくとも一部を実行可能な多様な型式のプロセッサの中の如何なるものでもよい。また、他の実施形態では、２個以上のプロセッサが用いられてもよい。
【００１０】
様々な実施形態において、メモリ140は多様な型式のＤＲＡＭの中の如何なる１つ以上のメモリ装置で構成されてもよい。ＤＲＡＭの型式には、ＦＰＭ（高速ページモード）、ＥＤＯ（拡張データアウト）、ＳＤＲ（シングルデータレート）若しくはＤＤＲ（ダブルデータレート）型のＳＤＲＡＭ（同期ＤＲＡＭ）、ＲＡＭＢＵＳTMインターフェース等を用いる様々な技術のＲＡＭが含まれる。メモリ制御器130はＤＲＡＭの型式に拘わらずメモリ140に適切なインターフェースを提供する。ある実施形態では、メモリ140は、例えばＳＩＭＭ（シングル・インラインメモリモジュール）、ＤＩＭＭ（デュアル・インラインメモリモジュール）、ＳＩＰＰ（シングル・インラインピンパッケージ）等の取り外し可能なメモリモジュールであり、例えば、１つ以上のメモリＩＣ（集積回路）が搭載された小型回路基板等の、基板の形態で実装される。他の実施形態では、メモリ140は、１つ以上のプロセッサ110、グラフィック制御器120及び／又はメモリ制御器130が搭載された基板と同一の比較的大きい回路基板に搭載された１つ以上のメモリＩＣで構成されてもよい。
【００１１】
アドレス000で始まりzzzで終わるメモリマップ144は、様々な取り得る実施形態でのメモリ140において可能なメモリ空間の割り当ての一実施例を示している。図示されるように、メモリ140においてシステムメモリとして割り当てられたメモリ空間の部分は、システムメモリ141a（アドレス000乃至xxx）とシステムメモリ141b（アドレスyyy乃至zzz）とに分割され、グラフィックメモリ142を囲んでいる。ここで、グラフィックメモリ142は、メモリ140においてグラフィックメモリとして割り当てられたメモリ空間の部分（アドレスxxx乃至yyy）である。様々な取り得る実施形態において、システム及び／又はグラフィックメモリとしてのメモリ140部分の割り当ては、コードを実行するプロセッサ（場合によりプロセッサ110）によって遂行されてもよい。ここで、コードは、例えば、プロセッサがアクセスする回路基板上の不揮発性メモリ装置内のファームウェア、又は、ハードディスクの円盤状記憶媒体などの、ある種の媒体からロードされるオペレーティングシステム等である。メモリ140内の空間が割り当てられる機構に拘わらず、グラフィックメモリの全空間は単一の連続したブロック、すなわちグラフィックメモリ142、として割り当てられ、メモリマップ144内の１対の開始アドレス及び終了アドレス（すなわち、アドレスxxx及びアドレスyyy）のみを有するようにメモリマップ144内に位置付けられる。こうして、グラフィックメモリ142に可能な限り少ないメモリＩＣ、及び／又は１つ以上のメモリＩＣ内の可能な限り少ないバンクのみを占有させるように努めている。当業者には容易に認識されるところではあるが、僅かなメモリＩＣ、及び／又は１つ以上のメモリＩＣ内の僅かなバンクを占有するグラフィックメモリ142の割り当ては、グラフィックメモリ142が図示されるようにシステムメモリ部分に挟まれて割り当てられることを必ずしも必要とせず、グラフィックメモリ142はメモリマップ144の何れかの端に割り当てられてもよい。すなわち、グラフィックメモリ142はアドレス000で始まるように、あるいはアドレスzzzで終わるように割り当てられてもよい。
【００１２】
メモリセルが２次元配列に編成されたバンクを複数有する１つのメモリＩＣのみでメモリ140が実施される実施形態では、グラフィックメモリ142は可能な限り少ないメモリセルバンクを占有するように割り当てられる。コンピュータシステム100が低電力状態に入る場合に、メモリ140を構成する単一のメモリＩＣ内の、何れかのシステムメモリ141a若しくは141bの一部又は全部によって専ら占有されるバンクは、例えばセルフリフレッシュモード等の低電力状態に入らされる。一方、グラフィックメモリ142によって部分的にでも占有されるバンクは低電力状態には置かれず、少なくとも、ディスプレーに表示された像をリフレッシュするためにグラフィックメモリ142の部分を読み込む動作を遂行する能力が維持される。
【００１３】
メモリ140が複数のメモリＩＣで実施される実施形態では、グラフィックメモリ142は可能な限り少ないメモリＩＣを占有するように割り当てられる。そして、コンピュータシステム100が低電力状態に入るとき、メモリ140を構成し、且つ何れかのシステムメモリ141a若しくは141bの一部又は全部によって占有されるメモリＩＣは、低電力状態に入らされる。一方、グラフィックメモリ142によって部分的にでも占有されるメモリＩＣは低電力状態には置かれない。このような実施形態の変形例においては、グラフィックメモリ142によって部分的にでも占有されるメモリＩＣは、グラフィックメモリ142に部分的にでも占有される如何なるバンクも低電力状態に置かれないようにしながら、低電力状態に置かれたシステムメモリ141a又は141bの部分のみに占有されるバンクを当該ＩＣ内に有し得るようにされてもよい。
【００１４】
メモリ140が単一のメモリＩＣで実施される実施形態、又はメモリ140が複数のメモリＩＣで実施される実施形態の何れにおいても、プロセッサ110は、メモリ140を構成するメモリ装置の数及び型式の正確な構成を、存在する場合にはそれら複数のメモリ装置の各々におけるメモリセルバンクの内部編成と共に、プロセッサ110に最初に問い合わせ又は調査させる一連の機械可読命令を実行してもよい。このような命令の実行に際して、プロセッサ110は、構成に関する収集データ、及びグラフィックメモリ142として割り当てられる必要があるメモリ140の量に関する情報を分析し、グラフィックメモリ142が可能な限り少ないメモリ装置、及び／又は１つ以上のメモリ装置の可能な限り少ないメモリセルバンクを占有する結果となるメモリマップ144のバーションを導き出すようにされてもよい。その結果、可能な限り多くのメモリ装置及び／又はメモリ装置のバンクが1つ以上のブロックのシステムメモリ（例えば、システムメモリ141a及び141b等）のみによって占有されることになり、それらのメモリ装置及び／又はメモリ装置のバンクを低電力状態に置くことが可能になる。
【００１５】
あるいは、グラフィックメモリ142に規定値として常にアドレス000で始まる、あるいはアドレスzzzで終わる単一ブロックを割り当てる、すなわち、グラフィックメモリがメモリマップ144の一端又は他端に沿うように常にグラフィックメモリ142を位置付ける、より単純なアルゴリズムが用いられてもよい。このような単純化されたアルゴリズムは、メモリ140を構成するメモリ装置の数及び／又は構成を割り出すためのメモリ140への問い合わせ又は調査を伴ってもよいし、伴わなくてもよい。このような単純化されたアルゴリズムは、メモリマップ144の一端又は他端の単一のブロック内に全グラフィックメモリ142を割り当てることは、初期設定で、通常はグラフィックメモリ142に可能な限り少ないメモリ装置及び／又はメモリセルバンクを占有させることになるという推定に基づく。また、メモリ140を構成する利用可能な全メモリ装置、及び／又はメモリ140を構成する各メモリ装置の全メモリバンクが同様の大きさ及び／又は構成をしており、グラフィックメモリを任意の１つのメモリ装置（又は並列のメモリ装置の組）内に配置しても他の如何なるものに対して有意な利点がないことが分かっている場合に、このような単純化されたアルゴリズムが望ましいと判断されてもよい。
【００１６】
図２ａ及び２ｂはメモリ装置を用いる実施形態のブロック図である。図２ａ及び２ｂの双方において、メモリ装置240は８個のメモリセルバンク、すなわちバンク245a乃至245h、で構成されているとして描かれているが、メモリ装置240は異なる数のメモリセルバンクで構成されてもよいことは当業者に容易に認識されるところである。様々な実施形態において、バンク245a乃至hの各々はメモリセルの行及び列の２次元配列で構成され、各バンクは別々にアクセス可能である。
【００１７】
図２ａのシステムメモリ241及びグラフィックメモリ242、並びに図２ｂのシステムメモリ241a、241b及びグラフィックメモリ242がバンク245a乃至hのメモリセルによって提供される記憶装置にどのように割り当てられるかを例示するために、メモリマップ244はバンク245a乃至hのブロック描写の上に重ねられている。具体的には、図２ａでは、システムメモリ241はバンク245bの一部分のみとバンク245c乃至hの全体を占め、一方、グラフィックメモリ242はバンク245a全体とバンク245bの一部分のみを占めている。こちらもまた具体的には、図２ｂでは、システムメモリとして割り当てられたメモリ装置240の部分はシステムメモリ241a及び241bに分割され、システムメモリ241aはバンク245a乃至dの全体とバンク245eの一部分のみを占め、システムメモリ241bはバンク245fの一部分のみとバンク245g及びhの全体を占め、一方、グラフィックメモリ242はバンク245e及び245f双方の一部分のみを占めている。図２ａ及び２ｂは、システム及びグラフィックメモリとしてのメモリ装置240の具体的なマッピングの２つの異なる例を図示するためのものである。しかしながら、当業者に容易に認識されるように、システム及びグラフィックメモリの組み合わせのための記憶装置の割り当てのこれら具体的なマッピングは単なる例であり、システム及びグラフィックメモリの組み合わせには多くの他のマッピングが可能である。図２ａ及び２ｂの双方において重要な点は、グラフィックメモリ242が単一の連続したブロック記憶装置として割り当てられていること、及びこの単一の連続ブロック記憶装置が位置付けられた場所が可能な限り少ないバンクを占有していることである。この場所は、図示されるように、グラフィックメモリ242に場所を提供する２つのバンクのみであり、グラフィックメモリ242に占有されるバンク数（又は場合によってメモリ装置数）を最小化し、グラフィックメモリ242を部分的にも含まないバンク及び／又はメモリ装置を最大化し、それによって、低電力状態に置かれるバンク及び／又はメモリ装置を最大化する試みのために、１つのバンクに適合するには大きすぎる。
【００１８】
図２ａのメモリマップ244に似たメモリマップを有する実施形態では、メモリ装置240が低電力状態に置かれるとき、バンク245c乃至hはセルフリフレッシュモード等の低電力状態に置かれ、一方、バンク245a及びbは低電力状態に置かれない。バンク245a及びbに通常動作を継続させることにより、表示装置（図示せず）に示された像のリフレッシュに対応するように、バンク245a及びb内に含まれるグラフィックデータが規則的なタイミングに基づいて読み出され得ることになる。このようにして、メモリ装置240がその一部を成す電子システムは、像を表示装置に示し続けることを可能にする程度の限られた範囲に電力が削減される。
【００１９】
同様に、図２ｂのメモリマップ244に似たメモリマップを有する実施形態では、メモリ装置240が低電力状態に置かれるとき、バンク245a乃至d、245g及び245hは低電力状態に置かれ、一方、バンク245e及びfは低電力状態に置かれない。バンク245e及びfに通常動作を継続させることにより、表示装置（図示せず）に示された像のリフレッシュに対応するように、バンク245e及びf内に含まれるグラフィックデータが規則的なタイミングに基づいて読み出され得ることになる。
【００２０】
図３ａ及び３ｂはメモリシステムを用いる実施形態の簡易ブロック図である。図３ａ及び３ｂの双方において、メモリシステム300は少なくとも部分的に、メモリバス335で共に結合されたメモリ制御器330及びメモリ装置340ａ乃至cで構成されている。メモリシステム設計の当業者に容易に認識されるように、図３ａ及び３ｂは比較的単純なメモリシステムの例であり、請求項記載の発明の意図及び範囲を逸脱することなく、構成要素の厳密な配置及び構成が削減され、増加され、あるいは変更された代わりの実施形態が可能である。例えば、メモリシステム300は単一のメモリバスによって結合された３個のメモリ装置340a乃至cを有するものとして描かれているが、メモリシステム300のその他の可能な実施形態は異なる数のメモリ装置を結合する複数のバスで構成されてもよいことは当業者に容易に理解されるところである。
【００２１】
メモリ制御器330は、メモリ装置340a乃至cへのアクセスを少なくともプロセッサ310及びグラフィック制御器320に提供する部分として、メモリ装置340a乃至cによって実行される機能を制御する。ここで、プロセッサ310及びグラフィック制御器320の双方ともメモリ制御器330に結合されている。具体的には、プロセッサ310及び／又はグラフィック制御器320は、１つ以上のメモリ装置340a乃至c内にデータを記憶し、また、１つ以上のメモリ装置340a乃至cから記憶されたデータを取り出すよう、メモリ制御器330へコマンドを発する。メモリ制御器330はこれらのコマンドを受け取り、それらをメモリバス335と適合するタイミング及びプロトコルを有する形式でメモリ装置340a乃至cに中継する。要するに、メモリ制御器330は、プロセッサ310及び／又はグラフィック制御器320からの読み出し及び書き込みコマンドに応じて、メモリ装置340a乃至c内のメモリセルに為されたアクセスを調整する。
【００２２】
メモリバス335は、別個の導体、又は、時間軸で多重化されて異なる位相が順々に現れる共有導体の何れの場合も、アドレス、コマンド及び／又はデータを伝達する様々な別個のアドレス、制御及び／又はデータの信号線で構成されてもよい。その代わりに、あるいは、恐らくこのような別個の信号線とともに、アドレス、コマンド及び／又はデータは、受け渡しのために様々な方式で符号化されてもよいし、且つ／或いはパケットで受け渡されてもよい。メモリバス335はまた、アドレス、コマンド及び／又はデータのパリティ信号や誤り検出及び訂正（ＥＣＣ）信号を伝達してもよい。当業者に容易に認識されるように、メモリバス335にわたる伝達には多くの形式のタイミング、信号伝達及びプロトコルが用いられてもよい。メモリバス335の種々の可能な実施形態を構成する様々な信号線の厳密な量及び特性は、多数ある可能なメモリインターフェースの如何なるものとも相互利用可能なように構成されてもよい。これらのメモリインターフェースには、今日広く用いられている、あるいは新しいインターフェース及び／又はメモリ装置の型式が含まれ、メモリ装置の型式には、ＦＰＭ（高速ページモード）記憶装置、ＥＤＯ（拡張データアウト）、デュアルポートＶＲＡＭ（ビデオＲＡＭ）、ウィンドウＲＡＭ、ＳＤＲ（シングルデータレート）、ＤＤＲ（ダブルデータレート）、ＲＡＭＢＵＳTMＤＲＡＭ等が含まれ得る。（同期メモリバスの場合のように）様々な信号線上の活動がクロック信号で調整されるように意図された実施形態においては、場合によって制御信号線群の中の１つ以上の信号線が、クロック信号を各メモリバス335にわたって伝達する働きを有する。
【００２３】
各メモリ装置340a乃至cは１つ以上のメモリＩＣで構成され、その中には配列状に編成された１つ以上のメモリセルバンクが存在している。ある実施形態では、メモリ装置340a乃至cはそれぞれ単一の集積回路で構成されてもよい。一方で、他の実施形態では、メモリ装置340a乃至cはそれぞれ複数の集積回路で構成されてもよい。様々な取り得る実施形態では、メモリ装置340a乃至cの各々は、ＳＩＭＭ（シングル・インラインメモリモジュール）、ＳＩＰＰ（シングル・インラインピンパッケージ）、ＤＩＭＭ（デュアル・インラインメモリモジュール）、又は当業者に認識されるようなその他の様々な型式の如何なるもの、の型式で実施されてもよい。このような実施形態では、当業者に認識されるように、１つ以上のメモリ装置340a乃至cは、複数のメモリＩＣの組立体で構成されてもよく、複数のメモリＩＣは、組立体の全メモリＩＣが同一のアドレス及びコマンドを受け取るように並列に動作するが、データバスの全幅の異なるサブセットに個別に結合される（例えば、データバスがデータビット番号0乃至63を有する64ビット幅である場合、１つのメモリ装置がデータビット0乃至3に、別のメモリ装置がデータビット4乃至7に、等々と結合される）。
【００２４】
図３ａでは、システムメモリ341b及び341cがそれぞれメモリ装置340b及び340cの全てを占有する一方で、メモリ装置340aはシステムメモリ341a及びグラフィックメモリ342の双方に割り当てられている。図３ｂでは、システムメモリ341b及び341cがそれぞれメモリ装置340b及び340cの全てを占有する一方で、メモリ装置340aはシステムメモリ341a1及び341a2並びにグラフィックメモリ342に割り当てられている。図３ａ及び３ｂは、メモリ装置340a乃至cのシステム及びグラフィックメモリとしての部分の具体的なマッピングの２つの異なる例を示すためのものである。しかしながら、当業者に容易に認識されるように、システム及びグラフィックメモリの組み合わせのための記憶装置の割り当てのこれら具体的なマッピングは単なる例であり、システム及びグラフィックメモリの組み合わせには多くの他のマッピングが可能である。図３ａ及び３ｂの双方において重要な点は、グラフィックメモリ342が単一の連続したブロックの記憶装置として割り当てられていること、及びこの単一の連続ブロックの記憶装置が位置付けられた場所が、メモリ装置340aが複数のバンクで構成される実施形態において、可能な限り少ないバンクを占有していることである。グラフィックメモリ342に一部分でも占有されるメモリ装置（例えばメモリ装置340a乃至c等）の数、及び／又はメモリ装置（例えばメモリ装置340a等）内のバンク数（又は場合によってメモリ装置数）を最小化することは、グラフィックメモリ342を一部分でさえも含まないバンク及び／又はメモリ装置を最大化し、それによって、グラフィックデータの表示をリフレッシュする目的でグラフィックデータを読み出すためのグラフィックメモリ342へのアクセスを損なうことなく、低電力状態に置かれるバンク及び／又はメモリ装置を最大化することに役立つ。
【００２５】
図３ａに似たシステム及びグラフィックメモリの割り当てを有する実施形態では、メモリシステム300が低電力状態に置かれるとき、メモリ装置340b及び340cはセルフリフレッシュモード等の低電力状態に置かれる。一方、メモリ装置340aについては、所定の実施形態におけるメモリ装置340aが、メモリ装置340a内のメモリセルの一部分のみを低電力状態に置くことに対応している場合には、メモリ装置340aのシステムメモリ341aに占有される部分のみが低電力状態に置かれ、メモリ装置340a内のメモリセルの他の部分は低電力状態に置かれない。メモリ装置340aによって提供されるこのような対応の利益を有する上述の実施形態では、メモリ装置340aの低電力状態に置かれる部分及び置かれない部分は、メモリ装置340a内のメモリセルバンク数、及び何れのバンクがシステムメモリ341aによって専ら占有されているかによって定められてもよい。その代わりに、メモリ装置340aが、その全体が低電力状態に置かれるか置かれないかの何れかでなければならない実施形態では、メモリ装置340b及び340cのみが低電力状態に置かれる一方で、メモリ装置340aは低電力状態に置かれなくてもよい。少なくともメモリ装置340aの部分のみを、低電力状態に置かずに通常動作を継続させることにより、グラフィック制御器320に結合された表示装置（図示せず）に示された像のリフレッシュに対応するように、グラフィックメモリ342内に含まれるグラフィックデータが規則的なタイミングに基づいて読み出され得ることになる。
【００２６】
同様に、図３ｂに似たシステム及びグラフィックメモリの割り当てを有する実施形態では、メモリシステム300が低電力状態に置かれるとき、メモリ装置340b及び340cはセルフリフレッシュモード等の低電力状態に置かれる。一方、メモリ装置340aについては、所定の実施形態におけるメモリ装置340aが、メモリ装置340a内のメモリセルの一部分のみを低電力状態に置くことに対応しており、メモリ装置340a内のメモリセルの他の部分は低電力状態に置かれない場合には、システムメモリ341a1及び341a2に占有される部分のみが低電力状態に置かれる。その代わりに、メモリ装置340aが、その全体が低電力状態に置かれるか置かれないかの何れかでなければならない実施形態では、メモリ装置340b及び340cのみが低電力状態に置かれる一方で、メモリ装置340aは低電力状態に置かれなくてもよい。
【００２７】
図４はメモリシステムを用いる実施形態の簡易ブロック図である。メモリシステム400は少なくとも部分的に、メモリ制御器430、メモリバス435acによってメモリ制御器430に結合されたメモリ装置440ａ及び440c、並びにメモリバス435bdによってメモリ制御器430に結合されたメモリ装置440b及び440dで構成されている。メモリシステム設計の当業者に容易に認識されるように、図４は単にメモリシステムの一例を表したものであり、請求項記載の発明の意図及び範囲を逸脱することなく、構成要素の厳密な配置及び構成が削減され、増加され、あるいは変更された代わりの実施形態が可能である。
【００２８】
メモリ制御器430は、メモリ装置440a乃至dへのアクセスを少なくともプロセッサ410及びグラフィック制御器420に提供する部分として、メモリ装置440a乃至dによって実行される機能を制御する。ここで、プロセッサ410及びグラフィック制御器420の双方ともメモリ制御器430に結合されている。具体的には、プロセッサ410及び／又はグラフィック制御器420は、１つ以上のメモリ装置440a乃至d内にデータを記憶し、また、１つ以上のメモリ装置440a乃至dから記憶されたデータを取り出すよう、メモリ制御器430へコマンドを発する。メモリ制御器430はこれらのコマンドを受け取り、それらをメモリバス435ac及び435bdと適合するタイミング及びプロトコルを有する形式でメモリ装置440a乃至dに中継する。要するに、メモリ制御器430は、プロセッサ410及び／又はグラフィック制御器420からの読み出し及び書き込みコマンドに応じて、メモリ装置440a乃至d内のメモリセルに為されたアクセスを調整する。
【００２９】
様々な実施形態において、当業者には聞き慣れたものであるが、データの記憶及び／又は取り出しのための読み出し及び／又は書き込み動作が実行される速度を向上するためにデータを２：１のインターリーブ形式でインターリーブするようにして、メモリバス435ac及び435bdの双方を同時に使用するようにメモリ制御器430が設計及び／又は構成されてもよい。このようにインターリーブすることは、プロセッサ410にメモリ装置440a乃至ｄ内の機械可読な命令及び／又はデータにより高速にアクセスさせることを可能にするシステムメモリ441a乃至dにとって特に望ましいと判断され得る。ある実施形態では、より詳細に議論されるように、消費電力削減のため、グラフィック制御器420にこのようなインターリーブの利益を与えないことが望ましいと判断される場合があり、システムメモリ441bにメモリ装置440bの全体を占有させて、グラフィックデータはグラフィックメモリ442aのみに記憶されてもよい。また一方、他の実施形態では、グラフィック制御器420はまた、このようなインターリーブの利益を享受してもよく、グラフィックデータはグラフィックメモリ442a及び442bの双方にわたってインターリーブされてもよい。しかしながら、当業者に理解されるように、グラフィックデータをグラフィックメモリ442a及び442b内の２つの別個のブロックに物理的に分割することに拘わらず、これら２つのブロックは単一の連続ブロックとほぼ同様の手法でアクセス及び制御されてもよい。それによって、他の実施形態に関して上述した手法と同様に、そして、メモリシステム400に関してより完全に議論されるように、電力削減のため、グラフィックデータに占有されているメモリ装置数、及び／又はメモリ装置内のメモリセルバンク数を制限するように、単一ブロックとして記憶されているグラフィックデータによってもたらされる利点を用いる機会が得られる。
【００３０】
メモリバス435ac及び435bdは、別個の導体、又は、時間軸で多重化されて異なる位相が順々に現れる共有導体の何れの場合も、アドレス、コマンド及び／又はデータを伝達する様々な別個のアドレス、制御及び／又はデータの信号線で構成されてもよい。その代わりに、あるいは、恐らくこのような別個の信号線とともに、アドレス、コマンド及び／又はデータは、受け渡しのために様々な方式で符号化されてもよいし、且つ／或いはパケットで受け渡されてもよい。メモリバス435ac及び435bdはまた、アドレス、コマンド及び／又はデータのパリティ信号や誤り検出及び訂正（ＥＣＣ）信号を伝達してもよい。当業者に容易に認識されるように、メモリバス435ac及び435bdにわたる伝達には多くの形式のタイミング、信号伝達及びプロトコルが用いられてもよい。メモリバス435ac及び435bdの種々の可能な実施形態を構成する様々な信号線の厳密な量及び特性は、多数ある可能なメモリイターフェースの如何なるものとも相互利用可能なように構成されてもよい。メモリ装置440a乃至dはそれぞれ１つ以上のメモリＩＣで構成され、その中には配列状に編成された１つ以上のメモリセルバンクが存在している。メモリ装置440a乃至dはそれぞれ単一の集積回路、又は複数の集積回路の何れで構成されてもよい。
【００３１】
グラフィックデータがメモリ装置440a及び440bの双方を、それぞれ、グラフィックメモリ442a及び442bとして占有しているところの、システム及びグラフィックメモリの割り当てを有する実施形態では、メモリシステム400が低電力状態に置かれるとき、メモリ装置440c及び440dは全体がセルフリフレッシュモード等の低電力状態に置かれる。一方、メモリ装置440a及び440bについては、所定の実施形態におけるメモリ装置440a及び440bが、メモリ装置440a及び440b内のメモリセルの一部分のみを低電力状態に置くことに対応している場合には、メモリ装置440a及び440bのそれぞれシステムメモリ441a及び441bに占有される部分のみが低電力状態に置かれ、メモリ装置440a及び440b内のメモリセルの他の部分は低電力状態に置かれない。メモリ装置440a及び440bによって提供されるこのような対応の利益を有する上述の実施形態では、メモリ装置440a及び440bの低電力状態に置かれる部分及び置かれない部分は、メモリ装置440a及び440b内のメモリセルバンク数、及び何れのバンクがそれぞれシステムメモリ441a及び441bによって専ら占有されているかによって定められてもよい。その代わりに、メモリ装置440a及び440bが、その全体が低電力状態に置かれるか置かれないかの何れかでなければならない実施形態では、メモリ装置440c及び440dのみが低電力状態に置かれる一方で、メモリ装置440a及び440bは低電力状態に置かれなくてもよい。少なくともメモリ装置440a及び440bの、それぞれ、グラフィックメモリ442a及び442bを有する部分に、低電力状態に置かれるのではなく通常動作を継続させることにより、グラフィック制御器420に結合された表示装置（図示せず）に示された像のリフレッシュに対応するように、それぞれグラフィックメモリ442a及び442b内に含まれるグラフィックデータが規則的なタイミングに基づいて読み出され得ることになる。
【００３２】
同様に、グラフィックデータがメモリ装置440aのみをグラフィックメモリ442aとして占有しているところの、システム及びグラフィックメモリの割り当てを有する実施形態では、メモリシステム400が低電力状態に置かれるとき、メモリ装置440b乃至dはセルフリフレッシュモード等の低電力状態に置かれる。一方、メモリ装置440aについては、所定の実施形態におけるメモリ装置440aが、メモリ装置440a内のメモリセルの一部分のみを低電力状態に置くことに対応している場合には、メモリ装置440aのシステムメモリ441aに占有される部分のみが低電力状態に置かれ、メモリ装置440a内のメモリセルの他の部分は低電力状態に置かれない。その代わりに、メモリ装置440aが、その全体が低電力状態に置かれるか置かれないかの何れかでなければならない実施形態では、メモリ装置440b乃至dのみが低電力状態に置かれる一方で、メモリ装置440aは低電力状態に置かれなくてもよい。メモリ装置440aの一部が低電力状態に置かれるか否かに拘わらず、メモリ装置440b及び440dの双方を低電力状態に置くことは、メモリバス435bdをも低電力状態に置き、メモリシステム400による電力消費をさらに削減する機会をもたらす。
【００３３】
図５はコンピュータシステムを用いる他の実施形態のブロック図である。図１のコンピュータシステム100とある程度よく似ており、コンピュータシステム500は、少なくとも部分的に、プロセッサ510、グラフィック制御器520、メモリ制御器530及びメモリ540で構成されている。メモリ制御器530は、プロセッサ510及びグラフィック制御器520の双方に結合され、当該メモリ制御器530がやはり結合されたメモリ540へのアクセスをプロセッサ510及びグラフィック制御器520の双方に提供する。グラフィック制御器520はさらにモニター522に結合され、モニター522で表示されるべくメモリ540から読み出されたイメージデータをモニター522に提供する。様々な実施形態において、プロセッサ510は多様な型式のプロセッサの何れでもよく、２個以上のプロセッサが用いられてもよい。
【００３４】
様々な実施形態において、メモリ540は多様なメモリ技術の何れかによる１つ以上のメモリ装置で構成され、メモリ制御器530はメモリの型式に拘わらずメモリ540に適切なインターフェースを提供する。
【００３５】
アドレス000で始まりzzzで終わるメモリマップ544は、様々な取り得る実施形態に適用可能なメモリ540内のメモリ空間の取り得る割り当て例を示している。図示されるように、メモリ540内のシステムメモリとして割り当てられたメモリ空間の部分は、システムメモリ541a（アドレス000乃至xxx）とシステムメモリ541b（アドレスyyy乃至zzz）とに分割され、グラフィックメモリ542aを囲んでいる。ここで、グラフィックメモリ542aは、メモリ540内のグラフィックメモリとして割り当てられたメモリ空間の部分（アドレスxxx乃至yyy）である。様々な取り得る実施形態において、システム及び／又はグラフィックメモリとしてのメモリ540部分の割り当ては、コードを実行するプロセッサ（場合によりプロセッサ510）によって遂行されてもよい。ここで、コードは、例えば、プロセッサがアクセスする回路基板上の不揮発性メモリ装置内のファームウェア、又は、コンピュータシステム500をオペレーティングシステムの制御下で通常動作させる準備に際して、ある種の媒体からロードされるオペレーティングシステム等である。メモリ540内の空間が割り当てられる機構に拘わらず、グラフィックメモリ542aは、図１のグラフィックメモリ142と同様に、単一の連続したブロックとして割り当てられ、メモリマップ544内の１対の開始アドレス及び終了アドレス（すなわち、アドレスxxx及びアドレスyyy）のみを有するようにメモリマップ544内に位置付けられる。こうして、グラフィックメモリ542aに可能な限り少ないメモリＩＣ、及び／又は１つ以上のメモリＩＣ内の可能な限り少ないバンクのみを占有させるように努めている。従って、グラフィックメモリ542aを単一ブロックとして割り当てることにより、モニター522上の像を保持するためにグラフィックデータは一定間隔で読み出されるままで、１つ以上のメモリ装置内の低電力状態に置くことのできないバンク数が削減され、且つ／或いは低電力状態に置くことのできないメモリ装置数が削減される。
【００３６】
また一方、図１のメモリマップ144と異なり、メモリマップ544はまた、動的に割り当てられたアドレスaaa乃至bbbのグラフィックデータブロック、すなわちグラフィックメモリ542bを表している。グラフィックメモリ542bは、グラフィック制御器520による複雑なグラフィックタスクの実行を支援するため、“必要に応じて”を原則にして、例えばシステムメモリ541b等のシステムメモリ内に動的に割り当てられる。ここで、複雑なタスクとは、例えば、テクスチャ・マッピング、動画の復元、多次元モデリング等の、モニター522上の像を単純に保持することの範囲を超えるタスクである。グラフィックメモリ542bのサイズはグラフィック操作の要求に応じて増減されてもよく、必要でなくなれば完全に削除されてもよい。このようなグラフィックメモリ542bの動的割り当ては、様々な実施形態において、オペレーティングシステム内のメモリ管理コードによって実行されてもよい。このコードは、プロセッサ510によるシステムメモリ541a及び541bの使用を支援する様々な管理タスクを行うために用いられるものである。様々な実施形態において、グラフィックメモリ542bが割り当てられることは、コンピュータシステム500のユーザによってコンピュータシステム500が用いられて実行すべきとされるタスクに応じて、必要とされたりされなかったりしてもよい。一例として、コンピュータシステム500のユーザがコンピュータシステム500を用いてビデオゲームで遊ぶとすると、動画表示及び／又は像の３次元化を支援するために、グラフィックメモリ542aに既に割り当てられた量より多くのグラフィックメモリ量が必要とされる場合がある。そして、このような例では、このような追加要求に対応するために、少なくともコンピュータシステム500のユーザがビデオゲームで遊ぶのを中止するまで、グラフィックメモリ542bが動的に割り当てられてもよい。
【００３７】
ある実施形態では、メモリマップ544内でのシステムメモリ541a及び541b、並びにグラフィックメモリ542aの割り当ては、コンピュータシステム500の通常動作に先立って、セットアップソフトウェアの制御下で実行されてもよい。なお、セットアップソフトウェアは恐らくはプロセッサ510によって実行される。このようなセットアップソフトウェアにより、コンピュータシステム500のユーザは、グラフィックメモリ542bがモニター522に表示されるべき像を管理するフレームバッファ機能を提供するのに十分大きいことを確保するなどのために、メモリ540のどれだけをグラフィックメモリ542bに割り当てたいと望むかを指定することができる。このようなセットアップソフトウェアはまた、システムメモリ541a及び541b、並びにグラフィックメモリ542aの各々のサイズ及び／又はアドレスに関するデータを、ある種の不揮発性メモリ（図示せず）に保存してもよい。このデータは後のコンピュータシステム500の通常動作時にオペレーティングシステム又は実行されているその他のソフトウェアによって取り出され得る。
【００３８】
様々な実施形態において、像がモニター522に依然として表示されるようにして、メモリ装置内の何れのバンク、及び／又はメモリ540を構成する何れのメモリ装置が低電力状態に入ってもよいかという選択は、コンピュータシステム500の通常動作に先立って、セットアップソフトウェアによって決定されてもよい。なお、セットアップソフトウェアは恐らくはプロセッサ510によって実行される。このようなセットアップソフトウェアは、コンピュータシステム500のユーザによって指定されるメモリマップ544内のグラフィックメモリ542aのサイズ及び／又は位置に関するセッティングから、このようなバンク及び／又はメモリ装置の選択を導出してもよい。このようなセットアップソフトウェアはまた、このような選択に関するデータをある種の不揮発性メモリに保存してもよい。このデータは後のコンピュータシステム500の通常動作時にオペレーティングシステム又は実行されているその他のソフトウェアによって取り出され得る。
【００３９】
ある実施形態では、オペレーティングシステムのソフトウェアが、システムメモリ541a、541b、及びグラフィックメモリ542ａの各々のサイズ及び／又はアドレスを差し示すデータ、並びに、グラフィック制御器520によって実行されているグラフィック操作に対する変更要求の指示に応じて、グラフィックメモリ542aに割り当てられた量より大きいグラフィックメモリがコンピュータシステム500の通常動作中に時々必要とされるように、グラフィックメモリ542bの動的割り当てを管理する。システムメモリ541a、541b、及びグラフィックメモリ542ａの各々のサイズ及び／又はアドレスに関するこのようなデータは、セットアップソフトウェアによって、場合により不揮発性メモリに記憶された値を介して、オペレーティングシステムソフトウェアに提供されてもよい。あるいは、このようなデータは、オペレーティングシステムがコンピュータシステム500にインストールされている時、コンピュータシステム500が起動又はさもなければ初期化される際にオペレーティングシステムが初期化されている時、及び／又はコンピュータシステム500がオペレーティングシステムの制御下で通常動作している時に、オペレーティングシステムの一部であるセットアップユーティリティを介して、コンピュータシステム500のユーザからより直接的に取得されてもよい。
【００４０】
様々な実施形態において、像がモニター522に依然として保持され得るような低電力状態にコンピュータシステム500が置かれるときに、その他のソフトウェアを介して為された、メモリ装置内の何れのバンク、及び／又はメモリ540を構成する何れのメモリ装置が低電力状態に入ってもよいかという選択に関するデータを、電力管理ソフトウェアが読み出してもよい。なお、場合により、電力管理ソフトウェアはオペレーティングシステムソフトウェアに統合される。様々な実施形態において、このような電力管理ソフトウェアは、メモリ装置内の何れのバンク、及び／又は何れのメモリ装置が低電力状態に置かれてもよいかに関する必要な情報を得るために、メモリ制御器530及び／又はコンピュータシステム500の他の構成要素に問い合わせてもよい。あるいは、電力管理ソフトウェアは、このような選択に関するデータを読み出し／又は取得しなくてもよく、代わりに、コンピュータシステム500の１つ以上の構成要素が、モニター522に像を保持するために必要なメモリ装置のバンク及び／又はメモリ装置を低電力状態に置かないように既にセットアップソフトウェア等によって構成されていると信頼して、コンピュータシステム500を像がモニター522に依然として保持され得るような低電力状態に置くように、上記１つ以上の構成要素（場合によりメモリ制御器130を含む）に単に信号を送ってもよい。
【００４１】
単一のブロックから成る動的割り当てされたグラフィックメモリ、すなわちグラフィックメモリ542bが図５には表されているが、様々な目的のメモリの動的割り当ては、特定機能のために割り当てられている多数のより小さいメモリブロックに帰着され、グラフィックメモリ542bのような単一の連続したブロックではなく、より小さいブロックがメモリの利用可能な場所の至る所に広がるように帰着されてもよい。故に、様々な実施形態において、グラフィックメモリ542bは複数の動的割り当てされたグラフィックメモリのブロックの単なる１つであってもよい。
【００４２】
様々な実施形態において、像がモニター522上に保持される低電力状態に入ることにより、グラフィックメモリ542aが低電力状態に置かれずに割り当てられながら、他のメモリバンク及び／又はメモリ装置が低電力状態に置かれ、グラフィックメモリ542b及び／又はその他の動的割り当てされたグラフィックメモリも同様に低電力状態に置かれるメモリバンク及びメモリ装置が得られることになる。これは、コンピュータシステム500のユーザによる使用が所定期間ない結果としてコンピュータシステム500が低電力状態に置かれており、それ故に、単に像をモニター522に保持する以上のグラフィック操作が不要であるという推定に基づいて為される。結果として、像の３次元化及び／又は動画再生のようなグラフィック操作は、モニター上のそれらの操作に帰属する像をコンピュータシステムが低電力状態に入った時点の状態で単に“凍結”させて停止されてもよい。また一方、他の実施形態では、像がモニター522上に保持される低電力状態に入ることは、グラフィックメモリ542b等のグラフィックメモリのブロックが動的に割り当てられた時点で実質的に禁止されてもよい。この禁止は、コンピュータシステム500のユーザが、グラフィックメモリ542aで利用可能な量より多いグラフィックメモリを必要とするグラフィック操作を要求するタスクを実行することのみにコンピュータシステム500を使用することを選択した場合には、コンピュータシステム500は、このようなユーザに全面的に利用されている（恐らくは、ユーザ入力が検出されないことを無視して）と推測されるべきであり、実行中のグラフィック操作に影響を及ぼす低電力状態に置かれるべきではないという推定に基づいて行われる。
【００４３】
図６はメモリ装置を用いる実施形態のブロック図である。メモリ装置640は16個のメモリセルバンク、すなわちバンク645a乃至645p、で構成されているとして描かれているが、メモリ装置640は如何なる数のメモリセルバンクで構成されてもよいことは当業者に容易に認識されるところである。様々な実施形態において、バンク645a乃至pの各々はメモリセルの行及び列から成る少なくとも１つの２次元配列で構成され、各バンクは別々にアクセス可能である。
【００４４】
図２ａ及び２ｂのメモリマップ244とある程度よく似ており、システムメモリ641及びグラフィックメモリ642aがバンク645a乃至pの中にどのように割り当てられるかを例示するために、図６のメモリマップ644はバンク645a乃至ｐのブロック描写の上に重ねられている。具体的には、プロセッサ（図示せず）に使用されるデータを含むシステムメモリ641は、バンク645cの一部分のみとバンク645d乃至pの全体を占め、一方、グラフィック装置（図示せず）によって使用されるデータを含むグラフィックメモリ642aはバンク645a及びb全体とバンク645cの一部分のみを占めている。しかしながら、当業者に容易に認識されるように、システム及びグラフィックメモリの組み合わせのための記憶装置の割り当てのこれら具体的なマッピングは単なる例であり、システム及びグラフィックメモリの組み合わせには多くの他のマッピングが可能である。グラフィックメモリ642aは単一の連続したブロックとして割り当てられており、メモリ装置640の可能な限り少ないバンクを占有するようにメモリマップ644内に位置付けられている。
【００４５】
グラフィックメモリ642aに加え、グラフィックメモリのさらなるブロック、すなわちグラフィックメモリ642b及び642cが、グラフィックメモリ642aによって提供される量を超えるグラフィックメモリ量の要求を満たすため、“必要に応じて”を原則にして、システムメモリ641内に動的に割り当てられている。システムメモリ641内のグラフィックメモリ642b及び642cの図６の描写は時間的な“スナップ写真”と表現されることができる。なぜなら、さらなるグラフィックメモリをシステムメモリ641内の所定時点に利用可能な空間ならどこにでも供給し、必要なくなれば削除する、動的割り当てが採用されているからである。動的割り当てされたグラフィックメモリの２つの具体的なブロックが表されているが、動的割り当てがシステムメモリ641全体に分散された多数の比較的小さいブロックのグラフィックメモリに帰着されてもよいことは、当業者に容易に認識されるところである。
【００４６】
ある実施形態では、メモリ装置640が一部を成すコンピュータシステム又は電子デバイスが低電力状態に置かれるとき、システムメモリ641aのみによって占有されるメモリバンク（すなわち、バンク645d乃至p）は低電力状態に置かれ、一方、表示装置（図示せず）上の像を保持するためにメモリ装置640から一定間隔で読み出されるようにアクセス可能でなければならないグラフィックデータを確実にアクセス可能なままにするために、グラフィックメモリ642aによって部分的にでも占有されるメモリバンクは低電力状態に置かれない。バンク645d乃至645pは低電力状態に置かれるので、システムメモリ641内に動的に割り当てられるグラフィックメモリ642b及び642cは、システムメモリ641の他のコンテンツと共にアクセス不能になる。このような実施形態では、グラフィックメモリ642aによって提供される以上のグラフィックメモリの動的割り当てを必要とするグラフィック機能は、望ましくない結果を伴わない、あるいは望ましくない結果を伴うが許容範囲とみなされる場合の何れであっても、消費電力削減のために一時的に停止させられることの影響を受けやすい“特別な”グラフィック機能であるという推定が為されてもよい。実際に、ある一定のグラフィック機能は、このような停止の影響を受けやすいものとして指定され、故に、まさにグラフィックメモリがシステムメモリ641内に動的に割り当てられるグラフィック機能であり、一方、このような停止にそれほど影響を受けやすくないと見なされたその他のグラフィック機能はグラフィックメモリ642a内にグラフィックメモリを備えてもよい。
【００４７】
このような実施形態では、あるグラフィック機能の停止の影響が、例えば、動画の再生又は物体の３次元化を目に見えてフリーズさせる結果をもたらす場合があると考えると、何れのグラフィック機能がこのような停止の影響を受けやすいと判断されるかは、メモリ装置640がその一部を成す電子デバイスそれぞれで異なる。このような実施形態のある変形例では、このような電子デバイスのユーザは、グラフィック機能をこのような停止にさらさせる動的に割り当てられたグラフィックメモリで何れのグラフィック機能が対応されるかを選択する機会を有するようにされてもよい。このような実施形態の他の変形例では、このような電子デバイスのユーザは、ユーザが望ましくないものと考えるグラフィック機能の停止を避ける手段として、より多くのグラフィック機能がグラフィックメモリ642aで提供されるグラフィックメモリで対応されるように、グラフィックメモリ642aのサイズを増大させる（対応して、システムメモリ641のサイズを減少させることになる）機会を有するようにされてもよい。
【００４８】
ある実施形態では、グラフィックメモリ（上記グラフィックメモリ642b及び642c）の１つ以上のブロックがシステムメモリ641内に動的に割り当てられてグラフィック機能の如何なる停止をも回避しながら、低電力状態に入ることが完全に妨げられてもよく、少なくともメモリ装置640を低電力状態に置くことが妨げられてもよい。このような実施形態では、メモリ装置640が一部を成すコンピュータ又はその他の電子デバイスのユーザがグラフィックメモリ642aで提供される以上のグラフィックメモリの動的割り当てを必要とするグラフィック機能を使用するとき、このようなユーザは、動的割り当てされたグラフィックメモリが消費電力削減のためにアクセス不能にされる低電力状態の開始によってグラフィック機能が中断されるのを望まないという推定が為されてもよい。実際に、このようなコンピュータ又は電子デバイスは、当該コンピュータ又はその他の電子デバイスが使用されていないことを指示するものである、キーボード、マウス、タッチパッド及び／又はその他の入力デバイスによる活動が所定期間を超えて存在しないことを無視するように構成されてもよい。このような実施形態のある変形例では、このようなコンピュータ又はその他の電子デバイスのユーザは、低電力状態に入った場合にもどのような形態のグラフィック活動が中断されるべきでないかを指定する機会を有するようにされてもよい。
【００４９】
図７はメモリシステムを用いる実施形態の簡易ブロック図である。メモリシステム700は少なくとも部分的に、メモリバス735で共に結合されたメモリ制御器730及びメモリ装置740ａ乃至cで構成されている。メモリシステム設計の当業者に容易に認識されるように、図７は比較的単純なメモリシステムの例であり、請求項記載の発明の意図及び範囲を逸脱することなく、構成要素の厳密な配置及び構成が削減され、増加され、あるいは変更された代わりの実施形態が可能である。メモリ制御器730は、メモリ装置740a乃至cへのアクセスを少なくともプロセッサ710及びグラフィック制御器720に提供する部分として、メモリ装置740a乃至cによって実行される機能を制御する。ここで、プロセッサ710及びグラフィック制御器720の双方ともメモリ制御器730に結合されている。具体的には、プロセッサ710及び／又はグラフィック制御器720は、１つ以上のメモリ装置740a乃至c内にデータを記憶し、また、１つ以上のメモリ装置740a乃至cから記憶されたデータを取り出すよう、メモリ制御器730へコマンドを発する。メモリ制御器730はこれらのコマンドを受け取り、それらをメモリバス735と適合するタイミング及びプロトコルを有する形式でメモリ装置740a乃至cに中継する。
【００５０】
各メモリ装置740a乃至cは１つ以上のメモリＩＣで構成され、その中には配列状に編成された１つ以上のメモリセルバンクが存在している。様々な取り得る実施形態では、メモリ装置740a乃至cの各々は、ＳＩＭＭ（シングル・インラインメモリモジュール）、ＳＩＰＰ（シングル・インラインピンパッケージ）、ＤＩＭＭ（デュアル・インラインメモリモジュール）、又は当業者に認識されるようなその他の様々な型式の如何なるもの、の型式で実施されてもよい。このような実施形態では、当業者に認識されるように、１つ以上のメモリ装置740a乃至cは、複数のメモリＩＣの組立体で構成されてもよく、複数のメモリＩＣは、組立体の全メモリＩＣが同一のアドレス及びコマンドを受け取るように並列に（すなわち“並んで”）動作するが、データバスの全幅の異なるサブセットに個別に結合される。
【００５１】
システムメモリ741b及び741cはそれぞれメモリ装置740b及び740cの全てを占有する一方で、メモリ装置740aはシステムメモリ741a1及び741a2、並びにグラフィックメモリ742に割り当てられている。この具体的なマッピングが図７に表されているが、当業者に容易に認識されるように、システム及びグラフィックメモリの組み合わせには多くの他のマッピングが可能である。重要な点は、グラフィックメモリ742aが単一の連続したメモリブロックとして割り当てられていること、及びこの単一の連続したメモリブロックが位置付けられた場所が、可能な限り少ないメモリ装置を占有していることである（そして、メモリ装置740aが複数のバンクで構成される実施形態において、可能な限り少ないバンクを占有していることである）。図７には、グラフィックメモリ742a内の利用可能なグラフィックメモリより大きなメモリを必要とするグラフィック機能に対応するために動的に割り当てられたメモリブロック、すなわちグラフィックメモリ742b及び742cも表されている。グラフィックメモリ742bに一部分でも占有されているメモリ装置（例えばメモリ装置740a乃至c等）数、及び／又はメモリ装置（例えばメモリ装置740a等）内のメモリバンク数を最小化することは、グラフィックメモリ742bの一部分でさえも含まないメモリバンク及びメモリ装置の数を最大化し、それによって、グラフィックデータの表示をリフレッシュする目的でグラフィックデータを読み出すためのグラフィックメモリ742aへのアクセスを損なうことなく、低電力状態に置かれるバンク及び／又はメモリ装置数を最大化することに役立つ。
【００５２】
ある実施形態では、メモリシステム700が低電力状態に置かれるとき、メモリ装置740b及び740cはセルフリフレッシュモード等の低電力状態に置かれる。一方、メモリ装置740aについては、所定の実施形態におけるメモリ装置740aが、メモリ装置740a内のメモリセルの一部分のみを低電力状態に置くことに対応している場合には、メモリ装置740aのシステムメモリ741a1及び741a2に占有される部分のみが低電力状態に置かれ、メモリ装置740a内のメモリセルの他の部分は低電力状態に置かれない。メモリ装置740aによって提供されるこのような対応の利益を有する上述の実施形態では、メモリ装置740aの低電力状態に置かれる部分及び置かれない部分は、メモリ装置740a内のメモリセルバンク数、及び何れのバンクがグラフィックメモリ742a、並びにシステムメモリ741a1及び741a2によって専ら占有されているかによって定められてもよい。その代わりに、メモリ装置740aが、その全体が低電力状態に置かれるか置かれないかの何れかでなければならない実施形態では、メモリ装置740b及び740cのみが低電力状態に置かれる一方で、メモリ装置740aは低電力状態に置かれなくてもよい。
【００５３】
このような実施形態において、少なくともメモリ装置740aのグラフィックメモリ742aを有する部分のみを、低電力状態に置かずに通常動作を継続させることにより、グラフィック制御器720に結合された表示装置（図示せず）に示された像のリフレッシュに対応するように、グラフィックメモリ742a内に含まれるグラフィックデータが規則的なタイミングに基づいて読み出され得ることになる。しかしながら、メモリ装置740b及び740cを低電力状態に置くことにより、メモリ装置740b及び740c内にそれぞれ割り当てられたグラフィックメモリ742b及び742cがアクセス不能にされる。その結果、グラフィックメモリ742b及び742cによって対応される如何なるグラフィック機能も中断され、その他に、表示装置に表示されている像の部分がフリーズされるように移動又は変化させる可能性がある。
【００５４】
他の実施形態では、システムメモリ741b及び741c内への、それぞれ、グラフィックメモリ742b及び742cの何れかの動的割り当てにより、グラフィックメモリとして動的に割り当てられたこのようなメモリブロックが存在しなくなるまで、メモリシステム700を低電力状態に置くことが不可能にされる。
【００５５】
図８はメモリシステムを用いる実施形態の簡易ブロック図である。メモリシステム800は少なくとも部分的に、メモリ制御器830、メモリバス835acによってメモリ制御器830に結合されたメモリ装置840ａ及び840c、並びにメモリバス835bdによってメモリ制御器830に結合されたメモリ装置840b及び840dで構成されている。メモリシステム設計の当業者に容易に認識されるように、図８は単にメモリシステムの一例を表したものであり、請求項記載の発明の意図及び範囲を逸脱することなく、構成要素の厳密な配置及び構成が削減され、増加され、あるいは変更された代わりの実施形態が可能である。メモリ制御器830は、メモリ装置840a乃至dへのアクセスを少なくともプロセッサ810及びグラフィック制御器820に提供する部分として、メモリ装置840a乃至dによって実行される機能を制御する。ここで、プロセッサ810及びグラフィック制御器820の双方ともメモリ制御器830に結合されている。具体的には、プロセッサ810及び／又はグラフィック制御器820は、１つ以上のメモリ装置840a乃至d内にデータを記憶し、また、１つ以上のメモリ装置840a乃至dから記憶されたデータを取り出すよう、メモリ制御器830へコマンドを発する。メモリ制御器830はこれらのコマンドを受け取り、それらをメモリバス835ac及び835bdと適合するタイミング及びプロトコルを有する形式でメモリ装置840a乃至dに中継する。
【００５６】
システムメモリ841b乃至841dはそれぞれメモリ装置840b乃至840dの全てを占有する一方で、メモリ装置840aはシステムメモリ841a及びグラフィックメモリ842aに割り当てられている。この具体的なマッピングが図８に表されているが、当業者に容易に認識されるように、システム及びグラフィックメモリの組み合わせには多くの他のマッピングが可能である。重要な点は、グラフィックメモリ842aが単一の連続したメモリブロックとして割り当てられていること、及びこの単一の連続したメモリブロックが位置付けられた場所が、可能な限り少ないメモリ装置を占有していることである（そして、メモリ装置840aが複数のバンクで構成される実施形態において、可能な限り少ないバンクを占有していることである）。図８には、グラフィックメモリ842a内の利用可能なグラフィックメモリより大きなメモリを必要とするグラフィック機能に対応するために動的に割り当てられたメモリブロック、すなわちグラフィックメモリ842dも表されている。
【００５７】
様々な実施形態において、当業者には聞き慣れたものであるが、データの記憶及び／又は取り出しのための読み出し及び／又は書き込み動作が実行される速度を向上するためにデータを２：１のインターリーブ形式でインターリーブするようにして、メモリバス835ac及び835bdの双方を同時に使用するようにメモリ制御器830が設計及び／又は構成されてもよい。このようにインターリーブすることは、プロセッサ810にメモリ装置840a乃至ｄ内の機械可読な命令及び／又はデータにより高速にアクセスさせることを可能にするシステムメモリ841a乃至dにとって特に望ましいと判断され得る。ある実施形態では、より詳細に議論されるように、消費電力削減のため、グラフィック制御器820にこのようなインターリーブの利益を与えないことが望ましいと判断される場合があり、システムメモリ841bにメモリ装置840bの全体を占有させて、グラフィックデータはグラフィックメモリ842aのみに記憶されてもよい。
【００５８】
ある実施形態では、メモリシステム800が低電力状態に置かれるとき、メモリ装置840b乃至840dはセルフリフレッシュモード等の低電力状態に置かれる。一方、メモリ装置840aについては、所定の実施形態におけるメモリ装置840aが、メモリ装置840a内のメモリセルの一部分のみを低電力状態に置くことに対応している場合には、メモリ装置840aのシステムメモリ841aに占有される部分のみが低電力状態に置かれ、メモリ装置840aのメモリセルの他の部分は低電力状態に置かれない。メモリ装置840aによって提供されるこのような対応の利益を有する上述の実施形態では、メモリ装置840aのどの部分が低電力状態に置かれ、あるいは置かれないかは、メモリ装置840a内のメモリセルバンク数、及び何れのバンクがシステムメモリ841aによって専ら占有されているかによって定められてもよい。その代わりに、メモリ装置840aが、その全体が低電力状態に置かれるか置かれないかの何れかでなければならない実施形態では、メモリ装置840b乃至840dのみが低電力状態に置かれる一方で、メモリ装置840aは低電力状態に置かれなくてもよい。メモリ装置840aの一部分が低電力状態に置かれるか否かに拘わらず、メモリ装置840b及び840dの双方を低電力状態に置くことは、メモリバス835bdをも低電力状態に置き、メモリシステム800による電力消費をさらに削減する機会をもたらす。
【００５９】
少なくともメモリ装置840aのグラフィックメモリ842aを有する部分に、低電力状態に置かれるのではなく通常動作を継続させることにより、グラフィック制御器820に結合された表示装置（図示せず）に示された像のリフレッシュに対応するように、それぞれグラフィックメモリ842a内に含まれるグラフィックデータが規則的なタイミングに基づいて読み出され得ることになる。しかしながら、メモリ装置840b乃至840dを低電力状態に置くことにより、メモリ装置840d内に割り当てられたグラフィックメモリ842dがアクセス不能にされる。その結果、グラフィックメモリ842dによって対応される如何なるグラフィック機能も中断され、グラフィック制御器820に結合された表示装置に表示されている像のうち、他の状態に移動又は変化する部分がフリーズしてしまう可能性がある。
【００６０】
他の実施形態では、システムメモリ841d内へのグラフィックメモリ842dの動的割り当てにより、グラフィックメモリとして動的に割り当てられたこのようなメモリブロックが存在しなくなるまで、メモリシステム800を低電力状態に置くことが不可能にされる。
【００６１】
図９はコンピュータシステムを用いる実施形態の簡易ブロック図を示している。コンピュータシステム900は、少なくとも部分的に、プロセッサ910、システムロジック950及びメモリ装置940a乃至dで構成されている。システムロジック950はプロセッサ910に結合され、プロセッサ910を支援する様々な機能を果たす。これらの機能には、システムロジック950内のメモリ制御器930を用いて、メモリ装置940a乃至dへのアクセスをプロセッサ910に提供することが含まれる。ここで、システムロジック950はメモリバス935ac及び935bdを介してメモリ装置940a乃至dに結合されている。プロセッサ910、システムロジック950及びメモリ装置940a乃至dは、プロセッサ910による機械可読な命令の実行、並びに、メモリ装置940a乃至d内のデータ及び命令の記憶への対応が可能な、コンピュータシステム900の中核形態を構成している。モニター922に結合されるグラフィック制御器920は、さらにシステムロジック950にも結合されており、プロセッサ910と同様に、グラフィックデータの記憶のためのメモリ装置940a乃至dへのアクセスを当該グラフィック制御器920に提供するメモリ制御器930並びにメモリバス935ac及び935bdを当てにしている。
【００６２】
ある実施形態では、システムロジック950は、プロセッサ910に結合され且つプロセッサ910に記憶装置960へのアクセスを提供しており、この記憶装置960によって記憶媒体961に担われるデータ及び／又は命令がアクセスされてもよい。記憶媒体961は、ＣＤ若しくはＤＶＤ−ＲＯＭ、磁気若しくは光学ディスク、磁気光学式ディスク、テープ、半導体メモリ、又は、紙若しくはその他材料上の文字若しくは打ち抜き穴などの当業者が認識する非常に多様な型式及び技術の如何なるものでもよい。ある実施形態では、不揮発性メモリ装置970がシステムロジック950（又は、コンピュータシステム900のその他の部分）に結合され、コンピュータシステム900が“リセット”又は初期化されるとき（例えば、コンピュータシステム900が“ターンオン”又は“パワーアップ”されるとき）に実行される最初の命令シリーズの記憶を提供する。これは、コンピュータシステム900を通常使用できるように準備するのに必要なタスクを行うためのものである。このような実施形態の変形例では、コンピュータシステム900の初期化又はリセットに際し、プロセッサ910が不揮発性メモリ装置970にアクセスし、プロセッサ910及び／又はグラフィック制御器920にメモリ装置940a乃至dへのアクセスを提供する際に通常使用できるようにメモリ制御器930を準備するために実行される命令を取り出す。記憶媒体961の形態が如何なるものであろうとも、これら取り出された命令と同一の命令が、記憶装置960及びその装置に用いられる記憶媒体961へのアクセスを提供する際に通常使用できるように、システムロジック950を準備するために実行されてもよい。
【００６３】
ある実施形態では、記憶媒体961は、プロセッサ910によって実行される機械アクセス可能な命令であって、メモリ装置940a乃至dの１以上の検査をプロセッサ910に実行させる命令を担っている。この検査とは、メモリ装置940a乃至dについて、各メモリ装置940a乃至dのメモリバンクの数及び／又は構成、並びにメモリ装置940a乃至dの何れかは部分的にのみ低電力状態に置かれ得るか否かを含む、様々な特徴を導出するためのものである。なお、この低電力状態では、このようなメモリ装置の一部分のみが低電力状態に置かれ、一方、同一メモリ装置の異なる部分は通常動作を継続する。コンピュータシステム900の所定の実施形態が、メモリバス935acとともにメモリ装置940aのみで構成されているか、それとも、メモリバス935ac及び935bdの双方とともに少なくともメモリ装置940a及び940bで構成されているかに応じて、少なくともシステムメモリのインターリーブが採用されてもよい。
【００６４】
システムメモリのインターリーブが採用されている実施形態では、メモリ装置940a及び940bの如何なる部分も、そのシステムメモリのインターリーブを実行するためにメモリ制御器930によってアクセス及び制御されてもよく、プロセッサ910は、機械可読命令の実行を介して、これを支援するようにメモリ制御器930を構成するようにされてもよい。さらに、このような実施形態では、グラフィックデータは、メモリ装置940a及び940bの各々の一部分がシステムメモリになり、他の部分がグラフィックメモリになるように、メモリ装置940a及び940bの双方にわたってインターリーブされてもよい。コンピュータシステム900が、モニター922上に表示されている像が保持されるような低電力状態に入るとき、（所定の実施形態に存在する場合には）メモリ装置940c及び940dは低電力状態に置かれる。もし、メモリ装置940a及び940bがそれらのメモリセルの一部分のみを低電力状態に置くことに対応している場合には、メモリ装置940a及び940bの一部もまた低電力状態に置かれ、そうでなければ、メモリ装置940a及び940bは通常動作することを許される。また一方、システムメモリがインターリーブされ、かつグラフィックメモリがインターリーブされていない実施形態では、グラフィックメモリがメモリ装置940aの少なくとも一部分を占有する場合には、コンピュータシステム900が低電力状態に入ることは、（存在する場合には）メモリ装置940c及び940dがメモリ装置940b及び場合によりメモリバス935bdと共に低電力状態に置かれることになる。メモリ装置940aがそのメモリセルの一部分のみを低電力状態に置くことに対応している場合にのみ、メモリ装置940aは低電力状態に置かれ、そうでなければ、メモリ装置940aは通常動作することが許される。
【００６５】
システムメモリのインターリーブが採用されていない実施形態では、例えば、メモリ装置940b及び940d並びにバス935bdが存在しない場合には、先述した手法と一致する手法で、グラフィックデータは専らメモリ装置940aの単一のブロックに記憶されてもよい。コンピュータシステム900が、モニター922上に表示されている像が保持されるような低電力状態に入るとき、（所定の実施形態に存在する場合には）メモリ装置940cは低電力状態に置かれる。もし、メモリ装置940aがそのメモリセルの一部分のみを低電力状態に置くことに対応している場合には、メモリ装置940aの一部もまた低電力状態に置かれ、そうでなければ、メモリ装置940aは通常動作することを許される。
【００６６】
図１０は、グラフィックメモリが割り当てられる実施形態のフローチャートである。1010にて、電子デバイスは起動又は再起動（場合により、リセットボタンを押すかソフトウェアでトリガーすることによる“リセット”）される。利用可能なメモリ装置の量、サイズ等、並びにメモリ装置当たりのバンク数が1020にて分析される。ある実施形態では、これは、メモリ装置に対し問い合わせること又は検査することを伴い、幾つのメモリ装置が存在するか、幾つのセルが各メモリ装置にあるか、幾つのメモリバンクが各メモリ装置にあるか、及び／又は、各メモリ装置は一部のメモリバンクを選択的に低電力状態に置くことに対応しているか否か、等を導き出す。メモリ装置は、並列にされたＩＣの全てが同一のアドレス及びコマンドを受け取るように並列に動作するが、データバスの全幅のサブセットに結合されるように一緒に組み立てられた複数のメモリＩＣで構成されてもよい。要するに、並列に隣り合わせで組み立てられた実質的同一のメモリＩＣの組が、この組立体があたかも単一の幅広メモリＩＣであるかのように共に行動するようにしてもよい。1030にて、電子デバイスの通常動作の準備で割り当てられるグラフィックメモリ量が決定される。ある実施形態では、これは、電子デバイスのユーザがある種のセットアップソフトウェアを介してグラフィックメモリ量を直接的に指定することを伴う。一方、他の実施形態では、利用可能なメモリの少なくとも一部分が低電力状態に置かれたときに何れのグラフィック機能が中断されないかに関してユーザにより提供されたプリファランスから推定されてもよい。1040にて、全てのグラフィックメモリを含むことが可能な単一のメモリ装置が存在するか否かに関して判定される。これは、グラフィックメモリを複数のメモリ装置の中の１つに完全に収容させることにより、電子デバイスが低電力状態に置かれたときに、グラフィックメモリを含む１つを除いた全てのメモリ装置が低電力状態に置かれることが可能になるからである。代わりに、1040で尋ねられる問いは、全てのグラフィックメモリを収容させるのに望ましい選択となり得る単一のメモリ装置が存在するか否かでもよい。もし、グラフィックメモリを包含するのに十分な大きさの（又は十分に望ましい）メモリ装置が存在しないならば、1042にて、グラフィックメモリを収容するために可能な限り少数のメモリ装置が用いられるように、利用可能なメモリ装置内の利用可能な空間が割り当てられ、その後、電子デバイスの通常動作のためのソフトウェア（例えばオペレーティングシステムソフトウェア等）の実行が1062にて始められる。また一方、もし、全てのグラフィックメモリを収容するのに十分な大きさの（又は十分に望ましい）単一のメモリ装置が存在するならば、1050にて、それら大きなメモリ装置の１つがメモリ装置の一部分（例えば、メモリ装置内のバンクのサブセット等）のみを低電力状態に置くことに対応しているか否かについて導き出される。メモリ装置がそのような対応をしている場合には、グラフィックメモリを収容するために使用される可能な限りの最小部分（例えば最小数のバンク等）が1052にて選択され、その後、通常動作のためのソフトウェアの実行が1062にて始められる。また一方、メ��リ装置がそのような対応をしていない場合には、全てのグラフィックメモリを収容可能なメモリ装置の中から最小のものが1060にて選択され、その後、通常動作のためのソフトウェアの実行が1062にて始められる。
【００６７】
全てのグラフィックメモリを収容可能な単一のメモリ装置が存在するか否かに拘わらず、何れのメモリ装置がグラフィックメモリを収容するために使用されるかの選択は、メモリ装置がマッピングされる連続したアドレス空間においてグラフィックメモリがその上端又は下端に位置付けられるような、より単純な代替アルゴリズムを伴ってもよい。全メモリ装置及び／又は各装置内の全メモリバンクが実質的に同一の大きさ及び／又は構成をしており、全てのグラフィックメモリの一部を任意の１つのメモリ装置及び／又はバンクに配置しても他の如何なるものに対して有意な利点がないことが分かっている場合に、このような単純化された代替アルゴリズムが望ましいと判断されてもよい。
【００６８】
図１１ａ及び１１ｂは共に、グラフィックメモリの追加ブロックが動的に割り当てられ、且つ／或いは、メモリ装置が低電力状態に選択的に置かれる実施形態のフローチャートである。図１１ａから始まり、1110にて、グラフィックメモリの追加ブロックを動的に割り当てる必要があるか否かについて決定が為される。そして、必要な場合には、グラフィックメモリの追加ブロックが1112にて動的に割り当てられる。グラフィックメモリの追加ブロックが動的に割り当てられる必要があるか否かに拘わらず、先に動的に割り当てられたグラフィックメモリの追加ブロックを解放する必要があるか否かについて1120にて決定が為される。そして、必要な場合には、動的に割り当てられたグラフィックメモリの追加ブロックが1122にて解放される。動的に割り当てられたグラフィックメモリの追加ブロックが解放される必要があるか否かに拘わらず、低電力状態に入る要因となる状況が満たされているか否かについて1130にて決定が為される。そして、満たされていない場合には、グラフィックメモリの追加ブロックを動的に割り当てる必要があるか否かについて再度1110にて決定が為される。
【００６９】
また一方、続いて図１１ｂを参照して、1130にて低電力状態に入る要因となる状況が満たされている場合には、存在中の１つ以上の動的に割り当てられたグラフィックメモリの追加ブロックと共に低電力状態に入ること（例えば、１つ以上のメモリ装置が低電力状態に置かれること等）が対応されているか否かについて1140にて導き出される。対応されていない場合には、このような動的に割り当てられたグラフィックメモリの追加ブロックが存在するか否かについて1142にて導き出される。そして、存在する場合には、グラフィックメモリの別のこのようなブロックの必要性の決定が再度1110にて為される。また一方、このようなグラフィックメモリの追加ブロックと共に低電力状態に入ることが対応されている場合、又は、このようなグラフィックメモリの追加ブロックと共に低電力状態に入ることは対応されていないが現在割り当てられていない場合の何れの場合にも、動的に割り当てられたものではないグラフィックメモリ（すなわち、“主”グラフィックメモリ）を収容していない全メモリ装置が、もしあれば、1150にて低電力状態に置かれる。1160にて、主グラフィックメモリの少なくとも一部分を収容しているメモリ装置が、部分的に低電力状態に置かれることに対応しているか否か、例えば、そのようなメモリ装置がそのメモリバンクの一部が低電力状態に置かれることに対応しているか否か、について導き出される。それらのメモリ装置がそのような対応をしている場合には、それらのメモリ装置の主グラフィックメモリを収容していない部分が低電力状態に置かれる。例えば、主グラフィックメモリを全く収容していないメモリバンクが低電力状態に置かれ、一方、主グラフィックメモリの少なくとも一部分を収容しているバンクは、グラフィックデータの取り出し（及び表示）のために依然としてアクセス可能であるように、低電力状態の外に置かれる。このようなメモリ装置の一部分のみを低電力状態に置くことが対応されているかに拘わらず、1170にて、低電力状態を終了する要因となる状況が満たされているか否かについて決定が為される。そして、満たされていない場合には、状況が1170にて再検査される。また一方、低電力状態を終了する要因となる状況が満たされている場合には、1180にて、低電力状態に置かれていたメモリ装置（及びメモリ装置の一部）が低電力状態から退出させられ、グラフィックメモリの追加ブロックの動的に割り当ての必要性についての決定が再度1110にて為される。
【００７０】
本発明について様々な取り得る実施形態を用いて記載してきた。上述の記載によって多数の代替、変更、変形及び用途が当業者に明らかとなることは明白である。様々考えられるメモリ装置であって、内部のメモリセルが、データ喪失を防止するために何らかの形態の“リフレッシュ”又はその他の定常的な保持活動を反復的に必要とする、メモリ装置を備える多様な電子装置に対応して、本発明が実施され得ることは当業者に理解されるところである。さらに、複数のメモリ装置を表す実施形態では、複数のメモリ装置及びメモリ制御器が複数の共通信号線と結合される“バックプレーン型”メモリバスの使用を表してきたが、一連の２点間（point-to-point）メモリバスを用いるその他の実施形態も可能であることは当業者に理解されるところである。音声／ビデオ娯楽機器、車両の制御機器、電子回路制御の電気機器等のコンピュータシステム以外の電子システムにも対応して、本発明が実施され得ることも当業者に理解されるところである。
【図面の簡単な説明】
【００７１】
【図１】コンピュータシステムを用いる実施形態のブロック図であり、メモリマップを詳しく述べている。
【図２ａ】メモリマップを用いる実施形態を示す図である。
【図２ｂ】メモリマップを用いる実施形態を示す図である。
【図３ａ】コンピュータシステムを用いる実施形態のブロック図である。
【図３ｂ】コンピュータシステムを用いる実施形態のブロック図である。
【図４】コンピュータシステムを用いる他の実施形態のブロック図である。
【図５】コンピュータシステムを用いる他の実施形態のブロック図であり、メモリマップを詳しく述べている。
【図６】メモリマップを用いる他の実施形態を示す図である。
【図７】コンピュータシステムを用いるさらに他の実施形態のブロック図である。
【図８】コンピュータシステムを用いるより他の実施形態のブロック図である。
【図９】コンピュータシステムを用いるよりさらに他の実施形態のブロック図であり、メモリマップを詳しく述べている。
【図１０】グラフィックメモリが割り当てられた実施形態のフローチャートである。
【図１１ａ】さらなるグラフィックメモリが割り当てられ、電力状態が制御された実施形態のフローチャートである。
【図１１ｂ】さらなるグラフィックメモリが割り当てられ、電力状態が制御された実施形態のフローチャートである。
【図１】
2007515733.tif 000003
【図２ａ】
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【図２ｂ】
2007515733.tif 000005
【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１ａ】
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【図１１ｂ】
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【国際調査報告】
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2007515733.tif 000018
2007515733.tif 000019
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