(57)【要約】  少なくともいくつかの実施例では、２００℃を上回る温度での使用に適した電子素子は、炭化シリコン基板上に形成された集積回路と、厚い不活性化層とを有する。その他の実施例では、２００℃を上回る温度での使用に適した電子素子は、サファイア基板上に配置されたシリコンから形成された集積回路と、厚い不活性化層とを有する。電子素子は、炭化水素掘削作業及び生産作業の関連で実装される。
2007519228.tif 000002
【特許請求の範囲】
【請求項１】
炭化シリコン基板上に製造された集積回路と、
約２ミクロンよりも厚い不活性化層と、を有する高温で動作可能な電子素子。
【請求項２】
不活性化層は窒化物層を有する請求項１に記載の電子素子。
【請求項３】
集積回路の一部のまわりにガードリングをさらに有する請求項１に記載の電子素子。
【請求項４】
集積回路に関連するダイの周縁沿いにシールリングをさらに有する請求項１に記載の電子素子。
【請求項５】
シールリングの幅は、ダイとダイとの間の切断レーンの幅の少なくとも約２倍である請求項４に記載の電子素子。
【請求項６】
集積回路は、集積回路が高温で動作する際に電流密度を所定レベルよりも下回るように制限する金属相互接続部を有する請求項１に記載の電子素子。
【請求項７】
所定レベルは約１０４Ａ／ｃｍ２である請求項６に記載の電子素子。
【請求項８】
集積回路は、約１００ＭＨｚを上回るクロック周波数で動作するように構成される請求項１に記載の電子素子。
【請求項９】
電子素子は約２００℃よりも高い環境温度を有する領域内に配置され、電子素子は１週間を上回る無期限の期間、前記領域に配置されている間動作し続けるように構成される請求項１に記載の電子素子。
【請求項１０】
集積回路は、発振器、論理ゲート、アナログ−デジタル変換器、デジタル−アナログ変換器、サンプルアンドホールド回路、電荷結合遅延線、及び演算増幅器、からなるグループの中から選択される少なくとも１つの回路を有する請求項１に記載の電子素子。
【請求項１１】
少なくとも１つの回路は、アンチヒューズメモリ、状態機械、浮遊ポリ−ポリ間メモリ、マイクロプロセッサ、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）、タグセンサ、ＤＣ／ＤＣ電圧変換器、デジタルメモリ、アナログメモリ、オンチップ変圧器、オンチップインダクタ、オンチップキャパシタ、オンチップ抵抗器、プログラマブル論理素子（ＰＬＤ）、ミキサ、スイッチ及び電荷ポンプからなるグループの中のユニットで使用するために構成される請求項１０に記載の電子素子。
【請求項１２】
電子素子は、回転ベースと、回転ベースにマウントされたカッタと、を有するドリルビットで使用するために構成され、
電子素子は、カッタのうちの少なくとも１つの近くにマウントされてドリルビットの動作パラメータを検知するように構成される請求項１に記載の電子素子。
【請求項１３】
電子素子はマルチチップモジュール内で使用するために構成され、マルチチップモジュール内に配置されるペルチェ冷却器は、電子素子を断続的に冷却するように構成される請求項１に記載の電子素子。
【請求項１４】
電子素子は、ダイを有するハイブリッド回路で使用するために構成され、ダイは、ハイブリッド回路のコストを最適化するように計算された限界サイズまで制限され、各ダイは、大きな集積回路の分割化部分である集積回路を担持する請求項１に記載の電子素子。
【請求項１５】
電子素子は、加速度計、圧力センサ、ジャイロ、温度センサ、及びサーマルアレイからなるグループから選択されるセンサとして動作するマイクロエレクトロメカニカルシステム（ＭＥＭＳ）構造で使用するために構成される請求項１に記載の電子素子。
【請求項１６】
電子素子は、不揮発性メモリと、不揮発性メモリ内に格納された情報を無線送信するように構成可能なオンチップアンテナと、を有するタグ素子で使用するために構成される請求項１に記載の電子素子。
【請求項１７】
サファイア基板上に製造された集積回路と、
約２ミクロンよりも厚い不活性化層と、を有する高温で動作可能な電子素子。
【請求項１８】
不活性化層は窒化物層を有する請求項１７に記載の電子素子。
【請求項１９】
集積回路の一部のまわりにガードリングをさらに有する請求項１７に記載の電子素子。
【請求項２０】
集積回路を取り囲むシールリングをさらに有する請求項１７に記載の電子素子。
【請求項２１】
シールリングの幅は、ダイとダイとの間の切断レーンの幅の約２倍よりも大きい請求項２０に記載の電子素子。
【請求項２２】
集積回路は、集積回路が高温で動作する際に電流密度を所定レベルよりも下回るように制限する金属相互接続部を有する請求項１７に記載の電子素子。
【請求項２３】
所定レベルは約１０４Ａ／ｃｍ２である請求項２２に記載の電子素子。
【請求項２４】
集積回路は、約１００ＭＨｚを上回るクロック周波数で動作するように構成される請求項１７に記載の電子素子。
【請求項２５】
電子素子は約２００℃よりも高い環境温度を有する領域内に配置され、電子素子は１週間を上回る無期限の期間、前記領域に配置されている間動作し続けるように構成される請求項１７に記載の電子素子。
【請求項２６】
集積回路は、発振器、論理ゲート、アナログ−デジタル変換器、デジタル−アナログ変換器、サンプルアンドホールド回路、電荷結合遅延線、及び演算増幅器、からなるグループの中の少なくとも１つの回路を有する請求項１７に記載の電子素子。
【請求項２７】
電子素子は、アンチヒューズメモリ、状態機械、浮遊ポリ−ポリ間メモリ、マイクロプロセッサ、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）、タグセンサ、ＤＣ／ＤＣ電圧変換器、デジタルメモリ、アナログメモリ、オンチップ変圧器、オンチップインダクタ、オンチップキャパシタ、オンチップ抵抗器、プログラマブル論理素子（ＰＬＤ）、ミキサ、スイッチ及び電荷ポンプからなるグループの中のユニットで使用するために構成される請求項１７に記載の電子素子。
【請求項２８】
電子素子は、回転ベースと、回転ベースにマウントされたカッタと、を有するドリルビットで使用するために構成され、
電子素子は、カッタのうちの少なくとも１つの近くにマウントされてドリルビットの動作パラメータを検知するように構成される請求項１７に記載の電子素子。
【請求項２９】
電子素子はマルチチップモジュール内で使用するために構成され、マルチチップモジュール内に配置されるペルチェ冷却器は、電子素子を断続的に冷却するように構成される請求項１７に記載の電子素子。
【請求項３０】
電子素子は、ダイを有するハイブリッド回路で使用するために構成され、ダイは、ハイブリッド回路のコストを最適化するように計算された限界サイズまで制限され、各ダイは、大きな集積回路の分割化部分である集積回路を担持する請求項１７に記載の電子素子。
【請求項３１】
電子素子は、加速度計、圧力センサ、ジャイロ、温度センサ、及びサーマルアレイからなるグループから選択されるセンサとして動作するマイクロエレクトロメカニカルシステム（ＭＥＭＳ）構造で使用するために構成される請求項１７に記載の電子素子。
【請求項３２】
電子素子は、不揮発性メモリと、不揮発性メモリ内に格納された情報を無線送信するように構成可能なオンチップアンテナと、を有するタグ素子で使用するために構成される請求項１７に記載の電子素子。
【請求項３３】
炭化シリコン基板上に集積回路を形成することと、
集積回路に不活性化層を付着させることと、を有し、不活性化層は少なくとも約２ミクロンの厚さである方法。
【請求項３４】
集積回路は、発振器、論理ゲート、アナログ−デジタル変換器、サンプルアンドホールド回路、電荷結合遅延線及び演算増幅器、からなるグループから選択される回路を有する請求項３３に記載の方法。
【請求項３５】
サファイア基板上に集積回路を形成することと、
集積回路に不活性化層を付着させることと、を有し、不活性化層は少なくとも約２ミクロンの厚さである方法。
【請求項３６】
不活性化層は、窒化物層及び酸化物層のうちの１つである請求項３５に記載の方法。
【請求項３７】
シリコン・オン・サファイア（ＳＯＳ）又は炭化シリコン（ＳｉＣ）上に回路設計を実装する多数のチップセットの各々に対して製造コストを計算することと、
前記多数のチップセットから最小コストのチップセットを特定することと、
最小コストのチップセットを製造することと、を有し、
前記チップセットは１つ以上の集積回路ダイを有する、高温回路を製造する方法。
【請求項３８】
前記計算は、最初の回路設計を増加した数のチップに分割化することと、
分割化されていない回路設計に対する及び１つ以上の分割化された回路設計に対する製造コストを決定することと、を有し、
より大きな数のチップの設計のための製造コストが、より小さな数のチップの設計の製造コストを上回る際に最小コストのチップセットが特定される請求項３７に記載の方法。
【請求項３９】
製造コストは、チップセットの各チップに対するパッケージ化コストを含む請求項３７に記載の方法。
【請求項４０】
製造コストは、ウェーハ当たりの無欠陥ダイの平均数で割られたウェーハ製造コストを、チップセットの各ダイに対して、さらに含む請求項３９に記載の方法。
【請求項４１】
前記平均数は、欠陥密度及びアクティブなダイ面積に基づいた推定である請求項４０に記載の方法。
【請求項４２】
前記回路設計はＳＯＳ単独で実装される請求項３７に記載の方法。
【請求項４３】
前記回路設計はＳｉＣ単独で実装される請求項３７に記載の方法。
【請求項４４】
サファイア基板と、
サファイア基板上に製造されて情報を無線送信するように構成可能なアンテナと、を有するタグ素子。
【請求項４５】
サファイア基板上に製造された不揮発性メモリをさらに有する請求項４４に記載の素子。
【請求項４６】
サファイア基板上に製造されたセンサをさらに有する請求項４４に記載の素子。
【請求項４７】
サファイア基板上に製造されたトランシーバモジュールをさらに有し、
トランシーバモジュールは、タグ素子に送信されたコマンドを検知するように構成され、さらにアンテナを介して前記コマンドに応答するように構成される請求項４４に記載の素子。
【請求項４８】
サファイア基板上に製造された電力回路をさらに有し、
電力回路は、その他の素子部材に、高周波電磁信号から抽出された電力を与えるように構成される請求項４４に記載の素子。
【請求項４９】
ＳｉＣ基板と、
ＳｉＣ基板上に製造されて情報を無線送信するように構成可能なアンテナと、を有するタグ素子。
【請求項５０】
ＳｉＣ基板上に製造された不揮発性メモリをさらに有する請求項４９に記載の素子。
【請求項５１】
ＳｉＣ基板上に製造されたセンサをさらに有する請求項４９に記載の素子。
【請求項５２】
ＳｉＣ基板上に製造されたトランシーバモジュールをさらに有し、
トランシーバモジュールは、タグ素子に送信されたコマンドを検知するように構成され、さらにアンテナを介して前記コマンドに応答するように構成される請求項４９に記載の素子。
【請求項５３】
ＳｉＣ基板上に製造された電力回路をさらに有し、
電力回路は、その他の素子部材に、高周波電磁信号から抽出された電力を与えるように構成される請求項４９に記載の素子。
【請求項５４】
サファイア基板と、
サファイア基板上に製造されたリング発振器と、を有する電子素子。
【請求項５５】
リング発振器は、環境パラメータを示す周波数を有する発振信号を生成するように構成される請求項５４に記載の素子。
【請求項５６】
環境パラメータは温度である請求項５５に記載の素子。
【請求項５７】
リング発振器に接続されて発振信号を送信するように構成されたアンテナをさらに有する請求項５５に記載の素子。
【請求項５８】
ＳｉＣ基板と、
ＳｉＣ基板上に製造されたリング発振器と、を有する電子素子。
【請求項５９】
リング発振器は、環境パラメータを示す周波数を有する発振信号を生成するように構成される請求項５８に記載の素子。
【請求項６０】
環境パラメータは温度である請求項５９に記載の素子。
【請求項６１】
リング発振器に接続されて発振信号を送信するように構成されたアンテナをさらに有する請求項５９に記載の素子。
【発明の詳細な説明】
【技術分野】
【０００１】
連邦政府による資金提供を受けた研究又は開発に関する記載
不適用。
【０００２】
背景
近年の石油の掘削及び生産の作業には、坑井内のパラメータ及び条件に関する膨大な量の情報が必要である。かかる情報は通常、坑井が横切る地層の特徴を含み、坑井自体のサイズ及び構成に関するデータも伴う。坑井内条件に関する情報収集は通常、「検層（ｌｏｇｇｉｎｇ）」と称され、いくつかの方法によって行うことができる。
【０００３】
従来のワイヤ線の検層では、地層センサを有するプローブ（又は「ゾンデ」）が、坑井の一部又は全てが掘削された後に坑井の中に下降される。地層センサは、坑井が横切る地層の所定の特性を決定するために使用される。ゾンデの上端は、坑井内にゾンデを垂下させる導電線に取り付けられる。導電線を通じて、電力がゾンデ内の機器に送られる。他方、ゾンデ内の機器は、ワイヤ線を通って送られる電子信号を用いて地表に情報を通信する。
【０００４】
これに代わる検層方法は、掘削プロセス中のデータ収集である。掘削プロセス中にデータを収集して処理することにより、掘削アセンブリを取り除いてワイヤ線検層ツールを挿入する必要性がなくなる。そのため、掘削者が必要に応じて正確な修正又は訂正を行い、性能を最適化する一方で停止時間を最小化することが可能となる。「掘削中計測」（Ｍｅａｓｕｒｅｍｅｎｔ−ｗｈｉｌｅ−ｄｒｉｌｌｉｎｇ（ＭＷＤ））は、掘削が継続している間の掘削アセンブリの動き及び位置に関する坑井内条件の計測を表す用語である。「掘削中検層」（Ｌｏｇｇｉｎｇ−ｗｈｉｌｅ−ｄｒｉｌｌｉｎｇ（ＬＷＤ））は、地層パラメータの計測にさらに集中した同様の技術を表す用語である。ＭＷＤとＬＷＤとの差異は存在するが、用語ＭＷＤ及びＬＷＤは、互換的に用いられることが多い。本開示の目的のため、用語ＬＷＤが用いられるが、この用語は地層パラメータの収集、及び掘削アセンブリの動き及び位置に関する情報の収集の両方を包含するという理解を伴う。
【０００５】
ＬＷＤシステムでは、センサは通常、ドリルストリングの下端に配置される。より具体的には、坑井内センサは通常、ドリルビット付近に位置する円筒状のドリルカラーに配置される。掘削が進行している間は、これらのセンサは、所定の掘削パラメータ及び地層データを連続的に又は断続的にモニターし、その情報を所定のテレメトリ形態によって地表の検出器に送る。その代わりに、データが、センサが坑井内にある間に格納されて、ドリルストリングが取り出される際に地表で復元されてもよい。
【０００６】
坑井への掘削がひとたび完了すれば、坑井は炭化水素生産のために使用される。坑井孔は、崩壊を防ぐためにケーシングで被覆される。ケーシングは所定領域内に穿孔され、炭化水素が地層から坑井孔に入ることができる。生産チュービングストリングがケーシングを通されて、炭化水素が坑井孔に入っている箇所まで下降される。特に、ケーシングが多数のレベル又は位置（水平坑井の場合）で穿孔されている状況では、坑井孔に入る炭化水素の場所、種類及び量を決定するための機器が生産チュービングに取り付けられる。さらに、機器は、坑井孔の選択された領域内の流量を制限するか、又は高めるための制御動作を行うように設定される。
【０００７】
完了した坑井は、付加的に又は代替的に、地震データ収集及び長期的埋蔵量モニタのために使用される。通常は、一連のセンサが坑井の長さにそって配置されて所定位置に固定される。テレメトリシステムは、センサのデータを中央（地表）設備に集め、そこでデータが処理されて所望の情報が抽出される。
【０００８】
掘削技術が向上して、より深い坑井が掘削されている。より深い坑井深さにおいては、圧力及び温度は著しく高くなる。２００℃に近い温度では、既存の電子技術品の性能は劣化するか又は故障する。２００℃に近い温度及びそれを十分上回る温度での使用に適したデータ収集システムを作り出すことが望まれている。
【発明の開示】
【０００９】
概要
いくつかの実施例では、高温で動作可能な電子素子は、炭化シリコン基板上に製造された集積回路を有する。各電子素子は、厚い不活性化層をさらに有する。別の実施例では、高温で動作可能な電子素子は、サファイア基板上に製造された集積回路、及び厚い不活性化層を有する。集積回路は、発振器、論理ゲート、アナログ−デジタル変換器、デジタル−アナログ変換器、サンプルアンドホールド回路、電荷結合遅延線及び演算増幅器を有する。電子素子は、高温環境で長時間、データを検知、格納、及び処理するユニットで使用されるように構成される。電子素子は、炭化水素掘削及び生産作業で使用されるように構成される。
【００１０】
以下の図面と組み合わせて以下の詳細な説明を考慮することで、開示された実施例がよりよく理解される。
【００１１】
本発明は様々な修正形態及び代替形態が可能であるが、それらの特定の実施例が、図面に例示され、本明細書に詳細に説明される。しかし、理解しておくべきなのは、図面及びそれに対する詳細な説明は、本発明を、開示される特定の形態に限定することを意図するのではなく、逆に、添付した請求の範囲により規定される本発明の要旨及び範囲内にある全ての修正例、均等例及び代替例をカバーすることを意図するものである。
【００１２】
表記及び用語
特定のシステムコンポーネント及び構成を言及するために、以下の説明及び請求の範囲を通じて所定の用語が使用される。当業者であればわかるように、会社は異なる名称で１つの部材を言及する場合がある。本明細書は、名称は異なるが機能はそうではない部材を区別することを意図していない。以下の説明において及び請求の範囲において、「含む」及び「有する」は、オープンエンド様式で用いられ、そのため「含むが、・・・に限定されるわけではない」意に解釈されるべきである。また、用語「接続」又は「接続する」は、間接的又は直接的な電気的接続を意味するように意図している。すなわち、第１素子が第２素子に接続する場合、その接続は直接的な電気的接続によるかもしれないし、その他の素子及び接続を介した間接的な電気的接続によるかもしれない。上流及び下流という用語は、本開示の関連においては一般的に、それぞれ地表下機器から地表機器への情報の伝達及び地表機器から地表下機器への情報の送信を指す。また、地表及び地表下という用語は相対的な用語である。ハードウェアの特定の部材が地表にあるものとして説明されているからといって必ずしも、それが地球の物理的表面上になければならないということではなく、むしろ、機器の地表部材及び地表下部材の相対的位置を説明しているに過ぎない。
【００１３】
詳細な説明
本発明の実施例では、高温環境で動作可能な基本電子回路が与えられる。少なくともいくつかの実施例では、電子回路は、炭化シリコン（ＳｉＣ）基板上に製造された集積回路として形成される。または、電子回路は、サファイア基板（本明細書ではシリコン・オン・サファイアすなわちＳＯＳ（ｓｉｌｉｃｏｎ  ｏｎ  ｓａｐｐｈｉｒｅ）技術を示す）上に製造された集積回路として形成される。電子回路は、発振器、論理ゲート、アナログ−デジタル変換器、デジタル−アナログ変換器、サンプルアンドホールド回路、電荷結合遅延線及び演算増幅器を有する。また、高温が電子回路に与えるマイナスの効果（例えば、エレクトロマイグレーション、漏洩電流、材料劣化）を減らすために様々な技術が用いられる。例えば、上述の集積回路の実施例では、厚い不活性化層、高感度回路部品まわりのガードリング、金属腐食を減らすシールリング、及び電流密度を減らす金属相互接続部が用いられる。電子回路はまた、長時間（例えば１週間以上）高温で動作可能なメモリ及びプロセッサのような電子素子に対するビルディングブロックとして用いられる。
【００１４】
少なくともいくつかの実施例では、電子回路及び電子素子は掘削ツールのようなツールにおいて用いられるように構成され、これによりツールは高温環境で動作可能となる。例えば、電子回路は、ツール又は環境に関連したパラメータ（例えば温度、振動、加速度）を検知するように機能し、並びに高温環境での処理能力、格納能力、及びデータ送信能力を与える。
【００１５】
ここで、図を参照すると、図１Ａには、ＳＯＳ技術を用いて構成された相補型金属酸化物半導体（ＣＭＯＳ）インバータの断面が図解的に示されている。インバータは２つのトランジスタを有し、各々はサファイア基板１０２上の離島として構成される。第１のトランジスタは、２つのｎ＋ドープ領域１０４、１０８の間にシリコンのｐドープ領域１０６を有する。第２のトランジスタは、２つのｐ＋ドープ領域１１０、１１４の間にｎドープ領域１１２を有する。領域１０６及び１１２はアクティブ領域であり、各々は、対応する絶縁酸化物層１１６、１１８によって、対応するゲート電極１２０、１２２から分離されている。正の電圧がゲート１２０に印加されると、アクティブ領域１０６にチャネルが形成され、これにより電極１２４は中央電極１２６に電気的に接続される。ゲート１２２に印加される同様の電圧により、領域１１２のチャネルがなくなり、これにより中央電極１２６は電極１２８から隔離される。逆に、正の電圧がゲート１２０及び１２２から取り除かれると、領域１０６のチャネルが消滅する一方、領域１１２のチャネルが再確立される。こうして、中央電極１２６は、電極１２４から隔離されて電極１２８に接続される。電極１２４が接地されて電極１２８が正の供給電圧に接続されている場合は、中央電極１２６へ向けて駆動される電圧は、ゲート電極上の電圧のデジタル反転である。
【００１６】
なお、これら及びその他の集積回路の断面図は、縮尺通りに描かれているわけではない。通常は、ウェーハ基板は約１ｍｍ厚である一方、半導体層は（例えば）１０−８から１０−４ｍ厚である。導電層の厚さは約１０〜１００ｎｍ厚である。
【００１７】
トランジスタを絶縁基板上の島として作ることにより、迷走漏洩経路がなくなる。かかる電流漏洩経路は、高温での性能劣化又は故障の主要原因であり、それらをなくすことにより、そうでない場合に可能な温度よりもはるかに高い温度での動作が可能になる。
【００１８】
図１Ｂは、異なるＳＯＳ技術を用いるＣＭＯＳインバータの断面を図解的に示す。このアプローチでは、半導体層１３０が、サファイア基板１０２の表面にわたって存在する。トランジスタは、前述とほぼ同じ方法で形成されるが、それらは離島というよりはむしろ、薄い半導体層１３０内で離間されている。ここで、トランジスタに相互接続される導体（例えば中央電極１３２）は、厚い絶縁層１３２によって半導体層の中間領域から分離されて、望ましくないチャネル及び電流漏洩経路の生成が防止される必要がある。それにもかかわらず、このＳＯＳ技術での素子の性能は、基板の漏洩経路をなくしているため、バルクシリコン上の素子と比べてなおも著しく改善している。また、性能は、トレンチ、ガードリング、及びその他の構造によりさらに向上し、半導体層１３０を通る漏洩が減るか又はなくなる。（ガードリングは、高感度領域まわりの導電性構造部である。構造部は、高感度領域に近いか又は同じ電位に維持されて電場勾配を減らし、これにより漏洩電流を減らす。）
【００１９】
高温で動作する電子部品は、高温により生じる（漏洩電流以外の）環境の影響に対抗するように設計されている。例えば、無期限に高温環境に配置される電子部品パッケージは、「アウトガス放出」効果が生じることが予想される。アウトガス放出は、電子部品パッケージを構成するのに使用される材料からの化学蒸気の放出である。例えば、プラスチックや接着剤は、高温で蒸発する残留溶剤を含む。その他の材料は、（ゆっくりと）分解し始める。腐食性及び外来性の化学種が形成することも珍しいことではない。適切な保護がなければ、集積回路は、劣化に対して特に敏感である。
【００２０】
図１Ｃは、保護の１つの形態を示す。すなわち、集積回路ダイのアクティブな表面にわたって配置される厚い不活性化層１５０である。不活性化層は、酸化物又は窒化物材料である。１つの実施例では、不活性化層は、約１５０００オングストロームのＳｉ３Ｎ４で覆われた約５０００オングストロームのリンドープＳｉＯ２を有する。このため、厚い不活性化層は、少なくとも２ミクロン（概算）又はそれ以上の厚さである。高温環境での長期間の使用に対しては、不活性化層の厚さを約６ミクロンまで増やすのが望ましい。
【００２１】
図２２は、保護のもう１つの形態を示す。すなわち、各ダイまわりの幅広いシールリング２４２である。図２２に示されるように、多くの集積回路２４０が各ウェーハ上に製造される。製造後、ウェーハはソーで切断レーン２４４沿いに切り取られて、集積回路ダイが形成される。（切断作業中、ダイを所定位置に保持するために、接着性裏張り材料が使用されてもよい）切断作業は、例えば、切れ端、小砕片、及び／又は不活性化層とウェーハ基板との接着の疲労が生じることにより、しばしば集積回路ダイの周縁に損傷を与える。これらの損傷機構の各々により、アウトガス放出効果による劣化に対するダイの脆弱性が増す。したがって、幅広いシールリングを与えて、接着面積を増やし、及び、（ダイを所定位置に保持するために）接着片上に配置されてウェーハ個片切断により生じた損傷周縁からの集積回路部品の距離を大きくする。１つの実施例では、シールリングの幅は、切断レーン２４４の幅の少なくとも２倍である。
【００２２】
図２Ａは、ＳｉＣ技術を用いて構成された相補型金属酸化物半導体（ＣＭＯＳ）インバータの断面を図解的に示す。インバータは２つのトランジスタを有し、炭化シリコン基板１０２の表面上に製造される。第１のトランジスタは、、２つのｎ＋ドープ領域１０４、１０８の間に炭化シリコンのｐドープ領域１０６を有する。第２のトランジスタは、２つのｐ＋ドープ領域１１０、１１４の間にｎドープ領域１１２を有する。領域１０６及び１１２はアクティブ領域であり、各々は、対応する絶縁酸化物層１１６、１１８によって、対応するゲート電極１２０、１２２から分離されている。正の電圧がゲート１２０に印加されると、アクティブ領域１０６にチャネルが形成され、これにより電極１２４は中央電極１２６に電気的に接続される。ゲート１２２に印加される同様の電圧により、領域１１２のチャネルがなくなり、これにより中央電極１２６は電極１２８から隔離される。逆に、正の電圧がゲート１２０及び１２２から取り除かれると、領域１０６のチャネルが消滅する一方、領域１１２のチャネルが再確立される。こうして、中央電極１２６は、電極１２４から隔離されて電極１２８に接続される。電極１２４が接地されて電極１２８が正の供給電圧に接続されている場合は、中央電極１２６へ向けて駆動される電圧は、ゲート電極上の電圧のデジタル反転である。
【００２３】
なお、これら及びその他の集積回路の断面図は、縮尺通りに描かれているわけではない。通常、ウェーハ基板は約１ｍｍ厚であるが、拡散ドープ領域は（例えば）１０−８から１０−４ｍ厚である。導電層の厚さは約１０〜１００ｎｍ厚であり、絶縁層の厚さは数ナノメートルから数マイクロメートルまでの範囲に及ぶ。
【００２４】
炭化シリコンの大きなエネルギーバンドギャップによって、漏洩電流が減り、シリコンよりも高い温度での集積回路の動作が可能になる。また、漏洩電流をさらに減らし又はなくすためのトレンチ、ガードリング（すなわち高感度領域まわりの導電構造）、及びその他の構造によって性能がさらに高められる。電場勾配を減らすために、構造は、高感度領域と同じ又はそれに近い電位に保持され、これにより漏洩電流を減らす）。
【００２５】
図２Ｂは、アウトガス放出により誘発される劣化に対する保護を与えるために集積回路ダイのアクティブな表面を覆って配置された厚い不活性化層２０２を備える図２ＡのＳｉＣ素子を示す。不活性化層は酸化物又は窒化物材料である。１つの実施例では、不活性化層は、約１５０００オングストロームのＳｉ３Ｎ４で覆われた約５０００オングストロームのリンドープＳｉＯ２を有する。このため、厚い不活性化層は、少なくとも２ミクロン（概算）又はそれ以上の厚さである。高温環境での長期間の使用に対しては、不活性化層の厚さを約６ミクロンまで増やすのが望ましい。アウトガス放出効果による劣化に対する保護を高めるために、シールリングが用いられてもよい。
【００２６】
高温でのもう１つの環境の影響は、増強されたエレクトロマイグレーションである。エレクトロマイグレーションは、電子流によって生じる金属原子の移動である。エレクトロマイグレーションにより、集積回路内の相互接続部が薄くなるか又は分離される可能性がある。エレクトロマイグレーションに対する保護の１つの形態は、電流密度を制限することである。集積回路が、より低い電流で（例えばより遅く）動作するように設計されるか、又は、相互接続部が、より大きな断面積を有して電流密度を減らすように設計される。いくつかの実施例では、集積回路には、集積回路が高温（約２００℃）で動作する場合であっても、所定レベルを下回るように電流密度を制限する金属の相互接続部が実装される。従来の回路では、金属相互接続部のエレクトロマイグレーションは、約１０５Ａ／ｃｍ２の電流密度において観測される。この値は、より高い温度で落ち込むことが予想され、相互接続部を製造するために用いられる金属又は合金に依存する。しかし、５ｘ１０３Ａ／ｃｍ２から５ｘ１０４Ａ／ｃｍ２までの範囲での電流密度制限を確立することによって、性能劣化又は素子故障の原因としてのエレクトロマイグレーションがなくなると予想される。電流密度を制限するため、集積回路は、より低い電流で（例えばより遅く）動作するように設計されるか、又は、相互接続部が、より大きな断面積を有するように設計される。例えば、相互接続部は、電流密度を減らすために、従来の相互接続部と比べて２倍から５倍の幅及び２倍から３倍の厚さになるように製造される。
【００２７】
図３Ａは、ＳｉＣ又はＳＯＳ技術を用いて実装されるＣＭＯＳインバータの電気的な概略を示す。インバータは、２つのトランジスタ３０２、３０４を有する。トランジスタ３０２は、ｐ型アクティブ領域を備えるＭＯＳトランジスタ（ＰＭＯＳ）であり、トランジスタ３０４は、ｎ型アクティブ領域を備えるＭＯＳトランジスタ（ＮＭＯＳ）である。このトランジスタ構成は、ノードＡの電圧のデジタル反転をノードＢへ向けて駆動する。図３Ｂは、インバータのための電気的な記号３０６を示す。
【００２８】
図４は、インバータリング発振器の例を示す。発振器は、奇数個のインバータ３０６を直列に用いて作られる。電力をその直列に印加することにより、ノードＣに発振信号が生じる。インバータは、温度に敏感に設計されるか、又はインバータ同士の間に温度に敏感な部材が付加される。かかる設計では、発振周波数が温度に敏感であり、インバータリングは温度センサとして使用される。ドリルビットの関連では（図１６）、発振センサ信号がセンサ１６１６から受信され、テレメトリパッケージ１６１８によって無線で送信される。または、センサがアンテナに直接接続されて、発振信号が介入なしに送信される。その他の実施例では、インバータリングは、温度以外のパラメータに対しても敏感に設計される。
【００２９】
インバータリングセンサは単純かつ頑丈である。しかし、高精度センサとしては不向きである。高精度の検知には、デジタルデータの収集及び処理が好ましい。デジタルデータ収集回路の構成要素は通常、電圧基準器、サンプルアンドホールド回路、及びアナログ−デジタル変換器（ＡＤＣ）である。電荷結合遅延線及びデジタルメモリも有用であることがわかっている。以下の説明では、選択された部材の様々な構成例が与えられる。
【００３０】
図５は、高温での使用に適した高精度温度補償電圧基準器を示す。電圧基準器は、アナログ−デジタル変換を採用して高温環境で用いられる地熱ツール、スマート・トランスデューサ・インターフェイス・ノード・テレメトリ（ＳＴＩＮＴ）システム、ワイヤ線検層ツール、ＭＷＤツール、及び任意のツールによる使用に適している。電圧基準器は、バンドギャップ回路又は温度補償ツェナーダイオードのような１次電圧基準ソース５０２を有する。与えられる両方の例は、１次基準ソース内の他の場所の負温度係数を補償するための、正温度係数を有する温度補償部材を有する。この部材をタップすることにより、温度指標電圧の決定が可能になる。
【００３１】
図５の１次電圧基準ソース５０２は、温度補償ツェナーダイオードのソースであり、順方向バイアスダイオード５０６と直列をなすツェナーダイオード５０４を有する。（ダイオードにかかる電圧は、我々の温度指標電圧として機能する。）電流ソース５０８は、１次ソース５０２に印加される際に、ノード５１０に１次電圧基準を発生する。アナログ−デジタル変換器（ＡＤＣ）５１４は、ノード５１２から温度指示電圧をサンプリングし、好ましくは１６ビットの分解能でその値をデジタル化する。デジタル値は、不揮発性メモリ５１６にアドレスとして供給される。メモリ５１６は、プロダクト展開における較正プロセス中に決定される補償値で満たされる。測定された温度指標電圧に対する補償値は、アナログ補償電圧を発生するデジタル−アナログ変換器（ＤＡＣ）５１８に供給される。（さらに,１６ビットの精度が好ましい。）加算回路５２０によって、１次電圧基準及び補償電圧から高精度電圧基準が発生する。高精度基準電圧は、電流ソース５０８を駆動するために用いられ、ＡＤＣ５１４及びＤＡＣ５１８のための基準として機能する。
【００３２】
図６は、サンプルアンドホールド回路の例を示す。ＳｉＣ技術を用いて実装されると、サンプルアンドホールド回路の性能は、ＳｉＣ回路に存在する漏洩電流が本来低いため、比較シリコン回路の性能よりも著しく良好になると予想される。
【００３３】
ノード６０２での入力信号電圧は、演算増幅器６０４によってバッファされる。ノード６１０に供給されたゲート信号により、ゲートトランジスタ６０６の「開」と「閉」とが切り替えられる。ゲートトランジスタ６０６が導電状態にあると、演算増幅器６０４はバッファされた電圧をキャパシタ６０８に向けて駆動する。ゲートトランジスタが非導電にあると、キャパシタ電圧６０８は固定される、すなわちサンプリングされた入力電圧が「保持」される。キャパシタ６０８は、オンチップ・キャパシタであり、又は、長時間保持用途のためにはキャパシタ６０８は、オフチップ・キャパシタに並列接続されたオンチップ・キャパシタである。もう１つの演算増幅器６１２は、キャパシタ電圧をバッファして、キャパシタ電圧を示す電圧を出力信号ノード６１４に供給する。
【００３４】
図７Ａは、ＳｉＣ技術を用いて実装された電荷結合遅延線を示す。ＳｉＣウェーハ１０２には、ｐドープ炭化シリコンのアクティブ領域まわりにｎ＋ドープ炭化シリコンのターミナル領域を有する素子構造が設けられている。「ローディング」電極７０２が一方のターミナル領域に接続され、「アンローディング」電極７０４が他方のターミナル領域に接続される。ターミナル領域間では、ゲート絶縁体７０６によって一連のゲート７０８〜７２０がアクティブ領域から分離されている。適切なシーケンスで駆動されると、（ローディング電極に供給される電流を示す）電荷がゲートからゲートへ通過し、最終的にアンローディング電極に到達し、ここで電荷が測定される。駆動シーケンスは、プログラマブルな遅延を発生するように制御することができる。駆動シーケンスが以下の表に図解的に示される。ここで、「Ｂ」は、ゲートの下に保持される電荷が無視できるバッファ電圧（例えば５ボルト）を表し、「Ｈ」は、電荷がゲートの下に格納される保持電圧（例えば１０ボルト）を示し、及び、「Ｐ」は、電荷が隣接ゲートの下から引き出される通過電圧（例えば１５ボルト）を表す。
【表１】
2007519228.tif 000003
【００３５】
各ゲート（ターミナル領域に隣接するものは除く）は、前のゲートから電荷を引き出し、その電荷を一時的に保持し、その電荷を次のゲートに向けて通過させ、及び、前のゲートが電荷を集める間バッファとして作用する、９ステップの電圧シーケンスを経る。ターミナルに隣接するゲートはバルブとして機能し、電荷を引き出すことはなく、電荷をターミナル電極に向けて（又はそこから）通過させるのみである。
【００３６】
電荷結合遅延線は、非常に高い周波数で動作可能である。例えば、制御シーケンスは、性能を著しく損なうことがなく無線周波数でクロックを刻む。他方の極端な例として、電荷結合遅延は、非常に低い周波数で動作可能である。制御シーケンスは、遅延線で電荷を格納するためにステップ３、６又は９で無期限に止められる場合もある。この構成により、遅延線は、複雑性の低いアナログメモリとして使用することができる。このため、例えば、複雑性の低いセンサは、トランスデューサ、単純な増幅器、及び、適切にクロックを刻みトランスデューサによりなされた一連の計測値を格納する遅延線を有する。そして、センサは中央施設に物理的に輸送される。そこで計測値は、復元され、デジタル値に変換され、その後の通例のデジタル信号処理を受ける。
【００３７】
図７Ｂは、ＳＯＳ技術を用いて実装された電荷結合遅延線を示す。サファイアウェーハ１０２には、ｐドープシリコンのアクティブ領域まわりにｎ＋ドープシリコンのターミナル領域を有する半導体層１３０が設けられる。「ローディング」電極７０２が一方のターミナル領域に接続され、「アンローディング」電極７０４が他方のターミナル領域に接続される。ターミナル領域間では、ゲート絶縁体７０６によって一連のゲート７０８〜７２０がアクティブ領域から分離されている。図７Ｂの電荷結合遅延線の動作は、図７Ａの上記の電荷結合遅延線の動作と同じであるか又は類似する。
【００３８】
マイクロエレクトロメカニカルシステム（ＭＥＭＳ）技術が、ＳｉＣ又はＳＯＳ技術を用いて実装される。図８Ａ及び図８Ｂは、加速度又は振動センサとして使用されるカンチレバーの例を示す。サファイアウェーハ１０２の表面は、パターニング及び化学的エッチングが施され、頂部電極８０４を有するカンチレバー８０２が作られる。図８Ａは側面図を示すが、図８Ｂは、カンチレバー構造の「端面」図を示す。図８Ｂでは、側壁電極８０６が示されている。素子が加速度を受ける場合、カンチレバー８０２はわずかに偏向する。偏向は、頂部電極８０４と側壁電極８０６との間の静電容量の変化として検知される。バルクシリコンに対する様々な構成技術及びセンサ構造が、本明細書で文献援用されるＪｕｌｉａｎ  Ｗ.Ｇａｒｄｎｅｒ,  ｅｔ  ａｌ.,Ｍｉｃｒｏｓｅｎｓｏｒｓ,ＭＥＭＳ  ａｎｄ  Ｓｍａｒｔ  Ｄｅｖｉｃｅｓ,(c)２００１  Ｗｉｌｅｙ&Ｓｏｎｓに説明されている。加速度計の他、ＭＥＭＳ技術は、圧力センサ、ジャイロ、温度センサ、サーマルアレイ等にも適用される。センサの構成は、（例の中でも特に）回転運動検知、ねじれ力検知、側方又は垂直カンチレバー構成、並びに、容量性、誘導性、抵抗性及び光学性トランスデューサ、に基づいている。
【００３９】
ＳｉＣ及びＳＯＳ技術により、高温での性能上の利点が得られる。しかし、新技術のため、ＳｉＣ及びＳＯＳのダイは、比較的多数の製造上の欠陥を被る。すなわち、大きな複合集積回路が実現不可能となるほど、欠陥密度が高い。歩留まり率（適切に機能する製造された素子の割合）は、主として集積回路ダイのサイズで決まる。大きなダイのサイズでは、各ダイの欠陥の存在が実質的に確実となり、歩留まり率が劇的に減る。既存のＳｉＣ及びＳＯＳの製造技術では、受容可能な歩留まり率が得られるのは、ダイのサイズが厳しく制限されている場合となる。かかる歩留まり率の制限があるため、高性能のプロセッサ及びコンピュータのような複合回路が実現可能となるのは、分割化設計としてのみとなる。分割化設計とは、すなわち、各片が所定サイズのダイに合うような、かつ、全体設計が、機能ダイが接合されて（マルチチップモジュールのような）ハイブリッド回路にまとめられて構成されるような、分割化された設計のことである。
【００４０】
図９は、高温環境での使用に適した複合電子部品パッケージ９０２を製造するための製造技術の使用を可能にする分割化を図解的に示す。パッケージ９０２は、命令及びデータをメモリから並びにデータをレジスタから取り出すためのフェッチモジュール９０６、中間計算値を格納するためのレジスタモジュール９０８、命令に従ってデータを処理するための実行モジュール９１０、並びに実行モジュールからの結果をレジスタ及びメモリに格納するためのコミットモジュール９１２、に分割化されたプロセッサ９０４を有する。各モジュールは別々のダイにあり、まとめて接続されてプロセッサ９０４を形成する。パッケージ９０２は、プロセッサによって要求されたデータ及び命令をキャッシュするためのキャッシュモジュール９１４、キャッシュ及びプロセッサをその他のシステムコンポーネントに接続するためのバスインターフェイスモジュール９１６、ソフトウェア及びデータを格納するためのメモリモジュール９１８、パッケージを外部のコンピュータコンポーネントに接続するためのネットワークインターフェイスモジュール９２０、トランスデューサを制御してセンサのデータを収集するためのデータ収集モジュール９２２、アクチュエータ及びトランスデューサに電力を供給するためのドライバモジュール９２４、センサからの信号を増幅して検知するためのセンサモジュール９２６、及び様々なパラメータの内部検知のためのマイクロエレクトロメカニカルシステム（ＭＥＭＳ）モジュール９２８をさらに有する。各モジュールは、別々のダイにあり、まとめて接続されて電子部品パッケージ９０２を形成する。
【００４１】
図２３は、大きな回路の最善の分割化を決定するための方法を図解的に示す。この方法は、ソフトウェアプログラムに具体化されてコンピュータにより実行される。ブロック２５２では、最初の回路設計が取得される。回路設計を表現するため、及び電子ファイルに回路設計を格納するため、利用可能な集積回路レイアウト仕様言語のいずれかが使用される。ブロック２５２では、回路設計は、本方法を行うコンピュータによってアクセスされる既存のコンピュータファイルである。ブロック２５４では、回路設計に必要な表面積が決定される。ブロック２５６では、歩留まり（すなわち、製造された集積回路の無欠陥割合）は、必要な表面積の少なくとも一部に基づいて推定される。１つの実施例では、歩留まりＹは、マーフィーのモデルを用いて以下のように推定される。
2007519228.tif 000004
ここで、Ａは点欠陥に敏感な回路面積であり、Ｄは点欠陥の密度である。その他の歩留まりモデルも存在し使用されてよい。
【００４２】
ブロック２５８では、パッケージ化されたチップのコストが計算される。コストは、ウェーハ当たりの無欠陥ダイの平均数で割られた各ウェーハの処理コストを含み、さらに無欠陥ダイのパッケージ化コストを含む。ブロック２６０からブロック２７２まででは、様々な数のチップを備えるチップセットのコストが決定される。チップセット中のチップの数が増えるに従い、総コストは下がるが、結局はパッケージ化コストが支配因子となるので際限なく増える。したがって、ブロック２６０からブロック２７２までで行われる作業は、チップセットのコストが最小化される点を特定することを目的とする。なお、ブロック２５８で決定されるコストは最小コストであり得るが、欠陥密度が高くて回路設計が比較的大きな面積を必要とする場合にこれを期待するべきではない。
【００４３】
ブロック２６０では、回路設計は、小さなアクティブ面積を必要とする２つの回路に分割化される。分割化作業は、回路部分を相対的に等しいサイズにしようとするものであり、その部分はモジュール式である必要、すなわち、その部分は限定数の相互接続部を有する必要がある。相互接続部の数を限定することは、ダイの表面上の接続パッドのために利用可能な限定された空間による強制である。（接続パッドが必要なため、分割化回路の総表面積は大きくなるが、接続パッドは製造欠陥に対して概ね鈍感なので、歩留まり計算への影響は最小限にすぎない。）
【００４４】
ブロック２６４では、各回路の分割化に対する必要面積が決定される。ブロック２６８では、各回路分割部に対する歩留まりが決定される。ブロック２７０では、各チップに対するコストが（ブロック２５８のように）決定され、そのコストが合計されてチップセットのコストが決定される。ブロック２７２では、現在のコストが以前のコストと比較される。現在のコストがより高ければ、以前のコストは最小のチップセットコストとなり、それに従って回路が分割化されるべきである。こうして、制御は、最適な分割化チップセットが製造されるブロック２７６まで進行する。
【００４５】
現在のコストが以前のコストよりも低ければ、制御はブロック２７４から、回路設計が再分割化されてより大きな数のチップを有するチップセット設計が得られるブロック２６２まで進行する。ブロック２６２〜２７４は、コストが上昇し始めることにより最小コストが特定されたことが示されるまで繰り返される。
【００４６】
所望の機能性を与えるため、チップセット中のチップは電気的にまとめて接続される。図１０は、回路カード１００４上にマウントされた多数のパッケージ化集積回路チップ１００２を示す。示されている回路カード１００４は、回路カード１００４を、他の回路カードに接続されるツールバスに接続するのに適したコネクタ１００６に取り付けられる。回路カード１００４にはまた、回路カードによって個々に制御されるセンサ及びアクチュエータに回路カードを接続するのに適したコネクタ１００８が取り付けられる。回路カード１００４は、パッケージ化チップ１００２、コネクタ１００６、１００８、及び、カードに取り付けられるその他の部材、に対する物理的な支持及び電気的な相互接続部を与える。
【００４７】
各チップパッケージ１００２は、マルチチップモジュール、すなわち、多重集積回路ダイがマウントされる基板を有するパッケージ、の形態をとることができる。基板は、多重ダイ間の、及びさらにはダイと外部のピン又はパッドとの間の、物理的な支持及び電気的な相互接続部を与える。
【００４８】
多くの集積回路が、中程度の高温（例えば１５０℃）で性能劣化又は故障を受ける一方で、その他の集積回路は、かかる温度で適切に動作し続ける。中程度の高温での長期間の設置に所望される様々な回路では、連続的な動作が必要とされるわけではない。むしろ、回路の所定部分が、短時間かつ低頻度の間隔でのみアクセスされる必要がある。例えば、不揮発性のプログラムメモリは、電力オン及びリセットの事象でアクセスされる必要があるのみである。電圧基準器は、低頻度の較正事象で必要となるのみである。かかる回路では、冷却を要する回路のまさにその部分に対し、冷却の努力が局所的に行われる。さらに、その冷却は、温度に敏感な回路の動作が必要とされる場合にのみ行われる。かかる回路では、冷却作業は、温度に敏感な回路部品を有するダイ又はパッケージに直接行われ、冷却が必要な熱容量を大きく減らす。さらに、冷却作業は短時間かつ低頻度なので、冷却システムは小さく、ヒートシンクはサイズが小さいか又は省略される。このように、電子部品冷却のために必要なサイズ及び電力は、劇的に減る。
【００４９】
図１１Ａは、外部電気接続のためのパッド１１０４を備える基板１１０２を有するマルチチップモジュール（ＭＣＭ）を図解的に示す。電気的な経路及びパッドはまた、基板１１０２の反対面の内部接続のためにも与えられる。図１１Ａには、集積回路ダイ１１０８が、「フリップチップ」構成で示される。この構成では、はんだボール１１０６が、ダイ１１０８のアクティブな表面に取り付けられ、これらのボールは基板１１０２上の接合ボール又はパッドに対向して配置される。はんだボールは部分的に溶融し、物理的で導電的な接続部を形成する。その他のダイ１１１０も同様にマウントされる。非導電性の接着剤材料１１１２が、ダイ１１０８、１１１２と基板１１０２との間のギャップに導入されて、物理的な取り付けが強化される。ワイヤボンディングのようなその他のＭＣＭ構成も使用されてよい。
【００５０】
図１１ＡのＭＣＭでは、ペルチェ冷却器１１１４が、ダイ１１０８の非アクティブ（「裏」）面上に熱伝導性接着剤１１１６でマウントされる。ペルチェ冷却器は、交互配置された金属層の多層サンドイッチ構造を有する。電流が層から層へ流れると、熱が冷却器の一方の表面から反対の表面へ輸送される。電極１１１８は冷却される（底）面に取り付けられて、電極１１２０は加熱される（頂）面に取り付けられる。これらの電極は、基板１１０２に結合される。
【００５１】
電子部品を冷却するための様々なパラメータ、及び冷却器の性能によっては、専用のヒートシンクは不必要となる。図１１ＡのＭＣＭでは、熱伝導性かつ変形可能な材料１１２２により、ペルチェ冷却器１１１４の頂面が、パッケージ化及びヒートシンクという二重の目的に供するパッケージキャップ１１２４に熱的に接続される。接着剤結合１１２６により、キャップ１１２４が基板１１０２に取り付けられてパッケージがシールされる。１つの実施例では、基板１１０２は、相互接続部のためのパターニングされた金属層を備えるセラミック材料を有する。キャップ１１２４は、セラミック、プラスチック、又は金属材料である。
【００５２】
図１１Ｂは、ペルチェ冷却器１１１４が基板１１０２に直接マウントされるＭＣＭ構成の変形例を示す。ペルチェ冷却器１１１４によって、ダイ１１０８は、熱伝導体１１３０を介して間接的に冷却される。熱伝導体１１３０は、冷却器１１１４及びダイ１１０８の両方に熱伝導性接着剤で結合される。
【００５３】
ダイ１１０８は、フラッシュメモリ及び電圧基準器を有する。フラッシュメモリは通常、読み出し及び書き込み回路部品が故障する点よりも上の温度において、情報を保持可能である。フラッシュメモリにアクセスしてデータを取り出す又は格納する必要性から、コントローラはペルチェ冷却器に通電し、所定時間のインターバルの間一時停止する。インターバルが終了すると、コントローラは、必要なメモリアクセスを行い、冷却器への通電を停止する。揮発性メモリが、フラッシュメモリとの間を行き来するデータをバッファするために使用され、これにより不揮発性メモリへのアクセス頻度が減る。
【００５４】
電圧基準器は、同様にして温度を制御することができる。すなわち、コントローラは、ペルチェ冷却器に通電して電圧基準器の温度を一時的に調整し、所定時間のインターバルの間一時停止して電圧基準器の温度を安定化させた後に、電圧基準器による較正作業を行う。電圧基準器の精度は、それが使用される温度範囲を制限することによって高くなる。コントローラは、電圧基準器が使用されていない場合は、冷却器の通電を停止することが可能である。冷却の必要性は、異なる半導体技術の使用によって減らす又はなくすことができる。トランジスタ及びその他の集積回路部材は、ドープ領域が異なるシリコンを、各々接触させて空乏領域を生成するように配置することによって形成される。素子の温度が高くなると、熱的に励起される電子が、空乏領域内に迷走電流キャリアを生成する。迷走電流キャリアにより、これらの空乏領域によって隔離されているはずの領域へ又はその領域から漏洩電流が流れる。漏洩電流は温度の関数として急速に大きくなり、高温において漏洩電流は極めて大きくなる。大きな漏洩電流は、多数の理由により弊害をもたらす。漏洩電流は付加的な熱放散を引き起こし、その熱放散はさらに温度を上昇させ、これにより漏洩電流がさらに大きくる。漏洩電流は、集積回路の電力消費を実質的に大きくする。漏洩電流は通常、集積回路の性能を劣化させ、所定の温度で回路は動作不能になる。最終的に、漏洩電流は、集積回路部材間の意図しない及び望ましくない相互作用の可能性を大きくする。よくある相互作用の１つの例は「ラッチアップ」効果である。「ラッチアップ」効果では、熱暴走効果（ｒｕｎａｗａｙ  ｅｆｆｅｃｔ）によって異なるトランジスタ間に電流経路が形成されて、通常は回路から電力を除去することで止めるしかない大電流が生じる。
【００５５】
集積回路は、シリコンウェーハからのダイに頼らずに、炭化シリコンウェーハ上に形成されてもよい。炭化シリコンは、シリコンよりも大きなエネルギーバンドギャップを有し、熱励起電子が迷走電流キャリアを生成することがはるかに困難となる。この部分的免疫により、集積回路内の漏洩電流は急激に小さくなる。適切に設計された素子がパターニングされた場合、炭化シリコン（ＳｉＣ）ウェーハは、高温で十分に動作する電子部品を構成するのに適する。したがって、かかる素子は、高温環境（例えば坑井内）での使用に適する。
【００５６】
また、集積回路は電気的に絶縁されたウェーハ上に形成されてもよい。アクティブな素子領域をウェーハバルクから分離することにより、空乏領域のサイズが大きく減少し、漏洩電流もそれに応じて小さくなる。かかる絶縁ウェーハは、回路部品とウェーハ基板のバルクとの間に絶縁層を備えるバルクシリコンウェーハを有する。しかし、かかる絶縁構成では、集積回路製造中に絶縁層を形成及び保存するために、付加的なステップが必要となる。また、かかる構成には、電力消費に影響して集積回路の動作速度を制限する、ウェーハバルクとの容量性の接続が依然として残る。坑井内での用途に対しては、バルク絶縁材料のウェーハを使用することが好ましい。例えば、サファイアは、単結晶ウェーハに形成されて半導体表面層が設けられる絶縁材料である。薄いシリコン表面層を備えるサファイアウェーハは、市販されている。適切に設計された素子がパターニングされた場合、シリコン・オン・サファイア（ＳＯＳ）ウェーハは、高温で十分に動作する電子部品を構成するのに適する。
【００５７】
図１２は、分割化設計を行うのに使用されるマルチチップモジュール１１０２を示す。各ダイ１２０２、１２０４、１２０６は、全体設計の分割化部分を有し、マルチチップモジュール１１０２を構成する前にテストされる。設計の全体コストは、各ダイの歩留まり率が高められたことにより、大きく減少する。
【００５８】
ＳｉＣ及びＳＯＳ技術により、漏洩電流が最小となる素子を作ることが可能になるので、ＳｉＣ及びＳＯＳ技術はアナログメモリの基礎として役立つ。漏洩が小さくなることにより、漏洩電流に起因する劣化が最小限でしかない長期間の電荷の格納が可能になる。図１３は、一連のメモリセル１３０２を有するアナログメモリを図解的に示す。各メモリセルは、アクセストランジスタ１３０４及びキャパシタ１３０６を有する。行ライン１３１０がアサートされると、アサートされた行ラインに接続されたアクセストランジスタによって、キャパシタが対応する列ライン１３０８に接続される。格納作業の間、列ラインによりキャパシタは充電されてアナログ値を格納する。読み出し作業の間、キャパシタの電荷は列ラインと共有され、列ラインの電位を測定可能な方法で変更する。
【００５９】
アナログメモリは、デジタルアドレス信号、デジタル読み出し／書き込み信号、及び１つ以上の双方向性アナログデータ信号を受信する。行デコーダ１３１２は、アドレス信号によって示された行ラインをアサートする。１つ以上の検出器及びドライバ回路１３１４は、読み出し／書き込み信号を受信する。制御信号が読み出し作業を示すと、検出器及びドライバ回路は列ラインで検知作業を行い、行ラインのアサートによってアクセス可能とされたアナログメモリセルに格納された電荷を測定する。アナログ値は、アナログデータラインの出力信号として増幅及び駆動される。その後、検出器及びドライバ回路によって、メモリセルは測定された値まで再充電される。制御信号が書き込み作業を示すと、検出器及びドライバ回路は、アナログデータバスからのアナログダータ信号値をバッファし、アクセス可能なメモリセルのキャパシタを対応する値まで充電する。
【００６０】
漏洩電流は小さくても、完全になくなるわけではない。したがって、格納されたアナログ値のある程度の減衰が時間の経過にわたって予想される。減衰率が十分に長い場合は、減衰は、アナログメモリアレイの基準セルを使用して測定される。１つ以上の選択されたセルが使用されて、所定のアナログ値が格納されると同時にメモリアレイの残りが満たされる。その後、メモリが読み出されると、基準セルが減衰率を測定するために使用され、他方の格納されたアナログ値がそれに応じて補償される。
【００６１】
減衰率がある程度大きい場合は、各アナログメモリセルは周期的にリフレッシュされる。リフレッシュ作業の間、格納されたアナログ値は、読み出され、増幅されて仮の減衰率に対して補償され、及びメモリセルに戻されて格納される。基準メモリセルは減衰及びリフレッシュのサイクルを繰り返すことによって生じた全変化を測定するために使用され、最終的にデータが読み出されると、リフレッシュ作業で蓄積した誤差に対するある程度の補償が行われる。
【００６２】
図１４は、ＳｉＣ又はＳＯＳ技術を用いて実装されたタグ素子１４０２を示す。ＳｉＣ又はＳＯＳ技術を用いて実装された場合、かかる素子は高温環境で動作する。タグ素子１４０２は、キャパシタの２つのプレート１４０６及び１４０８の間に接続された誘導コイル１４０４を有する。誘導コイル１４０４は、高周波電磁信号に応答してキャパシタと共振する。電力回路１４１０は共振から電力を得て、電力をその他の素子部材に供給する。タグ素子は、トランシーバモジュール１４１２、及びプリントされたダイポールアンテナ１４１４をさらに有する。トランシーバモジュール１４１２は、タグ素子１４０２に送信されたコマンドが検出されるように構成され、ダイポール１４１４上で送信して応答するようにさらに構成される。
【００６３】
タグ素子は、データを格納するための不揮発性メモリモジュール４１６をさらに有する。トランシーバ１４１２は、検知されたコマンドに応答して受信したデータを格納する。トランシーバは、もう１つの検知されたコマンドに応答して、格納されたデータを送信する。
【００６４】
タグ素子１４０２は、各側部が（例えば）５ｍｍ以下の小さなダイとして実装される。タグ素子は、パッケージ化ではなく、不活性化層でコーティングされてもよい。このように構成される場合、各タグ素子は非常に低コストとなる。タグ素子は、極端な圧力及び高温に耐えて動作することが可能である。したがって、タグ素子は、流体の流れ（例えば、坑井内への掘削流体の流れ）に情報担体として添加されてもよい。タグ素子がセンサステーションを通過すると、タグ素子は、センサデータを受信及び格納するように作動する。後に、流体の流れがデータ収集センターを通過すると、タグ素子は、その格納されたデータを送信するように作動する。各素子は、異なる周波数で又は異なる変調コードで送信するように構成され、多数の素子が同時に問い合わせを受ける。タグ素子は、３〜１０．６ＧＨｚの範囲の周波数を用いた超広帯域（ｕｌｔｒａ−ｗｉｄｅ  ｂａｎｄ（ＵＷＢ））ワイヤレス・プロトコルを使用してセンサ及びデータ収集ステーションと通信を行う。
【００６５】
テレメトリ輸送機能を行うことに加え、タグ素子が追跡機構として使用されて、流体の流れの経路及び流体の損失が検知できる。坑井の関連では、タグ素子は、流体が坑井から地層の中へ流れる際に流体によって掃引される。坑井孔沿いを通るワイヤ線プローブは、これらの流体損失領域でのタグ素子の集中を検知して、実際に、プローブはタグ素子の空間分布から断層を地図に示すことができる。
【００６６】
別の実施例では、タグ素子はメモリではなくセンサを有する。タグ素子は、問い合わせを受けると、それ自身のセンサの計測値を送信する。かかる実施例は、ワイヤが実現可能ではない場所でセンサの位置を突き止めるために有用である。例えば、厳しい環境における回転部材上のスリップリング及びワイヤ連結部分は、主要な故障ポイントであるが、タグ素子によってなくすことができる。もちろん、その他のＳｉＣ又はＳＯＳ素子にワイヤレス通信を組み込むこともできる。
【００６７】
メモリ及びその他の集積回路をＳｉＣ及びＳＯＳウェーハの表面上に製造することは、まとまって集積回路を形成する多数の材料層の各々を付着させ及びパターニングするための多数のステップを有する。材料のパターニングは、フォトリソグラフィによって行われる。フォトリソグラフィーは、感光性フォトレジスト材料をウェーハ表面上でスピンさせることを有する。次に、正確な光学的処理を使用して、ガラスマスクすなわちレチクル上のパターンを通して光を層上に照らすことによって、フォトレジスト材料が個々の回路部材の形状にパターニングされる。照射されたフォトレジスト材料は硬化して現像され、次に、フォトレジストの溶解領域が洗い落とされ、パターンエッチング又は注入ドーピングの準備のできたウェーハが残される。前述の処理は、後の各層が製造されるにつれて繰り返されるのが一般的である。
【００６８】
通常、製造プロセスは、ウェーハ表面上の個々の回路要素の製造から始まる。次に、適切にパターニングされた導体と絶縁体との交互の層を使用して、所定の回路要素間の電気的接続、及びその他の回路要素間の電気的隔離が確立される。回路要素及びそれらの相互接続部は、イオン注入、薄膜付着、フォトリソグラフィ、選択エッチング、及び様々な洗浄処理を有する一連の処理ステップを使用して形成される。
【００６９】
ますます複合的な集積回路は、ますます多数の回路要素を利用し、これにより、回路要素間のより多くの導電経路と、これらの経路をもたらすためのより多数の導体−絶縁体層との両方が要求される。ますます多数の層により、連続的な層間アラインメント、又はレジストレーションがより困難になる。この問題は、１つ以上の層が製造された後にウェーハの表面を再平坦化するための化学機械研磨（ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈｉｎｇ（ＣＭＰ））処理によって対処される。
【００７０】
ＣＭＰ作業によって、一般的には、過剰なコーティング材料が除去され、ウェーハの地形学的な不完全さが減り、及び、焦点深度が改善されて良好な平面度によるフォトリソグラフィ処理ができる。ＣＭＰ処理は、研磨粒子のスラリ及び研磨パッドの、組み合わされた半導体ウェーハへの化学機械作用による、ウェーハ表面上の材料の制御された除去を有する。ＣＭＰ作業の間、関連する研磨スラリからのサブミクロンサイズの粒子が使用されて、ウェーハ表面上の非平面的な地形的特徴及び余分なコーティングが除去される。
【００７１】
図１５は、坑井内で無期限に配置される電子部品の例を示す。地層１５０２内の坑井はケーシング１５０４で被覆される。ケーシングは、その外部に取り付けられた機器パッケージ１５０５を有する。ケーシングは通常はセメント１５０６で囲まれる。ケーシング及びそれと取り囲むセメントの穿孔１５０８は地層に到達し、流体が坑井孔に入るのを可能にする。ケーシング内に位置する生産チュービングのストリングは機器サブ１５１０を有し、機器サブ１５１０は、機器サブの厚くなった壁の中に配置された電子部品パッケージ１５１４を有する。生産チュービングとケーシングとの間の環状部分は、パッカー１５１２によってシールされ、坑井の異なる部分から隔離される。パッカーは、１つ以上の電子部品パッケージ１５１６を有する。ワイヤ線ゾンデ１５１８又はその他のプローブが、生産チュービング内に挿入され、可能であれば無期限に固定される。無線周波数通信、ワイヤ線ケーブルによる電気的伝送、及び音響テレメトリを含むがこれらに限られない様々な形態のテレメトリのいずれかが、地表との通信に使用される。または、データは格納されて、後に取り出されてもよい。
【００７２】
高温での動作用に設計されてＳｉＣ及びＳＯＳ技術を用いて実装された集積回路には、多種多様な用途がある。図１６は、高温電子部品のドリルビット性能モニタリングへの応用例を示す。ドリルストリング（ここでは図示せず）に取り付けられたドリルビット１６０４によって、孔が地層１６０２に掘削される。ドリルビット１６０４は、多結晶ダイヤモンド成形体（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｄｉａｍｏｎｄ  ｃｏｍｐａｃｔ（ＰＤＣ））カッタ１６１０を先端に備えた多数のブレード１６０８を有する。ドリルビット１６０４が回転すると、カッタ１６１０はせん断作用により岩を切り取る。内部通路１６１２は、掘削流体をドリルビット１６０４に向けて導入し、その後掘削流体はドリルビット１６０４においてブレード間のノズル１６０４を通って流れてカッタ１６１０を冷却し、ドリルストリングまわりの環状部分沿いにドリルビットから上方にデブリを移動させる。ドリルビットの動作は、岩の切り取り、高圧大容量掘削流体の様々なオリフィスを通過する流れ、並びに、ベアリング、シール及び潤滑剤を回転させることによる高頻度の摩擦、を有する。これらの要因の各々は熱を発生し、ドリルビットの一部の局所温度を、環境よりも少なくとも数十度上昇させる。ドリルビットが高温の坑井内環境で用いられると、その性能をモニタすることがしばしば困難となる。したがって、集積回路センサ１６１６が、カッタ１６１０の１つの裏面に接触してマウントされる。電子部品テレメトリパッケージ１６１８がセンサ１６１６に接続されて、センサデータを収集してそれを近くにマウントされる受信機に無線で送信する。同様の技術が使用されてセンサがローラ・コーン・ドリルビットに追加される。
【００７３】
センサ１６１６は、温度、歪み、振動、及び／又はドリルビットの性能に関連するその他のパラメータを測定するように構成される。付加的に又は代替的に、センサは、掘削流体又は周囲の地層に関連するパラメータをモニタするように設けられてもよい。ドリルビットが摩耗するにつれて、これらのパラメータの１つ以上の変化が、掘削者に、そろそろドリルビットを交換するか又は掘削速度を遅くする時期である旨の注意を促す。ＳｉＣ又はＳＯＳ回路部品はまた、その他の技術で作られたセンサによって計測値を調整するために用いられてもよい（例えば圧電歪みゲージ）。
【００７４】
図１７は、掘削作業中の代表的な坑井を示す。掘削プラットホーム１７０２には、ホイスト１７０６を支持するやぐら１７０４が設けられている。油又はガスの坑井を掘削することは、通常、「ツール」ジョイント１７０７によってまとめて連結されてドリルストリング１７０８を形成する掘削パイプのストリングを使用して行われる。ホイスト１７０６は、角ステム（ｋｅｌｌｙ）１７１０を吊り下げて、回転テーブル１７１２を通してドリルストリング１７０８を下降させるのに使用される。ドリルストリング１７０８の下端には、ドリルビット１７１４が連結される。ビット１７１４は、ドリルストリング１７０８の回転により又はドリルビット付近の坑井内モータの作動により、回転する。ビット１７１４の回転によって、坑井が延びる。
【００７５】
掘削流体が、再循環機器１７１６により高い圧力及び容量で送られて、サプライパイプ１７１８を通り、掘削の角ステム１７１０を通り、及びドリルストリング１７０８を通って降りて、ドリルビット１７１４のノズル又はジェットを通って出てくる。次に、掘削流体はドリルストリング１７０８の外部と坑井壁１７２０との間の環状部分を通って孔まで戻り、防噴装置（具体的には図示せず）を通り、地表のマッドピット（ｍｕｄ  ｐｉｔ）１７２４内に至る。地表では、掘削流体が清浄された後に再循環機器１７１６により再循環される。掘削流体はドリルビット１７１４を冷却し、掘削くずを地表まで運び、岩の地層内の静水圧と釣り合う。
【００７６】
坑井内機器サブ１７２６は、テレメトリ信号を与え及びコマンド信号を受信して地表と通信するテレメトリ送信機１７２８に接続される。地表トランシーバ１７３０は、角ステム１７１０に接続されて、送信されたテレメトリ信号を受信し、コマンド信号を坑井内に送信する。または、地表トランシーバは、リギングの別の部分又はドリルストリング１７０８に接続されてもよい。１つ以上の中継モジュール１７３２がドリルストリングに沿って与えられて、テレメトリ信号及びコマンド信号を受信及び再送信する。地表トランシーバ１７３０は、テレメトリ情報を収集、格納、処理、及び分析する検層設備（図示せず）に接続される。
【００７７】
図１８は、ワイヤ線検層作業中の代表的な坑井を示す。やぐら１８０４は、ワイヤ線検層にとっては必ずしも必要ではないが、通常は掘削プロセスの間中存在する。ドリルストリングが坑井から除去されて、ゾンデ１８３８は、ワイヤ線１８４０により坑井内に下降可能となる。通常は、ゾンデ１８３８は、興味領域の底部まで下降されて、その後一定速度で引っ張り上げられる。上昇移動中、ゾンデ１８３８は、ゾンデが通過する際、坑井近傍の地層１８３４に関する計測を行う。計測データは、検層設備１８４２に通信されて、格納、処理、及び分析される。もう１つの実施例では、ゾンデは、連続チュービング（ｃｏｎｔｉｎｕｏｕｓ  ｔｕｂｉｎｇ（ＣＴ））のストリングの端部に取り付けられ、巻き上げられるチュービングによって動かされて坑井孔を通る。
【００７８】
ワイヤ線検層作業中、坑井は、地層内圧力と釣り合う流体で満たされ、坑井の完全性が保持される。コスト、環境、及び地層の種類の考慮に応じて、多数の流体の種類が使用される。流体は水性又は油性であり、一般的には、重み剤が調合されて流体密度がカスタマイズされる。しかし、唯一の流体が空気であることもある（例えば硬岩の土地において）。
【００７９】
坑井内機器サブ１８２６及びゾンデ１８３８で用いられる電子部品は、坑井内で受ける高温で動作するように構成される。電子部品は限られた時間のみ坑井内に存在するので、電子部品は、断熱材、熱吸収材、及び／又は能動的冷却によって高温から遮へいされる。高温動作のための電子部品を構成するためのこれらの従来のアプローチは、１８５℃より上の温度にある環境に直接さらされた場合の、多数の電子部品の貧弱な性能が動機となっている。しかし、これらのアプローチにより、電子部品パッケージのサイズが非常に大きくなり、能動的冷却の場合には、電子部品パッケージによるエネルギー消費が非常に大きくなる。さらに、これらのアプローチは、坑井内に無期限に存在したままとなり得る電子部品を与えることへの解決策を提案するものではない。多数の電子部品の解決策及び用途が本明細書で説明される。
【００８０】
図１９は、生産中の代表的な坑井を示す。坑井は、地中を通って掘削されて流体貯留層１９０２を横断する。一般的に、坑井は、坑井の上端１９０６から流体貯留層１０９２の下まで延びるケーシング１９０４で被覆される。ケーシング１９０４は、貯留層を横断している箇所で穿孔１９０８されて、流体がケーシング１９０４の内部に流入可能となる。防噴装置１９１０が坑井の上端１９０６に取り付けられて、坑井からの流体及びガスの流れが制御される。１つ以上の生産チュービングストリング１９１４がケーシング内に配置されて、流体及びガスが地表へ輸送される。パッカー１９０９が生産チュービング１９１４とケーシング１９０４との間の環状部分に与えられて、坑井内の異なる領域が隔離される。様々なバルブ（具体的には図示せず）が与えられて、坑井の異なる領域から生産チュービング内への流れが制限される。
【００８１】
多くの場合、地層内の流体圧力は、生産チュービング１９１４を介して流体を地表へ押し出すのに十分である。一方、流体圧力が不十分な場合は、人工的汲み上げが行われることが多い。図１９の坑井は、人工的汲み上げ用の「ウォーキングビーム」ポンプによって構成された坑井である。図示された実施例では、ポンプ本体１９１２は、生産チュービングストリング１９１４の下端に取り付けられ、防噴装置を通って下降され、坑井の底部に貯留する流体中に沈む。生産チュービングは、坑井の上端１９０６に固定される。また、好ましくは、ポンプ本体１９１２は、標準の坑井内補修技術（ｓｔａｎｄａｒｄ  ｗｅｌｌ  ｓｅｒｖｉｃｉｎｇ  ｔｅｃｈｎｉｑｕｅｓ）によって固定される。ポンププランジャ１９１６は、サッカーロッドストリング１９１８の底部に取り付けられ、ポンプ本体１９１２に適切に着座するまで生産チュービングストリングの内部を通って下降される。防噴装置１９１０内のパッキングユニット（具体的には図示せず）が、サッカーロッドストリング１９１８と防噴装置１９１０との間のギャップをシールするが、チュービング１９１４の垂直方向の動きは許容される。地表ポンプユニット１９２０により、サッカーロッドストリング１９１８が往復運動し（周期的に上昇及び下降し）、これにより、ポンプ本体１９１２内のプランジャ１９１６が往復運動する。プランジャ１９１６の往復運動により、流体は生産チュービングストリング１９１４を通って地表まで押し出される。好ましくは、生産チュービングストリング１９１４から地表への流出は、固定された流出経路１９３０を通って地上格納タンク１９３２まで運ばれる。
【００８２】
生産坑井は、例えば、流速、温度、圧力、流体特性、ガンマ線放射特性等のような様々なパラメータを計測する生産検層ツールによって検層される。生産検層は、ワイヤ線又はスリック線ツールによって行われる。ツールはテレメトリ用ワイヤ線導体を使用するか、又はツールは長期間にわたりデータを蓄積する「メモリツール」でもよい。
【００８３】
掘削及び生産が具体的に上述されたが、坑井内電子部品の使用のためのその他の背景も存在する。例えば、流体注入、地層破砕、地震地図作成、及び長期モニタリングもまた、坑井内電子部品の使用のための適切な背景である。これらの変化に富んだ背景での用途のために開発され又は提案されてきた様々なツールは、中でも特に、高温での動作性、信頼性、長期任務寿命、サイズ制限、電力制限、及び頑丈性、を含む異なる要求を満たす必要がある。通常、ワイヤ線ツールは、各移動で３時間から３０時間まで動き続ける。通常、掘削中検層（ＬＷＤ）ツールは２日間から２週間まで動き続ける。メモリツールは、数日間から数か月間まで動き続ける。永久的に設置されたモニタリングシステムは、３年間から１０年間以上の間動作する。各場合において、高温動作用電子部品の適合性を改善することにより、任務寿命が長くなり、ツールが補修なしで再使用され得る期間が長くなるだろう。高温動作用電子部品の適合性はまた、信頼性及び頑丈性にも有益であり、冷却機器に必要となる空間又は電力をさらに減らすか又はなくすことができる。
【００８４】
高温で無期限に坑井内に存在できる電子機器及び制御部品を与えることが望ましい。生産坑井では、電子部品は、流体の種類、流速、圧力、温度、及びその他のパラメータを検知する。電子制御部品は、地層の異なる領域からの流量を制限するか、又は、ガス注入速度、流体加熱エネルギー、若しくはポンピング速度のような人工的汲み上げのパラメータを制御するために与えられる。試掘坑井では、電子部品は、貯留層の地図作成及びモニタリングのための地震エネルギーセンサを有する。
【００８５】
上述のＳＯＳ又はＳｉＣトランジスタを使用することで、インバータ、アナログ−デジタル変換器、デジタル−アナログ変換器、発振器、電圧基準器、演算増幅器、及びデジタル論理ゲートのような基本的な電子回路が、（例えば２００℃を上回る）高温で長時間動作する。これらの基本的な電子回路が実装されて、ツールに、上述のようなツール部材の特性及び環境の特性を検知、処理及び格納することを可能にする電子素子が作られる。特性を検知、処理及び格納するために実装される電子素子のいくつかの例は：アンチヒューズメモリ、状態機械、浮遊ポリ−ポリ間メモリ（ｆｌｏａｔｉｎｇ  ｐｏｌｙ−ｔｏ−ｐｏｌｙ  ｍｅｍｏｒｉｅｓ）、マイクロプロセッサ、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）、タグセンサ、ＤＣ／ＤＣ電圧変換器、デジタルメモリ、アナログメモリ、オンチップ変圧器、オンチップインダクタ、オンチップキャパシタ、オンチップ抵抗器、プログラマブル論理素子（ｐｒｏｇｒａｍｍａｂｌｅ  ｌｏｇｉｃ  ｄｅｖｉｃｅｓ（ＰＬＤｓ））、ミキサ、スイッチ、電荷ポンプ及びその他の素子、を有する。また、オンチップ変圧器は、磁気的に接続された導電ループ（例えば第２通電スパイラル上にオーバーレイされた第１通電スパイラル）を基板上に配置することにより製造される。オンチップインダクタは、基板上の導電ループ又は長い導体配線から製造される。オンチップキャパシタは、大きなゲートを備える金属酸化物半導体トランジスタから製造される。または、オンチップキャパシタは、基板上に狭い間隔で配置された金属層から製造されてもよい。オンチップ抵抗器は、所定のチャネル抵抗を有するバイアストランジスタとして製造されてもよい。
【００８６】
図２０は、本発明の実施例に係る方法２２０を図解する。図２０に示されるように、方法２２０は、開始して（ブロック２２２）進行し、炭化シリコン基板上に集積回路を形成する（ブロック２２４）。次に、厚い不活性化層が集積回路上に付着され（ブロック２２６）、こうして方法２２０は終了する（ブロック２２８）。
【００８７】
図２１は、本発明の実施例に係る方法２３０を図解する。図２１に示されるように、方法２３０は開始して（ブロック２３２）進行し、サファイア基板上に集積回路を形成する（ブロック２３４）。次に、厚い不活性化層が集積回路上に付着され（ブロック２２６）、こうして方法２２０は終了する（ブロック２３８）。図２０及び図２１の集積回路は、例えば、発振器、論理ゲート、コンパレータ、アナログ−デジタル変換器、サンプルアンドホールド回路、電荷結合遅延線及び演算増幅器である。図２０及び図２１の厚い不活性化層は、例えば、窒化物層又は酸化物層である。
【００８８】
上述の開示が十分理解されれば、当業者にとって多数の変形例及び修正例が明らかとなる。例えば、開示された発明の実施例は、坑井とは無関係の高温環境に適用してよい。例えば、開示された実施例は、自動車エンジンのモニタリング、ジェットエンジンの制御、熱駆動電力発電、材料加工、及びオーブンの制御に用いてもよい。また、シリコン・オン・サファイア技術に関する本明細書の教示はまた、サファイア基板をスピネル基板に交換するだけでシリコン・オン・スピネル技術に適用可能である。以下の請求の範囲は、かかる変形例及び修正例を全て含むように解釈されることを意図している。
【図面の簡単な説明】
【００８９】
【図１Ａ】物理的なＳＯＳ構造を図解的に示す。
【図１Ｂ】物理的なＳＯＳ構造を図解的に示す。
【図１Ｃ】厚い不活性化層を備えるＳＯＳ構造を図解的に示す。
【図２Ａ】物理的なＳｉＣ構造を図解的に示す。
【図２Ｂ】厚い不活性化層を備えるＳｉＣ構造を図解的に示す。
【図３Ａ】ＣＭＯＳインバータの電気的な概略構成を示す。
【図３Ｂ】ＣＭＯＳインバータの電気的な概略構成を示す。
【図４】インバータリング発振器を図解的に示す。
【図５】高精度温度補償電圧基準器を図解的に示す。
【図６】サンプルアンドホールド回路を図解的に示す。
【図７Ａ】電荷結合遅延線を図解的に示す。
【図７Ｂ】電荷結合遅延線を図解的に示す。
【図８Ａ】ＭＥＭＳ素子を図解的に示す。
【図８Ｂ】ＭＥＭＳ素子を図解的に示す。
【図９】分割化素子を示す。
【図１０】高温での使用に適した回路カードを図解的に示す。
【図１１Ａ】集中化断続冷却を備える電子部品パッケージの実施例を図解的に示す。
【図１１Ｂ】集中化断続冷却を備える電子部品パッケージの実施例を図解的に示す。
【図１２】高温環境での使用に適した電子部品パッケージの分割化を示す。
【図１３】アナログメモリを図解的に示す。
【図１４】タグ素子を図解的に示す。
【図１５】生産坑井の切取図を示す。
【図１６】ドリルビットの切取図を示す。
【図１７】代表的な掘削中検層（ＬＷＤ）の構成を示す。
【図１８】代表的なワイヤ線検層の構成を示す。
【図１９】生産作業中の坑井を図解的に示す。
【図２０】本発明の実施例に係る製造方法を示す。
【図２１】本発明の実施例に係る別の製造方法を示す。
【図２２】ウェーハのレイアウトを図解的に示す。
【図２３】分割方法を図解的に示す。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【手続補正書】
【提出日】平成18年7月18日(2006.7.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
サファイア又は炭化シリコン基板上に製造された集積回路と、
約２ミクロンよりも厚い不活性化層と、を有し、
不活性化層は窒化物又は酸化物層を有する、高温で動作可能な電子素子。
【請求項２】
集積回路の一部のまわりにガードリングをさらに有する請求項１に記載の電子素子。
【請求項３】
集積回路に関連するダイの周縁沿いにシールリングをさらに有し、
シールリングの幅は、ダイとダイとの間の切断レーンの幅の少なくとも約２倍である、請求項１に記載の電子素子。
【請求項４】
集積回路は、集積回路が高温で動作する際に電流密度を約１０4Ａ／ｃｍ2よりも下回るように制限する金属相互接続部を有する請求項１に記載の電子素子。
【請求項５】
集積回路は、約１００ＭＨｚを上回るクロック周波数で動作するように構成される請求項１に記載の電子素子。
【請求項６】
電子素子は約２００℃よりも高い環境温度を有する領域内に配置され、電子素子は１週間を上回る無期限の期間、前記領域に配置されている間動作し続けるように構成される請求項１に記載の電子素子。
【請求項７】
集積回路は、発振器、論理ゲート、アナログ−デジタル変換器、デジタル−アナログ変換器、サンプルアンドホールド回路、電荷結合遅延線、及び演算増幅器、からなるグループの中から選択される少なくとも１つの回路を有する請求項１に記載の電子素子。
【請求項８】
少なくとも１つの回路は、アンチヒューズメモリ、状態機械、浮遊ポリ−ポリ間メモリ、マイクロプロセッサ、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）、タグセンサ、ＤＣ／ＤＣ電圧変換器、デジタルメモリ、アナログメモリ、オンチップ変圧器、オンチップインダクタ、オンチップキャパシタ、オンチップ抵抗器、プログラマブル論理素子（ＰＬＤ）、ミキサ、スイッチ及び電荷ポンプからなるグループの中のユニットで使用するために構成される請求項７に記載の電子素子。
【請求項９】
電子素子は、加速度計、圧力センサ、ジャイロ、温度センサ、及びサーマルアレイからなるグループから選択されるセンサとして動作するマイクロエレクトロメカニカルシステム（ＭＥＭＳ）構造で使用するために構成される請求項１に記載の電子素子。
【請求項１０】
基板上に製造された不揮発性メモリと、
基板上に製造されて情報を無線送信するように構成可能なアンテナと、をさらに有し、
素子はタグ素子として構成可能な請求項１に記載の素子。
【請求項１１】
基板上に製造されたセンサをさらに有する請求項１０に記載の素子。
【請求項１２】
基板上に製造された電力回路をさらに有し、
電力回路は、その他の素子部材に、高周波電磁信号から抽出された電力を与えるように構成される請求項１０に記載の素子。
【請求項１３】
基板上に製造されて環境パラメータを示す周波数を有する発振信号を生成するように構成されたリング発振器をさらに有する請求項１に記載の素子。
【請求項１４】
環境パラメータは温度である請求項１３に記載の素子。
【国際調査報告】
2007519228.tif 000035
2007519228.tif 000036