(57)【要約】ある例示的な実施形態によれば、基板（１０４）上に位置するＦＥＴは、基板（１０４）中に位置するチャネル（１１２）を含んでいる。このＦＥＴはさらに、チャネル（１１２）上に位置する第１ゲート絶縁層（１１６）を含んでいる。この第１ゲート絶縁層（１１６）は、第１熱膨張係数を有している。ＦＥＴはさらに、第１ゲート絶縁層（１１６）上に位置する第１ゲート電極（１１４）を含んでいる。この第１ゲート電極（１１４）は、ＦＥＴ中のキャリア移動度を増加させるように、第１熱膨張係数と異なる第２熱膨張係数を有している。この第２熱膨張係数は、例えば第１熱膨張係数よりも大きくされている。キャリア移動度の増加は、例えばチャネル（１１２）中に生成された引っ張り歪みにより引き起こされる。
2007503117.tif 000002
【特許請求の範囲】
【請求項１】
基板（１０４）上に位置するチャネル（１１２）と、
前記チャネル（１１２）上に位置する、第１熱膨張係数を有する第１ゲート絶縁層（１１６）と、
前記第１ゲート絶縁層（１１６）上に位置する、第２熱膨張係数を有する第１ゲート電極（１１４）と、
を含んでおり、
前記ＦＥＴ中のキャリア移動度を増加させるように、前記第２熱膨張係数は前記第１熱膨張係数と異なる、
基板（１０４）上に位置するＦＥＴ。
【請求項２】
前記第２熱膨張係数は、前記第１熱膨張係数よりも大きくされている、請求項１記載のＦＥＴ。
【請求項３】
前記キャリア移動度の増加は、前記チャネル（１１２）中に生成される引っ張り歪みにより引き起こされる、請求項２記載のＦＥＴ。
【請求項４】
基板（１０４）上に位置するチャネル（１１２）と、前記チャネル（１１２）上に位置する、第１熱膨張係数を有する第１ゲート絶縁層（１１６）と、前記第１ゲート絶縁層（１１６）上に位置する、第２熱膨張係数を有する第１ゲート電極（１１４）と、を含む、基板（１０４）上に位置するＦＥＴであって、
前記第２熱膨張係数は、前記ＦＥＴ中のキャリア移動度を増加させるように、前記第１熱膨張係数と異なるものとされている、
基板（１０４）上に位置するＦＥＴ。
【請求項５】
引っ張り歪みを前記チャネル（１１２）中に引き起こすように、前記第２熱膨張係数は、前記第１熱膨張係数よりも大きくされており、
前記引っ張り歪みによって前記キャリア移動度が増加する、請求項４記載のＦＥＴ。
【請求項６】
前記第１ゲート電極（２２２）と前記第１ゲート絶縁層（２１６）との間に位置し、前記キャリア移動度を増加させる引っ張り歪みをチャネル（２１２）中に引き起こすように、第１熱膨張係数よりも大きく、第２熱膨張係数よりも小さい第３熱膨張係数を有する第２ゲート電極（２２０）をさらに含む、請求項４記載のＦＥＴ。
【請求項７】
前記第１ゲート絶縁層（３１６）と前記基板（３０４）との間に位置し、前記キャリア移動度を増加させる引っ張り歪みをチャネル（３１２）中に引き起こすように、第１熱膨張係数よりも小さい第３熱膨張係数を有する第２ゲート電極（２２０）をさらに含み、前記第２熱膨張係数は前記第１熱膨張係数よりも大きくされている、請求項４記載のＦＥＴ。
【請求項８】
前記ＦＥＴはＰＦＥＴであり、第１熱膨張係数は、前記キャリア移動度を増加させる引っ張り歪みをチャネル（１１２）中に引き起こすように前記第２熱膨張係数よりも大きくされている、請求項４記載のＦＥＴ。
【請求項９】
前記第１ゲート絶縁層（１１６）に隣接する、第３熱膨張係数を有するゲートライナー（４２６）（４２８）と、前記ゲートライナー（４２６）（４２８）に隣接する、第４熱膨張係数を有するゲートスペーサ（４３０）（４３２）をさらに含み、
前記第４熱膨張係数は、前記チャネル（４１２）中に引っ張り歪みを引き起こすように、前記第３熱膨張係数よりも大きくされている、請求項４記載のＦＥＴ。
【請求項１０】
前記基板（１０４）中に位置するチャネル（１１２）と、
前記チャネル（１１２）上に位置するゲートスタック（１０６）と、
前記ゲートスタック（１０６）中に位置し、第１熱膨張係数を有する第１ゲート絶縁層（１１６）と、
前記第１ゲート絶縁層（１１６）上に位置し、第２熱膨張係数を有する第１ゲート電極（１１４）と、を有しており、
歪みを前記チャネル（１１２）中に引き起こすように、前記第２熱膨張係数は前記第１熱膨張係数と異なるようにされており、
前記歪みによって前記ＦＥＴ中のキャリア移動度が増加する、
基板（１０４）上に位置するＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体デバイスの分野に関する。より詳しくは、本発明は半導体ＦＥＴ（field effect transistors）の製造分野に関する。
【背景技術】
【０００２】
超大規模集積回路（ＶＬＳＩ）のようなより高性能の集積回路（ＩＣ）が従来から必要とされていた。
その結果、半導体製造業者は、ＩＣにおいて利用されるｎチャネル電界効果トランジスタ（ＮＦＥＴ）またはｐチャネル電界効果トランジスタ（ＰＦＥＴ）のようなトランジスタの性能を向上させることを求められている。
【０００３】
電界効果トランジスタ（ＦＥＴ）性能の重要な１つの尺度は速度である。この速度は、ＦＥＴ中の電流と関係がある。
典型的なＦＥＴは、ゲート絶縁層上に位置するゲート電極を含むゲートスタック、ソース、ドレイン、およびシリコン基板中のソースとドレインの間に位置するチャネルを含んでいる。
このチャネルはまた、シリコン基板のような基板上に位置するゲート絶縁層の真下に位置している。
しきい電圧よりもずっと高い電圧がゲート電極に引加される場合、例えばＮＦＥＴの電子やＰＦＥＴのホールのような、移動性を有する荷電粒子（mobile charge carrier）の層がチャネル中に生成される。
このＦＥＴのドレインに電圧を印加することにより、ドレインとソースとの間に電流を流すことができる。
【０００４】
上述のＦＥＴでは、キャリアの移動性は直接的にドレインとソースとの間に流れる電流（本出願ではＦＥＴ電流とも呼ぶ）に関係する。このＦＥＴ電流は直接的にＦＥＴの速度と関係する。
キャリア移動度は特に、温度、ゲート電圧によってゲート電極とチャネルの間に形成される電界、およびドーパント濃度の関数である。
キャリア移動度を増加させることによりＦＥＴ電流が増加し、これによりＦＥＴ速度を増加させることができる。
このように、キャリア移動度を増加させると、ＦＥＴ性能を望ましく増加させることができる。
【０００５】
したがって、ＦＥＴ性能を増加させるべく、キャリア移動度を増加させたＦＥＴがこの分野において必要とされている。
【発明の開示】
【０００６】
本発明は、キャリア移動度を増加させた電界効果トランジスタ（ＦＥＴ）に関する。本発明は、ＦＥＴ性能を増加させるべく、キャリア移動度を増加させたＦＥＴに対するこの分野における必要性に関し、解決するものである。
【０００７】
例示的な一実施形態によれば、基板上に位置するＦＥＴは、基板中に位置するチャネルを含んでいる。
このＦＥＴはさらに、チャネル上に位置する第１ゲート絶縁層を含んでいる。この第１ゲート絶縁層は、第１熱膨張係数を有している。
このＦＥＴはさらに、第１ゲート絶縁層上に位置する第１ゲート電極を含んでいる。この第１ゲート電極は、ＦＥＴ中のキャリア移動度を増加させるように、第１熱膨張係数と異なる第２熱膨張係数を有している。例えば、この第２熱膨張係数は第１熱膨張係数よりも大きくてもよい。
キャリア移動度の増加は、例えばチャネル中に生成された引っ張り歪みにより引き起こされる。
【０００８】
この例示的な実施形態によれば、ＦＥＴは、第１ゲート絶縁層に隣接する”ゲートライナー”と、このゲートライナーに隣接する”ゲートスペーサ”をさらに含んでいても良い。このゲートライナーは第３熱膨張係数を有しており、ゲートスペーサは第４熱膨張係数を有している。
第４熱膨張係数は、チャネル中に引っ張り歪みを引き起こすように、第３熱膨張係数よりもずっと大きくされている。
【０００９】
ある例示的な実施形態によれば、ＦＥＴは第１ゲート電極と第１ゲート絶縁層の間に位置する第２ゲート電極をさらに含んでいてもよい。この第２ゲート電極は第３熱膨張係数を有している。この第３熱膨張係数は、チャネル中に引っ張り歪みを引き起こすように、第１熱膨張係数よりもずっと大きく、第２熱膨張係数よりも小さい。この引っ張り歪みはキャリア移動度を増加することができる。
本発明の他の構造および利点は、この分野の当業者にとって、以下の詳細な説明と添付の図面を外観した後でより明りょうとなるであろう。
【発明を実施するための最良の形態】
【００１０】
本発明は、キャリア移動度を増加させた電界効果トランジスタ（ＦＥＴ）の分野に関する。以下の記載は、本発明の実施形態に含まれる特定の情報を含むものである。当業者であれば、本発明が本出願に論じられる特定の実施形態と異なる方法で実装され得ることが理解されよう。更に、本発明の特定の詳細のいくつかについては、本発明をあいまいにしないため、ここでは論じない。
【００１１】
本出願の図面および明細書は、本発明の単なる例示的な実施形態に過ぎない。簡明性を期すために、本発明の他の実施形態については、明細書中に特に記載していないし、添付の図面に特に示していない。
【００１２】
図１は、本発明の実施形態の一例による例示的なＦＥＴを含む例示的な構造を示す断面図である。構造１００は、ＦＥＴ１０２を含んでおり、このＦＥＴ１０２は基板１０４上に置かれる。ＦＥＴ１０２は、ゲート電極層１１４、ゲート絶縁層１１６を含むゲートスタック１０６、ソース１０８、ドレイン１１０、およびチャネル１１２を含んでいる。本実施形態においては、ＦＥＴ１０２はＮＦＥＴまたはＰＦＥＴであり得る。
【００１３】
図１に示すように、公知技術により形成されるソース１０８およびドレイン１１０は基板１０４中に位置し、チャネル１１２はソース１０８およびドレイン１１０の間に位置する。さらに図１に示すように、ゲート絶縁層１１６は基板１０４の上面１１８上のチャネル１１２上に位置する。一例として、ゲート絶縁層１１６は１０．０Åから１５．０Åの厚みを有し得る。
また、図１に示すように、ゲート電極層１１４はゲート絶縁層１１６上に位置する。一例として、ゲート電極層１１４は、５００．０Åから２０００．０Åの厚みを有し得る。ゲート電極層１１４は、化学蒸着法（ＣＶＤ）プロセスまたは他の適切なプロセスを使用して高温で、ゲート絶縁層１１６上にたい積することができる。
【００１４】
本実施形態においては、ゲート電極層１１４およびゲート絶縁層１１６は、ゲート電極層１１４の熱膨張係数（ＣＴＥ）がゲート絶縁層１１６のＣＴＥよりも高くなるように選択される。
したがって、ゲート電極層１１４が高温でたい積された後、構造１００を含むウェーハが冷却されると、ゲート電極層１１４の大きさはゲート絶縁層１１６よりもずっと小さくなる（すなわち、より収縮する）。
この結果、チャネル１１２中に引っ張り歪みが生成され、これによりＦＥＴ１０２中のキャリア移動度が増加する。
ある実施形態の一例においては、ＦＥＴ１０２はＰＦＥＴであり、ゲート絶縁層１１６およびゲート電極層１１４は、ゲート絶縁層１１６のＣＴＥがゲート電極層１１４のＣＴＥよりも高くなるように選択される。このような実施形態では、チャネル１１２中に圧縮歪みが生成され、これによりＰＦＥＴ中のキャリア移動度が増加する。
【００１５】
図２は、本発明の一例による例示的なＦＥＴを含む例示的な構造の断面図である。構造２００は、ＦＥＴ２０２を含んでおり、このＦＥＴ２０２は基板２０４上に位置する。ＦＥＴ２０２は、ゲート電極層２１８、２２０、ゲート絶縁層２１６を含むゲートスタック２０６、ソース２０８、ドレイン２１０、およびチャネル２１２を含んでいる。
ＦＥＴ１０２と同様に、ＦＥＴ２０２はＮＦＥＴまたはＰＦＥＴであり得る。
図２における構造２００においては、基板２０４、ソース２０８、ドレイン２１０、およびチャネル２１２は、それぞれ、構造１００における基板１０４、ソース１０８、ドレイン１１０、およびチャネル１１２に相当する。
【００１６】
図２に示すように、ゲート絶縁層２１６は、基板２０４の上面２１８上のチャネル２１２上に位置する。
一例として、ゲート絶縁層２１６は１０．０Åから１５．０Åの厚みを有し得る。また、図２に示すように、ゲート電極層２２０はゲート絶縁層２１６上に位置し、例えば多結晶シリコンまたは他の適切な材料を含んでいてもよい。
一例として、ゲート電極層２２０は、１００．０Åから５００．０Åの厚みを有し得る。
さらに図２に示すように、ゲート電極２２２はゲート電極２２０上に位置し、例えばシリサイドまたは他の適切な材料を含み得る。
一例として、ゲート電極層２２０は訳４００．０Åから１５００．０Åの厚みを有し得る。ゲート電極層２２０は、ＣＶＤプロセスまたは他の適切なプロセスを使用した高温で、ゲート絶縁層２２０上にたい積することができる。
【００１７】
図２における本発明の実施形態においては、ゲート電極層２２０、２２２およびゲート絶縁層２１６は、ゲート電極層２２２のＣＴＥがゲート電極層２２０のＣＴＥよりも高くなるように選択されるとともに、ゲート電極層２２０のＣＴＥがゲート絶縁層２１６のＣＴＥよりも高くなるように選択される。
したがって、ゲート電極層２２２が高温でたい積された後、構造２００を含むウェーハが冷却されると、ゲート電極層２２２の大きさはゲート電極層２２０よりもずっと小さくなり、ゲート電極層２２０はゲート絶縁層２１６よりもずっと小さくなる。
この結果、チャネル２１２中に引っ張り歪みが生成され、これによりＦＥＴ２０２中のキャリア移動度が増加する。
ある実施形態の一例においては、ＦＥＴ２０２はＰＦＥＴであり、ゲート絶縁層２１６およびゲート電極層２２０、２２２は、ゲート絶縁層２１６のＣＴＥがゲート電極層２２０のＣＴＥよりも高くなるとともに、ゲート電極層２２０のＣＴＥがゲート電極層２２２のＣＴＥよりも高くなるように選択される。このような実施形態では、チャネル２１２中に圧縮歪みが生成され、これによりＰＦＥＴ中のキャリア移動度が増加する。
【００１８】
図３は、本発明の一例による例示的なＦＥＴを含む例示的な構造の断面図である。構造３００は、ＦＥＴ３０２を含んでおり、このＦＥＴ３０２は基板３０４上に位置する。ＦＥＴ３０２は、ゲート電極層３１４、ゲート絶縁層３１６および３２４を含むゲートスタック３０６、ソース３０８、ドレイン３１０、およびチャネル３１２を含んでいる。
ＦＥＴ１０２と同様に、ＦＥＴ３０２はＮＦＥＴまたはＰＦＥＴであり得る。
図３における構造３００においては、基板３０４、ソース３０８、ドレイン３１０、およびチャネル３１２は、それぞれ、構造１００における基板１０４、ソース１０８、ドレイン１１０、およびチャネル１１２に相当する。
【００１９】
図３に示すように、ゲート絶縁層３１６は、基板３０４の上面３１８上のチャネル３１２上に位置し、例えば二酸化ケイ素または他の適切な絶縁材料を含んでいてもよい。
さらに図３に示すように、ゲート電極層３１４はゲート絶縁層３２４上に位置する。
ゲート電極層３１４は、ＣＶＤプロセスまたは他の適切なプロセスを使用し、高温で、ゲート絶縁層３２４上にたい積することができる。
【００２０】
この実施形態においては、ゲート電極層３１４およびゲート絶縁層３１６、３２４は、ゲート電極層３１４のＣＴＥがゲート絶縁層３２４のＣＴＥよりも高くなるように選択されるとともに、ゲート絶縁層３２４のＣＴＥがゲート絶縁層３１６のＣＴＥよりも高くなるように選択される。
したがって、ゲート電極層３１４が高温でたい積された後、構造３００を含むウェーハが冷却されると、ゲート電極層３１４の大きさはゲート絶縁層３２４よりもずっと小さくなり、ゲート絶縁層３２４はゲート絶縁層３１６よりもずっと小さくなる。
この結果、チャネル３１２中に引っ張り歪みが生成され、これによりＦＥＴ３０２中のキャリア移動度が増加する。
ある実施形態の一例においては、ＦＥＴ２０２はＰＦＥＴであり、ゲート絶縁層３１６、３２４およびゲート電極層３１４は、ゲート絶縁層３１６のＣＴＥがゲート絶縁層３２４のＣＴＥよりも高くなるとともに、ゲート絶縁層３２４のＣＴＥがゲート電極層３１４のＣＴＥよりも高くなるように選択される。このような実施形態では、チャネル３１２中に圧縮歪みが生成され、これによりＰＦＥＴ中のキャリア移動度が増加する。
【００２１】
図４は、本発明の一例による例示的なＦＥＴを含む例示的な構造の断面図である。構造４００は、ＦＥＴ４０２を含んでおり、このＦＥＴ４０２は基板４０４上に位置する。ＦＥＴ４０２は、ゲートスタック４０６、ソース４０８、ドレイン４１０、チャネル４１２、”ゲートライナー”４２６、および”ゲートスペーサ”４２８を含んでいる。
ＦＥＴ１０２と同様に、ＦＥＴ４０２はＮＦＥＴまたはＰＦＥＴであり得る。
図４における構造４００においては、基板４０４、ソース４０８、ドレイン２１０、およびチャネル２１２は、それぞれ、構造１００における基板１０４、ソース１０８、ドレイン１１０、およびチャネル１１２に相当する。
【００２２】
図４に示すように、ゲートスタック４０６は、基板４０４上に位置する。
ゲートスタック４０６は図１のゲートスタック１０６、図２のゲートスタック２０６、または図３のゲートスタック３０６であり得る。
さらに図４に示すように、ゲートライナー４２６、４２８は基板上に位置するとともに、ゲートスタック４０６の両側と隣接する。
一例として、ゲートライナー４２６、４２８は５０．０Åから２００．０Åの厚みを有し得る。
また、図４に示すように、ゲートスペーサ４３０、４３２はゲートライナー４２６、４２８のそれぞれと隣接する。
このように、ゲートライナー４２６、４２８はゲートスペーサ４３０、４３２の間に位置するとともに、ゲートスタック４０６の両側に位置する。また、各ゲートスペーサ４３０、４３２と基板４０４との間に位置する。
【００２３】
この実施形態においては、ゲートライナー４２６、４２８とゲートスペーサ４３０、４３２は、ゲートスペーサ４３０、４３２のＣＴＥがゲートライナー４２６、４２８のＣＴＥよりも高くなるように選択される。
その結果、上述したのと同様の理由により、チャネル４１２中に引っ張り歪みが生成され、これによりＦＥＴ４０２中のキャリア移動度が増加する。
ある実施形態の一例においては、ＦＥＴ３０２はＰＦＥＴであり、ゲートライナー４２６、４２８とゲートスペーサ４３０、４３２は、ゲートライナー４２６、４２８のＣＴＥがゲートスペーサ４３０、４３２のＣＴＥよりも高くなるように選択される。この結果、チャネル４１２中に圧縮歪みが生成され、これによりＰＦＥＴ中のキャリア移動度が増加する。
【００２４】
以上のように、ゲートスタックのゲート電極および絶縁層をそれぞれ適切な熱膨張係数を有するように選択することによって、本発明は、ＦＥＴ（すなわちＦＥＴ１０１、１０２、１０３、１０４）のチャネル中の引っ張り歪みを増加させることができる。
この結果、本発明は、ＦＥＴ中のキャリア移動度を増加させることができる。このキャリア移動度の増加は、ＦＥＴ性能の増加につながり、有利である。
さらに、ゲートスタックのゲート電極および絶縁層をそれぞれ適切な熱膨張係数を有するように選択することによって、本発明は、ＰＦＥＴのチャネル中の圧縮歪みを増加させることができる。この結果、キャリア移動度を増加させることができ、ＰＦＥＴ性能が増加する。
【００２５】
本発明の例示的な実施形態の上述した記載から本発明の趣旨の範囲を逸脱することなく本発明の概念を実装するために利用可能である。さらに、本発明はある実施形態を具体的に参照しながら記載されたが、当業者であれば、本発明の精神と趣旨の範囲を逸脱することなく変更が可能であることが認識されよう。本発明は、ここに記載された特定の実施形態に制限されず、本発明の趣旨を逸脱することなく数多くの再配置、修正、および置換が可能であることが理解されなければならない。
【００２６】
以上のように、キャリア移動度を増加させた電界効果トランジスタが記載された。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態による、例示的なＦＥＴを含む構造の断面図。
【図２】本発明の一実施形態による、例示的なＦＥＴを含む構造の断面図。
【図３】本発明の一実施形態による、例示的なＦＥＴを含む構造の断面図。
【図４】本発明の一実施形態による、例示的なＦＥＴを含む構造の断面図。
【図１】
2007503117.tif 000003
【図２】
2007503117.tif 000004
【図３】
2007503117.tif 000005
【図４】
2007503117.tif 000006
【手続補正書】
【提出日】平成17年4月13日(2005.4.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板（１０４）上に位置するチャネル（１１２）と、
前記チャネル（１１２）上に位置する、第１熱膨張係数を有する第１ゲート絶縁層（１１６）と、
前記第１ゲート絶縁層（１１６）上に位置する、第２熱膨張係数を有する第１ゲート電極（１１４）と、
を含んでおり、
前記第１ゲート絶縁層および前記第１ゲート電極は、前記第２熱膨張係数と前記第１熱膨張係数との差によって、前記ＦＥＴのキャリア移動度が増加するように選択される、
基板（１０４）上に位置するＦＥＴ。
【請求項２】
前記第２熱膨張係数は、前記第１熱膨張係数よりも大きくされている、請求項１記載のＦＥＴ。
【請求項３】
前記キャリア移動度の増加は、前記チャネル（１１２）中に生成される引っ張り歪みにより引き起こされる、請求項２記載のＦＥＴ。
【請求項４】
基板（１０４）上に位置するチャネル（１１２）と、前記チャネル（１１２）上に位置する、第１熱膨張係数を有する第１ゲート絶縁層（１１６）と、前記第１ゲート絶縁層（１１６）上に位置する、第２熱膨張係数を有する第１ゲート電極（１１４）と、を含む、基板（１０４）上に位置するＦＥＴであって、
前記第１ゲート絶縁層および前記第１ゲート電極は、前記第２熱膨張係数と前記第１熱膨張係数との差によって、前記ＦＥＴのキャリア移動度が増加するように選択される、
基板（１０４）上に位置するＦＥＴ。
【請求項５】
引っ張り歪みを前記チャネル（１１２）中に引き起こすように、前記第２熱膨張係数は、前記第１熱膨張係数よりも大きくされており、
前記引っ張り歪みによって前記キャリア移動度が増加する、請求項４記載のＦＥＴ。
【請求項６】
前記第１ゲート電極（２２２）と前記第１ゲート絶縁層（２１６）との間に位置し、前記キャリア移動度を増加させる引っ張り歪みをチャネル（２１２）中に引き起こすように、第１熱膨張係数よりも大きく、第２熱膨張係数よりも小さい第３熱膨張係数を有する第２ゲート電極（２２０）をさらに含む、請求項４記載のＦＥＴ。
【請求項７】
前記第１ゲート絶縁層（３１６）と前記基板（３０４）との間に位置し、前記キャリア移動度を増加させる引っ張り歪みをチャネル（３１２）中に引き起こすように、第１熱膨張係数よりも小さい第３熱膨張係数を有する第２ゲート電極（２２０）をさらに含み、前記第２熱膨張係数は前記第１熱膨張係数よりも大きくされている、請求項４記載のＦＥＴ。
【請求項８】
前記ＦＥＴはＰＦＥＴであり、第１熱膨張係数は、前記キャリア移動度を増加させる引っ張り歪みをチャネル（１１２）中に引き起こすように前記第２熱膨張係数よりも大きくされている、請求項４記載のＦＥＴ。
【請求項９】
前記第１ゲート絶縁層（１１６）に隣接する、第３熱膨張係数を有するゲートライナー（４２６）（４２８）と、前記ゲートライナー（４２６）（４２８）に隣接する、第４熱膨張係数を有するゲートスペーサ（４３０）（４３２）をさらに含み、
前記第４熱膨張係数は、前記チャネル（４１２）中に引っ張り歪みを引き起こすように、前記第３熱膨張係数よりも大きくされている、請求項４記載のＦＥＴ。
【請求項１０】
前記基板（１０４）中に位置するチャネル（１１２）と、
前記チャネル（１１２）上に位置するゲートスタック（１０６）と、
前記ゲートスタック（１０６）中に位置し、第１熱膨張係数を有する第１ゲート絶縁層（１１６）と、
前記第１ゲート絶縁層（１１６）上に位置し、第２熱膨張係数を有する第１ゲート電極（１１４）と、を有しており、
前記第１ゲート絶縁層および前記第１ゲート電極は、前記第２熱膨張係数と前記第１熱膨張係数との差によって、前記チャネル（１１２）中に、前記ＦＥＴのキャリア移動度を増加させることとなる歪みが生じるように選択される、
基板（１０４）上に位置するＦＥＴ。
【国際調査報告】
2007503117.tif 000007
2007503117.tif 000008
2007503117.tif 000009
2007503117.tif 000010