【事件の表示】
　特願２０１０−２７１２９３「高電圧耐久ＩＩＩ族窒化物半導体デバイス」拒絶査定不服審判事件〔平成２３年　６月２３日出願公開，特開２０１１−１２４５７２〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　
　本願は，平成２２年１２月６日（パリ条約による優先権主張　外国庁受理２００９年１２月１４日，米国）を出願日とする特許出願であって，特許法第３６条の２第２項の外国語書面出願である。そして，その手続の経緯は以下のとおりである。
　平成２３年　２月１０日　翻訳文提出・審査請求
　平成２５年　３月　６日　拒絶理由通知
　平成２５年　４月　４日　期間延長請求書
　平成２５年　７月１２日　　　　〃
　平成２５年　８月１２日　　　　〃
　平成２５年　９月　９日　意見書・手続補正書
　平成２６年　１月３１日　拒絶理由通知（最後）
　平成２６年　４月２４日　期間延長請求書
　平成２６年　５月３０日　　　　〃
　平成２６年　７月　３日　意見書・手続補正書
　平成２６年１０月１６日　補正却下の決定
（平成２６年７月３日付け手続補正書でした明細書，特許請求の範囲又は図面についての補正を却下する。）
　平成２６年１０月１６日　拒絶査定
　平成２７年　２月１３日　審判請求・手続補正書
　平成２７年　６月　３日　上申書
　平成２７年１１月２７日　　〃
　平成２８年　３月　８日　拒絶理由通知
　平成２８年　６月１５日　意見書・手続補正書
　
　
第２　当審による拒絶理由通知の概要
　
　審判合議体が平成２８年３月８日付けで通知した拒絶理由通知（以下「当審拒絶理由通知」という。）における，特許法第２９条第１項第３号及び第２９条第２項の判断（本願に係る発明の新規性及び進歩性の判断）の概要は次のとおりである。
　・請求項１に係る発明について
　平成２７年２月１３日付け手続補正書により補正された，本願の特許請求の範囲の請求項１に係る発明は，引用文献１に記載された発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。また，仮にそうでないとしても，本願の請求項１に係る発明は，引用文献１に記載された発明に基いて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 
　・請求項１１に係る発明について
　平成２７年２月１３日付け手続補正書により補正された，本願の特許請求の範囲の請求項１１に係る発明は，引用文献１〜５に記載された発明に基いて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　＜引用文献等一覧＞
　１　米国特許出願公開第２００９／０１９４７９３号明細書 
　２　特開２００６−３５１６９１号公報 
　３　特開昭６３−２１３９４３号公報 
　４　特開２０００−１８３１７９号公報 
　５　特開２００９−１６４１５８号公報 
　
　
第３　本願発明の容易想到性について
　
１　本願発明
（１）本願発明１
　ア　平成２８年６月１５日付け手続補正書により補正された，本願の特許請求の範囲の請求項１の記載は，次のとおりである。
　「【請求項１】
　高電圧耐久高電子移動度トランジスタ（ＨＥＭＴ）であって，
　第１のシリコン本体，該第１のシリコン本体上の絶縁体本体，及び該絶縁体本体上の第２のシリコン本体を有する支持基板と，
　前記第２のシリコン本体上に形成したＩＩＩ族窒化物半導体本体であって，前記ＩＩＩ族窒化物半導体本体上に位置するソース電極とドレイン電極との間に導電チャネルを提供するように構成され，前記導電チャネルが多数電荷キャリアの導電型によって特徴付けられる，ＩＩＩ族窒化物半導体本体と，を備え，
　前記第２のシリコン本体は，前記多数電荷キャリアの導電型とは反対の導電型を有するようにＰ＋＋ドープされ，これにより，高い印加電圧の下でのブレークダウンに対する耐性を高め，
　前記第１のシリコン本体は，前記高電圧耐久ＨＥＭＴと少なくとも１つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成されたことを特徴とする，高電圧耐久ＨＥＭＴ。」
　イ　本願請求項１に記載された「前記第１のシリコン本体は，前記高電圧耐久ＨＥＭＴと少なくとも１つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成された」との文言について，その意味内容を一義的に理解することは困難であるので，本願明細書の発明の詳細な説明の記載を参酌して，その意味内容を理解すると，上記の文言について，本願明細書の発明の詳細な説明には，以下の記載がある。（当審注．下線は当審において付加した。以下同じ。）
　「【００２１】
　第2のシリコン本体16の適切な導電型の選定に由来する高電圧耐久性に加えて，本発明の様々な実施形態は，
III族窒化物半導体本体12を有する1つ以上のシリコンデバイスのモノリシック垂直集積をサポートする，というさらなる有意な利点を有する
第1のシリコン本体14と第2のシリコン本体16とを，絶縁体本体18によって互いに電気的に絶縁することにより，第1及び第2のシリコン本体14及び16のそれぞれを独立した基板として用いて，異なるタイプのデバイスを実装することができる
第2のシリコン本体16に(111)シリコン用いることにより，基板として第2のシリコン本体16を用いるIII族窒化物半導体本体12の形成を有利にサポートすることができる。同時に，第1のシリコン本体14に(100)シリコンを用いることにより，この第1のシリコン本体14を，第1のシリコン本体14上に例えばMOSFETのような1つ以上のシリコン半導体デバイスを形成するための基板としての用途に適切なものとすることができる
【００２２】
　従って，
第1及び第2のシリコン本体14及び16のそれぞれのシリコン結晶方位の適切な選定により，支持基板10が，III族窒化物パワー半導体デバイス及び低電力のシリコンデバイスの動作を同時にサポートできるようにすることができる
　
　そして，本願明細書の発明の詳細な説明における上記の記載より，本願に係る発明は，「支持基板」における「第１のシリコン本体」と「第２のシリコン本体」とを「絶縁体本体」で互いに電気的に絶縁して，異なるタイプのデバイスを実装することができるようにし，「第２のシリコン本体」に（１１１）シリコンを，「第１のシリコン本体」に（１００）シリコンをそれぞれ用いることにより，「支持基板」が，ＩＩＩ族窒化物パワー半導体デバイス及び低電力のシリコンデバイスの動作を同時にサポートできるようにすること，すなわち，ＩＩＩ族窒化物半導体本体を有する１つ以上のシリコンデバイスのモノリシック垂直集積をサポートすることが記載されていると認められる。
　そうすると，本願明細書の記載を参酌すれば，本願請求項１に記載された「前記第１のシリコン本体は，前記高電圧耐久ＨＥＭＴと少なくとも１つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成された」との文言は，「支持基板」における「第１のシリコン本体」と「第２のシリコン本体」とが「絶縁体本体」で互いに電気的に絶縁され，「第２のシリコン本体」に（１１１）シリコンを，「第１のシリコン本体」に（１００）シリコンをそれぞれ用いた構成を含み得るものと解するのが相当といえる。
　ウ　以上から，本願請求項１に係る発明（以下「本願発明１」という。）は，その発明特定事項である「前記第１のシリコン本体は，前記高電圧耐久ＨＥＭＴと少なくとも１つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成された」との文言を，「支持基板」における「第１のシリコン本体」と「第２のシリコン本体」とが「絶縁体本体」で互いに電気的に絶縁され，「第２のシリコン本体」に（１１１）シリコンを，「第１のシリコン本体」に（１００）シリコンをそれぞれ用いた構成を含み得るものと解したうえで，上記アに記載したとおりのものと認める。
　
（２）本願発明９
　平成２７年２月１３日付け手続補正書により補正された本願の特許請求の範囲の請求項１１は，平成２８年６月１５日付け手続補正書による補正で番号が繰り上がり，請求項９となった。そして，その内容は，次のとおりである。
　「【請求項９】
　請求項１に記載の高電圧耐久ＨＥＭＴと，前記第１のシリコン本体上に形成した，前記少なくとも１つのシリコン半導体デバイスとを備える，装置。」
　そうすると，本願請求項９に係る発明（以下「本願発明９」という。）は，引用する本願請求項１に係る発明を，上記（１）ウのとおり認定したうえで，本願の特許請求の範囲の請求項９に記載したとおりのものと認める。
　
２　引用文献及び周知例の記載と引用発明及び周知技術
（１）引用文献１の記載と引用発明
　ア　引用文献１
　当審拒絶理由通知で引用された，本願の優先権主張の日（以下「本願優先日」という。）前に米国内において頒布された刊行物である，米国特許出願公開第２００９／０１９４７９３号明細書（以下「引用文献１」という。）には，図面とともに，次の記載がある。（当審注．訳は当審で作成した。） 
（ア）「[0002]　
III-nitride refers to a semiconductor alloy from the InAlGaN system that includes nitrogen and at least one group III element such as
GaN, AlGaN, InN, AlN, InGaN, InAlGaN and the like
・・・
[0003]　
The present invention relates to
III-nitride power devices formed using a wafer according to the present invention
[0004]　III-nitride, because of its high bandgap, is suitable for high voltage power applications. 
According to a known design, a III-nitride power device may be fabricated by forming a III-nitride heterojunction over a silicon substrate. However, due to leakage through the substrate, the breakdown capability of such devices is diminished
[0005]　
An objective of the present invention is to provide a wafer for the fabrication of III-nitride devices, and particularly, high voltage (above 600 Volts) III-nitride power semiconductor devices
（訳：[0002]　
ＩＩＩ族窒化物は
ＧａＮ，ＡｌＧａＮ，ＩｎＮ，ＡｌＮ，ＩｎＧａＮ，ＩｎＡｌＧａＮ等の，窒素と少なくとも１つのＩＩＩ族元素とを含むＩｎＡｌＧａＮ系の半導体合金を意味する
・・・
[0003]　
本発明は
本発明に係るウエハを用いて形成されたＩＩＩ族窒化物パワーデバイスに関する
[0004]　ＩＩＩ族窒化物は，高バンドギャップのために，高電圧パワー用途に適している。
公知の設計によれば，ＩＩＩ族窒化物パワーデバイスは，シリコン基板上にＩＩＩ族窒化物ヘテロ接合を形成することにより製造することができる。しかし，基板を介した漏れに起因して，このようなデバイスの破壊耐量が低下する
[0005]　
本発明の目的は，ＩＩＩ族窒化物デバイス，特に，高電圧(６００ボルト超)のＩＩＩ族窒化物パワー半導体デバイスを製造するためのウェーハを提供することである
（イ）「[0019]　Referring to FIG. 1, a semiconductor wafer according to an embodiment of the present invention includes a support substrate 10 and a III-nitride semiconductor body 12 formed over support substrate 10.
[0020]　
According to an aspect of the present invention, support substrate 10 includes a first silicon body 14, a second silicon body 16 and an insulation body 18 interposed between first silicon body 14 and second silicon body 18
In another embodiment, first silicon body 14 may be 100 silicon, second silicon body 16 may be 111 silicon, and insulation body 18 may be silicon dioxide
[0021]　
In both embodiments, an SOI (silicon on insulator) substrate is suitable. Such substrates include two silicon substrates bonded to one another by a silicon dioxide layer
[0022]　
III-nitride semiconductor body 12 includes, in one preferred embodiment, a III-nitride buffer layer 20 (e.g. AlN), over second silicon body 16, and a III-nitride heterojunction formed over III-nitride buffer layer 20, that includes a first III-nitride layer 22 having one band gap (e.g. GaN) and a second III-nitride layer 24 having another band gap (e.g. AlGaN, InAlGaN, InGaN, etc.) formed over first layer 22
In a wafer according to the present invention the composition and/or the thickness of first and second III-nitride layers 22 and 24 are selected to result in the formation of a carrier rich region referred to as a two-dimensional electron gas (2-DEG) near the heterojunction thereof
[0023]　
Referring to FIG. 2, according to one aspect of the present invention, the III-nitride heterojunction can be used as the current carrying region of a III-nitride power semiconductor device (e.g. a high electron mobility transistor
[0024]　
Such a device may include first and second power electrodes 26, 28 (e.g. source and drain electrodes) coupled to the 2-DEG through second III-nitride layer 24 and gate arrangements 30 each disposed between a respective first power electrode 26 and second power electrode 28
（訳：[0019]　図１を参照すると，本発明の実施形態に係る半導体ウエハは，支持基板１０と，支持基板１０上に形成されたＩＩＩ族窒化物半導体本体１２を備えている。
[0020]　本発明の一態様によれば，
支持基板１０は，第１のシリコン本体１４，第２のシリコン本体１６，及び第１のシリコン本体１４と第２のシリコン本体１６との間（当審注．「between first silicon body 14 and second silicon body 18」は「between first silicon body 14 and second silicon body 16」の誤記と認める。）にはさまれた絶縁体１８を含む
別の実施形態では，第１のシリコン本体１４が＜１００＞単結晶シリコン，第２のシリコン本体１６が＜１１１＞単結晶シリコン，及び絶縁体１８が二酸化シリコンであってもよい
[0021]　
いずれの実施形態においてもＳＯＩ(Silicon On Insulator)基板が好適である
[0022]　
好ましい実施形態では，ＩＩＩ族窒化物半導体本体１２は，第２のシリコン本体１６上のＩＩＩ族窒化物バッファ層２０(例えば，ＡｌＮ)と，あるバンドギャップを有する第１のＩＩＩ族窒化物層２２(例えばＧａＮ)，及び第１のＩＩＩ族窒化物層２２上に形成された，異なるバンドギャップを有する第２のＩＩＩ族窒化物層２４(例えば，ＡｌＧａＮ，ＩｎＡｌＧａＮ，ＩｎＧａＮ)を有し，ＩＩＩ族窒化物バッファ層２０上に形成されたＩＩＩ族窒化物ヘテロ接合とを含んでいる
本発明に係るウェーハにおいて，第１及び第２のＩＩＩ族窒化物層２２及び２４の組成物及び／又は厚さは，そのヘテロ接合の近傍に２次元電子ガス（２−ＤＥＧ）と呼ばれるキャリアリッチ領域の形成をもたらすように選択される
[0023]　図２を参照すると，本発明の一態様によれば，
ＩＩＩ族窒化物ヘテロ接合を，ＩＩＩ族窒化物パワー半導体デバイス(例えば，高電子移動度トランジスタ)の電流通過領域として使用することができる
[0024]　
このようなデバイスは，第２のＩＩＩ族窒化物層２４を介して２−ＤＥＧに結合された第１及び第２の電源電極２６及び２８(例えば，ソースおよびドレイン電極)と，それぞれ第１の電源電極２６と第２の電源電極２８との間に配置されたゲート構成３０とを含み得る
（ウ）「[0032]　
According to one embodiment of the present invention silicon bodies 14, 16 may be N++ doped or P++ doped. N++ doped or P++ doped first silicon body 14 can improve the breakdown capability of the device by taking advantage of the resurf effect
[0033]　
In one embodiment, an SOI substrate may be used in which second silicon body 16 may be doped with P type dopants. For example, second silicon body may be P++ doped, and then a III-nitride semiconductor device may be formed thereon
[0034]　In an alternative embodiment, one side of a first silicon substrate may be implanted with P-type dopants, followed by hydrogen implantation close to the final depth of the implanted region. Thereafter, the top surface of the P-type region is oxidized, and a second silicon substrate (a handle substrate) is bonded to the oxidized surface. 
Next, the P-type region is cleaved along the hydrogen implant region, and a III-nitride power semiconductor device is fabricated over the P-type region, which constitutes second silicon body 16
[0035]　
Note that second silicon body 16 may be N-type doped instead of being P-type doped if the III-nitride body thereon is P-type doped
（訳：[0032]　
本発明の一実施形態に係るシリコン本体１４，１６は，Ｎ＋＋もしくはＰ＋＋ドープすることができる
Ｎ＋＋もしくはＰ＋＋ドープされた第１のシリコン本体１４は，リサーフ効果を利用して，装置の破壊耐量を向上させることができる
[0033]　
一実施形態では，Ｐ型ドーパントがドープされた第２のシリコン本体１６を含むＳＯＩ基板が使用できる
例えば，第２のシリコン本体はＰ＋＋ドープされ，ＩＩＩ族窒化物半導体素子がその上に形成され得る
[0034]　代替の実施形態では，第１のシリコン基板の一方の面にＰ型ドーパントが注入され，続いて水素がこの注入領域の最深部近傍まで注入され得る。その後，Ｐ型領域の上面が酸化され，酸化された表面に第２のシリコン基板(ハンドル基板)が貼り合わされる。
次に，水素注入領域に沿ってＰ型領域が劈開され，第２のシリコン本体１６を構成するＰ型領域上に，ＩＩＩ族窒化物パワー半導体デバイスが形成される
[0035]　
ＩＩＩ族窒化物半導体本体がＰ型にドープされている場合には，第２のシリコン本体１６は，Ｐ型にドープされるのではなく，Ｎ型にドープされてもよいことに留意されたい
　イ　引用発明
（ア）上記ア（ア）より，引用文献１には，高電圧のＩＩＩ族窒化物パワー半導体デバイスに関する発明が記載されていると認められ（[0002]，[0003]，[0005]），また，上記ア（イ）より，引用文献１には，２次元電子ガス（２−ＤＥＧ）と呼ばれるキャリアリッチ領域が形成され，ＩＩＩ族窒化物パワー半導体デバイス(例えば，高電子移動度トランジスタ)として使用することができることが記載されていると認められる（[0022]，[0023]）。
　そして，上記ア（ア）及び（ウ）より，引用文献１には，公知のシリコン基板上に形成されたＩＩＩ族窒化物パワーデバイスは，基板を介した漏れに起因して破壊耐量が低下するものであったところ（[0004]），装置の破壊耐量を向上させたことが記載されていると認められる（[0032]）。
　そうすると，引用文献１には，高電圧耐久高電子移動度トランジスタの発明が記載されていると認められる。
（イ）上記ア（イ）より，引用文献１には，＜１００＞単結晶シリコンである第１のシリコン本体１４，＜１１１＞単結晶シリコンである第２のシリコン本体１６，及び第１のシリコン本体１４と第２のシリコン本体１６との間にはさまれた，二酸化シリコンである絶縁体１８を含む支持基板１０を備えることが記載されていると認められる（[0020]）。
（ウ）上記ア（イ）によれば，引用文献１には，第２のシリコン本体１６上のＩＩＩ族窒化物バッファ層２０と，あるバンドギャップを有する第１のＩＩＩ族窒化物層２２，及び第１のＩＩＩ族窒化物層２２上に形成された，異なるバンドギャップを有する第２のＩＩＩ族窒化物層２４を有し，ＩＩＩ族窒化物バッファ層２０上に形成されたＩＩＩ族窒化物ヘテロ接合とを含んでいる，ＩＩＩ族窒化物半導体本体１２を備えることが記載されている（[0022]）。
　そして，上記ア（イ）によれば，引用文献１には，第１のＩＩＩ族窒化物層２２と第２のＩＩＩ族窒化物層２４を含むＩＩＩ族窒化物ヘテロ接合の近傍に，２次元電子ガス（２−ＤＥＧ）と呼ばれるキャリアリッチ領域が形成され，ＩＩＩ族窒化物ヘテロ接合をＩＩＩ族窒化物パワー半導体デバイス(例えば，高電子移動度トランジスタ)の電流通過領域として使用することができることが記載されている（[0022]，[0023]）。
　また，上記ア（イ）によれば，引用文献１には，第２のＩＩＩ族窒化物層２４を介して２−ＤＥＧに結合された第１及び第２の電源電極２６及び２８(例えば，ソースおよびドレイン電極)と，それぞれ第１の電源電極２６と第２の電源電極２８との間に配置されたゲート構成３０とを含むことも記載されている（[0024]）。
　そうすると，当該技術分野における技術常識を参酌すれば，引用文献１には，第２のシリコン本体１６上のＩＩＩ族窒化物バッファ層２０と，あるバンドギャップを有する第１のＩＩＩ族窒化物層２２，及び第１のＩＩＩ族窒化物層２２上に形成された，異なるバンドギャップを有する第２のＩＩＩ族窒化物層２４を有し，上記ＩＩＩ族窒化物バッファ層２０上に形成されたＩＩＩ族窒化物ヘテロ接合とを含んでいる，ＩＩＩ族窒化物半導体本体１２であって，上記ＩＩＩ族窒化物ヘテロ接合の近傍に２−ＤＥＧと呼ばれるキャリアリッチ領域が形成され，上記第２のＩＩＩ族窒化物層２４を介して２−ＤＥＧに結合された第１及び第２の電源電極２６及び２８の間に電流通過領域を提供するように構成され，上記電流通過領域が２−ＤＥＧの導電型によって特徴付けられる，ＩＩＩ族窒化物半導体本体１２が記載されていると認められる。
（エ）上記ア（ウ）より，引用文献１には，第２のシリコン本体１６はＰ＋＋ドープされ，ＩＩＩ族窒化物半導体素子がその上に形成されることで，装置の破壊耐量を向上させることが記載されていると認められ（[0032]ないし[0034]），また，第２のシリコン本体１６は，ＩＩＩ族窒化物半導体本体１２の導電型，すなわち２−ＤＥＧの導電型とは反対の導電型を有するようにＰ＋＋ドープされていることが記載されていると認められる（[0035]）。
　そうすると，引用文献１には，第２のシリコン本体１６は，２−ＤＥＧの導電型とは反対の導電型を有するようにＰ＋＋ドープされ，これにより，装置の破壊耐量を向上させたことが記載されていると認められる。
（オ）上記（ア）ないし（エ）より，引用文献１には，次の発明（以下「引用発明」という。）が記載されていると認められる。
　「高電圧耐久高電子移動度トランジスタであって，
　＜１００＞単結晶シリコンである第１のシリコン本体１４，＜１１１＞単結晶シリコンである第２のシリコン本体１６，及び第１のシリコン本体１４と第２のシリコン本体１６との間にはさまれた，二酸化シリコンである絶縁体１８を含む支持基板１０と，
　上記第２のシリコン本体１６上のＩＩＩ族窒化物バッファ層２０と，あるバンドギャップを有する第１のＩＩＩ族窒化物層２２，及び第１のＩＩＩ族窒化物層２２上に形成された，異なるバンドギャップを有する第２のＩＩＩ族窒化物層２４を有し，上記ＩＩＩ族窒化物バッファ層２０上に形成されたＩＩＩ族窒化物ヘテロ接合とを含んでいる，ＩＩＩ族窒化物半導体本体１２であって，上記ＩＩＩ族窒化物ヘテロ接合の近傍に２−ＤＥＧと呼ばれるキャリアリッチ領域が形成され，上記第２のＩＩＩ族窒化物層２４を介して２−ＤＥＧに結合された第１及び第２の電源電極２６及び２８の間に電流通過領域を提供するように構成され，上記電流通過領域が２−ＤＥＧの導電型によって特徴付けられる，ＩＩＩ族窒化物半導体本体１２と，を備え，
　上記第２のシリコン本体１６は，２−ＤＥＧの導電型とは反対の導電型を有するようにＰ＋＋ドープされ，これにより，装置の破壊耐量を向上させた，高電圧耐久高電子移動度トランジスタ。」
　
（２）周知例の記載と周知技術
　ア　周知例の記載
（ア）周知例１
　当審拒絶理由通知で引用文献３として引用された，本願優先日前に日本国内において頒布された刊行物である特開昭６３−２１３９４３号公報（以下「周知例１」という。）には，図面とともに，次の記載がある。
　・「〔従来の技術〕 
　近年，二次元半導体集積回路の高密度化が限界に達しつつあることから，三次元半導体集積回路の開発が進められている。
三次元半導体集積回路は，二次元半導体集積回路に比べ，回路素子をさらに高密度に集積することができるだけでなく，情報の並列処理が容易となり，処理速度がより高速化され，しかも，さらに多機能化を図ることができるという利点を有している
　・「〔実施例２〕 
　本発明の他の実施例を第１１図乃至第１７図に基づいて説明すれば，以下の通りである。
　本実施例では，接着する半導体単結晶層を特に薄くして各層間の接続を容易にし，信号の並列処理を可能にすることにより，処理速度の高速化を図っている。 
　
本実施例は，第１層目である下層半導体単結晶層としてｎ型（１００）ウェハからなる第１シリコン層２５を用い，第１層に対しては上層となり第３層に対しては下層となる第２層目の半導体単結晶層としてｎ型（１００）ウェハからなる第２シリコン層２６を用い，第３層目の上層半導体単結晶層としてｐ型（１００）ウェハからなる第３シリコン層２７を用い，かつ，各半導体単結晶層を接着するための接着層としてポリイミドフィルムを用い，第１シリコン層２５及び第２シリコン層２６にはＭＯＳ・ＦＥＴを組み込み，第３シリコン層２７にはバイポーラトランジスタを組み込んでなる三次元半導体集積回路についてのものである
　・「
また，実施例１ではＭＯＳ・ＦＥＴを用いた三次元半導体集積回路について説明し，実施例２ではＭＯＳ・ＦＥＴ及びバイポーラトランジスタを用いた三次元半導体集積回路について説明したが，Ｃ−ＭＯＳ・ＩＣも含め，形成する素子の種類や組合せは自由に選定することができる
　・「
また，実施例１及び実施例２では，各層をシリコン層のみで構成したが，ＧａＡｓ，ＩｎＰ等の混晶の半導体と組み合わせて三次元半導体集積回路を構成し，又は，混晶の半導体のみで三次元半導体集積回路を構成することもできる
（イ）周知例２
　当審拒絶理由通知で引用文献５として引用された，本願優先日前に日本国内において頒布された刊行物である特開２００９−１６４１５８号公報（以下「周知例２」という。）には，図面とともに，次の記載がある。
　・「【０００９】 
　
一方，ＨＦＥＴは寄生ダイオード構造を持たず誘導性負荷からのエネルギーを積極的に消費できないためアバランシェエネルギー耐量は低く，大きな自己インダクタンスＬを持つ誘導性負荷でターンオフすることが困難である。このため，ダイオードを外付けすることによりアバランシェエネルギー耐量を向上させる必要がある
【００１０】 
　
ダイオードを外付けすると，部品点数の増加及び占有面積の増大が生じる。これらは，微細化及びコストの削減が要求される半導体装置にとっては好ましくない問題である
【００１１】 
　
本発明は，前記従来の問題を解決し，ダイオードの外付けによる部品点数の増加及び占有面積の増大を抑えた，高いアバランシュエネルギー耐量を有する窒化物半導体装置を実現できるようにすることを目的とする
　・「【００３４】 
　（第１の実施形態） 
　本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体装置の断面構成を示している。
図１に示すように第１の実施形態の半導体装置は，ダイオード１１が形成されたｎ型のシリコン基板である半導体基板１０と，半導体基板１０の上に形成された窒化物半導体からなるヘテロ接合トランジスタ（ＨＦＥＴ）２１とを備えている
  イ　周知技術
　上記アより，窒化物半導体やＧａＡｓ，ＩｎＰ等の化合物半導体デバイスと，シリコン基板の上に形成されたシリコン半導体デバイスとをモノリシックに垂直集積することにより，部品点数の増加を防ぐことや，集積度を向上することは，周知例１及び２にみられるように，本願優先日前，当該技術分野では周知の技術と認められる。
　
３　本願発明と引用発明との対比・判断
（１）本願発明１と引用発明との対比・判断
　ア　対比
（ア）引用発明における「高電圧耐久高電子移動度トランジスタ」，「＜１００＞単結晶シリコンである第１のシリコン本体１４」，「第１のシリコン本体１４と第２のシリコン本体１６との間にはさまれた，二酸化シリコンである絶縁体１８」，「＜１１１＞単結晶シリコンである第２のシリコン本体１６」，「を含む」，及び「支持基板１０」は，それぞれ，本願発明１の「高電圧耐久高電子移動度トランジスタ（ＨＥＭＴ）」，「第１のシリコン本体」，「該第１のシリコン本体上の絶縁体本体」，「該絶縁体本体上の第２のシリコン本体」，「を有する」，及び「支持基板」に相当するといえる。
　そうすると，本願発明１と引用発明とは，「高電圧耐久高電子移動度トランジスタ（ＨＥＭＴ）」であるとの構成，及び「第１のシリコン本体，該第１のシリコン本体上の絶縁体本体，及び該絶縁体本体上の第２のシリコン本体を有する支持基板」との構成を備える点で一致するということができる。
（イ）引用発明における「上記第２のシリコン本体１６上のＩＩＩ族窒化物バッファ層２０と，あるバンドギャップを有する第１のＩＩＩ族窒化物層２２，及び第１のＩＩＩ族窒化物層２２上に形成された，異なるバンドギャップを有する第２のＩＩＩ族窒化物層２４を有し，上記ＩＩＩ族窒化物バッファ層２０上に形成されたＩＩＩ族窒化物ヘテロ接合とを含んでいる，ＩＩＩ族窒化物半導体本体１２」は，本願発明１の「前記第２のシリコン本体上に形成したＩＩＩ族窒化物半導体本体」に相当するといえる。
　そして，引用発明における「上記ＩＩＩ族窒化物ヘテロ接合の近傍に２−ＤＥＧと呼ばれるキャリアリッチ領域が形成され，上記第２のＩＩＩ族窒化物層２４を介して２−ＤＥＧに結合された第１及び第２の電源電極２６及び２８の間に電流通過領域を提供するように構成され，上記電流通過領域が２−ＤＥＧの導電型によって特徴付けられる」ことは，本願発明１の「前記ＩＩＩ族窒化物半導体本体上に位置するソース電極とドレイン電極との間に導電チャネルを提供するように構成され，前記導電チャネルが多数電荷キャリアの導電型によって特徴付けられる」ことに相当するといえる。
　そうすると，本願発明１と引用発明とは，「前記第２のシリコン本体上に形成したＩＩＩ族窒化物半導体本体であって，前記ＩＩＩ族窒化物半導体本体上に位置するソース電極とドレイン電極との間に導電チャネルを提供するように構成され，前記導電チャネルが多数電荷キャリアの導電型によって特徴付けられる，ＩＩＩ族窒化物半導体本体」との構成を備える点で一致するということができる。
（ウ）引用発明における「上記第２のシリコン本体１６は，２−ＤＥＧの導電型とは反対の導電型を有するようにＰ＋＋ドープされ」たこと，及び「装置の破壊耐量を向上させた」ことは，それぞれ，本願発明１の「前記第２のシリコン本体は，前記多数電荷キャリアの導電型とは反対の導電型を有するようにＰ＋＋ドープされ」たこと，及び「高い印加電圧の下でのブレークダウンに対する耐性を高め」たことに相当するといえる。
　そうすると，本願発明１と引用発明とは，「前記第２のシリコン本体は，前記多数電荷キャリアの導電型とは反対の導電型を有するようにＰ＋＋ドープされ，これにより，高い印加電圧の下でのブレークダウンに対する耐性を高め」たとの構成を備える点で一致するということができる。
（エ）上記（ア）ないし（ウ）から，本願発明１と引用発明との一致点及び相違点は，それぞれ以下のとおりであると認められる。
　ａ　一致点
　「高電圧耐久高電子移動度トランジスタ（ＨＥＭＴ）であって，
　第１のシリコン本体，該第１のシリコン本体上の絶縁体本体，及び該絶縁体本体上の第２のシリコン本体を有する支持基板と，
　前記第２のシリコン本体上に形成したＩＩＩ族窒化物半導体本体であって，前記ＩＩＩ族窒化物半導体本体上に位置するソース電極とドレイン電極との間に導電チャネルを提供するように構成され，前記導電チャネルが多数電荷キャリアの導電型によって特徴付けられる，ＩＩＩ族窒化物半導体本体と，を備え，
　前記第２のシリコン本体は，前記多数電荷キャリアの導電型とは反対の導電型を有するようにＰ＋＋ドープされ，これにより，高い印加電圧の下でのブレークダウンに対する耐性を高めた，高電圧耐久ＨＥＭＴ。」
　ｂ　相違点
　・相違点１
　本願発明１は，「前記第１のシリコン本体は，前記高電圧耐久ＨＥＭＴと少なくとも１つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成された」ものであるのに対し，引用発明が上記の構成を備えるか否かは明らかではない点。
　イ　相違点についての判断
　上記１（１）のとおり，本願発明１における「前記第１のシリコン本体は，前記高電圧耐久ＨＥＭＴと少なくとも１つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成された」との発明特定事項は，「支持基板」における「第１のシリコン本体」と「第２のシリコン本体」とが「絶縁体本体」で互いに電気的に絶縁され，「第２のシリコン本体」に（１１１）シリコンを，「第１のシリコン本体」に（１００）シリコンをそれぞれ用いた構成を含み得るものと解される。
　他方，上記２（１）イのとおり，引用発明は，「＜１００＞単結晶シリコンである第１のシリコン本体１４，＜１１１＞単結晶シリコンである第２のシリコン本体１６，及び第１のシリコン本体１４と第２のシリコン本体１６との間にはさまれた，二酸化シリコンである絶縁体１８を含む支持基板１０」を備える。
　そうすると，引用発明は，本願発明１における「前記第１のシリコン本体は，前記高電圧耐久ＨＥＭＴと少なくとも１つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成された」との発明特定事項に含まれ得る構成（相違点１に係る構成）を備えているということができるから，相違点１が実質的な相違点とは認められない。
　仮にそうでないとしても，上記２（２）イより，窒化物半導体やＧａＡｓ，ＩｎＰ等の化合物半導体デバイスと，シリコン基板の上に形成されたシリコン半導体デバイスとをモノリシックに垂直集積できるようにすることは，本願優先日前，当該技術分野では当業者により普通に行われていたものと認められるから，引用発明において，「前記第１のシリコン本体は，前記高電圧耐久ＨＥＭＴと少なくとも１つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成」することは，当業者が普通に行い得るものと認められる。
　以上から，相違点１は，本願発明１と引用発明との実質的な相違点であるとは認められず，仮にそうでないとしても，引用発明において当業者が普通に行い得るものと認められる。
　ウ　本願発明１の作用効果について
　本願明細書の記載より，本願発明１は「高電圧耐久性を呈する，例えばＨＥＭＴのようなＩＩＩ族窒化物半導体デバイスを提供する」（【０００６】）との作用効果を奏するものと認められるところ，上記２（１）イのとおり，引用発明は，「高電圧耐久高電子移動度トランジスタ」において，「第２のシリコン本体１６は，２−ＤＥＧの導電型とは反対の導電型を有するようにＰ＋＋ドープされ，これにより，装置の破壊耐量を向上させた」ものであるから，本願発明１と同様の作用効果を奏するといえる。
 　そうすると，本願発明１と引用発明との間に，作用効果上，格別の相違があるとは認められない。
　エ　小括
　したがって，本願の請求項１に係る発明（本願発明１）は，引用文献１に記載された発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができないものであり，仮にそうでないとしても，引用文献１記載の発明（引用発明）に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許を受けることができないものである。
　
（２）本願発明９と引用発明との対比・判断
　ア　対比
　本願発明９と引用発明とを対比すると，両者は，上記（１）ア（エ）ａの点で一致し，上記（１）ア（エ）ｂの相違点１に加え，下記の点でも相違すると認められる。
　・相違点２
　本願発明９が「請求項１に記載の高電圧耐久ＨＥＭＴと，前記第１のシリコン本体上に形成した，前記少なくとも１つのシリコン半導体デバイスとを備える」のに対し，引用発明は，上記の構成を備えていない点。
　イ　相違点についての判断
　以下，相違点１及び２について，まとめて判断する。
　上記（１）イのとおり，引用発明は，「前記第１のシリコン本体は，前記高電圧耐久ＨＥＭＴと少なくとも１つのシリコン半導体デバイスとをモノリシックに垂直集積することができるように構成された」（相違点１に係る構成）ものと認められ，仮にそうでないとしても，引用発明において上記のように構成することは，当業者が普通に行い得るものと認められる。
　そして，上記２（２）イのとおり，窒化物半導体やＧａＡｓ，ＩｎＰ等の化合物半導体デバイスと，シリコン基板の上に形成されたシリコン半導体デバイスとをモノリシックに垂直集積することにより，部品点数の増加を防ぐことや，集積度を向上することは，周知例１及び２にみられるように，本願優先日前，当該技術分野では周知の技術と認められる。
　そうすると，引用発明において，ＩＩＩ族窒化物半導体本体１２に形成した高電子移動度トランジスタと，第１のシリコン本体１４上に形成した，少なくとも１つのシリコン半導体デバイスを備える構成（相違点２に係る構成）とすることは，上記周知技術に接した当業者が，適宜なし得たものと認められる。
　以上から，相違点１は，本願発明９と引用発明との実質的な相違点であるとは認められず，仮にそうでないとしても，引用発明において当業者が普通に行い得るものと認められ，また，相違点２は，引用発明において，上記周知技術に接した当業者が適宜なし得たものと認められる。
　ウ　本願発明９の作用効果について
　本願発明９は本願発明１と同様の作用効果を奏するものと認められるから，上記（１）ウより，引用発明は，本願発明９と同様の作用効果を奏するということができ，本願発明９と引用発明との間に，作用効果上，格別の相違があるとは認められない。
　エ　小括
　したがって，本願の請求項９に係る発明（本願発明９）は，引用文献１記載の発明（引用発明），並びに周知例１及び２にみられるような周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができないものである。
　
　
第４　結言
　
　以上検討したとおり，本願の請求項１に係る発明は，特許法第２９条第１項第３号に該当し，特許を受けることができないものであり，仮にそうでないとしても，特許法第２９条第２項の規定により，特許を受けることができないものであり，また，本願の請求項９に係る発明も，特許法第２９条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶をすべきものである。
　
　よって，結論のとおり審決する。