(57)【要約】  不揮発性メモリ・デバイスは、ソース／ドレイン領域の間のチャネル領域と、フローティング・ゲートと、制御ゲートと、チャネル領域とフローティング・ゲートとの間の第１の誘電体領域と、フローティング・ゲートと制御ゲートとの間の第２の誘電体領域とを有する。第１の誘電体領域はＨｉｇｈ−Ｋ材料を含む。不揮発性メモリ・デバイスは、フローティング・ゲートと制御ゲートとの間で第２の誘電体領域を介して電荷を移動させることによってプログラムおよび／または消去される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソース／ドレイン領域と、
前記ソース／ドレイン領域の間のチャネル領域と、
フローティング・ゲートと、
制御ゲートと、
前記チャネル領域と前記フローティング・ゲートとの間の第１の誘電体領域と、
前記フローティング・ゲートと前記制御ゲートとの間の第２の誘電体領域とを備え、
前記第１の誘電体領域はＨｉｇｈ−Ｋ材料を含み、
前記フローティング・ゲートと前記制御ゲートとの間で前記第２の誘電体領域を経由して電荷が移動させられる、不揮発性記憶デバイス。
【請求項２】
前記第２の誘電体領域はトンネル酸化物を含む、請求項１に記載の不揮発性記憶デバイス。
【請求項３】
前記第２の誘電体領域は酸化シリコンを含む、請求項１に記載の不揮発性記憶デバイス。
【請求項４】
前記制御ゲートは、ポリシリコン層、窒化タングステン・バリア層、およびタングステン金属層を備える、請求項１に記載の不揮発性記憶デバイス。
【請求項５】
前記制御ゲートは、低抵抗率層を含む、請求項１に記載の不揮発性記憶デバイス。
【請求項６】
前記第１の誘電体と、前記フローティング・ゲートと、前記第２の誘電体と、前記制御ゲートとはスタックを形成し、
前記不揮発性記憶デバイスは、さらに、前記スタックの１つの側面における第１のスペーサと、前記スタックの第２の側面における第２のスペーサとを備える、請求項１に記載の不揮発性記憶デバイス。
【請求項７】
前記スタックを囲む酸化物領域をさらに備える、請求項６に記載の不揮発性記憶デバイス。
【請求項８】
前記第１の誘電体と、前記フローティング・ゲートと、前記第２の誘電体と、前記制御ゲートとはスタックを形成し、
前記不揮発性記憶デバイスは、さらに、前記スタックの１つの側面における第１の酸化物スペーサと、前記スタックの第２の側面における第２の酸化物スペーサとを備える、請求項１に記載の不揮発性記憶デバイス。
【請求項９】
前記第１の酸化物スペーサに隣接した、第１のエピタキシャルに成長したシリコン領域と、
前記第２の酸化物スペーサに隣接した、第２のエピタキシャルに成長したシリコン領域とをさらに備える、請求項８に記載の不揮発性記憶デバイス。
【請求項１０】
前記Ｈｉｇｈ−Ｋ材料はＡｌ２Ｏ３を含む、請求項１に記載の不揮発性記憶デバイス。
【請求項１１】
前記Ｈｉｇｈ−Ｋ材料はＨｆＳｉＯＸまたはＨｆＳｉＯＮを含む、請求項１に記載の不揮発性記憶デバイス。
【請求項１２】
前記Ｈｉｇｈ−Ｋ材料は、ハフニウム・シリケート、酸化ハフニウム、ハフニウム・シリコン・オキシ・ナイトライド、酸化アルミニウム、酸化ジルコニウム、あるいはこれらの材料のナノ・ラミネートまたは適切な合金のうちの、いずれか１つを含む、請求項１に記載の不揮発性記憶デバイス。
【請求項１３】
前記フローティング・ゲートと前記制御ゲートとの間の電荷の前記移動は、ファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングを含む、請求項１に記載の不揮発性記憶デバイス。
【請求項１４】
前記フローティング・ゲートと前記制御ゲートとの間の電荷の前記移動は、前記フローティング・ゲートから前記制御ゲートに電子を移動させることによる前記不揮発性記憶要素のプログラミングを含む、請求項１に記載の不揮発性記憶デバイス。
【請求項１５】
前記フローティング・ゲートと前記制御ゲートとの間の電荷の前記移動は、前記制御ゲートから前記フローティング・ゲートに電子を移動させることによる前記不揮発性記憶要素の消去を含む、請求項１に記載の不揮発性記憶デバイス。
【請求項１６】
前記フローティング・ゲートは、丸みをつけられた端部を有する、請求項１に記載の不揮発性記憶デバイス。
【請求項１７】
前記不揮発性記憶要素はフラッシュ・メモリ・デバイスである、請求項１に記載の不揮発性記憶デバイス。
【請求項１８】
前記不揮発性記憶要素はマルチ・ステート・フラッシュ・メモリ・デバイスである、請求項１に記載の不揮発性記憶デバイス。
【請求項１９】
前記不揮発性記憶要素はＮＡＮＤフラッシュ・メモリ・デバイスである、請求項１に記載の不揮発性記憶デバイス。
【請求項２０】
不揮発性記憶デバイスであって、
ソース／ドレイン領域と、
前記ソース／ドレイン領域の間のチャネル領域と、
フローティング・ゲートと、
制御ゲートと、
前記チャネル領域と前記フローティング・ゲートとの間の第１の誘電体領域と、
前記フローティング・ゲートと前記制御ゲートとの間の第２の誘電体領域とを備え、
前記第１の誘電体領域はＨｉｇｈ−Ｋ材料を含み、
前記第２の誘電体は、前記不揮発性記憶デバイスをプログラムするために、前記フローティング・ゲートと前記制御ゲートとの間のトンネリングを提供する、不揮発性記憶デバイス。
【請求項２１】
前記第２の誘電体領域はトンネル酸化物を含む、請求項２０に記載の不揮発性記憶デバイス。
【請求項２２】
前記第１の誘電体と、前記フローティング・ゲートと、前記第２の誘電体と、前記制御ゲートとはスタックを形成し、
前記不揮発性記憶デバイスは、さらに、前記スタックの１つの側面における第１のスペーサと、前記スタックの第２の側面における第２のスペーサとを備える、請求項２０に記載の不揮発性記憶デバイス。
【請求項２３】
前記スタックを囲む酸化物領域をさらに備える、請求項２２に記載の不揮発性記憶デバイス。
【請求項２４】
前記第１のスペーサに隣接した、第１のエピタキシャルに成長したシリコン領域と、
前記第２のスペーサに隣接した、第２のエピタキシャルに成長したシリコン領域とをさらに備える、請求項２２に記載の不揮発性記憶デバイス。
【請求項２５】
前記トンネリングは、前記フローティング・ゲートから前記制御ゲートに電子を移動させることによる前記不揮発性記憶デバイスのプログラミングと、前記制御ゲートから前記フローティング・ゲートに電子を移動させることによる前記不揮発性記憶デバイスの消去とを含む、請求項２０に記載の不揮発性記憶デバイス。
【請求項２６】
前記不揮発性記憶要素はフラッシュ・メモリ・デバイスである、請求項２０に記載の不揮発性記憶デバイス。
【請求項２７】
前記不揮発性記憶要素はマルチ・ステート・フラッシュ・メモリ・デバイスである、請求項２０に記載の不揮発性記憶デバイス。
【請求項２８】
前記不揮発性記憶要素はＮＡＮＤフラッシュ・メモリ・デバイスである、請求項２０に記載の不揮発性記憶デバイス。
【請求項２９】
ソース／ドレイン領域と、
前記ソース／ドレイン領域の間のチャネル領域と、
フローティング・ゲートと、
制御ゲートと、
前記フローティング・ゲートを前記チャネル領域から、部分的に電気的に絶縁する手段と、
前記フローティング・ゲートと前記制御ゲートとの間に誘電体領域を提供し、そして、前記フローティング・ゲートと前記制御ゲートとの間で電子を移動させる手段とを備える、不揮発性記憶デバイス。
【請求項３０】
不揮発性記憶要素の組と、
前記不揮発性記憶要素のプログラミングおよび読み出しのための制御回路とを備え、
前記不揮発性記憶要素のそれぞれはチャネルとフローティング・ゲートと制御ゲートとを含み、前記フローティング・ゲートはＨｉｇｈ−Ｋ材料を含む第１の誘電体領域によって前記チャネルから分離され、前記フローティング・ゲートは第２の誘電体領域によって前記制御ゲートから分離され、
前記制御回路は、前記フローティング・ゲートと前記制御ゲートとの間で、前記第２の誘電体を経由して、電荷が移動させられるようにする、不揮発性記憶システム。
【請求項３１】
前記第２の誘電体領域はトンネル酸化物を含む、請求項３０に記載の不揮発性記憶デバイス。
【請求項３２】
前記不揮発性記憶要素はスタックを含み、ここで、各不揮発性記憶要素の前記第１の誘電体、前記フローティング・ゲート、前記第２の誘電体、および前記制御ゲートは、各それぞれの不揮発性記憶要素のためのスタックを形成し、
前記不揮発性記憶デバイスは、さらに、前記スタックの側面上にスペーサを備える、請求項３０に記載の不揮発性記憶デバイス。
【請求項３３】
前記スタックの、少なくとも部分を囲む酸化物領域をさらに備える、請求項３２に記載の不揮発性記憶デバイス。
【請求項３４】
スペーサの間の、エピタキシャルに成長したシリコン領域をさらに備える、請求項３２に記載の不揮発性記憶デバイス。
【請求項３５】
前記制御回路は、特定の不揮発性記憶要素のプログラミングを、前記特定の不揮発性記憶要素のフローティング・ゲートから前記特定の不揮発性記憶要素の制御ゲートに電子を移動させることによって発生させ、そして、
前記制御回路は、前記特定の不揮発性記憶要素の消去を、前記特定の不揮発性記憶要素の制御ゲートから前記特定の不揮発性記憶要素のフローティング・ゲートに電子を移動させることによって発生させる、請求項３０に記載の不揮発性記憶デバイス。
【請求項３６】
前記不揮発性記憶要素はフラッシュ・メモリ・デバイスである、請求項３０に記載の不揮発性記憶デバイス。
【請求項３７】
前記不揮発性記憶要素はマルチ・ステート・フラッシュ・メモリ・デバイスである、請求項３０に記載の不揮発性記憶デバイス。
【請求項３８】
前記不揮発性記憶要素はＮＡＮＤフラッシュ・メモリ・デバイスである、請求項３０に記載の不揮発性記憶デバイス。
【請求項３９】
不揮発性記憶デバイスを使用する方法であって、
Ｈｉｇｈ−Ｋ材料を使用してチャネルからフローティング・ゲートを少なくとも部分的に隔離するステップであって、ここにおいて前記チャネルはソース／ドレイン領域の間にあり、前記フローティング・ゲートは制御ゲートから分離されているステップと、
前記フローティング・ゲートと前記制御ゲートとの間で電荷を移動させることによって前記不揮発性記憶デバイスをプログラミングするステップとを含む方法。
【請求項４０】
前記フローティング・ゲート上に蓄積された電荷の示度を判定することによって前記不揮発性記憶デバイスを読み出すステップを、さらに含む、請求項３９に記載の方法。
【請求項４１】
前記プログラミングするステップは、前記フローティング・ゲートから前記制御ゲートに電子を移動させるステップを含む、請求項３９に記載の方法。
【請求項４２】
前記プログラミングするステップは、前記フローティング・ゲートから前記制御ゲートに電子をトンネリングさせるステップを含む、請求項３９に記載の方法。
【請求項４３】
前記フローティング・ゲートと前記制御ゲートとの間で電荷を移動させることによって前記不揮発性記憶デバイスを消去するステップを、さらに含む、請求項３９に記載の方法。
【請求項４４】
前記制御ゲートから前記フローティング・ゲートに電子を移動させることによって前記不揮発性記憶デバイスを消去するステップを、さらに含む、請求項３９に記載の方法。
【請求項４５】
不揮発性記憶デバイスを作成するための方法であって、
チャネル領域として使用される半導体の領域の上に、Ｈｉｇｈ−Ｋ材料を蒸着するステップと、
前記Ｈｉｇｈ−Ｋ材料の上にフローティング・ゲートを蒸着するステップと、
前記フローティング・ゲートの上に誘電体領域を付加するステップと、
前記誘電体材料の上に制御ゲートを付加するステップとを含み、前記不揮発性記憶デバイスは、前記フローティング・ゲートと前記制御ゲートとの間で前記誘電体領域を経由して電荷を移動させることによってプログラムされる方法。
【請求項４６】
前記誘電体領域はトンネル酸化物を含む、請求項４５に記載の方法。
【請求項４７】
制御ゲートを付加する前記ステップは、
ポリシリコン層を蒸着するステップと、
前記ポリシリコン層の上に低抵抗率層を蒸着するステップとを含む、請求項４５に記載の方法。
【請求項４８】
制御ゲートを付加する前記ステップは、
前記下部制御ゲートの上に窒化タングステン・バリア層を蒸着するステップと、
前記窒化タングステン層の上にタングステン層を蒸着するステップとを含む、請求項４５に記載の方法。
【請求項４９】
エピタキシャルに成長したシリコン領域を付加するステップをさらに含む、請求項４５に記載の方法。
【請求項５０】
Ｈｉｇｈ−Ｋ材料を蒸着する前記ステップ、フローティング・ゲートを蒸着する前記ステップ、第２の誘電体を蒸着する前記ステップ、および制御ゲートを蒸着する前記ステップは、化学気相蒸着、物理的気相蒸着、または原子層蒸着のうちのいずれか１つを実行するステップを含む、請求項４５に記載の方法。
【請求項５１】
側壁酸化を実行するステップをさらに含み、前記側壁酸化は、前記フローティング・ゲートおよび前記制御ゲートの端部の丸みづけを発生させる、請求項４５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ・デバイスに関する。
【背景技術】
【０００２】
半導体メモリ・デバイスは、さまざまな電子装置内で、ますます多く使用されるようになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタル・カメラ、パーソナル・デジタル・アシスタント、モバイル・コンピュータ・デバイス、非モバイル・コンピュータ・デバイス、およびその他の装置の中で使用されている。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュ・メモリは、特に普及している不揮発性半導体メモリである。
【０００３】
一般的なＥＥＰＲＯＭおよびフラッシュ・メモリは、半導体基板内のチャネル領域の上方に設けられたフローティング・ゲートを有するメモリ・セルを利用する。フローティング・ゲートは、誘電体領域によってチャネル領域から分離される。例えば、チャネル領域はソース領域とドレイン領域との間のＰウェル内に配置される。制御ゲートは、フローティング・ゲートの上方に、フローティング・ゲートから分離されて設けられる。メモリ・セルのしきい値電圧は、フローティング・ゲートに保持される電荷の量によって制御される。すなわち、フローティング・ゲートの電荷のレベルは、メモリ・セルがオンにされてソースとドレインとの間の導通が許可される前に、制御ゲートに印加されなければならない電圧の最小量を決定する。
【０００４】
一部のＥＥＰＲＯＭおよびフラッシュ・メモリ・デバイスは、２つの範囲の電荷を記憶するために使用されるフローティング・ゲートを有し、したがって、メモリ・セルは２つの状態の間でプログラム／消去されることが可能である（例えば、バイナリ・メモリ・セル）。マルチ・ビットまたはマルチ・ステートのフラッシュ・メモリ・セルは、デバイス内における複数の異なるしきい値電圧範囲を識別することにより実装される。異なるしきい値電圧範囲のそれぞれは、データ・ビットの組についての所定値に対応している。メモリ・セル内にプログラムされたデータと、セルのしきい値電圧レベルとの間の具体的な関係は、そのセルに採用されたデータ符号化方式に依存する。例えば、米国特許第６，２２２，７６２号明細書、および２００３年６月１３日出願の「Ｔｒａｃｋｉｎｇ  Ｃｅｌｌｓ  Ｆｏｒ  Ａ  Ｍｅｍｏｒｙ  Ｓｙｓｔｅｍ」と題した米国特許出願第１０／４６１，２４４号明細書（両方とも、その全体が参照により本明細書に援用される）には、マルチ・ステート・フラッシュ・メモリ・セルについてのさまざまなデータ符号化方式が記載されている。マルチ・ステート・セルの適切なデータ記憶を実現するために、しきい値電圧レベルの複数の範囲は、メモリ・セルのレベルを一義的に読み出し、プログラム、または消去できるように、十分な余裕をもって互いに分離されている必要がある。
【０００５】
一般的な従来技術のＥＥＰＲＯＭまたはフラッシュ・メモリ・デバイスをプログラミングする場合は、プログラム電圧が制御ゲートに印加され、ビット線は接地される。チャネルからの電子がフローティング・ゲート内に注入される。フローティング・ゲート内に電子が蓄積すると、フローティング・ゲートは負に帯電し、制御ゲートから見たメモリ・セルのしきい値電圧が上昇する。
【０００６】
通常、制御ゲートに印加されるプログラム電圧Ｖｐｇｍは、一連のパルスとして印加される。パルスの大きさは、連続する各パルスごとに、所定のステップ・サイズ（例えば、０．２Ｖ）だけ増加する。パルスとパルスとの間の期間中に、検証動作が実行される。すなわち、並列にプログラムされるセルのグループの、各セルのプログラミング・レベルが、各プログラミング・パルスの間に読み出され、プログラミングされる個々のセルそれぞれの目標ベリファイ・レベル以上であるかどうかが判定される。プログラミングを検証する一方法は、特定の比較点において導通をテストすることである。十分にプログラミングされていることが検証されたセルは、それらのセルに対するプログラミング・プロセスを停止するために、例えばビット線電圧を０からＶｄｄに引き上げることによって、ロックアウトされる。上記のプログラミング技術、および本明細書に記載するその他の技術は、例えば２００３年３月５日出願の「Ｓｅｌｆ  Ｂｏｏｓｔｉｎｇ  Ｔｅｃｈｎｉｑｕｅ」と題した米国特許出願第１０／３７９，６０８号明細書（その全体が参照により本明細書に援用される）に記載されているような、さまざまなセルフ・ブースティング技術と組み合わせて使用されてもよい。さらに、２００２年１２月５日出願の「Ｓｍａｒｔ  Ｖｅｒｉｆｙ  ｆｏｒ  Ｍｕｌｔｉ−Ｓｔａｔｅ  Ｍｅｍｏｒｉｅｓ」と題した米国特許出願第１０／３１４，０５５号明細書（その全体が参照により本明細書に援用される）に記載されているような、効率的な検証技術が使用されてもよい。
【０００７】
一般的な従来技術のメモリ・セルはＰウェルを消去電圧（例えば、２０ボルト）まで引き上げ、制御ゲートを接地することによって消去される。ソースおよびドレインはフローティングである。電子がフローティング・ゲートからＰウェル領域に移動され、しきい値電圧は低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
不揮発性メモリ・デバイスは、ますます小さく作成される傾向にある。デバイスが小さくなるにつれて、メモリ・システムのビットあたりのコストは低下することが期待される。チャネル・サイズが減少するにつれて、チャネルに対するゲートの影響を維持するために、チャネルとフローティング・ゲートとの間の容量カップリングを増加する必要がある。これを実現するための１つの方法は、チャネルとフローティング・ゲートとの間の誘電体領域の実効的な厚さを減らすことである。ゲート酸化物の実効的な厚さをより薄くすることによって、ゲートからチャネルへの静電容量の、チャネルへの他の寄生容量（ドレイン、ソース、基板などによるもの）に対する優位が維持される。そうでない場合は、ソース、ドレイン、および／または基板の領域（すなわち、トリプル・ウェル内に製造されるＮチャネル・デバイスのためのＰウェル領域）がチャネルに対して有する影響が大きくなり過ぎる。しかし、チャネル誘電体領域の厚さが小さくなり過ぎると、チャージされたフローティング・ゲートからの電界によって、フローティング・ゲートからチャネル誘電体領域を越えてチャネル、ソース、またはドレイン内に電子がリークする可能性がある。場合によっては、誘電体領域が十分に厚くなければ、トンネリングが望ましくないときに直接トンネリングが発生する。したがって、薄い誘電体領域の影響を受けることなく、不揮発性メモリ・デバイスのデバイス・サイズを縮小することが必要とされている。
【課題を解決するための手段】
【０００９】
本発明は、概略としては、ＥＥＰＲＯＭ、フラッシュ・メモリ、およびその他のタイプの不揮発性メモリを含む、不揮発性メモリ・デバイスに関するものである。不揮発性メモリ・デバイスの一実施形態は、ソース／ドレイン領域の間のチャネル領域、フローティング・ゲート、制御ゲート、チャネル領域とフローティング・ゲートとの間の第１の誘電体領域、およびフローティング・ゲートと制御ゲートとの間の第２の誘電体領域を含む。第１の誘電体領域は、Ｈｉｇｈ−Ｋ材料（および、場合によっては、その他の材料）を含む。上記の不揮発性メモリ・デバイスの一実施形態が動作する際には、フローティング・ゲートと制御ゲートとの間で、第２の誘電体領域（すなわち、ゲート間誘電体領域）を介して電荷を移動させることによって、不揮発性メモリ・デバイスはプログラムおよび／または消去される。一実装例では、フローティング・ゲートと制御ゲートとの間の、第２の誘電体領域を介したトンネリングによって、不揮発性メモリ・デバイスはプログラムおよび／または消去される。
【００１０】
本発明の一実施形態では、不揮発性記憶デバイスはフラッシュ・メモリ・デバイス（例えば、バイナリ・フラッシュ・メモリ・デバイスまたはマルチ・ステート・フラッシュ・メモリ・デバイス）である。他の実施形態では、デバイスは、異なるタイプの不揮発性メモリ・デバイスである。
【００１１】
１つまたは複数の不揮発性メモリ・デバイスが、不揮発性メモリ・デバイスを動作させるための制御回路を含むシステム内で使用されてもよい。例えば、制御回路は、コントローラ、状態機械、デコーダ、ドライバ、センス・アンプ、その他のロジック、上記のサブセット、および／または上記の組み合わせを、（個々に、または組み合わせて）含んでいてもよい。
【００１２】
本発明の上記のおよびその他の目的と利点とは、本発明の好ましい実施形態が図面とともに説明される、以下の記述より明確となるであろう。
【発明を実施するための最良の形態】
【００１３】
図１は、本発明によるフラッシュ・メモリ・セルの一実施形態の２次元ブロック図である。フラッシュ・メモリ・セルについて説明するが、その他のタイプの不揮発性メモリ・セルも、本発明に従って使用されてもよい。図１のメモリ・セルは、Ｐ基板と、Ｎウェルと、Ｐウェル２０とを備えたトリプル・ウェルを含む。Ｐ基板およびＮウェルは、図面を簡単にするために図１には示されていないが、以下で説明する別の図面に示されている。Ｐウェル２０内には、ソース／ドレインとして働くＮ＋拡散領域２４がある。Ｎ＋拡散領域２４が、ソース領域またはドレイン領域のいずれとして示されるかは、ある程度任意である。したがって、Ｎ＋拡散ソース／ドレイン領域２４は、ソース領域、ドレイン領域、またはその両方と考えられてもよい。
【００１４】
Ｎ＋拡散領域２４同士の間は、チャネル１６である。チャネル１６の上には、誘電体領域３０がある。誘電体領域３０の上には、フローティング・ゲート３２がある。フローティング・ゲートは、読み出しまたはバイパス動作に関連する低電圧動作条件の下では、誘電体領域３０によって、チャネル１６から電気的に絶縁／隔離される。フローティング・ゲート３２の上には、誘電体領域３４がある。誘電体領域３４の上には、制御ゲート３６のポリシリコン層がある。ポリシリコン層３６の上には、窒化タングステン（ＷＮ）から形成される導電性バリア層１３８がある。バリア層１３８の上には、タングステンから形成される低抵抗率金属ゲート層４０がある。ＷＮ層３８は、制御ゲート３６のポリシリコン層へのタングステンの拡散、およびタングステン層４０へのシリコンの拡散という、相互拡散を減らすために使用される。一実施形態では、制御ゲート３６は層３６、３８、および４０からなり、それらの層が組み合わされて１つの電極を形成することに留意されたい。他の実施形態では、ポリ制御ゲート副層３６を使用せずに、単一の金属層、または複数の金属層が使用されてもよい。誘電体３０、フローティング・ゲート３２、誘電体３４、制御ゲート３６のポリシリコン層、制御ゲートのＷＮ層３８、および制御ゲートのタングステン金属層４０は、スタックを構成する。メモリ・セルのアレイは、多数のそのようなスタックを有するであろう。
【００１５】
図１のメモリ・セルを実装する際には、さまざまなサイズおよび材料が使用されてもよい。一実施形態では、誘電体３０は、１４ｎｍであり、Ｈｉｇｈ−Ｋ材料を含む。他の実施形態では、誘電体３０は、８ｎｍ〜１５ｎｍであってもよい。誘電体３０内に使用されてもよいＨｉｇｈ−Ｋ材料の例には、酸化アルミニウムＡｌ２Ｏ３、酸化ハフニウムＨｆＯ２、ハフニウム・シリケートＨｆＳｉＯＸ、酸化ジルコニウム、あるいはこれらの材料のラミネートおよび／または合金が含まれる。その他のＨｉｇｈ−Ｋ材料が使用されてもよい。
【００１６】
結晶シリコン・チャネルとポリ・ゲートとの間にＨｉｇｈ−Ｋ誘電体材料を使用することによって、通常、Ｈｉｇｈ−Ｋ材料自体の上および下に２つの界面層が作成される。これらの界面層は、ＳｉＯ２またはシリコン・オキシ・ナイトライド（ＳｉＯＮ）から構成され、Ｈｉｇｈ−Ｋ材料自体から拡散したであろうわずかな金属原子を有する。これらの界面層は、通常、意図的にではなく自然に形成され、それらの誘電率はＨｉｇｈ−Ｋ材料の誘電率よりもかなり低くなる傾向があるため、多くの用途ではこれらの界面層は望ましくない。本出願では、Ｈｉｇｈ−Ｋ誘電体は、高度なＭＯＳロジック・トランジスタのゲート誘電体に使用されるものよりもかなり厚いため、厚さ１ｎｍまたはより厚い界面層は、許容できるだけでなく、歓迎される特徴である場合がある。これが特にそのようになるのは、より低いＫの界面層によって提供される可能性があるより高いエネルギー・バリア（伝導帯オフセットの下部）によって、チャネル電子のより高い移動度、および／またはリーク電流へのより高い耐性が提供される場合である。より高いエネルギー・バリアは、直接トンネリング、およびファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ））トンネリングの両方によるＨｉｇｈ−Ｋ誘電体内への電子の注入の可能性を減少させる。さまざまな原子の材料境界を越えた相互拡散を妨げるため、および／または界面の酸化シリコン層のさらなる成長を妨げるために、窒化シリコン、またはその他の相互拡散バリア絶縁体および酸素拡散バリア絶縁体を、シリコンとＨｉｇｈ−Ｋ材料との間の界面において蒸着するか、または成長させてもてもよい。これらの目的のために、一部の実施形態では、酸化シリコンおよび／または窒化シリコンの層を、Ｈｉｇｈ−Ｋ誘電体の上および／または下の界面層の一部を形成するように、意図的に成長および／または蒸着させてもよい。
【００１７】
フローティング・ゲート３２は、２０ｎｍであり、通常は、縮退するようにＮ型ドーパントを添加されたポリシリコンから形成される。ただし、金属などの、他の導電性材料が使用されてもよい。誘電体３４は、１０ｎｍであり、ＳｉＯ２から形成される。ただし、他の誘電体材料が使用されてもよい。制御ゲート副層３６は、２０ｎｍであり、ポリシリコンから形成される。ただし、他の材料が使用されてもよい。ＷＮ導電性拡散バリア層３８は、厚さ４ｎｍである。タングステン金属制御ゲート層４０は、厚さ４０ｎｍである。上記の構成要素については、他のサイズで実装されてもよい。さらに、他の適切な材料（Ｗ／ＷＮをコバルト・シリサイドに置き換えるなど）が使用されてもよい。フローティング・ゲートおよび制御ゲートは、ポリシリコン、タングステン、チタン、またはその他の金属または半導体の、１つまたは複数の層から構成されていてもよい。
【００１８】
上記のとおり、誘電体３０は、Ｈｉｇｈ−Ｋ材料を含む。「Ｈｉｇｈ−Ｋ材料」は、誘電率Ｋが、二酸化シリコンの誘電率よりも大きな誘電体材料である。二酸化シリコンの誘電率Ｋは、３．９〜４．２の範囲内である。実際の厚さが同じである場合に、Ｈｉｇｈ−Ｋ材料は、（通常の誘電体領域に使用される）二酸化シリコンよりも大きな、単位面積あたりの静電容量を提供する。上記の背景技術の説明の中で、チャネル・サイズが小さくなると、チャネルとフローティング・ゲートとの間の誘電体領域の厚さが減らされなければならないことを述べた。チャネル上のフローティング・ゲートの制御を決定するのは実効的な厚さなので、減らされる必要があるのは実効的な厚さであるということが分かった。実効的な厚さは、次のように決定される。
【００１９】
【数１】
2007519257.tif 000003
【００２０】
ここで、「実際の厚さ」は、誘電体領域の物理的な厚さであり、「実際のＫ」は、誘電体領域内に使用される材料の誘電率であり、「二酸化シリコンのＫ」は、ＳｉＯ２の誘電率である。
【００２１】
Ｈｉｇｈ−Ｋ材料は、実効的な厚さが、実際の厚さよりも小さい。したがって、Ｈｉｇｈ−Ｋ材料は、より小さなチャネル・サイズとともに使用されることが可能である。実効的な厚さがより小さければ、より小さなチャネル・サイズに対応でき、それによってゲートは、チャネルに対する適切な影響を維持できるようになる。Ｈｉｇｈ−Ｋ材料の実際の厚さをより大きくすることは、上記したリークを防止するために役立つ。
【００２２】
一実施形態では、プログラミングおよび消去は、フローティング・ゲート３２と制御ゲート３６との間で、誘電体３４を横断して電荷を移動させることによって実行される。プログラミングのメカニズム（例えば、トンネリング）に、強いカップリングが課されなくなるため、これは有利である。逆に、フローティング・ゲートとチャネルとの間には強いステアリング特性が存在し、スケーリングされたチャネルに対する強いチャネル・カップリングの要求に適合する。そのため、図１のメモリ・セルでは、誘電体の役割が交換されている。すなわち、Ｈｉｇｈ−Ｋ誘電体および関連するステアリング特性が、フローティング・ゲート３２とチャネル１６との間に存在し、縮小されていないトンネル酸化物（例えば、〜＞８５Åであって、高い信頼性と最小のリーク電流を目標としたもの）が、制御ゲート３６とフローティング・ゲート３２との間に存在する。したがって、一部の実施形態では、誘電体３４はトンネル酸化物の役割を果たす。
【００２３】
上記のメモリ・セルのいくつかの実施形態で実現される可能性があるいくつかの利点には、デバイスを適切にスケーリングし、プログラム／消去に関連する損耗を（チャネルから離れた）ゲート間領域に制限して耐久性を向上し、より厚い誘電体を使用することによってプログラム／消去電圧をより低減し、および／または信頼性をより向上し、従来のＮＡＮＤ（または、ＮＯＲなどの他のアーキテクチャを使用したフラッシュ・メモリ）におけるトンネル酸化物の積極的なスケーリングの必要性を取り除く、という性能が含まれる。本発明によるメモリ・セルの設計者は、ＧＩＤＬと、より低い制御ゲート・カップリング比（Ｑｆｇがより小さければ、チャネル・ノイズの倍率がより強くなり、セル同士でのばらつきの徴候がより大きくなる）とに留意する必要がある。
【００２４】
一実施形態では、図１のメモリ・セルは、ＮＡＮＤ型フラッシュ・メモリ・セルである。他の実施形態では、その他のタイプのフラッシュ・メモリ・セルが使用されてもよい。図２は、本発明の一実施形態による２つのＮＡＮＤストリング８０および８２の３次元図である。図２は、４つのメモリ・セルをストリング８０および８２上に示しているが、４つよりも多いまたは少ないメモリ・セルが使用されてもよい。例えば、一般的なＮＡＮＤストリングは、１６、３２、または６４の直列のＮＡＮＤセルからなる。その他のサイズのＮＡＮＤストリングが、本発明とともに使用されてもよい。各メモリ・セルは、図１に関して上記で説明したようにスタックを有する。図２は、さらに、Ｐウェル２０の下のＮウェル２２、ＮＡＮＤストリングに沿ったビット線方向、およびＮＡＮＤストリングに垂直なワード線方向も示す。Ｎウェルの下のＰ型基板は、図２には示されていない。一実施形態では、制御ゲートがワード線を形成する。別の実施形態では、制御ゲート・ポリシリコン層３６、ＷＮ層３８、およびタングステン層４０が、ワード線または制御ゲートを形成する。多くの実施形態では、窒化シリコン層４２がタングステン層４０の上方にある。そして、窒化シリコン層４２は複数のゲート・スタックをエッチングして個々のワード線を形成するためのハード・マスクとしての役割を果たす。窒化物（またはその他の材料の）ハード・マスクの別の目的は、スペーサの薄肉化領域を制御導電性ワード線からより遠くに移動させ、そのスペーサの薄肉化部分を最上部の制御ゲート副層の上方に存在する窒化物ハード・マスクと差し向かいに配置することによって、スタックの側面に形成されるスペーサの厚肉化を提供することである（図３に示すスペーサの薄肉化を参照されたい）。
【００２５】
図３は、メモリ・セルの第２の実施形態を示す。図３のメモリ・セルは、Ｐ基板と、Ｎウェルと、Ｐウェル１２０とを備えたトリプル・ウェルを含む。Ｐ基板およびＮウェルは、図面を簡単にするために図３には示されていない。Ｐウェル１２０内には、ソース／ドレインとして働くＮ＋拡散領域１２４がある。Ｎ＋拡散領域１２４同士の間は、チャネル１１６である。チャネルの上には、誘電体領域１３０がある。誘電体領域１３０の上には、フローティング・ゲート１３２がある。フローティング・ゲート１３２の上には、誘電体領域１３４がある。誘電体領域１３４の上には、ポリシリコン層１３６から構成される制御ゲートと、窒化タングステン（ＷＮ）から形成される導電性バリア層１３８と、タングステンから形成される低抵抗率層１４０がある。タングステンから形成される低抵抗率層１４０の上には、例えば窒化シリコンから形成される、ハード・マスク４２がある。Ｐウェル１２０、Ｎ＋拡散領域１２４、誘電体１３０、フローティング・ゲート１３２、誘電体１３４、制御ゲート１３６、ＷＮ層１３８、タングステン層１４０、およびハード・マスク１４２は、図１に示したものに類似している。
【００２６】
誘電体１３０、フローティング・ゲート１３２、誘電体１３４、ポリシリコン１３６、ＷＮ層１３８、タングステン層１４０、およびハード・マスクの窒化シリコン（Ｓｉ３Ｎ４）層１４２は、スタックを形成する。図３のメモリ・セルは、スタックの側面に沿った酸化物スペーサ１４３も含む。一実施形態では、酸化物スペーサ１４３は、誘電体１３０におけるよりも、窒化シリコン（Ｓｉ３Ｎ４）層１４２の上部における方がより薄くなるように、先細りになっている。別の実施形態では、酸化物スペーサ１４３を含むスタック全体が台形（上部に向かって次第に細くなっている）であり、これは、誘電体１３０が、スタックの台形形状によってより小さな面積の静電容量を形成する誘電体１３４に比較して、より多くのカップリングを提供するために役立つ。そのような実施形態の断面図を、図４Ａに示し、後で説明する。上部の誘電体１３４に対する下部の誘電体１３０の面積比は、テーパ角が固定されていれば、フローティング・ゲート１３２の厚さとともに増加する。
【００２７】
一部の実施形態では、隣接するスタックの酸化物スペーサの間に、エピタキシャルに成長したシリコン領域１４４がある（例えば、Ｎ＋拡散領域１２４の上に配置される）。そのようなエピタキシャルに成長した隆起型ソース／ドレイン領域を利用することにより、それらの下方の埋込型ソース／ドレイン領域は不要になり、ＭＯＳデバイスの適切なスケーリングの指示に合わせて、デバイスの実効チャネル長は増加される。これにより、パンチ・スルーが減少し、ＮＡＮＤデバイスのサブ・スレッショルド・スイングが改善される。標準的なＮＡＮＤデバイスの耐久性特性を劣化させる、オフセットされたソース／ドレイン拡散領域に起因する問題は、トンネリングおよび関連する電荷トラッピングが、チャネル誘電体からゲート間誘電体に移行されているため、ここでは発生しない。エピタキシャルに成長したシリコン領域１４４は、さらに、フローティング・ゲートと、チャネル／ソース／ドレインとの間に追加の静電容量を提供し、それによって、プログラムおよび消去動作のための高電圧の要求が減少する。フローティング・ゲートは、制御ゲートよりもチャネルと、より多くの容量カップリングを有することが望ましい。一部の実装では、誘電体１３４にわたっての電圧降下を最大にし、誘電体１３０にわたっての電圧降下はより少なくするという目標が存在する。エピタキシャルに成長したシリコン領域１４４と組み合わせて、誘電体１３０内にＨｉｇｈ−Ｋ材料を使用することにより、フローティング・ゲート１３２とチャネル１６６との間のカップリングは増加する。エピタキシャルに成長したソース／ドレイン領域により得られるさらにもう１つの利点は、それらの領域は、隣接するワード線上の隣接するフローティング・ゲートを相互にシールドすることによって、それらのフローティング・ゲート間の容量カップリングを減らすことができるということである。この現象は、しきい値感知余裕の侵食を引き起こす大きな問題である。この現象が最初に公表されたのは、２００２年５月発行のＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ、Ｖｏｌ．２３、Ｎｏ．５、２６４ページにある、Ｊａｅ−Ｄｕｋ  Ｌｅｅらによる「Ｅｆｆｅｃｔｓ  ｏｆ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  ｏｎ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｏｐｅｒａｔｉｏｎ」と題された論文においてである。また、米国特許第５，８６７，４２９号明細書および米国特許第５，９３０，１６７号明細書も参照されたい（これらの特許は、参照することによってそれらの全体が本明細書に援用される）。
【００２８】
Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  １９９９  ＩＥＤＭ（ｓｅｃｔｉｏｎ１１、ｎｕｍｂｅｒ２、２７５ページ）で公表された、Ｓｈｉｎｊｉ  Ｓａｔｏｈらによる「Ａ  Ｎｏｖｅｌ  Ｇａｔｅ−Ｏｆｆｓｅｔ  ＮＡＮＤ  Ｃｅｌｌ（ＧＯＣ−ＮＡＮＤ）Ｔｅｃｈｎｏｌｏｇｙ  Ｓｕｉｔａｂｌｅ  ｆｏｒ  Ｈｉｇｈ−Ｄｅｎｓｉｔｙ  ａｎｄ  Ｌｏｗ−Ｖｏｌｔａｇｅ−Ｏｐｅｒａｔｉｏｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」と題された論文では、ＧＯＣ−ＮＡＮＤデバイスのオフセット領域内に形成される寄生セルの問題（それらの寄生セル上に存在する酸化物内で発生するトラップ・アップによって、セルの反復耐久性に影響が及ぼされる）について説明されている。これは、ＧＯＣ−ＮＡＮＤの従来の実装に悪影響を及ぼしている重大な問題であるが、本発明のゲート・オフセット実施形態では、トンネリング動作はゲート間誘電体に閉じ込められるので、この問題が発生することはない。
【００２９】
図４は、本発明によるメモリ・セルの別の実施形態を示す。図４のメモリ・セルは、Ｐ基板と、Ｎウェルと、Ｐウェル２２０とを備えたトリプル・ウェルを含む。Ｐ基板およびＮウェルは、図面を簡単にするために図４には示されていない。Ｐウェル２２０内には、ソース／ドレインとして働くＮ＋拡散領域２２４がある。Ｎ＋拡散領域２２４同士の間は、チャネル２１６である。チャネルの上には、チャネル誘電体２３０がある。チャネル誘電体２３０の上には、フローティング・ゲート２３２がある。フローティング・ゲート２３２の上には、ゲート間誘電体２３４がある。ゲート間誘電体２３４の上には、ポリシリコン２３６から構成される制御ゲートと、窒化タングステン（ＷＮ）から形成される相互拡散バリア層２３８と、タングステンから形成される低抵抗率金属層２４０とがある。Ｐウェル２２０、Ｎ＋拡散領域２２４、誘電体２３０、フローティング・ゲート２３２、誘電体２３４、制御ゲート２３６、ＷＮ層２３８、およびタングステン層２４０は、図１に示したものに類似している。
【００３０】
Ｈｉｇｈ−Ｋチャネル誘電体２３０、フローティング・ゲート２３２、ゲート間誘電体２３４、下側制御ゲート２３６、ＷＮバリア層２３８、およびタングステン層２４０は、スタックを形成する。図４のメモリ・セルは、さらに、スタックの上面および側面を囲み、ソース／ドレイン拡散領域も覆う、１ｎｍ〜８ｎｍの厚さの蒸着された酸化物層２４２も含む。スタックの側面に沿い、酸化物層２４２の外側に隣接して、スペーサ２４４がある。スペーサは、さまざまな高さであってもよい。一実施形態では、スペーサ２４４は、誘電体２３０と、フローティング・ゲート２３２の一部とに隣接するのに十分な高さである。一部の実施形態では、スペーサは自然に先細りになっており、それによって、スペーサ２４４の幅は、フローティング・ゲート２３２の上部付近の方が、誘電体２３０の下部付近でのスペーサの幅よりも狭くなっている。スペーサは、一般に、スペーサを形成する材料を等方的に蒸着し、次に、異方性エッチングを行って材料を取り去り、自然に先細りになったスペーサのみを、既存のステップによる側壁上に残すことによって作成される。スペーサ２４４は、フローティング・ゲートの下部が酸化によって丸みをつけられるのを防止する役割を果たす。一実施形態では、スペーサは窒化シリコンから形成されるが、他の材料が使用されてもよい。
【００３１】
図４Ａは、台形状に形成されたスタックを有する実施形態を示す。図４Ａのメモリ・セルは、Ｐ基板と、Ｎウェルと、Ｐウェル２２０Ａとを備えたトリプル・ウェルを含む。Ｐ基板およびＮウェルは、図面を簡単にするために図４Ａには示されていない。Ｐウェル２２０Ａ内には、ソース／ドレインとして働くＮ＋拡散領域２２４Ａがある。Ｎ＋拡散領域２２４Ａ同士の間は、チャネルである。チャネルの上には、Ｈｉｇｈ−Ｋ材料を含むチャネル誘電体２３０Ａがある。誘電体２３０Ａの上には、フローティング・ゲート２３２Ａがある。フローティング・ゲート２３２Ａの上には、ゲート間誘電体２３４Ａがある。ゲート間誘電体２３４Ａの上には、ポリシリコン層２３６Ａから構成される制御ゲートと、窒化タングステン（ＷＮ）から形成される相互拡散バリア層２３８Ａと、タングステンから形成される低抵抗率金属層２４０Ａとがある。タングステン層２４０Ａの上には、ハード・マスク２４１Ａがある。
【００３２】
誘電体２３０Ａ、フローティング・ゲート２３２Ａ、ゲート間誘電体２３４Ａ、下側制御ゲート２３６Ａ、ＷＮバリア層２３８Ａ、およびタングステン層２４０Ａは、（上部に向かって次第に細くなっている）台形形状のスタックを形成し、これは、制御ゲートからフローティング・ゲートへのカップリングに比較して、誘電体２３０Ａがフローティング・ゲートへのより多くのカップリングを提供するために役立つ。
【００３３】
図４Ａのメモリ・セルは、さらに、スタックの上面および側面を囲み、ソース／ドレイン拡散領域も部分的に覆う、１ｎｍ〜８ｎｍの厚さの蒸着された酸化物層２４２Ａも含む。スタックの側面に沿い、酸化物層２４２Ａの外側に隣接して、スペーサ２４４Ａがある。スペーサは、さまざまな高さであってもよい。一実施形態では、スペーサ２４４Ａは、誘電体２３０Ａと、フローティング・ゲート２３２Ａの一部とに隣接するのに十分な高さである。スペーサは自然に先細りになっており、それによって、スペーサ２４４Ａの幅は、フローティング・ゲート２３２Ａの上部付近の方が、誘電体２３０Ａの下部付近でのスペーサの幅よりも狭くなっている。一実施形態では、スペーサは窒化シリコンから形成されるが、他の材料が使用されてもよい。スペーサ２２４Ａ同士の間には、エピタキシャルに成長したシリコン領域２５４Ａがある。
【００３４】
エピタキシャルに成長したシリコン領域２５４Ａの上の、スタックとスタックとの間には、ＳｉＯ２充填層２５２Ａがある。ＳｉＯ２充填層２５２Ａの上の、やはりスタックとスタックとの間には、ブースタ・フィン２５０Ａがある。一実施形態では、ブースタ・フィン２５０Ａは、例えばタングステンなどの、金属から形成される。
【００３５】
ブースタ・フィンは、ブースタ・プレートの変形である。ブースタ・プレートは、金属層から形成され、通常はワード線スタックを包み込み、フローティング・ゲートからフローティング・ゲートへの容量性干渉作用に対する隔離を提供する。それらは、メモリ・アレイ全体にわたって接続された形態で、あるいは、別個の電極に分解されて、個々の電極のそれぞれがメモリの単一の平面にわたって、単一の消去ブロックにわたって、またはいくつかの消去ブロックにわたって接続された形態で、製造されてもよい。追加の関連する背景情報は、米国特許第５，８７７，９８０号明細書、米国特許第６，０９３，６０５号明細書、米国特許第６，２４６，６０７号明細書、米国特許第５，９９０，５１４号明細書、米国特許第６，０４４，０１７号明細書、米国特許第５，９３６，８８７号明細書、Ｃｈｏｉらの「Ａ  Ｎｏｖｅｌ  Ｂｏｏｓｔｅｒ  Ｐｌａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  ｉｎ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ  ｆｏｒ  Ｖｏｌｔａｇｅ  Ｓｃａｌｉｎｇ−Ｄｏｗｎ  ａｎｄ  Ｚｅｒｏ  Ｐｒｏｇｒａｍ  Ｄｉｓｔｒｕｂａｎｃｅ」（ＩＥＥＥ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、１９９６、２３８〜２３９ページ）、Ｋｉｍらの「Ｆａｓｔ  Ｐａｒａｌｌｅｌ  Ｐｒｏｇｒａｍｍｉｎｇ  ｏｆ  Ｍｕｌｔｉ−Ｌｅｖｅｌ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ  Ｕｓｉｎｇ  ｔｈｅ  Ｂｏｏｓｔｅｒ−Ｌｉｎｅ  Ｔｅｃｈｎｏｌｏｇｙ」（Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、１９９７、６５〜６６ページ）、Ｃｈｏｉらの「Ａ  Ｔｒｉｐｌｅ  Ｐｏｌｙｓｉｌｉｃｏｎ  Ｓｔａｃｋｅｄ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｗｉｔｈ  Ｗｏｒｄｌｉｎｅ  Ｓｅｌｆ−Ｂｏｏｓｔｉｎｇ  Ｐｒｏｇｒａｍｍｉｎｇ」（ＩＥＥＥ、１９９７、２８３〜２８６ページ）、およびＳａｔｏｈらの「Ａ  Ｎｏｖｅｌ  Ｃｈａｎｎｅｌ  Ｂｏｏｓｔ  Ｃａｐａｃｉｔａｎｃｅ  （ＣＢＣ）  Ｃｅｌｌ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｌｏｗ  Ｐｒｏｇｒａｍ  Ｄｉｓｔｕｒｂａｎｃｅ  Ｓｕｉｔａｂｌｅ  ｆｏｒ  Ｆａｓｔ  Ｐｒｏｇｒａｍｍｉｎｇ  ４Ｇｂｉｔ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」（ＩＥＥＥ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、１９９８、１０８〜１０９ページ）（これらのすべてが参照により本明細書に援用される）に見出すことができる。図４Ａのデバイスの一実施形態では、ブースタ・フィンの代わりにブースタ・プレートを使用する。
【００３６】
ブースタ・フィンは、それらがメモリ・アレイ内のスタックとスタックとの間に配置されたフィンのみからなること、およびフィンはアレイのシャント領域内で相互に電気的に接続されることが可能であることを除き、ブースタ・プレートに類似している。シャント領域は、ビット線の方向に走り、数百のビット線につき１回の頻度で発生する、メモリ・アレイ内の断絶部からなる。シャント領域は、２本の隣接するビット線を相互に分離する。ブースタ・プレートは、すべてのワード線の上部を覆うのに対して、ブースタ・フィンは、ワード線の上部は覆わない。一実施形態では、単一の隔離されたブースタ・フィンまたはプレートを、各消去ブロックに割り当てる。
【００３７】
一部の実施形態では、個々のブースタ・フィンまたはブロックは、それらを正の電圧に駆動するＮＭＯＳデバイス、およびそれらを高い負の電圧に駆動するＰＭＯＳデバイスによって駆動される。一部の実施形態では、読み出しおよび検証動作の間、例えば−５Ｖの、固定された負の電圧がブースタ・フィンまたはプレートに印加される。この目的は、それ以外の場合は負の範囲であるセルしきい値電圧のいくらかを正の範囲にして、正の電圧値のみを取ることが可能な制御ゲートでセルしきい値電圧を測定可能にすることである。他の一部の実施形態では、ブースタ・フィンまたはプレートは、読み出し動作のために選択されるワード線と同じ電圧を有する。これらの実施形態の利点は、読み出しおよび検証動作についての、制御ゲートからフローティング・ゲートへのカップリング比が、ブースタ・プレートまたはフィンからフローティング・ゲートへのカップリング比によって高められるということである。ドーパントのばらつきまたは幾何学的変動による、しきい値電圧の変動の影響と、インタフェースおよびより深いトラップ・サイト内への電荷のトラップおよびトラップ除去に起因する、１／ｆノイズまたはランダム・テレグラフ信号（ＲＴＳ）ノイズの影響は、セルのしきい値電圧が制御ゲートから測定される場合、制御ゲート・カップリング比に反比例して大きくなる。この意味では、高い制御ゲート・カップリング比が望ましい。ただし、低い制御ゲート・カップリング比は、それによって、ゲート間のプログラムおよび消去動作をかなり低い電圧で達成することが可能になるため、望ましい。したがって、プログラムおよび消去動作のためには、ワード線とは逆の方向または極性に、できるだけ高い電圧を印加すると、有利になる可能性がある。例えば、プログラムのためには、Ｐウェルおよびチャネルは０ボルトまたはその付近にし、ワード線には１５Ｖを印加してもよい。フローティング・ゲートは、フローティング・ゲート上にある電荷の量に応じて、３Ｖ〜６Ｖの範囲の電圧であってもよい。接地されたブースタ・プレートまたはフィンは、フローティング・ゲートをカップル・ダウンして、プログラムしやすくする。追加の利点は、フローティング・ゲートよりも低い電圧にあるブースタ・プレートまたはフィンは、エッジ主体のトンネリングを抑止する傾向があり、したがって、フローティング・ゲートの角に丸みをつけるための側壁の高温酸化を利用する必要なしに、より均一なトンネリング動作を提供するということである。
【００３８】
図４の実施形態では、フローティング・ゲート２３２の上端および制御ゲート２３６の下端は、それらの間のより均一なトンネリングを提供するために丸みがつけられている。
【００３９】
図１、図３、図４、および図４Ａの実施形態は、いくらか異なる特徴を有することに留意されたい。異なる実施形態のこれらの異なる特徴のいくつか（およびその他の特徴）が組み合わされて、追加の実施形態が、本発明の範囲内で形成されてもよい。
【００４０】
図１、図３、図４、および図４Ａのメモリ・セルは、メモリ・セルにつき１つのフローティング・ゲートを含むことにも留意されたい。他の実施形態では、メモリ・セルにつき２つ以上のフローティング・ゲートが使用されてもよい。
【００４１】
図１〜図４Ａのメモリ・セルは、フローティング・ゲートから制御ゲートに電荷を移動させることによってプログラムされる。一実施形態では、電子が、ファウラー・ノルドハイム・トンネリングによって、フローティング・ゲートから制御ゲートにトンネリングされる。他の実施形態では、他のメカニズムが使用されてもよい。
【００４２】
図１〜図４Ａで説明したメモリ・セルは、それらのプログラムおよび消去特性によって、従来技術のＮＡＮＤデバイスのメモリ・セルと識別される。従来技術のデバイスでは、制御ゲートは、フローティング・ゲートに緊密にカップリングして、基板に対するその電位を制御することを試み、それによって、フローティング・ゲートが基板に対して十分に負である場合に、フローティング・ゲートから基板への電子のトンネリングを発生させ（消去。制御ゲートがグラウンドに保たれ、基板が高電圧に引き上げられる）、または、フローティング・ゲートが基板に対して十分に正である場合に、基板からフローティング・ゲートへのトンネリングを発生させる（プログラム。基板がグラウンドに保たれ、制御ゲートが種々の高電圧に引き上げられる）。基板は多くのメモリ・セルに共通なので、高い一定の電圧を基板に印加することは好都合であるが、種々の低いまたは負の電圧を、複数の制御ゲートを接続している共通ワード線に印加して、それによってそれらの異なるセルからの電子の除去の程度を選択的に制御することは好都合ではない。したがって、「消去」条件は、セルの集まりから実質的に「すべての」電子を除去して、それらのすべてを共通の低いしきい値状態（通常は負の値）に設定することを指している。複数セルの消去の後には、各セルを独自の状態に設定するための、セルごとに終了されることが可能な種々のプログラム・サイクルが続き、その間に、前述のように、同じワード線上の他のセルの、異なる状態へのプログラムも継続される。
【００４３】
本デバイスでは、基板は、高誘電率材料を介してフローティング・ゲートに緊密にカップリングされ、制御ゲートはフローティング・ゲートに比較的弱くカップリングされ、それにより、消去とプログラムの定義における極性の反転に対して好都合になっている。すなわち、基板が高い電位に引き上げられた場合は、フローティング・ゲートも比較的高い電位に引き上げられ、接地された制御ゲートからのトンネリングによって、多くの電子がフローティング・ゲートに移動され、結果として、制御ゲートから見て高いしきい値を有するセルの集まりがもたらされる。プログラミング、つまり、データ状態を表すように種々のしきい値を設定することは、制御された方法で制御ゲートを引き上げて一部の電子を選択的に除去し、セルごとに電子の除去を終了させることによって実現される。これは、従来技術のデバイスとはまったく対照的に、制御ゲートから見たしきい値電圧を選択的に減少させるという結果になる。これについては、図６〜図８を使用して、以下でより完全に説明する。
【００４４】
一例において、ドレインとｐウェルとは０ボルトを受け取り、その間に、制御ゲートは、図５に示すような、大きさが増加するプログラミング・パルスの組を受け取る。一実施形態では、パルスの大きさは７ボルトから１５ボルトの範囲である。別の実施形態では、パルスの範囲は異なっていてもよい。メモリ・セルのプログラミングの間、検証動作が、パルスとパルスとの間の期間中に実行される。すなわち、並列にプログラムされつつあるセルのグループの各セルのプログラミング・レベルが、各プログラミング・パルスの間に読み出され、プログラムされつつあるベリファイ・レベル以上であるかどうかが判定される。プログラミングを検証する一手段は、特定の比較点において導通をテストすることである。十分にプログラムされていることが検証されたセルは、それらのセルに対するプログラミング・プロセスを停止するために、例えばＮＡＮＤセルでビット線電圧を０からＶｄｄ（例えば、２．５ボルト）にプリチャージすることによって、ロックアウトされる。場合によっては、パルスの数が制限され（例えば、２０パルス）、最後のパルスまでに所定のメモリ・セルが完全にプログラムされない場合は、エラーと見なされる。一部の実装では、メモリ・セルは、プログラミングの前に（ブロック単位またはその他の単位で）消去される。
【００４５】
検証のための一方法は、ワード線に、目標しきい値に対応するパルスを印加して、メモリ・セルがオンになるかどうかを判定することである。オンになる場合は、メモリ・セルは目標しきい値の電圧値に到達している。フラッシュ・メモリ・セルのアレイでは、多くのセルが並列に検証される。マルチ・ステート・フラッシュ・メモリ・セルの一部の実施形態では、個々のプログラム・パルスのそれぞれの後で、メモリ・セルに対して一組の検証ステップが実行され、メモリ・セルがいずれの状態にあるかが判定される。例えば、８つの状態でデータを記憶することが可能なマルチ・ステート・メモリ・セルは、７つの比較点について検証動作を実行しなければならない可能性がある。したがって、２つの連続したプログラミング・パルスの間で７つの検証動作を実行するために、７つのベリファイ・パルスが印加される。７つの検証動作に基づいて、システムはメモリ・セルの状態を判定することができる。各プログラミング・パルスの後で７つの検証動作を実行することは、プログラミング・プロセスを減速させる。検証のための時間的負担を減らすための一方法は、例えば、２００２年１２月５日出願の「Ｓｍａｒｔ  Ｖｅｒｉｆｙ  ｆｏｒ  Ｍｕｌｔｉ−Ｓｔａｔｅ  Ｍｅｍｏｒｉｅｓ」と題した米国特許出願第１０／３１４，０５５号明細書（その全体が参照により本明細書に援用される）で開示されているような、より効率的な検証プロセスを使用することである。
【００４６】
図５は、プログラム電圧信号を示す。この信号は、大きさが増加するパルスの組を有する。プログラム・パルスとプログラム・パルスとの間には、ベリファイ・パルスがある。図５の信号は、４状態メモリ・セルを想定しており、したがって、３つのベリファイ・パルスを含んでいる。例えば、プログラミング・パルス２８０と２８２との間には、３つのベリファイ・パルスがある。第１のベリファイ・パルス（または電圧レベル）２８４は、０ボルトとして示されている。第２のベリファイ・パルス２８６は、第１のベリファイ・パルス（または電圧レベル）に続いている。第３のベリファイ・パルス２８８は、第２のベリファイ・パルス２８６に続いている。
【００４７】
図１〜図４Ａの教示に従う２状態メモリ・セルの一実施形態では、メモリ・セルは、消去の際により高いしきい値電圧を有し、プログラムの際により低いしきい値電圧を有してもよい。例えば、特定の一実施形態では、メモリ・セルは、消去の際に正のしきい値電圧を有し、プログラムの際に負のしきい値電圧を有する。マルチ・ステート・メモリ・セルに関しては、一実施形態では、最高のしきい値電圧分布が消去状態を表し、より低いしきい値電圧分布がプログラム状態を表す。
【００４８】
図６〜図８は、しきい値電圧分布のグラフを示す。例えば、図６は、消去されたメモリ・セルの集団のしきい値電圧についての、しきい値電圧分布３０２を示す。一部の実施形態では、しきい値電圧分布３０２は確実な動作のためには広すぎるので、しきい値分布を狭めて、図７のしきい値電圧分布３０４に似るように、消去されたメモリ・セルの一部またはすべてが何らかのプログラミングを受ける。
【００４９】
消去の広い分布３０２を、より狭い分布３０４に圧縮することは、ソフト・プログラミングと呼ばれる。標準的なＮＡＮＤメモリでは、ソフト・プログラミングによる消去の広い分布３０２の十分な引締めは、大規模な並列動作の中で実現される。その動作では、１つの消去ブロック内のすべてのワード線が、最初のソフト・プログラミング・パルスで適切なソフト・プログラミング開始電圧に同時に引き上げられ、そして、ソフト・プログラミング・パルスは、通常のプログラミングと同じ方法で階段状に上昇する。単一の検証動作が、各ソフト・プログラミング・パルスの後で実行され、その際には、すべてのワード線が接地され、ＮＡＮＤストリングのソースにＶＤＤ電圧を印加することによってソースとドレインの役割が逆転され、ビット線電圧が検知される。ビット線電圧が最初の消去ベリファイ電圧（ＥＶ１）（例えば１Ｖ）よりも上に上昇する限りは、そのビット線に対するソフト・プログラミング動作が継続される。ビット線電圧のこの上昇は、対応するＮＡＮＤストリング上のいずれのセルのしきい値電圧も、ストリング内の電流を遮断するための十分に高い値（典型的には−０．８Ｖ）に引き上げられていないことを示す。ソフト・プログラミング検証動作の間、個々のビット線電圧がＥＶ１よりも上に上昇しなくなったら、対応するＮＡＮＤストリングは、プログラム禁止のために使用される通常のブースティング技術を介して、後続のソフト・プログラミング・パルスからロックアウトされる。接地されたワード線と、第２の検知トリップ点ＥＶ２（例えば０．７Ｖ）とを使用した最終検証動作が使用され、それによって、例えば−０．５Ｖを超えるしきい値電圧を有する１つまたは複数のセルを含むストリングの数が、許容できる数よりも多くないことが確認される。ＮＡＮＤストリングのすべてのワード線に同じ読み出し電圧を印加することにより、結果として、次の情報が得られる。１）ストリングが「オン」である場合は、ストリング内のすべてのセルが、すべてのワード線に印加された電圧よりも低いしきい値電圧を有する。２）ストリングが「オフ」である場合は、少なくとも１つのセルが、印加されたワード線電圧よりも大きなしきい値電圧を有する。
【００５０】
ソフト・プログラミング検証動作の間の目標は、しきい値電圧が指定された値よりも小さくなる、各ストリング上の最初のセルを検出することなので、従来のＮＡＮＤで利用されている大規模な複数ワード線の検証並列処理は、本発明の一部の実施形態に対しては効果がない。ソフト・プログラミングのための一方法は、次のとおりであってもよい。検証動作の間、例えば４Ｖを各ワード線に印加し、各ストリングが「オン」であると検知された場合はロックアウトする。各ストリングが「オン」であると検知されるのは、ストリング内の各セルが、４Ｖ未満のしきい値にプログラムされている場合のみである。この方法を使用する場合には、同じストリングに属する各グループ・セル内のしきい値電圧の分布が十分に引締められており、それにより、最も遅くプログラムされるセルのしきい値電圧が４Ｖ未満になるときに、最も早くプログラムされるセルが３Ｖ未満のしきい値電圧を有さない、ということが期待される。これは、何百万ものストリングについて当てはまらなければならない。ワード線ごとに進行しなければならない最終検証動作は、３Ｖ未満のしきい値電圧を有するセルの数が、各ページごとに許容できる数以下であることを確認するために実行される。
この最後の動作は、従来のＮＡＮＤと同じ並列性は有さない。まれにこの方法が失敗した場合は、ブロックが再度消去され、ソフト・プログラミングが、一度に１ワード線ずつ、通常のプログラミングと同じ方法で実行されなければならない。ソフト・プログラミングの高速化するための別の方法は、より粗いソフト・プログラミング・ステップ・サイズを使用することであり、その結果として、ソフト・プログラミングされた分布はより広くなる。
【００５１】
図８は、マルチ・ステート・メモリ・セルの４つの状態に対応する、４つのしきい値分布３０４、３０６、３０８、および３１０を示す。上記のように、一実施形態では、しきい値電圧分布３０４は消去状態を表す。しきい値電圧分布３０６、３０８、および３１０はプログラム状態を表す。メモリ・セル内にプログラムされるデータと、セルのしきい値電圧範囲との間の具体的な関係は、セルに採用されるデータ符号化方式に依存する。例えば、米国特許第６，２２２，７６２号明細書、および２００３年６月１３日出願の「Ｔｒａｃｋｉｎｇ  Ｃｅｌｌｓ  Ｆｏｒ  Ａ  Ｍｅｍｏｒｙ  Ｓｙｓｔｅｍ」と題した米国特許出願第１０／４６１，２４４号明細書（これらの両方は、それらの全体が参照により本明細書に援用される）には、マルチ・ステート・フラッシュ・メモリ・セルのためのさまざまなデータ符号化方式が記載されている。一実施形態では、しきい値電圧分布３１０は、他のしきい値電圧分布よりも広いことが許可されることに留意されたい。その理由は、しきい値電圧分布３１０は最も重点的にプログラムされた状態であり、したがって、システムはメモリ・セルがしきい値電圧分布３１０よりも重点的にプログラムされているかどうかを判定しないため、しきい値電圧分布３１０が引締められた分布である必要はより少ないからである。より広い分布が使用されるため、最終状態はより少ないパルス（場合によっては、わずか１パルス）を使用してプログラムされることが可能である。
【００５２】
図１〜図４のメモリ・セルは、制御ゲートからフローティング・ゲートに電荷を移動させることによって消去される。例えば、電子が、ファウラー・ノルドハイム・トンネリングによって、制御ゲートからフローティング・ゲートに移動される。他の実施形態では、他のメカニズムが使用されてもよい。一実施形態では、消去は、ｐウェルに１５ボルト（または別の適切なレベル）を印加し、ソース／ドレインはフローティングにし、制御ゲートに０ボルトを印加することによって実行される。
【００５３】
図９は、図１のメモリ・セルを製造するためのプロセスの初期段階の一実施形態を説明するフローチャートであり、これは、側壁スペーサの形成までのプロセス・ステップのみを対象として含む。このフローは、任意選択のブースタ・プレートまたはフィン、スタックとスタックとの間のエッチングされた体積のギャップ充填、あるいは、接点の形成、メタライゼーション、バイアス、およびパッシベーションは、対象として含まない。本発明によるメモリを製造するための方法は多数存在し、したがって発明者は、図９によって説明される方法以外のさまざまな方法が使用されてもよいことを意図している。フラッシュ・メモリ・チップは、さまざまな低、中、高電圧トランジスタを含む周辺回路と、コア・メモリ・アレイとの両方からなるが、図９のプロセス・ステップは、コア・メモリ・アレイの製造のための、１つの可能なプロセス・レシピを、一般的な用語で説明することのみを目的としている。周辺トランジスタの製造を目的とした多くのフォトリソグラフィ、エッチング、埋込み、拡散、および酸化のステップは省略されている。
【００５４】
フラッシュ・メモリ・チップ内では、従来は、追加のプロセス・ステップを省くために、フローティング・ゲートとチャネルとの間に使用されるのと同じフローティング・ゲート酸化物が、低電圧および一部の中電圧トランジスタのゲート酸化物のために使用されていたことに留意すべきである。したがって、通常は８ｎｍよりも大きな厚さを有する、従来のトンネル酸化物は、低電圧および一部の中電圧トランジスタの、性能と、サブ・スレッショルド・スロープと、オン電流駆動とを制限している。この結果として、より低速なプログラムおよび読み出し特性がもたらされている。本発明の１つの利点は、従来のトンネル酸化物よりも、電気的にも実効的にもはるかに薄く、物理的には厚い、周辺トランジスタ・ゲート酸化物が提供されることである。言い換えると、Ｈｉｇｈ−Ｋ材料に向けての半導体業界の一般的な傾向に沿って、従来のトンネル酸化物ゲートをＨｉｇｈ−Ｋ材料に置き換えることによって、周辺回路は恩恵を受ける。
【００５５】
図９のステップ４０２は、トリプル・ウェルの埋込みおよび関連するアニールを実行するステップを含む。ステップ４０２の結果を、図１０Ａに示す。図１０Ａには、Ｐ基板１８、Ｐ基板１８の範囲内のＮウェル２２、およびＮウェル２２の範囲内のＰウェル２０が示されている。Ｐウェルを相互に隔離する、Ｎウェルの側壁は、示されていない。また、図１０Ａとは異なり、Ｎウェルの深さは、通常、Ｐウェルの深さよりもはるかに厚い。Ｐ基板は、通常、ウェーハの厚さの大部分からなり、最も厚い。ステップ４０４で、Ｈｉｇｈ−Ｋ材料が、Ｐウェル２０の上に蒸着される。Ｈｉｇｈ−Ｋ材料の蒸着は、化学気相蒸着（ＣＶＤ）（有機金属ＣＶＤ（ＭＯＣＶＤ）を含む）、物理的気相蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、または別の適切な方法を使用して行われてもよい。誘電体層３０を形成するために、さらに（任意選択で）、他の材料が、Ｈｉｇｈ−Ｋ材料の上に蒸着されるか、Ｈｉｇｈ−Ｋ材料の下に蒸着されるか、またはＨｉｇｈ−Ｋ材料の内部に混合されてもよい。ステップ４０４の結果を、図１０Ｂに示す。図１０Ｂには、Ｈｉｇｈ−Ｋ材料を使用した誘電体層３０が示されている。Ｈｉｇｈ−Ｋ材料を下部誘電体層内に使用することの１つの利点は、低電圧周辺トランジスタにも、性能を向上するために、Ｈｉｇｈ−Ｋ材料を使用できるということである。ステップ４０６で、フローティング・ゲートが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または別の適切な方法を使用して、誘電体層３０の上に蒸着される。ステップ４０２の結果を図１０Ｃに示す。図１０Ｃには、Ｈｉｇｈ−Ｋ誘電体層３０の上に蒸着されたフローティング・ゲート層３２が示されている。
【００５６】
図９のステップ４０８は、例えばＣＶＤを使用してＳｉＯ２またはＳｉ３Ｎ４を蒸着することによって、ハード・マスクを蒸着するステップを含む。ステップ４１０では、フォトリソグラフィを使用して、ＮＡＮＤチェーンとなるものの上に、フォトレジストのストリップが形成される。ステップ４１２は、基板の部分を含むすべての層を通して、エッチングするステップを含む。最初に、異方性プラズマ・エッチング（すなわち、接触する各平面層に対する、物理エッチングと化学エッチングとの間の適切なバランスでの反応性イオン・エッチング）を使用して、ハード・マスクがエッチングされる。ハード・マスク層がストリップにエッチングされた後は、フォトレジストは取り除かれてもよく、そして、ハード・マスク層が下位の層をエッチングするためのマスクとして使用されてもよい。プロセスは、次に、フローティング・ゲート材料、およびＨｉｇｈ−Ｋ誘電体材料をエッチングし、さらに、基板の内部に向けて約０．１ミクロンのエッチングをして、ＮＡＮＤストリングとＮＡＮＤストリングとの間にトレンチを作成するステップを含む。ここで、トレンチの最下部は、Ｐウェル２０の最上部よりも内側にある。ステップ４１４で、トレンチは、ＣＶＤ、高速ＡＬＤ、またはＰＳＺ  ＳＴＩ充填（Ｊｉｎ−Ｈｗａ  Ｈｅｏらによる「Ｖｏｉｄ  Ｆｒｅｅ  ａｎｄ  Ｌｏｗ  Ｓｔｒｅｓｓ  Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  ｕｓｉｎｇ  Ｐ−ＳＯＧ  ｆｏｒ  ｓｕｂ  ０．１  Ｄｅｖｉｃｅ」（２００２  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、Ｓｅｓｓｉｏｎ  １４−１）に記載）を使用して、ハード・マスクの最上部までＳｉＯ２（または別の適切な材料）で充填される。ＰＳＺ  ＳＴＩ充填とは、ポリシラザン・シャロー・トレンチ分離充填（Ｐｏｌｙｓｉｌａｚａｎｅ  Ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ  ｆｉｌｌ）のことである。この充填手順は、コータによるスピン・コートと、炉による高密度化とを含む。Ｓｉ−Ｎ結合の、Ｓｉ−Ｏ結合への変換によって、従来のＳＯＧ（スピン・オン・グラス）よりも少ない収縮が可能となる。水蒸気酸化は、効率的な変換のために効果的である。一提案は、優れたギャップ充填および平坦化特性と、熱酸化膜に類似した膜品質とにより、層間絶縁体（ＩＬＤ）組み込みの用途に使用される材料である、ポリシラザン・ベースのＳＯＧ（ＳＺ−ＳＯＧ）と呼ばれるスピン・オン・グラス（ＳＯＧ）を、誘電体層に使用することである。
【００５７】
ステップ４１６で、化学機械研磨（ＣＭＰ）または別の適切なプロセスを使用して、フローティング・ゲートのポリシリコンに到達するまで材料が平坦に研磨される。フローティング・ゲートは、２０ｎｍ（他の実施形態では、１０〜１００ｎｍ）まで研磨される。ステップ４１８で、ポリ間トンネル誘電体（例えば、誘電体３４）が、ＡＬＤ、ＣＶＤ、ＰＶＤ、ＪＶＤ（Ｊｅｔ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、または別の適切なプロセスを使用して成長または蒸着される。フローティング・ゲート３２の上方のポリ間誘電体領域３４を示す図１０Ｄは、ステップ４１８の後のデバイスを示している。ポリ間トンネル誘電体に使用されてもよい材料の例には、ＳｉＯ２、Ｓｉ３Ｎ４、深さの関数としてモル分率が変化する合金、酸化アルミニウムと酸化シリコンとの合金またはナノ・ラミネート、窒化シリコンと酸化シリコンとの合金またはナノ・ラミネート、酸化シリコンと酸化ハフニウムとの合金またはナノ・ラミネート、酸化アルミニウムと酸化ハフニウムとの合金またはナノ・ラミネート、あるいはその他の適切な材料が含まれる（ただし、これらに限定されない）。
【００５８】
一実施形態では、ポリ間トンネル酸化物層は、「Ｒｅｓｏｎａｎｔ  Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ  ｔｈｒｏｕｇｈ  Ｌａｙｅｒｅｄ  Ｔｕｎｎｅｌ  Ｂａｒｒｉｅｒｓ  ａｎｄ  ｉｔｓ  Ｐｏｓｓｉｂｌｅ  Ａｐｐｌｉｃａｔｉｏｎｓ」（Ａｌｅｘａｎｄｅｒ  ＫｏｒｏｔｋｏｖおよびＫｏｎｓｔａｎｔｉｎ  Ｌｉｋｈａｒｅｖ、１９９９  ＩＥＥＥ、０−７８０３−５４１３−３／９９）（以下「Ｌｉｋｈａｒｅｖ  Ｉ」と記載する）、「Ｒｉｄｉｎｇ  ｔｈｅ  Ｃｒｅｓｔ  ｏｆ  ａ  Ｎｅｗ  Ｗａｖｅ  ｉｎ  Ｍｅｍｏｒｙ，  ＮＯＶＯＲＡＭ：  Ａ  ｎｅｗ  Ｃｏｎｃｅｐｔ  ｆｏｒ  Ｆａｓｔ，  Ｂｉｔ−Ａｄｄｒｅｓｓａｂｌｅ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｂａｓｅｄ  ｏｎ  Ｃｒｅｓｔｅｄ  Ｂａｒｒｉｅｒｓ」（ＫｏｎｓｔａｎｔｉｎおよびＬｉｋｈａｒｅｖ、Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｄｅｖｉｃｅｓ、２０００年７月、ｐ．１７）（以下「Ｌｉｋｈａｒｅｖ  ＩＩ」と記載する）、または２０００年９月１９日に特許付与された、「Ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ｈａｖｉｎｇ  ａ  ｃｒｅｓｔｅｄ  ｔｕｎｎｅｌ  ｂａｒｒｉｅｒ」と題された米国特許第６，１２１，６５４号明細書（これらのすべては、それらの全体が参照により本明細書に援用される）によって開示されている方法で作成されてもよい。酸化物層の伝導帯エネルギー図の最下部は、米国特許第６，１２１，６５４号明細書（この全体が参照により本明細書に援用される）の図３ａのように鋭い三角形を形成する代わりに、（ＨｆＯ２）Ｘ（Ａｌ２Ｏ３）１−Ｘなどの二元系酸化物のモル分率を変化させることによって、トンネル誘電体の中深度領域付近で丸みをつけられてもよい。複数誘電体の混合（例えば、（ＨｆＯ２）Ｘ（Ａｌ２Ｏ３）１−Ｘ）を蒸着するために、原子層蒸着（ＡＬＤ）が用いられてもよい（Ｈ．Ｙ．Ｙｕらによる「Ｅｎｅｒｇｙ  ｇａｐ  ａｎｄ  ｂａｎｄ  ａｌｉｇｎｍｅｎｔ  ｆｏｒ−（ＨｆＯ２）Ｘ（Ａｌ２Ｏ３）１−Ｘ  ｏｎ−１００−Ｓｉ」（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ  Ｖｏｌｕｍｅ  ８１，Ｎｕｍｂｅｒ  ２８、Ｊｕｌｙ  ２００２）（以下「Ｙｕ」と記載する）を参照）。ここでモル分率ｘは、酸化物内の深さとともに徐々に変化し、それによって、より低い電圧におけるトンネリングを促進するだけでなく、保持時間を改善し、擾乱の問題も減らす、クレステッド・バリア（ｃｒｅｓｔｅｄ  ｂａｒｒｉｅｒ）が作成される（Ｌｉｋｈａｒｅｖ  ＩおよびＬｉｋｈａｒｅｖ  ＩＩを参照）。さらに、クレステッド伝導帯エッジを作成するために、酸化ハフニウムと酸化シリコン、または酸化アルミニウムと酸化シリコンが組にされてもよい。トンネル誘電体の伝導帯設計を最適化するために、深さの変化とともに伝導帯エッジのエネルギー・レベルを線形または非線型の方法で変化させることが可能な、２つ以上の材料から構成される、ＡＬＤ蒸着される材料のシステムが、さらに多数存在するであろう。ＡＬＤ蒸着されるトンネル・バリアの化学的性質を、１つの蒸着サイクルの後ごとに、またはいくつかの蒸着サイクルの後ごとに切り換えることによって、モル分率の徐々の変化を作成して、その内部に材料界面を有することにより発生する問題（前記界面にお��るトラップなど）に直面しないトンネル誘電体を構築することが可能となるであろう。適切な継続時間と温度でのアニールによって、モル分率の変化はさらに滑らかにされるであろう。クレステッド・バリアの場合、モル分率ｘは、界面付近ではより小さく、徐々に、バリアの中間で最大になる。
【００５９】
任意選択のステップである、図９のステップ４４０では、高温でＨｉｇｈ−Ｋ材料が損傷することなく、ポリ間トンネル酸化物が、高密度化するためにアニールされる。Ａｌ２Ｏ３は摂氏約８００度で結晶化し、ＨｆＯ２は摂氏約５００度で結晶化し、ＨｆＳｉＯＸは摂氏約１１００度で結晶化し、ＨｆＳｉＯＮは摂氏約１３００度で結晶化することに留意されたい。一般に、高温にさらされる時間がより長ければ、結果として、結晶化温度は低下する。最も信頼性の高いトンネル酸化物のいくつかとしては、成長したシリコン・オキシ・ナイトライドと、成長した酸化シリコンと、摂氏４００度の低温における高密度クリプトン・プラズマ内での酸素ラジカル発生による、低温成長酸化物とがある。ステップ４４４で、制御ゲートの１つまたは複数の層が、ポリ間トンネル酸化物の上に蒸着される。一実施形態では、ステップ４４４の間に蒸着される材料は、ポリシリコンを含み（例えば、層３６）、他の実施形態では、この層は、適切な仕事関数と、熱安定性と、エッチング特性とを有する金属層であってもよい。一部の実施形態では、制御ゲートは、ポリシリコン層３６、窒化タングステン層３８、およびタングステン層４０とから構成され、これらのすべてがステップ４４４で蒸着される。窒化物層３８とタングステン層４０とは、制御ゲートのシート抵抗を減らして、抵抗率がより低いワード線を形成するために蒸着される。これらの材料は、ＣＶＤ、ＡＬＤ、ＰＶＤ、またはその他の適切なプロセスを使用して、一面に覆う形態で蒸着されてもよい。ポリ間トンネル酸化物３４の上に、ポリシリコン制御ゲート３６、ＷＮ層３８、およびタングステン金属層４０を示す図１０Ｅは、ステップ４４４の後のデバイスを示している。
【００６０】
ステップ４４６で、例えばＣＶＤを使用して、タングステン層の上に、Ｓｉ３Ｎ４のハード・マスクが蒸着される。ステップ４４８では、マルチ・ゲート・スタックをエッチングして相互に隔離されたワード線（すなわち、制御ゲート）を形成するために、フォトリソグラフィを使用して、ＮＡＮＤチェーンに垂直なストリップのパターンが作成される。ステップ４５０では、さまざまな層をエッチングして個々のワード線を形成するために、プラズマ・エッチング、イオン・ミリング、純粋に物理的なエッチングであるイオン・エッチング、または別の適切なプロセスを使用してエッチングが実行される。一実施形態では、エッチングは、Ｈｉｇｈ−Ｋ材料に到達するまで実行される。プロセスは、できるだけ多くのＨｉｇｈ−Ｋ材料を残そうと試みるが、フローティング・ゲート材料は完全にエッチングしようとする。別の実施形態では、プロセスは、基板までの全域にわたってエッチングする。スタックを示す図１０Ｆは、ステップ４５０の後のデバイスを示している。ｐウェル、Ｎウェル、およびＰ基板のサイズは、必ずしも正確な縮尺率で描かれてはいないことに留意されたい。
【００６１】
ステップ４５２で、側壁酸化、側壁酸化物蒸着、またはこれらの２つの組み合わせが実行される。側壁酸化では、いくらかのわずかなパーセンテージで周囲に酸素ガスがある高温の炉内にデバイスが配置され、それによって、露出された表面が酸化されて、保護層が提供される。側壁酸化は、さらに、フローティング・ゲートおよび制御ゲートの端に丸みを付けるためにも使用されてもよい。（例えば、摂氏１０００度を超える）高温での酸化物成長の代替は、高密度クリプトン・プラズマ内での（例えば、摂氏４００度の）低温での酸化物成長である。側壁酸化に関するさらなる情報は、「Ｎｅｗ  Ｐａｒａｄｉｇｍ  ｏｆ  Ｓｉｌｉｃｏｎ  Ｔｅｃｈｎｏｌｏｇｙ」（Ｏｈｍｉ、Ｋｏｔａｎｉ、Ｈｉｒａｙａｍａ、およびＭｏｒｉｍｏｔｏ、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ、Ｖｏｌ．８９、Ｎｏ．３、２００１年３月）、「Ｌｏｗ−Ｔｅｍｐｅｔｒａｔｕｒｅ  Ｇｒｏｗｔｈ  ｏｆ  Ｈｉｇｈ  Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｆｉｌｍｓ  ｂｙ  Ｏｘｙｇｅｎ  Ｒａｄｉｃａｌ  Ｇｅｎｅｒａｔｅｄ  ｉｎ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｋｒｙｐｔｏｎ  Ｐｌａｓｍａ」（Ｈｉｒａｙａｍａ、Ｓｅｋｉｎｅ、Ｓａｉｔｏ、およびＯｈｍｉ、東北大学電子工学科、日本、１９９９  ＩＥＥＥ）、ならびに「Ｈｉｇｈｌｙ  Ｒｅｌｉａｂｌｅ  Ｕｌｔｒａｔｈｉｎ  Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｆｉｌｍ  Ｆｏｒｍａｔｉｏｎ  ａｔ  Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  ｂｙ  Ｏｘｙｇｅｎ  Ｒａｄｉｃａｌ  Ｇｅｎｅｒａｔｅｄ  ｉｎ  Ｈｉｇｈ−Ｄｅｎｓｉｔｙ  Ｋｒｙｐｔｏｎ  Ｐｌａｓｍａ」（Ｓｅｋｉｎｅ、Ｓａｉｔｏ、Ｈｉｒａｙａｍａ、およびＯｈｍｉ、東北大学、日本、２００１  ＩＥＥＥ）（これらの３つのすべては、それらの全体が参照により本明細書に援用される）に見出すことができる。低温トンネル酸化物を蒸着するための別の方法は、クリプトン・プラズマを、酸化シリコンまたはシリコン・オキシ・ナイトライドの原子層蒸着と組み合わせて使用することによるものであってもよい。
【００６２】
均一なトンネリングを実現するために、中央付近よりも電気力線がより集中する可能性がある端部においてゲート間トンネル誘電体をより厚くするための処理ステップが用いられてもよい。酸化は、この目的を達成するための適切な方法であろう。
【００６３】
ステップ４５４で、ヒ素の埋込みによってＮ＋ソース／ドレイン領域を作成するための、埋込みプロセスが実行される。一実施形態では、ハロー・インプラントも使用される。ステップ４５６で、アニール・プロセスが実行される。一実施形態では、Ｈｉｇｈ−Ｋ材料の損傷を防止するために、低温アニール・プロセスが実行される。一部の実施形態では、高いサーマル・バジェットを有する（例えば、劣化なしに高温に耐えることが可能な）Ｈｉｇｈ−Ｋ材料が使用されてもよい。ステップ４５８では、プロセスは、側壁材料を等方的に蒸着し、異方性エッチングを行って、側壁スペーサを形成するステップを含む。
【００６４】
上記の構造およびプロセスの多くの代替が、本発明の意図の範囲内で存在する。（表面に凹凸のある）テクスチャ加工されたゲートの、ゲート間トンネリングも可能であるだけでなく、シリコン・リッチ酸化物、およびグレーデッド・バンド誘電体も使用可能である。既存のＮＡＮＤ実施形態の場合と同様に、一代替は、既存のＮＭＯＳ実装に比較して、さまざまな動作について逆の極性バイアス条件を有する、ＰＭＯＳデバイスからメモリ・セルを製造することである。
【００６５】
低い制御ゲート・カップリング比によって、制御ゲートから測定した１ボルトのしきい値シフトを発生させるために必要なフローティング・ゲート電荷の量は、比較的高い制御ゲート・カップリング比を有する既存のＮＡＮＤデバイスと比較して、減少するであろう。この利点は、既存のＮＡＮＤに比較して、プログラミング／消去電圧レベルがより低くなるということである。あるいは、この利点は、誘電体の厚さを増加するために使用されてもよく、それによって、プログラム／消去電圧は現在使用されているのと同様に維持されるが、セルの全体的な信頼性が向上する。これによる不利な結果は、セル・ノイズの影響、および電子電荷の利得または損失の影響が、制御ゲート・カップリング比に反比例して増幅されるということである。これらは、より小さな値の制御ゲート・カップリング比に対して、しきい値電圧のシフトがより大きくなるにつれて、明白になる。この点で、制御ゲート・カップリング比を小さくしすぎることは望ましくない。非常に小さな制御ゲート・カップリング比は、さらに、フローティング・ゲート上の読み取り可能な余分な電荷の量の範囲も制限する。
【００６６】
一実施形態は、ハフニウム・シリケートや酸化アルミニウムなどの、耐高温チャネル誘電体を有する。比較的薄いポリシリコン・フローティング・ゲートと、適切なゲート間誘電体と、窒化タングステンにより覆われたポリシリコンからなるワード線と、それに続くタングステンとは、ダマシン・プロセスに頼る必要のない実施形態を構成する。ただし、アモルファス蒸着シリコン・フローティング・ゲートの多結晶化が回避されるべき場合は、ダマシン・プロセスを含む、低サーマル・バジェットのプロセスを用いなければならない可能性がある。アモルファス・フローティング・ゲートは、その上に成長または蒸着される、より良い品質のトンネリング酸化物を提供するであろう。
【００６７】
窒化シリコンは、フラッシュ・メモリのためのトンネリング材料として提案されている。スタック・ゲートまたはスタックのいくつかの層が蒸着される前に、メモリ・アレイのソース／ドレイン接合を埋込みおよびアニールするために、ダマシン・プロセスが用いられてもよい。酸化ハフニウムなどの、いくつかの材料は、適度に高い処理温度で結晶する傾向があり、これによって、結晶粒界におけるリーク電流がもたらされる可能性がある。結晶化を回避するために、Ｈｉｇｈ−Ｋ誘電体蒸着後のそのような高温露出を回避する、ダマシン・プロセスが用いられてもよい。
【００６８】
図１１は、本発明の実装に用いることができるフラッシュ・メモリ・システムの一実施形態のブロック図である。メモリ・セル・アレイ５０２は、列制御回路５０４、行制御回路５０６、Ｃソース制御回路５１０、およびｐウェル制御回路５０８によって制御される。列制御回路５０４は、メモリ・セル・アレイ５０２のビット線に接続されており、メモリ・セル内に記憶されたデータを読み出し、プログラム動作中のメモリ・セルの状態を判定し、およびビット線の電位レベルを制御してプログラミングを促進またはプログラミングを抑止する。行制御回路５０６は、ワード線に接続されており、ワード線のうちのいずれかを選択し、読み出し電圧を印加し、プログラム電圧を印加し、および消去電圧を印加する。Ｃソース制御回路５１０は、メモリ・セルに接続された共通ソース線（図１２に「Ｃソース」として示す）を制御する。ｐウェル制御回路５０８は、消去動作中にｐウェル電圧を制御して、例えば、ｐウェルに正の電圧を印加する（その間、消去動作のために選択されたブロックのワード線は接地される）。
【００６９】
メモリ・セル内に記憶されたデータは、列制御回路５０４によって読み出され、データ入力／出力バッファ５１２を経由して外部Ｉ／Ｏ線に出力される。メモリ・セル内に記憶されるプログラム・データは、外部Ｉ／Ｏ線を経由してデータ入力／出力バッファ５１２に入力され、列制御回路５０４に転送される。外部Ｉ／Ｏ線はコントローラ５１８に接続される。
【００７０】
フラッシュ・メモリ・デバイスを制御するためのコマンド・データは、コントローラ５１８に入力される。コマンド・データは、どのような動作が要求されているかをフラッシュ・メモリに通知する。入力コマンドは、列制御回路５０４と、行制御回路５０６と、Ｃソース制御５１０と、ｐウェル制御回路５０８と、データ入力／出力バッファ５１２とを制御する状態機械５１６に転送される。状態機械５１６は、さらに、レディ（ＲＥＡＤＹ）／ビジー（ＢＵＳＹ）またはパス（ＰＡＳＳ）／フェイル（ＦＡＩＬ）などの、フラッシュ・メモリのステータス・データを出力してもよい。
【００７１】
コントローラ５１８は、パーソナル・コンピュータ、デジタル・カメラ、パーソナル・デジタル・アシスタントなどのホスト・システムに接続されるか、または接続可能である。コントローラ５１８は、ホストと通信を行って、ホストからコマンドを受信し、ホストからデータを受信し、ホストにデータを提供し、およびホストにステータス情報を提供する。コントローラ５１８は、ホストからのコマンドを、状態機械５１６と通信を行っているコマンド回路５１４によって解釈および実行されることが可能なコマンド信号に変換する。コントローラ５１８は、通常、メモリ・アレイに書き込まれる、またはメモリ・アレイから読み出されるユーザ・データのためのバッファ・メモリを含む。
【００７２】
一つの例示的なメモリ・システムは、コントローラ５１８を含む１つの集積回路と、１つまたは複数の集積回路チップ（それぞれがメモリ・アレイと、関連する制御、入力／出力、および状態機械回路とを含む）とを備える。メモリ・アレイと、システムのコントローラ回路とは、１つまたは複数の集積回路チップ上に一緒に統合される傾向にある。メモリ・システムは、ホスト・システムの一部として組み込まれていてもよく、または、ホスト・システムに着脱可能に挿入されるメモリ・カード（またはその他のパッケージ）内に含まれていてもよい。そのような着脱可能なカードは、メモリ・システム全体（例えば、コントローラを含む）を含んでいてもよく、または、メモリ・チップおよび関連する周辺回路のみを含んでいてもよい（コントローラはホスト内に組み込まれる）。このように、コントローラは、ホスト内に組み込まれることも、または着脱可能なメモリ・システム内に含まれることも可能である。
【００７３】
一部の実装においては、図１１の構成要素のいくつかは組み合わせられてもよい。さまざまな設計において、メモリ・セル・アレイ５０２以外の、図１１の構成要素のすべてまたはいくつかは、制御回路と考えられてもよい。
【００７４】
本発明の一実施形態では、ＮＡＮＤ型フラッシュ・メモリ・セルが使用される。ＮＡＮＤセルでは、２つの選択ゲートの間に複数のトランジスタが直列に配置される。直列のトランジスタと選択ゲートとは、ＮＡＮＤストリングと呼ばれる。本明細書における説明において、ＮＡＮＤストリングまたはＮＡＮＤチェーン内のメモリ・セルの数は、いかなる特定の数にも限定されない。さらに、本発明は、ＮＡＮＤフラッシュ・メモリ・セルに限定されない。他の実施形態では、ＮＡＮＤセル以外のフラッシュ・メモリ・セル（例えば、ＮＯＲセルまたはその他のセル）が、本発明を実装するために使用されてもよい。さらに他の実施形態では、フラッシュ・メモリ・セル以外の不揮発性メモリ・セルが、本発明を実装するために使用されてもよい。
【００７５】
ＮＡＮＤ型フラッシュ・メモリおよびそれらの動作の、関連する例は、次の米国特許／特許出願（それらのすべては、それらの全体が参照により本明細書に援用される）で提供されている。米国特許第５，５７０，３１５号明細書、米国特許第５，７７４，３９７号明細書、米国特許第６，０４６，９３５号明細書、米国特許第５，３８６，４２２号明細書、米国特許第６，４５６，５２８号明細書、および米国特許出願第０９／８９３，２７７号明細書（公開番号ＵＳ２００３／０００２３４８）。セルフ・ブースティング技術を含む、ＮＡＮＤフラッシュ・メモリのプログラミングに関する情報は、２００３年３月５日出願の「Ｓｅｌｆ  Ｂｏｏｓｔｉｎｇ  Ｔｅｃｈｎｉｑｕｅ」と題した米国特許出願第１０／３７９，６０８号明細書、および２００３年７月２９日出願の「Ｄｅｔｅｃｔｉｎｇ  Ｏｖｅｒ  Ｐｒｏｇｒａｍｍｅｄ  Ｍｅｍｏｒｙ」と題した米国特許出願第１０／６２９，０６８号明細書（両方の出願とも、それらの全体が参照により本明細書に援用される）に見出すことができる。他のタイプのフラッシュ・メモリ・デバイスも、本発明とともに使用されてもよい。例えば、次の特許（それらの全体が参照により本明細書に援用される）にはＮＯＲ型のフラッシュ・メモリが記載されている。米国特許第５，０９５，３４４号明細書、米国特許第５，１７２，３３８号明細書、米国特許第５，８９０，１９２号明細書、および米国特許第６，１５１，２４８号明細書。別のフラッシュ・メモリ・タイプの例は、米国特許第６，１５１，２４８号明細書（その全体が参照により本明細書に援用される）に見出される。
【００７６】
図１２は、ＮＡＮＤメモリ・セルを使用した、メモリ・セル・アレイ５０２の構成の例を示す。メモリ・セル・アレイ５０２は、１，０２４のブロックに分割されている。各ブロックに記憶されたデータは、同時に消去される。一実施形態では、ブロックは、同時に消去される最小単位のセルである。各ブロック内に、本例では、偶数列と奇数列とに分けられた、８，５１２の列がある。ビット線も、偶数ビット線（ＢＬｅ）と奇数ビット線（ＢＬｏ）とに分けられている。図１２は、直列に接続されてＮＡＮＤストリングを形成する４つのメモリ・セルを示す。４つのセルが各ＮＡＮＤストリング内に含まれるように示されているが、４つよりも多い、または４つよりも少ないメモリ・セルが使用されてもよい。ＮＡＮＤストリングの一方の端部は、第１の選択トランジスタＳＧＤを介して、対応するビット線に接続され、他方の端部は、第２の選択トランジスタＳＧＳを介して、Ｃソースに接続される。
【００７７】
読み出しおよびプログラミング動作の間は、４，２５６のメモリ・セルが同時に選択される。選択されるメモリ・セルは、同じワード線と、同じ種類のビット線（例えば、偶数ビット線または奇数ビット線）とを有する。したがって、５３２バイトのデータが同時に読み出しまたはプログラムされることが可能である。一実施形態では、同時に読み出しまたはプログラムされるこれらの５３２バイトのデータは、論理ページを形成する。したがって、１つのブロックは、少なくとも８つの論理ページを記憶することが可能である（４本のワード線、それぞれが奇数および偶数ページを有する）。各メモリ・セルが２ビットのデータを記憶する場合（例えば、マルチ・レベル・セル）、１ブロックは１６の論理ページを記憶する。他のサイズのブロックおよびページも、本発明とともに使用されてもよい。さらに、図１１および図１２に示すアーキテクチャ以外のアーキテクチャも、本発明を実装するために使用されてもよい。
【００７８】
読み出しおよび検証動作の中で、選択ゲート（ＳＧＤおよびＳＧＳ）と、選択されないワード線（例えば、ＷＬ０、ＷＬ１、およびＷＬ３）とは、トランジスタをパス・ゲートとして動作させるために、読み出しパス電圧（例えば、４．５ボルト）まで引き上げられる。選択されるワード線（例えば、ＷＬ２）は、各読み出しおよび検証動作について指定されたレベルの電圧に接続される（関連するメモリ・セルのしきい値電圧がそのようなレベルに到達しているかどうかを判定するため）。例えば、２レベル・メモリ・セルの読み出し動作において、選択されるワード線ＷＬ２は接地されてもよく、それによって、しきい値電圧が０Ｖよりも高いかどうかが検出される。２レベル・メモリ・セルの検証動作において、選択されるワード線ＷＬ２は例えば２．４Ｖに接続され、それによって、しきい値電圧が少なくとも２．４Ｖに到達しているかどうかが検証される。マルチ・ステート・メモリ・セルの場合、メモリ・セルがしきい値分布３０６に対応する状態にあるか、またはしきい値分布３０８に対応する状態にあるかの間を区別するための読み出し動作は、しきい値分布３０６としきい値分布３０８との間の比較点（例えば、しきい値分布３０６としきい値分布３０８との間の中間点）に対応する電圧をワード線上に印加するステップを含んでいてもよい。ソースおよびｐウェルは０ボルトである。選択されるビット線（ＢＬｅ）は、例えば０．７Ｖのレベルに、プリチャージされる。しきい値電圧が、ワード線上の読み出しまたはベリファイ・レベルよりも高い場合、関連するビット線（ＢＬｅ）の電位レベルは、非導電性のメモリ・セルのため、ハイ・レベルを維持する。他方、しきい値電圧が、読み出しまたはベリファイ・レベルよりも低い場合、関連するビット線（ＢＬｅ）の電位レベルは、導電性のメモリ・セルのため、センシング・インテグレーション時間（ｓｅｎｓｉｎｇ  ｉｎｔｅｇｒａｔｉｏｎ  ｔｉｍｅ）の終わりまでに、例えば０．３Ｖ未満の、ロー・レベルに減少する。メモリ・セルの状態は、それによって、ビット線に接続されたセンス・アンプにより検出される。
【００７９】
上記の消去、読み出し、および検証動作は、当業界で知られた技術に従って実行される。したがって、説明した詳細の多くは、当業者によって変更されることが可能である。当業界で知られた他の読み出しおよび検証技術が使用されてもよい。
【００８０】
図１３は、アレイ５０２の１つまたは複数のメモリ・セルをプログラミングするための一実施形態を説明するフローチャートである。図１３のステップ６５０で、ホストからデータ・ロード・コマンドを受信し、そのデータ・ロード・コマンドを状態機械内に配置することによって動作が開始される。ステップ６５２で、書き込み動作のために使用されるページを選択するために、アドレス・データがホストから受信され、状態機械内に記憶される。ステップ６５４で、書き込まれるデータが受信され、記憶される。ステップ６５６で、プログラム・コマンドがホストから受信され、そのプログラム・コマンドが状態機械内に記憶される。一実施形態では、プログラム・コマンドが状態機械内に記憶された後で、後続のステップの動作が状態機械によって自動的に開始される。ステップ６５８で、プログラム電圧Ｖｐｇｍの初期値が設定される（例えば、７〜１２ボルト。ただし、その他の値が使用されてもよい）。さらに、プログラム・カウンタ（ＰＣ）が０に初期化される。ステップ６６０で、次のプログラム・パルスが、メモリ・セルの制御ゲート（ワード線）に印加される。ステップ６６２で、メモリ・セルのしきい値電圧が目標レベルに到達しているかどうかを判定するために、メモリ・セルが検証される。ステップ６６４で、（しきい値電圧が目標に到達しているため）検証プロセスにパスした場合、そのメモリ・セルについてのプログラミング・プロセスは正常に完了している（ステップ６６６）。検証プロセスにパスしなかった場合は（ステップ６６４）、プログラム・カウンタが２０未満であるかどうかが判定される（ステップ６６８）。プログラム・カウンタが２０未満でない場合、プログラミング・プロセスは失敗している（ステップ６７０）。プログラム・カウンタが２０未満の場合は、ステップ６７２で、プログラム電圧がステップ・サイズ（例えば、０．２ボルト、０．４ボルト、または別の適切な値）だけ増加され、プログラム・カウンタが増分される。ステップ６７２の後で、プロセスはステップ６６０にループバックされる。
【００８１】
図１４は、アレイ５０２内のメモリ・セルを読み出すためのプロセスの一実施形態を説明するフローチャートである。ステップ７０２で、読み出しコマンドがホストから受信され、状態機械内に記憶される。ステップ７０４で、アドレスが受信され、記憶される。図１４のプロセスでは、消去状態と３つのプログラム状態とを有する、４状態メモリ・セルが想定されている。したがって、一実施形態では、メモリ・セル内に記憶されたデータを読み出すために、３つの読み出し動作が実行される。メモリが８つの状態を有する場合は、７つの読み出し動作が実行され、メモリが１６の状態を有する場合は、１５の読み出し動作が実行され、以下同様になる。ステップ７０６で、第１の読み出し動作が実行される。状態０（例えば、図８のしきい値電圧分布３０４）と状態１（例えば、図８のしきい値電圧分布３０６）との間のしきい値電圧に等しい、第１の読み出し比較点（例えば、Ｖｒ１）が、選択されたワード線に印加され、選択されたワード線と、対応するビット線との交点におけるセルがオンまたはオフのいずれであるかに関して、各ビット線上のセンス・アンプが二者択一を行う。セルがオンであることが検出された場合、そのセルは状態０であるとして読み出され、それ以外の場合、セルは状態１、２、または３である。言い換えると、メモリ・セルのしきい値電圧が第１の読み出し比較点よりも大きい場合、メモリ・セルは消去状態０にあると見なされる。
【００８２】
ステップ７０８で、第２の読み出し動作が実行される。状態２（例えば、図８のしきい値電圧分布３０８）と状態１との間のしきい値電圧に等しい、第２の読み出し比較点（例えば、Ｖｒ２）が、選択されたワード線に印加され、選択されたワード線と、対応するビット線との交点におけるセルがオンまたはオフのいずれであるかに関して、各ビット線上のセンス・アンプが二者択一を行う。「オフ」のビット線は、対応するメモリ・セルが状態０または状態１のいずれかにあることを示す。「オン」のビット線は、対応するメモリ・セルが状態２または状態３（例えば、図８のしきい値電圧分布３１０）のいずれかにあることを示す。
【００８３】
ステップ７１０で、第３の読み出し動作が実行される。状態３と状態２との間のしきい値電圧に等しい、第３の読み出し比較点（例えば、０Ｖ）が、選択されたワード線に印加され、選択されたワード線と、対応するビット線との交点におけるセルがオンまたはオフのいずれであるかに関して、各ビット線上のセンス・アンプが二者択一を行う。「オフ」のビット線は、対応するセルが状態０、状態１、または状態２のいずれかにあることを示す。「オン」のビット線は、対応するメモリ・セルが状態３にあることを示す。上記の３つの連続したステップの間に得られた情報は、ラッチ内に記憶される。各セルの状態を検出するために、デコーダを使用して、３つの読み出し動作の結果が組み合わされる。例えば、状態１は、ステップ７０６でオン、ステップ７０８でオフ、およびステップ７１０でオフという、３つの読み出し結果による結果である。読み出し動作の上記の順序は、図５に示すベリファイ波形系列に対応して、逆にされてもよい。他の読み出しプロセスが、本発明とともに使用されてもよいことに留意されたい。
【００８４】
上述の本発明の詳細な説明は、例示および説明を目的として提示されたものであり、網羅的であることを意図したものではなく、また、開示された正確な形態に本発明を限定することを意図したものでもない。上記の教示内容を考慮すれば、多くの変更および変形が可能である。説明した実施形態は、本発明の原理およびその実際的な適用を最も良く説明し、それによって、当業者が本発明をさまざまな実施形態で、および意図される具体的な用途に適したさまざまな変更とともに、最良に利用することを可能にするために選択された。本発明の範囲は、添付の特許請求の範囲によって定義されることを意図している。
【図面の簡単な説明】
【００８５】
【図１】本発明によるフラッシュ・メモリ・セルの一実施形態の２次元ブロック図である。
【図２】本発明の一実施形態による２つのＮＡＮＤストリングの４ワード線長さ部分のペアの３次元ブロック図である。
【図３】本発明によるフラッシュ・メモリ・セルの第２の実施形態の２次元ブロック図である。
【図４】本発明によるフラッシュ・メモリ・セルの第３の実施形態の２次元ブロック図である。
【図４Ａ】本発明によるフラッシュ・メモリ・セルの第４の実施形態の２次元ブロック図である。
【図５】選択されるワード線に印加されるプログラム／ベリファイ電圧信号を示す。
【図６】本発明の一実施形態による不揮発性メモリ・デバイスのしきい値電圧分布を示す。
【図７】本発明の一実施形態による不揮発性メモリ・デバイスのしきい値電圧分布を示す。
【図８】本発明の一実施形態による不揮発性メモリ・デバイスのしきい値電圧分布を示す。
【図９】図１のメモリ・セルを製造するためのプロセスの初期段階の一実施形態を説明するフローチャートである。
【図１０Ａ】図９で説明するプロセスのさまざまな段階における、図１の不揮発性メモリ・デバイスを示す。
【図１０Ｂ】図９で説明するプロセスのさまざまな段階における、図１の不揮発性メモリ・デバイスを示す。
【図１０Ｃ】図９で説明するプロセスのさまざまな段階における、図１の不揮発性メモリ・デバイスを示す。
【図１０Ｄ】図９で説明するプロセスのさまざまな段階における、図１の不揮発性メモリ・デバイスを示す。
【図１０Ｅ】図９で説明するプロセスのさまざまな段階における、図１の不揮発性メモリ・デバイスを示す。
【図１０Ｆ】図９で説明するプロセスのさまざまな段階における、図１の不揮発性メモリ・デバイスを示す。
【図１１】本発明を実装するために使用することができるメモリ・システムの一例のブロック図である。
【図１２】メモリ・アレイの構成の例を示す。
【図１３】不揮発性メモリ・デバイスをプログラミングするためのプロセスの一実施形態を説明するフローチャートである。
【図１４】不揮発性メモリ・デバイスを読み出すためのプロセスの一実施形態を説明するフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図４Ａ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成18年12月19日(2006.12.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソース／ドレイン領域と、
前記ソース／ドレイン領域の間のチャネル領域と、
フローティング・ゲートと、
制御ゲートと、
前記チャネル領域と前記フローティング・ゲートとの間の第１の誘電体領域と、
前記フローティング・ゲートと前記制御ゲートとの間の第２の誘電体領域とを備え、
前記第１の誘電体領域はＨｉｇｈ−Ｋ材料を含み、
前記フローティング・ゲートと前記制御ゲートとの間で前記第２の誘電体領域を経由して電荷が移動させられる、不揮発性記憶デバイス。
【請求項２】
前記第２の誘電体領域はトンネル酸化物を含む、請求項１に記載の不揮発性記憶デバイス。
【請求項３】
前記第２の誘電体領域は酸化シリコンを含む、請求項１に記載の不揮発性記憶デバイス。
【請求項４】
前記制御ゲートは、ポリシリコン層、窒化タングステン・バリア層、およびタングステン金属層を備える、請求項１に記載の不揮発性記憶デバイス。
【請求項５】
前記制御ゲートは、低抵抗率層を含む、請求項１に記載の不揮発性記憶デバイス。
【請求項６】
前記第１の誘電体と、前記フローティング・ゲートと、前記第２の誘電体と、前記制御ゲートとはスタックを形成し、
前記不揮発性記憶デバイスは、さらに、前記スタックの１つの側面における第１のスペーサと、前記スタックの第２の側面における第２のスペーサとを備える、請求項１に記載の不揮発性記憶デバイス。
【請求項７】
前記スタックを囲む酸化物領域をさらに備える、請求項６に記載の不揮発性記憶デバイス。
【請求項８】
前記第１の誘電体と、前記フローティング・ゲートと、前記第２の誘電体と、前記制御ゲートとはスタックを形成し、
前記不揮発性記憶デバイスは、さらに、前記スタックの１つの側面における第１の酸化物スペーサと、前記スタックの第２の側面における第２の酸化物スペーサとを備える、請求項１に記載の不揮発性記憶デバイス。
【請求項９】
前記第１の酸化物スペーサに隣接した、第１のエピタキシャルに成長したシリコン領域と、
前記第２の酸化物スペーサに隣接した、第２のエピタキシャルに成長したシリコン領域とをさらに備える、請求項８に記載の不揮発性記憶デバイス。
【請求項１０】
前記Ｈｉｇｈ−Ｋ材料はＡｌ２Ｏ３を含む、請求項１に記載の不揮発性記憶デバイス。
【請求項１１】
前記Ｈｉｇｈ−Ｋ材料はＨｆＳｉＯＸまたはＨｆＳｉＯＮを含む、請求項１に記載の不揮発性記憶デバイス。
【請求項１２】
前記Ｈｉｇｈ−Ｋ材料は、ハフニウム・シリケート、酸化ハフニウム、ハフニウム・シリコン・オキシ・ナイトライド、酸化アルミニウム、酸化ジルコニウム、あるいはこれらの材料のナノ・ラミネートまたは適切な合金のうちの、いずれか１つを含む、請求項１に記載の不揮発性記憶デバイス。
【請求項１３】
前記フローティング・ゲートと前記制御ゲートとの間の電荷の前記移動は、ファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングを含む、請求項１に記載の不揮発性記憶デバイス。
【請求項１４】
前記フローティング・ゲートと前記制御ゲートとの間の電荷の前記移動は、前記フローティング・ゲートから前記制御ゲートに電子を移動させることによる前記不揮発性記憶要素のプログラミングを含む、請求項１に記載の不揮発性記憶デバイス。
【請求項１５】
前記フローティング・ゲートと前記制御ゲートとの間の電荷の前記移動は、前記制御ゲートから前記フローティング・ゲートに電子を移動させることによる前記不揮発性記憶要素の消去を含む、請求項１に記載の不揮発性記憶デバイス。
【請求項１６】
前記フローティング・ゲートは、丸みをつけられた端部を有する、請求項１に記載の不揮発性記憶デバイス。
【請求項１７】
前記不揮発性記憶要素はフラッシュ・メモリ・デバイスである、請求項１に記載の不揮発性記憶デバイス。
【請求項１８】
前記不揮発性記憶要素はマルチ・ステート・フラッシュ・メモリ・デバイスである、請求項１に記載の不揮発性記憶デバイス。
【請求項１９】
前記不揮発性記憶要素はＮＡＮＤフラッシュ・メモリ・デバイスである、請求項１に記載の不揮発性記憶デバイス。
【請求項２０】
不揮発性記憶デバイスを作成するための方法であって、
チャネル領域として使用される半導体の領域の上に、Ｈｉｇｈ−Ｋ材料を蒸着するステップと、
前記Ｈｉｇｈ−Ｋ材料の上にフローティング・ゲートを蒸着するステップと、
前記フローティング・ゲートの上に誘電体領域を付加するステップと、
前記誘電体材料の上に制御ゲートを付加するステップとを含み、前記不揮発性記憶デバイスは、前記フローティング・ゲートと前記制御ゲートとの間で前記誘電体領域を経由して電荷を移動させることによってプログラムされる方法。
【請求項２１】
前記誘電体領域はトンネル酸化物を含む、請求項２０に記載の方法。
【請求項２２】
制御ゲートを付加する前記ステップは、
ポリシリコン層を蒸着するステップと、
前記ポリシリコン層の上に低抵抗率層を蒸着するステップとを含む、請求項２０に記載の方法。
【請求項２３】
制御ゲートを付加する前記ステップは、
前記下部制御ゲートの上に窒化タングステン・バリア層を蒸着するステップと、
前記窒化タングステン層の上にタングステン層を蒸着するステップとを含む、請求項２０に記載の方法。
【請求項２４】
エピタキシャルに成長したシリコン領域を付加するステップをさらに含む、請求項２０に記載の方法。
【請求項２５】
Ｈｉｇｈ−Ｋ材料を蒸着する前記ステップ、フローティング・ゲートを蒸着する前記ステップ、第２の誘電体を蒸着する前記ステップ、および制御ゲートを蒸着する前記ステップは、化学気相蒸着、物理的気相蒸着、または原子層蒸着のうちのいずれか１つを実行するステップを含む、請求項２０に記載の方法。
【請求項２６】
側壁酸化を実行するステップをさらに含み、前記側壁酸化は、前記フローティング・ゲートおよび前記制御ゲートの端部の丸みづけを発生させる、請求項２０に記載の方法。
【国際調査報告】
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2007519257.tif 000025
2007519257.tif 000026