【手続補正書】
【提出日】平成28年7月14日(2016.7.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
誘電体層と、
該誘電体層に直接付着された接着層と、
前記接着層を介して前記誘電体層に付着された少なくとも１つの半導体デバイスであって、それぞれが半導体材料で構成される基板を含む少なくとも１つの半導体デバイスと、
前記少なくとも１つの半導体デバイスに電気的に結合された第１レベル金属相互接続構造であって、前記少なくとも１つの半導体デバイスに接続されるように、前記誘電体層を通じて形成されたビアを通じて延在する第１レベル金属相互接続構造と、
前記第１レベル金属相互接続構造に電気的に結合され、前記少なくとも１つの半導体デバイスの反対側の前記誘電体層上に形成された第２レベル入力／出力（Ｉ／Ｏ）接続であって、前記サブモジュールを外部回路に接続するように構成された第２レベルＩ／Ｏ接続とを備えるサブモジュールと、
第１表面と第２表面とを有する多層基板構造であって、前記サブモジュールの前記少なくとも１つの半導体デバイスが前記多層基板の前記第１表面に取り付けられている多層基板構造と、
前記誘電体層と前記多層基板構造の前記第１表面との間で、前記サブモジュールの前記少なくとも１つの半導体デバイスの周囲に少なくとも一部分が位置する誘電体材料と、
前記サブモジュール上に付着され、前記第１および第２レベルＩ／Ｏ接続に隣接し、前記多層基板構造まで延在する拡散障壁層であって、周辺環境から前記表面実装構造への水分およびガスの侵入を減少させるように構成された拡散障壁層とを備える、表面実装構造。
【請求項２】
前記拡散障壁層が、有機材料、無機材料、セラミック材料、およびそれらの任意の組合せを備える、請求項１記載の表面実装構造。
【請求項３】
前記無機材料またはセラミックが、ＩＩＡ、ＩＩＩＡ、ＩＶＡ、ＶＡ、ＶＩＡ、ＶＩＩＡ、ＩＢ、ＩＩＢ族の元素、ＩＩＩＢ、ＩＶＢ、ＶＢ族の金属、レアアース元素、およびそれらの任意の組合せの、酸化物、窒化物、炭化物、およびホウ化物を備える、請求項２記載の表面実装構造。
【請求項４】
前記拡散障壁層が、単一層障壁を備える、請求項１乃至３のいずれかに記載の表面実装構造。
【請求項５】
前記第１レベル金属相互接続構造上に付着されたはんだマスクをさらに備え、
前記第２レベルＩ／Ｏ接続が、前記第１レベル金属相互接続構造に電気的に結合されるように、所望の位置で前記はんだマスクを通過するように構成されたランドグリッドアレイ（ＬＧＡ）はんだバンプおよびボールグリッドアレイ（ＢＧＡ）はんだバンプのうちの１つを備える、請求項１乃至３４いずれかに記載の表面実装構造。
【請求項６】
前記第１レベル金属相互接続構造と前記はんだマスクとの間に前記拡散障壁層が付着される、請求項５記載の表面実装構造。
【請求項７】
前記拡散障壁層が、前記はんだマスク上、および前記第２レベルＩ／Ｏ接続の前記はんだバンプの上または周囲に付着される、請求項５記載の表面実装構造。
【請求項８】
前記拡散障壁層が、前記第１レベル金属相互接続構造上に付着され、はんだマスクとして機能するようさらに構成される、請求項１乃至７のいずれかに記載の表面実装構造。
【請求項９】
前記拡散障壁層が、１原子層と１００ミクロンとの間の厚さを有する、請求項１乃至８のいずれかに記載の表面実装構造。
【請求項１０】
前記多層基板構造が、
セラミック絶縁層と、
前記多層基板構造の前記第１表面を形成するために、前記絶縁層の片側に位置する第１金属層と、
前記多層基板構造の前記第２表面を形成するために、前記絶縁層の反対側に位置する第２金属層とを備え、
前記第１および第２金属層が、第１および第２直接接着銅（ＤＢＣ）層を備える、請求項１乃至９のいずれかに記載の表面実装構造。
【請求項１１】
前記サブモジュールが、パワーオーバーレイ（ＰＯＬ）サブモジュールを備える、請求項１乃至１０のいずれかに記載の表面実装構造。
【請求項１２】
少なくとも１つの半導体デバイスおよびその周囲に形成されたパッケージ構造を含むサブモジュールを構築するステップであって、
接着層を誘電体層に付着させるステップと、
前記少なくとも１つの半導体デバイスを前記接着層を介して前記誘電体層に取り付けるステップと、
前記誘電体層上に第１レベル金属相互接続構造を形成するステップであって、前記第１レベル金属相互接続構造が、前記少なくとも１つの半導体デバイスに電気的に接続するために、前記誘電体層内のビアを通じて延在するステップと、
前記少なくとも１つの半導体デバイスの反対側の前記誘電体層上に第２レベル入力／出力（Ｉ／Ｏ）接続を形成するステップであって、前記第２レベルＩ／Ｏ接続が、前記サブモジュールを外部回路に接続するように構成されるステップとを備えるステップと、
中央基板層、ならびに前記中央基板層の反対側の第１および第２金属層を含む基板構造を形成して、前記第１および第２金属層が、それぞれ前記基板構造の第１表面および第２表面を形成できるようにするステップと、
前記サブモジュールを前記基板構造の前記第１表面に取り付けるステップと、
前記誘電体層と前記基板構造の前記第１表面との間に誘電体材料を提供するステップであって、前記誘電体材料が、前記サブモジュールの前記少なくとも１つの半導体デバイスを少なくとも部分的にカプセル化するステップと、
前記サブモジュール上に付着され、前記第２レベルＩ／Ｏ接続に隣接し、前記多層基板構造まで延在する拡散障壁層であって、周辺環境から前記表面実装パッケージおよび相互接続構造への水分およびガスの前記侵入を減少させるように構成された拡散障壁層を付着するステップとを備える、表面実装パッケージおよび相互接続構造を製造する方法。
【請求項１３】
前記第１レベル金属相互接続構造上にはんだマスクを付着するステップであって、前記第２レベルＩ／Ｏ接続があらかじめ定められた位置で前記はんだマスクを通って延在するステップをさらに備える、請求項１２記載の方法。
【請求項１４】
前記拡散障壁層を付着するステップが、前記第１レベル金属相互接続構造と前記はんだマスクとの間に前記拡散障壁層を付着するステップを備える、請求項１３記載の方法。
【請求項１５】
前記拡散障壁層を付着するステップが、前記はんだマスク上、および前記第２レベルＩ／Ｏ接続上またはその周囲に前記拡散障壁層を付着するステップを備える、請求項１３記載の方法。
【請求項１６】
前記拡散障壁層を付着するステップが、有機材料、無機材料、セラミック材料、またはそれらの任意の組合せの１つまたは複数の層を付着するステップを備える、請求項１２乃至１５のいずれかに記載の方法。
【請求項１７】
誘電体層と、
前記誘電体層に直接付着された接着層を介して前記誘電体層に取り付けられた複数の半導体デバイスと、
前記複数の半導体デバイスに電気的に結合された第１レベル相互接続構造であって、前記複数の半導体デバイスに接続されるように前記誘電体層を通って形成されたビアを通じて延在する第１レベル相互接続構造と、
前記ＰＯＬサブモジュールを外部回路構造に電気的に結合するための第２レベル相互接続構造であって、前記誘電体層および第１レベル相互接続構造上に形成された複数のはんだバンプを備え、前記外部回路構造への相互接続を作成するように構成された第２レベル相互接続構造とを備えるＰＯＬサブモジュールと、
第１表面と第２表面とを有する多層基板構造であって、前記ＰＯＬサブモジュールの前記複数の半導体デバイスが前記多層基板構造の前記第１表面に取り付けられており、
前記多層基板構造の前記第１表面を形成する第１直接接着銅（ＤＢＣ）層と、
前記多層基板構造の前記第２表面を形成する第２ＤＢＣ層と、
前記第１ＤＢＣ層と前記第２ＤＢＣ層との間に挟まれたセラミック層とを含む多層基板構造と、
前記誘電体層と前記多層基板構造の前記第１表面との間で、前記サブモジュールの前記複数の半導体デバイスの周囲に少なくとも一部分が位置するカプセル化材料と、
前記ＰＯＬサブモジュール上に付着され、前記第２レベル相互接続構造に隣接し、前記多層基板構造まで延在する拡散障壁層であって、周辺環境から前記ＰＯＬパッケージ構造への水分およびガスの前記侵入を減少させるように構成された拡散障壁層とを備える、パワーオーバーレイ（ＰＯＬ）パッケージ構造。
【請求項１８】
前記第１レベル金属相互接続構造上に付着されたはんだマスクをさらに備え、前記拡散障壁層が、前記第１レベル金属相互接続構造と前記はんだマスクとの間の位置、ならびに前記はんだマスクの上および前記複数のはんだバンプの上の位置のうちの１つの中に付着される、請求項１７記載のＰＯＬパッケージ構造。