【事件の表示】
　特願２０１１−２７９４９２「垂直集積システム」拒絶査定不服審判事件〔平成２４年　８月３０日出願公開、特開２０１２−１６４９７０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成２３年１２月２１日（パリ条約による優先権主張　２０１０年１２月２２日　米国（ＵＳ））に出願したものであって、平成２５年２月１９日付け拒絶理由通知に対して、同年６月２６日付けで手続補正がなされ、平成２６年３月２５日付け拒絶理由通知に対して、同年６月２７日付けで手続補正がなされたが、平成２７年１月２６日付けで拒絶査定がなされた。これに対し、同年４月９日付けで拒絶査定不服審判が請求されると共に手続補正がなされ、平成２８年１月１２日付け当審の拒絶理由通知に対して、同年５月１０日付けで手続補正がなされた。
２．本願発明
　本願の請求項１ないし２０に係る発明は、平成２８年５月１０日付け手続補正により補正された特許請求の範囲の請求項１ないし２０に記載された事項により特定されるものであると認められることろ、そのうち請求項１に係る発明（以下、「本願発明」という。）は、次のとおりである。
「【請求項１】
　半導体ダイの前面上に製造された第一のアクティブ層と、
　前記半導体ダイの裏面上において前記半導体ダイと集積された第二の予め製造された層であって、該第二の予め製造された層の中に電気部品と、前記電気部品を接続する一つ以上のリンクとを有し、前記電気部品が少なくとも一つの個別パッシブ部品を含む、第二の予め製造された層と、
　前記第一のアクティブ層及び前記第二の予め製造された層を結合する少なくとも一つの電気経路とを備えた集積回路システムであって、
　前記少なくとも一つの電気経路が、貫通シリコンビア（ＴＳＶ）、又は前記半導体ダイの側端上の導電性トレースであり、
　前記一つ以上のリンクが、前記半導体ダイと集積された前記第二の予め製造された層を備える前記集積回路システムの性能を調整するように選択的に溶かされるか又は壊されるように構成されている、集積回路システム。」
３．引用例
（１）これに対して、平成２８年１月１２日付け当審の拒絶理由通知に引用された特開２００６−３４４７３７号公報（平成１８年１２月２１日公開、以下「引用例」という。）には、「半導体装置、半導体装置の製造方法、電子部品、回路基板及び電子機器」に関して図面とともに以下の記載がある。なお、下線は当審で付与した。
ア．「【背景技術】【０００２】近年、携帯電話やテレビ受像機等の電子機器において、例えば、共振子や帯域フィルタ等として弾性表面波素子（以下、適宜「ＳＡＷ（Surface Acoustic Wave）素子」と称する）を備えた電子部品が使用されている。下記特許文献１、２にはＳＡＷ素子を備えた電子部品に関する技術の一例が開示されている。特許文献１には、ＳＡＷ素子とそのＳＡＷ素子を駆動制御する集積回路とを同一の空間に配置した電子部品のパッケージに関する技術が開示されている。また、特許文献２には、ＳＡＷ素子を第１基板に実装し、集積回路を第２基板に実装した電子部品のパッケージに関する技術が開示されている。 
【特許文献１】特開２００２−２９０１８４号公報
【特許文献２】特開２００２−２９０２００号公報
【発明の開示】【発明が解決しようとする課題】
【０００３】ところで、ＳＡＷ素子を備えた電子部品が実装される電子機器の小型化の要求に伴って、
ＳＡＷ素子等の電子素子が実装される半導体装置や電子素子が実装された電子部品自体の小型化も要求されている
特許文献１の構成では、ＳＡＷ素子と集積回路とを並列に配置する構成であるため、小型化が困難である
特許文献２の構成では、ＳＡＷ素子を実装した第１基板と集積回路を実装した第２基板とを重ねるように配置する構成であるため、薄型化（小型化）が困難である
【０００４】また、ＳＡＷ素子を備えた電子部品のみならず、特に水晶振動子、圧電振動子、圧電音叉等の気密封止が必要な電子素子を備えた電子部品の小型化も要求される。
【０００５】本発明は、上記の課題を解決するためになされたものであって、
小型化，薄型化及び高機能化を実現することが可能な半導体装置、半導体装置の製造方法、電子部品、回路基板及び電子機器を提供すること
【課題を解決するための手段】【０００６】上記目的を達成するために、本発明は、以下の手段を提供する。
  本発明の半導体装置は、
半導体基板と、前記半導体基板の第１の面に設けられた外部接続端子と、前記半導体基板の第１の面に設けられるとともに、前記外部接続端子と電気的に接続された第１電極と、前記半導体基板の第１の面と対向する第２の面に設けられる電子素子と電気的に接続される第２電極と、前記半導体基板の第２の面に設けられるとともに、前記第２電極に至る溝と、該溝の内部に設けられるとともに、前記第２電極の裏面と電気的に接続された導電部とを備える
【０００７】本発明に係る半導体装置では、
第２電極に至る溝の内部に導電部を形成することにより、第２電極が導電部を介して電子素子と電気的に接続することが可能となり、また、第１電極が外部接続端子と電気的に接続されているため、外部機器（例えば、回路基板）等と接続可能な半導体装置全体の小型化，薄型化及び高機能化を実現することが可能となる
イ．「【００２８】[半導体装置の一実施形態]
  次に、本発明の半導体装置の一実施形態について、図１から図６を参照して説明する。
  本実施形態に係る半導体装置１は、図１に示すように、シリコン基板（半導体基板）１０と、シリコン基板１０の第１の面１０ａに形成され、外部機器であるプリント配線板（回路基板）Ｐに電気的に接続される接続部２０とを備えている。
【００２９】
シリコン基板１０は、図１に示すように、第１の面１０ａから対向する第２の面１０ｂに第２電極２３に至る溝１１が形成されており、この溝１１の内部には導電性材料が充填された導電部１２が設けられている。また、溝１１の側壁には絶縁膜１３が設けられており、導電部１２とシリコン基板１０とは電気的に絶縁されている
  また、
シリコン基板１０の第２の面１０ｂの表面には、溝１１が形成された領域以外の領域に裏面絶縁層１４が形成されている。この裏面絶縁層１４上には、電子素子として、
例えば、弾性表面波素子「ＳＡＷ（Surface  Acoustic  Wave）素子」の電極に応じた裏面電極（他面電極）１５が、図３に示すように形成されている
【００３０】接続部２０は、シリコン基板１０の第１の面１０ａ上に設けられた下地層２１と、下地層２１の複数の所定領域のそれぞれに設けられた第１電極２２及び第２電極２３と、これら電極２２，２３が設けられた領域以外の領域に設けられた第１絶縁層２４と、この第１絶縁層２４上に形成された配線部３０とを備えている。この下地層２１は、例えば酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）等の絶縁性材料によって形成されている。また、第１，第２電極２２，２３の材料としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、あるいは、これらを含む合金等が挙げられる。
  なお、シリコン基板１０には、図２に示すように、複数の電極が形成されていても構わないが、本実施形態では、第１電極２２及び第２電極２３のみについて説明する。
  また、第２電極２３は、第１絶縁層２４に覆われていても構わない。
  なお、
不図示ではあるが、下地層２１の下には、例えばトランジスタ，メモリ素子を有する集積回路が形成されている。そして、この集積回路が、第１電極２２及び第２電極２３と電気的に接続されている
ウ．「【００４４】［電子部品の第１実施形態］
  次に、上述した
半導体装置１に電子素子としてＳＡＷ素子（電子素子）６０が実装された電子部品５０の第１実施形態について、図７を参照して説明する
  本実施形態の電子部品５０に用いられる半導体装置５１は、裏面電極１５を設けていない点以外は上述した半導体装置１と同一の構成を有している。
【００４５】
電子部品５０は、図８に示すように、圧電薄膜（図示略）とこの圧電薄膜に接する櫛歯電極６１とを備えている
電子部品５０は、図７に示すように、シリコン基板１０の第２の面１０ｂ側に、導電部１２の他端部１２ｂと電気的に接続されるように、直接電子素子６０が形成されている
不図示ではあるが、シリコン基板１０の第１の面１０ａ側には、例えばトランジスタ，メモリ素子を有する集積回路が形成されている
導電部１２の一端部１２ａが、この集積回路と第２電極２３を介して電気的に接続されている
シリコン基板１０の第２の面１０ｂに設けられた電子素子６０と、シリコン基板１０の第１の面１０ａ側に設けられた集積回路とが導電部１２を介して電気的に接続されている
【００４６】また、
電子部品５０は、シリコン基板１０の第２の面１０ｂとの間でＳＡＷ素子６０を封止する封止部材５２を備えている。本実施形態において封止部材５２はガラス基板によって形成されているが、シリコン基板であってもよい
シリコン基板１０の第２の面１０ｂと、封止部材５２の内面５２ａと、接着剤層５３とで囲まれた内部空間５５は略密閉（気密封止）されており、その内部空間５５にＳＡＷ素子６０が配置された構成となっている
・上記アによれば、電子素子（ＳＡＷ素子）を備えた電子部品が実装される電子機器の小型化の要求に伴って、電子素子が実装される半導体装置や電子素子が実装された電子部品自体の小型化も要求される中、電子素子と集積回路とを並列に配置する構成では小型化が困難であり、電子素子を実装した第１基板と集積回路を実装した第２基板とを積層配置する構成では薄型化（小型化）が困難である課題を解決するため、 
　半導体基板と、半導体基板の第１の面に設けられた外部接続端子と、半導体基板の第１の面に設けられるとともに、外部接続端子と電気的に接続された第１電極と、半導体基板の第１の面と対向する第２の面に設けられる電子素子と電気的に接続される第２電極と、半導体基板の第２の面に設けられるとともに、第２電極に至る溝と、該溝の内部に設けられるとともに、第２電極の裏面と電気的に接続された導電部とを備えることを特徴とする半導体装置が記載されている。
・上記イによれば、半導体装置の一実施形態として、シリコン基板１０に、第１の面１０ａから対向する第２の面１０ｂに第２電極２３に至る溝１１が形成され、この溝１１の内部には導電性材料が充填された導電部１２が設けられ、導電部１２とシリコン基板１０とは電気的に絶縁され、シリコン基板１０の第２の面１０ｂの表面には、溝１１が形成された領域以外の領域に裏面絶縁層１４が形成され、裏面絶縁層１４上には、電子素子として、例えば、弾性表面波素子「ＳＡＷ（Surface Acoustic Wave）素子」の電極に応じた裏面電極（他面電極）１５が形成される点が記載されている。 
　また、接続部２０は、シリコン基板１０の第１の面１０ａ上に設けられた下地層２１と、下地層２１の複数の所定領域のそれぞれに設けられた第１電極２２及び第２電極２３と、これら電極２２，２３が設けられた領域以外の領域に設けられた第１絶縁層２４と、この第１絶縁層２４上に形成された配線部３０とを備え、不図示ではあるが、下地層２１の下には、例えばトランジスタ，メモリ素子を有する集積回路が形成されていて、この集積回路が、第１電極２２及び第２電極２３と電気的に接続されていることが記載されている。
・上記ウによれば、電子部品の第１実施形態として、図７及び図８に示すように、電子部品５０は、圧電薄膜（図示略）とこの圧電薄膜に接する櫛歯電極６１とを備え、シリコン基板１０の第２の面１０ｂ側に、導電部１２の他端部１２ｂと電気的に接続されるように直接電子素子６０が形成され、不図示ではあるが、シリコン基板１０の第１の面１０ａ側には、例えばトランジスタ，メモリ素子を有する集積回路が形成され、導電部１２の一端部１２ａが、この集積回路と第２電極２３を介して電気的に接続されている。したがって、シリコン基板１０の第２の面１０ｂに設けられた電子素子６０と、シリコン基板１０の第１の面１０ａ側に設けられた集積回路とが導電部１２を介して電気的に接続されている点が記載されている。
　また、電子部品５０は、シリコン基板１０の第２の面１０ｂとの間でＳＡＷ素子６０を封止する封止部材５２を備え、本実施形態において封止部材５２はガラス基板によって形成されているが、シリコン基板であってもよく、シリコン基板１０の第２の面１０ｂと、封止部材５２の内面５２ａと、接着剤層５３とで囲まれた内部空間５５は略密閉（気密封止）されており、その内部空間５５にＳＡＷ素子６０が配置された構成となっていることが記載されている。
　したがって、上記アないしウに記載された事項及び図面を総合勘案すると、引用例には、次の発明（以下、「引用発明」という。）が記載されているものと認める。 
「シリコン基板１０の第１の面１０ａ上に設けられた下地層２１と、下地層２１の下には、トランジスタ、メモリ素子を有する集積回路が形成され、集積回路は第１電極２２及び第２電極２３と電気的に接続されており、
　シリコン基板１０に、第１の面１０ａから対向する第２の面１０ｂに第２電極２３に至る溝１１が形成され、この溝１１の内部には導電性材料が充填された導電部１２が設けられ、導電部１２とシリコン基板１０とは電気的に絶縁され、シリコン基板１０の第２の面１０ｂの表面には、溝１１が形成された領域以外の領域に裏面絶縁層１４が形成され、裏面絶縁層１４上には、導電部１２の他端部１２ｂと電気的に接続されるように、電子素子６０（例えば、弾性表面波素子）が形成されており、
　導電部１２の一端部１２ａが、この集積回路と第２電極２３を介して電気的に接続されていることにより、シリコン基板１０の第２の面１０ｂに設けられた電子素子６０と、シリコン基板１０の第１の面１０ａ側に設けられた集積回路とが導電部１２を介して電気的に接続されている半導体装置又は電子部品。」
（２）当審の拒絶理由通知に引用された特開平５−２５８９２５号公報の「薄膜抵抗器」（以下、「周知例１」という。）には、抵抗パターンや電極パターンの種類を増やさなくても、広い範囲で抵抗値を任意に設定できる薄膜抵抗器を提供するため、一対の主電極部と、この主電極部間に形成される薄膜抵抗体とで構成される薄膜抵抗器において、主電極部の少なくとも一方側より延設され、薄膜抵抗体上の複数箇所においてその抵抗体を短絡させる延設電極部と、この延設電極部の途中に複数箇所設けられ、必要に応じて延設部の電極パターンを切断するトリミング部とを備えた薄膜抵抗器において、延設電極部は、主電極部の少なくとも一方側より延設され、薄膜抵抗体上の複数箇所においてその抵抗体を短絡させ、トリミング部は、この延設電極部の途中に複数箇所設けられて、そして延設部の電極パターンは、このトリミング部で切断できるようになっており、製造された薄膜抵抗器は、複数のトリミング部の中の適宜な箇所を切断することによって、任意の抵抗値を有する薄膜抵抗器を完成（製造）することが記載されている（特に段落【０００４】〜【０００７】、図１〜４）。 
 
（３）同じく当審の拒絶理由通知に引用された特開２００４−２０７５４０号公報の「複合電子部品及びその特性調整方法」（以下、「周知例２」という。）には、積層セラミックコンデンサの主面にミアンダ状パターンをなすように被着され、その両端部を一対の端面電極に電気的に接続させた抵抗体を備えてなる複合電子部品において、抵抗体は、ミアンダ状パターンの途中に複数個のスタブを有しており、上述した複合電子部品の一対の端面電極間の電気抵抗値及びインダクタンス値を測定しつつ、これらの値が目標値に達するまでスタブを徐々に除去して電気抵抗値及びインダクタンス値を調整することを特徴とする複合電子部品の特性調整方法が、また、上述した特性調整方法によって、複合電子部品の製造バラツキ等によって抵抗体の電気抵抗値やインダクタンス値が所定の規格から外れていたとしても、抵抗体の形成後に、スタブを選択的に除去することで電気抵抗値やインダクタンス値を変動させ、電気抵抗値やインダクタンス値が規格に合致するよう調整することにより、不良品の発生を極力抑えて複合電子部品の生産性を向上させるとの効果を奏する点が記載されている（特に段落【００１２】、【００１３】、【００１５】、図１〜４）。 
  
（４）さらに特開平８−１７２０２９号公報の「厚膜印刷コンデンサ及びその容量調整方法」（以下、「周知例３」という。）には、厚膜印刷コンデンサの電極形状及び厚膜印刷コンデンサの容量調整方法に関して、セラミック基板上あるいはセラミックグリーンシート上に、電極導体ペーストを対向する櫛形に印刷し、その電極上に誘電体ペーストを印刷塗布することにより、厚膜印刷コンデンサを形成し、対向する櫛形に形成された電極の歯部を、レーザ光などにより選択的に切断することにより容量を調整するものが記載され、その効果として、櫛形電極の歯部を選択的に切断して容量調整を行うので、コンデンサを形成する誘電体、あるいは基板全体に直接負荷を加えることがなく、そのため、回路基板においては、他の電子部品実装後も厚膜印刷コンデンサの容量を調整することができる点、また、セラミック基板に内蔵されたコンデンサについても、櫛形歯部の配線をビア導体を介して最外層に配線することにより、同様に容量を調整することができる点が記載されている（特に段落【０００５】、【０００６】、【００１４】、図１）。
４．対比
　本願発明と引用発明とを対比する。
ａ．引用発明の「シリコン基板１０」、「第１の面１０ａ」及び「第１の面１０ａから対向する第２の面１０ｂ」は、本願発明の「半導体ダイ」、「（半導体ダイの）前面」及び「（半導体ダイの）裏面」にそれぞれ相当する。　また、引用発明の「第１の面１０ａ上に設けられた下地層２１と、下地層２１の下には、トランジスタ、メモリ素子を有する集積回路が形成され」は、第１の面上に能動素子であるトランジスタ等を有する集積回路を形成するものであるから、本願発明の「（半導体ダイの）前面上に製造された第一のアクティブ層」に相当する。
ｂ．引用発明の「シリコン基板１０の第２の面１０ｂの表面には、（溝１１が形成された領域以外の領域に）裏面絶縁層１４が形成され、裏面絶縁層１４上には、（導電部１２の他端部１２ｂと電気的に接続されるように、）電子素子６０（例えば、弾性表面波素子）が形成されており」は、第２の面の表面に絶縁層を形成し、絶縁層上に電子素子として受動素子を形成しているものであるから、第２の面の表面に形成された絶縁層及び受動素子は、本願発明の「半導体ダイの裏面上において半導体ダイと集積された第二の予め製造された層」に相当する。そして、引用発明の絶縁層上に形成された受動素子は、導電部の他端部と電気的に接続されるように形成されているものであるから、引用発明の「電子素子６０（例えば、弾性表面波素子）が、導電部１２の他端部１２ｂと電気的に接続されるように形成され」は、本願発明の「少なくとも一つの個別パッシブ部品（受動素子）を含む電気部品が、電気部品を接続する一つ以上のリンクとを有し」ていることに相当する。
ｃ．引用発明の「導電部１２の一端部１２ａが、この集積回路と第２電極２３を介して電気的に接続されていることにより、シリコン基板１０の第２の面１０ｂに設けられた電子素子６０と、シリコン基板１０の第１の面１０ａ側に設けられた集積回路とが導電部１２を介して電気的に接続されている」は、シリコン基板の第１の面に設けられた能動素子を有する集積回路と、シリコン基板の第２の面に設けられた受動素子とを結合する導電部１２からなる電気経路を備えたものであるから、本願発明の「第一のアクティブ層及び第二の予め製造された層を結合する少なくとも一つの電気経路とを備えた集積回路システム」に相当する。また、シリコン基板１０に、第１の面１０ａから対向する第２の面１０ｂに第２電極２３に至る溝１１が形成され、この溝１１の内部には導電性材料が充填された導電部１２が設けられ、導電部１２の一端部１２ａが、この集積回路と第２電極２３を介して電気的に接続され、導電部１２の他端部１２ｂに電子素子６０（例えば、弾性表面波素子）が電気的に接続されているものであるから、引用発明の「導電部１２」は、本願発明の「少なくとも一つの電気経路が、貫通シリコンビア（ＴＳＶ）である」ことに相当する。
　ただし、本願発明では、第二の予め製造された層の中に少なくとも一つの個別パッシブ部品を含む電気部品を接続する一つ以上のリンクを有し、一つ以上のリンクが、半導体ダイと集積された第二の予め製造された層を備える集積回路システムの性能を調整するように選択的に溶かされるか又は壊されるように構成されているのに対し、引用発明では、少なくとも一つの個別パッシブ部品を含む電気部品を接続する一つ以上のリンクは備えるものの、リンクが、半導体ダイと集積された第二の予め製造された層を備える集積回路システムの性能を調整するように選択的に溶かされるか又は壊されるようには構成されてはいない。
　したがって、本願発明と引用発明とは、
「半導体ダイの前面上に製造された第一のアクティブ層と、半導体ダイの裏面上において半導体ダイと集積された第二の予め製造された層であって、該第二の予め製造された層の中に電気部品と、電気部品を接続する一つ以上のリンクとを有し、電気部品が少なくとも一つの個別パッシブ部品を含む、第二の予め製造された層と、第一のアクティブ層及び前記第二の予め製造された層を結合する少なくとも一つの電気経路とを備えた集積回路システムであって、少なくとも一つの電気経路が、貫通シリコンビア（ＴＳＶ）である集積回路システム。」
である点で一致し、次の点で相違する。
（相違点）
　少なくとも一つの個別パッシブ部品を含む電気部品を接続する一つ以上のリンクについて、本願発明では、「一つ以上のリンクが、半導体ダイと集積された第二の予め製造された層を備える集積回路システムの性能を調整するように選択的に溶かされるか又は壊されるように構成されている」のに対し、引用発明では、そのような構成を有していない点。
５．判断
　上記相違点について検討すると、
　少なくとも一つの個別パッシブ部品を含む電気部品を接続する一つ以上のリンクについて、上記「３．（２）」の周知例１には、一対の主電極部と、この主電極部間に形成される薄膜抵抗体とで構成される薄膜抵抗器において、主電極部の少なくとも一方側より延設され、薄膜抵抗体上の複数箇所においてその抵抗体を短絡させる延設電極部と、この延設電極部の途中に複数箇所設けられ、必要に応じて延設部の電極パターンを切断するトリミング部とを備えた薄膜抵抗器において、製造された薄膜抵抗器は、複数のトリミング部の中の適宜な箇所を切断することによって、任意の抵抗値を有する薄膜抵抗器を完成（製造）することが記載されている。
　また、上記「３．（３）」の周知例２には、積層セラミックコンデンサの主面にミアンダ状パターンをなすように被着され、その両端部を一対の端面電極に電気的に接続させた抵抗体を備えてなる複合電子部品において、抵抗体は、ミアンダ状パターンの途中に複数個のスタブを有しており、上述した複合電子部品の一対の端面電極間の電気抵抗値及びインダクタンス値を測定しつつ、これらの値が目標値に達するまでスタブを徐々に除去して電気抵抗値及びインダクタンス値を調整することを特徴とする複合電子部品の特性調整方法が記載されている。
　さらに、上記「３．（４）」の周知例３には、厚膜印刷コンデンサの電極形状及び厚膜印刷コンデンサの容量調整方法に関して、セラミック基板上あるいはセラミックグリーンシート上に、電極導体ペーストを対向する櫛形に印刷し、その電極上に誘電体ペーストを印刷塗布することにより、厚膜印刷コンデンサを形成し、対向する櫛形に形成された電極の歯部を、レーザ光などにより選択的に切断することにより容量を調整するものが記載され、その効果として、回路基板においては、他の電子部品実装後も厚膜印刷コンデンサの容量を調整することができる点や、セラミック基板に内蔵されたコンデンサについても、櫛形歯部の配線をビア導体を介して最外層に配線することにより、同様に容量を調整することができる点が記載されている。
　そうすると、電気部品や複合電子部品の特性調整方法において、少なくとも一つの個別パッシブ部品を含む電気部品を接続する一つ以上のリンクにおいて、予め製造された電気部品や複合電子部品の性能を調整するために、電気部品を接続するリンクを選択的に切断・除去することで所望の特性を有する電気部品や複合電子部品を完成することは周知の技術事項であるから、引用発明の半導体ダイの表面上に予め製造される受動素子である電気部品に、予め製造された電気部品や複合電子部品の性能を調整するために、電気部品を接続するリンクを選択的に切断・除去することで所望の特性を有する電気部品や複合電子部品を完成するという周知の技術事項を適用して、相違点に係る構成とすることは当業者が容易になし得たものである。
　そして、本願発明が奏する効果についてみても、引用例及び周知技術から当業者が十分に予測できたものであって、格別なものとはいえない。
　なお、請求人は平成２８年５月１０日付け意見書において、「特に、「前記一つ以上のリンクが、前記半導体ダイと集積された前記第二の予め製造さ
れた層を備える前記集積回路システムの性能を調整するように選択的に溶かされるか又は壊されるように構成されている」との特徴については、集積前の部品層レベルでの調整ではなくて、集積された後のシステムレベルでの調整を可能にして、製造販売される物の特性を変更するもので、本願発明の集積回路システム自体は、リンクを備えたままで繰り返し再現性があるように製造され、製造後の半製品の状態において、個々の製造におけるプロセス変動を補償したり、多様な応用に応じて、リンクを溶融又は破壊することによって、システム全体レベルでの性能の調整が行われるのに対し、いずれの引用文献にも、集積システムについてのシステムレベルでの調整という技術的思想は存在していない」旨主張している。
　しかしながら、本願発明の構成要件は、一つの個別パッシブ部品に一つ以上のリンクで接続する電気部品を否定するものではないし、リンクによる電気部品や複合電子部品の性能調整を集積前に行うか、集積後に行うかを問うものでもない。そして、上記「３．（４）」の周知技術には、「厚膜印刷コンデンサの回路基板において、他の電子部品実装後も厚膜印刷コンデンサの容量を調整することができる点」が発明の効果として記載されているから、電気部品や複合電子部品の性能調整を他の電子部品の実装後に行うことも周知の技術思想であり、複数の電子部品の実装後に性能調整を行うことは、システムレベルでの調整に他ならないから、システムレベルでの調整という技術的思想は存在していないとの請求人の主張は認められない。
６．むすび
　以上のとおり、本願の請求項１に係る発明は、引用例及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、その余の請求項に論及するまでもなく拒絶すべきものである。
　よって、結論のとおり審決する。