【事件の表示】
　特願２０１２−２７４７４７「容量素子、容量アレイおよびＡ／Ｄ変換器」拒絶査定不服審判事件〔平成２６年　６月３０日出願公開、特開２０１４−１２０６１５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本願は，平成２４年１２月１７日の出願であって，その手続の経緯は以下のとおりである。
平成２５年１０月２２日　手続補正
平成２７年　６月１２日　名義変更
平成２７年　８月３１日　審査請求
平成２８年　９月　８日　拒絶理由通知
平成２８年１１月　４日　意見書・手続補正
平成２８年１１月１８日　拒絶査定
平成２９年　２月　７日　審判請求
　
２　本願発明について
（１）本願発明
　本願の請求項１に係る発明（以下，「本願発明」という。）は，特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「第１端子と，
　第２端子と，
　基板上に設けられた複数の配線層において，同心状で交互に配置され，それぞれ閉ループ形状を有する第１電極および第２電極と，を有し，
　前記第１電極および前記第２電極は，前記複数の配線層において対応する位置に形成され，
　前記第１電極および前記第２電極は，前記複数の配線層の第１配線層において前記第１端子および前記第２端子の一方に共通接続され，前記第１配線層は，前記複数の配線層の基板側の最下層の配線層であり，
　前記第１電極および前記第２電極は，前記複数の配線層の第２配線層において前記第１端子および前記第２端子の各々に接続され，前記各第１電極，および，前記各第１電極に隣接する前記第２電極の対応する１つは，前記第２配線層において，静電結合されてキャパシタを形成する，
　ことを特徴とする容量素子。」
（２）引用文献１の記載
　ア　引用文献１
　原査定の拒絶の理由に引用された，特表２００３−５２９９４１号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。（下線は当審において付加した。以下同じ。）
（ア）「【０００１】
　
本発明は，金属酸化膜半導体（ＭＯＳ）用のキャパシタ構造体に関し，特に，同心リング状キャパシタ・プレート(concentric ring-shaped capacitor plates)のアレイを定めるビアによってレベル間が接続された導電性の複数レベルのリング状同心ラインによって形成されたディープ・サブミクロン相補型金属酸化膜半導体（deep sub-micron complementary metal-oxide semiconductor(ＣＭＯＳ)）用のキャパシタ構造体に関する
（イ）「【００１０】
　
図２から図４は，ディープ・サブミクロンＣＭＯＳにおける容量を発生させるための本発明による実施の形態に従ったキャパシタ構造体２０を集合的に示したものである。
キャパシタ構造体２０は，複数導体レベルの工程によって半導体材料の基板２１の上方に形成される（４つの電気的な導体レベルＬ１からＬ４が図解のみのために描かれている）。第１の導体レベルＬ１は導電性リング状ライン２２の第１の同心アレイを含み，第２の導体レベルＬ２は導電性リング状ライン２３の第２の同心アレイを含み，第３の導体レベルＬ３は導電性リング状ライン２４の第３の同心アレイを含み，並びに，第４の導体レベルＬ４は導電性リング状ライン２５の第４の同心アレイを含む。図示されているように，リング状導線２２から２５は四角形であるが，導線２２から２５は，例えば，長方形，八角形または円形でもよい。
　　　【００１１】
　第１の誘電体層２６は，基板２１と第１の導体レベルＬ１との間の空間に充填され，第２の誘電体層２７は，第１の導体レベルＬ１と第２の導体レベルＬ２との間の空間および第１の導体レベルＬ１の同心線２２の間の空間に充填され，第３の誘電体層２８は，第２の導体レベルＬ２と第３の導体レベルＬ３との間の空間および第２の導体レベルＬ２の同心線２３の間の空間に充填され，第４の誘電体層２９は，第３の導体レベルＬ３と第４の導体レベルＬ４との間の空間および第３の導体レベルＬ３の同心線２４の間の空間に充填され，並びに，第５の誘電体層３０は，第４の導体レベルとコンタクト層３１との間の空間，並びに，第４の導体レベルＬ４の同心線２５の間の空間に充填される。
第２，第３および第４のレベルＬ２からＬ４の導線２３から２５は，実質的に第１のレベルＬ１に該当する導線２２の上に存在するので，導線の積層を同心に形成する。各積層の導線２２から２５は，第２，第３および第４の誘電体層を貫通して，導電ビア３２の第１のセットによって電気的に接続されている。その結果の構造は，リング状の容量電極，即ちプレート２７Ａ，２７Ｂの同心アレイを形成する。
　　　【００１２】
　
同心のリング状キャパシタ・プレート２７Ａ，２７Ｂのアレイは，コンタクト層３１内に定められた相対する極性の第１および第２の電極Ａ，Ｂへ交互に電気的に接続される。特に，２７Ａで示されているリング状キャパシタ・プレートの総ては，第５の誘電体層３０を介して延伸するビア３３の第２のセットによって，コンタクト層３１における第１の電極Ａへ電気的に接続されている。２７Ｂで示されているリング状キャパシタ・プレートの総ては，第５の誘電体層３０を介して延伸するビア４２の第３のセットによって，コンタクト層３１における第２の電極Ｂへ電気的に接続されている。
（ウ）図２には，導電性リング状ライン２５が閉ループ形状を有すること，が記載されていると認められる。
（エ）図３には，同心アレイの外側から数えて奇数番目のキャパシタ・プレート２７Ａと偶数番目のキャパシタ・プレート２７Ｂが形成され，キャパシタ・プレート２７Ａの導電性リング状ライン及びキャパシタ・プレート２７Ｂの導電性リング状ラインは，交互に配置される，ことが記載されていると認められる。
　イ　引用発明
　前記アより，引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。
「第１の電極Ａと，
　第２の電極Ｂと，
　半導体材料の基板２１の上方に形成された，第１の導体レベルＬ１，第２の導体レベルＬ２，第３の導体レベルＬ３，及び第４の導体レベルＬ４において，
第１の導体レベルＬ１は導電性リング状ライン２２の第１の同心アレイを含み，
第２の導体レベルＬ２は導電性リング状ライン２３の第２の同心アレイを含み，
第３の導体レベルＬ３は導電性リング状ライン２４の第３の同心アレイを含み，並びに，第４の導体レベルＬ４は導電性リング状ライン２５の第４の同心アレイを含み，
第２，第３及び第４のレベルＬ２からＬ４の導線２３から２５は，実質的に第１のレベルＬ１に該当する導線２２の上に存在するので，導線の積層を同心に形成し，
各積層の導線２２から２５は，第２，第３及び第４の誘電体層を貫通して，導電ビア３２の第１のセットによって電気的に接続され，その結果の構造は，リング状の容量電極，即ちキャパシタ・プレート２７Ａ，２７Ｂの同心アレイを形成し，
同心のリング状キャパシタ・プレート２７Ａ及び２７Ｂのアレイは，コンタクト層３１内に定められた相対する極性の第１の電極Ａ及び第２の電極Ｂへ交互に電気的に接続された，キャパシタ構造体２０。」
（３）引用文献２の記載
　ア　引用文献２
　原査定の拒絶の理由に引用された，米国特許出願公開第２００５／００３０６９９号明細書（以下，「引用文献２」という。）には，図面とともに，次の記載がある。（下線は当審において付加し，訳は当審で作成した。以下同じ。）
（ア）「[0001]This invention relates to the field of capacitors. In particular, 
this invention relates to shielded capacitor structures in integrated circuits. 
（訳：[0001]本発明はキャパシタの分野に関するものである。具体的には，
本発明は，集積回路においてシールドされたキャパシタ構造に関する。
（イ）「[0004] Another type of prior art capacitor takes advantage of the reduced size of intralayer metal spacings. In this type of capacitor, vertically spaced fingers are connected to alternate capacitor nodes to provide a higher capacitance density than parallel plate structures. FIG. 1 is a perspective side view of a prior art vertical finger capacitor 100. Note that FIG. 1 shows the spatial relationship between the capacitor fingers and does not show the remainder of the capacitor or the integrated circuit.」
（訳：[0004]他の従来技術のキャパシタは層内の金属間隔を縮小する。このキャパシタでは，垂直方向に離間したフィンガは交互にキャパシタのノードに接続され，平行平板構造よりも高い静電容量密度を提供する。図1は従来技術の縦形フィンガキャパシタ100の斜視側面図である。図1は，キャパシタ・フィンガ間の空間的な関係を示し，キャパシタや集積回路の残りの部分は示していない。）
（ウ）「[0005]
 FIG. 1 shows a capacitor 100 formed between nodes A and B (not shown). The capacitor 100 includes a first set of fingers connected to node A and a second set of fingers connected to node B.
（訳：[0005]
図1は，ノードAとノードB(図示せず)との間に形成されたキャパシタ100を示している。キャパシタ100は，ノードAに接続された複数のフィンガである第1の組とノードBに接続された複数のフィンガである第2の組を含む。
（エ）「[0006]FIG. 2 is a diagram illustrating the electric fields for the capacitor structure shown in FIG. 1. As shown, 
significant electric fields are present around the capacitor fingers.
the capacitance of the capacitor
 is difficult to predict because it is impacted by the properties of materials around the fingers, which may be different than the properties of the dielectric present between the fingers. 
（訳：[0006]図2は，図1に示すキャパシタ構造の電界を示す図である。図示されているように，
キャパシタ・フィンガの周囲に多くの電界が存在する。
キャパシタの静電容量は，フィンガの周囲の材料の特性により強い影響を受け，その特性はフィンガ間に存在する誘電体の特性とは異なる場合もあるため，静電容量の予測が困難である。
（オ）「[0018]FIG. 4 is sectional view of an example of a capacitor structure of the present invention. 
FIG. 4 shows a capacitor 400 formed on a silicon substrate 402 as part of an integrated circuit 401 (other components of the integrated circuit 401 are not shown).
（訳：[0018]図4は，本発明のキャパシタ構造の一例を示す断面図である。 
図4は，集積回路401(集積回路401の他の構成要素は図示していない)の一部としてシリコン基板402上に形成されたキャパシタ400を示している。
（カ）「[0019]
The capacitor 400 is built using four layers of metal, designated as METAL 1, METAL 2, METAL 3, and METAL 4. Formed in the METAL 2 layer is a first row of conductive strips.
A second shield 410 is formed in the METAL 1 layer below the conductive strips. The shield 410 is formed by a solid conductive plate and is connected to node B of the capacitor.
（訳：[0019]
キャパシタ400は，金属1，金属2，金属3及び金属4として割り当てられた4つの金属層を用いて形成される。
第2シールド410は導電性ストリップ下方の金属1の層に形成されている。シールド410は固体導電性プレートによって形成され，キャパシタのノードBに接続されている。
（キ）「[0020] FIG. 4 also illustrates the electric fields present in the capacitor 400. As shown, 
the shields 408 and 410 confine the electric fields from node A to node B (as illustrated by the arrows) within the limits of the shields 408 and 410.
In most cases, shunt capacitance to the shield 408 is very small but that to the shield 410 from the underlying Silicon substrate 402 is fairly large.
（訳：[0020]図4はまた，キャパシタ400に存在している電界を示す。図示されているように，
シールド408および410は，シールド408および410の範囲内でノードAからノードB(矢印で示すように)の電界を閉じ込める。
大抵の場合，シールド408への分路キャパシタンスは非常に小さいが，その下のシリコン基板402からシールド410にかけての分路キャパシタンスはかなり大きくなっている。
（ク）「[0021]
A shielded capacitor structure of the present invention can take on many configurations in addition to the example shown in FIG. 4. FIGS. 5-13 show additional examples of shielded capacitors of the present invention.
（訳：[0021]
本発明によるシールドされたキャパシタ構造は，図4に示す例の他に多くの構成を採用することができる。図5-13は本発明のシールドされたキャパシタの追加の例を示している。
（ケ）「[0024]
FIG. 7 shows an example of a capacitor 700 where the shields 708 and 710 are comprised of conductive strips 704 and 706 rather than a continuous metal plate. The shields 708 and 710 are illustrated by a dashed box around the conductive strips formed in the METAL 1 and METAL 4 layers. 
 （訳：[0024]
図7は，シールド708および710が，連続した金属板ではなく導電性ストリップ704及び706から構成されたキャパシタ700の一例を示す図である。シールド708および710は，金属1および金属4の層に形成された導電性ストリップの周囲の破線のボックスで示されている。）
　イ　技術的事項
　前記アより，引用文献２には次の技術的事項が記載されていると認められる。
「ノードAとノードBとの間に形成され，シールドされたキャパシタにおいて，キャパシタは，シリコン基板上に金属1，金属2，金属3及び金属4として割り当てられた4つの金属層を用いて形成され，ノードAに接続された複数の導電性ストリップ704である第1の組とノードBに接続された複数の導電性ストリップB706である第2の組を含み，最下層である金属1の層に，ノードBに接続された複数の導電性ストリップ706からなるシールド710が形成された，キャパシタ。」
（４）引用文献３の記載
　ア　引用文献３
　原査定の拒絶の理由に引用された，特開２００９−３８３７２号公報（以下，「引用文献３」という。）には，図面とともに，次の記載がある。（下線は当審において付加した。以下同じ。）
（ア）「【技術分野】
　【０００１】
　
本発明は，超小型電子キャパシタ（コンデンサ）に関し
【背景技術】
【０００２】
キャパシタは，電子回路内の多岐にわたる多様な機能を実現するために使用される。これらの回路は，増幅段相互間を結合し，そしてバイパスする共振回路，フィルタ，電圧制御発振器を含む。
超小型電子キャパシタは，しばしば後工程（ＢＥＯＬ）処理の一部として製造される。
【発明が解決しようとする課題】
【０００３】
　キャパシタの評価のための幾つかの特性は，静電容量密度（capacitive density），グランドに対する寄生容量，及び一以上の機能パラメータがデバイスの向き（device orientation）によりどの程度影響を受けるか等である。後工程により形成された現在のキャパシタ（ＢＥＯＬキャパシタ）は，幾つかの欠点を有する。標準的なＢＥＯＬで形成される櫛の歯状キャパシタの場合，デバイスは両方向において対称でないために，向きに依存した動作，望ましくない寄生容量及び回路のミスマッチ（不整合）を生じる。非対称的な形状は又，増大した面積を必要とする。更に，現在の
ＢＥＯＬキャパシタは，最下層のキャパシタのアノードが半導体基板に結合することにより生じる望ましくない大きな寄生容量を有する。
　イ　技術的事項
　前記アより，引用文献３には次の技術的事項が記載されていると認められる。
「超小型電子キャパシタにおいて，最下層のキャパシタのアノードが半導体基板に結合することにより生じる望ましくない大きな寄生容量を有する。」
（５）本願発明と引用発明との対比
　ア　引用発明の「第１の電極Ａ」及び「第２の電極Ｂ」は，それぞれ本願発明の「第１端子」及び「第２端子」に相当すると認められる。
　イ　引用発明の「半導体材料の基板２１の上方に形成された，第１の導体レベルＬ１，第２の導体レベルＬ２，第３の導体レベルＬ３，及び第４の導体レベルＬ４」は，本願発明の「基板上に設けられた複数の配線層」に相当すると認められる。
　ウ　引用発明の「第１の同心アレイ」，「第２の同心アレイ」，「第３の同心アレイ」，及び「第４の同心アレイ」のそれぞれの導電性リング状ラインは，前記（２）ア（イ）ないし（エ）から，「キャパシタ・プレート２７Ａ及び２７Ｂの導電性リング状ライン」からなり，これは本願発明の「同心状で交互に配置され，それぞれ閉ループ形状を有する第１電極および第２電極」に相当すると認められる。
　エ　前記ウの「キャパシタ・プレート２７Ａ及び２７Ｂの導電性リング状ライン」は，「第２，第３および第４のレベルＬ２からＬ４の導線２３から２５は，実質的に第１のレベルＬ１に該当する導線２２の上に存在するので，導線の積層を同心に形成」することから，本願発明の「前記第１電極および前記第２電極は，前記複数の配線層において対応する位置に形成され」を満たすと認められる。
　オ　前記ウの「キャパシタ・プレート２７Ａ及び２７Ｂの導電性リング状ライン」は，「各積層の導線２２から２５は，第２，第３および第４の誘電体層を貫通して，導電ビア３２の第１のセットによって電気的に接続され，その結果の構造は，リング状の容量電極，即ちプレート２７Ａ，２７Ｂの同心アレイを形成し」及び前記（２）ア（エ）から，容量電極の一方であるプレート２７Ａ及び容量電極の他方であるプレート２７Ｂを構成し，さらに，「同心のリング状キャパシタ・プレート２７Ａ，２７Ｂのアレイは，コンタクト層３１内に定められた相対する極性の第１の電極Ａ及び第２の電極Ｂへ交互に電気的に接続され」るから，本願発明の「前記第１電極および前記第２電極は，前記複数の配線層の第２配線層において前記第１端子および前記第２端子の各々に接続され，前記各第１電極，および，前記各第１電極に隣接する前記第２電極の対応する１つは，前記第２配線層において，静電結合されてキャパシタを形成する」を満たすと認められる。
　カ　引用発明の「キャパシタ構造体２０」は，下記相違点を除いて，本願発明の「容量素子」に相当すると認められる。
　キ　すると，本願発明と引用発明とは，下記クの点で一致し，下記ケの点で相違する。
　ク　一致点
「第１端子と，
　第２端子と，
　基板上に設けられた複数の配線層において，同心状で交互に配置され，それぞれ閉ループ形状を有する第１電極および第２電極と，を有し，
　前記第１電極および前記第２電極は，前記複数の配線層において対応する位置に形成され，
　前記第１電極および前記第２電極は，前記複数の配線層の第２配線層において前記第１端子および前記第２端子の各々に接続され，前記各第１電極，および，前記各第１電極に隣接する前記第２電極の対応する１つは，前記第２配線層において，静電結合されてキャパシタを形成する，容量素子。」
　ケ　相違点
　本願発明においては「前記第１電極および前記第２電極は，前記複数の配線層の第１配線層において前記第１端子および前記第２端子の一方に共通接続され，前記第１配線層は，前記複数の配線層の基板側の最下層の配線層であ」るのに対し，引用発明においては，キャパシタ・プレート２７Ａ及び２７Ｂの導電性リング状ラインは，第１の導体レベルＬ１において，それぞれ第１の電極Ａ及び第２の電極Ｂに接続されている点。
（６）相違点についての検討
　引用文献３に記載された技術的事項に示されるとおり，超小型電子キャパシタにおいて，最下層のキャパシタのアノードが半導体基板に結合することにより，望ましくない大きな寄生容量が発生することは公知であるから，この寄生容量を低減することは，当業者にとって公知の課題であるといえる。そして，引用発明は，「ディープ・サブミクロン相補型金属酸化膜半導体（deep sub-micron complementary metal-oxide semiconductor(ＣＭＯＳ)）用のキャパシタ構造体」である（前記（２）ア（ア））から，超小型電子キャパシタに属するものであり，最下層である第１の導体レベルＬ１の導電性リング状ラインが半導体材料の基板２１に結合することにより望ましくない寄生容量が生じるものと考えられる。
　そして，引用文献２に記載された技術的事項には，シリコン基板上に形成された，複数の金属層により構成されるキャパシタにおいて，複数の金属層の導電性ストリップから発生する電界を閉じ込めるために，最下層の金属層の全ての導電性ストリップをキャパシタの一方のノードに接続して，シリコン基板上への電界をシールドする事項が開示されており，これは電界をシールドすることにより静電容量のうち「フィンガの周囲の材料の特性により強い影響を受ける」部分（前記（３）ア（エ））すなわち寄生容量を低減するものであるから，寄生容量の低減を目的として，引用文献２に記載された技術的事項を採用し，引用発明の第１の導体レベルＬ１において寄生容量の低減するシールドを構成するために，第１の導体レベルＬ１におけるキャパシタ・プレート２７Ａの導電性リング状ライン及びキャパシタ・プレート２７Ｂの導電性リング状ラインを，第１の電極Ａ又は第２の電極Ｂの一方に共通に接続するように構成することは，当業者が容易に想到し得ることである。
（７）本願発明の効果について
　本願発明の効果は，引用発明の構成並びに引用文献２及び３に記載された技術的事項から当業者が予測できるものであり，格別のものではない。
（８）まとめ
　したがって，本願発明は，引用発明，並びに，引用文献２及び３記載の技術的事項に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　
３　結言
　以上のとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により，特許を受けることができないから，他の請求項について検討するまでもなく，本願は拒絶されるべきものである。 
　
　よって，結論のとおり審決する。