【事件の表示】
　特願２０１４−５４５９１３「不揮発性メモリデバイス及びかかるデバイスのプログラミング方法」拒絶査定不服審判事件〔平成２５年　６月１３日国際公開、ＷＯ２０１３／０８５６７６、平成２７年　１月　５日国内公表、特表２０１５−５００５４６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，２０１２年１１月１３日（パリ条約による優先権主張外国庁受理２０１１年１２月８日（以下，「優先日」という。），米国）を国際出願日とする出願であって，その後の手続の経緯の概略は次のとおりである。
　
国内書面（提出日）　　　　　　　　平成２６年６月６日
翻訳文（提出日）　　　　　　　　　平成２６年８月６日
手続補正（提出日）　　　　　　　　平成２６年８月６日
出願審査請求（提出日）　　　　　　平成２６年８月６日
手続補正（提出日）　　　　　　　　平成２７年１月２３日
拒絶理由通知（起案日）　　　　　　平成２７年３月２日
意見，手続補正（提出日）　　　　　平成２７年６月４日
拒絶査定（起案日）　　　　　　　　平成２７年７月１７日
拒絶査定謄本送達　　　　　　　　　平成２７年７月２２日
審判請求（提出日）　　　　　　　　平成２７年１１月２４日
手続補正（提出日）　　　　　　　　平成２７年１１月２４日
前置報告（作成日）　　　　　　　　平成２８年１月２９日
上申書（提出日）　　　　　　　　　平成２８年５月１６日
上申書（提出日）　　　　　　　　　平成２８年５月２６日
　
第２　平成２７年１１月２４日付の手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２７年１１月２４日付の手続補正を却下する。
　
［理由］
１．補正の内容
　平成２７年１１月２４日付の手続補正（以下，「本件補正」という。）により，特許請求の範囲は次のとおり補正された。
　
［補正前請求項］
　本件補正前の平成２７年６月４日付の手続補正により補正された特許請求の範囲の請求項を「補正前請求項」という。
「【請求項１】
　プログラミング電流を供給するための電荷ポンプと，
　各々が複数のメモリセルを含む複数のユニットに分割され，前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと，
　前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと，
　クロックパルス発生器を含み，プログラムされるビットを「０」ビットに関して連続的にチェックするように構成された，デジタル「０」ビット検出器を備え，プログラムされる前記ユニットの各々の前記メモリセル数をカウントするためのカウンタ回路と，
　前記カウンタ回路の出力が，前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになることを示す場合には，前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし，前記カウンタ回路の前記出力が，前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになることを示す場合には，前記プログラミング電流を用いて，前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々の関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と，
を備える不揮発性メモリデバイス。
　　【請求項２】
　前記不揮発性メモリセルの状態を検知するために，１つがユニットの不揮発性メモリセルの各々に接続された複数のセンスアンプと，
　前記検知されたユニットに関連する前記インジケータ・メモリセルの状態を検知するために，前記インジケータ・メモリセルに接続されたインジケータ・センスアンプと，
　前記インジケータ・センスアンプが，前記インジケータ・メモリセルの状態が特定の１つの状態にあることを検知した場合には，前記複数のセンスアンプの状態を出力し，前記インジケータ・センスアンプが，前記インジケータ・メモリセルの状態が別の状態にあることを検知した場合には，前記複数のセンスアンプの反転状態を出力するための論理回路と，
を更に備える，請求項１に記載のメモリデバイス。
　　【請求項３】
　前記不揮発性メモリセルアレイは，複数のロー及びカラムに配列され，インジケータ・メモリセルアレイは，前記不揮発性メモリセルアレイにロー方向で隣接して位置し，１つのインジケータ・メモリセルが前記同じロー内の複数のメモリセルに関連する，請求項１に記載のメモリデバイス。
　　【請求項４】
　前記不揮発性メモリセルアレイは，複数のロー及びカラムに配列され，インジケータ・メモリセルアレイは，前記不揮発性メモリセルアレイにカラム方向で隣接して位置し，１つのインジケータ・メモリセルが前記同じカラム内の複数のメモリセルに関連する，請求項１に記載のメモリデバイス。
　　【請求項５】
　前記メモリセルの各々は，
　平面を有する第１の導電型の半導体基板と，
　前記平面上の第２の導電型の第１の領域と，
　前記第１の領域から間隔を置いて配置され，チャネル領域が該間隔に含まれている，前記平面上の前記第２の導電型の第２の領域と，
　前記チャネル領域の第１の部分から間隔を置いて配置された浮遊ゲートと，
　前記浮遊ゲートの一方の側面で前記浮遊ゲートに隣接し，前記浮遊ゲートから絶縁されており，更に前記チャネル領域の第２の部分から間隔を置いて配置されているワード線と，
　前記浮遊ゲートの他方の側面で前記浮遊ゲートに隣接し，前記浮遊ゲートから絶縁されており，更に前記第２の領域から間隔を置いて配置されている消去ゲートと，
　前記浮遊ゲートから間隔を置いて配置され，前記ワード線と前記消去ゲートとの間に存在しており，更にそれらから絶縁された前記浮遊ゲート上のカップリングゲートと，
を備える，請求項１に記載のメモリデバイス。
　　【請求項６】
　前記特定の割合は５０パーセントである，請求項１に記載のメモリデバイス。
　　【請求項７】
　デジタル「０」ビット検出器を更に備える，請求項１に記載のメモリデバイス。
　　【請求項８】
　プログラミング電流を供給するための電荷ポンプと，
　各々が複数のメモリセルを含む複数のユニットに分割され，前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと，
　前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと，
　前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には，前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし，前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には，前記プログラミング電流を用いて，前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々に関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と，
　クロックパルス発生器を含み，連続的にクロック制御されたデジタル「０」ビット検出に基づく，デジタル「０」ビット検出器と，
を備える不揮発性メモリデバイス。
　　【請求項９】
　前記メモリアレイは更に，複数のメモリサブアレイを含む，請求項１に記載のメモリデバイス。
　　【請求項１０】
　プログラミングに関するメモリセルを有さない各サブアレイは，プログラミングバイアスをディセーブルにする，請求項９に記載のメモリデバイス。
　　【請求項１１】
　不揮発性メモリデバイスをプログラミングする方法であって，
　前記メモリデバイスは，各メモリユニットが，複数のメモリセルを有し関連するインジケータ・メモリセルを含む，複数のメモリユニットを備え，前記ユニットの複数のメモリセル及び前記関連するインジケータ・メモリセルは，電荷ポンプからのプログラミング電流によってプログラムされ，
前記方法は，
　プログラムされる前記ビットを「０」ビットに関して連続的にチェックすることによって，前記ユニット内のメモリセルの特定の割合又はそれ以下が前記プログラミング電流によってプログラムされることになるか否かを，クロックパルス発生器を含むデジタル「０」ビット検出器を備えたカウンタ回路を用いて判定する段階と，
　プログラムされる場合には，前記プログラミング電流によって前記メモリセルをプログラムする段階と，
　プログラムされない場合には，前記プログラミング電流によって前記メモリセルの反転及び前記関連するインジケータ・メモリセルをプログラムする段階と，
を含む方法。
　　【請求項１２】
　同じユニットからの前記メモリセルの各々の状態を検知する段階と，
　同じユニットに関連する前記インジケータ・メモリセルの状態を検知する段階と，
　前記関連するインジケータ・メモリセルが特定の１つの状態にある場合には，前記同じユニットからのメモリセルの各々の状態を出力する段階と，
　前記関連するメモリセルが別の状態にある場合には，前記同じユニットからのメモリセルの各々の反転状態を出力する段階と，
を更に含む，請求項１１に記載の方法。
　　【請求項１３】
　前記特定の割合は，約５０パーセントである，請求項１１に記載の方法。
　　【請求項１４】
　インジケータ・メモリセルは，複数のメモリセルを含む，請求項１１に記載の方法。
　　【請求項１５】
　インジケータ・メモリは，ローデコーダに隣接する，請求項１１に記載の方法。」
　
［補正後請求項］
　本件補正により補正された特許請求の範囲の請求項を「補正後請求項」という。
下線は補正事項を示すものとして請求人が付与したものである。
「【請求項１】
　プログラミング電流を供給するための電荷ポンプと，
　各々が複数のメモリセルを含む複数のユニットに分割され，前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと，
　前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと，
　クロックパルス発生器を含み，プログラムされるビットを「０」ビットに関して連続的にチェックするように構成された，デジタル「０」ビット検出器を備え，プログラムされる前記ユニットの各々の前記メモリセル数をカウントするためのカウンタ回路と，
　前記カウンタ回路の出力が，前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになることを示す場合には，前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし，前記カウンタ回路の前記出力が，前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになることを示す場合には，前記プログラミング電流を用いて，前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々の関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と，
を備え
，
　
前記メモリセルの各々は，
　
平面を有する第１の導電型の半導体基板と，
　
前記平面上の第２の導電型の第１の領域と，
　
前記第１の領域から間隔を置いて配置され，チャネル領域が該間隔に含まれている，前記平面上の前記第２の導電型の第２の領域と，
　
前記チャネル領域の第１の部分から間隔を置いて配置された浮遊ゲートと，
　
前記浮遊ゲートの一方の側面で前記浮遊ゲートに隣接し，前記浮遊ゲートから絶縁されており，更に前記チャネル領域の第２の部分から間隔を置いて配置されているワード線と，
　
前記浮遊ゲートの他方の側面で前記浮遊ゲートに隣接し，前記浮遊ゲートから絶縁されており，更に前記第２の領域から間隔を置いて配置されている消去ゲートと，
　
前記浮遊ゲートから間隔を置いて配置され，前記ワード線と前記消去ゲートとの間に存在しており，更にそれらから絶縁された前記浮遊ゲート上のカップリングゲートと，
を備える，
　　【請求項２】
　前記不揮発性メモリセルの状態を検知するために，１つがユニットの不揮発性メモリセルの各々に接続された複数のセンスアンプと，
　前記検知されたユニットに関連する前記インジケータ・メモリセルの状態を検知するために，前記インジケータ・メモリセルに接続されたインジケータ・センスアンプと，
　前記インジケータ・センスアンプが，前記インジケータ・メモリセルの状態が特定の１つの状態にあることを検知した場合には，前記複数のセンスアンプの状態を出力し，前記インジケータ・センスアンプが，前記インジケータ・メモリセルの状態が別の状態にあることを検知した場合には，前記複数のセンスアンプの反転状態を出力するための論理回路と，
を更に備える，請求項１に記載のメモリデバイス。
　　【請求項３】
　前記不揮発性メモリセルアレイは，複数のロー及びカラムに配列され，インジケータ・メモリセルアレイは，前記不揮発性メモリセルアレイにロー方向で隣接して位置し，１つのインジケータ・メモリセルが前記同じロー内の複数のメモリセルに関連する，請求項１に記載のメモリデバイス。
　　【請求項４】
　前記不揮発性メモリセルアレイは，複数のロー及びカラムに配列され，インジケータ・メモリセルアレイは，前記不揮発性メモリセルアレイにカラム方向で隣接して位置し，１つのインジケータ・メモリセルが前記同じカラム内の複数のメモリセルに関連する，請求項１に記載のメモリデバイス。
　　【請求項５】
　前記特定の割合は５０パーセントである，請求項１に記載のメモリデバイス。
　　【請求項６】
　デジタル「０」ビット検出器を更に備える，請求項１に記載のメモリデバイス。
　　【請求項７】
　プログラミング電流を供給するための電荷ポンプと，
　各々が複数のメモリセルを含む複数のユニットに分割され，前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと，
　前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと，
　前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には，前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし，前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には，前記プログラミング電流を用いて，前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々に関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と，
　クロックパルス発生器を含み，連続的にクロック制御されたデジタル「０」ビット検出に基づく，デジタル「０」ビット検出器と，
を備
え
　
前記メモリアレイは更に，複数のメモリサブアレイを含む，
　　【請求項８】
　プログラミングに関するメモリセルを有さない各サブアレイは，プログラミングバイアスをディセーブルにする，請求項７に記載のメモリデバイス。
　　【請求項９】
　不揮発性メモリデバイスをプログラミングする方法であって，
　前記メモリデバイスは，各メモリユニットが，複数のメモリセルを有し関連するインジケータ・メモリセルを含む，複数のメモリユニットを備え，前記ユニットの複数のメモリセル及び前記関連するインジケータ・メモリセルは，電荷ポンプからのプログラミング電流によってプログラムされ，
前記方法は，
　プログラムされる前記ビットを「０」ビットに関して連続的にチェックすることによって，前記ユニット内のメモリセルの特定の割合又はそれ以下が前記プログラミング電流によってプログラムされることになるか否かを，クロックパルス発生器を含むデジタル「０」ビット検出器を備えたカウンタ回路を用いて判定する段階と，
　プログラムされる場合には，前記プログラミング電流によって前記メモリセルをプログラムする段階と，
　プログラムされない場合には，前記プログラミング電流によって前記メモリセルの反転及び前記関連するインジケータ・メモリセルをプログラムする段階と，
　
同じユニットからの前記メモリセルの各々の状態を検知する段階と，
　
同じユニットに関連する前記インジケータ・メモリセルの状態を検知する段階と，
　
前記関連するインジケータ・メモリセルが特定の１つの状態にある場合には，前記同じユニットからのメモリセルの各々の状態を出力する段階と，
　
前記関連するメモリセルが別の状態にある場合には，前記同じユニットからのメモリセルの各々の反転状態を出力する段階と，
を含む方法。
　　【請求項１０】
　前記特定の割合は，約５０パーセントである，請求項９に記載の方法。
　　【請求項１１】
　インジケータ・メモリセルは，複数のメモリセルを含む，請求項９に記載の方法。
　　【請求項１２】
　インジケータ・メモリは，ローデコーダに隣接する，請求項９に記載の方法。」
　
２．補正の目的
　本件補正は，補正前請求項５を削除し，補正前請求項１の「メモリセルの各々」に対して「
前記メモリセルの各々は，
　
平面を有する第１の導電型の半導体基板と，
　
前記平面上の第２の導電型の第１の領域と，
　
前記第１の領域から間隔を置いて配置され，チャネル領域が該間隔に含まれている，前記平面上の前記第２の導電型の第２の領域と，
　
前記チャネル領域の第１の部分から間隔を置いて配置された浮遊ゲートと，
　
前記浮遊ゲートの一方の側面で前記浮遊ゲートに隣接し，前記浮遊ゲートから絶縁されており，更に前記チャネル領域の第２の部分から間隔を置いて配置されているワード線と，
　
前記浮遊ゲートの他方の側面で前記浮遊ゲートに隣接し，前記浮遊ゲートから絶縁されており，更に前記第２の領域から間隔を置いて配置されている消去ゲートと，
　
前記浮遊ゲートから間隔を置いて配置され，前記ワード線と前記消去ゲートとの間に存在しており，更にそれらから絶縁された前記浮遊ゲート上のカップリングゲートと，
を
備える，
前記メモリアレイは更に，複数のメモリサブアレイを含む，
　
　前記補正後請求項１，７の前記特定事項を追加する補正は，いずれも，発明を特定するために必要な事項である，「前記メモリセルの各々」，「前記メモリアレイ」，に限定を加えるものであるから，特許請求の範囲の減縮（第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって，その補正前の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）（以下，「限定的減縮」という。）を目的としたものである。
　
　したがって，本件補正は，請求項の削除，限定的減縮を目的としたものであるから，特許法第１７条の２第５項の規定に適合する。
　
３．独立特許要件について
　本件補正は，限定的減縮を目的とした補正事項を含むものであるから，特許出願の際独立して特許を受けることができるものでなければならない。そこで，本件補正後の特許請求の範囲の請求項７に記載された発明が，特許出願の際独立して特許を受けることができるものであるか否か（特許法第１７条の２第６項で準用する同法第１２６条第７項の規定に適合するか）以下に検討する。
　
（１）本件補正発明
　補正後請求項７に記載された発明（以下「本件補正発明」という。）は，前記平成２７年１１月２４日付の手続補正により補正された特許請求の範囲の請求項７に記載されたとおりの次のものである。（再掲する。）
　
「プログラミング電流を供給するための電荷ポンプと，
　各々が複数のメモリセルを含む複数のユニットに分割され，前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと，
　前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと，
　前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には，前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし，前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には，前記プログラミング電流を用いて，前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々に関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と，
　クロックパルス発生器を含み，連続的にクロック制御されたデジタル「０」ビット検出に基づく，デジタル「０」ビット検出器と，
を備え   　
　前記メモリアレイは更に，複数のメモリサブアレイを含む，不揮発性メモリデバイス。」
　
（２）引用文献
（２．１）引用文献１
（２．１．１）引用文献１に記載されている技術的事項
　本願出願前（優先日；２０１１年１２月８日）に頒布され，原審で引用された刊行物である国際公開第２００７／０６９２９５号（以下，「引用文献１」という。）には，図面とともに次の事項が記載されている。（下線は，当審が参考のために付加した。以下，他の文献についても同様とする。）
　
ア．「［００２６］　以下，図面を用い本発明に係る実施例について説明する。
実施例１
［００２７］　実施例１は，ＮＡＮＤ型のインターフェースを有する仮想接地型のフラッシュメモリの例である。
メモリセルは
不揮発性メモリセルである
［００２８］　実施例１に係る
フラッシュメモリは，
データのプログラム，読み出しは１ページ単位で行う
メモリセルアレイへのプログラム，読み出しを行う際は，１ページのデータを３２に分割した分割データ単位で行う。プログラムおよび読み出しに必要な電流
［００２９］　以下の説明では，外部回路からメモリセルアレイ１０に書き込むべきデータを通常データ，後述するデータを反転してプログラムしたか否かを示すフラグを指標データという。分割データは１ページの通常データを分割したデータであり，分割データと同時にプログラムまたは読み出される指標データを対応する指標データという。
実施例１では，分割データのサイズは５１２ｂｉｔであり，対応する指標データは４ｂｉｔ，書き込み分割データのサイズは１２８ｂｉｔで，対応する指標データは１ｂｉｔである。なお，これらのデータサイズはこの長さに限られるものではない
［００３０］　
図１は実施例１に係るフラッシュメモリのメモリセルアレイ１０周辺のブロック図
［００３１］　図１に戻り，縦方向に複数のページ分の領域が配置されている。このように，メモリセルアレイ１０は複数のページを含む。１ページ分の領域として，通常メモリ領域，指標データ領域を有している。通常メモリ領域は，通常データを記憶する領域である。指標データ領域は，指標データを記憶する領域である。１ページ分の領域には，データ読み出し時のレファレンスとして使用するセルを有するレファレンスセル領域，フアイル管理データなどを格納するセルを有するスペア領域も含まれるが，以下の説明では省略する。　
…（中略）…
［００３８］　図３はビットディテクタ４０のブロック図である。
ビットディテクタ４０は，ＲＡＭＤＡＴ上のデータ（分割データ）のうち，電荷をメモリセルの電荷蓄積層に書き込むデータ“０”のビット総数を計数する回路であり，その結果をもとにＷＲラッチ回路３０を制御する
ビットディテクタ４０は，分割データを書き込み分割データに分割するＭＵＸ４２，書き込み分割データのうち電荷蓄積層に電荷を書き込むデータ“０”を検出する加算器４４，加算器４４が検出したビットの総数を所定のビットの数と比較する比較部４６および比較部４６の比較結果に応じて，データを反転するかどうかを示すフラグを出力する出力部４８を有する。データを反転する場合，指標データＩＮＤは書き込まれて“０”に設定される
［００３９］　
メモリセルアレイ１０にデータをプログラムする際，書き込み分割データ１２８ｂｉｔのうち“０”の数が６４ｂｉｔより多い場合，その書き込み分割データ１２８ｂｉｔを反転する
この場合，“０”の数を加算器４４が計数し，比較部４６において６４ｂｉｔより多いかを比較する
［００４０］　一方，残りの５８個のデータ“１”は同様に反転されＷＲラッチ回路３０に保持される。これらのビットはメモリセル内の電荷蓄積層に電荷を書き込むこととなる。また，指標データＩＮＤは“０”が出力される。この結果，メモリセルの電荷蓄積層に電荷を書き込む“０”のビット数は，５９ｂｉｔ＝　５８ｂｉｔ（通常データ）＋ｌｂｉｔ（指標データ）である。仮に，上記反転処理を行わなかった場合，メモリセルの電荷蓄積層に電荷を書き込む“０”のビット数は，７０ｂｉｔ＝７０ｂｉｔ＋０ｂｉｔとなる。このように，
データの反転処理を行うことにより，データをプログラムする際，書き込みを行う“０”のビット数を減らし，のプログラム時間，書き込み電流が削減できる
…（中略）…
［００４３］　次に，メモリセルアレイ１０に１ページ分のデータをプログラムする際のフローを説明する。図５はデータをプログラムする際のフローチャート，図６はタイミングチャートである。図４のノードＤおよびＥはローレベルのまま，つまりトランスファーゲート３６および３７は閉じた（オフ）状態で以下のフローが行われる。図１を参照に，外部回路からメモリセルアレイにプログラムすべき１ページ分のデータが，入出力バス幅１６ｂｉｔ毎にデータＩＯ　ＤＡＴＡ（１５：０）として１＿ＳＡ（１５：０）５２に入カし，Ｓ（１５：０）としてＳＲＡＭアレイ５０に保持される。制御回路６０はＳＲＡＭアレイアドレスシーケンサ６４に指示し，ＳＲＡＭアレイ５０の最初のアドレスの分割データをＲＡＭＤＡＴ上に出力する。　
［００４４］　図５を参照に，
ビットディテクタ４０はＲＡＭＤＡＴ上の分割データ（５１２ｂｉｔ）のうち１つの書き込み分割データ（１２８ｂｉｔ）の“０”の総数を検出（ステップＳ１０）し，“０”が６４ｂｉｔより多いか判断する。ビットディテクタ４０は書き込み分割データの“０”の数が６４より大きければ，書き込み分割データを反転するため対応する指標データを“０”，６４ｂｉｔ以下であれば書き込み分割データを反転しないため対応する指標データを“１”とする。つまり，ビットディテクタ４０は，書き込み分割データを反転するか非反転か判断する（ステップＳ１２）
［００４５］　
反転の場合，つまり指標データが“０”の場合，ＷＲラッチ回路３０は書き込み分割データを反転しＷＲラッチ回路３０に保持する
［００４６］　図５に戻り，ステップＳ１２で
非反転の場合，つまり指標データが“１”の場合，ＷＲラツチ回路３０は書き込み分割データを反転せずＷＲラッチ回路３０に保持する
［００４７］　このように，
分割データの反転または非反転は通常ビット１２８ｂｉｔの書き込み分割データ単位で行われる。書き込み分割データを反転または非反転したかを示すフラグは１ビットの対応する指標データに記憶される
分割データを反転または非反転したデータを反転データという
［００４８］　図５および図６を参照に，ＷＲラッチ回路３０は，ラッチ３５に保持した反転データおよび対応する指標データをライト回路２２に出力する。ライト回路２２は反転データおよび対応する指標データをプログラムするべきメモリセルに接続するビットラインをプリチャージする（ステップＳ１６：プリチャージ）。プリチャージとは，プログラム時にビットラインに高電圧を供給する前にビットラインを電源電圧に予め充電しておくことでプログラム動作をより高速化するステップである。よって，簡単のためプリチャージを省略しても良い。次に，ステップＳ１８を実行する間にステップＳ２０からステップＳ２５を実行する。すなわち，
ライト回路２２は，最初のアドレスの反転データおよび対応する指標データをメモリセルアレイ１０のメモリセルにプログラムする
ビットディテクタ４０は，分割データを反転または非反転するか判断する
反転と判断した場合，ＷＲラッチ回路３０は分割データを反転し反転データとして保持する
非反転と判断した場合，ＷＲラッチ回路３０は分割データを反転せず反転データとして保持する
　
（２．１．２）引用文献１に記載された発明
ア．前記 ［００２８］段落の「フラッシュメモリは，・・・データのプログラム，読み出しは１ページ単位で行う・・・プログラムおよび読み出しに必要な電流」との記載から「フラッシュメモリのプログラムに必要な電流を供給する手段」をよみとることができる。
　
イ．前記［００２７］〜［００２９］段落の「メモリセルは・・・不揮発性メモリセルである・・・データのプログラム，読み出しは１ページ単位で行う・・・メモリセルアレイへのプログラム，読み出しを行う際は，１ページのデータを３２に分割した分割データ単位で行う。プログラムおよび読み出しに必要な電流・・・実施例１では，分割データのサイズは５１２ｂｉｔであり，対応する指標データは４ｂｉｔ，書き込み分割データのサイズは１２８ｂｉｔで，対応する指標データは１ｂｉｔである。なお，これらのデータサイズはこの長さに限られるものではない」 との記載から，「メモリセルは不揮発性メモリセルであり，プログラムに必要な電流を用いて，書き込み分割データのサイズ（１２８ｂｉｔ）でプログラムが行われるメモリセルアレイ」をよみとることができる。
　
ウ．前記［００４７］段落の「分割データの反転または非反転は通常ビット１２８ｂｉｔの書き込み分割データ単位で行われる。書き込み分割データを反転または非反転したかを示すフラグは１ビットの対応する指標データに記憶される」との記載，［００４８］段落の「ライト回路２２は，最初のアドレスの反転データおよび対応する指標データをメモリセルアレイ１０のメモリセルにプログラムする」との記載から，「分割データの反転または非反転は通常１２８ｂｉｔの書き込み分割データ単位で行われ，最初のアドレスの反転データおよび対応する指標データがプログラムされるメモリセルアレイのメモリセル」をよみとることができる。
　
エ．前記［００４４］〜［００４８］段落の「ビットディテクタ４０はＲＡＭＤＡＴ上の分割データ（５１２ｂｉｔ）のうち１つの書き込み分割データ（１２８ｂｉｔ）の“０”の総数を検出（ステップＳ１０）し，“０”が６４ｂｉｔより多いか判断する。ビットディテクタ４０は書き込み分割データの“０”の数が６４より大きければ，書き込み分割データを反転するため対応する指標データを“０”，６４ｂｉｔ以下であれば書き込み分割データを反転しないため対応する指標データを“１”とする。つまり，ビットディテクタ４０は，書き込み分割データを反転するか非反転か判断する（ステップＳ１２）・・・反転の場合，つまり指標データが“０”の場合，ＷＲラッチ回路３０は書き込み分割データを反転しＷＲラッチ回路３０に保持する・・・非反転の場合，つまり指標データが“１”の場合，ＷＲラツチ回路３０は書き込み分割データを反転せずＷＲラッチ回路３０に保持する・・・ライト回路２２は，最初のアドレスの反転データおよび対応する指標データをメモリセルアレイ１０のメモリセルにプログラムする」との記載，前記［００４７］段落の「分割データを反転または非反転したデータを反転データという」との記載から，「分割データ（５１２ｂｉｔ）のうち１つの書き込み分割データ（１２８ｂｉｔ）の“０”の総数を検出し，書き込み分割データの“０”の数が６４より大きければ，書き込み分割データを反転するため対応する指標データを“０”，６４ｂｉｔ以下であれば書き込み分割データを反転しないため対応する指標データを“１”とするビットディテクタと，反転の場合（指標データが“０”の場合），書き込み分割データを反転して保持し，非反転の場合（指標データが“１”の場合），書き込み分割データを反転せず保持するＷＲラツチ回路と，アドレスの反転または非反転したデータである反転データおよび対応する指標データをメモリセルアレイのメモリセルにプログラムするライト回路」 をよみとることができる。
　　
オ．前記［００３８］〜［００３９］段落の「ビットディテクタ４０は，ＲＡＭＤＡＴ上のデータ（分割データ）のうち，電荷をメモリセルの電荷蓄積層に書き込むデータ“０”のビット総数を計数する回路であり，その結果をもとにＷＲラッチ回路３０を制御する・・・ビットディテクタ４０は，分割データを書き込み分割データに分割するＭＵＸ４２，書き込み分割データのうち電荷蓄積層に電荷を書き込むデータ“０”を検出する加算器４４，加算器４４が検出したビットの総数を所定のビットの数と比較する比較部４６および比較部４６の比較結果に応じて，データを反転するかどうかを示すフラグを出力する出力部４８を有する。データを反転する場合，指標データＩＮＤは書き込まれて“０”に設定される・・・メモリセルアレイ１０にデータをプログラムする際，書き込み分割データ１２８ｂｉｔのうち“０”の数が６４ｂｉｔより多い場合，その書き込み分割データ１２８ｂｉｔを反転する・・・この場合，“０”の数を加算器４４が計数し，比較部４６において６４ｂｉｔより多いかを比較する」との記載から，「書き込み分割データ１２８ｂｉｔのうち電荷蓄積層に電荷を書き込むデータ“０”のビットの総数を検出する加算器を含むビットディテクタ」をよみとることができる。
　
カ．前記［００３０］段落の「図１は実施例１に係るフラッシュメモリのメモリセルアレイ１０周辺のブロック図」との記載，図１を参照すれば，「メモリセルアレイを含む，フラッシュメモリデバイス」をよみとることができる。
　
　前記ア．〜カ．によれば，引用文献１には，前記［００４０］段落に記載された「データの反転処理を行うことにより，データをプログラムする際，書き込みを行う“０”のビット数を減らし，」「プログラム時間，書き込み電流が削減できる」次の発明（以下，「引用発明」という。）が示されている。
　
「フラッシュメモリのプログラムに必要な電流を供給する手段と，
  メモリセルは不揮発性メモリセルであり，プログラムに必要な電流を用いて，書き込み分割データのサイズ（１２８ｂｉｔ）でプログラムが行われるメモリセルアレイと，
  分割データの反転または非反転は通常１２８ｂｉｔの書き込み分割データ単位で行われ，最初のアドレスの反転データおよび対応する指標データがプログラムされるメモリセルアレイのメモリセルと，
　分割データ（５１２ｂｉｔ）のうち１つの書き込み分割データ（１２８ｂｉｔ）の“０”の総数を検出し，書き込み分割データの“０”の数が６４より大きければ，書き込み分割データを反転するため対応する指標データを“０”，６４ｂｉｔ以下であれば書き込み分割データを反転しないため対応する指標データを“１”と判断するビットディテクタと，反転の場合（指標データが“０”の場合），書き込み分割データを反転して保持し，非反転の場合（指標データが“１”の場合），書き込み分割データを反転せず保持するＷＲラツチ回路と，アドレスの反転または非反転したデータである反転データおよび対応する指標データをメモリセルアレイのメモリセルにプログラムするライト回路と，
　 書き込み分割データ１２８ｂｉｔのうち電荷蓄積層に電荷を書き込むデータ“０”のビットの総数を検出する加算器を含む前記ビットディテクタと，
　 前記メモリセルアレイを含む，フラッシュメモリデバイス。」
　
（２．２）引用文献２
（２．２．１）引用文献２に記載されている技術的事項
　本願出願前（優先日；２０１１年１２月８日）に頒布され，原審で引用された刊行物である特開２００４−５５１０７号公報（以下，「引用文献２」という。）には，図面とともに次の事項が記載されている。
Ａ．「【０００１】
【発明の属する技術分野】
本発明は，
ビットカウンタとこれを用いた半導体素子のプログラム回路
に係り，特に，プログラム動作時にプログラム動作時間を短縮させることが可能なビットカウンタと，これを用いた
不揮発性メモリ素子のプログラム回路
に関する
…（中略）…
【００１６】
【課題を解決するための手段】
上記目的を達成するために，本発明は，
入力されるプログラムデータと対応し，前記プログラムデータのうちプログラムデータによってのみ同期され，互いに異なるクロック信号を発生するための多数のクロック発生部と，前記クロック発生部から出力される前記クロック信号によって同期され，同期時に入力データを順次シフトさせ，前記プログラムデータのうちプログラムするプログラムデータのビット数をカウントするカウンタを含むビットカウンタ
　
Ｂ．「【００３２】
一方，図２に示した本発明のビットカウンタは，セルのゲート電圧とドレイン電圧を生成するための
プログラム電圧をポンプする
ポンピング回路
　
（２．２．２）引用文献２に記載された技術
（Ａ）前記Ａ．の「ビットカウンタとこれを用いた半導体素子のプログラム回路・・・に係り，特に，プログラム動作時にプログラム動作時間を短縮させることが可能なビットカウンタと，これを用いた・・・不揮発性メモリ素子のプログラム回路・・・に関する」との記載，「入力されるプログラムデータと対応し，前記プログラムデータのうちプログラムデータによってのみ同期され，互いに異なるクロック信号を発生するための多数のクロック発生部と，前記クロック発生部から出力される前記クロック信号によって同期され，同期時に入力データを順次シフトさせ，前記プログラムデータのうちプログラムするプログラムデータのビット数をカウントするカウンタを含むビットカウンタ」との記載から，プログラム動作時にプログラム動作時間を短縮させることが可能なビットカウンタと，これを用いた不揮発性メモリ素子のプログラム回路に関し，互いに異なるクロック信号を発生するための多数のクロック発生部（「クロックパルス発生器」）を含み，前記互いに異なるクロック信号によって同期され，同期時に入力データを順次シフトさせ（「連続的にクロック制御された」），プログラムデータのうちプログラムするプログラムデータのビット数をカウントするカウンタ（「デジタル「０」ビット検出に基づく，デジタル「０」ビット検出器」）の技術が示されている。
　してみれば，引用文献２には，プログラム動作時にプログラム動作時間を短縮させることが可能なビットカウンタと，これを用いた不揮発性メモリ素子のプログラム回路に関し，「クロックパルス発生器を含み，連続的にクロック制御された」デジタル「０」ビット検出に基づく，デジタル「０」ビット検出器に相当する技術が示されている。
　
（Ｂ）前記Ｂ．の「プログラム電圧をポンプするポンピング区間（すなわち，ポンピング回路」との記載から，引用文献２には，「プログラム電圧をポンプするポンピング回路」の技術が示されている。　
　
（２．３）引用文献３
（２．３．１）引用文献３に記載されている技術的事項
　本願出願前（優先日；２０１１年１２月８日）に頒布され，原審で引用された刊行物である特開２００４−４６９７４号公報（以下，「引用文献３」という。）には，図面とともに次の事項が記載されている。
Ｃ．「【００１３】
【発明の実施の形態】
実施の形態１．
以下，この発明の実施の形態１を図に基づいて説明する。なおここで本実施の形態をより理解し易くするために，メモリアレイ構成を図１２に，従来の書き込み方式を図１３に，書き込みシーケンスを図１４に示す。図１３において，書き込み回路，デコーダ６のすべてが活性化されてチャージポンプ６０からすべてのメモリセル数，例えば８ビット又は１６ビットのメモリセル５０に電荷が供給されている。
本実施の形態１では，
すべてのメモリセル５０に対して同時に電荷を供給するのではなく最小ビットである，例えば４ビットまでの書き込みが可能なチャージポンプ６０ａを用い，書き込みを繰り返すことにより従来のチャージポンプ６０の小型化を図る
　
（２．３．２）引用文献３に記載された技術
　前記Ｃ．の「すべてのメモリセル５０に対して同時に電荷を供給するのではなく最小ビットである，例えば４ビットまでの書き込みが可能なチャージポンプ６０ａを用い，書き込みを繰り返すことにより従来のチャージポンプ６０の小型化を図る」との記載から，引用文献３には，チャージポンプの小型化を図るために，すべてのメモリセルに対して同時に電荷を供給するのではなく，例えば４ビットまでの書き込みが可能なチャージポンプを用いて書き込みを繰り返す技術が示されている。
　
（２．４）参考文献１
（２．４．１）参考文献１に記載されている技術的事項
　本願出願前（優先日；２０１１年１２月８日）に頒布された刊行物である特開２０１０−１２９１５４号公報（以下，「参考文献１」という。）には，図面とともに次の事項が記載されている。
Ｄ．「【０００２】
  近年，不揮発性半導体記憶装置，特にフラッシュメモリは，電気的にデータの書き換えが可能で，且つ電源を切った状態でもデータを保持することが出来るため，例えば，携帯電話，デジタルカメラ等の携帯機器のデータ格納用記憶装置として広く使用されている。
【０００３】
  一般に，メモリセルをプログラムするには電源電圧よりも高い所定の高電圧をメモリセルの制御ゲートに印加する必要があり，一定レベル以上のプログラム電流を必要とする。そして
制御ゲートに印加される高電圧はチップ内部に具備されたチャージポンプを通じて生成されるので，同時にプログラムすることが出来るメモリセルの個数はチャージポンプの能力やレイアウトの制約により制限される
【０００４】
  例えば，同時にプログラムすることが出来るビットの数が４個であるとき，１６ビットのデータは４ビットずつ分割された後，合計４回にわたってプログラムされる。そこで，フローティングゲートに電荷が溜まっていない状態を論理“１”に固定すると，同時にｎ（ｎは整数）ビットを書き込む際に，全てのビットが論理“０”であった場合はｎビット全てをプログラムする必要がある。また，チップ面積の制約等から，チャージポンプの能力を抑えｍ（ｍは整数：ｎ＞ｍ）ビットずつプログラムを行うように設計した場合には，ｎビット全てをプログラムするのにｎ／ｍ回，もしくはその値より大きく，一番近い整数回のプログラム動作が必要となる。
【０００５】
  プログラム回数が多くなれば，プログラムにかかる時間がそれだけ増大する。また一度にプログラム出来るビット数をｍビットとせず，ｎビットを全て同時に書き込めるように設計すると，チャージポンプのチップに占める面積の増大を招き，消費電流の増大にも繋がる。
【０００６】
  データをプログラムするのにかかる平均時間を短縮する企みは，本出願人が以前に出願した特許文献１にも記載されているが，回路構成が複雑であり必ずしも満足出来るものではない。
…（中略）…
【発明の開示】
【発明が解決しようとする課題】
【０００７】
  本発明は，
指定されたアドレスに対し入力されるｎビットのプログラムデータを同時にプログラムする場合に，プログラム回数（書き込み回数）を減らすことの出来る不揮発性半導体記憶装置を提供することを目的とする
  また，本発明は，
プログラム時（書き込み時）のプログラム電流容量を減らすことの出来る不揮発性半導体記憶装置を提供することを目的とする
【課題を解決するための手段】
【０００８】
  本発明は，データを記憶するメモリセルにより構成されるメモリセルアレイと，前記メモリセルアレイからデータを読み出すリード動作と，前記メモリセルアレイに対してデータを書き込むプログラム動作とを制御する制御回路とを備えた不揮発性半導体記憶装置において，指定されたアドレスに対し入力されるｎ（ｎは整数）ビットのプログラムデータを同時にプログラムする場合に，論理“０”に属するビットの個数のみをカウント，もしくは論理“１”に属するビットの個数のみをカウント，もしくは両方のビットの個数をカウントし，カウント数がｎ／２以下であった方の論理を初期状態として前記プログラムデータを再生成し，その再生成されたプログラムデータに基づいて前記プログラム動作を行う第１手段と，前記指定されたアドレスのメモリセルの前記初期状態が論理“０”と論理“１”のいずれであるかを認識させる認識ビットを前記プログラム動作時に書き込む第２手段とを具備したことを特徴とする。
  このように構成することにより最大プログラムビット数はｎ／２となるため最大のプログラム回数を従来の約半分とすることができる。」　
　
Ｅ．「【００５８】
  図１１，図１２は，入力データｎビットに対し，データ反転回路を組み込んで書き込みを行うことで書き込み電流を減らす場合の動作フローチャートである。
  図１１は，初期ビットを用いないで行う場合の，図１２は初期ビットを用いて行う場合のフローチャートをそれぞれ示している。
  図１１及び図１２で同一ステップには同一符号を付している。
【００５９】
  図１１に示すフローチャートについて，まず，指定されたアドレスに対し，ｎビットのデータをプログラムする場合（ステップ４００）について説明する。
  指定されたアドレスに対し，ｎビットデータを全て読み出し，初期状態であるか否かを確認する（ステップ４０２）。そして，データに“０”がなく，認識ビットも反転していない（初期状態）場合にはステップ４０４に移行し，データに“０”がある場合にはステップ４０６に移行する。ステップ４０４において，入力データの個数判定を行い，データ“０”の個数がｎ／２を超えている場合には，ステップ４０８に移行し，データ“０”の個数がｎ／２以下の場合には，ステップ４１０に移行する。
【００６０】
  ステップ４０８では，入力データを反転して書き込みデータとする。即ち，データ“０”はデータ“１”に，データ“１”はデータ“０”に反転した後に書き込まれる。
  ステップ４１０では，入力データは反転されることなく，そのまま書き込まれる。
  ステップ４０２において，データに“０”がある場合には，ステップ４０６において認識ビットの確認を行う。認識ビットが反転している場合，ステップ４１２に移行し，入力データを反転して書き込みデータとする。
  反転していない場合，ステップ４１４に移行し，入力データを反転することなく書き込みデータとする。
【００６１】
  ステップ４１６，４２８，４４０，４５０においては，書き込みデータのプログラムが，ステップ４１７においては認識ビットのプログラムが行なわれる。書き込みデータのプログラムと認識ビットのプログラムが行なわれた後は，ベリファイ判定（ステップ４２０，４３２，４４２，４５２）とマックスループ判定（ステップ４２２，４３４，４４４，４５４）が行なわれるが，これらのステップの詳細な説明については，図４のフローチャートで説明したのと同様であるため省略する。
  このように，
入力データｎビットに対し，データ反転回路を組み込むことで，最大書き込みビットはｎ／２となる。従って，ｎビットを一度に書き込む場合にｎ／２ビット＋認識ビット分の電流容量があれば良い
　
（２．４．２）参考文献１に記載されている技術的事項
　前記Ｄ．の「制御ゲートに印加される高電圧はチップ内部に具備されたチャージポンプを通じて生成されるので，同時にプログラムすることが出来るメモリセルの個数はチャージポンプの能力やレイアウトの制約により制限される・・・指定されたアドレスに対し入力されるｎビットのプログラムデータを同時にプログラムする場合に，プログラム回数（書き込み回数）を減らすことの出来る不揮発性半導体記憶装置を提供することを目的とする・・・プログラム時（書き込み時）のプログラム電流容量を減らすことの出来る不揮発性半導体記憶装置を提供することを目的とする」との記載，前記Ｅ．の「入力データｎビットに対し，データ反転回路を組み込むことで，最大書き込みビットはｎ／２となる。従って，ｎビットを一度に書き込む場合にｎ／２ビット＋認識ビット分の電流容量があれば良い」との記載から，参考文献１には，指定されたアドレスに対し入力されるｎビットのプログラムデータを同時にプログラムする場合に，プログラム回数（書き込み回数）を減らすことの出来る不揮発性半導体記憶装置を提供すること，および，プログラム時（書き込み時）のプログラム電流容量を減らすことの出来る不揮発性半導体記憶装置を提供することを目的とし，ｎビットを一度に書き込む場合にｎ／２ビット＋認識ビット分の電流容量とするものにおいてチャージポンプを用いる技術が示されている。
　
（２．５）参考文献２
（２．５．１）参考文献２に記載されている技術的事項
　本願出願前（優先日；２０１１年１２月８日）に頒布された刊行物である特表２００９−５０９２８７号公報（以下，「参考文献２」という。）には，図面とともに次の事項が記載されている。
Ｆ．「【０００８】
  別の局面は，
不揮発性メモリセルの少なくとも１つのアレイを含むメモリデバイス
電圧供給コンポーネントは，複数のメモリセルを同時にプログラムするためのプログラミング電圧を発生させるよう構成され，電圧供給コンポーネントは高圧ポンプまたはＤＣ−ＤＣ変換器を含み得る
　
Ｇ．「【００４５】
  動作時に，逆プログラミング方法は，サブウインドウ５２０におけるデータに基づいて，いかにプログラムされたセル２０１を解釈すべきかを動的に選択する。たとえば，プログラムされていないメモリセル２０１（すなわち，蓄積された電荷を持たないセル）が通常論理１（１）であると解釈され，サブウインドウ５２０がすべての論理０（０）を含む場合，サブウインドウ５２０におけるすべてのビット（すなわち，６４ビット）をプログラムする代わりに，サブウインドウ５２０におけるプログラムされていないメモリセル２０１が代わりに論理０に対応するものとして解釈され得る。この態様で，サブウインドウ５２０の６４ビットをすべてプログラムする代わりに，サブウインドウ５２０におけるビットはどれもプログラムされる必要がなく，その結果，大幅な時間および電力の節約になる。この例では，サブウインドウにおけるメモリセルを逆の態様で解釈すべきであることを示すために，表示ビットなどのわずか１つの構成ビットがプログラムされてもよく，プログラムされていないメモリセルは従来の論理１ではなく論理０に対応する。
【００４６】
  
逆プログラミング技術
上述のプログラミング技術では，６４ビットのプログラムウインドウに必要な最大合計電流は，３２ビット＋構成ビット（たとえば，表示ビット）をプログラムするためにほぼ半分（約３．３ｍＡ）に削減され得る。この状況で，プログラム電圧発生器１２２の容量を超えることなく６４ビットのプログラミングウインドウを使用できる
　
（２．５．２）参考文献２に記載されている技術的事項
　前記Ｆ．の「不揮発性メモリセルの少なくとも１つのアレイを含むメモリデバイス・・・電圧供給コンポーネントは，複数のメモリセルを同時にプログラムするためのプログラミング電圧を発生させるよう構成され，電圧供給コンポーネントは高圧ポンプまたはＤＣ−ＤＣ変換器を含み得る」との記載，前記Ｇ．の「逆プログラミング技術・・・上述のプログラミング技術では，６４ビットのプログラムウインドウに必要な最大合計電流は，３２ビット＋構成ビット（たとえば，表示ビット）をプログラムするためにほぼ半分（約３．３ｍＡ）に削減され得る。この状況で，プログラム電圧発生器１２２の容量を超えることなく６４ビットのプログラミングウインドウを使用できる」との記載から，参考文献２には，不揮発性メモリセルの少なくとも１つのアレイを含むメモリデバイスにおいて，逆プログラミング技術では，６４ビットのプログラムウインドウに必要な最大合計電流は，３２ビット＋構成ビットをプログラムするためにほぼ半分（約３．３ｍＡ）に削減され得る状況で，プログラム電圧発生器の容量を超えることなく６４ビットのプログラミングウインドウを使用できるものにおいて，高圧ポンプまたはＤＣ−ＤＣ変換器を含み得る技術が示されている。
　
（２．６）参考文献３
（２．６．１）参考文献３に記載されている技術的事項
　本願出願前（優先日；２０１１年１２月８日）に頒布された刊行物である特開２００３−７７２８５号公報（以下，「参考文献３」という。）には，図面とともに次の事項が記載されている。
Ｈ．「【０００２】
・・・
フラッシュメモリの電気的に書込みまたは消去できる容量単位
１６Ｍｂフラッシュメモリの場合，６４ＫＢのサブメモリセルアレイが３２個配置され
　
（２．６．２）参考文献３に記載されている技術的事項
　前記Ｈ．の「フラッシュメモリの電気的に書込みまたは消去できる容量単位・・・例えば，１６Ｍｂフラッシュメモリの場合，６４ＫＢのサブメモリセルアレイが３２個配置され」との記載から，参考文献３には，フラッシュメモリの電気的に書込みできる容量単位に関連して，メモリアレイは，複数のサブメモリセルアレイ（メモリサブアレイ）を含む技術が示されている。
　
（３）対比
　本件補正発明と引用発明とを対比する。
（３．１）引用発明の「フラッシュメモリのプログラムに必要な電流を供給する手段」と本件補正発明の「プログラミング電流を供給するための電荷ポンプ」とは，当該「電荷ポンプ」は上位概念では「手段」とみることができ，両者は「プログラミング電流を供給するための手段」を有する点で共通する。
　
（３．２）引用発明の「書き込み分割データのサイズ（１２８ｂｉｔ）」の「メモリセル」は本件補正発明の「複数のメモリセルを含む」「ユニット」に相当し，引用発明の「分割データの反転または非反転は通常１２８ｂｉｔの書き込み分割データ単位で行われ」，「分割データ（５１２ｂｉｔ）のうち１つの書き込み分割データ（１２８ｂｉｔ）」から，前記「書き込み分割データのサイズ（１２８ｂｉｔ）」が複数分あることは明らかである。この点をふまえると，引用発明の「メモリセルは不揮発性メモリセルであり，プログラムに必要な電流を用いて，書き込み分割データのサイズ（１２８ｂｉｔ）でプログラムが行われるメモリセルアレイ」と本件補正発明の「各々が複数のメモリセルを含む複数のユニットに分割され，前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイ」とに実質的な差異はない。
　
（３．３）前記（３．２）で言及した引用発明の「メモリセルは不揮発性メモリセルであり」の事項，および，引用発明の「分割データの反転または非反転は通常１２８ｂｉｔの書き込み分割データ単位で行われ，最初のアドレスの反転データおよび対応する指標データがプログラムされるメモリセルアレイのメモリセル」において，当該「指標データ」が「インジケータ」に相当する点をふまえると，引用発明の前記事項と本件補正発明の「前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセル」とに実質的な差異はない。
　
（３．４）引用発明の「ビットディテクタ」と「ＷＲラツチ回路」および「プログラムするライト回路」は，当該「ライト」（書き込み）はプログラムすることである点をふまえれば本件補正発明の「プログラムするためのプログラミング回路」に相当し，引用発明の「１つの書き込み分割データ（１２８ｂｉｔ）」「メモリセル」は前記（３．２）で言及したように本件補正発明の「ユニット」に相当し，引用発明の「書き込み分割データの“０”の数が６４より大きければ」は本件補正発明の「ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合」に相当する。してみれば，引用発明の前記（３．２）で言及した「プログラムに必要な電流を用いて・・・プログラムが行われる」事項，および，引用発明の「分割データ（５１２ｂｉｔ）のうち１つの書き込み分割データ（１２８ｂｉｔ）の“０”の総数を検出し，書き込み分割データの“０”の数が６４より大きければ，書き込み分割データを反転するため対応する指標データを“０”，６４ｂｉｔ以下であれば書き込み分割データを反転しないため対応する指標データを“１”と判断するビットディテクタと，反転の場合（指標データが“０”の場合），書き込み分割データを反転して保持し，非反転の場合（指標データが“１”の場合），書き込み分割データを反転せず保持するＷＲラツチ回路と，アドレスの反転または非反転したデータである反転データおよび対応する指標データをメモリセルアレイのメモリセルにプログラムするライト回路」と本件補正発明の「前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には，前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし，前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には，前記プログラミング電流を用いて，前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々に関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路」とに実質的な差異はない。
　
（３．５）引用発明の「ビットディテクタ」に含まれる「データ“０”のビットの総数を検出する加算器」は，当該「ビットディテクタ」がビット検出をするものであるといえる点をふまえれば，本件補正発明の「デジタル「０」ビット検出に基づく，デジタル「０」ビット検出器」に相当する。してみれば，引用発明の「書き込み分割データ１２８ｂｉｔのうち電荷蓄積層に電荷を書き込むデータ“０”のビットの総数を検出する加算器を含む前記ビットディテクタ」と本件補正発明の「クロックパルス発生器を含み，連続的にクロック制御されたデジタル「０」ビット検出（カウント）に基づく，デジタル「０」ビット検出器」とは，「クロックパルス発生器を含み，連続的にクロック制御された」点で相違するものの「デジタル「０」ビット検出（カウント）に基づく，デジタル「０」ビット検出器」の点で共通する。
　
（３．６）引用発明の「前記メモリセルアレイを含む，フラッシュメモリデバイス」と本件補正発明の「前記メモリアレイは更に，複数のメモリサブアレイを含む，不揮発性メモリデバイス」とは，「メモリアレイは更に，複数のメモリサブアレイを含む」点で相違するものの，「不揮発性メモリデバイス」の点で共通する。
　
（３．１）〜（３．６）の対比によれば，引用発明と本件補正発明とは次の点で一致し，そして相違する。
　
〈一致点〉
「プログラミング電流を供給するための手段と，
　各々が複数のメモリセルを含む複数のユニットに分割され，前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと，
　前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと，
　前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には，前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし，前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には，前記プログラミング電流を用いて，前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々に関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と，
　デジタル「０」ビット検出（カウント）に基づく，デジタル「０」ビット検出器と，
を備える   　
　不揮発性メモリデバイス。」
　
〈相違点１〉
　プログラミング電流を供給するための「手段」が，本件補正発明では，「電荷ポンプ」であるのに対し，引用発明では，そのような特定がされていない点。
〈相違点２〉
　デジタル「０」ビット検出に基づく，デジタル「０」ビット検出器が，本件補正発明では「クロックパルス発生器を含み，連続的にクロック制御された」デジタル「０」ビット検出に基づくのに対し，引用発明では，そのような特定がされていない点。
〈相違点３〉　
  不揮発性メモリデバイスが，本件補正発明では「メモリアレイは更に，複数のメモリサブアレイを含む」のに対し，引用発明では，そのような特定がされていない点。
　
（４）相違点についての当審判断
〈相違点１〉について
　不揮発性メモリデバイスにおいて，プログラミング電流を供給するための「手段」として，「電荷ポンプ」を用いることは当該技術分野の周知技術であった。例えば，引用文献２には，「プログラム電圧をポンプするポンピング回路」の技術が示され，引用文献３には，チャージポンプの小型化を図るために，すべてのメモリセルに対して同時に電荷を供給するのではなく，例えば４ビットまでの書き込みが可能なチャージポンプを用いて書き込みを繰り返す技術が示され，参考文献１には，指定されたアドレスに対し入力されるｎビットのプログラムデータを同時にプログラムする場合に，プログラム回数（書き込み回数）を減らすことの出来る不揮発性半導体記憶装置を提供すること，および，プログラム時（書き込み時）のプログラム電流容量を減らすことの出来る不揮発性半導体記憶装置を提供することを目的とし，ｎビットを一度に書き込む場合にｎ／２ビット＋認識ビット分の電流容量とするものにおいてチャージポンプを用いる技術が示され，参考文献２には，不揮発性メモリセルの少なくとも１つのアレイを含むメモリデバイスにおいて，逆プログラミング技術では，６４ビットのプログラムウインドウに必要な最大合計電流は，３２ビット＋構成ビットをプログラムするためにほぼ半分（約３．３ｍＡ）に削減され得る状況で，プログラム電圧発生器の容量を超えることなく６４ビットのプログラミングウインドウを使用できるものにおいて，高圧ポンプまたはＤＣ−ＤＣ変換器を含み得る技術が示されている。
　そして，引用発明と，引用文献２，３，参考文献１，２は，いずれも，不揮発性メモリの書込み，プログラムに関する共通の技術分野に属するものである。
　してみれば，引用発明において，前記周知技術を参酌することにより，プログラミング電流を供給するための「手段」が，「電荷ポンプ」であると成すことは，当業者が容易になし得ることである。
　
〈相違点２〉について
　「クロックパルス発生器を含み，連続的にクロック制御された」技術は当該技術分野の周知技術である。例えば，引用文献２には，プログラム動作時にプログラム動作時間を短縮させることが可能なビットカウンタと，これを用いた不揮発性メモリ素子のプログラム回路に関し，「クロックパルス発生器を含み，連続的にクロック制御された」デジタル「０」ビット検出に基づく，デジタル「０」ビット検出器に相当する技術が示されている。
　そして，引用発明と，引用文献２は，いずれも，不揮発性メモリの書込，プログラムに関する共通の技術分野に属するものであって，デジタル「０」ビット検出（カウント）に係るものである。
　してみれば，引用発明において，前記周知技術を参酌することにより，デジタル「０」ビット検出に基づく，デジタル「０」ビット検出器が，「クロックパルス発生器を含み，連続的にクロック制御された」デジタル「０」ビット検出に基づくと成すことは，当業者が容易になし得ることである。
　
〈相違点３〉について
　「メモリアレイは更に，複数のメモリサブアレイを含む」技術は当該技術分野の周知技術である。例えば，参考文献３には，フラッシュメモリの電気的に書込みできる容量単位に関連して，メモリアレイは，複数のサブメモリセルアレイ（メモリサブアレイ）を含む技術が示されている。
　そして，引用発明と，参考文献３は，いずれも，フラッシュメモリ（不揮発性メモリ）の書込み，プログラムに関する共通の技術分野に属するものである。
　してみれば，引用発明において，前記周知技術を参酌することにより，不揮発性メモリデバイスが，「メモリアレイは更に，複数のメモリサブアレイを含む」不揮発性メモリデバイスであると成すことは，当業者が容易になし得ることである。
　
　そして，本件補正発明の構成により奏する効果も引用発明と引用文献２，３，周知技術から当然予測される範囲内のもので格別顕著なものとは認められない。
　
　よって，本件補正発明は引用発明に基いて当業者が容易に発明することができたものである。
　
（５）小括
　以上のとおり，本件補正発明は，本願出願前に日本国内又は外国において，頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，独立して特許を受けることができないものである。
　
４．　むすび
　したがって，本件補正は，特許法第１７条の２第６項で準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　よって，上記補正却下の決定の結論のとおり決定する。　
　
第３　本願発明について
（１）本願発明
　平成２７年１１月２４日付の手続補正は前記のとおり却下されたので，本願の請求項８に係る発明は，平成２７年６月４日付の手続補正により補正された特許請求の範囲の請求項８に記載されたとおりの次の事項により特定されるものである。（再掲する。以下「本願発明」という。）
　
「プログラミング電流を供給するための電荷ポンプと，
　各々が複数のメモリセルを含む複数のユニットに分割され，前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと，
　前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと，
　前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には，前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし，前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には，前記プログラミング電流を用いて，前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々に関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と，
　クロックパルス発生器を含み，連続的にクロック制御されたデジタル「０」ビット検出に基づく，デジタル「０」ビット検出器と，
を備える不揮発性メモリデバイス。」
　
（２）引用文献
　原審の拒絶の理由に引用された，本願出願前に頒布された刊行物である前記引用文献には，前記「第２　平成２７年１１月２４日付の手続補正についての補正却下の決定」の「３．独立特許要件について」の「（２）引用文献」の（２．１．１）〜（２．３．２）で摘記した事項が記載されている。
　
（３）対比
　本願発明は，前記本件補正発明における「前記メモリアレイは更に，複数のメモリサブアレイを含む」なる事項を省いたものである。
　本願発明と引用発明とを対比すると，前記第２の「３．独立特許要件について」の「（３）対比」における（３．１）〜（３．５）で言及したことと同様のことがいえる。
　
　前記対比によれば，本願発明と引用発明とは次の点で一致し，そして相違している。
　
〈一致点〉
「プログラミング電流を供給するための手段と，
　各々が複数のメモリセルを含む複数のユニットに分割され，前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと，
　前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと，
　前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には，前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし，前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には，前記プログラミング電流を用いて，前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々に関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と，
　デジタル「０」ビット検出に基づく，デジタル「０」ビット検出器と，
を備える不揮発性メモリデバイス。」
　
〈相違点ａ〉
　プログラミング電流を供給するための「手段」が，本願発明では，「電荷ポンプ」であるのに対し，引用発明では，そのような特定がされていない点。
〈相違点ｂ〉
　デジタル「０」ビット検出に基づく，デジタル「０」ビット検出器が，本願発明では「クロックパルス発生器を含み，連続的にクロック制御された」デジタル「０」ビット検出に基づくのに対し，引用発明では，そのような特定がされていない点。
　
（４）当審判断
　〈相違点ａ〉〈相違点ｂ〉については，前記第２の「３．独立特許要件について」の「（４）相違点についての当審判断」の「〈相違点１〉について」，「〈相違点２〉について」において言及したことと同様のことがいえる。
　
（５）むすび
　以上のとおり，本願発明は，特許出願前に日本国内又は外国において，頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により特許を受けることができないものであるから，他の請求項について判断するまでもなく，本願は，拒絶すべきものである。
　
　よって，結論のとおり審決する。
　
　
＜付記＞
　
　なお，請求人は，平成２８年５月１６日付け上申書において補正書（案）を提示し，平成２８年５月２６日付け上申書において「本件出願人は，消去ゲートについての開示ないし示唆一切有しない引用文献１と引用文献８との組み合わせから本件発明を容易想到とする，審査官殿の結論を誘導するには合理的な説明が求められると思料いたします。
　特に，引用文献１における異なるメモリセルの設計構造とプログラミング回路から請求項の記載にかかる本件発明に到達することは当業者が容易ではないと思料いたします。
　本件出願人は，引用文献１の構造を修正して消去ゲートを含むフラッシュメモリセルと相互作用を行わせることを単なる設計変更であるとすることは妥当性を欠くものと思料いたします。」と主張しているが，前記補正書（案）には，その請求項５〜請求項９を参照すると少なくとも「消去ゲート」は発明特定事項として記載されておらず，してみれば，請求人の前記主張は本件発明の構成に基づくものではないので，その主張は採用できない。また，仮に，前記請求項５〜請求項９の発明の特定事項として「消去ゲート」が記載されたとしても，例えば，引用文献８（特開２００９−４４１６４号公報）の【要約】等に「消去ゲート」が記載されているように「消去ゲート」を有することは周知技術であり，しかも，本願明細書段落【００３９】に「本発明は，プログラミング電流を供給するのに電荷ポンプを必要とする任意の不揮発性メモリデバイスに適用することができる。したがって，本発明は，プログラミング中に浮遊ゲートに電荷を蓄積するための電荷ポンプを用いて電荷を蓄積するための浮遊ゲートを備える不揮発性メモリデバイスに適用可能であり，図１に示したタイプのメモリセル１０に限定されない。」と記載されていることからも，仮に，前記請求項５〜請求項９の発明の特定事項として「消去ゲート」が記載されたとしても，前記周知技術を参酌することにより当業者が容易になし得ることである。
　また，前記補正書（案）では請求項１及び７を請求項３の構造的内容をさらに付加して限定するとともに，請求項１２に請求項９の具体的内容を付加して限定する補正書（案）を提案するとし，前記請求項３の構造的内容による限定は「前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセル
であって，前記不揮発性メモリセルアレイは，複数のロー及びカラムに配列され，インジケータ・メモリセルアレイは，前記不揮発性メモリセルアレイにロー方向で隣接して位置しており，１つのインジケータ・メモリセルが前記同じローにおける複数のメモリセルに関連する，インジケータ・メモリ
　してみれば，前記補正書（案）によっても，依然として，当業者が容易になし得るものであるから，前記補正書（案）を採用することの必要性を認めることはできない。