【事件の表示】
　特願２０１２−１３２１０８「共通の列マルチプレクサ及びセンスアンプハードウェアを有するランダムアクセスメモリコントローラ」拒絶査定不服審判事件〔平成２５年　２月２８日出願公開，特開２０１３−　４１６５７〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯　
　本願は，平成２４年（２０１２年）６月１１日（パリ条約による優先権主張　外国庁受理２０１１年６月２２日，米国）の出願であって，その手続の経緯は以下のとおりである。　
平成２７年　６月　１日　審査請求・手続補正・上申書　
平成２８年　５月１０日　拒絶理由通知　
平成２８年　８月１５日　意見書・手続補正　
平成２８年１１日　９日　拒絶査定（以下，「原査定」という。）　
平成２９年　２月１８日　審判請求・手続補正
平成２９年　５月２６日　上申書　
第２　審判請求と同時にした手続補正についての補正の却下の決定　
［補正の却下の決定の結論］　
　平成２９年　２月１８日に審判請求と同時にされた手続補正（以下，「本件補正」という。）を却下する。　
［理由］　
１　本件補正の内容（下線は当審で付加した。以下同じ。）　
（１）補正事項　　
　本件補正により，本件補正前の特許請求の範囲は本件補正後の特許請求の範囲へ補正された。（以下，「本件補正事項」という。）　
・補正前　
「【請求項１】
　ランダムアクセスメモリコントローラであって，
　列マルチプレクサ及びセンスアンプ対を備え，
　前記列マルチプレクサ及びセンスアンプ対は，前記列マルチプレクサと前記センスアンプとの間で共有され，共通プリチャージ回路，共通イコライザ，および，共通キーパ回路を含む共通回路を有し，
　前記列マルチプレクサは，前記共通プリチャージ回路を利用して，メモリの識別された列のデータ値を検知し，データ値を前記共通キーパ回路に一時的保存目的に提供し，前記共通イコライザを利用して，次の処理のための準備として，プリチャージ中にビットラインのレベルを均等化させ，
　前記センスアンプは，前記列マルチプレクサによって前記共通キーパ回路に格納されたデータ値にアクセスして，前記共通プリチャージ回路を利用して，当該データ値を表すデータ信号を増幅し，前記共通イコライザを用いて，前記データ信号を出力する前に信号レベルを均等化する，ランダムアクセスメモリコントローラ。
【請求項２】
　前記列マルチプレクサ及びセンスアンプ対は，スタティックランダムアクセスメモリアレイに接続するよう構成されている請求項１に記載のランダムアクセスメモリコントローラ。
【請求項３】
　前記メモリアレイの一列と前記列マルチプレクサ及びセンスアンプ対との間には，パスデバイストランジスタが１つだけ直列接続されている請求項２に記載のランダムアクセスメモリコントローラ。
【請求項４】
　前記共通回路はさらに，タイミング回路を含み，前記タイミング回路は，前記列マルチプレクサ及びセンスアンプ対の競合条件がなくなるように構成されている請求項１から３のいずれか一項に記載のランダムアクセスメモリコントローラ。
【請求項５】
　前記データ信号の増幅処理は，メモリアレイの選択された列から受けたデータのビットラインの電圧差を増幅する，請求項１から４のいずれか一項に記載のランダムアクセスメモリコントローラ。
【請求項６】
　前記共通回路は，前記データ信号の増幅処理中にストローブ信号の受信と協調させて前記ビットラインの電圧差を増幅するように構成されている請求項５に記載のランダムアクセスメモリコントローラ。
【請求項７】
　前記列マルチプレクサ及びセンスアンプ対にデータ値及びメモリ位置を送信して，前記データ値を前記スタティックランダムアクセスメモリの前記メモリ位置へ書き込む処理を促す書き込み回路をさらに備える請求項２に記載のランダムアクセスメモリコントローラ。
【請求項８】
　前記列マルチプレクサは，前記メモリの複数の列のいずれか１つに対してデータを送受信するよう構成されている請求項２に記載のランダムアクセスメモリコントローラ。
【請求項９】
　前記列マルチプレクサは，差動データ信号を利用してデータを送受信するよう構成されている請求項８に記載のランダムアクセスメモリコントローラ。
【請求項１０】
　前記共通キーパ回路は，後続するアクセスのために第１のデータ信号レベルを受け取り保持するよう構成されている，請求項１から９のいずれか一項に記載のランダムアクセスメモリコントローラ。
【請求項１１】
　前記列マルチプレクサ及びセンスアンプ対は，前記メモリアレイと同じ集積回路上に形成される請求項２に記載のランダムアクセスメモリコントローラ。
【請求項１２】
　前記メモリアレイは，前記列マルチプレクサ及びセンスアンプ対が形成されている集積回路の外部にある請求項２に記載のランダムアクセスメモリコントローラ。
【請求項１３】
　プロセッサキャッシュの一部である請求項１から１２のいずれか一項に記載のランダムアクセスメモリコントローラ。
【請求項１４】
　レベル１（Ｌ１），レベル２（Ｌ２），レベル３（Ｌ３）のキャッシュの一部である請求項１３に記載のランダムアクセスメモリコントローラ。
【請求項１５】
　ルックアップテーブル，バッファ管理，またはロジックブロックを実装するときに動作するよう構成されている請求項１から１４のいずれか一項に記載のランダムアクセスメモリコントローラ。」
　
・補正後　　　　　　　　　　　　　　　　　　　
「【請求項１】
　ランダムアクセスメモリコントローラであって，
　列マルチプレクサ及びセンスアンプ対を備え，
　前記列マルチプレクサ及びセンスアンプ対は，前記列マルチプレクサと前記センスアンプとの間で共有され，共通プリチャージ回路，共通イコライザ，および，共通キーパ回路を含む共通回路を有し，
　前記列マルチプレクサは，前記共通プリチャージ回路を利用して，メモリの識別された列のデータ値を検知し，データ値を前記共通キーパ回路に一時的保存目的に提供し，前記共通イコライザを利用して，次の処理のための準備として，プリチャージ中にビットラインのレベルを均等化させ，
　前記センスアンプは，前記列マルチプレクサによって前記共通キーパ回路に格納されたデータ値にアクセスして，前記共通プリチャージ回路を利用して，当該データ値を表すデータ信号を増幅し，前記共通イコライザを用いて，前記データ信号を出力する前に信号レベルを均等化
し，
　
前記共通回路はさらに，タイミング回路を含み，
　前記タイミング回路は，前記列マルチプレクサ及びセンスアンプ対の競合条件がなくなるように構成されている，
【請求項２】
　前記列マルチプレクサ及びセンスアンプ対は，スタティックランダムアクセスメモリアレイに接続するよう構成されている請求項１に記載のランダムアクセスメモリコントローラ。
【請求項３】
　前記メモリアレイの一列と前記列マルチプレクサ及びセンスアンプ対との間には，パスデバイストランジスタが１つだけ直列接続されている請求項２に記載のランダムアクセスメモリコントローラ。
【請求項４】
　前記データ信号の増幅処理は，メモリアレイの選択された列から受けたデータのビットラインの電圧差を増幅する，請求項１から３のいずれか一項に記載のランダムアクセスメモリコントローラ。
【請求項５】
　前記共通回路は，前記データ信号の増幅処理中にストローブ信号の受信と協調させて前記ビットラインの電圧差を増幅するように構成されている請求項４に記載のランダムアクセスメモリコントローラ。
【請求項６】
　前記列マルチプレクサ及びセンスアンプ対にデータ値及びメモリ位置を送信して，前記データ値を前記スタティックランダムアクセスメモリの前記メモリ位置へ書き込む処理を促す書き込み回路をさらに備える請求項２に記載のランダムアクセスメモリコントローラ。
【請求項７】
　前記列マルチプレクサは，前記メモリの複数の列のいずれか１つに対してデータを送受信するよう構成されている請求項２に記載のランダムアクセスメモリコントローラ。
【請求項８】
　前記列マルチプレクサは，差動データ信号を利用してデータを送受信するよう構成されている請求項７に記載のランダムアクセスメモリコントローラ。
【請求項９】
　前記共通キーパ回路は，後続するアクセスのために第１のデータ信号レベルを受け取り保持するよう構成されている，請求項１から８のいずれか一項に記載のランダムアクセスメモリコントローラ。
【請求項１０】
　前記列マルチプレクサ及びセンスアンプ対は，前記メモリアレイと同じ集積回路上に形成される請求項２に記載のランダムアクセスメモリコントローラ。
【請求項１１】
　前記メモリアレイは，前記列マルチプレクサ及びセンスアンプ対が形成されている集積回路の外部にある請求項２に記載のランダムアクセスメモリコントローラ。
【請求項１２】
　プロセッサキャッシュの一部である請求項１から１１のいずれか一項に記載のランダムアクセスメモリコントローラ。
【請求項１３】
　レベル１（Ｌ１），レベル２（Ｌ２），レベル３（Ｌ３）のキャッシュの一部である請求項１２に記載のランダムアクセスメモリコントローラ。
【請求項１４】
　ルックアップテーブル，バッファ管理，またはロジックブロックを実装するときに動作するよう構成されている請求項１から１３のいずれか一項に記載のランダムアクセスメモリコントローラ。」　
２　補正の適否　
　本件補正事項は，補正前の請求項１に係る発明を特定するために必要な事項である「共通回路」に「タイミング回路」を付加するものであって，実質的には補正前の請求項４の内容に限定し，補正後の請求項４以下については引用関係を整合させるためになされた付随的な補正である。
　ここで，補正前の請求項１に係る発明と補正後に係る請求項１の発明の産業上の利用分野及び解決しようとする課題が同一であるから，本件補正事項は，特許請求の範囲の減縮を目的とするものに該当する。　
　そこで，補正後の請求項１に記載された発明（以下，「本件補正発明」という。）が，特許出願の際，独立して特許を受けることができるものであるか否かについて以下検討する。　
（１）本件補正発明　
　本件補正発明は，本件補正後の特許請求の範囲の請求項１に記載された，次のとおりのものと認める。　
「【請求項１】ランダムアクセスメモリコントローラであって，
　列マルチプレクサ及びセンスアンプ対を備え，
　前記列マルチプレクサ及びセンスアンプ対は，前記列マルチプレクサと前記センスアンプとの間で共有され，共通プリチャージ回路，共通イコライザ，および，共通キーパ回路を含む共通回路を有し，
　前記列マルチプレクサは，前記共通プリチャージ回路を利用して，メモリの識別された列のデータ値を検知し，データ値を前記共通キーパ回路に一時的保存目的に提供し，前記共通イコライザを利用して，次の処理のための準備として，プリチャージ中にビットラインのレベルを均等化させ，
　前記センスアンプは，前記列マルチプレクサによって前記共通キーパ回路に格納されたデータ値にアクセスして，前記共通プリチャージ回路を利用して，当該データ値を表すデータ信号を増幅し，前記共通イコライザを用いて，前記データ信号を出力する前に信号レベルを均等化し，
　前記共通回路はさらに，タイミング回路を含み，
　前記タイミング回路は，前記列マルチプレクサ及びセンスアンプ対の競合条件がなくなるように構成されている，ランダムアクセスメモリコントローラ。」
（２）引用文献および引用発明　
　ア　引用文献について　
　原査定の拒絶の理由で引用された特開平１１−６６８５８号（以下，「引用文献」という。）には，図面と共に，次の記載がある。（下線は，当審で付加した。以下同じ。）　
（ア）　「【００３２】
【発明の実施の形態】
概要：図１は，本発明が適用される
スタティック型半導体記憶装置であるＳＲＡＭの構成の概略を例示するブロック図
「【００３４】外部制御信号入力端子１００，１０２，１０４にはそれぞれを外部書き込み制御信号／Ｗ，チップセレクト信号／Ｓ及びアウトプットイネーブル信号／ＯＥが与えられ，これらはゲート群１０３によって論理演算される。ゲート群１０３はゲート１０３ａ，１０３ｂ，１０３ｃから構成されている。ゲート１０３ａはチップセレクト信号／Ｓを反転し，ゲート１０３ｂはアウトプットイネーブル信号／ＯＥの論理反転と，ゲート１０３ａの出力と，及び外部書き込み制御信号／Ｗとの論理積を出力し，ゲート１０３ｃは外部書き込み制御信号／Ｗの論理反転と，ゲート１０３ａの出力との論理積を出力する。
【００３５】外部書き込み制御信号／Ｗは，データの書き込みを指示する信号である。チップセレクト信号／Ｓは，ＳＲＡＭの動作を活性化し，このチップが選択されたことを示す信号である。アウトプットイネーブル信号／ＯＥは，出力バッファ１２４からのデータ出力を活性化する信号である。これらの信号はいずれも活性化時に“Ｌ”を採る。
【００３６】ゲート１０３ａの出力は，行入力バッファ１１０と，列入力バッファ１１２とに与えられ，両バッファの動作はこれらが含まれるチップが選択された場合に活性化するように制御される。
【００３７】
クロックジェネレータ１２０はアドレスデータＡ（０）〜Ａ（ｎ−１），ゲート１０３ａ，１０３ｃの出力，及び書き込みデータＤを入力し，ＳＲＡＭの回路動作を制御するためのクロック信号群を生成する。
【００３８】センスアンプ活性化信号は読み出し信号／ＲＥＡＤに遅れて一定期間活性化される。センスアンプ活性化信号に基づいて動作するセンスアンプ１２２によって，読み出し動作において選択されたメモリセルからのデータが増幅される。
【００３９】センスアンプ１２２の出力Ｑは，出力バッファ１２４を介してデータ入出力端子１３０に読み出される。出力バッファ１２４の動作はゲート１０３ｂの出力によって制御される。つまり出力バッファ１２４が含まれたチップが選択され，かつ書き込み動作が行われず，出力指示がある場合に出力バッファ１２４はバッファ動作を行う。
【００４０】一方，チップが選択された場合において書き込み動作が指示された場合には，ゲート１０３ａ，１０３ｂの出力に基づいて，データ入出力回路１２６はデータ入出力端子１３０に与えられたデータを受けて，選択されたメモリセルに対して，書き込みデータＤを出力する。書き込みデータＤは既述のようにクロックジェネレータ１２０にも与えられる。」
（イ）　「【００６５】図５は読み出し動作を説明するタイミングチャートである。読み出し動作が開始される前の時刻ｔ１においては，ワード線ＷＬＬ，ＷＬＵの電位は，対応する行が選択されていないことに対応していずれも“Ｌ”となっている。また，イコライズ信号ＥＱは“Ｈ”であり，本実施の形態では端子２１６の電位もイコライズ信号ＥＱと同一であるので，ビット線ＢＬ，／ＢＬは，ロウレベル・プリチャージ回路２１２及びイコライズ回路２１８によって等しく“Ｌ”，例えば接地電位ＧＮＤが与えられている。
【００６６】続いて，読み出し動作が開始する時刻ｔ２において，読み出し信号／ＲＥＡＤが活性化する（“Ｌ”となる）。これに伴ってイコライズ信号ＥＱは“Ｌ”となって，イコライズ回路２１８及びロウレベル・プリチャージ回路２１２ははともに不活性化状態となる（駆動されない）。読み出し動作が行われる時には外部書き込み制御信号／Ｗは活性化しておらず，よってローカルワード線活性信号によって選択された行のワード線ＷＬＵ，ＷＬＬに“Ｈ”が与えられる。これに応じてアクセストランジスタＱ３，Ｑ４はＯＮ状態となる。
【００６７】読み出し信号／ＲＥＡＤが“Ｌ”となるので読み出し用負荷回路２１１のトランジスタ２１４がＯＮし，ＰＭＯＳトランジスタＱＬ１，ＱＬ２を介してビット線ＢＬ，／ＢＬに電源電位ＶＣＣが供給され始める。記憶ノードＮ１，Ｎ２がそれぞれ“Ｈ”，“Ｌ”を記憶していた場合，ビット線／ＢＬが＋Ｖｂｅの電位となったときバイポーラトランジスタＢＰ２が活性化されるため，ビット線／ＢＬの電位は電源電位ＶＣＣに上昇する事なく電位＋Ｖｂｅに保持される。
【００６８】一方，ビット線ＢＬの電位が上昇してもバイポーラトランジスタＢＰ１が活性化されないので，ビット線ＢＬの電位は上昇し続ける。この動作に応じて，ゲートがビット線ＢＬに接続するトランジスタＱＬ２はＯＦＦとなる一方，ゲートがビット線／ＢＬに接続するトランジスタＱＬ１はＯＮ状態となる。したがって，読み出し用負荷回路２１１を介してビット線／ＢＬに過渡的に（時刻ｔ２から時刻ｔ３の期間）は電流が流れるが，
定常状態（時刻ｔ３から時刻ｔ４の期間）では，このビット線／ＢＬには電流が流れない。この時刻ｔ３から時刻ｔ４の期間において，選択されたメモリセル中のデータに応じた読み出しデータがセンスアンプ２１３から出力される。
【００６９】時刻ｔ４において，ローカルワード線活性化信号及び読み出し信号／ＲＥＡＤは一定期間の活性化を終了する。その一方，イコライズ信号ＥＱはローカルワード線活性化信号，読み出し信号／ＲＥＡＤが非活性となったことにより活性化する。但し外部書き込み制御信号／Ｗの非活性化が前提であり，つまり時刻ｔ４経過後，直ちには書き込み動作が行われないものとする。
【００７０】よって，ワード線ＷＬＬ，ＷＬＵのいずれも“Ｌ”となり，端子２１５の電位レベルが“Ｈ”となって読み出し用負荷回路２１１は不活性状態となる（駆動されない）。またイコライズ回路２１８及びロウレベル・プリチャージ回路２１２は活性化され（駆動され），これに応じてビット線ＢＬ，／ＢＬは共に“Ｌ”へと移行する。」
（ウ）　「【００９４】実施の形態４：
図１２は
複数の列に対する読み出し系統の回路の構成
ロウレベル・プリチャージ回路２１２，イコライズ回路２１８
【００９５】メモリセル２１０，２１０’の設けられたそれぞれの列に関してみれば，図１２で示された構成は，実施の形態１において図４に示された構成からクロスカップル負荷２１１を省略した構成となっている。
【００９６】一方，
ビット線ＢＬ，／ＢＬはトランスファーゲート２４３，２４４を介してデータ線２４５，２４６に接続されている
トランスファーゲート２４３，２４４は互いに排他的な値を採る列選択信号ＹＳＥＬ，／ＹＳＥＬによってその開閉が制御される。選択された列の一対のビット線の電位は，データ線２４５，２４６に伝達される事になる
【００９７】一方，
データ線２４５，２４６はセンスアンプ２１３に入力されており，またデータ線２４５，２４６の間にはイコライズ回路２４７，ロウレベル・プリチャージ回路２４８，クロスカップル負荷２４０が設けられている。
イコライズ回路２４７にはイコライズ信号ＥＱ，／ＥＱが与えられ，ロウレベル・プリチャージ回路２４８の動作は端子２４９に与えられる信号（イコライズ信号ＥＱと同一）で制御され，クロスカップル負荷２４０の動作は端子２４２に与えられる信号（読み出し信号／ＲＥＡＤと同一）で制御され，ロウレベル・プリチャージ線２１７ｂには“Ｌ”となる電位として接地電位ＧＮＤが与えられる。従って，読み出し動作のタイミングチャートは図１３に示すようになる
【００９８】本実施の形態では，
異なる列に属するビット線対に対して，読み出し回路や読み出し用負荷回路を共用
（エ）　図１２には，異なる列に属するビット線対に対して，
読み出し回路や読み出し用負荷回路を共用
イコライザ回路２４７，ローレベルプリチャージ回路，クロスカップル負荷２４０を備えた
（オ）　図１３には，
ｔ１からｔ２まで期間，ＥＱによりイコライズ回路を利用して，データ線２４５，２４６を接続してレベルを均等化し，その後のｔ３からｔ４までの期間，ビット線の電位がそれぞれ”Ｈ””Ｌ”電位に固定される動作
　イ　引用発明　
　前記（ア）ないし（オ）の記載から，引用文献には，次の発明（以下，「引用発明」という。）が記載されているものと認められる。　
「ＳＲＡＭの回路動作を制御するためのクロック信号群を作成するクロックジェエネレータ１２０及びＳＲＡＭの読み出し系統の回路であって，
　前記ＳＲＡＭの読み出し系統の回路は，
　選択された１組のトランスファーゲート２４３，２４４及びセンスアンプ２１３を備え，
　当該トランスファーゲート２４３，２４４及びセンスアンプ２１３との間には，共有されたローレベル・プリチャージ回路２４８，イコライズ回路２４７，及びクロスカップル負荷２４０を有する。」
（３）本件補正発明と引用発明の対比　
　ア　引用発明の「ＳＲＡＭの回路動作を制御するためのクロック信号群を作成するクロックジェエネレータ１２０及びＳＲＡＭの読み出し系統の回路」は，ランダムアクセスメモリであるＳＲＡＭに対する制御回路であるから，本件補正発明の「ランダムアクセスメモリコントローラ」に相当する。
　イ　引用発明の「ローレベル・プリチャージ回路２４８」，「イコライズ回路２４７」，は，選択された１組のトランスファーゲート２４３，２４４とセンスアンプとの間で共有されるので，それぞれ本件補正発明の「共通プリチャージ回路」，「共通イコライザ」に相当する。
　ウ　引用発明の「クロスカップル負荷２４０」は，ｔ３からｔ４の定常状態で，データ線２４５，２４６の電位をそれぞれ”Ｈ””Ｌ”電位に固定する（前記（２）ア（イ）【００６８】及び同（オ））機能を有し，前記イと同様に選択された１組のトランスファーゲート２４３，２４４とセンスアンプとの間で共有されるので，下記相違点を除き，本件補正発明の「共通キーパ回路」に相当する。
　エ　引用発明の「ローレベル・プリチャージ回路２４８」，「イコライズ回路２４７」，「クロスカップル負荷２４０」は，前記イ，ウの記載を考慮すると，本件補正発明の「共通回路」に対応する。
　オ　引用発明の「トランスファゲート２４３，２４４」はメモリアレイの列の選択を行い，ビット線のＢＬ．／ＢＬをデータ線２４５，２４６に接続することでメモリセルからデータ値を取り出し，ｔ３からｔ４までの期間，クロスカップル負荷の接続されたデータ線２４５，２４６に提供し，ｔ４以降にイコライズ回路を利用して，次の読み出し動作のためにデータ線２４５，２４６のレベルを均等化させるから，前記イ，ウを考慮すると，下記相違点を除いて本件補正発明の「前記共通プリチャージ回路を利用して，メモリの識別された列のデータ値を検知し，データ値を前記共通キーパ回路に提供し，前記共通イコライザを利用して，次の処理のための準備として，プリチャージ中にビットラインのレベルを均等化させ」る「列マルチプレクサ」に相当する。　
　カ　引用発明の「センスアンプ２１３」は，前記トランスファーゲート２４３，２４４を介して，前記クロスカップル負荷によってデータ線２４５，２４６に格納されているデータ値にアクセスして，前記オで次の読み出し動作のために均等化された後のデータ線の読み出しデータを増幅し，データ信号の出力はまだ行われていないｔ４のタイミングでイコライザ回路を用いて，データ線のレベルを均等化するから，前記イ，ウを考慮すると，本件補正発明の「センスアンプは，前記列マルチプレクサによって前記共通キーパ回路に格納されたデータ値にアクセスして，前記共通プリチャージ回路を利用して，当該データ値を表すデータ信号を増幅し，前記共通イコライザを用いて，前記データ信号を出力する前に信号レベルを均等化し」に相当する。
　キ　引用発明の「選択された１組のトランスファーゲート２４３，２４４とセンスアンプ２１３」は，対を形成するものと認められるので，前記オ，カを考慮して，本件補正発明の「列マルチプレクサ及びセンスアンプ対」に相当する。
　ク　引用発明の「クロックジェネレータ１２０」は，ＳＲＡＭの回路動作を制御し，（前記（２）ア（ア）【００３７】）また，同時アクセスに対して競合が生じないように処理することは引用文献を示すまでもなく周知技術であるから，本件補正発明の「前記列マルチプレクサ及びセンスアンプ対の競合条件がなくなるように構成されている」「タイミング回路」に相当する。
　ケ　してみると，本件補正発明と引用発明とは，下記コの点で一致するが，下記サの点で相違すると認められる。　
　コ　一致点　
「ランダムアクセスメモリコントローラであって，
　列マルチプレクサ及びセンスアンプ対を備え，
　前記列マルチプレクサ及びセンスアンプ対は，前記列マルチプレクサと前記センスアンプとの間で共有され，共通プリチャージ回路，共通イコライザ，および，共通キーパ回路を含む共通回路を有し，
　前記列マルチプレクサは，前記共通プリチャージ回路を利用して，メモリの識別された列のデータ値を検知し，データ値を前記共通キーパ回路に提供し，前記共通イコライザを利用して，次の処理のための準備として，プリチャージ中にビットラインのレベルを均等化させ，
　前記センスアンプは，前記列マルチプレクサによって前記共通キーパ回路に格納されたデータ値にアクセスして，前記共通プリチャージ回路を利用して，当該データ値を表すデータ信号を増幅し，前記共通イコライザを用いて，前記データ信号を出力する前に信号レベルを均等化し、
　前記共通回路はさらに，タイミング回路を含み，
　前記タイミング回路は，前記列マルチプレクサ及びセンスアンプ対の競合条件がなくなるように構成されている，ランダムアクセスメモリコントローラ。」　
　サ　相違点　
　本件補正発明では，共通キーパ回路は，一時的保存目的で機能するのに対して，引用発明におけるクロスカップル負荷は，一時保存目的について明記されていない点。
（４）相違点についての検討
　引用文献の【００３８】にも記載されているように，センスアンプによる読み出しは，適宜のタイミングで行われるから，この間，一時的保存するようにクロスカップル負荷を設計することは容易である。
　以上の検討から，本件補正発明は，引用文献に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条２項の規定により，特許出願の際独立して特許を受けることができないものである。　
（５）本件補正についてのむすび　
　したがって，本件補正は，特許法第１７条の２第６項において準用する同法１２６条７項の規定に違反してなされたものであるから，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。　
第３　本願発明について　
　１　本願発明　
　平成２９年２月１８日にされた手続補正は，前記のとおり却下されたので，本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２８年８月１５日付けで補正された特許請求の範囲の請求項１に記載のとおりのものである。　
　２　引用文献の記載　
　原査定の拒絶理由で引用された引用文献の記載事項は，前記第２の［理由］２（２）に記載したとおりである。　
　３　対比・判断　　
　本願発明は，前記第２の［理由］２で検討した本件補正発明から「タイミング回路」に係る限定事項を削除したものである。　
　そうすると，本願発明の発明特定事項を全て含み，前記限定事項を付加したものに相当する本件補正発明が前記第２の［理由］２（３），（４）に記載したとおり，引用文献に記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も，同様の理由により，引用文献に記載された発明に基づいて，当業者が容易に発明をすることができたものである。　
　４　むすび　
　以上のとおり，本願発明は，特許法２９条２項の規定により特許を受けることができないから，他の請求項に係る発明について検討するまでもなく，本願は拒絶されるべきものである。　
　よって，結論のとおり審決する。