(57)【要約】  １つの入力と１つの出力を有する第１インバータと、１つの入力と１つの出力を有する第２インバータとを備える集積回路における放射線耐性のあるＳＲＡＭ装置。第１抵抗は、第１インバータの出力と第２インバータの入力との間に接続される。第２抵抗は、第２インバータの出力と第１インバータの入力との間に接続される。第１書き込みトランジスタは、第１インバータの出力と接続され、書き込み制御信号の第１セットのソースと接続されるゲートを有する。第２書き込みトランジスタは、第２インバータの出力と接続され、書き込み制御信号の第２セットのソースと接続されるゲートを有する。最後にパストランジスタは第１及び第２インバータのいずれか１つの出力と接続されるゲートを有する。
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【特許請求の範囲】
【請求項１】
入力と出力とを有する第１インバータと、
入力と出力とを有する第２インバータと、
上記第１インバータと第２インバータとの間に接続される抵抗と、
上記第１インバータ出力と上記第２インバータ出力のうちの１つと接続されるゲートを有するパストランジスタとを備え、
上記第１インバータの上記出力は上記第２インバータの上記入力に接続され、上記第２インバータの上記出力は上記第１インバータの上記入力に接続されることを特徴とする集積回路の放射線耐性のあるＳＲＡＭ装置。
【請求項２】
ＳＲＡＭ装置のＲＣ時定数がＳＲＡＭ装置の選択された回復時間を越えることを特徴とする上記請求項１に記載の放射線耐性のあるＳＲＡＭ装置。
【請求項３】
上記選択された回復時間は、ＳＲＡＭ装置の高エネルギー粒子衝突の効果を打ち消すのに十分に長いことを特徴とする上記請求項２に記載の放射線耐性のあるＳＲＡＭ装置。
【請求項４】
上記第１インバータと上記第２インバータとの間に接続された第２抵抗をさらに備え、
上記第１抵抗は、上記第１インバータの上記出力と上記第２インバータの上記入力との間に接続され、
上記第２抵抗は、上記第２インバータの上記出力と上記第１インバータの上記入力との間に接続されることを特徴とする上記請求項１に記載の放射線耐性のあるＳＲＡＭ装置。
【請求項５】
上記第１インバータの上記出力に接続され、かつ書き込み制御信号源に接続されるゲートを有する第１書き込みトランジスタと、
上記第２インバータの上記出力に接続され、かつ上記書き込み制御信号源に接続されるゲートを有する第２書き込みトランジスタとをさらに備えることを特徴とする上記請求項１に記載の放射線耐性のあるＳＲＡＭ装置。
【請求項６】
上記第１及び第２インバータは、複数のパストランジスタを備えることを特徴とする上記請求項１に記載の放射線耐性のあるＳＲＡＭ装置。
【請求項７】
１つの入力と１つの出力とを有する第１インバータと、
１つの入力と１つの出力とを有する第２インバータと、
上記第１インバータの上記出力と上記第２インバータの上記入力との間に接続される第１抵抗と、
上記第２インバータの上記出力と上記第１インバータの上記入力との間に接続される第２抵抗と、
上記第１インバータの上記出力と接続され、かつ書き込み制御信号源に接続されるゲートを有する第１書き込みトランジスタと、
上記第２インバータの上記出力と接続され、かつ上記書き込み制御信号源に接続されるゲートを有する第２書き込みトランジスタと、
上記第１及び第２インバータのうちの１つの上記出力と接続されるゲートを有するパストランジスタとを備えることを特徴とする集積回路の放射線耐性のあるＳＲＡＭ装置。
【請求項８】
上記第１及び第２インバータは、複数のパストランジスタを備えることを特徴とする上記請求項７に記載の放射線耐性のあるＳＲＡＭ装置。
【請求項９】
１つの入力と１つの出力とを有する第１インバータと、
１つの入力と１つの出力とを有する第２インバータと、
上記第１インバータと第２インバータとの間に接続される抵抗と、
上記第１インバータ出力と上記第２インバータ出力のうちの１つと接続されるゲートを有するパストランジスタとを備え、
上記第１インバータの上記出力が上記第２インバータの上記入力に接続され、上記第２インバータの上記出力が上記第１インバータの上記入力に接続されることを特徴とする集積回路の放射線耐性のあるＳＲＡＭ装置。
【請求項１０】
上記第１及び第２インバータは、複数のパストランジスタを備えることを特徴とする上記請求項９に記載の放射線耐性のあるＳＲＡＭ装置。
【請求項１１】
入力と出力とを有する第１インバータを形成し、
入力と出力とを有する第２インバータと、上記第１インバータの上記出力と、上記第２インバータの上記入力とを接続し、上記第２インバータの上記出力と上記第１インバータの上記入力とを接続し、
上記第１インバータと第２インバータとの間に抵抗を接続し、
パストランジスタのゲートを、上記第１インバータ出力と上記第２インバータ出力のうちの１つに接続することを特徴とする集積回路の放射線耐性のあるＳＲＡＭ装置の製造方法。
【請求項１２】
さらに、上記第１インバータと上記第２インバータとの間に接続された第２抵抗を接続し、
上記第１抵抗は、上記第１インバータの上記出力と上記第２インバータの上記入力との間に接続され、
上記第２抵抗は、上記第２インバータの上記出力と上記第１インバータの上記入力との間に接続されることを特徴とする上記請求項１１に記載の放射線耐性のあるＳＲＡＭ装置の製造方法。
【請求項１３】
さらに、第１書き込みトランジスタを上記第１インバータの上記出力に接続するとともに、ゲートを書き込み制御信号源に接続し、
第２書き込みトランジスタを上記第２インバータの上記出力に接続するとともに、ゲートを上記書き込み制御信号源に接続することを特徴とする上記請求項１１に記載の放射線耐性のあるＳＲＡＭ装置の製造方法。
【請求項１４】
上記第１及び第２インバータは、複数のパストランジスタを備えることを特徴とする上記請求項１１に記載の放射線耐性のあるＳＲＡＭ装置の製造方法。
【請求項１５】
１つの入力と１つの出力とを有する第１インバータを形成し、
１つの入力と１つの出力とを有する第２インバータを形成し、
上記第１インバータの上記出力と上記第２インバータの上記入力との間に第１抵抗を接続し、
上記第２インバータの上記出力と上記第１インバータの上記入力との間に第２抵抗を接続し、
上記第１インバータの上記出力に接続された第１書き込みトランジスタを接続し、上記第１書き込みトランジスタのゲートを書き込み制御信号源に接続し、
上記第２インバータの上記出力に接続された第２書き込みトランジスタを接続し、上記第２書き込みトランジスタのゲートを上記書き込み制御信号源に接続し、
ゲートを有するパストランジスタと上記第１インバータ出力を上記第２インバータ出力のうちの１つに接続することを特徴とする集積回路の放射線耐性のあるＳＲＡＭ装置の製造方法。
【請求項１６】
上記第１及び第２インバータは、複数のパストランジスタを備えることを特徴とする上記請求項１５に記載の放射線耐性のあるＳＲＡＭ装置の製造方法。
【請求項１７】
１つの入力と１つの出力とを有する第１インバータを形成し、
１つの入力と１つの出力とを有する第２インバータを形成し、上記第１インバータの上記出力と上記第２インバータの上記入力とを第１バッファインバータを介して接続し、上記第２インバータの上記出力と上記第１インバータの上記入力とを第２バッファインバータを介して接続し、
上記第１インバータと第２インバータとの間に接続された抵抗を接続し、
パストランジスタのゲートと上記第１インバータ出力と上記第２インバータ出力のうちの１つとを接続することを特徴とする集積回路の放射線耐性のあるＳＲＡＭ装置の製造方法。
【請求項１８】
上記第１及び第２インバータは、複数のパストランジスタを備えることを特徴とする上記請求項１７に記載の放射線耐性のあるＳＲＡＭ装置の製造方法。
【請求項１９】
ＳＲＡＭ装置を形成し、ＳＲＡＭ装置の放射線耐性をさらに高めるために、ＳＲＡＭ装置の書き込み時定数を増加させることを特徴とするプログラマブルゲートアレイ回路領域のＳＲＡＭ装置の放射線耐性を高める方法。
【請求項２０】
上記書き込み時定数を増加することは、約４ＭΩの抵抗を加えることであることを特徴とする請求項１９に記載のＳＲＡＭ装置の放射線耐性を高める方法。
【請求項２１】
上記書き込み時定数を増加することは、組み合わせた抵抗値が約４ＭΩである複数の抵抗を加えることであることを特徴とする請求項１９に記載のＳＲＡＭ装置の放射線耐性を高める方法。
【請求項２２】
時定数は、ＳＲＡＭ装置に衝突した高エネルギー粒子衝突により引き起こされた電流がＳＲＡＭ装置の値を変化させないように十分に大きいことを特徴とする請求項１９に記載のＳＲＡＭ装置の放射線耐性を高める方法。
【請求項２３】
ＳＲＡＭ装置の回復期間を決定し、
ＳＲＡＭ装置のＲＣ時定数を決定し、
上記回復期間と上記ＲＣ時定数を比較し、
もし上記回復期間が上記ＲＣ時定数より大きい場合に、ＳＲＡＭ装置の少なくとも１つの抵抗値と静電容量を増加させることを特徴とするプログラマブルゲートアレイ回路領域のＳＲＡＭ装置の放射線耐性を高める方法。
【請求項２４】
ＳＲＡＭ装置の少なくとも１つの抵抗値と静電容量を増加させることは、さらにＳＲＡＭ装置に抵抗を加えることを具備することを特徴とする請求項２３に記載のＳＲＡＭ装置の放射線耐性を高める方法。
【請求項２５】
ＳＲＡＭ装置の回復期間を決定することは、ＳＲＡＭ装置が高エネルギー粒子の衝突から回復するために必要な期間を決定することを具備することを特徴とする請求項２３に記載のＳＲＡＭ装置の放射線耐性を高める方法。
【請求項２６】
１つの入力と１つの出力とを有する第１インバータと、
１つの入力と１つの出力とを有する第２インバータと、
上記第１インバータ出力と上記第２インバータ出力のうちの１つと接続される入力を有する論理ゲートを備え、
上記第１インバータの上記出力が上記第２インバータの上記入力に接続され、上記第２インバータの上記出力が上記第１インバータの上記入力に接続されることを特徴とする集積回路の放射線耐性のあるＳＲＡＭ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置に係わり、特にプログラムメディアとしてスタティックＲＡＭ（以下ＳＲＡＭとする）を使用する利用者書き込み可能ゲートアレイ（以下ＦＰＧＡとする）集積回路の分野に関し、放射線耐性のあるＳＲＡＭ・ＦＰＧＡ集積回路の形成に関する。
【背景技術】
【０００２】
ＦＰＧＡ集積回路は当該技術分野では良く知られている。ＦＰＧＡ装置のためのプログラミング機構は、アンチヒューズと、スタティックＲＡＭと、フラッシュメモリとを具備する。ＳＲＡＭベースのＦＰＧＡ集積回路は、通常ＦＰＧＡ集積回路の構成の一部としてシグナルパスを切り替えるのに使用されているパストランジスタを駆動する書込みトランジスタを有するＳＲＡＭビットを有する。ＳＲＡＭビットは、所望の回路ノードを選択的に相互に連結させるパストランジスタ・プログラミング・スイッチのゲートを駆動するために使用される。
【０００３】
電子機器、特にＳＲＡＭのようなメモリは、しばしば高エネルギー粒子が存在するか、またはそれらにさらされる可能性のある環境で使用される。さらに、電子機器は、高エネルギー電磁パルスフィールドにさらされる可能性がある。このような粒子は、ケース外部表面を通り抜けかつメモリセル自体に衝突する十分なエネルギーを有するアルファ、ベータ、ガンマおよび他の粒子を含んでいる可能性がある。
【０００４】
宇宙は、メモリセルが高エネルギー粒子からの衝突にさらされる１つの環境である。太陽で、高活動黒点周期中に周波数および強度の増加をもたらすエネルギー噴出がある時、地球の周囲を回る物体に高エネルギー粒子が衝突する可能性は非常に高くなる。核衝突に起因するような他の環境も、高エネルギー粒子あるいは高エネルギー電磁パルス（ＥＭＰ）を生ずる可能性がある。
【０００５】
今日、使用される多くの集積回路は、高エネルギー粒子衝突によって生成された電荷によって短絡される逆バイアスされたＰＮ接合を有している。もしこれが標準メモリセルに起こる場合には、セルの論理状態は未知になる。それは逆である可能性もあるし、あるいは、データが消される可能性もある。
【０００６】
上記のように、これらの先行技術のＳＲＡＭベースの集積回路装置が放射線環境にさらされるときに、ＳＲＡＭビットの電荷は、放射線によりスイッチが切り換る（flipped）可能性がある。当業者に知られているように、もしＳＲＡＭビットで格納されたプログラム電荷が放射線への接触によりスイッチが切り換る（flipped）場合、スイッチング・トランジスタの状態は保証することができない。ＳＲＡＭビットがその論理状態を弾かれる（flipped）とき、つまり「１」から「０」へ、あるいは「０」から「１」へ変化するとき、それはＳＲＡＭビットに関連する論理セルにその機能を変化させる可能性があり、あるいはそれはルーティング接続の変化を引き起こす可能性がある。例えば、スイッチが切り換った（flipped）ＳＲＡＭビットが２つの出力を接続させる可能性が潜在的にあり、それは過熱による故障を含むＦＰＧＡ内の複数の問題を引き起こす可能性がある。
【０００７】
従って、現在のメモリセルは、高エネルギー粒子の衝突から例えばシールド等により保護されるか、あるいは高エネルギー粒子により打たれるか、高エネルギーＥＭＰにさらされたとしても、データ状態の変化に強いような方法で設計されるかのいずれか一方の方法によらなければならない。現在のメモリセルは、フリップフロップの安定性を増加させる、抵抗の回路への追加を必要とする、あるいはもっと大きな回路設計を要求するなどの特別の回路技術を使用して設計されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、必要なものは、特に設計開始時に書き込まれているＦＰＧＡのために特別に設計されたメモリセルであり、さらに必要なものは、大規模な回路設計を必要としないメモリセルである。
【課題を解決するための手段】
【０００９】
本システムは、入力と出力とを有する第１インバータと、１つの入力と１つの出力とを有する第２インバータとを備える。抵抗は、上記第１インバータの上記出力と上記第２インバータの上記入力との間に接続される。パストランジスタは、上記第１あるいは第２インバータのいずれか一方に接続されるゲートを備える。
【発明の効果】
【００１０】
本発明の特徴および効果の更なる理解は、発明の原理が利用され、実例となる実施形態について述べる以下に示す発明の詳細な説明と添付の図面を参照することにより得られる。
【発明を実施するための最良の形態】
【００１１】
当業者は、以下に示す発明の詳細な説明が単なる説明であり、それに限定されるものではない。発明の他の実施形態は、容易にそのような当業者に示唆される。
【００１２】
ＦＰＧＡの構成ＲＡＭのような読み取り状態で主に使用されるＳＲＡＭ装置は、大きな抵抗値の抵抗を加えることにより放射線の影響「放射線強さ」に対してまさに高度に強くすることができる。主に読み取り状態で使用されるＳＲＡＭ装置は、通常集積回路の機能を定義するスイッチオンにおいて一度だけ書き込まれ、ほとんどのアプリケーションではスイッチオン後決して変更されない。
【００１３】
図１は、本発明の放射線耐性のあるＳＲＡＭ回路１０の一実施形態による簡略化された構成図である。ＳＲＡＭ回路装置１２は、２つのネット２２とネット２４との間の信号パスを切り替えるために使用されるパストランジスタ２０を駆動する。パストランジスタ２０がＳＲＡＭ装置１２によりＯＮにされる場合、すなわちＳＲＡＭ装置１２の状態が１である場合、ネット２２，２４が接続され、信号はネットを介して自由に流れる。本発明の開示では、「ネット」は、ルーティング構造と、論理モジュールと、フリップフロップと、ＦＰＧＡ論理回路で使用される他の多くの様々なコンポーネントとを具備する論理アレーとして定義される。ある場合に注目すると、ＳＲＡＭ装置の状態が０であるかもしれず、この場合にはパストランジスタはオフであり、ネット２２，２４は接続されない。
【００１４】
本発明において、様々な回路および論理関数が記載される。これらの記載のうち「１」と「０」のような指示は、任意の論理的な指示である。発明の第１の実施において、「０」が低電圧あるいはＧＮＤに相当する一方、「１」が高電圧に相当するかもしれず、逆に第２の実施において、「１」が低電圧あるいはＧＮＤに相当する一方、「０」が高電圧に相当するかもしれない。同様に、信号が記載される場合、本発明の特別の実施に従い、この開示で使用されるような「信号」は、印加、すなわち以前に低いか無電圧であった回路のノードを「高い」電圧に引きあげることを表現するかもしれず、または切断すなわちノードを「低い」電圧にすることを表すかもしれない。
【００１５】
図１は、本発明のＳＲＡＭ装置の一実施形態による簡略化された構成図である。図１は、２つのインバータ１４，１５とを有するＳＲＡＭ回路１０を例証する。インバータ１４は、抵抗１６を介してインバータ１５の入力３０に接続された出力２６を有する。インバータ１５は、インバータ１４の入力３２に接続された出力２８を有する。インバータ１５のゲートは、抵抗１６に直接接続される。従って回路を通過するイオンからどんな電荷でも集めるために入力３０において合流点は全く現われない。従って、どんなイオン衝突も、インバータに接続された抵抗の側の電流としてのみ現われることになる。状態を切り換る（flip）ためには、放射線衝突によって生成された電荷が、インバータ１４，１５のゲートを充電しなければならない。当業者に良く知られているように、インバータ１４，１５のゲートが、抵抗１６の追加により大きなＲＣ定数を有する。１つの抵抗を有する図１のような実施形態では、抵抗値は約４メガオームであるべきだろう。当業者に明白であるように、正確な抵抗値は利用可能なシミュレーションにより所望の放射線強度に適合させることができる。例えば３Ｄバルクシリコンシミュレータは回路の影響をシミュレートするためにＳＰＩＣＥと接続する電荷追跡パルス（イオン衝突）をシミュレートする（混合モードと呼ばれる）。
ＲＣ時定数を求める式は以下のとおりである。
【００１６】
【数１】
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【００１７】
τが回路のための時定数である場合、Ｒは回路の等価抵抗値の合計であり、かつＣは回路の等価静電容量の合計である。キャパシタが抵抗を介して充電するか放電するとき、キャパシタが完全に充電し、または完全に放電するためにある時間が必要とされる。キャパシタを渡る電圧は、電荷がある場所から別の場所へ移動するために有限時間が必要とされるので、瞬間的に変化することができない。
【００１８】
電流は、所定の時間で移動された電荷の量に依存する。抵抗値が増加された場合、充電電流が減少し、従ってキャパシタの充電時間が増加する。静電容量が増加される場合、電荷の量が増加する。従って同じ電流では、キャパシタを充電するためにより多くの時間が必要とされる。
【００１９】
本発明では、メモリセル回路のＲＣ時定数がインバータの出力の回復時間（インバータが充電された粒子によって衝突された後、インバータの入力に信号が到達するのにかかる時間）を超過する限り、ビットは放射線により切り換え（flip）られない。ＳＲＡＭ装置１２のための書き込み時間は、大きな抵抗の追加のためにＲＣ時定数を超過することになる。本発明の回路では、静電容量は主にいくらかの相互接続静電容量を加えた当該インバータのゲート静電容量とからなる。
【００２０】
一例において、説明の目的のためだけに、もし回復時間が１０ｎｓであり、かつインバータ入力静電容量が５ｆＦｍである場合、抵抗は約２メガオームであるべきである。別の例において、以下に述べられるように、２つの抵抗を使用してもよい。しかしながら、それぞれの抵抗の値は、上記回路を反映するため、それぞれ約１メガオームであるべきである。この開示による利益がある、当業者に明らかであるように、抵抗の正確な値は利用可能なシミュレーションツールにより所望の放射線強度に適合させてもよい。本発明は、典型的には１メガオームを越える抵抗値を有する抵抗を使用する。
【００２１】
図２は、本発明の放射線耐性のあるＳＲＡＭ装置１００別の実施形態による簡略化された構成図である。放射線耐性のあるＳＲＡＭ装置１００は、少なくとも１つ、この例では２つのＳＲＡＭ装置１１２と書き込みトランジスタ１１８を備える。ＳＲＡＭ装置１１２は、２つのネット１２２，１２４の間の信号パスを切り替えるために使用されるパストランジスタ１２０を駆動する。パストランジスタがＳＲＡＭ装置１１２によりＯＮにされる場合、つまり、ＳＲＡＭ装置１１２の状態が１である場合、ネット１２２，１２４が接続され、信号はネットを介して自由に流れる。ある場合に注目すると、ＳＲＡＭ装置の状態が０であるかもしれず、この場合には、パストランジスタはオフであり、ネット１２２とネット１２４とは接続されない。
【００２２】
図３は、本発明によるＳＲＡＭビットを有する回路２００のさらなる別の実施形態を示す簡略化された構成図である。回路２００は、２つのｎチャンネルパストランジスタ２０２と２０４、Ｐ−チャンネルトランジスタ２１０と２１４、Ｎ−チャンネルトランジスタ２１２と２１６とから各々成る２つのＣＭＯＳインバータ２０６と２０８として分配された６つのトランジスタから成る。インバータ２０６と２０８は、ラッチを形成する２つの多くの抵抗２１８と２２０を介して連結される。抵抗２１８，２２０は、他方の出力からそれぞれのインバータ２０６と２０８の入力を分離する。メモリ回路２００は、パストランジスタ２０２と２０４、ワードライン２２２、およびビットライン２２４，２２６により書き込むことができる。書き込む場合、ビットライン２２４，２２６は、ＱとＱＢのノード２２８，２３０のためにそれぞれ所望の値に駆動され、かつワードライン２２２はハイに駆動される。これは、ビットライン２２４，２２６上の値をＳＲＡＭビット２３０へ加える。読み込む場合、ビットライン２２４，２２６は、あらかじめＶｃｃに充電され、かつワードライン２２２はハイに駆動される。一実施形態において、抵抗２１８とインバータ２０６との間に拡散領域は全くあるべきでなく、かつ抵抗２２０とインバータ２０８との間の拡散領域も全くあるべきでなく、そうでなければ、拡散領域が電荷を集めるからである。
【００２３】
本願発明において、様々な回路と論理関数が記載される。これらの記載での「Ｖｃｃ」すなわち「１」と、「ＧＮＤ」すなわち「０」とのような指示は、任意の論理的な指示であることは理解される。発明の第１の実施において、「０」が低電圧あるいはＧＮＤに相当する一方、「１」が高電圧に相当するかもしれず、逆に第２の実施において、「１」が低電圧あるいはＧＮＤに相当する一方、「０」が高電圧に相当するかもしれない。同様に、信号が記載される場合、本発明の特別の実施に従い、この明細書で使用されるような「信号」は、印加すなわち以前に低いか電圧０であった回路のノードを「高い」電圧に引きあげること、または切断すること、またはノードを「低い」電圧にすることを表すかもしれない。
【００２４】
ＳＲＡＭビット２３０は、次いでＳＲＡＭビット２３０に記憶されたデータに低く依存して、ビットライン２２４または２２６のいずれか一方を引き出し、かつビットライン２２４と２２６上の電圧が検出される。抵抗２１８と２２０は、最初にＦＰＧＡ装置に書くのにかかる時間である書き込み時間を単に遅くする。典型的なＦＰＧＡは、それぞれのオペレーション期間(つまり始動期間中)に、一度だけ書き込まれるので、ＦＰＧＡ装置をさらに放射線耐性を良くする大きな静電容量によって、より長い書き込み時間を有することを許容する。１つのインバータの出力から第２のインバータの入力までの伝播遅延は、前述したようにＲＣ時定数により決定される。
【００２５】
図４は、本発明によるＳＲＡＭビット３４０のさらなる別の実施形態を有するメモリ回路３００を示す簡略化された構成図である。本実施形態において、２つの追加のインバータ３１０，３２０が、ＦＰＧＡをプログラムする目的のためのセルに含まれていたデータをバッファしかつ分離するために加えられる。
【００２６】
ここに記載され、開示された方法と装置の実施形態の様々な変形例が、開示された方法の実施と、開示された装置の使用において、採用されうる。以下のクレームは開示された方法と装置の範囲を限定し、それためにこれらのクレームとこれらの均等物の範囲内の方法と構造が保護されるのが意図される。
【図面の簡単な説明】
【００２７】
【図１】本発明のＳＲＡＭ装置の一実施形態による簡略化された構成図である。
【図２】本発明のＳＲＡＭ装置の別の実施形態による簡略化された構成図である。
【図３】本発明のＳＲＡＭ装置を備える回路のさらなる別の実施形態を示す簡略化された図である。
【図４】本発明のＳＲＡＭ装置を備える回路のさらなる別の実施形態を示す簡略化された図である。
【符号の説明】
【００２８】
１１２  ＳＲＡＭ装置
１１４，１１５  インバータ
１１６，１１７  抵抗
１１８，１１８  書き込みトランジスタ
１２０  パストランジスタ
１２２，１２４  ネット
【図１】
2007519144.tif 000004
【図２】
2007519144.tif 000005
【図３】
2007519144.tif 000006
【図４】
2007519144.tif 000007
【国際調査報告】
2007519144.tif 000008