(57)【要約】本発明は、トランジスタベースメモリデバイス（６００）の形成において、デュアルポリプロセス（５００）を実装することに関する。このプロセスにより、従来のビット線よりも少ないエネルギーで埋め込みビット線（６６２）を、深さを浅くして形成することができ、リソースおよびスペースを節約し、Ｖｔロールオフを改善する。埋め込みビット線（６６２）上には酸化物材料（６７０、６７４）も形成され、ビット線（６６２）とワード線（６７８）との間の破壊電圧を改善（例えば、増加する）し、これにより、プログラミング電荷と消去電荷との間の識別度を更に高めることができ、さらに、結果として、より確実にデータを記録することができる。このプロセス（５００）はまた、埋め込みビット線幅（６６６）の縮小を促進し、それにより、ビット線（６６２）を互いに近接して形成することができる。その結果、より多くのデバイスが、同じ領域あるいはより小さな領域に”詰め込まれ”得る。
2007537592.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にデュアルビットメモリコアアレイ（６００）の少なくとも一部分を形成する方法（５００）であって、
前記基板（６０２）上に電荷捕獲誘電層（６０８）を形成するステップ（５０４）を有し、
前記電荷捕獲誘電層（６０８）上に第１ポリ層（６１６）を形成するステップ（５０６）、
前記第１ポリ層（６１６）上にハードマスク（６１８）を形成するステップ（５０８）を有し、
それぞれ第１間隔（６２２）を介してハードマスクフィーチャ（６２０）が形成されるように前記ハードマスク（６１８）をパターニングするステップ（５１０）を含み、前記第１間隔はそれぞれの幅６２４を有しており、
前記ハードマスクフィーチャ（６２０）上にスペーサ材料の層（６３０）を形成するステップ（５１２）を有し、
前記ハードマスクフィーチャ（６２０）に近接してサイドウォールスペーサ（６３２）を形成するように前記スペーサ材料（６３０）をパターニングするステップ（５１４）を有し、サイドウォールスペーサのそれぞれのペアはビット線開口部（６３４）を画定するものであり、
第２間隔（６４０）を形成するように前記第１ポリ層（６１６）をパターニングするステップ（５１６）を有し、前記第２間隔は前記ビット線開口部（６３４）のそれぞれの幅（６３６）に実質的に等しいそれぞれの第２幅（６４２）を有しており、
第３間隔（６５０）を形成するように前記電荷捕獲誘電層（６０８）をパターニングするステップ（５１８）を有し、前記第３間隔は前記ビット線開口部（６３４）のそれぞれの幅（６３６）に実質的に等しいそれぞれの第３幅（６５２）を有しており、
前記基板（６０２）内に、前記ビット線開口部（６３４）のそれぞれの幅（６３６）実質的に対応するそれぞれのビット線幅（６６６）を有するビット線（６６２）を形成するように、前記ビット線開口部（６３４）、前記第２間隔（６４０）、及び前記第３間隔（６５０）を介してビット線注入（６６０）を実行するステップ（５２０）を有し、
前記第３間隔（６５０）を１つ以上の酸化物ベース材料（６７０）で充填するために、高温酸化物堆積（６７２）を実行するステップ（５２２）を有し、
前記第２間隔（６４０）を１つ以上の酸化物ベース材料（６７４）で充填するために、高密度プラズマ酸化物堆積（６７２）を実行するステップ（５２４）を有し、
余剰酸化物ベース材料を除去するために、化学機械研磨を実行するステップ（５２６）を有し、
前記電荷捕獲誘電層上に第２ポリ層（６７６）を形成するステップ（５２８）を有し、
前記埋め込みビット線（６６２）の上に存在するワード線（６７８）を形成するために、前記第２ポリ層（６７６）をパターニングするステップ（５３０）を有する方法。
【請求項２】
前記第１ポリ層（６１６）は約９００〜１１００Åの膜厚に形成される、請求項１に記載の方法。
【請求項３】
前記ハードマスク（６１８）は１つ以上の酸化物ベース材料から形成される、請求項１に記載の方法。
【請求項４】
前記第１幅（６２４）は約１００〜１４０ナノメータである、請求項１に記載の方法。
【請求項５】
前記スペーサ材料（６３０）は約２００〜５００Åの膜厚に形成される、請求項１に記載の方法。
【請求項６】
前記サイドウォールスペーサ（６３２）のそれぞれの幅は約２０〜４０ナノメータである、請求項１に記載の方法。
【請求項７】
前記ビット線開口部（６３４）のそれぞれの幅は約５５ナノメータ〜８５ナノメータである、請求項１に記載の方法。
【請求項８】
前記ビット線注入（６６０）は約１０ＫｅＶのエネルギーレベルで実施される、請求項１に記載の方法。
【請求項９】
前記ビット線（６６２）は約３００〜５００Åの深さに形成される、請求項１に記載の方法。
【請求項１０】
前記ビット線（６６２）は約７０ナノメータの幅に形成される、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明はコンピュータシステムおよびこれに類するもののメモリに関し、より具体的には、相対的に浅く注入されたビットラインの形成を可能にするデュアルポリを実装することに関する。
【背景技術】
【０００２】
コンピュータおよび同様のシステムに対してデータを記録するために、多くの様々なタイプおよびスタイルのメモリが存在する。
例えば、現在のところ、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、プログラマブルリードオンリーメモリ（ＰＲＯＭ）、電気的プログラマブルリードオンリーメモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）、及び、フラッシュメモリは全て、データを記録することができる。
【０００３】
各タイプのメモリには、それぞれ特有の利点と難点とがある。例えば、ＤＲＡＭおよびＳＲＡＭは、個々のビットデータを一度に消去できるが、電源を外すとそのようなメモリはデータを損失する。代わって、ＥＥＰＲＯＭは特別な外部装置を用いずに簡単に消去され得るが、データの記録密度が小さく低速であり、また、費用がかかる。逆にＥＰＲＯＭは低価格でかつ密度は大きいが、消去のしやすさに難点がある。
【０００４】
フラッシュメモリは、ＥＰＲＯＭの高密度性と低価格という利点と、ＥＥＰＲＯＭの電気的消去性という利点とを兼ね備えていることから、人気のあるタイプのメモリとなっている。
フラッシュメモリは再書込み可能で、その内容を電力なしに保持することができる。従って、不揮発性である。
このフラッシュメモリは多くの携帯型電気製品に使用されている。例えば、そのような製品としては、携帯電話、携帯用コンピュータ、ボイスレコーダ等が挙げられる。また、このフラッシュメモリは、車、飛行機、産業用制御システム等の多くの大型電気システムにも使用されている。概して、フラッシュメモリは、シングルビットデータが中に記録され、それぞれのメモリセルから読み出しされる、多くのメモリセルから構成される。
【０００５】
個々のメモリセルは、個別にアドレス指定可能なユニットまたはグループに組織化される。それらのユニットまたはグループは、アドレスデコーディング回路を介して、読み出し、プログラム、あるいは消去動作のためにアクセスされる。
個々のメモリセルは一般的に、１ビットのデータを記録するように構成された半導体構造から構成される。
例えば、従来の多くのメモリセルは、１バイナリ情報を保持できるトランジスタなどの、スタックゲート金属酸化物半導体(MOS:Metal Oxide Semiconductor)デバイスを含む。このメモリ装置は、適切なデコーディングおよびグループ選択回路に加えて、操作されるセルに電圧を供給する回路を含む。
【０００６】
消去、プログラム、及び読み出し動作は一般的に、適切な電圧をメモリセルの特定端子に印加することによって実行される。
消去あるいは書込み動作では、メモリセルの電荷を取り除くように、あるいはメモリセルに電荷が蓄積されるように、電圧が印加される。
読み出し動作では、セルに電流が流れるように適切な電圧が印加される。その電流の量はそのセルに記録されたデータの値を示している。
メモリ装置は、記録されているデータを判定するために結果として生じるセル電流を検出するための適切な回路を含む。次にデータは、メモリ装置が組み込まれているシステムの他の装置によるアクセスのために、装置のデータバス端子に供給される。
【０００７】
この従来のメモリセルは一般的に、基板あるいはＰウェル内にソース、ドレインおよびチャネルを有しており、加えて、このチャネル上にスタックゲート構造を有する。
このスタックゲートは、更に、Ｐウェルの表面に形成された薄膜ゲート絶縁体層（しばしばトンネル酸化物と呼ばれる）を含み得る。このスタックゲートはさらに、このトンネル酸化物上のポリシリコンフローティングゲートおよびこのフローティングゲート上のポリ層間（interpoly）絶縁膜を含む。このポリ層間絶縁膜は多くの場合、２つの酸化物層が窒化物層を間に挟む酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁体である。最後に、ポリシリコンのコントロールゲートがポリ層間絶縁体層の上に重なる。
【０００８】
ＮＯＲ構成では、コントロールゲートがメモリセルの一行に係るワード線に接続されて、それらセルのセクタを形成する。更に、セルのドレイン領域が導電性ビット線によって互いに接続される。セルのチャネルは、スタックゲート構造によってチャネル内に形成された電界に従って、ソースとドレインの間に電流を導通させる。１列内のトランジスタの各ドレイン端子は同じビット線に接続される。さらに、ある与えられたビット線に係る各フラッシュセルは異なったワード線に結合されたスタックゲート端子を有する。一方、アレイ内の全てのフラッシュセルのソース端子は共通のソース端子に結合される。
動作時には、個々のフラッシュセルは、周辺デコーダおよび制御回路を使用して、プログラミング（書き込み）、読み出し、消去機能のために、対応するビット線およびワード線を介してアドレス指定される。
【０００９】
更なる詳細として、単一ビットスタックゲートフラッシュメモリセルは、比較的高い電圧をコントロールゲートに印加し、ソースを接地電位に、ドレインをソースよりも高い所定の電位に接続することによりプログラムされる。結果としてトンネル酸化物に生じる高電界が「ファウラー・ノルドハイム」トンネリングと呼ばれる現象を引き起こす。
このプロセスにおいて、コアセルのチャネル領域内の電子がゲート酸化膜をトンネルしてフローティングゲートに入るが、フローティングゲートはポリ層間絶縁膜およびトンネル絶縁物によって囲まれているために、電子はフローティングゲートに捕獲される。
この捕獲電子のために、セルのしきい値電圧は上昇する。この捕獲電子によって生じたセルのしきい値電圧（そして、それによるチャネルコンダクタンス）の変化によって、セルがプログラムされる。
【００１０】
一般的な単一ビットスタックゲートフラッシュメモリセルを消去するためには、比較的高い電圧をソースに印加し、コントロールゲートを負の電位に維持して、ドレインはフローティングとしておく。これらの条件下で、フローティングゲートとソースの間で、トンネル酸化物を横切るように強い電界が発生する。
フローティングゲートに捕獲されている電子は、ソース領域にかかるフローティングゲート部分に向かって流れ、集まり、トンネル酸化物を通ってファウラー・ノルドハイムトンネリング現象によってフローティングゲートからソース領域に引き抜かれる。電子がフローティングゲートから除去されるとセルは消去される。
【００１１】
読み出し動作においては、ある一定の電圧が、セルトランジスタのドレインを横切ってソースに印加される。セルのドレインはビット線であって、それはあるバイトまたはワードグループ内の他のセルのドレインに接続されてもよい。読み出し動作において、従来のスタックゲートメモリセルのドレインにおける電圧は通常０．５〜１．０ボルトである。
次に、ドレインからソースに電流を流すために、メモリセルトランジスタのゲート（例えば、ワード線）に電圧を印加する。読み出し動作において印加されるゲート電圧は一般的にプログラムされたときのしきい値電圧（Ｖｔ）とプログラムされていないときのしきい値電圧との間のレベルである。結果として生じる電流が測定され、セルに記録されているデータ値に関する判定が行われる。
【００１２】
近年技術としては、１つのセルに複数のビットを記録させるデュアルビットメモリが挙げられる。この技術では、メモリセルが原則的に２つの同一の（ミラーリングされた）部分に分けられ、その各々が、独立した２ビットのうちの１ビットを記録するようになっている。
各デュアルビットメモリセルは、従来のセルのように、ゲートとソースおよびドレインを有する。しかし、ソースが電気的ソースに常時接続されており、ドレインが電気的ドレインに常時接続されている従来のスタック型ゲートセルとは異なり、２ビットの記録が可能となるように、動作時に、各デュアルビットメモリセルのソースとドレインへの接続が逆転しうる。
【００１３】
仮想接地構造では、デュアルビットメモリセルは、導電性ビット線が注入された半導体基板を有する。半導体基板上には、「電荷捕獲誘電層」と呼ばれる多層ストレージ層が形成される。この電荷捕獲誘電層は一般的に、３つの別々の層から構成され得る。
それらの層は、第１絶縁層、電荷捕獲層、及び、第２絶縁層である。ワード線は、電荷捕獲誘電層上に、ビット線に対して実質的に直交するように形成される。プログラム回路は、コントロールゲートとして機能するワード線に信号を印加して、１セル毎に２ビットを制御し、ある構成において接続されたソースおよびドレインによって一方のビットが記録され、別の構成において接続されたソースおよびドレインによって相補ビットが記録されるようにビット線の接続を変化させる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
電子産業では、ますます複雑になった非常に多くの機能を、高速かつ省電力で実行することができる、より小型化し、かつ、さらにパワフルなデバイス（例えば、携帯電話、デジタルカメラなど）を生産するために、電子デバイスを微細化することが常に求められている。
この目的を達成するために、これらのデバイスに利用されている半導体および集積回路（例えば、メモリセル、トランジスタなど）の寸法が常に縮小されている。
単一の半導体基板、あるいはその一部分（ダイとして周知である）により多くのこれらの要素を「詰め込む」、あるいは「パックする」能力は、製造効率および歩留まりをも向上させる。従って、とりわけ、個々の半導体ウェーハ（あるいは、ダイ）に製造することのできるメモリセル数を増やすための努力が日々行われている。
【００１５】
ある小さな領域により多くのメモリセル／トランジスタを詰め込むための１つの技術としては、それらの構造およびコンポーネント要素を互いに近接して形成することが挙げられる。例えば、ビット線同士を近接して形成するには、その間に画定されたチャネルの長さを短くし、その同一領域により多くのデバイスを形成できるようにする。しかし、これにより、ある現象が広く蔓延し、デバイス性能に実質的に影響を及ぼす。例えば、対応のチャネル長が短くなると、Ｖｔロールオフがより顕著となるおそれがある。
特に、しきい電圧（Ｖｔ）あるいは、１ビットのデータ（例えば、電荷）を記録および／あるいは消去するために、トランジスタあるいはメモリセルを「起動させる(turn on)」、あるいはアクティブ状態にさせる電圧は、対応するチャネル長が短くなると（例えば、ソースおよびドレイン領域が互いに近接する）変わり得る（例えば、低下し得る）。
更に、Ｖｔロールオフの程度（セべりティ(severity)）は、メモリセルが異なれば変わり得る。このように、同じ電圧あるいは同様の電圧がセルに印加される場合でも、選択されたメモリセルグループの全てがプログラムされる／消去されるわけではない。結果として、データが破壊され、および／あるいは、データが不正確に記録あるいはプログラムされるおそれがある。
【００１６】
同様に、微細化によって、リーク電流やクロストークなどのその他の問題点がさらに生じるおそれもある。例えば、チャネル長が短縮し、ビット同士が接近すると電荷捕獲層に記録した２ビットあるいは電荷の分離が次第に難しくなる。
このようにして、クロストークが発生するおそれがあり、ビット同士が混交し、あるビットに実行された動作が、別のビット（相補ビット妨害（ＣＢＤ）と呼ばれることがある）に影響を及ぼすおそれがある。
従って、ＶｔロールオフおよびＣＢＤなどから生じるおそれのある悪影響を軽減しつつ、実装密度を向上することができるように、加工寸法を縮小することが望ましい。
【課題を解決するための手段】
【００１７】
以下、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明の外延を概略的に示すものではない。また、本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その目的は、単に、後述する詳細な説明に先立ち、単に本発明の１つ以上の概念を簡潔な形で示すことにある。
【００１８】
本発明は、トランジスタベースのメモリデバイスを形成する際に、デュアルポリプロセスを実装することに関連している。このプロセスにより、従来のビット線よりも少ないエネルギーで、かつ、深さのより浅い埋め込みビット線を形成することができ、リソースとスペースとを節約し、かつ、Ｖｔロールオフを改善する。
さらに、埋め込みビット線上には、ビット線とワード線との間の降伏電圧を改善する（例えば、増加する）ように、酸化物材料が形成される。これにより、プログラミング電荷と消去電荷との間の識別度をさらに高めることができ、また、より確実にデータを記録することができる。
また、このプロセスにより、埋め込みビット線幅の縮小が促進され、これにより、ビット線同士を近接して形成することができる。その結果、同一領域に、あるいはより小さな領域に、より多くのデバイスを「詰め込まれた」状態、あるいは「パックされた」状態にすることが可能になる。
【００１９】
本発明の１つ以上の形態によれば、デュアルビットメモリコアアレイの少なくとも一部を半導体基板上に形成する方法が開示されている。
その方法には、基板上に電荷捕獲誘電層を形成するステップと、その電荷捕獲誘電層上に第１のポリ層を形成するステップとが含まれる。第１のポリ層上にはハードマスクが形成され、そのハードマスクは、対応の第１間隔を間に有するハードマスクフィーチャを形成するようにパターニングされる。この第１間隔は対応する第１幅を有する。次に、このハードマスクフィーチャ上にはスペーサ材料からなる層が形成される。このスペーサ材料層は、ハードマスクフィーチャに近接してサイドウォールスペーサを形成するようにパターニングされる。
これにより、サイドウォールスペーサの各ペアがビット線開口部を画定する。次に、第２間隔を形成するように第１ポリ層がパターニングされる。この第２間隔の幅は、対応するビット線開口部の幅に実質的に等しい。次に、第３間隔を形成するように電荷捕獲誘電層がパターニングされる。この第３間隔の幅は、対応するビット線開口部の幅に実質的に等しい。
基板内に埋め込みビット線を形成するように、ビット線開口部、および第２、第３間隔を通じてビット線注入が行われる。この埋め込みビット線のそれぞれの幅は、対応するビット線開口部の各幅に実質的に対応する。次に、高温酸化物堆積が実行され、１つ以上の酸化物ベース材料で第３間隔を充填する。同様に、高密度プラズマ酸化物堆積が続いて実行され、１つ以上の酸化物ベース材料で第２間隔を充填する。
次に、過剰酸化物ベース材料を除去するように、化学機械研磨が実行される。最後に、電荷捕獲誘電層上に第２ポリ層が形成され、埋め込みビット線上にワード線を形成するようにパターニングされる。
【００２０】
本発明の１つ以上の形態によれば、デュアルビットメモリデバイスが開示されている。このデバイスは半導体基板上に形成され、また、この基板上に重なった電荷捕獲誘電層を含む。このデバイスは、ソースおよびドレイン領域として機能する埋め込みビット線間の基板内に形成されたチャネル領域上に位置するゲート構造をも有する。
更に、第１酸化物領域はゲート構造に近接する埋め込みビット線上に形成される。同様に第２酸化物領域は、ゲート構造に隣接する第１酸化物領域上に形成される。
【００２１】
上述の、および関連した目的を達成するため、以下の説明および添付の図面は本発明の特定の例示形態および実装品を詳細に記述する。
これらの実施形態は、本発明の１つ以上の形態を実施しうる様々な手段のほんの一部を例示したものにすぎない。本発明のその他の形態、利点、および新たな特徴は、添付の図面と併せて考慮したときに、本発明の以下の詳細な説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００２２】
図面を参照して本発明の一以上の態様を説明する。図面全体にわたり、同じ参照符号は同じ要素を参照しており、様々な構造は、必ずしも正しい縮尺で記載されているわけではない。
本発明の一以上の態様をよく理解できるように、以下の説明では、説明を目的として具体的な構造を数多く記載する。しかし、これらの特定の詳細が少なくても、本発明の一以上の態様を実施できることは当業者には自明であろう。また、本発明の一以上の態様を説明しやすくするために、公知の構造および／または装置をブロック図形式で示す。 
【００２３】
本発明はトランジスタベースのメモリデバイスの形成において、デュアルポリプロセスを実装することに関連する。本プロセスは、従来のビット線よりも少ないエネルギーで、かつ、深さのより浅い埋め込みビット線を形成することができ、リソースとスペースとを節約し、かつ、Ｖｔロールオフを改善する。
さらに、埋め込みビット線上には、ビット線とワード線との間の降伏電圧を改善する（例えば、増加する）ように、酸化物材料が形成される。これにより、プログラミング電荷と消去電荷との間の識別度をさらに高めることができ、また、より確実にデータを記録することができる。
また、このプロセスは、埋め込みビット線幅の縮小を促進し、その結果、ビット線同士を近接して形成することを可能にする。その結果、同一領域に、あるいはより小さな領域に、より多くのデバイスを「詰め込む」ことが可能になる。
【００２４】
図１を参照すると、例示的なデュアルビットフラッシュＥＥＰＲＯＭ１００の上面図が例示されている。一般的に、このメモリ１００は半導体基板１０２を含み、この基板において、１つ以上の高密度コア領域１０４と１つ以上の低密度の周辺部分が形成される。高集密度コア領域は、通常、個別にアドレス指定が可能であり、かつ実質的に同一のデュアルビットフラッシュメモリセルの１つ以上のＭ×Ｎアレイを含む。
他方で、低密度の周辺部分は、通常、入力／出力（Ｉ／Ｏ）回路１０６、および、個々のメモリセルを選択的にアドレス指定するためのプログラム回路を含む。プログラム回路は、その一部が１つ以上のｘデコーダ１０８と１つ以上のｙデコーダ１１０によって表され、これらを有している。デコーダは、Ｉ／Ｏ回路１０６と協働して、選択しアドレス指定されたメモリセルのソース、ゲートおよび／またはドレインを、所定の電圧またはインピーダンスに選択的に接続して、各メモリセルに指定の動作を起こさせる（例えば、プログラム、読み出しおよび消去であり、これらの動作を起こさせるために必要な電圧を得る）。
【００２５】
図２を参照すると、図１に示すＭ×Ｎアレイコア１０４の１つの少なくとも一部を有しうるものなど、メモリコアの一部２００を示す概略図が示される。この回路図は、一列のメモリセルを示しており、例えば、仮想接地型の実装品にメモリセル２０１〜２０４を有する。
それぞれのメモリセル２０１〜２０４は、制御ゲートとして機能するワード線２０６と接続され、メモリセルのペアが共通のビット線を共有している。例えば、図に示した例では、メモリセル２０１は、関連付けられたビット線２０８、２０９を有し、メモリセル２０２は、関連付けられたビット線２０９、２１０を有し、メモリセル２０３は、関連付けられたビット線２１０、２１１を有し、メモリセル２０４は、関連付けられたビット線２１１、２１２を有する。このように、セル２０１と２０２とがビット線２０９を共有し、セル２０２と２０３とがビット線２１０を共有し、セル２０３と２０４とがビット線２１１をそれぞれ共有している。
【００２６】
メモリセル２０１〜２０４は、ワード線に送る信号と、メモリセル内のビット線の電気的なソースまたはドレインとの接続に応じて、位置２１５〜２２２でビットの書き込み、読み出し、および消去を行うことができる。例えば、位置２１５のビットの制御は、ドレインをビット線２０８に、およびソースをビット線２０９に接続することによって行う。
同様に、位置２１６のビットの制御は、ドレインをビット線２０９に、およびソースをビット線２０８に接続することによって行う。隣接するメモリセルが共通のビット線を共有しているが、メモリセルは通常一度に１つずつプログラムされ、この場合、プログラム中は一度に１つのメモリセルだけが作動されるため、隣接するメモリセルが干渉し合わないことが理解されるであろう。
【００２７】
次に図３を参照すると、図１に示すＭ×Ｎのアレイコア１０４の１つの少なくとも一部を有しうるものなど、メモリコアの少なくとも一部３００の上面図が示される。メモリ３００は、半導体基板１０２上に形成されており、互いにほぼ平行に延びる複数の注入ビット線３０４を有し、互いにほぼ平行に延び、複数の注入ビット線３０４とほぼ直角をなす複数の形成ワード線３０２を更に有する。
ワード線３０２およびビット線３０４は、少なくとも一部が、図１に示したｘデコーダ１０８およびｙデコーダ１１０によって示され得るものなど、プログラム回路とのコンタクトと相互接続（図示せず）とを有することが理解されよう。
【００２８】
図４は、図３の線４−４におけるものなど、デュアルビットフラッシュメモリの一部４００の断面等角図である。メモリが上に形成されている半導体基板１０２は、しきい値調整注入部(Vtadjust)領域４０２を形成するために、例えば、ホウ素等のｐ型不純物がドープされている。しきい値調整注入により、半導体基板１０２よりもドープ量の多い領域４０２が与えられる。
基板は、例えば、シリコンから形成され、基板自体にｐ型不純物（ホウ素など）がドープされてもよい。しきい値調整注入部４０２は、メモリ４００内の各種セルのしきい電圧を制御しやすくする。
【００２９】
半導体基板１０２上に電荷捕獲誘電層４０４が堆積されている。電荷捕獲誘電層４０４は、通常、第１絶縁層４０６、電荷捕獲層４０８および第２絶縁層４１０の３つの別個の層から形成されうる。第１絶縁層４０６と第２絶縁層４１０とは、通常、二酸化シリコン（ＳｉＯ２）等の酸化物誘電体から形成され、電荷トラップ層４０８は、通常、窒化シリコン（ＳｉｘＮｙ）等の窒化物誘電体から形成される。
酸化物−窒化物−酸化物の構成は、便宜のため、通常ＯＮＯ層と呼ばれる。別の実施形態では、ほかの種類の電荷捕獲層を使用することができ、そのような電荷捕獲層は本発明の範囲内に含まれると考えられる。
【００３０】
第１導電ビット線４１２と第２導電ビット線４１４とは、図４において、電荷捕獲誘電層４０４の下に存在するように示されている。半導体基板１０２に注入され得るこのようなビット線の数は何本でもよく、このようなビット線が図３に示したビット線３０４に相当し得ることが理解されよう。
ビット線は、通常は、ヒ素等の注入されたｎ型材料から形成され、一部の例では酸化物部分（図示せず）を有していてもよい。第１導電ビット線４１２と第２導電ビット線４１４とは離間されており、両者の間にチャネル領域４１６が画定されている。
【００３１】
同様に、第１導電ワード線４１８と第２導電ワード線４２０とは、電荷捕獲誘電層４０４の上に存在するように示されている。誘電層４０４の上に形成され得るこのようなワード線の数は何本でもよく、このようなワード線が図３に示したビット線３０２に相当し得ることが理解されよう。
例えば、ワード線は、ポリシリコン材料から形成されてもよく、その場合、ポリシリコン材料は誘電層４０４上に堆積されて、パターニングされて、エッチングされうる。
【００３２】
位置４２０、４２２は、通常、各データビットが、メモリ４００のセルの１つに記録され得る場所を示している。チャネル４１６は実効長Ｌｅｆｆを有し、この長さが（微細化の結果などで）短くなると、ビット４２０、４２２が互いに近接することになることが理解されよう。
このように、ビット同士が接近し過ぎると、ビット自体が干渉および／または混交し合い、あるビットに対して実行された動作が、もう一方のビットに影響を及ぼすおそれがある。
従って、一部の場合において、チャネル長を短くすることによってメモリが微細化され得る程度は制限され、また、チャネル長を短くせず（例えば、ある実効長Ｌｅｆｆ以下）にデバイス寸法を縮小する技術が求められている。
【００３３】
図示している例では、埋め込みビット線４１２および４１４は、幅４２６と深さ４２８とを有するように形成される。例えば、従来は、そのような幅４２６は約１２０ナノメータであり、そのような深さ４２８は約８００Åのオーダーである。上層のＯＮＯ層４０４の電気的特性に本質的に結び付けられるこのような寸法により、ビット線とワード線との間に約１６ボルトの破壊電圧あるいはしきい電圧（Ｖｔ）が生じる。
【００３４】
図５を参照すると、本発明の１つ以上の形態に従いメモリデバイスを形成する方法５００が例示されている。具体的には、メモリは、、ビット線とワード線との間の破壊電圧を高め、Ｖｔロールオフを軽減し、実装密度の増加を促進するよう、より浅くて狭い埋め込みビット線をその上に形成された酸化物材料で形成するように、デュアルポリプロセスで形成される。
このようにして形成されるメモリデバイスは、例えば、図１に示すＭ×Ｎのアレイコアの１つの少なくとも一部を有しうるものなど、メモリコアの一部に対応し得る。
【００３５】
以下に、方法５００を、一連の動作および事象として図示および記載するが、本発明はこの動作および事象の順序に限定されないことが理解されよう。例えば、一部の事象が、異なる順序で発生したり、ここに図示および／または記載したほかの動作または事象とは別に同時に発生してもよい。更に、本発明の一以上の態様による方法を実装するために、ここに記載したステップのすべてが必要というわけではない。更に、動作の１つ以上が、１つ以上の別々の動作または段階で実行されてもよい。
【００３６】
本発明の一以上の態様に従って実行される方法は、ここに図示および記載した構造の形成および／またはプロセスに関連して実装されるほか、ここに図示または記載されないほかの構造に関連しても実装されうることが理解されよう。例えば、方法またはその変形例は、図６〜２４に関して以下に図示し以下に記載するように、デュアルビットメモリのほかに、ここに図示または記載されないデバイスの製造に使用することができる。
【００３７】
メモリが半導体基板に形成され、５０２において、任意選択のしきい値調整注入Ｖｔａｄｊｕｓｔが実行され、半導体基板のほかの箇所よりもドープ量の多い基板の領域が形成される。基板は、例えば、シリコンから形成され、基板自体にホウ素などのｐ型不純物がドープされてもよい。しきい値調整注入には、例えば、基板のほかの部分に利用されたｐ型ドーパントと同じか、あるいは異なるｐ型ドーパントの、より高濃度、および／または、より高エネルギー注入を含み得、また、このしきい値調整注入により、メモリのしきい電圧を制御しやすくなる。
【００３８】
５０４において、半導体基板上に電荷捕獲誘電層が形成される。電荷捕獲誘電層は、第１絶縁層、電荷捕獲層、および第２絶縁層を含む、多層材料が含まれてもよい。第１および第２絶縁層は、例えば二酸化シリコン（ＳｉＯ２）等の酸化物誘電体から形成されてもよい。
第１絶縁層は、例えば、約７０Å以下の膜厚に形成され、第２絶縁層は、例えば、約１００Å以下の膜厚に形成され得る。電荷捕獲層は、窒化シリコン（ＳｉｘＮｙ）等の窒化物誘電体から形成され、約６０〜８０Åの膜厚に形成されてもよい。
便宜上、この酸化物−窒化物−酸化物構造は一般的にＯＮＯ層と呼ばれる。別の形態では、本発明の１つ以上の形態に従い、ポリアイランドあるいはその他のタイプの電荷捕獲誘電体が形成されてもよい。
【００３９】
次に、５０６において、電荷捕獲誘電層上にポリベースの材料の第１層が形成される。この第１ポリ層は、例えば約９００〜１１００Åの膜厚に形成されてもよい。続いて、５０８において、この第１ポリ層上にハードマスク材料の層が形成される。このハードマスク上には、（例えば、窒化物シリコンあるいは酸窒化シリコンなどの有機材料の）任意の反射防止コーティング(ARC:Antireflective Coating)層も形成され得、また、このＡＲＣ層上にはハードマスクのパターニングを促進するように、レジストが形成され得る。
このＡＲＣ層は、特に、露光中の反射を軽減しやすくし、これにより、パターン転写の忠実度を改善する。このハードマスクは、例えば、約３００〜７００Åの膜厚が塗布された酸化物ベースの材料から形成され得る。
【００４０】
次に、５１０において（例えば、レジストおよび任意のＡＲＣ層が両方とも、パターニング、露光、エッチング、および／または選択的にストリッピングされて、パターンをハードマスクに転写するために一体化したフォトマスクを形成した後）ハードマスクがパターニングされる。
ハードマスク内に形成された（例えばエッチングされた）パターン化されたフィーチャは、少なくとも一部が基板内に形成されることになる埋め込みビット線に対応する。より具体的には、各フィーチャ間のそれぞれの間隔は、基板内に注入されることになる埋め込みビット線に幾分か対応する。ハードマスク内の間隔は、例えば、それぞれの幅が約１００〜１４０ナノメータになるように形成され得る。
【００４１】
５１２において、パターニングされたハードマスク上に、（例えば、酸化物ベース材料の）スペーサ材料の層が形成される。このスペーサ材料は、例えば約２００〜５００Åの膜厚に形成され得、また、より狭い埋め込みビット線を形成しやすくするスペーサの形成に利用される。このようにして、次に、５１４においてスペーサ材料がパターニング（例えば、異方性エッチング）され、パターニングされたハードマスクのフィーチャに近接してサイドウォールスペーサが形成され、これにより、各ハードマスクフィーチャ間のそれぞれの間隔が狭くなる。
これらのスペーサは、例えば、それぞれの幅が約２０〜４０ナノメータになるように形成され得る。これらスペーサ間の距離により、例えば、約５５〜８５ナノメータの幅を有するそれぞれのビット線開口部が画定される。ハードマスクのパターニングにＡＲＣ層が利用される場合、ＡＲＣ層もパターニングされて酸化物サイドウォールスペーサの膜厚が厚くされ、対応するビット線開口部を狭くすることが理解されるであろう。
【００４２】
次に、５１６において第１ポリ層がパターニングされる。サイドウォールスペーサはガイドとして機能し、このようにして、第１ポリ層内に形成される間隔はビット線開口部の幅に対応するそれぞれの幅を有する。５１８において、電荷捕獲誘電層は、ビット線開口部の幅に対応するそれぞれの幅を有する間隔を含むように、同様にパターニングされる。
第１誘電層および第２誘電層の除去に使用するエッチング液は、パターニングされたハードマスクフィーチャおよびサイドウォールスペーサの除去にも効果的であることが理解されるであろう。その理由は、これらのフィーチャは、同一の、あるいは類似タイプの化合物、つまり、酸化物を含むからである。
ハードマスクフィーチャの跡がいくらか残る場合、後の適切な時に、このような跡をストリピングあるいは洗い流すことができる。
【００４３】
次に、５２０においてビット線注入が行われ、さらされた半導体基板内に埋め込みビット線を形成する。このビット線注入には、例えばヒ素などの、ｎ型ドーパントを含み得る。第１ポリ層と電荷捕獲誘電ＯＮＯ層とが既に除去されているので、ビット線注入は、例えば、従来の約４０ＫｅＶの注入エネルギーと比べて、約１０ＫｅＶという比較的低エネルギーレベルで行われ得る。
同様に、例えば、ビット線は、従来の約７００Åという深さと比べて、約３００〜５００Åという比較的浅い深度で形成され得る。更に、ビット線注入は、例えば、結果として濃度が約２Ｅ２０／ｃｍ３となるように、約１Ｅ１５／ｃｍ２の投与量で行われてもよい。
第１ポリとＯＮＯ層とは注入をブロックする。従って、ビット線は、ビット線開口部の幅に実質的に対応する幅にまで形成される。一例では、ビット線の幅は、約７０ナノメータに形成される。
【００４４】
次に、５２２において、高温酸化物堆積が行われ、電荷捕獲誘電層内に形成されたそれぞれの間隔を充填する。この高温酸化物堆積は、例えば、摂氏７００〜１２００℃の間で実施され得る。この高温酸化物堆積により、対応するビット線上に酸化物を成長させる一方で、埋め込みビット線上にも堆積を行う。
一例では、約１００Åの酸化物が成長し、一方では、更に約１００Åの酸化物がビット線上に堆積される。
【００４５】
次に、５２４において、高密度プラズマ（ＨＤＰ：Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）堆積が行われ、第１ポリ層内に形成されたそれぞれの間隔を酸化物材料で充填する。
このＨＤＰ堆積は、例えば、第１ポリ間隔を充填するために、約１〜１０ｍＴｏｒｒの圧力下で、約３００度〜約７００度の温度で行われ得る。次に、５２６において、ウェーハ全体が化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）にさらされ、余剰酸化物を除去し、その上の構造の表面を平坦化する。
【００４６】
次に、５２８において、第１ポリ層上にポリをベースにした材料の第２層が形成される。第１ポリ層と同様に、この第２ポリ層は、例えば、約９００〜１１００Åの膜厚に形成され得る。第２ポリ層はワード線材料として機能し、そのようにワード線にパターニングされ得る。
従って、５３０において、埋め込みビット線上にワード線を形成するように、（例えば、実質的に９０度をなす方向で）第２ポリ層がパターニングされる。更なるバックエンドプロセスのためにこの方法を継続してもよい。
【００４７】
図６〜２４を参照すると、本発明の１つ以上の形態に従うメモリデバイス６００を形成するための例示的技術が開示されている（図６）。具体的には、メモリ６００は、埋め込みビット線の寸法を縮小し、破壊電圧あるいはしきい電圧Ｖｔを増加するよい、デュアルポリ層と酸化物の塗布とを用いて形成される。これまでに述べてきた、実現不可能に縮小されたビット線寸法により、微細化と実装密度の増加とを促進する。
このように形成されたメモリデバイス６００は、例えば、図１に示すＭ×Ｎのアレイコアの１つの少なくとも一部を有しうるものなど、メモリコアの一部に対応し得る。
【００４８】
まず、メモリが上に形成された半導体基板６０２がしきい調整注入６０４にさらされ、半導体基板の他の箇所よりもドープ量の多い基板６０２の領域６０６が形成される（図６）。基板自体は、例えば、ホウ素などのｐ型ドーパントでドープされてもよく、また、しきい調整注入（Ｖｔａｄｊｕｓｔ）は、例えば、ｐ型ドーパントと同じか、あるいは異なる、より高濃度の、および／または、より高エネルギーの注入を含んでよい。
このしきい調整注入６０４は、メモリデバイス６００のしきい電圧を制御しやすくする。しかし、しきい調整注入は任意であって、本発明に従い省略してもよい。
【００４９】
本明細書において用いる基板、あるいは半導体基板という用語には、ベースの半導体ウェーハ（例えば、シリコン、ＳｉＧｅ、あるいはＳＯＩウェーハ）および、どのようなエピタキシャル層、あるいは、その上またはそれに関連づけられて形成されたその他のタイプの半導体層が含まれることが理解されよう。
さらに、本文中に示す要素は、簡素化のため、および理解を容易にするために、互いに関連する特定の寸法（例えば、層と層との寸法および／または、方向）で例示されており、かつ、各要素のそのような実際の寸法は、本文中に例示されたものとは実質的に異なり得る。
【００５０】
次に、半導体基板６０２上に電荷捕獲誘電層６０８が形成される（図７）。図示した例では、電荷捕獲誘電層６０８は、第１絶縁層６１０、電荷捕獲層６１２、および、第２絶縁層６１４を含む。例えば、第１絶縁層６１０は、約７０Å以下の膜厚に形成され得、第２絶縁層６１４は約１００Å以下の膜厚に形成され得る。例えば、第１および第２絶縁層はともに、二酸化シリコンを含み得る。
電荷捕獲層６１２は、例えば、窒化物シリコン（ＳｉｘＮｙ）などの窒化物誘電体から形成されてもよく、また、例えば、約６０〜８０Åの膜厚に形成されてもよい。
便宜上、この酸化物−窒化物−酸化物構造は、一般的にＯＮＯ層と呼ばれる。他の形態では、本発明の１以上の形態に従い、ポリアイランドあるいはその他のタイプの電荷捕獲誘電体が形成されてもよい。
【００５１】
次に、電荷捕獲誘電層６０８上に、ポリベース材料の第１層が形成される（図８）。この第１ポリ層６１６は、例えば、約９００〜１１００Åの膜厚に形成され得る。
続いて、この第１ポリ層６１６上にハードマスク材料の層６１８が形成される（図９）。ハードマスク６１８上には、例えば、窒化物シリコンあるいは酸窒化シリコンなどの有機材料を含み得る任意の反射防止コーティング（ＡＲＣ）層（図示せず）が形成され得、また、このＡＲＣ層上には、ハードマスク６１８のパターニングを促進するように、レジスト（同様に、図示せず）が形成され得る。このＡＲＣ層は特に、露光中の反射を軽減しやすくし、これにより、パターン転写の忠実度を改善する。
ハードマスク６１８は、例えば、約３００〜７００Åの膜厚に塗布された酸化物ベースの材料から形成され得る。
【００５２】
次に、ハードマスク６１８は、（例えば、レジストおよび任意のＡＲＣ層が両方とも、すでにパターニング、露光、エッチング、および／あるいは選択的ストリッピングされて、パターンをハードマスクに転写するために一体化したフォトマスクを形成した後）パターニングされる（図１０）。
その結果生じる、ハードマスク６１８から形成（エッチング）されたハードマスクフィーチャ６２０は、少なくとも部分的に、基板６０２内に形成されることになる埋め込みビット線に対応する。
より具体的には、各フィーチャ６２０間のそれぞれの間隔６２２は、基板６０２内に注入されることになる埋め込みビット線に幾分か対応する。ハードマスク６１８内の間隔６２２は、例えば、それぞれの幅６２４が、約１００〜１４０ナノメータとなるように形成され得る。
【００５３】
次いで、パターニングされたハードマスクフィーチャ６２０および第１ポリ層６１６のさらされた部分上に、（例えば、酸化物ベース材料の）任意のスペーサ材料層６３０が形成される（図１１）。このスペーサ材料６３０は、例えば、約２００〜５００Åの膜厚に形成され得るとともに、より狭い埋め込みビット線を形成しやすくするスペーサの形成に使用される。
このように、スペーサ材料６３０が次にパターニング（例えば、異方性エッチング）され、ハードマスクのパターニングフィーチャ６２０に近接してサイドウォールスペーサ６３２が形成される（図１２）。
このスペーサ６３２間の距離により、例えば、約５５〜８５ナノメータの幅６３６を有するそれぞれのビット線開口部の幅６３４が画定される。サイドウォールスペーサのそれぞれの幅６３８は、例えば、約２０〜４０ナノメータであり得る。
ハードマスク６１８のパターニングにＡＲＣ層が用いられる場合、このＡＲＣ層もまたパターニングされ、かつ、サイドウォールスペーサ６３２の膜厚が厚くされ、これにより、それぞれのビット線開口部６３４が狭くなることが理解されるであろう。
【００５４】
次に、第１ポリ層６１６は、ガイドとして機能するサイドウォールスペーサ６３２とともにパターニングされる（図１３）。このように、第１ポリ層６１６内に形成された間隔６４０は、ビット線開口部６３４の幅６３６に対応したそれぞれの幅６４２を有する（図１２）。
３次元的に見ると、第１ポリ層６１６は、第１ポリ材料６１６の平行”ストリップ”６４４にパターニングされることが理解されるであろう。電荷捕獲層６０８は、ビット線開口部６３４（図１２）の幅６３６にも対応したそれぞれの幅６５２を有する間隔６５０を含むよう、同様にパターニングされる（図１４）。
第１誘電層６１０および第２誘電層６１４の除去に使用するエッチング液は、パターニングされたハードマスクフィーチャ６２０およびサイドウォールスペーサ６３２（図１３）の除去にも効果的であることが理解されるであろう。その理由は、これらのフィーチャは、同一の、あるいは類似タイプの化合物、つまり、酸化物を含むからである。
ハードマスクフィーチャの幾分かの跡６５６が残る場合、これらは、後でストリッピングされるか、あるいは洗い流され、洗浄されパターニングされた第１ポリ層６１６があらわになる（図１５）。
【００５５】
次に、半導体基板６０２内に埋め込みビット線６６２を形成するために、ビット線注入６６０が実施される。ビット線注入６６０は、例えば砒素などのｎ型ドーパントを含み得る。第１ポリ層６１６および電荷捕獲誘電ＯＮＯ層６０８はすでにパターニングされているので、ビット線注入は、例えば、約４０ＫｅＶという従来の注入エネルギーと比べると、約１０ＫｅＶという比較的に低エネルギーレベルで行われ得る。これにより、結果的に、要求されるリソースを低減し、また、特に、メモリデバイスの形成に関連する費用を削減する。
【００５６】
同様に、ビット線６６２は、例えば、従来の深さ約７００Å（４２８、図４）と比べると、約３００〜５００Åという比較的浅い深さ６６４で形成され得る。更に、ビット線注入は、例えば、結果として濃度が約２Ｅ２０／ｃｍ３となるように、約１Ｅ１５／ｃｍ２の投与量で行われてもよい。
第１ポリ層６１６およびＯＮＯ層６０８は注入６６０をブロックする。また、それに応じて、ビット線６６２は幅６６６に形成される。この幅は、、ビット線開口部６３４の幅６３６に実質的に対応する幅である。
例えば、幅６６６は約７０ナノメータであり得、また、この幅は少なくとも部分的にサイドウォールスペーサ６３２（図１２）を使用しているので、従来の注入ビット線４１２（図４）の幅４２６よりも実質的に狭い。
【００５７】
次に、高温酸化物堆積６６８が実施され、酸化物ベース材料６７０で電荷捕獲誘電層６０８内に形成されたそれぞれの間隔６５０を充填する（図１７）。この高温酸化物堆積は、例えば、摂氏７００〜１２００℃で実施され得る。高温酸化物堆積により、それぞれのビット線６６２上に酸化物を成長させる一方で、埋め込みビット線上に酸化物の堆積も行う。
一例では、約１００Åの酸化物が成長し、一方で、追加の約１００Åの酸化物がビット線６６２上に堆積される。
【００５８】
次いで、高密度プラズマ（ＨＤＰ）堆積６７２が行われ、第１ポリ層６１６内に形成されたそれぞれの間隔６４０を酸化物材料６７４で充填する（図１８）。例えば、このＨＤＰ堆積６７２は、第１ポリの間隔６４０を充填するように、約３００Ｃ〜約７００Ｃの温度で、約１−１０ｍＴｏｒｒの圧力の下で行われ得る。次に、ウェーハ全体が化学機械研磨（ＣＭＰ）にさらされ、余剰酸化物材料６７４を除去し、その上の構造の表面を平坦化する（図１９）。
これにより、３次元的に見ると、第１ポリ材料６１６のパターニングされたストリップ６４４に平行して酸化物材料６７４の”ストリップ”が生じることが理解されるであろう。
【００５９】
次に、第１ポリ層６１６上に、ポリベース材料の第２層が形成される（図２０）。第１ポリ層６１６と同様に、この第２ポリ層６７６は、例えば、約９００〜１１００Åの膜厚に形成され得る。
この第２ポリ層６７６はワード線材料として機能し、そのようにワード線にパターニングされ得る。従って、次に、埋め込みビット線６６２上にワード線６７８を形成するために、この第２ポリ層６７６がパターニングされる（図２１）。ワード線６７８は、ビット線６６２に対し角度約９０度をなすように形成されることが理解されるであろう。この”クロスした”方向により、個々のセルをアドレス指定することが可能になる。
図２１に示す図は、図６〜２０に示した図面に対して、約９０度回転させたものである。このように、図２１に、埋め込みビット線６６２の側面図、あるいは、その長さに沿った図が示される。さらに、図２１は、第２ポリ層をワード線６７８にパターニングした状態で、２１−２１線に沿って図２０を見たときの図としても考えられ得る。
【００６０】
埋め込みビット線６６２は、パターニングされた第１ポリ層６１６の”ストリップ”６４４に実質的に平行であり、かつ、ストリップ６４４間に堆積された酸化物材料の”ストリップ”６７４にも実質的に平行であるので、パターニングされたワード線６７８もまた各ストリップ６４４、６７４に実質的に平行であることが理解されるであろう。
従って、ワード線６７８はこれらのストリップ６４４、６７４の真上に位置するので、上に存在するワード線６７８を互いに電気的に絶縁することができるようにこれらのストリップ６４４がパターニングされない場合は、パターニングされた第１ポリ層６１６の下に存在するストリップ６４４によってワード線が互いに短くされてもよい。
このように、第２ポリ層６７６がパターニングされ、ワード線６７８が形成されると、ワード線６７８間のストリップ６４４の下の部分も（例えば、第２絶縁層６１４をさらすよう）除去されるまでこのプロセスが続けて行われる。
従って、図２１に見ることができる酸化物材料６７４ａのストリップ部分が、第１ポリ層６１６のストリップ６４４ａ部分を除去することによってあらわになる。
このように、ストリップ６７４ａのこのような目に見える部分は、実質的に、ストリップ６４４ａの幅６９０と実質的に等しい距離によって、ストリップ６４４ａのほかの部分から実質的にセットバックされる（図２０）。
【００６１】
図２０を参照すると、埋め込みビット線６６２は、トランジスタあるいはメモリセル６００のソースおよびドレイン領域として機能し、チャネル６８０はこれらの領域の間に画定されることが理解されるであろう。チャネル６８０はトランジスタのゲートの下に位置し、そこでは、ワード線は通常、メモリデバイスとして動作するトランジスタのゲートとして機能する。トランジスタのゲートに十分な大きさの電圧（例えば、しきい電圧（Ｖｔ））が印加されると、トランジスタ内に生成された電界によってソースおよびドレイン領域間に電流が流れる。
これにより、電荷捕獲層６１２内に（データのビットに対応する）電荷６８２、６８４が蓄積され、および／または電荷捕獲層６１２から（データのビットに対応する）電荷６８２、６８４が消去される。本発明の１つ以上の形態をデュアルビットメモリセルに適用されることから、本明細書にはデュアルチャージあるいはデュアルビットが検討されていることが理解されるであろう。
【００６２】
しかし、微細化され、それに応じてチャネル長が短縮すると、しきい電圧Ｖｔは変化し得る。例えば、ソースおよびドレイン領域が互いに近接すると、ビットデータをプログラムするために、および／あるいは消去するためにはより小さな電圧が必要となる。このために、Ｖｔロールオフを促進し、また、データを無意識に消去および／あるいはプログラムするおそれがある。
しかし、より浅いビット線６６２は、Ｖｔロールオフを軽減するように機能し、これにより、セル６００からデータがプログラムされることになる時期および／または消去されることになる時期に関してのさらなる予測可能性が与えられる。さらに、ビット線６６２上の酸化物領域６７０、６７４は、ビット線６６２とワード線６７８との間の破壊電圧を維持するように、および／または増加するように機能する（例えば、従来の１６Ｖから約２５Ｖへ）。
このように、トランジスタ６００は従来のデバイスと比較すると、さらに予測可能なパフォーマンスを示す。
【００６３】
更に、サイドウォールスペーサ６３２は、それぞれのビット線を従来の幅４２６（図４）からより小さな幅６６６へと縮小することができる（図１６）。ビット線幅の縮小量６８６により、チャネルの長さが実効的に拡張される。しかし、許容可能なＶｔに対して、また、十分に軽減されるべきクロストーク、相補ビット妨害（ＣＢＤ）、漏れ電流などの課題に対しては、ある一定の実効チャネル長（Ｌｅｆｆ）だけを維持することが求められる。
従って、ビット線幅が縮小することで、より多くのビット線６６２を同じ大きさのスペースに互いに近接して形成する一方で実効チャネル長を保護する（図２２）。
このように、より多くのトランジスタ／メモリセルが半導体ウェーハあるいはダイ上に”詰め込”まれ得る。これにより、同じ領域あるいはより小さな領域内に、より多くの（デュアル）ビットデータ、例えば、ビット６８２および６８４、６８８および６９０、６９２および６９４が更に実効的に蓄積されるのを促進する。
ビット線とワード線との間が実質的に垂直方向であるとすると、ワード線の長さに沿った方向での断面が図２２に示されることが理解されるであろう。
【００６４】
図２３は、図２２に関して説明した”圧縮”フォーマットにおけるパターニングされたワード線６７８であるが、約９０度回転させたものであり、あるいは、図２２の２３−２３線を見た図である。
図２３は、パターニングされたワード線６７８を示している点、および、対応する図２２に対して約９０度回転させている点で、図２１と類似している。しかし、図２３に示すデバイスは、図２１に示すデバイスよりも記録容量が多い。同様に、図２４は、図１に示すＭ×Ｎのアレイコア１０４の１つの少なくとも一部を有しうるものなど、メモリコアの少なくとも一部分２４００の上面図を示している点で図３と類似している。
しかしながら、メモリ２４００は本発明の１つ以上の形態に従って、図２４に集約されている。
【００６５】
メモリ２４００は半導体基板２４０２上に形成され、互いが実質的に平行に延びている複数の注入ビット線２４０４を有し、さらに、埋め込みビット線２４０４上に形成された複数のワード線２４０６を含む。
ワード線２４０６は互いに実質的に平行に延び、かつ、複数の注入ビット線２４０４に対して、実質的に直角に延びる。ワード線２４０６およびビット線２４０４は、例えば、少なくとも一部が図１に示すｘデコーダ１０８およびｙデコーダ１１０によって示され得るものなど、プログラミング回路へのコンタクトおよび相互接続（図示せず）を有することが理解されるであろう。
図２２は、例えば、図２４の２２−２２線において示されるものに対応し得、図２３は、例えば図２４の２３−２３線において示されるものに対応し得ることは理解されるであろう。
【００６６】
本明細書に記載した層はいずれも、１つ以上の適切な方法を、単独でまたは組み合わせて用いて形成することができ、これには、例えば、スピンオン技術、スパッタリング技術（マグネトロンまたはイオンビームスパッタリングなど）、化学気相成長法（ＣＶＤ）および／または低圧化学気相成長法（ＬＰＣＶＤ）などの成長法および／または堆積法などがあることが理解されよう。
【００６７】
１つ以上の実装を用いて本発明を図示し記載したが、当業者は、本明細書と添付の図面を読みかつ理解すれば、本発明の均等物および変形例を想到しうることが明らかである。本発明は、このような変例更および変形例を含み、添付の特許請求の範囲のみによって限定される。
特に上記した構成要素（アセンブリ、デバイス、回路など）によって実行される各種機能に関して、特に明記しない限り、このような構成要素の説明に使用された文言（「手段（means）」を含む）は、ここに説明した、本発明の代表的な実装における機能を実行する構造とは構造的に同等でなくとも、記載した構成要素の指定の機能を実行する任意の構成要素（すなわち、機能的に同等である）に相当することが意図される。
更に、本発明の特定の特徴を、いくつかの実装のうちの１つのみに関して開示したが、任意の用途または特定の用途に望ましくかつ有利な場合には、このような特徴が、別の実装の１つ以上の別の特徴と組み合わされてもよい。
また、詳細な説明または特許請求の範囲で「備える（includes）」、「有する（having, has）」、「と共に（with）」との文言やその変形が使用される限り、この用語は「含む（comprising）」との用語と同じように用いられることが意図される。
【産業上の利用可能性】
【００６８】
本明細書で説明しているデュアルビットメモリを形成する方法は、特に、デバイスの微細化と、破壊電圧の増加を促進するために、半導体製造分野で利用され得る。
【図面の簡単な説明】
【００６９】
【図１】デュアルビットフラッシュメモリデバイスの上面図。
【図２】仮想接地型構成において、図１に示すコアの１つの少なくとも一部を有し得るものなど、メモリコアの一部を示した概略図。
【図３】図１に示すコアの１つの少なくとも一部を有し得るものなど、メモリコアの少なくとも一部の上面図。
【図４】図３の４−４線などのデュアルビットフラッシュメモリの一部の横断面等角図。
【図５】本発明の１つ以上の形態に従いメモリデバイスを形成するための方法の一例で、ビット線寸法を縮小し、破壊しきい電圧を増加するためにデュアルポリ層が実装されていることを示すフローチャート。
【図６】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図７】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図８】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図９】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図１０】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図１１】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図１２】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図１３】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図１４】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図１５】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図１６】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図１７】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図１８】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図１９】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図２０】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図２１】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図２２】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図２３】本発明の１つ以上の形態に従い形成されたメモリの横断面図。
【図２４】図３に示したメモリコアに類似し、かつ、図２１および図２２に示すような、本発明の１つ以上の形態に従い形成されたデバイスの代わりにメモリコアの少なくとも一部の上面を示す上面図。
【図１】
2007537592.tif 000003
【図２】
2007537592.tif 000004
【図３】
2007537592.tif 000005
【図４】
2007537592.tif 000006
【図５】
2007537592.tif 000007
【図６】
2007537592.tif 000008
【図７】
2007537592.tif 000009
【図８】
2007537592.tif 000010
【図９】
2007537592.tif 000011
【図１０】
2007537592.tif 000012
【図１１】
2007537592.tif 000013
【図１２】
2007537592.tif 000014
【図１３】
2007537592.tif 000015
【図１４】
2007537592.tif 000016
【図１５】
2007537592.tif 000017
【図１６】
2007537592.tif 000018
【図１７】
2007537592.tif 000019
【図１８】
2007537592.tif 000020
【図１９】
2007537592.tif 000021
【図２０】
2007537592.tif 000022
【図２１】
2007537592.tif 000023
【図２２】
2007537592.tif 000024
【図２３】
2007537592.tif 000025
【図２４】
2007537592.tif 000026
【国際調査報告】
2007537592.tif 000027
2007537592.tif 000028
2007537592.tif 000029