【事件の表示】
　特願２０１１−２２４００１「疑似ページモードのメモリアーキテクチャおよび方法」拒絶査定不服審判事件〔平成２４年　４月２６日出願公開，特開２０１２−　８４２１８，請求項の数（２１）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１．手続の経緯
　本願は，平成２３年１０月１１日（パリ条約による優先権主張，２０１０年１０月１２日（以下，「優先日」という。），アメリカ合衆国）の出願であって，平成２７年６月５日付けで拒絶理由が通知され，平成２７年８月４日付けて意見書が提出されると共に手続補正がされたものの，平成２８年１月２６日付けで拒絶査定（原査定）がされ，これに対し，平成２８年６月１日に拒絶査定不服審判の請求がされると同時に手続補正がされ，平成２９年３月２４日付けで拒絶理由通知（以下，「当審拒絶理由」という。）がされ，平成２９年５月１５日付けで意見書が提出されるとともに手続補正がされたものである。
第２．原査定の概要
　原査定（平成２８年１月２６日付け拒絶査定）の概要は以下のとおりである。
『●理由Ａ（特許法第３７条）について
（中略）
●理由Ｂ（特許法第２９条第２項）について
・請求項１〜７，１１〜１３，１６
・引用文献等１，２，４
１．引用文献１の段落［０００１］〜［００２１］及び［図１］には，抵抗性メモリセル（請求項１に係る発明の「不揮発性メモリセル」に相当）を有するＲＲＡＭにおいて，カラム・ライン１３０（請求項１に係る発明の「第１の信号線」に相当）に結合される第１の端子と，カラム・ライン１４０（請求項１に係る発明の「第２の信号線」に相当）に接続される第２の端子とを有するセンス増幅器１５０（請求項１に係る発明の「双安定再生回路」に相当）を設け，該センス増幅器１５０により抵抗性メモリセルが高抵抗であるか低抵抗であるかを検出することが記載されている。
　また，引用文献２の段落［００１７］［００１８］及び［図６］には，ＲＲＡＭにおいて，ビット線に３Ｖをソース線に０Ｖを印加することで抵抗性メモリセルの抵抗値を大きくし，ビット線に０Ｖをソース線に３Ｖを印加することで抵抗値を小さくできることが記載されている。
　出願人は，意見書において，引用文献１に記載された発明は，センスすべき特定のカラムを選択する選択トランジスタ１２６，１２８を既に備えており，本願発明のような列選択トランジスタを更に追加する動機は全くない旨述べ，本願発明の特許性を主張している。
２．そこで，検討する。
　引用文献４の段落［００９２］〜［０１００］，［０２２９］及び［図８］に記載されているように，半導体記憶装置の分野には，シェアードセンスアンプと呼ばれる周知技術があり，該周知技術では，トランジスタＱ１，Ｑ２，Ｑ１２，Ｑ１３とは別に，センスアンプをＬＩＯ線対に接続するためのトランジスタＱ５，Ｑ６（請求項１に係る発明の「第１のトランジスタ」「第２のトランジスタ」に相当）を設けるのが常套手段であるから，引用文献１，２に記載された発明に第１及び第２のトランジスタを付加し，該第１及び第２のトランジスタのゲート端子を，列選択回路から出力される第７の信号線ＣＳＬに結合する程度のことは，当業者ならば容易に想到し得るものである。
（中略）
　　以上より，出願人の上記主張は採用できない。
　　　　　　　　　　　　　　＜引用文献等一覧＞
　　引用文献１：特表２００７−５０２５１３号公報
　　引用文献２：特開２００４−１８５７５５号公報
　　引用文献３：特開２０００−１４９５８１号公報
　　引用文献４：特開２００３−１０００８０号公報（周知技術を示す文献；新たに引用された文献）』
第３．当審拒絶理由の概要
　当審拒絶理由の概要は次のとおりである。
『この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 
  
　記　 
引用文献等一覧 
引用文献１；特表２００７−５０２５１３号公報 
引用文献２；特開２００９−２６３８２号公報 
・請　求　項　１〜２１ 
・引用文献等　１〜２ 
・備　　　考 
（中略）
 　 
２．請求項１について 
（１）対比 
　引用発明と本願請求項１に係る発明（以下，「請求項１発明」という。）とを対比する。 
あ．引用発明の「ＲＯＷ線」「カラム」は，請求項１発明の「ワード線」「列」に相当する。 
 　 
い．引用発明の「カラム・ライン１３０」「カラム・ライン１４０」は請求項１発明の「第１の信号線」「第２の信号線」に相当し，引用発明の「Ｖｄｄ側に接続される端子とグランド側に接続される端子」は請求項１発明の「第３の信号線に結合される第３の端子，および第４の信号線に結合される第４の端子」に相当し，引用発明の「不平衡センス増幅器」は，図１を参照すれば，正帰還接続された双安定回路構成を有していることから請求項１発明の「双安定再生回路」に相当する。 
 　 
う．引用発明の「ＲＯＷ１のラインとＲＯＷ２のライン」は請求項１発明の「複数のワード線」に相当し，引用発明の「可変抵抗メモリ・セル１１０または１２０」は請求項１発明の「不揮発性メモリセル」に相当する。 
 　 
え．引用発明の「前記不平衡センス増幅器の端子に接続される端子，およびカラムライン１４０に接続される端子を有するカラム選択トランジスタ１２６と，前記不平衡センス増幅器の端子に接続される端子，およびカラムライン１３０に接続される端子を有するカラム選択トランジスタ１２８」と請求項１発明の「前記双安定再生回路の前記第１の端子に結合される第１の導電端子，および第５の信号線に結合される第２の導電端子を有する第１のトランジスタと， 
　　前記双安定再生回路の前記第２の端子に結合される第１の導電端子，および第６の信号線に結合される第２の導電端子を有する第２のトランジスタ」とは，「前記双安定再生回路の前記第１の端子に結合される第１の導電端子，第２の導電端子を有する第１のトランジスタと， 
　　前記双安定再生回路の前記第２の端子に結合される第１の導電端子，第２の導電端子を有する第２のトランジスタ」の点で共通する。 
 　 
お．引用発明の「前記カラム選択トランジスタ１２６および１２８のゲート端子がカラム選択信号線に接続されており，前記カラム選択信号線が前記複数のカラムのうちの１つに対応し」は，当該「カラム選択信号線」がカラム選択回路に接続されていることは技術的常識であって記載されているに等しい事項であり，この点を加味すれば，請求項１発明の「前記第１および第２のトランジスタのゲート端子が第７の信号線に結合されており，前記第７の信号線が前記複数の列のうちの１つに対応し，列選択回路に結合されており」と実質的な差異はない。 
 　 
か．引用発明の「可変抵抗メモリ・セルのメモリ・アレイ」と請求項１発明の「不揮発性メモリアレイ」とに実質的な差異はない。 
 　 
　前記あ．〜か．の対比によれば，請求項１発明と引用発明とは，次の点で一致し，そして，相違する。 
 　 
［一致点］ 
　複数のワード線と， 
　複数の列と 
を備え， 
　前記複数の列のうちの１つが， 
　第１の信号線に結合される第１の端子，第２の信号線に結合される第２の端子，第３の信号線に結合される第３の端子，および第４の信号線に結合される第４の端子を有する双安定再生回路と， 
　前記第１の信号線に結合される第１の導電端子，前記第２の信号線に結合される第２の導電端子，および前記複数のワード線のうちの１つに結合される制御端子を有する不揮発性メモリセルと， 
　前記双安定再生回路の前記第１の端子に結合される第１の導電端子，第２の導電端子を有する第１のトランジスタと， 
　前記双安定再生回路の前記第２の端子に結合される第１の導電端子，第２の導電端子を有する第２のトランジスタとをさらに備え， 
　前記第１および第２のトランジスタのゲート端子が第７の信号線に結合されており，前記第７の信号線が前記複数の列のうちの１つに対応し，列選択回路に結合されている， 
不揮発性メモリアレイ。 
 　 
〈相違点１〉 
　第１の信号線に結合される第１の導電端子，第２の導電端子を有する第１，第２のトランジスタが，請求項１発明は，「第５の信号線に結合される」第２の導電端子を有する第１のトランジスタ，「第６の信号線に結合される」第２の導電端子を有する第２のトランジスタであるのに対し，引用発明は，そのような事項を特定していない点。 
〈相違点２〉 
　請求項１発明は，「第５の信号線はメインビット線であり，第６の信号線はメインソース線である」のに対し，引用発明は，そのような事項を特定していない点。 
 　 
（２）当審判断 
〈相違点１〉および〈相違点２〉について 
　引用文献２には，抵抗変化型メモリ素子を用いて構成されるメモリセルに関し，ビット線セレクタＢＬＳは複数のビット線ＢＬから対応するサブビット線セレクタＳＢＬＳに接続された１本を選び，メインビット線ＭＢＬに接続し，ソース線セレクタＳＬＳは複数のソース線ＳＬから対応するサブソース線セレクタＳＳＬＳに接続された１本を選び，メインソース線ＭＳＬに接続するものにおいて，信号線はメインビット線ＭＢＬであり，信号線はメインソース線ＭＳＬである技術が示されている。また，引用文献２の図１４を参照すると，メインビット線ＭＢＬとビット線ＢＬとに接続されたトランジスタであって，ゲートにビット線選択信号ＢＬＳが印加されるトランジスタの構成（メインソース線ＭＳＬについても同様）が記載されている。 
　そして，引用文献２の技術は，引用発明と共通する不揮発性メモリアレイ（抵抗変化型メモリ素子を用いる）分野におけるものである。 
　即ち，ビット線とメインビット線を結合させるトランジスタを設けることや，ソース線とメインソース線を結合させるトランジスタを設けることは周知技術に過ぎず，前記メインビット線ＭＢＬ，メインソース線ＭＳＬをビット線，ソース線とは異なる信号線の意味で「第５の信号線」，「第６の信号線」と呼称することは技術的に格別なものではない。 
　してみれば，引用発明において，カラム選択をするトランジスタ１２６，１２８に代えて，前記引用文献２のメインビット線ＭＢＬとビット線ＢＬとに接続されたトランジスタ（メインソース線ＭＳＬについても同様）を参酌し，「第５の信号線に結合される」第２の導電端子を有する第１のトランジスタ，「第６の信号線に結合される」第２の導電端子を有する第２のトランジスタであり，「第５の信号線はメインビット線であり，第６の信号線はメインソース線である」と成すことは，当業者が容易になし得ることである。 』
 
第４．本願発明
　本願請求項１〜２１に係る発明は，平成２９年５月１５日付けの手続補正で補正された特許請求の範囲の請求項１〜２１に記載された事項により特定される発明であり，本願請求項１に係る発明（以下，「請求項１発明」という。）は以下のとおりである。
「複数のメモリアレイタイルを含む不揮発性メモリアレイであって，
　複数のワード線と，
　複数の列と
を備え，
　前記複数の列のうちの１つが，
　第１の信号線に結合される第１の端子，第２の信号線に結合される第2の端子，メモリアレイタイル全体で共通である第３の信号線に直接結合される第３の端子，およびメモリアレイタイル全体で共通である第４の信号線に直接結合される第４の端子を有する双安定再生回路と，
　前記第１の信号線に結合される第１の導電端子，前記第２の信号線に結合される第２の導電端子，および前記複数のワード線のうちの１つに結合される制御端子を有する不揮発性メモリセルと，
　前記双安定再生回路の前記第１の端子に結合される第１の導電端子，および第５の信号線に結合される第２の導電端子を有する第１のトランジスタと，
　前記双安定再生回路の前記第２の端子に結合される第１の導電端子，および第６の信号線に結合される第２の導電端子を有する第２のトランジスタと
をさらに備え，
　前記第１および第２のトランジスタのゲート端子が第７の信号線に結合されており，前記第７の信号線が前記複数の列のうちの１つに対応し，列選択回路に結合されており，
　前記第５の信号線はメインビット線であり，前記第６の信号線はメインソース線である，不揮発性メモリアレイ。」
第５．引用文献，引用発明等
１．引用文献１について
　当審拒絶理由に引用された，本願の優先日前に既に公知である特表２００７−５０２５１３号公報（２００７年２月８日公表，以下，これを「引用文献１」という。）には，図面とともに次の事項が記載されている。（当審注；下線は，参考のために当審で付与した。） 
ア．「【請求項１】 
　可変抵抗メモリ・セルと， 
　前記メモリ・セルの両端間に電圧差を選択的に印加するための回路と， 
　前記差電圧を印加してから所定時間後に，前記セルの両端間に存在する電圧状態に基づいて，前記セルの論理状態を決定するための，前記メモリ・セルの両端間に選択的に結合されるセンス増幅器と， 
　を備えたメモリ回路。 
【請求項２】 
　選択的に印加するための前記回路が，１対の導電ラインを前記差電圧にプレチャージするためのプレチャージ回路と，前記可変抵抗メモリ・セルを，前記プレチャージされた１対の導電ライン間に選択的に接続するための選択回路とを備えた，請求項１に記載のメモリ回路。 
【請求項３】 
　前記１対の導電ラインは，１対のビット・ラインである
  
イ．「【０００１】
　
この発明は，可変抵抗メモリ素子（variable resistance memory element）の抵抗をセンシングするための方法および装置に関する
【背景技術】
【０００２】
　可変抵抗メモリ・ディバイス（variable resistance memory device）は，一方が他方より高い２つの異なる抵抗値として２進データを記憶する。可変抵抗メモリは，２進値をコンデンサ上の電荷としてではなく，抵抗メモリ素子（resistive memory element）の抵抗として表す点で，ＤＲＡＭと異なる。抵抗値は，特定の２進論理値「０」または「１」を表す。
可変抵抗メモリは不揮発性である
【０００３】 
　また，可変抵抗メモリ・ディバイスのためのセンシング構成は通常，典型的なＤＲＡＭ回路に用いられるものと異なった独自のアーキテクチャを有する。大量のＤＲＡＭが生産され，ＤＲＡＭセンシング技術も十分に発達している。このように，ＤＲＡＭセンシング技術を用いるディバイスは，技術的成熟および生産規模の効率の恩恵を受ける。したがって，抵抗メモリ・ディバイスの読み取りおよび書き込み回路が，既存のＤＲＡＭメモリ・ 
 ディバイスのものにできる限り類似していることが望ましい。 
 …（中略）… 
【０００９】 
　
図１は，この発明の第１の例示的な実施形態に従って構成されたメモリ・アレイ１００の一部分を示し，１対の例示的な可変抵抗メモリ・セル１１０と１２０が，カラム・ライン１３０，１４０間に接続されている。不平衡センス増幅器（unbalanced sense amplifier）１５０も，カラム・ライン１３０，１４０間に接続されている。センス増幅器１５０は，Ｐチャンネル部分およびＮチャンネル部分の両方を有する。Ｐチャンネル部分は，トランジスタ１０２，１０４および１０６を有し，Ｐセンス・ライン１６０に接続されている。Ｎチャンネル部分は，トランジスタ１０８，１１２および１１４を有し，Ｎセンス・ライン１７０に接続されている。選択トランジスタ１２６および１２８が，センスすべき特定のカラムを選択する。イネーブルなトランジスタ１３２または１３４が，センスすべき特定のメモリ・セル１１０，１２０を選択する
 　 
ウ．「【００１５】 
　次に，この発明に従ったセンス増幅器によって低抵抗（１０ＫΩ）メモリ・セルをセンスするプロセスを，図３Ａを参照しながらさらに詳細に説明する。 
 …（中略）… 
【００１９】 
　この発明に従ったセンス増幅器によって高抵抗メモリ・セルをセンスするプロセスは，図３Ｂを参照することによって理解されるであろう。 
 …（中略）… 
　以上の観点から，
センシング時にカラム・ライン１３０がＶｄｄであり，かつカラム・ライン１４０がグランド電位である場合，第２メモリ・セルは低抵抗状態にあることが明らかである。反対に，センシング時にカラム・ライン１４０がＶｄｄであり，かつカラム・ライン１３０がグランド電位である場合，センスされたメモリ・セルは高抵抗状態にある
 　 
エ．図１ 
  
  
（２）引用文献１に記載された発明 
（ア）上記イ．の「この発明は，可変抵抗メモリ素子（variable resistance memory element）の抵抗をセンシングするための方法および装置に関する」との記載，同じく前記イ．の「可変抵抗メモリは不揮発性である」との記載，同じく前記イ．の「 図１は，この発明の第１の例示的な実施形態に従って構成されたメモリ・アレイ１００の一部分を示し，１対の例示的な可変抵抗メモリ・セル１１０と１２０が，カラム・ライン１３０，１４０間に接続されている」との記載，前記メモリ・アレイとは複数の行と列から成ることは自明であって図１は１つのカラム（列）についての構成を示すものである点，図１を参照するとＲＯＷ１，ＲＯＷ２が記載されていること，図１には複数のカラム（列）のうちの１つが示されていることから，「不揮発性である可変抵抗メモリアレイであって，複数のＲＯＷ線と，複数のカラムとを備え，前記複数のカラムのうちの１つ」をよみとることができる。 
 　 
（イ）前記イ．の「不平衡センス増幅器（unbalanced sense amplifier）１５０も，カラム・ライン１３０，１４０間に接続されている」との記載，前記接続に接続端子を有することは自明であり，図１の不平衡センス増幅器１５０がカラムを選択するトランジスタ（「カラム選択トランジスタ」と呼ぶ。）１２６，１２８を介したカラム・ライン１３０，１４０に接続された様子から，「カラム・ライン１３０に接続されている端子とカラム・ライン１４０に接続されている端子を有する不平衡センス増幅器」をよみとることができるとともに，前記イ．の「センス増幅器１５０は，Ｐチャンネル部分およびＮチャンネル部分の両方を有する。Ｐチャンネル部分は，トランジスタ１０２，１０４および１０６を有し，Ｐセンス・ライン１６０に接続されている。Ｎチャンネル部分は，トランジスタ１０８，１１２および１１４を有し，Ｎセンス・ライン１７０に接続されている」との記載，図１を参照すると，不平衡センス増幅器１５０がＰトランジスタ１０２を介してＶｄｄに接続されるとともにＮトランジスタ１１２を介してグランドに接続されていることから，「Ｖｄｄ側にトランジスタ１０２を介し接続される端子とグランド側にトランジスタ１１２を介して接続される端子を有する不平衡センス増幅器」をよみとることができる。これらをあわせて「カラム・ライン１３０に接続されている端子とカラム・ライン１４０に接続されている端子と，Ｖｄｄ側に接続される端子とグランド側に接続される端子を有する不平衡センス増幅器」をよみとることができる。 
  
（ウ）前記（ア）で言及した「可変抵抗メモリ・セル１１０と１２０」の端子に関し，前記イ．の「選択トランジスタ１２６および１２８が，センスすべき特定のカラムを選択する。イネーブルなトランジスタ１３２または１３４が，センスすべき特定のメモリ・セル１１０，１２０を選択する」との記載，図１を参照すると，「カラムライン１４０に接続される端子，カラムライン１３０に接続される端子，およびＲＯＷ１のラインとＲＯＷ２のラインのうちの１つに接続されるイネーブルなトランジスタ１３２または１３４の制御端子を有する可変抵抗メモリ・セル１１０または１２０」をよみとることができる。 
 
（エ）前記（イ）で言及した「カラム選択トランジスタ１２６および１２８」のそれぞれに関し，図１を参照すると，カラム選択トランジスタ１２６の両端（両方の端子）が両方の端子を有し，一方端子が不平衡センス増幅器の端子と他方の端子がカラムライン１４０と接続されている。同様に，カラム選択トランジスタ１２８の両端は，不平衡センス増幅器の端子とカラムライン１３０とに接続されている。よって，「前記不平衡センス増幅器の端子に接続される端子，およびカラムライン１４０に接続される端子を有するカラム選択トランジスタ１２６と，前記不平衡センス増幅器の端子に接続される端子，およびカラムライン１３０に接続される端子を有するカラム選択トランジスタ１２８とをさらに備え，」ていることをよみとることができる。 
 　 
（オ）前記イ．の「選択トランジスタ１２６および１２８が，センスすべき特定のカラムを選択する」との記載，図１を参照すると，選択トランジスタ１２６および１２８のゲート端子がカラム選択信号線に接続されている様子が示されており，前記信号線からゲート端子にカラム選択信号が印加されることと複数のカラムのうちの１つに対応することは自明である。これらから，「前記カラム選択トランジスタ１２６および１２８のゲート端子がカラム選択信号線に接続されており，前記カラム選択信号線が前記複数のカラムのうちの１つに対応し，」をよみとることができる。 
 　 
（カ）前記（ウ）（エ）で言及した「カラムライン１３０」「カラムライン１４０」に関し，前記ア．の「前記１対の導電ラインは，１対のビット・ラインである」との記載，前記ウ．の「センシング時にカラム・ライン１３０がＶｄｄであり，かつカラム・ライン１４０がグランド電位である場合，第２メモリ・セルは低抵抗状態にあることが明らかである。反対に，センシング時にカラム・ライン１４０がＶｄｄであり，かつカラム・ライン１３０がグランド電位である場合，センスされたメモリ・セルは高抵抗状態にある」との記載から，「前記カラムライン１３０，１４０は１対のビット・ラインであり，センシング時にカラム・ライン１３０がＶｄｄであり，かつカラム・ライン１４０がグランド電位である場合，第２メモリ・セルは低抵抗状態にあり，反対に，カラム・ライン１４０がＶｄｄであり，かつカラム・ライン１３０がグランド電位である場合，センスされたメモリ・セルは高抵抗状態にある」ことをよみとることができる。 
 　 
　前記（ア）〜（カ）によれば，引用文献１には次の発明（以下，「引用発明」という。）が示されている。 
 　 
「不揮発性である可変抵抗メモリアレイであって，
　複数のＲＯＷ線と， 
　複数のカラムと 
を備え， 
　前記複数のカラムのうちの１つが， 
　カラム・ライン１３０に接続されている端子とカラム・ライン１４０に接続されている端子と，Ｖｄｄ側に接続される端子とグランド側に接続される端子を有する不平衡センス増幅器と， 
　カラムライン１４０に接続される端子，カラムライン１３０に接続される端子，およびＲＯＷ１のラインとＲＯＷ２のラインのうちの１つに接続されるイネーブルなトランジスタ１３２または１３４の制御端子を有する可変抵抗メモリ・セル１１０または１２０と， 
　前記不平衡センス増幅器の端子に接続される端子，およびカラムライン１４０に接続される端子を有するカラム選択トランジスタ１２６と，前記不平衡センス増幅器の端子に接続される端子，およびカラムライン１３０に接続される端子を有するカラム選択トランジスタ１２８とをさらに備え， 
　前記カラム選択トランジスタ１２６および１２８のゲート端子がカラム選択信号線に接続されており，前記カラム選択信号線が前記複数のカラムのうちの１つに対応し， 
　前記カラムライン１３０，１４０は１対のビット・ラインであり，センシング時にカラム・ライン１３０がＶｄｄであり，かつカラム・ライン１４０がグランド電位である場合，第２メモリ・セルは低抵抗状態にあり，反対に，カラム・ライン１４０がＶｄｄであり，かつカラム・ライン１３０がグランド電位である場合，センスされたメモリ・セルは高抵抗状態にある，
　可変抵抗メモリ・セルのメモリ・アレイ。」 
 
（３）引用文献２
　当審拒絶理由に引用された，本願の優先日前に既に公知である特開２００９−２６３８２号公報（２００９年２月５日公開，以下，これを「引用文献２」という。）には，図面とともに次の事項が記載されている。（当審注；下線は，参考のために当審で付与した。） 
カ．「【００１２】 
　図２５は，本発明の具体的回路および書き換え時におけるメモリセルＭＣの抵抗値の変化を示したものである。上記
メモリセルは
抵抗変化型メモリ素子を用いて構成される
【００１３】 
　図２５（ｂ）と（ｃ）において，メモリセルＭＣが低抵抗である場合を“１”と定義し，高抵抗である場合を“０”と定義する。
ビット線セレクタＢＬＳは複数のビット線ＢＬから１本を選び，メインビット線ＭＢＬに接続する。ソース線セレクタＳＬＳは複数のソース線ＳＬから１本を選び，メインソース線ＭＳＬに接続する
  
 」
キ．「【００４４】 
　図１４（ａ）は，図７記載のビット線セレクタ回路ＢＬＳの構成例を示す。ビット線デコーダＢＤＥＣにより
ビット線セレクトＢＬＳが選択されると，対応するサブビット線セレクタＳＢＬＳに接続されたビット線ＢＬが選択され，メインビット線ＭＢＬに接続される
多ビット同時書換え
【００４５】 
　図１４（ｂ）は，図７記載のソース線セレクタ回路ＳＬＳの構成例を示す。ソース線デコーダＳＤＥＣにより
ソース線セレクトＳＬＳが選択されると，対応するサブソース線セレクタＳＳＬＳに接続されたソース線ＳＬが選択され，メインソース線ＭＳＬに接続される
  
  
  
  」
  
（４）引用文献２に記載された技術 
　前記カ．の「メモリセルは・・・抵抗変化型メモリ素子を用いて構成される・・・ビット線セレクタＢＬＳは複数のビット線ＢＬから１本を選び，メインビット線ＭＢＬに接続する。ソース線セレクタＳＬＳは複数のソース線ＳＬから１本を選び，メインソース線ＭＳＬに接続する」との記載から，抵抗変化型メモリ素子を用いて構成されるメモリセルに関し，ビット線セレクタＢＬＳは複数のビット線ＢＬから１本を選び，メインビット線ＭＢＬに接続し，ソース線セレクタＳＬＳは複数のソース線ＳＬから１本を選び，メインソース線ＭＳＬに接続する技術をよみとることができる。また，前記キ．の「ビット線セレクトＢＬＳが選択されると，対応するサブビット線セレクタＳＢＬＳに接続されたビット線ＢＬが選択され，メインビット線ＭＢＬに接続される・・・ソース線セレクトＳＬＳが選択されると，対応するサブソース線セレクタＳＳＬＳに接続されたソース線ＳＬが選択され，メインソース線ＭＳＬに接続される」との記載，図１４を参照すると，複数のビット線ＢＬから１本を選び，メインビット線ＭＢＬに接続するのにビット線ＢＬ毎にトランジスタゲートがあり当該トランジスタのゲートにＢＬＳ１５（ビットライン選択制御信号１５）が与えられる様子が示されている（ソース線セレクトについてもビット線セレクトと同様である。）。 
　これらの記載から，引用文献２には，抵抗変化型メモリ素子を用いて構成されるメモリセルに関し，ビット線セレクタＢＬＳは複数のビット線ＢＬから対応するサブビット線セレクタＳＢＬＳに接続された１本を選び，メインビット線ＭＢＬに接続し，ソース線セレクタＳＬＳは複数のソース線ＳＬから対応するサブソース線セレクタＳＳＬＳに接続された１本を選び，メインソース線ＭＳＬに接続するものにおいて，信号線はメインビット線ＭＢＬであり，信号線はメインソース線ＭＳＬである技術が示されている。 
第６．対比・判断
１．請求項１発明
（１）対比
　引用発明と請求項１発明とを対比する。 
 　 
 あ．引用発明の「ＲＯＷ線」「カラム」は，請求項１発明の「ワード線」「列」に相当し，引用発明の「不揮発性である可変抵抗メモリアレイ」は，複数のメモリアレイタイルを含むことが明らかであるので，請求項１発明の「複数のメモリアレイタイルを含む不揮発性メモリアレイ」に相当する。 
 　 
 い．引用発明の「カラム・ライン１３０」「カラム・ライン１４０」は請求項１発明の「第１の信号線」「第２の信号線」に相当し，引用発明の「不平衡センス増幅器」は，図１を参照すれば，正帰還接続された双安定回路構成を有していることから請求項１発明の「双安定再生回路」に対応する。そうすると，引用発明の「Ｖｄｄ側に接続される端子とグランド側に接続される端子」は請求項１発明の「メモリアレイタイル全体で共通である第３の信号線に直接結合される第３の端子，およびメモリアレイタイル全体で共通である第４の信号線に直接結合される第４の端子」は，後記する点で相違するものの，“第３の信号線に結合される第３の端子，および第４の信号線に結合される第４の端子”という点で共通する。 
 　 
 う．引用発明の「ＲＯＷ１のラインとＲＯＷ２のライン」は請求項１発明の「複数のワード線」に相当し，引用発明の「可変抵抗メモリ・セル１１０または１２０」は請求項１発明の「不揮発性メモリセル」に相当する。 
 　 
 え．引用発明の「前記不平衡センス増幅器の端子に接続される端子，およびカラムライン１４０に接続される端子を有するカラム選択トランジスタ１２６と，前記不平衡センス増幅器の端子に接続される端子，およびカラムライン１３０に接続される端子を有するカラム選択トランジスタ１２８」と請求項１発明の「前記双安定再生回路の前記第１の端子に結合される第１の導電端子，および第５の信号線に結合される第２の導電端子を有する第１のトランジスタと，前記双安定再生回路の前記第２の端子に結合される第１の導電端子，および第６の信号線に結合される第２の導電端子を有する第２のトランジスタ」とは，「前記双安定再生回路の前記第１の端子に結合される第１の導電端子，第２の導電端子を有する第１のトランジスタと，前記双安定再生回路の前記第２の端子に結合される第１の導電端子，第２の導電端子を有する第２のトランジスタ」の点で共通する。 
 　 
 お．引用発明の「前記カラム選択トランジスタ１２６および１２８のゲート端子がカラム選択信号線に接続されており，前記カラム選択信号線が前記複数のカラムのうちの１つに対応し」は，当該「カラム選択信号線」がカラム選択回路に接続されていることは技術的常識であって記載されているに等しい事項であり，この点を加味すれば，請求項１発明の「前記第１および第２のトランジスタのゲート端子が第７の信号線に結合されており，前記第７の信号線が前記複数の列のうちの１つに対応し，列選択回路に結合されており」と実質的な差異はない。 
 　 
 か．引用発明の「可変抵抗メモリ・セルのメモリ・アレイ」と請求項１発明の「不揮発性メモリアレイ」とに実質的な差異はない。 
 　 
 　前記あ．〜か．の対比によれば，請求項１発明と引用発明とは，次の点で一致し，そして，相違する。 
 　 
 ［一致点］ 
　複数のメモリアレイタイルを含む不揮発性メモリアレイであって，
　複数のワード線と， 
　複数の列と 
を備え， 
　前記複数の列のうちの１つが， 
　第１の信号線に結合される第１の端子，第２の信号線に結合される第２の端子，第３の信号線に結合される第３の端子，および第４の信号線に結合される第４の端子を有する双安定再生回路と， 
　前記第１の信号線に結合される第１の導電端子，前記第２の信号線に結合される第２の導電端子，および前記複数のワード線のうちの１つに結合される制御端子を有する不揮発性メモリセルと， 
　前記双安定再生回路の前記第１の端子に結合される第１の導電端子，第２の導電端子を有する第１のトランジスタと， 
　前記双安定再生回路の前記第２の端子に結合される第１の導電端子，第２の導電端子を有する第２のトランジスタとをさらに備え， 
　前記第１および第２のトランジスタのゲート端子が第７の信号線に結合されており，前記第７の信号線が前記複数の列のうちの１つに対応し，列選択回路に結合されている， 
不揮発性メモリアレイ。 
 
〈相違点ａ〉
　「第３の信号線に結合される第３の端子」に関し，請求項１発明では，「メモリアレイ全体で共通である第３の信号線に直接結合された第３の端子」と特定されているのに対し，引用発明の「Ｖｄｄ側に接続される端子とグランド側に接続される端子」はトランジスタを介して接続されている点。
〈相違点ｂ〉
　「第４の信号線に結合される第４の端子」に関し，請求項１発明では，「メモリアレイ全体で共通である第４の信号線に直接結合された第４の端子」と特定されているのに対し，引用発明では，トランジスタを介してグランド側に接続されているものの，そのように特定されていない点。
〈相違点ｃ〉
　第１の信号線に結合される第１の導電端子，第２の導電端子を有する第１，第２のトランジスタが，請求項１発明は，「第５の信号線に結合される」第２の導電端子を有する第１のトランジスタ，「第６の信号線に結合される」第２の導電端子を有する第２のトランジスタであるのに対し，引用発明は，そのような事項を特定していない点。 
〈相違点ｄ〉 
　請求項１発明は，「第５の信号線はメインビット線であり，第６の信号線はメインソース線である」のに対し，引用発明は，そのような事項を特定していない点。 
 　 
（２）相違点に対する当審判断 
（２−１）〈相違点ａ〉および〈相違点ｂ〉について 
　「第３の信号線」および「第４の信号線」に関し，「メモリアレイタイル全体で共通である信号線」とすることに格別の困難性が認められないものの，引用発明の「Ｖｄｄ側に接続される端子とグランド側に接続される端子」がトランジスタを介して接続される構成から，トランジスタを介さずに接続される構成として，信号線に「直接結合」させる動機付けが見当たらず，
それにより，双安定再生回路の製造コストを減らすという効果が認められる。よって，相違点ａおよびｂは，当業者が容易になし得たこととはいえない。
（２−２）〈相違点ｃ〉および〈相違点ｄ〉について 
　〈相違点ｃ〉および〈相違点ｄ〉は，当審拒絶理由の〈相違点１〉および〈相違点２〉と同じであるため，前記当審拒絶理由の「（５）当審判断」の「〈相違点１〉および〈相違点２〉について」で言及したことと同様の事がいえる。
　即ち，引用発明において，カラム選択をするトランジスタ１２６，１２８に代えて，引用文献２のメインビット線ＭＢＬとビット線ＢＬとに接続されたトランジスタ（メインソース線ＭＳＬについても同様）を参酌し，「第５の信号線に結合される」第２の導電端子を有する第１のトランジスタ，「第６の信号線に結合される」第２の導電端子を有する第２のトランジスタであり，「第５の信号線はメインビット線であり，第６の信号線はメインソース線である」と成すことは，当業者が容易になし得ることである。
２．請求項２〜２１に係る発明
　本願の請求項２〜１０に係る発明は，請求項１発明を更に限定したものであり，請求項１１に係る発明は，請求項１発明の方法発明（カテゴリ違い）であり，請求項１２〜２１は請求項１１に係る発明を更に限定したものであるので，請求項１発明と同様に，当業者が引用発明に基づいて容易に発明をすることができたとはいえない。
第７．原査定についての判断
　平成２８年６月１日付けの手続補正により，請求項２２〜２５が削除されたので，原審拒絶査定の理由Ａ（特許法第３７条）が解消された。
　また，平成２９年５月１５日付けの手続補正により，請求項１に係る発明は「メモリアレイ全体で共通である第３の信号線に直接結合された第３の端子」および「メモリアレイ全体で共通である第４の信号線に直接結合された第４の端子」という技術的事項を有することとなった。当該技術的事項は，原査定における引用文献１−４には記載されておらず，本願優先日前における周知技術でもないので，請求項１発明は，当業者であっても，原査定における引用文献１−４に基づいて容易に発明できたものではない。更に，請求項２〜２１に係る発明も同様のことがいえるので，原審拒絶査定の理由Ｂ（特許法第２９条第２項）が解消された。
　したがって，原査定を維持することはできない。
第８．むすび
　以上のとおり，原査定の理由によって，本願を拒絶することはできない。
　他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。