【事件の表示】
　特願２０１２−１０４２２９「半導体装置」拒絶査定不服審判事件〔平成２５年１１月１４日出願公開、特開２０１３−２３２５６１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２４年４月２７日の出願であって、平成２７年３月１９日付けで審査請求がなされ、同年５月２６日付けで拒絶理由が通知され、同年７月３１日付けで意見書が提出されるとともに、同日付けで手続補正がなされたが、同年９月１５日付けで拒絶査定がなされたものである。
　これに対して、平成２８年１月４日付けで拒絶査定不服審判が請求されるとともに、同日付けで手続補正がなされたものである。
第２　平成２８年１月４日付けの手続補正についての却下の決定
［補正却下の結論］
　平成２８年１月４日付けの手続補正を却下する。
［理由］
１　補正の内容
（１）本件補正後の特許請求の範囲の記載
　平成２８年１月４日付けの手続補正（以下、「本件補正」という。）により補正された特許請求の範囲の請求項１に係る記載は次のとおりである。（なお、下線は、補正の箇所を示すものとして審判請求人が付加したものである。）
「第１導電型炭化珪素基板と、
　前記第１導電型炭化珪素基板の表面に形成された、前記第１導電型炭化珪素基板よりも低不純物濃度の第１導電型炭化珪素層と、
　前記第１導電型炭化珪素層の内部に選択的に形成された第２導電型領域と、
　前記第１導電型炭化珪素層および前記第２導電型領域の表面に形成された第２導電型炭化珪素層と、
　前記第２導電型炭化珪素層の内部に選択的に形成され、深さ方向に前記第２導電型炭化珪素層を貫通し前記第１導電型炭化珪素層に接する第１導電型領域と、
　前記第２導電型炭化珪素層の内部に形成された第１導電型ソース領域と、
　前記第２導電型炭化珪素層の内部に形成され、かつ前記第１導電型ソース領域の第１導電型領域側に対して反対側に配置された第２導電型高濃度領域と、
　前記第２導電型高濃度領域および第１導電型ソース領域に電気的に接続されたソース電極と、
　前記第１導電型ソース領域から前記第１導電型領域に跨って、第２導電型炭化珪素層の前記第１導電型ソース領域と前記第１導電型領域とに挟まれた部分の表面にゲート絶縁膜を介して形成されたゲート電極と、
　前記第１導電型炭化珪素基板の裏面に形成されたドレイン電極と、
　を備え、
　前記第１導電型領域の不純物濃度は、１．０×１０16ｃｍ-3
〜４．０×１０
16
ｃｍ
-3
　前記第１導電型領域の幅は、２．０μｍよりも広く、３．０μｍ以下の範囲内にあることを特徴とする半導体装置。」
（２）補正前の特許請求の範囲の記載
　本件補正前の特許請求の範囲の請求項１に係る記載は次のとおりである。
「第１導電型炭化珪素基板と、
　前記第１導電型炭化珪素基板の表面に形成された、前記第１導電型炭化珪素基板よりも低不純物濃度の第１導電型炭化珪素層と、
　前記第１導電型炭化珪素層の内部に選択的に形成された第２導電型領域と、
　前記第１導電型炭化珪素層および前記第２導電型領域の表面に形成された第２導電型炭化珪素層と、
　前記第２導電型炭化珪素層の内部に選択的に形成され、深さ方向に前記第２導電型炭化珪素層を貫通し前記第１導電型炭化珪素層に接する第１導電型領域と、
　前記第２導電型炭化珪素層の内部に形成された第１導電型ソース領域と、
　前記第２導電型炭化珪素層の内部に形成され、かつ前記第１導電型ソース領域の第１導電型領域側に対して反対側に配置された第２導電型高濃度領域と、
　前記第２導電型高濃度領域および第１導電型ソース領域に電気的に接続されたソース電極と、
　前記第１導電型ソース領域から前記第１導電型領域に跨って、第２導電型炭化珪素層の前記第１導電型ソース領域と前記第１導電型領域とに挟まれた部分の表面にゲート絶縁膜を介して形成されたゲート電極と、
　前記第１導電型炭化珪素基板の裏面に形成されたドレイン電極と、
　を備え、
　前記第１導電型領域の不純物濃度は、１．０×１０16ｃｍ-3よりも高く、５．０×１０16ｃｍ-3以下の範囲内にあり、
　前記第１導電型領域の幅は、２．０μｍよりも広く、３．０μｍ以下の範囲内にあることを特徴とする半導体装置。」
２　補正の適否について
（１）補正の目的について
　補正後の請求項１に係る発明は、補正前の請求項１に係る発明に対応し、補正後の請求項１に係る発明は、補正前の請求項１に係る発明に次の補正がなされたものである。（なお、下線は、当審において付与した。以下、同じ。）
（ａ）補正前の請求項１の「前記第１導電型領域の不純物濃度は、１．０×１０16ｃｍ-3よりも高く、５．０×１０16ｃｍ-3以下の範囲内にあり」について、補正後の請求項１において「前記第１導電型領域の不純物濃度は、１．０×１０16ｃｍ-3
〜４．０×１０
16
ｃｍ
-3
　補正事項（ａ）について検討すると、当初明細書【００２３】に「したがって、図２，３に示す結果より、ｎ型領域１２の幅ＬJFETが０．８μｍ〜３．０μｍの範囲内となり、かつ
ｎ型領域１２の不純物濃度が１．０×１０
16
ｃｍ
-3
〜５．０×１０
16
ｃｍ
-3
の範囲内
　しかし、補正事項（ａ）は、補正前の「１．０×１０16ｃｍ-3よりも高く、５．０×１０16ｃｍ-3以下の範囲」を「１．０×１０16ｃｍ-3
〜４．０×１０
16
ｃｍ
-3
　さらに、補正事項（ａ）は、補正前の請求項に記載された範囲以外の発明を含むものであるから、特許法第１７条の２第４項の規定に適合しないことも明らかである。
（ｂ）小括
　したがって、上記補正は、特許法第１７条の２第３項に規定する要件を満たすものの、特許法第１７条の２第４項の規定に適合せず、また、特許法第１７条の２第５項に掲げる要件に該当しない。
　つぎに、仮に、本件補正が、特許法第１７条の２第４項の規定に適合するとともに、特許法第１７条の２第５項第２号に規定された「特許請求の範囲の減縮（第三十六条第五項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）」を目的とするものに該当するとして、補正後の請求項に係る発明が、特許出願の際独立して特許を受けることができるものであるかについて以下に検討する。
（２）進歩性について
　補正後の請求項１に係る発明（以下、「本件補正発明」という。）は、手続補正書によって補正された明細書、特許請求の範囲及び図面の記載からみて、上記［理由］１の「（１）本件補正後の特許請求の範囲の記載」の請求項１に記載された事項により特定されるとおりのものである。
（ａ）各引用例について
（ａ−１）引用例１の記載について
　原査定の拒絶の理由に引用された、本願出願日前に日本国内で頒布された刊行物である特開２００８−９８５３６号公報（以下、「引用例１」という。）には、図面とともに、以下のことが記載されている。
（ア）「【請求項１】
　第１伝導型の高濃度炭化ケイ素基板(1)表面に形成された
第１伝導型の低濃度炭化ケイ素の第１の堆積膜(2)
　
その上に形成された第２伝導型の低濃度炭化ケイ素の第２の堆積膜(32)
　第１伝導型の低濃度炭化ケイ素が残された部分欠如部(24)を有するように前記第１の堆積膜内に選択的に形成された第２伝導型の高濃度ゲート領域(31)と、
　前記第２の堆積膜内に形成される前記部分欠如部が投影される領域に該第２の堆積膜を貫通する第１伝導型の第１の低濃度打ち返し領域(40)と該第１の低濃度打ち返し領域に隣接した第２伝導型の低濃度ゲート領域(11,12)と該第２の堆積膜を貫通する第１伝導型の第２の低濃度打ち返し領域(41,42)と該第２の低濃度打ち返し領域に少なくともその一部が形成された第１伝導型の高濃度ソース領域(51,52)と、
　前記第２の堆積膜の表面上に形成されたゲート絶縁膜(6)と、
　該ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート電極(7)と、
　前記第1伝導型の高濃度炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極(10)と、
　前記第１伝導型の高濃度ソース領域および第２伝導型の第２の堆積膜の一部に低抵抗接続されているソース電極(9)と、
から構成されている炭化ケイ素半導体装置。」
（イ）「【００２２】
  以下の本発明について具体的実施形態を示しながら詳細に説明する。
[実施形態１]
　図１は
本発明第１の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの単位セルの断面図である。
高濃度に窒素がドープされたn型ＳｉＣ基板１上に、ドーピング濃度が約5x10
15
 cm
-3
、厚さ15umのn型ドリフト層２が堆積される。その表面から深さ0.5umに渡ってアルミニウムがドーピングされたｐ型層３１が形成され、該ｐ型層３１には幅1.0〜2.0μmの部分欠如部２４が設けられる。ｐ型層３１の表面ならびに部分欠如部２４のｎ型ドリフト層２の表面上に厚さ約0.5μmのｐ型層 ３２が堆積される。ｐ型層３２の部分欠如部２４の厚さ方向に投影された付近には窒素のドーピングによってｐ型からｎ型へ打ち返された第１の打ち返し層４０がｐ型層３２を貫通してｎ型層２に達する深さにまで形成される。該第1の打ち返し層４０の両端から距離aだけ離れた位置に第１の打ち返し層４０と同じくｐ型からｎ型へ打ち返された第２の打ち返し層４１，４２が形成される。
該第２の打ち返し層内に少なくとも一方の端が位置するように高濃度のリンがドーピングされたｎ型ソース層５１および５２が形成されている。前記した第１の打ち返し層４０，チャネル領域１１，１２，および第２の打ち返し層４１，４２とｎ型ソース層５１，５２の表面上の部分にはゲート絶縁膜６を介して多結晶シリコン膜のゲート電極７設けられ、
n型ソース層５１および５２の表面とｐ型層３２表面に低抵抗接続されたソース電極９が形成される。また、高濃度ｎ型基板１の裏面にはドレイン電極１０が低抵抗接続されている。
（ウ）「【００２５】
　図２の(a)ないし(e)、および図３の(f)ないし(j)は、本発明第1の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの製造工程を示す図である。それぞれ単位セルの断面図を示す。まず5x1018 cm-3の窒素がドーピングされた厚さ約300umの高濃度n型基板１上に5x1015 cm-3の窒素をドーピングした低濃度n型ドリフト層２を15umの厚さに堆積する(a)。次いで
高濃度p型層３１を形成するために、マスク１３０を使用したp型不純物イオン注入３aを行う
表面に5x10
15
 cm
-3
のアルミニウムがドープされた低濃度p型層３２を0.5 umの厚さに堆積する
マスク１４０を使用してn型不純物イオン注入４aを行う(d)。n型不純物イオン注入４aは、窒素イオンを室温にて加速エネルギー40 keV〜250 keV、注入量1x10
 cm
とし、マスクの第１の開口部１４１および第２の開口部１４２の位置に、ｐ型からｎ型に打ち返された第１の打ち返し層４０および第２の打ち返し層４１，４２が形成される。
（エ）図１
　上記（ア）〜（エ）の記載を参照すると、次のことがいえる。
（あ）上記（イ）の記載から、引用例１に記載された発明は、「ＳｉＣ縦型ＭＯＳＦＥＴ」であることがわかる。
（い）上記（イ）の記載から、引用例１に記載された発明は、高濃度に窒素がドープされたn型ＳｉＣ基板１上に、n型ドリフト層２が堆積されていることがわかり、また、上記（ア）の記載から、この「n型ＳｉＣ基板１」および「n型ドリフト層２」は、「第１伝導型の高濃度炭化ケイ素基板」および「第１伝導型の低濃度炭化ケイ素の堆積膜」であることがわかる。
（う）上記（イ）の記載から、引用例１に記載された発明は、n型ドリフト層２の表面から深さ0.5umに渡ってアルミニウムがドーピングされたｐ型層３１が形成され、該ｐ型層３１には幅1.0〜2.0μmの部分欠如部２４が設けられていることがわかる。
（え）上記（イ）の記載から、引用例１に記載された発明は、ｐ型層３１の表面ならびに部分欠如部２４のｎ型ドリフト層２の表面上に厚さ約0.5μmのｐ型層３２が堆積されることがわかる。
（お）上記（イ）の記載から、引用例１に記載された発明は、ｐ型層３２の部分欠如部２４の厚さ方向に投影された付近には窒素のドーピングによってｐ型からｎ型へ打ち返された第１の打ち返し層４０がｐ型層３２を貫通してｎ型層２に達する深さにまで形成されていることがわかる。
（か）上記（イ）の記載から、引用例１に記載された発明は、ｐ型層３２に該第1の打ち返し層４０の両端から距離aだけ離れた位置に第１の打ち返し層４０と同じくｐ型からｎ型へ打ち返された第２の打ち返し層４１，４２が形成され、ｐ型層３２に該第２の打ち返し層内に少なくとも一方の端が位置するように高濃度のリンがドーピングされたｎ型ソース層５１および５２が形成されることがわかる。
（き）上記（イ）の記載から、引用例１に記載された発明は、n型ソース層５１および５２の表面とｐ型層３２の表面に低抵抗接続されたソース電極９を有することがわかる。
（く）上記（イ）の記載から、引用例１に記載された発明は、第１の打ち返し層４０，チャネル領域１１，１２およびｎ型ソース層５１，５２の表面上の部分にはゲート絶縁膜６を介して多結晶シリコン膜のゲート電極７が設けられていることがわかる。
（け）上記（イ）の記載から、引用例１に記載された発明は、高濃度ｎ型基板１の裏面にはドレイン電極１０が低抵抗接続されていることがわかる。
（こ）上記（ウ）の記載から、引用例１に記載された発明は、ｐ型層３１は、マスク１３０を使用し、p型不純物イオン注入３aを行うことにより形成されることがわかる。
（さ）上記（ウ）の記載から、引用例１に記載された発明は、打ち返し層４０が、アルミニウムがドープされた低濃度ｐ型層３２に、マスク１４０を使用して、窒素イオンを注入し、ｐ型からｎ型に打ち返されることにより形成されていることがわかる。
（し）上記（エ）図１から、打ち返し層４０の幅は、部分欠如部２４の幅よりも大きいことがわかる。
　上記（あ）〜（し）の事項を踏まえると、引用例１には、実質的に次の発明（以下、「引用例１発明」という。）が記載されているものと認められる。
　
「第１伝導型の高濃度炭化ケイ素基板であるn型ＳｉＣ基板１と、
　前記n型ＳｉＣ基板１上に堆積された、第１伝導型の低濃度炭化ケイ素の堆積膜であるn型ドリフト層２と、
　前記n型ドリフト層２の表面から深さ0.5umに渡ってマスクを使用して、アルミニウムがドーピングされたｐ型層３１と、
　前記ｐ型層３１に設けられた、幅1.0〜2.0μmの部分欠如部２４と、
　前記ｐ型層３１の表面ならびに前記部分欠如部２４の前記n型ドリフト層２の表面上に厚さ約0.5μmに堆積された、アルミニウムがドープされたｐ型層３２と、
　前記ｐ型層３２の前記部分欠如部２４の厚さ方向に投影された付近に前記ｐ型層３２を貫通して前記n型ドリフト層２に達する深さにまでマスクを使用して形成された、ｐ型からｎ型へ打ち返された第１の打ち返し層４０と、
　前記ｐ型層３２に形成された、n型ソース層５１および５２と、
　前記n型ソース層５１および５２の表面と前記ｐ型層３２の表面に低抵抗接続されたソース電極９と、
　前記第１の打ち返し層４０，チャネル領域１１，１２および前記n型ソース層５１，５２の表面上の部分にゲート絶縁膜６を介して設けられている多結晶シリコン膜のゲート電極７と、
　前記n型ＳｉＣ基板１の裏面に接続されたドレイン電極１０と、
　を備え、
　前記打ち返し層４０の幅は、前記部分欠如部２４の幅よりも大きい、
　ＳｉＣ縦型ＭＯＳＦＥＴ。」
（ａ−２）引用例２の記載について
　原査定の拒絶の理由に引用された、本願出願日前に日本国内で頒布された刊行物である特開２０１１−１６５８６１号公報（以下、「引用例２」という。）には、図面とともに、以下のことが記載されている。
（ア）「【０００７】
　ＭＯＳＦＥＴの素子容量を低減させる他の方法としては、ｐ型ウェル領域の間のｎ型領域（ＪＦＥＴ領域）の幅を狭くして、ドレイン側から見た実質的なゲート電極の幅を短縮することが考えられる。しかしＪＦＥＴ領域のドーピング濃度を維持して幅だけを短縮させると素子抵抗が増大するため、ＪＦＥＴ領域の小幅化に伴って高濃度化も必要になる。しかしＪＦＥＴ領域の高濃度化は、素子耐圧の低下、あるいは、電圧印加時におけるゲート絶縁膜中の電界強度の上昇を招くことが懸念される。電圧印加時におけるゲート絶縁膜中の電界強度が高くなると、絶縁破壊を招く恐れが生じるため、素子の信頼性が低下する。従って、
ＪＦＥＴ領域の幅とドーピング濃度は、ＭＯＳＦＥＴの電気的特性および信頼性を左右する極めて重要なものである。
【０００８】
　チャネル移動度を向上させるためにｐ型ウェル領域の表面付近（チャネル領域）のドーピング濃度を低くした構造を有するＭＯＳＦＥＴにおいて、ＪＦＥＴ領域の幅およびドーピング濃度の設定手法についての詳細はあまり知られていない。特に、動特性としてのスイッチング損失を低減させるための、ＪＦＥＴ領域の幅およびドーピング濃度の設定手法については、本発明者等の知る限り、全く把握されていない。
【０００９】
　本発明は以上のような課題を解決するためになされたものであり、
素子抵抗、耐圧、電圧印加時のゲート絶縁膜中電界強度およびスイッチング損失の全てに渡って優れた特性を実現できる炭化珪素半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
　本発明に係るＳｉＣ半導体素子は、ＳｉＣ基板と、前記ＳｉＣ基板上に形成された第１導電型のドリフト層と、前記ドリフト層の上部に選択的に形成された第２導電型のウェル領域と、前記ウェル領域内に選択的に形成された第１導電型のソース領域と、前記ドリフト層上部において前記ウェル領域に隣接し、当該ドリフト層の他の部分よりドーピング濃度の高い第１導電型のＪＦＥＴ領域と、前記ドリフト層上にゲート絶縁膜を介して配設され、前記ソース領域、前記ＪＦＥＴ領域およびその間の前記ウェル領域上に跨るゲート電極とを有する基本単位構造を少なくとも１以上備え、前記ウェル領域において、前記ＪＦＥＴ領域と前記ソース領域との間の部分であるチャネル形成部のドーピング濃度は上面部で最小になり、前記ウェル領域の底部のドーピング濃度は前記ソース領域の下の部分と前記チャネル形成部の下の部分とで同じであり、
前記ＪＦＥＴ領域のドーピング濃度をＮ
JFET
［／ｃｍ
3
］、基本単位構造における前記ＪＦＥＴ領域の最小幅をＬ
JFET
［μｍ］とそれぞれ定義すると、Ｎ
JFET
≧６×１０
15
＋３．８×１０
16
×２Ｌ
JFET
-2.5
、Ｎ
JFET
≦８×１０
15
＋１．４×１０
17
×２Ｌ
JFET
-3.15
、０．６μｍ≦２Ｌ
JFET
≦２μｍの関係を充たすものである。」
（イ）「【００２５】
　
ウェルコンタクト部３ｄは、チャネル形成部３ｃと同様のドーピングプロファイルでもよいが、ソース電極９に接続する最表面部のドーピング濃度が、例えば５〜５０×１０
18
／ｃｍ
3
程度と高くなるように、その部分だけにイオン注入を別途行ってもよい。これによりウェルコンタクト部３ｄとソース電極９とのコンタクト抵抗を下げることができる。
　上記（ア）より引用例２には、次の事項（以下、「引用例２記載事項−１」という。）が記載されていると認められる。
「ＭＯＳＦＥＴの、素子抵抗、耐圧、電圧印加時のゲート絶縁膜中電界強度およびスイッチング損失の全てに渡って優れた特性を実現でするために、ＪＦＥＴ領域のドーピング濃度をＮJFET［／ｃｍ3］、基本単位構造における前記ＪＦＥＴ領域の最小幅をＬJFET［μｍ］とそれぞれ定義すると、ＮJFET≧６×１０15＋３．８×１０16×２ＬJFET-2.5、ＮJFET≦８×１０15＋１．４×１０17×２ＬJFET-3.15、０．６μｍ≦２ＬJFET≦２μｍの関係を充たすものとすること。」
　また、上記（イ）より引用例２には、次の事項（以下、「引用例２記載事項−２」という。）が記載されていると認められる。
「ウェルコンタクト部３ｄとソース電極９とのコンタクト抵抗を下げるために、ウェルコンタクト部３ｄのソース電極９に接続する最表面部のドーピング濃度を高くすること。」
（ｂ）対比・判断
（ｂ−１）本件補正発明と引用例１発明とを対比する。
（ア）引用例１発明の「n型ＳｉＣ基板１」「n型ドリフト層２」「ｐ型層３１」「ｐ型層３２」「第１の打ち返し層４０」「n型ソース層５１および５２」「ソース電極９」「ゲート絶縁膜６」「ゲート電極７」「ドレイン電極１０」「ＳｉＣ縦型ＭＯＳＦＥＴ」は、本件補正発明の「第１導電型炭化珪素基板」「第１導電型炭化珪素層」「第２導電型領域」「第２導電型炭化珪素層」「第１導電型領域」「第１導電型ソース領域」「ソース電極」「ゲート絶縁膜」「ゲート電極」「ドレイン電極」「半導体装置」に相当する。
（イ）引用例１発明の「前記n型ソース層５１および５２の表面と前記ｐ型層３２の表面に低抵抗接続されたソース電極９」の「前記n型ソース層５１および５２」と、本件補正発明の「前記第２導電型高濃度領域および第１導電型ソース領域に電気的に接続されたソース電極」の「前記第２導電型高濃度領域」とは、「第２導電型炭化珪素層」である点では変わりないから、引用例１発明の「前記n型ソース層５１および５２の表面と前記ｐ型層３２の表面に低抵抗接続されたソース電極９」と本件補正発明の「前記第２導電型高濃度領域および第１導電型ソース領域に電気的に接続されたソース電極」は、前記第２導電型炭化珪素層および第１導電型ソース領域に電気的に接続されたソース電極である点で共通する。
　そうすると、本件補正発明と引用例１発明とは、以下の点で一致し、また、相違する。
　
［一致点］
「第１導電型炭化珪素基板と、
　前記第１導電型炭化珪素基板の表面に形成された、前記第１導電型炭化珪素基板よりも低不純物濃度の第１導電型炭化珪素層と、
　前記第１導電型炭化珪素層の内部に選択的に形成された第２導電型領域と、
　前記第１導電型炭化珪素層および前記第２導電型領域の表面に形成された第２導電型炭化珪素層と、
　前記第２導電型炭化珪素層の内部に選択的に形成され、深さ方向に前記第２導電型炭化珪素層を貫通し前記第１導電型炭化珪素層に接する第１導電型領域と、
　前記第２導電型炭化珪素層の内部に形成された第１導電型ソース領域と、
　前記第２導電型炭化珪素層および第１導電型ソース領域に電気的に接続されたソース電極と、
　前記第１導電型ソース領域から前記第１導電型領域に跨って、第２導電型炭化珪素層の前記第１導電型ソース領域と前記第１導電型領域とに挟まれた部分の表面にゲート絶縁膜を介して形成されたゲート電極と、
　前記第１導電型炭化珪素基板の裏面に形成されたドレイン電極と、
　を備えることを特徴とする半導体装置。」
［相違点１］
　本件補正発明は、「前記第２導電型炭化珪素層の内部に形成され、かつ前記第１導電型ソース領域の第１導電型領域側に対して反対側に配置された第２導電型高濃度領域」を有し、「ソース電極」は「前記第２導電型高濃度領域」に接続されているのに対して、引用例１発明はｐ型層３２に「第２導電型高濃度領域」に対応する構成を有しておらず、また、ソース電極９と「第２導電型高濃度領域」に対応する構成との接続を有していない点。
［相違点２］
　本件補正発明は、「前記第１導電型領域の不純物濃度は、１．０×１０16ｃｍ-3〜４．０×１０16ｃｍ-3の範囲内にあり、前記第１導電型領域の幅は、２．０μｍよりも広く、３．０μｍ以下の範囲内にある」としているのに、引用例１発明は、対応する限定を有していない点。
（ｂ−２）以下、上記相違点について検討する。
［相違点１］について
　一般に半導体装置では、損失低減等のためにソース電極とのコンタクト部のコンタクト抵抗が低いことが求められているところ、引用例２記載事項−２にあるように、ウェルコンタクト部（本件補正発明の「第２導電型炭化珪素層」に相当する。）とソース電極とのコンタクト抵抗を下げるために、ウェルコンタクト部のソース電極に接続する最表面部（本件補正発明の「第２導電型高濃度領域」に相当する。）のドーピング濃度を高くすることは、公知の技術である。
　そして、引用例１発明においても、コンタクト抵抗を下げるようにすることが有用であることは、当業者に明らかであるから、ソース電極９とｐ型層３２を接続する際に、引用例２記載事項−２に記載された公知技術を採用し、本件補正発明と同様に、「前記第２導電型炭化珪素層の内部に形成され、かつ前記第１導電型ソース領域の第１導電型領域側に対して反対側に配置された第２導電型高濃度領域」を有し、「前記第２導電型高濃度領域および第１導電型ソース領域に電気的に接続されたソース電極」とすることは、当業者が容易に想到し得た事項である。
［相違点２］について
　引用例１発明の「第１の打ち返し層４０」の幅は、1.0〜2.0μmの幅を有する「部分欠如部２４」よりも広いことから、本件補正発明の「２．０μｍよりも広く、３．０μｍ以下の範囲内」にあるものを含むことは明らかである。
　また、引用例２記載事項−１にあるように、ＭＯＳＦＥＴを優れた特性とするために、ＪＦＥＴ領域のドーピングの幅（本件補正発明の「第１導電型領域の幅」に対応する。）と濃度（本件補正発明の「第１導電型領域の不純物濃度」に相当する。）を考慮することは適宜行われている公知技術である。
　そして、引用例１発明において、「ＳｉＣ縦型ＭＯＳＦＥＴ」を優れた特性とするために、上記公知技術を適用し「第１の打ち返し層４０」の濃度を、本件補正発明と同様の濃度とすることは、当業者が適宜為し得る事項である。
（例えば、引用例１発明において、「第１の打ち返し層４０」の幅を２．０μｍ（引用例２の「２ＬJFET＝２μｍ」の場合に相当する。）とした場合、ＮJFET≧６×１０15＋３．８×１０16×２ＬJFET-2.5＝６×１０15＋３．８×１０16×２．０-2.5 ＝１．２７×１０16となり、また、ＮJFET≦８×１０15＋１．４×１０17×２ＬJFET-3.15＝８×１０15＋１．４×１０17×２．０-3.15＝２．３７×１０16となるから、「第１の打ち返し層４０」の濃度は、１．０×１０16ｃｍ-3〜４．０×１０16ｃｍ-3の範囲内にあると言える。）
　
（ｂ−３）小括
　そして、上記相違点を総合的に勘案しても、本件補正発明の奏する作用効果は、引用例１発明及び引用例２に記載された技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。
　よって、本件補正発明は、引用例１発明及び引用例２に記載された技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
（ｃ）進歩性についての結論
　したがって、本件補正発明は、引用例１発明及び引用例２に記載された技術に基づいて、当業者が容易に発明をすることができたものであり、特許法２９条第２項の規定により特許を受けることができないから、特許出願の際独立して特許を受けることができないものである。
３　むすび
　「２　補正の適否について」で検討したとおり、本件補正発明は、特許法第１７条の２第４項の規定に適合せず、また、特許法第１７条の２第５項に掲げる要件に該当しない。
　仮に、本件補正が、特許法第１７条の２第４項の規定に適合するとともに、特許法第１７条の２第５項第２号に規定された「特許請求の範囲の減縮（第三十六条第五項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）」を目的とするものに該当するとしても、本件補正発明は、特許出願の際独立して特許を受けることができるものではない。
　したがって、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
第３　補正却下の決定を踏まえた検討
（１）本願発明
　平成２８年１月４日付けの手続補正は、上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２７年７月３１日付けの手続補正書によって補正された特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。
「第１導電型炭化珪素基板と、
　前記第１導電型炭化珪素基板の表面に形成された、前記第１導電型炭化珪素基板よりも低不純物濃度の第１導電型炭化珪素層と、
　前記第１導電型炭化珪素層の内部に選択的に形成された第２導電型領域と、
　前記第１導電型炭化珪素層および前記第２導電型領域の表面に形成された第２導電型炭化珪素層と、
　前記第２導電型炭化珪素層の内部に選択的に形成され、深さ方向に前記第２導電型炭化珪素層を貫通し前記第１導電型炭化珪素層に接する第１導電型領域と、
　前記第２導電型炭化珪素層の内部に形成された第１導電型ソース領域と、
　前記第２導電型炭化珪素層の内部に形成され、かつ前記第１導電型ソース領域の第１導電型領域側に対して反対側に配置された第２導電型高濃度領域と、
　前記第２導電型高濃度領域および第１導電型ソース領域に電気的に接続されたソース電極と、
　前記第１導電型ソース領域から前記第１導電型領域に跨って、第２導電型炭化珪素層の前記第１導電型ソース領域と前記第１導電型領域とに挟まれた部分の表面にゲート絶縁膜を介して形成されたゲート電極と、
　前記第１導電型炭化珪素基板の裏面に形成されたドレイン電極と、
　を備え、
　前記第１導電型領域の不純物濃度は、１．０×１０16ｃｍ-3よりも高く、５．０×１０16ｃｍ-3以下の範囲内にあり、
　前記第１導電型領域の幅は、２．０μｍよりも広く、３．０μｍ以下の範囲内にあることを特徴とする半導体装置。」
（２）引用例
　原査定の拒絶の理由に引用された引用例１および２には、上記「第２　［理由］２（２）（ａ）」に記載したとおりの事項が記載されている。
　
（３）対比・判断
（ａ）本願発明と引用例１発明とを対比する。
（ア）引用例１発明の「n型ＳｉＣ基板１」「n型ドリフト層２」「ｐ層３１」「ｐ型層３２」「第１の打ち返し層４０」「n型ソース層５１および５２」「ソース電極９」「ゲート絶縁膜６」「ゲート電極７」「ドレイン電極１０」「ＳｉＣ縦型ＭＯＳＦＥＴ」は、本願発明の「第１導電型炭化珪素基板」「第１導電型炭化珪素層」「第２導電型領域」「第２導電型炭化珪素層」「第１導電型領域」「第１導電型ソース領域」「ソース電極」「ゲート絶縁膜」「ゲート電極」「ドレイン電極」「半導体装置」に相当する。
（イ）引用例１発明の「前記n型ソース層５１および５２の表面と前記ｐ型層３２表面に低抵抗接続されたソース電極９」の「前記n型ソース層５１および５２」と、本願発明の「前記第２導電型高濃度領域および第１導電型ソース領域に電気的に接続されたソース電極」の「前記第２導電型高濃度領域」とは、「第２導電型炭化珪素層」である点では変わりないから、引用例１発明の「前記n型ソース層５１および５２の表面と前記p型層３２表面に低抵抗接続されたソース電極９」と本願発明の「前記第２導電型高濃度領域および第１導電型ソース領域に電気的に接続されたソース電極」は、前記第２導電型炭化珪素層および第１導電型ソース領域に電気的に接続されたソース電極である点で共通する。
　そうすると、本願発明と引用例１発明とは、以下の点で一致し、また、相違する。
　
［一致点］
「第１導電型炭化珪素基板と、
　前記第１導電型炭化珪素基板の表面に形成された、前記第１導電型炭化珪素基板よりも低不純物濃度の第１導電型炭化珪素層と、
　前記第１導電型炭化珪素層の内部に選択的に形成された第２導電型領域と、
　前記第１導電型炭化珪素層および前記第２導電型領域の表面に形成された第２導電型炭化珪素層と、
　前記第２導電型炭化珪素層の内部に選択的に形成され、深さ方向に前記第２導電型炭化珪素層を貫通し前記第１導電型炭化珪素層に接する第１導電型領域と、
　前記第２導電型炭化珪素層の内部に形成された第１導電型ソース領域と、
　前記第２導電型炭化珪素層および第１導電型ソース領域に電気的に接続されたソース電極と、
　前記第１導電型ソース領域から前記第１導電型領域に跨って、第２導電型炭化珪素層の前記第１導電型ソース領域と前記第１導電型領域とに挟まれた部分の表面にゲート絶縁膜を介して形成されたゲート電極と、
　前記第１導電型炭化珪素基板の裏面に形成されたドレイン電極と、
　を備えることを特徴とする半導体装置。」
［相違点１］
　本願発明は、「前記第２導電型炭化珪素層の内部に形成され、かつ前記第１導電型ソース領域の第１導電型領域側に対して反対側に配置された第２導電型高濃度領域」を有し、「ソース電極」は「前記第２導電型高濃度領域」に接続されているのに対して、引用例１発明はｐ型層３２に「第２導電型高濃度領域」に対応する構成を有しておらず、また、ソース電極９と「第２導電型高濃度領域」に対応する構成との接続を有していない点。
［相違点２］
　本願発明は、「前記第１導電型領域の不純物濃度は、１．０×１０16ｃｍ-3よりも高く、５．０×１０16ｃｍ-3以下の範囲内にあり、前記第１導電型領域の幅は、２．０μｍよりも広く、３．０μｍ以下の範囲内にある」としているのに、引用例１発明は、対応する限定を有していない点。
（ｂ）以下、上記相違点について検討する。
［相違点１］について
　一般に半導体装置では、損失低減等のためにソース電極とのコンタクト部のコンタクト抵抗が低いことが求められているところ、引用例２記載事項−２にあるように、ウェルコンタクト部（本願発明の「第２導電型炭化珪素層」に相当する。）とソース電極とのコンタクト抵抗を下げるために、ウェルコンタクト部のソース電極に接続する最表面部（本願発明の「第２導電型高濃度領域」に相当する。）のドーピング濃度を高くすることは、公知の技術である。
　そして、引用例１発明においても、コンタクト抵抗を下げるようにすることが有用であることは、当業者に明らかであるから、ソース電極９とｐ型層３２を接続する際に、引用例２記載事項−２に記載された公知技術を採用し、本願発明と同様に、「前記第２導電型炭化珪素層の内部に形成され、かつ前記第１導電型ソース領域の第１導電型領域側に対して反対側に配置された第２導電型高濃度領域」を有し、「前記第２導電型高濃度領域および第１導電型ソース領域に電気的に接続されたソース電極」とすることは、当業者が容易に想到し得た事項である。
［相違点２］について
　引用例１発明の「第１の打ち返し層４０」の幅は、1.0〜2.0μmの幅を有する「部分欠如部２４」よりも広いことから、本願発明の「２．０μｍよりも広く、３．０μｍ以下の範囲内」にあるものを含むことは明らかである。
　また、引用例２記載事項−１にあるように、ＭＯＳＦＥＴを優れた特性とするために、ＪＦＥＴ領域のドーピングの幅（本願発明の「第１導電型領域の幅」に対応する。）と濃度（本願発明の「第１導電型領域の不純物濃度」に相当する。）を考慮することは適宜行われている公知技術である。
　そして、引用例１発明において、「ＳｉＣ縦型ＭＯＳＦＥＴ」を優れた特性とするために、上記公知技術を適用し「第１の打ち返し層４０」の濃度を、本願発明と同様の濃度とすることは、当業者が適宜為し得る事項である。
（例えば、引用例１発明において、「第１の打ち返し層４０」の幅を２．０μｍ（引用例２の「２ＬJFET＝２μｍ」の場合に相当する。）とした場合、ＮJFET≧６×１０15＋３．８×１０16×２ＬJFET-2.5＝６×１０15＋３．８×１０16×２．０-2.5 ＝１．２７×１０16となり、また、ＮJFET≦８×１０15＋１．４×１０17×２ＬJFET-3.15＝８×１０15＋１．４×１０17×２．０-3.15＝２．３７×１０16となるから、「第１の打ち返し層４０」の濃度は、１．０×１０16ｃｍ-3よりも高く、５．０×１０16ｃｍ-3以下の範囲内にあると言える。）
（ｃ）小括
　そして、上記相違点を総合的に勘案しても、本願発明の奏する作用効果は、引用例１発明及び引用例２に記載された技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。
　よって、本願発明は、引用例１発明および引用例２記載の公知技術に基づいて当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおり、本願発明は、引用例１発明および引用例２記載の公知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　したがって、本願は他の請求項について検討するまでもなく拒絶されるべきものである。
　
　よって、結論のとおり審決する。