(57)【要約】メモリデバイスが、データトランシーバー、ライトストローブトランシーバー、およびリードストローブトランシーバーを有する。データトランシーバーは、入力データをメモリデバイスへと搬送し、また、メモリデバイスからの出力データを搬送する。ライトストローブトランシーバーは、入力データのタイミング情報を搬送する。リードストローブトランシーバーは、出力データのタイミング情報を搬送する。また、メモリデバイスは、補助情報を生成するための補助回路も有する。補助情報には、入力データと出力データのタイミング情報の差分情報が含まれる。補助回路は、ライトストローブトランシーバーおよびリードストローブトランシーバーを用いて、メモリデバイスに入出する補助情報を搬送する。【選択図】図１
2007535083.tif 000002
【特許請求の範囲】
【請求項１】
入力データおよび出力データを搬送する、複数のデータトランシーバーと、
前記入力データのタイミング情報を搬送し、第一のグループの補助情報を搬送する、複数のライトストローブトランシーバーと、
前記出力データのタイミング情報を搬送し、第二のグループの補助情報を搬送する、複数のリードストローブトランシーバーと、
前記複数のデータトランシーバーおよび前記複数のライトストローブトランシーバーおよび前記複数のリードストローブトランシーバーに接続し、前記第一のグループの補助情報を生成する、補助回路と
を含むことを特徴とする、デバイス。
【請求項２】
前記補助回路が、前記出力データのパリティコードを生成するためのパリティコントローラーを含むことを特徴とする、請求項１記載のデバイス。
【請求項３】
前記補助回路が、前記デバイスの温度情報を生成するための温度報知器を含むことを特徴とする、請求項１記載のデバイス。
【請求項４】
前記補助回路が、前記出力データの搬送のタイミングを校正するためのキャリブレーターを含むことを特徴とする、請求項１記載のデバイス。
【請求項５】
前記補助回路が、前記入力および前記出力を条件に応じて反転するための反転コントローラーを含むことを特徴とする、請求項１記載のデバイス。
【請求項６】
前記補助回路が、前記出力データのパリティコードを生成するためのパリティコントローラーをさらに含むことを特徴とする、請求項５記載のデバイス。
【請求項７】
前記補助回路が、前記デバイスの温度情報を生成するための温度報知器をさらに含むことを特徴とする、請求項６記載のデバイス。
【請求項８】
前記補助回路が、前記出力データの搬送のタイミングを校正するためのキャリブレーターをさらに含むことを特徴とする、請求項７記載のデバイス。
【請求項９】
前記複数のライトストローブトランシーバーが、前記補助回路に接続した、前記第二のグループの補助情報を前記補助回路へと搬送するための、少なくともひとつのライトストローブトランシーバーを含むことを特徴とする、請求項１記載のデバイス。
【請求項１０】
前記複数のリードストローブトランシーバーが、前記補助回路に接続した、前記第一のグループの補助情報を前記補助回路へと搬送するための、少なくともひとつのリードストローブトランシーバーを含むことを特徴とする、請求項９記載のデバイス。
【請求項１１】
インバウンドデータを受信し、アウトバウンドデータを出力するための、メモリアレイと、
前記インバウンドデータを前記メモリアレイへと搬送するための、入力データパスと、
前記アウトバウンドデータを前記メモリアレイから搬送するための、出力データパスと、
入力データを前記入力パスへと前記インバウンドデータとして搬送し、前記アウトバウンドデータを前記出力パスから出力データとして搬送するための、複数のデータトランシーバーと、
前記入力データのタイミング情報を搬送し、第一のグループの補助情報を搬送するための、複数のライトストローブトランシーバーと、
前記出力データのタイミング情報を搬送し、第二のグループの補助情報を搬送するための、複数のリードストローブトランシーバーと、
前記複数のデータトランシーバーおよび前記複数のライトストローブトランシーバーおよび前記複数のリードストローブトランシーバーに接続し、前記第一のグループの補助情報を生成するための、補助回路と
を含むことを特徴とする、デバイス。
【請求項１２】
前記補助回路が、前記出力データのパリティコードを生成するためのパリティコントローラーを含むことを特徴とする、請求項１１記載のデバイス。
【請求項１３】
前記補助回路が、前記メモリデバイスの温度情報を生成するための温度報知器を含むことを特徴とする、請求項１１記載のデバイス。
【請求項１４】
前記補助回路が、前記出力データの搬送のタイミングを校正するためのキャリブレーターを含むことを特徴とする、請求項１１記載のデバイス。
【請求項１５】
前記補助回路が、前記入力データおよび前記出力データを条件に応じて反転するための反転コントローラーを含むことを特徴とする、請求項１１記載のデバイス。
【請求項１６】
前記補助回路が、前記出力データのパリティコードを生成するためのパリティコントローラーをさらに含むことを特徴とする、請求項１５記載のデバイス。
【請求項１７】
前記補助回路が、前記メモリデバイスの温度情報を生成するための温度報知器をさらに含むことを特徴とする、請求項１６記載のデバイス。
【請求項１８】
前記補助回路が、前記出力データの搬送のタイミングを校正するためのキャリブレーターをさらに含むことを特徴とする、請求項１７記載のデバイス。
【請求項１９】
前記複数のライトストローブトランシーバーが、前記補助回路に接続した、前記第二のグループの補助情報を前記補助回路へと搬送するための、少なくともひとつのライトストローブレシーバーを含むことを特徴とする、請求項１１記載のデバイス。
【請求項２０】
前記複数のリードストローブトランシーバーが、前記補助回路に接続した、前記補助回路からの前記第一のグループの補助情報を搬送するための、少なくともひとつのリードストローブトランスミッタを含むことを特徴とする、請求項１９記載のデバイス。
【請求項２１】
プロセッサと、
前記プロセッサに接続したメモリデバイスと
を含むシステムであって、
前記メモリデバイスが、
インバウンドデータを受信し、アウトバウンドデータを出力するための、メモリアレイと、
前記インバウンドデータを前記メモリアレイへと搬送するための、入力データパスと、
前記アウトバウンドデータを前記メモリアレイから搬送するための、出力データパスと、
入力データを前記入力パスへと前記インバウンドデータとして搬送し、前記アウトバウンドデータを前記出力パスから出力データとして搬送するための、複数のデータトランシーバーと、
前記入力データのタイミング情報を搬送し、第一のグループの補助情報を搬送するための、複数のライトストローブトランシーバーと、
前記出力データのタイミング情報を搬送し、第二のグループの補助情報を搬送するための、複数のリードストローブトランシーバーと、
前記複数のデータトランシーバーおよび前記複数のライトストローブトランシーバーおよび前記複数のリードストローブトランシーバーに接続し、前記第一のグループの補助情報を生成するための、補助回路と
を含む
ことを特徴とする、システム。
【請求項２２】
前記補助回路が、前記出力データのパリティコードを生成するためのパリティコントローラーを含むことを特徴とする、請求項２１記載のシステム。
【請求項２３】
前記補助回路が、前記メモリデバイスの温度情報を生成するための温度報知器を含むことを特徴とする、請求項２１記載のシステム。
【請求項２４】
前記補助回路が、前記出力データの搬送のタイミングを校正するためのキャリブレーターを含むことを特徴とする、請求項２１記載のシステム。
【請求項２５】
前記補助回路が、前記入力データおよび前記出力データを条件に応じて反転するための反転コントローラーを含むことを特徴とする、請求項２１記載のシステム。
【請求項２６】
前記補助回路が、前記出力データのパリティコードを生成するためのパリティコントローラーをさらに含むことを特徴とする、請求項２５記載のシステム。
【請求項２７】
前記補助回路が、前記メモリデバイスの温度情報を生成するための温度報知器をさらに含むことを特徴とする、請求項２６記載のシステム。
【請求項２８】
前記補助回路が、前記出力データの搬送のタイミングを校正するためのキャリブレーターをさらに含むことを特徴とする、請求項２７記載のデバイス。
【請求項２９】
前記複数のライトストローブトランシーバーが、前記補助回路に接続した、前記第二のグループの補助情報を前記補助回路へと搬送するための、少なくともひとつのライトストローブレシーバーを含むことを特徴とする、請求項２１記載のシステム。
【請求項３０】
前記複数のリードストローブトランシーバーが、前記補助回路に接続した、前記補助回路からの前記第一のグループの補助情報を搬送するための、少なくともひとつのリードストローブトランスミッタを含むことを特徴とする、請求項２９記載のシステム。
【請求項３１】
デバイス中でデータを搬送する方法において、
第一のトランシーバーのセットを介して、データのタイミング情報を搬送するステップと、
複数のデータトランシーバーを介して、前記データを搬送するステップと、
第二のストローブトランシーバーのセットを介して、補助情報を搬送するステップと
を含み、前記補助情報を搬送する前記ステップが、前記タイミング情報を搬送する前記ステップ中に行われるものであることを特徴とする、方法。
【請求項３２】
前記補助情報を搬送する前記ステップが、入力パリティコードを搬送するステップを含むことを特徴とする、請求項３１記載の方法。
【請求項３３】
前記補助情報を搬送する前記ステップが、温度コードを搬送するステップを含むことを特徴とする、請求項３１記載の方法。
【請求項３４】
前記補助情報を搬送する前記ステップが、校正コードを搬送するステップを含むことを特徴とする、請求項３１記載の方法。
【請求項３５】
前記補助情報を搬送する前記ステップが、入力反転コードを搬送するステップを含むことを特徴とする、請求項３１記載の方法。
【請求項３６】
前記補助情報を搬送する前記ステップが、入力パリティコードを搬送するステップを含むことを特徴とする、請求項３５記載の方法。
【請求項３７】
前記補助情報を搬送する前記ステップが、温度コードを搬送するステップを含むことを特徴とする、請求項３６記載の方法。
【請求項３８】
前記補助情報を搬送する前記ステップが、校正コードを搬送するステップを含むことを特徴とする、請求項３７記載の方法。
【請求項３９】
前記タイミング情報を搬送する前記ステップが、前記デバイスに入力されたデータのタイミング情報を搬送するステップを含むことを特徴とする、請求項３１記載の方法。
【請求項４０】
前記タイミング情報を搬送する前記ステップが、前記デバイスから出力されたデータのタイミング情報を搬送するステップを含むことを特徴とする、請求項３１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体的に半導体デバイスに関する。
【背景技術】
【０００２】
メモリデバイスのような半導体デバイスは、多くのコンピュータおよび電化製品が備えているものである。メモリデバイスはデータを格納するものである。入力データは、ライト（書き込み）動作時にメモリデバイス内に格納される。出力データは、リード（読み込み）動作時にメモリデバイスから出力される。
【０００３】
ほとんどのメモリデバイスは、データ（入力／出力）ピン、およびデータストローブピン （ data strobe pins ） を有する。データピンは、メモリデバイスに入出する入出力データを搬送する。データストローブピンは、データのタイミング情報を搬送する。
【０００４】
メモリデバイスには、別々の二つのデータストローブピンのセット（ライトデータストローブピンとリードデータストローブピン）を有しているものがある。ライトデータストローブピンは、入力データのタイミング情報を搬送する。リードデータストローブピンは、出力データのタイミング情報を搬送する。
【０００５】
ほとんどの場合、リード動作中にはライトデータストローブピンは使われることが無く、また、ライト動作中にリードデータストローブピンが使われることも無い。
或る動作時には使われないピンを残したままにしていると、リソースを浪費することになってしまう。
【発明の開示】
【０００６】
本発明は、メモリデバイスのデータストローブピンを用いて、種々の機能を実行するための、回路および方法を提供する。
本発明の或る特徴として、入力データおよび出力データを搬送するための或る数のデータトランシーバーを有するメモリデバイス、が含まれる。或る数のライトストローブトランシーバーは、入力データのタイミングを搬送する。或る数のリードストローブトランシーバーは、出力データのタイミング情報を搬送する。補助回路は、リードストローブトランシーバーおよびライトストローブトランシーバーを介して、補助情報を搬送する。補助情報は、入出力データの非タイミング情報である。補助情報の例としては、反転コード （ inverting codes ） 、パリティコード、温度コード、およびタイミング校正コードが含まれる。
【０００７】
本発明の別の特徴として、メモリデバイス内のデータの搬送方法が含まれる。本方法では、メモリデバイスに入出する入出力データを、データトランシーバーを介して搬送する。本方法では、入力データのタイミング情報を、ライトストローブトランシーバーを介して搬送する。本方法では、出力データのタイミング情報を、リードストローブトランシーバーを介して搬送する。本方法では、ライトストローブトランシーバーが入力データのタイミング情報を搬送している期間中に、リードストローブトランシーバーを用いて補助情報を搬送する。本方法では、リードストローブトランシーバーが出力データのタイミング情報を搬送している期間中に、ライトストローブトランシーバーを用いて補助情報を搬送する。
【発明を実施するための最良の形態】
【０００８】
以下の記載および図面は、本発明の特定の実施形態を示し、当業者が本発明を充分に実施できるようにするためのものである。他の実施形態には、構造的、論理的、電気的、方法的な変更、およびその他の変更を組み込むことができる。図面では、類似している番号は、いくつかの図面を通じて実質的に類似した構成要件を示している。実施例は、実施可能な変種を示しているものに過ぎない。いくつかの実施形態の一部および特徴を、他の実施形態中に含めることもでき、また、他の実施形態と実質的に置換することもできる。本発明の範疇には、請求項およびすべての実施可能な等価物が示す範囲のすべてが含まれる。
【０００９】
図１は、本発明の実施形態に係るメモリデバイスを示す。メモリデバイス 100 は、メモリアレイ 102 を含み、また、メモリアレイ 102 は、行と列とに配置された複数のメモリセル 103 を有する。
【００１０】
行デコード 104 および列デコード 106 は、アドレスライン（アドレスバス） 108 から得られる A0 から AX のアドレスシグナル（ A0〜AX ）に応じて、メモリセル 103 にアクセスする。
【００１１】
行アドレスバッファ134 は、ライン 144 上のシグナルに基づいて、ライン 108 上の行アドレスを行デコーダー 104 へと搬送する。列アドレスバッファ 136 は、ライン 146 上のシグナルに基づいて、ライン 108 上の列アドレスを列デコーダー 106 へと搬送する。
【００１２】
制御回路 118 は、制御入力ライン 120 上の制御シグナルに基づいて、メモリデバイス 100 の動作を制御する。メモリデバイス 100 の動作の例としては、リード動作、ライト動作、およびリフレッシュ動作、が含まれる。ライン 120 上の制御シグナルの例としては、クロックシグナル CLK 、行アクセスストローブシグナル RAS* 、列アクセスストローブ CAS* シグナル、ライト許可シグナル WE* 、およびチップ選択シグナル CS* 、が含まれる。
【００１３】
リフレッシュコントローラー 145 は、メモリデバイス 100 のリフレッシュ動作を制御して、メモリセル 103 の内容をリフレッシュする。
ライト動作では、データライン 194 からのデータをメモリセル 103 へと書き込む。リード動作では、メモリセル 103 からのデータをデータライン 194 へと読み込む。リードもしくはライトをされるメモリセル 103 の行または列のアドレスは、アドレスシグナル A0〜AX の組み合わせとして得られる。リフレッシュ動作では、メモリセル 103 の内容をリフレッシュする。
【００１４】
制御回路 118 は、メモリデバイス 100 の種々の動作の間、何らかの許可シグナル （ enable signals ） をアクティブ化する。許可シグナルの例としては、ライトデータ許可シグナル WDEN0〜WDENn 、データリード許可シグナル RDEN0〜RDENn 、ライトストローブ許可シグナル WSEN0〜WSENm 、およびリードストローブ許可シグナル RSEN0〜RSENm 、が含まれる。これらの許可シグナルの機能は、以下の図面と関連させて説明する。
【００１５】
また、メモリデバイス100 は、入力データパス 111 、出力データパス 122 、ストローブトランシーバー回路 170 、およびデータトランシーバー回路 190 をさらに含む。データトランシーバー回路 190 は、メモリデバイス 100 に入出するデータを搬送する。メモリデバイス 100 へと搬送されたデータが、入力データである。メモリデバイス 100 によって出力されたデータが、出力データである。ストローブトランシーバー回路 170 は、入力データおよび出力データのタイミング情報を搬送する。
【００１６】
ストローブトランシーバー回路 170 は、ライトストローブトランシーバー（WST TX） 172 （ 172-0 〜 172-M ）を有するライトストローブユニット 171 、および、リードストローブトランシーバー（RST TX） 174 （ 174-0 〜 174-M ）を有するリードストローブユニット 173 、を含む。ライトストローブユニット 171 は、入力データのタイミング情報を搬送する。ライン 182 上のライトストローブシグナル WDQS(0〜M) は、入力データのタイミング情報を表す。リードストローブユニット 173 は、出力データのタイミング情報を搬送する。ライン 184 上のリードストローブシグナル RDQS(0〜M) は、出力データのタイミング情報を表す。
【００１７】
データトランシーバー回路 190 は、データトランシーバー（D TX） 192 （ 192-0 〜 192-N ）を含む。データトランシーバー 192 は双方向回路であり、両方の方向にデータを搬送する。データトランシーバー 192 は、入力データと出力データの両方を搬送する。ライン 194 上のデータシグナルもしくはデータ DQ(0〜N) は、入力データと出力データの両方を表す。 DQ(0〜N) は、メモリデバイス 100 がライト動作中にデータを受信する際には、入力データを表す。 DQ(0〜N) は、メモリデバイス 100 がリード動作中にデータを出力する際には、出力データを表す。
【００１８】
データパス 111 は、ライト動作中に、データトランシーバー回路 190 とメモリアレイ 102 との間のデータ搬送を行う。データパス 122 は、リード動作中に、データトランシーバー回路 190 とメモリアレイ 102 との間のデータ搬送を行う。
【００１９】
メモリデバイス 100 は、種々の機能を行うため、且つ、メモリデバイス 100 から補助情報を搬送し、またメモリデバイス 100 へと補助情報を搬送するための、補助回路 195 をさらに含む。いくつかの実施形態においては、補助回路 195 は、ストローブトランシーバー回路 170 を用いて、補助情報を搬送する。補助情報は、入力データおよび出力データのタイミング情報のことでは無い。補助情報の例としては、反転コード、パリティコード、温度コード、およびタイミング校正コードが含まれる。
【００２０】
反転コードは、メモリデバイス 100 へと搬送される入力データと、メモリデバイス 100 から搬送される出力データの反転 （ inversion ） に関連する情報を伝送する。パリティコードは、メモリデバイス 100 へと搬送される入力データと、メモリデバイス 100 から搬送される出力データのパリティ情報を伝送する。温度コードは、メモリデバイス 100 の温度情報を伝送する。タイミング校正コードは、メモリデバイス 100 から出力される出力データのタイミングを校正するための校正情報を伝送する。
【００２１】
図１には、要素間を接続する或る数のラインが含まれており、例えばライン 185, 187, 189, 191, 193, 196, 198 が在る。ライン 185, 187, 189, 191, 193, 196, 198 のそれぞれは、複数のラインを含む。わかりやすくするために、図１では、ライン 185, 187, 189, 191, 193, 196, 198 を単独のラインとして描画している。
【００２２】
ライン 182, 184, 194 は、外部端末、もしくはメモリデバイス 100 との接続、に対応する。いくつかの実施形態においては、ライン 182, 184, 194 が、メモリデバイス 100 のパッケージ集積回路上のピンもしくはハンダボール （ solder ball ） に対応する。他の実施形態においては、ライン 182, 184, 194 が、メモリデバイス 100 の回路ダイ（半導体）上のパッドに対応する。
【００２３】
メモリデバイス 100 は、ダイナミックランダムアクセスメモリ（DRAM）デバイスとすることができる。DRAMデバイスの例としては、シンクロナスDRAM（一般に SDRAM と呼ぶ）、SDRAM II、SGRAM（シンクロナスグラフィックスランダムアクセスメモリ）、DDR SDRAM（ダブルデータレートSDRAM）、DDR II SDRAM、DDR III SDRAM、GDDR III SDRAM（グラフィックダブルデータレート）、および、ラムバスDRAM、といったデバイス類が含まれる。メモリデバイス 100 の要素のうちのいくつかを、わかりやすくするために省略している。
【００２４】
図２は、図１のメモリデバイスのためのタイミング図の例である。図２では、 T0 から T12 までが時間の移り変わりを示している。 CLK は、ライン 110 （図１）上の CLK シグナルを表す。 READ コマンドおよび WRITE コマンドは、種々の時刻で発行される。例えば、時刻 T0 では、 READ コマンドが、メモリデバイス 100 のリード動作に関して発行される。別の例として、時刻 T3 では、 WRITE コマンドが、メモリデバイス 100 のライト動作に関して発行される。 READ コマンドおよび WRITE コマンドは、ライン 120 （図１）上の制御シグナル（例としては RAS* シグナル、 CAS* シグナル、 WE* シグナル、 CS* シグナル）のシグナルレベルの組み合わせに基づいて発行される。例えば RAS* シグナル、 CAS* シグナル、 WE* シグナル、 CS* シグナルのシグナルレベルの或る組み合わせによって READ コマンドが発行され、また、 RAS* シグナル、 CAS* シグナル、 WE* シグナル、 CS* シグナルのシグナルレベルの別の組み合わせによって WRITE コマンドが発行される。
【００２５】
RDQS シグナルは、図１の RDQS(0〜M) のうちのひとつを示している。 WDQS シグナルは、図１の WDQS(0〜M) のうちのひとつを示している。 DQ は、図１の DQ(0〜N) のうちのひとつを示している。図２では、 DQ シグナルは、データ DO とデータ DI を表している。 DO は出力データである。 DI は入力データである。 DO は、 READ コマンドが発行された後の特定の時刻に、メモリデバイス 100 から出力されるものである。例えば、 DO は時刻 T2〜T6 の間に出力される。 DI は、 WRITE コマンドが発行された後の特定の時刻に、メモリデバイス 100 により受信される。例えば、 DI は時刻 T7〜T11 の間に受信される。
【００２６】
READ コマンドが時刻 T0 に発行された後、メモリデバイス 100 は出力データ DO を時刻 T2〜T6 の間に出力する。出力データ DO のタイミング情報を伝送する RDQS シグナルは、時刻 T2〜T6 の間にアクティブ化される。図２では、 RDQS シグナルが時刻 T2〜T6 の間にスイッチする（トグルする）さまを示している。時刻 T2〜T6 の間には、出力データ DO のみが出力されるため、 RDSQ シグナルのみが、時刻 T2〜T6 の間に出力データのタイミング情報を伝送するためにアクティブ化される。入力データ DI は、時刻 T7 に至るまでは受信されないため、 DI のタイミング情報を伝送するための WDQS シグナルのアクティブ化は時刻 T7 になるまで行われない。したがって、時刻 T2〜T6 の間には、 WDQS シグナルを、他の情報を伝送するために使用もしくはアクティブ化することが可能である。
【００２７】
図２に示した例示的なタイミング情報においては、出力データ DO が出力されている時間内に、ライトストローブシグナル WDQS をアクティブ化して、補助情報の伝送を行う。図１に示したように、補助情報の例には、反転コード、パリティコード、温度コード、およびタイミング校正コード、が含まれる。補助情報については、図３〜図１５に関する記述の中で詳述する。
【００２８】
同様の方法により、リードストローブシグナル RDQS についても、入力データ DI が入力されている時間中に、補助情報を伝送するためにアクティブ化することができる。例えば、 DI が入力されている時刻 T7〜T11 の間に、 RDQS シグナルをアクティブ化して、補助情報を伝送することができる。時刻 T7〜T11 の間には、入力シグナル DI のタイミング情報が、 WDQS シグナルによって伝送されることになる。
【００２９】
いくつかの実施形態においては、 WDQS シグナルが、部分的にアクティブ化（部分的に使用）されて補助情報を伝送し、こうすることによって、出力データ DO の搬送間隔の全長よりも短い時間間隔において、 WDQS がアクティブ化される。例えば、 WDQS シグナルを、時刻 T2〜T6 の全体に亘ってアクティブ化する代わりに、時刻 T2〜T6 の間の一部においてのみアクティブ化することができる。
【００３０】
他の実施形態においては、 WDQS シグナルを、出力データ DO の搬送間隔の全長と等しい間隔に亘って全面的にアクティブ化（全面的に使用）して、補助情報が伝送される。例えば、 WDQS を、時刻 T2〜T6 の間隔の全体に亘ってアクティブ化することができる。
【００３１】
いくつかの実施形態においては、 RDQS シグナルを部分的にアクティブ化して補助情報を伝送することにより、入力データ DI の搬送間隔の全長よりも短い時間間隔において、 RDQS シグナルがアクティブ化される。例えば、 RDQS シグナルを、時刻 T7〜T11 の全体に亘ってアクティブ化する代わりに、時刻 T7〜T11 の間の一部においてのみアクティブ化することができる。
【００３２】
他の実施形態においては、 RDQS シグナルを、入力データ DI の搬送間隔の全長と等しい間隔に亘ってアクティブ化して、補助情報が伝送される。例えば、 RDQS を、時刻 T7〜T11 の間隔の全体に亘ってアクティブ化することができる。
【００３３】
図３は、図１の補助回路およびトランシーバー回路の回路図である。補助回路 195 は、ストローブトランシーバー回路 170 を介して、メモリデバイス 100 （図１）を入出する補助情報を搬送する。また、補助回路 195 は、データトランシーバー回路 190 を入出するように搬送されるデータの制御も行う。
【００３４】
いくつかの実施形態においては、リードストローブトランシーバー 174 が入力データのタイミング情報を搬送するために使用されている時間内に、補助回路 195 がライトストローブトランシーバー 172 を使用して、補助情報の搬送を行う。他の実施形態においては、ライトストローブトランシーバー 172 が出力データのタイミング情報を搬送するために使用されている時間内に、補助回路 195 がリードストローブトランシーバー 174 を使用して、補助情報の搬送を行う。
【００３５】
補助回路 195 には、反転コントローラー 304 、パリティコントローラー 307 、温度報知器 310 、およびキャリブレーター 313 、が含まれる。補助回路 195 は、データトランシーバー回路 190 に、ライン 391 およびライン 392 を介して接続しており、また、ライン 311 を介してデータ入力パス 111 のノードを入力し、且つ、ライン 322 を介してデータ出力パス 122 のノードを出力するようになっている。
【００３６】
図３のラインのうちのいくつかは、図１のラインのいくつかと相似している。図３では、ライン 391 および 392 は、図１のライン 191 および 192 とそれぞれ相似している。ライン 311 および 322 は、図１のライン 196 および 198 とそれぞれ相似している。
【００３７】
また、補助回路 195 はストローブトランシーバー回路 170 と接続し、入力反転コード INVi 、出力反転コード INVo 、入力パリティコード Pi 、出力パリティコード Po 、温度コード TMP 、およびタイミング校正コード CAL 、を含む或る数のコードを搬送する。コード INVi 、 INVo 、 Pi 、 Po 、 TMP 、 および CAL は、代表的な補助情報である。 INVo 、 Po 、および TMP を、第一グループの補助情報とする。 INVi 、 Pi 、および CAL を、第二グループの補助情報とする。
【００３８】
ライトストローブトランシーバー 172 のそれぞれは、レシーバー 372 とトランスミッタ 373 とを備える。レシーバー 372 は、ライト許可シグナル WSEN0〜WSEN3 （図１では WSEN0〜WDENm として示した）によって制御される。適切な時刻において、 WSEN0〜WSEN3 シグナルがアクティブ化され、レシーバー 372 が、入力データのタイミング情報（WDQS）、または補助情報（例えば INVi 、 PI 、および CAL ）のいずれかを搬送することを許可する。
【００３９】
リードストローブトランシーバー 174 のそれぞれは、トランスミッタ 374 とレシーバー 375 とを備える。トランスミッタ 374 は、リードストローブ許可シグナル RSEN0〜RSEN3 （図１では、 RSEN0〜RSENm として示した）によって制御される。適切な時刻において、 RSEN0〜RSEN3 シグナルがアクティブ化され、トランスミッタ 374 が、出力データのタイミング情報（RDQS）、または補助情報（例えば INVo 、 Po 、および TMP ）のいずれかを搬送することを許可する。
【００４０】
図３には、四個のライトストローブトランシーバー 172 と、四個のリードストローブトランシーバー 174 とを一例として示している。いくつかの実施形態においては、ライトストローブトランシーバーおよびリードストローブトランシーバーの数が、四個以外となっている。
【００４１】
データトランシーバー192 のそれぞれは、レシーバー 314 およびトランスミッタ 324 およびレシーバー 314 を備える。レシーバー 314 は、ライトデータ許可シグナル WDEN0〜WDEN3 （図１では、 WDEN0〜WDENn として示した）によって制御される。適切な時刻において、 WDEN0〜WDEN3 シグナルがアクティブ化され、レシーバー 314 が入力データ（DQ）を受信することを許可する。トランスミッタ 324 は、リードデータ許可シグナル RDEN0〜RDEN3 （図１では、 RDEN0〜RDENn として示した）によって制御される。適切な時刻において、 RDEN0〜RDEN3 シグナルがアクティブ化され、トランスミッタ 324 が出力データ（DQ）を出力することを許可する。
【００４２】
図３では、ライトストローブトランシーバー 172 のうちのひとつのトランシーバーと、リードストローブトランシーバー 174 のうちのひとつのトランシーバーと、データトランシーバー 192 のうちのひとつのトランシーバーとの中に存在している要素の数が等しくなっている。例えば、トランシーバー 172, 174, 192 のそれぞれが、レシーバーをひとつとトランスミッタをひとつ含んだ二つの要素を備える。いくつかの実施形態においては、レシーバー 372, 375, 314 が、同一のもの（組み合わされたもの）であり、且つ、トランスミッタ 373, 374, 324 が、同一のものになっている。
【００４３】
いくつかの実施形態においては、ライトストローブトランシーバー 172 のトランスミッタ 373 、および、リードストローブトランシーバー 174 のレシーバー 375 は、使用されない。使用されないとは言え、トランスミッタ 373 およびレシーバー 375 は、ライトストローブトランシーバーとリードストローブトランシーバーとデータトランシーバーとの間の負荷のバランスを向上させるためには役立つ。トランシーバー間の負荷のバランスを取ることにより、メモリデバイスの性能が向上する。
【００４４】
ライン 391 上のデータ入力シグナル DI-0 〜 DI-N は、入力データを表す。話を簡単にするために、 DI-0 〜 DI-N のことを、まとめて DI(0〜N) と呼ぶか、または、単に DI と呼ぶ。図１では、 DQ(0〜N) は、入力データと出力データの双方を表す。図３では、 DI(0〜N) は、入力データ DQ(0〜N) が、ライン 194 からライン 391 へと搬送された後の、入力データ DQ(0〜N) のことを表す。つまり、データがメモリデバイス 100 （図１）へと入力された際のライト動作において、 DI(0〜N) は DQ(0〜N) になる、ということである。
【００４５】
ライン 392上のデータ出力シグナル DO-0 〜 DO-N は、出力データを表す。話を簡単にするために、 DO-0 〜 DO-N のことを、まとめて DO(0〜N) と呼ぶか、または、単に DO と呼ぶ。図１では、 DQ(0〜N) は、出力データと出力データの双方を表す。図３では、 DO(0〜N) は、出力データ DO(0〜N) が、ライン 392 からライン 194 へと搬送された後の、出力データ DQ(0〜N) のことを表す。つまり、データがメモリデバイス 100 （図１）から出力された際のリード動作において、 DO(0〜N) は DQ(0〜N) になる、ということである。
【００４６】
ライン 311 上のインバウンドデータシグナルもしくはインバウンドデータ  Din-0 〜 Din-N は、入力データパス 111 に入力されたデータを表す。話を簡単にするために、 Din-0 〜 Din-N のことを、まとめて Din(0〜N) と呼ぶか、または、単に Din と呼ぶ。 Din は DI に関連する。 INVi コードの条件に依って、 Din は、 DI の反転バージョンか、または、 DI のトゥルー（非反転）バージョンかのいずれかになりうる。
【００４７】
ライン 322 上のアウトバウンドデータシグナルもしくはアウトバウンドデータ Dout-0 〜 Dout-N は、データパス 122 に出力されたデータを表す。話を簡単にするために、 Dout-0 〜 Dout-N のことを、まとめて Dout(0〜N) と呼ぶか、または、単に Dout と呼ぶ。 Dout は DO に関連する。 INVo コードの条件に依って、 DO は、 Dout の反転バージョンか、または、 Dout の非反転バージョンかのいずれかになりうる。  反転コントローラー 304 は、入力データパス 111 へと搬送されたデータの値と、出力データパス 122 から搬送されたデータの値とを制御する。いくつかの実施形態においては、反転コントローラー 304 は、 DI が Din としてデータ入力パス 111 へと搬送される前の DI を反転する。他の実施形態においては、反転コントローラー 304 は、 Dout が DO としてライン 392 へと搬送される前の Dout を反転する。
【００４８】
いくつかの場合においては、 DI の反転、もしくは Dout の反転によって、メモリデバイス 100 （図１）のライン 194 でスイッチ（切り替え）またはトグルされるデータの数を減らすことができる。スイッチするデータの数を減らすことによって、消費電力を改善することができる。
【００４９】
本明細書中では、シグナルレベル （ signal level ） 、状態 （ state ） 、値 （ value ） 、および論理値 （ logic value ） という語は、同じ意味であるとして用いる。これらの語は、互換可能なものとして用いている。さらに、低シグナルレベル （ low signal level ） と、論理的な0 （ logic zero ） とは、同じ意味であって互換可能である。高シグナルレベル （ high signal level ） と、論理的な1 （ logic one ） とは、同じ意味であって互換可能である。
【００５０】
データを反転することは、データのシグナルレベルを、異なるシグナルレベルにスイッチすることを意味する。例えば、データが低シグナルレベルもしくは論理的に0であった場合、このデータを反転するということは、データの低シグナルレベルを、高シグナルレベルもしくは論理的に1にスイッチすることを意味している。つまり、この例では、反転されたデータは、高シグナルレベルもしくは論理的に1となり、つまり低シグナルレベルの反転されたバージョンとなっている、ということである。別の例として、データが高シグナルレベルである場合には、このデータを反転するということは、データの高シグナルレベルを、低シグナルレベルにスイッチすることを意味している。したがって、この例では、反転されたデータが低シグナルレベルを有しており、つまり高シグナルレベルの反転されたバージョンとなっている、ということである。
【００５１】
反転コントローラー304 は、 INVi コードに基づいて DI を反転し、また、 INVo コードに基づいて Dout を反転する。 INVi コードと INVo コードは、それぞれが値を有する。いくつかの実施形態においては、INVi コードと INVo コードの値が、それぞれ、低シグナルレベルを有するシグナルのシグナルレベルと、高シグナルレベルを有するシグナルのシグナルレベルとを表す。
【００５２】
INVi コードの状態もしくは値は、 DI が入力データパス 111 へと搬送される前に、 DI を反転するべきかどうかを示す。例えば、 INVi コードの第一状態（例えば、低）は、入力データを反転するべきでは無いことを示し、また、 INVi コードの第二状態（例えば、高）は、入力データを反転するべきであることを示すようにすることができる。
【００５３】
INVo コードの状態もしくは値は、 Dout がデータトランシーバー 192 へと搬送される前に、データパス 122 からの Dout を反転するべきかどうかを示す。例えば、 INVo コードの第一状態（例えば、低）は、 Dout を反転するべきでは無いことを示し、また、 INVo コードの第二状態（例えば、高）は、 Dout を反転するべきであることを示すようにすることができる。
【００５４】
反転コントローラー304 は、 INVi コードの条件に基づいて DI を反転するので、反転コントローラー 304 は DI を条件的に反転するものであると言える。同様に、反転コントローラー 304 は、 INVo コードの条件に基づいて Dout を反転するので、反転コントローラー 304 は Dout を条件的に反転するものであると言える。
【００５５】
いくつかの実施形態においては、リードストローブトランシーバー 174 を出力データのタイミング情報の搬送のために使用している時間内に、反転コントローラー 304 がライトストローブトランシーバー 172 を用いて、ライン 182 から INVi コードを受信する。他の実施形態においては、ライトストローブトランシーバー 172 を入力データのタイミング情報の搬送のために使用している時間内に、反転コントローラー 304 がリードストローブトランシーバー 174 を用いて、ライン 184 へと INVo コードを出力する。
【００５６】
パリティコントローラー307 は、 Dout に基づいて、出力パリティコード Po を生成する。 Po コードは、出力データ DO のパリティを表す。また、パリティコントローラー 307 は、ストローブトランシーバー回路 170 から受信した入力パリティコード Pi に基づいて、入力データ DI を検証する。
【００５７】
DI と DO とのそれぞれは、或る数のビットを有する。各ビットには、論理的な0か論理的な1かのいずれかの値が備わっている。 Po コードは、 DO の、論理的な0（もしくは論理的な1）を有するビットの数が、偶数または奇数のいずれであるかを示す。同様に、 Pi コードは、 DI の、論理的な0（もしくは論理的な1）を有するビットの数が、偶数または奇数のいずれであるかを示す。 Po コードおよび Pi コードは、ストローブトランシーバー回路 170 を介して搬送される。
【００５８】
いくつかの実施形態においては、図１のメモリデバイス 100 の外部に在る外部デバイスが、 DQ(0〜N) および Po コードを受信する。外部デバイスの例としては、メモリコントローラーおよびマイクロプロセッサが含まれる。 Po コードによって、外部デバイスは、 DO(0〜N)が外部デバイスによって受信された後に、 DQ(0〜N) を確認することができる。
【００５９】
いくつかの実施形態においては、リードストローブトランシーバー 174 を DO のタイミング情報の搬送のために使用している時間内に、パリティコントローラー 307 がライトストローブトランシーバー 172 を用いて、ライン 182 からの Pi コードを受信するようにする。
【００６０】
他の実施形態においては、ライトストローブトランシーバー 172 を DI のタイミング情報の搬送のために使用している時間内に、パリティコントローラー 307 がリードストローブトランシーバー 174 を用いて、ライン 184 へと Po コードを出力する。
【００６１】
温度報知器 310 は、メモリデバイス 100 の温度情報を、ストローブトランシーバー回路 170 を介して報せる。温度コード TMP は、温度情報を表す。いくつかの実施形態においては、メモリデバイス 100 （図１）のリフレッシュレートを、 TMP コードに基づいて調整する。例えば、特定の温度において、もしくは、特定の温度範囲において、リフレッシュレートを低減して、電力を節約することができる。
【００６２】
いくつかの実施形態においては、ライトストローブトランシーバー 172 がアクティブ化されて DI のタイミング情報を搬送している時間内に、温度報知器 310 がリードストローブトランシーバー 174 を用いて、ライン 184 へと TMP コードを出力する。
【００６３】
キャリブレーター313 は、ストローブトランシーバー回路 170 を入出する校正コード CAL を受信し、データトランシーバー 190 によって搬送されるデータのタイミングを調整する。いくつかの実施形態においては、初期化中に、メモリデバイス 100 の外部の外部デバイスが、メモリデバイス 100 （図１）と外部デバイスとの間の搬送ラインもしくはチャネルの特性を取得する。外部デバイスの例としては、メモリコントローラー、およびマイクロプロセッサが含まれる。いくつかの実施形態においては、外部デバイスが、搬送ラインの時間遅延を外部計算（ external calculates ） して、校正コード CAL をメモリデバイス 100 へと送信する。 CAL コードに基づいて、キャリブレーター 313 が調整シグナル ADJ を生成して、メモリデバイス 100 が出力データ DO のタイミングを調整（もしくは校正）できるようにすることで、外部デバイスが算出した時間遅延を補償する。出力データ DO のタイミングを、 CAL コードに基づいて調整することにより、メモリデバイス 100 による出力データの搬送精度が改善される。
【００６４】
いくつかの実施形態においては、リードストローブトランシーバー 174 がアクティブ化されて入力データのタイミング情報を搬送する時間内に、キャリブレーター 313 が、ライトストローブトランシーバー 172 を介して CAL コードを受信する。
【００６５】
［反転コントローラー］
図４は、図３の反転コントローラーの回路図である。反転コントローラー 304 は、計算ユニット 410 および反転ユニット 430 を含む。反転ユニット 430 は、入力反転コード INVi に基づいて、入力データ（DI）を反転する。また、反転ユニット 430 は、計算ユニット 410 が生成した出力反転コード INVo に基づいて、アウトバウンドデータ（Dout）の反転も行う。 INVi は、外部デバイスによって、ライトストローブユニット 171 を介して、メモリデバイス 100 へと与えられる。外部デバイスの例としては、メモリコントローラー、およびマイクロプロセッサが含まれる。
【００６６】
計算ユニット 410 は、 Dout を反転するべきかどうかを判定し、また、反転ユニット 430 およびリードストローブユニット 173 に INVo コードを与える。計算ユニット 410 は、比較部 412 、ストレージ部 461 、計算部 420 、および判断部 422 、を含む。
【００６７】
比較部 412 は、ライン 322 上の Dout-0 〜 Dout-N を、ライン 415 上の前回の出力データ DOp-0 〜 DOp-N と比較するための、或る数の比較器 414 （ 414-0 〜 414-N ）を有する。 DOp-0 〜 DOp-N は、ライン 392 上に在る出力データであって、前回の出力サイクルから得られたものである。いくつかの実施形態においては、比較器 414 のそれぞれは、二つの対応する出力データの値を比較するための排他的 OR 論理を含む。
【００６８】
比較器 412 のそれぞれは、アウトバウンドデータの値と、対応する前回の出力データの値とを比較する。例えば、比較器 414-0 は、 Dout-0 の値と、 DOp-0 の値とを比較する。別の例として、比較器 414-N は、 Dout-N の値と、 DOp-N の値とを比較する。いくつかの実施形態においては、データ（例えば、 Dout-0 もしくは DOp-0 ）の値は、データのビットの値である。データのビットの値は、論理的な0（低）、もしくは論理的な1（高）とすることができる。
【００６９】
比較を行った後、比較器414 のそれぞれは、比較結果をライン 417 のうちのひとつに出力する。比較結果は、論理的な0、もしくは論理的な1のいずれかとすることができる。いくつかの実施形態においては、比較結果における論理的な0が、 Dout ビットの値と DOp ビットの値とが同一であるまたはマッチする、ということを示し、また、比較結果における論理的な1が、 Dout ビットの値と DOp ビットの値とが異なるもしくはミスマッチとなる、ということを示す。例えば、 Dout-0 と DOp-0 とが同一である場合、ライン 417-0 上の比較結果を論理的な0にし、また、 Dout-0 と DOp-0 とが異なる場合、ライン 417-0 上の比較結果を論理的な1にする。
【００７０】
ストレージ部 416 は、 DOp-0 〜 DOp-N で示される出力データの値を格納するための或る数のレジスタ 418 （ 418-0 〜 418-N ）を含む。 DO がライン 392 に出てくるそれぞれの時刻の後に、ストレージ部 416 は、レジスタ 418 の内容を、ライン 392 上の DO を以って置換もしくは更新する。つまり、現行の出力サイクルにおける DO が、次の出力サイクルにおける DOp となる、ということである。
【００７１】
計算ユニット 418 は、ライン 417 上に出力される比較結果に対して、計算処理を行う。計算ユニット 418 は、計算結果をライン 419 上に出力する。ライン 419 上のシグナル（もしくはビット）の組み合わせは、 X で表される数を示し、ここで X は整数である。 X は、対応するビット DOp と異なる値を有する Dout のビットの数である。例えば、現行の Dout が、ビット値が 00011111 であるような八個のビットを有しており、且つ、前回の DOp が 00011100 である場合には、 X は 2 になる。これは、 Dout の最後の二個のビットと、それに対応する DO の最後の二個のビットとが、異なる値を有しているためである。別の例として、現行の Dout が 00011111 であり、且つ前回の DOp が 11111111 である場合には、 X は 3 となる。これは、 Dout の最初の三個のビットと、 DOp の最初の三個のビットとが、異なる値を有しているためである。
【００７２】
判断部 422 は、ライン 419 上の数 X に基づいて、 INVo コードの値を設定する。いくつかの実施形態においては、判断部 422 は、 X が N/2 以下である場合に、 INVo コードの値を第一の値（例えば、低）に設定し、また、 X が N/2 よりも大きい場合に、 INVo コードを第二の値（例えば、高）に設定する。 N はアウトバウンドデータ（Dout）のビットの数であって、出力データ（DQ）のビットの数でもある。例えば、 N = 8 のときには、 X が 4 以下（ N/2 = 4 ）である場合に、 INVo コードを第一の値（例えば、低）に設定し、また、 X が 4 よりも大きい場合に、 INVo コードを第二の値（例えば、高）に設定する。 INVo はライトストローブトランシーバー 172-0 に送られ、また、ライトストローブトランシーバー 172-0 は、 INVo コードをライン 184 へと外部利用のために搬送する。例えば、メモリデバイス 100 に接続したひとつもしくは複数の外部デバイスが、 INVo コードを使用して、メモリデバイス 100 が出力したデータを反転することができる。ライン 184 上の INVo コードの値は、ライン 194 上の DQ が、ライン 322 上の出力データ Dout の反転されたバージョンであるか、もしくは非反転（トゥルー）バージョンであるか、を示す。いくつかの実施形態においては、外部デバイスは、 DQ と、INVo コードに基づいて条件に応じて反転された DQ とを受信する。例えば、メモリデバイス 100 から DQ および INVo を受信した後、外部デバイスは、 INVo が高である場合には DQ を反転し、 INVo が低である場合には DQ をそのままにする。メモリデバイス 100 の内部で、 INVo コードは反転ユニット 430 にも与えられている。
【００７３】
反転ユニット 430 は、出力反転部 432 および入力反転部 434 を含む。出力反転部 432 は、出力反転コード INVo に基づいて、アウトバウンドデータ Dout を反転する。入力反転部 434 は、入力反転コード INVi に基づいて、インバウンドデータ DI を反転する。
【００７４】
出力反転部 432 は、 INVo コードを受信するための入力ノード 433 と、ライン 392 に接続された或る数のデータ出力ノードと、或る数のスイッチングデバイス 442 とを含む。スイッチングデバイス 442 のそれぞれは、データトランシーバー 192 のうちのひとつと、出力データパス 122 との間のパス上に置かれる。スイッチングデバイス 442 のそれぞれは、二つの直列接続された反転器 452, 462 と、スイッチ 472 とを含む。スイッチ 472 は、反転器 452, 462 のうちの一方を囲むように接続しており、反転器 452, 462 のうちの一方を迂回できるようになっている。
【００７５】
スイッチングデバイス442 は、 INVo コードによって制御される。スイッチ 472 は、 INVo が或る値もしくは状態（例えば、高）になったときにオンとなる。スイッチ 472 がオンになると、反転器 462 が迂回される。ライン 322 から来る Dout は、反転器 462 を迂回し、反転器 452 とスイッチ 472 のみを通過して、ライン 392 上で DO になる。この場合、 DO は Dout の反転されたバージョンとなっている。スイッチ 472 は、 INVo が別の値（例えば、低）になったときにオフとなる。スイッチ 472 がオフになると、反転器 462 は迂回されない。ライン 322 から来る Dout は、反転器 452, 462 の双方を通過して、ライン 392 上で DO になる。この場合、 DO は Dout のトゥルーバージョンとなっている。
【００７６】
入力反転部 434 は、 INVi コードを受信するための入力ノード 434 と、ライン 311 に接続された或る数のデータ出力ノードと、或る数のスイッチングデバイス 444 とを含む。スイッチングデバイス 444 のそれぞれは、データトランシーバー 192 のうちのひとつと、入力データパス 111 との間のパス上に置かれる。スイッチングデバイス 444 のそれぞれは、二つの直列接続された反転器 454, 464 と、スイッチ 474 とを含む。スイッチ 474 は、反転器 454, 464 のうちの一方に接続しており、反転器 454, 464 のうちの一方を迂回するようになっている。
【００７７】
スイッチングデバイス444 は、 INVi コードによって制御される。スイッチ 474 は、 INVi が或る値もしくは状態（例えば、高）になったときにオンとなる。スイッチ 474 がオンになると、反転器 464 が迂回される。ライン 391 から来る DI は、反転器 464 を迂回し、反転器 454 とスイッチ 474 のみを通過して、ライン 311 上で Din になる。この場合、 Din は DI の反転されたバージョンとなっている。スイッチ 474 は、 INVi が別の値（例えば、低）になったときにオフとなる。スイッチ 474 がオフになると、反転器 464 は迂回されない。ライン 391 から来る DI は、反転器 454, 464 の双方を通過して、ライン 311 上で Din になる。この場合、 Din は DI のトゥルーバージョンとなっている。
【００７８】
図５は、反転情報を併せたデータの例を示すものである。 DOp は、ライン 392 （図４）上の前回の出力データである。行 1 〜行 16 の Dout は、データパス 122 からライン 392 上に出力された、十六種の異なる現行のアウトバウンドデータの例を示す。一例として、 DO および Dout は八個のビット（ B0〜B7 ）を有するものとする。各行の「反転された Dout 」 （ "inverted Dout" ） は、 Dout の反転されたバージョンのことを示す。図４では、ライン 392 上の DO は、つねに Dout の反転されたバージョンであるとは限らない。 INVo の値によって、 Dout が反転されているかそうではないかが判断され、その結果として、 DO が Dout の反転されたバージョンとなる。
【００７９】
図５では、 DOp が 00000111 であり、これは、ビット B0〜B4 のすべてが0であり、且つ、ビット B5〜B7 のすべてが1であるということを意味している。これらのビットの値は、可能である十六個の Dout のビットの値のそれぞれと比較するための基準として使用される。
【００８０】
X は、 DOp と、十六個の Dout のそれぞれの対応する八個のビットの値とについて、ビットの値の相違があった個数を示す。例えば、行 1 において、 DOp の B0〜B7 を、 Dout と、ビットとビットとで比較すると、ビットの値において、八個が相違している。つまり、行 1 では、 X は 8 となるということである。別の例として、行 6 において、 DOp を Dout と比較すると、ビットの値において、三個が相違しており、これは則ち、 B5 、 B6 、 および B7 の三個のビットが、異なる値となっている、ということである。つまり、行 6 では、 X は 3 となる。
【００８１】
Y は、 DOp と、十六個の反転された Dout のそれぞれの対応するビットの値とについて、ビットの値の相違があった個数を示す。
図４に示したように、X は、比較ユニット 410 によって算出される。 INVo コードは、 X の値に基づいて設定される。例えば、 X が N/2 以下である場合には、 INVo は0となり、また、 X が N/2 よりも大きい場合には、 INVo は1となり、ここで、 N は DO （ DOp もしくは Dout ）のビットの個数である。図５では、 N = 8 である。したがって、行 1 では、 INVo は1となり、これは X が 4 よりも大きいためである。また、行 6 では、 INVo は0となり、これは X が 4 よりも小さいためである。
【００８２】
INVo の値は、 Dout が反転されているかどうかを表す。 Dout が反転されている場合、 DO は Dout の反転されたバージョンである。例えば、行 1 では、 INVo が1なので、 Dout は反転されており、 Dout の反転されたバージョンが、ライン 392 へと搬送される。行 1 の反転された Dout は、 00000111 である。ライン 392 は、前回の DOp の値として 00000111 を持ち、これは、反転された Dout の値である 00000111 とも等しい。したがって、反転された Dout がライン 392 へと搬送される際には、ライン 392 上の値もしくはシグナルを、スイッチもしくはトグルする必要は無く、これは、反転された Dout と、前回の DOp とが同一の値であるためである。この場合には、ライン 392 ではスイッチングが行われないため、 DOp と Dout と間でのビットの値についてのスイッチの数は0となる。図５の行 1 では、 Y は0であり、これはスイッチの数が0であることを意味する。
【００８３】
Dout が反転されていない場合、ライン 392 でのスイッチの数は八個となり、このことは行 1 における X の値が8であることで示されている。つまり、行 1 に関する例では、ライン 392 へと Dout が搬送される前に Dout を反転することによって、ライン 392 でのスイッチの数を、八個から零個へと減らすことができる。スイッチの数を減らすと、電力が節約される。
【００８４】
別の例として、行 6 では、 INVo が0であるので、 Dout の非反転バージョンもしくはトゥルーバージョンが、ライン 392 へと搬送される。行 6 の Dout のビットである 00000000 と、 DOp のビットである 00000111 とを比較すると、三個のビットが異なる値を有しており、これを行 6 の X が 3 であることによって表す。つまり、 Dout のトゥルーバージョンがライン 392 へと搬送される際には、 Dout の最後の三個のビットである B6 、 B7 、および B8 がスイッチされる。行 6 に関する例では、 DOp と Dout との間でのビットの値のスイッチの数は、三個となる。 Dout が反転されており、且つ、行 6 の反転された Dout がライン 392 へと搬送される場合には、スイッチングの数は五個となり、これを行 6 の Y の値によって表す。つまり、この場合には、 Dout のトゥルーバージョンを搬送することによって、スイッチの数を、反転された Dout （行 6 ）と DOp との間でのスイッチの数（五個）よりも少なく、三個に留めることができる。
【００８５】
行 1 と行 6 とに関して上述した例、および図５の表には、 INVo コードの値に依存して、 Dout の反転されたバージョンもしくはトゥルーバージョンが搬送されるということが示されている。 Dout がどちらのバージョンであるかにはかかわらず、搬送されているデータのビットの値同士におけるスイッチの数が、最小の値（ X と Y の間）に留められ、これによって電力消費が改善されることになる。
【００８６】
図６は、図４のメモリデバイスのタイミング図の例である。 CLK はクロックシグナル（例えば、ライン 110 （図１）上の CLK シグナル）を表す。 RDQS シグナルおよび WDQS シグナルは、図４の RDQS-0 シグナルおよび WDQS-0 シグナルを表す。 DQ は、図４の DQ(0〜N) のうちのひとつを表す。図６では、 DQ は、 DO および DI を含む。 DO は、 READ コマンドが発行された後の特定の時点で出力される。例えば、 DO は、時刻 T2〜T6 の間に出力される。 DI は、 WRITE コマンドが発行された後の特定の時点で出力される。例えば、 DI は、時刻 T7〜T11 の間に出力される。
【００８７】
READ コマンドが時刻 T0 において発行された後、メモリデバイス 100 は、出力データ DO を時刻 T2〜T6 の間に出力する。出力データ DO のタイミング情報を伝送する RDQS シグナルは、時刻 T2〜T6 の間にアクティブ化される。図６には、 RDQS シグナルが、時刻 T2〜T6 の間にアクティブ化される際にスイッチ（トグル）していることが示されている。時刻 T2〜T6 の間には、出力データ DO のみが出力されるため、 RDSQ シグナルだけが、時刻 T2〜T6 の間に、出力データ DO のタイミング情報を伝送するためにアクティブ化される。 WDQS は、時刻 T7 になるまでは、入力データ DI のタイミング情報を伝送するためにアクティブ化されることは無い。したがって、時刻 T2〜T6 の間に、 WDQS シグナルを、入力反転コード INVi を搬送するためにアクティブ化することができる、ということである。
【００８８】
また、入力データ DI が入力されているときに、同様ではあるが逆転した状態として、 RDQS シグナルを、出力反転コード INVo を伝送するためにアクティブ化することができる。例えば、時刻 T7〜T11 の間において、入力データ DI が入力されている時間内に、 INVo コードを伝送するために、 RDQS シグナルをアクティブ化することができる。時刻 T7〜T11 の間には、入力データ DI のタイミング情報は、 WDQS シグナルによって伝送される。
【００８９】
いくつかの実施形態においては、 WDQS シグナルを部分的にアクティブ化することによって INVi コードを伝送し、これにより WDQS をアクティブ化する間隔を、出力データ DO が出力される間隔よりも短くすることができる。例えば、 WDQS を、時刻 T2〜T6 の間隔のうちの一部においてのみアクティブ化して、時刻 T2〜T6 の間隔の全体に亘ってはアクティブ化させないようにする。他の実施形態においては、 WDQS シグナルを、 INVi コードを伝送するために、出力データ DO が出力されている間隔と同じだけの間隔に亘ってアクティブ化する。例えば、 WDQS を、時刻 T2〜T6 の間隔の全体に亘ってアクティブ化することができる。
【００９０】
いくつかの実施形態においては、 RDQS シグナルを部分的にアクティブ化して INVo コードを伝送することにより、 RDQS を、入力データ DI が入力されている間隔よりも短い間隔に亘ってアクティブ化することができる。例えば、 RDQS を、時刻 T7〜T11 の間隔のうちの一部においてのみアクティブ化して、時刻 T7〜T11 の間隔の全体に亘ってはアクティブ化させないようにする。他のいくつかの実施形態においては、 RDQS シグナルを、 INVo コードを伝送するために、入力データ DI が入力されている間隔と同じだけの間隔に亘ってアクティブ化する。例えば、 RDQS を、時刻 T7〜T11 の間隔の全体に亘ってアクティブ化することができる。
【００９１】
［パリティコントローラー］
図７は、図３のパリティコントローラーの回路図である。パリティコントローラー 307 は、パリティジェネレーター 710 および検証器 730 を含む。パリティジェネレーター 710 は、出力パリティコード Po を、アウトバウンドデータ Dout に基づいて生成する。また、パリティジェネレーター 710 は、内部入力パリティコード Pii を、入力データ DI に基づいて生成する。検証器 730 は、入力データを、入力パリティコード Pi および内部パリティコード Pii に基づいて検証する。
【００９２】
パリティジェネレーター710 は、出力パリティユニット 712 および入力パリティユニット 714 を含む。出力パリティユニット 712 は、 Po を Dout に基づいて生成する。入力パリティユニット 714 は、 Pii を DI に基づいて生成する。 Po は Dout のパリティであるので、 Po は DO のパリティでもあることになり、これは、 DO が Dout から生成されるためである。 Pii は Din のパリティであるので、 Pii は DI のパリティでもあることになり、これは、 Din が DI から生成されるためである。パリティコントローラー 307 について記述するにあたっては、出力データとは Dout もしくは DO のいずれかを指し、また、入力データとは DI もしくは Din のいずれかを指すものとする。
【００９３】
出力パリティユニット712 は、ライン 322 に接続して Dout を受信する。いくつかの実施形態においては、出力パリティユニット 712 が、ライン 392 （図３）に接続して DO を受信する。いくつかの実施形態においては、出力パリティユニット 712 が、 Po の値を計算するための、少なくともひとつの排他的 OR 論理を含む。出力パリティユニット 712 は、 Po をリードストローブユニット 173 へと送り、また、リードストローブユニット 173 は、 Po をライン 184 のうちのひとつへと搬送する。いくつかの実施形態においては、データトランシーバー 192 が入力データ DI を受信する時間内に、リードストローブトランシーバー 174-1 が、 Po を ライン 184 のうちのひとつへと搬送する。
【００９４】
入力パリティユニット714 は、ライン 311 に接続して Din を受信する。いくつかの実施形態においては、入力パリティユニット 714 が、ライン 391 に接続して DI を受信する。いくつかの実施形態においては、入力パリティユニット 714 が、 Pii の値を計算するための、少なくともひとつの排他的 OR 論理を含む。入力パリティユニット 714 は、 Pii を検証器 730 へと送る。
【００９５】
検証器 730 は、 Pii を Pi と比較するための比較器 732 を含む。上述したように、 Pii は、入力パリティユニット 714 によって、内部的に生成される。 Pi は、メモリデバイス 100 （図１）の外部に在るデバイスによって、ライン 182 上に外部的に与えられる。外部デバイスの例としては、メモリコントローラーおよびマイクロプロセッサが含まれる。比較器 732 は、検証コード VER を、 Pii と Pi との比較結果に基づいて生成する。 VER コードは、入力データの妥当性を表す。例えば、或る状態（例えば、低）においては、 VER コードは入力データに妥当性が無いことを示し、また、別の状態（例えば、高）においては、VER コードは入力データに妥当性が有ることを表す。 VER コードは、制御回路 118 （図１）に与えられる。
【００９６】
VER コードが入力データに妥当性が無いことを示した場合には、制御回路 118 は、入力データパス 111 に対して入力データを無視するように報せ、制御回路 118 は、入力データを再度搬送するように、メモリデバイス 100 のライン 194 に対してリクエストする。 VER コードが入力データに妥当性が有ることを示した場合には、入力データパス 111 は、入力データをメモリアレイ 102 （図１）へと搬送する。
【００９７】
図８は、パリティ情報を伴ったデータの例である。ビット B0〜B7 は、入力データもしくは出力データのいずれかのビットを表す。図７について上述したように、出力データは、 Dout もしくは DO のいずれであってもよく、また、入力データは DI もしくは Din のいずれであってもよい。パリティビット P は、出力パリティビット Po 、入力パリティビット Pi 、もしくは内部入力パリティビット Pii の値を表すことができる。図８は、一例として八個のビット B0〜B7 を示している。ビットの数は可変である。
【００９８】
パリティビット P は、0（論理的な0）か、もしくは1（論理的な1）かのいずれかである。図８の例示的なデータにおいては、ビット B0〜B7 のうちの0であるビット（もしくは1であるビット）の数が偶数であるときに、 P が0となる。また、ビット B0〜B7 のうちの0であるビット（もしくは1であるビット）の数が奇数であるときに、 P が1となる。例えば、行 1 および行 3 では P が0となり、これは、行 1 および行 3 のデータのそれぞれが、0であるビットを偶数個有しているためである。別の例として、行 6 および行 14 では P が1となり、これは、行 6 および行 14 のデータのそれぞれが、0であるビットを奇数個有しているためである。
【００９９】
上述した例においては、ビット B0〜B7 のうち0であるビット（もしくは1であるビット）の数が偶数であるときには P が0となり、また、ビット B0〜B7 のうち0であるビット（もしくは1であるビット）の数が奇数であるときには P が1となる。いくつかの実施形態においては、ビット B0〜B7 のうち0であるビット（もしくは1であるビット）の数が奇数であるときには P が0となり、また、ビット B0〜B7 のうち0であるビット（もしくは1であるビット）の数が偶数であるときには P が1となる。
【０１００】
図９は、図７のメモリデバイスのためのタイミング図の例である。 CLK は、ライン 110 （図１）上の CLK シグナルのようなクロックシグナルを表す。 RDQS シグナルおよび WDQS シグナルは、図７の RDQS-1 シグナルおよび WDQS-1 シグナルのことを示している。 DQ は、図７の DQ(0〜N) のうちのひとつのことを示している。図９では、 DQ は、 DO および DI を含む。 DO は、 READ コマンドが発行された後の特定の時点で出力される。例えば、 DO は、時刻 T2〜T6 の間に出力される。 DI は、 WRITE コマンドが発行された後の特定の時点で入力される。例えば、 DI は、時刻 T7〜T11 の間に入力される。
【０１０１】
READ コマンドが時刻 T0 において発行された後、メモリデバイス 100 が、出力データ DO を時刻 T2〜T6 の間に出力する。出力データ DO のタイミング情報を伝送する RDQS シグナルは、時刻 T2〜T6 の間にアクティブ化される。図９は、 RDQS シグナルが、時刻 T2〜T6 の間にアクティブ化された際に、スイッチ（トグル）していることを示している。時刻 T2〜T6 の間には、出力データ DO のみが出力されるため、 RDSQ シグナルのみが時刻 T2〜T6 の間に出力データ DO のタイミング情報を伝送するためにアクティブ化される。 WDQS は、時刻 T7 になるまでは、入力データ DI のタイミング情報を伝送するためにアクティブ化されることは無い。したがって、時刻 T2〜T6 の間に、 WDQS シグナルを、入力パリティコード Pi を伝送するためにアクティブ化することができる、ということである。
【０１０２】
また、入力データ DI が入力されているときに、同様ではあるが逆転した状態として、 RDQS シグナルを、出力パリティコード Po を伝送するためにアクティブ化することができる。例えば、時刻 T7〜T11 の間において、入力データ DI が入力されている時間内に、 Po コードを伝送するために、 RDQS シグナルをアクティブ化することができる。時刻 T7〜T11 の間には、入力データ DI のタイミング情報は、 WDQS シグナルによって伝送される。
【０１０３】
いくつかの実施形態においては、 WDQS シグナルを部分的にアクティブ化することによって Pi コードを伝送し、これにより WDQS をアクティブ化する間隔を、出力データ DO が出力される間隔よりも短くすることができる。例えば、 WDQS を、時刻 T2〜T6 の間隔のうちの一部においてのみアクティブ化して、時刻 T2〜T6 の間隔の全体に亘ってはアクティブ化させないようにする。他の実施形態においては、 WDQS シグナルを、 Pi コードを伝送するために、出力データ DO が出力されている間隔と同じだけの間隔に亘ってアクティブ化する。例えば、 WDQS を、時刻 T2〜T6 の間隔の全体に亘ってアクティブ化することができる。
【０１０４】
いくつかの実施形態においては、 RDQS シグナルを部分的にアクティブ化して Po コードを伝送することにより、 RDQS を、入力データ DI が入力されている間隔よりも短い間隔に亘ってアクティブ化することができる。例えば、 RDQS を、時刻 T7〜T11 の間隔のうちの一部においてのみアクティブ化して、時刻 T7〜T11 の間隔の全体に亘ってはアクティブ化させないようにする。他のいくつかの実施形態においては、 RDQS シグナルを、 Po コードを伝送するために、入力データ DI が入力されている間隔と同じだけの間隔に亘ってアクティブ化する。例えば、 RDQS を、時刻 T7〜T11 の間隔の全体に亘ってアクティブ化することができる。
【０１０５】
［温度報知器］
図１０は、図３の温度報知器の回路図である。温度報知器 310 は、デバイス 100 （図１）の温度を感知するための温度センサー 1010 と、温度データもしくは温度情報を出力するための温度出力回路 1012 とを含む。
【０１０６】
温度センサー 1010 は、メモリデバイス 100 （図１）の温度を感知し、温度データを生成する。いくつかの実施形態においては、温度データはアナログ温度データとなる。
温度出力回路 1012 は、シグナルコンバーター 1020 、およびフォーマットコンバーター 1030 を含む。シグナルコンバーター 1020 は、温度センサー 1010 の感知結果からデジタル温度データを生成する。いくつかの実施形態においては、シグナルコンバーター 1020 は、アナログ温度データをデジタル温度データに変換するための、アナログ->デジタルコンバーターを含む。いくつかの実施形態においては、シグナルコンバーター 1020 は、デジタル温度データをパラレルフォーマットで生成する。
【０１０７】
フォーマットコンバーター 1030 は、デジタル温度データをシリアルフォーマットで生成する。いくつかの実施形態においては、フォーマットコンバーター 1030 は、パラレルフォーマットを有するデジタル温度データを、シリアルフォーマットを有するデジタル温度データに変換するための、パラレル->シリアルコンバーターを含む。
【０１０８】
温度コード TMP は、シリアルフォーマットを有するデジタル温度データを表す。
いくつかの実施形態においては、 TMP コードは、多重温度コードビットを含む。多重温度コードビットの組み合わせは、メモリデバイス 100 （図１）の温度を表す。例えば、多重コードビットの数が八個である場合には、二百五十六通り（28）の組み合わせのそれぞれが、メモリデバイス 100 （図１）の或る温度を表わせることになる。
【０１０９】
フォーマットコンバーター 1030 は、 TMP コードをリードストローブトランシーバー 174-2 へと送る。リードストローブトランシーバー 374-2 は、 TMP コードをライン 184 へと搬送する。
【０１１０】
いくつかの実施形態においては、メモリデバイス 100 （図１）の外部に在る外部デバイスが、 TMP コードを受信して、メモリデバイス 100 のリフレッシュレートを制御する。リフレッシュレートとは、リフレッシュコントローラー 145 （図１）が、メモリセル 103 をリフレッシュするレートもしくは周波数のことである。外部デバイスの例としては、メモリコントローラーおよびマイクロプロセッサが含まれる。いくつかの実施形態においては、外部デバイスは、リフレッシュ制御シグナルをライン 182 上に出力し、ライトストローブトランシーバー 172-3 といったライトストローブトランシーバーを介して、メモリデバイス 100 へと送る。メモリデバイス 100 は、リフレッシュ制御シグナルを用いて、リフレッシュレートを制御する。例えば、メモリデバイス 100 の通常の動作温度よりも低い或る温度においては、リフレッシュコントローラー 145 は、 REFRESH シグナルのアクティブ化を減らしてリフレッシュレートを低減し、これによって電力を節約する。
【０１１１】
図１１は、温度情報の例である。 TB0〜TB7 は、 TMP コードの多重温度コードビットを表す。図１１は、一例として八個の温度コードビット（ TB0〜TB7 ）を有する TMP コードを示している。いくつかの実施形態においては、 TMP コードの温度コードビット TB の数を、八個以外に変えることができる。
【０１１２】
TB0〜TB7 の組み合わせのそれぞれは、異なる温度を表す。図１１では、 TB0〜TB7 （列 1 〜列 8 ）の八種の異なる組み合わせによって、八種の異なる温度（最下行）を示している。例えば、列 2 では、 TB0-TB は組み合わせ 00000001 となり、摂氏15℃を表す。別の例として、列 8 では、 TB0-TB は組み合わせ 01111111 となり、摂氏105℃を表す。 TMP コードは、八個のビット TB0〜TB7 を有しているため、 TB0〜TB7 について二百五十六通りの可能な組み合わせが得られる。図１１では、一例として TB0〜TB7 の八通りの組み合わせを示しているが、 TB0〜TB7 の二百五十六通りの組み合わせに亘る他の組み合わせを、図１１に示した温度とは異なる他の温度を表すために用いることができる。
【０１１３】
温度報知器 310 （図１０）は、 TMP コードの多重温度コードビット TB0〜TB7 を、リードストローブトランシーバー 174 に与えて、ライン 184 へと出力させる。いくつかの実施形態においては、八個のビット TB0〜TB7 のそれぞれが、クロックシグナルのひとつのサイクル中に、ライン 184 へと出力される。このようにして、いくつかの実施形態においては、 TMP コードの出力に用いられるクロックサイクルの数と、多重温度コードビット TB の数とが、等しくなる。例えば、図１１では、 TBP コードが八個のビット TB0〜TB7 を有しているので、ビット TB0〜TB7 を出力するために、八サイクルのクロックが用いられる。
【０１１４】
図１２は、図１０のメモリデバイスのためのタイミング図の例である。 CLK は、ライン 110 （図１）上の CLK シグナルのようなクロックシグナルを表す。 RDQS シグナルは、 RDQS-2 を表す。 WDQS シグナルは、 WDSQ(0〜M) シグナルのうちのひとつを表す。 DQ は、図１０の DQ(0〜N) のうちのひとつを表す。図１２では、 DQ は、 DO および DI を含む。 DO は、 READ コマンドが発行された後の特定の時点で出力される。例えば、 DO は、時刻 T2〜T6 の間に出力される。 DI は、 WRITE コマンドが発行された後の特定の時点で入力される。例えば、 DI は、時刻 T7〜T11 の間に入力される。
【０１１５】
時刻 T0 において READ コマンドが発行された後、メモリデバイス 100 は、出力データ DO を、時刻 T2〜T6 の間に出力する。出力データ DO のタイミング情報を伝送する RDQS シグナルは、時刻 T2〜T6 の間にアクティブ化される。図１２は、 RDQS シグナルが、時刻 T2〜T6 の間にアクティブ化された際に、スイッチ（トグル）していることを示している。時刻 T2〜T6 の間には、出力データ DO のみが出力されるため、 RDSQ シグナルのみが時刻 T2〜T6 の間に出力データ DO のタイミング情報を伝送するためにアクティブ化される。 WDQS は、時刻 T7 になるまでは、入力データ DI のタイミング情報を伝送するためにアクティブ化されることは無い。
【０１１６】
時刻 T7〜T11 の間には、 WDQS シグナルが、入力シグナル DI のタイミング情報を伝送するためにアクティブ化される。時刻 T7〜T11 の間には、入力データ DI のみが出力されるため、 WDSQ シグナルのみがアクティブ化され、 RDQS シグナルはタイミング情報を伝送するためにはアクティブ化されない。しかしながら、時刻 T7〜T11 の間に、 RDQS をアクティブ化して、 温度コード（ TMP コード）を伝送することができる。
【０１１７】
いくつかの実施形態においては、 RDQS シグナルを部分的にアクティブ化して TMP コードを伝送することにより、 RDQS を、入力データ DI が入力されている間隔よりも短い間隔に亘ってアクティブ化することができる。例えば、 RDQS を、時刻 T7〜T11 の間隔のうちの一部においてのみアクティブ化して、時刻 T7〜T11 の間隔の全体に亘ってはアクティブ化させないようにする。他のいくつかの実施形態においては、 RDQS シグナルを、 TMP コードを伝送するために、入力データ DI が入力されている間隔と同じだけの間隔に亘ってアクティブ化する。例えば、 RDQS を、時刻 T7〜T11 の間隔の全体に亘ってアクティブ化することができる。
【０１１８】
［キャリブレーター］
図１３は、図３のキャリブレーターの回路図である。キャリブレーター 313 は、校正コード CAL をトランシーバー回路 170 から受信する。 CAL コードは、タイミングの遅延を表す。いくつかの実施形態においては、 CAL コードは、メモリデバイス 100 の外部に在る外部デバイスによって提供される。外部デバイスの例としては、メモリコントローラーおよびマイクロプロセッサが含まれる。
【０１１９】
キャリブレーター313 は、校正コードレシーバー 1302 およびストレージユニット 1330 を含む。校正コードレシーバー 1302 は、コンバーター 1310 およびデコーダー 1320 を含む。コンバーター 1310 は、校正コード CAL を、ストローブトランシーバー回路 170 から受信する。 CAL コードは、多重校正コードビットを含む。多重校正コードビットの組み合わせにより、時間遅延が表される。いくつかの実施形態においては、コンバーター 1310 が、 CAL コードの校正コードビットを、パラレルフォーマットに変換する。デコーダー 1320 は、 CAL コードの校正コードビットをデコードして、タイミング遅延を表す校正コードもしくは校正情報を得る。
【０１２０】
ストレージユニット1330 は、デコーダー 1320 によって与えられたタイミング遅延を格納する。タイミング遅延に基づいて、ストレージユニット 1330 は、調整シグナル ADJ を制御回路 118 （図１）へと送る。いくつかの実施形態においては、 ADJ シグナルが多重ビットを有しており、また、多重ビットの組み合わせが、ストレージユニット 1330 内に格納されたタイミング遅延に対応する。 ADJ シグナルに基づいて、コントローラー 118 が、データリード許可シグナル RDEN （図１および図３）を制御して、データトランシーバー回路 190 からのデータの搬送のタイミングを調整する。
【０１２１】
いくつかの実施形態においては、外部デバイス（例えば、メモリコントローラーもしくはプロセッサ）が、校正処理もしくは初期化処理の間に、 CAL コードをメモリデバイスへと送信する。校正処理中に、外部デバイスは、種々の CAL コードを、メモリデバイス 100 へと送信することができる。種々の CAL コードに応じて、メモリデバイス 100 は、多重出力データを、異なる時刻に外部デバイスへと多重データ搬送することができる。それぞれの時刻では、多重出力データのそれぞれが、種々の CAL コードのうちのひとつに対応する、異なるタイミング遅延を有する。外部デバイスは、メモリデバイス 100 による多重データ搬送のうちで、もっとも精確なデータ搬送を検出することができる。いくつかの実施形態においては、もっとも精確なデータ搬送を検出した後に、外部デバイスが、もっとも精確なデータ搬送に対応したタイミング遅延を表す最終的な CAL コードを、メモリデバイス 100 へと送信する。キャリブレーター 313 のストレージユニット 1300 は、最終的な CAL コードを格納する。最終的な CAL コードに基づいて、コントローラー 118 が、トランシーバー 190 のタイミングを調整することによって、校正処理の後の、メモリデバイス 100 から外部デバイスへのデータ搬送が搬送されたうちのもっとも精確なデータを有することになる。
【０１２２】
図１４は、校正タイミング情報の例を示している。 CB0〜CB7 は、 CAL コードの多重校正コードビットを表す。図１３では、一例として、 CAL コードが八個の校正コードビット（ CB0〜CB7 ）を有している場合を示している。いくつかの実施形態においては、 CAL コードの校正コードビットの数を、八個以外に変えることができる。
【０１２３】
CB0〜CB7 の組み合わせのそれぞれは、異なるタイミング遅延を表す。図１３では、 CB0〜CB7 （列 1 〜列 8 ）の八種の異なる組み合わせによって、八種の異なるタイミング遅延（最下行）を示している。例えば、列 2 では、 CB0-CB は組み合わせ 00000001 となり、150ピコ秒の遅延を表す。別の例として、列 8 では、 CB0-CB は組み合わせ 01111111 となり、200ピコ秒の遅延を表す。図１３では、 ADJ シグナルが、上述の二つの例で示したような150ピコ秒の遅延もしくは200ピコ秒の遅延といったタイミング遅延を表す多重ビットを含むことができる。
【０１２４】
図１４では、 CAL コードは、八個のビット CB0〜CB7 を有しているため、 CB0〜CB7 について二百五十六通りの可能な組み合わせが得られる。図１４では、一例として CB0〜CB7 の八通りの組み合わせを示しているが、 CB0〜CB7 の二百五十六通りの組み合わせに亘る他の組み合わせを、図１３に示したタイミング遅延とは異なる他のタイミング遅延を表すために用いることができる。
【０１２５】
キャリブレーター313 （図１３）は、 CAL コードの多重校正コードビット CB0〜CB7 を、ライン 182 から、ライトストローブトランシーバー 172 を介して受信する。いくつかの実施形態においては、八個のビット CB0〜CB7 のそれぞれが、クロックシグナルのひとつのサイクル中に、ライン 182 から受信される。このようにして、いくつかの実施形態においては、 CAL コードの受信に用いられるクロックサイクルの数と、多重校正コードビットの数とが、等しくなる。例えば、図１３では、 CAL コードが八個のビット CB0〜CB7 を有しているので、ビット CB0〜CB7 を受信するために、八サイクルのクロックが用いられる。
【０１２６】
図１５は、図１３のメモリデバイスのためのタイミング図の例である。 CLK は、ライン 110 （図１）上の CLK シグナルのようなクロックシグナルを表す。 RDQS シグナルは、 RDQS(0〜M) シグナルのうちのひとつを表す。 WDQS シグナルは、 WDSQ-2 シグナルを表す。 DQ は、図１の DQ(0〜N) のうちのひとつを表す。図１５では、 DQ は、 DO および DI を含む。 DO は、 READ コマンドが発行された後の特定の時点で出力される。例えば、 DO は、時刻 T2〜T6 の間に出力される。 DI は、 WRITE コマンドが発行された後の特定の時点で入力される。例えば、 DI は、時刻 T7〜T11 の間に入力される。
【０１２７】
時刻 T0 において READ コマンドが発行された後、メモリデバイス 100 は、出力データ DO を、時刻 T2〜T6 の間に出力する。出力データ DO のタイミング情報を伝送する RDQS シグナルは、時刻 T2〜T6 の間にアクティブ化される。図１５は、 RDQS シグナルが、時刻 T2〜T6 の間にアクティブ化された際に、スイッチ（トグル）していることを示している。時刻 T2〜T6 の間には、出力データ DO のみが出力されるため、 RDSQ シグナルのみが時刻 T2〜T6 の間に出力データ DO のタイミング情報を伝送するためにアクティブ化される。 WDQS は、時刻 T7 になるまでは、入力データ DI のタイミング情報を伝送するためにアクティブ化されることは無い。したがって、時刻 T2〜T6 の間に、 WDQS シグナルを CAL コードを伝送するためにアクティブ化することができる。
【０１２８】
いくつかの実施形態においては、 WDQS シグナルを部分的にアクティブ化して CAL コードを伝送することにより、 WDQS を、出力データ DO が出力されている間隔よりも短い間隔に亘ってアクティブ化することができる。例えば、 WDQS を、時刻 T2〜T6 の間隔のうちの一部においてのみアクティブ化して、時刻 T2〜T6 の間隔の全体に亘ってはアクティブ化させないようにする。他のいくつかの実施形態においては、 WDQS シグナルを、 CAL コードを伝送するために、出力データ DO が出力されている間隔と同じだけの間隔に亘ってアクティブ化する。例えば、 WDQS を、時刻 T2〜T6 の間隔の全体に亘ってアクティブ化することができる。
【０１２９】
図１６は、図３の補助回路およびトランシーバー回路の別の実施形態を示す。図１６では、わかりやすくするために、図３の要素のいくつかを省略している。図１６では、ライトトランシーバーのうちのひとつのみと、リードトランシーバーのうちのひとつのみとを、ストローブトランシーバー回路 170 と補助回路 1695 との間で補助情報を搬送するために使用している。トランシーバー 1610 は、図３のライトストローブトランシーバー 172 のうちのひとつのことを表す。トランシーバー 1620 は、図３のリードストローブトランシーバー 174 のうちのひとつのことを表す。補助回路 1695 は、図３の補助回路 195 のことを表す。
【０１３０】
図１６では、セレクター1612 が、トランシーバー 1610 によってライン 1614 上に出されたシグナルを受信する。ライン 1641 上のシグナルは、 WSDQS シグナル、 INVi シグナル、 Pi シグナル、 および CAL シグナル、のうちのひとつとすることができる。いくつかの実施形態においては、セレクター 1612 は、選択シグナル S1〜SN をデコードするためのデコーダーを含む。いくつかの実施形態においては、 S1〜SN シグナルが、図１のコントローラー 118 によって与えられる。 S1〜SN シグナルの組み合わせのそれぞれは、セレクター 1612 が、シグナル WSDQS 、 INVi 、 Pi 、 および CAL のうちのひとつをアクティブ化することを許可する。 WSDQS は、図３の WDQS-0 〜 WDSQ-3 のうちのひとつを表す。 INVi 、 Pi 、および CAL は、図３に記載した第一グループの補助情報に対応する。つまり、 S1〜SN シグナルの組み合わせに基づいて、セレクター 1612 が、さらなる処理のために、出力シグナル WSDQS 、 INVi 、 Pi 、および CAL のうちのひとつを、適切にアクティブ化する。
【０１３１】
セレクター 1622 は、シグナル RSDQS 、 INVo 、 Po 、および TEMP のうちのひとつを選択する。いくつかの実施形態においては、セレクタ 1612 がマルチプレクサを含む。 RSDQS は、図３の RDQS-0 〜 RDSQ-3 のうちのひとつを表す。 INVo 、 Po 、および TMP は、図３に記載した第二グループの補助情報に対応する。セレクター 1622 による選択は、選択シグナル SEL1〜SELN に基づく。いくつかの実施形態においては、 SEL1〜SELN シグナルが、図１のコントローラー 118 によって与えられる。 SEL1〜SELN シグナルの組み合わせのそれぞれは、セレクター 1622 が、シグナル RSDQS 、 INVo 、 Po 、および TEMP のうちのひとつを選択して、選択したシグナルをリードストローブトランシーバー 1620 へと通過させることを許可する。
【０１３２】
図１７は、システム1700 を示す。システム 1700 は、プロセッサ 1710 、メモリデバイス 1740 、制御回路 1730 、グラフィックコントローラー 1740 、入力・出力（I/O ）コントローラー 1750 、ディスプレイ 1752 、キーボード 1754 、ポインティングデバイス 1756 、および周辺機器 1758 を含む。バス 1760 は、これらのデバイスのすべてを共に接続する。クロックジェネレーター 1770 は、システム 1700 のデバイスのうちの少なくともひとつに対して、バス 1760 を介してクロックシグナルを供給する。クロックジェネレーター 1770 の例としては、マザーボードのような回路基板内の発振器が含まれる。システム 1700 内に示したうちの二つ以上のデバイスを、単独のチップの形態とすることもできる。
【０１３３】
メモリデバイス1740 は、メモリデバイス 100 （図１）を含む。さらに、システム 1700 に示したデバイスのうちの少なくともひとつは、補助回路 195 （図１〜図１６）のような補助回路を含み、これによって、ストローブトランシーバー回路 170 のようなストローブトランシーバー回路を介して、補助情報を搬送する。
【０１３４】
バス 1760 は、回路基板上の内部接続線とすることもでき、または、ひとつもしくは複数のケーブルとすることもできる。また、バス 1760 は、システム 1700 のデバイスと、電磁気的な放射（例えば、電波）といったワイヤレス手段によって接続することもできる。周辺機器 1758 は、プリンター、 CD-ROM および DVD のリーダーおよびライターといった光学デバイス、フロッピー（登録商標）ディスクドライバ （ floppy disk driver ） といった磁気デバイスリーダーおよびライター、あるいは、マイクロホンといっとオーディオデバイス、とすることができる。
【０１３５】
図１７に示されたシステム 1700 は、コンピュータ類（例えば、デスクトッブ、ラップトップ、ハンドヘルド、サーバー、 Webアプライアンス、ルーターなど）、ワイヤレス通信デバイス（例えば、携帯電話、コードレスホン、ボケットベル、PDAなど）、コンピュータに関する周辺機器（例えば、プリンター、スキャナー、モニターなど）、エンターテインメントデバイス（例えば、テレビジョン、ラジオ、ステレオ、テーププレイヤー、コンパクトディスクプレイヤー、ビデオカセットレコーダー、ポータブルビデオカメラ、デジタルカメラ、MP3（Motion Picture Experts Group, Audio Layer 3）プレイヤー、ビデオゲーム、時計など）、およびこれらの類似物を含む。
【０１３６】
［結論］
本発明の種々の実施形態は、メモリデバイスのデータストローブトランシーバーを用いて、種々の機能を行うための回路および方法を提供する。本明細書中には特定の実施形態が記載されているが、当業者は、示した特定の実施形態の代わりに、他の実施形態を同一の目的を行うために用いることができるということを正しく理解できる。本出願は、本発明の任意の翻案もしくは変種を含有するものである。ゆえに、本発明は請求項およびすべての実施可能な等価物によってのみ限定されるものである。
【図面の簡単な説明】
【０１３７】
【図１】図１は、本発明の実施形態に係るメモリデバイスを示す。
【図２】図２は、図１のメモリデバイスからの、例示的なタイミング図である。
【図３】図３は、図１のメモリデバイスの補助回路およびトランシーバー回路の回路図である。
【図４】図４は、図３の反転コントローラーの回路図である。
【図５】図５は、反転情報を伴ったデータの例である。
【図６】図６は、図４のメモリデバイスのためのタイミング図の例である。
【図７】図７は、図３のパリティコントローラーの回路図である。
【図８】図８は、パリティ情報を伴ったデータの例である。
【図９】図９は、図７のメモリデバイスのためのタイミング図の例である。
【図１０】図１０は、図３の温度報知器の回路図である。
【図１１】図１１は、温度情報の例である。
【図１２】図１２は、図１０のメモリデバイスのためのタイミング図の例である。
【図１３】図１３は、図３のキャリブレーターの回路図である。
【図１４】図１４は、タイミング情報の校正例である。
【図１５】図１５は、図１３のメモリデバイスのためのタイミング図の例である。
【図１６】図１６は、図３の補助回路およびトランシーバー回路の、別の実施形態を示す。
【図１７】図１７は、本発明の実施形態に係るシステムを示す。
【図１】
2007535083.tif 000003
【図２】
2007535083.tif 000004
【図３】
2007535083.tif 000005
【図４】
2007535083.tif 000006
【図５】
2007535083.tif 000007
【図６】
2007535083.tif 000008
【図７】
2007535083.tif 000009
【図８】
2007535083.tif 000010
【図９】
2007535083.tif 000011
【図１０】
2007535083.tif 000012
【図１１】
2007535083.tif 000013
【図１２】
2007535083.tif 000014
【図１３】
2007535083.tif 000015
【図１４】
2007535083.tif 000016
【図１５】
2007535083.tif 000017
【図１６】
2007535083.tif 000018
【図１７】
2007535083.tif 000019
【手続補正書】
【提出日】平成17年11月23日(2005.11.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のトランシーバーを含むデバイスにおいて、
入力データおよび出力データを搬送する、複数のデータトランシーバー（ 192-0 〜 192-N ）と、
前記入力データのタイミング情報を搬送し、第一のグループの補助情報を搬送する、複数のライトストローブトランシーバー（ 172-0 〜 172-M ）と、
前記出力データのタイミング情報を搬送し、第二のグループの補助情報を搬送する、複数のリードストローブトランシーバー（ 174-0 〜 174-M ）と、
前記複数のデータトランシーバーおよび前記複数のライトストローブトランシーバーおよび前記複数のリードストローブトランシーバーに接続した、補助回路（ 195 ）と
を含み、
前記補助回路（ 195 ）は、前記複数のリードストローブトランシーバーが前記出力データの前記タイミング情報を搬送するときに、前記複数のライトストローブトランシーバーを制御して前記第一のグループの補助情報を生成するように構成され、また、前記複数のライトストローブトランシーバーが前記入力データの前記タイミング情報を搬送するときに、前記複数のリードストローブトランシーバーを制御して前記第二のグループの補助情報を生成するように構成されていることを特徴とする、デバイス。
【請求項２】
前記補助回路（ 195 ）が、前記出力データのパリティコードを生成するためのパリティコントローラー（ 307 ）を含むことを特徴とする、請求項１記載のデバイス。
【請求項３】
前記補助回路（ 195 ）が、前記デバイスの温度情報を生成するための温度報知器（ 310 ）を含むことを特徴とする、請求項１記載のデバイス。
【請求項４】
前記補助回路（ 195 ）が、前記出力データの搬送のタイミングを校正するためのキャリブレーター（ 313 ）を含むことを特徴とする、請求項１記載のデバイス。
【請求項５】
前記補助回路（ 195 ）が、前記入力データおよび前記出力データを条件に応じて反転するための反転コントローラー（ 304 ）を含むことを特徴とする、請求項１記載のデバイス。
【請求項６】
前記補助回路（ 195 ）が、前記出力データのパリティコードを生成するためのパリティコントローラー（ 307 ）をさらに含むことを特徴とする、請求項５記載のデバイス。
【請求項７】
前記補助回路（ 195 ）が、前記デバイスの温度情報を生成するための温度報知器（ 310 ）をさらに含むことを特徴とする、請求項６記載のデバイス。
【請求項８】
前記補助回路（ 195 ）が、前記出力データの搬送のタイミングを校正するためのキャリブレーター（ 313 ）を含むことを特徴とする、請求項７記載のデバイス。
【請求項９】
前記複数のライトストローブトランシーバー（ 172-0 〜 172-M ）が、前記補助回路（ 195 ）に接続した、前記第二のグループの補助情報を前記補助回路（ 195 ）へと搬送するための、少なくともひとつのライトストローブレシーバー（ 372 ）を含むことを特徴とする、請求項１記載のデバイス。
【請求項１０】
前記複数のリードストローブトランシーバーが、前記補助回路（ 195 ）に接続した、前記第一のグループの補助情報を前記補助回路（ 195 ）から搬送するための、少なくともひとつのリードストローブトランスミッタ（ 374 ）を含むことを特徴とする、請求項９記載のデバイス。
【請求項１１】
前記入力データおよび前記出力データを格納する、メモリアレイをさらに含むことを特徴とする、請求項１記載のデバイス。
【請求項１２】
システム内に設置され、ここで前記システムが前記デバイスに接続したプロセッサを含むことを特徴とする、請求項１記載のデバイス。
【請求項１３】
複数のトランシーバーを有するデバイス中でデータを搬送する方法において、
複数のライトトランシーバー（ 172-0 〜 172-M ）を介して入力データのタイミング情報を搬送し、前記複数のライトトランシーバーを介して第一のグループの補助情報を搬送するステップと、
複数のリードストローブトランシーバー（ 174-0 〜 174-M ）を介して出力データのタイミング情報を搬送し、前記複数のリードストローブトランシーバーを介して第二のグループの補助情報を搬送するステップと、
前記複数のリードストローブトランシーバーが前記出力データのタイミング情報を搬送するときに、前記第一のグループの補助情報を生成するステップと、
前記複数のライトストローブトランシーバーが前記入力データのタイミング情報を搬送するときに、前記第二のグループの補助情報を生成するステップと
を含むことを特徴とする、方法。
【請求項１４】
前記第一のグループの補助情報および前記第二のグループの補助情報のうちのひとつを搬送する前記ステップが、入力パリティコードを搬送するステップを含むことを特徴とする、請求項１３記載の方法。
【請求項１５】
前記第二のグループの補助情報を搬送する前記ステップが、温度コードを搬送するステップを含むことを特徴とする、請求項１３記載の方法。
【請求項１６】
前記第一のグループの補助情報を搬送する前記ステップが、校正コードを搬送するステップを含むことを特徴とする、請求項１３記載の方法。
【請求項１７】
前記第一のグループの補助情報および前記第二のグループの補助情報のうちのひとつを搬送する前記ステップが、反転コードを搬送するステップを含むことを特徴とする、請求項１３記載の方法。
【請求項１８】
前記第一のグループの補助情報を搬送する前記ステップが、入力パリティコードを搬送するステップを含むことを特徴とする、請求項１７記載の方法。
【請求項１９】
前記第二のグループの補助情報を搬送する前記ステップが、温度コードを搬送するステップを含むことを特徴とする、請求項１８記載の方法。
【請求項２０】
前記第一のグループの補助情報を搬送する前記ステップが、校正コードを搬送するステップを含むことを特徴とする、請求項１９記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
メモリデバイスには、隔てられた二つのデータストローブピンのセット（ライトデータストローブピンとリードデータストローブピン）を有しているものがある。ライトデータストローブピンは、入力データのタイミング情報を搬送する。リードデータストローブピンは、出力データのタイミング情報を搬送する。
US Patent Number 5,822,334 は、双方向レジスタ-トランシーバーを有する、ランダムアクセスメモリデバイスを教示している。
【国際調査報告】
2007535083.tif 000020
2007535083.tif 000021