(57)【要約】  イメージセンサ画素は、垂直オーバーフロードレイン構造を有し、CMOSイメージセンサのノイズ発生原因となる、基板への電荷の拡散を防止する。追加の化学的機械的研磨ステップを用いることにより、マイクロレンズとシリコン表面間の距離を短くすることができ、光クロストークが抑制される。ある実施例では、Pエピタキシャル層を有するN型基板材料が使用され、垂直オーバーフロードレインが形成される。標準的なCMOS処理工程に、深Pwell注入工程が導入され、NwellとN型基板との間のラッチアップが防止される。Nwell／深Nwellの積層、およびPwell／深Pwellの積層によって、光ダイオードが形成され、特性が向上する。
2007529104.tif 000002
【特許請求の範囲】
【請求項１】
イメージセンサを製作する方法であって、
半導体材料の第1の導電型を有する基板を調製するステップと、
前記基板上に、第2の導電型を有する半導体層を形成するステップと、
を有し、
第2の導電型は、第1の導型とは異なり、界面にPN接合が形成されることを特徴とする方法。
【請求項２】
第1の導電型の半導体基板と第2の導電型の半導体層には、異なる電圧が印加され、前記PN接合は逆バイアス化されることを特徴とする請求項1に記載の方法。
【請求項３】
さらに、光ダイオード素子を形成するステップを有し、
前記光ダイオード素子は、前記第2の導電型の半導体層内に形成された、前記第1の導電型の第1のwell領域を有し、
前記第2の導電型の半導体層内には、前記第2の導電型の第2のwell領域が形成され、該第2のwell領域は、前記第2の導電型の半導体層よりもドーピング密度が高く、
前記第2のwell領域は、第1の距離で前記第1のwell領域を取り囲み、水平方向のPN接合を形成し、前記第1のwell領域は、前記第2の導電型の半導体層に対して、垂直方向のPN接合を形成し、水平方向のPN接合と垂直方向の接合の両方は、逆バイアス化されることを特徴とする請求項1に記載の方法。
【請求項４】
第1の距離は、0.2μmから3μmの間であることを特徴とする請求項3に記載の方法。
【請求項５】
第1の導電型の半導体材料の第1のwell領域の第1の深さは、約0.5μmから3μmの間であり、第2の導電型の半導体材料の第2のwell領域の第2の深さは、約0.5μmから4μmの間であることを特徴とする請求項3に記載の方法。
【請求項６】
さらに、ラッチアップを防止する深wellを形成するステップを有し、
深wellは、第3の中央深さで形成され、前記第2の導電性半導体層の第1の厚さは、標準的なNwell、およびセンサ補助回路領域に前記第2の導電型のドーピングを有する標準的なPwellよりも薄く、ラッチアップの発生が抑制されることを特徴とする請求項1に記載の方法。
【請求項７】
深wellの第3の中央深さは、約1.5μmから3μmの間にあり、第1の厚さは、約1μmから3μmの間にあることを特徴とする請求項6に記載の方法。
【請求項８】
さらに、
上部酸化層を成長させるステップと、
上部酸化層を成長させた後、化学的機械的研磨（CMP）を実施するステップと、
を有することを特徴とする請求項1に記載の方法。
【請求項９】
前記第1の導電型の半導体は、N型基板であり、前記第2の導電型の半導体材料層は、P型エピタキシャル層であることを特徴とする請求項1に記載の方法。
【請求項１０】
前記第1の導電型の半導体は、P型基板であり、前記第2の導電型の半導体材料層は、N型エピタキシャル層であることを特徴とする請求項1に記載の方法。
【請求項１１】
前記第1のwell領域は、前記第1の導電型の半導体を用いた標準的なCMOS処理における標準的なwellの形成法によって形成され、あるいは前記第1の導電型の半導体を用いた、深wellが積層された標準的なCMOSwellによって形成され、
前記第2のwell領域は、記第2の導電型の半導体を用いた標準的なCMOS処理における標準的なwellの形成法によって形成され、あるいは前記第2の導電型の半導体を用いた、深wellが積層された標準的なCMOSwellによって形成されることを特徴とする請求項3に記載の方法。
【請求項１２】
前記第1の型の半導体基板は、ドーピング密度が約1014から1020atm／cm3であり、前記第2の型の半導体層は、ドーピング密度が約1014から1018atm／cm3であることを特徴とする請求項1に記載の方法。
【請求項１３】
前記第2の型の半導体層の厚さは、約2μmから12μmであることを特徴とする請求項1に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は、半導体装置、特に半導体イメージセンサに関する。
【背景技術】
【０００２】
イメージセンサは、デジタルスチルカメラ、PCカメラ、デジタルカムコーダおよびパーソナルコミュニケーションシステム（PCS）、さらにはアナログおよびデジタルテレビジョンビデオシステム、ビデオゲーム機、監視カメラおよび医療処置用のマイクロカメラ等、各種用途に使用することができる。通信技術およびコンピュータシステムの発達に伴い、イメージセンサに対する要求は、さらに増大している。
【０００３】
イメージセンサセルは、通常光ダイオード素子を有し、この素子は、光（例えば可視光、製外線および紫外線）を電気信号に変換することができる。光子が吸収されると、光電気変換によって、電子―ホール対が形成される。光ダイオードが逆バイアス化されると、光ダイオードには欠乏領域が形成される。欠乏領域では、電場は、光電気変換で生じる電子―ホール対を分離する。
【０００４】
光電気変換で生じた電流は、直接測定して、光強度を定めることができる。しかしながら、光電気変換からの電流の直接測定によって発生した信号は、通常、信号対ノイズ比（S／N）が悪い。従って、通常のイメージセンサは、所定の時間、光電気変換で生じた電荷を蓄積する。蓄積された電荷量は、光強度を定めるために測定される。
【０００５】
蓄積された光電気電荷を測定するため、CMOS（相補型金属酸化物半導体）アクティブ画素センサ（APS）は、アクティブ回路素子（例えばトランジスタ）を有し、蓄積された光電気電荷に対応する信号を測定する。あるいは、蓄積された電荷は、測定のため、イメージセンサセルから移動させることができる（例えば、CMOSパッシブ画素センサ（PPS）または電荷結合装置（CCD）イメージセンサの場合）。ノイズを抑制するため、CCDイメージセンサは、複雑な処理を使用して、測定の際にセンサセルから増幅器へ蓄積電荷を輸送する。CCD装置では、大きな電圧振幅の複雑な駆動信号を使用するため、多くの電力が消費される。通常CCDの製造工程は、電荷輸送用に最適化されており、標準的なCMOS処理工程とは整合しない。従って、CCDイメージセンサは、信号処理回路と集積させることが難しく、通常イメージセンサには、相補型金属酸化物半導体（CMOS）回路が使用され、幅広く各種用途に使用することは難しい。
【０００６】
CMOSイメージセンサは、2つの部分を有する。第1の部分はセンサ配列であり、この配列は、光子信号を2つの電気信号に変換する。第2の部分は、付属回路であり、この回路は、信号読み出し用のアナログ回路と、ロジック回路とを有する。標準的なCMOS処理工程は、CMOSイメージセンサ等の製作に利用される。図1には、Pチャンネルトランジスタ（左）、Nチャンネルトランジスタ（中央）および従来のCMOSイメージセンサの光ダイオード（右）を有する、CMOSイメージセンサの断面図を示す。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図1に示すように、従来のCMOSイメージセンサ100の製作は、P+型半導体材料基板102から始まる。次にP型半導体材料EPI層104が、P+型基板102の上部に積層される。P型EPI層104は、8Ω〜12Ωの抵抗率を有し、ボロンドーピング密度は、約2×1015atm／cm3である。次に、浅溝106が形成される。浅溝の絶縁処理は、現在のCMOSセンサの製造の場合と共通の方法で行われ、従来のLOCOS処理（局部酸化処理）に比べて暗電流が小さくなる。
【０００８】
STI106の形成後に、Nwell 108と、Pwell 110とが別々に注入される。その後、ポリゲート122が形成される。ポリゲート122の形成後には、N+114とP+112が注入されて、CMOSトランジスタのソースおよびドレインが形成される。光ダイオード140は、Nwell 108／Pサブ104接合によって形成される。最も普遍的な3トランジスタアクティブ画素セルの場合、N+114領域は、光ダイオード内でNwell 108と接続され、出力信号として、光変換電圧が出力される。
【０００９】
トランジスタのソースおよびドレインが形成された後、酸化層124が成膜され、化学的機械的な研磨（CMP）処理が行われ、接続部116が形成される。後端処理では、金属1の層126aが形成され、酸化層125が設置され、CMP処理が行われ、貫通孔1の117が形成される。この後端処理が繰り返されて、所望の数の金属層が形成される。
【００１０】
図1を参照すると、図1には、二層金属処理が示されている。上部層金属126bが形成された後、高密度プラズマ加速CVD処理によって、ウェハ上部に約8000オングストロームの酸化層128が形成される。高密度プラズマ加速CVD処理の後、約5000オングストロームのSi3N4CVD層130がパッシベーション層として設置される。従来のCMOSイメージセンサの場合、前記パッシブ層には、平坦化のため、スピンオンガラス（SOG）層132が必要である。次に、カラーフィルタ層134が設置される。その後、マイクロレンズ138が形成される。マイクロレンズは、光を光ダイオード感光領域に集束させるため、センサの画素感度を顕著に増大させることができる。
【００１１】
従来のCMOSイメージセンサ処理には、2つの問題がある。一つ目の問題は、基板の無電場領域での電荷の拡散によって、MTF（変調伝達関数）が低く、ノイズが大きくなることである。光ダイオードは、NwellのP-EPIとの接合（またはN+のP-EPIとの接合）によって形成される。Nwellは、約2Vの高電圧に設定される。P-EPIおよびP+基板は、アースされる。Nwell／Pサブ光ダイオード欠乏層は、約1〜3μmの深さである。欠乏領域の下側には、P-EPIおよびP+基板層が存在し、これらは、ある電位レベルにされた電場のない領域である。シリコンの場合、前述の光ダイオード欠乏領域に比べて、長波長光がより深くまで進入することは良く知られている。
【００１２】
例えば、赤色光（波長約7000オングストローム）の場合、シリコンの吸収深さは、4.7μmである。電子およびホール対を発生させる多くの光子は、光ダイオード欠乏領域ではなく、P-EPI／P+サブ無電場領域内にある。電子／ホール発生光が光ダイオード欠乏領域内にある場合、電子は、Nwellノードに保持される。ホールは、基板で消滅する。Nwellノード内に蓄積された電子は、入射光密度に応答する。しかしながら電子／ホール発生光が、P-EPI／P+サブ無電場領域にある場合、電子／ホール対は、温度変動によって基板内に移動する。いくつかの電子／ホール対は、基板内の結合中央部で再結合する。隣接画素に相当量の拡散が生じ、MTFが低くなり、ノイズが大きくなる。拡散長は、約数mmであり、通常の画素セルサイズの約数μmに比べて十分に大きい。
【００１３】
第2の問題は、マイクロレンズ138と感光シリコン領域（Nwell 108／P-EPI104）との距離が遠いことである。標準的なCMOS処理では、イメージセンサ平坦化層132およびカラーフィルタ層134とともに、多くの金属層126aおよび126bが用いられる。この距離が大きい場合、センサの感度が下がり、センサ画素間に光クロストークが生じるという問題が生じる。
【００１４】
このように、高いMTFが得られ、低ノイズで、マイクロレンズからシリコン表面までの距離が短いCMOSイメージセンサに対する要求がある。
【発明を実施するための最良の形態】
【００１５】
図2には、本発明の一実施例によるCMOSイメージセンサが示されている。従来のCMOSイメージセンサとは異なり、本発明の一実施例によるCMOSイメージセンサは、従来のP+基板とは異なる、NまたはN+型の基板層202を有する。
【００１６】
N／N+型基板202上部のP-型EPI層は、アースに接続され、N／N+型基板202は、例えば2Vのある高電圧に接続される。欠乏層は、P-Epi層204とN/N+基板202の界面に形成される。この欠乏層は、光ダイオード欠乏部の直下のP-EPI無電場領域を最小限に抑制する。また、基板での光発生を抑制して、光ダイオード欠乏領域への電荷の拡散を防止する。
【００１７】
次に、浅溝206が形成され、現在のCMOSセンサの製造工程と共通の操作によって、浅溝絶縁処理が行われ、これにより従来のLOCOS（局部参加処理）処理に比べて暗電流が抑制される。
【００１８】
STI206が形成された後、Nwell 208とPwell 210が別々に注入される。次に、ポリゲート222が形成される。ポリゲート222が形成された後、N+114およびP+212が注入されて、CMOSトランジスタのソースとドレインが形成される。光ダイオード240は、Nwell 208／Pサブ240の接合によって形成される。最も普遍的な3トランジスタアクティブ画素セルの場合、N+214は、光ダイオード内のNwell 208と接続され、出力信号として光変換電圧が出力される。
【００１９】
トランジスタのソースおよびドレインが形成されてから、酸化層224が成膜され、化学的および機械的研磨（CMP）処理が行われ、接続部216が形成される。後端処理では、金属1の層226aが形成され、酸化物225が成膜され、CMP処理によって貫通孔1の217が形成される。このような後端処理が繰り返され、所望の数の金属層が形成される。
【００２０】
図2では、二層金属処理が示されている。上部層金属226bが形成された後、高密度プラズマ加速CVD処理によって、ウェハ上部に約8000オングストロームの酸化層228が形成される。高密度プラズマ加速CVD処理の後、約5000オングストロームのSi3N4CVD層230がパッシベーション層として設置される。パッシベーション層の上部には、平坦化のため、スピンオンガラス（SOG）層232が必要である。次に、カラーフィルタ層134が設置される。その後、マイクロレンズ138が形成される。マイクロレンズは、光を光ダイオード感光領域に集束させるため、センサの画素感度を顕著に増大させることができる。
【００２１】
図3には、本発明の一実施例によるCMOSイメージセンサを示す。従来のCMOSイメージセンサとは異なり、標準的なNおよびP型wellの下側に深P型wellが注入されている。
【００２２】
本発明によるCMOSイメージセンサ300の製作は、N型半導体材料基板302から始まる。基板302は、約1×1017atm／cm3の濃度のリンを有する。P-型半導体材料EPI層304は、N型基板302の上部に積層される。P型EPI層304は、8Ω〜12Ωの抵抗率を有し、ボロンドーピング密度は、約2×1015atm／cm3である。P型EPI層304は、約3から10μmの厚さである。N型基板302は、例えば2Vの高電圧に接続される。P型EPI層304は、アースに接続される。
【００２３】
次に、深P型well  310aが形成される。深P型well 310aは、中心深さの範囲が1.5μmから3μmの範囲であり、厚さは約1μmから3μmの範囲である。深Pwell  310aが形成された後、STI306が形成され、その後標準的なNwell 308と標準的なPwell 310が別々に注入される。
【００２４】
センサセル配列領域340では、P-EPI304の上に標準的なNwell 308が形成され、光感度Nwell領域が形成され、標準的なPwell 310が、深Pwell 310aの上部に形成され、アースに接続される。
【００２５】
センサセル配列領域340の外部では、標準的なNwell 308および標準的なPwell 310が、深Pwell 310aの上に設置される。P-EPI層304、標準的なPwell 310、および深Pwell 310aは、アースに接続される。このようにして、深Pwell 310aによって、センサの外部回路領域でのNwell 308とN型基板302の間のラッチアップが防止できる。
【００２６】
次にポリゲート322が形成される。ポリゲート322が形成された後、N+314およびP+312が注入され、CMOSトランジスタのソースとドレインが形成される。最も普遍的な3トランジスタアクティブ画素セルの場合、N+314は、光ダイオード内でNwell 308と接続され、出力信号として光変換電圧が出力される。
【００２７】
トランジスタのソースとドレインが形成されたのち、酸化層324が成膜され、化学的および機械的研磨（CMP）処理が行われ、接続部316が形成される。後端の処理によって、金属1の層326aが形成され、酸化物層325が成膜され、CMP処理によって、貫通孔1の317が形成される。このような後端処理が繰り返され、所望の数の金属層が形成される。
【００２８】
図3には、二層金属処理が示されている。上部層の金属326bが形成された後、高密度プラズマ加速CVD処理によって、ウェハ上部に約8000オングストロームの酸化層328が形成される。高密度プラズマ加速CVD処理の後、約5000オングストロームのSi3N4CVD層330がパッシベーション層として設置される。本発明の一実施例によるCMOSイメージセンサの場合、前述のパッシベーション層の上部は、平坦化のため、スピンオンガラス（SOG）層332が必要である。次に、カラーフィルタ層334が設置される。その後、マイクロレンズ338が形成される。マイクロレンズは、光を光ダイオード感光領域に集束させるため、センサの画素感度を顕著に増大させることができる。
【００２９】
図4には、本発明の一実施例によるCMOSイメージセンサを示す。従来のCMOSイメージセンサ100とは異なり、金属の上部の最後の酸化層の成膜後に、追加の酸化層のCMPステップが実施され、酸化層の上部が平坦化される。追加の酸化層のCMPステップのため、本発明の実施例では、従来のSOG層は不要である。
【００３０】
CMOSイメージセンサ400の製作は、P+型半導体基板から始まる。他の実施例では、半導体材料基板402は、N型としても良い。次に、P型半導体材料EPI層404が、P+基板402の上部に積層される。P型EPI層404は、8Ω〜12Ωの抵抗率を有し、ボロンドーピング密度は、約2×1015atm／cm3である。
【００３１】
次に、浅溝406が形成される。Nwell 408およびPwell 410は、別々に注入される。その後ポリゲート422が形成される。ポリゲート422が形成された後、N+414およびP+412が注入され、CMOSトランジスタのソースとドレインが形成される。Nwell 408／Pサブ404の接合によって、光ダイオード440が形成される。最も普遍的な3トランジスタアクティブ画素セルの場合、N+414は、光ダイオード内でNwell 408と接続され、出力信号として光電圧が出力される。
【００３２】
トランジスタのソースとドレインが形成された後、酸化層424が成膜され、化学的および機械的研磨（CMP）処理が行われて、接続部416が形成される。後端処理によって、金属1の層426aが形成され、酸化層425が成膜され、CMP処理によって、貫通孔1の417が形成される。このような後端処理が繰り返され、所望の数の金属層が形成される。
【００３３】
上部層金属426bが形成された後、高密度プラズマ加速CVD処理によって、ウェハ上部に約8000オングストロームの酸化層428が形成される。従来のCMOSイメージセンサとは異なり、ここでは、上部酸化層CMP処理の追加のステップが採用される。
【００３４】
上部酸化層CMPとの整合のため、8000オングストロームの酸化層428がウェハ上部に成膜された後、〜10KオングストロームのTEOSが設置される。次に、酸化層のCMP処理が行われる。この上部酸化CMP処理の後、〜4000オングストロームのSi3N4のCVD層430がパッシベーション層として成膜される。ここでは追加のCMPが採用されるため、スピンオンガラス（SOG）層は、平坦化の際に除去される。カラーフィルタ434は、直接Si3N4層の上部に設置され、その後マイクロレンズ438が形成される。マイクロレンズからシリコン表面までの距離は、抑制される。
【００３５】
図5には、本発明の一実施例によるCMOSイメージセンサを示す。従来のCMOSイメージセンサとは異なり、本発明の一実施例によるCMOSイメージセンサ500では、N型基板502、深Pwell領域510a、および深Nwell領域508aを有する。また本発明の一実施例によるCMOSイメージセンサ500は、スピンオンガラス（SOG）の層を有する。
【００３６】
本発明の一実施例によるCMOSイメージセンサは、図1に示す従来のP+基板 102とは異なり、N型基板層502を有する。N型基板502上部のP型EPI層504は、アースに接続され、N型基板502は、例えば2Vのある高電圧に接続される。P-EPI層504とN型基板502の間には、欠乏層が形成される。この欠乏層は、光ダイオード欠乏部領域の直下のP-EPI無電場領域を最小限に抑制する。
【００３７】
その後、深P型well  510aが形成される。深P型well 510aは、1.5μmから3μmの深さの中央領域を有し、厚さは約1μmから3μmである。深N型well 508aは、1.5μmから2.5μmの深さの中央領域を有し、厚さは約1μmから3μmである。
【００３８】
深Pwell  510aと深Nwell 508aは、別々に注入される。
【００３９】
センサセル配列領域540には、深Nwell 508aの上部に、標準的なNwell 508が形成され、感光Nwell領域が形成され、標準的なPwell 510は、深Pwell 510aの上部に設置され、アースに接続される。Nwell領域508／508aとPwell領域510／510aの間には、ある空間があり、電場強度が低減され、暗電流が抑制される。
【００４０】
センサセル配列領域540の外側では、標準的なNwell 508および標準的なPwell 510が、深Pwell 510aの上部に設置される。P-EPI層504、標準的なPwell 510およびPwell 510aは、アースに接続される。このようにして、深Pwell 510aによって、センサ外部回路領域でのNwell 508とN型基板502の間のラッチアップが回避される。
【００４１】
次にポリゲート522が形成される。ポリゲート522が形成された後、N+514およびP+512が注入され、CMOSトランジスタのソースとドレインが形成される。ほとんど普遍的な3トランジスタアクティブ画素セルの場合、N+514は、光ダイオード内のNwell 508／508aと接続され、出力信号として光変換電圧が出力される。
【００４２】
トランジスタのソースとドレインが形成された後、酸化層524が成膜され、化学的および機械的研磨（CMP）処理が行われて接続部516が形成される。後端処理によって、金属1の層526aが形成され、酸化層525が成膜され、CMP処理によって貫通孔1の517が形成される。このような後端処理が繰り返されて、所望の数の金属層が形成される。
【００４３】
次に、上部層金属526bが形成され、高密度プラズマ加速CVD処理によって、ウェハ上部に約8000オングストロームの酸化層528が形成される。
【００４４】
従来のCMOSイメージセンサとは異なり、ここでは、上部酸化層CMP処理の追加ステップが採用される。
【００４５】
上部酸化層との整合のため、ウェハ上部に8000オングストロームの酸化層528を成膜した後、〜10KオングストロームのTEOSが成膜される。次に、酸化物のCMPが実施される。この上部酸化物のCMP処理の後、〜4000オングストロームのSi3N4CVD層530がパッシベーション層として形成される。ここでは、追加CMPが採用されているため、スピンオンガラス（SOG）層は、平坦化のために除去される。カラーフィルタ層534は、Si3N4層の上部に直接設置され、その後マイクロレンズ538が形成される。追加の上部酸化物のCMP処理が実施される。マイクロレンズとシリコン表面間の距離は短くなる。
【００４６】
図6には、本発明の一実施例によるCMOSイメージセンサの製作処理に関するフロー図を示す。本発明によるCMOSイメージセンサの製作工程は、以下のステップで構成される：ステップ602では、N型＜100＞、〜1E17atm／cm3のシリコンウェハ基板が調製される：ステップ604では、厚さ4〜10μm、ドーピング密度2E15atm／cm3のP型エピタキシー層が成長する（8〜12Ωcm）：ステップ608aでは、中央深さが1.5μm〜2.5μmで、厚さが約1μmから3μmの深Nwell注入が行われる：ステップ610aでは、中央深さが1.5μm〜2.5μmで、厚さが約1μmから3μmの深Pwell注入が行われる：ステップ606では、浅溝絶縁層が形成される：ステップ608では、標準的なNwell注入が行われる：ステップ610では、標準的なPwell注入が行われる：ステップ622では、ポリシリコンゲートが形成される：ステップ624では、サリサイドおよび酸化物が成膜される：ステップ616では、コンタクトエッチング、WプラグおよびWCMP処理によって、接続部が形成される：ステップ626aでは、金属1が形成される：ステップ617では、酸化物が成膜され、貫通孔1のエッチング、WプラグおよびWCMP処理によって、貫通孔1が形成される：ステップ626bでは、金属2が形成される：ステップ628では、高密度プラズマ加速CVDにより、〜8000オングストロームの酸化物がウェハ表面に形成される：ステップ628aでは、〜10000オングストロームのTEOSがウェハ上に成膜される：ステップ629では、上部酸化層に対してCMP処理が行われル：ステップ630では、〜4000オングストロームのSi3N4がウェハ表面に成膜される：ステップ634では、カラーフィルタにコーティングが施される：ステップ638では、マイクロレンズが形成される。
【図面の簡単な説明】
【００４７】
【図１】従来のCMOSイメージセンサである。
【図２】本発明の一実施例によるCMOSイメージセンサの断面図である。
【図３】本発明の一実施例によるCMOSイメージセンサの断面図である。
【図４】本発明の一実施例によるCMOSイメージセンサの断面図である。
【図５】本発明の一実施例によるCMOSイメージセンサの断面図である。
【図６】本発明の一実施例によるCMOSイメージセンサの製作工程のフロー図である。
【図１】
2007529104.tif 000003
【図２】
2007529104.tif 000004
【図３】
2007529104.tif 000005
【図４】
2007529104.tif 000006
【図５】
2007529104.tif 000007
【図６】
2007529104.tif 000008
【手続補正書】
【提出日】平成18年5月29日(2006.5.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
CMOSイメージセンサを製作する方法であって、
半導体材料の第1の導電型の第1の層と、第2の導電型の第2の層とを有する基板を形成するステップを有し、
第2の層は、第1の層の上部にあり、該第1の層を完全に被覆し、
第1の電圧が第1の層に印加され、第2の電圧が第2の層に印加された際に、第1および第2の層の間に、基板ノイズが光素子に拡散することを防止する接合が形成され、
該接合は、逆バイアス化され、
前記CMOSイメージセンサは、付属CMOS回路と一体化され、前記CMSイメージセンサの所望の動作が容易となることを特徴とする方法。
【請求項２】
前記接合は、前記CMOSイメージセンサの基板ノイズバリアとなるように形成されることを特徴とする請求項1に記載の方法。
【請求項３】
さらに、第2の層内に、第2の導電型の深 ウェル（well ）を形成するステップを有し、
前記付属CMOS回路と第1の層の間のラッチアップが防止されることを特徴とする請求項1に記載の方法。
【請求項４】
さらに、
光ダイオード素子を形成するステップであって、前記光ダイオード素子は、第2の導電型の第2の層内に形成された、第1の導電型の第1のウェル領域を有するステップと、
第2の導電型の第2の層内に、該第2の導電型の第2の層よりもドーピング密度の高い第2の導電型の第2のウェル領域を形成するステップと、
を有することを特徴とする請求項1に記載の方法。
【請求項５】
第2のウェルは、第1のウェル領域を覆い、水平方向のPN接合が形成されることを特徴とする請求項4に記載の方法。
【請求項６】
第1のウェル領域および第2の導電型の第2の層は、鉛直方向のPN接合を形成することを特徴とする請求項5に記載の方法。
【請求項７】
前記水平方向のPN接合および前記鉛直方向のPN接合は、いずれも逆バイアス化されることを特徴とする請求項6に記載の方法。
【請求項８】
化学的および機械的研磨（CMP）の追加処理を行うことによって、通常の平坦化層が除去され、前記CMOSイメージセンサ内のマイクロレンズと光素子の間の距離が減少し、前記光素子の感度が向上することを特徴とする請求項1に記載の方法。
【請求項９】
さらに、第2の層内に、第2の導電型の深ウェルを形成して、前記付属CMOS回路と第1の層の間のラッチアップを防止するステップを有し、
前記深ウェルは、前記光素子の外側に、第2の導電型をドーピングすることにより、中央の深さが0.5μmから2μmの範囲で、厚さが0.5μmから2μmの範囲となるように形成され、ラッチアップの発生が抑制されることを特徴とする請求項1に記載の方法。
【請求項１０】
さらに、
第2の層の上に、上部酸化層を成長させるステップと、
化学的および機械的研磨（CMP）処理を行うステップと、
を有することを特徴とする請求項1に記載の方法。
【請求項１１】
第1の層はN型で、第2の層はP型であり、
第1の電圧は、第2の電圧よりも高いことを特徴とする請求項1に記載の方法。
【請求項１２】
第1の層はP型で、第2の層はN型であり、
第1の電圧は、第2の電圧よりも低いことを特徴とする請求項1に記載の方法。
【請求項１３】
半導体材料の第1の型の第1の層、および該第1の層の上に設置され、該第1の層を完全に被覆する半導体材料の第2の型の第2の層を含む基板を有するCMOSイメージセンサであって、
第1の層に第1の電圧が印加され、第2の層に第2の電圧が印加された際に、基板ノイズが光素子に拡散することを防止する接合を形成し、該接合は、逆バイアス化され、
当該CMOSイメージセンサは、付属CMOS回路と一体化され、動作が容易となることを特徴とするCMOSイメージセンサ。
【請求項１４】
前記接合は、基板ノイズバリアとして形成され、基板ノイズが当該CMOSイメージセンサ内の他の光素子に拡散することを防止することを特徴とする請求項13に記載のCMOSイメージセンサ。
【請求項１５】
第2の層内に第2の導電型の深ウェルが形成され、前記付属CMOS回路と第1の層の間のラッチアップが防止されることを特徴とする請求項14に記載のCMOSイメージセンサ。
【請求項１６】
第1の層はN型で、第2の層はP型であり、第1の電圧は、第2の電圧よりも高いことを特徴とする請求項13に記載のCMOSイメージセンサ。
【請求項１７】
第2の層内にP型の深ウェルが形成され、光素子を形成するウェルと第1の層の間のラッチアップが防止されることを特徴とする請求項16に記載のCMOSイメージセンサ。
【請求項１８】
第1の層はP型で、第2の層はN型であり、第1の電圧は、第2の電圧よりも低いことを特徴とする請求項13に記載のCMOSイメージセンサ。
【請求項１９】
第2の層内にN型の深ウェルが形成され、光素子を形成するウェルと第1の層の間のラッチアップが防止されることを特徴とする請求項18に記載のCMOSイメージセンサ。
【請求項２０】
追加の化学的および機械的研磨（CMP）処理を行うことにより、通常の平坦化層が除去され、マイクロレンズと一つの光ダイオードの間の距離が減少し、前記一つの光ダイオードの感度が向上することを特徴とする請求項13に記載のCMOSイメージセンサ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は、半導体装置、特に半導体イメージセンサに関する。
【背景技術】
【０００２】
イメージセンサは、デジタルスチルカメラ、ＰＣカメラ、デジタルカムコーダおよびパーソナルコミュニケーションシステム（ＰＣＳ）、さらにはアナログおよびデジタルテレビジョンビデオシステム、ビデオゲーム機、監視カメラおよび医療処置用のマイクロカメラ等、各種用途に使用することができる。通信技術およびコンピュータシステムの発達に伴い、イメージセンサに対する要求は、さらに増大している。
【０００３】
イメージセンサセルは、通常光ダイオード素子を有し、この素子は、光（例えば可視光、製外線および紫外線）を電気信号に変換することができる。光子が吸収されると、光電気変換によって、電子―ホール対が形成される。光ダイオードが逆バイアス化されると、光ダイオードには欠乏領域が形成される。欠乏領域では、電場は、光電気変換で生じる電子―ホール対を分離する。
【０００４】
光電気変換で生じた電流は、直接測定して、光強度を定めることができる。しかしながら、光電気変換からの電流の直接測定によって発生した信号は、通常、信号対ノイズ比（Ｓ／Ｎ）が悪い。従って、通常のイメージセンサは、所定の時間、光電気変換で生じた電荷を蓄積する。蓄積された電荷量は、光強度を定めるために測定される。
【０００５】
蓄積された（光電気）電荷を測定するため、ＣＭＯＳ（相補型金属酸化物半導体）アクティブ画素センサ（ＡＰＳ）は、アクティブ回路素子（例えばトランジスタ）を有し、蓄積された光電気電荷に対応する信号を測定する。あるいは、蓄積された電荷は、測定のため、イメージセンサセルから移動させることができる（例えば、ＣＭＯＳパッシブ画素センサ（ＰＰＳ）または電荷結合装置（ＣＣＤ）イメージセンサの場合）。ノイズを抑制するため、ＣＣＤイメージセンサは、複雑な処理を使用して、測定の際にセンサセルから増幅器へ蓄積電荷を輸送する。ＣＣＤ装置では、大きな電圧振幅の複雑な駆動信号を使用するため、多くの電力が消費される。通常ＣＣＤの製造工程は、電荷輸送用に最適化されており、標準的なＣＭＯＳ処理工程とは整合しない。従って、ＣＣＤイメージセンサは、信号処理回路と集積させることが難しく、通常イメージセンサには、相補型金属酸化物半導体（ＣＭＯＳ）回路が使用され、幅広く各種用途に使用することは難しい。
【０００６】
ＣＭＯＳイメージセンサは、２つの部分を有する。第１の部分はセンサ配列であり、この配列は、光子信号を２つの電気信号に変換する。第２の部分は、付属回路であり、この回路は、信号読み出し用のアナログ回路と、ロジック回路とを有する。標準的なＣＭＯＳ処理工程は、ＣＭＯＳイメージセンサ等の製作に利用される。図１には、従来のＣＭＯＳイメージセンサの断面図を示す。このセンサは、Ｐチャンネルトランジスタ（図の左）と、Ｎチャンネルトランジスタ（図の中央）と、光ダイオード（図の右）を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１に示すように、従来のＣＭＯＳイメージセンサ１００の製作は、Ｐ＋型半導体材料基板１０２から始まる。次にＰ型半導体材料ＥＰＩ層１０４が、Ｐ＋型基板１０２の上部に積層される。Ｐ型ＥＰＩ層１０４は、８Ω〜１２Ωの抵抗を有し、ボロンドーピング密度は、約２×１０１５ａｔｍ／ｃｍ３である。次に、浅溝１０６が形成される。浅溝の絶縁処理は、現在のＣＭＯＳセンサの製造の場合と共通の方法で行われ、従来のＬＯＣＯＳ処理（局部酸化処理）に比べて暗電流が小さくなる。
【０００８】
ＳＴＩ１０６の形成後に、Ｎｗｅｌｌ（Ｎ型ウェル）１０８と、Ｐｗｅｌｌ（Ｐ型ウェル）１１０とが別々に注入される。その後、ポリゲート１２２が形成される。ポリゲート１２２の形成後には、Ｎ＋１１４とＰ＋１１２が注入されて、ＣＭＯＳトランジスタのソースおよびドレインが形成される。光ダイオード１４０は、Ｎｗｅｌｌ  １０８／Ｐサブ１０４接合によって形成される。最も普遍的な３トランジスタアクティブ画素セルの場合、Ｎ＋１１４領域は、光ダイオード１４０内でＮｗｅｌｌ  １０８と接続され、光ダイオード１４０の出力信号として、光変換電圧が出力される。
【０００９】
トランジスタのソースおよびドレインが形成された後、酸化層１２４が成膜され、化学的機械的な研磨（ＣＭＰ）処理が行われ、接続部１１６が形成される。後端処理では、金属１の層１２６ａが形成され、酸化層１２５が設置され、ＣＭＰ処理が行われ、貫通孔１の１１７が形成される。この後端処理が繰り返されて、所望の数の金属層が形成される。
【００１０】
図１を参照すると、図１には、二層金属処理が示されている。上部層金属１２６ｂが形成された後、高密度プラズマ加速ＣＶＤ処理によって、ウェハ上部に約８０００オングストロームの酸化層１２８が形成される。高密度プラズマ加速ＣＶＤ処理の後、約５０００オングストロームのＳｉ３Ｎ４ＣＶＤ層１３０がパッシベーション層として設置される。従来のＣＭＯＳイメージセンサの場合、前記パッシブ層には、平坦化のため、スピンオンガラス（ＳＯＧ）層１３２が必要である。次に、カラーフィルタ層１３４が設置される。その後、マイクロレンズ１３８が形成される。マイクロレンズは、光を光ダイオード感光領域に集束させるため、センサの画素感度を顕著に増大させることができる。
【００１１】
従来のＣＭＯＳイメージセンサ処理には、２つの問題がある。一つ目の問題は、基板の無電場領域での電荷の拡散によって、ＭＴＦ（変調伝達関数）が低く、ノイズが大きくなることである。光ダイオードは、ＮｗｅｌｌのＰ−ＥＰＩとの接合（またはＮ＋のＰ−ＥＰＩとの接合）によって形成される。Ｎｗｅｌｌは、約２Ｖの高電圧に設定される。Ｐ−ＥＰＩおよびＰ＋基板は、アースされる。Ｎｗｅｌｌ／Ｐサブ光ダイオード欠乏層は、約１〜３μｍの深さである。欠乏領域の下側には、Ｐ−ＥＰＩおよびＰ＋基板層が存在し、これらは、ある電位レベルにされた電場のない領域である。シリコンの場合、前述の光ダイオード欠乏領域に比べて、長波長光がより深くまで進入することは良く知られている。
【００１２】
例えば、赤色光（波長約７０００オングストローム）の場合、シリコンの吸収深さは、４．７μｍである。電子およびホール対を発生させる多くの光子は、光ダイオード欠乏領域ではなく、Ｐ−ＥＰＩ／Ｐ＋サブ無電場領域内にある。電子／ホール発生光が光ダイオード欠乏領域内にある場合、電子は、Ｎｗｅｌｌノードに保持される。ホールは、基板で消滅する。Ｎｗｅｌｌノード内に蓄積された電子は、入射光密度に応答する。しかしながら電子／ホール発生光が、Ｐ−ＥＰＩ／Ｐ＋サブ無電場領域にある場合、電子／ホール対は、温度変動によって基板内に移動する。いくつかの電子／ホール対は、基板内で再結合する。しかしながら、隣接光ダイオードに向かって相当量の電子が拡散し、ＭＴＦが低くなり、ノイズが大きくなる。拡散長は、約数ｍｍであり、通常の画素セルサイズの約数μｍに比べて十分に大きい。
【００１３】
第２の問題は、マイクロレンズ１３８と感光シリコン領域（Ｎｗｅｌｌ  １０８／Ｐ−ＥＰＩ１０４）との距離が遠いことである。標準的なＣＭＯＳ処理では、イメージセンサ平坦化層１３２およびカラーフィルタ層１３４とともに、多くの金属層（例えば１２６ａおよび１２６ｂ）が用いられる。この距離が大きい場合、センサの感度が下がり、センサ画素間に光クロストークが生じるという問題が生じる。
【００１４】
このように、高いＭＴＦが得られ、低ノイズで、マイクロレンズからシリコン表面までの距離が短いＣＭＯＳイメージセンサに対する要求がある。
【課題を解決するための手段】
【００１５】
本発明は、ＣＭＯＳイメージセンサの新しい設計に関する。通常のＣＭＯＳ処理に使用される基板は、ＥＰＩ層と同じドーピング型であるが、本発明の第１の態様では、これが、ＥＰＩ層とは異なるドーピング型の基板に置換される。ＥＰＩ層および基板のそれぞれに、２つの異なる電圧が印加されると、光ダイオードの下側では、基板には接合が形成され、電位バリアが形成される。本発明の別の態様では、ＥＰＩ層内にＥＰＩ層と同じ型の深Ｗｅｌｌが注入され、ｗｅｌｌと基板の間のラッチアップが防止される。本発明のさらに別の態様では、最後の酸化層の成膜後の追加ＣＭＰ処理ステップによって、マイクロレンズと対応する光ダイオード間の距離が短くなる。
【００１６】
本発明の課題の一つは、基板拡散ノイズが低く、マイクロレンズと光ダイオード間の距離が抑制された、ＣＭＯＳイメージセンサに改良された設計を提供することである。
【００１７】
本発明の目的、特徴および利点は、以下の実施例の説明と、添付図面とによって明らかとなろう。
【発明を実施するための最良の形態】
【００１８】
本発明のこれらのおよび他の特徴、態様および利点は、以下の説明、特許請求の範囲および添付図面によってより明確となろう。
【００１９】
本発明の実施例は、図２乃至６に示されている。しかしながら、これらの図面と以下の記載を参照することにより、これらの実施例は本発明の一例にすぎず、本発明はこれらに限定されるものではないことは、当業者には明らかである。
【００２０】
図２には、本発明の一実施例によるＣＭＯＳイメージセンサが示されている。従来のＣＭＯＳイメージセンサとは異なり、本発明の一実施例によるＣＭＯＳイメージセンサは、従来のＰ＋基板とは異なる、ＮまたはＮ＋型の基板層２０２を有する。
【００２１】
Ｎ／Ｎ＋型基板２０２上部のＰ−型ＥＰＩ層は、アースに接続され、Ｎ／Ｎ＋型基板２０２は、例えば２Ｖのある高電圧に接続される。欠乏層は、Ｐ−Ｅｐｉ層２０４とＮ／Ｎ＋基板２０２の界面に形成される。この欠乏層は、光ダイオード欠乏部の直下のＰ−ＥＰＩ無電場領域を最小限に抑制するとともに、基板内の光発生電荷が、光ダイオード欠乏領域に逆拡散することを防止する。
【００２２】
次に、浅溝２０６が形成され、現在のＣＭＯＳセンサの製造工程と共通の操作によって、浅溝絶縁処理が行われ、これにより従来のＬＯＣＯＳ（局部参加処理）処理に比べて暗電流が抑制される。
【００２３】
ＳＴＩ２０６が形成された後、Ｎｗｅｌｌ  ２０８とＰｗｅｌｌ  ２１０が別々に注入される。次に、ポリゲート２２２が形成される。ポリゲート２２２が形成された後、Ｎ＋１１４およびＰ＋２１２が注入されて、ＣＭＯＳトランジスタのソースとドレインが形成される。光ダイオード２４０は、Ｎｗｅｌｌ  ２０８／Ｐサブ２４０の接合によって形成される。最も普遍的な３トランジスタアクティブ画素セルの場合、Ｎ＋２１４は、光ダイオード内のＮｗｅｌｌ  ２０８と接続され、出力信号として光変換電圧が出力される。
【００２４】
トランジスタのソースおよびドレインが形成されてから、酸化層２２４が成膜され、化学的および機械的研磨（ＣＭＰ）処理が行われ、接続部２１６が形成される。後端処理では、金属１の層２２６ａが形成され、酸化物２２５が成膜され、ＣＭＰ処理によって貫通孔１の２１７が形成される。このような後端処理が繰り返され、所望の数の金属層が形成される。
【００２５】
図２では、二層金属処理が示されている。上部層金属２２６ｂが形成された後、高密度プラズマ加速ＣＶＤ処理によって、ウェハ上部に約８０００オングストロームの酸化層２２８が形成される。高密度プラズマ加速ＣＶＤ処理の後、約５０００オングストロームのＳｉ３Ｎ４ＣＶＤ層２３０がパッシベーション層として設置される。パッシベーション層の上部には、平坦化のため、スピンオンガラス（ＳＯＧ）層２３２が必要である。次に、カラーフィルタ層１３４が設置される。その後、マイクロレンズ１３８が形成される。マイクロレンズは、光を光ダイオード感光領域に集束させるため、センサの画素感度を顕著に増大させることができる。
【００２６】
図３には、本発明の一実施例によるＣＭＯＳイメージセンサを示す。従来のＣＭＯＳイメージセンサとは異なり、標準的なＮおよびＰ型ｗｅｌｌの下側に深Ｐ型ｗｅｌｌが注入されている。
【００２７】
本発明によるＣＭＯＳイメージセンサ３００の製作は、Ｎ型半導体材料基板３０２から始まる。基板３０２は、約１×１０１７ａｔｍ／ｃｍ３の濃度のリンを有する。Ｐ−型半導体材料ＥＰＩ層３０４は、Ｎ型基板３０２の上部に積層される。Ｐ型ＥＰＩ層３０４は、８Ω〜１２Ωの抵抗を有し、ボロンドーピング密度は、約２×１０１５ａｔｍ／ｃｍ３である。Ｐ型ＥＰＩ層３０４は、約３から１０μｍの厚さである。Ｎ型基板３０２は、例えば２Ｖの高電圧に接続される。Ｐ型ＥＰＩ層３０４は、アースに接続される。
【００２８】
次に、深Ｐ型ｗｅｌｌ  ３１０ａが形成される。深Ｐ型ｗｅｌｌ  ３１０ａは、中心深さの範囲が１．５μｍから３μｍの範囲であり、厚さは約１μｍから３μｍの範囲である。深Ｐｗｅｌｌ  ３１０ａが形成された後、ＳＴＩ３０６が形成され、その後標準的なＮｗｅｌｌ  ３０８と標準的なＰｗｅｌｌ  ３１０が別々に注入される。
【００２９】
センサセル配列領域３４０では、Ｐ−ＥＰＩ３０４の上に標準的なＮｗｅｌｌ  ３０８が形成され、光感度Ｎｗｅｌｌ領域が形成され、標準的なＰｗｅｌｌ  ３１０が、深Ｐｗｅｌｌ  ３１０ａの上部に形成され、アースに接続される。
【００３０】
センサセル配列領域３４０の外部では、標準的なＮｗｅｌｌ  ３０８および標準的なＰｗｅｌｌ  ３１０が、深Ｐｗｅｌｌ  ３１０ａの上に設置される。Ｐ−ＥＰＩ層３０４、標準的なＰｗｅｌｌ  ３１０、および深Ｐｗｅｌｌ  ３１０ａは、アースに接続される。このようにして、深Ｐｗｅｌｌ  ３１０ａによって、センサの外部回路領域でのＮｗｅｌｌ  ３０８とＮ型基板３０２の間のラッチアップが防止できる。
【００３１】
次にポリゲート３２２が形成される。ポリゲート３２２が形成された後、Ｎ＋３１４およびＰ＋３１２が注入され、ＣＭＯＳトランジスタのソースとドレインが形成される。最も普遍的な３トランジスタアクティブ画素セルの場合、Ｎ＋３１４は、光ダイオード内でＮｗｅｌｌ  ３０８と接続され、出力信号として光変換電圧が出力される。
【００３２】
トランジスタのソースとドレインが形成されたのち、酸化層３２４が成膜され、化学的および機械的研磨（ＣＭＰ）処理が行われ、接続部３１６が形成される。後端の処理によって、金属１の層３２６ａが形成され、酸化物層３２５が成膜され、ＣＭＰ処理によって、貫通孔１の３１７が形成される。このような後端処理が繰り返され、所望の数の金属層が形成される。
【００３３】
図３には、二層金属処理が示されている。上部層の金属３２６ｂが形成された後、高密度プラズマ加速ＣＶＤ処理によって、ウェハ上部に約８０００オングストロームの酸化層３２８が形成される。高密度プラズマ加速ＣＶＤ処理の後、約５０００オングストロームのＳｉ３Ｎ４ＣＶＤ層３３０がパッシベーション層として設置される。本発明の一実施例によるＣＭＯＳイメージセンサの場合、前述のパッシベーション層の上部は、平坦化のため、スピンオンガラス（ＳＯＧ）層３３２が必要である。次に、カラーフィルタ層３３４が設置される。その後、マイクロレンズ３３８が形成される。マイクロレンズは、光を光ダイオード感光領域に集束させるため、センサの画素感度を顕著に増大させることができる。
【００３４】
図４には、本発明の一実施例によるＣＭＯＳイメージセンサを示す。従来のＣＭＯＳイメージセンサ１００とは異なり、金属の上部の最後の酸化層の成膜後に、追加の酸化層のＣＭＰステップが実施され、酸化層の上部が平坦化される。追加の酸化層のＣＭＰステップのため、本発明の実施例では、従来のＳＯＧ層は不要である。
【００３５】
ＣＭＯＳイメージセンサ４００の製作は、Ｐ＋型半導体基板から始まる。他の実施例では、半導体材料基板４０２は、Ｎ型としても良い。次に、Ｐ型半導体材料ＥＰＩ層４０４が、Ｐ＋基板４０２の上部に積層される。Ｐ型ＥＰＩ層４０４は、８Ω〜１２Ωの抵抗率を有し、ボロンドーピング密度は、約２×１０１５ａｔｍ／ｃｍ３である。
【００３６】
次に、浅溝４０６が形成される。Ｎｗｅｌｌ  ４０８およびＰｗｅｌｌ  ４１０は、別々に注入される。その後ポリゲート４２２が形成される。ポリゲート４２２が形成された後、Ｎ＋４１４およびＰ＋４１２が注入され、ＣＭＯＳトランジスタのソースとドレインが形成される。Ｎｗｅｌｌ  ４０８／Ｐサブ４０４の接合によって、光ダイオード４４０が形成される。最も普遍的な３トランジスタアクティブ画素セルの場合、Ｎ＋４１４は、光ダイオード内でＮｗｅｌｌ  ４０８と接続され、出力信号として光電圧が出力される。
【００３７】
トランジスタのソースとドレインが形成された後、酸化層４２４が成膜され、化学的および機械的研磨（ＣＭＰ）処理が行われて、接続部４１６が形成される。後端処理によって、金属１の層４２６ａが形成され、酸化層４２５が成膜され、ＣＭＰ処理によって、貫通孔１の４１７が形成される。このような後端処理が繰り返され、所望の数の金属層が形成される。
【００３８】
上部層金属４２６ｂが形成された後、高密度プラズマ加速ＣＶＤ処理によって、ウェハ上部に約８０００オングストロームの酸化層４２８が形成される。従来のＣＭＯＳイメージセンサとは異なり、ここでは、上部酸化層ＣＭＰ処理の追加のステップが採用される。
【００３９】
上部酸化層ＣＭＰとの整合のため、８０００オングストロームの酸化層４２８がウェハ上部に成膜された後、約１０ＫオングストロームのＴＥＯＳが設置される。次に、酸化物のＣＭＰ処理が行われる。この上部酸化ＣＭＰ処理の後、約４０００オングストロームのＳｉ３Ｎ４のＣＶＤ層４３０がパッシベーション層として成膜される。ここでは追加のＣＭＰが採用されるため、スピンオンガラス（ＳＯＧ）層は、平坦化の際に除去される。カラーフィルタ４３４は、直接Ｓｉ３Ｎ４層の上部に設置され、その後マイクロレンズ４３８が形成される。マイクロレンズからシリコン表面までの距離は、抑制される。
【００４０】
図５には、本発明の一実施例によるＣＭＯＳイメージセンサを示す。従来のＣＭＯＳイメージセンサとは異なり、本発明の一実施例によるＣＭＯＳイメージセンサ５００では、Ｎ型基板５０２、深Ｐｗｅｌｌ領域５１０ａ、および深Ｎｗｅｌｌ領域５０８ａを有する。また本発明の一実施例によるＣＭＯＳイメージセンサ５００は、スピンオンガラス（ＳＯＧ）の層を有する。
【００４１】
本発明の一実施例によるＣＭＯＳイメージセンサは、図１に示す従来のＰ＋基板  １０２とは異なり、Ｎ型基板層５０２を有する。Ｎ型基板５０２上部のＰ型ＥＰＩ層５０４は、アースに接続され、Ｎ型基板５０２は、例えば２Ｖのある高電圧に接続される。Ｐ−ＥＰＩ層５０４とＮ型基板５０２の間には、欠乏層が形成される。この欠乏層は、光ダイオード欠乏部領域の直下のＰ−ＥＰＩ無電場領域を最小限に抑制する。
【００４２】
その後、深Ｐ型ｗｅｌｌ  ５１０ａが形成される。深Ｐ型ｗｅｌｌ  ５１０ａは、１．５μｍから３μｍの深さの中央領域を有し、厚さは約１μｍから３μｍである。深Ｎ型ｗｅｌｌ  ５０８ａは、１．５μｍから２．５μｍの深さの中央領域を有し、厚さは約１μｍから３μｍである。
【００４３】
深Ｐｗｅｌｌ  ５１０ａと深Ｎｗｅｌｌ  ５０８ａは、別々に注入される。
【００４４】
センサセル配列領域５４０には、深Ｎｗｅｌｌ  ５０８ａの上部に、標準的なＮｗｅｌｌ  ５０８が形成され、感光Ｎｗｅｌｌ領域が形成され、標準的なＰｗｅｌｌ  ５１０は、深Ｐｗｅｌｌ  ５１０ａの上部に設置され、アースに接続される。Ｎｗｅｌｌ領域５０８／５０８ａとＰｗｅｌｌ領域５１０／５１０ａの間には、ある空間があり、電場強度が低減され、暗電流が抑制される。
【００４５】
センサセル配列領域５４０の外側では、標準的なＮｗｅｌｌ  ５０８および標準的なＰｗｅｌｌ  ５１０が、深Ｐｗｅｌｌ  ５１０ａの上部に設置される。Ｐ−ＥＰＩ層５０４、標準的なＰｗｅｌｌ  ５１０およびＰｗｅｌｌ  ５１０ａは、アースに接続される。このようにして、深Ｐｗｅｌｌ  ５１０ａによって、センサ外部回路領域でのＮｗｅｌｌ  ５０８とＮ型基板５０２の間のラッチアップが回避される。
【００４６】
次にポリゲート５２２が形成される。ポリゲート５２２が形成された後、Ｎ＋５１４およびＰ＋５１２が注入され、ＣＭＯＳトランジスタのソースとドレインが形成される。ほとんど普遍的な３トランジスタアクティブ画素セルの場合、Ｎ＋５１４は、光ダイオード内のＮｗｅｌｌ  ５０８／５０８ａと接続され、出力信号として光変換電圧が出力される。
【００４７】
トランジスタのソースとドレインが形成された後、酸化層５２４が成膜され、化学的および機械的研磨（ＣＭＰ）処理が行われて接続部５１６が形成される。後端処理によって、金属１の層５２６ａが形成され、酸化層５２５が成膜され、ＣＭＰ処理によって貫通孔１の５１７が形成される。このような後端処理が繰り返されて、所望の数の金属層が形成される。
【００４８】
次に、上部層金属５２６ｂが形成され、高密度プラズマ加速ＣＶＤ処理によって、ウェハ上部に約８０００オングストロームの酸化層５２８が形成される。
【００４９】
従来のＣＭＯＳイメージセンサとは異なり、ここでは、上部酸化層ＣＭＰ処理の追加ステップが採用される。
【００５０】
上部酸化層との整合のため、ウェハ上部に８０００オングストロームの酸化層５２８を成膜した後、約１０ＫオングストロームのＴＥＯＳが成膜される。次に、酸化物のＣＭＰが実施される。この上部酸化物のＣＭＰ処理の後、約４０００オングストロームのＳｉ３Ｎ４ＣＶＤ層５３０がパッシベーション層として形成される。ここでは、追加ＣＭＰが採用されているため、スピンオンガラス（ＳＯＧ）層は、平坦化のために除去される。カラーフィルタ層５３４は、Ｓｉ３Ｎ４層の上部に直接設置され、その後マイクロレンズ５３８が形成される。追加の上部酸化物のＣＭＰ処理が実施される。マイクロレンズとシリコン表面間の距離は短くなる。
【００５１】
図６には、本発明の一実施例によるＣＭＯＳイメージセンサの製作処理に関するフロー図を示す。本発明によるＣＭＯＳイメージセンサの製作工程は、以下のステップで構成される：ステップ６０２では、Ｎ型の、約１Ｅ１７ａｔｍ／ｃｍ３のシリコンウェハ基板が調製される：ステップ６０４では、厚さ４〜１０μｍ、ドーピング密度２Ｅ１５ａｔｍ／ｃｍ３のＰ型エピタキシー層が成長する（８〜１２Ωｃｍ）：ステップ６０８ａでは、中央深さが１．５μｍ〜２．５μｍで、厚さが約１μｍから３μｍの深Ｎｗｅｌｌ注入が行われる：ステップ６１０ａでは、中央深さが１．５μｍ〜２．５μｍで、厚さが約１μｍから３μｍの深Ｐｗｅｌｌ注入が行われる：ステップ６０６では、浅溝絶縁層が形成される：ステップ６０８では、標準的なＮｗｅｌｌ注入が行われる：ステップ６１０では、標準的なＰｗｅｌｌ注入が行われる：ステップ６２２では、ポリシリコンゲートが形成される：ステップ６２４では、サリサイドおよび酸化物が成膜される：ステップ６１６では、コンタクトエッチング、ＷプラグおよびＷＣＭＰ処理によって、接続部が形成される：ステップ６２６ａでは、金属１が形成される：ステップ６１７では、酸化物が成膜され、貫通孔１のエッチング、ＷプラグおよびＷＣＭＰ処理によって、貫通孔１が形成される：ステップ６２６ｂでは、金属２が形成される：ステップ６２８では、高密度プラズマ加速ＣＶＤにより、〜８０００オングストロームの酸化物がウェハ表面に形成される：ステップ６２８ａでは、〜１００００オングストロームのＴＥＯＳがウェハ上に成膜される：ステップ６２９では、上部酸化層に対してＣＭＰ処理が行われル：ステップ６３０では、〜４０００オングストロームのＳｉ３Ｎ４がウェハ表面に成膜される：ステップ６３４では、カラーフィルタにコーティングが施される：ステップ６３８では、マイクロレンズが形成される。
【００５２】
本発明を特定の実施例について示したが、この説明は、本発明の一例にすぎず、本発明を限定するものと解してはならない。本発明は、特許請求の範囲の記載により定められる本発明の思想および範囲から逸脱しないで、当業者による好適実施例としての各種変更が可能である。従って、本発明の範囲は、実施例の記載ではなく、添付の特許請求の範囲によって定められる。
【図面の簡単な説明】
【００５３】
【図１】従来のＣＭＯＳイメージセンサである。
【図２】本発明の一実施例によるＣＭＯＳイメージセンサの断面図である。
【図３】本発明の一実施例によるＣＭＯＳイメージセンサの断面図である。
【図４】本発明の一実施例によるＣＭＯＳイメージセンサの断面図である。
【図５】本発明の一実施例によるＣＭＯＳイメージセンサの断面図である。
【図６】本発明の一実施例によるＣＭＯＳイメージセンサの製作工程のフロー図である。
【国際調査報告】
2007529104.tif 000009