(57)【要約】  本発明は電界効果トランジスタの製造方法に関し、シリコンの半導体基体（１）は、いずれもエクステンション（２Ａ、３Ａ）を有する第１の導電型のソース領域（２）及びドレイン領域（３）と、チャネル領域（４）の上に配置されたゲート領域（５）と、が表面に設けられ、エクステンション（２Ａ、３Ａ）及びチャネル領域（４）の隣接部分（４Ａ）の間のｐｎ接合が２つの逆の導電型のドーパントの注入（Ｉ１、Ｉ２）によって形成され、前記２つの逆の導電型のドーパントの注入（Ｉ１、Ｉ２）の前に、ｐｎ接合が形成される部分にアモルファス化注入が行われる。アモルファス化注入（Ｉ０）及び前記２つのドーパント注入（Ｉ１、Ｉ２）はいずれも、ゲート領域（５）が形成される前に、半導体基体（１）の表面に対してほぼ９０度に等しい角度で行われる。この方法では、形成されるｐｎ接合の最も適切な部分、すなわち、表面に対して垂直に走る垂直部分は、極めて急峻で険しいだけでなく、注入の欠点がないので極めて低いリーク電流を有する。好ましくは、結晶構造のシリコンを再成長させるために低温アニールが用いられる。
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【特許請求の範囲】
【請求項１】
電界効果トランジスタを含む半導体装置の製造方法であって、
シリコンの半導体基体は、第１の導電型のソース領域及びドレイン領域を表面に有し、
前記領域はいずれも、エクステンションと、前記ソース領域と前記ドレイン領域の間の第１の導電型と逆の第２の導電型のチャネル領域と、ゲート誘電体によって前記半導体基体の表面から分離され、前記チャネル領域の上に配置されたゲート領域と、を有し、
前記エクステンションと前記チャネル領域の隣接部分の間のｐｎ接合が２つの逆の導電型のドーパントの注入によって形成され、
前記２つの逆の導電型のドーパントの注入のいずれもが行われる前に、前記ｐｎ接合が形成される部分にアモルファス化注入が行われ、
前記アモルファス化注入及び前記２つの逆の導電型のドーパントの注入は、前記ゲート領域が形成される前に、前記半導体基体の表面に対してほぼ９０度に等しい角度で行われることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記２つの逆の導電型のドーパントの注入のうち第１の注入が前記半導体基体の第１の領域を覆う第１のマスクを用いて行われ、
前記第１のマスクの除去の後に、前記第１のマスクのエッジと一致するエッジを有する第２のマスクを用いて第２の注入が行われることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記第１のマスク及び前記第２のマスクは自己整合的に形成されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項２又は３に記載の半導体装置の製造方法であって、
前記第１のマスクは、第１の誘電体材料のダミーゲート領域によって形成され、
前記第１の注入は、前記ソース領域及び前記ドレイン領域のエクステンションを形成するために用いられることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記第１の注入の後に、前記第１の誘電体材料とは異なる第２の誘電体材料の均一なマスキング層４０が前記半導体基体に堆積され、続いて、次に選択的エッチングによって除去される前記ダミーゲート領域の上部から化学的機械研磨によって除去され、
前記マスキング層の残りは、前記チャネル領域の隣接部分にドープするために用いられる前記第２の注入のための前記第２のマスクを形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記第２の注入の後に、均一なゲート領域層が前記半導体基体の上部に形成され、続いて、次に選択的エッチングによって除去される前記第２のマスクの上部から化学的機械研磨によって除去されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置の製造方法であって、
前記第１及び第２の注入は、摂氏５００度〜７００度の間の温度でアニールされることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置の製造方法であって、
前記ソース領域及びドレイン領域は、前記ソースエクステンション及び前記ドレインエクステンションの前に形成されることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置の製造方法であって、
前記アモルファス化注入に関して、ゲルマニウム、シリコン、アルゴン又はキセノンを含むグループからイオンが選択されることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置の製造方法であって、
前記アモルファス化注入の機能の一部は、前記２つの逆の導電型注入のうちの１つによってもたらされることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置の製造方法によって得られる電界効果トランジスタを含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを含む半導体装置の製造方法であって、シリコンの半導体基体は、いずれもエクステンションを有する第１の導電型のソース領域及びドレイン領域と、第１の導電型とは逆の第２の導電型の前記ソース領域及びドレイン領域の間のチャネル領域と、ゲート誘電体によって半導体基体の表面から分離され、チャネル領域の上に配置されたゲート領域と、が表面に設けられ、エクステンションとチェネル領域の隣接部分の間のｐｎ接合は逆の導電型の２つのドーパントの注入によって形成され、上記逆の導電型のドーパントの２つの注入のいずれもが行われる前に、ｐｎ接合が形成される部分にアモルファス化注入が行われるような半導体装置の製造方法に関する。上記の方法は、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）装置を作るのに極めて適したものである。アモルファス化注入は、続いて注入されるドーパントのチャネリングを防止するのを助けるので、より急峻なｐｎ接合を得るのに寄与する。
【背景技術】
【０００２】
冒頭の段落で述べられたような方法は、２００１年７月３１日に発行された米国特許ＵＳ６，２６８，６４０Ｂ１号公報から知られている。そこでは（図６及び列３〜５を参照）、適切なドーパントを半導体基体の中へ注入することによって、ソース及びドレインの浅いエクステンションが形成され、加えて、逆の導電型ドーパントの注入によって、逆の導電型のいわゆるポケットドーパント層がエクステンションの周りに形成される。このポケット領域の場合には、上記注入のいずれもが行われる前に、ソースエクステンション及びドレインエクステンション、並びにチャネル領域の隣接部分に形成されたｐｎ接合の周辺の領域に、例えば、ゲルマニウム又はシリコンのアモルファス化注入が行われる。前述のとおり、上記注入は、続いて注入される逆の導電型のドーパントのチャネリングを防止するのを助けるので、急峻なｐｎ接合を得るのに寄与する。ゲートの下にｐｎ接合を形成するために、上記ＵＳ特許は、２つの逆の導電型の注入と同様に、斜角、すなわち、半導体基体の表面の法線に対してノンゼロ角でアモルファス化注入を行うことを開示している。上記注入は、続いて、摂氏９００度〜１０５０度の範囲の温度でアニールされる。
【０００３】
一方、上記方法の欠点は、電気特性だけでなく形成されるｐｎ接合の浅さ及び急峻さが将来のＣＭＯＳ装置にとって未だに十分ではないこと、特に、ｐｎ接合のダイオードリーク電流が高過ぎることである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、本発明の目的は、上記欠点を回避すること、及び、極めて小さい装置のために満足のいく結果をもたらし、それによって、優れた電気特性及び上記の低い（ダイオード）リーク電流と共に極めて浅くて急峻なｐｎ接合が得られるような方法を提供することである。
【０００５】
これを達成するために、冒頭の段落で述べられたタイプの方法は、アモルファス化注入及び上記逆の導電型の２つのドーパントの注入が、ゲート領域が形成される前に、半導体基体の表面に対してほぼ９０度に等しい角度で行われることを特徴とする。本発明は、まず第一に、増加するダイオードの漏損は、アモルファス化注入によって導かれ、上記注入の予測された範囲の最後に現れるような半導体基体の材料の欠点によって引き起こされるという認識に基づく。上記の注入が斜角で行われる場合は、上記の欠点は、形成されるｐｎ接合の垂直部分の隣接部分（すなわち、半導体基体の表面に対して垂直の部分）にも現れる。上記部分は、ｐｎ接合によって形成されるダイオードに関連するリーク電流に対する寄与に対して最も重大である。さらに、本発明は、ゲートが形成される前に上記注入が行われる場合は、半導体基体の表面に対して垂直方向に容易に行われる可能性があるという認識に基づく。さらに、ゲートが形成される前に、半導体基体の表面に対してほぼ垂直角で２つの逆の導電型の注入も行うことによって、形成されるｐｎ接合の上記垂直部分の急峻さが改善される。従って、本発明に係る方法を用いて得られる装置において、上記ｐｎ接合の垂直部分は、極めて高い電気特性を持ち、加えて、極めて急峻である。チャネル領域の隣接部分は、いわゆるポケット領域でなければならないわけでは必ずしもない点に注目されたい。それに関する限りは、まるでポケット領域及びチャネル領域自身のような上記領域がソース及びドレイン並びにそれらのエクステンションと比べて逆の導電型であることが唯一の条件である。
【０００６】
本発明に係る第１の実施例では、上記２つの逆の導電型の注入のうち、第１の注入は、半導体基体の第１の領域を覆う第１のマスクを用いて行われ、第２の注入は、第１のマスクを除去した後に、第１のマスクのエッジと一致するエッジを有する第２のマスクを用いて行われる。２つの注入のうちの１つはより大きな領域で行われ、他方は、上記領域の上に配置されるエッジを有するマスクを用いて行われる可能性があるが、２つの注入の互いの境界線がドーピング濃度の選択のより高い自由度を提供するようなこの実施例が過度の補償をする必要はない。特に、ドーピング濃度はほとんど同じ大きさで良い。このことは、上記ｐｎ接合の垂直部分の急峻さにも寄与する。好ましくは、第１のマスク及び第２のマスクは自己整合的に形成される。この方法では、ｐｎ接合の垂直部分が極めて急峻になり、２つの逆の導電型の注入のいずれもドープされないｐｎ接合の部分に領域が出現することを避けられる。
【０００７】
本発明に係る方法の好ましい実施例では、第１の誘電体材料のダミーゲート領域によって第１のマスクが形成され、ソース領域及びドレイン領域のエクステンションを形成するために第１の注入が用いられる。上記方法は、ダミーゲート領域と同じ場所にゲート領域が形成されることを条件に、ゲートに対するソースエクステンション及びドレインエクステンションの良好な位置取りを可能にする。後者は、追加の実施例によって示されるように実現可能である。
【０００８】
好ましくは、第１の注入の後に、第１の誘電体材料とは異なる第２の誘電体材料の均一なマスキング層が半導体基体に堆積され、そして、選択的エッチングによって次に除去されることになるダミーゲート領域の上部、すなわち、チャネル領域の隣接部分をドープするために用いられる第２の注入のための第２のマスクを形成するマスキング層の残りから化学的機械研磨によってほぼ除去される。この方法では、ｐｎ接合（の垂直部分）を形成するために用いられる２つの逆の導電型の注入の注入が、チャネル領域の隣接部分を注入することによって、ソースエクステンション及びドレインエクステンションに対して自己整合的に形成される。
【０００９】
好ましい変形例は、第２の注入の後に、半導体基体の上部に均一なゲート領域が形成され、そして、選択的エッチングによって次に除去されることになる第２のマスクの上部から化学的機械研磨によって、続いてほぼ除去される。この方法では、ゲート領域が、ソースエクステンション及びドレインエクステンションの両方、並びに、注入の隣接部分と共に自己整合する。もちろん、ゲート領域は、底部に誘電領域を含むべきである。誘電領域が堆積によって形成される場合には、後者はゲート領域層に含まれても良い。別の可能性によれば、例えば、シリコン表面の酸化によって誘電領域が形成される場合は、ゲート領域が堆積される前に上記酸化が行われても良い。ダミーゲートの除去によって形成される窓を用いて、第２の注入の後の直前に自己整合するように形成されても良い。これらの場合は、ゲート領域層が誘電部分を含む必要はないが、金属ゲートが望まれる場合は、例えば、単結晶シリコン層又は金属層を含むだけで良い。
【００１０】
本発明に係る方法の別の好ましい実施例では、第１の注入及び第２の注入（Ｉ１、Ｉ２）は、摂氏５００度〜７００度の間の温度でアニールされる。この方法では、ｐｎ接合の水平部分及び垂直部分が固相エピタキシャル成長によって形成される。これは、形成されるｐｎ接合の浅さ及び急峻さに大いに寄与するものであって、言い換えると、将来のＣＭＯＳ技術に不可欠である。
【００１１】
好ましくは、ソースエクステンション及びドレインエクステンション、並びにソースエクステンション及びドレインエクステンションと隣接するチャネル領域の一部を伴うそれらのｐｎ接合を形成する前に、（より深い）ソース領域及びドレイン領域自身が形成される。この方法では、ソース領域及びドレイン領域がより高温で形成されても良く、例えば、摂氏７００度を優に超える温度でのアニールが続く注入によって形成されても良い。
【００１２】
アモルファス化注入に関しては、ゲルマニウムイオン又はシリコンイオンが用いられても良いだけでなく、アルゴン又はキセノンのような不活性ガスのイオンが有益に用いられ得る。「自己アモルファス化」するドーパントは、例えば、ヒ素、リン及びアンチモンといっても良い。これらの不純物の注入の自己アモルファス化の効果は、ある注入エネルギーより上で生じ、注入フラックスに依存する。特に、ヒ素イオンの場合は、ヒ素注入自身によってアモルファス化注入の一部が支配される場合に有益であることがわかった。この法則による上記実施例の変形例では、ゲルマニウム、シリコン又はアルゴン、キセノンを用いたアモルファス化注入は第１のマスクの配置の後に行われ、この場合ではｐ型注入である第１のドーピング注入（Ｉ１）が続いて行われる。その後、第１のマスクが除去され、第２のマスクが配置される。次に、自己アモルファス化する第２のドーピング（Ｉ２）、この場合はヒ素注入が行われる。
【００１３】
本発明はさらに、本発明に係る方法によって得られる電界効果トランジスタを有する半導体装置を含む。上記装置では、ポケット領域は、極めて険しくて狭いドーピングプロファイルを有しても良い。
【発明を実施するための最良の形態】
【００１４】
本発明の上記及びその他の態様は、図面と併せて読まれる下記の実施例を参照することによって明らかになり、解明されるであろう。
【００１５】
図面は略図であって、縮尺どおりに描かれておらず、厚さ方向の寸法は、より明確にするため特に誇張される。対応する部分には、通常は、同じ参照番号及び同じハッチングが各図面において与えられる。
【００１６】
図１〜９は、本発明に係る方法を用いた半導体装置の製造の各ステージでの電界効果トランジスタを有する半導体装置の断面図である。この場合に必ずしも必要ではないが、この例では、装置１０の形成方法は、シリコンを含み、シリコンの半導体基体１の一部も形成し、この例では、ｐ導電型である基板１１から始まる（図１を参照）。ここでは、基板１１が逆の導電型にもなり得ることに注目されたい。加えて、領域１１は、例えば、逆の導電型のシリコン基板、例えば、ｐ型及びｎ型のシリコン基板それぞれの内部のｎウェル（又はｐウェル）であっても良い。さらに、基板／領域１１は、形成されるトランジスタのチャネル領域４を含む。形成される装置１０、この場合ではＮＭＯＳＴは、実際には、いわゆるトレンチ又はＬＯＣＯＳ（＝Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ ｏｆ  Ｓｉｌｉｃｏｎ）アイソレーションのような従来の方法で形成されるアイソレーション領域１２を境界線の近くに含む。実際には、装置１０は、ＮＭＯＳ型及びＰＭＯＳ型の両方のような多くのトランジスタをＣＭＯＳ装置１０に含む。
【００１７】
フォトレジスト又は誘電体を含む誘電体材料の堆積後に必要であれば、フォトリソグラフィによって半導体基体１の表面にマスク１３が形成される。マスク１３は、この場合では、摂氏９００度より高い温度での高温アニールに続いて、ヒ素イオンのようなｎ型ドーパントのイオン注入ＩＳ，Ｄを用いて形成されるトランジスタのソース領域２及びドレイン領域３を形成するために用いられる。
【００１８】
マスク１３の除去の後（図２を参照）、アモルファス化注入Ｉ０、この例では、シリコンイオンの注入が行われる。半導体基体１の表面の近くに結果として現れるアモルファス化シリコン領域は、図面では独立して示されていない。
【００１９】
次に（図３を参照）、フォトリソグラフィ及びダミーゲート領域５Ａを含む第１のマスクＭ１のエッチングを用いてパターニングされる二酸化シリコン膜のような第１の誘電体材料の層の堆積によってダミーゲート領域５Ａが形成される。マスクＭ１は、第１のイオン注入Ｉ１、この場合では、ヒ素イオンのようなｎ型不純物に用いられる。この方法では、浅いソースエクステンション２Ａ及びドレインエクステンション３Ａが形成される。
【００２０】
続いて（図４を参照）、異なる第２の誘電体材料、この場合では、シリコンナイトライドを含む層４０が、半導体基体１の表面を覆って均一に堆積される。次に（図５を参照）、上記層４０は、マスクＭ１が上記層４０から開放されるような化学的機械研磨によって部分的に除去される。マスキング層４０の残りの部分は第２のマスクＭ２を形成する。次に（図６を参照）、第２のマスクＭ２に対する選択的エッチングによって第１のマスクＭ１が除去される。次に、第２の（逆の）導電型を形成する不純物イオン、例えば、ボロンイオンを用いて第２のイオン注入Ｉ２が行われる。この方法では、ソースエクステンション２Ａ及びドレインエクステンション３Ａに隣接するチャネル領域４の領域４Ａが形成される。
【００２１】
本発明に係る方法によれば、（上記アニーリングステップの後）、チェンネル領域４の領域４Ａとソースエクステンション２Ａ及びドレインエクステンション３Ａの間に形成されるｐｎ接合の垂直部分は、一方では、極めて急峻で、かつ、険しく、他方では、低いリーク電流のような優れたダイオード特性を有し、後者は、上記ｐｎ接合の垂直部分に隣接する半導体基体１の表面領域に欠点が全くない又はほとんど少ししかないという事実に起因する。
【００２２】
次に（図７を参照）、この例では、ＣＶＤ（化学的気相成長）堆積を用いて、層５０、６０を形成するゲート領域が半導体基体の上部に堆積される。この例では、層５０、６０を形成する上記ゲート領域は、薄い誘電体領域層６０及びより薄いポリシリコン層６０を含む。
【００２３】
続いて（図８を参照）、半導体基体１は、第２のマスクＭ２の上の上記ゲート領域層５０、６０を局所的に除去するために、化学的機械研磨が再び行われる。上記層５０、６０の残りの部分は、ゲート誘電体６及び形成されるトランジスタのゲート５、この場合ではポリシリコンを形成する。
【００２４】
次に（図９を参照）、第２のマスクＭ２が（選択的）エッチングによって除去される。ゲート領域５、６の外側の半導体基体１の表面は、図示されておらず、この表面が着手されても良い製造プロセスのあるステージで設けられても良いような誘電体層、例えば、二酸化シリコン膜によって覆われ、保護される。（低温）熱酸化又は堆積はこの目的のために用いられても良い。
【００２５】
次に、本質的にはアモルファス化注入（Ｉ０）の結果ではないが、逆の導電型の注入（Ｉ１、Ｉ２）の結果として現れるアモルファス化シリコンは、摂氏５００度〜７００度の間、好ましくは、摂氏５５０度〜６５０度の間の温度でのアニーリングプロセスにおいて再生される。Ｉ。
【００２６】
最後に、ｎＭＯＳＦＥＴの製造は、プレメタル誘電体、例えば、二酸化シリコン膜の堆積にそのパターニングが続き、結果的にコンタクト領域の形成をもたらすコンタクト金属層、例えば、アルミニウムの堆積に再びパターニングが続くことによって追加的に完了する。これらのステップは図示されていない。（自己整合的な）シリサイドプロセスは、ソース領域２及びドレイン領域３、並びにゲート領域５を接触させるために追加的に用いられても良い。
【００２７】
本発明が上記の例に限られることはなく、本発明の範囲内の多くの変化例及び変形例が当業者に対して見込まれることは明らかである。
【図面の簡単な説明】
【００２８】
【図１】本発明に係る方法を用いた半導体装置の製造の各ステージでの電界効果トランジスタを有する半導体装置の断面図である。
【図２】本発明に係る方法を用いた半導体装置の製造の各ステージでの電界効果トランジスタを有する半導体装置の断面図である。
【図３】本発明に係る方法を用いた半導体装置の製造の各ステージでの電界効果トランジスタを有する半導体装置の断面図である。
【図４】本発明に係る方法を用いた半導体装置の製造の各ステージでの電界効果トランジスタを有する半導体装置の断面図である。
【図５】本発明に係る方法を用いた半導体装置の製造の各ステージでの電界効果トランジスタを有する半導体装置の断面図である。
【図６】本発明に係る方法を用いた半導体装置の製造の各ステージでの電界効果トランジスタを有する半導体装置の断面図である。
【図７】本発明に係る方法を用いた半導体装置の製造の各ステージでの電界効果トランジスタを有する半導体装置の断面図である。
【図８】本発明に係る方法を用いた半導体装置の製造の各ステージでの電界効果トランジスタを有する半導体装置の断面図である。
【図９】本発明に係る方法を用いた半導体装置の製造の各ステージでの電界効果トランジスタを有する半導体装置の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
2007529891.tif 000012
2007529891.tif 000013
2007529891.tif 000014