(57)【要約】【課題】  チャネルのＮＦＥＴ及びＰＦＥＴにおいて、それぞれ大きい引張応力及び圧縮応力を生成するように、費用対効果が大きく、簡単化された方法を提供すること。【解決手段】  ｎ型デバイス及びｐ型デバイスを含むデバイスの製造方法である。本発明の一態様において、方法は、半導体基板の部分をドープするステップと、半導体基板のドープされた部分の少なくとも一部を除去することによって、該半導体基板内にギャップを形成するステップとを含む。この方法はさらに、半導体基板内のギャップの少なくとも一部に歪み層を成長させるステップをさらに含む。ｎ型デバイスの場合には、歪み層は、少なくともｎ型デバイスのチャネルのほぼ真下にある部分の上に成長される。ｐ型デバイスの場合には、歪み層は、少なくともｐ型デバイスのソース領域又はドレイン領域のほぼ真下にあり、ｐ型デバイスのチャネルのほぼ下にはない部分の上に成長される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ｎ型デバイス及びｐ型デバイスを含むデバイスを製造する方法であって、
半導体基板の一部をドープするステップと、
前記半導体基板のドープされた部分の少なくとも一部を除去することによって、該半導体基板内にギャップを形成するステップと、
前記半導体基板内の前記ギャップの少なくとも一部に歪み層を成長させるステップと
を含む方法。
【請求項２】
前記歪み層は、少なくとも前記ｎ型デバイスのほぼ真下にある部分の上に成長される、請求項１に記載の方法。
【請求項３】
前記歪み層は、少なくとも前記ｐ型デバイスのソース領域又はドレイン領域の少なくとも１つのほぼ真下にある部分の上に成長される、請求項１に記載の方法。
【請求項４】
前記歪み層は、前記ｐ型デバイスのチャネルの下には成長されない、請求項３に記載の方法。
【請求項５】
半導体基板上にパターン形成されたフォトレジスト層を堆積させるステップをさらに含み、堆積させる前記ステップが、
前記ｐ型デバイスのチャネルの下になる前記半導体基板の部分を覆うフォトレジスト層を堆積させるステップを含む、請求項１に記載の方法。
【請求項６】
前記フォトレジスト層は、前記ｎ型デバイスの下になる前記半導体基板の部分を露出させる、請求項５に記載の方法。
【請求項７】
前記ギャップは、ｎ型デバイスのチャネルの下に形成されるトンネルである、請求項１に記載の方法。
【請求項８】
堆積されたフォトレジスト層をパターン状に除去するステップをさらに含む、請求項１に記載の方法。
【請求項９】
前記半導体基板上にマスクを堆積させるステップをさらに含む、請求項８に記載の方法。
【請求項１０】
前記半導体基板の一部が覆われ、該半導体基板の一部が露出されるように、堆積されたマスクをパターン形成するステップをさらに含む、請求項９に記載の方法。
【請求項１１】
ギャップを形成する前記ステップは、前記半導体基板の前記露出された部分をエッチングし、該半導体基板の前記ドープされた領域の少なくとも一部の側壁を選択的に露出させるステップを含む、請求項１０に記載の方法。
【請求項１２】
前記半導体基板上にスペーサ材料を堆積させるステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記スペーサ材料を堆積させる前記ステップは、該スペーサ材料を前記ギャップの露出された部分の上に堆積させるステップを含む、請求項１２に記載の方法。
【請求項１４】
前記ギャップの露出されていない部分を酸化物材料で充填するステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
ドープする前記ステップは、前記半導体基板をＧｅでドープするステップを含む、請求項１に記載の方法。
【請求項１６】
前記Ｇｅのドープ濃度は、約１×１０１４Ｇｅ／ｃｍ２から約１×１０１６Ｇｅ／ｃｍ２である、請求項１５に記載の方法。
【請求項１７】
ドープする前記ステップは、前記半導体基板を、Ａｓ、Ｂ、Ｉｎ、及びＳｂの少なくとも１つでドープするステップを含む、請求項１に記載の方法。
【請求項１８】
歪み層を成長させる前記ステップは、前記半導体基板内の前記ギャップの少なくとも一部において、ＳｉＧｅ、Ｓｉ３Ｎ４、ＳｉＯ２、及びＳｉＯｘＮｙの少なくとも１つを成長させるものである、請求項１に記載の方法。
【請求項１９】
ｎ型デバイス及びｐ型デバイスを含むデバイスを製造する方法であって、
半導体基板上に歪み層を成長させるステップと、
前記歪み層の上にシリコン層を成長させるステップと、
前記半導体基板の上から前記シリコン層及び前記歪み層の少なくとも一部を除去することによって、該半導体基板と該シリコン層との間にギャップを形成するステップと、
前記ギャップ内に歪み層を成長させるステップと
を含む方法。
【請求項２０】
前記歪み層は、少なくとも前記ｎ型デバイスのチャネルのほぼ真下にある部分の上に成長される、請求項１９に記載の方法。
【請求項２１】
前記歪み層は、少なくとも前記ｐ型デバイスのソース領域又はドレイン領域の少なくとも１つのほぼ真下にある部分の上に成長される、請求項１９に記載の方法。
【請求項２２】
前記歪み層は、前記ｐ型デバイスのチャネルの下には成長されない、請求項１９に記載の方法。
【請求項２３】
歪み層を成長させる前記ステップは、前記半導体基板上に、ＳｉＧｅ、Ｓｉ３Ｎ４、ＳｉＯ２、及びＳｉＯｘＮｙの少なくとも１つを成長させるステップを含む、請求項１９に記載の方法。
【請求項２４】
半導体基板の一部の下を延びる少なくとも１つのギャップを有する半導体基板と、
前記半導体基板上のゲート・スタックと、
前記半導体基板の一部をドープし、次に該半導体基板のドープされた部分をエッチングすることによって形成された、前記ギャップの少なくとも一部に形成された歪み層と
を備える、半導体デバイス。
【請求項２５】
前記ギャップは、前記ゲート・スタックを形成する前に形成される、請求項２４に記載のデバイス。
【請求項２６】
前記半導体デバイスは、Ｇｅ、Ａｓ、Ｂ、Ｉｎ、及びＳｂの少なくとも１つでドープされる、請求項２４に記載のデバイス。
【請求項２７】
半導体基板の一部の下を延びる少なくとも１つのギャップを有する半導体基板と、
前記半導体基板上のゲート・スタックと、
前記少なくとも１つのギャップの少なくとも一部に形成され、半導体デバイスのソース領域及びドレイン領域の少なくとも１つの下にだけ形成された歪み層と
を備える、半導体デバイス。
【請求項２８】
前記半導体デバイスがｐ型デバイスである、請求項２７に記載のデバイス。
【請求項２９】
前記歪み層が、シリコン・ゲルマニウム又は炭化シリコンの少なくとも１つから作られる、請求項２７に記載のデバイス。
【請求項３０】
前記歪み層は、前記半導体基板の上部の面と該半導体基板の下部の面との間にある、請求項２７に記載のデバイス。
【請求項３１】
前記歪み層は、約１０００オングストロームから約５０００オングストロームまでの厚さを有する、請求項２７に記載のデバイス。
【請求項３２】
チャネルの厚さは、約３０オングストロームから約２００オングストロームまでである、請求項３１に記載のデバイス。
【請求項３３】
前記歪み層は、前記半導体デバイスの前記ソース領域及び前記ドレイン領域の両方の下に形成される、請求項２７に記載のデバイス。
【請求項３４】
前記ギャップは、前記半導体基板の上面に沿った第１の幅と、該半導体基板の前記上面より下方の第２の幅とを有し、前記第２の幅が前記第１の幅より大きい、請求項２７に記載のデバイス。
【請求項３５】
約１００ＭＰａから約３ＧＰａまでの圧縮応力が、前記デバイスのチャネル内に存在する、請求項２７に記載のデバイス。
【請求項３６】
前記歪み層は、ＳｉＧｅ、Ｓｉ３Ｎ４、ＳｉＯ２、及びＳｉＯｘＮｙの少なくとも１つである、請求項２７に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、改善されたデバイス性能を有する半導体デバイスを製造する方法に関し、より具体的には、デバイスの製造中にデバイスの基板内に引張応力及び圧縮応力を加える半導体デバイスを製造する方法に関する。
【背景技術】
【０００２】
一般的に、金属酸化物半導体トランジスタは、シリコンのような半導体材料でできた基板を含む。トランジスタは、一般に、基板内にソース領域、チャネル領域、及びドレイン領域を含む。チャネル領域は、ソース領域とドレイン領域との間に配置される。通常、導電性材料、ゲート酸化物層、及び側壁スペーサを含むゲート・スタックが、一般に、チャネル領域の上に設けられる。より具体的には、ゲート酸化物層は、一般に、チャネル領域の上にある基板上に設けられ、ゲート導体は、通常、ゲート酸化物層の上に設けられる。側壁スペーサは、ゲート導体の側壁の保護を助ける。
【０００３】
両端に所定の電界を有するチャネルを通って流れる電流の量は、一般に、該チャネル内のキャリア移動度に直接比例する。したがって、チャネル内のキャリア移動度を増大させることによって、トランジスタの動作速度を増大させ得ることが知られている。
【０００４】
さらに、例えば、半導体デバイス内のキャリア移動度を増大させることによって、半導体デバイスの基板内の機械的応力が、デバイス性能を変調させ得ることも知られている。つまり、半導体デバイス内の応力が、半導体デバイスの特性を強化することが知られている。したがって、半導体デバイスの特性を改善するために、ｎ型デバイス（例えば、ＮＦＥＴ）及び／又はｐ型デバイス（例えば、ＰＦＥＴ）のチャネル内に、引張応力及び／又は圧縮応力が生成される。しかしながら、例えば、引張応力又は圧縮応力のような同じ応力成分は、１つタイプのデバイス（すなわち、ｎ型デバイス又はｐ型デバイス）のデバイス特性を改善する一方で、他のタイプのデバイスの特性に認識できる影響を与える。
【０００５】
集積回路（ＩＣ）デバイス内でＮＦＥＴ及びＰＦＥＴの両方の性能を最大化するために、ＮＦＥＴ及びＰＦＥＴについて、応力成分を異なるように設計し、適用する必要がある。これは、ＮＦＥＴの性能にとって有益な応力のタイプが、一般に、ＰＦＥＴの性能にとって不利になるためである。より具体的には、デバイスに張力がかけられると（プレーナ型デバイス内の電流方向に）、ＮＦＥＴの性能特性は高められ、ＰＦＥＴの性能特性は低減される。ＮＦＥＴ内の引張応力及びＰＦＥＴ内の圧縮応力を選択的に生成するために、特有のプロセス及び異なる材料の組み合わせが用いられる。
【０００６】
例えば、ＮＦＥＴ及びＰＦＥＴ内にそれぞれ適切な応力を形成するために、トレンチ分離構造体が提案された。この方法が用いられるとき、ＮＦＥＴデバイスの分離領域は、第１の分離材料を含み、該ＮＦＥＴデバイスへの第１のタイプの機械的応力を長手方向（電流の方向と平行な）及び横断方向（電流の方向に垂直な）に適用する。さらに、ＰＦＥＴの場合は、第１の分離領域及び第２の分離領域が設けられ、ＰＦＥＴデバイスの分離領域の各々が、該ＰＦＥＴデバイスへの固有の機械適応力を横断方向及び長手方向に適用する。
【０００７】
代替的に、ＦＥＴデバイスのチャネル内に適切な歪みを選択的に生じさせるために、ゲート側壁上のライナが提案された（例えば、非特許文献１を参照されたい）。ライナを設けることによって、トレンチ分離充填技術の結果適用される応力より、デバイスのより近くに適切な応力が適用される。
【０００８】
【非特許文献１】Ｏｏｔｓｕｋａ他、ＩＥＤＭ２０００、ｐ．５７５
【非特許文献２】Ｗａｎｇ他、ＩＥＥＥ  Ｔｒａｎ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖ．、ｖ．５０、ｐ．５２９、２００３年
【発明の開示】
【発明が解決しようとする課題】
【０００９】
これらの方法は、ＮＦＥＴに適用される引張応力と、ＰＦＥＴの長手方向に沿って適用される圧縮応力とを有する構造体を提供するが、付加的な材料及び／又はより複雑な処理を必要とすることがあり、よって、より高いコストがもたらされる。さらに、これらの状況に適用できる応力のレベルは、一般に中程度（すなわち、何百ＭＰａのオーダー）である。したがって、チャネルのＮＦＥＴ及びＰＦＥＴにおいて、それぞれ大きい引張応力及び圧縮応力を生成するように、費用対効果が大きく、簡単化された方法を提供することが望ましい。
【課題を解決するための手段】
【００１０】
本発明の一態様において、本発明は、ｎ型デバイス及びｐ型デバイスを含むデバイスの製造方法を提供する。この方法は、半導体基板の一部をドープするステップと、半導体基板のドープされた部分の少なくとも一部を除去することによって、該半導体基板内にギャップを形成するステップとを含む。さらに、この方法は、半導体基板内のギャップの少なくとも一部に歪み層を成長させるステップを含む。
【００１１】
本発明の一態様において、ｎ型デバイスの場合には、歪み層は、少なくともｎ型デバイスのチャネルのほぼ真下にある部分の上に成長される。ｐ型デバイスの場合には、歪み層は、少なくともｐ型デバイスのソース領域又はドレイン領域のほぼ真下にあるが、ｐ型デバイスのチャネルのほぼ真下にはない部分の上に成長される。
【００１２】
本発明の別の態様において、本発明は、ｎ型デバイス及びｐ型デバイスを含むデバイスの製造方法を提供する。本発明は、半導体基板上に歪み層を成長させるステップと、該歪み層の上にシリコン層を成長させるステップとを含む。半導体基板の上からシリコン層及び歪み層の少なくとも一部を除去することによって、半導体基板とシリコン層との間にギャップが形成され、歪み層が、ギャップの少なくとも一部に成長される。ｎ型デバイスの場合には、歪み層は、少なくともｎ型デバイスのチャネルのほぼ真下にある部分の上に成長される。ｐ型デバイスの場合には、歪み層は、少なくともｐ型デバイスのソース領域又はドレイン領域のほぼ真下にあるが、ｐ型デバイスのチャネルのほぼ下にはない部分の上に成長される。
【００１３】
本発明は、半導体基板の一部の下を延びる少なくとも１つのギャップを有する半導体基板を有する半導体デバイスを別個に提供するものである。このデバイスは、半導体基板上のゲート・スタックと、ギャップの少なくとも一部に形成され、半導体基板の一部をドープし、該半導体基板のドープされた部分をエッチングすることによって形成されるギャップの少なくとも一部に形成された歪み層とを含む。
【００１４】
本発明の別の態様において、本発明は、半導体基板の一部の下を延びる少なくとも１つのギャップを備える半導体基板を有する半導体デバイスを提供する。このデバイスは、半導体基板上のゲート・スタックと、半導体基板のソース領域及びドレイン領域の少なくとも一部の下にだけ形成された歪み層とを含む。
【発明を実施するための最良の形態】
【００１５】
本発明は、改善された性能特性を有するデバイスを製造する方法を提供する。ＳｉＧｅ層、Ｓｉ３Ｎ４層、ＳｉＯ２層、又はＳｉＯｘＮｙ層のような応力層がシリコン層上にエピタキシャル成長されるとき、圧縮力がＳｉＧｅ層内に形成され、引張力がシリコン層内に形成される。本発明の態様において、シリコン基板はギャップを有し、そこに歪み層が成長される。このギャップは、半導体基板の上部と半導体基板の下部との間にあるトンネル状部分を含む。より具体的には、上部は下面を有し、下部は上面を有し、上部の下面は、下部の上面に面している。チャネルのほぼ下方に歪み層を有することによって、及び／又は、半導体デバイスのソース領域及び／又はドレイン領域のほぼ下方に半導体基板の領域内の歪み層を有することによって、応力がトランジスタのチャネル内に形成される。本発明の態様において、シリコン基板を選択的にエッチングし、次に、該シリコン基板上にＳｉＧｅをエピタキシャル成長させることによって、シリコン基板内にギャップが形成される。
【００１６】
成長されたＳｉＧｅのトランジスタのチャネルへの近さによって、トランジスタのチャネル内に引張応力及び／又は圧縮応力を与えることができる。トランジスタの下方のシリコン層を選択的にエッチングし、シリコン層のエッチングされた部分の上にＳｉＧｅを選択的に成長させることによって、ＮＦＥＴのチャネル内に引張応力を与え、ＰＦＥＴのチャネル内に圧縮応力を与えることができる。さらに、ＳｉＧｅを成長させる前にトランジスタの下方のシリコンの部分を選択的にエッチングすることによって応力を導入することにより、本発明は、ゲート（例えば、チャネル領域）の下のシリコンにおいて、分離ベースの手法又はライナ・ベースの手法よりずっと大きい応力レベルを提供する。
【００１７】
本発明においては、半導体デバイスのチャネル内に応力を形成するために、例えば、ＳｉＧｅ層などの応力層が用いられる。半導体層上にＳｉＧｅ層が成長されると、周囲の半導体材料は引張応力に曝され、成長されたＳｉＧｅ層は圧縮応力に曝される。特に、ＳｉＧｅ層はシリコン層とは異なる格子構造を有するので、半導体デバイスの部分は引張応力を受け、ＳｉＧｅ層は圧縮応力に曝される。さらに、ＳｉＧｅ応力層から結果として生じる応力レベルは、比較的高いものである（１−２ＧＰａのオーダー）。
【００１８】
しかしながら、上述のように、チャネル領域内の引張応力は、ＮＦＥＴの駆動電流に有利であり、チャネル領域内の圧縮応力は、ＰＦＥＴの駆動電流に有利である。特に、引張応力は、ＰＦＥＴの駆動電流を著しく妨げるものである。本発明において、ＰＦＥＴの性能を改善するために、ＰＦＥＴ内の応力は、引張応力ではなく圧縮応力にされる。したがって、本発明は、デバイスの性能を改善するために、ＮＦＥＴのチャネルに沿って引張応力を提供しながら、ＰＦＥＴのチャネルに沿って長手方向の圧縮応力を提供する方法を提供するものである。
【００１９】
図１は、ＰＦＥＴ及びＮＦＥＴの性能を改善する所望の応力状態を示す（非特許文献２を参照されたい）。図１において、ＮＦＥＴ及びＰＦＥＴは、ソース領域、ゲート領域、及びドレイン領域を有するものとして示される。ＮＦＥＴ及びＰＦＥＴが、引張応力を示す、活性領域から外方に延びる矢印を有するように示されている。ＰＦＥＴデバイスに向けて内方に延びる矢印は、圧縮力を示す。より具体的には、ＮＦＥＴから延びるものとして示される外方に延びる矢印は、デバイスの横断方向及び長手方向であることが望ましい引張応力を示す。他方、ＰＦＥＴに対して示される、内方に延びる矢印は、望ましい長手方向の圧縮応力を示す。
【００２０】
デバイスの駆動電流に影響を与えるのに必要とされる応力の範囲は、数百ＭＰａから数ＧＰａのオーダーである。各デバイスの活性領域の幅及び長さは、それぞれ「Ｗ」、「Ｌ」で表される。両方のデバイス（すなわち、ＮＦＥＴ及びＰＦＥＴ）の性能を向上させるために、長手方向又は横断方向の応力成分を個別に調整できることを理解すべきである。
【００２１】
図２乃至図１１は、本発明に従ったｎ型デバイスを形成するための例示的なプロセスを示す。図２に示されるように、パターン形成されたフォトレジスト層２０５が、シリコン基板２００の上に堆積され、該シリコン基板２００の露出された部分が、例えば、Ｇｅ、Ａｓ、Ｂ、Ｉｎ、又はＳｂでドープされる。Ｇｅのドープ濃度は、例えば、約１×１０１４Ｇｅ／ｃｍ２から約１×１０１６Ｇｅ／ｃｍ２までとすることができる。ドープされた領域２０７が、半導体基板２００内に形成される。
【００２２】
次に、図３に示されるように、パターン形成されたフォトレジスト層２０５が除去され、例えば窒化物でできたマスク２１０が、半導体基板２００の表面上に堆積される。マスク２１０は、該マスクの下にある半導体基板が、反応性イオン・エッチング（ＲＩＥ）の際にエッチングされるのを防ぐ。一般に、マスク２１０は、半導体基板の一部を露出し、そこで、ＲＩＥを介して浅いトレンチが形成されることになる。
【００２３】
図４に示されるように、半導体基板２００内に溝／トレンチ２１５を形成するために、ＲＩＥが行われる。ＲＩＥステップの結果として、ドープされた半導体領域の側壁部分２１７が形成される。特に、溝／トレンチ２１５が形成されたとき、ドープされた半導体基板領域が露出されるように、形成される溝／トレンチの位置は、ドープされた半導体領域２０７の部分と少なくとも部分的に重なる。さらに、下に述べられるように、歪み層が形成された後、酸化物材料が堆積されてトレンチを充填し、半導体基板２００上の互いに隣接したデバイスが、互いに電気的に絶縁される。
【００２４】
溝／トレンチ２１５が形成された後、湿式エッチング及び／又は乾式エッチングを行い、ドープされた半導体２０７を選択的に除去する。一般に、トレンチの深さは、半導体基板の上面２３１（図７）から約１０００オングストロームから約５０００オングストロームまでであり、トランジスタのチャネル領域の厚さは、一般に、約３０オングストロームから約２００オングストロームまでである。
【００２５】
図５に示されるように、半導体基板２００の上部２２１と該半導体基板２００の下部２２３との間にトンネル状ギャップ２１９が形成されるまで、エッチングを行うことができる。一般的に、約３００オングストロームから約５０００オングストロームまでの深さを有する部分が、半導体基板２００からエッチングされる。ｎ型トランジスタの場合には、歪み層を、デバイスのチャネルの下にほぼ直接及び／又は直接形成することが望ましい。したがって、ｎ型トランジスタの場合には、少なくとも１つのギャップがデバイスのチャネルの下にある。
【００２６】
次に、図６に示されるように、スペーサ材料２２５が、半導体基板２００の上に堆積される。スペーサ材料は、例えば、炭化シリコンＳｉＣ、酸窒化物のような非共形膜、或いは、酸化膜、窒化膜のような積層膜とすることができる。このスペーサ材料２２５は、上部２２１より下方の半導体基板の部分ではなく、半導体基板２００の露出された部分の上に形成される。
【００２７】
図７に示されるように、歪み層２２７は、半導体基板２００のトンネル状ギャップ２１９内でエピタキシャル成長される。図７に示されるように、歪み層２２７は、一般に、半導体基板２００の上部２２１と下部２２３との間に形成され、半導体基板２００の上部２２１は、オリジナルの半導体基板（すなわち、除去／損傷されず、堆積された）の部分である。つまり、歪み層２２７は、一般に、選択的堆積によって形成され、歪み層２２７は、半導体基板２００の露出された面上に形成される。さらに、歪み層２２７は、トンネル状ギャップ内に形成されるので、上部２２１の上面２３１は損傷されず（すなわち、オリジナルのままであり）、ほぼ平坦である。
【００２８】
歪み層は、例えば、シリコン・ゲルマニウム又は炭化シリコンとすることができる。歪み層は、いずれの周知の適切な材料からも作り得ることを理解すべきである。
【００２９】
歪み層２２７が形成された後、スペーサ材料２２５は、湿潤化学物質を用いて除去される。スペーサ材料２２５を除去するために、いずれの周知の適用可能な方法も用い得ることを理解すべきである。結果として得られるスペーサ材料を用いないデバイスが、図８に示される。
【００３０】
上述のように、図９に示されるように、次に、酸化物材料２２３が堆積され、トレンチを充填し、デバイスをいずれの隣接するデバイスからも電気的に絶縁させる。酸化物材料でトレンチを充填した後、いずれかの周知の適切な方法を用いて、マスク２１０を除去する。マスク２１０が除去された後、化学機械研磨（ＣＭＰ）を行い、半導体基板２００の上面２３１を実質的に平坦化する。
【００３１】
次に、周知の方法を用いて、半導体デバイスをさらに製造する。例えば、図１０に示されるように、ゲート酸化物層２３５が、半導体基板２００の上面２３１上に成長される。一般に、約１０オングストロームから約１００Åまでのゲート酸化物層２３５が成長される。ゲート酸化物層２３５上には、一般に、化学機械研磨（ＣＭＰ）を用いて、約５００オングストロームから約１５００オングストロームまでの厚さまでポリシリコン層２３６が堆積され、ゲート電極２３７を形成する。パターン形成されたフォトレジスト層（図示せず）を用いて、ゲート電極を定める。次に、薄い酸化物層（図示せず）が残りのポリシリコン上に成長される。後に除去されるパターン形成されたフォトレジスト層（図示せず）を用いて、ｎ型トランジスタ及びｐ型トランジスタを続けてチップ（及びハロ・カウンタリング・ドーピング注入）注入する。ｎ型トランジスタの場合には、例えば、非常に浅い低ドーズ量のヒ素イオン注入を用いて、ｐ先端部を形成することができる（一方、例えば、ハロのためにホウ素カウンター注入を用いることもできる）。ｐ型トランジスタの場合には（図１２−図１５に関して下に述べられる）、例えば、非常に浅い低ドーズ量のＢＦ２イオン注入を用いて、ｎ先端部を形成することができる（一方、例えば、ハロのためにヒ素注入を用いることができる）。
【００３２】
次に、図１１に示されるように、ＣＤＶを用いて約１００オングストロームから約１０００オングストロームまでの厚さまで、窒化シリコン層（図示せず）を堆積させ、次いで、ゲートの側壁以外の領域から窒化物をエッチングすることによって、スペーサ２３８を形成することができる。ゲート酸化物層２３５、ゲート電極２３７、及びスペーサ２３８の組み合わせをゲート・スタックと呼ぶことができる。
【００３３】
プロセスの次の段階の前に除去される、パターン形成されたフォトレジスト層（図示せず）を用いて、トランジスタのソース領域／ドレイン領域を連続的に形成する。ｎ型トランジスタの場合には、例えば、浅い高ドーズ量のヒ素イオンを用いて、ソース領域２４０／ドレイン領域２４１を形成することができ、ｎ型トランジスタは、対応するフォトレジスト層で覆われる。上述のように、本発明による方法においては、ソース領域２４０及びドレイン領域２４１は、半導体基板２００の上部内に形成される（すなわち、除去されず、再形成される）。ｐ型トランジスタ（図１２−図１５に関して以下に述べられる）の場合には、例えば、浅い高ドーズ量のＢＦ２イオンを用いて、ソース／ドレイン領域３０を形成することができ、ｎ型トランジスタは、対応するフォトレジスト層で覆われる。次に、アニールを用いて、注入を作動させる。次に、構造体をＨＦ内に浸漬させることによって、該構造体上の露出された酸化物が剥離され、トランジスタのソース、ゲート、及びドレイン内のベア・シリコンを露出させる。
【００３４】
さらに図１１を参照すると、金属が、ウェハ表面にわたって約３０オングストロームから約２００オングストロームまでの厚さまで堆積され、ケイ化物２４２を形成する。下にあるものを、Ｃｏ、Ｈｆ、Ｍｏ、Ｎｉ、Ｐｄ２、Ｐｔ、Ｔａ、Ｔｉ、Ｗ、及びＺｒのようないずれかの金属と反応させることによって、ケイ化物を形成することができる。堆積された金属がシリコンと接触する、ソース、ドレイン、及びゲート領域のような領域においては、堆積された金属がシリコンと反応し、ケイ化物を形成する。次に、約３００℃から約１０００℃の温度まで構造体を加熱し、堆積されたケイ化物材料が露出されたポリシリコン又はシリコンと反応することを可能にする。焼結の際、ケイ化物は、金属がシリコン又はポリシリコンと直接接触する領域においてのみ形成される。他の領域（すなわち、堆積された金属がシリコンと接触しない場所）においては、堆積された金属は変化しないままである。このプロセスは、ケイ化物を露出されたシリコンと整合させ、「自己整合されたケイ化物」すなわちｓａｌｉｃｉｄｅと呼ばれる。次に、湿式エッチングを用いて反応しない金属が除去され、形成されたケイ化物はそのままである。
【００３５】
半導体デバイスのソース領域及びドレイン領域は、凹凸が形成されていない（すなわち、エッチングされたり、再形成されたりしていない）半導体基板の部分の上に形成されるので、この表面は、ケイ化コバルトのようなケイ化コバルト形成にとってより好ましいものである。さらに、一般に、表面を平坦化するために、化学機械研磨に続いて酸化物充填（図示せず）が用いられる。製造プロセスは、必要に応じて、設計仕様に従って続く。
【００３６】
図１２乃至図１５は、本発明による、ｐ型デバイスを形成するための例示的なプロセスを示す。ｐ型デバイスを形成するためのプロセスは、図２乃至図１１に関して上述されたようなｎ型デバイスを形成するためのプロセスと類似しており、よって、以下の説明は、主として２つのプロセス間の違いに焦点を当てる。下に説明されないｐ型デバイスを形成する方法の詳細は、ｎ型デバイスを形成する方法の上の説明内に見出すことができる。
【００３７】
図１２に示されるように、パターン形成されたフォトレジスト層３０５が堆積される。ｐ型デバイスの場合には、半導体デバイスのチャネルの下方にある半導体基板３００の部分３０７も、パターン形成されたフォトレジスト層３０５で覆われる。したがって、図１３に示されるようなｐ型デバイスの場合には、半導体基板のドープされた領域が、選択的にエッチングされ、ギャップ３１５を形成するとき、半導体基板３００の部分３０８が残る。構造体が形成された後、半導体基板のこの部分３０８は、半導体デバイスのチャネルのほぼ真下にある。
【００３８】
次に、図１４に示されるように、歪み層３２７が、半導体基板３００の残りの上部３０１と下部３０２との間のギャップ内に成長される。次に、図１５に示されるように、酸化物材料が堆積され、ギャップ／トレンチ３１５を充填する。ｎ型デバイスを形成するプロセスと同様に、ゲート酸化物３３５が半導体基板の上面に堆積され、ゲート電極３３７、スペーサ３３８、ソース領域３４０／ドレイン領域３４１、及びケイ化物コンタクト３４２が形成される。
【００３９】
図１６は、本発明によるトランジスタのトップダウン図である。図１６の線Ａ−Ａに沿って取られた断面図が、図１１に示される構造体であり、図１６の線Ｂ−Ｂに沿って取られた断面図が、図１０に示される構造体である。図１６に示されるように、スペーサ２３８を有するゲート電極２４２は、半導体基板２００の上に配置される。酸化物充填２３３（すなわち、浅いトレンチ分離構造体）が、半導体基板２００のソース領域２４０とドレイン領域２４１を分離する。
【００４０】
図１７は、本発明による半導体基板の断面を示す。図１７に示される半導体基板の表示は、走査型電子顕微鏡を用いて得られたものである。特に、図１７は、ドープされたシリコンを選択的に除去し、半導体基板内にトンネル状ギャップ２１９を形成した後のシリコン基板を示す。図１７に示されるように、半導体基板の上部の下面及び半導体基板の下部の上面は、半導体基板内のギャップの部分を定める。半導体基板内のギャップは、半導体基板の上面に沿った開口部を含むことができる。
【００４１】
本発明による方法の別の実施形態において、エッチングを介して半導体基板の選択的部分を除去できるように、例えば、半導体基板をＧｅで選択的にドープする代わりに、例えば、ＳｉＧｅ層のような層を半導体基板上に成長させ、続いて、例えば、シリコン・エピタキシャル層を成長させることが可能である。次に、上述のドープ方法と同様に、ＳｉＧｅの側壁を露出させ、次に、選択的にエッチングし、半導体基板内にギャップを形成することができる。
【００４２】
図１に関して上述されたように、ＰＦＥＴにおいては、長手方向の圧縮応力が望ましい。所望の圧縮応力／引張応力についての一般的な範囲は、数百ＭＰａから数ＧＰａまでのオーダーである。例えば、一般に、約１００ＭＰａから約２ＧＰａ又は３ＧＰａまでの応力が望ましい。本発明は、ＰＦＥＴデバイス及びＮＦＥＴデバイス内にそれぞれ非常に高い圧縮応力及び引張応力を生成することができる。
【００４３】
引張応力をＮＦＥＴのチャネルにもたらし、圧縮応力をＰＦＥＴのチャネルにもたらすことによって、各デバイスのチャネルに沿った電荷移動度が高められる。したがって、上述のように、本発明は、歪み層を、半導体デバイスのチャネルのほぼ真下か、半導体デバイスのソース領域及び／又はドレイン領域のほぼ真下に設けることによって、チャネルの長手方向に沿って圧縮応力をもたらす方法を提供する。本発明はまた、歪み層が形成されるギャップの位置及び／又は深さを調整することによって、トランジスタ・チャネルにおける応力レベルを最適化する方法も提供する。
【００４４】
本発明が実施形態に関して説明されたが、当業者であれば、添付の特許請求の範囲の精神及び範囲内の修正を用いて本発明を実施できることを認識するであろう。
【図面の簡単な説明】
【００４５】
【図１】ＰＦＥＴ及びＮＦＥＴについての所望の応力状態を示す。
【図２】本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。
【図３】本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。
【図４】本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。
【図５】本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。
【図６】本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。
【図７】本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。
【図８】本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。
【図９】本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。
【図１０】本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。
【図１１】本発明に従ってｐ型トランジスタを形成するための例示的なプロセスを示す。
【図１２】本発明に従ってｎ型トランジスタを形成するための例示的なプロセスを示す。
【図１３】本発明に従ってｎ型トランジスタを形成するための例示的なプロセスを示す。
【図１４】本発明に従ってｎ型トランジスタを形成するための例示的なプロセスを示す。
【図１５】本発明に従ってｎ型トランジスタを形成するための例示的なプロセスを示す。
【図１６】本発明によるトランジスタのトップダウン図を示す。
【図１７】走査型電子顕微鏡を用いる、本発明による半導体基板の断面を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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