(57)【要約】  直接デジタル合成方式による周波数合成器は、入力（３）に存在する位相増分Ｍによって位相信号Ｐを周期的に増加するための位相アキュムレータ（１）と、位相信号Ｐの位相値に対応する正弦関数値を決定するため正弦関数値表をメモリーセルに記憶する記憶装置（６）と、時間対離散の正弦関数値を擬似アナログ正弦時間関数に変換するためのデジタル−アナログ変換器（１１）と、擬似アナログ正弦時間関数を平滑化するためのアンチエイリアシングローパスフィルタ（１６）とを備える。直接デジタル合成方式による周波数合成器はさらに、記憶装置（６）とデジタル−アナログ変換器（１１）との間に接続された、時間対離散の正弦関数値に非周期的信号（ＮＳ）を重ね合わせる加算器（１９）を含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
直接デジタル合成方式による周波数合成器であって、入力（３）に存在する位相増分（Ｍ）によって位相信号（Ｐ）を周期的に増加するための位相アキュムレータ（１）と、前記位相信号（Ｐ）の位相値に対応する正弦関数値を決定するため正弦関数値表をメモリーセルに記憶する記憶装置（６）と、前記時間対離散の正弦関数値を擬似アナログ正弦時間関数に変換するためのデジタル−アナログ変換器（１１）と、前記擬似アナログ正弦時間関数を平滑化するためのアンチエイリアシングローパスフィルタ（１６）と、を備え、
前記記憶装置（６）と前記デジタル−アナログ変換器（１１）との間に接続された加算器（１９）によって前記時間対離散の正弦関数値に非周期的信号（ＮＳ）を重ね合わせることを特徴とする周波数合成器。
【請求項２】
前記非周期的信号（ＮＳ）が雑音信号であることを特徴とする請求項１に記載の周波数合成器。
【請求項３】
前記非周期的信号（ＮＳ）が低周波数領域でローパスフィルタされた雑音信号であることを特徴とする請求項２に記載の周波数合成器。
【請求項４】
前記位相アキュムレータ（１）、前記記憶装置（６）、前記加算器（１９）、及び前記デジタル−アナログ変換器（１１）が共通の基準周波数（Ｒ）によって同期的に調時されることを特徴とする請求項１から３のいずれか一項に記載の周波数合成器。
【請求項５】
低周波数領域でバンドパスフィルタされた雑音信号が、周波数分割器（２７）の中間接続によって前記共通の基準クロックパルス（Ｒ）から得た周波数分割基準クロックパルス（ＲＲ）によって制御される雑音発生器（２５）によって生成されることを特徴とする請求項４に記載の周波数合成器。
【請求項６】
前記周波数分割基準クロックパルス（ＲＲ）が、前記共通の基準クロックパルス（Ｒ）と比較して数倍減少した周波数を提供することを特徴とする請求項５に記載の周波数合成器。
【請求項７】
前記雑音発生器（２５）が、
前記共通の基準クロックパルス（Ｒ）と比較して数倍減少したクロックパルス周波数を有する雑音信号を生成するための擬似雑音発生器（２９）、
前記擬似雑音発生器（２９）によって生成された雑音信号を、前記共通の基準信号（Ｒ）と比較して数倍減少したクロックパルス周波数を有する雑音信号に補間するための第一の非巡回フィルタ（４０）、
前記第一の非巡回フィルタ（４０）によって生成された雑音信号から直接成分と低周波数成分とをフィルタするための微分器（４５）、及び
前記微分器（４５）によって生成された雑音信号を、前記共通の基準周波数（Ｒ）と一致するクロックパルス周波数を有する雑音信号に補間するための第二の非巡回フィルタ（４１）を備えることを特徴とする請求項６に記載の周波数合成器。
【請求項８】
前記周波数分割基準クロックパルス（ＲＲ）の周波数と前記擬似雑音発生器（２９）によって生成された雑音信号の周波数制限とが前記共通の基準周波数（Ｒ）と比較して四倍減少し、前記第一の非巡回フィルタ（４０）によって生成された雑音信号の周波数制限が前記共通の基準周波数（Ｒ）と比較して二倍減少することを特徴とする請求項７に記載の周波数合成器。
【請求項９】
前記擬似雑音発生器（２９）が２つの並列接続擬似雑音発生器（３０、３１）から成り、前記２つの並列接続擬似雑音発生器の出力（３２、３３）が組み合わせ論理装置（３６）を介して相互に接続することを特徴とする請求項７または８に記載の周波数合成器。
【請求項１０】
前記アンチエイリアシングローパスフィルタ（１６）の出力信号における低周波数領域でバンドパスフィルタされた雑音信号を抑制するためのアナログハイパスフィルタ（５２）が、前記アンチエイリアシングローパスフィルタ（１６）の後に続くことを特徴とする請求項３に記載の周波数合成器。
【請求項１１】
前記ハイパスフィルタ（５２）の前記出力（５７）がフェーズロックループ（５６）の第一の入力（５９）に供給されることを特徴する請求項１０に記載の周波数合成器。
【請求項１２】
前記フェーズロックループ（５６）が、
前記アナログハイパスフィルタ（５２）の前記出力（５７）に存在する前記周波数合成器の出力周波数信号（ＦDDS）と、前記フェーズロックループ（５６）の周波数分割出力周波数信号（ＦPLL）との間の制御偏差を判定するための位相検知器（６０）と、
前記位相検知器（６０）の出力（６３）に存在する制御偏差の動的評価を行うための制御フィルタ（６６）と、
前記制御フィルタ（６６）の出力信号に依存して出力周波数信号（ＦPLL）を生成するための電圧制御周波数発振器（７０）と、
混合器（７４）と、前記混合器（７４）に存在する粗グリッド混合周波数信号（ＦM）の値によって前記出力周波数信号を粗く変換するための直列接続ローパスフィルタ（７７）とを提供することを特徴とする請求項１１に記載の周波数合成器。
【請求項１３】
前記混合器（７４）によって粗く変換された前記出力周波数信号（ＦPLL）を周波数分割するための周波数分割器（７８）と、直接接続（８４）を通じて前記周波数分割器（７８）をブリッジすることができる切り替え素子（７９）とが、前記混合器（７４）の下流に接続されることを特徴とする請求項１２に記載の周波数合成器。
【請求項１４】
前記フェーズロックループ（５６）の前記混合器（７４）に供給される前記粗グリッド混合周波数信号（ＦM）が、第二のフェーズロックループによって、または前記共通の基準周波数（Ｒ）からの変換によって生成されることを特徴とする請求項１２または１３に記載の周波数合成器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力周波数信号の周波数スペクトルで二次線を抑制できる直接デジタル合成方式による周波数合成器に関する。
【背景技術】
【０００２】
今日の高分解能広帯域周波数合成器は、基本的には二種類の方法、すなわちフラクショナルＮ法と直接デジタル合成方式に基づく。
【０００３】
フラクショナルＮ法の場合は、フェーズロックループの上流に配置された前方ブランチにおける基準周波数の所定周波数分割、またはフェーズロックループの閉ループブランチにおけるフェーズロックループの出力周波数の所定周波数分割を通じて、いずれの場合も１つのプログラムマブル周波数分割器によって、周波数を調整する。周波数分割器は、基準周波数値として働くデジタルワードのシグマ−デルタ変調によりデジタル方式で作動する。閉ループブランチの周波数分割器で高い分割率を使用することにより、高周波数フェーズロックループを実現できる。ただし、高い分割率はフェーズロックループの位相雑音を大幅に増加させる（フェーズロックループの位相雑音＝２０＊ｌｏｇ（出力周波数分割器の分割率））。しかも、シグマ−デルタ変調器は、キャリアから遠ざかるにつれ増加する量子化雑音を発生させるが、これはＰＬＬによって完全に抑制しなければならない。増加した位相雑音及び増加する量子化雑音の少なくとも一方のフェーズロックループのローパス特性による減衰は、フェーズロックループの制御ダイナミクスの低劣化を代償にして得られるものである（フェーズロックループの帯域幅減少のため過渡回復時間が長くなる）。既存の先行技術により実現できる最大制御帯域幅は約数ＫＨｚである。また、フラクショナルＮ法のアルゴリズムは積算的に最適状態に接近するため、その過渡回復性能は比較的低劣である。フラクショナルＮ法の最後の不利点として、その出力周波数の周波数スペクトルには二次線が発生するが、この二次線は、フェーズロックループの閉ループブランチでフラクショナルＮ周波数分割器に整数の分割率に近い分割率を用いて出力周波数信号を分割する時に発生する（いわゆる「フラクショナルＮ二次線」）。
【０００４】
フェーズロックループの１つの利点は、コスト面で比較的有利に実現できるということであり、そのため、主に低価格分野の用途で利用されている。直接デジタル周波数合成方式は上記の不利益を被らないため、主に過渡回復が速やかで位相雑音の少ない周波数合成器で利用されている。
【０００５】
特許文献１による直接デジタル合成方式に基づく周波数合成器は位相アキュムレータを備え、その位相アキュムレータは位相信号の位相を基準周波数のクロックパルスで周期的に位相増分ずつ増加させ、その位相増分は位相アキュムレータに入力される周波数ワードで調整できる。正弦関数値の表を記憶する位相アキュムレータの下流の記憶装置は、周期的位相信号の該当位相値に対応する正弦関数値を、時間対離散の関数系列として、基準周波数のクロックパルスでデジタル−アナログ変換器に供給する。デジタル−アナログ変換器を経た後、アンチエイリアシングローパスフィルタによって所望の正弦波周波数信号になるまで平滑化を行う。
【０００６】
直接デジタル周波数合成器には、その周波数スペクトルにおいてはキャリアの間近で二次線が発生するという不利点がある。二次線が有用信号の近くに現れた場合、帯域幅が最適化された直列接続フェーズロックループでその二次線を周波数スペクトルから締め出すことはできない。専門家による非特許文献１を併せて参照すると、出力周波数の周波数スペクトルにおけるこの種の二次線の発生については、以下の理由を挙げることができる。
【０００７】
【特許文献１】欧州特許第０４６９２３３号明細書
【非特許文献１】Ｐａｐａｙ，  “シングルトーンＤＤＳにおける数値歪（Ｎｕｍｅｒｉｃａｌ  Ｄｉｓｔｏｒｔｉｏｎ  ｉｎ  Ｓｉｎｇｌｅ−Ｔｏｎｅ  ＤＤＳ）”，  ＩＥＥＥ−Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ  ａｎｄ  Ｍｅａｓｕｒｅｍｅｎｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  Ｂｕｄａｐｅｓｔ，  Ｍａｙ  ２１−２３，  ２００１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
記憶装置の正弦表における位相信号の限られた位相分解能によって生じる二次線：記憶装置の記憶容量に限りがあるため、正弦表を有するメモリーセルをアドレスする際に、位相信号のビットの全てが使用されるわけではない。位相信号の高い値のビットに対する制約の結果として、一正弦波振動当たりに使われる位相補間点の数は位相補間点の低分解能に対応して大幅に減少する。このことは、例えば３２ビット幅位相信号データワードで実現できる最良の位相補間点と、実際に使われる位相補間点との間で鋸位相エラーを招く。この位相変調に対応する位相エラーの周期性は、生成された出力周波数の周波数スペクトルでキャリア周波数の周辺に離散する二次線を招く。
【０００９】
デジタル−アナログ変換器の極めて低い振幅分解能によって生じる二次線：所定の位相値のための時間対離散の正弦関数値の量子化は振幅誤差を引き起こし、その振幅誤差は量子化の分解能（振幅値量子化のためのビット数）に左右される。丸め誤差が±１／２ＬＳＢの範囲で均一に分布すると仮定し、この振幅値量子化を通じてΔＡ＝１／（２A＊√１２）の振幅誤差が生じる（Ａ＝Ｄ／Ａ変換器のビット数）。位相アキュムレータの長さが周波数ワードの整数倍であるならば、位相値は周期的に繰り返され、各々の位相と振幅値にともなう量子化誤差は周期的特性を呈し、それが周波数スペクトルにおいてはより高い値の調波（＝二次線）を招く。周波数ワードと周波数アキュムレータの長さとの比が非整数比である場合は、位相値の、したがって振幅値の周期性の不在のもとで、高値調波に代わり、周波数スペクトル全体にわたって干渉線が発生する。
【００１０】
デジタル−アナログ変換器の伝送特性における非直線性によって生じる二次線：図１に示すように、デジタル−アナログ変換器の伝送特性は一般に、理想的直線特性に比べて、その曲線に非直線性を呈する。図１ではそのことを誇張してある。それは、レベル範囲の全体にわたって延在する非直線性であったり（いわゆる積分非直線性）、あるいは単にアナログ−デジタル変換器の二状態間遷移の理論的値差からの偏差であったりする（いわゆる微分非直線性）。それらの非直線性は、デジタル−アナログ変換器の内部構造における非対称性に起因する（例えば差動増幅、電源、抵抗系統、その他における非対称性）。調和励振の場合、伝送挙動における非直線性は調波の発生を招き、それがまたしても出力周波数の周波数スペクトルに二次線を招く。ここでのシステムは標本化システムであるため、エイリアシングが発生する。図２に示すように、それらのエイリアシング効果は、第一のナイキストゾーンより上の調和二次線が、第一のナイキストゾーン中の対応する非調和二次線に折りたたまれることを意味する。第一のナイキストゾーンにおけるこの種の非調和二次線がキャリア周波数の間近に位置すると問題が生じる。調和二次線はローパスフィルタリングによって除去できるが、それと同じことをキャリアに近い非調和二次線で果たすことはできない。
【００１１】
デジタル−アナログ変換器の非理想的動的挙動によって生じる二次線：動的効果は、前の段落で述べたデジタル−アナログ変換器の伝送挙動における静的効果に比べて、ある一定の標本抽出周波数から一層顕著となる。このことは主に、立ち上がり時間と立ち下がり時間との差、そして時間対離散の正弦補間点の標本抽出及び保持の位相においての多数の遅延をともなう伝送挙動の場合はオーバーシューティングにおける差に関係する（グリッチ）。それらの動的干渉効果は、デジタル−アナログ変換器の内部構造における非対称性と誤り適応とに起因する（例えば誤り適応ＲＣ素子、異なる切り替え時間、個々の論理装置の同期性の欠如等）。それらの動的干渉効果は周期的に発生するため、周波数スペクトルにおいては、先に挙げた理由から発生する二次線と比べて所与の周波数から優勢となる望ましくない調波（＝二次線）をも発生する。追加的な標本抽出と保持により、それらの動的不規則性を抑える一方で、結果として得られる平滑化効果を活用することは、標本抽出周波数が高くなると特に、標本抽出期間が過渡回復時間より短くなるため、果たすことができない。
【００１２】
昨今では、位相と振幅の分解能の制約に起因する二次線の発生は概ね対処できる。位相分解能の増加は、例えば先進補間アルゴリズムを用いて実現可能であり、１４ビットデータワード幅を備える今日のデジタル−アナログ変換器を使用すれば、たとえ１００ＭＨｚ以上の上位クロック−パルス周波数領域においても、振幅分解能の増加はもはや大きな問題とならない。ただし、伝送特性の非直線性から生じる二次線と、デジタル−アナログ変換器の動的非対称性から生じる二次線は、現時点でも、今日の直接デジタル周波数合成器に未解決の問題を呈している。
【課題を解決するための手段】
【００１３】
したがって本発明の目的は、周波数スペクトルにおける二次線を、可能な限り広い出力周波数領域にわたり、キャリアの信号レベルと比べて可能な限り減衰できるよう、請求項１の前段に記載の特徴を備える、直接デジタル合成方式による周波数合成器をさらに発展させることである。
【００１４】
本発明の目的は、請求項１の特徴を備える、直接デジタル合成方式による周波数合成器によって達成する。
【００１５】
周波数合成器の周波数応答における二次線は、出力周波数信号において高値調波成分を呈する。したがって、それらの二次線を除去するため、あるいは少なくとも弱めるためには、出力周波数信号でそれらの高周波数周期性を解決する必要がある。周期的信号成分を含む信号から非周期的信号を生成する最も単純な方法は、非周期的信号を重ね合わせることである。非周期的信号は確率的信号特性を呈する。雑音信号はこの種の信号特性を備える。したがって本発明による周波数合成器では、デジタル−アナログ変換器より前の時間対離散の正弦関数値の上に雑音信号を重ね合わることで、キャリアの信号レベルと比べて、周波数信号の有用周波数帯域で二次線を大幅に減らす。この方法は、本発明による周波数合成器によって非常に広い周波数領域にわたって実現できる。
【００１６】
本発明の有利な実施形態は従属請求項に示す。
【００１７】
雑音信号の周波数スペクトルにはいくつかの要求を課すが、その一方で、有用信号帯域の周波数領域において、理論上はナイキスト限界にまで及ぶ、可能な限り大きな信号−雑音マージンを目指す。本発明による周波数合成器は、有用信号帯域（例えば約１６及び２８ＭＨｚ間の周波数領域、１００ＭＨｚのクロック−パルス周波数）で比較的均一に雑音を減衰させる。さらに、雑音信号の周波数スペクトルの最低周波数領域と直接成分とが可能な限り消えるようにしなければならない。そうしなければ、デジタル−アナログ変換において最低周波数雑音成分とキャリアとの相互変調を通じて周波数スペクトルに二次線が発生し、キャリア周波数の間近に位置する。そのため、有用帯域において信号−雑音マージンを余計に損なうこととなる。最後に、高及び最高周波数領域で可能な限り雑音を免れた周波数スペクトルを達成しなければならない。雑音信号の周波数スペクトルに対するそれらの要求はいずれも、２つの非巡回フィルタと微分器の直列接続により、有用信号帯域より下の低周波数領域における白色雑音信号のバンドパスフィルタリングによって実現する。
【００１８】
可能な限り理想に近い白色雑音信号を生成するため、２つの並列接続された擬似雑音発生器と、２つの擬似雑音発生器の雑音信号を結合する組み合わせ論理装置とからなる雑音発生器を使用する。このようにして、擬似雑音発生器の雑音信号の周期性を大きな係数で増加させる。
【００１９】
直接デジタル周波数合成器の下流のフェーズロックループは、周波数合成器によって生成される基準周波数（例えば１６及び２８ＭＨｚ間の周波数領域）の、例えば９００ＭＨｚ乃至１．８ＧＨｚの高周波数領域への変換を保証する。そのローパス特性のため、フェーズロックループは、デジタル−アナログ変換の後にアンチエイリアシングローパスフィルタによって完全には除去されなかった周波数信号からさらに離れて位置するスペクトル成分の、さらなる減衰を保証する。
【発明を実施するための最良の形態】
【００２０】
添付の図面は、以下においてさらに詳細に述べる本発明の典型的な実施形態を図示するものである。
【００２１】
以下において、図３に示す先行技術による直接デジタル周波数合成器に基づく実施形態を参照しつつ、本発明による直接デジタル周波数合成器を、図４、５、６、及び１１を参照して詳細に説明する。
【００２２】
図３に示す先行技術による直接デジタル周波数合成器は、位相アキュムレータ１を備え、かかる位相アキュムレータ１はその第一の入力２にて基準クロックパルスＲによって調時される。位相アキュムレータ１は基準クロックパルスＲにてその内部カウンタを一位相増分ずつ増加させ、その位相増分は周波数ワードＭの中で指定され、位相アキュムレータ１の第二の入力３を経由して位相アキュムレータ１に供給される。内部カウンタの最大レベルはそのビット数ＮＢにより決まり、値２NB-1を有する。内部カウンタは位相増加のプロセスを通じてその最大レベル２NB-1に達すると再び最初から増加を開始し、周期的増加プロセスは所定の位相増分で継続する。したがって、（数１）に従い周波数ｆ0を提供する時間対離散の周期的位相信号Ｐが位相アキュムレータ１を通じて生成される。
【００２３】
（数１）
ｆ0＝Ｍ＊Ｒ／２NB
【００２４】
位相アキュムレータ１の時間対離散の周期的位相信号Ｐは、接続線路４を通じて記憶装置６の第一の入力に供給され、記憶装置６のメモリーセルは正弦関数値の表を記憶する。位相に対応する正弦関数値を記憶するメモリーセルのためのアドレスとしては、時間対離散の周期的位相信号Ｐの現行位相ワードの抜粋か、あるいは完全な現行位相ワードを使用する。記憶装置６の該当するメモリーセルをアドレスした後、現行位相に対応する正弦関数値が第二の入力７に存在する基準クロックパルスＲとともにクロック−パルス同期的に読み取られ、出力８から出力される。したがって、時経的に見ると、記憶装置６の出力８には一連の時間対離散の正弦関数値が存在することになる。
【００２５】
この一連の時間対離散の正弦関数値は、接続線路９を通じてデジタル−アナログ変換器１１の第一の入力１０に供給される。一連の時間対離散の正弦関数値は、入力１２を通じてデジタル−アナログ変換器１１に供給される基準クロックパルスＲのクロックパルスにて、デジタル−アナログ変換器１１の内部で「階段」擬似アナログ正弦時間関数に変換される。この擬似アナログ正弦時間関数はデジタル−アナログ変換器１１の出力１３から出力され、接続線路１４を通じてアンチエイリアシングローパスフィルタ１６の入力１５に供給される。
【００２６】
アンチエイリアシングローパスフィルタ１６では、デジタル−アナログ変換器によって生成された「階段」正弦関数信号が、（数２）に示すナイキスト基準に従って帯域制限される。
【００２７】
（数２）
ｆA＞＝２＊ｆG
【００２８】
アンチエイリアシングローパスフィルタ１６の入力１５における「階段」正弦関数信号はその帯域幅が限界周波数ｆGまで制限され、アンチエイリアシングローパスフィルタ１６の出力１７では平滑化された正弦関数信号が得られ、ナイキスト基準によれば、この限界周波数ｆGは標本抽出周波数ｆAの半分を下回らなければならない。この平滑化された正弦関数信号が直接デジタル周波数合成器によって生成される出力周波数信号ＦDDSに相当し、その周波数は（数１）から導き出される。
【００２９】
図３に示す先行技術によるこの直接デジタル周波数合成器に基づき、図４は本発明による直接デジタル周波数合成器を示すものであり、図４では、図３に示すものと同じ特徴は同じ参照記号で示す。
【００３０】
記憶装置６によってその出力８で生成される一連の時間対離散の正弦関数値は、接続線路９を通じて加算器１９の入力１８に供給される。加算器１９では、基準クロックパルスＲのクロックパルスによって、入力２１に存在する雑音信号を入力２０に存在する一連の時間対離散の正弦関数値に重ね合わせる。雑音信号ＮＳを重ね合わせた一連の時間対離散の正弦関数値は加算器１９の出力２２から出力され、接続線路２３を通じてデジタル−アナログ変換器１１の出力１０に供給される。
【００３１】
接続線路２４を通じて加算器１９の入力に供給される雑音信号Ｎは、雑音発生器２５によって生成される。雑音信号ＮＳの周波数スペクトルには以下の要求を課す：
−加算器の出力における時間対離散の制限関数値と時間対離散の雑音信号からなる離散周波数信号の望ましくないオフセットを回避するため、雑音信号ＮＳに直接成分がないこと、
−良好な信号−雑音マージンを達成するため、有用信号における可能な限り低い雑音レベル、及び
−最低周波数雑音信号成分とキャリア周波数との間の相互変調を回避し、かくして周波数スペクトルにおけるキャリア近くでの望ましくない二次線の形成を防ぐため、最低周波数領域における可能な限り低い雑音レベル。
【００３２】
雑音信号ＮＳは標本信号であるため、ナイキスト限界（０．５＊ｆS）より上の雑音信号ＮＳの周波数スペクトルでは、第一のナイキストゾーンで周波数スペクトルの周期的繰り返しが見られる。雑音信号の標本抽出周波数ｆS（この例では２５ＭＨｚ）は有用信号の範囲内（１６及び２８ＭＨｚ間）にあるため、第一のナイキストゾーンの端における雑音信号のスペクトル成分（例えば１ＭＨｚ、または２４ＭＨｚにて）は特に減衰させなければならない。この目的のために、係数２、４、８等による補間により雑音信号の標本抽出周波数ｆSを追加的に増加（アップサンプリング）するデジタルフィルタを使用する。デジタルフィルタの構造が極端に複雑にならないようにするため、周波数スペクトルの周期性から生じる雑音信号における高周波数スペクトル成分は、デジタル−アナログ変換器１１の下流のアンチエイリアシングローパスフィルタ１６を通じてフィルタする。
【００３３】
図５に示す本発明による雑音発生器では、時間対離散の雑音信号のより高い標本抽出周波数への補間（アップサンプリング）が、デジタルフィルタ構造の中で、上記３つの要求に従う雑音信号のスペクトル形成と同時に実現する。雑音信号の周波数スペクトルに対する要求は比較的込み入っているため、本発明による雑音発生器においてはこの作業を２つのデジタルフィルタで分担する。２つのデジタルフィルタの各々では、雑音信号を補間し各々の場合の標本抽出周波数を倍にする。
【００３４】
加算器１９において基準周波数Ｒのクロックパルスと同じ標本抽出周波数にて有意義に雑音信号ＮＳを時間対離散の正弦関数値に供給するため、雑音発生器２５における雑音信号の周波数の四掛け乗算の結果として、基準周波数Ｒと比較して四倍減少した周波数との雑音発生器２５のタイミングが要求される。基準周波数Ｒと比較して四倍減少したこの雑音発生器２５のタイミング周波数ＲＲは、周波数分割器２７によって、基準信号Ｒが存在するその入力２８にて、生成される。基準周波数ＲＲと比較して四倍減少した雑音発生器２５のタイミング周波数ＲＲは、周波数分割器２７から接続線路２６を通じて雑音発生器２５に供給される。
【００３５】
図５を参照すると、雑音発生器２５は擬似雑音発生器２９からなる。基本的には閉ループシフトレジスタであり、入力４１にて、例えば基準クロックパルスＲと比較して四倍減少したタイミング信号ＲＲによって供給される。シフトレジスタの閉ループの結果として、シフトレジスタの出力では無限の離散標本抽出値系列が生じ、その信号レベルは準確率的に分散するが周期性を呈する。
【００３６】
離散標本抽出値のこの周期性を長くするため、図６による擬似雑音発生器２９は好ましくは、第一の擬似雑音発生器３０と第二の擬似雑音発生器３１との並列回路を成すが、それらはいずれも、接続線路２６を通じて入力４１にて、基準周波数Ｒと比較して四倍減少したタイミング周波数ＲＲによって供給される。各々の出力３２及び３３は、接続線路３４及び３５を通じて組み合わせ論理装置３６に接続する。組み合わせ論理装置３６は、いずれも周期性に従う擬似雑音発生器３０及び３１の２つの雑音信号を、組み合わせ結合論理に従って組み合わせる。こうして擬似雑音発生器２９の出力３７では、周期性の間隔が第一及び第二の擬似雑音発生器３０及び３１の周期性の間隔と比較して大幅に長い雑音信号が発生する。
【００３７】
この雑音信号は、接続線路３８を通じて第一の非巡回フィルタ４０の入力３９に供給される。第一の非巡回フィルタ４０では、基準周波数Ｒと比較して周波数が四倍減少した雑音信号の周波数が、補間により二倍に増加する。補間による雑音信号の周波数倍化とともに、第一の非巡回フィルタ４０は第二の非巡回４１と連係し、雑音信号の周波数スペクトルに関する上記三要求に従って雑音信号のフィルタリングを実施する。図７に示すように、第一の非巡回フィルタ（ＦＩＲ１フィルタ）４０は、特に有用信号帯域（例えば１７ＭＨｚ及び２８ＭＨｚ間の周波数領域）の範囲内で大幅に弱められた伝送挙動を示すバンドストップ的の周波数特性（点線）を呈する。
【００３８】
補間の結果、第一の非巡回フィルタ４０の出力４２には、周波数が基準周波数の半分の雑音信号が存在し、それは、接続線路４３を通じて微分器４５の入力４４に供給される。微分器４５では、単一な（または複数の）時間対離散の雑音信号微分によって雑音信号に含まれる直接成分と最低周波数の周波数成分が抑制される。微分器４５の周波数応答は図７に示すとおりであり（破線）、最低周波数領域のみならず、有用信号帯域の範囲内の約２５ＭＨｚにおいても非常に際立った減衰極点を呈している。
【００３９】
微分器４５によって十分に微分された雑音信号は微分器４５の出力４６から出力され、接続線路４７を通じて第二の非巡回フィルタ４１の入力４８に供給される。第二の非巡回フィルタ４１では、周波数が二倍に減少した雑音信号の標本抽出周波数が補間により二倍に増加し、かくして第二の非巡回フィルタ４１の出力４９には周波数が基準周波数Ｒと一致する雑音信号が存在する。図７は、基本的にローパスフィルタ特性を呈する第二の非巡回フィルタ（ＦＩＲ２フィルタ）の周波数応答（連続線）を示す。
【００４０】
第一の非巡回フィルタ４０、微分器４５、及び第二の非巡回フィルタ４１の周波数応答の組み合わせは、擬似雑音発生器２９の下流のデジタルフィルタ構造の総周波数応答（不連続点を重ねた連続線）をもたらす。周波数の起源と最低周波数領域とで明白な減衰特性が見られる。それとともに、低周波数雑音スペクトルを生成するフィルタ構造全体のバンドパス挙動が有用信号までの周波数領域で明確に見てとれる。有用信号帯域の領域では、最適な信号−雑音マージンを達成するため、全３つのデジタルフィルタ４０、４１、及び４５によって有用信号帯域全体にわたって同時に、比較的均一に減衰挙動が起きている。最後に、有用信号帯域より上の高周波数領域及び最高周波数領域の少なくとも一方においては、ナイキスト限界より上で雑音信号の周波数成分を除去するにあたり、十分な減衰挙動を認めることができる。
【００４１】
図４に示すように、本発明による直接デジタル周波数合成器では、アンチエイリアシングローパスフィルタ１６の出力１７に存在する平滑化された出力周波数信号が、接続線路５８を通じてアナログハイパスフィルタ５２の入力５１に供給される。このアナログハイパスフィルタ５２では、低周波数雑音信号から雑音の多い出力周波数信号を分離する。
【００４２】
図８は、アンチエイリアシングローパスフィルタ１６の出力１７に存在する、先行技術による直接デジタル周波数合成器の出力周波数信号の周波数スペクトルを示す。１９ＭＨｚの周波数では、１００ＭＨｚの基準周波数Ｒにて直接デジタル周波数合成器によって生成される出力周波数信号ＦDDSの有用レベル５３を見ることができる。図８のグラフでは、伝送特性の非直線性とデジタル−アナログ変換器１１の非最適動的挙動によって決まる二次線５４を、３８ＭＨｚと５７ＭＨｚの周波数で明確に見ることができる。それぞれの場合の二次線の間隔は−７０ｄＢｃと−７８ｄＢｃである。
【００４３】
図９は対照的に、アンチエイリアシングローパスフィルタ１６の出力１７に存在する、本発明による離散デジタル周波数合成器の出力信号ＦDDSの周波数スペクトルを示す。この図示例で、加算器１９の出力２２における時間対離散の雑音信号ＮＳと時間対離散の正弦関数値とからなる信号レベルは、調整可能の係数２で減少する。したがって、図９の本発明による直接デジタル周波数合成器の出力周波数信号ＦDDSの有用レベル５３は、図８に示す先行技術による直接デジタル周波数合成器の出力周波数信号ＦDDSの有用レベル５３と比較して６ｄＢ減少する。この状況はまた、出力周波数信号ＦDDSの信号−雑音マージンを常に６ｄＢずつ減ずる。図９は二次線の明白な弱まりを示す（本発明による離散デジタル周波数合成器の出力周波数信号ＦDDSの周波数３８ＭＨｚにおける二次線５４は−７８ｄＢｃの二次線間隔を呈し、周波数５５ＭＨｚにおける二次線５４は＜−８０ｄＢｃの二次線間隔を呈する）。
【００４４】
また、図９においては、０ＭＨｚと約１５ＭＨｚとの間の周波数領域で低周波数雑音信号成分５５が見られるが、それは後ほどアナログハイパスフィルタ５２によって抑制される。アナログハイパスフィルタ５２によるフィルタリングを経た出力周波数信号ＦDDSにおける残留雑音成分は、図１０に示す後続のフェーズロックループ５６によって減衰する。
【００４５】
図１０に示す周波数合成器の概観では、本発明による直接デジタル周波数合成器と後続のフェーズロックループ５６が見られる。図４に示す直接デジタル周波数合成器は本発明による装置５７から成り、装置５７は位相アキュムレータ１、正弦表を含む記憶装置６、加算器１９、周波数分割器２７及び雑音発生器２５、後続のデジタル−アナログ変換器１１、アンチエイリアシングローパスフィルタ１６、ならびに図１０には図示しないアナログハイパスフィルタ５２を備える。
【００４６】
フェーズロックループ５６は、本発明による直接デジタル周波数合成器のアナログハイパスフィルタ５２の出力５７における出力周波数信号ＦDDS（例えば約１７ＭＨｚと２８ＭＨｚとの間の範囲内）を高周波数信号（例えば９００ＭＨｚと１．８ＧＨｚとの間の範囲）に変換する役割を果たす。この目的のため、位相検知器６０の第一の入力５９には、出力周波数信号ＦDDSが接続線路５８を通じて基準信号として供給される。位相検知器６０の第二の入力６２では、フェーズロックループ５６の閉ループと、場合によっては周波数分割出力周波数信号ＦPLLがフィードバックされる。
【００４７】
位相検知器６０では、基準信号として使われる直接デジタル周波数合成器の出力周波数信号ＦDDSと、フェーズロックループ５６の周波数分割出力周波数信号ＦPLLと閉ループとからなる制御偏差が形成される。位相検知器６０の出力６３におけるこの制御偏差は、接続線路６４を通じて制御フィルタ６６の入力６５に供給される。フェーズロックループ５６の最適な動的・静的制御挙動を達成するため、制御フィルタ６６では制御偏差の動的評価を行う（最低過渡回復時間、最小限のオーバーシューティング、最小静的制御偏差、等）。このようにして、フェーズロックループ５６の出力周波数信号ＦPLLは、周波数差形成のための基準パラメータとして使われる直接デジタル周波数合成器の出力周波数信号ＦPLLまで最適な形でフィードバックされる。
【００４８】
制御フィルタ６６の出力６８に存在する出力制御パラメータは、接続線路６７を通じて電圧制御周波数発振器７０の入力に供給される。電圧制御周波数発振器７０は、その出力制御パラメータに基づき、対応する高周波数出力周波数信号ＦPLLを出力７１にて生成する。
【００４９】
電圧制御周波数発振器７０の出力７１に存在する出力周波数信号ＦPLLは、接続線路７２を通じて混合器７４の第一の入力７３に供給される。混合器７４の第二の入力７５には分光的に非常に純粋な混合周波数信号ＦMが存在し、その大きさは出力周波数信号ＦPLLと同じであり、粗い周波数グリッドの中でのみ調整できる。混合器７４がその出力７６で生成する周波数信号は、フェーズロックループ５６の出力周波数信号ＦPLLとキャリア信号入力７５に存在する粗グリッド混合周波数信号ＦMとの差に相当する。このようにして、フェーズロックループ５６の出力周波数信号ＦPLLの周波数は、閉ループブランチと周波数分割器とフェーズロックループとをともなう類推によって、ただし上述のとおりフェーズロックループの出力で位相雑音の大幅な増加を招くこの文脈の中で要求される係数Ｎによる出力周波数信号の周波数分割は伴わずに減少する。
【００５０】
混合器７４によってその出力７６で生成されるさらなる周波数信号は、フェーズロックループ５６の出力周波数信号ＦPLLと第二の入力７５に存在する粗グリッド混合周波数信号ＦMとの和に相当し、混合器７４の後に続くローパスフィルタ７７によって抑制される。
【００５１】
混合器７４の第二の入力７５における分光的に非常に純粋な粗グリッド混合周波数信号ＦMは、周波数逓倍器によって分光的に非常に純粋な固定周波数から生成されるか、あるいは第二のフェーズロックループを使って生成される。
【００５２】
混合器７４によって変換されたフェーズロックループ５６の出力周波数信号ＦPLLは、ローパスフィルタ７７によるローパスフィルタリングの後、接続線路８０及び８１を通じて、さらに接続線路８０及び８１を接続するスイッチ状態をとるスイッチ７９を通じて、周波数分割器７８に供給される。この任意に使用を選べる周波数分割器７８はその際、混合器７４によって変換済みの出力周波数信号ＦPLLで専ら小規模な周波数分割を実施する。周波数分割器７８を使用する場合は、周波数分割器７８の分割係数に応じてフェーズロックループの出力周波数信号ＦPLLの変換をさらに粗く設計できる。
【００５３】
周波数分割器７８の周波数分割出力信号は、接続線路８２及び８３を通じて、さらに接続線路８２及び８３を互いに接続するスイッチ状態をとるスイッチ７９を通じて、位相検知器６０の第二の入力６２に供給される。対照的に、スイッチが別のスイッチ状態に保たれている場合は、混合器７４の周波数減少出力信号が、ローパスフィルタ７７によるローパスフィルタリングを経た後、周波数分割器７８による周波数分割を省いて、接続線路８８と直接接続８４と接続線路８３とを通じて位相検知器６０の第二の入力６２に供給される。
【００５４】
図１１は、離散正弦関数値に離散雑音信号ＮＳを重ね合わせない場合の、先行技術による直接デジタル周波数合成器が上流に接続されたフェーズロックループ５６の出力周波数信号ＦPLLを示す。直接デジタル周波数合成器の出力周波数信号ＦDDSは、図示の例においては、１００ＭＨｚの基準周波数から１６．６６６ＭＨｚの周波数にかけて直接デジタル周波数合成器の調時によって調整する。変調器７４のキャリア信号入力７５における９３４ＭＨｚの混合周波数信号ＦMの供給と、周波数分割器７８における係数４による周波数分割をもって、フェーズロックループ５６の出力周波数信号ＦPLLとして１．０００６６４ＧＨｚ（９３４ＭＨｚ＋４＊１６．６６６ＭＨｚ＝１．０００６６４ＧＨｚ）が得られる。
【００５５】
図１１では、周波数１．０００６６４ＧＨｚにおいてフェーズロックループ５６のこの出力周波数信号ＦPLLの有用レベル８５が明確に図示されている。図１１は、伝送特性の非直線性とデジタル−アナログ変換器１１における非理想的動的関係の結果として有用レベル８５のキャリアの近くで発生する、周波数１．０００６６４ＧＨｚ＋ｋ＊４ｋＨｚ（ｋ＝１、２、３、４、５等）を有する二次線８６をも明示する。対応する二次線間隔はそれぞれ−７５ｄＢｃ、−８２ｄＢｃ、−８３ｄＢｃ、−９５ｄＢｃ、−９０ｄＢｃ、−９３ｄＢｃ、−８９ｄＢｃ、及び−８７ｄＢｃである。
【００５６】
フェーズロックループ５６の出力周波数信号ＦPLLの周波数スペクトルにおける二次線８６は、有用信号レベルの周波数でキャリアに非常に接近している（｜ｆ｜＜１．０００６６４ＧＨｚ＋５０ｋＨｚ）。位相検知器６０における制御偏差形成の後、制御フィルタ６６の入力６５における二次線の周波数は５０ｋＨｚより小さい周波数領域の中に配置され、開フェーズロックループ５６の制御ダイナミクスを根本的に決定づける制御フィルタ６５の制御ダイナミクスによって抑制されない（開フェーズロックループ５６の振幅及び位相スループット周波数の少なくとも一方は大きさが５００ｋＨｚ以内である）。
【００５７】
対照的に、図１２は、本発明による直接デジタル周波数合成器が上流に接続されたフェーズロックループ５６の出力周波数信号ＦPLLを示す。１．０００６６４ＧＨｚの周波数で有用信号レベル８５が見られる。二次線は比較的良好に抑制されている。周波数１．０００６６４ＧＨｚ＋８ｋＨｚでは、そのスペクトルで二次線８６をより一層明確に見てとれる。その二次線間隔は−９３ｄＢｃである。フェーズロックループ５６における係数４による周波数分割のため、本発明による直接デジタル周波数合成器の出力周波数ＦDDSを基準とし、この二次線で−１０５ｄＢｃの二次線間隔を得ている。残りの二次線の二次線間隔はいずれも、フェーズロックループを下流に接続する他の直接デジタル周波数合成器では未だ実現されていない＞−１００ｄＢｃである。
【００５８】
本発明は、例示した典型的実施形態には限定されない。典型的実施形態の特徴は、いずれも任意に相互に組み合わせ可能である。
【図面の簡単な説明】
【００５９】
【図１】デジタル−アナログ変換器の理想的且つ現実的な伝送特性を示すグラフである。
【図２】エイリアシング効果をともなう標本化システムの周波数スペクトルを示すグラフである。
【図３】先行技術による直接デジタル周波数合成器の回路図である。
【図４】本発明による直接デジタル周波数合成器の回路図である。
【図５】本発明により使用できる、雑音発生器の回路図である。
【図６】図５の擬似雑音発生器の回路図の細部を示す図である。
【図７】本発明により使用できる、雑音発生器の周波数スペクトルを示すグラフである。
【図８】先行技術による直接デジタル周波数合成器の出力信号を示すグラフである。
【図９】本発明による直接デジタル周波数合成器の出力信号を示すグラフである。
【図１０】本発明によるフェーズロックループが下流に接続された直接デジタル周波数合成器からなる、本発明による周波数合成器を示す図である。
【図１１】フェーズロックループが下流に接続された先行技術による直接デジタル周波数合成器からなる、周波数合成器の出力信号を示すグラフである。
【図１２】フェーズロックループが下流に接続された本発明による周波数合成器からなる、周波数合成器の出力信号を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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