(57)【要約】  Ｌｏｗ−ｋ誘電体含有半導体デバイスと共に使用される電子パッケージング材料が提供される。
2007511101.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層を有するアンダーフィル半導体デバイスの信頼性を改善する方法であって、
銅電気的相互接続と、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層と、表面上にメタライゼーションを有する半導体チップと、
前記半導体チップが導電性材料を介して前記銅電気的相互接続に電気的に相互接続される表面上に電気的接触パッドを有するキャリア基板と
を有する半導体デバイスを提供するステップと、
前記半導体チップと前記キャリア基板の前記電気的に相互接続された表面間に熱硬化性アンダーフィル組成物を設けて、半導体デバイスアセンブリを形成するステップと、
前記熱硬化性アンダーフィル組成物を硬化させるのに十分な高い温度条件に前記半導体デバイスアセンブリを露出するステップと
を含み、
前記熱硬化性アンダーフィル組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に約２５ｐｐｍ／℃未満の熱膨張係数、または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記熱硬化性アンダーフィル組成物を提供するのに十分な量だけ存在し、硬化後に、前記熱硬化性アンダーフィル組成物が、−６５℃から１２５℃の間、１０ＭＰａ／℃から約−１０ＭＰａ／℃の範囲の弾性率vs温度比を有する方法。
【請求項２】
前記半導体チップと前記キャリア基板が対合された後、前記熱硬化性アンダーフィル組成物が、ディスペンスされ、その間のスペースを充填することによって提供され、前記半導体デバイスが形成される請求項１に記載の方法。
【請求項３】
前記熱硬化性アンダーフィル組成物が、前記半導体チップと前記キャリア基板の一方または両方の電気相互接続面の少なくとも一部にディスペンスされることによって提供され、次いで前記半導体チップおよび前記キャリア基板が対合され、前記半導体デバイスが形成される請求項１に記載の方法。
【請求項４】
前記キャリア基板が回路板である請求項１に記載の方法。
【請求項５】
前記導電性材料がはんだである請求項１に記載の方法。
【請求項６】
前記はんだが、Ｓｎ（６３）：Ｐｂ（３７）、Ｐｂ（９５）：Ｓｎ（５）、Ｓｎ：Ａｇ（３．５）：Ｃｕ（０．５）、およびＳｎ：Ａｇ（３．３）：Ｃｕ（０．７）からなる群から選択される請求項５に記載の方法。
【請求項７】
銅電気相互接続と、ｌｏｗ−Ｋ  ＩＬＤの層とを含む半導体チップと、表面上にメタライゼーションを有する半導体チップと、
前記半導体チップが電気的に相互接続される表面上に電気的接触パッドを有する回路板と、
前記半導体チップと前記回路板の間の熱硬化性アンダーフィル組成物と
を備える半導体デバイスであって、
前記熱硬化性アンダーフィル組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数、または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記熱硬化性アンダーフィル組成物を提供するのに十分な量だけ存在し、前記熱硬化性アンダーフィル組成物が、−６５℃から１２５℃の間で、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する半導体デバイス。
【請求項８】
前記導電性材料がはんだである請求項７に記載の方法。
【請求項９】
前記はんだが、Ｓｎ（６３）：Ｐｂ（３７）、Ｐｂ（９５）：Ｓｎ（５）、Ｓｎ：Ａｇ（３．５）：Ｃｕ（０．５）、およびＳｎ：Ａｇ（３．３）：Ｃｕ（０．７）からなるグループから選択される請求項８に記載の方法。
【請求項１０】
内部の少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層に接触する銅電気相互接続と、キャリア基板が電気的に接続される表面上にメタライゼーションとを有する半導体チップを含む半導体デバイスと、
前記半導体デバイスが電気的に相互接続される表面上に電気的接触パッドを有する回路板と、
前記半導体デバイスと前記回路板の間の熱硬化性アンダーフィル組成物と
を備える半導体デバイスアセンブリであって、
前記熱硬化性アンダーフィル組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数、または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記熱硬化性アンダーフィル組成物を提供するのに十分な量だけ存在し、前記熱硬化性アンダーフィル組成物が、−６５℃から１２５℃の間で、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する半導体デバイスアセンブリ。
【請求項１１】
前記導電性材料がはんだである請求項１０に記載の方法。
【請求項１２】
前記はんだが、Ｓｎ（６３）：Ｐｂ（３７）、Ｐｂ（９５）：Ｓｎ（５）、Ｓｎ：Ａｇ（３．５）：Ｃｕ（０．５）、およびＳｎ：Ａｇ（３．３）：Ｃｕ（０．７）からなるグループから選択される請求項１１に記載の方法。
【請求項１３】
所定のパターンに配置された電気的接点を有し、キャリア基板との電気的係合を実現することのできる半導体チップを備える集積回路チップであって、
前記電気的接点と接触するフラクシング剤と、
前記フラクシング剤とは別個の、前記チップダイと接触する熱硬化性アンダーフィル組成物と、
任意成分として、適切な条件に露出したときにその反応生成物が制御可能に劣化可能な熱硬化性組成物と
を備え、
前記熱硬化性組成物が存在するとき、前記熱硬化性組成物は、前記フラクシング剤および前記熱硬化性アンダーフィル組成物とは別個のものであり、前記熱硬化性アンダーフィル組成物と接触し、
前記電気的接点が、前記キャリア基板との前記電気的係合を実現するようにフロー可能であり、前記熱硬化性アンダーフィル組成物と、前記熱硬化性組成物が存在するときは前記熱硬化性組成物とは、前記回路チップを前記キャリア基板に接着するように硬化可能であり、前記熱硬化性組成物が存在するとき、前記熱硬化性組成物は、前記回路チップを前記キャリア基板から解放するように制御可能に劣化可能であり、前記熱硬化性アンダーフィル組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数、または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記熱硬化性アンダーフィル組成物を提供するのに十分な量だけ存在し、硬化後、前記熱硬化性アンダーフィル組成物が、−６５℃から１２５℃の間で、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する集積回路チップ。
【請求項１４】
前記導電性材料がはんだである請求項１３に記載の方法。
【請求項１５】
前記はんだが、Ｓｎ（６３）：Ｐｂ（３７）、Ｐｂ（９５）：Ｓｎ（５）、Ｓｎ：Ａｇ（３．５）：Ｃｕ（０．５）、およびＳｎ：Ａｇ（３．３）：Ｃｕ（０．７）からなるグループから選択される請求項１４に記載の方法。
【請求項１６】
回路板と、
熱硬化性アンダーフィル成分と、任意選択で熱硬化性成分とによって回路板に接着された半導体チップであって、熱硬化性成分の反応生成物が適切な条件に露出されたときに制御可能に劣化可能であり、前記熱硬化性成分が、チップダイを回路板基板から解放するように制御可能に劣化することができ、前記チップダイが、前記回路板基板と電気的に接続する電気的接点を含み、前記電気的接続が、フラクシング剤によって前記電気的接点を前記回路板基板にボンディングすることによって達成され、前記フラクシング剤が、前記熱硬化性アンダーフィル成分および前記熱硬化性成分とは別個のものであり、前記熱硬化性アンダーフィル組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後、約２５ｐｐｍ／℃未満の熱膨張係数、または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記熱硬化性アンダーフィル組成物を提供するのに十分な量だけ存在し、硬化後、前記熱硬化性アンダーフィル組成物が、−６５℃から１２５℃の間で、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する半導体チップと
を備える集積回路チップアセンブリ。
【請求項１７】
前記導電性材料がはんだである請求項１６に記載の方法。
【請求項１８】
前記はんだが、Ｓｎ（６３）：Ｐｂ（３７）、Ｐｂ（９５）：Ｓｎ（５）、Ｓｎ：Ａｇ（３．５）：Ｃｕ（０．５）、およびＳｎ：Ａｇ（３．３）：Ｃｕ（０．７）からなるグループから選択される請求項１７に記載の方法。
【請求項１９】
集積回路アセンブリを組み立てる方法であって、
請求項１３に従って集積回路チップを提供するステップと、
集積回路チップをキャリア基板に接合し、対合アセンブリを形成するステップと、
ステップ（ｂ）で形成した前記アセンブリを、前記電気的接点をフロー可能にし、前記熱硬化性アンダーフィル組成物を硬化させるのに十分な高い温度条件に露出し、それによって、前記集積回路チップを前記キャリア基板に接着する際に電気的相互接続を確立するステップと
を含む方法。
【請求項２０】
集積回路チップを組み立てる方法であって、
所定のパターンに配置された電気的接点を有する半導体チップを提供するステップと、
前記電気的接点の少なくとも一部にフラクシング剤を塗布するステップと、
熱硬化性アンダーフィル組成物をフロー可能な形で前記半導体チップ上の前記電気的接点の周りにディスペンスするステップであって、前記熱硬化性アンダーフィル組成物が、前記フラクシング剤とは別個のものであり、前記熱硬化性アンダーフィル組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に約２５ｐｐｍ／℃未満の熱膨張係数、または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記熱硬化性アンダーフィル組成物を提供するのに十分な量だけ存在し、硬化後、前記熱硬化性アンダーフィル組成物が、−６５℃から１２５℃の間で、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有するステップと
を含む方法。
【請求項２１】
前記導電性材料がはんだである請求項２０に記載の方法。
【請求項２２】
前記はんだが、Ｓｎ（６３）：Ｐｂ（３７）、Ｐｂ（９５）：Ｓｎ（５）、Ｓｎ：Ａｇ（３．５）：Ｃｕ（０．５）、およびＳｎ：Ａｇ（３．３）：Ｃｕ（０．７）からなるグループから選択される請求項２１に記載の方法。
【請求項２３】
信頼性が改善された、半導体デバイスを組み立てる方法であって、
一方の面がキャリア基板にボンディングするためのものであり、他方の面が電気的相互接続を確立するための電気的相互接続を有するものである対向する面を有し、１００ミクロン未満の厚さを有する半導体チップを提供するステップと、
前記半導体チップをボンディングする表面の部分と、前記半導体チップと電気的相互接続を確立する表面の別の部分とを有するキャリア基板を提供するステップと、
前記半導体チップとキャリア基板が対合したときに約１０ミクロン未満のボンドラインを確立するのに十分な量だけ、前記半導体チップのボンディング面と前記キャリア基板のボンディング面の一方または両方の少なくとも一部に熱硬化性ダイ取付け組成物を提供するステップと、
前記半導体チップのボンディング面を前記キャリア基板のボンディング面と対合させて半導体デバイスアセンブリを形成し、前記半導体デバイスアセンブリを、前記熱硬化性ダイ取付け組成物を硬化させるのに十分な高い温度条件に露出し、それによって前記半導体デバイスを前記キャリア基板にボンディングするステップと、
前記半導体デバイスと前記キャリア基板の間で電気的相互接続を確立するステップと
を含み、
硬化したとき、前記熱硬化性ダイ取付け組成物が、−６５℃から１２５℃の間で、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する方法。
【請求項２４】
前記熱硬化性ダイ取付け組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記熱硬化性ダイ取付け組成物を提供するのに十分な量だけ存在する請求項２３に記載の方法。
【請求項２５】
一方の面がキャリア基板にボンディングするためのものであり、他方の面が電気的相互接続を確立するための電気的相互接続を有する対向する面を有し、１００ミクロン未満の厚さを有する半導体チップと、
前記半導体チップをボンディングする表面の部分と、前記半導体チップと電気的相互接続を確立する表面の別の部分とを有するキャリア基板と、
約１０ミクロン未満のボンドラインを形成するための、前記半導体チップおよび前記キャリア基板のボンディング面間のダイ取付け組成物と
を備える半導体デバイスであって、
ダイ取付け組成物が、−６５℃から１２５℃の間で、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する半導体デバイス。
【請求項２６】
前記ダイ取付けアンダーフィル組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記ダイ取付け組成物を提供するのに十分な量だけ存在する請求項２５に記載のデバイス。
【請求項２７】
前記ダイ取付け組成物が充填剤を含む請求項２３に記載の方法。
【請求項２８】
前記充填剤が伝導性である請求項２７に記載の方法。
【請求項２９】
前記充填剤が導電性である請求項２８に記載の方法。
【請求項３０】
前記充填剤が熱伝導性である請求項２８に記載の方法。
【請求項３１】
前記充填剤が非伝導性である請求項２７に記載の方法。
【請求項３２】
前記充填剤がテフロンである請求項２７に記載の方法。
【請求項３３】
前記充填剤がシリカである請求項２７に記載の方法。
【請求項３４】
前記キャリア基板が回路板である請求項２５に記載の半導体デバイス。
【請求項３５】
少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層を有する半導体チップを備える半導体デバイスの信頼性を改善する方法であって、
銅電気相互接続と、ｌｏｗ−Ｋ  ＩＬＤの層とを含み、表面上にメタライゼーションを有する第１半導体チップと、
一方の面がキャリア基板にボンディングするためのものであり、他方の面が前記第１半導体チップと前記キャリア基板の両方と電気的相互接続を確立するためのものである対向する面を有する第２半導体チップであって、前記キャリア基板が、前記第１半導体チップまたは前記第２半導体チップの少なくとも一方が電気的に相互接続される表面上に電気的接触パッドを有する第２半導体チップと
を備える半導体デバイスを提供するステップと、
前記第２半導体チップと前記キャリア基板の間に第１硬化可能組成物を提供するステップと、
前記第１半導体チップと前記第２半導体チップの間に第２硬化可能組成物を設けて半導体デバイスアセンブリを形成するステップと、
前記第１および第２組成物を硬化させるのに十分な条件に前記半導体デバイスアセンブリを露出するステップであって、硬化したとき、前記組成物のうちの少なくとも１つが、−６５℃から１２５℃の間で、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有するステップと
を含む方法。
【請求項３６】
前記第１組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記第１組成物を提供するのに十分な量だけ存在する請求項３５に記載の方法。
【請求項３７】
前記第２組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記第２組成物を提供するのに十分な量だけ存在する請求項３５に記載の方法。
【請求項３８】
表面上の銅電気的相互接続と、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層とを含み、表面上にメタライゼーションを有する第１半導体チップと、
一方の面がキャリア基板にボンディングするためのものであり、他方の面が前記第１半導体チップと前記キャリア基板の両方と電気的相互接続を確立するためのものである、対向する面を有する第２半導体チップであって、前記キャリア基板が、第１半導体チップまたは前記第２半導体チップの少なくとも一方が電気的に相互接続される表面に電気的接触パッドを有する第２半導体チップと、
前記第２半導体チップとキャリア基板との間の第１組成物と、
前記第１半導体チップと前記第２半導体チップとの間の第２組成物とを含み、前記第１組成物または前記第２組成物の少なくとも一方が、−６５℃から１２５℃の間、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する半導体デバイス。
【請求項３９】
前記第１組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記第１組成物を提供するのに十分な量だけ存在する請求項３８に記載の半導体デバイス。
【請求項４０】
前記第２組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記第２組成物を提供するのに十分な量だけ存在する請求項３８に記載の半導体デバイス。
【請求項４１】
表面上の銅電気的相互接続と、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層と、表面上にメタライゼーションを有する第１半導体チップと、
一方の面がキャリア基板にボンディングするためのものであり、他方の面が前記第１半導体チップと前記キャリア基板の両方と電気的相互接続を確立するためのものである、対向する面を有する第２半導体チップであって、前記キャリア基板が、前記第１半導体チップまたは前記第２半導体チップの少なくとも一方が電気的に相互接続される表面上に電気的接触パッドを有する第２半導体チップと、
前記第２半導体チップとキャリア基板との間の第１組成物と、
半導体デバイスアセンブリを形成するための、前記第１半導体チップと前記第２半導体チップとの間の第２組成物と、
を含み、前記第１組成物または前記第２組成物の少なくとも一方が、−６５℃から１２５℃の間で、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する半導体デバイス。
【請求項４２】
前記第１組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記第１組成物を提供するのに十分な量だけ存在する請求項４１に記載の半導体デバイス。
【請求項４３】
前記第２組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記第２組成物を提供するのに十分な量だけ存在する請求項４１に記載の半導体デバイス。
【請求項４４】
前記キャリア基板が回路板である請求項４１に記載の半導体デバイス。
【請求項４５】
少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層を有する半導体デバイスの信頼性を改善する方法であって、
銅電気的相互接続と、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層と、表面上にメタライゼーションを有する半導体チップと、
前記半導体チップが電気的に相互接続される表面上に電気的接触パッドを有するキャリア基板と
を有する半導体デバイスを提供するステップと、
前記半導体デバイス上に熱硬化性成形化合物を設け、前記熱硬化性成形化合物を硬化させるのに十分な高い温度条件に前記半導体デバイスを露出するステップと
を含み、
前記硬化性成形化合物が、−６５℃から１２５℃の間で、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する方法。
【請求項４６】
前記熱硬化性成形化合物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記熱硬化性成形化合物を提供するのに十分な量だけ存在する請求項４５に記載の方法。
【請求項４７】
銅電気的相互接続と、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層と、表面上にメタライゼーションを有する半導体チップと、
前記半導体チップが電気的に相互接続される表面上に電気的接触パッドを有するキャリア基板と
を有する半導体デバイスと、
その上の硬化された成形化合物であって、−６５℃から１２５℃の間で、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する硬化された成形化合物と
を備えるカプセル化半導体デバイス。
【請求項４８】
前記成形化合物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数または約５０ｐｐｍ／℃より大きい熱膨張係数示す成形化合物を提供するのに十分な量だけ存在する請求項４７に記載のカプセル化半導体デバイス。
【請求項４９】
前記半導体チップと電気的に相互接続された第２半導体チップをさらに備える請求項４７に記載のカプセル化半導体デバイス。
【請求項５０】
エポキシ樹脂成分、ベンゾキサジン成分、およびそれらの組合せからなるグループから選択された硬化性成分と、
無水物成分、窒素含有化合物、カチオン触媒、およびそれらの組合せからなる群から選択された硬化剤成分と
を含む熱硬化性組成物であって、
充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記熱硬化性組成物を提供するのに十分な量だけ存在し、硬化後、前記熱硬化性組成物が、−６５℃から１２５℃の間、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する熱硬化性組成物。
【請求項５１】
アンダーフィル、ダイ取付け接着剤、液状カプセル材、成形化合物、およびエンドキャップカプセル剤からなる群から選択された電子パッケージング材料として使用するのに適した、請求項５０に記載の熱硬化性組成物。
【発明の詳細な説明】
【背景技術】
【０００１】
低誘電率（「ｌｏｗ−ｋ」）誘電体材料（または層間誘電体層「ＩＬＤ」）は、将来の先進集積回路製造の発展において重要な役割を果たし、サブ０．１８ミクロン製造プロセスでの銅相互接続の使用を可能にする。ｌｏｗ−ｋ  ＩＬＤは、銅相互接続をその周囲から絶縁し、相互接続間のクロストークを低くするように保証するために集積回路製造で使用される。クロストークは、回路内の誤作動を引き起こすので、集積回路製造では一般的な問題である。集積回路のサイズが縮小し続けるにつれて、クロストークはより顕著となる。集積回路製造で使用される従来の層間材料の誘電率は通常、＞３．０の範囲にある。しかし、単一のチップ上の入力／出力の密度が引き続き増加すると、クロストークの問題が増大する。
【０００２】
したがって、約２．５未満の誘電率を有するｌｏｗ−Ｋ  ＩＬＤが、よりコンパクトな集積回路の効率を最大にするための集積回路の設計の重要な特徴である。そのような材料の一つは、Ｂｌａｃｋ  Ｄｉａｍｏｎｄとして知られており、Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓから市販されている。
【０００３】
ｌｏｗ−Ｋ  ＩＬＤを使用する０．０９ミクロン、さらには０．０６５ミクロンのチップ製造プロセスへの趨勢を示す業界内の発表が報告されてきた。しかし、チップメーカは、許容できるパッケージレベルの信頼性を達成することに苦労しているので、その点での進歩は現在まで妨げられてきた。
【０００４】
低熱膨張係数（「ＣＴＥ」）、高弾性率のエポキシベースの成形化合物（モールド材料）、カプセル材（封止剤）、ダイ取付け接着材料、アンダーフィルシーラント材料などの従来の電子パッケージング材料は、ｌｏｗ−Ｋ  ＩＬＤへの損傷を防止するためのパッケージ応力に対する必要な保護を与えることができないように見える。もろい性質であるｌｏｗ−Ｋ  ＩＬＤは一般に、酸化シリコン、窒化シリコン、フッ化シリコンガラスなどの従来のＩＬＤ材料よりも弱く、かつもろく、その結果、熱履歴の間に誘発された応力によって破壊され、割れてしまう。従来型電子パッケージング材料と組み合わされるとき、破壊およびクラッキングは層間剥離となる（図４参照）。パッケージングプロセス調節および材料特性最適化を通してＩＬＤクラッキング問題を解決しようとしてかなりの研究開発資源が費やされた。しかし、ｌｏｗ−Ｋ  ＩＬＤクラッキング障害を低減する点で現在までほとんど進歩は報告されていない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、ｌｏｗ−ｋ  ＩＬＤと共に使用するのに適合性があり、ＩＬＤクラッキング障害を生じさせる内部パッケージ応力を低減する、アンダーフィルシーラント材料、カプセル材料（封止剤）、ダイ取付け接着材料、成形化合物（モールド材料）などの先進応用例に適した電子パッケージング材料を提供することが望ましい。さらに、そのようなＩＬＤと共に組み立てられた電子パッケージを提供すること、および向上した物性を有するそのような電子パッケージを製造する方法を提供することが好ましい。
【課題を解決するための手段】
【０００６】
一般に、本発明は、以下に述べるような、電子パッケージに対する内部パッケージ応力の低減を実現する。
【０００７】
以前の電子パッケージング手法における従来の知識に反して、本発明は、低弾性率、高ＣＴＥのエポキシベースの材料が半導体パッケージ内のＩＬＤに対する最適な応力低減をもたらさないことを示す。むしろ、電子パッケージング材料の弾性率、ＣＴＥ、およびＴｇの最適化された組合せが、ｌｏｗ−ｋ  ＩＬＤと共に組み立てられた半導体パッケージ内で発生する内部応力を著しく低減するのに望ましい。本発明は、約−７．５ＭＰａ／℃などの−６５℃から１２５℃の間で、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を示すことにより、ｌｏｗ−Ｋ  ＩＬＤと共に組み立てられた半導体パッケージ内で発生した内部応力を著しく低減させることのできる電子パッケージング材料を提供する。
【０００８】
さらに、ｌｏｗ−Ｋ  ＩＬＤが半導体パッケージで使用されているか否かに関わらず、本発明は、非常に薄い半導体チップ（１００ミクロン未満など）と、半導体チップと回路板の間で１０ミクロン未満のボンドラインとを有する半導体パッケージに対して上述の特典および利点を与える。
【０００９】
したがって、本発明は、一態様において、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層を有するアンダーフィル半導体デバイスの信頼性を改善する方法を提供する。この方法の各ステップには、
銅電気相互接続と、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層とを含む半導体チップと、
半導体チップが電気的に相互接続される表面上に電気的接触パッドを有するキャリア基板と
を有する半導体デバイスを提供するステップと、
半導体チップとキャリア基板の電気的に相互接続された表面間に熱硬化性アンダーフィル組成物を設けて、半導体デバイスアセンブリを形成するステップと、
熱硬化性アンダーフィル組成物を硬化させるのに十分な高い温度条件に半導体デバイスアセンブリを露出するステップとが含まれる。
【００１０】
一実施形態では、半導体チップおよびキャリア基板が対合された後、熱硬化性アンダーフィル組成物が、ディスペンスされて、その間のスペースを充填することによって提供されることで半導体デバイスが形成される。
【００１１】
別の実施形態では、熱硬化性アンダーフィル組成物が、半導体チップとキャリア基板の一方または両方の電気相互接続面の少なくとも一部にディスペンスされることによって提供され、次いで半導体チップおよびキャリア基板が対され、半導体デバイスが形成される。
【００１２】
この態様では、半導体デバイスが、フリップチップアセンブリとしても設けられ、
銅電気相互接続と、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層とを含む半導体チップと、
半導体チップが電気的に相互接続される表面上に電気的接触パッドを有する回路板と、
半導体チップと回路板の間のアンダーフィル組成物と
を備える。
【００１３】
半導体デバイスアセンブリは、チップスケールパッケージとしても設けられ、
銅電気相互接続と、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層とを含み、キャリア基板が電気的に接続される半導体チップを有する半導体デバイスと、
半導体デバイスが電気的に相互接続される表面上に電気的接触パッドを有する回路板と、
半導体デバイスと回路板の間のアンダーフィル組成物と
を備える。
【００１４】
事前塗布されたアンダーフィル組成物が、さらに集積回路チップまたはキャリア基板上に設けられる。集積回路チップは、所定のパターンに配置された電気的接点を有し、キャリア基板との電気的係合を実現することのできる半導体チップを備える。したがってこの場合、事前塗布されたアンダーフィル組成物は、
電気的接点と接触するフラクシング剤と、
フラクシング剤とは別個の、チップダイと接触する熱硬化性アンダーフィル組成物と、
任意成分として、適切な条件に露出したときにその反応生成物が制御可能に劣化可能な熱硬化性組成物と
を含む。
【００１５】
熱硬化性組成物が存在するとき、熱硬化性組成物は、フラクシング剤および熱硬化性アンダーフィル組成物とは別個のものであり、熱硬化性アンダーフィル組成物と接触し、電気的接点は、キャリア基板との電気的係合を実現するようにフロー可能であり、熱硬化性アンダーフィル組成物と熱硬化性組成物（存在するとき）とは、回路チップをキャリア基板に接着するように硬化可能であり、熱硬化性組成物（存在するとき）は、回路チップがキャリア基板からはがれるように制御可能に劣化可能である。
【００１６】
事前塗布されたアンダーフィルの別の実施形態では、集積回路チップアセンブリが設けられる。この場合、集積回路チップアセンブリは、
回路板と、
熱硬化性アンダーフィル成分と、任意選択で熱硬化性成分とによって回路板に接着された半導体チップであって、熱硬化性成分の反応生成物は適切な条件に露出されたときに制御可能に劣化可能であり、チップダイを回路板基板から解放するように制御可能に劣化することができ、チップダイは、回路板基板と電気的に係合する電気的接点を含み、電気的係合は、フラクシング剤によって電気的接点を回路板基板にボンディングすることによって達成され、フラクシング剤は、熱硬化性アンダーフィル成分および熱硬化性成分とは別個のものである半導体チップと
を含む。
【００１７】
集積回路アセンブリを組み立てる方法も提供され、その各ステップには、
集積回路チップを提供するステップと、
集積回路チップをキャリア基板に接合し、対合アセンブリを形成するステップと、
そのように形成した対合アセンブリを、電気的接点をフロー可能にし、熱硬化性アンダーフィル組成物を硬化させるのに十分な高い温度条件に露出し、それによって、集積回路チップをキャリア基板に接着する際に電気的相互接続を確立するステップと
が含まれる。
【００１８】
フロー可能な電気的接点および熱硬化性アンダーフィル組成物の代わりに、異方性導電性接着組成物または異方性導電性フィルムを使用して、電気的に接続された接合を形成することもできる。例えば、米国特許第５７６９９９６号、第５８５１６４４号、第５９１６６４１号、第６１１０３９９号、第６１４９８５７号、６４２３１７２号、および第６４０２８７６号を参照されたい。
【００１９】
集積回路チップを組み立てる方法も提供され、その各ステップには、
所定のパターンに配置された電気的接点を有する半導体チップを提供するステップと、
電気的接点の少なくとも一部にフラクシング剤を塗布するステップと、
熱硬化性アンダーフィル組成物をフロー可能な形で半導体チップ上の電気的接点（またはキャリア基板上）の周りにディスペンスするステップであって、熱硬化性アンダーフィル組成物が、フラクシング剤とは別個のものであるステップと
が含まれる。
【００２０】
この態様では、硬化したとき、熱硬化性アンダーフィル組成物は、−６５℃から１２５℃の間で、約−７．５ＭＰａ／℃などの−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する。
【００２１】
別の態様では、本発明は、半導体チップが１００ミクロン未満の厚さを有し、半導体デバイスと回路板の間のボンドラインが１０ミクロン未満である場合などで、信頼性が向上した半導体デバイスを組み立てる方法を提供する。この方法の各ステップには、
一方の面がキャリア基板にボンディングするためのものであり、他方の面が電気的相互接続を確立するための電気的相互接続を有し、１００ミクロン未満の厚さを有する、対向する面を有する半導体チップを提供するステップと、
半導体チップをボンディングする表面の部分と、半導体チップと電気的相互接続を確立する表面の別の部分とを有するキャリア基板を提供するステップと、
半導体チップとキャリア基板が対合したときに約１０ミクロン未満のボンドラインを確立するのに十分な量だけ、半導体チップのボンディング面とキャリア基板のボンディング面の一方または両方の少なくとも一部に熱硬化性ダイ取付け組成物を提供するステップと、
半導体チップのボンディング面をキャリア基板のボンディング面と対合させて半導体デバイスアセンブリを形成し、半導体デバイスアセンブリを、熱硬化性ダイ取付け組成物を硬化させるのに十分な高い温度条件に露出し、それによって半導体デバイスをキャリア基板にボンディングするステップと、
半導体デバイスとキャリア基板の間で電気的相互接続を確立するステップと
が含まれる。
【００２２】
この方法はまた半導体デバイスも提供し、この半導体デバイスは、
一方の面がキャリア基板にボンディングするためのものであり、他方の面が電気的相互接続を確立するための電気的相互接続を有し、１００ミクロン未満の厚さを有する、対向する面を有する半導体チップと、
半導体チップをボンディングする表面の部分と、半導体チップと電気的相互接続を確立する表面の別の部分とを有するキャリア基板と、
約１０ミクロン未満のボンドラインを形成するための、半導体チップおよびキャリア基板のボンディング面間のダイ取付け組成物と
を含む。
【００２３】
この半導体デバイスでは、キャリア基板は回路板でよい。
【００２４】
代替実施形態では、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層を有する半導体チップを有する半導体デバイスの信頼性を改善する方法が提供され、この方法の各ステップには、
銅電気相互接続と、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層とを含む第１の半導体チップと、
一方の面がキャリア基板にボンディングするためのものであり、他方の面が第１半導体チップとキャリア基板の両方と電気的相互接続を確立するためのものである対向する面を有する第２半導体チップ（銅電気相互接続と、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層とを有してもよい）と、
第２半導体チップが電気的に相互接続される表面上に電気的接触パッドを有するキャリア基板とを有する半導体デバイスを提供するステップと、
第２半導体チップとキャリア基板の間にダイ取付け組成物を提供するステップと、
第１半導体チップと第２半導体チップの間にダイ取付け組成物を設けて半導体デバイスアセンブリを形成するステップと、
ダイ取付け組成物を硬化させるのに十分な条件に半導体デバイスアセンブリを露出するステップと
が含まれる。
【００２５】
この実施形態では、半導体デバイスも提供され、その半導体デバイスは、
銅電気的相互接続と、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層とを含む第１半導体チップと、
一方の面がキャリア基板にボンディングするためのものであり、他方の面が第１半導体チップとキャリア基板の両方と電気的相互接続を確立するためのものである対向する面を有する第２半導体チップ（銅電気相互接続と、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層とを有してもよい）と、
第２半導体チップが電気的に相互接続される表面上に電気的接触パッドを有するキャリア基板と、
第２半導体チップとキャリア基板の間の第１ダイ取付け組成物と、
半導体デバイスアセンブリを形成するための、第１半導体チップと第２半導体チップのボンディング面との間の第２ダイ取付け組成物と
を含む。
【００２６】
この態様では、ダイ取付け組成物は、−６５℃から１２５℃の間で、約−７．５ＭＰａ／℃などの−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する。
【００２７】
別の態様では、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層を有する半導体デバイスの信頼性を改善する方法が提供され、その方法の各ステップには、
銅電気的相互接続と、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層とを含む半導体チップと、
半導体チップが電気的に相互接続される表面上に電気的接触パッドを有するキャリア基板と
を有する半導体デバイスを提供するステップと、
半導体デバイスの上に熱硬化性成形化合物を設け、熱硬化性成形化合物を硬化させるのに十分な高い温度条件に半導体デバイスを露出するステップと
を含む。
【００２８】
この方法は、カプセル化（封止）半導体デバイスをもたらし、このカプセル化半導体デバイスは、
銅電気相互接続と、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層とを含む半導体チップと、
半導体チップが電気的に相互接続される表面上に電気的接触パッドを有するキャリア基板と、
それを覆う硬化された成形化合物と
を有する半導体デバイスを含む。
【００２９】
この態様では、成形化合物は、−６５℃から１２５℃の間で、約−７．５ＭＰａ／℃などの−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する。
【００３０】
こうした実施形態および態様では、導電性材料は、以下の混合物を有するようなはんだでよい。Ｓｎ（６３）：Ｐｂ（３７）、Ｐｂ（９５）：Ｓｎ（５）、Ｓｎ：Ａｇ（３．５）：Ｃｕ（０．５）、またはＳｎ：Ａｇ（３．３）：Ｃｕ（０．７）。
【００３１】
最後に、本発明は、エンドキャップカプセル剤のような、アンダーフィルシーラント、ダイ取付け接着組成物、液状カプセル剤、および／または成形化合物（モールド材料）などの電子パッケージング材料として使用するのに適した熱硬化性組成物を提供する。熱硬化性組成物は、１バージョンでは、エポキシ樹脂成分および無水物成分を含み、別のバージョンでは、エポキシ樹脂成分およびカチオン硬化剤を含み、さらに別のバージョンでは、エポキシ樹脂成分と、アミン含有化合物、アミド含有化合物、イミダゾール含有含有化合物、アザ含有化合物などの窒素含有硬化剤を含み、さらに別のバージョンでは、ベンゾキサジン成分に対する硬化剤を伴う、または伴わないベンゾキサジン成分を含む。
【００３２】
したがって、本発明の組成物は、硬化後に、熱膨張係数約２５ｐｐｍ／℃未満または熱膨張係数約５０ｐｐｍ／℃より大きく、−６５℃から１２５℃の間で、約−７．５ＭＰａ／℃などの−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比という重要な性能特性を示す。こうした性能特性は、以下の場合のような半導体デバイスパッケージング技術で特に重要である。
銅電気的相互接続および少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層を有する半導体チップが使用される場合、
現行の呼び厚さ約３５０ミクロンの半導体チップに比べて、１００ミクロン未満などの比較的薄い半導体チップが使用される場合、および
現行の呼びボンドライン厚（「ＢＬＴ」）２５ミクロンのチップ取付け層に対して、１０ミクロン未満などの比較的薄いチップ取付け層が使用される場合。
【００３３】
銅相互接続および少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層を有する半導体チップが使用されるとき、この性能特性は、組み立てられる半導体デバイスの信頼性を改善する（すなわち、ＩＬＤ中のクラッキングを防止する）。
【００３４】
より具体的には、フリップチップパッケージでは、アンダーフィルシーラントが銅相互接続および少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層で構築された半導体チップと接触するとき、この性能特性は信頼性を改善する。このようにして、半導体デバイス上の応力がアンダーフィルシーラントによって大幅に吸収され、したがってｌｏｗ−Ｋ  ＩＬＤが保護される。さらに、ワイヤボンデッドスタックドダイパッケージでは、ダイ取付け材料が銅相互接続および少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層で構築された半導体チップの表面と接触するとき、この性能特性は信頼性を改善する。さらに、ワイヤボンデッドスタックドダイパッケージまたは単一ダイパッケージでは、成形化合物が銅相互接続および少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層で構築された半導体チップと接触するとき、この性能特性は信頼性を改善する。また、やはりワイヤボンデッドスタックドダイパッケージまたは単一ダイパッケージでは、カプセル材料が銅相互接続および少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層で構築された半導体チップと接触するとき、この性能特性は信頼性を改善する。
【００３５】
現行の呼び厚さ約３５０ミクロンの半導体チップに比べて、１００ミクロン未満などの比較的薄い半導体チップが使用されるとき、この性能特性は信頼性を改善する（すなわち、ｌｏｗ−Ｋ  ＩＬＤ中のクラッキングまたは半導体チップ自体のクラッキングを防止する）。
【００３６】
より具体的には、フリップチップパッケージでは、ｌｏｗ−Ｋ  ＩＬＤ層がパッケージ内で使用されるか否かに関わらず、アンダーフィルシーラントがダイ応力を軽減するように意図されるので、この性能特性は信頼性を改善する。さらに、ワイヤボンデッドダイパッケージでは、ｌｏｗ−Ｋ  ＩＬＤ層がパッケージ内で使用されるか否かに関わらず、かつスタックドダイアセンブリが使用されるか否かに関わらず、ダイ取付けがダイ応力を軽減するように意図されるので、この性能特性は信頼性を改善する。
【００３７】
現行の呼びＢＬＴ２５ミクロンのチップ取付け層に対して、１０ミクロン未満などの比較的薄いチップ取付け層が使用されるとき、この性能特性は信頼性を改善する（すなわち、全パッケージ応力を低減し、チップ取付け層のクラッキングを防止する）。
【００３８】
より具体的には、ワイヤボンデッドダイパッケージでは、ｌｏｗ−Ｋ  ＩＬＤ層がパッケージ内で使用されるか否かに関わらず、かつスタックドダイアセンブリが使用されるか否かに関わらず、ＢＬＴが１０ミクロン未満に低減されるためにダイ取付けがダイ応力を軽減するように意図されるので、この性能特性は信頼性を改善する。
【発明を実施するための最良の形態】
【００３９】
図１に、従来の０．１３０μｍ  ｌｏｗ−ｋダイ構造の別々の構成要素および物理的寸法を示し、図４に、０．１３μｍプロセス上のｌｏｗ−Ｋ  ＩＬＤおよび銅相互接続含有ウェハの故障モードを示す。より具体的には、図４は、アンダーフィル４２、はんだボール４３、およびｌｏｗ−Ｋ  ＩＬＤ４５がｌｏｗ−Ｋ  ＩＬＤ内に銅相互接続４５ａおよびクラッキング４１を有する半導体チップ４４がその中に含まれる半導体デバイスパッケージ４０を示す。
【００４０】
図２および３への参照は、ｌｏｗ−Ｋ  ＩＬＤ含有半導体デバイスパッケージ内で生じる応力の傾向をパッケージング材料（アンダーフィル、カプセル材、成形化合物、ダイ取付けなど）の弾性率およびＣＴＥの関数として示す。これらの図は、アンダーフィル材料のＣＴＥまたは弾性率の低減により、半導体デバイスパッケージのｌｏｗ−Ｋ  ＩＬＤ内で生じる応力を著しく低減できることを示唆している。
【００４１】
しかし、実際には、パッケージング材料のＣＴＥおよび弾性率は本質的に関連しているので、これらの材料パラメータの１つの意識的調節の結果、他の材料パラメータが変化する可能性が高い。したがって、図２および３に示す応力の傾向は、材料特性とｌｏｗ−Ｋ  ＩＬＤ含有半導体デバイスパッケージ内の応力との重要な関係を示すが、ＣＴＥの低減に対応して弾性率が増加し、逆も同様であるので、パッケージング材料の実効ＣＴＥまたは弾性率を単に低減することは、半導体デバイスパッケージのｌｏｗ−Ｋ  ＩＬＤ層内の応力全体に対してほとんどまたは全く影響を及ぼさない。このことを下記の表１に示す。
【００４２】
マルチチップモジュールまたはスタックドダイ構造は、例えば米国特許第５３２３０６０号（参照によりその全体が本明細書に組み込まれる）に記載されており、その準備方法が、例えば米国特許第５２８６６７９号（参照によりその全体が本明細書に組み込まれる）に記載されており、半導体集積回路デバイスの準備が、例えば米国特許第５１４０４０４号（参照によりその全体が本明細書に組み込まれる）に記載されており、半導体チップアセンブリの準備が、例えば米国特許第６４６５８９３号（参照によりその全体が本明細書に組み込まれる）に記載されている。そのそれぞれの構造は、本発明から利益を得る。
【００４３】
ダイスタッキングは、ワイヤボンデッドダイの頂部に搭載されたフリップチップ、フリップチップダイの後側に搭載されたワイヤボンデッドダイ、および、別のワイヤボンデッドダイの活性（メタライズド）面に搭載されたワイヤボンデンッドダイという形で生じることができる。
【００４４】
例えば、図８に、本明細書に記載の物性プロファイルを有する、２０および／または２２に示す接着剤を使用する、デバイス３およびデバイス５が基板１上に取り付けられたスタック構造を示す。本発明の電子パッケージング材料内の有機スペーサの存在により、アセンブリの寸法全体にわたってほぼ一定のボンドラインが維持されることに留意されたい。図８に示す実施形態では、デバイス３の寸法はデバイス５よりも小さい。当業者は容易に理解できるように、デバイス５の頂部に追加のデバイスを取り付け、それによってより高い密度の製品を提供することができる。
【００４５】
別の例として、図９に、基板上に積み重ねられた複数のデバイスがすべてほぼ同じサイズであるスタックドアセンブリを示す。したがって、デバイス３とデバイス５’の間で使用される本発明の電子パッケージング材料は、ワイヤボンド１５を含まずに取り付けられる２つのデバイス間のスペースだけを充填することができ、あるいは、本発明の電子パッケージング材料は、ワイヤボンド１５を含めて２つのデバイス間のスペースを完全に充填することもできる。このようにして、ワイヤボンド構造に追加の保護を与えることができる。
【００４６】
さらに別の例として、図１０に、フリップドチップ１１が基板としての役割を果たし、はんだバンプ１０を通じてデバイスの残りの部分との電気的接点を作成するスタックドダイアセンブリを示す。アセンブリの残りの部分は、例えば図７および８に示すように、様々な方式で準備することができる。話を簡単にするために、図７に示すように、ここではデバイス３および５について同一のフォーマットが示されている。
【００４７】
任意選択で、本発明による電子パッケージング材料は、少なくとも１つの充填剤を含む。任意選択で本発明の実施で使用することが企図される充填剤はスペーサ以外であり、伝導性（電気的および／または熱的に）であってもよい。本発明の実施の際に使用することが企図される導電性充填剤には、例えば、銀、ニッケル、金、コバルト、銅、アルミニウム、グラファイト、銀被覆グラファイト、ニッケル被覆グラファイト、そのような金属の合金など、およびそれらの混合物が含まれる。本発明の接着組成物では粉末形態およびフレーク形態の充填剤のどちらも使用することができる。好ましくは、フレークは、約２ミクロン未満の厚さ、約２０ミクロンから２５ミクロンの平面寸法を有する。好ましくは、本明細書で使用されるフレークは、約０．１５から５．０ｍ２／ｇの表面積、約０．４から最大５．５ｇ／ｃｃのタップ密度を有する。現在のところ、本発明を実施する際に使用される粉末が約０．５から１５ミクロンの直径を有することが好ましい。存在する場合、充填剤は通常、電子パッケージング材料の重量の約１％から最大約９５％の範囲を構成する。
【００４８】
任意選択で本発明を実施するように企図された熱伝導性充填剤は、例えば、窒化ホウ素、炭化ケイ素、ダイヤモンド、グラファイト、ベリリウム酸化物、マグネシア、シリカ、アルミナなどを含む。こうした充填剤の粒子サイズは、約０．５ミクロンから最大約２５ミクロンの範囲内となる。好ましくは、粒子サイズは約２０ミクロンである。
【００４９】
任意選択で（かつ好ましくは）、導電性および／または熱伝導性充填剤は、キレート剤、還元剤、非イオン潤滑剤、またはそのような薬剤の混合物で処理することにより、触媒的に活性な金属イオンが実質的にないようにされる。そのような処理は、参照によりその全体が本明細書に組み込まれる米国特許第５４４７９８８号に記載されている。
【００５０】
任意選択で、導体でも熱伝導体でもない充填剤を使用することができる。そのような充填剤は、例えば硬化した接着剤の熱膨張の低減、誘電率の低減、靱性の改善、疎水性の向上などの他の何らかの特性を接着剤に付与することが望ましい。そのような充填剤の例には、フッ化炭化水素ポリマー（例えばＴＥＦＬＯＮ（商標））熱可塑性ポリマー、熱可塑性エラストマー、マイカ、融解石英、ガラスパウダなどが含まれる。
【００５１】
特に、ＢＬＴは、選択した寸法を有するスペーサを使用することによって決定することができる。
【００５２】
本発明を実施する際に使用することが企図されるデバイスは、例えば半導体ダイ（例えばワイヤボンデッド、フリップチップなど）、抵抗器、コンデンサなどの任意の表面搭載部品を含む。好ましくは、本発明の方法を実施する際に使用することが企図されるデバイスは、半導体ダイである。使用することが企図される基板には、金属基板（例えばリードフレーム）および有機基板（例えば積層板、ボールグリッドアレイ、ポリアミドフィルムなど）が含まれる。
【実施例】
【００５３】
比較目的で使用されるサンプルＮｏ．１は、カリフォルニア州Ｃｉｔｙ  ｏｆ  ＩｎｄｕｓｔｒｙのＨｅｎｋｅｌ  Ｃｏｒｐｏｒａｔｉｏｎから市販されているエポキシベースのアンダーフィル材料である。サンプルＮｏ．２〜４をその性能について評価した。サンプル６〜８も同様である。サンプルＮｏ．５および９は、比較目的で使用したが、Ｈｅｎｋｅｌ  Ｃｏｒｐｏｒａｔｉｏｎからカプセル材として市販されている。
【００５４】
サンプルＮｏ．１〜９を以下の表１ａおよび１ｂに記載する。
【００５５】
【表１】
2007511101.tif 000003
【００５６】
【表２】
2007511101.tif 000004
【００５７】
これらの各サンプルの特性を表２ａおよび２ｂに示す。
【００５８】
【表３】
2007511101.tif 000005
【００５９】
【表４】
2007511101.tif 000006
【００６０】
表２ｂでは、最低のＣＴＥ材料（サンプルＮｏ．９）は、その高い弾性率のために非常に高い応力高応力（１６５ＭＰａ）を有し、最低の弾性率材料の１つ（サンプルＮｏ．６）は、その高いＣＴＥのために比較的高いひずみ（３２ミクロン）を有する。
【００６１】
表１ａおよび１ｂに示すサンプルは、低ＣＴＥと低弾性率の組合せを有する電子パッケージング材料（ここではアンダーフィルまたはカプセル材）がｌｏｗ−Ｋ  ＩＬＤ含有半導体デバイスパッケージ内の応力を著しく低減できることを示す。例えば、ＣＴＥ（α１）４８ｐｐｍ／℃と弾性率４．０Ｇｐａを有する本発明の範囲内の組成物（サンプルＮｏ．８）は、従来型電子パッケージング材料（サンプルＮｏ．５）によって生み出されるものよりもほぼ２０％低いｌｏｗ−Ｋ  ＩＬＤ含有構造内の応力を生み出す。
【００６２】
本発明の範囲内のカチオン硬化可能エポキシ組成物（サンプルＮｏ．１０）の一例として、表３に示す量の以下の成分を一緒に混合した。
【００６３】
【表５】
2007511101.tif 000007
【００６４】
他のエポキシ樹脂は１２５℃よりも高いＴｇの硬化ポリマーを形成することができるので、ビスフェノールＡエポキシ樹脂は、使用できるエポキシ樹脂の一例である。エポキシ強化剤を使用するかどうか、および使用するレベルは、硬化した組成物に望まれる最終のＴｇによってのみ限定される。過大の強化剤は、１２５℃より高い硬化組成物のＴｇを低減する。ある強化剤は、硬化する組成物の弾性率をもはや望ましくない範囲まで変更する可能性もある。シリカ充填剤は、すべての応用例に対しては望ましくない可能性があり、したがって任意選択の成分である。低温の硬化が望ましい場合にＣｕＡｃＡｃが使用され、したがって、ＣｕＡｃＡｃも任意選択の成分である。
【００６５】
本発明の範囲内の無水物硬化可能エポキシ組成物（サンプルＮｏ．１１）の一例として、以下に示す量の成分を混合した。
【００６６】
【表６】
2007511101.tif 000008
【００６７】
サンプルＮｏ．１０および１１は、２０％の充填剤装填で表５に列挙される以下の物理的性質を示した。
【００６８】
【表７】
2007511101.tif 000009
ただしＥは弾性率である。
【００６９】
サンプルＮｏ．１〜４をＩＬＤ含有半導体デバイスパッケージ中のフリップチップアンダーフィル組成物として評価した。ＩＬＤ含有半導体デバイスパッケージを以下から組み立てた。
・３５ｍｍ×３５ｍｍ×１．０ｍｍ  ＢＴ基板、タイヨーＰＳＲ−４０００−ＡＵＳ５ソルダーマスク
・３層Ｂｌａｃｋ  ＤｉａｍｏｎｄＩＬＤ構造を有する１５ｍｍ×１５ｍｍシリコンテストダイ
・窒化シリコンパシベーション
・２２５μｍピッチ  フルアレイバンプパターン
・シールパスのないシングル線ディスペンスパターンを使用して、温度１１０℃で各サンプルＮｏ．１〜４を予熱したアセンブリ上にディスペンスした。各サンプルは容易に流れ、９０％を超えるダイ縁部カバレッジでダイの全縁部に沿ってフィレットを形成した。
【００７０】
次いで、これらのアセンブリを適切な条件に露出し、各サンプルＮｏ．１〜９を硬化させ、音響顕微鏡検査（「ＣＳＡＭ」）によって層間剥離／ボイディング分析に関して評価し、サンプルＮｏ．１〜４についての結果を以下の表６で報告する。
【００７１】
【表８】
2007511101.tif 000010
【００７２】
サンプルＮｏ．１は、空気−空気（ａｉｒ−ａｉｒ）熱サイクリング後にコーナ層間剥離およびはんだボールクラッキングを示した。サンプルＮｏ．３および４は、ＣＳＡＭ分析によって実証されるように、空気−空気熱サイクリング後にデバイスの縁部およびコーナに沿ってはんだ接続疲労破壊を示した。
【００７３】
サンプルＮｏ．２は、これらの評価後に層間剥離に関して不変であることが明らかとなった。
【００７４】
アンダーフィル形態での本発明は、従来型毛細管アンダーフィル材料と比較して著しく応力が低減された材料を提供する。この目的で、低いＣＴＥおよび比較的高い弾性率を有する従来型アンダーフィル材料は、ｌｏｗ−Ｋ  ＩＬＤ含有半導体デバイス内の著しい応力を生み出し、層間剥離およびクラッキングが生じる。（約３ＧＰａ未満の弾性率を有する）非充填低ＣＴＥアンダーフィル材料は、はんだ接続内の著しい応力を生み出し、早期はんだ継手疲労が生じる。
【００７５】
この情報に基づいて、中程度の弾性率（約３ＧＰａから５ＧＰａの間）を有し、−６５℃から１２５℃の範囲で平均して温度の関数として−７．５ＭＰａ／℃の弾性率に一致する弾性率サンプルＮｏ．２が、Ｂｌａｃｋ  Ｄｉａｍｏｎｄ  ｌｏｗ−Ｋ  ＩＬＤ含有フリップチップアセンブリ上でＮｏ．１、３、および４よりも良好に動作するように思われる。
【００７６】
サンプルＮｏ．５〜９に関する結果を図７に示す。図７から、サンプルＮｏ．５〜９中でサンプルＮｏ．８が低ＩＬＤ応力と低ひずみの全体の最良の組合せを有することがわかる。すなわち、サンプルＮｏ．８は、本発明の範囲内の温度の関数として弾性率の変化、具体的には−８．５ＭＰａ／℃を示す（図１１参照）。
【図面の簡単な説明】
【００７７】
【図１】従来の０．１３０μｍ  ｌｏｗ−Ｋダイ構造の別々の構成要素および物理的寸法を示す図である。
【図２】アンダーフィル弾性率の関数としてのＩＬＤ含有半導体デバイスパッケージ内の応力のｘ−ｙプロットを示す図である。
【図３】アンダーフィルＣＴＥの関数としてのＩＬＤ含有半導体デバイスパッケージ内の応力のｘ−ｙプロットを示す図である。
【図４】線４１がダイのｌｏｗ−Ｋ／Ｃｕ構造内のクラッキングを示す、０．１３μｍプロセス上のｌｏｗ−Ｋ  ＩＬＤおよび銅相互接続含有ウェハの故障モードを示す図である。
【図５】−６０℃と１２５℃の間の温度で弾性率＜１０ＭＰａ／℃に適合することを示す、カチオン硬化性エポキシ組成物の弾性率ｖｓ温度曲線を示す図である。
【図６】−６０℃と１２５℃の間の温度で弾性率＜１０ＭＰａ／℃に適合することを示す、無水物硬化性エポキシ組成物の弾性率ｖｓ温度曲線を示す図である。
【図７】各サンプルＮｏ．５〜９について、ｌｏｗ−ｋダイ構造に対する応力と、構造内のダイに関する相互接続に対するひずみを示す図表である。
【図８】本発明に従って準備されたスタックドダイアセンブリの一実施形態の断面図である。
【図９】本発明に従って準備されたスタックドダイアセンブリの別の実施形態の断面図である。
【図１０】本発明に従って準備されたスタックドダイアセンブリのさらに別の実施形態の断面図である。
【図１１】−６０℃と１２５℃の間の温度で弾性率＜１０ＭＰａ／℃に適合することを示す、本発明の範囲内の熱硬化性組成物（サンプルＮｏ．８）の弾性率−温度曲線を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成18年7月6日(2006.7.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層を有する半導体デバイスの信頼性を改善する方法であって、
（ａ）半導体デバイス即ち、
銅電気的相互接続と、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層と、表面上にメタライゼーションを有する半導体チップと、
前記半導体チップが導電性材料を介して前記銅電気的相互接続に電気的に相互接続される表面上に電気的接触パッドを有するキャリア基板と、
任意の構成として、一方の面がキャリア基板にボンディングするためのものであり、他方の面が前記半導体チップと前記キャリア基板の両方と電気的相互接続を確立するためのものである対向する面を有する第２半導体チップとを有し、
前記キャリア基板は、前記半導体チップまたは前記第２半導体チップの少なくとも一方が電気的に相互接続される表面上に電気的接触パッドを有する
半導体デバイスを提供するステップと、
（ｂ）熱硬化性組成物を、前記半導体チップと前記キャリア基板の前記電気的に相互接続された表面間に、および／または前記半導体デバイス上に提供し半導体デバイスアセンブリを形成するステップと、
（ｃ）前記熱硬化性組成物を硬化させるのに十分な高い温度条件に前記半導体デバイスアセンブリを露出するステップと
を含み、
前記熱硬化性組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に約２５ｐｐｍ／℃未満の熱膨張係数、または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記熱硬化性アンダーフィル組成物を提供するのに十分な量だけ存在し、硬化後に、前記熱硬化性組成物が、−６５℃から１２５℃の間、１０ＭＰａ／℃から約−１０ＭＰａ／℃の範囲の弾性率vs温度比を有する方法。
【請求項２】
前記導電性材料がはんだである請求項１に記載の方法。
【請求項３】
前記はんだが、Ｓｎ（６３）：Ｐｂ（３７）、Ｐｂ（９５）：Ｓｎ（５）、Ｓｎ：Ａｇ（３．５）：Ｃｕ（０．５）、およびＳｎ：Ａｇ（３．３）：Ｃｕ（０．７）からなる群から選択される請求項２に記載の方法。
【請求項４】
（ａ）（ａ−１）銅電気相互接続、ｌｏｗ−Ｋ  ＩＬＤの層および表面上にメタライゼーションを有する半導体チップ、または、
（ａ−２）銅電気的相互接続、少なくとも１つのｌｏｗ−Ｋ  ＩＬＤの層および表面上にメタライゼーションを有する半導体チップとこのメタライゼーションに電気的に接続されたキャリア基板を有する半導体デバイス
のどちらかと、
（ｂ）前記半導体チップまたは前記半導体デバイスが電気的に相互接続される表面上に電気的接触パッドを有する回路板と、
（ｃ）前記半導体チップまたは前記半導体デバイスと前記回路板の間の熱硬化性アンダーフィル組成物と
を備える半導体デバイスアセンブリであって、
前記熱硬化性アンダーフィル組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数、または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記熱硬化性アンダーフィル組成物を提供するのに十分な量だけ存在し、前記熱硬化性アンダーフィル組成物が、−６５℃から１２５℃の間で、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有するアンダーフィル半導体デバイスアセンブリ。
【請求項５】
前記導電性材料がはんだである請求項４に記載の半導体デバイスアセンブリ。
【請求項６】
前記はんだが、Ｓｎ（６３）：Ｐｂ（３７）、Ｐｂ（９５）：Ｓｎ（５）、Ｓｎ：Ａｇ（３．５）：Ｃｕ（０．５）、およびＳｎ：Ａｇ（３．３）：Ｃｕ（０．７）からなる群から選択される請求項５に記載の半導体デバイスアセンブリ。
【請求項７】
信頼性が改善された、半導体デバイスを組み立てる方法であって、
（ａ）一方の面がキャリア基板にボンディングするためのものであり、他方の面が電気的相互接続を確立するための電気的相互接続を有するものである対向する面を有し、１００ミクロン未満の厚さを有する半導体チップを提供するステップと、
（ｂ）前記半導体チップをボンディングする表面の部分と、前記半導体チップと電気的相互接続を確立する表面の別の部分とを有するキャリア基板を提供するステップと、
（ｃ）前記半導体チップとキャリア基板が対合したときに約１０ミクロン未満のボンドラインを確立するのに十分な量だけ、前記半導体チップのボンディング面と前記キャリア基板のボンディング面の一方または両方の少なくとも一部に熱硬化性ダイ取付け組成物を提供するステップと、
（ｄ）前記半導体チップのボンディング面を前記キャリア基板のボンディング面と対合させて半導体デバイスアセンブリを形成し、前記半導体デバイスアセンブリを、前記熱硬化性ダイ取付け組成物を硬化させるのに十分な高い温度条件に露出し、それによって前記半導体デバイスを前記キャリア基板にボンディングするステップと、
（ｅ）前記半導体デバイスと前記キャリア基板の間で電気的相互接続を確立するステップと
を含み、
硬化したとき、前記熱硬化性ダイ取付け組成物が、−６５℃から１２５℃の間で、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する方法。
【請求項８】
前記熱硬化性ダイ取付け組成物が、硬化可能樹脂成分および充填剤成分を含み、前記充填剤成分が、硬化後に、約２５ｐｐｍ／℃未満の熱膨張係数または約５０ｐｐｍ／℃より大きい熱膨張係数を示す前記熱硬化性ダイ取付け組成物を提供するのに十分な量だけ存在する請求項７に記載の方法。
【請求項９】
（ａ）一方の面がキャリア基板にボンディングするためのものであり、他方の面が電気的相互接続を確立するための電気的相互接続を有する対向する面を有し、１００ミクロン未満の厚さを有する半導体チップと、
（ｂ）前記半導体チップをボンディングする表面の部分と、前記半導体チップと電気的相互接続を確立する表面の別の部分とを有するキャリア基板と、
（ｃ）約１０ミクロン未満のボンドラインを形成するための、前記半導体チップおよび前記キャリア基板のボンディング面間のダイ取付け組成物と
を備える半導体デバイスであって、
ダイ取付け組成物が、−６５℃から１２５℃の間で、−１０ＭＰａ／℃から約１０ＭＰａ／℃の範囲の弾性率vs温度比を有する半導体デバイス。
【国際調査報告】
2007511101.tif 000022