【事件の表示】
　特願２０１２−　８７３７１「半導体装置」拒絶査定不服審判事件〔平成２４年１１月１５日出願公開、特開２０１２−２２７５２５、請求項の数（１）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２４年４月６日（特許法第４１条に基づく国内優先権主張：平成２３年４月８日、特願２０１１−８５９９５号）の出願であって、その手続の経緯は以下のとおりである。
　平成２７年　１月１４日　上申書・手続補正書・出願審査請求
　平成２７年１０月２７日　拒絶理由通知
　平成２７年１１月１１日　意見書・手続補正書
　平成２８年　３月　２日　拒絶理由通知
　平成２８年　３月２４日　意見書・手続補正書
　平成２８年　７月２０日　拒絶理由通知
　平成２８年　８月２５日　意見書・手続補正書
　平成２８年１２月２０日　補正の却下の決定・拒絶査定
　平成２９年　３月１４日　審判請求・手続補正書
　平成２９年　４月１１日　前置報告
　平成２９年　６月１５日　上申書
第２　原査定等の概要
　１　原査定の概要
　原査定（平成２８年１２月２０日付け拒絶査定）の概要は、下記のとおりである。
　「この出願については、平成２８年　７月２０日付け拒絶理由通知書に記載した理由１によって、拒絶をすべきものです。
　なお、意見書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。
備考
　平成２８年　８月２５日付け手続補正は、本拒絶査定と同日付で補正却下となった。」
　２　拒絶理由通知（平成２８年７月２０日付け）の概要
　拒絶理由通知（平成２８年７月２０日付け）の概要は、下記のとおりである。
　「１．（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
●理由１（進歩性）について
・請求項１，２
・引用文献等　１−５
・備考
　引用文献１の段落００４５−００５０及び図１に、第１のインバータ（１０５）と、第２のインバータ（１０３）と、第３のスイッチ（１０７）と、容量素子（１０８）を備えた半導体装置が記載されている。
　引用文献２の段落００３１−００３２及び図１に、第１のスイッチ（５）と第２のスイッチ（１２）を設けることが記載されており、引用文献１記載の発明における回路構成として該構成を採用することは当業者が容易に想到し得た事項である。
　また、リーク電流を減らすために、引用文献３の段落００５９−００６４に、チャネル層に酸化物半導体を用いること、引用文献４の段落００２３−００３５及び図１に、チャネル層を折れ曲がった形状とすることが記載されており、引用文献１記載の発明における第３のスイッチとして該構成を採用することは当業者が容易に想到し得た事項である。
　また、引用文献５の段落００３７に、基板面に対し垂直方向にｃ軸が配向した酸化物半導体を用いることが記載されており、引用文献１記載の発明における酸化物半導体として該構成を採用することは当業者が容易に想到し得た事項である。
　　　　　　　　　　＜最後の拒絶理由通知とする理由＞
　この拒絶理由通知は、最初の拒絶理由通知に対する応答時の補正によって通知することが必要になった拒絶理由のみを通知するものである。
　　　　　　　　　　　　　＜引用文献等一覧＞
１．特開平０５−１１０３９２号公報
２．特開平０７−１４７５３０号公報
３．特開２００９−２７７７０２号公報
４．特開平０９−１６２４１４号公報
５．特開２００８−２７７６６５号公報（新たに引用された文献）」
　３　補正の却下の決定（平成２８年１２月２０日付け）の概要
　補正の却下の決定（平成２８年１２月２０日付け）の概要は、下記のとおりである。
　「　　　　　　　　　　　　　　　　結論
　平成２８年　８月２５日付け手続補正書でした明細書、特許請求の範囲又は図面についての補正は、次の理由によって却下します。
　　　　　　　　　　　　　　　　理由
　請求項１，２についての補正は限定的減縮を目的としている。この場合、補正後の請求項１，２に係る発明は特許出願の際独立して特許を受けることができるものでなければならない。
　出願人は、平成２８年８月２５日付け手続補正書において『前記酸化物半導体層は、ＩｎとＧａとＺｎを含』む点を補正し、
　平成２８年８月２５日付け意見書において『引用文献５にはＺｎＯ膜について、『基板面に対し垂直方向にｃ軸が配向した』構成が記載されていますが、Ｉｎ、Ｇａ、Ｚｎを有する酸化物半導体について、そのような構成を有することの記載も示唆もありません。』旨主張している。
　しかしながら、引用文献６の段落００５５に、ＩｎＧａＺｎＯ４においてｃ軸配向したものを用いることが記載されており、文献１記載の発明において該構成を採用することは当業者が容易に想到し得た事項である。
　したがって、当該補正後の請求項１，２に係る発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　　よって、この補正は同法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するものであるから、同法第５３条第１項の規定により上記結論のとおり決定する。
　　　　　　　　　　　　　＜引用文献等一覧＞
１．特開平０５−１１０３９２号公報
２．特開平０７−１４７５３０号公報
３．特開２００９−２７７７０２号公報
４．特開平０９−１６２４１４号公報
５．特開２００８−２７７６６５号公報
６．特開２００９−１６７０８７号公報（新たに引用された文献）」
第３　本願発明
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２９年３月１４日付け手続補正書による補正後の特許請求の範囲の請求項１に記載される事項により特定される、次のとおりのものと認める。
　「【請求項１】
　入力端子と、
　第１のトランジスタと、
　第２のトランジスタと、
　第３のトランジスタと、
　第１のインバータと、
　第２のインバータと、
　出力端子と、を有し、
　前記入力端子は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
　前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
　前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
　前記第１のトランジスタのソース又はドレインの他方は、前記第１のインバータの入力端子と電気的に接続され、
　前記第１のインバータの出力端子は、前記出力端子と電気的に接続され、
　前記第１のインバータの出力端子は、前記第２のインバータの入力端子と電気的に接続され、
　前記第２のインバータの出力端子は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
　前記第３のトランジスタのソース又はドレインの他方は、容量素子と電気的に接続され、
　前記第３のトランジスタのチャネル形成領域は、酸化物半導体層を有し、
　前記酸化物半導体層は、ＩｎとＧａとＺｎを含み、
　前記酸化物半導体層は、前記酸化物半導体層の表面側にのみ、ｃ軸が、前記酸化物半導体層の表面に対して垂直方向に沿うように配向した、結晶層を有し、
　前記酸化物半導体層は、前記酸化物半導体層の上方からみて、折れ曲がった形状を有することを特徴とする半導体装置。」
第４　引用文献の記載事項及び引用発明
　１　引用文献１の記載事項及び引用発明
（１）引用文献１の記載事項
　原査定の理由及び補正の却下の決定において引用され、本願の優先権の主張の基礎とされた特願２０１１−８５９９５号の出願の日（以下「本願の優先日」という。）の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開平０５−１１０３９２号公報（以下「引用文献１」という。）には、図面とともに、次の事項が記載されている。（当審注．下線は参考のために当審において付したものである。以下において同じ。）
　「【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体集積回路に係り、特にコンデンサとスイッチ素子とからなる状態保持回路を具備し、この状態保持回路がＣＭＯＳ回路を含んだ半導体集積回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ回路については１９８９年に培風館から発行された「ＣＭＯＳ超ＬＳＩの設計」菅野卓雄監修、飯塚哲哉編の第８頁から第２１頁、「２．２節　ＭＯＳトランジスタの特性」から「２．５節　スタティック型回路とダイナミック回路」の部分に記述されている。
【０００３】現在、高集積の半導体論理ＩＣ（集積回路）は主にＣＭＯＳ回路、またＢｉＣＭＯＳ回路を用いている。なお、ＢｉＣＭＯＳ回路とはＭＯＳトランジスタとバイポーラトランジスタの両方を使用する回路であるが、ＢｉＣＭＯＳ回路の典型的使用形態は、ＣＭＯＳ回路の信号の負荷駆動能力を高めるためバイポーラトランジスタをバッファとして追加した形態である。以下、ＣＭＯＳ回路について議論して行く。
【０００４】ＣＭＯＳ回路の特徴は、低消費電力であることは従来より良く知られている。ＣＭＯＳ論理回路が低消費電力動作に適する理由を、以下にＣＭＯＳインバータを例にとり説明する。
【０００５】図２（ａ）は、公知のＣＭＯＳインバータの回路図である。ＣＭＯＳインバータ回路２０１は、Ｐチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳトランジスタ、あるいは単にＰＭＯＳと略す）２０２と、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ、あるいは単にＮＭＯＳと略す）２０３からなる。
【０００６】ＭＯＳトランジスタには、しきい電圧というパラメータがある。しきい電圧はＯＮ状態とＯＦＦ状態の動作の境界点に関係する電圧であり、半導体の製造プロセスにより値をコントロールできる。現在のＭＯＳトランジスタにおいて、ＰＭＯＳ２０２とＮＭＯＳ２０３の標準的なしきい電圧Ｖｔｈは０．８Ｖ（ボルト）である。２１１は入力信号、２１２は出力信号である。インバータ２０１の機能は入力信号２１１の論理否定を出力信号２１２に出力することである。
【０００７】ＰＭＯＳの動作を端的に示すと、ゲート（図のＧ）端子が高電位（以下電位Ｈと称する）の時には、ドレイン（図のＤ）端子とソース（図のＳ）端子の間がＯＦＦ状態とよばれる、ほぼ絶縁状態になり、ゲート端子が低電位（以下電位Ｌと称する）の時には、ドレイン端子とソース端子の間がＯＮ状態とよばれる、ほぼ導通状態になる。続いてＮＭＯＳの動作を端的に示すと、ゲートが電位Ｈの時には、ドレインとソースの間がＯＮ状態になり、ゲートが電位Ｌの時には、ドレインとソースの間がＯＦＦ状態になる。
【０００８】またＰＭＯＳ、ＮＭＯＳともゲートとドレインの間、またゲートとソースの間は十分な絶縁状態にある。
【０００９】なお、ＰＭＯＳのしきい電圧は典型的ＰＭＯＳで負になるように符号をとる流儀が多いが、本願中では今述べた流儀と逆の符号をとり、典型的ＰＭＯＳのしきい電圧が正になる流儀を使用している。これはしきい値の大小の議論がＮＭＯＳとＰＭＯＳとで共通にするためである。
【００１０】なおＣＭＯＳインバータ２０１は図２（ｂ）のようにゲート表記される。
【００１１】図３はＣＭＯＳインバータ２０１の入力信号の電位と、インバータ２０１の消費電流との関係を、消費電流を対数表示してグラフ表示したものである。ただし条件としてインバータ２０１の出力端２１２には何も負荷は接続していないとする。また電源電圧は２．５Ｖである。
【００１２】図３の中で３０３はＮＭＯＳのしきい電圧０．８Ｖに等しい地点、３０４は電源電圧２．５ＶからＰＭＯＳのしきい電圧０．８Ｖを減じた１．７Ｖに等しい地点である。グラフの３０３よりも左側、また３０４よりも右側の領域では消費電流が少なくなっている。
【００１３】点３０１では消費電流が１０＾（−１１）Ａ（アンペア）程度時わめて少ない（尚、本願ではｘ＾ｙを「ｘのｙ乗」と読む）。その理由はＮＭＯＳ２０３のドレイン端子・ソース間がＯＦＦ状態となることによる。同様に点３０２でも消費電流が１０＾（−１１）Ａ程度時わめて少ないが、その理由はＰＭＯＳ２０２のドレイン端子・ソース端子間がＯＦＦ状態となることによる。
【００１４】ＣＭＯＳ論理回路においてほとんどの信号のとる値は信号遷移期間を除いては完全な電位Ｈか、完全な電位Ｌのいずれであり、信号値遷移期間以外はＣＭＯＳインバータの電流消費は図３に示したように極めて少ない。また、信号値遷移期間以外は電流消費が極めて少ないという性質はＣＭＯＳのインバータのみならずＮＡＮＤ、ＮＯＲといった多入力論理回路においても成立する。
【００１５】以上が、ＣＭＯＳ論理回路が低消費電力動作に適する理由である。
【００１６】また、ＣＭＯＳ回路の遅延時間とＭＯＳトランジスタのしきい電圧Ｖｔｈの間の関係については前述の「ＣＭＯＳ超ＬＳＩの設計」内の第１１１頁から第１３１頁、「４．３節　ＣＭＯＳ回路の遅延時間」の部分に説明がなされている。それによればＭＯＳトランジスタの寸法、電源電圧Ｖｃｃ、負荷容量Ｃを一定に保った場合、ＣＭＯＳインバータ１段あたりの信号伝達遅延時間は、理論計算により、およそ（Ｖｃｃ−Ｖｔｈ）の２乗に反比例すると述べられている。その結果により、ＣＭＯＳ回路の遅延時間を少なくするためにはしきい電圧Ｖｔｈを小さくした方がよい。
【００１７】また
従来のＣＭＯＳ論理回路の状態保持回路の構成例を図４に示す。
ＭＯＳトランジスタによって形成される回路４１１、４１２はクロックドインバータ（以下、ＣＩＶと略す）とよばれる。
【００１８】このラッチの動作を以下に示す。４２３（ＣＫＮ）、４２４（ＣＫ）はともにクロック制御信号であり、論理的反転関係に保たれつつ制御される。４２３（ＣＫＮ）＝電位Ｌ、４２４（ＣＫ）＝電位Ｈの時には、ＣＩＶ４１１はデータ入力信号４２１（ＩＮ）のインバータとしてはたらき、ＣＩＶ４１２の出力はハイインピーダンス状態となるので、結果としてデータ出力信号４２２（ＯＵＴ）は４２１（ＩＮ）の論理レベルに等しい。
【００１９】また４２３（ＣＫＮ）＝電位Ｈ、４２４（ＣＫ）＝電位Ｌの時には、ＣＩＶ４１１の出力はハイインピーダンス状態となり、ＣＩＶ４１２は４２２（ＯＵＴ）のインバータとしてはたらくので、ＣＩＶ４１２とインバータ４０９によって正のフィードバック回路が形成され１ビットの状態値を永久的に保持する。状態は４２２（ＯＵＴ）の電位、あるいはノード４２７の電位に対応している。
【００２０】なお、
ＣＩＶのゲート記法を図５に示す。図５（ａ）のＣＩＶ４１１は、図５（ｂ）のようにゲート表記される。
【００２１】また従来のＣＭＯＳ論理回路の状態保持回路の別の構成例を図６に示す。図６はダイナミックラッチと呼ばれるものである。６０１はＣＩＶ、６０２はＣＭＯＳインバータ、６０３はコンデンサである。コンデンサ６０３の容量は一例をあげると１０＾（−１４）Ｆ（ファラッド）である。
【００２２】このラッチの動作を以下に示す。６１３（ＣＫＮ）、６１４（ＣＫ）はともに制御信号であり、論理的反転関係に保たれつつ制御される。６１３（ＣＫＮ）＝電位Ｌ、６１４（ＣＫ）＝電位Ｈの時には、ＣＩＶ６０１はデータ入力信号６１１（ＩＮ）のインバータとしてはたらくので、結果としてデータ出力信号６１２（ＯＵＴ）は６１１（ＩＮ）に等しい。
【００２３】６１３（ＣＫＮ）＝電位Ｈ、６１４（：ＣＫ）＝電位Ｌの時には、ＣＩＶ６０１はハイ・インピーダンス状態となるので、その時は出力信号６１２（ＯＵＴ）はコンデンサ６０３に蓄積された電位値の否定を出力する。すなわちコンデンサ６０３に蓄積された電荷の大小が状態値に対応している。
【００２４】コンデンサに蓄積された電荷はリーク抵抗によって徐々に放電するため、この状態保持時間には限界がある。例えばリーク抵抗をＲ＝１０＾１１Ω（オーム）とすると、コンデンサの容量は先に述べたようにＣ＝１０＾（−１４）Ｆ（ファラッド）であり、状態保持限界時間ｔはおよそｔ＝ＣＲ＝１０＾（−３）秒、すなわち１ミリ秒である。しかし、たいていの応用例では制御信号６１３（ＣＫＮ）、６１４（ＣＫ）はマイクロコンピュータ等のクロック信号が使用され、必要とされる状態保持時間は１ミリ秒よりも長くない。例えばクロック周波数が１０ＭＨｚの時には１クロックの半分、すなわち５．０×１０＾（−８）秒間状態を保持できれば十分である。
【００２５】また、別の従来技術として、論理集積回路の内部状態を保持しつつ、通常動作時よりも低消費電力の動作をさせる方法が「日経マイクロデバイス」１９９０年１０月号第９０頁−第９１頁に記載されている。上記文献によれば１６ビットＭＰＵ (Micro Processing Unit)にＣＭＯＳのスタティック回路を用いることにより、動作可能なクロック周波数の下限を０（すなわちクロック停止）にまでさげたと述べられている。また動作クロック周波数と消費電流の間の関係がグラフに表示されている。また、電源電圧＝３Ｖの条件下で、クロック停止時と８ＭＨｚ（メガヘルツ）動作時の消費電流はそれぞれ５.０×１０＾（−５）Ａ、３.５×１０＾（−２）Ａであり前者は後者の約１０００分の１程度となる。
【００２６】上記文献にて示される動作クロック周波数と消費電流の間の関係のグラフは連続関数となっているため、グラフから読み取れる範囲の非常に低いクロック周波数で該１６ビットＭＰＵが動作すること、またクロック周波数低減を極限までおしすすめた状態がクロック停止であると推測できる。その場合、該１６ビットＭＰＵは、そのクロックを停止した場合にも制御に必要な内部状態を保持しつづけていると考えられる。またクロック停止時に消費電力が少ないのは、図３の説明で記したようにクロック停止時には内部信号値の遷移がまったく起こらないので、ＣＭＯＳ回路の消費電流が少ないことが最大の理由であると考えられる。
【００２７】このように内部の状態を保持したまま消費電力を低減する動作モードを、本願中ではハードウェア・スタンバイモードとよぶ。クロック周波数を０にする、あるいは下げることはハードウェア・スタンバイモード実現のためのすぐれた一方法である。また、現在のＣＭＯＳの論理集積回路のほとんどはクロック周波数を標準値より下げると消費電力が小さくなるので、これはすべて本願でいうハードウェア・スタンバイモードを潜在的に備えていると考えることができる。
【００２８】ハードウェア・スタンバイモードを利用した低消費電力動作は、ソフトウェアが内部の状態をＬＳＩの外部メモリに退避した後に内部ハードウェアの電源を切断し、再開時には退避情報を回復する電力低減方法に比べて、状態退避、回復の手順が不要であり、シンプルに実現できるという利点がある。
【００２９】
【発明が解決しようとする課題】上記の「従来の技術」の項でＣＭＯＳインバータを例にして述べたように、ＣＭＯＳ回路はそのＭＯＳトランジスタのしきい電圧Ｖｔｈが小さいほど高速動作する。しかしながら、Ｖｔｈを下げることは別の問題を生むことが本発明者等の検討により明らかとされた。以下に、これを説明する。
【００３０】図７に現在の標準的値よりも低いしきい電圧Ｖｔｈ＝０．２ＶのＭＯＳトランジスタを用いたあるＣＭＯＳインバータの入力信号の電位と、インバータの消費電流との関係を、消費電流を対数表示してグラフ表示したものである。ただし図３の場合と同様にインバータの出力端２１２には何も負荷は接続していないとする。また電源電圧は２．５Ｖである。
【００３１】図７の中で７０３はＮＭＯＳのしきい電圧０．２Ｖに等しい地点、７０４は電源電圧２．５ＶからＰＭＯＳのしきい電圧０．２Ｖを減じた２．３Ｖに等しい地点である。
【００３２】図７の中で入力信号が完全な電位Ｌ、また電位Ｈの時、７０１、７０２の点より消費電流が１０＾（−６）Ａであるとよみとれる。この電流値は図３において同じ条件の場合の値である１０＾（−１１）Ａに比べて１０＾５、すなわち１０万倍大きい。その理由はＶｔｈを下げると、入力電位＝０でのＮＭＯＳのＯＦＦ状態の絶縁度と入力電位＝ＶｃｃでのＰＭＯＳのＯＦＦ状態の絶縁度とが弱くなるためである。
【００３３】この事実は、図７のＭＯＳトランジスタを用いた集積回路は信号値の遷移期間以外の消費電力が、図５のＭＯＳトランジスタを用いた場合のそれと比べ１０＾５倍程度大きいことに示している。
【００３４】前記「日経マイクロデバイス」の例ではＣＭＯＳ回路は信号の遷移期間以外は消費電流が十分小さいことがハードウェア・スタンバイモードの消費電力低減につながっていた。しかし、仮に高速動作の要請からしきい値電圧の低いＭＯＳトランジスタを用いた集積回路では上述の「従来の技術」の項で述べたハードウェア・スタンバイ状態を実施した場合、消費電力低減の効果が十分に得られないと言う問題がある。
【００３５】以上説明したように動作速度向上のためにＭＯＳトランジスタのしきい電圧を下げると信号の遷移期間以外の消費電流が増大する問題は、特に電源電圧が低い場合に顕著な問題となる。
【００３６】以上より、本発明の目的は、高速動作が可能である一方、なおかつ十分小さな消費電力で動作するハードウェア・スタンバイモードを備える集積回路を提供することにある。
【００３７】
【課題を解決するための手段】上記の目的を解決するために本発明の代表的な実施形態によれば、
コンデンサとスイッチ素子とからなる状態保持回路を具備し、主電源が切断された時に所定の電位に保たれる制御信号によって上記スイッチ素子を遮断することによって上記コンデンサに電荷を保持するように構成された半導体集積回路
【００３８】
【作用】状態保持回路のＣＭＯＳ回路のＭＯＳトランジスタのしきい電圧は低い電圧に設定されているため、このＣＭＯＳ回路は高速動作が可能となる。一方、
スイッチ素子を構成するＭＯＳトランジスタのしきい電圧は高い電圧に設定されており、リーク電流が小さくなるので、状態保持特性が改善されるとともに消費電力を一層低減することが可能となる。
【００３９】以下に、本発明の具体的実施形態を説明する。
【００４０】すなわち、半導体集積回路の中の保持すべき状態値のそれぞれにコンデンサを保持し、また
集積回路の主電源を切断した時に所定の電位に設定される制御信号によって該コンデンサに接続されたスイッチ素子を制御する。集積回路の主電源を切断した時に、該制御信号を適切に設定することにより、該スイッチ素子をＯＦＦ状態とすることができる。その時コンデンサに蓄積された電荷は保持されつづける。
【００４１】以上を統一して、カットＭＯＳ集合という概念を用いて整理する。
該制御信号により制御された、いくつかのＭＯＳトランジスタをＯＦＦにすることにより該コンデンサの電荷の保持を可能とする時、そのＭＯＳトランジスタの集合をカットＭＯＳ集合とよぶ。
【００４２】また回路の状態値を該コンデンサに格納する手段と、該コンデンサのそれぞれに蓄積された値を増幅し、増幅された値を該コンデンサに再度書き込む手段を設ける。本発明の好適な実施例においては
カットＭＯＳ集合に属するＭＯＳは他のＭＯＳトランジスタにくらべてしきい電圧Ｖ
ｔｈ
が高いＭＯＳトランジスタが使用される。
【００４３】
本発明を用いた集積論理回路においては主電源を切断するハードウェア・スタンバイモードが可能である。ハードウェア・スタンバイモード時には、まずコンデンサ上に論理値を保持する。その後カットＭＯＳ集合に属するＭＯＳトランジスタがＯＦＦ状態になる。続いて該集積回路の主電源を切断する。コンデンサの値はカットＭＯＳ集合がＯＦＦ状態であるからリークしにくくなっていて、一定時間保持される。
【００４４】本状態保持回路を用いると、集積回路の主電源をほとんどの時間切断しつつ、状態値を保持するハードウェア・スタンバイ動作を行うことができる。従って、従来の論理集積回路でみられたように、動作速度向上のためＭＯＳトランジスタのしきい電圧Ｖｔｈを下げるとハードウェア・スタンバイモード時の電力消費低減効果が小さくなる問題が、本発明を用いることによって有効に低減できる。加えて、カットＭＯＳ集合のみＭＯＳトランジスタのしきい電圧Ｖｔｈを高くした場合には、ハードウェア・スタンバイモード内のリフレッシュ周期を長くすることができる。
【００４５】
【実施例】
図１に本発明の実施例による状態保持回路の一例を示す。１０１が状態保持回路全体である。回路１０１は３個のＣＩＶ１０２、１０３、１０４、２個のインバータ１０５、１０６、１個のＮＭＯＳトランジスタ１０７、および１個のコンデンサ１０８を有する。
【００４６】
また回路１０１は９本の端子をもつ。１１１（ＩＮ）はデータ入力信号で、１１２（ＯＵＴ）はデータ出力信号で、
コンデンサ１０８への電荷の蓄積はＮＭＯＳ１０７によって制御される。
【００４７】本実施例を通じてとくに指定のないＭＯＳトランジスタの標準しきい電圧は０．２Ｖである。
ＮＭＯＳ１０７は標準のＮＭＯＳよりも高いしきい電圧０．８Ｖを使用している。
【００４８】ＣＩＶ１０４は１１６（ＲＣＬＮ）、１１７（ＲＣＬ）によって制御される。
回路１０１は通常時にはスタティックラッチとしてはたらく。
【００４９】また、
スタンバイモード時にはノード１２１に電荷を蓄積し、その電荷量によって状態を保持する。
【００５０】
状態の退避は１２０（Ｄ１）の電位をＮＭＯＳ１０７経由で１２１（Ｄ２）に伝えることにより達成される。
（２）引用発明
　上記（１）の引用文献１の記載、引用文献１の【図１】の記載、及び当該技術分野における技術常識より、引用文献１には下記の発明（以下「引用発明」という。）が記載されていると認められる。
　「入力端子１１１と、
　ＣＩＶ１０２と、
　ＮＭＯＳトランジスタ１０７と、
　インバータ１０５と、
　ＣＩＶ１０３と、
　出力端子１１２と、を有し、
　前記入力端子１１１は、前記ＣＩＶ１０２の入力端子と電気的に接続され、
　前記ＣＩＶ１０２の出力端子は、前記ＮＭＯＳトランジスタ１０７のソース又はドレインの一方と電気的に接続され、
　前記ＣＩＶ１０２の出力端子は、前記インバータ１０５の入力端子と電気的に接続され、
　前記インバータ１０５の出力端子は、前記出力端子１１２と電気的に接続され、
　前記インバータ１０５の出力端子は、前記ＣＩＶ１０３の入力端子と電気的に接続され、
　前記ＣＩＶ１０３の出力端子は、前記ＮＭＯＳトランジスタ１０７のソース又はドレインの一方と電気的に接続され、
　前記ＮＭＯＳトランジスタ１０７のソース又はドレインの他方は、コンデンサ１０８と電気的に接続される
ことを特徴とする半導体装置。」
　２　引用文献２の記載事項
　原査定の理由及び補正の却下の決定において引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開平０７−１４７５３０号公報（以下「引用文献２」という。）には、図面とともに、次の事項が記載されている。
　「【００３１】
【実施例】
実施例１．図１はこの発明の実施例１を示すものであり、図１において従来例として示した図と同一符号は同一または相当部分を示すものであり、１５は第１のスイッチング手段６とラッチ部８とによって構成されるラッチ手段、１６はこのラッチ手段１５にラッチされた情報の反転情報を保持する保持部を構成する容量性素子１７を有し、上記ラッチ手段１５に入力情報ＩＮが入力される時に上記容量性素子１７に保持された情報を上記ラッチ手段１５のラッチ部入力ノード３に供給する保持手段で、ラッチ部出力ノード４と反転情報保持ノード１８との間に接続され、第２の制御信号に制御されてラッチ部出力ノード４と上記反転情報保持ノード１７とを電気的に導通状態とする第３のスイッチング手段１９と、上記反転情報保持ノード１８と第１の電位点（接地ノード）との間に接続され、上記第３のスイッチング手段を介して供給されるラッチ手段１５にラッチされた情報の反転情報を保持する容量性素子１７となるキャパシタと、ラッチ部入力ノード３と上記反転情報保持ノード１８との間に接続され、第１の制御信号に制御されて上記反転情報保持ノード１８とラッチ部入力ノード３とを電気的に導通状態とする第４のスイッチング手段２２とによって構成されているものである。
【００３２】上記第３のスイッチング手段１９は、ラッチ部出力ノード４と上記反転情報保持ノード１８との間に接続され、ゲート電極に第２の制御信号を構成する制御信号／φが入力されるＮチャネル型ＭＯＳトランジスタ２０と、このＮチャネル型ＭＯＳトランジスタ２０と並列に接続され、ゲート電極に第２の制御信号を構成する制御信号φが入力されるＰチャネル型ＭＯＳトランジスタ２２とによって構成されているものである。上記第４のスイッチング手段２２は、ラッチ部入力ノード３と上記反転情報保持ノード１８との間に接続され、ゲート電極に第１の制御信号を構成する制御信号φが入力されるＮチャネル型ＭＯＳトランジスタ２３と、このＮチャネル型ＭＯＳトランジスタ２３と並列され、ゲート電極に第１の制御信号を構成する制御信号／φが入力されるＰチャネル型ＭＯＳトランジスタ２４とによって構成されているものである。」
　３　引用文献３の記載事項
　原査定の理由及び補正の却下の決定において引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００９−２７７７０２号公報（以下「引用文献３」という。）には、図面とともに、次の事項が記載されている。
　「【００５９】
　さらに、半導体のバンドギャップが１．５５ｅＶ以上であることが好ましい。なぜなら、半導体に光を照射するための光源が連続スペクトル光を放つ場合に、実際に半導体に照射する光のスペクトルを調整する手段の選択肢が広がるからである。例えば、吸収端に対応する光子エネルギが可視光の領域（波長８００ｎｍ以下）にあれば、有機色素による吸収を利用した一般的なハイカットフィルタが利用できる。これを光源と半導体との間に置けば、半導体の吸収端波長より長波長の光を半導体に照射する一方で、それよりも短波長の光を半導体に事実上照射しない状態を容易に実現できる。
【００６０】
　さらに、
半導体がＴＦＴのチャネル層に用いられる場合、半導体のバンドギャップが２ｅＶ以上であることがより好ましい。なぜなら、ＴＦＴがオフ状態のときのチャネルリーク電流は半導体のバンドギャップに依存すると考えられるからである。
【００６１】
Ｉｏｆｆ＝ｑ（ｎｉ（μｅ＋μｈ））・（Ｗ／Ｌ）・ｄ・Ｖｄｓ
【００６２】
　ここで、ｑは素電荷である。ｎｉは真性キャリア密度＝（ＮｃＮｖ）１／２・ｅｘｐ（−Ｅｇ／２ｋＴ）［Ｎｃ：伝導帯端の状態密度、Ｎｖ：価電子帯端の状態密度、Ｅｇ：バンドギャップ、ｋ：ボルツマン定数、Ｔ：絶対温度］である。μｅは電子のドリフト移動度である。μｈはホールのドリフト移動度である。ＷはＴＦＴのチャネル幅である。ＬはＴＦＴのチャネル長である。ｄはチャネル層の厚さである。ＶｄｓはＴＦＴのドレイン−ソース電圧である。
【００６３】
　上式によりＩｏｆｆのＥｇに対する依存性を見積もる。ｄ＝２０ｎｍ、Ｗ／Ｌ＝４とし、Ｅｇ以外の材料定数をすべて単結晶シリコンにおけるものを用いると、Ｅｇが２ｅＶ程度よりも大きければＩｏｆｆを１０−１８Ａ程度以下に抑えることができる。このＴＦＴを通じて保持容量（静電容量１ｐＦ）への電位の書き込み・保持を行う場合、書き込まれた電位のチャネルリーク電流による変動を１０６ｓ（＝１１．５日）後も１Ｖ以下に抑えることができる。これは、例えばＴＦＴを表示装置のバックプレーン画素駆動回路に用いる場合、表示内容を数日程度保持できると考えられ有効である。
【００６４】
　
さらに、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎのうち少なくともいずれかを含むワイドギャップ半導体は、上記の条件をすべて満たすため好ましい。具体的には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）などの酸化物半導体のほかに、例えばＩｎ−Ｇａ−Ａｓ、Ｉｎ−Ｇａ−Ａｌ−Ａｓ、Ｇａ−Ｎ、Ｚｎ−Ｏ、Ｚｎ−Ｓ、Ｚｎ−Ｓｅなどの構成元素を有する半導体を用いて本発明を実施することが可能であると考えられる。
　４　引用文献４の記載事項
　原査定の理由及び補正の却下の決定において引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開平０９−１６２４１４号公報（以下「引用文献４」という。）には、図面とともに、次の事項が記載されている。
　「【００２３】
【実施例】
〔実施例１〕　図１に本発明の１実施例を示す。図１（Ａ）は本実施例の半導体装置の概略を示したものである。薄膜半導体１０８には、同じ層内にソース領域１０１、ドレイン領域１０２、浮島領域１０３〜１０６、ベース領域１０７が形成される。ここで、ソース／ドレイン領域、浮島領域の導電型はＮ型とするために、１００〜２００００Åの真性多結晶シリコン膜に燐を１×１０１２〜１×１０１４原子／ｃｍ２、好ましくは、３×１０１２〜３×１０１３原子／ｃｍ２、例えば、１×１０１３原子／ｃｍ２のドーズ量で選択的にドーピングする。一方、ベース領域にはドーピングはおこなわず、そのため、ベース領域１０７の導電型は真性である。
【００２４】ソース領域１０１にはソース配線・電極１１０を、また、ドレイン領域１０２にはドレイン配線・電極１１２を形成する。そして、ゲイト絶縁膜（図示せず）を介して、その上にゲイト電極１０９を形成する。ゲイト電極は、そのままゲイト配線１１１と電気的に接続される。このような半導体装置の薄膜半導体１０８を上方より見た図面を図１（Ｂ）に示す。ここで、ソース領域１０１とドレイン領域１０２を結ぶ線分１１３、１１４はそれぞれ、第１の外縁、第２の外縁と定義される。
【００２５】このような構造を有する装置は本発明の第１乃至第５の条件を満たす。例えば、本発明の第１に関しては、薄膜半導体１０８は、第１の外縁１１３および第２の外縁１１４を含む閉じた線によって島状に分離形成されているので、条件（１）を満たす。また、薄膜半導体１０８は、ソース領域１０１およびドレイン領域１０２の間に存在し、真性のベース領域１０７と、ソース／ドレイン領域と同じＮ型で、ベース領域１０７および第１の外縁１１３によって囲まれた第１の浮島領域１０４と、やはりＮ型で、ベース領域１０７および第２の外縁１１４によって囲まれた第２の浮島領域１０５と、を有するので、条件（２）を満たす。
【００２６】そして、上記のとおり、第１および第２の外縁１１３、１１４は、いずれもソース領域１０１とドレイン領域１０２を結ぶ線分で定義される。したがって、図１に示された半導体装置は本発明の第１の半導体装置である。同様に本発明の第２に関しても、薄膜半導体１０８は、Ｎ型のソース領域１０１およびドレイン領域１０２の間に存在し、真性のベース領域１０７と、Ｎ型ので、ソース領域１０１とドレイン領域１０２とはベース領域１０７によって分離された浮島領域１０３〜１０６を有するので、条件（４）を満たす。
【００２７】さらに、ベース領域１０７のみを経由してソース領域１０１からドレイン領域１０２へ至る最短距離は、ベース領域１０７と浮島領域１０３〜１０７（すなわち、薄膜半導体１０８のソース領域１０１とドレイン領域１０２以外の部分全て）を経由して前記ソース領域からドレイン領域へ至る最短距離の約２．０７倍であるので、条件（５）を満たす。したがって、図１に示された半導体装置は本発明の第２の半導体装置である。
【００２８】同様に本発明の第３に関しても、薄膜半導体１０８は、Ｎ型のソース領域１０１からドレイン領域１０２へつながる、真性のベース領域１０７と、ベース領域１０７によってソース領域１０１とドレイン領域１０２から分離されたＮ型の浮島領域１０３とを有するので、条件（６）を満たす。したがって、図１に示された半導体装置は本発明の第３の半導体装置である。また、ベース領域上をソース領域からドレイン領域へ至る経路の平均幅は、薄膜半導体上をソース領域からドレイン領域へ至る平均幅（ここではＷ）の約１／６であるので、上記条件（１０）をも満たす。
【００２９】同様に本発明の第４に関しても、薄膜半導体１０８は、真性のベース領域１０７をただ一つ有し、また、ソース／ドレイン領域と同じＮ型で、ベース領域１０７によってソース領域１０１とドレイン領域１０２から分離された浮島領域１０５とを有するので、条件（７）を満たす。したがって、図１に示された半導体装置は本発明の第４の半導体装置である。
【００３０】同様に本発明の第５に関しても、薄膜半導体１０８は、ソース領域１０１、ドレイン領域１０２と、ソース領域からドレイン領域へつながる真性のベース領域１０７と、ソース／ドレイン領域と同じＮ型で、ソース領域とドレイン領域とはベース領域によって分離された浮島領域１０３〜１０６のみからなるので、条件（８）を満たす。
【００３１】さらに、ベース領域１０７の面積をベース領域のみを経由してソース領域からドレイン領域へ至る最短経路長により除した値は、薄膜半導体１０８のソース領域とドレイン領域以外の面積をソース領域からドレイン領域へ至る最短経路長により除した値の約１／３なので、条件（９）を満たす。したがって、図１に示された半導体装置は本発明の第５の半導体装置である。
【００３２】本実施例での電流の流れを図４（Ａ）および図４（Ｂ）に示す。図４（Ａ）は非選択（ＯＦＦ）状態を示したもので、流れる電流はリーク電流である。図の矢印に示されるようにリーク電流は、非選択状態では、浮島領域の間をかいくぐるように、ベース領域をジグザグにソース領域からドレイン領域へ流れる。この場合、見掛けのチャネルの大きさは長さＬ、幅Ｗだが、実際のリーク電流の流れに基づく、実質的なチャネルの大きさは、見掛けのチャネル長よりも長く、チャネル幅よりも狭い。（図４（Ａ））
【００３３】一方、選択（ＯＮ）状態では、ベース領域がゲイト電極に印加された電圧によって反転し、すなわち、ベース領域が浮島領域と同じＮ型となり、したがって、ドレイン電流は浮島を横断して流れる。したがって、選択状態では実質的なチャネルの大きさは、ほぼ見掛けのチャネルの大きさと同程度である。（図４（Ｂ））
例えば、非選択状態と同じ状況を実現させるには、同じデザインルールを用いても、図１（Ｂ）から浮島領域１０３〜１０６を除去した構造のものを作製すればよい。すなわち、チャネルがジグザグに配置され、チャネル長が極めて長くなったＴＦＴ（図４（Ｅ）ができる。
【００３４】
しかしながら、このようなＴＦＴでは、選択状態に本実施例の半導体装置のような大きなドレイン電流を流すことはできない。これは、従来のＴＦＴが選択状態でも非選択状態でも実質的なチャネルが幾何学的なチャネルと同じためである。
【００３５】よりＯＮ／ＯＦＦ比を向上させるには、Ｗ／Ｌをより大きくすればよい。かくすると、非選択状態においては、実質的なチャネル長が増加する一方、選択状態においてはチャネル幅が増加するので、リーク電流は減少し、ドレイン電流は増加する。かくすることにより、非選択状態における実質的なチャネル長を選択状態におけるものの５〜５０倍に、非選択状態における実質的なチャネル幅を選択状態におけるものの１／２〜１／２０倍にすることも可能であり、この結果、ＯＮ／ＯＦＦ比を、１００倍にまで拡大できる。」
　５　引用文献５の記載事項
　原査定の理由及び補正の却下の決定において引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００８−２７７６６５号公報（以下「引用文献５」という。）には、図面とともに、次の事項が記載されている。
　「【００３７】
　半導体膜（ＺｎＯ膜）１４は、ＺｎＯ結晶からなる膜である。半導体膜１４は、アンダーコート層１２及び突起部１３を覆うように形成され、半導体膜１４の表面領域には、チャネル領域１５とソース領域１６とドレイン領域１７とが形成される。ＺｎＯ膜１４は、例えばスパッタ法によって基板上に形成される。この際、本実施形態ではＺｎＯ膜１４内の残留応力が圧縮応力となるように形成する。ＺｎＯ結晶は、図２に示すようにウルツ鉱型結晶構造をとり、単位胞はｃ軸とａ軸によって定義される。この際、ＺｎＯ膜は、基板面に対し垂直方向にｃ軸が配向し、水平方向にａ軸が配向する傾向にある。このようなＺｎＯ膜１４に対し、本実施形態では、圧縮残留応力が生じるようにＺｎＯ膜１４を形成することによって、詳細に後述するように半導体膜１４内のキャリア移動度を高めることができる。さらに、基板面に垂直方向にｃ軸が配向したＺｎＯ膜上に、基板面に垂直方向にＺｎＯ膜が凸状に変形し膜内に圧縮応力が生ずるように突起部１３を形成することによりこれにより、詳細に後述するように半導体膜１４内のキャリア移動度を高めることができる。」
　６　引用文献６の記載事項
　補正の却下の決定において引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００９−１６７０８７号公報（以下「引用文献６」という。）には、図面とともに、次の事項が記載されている。
　「【発明を実施するための最良の形態】
【００３０】
　「無機結晶性配向膜」
　図面を参照して、本発明に係る実施形態の無機結晶性配向膜及びその製造方法について説明する。図１は無機結晶性配向膜の製造工程図（基板の厚み方向の断面図）である。視認しやすくするため、構成要素の縮尺は実際のものとは適宜異ならせてある。
【００３１】
　本実施形態の無機結晶性配向膜１は、層状結晶構造を有する結晶性無機物からなり（不可避不純物を含んでいてもよい。）、液相法を用いて製造されるものである。
【００３２】
　液相法としては特に制限されず、スピンコート法やディップコート法等の塗布法や、インクジェットプリンティング，スクリーン印刷等の印刷法が挙げられる。
【００３３】
　
層状結晶構造を有する結晶性無機物としては特に制限なく、例えば、下記一般式（Ｐ）で表される複合酸化物等が挙げられる。下記式（Ｐ）において酸素欠損量ｄが０でない場合は、導電性を有する酸化物となる。例えば、Ｒ＝Ｉｎ、Ｍ＝Ｇａである略称ＩＧＺＯで表される複合酸化物は、高い透光性を有し透明酸化物半導体材料等に使われる。
　Ｎ
ｘ
Ｍ
ｙ
Ｒ
ｚ
Ｏ
（ｘ＋３ｙ／２＋３ｚ／２−ｄ）
　・・・（Ｐ）
　（式中R =In、M =In,Fe,Ga,Alからなる群より選ばれる少なくとも１種の元素、N=Zn及び／又はMg、ｘ，ｙ，ｚは０超の実数、ｄは酸素欠損量であり０≦ｄ≦（ｘ＋３ｙ／２＋３ｚ／２）／１０）
【００３４】
　
無機結晶性配向膜１の結晶配向性は特に制限ないが、（００ｎ）配向（但し、ｎは正の整数）の結晶配向性を有するものであることが好ましい。上記一般式（Ｐ）で表される複合酸化物は、（００ｎ）配向となりやすい性質を有している。
【００３５】
　
無機結晶性配向膜１は、ＴＦＴ（薄膜トランジスタ）の半導体活性層等として利用できる。ＴＦＴの半導体活性層としては、上記一般式（Ｐ）で表される複合酸化物からなる酸化物半導体膜が好ましく用いられる。
　以下に無機結晶性配向膜１の製造方法について示す。
【００３６】
＜工程（Ａ）＞
　はじめに、図１（ａ）に示すように、基板１１を用意し、無機結晶性配向膜１の構成材料を含む無機結晶粒子２０と有機溶媒とを含む原料液を、基板１１の表面に塗布し、無機結晶粒子２０を含む非単結晶膜１２を成膜する（工程（Ａ））。
【００３７】
　次いで図１（ｂ）に示すように、室温乾燥等にて非単結晶膜１２中の有機溶媒の多くを除去することが好ましい。この工程においては、結晶化が進行しない範囲で若干加熱（例えば５０℃程度）を行ってもよい。
【００３８】
　基板１１としては特に制限なく、樹脂基板、ガラス基板等の非晶質基板が挙げられる。基板１１としては、これら基板上に絶縁膜等の下地膜を形成したものを用いてもよい。
【００３９】
　本発明では、配向性を持たない非晶質基板等への直接成膜によっても、配向性を有する結晶性無機膜を製造することができる。本発明は、通常非晶質基板である樹脂基板を用いる場合に特に有効である。フレキシブルディスプレイ用のＴＦＴでは、ポリエチレンテレフタレート（ＰＥＴ），ポリエチレンナフタレート（ＰＥＮ），ポリイミド（ＰＩ）等の樹脂基板が好ましく用いられる。
【００４０】
　無機結晶粒子２０は、後工程（Ｂ）において結晶核となりうる大きさのものを含んでいればよい。結晶核となりうる無機結晶粒子２０の好ましい平均粒径は、２ｎｍ以上、かつ前記非単結晶膜１２の膜厚以下である。２ｎｍ未満だと、結晶核となることが難しく、また形成する非単結晶膜１２の膜厚より大きい粒径のものも結晶核となることができない。例えば各種半導体デバイスの活性層等の用途で考えると、無機結晶粒子２０の平均粒径は、５０ｎｍ以下であることが好ましい。かかる範囲内において、無機結晶粒子２０の平均粒径は、より大きい方が配向性が良好となりやすく好ましい。
【００４１】
　
本実施形態において、結晶核となりうる無機結晶粒子２０は非単結晶膜１２中に含まれていればよく、非単結晶膜１２中で分散して存在していてもよい。結晶化の際に配向させる方法として、結晶核を基板表面に並べて結晶化させる方法があるが、本実施形態では、結晶核は基板面上に配されている必要はない。
【００４２】
　無機結晶粒子２０の製造方法は特に制限されないが、無機結晶性配向膜１を構成するすべての構成元素（以下、無機膜構成元素とする。）を含む有機前駆体原料と有機溶媒とを含む原料液を用いてゾルゲル法により製造されたものであることが好ましい。有機前駆体原料としては、金属アルコキシド化合物等が挙げられる。
【００４３】
　ゾルゲル法を用いる場合、液中の有機前駆体原料を粒子化させる方法としては、特に制限されないが、例えば加熱撹拌することによって無機結晶粒子２０を形成することができる。加熱撹拌により無機結晶粒子２０を形成する場合は、加熱温度が高いほど得られる粒子の粒径を大きくなる傾向にある。加熱撹拌の条件は、無機結晶粒子２０が所望の粒径となるように設定すればよい。
【００４４】
　無機結晶粒子２０の形成後の原料液は、完全に無機結晶粒子化した無機結晶粒子２０の分散液であり、この分散液中には、無機結晶粒子２０の他に、粒子化の反応が途中まで進行した状態の有機無機複合粒子や、表面に表面修飾基を備えた粒子等が含まれていてもよい。この有機無機複合粒子も、後工程（B）において結晶核となる可能性もある。
【００４５】
　従って、かかる方法で無機結晶粒子２０を形成すれば、粒子化処理を施した原料液を基板１１上にそのまま塗布することができる。またこの原料液は、通常のゾルゲル法の塗布液に比して、粒子化処理により液中の有機物の量が減少しているため、後工程（Ｂ）において、良好に結晶化させることができる。液相法の場合、結晶化前の塗布膜中に残存している有機物があると、結晶化の際にアブレーション等を起こしやすく結晶性に影響を及ぼすため、含まれる有機物を分解する必要がある。従って塗布液中に含まれる有機物は少ない方が好ましい。原料液中には一部粒子化されずに残存した有機前駆体原料が含まれていてもよい。
【００４６】
　原料液の塗布は、上記したような各種塗布法や印刷法を用いて行えばよい。印刷法によれば、所望のパターンを直接描画することも可能である。
【００４７】
＜工程（Ｂ）＞
　次に、
非単結晶膜１２を加熱し、無機結晶粒子２０の一部を結晶核として非単結晶膜を結晶化させて本実施形態の無機結晶性配向膜１を得る（図１（ｃ），（ｄ））。
【００４８】
　非単結晶膜１２に有機物が残存している場合には、残存有機物によるアブレーション等防ぐために、結晶化時あるいは結晶化前に、有機物を分解する必要がある。有機物の分解温度は有機物の種類によって異なり、有機物の分解温度が基板１１の耐熱温度より低い場合は、加熱により分解することができる。
【００４９】
　一方、有機物の分解温度が基板１１の耐熱温度より高い場合は、酸素ラジカル等を用いた酸化処理等を施して有機物を分解することが好ましい。酸素ラジカルを用いた酸化処理としては、酸素又はオゾン存在下で波長３００ｎｍ以下の紫外線を照射する処理、若しくは酸素プラズマを照射する処理が挙げられる。波長３００ｎｍ以下の紫外線としては、水銀ランプやエキシマランプ等の光源から発生した紫外線等が挙げられる。
【００５０】
　結晶化の方法は制限なく、耐熱性の低い基板を用いる場合等は、熱線を用いた加熱処理により加熱して結晶化させる方法が好ましい。熱線を用いた加熱処理としては、熱線としてレーザ光線を使用し、レーザ光線を走査して非単結晶膜１２をアニールし結晶化させるレーザアニールや、熱線としてキセノンフラッシュランプ等を用いたフラッシュランプアニール等が挙げられる。
【００５１】
　レーザアニールはエネルギーの大きい熱線を用いた走査型の加熱処理であるので、結晶化効率がよく、しかも走査速度やレーザパワー等のレーザ照射条件を変えることにより基板に到達するエネルギーを調整することができる。従って基板の耐熱性に合わせてレーザ照射条件を決定することにより、基板温度を基板耐熱温度以下の温度になるようにすることができ、樹脂基板等の耐熱性の低い基板には好適である。
【００５２】
　レーザアニールに用いるレーザ光源としては特に制限なく、エキシマレーザ等のパルス発振レーザが挙げられる。エキシマレーザ光等の短波長パルスレーザ光では、膜表層で吸収されるエネルギーが大きく、基板に到達するエネルギーをコントロールしやすいため、好ましい。
【００５３】
　
非単結晶膜１２に、非単結晶膜１２が結晶化する温度以上の条件で加熱処理を施すと、無機結晶粒子２０のうち、一部の結晶核となりうる大きさを有する無機結晶粒子２０を結晶核として非単結晶膜１２の結晶化が進行する。
【００５４】
　
無機結晶粒子２０は、層状結晶構造を有するものであるため、結晶層が積層される積層面の面方位に配向しやすい傾向がある。非単結晶膜１２中に層状結晶構造を有する無機結晶粒子２０が含まれていると、それぞれが安定な層状構造をとるように並んで結晶化が進行するため、その結果結晶化された膜が配向性を有するものとなる。
【００５５】
　
例えば、ＩｎＧａＺｎＯ
４
等の上記一般式（Ｐ）で著される複合酸化物は、ｃ軸配向（（００ｎ）配向）しやすいとされている。従って、かかる物質を上記した方法により結晶化させることにより、良好にｃ軸配向した無機結晶性配向膜を得ることができる。
【００５６】
　以上のようにして、本実施形態の無機結晶性配向膜１は製造される。半導体膜からなる無機結晶性配向膜１では、さらに必要な領域に不純物ドープを行ってもよい。
【００５７】
　本実施形態の無機結晶性配向膜１の製造方法は、基板上に、層状結晶構造を有する無機結晶粒子２０を含む原料と有機溶媒とを含む原料液を用いて、液相法により無機結晶粒子２０を含む非単結晶膜１２を成膜する工程（Ａ）と、
非単結晶膜１２が結晶化する温度以上の条件で、非単結晶膜１２を加熱し、無機結晶粒子２０の一部を結晶核として非単結晶膜１２を結晶化させる工程（Ｂ）
【００５８】
　従って本発明によれば、簡易で低コストな液相法を用いて、安価なアモルファス基板等の配向性を有さない下地上に無機結晶性配向膜１を直接成膜することができる。
【００５９】
　
本発明の無機結晶性配向膜１の製造方法によれば、液相法により薄膜トランジスタ（ＴＦＴ）の活性層等として好適な、配向性を有する半導体膜を簡易かつ低コストに製造することができる。
第５　対比・判断
　１　本願発明１及び本願発明２
　本願発明は、「ソース又はドレインの
一方
他方
一方
他方
　２　本願発明１について
（１）本願発明１と引用発明との対比
　ａ　本願発明１（すなわち、「ソース又はドレインの
一方
他方
　ｂ　本願の願書に添付した図面（【図１】）の記載と、引用文献１の【図１】の記載より、本願発明１及び引用発明の各発明特定事項は、おおむね下記の対応関係にあるといえる。（当審注．括弧書き中の番号は、参考のために当審において付したものである。）
　　　　本願発明　　　　　　　　　　　　引用発明
　　　　入力端子　　　　　　　　　　　　入力端子１１１
　　　　第１のトランジスタ（１０３）　　ＣＩＶ１０２
　　　　第２のトランジスタ（１０４）　　対応する構成なし
　　　　第３のトランジスタ（１０６）　　ＮＭＯＳトランジスタ１０７
　　　　第１のインバータ（１０１）　　　インバータ１０５
　　　　第２のインバータ（１０２）　　　ＣＩＶ１０３
　　　　出力端子　　　　　　　　　　　　出力端子１１２
　　　　容量素子（１０５）　　　　　　　コンデンサ１０８
　以下では、上記の対応関係を踏まえつつ、本願請求項１の記載順に、本願発明１と引用発明とを対比する。
　ｃ　本願発明１の「入力端子」と、引用発明の「入力端子１１１」とを対比すると、両者は「入力端子」である点において共通する。
　ｄ　本願発明１の「第１のトランジスタ」と、引用発明の「ＣＩＶ１０２」とを対比する。
　上記第４の１（１）の引用文献１の記載（段落【００２０】）、引用文献１の【図５】の記載、及び当該技術分野における技術常識より、引用発明の「ＣＩＶ１０２」は、「トランジスタ」であるといえる。
　そうすると、本願発明１の「第１のトランジスタ」と、引用発明の「ＣＩＶ１０２」は、「トランジスタ」である点において共通するといえる。（以下、両者を「第１のトランジスタ」という。）
　ｅ　引用発明は、本願発明１の「第２のトランジスタ」に対応する構成を有しない。（相違点１）
　ｆ　本願発明１の「第３のトランジスタ」と、引用発明の「ＮＭＯＳトランジスタ１０７」とを対比すると、両者は「トランジスタ」である点において共通するといえる。（以下、両者を「第３のトランジスタ」という。）
　ｇ　本願発明１の「第１のインバータ」と、引用発明の「インバータ１０５」とを対比すると、両者は「インバータ」である点において共通するといえる。（以下、両者を「第１のインバータ」という。）
　ｈ　本願発明１の「第２のインバータ」と、引用発明の「ＣＩＶ１０３」とを対比すると、両者は「位相反転素子」である点において共通するといえる。（以下、両者を「第２の位相反転素子」という。）
　一方で、本願発明１の「第２の位相反転素子」（第２のインバータ）は「インバータ」であるのに対し、引用発明の「第２の位相反転素子」（ＣＩＶ１０３）は「クロックドインバータ」である点において、相違するといえる。（相違点２）
　ｉ　本願発明１の「出力端子」と、引用発明の「出力端子１１２」とを対比すると、両者は「出力端子」である点において共通するといえる。
　ｊ　本願発明１の「前記入力端子は、前記第１のトランジスタのソース又はドレインの一方（上記ａより、ソース）と電気的に接続され」との発明特定事項と、引用発明の「前記入力端子１１１は、前記ＣＩＶ１０２の入力端子と電気的に接続され」との発明特定事項を対比する。
　本願発明１と引用発明は、「入力端子」（入力端子１１１）と「第１のトランジスタ」（ＣＩＶ１０２）が電気的に接続される点において、共通するといえる。
　一方で、本願発明１では、入力端子が、第１のトランジスタの「ソース」と接続されるのに対し、引用発明では、入力端子（入力端子１１１）が、第１のトランジスタ（ＣＩＶ１０２）の「入力端子」と接続される点において、相違するといえる。（相違点３）
　ｋ　引用発明は、本願発明１の「前記第１のトランジスタのソース又はドレインの他方（上記ａより、ドレイン）は、前記第２のトランジスタのソース又はドレインの一方（上記ａより、ソース）と電気的に接続され」との発明特定事項に対応する構成を有しない。（相違点４）
　ｌ　本願発明１の「前記第１のトランジスタのソース又はドレインの他方（上記ａより、ドレイン）は、前記第３のトランジスタのソース又はドレインの一方（上記ａより、ソース）と電気的に接続され」との発明特定事項と、引用発明の「前記ＣＩＶ１０２の出力端子は、前記ＮＭＯＳトランジスタ１０７のソース又はドレインの一方と電気的に接続され」との発明特定事項を対比する。
　上記第４の１（１）の引用文献１の記載（段落【００２０】）、引用文献１の【図１】及び【図５】の記載、並びに当該技術分野における技術常識より、引用発明においては、「第１のトランジスタ」（ＣＩＶ１０２）のドレインが、「第３のトランジスタ」（ＮＭＯＳトランジスタ１０７）のソース又はドレインの一方と電気的に接続されているといえる。
　そうすると、本願発明１と引用発明は、「前記第１のトランジスタのドレインは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され」る点において共通するといえる。
　一方で、本願発明１では、第１のトランジスタのドレインが、第３のトランジスタの「ソース」と接続されるのに対し、引用発明は、第１のトランジスタ（ＣＩＶ１０２）のドレインが、第３のトランジスタ（ＮＭＯＳトランジスタ１０７）の「ソース」又は「ドレイン」のいずれに接続されるのかを特定しない点において相違するといえる。（相違点５）
　ｍ　本願発明１の「前記第１のトランジスタのソース又はドレインの他方（上記ａより、ドレイン）は、前記第１のインバータの入力端子と電気的に接続され」との発明特定事項と、引用発明の「前記ＣＩＶ１０２の出力端子は、前記インバータ１０５の入力端子と電気的に接続され」との発明特定事項を対比する。
　上記第４の１（１）の引用文献１の記載（段落【００２０】）、引用文献１の【図１】及び【図５】の記載、並びに当該技術分野における技術常識より、引用発明においては、「第１のトランジスタ」（ＣＩＶ１０２）のドレインが、「第１のインバータ」（インバータ１０５）の入力端子と電気的に接続されているといえる。
　そうすると、本願発明１と引用発明は、「前記第１のトランジスタのドレインは、前記第１のインバータの入力端子と電気的に接続され」る点において共通するといえる。
　ｎ　本願発明１の「前記第１のインバータの出力端子は、前記出力端子と電気的に接続され」との発明特定事項と、引用発明の「前記インバータ１０５の出力端子は、前記出力端子１１２と電気的に接続され」との発明特定事項とを対比すると、両者は、「前記第１のインバータの出力端子は、前記出力端子と電気的に接続され」る点において共通するといえる。
　ｏ　本願発明１の「前記第１のインバータの出力端子は、前記第２のインバータの入力端子と電気的に接続され」との発明特定事項と、引用発明の「前記インバータ１０５の出力端子は、前記ＣＩＶ１０３の入力端子と電気的に接続され」との発明特定事項とを対比すると、両者は、「前記第１のインバータの出力端子は、前記第２の位相変換素子の入力端子と電気的に接続され」との点において共通し、上記ｇの点（相違点２）において相違するといえる。
　ｐ　引用発明は、本願発明１の「前記第２のインバータの出力端子は、前記第２のトランジスタのソース又はドレインの他方（上記ａより、ドレイン）と電気的に接続され」との発明特定事項に対応する構成を有しない。（相違点６）
　ｑ　本願発明１の「前記第３のトランジスタのソース又はドレインの他方（上記ａより、ドレイン）は、容量素子と電気的に接続され」との発明特定事項と、引用発明の「前記ＮＭＯＳトランジスタ１０７のソース又はドレインの他方は、コンデンサ１０８と電気的に接続され」との発明特定事項を対比する。
　引用発明の「コンデンサ１０８」は「容量素子」であるといえる。
　また、本願発明１と引用発明は、いずれも、「第３のトランジスタ」（ＮＭＯＳトランジスタ１０７）の「ソース又はドレイン」のうち、「第１のトランジスタ」（ＣＩＶ１０２）が接続されるのとは異なる側に「容量素子」（コンデンサ１０８）が接続される点において、共通するといえる。
　そうすると、本願発明１と引用発明は、「前記第３のトランジスタのソース又はドレインの他方は、容量素子と電気的に接続され」る点において共通するといえる。
　一方で、本願発明１では、第３のトランジスタの「ドレイン」が容量素子に接続されるのに対し、引用発明は、第３のトランジスタ（ＮＭＯＳトランジスタ１０７）のソース又はドレインのうち、いずれが容量素子（コンデンサ１０８）に接続されるのかを特定しない点において、相違する。（相違点７）
　ｒ　引用発明は、本願発明１の「前記第３のトランジスタのチャネル形成領域は、酸化物半導体層を有し、前記酸化物半導体層は、ＩｎとＧａとＺｎを含み、前記酸化物半導体層は、前記酸化物半導体層の表面側にのみ、ｃ軸が、前記酸化物半導体層の表面に対して垂直方向に沿うように配向した、結晶層を有し、前記酸化物半導体層は、前記酸化物半導体層の上方からみて、折れ曲がった形状を有する」との発明特定事項に対応する構成を有しない。（相違点８）
　ｓ　以上から、本願発明１と引用発明は、下記（ａ）の点で一致し、下記（ｂ）の点で相違すると認める。
（ａ）一致点
　「入力端子と、
　第１のトランジスタと、
　第３のトランジスタと、
　第１のインバータと、
　第２の位相変換素子と、
　出力端子と、を有し、
　前記入力端子は、前記第１のトランジスタと電気的に接続され、
　前記第１のトランジスタのドレインは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
　前記第１のトランジスタのドレインは、前記第１のインバータの入力端子と電気的に接続され、
　前記第１のインバータの出力端子は、前記出力端子と電気的に接続され、
　前記第１のインバータの出力端子は、前記第２の位相変換素子の入力端子と電気的に接続され、
　前記第３のトランジスタのソース又はドレインの他方は、容量素子と電気的に接続されることを特徴とする半導体装置。」
（ｂ）相違点
　・相違点１
　本願発明１は「第２のトランジスタ」を有するのに対し、引用発明は「第２のトランジスタ」に相当する構成を有しない点。
　・相違点２
　本願発明１では、「第２の位相変換素子」（第２のインバータ）が「インバータ」であるのに対し、引用発明では、「第２の位相変換素子」（ＣＩＶ１０３）が「クロックドインバータ」である点。
　・相違点３
　本願発明１では、入力端子が第１のトランジスタの「ソース」に接続されるのに対し、引用発明では、入力端子（入力端子１１１）が第１のトランジスタ（ＣＩＶ１０２）の「入力端子」に接続される点。
　・相違点４
　本願発明１では、第１のトランジスタのドレインが、第２のトランジスタのソースと電気的に接続されるのに対し、引用発明は当該構成を有しない点。
　・相違点５
　本願発明１では、第１のトランジスタのドレインが、第３のトランジスタの「ソース」に接続されるのに対し、引用発明は、第１のトランジスタ（ＣＩＶ１０２）のドレインが、第３のトランジスタ（ＮＭＯＳトランジスタ１０７）のソース又はドレインのいずれに接続されるのかを特定しない点。
　・相違点６
　本願発明１では、第２の位相変換素子（第２のインバータ）の出力端子が、第２のトランジスタのドレインと電気的に接続されるのに対し、引用発明は当該構成を有しない点。
　・相違点７
　本願発明１では、第３のトランジスタの「ドレイン」が容量素子に接続されるのに対し、引用発明は、第３のトランジスタ（ＮＭＯＳトランジスタ１０７）のソース又はドレインのうち、いずれが容量素子（コンデンサ１０８）に接続されるのかを特定しない点。
　・相違点８
　本願発明１は、「前記第３のトランジスタのチャネル形成領域は、酸化物半導体層を有し、前記酸化物半導体層は、ＩｎとＧａとＺｎを含み、前記酸化物半導体層は、前記酸化物半導体層の表面側にのみ、ｃ軸が、前記酸化物半導体層の表面に対して垂直方向に沿うように配向した、結晶層を有し、前記酸化物半導体層は、前記酸化物半導体層の上方からみて、折れ曲がった形状を有する」のに対し、引用発明は当該構成を特定しない点。
（２）判断
　ａ　相違点８について検討する。
　ｂ　まず、相違点８のうち、「ＩｎとＧａとＺｎを含む酸化物半導体層」において「酸化物半導体層の表面側にのみ、ｃ軸が、前記酸化物半導体層の表面に対して垂直方向に沿うように配向した、結晶層を有する」という技術事項（以下、「技術事項１」という。）について、検討する。
　上記第４の６の引用文献６の記載（段落【００４１】及び【００５３】）より、引用文献６に記載された発明においては、「非単結晶膜１２」中に分散して存在する「無機結晶粒子２０」を結晶核として「非単結晶膜１２」の結晶化が進行するものと認められる。そうすると、引用文献６には、「非単結晶膜１２」の表面側から順に結晶化が進行することが記載又は示唆されているとはいえないから、技術事項１が記載又は示唆されているとはいえない。
　また、引用文献１ないし５には、技術事項１は記載も示唆もされていない。
　したがって、技術事項１は、引用文献１ないし６に記載された発明から当業者が容易に想到することができたものであるとはいえない。
　ｃ　次に、相違点８のうち、「ＩｎとＧａとＺｎを含む酸化物半導体層」において「前記酸化物半導体層は、前記酸化物半導体層の上方からみて、折れ曲がった形状を有する」という技術事項（以下、「技術事項２」という。）について、検討する。
　上記第４の４の引用文献４の記載（段落【００３３】）及び引用文献４の【図４】（Ｅ）の記載より、引用文献４には、「上方からみて、折れ曲がった形状を有するチャネルを有するＴＦＴ」が記載されているものと認められる。しかしながら、引用文献４には、当該チャネルが「ＩｎとＧａとＺｎを含む酸化物半導体層」であるとは記載されていない。
　また、上記第４の３の引用文献３の記載（段落【００６０】及び【００６４】）、及び上記第４の６の引用文献６の記載（段落【００３３】及び【００３５】）より、引用文献３及び６には、ＴＦＴのチャネルを「ＩｎとＧａとＺｎを含む酸化物半導体層」とすることが記載されているものと認められる。しかしながら、引用文献３及び６には、酸化物半導体層が「上方からみて、折れ曲がった形状を有する」とは記載されていない。
　また、引用文献１、２及び５には、技術事項２は記載も示唆もされていない。
　そうすると、引用文献１ないし６に基づいて技術事項２を導出するためには、引用発明に対して引用文献４に記載された発明を適用した上で、さらに引用文献３又は６に記載された発明を適用するか、又は、引用発明に対して引用文献３又は６に記載された発明を適用した上で、さらに引用文献４に記載された発明を適用する必要があるものと認められるが、いずれについても、動機付けを見いだすことができない。
　したがって、技術事項２は、引用文献１ないし６に記載された発明から当業者が容易に想到することができたものであるとはいえない。
　ｄ　以上より、相違点８に係る構成は、引用文献１ないし６に記載された発明に基づいて当業者が容易に想到することができたものであるとはいえない。
　したがって、相違点１ないし７について検討するまでもなく、本願発明１は、引用文献１ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。
　３　本願発明２について
　本願発明２は上記２（１）ｓ（ｂ）に記載した相違点８に係る構成を備えたものである。
　そして、上記２（２）のとおり、相違点８に係る構成は、引用文献１ないし６に記載された発明に基づいて当業者が容易に想到することができたものであるとはいえない。
　したがって、本願発明２は、引用文献１ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。
　４　本願発明についてのまとめ
　上記のとおり、本願発明のうち、「ソース又はドレインの
一方
他方
一方
他方
第６　原査定についての判断
　上記のとおり、本願発明は、引用文献１ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえないから、原査定の理由によっては、本願を拒絶することはできない。
第７　結言
　以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。