【手続補正書】
【提出日】平成28年11月8日(2016.11.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
以前データブロックと現在データブロックとを含む入力データストリームを受信する段階と、
前記現在データブロックのそれぞれの遅延を対応する遅延回路の１つを用いて調節し、第１遅延データブロックと第２遅延データブロックとを生成する段階と、
前記以前データブロックの一部のみと以前参照データブロックの一部のみとを比較する第１比較と、前記第１遅延データブロックのすべてと現在参照データブロックのすべてとを比較する第２比較とを並列的に実行する段階と、
前記第１比較と前記第２比較との結果に基づいて、前記第２遅延データブロックを出力するか、または拡張データブロックを圧縮する段階と、を含み、
前記拡張データブロックは、前記以前データブロックの前記一部と前記第２遅延データブロックとを含み、
前記現在データブロックのサイズは、前記以前データブロックの前記一部のサイズよりも大きく、
前記現在参照データブロックのサイズは、前記以前参照データブロックの前記一部のサイズよりも大きいデータ圧縮方法。
【請求項２】
前記現在参照データブロックが保存された第１メモリ領域と前記以前参照データブロックが保存された第２メモリ領域のそれぞれは、インターリービング方式で割り当てられ、独立してアクセス可能な互いに異なるメモリに具現される請求項１に記載のデータ圧縮方法。
【請求項３】
前記拡張データブロックのサイズと前記現在データブロックのサイズとの比は、帯小数である請求項１に記載のデータ圧縮方法。
【請求項４】
バッファメモリから前記以前参照データブロックの前記一部と前記現在参照データブロックとを並列的にリードする段階をさらに含む請求項１に記載のデータ圧縮方法。
【請求項５】
以前データブロックと現在データブロックとを含む入力データストリームを受信する段階と、
前記現在データブロックのそれぞれの遅延を対応する遅延回路の１つを用いて調節し、第１遅延データブロックと第２遅延データブロックとを生成する段階と、
メモリから以前参照データブロックの一部のみと現在参照データブロックとを並列的にリードする段階と、
前記以前データブロックの一部のみと前記以前参照データブロックの前記一部のみとに対する比較と、前記第１遅延データブロックと前記現在参照データブロックとに対する比較とを並列的に行う段階と、
前記以前データブロックの前記一部と前記以前参照データブロックの前記一部とがマッチされ、前記第１遅延データブロックと前記現在参照データブロックとがマッチされる時、拡張データブロックを圧縮する段階と、を含み、
前記拡張データブロックは、前記以前データブロックの前記一部と前記第２遅延データブロックとを含み、
前記現在データブロックのサイズは、前記以前データブロックの前記一部のサイズよりも大きく、
前記現在参照データブロックのサイズは、前記以前参照データブロックの前記一部のサイズよりも大きいデータ圧縮方法。
【請求項６】
前記以前データブロックの前記一部の少なくとも一部と前記以前参照データブロックの前記一部とがマッチされず、前記現在データブロックと前記現在参照データブロックとがマッチされない時、前記現在データブロックを選択的に圧縮または圧縮しない段階をさらに含む請求項５に記載のデータ圧縮方法。
【請求項７】
前記メモリは、前記現在参照データブロックが保存された第１メモリ領域と前記以前参照データブロックが保存された第２メモリ領域とを含むバッファメモリであり、前記第１メモリ領域と前記第２メモリ領域のそれぞれは、インターリービング方式で割り当てられ、独立してアクセス可能な互いに異なるメモリに具現される請求項５に記載のデータ圧縮方法。
【請求項８】
前記拡張データブロックのサイズと前記現在データブロックのサイズとの比は、帯小数である請求項５に記載のデータ圧縮方法。
【請求項９】
第１メモリ領域、第２メモリ領域、及び第３メモリ領域を含むバッファメモリと、
ハッシュキー生成回路から出力されたアドレスに応答して、前記第１メモリ領域に保存された以前参照データブロックの一部のみと前記第２メモリ領域に保存された現在参照データブロックとを出力するバッファメモリコントローラと、
入力データストリームを受信し、前記入力データストリームに含まれた現在データブロックのそれぞれの遅延を対応する遅延回路の１つを用いて調節し、第１遅延データブロックと第２遅延データブロックとを生成する入力データレジスタと、
以前データブロックの一部のみと前記以前参照データブロックの前記一部のみとがマッチするか否かと、前記第１遅延データブロックと前記現在参照データブロックとがマッチするか否かとを判断し、該判断の結果によって、制御情報を生成する比較回路と、
前記制御情報に基づいて、前記第２遅延データブロックを出力するか、圧縮データを出力する圧縮データ生成回路と、を含み、
前記圧縮データは、前記以前データブロックの前記一部のみと前記第２遅延データブロックとを含む拡張データブロックを圧縮して生成され、
前記現在データブロックのサイズは、前記以前データブロックの前記一部のサイズよりも大きく、
前記現在参照データブロックのサイズは、前記以前参照データブロックの前記一部のサイズよりも大きいデータ圧縮回路。
【請求項１０】
前記第１メモリ領域、前記第２メモリ領域、及び前記第３メモリ領域のそれぞれは、インターリービング方式で割り当てられ、独立してアクセス可能な互いに異なるメモリに具現される請求項９に記載のデータ圧縮回路。
【請求項１１】
前記バッファメモリコントローラは、前記第１メモリ領域から前記以前参照データブロックの前記一部と、前記第２メモリ領域から前記現在参照データブロックとを並列的にリードした後、前記現在データブロックを前記第３メモリ領域にライトする請求項９に記載のデータ圧縮回路。
【請求項１２】
前記バッファメモリコントローラは、
前記アドレスを用いて、前記第１メモリ領域に対する第１アドレスと前記第２メモリ領域に対する第２アドレスとを生成するアドレス生成器と、
前記第１アドレスを用いて、前記第１メモリ領域から前記以前参照データブロックの前記一部と、前記第２アドレスを用いて、前記第２メモリ領域から前記現在参照データブロックとを並列的にリードし、前記現在データブロックに対する第３アドレスに基づいて、前記現在データブロックを前記第３メモリ領域にライトするバッファメモリアクセス制御回路と、
を含む請求項９に記載のデータ圧縮回路。
【請求項１３】
前記比較回路は、前記以前データブロックの前記一部と前記以前参照データブロックの前記一部とがマッチするか否かと、前記現在データブロックと前記現在参照データブロックとがマッチするか否かとを並列的に判断する請求項９に記載のデータ圧縮回路。
【請求項１４】
前記比較回路は、
前記以前データブロックの前記一部を保存するレジスタと、
前記レジスタから出力された前記以前データブロックの前記一部と前記バッファメモリコントローラから出力された前記以前参照データブロックの前記一部とがマッチするか否かを判断する第１比較器と、
前記現在データブロックと前記現在参照データブロックとがマッチするか否かを判断する第２比較器と、
前記第１比較器の出力信号と前記第２比較器の出力信号とに基づいて、前記マッチの有無を示すマッチ情報とマッチされたデータ長を示す長さ情報とを出力する長さ計算回路と、
前記以前データブロックの前記一部に対するアドレスと前記現在データブロックに対するアドレスとに基づいて距離情報を出力する距離計算回路と、を含み、
前記制御情報は、前記マッチ情報、前記長さ情報、及び前記距離情報を含む請求項９に記載のデータ圧縮回路。
【請求項１５】
前記圧縮データ生成回路は、
前記マッチ情報に基づいて選択信号を生成する選択信号生成回路と、
前記長さ情報と前記距離情報とに基づいて、前記圧縮データを生成するコード生成回路と、
前記選択信号に応答して、前記現在データブロックまたは前記圧縮データを出力する選択回路と、
を含む請求項１４に記載のデータ圧縮回路。
【請求項１６】
データ保存装置と、
以前データブロックと現在データブロックとを含むデータストリームを出力するホストと、
前記現在データブロックを受信し、前記現在データブロックのそれぞれの遅延を対応する遅延回路の１つを用いて調節し、第１遅延データブロックと第２遅延データブロックとを生成する入力データレジスタを含むメモリコントローラと、を含み、
前記メモリコントローラは、前記ホストからの前記データストリームにおけるそれぞれのデータブロックまたはそれぞれの拡張データブロックのマッチング特性を判断し、該判断の結果によって、前記データストリームにおける前記第２遅延データブロックまたは前記拡張データブロックを圧縮し、該圧縮されたデータを前記データ保存装置に出力し、
前記メモリコントローラは、前記以前データブロックのマッチング特性を判断した後、前記以前データブロックの一部と前記第２遅延データブロックとを含む拡張データブロックのマッチング特性を判断し、
前記メモリコントローラは、前記以前データブロックの前記一部と以前参照データブロックの一部とがマッチするか否かと、前記第１遅延データブロックと現在参照データブロックとがマッチするか否かとを並列的に判断する比較回路をさらに含み、
前記現在データブロックのサイズは、前記以前データブロックの前記一部のサイズよりも大きく、
前記現在参照データブロックのサイズは、前記以前参照データブロックの前記一部のサイズよりも大きいデータ処理装置。
【請求項１７】
前記メモリコントローラは、
第１メモリ領域、第２メモリ領域、及び第３メモリ領域を含むバッファメモリと、
アドレスに応答して、前記第１メモリ領域に保存された前記以前参照データブロックの前記一部と前記第２メモリ領域に保存された前記現在参照データブロックとを並列的に出力するバッファメモリコントローラと、  さらに、判断の結果によって、制御情報を生成する前記比較回路と、
前記制御情報に基づいて、前記現在データブロックを出力するか、前記拡張データブロックを圧縮して生成された前記圧縮データを出力する圧縮データ生成回路と、
をさらに含む請求項１６に記載のデータ処理装置。
【請求項１８】
前記第１メモリ領域、前記第２メモリ領域、及び前記第３メモリ領域のそれぞれは、インターリービング方式で割り当てられた互いに異なるアドレスを有する互いに異なるメモリに具現される請求項１７に記載のデータ処理装置。
【請求項１９】
前記バッファメモリコントローラは、
前記アドレスを用いて、前記第１メモリ領域に対する第１アドレスと前記第２メモリ領域に対する第２アドレスとを生成するアドレス生成器と、
前記第１アドレスを用いて、前記第１メモリ領域から前記以前参照データブロックの前記一部と、前記第２アドレスを用いて、前記第２メモリ領域から前記現在参照データブロックとを並列的にリードし、前記現在データブロックに対する第３アドレスに基づいて、前記現在データブロックを前記第３メモリ領域にライトするバッファメモリアクセス制御回路と、
を含む請求項１７に記載のデータ処理装置。
【請求項２０】
前記比較回路は、
前記以前データブロックの前記一部を保存するレジスタと、
前記レジスタから出力された前記以前データブロックの前記一部と前記バッファメモリコントローラから出力された前記以前参照データブロックの前記一部とがマッチするか否かを判断する第１比較器と、
前記現在データブロックと前記現在参照データブロックとがマッチするか否かを判断する第２比較器と、
前記第１比較器の出力信号と前記第２比較器の出力信号とに基づいて、前記マッチの有無を示すマッチ情報とマッチされたデータ長を示す長さ情報とを出力する長さ計算回路と、
前記以前データブロックの前記一部に対するアドレスと前記現在データブロックに対するアドレスとに基づいて距離情報を出力する距離計算回路と、を含み、
前記制御情報は、前記マッチ情報、前記長さ情報、及び前記距離情報を含む請求項１７に記載のデータ処理装置。
【請求項２１】
前記圧縮データ生成回路は、
前記マッチ情報に基づいて選択信号を生成する選択信号生成回路と、
前記長さ情報と前記距離情報とに基づいて、前記圧縮データを生成するコード生成回路と、
前記選択信号に応答して、前記現在データブロックまたは前記圧縮データを出力する選択回路と、
を含む請求項２０に記載のデータ処理装置。
【請求項２２】
前記拡張データブロックのサイズと前記現在データブロックのサイズとの比は、整数ではない請求項１６に記載のデータ処理装置。
【請求項２３】
前記データ保存装置は、フラッシュメモリ、ｅＭＭＣ、ＵＦＳ、ＵＳＢフラッシュドライブ、またはＳＳＤである請求項１６に記載のデータ処理装置。
【請求項２４】
前記データ保存装置は、ハードディスクドライブである請求項１６に記載のデータ処理装置。
【請求項２５】
前記データ処理装置は、スマートフォン、タブレットＰＣ、モバイルインターネット装置、または電子ブックである請求項１６に記載のデータ処理装置。