(57)【要約】本発明は、半導体製品の製造方法に関するものである。この方法は、低ｋ材料層を形成して、該低ｋ材料層の中／上に導電性構造体を形成する工程と、該導電性構造体の少なくとも重複エリアにおいて、低ｋ材料に対して範囲制限処理を施すことにより、交差領域における誘電率の値を上昇させる。これにより、高い誘電率値を有する交差領域および材料において上記導電性構造体から容量が形成される。
2007515796.tif 000002
【特許請求の範囲】
【請求項１】
半導体製品の製造方法であって、
基板の半導体製品区画に、半導体製品素子を形成し、
続いて、上記基板の上に、低ｋ材料の層を形成し、
上記半導体製品素子との電気的接続を形成するために、上記低ｋ材料の層の内もしくは上に、導電性の相互接続部を形成するとともに、該相互接続部同士を電気的に絶縁するために、上記低ｋ材料の層が半導体製品の配線面に設けられるように構成し、
上記基板の、上記半導体製品区画外にあるグリップキャップ区画にて、上記相互接続部における少なくとも１つの交差領域における上記低ｋ材料の層に空間的に制限された処理を施すことによって、該交差領域の誘電率値を上昇させて、該交差領域に形成された相互接続部、及び誘電率が上昇した該材料から、グリップキャップ容量である相互接続部間の容量を形成し、
上記半導体製品区画内の低ｋ材料の層の誘電率を変化させずに残す、半導体製品の製造方法。
【請求項２】
上記容量が電子素子として機能するように、上記導電性の構造体を相互接続している、請求項１に記載の半導体製品の製造方法。
【請求項３】
マスク層を、上記低ｋ材料の層の上に形成し、
上記マスク層にパターンを形成して、続く処理のための限定空間を低ｋ材料の層に設けるために、低ｋ材料の層の表面の一部を露出させる、請求項１または２に記載の半導体製品の製造方法。
【請求項４】
上記空間的に制限された処理は、材料及び／または電磁放射線を、空間的に制限した低ｋ材料の層に照射することによって実現する、請求項１または２に記載の半導体製品の製造方法。
【請求項５】
低ｋ材料の層に、上記空間的に制限された処理を施すことによって該層の材料を変化させる、請求項１から４の何れか１項に記載の半導体製品の製造方法。
【請求項６】
低ｋ材料の層に、紫外線照射することによって該層の材料を変化させる、請求項５に記載の半導体製品の製造方法。
【請求項７】
低ｋ材料の層に、プラズマ処理を施すことによって該層の材料を変化させる、請求項５に記載の半導体製品の製造方法。
【請求項８】
低ｋ材料の層に、原子及び／または分子材料を埋め込むことよって材料を変化させる、請求項５に記載の半導体製品の製造方法。
【請求項９】
低ｋ材料の層に、電子ビームを照射することによって材料を変化させる、請求項５に記載の半導体製品の製造方法。
【請求項１０】
低ｋ材料の層が上記空間的に制限された処理を施されている間に、導入材料を低ｋ材料の層の材料内に導入する、請求項１から４の何れか１項に記載の半導体製品の製造方法。
【請求項１１】
上記導入材料の導入を、原子層蒸着法を用いて行う、請求項１０に記載の半導体製品の製造方法。
【請求項１２】
上記導入材料の導入を、
多孔性の層として上記低ｋ材料の層を形成し、
上記低ｋ材料の層の孔に該導入材料を導入することによって行う、請求項１０または１１に記載の半導体製品の製造方法。
【請求項１３】
低ｋ材料の層を、
ＳｉＬＫ、多孔性ＳｉＬＫ、オキサゾール、多孔性オキサゾール、石炭、コーラル、ナノガラス、ＪＳＲ ＬＫＤ、ヒドロゲン シルセスキオキサン、メチル シルセスキオキサンのうちの１つまたは複数の材料から形成する、請求項１から１２の何れか１項に記載の半導体製品の製造方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、半導体製品の製造方法に関するものである。
【０００２】
半導体技術の場合、特に集積回路を形成する場合、数多くのアプリケーションにおいて電気的絶縁層が必要となる。例えば絶縁層が導電性の領域（特に相互接続部）と共に集積回路中に形成されているならば、隣接する相互接続部と、これら相互接続部の間に配置されている誘電層とから結合容量が生じる。誘電層の比誘電率（誘電率）をεとすると、２つの平行した導体トラック（これらの対向するエリアＡは、相互に距離ｄを開けて配置されている）の容量は、
Ｃ＝εＡ／ｄ        （１）
となる。
【０００３】
シリコンマイクロエレクトロニクスの小型化が進むにつれて、すなわち、隣接する導体トラック間の距離ｄが短くなるにつれて、特に導体トラックの隣接するエリアＡが大きい場合、すなわち、導体トラックが集積回路の広い縦領域上に相互に平行して延びている場合は、結合容量Ｃが大きくなる。
【０００４】
したがって、結合容量の問題は、集積回路の小型化が進むにつれて深刻となる。結合容量の増大に伴って、信号が相互接続部を伝播する時間も長くなる。なぜなら、上記伝播時間は、非反応抵抗Ｒと容量Ｃとの積によって決定されるからである（いわゆる「ＲＣ遅延」）。さらに、異なる導体トラック上の信号間の混信は、よりいっそう小型化された面に集積される半導体部品の数が増えるのに伴って、よりいっそう大きくなり、このような信号の遅延時間または減衰は相当深刻なものとなってしまう。
【０００５】
等式（１）から分かるように、絶縁材料の比誘電率εが低減されれば、所定の構造寸法Ａ、ｄとともに、結合容量Ｃを低減することができる。したがって、集積回路における絶縁層のための材料として、低い比誘電率εの層（いわゆる「低ｋ材料」）を使用することが試みられている。
【０００６】
特に、高性能の半導体製品のプロセス面では、導体トラック間の結合容量を低減するために、導体トラックは低ｋ材料内に埋設されている。
【０００７】
他方では、低ｋ材料層を含む領域においてもまた、受動の素子（例えば非反応性抵抗、インダクタンス、または、容量）は、重要なプラットフォーム構成である。これは、特に混合モードのアプリケーションを実現する場合に言える。また、異なる回路技術（例えば、集積回路製品の異なる領域における、アナログおよびデジタルの回路技術サブ回路）が組み合わされたアプリケーションにも当てはまる。言い換えれば、このようなタイプの素子（特に容量）は、このようなプロセス面においても必要とされるものである。
【０００８】
ＦＥＯＬ（Front End Of the Line）では、容量は、従来技術のいわゆるＮキャップを用いて実現されている。そして、いわゆるＭＩＭキャップ（金属−絶縁体−金属）は、ＢＥＯＬ（Back End Of the Line）において使用される。ＭＩＭキャップとは、２つの金属キャパシタ電極間に埋設された誘電層である。ＭＩＭキャップには、特別な付加デバイスとして、専用の誘電体（例えば、窒化シリコン（Ｓｉ３Ｎ４）、または、酸化アルミニウム（Ａｌ２Ｏ３））が必要であり、さらに、マスク面およびプロセス工程も必要である。このことは複雑であり、プロセスコストが上がる。
【０００９】
ＢＥＯＬ容量を実現する他の手法には、いわゆるグリッドキャップ、ケージキャップ、または、サンドイッチキャップ（以下ではまとめてグリッドキャップと呼ぶ）がある。この場合は、キャパシタの２つの電極は、必ず設けられている金属配線によって形成されており、誘電体は、インターメタルおよび／またはイントラメタルの絶縁層から形成される。この場合は、上記したような特別な材料、マスク面、または、プロセス工程は必要ない。
【００１０】
ＲＣ遅延および混信を低減するため、ＩＲＴＳロードマップに基づいた次世代技術では、低ｋ材料を使用してＢＥＯＬにおけるｋ値を徐々に下げていくだろう。このような誘電層のｋ値が低減するのに伴って、メタライゼーション面間の不都合な結合容量の問題は少なくなるが、同時に、グリッドキャップの容量に不都合な低減が起きる。次世代技術では、集積キャパシタなどの受動の素子を形成するために、充分に高い容量をグリッドキャップによって達成できるのかどうかは非常に疑問である。
【００１１】
ｋ値の低い材料を使用する場合は、同じ容量値を実現するために、グリッドギャップ配線の合計の長さを増大させる必要がある。それゆえ、チップエリアを拡大する必要があり、達成できる最大容量は、数多くのアプリケーションにおいて充分なものでなくなる。その結果、グリッドキャップは、次世代技術では、数多くのアプリケーションに使用できなくなる。したがって、上記の問題をもつＭＩＭキャップまたはＮキャップに頼らざるを得ない。
【００１２】
上記の問題について、図１を参照して、従来技術の半導体に基づいてより詳しく説明する。
【００１３】
図１に、製品区画１０１と、グリッドキャップ区画１０２とを有する半導体製品１００の面図を示す。製品区画１０１では、複数の製品部品１０４が、ｋ値がｋ＝ｋ０である誘電体低ｋ材料層１０３に埋設されている。さらに、グリッドキャップ区画１０２においても、誘電体低ｋ材料層１０３に複数のメタライゼーション部品１０５が埋設されている。ｋ値は、グリッドキャップ区画１０２においても、同じくｋ＝ｋ０である。ｋ値が低減するにつれて、製品区画１０１における問題である不都合な寄生結合容量の低減が起きるが、これ同時に、式（１）によれば、メタライゼーション部品１０５間の所望の容量に不都合な低減が生じるため、グリッドキャップ区画１０２における問題が増大してしまう。
【００１４】
文献［１］には、メタライゼーション原子の低ｋ領域への不都合な拡散により、集積回路の低ｋ領域においてｋ値が不都合に上昇するのを、薄い誘電性裏地層をメタライゼーション部品とメタライゼーション部品の周囲の低ｋ媒体との間に導入することにより防止することが開示されている。
【００１５】
文献［２］には、多孔質基板、導電材料、低ｋ材料、または、代替としての高ｋ材料を孔に導入することにより、上記基板の導電性を変更することが記載されている。さらに、［２］に、所定の領域の孔に高ｋ材料を導入し、高ｋ材料の充填された領域に隣接する２つの領域の孔に導電材料を導入することにより、容量を形成することが記載されている。
【００１６】
さらに、文献［３］には、電気的な薄層回路を生成するために、基板において相互に交差する２つの導電性をもつ導体トラック間にキャパシタを形成することが開示されている。
【００１７】
文献［４］には、低ｋ材料の層を形成するための方法が記載されており、低ｋ材料の誘電率よりも低い誘電率を有する材料の層を形成し、続いて、この層に電子ビーム処理を行うことが記載されている。この場合、誘電率は、電子ビームによって処理された領域において増大する。
【００１８】
文献［５］には、銅の導体トラックを有する低ｋ値のヒドロゲン シルセスキオキサン（ＨＳＱ：hydrogen silsesquioxane）の特性におけるＮＨ３プラズマ窒化物形成の影響について記載されている。
【００１９】
さらに、文献［６］には、有機低ｋ誘電体が酸素プラズマ処理によってどのように劣化されるかについて記載されている。
【００２０】
そこで、本発明は、上記の問題点に鑑みてなされたものであり、特に、次世代技術であっても、低ｋ材料からなる層に十分大きい容量を受動の素子として実現できる可能性を与えるものである。
【００２１】
本発明の独立請求項に記載した、低ｋ材料の層に容量を形成する方法によれば、上記した問題を解決することができる。
【００２２】
低ｋ材料の層に容量を形成するための本発明に係る方法によれば、低ｋ材料の層を形成し、該層の上または内に電気的導電性構造体を形成し、そして、少なくとも電気的導電性構造体における低ｋ材料の層に空間的に制限された処理を施すことによって、交差領域においてその誘電率を上昇させることができる。これにより、交差領域、及び誘電率が上昇した材料内に、電気的導電性構造体から容量を形成することができる。
【００２３】
半導体製品の製造方法においては、例えばトランジスタ（つまり、非反応性抵抗、ダイオード、容量など）は、基板の半導体製品区画に形成される。その後、該基板上に低ｋ材料の層が形成され、該層の内及び／または上に電気的導電性の導体トラックが形成される。該導体トラックは、半導体製品素子同士を電気的に接続する目的で設けられる。上記層は、導体トラックの一つずつの配線面内に設けられる。続いて、上記基板のグリップキャップ区画においては、半導体製品区画外であって、半導体製品素子がある領域外である、導体トラックの少なくとも１つの交差領域の低ｋ材料層に、空間的に制限された処理が施す、これにより、該交差領域における誘電率値を上昇させる。これによって、交差領域、及び、誘電率値が上昇した材料に形成された相互接続部から、グリップキャップ容量としての導体トラック−導体トラック間の容量が形成される。なお、半導体製品区画内の低ｋ材料の誘電率は、全く処理されることはないため変化しない。
【００２４】
本発明の基本概念は、低ｋ材料の層の、空間的に制限された区画内（すなわち予め規定しておいた局所内）のｋ値を、低ｋ材料層のｋ値よりも上昇させることにある。そのような空間的に制限された区画としては、隣接する電気的導電性構造体（例えば、導体トラック）同士間の交差領域を構成する領域から選択されることが好ましい。これにより、その結合容量は同時に受動の素子として、すなわち容量として用いることが可能となる。
【００２５】
従って、本発明によれば、低ｋ材料層の大部分で不都合な結合容量を抑制して、異なる導体トラック間における信号間の不都合なクロストークを回避することが可能であり、さらには、ＲＣ遅延を抑制することが可能である。また、これと同時に、局所的に高いｋ値をもつ材料からなる領域を提供することにより、このような領域を、十分大きい容量をもつ集積容量として、周囲の電気的導電性構造体とともに用いることができる。
【００２６】
さらに、本発明の方法は、新しい手法で実現されたグリップキャップ内の低ｋバック・エンド区画を正確に処理して、目標となるｋ値までｋ値を上昇させ、かつ、結果的に、所望する部分のみに容量を形成させることができる。言い換えれば、厳密に規定した箇所に設けられた、ｋ値が上昇した領域は、そこに高い配線−配線容量（例えばグリップキャップ）を実現するために、低ｋバック・エンド区画内に生成される。低ｋバック・エンドの残りの区画は、この処理を施されないまま残るため、ＲＣ遅延やクロストークは低いままとなる。
【００２７】
従って本発明は、誘電率を上昇させ、且つ、受動の素子としての容量を大きくするために、インターメタル及び／またはイントラメタル誘電体として用いられた低ｋ値の材料を部分的に改変することを含むものである。
【００２８】
本発明によれば、ｋ値の低下は、低ｋ値の層内の所望のグリップキャップの区画と呼ばれる箇所のみにおいて使用・実現されるものである。よって、低ｋ値の層の他の区画では、そのような低下から層を保護することが好ましい。
【００２９】
グリップキャップに形成される容量は、驚くほど簡易な処理によって、低ｋ環境内に部分的に大きくなる。その簡易な処理とは、例えばＵＶ照射（紫外線電磁照射）、ＲＦプラズマ（例えばアルゴンスパッタリングＮ２Ｏ）、または、非導電原子もしくは分子の導入などである。
【００３０】
要するに本発明は、低ｋバック・エンドの局所において、インターメタル及び／またはイントラメタル誘電体の標的箇所のｋ値を高めることによって、受動の素子の容量を大きくすることを目的とするものである。
【００３１】
本発明の特徴は、低ｋ材料の層に深部処理することからもみてとれる。つまり、本発明の特徴としては、素子を形成するために、層表面付近の領域を単に処理するのではなく、それを超えた深部を処理することにある。これにより、標的形態にて、低ｋ層の複数の領域にｋ値を上昇させた部分を有した配線−配線容量を形成することが可能となる。
【００３２】
低ｋ材料の層に空間的に制限された処理を施す方法は、例えば、コントロールプログラムを用いたコンピュータを使用した手法でマスクやレイアウトで規定することによって実現することができる。規定された手法にて予め決められた領域に、マスクやレイアウトと、電磁ビームもしくは材料ビームとを用いて処理を施すことにより、低ｋ材料の層におけるｋ値の上昇を起こすことができる。
【００３３】
本発明の好適な形態は、従属請求項において特定している。
【００３４】
電気的導電性構造体は、容量が電子素子として機能するように接続される。言い換えれば、部分的にｋ値が高い誘電体と、周辺領域の電気的導電性構造体とは、規定された手法によって電子素子、好ましくは容量、として機能することが可能である。
【００３５】
低ｋ材料の層において部分的に誘電率値を上げるための空間的に制限された処理は、低ｋ層上にマスク層を形成して、マスク層にパターンを形成することによって、低ｋ層の一部の表面を露出させ、その露出した領域の下方にある低ｋ層に、続く処理のための空間的な制限が設けられる。
【００３６】
上記した例の場合、マスクとしてフォトレジストを使用できる。フォトレジストは、リソグラフィー法とエッチング法とを用いてパターン形成される。これにより、低ｋ材料層表面における露出領域には続く処理が施される一方で、低ｋ材料層表面におけるフォトレジストで保護された領域は処理されない。
【００３７】
他の上記した空間的に制限された処理としては、空間的に制限された方法によって低ｋ材料層に、材料及び／または電磁放射線を照射することによって実現することが可能である。材料（電子ビーム、分子ビーム等）もしくは電磁照射（ＵＶ照射）を含む、規定された径を有するビームが、低ｋ材料の層の表面に向けられることによって、対応する表面領域のみに、上記した空間的に制限された処理が施され、他の領域には処理されない。
【００３８】
低ｋ材料の層に空間的に制限された処理が施されると、該層の低ｋ材料が改変する。これはすなわち、低ｋ材料が既に変質、例えば化学的に変質し、変質した箇所においてｋ値の上昇が起こる。
【００３９】
上記した例の場合、低ｋ材料の層は紫外線照射によって改変される。
【００４０】
他の方法としては、プラズマ処理によって低ｋ材料の層の改変が可能である。この例の場合、多孔性のＳｉＣＯＨ材料を用いれば、プラズマ処理なしの状態でｋ値が約２．２である。そして、このＳｉＣＯＨ材料にヘリウムプラズマ処理を施せば、ｋ値は２．４まで上昇する。また、高出力であるＮ２Ｏプラズマを用いれば、ｋ値を３まで上昇させることができる。低出力でＮ２Ｏプラズマの場合であっても、ｋ値を６以上に上昇させることができる（文献〔１〕参照）。
【００４１】
低ｋ材料の層は、原子及び／または分子材料を打ち込む（インプラントする）ことによっても改変させることができる。そのためには、空間的に制限された（集束させた）手法によって、分子ビームもしくは原子ビームを低ｋ材料の層の表面に向けて、低ｋ材料の改変を起こし、ｋ値を上昇させる。上記のような打ち込みは、特にコンデンサが複数のメタライゼーション面上に実現されている場合は、複数の配線面にわたって行うこともできる（いわゆる、処理中の‘比率’変化）。
【００４２】
低ｋ材料の層は、電子ビーム（「Ｅビーム」）の照射によって改変させることも可能である。
【００４３】
上記した構成以外の、低ｋ材料のｋ値を上昇させた材料を形成する目的で低ｋ材料を改変させる構成としては、もし、低ｋ材料の層が空間的に制限された処理を施される場合には次のようなものもある。それは、低ｋ材料の層に導入材料を導入することである。言い換えれば、この構成は、いま在る低ｋ材料の層が改変するのではなく、該層に、外部材料を（物理的に）導入させるものである。よって、この導入される外部材料が、ｋ値の上昇を導く。
【００４４】
導入材料は、原子層蒸着法（ＡＬＤ法）によって導入される。この原子層蒸着法では、非常に均一性の高い１原子層の精密さ（つまり、数オングストローム程度の正確さ）で、所定の厚さの層を厳密に実現することができる。
【００４５】
明らかなのは、ＡＬＤ法を用いれば、例えば酸化ケイ素、炭化ケイ素、窒化ケイ素といった材料を、多孔性の低ｋ材料の空間に導入することができ、一部の空間には空間を完全に満たすほどに該材料を導入することができるということである。
【００４６】
低ｋ材料でできている層を多孔質層として形成することにより、導入材料は、低ｋ材料の層の孔に導入される。このような手法は、例えば、多孔性材料を有するウエハを、化学溶液に含浸させることによって実現することができる。これにより、化学溶液に含まれる原子及び／または分子を、多孔性材料の孔に浸透させることができる。
【００４７】
低ｋ材料の層は、ＳｉＬＫ、多孔性ＳｉＬＫ、オキサゾール、多孔性オキサゾール、石炭、コーラル、ナノガラス、ＪＳＲ ＬＫＤ、ＨＳＱ、メチル シルセスキオキサン（ＭＳＱ：methyl silsesquioxane）のうちの１つまたは複数の材料から形成することができる。
【００４８】
低ｋ材料はポリマー材料に基づいて実現することができる。また、代わりに、無機特性を有するプラズマ蒸着した低ｋ材料も用いることができる。
【００４９】
電気的導電性構造体は、相互接続している。
【００５０】
低ｋ材料の層、及び電気的導電性構造体は、半導体チップ製品の配線面に形成される。
【００５１】
特に、低ｋ材料の層は、ＢＥＯＬもしくはＦＥＯＬにおいて実現される。
【００５２】
本発明の実施形態を、図に示し、以下でより詳しく説明する。
【００５３】
図１は、従来技術の半導体製品の面図である。
【００５４】
図２は、本発明の第１の例示的実施形態の半導体製品の面図である。
【００５５】
図３Ａ、図３Ｂは、本発明の第２の例示的形態に基づき、低ｋ材料でできている層に容量を形成するための方法における異なる時点での積層を示す図である。また、図３Ａ、図３Ｃは、本発明の第３の例示的形態に基づき、低ｋ材料でできている層に容量を形成するための方法における異なる時点での積層を示す図である。
【００５６】
図４Ａ〜図４Ｄは、本発明の第４の例示的形態に基づき、低ｋ材料でできている層に容量を形成するための方法における異なる時点での積層を示す図である。
【００５７】
異なる図面であっても同じまたは類似する部材には、同じ参照番号を付している。
【００５８】
なお、図は概略的に示したものであり、縮尺通りではない。
【００５９】
以下では、半導体製品２００の面図である図２を参照して説明する。低ｋ材料からなる層に容量を形成するための本発明の第１の実施形態の方法は、半導体製品２００に対して行われる。
【００６０】
半導体製品２００は、製品区画２０１と、グリッドキャップ区画２０２とを有している。製品区画２０１は、誘電性低ｋ層２０３に埋設された複数の製品部品２０４を備えている。製品区画２０１における低ｋ値はｋ＝ｋ０なので、製品区画２０１の領域では、結合容量や混信の問題は回避されている。
【００６１】
半導体製品２００は、例えばシリコンまたはドープされたシリコンからなる基板の製品区画２０１に、半導体製品２００の機能に必要な論理素子、すなわち、ＦＥＯＬプロセスに関連するマイクロエレクトロニック部品（例えば、メモリー素子、トランジスタ、ダイオード、非反応性抵抗、容量など）を設けることにより形成される。ＦＥＯＬプロセスを実施した後、１つまたは複数のメタライゼーション面（配線面とも呼ぶ）を、ウエハ全体に、特に、製品区画およびグリッドキャップ区画２０２上に設ける。低ｋ材料は、金属誘電体中において、導電性の相互接続部（通常、銅が使用される）のために用いられる。該相互接続部は、以下ではメタライゼーション部品２０５とも呼ばれる。
【００６２】
上記導電性の相互接続部は、基本的に、製品区画２０１に形成されたマイクロエレクトロニック部品を、各々製造されたチップの外部接触部に電気的に結合するための機能を果たす。
【００６３】
グリッドキャップ区画２０２では、銅でできた複数のメタライゼーション部品２０５が、局部的に高いｋ値（ｋ＞ｋ０）２０６をもつ誘電層の領域に埋設されている。図２に示すように、誘電性低ｋ値２０３は、ｋ＝ｋ０のｋ値を有しており、一方、領域２０６のｋ値は高い（すなわち、ｋ＞ｋ０である）。その結果、メタライゼーション部品２０５間の結合容量は、式（１）によれば、ｋ値（または、ε値）が高いので、高くなっており、その結果、メタライゼーション部品２０５と、局部的に高いｋ値をもつ領域２０６の材料との間の交差領域は、グリッドギャップとして実現されている。
【００６４】
図１に示す従来技術の半導体製品を基に、製品区画２０１だけを保護フォトレジストによって被覆し、グリッドキャップ区画２０２は被覆しないことによって、図２に示す本発明の半導体製品２００を製造することができる。プラズマビームによる対応する処理の後、グリッドキャップ区画２０２における誘電性低ｋ層２０３の材料だけに、ｋ値が上昇する変化が生じ、一方、製品区画２０１におけるフォトレジスト材料により、製品区画２０１は保護されているので、この区画では望ましくないｋ値が上昇することはない。
【００６５】
以下で、図３Ａおよび図３Ｂを参照して、低ｋ材料からなる層に容量を形成するための本発明の第２の実施形態について説明する。
【００６６】
図３Ａに、積層体３００の断面図を示す。この積層体３００では、ｋ＝ｋ０の低ｋ値を有する低ｋ層３０１は、基板３０２上に形成されている。実際の半導体製品は、半導体マイクロエレクトロニクスに関するプロセス技術によって、基板３０２に形成されている。低ｋ層３０１は、半導体製品のバック・エンド・ライン領域に属している。
【００６７】
図３Ｂに示す積層体３１０を形成するために、低ｋ層３０１における規定した表面領域を、ローカルプラズマ３１３（すなわち、空間的に範囲限定されたプラズマビーム）を用いて改変する。その結果、ｋ値が上昇した領域３１２が、低ｋ領域３１１間に形成される。したがって、図３Ｂに示す積層体３１０は、高いｋ値をもつ、局部的に規定された領域３１２を有している。この領域３１２に、高いｋ値をもつ材料と、メタライゼーション線（図３Ｂには示さず）とによって、グリッド容量が形成される。これに対して、低ｋ領域３１１では、ｋ値が小さいため、ＲＣ遅延の値が低いまま維持されている。その結果、低ｋ領域３１１の寄生結合容量は小さい。図３Ａ、図３Ｂを参照して説明した製造方法では、空間的に範囲制限されており、高いｋ値をもつ領域を規定するために、別のマスクを用いる必要はない。
【００６８】
図３Ｃに、積層体３２０を示す。この積層体３２０は、図３Ａに示す積層３００を基に、低ｋ材料でできている層に容量を形成するための本発明の第３の実施形態の方法に基づいて製造されたものである。
【００６９】
図３Ａに示す積層３００から図３Ｃに示す積層３２０を形成するために、フォトレジストの層によって低ｋ層３０１を被覆し、該フォトレジストを、リソグラフィー方法およびエッチング方法によってパターン化してマスク３２１を形成する。その後、プラズマ３２２を、マスク３２１によって部分的に被覆された積層体表面全体に照射する。その結果、積層体の被覆されていない表面領域にｋ値が上昇した領域が形成される。これに対し、マスク３２１によって被覆されている低ｋ層３０１の表面領域は、変更されないままである。その結果、低ｋ領域３１１が残る。この処理の後、マスク３２１は、例えばストリッピング（図示せず）によって除去することができる。
【００７０】
次に、図４〜図４Ｄを参照して、低ｋ材料からなる層に容量を形成するための本発明の第４の実施形態の方法を説明する。
【００７１】
図４Ａの断面図に示す積層体４００を形成するため、銅またはアルミニウムかななる第１および第２相互接続部４０２・４０３を、多孔質ＳｉＬＫ（登録商標）からなる低ｋ層４０１に形成する。このことは、例えばダマシン法によって行ってもよいし、もしくは、堆積法、リソグラフィー法およびエッチング法を用いて、低ｋ層４０１、および、各メタライゼーション部品４０２・４０３を段階的に形成する方法であってもよい。第１相互接続部４０２は、図４Ａの紙面に対して垂直に延びている。
【００７２】
低ｋ層４０１の領域の一部の拡大図４０５から分かるように、低ｋ層４０１の材料は多孔質、すなわち、孔４０４を有している。
【００７３】
図４Ｂに示す積層体４１０を形成するために、積層体４００の表面に、フォトレジスト層を堆積し、リソグラフィー方法およびエッチング方法を用いてパターン化する。その結果、マスク４１１が形成される。
【００７４】
図４Ｃに示す積層体４２０を形成するために、マスク４１１によって部分的に被覆された積層体４１０に、ＡＬＤ法を施す。ＡＬＤ材料ビーム４２１は、積層体４１０の表面に照射される。この材料（例えば、酸化シリコン、または、窒化シリコン）は、低ｋ層４０１に浸透し、低ｋ層４０１に含まれる孔を部分的に満たす。そして、低ｋ層４０１に、ｋ値が上昇した領域４２３を形成する。対照的に、マスク４１１によって被覆されている低ｋ層４０１のこのような表面領域は、ＡＬＤ法の影響を受けず、したがって、低ｋ領域４２２が形成される。
【００７５】
図４Ｄに示す積層体４３０を形成するために、フォトレジストマスク４１１を、積層体４２０の表面から除去する。
【００７６】
拡大図４３１に示すように、ＡＬＤ法によって積層体４２０を処理することにより、多孔質ＳｉＬＫの孔４０４と比較して高いｋ値を有するＡＬＤ層４３２が、それぞれ、多孔質４０４に形成され、ｋ値が高い領域４２３が形成される。
【００７７】
その結果、容量が、間に上昇したｋ値を有する領域４２３を有する、第１相互接続部４０２及び第２相互接続部４０３の交差領域４３３に設けられる。上記容量は、充分に高い値の誘電率を有している（（１）参照）。
【００７８】
本明細書に以下の文献を引用している。
文献［１］  Mourier, T, Jousseaume, V, Fusalba, F, Lecornec, C, Maury, P, Passemard, G, Haumesser, PH, Maitrejean, S, Cordeau, M, Pantel, R, Pierre, F, Fayolle, M, Feldis, H (2003) "Porous low k pore sealing study for 65 nm and below technologies", IITC2003, San Francisco
文献［２］  ＵＳ  ２００３／０１０７４６５  Ａ１
文献［３］  ２８  ２３  ８８１  Ｂ２
文献［４］  ＵＳ  ２００３／０２３２４９５  Ａ１
文献［５］  P.-T. Liu他, Effects of NH3-Plasma nitridation on the electrical characteristics of low-k hydrogen silsesquioxane with copper interconnects, IEEE transactions on electron devices, ４７巻，９号，１７３３〜１７３９ページ，２０００年９月
文献［６］  C.-F. Yeh他, O2-plasma degradation of low-k organic dielectric and its effective solution for damascene trenches, 5th International Symposium on plasma process-induced damage, ８１〜８４ページ，２０００年５月２３〜２４日
【図面の簡単な説明】
【００７９】
【図１】従来技術の半導体製品の図である。
【図２】本発明の第１の実施形態の半導体製品の図である。
【図３Ａ】本発明の第２の実施形態、または、本発明の第３の実施形態に基づき、低ｋ材料の層に容量を形成するための方法における、ある時点での積層体の状態を示す図である。
【図３Ｂ】本発明の第２の実施形態に基づき、低ｋ材料の層に容量を形成するための方法における、ある時点での積層体の状態を示す図である。
【図３Ｃ】本発明の第３の実施形態に基づき、低ｋ材料の層に容量を形成するための方法における、ある時点での積層体の状態を示す図である。
【図４Ａ】本発明の第４の実施形態に基づき、低ｋ材料の層に容量を形成するための方法における、ある時点での積層体の状態を示す図である。
【図４Ｂ】本発明の第４の実施形態に基づき、低ｋ材料の層に容量を形成するための方法における、ある時点での積層体の状態を示す図である。
【図４Ｃ】本発明の第４の実施形態に基づき、低ｋ材料の層に容量を形成するための方法における、ある時点での積層体の状態を示す図である。
【図４Ｄ】本発明の第４の実施形態に基づき、低ｋ材料の層に容量を形成するための方法における、ある時点での積層体の状態を示す図である。
【符号の説明】
【００８０】
１００    半導体製品
１０１    製品区画
１０２    グリッドキャップ区画
１０３    誘電体低ｋ層
１０４    製品部品
１０５    メタライゼーション部品
２００    半導体製品
２０１    製品区画
２０２    グリッドキャップ区画
２０３    誘電体低ｋ層
２０４    製品部品
２０５    メタライゼーション部品
２０６    局部的にｋ値が上昇した領域
３００    積層体
３０１    低ｋ層
３０２    基板
３１０    積層体
３１１    低ｋ領域
３１２    高いｋ値を有する領域
３１３    ローカルプラズマ
３２０    積層体
３２１    マスク
３２２    プラズマ
４００    積層体
４０１    低ｋ層
４０２    第１相互接続部
４０３    第２相互接続部
４０４    孔
４０５    拡大図
４１０    積層体
４１１    マスク
４２０    積層体
４２１    ＡＬＤ材料ビーム
４２２    低ｋ領域
４２３    高いｋ値を有する領域
４３０    積層体
４３１    拡大図
４３２    ＡＬＤ層
４３３    交差領域
【図１】
2007515796.tif 000003
【図２】
2007515796.tif 000004
【図３Ａ】
2007515796.tif 000005
【図３Ｂ】
2007515796.tif 000006
【図３Ｃ】
2007515796.tif 000007
【図４Ａ】
2007515796.tif 000008
【図４Ｂ】
2007515796.tif 000009
【図４Ｃ】
2007515796.tif 000010
【図４Ｄ】
2007515796.tif 000011
【国際調査報告】
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2007515796.tif 000013
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