【事件の表示】
　特願２０１２−５３２４９５「感光装置を制御する方法」拒絶査定不服審判事件〔平成２３年　４月１４日国際公開、ＷＯ２０１１／０４２２０４、平成２５年　３月　４日国内公表、特表２０１３−５０７８０５、請求項の数（１０）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　経緯
　本願は、２０１０年（平成２２年）１０月１１日（パリ条約による優先権主張外国庁受理２００９年１０月９日、フランス）を国際出願日とする出願であって、その手続の経緯は、以下のとおりである。
　　
　平成２６年　６月　６日：拒絶理由の通知
　平成２６年１２月１０日：手続補正・意見書
　平成２７年　４月２１日：拒絶理由の通知
　平成２７年１０月２８日：意見書
　平成２８年　３月　１日：拒絶査定（原査定）
　平成２８年　３月　８日：拒絶査定の謄本の送達
　平成２８年　７月　７日：拒絶査定不服審判の請求
　　
第２　原査定の概要
　原査定の理由は、概略、次のとおりである。
　　
［原査定の理由］
　この出願の請求項１〜１０に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　
　　　　　　　　　　　　　　　　　記
引用文献１：特開２００８−１１２８４号公報
引用文献２：特開昭６３−８６９７６号公報
引用文献３：特開２００８−１２４５２７号公報
引用文献４：再公表特許第２００７／０９９６２０号
　　
第３　本願発明
１　本願請求項１〜１０に係る発明
　本願請求項１〜１０に係る発明（以下、それぞれ「本願発明１」〜「本願発明１０」という。）は、平成２６年１２月１０日付けの手続補正で補正された特許請求の範囲の請求項１〜１０に記載された事項により特定される発明であり、以下のとおりの発明である。
 　 
「　【請求項１】
　行（Ｌ１〜Ｌ３）と列（Ｃｌ１〜Ｃｌ３）として編成された感光点（Ｐ１〜Ｐ９）のマトリックス（２、２’、２’’）を有する感光装置（１、１’、１’’）を制御する方法であって、
　それぞれの感光点（Ｐ１〜Ｐ９）がその最中に電荷を蓄積することができる画像を取得する取得ステップ（Ｅ２）と、
　前記取得ステップ（Ｅ２）で取得した画像を読み取る読取ステップ（Ｅ３）と、
　を含み、
　前記読取ステップ（Ｅ３）は、
　前記様々な感光点（Ｐ１〜Ｐ９）に蓄積された前記電荷を、この電荷を表すアナログ信号に変換する先行する変換サブステップ（Ｅ３１）と、
　前記変換サブステップ（Ｅ３１）により変換されたアナログ信号の多重化ステップ（３２２）を有し、各感光点（Ｐ１〜Ｐ９）ごとに、同一の取得ステップ（Ｅ２）で取得された画像に対して、Ｎ回にわたって反復して多重化処理し、Ｎは、２以上の整数である処理サブステップ（Ｅ３２）と、
　を含み、
　前記読取ステップ（Ｅ３）は、前記取得ステップ（Ｅ２）ごとに単一のデジタル画像を供給するように、前記処理サブステップ（Ｅ３２）で処理された各感光点（Ｐ１〜Ｐ９）ごとのＮ個の信号の平均値をそれぞれ取得するサブステップ（Ｅ３５）を有する
　ことを特徴とする方法。
　　【請求項２】
　前記アナログ信号は電圧であることを特徴とする請求項１に記載の方法。
　　【請求項３】
　前記処理サブステップ（Ｅ３２）は、前記アナログ信号をデジタル信号に変換するステップ（３２４）を含むことを特徴とする請求項１及び２のいずれか一項に記載の方法。
　　【請求項４】
　前記処理サブステップ（Ｅ３２）は、その多重化ステップ（２２２）の直前に実行される前記アナログ信号のサンプリング／保持ステップ（３２１）を含むことを特徴とする請求項１〜３のいずれか一項に記載の方法。
　　【請求項５】
　前記処理サブステップ（Ｅ３２）は、前記アナログ信号の、又は、適宜、前記デジタル信号の増幅ステップ（３２３）を有することを特徴とする請求項１〜４のいずれか一項に記載の方法。
　　【請求項６】
　前記感光点（Ｐ１〜Ｐ９）が露光される、有用な画像と呼ばれる画像を取得するそれぞれのステップ（Ｅ２）は、前記感光点（Ｐ１〜Ｐ９）が露光されない、オフセット画像と呼ばれる画像を取得するステップ（Ｅ２）と、このオフセット画像を読み取るステップ（Ｅ３）と、に後続しており、前記オフセット画像を読み取る前記ステップ（Ｅ３）は、前記有用な画像を読み取る前記ステップ（Ｅ３）と同一であり、前記有用な画像は、前記オフセット画像に基づいて補正されることを特徴とする請求項１〜５のいずれか一項に記載の方法。
　　【請求項７】
　前記処理サブステップ（Ｅ３２）は、次の行を処理する前に、同一の行についてＮ回にわたって反復されることを特徴とする請求項１〜６のいずれか一項に記載の方法。
　　【請求項８】
　前記処理サブステップ（Ｅ３２）は、反復される前に、連続的にそれぞれの行を処理することを特徴とする請求項１〜６のいずれか一項に記載の方法。
　　【請求項９】
　すべての前記感光点の前記電荷を表す前記アナログ信号は、それぞれの感光点（Ｐ１〜Ｐ９）に関する前記処理サブステップ（Ｅ３２）の前記Ｎ回の反復の後に、ゼロにリセットされることを特徴とする請求項１〜８のいずれか一項に記載の方法。
　　【請求項１０】
　検討対象の行のすべての前記感光点（Ｐ１〜Ｐ９）の前記電荷を表す前記アナログ信号は、次の行を検討する前に、ゼロにリセットされることを特徴とする請求項７に記載の方法。」
　　
２　本願発明１の分説
　本願発明１を分説すると次のとおりである。なお、請求項１に記載された括弧付きの記号は、請求項１の記載の内容を理解するために用いられるものであるから、本願発明１の分説においては省略した。
　　
（本願発明１）
「（Ａ）行と列として編成された感光点のマトリックスを有する感光装置を制御する方法であって、
（Ｂ）それぞれの感光点がその最中に電荷を蓄積することができる画像を取得する取得ステップと、
（Ｃ）前記取得ステップで取得した画像を読み取る読取ステップと、
　を含み、
（Ｃ-1）前記読取ステップは、
　前記様々な感光点に蓄積された前記電荷を、この電荷を表すアナログ信号に変換する先行する変換サブステップと、
（Ｃ-2）前記変換サブステップにより変換されたアナログ信号の多重化ステップを有し、各感光点ごとに、同一の取得ステップで取得された画像に対して、Ｎ回にわたって反復して多重化処理し、Ｎは、２以上の整数である処理サブステップと、
　を含み、
（Ｃ-3）前記読取ステップは、前記取得ステップごとに単一のデジタル画像を供給するように、前記処理サブステップで処理された各感光点ごとのＮ個の信号の平均値をそれぞれ取得するサブステップを有する
（Ｄ）ことを特徴とする方法。」
　　
（（Ａ）〜（Ｄ）は、当審で付与した。以下各構成要件を「構成要件Ａ」等という。）
　　
　　
第４　引用文献の記載事項及び引用文献に記載された発明
１　引用文献１
（１）引用文献１の記載事項
　原査定における拒絶の理由に引用された特開２００８−１１２８４号公報（以下「引用文献１」という。）には、図面と共に次に掲げる事項が記載されている（下線は当審が付与した。）。
　　
「【００１２】
　このような画像処理回路によれば、
ＣＤＳ回路により、固体撮像素子のリセット時の画素信号と露光後の画素信号との電位差とが取り出される。そして、ＡＤ変換する回路により、取り出された電位差がＡＤ変換される。また、処理手段により、ＡＤ変換を複数回繰り返して得られた複数のデジタルコード値に対して加算平均化処理が施される
　　
「【００４８】
　以上説明したように、本実施の形態では
画素信号の１回の１行読み出しにおいて
ＡＤ変換を複数回行う
加算平均
　　
（２）引用文献１に記載された技術的事項
　上記（１）によると、引用文献１には、『画素信号の１回の１行読み出しにおいて、ＣＤＳ回路により、固体撮像素子のリセット時の画素信号と露光後の画素信号との電位差とが取り出され、取り出された電位差が、ＡＤ変換され、処理手段により、ＡＤ変換を複数回繰り返して得られた複数のデジタルコード値に対して加算平均化処理を施す』技術が記載されている。
　　
２　引用文献２
（１）引用文献２の記載事項
　原査定における拒絶の理由に引用された特開昭６３−８６９７６号公報（以下「引用文献２」という。）には、図面と共に次に掲げる事項が記載されている（下線は当審が付与した。）。
　　
「同図において、
ＣＣＤ９から得られる出力信号は前置増幅器１０で増幅された後Ａ／Ｄ変換器１１に供給される。Ａ／Ｄ変換器１１でデジタル信号に変換された出力信号は次に加算器１２と記憶回路１３とから成る平均回路に供給され
加算器１２の出力は記憶回路１３に印加されて記憶され
記憶回路１３で記憶されたデジタル信号は加算器１２にフィードバックされて
次のＡ／Ｄ変換動作の結果として得られるデジタル信号と加算されて平均化
　　
「上述したとおり保持回路１４と１５にはそれぞれ基準電位Ｖ０と出力電圧Ｖｓの平均値が保持されているが複数回の加算を行なったことによりＣＣＤの出力信号に含まれている、ゲート付電荷積分型出力回路中のバッファ回路が発生するランダム雑音のＳ／Ｎは加算回数をＮとすると１／√Ｎに改善されている。また減算を行なうことにより同様にリセットトランジスタが発生する雑音も改善され、その結果減算器１６からはＳ／Ｎが改善された出力電圧Ｖｓが得られる。」（４頁右上欄３〜１２行）
　　
（２）引用文献２に記載された技術的事項
　上記（１）によると、引用文献２には、「ＣＣＤから得られる出力信号は前置増幅器で増幅された後Ａ／Ｄ変換器に供給され、Ａ／Ｄ変換器でデジタル信号に変換された出力信号は次に加算器と記憶回路とから成る平均回路に供給され、加算器の出力は記憶回路に印加されて記憶され、記憶回路で記憶されたデジタル信号は加算器にフィードバックされ、次のＡ／Ｄ変換動作の結果として得られるデジタル信号と加算されて平均化される」技術が記載されている。
　　
３　引用文献３
（１）引用文献３の記載事項
　原査定における拒絶の理由に引用された特開２００８−１２４５２７号公報（以下「引用文献３」という。）には、図面と共に次に掲げる事項が記載されている（下線は当審が付与した。）。
　　
「【００１４】
　図１は本発明の実施の形態による固体撮像装置（ＣＭＯＳイメージセンサ）の全体構成を示すブロック図である。
　図示のように、本実施の形態によるＣＭＯＳイメージセンサは、複数の画素を２次元方向に配列した有効画素領域１００と、画素を選択する垂直駆動回路１１０と、太陽黒化補正部及び縦筋補正部を共通化した補正部１２０と、画素信号読み出し回路１３０と、水平シフトレジスタ１４０と、アナログフロントエンド（ＡＦＥ）１５０と、Ａ／Ｄコンバータ（ＡＤＣ）１６０と、出力処理部１７０と、タイミング制御回路１８０とを有する。」
　　
「【００１７】
　次に、本実施の形態で特徴となる補正部１２０の画素ダミートランジスの構成について説明する。
　図２は有効画素領域の画素トランジスタと補正部の画素ダミートランジスタの第１の実施例を示す回路図である。ここでは、図２を用いて各トランジスタの電圧降下について説明する。
　まず、フォトダイオード１０１で蓄積された信号は転送トランジスタ１０２を介してアンプトランジスタ１０３のゲートに入力される。このアンプトランジスタ１０３はソースフォロア回路になっているため、アンプトランジスタ１０３のソース電位はゲートレベルＶＧより約Ｖｔｈ分降下したレベルになり、出力信号（ＳＩＧ）としては選択トランジスタ１０５のＶＤＳ分をさらに差し引いた電位となる。
　ここで選択トランジスタ１０５は線形領域（スイッチ）動作をしているため、プロセスのバラツキとしてはアンプトランジスタ１０３のＶｔｈがバラツキの主要因である。太陽黒化補正として用いられるクランプ電圧レベルは画素ダミーアンプトランジスタ１２１の電圧のゲート電圧から約Ｖｔｈ分を差し引いた値であるため、画素トランジスタと画素ダミートランジスタが同じ種類でない場合、プロセスがばらついたときに、クランプレベルが所望の値とならない問題が起こる。
　【００１８】
　よって、本例のように、画素ダミーアンプトランジスタ１２１として有効画素領域におけるアンプトランジスタ１０３、選択トランジスタ１０５と同種類のトランジスタを用いることにより、プロセスばらつきの影響を低減することができる。ここでの同種類とは、プロセス工程が同一であることであり、例えば注入イオン種などが同一であるようなトランジスタを意味する。
　また、チャネルの幅（Ｗ）と長さ（Ｌ）のサイズ比を同じにすることによってソースフォロアでの電圧降下分、及び選択トランジスタでのＶＤＳ分も同じにすることができる。サイズ比を同じくすることにより、巨大光量時においてのクランプ電位を与えるために有効画素でのフローティングディフュージョン（ＦＤ）の電位（アンプのゲート電位に相当）とほぼ同電位で画素ダミートランジスタのゲートにバイアスを行うことができ、プロセス変動に強い構成となる。
　トランジスタサイズの大きさとしては縦筋補正時でのばらつき低減のために画素ピッチに収まる最大のサイズを選ぶのが望ましい。さらに画素ダミーを複数回読み出すことによりランダムノイズを削減することも可能である。」
　　
「【００２０】
　図４は本例で用いる縦筋補正回路の構成例を示すブロック図である。
　図示のように、この縦筋補正回路は、例えば出力処理部２７０内に設けられており、ＡＤＣ２６０からの回路ばらつき信号を加算平均する加算平均回路２９１と、この出力を保持するラインメモリ２９２と、ＡＤＣ２６０からの有効画素信号とラインメモリ２９２の信号とを減算して信号処理部２９０に出力する減算器２９３とを有する。
　この
縦筋補正回路では、１フレームでのブランキング期間（有効領域の画素は未選択）に、画素ダミーアンプトランジスタのゲートに黒信号出力レベル（電源電圧ＶＤＤ付近）、またはある一定の電圧レベルを入力することで、各カラムでの回路ばらつき信号を出力する。ここで複数回、画素ダミーアンプトランジスタから信号出力させ、加算平均回路２９１で加算平均することで、ランダムノイズを除去する
この出力を補正データとしてラインメモリ２９２に記憶する。そして、有効画素の読み出しの際にＡ／Ｄ変換後の有効画素信号から補正信号を減算器２９３によって差し引くことにより、画素信号読み出し回路の列毎のばらつきに起因した縦筋ノイズ（固定パターンノイズ）を除去する
　すなわち、本例では、画素ダミーは縦筋の検出に用い、その補正については後段の縦筋補正回路における信号処理により行うようにしたものである。」
　　
（２）引用文献３に記載された技術的事項
　上記（１）によると、『１フレームでのブランキング期間（有効領域の画素は未選択）に、画素ダミーアンプトランジスタのゲートに黒信号出力レベル（電源電圧ＶＤＤ付近）、またはある一定の電圧レベルを入力することで、各カラムでの回路ばらつき信号を出力し、ここで複数回、画素ダミーアンプトランジスタから信号出力させ、加算平均回路で加算平均することで、ランダムノイズを除去し、この出力を補正データとしてラインメモリに記憶し、有効画素の読み出しの際にＡ／Ｄ変換後の有効画素信号から補正信号を減算器によって差し引くことにより、画素信号読み出し回路の列毎のばらつきに起因した縦筋ノイズ（固定パターンノイズ）を除去する』技術が記載されている。
　　
４　引用文献４
（１）引用文献４の記載事項
　原査定における拒絶の理由に引用された再公表特許第２００７／０９９６２０号（以下「引用文献４」という。）には、図面と共に次に掲げる事項が記載されている（下線は当審が付与した。）。
　　
「【００１７】
　図１は、本発明の第１の実施形態を示している。この半導体集積回路は、シリコン基板上にＣＭＯＳプロセスを使用してＣＭＯＳイメージセンサ（固体撮像素子、撮像装置）として形成されている。
イメージセンサは、行選択回路１２、動作制御回路１４、複数の画素ＰＸがマトリックス状に配置された画素アレイＡＲＹおよび読み出し回路１６を有している
【００１８】
　行選択回路１２は、リセット信号ＲＳＴ、転送制御信号ＴＧ、選択制御信号ＳＬＣＴを画素アレイＡＲＹに出力する。
動作制御回路１４は、イメージセンサの撮像動作を制御するために複数のタイミング信号を生成し、行選択回路１２および読み出し回路１６等に出力する
読み出し回路１６に形成される相関二重サンプリング
ＣＤＳ
回路内のスイッチ
のオン／オフを制御するスイッチ部としても機能する
【００１９】
　
読み出し回路１６は、ＣＤＳ回路、アナログ信号用のマルチプレクサＭＵＸおよびＡ／Ｄ変換器ＡＤＣを有している
【００２０】
　
マルチプレクサＭＵＸは、ノイズが除去された並列の画素データ信号（アナログ信号）ＤＴを直列信号に変換する
Ａ／Ｄ変換器ＡＤＣは、マルチプレクサＭＵＸから順次に出力されるアナログの画素データ信号をデジタルのデータ信号ＯＵＴに変換する
　図２は、図１に示した画素アレイＡＲＹの詳細を示している。この実施形態の画素ＰＸは、いわゆる４トランジスタ型である。
各画素ＰＸは
フォトダイオードＰＤ
有している
【００２１】
　リセットトランジスタＲＳＴＴｒのゲートは、リセット信号ＲＳＴ（ＲＳＴ１−ｎ；図ではＲＳＴ１−２を記載）を受けている。転送トランジスタＴＧＴｒのゲートは、転送制御信号ＴＧ（ＴＧ１−ｎ；図ではＴＧ１−２を記載）を受けている。ソースフォロアトランジスタＳＦＴｒのゲートは、トランジスタＲＳＴＴｒ、ＴＧＴｒの接続ノードＦＤ（浮遊拡散ノード；電荷電圧変換領域）に接続されている。セレクトトランジスタＳＬＣＴＴｒのゲートは、選択制御信号ＳＬＣＴ（ＳＬＣＴ１−ｎ；図ではＳＬＣＴ１−２を記載）を受けている。セレクトトランジスタＳＬＣＴＴｒのソースは、データ信号線ＳＩＧに接続されている。ソースフォロアトランジスタＳＦＴｒは、アンプとして動作し、ソース電極から画素データ信号ＳＩＧを出力する。画素データ信号ＳＩＧは、セレクトトランジスタＳＬＣＴＴｒを介して出力される。水平方向（図の横方向）に配列される画素ＰＸは、共通のリセット信号ＲＳＴ１（またはＲＳＴ２−ｎ）、共通の転送制御信号ＴＧ１（またはＴＧ２−ｎ）、共通の選択制御信号ＳＬＣＴ１（またはＳＬＣＴ２−ｎ）を受ける。
【００２２】
　図３は、図１に示したＣＤＳ回路の詳細を示している。ＣＤＳ回路は、電流源ＣＳ、データ信号ＳＩＧを受けるサンプリングホールド部ＳＨ、バッファＢＵＦ１、バッファＢＵＦ１を介してサンプリングホールド部ＳＨからの信号を受けるクランプ部ＣＬＭＰ、バッファＢＵＦ２を有している。バッファＢＵＦ１−２は、高い入力インピーダンスを有する増幅器である。バッファＢＵＦ１−２は、ソースフォロア回路またはボルテージフォロア回路等を用いて構成される。
【００２３】
　電流源ＣＳは、バイアス電圧Ｖｂ（例えば、０．８Ｖ）をゲートで受けるｎＭＯＳトランジスタで構成されている。サンプリングホールド部ＳＨは、ＣＤＳ回路の入力ノードＩＮ１（信号レベルの伝達経路）と基準電圧線ＶＲＥＦとの間に並列に配置され、信号レベルをそれぞれ保持するキャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ１４（サンプリング回路、サンプリングキャパシタ）と、キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ１４の一端を入力ノードＩＮ１に接続するスイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４とを有している。また、サンプリングホールド部ＳＨは、キャパシタＣ１１、Ｃ１２、Ｃ１３の一端を出力ノードＯＵＴ１に接続するスイッチＳＷ１Ａ１、ＳＷ１Ａ２、ＳＷ１Ａ３を有している。キャパシタＣ１４の一端は、出力ノードＯＵＴ１に直接接続されている。この例では、キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ１４の容量値は、互いに等しい。スイッチＳＷ１１−ＳＷ１４、ＳＷ１Ａ１−ＳＷ１Ａ３は、信号レベルを互いに異なるタイミングでキャパシタＣ１１−Ｃ１４に順次保持させるために動作し、かつキャパシタＣ１１−Ｃ１４に保持された信号レベルを平均化するためにキャパシタＣ１１−Ｃ１４を互いに接続する平均化回路（スイッチ部）として動作する。
【００２４】
　スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４は、高レベルのスイッチ制御信号Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４を受けているときにそれぞれオンし、低レベルのスイッチ制御信号Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４を受けているときにそれぞれオフする。スイッチＳＷ１Ａ１、ＳＷ１Ａ２、ＳＷ１Ａ３は、高レベルのスイッチ制御信号Ｓ１ＡＶＥを受けているときにオンし、低レベルのスイッチ制御信号Ｓ１ＡＶＥを受けているときにオフする。スイッチＳＷ１１−ＳＷ１４、スイッチＳＷ１Ａ１−ＳＷ１Ａ３は、例えば、ｎＭＯＳトランジスタからなるＭＯＳスイッチ、あるいは、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタからなるＣＭＯＳスイッチ（ＣＭＯＳ伝達ゲート）で構成されている。サンプリングホールド部ＳＨは、ノイズ信号およびノイズ信号を含む画素データ信号の信号レベルをそれぞれ保持する。
【００２５】
　クランプ部ＣＬＭＰは、入力ノードＩＮ２（信号レベルの伝達経路）と基準電圧線ＶＲＥＦとの間に並列に配置され、信号レベルをそれぞれ保持するキャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４（サンプリングキャパシタ）と、キャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４の一端を基準電圧線ＶＲＥＦに接続するスイッチＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４とを有している。また、クランプ部ＣＬＭＰは、キャパシタＣ２１、Ｃ２２、Ｃ２３の一端を出力ノードＯＵＴ２に接続するスイッチＳＷ２Ａ１、ＳＷ２Ａ２、ＳＷ２Ａ３を有している。キャパシタＣ２４の一端は、出力ノードＯＵＴ２に直接接続されている。この例では、キャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４の容量値は、互いに等しい。スイッチＳＷ２１−ＳＷ２４、ＳＷ２Ａ１−ＳＷ２Ａ３は、信号レベルを互いに異なるタイミングでキャパシタＣ２１−Ｃ２４に順次保持させるために動作し、かつキャパシタＣ２１−Ｃ２４に保持された信号レベルを平均化するためにキャパシタＣ２１−Ｃ２４を互いに接続するスイッチ部として動作する。
【００２６】
　スイッチＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４は、高レベルのスイッチ制御信号Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４を受けているときにそれぞれオンし、低レベルのスイッチ制御信号Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４を受けているときにそれぞれオフする。スイッチスイッチＳＷ２Ａ１、ＳＷ２Ａ２、ＳＷ２Ａ３は、高レベルのスイッチ制御信号Ｓ２ＡＶＥを受けているときにオンし、低レベルのスイッチ制御信号Ｓ２ＡＶＥを受けているときにオフする。スイッチＳＷ２１−２４、ＳＷ２Ａ１−ＳＷ２Ａ３は、例えば、ｎＭＯＳトランジスタからなるＭＯＳスイッチ、あるいは、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタからなるＣＭＯＳスイッチ（ＣＭＯＳ伝達ゲート）で構成されている。クランプ部ＣＬＭＰは、サンプリングホールド部ＳＨにサンプリングされた信号レベルをクランプする。
【００２７】
　図４は、図１に示した
ＣＭＯＳイメージセンサの動作
【００２８】
　まず、
リセット信号ＲＳＴ１および転送制御信号ＴＧ１が所定の期間高レベルに活性化され、フォトダイオードＰＤは、電源電圧レベルＶＤＤにリセットされる
このとき、フローティングディフュージョン領域ＦＤも、電源電圧レベルＶＤＤにリセットされる（先行リセット）
転送制御信号ＴＧ１の非活性化後、外部から受けた光に応じて発生した電子が、フォトダイオードＰＤの拡散領域に電荷として蓄積される。すなわち、フォトダイオードＰＤの露光が開始される。電荷の蓄積は、転送制御信号ＴＧ１が再び活性化されるまでの露光時間（蓄積時間）Ｔｅｘｐに行われる
【００２９】
　次に、
転送制御信号ＴＧ１は活性化される前に、リセット信号ＲＳＴ１が所定の期間活性化される
この活性化により、フローティングディフュージョン領域ＦＤが再びリセットされる（読み出しリセット）
リセット信号ＲＳＴ１が非活性化された後、選択制御信号ＳＬＣＴ１が所定の期間活性化される
セレクトトランジスタＳＬＣＴＴｒがオンし、ソースフォロアトランジスタＳＦＴｒのゲート電圧（ＦＤ）に応じた電流（リセット電流、ノイズ電流）が、データ信号線ＳＩＧに流れる
データ信号線ＳＩＧの電圧は、リセットレベル（ノイズ電圧）に変化する。リセットレベルは、ＣＤＳ回路に保持される
【００３０】
　次に、
選択制御信号ＳＬＣＴ１が活性化している間に、転送制御信号ＴＧ１が活性化される
この活性化により、フォトダイオードＰＤに蓄積された電荷がフローティングディフュージョン領域ＦＤに転送される
選択制御信号ＳＬＣＴ１が活性化しているため、ソースフォロアトランジスタＳＦＴｒのゲート電圧（ＦＤ）に応じた電流（画素データ電流）が、データ信号線ＳＩＧに流れる
データ信号線ＳＩＧの電圧は、ノイズを含んだ画素データレベルに変化する
ＣＤＳ回路は、ノイズを含む画素データレベルからノイズレベル（ノイズ電圧）を差し引き、ノイズを除いた真の画素データ信号ＤＴを生成する
【００３１】
　図１に示した動作制御回路１４は、タイミングを順次ずらしながら上述の動作を画素行毎に実施する。これにより、全ての画素ＰＸで生成された画素データ信号ＤＴが、１フレーム期間ＦＲＭ毎にマルチプレクサＭＵＸに順次出力される。
マルチプレクサＭＵＸは
各画素行
並列の画素データ信号ＤＴを直列信号に変換
直列の画素データ信号ＤＴは、Ａ／Ｄ変換器ＡＤＣによりデジタルのデータ信号ＯＵＴに変換される
【００３２】
　図５は、図３に示したＣＤＳ回路の動作を示している。リセット信号ＲＳＴ、転送制御信号ＴＧおよび選択制御信号ＳＬＣＴのタイミングは、上述した図４のリセット信号ＲＳＴ１、転送制御信号ＴＧ１および選択制御信号ＳＬＣＴ１のタイミングと同じである。破線の信号波形は、他の画素行の読み出し動作等により値が不定であることを示している。　本発明の
ＣＤＳ回路の動作の特徴は、並列に接続されたキャパシタにノイズレベル（または画素データレベル）を順次サンプリングし、サンプリングされた信号レベルを平均化することである。これにより、ノイズ信号および画素データ信号に含まれるランダムノイズを除去できる
【００３３】
　まず、選択制御信号ＳＬＣＴ１の活性化により、サンプリングホールド部ＳＨの入力ノードＩＮ１は、ノイズレベルに変化する（図５（ａ））。スイッチＳＷ１１−ＳＷ１４は、２回目のリセット信号ＲＳＴのパルスが出力された後に活性化されるスイッチ制御信号Ｓ１１−Ｓ１４によりオンし、キャパシタＣ１１−Ｃ１４にノイズレベルがサンプリングされる（図５（ｂ））。スイッチＳＷ１１−ＳＷ１４のオンタイミングは、同時でもよく、あるいは電源ノイズ等のランダムノイズを減らすために僅かにずらしてもよい。この後、スイッチ制御信号Ｓ１１−Ｓ１４は、順次非活性化する（図５（ｃ））。このように、キャパシタＣ１１−Ｃ１４によるサンプリング期間は、互いに重複しており、かつサンプリング終了タイミングは、互いにずれている。スイッチ制御信号Ｓ１１−Ｓ１４の非活性化により、キャパシタＣ１１−Ｃ１４は、異なるランダムノイズを含むノイズレベルをそれぞれ保持する。すなわち、異なるランダムノイズを含むノイズレベルが、４回サンプリングされる。
【００３４】
　キャパシタＣ１４の他端は出力ノードＯＵＴ１に直接接続されている。このため、サンプリングホールド部ＳＨの出力ノードＯＵＴ１の電圧は、入力ノードＩＮ１の電圧の変化に追従して変化する（図５（ｄ））。バッファＢＵＦ１は、出力ノードＯＵＴ１の電圧の変化に応答して、入力ノードＩＮ２に電圧を生成する（図５（ｅ））。クランプ部ＣＬＭＰのキャパシタＣ２４は、出力ノードＯＵＴ２に直接接続されている。このため、出力ノードＯＵＴ２の電圧は、入力ノードＩＮ２の電圧の変化に追従して変化する（図５（ｆ））。
【００３５】
　次に、スイッチ制御信号Ｓ１ＡＶＥが所定の期間活性化され、スイッチＳＷ１Ａ１−ＳＷ１Ａ３が同時にオンする（図５（ｇ））。スイッチＳＷ１Ａ１−ＳＷ１Ａ３のオンにより、キャパシタＣ１１−Ｃ１４に保持された互いに異なるランダムノイズを含むノイズレベルは平均化され、出力ノードＯＵＴ１の電圧は平均化された値に変化する。出力ノードＯＵＴ１の電圧の変化に応答して、入力ノードＩＮ２および出力ノードＯＵＴ２の電圧も変化する。スイッチ制御信号Ｓ２１−Ｓ２４が活性化されているため、キャパシタＣ２１−Ｃ２４は、入力ノードＩＮ２の電圧（サンプリングホールド部ＳＨによりランダムノイズが平均化されたノイズレベル）をサンプリングする（図５（ｈ））。
【００３６】
　この後、スイッチ制御信号Ｓ２１−Ｓ２４は、順次非活性化される（図５（ｉ））。この非活性化により、キャパシタＣ２１−Ｃ２４は、バッファＢＵＦ１等で発生したランダムノイズを含むノイズレベルをそれぞれ保持する。すなわち、異なるランダムノイズを含むノイズレベルが、４回サンプリングされる。次に、スイッチ制御信号Ｓ２ＡＶＥが所定の期間活性化され、スイッチＳＷ２１Ａ１−ＳＷ２Ａ３がオンする（図５（ｊ））。スイッチＳＷ２Ａ１−ＳＷ２Ａ３のオンにより、キャパシタＣ２１−Ｃ２４に保持されたノイズレベルは平均化される。すなわち、キャパシタＣ２１−Ｃ２４は、ランダムノイズが平均化されたノイズレベルを保持する。
【００３７】
　次に、転送制御信号ＴＧ１が所定の期間活性化され、入力ノードＩＮ１の電圧は、フォトダイオードＰＤに蓄積された電荷に応じて変化する（図５（ｋ））。この後、上述の図５（ｂ）、（ｃ）、（ｇ）と同様に、スイッチＳＷ１１−ＳＷ１４が順次にオフされた後、スイッチＳＷ１Ａ１ーＳＷ１Ａ３が同時にオンされる（図５（ｌ））。この動作により、キャパシタＣ１１−Ｃ１４に保持された互いに異なるランダムノイズを含む画素データレベルは平均化され、出力ノードＯＵＴ１の電圧は平均化された画素データレベルに変化する（図５（ｍ））。なお、ノードＩＮ１、ＯＵＴ１、ＩＮ２、ＯＵＴ２の波形において、上側のラインは弱い光を受けた画素に対応する電圧レベルを示し、下側のラインは強い光を受けた画素に対応する電圧レベルを示している。
【００３８】
　バッファＢＵＦ１の動作により、入力ノードＩＮ２の電圧は、出力ノードＯＵＴ１の電圧に応じて変化する（図５（ｎ））。入力ノードＩＮ２の電圧（ノイズレベルを含む画素データレベル）からキャパシタＣ２１に保持されているノイズレベルが差し引かれ、真の画素データレベルが出力ノードＯＵＴ２に生成される（図５（ｏ））。固定パターンノイズおよびランダムノイズが減少された真の画素データレベル（アナログ電圧）は、図１に示したアナログマルチプレクサＭＵＸを介してＡ／Ｄ変換器ＡＤＣに伝達され、デジタルの画素データ信号に変換される。
【００３９】
　本発明では、ＣＤＳ回路（アナログサンプリング回路）のキャパシタの接続を順次に切り替えることで、多重サンプリングおよび平均処理を行っている。これにより、画素データ信号は、ＡＤ変換前にアナログ値として短時間で多重平均サンプリング処理される。これに対して、ＡＤ変換された画素データ信号からノイズを除去する場合、ＡＤ変換回数が多くなるため現実的でない。具体的には、ノイズ信号およびノイズ信号を含む画素データ信号を、サンプリング回数だけそれぞれＡＤ変換する必要がある。このため、一般的なイメージセンサに要求される１５ｆｐｓ（frame per second）以上のフレームレートを確保することは困難である。
【００４０】
　一般に、複数のランダムな現象を合成すると、その期待値は二乗和の平方根で示される。この実施形態では、４回のサンプリングされた電圧の値を４つのキャパシタで平均しているので、１−４回目のサンプリングノイズの電圧をΔＶ１−ΔＶ４、その期待値をΔＶとすると、平均化後のノイズの電圧は、√｛（ΔＶ１／４）２＋（ΔＶ２／４）２＋（ΔＶ３２／４）２＋（ΔＶ４２／４）２｝となり、その期待値は、√｛ΔＶ／４）２・４｝＝ΔＶ／２となる。すなわち、各サンプリング時にノイズ信号（または画素データ信号）に混入したランダムノイズの電圧の期待値をΔＶ１／２に減少できる。ＣＤＳ回路により固定パターンノイズが十分に減少され、主なノイズ成分がランダムノイズである場合、ノイズを半分にできるのでＳＮ比を２倍（６ｄＢ）に向上できる。
【００４１】
　以上、第１の実施形態では、本発明をＣＭＯＳイメージセンサのＣＤＳ回路に適用することで、いわゆる固定パターンノイズだけでなく、画素データ信号に含まれるランダムノイズを減少できる。この結果、各画素から出力される画素データ信号のＳＮ比を向上できる。キャパシタＣ１−Ｃ１４のサンプリング期間を互いに重複することで、サンプリングに必要な時間を短縮できる。この結果、本発明を、１フレーム期間ＦＲＭが比較的短いイメージセンサにも適用できる。
【００４２】
　図６は、本発明の第２の実施形態におけるＣＤＳ回路の動作を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図１に示した動作制御回路１４が第１の実施形態と異なっている。具体的には、動作制御回路１４から出力されるスイッチ制御信号Ｓ１１−Ｓ１４等のＣＤＳ回路の動作を制御する信号のタイミングが第１の実施形態と異なる。その他の構成は、第１の実施形態と同じである。すなわち、半導体集積回路は、シリコン基板上にＣＭＯＳプロセスを使用してＣＭＯＳイメージセンサ（固体撮像素子）として形成されている。
【００４３】
　この実施形態では、スイッチ制御信号Ｓ１１−Ｓ１４の活性化タイミングは、互いに重複しない（図６（ａ））。これにより、スイッチＳＷ１１−ＳＷ１４のオン期間、すなわち、キャパシタＣ１１−Ｃ１４によるサンプリング期間は、互いにずれる。その他のタイミングは、第１の実施形態と同じである。
　一般に、複数のスイッチが同時に動作する場合、電源ノイズやグラウンドノイズなどのランダムノイズは大きくなり、ＳＮ比が劣化する傾向にある。このため、スイッチの動作を分散させた方が、ランダムノイズは小さくなる。一方、スイッチの動作を分散させた場合、ＣＤＳ回路の動作時間は長くなる。このため、この実施形態は、画素で生成される画像を示す画素データ信号の読み出し時間に余裕があり、ランダムノイズを小さくしたい場合に有効である。画素データ信号の読み出し時間に余裕がない場合、あるいは所定量のノイズが許容される場合、第１の実施形態のＣＤＳ回路を適用することが望ましい。」
　　
「【００７５】
  差動増幅器ＡＭＰの出力レベルが反転するまでのカウンタ値をラッチＬＣにより計数することで、簡易なデジタル回路を用いて、画素データ信号のレベルを容易に検出できる。この結果、読み出し回路１６Ａの回路規模を削減でき、ＣＭＯＳイメージセンサのチップサイズを小さくできる。
  なお、上述した第１の実施形態では、４つのキャパシタＣ１１−Ｃ１４（Ｃ２１−Ｃ２４）を用いてノイズ信号および画素データ信号を４回サンプリングし、平均する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、Ｎ個のキャパシタを用いてＮ回サンプリングし、平均することで、ランダムノイズの電圧を１／ルートＮに減少できる（エネルギーで１／Ｎ）。」
　　
（２）引用文献４に記載された発明
ア　段落【００１７】によると、イメージセンサは、行選択回路、動作制御回路、複数の画素がマトリックス状に配置された画素アレイおよび読み出し回路を有している。各画素はフォトダイオードを有している（段落【００２０】）。
　　
イ　動作制御回路は、イメージセンサの撮像動作を制御するために複数のタイミング信号を生成し、行選択回路１２および読み出し回路等に出力し、読み出し回路に形成される相関二重サンプリング（ＣＤＳ）回路内のスイッチのオン／オフを制御する（段落【００１８】）。
　　
ウ　読み出し回路は、ＣＤＳ回路、アナログ信号用のマルチプレクサおよびＡ／Ｄ変換器を有している（段落【００１９】）。
　　
エ　マルチプレクサは、ノイズが除去された並列の画素データ信号（アナログ信号）を直列信号に変換する。Ａ／Ｄ変換器は、マルチプレクサから順次に出力されるアナログの画素データ信号をデジタルのデータ信号に変換する（段落【００２０】）。
　　
オ　段落【００２７】〜【００３１】には、イメージセンサの動作が記載されいる。
　　
オ−１　露光によりフォトダイオードに電荷を蓄積する（段落【００２８】）。
　　
オ−２　リセットレベル（ノイズ電圧）はＣＤＳ回路に保持され（段落【００２９】）、フォトダイオードに蓄積された電荷を画素データレベルに変化させ、ＣＤＳ回路は、ノイズレベルを含む画素データレベルからノイズレベルを差し引き、ノイズレベルを除いた真の画素データを生成する（段落【００３０】）。
　　
オ−３　ＣＤＳ回路は、並列に接続されたキャパシタにノイズレベル（または画素データレベル）を順次サンプリングし、サンプリングされた信号レベルを平均化する（段落【００３２】）。
オ−４　この動作は、画素行毎に実施され、マルチプレクサは、各画素行の並列の画素データ信号を直列信号に変換し、直列の画素データ信号は、Ａ／Ｄ変換器によりデジタルデータのデータ信号に変換される（段落【００３１】）。
　　
カ　引用文献４に記載されているイメージセンサの動作を、イメージセンサを制御する方法として認定する。
　　
　上記アによると、イメージセンサは、フォトダイオードを含む画素がマトリックス状に配置された画素アレイを有しているから、イメージセンサを制御する方法は、『フォトダイオードを含む画素がマトリックス状に配置された画素アレイを有するイメージセンサを制御する方法』といえる。
　　
　上記オ−１によると、露光によりフォトダイオードに電荷を蓄積する。各フォトダイオードに電荷を蓄積することにより、「フォトダイオードを含む画素がマトリックス状に配置された画素アレイ」は、画像を取得するといえる。
　したがって、「イメージセンサを制御する方法」は、『各フォトダイオードに電荷を蓄積することにより、画像を取得するステップ』を含むといえる。
　　
　上記ウ〜オ−４によると、フォトダイオードに蓄積された電荷を画素データレベルに変化させ、画素データを生成し、この動作は画素行毎に実施されるから、「イメージセンサを制御する方法」は、『前記取得ステップで取得した画像を読み取るステップ』を含むといえる。
　　
　上記オ−２によると、「フォトダイオードに蓄積された電荷を画素データレベルに変化させるステップ」があるといえ、このステップは、上記「画像を読み取るステップ」に含まれるステップといえるから、サブステップといえる。
　したがって、『画像を読み取るステップ』は、『フォトダイオードに蓄積された電荷を画素データレベルに変化させるサブステップ』を含む。
　　
　上記オ−３によると、「ＣＤＳ回路は、並列に接続されたキャパシタに画素データレベルを順次サンプリングし、サンプリングした信号レベルを平均化」するから、「ＣＤＳ回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングするステップ」があるといえる。また、「画素データレベル」は、同一の取得ステップで取得された画像に対するものである。
　したがって、「同一の取得ステップで取得された画像に対して、ＣＤＳ回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングするステップ」があるといえる。
　さらに、このステップは、上記「画像を読み取るステップ」に含まれるステップといえるから、サブステップといえる。
　よって、『画像を読み取るステップ』は、『同一の取得ステップで取得された画像に対して、ＣＤＳ回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングするサブステップ』を含む。
　　
　上記オ−３によると、「画素データレベルを順次サンプリングし、サンプリングした信号レベルを平均化」するから、「各画素の複数個の信号の平均値を取得するステップ」があるといえる。「各画素の複数個の信号」は、上記「画素データレベルを順次サンプリングするサブステップ」のものである。
　このステップは、上記「画像を読み取るステップ」に含まれるステップといえるから、サブステップといえる。
　したがって、『画像を読み取るステップ』は、『前記画素データレベルを順次サンプリングするサブステップによる各画素の複数個の信号の平均値を取得するサブステップ』を有する。
　そして、上記オ−４によると、画素データは、デジタル信号に変換され、これら画素データは、デジタル画像を形成するものと認められ、当該デジタル画像は、上記取得ステップにおいて取得された画像に基づくものである。
　そうすると、当該サブステップは、『前記取得ステップにおいて取得した画像に基づくデジタル画像を供給するように、前記画素データレベルを順次サンプリングするサブステップによる各画素の複数個の信号の平均値を取得するサブステップ』といえる。
　　
キ　以上まとめると、引用文献４には次の発明が記載されていると認められる。以下この発明を「引用発明」という。
　　
（引用発明）
「（ａ）フォトダイオードを含む画素がマトリックス状に配置された画素アレイを有するイメージセンサを制御する方法であって、
（ｂ）各フォトダイオードに電荷を蓄積することにより、画像を取得するステップと、
（ｃ）前記取得ステップで取得した画像を読み取るステップと、
　を含み、
（ｃ-1）前記画像を読み取るステップは、
　フォトダイオードに蓄積された電荷を画素データレベルに変化させるサブステップと、
（ｃ-2）同一の取得ステップで取得された画像に対して、ＣＤＳ回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングするサブステップと、
　を含み、
（ｃ-3）前記画像を読み取るステップは、
　前記取得ステップにおいて取得した画像に基づくデジタル画像を供給するように、前記画素データレベルを順次サンプリングするサブステップによる各画素の複数個の信号の平均値を取得するサブステップを有する
（ｄ）ことを特徴とする方法。」
　　
（（ａ）〜（ｄ）は、引用発明の構成を区別するために付与した。以下各構成を「構成ａ」等という。）
　　
第５　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用発明とを対比する。
　　
ア　構成要件Ａと構成ａとを対比する。
　構成ａの「フォトダイオードを含む画素がマトリックス状に配置された画素アレイを有するイメージセンサ」は、構成要件Ａの「行と列として編成された感光点のマトリックスを有する感光装置」に相当する。
　したがって、本願発明１と引用発明とは、「行と列として編成された感光点のマトリックスを有する感光装置を制御する方法」として一致する。
　　
イ　構成要件Ｂと構成ｂとを対比する。
　構成ｂの「各フォトダイオードに電荷を蓄積することにより、画像を取得する」ことは、構成要件Ｂの「それぞれの感光点がその最中に電荷を蓄積することができる画像を取得する」ことに相当する。
　したがって、本願発明１と引用発明とは、「それぞれの感光点がその最中に電荷を蓄積することができる画像を取得する取得ステップ」を含む点で一致する。
　　
ウ　構成要件Ｃと構成ｃとを対比する。
　構成ｃの「前記取得ステップで取得した画像を読み取るステップ」は、構成要件Ｃの「前記取得ステップで取得した画像を読み取る読取ステップ」に相当する。
　したがって、本願発明１と引用発明とは、「前記取得ステップで取得した画像を読み取る読取ステップ」を含む点で一致する。
　　
エ　構成要件Ｃ-1と構成ｃ-1とを対比する。
　構成ｃ-1の「フォトダイオードに蓄積された電荷を画素データレベルに変化させる」における「画像データレベル」は、構成要件Ｃ-1の「電荷を表すアナログ信号」に相当する。
　構成ｃ-1のサブステップは、「変換ステップ」といえ、構成ｃ-2のサブステップより前に行われ得るサブステップであるから「先行する変換サブステップ」といえる。
　したがって、本願発明１と引用発明とは、「前記読取ステップは、前記様々な感光点に蓄積された前記電荷を、この電荷を表すアナログ信号に変換する先行する変換サブステップ」を含む点で一致する。
　　
オ　構成要件Ｃ-2と構成ｃ-2とを対比する。
　構成ｃ-2は、「同一の取得ステップで取得された画像に対して、ＣＤＳ回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングする」ものであって、複数回にわたって画素データレベルをサンプリングしているから、このサブステップは、「各感光点ごとに、同一の取得ステップで取得された画像に対して、Ｎ回にわたって反復して処理し、Ｎは、２以上の整数である処理サブステップ」を含む点で、本願発明１と共通する。
　しかしながら、当該処理サブステップは、本願発明１においては、「前記変換サブステップにより変換されたアナログ信号の多重化ステップ」を有しているのに対し、引用発明においては、「ＣＤＳ回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングする」ものであって、「前記変換サブステップにより変換されたアナログ信号の多重化ステップ」を有していない点で相違し、さらに、「Ｎ回にわたって反復して処理し」における「処理」が、本願発明１においては、「多重化処理」であるのに対し、引用発明においては、「多重化処理」ではない点で相違する。
　　
カ　構成要件Ｃ-3と構成ｃ-3とを対比する。
　構成ｃ-3の「前記取得ステップにおいて取得した画像に基づくデジタル画像を供給する」ことは、構成要件Ｃ-3の「前記取得ステップごとに単一のデジタル画像を供給する」ことに相当し、構成ｃ-3の「前記画素データレベルを順次サンプリングするサブステップによる各画素の複数個の信号の平均値を取得する」ことは、構成要件Ｃ-3の「前記処理サブステップで処理された各感光点ごとのＮ個の信号の平均値をそれぞれ取得する」ことに相当する。
　したがって、本願発明１と引用発明とは、「前記読取ステップは、前記取得ステップごとに単一のデジタル画像を供給するように、前記処理サブステップで処理された各感光点ごとのＮ個の信号の平均値をそれぞれ取得するサブステップを有する」点で一致する。
　　
キ　構成要件Ｄと構成ｄと対比すると、「方法」として一致する。
　　
ク　以上より、一致点、相違点は次のとおりである。
　　
（一致点）
　行と列として編成された感光点のマトリックスを有する感光装置を制御する方法であって、
　それぞれの感光点がその最中に電荷を蓄積することができる画像を取得する取得ステップと、
　前記取得ステップで取得した画像を読み取る読取ステップと、
　を含み、
　前記読取ステップは、
　前記様々な感光点に蓄積された前記電荷を、この電荷を表すアナログ信号に変換する先行する変換サブステップと、
　各感光点ごとに、同一の取得ステップで取得された画像に対して、Ｎ回にわたって反復して処理し、Ｎは、２以上の整数である処理サブステップと、
　を含み、
　前記読取ステップ、前記取得ステップごとに単一のデジタル画像を供給するように、前記処理サブステップで処理された各感光点ごとのＮ個の信号の平均値をそれぞれ取得するサブステップを有する
　ことを特徴とする方法。」
　　
（相違点）
　「処理サブステップ」が、
　本願発明１においては、「前記変換サブステップにより変換されたアナログ信号の多重化ステップ」を有しているのに対し、
　引用発明においては、「ＣＤＳ回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングする」ものであって、「前記変換サブステップにより変換されたアナログ信号の多重化ステップ」を有していない点で相違し、さらに、「Ｎ回にわたって反復して処理し」における「処理」が、本願発明１においては、「多重化処理」であるのに対し、引用発明においては、「多重化処理」ではない点
　　
（２）相違点についての判断
　引用発明は、「ＣＤＳ回路における並列に接続されたキャパシタに画素データレベルを順次サンプリングする」ものであって、画素行の各画素データをその画素データに対応したＣＤＳ回路の並列に接続されたキャパシタに順次サンプルするものであり、引用発明は、ＣＤＳ回路の並列に接続されたキャパシタを用いて各画素データの平均値を取得するものである。
　このような引用発明において、画素行の各画素データを多重化し、Ｎ回にわたって多重化処理すること、すなわち、「前記変換サブステップにより変換されたアナログ信号の多重化」し、「Ｎ回にわたって反復し多重化処理」する動機付けは、上記の引用文献に記載された技術的事項（上記第４の１（２）、２（２）、３（２））をみても見当たらない。
　したがって、本願発明１は、当業者であっても、引用発明及び引用文献１〜３に記載された技術的事項に基づいて容易に発明できたものとは認められない。
　　
２　本願発明２〜１０について
　本願発明２〜１０も、本願発明１の「前記変換サブステップにより変換されたアナログ信号の多重化ステップ」と同一の構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用発明及び引用文献１〜３に記載された技術的事項に基づいて容易に発明できたものとは認められない。
　　
第６　むすび
　以上のとおり、本願の請求項１〜１０に係る発明は、引用発明及び引用文献１〜３に記載された技術的事項に基づいて当業者が容易に発明をすることができたものとは認められない。したがって、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。