【事件の表示】
　特願２０１３−５２９３２０「強化されたゲート制御Ｑスキャン技術を用いた、集積回路のリーク電力の低減」拒絶査定不服審判事件〔平成２４年　３月２２日国際公開、ＷＯ２０１２／０３７３３８、平成２５年１２月　５日国内公表、特表２０１３−５４３５８０、請求項の数（８）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２３年９月１５日（優先権主張　２０１０年９月１７日、米国）の出願であって、平成２６年３月２５日付けの拒絶理由通知に対して、平成２６年８月８日付けで手続補正がなされたが、平成２７年１月１９日付けで拒絶査定がなされ、これに対し、平成２７年５月２６日に拒絶査定不服審判が請求され、同時に手続補正がなされたものである。
第２　平成２７年５月２６日付けの手続補正（以下、「本件補正」という。）の適否
１　補正の内容
（１）請求項１について
　本件補正は、特許請求の範囲の請求項１について、本件補正前に、
「【請求項１】
　ロジック回路と、
　前記ロジック回路に接続された複数のスキャンフリップフロップと、
　前記ロジック回路と前記複数のスキャンフリップフロップとの間に接続された複数のゲートと、
　前記複数のゲートの各々における第1の入力部に接続された制御ノードと
　を備えたスキャン回路であって、
　前記複数のスキャンフリップフロップの各々が、前記複数のゲートのうちの対応するゲートにおける第2の入力部に接続されたq出力部を含み、
　前記複数のゲートが、前記制御ノード上でイネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐように構成されており、
　前記複数のゲートが、前記制御ノードにおける前記イネーブル信号に応じて前記ロジック回路に最少リーク状態のベクトルを出力するとともに、前記イネーブル信号が制御ラインにないことに応じて、前記q出力部の各々からの信号を前記ロジック回路に通すようにさらに構成されており、
　前記スキャン回路が、前記複数のゲートの各々に前記イネーブル信号を提供するために前記制御ノードの入力部に接続された出力部を有するとともに、前記最少リーク状態のベクトルが実施される動作モードに対応する複数の入力部を有する、制御回路のORゲートを備える、スキャン回路。」
とあったところを、
「【請求項１】
　ロジック回路と、
　前記ロジック回路に接続された複数のスキャンフリップフロップと、
　前記ロジック回路と前記複数のスキャンフリップフロップとの間に接続された複数のゲートと、
　前記複数のゲートの各々における第1の入力部に接続された制御ノードと
　を備えたスキャン回路であって、
　前記複数のスキャンフリップフロップの各々が、前記複数のゲートのうちの対応するゲートにおける第2の入力部に接続されたq出力部を含み、
　前記複数のゲートが、前記制御ノード上でイネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐように構成されており、
　前記複数のゲートが、前記制御ノードにおける前記イネーブル信号に応じて前記ロジック回路に最少リーク状態のベクトルを出力するとともに、前記イネーブル信号が制御ラインにないことに応じて、前記q出力部の各々からの信号を前記ロジック回路に通すようにさらに構成されており、
　前記スキャン回路が、前記複数のゲートの各々に前記イネーブル信号を提供するために前記制御ノードの入力部に接続された出力部を有するとともに、前記最少リーク状態のベクトルが実施される
複数の
、前記アサートされたイネーブル信号が、前記複数の動作モードのうち少なくとも1つに対応する
とする補正（以下、「補正事項１」という。）を含むものである（下線は、補正箇所を示す。）。
（２）請求項５について
　本件補正は、特許請求の範囲の請求項５について、本件補正前に、
「【請求項５】
　ロジック回路と、
　前記ロジック回路に接続された複数のスキャンフリップフロップと、
　前記複数のスキャンフリップフロップの各々における第1の入力部に接続された制御ノードと
　を備えたスキャン回路であって、
　前記複数のスキャンフリップフロップの各々が、前記ロジック回路に接続されたq出力部を含み、
　前記複数のスキャンフリップフロップが、前記制御ノード上でイネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐように構成されており、
　前記複数のスキャンフリップフロップが、前記制御ノードにおける前記イネーブル信号に応じて、最少リーク状態のベクトルのうちの値0の各ビットを前記ロジック回路に出力するように構成された0ゲート制御のフリップフロップと、前記制御ノードにおける前記イネーブル信号に応じて、最少リーク状態のベクトルのうちの値1の各ビットを前記ロジック回路に出力するとともに、前記制御ノードに前記イネーブル信号がないことに応じて前記q出力部の各々からの信号を前記ロジック回路に通すように構成された1ゲート制御のフリップフロップとを備え、
　前記スキャン回路が、前記ロジック回路と前記複数のスキャンフリップフロップとの間に結合された複数のゲートの各々に前記イネーブル信号を提供するために前記制御ノードの入力部に接続された出力部を有するとともに、前記最少リーク状態のベクトルが実施される動作モードに対応する複数の入力部を有する、制御回路のORゲートを備える、スキャン回路。」
とあったところを、
「【請求項５】
　ロジック回路と、
　前記ロジック回路に接続された複数のスキャンフリップフロップと、
　前記複数のスキャンフリップフロップの各々における第1の入力部に接続された制御ノードと
　を備えたスキャン回路であって、
　前記複数のスキャンフリップフロップの各々が、前記ロジック回路に接続されたq出力部を含み、
　前記複数のスキャンフリップフロップが、前記制御ノード上でイネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐように構成されており、
　前記複数のスキャンフリップフロップが、前記制御ノードにおける前記イネーブル信号に応じて、最少リーク状態のベクトルのうちの値0の各ビットを前記ロジック回路に出力するように構成された0ゲート制御のフリップフロップと、前記制御ノードにおける前記イネーブル信号に応じて、最少リーク状態のベクトルのうちの値1の各ビットを前記ロジック回路に出力するとともに、前記制御ノードに前記イネーブル信号がないことに応じて前記q出力部の各々からの信号を前記ロジック回路に通すように構成された1ゲート制御のフリップフロップとを備え、
　前記スキャン回路が、前記ロジック回路と前記複数のスキャンフリップフロップとの間に結合された複数のゲートの各々に前記イネーブル信号を提供するために前記制御ノードの入力部に接続された出力部を有するとともに、前記最少リーク状態のベクトルが実施される
複数の
、前記アサートされたイネーブル信号が、前記複数の動作モードのうち少なくとも1つに対応する
とする補正（以下、「補正事項２」という。）を含むものである。
（３）請求項７について
　本件補正は、特許請求の範囲の請求項７について、本件補正前に、
「【請求項７】
　ロジック回路と、
　前記ロジック回路に接続された複数のスキャンフリップフロップと、
　イネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐための手段と
　を備えたスキャン回路であって、
　前記トグルを防ぐための手段が、前記イネーブル信号に応じて最少リーク状態のベクトルを前記ロジック回路に印加するために構成された複数のゲートを備えているとともに、前記ロジック回路と、前記複数のスキャンフリップフロップの各々におけるq出力部との間に接続されており、
　前記スキャン回路が、前記イネーブル信号を提供するための手段を備え、前記イネーブル信号を提供するための手段が、複数のゲートの各々の入力部に接続された出力部を有するとともに、前記最少リーク状態のベクトルが実施される動作モードに対応する複数の入力部を有する、制御回路のORゲートを備える、スキャン回路。」
とあったところを、
「【請求項７】
　ロジック回路と、
　前記ロジック回路に接続された複数のスキャンフリップフロップと、
　イネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐための手段と
　を備えたスキャン回路であって、
　前記トグルを防ぐための手段が、前記イネーブル信号に応じて最少リーク状態のベクトルを前記ロジック回路に印加するために構成された複数のゲートを備えているとともに、前記ロジック回路と、前記複数のスキャンフリップフロップの各々におけるq出力部との間に接続されており、
　前記スキャン回路が、前記イネーブル信号を提供するための手段を備え、前記イネーブル信号を提供するための手段が、複数のゲートの各々の入力部に接続された出力部を有するとともに、前記最少リーク状態のベクトルが実施される
複数の
、前記アサートされたイネーブル信号が、前記複数の動作モードのうち少なくとも1つに対応する
とする補正（以下、「補正事項３」という。）を含むものである。
２　補正の適否
（１）補正事項１について
　本件補正の補正事項１は、
　本件補正前の請求項１の「制御回路のＯＲゲート」が有する「動作モードに対応する複数の入力部」について、「
複数の
　本件補正前の請求項１の「制御回路のＯＲゲート」が提供する「イネーブル信号」について、「
前記アサートされたイネーブル信号が、前記複数の動作モードのうち少なくとも1つに対応する
　したがって、本件補正の補正事項１は、本件補正前の請求項１に記載された発明を特定するために必要な事項を限定するものであるから、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
　また、特許法第１７条の２第３項、第４項に違反するところはない。
　そこで、本件補正後における特許請求の範囲に記載されている事項により特定される請求項１に係る発明（以下「本願補正発明１」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項に規定する要件を満たすか）について以下に検討する。 
ア　引用文献の記載事項
（ア）原査定の拒絶の理由で引用された、本願の優先日前に頒布された刊行物である、特開２００１−１４１７８５号公報（以下、「引用文献１」という。）には、図面とともに、次の事項が記載されている（下線は、当審で付与したものである。）。
（ａ）「【００３１】＜実施の形態１＞図１に、この発明の実施の形態１にかかるフリップフロップ回路が組み込まれた集積回路の構成例を示す。図１において、
集積回路３００は、
所定の機能を有する論理回路を実現するための組み合わせ回路１０−１〜１０−３と、これら組み合わせ回路の間に配置された複数のスキャンパステスト用のフリップフロップ回路２００−１〜２００−ｉ，２００−ｊ〜２００−ｎ（ｎ：任意の自然数）とを含んで構成される。
（ｂ）「【００３５】図２にフリップフロップ回路２００として示すように、スキャンパステスト用のフリップフロップ回路２００−１〜２００−ｎのそれぞれには、正規の入力データＤ、正規の出力データＱ，Ｑｂ、クロックＳＣＮ，ＳＣ１，ＳＣ２、スキャンモードコントロール信号ＳＭＣ、ＡＴＧモードコントロール信号ＡＭＣ、スキャン用の入力データＳＩＮ、スキャン用の出力データＳＯＴの各端子が設けられている。
フリップフロップ回路２０−１〜２０−ｎのそれぞれは、
一方側に隣接する組み合わせ回路（例えば組み合わせ回路１０−１）から正規のデータＤを入力し、他方側に隣接する組み合わせ回路（例えば組み合わせ回路１０−２）に正規のデータＱ，Ｑｂを出力する。
２０−１〜２０−ｎ
２００−１〜２００−ｎ
（ｃ）「【００３８】図３に、フリップフロップ回路２００（２００−１〜２００−ｎ）の具体的な構成を示す。この
フリップフロップ回路２００は、マスタラッチ部２１０と、スレーブラッチ部２２０と、
ゲート回路２３０とから構成される。
（ｄ）「【００４４】次に、
ゲート回路２３０は、
否定的論理和（ＮＯＲ）２３０１，２３０２から構成され
否定的論理和２３０１の一方の入力部にはシフトモードコントロール信号ＳＭＣが与えられ、他方の入力部にはスレーブラッチ部２２０２のインバータ２２０１の出力Ｓ２２０１が与えられ、この否定的論理和２３０１から正規の出力信号Ｑ（正論理出力）が出力される。
【００４５】ここで、これら否定的論理和２３０１，２３０２から構成される
ゲート回路２３０は、シフトモードコントロール信号ＳＭＣがロウレベルのとき（すなわち回路動作モード時）、スレーブラッチ部２２０から出力される信号Ｓ２２０１，Ｓ２２０２を反転させて正規の出力データＱ，Ｑｂを出力する。また、シフトモードコントロール信号ＳＭＣがハイレベルのとき（すまわちスキャンパステストのシフトモード時）、出力データＱ，Ｑｂとして論理値がロウレベルに固定されたデータを出力する。
ま
な
（ｅ）図３から、組み合わせ回路とスレーブラッチ部２２０との間に、ゲート回路２３０が接続されていることが見て取れる。
ａ　段落【００３１】の記載から、引用文献１には、「所定の機能を有する論理回路を実現するための組み合わせ回路１０−１〜１０−３と、これら組み合わせ回路の間に配置された複数のスキャンパステスト用のフリップフロップ回路２００−１〜２００−ｉ，２００−ｊ〜２００−ｎ（ｎ：任意の自然数）とを含んで構成される集積回路３００」が記載されている。
ｂ　段落【００３５】の記載から、引用文献１には、「フリップフロップ回路２００−１〜２００−ｎのそれぞれは、一方側に隣接する組み合わせ回路（例えば組み合わせ回路１０−１）から正規のデータＤを入力し、他方側に隣接する組み合わせ回路（例えば組み合わせ回路１０−２）に正規のデータＱ，Ｑｂを出力する」ことが記載されている。
ｃ　段落【００３８】の記載から、引用文献１には、「フリップフロップ回路２００は、マスタラッチ部２１０と、スレーブラッチ部２２０と、ゲート回路２３０とから構成される」ことが記載されている。
ｄ　上記（ｅ）の記載から、引用文献１には、「組み合わせ回路とスレーブラッチ部２２０との間に、ゲート回路２３０が接続されている」ことが記載されている。
ｅ　段落【００４４】の記載から、引用文献１には、「ゲート回路２３０は、否定的論理和（ＮＯＲ）２３０１，２３０２から構成され、否定的論理和２３０１の一方の入力部にはシフトモードコントロール信号ＳＭＣが与えられ、他方の入力部にはスレーブラッチ部２２０２のインバータ２２０１の出力Ｓ２２０１が与えられ、この否定的論理和２３０１から正規の出力信号Ｑ（正論理出力）が出力される」ことが記載されている。
ｆ　段落【００４５】の記載から、引用文献１には、「ゲート回路２３０は、シフトモードコントロール信号ＳＭＣがロウレベルのとき（すなわち回路動作モード時）、スレーブラッチ部２２０から出力される信号Ｓ２２０１，Ｓ２２０２を反転させて正規の出力データＱ，Ｑｂを出力し、シフトモードコントロール信号ＳＭＣがハイレベルのとき（すなわちスキャンパステストのシフトモード時）、出力データＱ，Ｑｂとして論理値がロウレベルに固定されたデータを出力する」ことが記載されている。
　上記ａ〜ｆより、引用文献１には、次の発明（以下、「引用発明」という。）が記載されている。
「所定の機能を有する論理回路を実現するための組み合わせ回路１０−１〜１０−３と、これら組み合わせ回路の間に配置された複数のスキャンパステスト用のフリップフロップ回路２００−１〜２００−ｉ，２００−ｊ〜２００−ｎ（ｎ：任意の自然数）とを含んで構成される集積回路３００であって、
　フリップフロップ回路２００−１〜２００−ｎのそれぞれは、一方側に隣接する組み合わせ回路（例えば組み合わせ回路１０−１）から正規のデータＤを入力し、他方側に隣接する組み合わせ回路（例えば組み合わせ回路１０−２）に正規のデータＱ，Ｑｂを出力し、
　フリップフロップ回路２００は、マスタラッチ部２１０と、スレーブラッチ部２２０と、ゲート回路２３０とから構成され、
　組み合わせ回路とスレーブラッチ部２２０との間に、ゲート回路２３０が接続され、
　ゲート回路２３０は、否定的論理和（ＮＯＲ）２３０１，２３０２から構成され、否定的論理和２３０１の一方の入力部にはシフトモードコントロール信号ＳＭＣが与えられ、他方の入力部にはスレーブラッチ部２２０２のインバータ２２０１の出力Ｓ２２０１が与えられ、この否定的論理和２３０１から正規の出力信号Ｑ（正論理出力）が出力され、
　ゲート回路２３０は、シフトモードコントロール信号ＳＭＣがロウレベルのとき（すなわち回路動作モード時）、スレーブラッチ部２２０から出力される信号Ｓ２２０１，Ｓ２２０２を反転させて正規の出力データＱ，Ｑｂを出力し、シフトモードコントロール信号ＳＭＣがハイレベルのとき（すなわちスキャンパステストのシフトモード時）、出力データＱ，Ｑｂとして論理値がロウレベルに固定されたデータを出力する、集積回路３００。」
（イ）原査定の拒絶の理由で引用された、本願の優先日前に頒布された刊行物である、特開２００８−２４５２８８号公報（以下、「引用文献２」という。）には、図面とともに、次の事項が記載されている（下線は、当審で付与したものである。）。
「【００１５】
　
シーケンス回路はクロック信号が停止されている場合、停止モード（ｈａｌｔｅｄ  ｍｏｄｅ）で動作可能である。
電力はクロックが停止されていて状態格納ラッチがトグルされないから節約される。このモード中に出力データ信号を或る値に強制することで、これらの値を受け取る組み合わせ回路はその漏れ電力を削減することが可能である。
　上記記載から、引用文献２には、「シーケンス回路の電力を、クロックを停止して状態格納ラッチのトグルを防ぐことにより節約し、出力データ信号を或る値に強制することで、これらの値を受け取る組み合わせ回路の漏れ電力を削減することを可能にする技術。」が記載されている。
（ウ）原査定の拒絶の理由で引用された、本願の優先日前に頒布された刊行物である、特開２００６−２２０４３３号公報（以下、「引用文献３」という。）には、図面とともに、次の事項が記載されている（下線は、当審で付与したものである。）。　
「【００２６】
　次に、手順２において、図１に示すように、内部回路１３＿１，１３＿２，１３＿３とフリップフロップ１１＿１，１１＿２，１１＿３との間に、リーク電流最小化回路であるマルチプレクサ１４＿１，１４＿２，１４＿３を挿入する。これらマルチプレクサ１４＿１，１４＿２，１４＿３は、内部回路１２＿１，１２＿２，１２＿３を、これら内部回路１２＿１，１２＿２，１２＿３の論理が固定されたスタンバイモードに移行させるにあたり、フリップフロップ１１＿１，１１＿２，１１＿３に、内部回路１２＿１，１２＿２，１２＿３のリーク電流が最小となる論理信号を入力するためのものである。具体的には、マルチプレクサ１４＿１，１４＿２，１４＿３の制御端子に‘Ｈ’レベルのスタンバイモード信号ＳＢＭが入力されるとともに、マルチプレクサ１４＿１，１４＿２，１４＿３の入力端子には上記論理の組合せである論理‘０’，‘１’，‘１’が入力され、これにより
フリップフロップ１１＿１，１１＿２，１１＿３に、内部回路１２＿１，１２＿２，１２＿３のリーク電流が最小となる論理信号が入力されることとなる。
　上記記載から、引用文献３には、「フリップフロップ１１＿１，１１＿２，１１＿３に、内部回路１２＿１，１２＿２，１２＿３のリーク電流が最小となる論理信号を入力する技術。」が記載されている。
イ　対比
　本願補正発明１と引用発明を対比する。
（ア）引用発明の「組み合わせ回路１０」、「フリップフロップ回路２００」、「ゲート回路２３０」は、それぞれ、本願補正発明１の「ロジック回路」、「スキャンフリップフロップ」、「ゲート」に相当する。
（イ）引用発明の「フリップフロップ回路２００−１〜２００−ｎ」は、他方側に隣接する「組み合わせ回路」に正規のデータＱ，Ｑｂを出力しているので、本願補正発明１の「前記ロジック回路に接続された複数のスキャンフリップフロップ」に相当する。
（ウ）引用発明の「フリップフロップ回路２００」は、「マスタラッチ部２１０と、スレーブラッチ部２２０と、ゲート回路２３０」とから構成され、「ゲート回路２３０」は、「組み合わせ回路」と「スレーブラッチ部２２０」との間に接続されるので、引用発明の「組み合わせ回路とスレーブラッチ部２２０との間に、ゲート回路２３０が接続され」は、本願補正発明１の「前記ロジック回路と前記複数のスキャンフリップフロップとの間に接続された複数のゲート」に相当する。
（エ）引用発明は「ゲート回路２３０は、否定的論理和（ＮＯＲ）２３０１，２３０２から構成され、否定的論理和２３０１の一方の入力部にはシフトモードコントロール信号ＳＭＣが与えられ」ているので、「シフトモードコントロール信号ＳＭＣ」は、「否定的論理和２３０１の一方の入力部」に接続されたノードに与えられているといえ、引用発明の「ゲート回路２３０」の「否定的論理和２３０１の一方の入力部」に接続された「シフトモードコントロール信号ＳＭＣ」が与えられているノードは、本願補正発明１の「前記複数のゲートの各々における第1の入力部に接続された制御ノード」に相当する。
（オ）引用発明の「集積回路３００」は、「組み合わせ回路１０」と、「フリップフロップ回路２００」と、「ゲート回路２３０」と、「否定的論理和２３０１の一方の入力部」とを備えているので、本願補正発明１の「ロジック回路」と、「スキャンフリップフロップ」と、「ゲート」と、「前記複数のゲートの各々における第1の入力部に接続された制御ノード」とを備えた「スキャン回路」に相当する。
（カ）引用発明の「ゲート回路２３０は、否定的論理和（ＮＯＲ）２３０１，２３０２から構成され、否定的論理和２３０１の・・・他方の入力部にはスレーブラッチ部２２０２のインバータ２２０１の出力Ｓ２２０１が与えられ」は、本願補正発明１の「前記複数のスキャンフリップフロップの各々が、前記複数のゲートのうちの対応するゲートにおける第2の入力部に接続されたq出力部を含み」に相当する。
（キ）引用発明の「ゲート回路２３０は・・・シフトモードコントロール信号ＳＭＣがハイレベルのとき（すなわちスキャンパステストのシフトモード時）、出力データＱ，Ｑｂとして論理値がロウレベルに固定されたデータを出力する」は、本願補正発明１の「前記複数のゲートが、前記制御ノード上でイネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐように構成されており」に相当する。
（ク）引用発明の「ゲート回路２３０は、シフトモードコントロール信号ＳＭＣがロウレベルのとき（すなわち回路動作モード時）、スレーブラッチ部２２０から出力される信号Ｓ２２０１，Ｓ２２０２を反転させて正規の出力データＱ，Ｑｂを出力し」は、本願補正発明１の「前記複数のゲートが、」「前記イネーブル信号が制御ラインにないことに応じて、前記q出力部の各々からの信号を前記ロジック回路に通すようにさらに構成されており」に相当する。
　すると、本願補正発明１と引用発明とは、次の一致点及び相違点を有する。
（一致点）
「ロジック回路と、
　前記ロジック回路に接続された複数のスキャンフリップフロップと、
　前記ロジック回路と前記複数のスキャンフリップフロップとの間に接続された複数のゲートと、
　前記複数のゲートの各々における第1の入力部に接続された制御ノードと
　を備えたスキャン回路であって、
　前記複数のスキャンフリップフロップの各々が、前記複数のゲートのうちの対応するゲートにおける第2の入力部に接続されたq出力部を含み、
　前記複数のゲートが、前記制御ノード上でイネーブル信号がアサートされている間に前記ロジック回路のトグルを防ぐように構成されており、
　前記複数のゲートが、前記イネーブル信号が制御ラインにないことに応じて、前記q出力部の各々からの信号を前記ロジック回路に通すように構成されたスキャン回路。」
（相違点１）
　本願補正発明１は、「前記複数のゲートが、前記制御ノードにおける前記イネーブル信号に応じて前記ロジック回路に最少リーク状態のベクトルを出力する」のに対して、引用発明の「ゲート回路２３０」は、このような特定がない点。
（相違点２）
　本願補正発明１は、「前記スキャン回路が、前記複数のゲートの各々に前記イネーブル信号を提供するために前記制御ノードの入力部に接続された出力部を有するとともに、前記最少リーク状態のベクトルが実施される複数の動作モードに対応する複数の入力部を有する、制御回路のORゲートを備え、前記アサートされたイネーブル信号が、前記複数の動作モードのうち少なくとも1つに対応する」のに対して、引用発明は、このような特定がない点。
ウ　判断
　上記相違点２について検討する。
　引用文献２には、シーケンス回路の電力を、クロックを停止して状態格納ラッチのトグルを防ぐことにより節約し、出力データ信号を或る値に強制することで、これらの値を受け取る組み合わせ回路の漏れ電力を削減することを可能にする技術が記載されている。
　引用文献３には、フリップフロップ１１＿１，１１＿２，１１＿３に、内部回路１２＿１，１２＿２，１２＿３のリーク電流が最小となる論理信号を入力する技術が記載されている。
　しかしながら、引用文献２及び３には、いずれも、「前記複数のゲートの各々に前記イネーブル信号を提供するために前記制御ノードの入力部に接続された出力部を有するとともに、最少リーク状態のベクトルが実施される複数の動作モードに対応する複数の入力部を有する、制御回路のORゲート」を備えることは記載されていない。
　してみると、引用発明において、「前記複数のゲートの各々に前記イネーブル信号を提供するために前記制御ノードの入力部に接続された出力部を有するとともに、最少リーク状態のベクトルが実施される複数の動作モードに対応する複数の入力部を有する、制御回路のORゲート」を設け、「シフトモードコントロール信号ＳＭＣ」を複数の動作モードのうち少なくとも1つに対応するようにすることは、当業者といえども容易であるということはできない。
　したがって、上記相違点２に係る本願補正発明１の構成は、引用発明及び引用文献２，３に記載された技術に基づいて、当業者が容易になし得たことであるとはいえない。
　そして、本願補正発明１は、上記相違点１について検討するまでもなく、引用発明及び引用文献２、３に記載された技術に基づいて、当業者が容易に発明をすることができたとはいえない。
　よって、本願補正発明１は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合する。
（２）補正事項２について
　本件補正の補正事項２についても、補正事項１と同様に、本件補正前の請求項５に記載された発明を特定するために必要な事項を限定するものであるから、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
　また、特許法第１７条の２第３項、第４項に違反するところはない。
　そして、本件補正後における特許請求の範囲に記載されている事項により特定される請求項５に係る発明（以下「本願補正発明５」という。）は、本願補正発明１と同様に、引用発明及び引用文献２、３に記載された技術に基づいて、当業者が容易に発明をすることができたとはいえない。
　よって、本願補正発明５は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合する。
（３）補正事項３について
　本件補正の補正事項３についても、補正事項１と同様に、本件補正前の請求項７に記載された発明を特定するために必要な事項を限定するものであるから、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
　また、特許法第１７条の２第３項、第４項に違反するところはない。
　そして、本件補正後における特許請求の範囲に記載されている事項により特定される請求項７に係る発明（以下「本願補正発明７」という。）は、本願補正発明１と同様に、引用発明及び引用文献２、３に記載された技術に基づいて、当業者が容易に発明をすることができたとはいえない。
　よって、本願補正発明７は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合する。
３　むすび
　本件補正は、特許法第１７条の２第３項ないし第６項の規定に適合する。
第３　本願発明
　本件補正は上記のとおり、特許法第１７条の２第３項ないし第６項の規定に適合するから、本願の請求項１ないし８に係る発明は、本件補正により補正された特許請求の範囲の請求項１ないし８に記載された事項により特定されるとおりのものである（以下、「本願補正発明１ないし８」という。）。
　そして、本願補正発明１，５及び７は、上記第２　２のとおり、当業者が引用発明及び引用文献２、３に記載された技術に基づいて、当業者が容易に発明をすることができたものでない。
　また、本願補正発明１，５又は７を直接引用する本願補正発明２，３，４，６及び８は、本願補正発明１，５又は７をさらに限定した発明であるから、当業者が引用発明及び引用文献２、３に記載された技術に基づいて、当業者が容易に発明をすることができたものでない。
　したがって、本願については、原査定の拒絶の理由を検討してもその理由によって拒絶すべきものとすることはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。