(57)【要約】ユピン効果と称する隣接するセルのカップリングの影響を低減するための、行と列に配列された不揮発性メモリの読み出し方法を提供する。本方法は、次のステップを含む。ワード線WLn内の読み出すべきビットを選択するステップ；ワード線WLnの後に書き込まれる隣接ワード線WLn+1を読み出すステップ；及び、少なくともひとつの読み出しパラメータを選択的に調整することによってワード線WLn内の選択ビットを読み出すステップ。ひとつの実施形態では、読み出しパラメータは検出電圧である。他の実施形態では、読み出しパラメータはプリチャージ電圧である。さらに他の実施形態では、検出電圧とプリチャージ電圧の双方が調整される。【選択図】図７
2007519162.tif 000002
【特許請求の範囲】
【請求項１】
行と列に配列された不揮発性メモリの読み出し方法であり、
読み出すべきワード線ＷＬｎを選択するステップ；
ワード線ＷＬｎの後に書き込まれる隣接ワード線（ＷＬｎ＋１）を読み出すステップ；
少なくとも一つの読み出しパラメータを選択的に調整してワード線ＷＬｎ内の選択されたビットを読み出すステップ；
を含む不揮発性メモリの読み出し方法。
【請求項２】
読み出しパラメータは検出電圧である請求項１の方法。
【請求項３】
ビットを読み出すステップは、検出電圧を増加するステップを含む請求項２の方法。
【請求項４】
検出電圧を増加するステップは、選択されたビットに対する隣接ビットの最大カップリング効果の一部と等しい量だけ検出電圧を増加させるステップを含む請求項３の方法。
【請求項５】
前記一部は、半分である請求項４の方法。
【請求項６】
読み出しパラメータは、プリチャージ電圧である請求項１の方法。
【請求項７】
ビットを読み出すステップは、プリチャージ電圧を減少させるステップを含む請求項１の方法。
【請求項８】
プリチャージ電圧を減少させるステップは、選択されたビットに対する隣接ビットの最大カップリング効果の一部と等しい量だけ検出電圧を減少させるステップを含む請求項７の方法。
【請求項９】
隣接ワード線を読み出すステップに続いて、選択されたビットに隣接するワード線ＷＬＮ＋１のビットがチェック電圧を越える閾値電圧を有するか否かを判断するステップを含む請求項１の方法。
【請求項１０】
選択されたビットを読み出すステップは、ワード線ＷＬｎ＋１内の前記ビットがチェック電圧より大きい場合にのみ実行される請求項９の方法。
【請求項１１】
チェック電圧は、閾値電圧分布の半分である請求項１０の方法。
【請求項１２】
ビットは複数の状態を保持するメモリであり、隣接ワード線を読み出すステップは、そのビットの閾値電圧状態を判断するステップを含む請求項１の方法。
【請求項１３】
読み出すステップは、そのビットを少なくとも３回読み出すステップを含む請求項１２の方法。
【請求項１４】
選択されたビットを読み出すステップは、選択されたビットに対する隣接ビットのカップリング効果に等しい量だけ検出電圧を減少させるステップを含む請求項１３の方法。
【請求項１５】
選択されたビットを読み出すステップは、選択されたビットに対する隣接ビットのカップリング効果に等しい量だけプリチャージ電圧を増加させるステップを含む請求項１３の方法。
【請求項１６】
前記少なくとも一つの読み出しパラメータは、プリチャージ電圧と検出電圧の両方を含む請求項１の方法。
【請求項１７】
行と列に配列された不揮発性メモリの読み出し方法であり、
第１ワード線内の読み出すべき選択ビットを特定するステップ；
第１ワード線の後に書き込まれる隣接ワード線を読み出すステップ；
選択ビットに隣接するビットがチェック電圧より大きい閾値電圧を有するか否かを判断するステップ；
選択ビットがチェック電圧より大きい閾値電圧を有する場合に、少なくとも一つの読み出しパラメータを選択的に調整してワード線内の選択ビットを読み出すステップ；
を含む不揮発メモリの読み出し方法。
【請求項１８】
読み出しパラメータは、検出電圧である請求項１７の方法。
【請求項１９】
ビットを読み出すステップは、検出電圧を増加するステップを含む請求項１８の方法。
【請求項２０】
検出電圧を増加するステップは、選択ビットに対する隣接ビットの最大カップリング効果の半分に等しい量だけ検出電圧を増加するステップを含む請求項１９の方法。
【請求項２１】
読み出しパラメータは、プリチャージ電圧である請求項１７の方法。
【請求項２２】
ビットを読み出すステップは、プリチャージ電圧を減少させるステップを含む請求項１７の方法。
【請求項２３】
プリチャージ電圧を減少させるステップは、選択に対する隣接ビットの最大カップリング効果の半分に等しい量だけ検出電圧を減少させるステップを含む請求項２２の方法。
【請求項２４】
チェック電圧は、多重状態セルアレイの閾値電圧分布の半分である請求項１７の方法。
【請求項２５】
データを読み出すことを可能にするコードを含むメモリシステムであり、
行と列に配列された多重状態メモリセルのアレイ、
以下のステップを実施するコードを実行するコントローラ、
第１行線内で読み出すべき選択ビットを決定するステップ；
第１行線の後に書き込まれる隣接行線を読み出すステップ；
選択ビットに隣接するビットが、チェック電圧より大きい閾値電圧を有するか否かを判断するステップ；
選択ビットがチェック電圧より大きい閾値電圧を有する場合に、行線内の選択ビットを、少なくとも一の読み出しパラメータを選択的に調整することによって読み出すステップを備えるメモリシステム。
【請求項２６】
前記パラメータは、検出電圧である請求項２５のメモリシステム。
【請求項２７】
ビットを読み出すステップは、検出電圧を高くするステップを含む請求項２６のメモリシステム。
【請求項２８】
前記読み出しパラメータは、プリチャージ電圧である請求項２５のメモリシステム。
【請求項２９】
ビット読み出しステップは、プリチャージ電圧を下げるステップを含む請求項２５のメモリシステム。
【請求項３０】
ビット読み出しステップは、プリチャージ電圧と検出電圧の双方を調整するステップを含む請求項２５のメモリシステム。
【請求項３１】
チェック電圧は、多重状態セルアレイの閾値電圧分布の半分である請求項２５のメモリシステム。
【請求項３２】
第１ワード線内の読み出すべき選択ビットを特定する手段；
第１ワード線の後に書き込まれる隣接ワード線を読み出す手段；
選択ビットに隣接するビットが、チェック電圧よりも大きい閾値電圧を有するか否かを判断する手段；
選択ビットがチェック電圧よりも大きい閾値電圧を有する場合に、少なくとも一の読み出しパラメータを選択的に調整することによってワード線内の選択ビットを読み出す手段；
を備える装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリとその動作に関する。特に、ひとつの記憶要素に記憶されたデータが、他の記憶要素から読み出されるデータに与える影響を低減する技術に関する。
【背景技術】
【０００２】
電気消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリは、最も汎用的な不揮発性半導体メモリである。それらは、携帯電話、デジタルカメラ、個人用携帯型情報端末（ＰＤＡ）、携帯型計算装置、非携帯型計算装置、デスクトップコンピュータ等に使われる。
【０００３】
典型的なEEPROMやフラッシュメモリは、半導体基板においてチャンネル領域の上方でチャンネル領域から絶縁されている浮遊ゲートを有するメモリセルを利用する。浮遊ゲートは、ソース領域とドレイン領域の間でそれらの上に位置している。浮遊ゲートの上方には、浮遊ゲートから絶縁されている制御ゲートが備えられている。メモリの閾値電圧は、浮遊ゲートに保持される電荷量によって制御される。即ち、ソースとドレインの間の導通を可能にするために、メモリセルがオンされる前の制御ゲートに印加しなければならない電圧の最小値は、浮遊ゲートの電荷量によって制御される。
【０００４】
ある種類のEEPROMやフラッシュメモリデバイスが有する浮遊ゲートは、電荷を２つの範囲で蓄積することができる。これによって、メモリセルは、２つの状態の間でプログラム（書き込み）／消去され得る。一般的に、制御ゲートに印加するプログラム電圧は、パルス列として供給される。パルス間の期間において、照合動作が実行される。デバイスのチャンネルに電流が流れる導通状態がデバイスの「オン」状態を表す。ソースとドレインの間のチャンネルを電流が流れない状態が「オフ」状態に相当する。一般的に、フラッシュメモリセルは、制御ゲートに印加される電圧が閾値電圧より高い場合に導通し、制御ゲートに印加される電圧が閾値電圧よりも低い場合に導通しない。セルの閾値電圧を適切な値に設定することによって、セルは、所定の印加電圧の組に対して電流を通すか通さないかが決定される。それゆえ、所定の印加電圧の組に対してセルが電流を通すか否かを特定することによって、セルの状態を特定することができる。
【０００５】
夫々のメモリセルは、（アナログ又はデジタル）データを記憶することができる。
１ビットのデジタルデータが記憶されると、メモリセルが取り得る閾値電圧の範囲は、「０」と「１」の論理データに割り当てられる２つの範囲に分けられる。否定積（ＮＡＮＤ）タイプのフラッシュメモリの一例では、メモリセルが消去されると閾値電圧は負値となり、それは論理データの「１」を表す。プログラム動作後の閾値電圧は正値となり、それは論理データの「０」を表す。閾値電圧が負値のときに読み出し動作が行われると、メモリセルはオンし、それは論理データの「１」が記憶されていることを示す。閾値電圧が正値のときに読み出し動作が行われると、メモリセルはオンせず、それは論理データの「０」が記憶されていることを示す。メモリセルは、例えば複数ビットからなるデジタルデータといった、複数段階の情報を記憶することもできる。複数段階のデータを記憶する場合には、取り得る閾値電圧の範囲は、データの段階の数に分割される。例えば、４段階の情報が記憶される場合、「１１」、「１０」、「０１」、「００」という値に割り当てられた４つの閾値電圧範囲が存在する。否定積タイプのメモリの一例では、消去動作後の閾値電圧は負値であり、それは「１１」を示す。正値である閾値電圧群は、「１０」、「０１」、及び「００」の状態を示す。
【０００６】
浮遊ゲートトランジスタの閾値レベルは、それらの浮遊ゲートに蓄積された電荷レベルの範囲に対応する。メモリアレイのサイズが小さくなるのに加えて、夫々の浮遊ゲートトランジスタに１ビット以上のデータを記憶することによって、そのようなメモリアレイの記憶密度はさらに増加する傾向にある。このことは、個々の浮遊ゲートトランジスタに対して、その記憶状態として３以上の閾値レベルを決定することによって達成され、４つの状態（一浮遊ゲート当たり２ビットのデータ）を取り得るものが製品化されている。より多数の記憶状態、例えば一記憶要素当たり１６状態を取り得る技術が企図されている。個々の浮遊ゲートトランジスタは、実用的な動作可能範囲で、閾値電圧の総範囲（ウインドウ）が設定されている。その総範囲は、トランジスタに定義される状態の数に、夫々の状態の間に設定されるマージンの数を加えた数に分割される。マージンは、夫々の状態が互いに明確に区別できるように設けられる。
【０００７】
否定積タイプフラッシュメモリの関連する事例及びそれらの動作は、次の米国特許／特許出願に開示されている。それらの全ての内容はこの明細書中に参照により援用されている：米国特許No.5,570,315、米国特許No.5,774,397、米国特許No.6,046,935、米国特許No.6,456,528、米国特許出願No.09/893,277（公開番号US2003/0002348）。他のタイプのフラッシュメモリにもまた、本願発明を適用することができる。例えば、否定和（ＮＯＲ）タイプのフラッシュメモリを記述した次の特許の内容は、この明細書中に参照により援用されている：米国特許No.5,095,344、No.5,172,338、No.5,890,192、及びNo.6,151,248。他のタイプのフラッシュメモリが開示されている米国特許No.6,151,248の内容は、この明細書中に参照により援用されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
隣接する浮遊ゲート間でカップリングする電界効果が、ジャン・チェン（Jian Chen）とユピン・フォン（Yupin Fong）の米国特許No.5,867,429に開示されている。その米国特許の全ての内容はこの明細書中に参照により援用されている。このカップリングの度合いは、集積回路を製造する技術の進歩の結果としてメモリセルアレイのサイズが小さくなるにつれて、必然的に増大している。この課題は、異なる時点にプログラムされた２組の隣接するセルの間で最も顕著に生じる。一つの組のデータに対応する一つの組のセル群の浮遊ゲートに所定の電荷レベルを印加することによって、その一つの組のセルはプログラムされる。第２の組のセルが第２の組のデータでプログラムされた後に、第１の組のセルの浮遊ゲートから読み出した電荷レベルは、第２の組の浮遊ゲート上の電荷が第１の組の浮遊ゲート上の電荷とカップリングする影響によって、しばしば第１の組にプログラムしたときの電荷レベルと異なる場合がある。このことは、ユピン効果（Yupin effect）と呼ばれている。前述した米国特許No.5,867,429には、２組の浮遊ゲートを相互に物理的に絶縁すること、或いは、第１の組の浮遊ゲート上のデータを読み出すときに、第２の組の浮遊ゲート上の電荷の影響を考慮することが示唆されている。
【０００９】
ユピン効果は種々のタイプのフラッシュEEPROMセルアレイに存在する。所定の設計による否定和（ＮＯＲ）アレイは、ワード（行）線に接続された制御ゲートと隣接するビット（列）線との間に接続されたメモリセルを有する。個々のセルは、直列に形成された選択トランジスタを有するひとつの浮遊ゲート（選択トランジスタを有さないものもある）、あるいは、ひとつの選択トランジスタによって分離されている２つの浮遊ゲートを含んでいる。そのようなアレイの事例と記憶装置への利用事例がサンディスクコーポレイションの次の米国特許／留保中の出願に開示されており、それらの全ての内容はこの明細書中に参照により援用されている：米国特許No.5,095,344、No.5,172,338、No.5,602,987、No.5,663,901、No.5,430,859、No.5,657,332、No.5,712,180、No.5,890,192、及びNo.6,151,248、及び米国出願No.09/505,555（２０００年２月１７日出願）、No.09/667,344（２０００年９月２２日出願）。
【００１０】
所定の設計の否定積アレイは、例えば８、１６、３２、或いは６４などの複数のメモリセル群を有している。それらのメモリセル群は、両端で選択トランジスタを介して基準電位とビット線の間で一続きの直列に連結されている。ワード線は、異なる一続きの直列にセルの制御ゲートと接続されている。そのようなアレイの関連する事例及びそれらの動作は、東芝の次の米国特許／特許出願に開示されており、それらの全ての内容はこの明細書中に参照により援用されている：米国特許No.5,570,315、No.5,774,397、No.6,046,935、及び米国特許出願No.09/667,610。
【００１１】
ワード線とワード線の間のカップリングの大きさの指標は、アレイ内のセル群の閾値電圧の分布にある。このカップリングは、アレイ内のセル群の閾値電圧の分布を拡散させる効果があり、デバイスの信頼性とスピードを向上する余地を減少させてしまう。この分布の拡散を減じるいかなる方法も、メモリデバイスにとって有用である。
【課題を解決するための手段】
【００１２】
本願発明は概説すると、メモリデバイス内の隣接するセルのカップリングの影響を低減する方法に関連する。ひとつの側面において、本発明は、行と列に配列された不揮発性メモリの読み出し方法に関する。第１の側面において、この方法は次のステップを含む：ワード線WLnにおける読み出すべきビットを選択すること；ワード線WLnの後に書き込まれた隣接ワード線（WLn+1）を読み出すこと；及び、少なくとも一つの読み出しパラメータを選択的に調整してワード線WLnの選択されたビットを読み出すこと。
【００１３】
一実施形態では、読み出しパラメータは、検出電圧である。他の実施形態では、読み出しパラメータは、プリチャージ電圧である。さらに他の実施形態では、検出電圧とプリチャージ電圧の双方が調整される。
【００１４】
他の実施形態では、本発明は、行と列に配列された不揮発性メモリの読み出し方法である。この実施形態においては、この方法は次のステップを含む：読み出すための選択されたワード線を決定すること；第１ワード線の後に書き込まれた隣接ワード線を読み出すこと；選択ビットに隣接するビットがチェック値よりも高い閾値電圧を有するか否かを判断すること；及び、選択ビットがチェック値よりも高い閾値電圧を有する場合に、少なくともひとつの読み出しパラメータを選択的に調整してワード線の選択ビットを読み出すこと。
【００１５】
さらに他の実施形態では、本発明は、システムからデータを読み出すことを可能にするコードを含むメモリシステムである。このシステムは、前記コードを実行するコントローラと、行と列に配列された多重状態メモリセルのアレイを含む。そのコードは、次のステップを実行する：第１行線内で読み出すべき選択ビットを決定すること；第１行線の後に書き込まれる隣接行線を読み出すこと；選択ビットに隣接するビットがチェック値よりも高い閾値電圧を有するか否かを判断すること；及び、選択ビットがチェック値よりも高い閾値電圧を有する場合に、少なくともひとつの読み出しパラメータを選択的に調整して、行線内の選択ビットを読み出すこと。
【００１６】
さらに他の実施形態では、本発明は、装置に関する。本発明は、第１ワード線の読み出すべき選択ビットを決定する手段と、第１ワード線の後に書き込まれた隣接ワード線を読み出す手段を含む。加えて、選択ビットに隣接するビットがチェック値よりも高い閾値電圧を有するか否かを判断する手段を備える。最後に、選択ビットがチェック値よりも高い閾値電圧を有する場合に、少なくともひとつの読み出しパラメータを選択的に調整することによってワード線内の選択ビットを読み出す手段を備える。
【００１７】
本発明の上記目的、他の目的、利点は、以下の説明からより明確に理解できるであろう。図面とともに以下の説明において、本発明の好ましい実施例が示されている。
【実施例】
【００１８】
本発明は、その詳細な実施例によって説明される。本発明の他の目的、特徴、及び利点は、明細書と図面を参照することによって明確となる。
【００１９】
隣接するセルに影響を及ぼすユピン効果を低減するメモリデバイスを読み出す方法を説明する。以下では、例示的なメモリデバイスについて説明し、本方法はそのようなデバイスに適用される。しかし、本方法は他の多くのタイプのデバイスに適用することができ、ここで説明する特定のデバイスに限定されるものではない。
【００２０】
図１は、本発明を実施するために用いられるフラッシュメモリシステムの一実施例のブロックダイグラム図である。メモリセルアレイ１０２は、列制御回路１２４、行制御回路１０６、ｃソース制御回路１１０、及びｐウェル制御回路１０８によって制御される。列制御回路１２４は、メモリセルに記憶されているデータを読み出すため、プログラム動作中のメモリセルの状態を決定するため、及びプログラミングを抑制或いは促進すべくビット線の電位レベルを制御するために、メモリセルアレイ１０２のビット線に接続されている。行制御回路１０６は、ワード線のうちの一つを選択するため、読み出し電圧を印加するため、プログラム電圧を印加するため、及び消去電圧を印加するためにワード線に接続されている。ｃソース制御回路１１０は、メモリセルに接続されている共通ソース線（図２において「Ｃソース」と記されている）を制御する。ｐウェル制御回路１０８は、ｐウェル電圧を制御する。
【００２１】
メモリセルに記憶されているデータは、列制御回路１２４によって読み出され、データインプット／アウトプットバッファ１２２を介して外部Ｉ／Ｏ線へ出力される。メモリセルに記憶されるべきプログラムデータは、外部Ｉ／Ｏ線を介してデータインプット／アウトプットバッファ１２２へ入力され、列制御回路１２４へ転送される。外部Ｉ／Ｏ線は、コントローラ１３８に接続されている。
【００２２】
フラッシュメモリデバイスを制御するための指令データは、コントローラ１３８に入力される。指令データは、どのような動作が要求されているかの情報をフラッシュメモリに伝える。入力指令は、状態機械（ステートマシン）１１６に転送される。状態機械１１６は、列制御回路１２４、行制御回路１０６、ｃソース制御１１０、ｐウェル制御回路１０８、及びデータインプット／アウトプットバッファ１２２を制御する。状態機械１１６は、READ/BUSY或いはPASS/FAILなどのフラッシュメモリの状態データを出力する。
【００２３】
コントローラ１３８は、パーソナルコンピュータ、デジタルカメラ、個人情報端末などのホストシステムに接続されるか又は接続可能である。コントローラ１３８は、ホストから指令を受信するため、ホストからデータを受信するため、ホストへデータを供給しホストへ状態情報を供給するために、ホストと通信する。コントローラ１３８は、ホストからの指令を指令回路１１４によって解釈して実行し得る指令信号へ変換する。指令回路１１４は、状態機械１１６と通信する。コントローラ１３８は、一般的に、メモリアレイに対して書き込み／読み出しするユーザデータのためのバッファメモリを備えている。
【００２４】
一般的なメモリシステムは、ひとつの集積回路を備えており、その集積回路は、コントローラ１３８とひとつ以上の集積回路チップを含んでいる。夫々の集積回路チップは、メモリアレイとそれに付随する制御、インプット／アウトプット、及び状態機械回路を含んでいる。一実施形態では、メモリアレイとコントローラ回路は共に、ひとつの集積回路チップに実装されている。メモリシステムは、ホストシステムの一部として実装されたり、ホストシステムに着脱可能なメモリカード（或いは他のパッケージ）に備えられる。そのような脱着可能なメモリカードには、メモリシステム全体（即ち、コントローラを含むシステム）が含まれる場合もあれば、単にメモリアレイと付随する周辺回路のみが含まれる場合（そのような場合にはコントローラはホストに実装される）がある。即ち、コントローラは、ホストに実装されることも可能であり、また、着脱可能なメモリシステムに含まれることも可能である。
【００２５】
図２に、メモリセルアレイ３０２の構造の例を示す。一例として、１０２４ブロックに仕切られた否定積（ＮＡＮＤ）フラッシュＥＥＰＲＯＭを説明する。一実施形態では、夫々のブロックに記憶されたデータは、同時に消去される。他の実施形態では、消去する単位は、ブロックとは異なる。例えば、ひとつのブロックは、読み出し動作を実行するためのセル群の最小単位、プログラミング動作を実行するためのセル群の最小単位、物理的に連続／隣接するメモリセル群のグループ化の単位、グループ化のための所定の論理を有するセル群の他のグループ化の単位となり得る。
【００２６】
図２の例において、夫々のブロックには、偶数列と奇数列に分けられた８５１２の列が存在する。ビット線もまた、偶数ビット線（BLe）と奇数ビット線（BLo）に分けられている。図２は、直列に接続されて否定積の一連（ストリング）を形成する４つのメモリセルを示している。否定積の一連の夫々に４つのセルが含まれていることが図に示されているが、４以外の数のセルが含まれていても良い。否定積の一連の一端は、第１選択トランジスタＳＧＤを介して対応するビット線に接続されており、他端は、第２選択トランジスタＳＧＳを介してｃソースに接続されている。
【００２７】
図３は、図２に模式的に示した否定積セルユニットのビット線（BL）方向の断面図である。ｐ型半導体基板２０９の表面２０７において、ｐ型領域であるｃ−ｐウェル２１１が形成されている。ｃ−ｐウェル２１１は、ｃ−ｐウェル２１１をｐ型基板から電気的に絶縁するｎ型領域２１０に囲われている。ｎ型領域２１０は、第１接触孔２２０とｎ型拡散層２１６を介して、第１金属MO製のｃ−ｐウェル線と接続されている。ｐ型領域であるｃ−ｐウェル２１１は、第１接触孔２２０とｐ型拡散層２１３を介して、ｃ−ｐウェル線と接続されている。ｃ−ｐウェル線は、ｃ−ｐウェル制御回路１０８（図１）に接続されている。
【００２８】
夫々のメモリセルは、セルに記憶されるデータに対応した電荷量を蓄える浮遊ゲート（FG）、ゲート電極を形成するワード線（WL）、及びｐ型拡散層１２で作られているドレインとソースの電極を有している。浮遊ゲート（FG）は、トンネル酸化物フィルム（２１４）を介して、ｃ−ｐウェルの表面上に形成されている。ワード線（WL）は、絶縁フィルム（２１５）を介して浮遊ゲート（FG）の上に積み重ねられている（図を明瞭にするために図３では特に図示していないが、トンネル酸化物フィルム２１４と絶縁層は、夫々の浮遊ゲートとワード線の下方に位置していると理解すべきである）。ソース電極は、第２選択トランジスタ（S）と第１接触孔（２１２）を介して、第１金属（MO）製の共通ソース線（ｃソース）に接続されている。共通ソース線は、ｃソース制御回路（１１０）に接続されている。ドレイン電極は、第１選択トランジスタ（Ｓ）、第１接触孔（２２０）、第１金属（MO）の中間配線、及び第２接触孔（不図示）を介して、第２金属（M1）製のビット線（BL）に接続されている。ビット線は、列制御回路（１２４）に接続されている。夫々の列は、基板に形成され、絶縁材で満たされた溝（トレンチ）によって隣接する列から絶縁されている。そのような絶縁は、薄溝絶縁（STI）として知られている。浮遊ゲート（FG）は、STIと絶縁フィルム１５とワード線（WL）によって、相互に絶縁されている。
【００２９】
隣接する浮遊ゲート（FG）間の隙間は0.1μｍ以下に減少してきており、それゆえ、浮遊ゲート間の静電結合が増大している。選択トランジスタ（S）のゲート電極（SG）は、浮遊ゲート（FG）とワード線（WL）と同じ形成工程で形成されるので、選択トランジスタは積層されたゲート構造となる。
【００３０】
読み出しとプログラミング動作の最中に、４２５６個（若しくはその倍数）のメモリセルが同時に選択される。選択されるメモリセルは、同じワード線及び、同種のビット線（例えば偶数ビット線）に接続されている。それゆえ、５３２バイトのデータを同時に読み出し又はプログラミング（書き込み）することができる。同時に読み出される、若しくはプログラムされるこれらの５３２バイトのデータは、論理ページを形成する。それゆえ、ひとつのブロックには少なくとも８論理ページを記憶することができる。２値モードにおいては、夫々のワード線は、偶数ビット線に対する一つの論理ページと、奇数ビット線に対する一つの論理ページの計２つの論理ページに対応付けられている。夫々のメモリセルが２ビットデータを記憶できる場合（即ち、メモリセルが多重状態セルの場合）には、ひとつのブロックに１６ページを記憶することができる。その場合には、夫々のワード線は、偶数ビット線に対する２つの論理ページと、奇数ビット線に対する２つの論理ページの計４つの論理ページに対応付けられている。本発明は、他のサイズのブロックに適用することも可能である。
【００３１】
図４に、列制御回路３０４の一部を示す。一対のビット線（即ち、BLeとBLo）の夫々は、センスアンプ４００に接続されている。センスアンプは、第１データラッチ４０２、第２データラッチ４０４、及び第３データラッチ４０６の３つのデータラッチに接続されている。３つのデータラッチの夫々は、１ビットのデータを記憶することができる。センスアンプは、読み出し動作又は照合動作においては選択ビット線の電位レベルを検出し、検出したデータを２値形式で記憶し、プログラム動作においてはビット線の電圧を制御する。センスアンプは、「evenBL」と「oddBL」の信号の一つを選択することによって、選択ビット線に選択的に接続される。データラッチ４０２、４０４、及び４０６は、読み出したデータを出力したり、プログラムしたデータを記憶したりするためにＩ／Ｏ線４０８と接続されている。Ｉ／Ｏ線４０８は、図５に示すデータインプット／アウトプットバッファ３１２に接続されいている。データラッチ４０２、４０４、及び４０６はまた、状態情報を送受信するために状態線４１０と接続されている。一つの実施形態では、ビット線の対（偶数と奇数の対）の夫々に対して、センスアンプ、第１データラッチ４０２、第２データラッチ４０４、及び第３データラッチ４０６が備えられる。
【００３２】
メモリセルアレイ１０２を動作させるために電圧が印加される。その方法は、米国特許No.6,522,580を含む多数の参照文献に記載されている。ひとつの例としては、夫々のメモリセルの浮遊ゲートは、「１１」、「１０」、「０１」、「００」の状態のうちひとつの状態を示す２ビットを記憶する。動作させるための電圧の表の一例が、米国特許No.6,522,580に開示されている。例えば、読み出しとプログラミングのためにワード線「WL2」とビット線「BLe」が選択されたと仮定する。選択されたブロックのｃ−ｐウェルを２０Ｖの消去電圧に昇圧し、ワード線（WL）を接地することによって、選択されたブロックのデータが消去される。選択されたブロックのワード線（WL）、ビット線（BL）、選択線（SG）、及びｃソースは全て浮遊状態にあるため、ｃ−ｐウェルとの静電結合によって、それらはほぼ２０Ｖに昇圧される。それゆえ、選択されたメモリセル（M）のトンネル酸化物フィルム２１４にのみ強い電界が印加され、選択されたメモリセルのデータが、トンネル酸化物フィルム２１４を流れるトンネル電流となって消去される。この例では、消去されたセルは、４つの可能なプログラム状態のうちのひとつ、即ち「１１」となる。
【００３３】
プログラム動作中に浮遊ゲート（FG）内に電子を蓄えるために、選択されたワード線WL2はプログラムパルスＶpgmに接続され、選択されたビット線BLeは接地される。プログラムの間にメモリセル（M）のトンネル酸化物フィルム２１４にのみ強い電界が印加され、消去時とは逆方向にトンネル酸化物フィルム２１４をトンネル電流が流れ、「１１」の状態から、「１０」、「０１」、「００」の状態のいずれかひとつの論理状態に対応する電子量が蓄えられる。プログラム外乱を防止するために、自己増強（self-boosting）と呼ばれる良く知られた技術が一般的に利用される。
【００３４】
読み出し動作と照合動作では、選択ゲート（SGD及びSGS）と選択されたワード線（例えば、WLO、WL1、及びWL3）は、トランジスタを通過ゲートとして動作させるために、リードパス電圧（例えば4.5ボルト）に昇圧される。選択されたワード線（例えばWL2）は、所定の電圧に接続される。所定の電圧とは、今注目しているメモリセルの閾値電圧がその電圧レベルに達しているか否かを判断するために各読み出しと照合動作に対して指定されている電圧レベルを有する電圧である。例えば、２レベルのメモリセルに対する読み出し動作においては、選択されたワード線WLが接地されて、閾値電圧が０Ｖより高いか否かが検出される。照合動作においては、選択されたワード線WL2が例えば2.4Ｖに接続されて、閾値電圧が少なくとも2.4Ｖに達しているかが検証される。ソースとｐウェルはゼロボルトに維持されている。選択されたビット線（BLe）は、例えば0.7Ｖといったレベルにプリチャージされる。閾値電圧が読み出しや照合レベルよりも高い場合には、メモリセルが非導電状態となるので、注目しているビット線（BLe）は高いレベルに維持される。他方、閾値電圧が読み出しや照合レベルよりも低い場合には、メモリセル（M）は導電状態となるので、注目しているビット線（BLe）の電位レベルは例えば0.5Ｖ以下などの低レベルに低下する。メモリセルの状態は、ビット線に接続されているセンスアンプによって検出される。メモリセルが消去されているかプログラムされているかは、浮遊ゲートが負値の電圧レベルであるか否かによって決まる。例えば、浮遊ゲートが負値の電圧レベルの場合、閾値電圧は高電圧となり、トランジスタはエンハンスメントモードとなり得る。
【００３５】
図５は、夫々のメモリセル（M）において、夫々の浮遊ゲート記憶要素が２ビットのデータ、即ち、４種のデータ状態を記憶したときのメモリセルアレイの閾値電圧分布を示す図である。曲線７６０は、負値閾値電圧レベルである消去状態（「１１」データ状態）にあるアレイ内におけるセルの閾値レベルVTの分布を表す。「１０」と「００」のユーザデータを記憶するメモリセルの閾値電圧分布７６２と７６４が、夫々、読み込み電圧Vr10とVr00（一実施形態においては、例えば夫々0Vと1.2Vである）の間、及び読み込み電圧Vr00とVr01（一実施形態においては、例えば夫々1.2Vと2.2Vである）の間で示されている。曲線７６６は、「０１」データ状態がプログラムされたセルの分布を示している。この分布は、4.5Vのリードパス電圧よりは低いが2.2V以上に設定された最高位の閾値電圧レベルである。
【００３６】
読み込み動作において、Vr10、Vr00、及びVr01に相当する電圧がメモリセルの制御ゲートに印加され、どのポイントでメモリセルが導通するか否かが判断される。３つの読み込み動作に基づいて、メモリシステムは、メモリセルがどの閾値分布にあるか（即ちどの状態にあるか）を判断することができる。例えば、メモリセルが３つの読み込み動作のいずれの動作においても導通しない場合には、そのメモリセルは「０１」状態にあると判断される。メモリセルが制御ゲートに電圧Vr01が印加された場合にのみ導通するのであれば、そのメモリセルは「００」状態にあると判断される。メモリセルが電圧Vr00を印加したときに導通し、電圧Vr10を印加したときには導通しなかった場合には、そのメモリセルは「１０」状態にあると判断される。電圧Vr10、Vr00、及びVr01を印加したときにメモリセルが導通した場合には、そのメモリセルは「１１」状態にあると判断される。一実施形態では、夫々の読み出し比較ポイントVr10、Vr00、及びVr01は、隣り合う状態の閾値分布の間の中間点に設定される。読み出し比較ポイントの組としては例えば、Vr10＝0ボルト、Vr00＝1.2ボルト、及びVr01＝2.2ボルトであるが、他の値であってもよい。
【００３７】
上記説明したように、与えられたアレイに対して、ワード線は、ワード線WL0からWL63まで順次書き込まれる。従って、図５は、次の順番のワード線WLn+1が書き込まれる前に書き込まれたワード線WLnの状態を示している。即ち、図５では、WLn+1はまだ書き込まれていないので、ワード線WLnの全ての分布は、隣接するワード線（WLn+1）のデータの影響を受けていない。米国特許No.6,522,580又はNo.6,643,188に記述されているように、セルの上位と下位のページのプログラミングは、ひとつ以上の書き込みパスに従って達成される。
【００３８】
特定のビットパターンは、夫々の分布に対応付けられているが、夫々のプログラミングに対して割り当てられる状態のビットパターンは、図５に示すものと異なっていてもよい。
【００３９】
幅の狭い分布は広い読み出しマージン（分布間の距離）を与えるので、信頼性を向上させるためには個々の分布の幅を狭めることが好ましい。本発明によれば、プログラミング速度を顕著に低下させることなしに、分布の幅を狭めることができる。
【００４０】
図６に、２つの隣接するワード線WLn、WLn+1に接続されている多数のセルのうちの６個のメモリセル２４０、２４２、２４４、２４６、２４８及び２５０を示す。図６はまた、ワード線WLn+1が書き込まれた後の時点における、隣接するワード線WLn、WLn+1の比較点Vr10、Vr00、及びVr01に対する２つの分布を示している。
【００４１】
ワード線WLnでは、「１１」と「１０」の見かけの分布（破線で示されている）が、上述したユピン効果によって、実線で示されているプログラミング直後の閾値よりも広くなっていることに留意されたい。これは、ワード線WLnのデータの初めのプログラミングが、「００」や「０１」の状態を示す高い電荷レベルを有する隣接浮遊ゲートが存在しない環境で実行されるからである。見かけの初めの分布の拡大は、例えば隣接するワード線WLn+1におけるセルなど、隣接するセルがそのような高い閾値レベル状態にプログラムされることによって発生する。さらに、隣接する浮遊ゲートにデータが書き込まれるので、「００」や「０１」の高い状態はまたこの見かけの拡張作用の影響を受ける。
【００４２】
この見かけの拡張は、動作しているメモリの状態の数に制限を加え、他の動作制限を生じる。データ読み出し動作において、広い見かけの分布が明確に区別できるようにするために、状態分布の間に充分大きなマージンを保持することが要求される。メモリアレイのなかの最後のワード線だけがユピン効果の影響を受けない。その後に書き込まれる隣接する浮遊ゲートがないからである。メモリセルの「００」や「０１」の状態は最後にプログラムされる。０、１、２、及び３ページからのビットを記憶するセルの他の６の状態の夫々に対しては、しかしながら、隣接するセルに対して順次行なわれるプログラミングが存在し、そのプログラミングは、浮遊ゲート間の電界のカップリングによってみかけの閾値電圧分布の範囲に影響を及ぼす。
【００４３】
本発明では、反復的な読み出し方法を用いることによって、上述した分布の実効幅を小さくする方法を提供する。図７に、本発明の方法を示す。
【００４４】
概説すると、読み出すべきワード線（WLn）に対して、次のワード線（WLn+1）の事前読み出しを行う。その後、ワード線（WLn+1）のデータを利用してWLnのデータを読み出す。図７に示すように、第１ステップ７０２で読み出すべき第１ワード線WLnが特定され、ステップ７０４で隣接するワード線の概略読み出しが実行される。概略読み出しステップ７０４は、セルの０ページの内容を判断するだけである。即ち、ステップ７０４では、データ状態がチェックポイント電圧（Vcheck）より上か下かの判断のみが必要となる。ひとつの実施形態では、ステップ７０４では１回のみの読み出しが行なわれ、図５に示した通常のVt分布範囲の中間点のレベルにチェックポイント電圧が設定される。ひとつの実施形態では、Vcheck電圧はVr00の制御ゲート電圧に等しくともよく、他の実施形態では、Vcheckは個別のDAC表とともにメモリ装置内に実装される独立パラメータであってもよい。
【００４５】
ステップ７０６では、ワード線WLn+1におけるVcheckより大きい全てのビットを知ることができる。それゆえ、前のワード線WLnにおいて、顕著なワード線対ワード線のカップリングの影響を受けた全てのビットを知ることができる。WLn+1の初期読み出しによって、WLn+1の所定ビットがVcheckより大きいと判断された場合には、ステップ７０８で、少なくともひとつの読み出しパラメータをずらして（シフトさせて）目的とする（WLn内の）セルが読み出される。読み出しパラメータは、プリチャージ電圧、検出電圧、又はそれらの双方であってよい。前記の場合でない場合は、セルは通常通りに読み出される。この方法は、書き込み処理が、次に続くセルのみが前のビット線に対して作用するように、特定の順（隣接するワード線の順）で行なわれるという事実を利用するものである。
【００４６】
どのセルがシフトしたかという認識とともに、ステップ７０８のビット線に依存した読み出しは、その時々の技術水準における既知の技術を用いた読み込み動作の補償を含むものである。所定の技術によって、隣接するワード線の影響によるカップリングのシフトの総量を知ることができる。９０ナノメートルの技術においては、WLn+1のセルがVcheckより大きい場合、WLnセルは、0.15ボルトから0.3ボルトの間で上方にシフトした閾値電圧を有する。Vcheck電圧以下であるWLn+1のセルに隣接するセルは、0ボルトから0.15の間のシフト量を有する。上記の数値は例示であり、他の技術を利用する場合には異なる電圧範囲となる。上述したように、通常の読み出し動作中に、選択されたビット線（BLe）は、例えば0.7ボルトにプリチャージ（事前設定）されている。本発明によれば、調整されたビット線に対して、プリチャージ電圧はより低くなる可能性がある。本発明のひとつの実施形態では、シフト量はユピン効果の総量の一部であり、特に典型的な例では、その一部とは総量の半分の量である。上述した７０ナノメートル技術の場合には、0.3ボルトという可能な総シフト量の半分とは0.15ボルトである。あるいは、検出閾値は、プリチャージ電圧よりも高くなる。今注目しているビット線（BLe）の電位レベルは、上記の考慮がなければ、その検出閾値よりも低くなる可能性がある。いずれの場合も、実効的な幅を半分に低減することによって、結果として得られる分布は改善される。
【００４７】
このシフトを図８ａと８ｂで説明する。図８には、検出電圧をシフトさせた効果が示されている。ユピン変動セルのプリチャージ電圧の経時的な減少が、通常の検出電圧と比較して図示されている。計測時点Ｒにおいて、セルの閾値電圧は、上述したセンスアンプによって計測される。図８ａの例において、ユピン効果のないセルでは「１」が読み出される。しかしながら、ワード線対ワード線のカップリングが原因となり、通常の0.45ボルト閾値を用いた場合にエラーとなる可能性がある。検出電圧を0.6ボルトまでずらす（シフトさせる）ことによって、正確な結果を得ることができる。同様に、図８ｂでは、0.6ボルトまで低くシフトさせたプリチャージ電圧と0.45ボルトの通常の検出電圧によって、正確な結果を得ることができる。本発明の第１の実施例によれば、ステップ７０６の読み込みによって、WLnに対してすらすことが必要であると判断された場合に、プリチャージ電圧を下方にシフトさせるか、或いは検出電圧を上方にシフトさせる。変化させる電圧の量は、一例では想定される最も大きいユピン効果の半分の量（70ナノの技術であれば0.15ボルト）である。他の実施形態では、検出電圧とプリチャージ電圧の両方を部分的にシフトさせる。シフトによる実効的な分布が半分となるように、半分の値が選ばれる。他の値が選ばれてもよい。図９に、理想的な分布と最悪の場合の分布と比較した場合の、分布におけるこのシフトを示す。
【００４８】
他の実施形態では、ユピン効果の正確な量を特定するためにWLn+1の付加的なワード線読み出しを備える。前述した実施形態では、２つの条件を設定した。ひとつは、チェック電圧より大きい「０１」と「００」のビットのみを補償に用いるという条件である。他のひとつは、最悪ケースのシフト量の半分を補償に用いるという条件である。これらの条件は、WLn+1ビット線読み出しを１回の読み出しステップで行なえるようにするために設定した。より精度を向上させるために、ビット線WLn+1に対して１回でなく３回の読み出しを行なう。即ち、WLn+1のビットの正確な電荷量を特定するためにWLn+1の３回の読み出しを行ない、シフト量をより正確に調整する。例えば、WLn+1に対して３回の読み出しを行なって、読み出すべきセルに隣接しているセルが「００」値であることを特定した場合には、総シフト量（前述の例では0.3ボルト）が用いられる。
【００４９】
図１０ａと１０ｂは、夫々、検出電圧（Vsense）とプリチャージ電圧（Vclamp）の関数として計測した閾値電圧分布のずれ（シフト）を示している。図１０ａは、「１１」より大きい全てのセルに対する分布を、検出電圧を0.5ボルトずつ増加させた場合について示している。図１０ｂでは、プリチャージ電圧を20mvずつ減少させた場合を示している。こらの図に示されているように、分布のシフトは、制限電圧あるいは検出電圧のシフトに対して比例的となる。
【００５０】
この関係性を図１１ａと１１ｂに示す。図１１ａは、シフトさせた検出電圧（Vsense）と閾値電圧（VT）の関係を示す。図１１ｂは、シフトさせたプリチャージクランプ電圧（Vprecharge）と閾値電圧の関係を示す。図１１ａに示されている通り、検出電圧を増加すると閾値電圧の計測値は減少する。同様に、プリチャージ電圧を低くするほど閾値電圧の計測値は低くなる。
【００５１】
加えて、上述したように、アレイの中の最後のワード線は書き込みワード線の影響を受けないので、本方法は、アレイ中の最後のワード線に対しては実行する必要がない。
【００５２】
本発明の詳細な説明を提示した。この詳細な説明は、本発明の技術的範囲を、開示された範囲に限定するものではない。本発明の技術思想は、現在利用できる技術、及び開発中であり企画されている新しい技術による様々なタイプの不揮発性メモリに適用可能である。本発明の実施例は、記憶要素が浮遊ゲートである電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）に関して説明した。本発明は、上記の説明に基づく様々な修正・変更が可能である。上記説明した実施形態は、本発明の原理とその具体的適用を最も良く説明するものとして選ばれたものである。上記説明した実施形態によって、本技術分野における通常の技術を有する者は、本発明を様々な具体例に適用が可能となり、種々の変更が可能となる。本発明の技術的範囲は、請求項の記載によって定義される。
【図面の簡単な説明】
【００５３】
【図１】図１は、本発明の特徴を含む不揮発性メモリシステムの一実施例のブロックダイグラム図である。
【図２】図２は、メモリアレイの構造の例を示す図である。
【図３】図３は、否定積の一続きの断面図である。
【図４】図４は、本発明の一実施例によるメモリを利用する電子デバイスの一例のブロックダイグラム図である。
【図５】図５は、メモリセル閾値分布と、多重状態メモリセルをプログラムする技術を説明する図である。
【図６ａ】図６ａは、隣接する２つのワード線WLnとWLn+1を示す図である。
【図６ｂ】図６ｂは、図６ａのメモリセルアレイにおいて既知の技術でプログラムしたときの隣接する２つのセルの閾値分布に作用するユピン効果を説明する図である（１）。
【図６ｃ】図６ｃは、図６ａのメモリセルアレイにおいて既知の技術でプログラムしたときの２つの隣接するセルの閾値分布に作用するユピン効果を説明する図である（２）。
【図７】図７は、読み出し外乱を低減したメモリデバイスの動作のための処理の一実施例を説明するフローチャート図である。
【図８ａ】図８ａは、シフトしたワード線読み出しに対する本発明により実行される電荷読み出しを非シフト読み出しと比較したグラフである（１）。
【図８ｂ】図８ｂは、シフトしたワード線読み出しに対する本発明により実行される電荷読み出しを非シフト読み出しと比較したグラフである（２）。
【図９】図９は、最悪ケースのユピンシフト分布と、本発明による効果的な分布の理想的な分布を示すグラフである。
【図１０ａ】図１０ａは、検出電圧をシフトさせたときの分布のグラフである。
【図１０ｂ】図１０ｂは、プリチャージ電圧をシフトさせたときの分布のグラフである。
【図１１Ａ】図１１Ａは、閾値電圧と検出電圧の関係を示すグラフである。
【図１１Ｂ】図１１Ｂは、閾値電圧とプリチャージ電圧の関係を示すグラフである。
【符号の説明】
【００５４】
１０２：メモリセルアレイ
１０６：行制御回路
１０８：ｐウェル制御回路
１１０：ｃソース制御回路
１１４：指令回路
１２２：インプット／アウトプットバッファ
１２４列制御回路
１３８：コントローラ
４００：センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９】
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【図１０ａ】
2007519162.tif 000015
【図１０ｂ】
2007519162.tif 000016
【図１１Ａ】
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【図１１Ｂ】
2007519162.tif 000018
【国際調査報告】
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2007519162.tif 000020
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