(57)【要約】  電子回路が、スイッチング回路により接続された電源基準導体（１０）及び信号導体（１１）を持つ。前記スイッチング回路は、共通基板（１００）上に実現されたＰＭＯＳトランジスタ（１７）及びＮＭＯＳトランジスタを含む。ＮＭＯＳトランジスタ（１７）は、電源基準導体（１０）に結合されたソースを持つ。ＮＭＯＳトランジスタ（１８）は、ＰＭＯＳトランジスタ（１７）のドレインに結合されたソースと、信号導体（１１）に結合されたドレインとを持つ。制御回路（１３、１４、１５、１６）は、“オン”状態と“オフ”状態との間で切り替わり、制御回路（１３、１４、１５、１６）は、第１及び第２のＭＯＳトランジスタ（１７、１８）のチャネルを導通にするように、及びこれら第１及び第２のトランジスタ（１７、１８）のチャネルを導通にしないように第１及び第２のＭＯＳトランジスタ（１７、１８）のゲート−ソース間電圧をそれぞれ制御する。好ましくは、相補的なスイッチング回路も設けられる。前記相補的なスイッチング回路は、第２の電源に結合されたＮＭＯＳトランジスタ（２７）及び信号導体に結合されたＰＭＯＳトランジスタ（２８）に対して反対の極性の電圧差を使用する。前記スイッチング回路のオン抵抗は、ＮＭＯＳゲート−ソース間電圧同士及びＰＭＯＳゲート−ソース間電圧同士を整合することにより整合される。
2007519336.tif 000002
【特許請求の範囲】
【請求項１】
信号導体、電源基準導体、及び前記信号導体と前記電源基準導体との間に結合されたスイッチング回路を有する電子回路において、前記スイッチング回路が、
前記電源基準導体に結合された基板構成と、
ソース、ドレイン及びゲートを有し、前記基板構成上に実現された第１のＭＯＳトランジスタであって、前記ソースが前記電源基準導体に結合され、第１の導通タイプを持つ前記第１のＭＯＳトランジスタと、
ソース、ドレイン及びゲートを有し、前記基板構成上に実現された第２のＭＯＳトランジスタであって、前記ドレインが前記信号導体に結合され、前記ソースが前記第１のＭＯＳトランジスタのドレインに結合され、前記第１の導通タイプと反対の第２の導通タイプを持つ前記第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲート並びに前記第２のＭＯＳトランジスタの
ゲート及びソースに結合された出力部を持つ制御回路であって、前記制御回路が“オン”状態と“オフ”状態との間で切り替わるように構成され、前記“オン”状態及び前記“オフ”状態において、前記第１及び第２のＭＯＳトランジスタのチャネルを導通にするように、及び前記第１及び第２のトランジスタのチャネルを導通にしないように前記第１及び第２のＭＯＳトランジスタのゲート−ソース間電圧をそれぞれ制御する前記制御回路と、
を有する、電子回路。
【請求項２】
前記電子回路が、他の電源基準導体と、前記スイッチング回路と相補的な他のスイッチング回路とを有し、前記他のスイッチング回路が、
ソース、ドレイン及びゲートを有する前記第２の導通タイプの第３のＭＯＳトランジスタであって、前記ソースが前記他の電源基準導体に結合される、前記第３のＭＯＳトランジスタと、
ソース、ドレイン及びゲートを有する前記第１の導通タイプの第４のＭＯＳトランジスタであって、前記ドレインが前記信号導体又は他の信号導体に結合され、前記ソースが前記第３のＭＯＳトランジスタのドレインに結合される、前記第４のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのゲート並びに前記第４のＭＯＳトランジスタのゲート及びソースに結合された出力部を持つ前記制御回路であって、前記制御回路が、それぞれ、前記第３及び第４のＭＯＳトランジスタを導通にするように、及びこれらのトランジスタを導通にしないように前記第３及び第４のＭＯＳトランジスタにゲート−ソース間電圧を印加する前記制御回路と、
を有する、請求項１に記載の電子回路。
【請求項３】
前記制御回路が、第１の実質的に整合するゲート−ソース間電圧を前記第１及び第４のＭＯＳトランジスタに供給し、第２の実質的に整合するゲート−ソース間電圧を前記第２及び第３のＭＯＳトランジスタに供給するように構成される、請求項２に記載の電子回路。
【請求項４】
前記制御回路が、
前記電源基準導体に対して第１の極性を持つ電源電圧を供給する電源入力部であって、前記第１の導通タイプは、前記第１のＭＯＳトランジスタのゲートにおける電圧が前記第１のＭＯＳトランジスタのソースに対して前記第１の極性と反対の第２の極性を持つ場合に、前記第１のＭＯＳトランジスタのチャネルが導通になるような導通タイプである、前記電源入力部と、
前記電源電圧をフィードされ、前記“オン”状態において前記電源基準導体に対して前記第２の極性で前記第１のＭＯＳトランジスタのゲート電圧を生成するように構成されるポンプ回路と、
を有する、請求項１に記載の電子回路。
【請求項５】
前記制御回路が、
第１の極性で前記電源基準導体に対して電源電圧を供給する電源入力部であって、前記第２の導通タイプは、前記第２のＭＯＳトランジスタのゲートが前記第２のＭＯＳトランジスタのソースに対して前記第１の極性と反対の第２の極性を持つ場合に前記第２のＭＯＳトランジスタのチャネルが導通になるような導通タイプである、前記電源入力部と、
前記第２のＭＯＳトランジスタのゲートとソースとの間に結合された抵抗素子と、
前記電源入力部と前記第２のＭＯＳトランジスタのゲートとの間に結合され、前記抵抗素子を通る前記電源入力部からの所定の状態に依存する電流を供給する電流源回路と、
を有する、請求項１に記載の電子回路。
【請求項６】
前記電子回路が、他の抵抗素子と、入力ブランチ及び出力ブランチを有するカレントミラー回路とを有し、前記他の抵抗素子及び前記入力ブランチが、前記電源基準導体と前記他の電源基準導体との間に直列に結合され、前記出力ブランチが前記第２のＭＯＳトランジスタのゲートに結合され、前記カレントミラーの入出力係数及び前記抵抗素子の抵抗値と前記他の抵抗素子の抵抗値との間の比は、前記他の抵抗素子における第１の電圧降下が前記抵抗素子における第２の電圧降下に実質的に等しくなるような値を持つ、請求項５に記載の電子回路。
【請求項７】
前記制御回路が、
前記電源電圧をフィードされ、前記“オン”状態において前記電源基準導体に対して前記第１の極性を持つ前記第１のＭＯＳトランジスタのゲート電圧を生成するように構成されるポンプ回路であって、前記ポンプ回路が接合型ポンプダイオードを有し、前記カレントミラーがバイポーラトランジスタを有する、前記ポンプ回路、
を有する、請求項６に記載の電子回路。
【請求項８】
信号導体、第１及び第２の電源導体、前記第１の電源導体と前記信号導体との間に結合された第１のスイッチング回路、並びに前記第２の電源導体と前記信号導体又は他の信号導体との間に結合された第２のスイッチング回路を有する電子回路において、前記第１のスイッチング回路が、
ソース、ドレイン及びゲートを有する第１のＰＭＯＳトランジスタであって、前記ソースが前記第１の電源導体に結合される、前記第１のＰＭＯＳトランジスタと、
ソース、ドレイン及びゲートを有する第１のＮＭＯＳトランジスタであって、前記ドレインが前記信号導体に結合され、前記ソースが前記第１のＰＭＯＳトランジスタのドレインに結合される、前記第１のＮＭＯＳトランジスタと、
を有し、
前記第２のスイッチング回路が、
ソース、ドレイン及びゲートを有する第２のＮＭＯＳトランジスタであって、前記ソースが前記第２の電源導体に結合される、前記第２のＮＭＯＳトランジスタと、
ソース、ドレイン及びゲートを有する第２のＰＭＯＳトランジスタであって、前記ドレインが前記信号導体又は前記他の信号導体に結合され、前記ソースが前記第２のＮＭＯＳトランジスタのドレインに結合される、前記第２のＰＭＯＳトランジスタと、
を有し、
前記電子回路が、
前記第１のＰＭＯＳトランジスタのゲート、前記第２のＮＭＯＳトランジスタのゲート、前記第１のＮＭＯＳトランジスタのゲート及びソース、並びに前記第２のＰＭＯＳトランジスタのゲート及びソースに結合された出力部を有する制御回路であって、前記制御回路が、“オン”状態と“オフ”状態との間で切り替わるように構成され、前記“オン”状態及び前記“オフ”状態において、前記第１及び第２のＰＭＯＳトランジスタ並びに前記第１及び第２のＮＭＯＳトランジスタのチャネルを導通にするように、及びこれら第１及び第２のトランジスタのチャネルを導通にしないように前記第１及び第２のＰＭＯＳトランジスタ並びに前記第１及び第２のＮＭＯＳトランジスタのゲート−ソース間電圧をそれぞれ制御する前記制御回路、
を有する、電子回路。
【請求項９】
前記制御回路が、第１の実質的に整合するゲート−ソース間電圧を前記第１及び第２のＰＭＯＳトランジスタに供給し、第２の実質的に整合するゲート−ソース間電圧を前記第１及び第２のＮＭＯＳトランジスタに供給するように構成される、請求項８に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング回路、特に、不利な干渉環境で使用されるバス通信ラインに結合されたスイッチング回路、特に、整合された“オン”抵抗を有するスイッチング回路の対を有する電子回路に関する。
【背景技術】
【０００２】
電子スイッチング回路は、制御信号に依存して互いに電気的に接続されているか又は実質的に絶縁されているかのいずれかである２つの端子を持つ。単純な電子スイッチング回路は、前記２つの端子の間に結合された主電流チャネルを持つ単一のトランジスタ、例えばＮＭＯＳトランジスタからなる。このような単純なスイッチング回路は、不利な電磁環境において満足に機能せず、前記端子間の電圧は大きな変動を示し、符号が変わることさえある。ＮＭＯＳトランジスタは、例えば、電流を導通するドレイン・バックゲート・ダイオードであって、前記主電流チャネル間の電圧が前記ダイオードを順方向にバイアス印加する場合に前記主電流チャネルをバイパスする前記ダイオードを持つ。同様に、前記トランジスタのゲートにおける制御電圧に対する前記トランジスタのソースにおける電圧変動は、前記トランジスタを導通状態と非導通状態との間で切り替える可能性がある。
【０００３】
不利な環境において機能するスイッチング回路を実現する１つの方法は、前記スイッチング回路の端子間の直列な主電流チャネルを持つが、前記端子間で相互に反対方向であるソース−ドレイン経路を持つ２つのＮＭＯＳトランジスタを使用することである。したがって、前記２つのトランジスタのドレイン・バックゲート・ダイオードは、非直列（anti-series）であり、即ち、相互に反対方向に配置され、この結果、前記トランジスタの少なくとも一方は、前記端子間の電圧差の符号と独立に、前記ドレイン・バックゲート・ダイオードを介して順方向バイパス電流を導通することなく機能する。
【０００４】
この解決法は、ソース電圧が前記端子の少なくとも一方において電圧変動の影響下で変動することが許されなければならないので、前記トランジスタの少なくとも一方のゲート−ソース間電圧に対して浮動電源回路（floating supply circuits）を要する。有用な浮動ゲート−ソース間電圧源の一例は、このようなトランジスタの前記ゲートに接続された電流源及び前記ゲートと前記ソースとの間に結合された抵抗器であり、この結果、前記電流源からの電流は前記ゲート−ソース間電圧を決定する前記抵抗器における電圧降下を生じる。
【０００５】
しかしながら、このようなスイッチング回路において、前記トランジスタの一方は、使用中の故障を防ぐために他方と比較して大きな寸法でなくてはならない。ＮＭＯＳトランジスタにおいて、例えば前記ドレイン・バックゲート・ダイオードの破壊電圧は、前記バックゲート電圧が基板電圧より下である場合よりバックゲート電圧が前記基板電圧より上である場合に大幅に大きくなる。したがって、ドレイン・バックゲート・ダイオードが前記基板電圧より下の端子電圧で逆バイアス印加されるトランジスタは大きな寸法でなくてはならない。
【０００６】
異なる電源導体を接続するためにスイッチング回路の対が使用され、電源接続に対して等しい“オン”インピーダンスが必要とされる場合に他の問題が生じる。これの一例は、通信バスが２つの導体を含み、前記導体の第１の導体が第１の電源導体に接続されなければならず、前記導体の第２の導体が第２の電源導体に接続されなければならず、前記導体の各々が同じ“オン”インピーダンスを持つ場合に生じる。この場合、典型的には、一方のスイッチング回路は２つのＮＭＯＳトランジスタを含み、他方のスイッチング回路は２つのＰＭＯＳトランジスタを含む。これは、“オン”インピーダンスを整合するのを難しくする。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
とりわけ、本発明の目的は、大きな寸法のトランジスタが使用される必要がなく、端子間のいずれの方向における電圧にも耐えることができるスイッチング回路を有する電子回路を提供することである。
【０００８】
本発明の他の目的は、バス導体を有する電子回路であって、前記バス導体の電位が、大きな寸法のトランジスタが使用される必要がなく、端子間のいずれの方向における電圧にも耐えることができるスイッチング回路を介して電源電位にプルされる前記電子回路を提供することである。
【０００９】
本発明の他の目的は、１つ以上のバス導体に対する実質的に等しい“オン”インピーダンスがスイッチング回路により与えられる電子回路を提供することである。
【課題を解決するための手段】
【００１０】
本発明は、請求項１に記載の電子回路を規定する。本発明によると、相互に反対の導通タイプの第１及び第２のＭＯＳトランジスタのチャネルが、信号導体と電源導体との間に直列に接続される。前記第１のトランジスタのソースは前記電源導体に結合され、ドレインは前記第２のトランジスタのソースに結合され、前記第２のトランジスタのドレインは出力部に結合される。
【００１１】
上記の接続が、相補型トランジスタ（complementary transistors）の従来のドレイン−ドレイン又はソース−ソース結合から外れていることに注意すべきである。結果として、前記トランジスタのソース・ドレイン・ダイオードは非直列である。共通の基板電圧が両方のトランジスタに対して使用されるか、又は差が全ての起こりうる電圧変動を超えるほど異ならない基板電圧である場合でさえも、どのトランジスタも他方に対して大きな寸法である必要はない。これは、前記第１及び第２のトランジスタが、基板電圧に対して相互に反対の方向におけるドレイン電圧において最大の破壊電圧を持ち、ドレイン電圧が低い破壊電圧に対応する符号を持つ場合に前記ドレイン・バックゲート・ダイオードが順方向にバイアス印加されるからである。
【００１２】
前記第１の電源導体に接続する１つと他方の電源接続に接続する１つとのこの混合された導通タイプの２つの相補型スイッチング回路が使用される場合、ロー信号状態下で実質的に等しい“オン”インピーダンスは、前記スイッチング回路内の前記ＮＭＯＳトランジスタのオン抵抗を整合し、前記スイッチング回路内の前記ＰＭＯＳトランジスタのオン抵抗を整合することにより容易に実現されることができる。これは、このようなスイッチング回路を、このような等しい“オン”インピーダンスが必要とされるバスシステムで使用するのに有利な選択肢にする。各スイッチング回路における前記トランジスタの基板は、好ましくは、それぞれの電源導体に結合され、前記スイッチが前記それぞれの電源導体に接続される。しかしながら、これらの電源導体間の供給電圧差が大きくない（破壊電圧より低い）場合に、両方のスイッチング回路の基板が、同じ電位であることができる。
【００１３】
前記第２のＭＯＳトランジスタのソース−ゲート間電圧は、好ましくは、浮動電圧源を用いて制御され、これは電源接続に対してソース又はゲート電圧を固定しないが、単にゲート−ソース間電圧差を規定する。好ましくは、この浮動電圧源は、前記第２のトランジスタのゲートに結合された電流源回路及び前記第２のトランジスタのゲートとソースとの間に結合された抵抗素子を用いて実現される。
【００１４】
前記回路が、電源基準導体（power supply reference conductor）と電源入力部との間に電源電圧を印加する単一の電源を持つ場合、前記浮動電圧源の電流源は、好ましくは、前記電源入力部から電流を供給され、前記第１のトランジスタのゲートは前記入力部と前記電源基準導体との間の電源範囲の外の電圧でポンプ回路により駆動される。したがって、大きな電流を引き出す制御回路の一部のみ、即ち前記浮動電圧源における電流源回路は、前記電源から直接的に給電されることができる。前記ポンプ回路はゲートのみを駆動しなければならず、これはほとんど電流を必要とせず、この結果、前記ポンプ回路は小さいままであることができる。
【００１５】
本発明のこれら及び他の目的及び有利な態様は、以下の図面を使用して非限定的な例を用いて説明される。
【発明を実施するための最良の形態】
【００１６】
図１は、スイッチング回路を有する電子回路を示す。前記電子回路は、第１の電源導体１０と、第２の電源導体１２と、信号導体１１と、制御回路１３と、電流源１４と、抵抗器１５と、ポンプ回路１６と、ＰＭＯＳトランジスタ１７と、ＮＭＯＳトランジスタ１８とを含む。（従来のように、用語“ＭＯＳトランジスタ”がポリシリコンのような如何なる種類の導通ゲート材料を持つトランジスタを含むことが理解される）。
【００１７】
第１及び第２の電源導体１０及び１２は、それぞれ前記電子回路の電源の負極及び正極である。信号導体１１はＮＭＯＳトランジスタ１８のドレインに接続される。ＮＭＯＳトランジスタ１８のソースは内部ノードＮに接続される。内部ノードＮはＰＭＯＳトランジスタ１７のドレインに結合され、前記ＰＭＯＳトランジスタのソースは第１の電源導体１０に結合される。一緒に、電流源１４及び抵抗器１５は浮動ゲート−ソース間電圧源を形成する。抵抗器１５は、ＮＭＯＳトランジスタ１８のゲートとソースとの間に結合され、電流源１４は第２の電源接続部１２とＮＭＯＳトランジスタ１８のゲートとの間に結合される。ポンプ回路１６はＰＭＯＳトランジスタ１７のゲートに結合された出力部を持つ。制御回路１３は、電流源１４及びポンプ回路１６の制御入力部に結合された出力部を持つ。
【００１８】
ＰＭＯＳトランジスタ１７のソース及びドレインは、ＰＭＯＳトランジスタ１７の固有のドレイン・バックゲート・ダイオードがノードＮから第１の電源導体１０に向けて結合された順方向を持つように接続されることに注意すべきである。ＮＭＯＳトランジスタ１８のソース及びドレインは、ＮＭＯＳトランジスタ１８の固有のドレイン・バックゲート・ダイオードがノードＮから信号導体１１に向けて結合された順方向を持つように接続される。即ち、これらのダイオードは、相互に反対方向に順方向を持つように信号導体１１と第１の電源導体１０との間に直列に結合される。
【００１９】
前記ドレイン・バックゲート・ダイオードの性質は、もちろん周知であるが、簡潔に想起される。
【００２０】
図１ａは、背面電極１００を持つ絶縁基板１０２上に実現されたトランジスタ１７、１８を示す。各ＭＯＳトランジスタは、第１の導通タイプ（ＮＭＯＳトランジスタの場合にＮタイプ及びＰＭＯＳトランジスタ１８の場合にＰタイプ）のソース及びドレイン（Ｓ、Ｄ）領域を含み、前記第１の導通タイプのソース及びドレイン領域は、前記第１の導通タイプと反対の第２の導通タイプの介在領域１０４，１０６により分離される。介在領域１０４，１０６の大部分は前記トランジスタのバックゲートを形成する。ゲート電極（Ｇ）が、前記介在領域の表面に隣接して設けられ、前記介在領域（１０４，１０６）の表面において前記トランジスタのチャネルを形成する。一方のバックゲート及び他方のソース及びドレイン領域は相互に反対の導通タイプであるので、接合ダイオードは前記ソース及びドレインから前記バックゲートに形成される。従来、この回路において、前記ドレイン・バックゲート・ダイオードのみが前記トランジスタの動作に関連する。ソース・バックゲート・ダイオードは、前記ソースと前記バックゲートとの間に導体を接続することにより、又はより一般的には前記ソース・バックゲート・ダイオードが順方向にバイアス印加されないようにソース・バックゲート電圧を印加することによりショートされる。
【００２１】
動作において、図１の回路は、信号導体１１と第１の電源導体１０との間に電気的結合を提供するように働く。制御回路１３の制御下で、前記電気的結合は、“オン”状態と“オフ”状態との間で切り替えられ、前記電気的結合はそれぞれハイ及びローインピーダンスを持つ。
【００２２】
前記“オン”状態において、電流源１４は、電圧降下が抵抗器上で生じるように抵抗器１５に電流を供給し、即ちＮＭＯＳトランジスタ１８のゲートとソースとの間に、このＮＭＯＳトランジスタ１８のチャネルを導通にする符号及び大きさで印加する。（抵抗器１５が図示されているが、抵抗値を持つ如何なる種類の素子、例えば適切にバイアス印加されたトランジスタのチャネル、有限の抵抗値を持つ材料（例えば金属又はポリシリコン）でできた適切な長さ及び幅のトラック等が使用されてもよいことに理解されたい）。また、前記“オン”状態において、ポンプ回路１６は、このＰＭＯＳトランジスタ１７のチャネルを導通にする大きさで第１の電源導体１０の電圧より下の電圧をＰＭＯＳトランジスタ１７のゲートに供給する。
【００２３】
前記“オフ”状態において、電流源１４は、ＮＭＯＳトランジスタ１８を非導通にするために電流を供給せず、ポンプ回路１６は、ＰＭＯＳトランジスタ１７のチャネルを非導通にするために第１の電源導体１０の電圧以上の電圧をＰＭＯＳトランジスタ１７のゲートに供給する。
【００２４】
通常は、前記“オン”状態において、信号導体１１と第１の電源導体１０との間に多くとも小さな電圧差が存在する。結果として、ＰＭＯＳトランジスタ１７及びＰＭＯＳトランジスタ１８の両方が小さな電圧範囲で動作する（非飽和抵抗性質）。信号導体１１と第１の電源導体１０との間のインピーダンスは、ＰＭＯＳトランジスタ１７及びＰＭＯＳトランジスタ１８のチャネルインピーダンスの和であり、前記チャネルインピーダンスは、これらのトランジスタに印加されるゲート−ソース間電圧に依存する。
【００２５】
信号導体１１と第１の電源導体１０との間の電圧差が増大する場合、実際にトランジスタ１７及び１８の一方は、電流源として動作する（信号導体１１上の電圧が第１の電源導体の電圧より上である場合にはＮＭＯＳトランジスタ１８及び信号導体１１における電圧が下である場合にはＰＭＯＳトランジスタ１８）。他方のトランジスタ１７、１８のドレイン・バックゲート・ダイオードは、前記他方のトランジスタがこの場合に順方向にバイアス印加されたダイオードとして動作するようにこの場合に順方向にバイアス印加される。
【００２６】
前記“オフ”状態において、ハイインピーダンスが信号導体１１と第１の電源導体１０との間で実現される。通常は、前記“オフ”状態において、信号導体１１における電圧は、第１の電源導体１０における電圧より高い。この場合、ＮＭＯＳトランジスタ１８のドレイン・バックゲート・ダイオードは逆バイアス印加され、ＮＭＯＳトランジスタ１８のチャネルは高い抵抗を示し、ＮＭＯＳトランジスタ１８のゲート−ソース間電圧は閾値の下である。したがって、ＮＭＯＳトランジスタ１８はハイインピーダンスを保証し、ＰＭＯＳトランジスタ１７は、この場合、ドレイン・バックゲート・ダイオードがこの場合に順方向にバイアス印加されるので信頼されることができない。
【００２７】
変動により、信号導体１１における電圧は、第１の電源導体１０における電圧より低くなることもありうる。この場合、ＰＭＯＳトランジスタ１７のドレイン・バックゲート・ダイオードは逆バイアス印加され、ＰＭＯＳトランジスタ１７のチャネルは高い抵抗を示し、ゲート−ソース間電圧は閾値より下である。したがって、ＰＭＯＳトランジスタ１７はハイインピーダンスを保証し、ＮＭＯＳトランジスタ１８は、この場合、ドレイン・バックゲート・ダイオードがこの場合に順方向にバイアス印加されるので信頼されることができない。
【００２８】
好ましくは、ＮＭＯＳトランジスタ１８及びＰＭＯＳトランジスタ１７は、共通の半導体基板無しで、好ましくは共通の絶縁基板を持つＳＯＩ（Silicon On Insulator）トランジスタとして実現される。背面電極１００は、好ましくは、このような絶縁基板に付着される。この場合、逆バイアスにおける前記ドレイン・バックゲート・ダイオードの破壊電圧は前記ドレインと前記背面電極との間の電圧差に依存することができる。一般に、ＮＭＯＳトランジスタにおいて、前記破壊電圧は、ドレイン電圧がそれぞれ前記背面電極の電圧より高い又は低い場合により高く又は低く、これは、例えば高電圧を扱うように拡張されたドレイン・バックゲート接合を持つＤＭＯＳトランジスタの場合である。逆に、ＰＭＯＳトランジスタにおいて、前記破壊電圧は、一般に、前記ドレイン電圧がそれぞれ前記背面電極の電圧の上又は下の場合により低い又は高い。図１の回路において、ＮＭＯＳトランジスタ１８のチャネルが高い電圧を取る場合にＮＭＯＳトランジスタ１８のドレインは常に第１の電源接続部１０の電圧より上の電圧を持ち、ＰＭＯＳトランジスタ１７のチャネルが高い電圧を取る場合にＰＭＯＳトランジスタ１７のドレインが常に第１の電源接続部１０の電圧より下の電圧を持つことに注意すべきである。したがって、およそ第１の電源導体１０の電圧における前記背面電極を用いて、前記回路はより高い破壊電圧から最適に得をする。単一の背面電極１００が図示されているが、背面電極１００が、場合により（例えば第２の電源導体１２の電圧において）電源導体１０の電圧に近い異なる電圧を持つことができる別々の部分からなることもできることに理解されたい。電力供給変動の場合、前記ドレイン電圧は、前記背面電極におけるこれらの電圧のはるかに下又は上に到達することができ、これは同様な問題を生じる。
【００２９】
図２は、２つの相補型スイッチング回路が使用される電子回路を示す。前記電子回路は、複数の端末２０８ａ、ｂ（２つが図示されているが、幾つ使用されてもよい）が付着された第１及び第２のバス導体２００及び２０２を持つ通信バスを含む。典型的には、バス導体２００及び２０２は、（全体的には）集積回路の一部ではないが、端末２０８ａ、ｂが異なる位置に配置される車のような装置を通って延在するワイヤである。
【００３０】
バス導体２００及び２０２は、それぞれ第１及び第２の電源導体１０及び１２に結合される。第１のバス導体２００は第１の抵抗器２０６及び第１のスイッチング回路の直列接続を介して第１の電源導体に結合される。第２のバス導体２０２は、第２の抵抗器２０４及び第２のスイッチング回路の直列接続を介して第２の電源導体１２に結合される。
【００３１】
動作において、端末２０８ａ、ｂは、第１及び第２のバス導体２００、２０２の電位を第２及び第１の電源導体１０、１２に向かってプルすることにより互いに通信し、この結果、電流が他方の電源導体１０、１２から抵抗器２０４，２０６を介して引き出される。電子スイッチは、例えば、特に前記バス導体の１つから電源導体に短絡回路が存在するべきである場合に、スリープ状態においてバッテリ電力消費を減少するために、前記スリープ状態においてバス導体２００、２０２を電源導体１０、１２から切断するために使用される。
【００３２】
第１のバス導体２００を第１の電源導体１０に結合する第１のスイッチは、ここで第１のＮＭＯＳトランジスタ１８及び第１のＰＭＯＳトランジスタ１７と称される、図１に示されるＮＭＯＳトランジスタ１８及びＰＭＯＳトランジスタ１７を用いて実現される。電流源１４及び抵抗器１５の代わりに、浮動電圧源１９が示される。
【００３３】
第２のバス導体２０２を第２の電源導体１２に結合する第２のスイッチの構成及び動作は、前記第１のスイッチのものと相補的である。前記第２のスイッチは第２のＮＭＯＳトランジスタ２７及び第２のＰＭＯＳトランジスタ２８を含む。第２のＮＭＯＳトランジスタ２７は、第２の電源導体１２に結合されたソースと第２のＰＭＯＳトランジスタのソースに結合されたドレインを持つ。前記第２のＰＭＯＳトランジスタのドレインは抵抗器２０４を介して第２のバス導体２０２に結合される。他の制御回路２３、他のポンプ回路２６及び他の浮動電圧源２９が設けられる。他の制御回路２３は、他のポンプ回路２６及び他の浮動電圧源２９に結合された制御出力部を持つ。他のポンプ回路２６は第２のＮＭＯＳトランジスタ２７のゲートに結合された出力部を持つ。他の浮動電圧源２９は第２のＰＭＯＳトランジスタ２８のソース及びゲートに結合された出力部を持つ。
【００３４】
上記のバス回路において、バス導体２００、２０２において対称な信号を保証するために、第１及び第２のバス導体２００、２０２を第１及び第２の電源導体１０、１２に結合したインピーダンスが、前記スイッチ間の電圧差が小さい場合に、少なくとも前記“オン”状態において実質的に等しいことが望ましい。対称な信号の使用は、バス導体２００、２０２における信号により生じる干渉を減少するので有利である。ＮＭＯＳトランジスタはＮＭＯＳトランジスタと整合される必要があるだけであり、ＰＭＯＳトランジスタはＰＭＯＳトランジスタと整合される必要があるだけであり、ＰＭＯＳ−ＮＭＯＳインピーダンス整合は必要ではないので、前記対称な信号に必要とされる実質的に等しいインピーダンスは容易に実現される。
【００３５】
第１のバス導体２００と第１の電源導体１０との間で結合されたインピーダンスは、抵抗器２０６、第１のＮＭＯＳトランジスタ１８及び第１のＰＭＯＳトランジスタのチャネルの直列配置のインピーダンスである。前記“オン”状態において、抵抗器は前記直列配置における電圧降下のほとんどを取り、第１のＮＭＯＳトランジスタ１８及び第１のＰＭＯＳトランジスタの両方は線形の範囲内（抵抗として非飽和性質）である。同様に、第２のバス導体２０２と第２の電源導体１２との間に結合されたインピーダンスは、抵抗器２０４と第２のＮＭＯＳトランジスタ２７及び第２のＰＭＯＳトランジスタ２８のチャネルの抵抗との直列配置のインピーダンスである。
【００３６】
第１及び第２のＮＭＯＳトランジスタ１８、２７を幾何学的にかつ印加されたゲート−ソース間電圧に関して整合することにより、これらのＮＭＯＳトランジスタのインピーダンス寄与は実質的に等しくされる（第１のＮＭＯＳトランジスタ１８のゲート−ソース間電圧が浮動電圧源回路１９により制御され、第２のＮＭＯＳトランジスタのゲート−ソース間電圧が他のポンプ回路２６により制御されることに注意されたい）。同様に、第１及び第２のＰＭＯＳトランジスタ１７、２８を幾何学的にかつ印加されたゲート−ソース間電圧に関して整合することにより、これらのＰＭＯＳトランジスタのインピーダンス寄与は実質的に等しくされる。
【００３７】
図３ａは、第２のＰＭＯＳトランジスタ２８に対する浮動電圧源の一例を示す。この回路は、制御トランジスタ３４と、第１及び第２の抵抗器３７０，３７６と、バイポーラトランジスタ３７２，３７４を用いて実現されたカレントミラーとを含む。制御トランジスタ３４の制御電極は前記浮動電圧源の制御入力部３２に結合される。第２の電源導体１２は第１の抵抗器３７０及び制御トランジスタ３４のチャネルを介して連続的に前記カレントミラーの入力部に結合される。前記カレントミラーの出力部は、（図示されていない、第２のＰＭＯＳトランジスタ２８のゲートに結合された）前記浮動電圧源の第１の端子３１を形成する。第２の抵抗器３７６を介して、前記カレントミラーの出力部は、（図示されない、第２のＰＭＯＳトランジスタ２８のソースに結合された）前記浮動電圧源の第２の端子に結合される。
【００３８】
動作において、入力部３２における制御信号は、前記“オン”状態が実現されなければならない場合に制御トランジスタ３４を導通にし、前記“オフ”状態が実現されなければならない場合に非導通にする。前記オン状態において、電流は第２の電源導体１２から前記カレントミラーの入力部に第１の抵抗器３７０を介して流れる。前記電流は（Ｖｓ−Ｖａ−Ｖｆ）／Ｒに等しく、ここでＶｓは第１の電源接続部１０と第２の電源接続部１２との間の電圧差であり、Ｖａは、制御トランジスタ３４と第１の抵抗器３７０との間のノード“ａ”と前記第２の電源接続部との間の電圧降下であり、Ｖｆは前記カレントミラーの入力電圧を決定する順方向のダイオードバイアス電圧である。前記カレントミラーは前記電流を反映し、出力電流は第２の抵抗器３７６を流れる。前記カレントミラーの入力出力比及び抵抗値は、両方の抵抗器３７０及び３７６における電圧降下が等しい（両方が実質的にＶｓ−Ｖａ−Ｖｆ又はＶｓのオーダである）ように選択される。典型的には、前記入力出力比は１であり、前記抵抗値は等しい。
【００３９】
図３ｂは、ポンプ回路の一例を示す。前記ポンプ回路は、ドライバ３３と、第１及び第２のダイオード３５０，３５２と、ポンプキャパシタ３５４と、放電トランジスタ３５６とを含む。クロック入力部ＣＬＫがドライバ３３の入力部に結合され、ドライバ３３がポンプキャパシタ３５４の第１の電極に結合された出力部を持つ。第１のダイオードはポンプキャパシタ３５４の第２の電極からノード“ａ”に逆方向に結合される（図３ａ参照）。第２のダイオード３５２はポンプキャパシタ３５４の第２の電極から前記ポンプ回路の出力部３０に順方向に結合される。放電トランジスタ３５６は、出力部３０と第１の電源導体１０との間に結合された主電流チャネルを持つ。放電トランジスタ３５６の制御電極は入力部３２に結合される。
【００４０】
動作において、クロック信号はドライバ３３の入力部に供給される。いずれの適切なクロック周波数が使用されてもよい。ドライバ３３は、好ましくは限定された出力スルーレート（slew rate）を持つ。これは、前記バス導体に対する前記周波数の結合を最小化する。ドライバは電圧差Ｖｓに実質的に等しい電圧振幅を用いてポンプキャパシタ３５４の第１の電極を駆動し、したがって前記第２の電極におけるピーク電圧をノード“ａ”における電圧よりこの電圧差Ｖｓだけ上の電圧から第１のダイオード３５０の順方向バイアス電圧Ｖｆ１を減算した電圧まで上昇させる。出力部３０における電圧は、第２のダイオード３５２における電圧降下Ｖｆ２にも関与し、したがって２Ｖｓ−Ｖａ−Ｖｆ１−Ｖｆ２である。結果として、第２のＮＭＯＳトランジスタ２７のゲート−ソース間電圧はＶｓ−Ｖａ−Ｖｆ１−Ｖｆ２であり、これはＶｓのオーダである。前記回路が前記オフ状態に切り替わる場合、放電トランジスタ３５６は出力部３０を放電し、制御トランジスタ３４は非導通になり、この結果、ポンプキャパシタ３５０の第２の電極における最大電圧は降下する。
【００４１】
実際に、ダイオードを通る電流は非常に小さいので、Ｖｆ１及びＶｆ２は小さく、Ｖｆ１＋Ｖｆ２はおおよそ等しく、この結果、第２のＮＭＯＳトランジスタ２７及び第２のＰＭＯＳトランジスタ２８の両方のゲート−ソース間電圧とＶｓとの間のずれは実質的に等しい。
【００４２】
同様な回路は、第１のＮＭＯＳトランジスタ１８及び第１のＰＭＯＳトランジスタ１８のゲート−ソース間電圧を生成するために使用されることができ、したがってこれらの第１のトランジスタのゲート−ソース間電圧は、前記第１のトランジスタのものに等しい。しかしながら、整合されたオン抵抗を与えるためには、第１及び第２のＮＭＯＳトランジスタ１８、２７のゲート−ソース間電圧が実質的に等しく、第１及び第２のＰＭＯＳトランジスタ１７、２８のゲート−ソース間電圧が実質的に等しければ十分であり、即ちＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート−ソース間電圧が等しい必要がないことに注意する。したがって、他のチャージポンプ２６により生じたゲート−ソース間電圧は、好ましくは、浮動電圧源１９により生じたゲート−ソース間電圧に実質的に等しい。したがって、チャージポンプ１６により生じたゲート−ソース間電圧は、好ましくは、他の浮動電圧源２９により生じたゲート−ソース間電圧に実質的に等しい。
【００４３】
本発明は特定の実施例により説明されたが、本発明がこれらの実施例に限定されないことに理解されたい。例えば、本発明から外れることなく、追加の構成要素が、前記スイッチング回路において前記ＮＭＯＳ及びＰＭＯＳトランジスタと直列に、例えばＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間に含まれてもよいことに理解されたい。同様に、ポンプ回路が前記第１の電源導体と前記第２の電源導体との間に供給される電力からゲート電圧を得るように示されているが、前記第１の電源導体と前記第２の電源導体との間の範囲の外側のゲート電圧を与えるために、例えばこの範囲の外側の電圧を供給する追加の電源ラインのような他の回路が使用されてもよいことに理解されたい。別個の制御回路１３及び２３が示されているが、実際には、組み合わされた制御回路が使用され、前記スイッチング回路により切り替えを関連付けてもよいことに理解されたい。
【００４４】
同様に、本発明の１つの重要な応用例は、等しいインピーダンスを用いて第１及び第２の電源電位をプルされなければならない第１及び第２のバス導体を有するバス通信システムであることに気付かれる。本発明がこの応用例に限定されないことは明らかであり、例えば本発明は、同じ信号導体（特に予測不可能な電圧変動に影響されやすいバス導体）を異なる電源電圧に交互にプルするスイッチング回路にも応用されることができる。
【００４５】
更に、本発明は、好ましくは、情報を直接的に通信せずに電位をプルする（例えば、スリープ状態ではなく通常使用の間にプルする、この場合に制御回路１３、２３は前記スリープ状態について決定する）スイッチング回路に応用されるが、前記スイッチング回路が情報を与えるように使用されることもできることに理解されたい。この場合、前記制御回路（又は組み合わされた制御回路）は、印加されなくてはならない信号を提供する論理回路に結合される。ポンプ回路が使用される場合、好ましくは、この回路の周波数が論理信号と干渉しない（例えば大幅に高い）ことが保証される。
【図面の簡単な説明】
【００４６】
【図１】スイッチング回路を有する電子回路を示す。
【図１ａ】スイッチング回路を有する電子回路を示す。
【図２】スイッチング回路の対を有するバスシステムを示す。
【図３ａ】スイッチング回路の一部を示す。
【図３ｂ】スイッチング回路の他の一部を示す。
【図１】
2007519336.tif 000003
【図１ａ】
2007519336.tif 000004
【図２】
2007519336.tif 000005
【図３ａ】
2007519336.tif 000006
【図３ｂ】
2007519336.tif 000007
【国際調査報告】
2007519336.tif 000008
2007519336.tif 000009