(57)【要約】  本発明は、ヘテロ構造を有した電界効果トランジスタに関する。当該ヘテロ構造では、キャリア材料上に歪み単結晶半導体層（４）が形成されている。当該キャリア材料は、最上層として、第１の半導体材料（Ｓｉ）からなる緩和単結晶半導体層（３）を備えている。上記緩和単結晶半導体層は半導体合金（ＧｅｘＳｉ１−ｘ）を含んでいて、第２の半導体材料の比率ｘは自由に設定できる。さらに、上記歪み半導体層（４）上に、ゲート絶縁層（５）およびゲート層（６）が形成される。この場合、非ドープチャネル領域（Ｋ）を構成するために、少なくとも歪み半導体層（４）において、ドレイン／ソース領域（Ｄ、Ｓ）が上記ゲート層に対して横向きに形成される。Ｇｅ比率ｘを自由に設定できる可能性によって、閾値電圧を任意に設定でき、これによって最新の論理半導体部品を実現することができる。
2007515800.tif 000002
【特許請求の範囲】
【請求項１】
ヘテロ構造を有する電界効果トランジスタであって、
最上層として、第１の半導体材料（Ｓｉ）からなる緩和単結晶半導体層（３）を有するキャリア材料（１，２，３）と、
緩和単結晶半導体層（３）上に形成された歪み単結晶半導体層（４）と、
歪み単結晶半導体層（４）上に形成されたゲート絶縁層（５）と、
ゲート絶縁層（５）上に形成されたゲート層（６）と、を備え、
少なくとも歪み単結晶半導体層（４）に、ドレイン／ソース領域（Ｄ／Ｓ）が、ゲート層（６）に対し側方に形成されて、非ドープチャネル領域（Ｋ）が規定されるとともに、
歪み単結晶半導体層（４）は、第１の半導体材料（Ｓｉ）及び少なくとも１つの第２の半導体材料（Ｇｅ）を有する半導体合金を含み、第２の半導体材料（Ｇｅ）の比率ｘが自在に設定可能になっている、電界効果トランジスタ。
【請求項２】
緩和単結晶半導体層（３）の厚さが３〜５ｎｍになっており、歪み単結晶半導体層（４）の厚さが３〜５ｎｍになっていることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
ヘテロ構造を有する電界効果トランジスタであって、
最上層として、第１の半導体材料（Ｓｉ）からなる第１の緩和単結晶半導体層（３０）を有するキャリア材料（１０，２０，３０）と、
第１の緩和単結晶半導体層（３０）上に形成された第２の緩和単結晶半導体層（４０）と、
第２の緩和単結晶半導体層（４０）上に形成され、第１の半導体材料（Ｓｉ）を含む第１の歪み単結晶半導体層（５０）と、
第１の歪み単結晶半導体層（５０）上に形成された第２の歪み単結晶半導体層（６０）と、
第２の歪み単結晶半導体層（６０）上に形成されたゲート絶縁層（７０）と、
ゲート絶縁層（７０）上に形成されたゲート層（８０）と、を備え、
少なくとも第２の歪み単結晶半導体層（６０）に、ドレイン／ソース領域（Ｄ／Ｓ）が上記ゲート層に対し側方に形成されて、非ドープチャネル領域（Ｋ）が規定されるとともに、
第２の緩和単結晶半導体層（４０）は、第１の半導体材料（Ｓｉ）及び少なくとも１つの第２の半導体材料（Ｇｅ）を有する第１の半導体合金を含み、第２の半導体材料（Ｇｅ）の第１比率ｙが自在に設定可能になっており、
第２の歪み単結晶半導体層（６０）は、第１の半導体材料（Ｓｉ）及び少なくとも第２の半導体材料（Ｇｅ）を有する第２の半導体合金を含み、第２の半導体材料（Ｇｅ）の第２比率ｘが自在に設定可能になっている、電界効果トランジスタ。
【請求項４】
第１の緩和単結晶半導体層（３０）の厚さが３〜１０ｎｍになっており、
第２の緩和単結晶半導体層（４０）の厚さが３〜２０ｎｍになっており、
第１の歪み単結晶半導体層（５０）の厚さが３〜２０ｎｍになっており、
第２の歪み単結晶半導体層（６０）の厚さが２〜２０ｎｍになっていることを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項５】
上記緩和単結晶半導体層と上記歪み単結晶半導体層と（３，４，３０，４０，５０，６０）の厚さの合計が、上記チャネル領域（Ｋ）の長さ（Ｌ）の１／３未満になっていることを特徴とする請求項１〜４の何れか１項に記載の電界効果トランジスタ。
【請求項６】
上記半導体合金における第２の半導体材料の比率が０．５未満になっており、
上記半導体合金を有する歪み単結晶半導体層の厚さが、安定な歪みを保証するように選択されたことを特徴とする請求項１〜５の何れか１項に記載の電界効果トランジスタ。
【請求項７】
上記ゲート絶縁層（５，７０）の厚さが１〜１０ｎｍになっていることを特徴とする請求項１〜６の何れか１項に記載の電界効果トランジスタ。
【請求項８】
上記ゲート層（６，８０）には、仕事関数が４．５ｅＶ〜４．９ｅＶ、好ましくは４．７ｅＶである金属材料が含まれていることを特徴とする請求項１〜７の何れか１項に記載の電界効果トランジスタ。
【請求項９】
上記第１の半導体材料は、シリコンからなり、
上記第２の半導体材料は、ゲルマニウムからなっていることを特徴とする請求項１〜８の何れか１項に記載の電界効果トランジスタ。
【請求項１０】
上記キャリア材料は、絶縁層（２，２０）を有するＳＯＩ基板を構成していることを特徴とする請求項１〜９の何れか１項に記載の電界効果トランジスタ。
【請求項１１】
上記キャリア材料は、埋め込みＳｉＯ２ 絶縁層（２，２０）を有するシリコン基板を構成していることを特徴とする請求項１〜９の何れか１項に記載の電界効果トランジスタ。
【請求項１２】
上記ゲート絶縁層（５，７０）には、ＳｉＯ２ 、または高誘電率ゲート誘電体が含まれていることを特徴とする請求項１〜１１の何れか１項に記載の電界効果トランジスタ。
【請求項１３】
ＣＭＯＳ回路の一部分であることを特徴とする請求項１〜１２の何れか１項に記載の電界効果トランジスタ。
【請求項１４】
ヘテロ構造を有する電界効果トランジスタの製造方法であって、
ａ）最上層として第１の半導体材料（Ｓｉ）からなる緩和単結晶半導体層（３）を有するキャリア材料（１，２，３）を準備する工程と、
ｂ）緩和単結晶半導体層（３）表面に歪み単結晶半導体層（４）を形成する工程と、
ｃ）歪み単結晶半導体層（４）表面にゲート絶縁層（５）を形成する工程と、
ｄ）ゲート絶縁層（５）表面にゲート層（６）を形成する工程と、
ｅ）ゲート絶縁層（５）及びゲート層（６）をパターンニングし、パターン化されたゲート積層を形成する工程と、
ｆ）非ドープチャネル領域（Ｋ）を規定するために、少なくとも歪み単結晶半導体層（４）に、マスクとしてパターン化されたゲート積層を用いてイオン打ち込みを行い、ドレイン／ソース領域（Ｄ／Ｓ）を形成する工程と、を含み、
上記ｂ）工程では、歪み単結晶半導体層（４）は、第１の半導体材料（Ｓｉ）及び少なくとも１つの第２の半導体材料（Ｇｅ）を有する半導体合金を含み、第２の半導体材料（Ｇｅ）の比率ｘが自在に設定可能になっている、方法。
【請求項１５】
ヘテロ構造を有する電界効果トランジスタの製造方法であって、
ａ）最上層として、第１の半導体材料（Ｓｉ）からなる第１の緩和単結晶半導体層を有するキャリア材料（１０，２０，３０）を準備する工程と、
ｂ）第１の緩和単結晶半導体層（３０）表面に第２の緩和単結晶半導体層（４０）を形成する工程と、
ｃ）上記第１の半導体材料（Ｓｉ）を用いて、第２の緩和単結晶半導体層（４０）表面に第１の歪み単結晶半導体層（５０）を形成する工程と、
ｄ）第１の歪み単結晶半導体層（５０）表面に第２の歪み単結晶半導体層（６０）を形成する工程と、
ｅ）第２の歪み単結晶半導体層（６０）表面にゲート絶縁層（７０）を形成する工程と、
ｆ）ゲート絶縁層（７０）表面にゲート層（８０）を形成する工程と、
ｇ）ゲート絶縁層（７０）及びゲート層（８０）をパターンニングし、パターン化されたゲート積層を形成する工程と、
ｈ）非ドープチャネル領域（Ｋ）を規定するために、少なくとも第２の歪み単結晶半導体層（６０）に、マスクとしてパターン化されたゲート積層を用いてイオン打ち込みを行い、ドレイン／ソース領域（Ｄ／Ｓ）を形成する工程と、を含み、
上記第２の緩和単結晶半導体層（４０）は、第１の半導体材料（Ｓｉ）及び少なくとも１つの第２の半導体材料（Ｇｅ）を有する第１の半導体合金を含み、第２の半導体材料（Ｇｅ）の第１比率ｙが自在に設定可能になっており、
上記ｄ）工程では、第１の半導体材料（Ｓｉ）及び少なくとも１つの第２の半導体材料（Ｇｅ）を有する第２の半導体合金を用い、第２の半導体材料（Ｇｅ）の第２比率ｘが自在に設定可能になっている、方法。
【請求項１６】
分子線エピタキシー法により、上記緩和単結晶半導体層及び／または上記歪み単結晶半導体層の形成を行うことを特徴とする請求項１４または１５に記載の方法。
【請求項１７】
上記半導体合金における第２の半導体材料の比率が０．５未満で安定な歪みを保証するように、各半導体層の厚さを選択することを特徴とする請求項１４〜１６の何れか１項に記載の方法。
【請求項１８】
使用されるゲート材料に応じて、上記半導体合金における第２の半導体材料（Ｇｅ）の比率を設定することを特徴とする請求項１４〜１７の何れか１項に記載の方法。
【請求項１９】
ｎ型電界効果トランジスタまたはｐ型電界効果トランジスタに必要な対称性に応じて、上記半導体合金における第２の半導体材料（Ｇｅ）の比率を設定することを特徴とする請求項１５〜１８の何れか１項に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、ヘテロ構造を有した電界効果トランジスタ、およびその製造方法、特に、完全に空乏化した能動領域を有する１００ｎｍ未満の電界効果トランジスタに関する。
【０００２】
半導体部品、特に電界効果トランジスタの開発が進むにつれて、集積度およびスイッチング速度を改善するために、最小加工寸法をさらに小さくする努力がなされている。しかしながら、これに関しては、半導体材料内での荷電キャリアの移動度に制限があるため、特定の制限に直面することになる。半導体結晶内にある、電子および正孔の荷電キャリアの移動度の上限は、その半導体結晶の物理的特性に依存している。このため、電界効果トランジスタのスイッチング速度は、その半導体結晶によって固有に制限される。その上、集積度を上げるために必要な、いわゆる高誘電率ゲート誘電体（すなわち、誘電率が高い誘電体）によって、荷電キャリアの移動度が低下する。
【０００３】
このため、いわゆる応力緩和半導体層、または歪み半導体層を有した半導体が開発され、歪み半導体結晶における荷電キャリアの移動度を改善できるようになった。
【０００４】
例えば、マイクロコントローラ、マイクロプロセッサ、電気通信用チップなどの今日の論理チップでは、各適用合わせて、電界効果トランジスタ（ｎ／ｐ−ＭＯＳ）の閾値電圧（Ｖｔ）が極めて正確に設定可能になることが大いに求められている。従来のｎ＋／ｐ＋多結晶ゲート電極を有する電界効果トランジスタ（例えばＣＭＯＳ）では、通常、その閾値電圧が、基板ドーピングによって設定される。しかしながら、以下に説明する完全空乏型半導体構造、または「完全空乏型ＳＯＩ」構造では、基板ドーピングによって電界効果トランジスタの上記閾値電圧を設定するという通常の手法を使用することができない。なぜなら、小さいアクティブボリュームにおいてドーパントが統計的に変化するため、閾値電圧が極めて深刻に変動するからである。これは回路設計者には容認できない変動である。その上、ｎ／ｐドープされたポリシリコンをゲート電極として用いることができなくなる。なぜなら、これらの材料によって閾値電圧が極めて低くなり、次世代の論理部品には不適切であるためである。
【０００５】
これらの問題を取り除く方法の１つとして、ゲートキャパシタンスを変えることによって、電界効果トランジスタの閾値電圧を設定する方法がある。この方法は、ゲートキャパシタンスが低下したときに電界効果トランジスタの閾値電圧が上昇するという状況を利用したものである。
【０００６】
電界効果トランジスタの閾値電圧を設定する別の方法としては、いわゆるフラットバンド電圧を適切に変えるという従来の方法がある。フラットバンド電圧は基本的に、ゲート電極の仕事関数と基板材料の仕事関数との差に依存している。例えば、非ドープＦＤ−ＳＯＩ構造（完全欠乏型ＳＯＩ）では、仕事関数が４．７ｅＶである金属からなるゲート電極を用いると、閾値電圧がｎ−ＭＯＳ電界効果トランジスタとｐ−ＭＯＳ電界効果トランジスタとで対称になる。しかしながら、この手法によると、ｎ−ＭＯＳ電界効果トランジスタおよびｐ−ＭＯＳ電界効果トランジスタにおける閾値電圧が、約５００ｍＶと非常に高くなってしまうため、次世代の論理部品には適さない。従来の方法および上記タイプの電界効果トランジスタは、いわゆる特定用途向け集積回路（application specific integrated circuit; ASIC）、あるいは、電界効果トランジスタの閾値電圧が高くても３５０ｍＶ必要であるマイクロプロセッサには特に使用できない。
【０００７】
基本的には、適切または十分に低い閾値電圧を生成できるように、例えば適切なドーパントを埋め込む、あるいは異なる金属または合金を用いることによって、ゲート電極の仕事関数を変えるという試みもさらに可能である。しかしながら、厳密に正確な材料を実際に見つけて、それらをＣＭＯＳプロセスに集積するという点において、非常に大きな困難が生じる。特に、ｎ−ＭＯＳおよびｐ−ＭＯＳ電界効果トランジスタ用のＣＭＯＳ回路の閾値電圧を対称にする必要性によって、極めてコスト負担の大きい解決策が必要となる。
【０００８】
それゆえ、本発明は、簡潔にかつ低コストで、電界効果トランジスタの閾値電圧を非常に正確に設定することができる、ヘテロ構造を有する電界効果トランジスタ及びその製造方法を提供することを目的としている。
【０００９】
本発明によれば、上記の目的は、電界効果トランジスタに関する請求項１及び３に記載の特徴点、及び製造方法に関する請求項１３に記載の特徴点により達成される。
【００１０】
第１の変形例によれば、電界効果トランジスタは、最上層として第１の半導体材料からなる緩和単結晶半導体層を有するキャリア材料を備えている。歪み単結晶半導体層は、緩和単結晶半導体層上に形成されている。歪み単結晶半導体層は、第１の半導体材料及び少なくとも１つの第２の半導体材料を有する半導体合金を含み、第２の半導体材料の比率が自在に設定可能になっている。歪み単結晶半導体層上には、ゲート絶縁層及びゲート層が配されている。この構成では、少なくとも歪み単結晶半導体層に、ドレイン／ソース領域が、ゲート層に対し側方に形成されて、非ドープチャネル領域（Ｋ）が規定される。半導体合金を含む歪み単結晶半導体層内の第２の半導体材料の比率の変更により、電界効果トランジスタの閾値電圧を非常に正確に設定することができる。この場合、歪み半導体材料による高い荷電キャリア特性を継続して利用できるという利点がある。
【００１１】
第２の変形例によれば、キャリア材料の最上層と、第２の半導体材料の比率が自在に設定可能になった半導体合金を含む歪み単結晶半導体層との間に、さらなる緩和単結晶半導体層が挿入されていてもよい。上記さらなる緩和単結晶半導体層は、第１の緩和単結晶半導体層上に形成されており、第１の半導体材料及び少なくとも１つの第２の半導体材料を有するさらなる半導体合金を含み、さらなる半導体合金内の第２の半導体材料のさらなる比率が自在に設定可能になっている。さらに、第１の半導体材料を含むさらなる歪み単結晶半導体層が、上記さらなる緩和単結晶半導体層表面に形成されている。ｐ型電界効果トランジスタとｎ型電界効果トランジスタとでバンド端の不連続が非対称になることに起因する非対称性を補正することが可能になる。その結果、ゲート電極材料が同一になり、基板材料が同一になり、ｐ型電界効果トランジスタとｎ型電界効果トランジスタとの両方で対称な閾値電圧が得られる。これにより、特に、高品質のＣＭＯＳ回路を容易に製造することができる。
【００１２】
上記緩和単結晶半導体層と上記歪み単結晶半導体層との厚さの合計が、チャネル領域の長さの１／３未満になっていることが好ましい。この結果、いわゆる完全空乏型半導体構造が確実に得られる。
【００１３】
上記ゲート層には、仕事関数が４．５ｅＶ〜４．９ｅＶ、好ましくは４．７ｅＶである金属材料が含まれていることが好ましい。このような金属材料は、いわゆる「ミッドギャップ」金属と呼ばれている。
【００１４】
第１の半導体材料としてシリコン用いられ、第２の半導体材料としてゲルマニウムが用いられていることが好ましい。この結果、容易に制御可能な材料を用いて、要求される半導体合金は、その比率に関して、十分正確に設定可能になる。
【００１５】
一例として、ＳＯＩ（シリコンオンインシュレーター）基板がキャリア材料として用いられる。この場合、「埋め込み酸化物」としての埋め込みＳｉＯ２ 絶縁層を有するシリコン基板を用いることも可能である。
【００１６】
適したゲートキャパシタンスを実現するために、ＳｉＯ２ 、またはいわゆる高誘電率ゲート誘電体がさらに用いられる。この結果、非常に容易な製造が可能になる、あるいは、ゲートキャパシタンスを非常に増加させることが可能になる。
【００１７】
上記歪み単結晶半導体層の厚さが、Ｇｅ比率が０．５未満で安定な応力または安定な歪みを保証するように選択されたことが好ましい。静電学的な見地からすると、このような層の厚さにより、最大約２０〜３０ｎｍまでの長さになったチャネルを実現することが可能になる（短チャネル効果）。
【００１８】
電界効果トランジスタは、ＣＭＯＳ回路として用いられることが好ましい。この場合、電界効果トランジスタの層構造に同一の材料を用いる。その結果、ｎ型電界効果トランジスタとｐ型電界効果トランジスタとで、閾値電圧が対称になる。
【００１９】
ヘテロ構造を有する電界効果トランジスタの製造方法に関しては、まず、最上層として第１の半導体材料からなる緩和単結晶半導体層を有するキャリア材料を準備することが好ましい。その次に、緩和単結晶半導体層表面に歪み単結晶半導体層を形成する。歪み単結晶半導体層は、第１の半導体材料及び少なくとも１つの第２の半導体材料を有する半導体合金を含み、第２の半導体材料の比率が自在に設定可能になっている。歪み単結晶半導体層表面に、ゲート絶縁層及びゲート層を順次形成する。この場合、最終的に、非ドープチャネル領域を規定するために、少なくとも歪み単結晶半導体層に、ドレイン領域及びソース領域をゲート層に対し側方に形成する。これにより、閾値電圧が自在に設定可能になった電界効果トランジスタの製造が、非常に簡単かつ低コストになる。
【００２０】
また、同一の材料の使用により、ｎ型電界効果トランジスタとｐ型電界効果トランジスタとで対称な閾値電圧を実現するために、キャリア材料の最上層と半導体合金を含む歪み単結晶半導体層との間に、自在に設定可能なさらなる半導体合金を含むさらなる緩和単結晶半導体層、及び、第１の半導体材料を含むさらなる歪み単結晶半導体層を挿入することが可能である。ここで、さらに挿入された半導体合金の比率は、閾値電圧を対称にするために、自在に設定可能になっている。
【００２１】
キャリア材料に、歪み単結晶半導体層及び緩和単結晶半導体層を形成する際に、エピタキシー法、及び特に分子線エピタキシー法を用いることが好ましい。その結果、非常に小さい厚さの層を、正確にかつ簡潔に製造することが可能になる。
【００２２】
本発明について、図面を参照しながら、典型的な実施形態に基づいてさらに詳しく説明する。
【００２３】
図面は以下の通りである。
【００２４】
図１は、第１の典型的な実施形態に係る、ヘテロ構造を有した電界効果トランジスタの簡略断面図を示す。
【００２５】
図２Ａおよび図２Ｂは、フラットバンド電圧および反転の場合における、図１に示す電界効果トランジスタのバンド端形状の簡易図を示す。
【００２６】
図３は、Ｇｅｘ Ｓｉ１−ｘ 半導体合金の場合における、バンドギャップとＧｅとの比率の関係の簡略図を示す。
【００２７】
図４は、歪み半導体層および緩和半導体層の生産の可能性を表す簡略図を示す。
【００２８】
図５は、歪みＳｉ半導体層上に形成された、歪みＧｅｘ Ｓｉ１−ｘ 半導体合金に対するバンド端形状の簡略図を示す。
【００２９】
図６は、第２の典型的な実施形態に係る、ヘテロ構造を有した電界効果トランジスタの簡易断面図を示す。
【００３０】
図７は、フラットバンド電圧および反転の場合における、図６に示す電界効果トランジスタのバンド端形状の簡易図を示す。
【００３１】
本発明の一例として、Ｓｉが第１の半導体材料として用いられていており、Ｇｅが第２の半導体材料として用いられていており、かつＧｅｘ Ｓｉ１−ｘ が半導体合金として用いられているヘテロ構造を有した電界効果トランジスタについて説明する。しかしながら、本発明はこれに限定されるものではなく、別の半導体材料を同様に含んだ電界効果トランジスタをも包含するものである。
【００３２】
図１は、第１の典型的な実施形態に係る、ヘテロ構造を有した電界効果トランジスタの簡略断面図を示している。
【００３３】
本発明に係る電界効果トランジスタでは、一例として、いわゆるＳＯＩ基板（シリコンオンインシュレーター）がキャリア材料として用いられる。このＳＯＩ基板は、半導体基板１と、半導体基板１上に形成された薄絶縁層２と、薄絶縁層２上に形成された半導体層３とを有有している。）半導体基板１は、例えばシリコンを含んでおり、絶縁層２はＳｉＯ２を含んでいる。そして、最上層３は、シリコンからなる緩和単結晶半導体層を含んでいる。
【００３４】
以下に繰り返し使用される緩和および歪み半導体層という用語は、本件では、外部の境界状態によって緩和し、あるいは歪み、その結果として電気特性が変化する単結晶半導体層に関連している。
【００３５】
ＳＯＩ基板の代わりに、キャリア材料は、例えば、埋め込み絶縁層が酸素注入によって絶縁層２として表面領域に形成されている従来の半導体ウェハであってもよい。このタイプの埋め込み絶縁層は、「埋め込み酸化膜」とも称される。
【００３６】
緩和半導体層３は、第１の半導体材料（例えばＳｉ）を含んでおり、厚さは３〜５ｎｍである。この場合、層の厚さは、例えばエピタキシャル半導体成長によって所望の厚さにさらに設定してもよい。
【００３７】
次に、好ましくは堆積法を用いて、緩和半導体層３の表面に歪み単結晶半導体層４が形成される。上記歪み単結晶半導体層は、半導体合金を含んでいる。この半導体合金は、歪み半導体層３の第１の半導体材料（つまりシリコン）を含むとともに、例えばゲルマニウムなどの第２の半導体材料を少なくとも１つ含んでいる。この結果、いわゆるＩＶ−ＩＶ半導体合金Ｇｅｘ Ｓｉ１−ｘ となる。第２の半導体材料すなわちゲルマニウムの比率ｘは、上記堆積工程中に自在に設定可能である。この場合、プロセスパラメータを用いて、設定の正確度を非常に容易に決定することができる。用いる堆積法は、エピタキシャル法であることが好ましく、特に、いわゆる分子線エピタキシー法であることが好ましい。
【００３８】
ゲルマニウムの比率ｘを自由に設定できるという利点によって、電界効果トランジスタの閾値電圧を４５０ｍＶの範囲内で変えることができ、そして極めて正確に設定できるようになる。これについては以下に詳述する。
【００３９】
しかしながら、まず、電界効果トランジスタを完成させるためのさらなる製造工程について簡単に説明する。厚さが約３〜５ｎｍの歪み半導体層４が形成された後に、例えば、ＳｉＯ２、またはいわゆる「高誘電率誘電体」を含むゲート絶縁層５が形成される。特に、高い誘電率を有する上記のような誘電体は、閾値電圧に不可欠なゲートキャパシタンスを上げることができるという利点がある。基本的には、ゲート絶縁層５として、他の材料、特に、ＯＮＯ連続層（layer sequence）（酸素−窒素−酸素）などの多層構造を用いることもできる。上記層５の厚さは、１〜１０ｎｍの範囲内にあり、特に１〜２ｎｍであることが好ましい。
【００４０】
次に、ゲート絶縁層５の表面にゲート層６が形成される。このゲート層６は、好ましくは金属材料であり、特に、仕事関数が４．５ｅＶ〜４．９ｅＶのいわゆる「ミッドギャップ」金属であることが好ましい。特に、用いられる半導体材料としてのゲルマニウムおよびシリコンに対しては、ｎ−ＭＯＳ電界効果トランジスタとｐ−ＭＯＳ電界効果トランジスタとで対称的な閾値電圧を実現するために、仕事関数が４．７ｅＶである「ミッドギャップ」金属を考慮することが適切である。従って、ゲート層６またはゲート電極Ｇに対して、例えば、ＮｉＳｉ、ＴｉＮ、ＣｏＳｉなどの金属材料を用いることも可能である。ゲート層６の厚さは、例えば６〜１００ｎｍである。
【００４１】
ゲート絶縁層５およびゲート層６が形成された後に、ゲート積層をパターン形成するために、従来技術によるパターン形成が行われる。図１に示すゲート積層は、例えばフォトリソグラフィ法と、これに続くエッチング法とによって形成される。次に、スペーサ（図示せず）を用いて、ゲート積層をマスクとして用いてイオン注入を行ってもよい。この結果、少なくとも歪み半導体層４内、さらに緩和半導体層３内に、ソース領域Ｓおよびドレイン領域Ｄが形成される。
【００４２】
このように、非ドープチャネルＫを有する電界効果トランジスタが得られる。この非ドープチャネルＫの側方は、ドレイン領域Ｄとソース領域Ｓとによって規定されると共に、高さは、絶縁層２とゲート絶縁層５とによって高さが限定される。いわゆる「完全欠乏型」電界効果トランジスタを実現するために、緩和半導体層３の厚さと、歪み半導体層４の厚さとの和は、チャネル領域Ｋの長さＬの３分の１未満である。
【００４３】
本発明によると、特にＦＤ−ＳＯＩ電界効果トランジスタ（完全欠乏型ＳＯＩ）の閾値電圧は、歪み層４内の半導体合金の半導体比率を変えることによって、適宜かつ非常に正確に設定できる。これについては、図２〜図４を参照にしながら、より詳しくかつ具体的に説明する。
【００４４】
図２Ａおよび図２Ｂは、それぞれ、ｐ−ＭＯＳ電界効果トランジスタに対してフラットバンド電圧、つまり価電子帯および伝導帯がフラットな形状を示す電圧を印加した場合における、図１に示す層構造のバンド端形状を概略的に示した簡易図である。図２Ｂは、反転、つまりゲート層６に電圧Ｖｇ を印加した場合を示す。この場合、ｆは半導体のフェルミ準位を表し、ｆｍ は金属ゲート層６のフェルミ準位を表している。ｆｍ は、金属の場合における伝導バンド端と一致する。ＥＧはそれぞれバンドギャップを表しており、基本的に、価電子帯から伝導帯へと電子を「励起」するために必要なエネルギーを規定する。さらに、ΔＥｃおよびΔＥｖは、伝導帯および価電子帯のバンド端の各不連続を表している。この不連続はそれぞれ、緩和シリコン３と歪みＧｅｘＳｉ１−ｘ半導体合金との遷移において生じる。
【００４５】
図３は、上記バンドギャップＥＧの動作を、上記第２の半導体材料の比率ｘ、すなわちＧｅの比率の関数として、示したグラフ図である。図３によると、ゲルマニウムの比率ｘがゼロである場合、バンドギャップＥＧはシリコンのバンドギャップＥＧと同じであり、１．１２ｅＶである。一方、ゲルマニウムの比率ｘが１（１００％）である場合には、純ゲルマニウム半導体結晶が存在しているため、０．６７ｅＶのゲルマニウムのバンドギャップＥＧが得られる。歪み半導体層４の半導体合金内にあるゲルマニウムの比率を０＜ｘ＜１に変えることによって、図２Ａに示すバンドギャップＥＧを非常に正確に設定できるようになる。この結果、歪み半導体層４における反転を表している図２Ｂに示す閾値電圧が決定される。所定の電圧Ｖｇを印加すると、これに応じて上記バンドが曲がる。このとき上記バンドは、ゲート絶縁層５の表面にある歪み層４の価電子帯がフェルミ準位ｆに達して、そして反転が起こるような方法によって曲がる。この時点において、上記電界効果トランジスタのチャネルが導電性となり、この結果、閾値電圧が決定される。
【００４６】
図３に従って、第１の典型的な実施形態による電界効果トランジスタでは、ゲルマニウムの比率ｘを任意に変えることによってバンドギャップを変更して、最終的には閾値電圧を任意に変えることが可能である。
【００４７】
図４は、結晶成長の異なる可能性、特に、緩和出発材料上に緩和半導体層を形成できる可能性、あるいは緩和出発材料上に歪み半導体層を形成できる可能性を示した簡略図である。この図によると、半導体合金ＧｅｘＳｉ１−ｘは、半導体材料Ｓｉよりも大きい結晶構造または格子定数を有している。これらの層が結合された場合には、右側に示す結晶構造が励起する。そして、境界層における転位または表面欠陥のいずれかのために、緩和Ｓｉ層上に歪みＧｅｘＳｉ１−ｘ層が形成される。あるいは、下の方に示す図の場合では、このようなタイプの転位は境界層において存在していない。この結果、機械的な歪みまたは応力が生じたときに、上記結晶の異なった格子定数が互いに適合される。図示されている場合においては、緩和Ｓｉ層上に歪みＧｅｘＳｉ１−ｘ層半導体合金が形成される結果となる。半導体のこのようなヘテロ構造に関するより詳しい情報は、具体的には、参考文献John C. Bean: "Silicon-Based Semiconductor Heterostructures: Col. IV Bandgap Engineering、" IEEE会報、第８０巻、No. 4、１９９２年４月、に記載されている。
【００４８】
閾値電圧は、半導体のフェルミ準位ｆと伝導／価電子帯エッジとの距離に依存しているため、Ｇｅ比率ｘを用いて、ｎ／ｐ−ＭＯＳ電界効果トランジスタの閾値電圧を約２００ｍＶ程度に、かつ変更可能なように設定することが可能である。しかしながら、非歪みＳｉ上の歪みＧｅｘＳｉ１−ｘの場合では、バンド端の不連続が、２０％の位置における伝導帯と、８０％の位置における価電子帯との間で共通になっているため、図２Ａ及び図２Ｂにおける閾値電圧は、ｎ型電界効果トランジスタとｐ型電界効果トランジスタとで、対称になっていない。仕事関数が４．７ｅＶ−２００ｍＶであるゲート層６に適した金属を選択することによって、純シリコン内のｎ型およびｐ型電界効果トランジスタの閾値電圧を、−１００ｍＶまたは＋１００ｍＶ、すなわち、例えば４００ｍＶまたは６００ｍＶへとそれぞれシフトさせることができる。図１および図２において提案されている半導体のヘテロ構造の場合では、Ｇｅ比率ｘを用いて、ｎ型およびｐ型電界効果トランジスタの閾値電圧を、それぞれ３４０ｍＶおよび３６０ｍＶまで極めて正確に設定できる。
【００４９】
ゲート電極に対して、上記のような適切なゲート層または「ミッドギャップ」金属を選択することは非常に難しく、不十分な結果しか得られないことも多い。従って、第２の典型的な実施形態に従って、緩和Ｓｉと歪みＧｅｘＳｉ１−ｘ半導体合金との間に配置された別の緩和ＧｅｙＳｉ１−ｙ層および別の歪みＳｉ層を用いることができる。従って、共通のゲート電極またはゲート層を１つのみと、半導体のヘテロ構造におけるＧｅ比率ｘおよびｙの対応した構成を用いることによって、対称の閾値電圧を設定することができる。
【００５０】
図５は、歪みＧｅｘＳｉ１−ｘ層および歪みＳｉ層のバンド端形状を示す簡易図である。伝導帯と価電子帯とのバンド端の不連続が反対方向に分布しているため、前述した非対称は、適切な中間層を用いて、あるいはこの中間層のＧｅ比率を設定することによって適宜修正できる。
【００５１】
図６は、第２の典型的な実施形態による電界効果トランジスタの簡易側面図である。図１に示す層と同一の層、または対応している層については同じ符号が用いられている。また、以下では説明を繰り返さないものとする。
【００５２】
ここでもまた、キャリア材料上にヘテロ構造が形成される。このキャリア材料は、最上層として、例えばシリコンなどの第１の半導体材料からなる単結晶半導体層３０を備えている。上記キャリア材料は、この形態においてもまた、シリコン基板１０と絶縁層２０とを含んだＳＯＩ基板、あるいは埋め込み絶縁層（埋め込み酸化膜）を含んだ半導体基板のいずれかを有している。
【００５３】
しかし第１の典型的な実施形態とは対照的に、第１の緩和単結晶半導体層３０の表面において、第２の緩和単結晶半導体層４０が形成されている。第２の緩和単結晶半導体層４０は、第１の半導体材料Ｓｉと、少なくとも１つの第２の半導体材料Ｇｅとを有する第１の半導体合金を含んでいる。より正確に言うと、第１の半導体合金としてのＧｅｙＳｉ１−ｙは、好ましくは分子線エピタキシー法によって形成されている。この形態においてもまた、前述した閾値電圧の非対称を補正するために、ゲルマニウム比率ｙを自由に設定できる。次に、第１の半導体材料、すなわちシリコンを含んだ第１の歪み単結晶半導体層５０が、第２の緩和半導体層４０上に形成される。この形態においてもまた、エピタキシャル法、特に分子線エピタキシー法を用いてよい。最後に、第１の歪み半導体層５０の表面において、第２の歪み単結晶半導体層６０が形成される。第２の歪み単結晶半導体層６０は、第１および第２の半導体材料、すなわちＧｅｘＳｉ１−ｘを含んだ第２の半導体合金を有している。上記第２の半導体材料の第２の比率ｘ、または第２のゲルマニウム比率ｘは、ここでもまた、自由に設定できる。
【００５４】
歪み半導体および緩和半導体の合金を、これらのゲルマニウムの異なった比率ｘおよびｙと組み合わせることによって、図７に示すような対称のバンド端形状を実現することができる。この結果、任意のゲート材料および任意のゲート絶縁層７０に対し、簡単かつ費用効率の良い方法により、ｎ−ＭＯＳ電界効果トランジスタとｐ−ＭＯＳ電界効果トランジスタとで対称的な閾値電圧を実現することができる。特に、ｎ型電界効果トランジスタとｐ型電界効果トランジスタとが互いに結合されているようなＣＭＯＳ回路を実現する際には、上記のような電界効果トランジスタを用いることができる。図７では、フラットバンド電圧の場合におけるバンド端形状は実線によって示されていて、反転の場合におけるバンド端形状は破線によって示されている。
【００５５】
ここでもまた、上記電界効果トランジスタは、第１の典型的な実施形態の場合と同様に完成される。ゲート絶縁層７０およびゲート層８０のパターン形成に続いて、例えば、ソース領域Ｓおよびドレイン領域Ｄを形成するためにイオン注入が行われる。
【００５６】
層の厚さに関しては、例えば、第１の緩和半導体層３０は３〜１０ｎｍの厚さに設定され、第２の緩和半導体層４０は３〜２０ｎｍの厚さに設定される。第１の歪み半導体層５０の厚さは、例えば３〜２０ｎｍであり、好ましくは３〜５ｎｍである。一方、第２の歪み半導体層６０の厚さは３〜２０ｎｍであり、好ましくは３〜５ｎｍである。ゲート絶縁層７０の厚さは１〜１０ｎｍであり、一方、ゲート層８０の厚さは約１００ｎｍであってよい。
【００５７】
特に、上述した典型的な実施形態においては、各半導体層の厚さは、任意に選択されたゲルマニウムの比率ｘおよびｙの値０〜０．５に対し、安定した応力または安定した歪みを保証にするように選択されることに注目すべきである。このタイプの層の厚さは、静電学的な見地からすると、最大約２０〜３０ｎｍまでのチャネル長Ｌを支持する（短チャネル効果）。
【００５８】
上記のような方法によって、閾値電圧を極めて正確に、かつ自由に選択できるような方法によって設定できる完全欠乏型チャネル領域を有する電界効果トランジスタが得られる。
【００５９】
例えば、電界効果トランジスタの必要な閾値電圧が約３５０ｍＶまたはそれ未満であるマイクロコントローラ、マイクロプロセッサ、または電気通信用チップなど次世代の論理半導体部品は、特に、上記のように費用効率の良い、かつ極めて正確に適合された方法によって製造できる。従って、ｐ−ＭＯＳおよびｎ−ＭＯＳ電界効果トランジスタに対して、通常のゲート材料、または異なる製造工程を用いる必要がない。
【００６０】
本発明について、歪みＧｅｘＳｉ１−ｘ半導体合金層を含んだ、ＣＭＯＳ回路用の完全欠乏型のｐ型電界効果トランジスタに基づいて説明した。しかしながら、本発明はこれに限定されるものではなく、別の半導体材料を同様に含んだ電界効果トランジスタをも包含するものである。
【図面の簡単な説明】
【００６１】
【図１】第１の典型的な実施形態に係る、ヘテロ構造を有した電界効果トランジスタの簡略断面図を示す。
【図２Ａ】フラットバンド電圧および反転の場合における、図１に示す電界効果トランジスタのバンド端形状の簡易図を示す。
【図２Ｂ】フラットバンド電圧および反転の場合における、図１に示す電界効果トランジスタのバンド端形状の簡易図を示す。
【図３】ＧｅｘＳｉ１−ｘ半導体合金の場合における、バンドギャップとＧｅとの比率の関係の簡略図を示す。
【図４】歪み半導体層および緩和半導体層の生産の可能性を表す簡略図を示す。
【図５】歪みＳｉ半導体層上に形成された、歪みＧｅｘＳｉ１−ｘ半導体合金に対するバンド端形状の簡略図を示す。
【図６】第２の典型的な実施形態に係る、ヘテロ構造を有した電界効果トランジスタの簡易断面図を示す。
【図７】フラットバンド電圧および反転の場合における、図６に示す電界効果トランジスタのバンド端形状の簡易図を示す。
【図１】
2007515800.tif 000003
【図２Ａ】
2007515800.tif 000004
【図２Ｂ】
2007515800.tif 000005
【図３】
2007515800.tif 000006
【図４】
2007515800.tif 000007
【図５】
2007515800.tif 000008
【図６】
2007515800.tif 000009
【図７】
2007515800.tif 000010
【手続補正書】
【提出日】平成17年7月15日(2005.7.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ヘテロ構造を有する電界効果トランジスタであって、
最上層として、第１の半導体材料（Ｓｉ）からなる緩和単結晶半導体層（３）を有するキャリア材料（１，２，３）と、
緩和単結晶半導体層（３）上に形成された歪み単結晶半導体層（４）と、
歪み単結晶半導体層（４）上に形成されたゲート絶縁層（５）と、
ゲート絶縁層（５）上に形成されたゲート層（６）と、を備え、
少なくとも歪み単結晶半導体層（４）に、ドレイン／ソース領域（Ｄ／Ｓ）が、ゲート層（６）に対し側方に形成されて、非ドープチャネル領域（Ｋ）が規定されるとともに、
歪み単結晶半導体層（４）は、第１の半導体材料（Ｓｉ）及び少なくとも１つの第２の半導体材料（Ｇｅ）を有する半導体合金を含み、第２の半導体材料（Ｇｅ）の比率ｘが自在に設定可能になっているとともに、
緩和単結晶半導体層（３）の厚さが３〜５ｎｍになっており、歪み単結晶半導体層（４）の厚さが３〜５ｎｍになっている、電界効果トランジスタ。
【請求項２】
ヘテロ構造を有する電界効果トランジスタであって、
最上層として、第１の半導体材料（Ｓｉ）からなる第１の緩和単結晶半導体層（３０）を有するキャリア材料（１０，２０，３０）と、
第１の緩和単結晶半導体層（３０）上に形成された第２の緩和単結晶半導体層（４０）と、
第２の緩和単結晶半導体層（４０）上に形成され、第１の半導体材料（Ｓｉ）を含む第１の歪み単結晶半導体層（５０）と、
第１の歪み単結晶半導体層（５０）上に形成された第２の歪み単結晶半導体層（６０）と、
第２の歪み単結晶半導体層（６０）上に形成されたゲート絶縁層（７０）と、
ゲート絶縁層（７０）上に形成されたゲート層（８０）と、を備え、
少なくとも第２の歪み単結晶半導体層（６０）に、ドレイン／ソース領域（Ｄ／Ｓ）が上記ゲート層に対し側方に形成されて、非ドープチャネル領域（Ｋ）が規定されるとともに、
第２の緩和単結晶半導体層（４０）は、第１の半導体材料（Ｓｉ）及び少なくとも１つの第２の半導体材料（Ｇｅ）を有する第１の半導体合金を含み、第２の半導体材料（Ｇｅ）の第１比率ｙが自在に設定可能になっており、
第２の歪み単結晶半導体層（６０）は、第１の半導体材料（Ｓｉ）及び少なくとも第２の半導体材料（Ｇｅ）を有する第２の半導体合金を含み、第２の半導体材料（Ｇｅ）の第２比率ｘが自在に設定可能になっている、電界効果トランジスタ。
【請求項３】
第１の緩和単結晶半導体層（３０）の厚さが３〜１０ｎｍになっており、
第２の緩和単結晶半導体層（４０）の厚さが３〜２０ｎｍになっており、
第１の歪み単結晶半導体層（５０）の厚さが３〜２０ｎｍになっており、
第２の歪み単結晶半導体層（６０）の厚さが２〜２０ｎｍになっていることを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項４】
上記緩和単結晶半導体層と上記歪み単結晶半導体層と（３，４，３０，４０，５０，６０）の厚さの合計が、上記チャネル領域（Ｋ）の長さ（Ｌ）の１／３未満になっていることを特徴とする請求項１〜３の何れか１項に記載の電界効果トランジスタ。
【請求項５】
上記半導体合金における第２の半導体材料の比率が０．５未満になっており、
上記半導体合金を有する歪み単結晶半導体層の厚さが、安定な歪みを保証するように選択されたことを特徴とする請求項１〜４の何れか１項に記載の電界効果トランジスタ。
【請求項６】
上記ゲート絶縁層（５，７０）の厚さが１〜１０ｎｍになっていることを特徴とする請求項１〜５の何れか１項に記載の電界効果トランジスタ。
【請求項７】
上記ゲート層（６，８０）には、仕事関数が４．５ｅＶ〜４．９ｅＶ、好ましくは４．７ｅＶである金属材料が含まれていることを特徴とする請求項１〜６の何れか１項に記載の電界効果トランジスタ。
【請求項８】
上記第１の半導体材料は、シリコンからなり、
上記第２の半導体材料は、ゲルマニウムからなっていることを特徴とする請求項１〜７の何れか１項に記載の電界効果トランジスタ。
【請求項９】
上記キャリア材料は、絶縁層（２，２０）を有するＳＯＩ基板を構成していることを特徴とする請求項１〜８の何れか１項に記載の電界効果トランジスタ。
【請求項１０】
上記キャリア材料は、埋め込みＳｉＯ２絶縁層（２，２０）を有するシリコン基板を構成していることを特徴とする請求項１〜８の何れか１項に記載の電界効果トランジスタ。
【請求項１１】
上記ゲート絶縁層（５，７０）には、ＳｉＯ２、または高誘電率ゲート誘電体が含まれていることを特徴とする請求項１〜１０の何れか１項に記載の電界効果トランジスタ。
【請求項１２】
ＣＭＯＳ回路の一部分であることを特徴とする請求項１〜１１の何れか１項に記載の電界効果トランジスタ。
【請求項１３】
ヘテロ構造を有する電界効果トランジスタの製造方法であって、
ａ）最上層として第１の半導体材料（Ｓｉ）からなる緩和単結晶半導体層（３）を有するキャリア材料（１，２，３）を準備する工程と、
ｂ）緩和単結晶半導体層（３）表面に、厚さ３〜５ｎｍの歪み単結晶半導体層（４）を形成する工程と、
ｃ）歪み単結晶半導体層（４）表面にゲート絶縁層（５）を形成する工程と、
ｄ）ゲート絶縁層（５）表面にゲート層（６）を形成する工程と、
ｅ）ゲート絶縁層（５）及びゲート層（６）をパターンニングし、パターン化されたゲート積層を形成する工程と、
ｆ）非ドープチャネル領域（Ｋ）を規定するために、少なくとも歪み単結晶半導体層（４）に、マスクとしてパターン化されたゲート積層を用いてイオン打ち込みを行い、ドレイン／ソース領域（Ｄ／Ｓ）を形成する工程と、を含み、
上記ｂ）工程では、歪み単結晶半導体層（４）は、第１の半導体材料（Ｓｉ）及び少なくとも１つの第２の半導体材料（Ｇｅ）を有する半導体合金を含み、第２の半導体材料（Ｇｅ）の比率ｘが自在に設定可能になっている、方法。
【請求項１４】
ヘテロ構造を有する電界効果トランジスタの製造方法であって、
ａ）第１の緩和単結晶半導体層を有し、かつ、最上層が第１の半導体材料（Ｓｉ）からなるキャリア材料（１０，２０，３０）を準備する工程と、
ｂ）第１の緩和単結晶半導体層（３０）表面に第２の緩和単結晶半導体層（４０）を形成する工程と、
ｃ）上記第１の半導体材料（Ｓｉ）を用いて、第２の緩和単結晶半導体層（４０）表面に第１の歪み単結晶半導体層（５０）を形成する工程と、
ｄ）第１の歪み単結晶半導体層（５０）表面に第２の歪み単結晶半導体層（６０）を形成する工程と、
ｅ）第２の歪み単結晶半導体層（６０）表面にゲート絶縁層（７０）を形成する工程と、
ｆ）ゲート絶縁層（７０）表面にゲート層（８０）を形成する工程と、
ｇ）ゲート絶縁層（７０）及びゲート層（８０）をパターンニングし、パターン化されたゲート積層を形成する工程と、
ｈ）非ドープチャネル領域（Ｋ）を規定するために、少なくとも第２の歪み単結晶半導体層（６０）に、マスクとしてパターン化されたゲート積層を用いてイオン打ち込みを行い、ドレイン／ソース領域（Ｄ／Ｓ）を形成する工程と、を含み、
上記第２の緩和単結晶半導体層（４０）は、第１の半導体材料（Ｓｉ）及び少なくとも１つの第２の半導体材料（Ｇｅ）を有する第１の半導体合金を含み、第２の半導体材料（Ｇｅ）の第１比率ｙが自在に設定可能になっており、
上記ｄ）工程では、第１の半導体材料（Ｓｉ）及び少なくとも１つの第２の半導体材料（Ｇｅ）を有する第２の半導体合金を用い、第２の半導体材料（Ｇｅ）の第２比率ｘが自在に設定可能になっている、方法。
【請求項１５】
分子線エピタキシー法により、上記緩和単結晶半導体層及び／または上記歪み単結晶半導体層の形成を行うことを特徴とする請求項１３または１４に記載の方法。
【請求項１６】
上記半導体合金における第２の半導体材料の比率が０．５未満になっており、
上記半導体合金を有する歪み単結晶半導体層の厚さは、安定な歪みを保証するように、選択されていることを特徴とする請求項１３〜１５の何れか１項に記載の方法。
【請求項１７】
使用されるゲート材料に応じて、上記半導体合金における第２の半導体材料（Ｇｅ）の比率を設定することを特徴とする請求項１３〜１６の何れか１項に記載の方法。
【請求項１８】
ｎ型電界効果トランジスタまたはｐ型電界効果トランジスタに必要な対称性に応じて、上記半導体合金における第２の半導体材料（Ｇｅ）の比率を設定することを特徴とする請求項１３〜１７の何れか１項に記載の方法。
【国際調査報告】
2007515800.tif 000011
2007515800.tif 000012
2007515800.tif 000013
2007515800.tif 000014
2007515800.tif 000015
2007515800.tif 000016
2007515800.tif 000017
2007515800.tif 000018