(57)【要約】  メモリセルの論理状態を表わす電流のような、入力電流をセンスまたは測定する装置および方法。センシング回路は、増幅器、コンデンサ、電流源回路、クロック制御された比較器、およびクロックカウンタを含む。電流源回路は、充電期間および放電期間中に、コンデンサへ電流を供給するように、またはコンデンサから電流を差し引くように、比較器の出力に応答して動作する。クロックカウンタにおけるカウント値は、コンデンサ電圧を基準電圧と周期的に比較することに由来し、従ってメモリセルの論理状態に関連している。充電中に供給される電流の大きさは、放電中に差し引かれる大きさより下であり、これによりより小さいカウンタの使用を可能にする。
2007503680.tif 000002
【特許請求の範囲】
【請求項１】
交番する充電期間および放電期間を含むサンプリング期間中に、容量性素子（capacitive element）で入力電流を受け；
該容量性素子の電圧が基準電圧を超えるまで、各充電期間中に該容量性素子において正のバイアス電流を受け；
該容量性素子の電圧が該基準電圧以下になるまで、各放電期間中に容量性素子において、該正のバイアス電流を超える大きさの負のバイアス電流を受け；そして
該容量性素子の電圧が該基準電圧を超えるサンプリング期間の比率を表わす、入力電流の測定値である、カウント値を得る、
入力電流を測定する方法。
【請求項２】
交番する充電期間および放電期間を含むサンプリング期間中に、低い値と高い値のうちの一方を有する入力電流を容量性素子で受け；
該容量性素子の電圧が基準電圧を超えるまで、各充電期間中に該容量性素子において正のバイアス電流を受け；ここで正のバイアス電流は、該入力電流が低い値を有するサンプリング期間ではカウント値が零であり、該入力電流が高い値を有するサンプリング期間ではカウント値が零より大きいように設定されるものである、
該容量性素子の電圧が該基準電圧より下になるまで、各放電期間中に容量性素子において負のバイアス電流を受け；ここで負のバイアス電流の大きさは該正のバイアス電流の大きさを超えるものであり、該正および負のバイアス電流の大きさの平均値が該低い値または該高い値にほぼ等しい、そして
該容量性素子の電圧が該基準電圧を超えたサンプリング期間の比率を表わす、入力電流の測定値である、カウント値を得る；
入力電流を測定する方法。
【請求項３】
カウンタのカウント値を、予め定められたカウント値にプリセットし；
第１の複数の時間期間中に充電電流でコンデンサを充電し；ここで該第１の複数の各時間期間は、該コンデンサの周期的テストが第１の電圧が閾値電圧を超えたことを示すときに、終了するものであり、充電電流は、メモリセルの論理状態と正のバイアス電流を示す入力電流を含むものであり、
第２の複数の時間期間中に放電電流で前記コンデンサを放電し；ここで該第２の複数の各時間期間は、前記コンデンサの周期的テストが第２の電圧が前記閾値電圧を下廻ることを示すときに、終了するものであり、放電電流は、入力電流と正のバイアス電流より大きい負のバイアス電圧を含むものであり、そして
前記メモリセルの論理状態を示すネットカウント値を得るために、前記第１の複数の時間期間中には前記カウンタを周期的にインクレメントさせ、前記第２の複数の時間期間中には前記カウンタを周期的にデクレメントさせる；
メモリセルの論理状態をセンシングする方法。
【請求項４】
前記カウンタを前記周期的にインクレメントさせることが、前記第１の複数の時間期間の各時間期間中に、前記カウンタを一度インクレメントさせることを含む、
請求項３に記載のメモリセルの状態をセンシングする方法。
【請求項５】
前記カウンタを前記周期的にデクレメントさせることが、前記第２の複数の時間期間の各時間期間中に、前記カウンタを一度デクレメントさせることを含む、
請求項３に記載のメモリセルの状態をセンシングする方法。
【請求項６】
前記メモリセルはＭＲＡＭメモリセルを含む、請求項３に記載のメモリセルの状態をセンシングする方法。
【請求項７】
ＭＲＡＭメモリセルの抵抗性素子の一端に結合された入力と、ノードに結合された出力とを有する、トランスコンダクタンス増幅器；
前記ノードに結合された第１のプレートと、定電位源に結合された第２のプレートとを有するコンデンサ；
前記ノードに結合された第１の入力と、第１のクロック信号に結合された第２の入力と、基準電圧源に結合された第３の入力と、第１の出力と、前記第１の出力とは反対の論理状態である第２の出力とを有する比較器回路；
前記ノードに結合された出力を有する電流源；ここで前記電流源は前記電流源の前記出力を通して前記ノードへの電流を生成または吸い込むように構成されており、前記電流源は第１のスイッチおよび第２のスイッチをさらに含み、前記第１のスイッチは前記比較器の前記第１の出力に結合されており、前記第２のスイッチは前記比較器の前記第２の出力に結合されており、前記第１のスイッチは前記比較器の前記第１の出力に応答して開放または閉止し、前記第２のスイッチは前記比較器の前記第２の出力に応答して開放または閉止し、さらに前記第１のスイッチおよび前記第２のスイッチの前記開放および閉止が、特定の時間に前記電流源が電流を生成するか、または電流を吸い込むかを制御するものであり、ならびに
前記ノードに結合された第１の入力と、第２のクロック信号に結合された第２の入力と、ディジタルのカウント値を出力するように構成された出力とを有するカウンタ回路；
を含むＭＲＡＭメモリセルの抵抗性状態をセンシングするためのセンシング回路。
【請求項８】
前記カウンタ回路がさらにプリセット信号源に結合された第３の入力を含む、請求項７に記載のＭＲＡＭメモリセルの抵抗性状態をセンシングするためのセンシング回路。
【請求項９】
前記コンデンサにプリセット電圧を印加するために前記第１のノードに結合された出力を有するアナログプリセット回路をさらに含む、請求項７に記載のＭＲＡＭメモリセルの抵抗性状態をセンシングするためのセンシング回路。
【請求項１０】
前記電流源が、電流を生成するより大きい電流を吸い込むように動作する、請求項７に記載のＭＲＡＭメモリセルの抵抗性状態をセンシングするためのセンシング回路。
【請求項１１】
前記トランスコンダクタンス増幅器が、前記トランスコンダクタンス増幅器の前記出力において出力電流を生成するように構成され、前記出力電流は前記トランスコンダクタンス増幅器の前記入力に印加される入力電圧と機能的に関連している、請求項７に記載のＭＲＡＭメモリセルの抵抗性状態をセンシングするためのセンシング回路。
【請求項１２】
前記電流源の前記吸い込みが、前記電流源による電流の生成と前記トランスコンダクタンス増幅器の前記出力の和にほぼ等しい、請求項１０に記載のＭＲＡＭメモリセルの抵抗性状態をセンシングするためのセンシング回路。
【請求項１３】
ＭＲＡＭメモリセルの抵抗性素子の一端に結合された入力と、ノードに結合された出力とを有するトランスコンダクタンス増幅器；
前記ノードに結合された第１のプレートと、定電位源に結合された第２のプレートとを有するコンデンサ；
前記ノードに結合された第１の入力と、第１のクロック信号に結合された第２の入力と、基準電圧源に結合された第３の入力と、第１の出力と、前記第１の出力とは反対の論理状態である第２の出力とを有する比較器回路；
前記ノードに結合された出力を有する電流源；ここで前記電流源は前記電流源の前記出力を通して交互に前記コンデンサへ電流を供給またはコンデンサから引き出すように構成されており、前記電流源は第１のスイッチおよび第２のスイッチをさらに含み、前記第１のスイッチは前記比較器の前記第１の出力に結合されており、前記第２のスイッチは前記比較器の前記第２の出力に結合されており、前記第１のスイッチは前記比較器の前記第１の出力に応答して開放または閉止し、前記第２のスイッチは前記比較器の前記第２の出力に応答して開放または閉止し、さらに前記第１のスイッチおよび前記第２のスイッチの前記開放および閉止が、特定の時間に前記電流源が電流を供給するか、引き出すかを制御し、前記電流の供給が前記電流の引き出しと前記トランスコンダクタンス増幅器の前記出力との和にほぼ等しい、ならびに
前記ノードに結合された第１の入力と、第２のクロック信号に結合された第２の入力と、ディジタルのカウント値を出力するように構成された出力とを有するカウンタ回路；
を含むＭＲＡＭメモリセルの抵抗性状態をセンシングするためのセンシング回路。
【請求項１４】
前記電流源が、電流を引き出すよりも少ない電流を供給するように動作する、請求項１３に記載のＭＲＡＭメモリセルの抵抗性状態をセンシングするためのセンシング回路。
【請求項１５】
ＭＲＡＭメモリセルの抵抗性素子の一端に結合された入力と、ノードに結合され、センシング電流を供給する出力とを有するトランスコンダクタンス増幅器；
前記ノードに結合された第１のプレートと、定電位源に結合された第２のプレートとを有するコンデンサ；
前記ノードに結合された第１の入力と、第１のクロック信号に結合された第２の入力と、基準電圧源に結合された第３の入力と、第１の出力と、前記第１の出力とは反対の論理状態である第２の出力とを有する比較器回路；
前記ノードに結合された出力を有する電流源；ここで前記電流源は前記電流源の前記出力を通して前記ノードへの正の電流または負の電流を交互に供給するように構成されており、前記電流源は第１のスイッチおよび第２のスイッチをさらに含み、前記第１のスイッチは前記比較器の前記第１の出力に結合されており、前記第２のスイッチは前記比較器の前記第２の出力に結合されており、前記第１のスイッチは前記比較器の前記第１の出力に応答して開放または閉止し、前記第２のスイッチは前記比較器の前記第２の出力に応答して開放または閉止し、さらに前記第１のスイッチおよび前記第２のスイッチの前記開放および閉止が、特定の時間に前記センシング電流を前記正の電流と積分するかまたは前記負の電流と積分するかを制御する、ならびに
前記ノードに結合された第１の入力と、第２のクロック信号に結合された第２の入力と、ディジタルのカウント値を出力するように構成された出力とを有するカウンタ回路；
を含むＭＲＡＭメモリセルの抵抗性状態をセンシングするためのセンシング回路。
【請求項１６】
前記電流源が電流を生成するよりも大きい電流を吸い込むように動作する、請求項１５に記載のＭＲＡＭメモリセルの抵抗性状態をセンシングするためのセンシング回路。
【請求項１７】
前記正の電流が供給電圧に結合された、請求項１５に記載のＭＲＡＭメモリセルの抵抗性状態をセンシングするためのセンシング回路。
【請求項１８】
前記負の電流が第２の定電位源に結合された、請求項１５に記載のＭＲＡＭメモリセルの抵抗性状態をセンシングするためのセンシング回路。
【請求項１９】
入力電流を供給する入力信号回路；
交番する充電期間と放電期間を含むサンプリング期間中に、該入力電流を受ける容量性素子；
該容量性素子の電圧が基準電圧を超えたか否かを示す周期的な比較信号を提供する比較回路；
該比較信号が該容量性素子の電圧が該基準電圧を超えたことを示すまで各充電期間中に正のバイアス電流を供給することにより、そして該比較信号が該容量性素子の電圧が該基準電圧を下廻ったことを示すまで各放電期間中に負のバイアス電流を供給することにより周期的な比較信号に応答するバイアス電流回路；ここで該負のバイアス電流の大きさが該正のバイアス電流の大きさを超えている、ならびに
該容量性素子の電圧が該基準電圧を超えたサンプリング期間の比率を示すカウント値を提供することにより、周期的な該比較信号に応答するカウント回路；ここで該カウント値が該入力電流の測定値である、
を含むセンシング回路。
【請求項２０】
該入力電流が、センシングラインに接続された抵抗性メモリ素子の抵抗を表わす、請求項１９に記載のセンシング回路。
【請求項２１】
基板；および
該基板の表面に形成された回路；を備え、
前記回路が、
抵抗性メモリ素子のアレイと；
該アレイ内の一組の抵抗性メモリ素子に接続された、該アレイを横切って延びる      センシングラインと；
センシング回路とを含み、
前記センシング回路が、
該センシングラインに接続された前記抵抗性メモリ素子の一つの抵抗を示            す入力電流を提供する入力信号回路と；
交番する充電期間と放電期間を含むサンプリング期間中に該入力電流を受            ける容量性素子と；
該容量性素子の電圧が基準電圧を超えたか否かを示す周期的な比較信号を            提供する比較回路と；
該比較信号が該容量性素子の電圧が該基準電圧を超えたことを示すまで各            充電期間中に正のバイアス電流を供給することにより、そして該比較信号が            該容量性素子の電圧が該基準電圧を下廻ったことを示すまで各放電期間中に            負のバイアス電流を供給することにより周期的な比較信号に応答するバイア            ス電流回路と；ここで該負のバイアス電流の大きさが該正のバイアス電流の            大きさを超えている、
該容量性素子の電圧が該基準電圧を超えたサンプリング期間の比率を表わ            すカウント値を提供することにより、周期的な該比較信号に応答するカウン            ト回路と；を含むものである、ここで該カウント値が該入力電流の測定値で            ある、
集積回路。
【請求項２２】
プロセッサ；および
前記プロセッサにバスを経由して結合された抵抗性メモリ；を備え、前記抵抗性メモリディバイスがセンシング回路を含み、ＭＲＡＭメモリセルの抵抗性状態をセンシングするための前記センシング回路が、
前記ＭＲＡＭメモリセルの抵抗性素子の一端に結合された入力と、ノードに結合      された出力を有するトランスコンダクタンス増幅器と；
前記ノードに結合された第１のプレートと、定電位源に結合された第２のプレー      トとを有するコンデンサと；
前記ノードに結合された第１の入力と、第１のクロック信号に結合された第２の      入力と、基準電圧源に結合された第３の入力と、第１の出力と、前記第１の出力と      は反対の論理状態である第２の出力とを有する比較器回路と；
前記ノードに結合された出力を有する電流源と；ここで前記電流源が前記電流源      の前記出力を通して前記ノードへの電流を交互に生成または吸い込むように構成さ      れており、前記電流源は第１のスイッチおよび第２のスイッチをさらに含み、前記      第１のスイッチは前記比較器の前記第１の出力に結合されており、前記第２のスイ      ッチは前記比較器の前記第２の出力に結合されており、前記第１のスイッチが前記      比較器の前記第１の出力に応答して開放または閉止し、前記第２のスイッチが前記      比較器の前記第２の出力に応答して開放または閉止し、さらに前記第１のスイッチ      および前記第２のスイッチの前記開放および閉止が、特定の時間に前記電流源が電      流を生成するか、または吸い込むかを制御する、
前記ノードに結合された第１の入力と、第２のクロック信号に結合された第２の      入力と、ディジタルのカウント値を出力するように構成された出力とを有するカウ      ンタ回路と；を含む、
ディジタル処理システム。
【請求項２３】
前記カウンタ回路が、プリセット信号源に結合された第３の入力をさらに含む、請求項２２に記載のディジタル処理システム。
【請求項２４】
前記コンデンサにプリセット電圧を印加するための前記第１のノードに結合された出力を有するアナログプリセット回路をさらに含む、請求項２２に記載のディジタル処理システム。
【請求項２５】
前記電流源が、生成する電流よりも大きい電流を吸い込むために動作する、請求項２２に記載のディジタル処理システム。
【請求項２６】
前記トランスコンダクタンス増幅器が、前記トランスコンダクタンス増幅器の前記出力において出力電流を生成するように構成され、前記出力電流は前記トランスコンダクタンス増幅器の前記入力に印加される入力電圧と機能的に関連している、請求項２２に記載のディジタル処理システム。
【請求項２７】
前記電流源の前記吸い込みが、前記電流源の前記生成と前記トランスコンダクタンス増幅器の前記出力の和にほぼ等しい、請求項２２に記載のディジタル処理システム。
【請求項２８】
プロセッサ；および
前記プロセッサにバスを経由して結合された抵抗性メモリ；を備え、前記抵抗性メモリディバイスがセンシング回路を含み、ＭＲＡＭメモリセルの抵抗性状態をセンシングするための前記センシング回路が、
前記ＭＲＡＭメモリセルの抵抗性素子の一端に結合された入力と、ノードに結合      された出力を有するトランスコンダクタンス増幅器と；
前記ノードに結合された第１のプレートと、定電位源に結合された第２のプレー      トとを有するコンデンサと；
前記ノードに結合された第１の入力と、第１のクロック信号に結合された第２の      入力と、基準電圧源に結合された第３の入力と、第１の出力と、前記第１の出力と      は反対の論理状態である第２の出力とを有する比較器回路と；
前記ノードに結合された出力を有する電流源と；ここで前記電流源が前記電流源      の前記出力を通して交互に前記コンデンサへ電流を供給またはコンデンサから引き      出すように構成されており、前記電流源は第１のスイッチおよび第２のスイッチを      さらに含み、前記第１のスイッチが前記比較器の前記第１の出力に結合されており      、前記第２のスイッチが前記比較器の前記第２の出力に結合されており、前記第１      のスイッチは前記比較器の前記第１の出力に応答して開放または閉止し、前記第２      のスイッチは前記比較器の前記第２の出力に応答して開放または閉止し、さらに前      記第１のスイッチおよび前記第２のスイッチの前記開放および閉止が、特定の時間      に前記電流源が電流を供給するかまたは引き出すかを制御する、
前記ノードに結合された第１の入力と、第２のクロック信号に結合された第２の      入力と、ディジタルのカウント値を出力するように構成された出力とを有するカウ      ンタ回路と；を含む、
ディジタル処理システム。
【請求項２９】
前記電流源が、電流を引き出すよりも少ない電流を供給するように動作する、請求項２８に記載のディジタルコンピュータシステム。
【請求項３０】
プロセッサ；および
前記プロセッサにバスを経由して結合された抵抗性メモリ；を備え、前記抵抗性メモリディバイスがセンシング回路を含み、ＭＲＡＭメモリセルの抵抗性状態をセンシングするための前記センシング回路が、
前記ＭＲＡＭメモリセルの抵抗性素子の一端に結合された入力と、ノードに結合      された出力とを有するトランスコンダクタンス増幅器と；ここで前記出力はセンシ      ング電流を提供する、
前記ノードに結合された第１のプレートと、定電位源に結合された第２のプレー      トとを有するコンデンサと；
前記ノードに結合された第１の入力と、第１のクロック信号に結合された第２の      入力と、基準電圧源に結合された第３の入力と、第１の出力と、前記第１の出力と      は反対の論理状態である第２の出力とを有する比較器回路と；
前記ノードに結合された出力を有する電流源と；ここで前記電流源は前記電流源      の前記出力を通して前記ノードへの正の電流または負の電流を交互に供給するよう      に構成されており、前記電流源は第１のスイッチおよび第２のスイッチをさらに含      み、前記第１のスイッチが前記比較器の前記第１の出力に結合されており、前記第      ２のスイッチが前記比較器の前記第２の出力に結合されており、前記第１のスイッ      チは前記比較器の前記第１の出力に応答して開放または閉止し、前記第２のスイッ      チは前記比較器の前記第２の出力に応答して開放または閉止し、さらに前記第１の      スイッチおよび前記第２のスイッチの前記開放および閉止が、特定の時間に前記セ      ンシング電流が前記正の電流と積分されるかまたは前記負の電流と積分されるかを      制御する、
前記ノードに結合された第１の入力と、第２のクロック信号に結合された第２の      入力と、ディジタルのカウント値を出力するように構成された出力とを有するカウ      ンタ回路と；を含む、
ディジタルコンピュータシステム。
【請求項３１】
前記電流源が、電流を生成するより大きい電流を吸い込むように動作する、請求項３０に記載のディジタルコンピュータシステム。
【請求項３２】
前記正の電流が供給電圧に結合された、請求項３０に記載のディジタルコンピュータシステム。
【請求項３３】
前記負の電流が第２の定電位源に結合された、請求項３０に記載のディジタルコンピュータシステム。
【請求項３４】
プロセッサ；および
前記プロセッサにバスを経由して結合された抵抗性メモリ；を備え、前記抵抗性メモリディバイスがセンシング回路を含み、ＭＲＡＭメモリセルの抵抗性状態をセンシングするための前記センシング回路が、
入力電流を供給する入力信号回路と；
交番する充電期間と放電期間を含むサンプリング期間中に、該入力電流を受ける      容量性素子と；
該容量性素子の電圧が基準電圧を超えたか否かを示す周期的な比較信号を提供す      る比較回路と；
該比較信号が該容量性素子の電圧が該基準電圧を超えたことを示すまで各充電期      間中に正のバイアス電流を供給することにより、そして該比較信号が該容量性素子      の電圧が該基準電圧を下廻ったことを示すまで各放電期間中に負のバイアス電流を      供給することにより周期的な比較信号に応答するバイアス電流回路と；ここで該負      のバイアス電流の大きさが該正のバイアス電流の大きさを超えている、
該容量性素子の電圧が該基準電圧を超えたサンプリング期間の比率を表わすカウ      ント値を提供することにより、周期的な該比較信号に応答するカウント回路と；を      含み、ここで該カウント値が該入力電流の測定値である、
ディジタル処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ｒ・ジェイコブ・ベイカーによる２００２年８月１９日出願の「抵抗性メモリのためのデュアルループセンシングスキーム」という名称の米国出願番号第１０／２２２，８４３に関連しており、その開示はその全体としてここに組み入れられている。
【特許文献１】米国出願番号第１０／２２２，８４３
【０００２】
この発明は、電流の測定に関する。例えば、メモリセルの抵抗性状態（resistive state）として論理値を記憶する磁気抵抗性（magneto-resistive）ランダムアクセスメモリ（ＭＲＡＭ）ディバイスのような、抵抗に基づくメモリディバイス（resistor-based memory device）の状態をセンスするために、電流が測定される。
【背景技術】
【０００３】
図１は、クロスポイントアレイ（crosspoint array）と呼ばれる、抵抗に基づくメモリアレイ構造（resistor-based memory array architecture）の一例を示す。このメモリアレイ８は、複数の列のライン（column line）１２に直角に配置された複数の行のライン（row line）６を含んでいる。各行のラインは、それぞれの抵抗性メモリセル（resistive memory cell）１４により各列のラインに結合されている。それを示すようにプログラムされた複数の抵抗値に依存して、各メモリセルの抵抗値は、二つまたはそれ以上の論理値の一つを記憶する。行および列のラインに結合された抵抗セル（resistance cell）１４を有するクロスポイントアレイの特徴は、アレイ中にメモリセルアクセストランジスタが存在しないことである。
【０００４】
ＭＲＡＭディバイスは、抵抗に基づくメモリを実現するための一つのアプローチである。ＭＲＡＭにおいて、各抵抗性メモリセルは、典型的には、ピン磁気層（pinned magnetic layer）、センス磁気層（sensed magnetic layer）およびピン磁気層とセンス磁気層の間のトンネルバリア層（tunnel barrier layer）を含んでいる。ピン層（pinned layer）は固定された磁気配列（fixed magnetic alignment）を有し、センス層（sensed layer）の磁気配列は異なる配向（orientation）にプログラムすることができる。このセルの抵抗値はセンス層の配列に応じて変化する。例えば、より高い値である一つの抵抗値は、論理「１」を意味するために用いられ、一方例えばより低い値である他の抵抗値は、論理「０」を意味するために用いられる。記憶されたデータはメモリセルのそれぞれの抵抗値をセンシングして、その抵抗値を解釈することにより読み出され、このようにして、記憶されたデータの論理状態としてセンスされる。
【０００５】
バイナリな論理状態のセンシングについて、メモリセルの抵抗の絶対値は知る必要がなく、論理１および論理０の抵抗値の中間である閾値の上であるかまたは下であるかのみである。それにもかかわらず、ＭＲＡＭディバイスのテクノロジーが多様な制約を課すので、ＭＲＡＭ記憶素子の論理状態のセンシングは困難である。
【０００６】
ＭＲＡＭセルの抵抗は、アドレスされたセルの列のラインでセンスされる。セルをセンスするために、そのセルに接続されている行のラインが一般的に接地され、他方、残っている行のラインおよび列のラインが特定の電圧に保持される。メモリセルからトランジスタを削減または除外することにより、セル領域の広さの必要性を減少させ、記録密度を増加させてコストを削減する。以上に議論したクロスポイントアレイのセルは、トランジスタを含んでいない。これは、各抵抗性素子（resistive element）を始終それぞれの行および列のラインに電気的に結合したままにすることにより達成される。その結果として、メモリセルがセンスされた場合には、アドレスされた行のラインの他のメモリセルを通る意味のあるスニーク電流パス（significant sneak current path）によりそれは分流（shunt）される。
【０００７】
従来型のＭＲＡＭディバイスでは、高抵抗状態は約１ＭΩの抵抗を有する。低抵抗状態での素子は、約９５０ｋΩの抵抗を有する。論理１と論理０との間の抵抗の差は、こうして一般的に５０ｋΩまたはスケールの約５％である。従って、センスされたＭＲＡＭディバイスを横切る（across）センシング電圧は、論理１と論理０の状態の間で、スケールの約５％変化する。
【０００８】
ＭＲＡＭの抵抗をセンシングするための一つのアプローチは、センシング電圧に対応する電流を時間で積分し、結果として得られる積分された電圧をサンプリングすることである。これは、トランスダクタンス増幅器（transductance amplifier）の入力に電圧を印加して、その増幅器による電流出力をコンデンサで蓄積することにより実行することができる。
【０００９】
図２は、そのようなコンデンサにおける時間にともなう電圧の理論的変化を示している。コンデンサの電圧Ｖcapが、初期値Ｖinitから基準電圧Ｖrefに上昇するまでにかかる時間間隔ｔｍは、トランスダクタンス増幅器の入力に印加される電圧に関係している。
【００１０】
従来のセンシング技術は、ＶcapがＶrefを超えるまでＶcapが増加するのを許しながらＶcapをＶrefと比較し、それからＶcapが再度Ｖrefを下廻るまでコンデンサを放電するものである。比較結果を表わすパルスを、センシング電圧を測定するために計数することができ、そして、それは素子の抵抗状態を表わす。しかしながら、サンプリング期間中に大きなカウント値が累積された場合には、問題が発生する。
【発明の開示】
【００１１】
この発明は、充電および放電期間中にコンデンサに供給される電流がカウント値に影響するように設定される技術を提供する。
【００１２】
この発明の典型的な実施形態に従えば、セルの抵抗に関連するセルを横切る（across the cell）センシング電圧を形成するようにメモリセルを構成することにより、ＭＲＡＭセルの論理状態がセンスされる。トランスコンダクタンス増幅器の入力にセンシング電圧（sensing voltage）が印加され、該増幅器はそのセンシング電圧に関連するセンシング電流（sensing current）を出力する。センシング電流は、センシング電圧を測定するために、時間について積分される。
【００１３】
積分中に、センシング電流は正または負の電流のどちらかと交互に合算される（summed）。増幅されたセンシング電流と合算された正の電流は、コンデンサがある基準電圧を超えるまでコンデンサを充電し、次に増幅されたセンシング電流と合算された負の電流はコンデンサが再度基準電圧を下廻るまでコンデンサを放電する。コンデンサが基準電圧を超えた場合には、アップカウントパルスが提供され、基準電圧がコンデンサの電圧を超えた場合に、ダウンカウントパルスが提供されるように、パルスが周期的にディジタルカウンタに提供される。ディジタルカウンタを初期化した後、ある既知の時間間隔で、ディジタルカウンタのカウント値を閾値と比較することにより、センスされたＭＲＡＭセルの論理状態が確定できる。正の電流の大きさを負の電流より下に維持すれば、即ちＩup＜Ｉdownであれば、各サンプリング期間中のカウント値を削減することにより、カウンタのレンジが改善される。
【００１４】
これらおよびその他のこの発明の特徴と利点は、添付図面と関連して提供される以下の詳細な記述からより明瞭に理解される。
【実施例】
【００１５】
この発明の例としての一実施形態においては、抵抗性メモリセルのプログラムされた抵抗状態を表わす信号が、コンデンサに結合された増幅器に受けられる。このコンデンサはさらに比較器に結合され、この比較器は基準電圧源に結合され、クロックにより制御される。この比較器の出力は一対のスイッチに結合される。第１のスイッチは正の電流源をコンデンサに接続し、第２のスイッチは負の電流源をコンデンサに接続する。これに代えて、比較器の出力を単一のスイッチに接続することもでき、この単一のスイッチは正および負の双方の電流源に接続され、正および負の電流源の間を切り換えることができる。増幅器からのセンシング電流を積分した正の電流はコンデンサを充電し、センシング電流を積分した負の電流はコンデンサを放電する。比較器の出力は、同様にクロックにより制御されるアップ／ダウンカウンタにさらに結合される。電流源回路は、正の電流源、負の電流源およびスイッチを含んでいる。正の電流の量は負の電流の量より下に保持されており、すなわちＩup＜Ｉdownである。アップ／ダウンカウンタは、メモリセルのサンプリング期間にわたって得たディジタル値を含んでいる。
【００１６】
図３は、この発明の典型的な実施形態に従うメモリディバイス５の一部分を模式的な概観図で示す。図３に示される回路は、一つの基板の上に全部集積してもよい。抵抗性メモリセル（resistive memory cell）のクロスポイントアレイは、特定のメモリセルの抵抗をセンシング電圧により表わすことができるように構成されている。ディバイス５は、ＭＲＡＭセル１４のアレイ８、複数の一定間隔をおいた導電性の行ライン６、および複数の一定間隔をおいた導電性の列ライン１２を含んでいる。複数の行ライン６は、複数の列ライン１２に実質的に直角に配置され、それぞれの交差において複数の重複領域を定義する。他の実施形態では、行および列のラインは相互に傾斜して間隔をおいた関係で配置することができる。各行ラインは、それぞれのＭＲＡＭ抵抗性セル１４により、各列のラインに結合されている。一般的にはトランジスタで構成される複数のスイッチングディバイス５１の各々が、行ライン６のそれぞれの一つ、第１の定電位源（source of constant potential）（グラウンド）２０、および第２の定電位源（アレイ電圧Ｖa）２４に結合されている。制御回路６１は行デコーダを含み、かつ点線６２で示されるように、各スイッチングディバイス５１と結合されている。スイッチングディバイス５１は、制御回路６１の制御の下に、行のライン６をグラウンド２０および電圧源Ｖa２４と交互に接続するように構成されている。制御回路６１は、各スイッチングディバイス５１を、デフォルトで行ラインが接地された状態に維持する。スイッチングディバイス５２は、読み出しサイクルの最中に行５４が選択されたときのスイッチングディバイス５１の状態を表わす。複数のセンシング回路５０がそれぞれ列ライン１２に接続されている。
【００１７】
電源装置（図示せず）は、この回路が動作する種々の電位を維持する電圧源を提供する。電源は、グラウンド電位２０、回路要素に対する動作電圧Ｖcc、および上に記述されたように接続された電圧Ｖa２４を含む３つの電位を定義する。ある実施形態では、電圧Ｖa２４は約５Ｖである。
【００１８】
図４には、選択されたスイッチングディバイス５２により電圧Ｖa２４に結合された選択された行ライン５４が示されている。複数の列ライン１２のうち、特定のアドレスされた列ライン３０が同様に示されている。選択された行ライン５４と特定の列ライン３０を接続するセンスされるメモリセル３８の第１の端が、同様に示されている。それぞれのセンシング回路１３０は、グラウンド２０に対する列ライン３０の電圧をセンシングするために、列ライン３０に動作的に接続されている。
【００１９】
図示されているように、複数のメモリセル１４の部分集合（サブセット：subset）を構成するスニークパスメモリセル（sneak path memory cell）、例えば、３４、４０、４２、４４、４６が、列ライン３０と複数の行ライン６のそれぞれとの間に接続されている。センスされるセル３８に接続された一つを除いて、各行ライン６はそれぞれのスイッチングディバイス５１により接地されている。このようにして、センスされる特定の抵抗セル３８と直列に結合された、スニークパスのセル３４、４０、４２、４４、４６の並列の組合せにより、分圧器が構成される。列ライン３０は、スニークパスのセルとセンスされるセル３８の間に、センシングノードを定義する。列ライン３０におけるセンシング電圧は、センシング回路１３０に結合されている。
【００２０】
ある実施形態では、選択された抵抗性メモリセル３８の抵抗値は、約９００ｋΩから約１．１ＭΩまでの範囲である。現在の技術を用いて用意された種々の実施形態においては、メモリセルの抵抗値は、低い抵抗状態では約９００ｋΩから約１ＭΩまで、および高い抵抗状態では約９５０ｋΩから約１．１ＭΩまでの範囲に見いだされる。ある特定のディバイスにおいては、この低い範囲と高い範囲は重複しない。抵抗性セルの技術の進歩は、この発明がそれにもかかわらず効果的に適用される異なる抵抗値を生むかもしれないことが理解される。
【００２１】
電圧、従ってそれによりメモリセルの論理状態をセンスするために、ＭＲＡＭにおいて用いられるノイズシェイピングに基づくセンシング増幅器（noise shaping based sensing amplifier）は、固有のオフセットに帰着する。例えば、低い抵抗の状態ではセンス増幅器への入力電圧は１．９９２ｍＶであり、高い抵抗の状態では入力電圧は２．２１２ｍＶである。センスされるべき実際の信号は、これら二つの電圧間の差異すなわち約２２０μＶである。センシング回路１３０は、データ（入力電圧）からオフセット、すなわち双方の入力電圧に共通な約２ｍＶを、削減（減少）または除去する。
【００２２】
このセンス増幅器のカウンタへの出力は一連のアップおよびダウンなので、オフセットの削減または除去により、アップおよびダウンの数をカウントするために用いられるカウンタのサイズを小さくすることができる。一般的にカウンタは、サンプリング期間中に起こりうる最大値および最小値をカウントするために、充分大きくなければならない。例えば、アップカウントはカウンタにおける１つ（＋１）の値の増加に対応し、ダウンカウントはカウンタにおける１つ（−１）の値の減少に対応する。それで、１１１−１１−１のシーケンスは、平均値（４−２）／６または１／３に対応する。オフセットの削減は、サンプリング期間中に発生する最大値の削減の効果を有し、それは、３つの１の初期の列の理由の故に、この例では３である。
【００２３】
サンプリング期間の終了時点で、カウント値がサンプリング期間中にＶcapがＶrefを超えた期間の比率（proportion）を示し、これは、Ｖinの測定値である。しかしながらこのカウント値は示された比率に等しい必要はない；例えば、オフセットは削減され、従ってゼロのカウント値が高い抵抗における比率を表わし、より高い零でないカウント値が低い抵抗における比率を表わす。
【００２４】
このオフセットの補償は、センス増幅器で用いられるバイアス電流の調整により達成することができる。コンデンサが充電されている間に供給される正のバイアス電流は、放電期間中に供給される負のバイアス電流よりも低く設定することができる。典型的なセンス増幅器が適正に動作するためには、正および負のバイアス電流の平均は入力電流に等しくなければならない。即ち、ｇinＶin＝ＩupおよびＩdownの平均値、である。
【００２５】
図５Ａは、センシング回路４００が抵抗性メモリディバイスの列ライン３０に接続された入力４１０を有する、この発明の一実施形態である。センスされる抵抗性メモリセル３８の一端は列ライン３０に接続されている。列ライン３０は同時に、抵抗３９により表わされるスニークパスに接続されている。センシング回路４００は、トランスコンダクタンス増幅器４１２を含んでいる。トランスコンダクタンス増幅器は、この増幅器の出力ノード４１６における電流４１４の出力が、増幅器の入力ノード４１８に印加される電圧Ｖinに比例するようにする、即ち、Ｉin＝ｇinＶinであるようにする、伝達関数ｇinを有している。増幅器の出力ノード４１６は、コンデンサ４２２の第１プレート４２０、クロック制御された比較器（clocked comparator）４２６の第１の入力４２４、電流源回路４３０のバイアスノード４２８および（オプションとして）アナログプリセット回路４３４の出力４３２に、それぞれ接続されている。アナログプリセット回路の機能は、別個のアナログプリセットを不要にするように適切に構成されたトランスコンダクタンス増幅器４１２により実行されてもよいことが留意されるべきである。
【００２６】
比較器４２６は２つの出力を有している。ここで、出力４４４は出力４４５の負（反対の論理状態）であることを表わすためのインバーターと共に示されている。これに代えて、出力４４５を出力４４４を得るために反転することができる。電流源４３０は、比較器４２６からの各スイッチのフィードバックに依存して開放または閉止される一組のスイッチ４６４、４６６の状態に従って、第１コンデンサプレート４２０からの電流を、交互に供給または引き出すために用いられる。双方のスイッチが同時に閉止されることはできない。クロック制御された比較器はさらに、基準電圧源４４０により基準電圧Ｖrefに維持されるように構成された第２の入力４３８、およびクロック信号ＣＬＫcmpを受取るように構成されたクロック入力４４２を含んでいる。比較器４２６の出力４４４、４４５はスイッチ４６４、４６６に結合されている。これらのスイッチは、電流源回路４３０のＩup（正）電流およびＩdown（負）電流の第１のコンデンサプレート４２０への結合を制御するトランジスタであってよい。スイッチ４６４は比較器４２６の出力４４４と結合され、スイッチ４６６は比較器４２６の出力４４５と結合されている。比較器の出力４４４、４４５はさらに、クロック制御されたカウンタ４４８のアップ／ダウン入力４４６、４４７にそれぞれ結合されている。クロック制御されたカウンタは、クロック入力４５０、プリセット入力４５２および複数のディジタル出力ライン４５６を含むディジタルカウント出力４５４を含んでいる。
【００２７】
動作においてプリセット電圧は、アナログプリセット回路４３４によりコンデンサ４２２に印加されている。ディジタルプリセット値は、ディジタルプリセット入力４５２に印加される信号遷移により、カウンタ４４８の出力４５４において設定されている。
【００２８】
コンデンサ４２２のプリセット電圧が、比較器４２６の第２の入力４３８に印加される基準電圧Ｖrefより小さいと仮定すると、比較器４２６のクロック入力４４２がクロック信号遷移を受取ると直ちに、比較器４２６の反転出力４４４はディジタルカウンタ４４８の入力４４６に対応するアップ入力を印加する。比較器の出力４４４、４４５はまた、電流供給回路４３０の双方のスイッチ４６４、４６６にそれぞれ印加される。従ってＶcap＜Ｖrefである間は、スイッチ４６４は閉止され、スイッチ４６６は開放されて、コンデンサ４２２への充電電流はＩin＋Ｉupになる。次にＶcap＞Ｖrefの場合、出力４４４および４４５がそれぞれスイッチ４６４を開放し、スイッチ４６６を閉止するので、コンデンサ４２２からの放電電流はＩin−Ｉdownになる。
【００２９】
コンデンサ４２２の電圧は、比較器４２６の入力４３８に印加される基準電圧Ｖrefにより、定義された電圧閾値を超えて上昇する。その後コンデンサ４２２の電圧は、比較器４２６のクロック入力４４２においてクロックの遷移が検出されるまで上昇を続ける。クロック遷移の検出により、比較器４２６の出力４４４、４４５の論理状態は切り換わり（例えば、出力４４４の反転後に「０」から「１」へ、出力４４５において「１」から「０」へ）、対応するアップ入力をディジタルカウンタ４４８の入力４４６に印加する。それに応答して、電流供給回路４３０は、コンデンサ４２２からの電流の引き出しに、状態を変更する。電流がコンデンサ４２２から引き出されるので、コンデンサの電圧は下降し、やがて基準電圧Ｖref以下になる。その後、比較器４２６の入力４４２においてクロック信号が遷移すると、比較器の出力は再度切り換わるが、しかし今度はダウン信号が入力４４７に供給される。
【００３０】
カウンタ４４８は、そのプリセット値から周期的にカウントし、それに戻る。従ってこのカウンタは、交互の充電および放電期間中にアップおよびダウンをカウントして、ディジタルカウンタの時間平均値またはサンプリング期間の終了時点の値は、低い抵抗値についての高い値および高い抵抗値についての低い値の、２つの値のどちらか１つに接近しているべきである。
【００３１】
以上に記載したように、増幅器４１２からの電流４１４は、開放または閉止されたスイッチ４６４、４６６に従って、電流供給回路４３０からの電流４６０、４６２と加算される。電流供給回路４３０により供給されるバイアス電流なしでも、増幅器４１２からの電流４１４のセンスはコンデンサ４２２を充電しようとし、従ってコンデンサ４２２はそれが放電するよりもより早く充電される。それにより、コンデンサ４２２の電圧がＶrefを超えるときのほうが、それがＶref以下であるときよりも、比較器のクロック信号のより頻繁な上昇遷移が起こる。あるときには、コンデンサ４２２の電圧は、一クロック周期で生じる放電がコンデンサ４２２の電圧を基準電圧より下にするためには不十分な点まで上昇する。従って、コンデンサの電圧は、クロックの多数の連続した上昇遷移に対して、基準電圧より上である。
【００３２】
電流源回路４３０は、ある電流値が供給されるように作成された２つの電流源４６０、４６２を有する。例えば電流源４６０、４６２は、固定電流を供給するように、常にオンであるように切り換えることができる。すなわち電流源４６０、４６２は、フォロワ（follower）のように常にオンである１つまたはそれ以上のトランジスタを含む回路として実現することができる。これに代えて、この回路は、あるトランジスタのゲート電圧の変化により電流を制御することが可能である回路として用いることができる。
【００３３】
Ｉup（正）電流の大きさがＩdown（負）電流の大きさより下である電流源回路４３０を用いることは、サンプリング期間当たりのカウンタへのアップおよびダウン入力の数の平均値を削減し（減少させ）、従ってカウンタのサイズ（必要とされるビットの数）を削減することができる。これはカウンタにより良い全体としてのレンジを与える。
【００３４】
Ｉup（正）およびＩdown（負）電流の大きさを調整することにより、センス増幅器およびカウンタ双方の中心点を移動させることができる。適切に調整された場合には、カウンタ出力は最後にはほぼ零で終了する。即ち、Ｉup＋ｇinＶin≒Ｉdownは、カウンタのセンタリングに帰着し、したがって、異なる抵抗値に対するアップ／ダウンがより小さい最大値および最小値を有し、従ってカウンタをより小さく作成することができる。
【００３５】
図５Ｂは、センシング回路４００における種々の信号の時間に対する動作の図を示す。双方の図において、時間は横軸に沿っている。上方の図では、実線は付加的なバイアス電流が印加されない場合のコンデンサ上の信号を示す。スイッチ４６４を経由したＩup４６２により印加される正の電流（上方の図では点線で示されている）については、１つのクロックサイクルにおいて、コンデンサが閾値より下に放電することができないように時間にともなうコンデンサの充電を増加させる傾向があり、これは零より大きいカウント値を導く。しかしながら、正の電流よりさらに大きな量の負の電流を、スイッチ４６６を経由したＩdown４６０（一点鎖線により示されている）により印加することができる。これは、カウンタを零に接近させる。カウンタの出力（下方の図で示されるような）は、時間ｔ0で零のようなプリセット値から始まり、カウント値が実質的に一定であるように交番する。カウント値（＋１）またはアップカウントにおける各増加に対して、対応する減少（−１）またはダウンカウントが存在する。最大のカウント値が＋１であるので、より小さいカウンタを用いることができる。
【００３６】
例えば、等しい量のＩupおよびＩdownを用いる場合の、論理零（０）または高い抵抗に対するカウンタ出力は１５６であり、論理１（１）または低い抵抗に対するカウンタ出力は１８０であることができる。等しくない量のＩupおよびＩdownを用いる場合の、論理零（０）に対するカウンタ出力は０であり、論理１（１）に対するカウンタ出力は２４であることができる。９ビットカウンタが必要であるかもしれない場合に、６ビットカウンタで充分である  −  顕著に小さいカウンタしか必要とされない。
【００３７】
図６は、図５Ａ−５Ｂに関連して上に開示されたこの発明のセンシング回路４００を用いるメモリディバイス１７を使用した典型的なディジタル処理システム５００を示す。この処理システム５００は、ローカルバス５０４と結合された一つまたはそれ以上のプロセッサ５０１を含んでいる。メモリコントローラ５０２および一次バスブリッジ５０３が、同様にローカルバス５０４に結合されている。処理システム５００は、多数のメモリコントローラ５０２および／または多数の一次バスブリッジ５０３を含んでもよい。メモリコントローラ５０２および一次バスブリッジ５０３は、単一のディバイス５０６として集積してもよい。
【００３８】
メモリコントローラ５０２はさらに、一つまたはそれ以上のメモリバス５０７と結合されている。各々のメモリバスは、センシング回路４００を含む少なくとも一つのメモリディバイス１７を含むメモリコンポーネント５０８を受け入れる。各メモリコンポーネント５０８は、メモリカードまたはメモリモジュールであってもよい。メモリモジュールの例は、シングルインラインメモリモジュール（ＳＩＭＭ）およびデュアルインラインメモリモジュール（ＤＩＭＭ）を含む。メモリコンポーネント５０８は、１つまたはそれ以上の追加的なディバイス５０９を含んでもよい。例えば、ＳＩＭＭまたはＤＩＭＭにおいて、追加的なディバイス５０９は、シリアルプレゼンスデテクト（ＳＰＤ）メモリのような、コンフィギュレーションメモリである。メモリコントローラ５０２はさらに、キャッシュメモリ５０５と結合されてもよい。このキャッシュメモリ５０５は、この処理システムにおける唯一のキャッシュメモリである。これに代えて、他のディバイス例えばプロセッサ５０１が、キャッシュメモリ５０５とキャッシュ階層を構成するキャッシュメモリを含んでもよい。処理システム５００が、バスマスタであるかまたはダイレクトメモリアクセス（ＤＭＡ）をサポートする周辺機器またはコントローラを含む場合には、メモリコントローラ５０２はキャッシュコヒーレンシープロトコルを実装していてもよい。メモリコントローラ５０２が複数のメモリバス５０７と結合されている場合には、各メモリバス５０７は並列に動作してもよく、または異なるアドレス範囲が異なるメモリバス５０７にマップされてもよい。
【００３９】
一次バスブリッジ５０３は、少なくとも一つの周辺バス５１０と結合されている。周辺バスブリッジまたは追加バスブリッジのような種々のディバイスが、周辺バス５１０と結合される。これらのディバイスは、ストレージコントローラ５１１、種々のＩ／Ｏディバイス５１４、二次バスブリッジ５１５、マルチメディアプロセッサ５１８、およびレガシーディバイスインターフェイス５２０を含んでもよい。一次バスブリッジ５０３はまた、１つまたはそれ以上の特別な目的の高速度ポート５２２と結合されてもよい。例えばパーソナルコンピュータでは、この特別な目的のポートはこの処理システム５００に高性能ビデオカードを結合するために用いられるアクセラレーテッドグラフィックポート（ＡＧＰ）であってもよい。
【００４０】
ストレージコントローラ５１１は、ストレージバス５１２を経由して１つまたはそれ以上のストレージディバイス５１３を周辺バス５１０と結合する。例えばストレージコントローラ５１１はＳＣＳＩコントローラであってよく、ストレージディバイス５１３はＳＣＳＩディスクであってよい。Ｉ／Ｏディバイス５１４は、任意の種類の周辺機器であってよい。例えばＩ／Ｏディバイス５１４は、イーサネットカードのようなローカルエリアネットワークインターフェイスであってよい。二次バスブリッジは、他のバスを経由して追加的なディバイスを処理システムにインターフェイスするために用いられてよい。例えば二次バスブリッジは、それを経由してＵＳＢディバイス５１７を処理システム５００に結合するために用いられるユニバーサルシリアルポート（ＵＳＢ）コントローラであってよい。マルチメディアプロセッサ５１８は、スピーカー５１９のような追加的な装置に結合されるサウンドカード、ビデオキャプチャカード、または他の種類のメディアインターフェイスであってよい。レガシーディバイスインターフェイス５２０は、例えば古い型式のキーボードおよびマウスであるレガシーディバイスを、処理システム５００に結合するために用いられる。
【００４１】
図６に示される処理システム５００は、この発明が用いられる処理システムの単なる例である。図６は、パーソナルコンピュータまたはワークステーションのような、汎用コンピュータに特に好適なプロセッシングアーキテクチャを示しているが、処理システム５００が種々のアプリケーションにより好適に使用されるように構成するための周知の修正がなされうることを理解するべきである。例えば、処理を必要とする多くの電子ディバイスが、メモリコンポーネント５０８および／またはメモリディバイス１００と結合されたＣＰＵ５０１に依拠する、より簡単なアーキテクチャを使用して実現されてもよい。これらの電子ディバイスは、限定する意図はないが、オーディオ／ビデオプロセッサおよびレコーダ、ゲーム機、ディジタルテレビ受像機、有線または無線の電話、ナビゲーション装置（グローバルポジショニングシステム（ＧＰＳ）および／またはイナーシャルナビゲーションを含む）、およびディジタルカメラおよび／またはレコーダを含んでいる。修正または変形は例えば、不必要なコンポーネントの除去、特化されたディバイスまたは回路の追加、および／または複数のディバイスの集積を含んでいる。
【００４２】
この発明の実施形態が上に例示的に記述されているが、これらはこの発明の例であって、限定として考えられるべきものではないことが、理解されるべきである。この発明がＭＲＡＭについて記述されているが、それに限定されることはなく、例えば信号が異なるレベルでセンスされるＰＣＲＡＭおよびその他の回路に対して適用可能である。追加、削除、置換およびその他の修正が、この発明の精神または範囲から逸脱することなくなされうる。従って、この発明は以上の記述により限定されるものとして考えられてはならず、添付された請求項の範囲によってのみ限定される。
【図面の簡単な説明】
【００４３】
【図１】クロスポイントアーキテクチャを用いた従来のＭＲＡＭディバイスの一部分を示す。
【図２】ＭＲＡＭセル抵抗のセンシングの１つの方法に従う、理想的な時間対積分された電圧の電圧プロットを示す。
【図３】磁気ランダムアクセスメモリディバイスの一部分を示す。
【図４】セル検知の期間中の図３のディバイスの一部分を示す。
【図５Ａ】この発明のセンシング回路をブロックダイアグラムの形式で示す。
【図５Ｂ】図５Ａにおけるセンシング回路に対する一群のタイミング図である。
【図６】この発明の一実施形態に従うセンシング回路を有するメモリディバイスを内蔵するディジタル処理システムを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【国際調査報告】
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