(57)【要約】  ＳＩＭＤなどの並列処理アレイの部分を形成する処理要素（１）は、算術論理演算装置（ＡＬＵ）（３）、マルチプレクサ（ＭＵＸ）（５）、アキュムレータ（ＡＣＣＵ）（７）、及びフラグ・レジスタ（ＦＬＡＧ）（９）を備える。ＡＬＵは、処理アレイの中の全ての処理要素で受け取られる共通の命令に基づいて動作するように構成されている。処理要素（１）はさらに、格納要素（ＳＥ）（１１）を備え、この格納要素は、ルックアップ・テーブル演算及び格納ローカル係数データなどの処理要素（１）のローカル専用化（すなわち、データ依存）処理の処理を支援する。
2007503039.tif 000002
【特許請求の範囲】
【請求項１】
複数の処理要素を備え、各前記処理要素は、共通の命令を受け取り、かつ
前記共通の命令を受け取るマルチプレクサと、
前記マルチプレクサに接続され、アキュムレータ及びフラグ・レジスタと共同して前記受け取られた命令を処理する算術論理演算装置とを備える並列処理アレイであって、
前記処理アレイの中の１つ又は複数の前記処理要素は、少なくとも１つの格納場所を有する格納要素をさらに備え、前記格納要素は、前記受け取られた命令で間接的にアドレス可能であるように構成され、それによって、データ依存演算の処理を行うことが可能になることを特徴とする並列処理アレイ。
【請求項２】
前記格納要素は、
格納されるべきデータを受け取るための入力データ・ポートと、
前記格納要素の格納場所にアドレスするためのインデックス信号と、
前記格納要素からデータを出力するための出力ポートとを備える、請求項１に記載の並列処理アレイ。
【請求項３】
前記格納要素の前記入力データ・ポートは、入力マルチプレクサからデータを受け取るように接続されており、前記入力マルチプレクサは、アキュムレータ・データ又は係数データを渡すように構成されている、請求項２に記載の並列処理アレイ。
【請求項４】
前記インデックス信号はインデックス・マルチプレクサから受け取られ、前記インデックス・マルチプレクサは、アキュムレータ・データ又は係数データ、若しくは前記受け取られた命令の一部を選択的に渡すように構成されている、請求項２又は３に記載の並列処理アレイ。
【請求項５】
前記入力マルチプレクサ及び／又は前記インデックス・マルチプレクサは、前記受け取られた命令によって制御される、請求項３又は４に記載の並列処理アレイ。
【請求項６】
前記格納要素は、処理されるべきデータに基づいて前記処理要素に係数を与えるように構成されている、請求項１乃至５のいずれか一項に記載の並列処理アレイ。
【請求項７】
前記入力マルチプレクサは、係数データを格納するとき、前記格納要素にアキュムレータ・データを渡すように構成され、前記係数データは、前記インデックス信号で定義される格納場所に格納される、請求項６に記載の並列処理アレイ。
【請求項８】
前記入力マルチプレクサは、前記インデックス信号で定義された格納場所に格納された係数データを前記格納要素に渡すように構成されている、請求項６に記載の並列処理アレイ。
【請求項９】
前記インデックス信号は、前記インデックス・マルチプレクサで受け取られた係数データによって定義される、請求項７又は８に記載の並列処理アレイ。
【請求項１０】
前記インデックス信号は、前記インデックス・マルチプレクサで受け取られたアキュムレータ・データによって定義される、請求項７又は８に記載の並列処理アレイ。
【請求項１１】
前記格納要素は、ローカル・ルックアップ・テーブルを前記処理要素に与えるように構成されている、請求項１乃至１０のいずれか一項に記載の並列処理アレイ。
【請求項１２】
前記入力マルチプレクサは、前記インデックス信号で定義される場所への記憶のために係数データを前記格納要素に渡すように構成されている、請求項１１に記載の並列処理アレイ。
【請求項１３】
前記インデックス信号は、前記インデックス・マルチプレクサで受け取られたアキュムレータ・データで定義される、請求項１２に記載の並列処理アレイ。
【請求項１４】
前記入力マルチプレクサは、前記格納要素に格納されるべきデータとして前記係数データの第１の部分を渡すように構成され、前記インデックス・マルチプレクサは、格納アドレスを定義する前記インデックス信号として前記係数データのその他の部分を渡すように構成されている、請求項１１に記載の並列処理アレイ。
【請求項１５】
前記格納要素の出力と前記マルチプレクサの入力との間に、データを格納するためのレジスタをさらに備える、請求項１乃至１４のいずれか一項に記載の並列処理アレイ。
【請求項１６】
前記処理アレイは、単一命令多データ処理アレイである、請求項１乃至１５のいずれか一項に記載の並列処理アレイ。
【請求項１７】
複数の処理要素を備える並列処理アレイでデータを処理する方法であって、各前記処理要素は、共通の命令を受け取り、かつ前記共通の命令を受け取るマルチプレクサと、前記マルチプレクサに接続され、アキュムレータ及びフラグ・レジスタと共同して前記受け取られた命令を処理する算術論理演算装置とを備え、前記方法は
前記処理アレイの中の１つ又は複数の前記処理要素に格納要素を設けるステップであって、前記格納要素は少なくとも１つの格納場所を有するステップと、
前記受け取られた命令によって間接的にアドレス可能であるように前記格納要素を構成するステップと、
前記格納要素を使用してデータ依存演算を処理するステップとを備える方法。
【請求項１８】
格納されるべきデータを受け取るために前記格納要素に入力データ・ポートを設けるステップと、
前記格納要素の格納場所にアドレスするためのインデックス信号を供給するステップと、
前記格納要素からデータを出力するための出力ポートを設けるステップとをさらに備える、請求項１７に記載の方法。
【請求項１９】
入力マルチプレクサからデータを受け取るように前記格納要素の前記入力データ・ポートに接続するステップと、アキュムレータ・データ又は係数データを渡すように前記入力マルチプレクサを構成するステップとをさらに備える、請求項１８に記載の方法。
【請求項２０】
前記インデックス信号を供給するインデックス・マルチプレクサを設けるステップと、アキュムレータ・データ又は係数データ、若しくは前記受け取られた命令の部分を選択的に渡すように前記インデックス・マルチプレクサを構成するステップとをさらに備える、請求項１８又は１９に記載の方法。
【請求項２１】
前記受け取られた命令で前記入力マルチプレクサ及び／又は前記インデックス・マルチプレクサを制御するステップをさらに備える、請求項１９又は２０に記載の方法。
【請求項２２】
処理されるべきデータに基づいて係数を前記処理要素に与えるように前記格納要素を構成するステップをさらに備える、請求項１７乃至２１のいずれか一項に記載の方法。
【請求項２３】
係数データを格納するときアキュムレータ・データを前記格納要素に渡すように前記入力マルチプレクサを構成するステップをさらに備え、前記係数データは、前記インデックス信号で定義される格納場所に格納されている、請求項２２に記載の方法。
【請求項２４】
係数データを前記格納要素に渡すように前記入力マルチプレクサを構成するステップと、前記インデックス信号で定義される格納場所に前記係数データを格納するステップとをさらに備える、請求項２２に記載の方法。
【請求項２５】
前記インデックス信号は、前記インデックス・マルチプレクサで受け取られた係数データによって定義される、請求項２３又は２４に記載の方法。
【請求項２６】
前記インデックス信号は、前記インデックス・マルチプレクサで受け取られたアキュムレータ・データによって定義される、請求項２３又は２４に記載の方法。
【請求項２７】
ローカル・ルックアップ・テーブルを前記処理要素に与えるように前記格納要素を構成するステップをさらに備える、請求項１７乃至２６のいずれか一項に記載の方法。
【請求項２８】
前記入力マルチプレクサは、前記インデックス信号で定義される場所への記憶のために係数データを前記格納要素に渡すように構成されている、請求項２７に記載の方法。
【請求項２９】
前記インデックス信号は、前記インデックス・マルチプレクサで受け取られたアキュムレータ・データで定義される、請求項２８に記載の方法。
【請求項３０】
前記格納要素に格納されるべきデータとして前記係数データの第１の部分を渡すように前記入力マルチプレクサを構成するステップと、格納アドレスを定義する前記インデックス信号として前記係数データのその他の部分を渡すように前記インデックス・マルチプレクサを構成するステップとをさらに備える、請求項２７に記載の方法。
【請求項３１】
前記格納要素の出力と前記マルチプレクサの入力との間に、データを格納するためのレジスタを設けるステップをさらに備える、請求項１７乃至３０のいずれか一項に記載の方法。
【請求項３２】
前記処理アレイは、単一命令多データ処理アレイである、請求項１７乃至３１のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の処理要素（ＰＥ）を有する並列処理アレイ、例えば単一命令多データ（ＳＩＭＤ）処理アレイに関する。特に、本発明は、データ依存処理演算を取り扱うときにアレイの効率を改善するようにされた並列処理アレイに関する。
【背景技術】
【０００２】
ＳＩＭＤ処理アレイでは、アレイ中の各処理要素（ＰＥ）が、共通の命令ストリームを介して同じ命令を受け取り、その処理要素に特有のローカル・データに基づいて命令を実行する。従って、並列処理アレイは、画像処理に関連したタスクなどの、同じ演算が同時に多数のデータに対して行われる反復性の高いタスクを行うのに非常に適している。従って、ＳＩＭＤは、面積効率の良い、拡張性のある低電力の実装を提供する。ＳＩＭＤは、データ及びデータの処理に相当な繰返しを含む用途に適しているが、ＳＩＭＤは、データ依存処理演算を行うのにそれほど適していない。
【０００３】
例えば、ビデオ処理（例えば、デインタレース、雑音低減、水平動的ピーキング）では、演算の大部分は、アレイの全てのデータ要素について全く同じであり、従って、ＳＩＭＤアレイを効率的に活用する。しかし、アレイ中のデータの場所に基づいたルックアップ・テーブル演算又は異なる係数との乗算などのデータ依存処理演算は、ＳＩＭＤ処理アレイを効率的に活用しない。
【０００４】
図１は、ＸｅｔａｌＳＩＭＤ処理アーキテクチャの一般的な処理要素（ＰＥ）１の図を示す（Ｘｅｔａｌは、ディジタル・ビデオ・カメラ用の低電力並列プロセッサである）。処理要素１は、算術論理演算装置（ＡＬＵ）３、マルチプレクサ（ＭＵＸ）５、アキュムレータ（ＡＣＣＵ）７、及びフラグ・レジスタ（ＦＬＡＧ）９を備える。処理要素１は、ブロードキャスト命令１０を受け取り、これはアレイの他の全ての処理要素（図示されない）によって受け取られる。ＡＬＵ３は、ローカル・データに基づいて命令１０を処理する。アキュムレータ７は、最後の結果を格納するために設けられており、この最後の結果は次の命令１０のオペランドとして使用することができる。一般に、ＡＬＵ３は加算器及び乗算器を備え、それによって、比較、加算、減算、データ重み付け、及び乗算累積の演算が１クロック・サイクル内で行われるようになる。一般に、フラグ・レジスタ９は、最後の結果に従って設定される１ビット・フラグを含む。このフラグ状態に基づいて、条件付き渡し命令が可能であり、アルゴリズムの制限されたデータ依存の形を可能にする。
【０００５】
マルチプレクサ５はブロードキャスト命令１０によって制御されることに留意されたい。Ｘｅｔａｌアーキテクチャでは、マルチプレクサ５は、選択的にＡＬＵ３に接続されるいくつかの入力信号を受け取る。例えば、マルチプレクサ５は、ライン・メモリ６の一部からのデータと、左並びに右の通信チャネル８、１２からのデータとを受け取る。また、アキュムレータ５は、係数データ（ｃｏｅｆｆ）１６も受け取る。このようにして、アキュムレータ７からのＡＣＣＵ信号１４は、演算のための１つのオペランドとして使用され、マルチプレクサ５は第２のオペランドを選択する。従って、第２のオペランドは、左通信チャネル８、右通信チャネル１２、又はライン・メモリ６、又は係数入力１６からの「固定」数から選択することができる。
【０００６】
この種のプロセッサでは、データ依存処理を行うこと、例えばルックアップ・テーブルから値を検索すること、又は同じアレイの異なるデータ要素との異なる演算を行うことは、可能でないか、多くの長く複雑な繰返しを必要とするかのいずれかである。これは、ＳＩＭＤ処理アレイの悪い効率をもたらす。
【０００７】
例えば、１０個の要素のルックアップ・テーブルから値を検索した後で乗算を行うことは、図１に示されるＸｅｔａｌアーキテクチャでの４０の演算を必要とする。Ｘｅｔａｌ命令セットを使用する実施が以下に示され、ここでは、検索のために、値は下限と比較されなければならない。
【０００８】
ｒ０は所望のアレイのデータ要素を有すると想定する。
【０００９】
１．  ａｃｃｕ＝ｒ０；データをアキュムレータに移動させる
２．  ａｃｃｕ＝ＭＡＸ（ａｃｃｕ，ｌｏｗｅｒ＿ｌｉｍｉｔ０）；ｒ０及びｌｏｗｅｒ＿ｌｉｍｉｔ０の最大を見出し、アキュムレータに格納する
３．  ａｃｃｕ＝ａｃｃｕ＊ｃｏｅｆｆ０；これは、区間内の演算である
４．  ｒ１＝ＰＡＳＳＣ（ａｃｃｕ，ｒ１）；ｒ０が領域内であったら、結果を保存し、そうでなければ、ｒ１を次の区間に複写する。
【００１０】
上で示すように、例えば上に与えられた例では１０あるルックアップ・テーブル（ＬＵＴ）の全ての入力に関して、上の演算の４つ全てが行われなければならない。これは、１０要素のＬＵＴでは、４０の演算が必要であることを意味する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、データ依存演算を処理するときに、上述の不利益を被らない並列処理アレイを提供することである。
【課題を解決するための手段】
【００１２】
本発明の第１の態様によれば、複数の処理要素を備え、各前記処理要素は、共通の命令を受け取り、かつ
前記共通の命令を受け取るマルチプレクサと、
前記マルチプレクサに接続され、アキュムレータ及びフラグ・レジスタと共同して前記受け取られた命令を処理する算術論理演算装置とを備える並列処理アレイであって、
前記処理アレイの中の１つ又は複数の前記処理要素は、少なくとも１つの格納場所を有する格納要素をさらに備え、前記格納要素は、前記受け取られた命令で間接的にアドレス可能であるように構成され、それによって、データ依存演算の処理を行うことが可能になることを特徴とする並列処理アレイが提供される。
【００１３】
上で定義される処理アレイは、データ依存処理演算を行うときに、従来の処理アレイよりも効率が良いという有利点を有する。
【００１４】
本発明の他の態様によれば、複数の処理要素を備える並列処理アレイでデータを処理する方法であって、各前記処理要素は、共通の命令を受け取り、かつ前記共通の命令を受け取るマルチプレクサと、前記マルチプレクサに接続され、アキュムレータ及びフラグ・レジスタと共同して前記受け取られた命令を処理する算術論理演算装置とを備え、前記方法は
前記処理アレイの中の１つ又は複数の前記処理要素に格納要素を設けるステップであって、前記格納要素は少なくとも１つの格納場所を有するステップと、
前記受け取られた命令によって間接的にアドレス可能であるように前記格納要素を構成するステップと、
前記格納要素を使用してデータ依存演算を処理するステップとを備える方法が提供される。
【００１５】
本発明をより適切に理解するために、また、どのようにして本発明を実施することができるかをより明らかに示すために、次に例として添付の図面を参照する。
【発明を実施するための最良の形態】
【００１６】
図２は、本発明による処理アレイの処理要素１を示している。上の図１に示されたように、処理要素１は、算術論理演算装置（ＡＬＵ）３、マルチプレクサ（ＭＵＸ）５、アキュムレータ（ＡＣＣＵ）７、及びフラグ・レジスタ（ＦＬＡＧ）９を備える。「従来の」処理すなわちデータに依存しない処理のためのこれらの要素の動作は、図１に関連して上で説明されたものと同じである。
【００１７】
本発明によれば、処理要素はさらに格納要素（ＳＥ）１１を備え、これは、処理要素１のローカル専用化（すなわち、データ依存）処理の処理を支援する。
【００１８】
格納要素１１は、いくつかの格納場所ＳＥ１からＳＥＮを備える。格納場所の数は、特定の用途に依存して設計過程で選ばれ、任意の整数値であることができる。格納要素１１は、マルチプレクサ１５を介して入力データ１３（ｄａｔａ＿ｉｎ）を受け取る。マルチプレクサ１５は、アキュムレータ７の出力からのアキュムレータ・データ１４及び処理要素１の係数ポートからの係数データ１６（ｃｏｅｆｆ）を受け取るように接続されている。マルチプレクサ１５は、制御信号１７の制御の下で、アキュムレータ・データ１４又は係数データ１６を格納要素１１に入力データ１３として選択的に供給するように構成されており、その制御信号１７はブロードキャスト命令１０の部分から来るか、又はブロードキャスト命令１０の部分を形成している。
【００１９】
また、格納要素１１は、インデックス信号１９を受け取り、これはマルチプレクサ２１の出力に接続されている。また、マルチプレクサ２１は、アキュムレータ７の出力からのアキュムレータ・データ１４及び処理要素１の係数ポートからの係数データ１６（ｃｏｅｆｆ）を受け取るように接続されている。また、マルチプレクサ２１は制御信号１７によって制御され、この制御信号１７はブロードキャスト命令１０の部分から来るか、又はブロードキャスト命令１０の部分を形成している。格納要素１１からの出力データ２２（ｄａｔａ＿ｏｕｔ）は、処理要素１のマルチプレクサ５の入力に接続されている。好ましくは、レジスタ２３（ｃｕｒｒ＿ｓｅ）は格納要素１１の出力とマルチプレクサ５との間に設けられ、格納要素１１の値を格納するために使用することができるが、これは、後で応用においてより詳細に説明する。
【００２０】
次に、アレイでデータごとに異なる係数との乗算（又は、任意の他の演算）とルックアップ・テーブル演算の実行とを行うために各ＰＥに異なる係数を格納することに関連して、図２の実施形態の動作が説明される。ただし、全てのＰＥに使用される命令は相変わらず同じである。
【００２１】
格納要素１１が異なる係数を格納するために使用されるとき、係数データ１６は格納要素テーブル用のインデックスとして使用され、そしてアキュムレータ７又はライン・メモリからのアキュムレータ・データ１４は格納要素１１の対応する格納場所ＳＥＹに格納される。言い換えると、マルチプレクサ１５は、アキュムレータ・データ１４を格納要素１１に入力データ１３として渡すように制御されるが、一方で、マルチプレクサ２１は、係数データ１６を渡すように制御され、この係数データ１６は、データが格納されることになるそれぞれの格納場所ＳＥＹのインデックス１９として作用する。これによって、格納要素１１の正しい場所ＳＥ１〜ＳＥＮに正しい値が格納されるようになる。若しくは、望ましい場合には、係数データを入力１３に利用しかつアキュムレータ・データをインデックス１９として使用して、係数を格納することができる。
【００２２】
格納要素１１から値を読み込むとき、上記と同様なやり方で、格納要素１１のそれぞれの格納場所からの値を出力で使用可能にするために、係数データ１６がインデックス１９として使用され、それによって、アキュムレータ７でデータとの乗算を行うことができるようになる。言い換えると、格納要素１１からデータを読み込むとき、マルチプレクサ２１は、係数データ１６をインデックス１９として格納要素１１に渡すように構成されており、それによって、格納要素１１からそれぞれの出力データ２２を出力する。格納要素１１からの出力データは、アキュムレータ７からのデータとの乗算のために、マルチプレクサ５を介してＡＬＵ３に渡される。
【００２３】
各ＰＥで格納要素をルックアップ・テーブル（ＬＵＴ）として使用するとき、正しい値（ｌｏｗｅｒ＿ｌｉｍｉｔ、結果として得られた値）を格納要素１１に格納するいくつかの代替的方法がある。
【００２４】
１つの方法は、ｃｏｅｆ入力の一部をインデックスとして、その他の部分を格納されるべき値として、使用することである。言い換えると、係数データ１６の一部は、マルチプレクサ２１でインデックス１９として格納要素１１に渡されるが、一方で、係数データ１６のその他の部分は、格納されるべき値としてマルチプレクサ１５によって渡される。この方法は係数データ信号の幅を増加させるという不利点を有するが、１サイクルで値を格納するという利点を有する。
【００２５】
他の方法は、アキュムレータ７及び／又はＡＬＵ３を用いてアドレス又はインデックス１９を生成することであり、これによって、異なるアドレスの生成が可能になり、次に、格納命令でそのアドレスを格納要素１１に利用することによって、同じ値をＰＥの格納要素の異なる場所に格納することができるようになり、その結果、係数データ１６の値が格納要素１１のそれぞれの格納場所ＳＥＹに格納されるようになる。この構成では、マルチプレクサ１５は、係数データ１６を渡すように構成されるが、一方で、マルチプレクサ２１は、アキュムレータ７及び／又はＡＬＵ３で生成されたインデックス１９を供給する。この方法は、より狭い係数データ信号を必要とするという有利点を有するが、１つの余分な処理演算を必要とするという不利点を有する。
【００２６】
格納要素１１から値を読み込むために、アキュムレータ７の値はインデックス１９として使用され、格納要素１１からの検索値は、さらに他の使用のためにレジスタ２３（ｃｕｒｒ＿ｓｅ）に格納される。言い換えると、アキュムレータ７からのアキュムレータ・データ１４は、格納要素１１にインデックス１９を与えるためにマルチプレクサ２１によって渡される。それぞれの格納場所ＳＥＹからの対応する値は、格納要素１１の出力データ２２を形成し、マルチプレクサ５に直接渡されるか、又は後の使用のためにレジスタ２３に格納されるかのいずれかである。低周波数で動作するときに、レジスタ２３（ｃｕｒｒ＿ｓｅ）は、１サイクルで演算を行うためにバイパスされることができることに留意されたい。
【００２７】
上で説明した本発明は、処理要素が次の方法のいずれかで動作することができるようにするので、改善された処理アレイを提供する。
【００２８】
ａ）  全てのＰＥは、ブロードキャスト命令に基づいて同じ演算を実行する（すなわち、「通常」演算）、
ｂ）  ＰＥは、同じブロードキャスト命令を実行するために処理されるべきデータに基づいて異なる係数を使用する、又は、
ｃ）  ＰＥは、全てのＰＥがＬＵＴ演算を行うように、ブロードキャストと同時に、ルックアップ・テーブルに記述された機能を実行する。
【００２９】
例えばビデオ処理の用途では、機能の大部分はライン・ベースの処理で行うことができるか（例えば、デインタレース、雑音低減、水平動的ピーキング）、又は、ライン・ベースの処理によって表すことができる（例えば、２×２のブロック・サイズのアップコンバータは、２×２のブロックを２つのラインとして累積してライン・ベースの処理を行うことにより、ライン・ベースで処理されることができる）。これは、大抵の演算はアレイの全てのデータ要素に対して全く同じであり、従って、先に（ａ）で説明した「通常」ＰＥ演算を使用して行うことができることを意味する。
【００３０】
しかし、アレイ中のデータの場所に基づいて異なる係数との乗算（又は、他のオペランド）などのタスクを行うときに、本発明による処理要素は、先に（ｂ）で説明したように動作するように構成される。
【００３１】
同様に、ＬＵＴ演算の場合、処理要素は、先に（ｃ）で説明したように動作するように構成される。
【００３２】
本発明は、ＳＩＭＤ処理の特性を利用するという有利点を有し、データ依存処理演算が行われるべきときに、より効率の良い演算を提供する。例えば、本発明における検索値との乗算の処理は、（ＬＵＴ演算の実施の選択に依存して）ほぼ２つの演算を行い、これは４０の命令を必要とした最初に述べた方法のほぼ５％に過ぎない。
【００３３】
従って、本発明は、処理要素ごとに間接的にアドレス可能なメモリを提供し、これは、ルックアップ・テーブル演算などのデータ依存演算と、同じ命令で全てのＰＥに使用できる、異なる係数へのアクセスとに使用されることができる。
【００３４】
格納要素のために処理要素に必要とされる面積の増加は、有害な要素ではないことに留意されたい。というのは、このようなチップでは相互接続面積が支配的な要素であるからである。従って、格納要素を算術論理演算装置（ＡＬＵ）の近くに配置することは、通信ネットワーク（すなわち、配線オーバーヘッド）のさらなる過負荷を回避させる。
【００３５】
好ましい実施形態はビデオ処理に関連して説明されたが、本発明による処理要素は他の機能にも使用され得ることが当業者によって理解されるであろう。
【００３６】
さらに、好ましい実施形態はＸｅｔａｌアーキテクチャに関連して説明されたが、本発明は、並列処理アーキテクチャの他の形態にも同様に応用可能である。
【図面の簡単な説明】
【００３７】
【図１】従来技術による並列処理アレイの処理要素の概略図を示す。
【図２】本発明による並列処理アレイの処理要素の概略図を示す。
【符号の説明】
【００３８】
１  処理要素
３  算術論理演算装置
５  マルチプレクサ
７  アキュムレータ
９  フラグ・レジスタ
１１  格納要素
１５  マルチプレクサ
２１  マルチプレクサ
２３  レジスタ
【図１】
2007503039.tif 000003
【図２】
2007503039.tif 000004
【国際調査報告】
2007503039.tif 000005
2007503039.tif 000006
2007503039.tif 000007