(57)【要約】  本発明は、誘電体層上に、導体トラック（４）を含む１つまたは複数の受動電子コンポーネント（４）が、存在し、これらの受動素子（４）の位置において半導体基板（２）と誘電体層（３、４）との間の境界面に半導体領域（５）が存在し、電荷によって半導体基板（２）中に誘導される第１の導電形の導電チャネルが、半導体領域（５）によって、半導体領域（５）の位置において遮断される、電荷を含む誘電体層（３）でカバーされた高抵抗半導体基板（２）を備える半導体本体（１）を有する半導体デバイス（１０）に関する。本発明によれば、半導体領域（５）は、単結晶であり、この第１の導電形とは反対の第２の導電形のものである。このようにして、誘導されるチャネルは、半導体領域（５）の電荷によって局所的に打ち消される。この反転チャネルが半導体領域（５）の位置において遮断されるので、デバイス（１０）は、非常に低い高周波数電力損失しか有さない。デバイス（１０）はさらに、より高い熱バジェットを可能にし、それ故に、能動半導体素子（８）の半導体本体（１）への一体化を可能にする。半導体領域（５）は、多数のストリップ形の部分領域（５Ａ、５Ｂ、５Ｃ）を備えることが好ましい。
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【特許請求の範囲】
【請求項１】
誘電体層（３）上に、導体トラック（４）を含めて１つまたは複数の受動電子素子（４）が、存在し、前記受動素子（４）の位置において半導体基板（２）と前記誘電体層（３）との間の境界面に半導体領域（５）が存在し、その結果、電荷によって誘導される第１の導電形の導電チャネルが、前記半導体領域（５）の位置における前記半導体基板（２）−誘電体層（３）間の境界面において遮断される、前記電荷を含む前記誘電体層（３）でカバーされた高抵抗半導体基板（２）を備える半導体本体（１）を有する半導体デバイス（１０）であって、前記半導体領域（５）が単結晶であり、前記第１の導電形とは反対の第２の導電形であることを特徴とする半導体デバイス（１０）。
【請求項２】
前記第２の導電形の前記半導体領域（５）が、前記半導体基板（２）中に埋設された、いくつかの相互に平行なストリップ形の部分領域（５Ａ、５Ｂ）を備えることを特徴とする、請求項１に記載の半導体デバイス（１０）。
【請求項３】
前記ストリップ形の部分領域（５Ａ、５Ｂ）が、それらの端部の近くで相互接続されることを特徴とする、請求項１または２に記載の半導体デバイス（１０）。
【請求項４】
前記ストリップ形の部分領域（５Ａ、５Ｂ）が、９０度の角度で互いに交差する部分領域の２つのグループを備えることを特徴とする、請求項２または３に記載の半導体デバイス（１０）。
【請求項５】
前記ストリップ形の部分領域（５Ｃ）が、正六角形の網目模様を形成することを特徴とする、請求項２に記載の半導体デバイス（１０）。
【請求項６】
前記半導体本体（１）が、その中に一体化された１つまたは複数の半導体素子（７）を備えるさらなる半導体領域（６）を有することを特徴とする、前記請求項のいずれか一項に記載の半導体デバイス（１０）。
【請求項７】
投影中に見られるように、前記受動素子（４）が、前記デバイス（１０）の部分（Ａ）に位置しており、前記半導体素子（７）を伴う前記さらなる半導体領域（６）が、前記デバイス（１０）の別の部分（Ｂ）に位置することを特徴とする、請求項６に記載の半導体デバイス（１０）。
【請求項８】
前記半導体領域（５）の寸法およびドーピング濃度が、動作中に形成される反転チャネルまたは蓄積チャネルを遮断するのには十分に大きく高いが、前記基板（２）のスクエア抵抗を実質的に低下させないようにするのには十分に小さく低いことも特徴とする、前記請求項のいずれか一項に記載の半導体デバイス（１０）。
【請求項９】
電荷を含む誘電体層（３）が高抵抗半導体基板（２）上に形成され、前記誘電体層（３）上に導体トラック（４）を含めて１つまたは複数の受動電子素子（４）が設けられ、また前記受動素子（４）の位置において、半導体領域（５）が、前記半導体基板（２）と前記誘電体層（３）との間の境界面に形成され、その結果、前記電荷によって誘導される第１の導電形の導電チャネルが、前記半導体領域（５）の位置における前記半導体基板（２）−誘電体層（３）間の境界面において遮断される、半導体本体（１）を伴う半導体デバイス（１０）を製造する方法であって、前記半導体領域（５）が、単結晶にされ、前記第１の導電形と反対の第２の導電形で設けられることを特徴とする方法。
【請求項１０】
前記半導体領域（５）が、イオン注入を用いて形成されることを特徴とする、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体層上に導体トラックを含めて１つまたは複数の受動電子素子が存在し、これらの受動素子の位置において半導体基板とこの誘電体層との間の境界面に半導体領域が存在し、その結果、電荷によって誘導される第１の導電形の導電チャネルが、この半導体領域の位置における半導体基板−誘電体層間の境界面において遮断（インターラプト）される、これらの電荷を含むこの誘電体層でカバーされた高抵抗（ハイオーミック）半導体基板を備える半導体本体（半導体ボディ）を有する半導体デバイスに関する。本出願においては、高抵抗半導体基板は、その比抵抗が特に約１ｋΩｃｍ以上の、また実際には１ｋΩｃｍと１０ｋΩｃｍとの間に分布する半導体基板を意味するものと解釈すべきである。導電チャネルは、反転チャネルであっても、また蓄積チャネルであってもよい。これは、この誘電体層中の電荷に依存し、この電荷は実際にはしばしば正であることが多く、ｎ形チャネルの形成につながり、また半導体基板の導電形に依存する。ｐ形基板の場合には、例えば次いで反転が起こり、ｎ形基板の場合には、蓄積が起こる。本発明は、かかるデバイスを製造する方法にも関する。
【背景技術】
【０００２】
この開始パラグラフにおいて述べられたタイプのデバイスおよび方法については、ＪＰ−Ａ−０８−３１６４２０号という公開番号の下に１９９６年１１月２９日に公開された日本特許明細書から知られている。前記ドキュメントにおいては、その上に配線が存在する二酸化シリコン層の形態の誘電体層が設けられた高抵抗シリコン基板を備えるデバイスについての説明が与えられている。このシリコン基板とこの二酸化シリコン層との間の境界面における反転層または蓄積層の発生からもたらされる高周波数電力損失を抑制するために、イオン注入を用いてこのシリコン基板の結晶構造体に損傷を与えることにより形成される多結晶シリコン領域またはアモルファスシリコン領域が前記境界面に存在する。このようにして形成されたこの領域は、電荷トラップを含み、これらの電荷トラップは、前記位置において、形成される反転チャネルまたは蓄積チャネルの電荷を取り上げ、それによって前記チャネルを局所的に遮断する。このおかげで、この（高周波数の）電力損失は制限される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
この知られているデバイスの欠点は、実際にこのデバイスが、時に前記損失につながる高抵抗半導体基板の実効抵抗の低下に対応する問題を提示することにある。
【０００４】
したがって、本発明の一目的は、この半導体基板が非常に多様な条件下で、高抵抗動作を示す、この開始パラグラフで述べられているタイプのデバイスを提供することである。さらなる目的は、かかるデバイスを製造する簡単な方法の提供に関する。
【課題を解決するための手段】
【０００５】
これを達成するために、本発明によれば開始パラグラフにおいて述べられているタイプのデバイスは、前記半導体領域が、単結晶であり、また第１の導電形とは反対の第２の導電形であるということを特徴とする。本発明は、何はさておき、あまりにも高導電の半導体基板の開発の問題が、特に半導体素子もこの半導体本体中に一体化されるデバイス中で起こるという認識に基づいている。これらの付随する集積化プロセスは、とりわけその製造プロセスの開始時において時に比較的高い温度バジェット（ｔｅｍｐｅｒａｔｕｒｅ  ｂｕｄｇｅｔ）を必要とすることがある。比較的高い温度における熱処理は、この知られているデバイスの多結晶領域またはアモルファス領域の結晶性が、完全にまたは部分的に回復することを可能にし、電荷トラップの濃度が低下させられるべきであるようにし、それによって例えば反転チャネルの望ましくない形成を可能にしてしまう。本発明は、さらに反転チャネルがいわゆるトラップを用いることによるだけでなく、この誘導されたチャネルの導電形とは反対の導電形を伴う半導体領域を設けることによっても遮断されてもよいという認識に基づいている。この基板が高抵抗であることにもかかわらず、この基板は、依然としてｐ導電形またはｎ導電形である。これについてはそれぞれπ形基板およびｖ形基板を用いて指し示されてもよい。この誘電体層中の正電荷の場合には、この誘導されるチャネルは、この第１のケースでは反転チャネルになり、この第２のケースでは蓄積チャネルになる。この場合には適切な半導体領域は、ｐ導電形のものになり、このような訳でこの誘導された電荷を打ち消す（コンペンセートする）正電荷を含んでいる。このおかげで、この導電チャネルの電荷は、常にこの半導体領域の位置で打ち消され、その結果、このチャネルは遮断され、あるいは少なくともずっと高いオーム値を有することになる。この反対導電形のドーピング原子の導入については、この半導体基板の結晶性が影響されることなく、またはそれによる影響を受けることなく行うことができる。前記の導入については、例えば拡散を用いて行うことができる。この反対導電形の半導体領域が、その結晶構造に損傷を引き起こす注入によって形成される場合、この結晶性は、故意にまたはそうでなしに、熱処理によって、本発明による対策の好ましい効果が失われることなく回復されてもよい。最後に、本発明は、このドープされた半導体領域がそれ自体比較的低い抵抗を有することもあるが、前記抵抗値が、実際に非常に低くされてこれがどのような悪影響も及ぼさないようにすることもできるという認識に基づいている。これについては、この半導体領域の寸法が十分に小さくなるように選択することにより、またチャネルを遮断するのに必要であるのに比べて高くないようにこのドーピング濃度を選択することによって達成することができる。以上に基づけば、本発明によるデバイスの半導体本体中に一体化された半導体素子を形成するための高い熱バジェットの可能な必要性が、困難を引き起こさないことになることは明らかであろう。
【０００６】
本発明によるデバイスの好ましい一実施形態においては、この第２の導電形の半導体領域は、この半導体基板中に埋設されるいくつかの相互に並列なストリップ形の部分領域（サブ領域）を含んでいる。前記ストリップ形の部分領域は、導体トラックの方向に平行に、すなわち電圧傾斜がこの基板中に導入される方向と直角に延びていることが好ましい。多数のストリップ形の部分領域により、前記ストリップ形の部分領域に平行に延びる導体トラックの既存パターン上でこの効果が最適化されるようにすることができる。多数のストリップ形の部分領域は、これらの部分領域の寸法が非常に小さくなり得ることのおかげで問題なしに適用されることが可能である。この半導体基板にこの領域またはこれらの部分領域を埋設する（recess）ことにより、イオン注入がこの形成のために使用されてもよい。この技法により、これらの最小の可能な寸法が可能になる。さらにこの実施形態においては、前記電荷がこの半導体基板とこの誘電体層との境界面に支配的に存在するので最良の電荷の打ち消しが達成される。これらのストリップ形の部分領域は、これらの端部の近くで相互接続されることが好ましい。
【０００７】
好ましい修正形態においては、これらのストリップ形の部分領域は、９０度の角度で互いに交差する部分領域の２つのグループを形成する。このおかげで、この半導体領域は、それぞれこれらの２つのグループのうちの一方に平行に延びることが好ましい相互に直角をなす導体トラックについては有効となる。
【０００８】
さらなる実施形態は、これらのストリップ形の部分領域が正六角形の網目模様を形成することを特徴とする。これにより、六角形の面のうちの１つの面に直角に延び、相互に約６０度の角度を含む導体トラックについてこの効果が最適化されるようにする。
【０００９】
さらなる実施形態においては、この半導体本体は、この半導体本体に一体化された１つまたは複数の半導体素子を含むさらなる半導体領域を有する。これにより、このデバイスは、受動素子および導体トラックに加えて、例えばＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ集積回路）を備えることが可能になる。これらの受動素子は、投影中に見られるように、これらの半導体素子を伴うさらなる半導体領域以外の、デバイスの別の部分に位置していることが好ましい。
【００１０】
以上で指摘されるように、この半導体領域の寸法およびドーピング濃度は、動作中に形成される反転チャネルまたは蓄積チャネルを遮断するのには十分に大きく高いが、この基板のスクエア抵抗（ｓｑｕａｒｅ  ｒｅｓｉｓｔａｎｃｅ）を実質的に低下させないようにするのには十分に小さく低いことが好ましい。
【００１１】
電荷を含む誘電体層が高抵抗半導体基板上に形成され、この誘電体層上に導体トラックを含めて１つまたは複数の受動電子素子が設けられ、またこれらの受動素子の位置において、半導体領域が、この半導体基板とこの誘電体層との間の境界面に形成され、その結果、これらの電荷によって誘導される第１の導電形の導電チャネルが、この半導体領域の位置におけるこの半導体基板−誘電体層間の境界面において遮断される、半導体本体を伴う半導体デバイスを製造する方法は、本発明によれば、この半導体領域が、単結晶にされ、この第１の導電形と反対の第２の導電形で設けられることを特徴とする。本発明によるデバイスは、このようにして得られる。この半導体領域はイオン注入を用いて形成されることが好ましい。ｎ形基板についての適切なイオンは、ホウ素イオンであり、ｐ形基板についての適切なイオンは、ヒ素イオンまたはアンチモンイオンである。
【００１２】
本発明のこれらの態様および他の態様については、以降で説明されるこれらの実施形態から明らかであり、またこれらの実施形態に関連して明らかにされよう。
【発明を実施するための最良の形態】
【００１３】
これらの図は、縮尺して描かれてはおらず、この厚み方向の寸法など、一部の寸法については、明確にするために誇張されている。これらの異なる図中の対応する領域または部分は、可能なときにはいつでも同じハッチングまたは同じ参照番号を用いて示される。
【００１４】
図１は、本発明による半導体デバイスのその厚み方向と直角に図示した概略断面図であり、図２ないし４は、図１に示されるデバイスの半導体領域の異なる可能性のある構成について図示した概略平面図である。デバイス１０は、ｐ導電形の高抵抗シリコン半導体基板２を有する半導体本体１を備え、この高抵抗シリコン半導体基板の比抵抗は、この場合には５ｋΩｃｍから１０ｋΩｃｍの間に分布している。デバイス１０の表面は、二酸化シリコンの誘電体層３でカバーされている。この誘電体層は、例えば１×１０１１ｃｍ−２から２×１０１２ｃｍ−２の範囲の正電荷を含んでいるので、動作中に誘導される導電チャネルの導電形は、ｎ導電形である。この実施例の半導体デバイス１０は、それぞれ線Ｉ−Ｉの右側および左側に位置する２つの部分領域Ａ、Ｂを備える。この右側の部分Ａは、ｐ導電形の半導体領域５を備え、この半導体領域５は、このデバイスの表面内に埋設されている。この半導体領域は、導体トラック４の形態の受動素子４に平行に延びている。半導体領域５のおかげで、このデバイスの動作中に、半導体領域５の位置における半導体基板２−誘電体層３間の境界面において反転チャネルが遮断される。このおかげで、デバイス１０は、非常に限られた（高周波数）損失しか示さない。
【００１５】
デバイス１０の左側の部分Ｂは、半導体素子７が一体化されるさらなる半導体領域６を備える。半導体素子７は、例えばバイポーラおよび／またはＭＯＳトランジスタの集積回路を備えていてもよいことに留意されたい。これらの受動素子４は、これらの１つまたは複数の半導体素子７を電気的に接続するための導体トラックのパターンを含んでいてもよい。さらに、これらの受動素子４は、１つまたは複数のキャパシタ、抵抗、および／またはコイルを含んでいてもよい。
【００１６】
図１においては、半導体領域５は、この図面の平面に垂直に延びる単一のストリップ形の領域５として表されている。半導体領域５は、より多数のストリップ形の部分領域を備えることが好ましい。これらの部分領域は、半導体本体２中の多くの異なる構成で形成されてもよい。
【００１７】
このような構成の一実施例が図２に示される。前記図中に示される半導体領域５は、導体トラック４に平行に延びる、より多数の相互に平行な間隔を介して並べられた部分領域５Ａを備える。図３においては、これらのストリップ形の部分領域５Ａは、これらの端部の近くで相互接続されている。図４は、半導体領域５が、互いに直角に交差する２つのグループの部分領域５Ａ、５Ｂを備えることを示している。これらの導体トラック４がまた誘電体層３の表面上で２つの相互にほぼ直角な方向に延びる場合には、このような構成は、特に適している。半導体領域５のストリップ形の部分領域５Ｃの他の構成が、図５に示される。この図に示される六角形のパターンは、導体トラック４が２方向より多い方向に延びる場合に非常に適している。
【００１８】
図６は、図１に示されるデバイスの基板のスクエア抵抗（Ｒｓｈ）を導体トラック上の電圧（Ｖｇ）の関数として、またこの半導体領域中の異なるドーピング濃度について示すものである。これは、誘電体層３中の固定正電荷が＋２×１０１２ｃｍ−２であるという仮定に基づいている。線５０は、許容可能なスクエア抵抗のレベルに対応する。曲線５１、５２、５３、５４、５５は、それぞれ２×１０１８、６×１０１７、４×１０１７、２×１０１７、２×１０１６原子／ｃｍ３の半導体領域５のドーピング濃度に対応する。特定の場合における導体トラック４について存在する電圧ドメインに応じて、半導体領域５についての必要なドーピング濃度は、図７を用いて読み取られてもよい。３０Ｖの最大Ｖｇでは、約６×１０１７原子／ｃｍ３の最小ドーピング濃度が適している。実際に、これにより、半導体領域５の表面が可能な限り高濃度に選択されるので、このドーピング濃度はできる限り低濃度に選択されることが好ましい。この誘電体層中の電荷が以上で述べられた値よりも低濃度である場合には、ここで述べられているこれらよりも低濃度のドーピング濃度が許容可能である。最適なプロセスにおいては、この電荷は、以上で示された値よりも１０のファクタだけさらに低くてもよい。半導体領域５の最小寸法は、それぞれＩ線リソグラフィおよびＤＵＶ（Ｄｅｅｐ  Ｕｌｔｒａ  Ｖｉｏｌｅｔディープ紫外線）リソグラフィでは約０．４μｍから２５０ｎｍである。現在使用可能な技術を使用して達成され得る、半導体領域５の比較的浅い深さは、例えば１００ｎｍである。このストリップ形の半導体領域５は、この技術が許す限り細く、厚く作製されることが好ましい。
【００１９】
図７は、図１に示されるデバイスの基板の等価回路図を示している。本発明によるデバイスの基板のスクエアインピーダンス（ｓｑｕａｒｅ  ｉｍｐｅｄａｎｃｅ）（ＺｓＨ）のモジュラスが周波数ｆの関数としてプロットされる場合、次いでこの低周波数部分についての定数値とこの高周波数部分についての１／ｆ依存性によって区別することが可能な高周波数部分と低周波数部分とを有する曲線を観察することができる。ここではインピーダンスに関心があるので、この高周波数部分は、キャパシタンスの特性に対応する。同様な曲線が図７の等価回路図を使用して再現されてもよい。換言すれば、これらの特性は、キャパシタンス６２と並列に配列された抵抗６１の特性に対応する。
【００２０】
より高い周波数（１ＧＨｚ以上）についての抵抗６１は、一般にキャパシタンス６２のインピーダンス（１／ｊｗＣ）に比べて非常に高いので、後者しか考慮に入れる必要はない。シミュレーションは、単一の（ｐ形）ストリップ形領域を有する基板中のドーピング濃度が、キャパシタンス６２（この曲線の高周波数部分）に対して実質的にどのような影響も及ぼさないことを示している。より多数（ｎ）のストリップ形の部分領域を直列に接続することにより、この場合にはＣ／ｎの実効キャパシタンスを達成することが可能になる。この数（ｎ）については、もちろんこの使用可能なスペース、これらのストリップ形の部分領域の最小幅により、またあまりにも高密度のストリップ形の部分領域が、この基板の導電度に悪影響を及ぼし、すなわち前記導電度を増大させることになることにより、制限される。
【００２１】
デバイス１０は、本発明による方法を使用して下記のように製造される。開始材料については、高抵抗の、ここではｎ形の、薄い誘電体層が熱酸化を用いて設けられた半導体基板２が使用される（図１参照）。フォトレジスト層がスピニングを用いて前記誘電体層上に塗布される。その後に、形成すべき半導体領域５の所望のパターンに対応するマスクが設けられ、このフォトレジスト層は、フォトリソグラフィを用いてパターン形成される。次に、この場合にはホウ素イオンを用いてｐ形半導体領域５を形成するためのイオン注入がこの場合には使用される。この注入がこの誘電体層を介して行われることのおかげで、半導体領域５の厚みは可能な限り小さくすることができる。このイオン注入の流束は、半導体領域５の所望のドーピング濃度に合うように選択される。デバイス１０の部分Ｂにおけるさらなる半導体領域６および能動素子７を含めて他の領域および部分が、慣例的なＩＣ技術を用いて半導体本体１中に設けられる。この同じことが、デバイス１０の部分Ａにおける導体トラック４および／または他の受動素子に対しても当てはまる。
【００２２】
本発明は、本明細書中で説明される例示の実施形態だけには限定されず、本発明の範囲内においては、多数の変形形態および修正形態が、当業者にとっては可能である。例えば、異なる形状および／または異なる寸法を有するデバイスが、製造されてもよい。
【００２３】
これらの実施例において述べられた材料以外の材料が、本発明の範囲内において代わりに使用されてもよいことに留意されたい。またエピタキシ、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ化学気相成長法）、スパッタリング、蒸発など他の堆積技法が、前述の材料、または他の材料について使用されてもよい。ウェットエッチング法の代わりに、プラズマエッチングなどの「ドライ」技法が使用されてもよく、逆もまた同様である。
【００２４】
これらの受動素子の位置において、このデバイスはまた、この誘電体層上にマウントされる個別能動素子も備えていてもよいことにさらに留意されたい
【図面の簡単な説明】
【００２５】
【図１】本発明による半導体デバイスの、その厚み方向と直角に図示した概略断面図である。
【図２】図１に示されるデバイスの半導体領域の異なる可能性のある構成のうちの１つを図示した概略平面図である。
【図３】図１に示されるデバイスの半導体領域の異なる可能性のある構成のうちの１つを図示した概略平面図である。
【図４】図１に示されるデバイスの半導体領域の異なる可能性のある構成のうちの１つを図示した概略平面図である。
【図５】図１に示されるデバイスの半導体領域の異なる可能性のある構成のうちの１つを図示した概略平面図である。
【図６】図１に示されるデバイスの基板のスクエア抵抗を導体トラック上の電圧の関数として、またこの半導体領域中の異なるドーピング濃度について示す図である。
【図７】図１に示されるデバイスの基板の等価回路図を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
2007535160.tif 000010
2007535160.tif 000011
2007535160.tif 000012
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