(57)【要約】  本発明の実施形態は、低コストで頑強な信頼性のあるＷＯＲＭメモリにおいて使用される複雑さが低度で、効率的な２構成要素メモリ要素を対象とする。一実施形態のメモリ要素は、ドープ無機半導体層に接合された有機ポリマー層を備える有機オン無機ヘテロ接合ダイオードである。有機ポリマー層は、２層半導体ベース・ダイオードの１層、ならびにヒューズの両方として作用する。ＷＲＩＴＥ電圧パルスについて閾値時間間隔より長い期間、閾値ＷＲＩＴＥ電圧より大きい電圧を印加することにより、有機ポリマー層の抵抗率は不可逆的かつ劇的に増大する。本発明の一実施形態を示すメモリ要素は、以前に記述された別々のヒューズおよびダイオード・メモリ要素より容易に製造され、以前に記述されたメモリ要素より小さい電圧において、かつ著しく短い持続時間のＷＲＩＴＥ電圧パルスで、切替え可能である望ましい特性を有する。【特許請求の範囲】
【請求項１】
ヒューズおよび半導体の両方として作用する第１構成要素と、
前記第１構成要素と共に、整流接合を形成する第２半導体構成要素とを備える、２構成要素メモリ素子。
【請求項２】
前記第１構成要素が、２つの安定状態を有する有機半導体ポリマー膜を備える、請求項１に記載の２構成要素メモリ素子。
【請求項３】
前記有機ポリマー膜が、ポリ（３，４−エチレンジオキシチオフェン）およびポリ（スルホン酸スチレン）の混合物を備える、請求項２に記載の２構成要素メモリ素子。
【請求項４】
前記第２構成要素が、無機半導体であり、
前記整流接合が、ヘテロ接合である、請求項１に記載の２構成要素メモリ素子。
【請求項５】
前記第２構成要素が、
ｐドープ・シリコンおよび
ｎドープ・シリコンの一方を備える、請求項４に記載の２構成要素メモリ素子。
【請求項６】
前記第１構成要素が、第１導電性接点に電気的に接続され、
前記第２構成要素が、第２導電性接点に電気的に接続される、請求項１に記載の２構成要素メモリ素子。
【請求項７】
前記第１導電性接点が、パッシブマトリックスメモリの行信号線であり、前記第２導電性接点が、パッシブマトリックスメモリの列信号線である、請求項６に記載の２構成要素メモリ素子。
【請求項８】
前記第１構成要素が第１の安定した導電性状態にあるとき、前記第１構成要素が、ブール値「０」を記憶し、前記第１構成要素が第２の安定した導電性状態にあるとき、ブール値「１」を記憶する、請求項１に記載の２構成要素メモリ素子。
【請求項９】
前記第１構成要素が、製造後、前記第１の安定した導電性状態にあり、
閾値電圧より大きい電圧が前記２構成要素メモリに印加されることによって、前記第１構成要素の導電性状態が、前記第２の安定した導電性状態に切り替えられる、請求項８に記載の２構成要素メモリ素子。
【請求項１０】
第１セットの行信号線と、
第２セットの列信号線と、
前記行信号線が列信号線と重なるメモリ上の部位において、前記第１セットの行信号線を前記第２セットの列信号線に相互接続する２構成要素メモリ素子とを備える、メモリ。
【請求項１１】
前記２構成要素メモリ素子が、それぞれ、
第１半導体ヒューズ構成要素と、
前記第１半導体ヒューズ構成要素と接触する面において整流接合を形成する第２半導体構成要素とを備える、請求項１０に記載のメモリ。
【請求項１２】
前記第１半導体ヒューズ構成要素が、２つの異なる２進値を表す２つの安定した導電性状態を有する、請求項１１に記載のメモリ。
【請求項１３】
閾値電圧より大きい電圧を前記第１半導体ヒューズ構成要素に印加することによって、前記第１半導体ヒューズ構成要素が、第１の安定した導電性状態から第２の安定した導電性状態に切り替えられることができる、請求項１２に記載のメモリ。
【請求項１４】
前記第１半導体ヒューズ構成要素が、ポリ（３，４−エチレンジオキシチオフェン）およびポリ（スルホン酸スチレン）の混合物を備える、請求項１１に記載のメモリ。
【請求項１５】
前記第２半導体構成要素が、
ｐドープ・シリコンおよび
ｎドープ・シリコンの一方を備える、請求項１１に記載のメモリ。
【請求項１６】
第１半導体基板を選択することと、
整流接合形成第２層を受けるように、前記第１半導体基板の表面を準備することと、
整流ヘテロ接合を形成するために、前記第２層として、前記第１半導体基板の準備された表面に有機半導体第２層を加えることと、
前記第２層の非接合表面および前記第１半導体基板の非接合表面に導電性接点を加えることとを備える、２構成要素メモリ素子を製造する方法。
【請求項１７】
前記第１半導体基板が、
ｐドープ・シリコンおよび
ｎドープ・シリコンの一方を備える、請求項１６に記載の方法。
【請求項１８】
前記第２層が、ポリ（３，４−エチレンジオキシチオフェン）およびポリ（スルホン酸スチレン）の混合物を備える、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、仮出願６０／５２５０５６、２００３年１１月２５日出願の利益を主張する。
【０００２】
本発明は、電子スイッチおよびスイッチ・ベース・メモリ素子に関し、具体的には、低ＷＲＩＴＥ電圧閾値および短ＷＲＩＴＥ電圧パルス長閾値を有する、頑強かつ効率的で製造が容易な２構成要素メモリ素子に関する。
【背景技術】
【０００３】
デジタル情報記憶装置が、この１０年にわたって、パーソナル・コンピュータからパーソナル・デジタル・アシスタント、デジタル・カメラ、記録音楽およびエンターテイメント、ならびに多くのさらなる製品まで、ますます増大する一そろえの消費者製品の基本的な技術になった。磁気ディスク、コンパクト・ディスク、ならびに固体状態の電子メモリおよびフラッシュ・メモリを含めて、多くの異なるタイプのデジタル情報記憶媒体が、現在利用可能である。様々なタイプのデジタル情報記憶媒体、およびデジタル情報記憶媒体に情報を記憶し、またデジタル情報記憶媒体から情報を取り出すための電子デバイスは、様々な特徴およびコストを有する。デジタル・カメラ、およびデジタル情報を記憶し、かつデジタル情報を取り出す広く使用されている比較的低コストの消費者電子デバイスがますます普及しているので、長期間安定、かつ機械的な衝撃、温度変化、および様々な異なる化学的環境への暴露に対して比較的鈍感であるような、高度に頑強で信頼性のあるデジタル情報記憶媒体が必要である。デジタル写真の応用分野では、有用なデジタル情報記憶媒体には、「ＷＯＲＭ」メモリとして知られる、低コストで１回書込み多数回読取り（「ＷＯＲＭ」）記憶媒体がある。
【０００４】
電子メモリは、多数の２進スイッチ(binary switch)を基本的に備え、スイッチの状態は、電子情報記憶および取出しデバイスによって書き込み、および読み取るためにアクセスすることができる。各メモリ素子、またはスイッチは、所与の時間に２つのブール値「０」または「１」の一方を記憶することができる。頑強で信頼性のあるＷＯＲＭメモリは、それに書き込まれた２進データを正確に受信して記憶し、ＲＥＡＤオペレーション中に要求された記憶データを正確に返す。すなわち、電子情報記憶および取出しデバイスは、ブール値「１」が特定のメモリ素子に書き込まれることを命令し、信頼性のあるＷＯＲＭは、非常に高い確率でブール値「１」をスイッチ状態として記憶することが必要である。信頼性のあるＷＯＲＭメモリは、ＲＥＡＤオペレーション中に、非常に高い確率で、スイッチまたはメモリ素子の状態を正確に識別して返すことも必要である。最後に、ＷＯＲＭメモリは、様々なタイプの環境的障害および内部悪化プロセスにもかかわらず、スイッチ状態が長期間にわたって一定であるように、化学的および電子的に安定でなければならない。信頼性があり、頑強であることに加えて、多くの消費者製品応用分野に適切なＷＯＲＭメモリは、容易で安価に製造されることが必要である。たとえば、露光１回の銀含浸ポリマーフィルムが、従来のフィルム・ベースの写真において写真像を記憶するために使用されるのとほぼ同じ方式で、大量のＷＯＲＭメモリが、デジタル像を記憶するために必要とされる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
最近、半導体ダイオードおよび有機ポリマー・ヒューズに基づく低コストで信頼性のあるＷＯＲＭメモリの開発が進んでいる。これらのＷＯＲＭメモリは、従来の半導体ベース・メモリおよび集積回路（「ＩＣ」）を製造するのに使用される周知の半導体製造技法を使用して生成することができる。しかし、デジタル情報記憶媒体の製造業者および使用者は、より低コストでより製造が容易でより効率的に使用可能なデジタル情報記憶媒体を求め続ける。
【課題を解決するための手段】
【０００６】
本発明のある実施形態は、低コストで頑強な信頼性のあるＷＯＲＭメモリにおいて使用される、複雑さが低度で効率的な２構成要素メモリ素子を対象とする。一実施形態のメモリ素子は、有機オン無機(organic-on-inorganic)ヘテロ接合ダイオードであり、ドープ無機半導体層に接合された有機ポリマー層を備える。有機ポリマー層は、２層半導体ベース・ダイオードの１層およびヒューズの両方として作用する。ＷＲＩＴＥ電圧パルスの閾値時間間隔より長い期間、閾値ＷＲＩＴＥ電圧より大きい電圧を加えることにより、有機ポリマー層の抵抗率が非可逆的かつ劇的に増大する。本発明の一実施形態を表すメモリ素子は、前述の、ヒューズとダイオードが別々のメモリ素子より製造が容易であり、前述のメモリ素子より、低い電圧において、かつ著しく短い持続時間のＷＲＩＴＥ電圧パルスで、切替え可能であるという望ましい特徴を有する。
【発明を実施するための最良の形態】
【０００７】
本発明の一実施形態は、ＷＯＲＭメモリの効率的で製造が容易な有機オン無機ヘテロ接合メモリ素子を対象とする。現在、多くの異なるタイプのＷＯＲＭメモリが、様々な異なる応用分野について生成され、使用されている。図１は、ＷＯＲＭメモリの１つのタイプを示す。ＷＯＲＭメモリは、第１セットの平行信号線１０１〜１１０を備え、この平行信号線は、メモリ素子によって、第１セットの平行信号線にほぼ垂直である第２セットの平行信号線から分離される。メモリ素子１２０などの個々のメモリ素子は、第１セットの信号線の信号線と第２セットの信号線の信号線との間の重なり領域に配置される。各メモリ素子は、「列」と呼ばれる第１セットの信号線のうちの特定の信号線、および「行」と呼ばれる第２セットの信号線のうちの特定の信号線に関して指標付けすることができる。すなわち、パッシブマトリックス（passive matrix）ＷＯＲＭメモリは、メモリ素子の２次元アレイとして構成され、各メモリ素子は、行列（mathematical array）の要素が行指標および列指標によって指定されるのとちょうど同じように、行番号および列番号によって指定可能である。
【０００８】
図１のメモリ素子１２０などのメモリ素子が、ブール値「０」および「１」の一方を記憶する。したがって、メモリ素子は、デジタル情報記憶および取出しデバイスによって検出することができる少なくとも２つの異なる安定な物理状態を持たなければならない。図１に示されるＷＯＲＭメモリでは、各メモリ素子は、低抵抗状態にあることができ、したがって、適切な小さい大きさの印加ＲＥＡＤ電圧において感知可能な電流を伝達することができ、または、ＲＥＡＤ電圧が印加されるとき、メモリ素子がごく少量の電流を通過させる、もしくは電流を通過させない高抵抗状態にあることができる。
【０００９】
図２は、図１に示されるパッシブマトリックスメモリのメモリ素子１２０に命令された読取りオペレーションを示す。電圧Ｖ＋が列１０１に印加され、電圧Ｖ−が行１１２に印加され、その結果、２Ｖの全印加電圧が得られる。メモリ素子１２０が高抵抗状態にあるとき、列１０１から読み取られた電圧Ｖｏｕｔ１２２は、印加正電圧Ｖ＋にほぼ等しい。しかし、メモリ素子１２０が低抵抗状態にあるとき、列１０１から読み取られた電圧Ｖｏｕｔ１２２は、印加正電圧Ｖ＋より著しく小さく、メモリ素子の状態を読み取るために電圧を印加するデジタル情報記憶および取出しデバイスの検出回路の様々な抵抗および他の特性に応じて、電圧Ｖ−に近付く。代替として、列１０１に加えられる電流と列１から出力される電流との差が、メモリ素子１２０の抵抗状態を決定するために使用されることが可能である。印加電圧Ｖ＋およびＶ−は、絶対電位ではなく相対電圧を示すことに留意されたい。また、電圧極性の２つの異なる規定が使用されることが可能であることにも留意されたい。電流に関していえば（In the current discussion）、電子は、相対的に正の電圧から相対的に負の電圧に流れる。メモリ素子は、第１の大きさ範囲の異なる印加ＷＲＩＴＥ電圧極性に応答して切り替えられるように設計することができ、ＲＥＡＤオペレーションは、第２の大きさ範囲の対応する電圧極性を使用する。
【００１０】
図２に示されるＲＥＡＤオペレーションなどのＲＥＡＤオペレーションは、メモリ素子の抵抗状態が安定かつ一定のままである比較的小さい大きさのＲＥＡＤ電圧を印加することによって通常実施される。対照的に、ＷＲＩＴＥオペレーションは、より大きなＷＲＩＴＥ電圧を使用し、その結果、メモリ素子内において比較的高い遷移電流密度が得られる。これらの増大電流密度において、メモリ素子は、ほぼ不可逆な電気化学変化を受け、初期の低抵抗状態から高抵抗状態に遷移する。図１を参照して議論されたＷＯＲＭメモリでは、メモリ素子は、すべて、製造後に低抵抗状態にあり、各メモリ素子は、メモリ素子の抵抗状態を高抵抗状態に変化させることによって、１回書き込むことができる。抵抗状態をブール値に割り当てる２つの可能な方式のどちらかを使用することが可能である。この議論では、製造後のメモリ素子の低抵抗状態は、ブール値「１」を表すと考えられ、比較的大きい大きさのＷＲＩＴＥ電圧パルスの結果として起こる高抵抗状態は、ブール値「０」を表すと考えられる。
【００１１】
図３〜５は、図２と共に、ＲＥＡＤオペレーションおよびＷＲＩＴＥオペレーション中に図１に示されるパッシブマトリックスＷＯＲＭメモリがアクセスされる方法を示す。電圧Ｖ−が、図２〜４の行１１２である第１行に印加され、電圧Ｖ＋が、図２の列１０１で開始される連続列に順次印加される。図２に示されるように、電圧Ｖ＋を列１０１に印加する結果、列１０１および行１１２を介してメモリ素子に印加される全電圧２Ｖの大きさに応じて、メモリ素子１２０を読み取る、またはメモリ素子１２０に書き込む。次に、電圧Ｖ＋は、メモリ素子１２４を読み取る、またはメモリ素子１２４に書き込むために、第２列１０２に印加される。プロセスは、図４に示されるように続行され、メモリ素子１２６の状態を読み取るために、電圧Ｖ＋が列１０３に加えられる。このプロセスは、パッシブマトリックスＷＯＲＭメモリの各連続列に電圧Ｖ＋を印加することによって続行され、一方、電圧Ｖ−は、行１１２に連続して印加される。次いで、図５に示されるように、電圧Ｖ−は、行１１３に印加され、電圧Ｖ＋は、メモリ素子１２８の状態を読み取るために、列１０１に印加される。電圧Ｖ＋は、行１１３に重なるメモリ素子を読み取るために、各連続列に順次印加される。
【００１２】
各メモリ素子は、単一方向においてのみ電流を通過させることが必要である。図６は、パッシブマトリックスＷＯＲＭメモリのメモリ素子による電流の双方向通過の結果生じる電流フローの問題を示す。図６では、メモリ素子１２８の状態を読み取るために、電圧Ｖ＋が列１０１に印加され、電圧Ｖ−が行１１３に印加される。図６に示される場合では、メモリ素子１２８は、高抵抗状態にあり、したがって、比較的小さい電流を通過させる。しかし、メモリ素子を流れる電流が双方向である場合、電流は、代わりに、メモリ素子１２０を経て行１１２に流れ、メモリ素子１２４を経て上方へ向かい、列１０２を反対方向に流れ、次いで、図６には示されていないメモリ素子を経て下方に向かい行１１３に流れる。したがって、列１０１から読み取られる電圧信号または電流信号は、メモリ素子１２８が高抵抗状態にある場合でも、メモリ素子１２８を経た電流の通過を示すように見える。
【００１３】
図７〜１０は、効率的で頑強な信頼性のあるＷＯＲＭメモリを創出するのに重要なメモリ素子特性を示す。第１に、図７に示されるように、メモリ素子は、ブール値「１」に対応する低抵抗状態にあるとき、適切に大きい電流密度を支持することが必要である。すなわち、ブール値「１」を表す状態は、適切に小さい大きさのＲＥＡＤ電圧において印加電圧と出力電圧との間の検出可能な電圧差または電流差(voltage or current difference)生成するために、十分な電流を通過させるように十分に小さい抵抗を有するべきである。メモリ素子構成要素の抵抗が増大するにつれ、メモリ素子の状態を読み取るために必要な印加電圧は増大し、ＷＯＲＭメモリの内容を読み取るためにＷＯＲＭメモリにアクセスするデジタル情報記憶および取出しデバイスによって消費される電力が増大する。
【００１４】
第２に、図８に示されるように、ブール値「０」に関連付けられる高抵抗状態のメモリ素子のメモリ構成要素材料の抵抗率は、比較的高いことが必要である。パッシブマトリックスＷＯＲＭメモリの特定の行または列から容易にアクセスすることができるメモリ素子の数は、低抵抗状態および高抵抗状態のメモリ素子によって通過される電流の比
【数１】
2007535128.tif 000002
に関係する。比
【数２】
2007535128.tif 000003
が減少するにつれ、必要なＳ／Ｎ比以上において、所与の行または列に沿ってアクセスすることができるメモリ素子は、より少なくなる。
【００１５】
第３に、図９に示されるように、メモリ素子の反転電流の流れＩＲは、メモリ素子がどの抵抗状態にあるかに関係なく、図６に関して上で議論されたように、パッシブマトリックスＷＯＲＭメモリ内において望ましくない電流フローを防止するために、比較的小さいことが必要である。最後に、比較的に大きい大きさのＷＲＩＴＥ電圧Ｖｗｒｉｔｅを印加することによって、図１０に示されるように、ブール値「０」に関連付けられる低抵抗状態１００２からブール値「１」に関連付けられる高抵抗状態１００４にメモリ素子を切り替えるのに必要な時間は、可能な限り短いことが必要である。図２〜５を参照して、上で議論されたように、パッシブマトリックスＷＯＲＭメモリは、順次書き込まれる。したがって、メモリに書き込むのに必要な全時間は、各メモリ素子に書き込むのに必要な時間に正比例する。有用なＷＯＲＭメモリは、少なくとも数千万から数億、またはそれを超えるメモリ素子を有する可能性があり、メモリ記憶装置の要件は、デジタル・カメラおよびデジタル表示デバイスの分解能の増大と共に増大し続ける。したがって、個々のメモリ素子のＷＲＩＴＥオペレーション時間の比較的ゆるやかな減少でさえ、ＷＯＲＭメモリのＷＲＩＴＥオペレーションの著しい実時間節約を表すことがある。
【００１６】
図９に関して上で議論されたように、低反転電流ＩＲの必要性に対処するために、メモリ素子は、一般にダイオード構成要素を組み込む。ダイオードは、半導体基板の上にミクロスケールおよびサブミクロスケールの寸法で一般的に規定通りに製造される。図１１は、半導体の価電子帯および伝導帯を説明したものである。材料内の電子は、分子軌道を占める。分子軌道は、価電子帯軌道１１０２および伝導帯軌道１１０４を含む。価電子帯１１０２および伝導帯１１０４などのエネルギー帯は、エネルギーが密な間隔で位置する多くの分子軌道を表す。半導体材料には、最高エネルギー価電子帯軌道１１０８と最低エネルギー伝導帯軌道１１１０との間に、比較的狭いエネルギー・ギャップまたはバンド・ギャップ１１０６が存在する。室温の半導体材料では、ほとんどの電子は、価電子帯軌道を占める。伝導帯軌道は、ほとんど占められていない。価電子帯軌道は、材料中の特定の原子に関して局在する傾向があり、一方、伝導帯軌道は、多くの原子にわたって非局在化する。したがって、より高いエネルギー伝導帯軌道を占める電子は、より高い可動性を有し、材料内において電荷電流を搬送することができるが、より低いエネルギーの価電子帯の電子は、一般に搬送することができない。エネルギー光子または他の電子との相互作用を含めて、エネルギーを電子に伝達する異なるタイプの事象のいずれかによって、電子を価電子帯軌道から伝導帯軌道に促進（promote）することができる（１１１２）。電子の促進または励起は、価電子帯においてホール１１１４を生成する。ホールは、様々な結合再構成および電子泳動によって材料を経て泳動(migrations)することができ、したがって、ホールは、伝導帯の電子によって搬送される負の電荷電流とは反対の方向において正の電荷電流を搬送することができる。金属では、価電子帯軌道および伝導帯軌道は重なり、それにより、接地状態電子は、金属にわたって非局在化する傾向がある。したがって、金属は、室温において導電する。絶縁体では、価電子帯軌道と伝導帯軌道との間のエネルギー・ギャップは、比較的大きく、それにより、価電子帯電子を伝導帯軌道に促進することに対して、非常に大きなエネルギー障壁が形成される。半導体は、絶縁体と金属との間にあり、バンド・ギャップは、適切な温度において伝導帯軌道のポピュレーションを可能にするように十分に小さい。
【００１７】
図１２〜１６は、メモリ素子内のダイオード構成要素を示す。図１２に示されるように、メモリ素子ダイオード構成要素は、ｐドープ半導体の第１層１２０２およびｎドープ半導体層の第２層１２０４を備える。ｐドープ半導体層は、少量の３価原子または負に帯電した化合物を含み、これらにより、半導体の価電子帯軌道においてホールが創出される。ｎドープ層は、少量の５価原子または正に帯電した化合物を含み、これらにより、電子が半導体の伝導帯軌道に寄与する。ｐドープ半導体がｎドープ半導体と接合する表面１２０６は、整流接合を形成する。図１３に示されるように、電場が、接合部において誘起され、電子は、ｎドープ層１２０４からｐドープ層の狭い領域１２０８に泳動し、その結果、狭い領域１２１０は、接合部に隣接するｎドープ半導体層において増大したホールの濃度を有する。ｐドープ半導体の電子豊富領域１２０８およびｎドープ半導体の電子不足領域１２１０は、共に、障壁電位、またはすなわち、接合部に垂直であり、かつｐドープ半導体層およびｎドープ半導体層が近接することによって接合部において一般に誘起される電場とは極性が反対の小さい電場を生成する。図１４に示されるように、順方向電位ＶＦがメモリ素子に印加されるとき、障壁電位は圧縮され、障壁電位によって誘導される抵抗ＲＦのために、印加電位に反対の方向において小さい電圧降下が生じる。したがって、メモリ素子のダイオード構成要素を流れる順方向電流ＩＦは、
【数３】
2007535128.tif 000004
に比例する。しかし、図１５に示されるように、反対極性の電位ＶＲがメモリ素子のダイオード構成要素に印加されるとき、障壁領域は膨張し、比較的大きいダイオード抵抗ＲＲをもたらす。したがって、反転電流ＩＲは、比較的小さく、
【数４】
2007535128.tif 000005
に比例する。
【００１８】
図１６は、ダイオードにおける電流と電圧との関係の一般的な形態を示すグラフである。グラフの２つの右象限１６０２および１６０４の電圧によって示されるように、順方向にバイアスがかけられるとき、ダイオードによって通過される電流は、原点１６０６の０ボルトから、障壁電位電圧１６０８までわずかに増大する。その点から、電流は、電圧の上昇と共に急激に増大する。しかし、反対にバイアスをかけられるとき、ダイオードによって通過される電流は、比較的小さく、接合部に隣接する障壁層が分離し、障壁電位によって妨害されずに電流が流れる破壊電圧１６１２に到達するまで、反転極性電圧の増大に伴い、比較的小さくかつ一定なままである。
【００１９】
メモリ素子においてダイオード構成要素を使用することにより、図９および６に関して上で議論された反転電流に関連する問題に対処する。図７および８を参照して上で議論されたように、２つの異なる抵抗状態を達成するために、ヒューズ構成要素がメモリ素子に含まれている。図１７Ａは、ヒューズ構成要素およびダイオードの両方を含む、前述の完全なメモリ素子を示す。前述のメモリ素子では、ヒューズ構成要素１７０２は、有機ポリマーの層であり、ダイオード構成要素１７０４は、ｐドープ・シリコンおよびｎドープ・シリコンの層を備えるシリコン・ベース・ダイオードである。前述のメモリ素子の１つのタイプでは、ｐ−ｉ−ｎシリコン・ダイオードが、ダイオード構成要素として使用される。有機ポリマー・ヒューズ１７０２は、どちらかの極性の比較的小さい大きさの印加電圧の範囲内において安定であるが、閾値ＷＲＩＴＥ電圧より大きい電圧が、閾値ＷＲＩＴＥ時間間隔より長い時間間隔印加されるとき、高抵抗状態に不可逆的に遷移する。通常、ＷＲＩＴＥ電圧閾値は、ＷＲＩＴＥ電圧パルス間隔の時間に依存し、またその反対も同様であり、ＷＲＩＴＥ電圧閾値は、ＷＲＩＴＥ電圧パルス印加時間の増大に伴い減少する。図１７Ｂに示されるように、前述の有機ポリマーおよびシリコン・ダイオード・メモリ素子は、ダイオードと直列のヒューズとして概略的に記述することができる。
【００２０】
本発明の一実施形態では、メモリ素子において別々のヒューズ構成要素およびダイオード構成要素を使用するのではなく、組合わせヒューズおよびダイオード・メモリ素子（「ＣＭＥ」）が使用される。ＣＭＥは、前述の別々のヒューズおよびダイオードの実装と比較して、多くの利点を提供する。第１に、ＣＭＥは、前述のメモリ素子より、製造が著しく複雑でなく、かつ安価である。ｐｎ接合を有する半導体ベース・ダイオードの製造は、厳密な位置合わせ要件を有するいくつかの処理およびパターン化のステップを必要とする。対照的に、ＣＭＥは、ｐドープ半導体基板またはｎドープ半導体基板を有機ポリマー半導体基板と単に重ね合わせることによって製造することができる。２層内におけるメモリ素子の位置は、有機ポリマーおよび半導体基板によって形成される２層半導体接合シートの外面上に製造される信号線または他の電気接点の位置によって画定される。次いで、２層半導体接合シートに垂直な一方または両方の方向においてエッチングすることによって、離散した別々のメモリ素子を形成することができる。ＣＭＥは、前述のメモリ素子より低いＷＲＩＴＥ電圧、およびはるかに短いＷＲＩＴＥ電圧パルス間隔をも有する。したがって、ＣＭＥのアレイを備えるＷＯＲＭメモリにアクセスする情報記憶および取出しデバイスは、ＲＥＡＤオペレーションおよびＷＲＩＴＥオペレーションの両方について、より効率的にＷＯＲＭメモリにアクセスすることができる。
【００２１】
一実施形態では、ＣＭＥは、有機オン無機ヘテロ接合（「ＯＩＨＪ」）ダイオード（「ＯＩＨＪＤ」）である。有機層は、２つの構成要素である、ポリ（３，４−エチレンジオキシチオフェン）およびポリ（スルホン酸スチレン）の導電性ポリマー混合物（「ＰＥＤＴ／ＰＳＳ」）からなる有機ポリマー膜である。図１８は、商標名「バイトロン（Ｂａｙｔｒｏｎ）（登録商標）Ｐ」によって知られるＰＥＤＴ／ＰＳＳポリマー混合物の化学的構造を示す。ＰＥＤＴ／ＰＳＳ導電性ポリマー混合物は、ポリ（３，４−エチレンジオキシチオフェン）ポリマー１０２およびポリ（スルホン酸スチレン）ポリマー１０４の混合物である。バイトロンＰ（登録商標）は、ＰＥＤＴポリマーおよびＰＳＳポリマーの混合物の水溶性分散として調製される。一般に、ＰＥＤＴ／ＰＳＳ水溶性分散は、表面に巻かれ、乾燥される際に表面に接着して、本質的に導電性で透明な、実質的に無色のコーティングを形成する。ＰＥＤＴ／ＰＳＳは、有機ポリマーでは比較的大きい導電性を有し、ｃｍ２あたり２００アンペアより大きい電流密度を支持することができる。ＰＥＤＴ／ＰＳＳは、良好な光安定性および熱安定性を有し、加水分解に対して比較的抵抗がある。さらに、ＰＥＤＴ／ＰＳＳは、一般に、ｐタイプ半導体であり、チオフェン硫黄原子の部分酸化により、固有バイポーラロン正電荷キャリアが得られる。ＰＥＤＴ／ＰＳＳは、製造後、比較的小さい抵抗率を有し、比較的大きい電流密度を支持する。比較的大きい大きさの電圧パルスにさらされるとき、ＰＥＤＴ／ＰＳＳによって支持される電流密度は、急激かつ非可逆的に減少して、高抵抗率状態を生成する。したがって、ＰＥＤＴ／ＰＳＳは、ブール値「１」および「０」に対応する必要な低抵抗状態および高抵抗状態を生成するように、メモリ素子内においてヒューズとして作用することができる。ＰＥＤＴ／ＰＳＳは半導体であるので、ＰＥＤＴ／ＰＳＳは、ｐドープ・シリコンまたはｎドープ・シリコンなど、無機半導体とヘテロ接合を形成することができる。したがって、ＰＥＤＴ／ＰＳＳは、メモリ素子においてヒューズ構成要素として作用することができるだけでなく、２層ダイオードの１つの層としても作用する。
【００２２】
図１９は、本発明の第１メモリ素子実施形態を示す。図１９において、ＯＩＨＪＤ１９０２は、２つの導電性接点または導電性信号線１９０４と１９０６との間において示されている。ＰＥＤＴ／ＰＳＳ層１９０８は、整流へテロ接合を形成するように、ｐタイプ・シリコン層１９１０の上に層化される。図２０は、本発明の第２メモリ素子実施形態を示す。この第２実施形態では、ＰＥＤＴ／ＰＳＳ層２００２は、整流ヘテロ接合を形成するように、ｐタイプ・シリコン層２００４の上に層化される。
【００２３】
図２１は、本発明の一実施形態を示すＣＭＥの１つのタイプについて一般的な製造方法を示す。まず、ｐタイプまたはｎタイプのシリコン基板２１０２が準備される。次に、信号線または他の電気接点２１０４〜２１０９が、半導体層２１０２の１つの表面上に製造される。これらの導電性要素を製造する多くの方式がある。導電性要素は、挿入マスクを経た蒸着によって製造されることが可能であり、または、半導体層をエッチングして、金属または他の導電性要素を付着させ、次いで、離散信号線(discrete signal lines)を生成するように付着導体を研磨することによって製造されることが可能である。ＩＣ製造に一般に使用される多くの他の技法も、第１セットの信号線を製造するために使用されることが可能である。次に、ＰＥＤＴ／ＰＳＳ２１１０の層が、半導体層２１０２の反対表面上に巻かれる。最後に、第２セットの導電性信号線２１１２〜２１１５が、ＰＥＤＴ／ＰＳＳ層の上に製造される。連続２層ＷＯＲＭメモリを片側または両側からエッチングして、信号線間の重なり領域の外部にＰＥＤＴ／ＰＳＳまたはＰＥＤＴ／ＰＳＳおよび半導体基板の両方を除去し、図１に示されるＷＯＲＭメモリなどのＷＯＲＭメモリを生成することができる。次いで、機械的保護および電気的絶縁のために、ＷＯＲＭメモリを追加のポリマー、金属またはセラミック層に入れることができる。代替として、二酸化ケイ素または非導電性ポリマーなどを、基板の表面上に一層ずつ重ね、図１に示されるようなＷＯＲＭメモリを製造することができる。他の代替方法では、有機ポリマーは、信号線または他の導電性接点を製造する前に、半導体基板の上に層化することができる。
【００２４】
次に、様々なＣＭＥ原型を調査することから得られた実験結果が提供される。実験は、２つのタイプのＣＭＥ：（１）Ａｕ／ＰＥＤＴ：ＰＳＳ／ｎタイプＳｉ  ＣＭＥおよび（２）Ａｕ／ＰＥＤＴ：ＰＳＳ／ｐタイプＳｉ  ＣＭＥについて実施された。これらの原型ＣＭＥは、＞１０５の整流比
【数５】
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および１０４〜１０５のオン／オフ電流比
【数６】
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を呈示する。ＣＭＥは、１０Ｖパルスについて３００ｎｓで低抵抗状態から高抵抗状態に遷移し、別々のヒューズおよびダイオード構成要素を有する前述のメモリ素子と比較して、著しく改善されている。
【００２５】
厚さ５０ｎｍを有する膜を形成するために、１：１．６のＰＥＤＴ：ＰＳＳ水溶性分散が、ドープＳｉ基板の清浄および研磨された表面に５０００ｒｐｍで巻かれる。ドープＳｉ基板は、０．００５〜０．０２Ω−ｃｍの抵抗率を有するｐタイプまたはｎタイプのＳｉウエハの一方とすることが可能であり、ＰＥＤＴ／ＰＳＳ付着の前にＨＦ：Ｈ２Ｏ（１：１）において溶媒清浄および脱酸素化される。付着後、ＰＥＤＴ：ＰＳＳ膜は、過剰な水を除去するために、１２０℃において１時間真空において乾燥される。次に、Ａｕが、約１００ｎｍの厚さを有するＡｕ接点を形成するために、シャドー・マスクを経て蒸発され、接点、ＰＥＤＴ：ＰＳＳ膜、およびＳｉ基板は、（２５μｍ）２のＣＭＥデバイスを形成する。電流の拡散を防止するために、接点を囲むＰＥＤＴ：ＰＳＳ膜は、５０ｓｃｃｍの流量、１００ｍトールの圧力、および５０ＷのＲＦ電力のＯ２プラズマ、または５０ｓｃｃｍ流量、１００ｍトール、および２０ＷのＡｒプラズマを使用してエッチングされる。ＣＭＥデバイスは、５％から４０％のデューティ・サイクルをそれぞれもたらす、０．５μｓから４．０μｓの間印加される１０μｇ長の１００ｍＶステップを有するＷＲＩＴＥパルス電圧ランプを使用して、準静的に切り替えられ、または代替として、単一の高電圧（〜１０Ｖ）ＷＲＩＴＥパルスで迅速に切り替えられる。
【００２６】
図２２Ａ〜Ｂは、原型ＣＭＥの準静的導電性切替え特性を示す。電流は、図２２Ａに示されるように、Ａｕ／ＰＥＤＴ：ＰＳＳ／ｎタイプＳｉ  ＣＭＥについて、順方向バイアスでは（Ａｕ接点正）４Ｖの電流ピーク２２０４まで、逆方向バイアスでは８Ｖの電流ピークまで、電圧と共に急激に増大する。電流は、図２２Ｂに示されるように、Ａｕ／ＰＥＤＴ：ＰＳＳ／ｐタイプＳｉ  ＣＭＥについて、順方向バイアスでは（Ａｕ接点負）２Ｖの電流ピーク２２０２まで、逆方向バイアスでは５Ｖの電流ピーク２２０３まで、電圧と共に急激に増大する。
【００２７】
図２３は、ＷＲＩＴＥ電圧パルスの印加前後の原型ＣＭＥについて、電流密度と印加電圧との関係を示す。図２３に示されるように、順方向バイアス印加電圧範囲の多くにわたって、低抵抗状態においてＣＭＥによって支持される電流密度と高抵抗状態においてＣＭＥによって支持される電流密度との比は、〜１０５である。ＣＭＥのＡｕ接点を囲むＰＥＤＴ：ＰＳＳ層をプラズマ・エッチングすることにより、整流比
【数７】
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は、最高で２桁の大きさ改善され、逆バイアス電流ＩＲは、エッチング後、ファクタ＞１０３分の１に減少する。ＶＦ＜０．５Ｖにおける順方向バイアス電流密度対電圧（Ｊ−Ｖ）特性の形状は、固有抵抗ＲＳを有する従来のｐ−ｎ接合ダイオードの形状に従う。より高い順方向バイアス電圧では、Ｊ−Ｖ特性の傾斜は、ポリマー直列抵抗のために、従来のｐ−ｎ接合ダイオードの傾斜と比較して減少する。最高電流密度では、電流は、ジュール加熱の開始のために、従来のｐ−ｎ接合ダイオードＪ−Ｖ特性によって予測されるより迅速に増大する。これは、導電性切替えの開始前にＲＳをさらに減少させる。
【００２８】
逆バイアス下において、電流は、電圧に関してほぼ線形に増大し、電圧は、Ｓｉ基板における電流の簡単な生成および再組合わせから予測されるＪ〜Ｖ１／２よりいくらか大きい。この線形電圧依存性は、エッチングされた接点の周囲における分流の証拠である。Ｊ−Ｖ特性は、Ｓｉ基板の上に付着された３、４、９、１０ペリレンテトラカルボキシル・ジアンヒドライドなど、小さい分子量の有機物からなるＯＩＨＪＤデバイスの以前の報告と一貫している。
【００２９】
切替え後、順方向および逆方向の両方のバイアス方向における電流は、対称的になり、逆バイアス付着時ＯＩＨＪＤについて観測されるように、ほぼ線形の電圧依存性のみを維持する。これは、傾斜が、Ｓｉウエハの表面に沿った分流に主によることを再び示唆する。また、電流は、この電圧範囲ではＶ０＝０．５Ｖにおいてのみゼロに降下する。０Ｖにおけるこのオフセットおよび残留電圧は、高抵抗率切替え膜から分離する電荷のためである。
【００３０】
図２４は、本発明の一実施形態を示す原型メモリ素子に電圧パルスを印加中の電流密度と時間との関係を示す。電流は、印加パルス電圧と共に増大し、次いで、切替えの開始後、劇的に減少し、切替え遅延は、電圧の増大と共に減少する。１０Ｖの電圧パルスでは、導電性は、３００ｎｓ以内に切り替わる。
【００３１】
高導電性状態から低導電性状態へのＰＥＤＴ：ＰＳＳ膜の切替えは、簡単な酸化還元反応によって説明されてきている。ポリマー膜に注入された電子により、酸化ＰＥＤＴ：ＰＳＳ鎖は還元される。中性状態においてＰＥＤＴ：ＰＳＳを安定させるために、回りのＰＳＳ−は、高電流において注入されたホールによって酸化される。また、これまでに提案されてきているように、ポリマー膜の温度は、切替え中に１００℃から２００℃に上昇し、ＰＳＳ−は、残留水と反応して、安定な中性種ＰＳＳＨを形成する。熱効果の重要性は、図２２Ａ〜Ｂおよび２４において観測される準静的および短パルスの過渡的行為における切替え電流の大きさの変化、ならびに図２３に示される高Ｊにおける「熱暴走」の見かけの開始から明確に明らかである。すなわち、電流＜１０Ａ／ｃｍ２は、準静的条件下において切り替えられ、一方、１ｋＡ／ｃｍ２に近付く電流が、迅速電圧パルス過渡現象下において観測される。さらに、順方向バイアスｐタイプＳｉ基板の場合に特に明らかであるように、切替えに必要な電流は、ステップ持続時間が０．５μｓから４μｓに増大するにつれ、４Ａ／ｃｍ２からわずか０．５ｍＡ／ｃｍ２に減少する。逆バイアス下、またｎタイプＳｉ基板でも、いくらか弱いが、これらの傾向が明らかである。
【００３２】
前述の別々のヒューズおよびダイオード・デバイスでは、迅速ＰＥＤＴ：ＰＳＳ酸化によって実証されるように、インジウム錫酸化物接点からのホール注入のために、２重注入利得(double-injection gain)がホール密度を増大させることが観測される。本発明の実施形態を示すＣＭＥでは、ドープＳｉが、接点として代わりに使用される。これは、少数の反対(minority counter)キャリアの著しい注入を防止するＯＩＨＪインタフェースにおける障壁を呈示し、その結果、切替え電流が低減され、ならびに切替え遅延が著しく低減される。
【００３３】
本発明は、特定の実施形態について記述されたが、本発明は、この実施形態に限定されることを意図していない。本発明の精神の範囲内における修正が、当業者には明らかになるであろう。たとえば、シリコンに加えて、他の無機半導体が、ＯＩＨＪＤメモリ素子において無機層として使用されることが可能である。同様に、ＰＥＤＴ／ＰＳＳに加えて、他のタイプの有機ポリマーが、ＯＩＨＪＤ  ＣＭＥの第２層として使用されることが可能である。また、ＣＭＥとして有機から有機のヘテロ接合デバイスを生成するために、無機半導体ではなく、第２の異なる有機ポリマー層を使用することも可能である可能性がある。異なるレベルおよびタイプのドーピングが、ＣＭＥ層の特性を変化させるために使用されることが可能であり、様々な異なるタイプおよび構成のＷＯＲＭメモリが、異なるタイプおよび構成の導電性信号線または接点を含めて、ＣＭＥから製造されることが可能である。密な多層ＷＯＲＭメモリが、複数層のＣＭＥから構築されることが可能である。安価で信頼性のあるＷＯＲＭメモリの使用法を見つけることに加えて、本発明のＣＭＥは、様々な他のタイプの電子構成要素の使用法を見つけることも可能である。また、異なるタイプの有機ポリマー層を選択することによって、１回書込みＣＭＥではなく、繰り返して書き込み、読み取ることができる動的ＣＭＥを生成することも可能である可能性がある。
【００３４】
以上の記述は、説明を目的として、本発明の完全な理解を提供するために、特定の用語を使用した。しかし、当業者には、特定の詳細は、本発明を実施するためには必要ではないことが明らかであろう。本発明の特定の実施形態の以上の記述は、例示および記述のために呈示されている。包括的である、または開示される特定の形態に本発明を限定することを意図していない。明らかに、多くの修正および変更が、上記の教示を考慮して可能である。実施形態は、本発明の原理およびその実際の応用例を最適に説明し、それにより、他の当業者が、考慮される特定の使用に適している様々な修正を有する本発明および様々な実施形態を最適に使用することを可能にするために、示され、記述された。本発明の範囲は、特許請求の範囲およびその均等物によって画定されることを意図する。
【図面の簡単な説明】
【００３５】
【図１】１つのタイプのＷＯＲＭメモリを示す図である。
【図２】図１に示されたパッシブマトリックスメモリのメモリ素子１２０に命令された読取りオペレーションを示す図である。
【図３】図２と共に、図１に示されたパッシブマトリックスＷＯＲＭメモリがＲＥＡＤオペレーションおよびＷＲＩＴＥオペレーション中にアクセスされる方法を示す図である。
【図４】図２と共に、図１に示されたパッシブマトリックスＷＯＲＭメモリがＲＥＡＤオペレーションおよびＷＲＩＴＥオペレーション中にアクセスされる方法を示す図である。
【図５】図２と共に、図１に示されたパッシブマトリックスＷＯＲＭメモリがＲＥＡＤオペレーションおよびＷＲＩＴＥオペレーション中にアクセスされる方法を示す図である。
【図６】パッシブマトリックスＷＯＲＭメモリのメモリ素子によって電流の双方向通路に由来する電流フローの問題を示す図である。
【図７】効率的で頑強かつ信頼性のあるＷＯＲＭメモリを創出するのに重要なメモリ素子特性を示す図である。
【図８】効率的で頑強かつ信頼性のあるＷＯＲＭメモリを創出するのに重要なメモリ素子特性を示す図である。
【図９】効率的で頑強かつ信頼性のあるＷＯＲＭメモリを創出するのに重要なメモリ素子特性を示す図である。
【図１０】効率的で頑強かつ信頼性のあるＷＯＲＭメモリを創出するのに重要なメモリ素子特性を示す図である。
【図１１】半導体の価電子帯および伝導帯を示す図である。
【図１２】メモリ素子内のダイオード構成要素を示す図である。
【図１３】メモリ素子内のダイオード構成要素を示す図である。
【図１４】メモリ素子内のダイオード構成要素を示す図である。
【図１５】メモリ素子内のダイオード構成要素を示す図である。
【図１６】メモリ素子内のダイオード構成要素を示す図である。
【図１７Ａ】ヒューズ構成要素およびダイオードの両方を含む、前述の完全なメモリ素子を示す図である。
【図１７Ｂ】メモリ素子の概略図である。
【図１８】商標名「バイトロン（Ｂａｙｔｒｏｎ）（登録商標）Ｐ」として知られている、ＰＥＤＴ／ＰＳＳポリマー混合物の化学的構造を示す図である。
【図１９】本発明の第１メモリ素子実施形態を示す図である。
【図２０】本発明の第２メモリ素子実施形態を示す図である。
【図２１】本発明の一実施形態を示すＣＭＥの１つのタイプの一般的な製造方法を示す図である。
【図２２Ａ】本発明の実施形態を示す原型メモリ素子の準静的導電性切替え特徴を示す図である。
【図２２Ｂ】本発明の実施形態を示す原型メモリ素子の準静的導電性切替え特徴を示す図である。
【図２３】ＷＲＩＴＥ電圧パルスの印加前後の本発明の一実施形態を示す原型メモリ素子の電流密度と印加電圧との関係を示す図である。
【図２４】本発明の一実施形態を示す原型メモリ素子に電圧パルスを印加中における電流密度と時間との関係を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４】
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