(57)【要約】  集積回路デバイスにおいて２つのノードを選択的に相互接続するための回路は、複数のワード線及び複数のビット線を有するメモリアレイを含む。リフレッシュトランジスタは複数のビット線のうち一本に接続されたソース、ダイナミックランダムアクセスメモリワード線に接続された制御ゲート、及びドレインを有する。スイッチトランジスタはリフレッシュトランジスタのドレインに接続されたゲート、一番目のノードに接続されたソース、及び二番目のノードに接続されたドレインを有する。アドレスデコーダはワード線とダイナミックランダムアクセスメモリワード線に周期信号を供給する。
2007535198.tif 000002
【特許請求の範囲】
【請求項１】
集積回路デバイスにおける２つのノードを選択的に相互接続するための回路であって、  複数のワード線及び複数のビット線を有するメモリアレイと、
前記複数のビット線のうち一本に接続されたソース、ダイナミックランダムアクセスメモリワード線に接続された制御ゲート、及びドレインを有するリフレッシュトランジスタと、
前記リフレッシュトランジスタの前記ドレインに接続されたゲート、一番目のノードに接続されたソース、及び二番目のノードに接続されたドレインを有するスイッチトランジスタと、
前記ワード線及び前記ダイナミックランダムアクセスメモリワード線を駆動するために周期信号を供給するためのアドレスデコーダと、
を具備することを特徴とする回路。
【請求項２】
前記メモリアレイは、センス増幅器及びレベルシフト回路を介して前記ビット線を駆動することを特徴とする請求項１に記載の回路。
【請求項３】
前記周期信号は、前記回路が配設されているダイの温度を関数とする繰返し率を有することを特徴とする請求項１に記載の回路。
【請求項４】
前記メモリアレイは、フラッシュメモリアレイであることを特徴とする請求項１に記載の回路。
【請求項５】
集積回路デバイスにおけるＮ対のノードを選択的に相互接続するための回路であって、
複数のワード線及び複数のビット線を有するメモリアレイと、
複数のダイナミックランダムアクセスメモリワード線と、
集積回路における各対のノードのための分離スイッチと、
分離スイッチと、
前記ワード線及び前記ダイナミックランダムアクセスメモリワード線に信号を供給するために少なくともＮ個の異なる状態を有するアドレスデコーダと、
前記アドレスデコーダを少なくとも前記Ｎ個の状態を介してシーケンスするためのシーケンス回路と、
を具備し、
各前記スイッチが前記ビット線のうち一本と前記ダイナミックランダムアクセスメモリワード線のうち一本との唯一の組み合わせで関連付けられ、各前記スイッチがリフレッシュトランジスタ及びスイッチトランジスタを具備し、前記リフレッシュトランジスタが複数の前記ビット線のうち一本に接続されたソース、前記ダイナミックランダムアクセスメモリワード線のうち一本に接続された制御ゲート、及びドレインを有し、前記スイッチトランジスタは前記リフレッシュトランジスタの前記ドレインに接続されたゲート、一番目のノードに接続されたソース、及び二番目のノードに接続されたドレインを有することを特徴とする回路。
【請求項６】
前記メモリアレイは、センス増幅器及びレベルシフト回路を介して前記ビット線を駆動することを特徴とする請求項５に記載の回路。
【請求項７】
前記シーケンス回路は、前記回路が配設されているダイの温度を関数とする率で前記アドレスデコーダを少なくとも前記Ｎ個の状態を介してシーケンスすることを特徴とする請求項５に記載の回路。
【請求項８】
前記メモリアレイは、第１ダイに配設され、前記回路の残り部分が前記第１ダイに相互接続された第２ダイに配設されていることを特徴とする請求項５に記載の回路。
【請求項９】
前記メモリアレイは、フラッシュメモリアレイであることを特徴とする請求項８に記載の回路。
【請求項１０】
前記第１ダイは、対面型の相互接続によって前記第２ダイに相互接続されていることを特徴する請求項８に記載の回路。
【請求項１１】
前記メモリアレイは、フラッシュメモリアレイであることを特徴とする請求項１０に記載の回路。
【請求項１２】
集積回路デバイスにおける２つのノードを相互接続するための方法であって、
２つのノード間で接続されたスイッチトランジスタのゲート静電容量にオン状態のビットを示す電荷を蓄え、かつ
前記電荷を周期的にリフレッシュする、
ことを具備する方法。
【請求項１３】
前記電荷を周期的にリフレッシュする方法は、リフレッシュトランジスタを介して前記スイッチトランジスタの前記ゲート静電容量に前記オン状態のビットを示す電圧を周期的にカップリングするものであることを特徴とする請求項１２に記載の方法。
【請求項１４】
電圧を周期的にカップリングする方法は、電圧降下なく前記スイッチトランジスタをターンオンするのに十分な大きさを有する電圧を周期的にカップリングするものであることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記オン状態のビットを示す電圧をカップリングする方法は、
前記オン状態のビットを示す信号をメモリから消去し、かつ
前記信号を前記電圧に変換する、
ものであることを特徴とする請求項１３に記載の方法。
【請求項１６】
前記電荷を周期的にリフレッシュする方法は、前記回路が配設されているダイの温度を関数とする周期的な間隔でなされることを特徴とする請求項１３に記載の方法。
【請求項１７】
集積回路デバイスにおいてＮ対のノードを相互接続するための方法であって、
各前記Ｎ対のノードに対し一対のノード間で接続されたスイッチトランジスタのゲート静電容量にオン状態のビットを示す電荷を蓄え、かつ
各前記電荷を周期的にリフレッシュする、
ことを具備する方法。
【請求項１８】
各前記電荷を周期的にリフレッシュする方法は、別個のリフレッシュトランジスタを介して各前記スイッチトランジスタの前記ゲート静電容量に前記オン状態のビットを示す電圧を周期的にカップリングするものであることを特徴とする請求項１７に記載の方法。
【請求項１９】
電圧を周期的にカップリングする方法は、電圧降下なく各前記スイッチトランジスタをターンオンするのに十分な大きさを有する電圧を周期的にカップリングするものであることを特徴する請求項１８に記載の方法。
【請求項２０】
前記オン状態のビットを示す電圧をカップリングする方法は、
前記オン状態のビットを示す信号をメモリから消去し、かつ
前記信号を前記電圧に変換する、
ものであることを特徴とする請求項１８に記載の方法。
【請求項２１】
前記電荷を周期的にリフレッシュする方法は、前記回路が配設されているダイの温度を関数とする周期的な間隔でなされることを特徴とする請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路のメモリセルに関する。より具体的には、本発明は、集積回路におけるメモリセルのゲート酸化膜のサイズを低減するために標準のトランジスタをフラッシュ／ダイナミックランダムアクセスメモリ（ＤＲＡＭ）として使用することに関する。
【背景技術】
【０００２】
ＦＰＧＡ集積回路は従来から知られている。通常、ＦＰＧＡは、ユーザーが定義関数でＦＰＧＡを集積回路に組み込めるように一連の論理素子と、何千ものプログラマブル相互接続セルに対する配線相互接続と、を有する。各プログラマブル相互接続セル、即ちスイッチは、配線相互接続を形成又は遮断するために、又は論理素子の関数又は複数の関数を設定するために集積回路における２つの回路ノードを接続することができる。
【０００３】
ＦＰＧＡデバイスは、主に２つのカテゴリーに分類される。ＦＰＧＡの一つのカテゴリーはワンタイムプログラマブルであり、プログラマブル接続を形成するためのアンチヒューズ等の素子を使用する。ＦＰＧＡのもう一つのカテゴリーはリプログラマブルであり、暫定的なプログラマブル接続を形成するためにトランジスタスイッチ等のデバイスをプログラマブル素子として使用する。
【０００４】
リプログラマブルＦＰＧＡデバイスはプログラマブル素子の制御に使用されるプログラミング情報を記憶するため、スタティックランダムアクセスメモリやダイナミックランダムアクセスメモリ等各種手段を含む。ＥＰＲＯＭｓ、ＥＥＰＲＯＭｓ、不揮発性ＲＡＭやフラッシュメモリデバイス等の不揮発性メモリデバイスは全て、ＦＰＧＡの用途分野でプログラミング情報を記憶するために提案され又は使用されている。
【０００５】
理想的なメモリデバイスは密度を最適化し、クリティカルメモリを不揮発状態で保護し、プログラム及びリプログラムが容易で、かつ読み込みが速い。各種不揮発性メモリデバイスは他のデバイス以上に上述した要請に応えるものである。例えば、ＥＰＲＯＭＳは高密度であるが、消去時にそれらを紫外線に曝す必要がある。ＥＰＲＯＭＳは電気的にバイト単位で消去可能だが、信頼性に欠け最低密度を有する。一方、フラッシュメモリデバイスは、高速のアーキテクチャに必要なローコスト、高密度、低電力、かつ高い信頼性があるデバイスである。
【０００６】
図１はフラッシュメモリセルの簡易回路図である。フラッシュメモリセル１００は、センストランジスタ１０２と、スイッチトランジスタ１０４とを具備している。センストランジスタ１０２はプログラミングに使用される一般に小さい最小ジオメトリのデバイスである。スイッチトランジスタ１０４は大きなジオメトリのデバイスであり、パストランジスタのスイッチング素子は集積回路において２つのノード１１６・１１８を選択的に接続するために使用される。電気的に、フローティングゲート１１０はプログラミングトランジスタ１０２及びスイッチトランジスタ１０４の両方によって共有されている。プログラミングはＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ型トンネルで行われる。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ型トンネルは集積回路技術において従来から知られており、開示をさらに複雑にすることにより本発明を曖昧にするのを避けるためにここでは論じないことにする。
【０００７】
図２は図１のフラッシュメモリセルの簡易上面配置図である。図１のように、フラッシュメモリセルはスイッチトランジスタ２０２及びセンストランジスタ２０４を具備する。
【０００８】
しかし、フラッシュメモリトランジスタは、他のプロセスへ簡単に対応することはできない。当業者であれば分かるように、フラッシュメモリトランジスタのゲート酸化膜は、平均８．５ｎｍと厚い。今日までのＣＭＯＳプロセス技術は、１ｆｆ以上の接合静電容量を有する。さらに低い静電容量のフラッシュメモリセルは現実性がない。
【０００９】
それゆえ、他の集積回路にも対応しうるメモリセル技術にニーズがある。１ｆｆ未満の接合容量を有するメモリセルのニーズもある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明はＦＰＧＡ相互接続のためにスイッチング素子として標準ＭＯＳトランジスタを使用するフラッシュメモリセルを提供することにより上述した課題に取組むものである。
【課題を解決するための手段】
【００１１】
標準ＭＯＳトランジスタは電荷を蓄えることができるが、ゲート静電容量が電荷を維持できないため電荷は減少する。ゆえに、本発明はトランジスタのゲート電圧を十分なレベルで維持するために電荷のリフレッシュを周期的に行うメモリアレイを使用することで、標準トランジスタフラッシュメモリセルをサポートする動的リフレッシュを提供する。
【００１２】
本発明の特徴及び効果のより深い理解は、本発明の原理が利用されている実施態様を説明する以下の本発明の詳細な説明及び添付図面を参照することにより得られる。
【発明を実施するための最良の形態】
【００１３】
本発明の以下の説明が単なる一態様であり他の態様を限定するものでないことは当業者にとって明らかである。本発明の他の実施態様はそのような当業者にとって容易に想到できる。
【００１４】
本開示において、各種回路及び論理関数が記載されている。これら記載における‘１’及び又は‘０’等の表示は任意の論理表示である。本発明の第一の実施態様において、‘１’は電圧ハイに対応しうる一方で、‘０’は電圧ロー又は接地に対応し、第二の実施態様において、‘０’は電圧ハイに対応しうる一方で、‘１’は電圧ロー又は接地に対応しうる。同様に、信号について記載されているが、本開示において使用される‘信号’は、本発明の上記実施態様によれば、印加、即ち以前低いか又はゼロだった電圧の回路におけるノードへ電圧‘ハイ’を引き寄せることを意味しうるか、又は解除、即ちノードで電圧‘ロー’をもたらすことを意味しうる。
【００１５】
図３は本システムのメモリ回路３００の実施態様を説明する簡易回路図である。本発明のメモリ回路３００はメモリにアドレス指定するためのワード線３０４を有するメモリアレイ３０２からなっている。メモリアレイ３０２は従来から知られている任意のアレイ、例えばフラッシュメモリアレイでもよい。センス増幅器３０６はワード線によってアドレス指定されるメモリセルの状態をセンスし、レベルシフト回路３０８は以下に記載されているようにセンス増幅器の出力レベルをシフトする。センス増幅器及びレベルシフト回路は従来から知られている。
【００１６】
レベルシフト回路３０８の出力はメモリから出力を提供するためにビット線又はカラム線を駆動する。符号３１０ａ、３１０ｂ及び３１０ｃで示されている標準最小サイズのＭＯＳトランジスタはリフレッシュトランジスタとして使用され、符号３１２で示されているビット線又はコラム線のうち一本に接続されたソースをそれぞれ有する。トランジスタ３１０ａ、３１０ｂ及び３１０ｃはスイッチトランジスタ３１４ａ、３１４ｂ及び３１４ｃのうち別個の制御ゲートに接続されたドレインをそれぞれ有する。各リフレッシュトランジスタ３１０ａ、３１０ｂ及び３１０ｃは符号３１６ａ、３１６ｂ及び３１６ｃで示された別個のダイナミックランダムアクセスワード線に接続された制御ゲートを有する。当業者であれば分かるように、ダイナミックランダムアクセスワード線３１６ａ、３１６ｂ及び３１６ｃは他のビット線でスイッチトランジスタに接続されたリフレッシュトランジスタのゲートにも接続されているが、理由はメモリアレイ３０２に提供された各アドレスに対し、データビット出力が各ビット線に提供されるからである。
【００１７】
各スイッチトランジスタ３１４ａ、３１４ｂ及び３１４ｃのソース及びドレインは相互接続ノードに各々接続されている。スイッチトランジスタがターンオンの時相互接続ノードは共に接続される。このように符号３１６で示した相互接続ノード‘Ａ’及び符号３１８で示した相互接続ノード‘Ｂ’に各々接続された独自のソース／ドレイン端子を有するスイッチトランジスタ３１４ａが示されている。同様に、符号３２０で示した相互接続ノード‘Ｃ’及び符号３２２で示した相互接続ノード‘Ｄ’に各々接続された独自のソース／ドレイン端子を有するスイッチトランジスタ３１４ｂが示され、符号３２４で示した相互接続ノード‘Ｅ’及び符号３２６で示した相互接続ノード‘Ｆ’に各々接続された独自のソース／ドレイン端子を有するスイッチトランジスタ３１４ｃが示されている。当業者であれば分かるように、ノード‘Ａ’から‘Ｆ’は相互接続導体の相互接続及び論理モジュールの関数定義を含む、ＦＰＧＡにおけるあらゆる相互接続目的に使用してもよい。
【００１８】
メモリ回路３００は従来から知られているようにアレイにおいて選択されたメモリセルへアクセスするためにワード線３０４に提供されたアドレスをまず使用することにより動作する。選択されたメモリセルの内容はセンス増幅器３０６に提供された後レベルシフト回路３０８へ提供される。レベルシフト回路３０８の出力はビット線を駆動するのに使用され、そのうちの一つが符号３１２で示されている。ビット線３１２に接続されたスイッチトランジスタ３１４ａ、３１４ｂ及び３１４ｃの作動は以下に詳述され、そして当業者であれば分かるように、そのような他のスイッチトランジスタが他のビット線に接続され、スイッチトランジスタ３１４ａ、３１４ｂ及び３１４ｃに開示したのと同じ方法で作動するだろう。
【００１９】
スイッチトランジスタ３１４ａ、３１４ｂ及び３１４ｃがどの様に所望の状態に維持されているのかを理解するため、相互接続ノード‘Ａ’及び‘Ｂ’が共に接続され、相互接続ノード‘Ｅ’及び‘Ｆ’が共に接続されるが、相互接続ノード‘Ｃ’及び‘Ｄ’が接続されないことを要求する、ＦＰＧＡにおいて実施される回路を仮定する。これはスイッチトランジスタ３１４ａ及び３１４ｃが‘オン’状態に維持される必要があり、かつスイッチトランジスタ３１４ｂが‘オフ’状態に維持される必要があることを意味する。
【００２０】
アドレスはアドレスカウンタ３３０及びクロック３３２によって駆動されるアドレスデコーダ３２８からワード線３０４に適用される。アドレスカウンタ３２８からのデコードされた駆動信号も同期してダイナミックランダムアクセスワード線３１６ａ、３１６ｂ及び３１６ｃに適用される。当業者であれば分かるように、これは従来のアドレスカウンタ回路を採用することによってなされてもよい。
【００２１】
スイッチトランジスタ３１４ａを駆動するために必要とされるデータビットが（この場合論理‘１’）ワード線３０４にアサートされているそのアドレスに応答してビット線３１２に出現する時、論理‘１’もアドレスデコーダによってダイナミックランダムアクセスワード線３１６ａにアサートされるため、トランジスタ３１０ａをターンオンする。スイッチトランジスタ３１４ａのゲート静電容量を変えるのに十分な時間後、（即ち、スイッチトランジスタ３１４ａのゲート静電容量のＲＣ時間は一定である）、トランジスタ３１０ａはダイナミックランダムアクセスワード線３１６ａ上のトランジスタ３１０ａのゲートで電圧をゼロに戻すことによってその後ターンオフされる。トランジスタ３１０ａがターンオン時のビット線３１２での論理１の電圧は、スイッチトランジスタ３１４ａのゲート静電容量に蓄えられるため、それをターンオンする。
【００２２】
本例示では、スイッチトランジスタ３１４ａ、３１４ｂ及び３１４ｃを駆動するためのデータビットがメモリ３０２の連続アドレスに記憶されると仮定する。ワード線３０４を駆動するアドレスカウンタがインクリメントされ、スイッチトランジスタ３１４ｂを駆動するために必要なデータビットが（この場合論理‘０’）ワード線３０４にアサートされているそのアドレスに応答してビット線３１２に出現する。論理‘１’はダイナミックランダムアクセスワード線３１６ｂにもアサートされるため、トランジスタ３１０ｂをターンオンする。トランジスタ３１０ｂはダイナミックランダムアクセスワード線３１６ｂ上のトランジスタ３１０ｂのゲートで電圧をゼロに戻すことによってその後ターンオフされる。トランジスタ３１０ａがターンオン時のビット線３１２での論理０の電圧はスイッチトランジスタ３１４ｂのゲート静電容量に蓄えられるため、それをターンオフのままにする。
【００２３】
ワード線３０４を駆動するアドレスカウンタが再びインクリメントされ、スイッチトランジスタ３１４ｃを駆動するのに必要なデータビットが（この場合論理‘１’）ワード線３０４にアサートされているそのアドレスに応答してビット線３１２に出現する。論理‘１’はダイナミックランダムアクセスワード線３１６ｃにもアサートされるため、トランジスタ３１０ｃをターンオンする。トランジスタ３１０ｃはダイナミックランダムアクセスワード線３１６ｃ上のトランジスタ３１０ｃのゲートで電圧をゼロに戻すことによってその後ターンオフされる。トランジスタ３１０ａがターンオン時のビット線３１２での論理１の電圧はスイッチトランジスタ３１４ｃのゲート静電容量に蓄えられるため、それをターンオンする。
【００２４】
上述したプロセスにより、アドレスカウンタが各スイッチトランジスタを駆動するためにデータビットをアドレス指定するまで、ワード線及びダイナミックランダムアクセスワード線を駆動するアドレスカウンタをインクリメントし、その後電荷が一定時間、本発明の実施態様では略１ミリ秒だけ、制御ゲート３０６に帯電しているためそのインクリメントを繰返す。当業者であれば分かるように、電荷がスイッチトランジスタ３１４ａ、３１４ｂ及び３１４ｃのゲートに帯電する時間長は回路の漏れ電流によって、相互接続を維持するのに十分である。この点、オン状態のスイッチトランジスタのチャンネル間における電圧降下を低減するためレベルシフト回路３０８がスイッチトランジスタのゲートを過度に駆動するのに十分な電圧を提供するよう採用されている。一例としてＦＰＧＡ論理回路で使用される論理１の公称電圧は約１．５ボルトであり、ビット線に存在するゲート駆動電圧は約３．３ボルトでもよい。本開示から、当業者であれば論理回路の作動電圧及びスイッチトランジスタのリフレッシュ速度を前提に所定の設計に対するビット線電圧を直ちに特定できる。
【００２５】
本発明の一実施態様によると、ＦＰＧＡを包含するダイの温度が、例えばバンドギャップリファレンス等の、温度センサ３３４を採用することにより測定され、スイッチトランジスタの漏れ電流の温度依存性を利用するためにリフレッシュ速度がその温度の関数として調整されている。特に、遅いリフレッシュ速度を低い動作温度に採用してもよい。当業者であれば分かるようにこれはワード線及びダイナミックランダムアクセスワード線に対するアドレスカウンタ３３０を駆動するのに使用されるクロック３３２の周波数を調整するために、温度センサの出力を使用する温度依存性クロック制御回路３３６を採用することによりなされてもよい。温度−リフレッシュ速度のトランスファ曲線は採用したＭＯＳ技術に特有である。温度に基づき回路のパラメタを調整するという考えはよく知られている。使用した所定の回路は実際用いる集積回路の影響をうけるであろうし、実際の集積回路に対する所定の回路３３６の設計は当業者にとって容易になされる。
【００２６】
今、図４を参照すると、簡易ブロック図が本発明のメモリ回路の第一配置を説明している。図４に示すように、ＦＰＧＡ集積回路４００及び別個のメモリアレイ４０２は、複数の相互接続ワイヤ（‘ｎ’本のワイヤとして図４に示されている）を使用して相互接続されている別個のパッケージ集積回路又は別個の集積回路ダイとして構成してもよい。ＦＰＧＡはリフレッシュトランジスタ及びスイッチトランジスタを含む。この配置が使用されてもよいが、ＦＰＧＡ集積回路で‘ｎ’個の入出力パッドを使用する必要があるという点で不利である。
【００２７】
今、図５を参照すると、ＦＰＧＡ集積回路ダイ４０４及び別個のメモリアレイダイ４０６はダイが互いに接触している対面型のダイ実装技術を採用することによって構成されかつ相互接続されてもよい。２つのダイの接触面にある一連のボーディングパッド（通常符号４０８で示されている）は一直線上に設置され一緒に結合する。図５の配置はＦＰＧＡダイとメモリアレイダイとの間の各接続点でかなり低減された静電容量を提供すると同時にメモリアレイを相互接続するためＦＰＧＡダイでの標準入出力パッドの使用を回避できる点で有利である。これはメモリアレイの高速クロックを可能とするため、任意のリフレッシュ速度で本システムにおいて使用できるメモリのサイズ（及び相互接続の数）を増やすことになる。
【００２８】
開示された方法及びここで説明された装置の実施態様に対する様々な代替が、開示された方法の実施及び開示された装置の使用において採用できることは当然である。以下の請求は、開示された方法及び装置の範囲を明確にし、そしてこれら請求及びその均等の範囲内にある方法及び装置がそれによって保護されることを目的とする。
【図面の簡単な説明】
【００２９】
【図１】図１はフラッシュメモリセルの簡易回路図である。
【図２】図２は図１のフラッシュメモリセルの簡易上面図である。
【図３】図３は本発明のメモリ回路の実施態様を説明する簡易回路図である。
【図４】図４は本発明のメモリ回路の一つの配置を説明する簡易ブロック図である。
【図５】図５は本発明のメモリ回路のもう一つの配置を説明する簡易ブロック図である。
【符号の説明】
【００３０】
１０６  ワード線
１１２  センスＡ
１１６  スイッチネットノードＡ
３０２  メモリアレイ
３０６  センス増幅器
３０８  レベルシフト回路
３２８  アドレスデコーダ
３３０  アドレスカウンタ
３３２  クロック
３３４  温度センサ
３３６  温度制御回路
【図１】
2007535198.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2007535198.tif 000007
【国際調査報告】
2007535198.tif 000008
2007535198.tif 000009