(57)【要約】  カレントミラー回路と共に使用するための電流補償回路が開示される。カレントミラー回路は、第１のファンアウトカレントミラー段を駆動する第１のプログラム可能カレントミラー段によって規定される電流経路を有する。第１のプログラム可能カレントミラー段は、第１のチャネル長変調係数λ１を示すチャネル長を有する少なくとも１つのトランジスタを有する。第１のファンアウトカレントミラー段は供給電圧源に結合する。電流補償回路は、供給電圧源に結合し、電流経路に結合する電流出力を有する供給電圧カレントミラーを備える。補償回路は、供給電圧カレントミラーと直列に結合し、チャネル長変調係数λ２を示すチャネル長を有する少なくとも１つのトランジスタを有する第２のプログラム可能カレントミラーをさらに備える。第２のチャネル長変調係数λ２は、第１のチャネル長変調係数λ１より大きい。結果として、第１のプログラム可能カレントミラーと第２のプログラム可能カレントミラーは、供給電圧の変化に実質的に無関係に、第１のファンアウトカレントミラー段を通るバイアス電流を維持するように協働する。
2007507044.tif 000002
【特許請求の範囲】
【請求項１】
カレントミラー回路と共に使用するための電流補償回路であって、前記カレントミラー回路は、第１のファンアウトカレントミラー段を駆動する第１のプログラム可能カレントミラー段によって規定される電流経路を有し、前記第１のプログラム可能カレントミラー段は、第１のチャネル長変調係数λ１を示すチャネル長を有する少なくとも１つのトランジスタを有し、前記第１のファンアウトカレントミラー段は供給電圧源に結合され、前記電流補償回路は、
前記供給電圧源に結合され、前記電流経路に結合される電流出力を有する供給電圧カレントミラーと、
前記供給電圧カレントミラーと直列に結合され、チャネル長変調係数λ２を示すチャネル長を有する少なくとも１つのトランジスタを有する第２のプログラム可能カレントミラーとを備え、前記第２のチャネル長変調係数λ２は、前記第１のチャネル長変調係数λ１より大きく、前記第１のプログラム可能カレントミラーと前記第２のプログラム可能カレントミラーは、前記供給電圧の変化に実質的に無関係に、前記第１のファンアウトカレントミラー段を通るバイアス電流を維持するように協働する、電流補償回路。
【請求項２】
前記プログラム可能カレントミラー段はそれぞれ、
電流の所定範囲を規定するためのプログラム可能トランジスタの並列アレイを備える、請求項１に記載の電流補償回路。
【請求項３】
前記電流補償回路が単一集積回路デバイス上に形成される、請求項１に記載の電流補償回路。
【請求項４】
前記電流補償回路がＣＭＯＳで形成される、請求項３に記載の電流補償回路。
【請求項５】
カレントミラー回路と共に使用するための電流補償回路であって、前記カレントミラー回路は、第１のファンアウトカレントミラー段を駆動する第１のプログラム可能カレントミラー段によって規定される電流経路を有し、前記第１のプログラム可能カレントミラー段は、第１のチャネル長変調係数λ１を示すチャネル長を有する少なくとも１つのトランジスタを有し、前記第１のファンアウトカレントミラー段は供給電圧源に結合されており、前記電流補償回路は、
前記供給電圧源からの供給電圧の変化を検出する手段であって、前記供給電圧源の電圧の変化を表す補償信号を生成する手段を含む、検出手段と、
前記補償信号に応答して、前記カレントミラーに印加するための補償信号を生成する手段と、
を備えた電流補償回路。
【請求項６】
前記供給電圧の変化を検出する手段は、
前記供給電圧源に結合され、前記電流経路に結合される電流出力を有する供給電圧カレントミラーと、
該供給電圧カレントミラーと直列に結合される第２のプログラム可能カレントミラーと、を備える、請求項５に記載の電流補償回路。
【請求項７】
前記第２のプログラム可能カレントミラーは、チャネル長変調係数λ２を示すチャネル長を有する少なくとも１つのトランジスタを含み、それによって、前記第２のチャネル長変調係数λ２は、前記第１のチャネル長変調係数λ１より大きく、
補償電流を生成する前記手段は、前記供給電圧の変化と実質的に無関係に、前記第１のファンアウトカレントミラー段を通るバイアス電流を維持するように協働する前記第１及び第２のプログラム可能カレントミラーを備える、請求項６に記載の電流補償回路。
【請求項８】
ファンアウトカレントミラーを通る所望の電流に対して、供給電圧によって誘導される変化を補償する方法であって、
供給電圧源からの前記供給電圧の変化を検出するステップと、
電流経路ノードに対する補償電流を生成するステップであって、前記補償電流は、前記供給電圧源の前記電圧の変化を表し、前記補償電流は、第２のプログラム可能電流源の前記チャネル長変調係数λ２に基づく、ステップと、
λ２のチャネル長変調係数より小さい第１のチャネル長変調係数λ１を有する第１のプログラム可能電流源に関して、前記電流経路ノードから電流をシンクするステップであって、該シンクされる電流レベルは、前記補償電流と前記ファンアウトカレントミラーを通る前記所望の電流との差に対応する、ステップと、
を含む方法。
【請求項９】
半導体テスタにおいて使用するためのタイミング発生器であって、
それぞれの位相シフトされた出力及びバイアス電流入力を有する複数の遅延セルを有する遅延線と、
前記位相シフトされた出力を受ける複数の入力及び１つの出力を有する選択器と、
前記選択器出力と基準信号の間の位相シフトを検出すると共に、バイアス電流を生成する位相検出回路と、
前記バイアス電流を前記複数の遅延セルに分配するファンアウト回路であって、第１のプログラム可能カレントミラー回路及び供給電圧に結合される第１のファンアウトカレントミラー回路を備え、前記第１のプログラム可能カレントミラー回路及び前記ファンアウトカレントミラー回路が、バイアス電流経路を規定するように協働する、ファンアウト回路と、
前記供給電圧の変化から生じる前記バイアス電流に対する変化を最小にするための、前記ファンアウト回路に結合される電流補償回路であって、少なくとも２つのプログラム可能カレントミラーを含み、各カレントミラーは、それぞれのチャネル長変調係数λ１及びλ２を有し、前記チャネル長変調係数の一方は、他方より大きい、電流補償回路と、
を備えたタイミング発生器。
【請求項１０】
前記第１のプログラム可能カレントミラー段は、第１のチャネル長変調係数λ１を示すチャネル長を有する少なくとも１つのトランジスタを有し、前記電流補償回路は、
前記供給電圧源に結合され、前記電流経路に結合される電流出力を有する供給電圧カレントミラーと、
前記供給電圧カレントミラーと直列に結合され、チャネル長変調係数λ２を示すチャネル長を有する少なくとも１つのトランジスタを有する第２のプログラム可能カレントミラーとを備え、前記第２のチャネル長変調係数λ２は、前記第１のチャネル長変調係数λ１より大きく、前記第１のプログラム可能カレントミラーと前記第２のプログラム可能カレントミラーは、前記供給電圧の変化に実質的に無関係に、前記第１のファンアウトカレントミラー段を通るバイアス電流を維持するように協働する、
請求項９に記載のタイミング発生器。
【請求項１１】
半導体テスタにおいて使用するためのタイミング発生器であって、
それぞれの位相シフトされた出力及びバイアス電流入力を有する複数の遅延セルを有する遅延線と、
前記位相シフトされた出力を受ける複数の入力及び１つの出力を有する選択器と、
前記選択器出力と基準信号の間の前記位相シフトを検出すると共に、バイアス電流を生成する位相検出回路と、
前記バイアス電流を前記複数の遅延セルに分配する手段と、
を備えたタイミング発生器。
【請求項１２】
前記分配する手段は、
前記バイアス電流を前記複数の遅延セルに分配するファンアウト回路を備え、該ファンアウト回路は、
チャネル長変調係数λ１を示す少なくとも１つのトランジスタを有する第１のプログラム可能カレントミラー回路と、
供給電圧に結合されるファンアウトカレントミラー回路であって、該ファンアウトカレントミラー回路及び前記第１のプログラム可能カレントミラー回路は、電流ノードにおいて結合され、バイアス電流経路を規定するように協働する、ファンアウトカレントミラー回路と、
電流補償回路と、を備え、該電流補償回路は、
前記供給電圧源に結合され、前記電流経路に結合される電流出力を有する供給電圧カレントミラーと、
該供給電圧カレントミラーと直列に結合され、チャネル長変調係数λ２を示すチャネル長を有する少なくとも１つのトランジスタを有する第２のプログラム可能カレントミラーとを備え、
前記第２のチャネル長変調係数λ２は、前記第１のチャネル長変調係数λ１より大きく、前記第１のプログラム可能カレントミラーと前記第２のプログラム可能カレントミラーは、前記供給電圧の変化と実質的に無関係に、前記第１のファンアウトカレントミラー段を通るバイアス電流を維持するように協働する、請求項１１に記載のタイミング発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明に係る回路は、概括的には自動試験装置に関し、より詳細には、自動試験装置用途のための低ジッタタイミング発生回路に関する。
【背景技術】
【０００２】
タイミングエッジ配置は、高性能半導体テスタにとって重要なパラメータであることが多い。試験信号の立上りエッジ及び／又は立下りエッジを所望の時点の数ピコ秒以内に配置する性能を有するかどうかは、多数の被試験（試験下の）半導体デバイスを合格にするか、又は、不合格にするか、という差につながり得る。
【０００３】
高精度タイミング信号を生成する従来のタイミング発生器は、ＣＭＯＳ集積回路で採用されることが多い。ＣＭＯＳ技術は、非常に低コストで、比較的良好な性能を提供する。しかしながら、ＣＭＯＳ  ＩＣは、温度及び回路性能に影響を及ぼす他の状況に影響され易いことが多い。これに対処するために、多くのＣＭＯＳタイミング発生器は、遅延の変動を最小にするために、複雑な補償技法を採用する。
【０００４】
図１を参照すると、温度補償を可能にする従来のＣＭＯＳタイミング発生器１０は、通常、互いに結合して遅延線を形成する複数の遅延素子Ｄ１〜ＤＮを含む。遅延素子の出力はそれぞれ、タイミング信号選択器（図示せず）へのタイミング選択入力の役目を果たす。同じ出力はまた、遅延補償方式のために使用される。遅延出力を受け取り、出力を位相検出器１４に供給する補償マルチプレクサ１２が採用される。位相検出器１４において、出力は、基準信号Ｖｒｅｆと比較されて、任意の位相差が決定される。次に、任意の位相差の大きさ（マグニチュード）に応答して、補償電圧が生成され、チャージポンプ又は電圧−電流変換器１６に供給される。変換器によって生成された電流は、バイアス電流ファンアウト回路１８へ基準バイアス電流として供給され、バイアス電流ファンアウト回路１８は、バイアス電流を複製し、バイアス電流を遅延素子に分配して、遅延を制御する。
【０００５】
バイアス電流を種々の遅延素子にファンアウトする、すなわち分配するために、通常、カレントミラー回路方式が採用される。図２に示すように、従来のカレントミラーは、第１のミラートランジスタＱＦＭを通して同じ電流を生成するための電流源トランジスタＱＳに結合する基準電流源１９を含む。ミラートランジスタのゲートは、そのドレインに連結し、そのソース端子は供給電圧ＶＤＤに結合する。複数のミラートランジスタＱＦＭ２〜ＱＦＭＮが並列に配設され、それぞれが、そのゲートを第１のミラートランジタのゲートに、ソース端子をＶＤＤに連結する。
【０００６】
この構成はその意図する用途にとって良好に作動するが、各ミラートランジスタを通る電流は、ＶＤＤバスに作用するノイズ成分の影響を受け易い場合がある。１００ミリボルトという比較的小さな変化でさえ、各ミラーを通るバイアス電流の対応する変化をもたらす可能性があり、それに対応して、ミラーから供給される電流レベルに影響を及ぼす可能性がある。集積回路上の電圧レベルが減り続けると、この問題はより顕著になる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
必要とされており、且つ、現在利用可能でないものは、供給電圧ノイズに起因する電流の変化を最小にするための、カレントミラー回路と共に使用するための補償回路である。
【課題を解決するための手段】
【０００８】
本発明のカレントミラー補償回路はこの必要性を満たすものである。
本明細書に記載されるカレントミラー補償回路は、１つ又は複数の電流ミラーによってバイアス電流を生成するための低ジッタ解決策を提供する。供給電圧のノイズに起因する誤差を最小にすることによって、カレントミラー回路による誤差がほとんど生じることのない、集積回路において低減された供給電圧レベルを採用することができる。
【０００９】
上記の利点を実現するために、回路の一形態は、カレントミラー回路と共に使用するための電流補償回路を備える。カレントミラー回路は、第１のファンアウトカレントミラー段を駆動する第１のプログラム可能カレントミラー段によって規定される電流経路を有する。第１のプログラム可能カレントミラー段は、第１のチャネル長変調係数λ１を示すチャネル長を有する少なくとも１つのトランジスタを有する。第１のファンアウトカレントミラー段は供給電圧源に結合する。電流補償回路は、供給電圧源に結合し、電流経路に結合する電流出力を有する供給電圧カレントミラーを備える。補償回路は、供給電圧カレントミラーと直列に結合し、チャネル長変調係数λ２を示すチャネル長を有する少なくとも１つのトランジスタを有する第２のプログラム可能カレントミラーをさらに備える。第２のチャネル長変調係数λ２は、第１のチャネル長変調係数λ１より大きい。結果として、第１のプログラム可能カレントミラーと第２のプログラム可能カレントミラーは、供給電圧の変化に実質的に無関係に、第１のファンアウトカレントミラー段を通るバイアス電流を維持するように協働する。
【００１０】
別の形態では、回路は、半導体テスタで使用するためのタイミング発生器を備える。タイミング発生器は、それぞれの位相シフトした出力とバイアス電流入力を有する複数の遅延セルを有する遅延線を含む。選択器は、複数の入力によって位相シフトした出力を受け取り、且つ、出力を有する。位相検出回路は、選択器出力と基準信号の間の位相シフトを検出し、バイアス電流を生成する。タイミング発生器は、バイアス電流を複数の遅延セルに分配する手段をさらに含む。
【００１１】
本発明の他の特徴及び利点は、添付図面を参照する以下の詳細な説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００１２】
本明細書に記載する回路は、添付図面を参照する以下のより詳細な説明から、よりよく理解されるであろう。
全体を５０で示す、本明細書に記載されるカレントミラー補償回路は、高性能ＣＭＯＳタイミング発生器の変動する供給電圧の望ましくない影響に対処するために独特の解決策を提供する。これは、ファンアウト回路３０によって生成されるバイアス電流に補償電流を供給することによって達成される。補償電流は、ノイズ又はジッタによって引き起こされるＶＤＤの任意の変化から生じるバイアス電流に対する任意の変化を相殺する。変化するＶＤＤの影響を最小にすることによって、セルの遅延特性に対する変化もまた、それに対応して最小になる。
【００１３】
ここで、図３を参照すると、全体を２０で示す、カレントミラー補償回路を採用するタイミング発生器が示される。タイミング発生器は、遅延を制御するためにバイアス電流補償を提供するタイプである。発生器は、Ｎ個の遅延素子のセットＤ１〜ＤＮを備える遅延線２２を含み、それぞれの遅延素子は、入力クロックＣＬＫに関して１／Ｎ位相に比例するオフセットを提供する。低ジッタ遅延を提供する好ましい遅延素子構成は、本発明の譲受人に譲渡された、参照により本明細書に明示的に援用される、２００３年２月２８日に出願された「Low Jitter Delay Cell」という名称の同時係属中の特許出願第１０／３７６，６６４号に記載される。
【００１４】
さらに図３を参照すると、遅延素子の出力は、選択器又はマルチプレクサＭ１に送られる。マルチプレクサの出力は、（マルチプレクサによって提示された）選択された位相信号と基準信号Ｖｒｅｆの位相差を決定する位相検出器２４に送られる。チャージポンプ及び電圧−電流変換器２６は、位相検出器から差信号を受け取って、基準バイアス電流IＲＥＦを生成する。基準バイアス電流は、次に、ファンアウト回路３０によって複製され、且つ分配されて、遅延素子にバイアス電流を供給する。バイアス電流の変化は、遅延を、各素子を通して所望のレベルに制御するように作用する。
【００１５】
ここで図４を参照すると、ファンアウト回路３０は、一般に、オフチップ電流ＩＯＣを受け取って第１のプログラム可能カレントミラーＰＣＭ１用のバイアス電圧を生成する基準電流源入力トランジスタＱＩＮ１を含む。第１のプログラム可能カレントミラーは、トランジスタＱＭ１Ａ〜ＱＭ１Ｎを備える電流ＤＡＣ又はＩＤＡＣの形態である。トランジスタはそれぞれ、約７２０ナノメートル程度の比較的長いチャネル長を有する。当該技術分野でよく知られているように、電流ＤＡＣは、所望の特性を達成するために選択的に作動するトランジスタバンクを備える。
【００１６】
引き続き図４を参照すると、第１のプログラム可能カレントミラーＰＣＭ１（トランジスタＩＤＡＣ  ＱＭ１Ａ〜ＱＭ１Ｎ）は、トランジスタＱＭ１を備える第１のファンアウトカレントミラーＣＭ１と直列に配設され、４０において、第１のプログラム可能カレントミラーとのノードを形成する。図４には明示的に示さないが、電圧−電流変換器の出力（図３）は、ノード４０に接続される。第１のファンアウトカレントミラートランジスタＱＭ１のゲートは、次に、ミラートランジスタのアレイＱＭ２〜ＱＭＮのゲートに連結される。各トランジスタについての、それぞれのゲート−ソース接続部のために、ＱＭ１を通る電流は、全体としてトランジスタＱＭ２〜ＱＭＮを通して複製される。複製された電流は、次に、バイアス電流として、遅延セル又は遅延セルのグループに送られる。
【００１７】
バイアス電流にわたる最適制御のために、また、供給電圧ＶＤＤに関する望ましくない変化による影響を最小にするために、ファンアウト回路３０は、ノード４０において、カレントミラー補償回路５０からの補償電流を受け取るための入力を含む。
【００１８】
再び図４を参照すると、カレントミラー補償回路５０は、第２のプログラム可能カレントミラーＰＣＭ２に結合される供給電圧カレントミラーＣＭ２を有する供給電圧検出器を備える。全体としての好ましい実施態様では、全体のファンアウト及び補償回路は、単一ＣＭＯＳ集積回路上に配設される。
【００１９】
供給電圧カレントミラーＣＭ２は、ダイオード接続ｐチャネルＭＯＳＦＥＴ  ＱＰ１を含み、ソース端子がＶＤＤ供給レールに結合される。トランジスタＱＰ１のドレイン端子は、第２のプログラム可能カレントミラーＰＣＭ２に対する直列接続部を提供する。第２のｐチャネルＭＯＳＦＥＴ  ＱＰ２は、ＱＰ１のゲート−ソース電圧を複製するゲート−ソース電圧を有するように構成され、したがって、ノード４０内への補償電流を含む電流をミラーリングする。
【００２０】
第２のプログラム可能カレントミラーＰＣＭ２の構造は、第１のプログラム可能カレントミラーＰＣＭ１と同じであるが、比較的短い（たとえば、約１２０ナノメートル）各トランジスタについてのチャネル長を示す。相対的に言えば、ＰＣＭ２トランジスタ用のチャネル長は、ＰＣＭ１トランジスタの長さの１／５程度である。この関係はまた、より長いトランジスタチャネル長の場合により大きくなるチャネル長変調係数λによって表現可能である。変調係数のこの相対的な差の影響は、以下でより具体的に説明する。
【００２１】
動作時、タイミング発生器２０（図３）の精度は、各遅延セルＤＮに関連する個々の遅延の精度によって決まる。個々の遅延は、各セルＤＮを通って流れるバイアス電流によってそれぞれ調節される。バイアス電流は、各セルを通して引き出され、セルについて、所望の遅延を達成するように、ユーザによってプログラムされる。一般に、バイアス電流が大きいと遅延が短くなり、一方、バイアス電流が小さいと遅延が増加する。セルについてのバイアス電圧は、一般に、１．２ボルト程度であるＶＤＤバスによって供給される。しかしながら、ノイズは、ＶＤＤの値に影響を及ぼすことが多く、＋／−０．１０ボルトだけレベルを増減させる場合がある。
【００２２】
ノイズがあるＶＤＤが、ファンアウト回路３０によって生成されるバイアス電流に影響を及ぼす場合、補償電流回路５０は、入力ノード４０（図４）に対して適切なレベルの電流を吸い込む(シンク：sink)、又は、電流を供給する(ソース：source)ことによって、影響を相殺する。ノイズによる高い供給電圧ＶＤＤのために、第１のファンアウトカレントミラーＣＭ１を通して過剰の電流が引き出される場合には、補償回路５０は、ノード４０に（短いチャネルの効果により）より多くの電流を供給し、トランジスタＱＭ１が、それに対応して低い電流を供給するようにさせ、一方、第１のプログラム可能カレントミラーＰＣＭ１（トランジスタＱＭ１）は、その必要とする電流を依然として引き出す。トランジスタＱＭ１を通して電流がほとんど引き出されない場合には、補償回路は、より少ない電流を供給し、ＱＭ１が、ミラートランジスタＱＭ２〜ＱＭＮを通して複製される付加的な電流を供給するようにさせる。カレントミラー補償回路のプログラム可能な特徴は、必要に応じて、補償電流を微調整することを可能にする。
【００２３】
動作中、補償回路５０によって供給される補償電流のレベルは、それぞれのプログラム可能カレントミラーＰＣＭ１及びＰＣＭ２のユーザ制御に基づく設定によって変化する。ファンアウトカレントミラーＣＭ１を通して、たとえば、１００マイクロアンペアの一定バイアス電流が望まれる場合、第２のプログラム可能電流源は、供給電圧ＶＤＤの検出される変化に応答して、４００マイクロアンペアの電流を供給するようにプログラムすることができる。この検出は、供給電圧カレントミラーＣＭ２に関するゲート−ソース電圧の変化から生じる。第１のプログラム可能電流源ＰＣＭ１は、次に、５００マイクロアンペアをシンクするようにプログラムされることになり、ノード４０においてファンアウトミラーＣＭ１を通して、必要とされる１００マイクロアンペアの正味の電流がもたらされる。供給電圧ＶＤＤの動的変化は、それぞれのプログラム可能電流源ＰＣＭ１及びＰＣＭ２からの電流の対応する動的変化をもたらし、したがって、ファンアウト回路３０によって複製される一定の相対的な差が維持される。
【００２４】
当業者は、本明細書に記載される回路によって与えられる利益及び利点を理解するであろう。非常に重要なことは、供給電圧に作用する望ましくないノイズによって引き引き起こされるバイアス電流の不正確さを相殺する電流補償機能である。さらに、回路のプログラム可能な特性は、補償回路の微調整を可能にする上での柔軟性及び精度を提供する。さらに、回路の有益な構造によって、回路は、標準的なセルブロックとして使用するのに、容易に適応可能である。
【００２５】
本明細書に記載されるカレントミラー補償回路は、自動試験装置（ＡＴＥ）の分野だけに限定されないことは理解されるであろう。ＡＴＥは、こうした回路がかなりの有益な効果を提供する困難な環境を呈するが、電流ミラーリング技法が採用されるあらゆる用途が、この回路の使用によって利益を受けることができる。たとえば、アナログ−デジタル変換技法を採用するか、又は、電流が基準電圧を生成する回路は、補償回路を使用することができる。これらの用途は、供給電圧を低減した状態で、電流ミラーリング技法を使用する可能性がある。
【００２６】
本発明を好ましい実施形態を参照して、説明したが、本発明の精神及びその範囲から逸脱することなく、実施形態において、形態及びその詳細において種々の変更を行ってもよいことが、当業者によって理解されるであろう。
【図面の簡単な説明】
【００２７】
【図１】従来のタイミング発生器の高レベルブロック図である。
【図２】図１のタイミング発生器で採用される従来のバイアス電流ファンアウト回路の部分略図である。
【図３】本明細書に記載される回路の一形態によるタイミング発生器の高レベルブロック図である。
【図４】図３のタイミング発生器で使用するためのバイアス電流源の高レベルブロック図である。
【図１】
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【図２】
2007507044.tif 000004
【図３】
2007507044.tif 000005
【図４】
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【国際調査報告】
2007507044.tif 000007
2007507044.tif 000008
2007507044.tif 000009
2007507044.tif 000010