(57)【要約】  薄膜記憶デバイスは、第１電極（３）と、第１の可変抵抗薄膜（２）と、第２の電極（１）とを備える。第１の電極（３）は、基板（４）の表面上に形成される。第１の可変抵抗薄膜（２）は、第１の電極（３）の表面上に形成される。第２の電極（１）は、第１の可変抵抗薄膜（２）の表面上に形成される。第１の可変抵抗薄膜（２）は、格子歪みおよび電荷配列のうち少なくとも１つによってバルク状態における抵抗値が変化する材料を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の表面上に形成された第１の電極と、
前記第１の電極の表面上に形成された可変抵抗薄膜と、
前記可変抵抗薄膜の表面上に形成された第２の電極とを備え、
前記可変抵抗薄膜は、格子歪みによってバルク状態における抵抗値が変化する材料を含む
薄膜記憶デバイス。
【請求項２】
請求項１において、
前記格子歪みは、ヤンテラー効果によるものである
薄膜記憶デバイス。
【請求項３】
請求項１において、
前記材料は、アルカリ金属またはアルカリ土類金属を含まない
薄膜記憶デバイス。
【請求項４】
請求項１において、
前記材料は、スピネル構造を含む
薄膜記憶デバイス。
【請求項５】
請求項１において、
前記可変抵抗薄膜の膜厚は、２００nm以下である
薄膜記憶デバイス。
【請求項６】
請求項１において、
前記可変抵抗薄膜は、単一の相からなる
薄膜記憶デバイス。
【請求項７】
請求項１において、
前記可変抵抗薄膜は、複数の抵抗相からなる
薄膜記憶デバイス。
【請求項８】
請求項１において、
前記第１の電極および第２の電極のうち少なくとも１つは、Ａｇ，Ａｕ，Ｐｔ，Ｒｕ，ＲｕＯ２，Ｉｒ，またはＩｒＯ２を含む
薄膜記憶デバイス。
【請求項９】
請求項１において、
前記可変抵抗薄膜は、第１の可変抵抗薄膜に対応し、
前記薄膜記憶デバイスは、
前記第１の可変抵抗薄膜を含むメモリセルにおいて第２の可変抵抗薄膜をさらに備え、
前記第２の可変抵抗薄膜は、格子歪み，電荷配列，温度変化，および磁気転移のうち少なくとも１つによってバルク状態における抵抗値が変化する材料によって作られる
薄膜記憶デバイス。
【請求項１０】
請求項９において、
前記第１の可変抵抗薄膜および前記第２の可変抵抗薄膜は、第１の可変抵抗薄膜の抵抗値と第２の可変抵抗薄膜の抵抗値を互いに逆に変化することによって所定の電圧に応じて少なくとも１ビットの情報を記憶する
薄膜記憶デバイス。
【請求項１１】
基板の表面上に形成された第１の電極と、
前記第１の電極の表面上に形成されたスピネル構造を有する可変抵抗薄膜と、
前記可変抵抗薄膜の表面上に形成された第２の電極とを備える
薄膜記憶デバイス。
【請求項１２】
請求項１１において、
前記可変抵抗薄膜は、スピネル構造を有し且つ格子歪み，電荷配列，温度変化，および磁気転移のうち少なくとも１つによってバルク状態における抵抗値が変化する材料を含む
薄膜記憶デバイス。
【請求項１３】
請求項１２において、
前記格子歪みは、ヤンテラー効果によるものである
薄膜記憶デバイス。
【請求項１４】
請求項１２において、
前記材料は、アルカリ金属またはアルカリ土類金属を含まない
薄膜記憶デバイス。
【請求項１５】
請求項１２において、
前記可変抵抗薄膜の膜厚は、２００nm以下である
薄膜記憶デバイス。
【請求項１６】
請求項１２において、
前記可変抵抗薄膜は、単一の相からなる
薄膜記憶デバイス。
【請求項１７】
請求項１２において、
前記可変抵抗薄膜は、複数の抵抗相からなる
薄膜記憶デバイス。
【請求項１８】
請求項１１において、
前記第１の電極および第２の電極のうち少なくとも１つは、Ａｇ，Ａｕ，Ｐｔ，Ｒｕ，ＲｕＯ２，Ｉｒ，またはＩｒＯ２を含む
薄膜記憶デバイス。
【請求項１９】
請求項１１において、
前記可変抵抗薄膜は、第１の可変抵抗薄膜に対応し、
前記薄膜記憶デバイスは、
前記第１の可変抵抗薄膜を含むメモリセルにおいて第２の可変抵抗薄膜をさらに備え、
前記第２の可変抵抗薄膜は、格子歪み，電荷配列，温度変化，および磁気転移のうち少なくとも１つによってバルク状態における抵抗値が変化する材料を含む
薄膜記憶デバイス。
【請求項２０】
請求項１９において、
前記第１の可変抵抗薄膜および前記第２の可変抵抗薄膜は、第１の可変抵抗薄膜の抵抗値と第２の可変抵抗薄膜の抵抗値を互いに逆に変化することによって所定の電圧に応じて少なくとも１ビットの情報を記憶するように構成される
薄膜記憶デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗薄膜を有する記憶デバイス，メモリ回路，および半導体集積回路に関する。
【背景技術】
【０００２】
電子機器におけるデジタル技術の進展に伴い、データを記憶する時間を減少させるために、固体記憶デバイスの容量増大や転送の高速化が大いに求められている。米国特許第6,204,139号公報には、上記要求に応じた技術の１つが開示されている。その開示された技術には、与えられる電気的パルスに応じてその抵抗値が変化するペロブスカイト材料（例えば、Ｐｒ１−ＸＣａＸＭｎＯ３(PCMO)、ＬａＳｒＭｎＯ３(LSMO)、ＧｄＢａＣｏＸＯＹ(GBCO)など）を用いて固体記憶デバイスを構成することが含まれている。そのように、ペロブスカイト材料は、異なる数値の記憶に利用されることもある。
【０００３】
さらに、文献J.Appl.Phys.,Vol.84,(1998),p5647では、アモルファスカーボン膜の深いアクセプターレベルと浅いドナーレベルを用い、電荷注入により膜の抵抗を変化させるメモリ素子が提案されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記材料は可変抵抗を有していると言われているが、上記材料または他の材料のメモリに最適な構造や特性については具体的に開示されていない。その上、半導体プロセスにおいて、上記材料の特性は破壊されてしまう。
【課題を解決するための手段】
【０００５】
この発明の１つの局面に従うと、薄膜記憶デバイスは、第１の電極と、第１の可変抵抗薄膜と、第２の電極とを備える。第１の電極は、基板の表面上に形成される。第１の可変抵抗薄膜は、第１の電極の表面上に形成される。第２の電極は、第１可変抵抗薄膜の表面上に形成される。第１の可変抵抗薄膜は、格子歪みおよび電荷配列のうち少なくとも１つによってバルク状態の抵抗値が変化する材料（可変抵抗材料）を含む。
【０００６】
格子歪みおよび電荷配列のうち少なくとも１つによってバルク状態における抵抗値が変化する材料を薄膜化しその薄膜に電圧を印加すると、その薄膜の抵抗値が変化することがわかった。記憶デバイスは、印加された電圧に応じて薄膜の抵抗値の状態を変化させることによって、１ビットまたは多ビットの情報を記憶することができる。
【０００７】
好ましくは、上記格子歪みは、ヤンテラー効果によるものである。
【０００８】
好ましくは、上記材料は、アルカリ金属またはアルカリ土類金属を含まない。
【０００９】
上記記憶デバイスでは、可変抵抗薄膜は、アルカリ金属およびアルカリ土類金属の両方または一方を含んでいない。したがって、半導体プロセスの洗浄工程においてこのような元素が溶出することによって生じる記憶デバイスの特性劣化を防ぐことができる。
【００１０】
好ましくは、上記材料は、スピネル構造を含む。
【００１１】
好ましくは、上記第１の可変抵抗薄膜の膜厚は、２００nm以下である。
【００１２】
上記記憶デバイスに用いる可変抵抗薄膜の膜厚は、電気的パルスの低減および製造プロセス上の観点から２００nm以下であることが望ましい。
【００１３】
好ましくは、上記第１の可変抵抗薄膜は、単一の相からなる。
【００１４】
また、好ましくは、上記第１の可変抵抗薄膜は、複数の抵抗層を含む。
【００１５】
好ましくは、上記第１の電極および上記第２の電極のうち少なくとも１つは、Ａｇ，Ａｕ，Ｐｔ，Ｒｕ，ＲｕＯ２，Ｉｒ，またはＩｒＯ２を含む。
【００１６】
上記記憶デバイスでは、仕事関数の比較的低い材料を電極として用いているので、従来の記憶デバイスよりも低電圧動作が可能となる。
【００１７】
好ましくは、上記記憶デバイスは、メモリセルにおいて第２の可変抵抗薄膜をさらに備える。メモリセルは、上記第１の可変抵抗薄膜を含む。第２の可変抵抗薄膜は、格子歪み，電荷配列，温度変化，磁気転移のうち少なくとも１つによってバルク状態における抵抗値が変化する材料から作られる。
【００１８】
好ましくは、上記第１の可変抵抗薄膜および上記第２の可変抵抗薄膜は、第１の可変抵抗薄膜の抵抗値と第２の可変抵抗薄膜の抵抗値とが互いに逆に変化することによって所定の電圧に応じて少なくとも１ビットの情報を記憶する。
【００１９】
上記記憶デバイスは、２つの可変抵抗薄膜の抵抗値が相補的に変化するように構成されている。よって、メモリセルとしての安定な動作および製造歩留まりを大幅に向上させることができる。
【００２０】
この発明のもう１つの局面に従うと、薄膜記憶デバイスは、第１の電極と、第１の可変抵抗薄膜と、第２の電極とを備える。第１の電極は、基板の表面上に形成される。第１の可変抵抗薄膜は、スピネル構造を有し第１の電極の表面上に形成される。第２の電極は、第１の可変抵抗薄膜の表面上に形成される。
【００２１】
ペロブスカイト構造を有する材料を成膜するためには、通常、基板の温度を７００℃以上にする必要がある。一方、スピネル構造を有する材料を成膜するためには、基板の温度が約４００℃程度であればよい。さらに、ＣＭＯＳプロセスにおいて、高温による破壊等を防ぐために成膜時の温度は４５０℃以下であることが望ましい。上記記憶デバイスでは、上記可変抵抗膜がスピネル構造を有しているので、ペロブスカイト構造を有する材料よりも、低温で成膜することができる。よって、スピネル構造を有する材料と半導体プロセスとの整合性は良好である。
【００２２】
好ましくは、第１の可変抵抗薄膜は、スピネル構造を有し且つ格子歪み，電荷配列，温度変化，磁気転移のうち少なくとも１つによってバルク状態における抵抗値が変化する材料を含む。
【００２３】
格子歪み，電荷配列，温度変化，磁気転移のうち少なくとも１つによってバルク状態における抵抗値が変化する材料を薄膜化しその薄膜に電圧を印加すると、その薄膜の抵抗値が変化することがわかった。記憶デバイスは、印加された電圧に応じて薄膜の抵抗値の状態を変化させることによって、１ビットまたは多ビットの情報を記憶することができる。
【００２４】
好ましくは、上記記憶デバイスは、メモリセルにおいて第２の可変抵抗薄膜をさらに備える。メモリセルは、第１の可変抵抗薄膜を含む。第２の可変抵抗薄膜は、格子歪み，電荷配列，温度変化，磁気転移のうち少なくとも１つによってバルク状態における抵抗値が変化する材料を含む。
【００２５】
好ましくは、第１の可変抵抗薄膜および第２の可変抵抗薄膜は、第１の可変抵抗薄膜の抵抗値と第２の可変抵抗薄膜の抵抗値を互いに逆に変化することによって所定の電圧に応じて少なくとも１ビットの情報を記憶するように構成される。
【００２６】
上記記憶デバイスは、２つの可変抵抗薄膜の抵抗値が相補的に変化するように構成されているので、記憶デバイスとしての安定な動作および製造歩留まりを大幅に向上させることができる。
【発明を実施するための最良の形態】
【００２７】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００２８】
（第１の実施形態）
＜構成＞
この発明の第１の実施形態による記憶デバイスの構成を図１に示す。この記憶デバイスは、基板４上に形成された下部電極３と、下部電極３上に形成された可変抵抗薄膜２と、可変抵抗薄膜２上に形成された上部電極１とを備える。この記憶デバイスは、可変抵抗薄膜２の抵抗値の状態によって情報を記憶することができる。
【００２９】
可変抵抗薄膜２の抵抗値は、上部電極１および／または下部電極３を介して印加された電気的パルスに応じて、変化させることができる。上部電極１および下部電極３は、仕事関数の低い材料（例えば、Ｐｔ，Ｒｕ，Ｉｒ，Ａｇ，Ａｕ，ＲｕＯ２，またはＩｒＯ２）から形成されていても良い。通常、可変抵抗薄膜２は基板４を加熱して成膜されるので、下部電極３に用いられる材料は、この加熱温度においても安定することが必要である場合がある。
【００３０】
上述で示唆されるように、記憶デバイスは、不揮発性メモリとして使用されることがある。不揮発性メモリとして動作させるためには、可変抵抗薄膜２は、状態が変化した後も、その特性を維持する必要がある。発明者らは、バルク状態において以下の条件のうち少なくとも１つを満たす材料で作られた可変抵抗薄膜２を形成することによって上述の特性維持を達成できることを発見した。
１．温度変化によって抵抗値が変化する材料。
２．磁気転移によって抵抗値が変化する材料
３．格子歪みによって抵抗値が変化する材料。
４．電荷配列によって抵抗値が変化する材料。
【００３１】
上述の条件のいずれかを満たす材料に対し、発明者らは、その材料が以下の特性のうち少なくとも１つを有することが良いことを発見した。
５．アルカリ金属およびアルカリ土類金属を含まない材料。
６．スピネル構造を有する材料。
７．膜厚が２００nm以下である材料。
【００３２】
材料は上述の条件および特性に限定されないが、可変抵抗薄膜２を形成するために上述の条件のうち少なくとも１つを満たす材料を用いる理由について説明する。
【００３３】
一般的に、上述の条件のうち少なくとも１つを満たす材料に数Ｖ程度の電気的パルスを印加しても、その材料の抵抗値を変化させることは困難である。しかし、その材料を薄膜化しその材料（すなわち、薄膜）に数Ｖ程度の電気的パルスを印加すると、その薄膜の抵抗値を変化させることができる。例えば、格子歪みの一種であるヤンテラー効果によって抵抗値を変化することができる材料が薄膜化され、その薄膜に数Ｖ程度（例えば、±５Ｖ程度）の電気的パルスが印加される。
【００３４】
逆に、バルク状態において温度変化，磁気転移，格子歪み，電荷配列のいずれによっても抵抗値の異なる相へ転移しない材料を薄膜化しその材料に数Ｖ程度の電気的パルスを印加しても、その材料の抵抗値を変化させることは困難である。
【００３５】
例えば、単に結晶構造が同じでも、バルク状態のときに所定の転移温度で抵抗値の異なる相へ転移する性質を有する可変抵抗材料Ａと転移しない性質を有する材料Ｂがあるとする。可変抵抗材料Ａは、薄膜化して電気的パルスを印加することにより、その抵抗値を変化させることが可能である。一方、材料Ｂは、薄膜化して電気パルスを印加しても、その抵抗値を変化させることは困難である。
【００３６】
また、本実施形態で用いられる可変抵抗薄膜２は、半導体プロセスを用いて記憶デバイスを作成するためには、膜厚が１μm以下であることが望ましい。上記材料をバルク状態から膜厚１μm以下に薄膜化すれば、電気的パルスによって抵抗値を変化させることが十分可能である。
【００３７】
このように、バルク状態において格子歪み，電荷配列，温度変化，磁気転移のうち少なくとも１つによって抵抗値が変化する材料（抵抗値の異なる相へ転移する材料）は、その材料を薄膜化すると、電気的パルスによってその抵抗値を増加または減少させることができる。
【００３８】
上記材料が上述の特性を有する理由について、以下に検討する。
【００３９】
一般的に、高温超伝導材料やＣＭＲ材料は、アルカリ金属およびアルカリ土類金属のうち少なくとも１つを含む酸化物である。このような材料を用いて記憶デバイスを形成する場合、半導体プロセスの洗浄工程においてこの材料に含まれるアルカリ金属およびアルカリ土類金属のどちらも溶出してしまうので、記憶デバイスとしての特性が劣化する。このような特性劣化を防ぐためには、アルカリ金属およびアルカリ土類金属を含まない材料が望ましい。
【００４０】
ペロブスカイト構造を有する材料を薄膜化するためには、通常、基板の温度を７００℃以上にする必要がある。しかし、ＣＭＯＳプロセスにおいて、高温による破壊等を防ぐために成膜時の温度は４５０℃以下であることが望ましいので、従来のペロブスカイト構造を有する材料を薄膜化することができなかった。一方、スピネル構造を有する材料を成膜するためには、基板の温度が約４００℃程度であればよい。よって、スピネル構造を有する材料を用いることによって、成膜時の温度を低くすることができる。このように、スピネル構造を有する材料は、ペロブスカイト構造を有する材料よりも半導体プロセスとの整合性が良好である。
【００４１】
可変抵抗薄膜２の膜厚が厚いほど、その抵抗変化材料の抵抗値を増加／減少するために必要な電気的パルスのパルス電圧は高いものでなければならない。また、製造プロセスにおいてリソグラフィーを行うときには、可変抵抗薄膜２の膜厚が薄いほど加工し易い。よって、記憶デバイスに用いる可変抵抗薄膜２の膜厚は、電気的パルスの低減および製造プロセス上の観点から２００nm以下であることが望ましい。
【００４２】
＜材料内部に存在する相について＞
上述の条件１〜４を満たした可変抵抗薄膜２は、薄膜全体が単一の相で構成されている状態と異なる相が複数存在する状態とがある。どちらの場合でも、安定した相が存在するので、長時間安定に維持することができる。
【００４３】
材料全体が単一の相で構成されている場合、可変抵抗薄膜２では薄膜全体がほぼ同一の抵抗値を示し、電気的パルスを印加すると薄膜全体の抵抗値が変化する。
【００４４】
一方、異なる相が複数混在する場合、可変抵抗薄膜２では局所的に抵抗値の異なる相が存在しており、電気的パルスを印加するとその抵抗値は薄膜全体が変化するのではなく局所的に変化する。
【００４５】
なお、バルク状態において抵抗値が異なる相へ転移する抵抗変化材料であれば、この抵抗変化材料を薄膜化することによって抵抗値が異なる相が複数混在する可変抵抗薄膜を形成することは容易である。あるいは、バルク状態において抵抗値が異なる相へ転移する抵抗変化材料（バルク材料）を複数用意してこれらのバルク材料を同時にスパッタや蒸着等により薄膜化することにより、抵抗値の異なる相が複数混在している状態にある可変抵抗薄膜２を形成することができる。
【００４６】
＜抵抗変化材料の一例＞
次に、上記条件を満たす抵抗変化材料の一例を以下に示す。なお、以下に示す抵抗変化材料には、アルカリ土類金属およびアルカリ金属が含まれていない。
【００４７】
＜温度変化＞
バルク状態において温度変化により複数の抵抗状態を示す抵抗変化材料として、
Ｓｍ２−ＸＢｉＸＲｕ２Ｏ７，Ｅｕ２−ＸＢｉＸＲｕ２Ｏ７，Ｆｅ３０４，Ｔｌ２Ｍｎ２Ｏ７
がある。
【００４８】
＜磁気転移＞
バルク状態において磁気転移により複数の抵抗状態を示す抵抗変化材料として、
Ｓｍ２−ＸＢｉＸＲｕ２Ｏ７，Ｅｕ２−ＸＢｉＸＲｕ２Ｏ７，ＺｎＦｅ２Ｏ４，
（Ｃｏ１−ＸＺｎＸ）Ｆｅ２Ｏ４，（Ｎｉ１−ＸＺｎＸ）Ｆｅ２Ｏ４，Ｔｌ２Ｍｎ２Ｏ７
がある。
【００４９】
＜格子歪み＞
バルク状態においてヤンテラー効果により結晶構造が歪み、複数の抵抗状態を示す抵抗変化材料として、
ＣｏＦｅ２Ｏ４，ＣｏＸＭｎ３−ＸＯ４，ＮｉＣｒ２Ｏ４，ＣｕＦｅ２Ｏ４，ＣｕＣｒ２Ｏ４，
Ｃｕ０．１５Ｎｉ０．８５Ｃｒ２Ｏ４，ＭｎＭｎ２Ｏ４，ＺｎＭｎ２Ｏ４，ＺｎＶ２Ｏ４，Ｆｅ３Ｏ４，
ＰｒＮｉＯ３，ＮｄＮｉＯ３，ＳｍＮｉＯ３，ＥｕＮｉＯ３，ＬａＭｎＯ３
がある。
【００５０】
＜電荷配列＞
バルク状態において電荷配列（Charge-order）により複数の抵抗状態を示す抵抗変化材料として、
Ｆｅ３Ｏ４，ＡｌＶ２Ｏ４，ＺｎＣｒ２Ｏ４，ＺｎＧａ２Ｏ４
がある。
【００５１】
＜スピネル構造＞
以上に列挙した抵抗変化材料のうち、
ＣｏＦｅ２Ｏ４，ＣｏＸＭｎ３−ＸＯ４，（Ｃｏ１−ＸＺｎＸ）Ｆｅ２Ｏ４，
（Ｎｉ１−ＸＺｎＸ）Ｆｅ２Ｏ４，ＮｉＣｒ２Ｏ４，ＣｕＦｅ２Ｏ４，ＣｕＣｒ２Ｏ４，
Ｃｕ０．１５Ｎｉ０．８５Ｃｒ２Ｏ４，ＭｎＭｎ２Ｏ４，ＺｎＭｎ２Ｏ４，ＺｎＶ２Ｏ４，
Ｆｅ３Ｏ４，ＡｌＶ２Ｏ４，ＺｎＣｒ２Ｏ４，ＺｎＦｅ  ２Ｏ４，ＺｎＧａ２Ｏ４
は、スピネル構造を有するものである。
【００５２】
上記列挙した抵抗変化材料は薄膜化が容易である。また、図１に示した記憶デバイスは、可変抵抗薄膜２の膜厚が２００nm以下（膜によっては１００nm以下）であっても、記憶デバイスとして動作可能である。
【００５３】
さらに、可変抵抗薄膜２の膜厚が２００nm以下（膜によっては１００nm以下）である記憶デバイスの上部電極１および下部電極３に仕事関数の比較的低い材料を用いれば、従来の記憶デバイスよりも低電圧動作が可能となる。例えば、可変抵抗薄膜２として膜厚０.１μmのＮｉＣｒ２Ｏ４を用いた記憶デバイスの場合、上部電極１および下部電極３としてＰｔを用いた場合では可変抵抗薄膜２の抵抗を変化させるためには電圧±３Vの電気的パルスを印加する必要があったが、Ｐｔの代わりにＡｕを上部電極１および下部電極３として用いた場合では電圧±２.５Vの電気的パルスを印加すれば可変抵抗薄膜２の抵抗値が変化した。さらに、Ｉｒを下部電極３として用いＡｇを上部電極１として用いた場合では、電圧±２Vの電気的パルスを印加すれば可変抵抗薄膜２の抵抗値が変化した。したがって、電極材料として仕事関数の比較的小さなものを用いることにより、印加する電気的パルスの電圧を低減することができることがわかった。
【００５４】
（実施例）
次に、ヤンテラー効果によって結晶構造が歪むスピネル構造を有する抵抗変化材料を薄膜化したものを可変抵抗薄膜２として用いる場合について説明する。
【００５５】
＜ＣｏＦｅ２Ｏ４＞
図１に示した抵抗変化材料２にＣｏＦｅ２Ｏ４を用いた場合について説明する。なお、ここで用いるＣｏＦｅ２Ｏ４は、バルク状態におけるヤンテラー温度が約９０Kでありこの温度を境に結晶構造が変化する。
【００５６】
まず、基板４上に下部電極３として膜厚０.４μmのＰｔを成膜し、スパッタリングにより可変抵抗薄膜２として膜厚約０.１μmのＣｏＦｅ２Ｏ４を成膜し、上部電極１として膜厚０.４μmのＰｔを成膜した。なお、ＣｏＦｅ２Ｏ４を成膜する際の基板の温度は３００℃とした。
【００５７】
次に、上部電極１および下部電極３の間に２種類の電気的パルス（正極性パルスおよび負極性パルス）を交互に印加し、電気的パルスを１回印加するたびに可変抵抗薄膜２の抵抗値を測定した。正極性パルスは、上部電極１が下部電極３に対して電気的に正極性となる電気的パルスであり、パルス幅が１００nsであり電圧が＋３Vである。負極性パルスは、上部電極１が下部電極３に対して電気的に負極性となる電気的パルスであり、パルス幅が１００nsであり電圧が−３Vである。
【００５８】
このように正極性パルスおよび負極性パルスを交互に印加した場合における可変抵抗薄膜２の抵抗値変化を図２に示す。可変抵抗薄膜２の抵抗値は、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。なお、測定開始初期における可変抵抗薄膜２の抵抗値は一般にばらつくので、図２には電気的パルスの印加を繰り返して可変抵抗薄膜２の抵抗値変化がおおよそ一定になった状態のデータを示している。また、図２に示した可変抵抗薄膜２の抵抗値は、図２に示した抵抗値の中で最も大きい抵抗値Rmaxを用いて各々の抵抗値を規格化した値である。なお、本サンプルにおいて最も大きい抵抗値Rmaxは１２０ＭΩであった。
【００５９】
＜ＣｕＦｅ２Ｏ４＞
図１に示した可変抵抗薄膜２にＣｕＦｅ２Ｏ４を用いた場合について説明する。なお、ここで用いたＣｕＦｅ２Ｏ４は、バルク状態におけるヤンテラー温度が約６３０Kでありこの温度を境に結晶構造が変化する。
【００６０】
まず、基板４上に下部電極３として膜厚０.４μmのＲｕを成膜し、可変抵抗薄膜２として膜厚約０.２μmのＣｕＦｅ２Ｏ４を成膜し、上部電極１として膜厚０.４μmのＲｕを成膜する。なお、ＣｕＦｅ２Ｏ４を成膜する際の基板の温度は３５０℃とした。
【００６１】
次に、上部電極１および下部電極３の間に２種類の電気的パルス（正極性パルスおよび負極性パルス）を交互に印加し、電気的パルスを１回印加するたびに可変抵抗薄膜２の抵抗値を測定した。正極性パルスは、上部電極１が下部電極３に対して電気的に正極性となる電気的パルスであり、パルス幅が１００nsであり電圧が＋５Vである。負極性パルスは、上部電極１が下部電極３に対して電気的に負極性となる電気的パルスであり、パルス幅が１００nsであり電圧が−５Vである。
【００６２】
このように正極性パルスおよび負極性パルスを交互に印加した場合における可変抵抗薄膜２の抵抗値変化を図３に示す。可変抵抗薄膜２の抵抗値は、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。なお、測定開始初期における可変抵抗薄膜２の抵抗値は一般にばらつくので、図３には電気的パルスの印加を繰り返して可変抵抗薄膜２の抵抗値変化がおおよそ一定になった状態のデータを示している。また、図３に示した可変抵抗薄膜２の抵抗値は、図３に示した抵抗値の中で最も大きい抵抗値Rmaxを用いて各々の抵抗値を規格化した値である。なお、本サンプルにおいて最も大きい抵抗値Rmaxは４０ＭΩであった。
【００６３】
＜ＮｉＣｒ２Ｏ４＞
図１に示した可変抵抗薄膜２にＮｉＣｒ２Ｏ４を用いた場合について説明する。なお、ここで用いたＮｉＣｒ２Ｏ４は、バルク状態におけるヤンテラー温度が約３００Kでありこの温度を境に結晶構造が変化する。
【００６４】
まず、基板４上に下部電極３として膜厚０.４μmのＩｒＯ２を成膜し、可変抵抗薄膜２として膜厚約０.２μmのＮｉＣｒ２Ｏ４を成膜し、上部電極１として０.４μmの膜厚のＩｒＯ２を成膜する。なお、ＮｉＣｒ２Ｏ４を成膜する際の基板の温度は４００℃とした。
【００６５】
次に、上部電極１および下部電極３の間に２種類の電気的パルス（正極性パルスおよび負極性パルス）を交互に印加し、電気的パルスを１回印加するたびに可変抵抗薄膜２の抵抗値を測定した。正極性パルスは、上部電極１が下部電極３に対して電気的に正極性となる電気的パルスであり、パルス幅が１００nsであり電圧が＋４Vである。負極性パルスは、上部電極１が下部電極３に対して電気的に負極性となる電気的パルスであり、パルス幅が１００nsであり電圧が−４Vである。
【００６６】
このように正極性パルスおよび負極性パルスを交互に印加した場合における可変抵抗薄膜２の抵抗値変化を図４に示す。可変抵抗薄膜２の抵抗値は、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。なお、測定開始初期における可変抵抗薄膜２の抵抗値は一般にばらつくので、図４には電気的パルスの印加を繰り返して可変抵抗薄膜２の抵抗値変化がおおよそ一定になった状態のデータを示している。また、図４に示した可変抵抗薄膜２の抵抗値は、図４に示した抵抗値の中で最も大きい抵抗値Rmaxを用いて各々の抵抗値を規格化した値である。なお、本サンプルにおいて最も大きい抵抗値Rmaxは１２ＭΩであった。
【００６７】
図２，３，４に示したように、ヤンテラー効果により結晶構造が歪むスピネル構造を有する材料を薄膜化したものに対して電気的パルスを印加するとその抵抗値が変化することがわかった。また、上記の実験では、これらの材料がヤンテラー効果を示す転移温度（ヤンテラー温度）が室温に近いものが室温では大きな抵抗変化を示すことがわかった。
【００６８】
次に、電荷配列によって電荷分布が変化するスピネル構造を有する抵抗変化材料を薄膜化したものを図１に示した可変抵抗薄膜２として用いる場合について説明する。
【００６９】
＜ＡｌＶ２Ｏ４＞
図１に示した可変抵抗薄膜２としてＡｌＶ２Ｏ４を用いた場合について説明する。なお、ここで用いたＡｌＶ２Ｏ４は、バルク状態における電荷配列(Charge ordering)温度が約７００Kでありこの温度を境に結晶中の電荷分布が変化する。
【００７０】
まず、基板４上に下部電極３として膜厚０.４μmのＰｔを成膜し、可変抵抗薄膜２として膜厚約０.２μmのＡｌＶ２Ｏ４を成膜し、上部電極１として膜厚０.４μmのＰｔを成膜する。なお、ＡｌＶ２Ｏ４を成膜する際の基板の温度は４００℃とした。
【００７１】
次に、上部電極１および下部電極３の間に２種類の電気的パルス（正極性パルスおよび負極性パルス）を交互に印加し、電気的パルスを１回印加するたびに可変抵抗薄膜２の抵抗値を測定した。正極性パルスは、上部電極１が下部電極３に対して電気的に正極性となる電気的パルスであり、パルス幅が１００nsであり電圧が＋５Vである。負極性パルスは、上部電極１が下部電極３に対して電気的に負極性となる電気的パルスであり、パルス幅が１００nsであり電圧が−５Vである。
【００７２】
このように正極性パルスおよび負極性パルスを交互に印加した場合における可変抵抗薄膜２の抵抗値変化を図５に示す。可変抵抗薄膜２の抵抗値は、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。なお、測定開始初期における可変抵抗薄膜２の抵抗値は一般にばらつくので、図５には電気的パルスの印加を繰り返して可変抵抗薄膜２の抵抗値変化がおおよそ一定になった状態のデータを示している。また、図５に示した可変抵抗薄膜２の抵抗値は、図５に示した抵抗値の中で最も大きい抵抗値Rmaxを用いて各々の抵抗値を規格化した値である。なお、本サンプルにおいて最も大きい抵抗値Rmaxは８０ＭΩであった。
【００７３】
＜Ｆｅ３Ｏ４＞
図１に示した可変抵抗薄膜２としてＦｅ３Ｏ４を用いた場合について説明する。なお、ここで用いたＦｅ３Ｏ４は、バルク状態における電荷配列(Charge ordering)温度が約１２０Kでありこの温度を境に結晶中の電荷分布が変化する。
【００７４】
まず、基板４上に下部電極３として膜厚０.４μmのＲｕを成膜し、可変抵抗薄膜２として膜厚約０.２μmのＦｅ３Ｏ４を成膜し、上部電極１として膜厚０.４μmのＲｕを成膜する。なお、Ｆｅ３Ｏ４を成膜する際の基板の温度は３００℃とした。
【００７５】
次に、上部電極１および下部電極３の間に２種類の電気的パルス（正極性パルスおよび負極性パルス）を交互に印加し、電気的パルスを１回印加するたびに可変抵抗薄膜２の抵抗値を測定した。正極性パルスは、上部電極１が下部電極３に対して電気的に正極性となる電気的パルスであり、パルス幅が１００nsであり電圧が＋４Vである。負極性パルスは、上部電極１が下部電極３に対して電気的に負極性となる電気的パルスであり、パルス幅が１００nsであり電圧が−４Vである。
【００７６】
このように正極性パルスおよび負極性パルスを交互に印加した場合における可変抵抗薄膜２の抵抗値変化を図６に示す。可変抵抗薄膜２の抵抗値は、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。なお、測定開始初期における可変抵抗薄膜２の抵抗値は一般にばらつくので、図６には電気的パルスの印加を繰り返して可変抵抗薄膜２の抵抗値変化がおおよそ一定になった状態のデータを示している。また、図６に示した可変抵抗薄膜２の抵抗値は、図６に示した抵抗値の中で最も大きい抵抗値Rmaxを用いて各々の抵抗値を規格化した値である。なお、本サンプルにおいて最も大きい抵抗値Rmaxは６００ｋΩであった。
【００７７】
図５、図６に示したように、電荷配列(Charge ordering)により電荷分布が変化するスピネル構造を有する抵抗変化材料を薄膜化したものに対して電気的パルスを印加するとその抵抗値が変化することがわかった。
【００７８】
次に、磁気転移によって複数の抵抗変化を示す抵抗変化材料を図１に示した可変抵抗薄膜２として用いる場合について説明する。
【００７９】
＜Ｓｍ１．５Ｂｉ０．５Ｒｕ２Ｏ７＞
図１に示した可変抵抗薄膜２としてＳｍ１．５Ｂｉ０．５Ｒｕ２Ｏ７を用いた場合について説明する。なお、ここで用いたＳｍ１．５Ｂｉ０．５Ｒｕ２Ｏ７は、バルク状態における磁気転移温度が約７０Kでありこの温度を境に磁気的な相が変化する。
【００８０】
まず、基板４上に下部電極３として膜厚０.４μmのＰｔを成膜し、可変抵抗薄膜２として膜厚約０.２μmのＳｍ１．５Ｂｉ０．５Ｒｕ２Ｏ７を成膜し、上部電極１として膜厚０.４μmのＰｔを成膜する。なお、Ｓｍ１．５Ｂｉ０．５Ｒｕ２Ｏ７を成膜する際の基板の温度は４００℃とした。
【００８１】
次に、上部電極１および下部電極３の間に２種類の電気的パルス（正極性パルスおよび負極性パルス）を交互に印加し、電気的パルスを１回印加するたびに可変抵抗薄膜２の抵抗値を測定した。正極性パルスは、上部電極１が下部電極３に対して電気的に正極性となる電気的パルスであり、パルス幅が１００nsであり電圧が＋５Vである。負極性パルスは、上部電極１が下部電極３に対して電気的に負極性となる電気的パルスであり、パルス幅が１００nsであり電圧が−５Vである。
【００８２】
このように正極性パルスおよび負極性パルスを交互に印加した場合における可変抵抗薄膜２の抵抗値変化を図７に示す。可変抵抗薄膜２の抵抗値は、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。なお、測定開始初期における可変抵抗薄膜２の抵抗値は一般にばらつくので、図７には電気的パルスの印加を繰り返して可変抵抗薄膜２の抵抗値変化がおおよそ一定になった状態のデータを示している。また、図７に示した可変抵抗薄膜２の抵抗値は、図７に示した抵抗値の中で最も大きい抵抗値Rmaxを用いて各々の抵抗値を規格化した値である。なお、本サンプルにおいて最も大きい抵抗値Rmaxは３０ＭΩであった。
【００８３】
＜Ｔｌ２Ｍｎ２Ｏ７＞
図１に示した可変抵抗薄膜２としてＴｌ２Ｍｎ２Ｏ７を用いた場合について説明する。なお、ここで用いたＴｌ２Ｍｎ２Ｏ７は、バルク状態における磁気転移温度が約１４０Kでありこの温度を境に磁気的な相が変化する。
【００８４】
まず、基板４上に下部電極３として膜厚０.４μmのＰｔを成膜し、可変抵抗薄膜２として膜厚約０.１μmのＴｌ２Ｍｎ２Ｏ７を成膜し、上部電極１として膜厚０.４μmのＰｔを成膜する。なお、Ｔｌ２Ｍｎ２Ｏ７を成膜する際の基板の温度は６００℃とした。
【００８５】
次に、上部電極１および下部電極３の間に２種類の電気的パルス（正極性パルスおよび負極性パルス）を交互に印加し、電気的パルスを１回印加するたびに可変抵抗薄膜２の抵抗値を測定した。正極性パルスは、上部電極１が下部電極３に対して電気的に正極性となる電気的パルスであり、パルス幅が１００nsであり電圧が＋５Vである。負極性パルスは、上部電極１が下部電極３に対して電気的に負極性となる電気的パルスであり、パルス幅が１００nsであり電圧が−５Vである。
【００８６】
このように正極性パルスおよび負極性パルスを交互に印加した場合における可変抵抗薄膜２の抵抗値変化を図８に示す。可変抵抗薄膜２の抵抗値は、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。なお、測定開始初期における可変抵抗薄膜２の抵抗値は一般にばらつくので、図８には電気的パルスの印加を繰り返して可変抵抗薄膜２の抵抗値変化がおおよそ一定になった状態のデータを示している。また、図８に示した可変抵抗薄膜２の抵抗値は、図８に示した抵抗値の中で最も大きい抵抗値Rmaxを用いて各々の抵抗値を規格化した値である。なお、本サンプルにおいて最も大きい抵抗値Rmaxは２ＭΩであった。
【００８７】
図７、図８に示したように、温度変化により抵抗値が変化する抵抗変化材料を薄膜化したものに対して電気的パルスを印加するとその抵抗値が変化することがわかった。
【００８８】
上記の抵抗変化材料のうちスピネル構造を有するＣｏＦｅ２Ｏ４，ＮｉＣｒ２Ｏ４，ＣｕＦｅ２Ｏ４，Ｆｅ３Ｏ４，ＡｌＶ２Ｏ４，Ｃｏ０．２Ｚｎ０．８Ｆｅ２Ｏ４の場合は、薄膜を形成する際、基板の温度を３００℃以下〜室温にして形成した場合においても、抵抗の変化率は多少小さくなる場合があるものの大きな劣化はみられなかった。
【００８９】
＜効果＞
以上のように、バルク状態のときに格子歪み，電荷配列，温度変化，磁気転移のうち少なくとも１つによって抵抗値が異なる相に転移する抵抗変化材料を薄膜化したものを記憶デバイスの可変抵抗薄膜２として用いることができる。また、従来のものと比較すると、印加する電気的パルスの電圧を低減することができる。
【００９０】
また、アルカリ金属およびアルカリ土類金属を含まない抵抗変化材料を可変抵抗薄膜２として用いることにより、記憶デバイスの特性劣化を低減することができる。
【００９１】
また、スピネル構造を有する抵抗変化材料を可変抵抗薄膜２として用いることにより、ペロブスカイト構造の場合よりも低温で加工することができる。
【００９２】
また、可変抵抗薄膜２の膜厚を２００nm以下にすることにより、抵抗変化に用いられる電気的パルスの電圧をさらに低減することができる。
【００９３】
（第２の実施形態）
＜回路記号の説明＞
図１に示した記憶デバイスの回路記号を図９（ａ）のように定義する。記憶デバイス１０１は、図１に示した記憶デバイスであり、図１に示した上部電極１および下部電極３のうちいずれか一方は端子１０２と接続され、もう一方は端子１０３と接続される。端子１０３に対して端子１０２が電気的に正極性となる電気的パルス（電圧＋Ｅ１）を記憶デバイス１０１に印加した場合には、記憶デバイス１０１の抵抗値は、図９（ｂ）のように減少する。逆に、端子１０３に対して端子１０２が電気的に負極性となる電気的パルス（電圧−Ｅ１）を記憶デバイス１０１に印加した場合には、記憶デバイス１０１の抵抗値は、図９（ｂ）のように増大する。すなわち、図９（ａ）に示した記憶デバイス１０１において、矢印の向きに電流が流れるように電気的パルスを印加した場合には記憶デバイス１０１の抵抗値が減少し、矢印とは逆向きに電流が流れるように電気的パルスを印加した場合には記憶デバイス１０１の抵抗値が増大する。抵抗値の増減は、第１の実施形態で説明したように、ほぼ一定である。よって、記憶デバイス１０１における抵抗が初期値である状態を「０」とし電気的パルス印加後の抵抗値を「１」とすると、メモリセルとして利用することができる。
【００９４】
また、図１０（ａ）のように端子１０２に電気的パルスの電圧よりも振幅が小さい電圧Ｅ０（｜Ｅ０｜＜｜Ｅ１｜）の再生電圧を印加すると、記憶デバイス１０１の抵抗に応じた出力電流Ioutが端子１０３から出力される。つまり、図１０（ｂ）のように、記憶デバイス１０１の抵抗が抵抗値Raのときには電流値Ｉａを有する出力電流Ioutが出力され、記憶デバイス１０１の抵抗が抵抗値Rb（Rb＞Ra）のときには電流値Ｉｂ（Ｉｂ＜Ｉａ）を有する出力電流Ioutが出力される。このように、再生電圧の振幅が電気的パルスの振幅よりも十分小さければ可変抵抗薄膜２の抵抗値は変化しないので、記憶デバイス１０１が記憶する１ビットデータに応じた出力電流Ioutを出力することができる。よって、記憶デバイス１０１に記憶された１ビットデータ（０，１）を読み出すことができる。
【００９５】
＜全体構成＞
この発明の第２の実施形態によるメモリ回路２００の全体構成を図１１に示す。この回路２００は、電気的パルスの印加による記憶デバイスの抵抗値変化を利用して記憶デバイスに１ビットデータを記憶する。この装置は、メモリアレイ２０１と、アドレスバッファ２０２と、行デコーダ２０３と、ワード線ドライバ２０４と、列デコーダ２０５と、書き込み／読み出し部２０６とを備える。メモリアレイ２０１には、マトリックス状に配置されたメモリセルＭＣ１１１，ＭＣ１１２，ＭＣ１２１，ＭＣ１２２と、トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２と、ワード線Ｗ１，Ｗ２，ビット線Ｂ１，Ｂ２，およびプレート線Ｐ１，Ｐ２とが設けられている。メモリセルＭＣ１１１，ＭＣ１１２，ＭＣ１２１，ＭＣ１２２の各々は、図９（ａ）に示した構成であり、印加された電気的パルスに応じて自己に含む記憶デバイス１０１の抵抗値を増加／減少することにより１ビットデータを記憶する。トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２の各々は、ゲートに電圧が印加されると導通する。アドレスバッファ２０２は、外部からのアドレス信号ＡＤＤＲＥＳＳを入力し、行アドレス信号ＲＯＷを行デコーダ２０３に出力するとともに列アドレス信号ＣＯＬＵＭＮを列デコーダ２０５に出力する。行デコーダ２０３は、アドレスバッファ２０２からの行アドレス信号ＲＯＷに応じてワード線Ｗ１，Ｗ２のうちいずれか１つを選択する。ワード線ドライバ２０４は、行デコーダ２０３によって選択されたワード線を活性化する。列デコーダ２０５は、アドレスバッファ２０２からの列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１，Ｂ２のうちいずれか１つを選択するとともにプレート線Ｐ１，Ｐ２のうちいずれか１つを選択する。書き込み／読み出し部２０６は、記憶モードと再生モードを有しており、記憶モード時には外部より入力された１ビットデータDinに応じた電気的パルスを列デコーダ２０５によって選択されたビット線に印加するとともに列デコーダ２０５によって選択されたプレート線の電位をグランドに落とし、再生モード時には列デコーダ２０５によって選択されたビット線に再生電圧を印加するとともに列デコーダ２０５によって選択されたプレート線からの出力電流Ioutを１ビットデータDoutとして出力する。
【００９６】
なお、メモリセルＭＣ１１１のアドレスを「１１」とし、メモリセルＭＣ１１２のアドレスを「１２」とし、メモリセルＭＣ１２１のアドレスを「２１」とし、メモリセルＭＣ１２２のアドレスを「２２」とする。また、アドレスのうち前の数値は「行アドレス」を示し、後ろの数値は「列アドレス」を示している。
【００９７】
＜メモリアレイの内部構成＞
次に、図１１に示したメモリアレイ２０１の内部における各回路の接続関係について説明する。
【００９８】
メモリセルＭＣ１１１において、端子１０２にはトランジスタＴ１１のドレインが接続されており、端子１０３にはプレート線Ｐ１が接続されている。また、トランジスタＴ１１のソースにはビット線Ｂ１が接続されており、ゲートにはワード線Ｗ１が接続されている。
【００９９】
メモリセルＭＣ１１２において、端子１０２にはトランジスタＴ１２のドレインが接続されており、端子１０３にはプレート線Ｐ１が接続されている。また、トランジスタＴ１２のソースにはビット線Ｂ１が接続されており、ゲートにはワード線Ｗ２が接続されている。
【０１００】
メモリセルＭＣ１２１において、端子１０２にはトランジスタＴ２１のドレインが接続されており、端子１０３にはプレート線Ｐ２が接続されている。また、トランジスタＴ２１のソースにはビット線Ｂ２が接続されており、ゲートにはワード線Ｗ１が接続されている。
【０１０１】
メモリセルＭＣ１２２において、端子１０２にはトランジスタＴ２２のドレインが接続されており、端子１０３にはプレート線Ｐ２が接続されている。また、トランジスタＴ２２のソースにはビット線Ｂ２が接続されており、ゲートにはワード線Ｗ２が接続されている。
【０１０２】
＜動作＞
次に、図１１に示したメモリ回路２００による動作について説明する。なお、メモリセルＭＣ１１１，ＭＣ１１２，ＭＣ１２１，ＭＣ１２２の各々に含まれる記憶デバイス１０１の抵抗は抵抗値Rbに初期化されているものとする。
【０１０３】
〔選択動作〕
まず、メモリ回路２００では、外部から入力されたアドレス信号ＡＤＤＲＥＳＳに応じたメモリセルを選択する選択動作が行われる。
【０１０４】
アドレスバッファ２０２にメモリセルＭＣ１１１のアドレス（＝「１１」）を示すアドレス信号ＡＤＤＲＥＳＳが入力されたとする。アドレスバッファ２０２は、入力されたアドレス信号ＡＤＤＲＥＳＳに応じて、列デコーダ２０３に行アドレス「１」を示す行アドレス信号ＲＯＷを出力するとともに列デコーダ２０５に列アドレス「１」を示す列アドレス信号ＣＯＬＵＭＮを出力する。以下、図１２を参照しつつ説明する。
【０１０５】
次に、行デコーダ２０３は、アドレスバッファ２０２によって出力された行アドレス信号ＲＯＷに応じて、ワード線Ｗ１を選択する。
【０１０６】
ワード線ドライバ２０４は、行デコーダ２０３によって選択されたワード線Ｗ１に対して電圧を印加（活性化）する。
【０１０７】
トランジスタＴ１１，Ｔ２１のゲートにワード線Ｗ１を介して電圧が印加されるので、トランジスタＴ１１，Ｔ２１の各々は導通する。
【０１０８】
一方、列デコーダ２０５は、アドレスバッファ２０２によって出力された列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１とプレート線Ｐ１とを選択する。
【０１０９】
書き込み／読み出し部２０６は、動作モードに応じて、列デコーダ２０５によって選択されたビット線Ｂ１およびプレート線Ｐ１の各々に所定の電圧を印加する。
【０１１０】
〔記憶モード〕
記憶モードのとき、書き込み／読み出し部２０６は、列デコーダ２０５によって選択されたプレート線Ｐ１の電位をグランドに落とす。
【０１１１】
次に、書き込み／読み出し部２０６には外部からメモリセルに記憶すべき１ビットデータDinが入力される。ここで、１ビットデータDinが「１」であるとする。
【０１１２】
次に、書き込み／読み出し部２０６は、外部から入力された１ビットデータDinに応じた電気的パルスを列デコーダ２０５によって選択されたビット線Ｂ１に印加する。１ビットデータDinが「１」であるので、ビット線Ｂ１に印加される電気的パルスはパルス幅が１００nsであり電圧が−４Vである負極性パルスであるとする。
【０１１３】
次に、ビット線Ｂ１に印加された負極性パルスは、トランジスタＴ１１を介してメモリセルＭＣ１１１に含まれる記憶デバイス１０１に印加される。これにより、メモリセルＭＣ１１１に含まれる記憶デバイス１０１の抵抗は、抵抗値Rb（初期値）よりも低い抵抗値Raに変化する。
【０１１４】
また、１ビットデータＤ１が「０」である場合、書き込み／読み出し部２０６がビット線Ｂ１に電気的パルスを印加しないとすると、メモリセルＭＣ１１１に含まれる記憶デバイス１０１の抵抗値は、抵抗値Rbのままである。
【０１１５】
ここで、記憶デバイス１０１の抵抗が抵抗値Rb（初期値）である状態を「０」とし記憶デバイス１０１の抵抗が抵抗値Raである状態を「１」とすれば、メモリセルＭＣ１１１に１ビットデータDmが記憶されたことになる。
【０１１６】
このように、メモリセルＭＣ１１１に１ビットデータDinが書き込まれ、メモリセルＭＣ１１１は、自己に含む記憶デバイス１０１における抵抗値の状態に応じた１ビットデータDmを記憶する。
【０１１７】
〔再生モード〕
一方、再生モードのとき、書き込み／読み出し部２０６は、列デコーダ２０５によって選択されたビット線Ｂ１に再生電圧を印加する。なお、メモリセルＭＣ１１１は、「１」である１ビットデータDmを記憶しているものとする。つまり、メモリセルＭＣ１１１に含まれる記憶デバイス１０１の抵抗は、抵抗値Raである。なお、再生電圧は、記憶モード時に印加する電気的パルスよりも小さく、例えば＋２Vである。
【０１１８】
次に、ビット線Ｂ１に印加された再生電圧がトランジスタＴ１１を介してメモリセルＭＣ１１１に含まれる記憶デバイス１０１に印加される。メモリセルＭＣ１１１では、再生電圧は記憶デバイス１０１における電圧降下によって電流値Ｉａを有する出力電流Ioutになる。メモリセルＭＣ１１１から出力される出力電流Ioutは、プレート線Ｐ１に印加される。
【０１１９】
次に、書き込み／読み出し部２０６は、プレート線Ｐ１に出力された出力電流Ioutを１ビットデータDoutとして外部に出力する。ここで、電流値Ｉａを「１」とすると、書き込み／読み出し部２０６は「１」である１ビットデータDoutを出力する。
【０１２０】
また、「０」である１ビットデータDmをメモリセルＭＣ１１１が記憶している場合、メモリセルＭＣ１１１に含まれる記憶デバイス１０１の抵抗は、抵抗値Raよりも高い抵抗値Rbである。よって、書き込み／読み出し部２０６によってビット線Ｂ１に再生電圧が印加されると、書き込み／読み出し部２０６は、メモリセルＭＣ１１１から出力される電流値Ｉｂ（Ｉｂ＜Ｉａ）を有する出力電流Ioutを１ビットデータDoutとして出力する。ここで、電流値Ｉｂを「０」とすると、書き込み／読み出し部２０６は「０」である１ビットデータDoutを出力する。
【０１２１】
このように、メモリセルに記憶された１ビットデータDmに応じた電流値を有する出力電流Ioutが出力される。
【０１２２】
＜形成時の問題点＞
このような不揮発性記憶デバイスを形成する半導体製造プロセスでは、Siウェハー上に抵抗変化材料の薄膜を形成したのちに洗浄工程を経る。この洗浄工程の際に、抵抗変化材料の薄膜から特定の元素が溶出することによってデバイス特性が劣化する場合がある。このような元素は、たとえばアルカリ土類金属やアルカリ金属である。従来用いられているペロブスカイトＣＭＲ材料であるＰｒ１−ＸＣａＸＭｎＯ３(PCMO)の場合はＣａが溶出することによってデバイス特性が劣化するが、本実施形態で用いたＮｉＣｒ２Ｏ４にはアルカリ金属およびアルカリ土類金属が含まれないのでデバイス特性の劣化が極めて少ない。
【０１２３】
＜電極に適した材料＞
なお、記憶デバイス１０１に含まれる上部電極１および下部電極３の材料として上記のＰｔ、ＲｕＯ２、ＩｒＯ２の代わりに、Ａｇ，Ａｕ，Ｉｒを用いることも可能である。しかし、通常、基板４の温度を加熱して可変抵抗薄膜２を成膜するので下部電極はこの加熱温度で安定なものを用いる必要があるので、Ａｇは仕事関数が低く電極材料としては好ましいが上部電極１のみとして使用が可能となる。
【０１２４】
可変抵抗薄膜２として膜厚０.１μmのＮｉＣｒ２Ｏ４を用いた記憶デバイスの場合、上部電極１および下部電極としてＰｔを用いた場合では可変抵抗薄膜２の抵抗を変化させるためには電圧±３Vの電気的パルスを印加する必要があったが、Ｐｔの代わりにＡｕを上部電極１および下部電極３として用いた場合では電圧±２.５Vの電気的パルスを印加すれば可変抵抗薄膜２の抵抗値が変化した。さらに、Ｉｒを下部電極３として用いＡｇを上部電極１として用いた場合では、電圧±２Vの電気的パルスを印加すれば可変抵抗薄膜２の抵抗値が変化した。したがって、電極材料として仕事関数の小さなものを用いることにより、印加する電気的パルスの電圧を低減することができることがわかった。
【０１２５】
＜効果＞
以上のように、記憶デバイスの抵抗変化を利用して情報を記憶することができる。この記憶回路は、フラッシュメモリや強誘電体メモリのような従来のメモリに比べて、情報を書き込む速度が速く、かつ、多くの情報を記憶することができる。
【０１２６】
なお、図１１では、メモリセルが４つしか存在しないがこれに限らず、５つ以上のメモリセルをマトリックス状に配置することも可能である。
【０１２７】
なお、本実施形態では1ビットデータを高抵抗状態と低抵抗状態の２個の状態として保持することによりメモリセルとして動作させているが、電気的パルスの幅および振幅を変えることにより、４個もしくはそれ以上の抵抗状態を２ビットもしくは３ビット以上の情報として記憶させる不揮発性記憶デバイスとして動作させることが可能である。
【０１２８】
（第３の実施形態）
＜メモリセルの構成＞
この発明の第３の実施形態によるメモリ回路に用いられるメモリセルの構成を図１３（ａ）に示す。このメモリセルでは、端子１０４ａ，１０４ｂの間に２つの記憶デバイス１０１ａ，１０１ｂが設けられている。記憶デバイス１０１ａは、記憶デバイス１０１と同様の構成であり、端子１０４ａ、１０５の間に設けられる。記憶デバイス１０１ｂは、記憶デバイス１０１と同様の構成であり、端子１０５，１０４ｂの間に設けられる。なお、記憶デバイス１０１ａ，１０１ｂの各々は抵抗値が初期化されており、記憶デバイス１０１ａの抵抗は抵抗値Rbであり、記憶デバイス１０１ｂの抵抗は抵抗値Ra（Ra＜Rb）である。図１３（ａ）のように、端子１０４ａ，１０４ｂの電位をグランドに落とし端子１０５に電気的パルス（正極性パルス：電圧＋Ｅ１）を印加すると、図１３（ｂ）のように記憶デバイス１０１ａの抵抗は抵抗値Rbから抵抗値Raに減少し、記憶デバイス１０１ｂの抵抗は抵抗値Raから抵抗値Rbに増加する。記憶デバイス１０１ａ，１０１ｂにおける抵抗値の増減は、第１の実施形態で説明したように、ほぼ一定である。よって、記憶デバイス１０１における抵抗が初期値（抵抗値Rb）である状態を「０」とし電気的パルス印加後の抵抗値を「１」とすると、メモリセルとして利用することができる。
【０１２９】
また、図１４（ａ）のように端子１０４ｂの電位をグランドに落とし端子１０４ａに電気的パルスの電圧よりも振幅が小さい電圧Ｅ０（｜Ｅ０｜＜｜Ｅ１｜）の再生電圧を印加すると、記憶デバイス１０１ａ，１０１ｂにおける抵抗値の比に応じた出力電圧Voutが端子１０５から出力される。つまり、図１４（ｂ）のように、記憶デバイス１０１ａの抵抗が抵抗値Raのときには電圧Ｖａを有する出力電圧Voutが出力され、記憶デバイス１０１ａの抵抗が抵抗値Rb（Rb＞Ra）のときには電圧Ｖｂ（Ｖｂ＜Ｖａ）を有する出力電圧Voutが出力される。このように、再生電圧の振幅が電気的パルスの振幅よりも十分小さければ可変抵抗薄膜２の抵抗値は変化しないので、メモリセルが記憶する１ビットデータに応じた出力電圧Voutを出力することができる。よって、メモリセルに記憶された１ビットデータ（０，１）を読み出すことができる。
【０１３０】
＜構成＞
この発明の第３の実施形態によるメモリ回路３００の構成を図１５に示す。このメモリ回路３００は、図１１に示したメモリアレイ２０１，列デコーダ２０５，および書き込み／読み出し部２０６に代えて、列デコーダ２１５，メモリアレイ２１１，および書き込み／読み出し部２１６を備える。その他の構成は図１１と同様である。
【０１３１】
＜メモリアレイの内部構成＞
図１５に示したメモリアレイ２１１は、図１１に示したメモリセルＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２およびプレート線Ｐ１，Ｐ２に代えて、メモリセルＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２および第１プレート線Ｐ１ａ，Ｐ２ａ，第２プレート線Ｐ１ｂ，Ｐ２ｂを含む。その他の構成は図１１と同様である。メモリセルＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２の各々は、図１３（ａ）に示した構成であり、印加された電気的パルスに応じて自己に含む記憶デバイス１０１ａ，１０１ｂの抵抗値を増加／減少することにより１ビットデータを記憶する。
【０１３２】
メモリセルＭＣ２１１において、端子１０５はトランジスタＴ１１のドレインに接続され、端子１０４ａは第１プレート線Ｐ１ａに接続され、端子１０４ｂは第２プレート線Ｐ１ｂに接続される。トランジスタＴ１１のソースはビット線Ｂ１に接続され、ゲートはワード線Ｗ１に接続される。
【０１３３】
メモリセルＭＣ２１２において、端子１０５はトランジスタＴ１２のドレインに接続され、端子１０４ａは第１プレート線Ｐ１ａに接続され、端子１０４ｂは第２プレート線Ｐ１ｂに接続される。トランジスタＴ１２のソースはビット線Ｂ１に接続され、ゲートはワード線Ｗ２に接続される。
【０１３４】
メモリセルＭＣ２２１において、端子１０５はトランジスタＴ２１のドレインに接続され、端子１０４ａは第１プレート線Ｐ２ａに接続され、端子１０４ｂは第２プレート線Ｐ２ｂに接続される。トランジスタＴ１１のソースはビット線Ｂ２に接続され、ゲートはワード線Ｗ１に接続される。
【０１３５】
メモリセルＭＣ２２２において、端子１０５はトランジスタＴ２２のドレインに接続され、端子１０４ａは第１プレート線Ｐ２ａに接続され、端子１０４ｂは第２プレート線Ｐ２ｂに接続される。トランジスタＴ１１のソースはビット線Ｂ２に接続され、ゲートはワード線Ｗ２に接続される。
【０１３６】
なお、メモリセルＭＣ２１１のアドレスを「１１」とし、メモリセルＭＣ２１２のアドレスを「１２」とし、メモリセルＭＣ２２１のアドレスを「２１」とし、メモリセルＭＣ２２２のアドレスを「２２」とする。また、アドレスのうち前の数値は「行アドレス」を示し、後ろの数値は「列アドレス」を示している。
【０１３７】
＜列デコーダ，書き込み／読み出し部＞
列デコーダ２１５は、アドレスバッファ２０２によって出力された列アドレス信号に応じてビット線Ｂ１，Ｂ２のうちいずれか１つを選択するとともに第１プレート線Ｐ１ａ，Ｐ２ａのうちいずれか１つを選択するとともに第２プレート線Ｐ１ｂ，Ｐ２ｂのうちいずれか１つを選択する。
【０１３８】
書き込み／読み出し部２１６は、記憶モードと再生モードとを有しており、記憶モード時には外部からの１ビットデータDinに応じて列デコーダ２１５によって選択されたビット線に電気的パルスを印加するとともに列デコーダ２１５によって選択された第１プレート線および第２プレート線の電位をグランドに落とし、再生モード時には列デコーダ２１５によって選択された第１プレート線の電位をグランド状態にするとともに列デコーダによって選択された第２プレート線に再生電圧を印加し、列デコーダ２１５によって選択されたビット線からの出力電圧を１ビットデータDoutとして外部に出力する。
【０１３９】
＜動作＞
図１５に示したメモリ回路３００による動作について説明する。なお、メモリセルＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２の各々において、記憶デバイス１０１ａの抵抗は抵抗値Rbに初期化されており、記憶デバイス１０１ｂの抵抗は抵抗値Ra（Ra＜Rb）に初期化されているものとする。
【０１４０】
〔選択動作〕
メモリ回路３００では、メモリ回路２００と同様に、選択動作が行われる。ここで、メモリセルＭＣ２１１が選択されたとする。つまり、列デコーダ２１５はビット線Ｂ１，第１プレート線Ｐ１ａ，および第２プレート線Ｐ１ｂを選択し、行デコーダ２０３はワード線Ｗ１を選択する。以下、図１６を参照しつつ説明する。
【０１４１】
〔記憶モード〕
記憶モードのとき、書き込み／読み出し部２１６は、列デコーダ２１５によって選択された第１プレート線Ｐ１ａ，第２プレート線Ｐ１ｂの各々の電位をグランド状態にする。
【０１４２】
次に、書き込み／読み出し部２１６には外部からメモリセルに記憶すべき１ビットデータDinが入力される。ここで、１ビットデータDinが「１」であるとする。
【０１４３】
次に、書き込み／読み出し部２１６は、外部から入力された１ビットデータDinに応じた電気的パルスを列デコーダ２１５によって選択されたビット線Ｂ１に印加する。１ビットデータDinが「１」であるので、ビット線Ｂ１に印加される電気的パルスはパルス幅が１００nsであり電圧が−４Vである負極性パルスであるとする。
【０１４４】
次に、ビット線Ｂ１に印加された負極性パルスは、トランジスタＴ１１を介してメモリセルＭＣ２１１に含まれる端子１０５に印加される。これにより、メモリセルＭＣ２１１に含まれる記憶デバイス１０１ａの抵抗は抵抗値Rb（初期値）よりも低い抵抗値Raに変化し、記憶デバイス１０１ｂの抵抗は抵抗値Ra（初期値）よりも高い抵抗値Rbに変化する。
【０１４５】
また、１ビットデータＤinが「０」である場合、書き込み／読み出し部２１６がビット線Ｂ１に電気的パルスを印加しないとすると、メモリセルＭＣ２１１に含まれる記憶デバイス１０１ａ，１０１ｂの抵抗値は、それぞれ抵抗値Rb，Raのままである。
【０１４６】
ここで、記憶デバイス１０１ａの抵抗が抵抗値Rb（初期値）である状態を「０」とし記憶デバイス１０１ａの抵抗が抵抗値Raである状態を「１」とすれば、メモリセルＭＣ２１１に１ビットデータDmが記憶されたことになる。
【０１４７】
このように、メモリセルＭＣ２１１に１ビットデータDinが書き込まれ、メモリセルＭＣ２１１は、自己に含む記憶デバイス１０１ａ，１０１ｂにおける抵抗値の状態に応じた１ビットデータDmを記憶する。
【０１４８】
〔再生モード〕
一方、再生モードのとき、書き込み／読み出し部２１６は、列デコーダ２１５によって選択された第２プレート線Ｐ１ｂの電位をグランド状態にするとともに第１プレート線Ｐ１ａに再生電圧を印加する。なお、メモリセルＭＣ２１１は、「１」である１ビットデータDmを記憶しているものとする。つまり、メモリセルＭＣ２１１に含まれる記憶デバイス１０１ａの抵抗が抵抗値Raであり記憶デバイス１０１ｂの抵抗が抵抗値Rbであるとする。なお、再生電圧は、記憶モード時に印加する電気的パルスよりも小さく、例えば＋２Vである。
【０１４９】
次に、第１プレート線Ｐ１ａに印加された再生電圧がトランジスタＴ１１を介してメモリセルＭＣ２１１に含まれる端子１０５に印加される。メモリセルＭＣ２１１では、再生電圧は記憶デバイス１０１ａ，１０１ｂにおける抵抗値の比に応じた電圧Ｖａを有する出力電圧Voutになる。メモリセルＭＣ２１１から出力される出力電圧Voutは、ビット線Ｂ１に印加される。
【０１５０】
次に、書き込み／読み出し部２１６は、ビット線Ｂ１に出力された出力電圧Voutを１ビットデータDoutとして外部に出力する。ここで、電圧Ｖａを「１」とすると、書き込み／読み出し部２１６は「１」である１ビットデータDoutを出力する。
【０１５１】
また、「０」である１ビットデータDmをメモリセルＭＣ２１１が記憶している場合、メモリセルＭＣ２１１に含まれる記憶デバイス１０１ａの抵抗は抵抗値Raよりも高い抵抗値Rbであり、記憶デバイス１０１ｂの抵抗は抵抗値Rbよりも低い抵抗値Raである。よって、書き込み／読み出し部２１６によって第１プレート線Ｐ１ａに再生電圧が印加されると、書き込み／読み出し部２１６は、メモリセルＭＣ２１１から出力される電圧Ｖｂ（Ｖｂ＜Ｖａ）を有する出力電圧Voutを１ビットデータDoutとして出力する。ここで、電圧Ｖａを「０」とすると、書き込み／読み出し部２０６は「０」である１ビットデータDoutを出力する。
【０１５２】
このように、記憶デバイス１０１の抵抗値に応じて再生電圧が電圧降下するので、メモリセルに記憶された１ビットデータDmに応じた電圧を有する出力電圧Voutが出力される。
【０１５３】
＜相補的な抵抗変化による効果＞
一般に、記憶デバイスの特性は、異なるメモリアレイの間および同一メモリアレイ内に存在する記憶デバイス間でばらつく。このばらつきにより、各々の記憶デバイスの抵抗値変化が一定にならず、ある記憶デバイスでは抵抗値の上限が所望する抵抗値よりも高くなりまたある記憶デバイスでは抵抗の下限が所望する抵抗値よりも低くなることがある。
【０１５４】
しかしながら、本実施形態の回路構成では、記憶デバイス１０１ａおよび記憶デバイス１０１ｂの各々の抵抗値が相補的に変化するので、記憶デバイス１０１ａ，１０１ｂの抵抗値の比に応じた出力電圧Voutはほぼ同一の値を示す。これにより、記憶デバイスの抵抗値が場所によりばらついても、異なる記録状態を分解能よく再生できることがわかった。
【０１５５】
＜効果＞
このように２つの記憶デバイス１０１ａ，１０１ｂを直列に接続して相補的に変化させる構成により、メモリ素子としての安定な動作および製造歩留まりを大幅に向上させることができる。
【０１５６】
また、記憶デバイス１０１ａ，１０１ｂに印加される電気的パルスの振幅が小さいほど記憶デバイス１０１ａ，１０１ｂにおける抵抗変化率が低くなるが、出力電圧Voutはほぼ同一の値を示す。よって、第２の実施形態と比較すると、書き込み時に印加する電気的パルスの電圧を小さくすることができる。
【０１５７】
なお、図１５では、メモリセルが４つしか存在しないがこれに限らず、５つ以上のメモリセルをマトリックス状に配置することも可能である。
【０１５８】
なお、本実施形態では１ビットデータを高抵抗状態と低抵抗状態の２個の状態として保持することによりメモリセルとして動作させているが、電気的パルスの幅および振幅を変えることにより、4個もしくはそれ以上の抵抗状態を２ビットもしくは３ビット以上の情報として記憶させる不揮発性記憶デバイスとして動作させることが可能である。
【０１５９】
（第４の実施形態）
＜構成＞
この発明の第４の実施形態による半導体集積回路（Embedded-RAM）４００の構成を図１７に示す。この回路４００は、図１１に示したメモリ回路２００をデータＲＡＭとして使用するものであり、メモリ回路２００と、論理回路４０１を備える。論理回路４０１は、所望するメモリのアドレスを示したアドレス信号ＡＤＤＲＥＳＳをメモリ回路２００に含まれるアドレスバッファ２０２に出力することによってデータを書き込む／読み出すメモリセルを選択する。また、論理回路４０１は、書き込み／読み出し部２０６の動作モードを制御することによって、選択したメモリセルに１ビットデータDinを書き込み、または、選択したメモリセルに書き込まれている１ビットデータDmを読み出す。
【０１６０】
＜動作＞
図１７に示した半導体集積回路（Embedded-RAM）４００による動作について説明する。
【０１６１】
メモリ回路２００に１ビットデータDinを書き込む場合、論理回路４０１は、メモリ回路２００に含まれる書き込み／読み出し部２０６の動作モードを記憶モードにする。
【０１６２】
次に、論理回路４０１は、１ビットデータDinを記憶すべきメモリセルのアドレスを示すアドレス信号ＡＤＤＲＥＳＳをメモリ回路２００に含まれるアドレスバッファ２０２に出力する。
【０１６３】
次に、論理回路４０１は、書き込むべき１ビットデータDinをメモリ回路２００に含まれる書き込み／読み出し部２０６に出力する。
【０１６４】
次に、メモリ回路２００において第２の実施形態と同様の動作が行われ、論理回路４０１が出力した１ビットデータDinがメモリ回路２００に含まれるメモリセルに書き込まれる。
【０１６５】
一方、メモリ回路２００のメモリセルに書き込まれた１ビットデータDmを読み出す場合、論理回路４０１は、メモリ回路２００に含まれる書き込み／読み出し部２０６の動作モードを再生モードにする。
【０１６６】
次に、論理回路４０１は、１ビットデータを読み出したいメモリセルのアドレスを示すアドレス信号ＡＤＤＲＥＳＳをメモリ回路２００に含まれるアドレスバッファ２０２に出力する。
【０１６７】
次に、メモリ回路２００において第２の実施形態と同様の動作が行われ、選択したメモリセルが記憶する１ビットデータDmに応じた出力電流Ioutが書き込み／読み出し部２０６に入力され、書き込み／読み出し部２０６は、出力電流Ioutを１ビットデータDoutとして論理回路４０１に出力する。
【０１６８】
＜効果＞
以上のように、記憶デバイスに大量の情報を高速に記憶することが可能となる。
【０１６９】
なお、メモリ回路２００に代えて図１５に示したメモリ回路３００を用いても同様の効果を得ることができる。
【０１７０】
（第５の実施形態）
＜構成＞
この発明の第５の実施形態による半導体集積回路（reconfigurable ＬＳＩ）５００の構成を図１８に示す。この回路５００は、図１１に示したメモリ回路２００をプログラムＲＯＭとして使用するものであり、メモリ回路２００と、プロセッサ５０１と、インターフェイス５０２を備える。メモリ回路２００は、プロセッサ５０１の動作に必要なプログラムを記憶する。プロセッサ５０１は、メモリ回路２００およびインターフェイス５０２を制御するとともに、メモリ回路２００に記憶されているプログラムPmを読み出しこれに応じた処理を行う。インターフェイス５０２は、外部から入力されたプログラムPinを記憶回路２００に出力する。
【０１７１】
＜動作＞
図１８に示した半導体集積回路（reconfigurable ＬＳＩ）５００による動作について説明する。
【０１７２】
メモリ回路２００に外部からのプログラムPinを書き込む場合、プロセッサ５０１は、メモリ回路２００に含まれる書き込み／読み出し部２０６の動作モードを記憶モードにするとともにプログラムPinを書き込むべきメモリセルのアドレスを示すアドレス信号ＡＤＤＲＥＳＳをメモリ回路２００に含まれるアドレスバッファ２０２に出力する。
【０１７３】
次に、インターフェイス５０２は、外部から入力されたプログラムPinを入力し、入力したプログラムPinをメモリ回路２００に含まれる書き込み／読み出し部２０６に出力する。
【０１７４】
次に、メモリ回路２００において第２の実施形態と同様の動作が行われ、インターフェイス５０２からのプログラムPinがメモリセルに書き込まれる。
【０１７５】
一方、メモリ回路２００に書き込まれたプログラムPmを読み出す場合、プロセッサ５０１は、メモリ回路２００に含まれる書き込み／読み出し部２０６の動作モードを再生モードにするとともにプログラムPmを読み出したいメモリセルのアドレスを示すアドレス信号ＡＤＤＲＥＳＳをメモリ回路２００に含まれるアドレスバッファ２０２に出力する。
【０１７６】
次に、メモリ回路２００において第２の実施形態と同様の動作が行われ、選択したメモリセルが記憶しているプログラムPmに応じた出力電流Ioutが書き込み／読み出し部２０６に入力される。書き込み／読み出し部２０６は、入力した出力電流IoutをプログラムPoutとしてプロセッサ５０１に出力する。
【０１７７】
プロセッサ５０１は、入力したプログラムPoutに基づいて動作を行う。
【０１７８】
メモリ回路２００は書き換え可能な不揮発性メモリであるため、記憶するプログラムの内容を書き換えることが可能である。これにより、プロセッサ５０１において実現される機能を代えることができる。また、複数のプログラムをメモリ回路２００に記憶しておき、読み出すプログラムに応じてプロセッサ５０１で実現される機能を代えることもできる。
【０１７９】
＜効果＞
以上のように、１つのＬＳＩで異なる機能を実現することが可能（いわゆるre-configurable）となる。
【０１８０】
なお、メモリ回路２００に代えて図１５に示したメモリ回路３００を用いても同様の効果を得ることができる。
【産業上の利用可能性】
【０１８１】
本発明の記憶デバイスは、情報を書き込む速度が速くかつ多くの情報を記憶することができる不揮発性メモリ等として有用である。
【図面の簡単な説明】
【０１８２】
【図１】図１は、この発明の第１の実施形態による記憶デバイスの典型的な構成を示す図である。
【図２】図２は、膜厚０．１μmに薄膜化されたＣｏＦｅ２Ｏ４の特性を示す図である。
【図３】図３は、膜厚０．２μmに薄膜化されたＣｕＦｅ２Ｏ４の特性を示す図である。
【図４】図４は、薄膜化されたＮｉＣｒ２Ｏ４の特性を示す図である。
【図５】図５は、薄膜化されたＡｌＶ２Ｏ４の特性を示す図である。
【図６】図６は、薄膜化されたＦｅ３Ｏ４の特性を示す図である。
【図７】図７は、薄膜化されたＳｍ１．５Ｂｉ０．５Ｒｕ２Ｏ７の特性を示す図である。
【図８】図８は、薄膜化されたＴｌ２Ｍｎ２Ｏ７の特性を示す図である。
【図９】図９は、この発明の第２の実施形態に用いられるメモリセルを示す図である。
【図１０】図１０は、この発明の第２の実施形態に用いられるメモリセルを示す図である。
【図１１】図１１は、この発明の第２の実施形態によるメモリ回路の典型的な構成を示すブロック図である。
【図１２】図１２は、図１１に示したメモリアレイの拡大図である。
【図１３】図１３Ａは、記録モードにおいてこの発明の第３の実施形態に用いられる電気的パルスおよびメモリセルの構成を示す図である。図１３Ｂは、記録モードにおいてこの発明の第３の実施形態における記憶デバイスの抵抗変化を示す図である。
【図１４】図１４Ａは、再生モードにおいてこの発明の第３の実施形態に用いられる電気的パルスおよびメモリセルの構成を示す図である。図１４Ｂは、再生モードにおいてこの発明の第３の実施形態における記憶デバイスの出力電圧を示す図である。
【図１５】図１５は、この発明の第３の実施形態によるメモリ回路の典型的な構成を示すブロック図である。
【図１６】図１６は、図１５に示したメモリアレイの拡大図である。
【図１７】図１７は、この発明の第４の実施形態によるEmbedded-RAMの典型的な構成を示すブロック図である。
【図１８】図１８は、この発明の第５の実施形態によるシステムＬＳＩの典型的な構成を示すブロック図である。
【図１】
2007533118.tif 000003
【図２】
2007533118.tif 000004
【図３】
2007533118.tif 000005
【図４】
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【図５】
2007533118.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
2007533118.tif 000021
2007533118.tif 000022
2007533118.tif 000023