(57)【要約】  少なくとも一つのマイクロプロセッサチップ又はマルチプロセッサマイクロコントローラ（１）と少なくとも一つの別のモジュール（２）との間で、誤り信号が一つ以上の誤り信号の形で伝送される、集積回路（１６）の妨害耐性を改善する方法であって、その伝送に関して、このマイクロプロセッサ又はこれらのマイクロプロセッサのクロック周波数に依存しない最小パルス長を規定して、その最小パルス長以降において、誤り配線上で所定のパルス長を持つ信号を誤りと解釈する方法を記載している。また、この発明は、特に、前記の方法を実行するための集積回路であって、特に、分離して配置された電力部品を有する、少なくとも一つのマイクロプロセッサチップ又はマルチプロセッサマイクロコントローラ（１）及び少なくとも一つの別のモジュール（２）と、少なくとも一つの誤り配線（３，４）を介して、誤りパルス（６，６’）を順番に出力するための一つ以上のパルス拡大機器と信号遅延機器の両方又は一方とを備えた集積回路に関する。
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【特許請求の範囲】
【請求項１】
少なくとも一つのマイクロプロセッサチップ又はマルチプロセッサマイクロコントローラ（１）と、少なくとも一つの別のモジュール（２）との間で、誤り信号が一つ以上の誤り信号の形で伝送される、集積回路（１６）の妨害耐性を改善する方法において、
その伝送に関して、このマイクロプロセッサ又はこれらのマイクロプロセッサのクロック周波数に依存しない最小パルス長を規定して、その最小パルス長以降において、誤り配線上で所定のパルス長を持つ信号を誤りと解釈することを特徴とする方法。
【請求項２】
少なくとも一つのマイクロプロセッサモジュール又はマルチプロセッサモジュールと、少なくとも一つの混合信号モジュールとの間で、誤り信号が一つ以上の誤り信号の形で伝送され、当該のモジュールが、一つのチップ又は一つのチップ筐体に統合されている、集積回路（１６）の妨害耐性を改善する方法において、
その伝送に関して、このマイクロプロセッサ又はこれらのマイクロプロセッサのクロック周波数に依存しない最小パルス長を規定して、その最小パルス長以降において、誤り配線上で所定のパルス長を持つ信号を誤りと解釈することを特徴とする方法。
【請求項３】
一連の誤りの誤りの間の間隔が、当該の最小パルス長よりも短い場合、少なくとも一つの誤り配線を介して出力される一連の誤りの時間を、一連の誤りの実際の時間に対して、時間的に拡大することを特徴とする請求項１又は２に記載の方法。
【請求項４】
一方のチップが、他方のチップ又はモジュールの誤り信号を受信し、その一方のチップでの誤り信号は、その信号が最小継続時間を下回った場合には処理されず、その最小継続時間に達するか、上回った場合に処理され、そのために、その信号は、特に、少なくとも一つのフィルターを通して、特に、ローパスフィルター（７，７’）を通して送られることを特徴とする請求項１から３までのいずれか一つに記載の方法。
【請求項５】
少なくとも一つのウォッチドッグ時間スロット（１７）が、集積回路又は別のモジュール（２）で設定され、その時間スロット内において、人為的に生成された誤り信号又は誤り信号パターンが生成されて、検査され、そのようにして、誤り検知回路自身が検査可能であることを特徴とする請求項１から４までのいずれか一つに記載の方法。
【請求項６】
ウォッチドッグ時間スロット（１７）が、遅延時間ＴWindowDelay を有し、この遅延時間ＴWindowDelay が経過するまで、少なくとも一つの誤り信号又は誤り信号パターンを待っている時間スロットを更に継続させることを特徴とする請求項１から５までのいずれか一つに記載の方法。
【請求項７】
遅延時間ＴWindowDelay が、少なくとも一つの誤り配線（３，３’）の誤り信号を処理するフィルター（７，７’）の時定数ＴFilterより長いことを特徴とする請求項５に記載の方法。
【請求項８】
誤り信号を送信するチップ（１）内において、誤り信号が、拡大されるか、順番に遅らされるか、或いはその両方が行われて、誤り配線を介して出力されることを特徴とする請求項１から７までのいずれか一つに記載の方法。
【請求項９】
インタフェース（５）を用いて、少なくとも一つの誤り配線（３，４）の試験を実行することを特徴とする請求項１から８までのいずれか一つに記載の方法。
【請求項１０】
誤り信号が、所定の時定数ＴFilterを持つフィルター（７，７’）によってフィルター処理されることを特徴とする請求項１から９までのいずれか一つに記載の方法。
【請求項１１】
時間スロットＴWindowDelay は、チップ（１）と接続されたインタフェース（５）を介して、別のモジュール（２）により設定されることを特徴とする請求項１から１０までのいずれか一つに記載の方法。
【請求項１２】
ＴWindowDelay が時定数ＴFilterより長いという条件が満たされることを特徴とする請求項１から１１までのいずれか一つに記載の方法。
【請求項１３】
遅延時間ＴWindowDelay が、ＴFilterのほぼ２倍の時間に等しいことを特徴とする請求項１から１２までのいずれか一つに記載の方法。
【請求項１４】
パルス幅ＴMin が、少なくとも約３０ｎｓの値に設定されることを特徴とする請求項１から１３までのいずれか一つに記載の方法。
【請求項１５】
特に、請求項１から１４までのいずれか一つに記載の方法を実行するための集積回路であって、
特に、分離して配置された電力部品を有する、少なくとも一つのマイクロプロセッサチップ又はマルチプロセッサマイクロコントローラ（１）又はマイクロプロセッサモジュール、及び少なくとも一つの別の分離されたモジュール（２）又は同じモジュール内に集積された混合信号モジュールと、
少なくとも一つの誤り配線（３，４）を介して、誤りパルス（６，６’）を順番に出力するための一つ以上のパルス拡大機器と信号遅延機器の両方又は一方と、
を備えた集積回路。
【請求項１６】
誤り配線（３，４）を介して伝送される誤り信号をフィルター処理するための一つ以上のフィルター（７，７’）を特徴とする請求項１５に記載の集積回路。
【請求項１７】
特に、請求項１から１４までのいずれか一つに記載の方法を実行するための集積回路であって、
特に、分離して配置された電力部品を有する、少なくとも一つのマイクロプロセッサチップ又はマルチプロセッサマイクロコントローラ（１）と、
少なくとも一つの誤り配線（３，４）を介して、誤りパルス（６，６’）をフィルター処理するための一つ以上のフィルター（７，７’）と、
を備えた集積回路。
【請求項１８】
フィルター（７，７’）が、デジタル増分／減分カウンタとして実現されていることを特徴とする請求項１５から１７までのいずれか一つに記載の集積回路。
【請求項１９】
当該のチップ又はモジュールが、少なくとも一つのバス（５）と少なくとも一つの誤り配線（３，４）を用いて接続されていることを特徴とする請求項１５から１８までのいずれか一つに記載の集積回路。
【請求項２０】
インタフェース（５）を介して、少なくとも一つの誤り配線（３，４）の試験を実行することができるハードウェアによる試験構造を有することを特徴とする請求項１５から１９までのいずれか一つに記載の集積回路。
【請求項２１】
マイクロプロセッサチップ（１）又は別のモジュールが、少なくとも一つのウォッチドッグウィンドウ回路（５０）を有することを特徴とする請求項１５から２０までのいずれか一つに記載の集積回路。
【請求項２２】
ウォッチドッグウィンドウ回路（５０）が、ウォッチドッグ時間スロット（１７）を設定し、ウォッチドッグ時間スロット（１７）が、遅延時間ＴWindowDelay を有し、この遅延時間ＴWindowDelay が経過するまで、少なくとも一つの誤り信号又は誤り信号パターンを待っている時間スロットを更に継続させることを特徴とする請求項２１に記載の集積回路。
【請求項２３】
特に、請求項１から１４までのいずれか一つに記載の方法を実行するための集積回路であって、
特に、分離して配置された電力部品を有する、少なくとも一つのマイクロプロセッサチップ又はマルチプロセッサマイクロコントローラ（１）、及び少なくとも一つの別のモジュール（２）と、
ウォッチドッグ時間スロット（１７）を設定し、ウォッチドッグ時間スロット（１７）が、遅延時間ＴWindowDelay を有し、この遅延時間ＴWindowDelay が経過するまで、少なくとも一つの誤り信号又は誤り信号パターンを待っている時間スロットを更に継続させる少なくとも一つのウォッチドッグウィンドウ回路（５０）と、
を備えた集積回路。
【請求項２４】
遅延時間ＴWindowDelay が、少なくとも一つの誤り配線（３，３’）の誤り信号を処理するフィルター（７，７’）の時定数ＴFilterよりも長いことを特徴とする請求項１５から２３までのいずれか一つに記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、有利には、自動車制御機器の構成部品である、特に、電子制御機器内における集積回路に関する。特に、この制御機器は、自動車ブレーキシステム用の制御機器である。
【背景技術】
【０００２】
そのような制御機器は、特に、安全性にとって重要な制御を実行するのに適している。これらの自動車制御機器は、有利には、ＡＢＳ、ＡＳＲ、ＥＳＰなどの制御プログラムを有する。高い安全性の要求にもとづき、集積回路によって構成された制御システムは、故障や誤りを検知することを支援するとともに、システム全体の停止や制御されるシステムの動作を部分的に維持するための措置による緊急動作などの適切な措置を執る安全回路を有する。
【０００３】
マイクロプロセッサを有する集積回路を備えた制御システムは、前述の課題に関して、一般的に知られている。誤った機能を防止する、或いはそれを検知するために、少なくとも二つのプロセッサコアを配備するのが有効である。三つ以上のプロセッサコアは、確かに安全性を一層向上させるが、自動車技術分野で普通となっている非常に大きな生産数と関連して、コストの理由から、常に望ましいことではない。従って、高いレベルの安全性を備えた安価な回路に対する要求が存在する。
【０００４】
例えば、別個のチップ筐体に収容された二つの集積回路から成る制御システムのコンセプトが特別なものであることが分かっている。そうすることによって、電源部品（パワーＦＥＴなど）と高集積マイクロプロセッサ部品（マイクロコントローラ、メモリなど）とを空間的に分離するという利点が得られる。
【０００５】
前記の例では、誤りと関連した通信が、有利には、二つの誤り配線ＥＲＲとＥＲＲ＿Ｎを介して行われている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明の課題は、前記のシステムを出発点として、それを改善して、妨害耐性を一層向上させることである。
【課題を解決するための手段】
【０００７】
この課題は、請求項１と２による方法及び請求項１５による集積回路によって解決される。
【０００８】
更に、この制御システムは、一つ以上の監視回路を持つことができ、この監視回路は、特に、一つ以上の別の分離されたチップに収納されている（ウォッチドッグ）。
【０００９】
周知の電子コントローラでは、プロセッサチップと電力チップは、有利には、配線ＥＲＲとＥＲＲ＿Ｎを介して接続される。この場合、電力チップは、ＥＲＲ又はＥＲＲ＿Ｎ上を伝送される、プロセッサチップからの最小パルス幅、例えば、ＴMin ＝３０ｎｓのパルスを検知することができなければならない。外部の静電気、磁気又は電磁気による妨害（例えば、静電放電、ＥＳＤ）が、システムに介入して、望ましくない作用を及ぼす可能性が有る。
【００１０】
この発明では、妨害耐性、特に、信号ＥＲＲ及びＥＲＲ＿Ｎの妨害耐性を向上させるために、独立請求項にもとづく方法及び集積回路について述べる。このことは、システムのアベイラビリティを向上させることとなる。
【００１１】
この発明の基本的な考えでは、特に、以下の措置を、個別に、或いは任意に組み合わせて実施する。
・最小パルス幅ＴMin を明確に拡大させる
・電力チップにおいて、信号ＥＲＲ及びＥＲＲ＿Ｎをフィルター処理する
・電力チップにおいて、遅延時間ＴWindowDelay を導入する形で、ウォッチドッグ時間スロットを新たに規定する
・プロセッサチップにおいて、最小パルス幅ＴMin を保証するために、「トグル・遅延」ブロックを導入する
こうすることによって、以下の利点が得られる。
・電力チップの入力信号ＥＲＲ及びＥＲＲ＿Ｎをフィルター処理することによって、システムの妨害耐性が明らかに改善される。特に、静電気、磁気又は電磁気による妨害の影響が継続する時間は、通常短く、従って、より長い新たな最小パルス長のために、誤り信号として誤って解釈されることがないので、それらの影響が著しく低減される。
・この発明による方法によって、従来のフィルター処理しない解決法と比べて、電力チップによるプロセッサチップの誤り監視が制限されることがなくなるということが達成される。即ち、誤りパルスが喪失されることがない。
【００１２】
集積回路は、少なくとも一つのマイクロプロセッサチップ又はマルチプロセッサマイクロコントローラと、特に、集積モジュールである少なくとも一つの別のモジュールとを有する。この集積部品は、有利には、電力部品を有し、従って、特に、混合信号モジュールである。
【００１３】
混合信号モジュールと比べて、一般的にマイクロプロセッサモジュールのクロック周波数が著しく高いために問題が発生する。それによって、連続した誤り事象は、それらを、もはや難なくそれ以外の妨害と区別することができない程接近して連続する可能性が有る。
【００１４】
これに代わって、この発明は、特に、以下の手法により実施することもできる。
・デジタルフィルター処理を、アナログフィルター処理と置き換えることができる。
・マイクロコントローラ（プロセッサチップ）を混合信号チップ（電力チップ）よりも著しく遅く動作させる場合、マイクロコントローラの「トグル・遅延」ブロックを用いないで、デジタルフィルター処理を実行することができる。
【００１５】
別の有利な実施構成は、従属請求項と以下における図面の記述から明らかとなる。
【発明を実施するための最良の形態】
【００１６】
以下において、実施例にもとづき、この発明を詳しく説明する。
【００１７】
図１には、システムの概観図が示されている。自動車ブレーキシステムの電子コントローラでは、マイクロコントローラ１（プロセッサチップ）が、誤り配線３と４及びＳＰＩインタフェース５を介して、混合信号ＩＣ２（電力チップ）と接続されている。
【００１８】
マイクロコントローラ４は、二つの独立したプロセッサコア（コアＡとコアＢ）から構成されており、それらの動作は、比較Ａと比較Ｂの比較ブロックによって、ハードウェアにより連続的に検査されている。この比較動作で、誤りが検知された場合、その誤り情報は、配線ＥＲＲ３とＥＲＲ＿Ｎ４を介して、電力チップ２に確実に伝送されなければならない。
【００１９】
この発明による方法では、有利には、誤りは、誤り配線上のレベルを切り換えること（例えば、論理的な「高」から「低」に）による信号で伝えている。
【００２０】
特に、各誤りの際に、配線ＥＲＲ３とＥＲＲ＿Ｎ４の各々は、その信号レベルを一回切り換えるものと規定する。ＥＲＲとＥＲＲ＿Ｎのレベルは、有利には、逆又は相補的である。
【００２１】
混合信号ＩＣ２は、通常かつ有利には、マイクロコントローラよりも著しく遅く動作する。このために、信号配線ＥＲＲとＥＲＲ＿Ｎにおいて、最小パルス幅ＴMin を下回らないことを保証しなければならない。そうでないと、モジュール２が、誤りを「見過ごす」可能性がある。
【００２２】
これら両方の課題は、「トグル・遅延」ブロック６と６’によって果たされる。プロセッサチップで複数の誤りが生じた場合、ＥＲＲとＥＲＲ＿Ｎ上のレベル切換を遅らせて（「遅延」させて）、最小パルス幅ＴMin を保証する。
【００２３】
混合信号ＩＣは、それぞれフィルター機器７，７’を用いて、それぞれＥＲＲ／ＥＲＲ＿Ｎ信号をフィルター処理する。このフィルター処理は、特に、デジタル方式で行われる。この場合、有利には、フィルター時定数ＴFilterを規定する。最小パルス幅ＴMin は、有利には、電力チップ２のシステム内部クロックより著しく大きい。
【００２４】
信号ＥＲＲ／ＥＲＲ＿Ｎをフィルター処理することによって、有利には、外部の妨害（静電気、磁気又は電磁気による妨害）が抑制されるとともに、それによって、システムの信頼性とアベイラビリティが向上する。
【００２５】
「レベル比較」ブロック８，８’では、両方の誤り信号が、逆のレベルを有するか否かを冗長的に検査している。ＥＲＲとＥＲＲ＿Ｎ上での同じレベルは、誤りとなり、検査ルーチンの外に対して、「誤り検出」信号９，９’上に出力される。更に、「パルス検出」ブロック１０，１０’は、フィルター処理したＥＲＲ／ＥＲＲ＿Ｎ信号上の立上がり／立下りエッジを探索する。「レベル比較」ブロック８と「パルス検出」ブロック１０からの信号出力は、ＯＲモジュールによって、論理的に演算されて、「ＥＲＲ検出Ａ」出力９を生成する。同じことが、冗長的なパス１１’に関しても当てはまる。
【００２６】
例としての電子コントローラでは、ウォッチドッグ検査ルーチンが、定期的な時間間隔ＴLoopで、ＳＰＩインタフェース５を介して、プロセッサチップ１から電力チップ２に人為的な誤り伝送信号を送っている。この検査ルーチンの間に、マイクロコントローラの誤り検知及び電力チップとプロセッサチップ間の誤り配線を介した接続が試験される。マイクロコントローラでは、ソフトウェアにより駆動される試験構成により、誤りが生成されて、それが、「トグル・遅延」ブロックの出力において、ＥＲＲ／ＥＲＲ＿Ｎ配線上の一回限りのレベル切換を生じさせる。
【００２７】
検査ルーチン（「ウォッチドッグ伝送」）が動作している間に、電力チップ１は、バス５を介して、ブロック５０において、一つの時間スロットを規定する。この時間スロット内において、特に、フィルターを通過後のＥＲＲとＥＲＲ＿Ｎ配線上での精確に一つのエッジ切換から構成される信号が、試験用に有効な誤り信号として看做される。その時間スロット内において、ＥＲＲフィルター又はＥＲＲ＿Ｎフィルターのフィルター処理された信号でエッジが出現しないか、或いは二つ以上のエッジが出現した場合に、「パルス検出」ブロック１０（又は冗長的な分岐パスＢでは１０’）によって、誤りが検知される（図２のタイミングチャートを参照）。ＥＲＲとＥＲＲ＿Ｎ上のレベル切換が、異なる信号伝送時間のために、絶対的には同期して起こることができないので、ウォッチドッグ伝送の間、レベル監視部８は、配線１８（冗長的な分岐パスＢでは１８’）により無効化されている。
【００２８】
ブロック５０により規定される時間スロットの最後において、フィルター処理された信号のレベル監視が、そこで再び始動するので、ＥＲＲ／ＥＲＲ＿Ｎ信号は、再び逆のレベルを持たなければならない。
【００２９】
ウォッチドッグ時間スロット以外において、フィルター処理された信号ＥＲＲ又はＥＲＲ＿Ｎでレベル切換が生じた場合、そのことは、「パルス検出」ブロック１０によって、直接誤りと検知されて、「誤り検出」配線９上に出力される。この機能を実現するために、ブロック５０は、制御配線を介して、ブロック１０と接続されている。
【００３０】
同様に、「レベル比較」ブロック８は、冗長的に配備されている（ブロック８’を参照）。ブロック８によって、誤り配線の相補的な誤り信号が、両方とも存在するか否かを検査している。そうでない場合、例えば、誤り配線の中の一方が故障している場合、誤りが出力される。
【００３１】
図２には、如何にしてＥＲＲフィルター７又は７’の実装を行うことができるかを示している。図１で分かる通り、電力チップ２では、ＥＲＲ配線３とＥＲＲ＿Ｎ配線４のための誤り検知が、冗長的に構成されている。従って、有利には、各プロセッサコアに対して、それぞれ専用の誤り配線「誤り検出Ａ」９と「誤り検出Ｂ」９’を備えた専用の誤り検知回路１１と１１’が配備される。有利には、製造コストを軽減するために、回路１１には、既存の誤り配線３と４の中の一方だけのためのフィルター７が有る。同様に、回路１１’には、フィルター回路７’だけが有る。両方の回路１１と１１’には、フィルター７又は７’の出力が、接続点１２と１２’において、クロス配線１３と１３’を介して、入力側での誤り信号３と４の他に、「レベル比較」回路８と８’の入力に供給されている。従って、そのために、フィルター操作の結果が、それぞれＥＲＲチェックＢブロック１１’にフィードバックされている。同じことが、それとは反対にＥＲＲ＿Ｎフィルターに関して当てはまり、その結果は、ＥＲＲチェックＡブロック１１にフィードバックされる。フィードバック処理は、それぞれレベルの反転を試験するために使用される。
【００３２】
誤りフィルター７は、有利には、入力信号に従って、そのカウンタ状態を変化させるデジタル増分／減分カウンタとして実現される。フィルターの入力に、デジタルで低レベルを持つ信号が出現した場合、カウンタ状態は、一つだけ低下する。高レベルが出現した場合、カウンタ状態は、一つだけ上昇する。実現可能なカウンタ状態は、０〜ＺMaxCountの範囲に制限されている。図２には、実現可能な信号の推移を図示している。同じことが、フィルター７’にも当てはまる。
【００３３】
フィルター７のカウンタ状態が、値０に達した場合、そのフィルターの出力は、ポイント７において「低」となる。カウンタ状態が、値ＺMaxCountに達した場合、フィルターの出力は、「高」となる。使用するクロック周波数ｆLeistungschip と関連して、フィルター時定数は、以下の通りとなる。
ＴFilter＝ＺMaxCount／ｆCPU 、ＴCPU ＝１／ｆCPU 
ここで、ｆCPU は、マイクロプロセッサのクロック周波数である。
【００３４】
この実施形態によって、ＴFilterより短く、走査によって検出されるすべての妨害が抑制される。フィルターのカウンタ状態は、図２では、フィルターの入力に従って図示されている。
【００３５】
図３は、既存の制御配線の論理レベルを時間に関して示したタイミングチャートを図示している。ここで、この図にもとづき、ブロック５０でのウォッチドッグ時間スロットの実現可能な規定を説明する。「ウォッチドッグウィンドウ」ブロック５０でのウォッチドッグ時間スロットは、ＳＰＩインタフェース５を介して、プロセッサチップ１によって決定される。プロセッサチップ１は、チップ選択信号ＣＳＶＯ＿Ｎ＝低かつＣＳＷＤ＿Ｎ＝高によって、ウォッチドッグの転送を選定する。
【００３６】
ウォッチドッグ時間スロット１７は、ＳＰＩ伝送ＳＰＩＣＬＫのクロック信号の第一の立上がりエッジ１４後に始まる。遅延ＴSyncは、信号伝送時間とＳＰＩインタフェースの外部クロックと電力チップのシステム内部クロック間の同期時間を含んでいる。
【００３７】
ウォッチドッグ時間スロット１７は、ＣＳＷＤ＿Ｎの立上がりエッジ１５後に終わる。しかし、動作中のウォッチドッグ時間スロット内で、フィルター処理された信号ＥＲＲ又はＥＲＲ＿Ｎのエッジが引き続き検知されることを保証しなければならない。このために、エッジ１５の時点で、依然として期待されているエッジを処理するための遅延時間ＴWindowDelay が続いている。この場合、以下の条件が成り立つ。
ＴWindowDelay ＞ＴFilter
しかし、この条件は、妨害の無いシステムでの要求だけを満たす。しかし、入力信号上の妨害は、追加の遅延を引き起こすという効果を考慮すると、妨害を受けたシステムでは、予想されるフィルター遅延は、フィルター時定数の２倍より決して大きくなることはないので、以下の場合に、強くて安価なシステムが得られる。
ＴWindowDelay ≒２＊ＴFilter
この場合、プロセッサチップ１内での信号遅延に関して、以下の要求が設定される。
【００３８】
誤り検査ルーチンが動作している（ウォッチドッグ伝送）時間以外では、プロセッサチップ１内の一回限りの誤り事象は、常に電力チップ２内での誤り検知に結びつく。この場合、プロセッサチップ１は、ＥＲＲ又はＥＲＲ＿Ｎ信号上の最小パルス長ＴMin を下回らないことだけを保証しなければならない。
【００３９】
バス５を介して、時間スロットを規定する誤り検査ルーチン（ウォッチドッグ伝送）の間、試験手順によって引き起こされる誤りを除いて、すべての追加的な誤りも電力チップ２によって確実に検知されることを保証しなければならない。この場合、プロセッサチップ１は、一番目に起こった誤りに対して、誤り配線ＥＲＲ／ＥＲＲ＿Ｎ上のレベルを一回変化させなければならない。時間ＴMin の間に、プロセッサチップ１内で別の誤りが発生した場合、この誤りを、時間ＴMin が経過するまで遅らせなければならない。その後、プロセッサチップ１は、ＥＲＲ／ＥＲＲ＿Ｎ上の信号レベルを改めて変化させなければならない。このことは、機器６又は６’（「トグル・遅延」）によって行われる。この場合、電力チップ２では、ウォッチドッグ時間スロット１７の間に、二倍のレベル切換が検知されるか、或いはレベル切換が、時間スロット１７以外に有ることとなる。両方の場合に、電力チップ２は、追加の誤りを検知する。
【００４０】
そのため、電力チップで誤りを検知するためには、すべての場合において、ＴMin の間隔内で二回限りのレベル切換で十分である。従って、「トグル・遅延」ブロック６又は６’は、一回目に起こる誤り以外に、一つの追加の誤りだけをＴMin だけ遅らせて、電力チップに伝送しなければならない。
【図面の簡単な説明】
【００４１】
【図１】チップを相互接続したシステムの概観図
【図２】誤り配線と共にフィルター特性を表した図
【図３】信号の時間推移を図示したグラフ（タイミングチャート）
【図１】
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【図２】
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【図３】
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【国際調査報告】
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2007535234.tif 000009
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