(57)【要約】  高絶縁破壊電圧半導体デバイスおよびその製造方法が開示されている。本発明によれば、自己整合的に層間絶縁膜、コンタクトホール及びマスクなどを代替する機能を実装するとともにデバイスの製造工程全般を単純化する能力のある絶縁スペーサーがゲート電極パターンの一部に新たに配設される。これによって、デバイス製造に必要とされるマスク数を必然的に減少させることが可能である。したがって、マスク数の増加のために生じる種々の問題点を容易に回避することが可能である。更に、マスクの不整合に起因する個々の単体パターンの形態異常は最小限度に抑えられ、デバイスの最終完成品サイズは効果的に縮小可能となる。
2007535165.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の活性領域に間隔をおいて個別に形成されるゲート電極パターンと、
前記ゲート電極パターン間にある空間下の一部を選択的に占有するチャンネル拡散層と、
個々のゲート電極パターンの両側に位置し、前記チャンネル拡散層に間隔をおいて一対で形成されるソース拡散層と、
前記チャンネル拡散層に位置し、前記チャンネル拡散層に選択的に配設される前記ソース拡散層の各対に電気的に接触する抵抗降下誘起層と、
前記ソース拡散層の一部と前記抵抗降下誘起層の一部を選択的に暴露させかつ前記ゲート電極パターンのそれぞれから上向きに突出させるように個々のゲート電極パターンの両側壁を選択的に被覆する絶縁スペーサーと、
個々の絶縁スペーサーを暴露させるとともに前記絶縁スペーサーによって暴露されかつ前記絶縁スペーサーによって分割される前記ソース拡散層及び前記抵抗降下誘起層に電気的に接触させるように前記半導体基板の上部を占有する金属電極と
を具備する高絶縁破壊電圧半導体デバイス。
【請求項２】
前記絶縁スペーサーのそれぞれが前記コアスペーサの両側を被覆するコアスペーサ及びサイドスペーサーからなることを特徴とする請求項１に係る高絶縁破壊電圧半導体デバイス。
【請求項３】
ゲート電極パターンの原料層及び犠牲膜を規定の活性領域を有する半導体基板の前面に順次被覆し、前記ゲート電極パターンの前記原料層及び前記犠牲膜を選択的にパターニングして前記活性領域で個別に間隔をおいた、複数のゲート電極パターン/犠牲膜パターン被覆を形成するステップと、
前記活性領域で第１伝導不純物を選択的にイオン注入して、前記ゲート電極パターン/犠牲膜パターン被覆間にある空間下の一部にチャンネル拡散層を形成するステップと、
前記ゲート電極パターン/犠牲膜パターン被覆の両側で第２伝導不純物を選択的にイオン注入して、前記チャンネル拡散層において間隔をおいた一対のソース拡散層を形成するステップと、
前記チャンネル拡散層及び前記ソース拡散層を選択的に暴露させるように前記ゲート電極パターン/犠牲膜パターン被覆の両側壁上に絶縁スペーサーを形成するステップと、
前記絶縁スペーサーをマスクとして用いて第１伝導不純物を選択的にイオン注入して、一対の前記ソース拡散層に電気的に接触するとともに前記チャンネル拡散層に位置する抵抗降下誘起層を形成するステップと、
前記絶縁スペーサーを前記ゲート電極パターンから上向きに突出させるように、前記犠牲膜パターンを前記ゲート電極パターン/犠牲膜パターン被覆から選択的に除去するステップと、
前記絶縁スペーサーによって分割されかつ前記ソース拡散層及び前記抵抗降下誘起層に電気的に接触する金属電極を前記半導体基板の上部に形成するステップと
を含む高絶縁破壊電圧半導体デバイスの製造方法。
【請求項４】
ゲート電極パターンの原料層及び犠牲膜を規定の活性領域を有する半導体基板の前面に順次被覆し、前記ゲート電極パターンの前記原料層及び前記犠牲膜を選択的にパターニングして前記活性領域で個別に間隔をおいた、複数のゲート電極パターン/犠牲膜パターン被覆を形成するステップと、
前記活性領域で第１伝導不純物を選択的にイオン注入して、前記ゲート電極パターン/犠牲膜パターン被覆間にある空間下の一部にチャンネル拡散層を形成するステップと、
前記ゲート電極パターン/犠牲膜パターン被覆の両側で第２伝導不純物を選択的にイオン注入して、前記チャンネル拡散層に位置するソース拡散層を形成するステップと、
前記チャンネル拡散層における第１伝導不純物を選択的にイオン注入して、前記ソース拡散層の底部に電気的に接触するとともに前記チャンネル拡散層に位置する抵抗降下誘起層を形成するステップと、
前記ソース拡散層を間隔をおいた２領域に分割させかつ前記抵抗降下誘起層を選択的に暴露させるように前記ゲート電極パターン/犠牲膜パターン被覆の両側壁上に絶縁スペーサーを形成するステップと、
前記絶縁スペーサーを前記ゲート電極パターンから上向きに突出させるように、前記犠牲膜パターンを前記ゲート電極パターン/犠牲膜パターン被覆から選択的に除去するステップと、
前記絶縁スペーサーによって分割されかつ前記ソース拡散層及び前記抵抗降下誘起層に電気的に接触する金属電極を前記半導体基板の上部に形成するステップと
を含む高絶縁破壊電圧半導体デバイスの製造方法。
【請求項５】
半導体基板の活性領域の上部において個別に間隔をおくとともに大幅に増加した厚さを持つ複数のゲート電極パターンを形成するステップと、
前記活性領域で第１伝導不純物を選択的にイオン注入して、前記ゲート電極パターン間にある空間下の一部にチャンネル拡散層を形成するステップと、
前記ゲート電極パターンの両側で第２伝導不純物を選択的にイオン注入して、前記チャンネル拡散層において間隔をおいた一対のチャンネル拡散層を形成するステップと、
前記チャンネル拡散層及び前記ソース拡散層を選択的に暴露させるように前記ゲート電極パターンのそれぞれの両側壁上に絶縁スペーサーを形成するステップと、
前記絶縁スペーサーをマスクとして用いて第１伝導不純物を選択的にイオン注入して、前記ソース拡散層に電気的に接触するとともに前記チャンネル拡散層に位置する抵抗降下誘起層を形成するステップと、
前記絶縁スペーサーによって分割されかつ前記ソース拡散層及び前記抵抗降下誘起層に電気的に接触する金属電極を前記半導体基板の上部に形成するステップと
を含む高絶縁破壊電圧半導体デバイスの製造方法。
【請求項６】
半導体基板の活性領域の上部において個別に間隔をおくとともに大幅に増加した厚さを持つ複数のゲート電極パターンを形成するステップと、
前記活性領域で第１伝導不純物を選択的にイオン注入して、前記ゲート電極パターン間にある空間下の一部にチャンネル拡散層を形成するステップと、
前記ゲート電極パターンの両側で第２伝導不純物を選択的にイオン注入して、前記チャンネル拡散層に位置するソース拡散層を形成するステップと、
前記チャンネル拡散層における第１伝導不純物を選択的にイオン注入して、前記ソース拡散層の底部に電気的に接触するとともに前記チャンネル拡散層に位置する抵抗降下誘起層を形成するステップと、
前記ソース拡散層を間隔をおいた２領域に分割させかつ前記抵抗降下誘起層を選択的に暴露させるように前記ゲート電極パターン/犠牲膜パターン被覆の両側壁上に絶縁スペーサーを形成するステップと、
前記絶縁スペーサーによって分割されかつ前記ソース拡散層及び前記抵抗降下誘起層に電気的に接触する金属電極を前記半導体基板の上部に形成するステップと
を含む高絶縁破壊電圧半導体デバイスの製造方法。
【請求項７】
前記犠牲膜パターンが５,０００Å〜３０,０００Åの厚さを持つことを特徴とする請求項３または４に係る高絶縁破壊電圧半導体デバイスの製造方法。
【請求項８】
前記絶縁スペーサーが１,０００Å〜１２,０００Åの厚さを持つことを特徴とする請求項３〜６の任意の一項に係る高絶縁破壊電圧半導体デバイスの製造方法。
【請求項９】
前記金属電極が金属流れ工程または金属リフロー工程を通して形成されることを特徴とする請求項３〜６の任意の一項に係る高絶縁破壊電圧半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高絶縁破壊電圧半導体デバイスに関するものであり、より具体的には、本発明は、自己整合的に層間絶縁膜、コンタクトホール及びマスクなどを代替する機能を実装するとともにデバイスの製造工程全般を単純化する能力のある絶縁スペーサーがゲート電極パターンの一部に新たに配設されることを特徴とする高絶縁破壊電圧半導体デバイスに関するものである。したがって、デバイス製造に必要とされるマスク数を必然的に減少させることが可能である。本デバイスにより、メーカーはマスク数の増加のために生じる種々の問題点、例えば製造コストの増加、製造期間の長期化、商品在庫（物的流通）負担の増加、コスト競争力の低下、及び製品開発期間の長期化などを容易に回避することが可能である。加えて、本発明は前記高絶縁破壊電圧半導体デバイスの製造方法に関するものでもある。
【背景技術】
【０００２】
近年における液晶ディスプレイやプラズマディスプレイパネルなど、さまざまな種類の電子機器の開発と普及にともなって、前記電子機器に装備される種々の周辺機器に接続されて作動する高絶縁破壊電圧半導体デバイスに対する需要も急激に増加している。
【０００３】
図１に示すように、従来技術による高絶縁破壊電圧半導体デバイス１０では、半導体基板１はデバイス分離膜５によってデバイス分離領域と活性領域とに分離される。この場合、前記半導体デバイス１は例えば高濃度不純物層１ａと、高絶縁破壊電圧エピタキシャル層１ｂとを具備する。
【０００４】
かかる構造下で前記半導体基板１の活性領域は、ゲート電極パターン７、ゲート絶縁膜パターン６、チャンネル拡散層２、ソース拡散層４、抵抗降下誘起層３、層間絶縁膜８及び金属電極９などを順次装備する。この場合、前記チャンネル拡散層２は例えば低濃度のｐ型不純物からなる。前記ソース拡散層４は高濃度のｎ型不純物からなる。前記抵抗降下誘起層３は高濃度のｐ型不純物からなる。
【０００５】
通常、少なくとも５〜７個のマスクが前述の構造を有する前記高絶縁破壊電圧半導体デバイスを製造するために必要とされる。例えば、図１に示すように前記高絶縁破壊電圧半導体デバイス１０を製造するためには５個のマスク：すなわち１個のマスクは前記ゲート電極パターン７の形成過程で必要とされ、１個のマスクは前記ソース拡散層４を別に形成する過程で必要とされ、１個のマスクは前記抵抗降下誘起層３の形成過程で必要とされ、１個のマスクは前記層間絶縁膜８のコンタクトホールの形成過程で必要とされ、及び１個のマスクは前記金属電極９の過程で必要とされる。
【０００６】
言うまでもなく、個々のマスクの使用には余分の時間とコストが必要とされる。著しくマスク数を減らすことができる特別な対策が講じられない場合、メーカーは製造コストの増加、製造期間の長期化、商品在庫（物的流通）負担の増加、コスト競争力の低下、及び製品開発期間の長期化などの種々の問題を甘受せざるを得ない。
【０００７】
上記のようにマスクを用いるシステム下では、前記ゲート絶縁膜パターン７、前記ソース拡散層４、前記抵抗降下誘起層３、前記コンタクトホール及び前記金属電極９などを正常に形成するように、フォトレジストパターンと紫外線などを用いる一連のフォトエッチング工程を実行せざるを得ない。該工程は、前記フォトエッチング工程を正常に進行させるように、前記フォトレジストパターン及びマスクを念入りに整列させる作業に先行する必要がある。
【０００８】
しかし、該整列作業は一般にステッパーなどの種々の要素と併せて行われるので、前記フォトレジストパターンとマスクの１００％精密な整合には限界がある。それ故、別個の対策が講じられない場合、前記フォトレジストパターンとマスクとの間にわずかな不整合が必然的に生じる。
【０００９】
その不整合は前述のように前記種々のデバイスパターンの正常な形成に悪影響をおよぼし続ける。それ故、前記デバイスの最終完成品サイズが当初の設計サイズよりも大きくなることは回避不可能である。このサイズ増大問題は、前記フォトエッチング工程が繰り返されるにつれて悪化する（すなわちマスクの必要数の増加に比例して悪化する）。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
それ故、本発明は、従来技術において発生する前述の問題点を解決するためなされたものである。本発明の目的は自己整合的に層間絶縁層、コンタクトホール及びマスクなどを代替する機能を実装するとともにデバイスの製造工程全般を単純化する能力のある絶縁スペーサーをゲート電極パターンの一部に新たに配設することである。したがって、デバイス製造に必要とされるマスク数は必然的に減少可能となる。本デバイスにより、メーカーはマスク数の増加のために生じる種々の問題点、例えば製造コストの増加、製造期間の長期化、商品在庫（物的流通）負担の増加、コスト競争力の低下、及び製品開発期間の長期化などを容易に回避することが可能である。
【００１１】
本発明の別の課題は、自己整合的に層間絶縁膜、コンタクトホール及びマスクなどを代替する機能を実装する能力のある絶縁スペーサーを新たに配設することであり、それによりデバイス製造に必要とされるマスク数を必然的に減少させ、マスクの不整合に起因する個々の単体パターン形態異常を最小限に抑え、かつ前記デバイスの最終完成品サイズを効果的に縮小することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、半導体基板の活性領域に間隔をおいて個別に形成されるゲート電極パターンと、前記ゲート電極パターン間にある空間下の一部を選択的に占有するチャンネル拡散層と、個々のゲート電極パターンの両側に位置し、前記チャンネル拡散層に間隔をおいて一対で形成されるソース拡散層と、前記チャンネル拡散層に位置し、前記チャンネル拡散層に選択的に配設される前記ソース拡散層の各対に電気的に接触する抵抗降下誘起層と、前記ソース拡散層の一部と前記抵抗降下誘起層の一部を選択的に暴露させかつ前記ゲート電極パターンのそれぞれから上向きに突出させるように個々のゲート電極パターンの両側壁を選択的に被覆する絶縁スペーサーと、個々の絶縁スペーサーを暴露させるとともに前記絶縁スペーサーによって暴露されかつ前記絶縁スペーサーによって分割される前記ソース拡散層及び前記抵抗降下誘起層に電気的に接触させるように前記半導体基板の上部を占有する金属電極とを具備する高絶縁破壊電圧半導体デバイスが提供される。
【００１３】
別の態様では、前述の目的を達成するために、ゲート電極パターンの原料層及び犠牲膜を規定の活性領域を有する半導体基板の前面に順次被覆し、前記ゲート電極パターンの前記原料層及び前記犠牲膜を選択的にパターニングして前記活性領域で個別に間隔をおいた、複数のゲート電極パターン/犠牲膜パターン被覆を形成するステップと、前記活性領域で第１伝導不純物を選択的にイオン注入して、前記ゲート電極パターン/犠牲膜パターン被覆間にある空間下の一部にチャンネル拡散層を形成するステップと、前記ゲート電極パターン/犠牲膜パターン被覆の両側で第２伝導不純物を選択的にイオン注入して、前記チャンネル拡散層において間隔をおいた一対のソース拡散層を形成するステップと、前記チャンネル拡散層及び前記ソース拡散層を選択的に暴露させるように前記ゲート電極パターン/犠牲膜パターン被覆の両側壁上に絶縁スペーサーを形成するステップと、前記絶縁スペーサーを前記ゲート電極パターンから上向きに突出させるように、前記犠牲膜パターンを前記ゲート電極パターン/犠牲膜パターン被覆から選択的に除去するステップと、前記絶縁スペーサーをマスクとして用いて第１伝導不純物を選択的にイオン注入して、前記ソース拡散層に電気的に接触するとともに前記チャンネル拡散層に位置する抵抗降下誘起層を形成するステップと、前記絶縁スペーサーによって分割されかつ前記ソース拡散層及び前記抵抗降下誘起層に電気的に接触する金属電極を前記半導体基板の上部に形成するステップとを含む高絶縁破壊電圧半導体デバイスの製造方法が提供される。
【００１４】
本発明の上記及び他の目的、特徴及び他の利点は、下記の添付図面と併せて以下の詳細説明からより明らかであろう。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の好適な実施形態を下記の添付図面を参照して説明する。本発明の以下の説明では、本明細書の一部とした公知の機能及び形態の詳細な説明が本発明の主題を不明確にする恐れがある際は、その説明を省略する。
【００１６】
図２に示すように、本発明の実施形態に係る高絶縁破壊電圧半導体デバイス２０では、半導体基板２１はデバイス分離領域と活性領域とに分離される。この場合、前記半導体基板２１は例えば高濃度不純物層２１ａや高絶縁破壊電圧エピタキシャル層２１ｂを具備する。
【００１７】
かかる構造下、前記半導体基板２１の活性領域は、個別に間隔をおいて形成されるゲート電極パターン２７と、前記ゲート電極パターン２７を前記半導体基板２１から電気的に絶縁するためのゲート絶縁膜パターン２６と、チャンネル拡散層２２と、層がイオン注入によって形成される前記ゲート絶縁膜パターン２６の底部下のソース拡散層２４と、抵抗降下誘起層２３とを順次装備する。
【００１８】
この場合、前記チャンネル拡散層２２は低濃度の第１伝導不純物、例えばｐ型不純物からなる。前記ソース拡散層２４は高濃度の第２伝導不純物、例えばｎ型不純物からなる。前記抵抗降下誘起層２３は高濃度の第１伝導不純物、例えばｐ型不純物はからなる。前記拡散層のそれぞれを構成する前記不純物の各種伝導型は条件に従って様々に変化させることも可能である。
【００１９】
この時点で、図２に示すように、前記チャンネル拡散層２２は前記ゲート電極パターン２７間にある空間下の一部を選択的に占有する。前記ソース拡散層２４は、個々のゲート電極パターン２７の両側に位置付けられるとともに前記チャンネル拡散層２２に一対を形成して、間隔をおいて配設される。前記抵抗降下誘起層２３は、前記チャンネル拡散層２２のそれぞれに配設される前記ソース拡散層２４に電気的に接触して、前記チャンネル拡散層２２に選択的に位置付けられる。該構造により前記抵抗降下誘起層２３は、前記抵抗降下誘起層に電気的に接触する金属電極２９の抵抗降下機能を機動的に行うとともに前記デバイスがオフ動作を行う際には円滑な動作特性を示すように誘導する機能を機動的に行う。
【００２０】
前述の構造を有する前記高絶縁破壊電圧半導体デバイス２０では、図２に示すように前記ゲート電極パターン２７のそれぞれの両側壁を選択的に被覆して、前記ソース拡散層２４と前記抵抗降下誘起層２３の一部が選択的に暴露可能なように前記ゲート電極パターン２７から上向きに突出する絶縁スペーサー２８は、前記半導体基板２１の上部に配設される。この場合、前記絶縁スペーサー２８は例えば酸化膜からなる。
【００２１】
前記絶縁スペーサー２８は別設マスクを必要としない工程、例えば酸化膜の被覆工程及び前記酸化膜用の異方性エッチング工程などを利用して形成されるので、メーカーは前記絶縁スペーサー２８の使用状況下ではマスクの追加支出を容易に回避できる。
【００２２】
前記絶縁スペーサー２８のそれぞれは、前記抵抗降下誘起層２３が形成される前記半導体基板２１の上部を自己整合的に選択的に暴露させる。したがってメーカーは前記抵抗降下誘起層２３に選択的なイオン注入を行うための別設マスクを余分に使用することなしに、前記チャンネル拡散層２２のそれぞれに配設されかつ前記チャンネル拡散層２２に選択的に位置付けられる前記ソース拡散層２４の各対に電気的に接触する前記抵抗降下誘起層２３を正常に形成することができる。したがって本発明によれば、メーカーは前記抵抗降下誘起層２３を形成するためのマスクの必要性を効果的に排除できる。
【００２３】
加えて、前記絶縁スペーサー２８は、前記ゲート電極パターン２７を形成するための領域を除いた前記ソース拡散層２４及び前記抵抗降下誘起層２３を既存のコンタクトホールと同様に自己整合的に選択的にオープンする。
【００２４】
したがってメーカーは、前記コンタクトホール形成用の別設マスクを余分に使用することなしに、正常に前記金属電極２９を前記ソース拡散層２４及び前記抵抗降下誘起層２３に電気的に接続できる。したがって本発明によれば、メーカーは前記コンタクトホール形成用マスクの必要性を効果的に排除できる。
【００２５】
さらに、前記絶縁スペーサー２８は、前記ゲート電極パターン２７から上向きに突出するとともに前記金属電極２９を個別のパターン構造のように電気的に分割する。したがってメーカーは、前記金属電極２９を形成するための別設マスクを余分に使用することなしにパターン化された金属電極２９を正常に形成できる。
【００２６】
したがって本発明によれば、メーカーは前記金属電極２９のパターニング用マスクの必要性を効果的に排除できる。
【００２７】
上記のように本発明によれば、自己整合的に層間絶縁層、コンタクトホール及びマスクなどを代替する機能を実装するとともにデバイスの製造工程全般を単純化する能力のある前記絶縁スペーサー２８は、ゲート電極パターンの一部に新たに配設される。したがって、デバイス製造に必要とされるマスク数を必然的に減少させることが可能である。その結果としてメーカーは、マスク数の増加のために生じる種々の問題点、例えば製造コストの増加、製造期間の長期化、商品在庫（物的流通）負担の増加、コスト競争力の低下、及び製品開発期間の長期化などを容易に回避することが可能となる。
【００２８】
加えて、デバイス製造に必要とされるマスク数が前記絶縁スペーサー２８を新たに設けることで大幅に減少されると、マスクの不整合に起因する個々の単体パターンの形態異常は必然的に防止可能となる。それ故、前記デバイスの最終完成品サイズを最小サイズに効果的に維持することが可能である。
【００２９】
以下に、本発明に係る高絶縁破壊電圧半導体デバイスの製造方法を具体的に説明する。
【００３０】
図３に示すように、本発明によれば、高濃度のｐ型不純物またはｎ型不純物で注入された高濃度不純物層２１ａがはじめに形成される。次いで、高絶縁破壊電圧エピタキシャル層２１ｂは前記不純物層２１ａの上部に数μｍ〜数十μｍの厚さを持つように形成される。
【００３１】
引き続いて、本発明によれば、デバイス分離膜２５は、前記半導体基板２１上の活性領域、例えば前記高絶縁破壊電圧エピタキシャル層２１ｂの上部を定義するように、一連の被覆工程及びパターニング工程を通して５,０００Å〜１５,０００Åの厚さを持つように形成される。この場合、前記デバイス分離膜２５は例えばＳｉＯ２からなる。
【００３２】
次いで本発明によれば、図４に示すように、例えば５００Å〜１,５００Åの厚さを有するゲート絶縁膜２６は、一連の熱酸化工程を通して前記半導体基板２１の活性領域の上で成長する。
【００３３】
次いで、本発明によれば、例えば４,０００Å〜８,０００Åの厚さを有するゲート電極パターンの原料層２７ａは一連の被覆工程を通して前記ゲート絶縁膜２６上に形成される。次いで、５,０００Å〜３０,０００Åの厚さを有する犠牲膜４３ａは前記ゲート電極パターンの前記原料層２７ａ上にさらに形成される。この場合、前記犠牲膜４３ａは例えば２,０００Å〜３０,０００Aの厚さを有する窒化膜４１ａと、例えば３,０００Å〜３０,０００Åの厚さを有する酸化膜４２ａとを具備する。もとより、前記犠牲膜４３ａの厚さと材質は条件に従って様々に変化させることも可能である。
【００３４】
引き続いて、図５に示すように、前記ゲート電極パターンの前記原料層２７ａ及び前記犠牲膜４３ａは、フォトレジストパターン（図示せず）を用いて一連のフォトエッチング工程を通して選択的にパターン化され、それにより複数のゲート電極パターン/犠牲膜被覆４４を、前記活性領域に個別に間隔をおいて位置付けされる前記ゲート絶縁膜２６上に形成する。前記ゲート電極パターン/犠牲膜被覆４４形成工程を行うには、１個のマスクが必要とされる。
【００３５】
前記ゲート絶縁膜２６上の前記ゲート電極パターン/犠牲膜被覆４４の形成が前述の工程を通して完了すると、低濃度の不純物、例えば低濃度のｐ型不純物は、イオン注入されてから１,０００℃〜１,２５０℃の状況下で３０分間〜６００分間熱処理され、それにより前記ゲート電極パターン/犠牲膜被覆４４間にある空間下の一部にチャンネル拡散層２２を形成する。
【００３６】
次いで図６に示すように、ソース拡散層２４を前記チャンネル拡散層２２上に形成するためのフォトレジストパターン（ＰＲ）は、一連のフォトレジストパターニング工程を通して形成される。次いで、高濃度の不純物、例えば約４.９Ｅ１５（ａｔｏｍｓ/ｃｍ２）-５.１Ｅ１５（ａｔｏｍｓ/ｃｍ２）の面密度を有する高濃度のｎ型不純物は、前記フォトレジストパターン（ＰＲ）によって暴露される前記ゲート電極パターン/犠牲膜被覆４４の両側に７５ＫｅＶ〜８５ＫｅＶで選択的にイオン注入され、それにより一対で前記チャンネル拡散層２２に間隔をおいて形成される前記ソース拡散層２４を形成する。その後、前記フォトレジストパターン（ＰＲ）は除去される。また、前記ソース拡散層２４を形成するためにも１個のマスクが必要とされる。
【００３７】
引き続いて、絶縁膜、例えば２,０００Å〜１４,０００Åの厚さを有する酸化膜は、一連の被覆工程を通して前記ゲート電極パターン/犠牲膜パターン被覆４４を具備する前記半導体基板２１上に被装される。次いで、前記酸化膜は異方性エッチングされ、それにより絶縁スペーサー２８を個々のゲート電極パターン/犠牲パターン被覆４４の両側壁上に形成する。この場合、前記絶縁スペーサー２８の厚さは１,０００Å〜１２,０００Åに維持することが好ましい。
【００３８】
前記絶縁スペーサー２８の形成時には、前記ゲート電極パターン/犠牲パターン被覆４４間の空間に対応する前記ゲート絶縁膜２６の一部は、前記エッチング工程の終点を正しく調整することで選択的に除去され、それにより個々の絶縁スペーサー２８の形成と同時に前記ソース拡散層２４及び前記チャンネル拡散層２２（抵抗降下誘起層が形成される領域）を外部に容易に暴露されるように誘導する。
【００３９】
前記絶縁スペーサーの前記ゲート電極パターン/犠牲膜パターン被覆４４の両側壁への形成が前述の工程を通して完了すると、図８に示すように、高濃度の不純物、例えば約４.９Ｅ１５（ａｔｏｍｓ/ｃｍ２）〜５.１Ｅ１５（ａｔｏｍｓ/ｃｍ２）の面密度を有する高濃度のｐ型不純物は、前記絶縁スペーサー２８によって暴露された前記チャンネル拡散層２２（抵抗降下誘起層が形成される領域）に７５ＫｅＶ〜８５ＫｅＶで選択的にイオン注入され、それにより個々のソース拡散層２４に電気的に接触するとともに前記チャンネル拡散層２２に位置する抵抗降下誘起層２３を形成する。この場合、前記抵抗降下誘起層２３は、上記のように前記デバイスがオフ動作を行う際に、前記抵抗降下誘起層に電気的に接触するとともに円滑な動作特性を示すように誘導する前記金属電極２９の抵抗降下機能を機動的に行う。
【００４０】
この時点で、上記のように予測領域を自己整合的に選択的に暴露させる前記絶縁スペーサー２８（前記抵抗降下誘起層２３が形成される領域）は、既に前記半導体基板２１上に形成されている。したがってメーカーは、前記抵抗降下誘起層２３を形成するときでさえも別設マスクの使用を容易に回避できる。それ故、マスク使用のために生じる種々の障害を効果的に除去することが可能である。
【００４１】
前記活性領域上に前記ゲート電極パターン/犠牲膜パターン被覆４４、前記チャンネル拡散層２２、前記ソース拡散層２４及び前記抵抗降下誘起層２３などの形成が前述の工程を通して完了すると、図９に示すように、前記犠牲膜パターン４３は、エッチング溶液を用いる一連のウェットエッチング工程を通して前記ゲート電極パターン/犠牲膜パターン被覆４４から選択的に除去され、それにより前記絶縁スペーサー２８のそれぞれが前記ゲート電極パターン２７から必然的に上向きに突出するように誘導する。
【００４２】
引き続き、図１０に示すように、金属層は一連の被覆工程を通して前記半導体基板２１上に形成されてから、前記絶縁スペーサー２８が暴露されるまでリフロー工程を通して緩慢にリフローさせ、それにより金属電極２９を、前記絶縁スペーサー２８によって分割されかつ前記ソース拡散層２４及び前記抵抗降下誘起層２３に電気的に接触する前記半導体基板２１上に形成する。この場合、必要に応じて一連の金属エッチバック工程をさらに行うことも可能である。
【００４３】
前記金属電極は金属層を被覆すると同時に流れ工程を進行させる金属流れ工程を通して形成することも可能である。
【００４４】
この時点で、既存のコンタクトホールと同様に、自己整合的に前記ゲート電極パターン２７を形成するための領域を除いた前記ソース拡散層２４及び前記抵抗降下誘起層２３を選択的にオープンする前記絶縁スペーサー２８は、既に前記半導体基板２１上に形成されている。したがってメーカーは、前記コンタクトホール形成用の別設マスクなしに正常に前記金属電極２９を前記ソース拡散層２４及び前記抵抗降下誘起層２３に電気的に接続できる。それ故、メーカーは前記コンタクトホール形成用マスクの必要性を効果的に排除できる。
【００４５】
加えて、前記絶縁スペーサー２８は前記ゲート電極パターン２７から上向きに突出するとともに前記金属電極２９を個別のパターン構造のように電気的に分割する。したがってメーカーは、前記金属電極２９を形成するための別設マスクなしにパターン化された金属電極２９を正常に形成できる。それ故、メーカーは前記金属電極２９のパターニング用マスクの必要性を効果的に排除できる。
【００４６】
その後、本発明によれば、金属とシリコンを結合させるための合金化プロセスと、前記基板裏面の機械加工と、裏面の金属被覆及び合金化プロセスとがさらに行われ、それにより完成品形状を有するデバイス製造のための初期プロセスが終了する。
【００４７】
本発明の別の実施形態によれば、図１１に示すように、前記絶縁スペーサーは例えば前記コアスペーサ３４の両側を被覆するコアスペーサ３４及びサイドスペーサー３１、３２を具備することができる。この場合、前記絶縁スペーサー３３のそれぞれの厚さを約６,０００Å〜３６,０００Åに維持することが好ましい。
【００４８】
したがって、本発明の別の実施形態によれば、前記絶縁スペーサー３３は前記コアスペーサ３４及び前記サイドスペーサー３１、３２からなり、かくしてその厚さは増加され、前記絶縁スペーサー３３の絶縁特性はその厚さの増加に比例して向上する。従って、前記絶縁スペーサー３３によって分割される前記金属電極２９は、より安定した特徴を維持できる。
【００４９】
本発明の別の実施形態によれば、前記半導体基板２１の活性領域における前記ゲート電極パターン/犠牲膜パターン被覆４４、前記チャンネル拡散層２２及び前記ソース拡散層２４などの形成が完了すると、図１２に示すように、絶縁膜、例えば約２,０００Å〜４,０００Åの厚さを有する酸化膜は、一連の被覆工程を通して前記ゲート電極パターン/犠牲膜パターン被覆４４を具備する前記半導体基板上に被装されてから異方性エッチングされ、それにより前記コアスペーサ３４を個々のゲート電極パターン/犠牲膜パターン被覆４４の両側壁に形成する。この場合、前記コアスペーサー３４の厚さは１,０００Å〜１２,０００Åに維持することが好ましい。
【００５０】
次いで図１３に示すように、高濃度の不純物、例えば約４.９Ｅ１５（ａｔｏｍｓ/ｃｍ２）〜５.１Ｅ１５（ａｔｏｍｓ/ｃｍ２）の面密度を有する高濃度のｐ型不純物は、前記コアスペーサ３４によって暴露された前記チャンネル拡散層２２（抵抗降下誘起層が形成される領域）に７５ＫｅＶ〜８５ＫｅＶで選択的にイオン注入され、それにより個々のソース拡散層２４に電気的に接触するとともに前記チャンネル拡散層２２に位置する抵抗降下誘起層２３を形成する。
【００５１】
この時点で、上記のように予測領域を自己整合的に選択的に暴露させる前記コアスペーサー３４（前記抵抗降下誘起層２３が形成される領域）は、既に前記半導体基板２１上に形成されている。したがってメーカーは、前記抵抗降下誘起層２３を形成するときでさえも別設マスクの使用を容易に回避できる。それ故、マスク使用のために生じる種々の障害を効果的に除去することが可能である。
【００５２】
引き続き、図１４に示すように、前記犠牲膜パターン４３は、エッチング溶液を用いる一連のウェットエッチング工程を通して前記ゲート電極パターン/犠牲膜パターン被覆４４から選択的に除去され、それにより前記コアスペーサ２８のそれぞれが前記ゲート電極パターン２７から必然的に上向きに突出するように誘導する。
【００５３】
引き続いて、絶縁膜、例えば２,０００Å〜１４,０００Åの厚さを有する酸化膜は、前記半導体基板２１上にさらに被装される前記コアスペーサ３４を具備する。 次いで、前記酸化膜は異方性エッチングされ、それにより図１５に示すようにサイドスペーサー３１、３２を個々のコアスペーサ３４の両側に形成する。この場合、前記サイドスペーサー３１、３２のそれぞれの厚さは１,０００Å〜１２,０００Åに維持することが好ましい。
【００５４】
前記サイドスペーサー３１、３２の形成時には、前記ゲート電極パターン２７間の空間に対応する前記ゲート絶縁膜２６の一部は、前記エッチング工程の終点を正しく調整することで選択的に除去され、それによりサイドスペーサー３２の形成と同時に前記ソース拡散層２４及び前記抵抗降下誘起層２３が外部に容易に暴露されるように誘導する。
【００５５】
前記ソース拡散層２４及び前記抵抗降下誘起層２３の外側向きの暴露部が上記工程を通して完了すると、図１６に示すように、金属層は一連の被覆工程を通して前記半導体基板２１上に形成されてから前記絶縁スペーサー３３が暴露されるまでリフロー工程を通して緩慢にリフローさせ、それにより金属電極２９を、前記絶縁スペーサー３３によって分割されかつ前記ソース拡散層２４及び前記抵抗降下誘起層２３に電気的に接触する前記半導体基板２１上に形成する。この場合、一連の金属エッチバック工程を必要に応じて行うことも可能である。
【００５６】
もとより上記のように、前記金属電極は金属層を被覆すると同時に流れ工程を進行させる金属流れ工程を通して形成することも可能である。
【００５７】
本発明のさらに別の実施形態によれば、図１７に示すように、絶縁スペーサー５１は、上記実施形態とは反対に、前記絶縁スペーサーの形成と同時に、前記ソース拡散層２４が間隔をおいた２領域に分割されるように誘導できる。
【００５８】
この場合、図６に示すように、メーカーは、前記フォトレジストパターン（ＰＲ）を余分に使用することなしに前記ソース拡散層２４を前記チャンネル拡散層２２に自然に間隔をおいて配設できる。それ故、前記ソース拡散層２４を間隔をおいて配設するための別設マスクなしでソース拡散層２４の完成品を正常に形成することが可能である。その結果としてメーカーは、前記ソース拡散層２４の間隔を保持するためのマスクと、前記抵抗降下誘起層２３を形成するためのマスクと、コンタクトホールを形成するためのマスクと、前記金属電極２９のパターニング用マスクの使用を効果的に回避できる。
【００５９】
本発明のさらに別の実施形態によれば、図１８に示すように、前記半導体基板２１の活性領域における前記ゲート絶縁膜２６及び前記ゲート電極パターン/犠牲膜パターン被覆４４などの形成が前述の工程を通して完了すると、図１９に示すように、低濃度の不純物、例えば低濃度のｐ型不純物がイオン注入されてから１,０００°C〜１,２５０°Cの状況下で３０分間〜６００分間熱処理され、それにより前記チャンネル拡散層２２を前記ゲート電極パターン/犠牲膜被覆４４間にある空間下の一部に形成する。
【００６０】
次いで図２０に示すように、高濃度の不純物、例えば約４.９Ｅ１５（ａｔｏｍｓ/ｃｍ２）-５.１Ｅ１５（ａｔｏｍｓ/ｃｍ２）の面密度を有する高濃度のｎ型不純物は、７５ＫｅＶ〜８５ＫｅＶで前記ゲート電極パターン/犠牲膜被覆４４の両側に選択的にイオン注入され、それにより前記チャンネル拡散層２２に位置する前記ソース拡散層２４を形成する。
【００６１】
その後、図２１に示すように、高濃度の不純物、例えば高濃度のｐ型不純物は、前記ソース拡散層２４を形成する場合のエネルギーよりも高いエネルギーで前記チャンネル拡散層２２（抵抗降下誘起層が形成される領域）に選択的にイオン注入され、それにより前記ソース拡散層２４の底部に電気的に接触するとともに前記チャンネル拡散層２２に位置する前記抵抗降下誘起層２３を形成する。
【００６２】
前記半導体基板の活性領域における前記ゲート電極パターン/犠牲膜パターン被覆４４、前記チャンネル拡散層２２、前記ソース拡散層２４及び前記抵抗降下誘起層２３などの形成が前述の工程を通して完了すると、絶縁膜、例えば２,０００Å〜１４,０００Åの厚さを有する酸化膜は、一連の被覆工程を通して前記ゲート電極パターン/犠牲膜パターン被覆４４を具備する前記半導体基板上に被装される。次いで図２２に示すように、前記酸化膜は異方性エッチングされ、それにより絶縁スペーサー５１を個々のゲート電極パターン/犠牲パターン被覆４４の両側壁上に形成する。この場合、前記絶縁スペーサー５１の厚さは１,０００Å〜１２,０００Åに維持することが好ましい。
【００６３】
本発明の別の実施形態によれば、上記のように前記ゲート電極パターン/犠牲パターン被覆４４間の空間に対応する前記絶縁スペーサー５１、前記ゲート絶縁膜２６の一部及び前記ソース拡散層２４の一部の形成が、前記エッチング工程の終点を正しく調整することで選択的に除去されると、個々の絶縁スペーサー５１の形成と同時に、前記ソース拡散層２４の間隔をおいた２領域への分割と、前記抵抗降下誘起層２３の外部への容易な暴露とが誘導される。
【００６４】
もとより、個々の絶縁スペーサー５１の形成と同時に前記ソース拡散層２４が間隔をおいて２領域に分割されると、メーカーは前記ソース拡散層２４の間隔を保持するための別設マスクなしで完成品形状を有する前記ソース拡散層２４を正常に取得できる。
【００６５】
引き続き、図２３に示すように、前記犠牲膜パターン４３は、エッチング溶液を用いる一連のウェットエッチング工程を通して前記ゲート電極パターン/犠牲膜パターン被覆４４から選択的に除去され、それにより前記絶縁スペーサ５１のそれぞれが前記ゲート電極パターン２７から必然的に上向きに突出するように誘導する。
【００６６】
その後、図２４に示すように、金属層は、一連の被覆工程を通して前記半導体基板２１上に形成されてから、前記絶縁スペーサーが暴露されるまでリフロー工程を通して緩慢にリフローさせ、それにより金属電極２９を、前記絶縁スペーサー５１によって分割されかつ前記ソース拡散層２４及び前記抵抗降下誘起層２３に電気的に接触する前記半導体基板２１上に形成する。この場合、一連の金属エッチバック工程を必要に応じて行うことも可能である。
【００６７】
上記のように、条件によって前記金属電極は金属層を被覆すると同時に流れ工程を進行させる金属流れ工程を通して形成することも可能である。
【００６８】
本発明の別の実施形態によれば、図２５に示すように、前記絶縁スペーサーは例えば前記コアスペーサ５５の両側を被覆するコアスペーサ５５及びサイドスペーサー５２、５３を具備することができる。この場合、前記絶縁スペーサー５４の厚さは６,０００Å〜３６,０００Åに維持することが好ましい。
【００６９】
したがって、前記絶縁スペーサー５４は前記コアスペーサ５５及び前記サイドスペーサー５１、５２からなり、かくしてその厚さは増加され、前記絶縁スペーサー５４はその厚さの増加に比例して絶縁特性の向上を実現する。従って、前記絶縁スペーサー５４によって分割される前記金属電極２９のそれぞれは、より安定した特徴を維持できる。
【００７０】
本発明の別の実施形態によれば、前記半導体基板の活性領域における前記ゲート電極パターン/犠牲膜パターン被覆４４、前記チャンネル拡散層２２、前記ソース拡散層２４及び前記抵抗降下誘起層２３などの形成は前述の工程を通して完了され、図２６に示すように、絶縁膜、例えば約２,０００Å〜１４,０００Åの厚さを有する酸化膜は、一連の被覆工程を通して前記ゲート電極パターン/犠牲膜パターン被覆４４を具備する前記半導体基板２１上に被装される。次いで、前記酸化膜は異方性エッチングされ、それによりコアスペーサー５５を個々のゲート電極パターン/犠牲パターン被覆４４の両側壁上に形成する。この場合、前記コアスペーサー５５の厚さは１,０００Å〜１２,０００Åに維持することが好ましい。
【００７１】
次いで図２７に示すように、前記犠牲膜パターン４３は、エッチング溶液を用いる一連のウェットエッチング工程を通して前記ゲート電極パターン/犠牲膜パターン被覆４４から選択的に除去され、それにより前記コアスペーサ５５のそれぞれが前記ゲート電極パターン２７から必然的に上向きに突出するように誘導する。
【００７２】
引き続いて、絶縁膜、例えば約２,０００Å〜１４,０００Åの厚さを有する酸化膜は、一連の被覆工程を通して前記半導体基板２１上にさらに被装される前記コアスペーサ５５を具備する。次いで、前記酸化膜は異方性エッチングされ、それにより図２８に示すようにサイドスペーサー５２、５３を個々のコアスペーサ５５の両側壁に形成する。この場合、前記サイドスペーサー５２、５３のそれぞれの厚さは１,０００Å〜１２,０００Åに維持することが好ましい。
【００７３】
前記ゲート電極パターン２７間の空間に対応する前記サイドスペーサー５２、５３、前記ゲート絶縁膜２６の一部及び前記ソース拡散層２４の一部の形成が、前記エッチング工程の終点を正しく調整することで選択的に除去されると、サイドスペーサー５３の形成と同時に、前記ソース拡散層２４の間隔をおいた２領域への分割と、前記抵抗降下誘起層２３の外部への容易な暴露とが誘導される。
【００７４】
その後、図２９に示すように、金属層は、一連の被覆工程を通して前記半導体基板２１上に形成されてから、前記絶縁スペーサー５４が暴露されるまでリフロー工程を通して緩慢にリフローさせ、それにより金属電極２９を、前記絶縁スペーサー５４によって分割されかつ前記ソース拡散層２４及び前記抵抗降下誘起層２３に電気的に接触する前記半導体基板２１上に形成する。この場合、一連の金属エッチバック工程を必要に応じて行うことも可能である。
【００７５】
もとより上記のように、条件によって前記金属電極は金属層を被覆すると同時に流れ工程を進行させる金属流れ工程を通して形成することも可能である。
【００７６】
その後、本発明によれば、金属とシリコンを結合させるための合金化プロセスと、前記基板裏面の機械加工と、裏面の金属被覆及び合金化プロセスとがさらに行われ、それにより完成品形状を有するデバイス製造のための初期プロセスが終了する。
【００７７】
その反面、本発明の別の実施形態によれば、図３０に示すように、前記犠牲膜パターンに依存せずにゲート電極パターン６１のみに基づいて前記絶縁スペーサー２８を形成することも可能である。この場合、前記ゲート電極パターン６１のそれぞれは間隔をおいて前記半導体基板２１の活性領域に配設され、好ましくは上記実施例（及び従来技術）と比較して増加した９,０００Å〜３８,０００Åの厚さを持つ。
【００７８】
もとより、前記絶縁スペーサー２８が前記犠牲膜パターンに依存せずに前記ゲート電極パターン６１のみに基づいて形成される際には、メーカーは安心して前記犠牲膜パターンの形成工程と除去工程を除去できかつプロセス効率を向上できる。
【００７９】
本発明の別の実施形態によれば、前記半導体基板２１の活性領域における前記ゲート絶縁膜２６の形成が前述の工程を通して完了すると、図３１に示すように、９,０００Å〜３８,０００Åの増加した厚さを有する複数のゲート電極パターンは、一連の被覆工程及びパターニング工程を通して個別に間隔をおいて前記ゲート絶縁膜２６上に形成される。
【００８０】
その後、図３２に示すように、前記チャンネル拡散層及び前記ソース拡散層などが、一連のイオン注入工程及びフォトレジストパターニング工程を通して前記半導体基板２１の活性領域にさらに形成される。
【００８１】
引き続いて、絶縁膜、例えば約２,０００Å〜１４,０００Åの厚さを有する酸化膜は、一連の被覆工程を通して前記半導体基板２１上に被装される前記ゲート電極パターン６１を具備する。
【００８２】
次いで図３３に示すように、前記酸化膜は異方性エッチングされ、それにより絶縁スペーサー２８を個々の前記ゲート電極パターン６１のそれぞれの両側壁上に形成する。この場合、前記絶縁スペーサー２８のそれぞれの厚さは１,０００Å〜１２,０００Åに維持することが好ましい。
【００８３】
前記絶縁スペーサー２８の形成時には、前記ゲート電極パターン６１間の空間に対応する前記ゲート絶縁膜２６の一部は、前記エッチング工程の終点を正しく調整することで選択的に除去され、それにより前記絶縁スペーサー２８の形成と同時に前記ソース拡散層２４及び前記チャンネル拡散層２２（抵抗降下誘起層が形成される予測領域）が外部に容易に暴露されるように誘導する。
【００８４】
引き続き、図３４に示すように、高濃度の不純物、例えば約４.９Ｅ１５（ａｔｏｍｓ/ｃｍ２）〜５.１Ｅ１５（ａｔｏｍｓ/ｃｍ２）の面密度を有する高濃度のｐ型不純物は、前記絶縁スペーサ２８によって暴露された前記チャンネル拡散層２２（抵抗降下誘起層が形成される領域）に７５ＫｅＶ〜８５ＫｅＶで選択的にイオン注入され、それにより個々のソース拡散層２４に電気的に接触するとともに前記チャンネル拡散層２２に位置する抵抗降下誘起層２３を形成する。
【００８５】
その後、金属層は、一連の被覆工程を通して前記半導体基板２１上に形成されてから、前記絶縁スペーサー３３が暴露されるまでリフロー工程を通して緩慢にリフローさせ、それにより金属電極２９を、前記絶縁スペーサー３３によって分割されかつ前記ソース拡散層２４及び前記抵抗降下誘起層２３に電気的に接触する前記半導体基板２１上に形成する。この場合、一連の金属エッチバック工程を必要に応じて行うことも可能である。
【００８６】
言うまでもなく、上記のように、前記金属電極は金属層を被覆すると同時に流れ工程を進行させる金属流れ工程を通して形成することも可能である。
【００８７】
図３６に示すように、前記絶縁スペーサーが前記ゲート電極パターンのみに基づいて形成されるときでさえも、個々の絶縁スペーサー７１は前記絶縁スペーサー自体の形成と同時に前記ソース拡散層２４を間隔をおいた２領域に分割する誘導機能を発揮できる。
【００８８】
もとより、この場合、メーカーは前記ソース拡散層２４の間隔を保持するためのマスクの使用ならびに前記犠牲膜パターンの形成と除去のために生じる手数を効果的に排除できる。
【００８９】
本発明の別の実施形態によれば、図３７に示すように、前記半導体基板２１の活性領域における前記ゲート絶縁膜２６及び前記ゲート電極パターン６１などの形成が前述の工程を通して完了すると、図３８に示すように、低濃度の不純物、例えば低濃度のｐ型不純物がイオン注入されてから１,０００°C〜１,２５０°Cの状況下で３０分間〜６００分間熱処理され、それによりチャンネル拡散層２２を前記ゲート電極パターン６６間にある空間下の一部に形成する。
【００９０】
次いで図３９に示すように、高濃度の不純物、例えば約４.９Ｅ１５（ａｔｏｍｓ/ｃｍ２）-５.１Ｅ１５（ａｔｏｍｓ/ｃｍ２）の面密度を有する高濃度のｎ型不純物は、７５ＫｅＶ〜８５ＫｅＶで前記ゲート電極パターン６６の両側に選択的にイオン注入され、それにより前記チャンネル拡散層２２に位置するソース拡散層２４を形成する。
【００９１】
その後、図４０に示すように、高濃度の不純物、例えば高濃度のｐ型不純物は、前記ソース拡散層２４を形成する場合のエネルギーよりも高いエネルギーで前記チャンネル拡散層２２（抵抗降下誘起層が形成される領域）に選択的にイオン注入され、それにより前記ソース拡散層２４の底部に電気的に接触するとともに前記チャンネル拡散層２２に位置する抵抗降下誘起層２３を形成する。
【００９２】
前記半導体基板の領域における前記ゲート電極パターン６１、前記チャンネル拡散層２２、前記ソース拡散層２４及び前記抵抗降下誘起層２３などの形成が前述の工程を通して完了すると、絶縁膜、例えば２,０００Å〜１４,０００Åの厚さを有する酸化膜は、一連の被覆工程を通して前記ゲート電極パターン/犠牲膜パターン被覆４４を具備する前記半導体基板上に被装される。次いで図４１に示すように、前記酸化膜は異方性エッチングされ、それにより絶縁スペーサー７１を個々のゲート電極パターン/犠牲パターン被覆４４の両側壁上に形成する。この場合、前記絶縁スペーサー７１のそれぞれの厚さは１,０００Å〜１２,０００Åに維持することが好ましい。
【００９３】
本発明の別の実施形態によれば、上記のように前記ゲート電極パターン６１間の空間に対応する前記絶縁スペーサー７１、前記ゲート絶縁膜２６の一部及び前記ソース拡散層２４の一部の形成が、前記エッチング工程の終点を正しく調整することで選択的に除去されると、個々の絶縁スペーサー７１の形成と同時に、前記ソース拡散層２４の間隔をおいた２領域への分割と、前記抵抗降下誘起層２３の外部への容易な暴露とが誘導される。
【００９４】
その後、図４２に示すように、金属層は、一連の被覆工程を通して前記半導体基板２１上に形成されてから、前記絶縁スペーサー７１が暴露されるまでリフロー工程を通して緩慢にリフローさせ、それにより金属電極２９を、前記絶縁スペーサー７１によって分割されかつ前記ソース拡散層２４及び前記抵抗降下誘起層２３に電気的に接触する前記半導体基板２１上に形成する。この場合、一連の金属エッチバック工程を必要に応じて行うことも可能である。
【００９５】
言うまでもなく、上記のように、前記金属電極は金属層を被覆すると同時に流れ工程を進行させる金属流れ工程を通して形成することも可能である。
【００９６】
一方、本発明は条件に従って様々に修正することも可能である。
【００９７】
例えば本発明によれば、前記金属電極はコンタクトプラグ形成工程、例としてタングステンプラグ形成工程を通して形成することも可能である。あるいは、前記金属電極は、前記タングステン形成工程及び前記金属リフロー（流れ）工程を継続的に進行させることによって形成することも可能である。
【００９８】
その後、本発明によれば、金属とシリコンを結合させるための合金化プロセス、前記基板裏面の機械加工、裏面の金属被覆及び合金化プロセスがさらに行われ、それにより完成形状を有するデバイス製造のための初期プロセスが終了する。
【産業上の利用可能性】
【００９９】
上記のように本発明によれば、自己整合的に層間絶縁膜、コンタクトホール及びマスクなどを代替する機能を実装するとともにデバイスの製造工程全般を単純化する能力のある絶縁スペーサーはゲート電極パターンの一部に新たに配設される。したがって、デバイス製造に必要とされるマスク数を必然的に減少させることが可能であり、それによりメーカーがマスク数の増加のために生じる種々の問題点、例えば製造コストの増加、製造期間の長期化、商品在庫（物的流通）負担の増加、コスト競争力の低下、及び製品開発期間の長期化などを容易に回避することが可能となる。
【０１００】
加えて、本発明によれば、自己整合的に層間絶縁膜、コンタクトホール及びマスクなどを代替する機能を実装する能力のある絶縁スペーサーは新たに配設され、かくしてデバイス製造に必要とされるマスク数は必然的に低下され、その結果、生じるマスクの不整合に起因する個々の単体パターンの形態異常は最小限度に抑えられる。したがって、前記デバイスの最終完成品サイズは効果的に縮小可能となる。
【０１０１】
本発明は、その特定の好適な実施形態を参照して明示かつ説明したが、添付請求項（クレーム）によって規定した本発明の趣旨及び範囲から逸脱することなく種々の変更及び修正をなし得ることは当業者には明らかであろう。
【図面の簡単な説明】
【０１０２】
【図１】従来技術による高絶縁破壊電圧半導体デバイスの例示図。
【図２】本発明の実施形態に係る高絶縁破壊電圧半導体デバイスの例示図。
【図３】本発明の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図４】本発明の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図５】本発明の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図６】本発明の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図７】本発明の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図８】本発明の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図９】本発明の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図１０】本発明の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図１１】本発明の別の実施形態に係る高絶縁破壊電圧半導体デバイスの例示図。
【図１２】本発明の別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図１３】本発明の別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図１４】本発明の別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図１５】本発明の別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図１６】本発明の別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図１７】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの例示図。
【図１８】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図１９】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図２０】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図２１】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図２２】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図２３】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図２４】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図２５】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの例示図。
【図２６】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図２７】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図２８】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図２９】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図３０】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの例示図。
【図３１】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図３２】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図３３】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図３４】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図３５】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図３６】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの例示図。
【図３７】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図３８】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図３９】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図４０】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図４１】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図４２】本発明のさらに別の実施形態に係る高絶縁破壊電圧半導体デバイスの製造方法を順次説明するプロセスフロー図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【国際調査報告】
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