(57)【要約】  ストレインド・シリコン電圧制御発振器（ＶＣＯ）は、ストレインド・シリコン層を有する第１Ｐチャネル金属酸化膜半導体（ＰＭＯＳ）装置を含み、ストレインド・シリコン層を有する第２ＰＭＯＳ装置に結合される。
2007511113.tif 000002
【特許請求の範囲】
【請求項１】
ストレインド・シリコン層を有する第１ＰＭＯＳ装置を少なくとも具備することを特徴とする電圧制御発振器（ＶＣＯ）。
【請求項２】
前記第１ＰＭＯＳ装置は、ソース領域、ドレイン領域、ゲート領域、およびボデーを含み、
前記ボデーは、少なくとも前記第１ＰＭＯＳ装置内の埋込チャネル伝導を増大させるためにバイアス電圧源に結合され、前記ＶＣＯ内のフリッカ雑音を低減させることを特徴とする請求項１記載のＶＣＯ。
【請求項３】
前記第１ＰＭＯＳ装置にクロス結合された、ストレインド・シリコン層を有する第２ＰＭＯＳ装置をさらに含むことを特徴とする請求項１記載のＶＣＯ。
【請求項４】
前記第１ＰＭＯＳ装置は、第１ソース領域、第１ドレイン領域、第１ゲート領域、および第１ボデーを含み、
前記第２ＰＭＯＳ装置は、第２ソース領域、第２ドレイン領域、第２ゲート領域、および第２ボデーを含み、
前記第２ゲート領域は前記第１のドレイン領域に結合され、また、前記第２ドレイン領域は前記第１ゲート領域に結合されることを特徴とする請求項３記載のＶＣＯ。
【請求項５】
前記第１および第２ボデーは、前記第１および第２ＰＭＯＳ装置内の埋込チャネル伝導を増大させるために前記第１バイアス電圧源に結合され、前記ＶＣＯ内のフリッカ雑音を低減させることを特徴とする請求項４記載のＶＣＯ。
【請求項６】
ストレインド・シリコン層、第３ソース領域、第３ドレイン領域、第３ゲート領域、および第３ボデーを有する第３ＰＭＯＳ装置をさらに含み、前記第３ＰＭＯＳ装置は前記ＶＣＯにテール電流源を提供することを特徴とする請求項５記載のＶＣＯ。
【請求項７】
第１、第２、および第３ボデーは、前記第１、第２、および第３ＰＭＯＳ装置内の埋込チャネル伝導を増大させるために第１バイアス電圧源に結合され、前記ＶＣＯ内のフリッカ雑音を低減させることを特徴とする請求項６記載のＶＣＯ。
【請求項８】
前記第３ＰＭＯＳ装置の前記ゲート領域は、第２バイアス電圧源に結合され、前記第３ＰＭＯＳ装置を通る前記テール電流を制御することを特徴とする請求項６記載のＶＣＯ。
【請求項９】
少なくとも１つの誘導性要素、および少なくとも１つの容量性要素をさらに含み、それぞれが前記第１ＰＭＯＳ装置のドレインと前記第２ＰＭＯＳ装置のドレインとの間に結合されることを特徴とする請求項６記載のＶＣＯ。
【請求項１０】
第１ソース、第１ドレイン、第１ゲート、および第１ボデーを有する少なくとも第１ストレインド・シリコンＰＭＯＳ装置と、
前記第１ＰＭＯＳ装置内の埋込チャネル伝導を増大させるために前記第１ボデーに結合され、前記ＶＣＯ内のフリッカ雑音を低減させる制御バイアスと、
から構成されることを特徴とする電圧制御発振器（ＶＣＯ）。
【請求項１１】
第２ソース、第２ドレイン、第２ゲート、および第２ボデーを有する第２ストレインド・シリコンＰＭＯＳ装置、および、
第３ソース、第３ドレイン、第３ゲート、および第３ボデーを有する第３ストレインド・シリコンのＰＭＯＳ装置をさらに含み、
前記制御バイアスは、前記第２および第３の各ＰＭＯＳ装置内の埋込チャネル伝導を増大させるために前記第２および第３ボデーに結合され、前記ＶＣＯ内のフリッカ雑音をさらに低減させることを特徴とする請求項１０記載のＶＣＯ。
【請求項１２】
前記第２ゲートは前記第１ドレインに結合され、また、前記第２ドレインは前記第１ゲートに結合されることを特徴とする請求項１１記載のＶＣＯ。
【請求項１３】
前記第３ストレインド・シリコンＰＭＯＳ装置を通るテール電流を変調するために前記第３ストレインド・シリコンＰＭＯＳ装置に結合された第２制御バイアスをさらに含むことを特徴とする請求項１２記載のＶＣＯ。
【請求項１４】
少なくとも１つの誘導性要素、および、少なくとも１つの容量性要素をさらに含み、それぞれが前記第１ＰＭＯＳ装置のドレインと前記第２ＰＭＯＳ装置のドレインとの間に結合されることを特徴とする請求項１３記載のＶＣＯ。
【請求項１５】
通信チャネルと、
ＤＲＡＭと、
前記通信チャネルを介して前記ＤＲＡＭに結合された集積回路（ＩＣ）と、
から構成されるシステムであって、
前記ＩＣは出力クロック信号を生成するための位相同期ループ（ＰＬＬ）を有し、前記ＰＬＬは電圧制御発振器を含み、前記電圧制御発振器は、
第１ボデー端子を有する少なくとも第１ストレインド・シリコンＰＭＯＳ装置と、
各ＰＭＯＳ装置内の埋込チャネル伝導を増大させるために前記ストレインド・シリコンＰＭＯＳ装置の前記ボデー端子に結合され、前記ＶＣＯ内のフリッカ雑音を低減させる制御バイアスと、
を含むことを特徴とするシステム。
【請求項１６】
ソース、ドレイン、ゲート、および第２ボデー端子を有する第２ストレインド・シリコンＰＭＯＳ装置をさらに含み、前記第２ゲートは前記第１ドレインに結合され、また、前記第２ドレインは前記第１ゲートに結合されることを特徴とする請求項１５記載のＶＣＯ。
【請求項１７】
前記集積回路は、中央処理装置、前記中央処理装置に結合されたメイン・メモリ、および前記中央処理装置および前記メイン・メモリに結合された少なくとも１つの入力／出力モジュールをさらに含むことを特徴とする請求項１５記載のシステム。
【請求項１８】
前記集積回路は、マイクロプロセッサであることを特徴とする請求項１５記載のシステム。
【請求項１９】
前記通信チャネルに結合されたネットワーキング・インターフェイスをさらに含むことを特徴とする請求項１５記載のシステム。
【請求項２０】
前記システムは、セットトップ・ボックス、エンターテインメント・ユニット、およびＤＶＤプレーヤから選択された１つであることを特徴とする請求項１５記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は一般に電子機器に関し、より詳しくはストレインド・シリコン(strained-silicon)電圧制御発振器（ＶＣＯ）に関するが、本発明の範囲はこれに制限されない。
【背景技術】
【０００２】
電圧制御発振器（ＶＣＯ）は、位相同期ループ（ＰＬＬ）およびシンセサイザ内のコンポーネントとして長年にわたって使用され、また、特にクロック周波数生成領域において広範な適用性を有してきた。例えばＰＬＬは、入力参照信号に由来する所望の出力周波数を有する出力クロック信号を生成するために、一般にフィードバック・コンフィギュレーション内で使用される。より明確には、ＰＬＬ／シンセサイザは、比較的低周波数の入力信号に基づいて所望の動作／出力周波数を達成するために、マイクロプロセッサおよびワイヤレス送受信機内でしばしば使用される。
【０００３】
これらの装置の動作速度を増加させるという要求、ならびに電子回路および装置の小型化に対する絶え間ない圧力に対して、動作雑音は、かかる回路および装置の設計における重要かつ制限的な要因となってきた。特にフリッカ雑音は、低周波数において、シリコンベースの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）装置内の支配的な雑音源になった。実際、フリッカ雑音は、しばしばベースバンド／低周波数回路の達成可能なダイナミック・レンジを制限し、無線周波数（ＲＦ）回路において重大な設計制限となる。ＶＣＯでは、装置レベルのフリッカ雑音は、位相雑音にアップコンバートされる。これによって、通信システムにおいて隣接するチャネルの干渉が生じることがある。
【０００４】
ＭＯＳＦＥＴ内のフリッカ雑音は、主にＳｉ−ＳｉＯ２インターフェイス付近の荷電キャリヤのランダムなトラップおよびデトラップによる。かかるキャリヤのトラップ／デトラップのプロセスは、チャネルのキャリヤ密度を変調させるために作用し、荷電キャリヤの表面移動度に変動を生ぜしめる。酸化膜トラップおよび表面準位の時定数が遅いために、フリッカ雑音の雑音スペクトル密度は周波数に反比例し、したがって、一般に１／ｆ雑音と呼ばれる。
【０００５】
多くのＶＣＯは、典型的には、ＮＭＯＳテール電流源(tail-current source)およびオンチップ・インダクタおよびバラクタと同様に、ｎチャネル金属酸化膜半導体（ＮＭＯＳトランジスタ）と相互に結合されたｐチャネル金属酸化膜半導体（ＰＭＯＳトランジスタ）を使用する。多種多様の要因がＶＣＯ内の位相雑音の生成の原因となり得るが、テール電流源および相互に結合されたＭＯＳ装置内のフリッカ雑音は、雑音の主な原因であることが知られている。さらに、典型的なＶＣＯを使用して構築されたトランシーバー・システムは、隣接したチャネルからの干渉を受けるか、あるいは、ＰＬＬ／シンセサイザのループ帯域幅の外側に集積された位相雑音のために高い残余ビット誤り率を有する。
【０００６】
過去において多種多様の雑音抑圧技術が試みられたが、これらのアプローチはすべて追加のコンポーネントまたは処理工程を必要とするので、費用および設計時間が増加する。
【発明の開示】
【０００７】
本発明は、添付図面中に示された実施例によって記述されるが、これらによって制限されるものではなく、図面中の同様の参照番号は同様の要素を表示する。
【０００８】
以下の詳細な記述において、本発明の実施例についての理解をより完全なものとするために、多数の特定の詳細事項が述べられる。しかしながら、当業者は、かかる実施例がこれらの特定の詳細事項の範囲を越えて実施される場合があることを理解するであろう。また、周知の方法、手順、コンポーネント、および回路については詳細に記述されない。
【０００９】
ここでは多様な個別の動作について記述されるが、単なる記述の順序は、これらの動作が示された順序で必然的に行なわれることを意味すると解釈されるべきでない。
【００１０】
本明細書全体にわたって用いられる「一実施例」または「ある実施例」とは、その実施例に関して記述された特定の機能、構造、または特性が、本発明の少なくとも１つの実施例に含まれることを意味する。したがって、本明細書全体にわたり様々な箇所で「一実施例において」または「ある実施例において」という文言が用いられるが、それらの全てが必ずしも同じ実施例または発明に関するものではない。さらに、特定の機能、構造、または特性は、１つまたはそれ以上の実施例において任意の適切な方法で組み合わされる場合もある。最後に、本出願において使用される用語「含む(comprising)」、「包含する(including)」、「有する(having)」、およびこれらと同種の用語は、同意語であると意図されている。
【００１１】
ここでは、本発明の１つの実施例に従って、少なくとも１つのストレインド・シリコンＭＯＳＦＥＴ装置を含む電圧制御発振器（ＶＣＯ）について記述される。より明確には、本発明の１つの実施例に従って、ストレインド・シリコンＰＭＯＳ装置がＰＭＯＳ装置内で増大した埋込チャネル伝導を生成するために制御バイアスと共に用いられ、それによってＶＣＯ内のフリッカ雑音および派生的な位相雑音が低減される。
【００１２】
ここで使用されるように、ストレインド・シリコンとは、化合物内部の原子が互いに整列しようとする自然傾向によって「引き延ばされた(stretched out)」シリコンを称するが、本発明はこれに制限されない。一実施例によれば、シリコン原子よりも更に間隔を開けて原子が配置されている基板上にシリコンが堆積されると、シリコン内の原子は下部の原子と並ぶように引き延ばされ、効果的にシリコンが「引っ張られる(strained)」。ストレインド・シリコン内では、典型的には電子が受ける抵抗がより小さくなり、そのために電子は非ストレインド・シリコン内よりも速く流れることができる。しかしながら、残念なことに、少なくとも一部で電子の移動度／伝導が増大するために、ＭＯＳＦＥＴ装置内でストレインド・シリコンを使用すると、装置の酸化物インターフェイス付近の酸化物トラップ内で電荷のトラッピングおよびデトラッピングが増加するという傾向によって装置内でフリッカ雑音が増加する。
【００１３】
本発明の一実施例において、負電圧バイアスは、ストレインド・シリコンのＰＭＯＳ装置の基板／ボデー（後部ゲートとも称される）に印加され、ＰＭＯＳ装置の酸化物インターフェイス（および対応するトラップ）から遠ざけるようにキャリヤ輸送（例えば正孔）を引きつけ、その結果ＰＭＯＳトランジスタ内のフリッカ雑音が低減し、さらに、かかるＰＭＯＳトランジスタを使用するＶＣＯ内の位相雑音が低減する。バイアスは、固定および／または安定であってもよく、あるいは、バイアスは、時間に応じて変化してもよい。一実施例では、かかるバイアスを印加することにより、多数キャリヤの輸送は、ストレインド・シリコン層の下にある埋込シリコン・ゲルマニウムＳｉＧｅチャネル内で生じることを強いられ、その結果、多数キャリヤのフローが増加し、さらにフリッカ雑音も増大する。荷電キャリヤが酸化物インターフェイスから離れれば離れるほど、典型的にはキャリヤ・フローに対する制御がしにくくなるので、かかる埋込チャネル輸送は従来の装置において典型的には望ましくない。しかしながら、発振器に関連する少なくとも一部の正帰還配列のために、減少したゲート制御の影響は最小である。
【００１４】
図１は、ストレインド・シリコンＰＭＯＳ装置１０の一例を図示し、そこではキャリヤ輸送は、Ｓｉ／ＳｉＧｅ（リラックスド）インターフェイスで形成されたヘテロ接合の下部で生じる。図１に示すように、ＰＭＯＳ装置１０は、その上に多様なエピタキシャル層を有するベース・シリコン基板１５（ＰＭＯＳ装置ボデーとも称される）を含む。ここで使用される用語「基板」は、多様なプロセス動作によって所望のマイクロエレクトロニクス・コンフィギュレーションに変形される基礎的なワークピースである物理的なものをいう。基板は、半導体材料、非半導体材料、または、半導体および非半導体材料の組合せによって作られる。図１において、ＰＭＯＳ装置１０は、Ｓｉ基板１５上に形成されたグレイデッドＳｉＧｅ２０の緩衝層を含むが、本発明はこれに制限されない。一実施例において、ＳｉＧｅ層２０は、グレイデッドＧｅコンポジションを有するＳｉ１−ｘＧｅｘ緩衝層を表わす。リラックスドＳｉＧｅ２５の層は、グレイデッドＳｉＧｅ膜２０上に形成される。一実施例において、Ｓｉ０.７Ｇｅ０.３のＳｉＧｅコンポジションがＳｉＧｅ層２０に使用される。ソースおよびドレイン領域３０ａおよび３０ｂは、エピタキシに先立ってＳｉ基板１５内に形成されたＰ型ウェルを表わす。その後、ストレインドＳｉ層３５が、例えばリラックスドＳｉＧｅ層２５上のアプリケーションｆ  Ｓｉによって、リラックスドＳｉＧｅ層２５上に形成される。次に、酸化層４０がストレインド・シリコン層３５上に形成され、その結果、図１の拡大図に示されるような酸化物インターフェイス３７内にトラップが生じる。一実施例において、酸化層４０はＳｉＯ２で構成されてもよい。最後に、ポリシリコン・ゲート４５が酸化層４０上に形成され、図示されるように、ソース、ゲート、およびドレイン端子がその上に構築される。一実施例において、第４の端子／後部ゲート（図示せず）はボデー／Ｓｉ基板１５に関係し、ＰＭＯＳ装置１０のボデーへの電圧バイアスの印加を促進する。
【００１５】
ソースおよびドレイン端子は、ソース領域３０ａおよびドレイン領域３０ｂにそれぞれ結合される。ソース／ドレイン端子は、ＦＥＴ（例えばＮチャネルとＰチャネルの両方）内の端子に関連し、それらの間で、ゲート端子に印加された電圧に起因する電界の影響下での半導体表面の反転に続いて電界の影響下で導電が生じる。結局、ソースおよびドレイン端子は、幾何学的対称に製作されるが、用語「ソース」および「ドレイン」は互換的に使用することができる。
【００１６】
本発明の一実施例に従って、ソース３０ａおよびドレイン領域３０ｂの間の導電は、酸化物インターフェイス３７の下の埋込チャネル輸送として生じる。しかしながら、本発明の多様な実施例に関してここに記述された埋込チャネル輸送は、対応する装置（例えばＰＭＯＳ装置１０）内に引っ張りを生成するために適用されるプロセス、または、同様の目的を達成するために使用されるエピタキシャル層のシーケンスに対する不可知論であることに注目されたい。したがって、図１のＰＭＯＳ装置は、特定の構成および構造に関して記述されたが、他の同様の構成および構造もまた、本発明の精神および範囲を逸脱することなく実行することができる。例えば、ＰＭＯＳ装置１０のシリコンは、エピタキシャルＳｉＧｅを用いた二軸面内引張歪、伸張性フィルムによる引張り、および、機械的な力による引張り等の多様なメカニズムによって引き延ばすことができ、これについては、例えば、エレクトロン・デバイセズ・ミーティング２００２、ＩＥＤＭ’０２．ダイジェスト、インターナショナル、８−１１、２００２年１２月、６１〜６４ページに掲載されたＴｈｏｍｐｓｏｎ，Ｓ．他による「５０ｎｍストレインド・シリコン・チャネル・トランジスタ、７層のＣｕ相互接続、低いｋのＩＬＤ、および１μｍ２ＳＲＡＭセルを特色とする９０ｎｍロジック技術」と題する論文に記載されている。
【００１７】
図２は、図１のストレインド・シリコンＰＭＯＳ装置表面における平衡状態バンド図の一例を示す。図のように、価電子帯の電位のウェルは、リラックスドＳｉＧｅ層内に存在する。このバンド・オフセットは、ＰＭＯＳ装置内に埋め込まれた電位のウェルを生じ、その中を正孔が流れる。それは、（例えば、酸化物インターフェイスから離れて）埋め込まれているので、正孔に対するランダムなトラップおよびデトラップは減少し、それによって装置内のフリッカ雑音が低くなるであろう。
【００１８】
図３は、本発明の一実施例に従ったＶＣＯの一例を図示する。ＶＣＯ１００は、図のように互いに結合された３つのストレインド・シリコンのＰＭＯＳ装置（１０ａ，１０ｂ，１０ｃ）、誘導性要素１２０、および容量性要素１２２を含むが、本発明の範囲はこれに制限されない。特に、ＰＭＯＳ装置１０ａおよびＰＭＯＳ装置１０ｂは、クロス結合するように示される。すなわち、ストレインド・シリコンＰＭＯＳ装置１０ａのゲート領域１１８ａは、ストレインド・シリコンＰＭＯＳ装置１０ｂのドレイン領域１１６ｂに結合される。また、ストレインド・シリコンＰＭＯＳ装置１０ｂのゲート領域１１８ｂは、ストレインド・シリコンＰＭＯＳ装置１０ａのドレイン領域１１６ａに結合される。さらに、ストレインド・シリコンＰＭＯＳ装置１０ａ，１０ｂのソース端子１１２ａ，１１２ｂは共に結合され、一方、容量性要素１２２および誘導性要素１２０は、ストレインド・シリコンＰＭＯＳ装置１０ａ，１０ｂの各ドレイン領域に結合される。さらに、ストレインド・シリコンＰＭＯＳ装置１０ｃのソース領域１１２ｃは、ＶＣＯへのテール電流源として誘導性要素１２０に結合される。
【００１９】
本発明の一実施例に従って、図示されたストレインド・シリコンＰＭＯＳ装置のそれぞれ（１０ａ〜１０ｃのそれぞれ）のボデー（１１４ａ〜１１４ｃ）は、バイアス電圧源（Ｂｉａｓ−１）に結合され、ストレインド・シリコン装置（１０ａ，１０ｂ，１０ｃ）内で、埋込チャネル輸送を増大し、一方でフリッカ雑音の低減を促進する。同様に、ストレインド・シリコンＰＭＯＳ装置１０ｃを通って流れるテール電流は、ストレインド・シリコンＰＭＯＳ装置１０ｃのゲート領域１１８ｃへの第２のバイアス電圧源（Ｂｉａｓ−２）のアプリケーションを通じて制御される。一実施例において、バイアス電圧源（例えばＢｉａｓ−１またはＢｉａｓ−２）の一方は、外部意思決定／フィード・バック回路（図示せず）に結合され、ストレインド・シリコン装置１０ａ〜１０ｃに動的な電圧制御を提供する。例えば、外部意思決定／フィード・バック回路は、フリッカ（または位相）雑音が許容しがたいレベルに近づいているかどうかを決定するためのシステムの最小感度（隣接したチャネル・パワーのような）を決定するために使用される。これに応答して、意思決定／フィード・バック回路によってＢｉａｓ−１電圧がよりネガティブになり、より多くの正孔を表面から遠ざけるように引きつけ、それによってシステム雑音が低減する。
【００２０】
図示された実施例では、ＶＣＯ１００の各ＰＭＯＳ装置は、ストレインド・シリコンＰＭＯＳ装置であると記述されたが、それにもかかわらず、ストレインド・シリコンＰＭＯＳ装置（１０ａ，１０ｂ，１０ｃ）の１つ以上が、本発明の精神および範囲から逸脱することなく、（例えば、ストレインド・シリコンを含まない）従来のＰＭＯＳ装置で代替されてもよい。
【００２１】
図４は、図３のＶＣＯ１００におけるシミュレートされた位相雑音を示すグラフである。図４に関し、上述のストレインド・シリコン装置１０ａ〜１０ｃに代表されるより低いフリッカ雑音係数が使用されるときに、ＶＣＯ１００の位相雑音が改善されていることが理解される。異なるフリッカ雑音係数を使用することによって、埋込チャネルの正孔輸送の装置レベル効果に接近することが試みられる。
【００２２】
図５は、本発明の一実施例に従って、１またはそれ以上のストレインド・シリコンＰＭＯＳ装置を備えたＶＣＯ１００を含む位相同期ループ（ＰＬＬ）２００を示す。図のように、ＰＬＬ２００は、（電圧制御発振器（ＶＣＯ）１００の周波数分割出力信号の形式で）参照信号２０４とフィードバック・クロック信号２０６との間の位相差を監視するための位相周波数検出器（ＰＦＤ）２０２を含む。ＰＦＤ２０２は、ＵＰ制御信号２１０およびＤＯＷＮ制御信号２１２を生成し、それぞれがチャージ・ポンプ２１４にループ・フィルタ２１６を充電および放電させる。ループ・フィルタ２１６の両端に生成されるループ制御電圧２１８は、ＶＣＯ１００の出力周波数を決定する。さらに、チャージ・ポンプ２１４を駆動するＵＰおよびＤＯＷＮ制御信号２１０，２１２は、適切なループ・フィルタ制御電圧２１８を設定し、ＰＦＤ２０２に加わる入力信号間の位相エラーを最小限に維持する。さらに、バイアス・ジェネレータ２２０は、２つのバイアス電圧、ＢＩＡＳ−１およびＢＩＡＳ−２を生成する。一実施例において、Ｂｉａｓ−２は、ストレインド・シリコンＰＭＯＳ装置１０ｃを通るテール電流およびＶＣＯ１００の出力を制御する。一実施例において、Ｂｉａｓ−１は、ストレインド・シリコンＰＭＯＳ装置１０ａ〜１０ｃのボデーに結合され、それぞれの装置を通る埋込チャネル輸送の量を制御する。一実施例では、Ｂｉａｓ−１がよりネガティブになるにつれて、ストレインド・シリコンＰＭＯＳ装置１０ａ−１０ｃを通る埋込チャネル輸送が増大し、それに対応してＰＬＬ２００内の位相雑音が低減する。
【００２３】
図６は、本発明の１つ以上の実施例に従った１またはそれ以上のストレインド・シリコンＰＭＯＳ装置を有するＶＣＯが組み込まれたＰＬＬ回路を使用する、多くの可能なシステムのうちの１つを示す。ＶＣＯ１００（図３に関して記述された）は、集積回路（ＩＣ）３００の一部として、ＰＬＬ回路２００（図５に関して記述された）内で実行される。ある実施例において、ＩＣ３００はマイクロプロセッサである。しかしながら、他の実施例では、ＩＣ３００は特定用途向けＩＣ（ＡＳＩＣ）であってもよい。
【００２４】
図６に示された実施例では、図のように、システム３０２は、メイン・メモリ３０８、グラフィックス・プロセッサ３１０、大容量記憶装置３１２、および入力／出力モジュール３１４をさらに含み、これらは通信チャネル３１６を介して互いに結合されている。メモリ３０８としては、例えばスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）およびダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が含まれるが、これらに制限されない。大記憶装置３１２としては、例えば、ハードディスク・ドライブ、コンパクト・ディスク・ドライブ（ＣＤ）、デジタル・バーサティル・ディスク・ドライブ（ＤＶＤ）等が含まれるが、これらに制限されない。入力／出力モジュール３１４としては、キーボード、カーソル制御装置、ディスプレイ、ネットワーク・インターフェイス等が含まれるが、これらに制限されない。通信チャネル３１６は、ペリフェラル・コントロール・インターフェイス（ＰＣＩ）バス、インタストリー・スタンダード・アーキテクチャ（ＩＳＡ）バス等を含む１またはそれ以上の有線またはワイヤレス通信チャネルを表わすが、これらに限定されない。多様な実施例において、システム３０２は、ワイヤレス携帯電話、パーソナル・デジタル・アシスト、ポケットＰＣ、タブレットＰＣ、ノートＰＣ、デスクトップ・コンピュータ、セットトップ・ボックス、エンターテインメント・ユニット、ＤＶＤプレーヤ、およびサーバ等である。
【００２５】
ここでは特定の実施例について図示され、また記述されたが、同様の目的の達成を意図するものであれば、いかなる配列であっても示された特定の実施例の代わりに用いることができることを、当業者は理解するであろう。本出願は、本発明のあらゆる適応または変更をもカバーするように意図される。したがって、本発明が請求項およびこれと均等の範囲のみによって制限されることは明白に意図されている。
【図面の簡単な説明】
【００２６】
【図１】Ｓｉ／ＳｉＧｅ（リラックスド）インターフェイスで形成されたヘテロ接合の下部でキャリヤ輸送が生じる、ストレインド・シリコンＰＭＯＳ装置の一例を示す。
【図２】図１のストレインド・シリコンＰＭＯＳ装置の表面の平衡状態のバンド図を示す。
【図３】本発明の一実施例に従ったＶＣＯを示す。
【図４】図３のＶＣＯ内のシミュレートされた位相雑音を示すグラフである。
【図５】本発明の一実施例に従って、１またはそれ以上のストレインド・シリコンのＰＭＯＳ装置を有するＶＣＯを含む位相同期ループ（ＰＬＬ）を示す。
【図６】図５のＰＬＬ回路が使用されるシステムを示す。
【図１】
2007511113.tif 000003
【図２】
2007511113.tif 000004
【図３】
2007511113.tif 000005
【図４】
2007511113.tif 000006
【図５】
2007511113.tif 000007
【図６】
2007511113.tif 000008
【国際調査報告】
2007511113.tif 000009
2007511113.tif 000010
2007511113.tif 000011