(57)【要約】  フローティング・ディフュージョン・ノードに付随するゲート・キャパシタを用いて、フローティング・ディフュージョン・ノードの蓄積容量を選択的に増やす画素セルが提供される。ゲート・キャパシタは、画素セルの他のゲートを形成するのに用いる同じ工程段階のときに同時に形成されてよい。蓄積ノードの固有容量だけで、低輝度条件下では十分であることがある。高輝度条件では、ゲート・キャパシタの選択的な起動がなされることになり、したがって蓄積ノードの容量が、ゲート・キャパシタによって提供される付加容量と合わせて増やされてよい。本発明では、電荷分配または遅れ出力信号の無い広いダイナミック・レンジと高い出力信号を生成する。このような画素セルを形成する方法は、ＣＭＯＳおよびＣＣＤ画像デバイス、ＣＭＯＳおよびＣＣＤ画像デバイス内、ならびにＣＭＯＳおよびＣＣＤ撮像素子の画素配列に応用することができる。
2007535199.tif 000002
【特許請求の範囲】
【請求項１】
光検出器を用いて電荷を生成すること、
前記光検出器から蓄積ノードへ電荷を転送すること、
前記ノードの電荷蓄積容量を選択的に増やすこと、および
前記ノードへ転送される電荷に応答して電気信号を生成することを含む、イメージ・センサの動作方法。
【請求項２】
前記ノードの前記電荷蓄積容量を選択的に増加する前記行為が、前記ノードに結合されたゲート・キャパシタを選択的に起動することを含む、請求項１に記載の方法。
【請求項３】
前記ゲート・キャパシタを起動することが、前記転送の間に前記光検出器内のほぼ全ての電荷を取り除くように操作することである、請求項２に記載の方法。
【請求項４】
前記ノードの前記電荷蓄積容量を選択的に増加する前記行為が、前記電荷転送より前に行われる、請求項１に記載の方法。
【請求項５】
前記イメージ・センサが、ＣＭＯＳイメージ・センサである、請求項１に記載の方法。
【請求項６】
前記イメージ・センサが、ＣＣＤイメージ・センサである、請求項１に記載の方法。
【請求項７】
基板と、
画素配列とを含む集積回路であって、前記画素配列内の各画素が、
光子エネルギーを受け取り、前記光子エネルギーを光電荷に変換する光検出器と、
前記光電荷を受け取るためのフローティング・ディフュージョン領域と、
前記フローティング・ディフュージョン領域に接続された少なくとも１つのゲート・キャパシタとを含み、各ゲート・キャパシタが前記フローティング・ディフュージョン領域の電荷蓄積容量を増加させる、集積回路。
【請求項８】
前記光検出器が、フォト・ダイオード、フォトゲート、および光導電体からなる群から選択される、請求項７に記載の集積回路。
【請求項９】
少なくとも１つの前記ゲート・キャパシタが、前記フローティング・ディフュージョン領域に電気的に結合された下部キャパシタ・プレートと、一接点に接続された上部キャパシタ・プレートとを含む、請求項７に記載の集積回路。
【請求項１０】
少なくとも１つの前記ゲート・キャパシタが、転送ゲートとリセット・ゲートの間に配置される、請求項７に記載の集積回路。
【請求項１１】
少なくとも１つの前記ゲート・キャパシタが、前記フローティング・ディフュージョン領域の一部分の上に形成される、請求項７に記載の集積回路。
【請求項１２】
前記画素配列が、ＣＭＯＳ画素配列である、請求項７に記載の集積回路。
【請求項１３】
前記画素配列が、タイミングおよび制御回路によって動作される、請求項７に記載の集積回路。
【請求項１４】
前記タイミングおよび制御回路が、少なくとも１つの前記ゲート・キャパシタを選択的に動作させるためのタイミング信号を生成する、請求項１３に記載の集積回路。
【請求項１５】
光子エネルギーを感知し、蓄積する光検出器を基板上に形成すること、
前記基板上に転送ゲートを形成すること、
前記基板上にフローティング・ディフュージョン領域を形成すること、および
前記フローティング・ディフュージョン領域に接続されている前記ゲート・キャパシタを、前記基板の上に形成することを含む、画素を形成する方法。
【請求項１６】
前記ゲート・キャパシタが、前記フローティング・ディフュージョン領域の一部分の上に形成される、請求項１５に記載の方法。
【請求項１７】
入射光を受け取り、光電荷を生成する光電性領域と、
前記光電性領域から光生成電荷を受け取るためのディフュージョン領域と、
切り替え可能に動作して前記ディフュージョン領域の容量を増やす少なくとも１つのキャパシタとを含む撮像素子の画素。
【請求項１８】
各キャパシタが、ゲート・キャパシタである、請求項１７に記載の画素。
【請求項１９】
基板表面あるいは基板表面の下で、それぞれ光子エネルギーを感知するように働き、前記光子エネルギーを光電荷に変換する少なくとも１つの光検出器を起動すること、
蓄積ノードの電荷蓄積容量を増やすためにゲート・キャパシタを起動すること、
各光検出器で生成された前記光電荷を前記蓄積ノードに転送すること、および
前記光電荷を前記蓄積ノードで電気信号に変換することを含む、イメージ・センサに高い変換利得を達成する方法。
【請求項２０】
画像デバイス内の画像画素配列であって、前記画素配列内の各画素が、
光子エネルギーを受け取り、前記光子エネルギーを光電荷に変換する光検出器と、
前記光電荷を受け取るためのフローティング・ディフュージョン領域と、
前記フローティング・ディフュージョン領域に接続された少なくとも１つのゲート・キャパシタとを含み、各ゲート・キャパシタが、選択的に動作して前記フローティング・ディフュージョン領域の電荷蓄積容量を増やす画像画素配列。
【請求項２１】
各光検出器が、フォト・ダイオード、フォトゲート、および光導電体からなる群から選択される、請求項２０に記載の画像画素配列。
【請求項２２】
プロセッサと、
前記プロセッサに結合された画像デバイスとを備えるＣＭＯＳ画像システムであって、
前記画像デバイスが、画素配列を含み、
前記画素配列内の各画素が、光子エネルギーを受け取り、前記光子エネルギーを光電荷に変換する光検出器と、
前記光電荷を受け取るためのフローティング・ディフュージョン領域と、
前記フローティング・ディフュージョン領域に接続された少なくとも１つのゲート・キャパシタとを有し、各ゲート・キャパシタが選択的に前記フローティング・ディフュージョン領域の電荷蓄積容量を増やすＣＭＯＳ画像システム。
【請求項２３】
画素配列の動作用にタイミングおよび制御回路をさらに含む、請求項２２に記載の画像システム。
【請求項２４】
前記タイミングおよび制御回路が、少なくとも１つの前記ゲート・キャパシタを選択的に動作させるためのタイミング信号を生成する、請求項２３に記載の画像システム。
【請求項２５】
少なくとも１つの前記ゲート・キャパシタは、前記画像システムが低輝度および高輝度信号条件に対して増大した応答性を有するようにして全体容量を増やす、請求項２２に記載の画像システム。
【請求項２６】
光生成電荷を入出力するためのレジスタと、
前記蓄積ノードに接続された少なくとも１つのゲート・キャパシタであって、それぞれが選択的に前記蓄積ノードの電荷蓄積容量を増やす、ゲート・キャパシタとを含むＣＣＤ撮像素子。
【請求項２７】
プロセッサと、
前記プロセッサに結合されたＣＣＤ撮像素子とを備えるＣＣＤ画像システムであって、
ＣＣＤ撮像素子が、光生成電荷の入出力用のレジスタと、
前記レジスタから前記光生成電荷を受け取るために接続された蓄積ノードと、
前記蓄積ノードに接続された少なくとも１つのゲート・キャパシタとを含み、各ゲート・キャパシタが、選択的に前記蓄積ノードの電荷蓄積容量を増やすＣＣＤ画像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、付随の蓄積容量を有するイメージ・センサの画素回路に関する。
【背景技術】
【０００２】
イメージ・センサ回路は、画素セルの焦点面アレイを備え、セルのどれもが光生成電荷を蓄積するために基板内の電荷蓄積領域の上に位置する、フォトゲート、光導電体、またはフォト・ダイオードの何れか１つを含む。従来の４トランジスタＣＭＯＳイメージ・センサ（imager）では、画素セルのアクティブ素子は、（１）光子を電荷に変換し、（２）画素電荷を蓄積し、（３）電荷蓄積と同時にフローティング・ディフュージョン・ノードへ電荷を転送し、（４）そのノードへ電荷を転送する前に既知の状態にフローティング・ディフュージョン・ノードをリセットし、（５）読み出す画素を選択し、（６）画素電荷に相当する信号を出力し、増幅する。３トランジスタ画素セルでは、画素セルのアクティブ素子は、（１）光子を電荷に変換し、（２）光変換デバイスによって画素電荷を蓄積し、（３）電荷蓄積前に光変換デバイスを既知の状態にリセットし、（４）読み出す画素を選択し、（５）画素電荷に相当する信号を出力し、増幅する。
【０００３】
図１Ａおよび図１Ｂを参照すると、従来のＣＭＯＳイメージ・センサ４トランジスタ（４Ｔ）画素１０の半導体ウェハ断片が示されている。図１Ａの線１Ｂ−１Ｂに沿った従来のＣＭＯＳイメージ・センサ画素センサの断面図が、図１Ｂに示されている。一般に、画素１０は、ピン・フォト・ダイオード２１内に生成された光電荷を感知ノードとして働くフローティング・ディフュージョン領域２５へ転送するための転送ゲート５０を備える。フローティング・ディフュージョン領域２５は、感知ノードをリセットするためのゲート４０を有するリセット・トランジスタに接続される。ゲート６０を有するソース・フォロワ・トランジスタは、ゲート８０を有する行選択トランジスタに接続される。不純物ドープしたソース／ドレイン領域２２が、ゲート４０，６０および８０に関して提供される。スペーサ９２が、ゲート４０，５０，６０および８０の側面に沿って形成されてよい。
【０００４】
図１Ｂに示されているように、フォト・ダイオード２１は、例として示した基板２０の表面１５の直下の浅いピン・フォト・ダイオードである。一般に、ピン・フォト・ダイオード２１は、ｐ型基板２０内に、ｐ型表面領域２４と、ｎ型フォト・ダイオード領域２６とを含む光電性ｐｎｐ接合領域を備える。トレンチ分離領域２８が、画素配列内で画素を分離するために基板中に形成される。半透明または透明な絶縁層３０が、画素１０を覆って形成されてよい。接点３２（図１Ａ）が、絶縁層３０中に形成されてよく、ソース／ドレイン領域２２、フローティング・ディフュージョン領域２５および他の結線に対し電気的接続を提供してゲート線と画素１０内の他の接続とを繋ぐことができる。
【０００５】
図２は、任意にポリシリコン・キャパシタ（Ｃｐｏｌｙ）１００を使用する従来の４トランジスタ（４Ｔ）ＣＭＯＳイメージ・センサ画素を示す。光子１１２が、ピン・フォト・ダイオード２１の領域内の基板２０の表面１５の直下で吸収される。電子−正孔対が生成され、転送ゲート領域５０が「オフ」である限りピン・フォト・ダイオード２１のｎ−領域２６に電子が集められる。ピン・フォト・ダイオード２１は、ｐｎｐフォト・ダイオードに印加される最高電圧であるピン電位（Ｖｐｉｎ）によって特徴付けられる。転送ゲート５０が作動する（つまり「オン」される）と、光生成電子は、ｎ−領域２６からフローティング・ディフュージョン領域２５に流れ込むことができる。一定期間後に、転送ゲート５０は元の「オフ」状態に切り替えられることになる。
【０００６】
図３は、光蓄積期間の間の従来の４ＴＣＭＯＳセンサ画素の電位図である。画素の井戸を満たす電荷容量が、フォト・ダイオード２１内に生成され、蓄積され得る電子の最大個数になる。透過してダイオード２１に達した光子１１２が、領域２１内に電子を生成する。電子を保持するフォト・ダイオード２１の電荷容量が、網掛けされている領域１２０によって示されている。この領域１２０は、フォト・ダイオード２１のピン電位（Ｖｐｉｎ）およびフォト・ダイオード容量（Ｃｐｄ）によってほぼ決定される。生成された電子の数が最大電荷容量に達した場合、フォト・ダイオード２１は飽和され、この上、入射光子１１２に応答することはできない。過剰な電荷が基板２０を介して隣接の画素に移動するときに、過剰な電荷は隣接の画素に対しブルーミング現象を引き起こす。電子が、ゲート５０のオンによってフォト・ダイオード２１からフローティング・ディフュージョン・ノード２５に転送される場合、電子を蓄える「容量」はフローティング・ディフュージョン・ノード２５の容量およびキャパシタ１００の容量によって決定される。
【０００７】
図４は、従来の４トランジスタ（４Ｔ）ＣＭＯＳセンサ画素セル中の例示的な電荷転送動作を示す。フォト・ダイオード２１の井戸一杯の容量が、フローティング・ディフュージョン２５の電荷保持容量より大きいとき、フォト・ダイオード２１とフローティング・ディフュージョン・ノード２５との間で電荷の分配がある。この場合、転送ゲート５０が「オフ」状態に戻るときに、フォト・ダイオード２１は、信号電荷を維持し、その電荷は、次の画面の生成信号電荷と混合され残像を引き起こすことになる。このフローティング・ディフュージョン２５の飽和が、従来の４トランジスタ（４Ｔ）画素のダイナミック・レンジを制限する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
画素の寸法が小型化されるに従って、低下したフローティング・ディフュージョン・ノードの容量が、さらに画素のダイナミック・レンジを低下させていることが分かる。したがって、画素は小型化してもなお、低輝度条件や高輝度条件でも良好な出力応答を提供するように、ダイナミック・レンジを改善することが望ましい。この目的のために、蓄積キャパシタ、たとえば図２のキャパシタ１００が、フローティング・ディフュージョン・ノードと共に用いて電荷蓄積容量を増やすことを目指して提案されている。たとえば、Rhodesの米国特許第6,429,470号および米国特許第6,204,524号を参照されたい。しかし、このようなキャパシタは、フローティング・ディフュージョン・ノードの容量を増やす一方、やはりフローティング・ディフュージョン・ノードと共に回路中に常駐するので比較的柔軟さがない。さらに、フローティング・ディフュージョン・ノードと結合されたキャパシタを形成するのに、追加の工程段階が必要となる。
【課題を解決するための手段】
【０００９】
本発明の実施形態では、フローティング・ディフュージョン・ノードの蓄積容量を増やすために、選択的に動作されるフローティング・ディフュージョン・ノードに付随したゲート・キャパシタを有する４トランジスタ（４Ｔ）画素セルを提供する。そのゲート・キャパシタは、画素セルのトランジスタの他のゲートと同時に、同じ工程段階を使用して経済的に形成することができる。
【００１０】
ある場合には、蓄積ノードの固有容量にだけ頼るのが望ましいことがあり、一方他の場合には、蓄積ノードの固有容量にプラスして付加的容量によって提供される付加容量にも頼るのが望ましいことがある。そのゲート・キャパシタは、蓄積ノードに対し必要あるいは要望に応じて容量を追加するために選択的に動作されることができる。
【００１１】
本発明の前述および他の特徴および利点は、添付の図面および本発明の図示の例示的実施形態に関して提供される以下の詳細な説明からさらに明らかになるであろう。
【００１２】
本発明の前述および他の利点ならびに特徴は、添付の図面を参照して以下に提供される例示的実施形態の詳細な説明からさらに明らかになるであろう。
【発明を実施するための最良の形態】
【００１３】
以下の詳細な説明において、本発明が実施され得る種々の特定の実施形態に対して言及される。これらの実施形態は、当業者が本発明を実施することができるよう十分詳細に説明されており、また他の実施形態が使用されてもよいし、本発明の趣旨あるいは範囲を逸脱せずに構造的かつ論理的変更がなされてもよいことが理解されよう。
【００１４】
用語「基板」および「ウェハ」は、以下の説明において交換可能に用いられてよく、回路が中や表面に形成されるであろうどんな半導体構造も含むことができる。その構造は、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイア（ＳＯＳ）、ドープおよびアンドープ半導体、基礎の半導体用基体によって支持されるシリコンのエピタキシャル層、および他の半導体構造の何れかを含むことができる。半導体は、シリコン・ベースである必要はない。半導体は、シリコン・ゲルマニウム、ゲルマニウム、またはヒ化ガリウムであってもよい。以下の説明で、基板に対して言及される場合、基礎の半導体もしくは基体内またはその上に、層、領域、または接合を形成するために前のプロセル段階が利用されていることがある。
【００１５】
用語「画素」は、電磁放射を電気信号に変換するためのトランジスタなどの、光検出器およびデバイスを含む画像素子の単位セルを指すものとする。説明のために、代表的な画素が図および本明細書に示されており、一般に撮像素子イメージ・センサ内の全ての画素の製造は、同時に同様の方法で進められることになる。同様の参照番号の前記要素は、図５〜８に示された同様の要素を指す。
【００１６】
本発明は、半導体デバイスの他の構成部品と集積するために、どんな配列や方向にある画素セルにも適用できると理解されたい。本発明は、光生成電荷の初期蓄積用にフォト・ダイオードの代わりに、フォトゲート、光導電体または他の画像・電荷変換デバイスを任意に含むこともできる。
【００１７】
本明細書中、本発明の記載に用いられるように、「ｎ型」、「ｐ型」などの場合に「ｎ」、「ｐ」の呼称が、それぞれ多数キャリアとして電子、正孔型キャリアを促進するドナー、アクセプタ型不純物を示すために、一般の方式に倣って使用される。不純物型と共に添え字として用いられる場合、「＋」の記号は、その不純物のドーピング濃度が、添え字「＋」の無い不純物型を識別する丁度その文字に対応するドーピングより高いことを意味すると看做されるべきである。逆に不純物型と共に添え字として用いられる場合、「−」の記号は、その不純物のドーピング濃度が、添え字「−」の無い不純物型を識別する丁度その文字に対応するドーピングより低いことを意味すると見なされるべきである。
【００１８】
図５は、本発明に従って構成された画素の第１実施形態の上面図を示す。図５は、トランジスタ・ゲート５０、リセット・トランジスタ・ゲート４０、ソース・フォロワ・トランジスタ・ゲート６０および読み出しトランジスタ・ゲート８０を備える４トランジスタ画素２１０を示す。フォト・ダイオード２１およびフローティング・ディフュージョン・ノード２５も示されている。トランジスタと、それに関連するゲート５０，４０，６０および８０と、フォト・ダイオード２１と、フローティング・ディフュージョン・ノード２５とは、図１Ａの同様の参照番号の構造と同じ機能を有する。さらに図５に示された画素は、フローティング・ディフュージョン・ノード２５に電気的に結合された１つの下部キャパシタ・プレートおよび接点８３に接続された上部キャパシタ・プレートを有するフローティング・ディフュージョン・キャパシタ８２を備える。図１Ａ、１Ｂおよび２に関連して上で説明したように、同様の参照番号の要素の構造および動作は、やはり図５の同様の構造に当てはまる。
【００１９】
図５に示されているように、フローティング・ディフュージョンキャパシタ８２は、フローティング・ディフュージョン・ノード２５の一部を覆って形成され、転送ゲート５０とリセット・ゲート４０との間に置かれる。キャパシタ８２は、フローティング・ディフュージョン・ノード２５を含む活性領域を覆う。キャパシタ８２は、従来の画素上のトランジスタ・ゲートに比べると広い領域を占めることができる。キャパシタ８２の下部電極は、フローティング・ディフュージョン・ノード２５なので、キャパシタ８２は、ソース端子だけが必要でドレイン端子は必要ない。キャパシタ８２の上部電極に電気的に結合される接点８３と接続するように、金属線路が作られてもよい。図５は、やはりソース・フォロワ・ゲート６０および行選択ゲート８０（図１に関連して前述された）も示す。
【００２０】
キャパシタ８２は、転送ゲート５０を含む、画素のトランジスタのポリシリコン・ゲートと類似した方法で、かつ画素セルのトランジスタの他のゲートを形成するのに使用される工程段階と同時に形成されてよい。たとえば、ゲート酸化物層として基板の上に、絶縁物層がブランケット形成され、次いで、ポリシリコン・ブランケット層が形成され、その後で絶縁層のブランケット形成がされてもよい。次いで、その層は、フォト・リソグラフィによってパターン化されて、キャパシタ８２および他のトランジスタ・ゲートを形成する。したがって、ゲート・キャパシタ８２、転送ゲート５０、ソース・フォロワ・ゲート６０、行選択ゲート８０およびリセット・ゲート４０ならびに画素配列を含むチップ上の他のトランジスタのゲート構造を形成するためのマスク形成段階およびエッチング段階が、全て同時に実施されてよい。キャパシタ８２は、イメージ・センサの光電性領域、たとえばフォト・ダイオード２１を遮らない領域に形成される。
【００２１】
図６は、図５の線Ａ−Ａ’に沿う図５に示した画素の断面図を示す。図６に示したように、キャパシタ８２は、トレンチ分離領域２８の少なくとも一部分の上に位置するが、キャパシタ８２は、転送ゲート５０、リセット・ゲート４０、ソース・フォロワ・ゲート６０、行選択ゲート８０、および画素配列を含むチップ上の他のトランジスタのゲート構造を形成するための同じ工程段階を使用して基板２０の他のどの部分の上に形成されてもよいと理解されたい。任意に、たとえば化学気相堆積法（ＣＶＤ）または別の堆積技術を使用して施された、ＴＥＯＳ（テトラオルトケイ酸エチル）または他のゲート上に形成された化合物被膜のキャップ層があってもよい。
【００２２】
図６に示したように、任意の側壁スペーサ９２が、転送ゲート５０およびキャパシタ８２の両側面に沿って形成されているのが分かる。同様の参照番号の前記要素は、やはり図６に示した同様の要素を指す。任意の接点８３が、キャパシタ８２の上面に形成されているのが分かる。トレンチ分離領域２８が、ＳＴＩ工程、ＬＯＣＯＳ（Local Oxidation of Silicon）工程、あるいは他の適する工程によって形成することができる。
【００２３】
半透明または透明の絶縁層（図示せず）が、画素の要素上に任意に形成されてよい。このような層には、適切に平坦化可能である任意の、ＳｉＯ２、ＢＰＳＵ、ＰＳＧ、ＢＳＧ、ＳＯＢ、ＢＰＳＧまたはＴＥＯＳのような材料を含むことができる。ソース／ドレイン領域、フローティング・ディフュージョン領域２５に対する電気的接続ならびにゲート線と画素２１０内の他の接続とを繋ぐ別の配線を提供するために、通常の加工方法が、たとえば絶縁層中に接点（図示せず）を形成するために実行されてよい。次いで、コンタクト・ホールが金属被覆されて、フォトゲート、リセット・ゲート、転送ゲートおよびディフュージョンに電気的接点が提供される。
【００２４】
一般に、工程段階は、必要に応じてあるいは特定の工程の流れの都合に合わせて変えられてよい。製造方法の上記説明は、単に例として示したものである。上述された技術は、製造技術の幅広い違いのある中で実施されてよい。
【００２５】
図５〜８を参照すると、フローティング・ディフュージョン・ノード２５と関連してゲート・キャパシタ８２は、フローティング・ディフュージョン・ノード２５の蓄積容量を選択的に増やすことができる。ある場合には、たとえば低輝度条件の下では、フローティング・ディフュージョン・ノード２５の固有容量だけに頼るのが望ましいことがある。このような低輝度条件の下では、キャパシタ８２は、「オフ」または非活動状態に維持され、したがってキャパシタ８２は、起動されず、接点８３は、浮き状態か、接地されている。より高輝度条件を含む他の場合には、フローティング・ディフュージョン・ノード２５の固有容量とキャパシタ８２とによって提供される付加容量の両方に頼るのが望ましいことがある。このような「高輝度」条件の下では、たとえば、ゲート・キャパシタ８２は、接点８３に電圧を印加することによって選択的に起動され、付加の電荷蓄積容量が提供される。このキャパシタ８２の選択的ゲートは、フォト・ダイオード２１からノード２５に転送される電荷蓄積のための付加容量を提供する。
【００２６】
図７および８を参照して、本発明の画素２１０の例示的動作について次に説明される。キャパシタ８２が「オフ」状態にある場合、フローティング・ディフュージョン容量は、フローティング・ディフュージョン・ノード２５のｐ＋／ｎ接合だけからもたらされる。キャパシタ８２が「オン」状態にあると、キャパシタ８２の容量がフローティング・ディフュージョン・ノード２５の容量に加算される。この結果、フローティング・ディフュージョン・ノード２５の全体の容量が増やされる。
【００２７】
図７Ａに示されているように、ゲート・キャパシタ８２および転送ゲート５０は、「オフ」状態にある。電荷蓄積時間の終わりに、リセット・ゲート４０に関して形成されたリセット・トランジスタによって前以てリセットされたフローティング・ディフュージョン・ノード２５は、フォト・ダイオード２１から電子電荷１２０を受け取る用意ができている。キャパシタ８２が、転送ゲート５０を「オン」する前に［オン］される。図７Ｂに示されているように、一旦キャパシタ８２および転送ゲート５０が「オン」されると、電子電荷１２０が放出されてフォト・ダイオード２１からフローティング・ディフュージョン・ノード２５に移動する。いま、フローティング・ディフュージョン・ノード２５の全体の容量は、キャパシタ８２によって十分多くなっているので、フォト・ダイオード２１内に残留電荷は無い。フォト・ダイオード２１に電荷の分配は無くなり、したがって残像も無くなる。
【００２８】
図７Ｃに示されているように、次の画素の動作は、フローティング・ディフュージョン・ノード２５への電荷転送が完了した後に、転送ゲート５０およびキャパシタ８２を「オフ」に切り替えることを含む。電子電荷１２０は、フローティング・ディフュージョン・ノード２５内にあり、そのゲートがノード２５に接続されているソース・フォロワ・トランジスタによって読み出される。ソース・フォロワ・トランジスタは、蓄積電荷を出力電圧に変換する。
【００２９】
図７Ａ〜７Ｃの上記説明に関連して、図８は、リセット・ゲート４０、ゲート・キャパシタ８２および転送ゲート５０の見本の動作タイミング図を示す。図８に示されているように、リセット・トランジスタ４０の起動後、フォト・ダイオード２１からフローティング・ディフュージョン・ノード２５に電子電荷１２０を転送するために、キャパシタ８２が、転送ゲート５０を「オン」する前に「オン」される。
【００３０】
図９は、行と列に配列された複数の画素を有する画素配列８００を含むＣＭＯＳ撮像素子（imager）集積回路（ＩＣ）８０８のブロック線図を示す。配列８００の各行の画素が、行選択線によって同時に全て起動され、各列の画素が、それぞれの列選択線によって選択的に出力される。
【００３１】
行線は、行アドレス・デコ−ダ８２０に応答して行ドライバ８１０によって選択的に起動される。列選択線は、列アドレス・デコ−ダ８７０に応答して列選択８６０によって選択的に起動される。画素配列８００は、画素信号読出しのために適切な行および列線を選択するためにアドレス・デコ−ダ８２０，８７０を制御するタイミングおよび制御回路８５０によって動作される。タイミングおよび制御回路８５０は、ゲート・キャパシタ８２を選択的に起動するタイミング信号を生成するのに使用されてよい。
【００３２】
一般に、画素リセット信号（Ｖｒｓｔ）および画素の画像信号（Ｖｓｉｇ）を含む画素列信号は、列選択８６０に連動したサンプル・アンド・ホールド回路８６１によって読み取られる。各画素につき差動増幅器８６２によって差動信号（Ｖｒｓｔ−Ｖｓｉｇ）が生成され、アナログ・デジタル変換器（ＡＤＣ）８７５によって増幅されデジタル化される。アナログ・デジタル変換器８７５が、デジタル化した画素信号を画像プロセッサ８８０に供給すると、画像プロセッサが、画像処理可能になり、たとえば、青色画素から読み出された信号は青色光強度水準として処理され、緑色画素から読み出された信号は緑色光強度水準として処理され、また赤色画素から読み出された信号は赤色光強度水準として処理される。結果として得られた赤色、緑色および青色画素値は、ＲＧＢ出力画像を規定するために他の構成要素に提供されてよい。
【００３３】
図１０を参照すると、図５〜８で前述したように構成された画素セルを有する撮像素子８０８を含むとして一般的なプロセッサ・ベース・システム８８０が示されている。プロセッサ・ベース・システム８８０は、ＣＭＯＳ撮像素子（imager devices）を含むことができる、デジタル回路を有するシステムの例である。
【００３４】
プロセッサ・ベース・システム８８０は、バス１２８９を介して入出力（Ｉ／Ｏ）装置１２８２と通信するマイクロ・プロセッサなどの中央処理装置（ＣＰＵ）１２８６を備える。画素配列から画像出力を生成する撮像素子８０８は、やはりバス１２８９を介してＣＰＵ１２８６と通信する。プロセッサ・ベース・システム８８０は、ＲＡＭ（ランダム・アクセス・メモリ）１２８３も備え、バス１２８９を介してやはりＣＰＵ１２８６と通信するフロッピー・ディスク・ドライブ１２８５やＣＤ（コンパクト・ディスク）ＲＯＭドライブ１２８４など周辺装置を備えることができる。撮像素子８０８は、単一の集積回路上に、あるいはプロセッサとは別のチップ上に、記憶装置付または記憶装置付でない、ＣＰＵ、デジタル信号プロセッサまたはマイクロ・プロセッサなどのプロセッサと組み合わせることもできる。
【００３５】
本発明の前記実施形態は、容量がある環境下、たとえば高輝度条件下ではキャパシタの選択的起動によって制御され、あるいは、代わりに低輝度条件下では「非活動の」（「オフ」された）キャパシタに維持されることによって制御されることができるフローティング・ディフュージョン・ゲート・キャパシタを含む画素セルに関するが、広い本発明の範囲は、様々な別の種類の画素セルならびに、半導体デバイス内に１つまたは複数の画像処理部品を個別にあるいは集積化して有する撮像素子も含むことを、当業者は理解するであろう。本発明のキャパシタの選択的起動により、撮像素子が、電荷の分配または遅れ出力信号のない高い変換効率は固より、たとえば広いダイナミック・レンジ、高い出力信号、高いＳＮ比ならびにどんな種類の輝度条件の下でも最適化された電荷蓄積容量を達成することを可能にする。
【００３６】
本発明では、ＣＭＯＳイメージ・センサ用の４トランジスタ画素セルへの使用に関して前述されたが、広い本発明の範囲は、そのようなものに限らず、５つ以上のトランジスタを有する画素セルは固より、３トランジスタ画素セルに適用されてもよい。ゲート・キャパシタは、どんな適するイメージ・センサと共に使用されてもよいし、たとえばＣＣＤイメージ・センサと共に使用されてもよい。さらに図５〜８を参照して、１つのゲート・キャパシタが示され、説明されたが、２つ以上のゲート・キャパシタがフローティング・ディフュージョン・ノードに結合されることもあると理解されたい。
【００３７】
図１１は、ゲート・キャパシタ４８２を有する例示的ＣＣＤ撮像素子に対する簡略化された回路４００を示す。ゲート・キャパシタ４８２は、電気的にフローティング・ディフュージョン・ノード４２５および電圧源ＶＤＤに接続される。ＣＣＤ撮像素子の出力段は、出力信号として連続的画素信号を提供し、フローティング・ディフュージョン・ノード４２５、ゲート４６０を有するソース・フォロワ・トランジスタおよびリセット・ゲート４４０を、これらの要素がＣＭＯＳ撮像素子の画素中で使用されるやり方と同じように使用する。ソース・フォロワ４６０が、蓄積された電荷を電圧に変換し、ゲート４８０を有する行選択トランジスタに接続される。ＣＭＯＳ撮像素子とは違って、レジスタ４８６が光生成電荷の入出力に働く。
【００３８】
前述の撮像素子は、たとえば約１．３megapixelsから約４megapixelsの配列を有する撮像素子として異なる寸法で形成されてよい。さらに、本発明の前述の実施形態は、浅い埋め込みフォト・ダイオードを有するＣＭＯＳ画素を含む。本発明の範囲は、別の構成内の別の種類の光電性素子を含む。
【００３９】
前述の説明および図面は、本発明の目的を達成する実施形態の例を示して説明している。一定の利点と実施形態が上述されているが、本発明の趣旨および範囲を逸脱することなく、置換形態、付加形態、抹消形態、変更形態およびその他の変更の少なくとも１つがなされてよいことも当業者には理解されるであろう。したがって、本発明は前記説明によって限定されず、ただ添付の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００４０】
【図１Ａ】従来の４トランジスタ（４Ｔ）ＣＭＯＳイメージ・センサ画素断片の上面図である。
【図１Ｂ】図１Ａのイメージ・センサ画素断片の線１Ｂ−１Ｂに沿った横断面図である。
【図２】従来の４ＴＣＭＯＳイメージ・センサの図である。
【図３】従来の４ＴＣＭＯＳセンサの光蓄積期間中の電位図である。
【図４】従来の４ＴＣＭＯＳセンサの電荷転送動作を示す図である。
【図５】本発明の一実施形態による４ＴＣＭＯＳ画素の一例の上面図である。
【図６】図５の画素の線Ａ−Ａ’に沿った横断面図である。
【図７】本発明の一実施形態に従って構成された画素の動作中の簡単なエネルギー・バンド図である。
【図８】本発明に従って構成された画素の動作のタイミング図である。
【図９】本発明の例示的実施形態による画素配列を有するＣＭＯＳ撮像素子集積回路のブロック線図である。
【図１０】図９のＣＭＯＳ撮像素子を使用している画像プロセッサ・システムのブロック線図である。
【図１１】本発明の例示的実施形態によるＣＣＤ撮像素子の簡略化した回路図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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