【事件の表示】
　特願２０１４−２２４５２８「半導体装置の製造方法、及び、半導体装置」拒絶査定不服審判事件〔平成２７年　３月１２日出願公開、特開２０１５−　４６６２３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２５年１月２４日を国際出願日とする特願２０１４−５１７２９５号（以下「原出願」という。）の一部を、平成２６年１１月４日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。
　平成２６年１１月　５日　審査請求
　平成２７年　８月１８日　拒絶理由通知
　平成２７年１１月　５日　意見書、手続補正書
　平成２７年１２月２５日　上申書
　平成２８年　４月２５日　拒絶査定
　平成２８年　７月　６日　審判請求、手続補正書
　平成２８年１１月１６日　上申書
　平成２９年　２月２１日　拒絶理由通知（当審）
　平成２９年　５月１２日　意見書、手続補正書
第２　本願発明
　本願の請求項１ないし７に係る発明は、平成２９年５月１２日に提出された手続補正書により補正された特許請求の範囲の請求項１ないし７に記載された事項により特定されるものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は次のとおりのものと認める。
「【請求項１】
　トランジスタの一部である柱状半導体層と、
　前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜の周囲に形成されたゲート電極と、
　前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第１の金属からなる第１のサイドウォールと、
　を有し、
　上方から見たとき、前記第１のサイドウォールの上面は、前記柱状半導体層の上面と重なりを有さないことを特徴とする半導体装置。」
第３　当審拒絶理由の概要
　平成２９年２月２１日付けで当審より通知した拒絶理由（以下「当審拒絶理由」という。）の概要は、次のとおりである。
「１．（新規性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった下記の発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
２．（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった下記の発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
３．（明確性）この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
１．理由１（新規性）について
（１）請求項１について
　ア　引用文献１に記載された発明（引用発明１）との対比
（ア）引用文献１の段落［００１１］には、『凸状半導体層』が円柱状又は角柱状であることが記載されており、当該『凸状半導体層』は『柱状半導体層』であるといえる。
　また、引用文献１の段落［００２５］、［００２６］及び［図１］（ｂ）には、上記『凸状半導体層』（『凸状半導体層３００』）を有する半導体装置が記載されている。
　そうすると、引用文献１に記載された発明（以下『引用発明１』という。）における『凸状半導体層３００』は、本願の請求項１に係る発明（以下『本願発明１』という。）における『柱状半導体層』に相当するといえ、本願発明１と引用発明１とは、『柱状半導体層』を有する点において共通するといえる。
（イ）引用文献１の段落［００１３］、［００２６］、［００３０］、［図１］（ａ）、［図１］（ｂ）及び［図４］の記載より、引用発明１における『コンタクト部２０５』は、『凸状半導体層３００』の『上部側壁の周囲を取り囲むように形成され』たものであり、『金属からなる』ものであるといえる。
　そうすると、引用発明１における『コンタクト部２０５』は、本願発明１における『第１のサイドウォール』に相当するといえ、本願発明１と引用発明１とは、『前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第１の金属からなる第１のサイドウォール』を有する点において共通するといえる。
（ウ）引用文献１の段落［００１０］及び［００２５］の記載より、引用発明１は『半導体装置』に係るものであるといえる。
　そうすると、本願発明１と引用発明１とは、『半導体装置』である点において共通するといえる。
（エ）以上より、本願発明１は、引用発明１と相違しないから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　イ　引用文献２に記載された発明（引用発明２）との対比
（ア）引用文献２の段落［００１７］、［００２５］、［図２Ａ］及び［図２Ｂ］には、半導体装置に設けられた『ピラー２６』が、シリコンを含む半導体基板を母材とする角柱形状のものであることが記載されており、当該『ピラー２６』は、『柱状半導体層』であるといえる。
　そうすると、引用文献２に記載された発明（以下『引用発明２』という。）における『ピラー２６』は、本願発明１の『柱状半導体層』に相当するといえ、本願発明１と引用発明２とは、『柱状半導体層』を有する点において共通するといえる。
（イ）引用文献２の段落［００４０］ないし［００４３］、［図２Ａ］及び［図２Ｂ］の記載より、引用発明２における『第１の金属膜６７』は、『ピラー２６』の『上部側壁の周囲を取り囲むように形成され』たものであり、『金属からなる』ものであるといえる。
　そうすると、引用発明２における『第１の金属膜６７』は、本願発明１における『第１のサイドウォール』に相当するといえ、本願発明１と引用発明２とは、『前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第１の金属からなる第１のサイドウォール』を有する点において共通するといえる。
（ウ）引用文献２の段落［００１７］の記載より、引用発明２は『半導体装置』に係るものであるといえる。
　そうすると、本願発明１と引用発明２とは、『半導体装置』である点において共通するといえる。
（エ）以上より、本願発明１は、引用発明２と相違しないから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
（２）請求項２について
　ア　引用発明２との対比
（ア）引用文献２の段落［００５２］、［００５３］、［図２Ａ］及び［図２Ｂ］の記載より、引用発明２における『下部電極７１』は、『ピラー２６』の上部と『第１の金属膜６７』の上に形成された『金属配線』であるといえる。
　そうすると、引用発明２における『下部電極７１』は、本願の請求項２に係る発明（以下『本願発明２』という。）における『第１の金属配線』に相当するといえ、本願発明２と引用発明２とは、『前記柱状半導体層上部と前記第１のサイドウォール上に形成された第１の金属配線』を有する点において共通するといえる。
（イ）その他の点については、上記（１）イと同様である。
（ウ）以上より、本願発明２は、引用発明２と相違しないから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
（３）請求項３について
　ア　引用発明１との対比
（ア）引用文献１の段落［００１１］の記載より、引用発明１における『凸状半導体層３００』は『シリコン層』であるといえる。
（イ）その他の点については、上記（１）アと同様である。
（ウ）以上より、本願の請求項３に係る発明（以下『本願発明３』という。）のうち、請求項１を引用する部分は、引用発明１と相違しないから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　イ　引用発明２との対比
（ア）引用文献２の段落［００２５］の記載より、引用発明２における『ピラー２６』は『シリコン層』であるといえる。
（イ）その他の点については、上記（１）ア及び（２）アと同様である。
（ウ）以上より、本願発明３は、引用発明２と相違しないから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
２．理由２（進歩性）について
（１）請求項１について
　ア　引用発明１との対比
（ア）上記１．（１）アと同様である。
（イ）以上より、本願発明１は、引用発明１に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　イ　引用発明２との対比
（ア）上記１．（１）イと同様である。
（イ）以上より、本願発明１は、引用発明２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
（２）請求項２について
　ア　引用発明１との対比
（ア）引用文献１の段落［００２６］、［００３２］及び［図１］の記載より、引用発明１における『メタル配線部２０１』は、『コンタクト部２０５上に形成された金属配線』であるといえる。
　そうすると、本願発明２と引用発明１とは、『第１のサイドウォール上に形成された第１の金属配線をさらに有する』点において共通するといえる。
（イ）本願発明２と引用発明１とを比較すると、下記の点において相違する。
　・相違点１−１　本願発明２における『第１の金属配線』は、『前記柱状半導体層上部と前記第１のサイドウォール上に形成され』たものであるのに対し、引用発明１における『メタル配線部２０１』は、『コンタクト部２０５』の上に形成されたものであり、『凸状半導体層３００』の上には形成されていない点。
（ウ）上記相違点１−１について検討する。引用文献２の段落［００５２］、［００５３］、［図２Ａ］及び［図２Ｂ］には、金属膜からなる『下部電極７１』を、『ピラー２６』の上部と『第１の金属膜６７』の上に形成した構造が記載されている。引用文献１の段落［００１０］及び引用文献２の段落［００５３］の記載より、引用発明１、２はいずれもコンタクト抵抗の低減を目的とする点において共通し、柱状半導体層の上部側面に金属のサイドウォールを形成した構造においても共通するといえる。したがって、引用発明１において引用発明２の配線構造を採用し、『コンタクト部２０５』を『凸状半導体層３００』の上部側面の周囲にのみ形成し、『メタル配線部２０１』を『凸状半導体層３００』の上部と『コンタクト部２０５』の上に形成することによって、上記相違点１−１に係る構成とすることは、当業者であれば容易になし得たことである。
（エ）その他の点については、上記（１）アと同様である。
（オ）以上より、本願発明２は、引用発明１及び２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　イ　引用発明２との対比
（ア）上記１．（２）アと同様である。
（イ）以上より、本願発明２は、引用発明２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
（３）請求項３について
　ア　引用発明１との対比
（ア）上記１．（３）ア及び２．（２）アと同様である。
（イ）以上より、本願発明３は、引用発明１及び２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　イ　引用発明２との対比
（ア）上記１．（３）イ及び２．（２）イと同様である。
（イ）以上より、本願発明３は、引用発明２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
（４）請求項４について
　ア　引用発明１との対比
（ア）本願の請求項４に係る発明（以下『本願発明４』という。）と引用発明１とを比較すると、下記の点において相違する。
　・相違点１−２　本願発明４は『前記第１のサイドウォールの前記第１の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間である』のに対し、引用発明１では、『コンタクト部２０４』の金属の仕事関数が４．０ｅＶから４．２ｅＶの間であるとは特定されていない点。
（イ）上記相違点１−２について検討する。引用文献１の段落［００１３］には、『コンタクト部２０４』の材料としてアルミニウムを用いることが記載されている。また、引用文献５の段落［００３６］及び［図８］の記載より、アルミニウムの仕事関数は『４．２ｅＶ』であり、『４．０ｅＶから４．２ｅＶの間である』といえる。
　したがって、上記相違点１−２は実質的な相違点ではない。
（ウ）また、『上記相違点１−２は実質的な相違点ではない』とはいえないとしても、引用文献１の段落［００４５］ないし［００４７］及び［図１４］には、引用発明１をＳ−ＳＧＴフラッシュメモリに適用し、『コンタクト部２０５』を、『凸状半導体層３００』の上部に形成された、ｎ＋領域である『ドレイン拡散層２１２』に接触させることが記載されており、引用文献３の段落［００８３］及び［００８４］には、ｎ＋シリコン領域と接触する電極の材料として−４．０５ｅＶに近い仕事関数を有する金属材料を使用することにより接触抵抗を低減することが記載されているから、これらの記載に基づいて、引用発明１の『コンタクト部２０５』の金属材料として、仕事関数が４．０ｅＶから４．２ｅＶの間であるような金属材料を選択することにより、上記相違点１−２に係る構成とすることは、当業者であれば容易になし得たことである。（なお、引用文献１の［図１７］には、『コンタクト部２０５』が『凸状半導体層３００』の上部側壁の片側のみに接触するものが記載されているが、引用文献１の段落［００４７］の記載より、［図１］のように、『コンタクト部２０５』が『凸状半導体層３００』の上部側壁の周囲を取り囲む構成としてもよいことは明らかである。）
（エ）その他の点については、上記（３）アと同様である。
（オ）以上より、本願発明４は、引用発明１及び２、並びに引用文献３に記載された発明（以下『引用発明３』という。）に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　イ　引用発明２との対比
（ア）本願発明４と引用発明２とを比較すると、下記の点において相違する。
　・相違点２−１　本願発明４は『前記第１のサイドウォールの前記第１の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間である』のに対し、引用発明２では、『第１の金属膜６７』の金属の仕事関数が４．０ｅＶから４．２ｅＶの間であるとは特定されていない点。
（イ）上記相違点２−１について検討する。引用文献４の段落［００７０］には、導体配線と半導体凸部のソース／ドレイン領域の接触抵抗を低減するために、接続部をＡｌによりシリサイド化することが記載されている。また、引用文献５の段落［００３６］及び［図８］の記載より、Ａｌの仕事関数は『４．２ｅＶ』であり、『４．０ｅＶから４．２ｅＶの間である』といえる。
（ウ）引用発明２と引用文献４に記載された発明（以下『引用発明４』という。）とは、導体配線と半導体との接触抵抗を低減するために接続部をシリサイド化する点において共通するものであるから、引用発明２に対して引用発明４を適用することにより、『ピラー２６』の上端部をシリサイド化するために用いる『第１の金属膜６７』の材質としてＡｌを採用し、その仕事関数を４．０ｅＶから４．２ｅＶの間とすることによって、上記相違点２−１に係る構成とすることは、当業者であれば容易になし得たことである。
（エ）その他の点については上記（３）イと同様である。
（オ）以上より、本願発明４は、引用発明２及び４に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
（５）請求項５について
　ア　引用発明１との対比
（ア）本願の請求項５に係る発明（以下『本願発明５』という。）と引用発明１とを比較すると、下記の点において相違する。
　・相違点１−３　本願発明５は『前記第１のサイドウォールの前記第１の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間である』のに対し、引用発明１では、『コンタクト部２０４』の金属の仕事関数が５．０ｅＶから５．２ｅＶの間であるとは特定されていない点。
（イ）上記相違点１−３について検討する。引用文献１の段落［００４５］ないし［００４７］及び［図１４］には、引用発明１をＳ−ＳＧＴフラッシュメモリに適用し、『コンタクト部２０５』を、『凸状半導体層３００』の上部に形成された、ｎ＋領域である『ドレイン拡散層２１２』に接触させることが記載されており、『ドレイン拡散層２１２』を『ｎ＋領域』ではなく『ｐ＋領域』とすることは、当業者であれば適宜なし得たことである。そして、引用文献３の段落［００８３］及び［００８４］には、ｐ＋シリコン領域と接触する電極の材料として−５．１５ｅＶに近い仕事関数を有する金属材料を使用することにより接触抵抗を低減することが記載されているから、これらの記載に基づいて、引用発明１の『コンタクト部２０５』の金属材料として、仕事関数が５．０ｅＶから５．２ｅＶの間であるような金属材料を選択することにより、上記相違点１−３に係る構成とすることは、当業者であれば容易になし得たことである。（なお、引用文献１の［図１７］には、『コンタクト部２０５』が『凸状半導体層３００』の上部側壁の片側に接触するものが記載されているが、引用文献１の段落［００４７］の記載より、［図１］のように、『コンタクト部２０５』が『凸状半導体層３００』の上部側壁の周囲を取り囲む構成としてもよいことは明らかである。）
（ウ）その他の点については、上記（３）アと同様である。
（エ）以上より、本願発明５は、引用発明１ないし３に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　イ　引用発明２との対比
（ア）本願発明５と引用発明２とを比較すると、下記の点において相違する。
　・相違点２−２　本願発明５は『前記第１のサイドウォールの前記第１の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間である』のに対し、引用発明２では、『第１の金属膜６７』の金属の仕事関数が５．０ｅＶから５．２ｅＶの間であるとは特定されていない点。
（イ）上記相違点２−２について検討する。引用文献４の段落［００７０］には、導体配線と半導体凸部のソース／ドレイン領域の接触抵抗を低減するために、接続部をＣｏ又はＰｄによりシリサイド化することが記載されている。また、引用文献５の段落［００３６］及び［図８］の記載より、Ｃｏ、Ｐｄの仕事関数はそれぞれ『５．０ｅＶ』、『５．１ｅＶ』であり、『５．０ｅＶから５．２ｅＶの間である』といえる。
（ウ）引用発明２と引用発明４とは、導体配線と半導体との接触抵抗を低減するために接続部をシリサイド化する点において共通するものであるから、引用発明２に対して引用発明４を適用することにより、『ピラー２６』の上端部をシリサイド化するために用いる『第１の金属膜６７』の材質としてＣｏ又はＰｄを採用し、その仕事関数を５．０ｅＶから５．２ｅＶの間とすることによって上記相違点２−２に係る構成とすることは、当業者であれば容易になし得たことである。
（エ）その他の点については上記（３）イと同様である。
（オ）以上より、本願発明５は、引用発明２及び４に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
……（中略）……
　　　　　　　　　　　　引　用　文　献　等　一　覧
１．特開２００７−１２３４１５号公報
２．特開２０１２−３８９９４号公報
３．国際公開第２００８／７７４８号
４．国際公開第２００５／３６６５１号
５．特開２００３−１７３３１号公報」
第４　当審の判断
１　引用文献の記載事項及び引用発明
（１）引用文献１の記載事項及び引用発明１
　ア　引用文献１の記載事項
　当審拒絶理由に引用され、原出願の出願前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００７−１２３４１５号公報（以下「引用文献１」という。）には、図面とともに、次の事項が記載されている（当審注．下線は、参考のために当審において付したものである。以下において同じ。）。
（ア）「【００１０】
　
この発明の半導体装置は、前記凸状半導体層の天面と側壁の一部とに接触するコンタクト部を備えるので、小さな天面の面積の凸状半導体層であってもコンタクト部との大きな接触面積を確保してコンタクト抵抗を低く抑えることができる。
【００１１】
　ここで、
凸状半導体層は、半導体基板の表面の少なくとも一部に形成された凸状の半導体層である。前記凸状半導体層の形状は、円柱状であってもよいがこれに限定されず、角柱などの形状を有していてもよい。
【００１２】
　コンタクト部の断面形状は、円状であってもよいが、これに限定されず、たとえば、楕円状や矩形状あるいは多角形状であってもよい。
【００１３】
　また、この発明の半導体装置は、前記凸状半導体層に接続されたコンタクト部の周囲を覆う絶縁層と、前記絶縁層の上に形成される配線部とをさらに備え、前記コンタクト部が、前記絶縁層を上下に貫きその一端部が前記凸状半導体層に接続され、他端部が前記配線部に接続されるように前記絶縁層に埋設されてもよい。
　前記導電材料は、配線部に用いる材料と同じものが好ましいが、これに限定されるものではない。また、
前記コンタクト部に用いる導電材料は、アルミニウムであってもよいがこれに限定されるものではなく、たとえば、銅、金あるいは銀などの金属であってもよい。
【００１４】
　さらにまた、
前記凸状半導体層の側壁の周囲の一部または全部に、１以上の回路素子が形成されていてもよく、さらに、前記回路素子が、抵抗素子、容量素子、ダイオード、トランジスタ、サイリスタ、メモリセルのいずれかの素子またはそれらの組み合わせであってもよい。
【００１５】
　
前記コンタクト部は、前記凸状半導体層との接触面積を前記凸状半導体層の天面の面積より大きくするようにその形状が決定されてもよい。このようにすれば、前記凸状半導体層の天面と側壁の一部とを合わせたコンタクト部の接触面積の合計が、前記凸状半導体層との接触面積より大きいので、前記天面だけにコンタクト部が接触する従来の構造に比べてコンタクト抵抗の低い半導体装置を得ることができる。
（イ）「【００２６】
　（第一実施形態）
　
図１は、第一実施形態に係る凸状半導体層３００とメタル配線部２０１を接続するコンタクト部２０５の断面図と平面図である。図１（ａ）は平面図、図１（ｂ）は、図１（ａ）のＩ−Ｉ’断面における断面図である。第一実施形態では、コンタクト部２０５の径を凸状半導体層３００の径より大きくし、凸状半導体層３００の天面だけでなく側壁の天面に近い領域をコンタクト部２０５の接触面とすることによって、コンタクト抵抗を低くする。
【００２７】
　図２〜図３は、図１に示すコンタクト部２０５の形成方法を示す工程断面図である。
　まず、半導体基板１００の上に凸状半導体層３００を形成する。凸状半導体層３００の形成には、公知の手法を適用することができる。その一例は、半導体基板１００の一部表面をフォトリソグラフィー技術と反応性イオンエッチング法（以下ＲＩＥと称す）技術など既知の異方性エッチング手法を用いてエッチングし、半導体基板１００を掘り下げて凸状半導体層３００を形成する手法である。あるいは、選択エピタキシャル成長法により、半導体基板１００上に凸状半導体層３００を形成しても構わない。
　そして、半導体基板１００上に形成されている凸状半導体層３００を完全に覆うように絶縁膜２００、例えばシリコン酸化膜を堆積させる。さらに、ＣＭＰ（化学的機械的研磨）等を用いて、シリコン酸化膜２００表面の平坦化を行う（図２参照）。
【００２８】
　次に、
公知のフォトリソグラフィー技術によってパターニングされたレジスト２０２をマスクとして、凸状半導体層３００の上部、言い換えると凸状半導体層３００の天面だけでなく側壁が露出するように異方性エッチングを行い、コンタクトホール２０６を形成させる（図３参照）。
　コンタクトホール２０６の加工寸法については以下の通りである。ホール径は、凸状半導体層３００の径の１．１〜１．３倍程度が望ましいが、凸状半導体層３００の径より大きければ必ずしもその範囲に限定されるものではない（図１（ｂ）参照）。
【００２９】
　
ホール径を凸状半導体層３００の径より大きくすることによる利点は二つある。一つ目はコンタクト部２０５の接触面積が大きくなること
【００３０】
　図４は、コンタクト部２０５と凸状半導体層３００との接触面積Ｓと凸状半導体層３００の天面を通る水平面でのコンタクトホールの断面積Ｓｃとを示す説明図である。図４に示すように、
コンタクト部２０５は、凸状半導体層３００の天面から深さｄのところにその底面があり、凸状半導体層３００との接触面積Ｓは、凸状半導体層３００の天面の面積Ｓｔと凸状半導体層の側壁の全周をコンタクト部２０５が深さｄで包む面積Ｓｐとの和である。
【００３１】
　また、前述のように、コンタクト部２０５を形成するために、シリコン酸化膜２００を異方性エッチングにより選択的に除去してコンタクトホールを形成し、凸状半導体層３００の天面と側壁の上部とを露出させる。露出した凸状半導体層３００上部がコンタクト部２０５の接触面積となるので、接触抵抗を低減する観点から、前記コンタクトホールの深さｄは深いほど望ましい。ただし、凸状半導体層３００の高さは、エッチングの異方性や工程の所要時間、即ちコストによる制約があるので、凸状半導体層３００の側壁に形成する素子の大きさとの兼ね合いから決定されるべきものである。
【００３２】
　次に、コンタクト部２０５として利用する凸状半導体層３００の上部をコバルト等でシリサイド化した後、コンタクト部２０５を形成し、メタル配線部２０１を形成すると、
図１に示すコンタクト部が形成される。
（ウ）「【００４５】
　（第四実施形態）
　
図１４は、この発明に係る半導体装置の凸状半導体層にＳ−ＳＧＴフラッシュメモリが形成された例を示す説明図である。柱状凸状半導体層３００のメモリセル部には、ゲート酸化膜２０７、フローティングゲート２０８、ＯＮＯ（Oxide Nitride Oxide）膜２０９、コントロールゲート２１０が形成され、柱状凸状半導体層３００のトランジスタ部にはゲート酸化膜２０７、ゲート電極２１３が形成されている。
【００４６】
　柱状凸状半導体層３００の底部にはソース拡散層２１１、柱状凸状半導体層３００の天面にはドレイン拡散層２１２が形成されている。
Ｓ−ＳＧＴフラッシュメモリのコンタクト部２０５は、図１３で示したように柱状凸状半導体層３００の側壁の一部を接触面として利用している。
　なお、図１４では柱状凸状半導体層３００の径と同等、またはそれよりも小さいコンタクトホールの径で、柱状凸状半導体層３００の側壁の一部とメタル配線部２０１を接続する場合（第三実施形態参照）を示した。
【００４７】
　なお、
Ｓ−ＳＧＴフラッシュメモリのコンタクト部は前記の場合に限定されるものではなく、柱状凸状半導体層３００の径よりも大きいコンタクトホールの径で、柱状凸状半導体層３００上部とメタル配線部２０１を接続してもよい（第一、第二実施形態参照）。
　イ　引用発明１
（ア）上記ア（ア）及び（ウ）の引用文献１の記載（段落【００１４】及び【００４５】）並びに引用文献１の【図１４】の記載より、引用文献１には、「トランジスタの一部である柱状凸状半導体層３００」が記載されているといえる。
（イ）上記ア（ウ）の引用文献１の記載（段落【００４５】）及び引用文献１の【図１４】の記載より、引用文献１には、「柱状凸状半導体層３００の周囲に形成されたゲート酸化膜２０７」が記載されているといえる。
（ウ）上記ア（ウ）の引用文献１の記載（段落【００４５】）及び引用文献１の【図１４】の記載より、引用文献１には、「ゲート酸化膜２０７の周囲に形成されたゲート電極２１３」が記載されているといえる。
（エ）上記ア（ウ）の引用文献１の記載（段落【００４７】）より、引用文献１には、【図１４】の「コンタクト部２０５」の構成を、「第一実施形態」における「コンタクト部２０５」の構成に置き換えたものが記載されているといえる。
　そして、上記ア（イ）の引用文献１の記載（段落【００２６】、【００２９】及び【００３０】）並びに引用文献１の【図１】及び【図４】の記載より、引用文献１には、「第一実施形態」として、「柱状半導体層３００」の上部側壁の周囲を取り囲むように形成された「コンタクト部２０５」が記載されているといえる。
　さらに、上記ア（ア）の引用文献１の記載（段落【００１３】）より、引用文献１には、「コンタクト部２０５」を金属とすることが記載されているといえる。
　そうすると、引用文献１には、「柱状凸状半導体層３００の上部側壁の周囲を取り囲むように形成された金属からなるコンタクト部２０５」が記載されているといえる。
（オ）上記アの引用文献１の記載、上記（ア）ないし（エ）、及び当該技術分野における技術常識より、引用文献１には、次の発明（以下「引用発明１」という。）が記載されていると認められる。
「トランジスタの一部である柱状凸状半導体層３００と、
　上記柱状凸状半導体層３００の周囲に形成されたゲート酸化膜２０７と、
　上記ゲート酸化膜２０７の周囲に形成されたゲート電極２１３と、
　上記柱状凸状半導体層３００の上部側壁の周囲を取り囲むように形成された金属からなるコンタクト部２０５と、
　を有する半導体装置。」
（２）引用文献２の記載事項及び引用発明２
　ア　引用文献２の記載事項
　当審拒絶理由に引用され、原出願の出願前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２０１２−３８９９４号公報（以下「引用文献２」という。）には、図面とともに、次の事項が記載されている。
「【００１７】
　（実施の形態）
　
図１は、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。図２Ａは、図１に示すメモリセルアレイのＡ−Ａ線方向の断面図であり、図２Ｂは、図１に示すメモリセルアレイのＢ−Ｂ線方向の断面図である。
　図１において、Ｘ方向はワード線２９の延在方向を示しており、Ｙ方向はワード線２９と交差するビット線２１の延在方向を示している。また、図１では、説明の便宜上、図２Ａ及び図２Ｂに示すメモリセルアレイ１１の構成要素のうち、ビット線２１、ワード線２９、シリサイド層３８、金属膜３９、及び他の金属膜４１、及びキャパシタ５２のみを図示する。
　図２Ａ及び図２Ｂにおいて、図１に示すメモリセルアレイ１１と同一構成部分には、同一符号を付す。また、図１、図２Ａ、及び図２Ｂでは、本実施の形態の半導体装置の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を挙げて以下の説明を行う。
【００１８】
　本実施の形態の半導体装置１０は、図１、図２Ａ、及び図２Ｂに示すメモリセルアレイ１１が形成されるメモリセル領域と、メモリセル領域の周囲に配置された周辺回路（図示せず）が形成される周辺回路領域とを有する。周辺回路領域には、図示していない周辺回路用トランジスタ（例えば、プレーナー型トランジスタ）が形成されている。
【００１９】
　次に、図１、図２Ａ、及び図２Ｂを参照して、メモリセルアレイ１１の構成について説明する。
　メモリセルアレイ１１は、半導体基板１３と、素子分離領域（図示せず）と、ビット線形成用溝１５と、第１の絶縁膜１６と、ビットコンタクト１８と、下部不純物拡散領域１９と、ビット線２１と、第２の絶縁膜２３と、ワード線形成用溝２５と、ピラー２６と、ゲート絶縁膜２７と、ワード線２９と、第１の埋め込み絶縁膜３１と、溝３２と、ライナー膜３３と、第２の埋め込み絶縁膜３５と、上部不純物拡散領域３６と、凹部３７と、シリサイド層３８と、金属膜３９、他の金属膜４１と、第１のエッチングストッパ膜４６と、第１の層間絶縁膜４７と、第２のエッチングストッパ膜４８と、サポート膜５１と、キャパシタ５２と、第３の層間絶縁膜５３と、配線５５と、第４の層間絶縁膜５６と、を有する。
【００２０】
　
図２Ａ及び図２Ｂを参照するに、半導体基板１３は、シリコン（Ｓｉ）を含むと共に、所定の濃度の不純物とされた基板である。半導体基板としては、例えば、ｐ型のシリコン基板を用いることができる。
・・・
【００２５】
　
図２Ａ及び図２Ｂを参照するに、ピラー２６は、ビット線形成用溝１５及びワード線形成用溝２５に囲まれており、柱状形状とされている。ピラー２６は、シリコンを含む半導体基板１３を母材としており、半導体基板１３の主面１３ａを部分的にエッチングして、ビット線形成用溝１５及びワード線形成用溝２５を加工することで複数形成される。
　
ピラー２６の上端２６−１には、シリサイド層３８が形成されており
【００２６】
　
このピラー２６に、下部不純物拡散領域１９、上部不純物拡散領域３６、ゲート絶縁膜２７、及び後述する一対のゲート電極６１，６２が形成されることで、縦型トランジスタ６６が形成される。
　縦型トランジスタ６６は、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点がある。したがって、メモリセルアレイ１１では、上記縦型トランジスタ６６を複数備えることにより、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトが実現可能である。
【００２７】
　
図２Ｂを参照するに、ゲート絶縁膜２７は、Ｘ方向に配置された複数のピラー２６の側面２６ａ，２６ｂ（上部不純物拡散領域３６の側面及びシリサイド層３８の側面３８ｃも含む）、及びワード線形成用溝２５の底面２５ａを覆うように形成されている。
　ゲート絶縁膜２７としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００２８】
　図１を参照するに、ワード線２９は、一対のゲート電極６１，６２と、電極端接続部６３と、接続部６５とを有する。
　
図１及び図２Ｂを参照するに、ゲート電極６１は、Ｘ方向に延在しており、ゲート絶縁膜２７を介して、シリサイド層３８よりも下方に位置する複数のピラー２６の側面２６ａに設けられている。ゲート電極６２は、Ｘ方向に延在しており、ゲート絶縁膜２７を介して、シリサイド層３８よりも下方に位置する複数のピラー２６の側面２６ｂに設けられている。ゲート電極６２は、ゲート絶縁膜２７及び複数のピラー２６を介して、ゲート電極６１と対向配置されている。
　図１を参照するに、電極端接続部６３は、ゲート電極６１，６２の両端にそれぞれ設けられており、ゲート電極６１，６２の端部と一体に構成されている。
・・・
【００３３】
　図２Ａ及び図２Ｂを参照するに、上部不純物拡散領域３６は、ピラー２６の上部に形成されており、シリサイド層３８の下面３８ｂと接触している。これにより、上部不純物拡散領域３６は、シリサイド層３８と電気的に接続されている。
　上部不純物拡散領域３６は、ｎ型不純物（例えば、ヒ素（Ａｓ））を含んだ不純物拡散領域であり、ソース領域として機能する。
　
本実施の形態の場合の縦型トランジスタ６６（「３次元トランジスタ」ともいう）は、ピラー２６に、ビットコンタクト１８、下部不純物拡散領域１９、ゲート絶縁膜２７、ゲート電極６１，６２、及び上部不純物拡散領域３６が形成された構成とされている。
【００３４】
　図２Ａ及び図２Ｂを参照するに、凹部３７は、同一平面上に配置された第２の絶縁膜２３の上面２３ａ、第１の埋め込み絶縁膜３１の上面３１ａ、ライナー膜３３の上面３３ａ、及び第２の埋め込み絶縁膜３５の上面３５ａを半導体基板１３の主面１３ａよりも下方に配置することで形成されている。凹部３７の底面は、平坦な面とされており、第２の絶縁膜２３の上面２３ａ、第１の埋め込み絶縁膜３１の上面３１ａ、ライナー膜３３の上面３３ａ、及び第２の埋め込み絶縁膜３５の上面３５ａにより構成されている。
【００３５】
　
凹部３７は、金属膜３９、他の金属膜４１、及び第１のエッチングストッパ膜４６を配置するための溝であり、シリサイド層３８の側面３８ｃ，３８ｄを露出するように形成されている。
　なお、
実際に、メモリセルを形成する場合、後述する図４Ａ及び図４Ｂに示すように、凹部３７は、金属膜３９が形成される複数のピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄを露出するように形成される。金属膜３９は、複数のピラー２６の上端２６−１にシリサイド層３８を形成するための膜である。
　なお、
側面２６−１ａは、ピラー２６の側面２６ａの一部であり、側面２６−１ｂは、ピラー２６の側面２６ｂの一部である。また、側面２６−１ｃは、ピラー２６の側面２６ｃの一部であり、側面２６−１ｄは、ピラー２６の側面２６ｄの一部である。
【００３６】
　このように、金属膜３９が形成される複数のピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄを露出する凹部３７を設けることにより、凹部３７の深さを変えることで、シリサイド層３８の厚さを容易に制御することができると共に、複数のピラー２６に形成されるシリサイド層３８の厚さばらつきを小さくすることができる。
　半導体基板１３の主面１３ａを基準とした際の凹部３７の深さは、例えば、５０ｎｍとすることができる。
【００３７】
　
図２Ａ及び図２Ｂを参照するに、シリサイド層３８は、凹部３７から露出され、かつ金属膜３９に囲まれたピラー２６の上端２６−１に形成されている。
　シリサイド層３８の上面３８ａは、半導体基板１３の主面１３ａに対して略面一とされており、キャパシタ５２となる下部電極７１と接触している。また、シリサイド層３８の下面３８ｂは、上部不純物拡散領域３６と接触している。これにより、シリサイド層３８は、キャパシタ５２の下部電極７１と上部不純物拡散領域３６とを電気的に接続している。
　シリサイド層３８は、キャパシタ５２と上部不純物拡散領域３６との間のコンタクト抵抗を小さくするための層である。
【００３８】
　
シリサイド層３８は、ピラー２６の上端２６−１に含まれるシリコンと金属膜３９に含まれる後述する金属とが反応して、ピラー２６の上端２６−１がシリサイド化することで形成される。
　シリサイド層３８としては、チタンシリサイド層（具体的には、ＴｉＳｉ２層等）、コバルトシリサイド層等を用いることができる。
【００３９】
　シリサイド層３８としては、ＴｉＳｉ２層を用いるとよい。ＴｉＳｉ２層は、シリサイド層のなかで電気抵抗が最も低く、かつ多結晶シリコン及び上部不純物拡散領域の表面に自然酸化膜（シリコン酸化膜（ＳｉＯ２膜））が形成された場合でも安定な固相反応が進行する（Ｔｉはシリコン酸化膜を還元して反応する）からである。
　シリサイド層３８の厚さは、凹部３７の深さの値と等しく、例えば、５０ｎｍとすることができる。
【００４０】
　
図２Ａ及び図２Ｂを参照するに、金属膜３９は、凹部３７の内壁に設けられており、第１の金属膜６７と、第２の金属膜６８とが順次積層された構成とされている。
　
第１の金属膜６７は、第２の絶縁膜２３の上面２３ａ、第１の埋め込み絶縁膜３１の上面３１ａ、及びライナー膜３３の上面３３ａに、シリサイド層３８の側面３８ｃ，３８ｄを覆うように配置されている。
　
第１の金属膜６７の上面６７ａは、シリサイド層３８の上面３８ａに対して略面一とされている。第１の金属膜６７の上面６７ａは、キャパシタ５２の下部電極７１と接触している。これにより、第１の金属膜６７は、下部電極７１と電気的に接続されている。
【００４１】
　
第１の金属膜６７は、ピラー２６の上端２６−１に含まれるシリコンと反応することで、シリサイド層３８を形成する金属を含む膜である。つまり、第１の金属膜６７は、第１の金属膜６７の成膜時の熱により、ピラー２６の上端２６−１をシリサイド化させることで、ピラー２６の上端２６−１にシリサイド層３８を形成するための膜である。そのため、シリサイド層３８は、第１の金属膜６７により囲まれた部分のみに形成される。
【００４２】
　このように、
ピラー２６の上端２６−１を露出する凹部３７を設け、ピラー２６の上端２６−１の側面を覆うように、シリコンと反応する金属を含む第１の金属膜６７を形成することにより、第１の金属膜６７により囲まれた領域のみにシリサイド層３８を形成することが可能となる。
【００４３】
　
第１の金属膜６７としては、例えば、チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜等を用いることができる。
　第１の金属膜６７としてチタン（Ｔｉ）膜を用いる場合、シリサイド層３８の側面３８ｃ，３８ｄに対して直交する方向における第１の金属膜６７の厚さは、例えば、７ｎｍとすることができる。
【００４４】
　第２の金属膜６８は、第１の埋め込み絶縁膜３１の上面３１ａ及びライナー膜３３の上面３３ａに、第１の金属膜６７の外周側面６７ｂを覆うように設けられている。第２の金属膜６８の上面６８ａは、下部電極７１と接触している。これにより、第２の金属膜６８は、下部電極７１と電気的に接続されている。
【００４５】
　第２の金属膜６８としては、第１の金属膜６７と他の金属膜４１との間の密着性を向上可能な膜が好ましい。第２の金属膜６８としては、例えば、窒化チタン（ＴｉＮ）膜、或いは、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とを順次積層した積層膜等を用いることができる。
　第２の金属膜６８として窒化チタン（ＴｉＮ）膜を用いる場合、シリサイド層３８の側面３８ｃ，３８ｄに対して直交する方向における第２の金属膜６８の厚さは、例えば、５ｎｍとすることができる。
　
図１に示すように、上記構成とされた金属膜３９は、ピラー２６に形成されたシリサイド層３８を囲むような形状とされている。
　なお、本実施の形態では、一例として、第１の金属膜６７としてチタン（Ｔｉ）膜を用い、第２の金属膜６８として窒化チタン（ＴｉＮ）膜を用いた場合を例に挙げて、以下の説明を行う。
【００４６】
　図２Ａ及び図２Ｂを参照するに、他の金属膜４１は、第２の金属膜６８の外周側面６８ｂを覆うように、第１の埋め込み絶縁膜３１の上面３１ａ及びライナー膜３３の上面３３ａに設けられている。
　他の金属膜４１は、金属膜３９と共に、凹部３７内に配置されている。他の金属膜４１は、金属膜３９と比較して、抵抗値の低い膜である。他の金属膜４１の上面は、下部電極７１と接触している。これにより、他の金属膜４１は、下部電極７１と電気的に接続されている。
【００４７】
　他の金属膜４１としては、例えば、タングステン（Ｗ）膜を用いることができる。他の金属膜４１としてタングステン（Ｗ）膜を用いる場合、シリサイド層３８の側面３８ｃ，３８ｄに対して直交する方向における他の金属膜４１の厚さは、例えば、１０ｎｍとすることができる。
　図１に示すように、上記構成とされた他の金属膜４１は、金属膜３９を介して、ピラー２６に形成されたシリサイド層３８を囲むような形状とされている。
・・・
【００５２】
　キャパシタ５２は、ＭＩＭキャパシタであり、複数のピラー２６に対してそれぞれ１つ設けられている。つまり、メモリセルアレイ１１は、複数のキャパシタ５２を有する。
　キャパシタ５２は、１つの下部電極７１と、複数の下部電極７１に亘るように形成された容量絶縁膜７２（言い換えれば、複数の下部電極７１に対して共通の容量絶縁膜）と、容量絶縁膜７２の表面を覆う上部電極７３（言い換えれば、複数の下部電極７１に対して共通の上部電極）とを有する。
　下部電極７１は、王冠形状とされている。下部電極７１は、サポート膜５１により他の下部電極７１と連結されている。下部電極７１としては、金属膜を用いる。具体的には、下部電極７１としては、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜とが順次積層された積層膜を用いるとよい。
下部電極７１の底部は、金属膜３９の上面３９ａと接続されている。
【００５３】
　
このように、金属膜よりなる下部電極７１の底部と金属膜３９とを接続することにより、下部電極７１の底部とシリサイド層３８の外周部及び金属膜３９とが接続されるため、下部電極７１の底部がシリサイド層３８の上面３８ａの中央のみと接触した場合と比較して、キャパシタ５２と上部不純物拡散領域３６との間のコンタクト抵抗を低減できる。
【００５４】
　また、下部電極７１の底部は、第２の金属膜６８の外周側面６８ｂを覆うように配置された他の金属膜４１の上面４１ａと接続されている。
　このように、第２の金属膜６８の外周側面６８ｂを覆うように配置され、金属膜３９よりも抵抗値の低い他の金属膜４１の上面４１ａと金属膜よりなる下部電極７１の底部とを接続させることにより、キャパシタ５２と上部不純物拡散領域３６との間のコンタクト抵抗をさらに低減できる。」
　イ　引用発明２
（ア）上記アの引用文献２の記載（段落【００２６】及び【００３３】）並びに引用文献２の【図２Ａ】及び【図２Ｂ】の記載より、引用文献２には、「トランジスタの一部であるピラー２６」が記載されているといえる。
　また、上記アの引用文献２の記載（段落【００２５】）より、引用文献２には、ピラー２６が柱状形状であることが記載されているといえる。
　そうすると、引用文献２には、「トランジスタの一部である柱状形状のピラー２６」が記載されているといえる。
（イ）上記アの引用文献２の記載（段落【００２７】）及び引用文献２の【図２Ｂ】の記載より、引用文献２には、「ピラー２６の周囲に形成されたゲート絶縁膜２７」が記載されているといえる。
（ウ）上記アの引用文献２の記載（段落【００２８】）並びに引用文献２の【図１】及び【図２Ｂ】の記載より、引用文献２には、「ゲート絶縁膜２７の周囲に形成されたゲート電極６１、６２」が記載されているといえる。
（エ）上記アの引用文献２の記載（段落【００２５】、【００３５】、【００３７】、【００３８】、【００４０】ないし【００４３】及び【００４５】）並びに引用文献２の【図２Ａ】及び【図２Ｂ】の記載より、引用文献２には、「ピラー２６の上端２６−１に形成されたシリサイド層３８の側壁の周囲を取り囲むように形成された第１の金属膜６７」が記載されているといえる。
（オ）上記アの引用文献２の記載、上記（ア）ないし（エ）、及び当該技術分野における技術常識より、引用文献２には、次の発明（以下「引用発明２」という。）が記載されていると認められる。
「トランジスタの一部である柱状形状のピラー２６と、
　前記ピラー２６の周囲に形成されたゲート絶縁膜２７と、
　前記ゲート絶縁膜２７の周囲に形成されたゲート電極６１、６２と、
　前記ピラー２６の上端２６−１に形成されたシリサイド層３８の側壁の周囲を取り囲むように形成された第１の金属膜６７と、
　を有する半導体装置。」
２　対比
（１）本願発明と引用発明１との対比
　ア　引用発明１における「柱状凸状半導体層３００」は、本願発明における「柱状半導体層」に相当するといえ、本願発明と引用発明１とは、「トランジスタの一部である柱状半導体層」を有する点において共通するといえる。
　イ　引用発明１における「ゲート酸化膜２０７」は、本願発明における「ゲート絶縁膜」に相当するといえ、本願発明と引用発明１とは、「前記柱状半導体層の周囲に形成されたゲート絶縁膜」を有する点において共通するといえる。
　ウ　引用発明１における「ゲート電極２１３」は、本願発明における「ゲート電極」に相当するといえ、本願発明と引用発明１とは、「前記ゲート絶縁膜の周囲に形成されたゲート電極」を有する点において共通するといえる。
　エ　引用発明１における「柱状凸状半導体層３００の上部側壁の周囲を取り囲むように形成された金属からなるコンタクト部２０５」と、本願発明における「前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第１の金属からなる第１のサイドウォール」は、「前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第１の金属からなる第１の構成要素」である点において共通するといえる。
　他方、引用文献１の【図１】の記載より、引用発明１における「コンタクト部２０５」は、「柱状凸状半導体層３００」の上部側壁の周囲だけでなく、「柱状凸状半導体層３００」の上面にも形成されており、上方から見たとき、「コンタクト部２０５」の上面は、「柱状凸状半導体層３００」の上面と重なりを有するものと認められるから、本願発明と引用発明１とは、後述する相違点において相違するといえる。
　オ　本願発明と引用発明１とは、「半導体装置」である点において共通するといえる。
　カ　以上から、本願発明と引用発明１とは、下記（ア）の点で一致し、下記（イ）の点で相違すると認める。
（ア）一致点
「トランジスタの一部である柱状半導体層と、
　前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜の周囲に形成されたゲート電極と、
　前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第１の金属からなる第１の構成要素と、
　を有することを特徴とする半導体装置。」
（イ）相違点
　本願発明における「第１の構成要素」は、「第１のサイドウォール」であり、上方からみたとき、第１のサイドウォールの上面は、柱状半導体層の上面と重なりを有さないのに対し、引用発明１における「第１の構成要素」（コンタクト部２０５）は、「柱状半導体層」（柱状凸状半導体層３００）の上面にも形成されているため、サイドウォールと言い得るのかが不明であり、また、上方からみたとき、「第１の構成要素」（コンタクト部２０５）の上面が、「柱状半導体層」（柱状凸状半導体層３００）の上面と重なりを有する点。
（２）本願発明と引用発明２との対比
　ア　上記１（２）アの引用文献２の記載（段落【００２０】及び【００２５】）より、引用発明２における「ピラー２６」は、「シリコン（Ｓｉ）を含むと共に、所定の濃度の不純物とされた基板」である「半導体基板１３」を母材とするものであるから、「半導体層」であるといえる。
　そうすると、引用発明２における「柱状形状のピラー２６」は、本願発明における「柱状半導体層」に相当するといえ、本願発明と引用発明２とは、「トランジスタの一部である柱状半導体層」を有する点において共通するといえる。
　イ　引用発明２における「ゲート絶縁膜２７」は、本願発明における「ゲート絶縁膜」に相当するといえ、本願発明と引用発明２とは、「前記柱状半導体層の周囲に形成されたゲート絶縁膜」を有する点において共通するといえる。
　ウ　引用発明２における「ゲート電極６１、６２」は、本願発明における「ゲート電極」に相当するといえ、本願発明と引用発明２とは、「前記ゲート絶縁膜の周囲に形成されたゲート電極」を有する点において共通するといえる。
　エ　本願の願書に添付した明細書（以下「本願明細書」という。）の段落【００６５】には、「
図２６に示すように、
柱状半導体層１０６上部を露出する。
　また、本願明細書の段落【００６９】には、「
図３０に示すように、
第１の金属配線と柱状半導体層上部を直接接続する
柱状半導体層１０６上部と第１のサイドウォール１２２上部と第２の金属と、がそれぞれ接触する
　以上より、本願発明における「柱状半導体層」との語は、「柱状半導体層」の上部をシリサイド化することによって形成された「第１のシリサイド１１８」を含む部位を指し示すものと認められる。
　そうすると、引用発明２における「前記ピラー２６の上端２６−１に形成されたシリサイド層３８」は、本願発明における「柱状半導体層の上部」に相当するといえ、引用発明２における「第１の金属膜６７」は、本願発明における「第１の金属からなる第１のサイドウォール」に相当するといえ、本願発明と引用発明２とは、「前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第１の金属からなる第１のサイドウォール」を有する点において共通するといえる。
　オ　上記１（２）アの引用文献２の記載（段落【００２５】、【００３５】、【００３７】、【００３８】、【００４０】ないし【００４３】及び【００４５】）並びに引用文献２の【図２Ａ】及び【図２Ｂ】の記載より、引用発明２における「第１の金属膜６７」の上面と、「ピラー２６」の上面は、上方から見たとき、重なりを有さないものと認められる。
　そうすると、本願発明と引用発明２とは、「上方から見たとき、前記第１のサイドウォールの上面は、前記柱状半導体層の上面と重なりを有さないことを特徴とする」との点において共通するといえる。
　カ　本願発明と引用発明２とは、「半導体装置」である点において共通するといえる。
　キ　以上より、本願発明と引用発明２とは、下記の点で一致するものと認められる。
「トランジスタの一部である柱状半導体層と、
　前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜の周囲に形成されたゲート電極と、
　前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第１の金属からなる第１のサイドウォールと、
　を有し、
　上方から見たとき、前記第１のサイドウォールの上面は、前記柱状半導体層の上面と重なりを有さないことを特徴とする半導体装置。」
　ク　そうすると、本願発明と引用発明２との間に相違点があるとは認められない。
３　判断
（１）新規性について
　ア　上記２（２）のとおり、本願発明と引用発明２との間に相違点があるとは認められない。
　そうすると、本願発明は引用文献２に記載された発明であるといえるから、本願発明は特許法第２９条第１項第３号に該当し、同項柱書の規定により特許を受けることができない。
　イ　なお、請求人は平成２９年５月１２日付け意見書（以下、単に「意見書」という。）において、引用発明２の「第１の金属膜６７」が取り囲んでいるのは「シリサイド層３８」であるのに対し、本願発明の「第１のサイドウォール」が取り囲んでいるのは「半導体層」であるから、本願発明と引用発明２とは相違する旨を主張している。
　しかしながら、上記２（２）エのとおり、本願発明における「柱状半導体層」との語は、「柱状半導体層」の上部をシリサイド化することによって形成された「第１のシリサイド１１８」を含む部位を指し示すものと認められ、本願発明と引用発明２とは、「前記柱状半導体層の上部側壁の周囲を取り囲むように形成された第１の金属からなる第１のサイドウォール」を有する点において相違しないから、請求人の上記主張を採用することはできない。
　
（２）進歩性について
　ア　本願発明と引用発明１との相違点について検討する。
　イ　上記１（１）ア（ア）及び（イ）の引用文献１の記載（段落【００１０】、【００１５】、【００２６】及び【００２９】）並びに上記１（２）アの引用文献２の記載（段落【００５３】）より、引用発明１と引用発明２とは、柱状半導体層の上部側壁の周囲を取り囲むように金属を形成し、柱状半導体層と金属との接触面積を増やすことによって、コンタクト抵抗を低減した点において共通するものであるといえる。
　そうすると、引用発明１における「コンタクト２０５」の構造（すなわち、柱状半導体層の上部側壁の周囲だけでなく、柱状半導体層の上面にも金属のコンタクトを形成した構造）に代えて、引用発明２における「第１の金属膜６７」の構造（すなわち、柱状半導体層の上部側壁の周囲に金属のコンタクトを形成した構造）を採用し、柱状半導体層の上部側壁の周囲にのみ「コンタクト２０５」を形成し、柱状半導体層の上面には「コンタクト２０５」を形成しないことによって、上記相違点に係る構成とすることは、当業者であれば容易になし得たことである。
　ウ　また、本願発明の奏する作用効果は、引用発明１及び２から予測される範囲内のものにすぎず、格別顕著なものということはできない。
　エ　以上より、本願発明は引用発明１及び２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　オ　なお、請求人は意見書において、引用発明１ではリソグラフィの合わせ余裕が必要となり、素子面積が増大するのに対し、本願発明では柱状半導体層の上部に自己整合でサイドウォールを形成することができ、素子面積を小さくすることができる旨を主張している。
　しかしながら、本願発明は「物」の発明であって製造方法を特定しておらず、引用発明１と同様のフォトリソグラフィ技術を用いてサイドウォールを形成したものも本願発明の技術的範囲に属することは明らかであるから、請求人の上記主張を採用することはできない。
　カ　また、請求人は意見書において、本願発明は柱状構造体の側部を取り囲む金属からなるサイドウォールにより表面キャリアを誘起できるとの効果が得られる旨を主張している。
　しかしながら、上記２（２）エのとおり、本願発明における「柱状半導体層」との語は、「柱状半導体層」の上部をシリサイド化することによって形成された「第１のシリサイド１１８」を含む部位を指し示すものと認められるところ、本願発明は、柱状半導体層のうちシリサイド化されていない部分の周囲に第１のサイドウォールを形成するとは特定していないから、本願発明が上記の効果を奏するものとは認められない。
　なお、仮に本願発明が上記の効果を奏するとしても、当該効果は引用発明１の構成から当業者が予測できる範囲内のものにすぎず、格別顕著なものとはいえない。
　キ　さらに、請求人は意見書において、引用発明２の「第１の金属膜６７」は「シリサイド層３８」の側面に形成されたものであって、半導体層の側面に金属のサイドウォールを形成したものではなく、引用発明１と引用発明２とでは構造が相違するから、引用発明１に対して引用発明２を適用することによって相違点に係る構成とすることは、当業者が容易になし得たことではない旨を主張している。
　しかしながら、半導体層がシリサイド化されているか否かに関わらず、接触面積を増やすことによって接触抵抗を低減できることは技術常識であり、引用発明１における「コンタクト２０５」と引用発明２における「第１の金属膜６７」は、接触面積を増やすことによって接触抵抗を低減する構造である点において相違しないから、引用発明１における「コンタクト２０５」の構造に代えて引用発明２における「第１の金属膜６７」の構造を採用することに格別の困難があったとはいえない。
第５　むすび
　以上のとおり、本願発明は、引用文献２に記載された発明（引用発明２）であるから、特許法第２９条第１項第３号に該当し、同項柱書の規定により、特許を受けることができない。
　また、本願発明は、引用文献１に記載された発明（引用発明１）及び引用文献２に記載された発明（引用発明２）に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。