(57)【要約】  入力信号をサンプルするサンプリングキャパシタと、増幅のための（増幅器との組み合わせで）フィードバックキャパシタを用いて、ＡＤＣにおけるキャパシタミスマッチを動的に（すなわち、動作環境で）測定することのできるオンチップ較正回路である。測定された値を用いて、アナログ信号のサンプルを表す正確なデジタルコードを生成することができる。較正回路は、キャパシタを様々な電圧レベルに接続し、かつそのような状況で生成される様々な信号（例えば、デジタルコード）を検査することによってミスマッチレベルを測定する。
2007521767.tif 000002
【特許請求の範囲】
【請求項１】
アナログデジタル変換器（ＡＤＣ）において、キャパシタミスマッチを測定する方法であって、前記ＡＤＣは、アナログ信号を複数のデジタルコードに変換し、前記ＡＤＣは、複数のステージとコードジェネレータを含み、前記複数のステージは、直列に接続されており、前記複数のステージに含まれる第１のステージが、サブＡＤＣ、複数の入力キャパシタ、増幅器およびフィードバックキャパシタを備え、前記サブＡＤＣは、サブコードを生成し、前記コードジェネレータが、そのサブコードから前記複数のデジタルコードの各々を生成し、前記方法は、
第１の相において、前記複数の入力キャパシタの各々で第１の電圧をサンプリングするステップであって、前記第１の電圧は、前記複数のステージの少なくともいくつかがゼロに等しいサブコードを生成するように設計されている前記ステップと、
前記フィードバックキャパシタを第２の電圧に充電するステップであって、前記第２の電圧は前記第１の電圧に等しくない前記ステップと、
第２の相において、前記複数の入力キャパシタの１つを前記第２の電圧に接続するステップと、
前記第２の相において、前記フィードバックキャパシタを前記増幅器と交差して接続するステップと、
前記第２の相によって生成された第１の信号を検査することによって、前記複数の入力キャパシタの前記１つのキャパシタミスマッチを測定するステップと、
を備える前記方法。
【請求項２】
前記第１の電圧は定バイアス電圧であり、かつ前記第２の電圧は基準電圧（Ｖｒｅｆ）である請求項１に記載の方法。
【請求項３】
前記第１の信号は、前記コードジェネレータによって生成されるデジタルコードである請求項２に記載の方法。
【請求項４】
前記デジタルコードが、前記複数のステージの利得の乗算の結果によって分割される請求項３に記載の方法。
【請求項５】
請求項１のステップが、１つのクロックサイクルで行われ、前記方法は、さらにより早いクロックサイクルで以下のステップを行い、前記より早いクロックサイクルが、前記１つのクロックサイクルに先行し、
前記より早いクロックサイクルの第１の相において、前記複数の入力キャパシタの全ておよび前記フィードバックキャパシタを定バイアス電圧に接続するステップと、
前記より早いクロックサイクルの第２の相において、前記複数の入力キャパシタの全てを定バイアス電圧に接続するステップと、
前記より早いクロックサイクルの前記第２の相において前記フィードバックキャパシタを前記増幅器と交差して接続するステップと、
第２の信号を生成し、かつ検査して前記複数のステージによって提供される入力オフセットを測定するステップを備え、
前記キャパシタミスマッチが前記第２の信号および前記第１の信号に基づいて測定される請求項２に記載の方法。
【請求項６】
前記複数のステージに含まれる中間ステージから前記サブコードを受信し、前記方法がさらに
前記１つのクロックサイクルの前記第２の相において、前記中間ステージにおける複数のキャパシタの各々を、前記サブコードに従ってＶｒｅｆかまたは前記定バイアス電圧に接続するステップをさらに備える請求項５に記載の方法。
【請求項７】
前記第２の信号が、前記コードジェネレータによって生成された第２のデジタルコードを備え、前記第１の信号が、前記コードジェネレータによって生成された第１のデジタルコードを備え、前記キャパシタミスマッチが、前記第１のデジタルコードを前記第２のデジタルコードから減算することによって計算される請求項６に記載の方法。
【請求項８】
前記第１の信号および前記第２の信号の各々が、前記早いクロックサイクルおよび前記１つのクロックサイクルの１つにおいて、前記複数のステージに含まれる最後のステージに提供される入力信号を備え、前記キャパシタミスマッチが、前記第２の信号及び前記第１の信号の電圧レベルの差に基づいて計算される請求項６に記載の方法。
【請求項９】
前記サンプリングが、差動演算においてＩＮＭ電圧に匹敵するＩＮＰ電圧を提供するステップを備え、前記ＩＮＰ電圧と前記ＩＮＭ電圧との差が前記第１の電圧を表す請求項１に記載の方法。
【請求項１０】
アナログ信号から複数の訂正されたコードを正確に生成する電気回路であって、前記複数の訂正されたコードは、前記アナログ信号のそれぞれの電圧レベルを正確に表し、前記電気回路は、
第１のステージを含む複数のステージを含有するアナログデジタル変換器（ＡＤＣ）を備え、前記ＡＤＣは、
前記アナログ信号を受信する第１のステージを備え、前記第１のステージは
複数の入力キャパシタと、
増幅器と、
フィードバックキャパシタと、
第１の複数の入力スイッチであって、前記第１の複数の入力スイッチの各々は、前記複数の入力キャパシタの対応する１つを前記入力信号に接続するよう動作可能である、第１の複数の入力スイッチと、
第２の複数の入力スイッチであって、前記第２の複数の入力スイッチの各々は、前記複数の入力キャパシタの対応する１つを第１の電圧に接続するよう動作可能であり、前記第１の電圧は、前記複数のステージのうち少なくともいくつかがゼロに匹敵するサブコードを生成するように設計されている、第２の複数のスイッチと、
第３の複数の入力スイッチであって、前記第３の複数の入力スイッチの各々は、前記複数の入力キャパシタの対応する１つを第２の電圧に接続するよう動作可能である、第３の複数の入力スイッチと、
前記増幅器の出力端を前記フィードバックキャパシタに接続するよう動作可能である第４のスイッチと、
前記フィードバックキャパシタを前記第１の電圧に接続するよう動作可能である第５のスイッチと、
前記フィードバックキャパシタを前記第２の電圧に接続するよう動作可能である第６のスイッチと、
前記複数のステージのうち対応するものから複数のサブコードの各々を受信し、かつデジタルコード出力を生成するコードジェネレータブロックと、
前記第１の複数の入力スイッチ、前記第２の複数の入力スイッチ、前記第３の複数の入力スイッチ、前記第４のスイッチ、前記第５のスイッチおよび前記第６のスイッチの動作を制御して、前記複数の入力キャパシタの少なくとも１つのキャパシタミスマッチを測定する較正ブロックと
を備える電気回路。
【請求項１１】
前記コードジェネレータブロックが、
前記第２の複数のスイッチを閉めて、第１の相において、前記入力キャパシタの各々で前記第１の電圧をサンプルし、
前記第６のスイッチを閉めて、前記フィードバックキャパシタを前記第２の電圧に充電し、
前記第３の複数の入力スイッチの１つを閉めて、第２の相において、前記複数の入力キャパシタの１つを前記第２の電圧に接続し、
前記第４のスイッチを閉めて、前記第２の相において、前記フィードバックキャパシタを前記フィードバック増幅器と交差して接続するよう動作可能であり、
前記較正ブロックは、前記第２の相によって生成される第１の信号を検査することによって、前記複数の入力キャパシタの前記１つのキャパシタミスマッチを測定する請求項１０に記載の電気回路。
【請求項１２】
前記第１の電圧は定バイアス電圧を備え、前記第２の電圧は、前記ＡＤＣによって用いられる基準電圧（Ｖｒｅｆ）を備える請求項１１に記載の電気回路。
【請求項１３】
前記キャパシタミスマッチに基づいて前記デジタルコード出力を訂正し、前記複数の訂正されたコードの１つを生成する訂正ブロックをさらに備える請求項１２に記載の電気回路。
【請求項１４】
前記第１の信号が、前記コードジェネレータによって生成されるデジタルコードを備える請求項１３に記載の電気回路。
【請求項１５】
前記デジタルコード出力が、前記複数のステージの利得の乗算の結果によって分割される請求項１４に記載の電気回路。
【請求項１６】
請求項１１の素子が１クロックサイクルで動作可能であり、前記較正ブロックがさらにより早いクロックサイクルで以下のように動作可能であり、前記より早いクロックサイクルが前記１クロックサイクルに先行し、
前記第２の複数のスイッチおよび前記第５のキャパシタを閉じて、前記より早いクロックサイクルの第１の相において、前記複数の入力キャパシタの全ておよび前記フィードバックキャパシタを前記定バイアス電圧に接続し、
前記第２の複数のスイッチを閉じて、前記より早いクロックサイクルの第２の相において、前記複数の入力キャパシタの全てを前記定バイアス電圧に接続し、
前記第４のスイッチを閉じて、前記より早いクロックサイクルの前記第２の相において、前記フィードバックキャパシタを前記増幅器と交差して接続し、
第２の信号を生成および検査し、前記複数のステージによって提示される入力オフセットを測定するステップを備え、
前記キャパシタミスマッチは、前記第２の信号および前記第１の信号に基づいて測定される請求項１２に記載の電気回路。
【請求項１７】
前記較正ブロックはさらに、
前記複数のステージに含まれる中間ステージからサブコードを受信し、
前記１クロックサイクルの前記第２の相において、前記中間ステージの複数のキャパシタの各々を前記サブコードに従って基準電圧（Ｖｒｅｆ）かまたは前記定バイアス電圧に接続するよう動作可能である請求項１６に記載の電気回路。
【請求項１８】
前記第２の信号は、前記コードジェネレータによって生成された第２のデジタルコードを備え、前記第１の信号は、前記コードジェネレータによって生成された第１のデジタルコードを備え、前記キャパシタミスマッチは、前記第１のデジタルコードを前記第２のデジタルコードから減算することによって計算される請求項１７に記載の電気回路。
【請求項１９】
前記訂正ブロックが（前記第２のデジタルコード−前記第１のデジタルコード）を前記デジタルコード出力に加えることによって前記デジタルコードのコード出力を訂正する請求項１７に記載の電気回路。
【請求項２０】
前記第１の信号及び前記第２の信号の各々が、前記早いクロックサイクルおよび前記１つのクロックサイクルの１つにおいて、前記複数のステージに含まれる最後のステージに提供される入力信号を備え、前記キャパシタミスマッチが、前記第２の信号および前記第１の信号の電圧レベルの差に基づいて計算される請求項１７に記載の電気回路。
【請求項２１】
前記サンプリングが、差動演算においてＩＮＭ電圧に匹敵するＩＮＰ電圧を提供するステップを備え、前記ＩＮＰ電圧と前記ＩＮＭ電圧との差が前記第１の電圧を表す請求項１０に記載の電気回路。
【請求項２２】
アナログ信号で電圧レベルを正確に表す複数の訂正されたコードを生成する装置であって、
前記アナログ信号を複数のデジタルコードに変換するアナログデジタル変換器（ＡＤＣ）であって、前記ＡＤＣは、複数のステージとコードジェネレータを含み、前記複数のステージは直列に接続されており、前記複数のステージに含まれる第１のステージは、サブＡＤＣ、複数の入力キャパシタ、増幅器およびフィードバックキャパシタを含み、前記サブＡＤＣは、サブコードを生成し、そのサブコードから前記コードジェネレータが前記複数のデジタルコードの各々を生成するＡＤＣと、
第１の相において前記複数の入力キャパシタの各々の第１の電圧をサンプリングする手段であって、前記第１の電圧は、前記複数のステージの少なくともいくつかがゼロに匹敵するサブコードを生成するように設計されている手段と、
前記フィードバックキャパシタを第２の電圧に充電する手段であって、前記第２の電圧は前記第１の電圧に等しくない手段と、
第２の相において、前記複数の入力キャパシタの１つを前記第２の電圧に接続する手段と、
前記第２の相において、前記フィードバックキャパシタを前記増幅器と交差して接続する手段と、
前記第２の相によって生成された第１の信号を検査することによって、前記複数の入力キャパシタの前記１つのキャパシタミスマッチを測定する手段と
を備える装置。
【請求項２３】
アナログ信号を処理するデバイスであって、前記デバイスは、
第１のステージを含む複数のステージを含有するアナログデジタル変換器（ＡＤＣ）を備え、前記ＡＤＣは、
前記アナログ信号を受信する第１のステージを備え、前記第１のステージは
複数の入力キャパシタと、
増幅器と、
フィードバックキャパシタと、
第１の複数の入力スイッチであって、前記第１の複数の入力スイッチの各々は、前記複数の入力キャパシタの対応する１つを前記入力信号に接続するよう動作可能である、第１の複数の入力スイッチと、
第２の複数の入力スイッチであって、前記第２の複数の入力スイッチの各々は、前記複数の入力キャパシタの対応する１つを第１の電圧に接続するよう動作可能であり、前記第１の電圧は、前記複数のステージのうち少なくともいくつかがゼロに匹敵するサブコードを生成するように設計されている、第２の複数のスイッチと、
第３の複数の入力スイッチであって、前記第３の複数の入力スイッチの各々は、前記複数の入力キャパシタの対応する１つを第２の電圧に接続するよう動作可能である、第３の複数の入力スイッチと、
前記増幅器の出力端を前記フィードバックキャパシタに接続するよう動作可能である第４のスイッチと、
前記フィードバックキャパシタを前記第１の電圧に接続するよう動作可能である第５のスイッチと、
前記フィードバックキャパシタを前記第２の電圧に接続するよう動作可能である第６のスイッチと、
前記複数のステージの対応するものから複数のサブコードの各々を受信し、かつ訂正されていないコードを生成するコードジェネレータブロックと、
前記第１の複数の入力スイッチ、前記第２の複数の入力スイッチ、前記第３の複数の入力スイッチ、前記第４のスイッチ、前記第５のスイッチおよび前記第６のスイッチの動作を制御して、前記複数の入力キャパシタの少なくとも１つのキャパシタミスマッチを測定する較正ブロックと
を備えるデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器（ＡＤＣ）に関し、より詳しくは、パイプラインＡＤＣにおいてキャパシタミスマッチを較正する方法および装置に関する。
【背景技術】
【０００２】
アナログデジタル変換器（ＡＤＣ）は、一般には、アナログ信号を一連のデジタルコードに変換する構成要素を表す。一般に、ＡＤＣは、クロック信号によって特定される時点でのアナログ信号をサンプルし、そのサンプルされた信号の電圧レベルによって対応するデジタルコードを生成する。
【０００３】
パイプラインＡＤＣは、多重のステージが連続して接続されるタイプのＡＤＣを表す。第１のステージが、アナログ信号を入力として受信し、各ステージの出力が、次のステージへの入力として提供される。論理的には、各ステージは、ＡＤＣが生成しようとするデジタルコードの一部（サブコード）を解析して、解析されない部分を表す出力信号を生成するように見える。
【０００４】
パイプラインＡＤＣの各ステージは、しばしばキャパシタを含んでいて（他の構成要素の動作と一緒に）入力信号のサンプリングや、解析されない部分を表す出力信号の生成のようなタスクを行う。理想的な動作のためには、キャパシタの容量が所望の比率にあることが必要であるが、製造プロセスにおける不完全性であるとか、動作条件（例えば、温度や電圧）の変化の影響などの理由によって、その所望の比率から逸脱している。そのような逸脱が、一般に「キャパシタミスマッチ」と呼称される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
キャパシタミスマッチのひとつの問題は、各ステージが正確な強度で出力信号を生成しないというもので、その結果、処理経路を下ったステージで正しくないサブコードを生成することに繋がってしまう。従って、ミスマッチの影響が無効とされることが望ましい。そのような無効化のためのひとつのアプローチには、ミスマッチの較正が必要である。較正は、一般にはミスマッチのレベルの測定を表す。一旦ミスマッチが較正されると、適切な訂正動作を行うことができる。
【課題を解決するための手段】
【０００６】
本発明の様々な特徴は、以下に添付する図面を参照して記述される。図面において、同様の参照番号は、一般には、同一、機能的に類似および／または構造的に類似する要素を表す。各要素が最初に現れる図面は、対応する参照番号の一番左の桁によって示されている。
【０００７】
１．概要
本発明の１つの観点によると、較正ブロックが、アナログデジタル変換器（ＡＤＣ）においてキャパシタミスマッチを測定することのできるものとなる。ＡＤＣには、多重のステージが含まれており、各ステージには、サンプリングキャパシタ、増幅器、サブＡＤＣ、増幅器と交差するフィードバックキャパシタおよびキャパシタを異なる電圧レベルに接続する様々なスイッチが含まれている。較正ブロックは、ＡＤＣに含まれている各サンプリングキャパシタと関係してミスマッチコード（キャパシタミスマッチの度合いを反映する）を生成する。
【０００８】
較正ブロックは、キャパシタを（適当にスイッチを開け／閉めすることによって）様々な電圧レベルに接続し、かつパイプラインＡＤＣの生成する出力信号を（較正による訂正の前に）検査することによって、ミスマッチコードを測定する。さもなければ、少なくとも前もって特定された電圧のいくつかが、アナログサンプルを対応するデジタルコードに変換するのに必要とされる。結果として、較正ブロックは、最小限の経費で実施される。
【実施例１】
【０００９】
１つの実施例において、各入力キャパシタに対応するミスマッチコードが、パイプラインＡＤＣの様々なステージで用いられる増幅器に存在するいかなる入力オフセットも無視して（すなわち、入力オフセット＝０と想定して）測定される。０ボルト（または、差動の実施例の場合は、共通モード電圧）がキャパシタに対してサンプルされ、かつ基準電圧Ｖｒｅｆが、サンプリング相（φ１）におけるフィードバックキャパシタに対してサンプルされる。接地電圧や共通モード電圧のような電圧は、定バイアス電圧と呼ばれる。
【００１０】
ホールド相（φ２）において、較正しようとしている入力キャパシタの特定のものが、別の電圧（例えば、ＡＤＣの範囲を決定する基準電圧Ｖｒｅｆ）に接続され、そして残りの入力キャパシタが、接地（または、差動のアプリケーションの場合は、共通のモード電圧に接続）される。特定のキャパシタのキャパシタミスマッチは、ＡＤＣの出力から受信されるデジタルコードに基づいて計算できる。
【００１１】
パイプラインＡＤＣのステージが、生成されるサブコードがゼロのとき、増幅器として動作する（無視できるエラーを導入しつつ）という認識に基づいて、キャパシタミスマッチが測定される。そうして、小さな電圧（ゼロ、または例示の実施例においては、共通モード電圧）を入力として提供することによって、生成されるコードは、ステージの利得と掛け合わされたキャパシタミスマッチを表す。前記のとおり、キャパシタミスマッチは、各ステージにおける各入力オフセットがゼロに等しいと想定して測定される。
【実施例２】
【００１２】
別の実施例において、各入力キャパシタのミスマッチコードは、パイプラインＡＤＣの様々なステージにおいて用いられる増幅器に存在する入力オフセットを考慮して測定される。広くは、非ゼロ入力オフセットによって引き起こされる増幅を表すオフセットコード（またはレベル）が、１クロックサイクル（φ１およびφ２を含む）において測定され、特定のキャパシタの入力オフセットおよびキャパシタミスマッチの双方によって引き起こされる総計コード（またはレベル）が、別のクロックサイクルで測定される。
【００１３】
説明のための例を参照して、発明のいくつかの観点が以下に記述される。多数の特定の詳細、関係および方法が、発明を完全に理解するために説明されているということを理解すべきである。しかしながら、当業者であるならば、１つ以上の特定の詳細部分が無くとも、あるいは他の方法その他と一緒に、発明が実施できるということを直ちに認識するであろう。他の例においては、発明が不明瞭となることを避けるために、周知の構造または動作が詳細に示されていない。
【実施例３】
【００１４】
２．ＡＤＣ
図１は、本発明の様々な観点が実施できる一例であるＡＤＣの動作を例示するブロック図である。ＡＤＣ１２０は、経路１０１の入力信号を受信し、入力信号のサンプルの電圧レベルに比例するデジタルコードを生成する。そのデジタルコードのビットは、それぞれビットライン１２１−Ａ乃至１２１−Ｎで提供される。
【００１５】
デジタルコードの特定の値は、基準電圧（経路１０２で受信される）に依存し、一般には（Ｖｉ＊２＊＊Ｎ）／Ｖｒｅｆに等しく、ここで、Ｎはデジタルコードにおけるビット数を表し、＊は乗算を表し、＊＊は「べき乗」の演算を表し、Ｖｉはサンプルの電圧を表し、Ｖｒｅｆは基準電圧を表し、「／」は除算を表す。ＡＤＣ１２０は、図２を参照して以下に記述されるように、多重ステージとして実施される。
【実施例４】
【００１６】
図２は、１つの実施例において、ＡＤＣ１２０の詳細を例示するブロック図である。例示のために、パイプラインＡＤＣ１２０は、４つのステージ２２０、２３０、２４０および２５０並びにコードジェネレータ２７０を含んで示されている。しかしながら、ＡＤＣ内では、より多くのステージを用いることができる。そのような状況で、ステージ２５０は、以下の記述においてそのような追加のステージを論理的に含むものとみなされる。
【００１７】
各ステージ（２２０、２３０、２４０および２５０）は、基準電圧（Ｖｒｅｆ１０２）を用いて、対応する入力として受信されるアナログ信号の電圧レベルに対応するＰビットサブコードを生成する。例えば、ステージ２３０は、経路２２４での電圧レベルを変換して経路２４６でのＰビットサブコードを生成する。
【００１８】
コードジェネレータ２７０は、ステージ２２０、２３０、２４０、２５０および２６０によって生成されるサブコードに基づいて、Ｎビット（経路１０１での電圧レベルに対応する）のコードを生成する。実施例において、各Ｐビットコードには、エラー訂正のための「追加のビット」が含まれている。一般に、その余分のビットは、残りのＰ−１ビットの最も重要でないビットの半分の重みを有する（かつ次のステージの最も重要なビットの重みに等しい）。ＡＤＣ１２０の（最初の）ステージ２２０の詳細を参照して説明を続ける。
【実施例５】
【００１９】
図３は、１つの実施例におけるＡＤＣ１２０のステージ２２０の詳細を論理的に見るブロック図である。単なる例示のためにステージ２２０を参照して記述されるが、ステージ２３０、２４０および２５０もまた同様に実施される。ステージ２２０は、フラッシュＡＤＣ３２０、ＤＡＣ３５０、減算器３７０および増幅器３９０を含んで示されている。各ブロックを以下に詳細に記述する。
【００２０】
フラッシュＡＤＣ３２０（サブＡＤＣの一例）は、基準電圧２１２を用いて経路１０１で受信されるアナログ信号のサンプルを、対応するＰビットサブコードに変換する。Ｐビットサブコードは、経路３２５−１乃至３２５−Ｐ（図２の経路２２６に含まれ、かつＰはＮ未満である）に提供される。フラッシュＡＤＣ３２０は、周知の方法で実施される。
【００２１】
ＤＡＣ３５０は、経路３２５−１乃至３２５−Ｐで受信されるサブコードを対応するアナログ信号（Ｖｄａｃ）に変換し、経路２１６での別の基準電圧を用いて経路３５９に出力を提供する。基準電圧２１２および２１６は、共通の基準信号１０２から得られる。
【００２２】
減算器３７０は、アナログ信号１０１（Ｖｉｎ）と経路３５９で受信されるアナログ信号（Ｖｄａｃ）との差を生成する。電圧差（Ｖｉｎ−Ｖｄａｃ）が経路３７９に提供される。増幅器３９０は、その電圧差を２Ｐの利得で増幅し、ここで、Ｐはステージ２２０によって生成されるサブコードのビット数を表す。増幅された信号（（Ｖｉｎ−Ｖｄａｃ）ｘ利得）が、経路２２４にステージ２３０への入力として提供される。
【００２３】
ＤＡＣ３５０と減算器３７０は、図４を参照して以下に記述されるキャパシタとスイッチの組み合わせとして実施される。
【実施例６】
【００２４】
３．キャパシタを用いる実施例
図４は、１つの実施例において、キャパシタを用いてＤＡＣ３５０、減算器３７０および増幅器３９０が一緒に実施される方法を例示する回路図である。回路３８５は、入力キャパシタ４３０−１乃至４３０−８、フィードバックキャパシタ４５０、スイッチ４１０−Ａ乃至４１０−Ｈ、４２０−Ａ乃至４２０−Ｈ、４６５、４７５−Ａおよび４７５−Ｂおよび４８５並びに演算増幅器４９０を含んで示されている。演算増幅器４９０は、簡略化のために単一端の増幅器として接続されるよう示されている。しかしながら、演算増幅器４９０は、差動モードにおいても同様に動作する。図４の回路図の動作を以下に記述する。
【００２５】
例示のために、ステージ２２２は、Ｐ（＝３）ビットサブコードを提供するように実施されるものとする。回路３８５は、（２Ｐ＝２３＝８）８入力キャパシタ４３０−１乃至４３０−８を用いて実施される。演算増幅器４９０の反転端（−）がノード４９５に接続されることが示されており、かつ非反転端（＋）が共通モード電圧４６０に接続される。ノード４９５は、４６５を作動する（閉じる）ことによって共通モード信号４６０に接続される。ノード４９５は、８つの入力キャパシタ４３０−１乃至４３０−８、フィードバックキャパシタ４５０およびスイッチ４６５に接続されることが示されている。
【００２６】
入力キャパシタ４３０−１は、（スイッチ４１０−Ａを閉じることによって）Ｖｉｎに、（４２０−Ａを閉じることによって経路２１６で）Ｖｒｅｆに、または（スイッチ４２５−Ａを閉じることによって）共通モード電圧に接続される。他の入力キャパシタもまた、対応するスイッチを閉じることによって同様に接続される。一般に、各スイッチは、接続を行うために閉じられ、対応する経路を切り離された状態にしておくよう開放される。
【００２７】
フィードバックキャパシタ４５０は、一端でノード４９５に接続されるように示されている。同じ一端が、スイッチ４６５を閉じることによって共通モード信号４６０に接続される。フィードバックキャパシタ４５０の他端が、スイッチ４７５−Ｂ、４７５−Ａおよび４８５をそれぞれ閉じることによってＶｒｅｆ２１６、共通モード信号４６０および演算増幅器４９０の出力端の各々に接続される。
【００２８】
演算増幅器４９０は、以下により詳細に記述される様々なスイッチを適切に作動させることによって、所望の増幅信号（（Ｖｉｎ−Ｖｄａｃ）ｘ利得）を生成する。
【００２９】
広くは、経路１０１で受信される入力信号Ｖｉｎは、クロック信号の一相（φ１またはサンプル相）において入力キャパシタ４３０−１乃至に対してサンプルされ、かつ他の相（φ２またはホールド相）において減算（すなわちＶｉｎ−Ｖｄａｃ）および増幅が行われる。その２つの相における動作の詳細を、以下でより詳しく記述する。
【００３０】
φ１（「サンプル相」）において、４１０−Ａ乃至４１０−Ｈ、４６５および４７５−Ａが閉じられる（残りのスイッチは開いている）。そうして、スイッチ４１０−Ａ乃至４１０−Ｈはそれぞれ、入力キャパシタ４３０−１乃至４３０−８を一端のＶｉｎに接続し、スイッチ４６５は、入力キャパシタの他端を共通モード信号４６０に（ノード４９５を介して）接続する。結果として、入力キャパシタ４３０−１乃至４３０−８の各々は、φ１の間に（経路１０１で）Ｖｉｎの電圧レベルをサンプルする。フィードバックキャパシタ４５０の両端は、共通モード信号４６０に（ノード４９５およびスイッチ４７５−Ａを介して）接続され、それはフィードバックキャパシタを放電／リセットする。
【００３１】
φ２（「ホールド相」）において、サブコードの値に等しい複数の入力キャパシタが、対応するスイッチ４２０−Ａ乃至４２０−Ｈを閉じることによってＶｒｅｆに接続され、かつ残りの入力キャパシタが、対応するスイッチ４２５−Ａ乃至４２５−Ｈを閉じることによって共通モード電圧に接続される。例えば、サブコードが３という値に等しいならば、スイッチ４２５−Ａ乃至４２５−Ｃおよび４２０−Ｄ乃至４２０−Ｈが閉じられ、かつ残りのスイッチが開いたままである。結果としてノード４９５での電圧は、理想的には等しい（Ｖｉｎ−Ｖｄａｃ）。
【００３２】
ホールド相において、スイッチ４８５もまた閉じられ、それによって増幅器４９０は、８に等しい因子でノード４９５での電圧を増幅することとなり、キャパシタ４３０−１乃至４３０−８および４５０の全てが等しい容量Ｃを有するものとされている。しかしながら、各キャパシタの容量は正確にＣに等しいものではなく、したがって、キャパシタミスマッチが存在する。ミスマッチは一般には、入力キャパシタとフィードバックキャパシタの容量の比の、所望の比（本件においては１という値）からの偏差を表す。
【００３３】
本発明の観点では、キャパシタの各々についてキャパシタミスマッチが推定され、それに従って訂正動作がとられる。キャパシタミスマッチを推定する論理的な背景が以下に示される。第１に、論理的な背景の大きなあらましが示され、そしてその詳細が記述される。
【００３４】
４．論理的な背景の大きなあらまし
理解を容易とするために、第１に、有効なキャパシタミスマッチを測定する方法を、各ステージの増幅器（例えば、図４の４５０）が、ゼロという対応する入力オフセットを有するものとして記述する。よく知られているように、理想的な増幅器については、入力端にかかる電圧はゼロに等しいが、実際の増幅器について電圧はゼロではなく、かつ入力オフセットとして言及される。入力電圧と一緒に、入力オフセットは増幅器によって増幅される。
【００３５】
そして、各増幅器が非ゼロ入力オフセットを有するとき、キャパシタミスマッチを測定できる方法を参照して記述を続ける。
【００３６】
単に例示のためだけに、第１のステージ２２０におけるキャパシタのキャパシタミスマッチの測定を参照して記述していることがさらに理解される。しかしながら、ここで開示されていることを読めば当業者には明らかであるとおり、その概念は、他のステージにも同様に拡張できる。加えて、図４を参照しての前述のアプローチ（業界で周知）に従って、それに続くステージが一般に作動され、簡略化のために、そのようなアプローチとの相違点のみを以下に記述する。
【００３７】
５．理想的な増幅器を想定してのε値の概算
以下の記述において、フィードバックキャパシタ４５０の容量は、Ｃｆで表される。キャパシタ４３０−１乃至４３０−８の容量値は、それぞれＣ１乃至Ｃ８（または一般にＣｉ）で表される。加えて、ミスマッチのために、容量Ｃ１乃至Ｃ８は等しくなっているものとみなされる。
Ｃｉ＝Ｃｆ（１＋εｉ）…等式（１）
ここで、ｉは１乃至８の値をとる整数、εｉは対応する入力容量についてのキャパシタミスマッチを測定したものである。そうしてミスマッチが無いとき、εｉは対応するキャパシタについてゼロに等しい。
【００３８】
第１に、一般的な分析を行って、キャパシタミスマッチが出力電圧にどのように影響を与えるかを例示する。その分析に基づいて、εｉの各値を測定する方法を理想的な増幅器の場合において記述する。
【００３９】
φ１において、入力キャパシタＣ１乃至Ｃ８は、入力電圧Ｖｉｎをサンプルする（４３０−１乃至４３０−８をそれぞれ作動させることによって）。φ２において、Ｃ１乃至Ｃ８が全てＶｒｅｆに接続されているとすると（（２８−１）というＶｄａｃの出力に対応して）、ノード４９５での電圧は（Ｖｉｎ−Ｖｒｅｆ）に等しい。Ｃ１乃至Ｃ８が値（Ｃ）において等しいとすると、演算増幅器４９０の出力端での出力電圧Ｖｏｕｔが（φ２において）等式（２）において示される。
Ｖｏｕｔ＝８（Ｃ／Ｃｆ）ｘＶｉｎ−８（Ｃ／Ｃｆ）ｘＶｒｅｆ…等式（２）
ここで、「ｘ」、「／」および「−」はそれぞれ乗算、除算および減算の演算子である。
【００４０】
ミスマッチが無ければ、Ｃ＝Ｃｆであり、等式（１）を変形すると
Ｖｏｕｔ＝８Ｖｉｎ−８Ｖｒｅｆ…等式（３）
【００４１】
ここで、Ｍ個のキャパシタのみが（８つの入力キャパシタＣ１乃至Ｃ８のうち）Ｖｒｅｆに接続され、残りの（８−Ｍ）個のキャパシタがφ２において共通モード電圧に接続されているとすると、Ｖｏｕｔは（前述の条件を置き換えることによって）以下の等式（４）で示される。
Ｖｏｕｔ＝８（Ｃ／Ｃｆ）ｘＶｉｎ−Ｍ（Ｃ／Ｃｆ）ｘＶｒｅｆ−０ｘ（８−Ｍ）（Ｃ／Ｃｆ）
Ｖｏｕｔ＝８（Ｃ／Ｃｆ）ｘＶｉｎ−Ｍ（Ｃ／Ｃｆ）ｘＶｒｅｆ…等式（４）
【００４２】
ＣがＣｆに等しいならば、（等式（４）においてＣ＝Ｃｆと置き換えることによって）、Ｖｏｕｔは以下の等式（５）において示される。
Ｖｏｕｔ＝８ｘＶｉｎ−ＭｘＶｒｅｆ…等式（５）
【００４３】
キャパシタミスマッチがあるならば（すなわち、ＣがＣｆに等しくなく、代わりにＣがＣｆ（１＋ε）に等しいならば）、Ｖｏｕｔが等式（６）において（等式（４）においてＣ＝Ｃｆ（１＋ε）と置き換えることによって）以下に示される。
Ｖｏｕｔ＝８（（１＋ε）ｘＶｉｎ）−Ｍ（（１＋ε）ｘＶｒｅｆ）…等式（６）
ここで、εは、εｉ（ｉ＝１乃至８）の各々に等しく、かつ「＋」は加算演算子を表す。
【００４４】
εを測定するために、経路１０１に提供される第１のステージ２２０への入力電圧（Ｖｉｎ）は、ゼロという定バイアス電圧または共通モード電圧に設定され（動作のモードにより）、その場合に、ステージ２２０の出力は等式（６）で（等式（６）でＶｉｎ＝０と置き換えることによって）表される。
Ｖｏｕｔ＝−ＭｘＶｒｅｆ（１＋ε）…等式（７）
【００４５】
入力キャパシタＣ１乃至Ｃ８が値において等しくないならば、上記の等式（１）によると、ステージ２２０の出力Ｖｏｕｔは以下に等しい。
Ｖｏｕｔ＝（ε１＋ε２＋．．．＋εＭ）ｘＶｒｅｆ…等式（８）
【００４６】
等式（７）および（８）の出力Ｖｏｕｔが、最初の２、３のステージによって提供される解答よりも低いとするならば、その２、３のステージにおいて、ＤＡＣは、０というサブコードを生成し、Ｖｏｕｔを増幅し続ける。残りのステージが、増幅された出力を表すデジタルコード（Ｄｏｕｔ）を生成する。
【００４７】
そうして、図２を参照すると、ステージ２３０および２４０は、入力信号Ｖｉｎを単に増幅するだけであって、キャパシタミスマッチによるエラーを導入するものではない。ステージ２５０は、非ゼロのサブコードを生成し、そのステージでのキャパシタミスマッチによるエラーが導入される。しかしながら、ステージ２５０によって導入されるエラーは、較正の解析よりも小さい。
【００４８】
例示のために、ステージ２３０、２４０および２５０が、Ａ１、Ａ２およびＡ３というそれぞれの増幅因子でＶｏｕｔを増幅し（かつ、０という対応するサブコードを生成する）ならば、ステージ２５０によってサンプルされる経路２５４での論理的な電圧レベルは、下式によって与えられる（これは、後のステージ２３０、２４０および２５０におけるキャパシタミスマッチが、信号処理に影響を与えないからである）。
サンプルされる論理的な電圧＝ＶｏｕｔｘＡ１ｘＡ２ｘＡ３…等式（９）
【００４９】
等式（９）において等式（８）を置き換えると
サンプルされる論理的な電圧＝（ε１＋ε２＋．．．＋εＭ）ｘＶｒｅｆｘＡ１ｘＡ２ｘＡ３…等式（１０）
【００５０】
Ｄｏｕｔに基づいてサンプルされた実際の電圧は
サンプルされた実際の電圧＝ＤｏｕｔｘＶｒｅｆ／２Ｎ…等式（１１）
ここで、Ｎは、ＡＤＣ１２０によって生成される合計コードに含まれるビット数を表す。
【００５１】
サンプルされる論理的な電圧が、等式（１０）および（１１）からサンプルされる実際の電圧と等しいとして、下式を得る。
（ε１＋ε２＋．．．＋εＭ）ｘＶｒｅｆｘＡ１ｘＡ２ｘＡ３＝ＤｏｕｔｘＶｒｅｆ／２Ｎ…等式（１２）
（ε１＋ε２＋．．．＋εＭ）＝（ＤｏｕｔｘＶｒｅｆ／２Ｎ）／（ＶｒｅｆｘＡ１ｘＡ２ｘＡ３）…等式（１３）
【００５２】
このように、Ｖｉｎは０に等しいものとなり、φ２において１つ以上の入力キャパシタのみを選択的にＶｒｅｆに接続し、かつ以下に提供される等式（１３）によって、対応するεｉ値の合計を決定する。個々の入力キャパシタにそれぞれ対応するεｉ値が、それに従って決定される。一旦εｉ値が決定されると、適切な訂正動作が行われる。
【００５３】
各ステージにおける増幅器への入力オフセットがゼロに等しいという仮定のもとで、前述の分析が行われる。しかしながら、実際の実施例においては、入力オフセットはゼロに等しいものではない。各増幅器が非ゼロ入力オフセットを有するとき、キャパシタミスマッチを測定できる方法を参照して記述を続ける。
【００５４】
６．非ゼロ入力オフセットの場合のキャパシタミスマッチの測定
下記のとおり、キャパシタミスマッチの測定は、以下の別々のタスクを伴う−（１）ステージにおける非ゼロ入力オフセットと増幅との組み合わせによって生成される信号の測定、および（２）ステージにおける非ゼロ入力オフセット、（各キャパシタについての）キャパシタミスマッチおよび増幅の組み合わせによる信号の測定。タスク（１）の測定の結果は、「オフセットコード」として言及され、タスク（２）の測定の結果は、「総計コード」として言及される。
【００５５】
２つのコードを特徴付けるのに用いられる等式から明らかなように、キャパシタミスマッチ自体は、総計コードからオフセットコードを引くことによって測定できる。
【００５６】
７．オフセットコード
φ１において、オフセットコードを測定するために、経路１０１での入力電圧はゼロに設定され、かつスイッチ４１０−Ａ乃至４１０−Ｈ、４６５および４７５−Ａは閉じられる（かつ残りのスイッチは開けられる）。結果として、（ステージ２２０の）入力キャパシタ４３０−１乃至４３０−８は、ゼロという入力電圧をサンプルし、かつフィードバックキャパシタ４５０は、ゼロにリセットされる。相φ２において、（ステージ２２０の）スイッチ４１０−Ａ乃至４１０−Ｈおよび４８５が閉じられて、ノード４９５の電圧が、増幅されるものとし、かつ増幅器４９０の出力として提供される。
【００５７】
コードジェネレータ２７０によって生成され、結果として得られるデジタルコードまたは最後のステージ２５０への入力信号は、オフセットコード／レベルを表す。オフセットコード／レベルの値を特徴付ける等式が以下に提供される。各ステージの出力を分析して説明する。
【００５８】
ステージ２２０の動作に関して、出力（Ｖｏｕｔ２２０）には、単に演算増幅器４９０の利得（Ｇ２２０）によって増幅された入力オフセット（Ｖｏｆｆｓｅｔ２２０）が含まれている。
Ｖｏｃ＿ｏｕｔ２２０＝Ｇ２２０ｘＶｏｆｆｓｅｔ２２０…等式（１４）
【００５９】
ステージ２２０の出力が、ステージ２３０への入力として提供される。電圧Ｖｏｕｔ２２０は、ステージ２３０（またはフラッシュＡＤＣ）が非ゼロサブコードを生成するのに十分なだけ大きい。Ｖｄａｃ２３０によるサブコードの（ＤＡＣによって生成される）電圧等価を表して、ステージ２３０の出力（Ｖｏｕｔ２３０）は下式によって与えられる。
Ｖｏｃ＿ｏｕｔ２３０＝Ｇ２３０（Ｖｏｃ＿ｏｕｔ２２０−Ｖｄａｃ２３０＋Ｖｏｆｆｓｅｔ２３０）…等式（１５）
ここで、Ｇ２３０はステージ２２０の利得を表し、かつＶｏｆｆｓｅｔ２３０はステージ２３０内の増幅器の入力オフセットを表す。
【００６０】
同様にステージ２４０の出力は下式で与えられる。
Ｖｏｃ＿ｏｕｔ２４０＝Ｇ２４０（Ｖｏｃ＿ｏｕｔ２３０−Ｖｄａｃ２４０＋Ｖｏｆｆｓｅｔ２４０）…等式（１６）
ここで、Ｇ２４０はステージ２４０の利得を表し、かつＶｏｆｆｓｅｔ２４０はステージ２４０内の増幅器の入力オフセットを表す。
【００６１】
こうして、ステージ２５０によって生成されるサブコードは、電圧Ｖｏｃ＿ｏｕｔ２４０に対応する。等式１４を１５に置き換え、そして１５を１６に置き換えて下式が得られる。
Ｖｏｃ＿ｏｕｔ２４０＝Ｇ２４０（（Ｇ２３０（Ｖ２２０ｘＶｏｆｆｓｅｔ２２０−Ｖｄａｃ２３０＋Ｖｏｆｆｓｅｔ２３０））−Ｖｄａｃ２４０＋Ｖｏｆｆｓｅｔ２４０）…等式（１７）
＝［（Ｇ２４０ｘＧ２３０ｘＧ２２０ｘＶｏｆｆｓｅｔ２２０）＋（Ｇ２４０ｘＧ２３０ｘＶｏｆｆｓｅｔ２３０）＋（Ｇ２４０ｘＶｏｆｆｓｅｔ２４０）］−Ｇ２４０ｘ構成要素１−Ｇ２４０ｘ構成要素２…等式（１８）
ここで、構成要素１＝Ｇ２３０ｘＶｄａｃ２３０、かつ構成要素２＝Ｖｄａｃ２４０である。
【００６２】
コードジェネレータ２７０によって生成されるデジタルコードは、オフセットコードを表し、かつ経路２４４での信号レベルは、オフセットレベルを表す。オフセットコードは、全ての入力キャパシタについて一度だけしか生成されないということを理解しておくとさらに役に立つ。総計コード／レベルの測定を参照して説明する。
【００６３】
７．総計コード／レベル
総計コードは、各入力キャパシタに関して測定されるということを最初に注意しておくと役に立つ。加えて、総計コード生成タスクにおいて、少なくともいくつかの中間ステージ（例えば、２番目および３番目のステージ２３０／２４０）によって生成されるサブコードが、オフセットコード生成タスクにおいて生成される、対応するサブコードに等しくなるとして、入力信号が処理される。結果として、そのような中間ステージのキャパシタにおける（キャパシタミスマッチのような）エラーは、総計コード／レベルの計算に影響を及ぼさない。ステージ２５０（または、そこに論理的に含まれる多重ステージ）は、通常の変換を行う（サブコードを無理にオフセットコード生成相において生成される値とすることなく）。
【００６４】
φ１において、総計コードを測定するために、経路１０１での入力電圧はゼロに設定され、かつスイッチ４１０−Ａ乃至４１０−Ｈおよび４７５Ｄが閉じられる（かつ、残りのスイッチは開けられる）。結果として、入力キャパシタ４３０−１乃至４３０−８は、０／ＣＭという入力電圧をサンプルし、かつフィードバックキャパシタ４５０はＶｒｅｆに充電される。相φ２において、スイッチ４８５およびスイッチ４２０−Ａ乃至４２０−Ｈのうち、較正される（第１のステージの）入力キャパシタに対応する特定の１つが閉じられる。残りの入力キャパシタは、対応するスイッチ４６０−Ａ乃至４６０−Ｈを閉じることによってＣＭに接続される。スイッチ４８５を閉じることでノード４９５での電圧が増幅され、かつ増幅器４９０の出力として提供されることとなる。
【００６５】
加えて、前述のように、オフセットコード生成相におけるように、サブコードの同じ値が生成されるとして（値を強制して）中間ステージ２３０および２４０が作動される。換言すると、対応するＶｄａｃによって生成される値は、無視され、オフセットコード生成相において生成されるサブコードを用いて減算演算が行われる。結果として、そのような中間ステージにおけるキャパシタミスマッチによるエラーは、オフセットコード生成タスクおよび総計コード生成タスクの双方において導入され、かつ以下に記述される減算演算は双方のエラーを打ち消す。
【００６６】
コードジェネレータ２７０によって生成され、結果として得られるデジタルコードおよび最後のステージ２５０に提供される電圧は、各々以下に示されるとおり総計コードおよび総計レベルを表す。
【００６７】
例示のために、フィードバックキャパシタ４５０と比較される入力キャパシタ４３０−１のミスマッチによって生成される総計コード／レベルを説明する。ステージ２２０の動作に関して、出力（Ｖｏｕｔ２２０）には、ミスマッチエラー電圧（Ｖｒｅｆｘε１）と、演算増幅器４９０の利得（Ｇ２２０）によって増幅される入力オフセット（Ｖｏｆｆｓｅｔ２２０）とが含まれている。ステージ２２０の出力電圧は、（前述の等式（７）に基づいて推定されるように）以下の等式（１９）において示されている。
Ｖａｃ＿ｏｕｔ２２０＝Ｖｒｅｆｘε１＋Ｖｏｆｆｓｅｔ２２０ｘＧ２２０…等式（１９）
【００６８】
ステージ２２０の出力が、ステージ２３０への入力として提供される。前述のように、ステージ２３０によって生成されるサブコードは、オフセットコード生成タスクにおいて生成されるサブコードに強制的に等しいものとされるので、Ｖｄａｃ２３０（上記等式１５に示されるのと同じ値）は、そのように強制されるコードと等価の電圧を表す。従って、ステージ２３０の出力（Ｖａｃ＿ｏｕｔ２３０）は、下式で与えられる。
Ｖａｃ＿ｏｕｔ２３０＝Ｇ２３０（Ｖａｃ＿ｏｕｔ２２０−Ｖｄａｃ２３０＋Ｖｏｆｆｓｅｔ２３０）…等式（２０）
ここで、Ｇ２３０はステージ２３０の利得を表し、かつＶｏｆｆｓｅｔ２３０は、ステージ２３０内の増幅器の入力オフセットを表す。
【００６９】
同様に、ステージ２４０の出力が下式で与えられる。
Ｖａｃ＿ｏｕｔ２４０＝Ｇ２４０（Ｖａｃ＿ｏｕｔ２３０−Ｖｄａｃ２４０＋Ｖｏｆｆｓｅｔ２４０）…等式（２１）
ここで、Ｇ２４０はステージ２４０の利得を表し、Ｖｄａｃ２４０は、ステージ２４０内で生成されるサブコードに等価の電圧を表し、かつＶｏｆｆｓｅｔ２４０は、ステージ２４０内の増幅器の入力オフセットを表す。
【００７０】
こうして、ステージ２５０によって生成されるサブコードは、電圧Ｖｏｕｔ２４０に対応する。等式１９を２０に置き換え、そして２０を２１へと置き換えて下式を得る。
Ｖａｃ＿ｏｕｔ２４０＝Ｇ２４０［（Ｇ２３０（Ｖｒｅｆｘε１＋Ｖｏｆｆｓｅｔ２２０ｘＧ２２０−Ｖｄａｃ２３０＋Ｖｏｆｆｓｅｔ２３０））−Ｖｄａｃ２４０＋Ｖｏｆｆｓｅｔ２４０］…等式（２２）
＝［（Ｇ２４０ｘＧ２３０ｘＶｒｅｆ  ε１）＋（Ｇ２４０ｘＧ２３０ｘＧ２２０ｘＶｏｆｆｓｅｔ２２０）＋（Ｇ２４０ｘＧ２３０ｘＶｏｆｆｓｅｔ２３０）＋（Ｇ２４０ｘＶｏｆｆｓｅｔ２４０）］−Ｇ２４０ｘ構成要素３−Ｇ２４０ｘ構成要素４…等式（２３）
ここで、構成要素３＝Ｇ２３０ｘＶｄａｃ２３０かつ構成要素４＝Ｖｄａｃ２４０。
【００７１】
コードジェネレータ２７０によって生成されるコードは、ステージ２５０によって生成されるサブコードに対応する総計コードを表し、かつ電圧Ｖａｃ＿ｏｕｔ２４０は、総計レベルを表す。キャパシタミスマッチに対応するコードの測定を参照して記述を続ける。
【００７２】
８．キャパシタミスマッチコードの測定
キャパシタミスマッチに対応するコードは、（等式１８の）オフセットコードを、総計コード（等式２３）のそれから減算することによって測定される。キャパシタミスマッチコードは、タスク１およびタスク２を行いながらステージ２４０によって生成される電圧差Ｖｄｉｆｆに対応する。電圧差Ｖｄｉｆｆは、以下の等式（２４）によって示される。
Ｖｄｉｆｆ＝｛［（Ｇ２４０ｘＧ２３０ｘＶｒｅｆ  ε１）＋（Ｇ２４０ｘＧ２３０ｘＧ２２０ｘＶｏｆｆｓｅｔ２００）＋（Ｇ２４０ｘＧ２３０ｘＶｏｆｆｆｓｅｔ２３０）＋（Ｇ２４０ｘＶｏｆｆｓｅｔ２４０）］―Ｇ２４０ｘ構成要素３−Ｇ２４０ｘ構成要素４｝−｛［（Ｇ２４０ｘＧ２３０ｘＧ２２０ｘＶｏｆｆｓｅｔ２２０）＋（Ｇ２４０ｘＧ２３０ｘＶｏｆｆｓｅｔ２３０）＋（Ｇ２４０ｘＶｏｆｆｆｓｅｔ２４０）］―Ｇ２４０ｘ構成要素１−Ｇ２４０ｘ構成要素２｝…等式（２４）
Ｖｄｉｆｆ＝（Ｇ２４０ｘＧ２３０ｘＶｒｅｆｘε１）…等式（２５）
そして、ε１は、以下の等式によって決定される。
ε１＝Ｖｄｉｆｆ／（Ｇ２３０ｘＧ２４０ｘＶｒｅｆ）…等式（２６）
【００７３】
そうして、ステージ２５０（例えば、サブコードが強制的に等しいものとされない第１のステージ）の入力での信号レベルの差を検査することによって、各入力キャパシタのミスマッチレベルが測定される。一旦各εｉ値が測定されると、ここに開示されているものを読むことによって当業者には明らかなような様々な技法を用いて、適切な訂正が適用できる。１つの実施例において、コードジェネレータ２７０によって生成されるｎビットデジタルコードが、以下の等式に従って訂正される。
訂正されるコード＝デジタルコード＋（（ε１＋ε２＋．．．εｍ）ｘＶｒｅｆ）のデジタル等価値…等式（２７）
ここで、ε１乃至εｍは、デジタルコードを生成しながらφ２の間にＶｒｅｆに接続されるｍ個の入力キャパシタに対応するキャパシタミスマッチを表す。
【００７４】
代わりに、オフセットコード生成タスクにおけるステージ２３０および２４０の各々によって生成されるサブコードは、総計コード生成タスクにおいて生成される対応するサブコードに等しいので、２つのタスクの間に生成されるデジタルコードの差はまた、ε１と測定される。そのような場合、ε１は、以下の等式にしたがって計算される。
ε１＝（総計コード−オフセットコード）／（Ｇ２３０ｘＧ２４０）…等式（２８）
【００７５】
デジタルコードに直接訂正を適用することが望まれているとすると、ステージの各々でキャパシタミスマッチが増幅されていることを理解しておくと役に立ち、そうして、可変βｉが以下のように計算される。
β１＝ε１ｘ（Ｇ２３０ｘＧ２４０）＝（総計コード−オフセットコード）…等式（２９）
【００７６】
βｉの全ての値が同様に計算される。そうして訂正されたコードが以下の等式に従って生成される。
訂正されたコード＝デジタルコード＋（β１＋β２＋β３＋．．．＋βｍ）…等式（３０）
【００７７】
一般に、第１のステージのキャパシタミスマッチについて訂正することは比較的重要であり、それは、（第１のステージにおける）ミスマッチの影響が、それに続くステージの間に増幅されるからである。しかしながら、後のステージにおけるキャパシタのミスマッチはまた、前述のアプローチを拡大することによって測定でき、適切な訂正が行われる。そのような拡大は、ここに開示されているものを読むことによって当業者には明らかである。
【００７８】
そうして、キャパシタミスマッチコードは、訂正されたコードを生成するのに用いられる。前述の原理をいくつか用いているＡＤＣの実施例を参照して記述を続ける。
【実施例７】
【００７９】
９．ＡＤＣに対する訂正
図５は、本発明の実施例において、キャパシタミスマッチについて訂正されたデジタルコードを生成するように、図２のＡＤＣを拡張する方法を例示するブロック図である。較正ブロック５１０、訂正ブロック５９０およびその他の図２の全てを含むブロック図が示されている。簡略化のため、（図２と比較しての）図５における変更のみを以下に記述する。
【００８０】
コード訂正ブロック５９０は、（較正ブロック５１０から）キャパシタミスマッチを測定するミスマッチコード（前述のεｉ値）を受信し、コードジェネレータ２７０によって生成されたデジタルコードを各々訂正する。その訂正は、前述の等式（２７）または（３０）に従って行われ、各デジタルコードから訂正されたコードを生成する。訂正されたコードは、経路５９９に提供され、経路１０１で受信されたサンプルの電圧レベルを表している。コード生成ブロック５９０の実施例は、ここに開示されたものを読むことによって当業者には明らかになろう。
【００８１】
較正ブロック５１０は、較正相の間スイッチの各々を制御（図示されていないスイッチに接続）し、そしてコードジェネレータ２７０によって生成される種々のデジタルコードを検査することによって、キャパシタミスマッチを測定する。ステージにおける増幅器のいかなる入力オフセットをも無視するというアプローチと、入力オフセットを考慮するという別のアプローチとの２つの例について、論理の基本は前述のとおりである。それら２つのアプローチを用いる較正ブロック５１０の動作が、以下にさらに詳細に記述される。
【００８２】
１０．方法
図６は、本発明の観点によってＡＤＣが較正される方法を例示するフローチャートである。フローチャートは、例示のために図４および図５を参照して記述されている。その方法は、ステップ６０１で始まり、そこでの制御は、直ちにステップ６１０へと移る。
【００８３】
ステップ６１０では、較正ブロック５１０は、スイッチ４７５−Ｂを閉じることによって、φ１においてフィードバックキャパシタ４５０を参照電圧Ｖｒｅｆへと接続し、かつスイッチ４２５−Ａ乃至４２５−Ｈを閉じることによって、入力キャパシタ４３０−１乃至４３０−８に定バイアス電圧を提供する。結果として、ゼロまたは共通モード電圧のＶｉｎが入力キャパシタに対してサンプルされ、かつフィードバックキャパシタがＶｒｅｆへと充電される。
【００８４】
ステップ６３０において、較正ブロック５１０は、フィードバックキャパシタ４５０を増幅器の出力端に接続し、入力キャパシタ４３０−１乃至４３０−８のうちの選択されたものを基準電圧Ｖｒｅｆへと接続する。残りの入力キャパシタは、共通モード電圧４６０（固定バイアス電圧）に接続される。例示のため、入力キャパシタ４３０−１のみのキャパシタミスマッチが測定されるものとすると、スイッチ４２０−Ａおよび４２５−Ｂ乃至４２５−Ｈは閉じられる（かつ、スイッチ４２５−Ａおよび４２０−Ｂ乃至４２０−Ｈが開けたままとされる）。スイッチ４８５が閉じられて、フィードバックループを提供し、かつスイッチ４７５−Ｂが閉じられてフィードバックキャパシタ４５０でＶｒｅｆをサンプルする。
【００８５】
キャパシタミスマッチが存在しないならば、増幅器４９０の出力は０に等しい。一般に、増幅器４９０によって生成される出力電圧は、キャパシタミスマッチの度合いに比例する。ステップ６５０において、較正ブロック５１０は、コードジェネレータ２７０からデジタルコードを受信する。
【００８６】
ステップ６８０において、較正ブロック５１０は、ステップ６３０で選択された入力キャパシタのキャパシタミスマッチの合計（例えば、εｉの合計）を計算する。等式１３が、計算のために用いられる。そして、その方法は、ステップ６９９で終了する。キャパシタミスマッチを測定する上で増幅器の入力オフセットを考慮する方法に関して記述を続ける。
【００８７】
図７は、本発明の観点による増幅器の（非ゼロ）入力オフセットを考慮してキャパシタミスマッチが測定される方法を例示するフローチャートである。そのフローチャートは、例示のための図５および図４（ステージ２２０を示す）を参照して記述されている。しかしながら、キャパシタミスマッチは、本発明の様々な観点の範囲および精神から逸脱することなく、他の環境においても同様に計算される。その方法はステップ７０１で始まり、そこでの制御は直ちにステップ７１０へと移る。
【００８８】
ステップ７１０において、較正ブロック５１０は、スイッチ４１０−Ａ乃至４１０−Ｈ、４６５および４７５−Ａを閉じることによって、φ１において、全ての入力キャパシタ４３０−１乃至４３０−８並びにフィードバックキャパシタ４５０を、共通モード（ＣＭ）信号に接続する。結果として、ゼロ電圧が、入力キャパシタおよびフィードバックキャパシタに対してサンプルされる。そうして、ノード４９５での電圧が、φ１の終りに理想的にはゼロに等しくなる。
【００８９】
ステップ７２０において、較正ブロック５１０は、スイッチ４１０−Ａ乃至４１０−Ｈ、４６５および４８５を閉じることによって、φ２において、全ての入力キャパシタ４３０−１乃至４３０−８を共通モード（ＣＭ）信号４６０に接続し、かつフィードバックキャパシタ４５０を演算増幅器４９０の出力端に接続する。結果として、ノード４９５での電圧が増幅され、増幅器４９０の出力として提供される。
【００９０】
加えて、増幅器４９０のオフセット電圧もまた増幅されて、増幅器４９０の出力として提供される。対応する構成要素が、それに続くステージ２３０、２４０および２５０においてさらに処理される（増幅およびサブコードへの変換を含む）。コードジェネレータ２７０は、対応するＮビットデジタルコードを生成する。
ステップ７３０において、較正ブロック５１０は、前記の章でさらなる詳細が記述されているオフセットコードを表すデジタルコードを受信する。加えて、較正ブロック５１０は、中間ステージ２３０および２４０によって生成されるサブコードの各々を受信する。サブコードは、以下のステップで対応するステージのためのＶｄａｃ電圧を生成するのに用いられる。
【００９１】
ステップ７４０において、較正ブロック５１０は、（第１のステージ２２０の）４１０−Ａ乃至４１０−Ｈ、４６５および４７５−Ｂを閉じることによって、φ１において、全ての入力キャパシタ４３０−１乃至４３０−Ｈを共通モード（ＣＭ）信号４６０に接続し、かつフィードバックキャパシタ４５０をＶｒｅｆに接続する。
【００９２】
ステップ７５０において、入力キャパシタの１つ（例えば、図６のような４３０−１または複数のもの）が、対応するスイッチ（４２０−Ａ）を閉じることによって（較正ブロック５１０によって）Ｖｒｅｆに接続され、残りの入力キャパシタ（４３０−２乃至４３０−８）は、スイッチ４１０−Ｂ乃至４１０−Ｈを閉じることによって、共通モード（ＣＭ）信号４６０に接続され、かつフィードバックキャパシタ４５０は、スイッチ４８５を閉じることによって、演算増幅器４９０の出力端に接続される。
【００９３】
理想的には、増幅器４９０の出力はゼロである。しかしながら、非ゼロ電圧が、キャパシタミスマッチおよび入力オフセットの双方によるために存在してしまう。演算増幅器４９０（第１のステージ２２０）の出力端で生成される総計エラー電圧は、オフセットエラー電圧と増幅器の利得によって増幅される（４３０−１と４５０のミスマッチによる）ミスマッチエラー電圧の合計に等しい。
【００９４】
ステップ７６０において、較正ブロック５１０は、中間ステージの各々のサンプリングキャパシタを、Ｖｒｅｆかまたは、ホールド相φ２においてステップ７３０で受信された対応するサブコードの値に従う共通モード電圧に接続する。すなわち、同じ数のキャパシタが、オフセットコード並びに総計コードを測定する間、ホールド相（便宜上第２相と呼称される）において、Ｖｒｅｆ（または、共通モード電圧）に接続される。
【００９５】
ステップ７７０において、較正ブロック５１０は、前述の総計コードを表すデジタルコードを受信する。ステップ７８０において、キャパシタミスマッチに対応するミスマッチコードが、前述の章において記述されるように計算される。そして制御がステップ７９９へと移され、そこでその方法が終了する。
【００９６】
そうして、測定されたキャパシタミスマッチが、続いてコードジェネレータ２７０によって生成されるデジタルコードを訂正するのに用いられる。そうして、本発明の観点によってＡＤＣが較正される。本発明のいくつかの特長が実施されているデバイス例を参照して記述を続ける。
【実施例８】
【００９７】
１１．デバイス例
図８は、本発明が実施されるシステム例を例示する無線基地局システム８００のブロック図である。例示のために、無線基地局システム８００は、携帯電話等に対応する信号を移送するよう実施されているものとする。しかしながら、他の通信システム（例えば、データ処理システム等）において、本発明の様々な観点を実施できる。
【００９８】
無線基地局システム８００は、アンテナ８０１、フィルター８１０および８４０、ミキサー８２０、局部発信機８３０、アナログデジタル変換器（ＡＤＣ）８５０、変圧器８７０、伝送線８８０およびデジタル信号処理器（ＤＳＰ）８９０を含んで示されている。各構成要素は、以下でより詳細に記述される。
【００９９】
アンテナ８０１は、携帯電話、その他の無線基地局などから送信される様々な信号を受信する。受信された信号は、フィルター８１０に提供される。フィルター８１０は、対応する送信機能を行って、関係する周波数の信号を生成する。生成された信号は、経路８１２でミキサー８２０に提供される。アンテナ８０１およびフィルター８１０は、周知の方法で実施される。
【０１００】
局部発振器８３０は、固定周波数の信号を生成し、その固定周波数信号を経路８３２で提供する。実施例において、固定周波数の（経路８３２での）信号は、周知の方法で、位相同期ループ、クリスタル等によって生成される。
【０１０１】
ミキサー８２０は、高周波信号を所望の周波数を有する信号に変換するのに用いられる。実施例において、周波数１５７５ＭＨｚの信号が４Ｍｈｚの信号に変換される。ミキサー８２０は、濾過された信号を経路８１２で、かつ固定周波数の信号を経路８３２で入力として受信し、所望の周波数を備える信号を経路８２４に提供する。
【０１０２】
フィルター８４０は、経路８２４で受信された信号を濾過して、存在しているノイズ成分を取り除く。一般には、ミキサーはノイズを生成し、そしてミキサーの出力は、所望の周波数を備える信号を含む様々なノイズ成分を含有する。フィルター８４０は、所望の周波数を備える信号を経路８４７のみで提供する。ミキサー８２０、局部発振器８３０およびフィルター４４０はまた、周知の方法で実施される。
【０１０３】
変圧器８７０は、経路８４７で受信された信号を増幅して、増幅された信号を生成する。増幅された信号は、アナログデジタル変換器（ＡＤＣ）８５０に経路８７５で提供される。
【０１０４】
ＡＤＣ８５０は、経路８７５で受信されたアナログ信号を、前述のような較正ＡＤＣ８５０によって、対応するデジタルコードに変換する。デジタルコードは、伝送線８８０を経てＤＳＰ８９０に提供される。ＤＳＰ８９０（処理ブロックの例）は、デジタルコードを受信して（電話の呼び出しやデータアプリケーションのような）様々なユーザーアプリケーションを提供する。ＡＤＣ８５０は、前述のアプローチを用いて実施される。
【０１０５】
そうして、前述の本発明の様々な観点を用いてＡＤＣを較正し、潜在的に正確な入力アナログ信号を表すデジタルコードを生成することができる。
【０１０６】
１２．結論
本発明の様々な実施例が記述されている一方で、それらは例示のためだけに提示されていて、制限的ではないことを理解するべきである。そうして、本発明の広がりや範囲は、前述の代表的な実施例によって制限されるべきではなく、添付した特許請求の範囲およびそれと等価なものに従ってのみ、定義されるべきである。
【図面の簡単な説明】
【０１０７】
【図１】１つの実施例におけるアナログデジタル変換器（ＡＤＣ）の一般的な動作を例示するブロック図である。
【図２】１つの実施例におけるＡＤＣの詳細を例示するブロック図である。
【図３】１つの実施例におけるパイプラインＡＤＣのステージの詳細を例示するブロック図である。
【図４】１つの実施例におけるＡＤＣのステージの一部の詳細を例示する回路図である。
【図５】本発明のある観点によるＡＤＣのキャパシタミスマッチを較正ブロックによって測定できる方法を例示するブロック図である。
【図６】本発明の１つの観点によるＡＤＣの様々なステージにおける増幅器と関係するゼロ入力オフセットを想定してキャパシタミスマッチが測定される方法を例示するフローチャートである。
【図７】本発明の１つの観点によるＡＤＣの様々なステージにおける増幅器と関係する非ゼロ入力オフセットを想定してキャパシタミスマッチが測定される方法を例示するフローチャートである。
【図８】本発明を実施することができる一例の装置のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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