【事件の表示】
　特願２０１４−５１７５４６「積層半導体基板およびその製造方法」拒絶査定不服審判事件〔平成２５年　１月　３日国際公開、ＷＯ２０１３／０００６３６、平成２６年１０月　２日国内公表、特表２０１４−５２６１３８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２０１２年５月２３日（パリ条約による優先権主張外国庁受理２０１１年６月３０日　欧州特許庁、２０１１年１２月１日　欧州特許庁）を国際出願日とする出願であって、その手続の経緯は以下のとおりである。
　平成２５年１２月２５日　　審査請求、翻訳文の提出
　平成２６年１２月　３日　　拒絶理由通知（起案日）
　平成２７年　３月　９日　　意見書及び手続補正書の提出
　平成２７年１０月　８日　　拒絶査定（起案日）
　平成２８年　２月１２日　　審判請求、手続補正書の提出
　
　
第２　補正却下の決定
［補正却下の決定の結論］
　平成２８年２月１２日に提出された手続補正書によりなされた手続補正を却下する。
　
［理由］
１　本件補正の内容
（１）本件補正の概要
平成２８年２月１２日に提出された手続補正書による補正（以下「本件補正」という。）は、本願の特許請求の範囲の請求項１を補正するものであって、本件補正前後の請求項１の記載は、以下のとおりである。
＜本件補正前＞
「積層半導体基板であって、
　−少なくとも８０％のケイ素を含み、（１１１）結晶格子配向、第１の厚さおよび第１の格子定数（ａ1）を有する単結晶の第１の層（１）を構成するウェハを備え、前記第１の格子定数（ａ1）は第１のドーパントエレメントおよび第１のドーパント濃度によって定められ、さらに
　−少なくとも８０％のケイ素を含み、第２の厚さおよび第２の格子定数（ａ2）を有する単結晶の第２の層（２）を備え、前記第２の格子定数（ａ2）は第２のドーパントエレメントおよび第２のドーパント濃度によって定められ、前記第２の層（２）は第１の層と直接接触し、さらに
　−第２の層が第１の層と第３の層との間に配置されるよう、ＩＩＩ族窒化物からなる単結晶の第３の層（４）を備え、
　弛緩状態の前記第２の格子定数（ａ2）は第１の格子定数（ａ1）よりも大きく、前記第１の層（１）および第２の層（２）の結晶格子は、前記第２の層（２）が歪むように格子整合し、前記第１の厚さ、前記第１の格子定数（ａ1）、第２の厚さ、および前記第２の格子定数（ａ2）は、積層半導体基板の反りが−５０μｍから５０μｍの範囲にあるように前記単結晶の第３の層（４）に対して選択される、積層半導体基板。」
＜本件補正後＞
「積層半導体基板であって、
　−少なくとも８０％のケイ素を含み、（１１１）結晶格子配向、第１の厚さおよび第１の格子定数（ａ1）を有する単結晶の第１の層（１）を構成するウェハを備え、前記第１の格子定数（ａ1）は第１のドーパントエレメントおよび第１のドーパント濃度によって定められ、さらに
　−少なくとも８０％のケイ素を含み、第２の厚さおよび第２の格子定数（ａ2）を有する単結晶の第２の層（２）を備え、前記第２の格子定数（ａ2）は第２のドーパントエレメントおよび第２のドーパント濃度によって定められ、前記第２の層（２）は第１の層と直接接触し前記第１の層（１）に対して圧縮的に歪んでおり、さらに
　−第２の層が第１の層と第３の層との間に配置されるよう、ＩＩＩ族窒化物からなる単結晶の第３の層（４）を備え、
　弛緩状態の前記第２の格子定数（ａ2）は第１の格子定数（ａ1）よりも大きく、前記第１の層（１）および第２の層（２）の結晶格子は、前記第２の層（２）が歪むように格子整合し、前記第１の厚さ、前記第１の格子定数（ａ1）、第２の厚さ、および前記第２の格子定数（ａ2）は、積層半導体基板の反りが−５０μｍから５０μｍの範囲にあるように前記単結晶の第３の層（４）に対して選択される、積層半導体基板。」
（２）補正事項
　本件補正は、請求項１における、補正前の「前記第２の層（２）は第１の層と直接接触し」との記載を、補正後は「前記第２の層（２）は第１の層と直接接触し前記第１の層（１）に対して圧縮的に歪んでおり」と補正するものである。
　
２　新規事項の追加の有無及び補正目的の適否等の検討
（１）新規事項の追加の有無
　平成２５年１２月２５日付けで提出された翻訳文は、本願の願書に最初に添付して提出した明細書、特許請求の範囲又は図面の翻訳文（以下「翻訳文」という。）であると認められる。
　そして、上記の補正事項における「第２の層（２）」が「前記第１の層（１）に対して圧縮的に歪んで」いることは、翻訳文のおける明細書の段落【００１８】の「第２の格子定数ａ2は第１の格子定数ａ1よりも大きいので、第２の層２は第１の層１に対して圧縮的に歪む。」という記載に基づいていると認められる。
　したがって、上記の補正事項は、翻訳文の記載に基づいていると認められる。
　よって、上記の補正事項は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものであるから、本件補正は特許法第１７条の２第３項の規定に適合している。
（２）補正の目的等について
　上記の補正事項は、本願補正前の「第１の層（１）」と「第２の層（２）」について、「前記第２の層（２）」は「前記第１の層（１）に対して圧縮的に歪んで」いることを限定するものである。
　したがって、本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の減縮を目的とするものと認められる。
（３）発明の特別な技術的特徴について
　本件補正が、請求項１に係る発明の特別な技術的特徴を変更しないことは明らかである。
　したがって、本件補正は特許法第１７条の２第４項の規定に適合している。
（４）検討のまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項ないし第５項に規定する要件を満たす。
　
３　独立特許要件について
（１）検討の前提
　以上のとおり、本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的としている。
　そこで、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かを、請求項１に係る発明について検討する。
　
（２）補正発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、本件補正により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定されるとおりのものであり、再掲すると次のとおりである。
「積層半導体基板であって、
　−少なくとも８０％のケイ素を含み、（１１１）結晶格子配向、第１の厚さおよび第１の格子定数（ａ1）を有する単結晶の第１の層（１）を構成するウェハを備え、前記第１の格子定数（ａ1）は第１のドーパントエレメントおよび第１のドーパント濃度によって定められ、さらに
　−少なくとも８０％のケイ素を含み、第２の厚さおよび第２の格子定数（ａ2）を有する単結晶の第２の層（２）を備え、前記第２の格子定数（ａ2）は第２のドーパントエレメントおよび第２のドーパント濃度によって定められ、前記第２の層（２）は第１の層と直接接触し前記第１の層（１）に対して圧縮的に歪んでおり、さらに
　−第２の層が第１の層と第３の層との間に配置されるよう、ＩＩＩ族窒化物からなる単結晶の第３の層（４）を備え、
　弛緩状態の前記第２の格子定数（ａ2）は第１の格子定数（ａ1）よりも大きく、前記第１の層（１）および第２の層（２）の結晶格子は、前記第２の層（２）が歪むように格子整合し、前記第１の厚さ、前記第１の格子定数（ａ1）、第２の厚さ、および前記第２の格子定数（ａ2）は、積層半導体基板の反りが−５０μｍから５０μｍの範囲にあるように前記単結晶の第３の層（４）に対して選択される、積層半導体基板。」
　
（３）引用例の記載事項及び引用発明
　ア　引用例１の記載事項
　原査定の根拠となった拒絶理由通知において引用され、本願の最先の優先権主張の日前に外国において頒布された刊行物である、米国特許出願公開第２００３／０１３２４３３号明細書（以下「引用例１」という。）には、“SEMICONDUCTOR STRUCTURES INCLUDING A GALLIUM NITRIDE MATERIAL COMPONENT AND A SILICON GERMANIUM COMPONENT”（発明の名称、当審訳：窒化ガリウム材料の構成部分およびシリコンゲルマニウムの構成部分を含む半導体構造）について、Fig.１〜Fig.１０とともに、次の事項が記載されている（下線は当審で付加。以下同じ。）。
　（ア）“BACKGROUND OF INVENTION
　……
[0003]　In many applications,gallium nitride materials are grown on substrates. However,property differences between gallium nitride materials and substrate materials can sacrifice the quality of the resulting gallium nitride material layer. For example,gallium nitride(GaN) has a different thermal expansion coefficient than many substrate materials including sapphire,silicon carbide,and silicon(GaN has a thermal expansion coefficient(x 10-6/K) for the a0 lattice parameter of about 5.59 and Si has a thermal expansion coefficient(x 10-6/K) for the a0 lattice parameter of about 4.2). The different thermal expansion coefficients can generate stresses within a gallium nitride layer deposited on such substrates. The stresses can arise,for example,when the structure is cooled after the deposition of the gallium nitride layer and the substrate contracts at a different rate than the gallium nitride material layer. Such stresses can form cracks within the gallium nitride layer. This cracking phenomena can prevent gallium nitride materials from being suitable for use in many applications. Cracking can be particularly problematic for relatively thick (e.g., 0.5 micron) gallium nitride layers.”
（当審訳：「発明の背景
　……
[0003]　多くの用途で、窒化ガリウム材料は基板上に成長される。しかし、窒化ガリウム材料と基板材料の特性の違いは、得られた窒化ガリウム材料層の品質を犠牲にすることがある。例えば、窒化ガリウム(GaN)は、サファイア、炭化シリコン、およびシリコンを含む多くの基板材料とは異なる熱膨張係数を有している（GaNは約5.59の、格子定数ａ０に対する熱膨張係数(×10-6/K)を有し、Siは約4.2の、格子定数ａ０に対する熱膨張係数(×10-6/K)を有する）。異なる熱膨張係数は、このような基板上に堆積された窒化ガリウム層内に応力を発生させる。応力は、例えば、窒化ガリウム層を堆積した後に構造体が冷却され、基板が窒化ガリウム材料層とは異なる割合で収縮する場合に、生じ得る。このような応力は、窒化ガリウム層内にクラックを形成することがある。クラッキング現象は、窒化ガリウム材料を多くの用途に適用することを妨げている。クラッキングは、比較的厚い（例えば、0.5μm）窒化ガリウム層の場合に特に問題となる。）
　（イ）“BRIEF DESCRIPTION OF THE DRAWINGS
[0012] FIG.1 illustrates 
a semiconductor material including a silicon germanium layer formed between a substrate and a gallium nitride material layer
（当審訳：図面の簡単な説明
[0012]　図１は、本発明の１実施形態による、
基板と窒化ガリウム材料層との間に形成されたシリコンゲルマニウム層を有する半導体材料
　（ウ）“DETAILED DESCRIPTION
[0021] 
The invention provides semiconductor structures that include a gallium nitride material component and a silicon germanium component
[0022] FIG.1 shows a semiconductor material 10 according to one embodiment of the present invention. 
Semiconductor material 10 includes a silicon germanium layer 12 formed on a substrate 14 and a gallium nitride material layer 16 formed on the silicon germanium layer
……
[0024] Silicon germanium layer 12 may be formed of any SiXGe(1-X) alloy, wherein 0x1. The composition of the silicon germanium layer may be selected to provide the layer with a desired thermal expansion coefficient. The thermal expansion coefficient of the SiXGe(1-X) alloy depends, at least in part, on the relative concentration of silicon and germanium within layer 12. Silicon has a thermal expansion coefficient of about 4.2(x 10-6/K) and germanium has a thermal expansion coefficient of about 6.1(x 10-6/K). Thus, increasing the germanium concentration and decreasing the silicon concentration(decreasing x) of the alloy increases its thermal expansion coefficient.
[0025] In some embodiments, 
the composition of silicon germanium layer 12 may be controlled to result in a thermal expansion coefficient similar to that of gallium nitride material layer 16
Such a condition has been found particularly effective in minimizing the generation of cracks within the gallium nitride material layer, as well as, the silicon germanium layer
[0026] 
It should be understood that the thermal expansion coefficients for the silicon germanium layer and the gallium nitride material layer are not required to be equal
[0027] In some embodiments of the invention, 
the composition of the silicon germanium layer 12 may be selected to provide layer 12 with a dissimilar thermal expansion coefficient to that of gallium nitride material layer 16
However, even in these cases, it may be important to limit the amount of tensile stress generated so as to restrict crack generation within the gallium nitride material layer
[0028] In some embodiments, 
silicon germanium layer 12 has a silicon rich composition. Silicon rich compositions are oftentimes suitable to impart silicon germanium layer 12 with a similar thermal expansion coefficient as that of the gallium nitride material layer
the value of x is greater than or equal to 0.8
（当審訳：詳細な説明
[0021]　
本発明は、窒化ガリウム材料の構成部分およびシリコンゲルマニウムの構成部分を含む半導体構造
を提供する
[0022]　図１は、本発明の一実施形態に係る半導体材料10を示している。
半導体材料10は、基板14上に形成されたシリコンゲルマニウム層12
前記シリコンゲルマニウム層上に形成された窒化ガリウム材料層16とを含む
　……
[0024]　シリコンゲルマニウム層12は、０＜ｘ＜１である任意のSiXGe(1-X)合金で形成することができる。シリコンゲルマニウム層の組成は、層に所望の熱膨張係数を提供するように選択することができる。SiXGe(1-X)合金の熱膨張係数は、層12内のシリコンとゲルマニウムの相対的な濃度に少なくとも部分的に依存する。シリコンの熱膨張係数は約4.2(×10-6/K)であり、ゲルマニウムの熱膨張係数は約6.1(×10-6/K)である。したがって、合金の、ゲルマニウム濃度を増加させ、シリコン濃度を減少させる（ｘを減少させる）と、その熱膨張係数が増加する。
[0025]　いくつかの実施形態において、
シリコンゲルマニウム層12の組成は、窒化ガリウム材料層16と同様の熱膨張係数が得られるように制御することができる
このような状態は、窒化ガリウム材料層、並びに、シリコンゲルマニウム層内のクラック発生を最小化することに特に有効であることが判明している
[0026]　
シリコンゲルマニウム層と窒化ガリウム材料層の熱膨張係数は同じである必要はないことを理解されたい
[0027]　本発明のいくつかの実施形態において、
シリコンゲルマニウム層12の組成は、窒化ガリウム材料層16と異なる熱膨張係数を有する層12を提供するように選択されてもよい
これらの場合であっても、窒化ガリウム材料層中のクラック発生を抑制するためには、発生する引張応力の大きさを制限することが重要である
[0028]　いくつかの実施形態において、
シリコンゲルマニウム層12はシリコンリッチな組成を有している
シリコンリッチな組成物は、シリコンゲルマニウム層12に窒化ガリウム材料層と同様の熱膨張係数を付与する
特定のシリコンリッチな組成物では、Si
X
Ge
(1-X)
におけるxの値は
xの値が0.8以上であり
　（エ）“[0034] 
The silicon germanium layer may be of any suitable thickness
[0035] 
Silicon germanium layer 12 may be an epitaxial layer having a monocrystalline structure
（当審訳：[0034]　
シリコンゲルマニウム層は、任意の適切な厚さとすることができる
[0035]　
シリコンゲルマニウム層12は、単結晶構造を有するエピタキシャル層であってもよい
　（オ）“[0043] 
In certain cases, gallium nitride material layer 16 has a monocrystalline structure
[0044] Substrate 14 may be any type known in the art including silicon, silicon carbide, sapphire, gallium nitride, and silicon germanium, amongst others. 
In certain embodiments, it may be preferable to use a silicon substrate
A silicon substrate, as used herein, refers to any substrate that includes a silicon layer. Examples of suitable silicon substrates include substrates that are composed of bulk silicon (e.g., silicon wafers)
In some cases, silicon(111) substrates are preferred
（当審訳：[0043]　
いくつかの場合において、窒化ガリウム材料層16は、単結晶構造を有している
[0044]　基板14は、シリコン、シリコンカーバイド、サファイア、窒化ガリウム、およびシリコンゲルマニウムなどを含む、当該技術分野で知られている任意のタイプとすることができる。
特定の実施形態では、シリコン基板を使用することが好ましい。本明細書で使用されるシリコン基板は、シリコン層を含む任意の基板を意味する。適切なシリコン基板としては、バルクシリコン(例えば、シリコンウエハ)からなる基板
いくつかの場合において、シリコン(111)基板が好ましい
　（カ）“What is claimed is: 
  1 . A semiconductor structure comprising:
 a silicon germanium component; and
 a gallium nitride material component.
　……
15 . The semiconductor structure of claim 1, wherein 
the silicon germanium component has a monocrystalline structure
（当審訳；特許請求の範囲
１．半導体構造であって、
　　シリコンゲルマニウムの構成部分と、
　　窒化ガリウム材料の構成部分とを含む。
　……
１５．前記
シリコンゲルマニウムの構成部分は、単結晶構造を有している
　イ　引用発明
　上記の（ア）〜（カ）から、引用例１には、図１に示される「基板と窒化ガリウム材料層との間に形成されたシリコンゲルマニウム層を有する半導体材料」に関して、次の発明（以下「引用発明」という。）が記載されていると認められる。
「窒化ガリウム材料の構成部分およびシリコンゲルマニウムの構成部分を含む半導体構造であって、
　好ましくはバルクシリコン（シリコンウエハ）からなるシリコン(111)基板である、基板14と、
　前記基板14上に形成され、任意の適切な厚さとされ、SiXGe(1-X)におけるｘの値が0.8以上というシリコンリッチな組成を有し、単結晶構造を有するエピタキシャル層であるシリコンゲルマニウム層12と、
　前記シリコンゲルマニウム層12上に形成されて、前記シリコンゲルマニウム層12が前記基板14と窒化ガリウム材料層16との間に形成される、単結晶構造を有する前記窒化ガリウム材料層16と、
を備え、
　前記シリコンリッチな組成は、前記シリコンゲルマニウム層12に前記窒化ガリウム材料層16と同様の熱膨張係数を付与することで、前記窒化ガリウム材料層16並びに前記シリコンゲルマニウム層12内のクラック発生を最小化するように制御される半導体構造。」
　ウ　引用例２の記載事項
　原査定の根拠となった拒絶理由通知において引用され、本願の最先の優先権主張の日前に外国において頒布された刊行物である、米国特許出願公開第２００４／０１３２２２７号明細書（以下「引用例２」という。）には、“METHODS AND STRUCTURE FOR IMPROVING WAFER BOW CONTROL”（発明の名称、訳：ウェハ反り制御向上のための方法及び装置）について、Fig.１〜Fig.７とともに、次の事項が記載されている（当審注：訳は、引用例２の日本語ファミリ文献である特開２００６−５１６３５９号公報に基づく。）。
　（ア）“BACKGROUND OF THE INVENTION
[0002] This invention relates generally to manufacturing of Micro Electromechanical System(MEMS) devices, and more specifically to, manufacturing of a substrate layer for MEMS devices utilizing heavily doped silicon as an etch stop.
[0003] One method for making MEMS devices involves depositing a very heavily boron-doped silicon layer on a lightly doped silicon substrate wafer. After various patterning steps, part of the substrate is etched away in alkaline etchants such as potassium hydroxide or Ethylene-Diamine-Pyrocatechol(EDP), and water, plus a trace amount of Pyrazine. The heavily doped silicon layer is not affected by these etchants, creating a natural etch stop. In another method, the silicon wafer is bonded to a glass wafer. Prior to bonding, the silicon wafer can be patterned. Additional patterns can be made on the glass wafer. The entire lightly doped substrate is then etched away, leaving only the patterned, heavily doped layer attached to the glass. 
The boron dopant concentration in the doped layer is 1x10
20
cm
-3
. At this concentration the boron atoms, which are smaller than silicon atoms, cause a shrinkage of the silicon lattice. Thus the doped layer has a high tensile strain compared to the substrate, causing the wafer to bow
[0004] There are two negative consequences of boron-germanium co-doping that make this approach unusable for some devices. One negative consequence is that the high germanium concentration (1x1021cm-3) degrades the mechanical properties of the silicon. An example of this is a high level of internal damping in a MEMS resonator. Another negative consequence is that the differing diffusion coefficients of boron and germanium in silicon result in some segregation at the interface between the substrate and the doped layer. This segregation creates undesirable stress gradients at the edge of the doped layer.
[0005] With regard to the backside tensile stress layer, when a heavily boron doped layer is deposited on a lightly doped substrate, the resultant wafer is heavily bowed as described above. A backside tensile stress layer balances the stress on the front side of the wafer, yielding a flat wafer. However, such a process requires more expensive, double-side polished substrates, more expensive, double-side deposition, more careful handling, and wafer preparation that must be done after epitaxial growth but before device fabrication can begin.”
（訳：発明の背景
[0002]　本発明は、一般的にはマイクロエレクトロメカニカルシステム（ＭＥＭＳ）デバイスの製造に関し、特に、エッチストップとしてシリコンに高濃度ドープするのに利用するＭＥＭＳに関する基板層の製造に関する。
[0003]　ＭＥＭＳデバイスを製造するためのある方法は、高濃度ドープシリコン基板ウェハに非常に高濃度のボロンドープシリコン層を堆積させることを含む。種々のパターンニングステップの後、基板の一部は、水酸化カリウム又はエチレン−ジアミン−ピロカテコール（ＥＤＰ）のようなアルカリ性エッチャント、及び、ピラジンを加えた水によってエッチングされる。高濃度ドープシリコン層は、これらのエッチャントによっては影響を受けず、自然にエッチングは停止する。別の方法では、シリコンウェハは、ガラスウェハにつけられる。つける前に、シリコンウェハをパターンニングすることができる。追加のパターンをガラスウェハに施すことができる。次いで、全体的に低濃度ドープの基板を、パターンニングされたものだけ残してエッチングし、高濃度ドープ層はガラスに取り付けられる。
ドープ層におけるボロンドーパント濃度は、＞１×１０
20
ｃｍ
-3
である。ボロン原子のこの濃度は、シリコン原子よりも小さく、シリコン格子の収縮を生じさせる。従って、ドープされた層は、基板と比べて引っ張り歪みを有し、ウェハを反らせる原因となる
[0004]　ボロン−ゲルマニウム共ドーピングには２つの負の問題があり、このアプローチはいくつかのデバイスに関して使用できない。１つの負の問題は、高ゲルマニウム濃度（＞１×１０21ｃｍ-3）は、シリコンの機械的な特性を低減させる。この例は、ＭＥＭＳ共鳴器における高レベルの内部ダンピングである。他の負の問題は、シリコン中のボロンとゲルマニウムの拡散係数の相違により基板とドープ層との間の界面で分離が生じることである。この分離は、ドープ層のエッジで望ましくない応力勾配を生じる。
[0005]　裏面張力層により、高濃度ボロンドープ層が低濃度ドープ基板上に堆積されたとき、結果として生じたウェハは、上述のようにひどく反ったものになる。裏面張力層は、フラットウェハに影響を与えやすく、ウェハの表側の応力の平衡をとる。しかしながら、かかるプロセスは、より高価な両面研磨基板、より高価な両面堆積、より注意深い取り扱い、及び、デバイス製造が始まる前であってエピタキシャル成長後にすることが必要なウェハ準備を要求する。）
　（イ）“DETAILED DESCRIPTION OF THE INVENTION
[0018] FIG.1 illustrates 
the problem of bowing in construction of a wafer 10 when a heavily boron doped silicon layer 12 is deposited on a silicon substrate 14
boron atoms, which are smaller than silicon atoms, cause a shrinkage of the silicon lattice within boron doped silicon layer 12. Thus doped layer 12 has a high tensile strain compared to substrate 14, causing wafer 10 to bow
[0019] FIG.2 illustrates a boron-germanium co-doping solution for the bowing problem of FIG.1. Boron-germanium co-doping is one of the known methods for controlling wafer bow. Referring to the Figure, a boron-germanium co-doped layer 20 is deposited on substrate 14, resulting in a relatively flat wafer 22. Germanium is an atom that is larger than silicon, but is in the same column of the periodic table as silicon. Therefore, if the silicon is doped with germanium and boron at the same time, the larger germanium atoms compensate for the smaller boron atoms, but do not create any electronic changes. As stated above, negative consequences for reducing wafer bow through boron-germanium co-doping include degradation of the mechanical properties of silicon and segregation at an interface 24 between substrate 14 and co-doped layer 20. This segregation creates undesirable stress gradients in co-doped layer 20.”
（訳：発明の詳細な説明
[0018]　図１は、
ボロンを高濃度ドープしたシリコン層１２がシリコン基板１４上に堆積されるときの、ウェハ１０の構造における反りの問題
シリコン原子より小さいボロン原子により、ボロンドープされたシリコン層１２内でシリコン格子の収縮を引き起こす。かくして、ドープ層１２は、基板１４と比較して高い引っ張り応力を有し、これにより、ウェハ１０を反らせることになる
[0019]　図２は、図１の反りの問題をボロン−ゲルマニウム共ドーピングにより解消することを図示する。ボロン−ゲルマニウム共ドーピングは、ウェハの反りを制御することに関して周知の一つの方法である。図を参照すると、ボロン−ゲルマニウム共ドーピング層２０は、基板１４上に堆積され、その結果、ウェハ２２は比較的に平坦になる。ゲルマニウムは、シリコンよりも大きな原子であるが、周期表においてシリコンと同じ列に属する。それ故、シリコンにゲルマニウムとボロンが一緒にドープされたとき、より大きなゲルマニウム原子が、より小さなボロン原子を補償するが、いかなる電子的な変化も生じない。上述のように、ボロン−ゲルマニウム共ドーピングを介してウェハの反りを低減させることに関する負の問題は、基板１４と共ドープ層２０との間の界面での分離と、シリコンの機械的特性の低減を含む。この分離は、共ドープ層２０において望ましくない応力勾配を生成する。）
　（ウ）“[0021] FIG.4 illustrates an improvement in construction of a wafer 50 which also controls an amount of bowing. In construction of wafer 50, a germanium-silicon layer is used to compensate for stress created by a heavily boron-doped layer, but the germanium doping and the boron doping are done in spatially separated layers. Referring specifically to  FIG.4, a silicon-germanium(Si-Ge) epitaxial layer 52 is deposited on silicon substrate 14. Deposition of Si-Ge layer 52 onto silicon substrate 14 causes the resulting wafer to bow in a direction concave to a back surface 54 of silicon substrate 14 (opposite to the bowing illustrated in  FIG.1). However, the bowing is limited. As stress between silicon substrate 14 and Si-Ge layer 52 builds, it causes dislocations to form in Si-Ge layer 52. The dislocations result in relaxation of the stress. The relaxation results in reduced bowing. A thin, undoped buffer layer 56 of silicon is deposited on top of Si-Ge layer 52 to prevent mixing of Si-Ge layer 52 and a silicon-boron (Si-B) layer 58 which is deposited on buffer layer 56. In one embodiment, layer 58 is a very heavily doped silicon-boron etch stop layer. In a specific embodiment, concentration of boron in Si-B layer 58 is between about 0.1 percent and about 1.0 percent. Silicon-boron layer 58 is grown at temperatures between about 1000℃. and about 1200℃., with boron concentration between about 5x109 and about 5x1020cm-3, and a thickness between 5 and 50μm.
　……
[0024] Germanium-doped layer 52 is utilized to compensate the stress created by boron-doped layer 58, but the germanium doping and the boron doping are done in spatially separated layers. The thickness and concentration of silicon-germanium layer 52 can be adjusted to achieve compensation for boron-doped layer 58. Because silicon-germanium layer 52 is now essentially part of the substrate that will eventually be etched, germanium concentration must be low enough that it does not interfere with the etching.”
（訳：[0021]　図４は、反りの量をも制御するウェハ５０の改良された構造を図示する。ウェハ５０の構造では、ゲルマニウムドーピングおよびボロンドーピングは、空間的に別々の層になされるが、
ゲルマニウム−シリコン層が、高濃度にボロンがドープされた層によって生成された応力を補償するために使用される
シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）エピタキシャル層５２は、シリコン基板１４上に堆積される
シリコンの薄い、ドープされていないバッファ層５６は、バッファ層５６に堆積されたシリコン−ボロン（Ｓｉ−Ｂ）層５８
Ｓｉ−Ｇｅ層５２の頂部に堆積される
　……
[0024]　
ゲルマニウムドープ層５２は、ボロンドープ層５８によって生成された応力を補償するように利用され、ゲルマニウムドーピング及びボロンドーピングは、空間的に別々の層になされる。シリコン−ゲルマニウム層５２の厚さ及び濃度は、ボロンドープ層５８に関する補償を達成するように調整されうる
　（エ）“[0035] As stated above with respect to FIG.2, negative consequences of using a germanium-boron co-doped layer to reduce bow include degradation of the mechanical properties of silicon and segregation at the interface between the substrate and the co-doped layer. Therefore, current bow reduction approaches utilize epitaxial deposition on both sides of a silicon substrate, as described above with respect to FIG.3. The method for wafer bow reduction described with respect to  FIGS.4 and 5 require deposition of layers on only one side of a silicon substrate, which reduces costs associated with of deposition by approximately half over the costs of a backside tensile layer. The illustrated method therefore allows utilization of less expensive, silicon substrates, as only a single side of the substrate has to be polished.”
（訳：[0035]　図２について上述したように、反りを低減させるためにゲルマニウム−ボロン共ドープ層を使用した負の結果は、シリコンの機械的特性の低減、及び、基板と共ドープ層との間の界面での分離を含む。それ故、現在の反り低減のアプローチは、図３に関して上述したような、シリコン基板の両側のエピタキシャル成長を利用する。図４及び５に関して記述したウェハ反り低減の方法は、シリコン基板の片側だけに層の堆積を要求し、それにより、裏面張力層の費用に関しておよそ半分だけの堆積に関する費用を低減する。それゆえ、図示された方法により、研磨されうる基板の片側だけ、低価格のシリコン基板の使用をすることができる。）
（４）対比
　ア　補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　（ア）引用発明の「窒化ガリウム材料の構成部分およびシリコンゲルマニウムの構成部分を含む半導体構造」は、「前記シリコンゲルマニウム層12が前記基板14と窒化ガリウム材料層16との間に形成される」という「構造」を有しているから、積層半導体基板と云いうるものである。
　したがって、引用発明の「窒化ガリウム材料の構成部分およびシリコンゲルマニウムの構成部分を含む半導体構造」は、補正発明の「積層半導体基板」に相当する。
　（イ）引用発明の「好ましくはバルクシリコン（シリコンウエハ）からなるシリコン(111)基板である、基板14」は、「(111)」という結晶方位を有しているから、単結晶の基板である。そして、「バルクシリコン」であるからノンドープであると認められ、したがって、不可避の不純物を除けば１００％「シリコン」であるとともに、前記「シリコン」固有の格子定数を有すると認められる。そして、前記「基板14」が所定の厚さを有していることは、自明である。
　一方、「SiXGe(1-X)におけるｘの値が0.8以上というシリコンリッチな組成」を有し、前記「基板14」に接する層である「シリコンゲルマニウム層12」においては、「ゲルマニウム」は「シリコン」に対するドーパントと云いうると認められる。
　これに対して、補正発明の「単結晶の第１の層（１）」は「少なくとも８０％のケイ素を含み、（１１１）結晶格子配向、第１の厚さ」と、「第１のドーパントエレメントおよび第１のドーパント濃度によって定められ」る「第１の格子定数（ａ1）を有する」ものである。
　しかしながら、本願明細書には段落【００２４】に「ドーパントエレメントがより大きい共有結合原子半径を有するのなら、第２のドーパント濃度は第１のドーパント濃度よりも高いものが選択される。こうして、ここでも第１の格子定数ａ１は第２の格子定数ａ２よりも小さくなる。ゲルマニウム（Ｇｅ）またはアンチモン（Ｓｂ）は、ケイ素よりも大きい共有結合原子半径を有する典型的なドーパントエレメントであり、ここでは好ましく用いられる。第１のドーパント濃度は０にまで低くしてもよい」と記載され、本件補正で補正された本願の特許請求の範囲の請求項８には、「前記第１のドーパントエレメントおよび第２のドーパントエレメントは、ゲルマニウムまたはアンチモンである」ことを特定する請求項７を引用して「前記第１のドーパント濃度はゼロである」と記載されている。
　したがって、「第１の層と直接接触し」ている「第２の層（２）」のドーパントエレメントである「第２のドーパントエレメント」が「ゲルマニウムまたはアンチモンである」場合は、補正発明の「単結晶の第１の層（１）」の「第１のドーパント濃度はゼロ」であることが許容されるから、補正発明の前記「第１の層（１）」は、「第１のドーパント濃度はゼロ」であるため１００％の「ケイ素を含」むとともに「（１１１）結晶格子配向、第１の厚さ」を有し「ケイ素」に固有の「第１の格子定数（ａ1）」を有する「単結晶」の層を包含すると認められる。
　そうすると、引用発明の「好ましくはバルクシリコン（シリコンウエハ）からなるシリコン(111)基板である、基板14」は、補正発明の「少なくとも８０％のケイ素を含み、（１１１）結晶格子配向、第１の厚さおよび第１の格子定数（ａ1）を有する単結晶の第１の層（１）を構成するウェハ」であって「前記第１の格子定数（ａ1）は第１のドーパントエレメントおよび第１のドーパント濃度によって定められ」るものに相当する。
　（ウ）ゲルマニウムはシリコンより原子半径が大きいから、引用発明の「SiXGe(1-X)におけるｘの値が0.8以上というシリコンリッチな組成を有し、単結晶構造を有するエピタキシャル層であるシリコンゲルマニウム層12」の格子定数は、「基板14」と接しない弛緩状態でみると、上記の不可避の不純物を除けば１００％「シリコン」からなる単結晶の前記「基板14」の格子定数よりも大きいと認められる。
　また、エピタキシャル成長とは、基板となる結晶の上に結晶成長を行う成長法であり、エピタキシャル成長させた結晶は下地の基板の結晶面に結晶軸を揃えて配列されることは、当業者の技術常識である。
　したがって、上記（ア）で指摘したように単結晶の基板である「基板14」上に、当該「基板14」より格子定数が大きい前記「シリコンゲルマニウム層12」を「単結晶構造を有するエピタキシャル層」として形成すると、前記「シリコンゲルマニウム層12」は前記「基板14」に対して圧縮的に歪むものと認められる。
　また、前記「シリコンゲルマニウム層12」が前記「基板14」に接する界面においては、前記「基板14」の単結晶の結晶格子と前記「シリコンゲルマニウム層12」の単結晶の結晶格子とは、前記「シリコンゲルマニウム層12」が歪むように格子整合していると認められる。
　以上から、引用発明の「前記基板14上に形成され、任意の適切な厚さとされ、SiXGe(1-X)におけるｘの値が0.8以上というシリコンリッチな組成を有し、単結晶構造を有するエピタキシャル層であるシリコンゲルマニウム層12」は、補正発明の「少なくとも８０％のケイ素を含み、第２の厚さおよび第２の格子定数（ａ2）を有する単結晶の第２の層（２）」であって「前記第２の格子定数（ａ2）は第２のドーパントエレメントおよび第２のドーパント濃度によって定められ、前記第２の層（２）は第１の層と直接接触し前記第１の層（１）に対して圧縮的に歪んで」いる前記「第２の層（２）」に相当する。
　また、引用発明において、「前記基板14上」に「SiXGe(1-X)におけるｘの値が0.8以上というシリコンリッチな組成を有し、単結晶構造を有するエピタキシャル層であるシリコンゲルマニウム層12」を「形成」することは、補正発明において、「弛緩状態の前記第２の格子定数（ａ2）は第１の格子定数（ａ1）よりも大きく、前記第１の層（１）および第２の層（２）の結晶格子は、前記第２の層（２）が歪むように格子整合し」ていることに相当する。
　（エ）引用発明の「前記シリコンゲルマニウム層12上に形成されて、前記シリコンゲルマニウム層12が前記基板14と窒化ガリウム材料層16との間に形成される、単結晶構造を有する前記窒化ガリウム材料層16」は、補正発明の「第２の層が第１の層と第３の層との間に配置されるよう、ＩＩＩ族窒化物からなる単結晶の第３の層（４）」に相当する。
　イ　一致点と相違点
　以上を総合すると、補正発明と引用発明とは、以下の点で一致するとともに、以下の点で相違している。
（一致点）
「積層半導体基板であって、
　−少なくとも８０％のケイ素を含み、（１１１）結晶格子配向、第１の厚さおよび第１の格子定数（ａ1）を有する単結晶の第１の層（１）を構成するウェハを備え、前記第１の格子定数（ａ1）は第１のドーパントエレメントおよび第１のドーパント濃度によって定められ、さらに
　−少なくとも８０％のケイ素を含み、第２の厚さおよび第２の格子定数（ａ2）を有する単結晶の第２の層（２）を備え、前記第２の格子定数（ａ2）は第２のドーパントエレメントおよび第２のドーパント濃度によって定められ、前記第２の層（２）は第１の層と直接接触し前記第１の層（１）に対して圧縮的に歪んでおり、さらに
　−第２の層が第１の層と第３の層との間に配置されるよう、ＩＩＩ族窒化物からなる単結晶の第３の層（４）を備え、
　弛緩状態の前記第２の格子定数（ａ2）は第１の格子定数（ａ1）よりも大きく、前記第１の層（１）および第２の層（２）の結晶格子は、前記第２の層（２）が歪むように格子整合している、積層半導体基板。」
　
（相違点）
　補正発明の「積層半導体基板」においては「前記第１の厚さ、前記第１の格子定数（ａ1）、第２の厚さ、および前記第２の格子定数（ａ2）は、積層半導体基板の反りが−５０μｍから５０μｍの範囲にあるように前記単結晶の第３の層（４）に対して選択される」のに対して、引用発明の「半導体構造」はこのような特定を有していない点。
（５）相違点についての当審の判断
　ア　引用発明の「半導体構造」においては、「前記シリコンリッチな組成」は、「前記シリコンゲルマニウム層12に前記窒化ガリウム材料層16と同様の熱膨張係数を付与することで、前記窒化ガリウム材料層16並びに前記シリコンゲルマニウム層12内のクラック発生を最小化するように制御される」ものである。
　しかしながら、第２の３（３）ア（ウ）で摘記したように、引用例１には、段落[0026]に、シリコンゲルマニウム層と窒化ガリウム材料層の熱膨張係数は同じである必要はないことが、段落[0027]には、シリコンゲルマニウム層12の組成を積極的に窒化ガリウム材料層16と異なる熱膨張係数を有するように選択すること、及び、これにより前記窒化ガリウム材料層内に応力が生じるので、当該応力により窒化ガリウム材料層中にクラックが発生することを抑制するため、発生する応力の大きさを制限する必要があることが、それぞれ記載されている。
　イ　一方、第２の３（３）ウ（ア）及び（イ）で摘記したように、引用例２には、ボロンを高濃度ドープしたシリコン層をシリコン基板上に堆積したウェハにおいては、ボロンドープされたシリコン層内でシリコン格子の収縮を引き起こし、すなわち、格子定数が小さくなることにより、引っ張り応力が生じ、これにより、ウェハを反らせるという問題が起こり得ることが記載されている。
　そして、この問題を解決するため、引用例２には、第２の３（３）ウ（ウ）で摘記したように、ウェハを、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）エピタキシャル層５２をシリコン基板１４上に堆積し、前記シリコン−ゲルマニウム層５２の上方にシリコン−ボロン（Ｓｉ−Ｂ）層５８を堆積した、少なくとも３層の半導体層を有する構造とし、前記シリコン−ゲルマニウム層５２の厚さ及び濃度を調整して、前記シリコン−ボロン層５８によって生成された応力を前記シリコン−ゲルマニウム層５２によって補償することが記載されている。
　ウ　さて、第２の３（３）ア（ア）で摘記したように、引用発明における「クラック」は「半導体構造」内に生じる応力によって発生するものであるが、これは、「半導体構造」内に生じる応力によって当該「半導体構造」が変形し、この変形の程度が限界を超えたときに発生すると認められる。
　すなわち、引用発明において、「半導体構造」の変形、すなわち、当該「半導体構造」の反りを抑制できれば、「クラック」も防止できることは、自明である。このとき、応力を受ける「基板14」が厚いほど、前記変形に対する耐性が大きいことも明らかである。
　エ　したがって、引用発明において、「シリコンゲルマニウム層12」の組成を積極的に「窒化ガリウム材料層16」と異なる熱膨張係数を有するように選択し、これにより「半導体構造」内に生じる応力により当該「半導体構造」が変形し反ることを抑制するために、引用例２に記載された公知技術を適用して、「基板14」の厚さ、「シリコンゲルマニウム層12」の厚さ、及び、前記「シリコンゲルマニウム層12」におけるゲルマニウム濃度を調整して、前記「窒化ガリウム材料層16」によって生成される応力を、前記「シリコンゲルマニウム層12」によって補償することによって、「前記窒化ガリウム材料層16並びに前記シリコンゲルマニウム層12内のクラック発生を最小化する」ことは、当業者が容易に想到し得たものと認められる。
　オ　このとき、「前記窒化ガリウム材料層16並びに前記シリコンゲルマニウム層12内のクラック発生を最小化する」ためには、前記「半導体構造」の反りができる限り小さいことが望ましいことは明らかであるところ、半導体基板に生じる反りの範囲を−５０μｍから５０μｍの範囲とすることは、以下の周知例１〜４にみられるように、通常行われている範囲にすぎない。
　また、本願明細書を参照しても、「積層半導体基板の反りが−５０μｍから５０μｍの範囲にある」ことに臨界的な意義があるとは認められない。
　カ　以上から、引用発明において、相違点に係る構成とすることは、引用例２の記載、及び、周知例１〜４にみられる周知技術に基づいて、当業者が容易になし得たものと認められる。
　そして、補正発明の効果も、引用発明において、引用例２の記載、及び、周知例１〜４にみられる周知技術に基づいて当業者が容易に予期し得たものと認められる。
　よって、補正発明は、引用発明において、引用例２の記載、及び、周知例１〜４にみられる周知技術に基づいて当業者が容易に発明をすることができたと認められる。
　キ　周知例１
　平成２７年１０月８日付けの拒絶査定において「周知技術を示す文献」として例示され、本願の最先の優先権主張の日前に日本国内において頒布された刊行物である、特開２００７−２１７２１６号公報（以下「周知例１」という。）には、図１〜図１０とともに、次の事項が記載されている。
　（ア）「【発明が解決しようとする課題】
【０００５】
　本発明は、結晶成長面上に結晶性のよい半導体層を成長させることが可能な、裏面の反りの小さいＧａＮ結晶基板およびその製造方法、ならびに半導体デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
　本発明は、
結晶成長面の反対側の面である裏面の反りｗ(R)が、−５０μｍ≦ｗ(R)≦５０μｍであるＧａＮ結晶基板
　ク　周知例２
　本願の最先の優先権主張の日前に日本国内において頒布された刊行物である、特表２００９−５４５１６９号公報（以下「周知例２」という。）には、次の事項が記載されている。
　（ア）「【背景技術】
【０００２】
　歪み半導体材料は、緩和半導体材料よりも向上した電気キャリア移動特性を有利にもたらし、よって、半導体回路が動作できる速度を上げる。半導体層は、少なくとも１つの次元において基底材料の格子構造と同じであるが層材料の固有の格子定数とは異なる格子構造を有するように制約される場合に、「歪んでいる」とされる。格子歪みは、堆積される膜内の原子が、通常、一致する格子構造を有する基底構造体上に材料が堆積される場合に占有される位置から外れることに起因して発生する。
歪みの程度は、堆積される層の厚さ、及び、堆積される材料と基底構造体との間の格子不整合の度合いを含む幾つかの要因に関連する
【０００３】
　歪み半導体層は、シリコンゲルマニウム（ＳｉＧｅ）バッファ層上にシリコン（Ｓｉ）をエピタキシャル堆積することによって形成されることが可能である。シリコンゲルマニウム膜は、マイクロ電子機器製造の場合等の広範な半導体アプリケーションにおいて使用される。ＳｉＧｅはシリコンより大きい格子定数を有することから、シリコン上にエピタキシャルＳｉＧｅ堆積が発生すると（シリコンウェーハ上の堆積の間等）、エピタキシャル堆積されるＳｉＧｅはより小さい基底のシリコン格子に「歪まされる」。ＳｉＧｅ層上に歪みシリコン層が堆積されるものとすると、ＳｉＧｅバッファ層は、まず、その上に堆積されるシリコン層が歪まされるように「緩和」されるべきである。具体的には、歪みＳｉＧｅ層は基底のシリコン格子の大きさを有することから、歪みＳｉＧｅ層上に堆積されるシリコン層は歪まされない。これに対して、「緩和された」ＳｉＧｅ層上に堆積されるシリコン層は、より大きい基底のＳｉＧｅ格子へ適合するために歪まされる。このように、歪みシリコン層は、緩和ＳｉＧｅ層上にシリコンをエピタキシャル堆積することによっ
て製造されることが可能である。シリコン上に緩和ＳｉＧｅ層を形成する手法が多く存在する。」
　（イ）「【００２０】
　ウェーハの反り及び捻れは、後続のプロセスステップ（例えば、ワークピースを室温に冷却した後のステップ）においてワークピースの歩留まりを低減させうる幾つかの問題点を呈することがある。アラインメントを実行するプロセスツールは、ウェーハを間違った方向に方向づける場合があり、ウェーハ間及び各ウェーハ内部におけるプロセスの均一性を低下させる原因になる。……本明細書において後述する方法は、
ワークピースが直径３００ｍｍの基板に結合可能であるように、反りを好適には約５０μｍ未満に、より好適には約２５μｍ未満に、さらにより好適には約５μｍ未満に低減させる
　ケ　周知例３
　本願の最先の優先権主張の日前に日本国内において頒布された刊行物である、特開２００５−１１６７８５号公報（以下「周知例３」という。）には、次の事項が記載されている。
　（ア）「【００２５】
　〈実施例３〉
　図３（ａ）は、本発明の
Ｓｉ基板上にＡｌＧａＮ／ＧａＮヘテロ構造を堆積した
　まず、比較例３〔図３（ｂ）〕に示すように、厚さ３００μｍのＳｉ基板７の表面上に、１００ｎｍのＡｌＮバッファ（緩衝）層５を堆積し、ＭＯＶＰＥにより１μｍのＧａＮ２を堆積した後、Ａｌ組成１０％から３０％の厚さ３０ｎｍのＡｌＧａＮ１ヘテロ構造を成長した。ＧａＮ２の格子定数は、Ｓｉに比べ小さく、熱膨張係数は、Ｓｉに比べ大きい。この構造では、特に、成長終了後の熱膨張係数に起因して、下に凸に１０μｍと大きく反った。
　そこで、本発明の実施例３〔図３（ａ）〕に示すように、あらかじめ、Ｓｉ基板７の裏面に、窒化物半導体材料であるＡｌＮバッファ層５、あるいはＧａＮ２を基板裏面に堆積した後、上記図３（ｂ）と同じ構造のＡｌＧａＮ／ＧａＮヘテロ構造を堆積したところ、
Ｓｉ基板７の反り量を５μｍ程度に低減することができた
　（イ）図３（ｂ）には、「厚さ３００μｍのＳｉ基板７の表面上に、１００ｎｍのＡｌＮバッファ（緩衝）層５を堆積し、ＭＯＶＰＥにより１μｍのＧａＮ２を堆積した後、Ａｌ組成１０％から３０％の厚さ３０ｎｍのＡｌＧａＮ１ヘテロ構造を成長した」構造において、
反り量が１０μｍである
　コ　周知例４
　本願の最先の優先権主張の日前に日本国内において頒布された刊行物である、特開２０１０−９２９６９号公報（以下「周知例４」という。）には、次の事項が記載されている。
　（ア）「【００３３】
　次に、上記構成のウエハの製造方法を説明する。
【００３４】
　図２Ａに示すように、
３インチのＳｉ基板１上に、Ａｌ０．２Ｇａ０．８Ｎ（４０ｎｍ）／ＡｌＮ（１００ｎｍ）中間層２、ＡｌＮ／ＧａＮバッファ層３（５／２０ｎｍ、５０周期）、ＧａＮチャネル層４（１μｍ）およびＡｌ０．２Ｇａ０．８Ｎ障壁層５（２０ｎｍ）を、順に、ＭＯＣＶＤ法により、積層する
　……（中略）……
【００５１】
　
このようにして作成したウエハの反りは、＋５から−５μｍ程度
（６）独立特許要件の検討のまとめ
　以上から、補正発明は、特許法第２９条２項の規定により、特許出願の際独立して特許を受けることができない。
４　小括
　以上検討したとおり、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明について
１　本願発明
　平成２８年２月１２日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜１１に係る発明は、平成２７年３月９日に提出された手続補正書により補正された特許請求の範囲の請求項１〜１１に記載された事項により特定されるものであり、その内の請求項１に係る発明（以下「本願発明」という。）は、再掲すると、次のとおりのものである。
「積層半導体基板であって、
　−少なくとも８０％のケイ素を含み、（１１１）結晶格子配向、第１の厚さおよび第１の格子定数（ａ1）を有する単結晶の第１の層（１）を構成するウェハを備え、前記第１の格子定数（ａ1）は第１のドーパントエレメントおよび第１のドーパント濃度によって定められ、さらに
　−少なくとも８０％のケイ素を含み、第２の厚さおよび第２の格子定数（ａ2）を有する単結晶の第２の層（２）を備え、前記第２の格子定数（ａ2）は第２のドーパントエレメントおよび第２のドーパント濃度によって定められ、前記第２の層（２）は第１の層と直接接触し、さらに
　−第２の層が第１の層と第３の層との間に配置されるよう、ＩＩＩ族窒化物からなる単結晶の第３の層（４）を備え、
　弛緩状態の前記第２の格子定数（ａ2）は第１の格子定数（ａ1）よりも大きく、前記第１の層（１）および第２の層（２）の結晶格子は、前記第２の層（２）が歪むように格子整合し、前記第１の厚さ、前記第１の格子定数（ａ1）、第２の厚さ、および前記第２の格子定数（ａ2）は、積層半導体基板の反りが−５０μｍから５０μｍの範囲にあるように前記単結晶の第３の層（４）に対して選択される、積層半導体基板。」
　
２　引用例及び引用発明
　引用例１及び引用例２の記載事項は、第２の３（３）ア及び第２の３（３）ウで摘記したとおりである。
　また、引用発明は、第２の３（３）イで認定したとおりのものである。
　
３　対比・判断
（１）第２の２（２）で検討したように、本件補正後の請求項１に係る発明（すなわち、補正発明）は、本件補正前の請求項１に係る発明（すなわち、本願発明）に対して、「前記第２の層（２）」は「前記第１の層（１）に対して圧縮的に歪んで」いることを限定したものである。
　したがって、本願発明は、補正発明から上記限定をなくしたものである。
　
（２）そして、半導体基板に生じる反りの範囲を−５０μｍから５０μｍの範囲とすることは、前記周知例１にみられるように、通常行われている範囲にすぎない。
（３）そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、第２の３（１）〜（５）において検討したとおり、引用発明において、引用例２の記載、及び、周知例１〜４にみられる周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明において、引用例２の記載、及び、周知例１にみられる周知技術に基づいて当業者が容易に発明をすることができたものである。
　そして、本願発明の効果も、引用発明において、引用例２の記載、及び、周知例１にみられる周知技術に基づいて当業者が容易に予期し得たものと認められる。
　
　
第４　結言
　以上のとおりであるから、本願発明は、引用例１に記載された発明において、引用例２の記載、及び、周知例１にみられる周知技術に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　
　よって、結論のとおり審決する。