【事件の表示】
　特願２０１４−　９３４８９「トランジスタ及びその製造方法」拒絶査定不服審判事件〔平成２６年　８月２８日出願公開、特開２０１４−１５８０５０、請求項の数（１１）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２２年１２月７日（パリ条約による優先権主張　外国庁受理２００９年１２月３０日，米国）を国際出願日とする特願２０１２−５４７０９５号（以下「原出願」という。）の一部を平成２６年４月３０日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。
　平成２６年　４月３０日　審査請求・上申書
　平成２６年１２月２４日　拒絶理由通知
　平成２７年　４月　３日　意見書・手続補正書
　平成２７年　７月２３日　拒絶査定
　平成２７年１１月２７日　審判請求・手続補正書
　平成２８年　９月　８日　拒絶理由通知（当審）
　平成２８年１２月　５日　意見書・手続補正書
第２　本願発明
　本願の請求項１ないし１１に係る発明は、平成２８年１２月５日付け手続補正書により補正された特許請求の範囲の請求項１ないし１１に記載される事項により特定されるとおりであって、そのうち請求項１に係る発明（以下「本願発明」という。）は、次のとおりのものと認める。
　「【請求項１】
　基板と、
　前記基板上の一対のスペーサと、
　前記基板上且つ前記一対のスペーサ間のゲート誘電体層と、
　前記ゲート誘電体層上且つ前記一対のスペーサ間のゲート電極層であり、前記ゲート誘電体層が、前記基板の表面上、及び該ゲート電極層と前記一対のスペーサとの間にあり、該ゲート電極層は、仕事関数層と充填層とを有し、前記仕事関数層の最上面が、前記一対のスペーサの最上面と同一平面にある、ゲート電極層と、
　前記ゲート電極層の上と、前記一対のスペーサの上と、前記ゲート電極層と前記一対のスペーサとの間の前記ゲート誘電体層の直上と、にある絶縁キャップ層と、
　前記一対のスペーサに隣接する一対の拡散領域と、
　前記一対のスペーサに隣接し且つ前記一対の拡散領域の上にある第１の絶縁層であり、前記絶縁キャップ層と同一平面にある頂面を有する第１の絶縁層と、
　前記第１の絶縁層の前記頂面の上及び前記絶縁キャップ層の第１部分の上にある第２の絶縁層と、
　前記一対の拡散領域のうちの一方に接触した導電コンタクトであり、該導電コンタクトは前記一対のスペーサのうちの一方に隣接し且つ前記第２の絶縁層に隣接し、該導電コンタクトの一部が前記絶縁キャップ層の第２部分の上にある、導電コンタクトと、
　を有するトランジスタ。」
第３　原査定の理由について
１　原査定の理由の概要
　原査定の理由の概要は、次のとおりである。
　「この出願については、平成２６年１２月２４日付け拒絶理由通知書に記載した理由２によって、拒絶をすべきものです。
　なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。
備考
●理由２（特許法第２９条第２項）について
・請求項１−４，７，８，１０，１１，１４，１６
・引用文献等１，５
・備考
　先に通知した引用文献１（特に、段落［００５２］−［００７５］，［０１０４］，図１−３，９等を参照）には、シリコン基板上にゲート絶縁膜を形成し、多結晶シリコン膜を形成し、パターニングしてゲート状構造を形成し、ゲート状構造の側壁にサイドウォールスペーサを形成し、サイドウォールスペーサ及びゲート状構造をマスクとしてイオン注入によりソース・ドレイン領域を形成し、シリコン酸化膜からなる層間絶縁膜を形成し、ゲート状構造をエッチングして溝を形成し、溝内にゲート絶縁膜を形成し、金属膜を堆積してエッチバックし、エッチバックした金属膜上にエッチングストッパとして機能するシリコン窒化膜（本願の『キャップ層』に相当）を形成し、第２の層間絶縁膜を層間絶縁膜上に形成し、サイドウォールスペーサと第２の層間絶縁膜に隣接し、かつ、シリコン窒化膜の一部の領域上にコンタクトホールを形成し、コンタクトホール内に配線を形成する、半導体装置の製造方法、及び、当該製造方法により製造された半導体装置が記載されている。
　半導体技術において、ソース、ドレイン領域との電気的接続をコンタクトホールを介して接続する際、コンタクトホールの形成位置がゲートに近接する方向にずれても、ゲートとコンタクトの短絡を防止するために、サイドウォール窒化膜の一部を除去し、ゲートの上部及びサイドウォールの上部を覆うストッパー窒化膜を形成することは、引用文献５（段落、［００８１−［０１０４］、図１−１８］を参照されたい。）に記載されているように周知技術である。
　よって、引用文献１に記載の発明において、引用文献５に記載の周知技術を採用し、金属膜を堆積してエッチバックする際、サイドウォールスペーサを層間絶縁膜の上面より下方までエッチングし、エッチバックした金属膜の上と、エッチングしたサイドウォールスペーサの上と、エッチバックした金属層とエッチングしたサイドウォオースとの間のゲート絶縁膜の直上に、シリコン窒化膜を形成することは、当業者が容易に想到し得ることである。
　出願人は意見書において、『引用文献１は、本願発明が含む『前記一対のスペーサを前記第１の絶縁層の頂面より下方までリセス化して、リセス化された一対のスペーサを形成する工程』に相当する工程を開示しておりません。さらに、その結果として、引用文献１に記載された発明においては、層間絶縁膜１７上に位置するシリコン窒化膜１６’の部分を除去して、シリコン窒化膜１６’のうち溝１２内に位置する部分だけ残存させて形成されるシリコン窒化膜１６は、サイドウォールスペーサ８の上には形成されません（段落［００７３］、図３（ｄ））。
　このように、引用文献１は、本願発明が含む『前記リセス化されたゲート電極層の上及び前記リセス化された一対のスペーサの上に絶縁キャップ層を形成する工程であり、該絶縁キャップ層は、前記第１の絶縁層の頂面と同一平面にある頂面を有する、工程』に相当する工程を開示しておりません。また、本願発明が含むこれらの工程は、引用文献２−４によって開示されるものでもありません。』と主張している。
　出願人の主張について検討する。上述のとおり、引用文献５に記載されているように、ゲートとコンタクトの短絡を防止するためのストッパー窒化膜を、ゲートの上部及びサイドウォールの上部に形成することは周知技術であり、引用文献１に記載の発明において、当該周知技術を用いることにより、請求項１−４，７，８，１０，１１，１４，１６に係る発明を構成することは、当業者が容易に想到し得ることである。
　したがって、出願人の主張は採用できない。
　よって、請求項１−４，７，８，１０，１１，１４，１６に係る発明は、引用文献１に記載された発明、及び引用文献５に記載された周知技術に基づいて、当業者が容易に想到し得ることであるから、依然として特許法第２９条第２項の規定により特許を受けることができない。
・請求項５，６，９，１２，１３
・引用文献１−３，５
・備考
　引用文献２（特に、第３欄，図３等を参照），及び、引用文献３（特に、第４−８欄，図１−４等を参照）に記載されているように、エッチングストッパとして、窒化ホウ素膜や、炭素を含有するｌｏｗ−ｋ膜を用いることは周知技術であるから、引用文献１に記載の発明に、引用文献２及び３に記載の周知技術を採用し、請求項５，６，９，１２，１３に係る発明を構成することは、当業者が容易に想到し得ることである。また、引用文献１に記載の発明において、ゲート絶縁膜として、ｈｉｇｈ−ｋ膜を用いることは、当業者が容易に想到し得ることである。
　よって、請求項５，６，９，１２，１３に係る発明は、引用文献１に記載された発明、及び引用文献２，３，５に記載された周知技術に基づいて、当業者が容易に想到し得ることであるから、依然として特許法第２９条第２項の規定により特許を受けることができない。
……（中略）……
＜引用文献等一覧＞
１.特開２０００−０３１２９１号公報
２.米国特許第０５７９２７０３号明細書（周知技術を示す文献）
３.米国特許第０６２６５３１９号明細書（周知技術を示す文献）
５.特開２００１−２８４４６７号公報（周知技術を示す文献；新たに引用された文献）」
２　原査定の理由についての当審の判断
（１）引用文献１ないし３及び５の記載事項及び引用発明
　ア　引用文献１の記載事項及び引用発明
（ア）引用文献１の記載事項
　原査定の理由に引用され、原出願についての優先権の主張の基礎とした出願の日（以下「本願の優先日」という。）の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２０００−３１２９１号公報（以下「引用文献１」という。）には、図面とともに、次の事項が記載されている。（当審注．下線は、参考のために、当審において付したものである。以下において同じ。）
　ａ「【請求項１９】　
半導体領域と、
前記半導体領域の表面に形成されたソース領域およびドレイン領域と、
前記半導体領域の表面に形成され、前記ソース領域と前記ドレイン領域との間に位置するチャネル領域と、
前記半導体領域を覆う層間絶縁膜と、
前記層間絶縁膜中に形成され、前記チャネル領域を含む領域上に形成された溝と、
前記層間絶縁膜の前記溝の底面に位置するゲート絶縁膜と、
前記溝内に形成れさたゲート電極と、
前記ゲート電極の側面に形成された絶縁性サイドウォールスペーサと、を備えており、
前記ゲート電極は、前記ゲート絶縁膜上および前記溝の側面上に設けられたバリアメタル層と、前記バリアメタル層に囲まれた導電層とを有しており、
前記層間絶縁膜をエッチングするために使用するエッチャントに対してエッチングマスクとして機能する層を前記ゲート配線上に備えている半導体装置。
【請求項２０】
前記層間絶縁膜には、コンタクトホールが形成されており、
前記コンタクトホール内の一部は、前記絶縁性サイドウォールスペーサまたは前記エッチングマスクとして機能する前記層に占められている請求項１９に記載の半導体装置。
　ｂ「【００１３】
【発明が解決しようとする課題】図２１（ａ）から（ｅ）および図２２（ａ）から（ｅ）を参照しながら説明した半導体装置の製造方法によれば、ゲート電極１７０の低抵抗化は実現できるが、ソース／ドレイン領域１０９に達するコンタクトホールを第１のＰＳＧ膜１１０中に形成するとき、それらのコンタクトホールがゲート電極１７０に達しないようにマスクアライメントを実行する必要がある。ソース／ドレイン領域１０９のためのコンタクトホールがゲート電極１７０に達すると、ゲート電極１７０とソース／ドレイン領域１０９とがショートしてしまうからである。このようなショートを防止するには、ゲート電極１７０から離れた位置にコンタクトホールを形成する必要があるため、ひとつのトランジスタが占める面積が増加する。
【００１４】本発明の目的は、ソース／ドレイン領域形成のための高温熱処理プロセス後に低抵抗材料からなるゲート電極を形成し、しかも、高集積化に適したコンタクト配置を可能にする半導体装置の製造方法を提供することにある。
【００１５】本発明の他の目的は、低抵抗材料からなるゲート電極を有し、しかも高集積化に適した構造の半導体装置を提供することにある。」
　ｃ「【００５２】
【発明の実施の形態】以下、図面を参照ながら、本発明による半導体装置およびその製造方法の実施形態を説明する。
（実施形態１）図１（ａ）および（ｂ）、図２（ａ）から（ｅ）ならびに図３（ａ）から（ｄ）を参照しながら、本発明の第１の実施形態を説明する。
【００５３】まず、図１（ａ）および（ｂ）を参照する。
【００５４】
本実施形態の半導体装置は、半導体領域であるシリコン基板１と、基板１の表面に形成されたソース／ドレイン領域９と、ソース領域とドレイン領域とのに位置するチャネル領域と、シリコン基板１を覆う層間絶縁膜１７とを備えている。
【００５５】ゲート電極７０の側面は絶縁性サイドウォールスペーサ８によって挟まれ、
ゲート電極７０の上面は、層間絶縁膜１７をエッチングするために使用するエッチャントに対してエッチングマスクとして機能するマスク層１６に覆われている。
【００５６】図１（ａ）では、わかりやすさのため、製造工程中に層間絶縁膜１７上に形成されるレジストパターン２０が示されている。レジストパターン２０は、層間絶縁膜１７に形成するコンタクトホール２１の形状および位置を規定する開口部を有している。レジストパターン２０をマスクとして、層間絶縁膜１７の一部をエッチングすることによって、層間絶縁膜１７中にソース／ドレイン領域９に達するコンタクトホール２１が形成される。コンタクトホール２１の形成後、レジストパターン２０は除去される。
層間絶縁膜１７上には不図示の配線が形成され、配線の一部がコンタクトホール２１を介してソース／ドレイン領域９に電気的に接続される。
【００５７】図１（ａ）および（ｂ）は、レジストパターン２０を形成するリソグラフィ工程において、マスクアライメントにずれが生じた結果、絶縁性サイドウォールスペーサ８およびマスク層１６の一部が図中左側のコンタクトホール２１内に露出してしまっている様子を示している。このようなマスクアライメントのずれが生じても、ゲート電極７０は絶縁性サイドウォールスペーサ８およびマスク層１６によって被覆されているので、ソース／ドレイン領域９に接続される配線とゲート電極７０との間に電気的ショートは生じない。
【００５８】なお、図１（ｂ）では、コンタクトホール２１の形状を矩形に記載されているが、現実には円形であってもよい。また、本実施形態のゲート電極７０はゲート配線をも兼ねている。ひとつのゲート電極７０がひとつの活性領域横切るように形成されている、複数のゲート電極がひとつの活性領域を横切っていても良い。
【００５９】次に、図２（ａ）から（ｅ）および図３（ａ）から（ｄ）を参照しながら、本実施形態の半導体装置の製造方法を説明する。
【００６０】まず、図２（ａ）を参照する。ｐ型シリコン基板１の表面に公知の方法を用いて素子分離２を形成した後、シリコン基板１上に薄い絶縁膜（厚さ：約４ｎｍ）３０を形成する。この絶縁膜３０の表面上に多結晶シリコン膜（厚さ：約１００ｎｍ）を堆積した後、リソグラフィ技術およびドライエッチング技術を用いて多結晶シリコン膜をパターニングし、それによって多結晶シリコンからなるゲート状構造７を形成する。このパターニングに際して、ゲート状構造７が形成されてない領域における絶縁膜３０は除去されても良い。この後、図２（ａ）に示すように、ゲート状構造７を注入マスクとして、ドーズ１×１０１４から２×１０１４ｃｍ−２のｎ型不純物イオン（例えばＡｓイオン）を約２０ｋｅＶの加速エネルギーでシリコン基板１中に注入する。なお、図面では、簡単のため、単一の素子が示されているが、現実には、基板１に同時に多数のトランジスタ素子が形成される。各トランジスタ素子は、素子分離２によって電気的に分離される。
【００６１】このようにして形成したゲート状構造７は、のちに、ゲート電極に置き換えられる。ゲート電極７０の形状パターンは、ゲート状構造７の形状パターンによって規定される。本実施形態では、ゲート状構造７の高さを約２００〜２５０ｎｍとし、その幅（ゲート長に相当）を約０．０５〜０．１３μｍとしている。本実施形態のゲート状構造７は最終的には完全に除去されるため、導電性を有する必要はない。後の工程で形成される層間絶縁膜１７に対してエッチング選択性のある材料から形成されていればよい。
【００６２】次に、ゲート状構造７を覆うようにシリコン窒化膜を基板１上に堆積した後、ＲＩＥ法によって、図２（ｂ）に示すように、ゲート状構造７の側壁にシリコン窒化膜からなるサイドウォールスペーサ８を形成する。シリコン窒化膜の厚さは、例えば約３０〜７０ｎｍとする。次に、ゲート状構造７およびサイドウォールスペーサ８を注入マスクとして用い、ドーズ量２×１０１５から３×１０１５ｃｍ−２のｎ型不純物イオン（例えばＡｓイオン）を約３０ｋｅＶの加速エネルギーで基板１中に注入する。この後、アニール処理によって不純物イオンを活性化し、ソース／ドレイン領域９として機能するｎ型不純物拡散層を形成する。活性化のためのアニール温度は、典型的には、約９５０から１０００℃、アニール時間は、１０から３０秒である。こうして、通常のＭＯＳトランジスタに類似した疑似ＭＯＳ構造が形成される。
【００６３】この後、図２（ｃ）に示すように、ＣＶＤ法によって、シリコン酸化膜（厚さ：約３００ｎｍ）からなる層間絶縁膜１７’を形成し、上記疑似ＭＯＳ構造を覆う。シリコン酸化膜の厚さは、ゲート状構造７の高さより大きくすることが好ましい。シリコン酸化膜の代わりに、他の材料（例えば低誘電率有機材料）から層間絶縁膜１７を形成しても良い。ゲート状構造７、サイドウォールスペーサ８および層間絶縁膜１７’の材料は、以下に示すようなエッチングレート関係を有するものから適宜選択され得る。
【００６４】第１の関係：  あるエッチャントに対して、ゲート状構造７のエッチングレートがサイドウォールスペーサ８および層間絶縁膜１７’のエッチングレートよりも充分に大きくなる関係。
【００６５】第２の関係：  あるエッチャントに対して、層間絶縁膜１７’のエッチングレートがサイドウォールスペーサ８のエッチングレートよりも充分に大きくなる関係。
【００６６】このような関係を満足する材料として、本実施形態では、多結晶シリコン、窒化シリコンおよび酸化シリコンを選択し、それぞれを、ゲート状構造７、サイドウォールスペーサ８および層間絶縁膜１７’の材料として使用している。この代わりに、高濃度に不純物がドープされた酸化シリコン、窒化シリコンおよびノンドープ酸化シリコンを選択して、それぞれを、ゲート状構造７、サイドウォールスペーサ８および層間絶縁膜１７’の材料として使用してもよい。
【００６７】次に、化学的機械研磨（ＣＭＰ）法によって層間絶縁膜１７’の上部を除去し、その表面を平坦化する。このとき、図２（ｄ）に示すように、ゲート状構造７の上面を露出させる。このようにゲート状構造７の上面を露出させるのは、ゲート状構造７と、そのエッチングのためのエッチャントとを接触可能な状態にするためである。表面が平坦化された層間絶縁膜１７’は「層間絶縁膜１７」と表記する。
【００６８】次に、図２（ｅ）に示すように、例えばＫＯＨ等のアルカリ溶液を用いたウェットエッチング法によってゲート状構造７をエッチングし、それによって層間絶縁膜１７中に溝１２を形成する。このエッチングは、ゲート状構造７を選択的に除去するために行う。そのためには、層間絶縁膜１７およびサイドウォールスペーサ８に対するエッチングレートよりも、ゲート状構造７に対するエッチングレートの充分に大きなエッチャントを用いてエッチングを行う必要がある。本実施形態では、ゲート状構造７を多結晶シリコンから形成しているため、ＫＯＨ等のアルカリ溶液を用いたエッチングによって、層間絶縁膜１７およびサイドウォールスペーサ８をほとんどエッチングすることなく、ゲート状構造７の除去を達成することが可能になる。ゲート状構造７を除去した後、フッ酸系エッチャントを用いて、溝１２の底部に位置する絶縁膜３０を除去する。フッ酸系エッチャントを用いると、層間絶縁膜１７の表面も薄くエッチングされるが、絶縁膜３０が薄いため、問題にならない。ゲート状構造７を作製する際、絶縁膜３０の形成工程を省略すると、ゲート状構造７の選択エッチング工程で、シリコン基板１の表面がオーバーエッチングされる可能性がある。そのため、ゲート状構造７のエッチングに対してエッチストッパーとして機能し得る比較的に薄い絶縁膜３０で基板１の表面を保護しておくことが好ましい。ただし、ゲート状構造７の材料として、シリコンに対するエッチング選択性の高い材料（例えば高濃度不純物を含むシリコン酸化膜など）を用いる場合、絶縁膜３０でシリコン基板１の表面を覆っておく必要はない。なお、絶縁膜３０の厚さは、最終的にゲート絶縁膜として機能する膜の厚さに関係なく決定され得る。
【００６９】次に、図３（ａ）に示すように、ＣＶＤ法によってゲート絶縁膜（厚さ：約４ｎｍ）３’を形成した後、スパッタ法によってＴｉＮ 等の高融点金属化合物からなるバリアメタル（厚さ：約１０ｎｍ）４’を基板１の全面を覆うように堆積する。ゲート絶縁膜３’は熱酸化法によってシリコン基板１の表面上にのみ形成しても良い。これに続いて、ＣＶＤ法により、タングステン等の金属膜（厚さ：約１２０ｎｍ）５’をバリアメタル４’上に成長させる。バリアメタル４’および金属膜５’から最終的にゲート電極７０が形成される。そのため、低抵抗材料（少なくとも多結晶シリコンよりも低い抵抗を示す材料）を用いて金属膜５を形成することが好ましい。本実施形態では、金属膜５の材料としてタングステンを選択しているが、タングステン以外にアルミニウム、銅、モリブデン、コバルトシリサイドまたはチタンシリサイド等を選択してもよい。なお、本願明細書では、高融点金属シリサイドも「金属」の中に含めるものとする。
【００７０】本実施形態によれば、ソース／ドレイン領域９の形成のための活性化アニールを終了した後にゲート電極７０を形成するため、ゲート電極７０の形成後に約４００℃以上の高温熱処理が施されることはない。そのため、抵抗および融点が比較的に低いアルミニウムを用いることが可能になる。なお、バリアメタル４’の材料としては、現時点ではＴｉＮが最も優れていると考えられるが、タンタル（Ｔａ）、タンタル合金および窒化タングステン等も将来的には有望である。バリアメタル４’の厚さは、その上に堆積する金属膜５’の種類に応じて選択される。ゲート絶縁膜３’またはシリコンとの反応性が低い材料から金属膜５’を形成する場合、バリアメタル４’は不要である。たとえば、チタンシリサイドから金属膜５を形成する場合、バリアメタル１０を省略しても良い。金属膜５’をアルミニウムから形成する場合は、バリアメタル４’を厚くすること（例えば、約１５ｎｍ以上にの厚さにすること）が好ましい。
【００７１】次に、ＣＭＰ法によって、基板１の全面を研磨し、基板１上に形成された構造の上面を平坦化する。この平坦化工程は、図３（ｂ）に示すように、層間絶縁膜１７の表面が露出するまで実行する。この際、バリアメタル４’及び金属膜５’のうち溝１２内に位置する部分は溝１２内に残存する。バリアメタル４’及び金属膜５’のうち層間絶縁膜１７の上面のレベルよりも上に位置する部分は除去される。バリアメタル４’及び金属膜５’のうち溝１２内に残存する部分（「バリアメタル４」および「金属膜５」）によってゲート電極７０を形成することになる。平坦化工程で層間絶縁膜１７と金属膜５との間に選択性が生じる薬液（例えば、スラリー中のＨ２Ｏ２またはＫＩＯ３）を用いたＣＭＰによって、ゲート電極７０の高さを溝１２の深さよりも低くすることができる。本実施形態では、ゲート電極７０の上面レベルが層間絶縁膜１７の上面レベルよりも約５０ｎｍ〜７０ｎｍ下がるようにＣＭＰ工程の条件を調整する。なお、ＣＭＰ法の代わりに、ＲＩＥによる全面エッチバック法を用いてもよい。この場合、層間絶縁膜１７と金属膜５との間に選択性のあるエッチング用ガス系を用い、金属膜５のエッチング量が多くなるようにすれば、溝１２内に残存するゲート電極７０の高さを溝１２の深さより小さくすることができる。また、ＣＭＰ法と通常のエッチングとを組み合わせても良い。
【００７２】次に、図３（ｃ）に示すように、ＣＶＤ法により層間絶縁膜１７の全面を覆うようにシリコン窒化膜１６’を堆積する。シリコン窒化膜１６’の厚さは、ゲート電極７０の上面レベルと層間絶縁膜１７の上面レベルとの間に位置する空間を実質的に埋める厚さ以上に調整される。
【００７３】次に、図３（ｄ）に示すように、ＣＭＰ法によってシリコン窒化膜１６のうち層間絶縁膜１７上に位置する部分を除去し、シリコン窒化膜１６’のうち溝１２内に位置する部分（「シリコン窒化膜１６」）だけを残存させる。
このゲート電極７０上に残されたシリコン窒化膜１６は、次に述べるコンタクトホール２１の形成工程において、エッチングマスクとして機能する。ゲート電極７０上のマスク層１６の厚さは、このコンタクトホール形成のためのエッチング工程に際して耐エッチングマスクとして充分に機能する大きさであればよい。
【００７４】次に、前述の図１（ａ）に示したように、リソグラフィ技術およびエッチング技術を用いて、ソース／ドレイン領域９に達するコンタクトホール２１を形成する。このコンタクトホール２１の形成に際して、ゲート電極７０の側面および上面を覆っているはシリコン窒化膜（８および１６）は、コンタクトホール形成用のエッチャントに対してエッチストッパーとして機能する。そのため、ゲート電極７０の表面はコンタクトホール内に露出することはない。このあと、
コンタクトホールを導電性材料（不図示）で埋める工程が実行され、
【００７５】本実施形態の製造方法によれば、ゲート電極７０とコンタクトホール２１とが平面レイアウト上で重なり合っても、コンタクトホール２１内の導電性材料とゲート電極７０との間にショートは生じない。コンタクトホール２１内の導電性材料とゲート電極７０との間には、コンタクトホール２１の形成のためのエッチングに対してマスクとして機能する絶縁性部材が存在するからである。このように形成したコンタクトを本願明細書では「セルフアラインコンタクト」と称することにする。
【００７６】本実施形態の製造方法によると、ソース／ドレイン領域９のための活性化アニール工程後にゲート電極７０を形成するので、ゲート電極７０が高温の熱処理にさらされることから生じる「はがれ」や「絶縁膜中への拡散」といった種々の問題を回避することができる。また、ゲート電極７０の側面部分及び底面部分にバリアメタル４が存在するため、金属膜５の材料として、耐熱性は優れていないが抵抗の比較的に低い材料（例えば銅やアルミニウム）を用いることが可能となる。このことは、ゲートの低抵抗化を実現し、ＭＯＳＦＥＴの動作を高速化する。また、本実施形態のゲート電極７０は、その上面及び側面がシリコン窒化膜で覆われているため、製造方法に前述のセルフアラインコンタクトプロセスを適用することが可能となり、素子集積度を向上させることが可能になる。」
（イ）引用発明
　上記（ア）の引用文献１の記載と当該技術分野における技術常識より、引用文献１には次の発明（以下「引用発明」という。）が記載されていると認められる。
　「半導体領域であるシリコン基板と、
前記シリコン基板の表面に形成されたソース領域及びドレイン領域と、
前記シリコン基板の表面に形成され、前記ソース領域と前記ドレイン領域との間に位置するチャネル領域と、
前記シリコン基板を覆う層間絶縁膜と、
前記層間絶縁膜中に形成され、前記チャネル領域を含む領域上に形成された溝と、
前記層間絶縁膜の前記溝の底面に位置するゲート絶縁膜と、
前記溝内に形成されたゲート電極と、
前記ゲート電極の側面に形成された絶縁性サイドウォールスペーサと、
を備えており、
前記ゲート電極は、前記ゲート絶縁膜上および前記溝の側面上に設けられたバリアメタル層と、前記バリアメタル層に囲まれた導電層とを有しており、
前記ゲート電極の上面は、前記層間絶縁膜をエッチングするために使用するエッチャントに対してエッチングマスクとして機能する、シリコン窒化膜からなるマスク層に覆われており、
前記層間絶縁膜には、コンタクトホールが形成されており、
前記コンタクトホール内の一部は、前記絶縁性サイドウォールスペーサまたは前記エッチングマスクとして機能する前記マスク層に占められており、
前記コンタクトホールは導電性材料で埋められており、前記層間絶縁膜上の配線の一部が前記コンタクトホールを介して前記ソース領域及びドレイン領域に電気的に接続される、
　半導体装置。」
　イ　引用文献２の記載事項
　原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である米国特許第５７９２７０３号明細書（以下「引用文献２」という。）には、図面とともに、次の事項が記載されている。（当審注．訳は当審で作成したもの。以下において同じ。）
　「FIG. 3 is a cross sectional view of a silicon substrate 50 having a group of field effect transistors (FETs). FIG. 3 shows a group of closely spaced FETs as in an array region, with gate stacks 60 and diffusions 70, isolated by shallow trench 55. A group of periphery FET devices are also shown with gate stack 65 and diffusion 75. It can be readily seen that array devices have been designed with minimum gate stack width and minimum diffusion widths, whereas the periphery devices have larger diffusion widths. 
The gate stacks 60 and 65 shown are identical in their structure, having a polysilicon or silicide electrode totally encapsulated by an insulator material, capped with an insulator as well as having insulating sidewall spacers. The insulator commonly used to cap gate electrode is one or combination of TEOS silicon dioxide, thermal silicon dioxide or silicon nitride. Other insulators such boron nitride, aluminum oxide, silicon oxynitride can also be used.
The reactive ion etch process is selective to the gate stack insulator, which is typically chosen as silicon nitride.
（訳：図３は一群の電界効果トランジスタ（ＦＥＴ）を備えたシリコン基板５０の断面図である。図３は、ゲートスタック６０及び拡散領域７０を備え、シャロートレンチ５５により分離されたアレイ領域内に近接して配置された一群のＦＥＴを示す。ゲートスタック６５と拡散領域７５を備えた一群の周辺ＦＥＴデバイスも示されている。アレイデバイスは最小のゲートスタック幅と最小の拡散領域幅で設計されている一方、周辺デバイスはより大きな拡散領域幅を有することが容易に見て取れる。
ゲートスタック６０と６５は同一の構造であり、絶縁素材でキャップされるとともに絶縁性のサイドウォールスペーサを有することにより絶縁素材で完全に覆われた、ポリシリコンまたはシリサイドの電極を有している。ゲートをキャップするために一般的に用いられる絶縁素材は、ＴＥＯＳによる二酸化ケイ素、熱酸化による二酸化ケイ素又は窒化ケイ素のうち、１つ又はこれらの組合せである。窒化ホウ素、酸化アルミニウム、酸窒化ケイ素等の他の絶縁素材を用いることもできる。
ここでの反応性イオンエッチング法は、ゲートスタックの絶縁素材（典型的には窒化シリコンが選択される）に対して選択的である。
　ウ　引用文献３の記載事項
　原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である米国特許第６２６５３１９号明細書（以下「引用文献３」という。）には、図面とともに、次の事項が記載されている。
　ａ「The present invention describes a method for forming upon a substrate within a microelectronics fabrication a dual damascene interconnection conductor layer with improved properties. The method achieves the result by employing 
an intermediate etch stop layer formed employing a carbon containing low dielectric constant dielectric material
（訳：本発明は、マイクロエレクトロニクス製造において、改良された特性を有するデュアルダマシン配線導体層を基板上に形成する方法を示す。本方法では、
炭素を含む低誘電率誘電体材料を用いて形成した中間エッチストップ層
　ｂ「Referring now more particularly to FIG. 1 to FIG. 4, there is shown a series of schematic cross-sectional diagrams illustrating the results of forming upon a substrate employed within a microelectronics fabrication in accord with a general method of the present invention which is a first preferred embodiment of the present invention a dual damascene interconnection conducting level with improved properties. FIG. 1 is a schematic cross-sectional diagram of a microelectronics fabrication at an early stage in its fabrication in accord with the first preferred embodiment of the present invention.
 Shown in FIG. 1 is a substrate 10 within which is formed a series of microelectronics contact regions 12a, 12b and 12c comprising a patterned microelectronics conductor layer. Formed over the substrate 10 is an optional barrier layer 13, a first dielectric layer 14, 
an intermediate carbon containing dielectric layer 16
（訳：より具体的に、図１ないし図４を参照すると、本発明の第１の好適な実施例である本発明の一般的な方法にしたがって、マイクロエレクトロニクス製造において、改良された特性を有するデュアルダマシン配線導体層を基板上に形成した結果を描いた一連の模式的な断面図が示されている。図１は、本発明の第１の好適な実施例にしたがった製造の初期段階におけるマイクロエレクトロニクス製造を示す模式的な断面図である。
　図１は、パターン化されたマイクロエレクトロニクス導体層からなる一連のマイクロエレクトロニクスコンタクト領域１２ａ、１２ｂ及び１２ｃが形成された基板１０を示す。基板１０の上には任意のバリア層１３と、第１誘電体層１４、
中間炭素含有誘電体層１６
　ｃ「Referring now more particularly to FIG. 3, there is shown a schematic cross-sectional diagram illustrating the results of further processing of the microelectronics fabrication whose schematic cross-sectional diagram is shown in FIG. 2 in accord with the first preferred embodiment of the present invention. Shown in FIG. 3 is a microelectronics fabrication otherwise equivalent to the microelectronics fabrication shown in FIG. 2, but where there has been stripped the first patterned etch mask 20. There is then formed a second patterned etch mask 25 followed by a second reactive etch process 26 to transfer the wiring trench pattern of the second patterned etch mask 25 into the second dielectric layer 18. 
The intermediate carbon containing dielectric layer 16' serves as an etch stop layer to form the wiring trench pattern 27.
（訳：図３は、本発明の第１の好適な実施例による、図２に模式的な断面図が示されているマイクロエレクトロニクス製造のさらなる工程の結果を示す模式的な断面図である。図３に示されるマイクロエレクトロニクス製造は、第１のパターン化されたエッチングマスク２０が取り除かれた点を除くと、図２に示されるマイクロエレクトロニクス製造と同様である。ここでは、第２のエッチングマスク２５が形成されており、第２の反応性エッチングプロセス２６により、第２のエッチングマスク２５の配線トレンチパターンを第２誘電体層１８’’に転写する。
中間炭素含有誘電体層１６’は、配線トレンチパターン２７を形成するためのエッチスットップ層として機能する。
　エ　引用文献５の記載事項
　原査定に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００１−２８４４６７号公報（以下「引用文献５」という。）には、図面とともに、次の事項が記載されている。
「【００８１】
【発明の実施の形態】＜Ａ．実施の形態１＞
＜Ａ−１．製造方法＞製造工程を順に示す図１〜図１８を用いて本発明に係る実施の形態１のＣＭＯＳロジックデバイス１００の製造方法を説明する。なお、ＣＭＯＳロジックデバイス１００の構成は最終工程を説明する図１８に示す。また、以下の説明においてはシリコン半導体基板の導電型をＰ型とする。
【００８２】図１に示す工程において、Ｐ型シリコン半導体基板１の主面内に選択的に素子分離２を形成し、複数の活性領域を規定する。そして、図示しないレジストをマスクとしてＰ型不純物イオンおよびＮ型不純物イオンをそれぞれ選択的に注入することによって、Ｐ型シリコン半導体基板１内にＰ型ウェル領域３およびＮ型ウェル領域４を形成する。なお、Ｐ型ウェル領域３がＮチャネルＭＯＳトランジスタ領域（ＮＭＯＳ領域）となり、Ｎ型ウェル領域４がＰチャネルＭＯＳトランジスタ領域（ＰＭＯＳ領域）となる。
【００８３】次に、図２に示す工程において、Ｐ型ウェル領域３およびＮ型ウェル領域４上に、後にゲート絶縁膜となる絶縁膜５を形成し、続いて、
後にゲート電極の一部をなすポリシリコン膜６を全面に渡って形成する。
【００８４】次に、図３に示す工程において、Ｎ型ウェル領域４上にレジストＲ１を形成し、それをマスクにしてＰ型ウェル領域３上のポリシリコン膜６にＮ型不純物（ＡｓあるいはＰ）イオンを比較的高濃度（Ｎ＋）に注入し、Ｎ＋ドープトポリシリコン膜６ｂを形成する。
【００８５】レジストＲ１を除去後、図４に示す工程において、Ｐ型ウェル領域３上にレジストＲ２を形成し、それをマスクにしてＮ型ウェル領域４上のポリシリコン膜６にＰ型不純物（ＢあるいはＢＦ２）イオンを比較的高濃度（Ｐ＋）に注入し、Ｐ＋ドープトポリシリコン膜６ｃを形成する。なお、以後の説明では、Ｎ＋ドープトポリシリコン膜６ｂおよびＰ＋ドープトポリシリコン膜６ｃを単に、ドープトポリシリコン膜６ｂおよび６ｃと呼称する場合もある。
【００８６】次に、レジストＲ２を除去後、図５に示す工程において、全面に渡って窒化膜９を形成する。
【００８７】次に、
図６に示す工程において、窒化膜９上に図示しないレジストを選択的に形成し、それをマスクとして窒化膜９、ドープトポリシリコン膜６ｂおよび６ｃを選択的にエッチングすることにより、Ｐ型ウェル領域３およびＮ型ウェル領域４に、Ｎ
＋
ポリシリコンゲート７ｂおよびＰ
＋
ポリシリコンゲート７ｃを同時に形成する。
【００８８】次に、図７に示す工程において、Ｎ型ウェル領域４上にレジストＲ３を形成し、ポリシリコンゲート７ｂおよびレジストＲ３をマスクにして、Ｐウェル領域３内に低ドーズ量（１×１０１３〜１×１０１４ｃｍ−２）のＮ型不純物（ＡｓあるいはＰ）のイオンを注入することによって、Ｎ−ソース・ドレイン領域１２を形成する。
【００８９】次に、レジストＲ３を除去後、図８に示す工程において、Ｐ型ウェル領域３上にレジストＲ４を形成し、ポリシリコンゲート７ｃおよびレジストＲ４をマスクにして、Ｎ型ウェル領域４内に低ドーズ量（１×１０１３〜１×１０１４ｃｍ−２）のＰ型不純物（ＢあるいはＢＦ２）のイオンを注入することによって、Ｐ−ソース・ドレイン領域１４を形成する。なお、以後の説明ではＮ−ソース・ドレイン領域１２およびＰ−ソース・ドレイン領域１４を単に、ソース・ドレイン領域１２および１４と呼称する場合もある。
【００９０】次に、レジストＲ４を除去後、全面に渡って窒化膜を形成した後、当該窒化膜を異方性エッチングによりエッチバックすることにより、図９に示すようにポリシリコンゲート７ｂおよび７ｃの側面にサイドウォール窒化膜１７１を形成する。なお、この際に絶縁膜５を選択的に除去して、ポリシリコンゲート７ｂおよび７ｃの下部にゲート絶縁膜５ｂおよび５ｃを形成する。
【００９１】次に、図１０に示す工程において、Ｎ型ウェル領域４上にレジストＲ５を形成し、Ｐ型ウェル領域３上のポリシリコンゲート７ｂ、サイドウォール窒化膜１７１およびレジストＲ５をマスクとして、Ｐ型ウェル領域３内に高ドーズ量（１×１０１５〜４×１０１５ｃｍ−２）のＮ型不純物（ＡｓあるいはＰ）イオンを注入することによって、Ｎ＋ソース・ドレイン領域１８を形成する。
【００９２】次に、レジストＲ５を除去後、図１１に示す工程においてＰ型ウェル領域３上にレジストＲ６を形成し、Ｎ型ウェル領域４上のポリシリコンゲート７ｃ、サイドウォール窒化膜１７１およびレジストＲ６をマスクとして、Ｎ型ウェル領域４内に高ドーズ量（１×１０１５〜４×１０１５ｃｍ−２）のＰ型不純物（ＢあるいはＢＦ２）イオンを注入することによって、Ｐ＋ソース・ドレイン領域２０を形成する。なお、以後の説明ではＮ＋ソース・ドレイン領域１８およびＰ+ソース・ドレイン領域２０を、単にソース・ドレイン領域１８および２０と呼称する場合もある。
【００９３】次に、レジストＲ６を除去後、全面に渡ってＴｉ（チタン）あるいはＣｏ（コバルト）などの高融点金属膜を形成し、窒素（Ｎ２）雰囲気中で熱処理することにより、図１２に示すようにソース・ドレイン領域１８および２０上にシリサイド反応により高融点金属シリサイド（ＴｉＳｉ２あるいはＣｏＳｉ２など）膜５９ｂおよび５９ｃを形成する。なお、図１２においては未反応の高融点金属膜を除去した状態を示している。
【００９４】次に、図１３に示す工程において、全面に渡って例えば酸化膜で構成される層間絶縁膜２１を形成し、ポリシリコンゲート７ｂおよび７ｃの上面、すなわち上部窒化膜９ｂおよび９ｃの主面が露出するようにＣＭＰ処理により平坦化し、ポリシリコンゲート７ｂと７ｃとの間に層間絶縁膜２１が埋め込まれた形状にする。
【００９５】なお、層間絶縁膜２１を構成する酸化膜は、熱酸化膜、ＣＶＤ（Chemical Vapor Deposition）法によって形成した酸化膜、ＳＯＧ（Spin On Glass）法によって形成した酸化膜など、その形成方法に限定はなく、また、リン、ボロン、ヒ素、フッ素、窒素などを導入したものであっても良い。
【００９６】次に、
図１４に示す工程において、ドライエッチングにより上部窒化膜９ｂ、９ｃの全部およびサイドウォール窒化膜１７１の一部を選択的に除去することにより、リセス部２２ｂおよび２２ｃを形成する。
【００９７】次に、
全面に渡ってＴｉあるいはＣｏなどの高融点金属膜を形成し、窒素雰囲気中で熱処理することにより、図１５に示すようにドープトポリシリコン膜６ｂおよび６ｃの上面にのみ、シリサイド反応により高融点金属シリサイド（ＴｉＳｉ
２
あるいはＣｏＳｉ
２
など）膜２３ｂおよび２３ｃを形成してポリサイドゲート８ｂおよび８ｃを形成する。
【００９８】次に、
図１６に示す工程において、全面に渡って窒化膜２４を形成するととともに、リセス部２２ｂおよび２２ｃを窒化膜２４で埋め込む。
【００９９】次に、
図１７に示す工程において、リセス部２２ｂおよび２２ｃ内のみに窒化膜２４が残るようにＣＭＰ処理により平坦化を行うことにより、上部配線とソース・ドレイン領域１８および２０との電気的接続をＳＡＣ（Self-Aligned Contact）開口プロセスを使用してコンタクトホールにより行う場合のストッパー窒化膜（上部窒化膜）２５ｂおよび２５ｃを形成する。
【０１００】なお、ストッパー窒化膜２５ｂおよび２５ｃは、高融点金属シリサイド膜２３ｂおよび２３ｃの上主面と、それぞれのサイドウォール窒化膜１７１の上部端面とで構成される平面領域上に配設されるので、上部構造体と呼称する場合もある。
【０１０１】最後に、図１８に示す工程において、全面に渡って層間絶縁膜５５を形成し、ソース・ドレイン領域１８および２０に達するようにコンタクトホール５６を形成する。その後、コンタクトホール５６内に、例えばタングステン（Ｗ）で形成された金属プラグ５７を埋め込み、当該金属プラグ５７を覆うように層間絶縁膜５５上にアルミ配線５８をパターニングすることで、ＣＭＯＳロジックデバイス１００を得る。
【０１０２】＜Ａ−２．作用効果＞以上説明したＣＭＯＳロジックデバイス１００においては、図１７を用いて説明したように、ポリサイドゲート８ｂおよび８ｃの側面にはサイドウォール窒化膜１７１が配設され、ポリサイドゲート８ｂおよび８ｃの上部およびサイドウォール窒化膜１７１の上部を覆うようにストッパー窒化膜２５ｂおよび２５ｃが配設されているので、ポリサイドゲート８ｂおよび８ｃが窒化膜で覆われることになる。従って、上部配線とソース・ドレイン領域１８および２０との電気的接続をコンタクトホールを介して接続する際に、コンタクトホールの形成位置がポリサイドゲート８ｂおよび８ｃに近接する方向にずれても、ポリサイドゲート８ｂおよび８ｃが直接にコンタクトホールに係合することが防止される。
【０１０３】その結果、上部配線とソース・ドレイン領域１８および２０との電気的接続を行うコンタクトホールを設ける際に、ゲート電極との重ね合せマージンを重ね合せ精度以上に小さくすることができ、ロジックデバイスにおけるゲートアレイ部の面積を小さくできる。
【０１０４】また、ストッパー窒化膜２５ｂおよび２５ｃがサイドウォール窒化膜１７１の上部端面を覆うので、サイドウォール窒化膜１７１の上部を保護し、コンタクトホール等の形成に際してエッチングでサイドウォール窒化膜１７１の上部が除去されることを防止できる。
【０１０５】また、ポリサイドゲート８ｂおよび８ｃとして、ＷＳｉ２よりも低抵抗のＴｉＳｉ２あるいはＣｏＳｉ２を使用するので、ゲート長のスケーリングに伴うゲート電極のシート抵抗増大を抑制することができる。
【０１０６】なお、ＴｉＳｉ２はＷＳｉ２のドライエッチングに使用されるようなエッチング手段ではエッチングによる成形ができず、またＣｏＳｉ２はエッチングによる成形は可能であるが、エッチングにより発生するポリマーの除去や、エッチングダストの除去を行うためのウエット処理に対する耐性が弱く、ＣｏＳｉ２が溶解するなどの問題がある。従って、図１０８を用いて説明したように、サリサイドプロセスにより、ポリシリコンゲート１０ｂおよび１０ｃ上と同時にソース・ドレイン領域１８および２０上にもＴｉＳｉ２あるいはＣｏＳｉ２の高融点金属シリサイド膜を形成していた。
【０１０７】しかし、この方法では、高融点金属シリサイド膜２３ｂおよび２３ｃ上にはストッパー窒化膜を形成することができなかったが、本実施の形態では、図１３〜図１７を用いて説明したように、ポリシリコンゲート７ｂおよび７ｃが層間絶縁膜２１に埋め込まれるように構成し、ポリシリコンゲート７ｂおよび７ｃを構成する上部窒化膜９ｂおよび９ｃを除去してリセス部２２ｂおよび２２ｃを形成する。そして、リセス部２２ｂおよび２２ｃの底面に露出するドープトポリシリコン膜６ｂおよび６ｃの上面にのみＴｉＳｉ２あるいはＣｏＳｉ２などの高融点金属シリサイド膜２３ｂおよび２３ｃを形成するので、高融点金属シリサイド膜２３ｂおよび２３ｃの形成後に、リセス部２２ｂおよび２２ｃを窒化膜２４で埋め込むことで、ポリサイドゲート８ｂおよび８ｃを窒化膜で覆うことができる。」
（２）本願発明と引用発明との対比
　ａ　引用発明における「シリコン基板」は、本願発明における「基板」に相当するといえる。
　ｂ　引用発明における「絶縁性サイドウォールスペーサ」は、「スペーサ」であるといえる。
　また、上記（１）ア（ア）ｃの引用文献１の記載（段落［００５４］、［００５５］及び［００６２］）並びに引用文献１の図１及び図２の記載より、引用発明における「絶縁性サイドウォールスペーサ」は、「シリコン基板」（本願発明における「基板」に相当）の上にあり、かつ、一対のものであるといえる。
　そうすると、引用発明における「絶縁性サイドウォールスペーサ」は、本願発明における「スペーサ」に相当するといえ、引用発明と本願発明とは、「前記基板上の一対のスペーサ」を有する点において共通するといえる。
　ｃ　引用発明における「ゲート絶縁膜」は、誘電体からなる層状のものであるから、「ゲート誘電体層」であるといえる。
　また、上記（１）ア（ア）ｃの引用文献１の記載（段落［００５４］及び［００６９］）並びに引用文献１の図１及び図３の記載より、引用発明における「ゲート絶縁膜」は、「シリコン基板」（本願発明における「基板」に相当）の上にあり、かつ、一対の「絶縁性サイドウォールスペーサ」（本願発明における「スペーサ」に相当）の間にあるといえる。
　そうすると、引用発明における「ゲート絶縁膜」は、本願発明における「ゲート誘電体層」に相当するといえ、引用発明と本願発明とは、「前記基板上且つ前記一対のスペーサ間のゲート誘電体層」を有する点において共通するといえる。
　ｄ　引用発明における「ゲート電極」は、層状のものであるから、「ゲート電極層」であるといえる。
　また、上記（１）ア（ア）ｃの引用文献１の記載（段落［００５４］、［００５５］、［００６９］ないし［００７３］）並びに引用文献１の図１及び図３の記載より、引用発明における「ゲート電極」は、「ゲート絶縁膜」（本願発明における「ゲート誘電体層」に相当）の上にあり、かつ、一対の「絶縁性サイドウォールスペーサ」（本願発明における「スペーサ」に相当）の間にあるといえる。
　また、上記（１）ア（ア）ｃの引用文献１の記載（段落［００５４］、［００５５］、［００６９］ないし［００７３］）並びに引用文献１の図１及び図３の記載より、引用発明における「ゲート絶縁膜」（本願発明における「ゲート誘電体層」に相当）は、「シリコン基板」（本願発明における「基板」に相当）の表面上及び「ゲート電極」と一対の「絶縁性サイドウォールスペーサ」（本願発明における「スペーサ」に相当）との間にあるといえる。
　そうすると、引用発明における「ゲート電極」は、後述する相違点１を除き、本願発明の「ゲート電極層」に相当するといえる。また、引用発明と本願発明とは、「前記ゲート誘電体層上且つ前記一対のスペーサ間のゲート電極層であり、前記ゲート誘電体層が、前記基板の表面上、及び該ゲート電極層と前記一対のスペーサとの間にある、ゲート電極層」を備える点において共通し、後述する相違点１において相違するといえる。
　ｅ　引用発明における「マスク層」は、絶縁物であるシリコン窒化膜からなり、ゲート電極の上面を覆うものであるから、「絶縁キャップ層」であるといえる。
　また、上記（１）ア（ア）ｃの引用文献１の記載（段落［００５５］、［００７２］ないし［００７４］）並びに引用文献１の図１及び図３の記載より、引用発明における「マスク層」は、「ゲート電極」（後述する相違点１を除き、本願発明の「ゲート電極層」に相当）の上と、「ゲート電極」（後述する相違点１を除き、本願発明の「ゲート電極層」に相当）と一対の「絶縁性サイドウォールスペーサ」（本願発明における「スペーサ」に相当）との間の「ゲート絶縁膜」（本願発明における「ゲート誘電体層」に相当）の直上とにあるといえる。
　そうすると、引用発明における「マスク層」は、後述する相違点２を除き、本願発明における「絶縁キャップ層」に相当するといえる。また、引用発明と本願発明とは、「前記ゲート電極層の上と、前記ゲート電極層と前記一対のスペーサとの間の前記ゲート誘電体層の直上と、にある絶縁キャップ層」を有する点において共通し、後述する相違点２において相違するといえる。
　ｆ　上記（１）ア（ア）ｃの引用文献１の記載（段落［００６２］）より、引用発明における「ソース領域」及び「ドレイン領域」は、不純物を拡散することにより形成される領域であるといえるから、「拡散領域」であるといえる。
　また、上記（１）ア（ア）ｃの引用文献１の記載（段落［００５４］及び［００６２］）並びに引用文献１の図１ないし図３の記載より、引用発明における「ソース領域」及び「ドレイン領域」は、一対の「絶縁性サイドウォールスペーサ」（本願発明における「スペーサ」に相当）に隣接し、かつ、一対のものであるといえる。
　そうすると、引用発明における「ソース領域」及び「ドレイン領域」は、本願発明における「一対の拡散領域」に相当するといえ、引用発明と本願発明とは、「前記一対のスペーサに隣接する一対の拡散領域」を有する点において共通するといえる。
　ｇ　引用発明における「層間絶縁膜」は、層状のものであるから、「絶縁層」であるといえる。
　また、上記（１）ア（ア）ｃの引用文献１の記載（段落［００５４］及び［００７１］ないし［００７３］）並びに引用文献１の図１及び図３の記載より、引用発明における「層間絶縁膜」は、一対の「絶縁性サイドウォールスペーサ」（本願発明における「スペーサ」に相当）に隣接し、かつ「ソース領域」及び「ドレイン領域」（本願発明における「一対の拡散領域」に相当）の上にあるといえ、また、引用発明における「層間絶縁膜」の頂面は、「マスク層」（後述する相違点２を除き、本願発明における「絶縁キャップ層」に相当）の頂面と同一平面上にあるといえる。
　そうすると、引用発明における「層間絶縁膜」は、本願発明の「第１の絶縁層」に相当するといえ、引用発明と本願発明とは、「前記一対のスペーサに隣接し且つ前記一対の拡散領域の上にある第１の絶縁層であり、前記絶縁キャップ層と同一平面にある頂面を有する第１の絶縁層」を有する点において共通するといえる。
　ｈ　上記（１）ア（ア）ｃの引用文献１の記載（段落［００５６］及び［００７４］）、引用文献１の図１の記載及び当該技術分野における技術常識より、引用発明におけるコンタクトホール内の「導電性材料」は、「ソース領域」及び「ドレイン領域」（本願発明における「一対の拡散領域」に相当）のうちの一方に接触する「導電コンタクト」であるといえる。
　また、上記（１）ア（ア）ｃの引用文献１の記載（段落［００５６］及び［００７４］）、引用文献１の図１の記載及び当該技術分野における技術常識より、引用発明におけるコンタクトホール内の「導電性材料」は、一対の「絶縁性サイドウォールスペーサ」（本願発明における「スペーサ」に相当）のうちの一方に隣接するといえる。
　そうすると、引用発明におけるコンタクトホール内の「導電性材料」は、後述する相違点４を除き、本願発明の「導電コンタクト」に相当するといえる。また、引用発明と本願発明とは、「前記一対の拡散領域のうちの一方に接触した導電コンタクトであり、該導電コンタクトは前記一対のスペーサのうちの一方に隣接する、導電コンタクト」を有する点において共通し、後述する相違点４において相違するといえる。
　ｉ　上記（１）ア（ア）ｃの引用文献１の記載（段落［００６０］及び［００７６］）及び当該技術分野における技術常識より、引用発明における「半導体装置」は「トランジスタ」であるといえる。
　そうすると、引用発明と本願発明とは、「トランジスタ」である点において共通するといえる。
　ｊ　以上から、本願発明と引用発明との一致点及び相違点は、以下のとおりであると認められる。
（ａ）一致点
「基板と、
　前記基板上の一対のスペーサと、
　前記基板上且つ前記一対のスペーサ間のゲート誘電体層と、
　前記ゲート誘電体層上且つ前記一対のスペーサ間のゲート電極層であり、前記ゲート誘電体層が、前記基板の表面上、及び該ゲート電極層と前記一対のスペーサとの間にある、ゲート電極層と、
　前記ゲート電極層の上と、前記ゲート電極層と前記一対のスペーサとの間の前記ゲート誘電体層の直上と、にある絶縁キャップ層と、
　前記一対のスペーサに隣接する一対の拡散領域と、
　前記一対のスペーサに隣接し且つ前記一対の拡散領域の上にある第１の絶縁層であり、前記絶縁キャップ層と同一平面にある頂面を有する第１の絶縁層と、
　前記一対の拡散領域のうちの一方に接触した導電コンタクトであり、該導電コンタクトは前記一対のスペーサのうちの一方に隣接する、導電コンタクトと、
　を有するトランジスタ。」
（ｂ）相違点
　・相違点１
　本願発明では、「ゲート電極層」が「仕事関数層と充填層とを有し、前記仕事関数層の最上面が、前記一対のスペーサの最上面と同一平面にある」のに対し、引用発明では、「ゲート電極」が「仕事関数層と充填層とを有」するとは特定されておらず、また、「仕事関数層の最上面が一対の『絶縁性サイドウォールスペーサ』（本願発明における「スペーサ」に相当）の最上面と同一平面にある」とは特定されていない点。
　・相違点２
　本願発明では、「絶縁キャップ層」が「一対のスペーサの上」にもあるのに対し、引用発明では、「マスク層」が一対の「絶縁性サイドウォールスペーサ」（本願発明における「スペーサ」に相当）の上にあるとは特定されていない点。
　・相違点３
　本願発明では、「前記第１の絶縁層の前記頂面の上及び前記絶縁キャップ層の第１部分の上にある第２の絶縁層」を有するのに対し、引用発明では、当該構成について特定されていない点。
　・相違点４
　本願発明では、「導電コンタクト」が「第２の絶縁層に隣接」し、「導電コンタクトの一部」が「絶縁キャップ層の第２部分の上にある」のに対し、引用発明では、当該構成について特定されていない点。
（３）判断
　ａ　本願発明について
（ａ）相違点１及び２についてまとめて検討する。本願発明は、相違点１及び２に係る構成を双方とも備えることにより、「置換金属ゲートプロセスのフローにおいて、特に２２ｎｍ以下のゲート幅を有するトランジスタでは、幅狭なゲートトレンチを金属ゲート材料で充填することは非常に難易度が高い。図５Ａ−５Ｄにて説明されるプロセスフローは、底部での狭いトレンチ幅に影響を与えずに頂部のトレンチ開口を幅広にすることにより、本質的な充填特性を向上させる。故に、頂部で比較的広い開口を有するトレンチ５０３ａの断面形状は、ボイド又はその他の欠陥がより少なくされた、改善された金属ゲート電極の堆積をもたらす。」（本願明細書の段落［００４７］）という、引用発明にはない格別の効果を奏するものである。（以下、当該効果を「本願発明の効果」という。）
（ｂ）そして、引用文献１ないし３及び５の記載事項は上記（１）ア（ア）及びイないしエに摘記したとおりであって、相違点１及び２に係る構成を双方とも備えることは引用文献１ないし３及び５には記載も示唆もされておらず、また、本願発明の効果は引用文献１ないし３及び５のいずれにも記載されていない。
　したがって、本願発明の効果は、当業者といえども、引用文献１ないし３及び５に記載された発明からは予測しえなかったものである。
（ｃ）なお、上記（１）エの引用文献５の記載（段落［００９４］ないし［０１００］）及び引用文献５の［図１３］ないし［図１７］の記載より、引用文献５には、サイドウォール窒化膜の一部を選択的に除去してリセス部を形成し、高融点金属シリサイド膜の上主面とサイドウォール窒化膜の上部端面とで構成される平面領域上にストッパー窒化膜を配設することが記載されているといえる。
　そして、引用文献５に記載された「サイドウォール窒化膜」は「一対のスペーサ」であるといえ、引用文献５に記載された「ストッパー窒化膜」は「絶縁キャップ層」であるといえるから、引用文献５には、「一対のスペーサ」の上に「絶縁キャップ層」を設けた構成、すなわち相違点２に係る構成が記載されているといえる。
　しかしながら、上記（１）エの引用文献５の記載（段落［００８３］、［００８７］及び［００９７］）並びに引用文献５の［図２］、［図６］及び［図１５］ないし［図１７］の記載より、引用文献５に記載された発明における「ゲート電極」は、全面にわたって形成した「ポリシリコン膜」をエッチングして「ポリシリコンゲート」を形成した後に、当該「ポリシリコンゲート」をシリサイド化することによって形成されるものであって、「充填層」を備えるものではないから、引用文献５に記載された発明は、相違点１に係る構成を備えているとはいえず、「本質的な充填特性を向上させ、改善された金属ゲート電極の堆積をもたらす」という本願発明の効果を奏するものであるともいえない。
（ｄ）以上のとおり、本願発明は、相違点１及び２に係る構成を双方とも備えることによって、引用文献１ないし３及び５に記載された発明からは予測することのできない格別の効果を奏するものであるといえる。
　したがって、相違点３及び４について検討するまでもなく、本願発明は、引用文献１ないし３及び５に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
　ｂ　本願の請求項２ないし１１に係る発明について
　本願の請求項２ないし５は、請求項１を引用しており、本願の請求項２ないし５に係る発明は本願発明の発明特定事項を全て有する発明である。
　また、本願の請求項６に係る発明は、本願発明を製造方法の発明として表現した発明であり、相違点１に係る構成に対応する発明特定事項である「前記金属ゲート電極及び前記ｈｉｇｈ−ｋゲート誘電体層をリセス化して、リセス化された金属ゲート電極及びリセス化されたｈｉｇｈ−ｋゲート誘電体層を形成する工程であり、
前記リセス化された金属ゲート電極は、仕事関数層と充填層とを有し、前記仕事関数層の最上面が、前記リセス化された一対のスペーサの最上面と同一平面にある
前記リセス化された一対のスペーサの上に絶縁キャップ層を形成する
　また、本願の請求項７ないし１１は、請求項６を引用しており、本願の請求項７ないし１１に係る発明は請求項６に係る発明の発明特定事項を全て有する発明である。
　してみれば、相違点１及び２に係る構成を双方ともに備える本願発明が引用文献１ないし３及び５に記載された発明に基づいて当業者が容易に想到し得たものであるとはいえない以上、本願の請求項２ないし１１に係る発明は、引用文献１ないし３及び５に記載された発明に基いて当業者が容易に発明をすることができたものであるとはいえない。
　３　原査定の理由についてのまとめ
　以上のとおり、本願の請求項１ないし１１に係る発明は、引用文献１ないし３及び５に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、原査定の理由によっては、本願を拒絶することはできない。
第４　当審拒絶理由について
１　当審拒絶理由の概要
　平成２８年９月８日付けで当審より通知した拒絶理由（以下「当審拒絶理由」という。）の概要は、次のとおりである。
「１．（サポート要件）この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。
２．（明確性）この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない。
　　　　　　　　　　　　　　　　　記
１．理由１（サポート要件）について
（１）請求項６−１４
　ア　本願の請求項６には、以下のとおり記載されている。（当審注．下線は、参考のために、当審において付したものである。以下において同じ。）
　『【請求項６】
　基板上にゲート誘電体層を形成する工程と、
　
前記ゲート誘電体層上に
　
前記ゲート誘電体層及び前記ゲート電極層の両側面に
　
前記一対のスペーサに隣接する
　
前記一対のスペーサに隣接して前記一対の拡散領域の上に
　
前記一対のスペーサ及び前記第１の絶縁層を形成した後に、
　
前記リセス化されたゲート電極層の上及び前記リセス化された一対のスペーサの上に
　
前記第１の絶縁層の前記頂面の上及び前記絶縁キャップ層の上に
　
前記第１及び第２の絶縁層内に
　
前記コンタクト開口内に
　を有するトランジスタを製造する方法。』
　上記の各下線部においては、直前の工程において形成された構成要素を引用することによって、新たに形成する構成要素の位置を特定している。したがって、請求項６に記載された発明の各工程は、記載された順序で実行されるものと認められる。そうすると、請求項６に係る発明においては、初めに『ゲート誘電体層』及び『ゲート電極層』が形成され、その後に『スペーサ』、『拡散領域』等が形成されるものと認められる。
　イ　また、請求項６の『リセス化されたゲート電極層は、仕事関数層と充填層とを有し』との記載、及び『リセス化されたゲート電極層の上及び前記リセス化された一対のスペーサの上に絶縁キャップ層を形成する』との記載から、請求項６に係る発明の『ゲート電極層』は、発明の詳細な説明に記載された『金属ゲート電極１０２』に対応するものと認められる。
　ウ　また、請求項６には、スペーサがリセス化されること、及びゲート電極層が仕事関数層と充填層とを有することについて、記載されている。
　エ　上記アないしウより、請求項６には、初めに『ゲート誘電体層』及び『ゲート電極層』（『金属ゲート電極１０２』）を形成し、その後に『スペーサ』、『拡散領域』等を形成する、いわゆる『ゲートファーストプロセス』（本願明細書の段落［００３１］−［００３２］参照）を用いて、スペーサがリセス化され、かつ『ゲート電極層』（『金属ゲート電極１０２』）が仕事関数層と充填層とを有するトランジスタを製造することについて記載されているものと認められる。
　オ　しかしながら、発明の詳細な説明には、『ゲートファーストプロセス』を用いて、スペーサがリセス化され、かつ『ゲート電極層』（『金属ゲート電極１０２』）が仕事関数層と充填層とを有するトランジスタを製造することについては、記載されていない。したがって、請求項６に係る発明は、発明の詳細な説明に記載したものでない。（なお、本願明細書の段落［００３１］−［００３２］には、『ゲートファーストプロセス』を用いてトランジスタを製造することについて記載されているが、当該段落に、スペーサがリセス化され、かつ『ゲート電極層』（『金属ゲート電極１０２』）が仕事関数層と充填層とを有するトランジスタを製造することについて記載されているものとは認められない。また、本願明細書の段落［００４３］−［００４５］、［００６１］−［００６３］、［図５Ａ］−［図５Ｃ］、［図７Ａ］−［図７Ｃ］には、いわゆる『置換金属ゲートプロセス』（本願明細書の段落［００３３］−［００３４］参照）を用いたトランジスタの製造方法について記載されている。）
　カ　なお、以上においては、上記イのとおり、請求項６に係る発明の『ゲート電極層』が、発明の詳細な説明に記載された『金属ゲート電極１０２』に対応するものであるとして判断を示したが、以下では、請求項６に係る発明の『ゲート電極層』が、発明の詳細な説明に記載された『ダミーゲート電極５００』に対応するものであるとした場合についても、判断を示すこととする。
　キ　本願の請求項６には、『該リセス化されたゲート電極層は、仕事関数層と充填層とを有し』との記載、及び『前記リセス化されたゲート電極層の上及び前記リセス化された一対のスペーサの上に絶縁キャップ層を形成する工程』との記載がある。しかしながら、発明の詳細な説明には、『ゲート電極層』（『ダミーゲート電極５００』）が仕事関数層と充填層とを有すること、及び、リセス化された『ゲート電極層』（『ダミーゲート電極５００』）の上に絶縁キャップ層を形成することについては、記載されていない。したがって、請求項６に係る発明は、発明の詳細な説明に記載したものでない。
　ク　以上のとおり、請求項６に係る発明の『ゲート電極層』が『金属ゲート電極１０２』に対応するものである場合、又は『ダミーゲート電極５００』に対応するものである場合のいずれにおいても、請求項６に係る発明は、発明の詳細な説明に記載したものではない。
　ケ　請求項６を引用する請求項７ないし１４についても、上記と同様の点が指摘される。
　コ　よって、請求項６ないし１４に係る発明は、発明の詳細な説明に記載したものでない。
（２）請求項８
　ア　請求項８に係る発明の『ゲート電極層』が、発明の詳細な説明に記載された『金属ゲート電極１０２』に対応するものであるのか、それとも『ダミーゲート電極５００』に対応するものであるのかが、不明である。
　イ　初めに、請求項８に係る発明の『ゲート電極層』が、発明の詳細な説明に記載された『金属ゲート電極１０２』に対応するものであるとする。この場合、請求項８には、『ゲート電極層』（『金属ゲート電極１０２』）及び『ゲート誘電体層』を除去することにより、一対のスペーサ間にトレンチを形成することについて記載されているものと認められる。しかしながら、発明の詳細な説明には、『ゲート電極層』（『金属ゲート電極１０２』）及び『ゲート誘電体層』を除去することにより一対のスペーサ間にトレンチを形成することについては、記載されていない。したがって、請求項８に係る発明は、発明の詳細な説明に記載したものでない。
　ウ　次に、請求項８に係る発明の『ゲート電極層』が、発明の詳細な説明に記載された『ダミーゲート電極５００』に対応するものであるとする。請求項８が引用する請求項６には、『該リセス化されたゲート電極層は、仕事関数層と充填層とを有し』との記載、及び『前記リセス化されたゲート電極層の上及び前記リセス化された一対のスペーサの上に絶縁キャップ層を形成する工程』との記載がある。しかしながら、発明の詳細な説明には、『ゲート電極層』（『ダミーゲート電極５００』）が仕事関数層と充填層とを有すること、及び、リセス化された『ゲート電極層』（『ダミーゲート電極５００』）の上に絶縁キャップ層を形成することについては、記載されていない。したがって、請求項８に係る発明は、発明の詳細な説明に記載したものでない。
　エ　以上のとおり、請求項８に係る発明の『ゲート電極層』が『金属ゲート電極１０２』に対応するものである場合、又は『ダミーゲート電極５００』に対応するものである場合のいずれにおいても、請求項８に係る発明は、発明の詳細な説明に記載したものではない。
　オ　よって、請求項８に係る発明は、発明の詳細な説明に記載したものでない。
（３）請求項１３
　ア　請求項１３には『前記ゲート誘電体層が、前記ゲート電極層と前記一対のスペーサとの間にもある』と記載されている。
　イ　また、請求項１３が引用する請求項６には、上記（１）アのとおり、初めに『ゲート誘電体層』及び『ゲート電極層』を形成し、その後に『スペーサ』、『拡散領域』等を形成することについて記載されているものと認められる。
　ウ　また、上記（１）イのとおり、請求項６に係る発明の『ゲート電極層』は、発明の詳細な説明に記載された『金属ゲート電極１０２』に対応するものと認められる。
　エ　上記アないしウより、請求項１３には、初めに『ゲート誘電体層』及び『ゲート電極層』（『金属ゲート電極１０２』）を形成し、その後に『スペーサ』、『拡散領域』等を形成する、いわゆる『ゲートファーストプロセス』（本願明細書の段落［００３１］−［００３２］参照）を用いて、ゲート誘電体層がゲート電極層と一対のスペーサとの間にもあるトランジスタを製造することについて記載されているものと認められる。
　オ　しかしながら、発明の詳細な説明には、『ゲートファーストプロセス』を用いて、ゲート誘電体層がゲート電極層と一対のスペーサとの間にもあるトランジスタを製造することについては、記載されていない。（なお、本願明細書の段落［００３１］−［００３２］には、『ゲートファーストプロセス』を用いてトランジスタを製造することについて記載されているが、当該段落に、ゲート誘電体層がゲート電極層と一対のスペーサとの間にもあるトランジスタを製造することについて記載されているものとは認められない。また、本願明細書の段落［００４３］−［００４５］、［００６１］−［００６３］、［図５Ａ］−［図５Ｃ］、［図７Ａ］−［図７Ｃ］には、いわゆる『置換金属ゲートプロセス』（本願明細書の段落［００３３］−［００３４］参照）を用いたトランジスタの製造方法について記載されている。）
　カ　したがって、請求項１３に係る発明は、発明の詳細な説明に記載したものでない。
（４）請求項１４
　ア　請求項１４には『前記ゲート誘電体層をリセス化して、前記一対のスペーサと前記リセス化されたゲート電極との間のリセス化されたゲート誘電体層を形成する工程を有し、前記絶縁キャップ層は更に、前記リセス化されたゲート誘電体層の上に形成される』と記載されている。
　イ　また、請求項１４が引用する請求項６には、上記（１）アのとおり、初めに『ゲート誘電体層』及び『ゲート電極層』を形成し、その後に『スペーサ』、『拡散領域』等を形成することについて記載されているものと認められる。
　ウ　また、上記（１）イのとおり、請求項６に係る発明の『ゲート電極層』は、発明の詳細な説明に記載された『金属ゲート電極１０２』に対応するものと認められる。
　エ　上記アないしウより、請求項１４には、初めに『ゲート誘電体層』及び『ゲート電極層』（『金属ゲート電極１０２』）を形成し、その後に『スペーサ』、『拡散領域』等を形成する、いわゆる『ゲートファーストプロセス』（本願明細書の段落［００３１］−［００３２］参照）を用い、さらに『ゲート誘電体層をリセス化して、一対のスペーサとリセス化されたゲート電極との間のリセス化されたゲート誘電体層を形成する工程』を行い、リセス化されたゲート誘電体層の上に絶縁キャップ層が形成されたトランジスタを製造することについて記載されているものと認められる。
　オ　しかしながら、発明の詳細な説明には、『ゲートファーストプロセス』を用いて、さらに『ゲート誘電体層をリセス化して、前記一対のスペーサと前記リセス化されたゲート電極との間のリセス化されたゲート誘電体層を形成する工程』を行い、リセス化されたゲート誘電体層の上に絶縁キャップ層が形成されたトランジスタを製造することについては、記載されていない。（なお、本願明細書の段落［００３１］−［００３２］には、『ゲートファーストプロセス』を用いてトランジスタを製造することについて記載されているが、当該段落に、ゲート誘電体層をリセス化して、一対のスペーサとリセス化されたゲート電極との間のリセス化されたゲート誘電体層を形成すること、及び、リセス化されたゲート誘電体層の上に絶縁キャップ層が形成されたトランジスタを製造することについて記載されているものとは認められない。また、本願明細書の段落［００４３］−［００４５］、［００６１］−［００６３］、［図５Ａ］−［図５Ｃ］、［図７Ａ］−［図７Ｃ］には、いわゆる『置換金属ゲートプロセス』（本願明細書の段落［００３３］−［００３４］参照）を用いたトランジスタの製造方法について記載されている。）
　カ　したがって、請求項１４に係る発明は、発明の詳細な説明に記載したものでない。
２．理由２（明確性）について
（１）請求項６−１４
　ア　請求項６及び８に係る発明の『ゲート電極層』が、発明の詳細な説明に記載された『金属ゲート電極１０２』に対応するものであるのか、それとも『ダミーゲート電極５００』に対応するものであるのかが、不明である。このため、請求項６及び８に係る発明を明確に把握することができない。
　イ　また、請求項６及び８に係る発明の『ゲート誘電体層』が、発明の詳細な説明に記載された『ゲート誘電体層１０４』に対応するものであるのか、それとも『ダミーゲート誘電体層５０２』に対応するものであるのかが、不明である。このため、請求項６及び８に係る発明を明確に把握することができない。
　ウ　請求項６を引用する請求項７及び９ないし１４についても上記と同様の点が指摘される。
　エ　したがって、請求項６ないし１４に係る発明は明確でない。
（２）請求項８
　ア　請求項８に記載された『前記拡散領域が形成された後に、前記ゲート電極層及び前記ゲート誘電体層を除去し、それにより前記一対のスペーサ間にトレンチを形成する工程』、『前記スペーサ間の前記トレンチの側壁及び底面に沿ってコンフォーマルｈｉｇｈ−ｋゲート誘電体層を堆積する工程』、及び『前記コンフォーマルｈｉｇｈ−ｋゲート誘電体層上に金属ゲート電極層を堆積し、その後、該金属ゲート電極層をリセス化する工程』と、請求項８が引用する請求項６に記載された、『前記一対のスペーサに隣接して前記一対の拡散領域の上に第１の絶縁層を形成する工程』以降の各工程との先後関係が不明であり、請求項８に係る発明を明確に把握することができない。
　イ　なお、仮に、請求項８に記載された『前記拡散領域が形成された後に、前記
ゲート電極層
を除去し
前記ゲート電極層をリセス化して、リセス化されたゲート電極層を形成し
　ウ　したがって、請求項８に係る発明は明確でない。
（３）請求項１３
　ア　請求項１３に『前記ゲート誘電体層が、前記ゲート電極層と前記一対のスペーサとの間にもある』との記載がある。しかしながら、請求項１３に係る発明は、ゲート誘電体層を形成する工程として、『基板上にゲート誘電体層を形成する工程』（請求項１３が引用する請求項６）しか有しておらず、当該工程のほかには、『ゲート誘電体層』を形成する工程は存在しない。このため、どのようにして『ゲート電極層』と『一対のスペーサ』との間に『ゲート誘電体層』を形成するのかが不明であり、請求項１３に係る発明を明確に把握することができない。
　イ　したがって、請求項１３に係る発明は明確でない。
（４）請求項１４
　ア　請求項１４に記載された『前記ゲート誘電体層をリセス化して、前記一対のスペーサと前記リセス化されたゲート電極との間のリセス化されたゲート誘電体層を形成する工程』と、請求項８が引用する請求項６に記載された各工程との先後関係が不明であり、請求項１４に係る発明を明確に把握することができない。
　イ　また、請求項１４に係る発明は、ゲート誘電体層を形成する工程として、『基板上にゲート誘電体層を形成する工程』（請求項１４が引用する請求項６）しか有しておらず、当該工程のほかには、『ゲート誘電体層』を形成する工程は存在しないから、スペーサとゲート電極層との間にはゲート誘電体層は存在しないものと解される。そうすると、どのようにして『一対のスペーサとリセス化されたゲート電極との間のリセス化されたゲート誘電体層を形成』するのかが不明であり、請求項１４に係る発明を明確に把握することができない。
　ウ　また、請求項１４に『ゲート電極』との記載があるが、請求項１４が引用する請求項６に記載された『ゲート電極層』と同一のものであるのか否かが不明であり、請求項１４に係る発明を明確に把握することができない。
　エ　したがって、請求項１４に係る発明は明確でない。」
２　当審拒絶理由についての判断
（１）サポート要件について
　ａ　当審拒絶理由の１（１）において、「発明の詳細な説明には、『ゲートファーストプロセス』を用いて、スペーサがリセス化され、かつ『ゲート電極層』（『金属ゲート電極１０２』）が仕事関数層と充填層とを有するトランジスタを製造することについては、記載されていない。・・・よって請求項６ないし１４に係る発明は、発明の詳細な説明に記載したものでない。」旨が指摘された。
　これに対し、平成２８年１２月５日付け手続補正により、請求項６ないし１１に係る発明が、いわゆる「置換金属ゲートプロセス」を用いた製造方法に変更され、発明の詳細な説明に記載した発明となったため、上記の拒絶理由は解消した。
　ｂ　当審拒絶理由の１（２）において、「請求項８に係る発明は、発明の詳細な説明に記載したものでない。」旨が指摘された。
　これに対し、平成２８年１２月５日付け手続補正により、請求項８が削除されたため、上記の拒絶理由は解消した。
　ｃ　当審拒絶理由の１（３）において、「請求項１３に係る発明は、発明の詳細な説明に記載したものでない。」旨が指摘された。
　これに対し、平成２８年１２月５日付け手続補正により、請求項１３が削除されたため、上記の拒絶理由は解消した。
　ｄ　当審拒絶理由の１（４）において、「請求項１４に係る発明は、発明の詳細な説明に記載したものでない。」旨が指摘された。
　これに対し、平成２８年１２月５日付け手続補正により、請求項１４が削除されたため、上記の拒絶理由は解消した。
　ｅ　上記ａないしｄのとおり、当審拒絶理由の「１．理由１（サポート要件）について」に示した拒絶の理由は全て解消している。
（２）記載要件について
　ａ　当審拒絶理由の２（１）において、「請求項６及び８に係る発明の『ゲート電極層』」が、発明の詳細な説明に記載された『金属ゲート電極１０２』に対応するものであるのか、それとも『ダミーゲート電極５００』に対応するものであるのかが、不明である。・・・請求項６及び８に係る発明の『ゲート誘電体層』が、発明の詳細な説明に記載された『ゲート誘電体層１０４』に対応するものであるのか、それとも『ダミーゲート誘電体層５０２』に対応するものであるのかが、不明である。・・・したがって、請求項６ないし１４に係る発明は明確でない。」旨が指摘された。
　これに対し、平成２８年１２月５日付け手続補正により、補正前の請求項６に記載された「ゲート電極層」及び「ゲート誘電体層」との文言が、それぞれ、「ダミーゲート電極層」及び「ダミーゲート誘電体層」に補正され、記載の意味が明確となったため、上記の拒絶理由は解消した。
　ｂ　当審拒絶理由の２（２）において、「請求項８に係る発明は明確でない。」旨が指摘された。
　これに対し、平成２８年１２月５日付け手続補正により、請求項８が削除されたため、上記の拒絶理由は解消した。
　ｃ　当審拒絶理由の２（３）において、「請求項１３に係る発明は明確でない。」旨が指摘された。
　これに対し、平成２８年１２月５日付け手続補正により、請求項１３が削除されたため、上記の拒絶理由は解消した。
　ｄ　当審拒絶理由の２（４）において、「請求項１４に係る発明は明確でない。」旨が指摘された。
　これに対し、平成２８年１２月５日付け手続補正により、請求項１４が削除されたため、上記の拒絶理由は解消した。
　ｅ　上記ａないしｄのとおり、当審拒絶理由の「２．理由２（明確性）について」に示した拒絶の理由は全て解消している。
３　当審拒絶理由についてのまとめ
　以上のとおり、当審拒絶理由の「１．理由１（サポート要件）について」及び「２．理由２（明確性）について」に示した理由によっては、本願を拒絶することはできない。
　そうすると、もはや、当審拒絶理由によって本願を拒絶することはできない。
第５　結言
　以上のとおり、原査定の理由及び当審拒絶理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。