(57)【要約】  本明細書に機能ブロックのベース・アレイを有するＡＳＩＣを開示している。各機能ブロックは、複数のプリミティブ・セルを含む。各プリミティブ・セルは、標準のセル・ライブラリの構成要素によって形成される。ベース・アレイは、後でカスタム回路設計と一緒に使用するために事前製造される。
2007503731.tif 000002
【特許請求の範囲】
【請求項１】
複数の機能ブロックを備え、
各機能ブロックが、標準セル論理の少なくとも１つの既存のライブラリの少なくとも１つの構成要素によって形成されるそれぞれの回路を含み、
前記機能ブロック回路が、実施するカスタム回路設計の受領前に複数の機能ブロックを用いて固定的に形成され、それにより、複数の機能ブロックの事前製造を可能にする集積回路デバイス。
【請求項２】
各機能ブロックが複数のプリミティブ・セルを含み、
各プリミティブ・セルが、前記少なくとも１つの既存のライブラリのそれぞれの構成要素によって形成される請求項１に記載のデバイス。
【請求項３】
各機能ブロックが複数のプリミティブ・セルを含み、
各プリミティブ・セルがそれぞれ、前記少なくとも１つの既存のライブラリのそれぞれの構成要素によって形成され、
前記プリミティブ・セルが、前記機能ブロック内の行に配置され、
前記プリミティブ・セルが、前記プリミティブ・セル間の予測関係に従って配置される請求項１に記載のデバイス。
【請求項４】
前記機能ブロックおよびプリミティブ・セルが相互接続されずにカスタム回路を形成する請求項１に記載のデバイス。
【請求項５】
前記機能ブロックおよびプリミティブ・セルの少なくとも幾つかが相互接続されてカスタム回路を形成する請求項１に記載のデバイス。
【請求項６】
前記複数の機能ブロックがアレイ内に配置され、
各機能ブロック内の前記それぞれの論理が１つおきの機能ブロックの論理と同一である請求項１に記載のデバイス。
【請求項７】
前記複数の機能ブロックがカスタム回路設計の受領前に製造される請求項１に記載のデバイス。
【請求項８】
前記複数の機能ブロックおよび予め形成されたルーティング構造がカスタム回路設計の受領前に製造される請求項１に記載のデバイス。
【請求項９】
各機能ブロックが複数の入力および出力を含み、
前記複数の機能ブロックが、規則的な格子を形成する前記入力および出力により事前製造される請求項１に記載のデバイス。
【請求項１０】
各機能ブロックが複数の入力および出力を含み、
前記機能ブロックが、前記入力および出力間の予測関係に従って配置された前記入力および出力により事前製造される請求項１に記載のデバイス。
【請求項１１】
ウェーハであって、
機能ブロックのアレイを備え、
各機能ブロックが、少なくとも１つのプリミティブ・セルを含み、
各プリミティブ・セルがそれぞれ、標準セル論理の少なくとも１つの既存のライブラリのそれぞれの構成要素によって形成されるそれぞれの回路を含み、
前記プリミティブ・セル回路が、カスタム回路設計の受領前に固定的に形成されるウェーハ。
【請求項１２】
前記機能ブロックおよびプリミティブ・セルが、相互接続されずにカスタム回路を形成する請求項１１に記載のウェーハ。
【請求項１３】
前記機能ブロックおよびプリミティブ・セルの少なくとも幾つかが、相互接続されてカスタム回路を形成する請求項１１に記載のウェーハ。
【請求項１４】
前記プリミティブ・セルが、各機能ブロック内の行に配置され、
前記プリミティブ・セルが、前記プリミティブ・セル間の予測関係に従って配置される請求項１１に記載のウェーハ。
【請求項１５】
機能ブロックの前記アレイが、カスタム回路設計の受領前に製造される請求項１１に記載のウェーハ。
【請求項１６】
各機能ブロックが、前記アレイ内の１つおきの機能ブロックと同一である請求項１１に記載のウェーハ。
【請求項１７】
各機能ブロックが複数の入力および出力ピンを含み、
カスタム回路設計の受領前に、機能ブロックの前記アレイが、規則的な格子を形成する前記ピンにより製造される請求項１１に記載のウェーハ。
【請求項１８】
各機能ブロックが複数の入力および出力ピンを含み、
カスタム回路設計の受領前に、機能ブロックの前記アレイが、予測関係に従って配置された前記ピンにより事前製造される請求項１１に記載のウェーハ。
【請求項１９】
同一の機能ブロックの事前製造されたベース・アレイを備え、
各機能ブロックが複数のプリミティブ・セルを含み、
各プリミティブ・セルがそれぞれ、標準セル論理の少なくとも１つの既存のライブラリのそれぞれの構成要素によって形成されるそれぞれの回路を含み、
前記プリミティブ・セル回路が、カスタム回路設計の受領前に固定的に形成され、
前記プリミティブ・セルが、前記機能ブロック内の行に配置され、
前記プリミティブ・セルが、前記プリミティブ・セル間の予測関係に従って配置されるウェーハ。
【請求項２０】
前記機能ブロックおよびプリミティブ・セルが、相互接続されずにカスタム回路を形成する請求項１９に記載のウェーハ。
【請求項２１】
前記機能ブロックおよびプリミティブ・セルの少なくとも幾つかが、相互接続されてカスタム回路を形成する請求項１９に記載のウェーハ。
【請求項２２】
各プリミティブ・セルのプリミティブ・セル回路が、複数の入力および出力ピンを含み、
前記ピンが、前記ピン間の予測関係に従って配置される規則的な格子を形成する請求項１９に記載のウェーハ。
【請求項２３】
機能ブロックのアレイを備え、
各機能ブロックが、少なくとも１つのプリミティブ・セルを含み、
各プリミティブ・セルがそれぞれ、標準セル論理の少なくとも１つの既存のライブラリのそれぞれの構成要素によって形成されるそれぞれの回路を含み、
前記プリミティブ・セル回路が、カスタム回路設計の受領前に固定的に形成され、
少なくとも幾つかの機能ブロックおよびプリミティブ・セルが、前記カスタム回路設計に従って相互接続され、それにより、カスタム回路を形成する集積回路。
【請求項２４】
機能ブロックのアレイを形成するステップを含み、
各機能ブロックが、複数のプリミティブ・セルを含み、
各プリミティブ・セルがそれぞれ、標準セル論理の少なくとも１つの既存のライブラリのそれぞれの構成要素によって形成されるそれぞれの回路を含み、さらに、前記アレイを形成した後で、カスタム回路設計を受領するステップを含む方法。
【請求項２５】
前記プリミティブ・セルおよび機能ブロックを相互接続して前記カスタム回路設計に従ってカスタム回路を形成するステップをさらに含む請求項２４に記載の方法。
【請求項２６】
各機能ブロックが、複数の入力および出力ピンを含み、
アレイを形成するステップが、前記ピンを規則的な格子内に形成するステップを含む請求項２４に記載の方法。
【請求項２７】
各機能ブロックが、複数の入力および出力ピンを含み、
アレイを形成するステップが、予測関係に従って前記ピンを配置するステップを含む請求項２４に記載の方法。
【請求項２８】
同一の機能ブロックのベース・アレイを設計するステップであって、各機能ブロックが複数のプリミティブ・セルを含むステップを含み、該ステップが、
それぞれの各プリミティブ・セルごとに、標準セル論理の少なくとも１つの既存のライブラリのそれぞれの構成要素を選択して前記プリミティブ・セルの回路を形成するステップと、
前記プリミティブ・セル間の予測関係に基づいて前記プリミティブ・セルの相互配置を決定するステップと、
前記ベース・アレイをウェーハ上で製造させるステップとを含む方法。
【請求項２９】
前記ベース・アレイを複数の各ウェーハ上で製造させるステップと、
前記ウェーハを備蓄するステップとをさらに含む請求項２８に記載の方法。
【請求項３０】
前記機能ブロックおよびプリミティブ・セルを相互接続してカスタマイズされた回路を形成するステップをさらに含む請求項２８に記載の方法。
【請求項３１】
前記プリミティブ・セルの配置を決定するステップが、前記プリミティブ・セルを行内に配置するステップをさらに含む請求項２８に記載の方法。
【請求項３２】
前記機能ブロックがそれぞれ、複数の入力および出力ピンを含み、
前記ベース・アレイを製造させるステップが、前記ピンを規則的な格子内にルーティングするステップを含む請求項２８に記載の方法。
【請求項３３】
前記機能ブロックがそれぞれ、複数の入力および出力ピンを含み、
前記ベース・アレイを製造させるステップが、予測関係に従ってピンを配置するステップを含む請求項２８に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
比較的小さいパッケージで比較的多くの機能を回路設計技術者に与えるＡＳＩＣ（特定用途向け集積回路）の使用が半導体業界で普及しつつある。特に、ＡＳＩＣは設計技術者によって特定される回路（「カスタム回路設計」）を実施するためにカスタマイズされるカスタマイズ可能な集積回路である。「ＡＳＩＣ」という用語は、実際には、標準セル、ゲート・アレイ、およびＦＰＧＡを含むカスタム化の可能性が様々な集積回路（ＩＣ）形式を意味する。一般論として、必要なカスタム化が増えれば増えるほど、ＡＳＩＣは高価になり、ＡＳＩＣの製造に時間がかかる。
【０００２】
一般に、ＡＳＩＣを形成する際には幾つかの層が必要になる。図１は、汎用集積回路の部分断面図である。第１に、活性層１１０が半導体基板上に形成される。この活性層１１０は、トランジスタやダイオードなどのデバイスを含む。多数の活性層デバイスは互いに独立して形成される、すなわち、接続されずに回路を形成する。それ故、活性層１１０が形成されると、アルミニウムまたは銅などの金属で形成されることが多い導電層がその活性層上に形成されて、デバイスが相互に接続され、それにより回路が形成される。デバイスを完全に相互に接続して有用な回路を形成するには、幾つかの導電層が必要な場合がある。図１は、４つの導電層Ｍ１  １２０、Ｍ２  １３０、Ｍ３  １４０およびＭ４  １５０を示す。もちろん、異なるタイプのＩＣまたは異なるプロセスを用いて製造されるＩＣの場合には、回路の相互接続のために５つ以上、または３つ以下の金属層を必要とする場合がある。
【０００３】
図１に示すように、各導電層間には、絶縁層１１５、１２５，１３５、１４５がある。絶縁層は、導電層間の短絡を防止するために存在する。導電層を相互接続するために、絶縁層を通してビア・ホール１１６が形成され、導電性材料（金属など）が充填される。
【０００４】
図１の構造を形成する際、活性層１１０が形成された後で、例えば、絶縁材料の成長または堆積によって、活性層１１０上に絶縁層１１５が形成される。次に、マスキング・ステップを用いて、当技術分野で一般に周知のように、絶縁層内にビア・ホールが形成される。上記マスキングは、しばしば、フォトレジスト層の堆積ステップと紫外線を用いた層のパターン形成ステップを伴い、フォトレジストの選択した部分のみを除去し、次に、フォトレジスト・パターンに従って絶縁層をエッチングすることを可能にする。ビア・ホールを形成した後、同様のマスキング・プロセスを用いて導電層が堆積され、次にパターン形成され、そのため、金属（またはその他の導体）は所望の位置にのみ残る。このプロセスは形成する必要がある絶縁層および導電層ごとに繰り返される。
【０００５】
それ故、形成する必要がある各導電層は、一般に、少なくとも２つのマスキング・ステップを必要とする。すなわち、絶縁層を通してビア・ホールを形成し、下の層に接続するステップと、接続配線または線を形成するステップである。必要な各マスク・ステップは、一般に多くの時間と費用を伴う。
【０００６】
活性層レベルで、ＡＳＩＣ活性デバイスは、一般に、普通「セル」または「モジュール」とも呼ばれる機能ブロックを形成するように配置されている。デバイスを相互接続するために、「水平」および「垂直」接続線が導電層内に形成される。当技術分野で周知のように、任意の２つのポイントは水平および垂直接続線（すなわち、互いに直交する接続線）を用いて接続することができる。上記相互接続は１つの金属層内で実行されるが、通常は、水平接続が第１の金属層内で形成され、垂直接続が第２の金属層内で形成され、ビア・ホールを有する絶縁層が中間に形成されて２つの層を接続する。
【０００７】
ＡＳＩＣで回路設計を実施する際にＩＣ設計者にとって最も重要なことは、ＡＳＩＣから利用可能な機能である。すなわち、ＩＣ設計者は、多数の異なる組み合わせ機能（例えば、ブール論理）、シーケンス機能（例えば、フリップフロップ、ラッチ）、および／またはメモリ機能（例えば、ＳＲＡＭ）を含む回路設計を有することがあり、設計者は、設計全体が最小限の空間で実施されるようにその設計の大半を効率的に実施するＡＳＩＣを好むであろう。ＡＳＩＣは、一般に、機能ブロックで形成されるので、これらの各デバイスで利用可能な機能は、第１に各機能ブロック内のアーキテクチャにより決定される。
【０００８】
また、ＩＣ設計者にとってカスタム化時間も重要である。設計段階では特に、ＩＣ設計者は、設計を他の回路と共に試験して使用することができるように、迅速にその設計のモデルすなわちプロトタイプを入手したいと考える。
【０００９】
ＡＳＩＣの１つの手法はゲート・アレイである。図２に示すように、ゲート・アレイでは、機能ブロック２１０は、一般に、規則的なアレイ２００を形成するように配置されている。上記機能ブロックは汎用に設計され、トランジスタなどの半導体デバイスの特定の数、サイズ、配置構成、タイプを含む。図３は、サイズと駆動能力が異なる６つのトランジスタを有する例示としてのゲート・アレイ機能ブロック２１０を示す。上記アレイは、カスタム回路設計の実施前には、「ベース・アレイ」と呼ばれることがある。アレイのカスタム化前には、ベース・アレイ・トランジスタは基本的に自立型であり、相互内部接続はほとんどない。したがって、上記ゲート・アレイのベース・アレイは、「シー・オブ・ゲート」とも呼ばれることがある。
【００１０】
シー・オブ・ゲート型ゲート・アレイをカスタム化（カスタマイズ）して特定のカスタム回路設計を実施する場合、機能ブロック内の活性デバイス間の種々の接続（局所的な相互接続）がなされ、機能ブロック間の接続（グローバルな相互接続）がなされる。すなわち、ルーティングがカスタム化される。一般に、活性デバイス層上には少なくとも３つから５つの接続配線層が形成され、各層は、少なくとも２つのマスキング・ステップ（下の層にビア・ホールを形成するステップおよび接続配線を形成するステップ）を必要とする。それ故、シー・オブ・ゲート型ゲート・アレイを完全にカスタム化するには、少なくとも６から１０のマスキング・ステップを行う必要がある。したがって、シー・オブ・ゲート型ゲート・アレイによって組み合わせおよびシーケンス機能ならびにメモリ機能を実施できることで回路の柔軟性がもたらされるものの、上記ゲート・アレイは、ルーティングのための複数のマスキング・ステップのコストがかかる。さらに、複数のマスキング・ステップが必要なため、ゲート・アレイをカスタム化する生産時間が大幅にかかる。また、ベース・アレイは、汎用で、種々様々なカスタム回路設計を実施できるため、ベース・アレイによってウェーハを事前に製造し、カスタム回路設計を受けるまで備蓄することができ、それにより、カスタム化に必要なマスク・ステップを最小限にしてカスタム化された回路の生産速度を増すことができる。
【００１１】
より短いカスタム化時間を有するゲート・アレイへの第２の手法は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）である。ＦＰＧＡは、すべての層（活性層、金属層、絶縁層）を通して事前製造される。また、図２に示すように、ＦＰＧＡは、機能ブロックの規則的なアレイに配列される。ＦＰＧＡ機能ブロックは、マルチプレクサおよびその他の論理ゲートの固定論理回路から構成されることが多い。図４は、サンプルＦＰＧＡ機能ブロック２１０’を示す。各機能ブロック２１０’は、種々様々な論理機能を実行できる。固定論理回路によって実行できる機能は、機能ブロックへの入力信号を決定することで選択できる。それ故、ＦＰＧＡをカスタム化するために、ＩＣ設計者は、各機能ブロックの入力および出力に結合する信号（電源およびアースを含む）を指定し、それにより、機能ブロックが実行する論理機能を決定することができる。
【００１２】
ＦＰＧＡのカスタム化時間は、他のタイプのゲート・アレイより短くなる傾向がある。これは、活性デバイス層とすべての絶縁層および導電層が固定されているためである。すなわち、局所的な相互接続およびグローバルな相互接続が固定される。このグローバルな相互接続は、複数の交差する配線で形成される。各交点にはヒューズまたはプログラマブルＲＡＭビットがある。それ故、機能ブロックの機能をプログラミングするため（すなわち、各機能ブロックへの入力信号を制御するため）、ヒューズにストレスを加えて溶融させて交点を接続するか、またはＲＡＭビットをプログラミングしてこの接続を形成する。ＦＰＧＡの構造全体は製造業者によって固定されているため、追加のマスク・ステップは不要で、ＦＰＧＡプログラミングは、実際に、ＩＣ設計者がその仕事場の装置およびソフトウェアを用いて実行することができる。一般に、ＩＣ設計者は、機能ブロックに実行させたい論理機能（ライブラリの中にあることが多い）を指定し、次に、機能ブロックの入力および出力に結合する信号がソフトウェアによって決定され、プログラミングされる。
【００１３】
カスタム化は高速で容易であるが、現在利用可能なＦＰＧＡには欠点がある。ＦＰＧＡは、試験目的で中間設計ステップで使用されることが多いが、最終製品では使用できない場合が多い。ＦＰＧＡの配線構造のため、ＦＰＧＡは、最終製品の予想性能（例えば、タイミング）を満たさない場合が多く、それ故、試験状況でのみ使用される。
【００１４】
ＦＰＧＡからの製品範囲の他端には標準セル型ＡＳＩＣがある。図５は、標準セル３００の概略を示す。図示のように、典型的な標準セルは、機能ブロックが同じ高さを有し、幅が異なる「セル」とも呼ばれることがある機能ブロック３０４の幾つかの水平な行３０２を含む。各セルは、予め定められた数のデバイスを有するが、セルはデバイスのサイズおよび配置を最適化し、異質の予め形成されたデバイスを除去することで特定のカスタム回路設計で使用するように個別化されている。したがって、セルはすべて同じではなく、事前製造（カスタム回路設計受領前の製造）は不可能である。
【００１５】
設計プロセスを簡単にするために、様々なベンダー（ｖｅｎｄｏｒｓ）が標準セル・ライブラリを開発している。各ライブラリは、多数の構成要素（「ブック」または「マクロ」とも呼ばれることがある）を含む。各構成要素は、１つまたは複数のセルを用いて形成可能な論理機能を形成する。図６は、例示としてのライブラリ構成要素４０２をＤタイプ・フリップフロップ４０４およびバッファ４０６として示す。文字通り、ライブラリには、ＩＣ設計者が選択できる予め設計された数千の構成要素がある。標準セル・ライブラリの使用は、設計者が、予め設計され、予め試験された論理を用いることで時間、金銭を節約し、リスクを低減するという点で有利である。デバイス・サイズを固定したゲート・アレイとは異なり、各セルをさらに個々に最適化して、例えば、速度を最大限にし、領域を最小限にし、または適度の駆動力を提供するために、すべてのトランジスタを選択できる。さらに、ゲート・アレイとは異なり、標準セル型ＡＳＩＣの行間の間隔（チャネル）は調整することができる。次に、設計者は、セルの配置と相互接続ルーティングを画定する。したがって、標準セルは、フルカスタムＡＳＩＣと同様の性能および柔軟性の利点をより少ない設計時間およびリスクで提供する。
【００１６】
ＡＳＩＣ組立てプロセスの自動化でライブラリの使用は有用であるが、標準セル型ＡＳＩＣを形成するためのマスクはすべてカスタム化されている。これは、回路構造のどの部分もカスタム回路設計の受領前には完全には明らかでないためである。したがって、標準セルは、活性層、導電層、絶縁層を含むすべての層の製造を必要とする。したがって、標準セル型ＡＳＩＣは、大幅な設計の柔軟性を提供する一方で、高価であり、製造に多大な時間がかかる。したがって、それらは、初期設計が完了し、ＦＰＧＡまたはシー・オブ・ゲート型ゲート・アレイなどの他の部分的に事前製造されたゲート・アレイと共に試験された後に使用される傾向がある。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ＩＣ設計者がますます複雑なＩＣ設計を作成するようになると、カスタム化時間が短く、ＡＳＩＣダイ（ｄｉｅ）のサイズは小さく、信頼性は高いままで、ＡＳＩＣに求める機能性はますます高くなる。したがって、利用可能なＡＳＩＣはＩＣ設計者に柔軟性を提供することができるが、アーキテクチャの改善が常に望ましい。特に望ましいのは、柔軟性および機能性を高めつつ、カスタム化時間を低減するアーキテクチャ設計である。
【課題を解決するための手段】
【００１８】
本発明のある実施形態のデバイスは、カスタム回路設計の受領前に固定的に形成される複数の機能ブロックを含む。各機能ブロック内の論理は、標準セル論理の既存のライブラリの少なくとも１つの構成要素によって形成される。上記デバイスは、予め形成されているので、後でカスタム回路設計の受領時に使用するために事前製造することができる。
【００１９】
幾つかの実施形態では、機能ブロックは、同じ機能ブロックのベース・アレイを形成するように配置されている。各機能ブロック内には、複数のプリミティブ・セルがある。それぞれのプリミティブ・セルは、既存の標準セル・ライブラリのそれぞれの構成要素によって形成されるそれぞれの論理を含む。幾つかの実施形態では、プリミティブ・セルは、相互接続されてカスタム化された回路を形成する時に、プリミティブ・セル間の予測関係にしたがって機能ブロック内に配置される。幾つかの実施形態では、プリミティブ・セルは機能ブロック内の行に配置される。
【００２０】
ベース・アレイをカスタム化するために、追加の配線層（導電性および絶縁層）が形成され、それにより、プリミティブ・セル間の機能ブロック内に局所的相互接続が形成され、機能ブロック間にグローバルな相互接続が形成される。
【００２１】
ベース・アレイは事前製造できるため、カスタム化時間は短い。さらに、ベース・アレイの設計プロセスは簡単化されているので、本発明の実施形態を含む集積回路は、本発明の実施形態を含まない同様のデバイスよりも高価でないと言えよう。
【００２２】
特定の例示としての実施形態に関して本発明を説明し、その際に図面を参照するが、これらの図面は必ずしも正確に縮尺したものではない。
【発明を実施するための最良の形態】
【００２３】
ＡＳＩＣのより短い所要時間を作成する１つの解決策は、モジュール・ベースのアレイ、すなわち、「ＭＢＡ」を使用するという方法である。上記ＭＢＡは、図２に示す同じ機能ブロックのベース・アレイからなる。しかし、活性デバイス層だけが予め形成されたシー・オブ・ゲート型ゲート・アレイとは対照的に、ＭＢＡでは、各機能ブロックの活性層および幾つかの配線層が予め形成され、通常、それらの層は局所的相互接続の一部を形成する。したがって、予め定められたように、各機能ブロックは、マルチプレクサ、ブール論理、およびラッチなどの回路を形成するように設計された局所的に相互接続された幾つかの活性デバイスを含む。この論理は、一般に、ＦＰＧＡのように、機能ブロックへの入力信号を変更するだけで多数の有用な論理機能を形成できるように設計されている。例えば、カスタム回路設計に対応するために各ブロックの機能を変更する場合、機能ブロックへの入力を電源、アース、別の機能ブロックの出力、またはＩ／Ｏパッドのいずれに結合するかを指定する。したがって、ＭＢＡのターンアラウンド時間は、シー・オブ・ゲート型ゲート・アレイのそれより短いが、一方、かなりの柔軟性と機能性が得られる。これは、ＭＢＡデバイスを幾つかの層によって事前製造してベンダーが備蓄できるためである。図７は、ＭＢＡの機能ブロック２１０”内で使用する回路例を示す。この回路は、「ゲート・アレイの機能ブロック・アーキテクチャ（Ｆｕｎｃｔｉｏｎ  Ｂｌｏｃｋ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｇａｔｅ  Ａｒｒａｙ）」なる名称の米国特許第６，０１４，０３８号に詳述されている。
【００２４】
それでも、ＭＢＡで使用する有用な汎用機能ブロックの設計は時間がかかりコスト高の作業である。したがって、本発明のある実施形態は、標準セル・ライブラリの１つまたは複数の既存の構成要素を使用するＭＢＡを作成して機能ブロック論理を形成する。その結果、ベンダーは大幅なコストの節約が可能で、これをエンド・ユーザに還元することができる。
【００２５】
図８および図９を参照すると、本発明の集積回路８００のある実施形態は、予め形成された機能ブロック８０４のベース・アレイ８０２を含む。幾つかの実施形態では、すべての機能ブロック８０４の回路は同一である。
【００２６】
本明細書で使用する「予め形成された機能ブロック」という用語は、実施するカスタム回路の設計をＡＳＩＣ設計者が受領する前に固定的に形成された回路を有する機能ブロックを意味する。「固定的に形成された」とは、回路が変更不可能であるという意味である。例えば、回路は最適化、すなわち、特定のカスタム回路設計の詳細を考慮することができない。本発明の種々の実施形態は、本明細書で「アレイ」と称しているが、他の実施形態は、予め形成されてはいるが、アレイに配置されていない機能ブロックを含むことができることを理解されたい。
【００２７】
各機能ブロック８０４は、１つまたは複数のプリミティブ・セル８０６を含む（図９ａ）。各プリミティブ・セル８０６の回路は、それぞれの標準セル・ライブラリ構成要素によって形成されている。例えば、図９ｂに示すように、１つのプリミティブ・セル８０６は、そのＱ出力がＮＯＲゲート８１０の１つの入力に結合されたフリップフロップ８０８と、その出力がフリップフロップ８０８のＣＬＲ入力に結合されたＡＮＤゲート８１２とを含むライブラリ構成要素によって形成されてもよい。図９ｂに示す機能は、Ａｒｔｉｓａｎ  Ｃｏｍｐｏｎｅｎｔｓ  Ｉｎｃ．社などのベンダーが製造する既存の標準セル・ライブラリからＭＢＡ設計者が選択することができたはずである。「既存の」ライブラリとは、ライブラリが機能ブロック８０４の設計以前に存在していたという意味である。一実施形態では、各プリミティブ・セルは、それぞれの異なるライブラリ構成要素によって形成されるので、機能ブロック内の各プリミティブ・セルは機能ブロック内の他のプリミティブ・セル８０６に関して一意的な論理を含む。多数のプリミティブ・セル内に一意的な論理を有する他の実施形態は、特定の機能ブロック８０４内の他のプリミティブ・セルと同じかまたは同様の論理を備えた幾つかのプリミティブ・セル８０６を有する。幾つかの実施形態では、単一のプリミティブ・セル８０６だけから機能ブロックを形成することも可能である。
【００２８】
使用する製造プロセスに適合したプリミティブ・セル８０６を形成するために使用する標準セル・ライブラリが選択されて集積回路が形成される。例えば、Ａｒｔｉｓａｎ  Ｃｏｍｐｏｎｅｎｔｓ  Ｉｎｃ．社のライブラリで形成された構成要素は、一部のＩＣ設計者が使用する製造法であるＴＳＭＣが使用するプロセスに適合する。幾つかの実施形態では、各ライブラリがプロセスに適合している限り、複数の標準セル・ライブラリを用いてプリミティブ・セルを形成することができる。
【００２９】
有用なベース・アレイを形成するために、有用な機能または駆動力を形成する構成要素の能力に基づいて、標準セル・ライブラリから一組の構成要素が選択される。次に、これらの構成要素の一部または全部が選択され、機能ブロック内でプリミティブ・セルとして使用される。プリミティブ・セルは、１つまたは複数の行８１４内に配置される。さらに、プリミティブ・セルは、カスタム回路内でプリミティブ・セルを組み合わせて使用する方法についての予測関係に基づいて相互に配置される。例えば、幾つかの実施形態では、駆動力が最も有用に配置されるようにプリミティブ・セルが配置される。
【００３０】
幾つかの実施形態では、行間のチャネル８１６をより大きくまたは小さくでき、またすべて除去することもできる。チャネル８１６を保持する実施形態は、プリミティブ・セル間でもローカル・ルーティングに有用である。
【００３１】
プリミティブ・セル論理が形成され、機能ブロック内のプリミティブ・セルの配置構成が形成されると、活性層から幾つかの導電層を通して、ベース・アレイを事前製造、すなわち、カスタム回路設計の受領前に製造することができる。事前製造された導電層は、プリミティブ・セル８０６内で相互接続を形成するが、局所的相互接続構造全体を形成するわけではない。すなわち、一実施形態では、プリミティブ・セルは、予め形成された／事前製造状態では相互接続されない。１つまたは複数のべース・アレイを含むウェーハは、事前製造されると、使用準備ができるまでベンダーによって備蓄される。カスタム・クライアント設計を受けると、機能ブロック内の局所的相互接続とグローバルな相互接続を完了して、カスタマイズされた集積回路を形成することができる。
【００３２】
幾つかの実施形態では、ベース・アレイだけを事前製造することができ、カスタム回路設計を受領するまでそのようなウェーハが備蓄される。しかし、他の実施形態も、ベース・アレイ上の配線層内に予め形成された汎用ルーティング構造を形成できる。後にこのルーティング構造を使用しカスタム回路を形成するための局所的相互接続およびグローバルな相互接続を形成できる。上記ルーティング構造の一例が、「ＡＳＩＣルーティング・アーキテクチャ（ＡＳＩＣ  Ｒｏｕｔｉｎｇ  Ａｒｃｈｉｔｅｃｔｕｒｅ）」なる名称の米国特許第６，２４２，７６７号に記載されている。いずれの方法も、ゲート・アレイおよび標準セルが必要とする数と比べてＩＣをカスタマイズする（またはパーソナル化する）場合に必要なマスクの数を低減するが、予め形成され、事前製造された汎用ルーティング構造は、カスタム化に必要なマスクをさらに減らすことができる。幾つかの実施形態では、予め形成されたルーティング構造の使用には、カスタマイズのための１つまたは２つの追加マスク・ステップしか必要でない。
【００３３】
さらに他の実施形態では、上記のようにベース・アレイ（プリミティブ・セル８０６内に相互接続を形成する絶縁層および導電層を備える）が事前製造される。上記ベース・アレイのピン配置は不規則になる（「ピン」は、プリミティブ・セルまたは機能ブロックの入力および出力である）。したがって、幾つかの実施形態では、事前製造されたデバイスのためにあるルーティングが実行され、規則的なピン格子が形成される。上記ルーティングは、プリミティブ・セルの入力および出力へのビア・ホールを形成する絶縁層と、入力および出力を規則的な格子にルーティングする導電層とを含む。幾つかの実施形態は、導電層へのビア・ホールを形成して、図１０に示すピン格子構造を提供する別の絶縁層をさらに含む。上記実施形態では、カスタム・ルーティングが図１０の構造上で開始する。図１０に機能ブロック８０４が透視図で示され、機能ブロック８０４の入力および出力へのビア・ホール８５０（ピン）が機能ブロック８０４上に示されているが、図を見やすくするために中間絶縁層および導電層は省略してある。
【００３４】
さらに、上述したように、幾つかのプリミティブ・セルが相互予測関係に基づいて配置される。例えば、統計的に１つのプリミティブの出力が第２のプリミティブ・セルの入力に接続されて、例えば、共通に使用するマクロセルを形成する傾向がある場合、これらのプリミティブ・セルを相互に隣接して配置するルーティング・リソースを節約することができる。しかし、この概念を一歩進めると、Ｉ／Ｏピンがルーティングされて規則的な格子を形成する幾つかの実施形態では、統計的に共に使用される傾向があるピンを相互に隣接して配置できる。例えば、第１のプリミティブの出力ピンを第２のプリミティブの入力ピンに隣接して配置することができる。上記予測関係に従ってピンを選択的に配置することで、ルーティング・リソースをさらに節約することができる。
【００３５】
以上、ＭＢＡを製造するのに必要なＩＣ設計およびレイアウト作業を最小限にする本発明のある実施形態を開示してきた。さらに、ＭＢＡ構造のために、カスタマイズされた回路を形成するために使用する接続の多くが局在化され、遅延およびルートの輻輳が最小限にされる。最後に、本発明のある実施形態のデバイスは、比較的迅速に、時には１日でカスタム化可能な本来的に柔軟なＡＳＩＣである。
【００３６】
当業者であれば、上記特定の実施形態は、本発明の原理を示したものに過ぎず、本発明の範囲および精神から逸脱することなしに種々に変更することができることを理解されたい。それ故、本発明の範囲は添付の特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【００３７】
【図１】汎用集積回路の部分断面図である。
【図２】機能ブロックのアレイを有する集積回路のブロック図である。
【図３】ゲート・アレイの例示としての機能ブロックの論理ブロック図である。
【図４】ＦＰＧＡの例示としての機能ブロックの論理ブロック図である。
【図５】標準セルの機能ブロックの例示としてのブロック図である。
【図６】標準セルの例示としての機能ブロック（または「セル」）である。
【図７】モジュール・ベース・アレイの例示としての機能ブロックである。
【図８】本発明のある実施形態の機能ブロックのアレイのブロック図である。
【図９ａ】本発明のある実施形態の複数のプリミティブ・セルを有する機能ブロックの例示としてのブロック図である。
【図９ｂ】本発明のある実施形態の標準セル・ライブラリ構成要素によって形成されたプリミティブ・セル内に出現する論理の例示としてのブロック図である。
【図１０】本発明のある実施形態の規則的なピン格子を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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