(57)【要約】デュアルメタルのＣＭＯＳの配列とその形成方法は、基板（１０）と、その基板（１０）上に形成された複数のＮＭＯＳデバイス（４４）およびＰＭＯＳデバイス（４６）を提供する。複数のＮＭＯＳデバイス（４４）およびＰＭＯＳデバイス（４６）の各々は、ゲート電極を有する。各ＮＭＯＳゲート電極は、基板（１０）上に第１シリサイド領域（５０）を含み、その第１シリサイド領域（５０）上に第１金属領域（４８）を含む。ＮＭＯＳゲート電極の第１シリサイド領域（５０）は、シリコンの伝導帯に近い仕事関数を有する第１シリサイド（５０）からなる。ＰＭＯＳゲート電極の各々は、基板上に第２シリサイド領域（５４）を含み、その第２シリサイド領域（５４）上に第２金属領域（５２）を含む。ＰＭＯＳゲート電極の第２シリサイド領域（５４）は、シリコンの価電子帯に近い仕事関数を有する第２シリサイド（５４）からなる。
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【特許請求の範囲】
【請求項１】
基板（１０）を有し、
ゲート電極を有する複数のＮＭＯＳデバイス（４４）を有し、各ＮＭＯＳゲート電極は、前記基板（１０）上に第１シリサイド領域（５０）を含むとともに前記第１シリサイド領域（５０）上に第１金属領域（４８）を含み、前記ＮＭＯＳゲート電極の第１シリサイド領域（５０）は、前記シリコンの伝導帯の＋／−０．２Ｖ内の仕事関数を有する第１シリサイドからなるものであり、
ゲート電極を有する複数のＰＭＯＳデバイス（４６）を有し、各ＰＭＯＳゲート電極は、前記基板（１０）上に第２シリサイド領域（５４）を含むとともに前記第２シリサイド領域（５４）上に第２金属領域（５２）を含み、前記ＰＭＯＳゲート電極の前記第２シリサイド領域（５４）は、前記シリコンの価電子帯の＋／−０．２Ｖ内の仕事関数を有する第２シリサイドからなる、デュアルメタルＣＭＯＳ配列。
【請求項２】
前記第１および第２シリサイド領域（５０、５４）の厚さは、約１０から１００Åの間の値をとり、前記第１および第２金属領域（４８、５２）の厚さは、約９００から約１１００Åの間の値をとる、請求項１に記載の配列。
【請求項３】
前記第１シリサイド（５０）はタンタルシリサイドである、請求項１に記載の配列。
【請求項４】
前記第２シリサイド（５４）は、ルテニウムシリサイド、レニウムシリサイド、あるいはコバルトシリサイドのうちの１つである、請求項３に記載の配列。
【請求項５】
前記第２シリサイド（５４）は、ルテニウムシリサイド、レニウムシリサイド、あるいはコバルトシリサイドのうちの１つである、請求項１に記載の配列。
【請求項６】
ＮＭＯＳデバイス領域（４４）とＰＭＯＳデバイス領域（４６）とにゲート電極を形成するために、ゲート誘電体（１８）上にシリコン領域（３２）を形成するステップ、
前記シリコン領域（３２）を、ＮＭＯＳデバイス領域（４４）においては第１シリサイド領域（５０）に、ＰＭＯＳデバイス領域（４６）においては第２シリサイド領域（５４）に変えるステップを含み、前記第１シリサイド領域（５０）はシリコンの伝導帯の＋／−０．２Ｖ内の仕事関数を有する第１シリサイド（５０）からなるとともに、前記第２シリサイド領域はシリコンの価電子帯の＋／−０．２Ｖ内の仕事関数を有する第２シリサイド（５４）からなる、デュアルメタルのＣＭＯＳ配列の形成方法。
【請求項７】
シリコン領域（５０、５４）を形成する前記ステップは、
ゲート誘電体層（１８）上にシリコン（２０）を堆積するステップ、
シリコンスタック（２６）を形成するために前記シリコン（２０）をエッチングするステップ、
前記ゲート誘電体層（１８）上に誘電体層（４０）を堆積するステップ、
前記シリコンスタック（２６）の上部（２８）だけを除去し、それにより前記シリコン領域（３２）を形成するために前記シリコンスタックを部分的にエッチングするステップを含む、請求項６に記載の方法。
【請求項８】
前記部分的にエッチングするステップは、エッチングステップ内のシリコンスタック（２６）の時間制御されたエッチングであり、シリコンを堆積するステップは、前記ゲート誘電体層上に第１シリコン層（２０）を堆積するステップ、前記第１シリコン層（２０）上にエッチストップ層を形成するステップ、前記エッチストップ層（２２）上に第２シリコン層（２８）を形成するステップを含み、前記部分的にエッチングするステップは、前記第２シリコン層（２８）をエッチングし、前記エッチストップ層（２２）上で停止させるステップ、前記エッチストップ層（２２）を除去するステップを含む、請求項７に記載の方法。
【請求項９】
前記第１および第２シリサイド領域（５０、５４）の相を制御することによって、前記第１および第２シリサイド領域（５０、５４）の仕事関数を制御するステップをさらに含む、請求項６に記載の方法。
【請求項１０】
前記ＮＭＯＳデバイス領域（４４）において第１金属層あるいは金属合金を前記シリコン領域（３２）に堆積し、前記ＰＭＯＳデバイス領域（４６）において第２金属（５２）あるいは金属合金を前記シリコン領域（３２）に堆積するステップ、および、前記第１シリサイド領域（５０）を形成するために、前記ＮＭＯＳデバイス領域において、前記第１金属（４８）あるいは金属合金を前記シリコン領域（３２）と反応させるとともに、前記第２シリサイド領域を形成するために、前記ＰＭＯＳデバイス領域において、前記第２金属（５２）あるいは金属合金を前記シリコン領域（３２）と反応させるためのアニーリングステップをさらに含む、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体の製造分野に関し、より詳細には、ＮＭＯＳとＰＭＯＳデバイスに異なるゲート電極を組み込むという製造プロセスに関する。
【背景技術】
【０００２】
半導体産業では、通常、しきい値電圧が一致したＮＭＯＳ（Ｎ型の金属酸化物半導体）およびＰＭＯＳ（Ｐ型の金属酸化物半導体）を製造することが望ましい。従来の半導体プロセスでは、ＮＭＯＳとＰＭＯＳのしきい値電圧は、チャネル注入とポリシリコンゲートの選択的ドーピングとを組み合わせることにより調整される。通常、ＰＭＯＳデバイスに対するしきい値電圧の調整は有効であるが、ＮＭＯＳデバイスに対するしきい値電圧の調整はそれほど有効ではない。このような問題点を解決するために、デュアルメタルゲートのＣＭＯＳ（相補型ＭＯＳ）トランジスタが提供されており、このトランジスタは、各々の仕事関数に基づいて選択されるゲートを形成する金属を備えている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のメタルゲートトランジスタは通常、ゲートを形成するために、金属の、あるいはポリシリコンで覆われた金属をドライエッチングすることで製造される。金属のドライエッチングを、ゲート酸化物などの極薄のゲート誘電体上に確実に正確に停止させることは難しいことから、金属のドライエッチングは非常に困難である。ドライエッチングをゲート酸化物上で停止させることができないと、ソース／ドレイン領域のシリコンが損失し、その結果、リーク電流が増加する。
【０００４】
金属ゲートトランジスタを形成する際におけるこのような問題は、デュアルメタルゲートＣＭＯＳ配列を実施しようとすると悪化する。上述したように、仕事関数としきい値とを調整するために、そのようなデュアルメタルゲートのＣＭＯＳの配列が望ましい。しかし、デュアルメタルゲートのＣＭＯＳトランジスタの形成に対して、従来のメタルゲートトランジスタの形成法を容易に応用することはできない。
【０００５】
ポリシリコンデプリーション効果で損失される駆動電流を抑えるために、フルシリサイドゲートを提供することが望ましいことが知られている。しかし、フルシリサイドゲート電極を提供して駆動電流を抑える際に、各導電型デバイスのうちの１つの仕事関数が望ましくない変化をすることになる。例えば、ＮＭＯＳデバイスとＰＭＯＳデバイスのポリシリコンゲート電極が完全にシリサイド化すると、ポリシリコンデプリーション効果で損失される駆動電流が抑えられることになる。しかし、ＮＭＯＳデバイスのゲート電極は望ましい仕事関数になるが、ＰＭＯＳデバイスのゲート電極は望ましくない仕事関数となってしまう。このことが、半導体の配列において、ＮＭＯＳとＰＭＯＳデバイス双方のゲート電極を完全にシリサイド化するという有益性を制限する。
【０００６】
さらに、フルシリサイドゲートに関して他の問題点がある。そのような問題点としては、シリサイド化の不均一性、および、ゲート酸化物誘電体層を信頼できないものにするという可能性が挙げられる。例えば、過度のシリサイド化を行うと、デバイス全体の信頼性を損ねるほどにゲート酸化物誘電体に応力を加えられることになる。
【０００７】
フルシリサイドゲート電極を使用せずに、また、それらに伴う問題なしに、ゲート電極の仕事関数が調整可能なデュアルメタルのＣＭＯＳ配列が求められている。
【課題を解決するための手段】
【０００８】
上記の必要性およびそのほかの必要性は、基板、複数のＮＭＯＳデバイスおよび複数のＰＭＯＳデバイスを含むデュアルメタルのＣＭＯＳ配列を提供する本発明の実施形態によって解決される。複数のＮＭＯＳデバイスはゲート電極を備えており、各ＮＭＯＳゲート電極は基板上に第１シリサイド領域を含み、その第１シリサイド領域上に第１金属領域を含む。ＮＭＯＳゲート電極の第１シリサイド領域は、シリコンの伝導帯の＋／−０．２ｅＶ内の仕事関数を有する第１シリサイドからなる。複数のＰＭＯＳデバイスはゲート電極を備えており、各ＰＭＯＳゲート電極は基板上に第２シリサイド領域を含み、その第２シリサイド領域上に第２金属領域を含む。ＰＭＯＳゲート電極の第２シリサイド領域は、シリコンの価電子帯の＋／−０．２Ｖ内の仕事関数を有する第２シリサイドからなる。
【０００９】
その他の上述した必要性もまた、ＮＭＯＳデバイス領域とＰＭＯＳデバイス領域にゲート電極を形成するために、ゲート誘電体上にシリコン領域を形成するステップを含む、デュアルメタルのＣＭＯＳ配列を形成する方法を提供する本発明の別の形態によって解決される。シリコン領域は、ＮＭＯＳデバイス領域の第１シリサイド領域、および、ＰＭＯＳデバイス領域の第２シリサイド領域に変えられる。第１シリサイド領域は、シリコンの伝導帯の＋／−０．２Ｖ内の仕事関数を有する第１シリサイドからなり、第２シリサイド領域は、シリコンの価電子帯の＋／−０．２Ｖ内の仕事関数を有する第２シリサイドからなる。
【００１０】
前述した、および、その他の本発明の特徴、形態、利点は、添付の図面と併せて以下の本発明の詳細な説明からさらに明らかになるであろう。
【発明を実施するための最良の形態】
【００１１】
本発明は、デュアルメタルのＣＭＯＳトランジスタの形成に関する課題、具体的には、シリサイド化の不均一性とゲート酸化物の信頼性に関する問題を含む、フルシリサイドゲート電極に関連づけられる課題に取り組み、解決する。本発明のある形態では、デュアルメタルのＣＭＯＳ配列には、ゲート電極を有する複数のＮＭＯＳデバイスとＰＭＯＳデバイスが与えられる。各ＮＭＯＳゲート電極は、基板上に第１シリサイド領域を含み、その第１シリサイド領域上に第１金属領域を含む。ＮＭＯＳゲート電極の第１シリサイド領域は、シリコンの伝導帯の＋／−０．２Ｖ内の仕事関数を有する第１シリサイドからなる。各ＰＭＯＳゲート電極は、基板上に第２シリサイド領域を含み、その第２シリサイド領域上に第２金属領域を含む。ＰＭＯＳゲート電極の第２シリサイド領域は、シリコンの価電子帯の＋／−０．２Ｖ内の仕事関数を有する第２シリサイドからなる。従って、各ゲート電極は、一部分だけがシリサイド化されており、そのシリサイド領域にはそれぞれ、ＮＭＯＳとＰＭＯＳ型デバイスとが互換性があるように調整可能なシリサイドが与えられる。ある特定の実施形態では、仕事関数は２つの異なる種類の金属を用いることで調整される。例えば、シリサイド領域は、仕事関数の異なる２つの異なる金属シリサイドで形成される。別の実施形態では、ある一定のシリサイド相(silicide phases)を実現するよう、シリサイドの厚さが正確に調整され、その結果、各々のＮＭＯＳおよびＰＭＯＳ型デバイスのシリサイドの仕事関数に影響を及ぼす。
【００１２】
図１は、本発明の実施形態による半導体製造プロセスの１つの段階における半導体ウェーハの一部の断面図を示す。図１に、部分的に完成した半導体デバイスを例示する。このデバイスには、例えば、シリコンで形成された基板１０を含む。基板１０には、Ｐ−ドープ領域１２およびＮ−ドープ領域１４を含む。基板１０は、例えば、約１×１０１６から約１×１０２１ｉｏｎ／ｃｍ２の投与量で、Ｎ型あるいはＰ型ドーパントでドープされる。
【００１３】
Ｐ−ドープ領域１２とＮ−ドープ領域１４の間をデバイスレベルで離間するのは、シャロートレンチアイソレーション(STI:Shallow Trench Isolation)構造１６である。シャロートレンチアイソレーション領域１６を生成するために、従来のＳＴＩ形成法を用いることができる。
【００１４】
基板１０上にはゲート誘電体層１８が形成される。このゲート誘電体層１８は、例えば、ゲート酸化物からなり得る。本発明のある実施形態では、ゲート誘電体層１８は極薄であり、例えば、厚さは約５から約３０Åの値をとり得る。そのような薄いゲート誘電体層は、金属ドライエッチングプロセス中にダメージを受けやすいので、シリサイドプロセスはいくらかの利点を有する。しかし、フルシリサイドゲート形成プロセスは、ゲート酸化物に過度の応力を与えるおそれがある。
【００１５】
ゲート誘電体層１８上には第１シリコン層２０が形成される。この第１シリコン層２０は、従来の方法で堆積されてよい。本発明のある好ましい実施形態では、この第１シリコン層は相対的に薄く、例えば、厚さは１０から５００Åの間の値をとる。ある特定の好ましい実施形態では、第１シリコン層の厚さは５０から約２００Åの間の値をとる。その他のある特定の好ましい実施形態では、第１シリコン層の厚さは約５０Å以下の値をとる。ゲートシリサイドの厚さが相対的に薄いことにより、シリサイド化の不均一性とゲート酸化物の信頼性とを含む、フルシリサイドゲート電極によって生じる問題に関連する問題が解決される。
【００１６】
図２は、第１シリコン層２０上にエッチストップ層２２を形成した後の図１の構造を示している。このエッチストップ層２２は、例えば、酸化物層であってよい。このエッチストップ層２２を非常に薄く、例えば、約１０Åに形成することが望ましい。そのような薄い酸化物の層、あるいは、その他のエッチストップ材料の層を形成するために、いずれの適切な方法を用いることができる。例えば、６００から１０００℃の温度で酸化プロセスを用いてエッチストップ層２２を形成することができる。
【００１７】
エッチストップ層２２を形成した後、従来の方法によって、このエッチストップ層２２上に第２のシリコン層２４が形成される。この第２のシリコン層２４は、例えば、厚さが約７００から約２０００Åの間の値としてもよく、ある実施形態では、厚さは約１０００Åの値をとる。
【００１８】
図４は、第２シリコン層２４上にハードマスク層が堆積され、その後、エッチングステップを行いシリコンスタック２６を形成した後の図３の構造を示す。シリコンスタック２６の各々は、シリコンスタック２６の上部２８の上に形成されたハードマスク３０を有する。エッチングにより、シリコンスタック２６の各々にシリコン領域３２が形成される。ハードマスク３０は、窒化シリコン、酸化シリコンなどのいずれの適切な材料であってよい。ゲート誘電体層１８に至るまでエッチングを行うために、反応性イオンエッチングなどの従来の異方性エッチング技術が用いられる。
【００１９】
シリコンスタック２６を形成した後、ソース／ドレイン拡張注入(extension implantation)プロセスを行い、ソース／ドレイン拡張部３４を生成する。従来のマスキングおよびドーピング技術を実施して、適切なドーパント投与量でＮＭＯＳデバイスおよびＰＭＯＳデバイスを別々に適切にドーピングする。ソース／ドレイン拡張部３４を生成した後、スペーサ材料の堆積およびエッチングといった従来の技術により、シリコンスタック２６のサイドウォールにサイドウォールスペーサ３６が生成される。サイドウォールスペーサ３６を形成した後、適切なマスキングおよび注入技術を用いて、ＮＭＯＳデバイスとＰＭＯＳデバイスにそれぞれソース／ドレイン領域３８を生成する。
【００２０】
図６において、誘電体層４０が既に堆積され、平坦化されている。この誘電体層４０は、ｌｏｗ−ｋ誘電体、酸化物などの、従来のいずれの適切な誘電体であってよい。誘電体層４０は、化学蒸着(CVD:Chemical Vapor Deposition)などのいずれの適切な方法によって堆積されてよい。ある実施形態では、平坦化は、例えば、化学機械研磨である。
【００２１】
次に、図７に示すように、リソグラフィステップおよびマスキングステップが行われ、フォトレジスト４２はＰＭＯＳデバイス４６を覆い、ＮＭＯＳデバイス４４をさらす。リソグラフィステップ後、酸化物に対して非常に選択性を有するポリシリコンエッチングプロセスが行われる。反応性イオンエッチングなどの異方性エッチングが用いられ得る。適切なエッチング液としては、例えば、塩素およびＨＢｒＯ２あるいはＳＦ６などが挙げられる。図８において明らかなように、シリコンスタック２６の上部２８がこのエッチングプロセスにより除去される。エッチングはエッチストップ層２２上で確実に停止する。これにより、シリコン領域３２が保護される。
【００２２】
図９において明らかなように、シリサイドスタック２６の上部２８のエッチングによって残されたスペースを確実に完全に充填する厚さにまで、第１金属４８が堆積される。しかし、第１金属４８を堆積する前に、エッチストップ層２２は除去される。例えば、エッチストップ層２２が酸化物の場合、緩衝酸化物エッチング(buffered oxide etch)を行い、エッチストップ層２２を除去する。このエッチングは、例えば、短時間のウェットエッチングであり、周囲のサイドウォールスペーサ３６にダメージを与えずに、非常に薄いエッチストップ層２２を除去する。従って、本発明のある実施形態では、第１金属４８は、少なくとも１０００Åの厚さにまで堆積され、シリコンスタック２６の上部２８によってすでにふさがれているスペースを確実に完全に充填する。
【００２３】
好ましい実施形態では、この第１金属は、シリコンと反応する場合に、シリコンの伝導帯に近い仕事関数を有するシリコンを形成する金属あるいは金属合金である。ＮＭＯＳデバイス４４の１つの適切な金属はタンタルである。しかし、本発明はタンタルに制限されることはないが、シリサイドがシリコンの伝導帯に近いその他の金属を含み得る。
【００２４】
図１０は、メタルＣＭＰプロセスによって実施された、余分な第１金属４８を除去した後の図９の構造を示す。第１金属４８は、誘電体層４０に達するまで除去される。
【００２５】
メタルＣＭＰプロセス後、高速熱アニールなどのアニーリングプロセスが用いられて、ＮＭＯＳデバイス４４の各々に第１シリサイド領域５０が形成される。第１金属４８として使用される金属あるいは金属合金の種類に応じて、適切な温度範囲が用いられる。そのような処理条件は当業者にとっては周知である。
【００２６】
ＰＭＯＳデバイスにおいて第２シリサイド領域を生成するために、図１２から図１６において同様の処理が行われる。従って、図１２は、ＮＭＯＳデバイス４４が覆われ、ＰＭＯＳデバイス４６がさらされるリソグラフィステップを描いている。図１３に示すように、エッチングプロセスにより、ＰＭＯＳデバイス４６の各々のシリコンスタック２６の上部２８が除去される。
【００２７】
図１４において明らかなように、誘電体層４０上とシリコンスタック２６の上部２８によってすでにふさがれたスペース内に第２金属５２が堆積される。しかし、第２金属５２は、シリコンの価電子帯に近い仕事関数を有するシリサイドを形成する金属あるいは金属合金よりなる。換言すれば、シリサイドの仕事関数は、シリコンの価電子帯の仕事関数の＋／−０．２ｅＶ内である。具体的な材料としては、例えば、ルテニウム、レニウム、コバルトなどが挙げられ得る。本発明の範囲から逸脱することなく、第２金属５２としてその他の種類の材料を用いることもできる。しかし、所望のデュアルＣＭＯＳ配列の仕事関数を実現するために、そのような材料は、シリコンの価電子帯に近い仕事関数を有するシリコンから形成する必要がある。
【００２８】
図１６において、ＰＭＯＳデバイス４６に第２シリサイド領域５４を形成するために、適切なアニール処理が行われる。アニール処理を行うための適切な温度範囲は、この第２金属５２を形成している金属に応じて選択される。
【００２９】
図１６において明らかなように、ＮＭＯＳデバイスは、シリコンの伝導帯の＋／−０．２Ｖ内の仕事関数を有する第１シリサイドからなる第１シリサイド領域５０を含む。このＣＭＯＳ配列はまた、シリコンの価電帯の＋／−０．２Ｖ内の仕事関数を有する第２シリサイドからなる第２シリサイド領域を備えたＰＭＯＳデバイスを有する。従って、メタルシリサイドを形成するために、異なる種類の金属あるいは金属合金を用いることによって、ＮＭＯＳおよびＰＭＯＳデバイス４４、４６のゲート電極の仕事関数を調整することができる。これにより、ある例では、ゲートシリサイドの厚さを５０Åにまで薄くすることができ、また、ある例では５０Åから１００Åの間にすることができるため、シリサイド化における不均一性、および、ゲート酸化物の信頼性などのフルシリサイドゲートに関連する数多くの問題を解決する。
【００３０】
図１７および図１８は本発明の他の実施形態におけるあるステップを描いている。これらの実施形態では、エッチストップ層２２は用いられない。その代わりに、制御されたウェットエッチングあるいはドライエッチングによってシリコンスタック２６が埋め込まれ、シリサイド化の前にシリコンスタック２６のポリシリコンの厚さが実質的に薄くされる。図１７において、ＰＭＯＳデバイス４６はマスキングされ、ＮＭＯＳデバイスのシリコンスタック２６はエッチングされる。ＰＭＯＳデバイス４６においてシリコンスタック２６をエッチングするために、同様の処理が行われる。しかし、本発明のある実施形態では、シリコンスタック２６に残留しているシリコンの厚さが注意深く制御されて、所望の厚さにされる。ポリシリコンが薄いために、形成されるシリサイド領域の相に影響を与え、異なる導電性が示される。このような方法で、各デバイスの仕事関数を調整することができる。そのような実施形態では、同じ金属、あるいは異なる金属を用いて、第１および第２シリサイド領域５０、５４をそれぞれ形成することができる。これは、シリコン領域の厚さによって、最終的に形成されるシリサイドの相が制御されるからである。例えば、特定の種類のデバイスには、ＣｏＳｉなどの高抵抗相シリサイドを有するゲート電極を与えてもよく、その他の種類のデバイスには、ＣｏＳｉ２などの低抵抗相シリサイドを有するゲート電極を与えてもよい。当業者であれば、所望のシリサイド相を有し、よって、所望の仕事関数を有するように、第１および第２シリサイド領域５０、５４を形成するよう、シリコン領域の厚さと第１および第２金属に用いられる金属との関数として、時間や温度などのアニーリングパラメータを設定するであろう。
【００３１】
本発明は、詳細に記載されると共に図示されたが、これらは単なる実例および例であり、制限的なものではなく、本発明の範囲は、添付された請求項の用語よってのみ制限されるものとして、明白に理解される。
【図面の簡単な説明】
【００３２】
【図１】本発明によるデュアルメタルのＣＭＯＳトランジスタを製造する１つの段階における半導体ウェーハの概略的断面図。
【図２】本発明のある実施形態による第１シリコン層上にエッチストップ層を形成した後の図１の構造を示す説明図。
【図３】本発明の実施形態による第２シリコン層を堆積した後の図２の構造を示す説明図。
【図４】本発明の実施形態によるシリコンスタックを形成するために、ハードマスクを形成し、リソグラフィ、異方性エッチングを行った後の図３の構造を示す説明図。
【図５】本発明の実施形態によるソース／ドレイン拡張部、サイドウォールスペーサ、および、ソース／ドレイン領域を形成した後の図４の構造を示す説明図。
【図６】本発明の実施形態により、ハードマスクの除去において誘電体層を堆積し、その誘電体層を平坦化した後の図５の構造を示した説明図。
【図７】本発明の実施形態によるＰＭＯＳデバイスをマスキングするためのリソグラフィステップの後の図６の構造を示す説明図。
【図８】本発明の実施形態によるＮＭＯＳデバイスのシリコンスタックの上部をエッチングした後の図７の構造を示した説明図。
【図９】本発明の実施形態によりエッチストップ層を除去し、第１金属を堆積した後の図８の構造を示す説明図。
【図１０】本発明の実施形態による平坦化プロセス後の図９の構造を示した説明図。
【図１１】本発明の実施形態によるＮＭＯＳデバイスに第１シリサイド領域を形成するためのアニーリングステップの後の図１０の構造を示す説明図。
【図１２】本発明の実施形態によるＮＭＯＳデバイスをマスキングするためのリソグラフィステップ後の図１１の構造を示した説明図。
【図１３】本発明の実施形態により、ＰＭＯＳデバイスのシリコンスタックの上部を除去するためのエッチングステップを実行した後の図１２の構造を示す説明図。
【図１４】本発明の実施形態により、ＰＭＯＳデバイスのエッチストップ層を除去し、第２金属を堆積した後の図１３の構造を示す説明図。
【図１５】本発明の実施形態による平坦化プロセス後の図１４の構造を示す説明図。
【図１６】本発明の実施形態により第２シリサイド領域を形成するためのアニーリングステップの後の図１５の構造を示す説明図。
【図１７】製造の１つの段階における本発明の別の形態を示す説明図。
【図１８】本発明の別の実施形態による第１および第２シリサイド領域を形成した後の図１７の別の実施形態を示す説明図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】平成18年3月1日(2006.3.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＮＭＯＳデバイス領域（４４）およびＰＭＯＳデバイス領域（４６）にゲート電極を形成するために、ゲート誘電体層（１８）上にシリコン領域（３２）を形成するステップ、
前記ＮＭＯＳデバイス領域（４４）の前記シリコン領域上に第１金属あるいは金属合金を堆積し、前記ＰＭＯＳデバイス領域（４６）の前記シリコン領域上に第２金属あるいは金属合金を堆積するステップ、
前記ＮＭＯＳデバイス領域において前記第１金属あるいは金属合金を前記シリコン領域と反応させることで、第１シリサイド領域と、前記第１シリサイド領域上に第１金属あるいは金属合金領域を形成し、かつ、前記ＰＭＯＳデバイス領域において前記第２金属あるいは金属合金を前記シリコン領域と反応させることで、第２シリサイド領域と、前記第２シリサイド領域上に金属あるいは金属合金領域を形成するためのアニーリングステップ、を含み、前記第１シリサイド領域および前記第１金属あるいは金属合金領域は第１ゲート電極を形成し、前記第２シリサイド領域および前記第２金属あるいは金属合金領域は第２ゲート電極を形成するものであって、
前記第１シリサイド領域は、シリコンの伝導体の＋／−０．２Ｖ内の仕事関数を有するとともに、前記第２シリサイド領域は、シリコンの価電子帯の＋／−０．２Ｖ内の仕事関数を有する、デュアルメタルのＣＭＯＳ配列を含む方法。
【請求項２】
前記シリコン領域（５０、５４）の形成ステップは、
前記ゲート誘電体層（１８）上にシリコン（２０）を堆積するステップ、
シリコンスタック（２６）を形成するために前記シリコン（２０）をエッチングするステップ、および、
前記シリコンスタック（２６）の上部（２８）だけを除去し、その結果、前記シリコン領域（３２）を形成するよう、前記シリコンスタックを部分的にエッチングするステップ、を含む請求項１に記載の方法。
【請求項３】
前記部分的にエッチングするステップは、エッチングステップ内の前記シリコンスタック（２６）の時間制御されたエッチングであり、前記シリコン（２０）の堆積ステップは、
前記ゲート誘電体層（１８）上に第１シリコン層（２０）を堆積するステップ、
前記第１シリコン層（２０）上にエッチストップ層（２２）を形成するステップ、および、
前記エッチストップ層（２２）上に第２シリコン層（２８）を形成するステップを含み、かつ、
前記部分的にエッチングするステップは、
前記第２シリコン層（２８）をエッチングし、前記エッチストップ層（２２）上に停止させるステップ、
前記エッチストップ層（２２）を除去するステップを含む、請求項３に記載の方法。
【請求項４】
前記第１および第２シリサイド領域（５０、５４）の相を制御することで前記第１および第２シリサイド領域（５０、５４）の前記仕事関数を制御するステップをさらに含む、請求項１に記載の方法。
【請求項５】
前記部分的にエッチングするステップは、エッチングステップ内の、制御された時間制限のあるシリコンスタックのエッチングである、請求項２に記載の方法。
【請求項６】
前記シリコンの堆積ステップは、
前記ゲート誘電体層上に第１シリコンを堆積するステップ、
前記第１シリコン上にエッチストップ層を形成するステップ、および、
前記エッチストップ層上に第２シリコン層を形成するステップ、を含む請求項２に記載の方法。
【請求項７】
前記部分的にエッチングするステップは、
前記第２層をエッチングし、前記エッチングストップ層上に停止させるステップ、および、前記エッチストップ層を除去するステップ、を含む、請求項６に記載の方法。
【請求項８】
前記第１および第２シリサイド領域の前記相を制御するステップは、前記シリコン領域の厚さを制御するステップを含む、請求項４に記載の方法。
【請求項９】
前記第１金属あるいは金属合金はタンタルであり、前記第２金属あるいは金属合金は、ルテニウム、レニウム、あるいはコバルトのうちの１つである、請求項１に記載の方法。
【国際調査報告】
2007535171.tif 000021
2007535171.tif 000022
2007535171.tif 000023