(57)【要約】  電子回路が提供され、電子回路は、第１及び第２の組み合わせ論理ブロック；及び前記論理ブロックの間に位置するラッチを有し；前記電子回路は、前記ラッチがイネーブル信号に応じて開閉される通常モード、及び前記ラッチが開に保持される試験モードで動作する。
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【特許請求の範囲】
【請求項１】
電子回路であって：
第１及び第２の組み合わせ論理ブロック；及び
前記論理ブロックの間に位置するラッチを有し；
前記電子回路は、前記ラッチがイネーブル信号に応じて開閉される通常モード、及び前記ラッチが開に保持される試験モードで動作する、電子回路。
【請求項２】
ラッチと接続されたラッチ制御回路を更に有し、前記ラッチ制御回路は、前記電子回路が通常モードの場合、前記イネーブル信号で前記ラッチを制御し、及び前記電子回路が試験モードの場合、前記ラッチを開に保持する、請求項１記載の電子回路。
【請求項３】
前記ラッチ制御回路は、前記電子回路の動作モードを示す信号を受信する、請求項２記載の電子回路。
【請求項４】
前記電子回路が試験モードである場合、前記第１の組み合わせ論理ブロックに試験データを入力する手段を更に有し；前記試験データは、前記第１及び第２の組み合わせ論理ブロックが単一の組み合わせ論理ブロックであるかのように、前記第１及び第２の組み合わせ論理ブロックにより処理される、請求項１乃至３の１項記載の電子回路。
【請求項５】
前記電子回路が試験モードである場合、処理された試験データを前記第２の組み合わせ論理ブロックから読み出す手段を更に有する、請求項４記載の電子回路。
【請求項６】
電子回路を動作する方法であって、前記電子回路は、第１及び第２の組み合わせ論理ブロック、及び前記ブロックの間に位置するラッチを有し、前記方法は：
前記電子回路を、前記ラッチがイネーブル信号に応じて開閉される通常モード、及び前記ラッチが開に保持される試験モードで動作する段階を有する、方法。
【請求項７】
前記電子回路が試験モードである場合、前記第１の組み合わせ論理ブロックに試験データを入力する段階；及び
前記第２の組み合わせ論理ブロックから処理された試験データを読み出す段階を更に有し；
前記試験データは、前記第１及び第２の組み合わせ論理ブロックが単一の組み合わせ論理ブロックであるかのように、前記第１及び第２の組み合わせ論理ブロックにより処理される、請求項６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路の分野に関連し、より詳細には、ラッチに基づくパイプラインを有する電子回路の試験に関連する。
【背景技術】
【０００２】
従来のマイクロプロセッサーの多くは、「パイプライン」を用い並列処理及び性能を向上している。つまり、マイクロプロセッサー内の命令の実行が複数の独立した段階を有する場合、マイクロプロセッサー内に各段階を実行する別個のユニットが作成され得る。ユニットが命令を実行し終わると、命令は「パイプライン」内の次のユニットに渡され、そして次の命令を開始する。従って、１つの命令の実行に必要な時間長は、依然として非パイプラインシステムと同一である。しかしながら、次の命令は１ユニット分遅れるだけなので、全体としてプロセッサーの性能は向上する。
非同期プロセッサーでは、パイプラインステージは、一般にラッチを用いて実施される。非同期プロセッサーの試験を目的とし、ラッチの第２の層がしばしば各パイプラインステージに追加される。これらラッチは元のラッチと組み合わさり、マスター・スレーブの対を形成する。マスター・スレーブの対は、交互にクロックを供給され、マイクロプロセッサーの回路を試験する。しかしながら、マスター・スレーブの対を形成する必要がある追加のラッチ層は、マイクロプロセッサー設計を実施するために必要なシリコン領域を増大する。更に、追加されたラッチは、しばしば読み取り可能なラッチであり、試験を目的とし値を読み取ることができる。これら読み取り可能なラッチは、通常のラッチより多くのシリコン領域を必要とする。
【０００３】
特別なラッチ層を追加する別の不利点は、マイクロプロセッサーが試験モードで動作しない場合、データは依然として各ステージで両方のラッチを通過しなければならず、従ってデータ経路の待ち時間及びプロセッサーの電力消費を増大してしまうことである。
【０００４】
追加のラッチ層を回避するある方法は、あるパイプラインステージのラッチを次のパイプラインステージのラッチと組み合わせて利用し、必要なマスター・スレーブの対を生成することである。しかしながら、本発明を行った時点では、これを達成する自動化された方法はなく、設計者らは設計を手動で検証しどのラッチを組み合わせるべきかを決定する必要があった。更に、多くの場合、この方法は利用することができず、設計者は依然としてラッチ層を追加しプロセッサーを試験しなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
これら不利点を克服する、試験可能なラッチに基づくマイクロプロセッサーが必要である。
【課題を解決するための手段】
【０００６】
本発明の第１の態様によると、電子回路が提供され、前記電子回路は、第１及び第２の組み合わせ論理ブロック；及び前記論理ブロックの間に位置するラッチを有し；前記電子回路は、前記ラッチがイネーブル信号に応じて開閉される通常モード、及びラッチが開に保持される試験モードで動作する。
【０００７】
本発明の別の態様によると、電子回路を動作する方法が提供され、前記電子回路は、第１及び第２の組み合わせ論理ブロック、及び前記論理ブロックの間に位置するラッチを有し、前記方法は、前記電子回路を、前記ラッチがイネーブル信号に応じて開閉される通常モード、及びラッチが開に保持される試験モードで動作する段階を有する。
【発明を実施するための最良の形態】
【０００８】
本発明の更なる理解のため、及び効果を明らかにするため、例として添付の図を参照する。
【０００９】
本発明は、非同期マイクロプロセッサーのパイプラインを参照して以下に説明されるが、本発明は、パイプラインを有する如何なる種類の電子回路にも適用可能であることが理解されるだろう。
【００１０】
図１は、本発明によるマイクロプロセッサーパイプラインを示す。この図示された実施例では、マイクロプロセッサーパイプライン２は、３個のラッチ又は抵抗４、６及び８と共に、第１のラッチ４及び第２のラッチ６の間に位置する第１の組み合わせ論理パイプラインステージＣＬ１、並びに第２のラッチ６及び第３のラッチ８の間に位置する第２の組み合わせ論理パイプラインステージＣＬ２を有する。
【００１１】
従来のように、各ラッチ４、６及び８は、ラッチの動作モードを決定する対応するイネーブル信号Ｅｎ１、Ｅｎ２又はＥｎ３を有する。ラッチがイネーブルされると（例えば、イネーブル信号がＨｉｇｈである）、ラッチの出力はラッチの入力と同一であり、ラッチは透過又は開であると称される。ラッチがディスエーブルされると又は閉である場合（例えば、イネーブル信号がＬｏｗである）、ラッチは最後の値を入力において保持する。
【００１２】
通常モード動作では、第１のラッチ４は、その入力で受信したデータＤｉｎを格納し、そしてデータを第１の組み合わせ論理パイプラインステージＣＬ１へ渡す。第１の組み合わせ論理パイプラインステージの出力は、第２のラッチ６の入力を供給する。第２のラッチ６はこの出力を格納し、それを第２の組み合わせ論理パイプラインステージＣＬ２へ渡す。第２の組み合わせ論理パイプラインステージの出力は、第３のラッチ８を介し、パイプライン２の出力Ｄｏｕｔを供給する。
【００１３】
従来、このパイプラインを試験するため、第１及び第２のラッチの値をスキャンし、第１及び第２の組み合わせ論理ブロックＣＬ１及びＣＬ２を個別に試験する必要があった。
【００１４】
しかしながら、本発明によると、マイクロプロセッサーパイプラインは、パイプラインの組み合わせ論理ステージが単一の組み合わせ論理ブロックとして試験され得る試験モードを設けられる。試験モードで動作する場合、中間パイプラインラッチは、透過又は開に保持される。結果として、第１のステージのラッチは、クロックを供給され、新しい命令をマイクロプロセッサーへ入れ、そしてこの命令は他のパイプラインステージを伝達する。従って、パイプラインは単一の組み合わせ論理ブロックであるかのように試験され得るので、中間ラッチの値をスキャンし組み合わせ論理ブロックを個別に試験する必要がない。
【００１５】
本発明によりパイプラインを試験するため、ラッチ制御回路は、中間ラッチの動作を制御する。中間ラッチは、２つの組み合わせ論理ステージの間に置かれたラッチである。
【００１６】
従って、図１に示されるパイプラインでは、第２のラッチ６は第１及び第２の組み合わせ論理ブロックステージＣＬ１及びＣＬ２の間にあるので、中間ラッチである。ラッチ制御回路１０が設けられ、第２のラッチ６の動作を制御する。ラッチ制御回路１０は、Ｔｅｓｔ＿ｍｏｄｅ信号及び対応するイネーブル信号Ｅｎ２を受信する。
【００１７】
パイプライン２が通常モードで動作している場合、ラッチ６の動作モードは（つまり透過又は最後の値を保持している）、イネーブル信号Ｅｎ２により制御される。しかしながら、パイプライン２が試験モードで動作している場合、図２に示されるように、ラッチ制御回路１０はイネーブル信号Ｅｎ２を無効にし、ラッチ６を透過であるよう制御する。第２のラッチ６が透過であることは、第１及び第２の組み合わせ論理パイプラインステージＣＬ１及びＣＬ２が単一の組み合わせ論理ブロック（ＲｅｓｕｌｔｉｎｇＣＬ）であるかのように、第１のラッチ４においてパイプライン２に入れられたデータがパイプライン２を通過することを意味する。単一の組み合わせ論理ブロックの出力は、第３のラッチ８でラッチされ観測される。
【００１８】
実際のマイクロプロセッサーパイプラインは、２つより多くの組み合わせ論理パイプラインステージを有して良いことが理解されるだろう。この場合、１つより多くの中間ラッチが存在し、これら中間ラッチのそれぞれは、本発明によるラッチ制御部を有して良い。試験モードでは、各中間ラッチは制御され、組み合わせ論理パイプラインステージが単一のブロックを形成するかのように、データは組み合わせ論理パイプラインステージを伝達する。
【００１９】
１つ以上の中間ラッチが開、又は透過に保持されるパイプライン２は、圧縮されたパイプラインとして知られる。
【００２０】
図３は、パイプラインラッチ制御回路の実施例を示す。ラッチ制御回路１０は、ラッチ６の動作モードを決定する。特に、ラッチ制御回路１０は、第２のラッチ６を通常ラッチモード（ラッチ６はイネーブル信号Ｅｎ２により制御される）と第２のラッチ６が透過に保持される圧縮モードとの間で切り替える。
【００２１】
この図では、イネーブル信号がＨｉｇｈの時、ラッチ６が透過になる。しかしながら、この制御回路を逆の状況で、つまりイネーブル信号がＬｏｗの時、ラッチ６が透過になるよう適用することも当業者には直ちに明らかであろう。
【００２２】
ラッチ制御回路１０では、試験（圧縮）モード及び通常モードの間の切り替えは、Ｔｅｓｔ＿ｍｏｄｅ信号により決定される。このＴｅｓｔ＿ｍｏｄｅ信号は、イネーブル信号Ｅｎ２及び電源電圧信号ＶＤＤを入力として有するマルチプレクサ１２の動作を制御する。
【００２３】
マイクロプロセッサー２が試験モードになる場合、マルチプレクサ１２はＴｅｓｔ＿ｍｏｄｅ信号により制御され、そしてＶＤＤ信号はラッチ６の動作を制御する。従って、イネーブル信号Ｅｎ２の値に関わらず、ラッチ６は透過状態になる。試験モードが要求されない場合、Ｔｅｓｔ＿ｍｏｄｅ信号はマルチプレクサ１２を制御し、イネーブル信号がラッチ６に渡されるようにする。
【００２４】
以上に説明された図３に示されたラッチ制御回路は例であり、本発明を実施するために利用され得る多くの可能なラッチ制御回路の単なる１つの例であることが明らかであろう。多くの他の種類のラッチ制御回路が当業者には直ちに明らかであろう。
【００２５】
従って、このような制御部を有するラッチは、透過モードに切り替えられると同時に、システム内の他のラッチは、イネーブル信号に応じて通常のラッチ動作を続け得る。
【００２６】
中間ラッチ自体を試験するため（組み合わせ論理ステージと反する）、直接的な機能試験が利用され得る。
【００２７】
パイプラインを以上に説明されたように利用することにより、パイプラインを試験するためにマスター・スレーブのラッチ対を形成するラッチの第２の層を利用する必要がない。従ってマイクロプロセッサーにより必要とされるシリコン領域は減少する。更に、プロセッサーが通常モードで動作する場合、データは、２つ（つまりマスター・スレーブのラッチ対）ではなく単一のラッチを通過するだけで良い。従って、データ経路の待ち時間を低減し、同時にチップの電力消費も低減する。
【００２８】
従って、従来のマイクロプロセッサーに関連する不利点を克服する、試験可能なラッチに基づくマイクロプロセッサーが提供される。
【００２９】
留意すべき点は、以上に説明された実施例は、本発明を制限するものではないことである。当業者は、請求の範囲から逸脱することなく、多くの代替の実施例を考案できるだろう。「有する」の表現は、請求項に記載された以外の構成要素又は段階の存在を排除するものではない。
【図面の簡単な説明】
【００３０】
【図１】本発明による、通常モードのマイクロプロセッサーパイプラインを示す。
【図２】本発明による、試験モードのマイクロプロセッサーパイプラインを示す。
【図３】本発明による、パイプラインラッチ制御部の実施例を示す。
【図１】
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【図２】
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【図３】
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