【事件の表示】
　特願２０１２−　９７０２１「高い強度をもつパワーＩＧＢＴ」拒絶査定不服審判事件〔平成２４年　９月２０日出願公開、特開２０１２−１８２４７０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００６年１１月８日（パリ条約による優先権主張２００５年１１月９日、ドイツ連邦共和国）を出願日とする出願である特願２００６−３０２６５３号（以下、「原出願」という。）の一部を平成２４年４月２０日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。
　平成２４年　４月２０日　審査請求・上申書
　平成２５年１０月　９日　拒絶理由通知
　平成２６年　４月１４日　意見書・手続補正書
　平成２６年１１月２７日　拒絶査定
　平成２７年　４月　１日　審判請求・手続補正書
第２　補正却下の決定
［補正却下の結論］
　平成２７年４月１日付けの手続補正（以下「本件補正」という。）を却下する。
［理由］
１　補正の内容
　本件補正は、特許請求の範囲を補正するものであって、本件補正前の特許請求の範囲の請求項１については、本件補正の前後で以下のとおりである。（当審注．下線は補正箇所を示し、当審で付加したもの。）  
・補正前
「【請求項１】
　半導体基板（１００）と、セルアレイとを備えるパワーＩＧＢＴであって、
　上記半導体基板（１００）は、第１の伝導型のエミッタ区域（１１）と、該エミッタ区域（１１）に隣接する第２の伝導型のドリフト区域（１２）と、を有し、
　上記セルアレイは、多数のトランジスタセル（１３）を備え、
　上記多数のトランジスタセル（１３）は、それぞれ、ソース区域（１５）と、該ソース区域（１５）と上記ドリフト区域との間に配置されるボディ区域（１４）と、上記ソース区域（１５）および上記ボディ区域（１４）から絶縁されるように配置されるゲート電極（１６）と、を有し、
　上記ソース区域（１５）と上記ボディ区域（１４）とは短絡されており、
　上記セルアレイは、第１のセル密度を有する第１のセルアレイ部分（１０１）と、第２のセル密度を有する第２のセルアレイ部分（１０２）と、を有し、
　上記第２のセルアレイ部分（１０２）はゲートパッド（２４）またはゲートリード（２２）の下に配置されており、かつ、上記第２のセルアレイ部分（１０２）はトランジスタセルを含んでおらず、
　上記第２のセルアレイ部分（１０２）内において、上記ドリフト区域（１２）に対して相補的にドープされた半導体区域（１４３）が、上記ドリフト区域（１２）の上記エミッタ区域（１１）に対向する側の領域内に配置され、上記半導体区域（１４３）が上記ボディ区域（１４）に隣接しており、
　上記エミッタ区域は、上記第１のセルアレイ部分（１０１）の領域内に第１のエミッタ部分（１１１）のみを有し、かつ、上記第２のセルアレイ部分（１０２）の領域内に存在していない、パワーＩＧＢＴ。」
・補正後
「【請求項１】
　半導体基板（１００）と、セルアレイとを備えるパワーＩＧＢＴであって、
　上記半導体基板（１００）は、第１の伝導型のエミッタ区域（１１）と、該エミッタ区域（１１）に隣接する第２の伝導型のドリフト区域（１２）と、を有し、
　上記セルアレイは、多数のトランジスタセル（１３）を備え、
　上記多数のトランジスタセル（１３）は、それぞれ、ソース区域（１５）と、該ソース区域（１５）と上記ドリフト区域との間に配置されるボディ区域（１４）と、上記ソース区域（１５）および上記ボディ区域（１４）から絶縁されるように配置されるゲート電極（１６）と、を有し、
　上記ソース区域（１５）と上記ボディ区域（１４）とは短絡されており、
　上記セルアレイは、第１のセル密度を有する第１のセルアレイ部分（１０１）と、第２のセル密度を有する第２のセルアレイ部分（１０２）と、を有し、
　上記第２のセルアレイ部分（１０２）はゲートパッド（２４）またはゲートリード（２２）の
１つの
　上記第２のセルアレイ部分（１０２）内において、上記ドリフト区域（１２）に対して相補的にドープされた半導体区域（１４３）が、上記ドリフト区域（１２）の上記エミッタ区域（１１）に対向する側の領域内に配置され、上記半導体区域（１４３）が上記ボディ区域（１４）に隣接しており、
　上記エミッタ区域は、上記第１のセルアレイ部分（１０１）の領域内に第１のエミッタ部分（１１１）のみを有し、かつ、上記第２のセルアレイ部分（１０２）の領域内に存在していない、パワーＩＧＢＴ。」
２　補正事項の整理
　本件補正による、本件補正前の特許請求の範囲の請求項１についての補正を整理すると次のとおりとなる。
・補正事項１ 
 　補正前の請求項１の「上記第２のセルアレイ部分（１０２）はゲートパッド（２４）またはゲートリード（２２）の下に配置されており、かつ、上記第２のセルアレイ部分（１０２）はトランジスタセルを含んでおらず、」を、補正後の請求項１の「上記第２のセルアレイ部分（１０２）はゲートパッド（２４）またはゲートリード（２２）の
１つの
３　補正の適否について
（１）　補正事項１について
　本願の願書に最初に添付した明細書の段落【００３６】−【００３８】の記載、及び図２の記載から、補正事項１は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることは明らかであるので、補正事項１は、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）の規定に適合する。 
　そして、補正前の請求項１には、「上記第２のセルアレイ部分（１０２）はゲートパッド（２４）またはゲートリード（２２）の下に配置され」ることを、「上記第２のセルアレイ部分（１０２）はゲートパッド（２４）またはゲートリード（２２）の１つの下に配置され」ることに限定するものである。
　よって、補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
４　独立特許要件についての検討
（１）　検討の前提
　上記３で検討したとおり、本件補正における、本件補正前の請求項１についての補正事項は、特許法第１７条の２第４項第２号に掲げる、特許請求の範囲の減縮を目的とする補正を含むから、本件補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際に独立して特許を受けることができるものであるか否かについて検討する。
（２）　本件補正発明
　本件補正後の請求項１に係る発明（以下「本願補正発明」という。）は、次のとおりのものと認める。（再掲）
「【請求項１】
　半導体基板（１００）と、セルアレイとを備えるパワーＩＧＢＴであって、
　上記半導体基板（１００）は、第１の伝導型のエミッタ区域（１１）と、該エミッタ区域（１１）に隣接する第２の伝導型のドリフト区域（１２）と、を有し、
　上記セルアレイは、多数のトランジスタセル（１３）を備え、
　上記多数のトランジスタセル（１３）は、それぞれ、ソース区域（１５）と、該ソース区域（１５）と上記ドリフト区域との間に配置されるボディ区域（１４）と、上記ソース区域（１５）および上記ボディ区域（１４）から絶縁されるように配置されるゲート電極（１６）と、を有し、
　上記ソース区域（１５）と上記ボディ区域（１４）とは短絡されており、
　上記セルアレイは、第１のセル密度を有する第１のセルアレイ部分（１０１）と、第２のセル密度を有する第２のセルアレイ部分（１０２）と、を有し、
　上記第２のセルアレイ部分（１０２）はゲートパッド（２４）またはゲートリード（２２）の１つの下に配置されており、かつ、上記第２のセルアレイ部分（１０２）はトランジスタセルを含んでおらず、
　上記第２のセルアレイ部分（１０２）内において、上記ドリフト区域（１２）に対して相補的にドープされた半導体区域（１４３）が、上記ドリフト区域（１２）の上記エミッタ区域（１１）に対向する側の領域内に配置され、上記半導体区域（１４３）が上記ボディ区域（１４）に隣接しており、
　上記エミッタ区域は、上記第１のセルアレイ部分（１０１）の領域内に第１のエミッタ部分（１１１）のみを有し、かつ、上記第２のセルアレイ部分（１０２）の領域内に存在していない、パワーＩＧＢＴ。」
（３）　引用文献１の記載と引用発明１
ア　引用文献１
　原査定の拒絶理由に引用された原出願の優先日前に日本国内において頒布された刊行物である特開昭６３−１０４４８０号公報（以下「引用文献１」という。）には、図面とともに以下の記載がある。（当審注．当審で付加したもの。） 
（ア）　「２．特許請求の範囲 
　１）
一導電型のドレイン領域の裏面側に逆導電型のアノード領域が付加され、表面側に酸化膜を介したゲート電極と逆導電型基体領域が設けられており、この基体領域にチャンネルを形成する一導電型ソース領域を備えた複数個のセルとカソード電極が配列されてなる伝導度変調型ＭＯＳＦＥＴ
 　 
（イ）　「〔発明の属する技術分野〕 
　
本発明はドレイン側にソースと逆導電型の領域を付加してバイポーラ動作を利用するたて型ＭＯＳＦＥＴの構造に関する。
 　 
（ウ）　「第２図に通常の伝導度変調型のたて型ＭＯＳＦＥＴの構造と動作を説明するためにその要部断面図を示す。第２図はＮチャンネル素子の場合を示しであるが、Ｐチャンネル素子では第２図のＮ形とＰ形をすべて反転したものとなる。 
　第２図においてこの素子は正孔を注入するためのＰ＋アノード領域１，薄いＮ＋バッファ領域２，Ｎ−ドレイン領域３，低抵抗Ｐ＋領域４，Ｐ基体領域５，Ｎ＋ソース領域６，ゲート酸化膜７，ゲート電極８，カソード電極９，およびアノード電極１０から構成されるたて型ＭＯＳＦＥＴであり、通常のたて型ＭＯＳＦＥＴにＰ＋アノード領域１を付加した構造になっている。
Ｎ
＋
バッファ領域２はＯＦＦ時のパンチスルーの防止および正孔の注入量を制御するために設けられている。低抵抗Ｐ
＋
領域４はラッチアップの防止用である。Ｐ
＋
領域４とＮ
＋
ソース領域６とはカソード電極９で短絡されており、Ｐ
＋
アノード領域１，Ｎ
−
ドレイン領域３，Ｐ
＋
領域４，Ｐ基体領域５，Ｎ
＋
ソース領域６によりエミッタ短絡形サイリスタと同様の構造をもっており、このサイリスタがラッチアップすることにより最大電流が制限されるのである。
　次にこの素子の動作を説明する。順方向阻止時はＭＯＳＦＥＴが導通していないため、低抵抗Ｐ＋領域４，Ｐ基体領域５，およびＮ−ドレイン領域３のＰＮ接合が逆方向バイアスされ電流は流れない。
このときゲート電極８にしきい値以上の正電圧を印加するとＰ基体領域５の表面にＮ形反転層が形成されてＭＯＳＦＥＴが導通し、Ｎ
−
ドレイン領域３に電子が注入される。このためＮ
−
ドレイン領域３にＮ
＋
バッファ領域２を通してＰ
＋
アノード領域１から正孔が注入され、Ｎ
−
ドレイン領域３の電子および正孔密度は熱平衡状態より非常に高くなる、いわゆる伝導度変調が生じオン抵抗は非常に低い値となる。
 　 
（エ）　「
さらにこのラッチアップ現象はこのような素子において均一に発生するのではなくゲートパッド部近傍やガードリング近傍などのある特定な個所で発生しやすいという問題もある。
２０はセル部，２１はゲートパッド部であり、２３はゲートパッド部２１に隣接する周端部のセル，２２はそのほかのセルを示す。
４ａはＰ
＋
領域である
　ターンオフ時にはＰ＋領域４およびＰ領域５とＮ−領域３の接合部から主に低不純物濃度のＮ−領域３の方向に空乏層が成長し、３ａおよび３ｂの領域に存在していた正孔は空乏層の電界によってＰ＋領域４、Ｐ領域５に流入する。
このとき３ａの領域はキャリアの拡散によってキャリアの拡散長附近まで拡がっており、ゲートパッド部２１に隣接するセル２３に流入する正孔の量は、そのほかの普通のセル例えば２２に流入する正孔の量よりも多い。
このためラッチアップはゲートパッド部２１に隣接する周端部のセル２３の方が、そのほかのセルよりも発生しやすい。
（オ）　「〔発明の目的〕 
　本発明は上述の点に鑑みてなされたものであり、その目的はドレイン側にソースと逆導電型の領域を付加し、
バイポーラ動作を利用するたて型ＭＯＳＦＥＴの周端部のゲートパッドなどに隣接する特定のセルへの電流集中に対してもラッチアップを生ずることのない素子構造を提供する
 〔発明の要点〕 
　
本発明はゲートパッドなどに隣接する周端部のセルのように特定の個所に位置するセルに対してソース領域を形成することなく、このセルに注入されるキャリアの数を減らすことにより電流集中を防ぐとともにラッチアップの発生をなくしたものである。
 　
（カ）　「〔発明の実施例〕 
　以下本発明を実施例に基づき説明する。 
　第１図は本発明の素子構造について示したゲートパッド部近傍の部分断面図であり、第５図と比較されるものである。第１図の第５図と共通する部分は同一符号を用いてある。第１図が第５図と異なる点は
ゲートパッド部２１に隣接する周端部のセル２３ａにはＮ
＋
ソース領域を形成していないことである。
　
このようにＮ
＋
ソース領域が形成されていない本発明の場合は第５図と比較すればわかるように、伝導度変調を生じている領域３ｃは第５図の領域３ａより少ない。このため第１図のセル２３ａが引き抜くことのできる正孔の数は第５図の場合に比べて少なく、ここに電流集中が生じにくいのである。
　
さらにセル２３ａにはＮ
＋
ソース領域が形成されていないから、寄生サイリスタが存在せず、ラッチアップを発生することがない。したがって本発明の構成によれば電流集中による破壊とラッチアップによる破壊のいずれをも防止する作用をもっている。
（キ）　「〔発明の効果〕 
　バイポーラ作用により伝導度変調を起こさせるたて型ＭＯＳＦＥＴは、大電流をとれる反面寄生サイリスタに起因するラッチアップを発生し、素子を破壊させる危険性をもっているのに対し、本発明では実施例で述べたごとく、チャンネル部を形成している多くのセルのうち、例えば
ゲートパッド部などの近傍に位置する周端部のセルはターンオフ時には伝導度変調領域から流入するキャリアの量がそのほかのセルよりも多いために、ラッチアップを生ずる可能性が大きいことから、とくに周端部に位置するセルにはソース領域を形成してないものを配置することにより、過剰キャリアの注入量が少なく、ここに電流集中が生じにくく、またラッチアップを発生することもない。
（ク）　上記（ア）、（ウ）及び第１図を参照すると、引用文献１には、「Ｎ−ドレイン領域３の裏面側にＮ＋バッファ領域２を通してＰ＋アノード領域１が付加され、表面側にゲート酸化膜７を介したゲート電極８とＰ＋領域４及びＰ基体領域５が設けられており、このＰ基体領域５にチャンネルを形成するＮ＋ソース領域６を備えた上記複数個のセル２２とカソード電極９が配列されている」ことが記載されていると認められる。 
（ケ）　第１図を参照すると、引用文献１には、Ｎ＋ソース領域６がＰ基体領域５及びＰ＋領域４と短絡され、Ｎ＋ソース領域６とＰ＋領域４がカソード電極９に接続されていることが記載されていると認められる。
（コ）　上記（エ）及び第１図を参照すると、引用文献１には、ゲートパット部２及び周端部のセル２３ａにおいて、Ｎ−ドレイン領域３の表面側に、Ｎ−ドレイン領域３に隣接してＰ＋領域４ａが形成されていること、及び、上記Ｐ＋領域４ａには、ソース領域が形成されていないことが記載されていると認められる。
イ　引用発明１
　以上より、引用文献１には次の発明（以下、「引用発明１」という。）が記載されていると認められる。 
 「ゲートパッド部２１と、複数個のセル２３ａ、２２を備えるセル部２０とを備える伝導度変調型たて型ＭＯＳＦＥＴであって、 
　Ｎ−ドレイン領域３の裏面側にＮ＋バッファ領域２を通してＰ＋アノード領域１が付加され、表面側に、ゲート酸化膜７を介したゲート電極８とＰ＋領域４及びＰ基体領域５が設けられており、このＰ基体領域５にチャンネルを形成するＮ＋ソース領域６を備えた上記複数個のセル２２とカソード電極９が配列されてなり、 
　Ｎ＋ソース領域６がＰ基体領域５及びＰ＋領域４と短絡され、Ｎ＋ソース領域６とＰ＋領域４がカソード電極９に接続されており、 
　かつ、上記セル部２０は、上記ゲートパッド部２１に隣接する周端部のセル２３ａとそのほかのセル２２とからなり、
　ゲートパット部２及び周端部のセル２３ａにおいて、Ｎ−ドレイン領域３の表面側に、Ｎ−ドレイン領域３に隣接してＰ＋領域４ａが形成され、
　上記ゲートパッド部２１及び上記周端部のセル２３ａにはソース領域が形成されておらず、ソース領域が形成されている場合より伝導度変調を生じている領域３ｃが少なくなり、電流集中による破壊とラッチアップによる破壊を防ぐ、伝導度変調型たて型ＭＯＳＦＥＴ。」 
（４）　引用文献２の記載と引用発明２
ア　引用文献２
　原査定の拒絶の理由で引用された、原出願の優先権主張の日前に日本国内において頒布された刊行物である特開２００５−１３６０９２号公報（以下「引用文献２」という。）には、図面とともに以下の記載がある。
 
（ア）　「【技術分野】 
 【０００１】 
　本発明は、半導体装置とその製造方法に関し、特に、ラッチアップ耐性を向上させた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）装置等の半導体装置とその製造方法に関するものである。」 
 　 
 （イ）　「【０００４】 
　従来のＩＧＢＴは、その特性上、ラッチアップによる破壊が問題となっている。上記のように
素子の耐圧向上のためにガードリング部を備えたＩＧＢＴにおいては、ガードリング部直下のコレクタ層より、大量の正孔が注入され、それに伴う大量の電流が最外周のセルに集中し、ラッチアップによる破壊を起こす。 
・・・・
【０００７】 
　このガードリング領域での電界値ＥＣは、コレクタ電極１１２にサージ電圧が印加された場合上昇し、衝突イオン化による電子−正孔対がガードリング領域内における最外周に位置するガードリング部の外側で大量に発生する。この時ガードリング領域での電界値ＥＣは、ガードリング部１０５の平面パターンにおいて、直線パターン部よりも、ある曲率半径で曲がっているコーナーパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のエミッタ電極１１０あるいはエミッタ電極引き回し線１１０ａに流れ出し、電子はＰ＋型半導体層基板１０１に流れ、新たな正孔が注入される。この時電流は図８中の矢印で示される流れを発生する。このうち正孔電流ａは、Ｐ型半導体層１０４に沿って引き回される細いエミッタ電極引き回し線１１０ａを介してエミッタ電極パッドまで至るため、その配線により抵抗が大きく、エミッタ電極１１０に直接流れる電流ｂに比べ量が少ない。これによりガードリング部の曲線パターン部近傍のセル領域に、より多くの電流が集中する。 
【０００８】 
　この結果、ガードリング曲線パターン部近傍のセル領域のＰ型半導体層１０３を大電流ａが流れ、電圧降下の発生によりＮ＋半導体層１０６−ｐ型半導体層１０３間のｐｎ接合が順バイアスされ、寄生トランジスタの動作を誘発し電流集中により破壊し易い。」 
 　  
（ウ）　「【発明の効果】 
【００２０】 
　第１導電型の高抵抗層とその下部に位置する第１導電型のバッファ層と、第１導電型の高抵抗層の上部に形成された第２導電型のベース層と、第２導電型のベース層の上面に形成された第１導電型のエミッタ領域と、エミッタ領域に接続されるエミッタ電極と、第２導電型のベース層のチャネル領域上にシリコン酸化膜を介して形成されたゲート電極と、セル領域周囲の拡散を深くしたガードリング部と、第１導電型のバッファ層の下面に形成され、
ガードリング部が設けられた領域の直下では、他の領域よりも不純物濃度を小さくした第２導電型のコレクタ層と、コレクタ層に接続されるコレクタ電極とを備えたため、絶縁ゲート型バイポーラトランジスタの弱点であるラッチアップ耐性がデバイス面積の拡大を行うことなく向上させることが可能となる。
 　 
（エ）　「【発明を実施するための最良の形態】 
【００２１】 
　以下、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。 
【００２２】 
　図１は、本実施形態に係るＩＧＢＴの一部の断面図である。ＩＧＢＴ１０は第１導電型の高抵抗層（Ｎ−型半導体層）１１とその下部に位置する第１導電型のバッファ層（Ｎ＋型半導体層）１２と、第１導電型の高抵抗層の上部に形成された第２導電型のベース層（Ｐ型半導体層）１３とＰ型半導体層１４と、第２導電型のベース層の上面に形成された第１導電型のエミッタ領域（Ｎ＋型半導体層）１５と、エミッタ領域１５に接続されるエミッタ電極１６と、第２導電型のベース層１３のチャネル領域１７上に絶縁して形成されたゲート電極１８と、エミッタ領域周囲の拡散を深くしたガードリング部１９と、
第１導電型のバッファ層１２の下面に形成され、ガードリング部が設けられた領域の直下では、他の領域よりも不純物濃度を小さくした第２導電型のコレクタ層（Ｐ
＋
型半導体層）２０，２１と、コレクタ層２０，２１に接続されるコレクタ電極２２とを備えた。
 　 
（オ）　「【００２５】 
　このガードリング領域での電界値ＥＣは、コレクタ電極２２にサージ電圧が印加された場合上昇し、衝突イオン化による電子−正孔対がガードリング領域内における最外周に位置するガードリング部１９の外側で大量に発生する。この時ガードリング領域での電界値ＥＣは、ガードリング部１９の平面パターンにおいて、直線パターン部よりも、ある曲率半径で曲がっているコーナーパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のエミッタ電極１６あるいはエミッタ電極引き回し線１６ａに流れ出し、電子はＰ＋型半導体層基板２１に流れ、新たな正孔が注入される。しかしながら、このとき、
ガードリング部直下のＰ型半導体層２１の不純物濃度はその他の領域２０に比べて低いので、正孔の注入が少なくなる。その結果、電流集中が緩和され、ラッチアップ破壊を防止する。
 
イ　引用発明２
　以上より、引用文献２には次の発明（以下、「引用発明２」という。）が記載されていると認められる。
　「ガードリング部が設けられた領域の直下では、ガードリング部が設けられた領域の直下以外の領域の第２導電型コレクタ層２０よりも不純物濃度を小さくした第２導電型のコレクタ層（Ｐ＋型半導体層）２１を備えることで、ガードリング直下で大量の正孔が注入されることに伴う電流集中を緩和し、ラッチアップの発生を防ぐ絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）。」
（５）　引用文献３の記載と引用発明３
ア　引用文献３
　原査定の拒絶の理由で引用された、原出願の優先権主張の日前に日本国内において頒布された刊行物である特開２００５−１４２２８８号公報（以下、「引用文献３」という。）には、図面とともに以下の記載がある。
（ア）「【技術分野】
【０００１】
　本発明は、半導体装置とその製造方法に関し、特に、
ラッチアップ耐性を向上させた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）装置
（イ）「【０００４】
　ＩＧＢＴ基板形成工程（Ｓ１０１）では、まず、比較的低抵抗のＰ＋型シリコン基板１００を準備する（図１８（ａ））。
このＰ
＋
型シリコン基板１００上に比較的低抵抗のＮ＋型半導体バッファ層１０１を５〜３０μｍ程度の厚さにエピタキシャル成長させる（図１８（ｂ））。このＮ
＋
型半導体バッファ層１０１上に比較的高抵抗のＮ
−
型半導体層１０２をエピタキシャル成長させる（図１８（ｃ））。このようにして、ＩＧＢＴ基板を得ることができる。
（ウ）「【０００８】
  従来のＩＧＢＴは、その特性上、ラッチアップによる破壊が問題となっている。上記のように
素子の耐圧向上のためにガードリング部を備えたＩＧＢＴにおいては、ガードリング部直下のコレクタ層より、大量の正孔が注入され、それに伴う大量の電流が最外周のセルに集中し、ラッチアップによる破壊を起こす。
【０００９】
　このラッチアップのメカニズムは、特許文献１によると次のようなものである。すなわち、上記構成において、ゲート電極２０８への電圧印加によるチャネルの形成にてコレクタ電極２１２とエミッタ電極２１０の間に電流路が形成される。このような通常の動作に対し、コレクタ電極２１２とエミッタ電極２１０の間に通常使用電圧以上のサージ電圧が印加されることがある。このような場合、高抵抗のｎ−型半導体層２０２に空乏層が広がる。ここでＡ領域においては隣り合うベース領域２０３およびその間に位置するＮ−型半導体層２０２に空乏層が伸び互いに重なることにより電界の緩和が達成される。そしてベース領域２０３の底部のｐｎ接合部で最大の電界値ＥＡをとる。
【００１０】
　一方、ベース領域２０３の終端部より外側には、Ｐ型半導体２０４が形成され、このＰ型半導体層２０４の終端部よりＮ−型半導体層２０２の終端部に至る領域（Ｂ領域）では上記電界緩和効果がなくなり、Ｐ型半導体層２０４の外周部ないしその近傍のＮ−半導体層２０２表面で最大電界値ＥＢをとる。ＥＢ値を減少させ、ＥＡ値に近づけＢ領域の耐圧を向上するために、繰り返し配置されたガードリング部２０５を設け、Ｂ領域の最大電界ＥＢを小さくし、素子の耐圧を向上させるようにしている。
【００１１】
　このガードリング領域での電界値ＥＣは、コレクタ電極２１２にサージ電圧が印加された場合上昇し、衝突イオン化による電子−正孔対がガードリング領域内における最外周に位置するガードリング部の外側で大量に発生する。この時ガードリング領域での電界値ＥＣは、ガードリング部２０５の平面パターンにおいて、直線パターン部よりも、ある曲率半径で曲がっているコーナーパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のエミッタ電極２１０あるいはエミッタ電極引き回し線２１０ａに流れ出し、電子はＰ＋型半導体層基板２０１に流れ、新たな正孔が注入される。この時電流は図２０中の矢印で示される流れを発生する。このうち正孔電流ａは、Ｐ型半導体層２０４に沿って引き回される細いエミッタ電極引き回し線２１０ａを介してエミッタ電極パッドまで至るため、その配線により抵抗が大きく、エミッタ電極２１０に直接流れる電流ｂに比べ量が少ない。これによりガードリング部の曲線パターン部近傍のセル領域に、より多くの電流が集中する。
【００１２】
　この結果、ガードリング曲線パターン部近傍のセル領域のＰ型半導体層２０３を大電流ａが流れ、電圧降下の発生によりＮ＋半導体層２０６−ｐ型半導体層２０３間のｐｎ接合が順バイアスされ、寄生トランジスタの動作を誘発し電流集中により破壊し易い。」
（エ）「【発明の効果】
【００２２】
　本発明によれば、第１導電型の高抵抗層とその下部に位置する第１導電型のバッファ層と、第１導電型の高抵抗層の上部に形成された第２導電型のベース層と、第２導電型のベース層の上面に形成された第１導電型のエミッタ領域と、エミッタ領域に接続されるエミッタ電極と、第２導電型のベース層のチャネル領域上にシリコン酸化膜を介して形成されたゲート電極と、セル領域周囲の拡散を深くしたガードリング部と、
ガードリング部の直下以外の第１導電型のバッファ層の下面に形成される第２導電型のコレクタ層と、コレクタ層に接続されるコレクタ電極と、ガードリング部の直下に形成された絶縁層または第１導電型のバッファ層の下面に形成される絶縁層とを備えた
（オ）　「【発明を実施するための最良の形態】
【００２５】
　以下、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
【００２６】
　
図１は、本実施形態に係るＩＧＢＴの一部の断面図である。ＩＧＢＴ１０は第１導電型の高抵抗層（Ｎ
−
型半導体層）１１とその下部に位置する第１導電型のバッファ層（Ｎ
＋
型半導体層）１２と、第１導電型の高抵抗層の上部に形成された第２導電型のベース層（Ｐ型半導体層）１３と、第２導電型のベース層の上面に形成された第１導電型のエミッタ領域（Ｎ
＋
型半導体層）１５と、エミッタ領域１５に接続されるエミッタ電極１６と、第２導電型のベース層１３のチャネル領域１７上に絶縁して形成されたゲート電極１８と、エミッタ領域周囲の拡散を深くしたガードリング部１９と、第１導電型のバッファ層１２の下面に形成される第２導電型のコレクタ層（Ｐ
＋
型半導体層）２０と、ガードリング部の直下に形成された酸化膜等の絶縁層２１と、コレクタ層２０に接続されるコレクタ電極２２とを備えた。
【００２７】
　上記構成において、ゲート電極１８への電圧印加によるチャネルの形成にてコレクタ電極２２とエミッタ電極１６の間に電流路が形成される。このような通常の動作に対し、コレクタ電極２２とエミッタ電極１６の間に通常使用電圧以上のサージ電圧が印加されると、高抵抗のＮ−型半導体層１１に空乏層が広がる。ここでＡ領域においては隣り合うベース領域１３およびその間に位置するＮ−型半導体層１１に空乏層が伸び互いに重なることにより電界の緩和が達成される。そしてベース領域１３の底部のｐｎ接合部で最大の電界値ＥＡをとる。
【００２８】
　一方、ベース領域１３の終端部より外側の領域（Ｂ領域）では上記電界緩和効果がなくなり、ベース領域１３の終端部より外側のＮ−型半導体層１１表面で最大電界値ＥＢをとる。ここで一般にＥＡ＜ＥＢとなる。ＥＢ値を減少させ、ＥＡ値に近づけＢ領域の耐圧を向上するために、繰り返し配置されたガードリング部１９を設け、Ｂ領域の最大電界ＥＢを小さくし、素子の耐圧を向上させるようにしている。
【００２９】
　このガードリング領域での電界値ＥＣは、図２０で示した従来の構造では、コレクタ電極２１２にサージ電圧が印加された場合上昇し、衝突イオン化による電子−正孔対がガードリング領域内における最外周に位置するガードリング部２０５の外側で大量に発生する。この時ガードリング領域での電界値ＥＣは、ガードリング部２０５の平面パターンにおいて、直線パターン部よりも、ある曲率半径で曲がっているコーナーパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のエミッタ電極２１０あるいはエミッタ電極引き回し線２１０ａに流れ出し、電子はＰ＋型半導体層基板２０１に流れ、新たな正孔が注入される。しかしながら、このとき、本発明の構造では
図１に示すように、ガードリング部直下には酸化膜等の絶縁層２１が設けられているため、正孔の注入がなくなる。その結果、電流集中が緩和され、ラッチアップ破壊を防止する。
【００３０】
　なお、本実施形態では、
酸化膜等の絶縁層をＮ
＋
型半導体層（バッファ層）の下に形成しているが、Ｎ
＋
型半導体層を除去して、直接Ｎ
−
型半導体層の下に酸化膜等の絶縁層を形成しても良い。
イ　引用発明３　
　以上より、引用文献３には次の発明（以下、「引用発明３」という。）が記載されていると認められる。
　「ガードリング部の直下ではコレクタ層の代わりに絶縁層２１を設けることにより、ガードリング直下で大量の正孔が注入されることに伴う電流集中の緩和とラッチアップの発生を防ぐ絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）。」
（６）周知例１及び２の記載並びに周知技術
ア　周知例１
　原出願の優先日前に日本国内において頒布された刊行物である特開２００５−１３６０９８号公報（以下「周知例１」という。）には、図面とともに以下の記載がある。
（ア）「【０００２】
　従来より、コンピュータや通信機器の主要部分には、多数のトランジスタや抵抗等を、電気回路を構成するようにむすびつけて１チップ上に集積した集積回路（ＩＣ）が多用されている。このようなＩＣの中で、電力用半導体素子を含むものは、パワーＩＣと呼ばれている。
電力用半導体素子の一つに、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）がある。
・・・・
【０００４】
　
ＩＧＢＴには、パンチスルー（以下、ＰＴとする）型、ノンパンチスルー（以下、ＮＰＴとする）型、フィールドストップ（以下、ＦＳとする）型の構造があり
【０００５】
　ＰＴ型ＩＧＢＴは、ｐ+半導体基板上にｎ+バッファ層とｎ-活性層をエピタキシャル成長させたエピタキシャルウエハを用いて形成される。そのため、たとえば耐圧６００Ｖ系の素子では、活性層の厚さは７０μｍ程度であるが、基板を含む総厚さは２００〜３００μｍ程度になる。ＰＴ型ＩＧＢＴでは、ｎ-活性層中の空乏層がｎ+バッファ層に到達する。
【０００６】
　
図１１は、低ドーズ量の浅いｐ
+
コレクタ層を有するＮＰＴ型ＩＧＢＴの１／２セル分の構成を示す断面図である。
図１１に示すように、たとえばＦＺウエハよりなるｎ
-
半導体基板を活性層１とし、その表面側に、ｐ
+
ベース領域２が選択的に形成されている。ベース領域２の表面層には、ｎ
+
エミッタ領域３が選択的に形成されている。また、基板表面上には、ゲート酸化膜４を介してゲート電極５が形成されている。
【０００７】
　
エミッタ電極６は、エミッタ領域３およびベース領域２に接触しているとともに、層間絶縁膜７によりゲート電極５から絶縁されている。基板裏面には、ｐ
+
コレクタ層８およびコレクタ電極９が形成されている。
【０００８】
　図１２は、ＦＳ型ＩＧＢＴの１／２セル分の構成を示す断面図である。ＦＳ型ＩＧＢＴの作製には、ＦＺウエハが用いられることがある。図１２に示すように、基板表面側の素子構造は、図１１に示すＮＰＴ型の素子と同じである。基板裏面側には、ｎ-活性層１とｐ+コレクタ層８との間に、ｎ+バッファ層１０が設けられている。ＦＳ型の場合、活性層１の厚さは、ＰＴ型と同じ７０μｍ程度（耐圧６００Ｖ系）であり、素子全体の厚さは１００〜２００μｍ程度である。そして、ノンパンチスルー型と同様に、ライフタイム制御が不要である。」
（イ）　図１１には、ノンパンチスルー型のＩＧＢＴにおいて、「ｐ+コレクタ層８」と「ｎ-半導体基板からなる活性層１」が隣接していることが図示されている。
　
イ　周知例２
　原出願の優先日前に日本国内において頒布された刊行物である特開２００４−３６３３２８号公報（以下「周知例２」という。）には、図面とともに以下の記載がある。
（ア）　「【０００７】
一般に、
ＩＧＢＴには、パンチスルー型（以下、ＰＴ型とする）、ノンパンチスルー型（以下、ＮＰＴ型とする）およびフィールドストップ型（以下、ＦＳ型とする）の３種類がある。
【０００８】
図３６（ａ）に示すように、ＰＴ型ＩＧＢＴでは、基板裏面のＰ型コレクタ層１は厚く、高濃度である。チップの厚さは３５０μｍ以上である。ＰＴ型ＩＧＢＴは、ボロンをドープしたＰ型のＣＺウェハー上に、リンをドープしながらＮ型バッファ層２およびＮ型ドリフト層３をそれぞれ１０μｍおよび６５μｍの厚さにエピタキシャル成長させたウェハーを用いて作製される。
【０００９】
一般に、ＣＺウェハーの比抵抗は１０ｍΩｃｍ以下である。Ｎ型バッファ層２およびＮ型ドリフト層３の比抵抗はそれぞれ０．１Ωｃｍおよび４０Ωｃｍである。ＰＴ型ＩＧＢＴでは、電流阻止状態で基板裏面の図示しないコレクタ電極に正の高電圧を印加すると、空乏層がＮ型ドリフト層３の中に広がる。そして、降伏電圧に達するときには、空乏層の伸びはＮ型バッファ層２で止まる。
【００１０】
ところで、ＰＴ型ＩＧＢＴでは、基板裏面からのホールの注入効率（以下、γＥとする）が高く、０．９９以上である。そのため、電子線照射等によるライフタイム制御をおこなって、Ｎ型ドリフト層３における輸送効率（以下、αＴとする）を下げ、それによってトータルのベース接地電流利得（以下、αＰＮＰとする）を０．３程度になるように調整している。
【００１１】
図３６（ｂ）に示すように、ＮＰＴ型ＩＧＢＴでは、Ｎ型バッファ層を設けずに、Ｎ型ドリフト層３をＰＴ型ＩＧＢＴよりも厚くすることにより、高電圧印加時にＰ型コレクタ層１に空乏層が届かないようになっている。ＮＰＴ型ＩＧＢＴは、Ｎ型ドリフト層３となるＦＺウェハーの表面に絶縁ゲート部などの表面素子構造４を形成した後、ウェハー裏面を研削して厚さを１００μｍとし、その後、ウェハー裏面からのボロンのイオン注入および活性化熱処理によりＰ型コレクタ層１を形成することにより、作製される。
【００１２】
ＦＺウェハーの比抵抗は２８Ωｃｍ程度である。ボロンのドーズ量は１０１５ｃｍ−２である。また、熱処理温度は３５０℃である。ＮＰＴ型ＩＧＢＴでは、γＥは０．３程度である。ライフタイム制御はおこなわれない。αＴは１程度である。このようにすることによって、ＰＴ型ＩＧＢＴと同じαＰＮＰでも、キャリア分布が最適化され、ＰＴ型ＩＧＢＴよりも損失特性が改善されている。
【００１３】
図３６（ｃ）に示すように、ＦＳ型ＩＧＢＴは、ＮＰＴ型ＩＧＢＴの裏面にＰＴ型ＩＧＢＴのＮ型バッファ層２と同様のＮ型フィールドストップ層（以下、ＦＳ層とする）５を形成し、Ｎ型ドリフト層３をＮＰＴ型ＩＧＢＴよりも薄くしたものである。このような構成によって、ＮＰＴ型ＩＧＢＴよりも損失特性が改善されている。
【００１４】
ＦＳ層５は、ＮＰＴ型ＩＧＢＴと同様に、ウェハー裏面の研削による薄ウェハー化の後、ウェハー裏面からリンを深めにイオン注入し、活性化熱処理をおこなうことによって形成される。リンのドーズ量は１０１４ｃｍ−２である。ＦＳ型ＩＧＢＴでは、γＥおよびαＴはＮＰＴ型ＩＧＢＴとほぼ同程度であるか、γＥがＮＰＴ型ＩＧＢＴよりも少し低い程度である。なお、６００Ｖ以外の耐圧クラス、たとえば１２００Ｖや１７００Ｖ以上の高耐圧、あるいは５００Ｖ以下の低耐圧についても同様である。」
（イ）　図３６（ｂ）には、ノンパンチスルー型のＩＧＢＴにおいて、「Ｎ型ドリフト層３」と「Ｐ型コレクタ層１」とが隣接していることが記載されている。
ウ　周知技術
　上記ア及びイより、以下の事項は、原出願の優先権主張の日前、当該技術分野では、周知技術と認める。
 
 「Ｎ型ドリフト層とＰ型コレクタ層とが隣接しているノンパンチスルー型のＩＧＢＴ。」
（７）　本願補正発明と引用発明１の対比
ア　引用発明１の「伝導度変調型たて型ＭＯＳＦＥＴ」は、下記カ（イ）の相違点を除き、本願補正発明の「パワーＩＧＢＴ」に相当する。
イ　上記（３）ア（ウ）より、引用発明１の「伝導度変調型たて型ＭＯＳＦＥＴ」は、その動作時において、「Ｐ＋領域４及びＰ基体領域５」に反転層が形成され、「Ｎ−ドレイン領域３」に「Ｐ＋アノード領域１」から正孔が注入され、「Ｎ＋ソース領域６」から電子が注入されると認められる。
　他方、本願明細書には、本願補正発明の「第２の伝導型のドリフト区域」、「第１の伝導型のエミッタ区域」、「ボディ区域」、及び「ソース区域」について、「垂直パワーＩＧＢＴは、上記エミッタ区域１１と、ソース電極とも称される端子電極１８との間に正電圧が印加された時、および
上記ボディ区域１４内に反転チャネルを形成するための適切な駆動電位が上記ゲート電極１６に印加された時に作動する。該ＩＧＢＴが作動すると、上記ドリフト区域１２は、ｐ型荷電キャリアまたはホールによって満たされる。
　そうすると、引用発明１の「Ｎ−ドレイン領域３」、「Ｐ＋アノード領域１」、「Ｐ＋領域４及びＰ基体領域５」、及び「Ｎ＋ソース領域６」は、それぞれ、本願補正発明の「第２の伝導型ドリフト区域」、「第１の伝導型のエミッタ区域」、「ボディ区域」、及び「ソース区域」と同じ機能を有すると認められるので、引用発明１の「Ｎ−ドレイン領域３」、「Ｐ＋アノード領域１」、「Ｐ＋領域４及びＰ基体領域５」、及び「Ｎ＋ソース領域６」は、それぞれ本願補正発明の「第２の伝導型ドリフト区域」、「第１の伝導型のエミッタ区域」、「ボディ区域」、及び「ソース区域」に相当するといえる。
ウ　引用発明１の「伝導度変調型たて型ＭＯＳＦＥＴ」は、「複数個のセル２３ａ、２２を備えるセル部２０」を備えることから、引用発明１は「セルアレイ」を備えるものであると認められる。 
　さらに、引用発明１は、「Ｎ−ドレイン領域３の裏面側にＰ＋アノード領域１が付加され、表面側にゲート酸化膜７を介したゲート電極８とＰ＋領域４及びＰ基体領域５が設けられており、このＰ基体領域５にチャンネルを形成するＮ＋ソース領域６を備えた上記複数個のセル２２とカソード電極９が配列されてな」るものであるから、当該「上記複数個のセル２２」それぞれが、「トランジスタセルを備え」るものであることは当業者には明らかである。 
　また、引用発明１における「Ｎ＋ソース領域６がＰ基体領域５及びＰ＋領域４と短絡され」ているとの構成は、本願補正発明の「上記ソース区域と上記ボディ区域とは短絡されており」との構成に相当するといえる。
　したがって、本願補正発明と引用発明１とは、「『セルアレイ』を備える『パワーＩＧＢＴ』」である点、「上記セルアレイは、多数のトランジスタセルを備え、上記多数のトランジスタセルは、それぞれ、ソース区域と、該ソース区域と上記ドリフト区域との間に配置されるボディ区域と、上記ソース区域および上記ボディ区域から絶縁されるように配置されるゲート電極と、を有」するものである点、及び、「上記ソース区域と上記ボディ区域とは短絡されて」いる点で一致するといえる。 
 
エ　引用発明１は、「ゲートパッド部２１と複数のセル２３ａ、２２を備えるセル部２０を備える」とともに、「上記セル部２０は、上記ゲートパッド部２に隣接する周端部のセル２３ａとそのほかのセル２２とからな」るから、引用発明１の「『そのほかのセル２２』の部分」、及び、「『ゲートパッド部２』及び『周端部のセル２３ａ』の部分」は、それぞれ本願補正発明の「第１のセル密度を有する第１のセルアレイ部分」、及び、「該第１のセル密度より低い第２のセル密度を有する第２のセルアレイ部分」に相当するといえる。そして、引用文献１の第１図を参照すると、本願補正発明と引用発明１とは、「『上記第２のセルアレイ部分はゲートパッド』の『下に配置されて』」いる点で一致するといえる。
　さらに、引用発明１では、「上記ゲートパッド部２及び上記周端部のセル２３ａにはソース領域が形成されて」ないから、本願補正発明と引用発明１とは、「かつ、上記第２のセルアレイ部分はトランジスタセルを含んで」いない点で一致するといえる。 
オ　引用発明１において、「Ｎ−ドレイン領域３の裏面側にＮ＋バッファ領域２を通してＰ＋アノード領域１が付加され」ること、及び、「ゲートパット部２及び周端部のセル２３ａにおいて、Ｎ−ドレイン領域３の表面側に、Ｎ−ドレイン領域３に隣接してＰ＋領域４ａが形成され」ていることが特定されていることから、引用発明１は、「ゲートパット部２及び周端部のセル２３ａにおいて、Ｐ＋領域４ａがＮ−ドレイン領域３のＰ＋アノード領域１と対向する側に形成され、Ｐ＋領域４ａがＮ−ドレイン領域３に隣接して」いるとの構成を備えているといえる。
　そうすると、引用発明１の上記構成は、本願補正発明の「上記第２のセルアレイ部分（１０２）内において、上記ドリフト区域（１２）に対して相補的にドープされた半導体区域（１４３）が、上記ドリフト区域（１２）の上記エミッタ区域（１１）に対向する側の領域内に配置され、上記半導体区域（１４３）が上記ボディ区域（１４）に隣接して」いることに相当するといえる。
カ　以上をまとめると、本願補正発明と引用発明１の一致点及び相違点は次のとおりである。
（ア）　一致点
「セルアレイを備えるパワーＩＧＢＴであって、 
　第１の伝導型のエミッタ区域と、第２の伝導型のドリフト区域と、を有し、 
　上記セルアレイは、多数のトランジスタセルを備え、 
　上記多数のトランジスタセルは、それぞれ、ソース区域と、該ソース区域と上記ドリフト区域との間に配置されるボディ区域と、上記ソース区域および上記ボディ区域から絶縁されるように配置されるゲート電極と、を有し、 
　上記ソース区域と上記ボディ区域とは短絡されており、 
　かつ、上記セルアレイは、第１のセル密度を有する第１のセルアレイ部分と、該第１のセル密度より低い第２のセル密度を有する第２のセルアレイ部分と、を有し、 
　上記第２のセルアレイ部分はゲートパッドの下に配置されており、かつ、上記第２のセルアレイ部分はトランジスタセルを含んでおらず、
　上記第２のセルアレイ部分（１０２）内において、上記ドリフト区域（１２）に対して相補的にドープされた半導体区域（１４３）が、上記ドリフト区域（１２）の上記エミッタ区域（１１）に対向する側の領域内に配置され、上記半導体区域（１４３）が上記ボディ区域（１４）に隣接している、パワーＩＧＢＴ。」 
（イ）　相違点
・相違点１
　本願補正発明のパワーＩＧＢＴは、「半導体基板」を備え、「上記半導体基板は、第１の伝導型のエミッタ区域と、該エミッタ区域に隣接する第２の伝導型のドリフト区域と、を有」するものであるのに対し、引用発明１の伝導度変調型たて型ＭＯＳＦＥＴは、「Ｎ−ドレイン領域３の裏面側にＮ＋バッファ領域２を通してＰ＋アノード領域１が付加され」るものの、「半導体基板」を備えるのか不明であり、且つ、「上記半導体基板は、第１の伝導型のエミッタ区域（Ｐ＋アノード領域１）と、該エミッタ区域に隣接する第２の伝導型のドリフト区域（Ｎ−ドレイン領域３）と、を有」するものであることが特定されていない点。
・相違点２
　本願補正発明は、「上記エミッタ区域は、上記第１のセルアレイ部分（１０１）の領域内に第１のエミッタ部分（１１１）のみを有し、かつ、上記第２のセルアレイ部分（１０２）の領域内に存在していない」ことを特定しているのに対し、引用発明１は、その点について特定されていない点。
（８）　相違点の検討
ア　相違点１について
　引用文献３の「このＰ＋型シリコン基板１００上に比較的低抵抗のＮ＋型半導体バッファ層１０１を５〜３０μｍ程度の厚さにエピタキシャル成長させる（図１８（ｂ））。このＮ＋型半導体バッファ層１０１上に比較的高抵抗のＮ−型半導体層１０２をエピタキシャル成長させる（図１８（ｃ））。このようにして、ＩＧＢＴ基板を得ることができる。」（【０００４】、上記（５）イ参照。）との記載にみられるように、Ｐ＋型シリコン基板１００、Ｎ＋型半導体バッファ層、Ｎ−型半導体層１０２を有するＩＧＢＴ基板を用いることは、当該技術分野では慣用手段であり、引用発明１においても、Ｐ＋アノード領域、Ｎ＋バッファ領域２、Ｎ−ドレイン領域３をＩＧＢＴ基板として形成することは当業者が普通に行い得るものである。
　そして、引用発明１において、パンチスルーの防止及び正孔注入量の制御のためのＮ＋バッファ領域２を設けるか否かは必要に応じて当業者が適宜選択しうることであり、また、上記（６）ウより「Ｎ型ドリフト層とＰ型コレクタ層とが隣接しているノンパンチスルー型のＩＧＢＴ」は、原出願の優先権主張の日前の周知技術であるから、引用発明１において、Ｎ＋バッファ領域２を設けず、Ｐ＋アノード領域及びＮ−ドレイン領域３を隣接させることは当業者が適宜成し得る程度のことである。
　そうすると、引用発明１において、「半導体基板」を備え、「半導体基板は、Ｐ＋アノード領域とＰ＋アノード領域に隣接するＮ−ドレイン領域３とを有」する構成（相違点１に係る構成）を得ることは当業者が普通に行い得るものといえる。
イ　相違点２について
　上記（４）イ及び（５）イより、引用文献２及び３には、それぞれ、「ガードリング部が設けられた領域の直下では、ガードリング部が設けられた領域の直下以外の領域の第２導電型コレクタ層２０よりも不純物濃度を小さくした第２導電型のコレクタ層（Ｐ＋型半導体層）２１を備えることで、ガードリング直下で大量の正孔が注入されることに伴う電流集中を緩和し、ラッチアップの発生を防ぐ絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）」（引用発明２）、及び、「ガードリング部の直下ではコレクタ層の代わりに絶縁層２１を備えることにより、ガードリング直下で大量の正孔が注入されることに伴う電流集中の緩和とラッチアップの発生を防ぐ絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）」（引用発明３）が記載されていると認められる。
　そして、引用発明１は、「伝導度変調型たて型ＭＯＳＦＥＴ」において、「上記ゲートパッド部２１及び上記周端部のセル２３ａにはソース領域が形成されておらず、ソース領域が形成されている場合より伝導度変調を生じている領域３ｃが少なくなり、電流集中による破壊とラッチアップによる破壊を防ぐ」ものであるところ、電流集中やラッチアップによる素子の破壊は、ゲートパッド部２１及び周端部のセル２３ａにおける、Ｎ＋バッファ領域２の下のＰ＋アノード領域１からの大量の正孔の注入により発生すると認められる。
　そうすると、引用発明１において、電流集中やラッチアップによる素子の破壊をより防止するために、ゲートパッド部２１及び周端部のセル２３ａにおいて、他の領域よりもＰ＋アノード領域１の不純物濃度を小さくする構成や、Ｐ＋アノード領域１に代えて絶縁層を設ける構成を採用して、大量の正孔が注入されないようにすることは、引用発明２及び３に基づいて当業者が容易に成し得ることである。そして、ゲートパッド部２１及び周端部のセル２３ａにおいて、Ｐ＋アノード領域１の代わりに絶縁層を設けると、アノードとして機能しなくなること、すなわち、Ｐ＋アノード領域１が存在しないものとすることになることは当然である。
　したがって、相違点２に係る構成は、引用発明１、並びに、引用発明２及び３に接した当業者が容易になし得たことである。
（９）　まとめ
　本願補正発明は、引用発明１、引用発明２及び３に基づいて当業者が容易に発明をすることができたものである。
　そして、本願補正発明の効果も、引用発明１、並びに、引用発明２及び３から当業者が容易に予測し得たものと認められる。
　したがって、本願補正後の請求項１に係る発明（本願補正発明）は、引用文献に記載の発明（引用発明１）、並びに、引用文献２及び３に記載の発明（引用発明２及び３）に基づいて、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許出願の際に独立して特許を受けることができない。
５　むすび
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３　本願発明の容易想到性について
１　本願発明について
　平成２７年４月１日に提出された手続補正書による手続補正は前記のとおり却下された。そして、平成２６年４月１４日付けの手続補正書の特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は次のとおりであると認める。
「【請求項１】
　半導体基板（１００）と、セルアレイとを備えるパワーＩＧＢＴであって、
　上記半導体基板（１００）は、第１の伝導型のエミッタ区域（１１）と、該エミッタ区域（１１）に隣接する第２の伝導型のドリフト区域（１２）と、を有し、
　上記セルアレイは、多数のトランジスタセル（１３）を備え、
　上記多数のトランジスタセル（１３）は、それぞれ、ソース区域（１５）と、該ソース区域（１５）と上記ドリフト区域との間に配置されるボディ区域（１４）と、上記ソース区域（１５）および上記ボディ区域（１４）から絶縁されるように配置されるゲート電極（１６）と、を有し、
　上記ソース区域（１５）と上記ボディ区域（１４）とは短絡されており、
　上記セルアレイは、第１のセル密度を有する第１のセルアレイ部分（１０１）と、第２のセル密度を有する第２のセルアレイ部分（１０２）と、を有し、
　上記第２のセルアレイ部分（１０２）はゲートパッド（２４）またはゲートリード（２２）の下に配置されており、かつ、上記第２のセルアレイ部分（１０２）はトランジスタセルを含んでおらず、
　上記第２のセルアレイ部分（１０２）内において、上記ドリフト区域（１２）に対して相補的にドープされた半導体区域（１４３）が、上記ドリフト区域（１２）の上記エミッタ区域（１１）に対向する側の領域内に配置され、上記半導体区域（１４３）が上記ボディ区域（１４）に隣接しており、
　上記エミッタ区域は、上記第１のセルアレイ部分（１０１）の領域内に第１のエミッタ部分（１１１）のみを有し、かつ、上記第２のセルアレイ部分（１０２）の領域内に存在していない、パワーＩＧＢＴ。」
２　引用文献１の記載と引用発明１、引用文献２及び３の記載と引用発明２及び３、並びに、周知例１及び２の記載と周知技術
　引用文献１の記載は第２の４（３）アのとおりであり、引用発明１は第２の４（３）イのとおりである。また、引用文献２及び３の記載と引用発明２及び３は、第２の４（４）及び（５）のとおりである。また、周知例１及び２の記載と周知技術は、第２の４（６）のとおりである。
３　本願発明と引用発明１の対比
　本願発明は、上記第２で検討した本願補正発明から、「第２のセルアレイ部分（１０２）」を「ゲートパッド（２４）またはゲートリード（２２）の
１つの
　そうすると、上記において検討したとおり、本願補正発明は、引用発明１、引用発明２及び３に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明１、並びに、引用発明２及び３に基づいて当業者が容易に発明をすることができたものである。
４　まとめ
　本願発明は、引用発明１、並びに、引用文献２及び３に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。 
第４　結言
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 
　よって、結論のとおり審決する。