(57)【要約】  チップのＩ／Ｏ端子群を、入力端子と出力端子と双方向端子とのうちどれかになるように構成できる。更に、このＩ／Ｏ端子群が出力端子又は双方向端子の場合、このＩ／Ｏ端子群を別々の信号源で構成できる。加えて、この端子群を、いずれの方向に動作する際も反転されるよう構成できる。この構成を要望に応じて変更する為に、例えば、パッケージの別々のピンに対応する為にパッケージ構成及び他の実装に必要なものが適切に与えられるような機構が供給される。この構成可能性によって、集積回路が組み込まれているチップとパッケージとの間の柔軟性及び独立を極めて大きくすることができる。
2007529114.tif 000002
【特許請求の範囲】
【請求項１】
集積回路であって、
入力端子と、出力端子と、双方向端子とのうちのどれであるかの入出力指定がされ得る構成可能な入出力端子を含む複数の入出力端子と、
前記構成可能な入出力端子が、入力端子と、出力端子と、双方向端子とのうちのどれであるかを指定するよう構成された入出力指定機構と、
前記構成可能な入出力端子が入力端子又は双方向端子に指定された場合に、前記構成可能な入出力端子に供給された信号が前記集積回路で受信され得るように構成された入力簡易化機構と、
前記構成可能な入出力端子が出力端子又は双方向の端子に指定された場合に、前記集積回路により前記出力簡易化機構に供給された信号が、前記構成可能な入出力端子でアサートされ得るように構成された出力簡易化機構と、
前記構成可能な入出力端子の前記入出力指定を変更する機構と、を備えた集積回路。
【請求項２】
請求項１に記載の集積回路であって、前記複数の入出力端子が、入力端子と出力端子と双方向端子とのうちのどれであるかの入出力指定され得る複数の構成可能な入出力端子を含んでおり、
前記入力簡易化機構が、入力端子又は双方向の端子に指定された前記構成可能な入出力端子がそれぞれ、前記構成可能な入出力端子で受信した信号が前記集積回路によって受信され得るように構成されており、
前記出力簡易化機構が、出力端子又は双方向端子に指定された前記構成可能な入出力端子がそれぞれ、前記集積回路により前記出力簡易化機構に供給された信号が前記構成可能な入出力端子でアサートされ得るように構成された、集積回路。
【請求項３】
前記構成可能な入出力端子がデジタル端子である請求項１に記載の集積回路。
【請求項４】
請求項１に記載の集積回路であって、
複数の信号源と、
複数の信号源のうち一つを選択するよう構成された信号源選択機構と、
前記構成可能な入出力端子が出力端子又は双方向端子に指定された場合に、前記選択された信号源から前記構成可能な入出力端子へ信号を供給するよう構成された信号源ルーティング機構と、を更に含む集積回路。
【請求項５】
前記複数の信号源がシリアルインタフェース制御装置を含む請求項４に記載の集積回路。
【請求項６】
前記複数の信号源が複数のシリアルインタフェース制御装置を含む請求項５に記載の集積回路。
【請求項７】
前記複数の信号源がクロックを含む請求項５に記載の集積回路。
【請求項８】
前記複数の信号源がレジスタを含む請求項７に記載の集積回路。
【請求項９】
前記複数の信号源がクロックを含む請求項４に記載の集積回路。
【請求項１０】
前記複数の信号源がレジスタを含む請求項９に記載の集積回路。
【請求項１１】
前記複数の信号源がレジスタを含む請求項４に記載の集積回路。
【請求項１２】
前記複数の信号源が単一のレジスタビットを含む請求項４に記載の集積回路。
【請求項１３】
請求項１に記載の集積回路であって、
入力信号群及び／又は出力信号群が反転されるべきかどうか指定されるよう構成された反転指定機構と、
前記反転指定機構の反転指定を実施するよう構成された反転実施機構と、を更に含む集積回路。
【請求項１４】
前記集積回路がレーザ送受信機で実行される請求項１に記載の集積回路。
【請求項１５】
前記レーザ送受信機が１Ｇレーザトランシーバである請求項１４に記載の集積回路請求項１４に記載の集積回路。
【請求項１６】
前記レーザ送受信機が２Ｇレーザトランシーバである請求項１４に記載の集積回路。
【請求項１７】
前記レーザ送受信機が４Ｇレーザトランシーバである請求項１４に記載の集積回路。
【請求項１８】
前記レーザ送受信機が１０Ｇレーザトランシーバである請求項１４に記載の集積回路。
【請求項１９】
前記レーザ送受信機が、１０Ｇを上回るファイバチャネル群に適したレーザトランシーバである請求項１４に記載の集積回路。
【請求項２０】
前記レーザ送受信機がＸＦＰレーザトランシーバである請求項１４に記載の集積回路。
【請求項２１】
前記レーザ送受信機がＳＦＰレーザトランシーバである請求項１４に記載の集積回路。
【請求項２２】
前記レーザ送受信機がＳＦＦレーザトランシーバである請求項１４に記載の集積回路。
【請求項２３】
入力端子と、出力端子と、双方向端子とのうちのどれであるかの入出力指定がされ得る構成可能な入出力端子を含む複数の入出力端子を備えた集積回路における、前記構成可能な入出力端子を構成する方法であって、
前記構成可能な入出力端子が、入力端子と、出力端子と、双方向端子とのうちのどれであるかを可変的に判定する工程と、
前記構成可能な入出力端子が入力端子又は双方向端子であると判定された場合、前記構成可能な入出力端子に供給された信号が前記集積回路で受信され得る工程と、
前記構成可能な入出力端子が出力端子又は双方向端子であると判定された場合、前記集積回路により供給された信号が前記構成可能な入出力端子でアサートされ得る工程と、
前記判定する工程の後で、前記構成可能な入出力端子の前記入出力指定を変更する工程と、
を含む方法。
【請求項２４】
入力端子と、出力端子と、双方向端子とのうちのどれであるかの入出力指定をそれぞれ有することのある複数の構成可能な入出力端子を含む複数の入出力端子を備えた集積回路における、前記構成可能な入出力端子を構成する方法であって、
前記構成可能な入出力端子ごとに、前記構成可能な入出力端子が、入力端子と、出力端子と、双方向端子とのうちのどれであるかを可変的に判定する工程と、前記複数の入出力端子の一つ以上が入力端子又は双方向端子であると判定され、前記複数の入出力端子の一つ以上が出力端子又は双方向端子であると判定される工程と、
前記入力端子又は前記双方向端子であると判定された一つ以上の構成可能な入出力端子について、前記構成可能な入出力端子に供給された信号が前記集積回路で受信されるのを認可する工程と、
出力端子又は双方向端子であると判定された一つ以上の構成可能な入出力端子について、前記集積回路により供給された信号が前記構成可能な入出力端子でアサートされるのを認可する工程と、
前記判定する工程の後で、前記構成可能な入出力端子群の少なくとも一つの前記入出力指定を変更する工程と、
を含む方法。
【請求項２５】
請求項２４に記載の方法であって、
出力端子又は双方向端子であると判定された一つ以上の構成可能な入出力端子について、前記構成可能な入出力端子の出力信号群のソースとなる複数の信号源のうちの一つを選択する工程と、
前記構成可能な入出力端子の場合に、前記選択された信号源から前記構成可能な入出力端子への信号群の経路を設定する工程と、を更に含む方法。
【請求項２６】
前記複数の信号源がシリアルインタフェース制御装置を含む請求項２５に記載の方法。
【請求項２７】
前記複数の信号源が複数のシリアルインタフェース制御装置を含む請求項２６に記載の方法。
【請求項２８】
前記複数の信号源がクロックを含む請求項２５に記載の方法。
【請求項２９】
前記複数の信号源がレジスタを含む請求項２５に記載の方法。
【請求項３０】
前記複数の信号源が単一のレジスタビットを含む請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に集積回路に関する。より具体的には、本発明は、構成可能な機能性を備えるよう入出力端子を操作する機構に関する。
【背景技術】
【０００２】
エレクトロニクスとコンピューティングの技術により仕事や遊びのやり方が変わった。エレクトロニクスのシステム又はコンピューティングのシステムの多くは、相互に作用する多様な構成要素によって複雑な機能を行う。代表的な構成要素にはチップとパッケージとがある。
【０００３】
このチップにはその機能を行う複雑な回路がある。このチップは一般に半導体（例えば、シリコン）又は誘電体（例えば、サファイア）で構成されて、上面にその回路が作られる。
【０００４】
このチップはパッケージによりプリント回路基板と接続し、このパッケージがチップをある程度保護する。この保護には、電磁干渉（ＥＭＩ）遮へい、温度放散構造、及び／又はチップの精密な回線構造に不注意な接触に対する物理的な障壁、等の保護がある。このパッケージには、パッケージが集積回路基板のソケットに差し込まれるよう、適切に配置された多数のピンがある。このピン群の一部又は全てがチップの適切なボンドパッドに電気的に接続され、それによってチップとプリント回路基板との間の電気的接続がこのパッケージを介して確立される。よって、このパッケージを介してチップがプリント回路基板から信号群及び電源を受信し、同時にこのパッケージを介してプリント回路基板に出力信号群が供給される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このパッケージのサイズがチップのサイズにより制限されている場合、そのパッケージは「コアに制約されている（ｃｏｒｅ‐ｂｏｕｎｄ）」と考えられる。このパッケージのサイズがパッケージのピンの数により制限されている場合、そのパッケージは「Ｉ／Ｏに制約されている（Ｉ／Ｏ  ｂｏｕｎｄ）」と考えられる。貴重なプリント回路の場所を残しておくには、チップの任意の機能性のレベルに合わせてパッケージができるだけ小型であれば有利である。よって、有利なのは、チップがＩ／Ｏに制約されている場合に、チップの特定の機能性レベルに必要なピンの数を減らせる機構である。
【０００６】
加えて、費用のかかるプリント回路基板の再設計を避けるには、改善されたチップが以前のチップと同一のパッケージ設計を用いることが多くの場合に望ましい。これにより、以前のチップのパッケージをプリント回路基板から単純に抜き、新しいチップのパッケージを同じ場所に差し込むことにより新しいチップの改善された機能性を得ることが可能になる。これは、プリント回路基板を再設計せずに改善された機能性が得られるので、重大な価値が付加されたことを示す。しかし多くの場合、改善されたチップは以前のチップよりも多くのピンを使用するので、新しいパッケージには以前のパッケージとの互換性がない。有利なのは、新しいチップが大幅に改善された機能性を備えており、この機能性が通常更に多くのピンを使用するものであっても、以前のチップと同じパッケージで新しいチップを使える機構である。
【０００７】
更に、それぞれ異なる人たちがその回路基板設計が異なっていても、チップの同じ機能性を望む場合がある。よって、１人の顧客のソケットのピンが３０本で、もう一方の顧客
のソケットのピンが４０本という場合がある。更に、両方とも同じチップを持っていることが望ましい。よって、有利なのは、パッケージのピンの数が違っても、同じ種類のチップを異なったパッケージに組み込める機構である。
【課題を解決するための手段】
【０００８】
当該技術の上述の問題は本発明の原理により克服され、本発明の原理は、パッケージ構成及び他の実装に必要なものが適切に与えられるように、集積回路の入出力（Ｉ／Ｏ）端子群をパッケージの別々のピンに対応するよう構成する機構に対するものである。この構成可能性によって、パッケージと集積回路が組み込まれているチップとの間に極めて大きい柔軟性及び独立性が与えられる。よって、異なるチップを同一のパッケージに組み込める。更に、同一のチップを異なった設置面積及びピンの総数を持つ異なるパッケージに組み込める。
【０００９】
この集積回路には、一つ以上の構成可能なＩ／Ｏ端子を含む多数の入出力（Ｉ／Ｏ）端子がある。構成可能なＩ／Ｏ端子はそれぞれ、入力端子か出力端子か双方向端子として規定される。この集積回路には、構成可能なＩ／Ｏ端子が入力端子又は双方向端子に指定された場合に、構成可能なＩ／Ｏ端子に供給された信号が集積回路で受信されるのを認可するように構成された入力簡易化機構がある。一方、構成可能なＩ／Ｏ端子が出力端子又は双方向の端子に指定された場合に、出力簡易化機構が、集積回路により供給された信号群がＩ／Ｏ端子でアサートされる。このＩ／Ｏ端子が構成可能なので、この集積回路には更に、構成可能なＩ／Ｏ端子の入出力指定を変更する機構もある。
【００１０】
この集積回路には更に複数の信号源があってもよい。出力端子又は双方向端子として構成された構成可能なＩ／Ｏ端子ごとに、信号源選択機構が信号源のうち一つを選択する。更に、出力端子又は双方向端子に指定された構成可能なＩ／Ｏ端子へ、選択された信号源から信号を信号源ルーティング機構が供給する。この信号源群には、例えば、一つ以上のシリアルインタフェース制御装置や、クロックや、レジスタに結合されたラッチアレイ又はレジスタビットに結合されたラッチや、信号を生成できるその他の機構などがある。
【００１１】
加えて、この集積回路には、入力信号群及び／又は出力信号群が反転されるべきかどうかを指定する反転指定機構もある。その場合には、反転実施機構が反転指定機構の反転指定を実施する。上記の機構の各々は、個別のユニットでもよいし、ここまでに簡潔にまとめられた２つ以上の機構の役割を果たす構成要素群を有していてもよい。
【００１２】
このように、少なくとも構成可能なように指定されたＩ／Ｏ端子群が、実装に必要なものが適切に与えられるように、入出力指定と、信号源指定と、他の構成（反転指定など）とで構成される。
【００１３】
よって、この構成可能なＩ／Ｏ端子群を、同一のチップが多種多様な異なる指向のパッケージに適合するように構成でき、それによって単一のチップ設計で多くの別々のプリント回路基板の構成を満足することができる。更に、この構成可能なＩ／Ｏ端子群を、チップが別のチップと同一のパッケージに適合するように構成でき、それによって、チップを変更する為だけにプリント回路基板の再設計をしなくて済む。
【００１４】
本発明の付加的な特質及び利点は以下の説明で述べられており、部分的にはこの説明からすぐに分かるか、本発明を実践すれば分かる。本発明の特質及び利点は、添付の請求項で特に指し示された手段及び組み合わせを用いて実現され得られる。本発明のこの特質及び他の特質は、以下の説明及び添付の請求項により更に完全に明白となるか、以下に述べられる通りに本発明を実践すれば分かる。
【発明を実施するための最良の形態】
【００１５】
本発明の以上に挙げた利点及び特質及び他の利点及び特質が得られる方法を記載する目的で簡潔に前述した本発明について、添付の図面に図示された本発明の実施形態を参照することにより更に特定して説明する。この図面は単に本発明の典型的な実施形態を描写しており、従って本発明の範囲を制限しない。本発明を、添付の図面を用いて付加的に特定して詳細に記載し説明する。
【００１６】
本発明の原理は、集積回路の入出力（Ｉ／Ｏ）端子群を、必要に応じて与えられたパッケージ構成及び他の実装に必要なものとしてパッケージ上の別々のピンに対応するよう構成する機構に関する。この構成可能性によって、パッケージとパッケージの組み込みチップとの間の柔軟性及び独立性を極めて大きくすることができる。構成可能なＩ／Ｏ端子をそれぞれ、入力端子や、出力端子や、双方向端子として規定してよい。
【００１７】
この集積回路は、構成可能なＩ／Ｏ端子が入力端子又は双方向端子に指定された場合に、構成可能なＩ／Ｏ端子に供給された信号を集積回路で受信可能にする。一方、この構成可能なＩ／Ｏ端子が出力端子又は双方向の端子に指定された場合に、この集積回路により供給された信号はＩ／Ｏ端子でアサートされ得る。このＩ／Ｏ端子が構成可能なので、集積回路には更に、構成可能なＩ／Ｏ端子入出力指定を変更する機構がある。更に、信号源を選択する機構と、入出力ビット群を反転させる機構とが設けられている。
【００１８】
図１が図示するのはチップ１００の斜視図である。このチップには、基板１０１に作られた集積回路１０２がある。この集積回路１０２には端子１０３が多数ある。具体的には、この端子群は端子１０３（１）〜１０３（３６）として図示されており、チップ１００の上面の外縁部に沿って配置された端子群である。この端子群の厳密な数と向きと位置とは本発明の原理にとっては重要でない。このチップ１００は単に例として示されている。
【００１９】
この端子群１０３には電源端子が多数ある場合があり、電源端子は、Ｉ／Ｏバッファに電力を供給するためにチップに使用される電圧をチップ１００の全体に亘って伝搬する。図１のチップの例では、端子１０３（１）、１０３（６）、１０３（１０）、１０３（１５）、１０３（１９）、１０３（２４）、１０３（２８）、１０３（３３）が、その端子を表している対応する正方形に垂直な線又は水平な線がないことで表されている電源端子である。
【００２０】
他の端子群は入出力（Ｉ／Ｏ）端子であり、入出力（Ｉ／Ｏ）端子群は集積回路１０２が受信した信号群又は集積回路１０２が提供した信号群を運ぶ。このＩ／Ｏ端子群はその対応する正方形に垂直な線があることにより識別される（端子１０３（１）〜１０３（５）、１０３（７）〜１０３（９）、１０３（１１）〜１０３（１４）、１０３（１６）〜１０３（１８）、１０３（２０）〜１０３（２３）、１０３（２５）〜１０３（２７）、１０３（２９）〜１０３（３２）、１０３（３４）〜１０３（３６）参照）。
【００２１】
このＩ／Ｏ端子群のうち幾つかは、その対応する正方形に更に水平な線がありプラス記号をなしていることで表されているように構成可能である（端子１０３（２）、１０３（４）、１０３（７）、１０３（９）、１０３（１１）、１０３（１３）、１０３（１６）、１０３（１８）、１０３（２１）、１０３（２３）、１０３（２５）、１０３（２７）、１０３（２９）、１０３（３１）、１０３（３４）１０３（３６）参照。しかし、これは単なる例である。電力端子又はＩ／Ｏ端子でありそのＩ／Ｏ端子が構成可能な精密な端子群は、本発明の原理には重要でない。
【００２２】
このチップ１００は多くの場合、多数のピン１１１を持つパッケージ１１０に組み込まれて実装されている。パッケージの精密な構造は本発明の原理には重要でない。実際のと
ころ、このＩ／Ｏ端子の構成可能性のおかげで、単一のタイプのチップを多種多様なパッケージに組み込むことも、種類の違うチップを単一のタイプのパッケージに組み込むことも可能になる。
【００２３】
図２が概略的に図示するのは、本発明の原理に従ってＩ／Ｏ端子を構成する多数のモジュールと組み合わせて構成可能なＩ／Ｏ端子である。図２に示されているこのモジュール群は単一の構成可能なＩ／Ｏ端子２００を構成するよう動作する。同様の構造を使用して、構成可能なＩ／Ｏ端子をそれぞれチップに構成できる。
【００２４】
構成可能なＩ／Ｏ端子はそれぞれ、入力端子と、出力端子と、双方向端子とのうちどれかに指定されている。よって、集積回路１０２にはＩ／Ｏ構成モジュール２０１がある。このＩ／Ｏ構成モジュール２０１には、入出力指定機構２０２と、入力簡易化機構２０３と、出力簡易化機構２０４と、Ｉ／Ｏ変更機構２０５とがある。入出力指定機構２０２は、構成可能な入出力端子２００が、入力端子と、出力端子と、双方向端子とのうちどれであるかを指定するよう構成されている。入力簡易化機構２０３は、構成可能な入出力端子２００が入力端子又は双方向端子に指定された場合、構成可能な入出力端子２００に供給された信号が集積回路１０２により受信されるのを認可するよう構成されている。出力簡易化機構２０４は、構成可能な入出力端子２００が出力端子又は双方向端子に指定された場合、集積回路１０２により供給された信号が構成可能な入出力端子２００でアサートされるのを認可するよう構成されている。入出力変更機構２０５は、構成可能な入出力端子の入出力指定を必要に応じて変更するよう構成されている。
【００２５】
この集積回路には更に、構成可能なＩ／Ｏ端子２００などの構成可能なＩ／Ｏ端子のいずれかの信号源として働く信号源２１０が多数あってよい。この信号源２１０は、垂直に並んだ円２１４により表されている潜在的な信号源の中でも、３つの信号源２１１、２１２、２１３を含んでいるとして図示されている。この信号源群には、例えば、シリアルインタフェース制御装置や、クロックや、ラッチアレイに結合されたレジスタや、フリップフロップに結合されたレジスタビットなどがある。
【００２６】
構成可能なＩ／Ｏ端子２００が出力端子又は双方向端子として構成された場合、信号源２１０の適切な一つを端子２００の信号源として働かせるのをソース構成モジュール２２０が手伝う。このソース構成モジュール２２０には、信号源のうち一つを選択するよう構成された信号源選択機構２２１と、選択された信号源から信号を構成可能なＩ／Ｏ端子２００に供給するよう構成された信号源ルーティング機構２２２とがある。
【００２７】
この構成可能なＩ／Ｏ端子２００には更に、構成可能なＩ／Ｏ端子２００の反転特性を設定する反転構成モジュール２３０があってもよい。反転特性には、例えば、入力信号及び／又は出力信号を反転すべきかどうかということがある。この反転構成モジュール２３０には、入力信号及び／又は出力信号が反転されるべきかどうか指定されるよう構成された反転指定機構２３１と、反転指定機構の反転指定を実施するよう構成された反転実施機構２３２とがある。構成可能なＩ／Ｏ端子２００の他の態様を構成する為に他の構成モジュール２４０が設けられてもよい。
【００２８】
例えば、Ｉ／Ｏ端子２００をプルアップ特性用に構成してもよいしプルダウン特性用に構成してもよい。例として、Ｉ／Ｏ端子は、ハイインピーダンス端子でも、弱プルアップ端子でも、強プルアップ端子でも、弱プルダウン端子でも、強プルダウン端子でもよい。これは、他の構成モジュール２４０に支持される他の構成の選択肢の例である。この場合は、マルチプレクサへの構成入力に応えて、マルチプレクサが適切なプルアップ抵抗又はプルダウン抵抗（又はハイインピーダンス接続）をＩ／Ｏ端子２００に多重化する。
【００２９】
図２は、例としての構成の機構の高いレベルの機能性を図式化した概要を提供する。この機能性のどの回線の実装でも、種々の回線構成要素が前述の一つ以上の機構を果たす。よって、種々の機構を個別にする必要はない。加えて、この機構のうち幾つかが、この構成可能なＩ／Ｏ端子だけでなく、多数の構成可能なＩ／Ｏ端子に構成の有用性をもたらす構成要素群を有してもよい。それはそれとして、図２で図示されている種々の機構を組み込んだ特殊な回線の例をここで記載する。しかし、本発明の原理はどの特殊な回線にも限定されていない。
【００３０】
図３Ａは、構成可能なＩ／Ｏ端子３００の、入出力の性質と、反転の性質と、潜在的には通過する性質とを設定する構成回路の回路図である。
この構成Ｉ／Ｏ端子３００はＩ／Ｏバッファ３１０に接続されている。この構成可能な出力端子３００は弱プルアップ素子３１１が導通されると高電圧源に結合される。この端子３００は強プルアップ素子３１１’が導通されると高電圧源に結合される。この３００をプルダウン素子３１２が導通されると低電圧源に結合される。この構成可能なＩ／Ｏ端子３００が高インピーダンス端子として構成される場合、構成入力３５１と３５２とが００と指定され、それによって、プルアップ素子３１１とプルダウン素子３１２とが端子３００から切り離される。この端子３００が構成入力０１により弱プルアップとして構成された場合、端子３００に弱プルアップ素子３１１が結合される。構成入力１０により弱プルダウンに指定された場合、端子３００に弱プルダウン素子３１２が結合される。端子３００が構成入力１１により強プルアップとして構成された場合、端子３００に強プルアップ素子３１１’が結合される。弱プルアップ抵抗３１１及び弱プルダウン抵抗３１２の適用可能な抵抗値は３０ｋΩである。強プルアップ抵抗３１１’の適用可能な抵抗値は４．７ｋΩである。
【００３１】
Ｉ／Ｏバッファ３１０には更に受信ＡＮＤゲート３１３があり、受信ＡＮＤゲート３１３は「入力可能（Ｉｎｐｕｔ  Ｅｎｂｌ）」信号と端子３００の信号とを受信する。よって、この「入力可能」信号がＨＩＧＨのとき、端子３００の信号が受信論理及びエッジ検出モジュール３２０に供給される。この記述を読み図３Ａから判断すれば当業者には分かるように、この受信論理及びエッジ検出モジュール３２０が４つの信号「入力段［０：３］」を生成し、信号群「入力段［０：３］」は信号「クロック」の最新の４クロックサイクルの間に受信した４つの信号を表し、この場合には、リセット信号「非同期リセットｎ」信号が最近印加されたと仮定され、この最新の４つのクロック信号の間に「入力可能」信号がＨＩＧＨであると仮定されている。この信号群「入力段［０：３］」を集積回路１０２の残りの部分に供給してもよい。やはり分かるように、この受信論理及びエッジ検出モジュール３２０が、立ち上がりエッジが検出された場合に「立ち上がりエッジ」パルスを生成し、立ち下がりエッジが検出された場合に「立ち下がりエッジ」パルスを生成する。この受信論理及びエッジ検出モジュール３２０は図２の入力簡易化機構２０３の一つの例を表している。
【００３２】
Ｉ／Ｏバッファ３１０には更にドライバ３１４があり、ドライバ３１４がＨＩＧＨの「出力可能（Ｏｕｔｐｕｔ  Ｅｎｂｌ）」信号で導通されたときに、構成可能なＩ／Ｏ端子３００に「出力データ」信号が供給される。構成回路３３０には、Ｉ／Ｏ構成コードの２ビットに基づく「出力可能」信号を供給するマルチプレクサ３３１がある。
【００３３】
この構成回路３３０には更に、２ビットのＩ／Ｏ構成コードが供給される。この２ビットのＩ／Ｏ構成コードを、例えば、各１ビットである２つのメモリ位置３５３及び３５４から供給する。Ｉ／Ｏ構成コード「００」は、端子３００が入力端子としてのみ動作することを示す。よって、Ｉ／Ｏ構成コード「００」は、マルチプレクサ３３１によって論理０が「出力可能」信号として適用されるようにし、それによって、端子３００から「出力データ」信号が分離される。同様に、このコードがＯＲゲート３３３に適用され、入力は
反転されており、これで「入力可能」信号はＨＩＧＨになる。よって、Ｉ／Ｏ構成コード「００」によって、端子３００は入力端子として機能する。
【００３４】
Ｉ／Ｏ構成コード「０１」は、端子３００が出力端子のみであることを示す。このコードはマルチプレクサ３３１によって論理１が「出力可能」信号として適用されるようにし、それによって、端子３００に「出力データ」信号が結合される。このコードは更にＯＲゲート３３３に適用され、論理１は論理０に反転されている。よって、「入力可能」信号はＬＯＷであり、それによって構成可能なＩ／Ｏ端子が受信論理及びエッジ検出モジュール３２０から分離される。よってＩ／Ｏ構成コード「０１」は、信号「出力データ」を端子３００に印加することにより端子３００を出力端子として機能させる。
【００３５】
Ｉ／Ｏ構成コード「１０」は構成可能なＩ／Ｏ端子３００が双方向性であることを示す。このコードはＯＲゲート３３３に適用され、「入力可能」信号をＨＩＧＨにする。よって、端子３００に供給された又は端子３００で受信した信号は、たとえその信号が集積回路１０２そのものによりアサートされていても、全てが受信論理及びエッジ検出３２０にも供給される。動作中、集積回路１０２が自己診断を行っていない限り、集積回路１０２が端子３００にデータを供給している場合には集積回路１０２は受信した信号を無視する。このコードは更にマルチプレクサ３３１に信号「ＯＥ」を「出力可能」信号として通過させる。よって、「ＯＥ」信号を生成する構成要素が、信号「出力データ」が構成可能なＩ／Ｏ端子３００に結合されるタイミングとそこから分離されるタイミングとを制御する。信号「ＯＥ」を生成する構成要素は任意の受信した信号を用いて、端子３００での入力信号と出力信号との間の衝突が回避されるよう出力信号のタイミングを調節する。例えば、典型的にシリアルインタフェース制御装置には双方向データラインの為にそういった衝突回避の論理回路がある。よって、Ｉ／Ｏ構成コード「１０」は端子３００を双方向端子として動作させ、この構成要素は衝突回避の時間調整の一部を実行する為に信号「ＯＥ」を生成する。
【００３６】
残っているＩ／Ｏ構成コード「１１」は、構成可能なＩ／Ｏ端子３００をオープンドレイン双方向端子として構成する為のものである。この構成が反転とパススルーの構成コードと大きく相互関係を持つので、このＩ／Ｏ構成は反転とパススルーの構成コード群を頻繁に参照して表される。「パススルーとＯＲのｎｏｔとのＡＮＤ」構成ビットは１ビットのメモリ位置３５５から生じる。「パススルー可能」構成ビットは１ビットのメモリ位置３５６から生じる。「反転入力」ビットは１ビットのメモリ位置３５７から生じる。「反転出力」ビットは１ビットのメモリ位置３５８から生じる。
【００３７】
このオープンドレインの構成は、Ｉ２Ｃなどのインタフェースとともに用いられるか、同一の信号を駆動する多数のドライバ（できる限り多数のチップ）があるときに用いられる。このオープンドレインモードについては、出力は［０］にのみ駆動される。［１］はプルアップ抵抗により達成され、出力はハイインピーダンス状態となる。この構成機構を設けることで、このモードをＣＰＵプログラム又は他のハードウェア資源のどちらかにより使用することが簡単になる。このモードをエミュレートするには、このモードを双方向モード「１０」として構成し、出力源を「０」に設定して出力可能を「１」に駆動して出力で「０」を駆動する又は出力可能を「０」に設定して出力を「１」にすればよい。従って、この「１１」のオープンドレイン構成を実現することにより、ユーザ／ハードウェア資源が出力の構成を知らなくてもよい。
【００３８】
この端子がオープンドレイン双方向のものとして構成された場合、「入力可能」信号はＨＩＧＨであり、前と同じように、端子３００のこの信号が受信論理及びエッジ検出モジュール３２０で受信されたことを示す。更に、「パススルー可能」構成ビットがＬＯＷであり「反転出力」構成ビットもＬＯＷの場合、信号「データ」がＨＩＧＨのときは信号「
出力可能」がＬＯＷであり、信号「データ」がＬＯＷのときは信号「出力可能」がＨＩＧＨである。よって、信号「出力データ」が端子３００に結合されるのは「データ」信号がＬＯＷのときのみである。
【００３９】
このパススルーモードの目的は、データ処理装置の遅延なく又は他の続いて起こる論理がチップを通過することなくチップの高速の経路を供給することである。実際のパススルーの例は「送信不能」信号である。この信号はレーザを不能にし、特定の期間内は必ず効力を及ぼす。レーザを不能にする為の付加的な理由があるので、「送信不能」は内部の値との論理和をとられ、この組み合わせられた値がレーザドライバチップに対し駆動される。この「送信不能」信号には付加的な機能があるので、入力と同様に監視される必要がある。
【００４０】
「パススルー可能」構成ビットがＬＯＷであり「反転出力」構成ビットがＨＩＧＨの場合、信号「データ」がＨＩＧＨのときは信号「出力可能」はＨＩＧＨであり、信号「データ」がＬＯＷのときは信号「出力可能」はＬＯＷである。よって、信号「出力データ」が端子３００に結合されるのは「データ」信号がＨＩＧＨのときのみである。
【００４１】
「パススルー可能」構成ビットがＨＩＧＨであり「パススルーとＯＲのｎｏｔとのＡＮＤ」構成ビットがＬＯＷの場合、ＯＲに基づくパススルーが使用可能である。この場合は、「反転出力」構成ビットがＬＯＷの場合、そして「データ」信号及び「パススルー」信号の一方又は両方がＨＩＧＨの場合、「出力可能」信号はＬＯＷである。「データ」信号及び「パススルー」信号のどちらもＨＩＧＨでない場合、「出力可能」信号はＨＩＧＨである。一方、「反転出力」ビットがＨＩＧＨの場合、そして「データ」信号及び「パススルー」信号の一方又は両方がＨＩＧＨの場合、「出力可能」信号はＨＩＧＨである。この場合は、「データ」信号及び「パススルー」信号のどちらもＨＩＧＨでない場合、「出力可能」信号はＬＯＷである。
【００４２】
「パススルー可能」構成ビットがＨＩＧＨであり「パススルーとＯＲのｎｏｔとのＡＮＤ」構成ビットがＨＩＧＨの場合、ＡＮＤに基づくパススルーが使用可能である。この場合は、「反転出力」構成ビットがＬＯＷの場合、そして「データ」信号及び「パススルー」信号の両方がＨＩＧＨの場合、「出力可能」信号はＬＯＷである。「データ」信号及び「パススルー」信号のうちどちらもＨＩＧＨでない又は一つだけがＨＩＧＨの場合、「出力可能」信号はＨＩＧＨである。一方、「反転出力」ビットがＨＩＧＨの場合、そして「データ」信号及び「パススルー」信号の両方がＨＩＧＨの場合、「出力可能」信号はＨＩＧＨである。この場合は、「データ」信号及び「パススルー」信号のうちどちらもＨＩＧＨでない又は一つだけがＨＩＧＨの場合、「出力可能」信号はＬＯＷである。
【００４３】
この回線では、マルチプレクサ３３１と、ＯＲゲート３３３と、Ｉ／Ｏ構成コード群と、各１ビットのメモリ位置３５３及び３５４と、「ＯＥ」信号と、「ＯＥ」信号を生成したマルチプレクサ３７０の構成要素（図３Ｂについて記載）とが、図２の入出力指定機構２０２を表す。
【００４４】
ここで「出力データ」信号の生成を記載する。Ｉ／Ｏ構成コードが、端子３００がオープンドレイン双方向端子であることを示す「１１」の場合、マルチプレクサ３３２が「出力データ」信号をＬＯＷにする。よって、前述の場合には「出力可能」信号がＨＩＧＨのとき端子３００はＬＯＷに駆動される。具体的には、この端子がＬＯＷに駆動されるのは、Ｉ／Ｏ構成コードがオープンドレイン双方向である「１１」であるときの以下の状況である。
【００４５】
１）「パススルー可能」＝ＬＯＷ、「反転出力」＝ＬＯＷ、「データ」＝ＬＯＷ
２）「パススルー可能」＝ＬＯＷ、「反転出力」＝ＨＩＧＨ、「データ」＝ＨＩＧＨ
３）「パススルー可能」＝ＨＩＧＨ、「パススルーとＯＲのｎｏｔとのＡＮＤ」＝ＬＯＷ、「反転出力」＝ＬＯＷ、「データ」＝ＬＯＷ、「パススルー」＝ＬＯＷ
４）「パススルー可能」＝ＨＩＧＨ、「パススルーとＯＲのｎｏｔとのＡＮＤ」＝ＬＯＷ、「反転出力」＝ＨＩＧＨ、「データ」及び／又は「パススルー」＝ＨＩＧＨ
５）「パススルー可能」＝ＨＩＧＨ、「パススルーとＯＲのｎｏｔとのＡＮＤ」＝ＨＩＧＨ、「反転出力」＝ＬＯＷ、「データ」及び「パススルー」のうちゼロ又は一つだけ＝ＨＩＧＨ
６）「パススルー可能」＝ＨＩＧＨ、「パススルーとＯＲのｎｏｔとのＡＮＤ」＝ＨＩＧＨ、「反転出力」＝ＨＩＧＨ、「データ」＝ＨＩＧＨ、「パススルー」＝ＨＩＧＨ
一方、Ｉ／Ｏ構成コードが、入力端子のみの「００」の場合と、出力端子のみの「０１」の場合と、双方向端子のみの「１０」の場合とでは、マルチプレクサ３３２が出力データを同じように供給するが、「データ」及び「パススルー」信号と「反転出力」と、「パススルー可能」とのみに依存し、潜在的には「パススルーとＯＲのｎｏｔとのＡＮＤ」構成ビットにも依存している。しかし、注目すべきは、このモードでは「出力データ」信号が端子３００から分離されているので端子３００が入力端子として構成された場合には「出力データ」信号が何であるかは問題ではないことである。更に、同じように、このモードでは同様に「出力信号」が端子３００から分離されるので、端子３００が双方向端子として構成され信号「ＯＥ」がＬＯＷの場合には「出力データ」信号が何であるかは問題ではない。
【００４６】
具体的には、この端子３００が、入力端子のみか、出力端子のみか、双方向端子（オープンドレイン双方向のもの以外）に指定されている場合、「出力データ」信号は以下のいずれかの条件の下でＨＩＧＨである。
【００４７】
１）「パススルー可能」＝ＬＯＷ、「反転出力」＝ＬＯＷ、「データ」＝ＨＩＧＨ
２）「パススルー可能」＝ＬＯＷ、「反転出力」＝ＨＩＧＨ、「データ」＝ＬＯＷ
３）「パススルー可能」＝ＨＩＧＨ、「パススルーとＯＲのｎｏｔとのＡＮＤ」＝ＬＯＷ、「反転出力」＝ＬＯＷ、「データ」及び／又は「パススルー」＝ＨＩＧＨ
４）「パススルー可能」＝ＨＩＧＨ、「パススルーとＯＲのｎｏｔとのＡＮＤ」＝ＬＯＷ、「反転出力」＝ＨＩＧＨ、「データ」＝ＬＯＷ、「パススルー」＝ＬＯＷ
５）「パススルー可能」＝ＨＩＧＨ、「パススルーとＯＲのｎｏｔとのＡＮＤ」＝ＨＩＧＨ、「反転出力」＝ＬＯＷ、「データ」＝ＨＩＧＨ、「パススルー」＝ＨＩＧＨ
６）「パススルー可能」＝ＨＩＧＨ、「パススルーとＯＲのｎｏｔとのＡＮＤ」＝ＨＩＧＨ、「反転出力」＝ＨＩＧＨ、「データ」及び「パススルー」のうちゼロ又は一つだけ＝ＨＩＧＨ
更に、「出力データ」信号は以下のいずれかの条件の下でＬＯＷである。
【００４８】
１）「パススルー可能」＝ＬＯＷ、「反転出力」＝ＬＯＷ、「データ」＝ＬＯＷ
２）「パススルー可能」＝ＬＯＷ、「反転出力」＝ＨＩＧＨ、「データ」＝ＨＩＧＨ
３）「パススルー可能」＝ＨＩＧＨ、「パススルーとＯＲのｎｏｔとのＡＮＤ」＝ＬＯＷ、「反転出力」＝ＬＯＷ、「データ」＝ＬＯＷ、「パススルー」＝ＬＯＷ
４）「パススルー可能」＝ＨＩＧＨ、「パススルーとＯＲのｎｏｔとのＡＮＤ」＝ＬＯＷ、「反転出力」＝ＨＩＧＨ、「データ」及び／又は「パススルー」＝ＨＩＧＨ
５）「パススルー可能」＝ＨＩＧＨ、「パススルーとＯＲのｎｏｔとのＡＮＤ」＝ＨＩＧＨ、「反転出力」＝ＬＯＷ、「データ」及び「パススルー」のうちゼロ又は一つだけ＝ＨＩＧＨ
６）「パススルー可能」＝ＨＩＧＨ、「パススルーとＯＲのｎｏｔとのＡＮＤ」＝ＨＩＧＨ、「反転出力」＝ＨＩＧＨ、「データ」＝ＨＩＧＨ、「パススルー」＝ＨＩＧＨ
この回線では、図示されているように構成されたマルチプレクサ３３２が図２の出力簡
易化機構２０４を表す。各１ビットである２つのメモリ位置３５７及び３５８が図２の反転指定機構２３１を表す。図示のように構成されたＸＯＲゲート３３５が図２の反転実施機構２３２を表す。パススルー論理回路３４０が図２の他の構成機構２４０を表す。
【００４９】
図３Ｂが図示するのは、Ｉ／Ｏ端子が出力端子又は双方向の端子として構成されたときにＩ／Ｏ端子の信号源を設定する構成回路の回路図である。各１ビットである４つのメモリ位置３５９〜３６２が４ビットのソース選択コードを保存し、それによって信号源が１６まで選択される。更に多くの信号源や、更に多くのビットを用いてもよい。８つ以下の信号源や、８つ以下のビットを用いてもよい。各１ビットであるメモリ位置３５９〜３６２は図２の信号源選択機構の例を表す。
【００５０】
このソース選択コードはマルチプレクサ３８０に渡され、このマルチプレクサ３８０が、選択された適用可能なデータ信号源３８１に「データ」信号を制御させる。マルチプレクサ３８０の出力は「データ」と名付けられたが、この出力は、端子３００に出力されるべき所望の信号ならどの信号でもよく、例えばデータ信号やクロック信号や他の信号などである。この信号源がレジスタ位置であるとき、プロセッサ又は他の構成要素が、対応するレジスタ位置に書き込むことにより、「データ」信号を直接的に制御する。図示のように構成されたマルチプレクサ３８０が図２の信号源ルーティング機構の例を表す。出力データの選択と同じやり方で（そして同一の選択コードを用いて）、全ての構成可能なＩ／Ｏから入力信号群が選択され適切な宛て先への経路を設定される。
【００５１】
このソース選択コードは、適用可能な出力可能信号源群３７１に対応する適切な出力可能信号を逆多重化する為に更にマルチプレクサ３７０に渡される。信号源にそれ自身の出力可能信号を生成する能力がある場合、対応する出力可能信号を対応する信号源により供給すればよい。一方、信号源にそれ自身の出力可能信号を生成する能力がない場合、対応する出力可能信号を、信号源に適切に与えられるように、信号源と通信状態にあるプロセッサ又は他の論理回路により供給すればよい。
【００５２】
このソース選択コードは、適用可能なパススルー信号源群３７１に対応するものに対応する適切なパススルー信号を逆多重化する為に更にマルチプレクサ３９０に渡される。前と同じように、信号源にそれ自身のパススルー信号を生成する能力がある場合、対応するパススルー信号を対応する信号源により供給すればよい。一方、信号源にそれ自身のパススルー信号を生成する能力がない場合、対応する出力可能信号を、信号源に適切に与えられるように、信号源と通信状態にあるプロセッサ又は他の論理回路により供給すればよい。この実施形態では、パススルーの機能を使用できる信号源は３つのみである。この実施形態では、パススルーのソースは別の構成可能なＩ／Ｏの入力である。パススルーのソースも配線によって単一のＩ／Ｏバッファに接続されているが、パススルーの経路は合計８つある。
【００５３】
図３Ａ及び図３Ｂの特殊な回線の例に対して本発明の特質が記載されたが、本発明の広い原理はどの特殊な回線にも限定されていない。本発明の特質を実現する為に使用できる回線は無数である。
【００５４】
図４が図示するのは、本発明の原理に従ってＩ／Ｏ端子を構成する為の方法４００のフローチャートである。この方法をチップの構成可能なＩ／Ｏ端子ごとに行ってよい。加えて、構成可能なＩ／Ｏ端子の再構成が望まれる場合、この方法をそのＩ／Ｏ端子ごとに個別に繰り返してもよい。
【００５５】
この構成可能な入出力端子は、入力端子と出力端子と双方向端子とのうちどれかであると判定されるが可変である（判断ブロック４０１）。この判定は図３Ａの各１ビットの位
置３５３及び３５４に書き込むことによりなされる。この構成可能な入出力端子が入力端子又は双方向端子であると判定された場合（判断ブロック４０１の入力又は双方向）、構成可能な入出力端子に供給された信号が集積回路に受信されるのをチップが認可する（工程４０２）。構成可能な入出力端子が出力端子又は双方向端子であると判定された場合（判断ブロック４０１の出力又は双方向）、集積回路により供給された信号が構成可能な入出力端子でアサートされるのを認可する工程（工程４０３）がなされる。次に、この構成可能な入出力端子の入出力指定がいずれ変更されることが望まれている場合、矢印４０４により表されているプロセスが繰り返される。
【００５６】
加えて、構成可能な入出力端子は、出力反転される又は入力反転されるべきと判定されるが可変である（判断ブロック４１１）。この判定は図３Ａの各１ビットの位置３５７及び３５８に書き込むことによりなされる。構成可能な入出力端子が入力反転されるべきと判定された場合（判断ブロック４１１の入力）、入力信号は反転される（工程４１２）。例えば、図３Ａを参照すると、「反転入力」構成ビットがＨＩＧＨの場合、この「反転入力」構成ビットがＸＯＲゲート３２１に供給されて受信したデータを反転させ、そうでない場合には受信したデータを反転せずそのままにしておく。構成可能な入出力の信号が出力反転されるべきと判定された場合（判断ブロック４１１の出力）、出力信号は反転される（工程４１３）。
【００５７】
他の構成があるかどうかも判定される場合がある（判断ブロック４２１）。ない場合（判断ブロック４２１のＮＯ）、このプロセスは、新しい構成が望まれるときには、潜在的な繰り返し（矢印４０４参照）の代わりに終了する。他の構成がある場合（判断ブロック４２１のＹＥＳ）、この構成が使用可能となる（工程４２２）。例えば、この構成が信号源を選択することになった場合、この構成を使用可能にする工程には集積回路により供給された信号が構成可能な入出力端子でアサートされるのを認可することが含まれる。次に、この構成可能な入出力端子の入出力指定がいずれ変更されることが望まれている場合、矢印４０３により表されているプロセスが繰り返される。
【００５８】
本発明の基本的な原理が記載され、特定の例である環境がここで記載されるが、本発明は決してこの例である環境に限定されていない。
図５が図示するのは、本発明の原理を用いたレーザ送受信機５００である。このレーザ送受信機５００を少し詳しく記載するが、このレーザ送受信機５００は単に実例として記載され、本発明の範囲を限るつもりはない。本発明の原理は、１Ｇにも、２Ｇにも、４Ｇにも、１０Ｇにも、更に広い帯域幅のファイバチャネルにも適している。更に、本発明の原理は、ＸＦＰ、ＳＦＰ、ＳＦＦなどのあらゆるフォームファクタのレーザ送受信機で制限なく実現しうる。
【００５９】
このレーザ送受信機５００がファイバ５１０Ａから受信機５０１により光信号を受信する受信機５０１はこの光信号を電気信号に変換し、この電気信号を後置増幅器５０２に供給する。この後置増幅器５０２がこの信号を増幅し、その増幅された信号を、矢印５０２Ａにより表されているように、ホストに供給する。
【００６０】
このレーザ送受信機５００はファイバ５１０Ｂへの伝送の為にホストから電気信号群も受信する。具体的には、矢印５０３Ａにより表されているようにレーザドライバ５０３が電気信号を受信し、送信機５０４（即ちレーザ）を信号群で駆動し、この信号群によって送信機５０４は、ホストにより供給された電気信号の情報を表す光信号群をファイバ５１０Ｂへと放出する。
【００６１】
受信機５０１と、後置増幅器５０２と、レーザドライバ５０３と、送信機５０４の、それぞれの動きは、多数の要因の為に動的に変動することがある。例えば、温度変化、電源
変動、フィードバックの条件などが、それぞれこの構成要素の性能に影響を及ぼすことがある。このため、レーザ送受信機５００には制御チップ５０５があり、この制御チップ５０５は、温度の条件及び電圧の条件を評価し、後置増幅器５０２から情報を受信し（矢印５０５Ａにより表されているように）、レーザドライバ５０３から情報を受信し（矢印５０５Ｂにより表されているように）、これによって制御チップ５０５は、性能が動的に変動するのを打ち消せるようになり、信号の損失がいつ起きたかを検出できるようになる。
【００６２】
具体的には、この制御チップ５０５は、矢印５０５Ａと矢印５０５Ｂとで表されているように、後置増幅器５０２及び／又はレーザドライバ５０３の設定を調整することでこのような変化を打ち消すことができる。この設定の調整は、温度か電圧か他の低周波がそのように変化したことを認めたときにしかなされないので、かなり間欠的である。よって、この設定の調整は、図１、図２、図３Ａ〜図３Ｃに対して前述したタイプの保証されたヘッダ二線式インタフェースにより行えばよい。
【００６３】
制御チップ５０５は不揮発性メモリ５０６にアクセスでき、ある実施形態では、この不揮発性メモリ５０６は電気的に書き換え可能な不揮発性メモリ（ＥＥＰＲＯＭ）である。ホストから制御チップ５０５へと、シリアルクロックラインＳＣＬとシリアルデータラインＳＤＡとを用いて、データ信号及びクロック信号が供給される場合がある。更に、制御チップ５０５からホストに、シリアルデータ信号ＳＤＡを用いて、データが供給される場合があり、これにより、温度レベルや送受信機の電力レベルなどのデジタルの診断とデジタルの読み取りが可能になる。
【００６４】
この制御チップ５０５には、アナログ部５０８及びデジタル部の両方がある。共に、制御チップに論理をデジタル方式で実行させ、しかも依然としてアナログ信号を用いてレーザ送受信機５００の残りと概ねつないでいる。例えば、アナログ部５０８には、デジタル・アナログ変換器及びアナログ・デジタル変換器と、高速コンパレータ（例えば、イベントの検出用）と、電圧に基づいたリセットの発生器と、電圧調整器と、電圧基準器と、クロック発生回路と、他のアナログの構成要素などがある。
【００６５】
図６が、制御チップ５０５のデジタル部６００をもっと詳しく図示する。例として、デジタル部に用いられる種々のタイミング信号をタイマモジュール６０２が供給する。このようなタイミング信号には、例えば、プログラマブルプロセッサの時間調整がある。タイマモジュール６０２はウォッチドッグタイマとしての役割も果たす。
【００６６】
汎用プロセッサは６０３Ａと６０３Ｂとの２つがある。このプロセッサ群は特定の命令セットに従う命令群を認識し、通常の汎用の演算も行う場合があり、例えば、シフト、分岐、加算、減算、乗算、除算、ブール演算、比較演算などである。ある実施形態では、汎用プロセッサ６０３Ａ及び６０３Ｂがそれぞれ１６ビットのプロセッサであり、全く同様に組み立てられている。
【００６７】
ホストと通信するには、レーザ送受信機５００のシリアルクロックラインＳＣＬとシリアルデータラインＳＤＡとを用いてホスト通信用インタフェース６０４を使用する。後置増幅器５０２や、レーザドライバ５０３や、メモリ５０６といった、レーザ送受信機５００内部の他のモジュールなどと通信するには、外部装置用インタフェース６０５を使用する。
【００６８】
メモリ６０６はランダムアクセスメモリ（ＲＡＭ）でよい。メモリ６０６へのアクセスをメモリ制御部６０７がプロセッサ６０３Ａと６０３Ｂとの間で分配し、更にホスト通信用インタフェース６０４及び外部装置用インタフェース６０５にも分配している。ある実施形態では、ホスト通信用インタフェース６０４には、シリアルインタフェース制御装置
６０１Ａがあり、外部装置用インタフェース６０５にはシリアルインタフェース制御装置６０１Ｂがある。シリアルインタフェース制御装置６０１Ａ及び６０１Ｂの２つは、つい先ほど記載した二線式インタフェースを用いて通信する。１つのシリアルインタフェース制御装置（例えばシリアルインタフェース制御装置６０１Ｂ）が主要な構成要素であれば、他のシリアルインタフェース制御装置（例えばシリアルインタフェース制御装置６０１Ａ）は従属の構成要素である。
【００６９】
制御チップ５０５の種々の入出力ピンを入出力マルチプレクサ６０８が制御チップ５０５内部の種々の構成要素に多重化する。これにより、チップのその次の動作状況に従って、異なる構成要素がピン群を動的に割り当てることが可能になる。よって、制御チップ５０５で使用可能なピンよりも多くの入出力ノードが制御チップ５０５にあってもよく、それによって制御チップ５０５の設置面積が低減する。図３Ａ及び図３Ｂに関して前述した構造はこのような入出力マルチプレクサ６０８の一例を表している。
【００７０】
図６に関してある適用可能なＩ／Ｏ端子の構成の例をここで記載する。シリアルインタフェース制御装置６０１Ｂをマスタシリアル制御装置と仮定する。このマスタシリアル制御装置は、Ｉ２Ｃの二線式のインタフェース（２つのオープンドレイン双方向の端子のもの）と、２つのＦＳＢシリアルインタフェース（２つのＦＳＢのタイミングを１つのクロック出力と１つのデータ入力とが調節する）と、ＳＰＩの四線式のインタフェース（出力３つ、即ちクロックとチップ選択とデータの出力、入力１つ、即ちデータの入力）とを同時に駆動するよう構成可能である。このマスタシリアル制御装置は、一度に一つのインタフェースを用いて動作するが、Ｉ／Ｏは全て本来の目的に向けて構成された状態を保てる。
【００７１】
図１、図２、図３Ａ、図３Ｂ、図４に関して記載された本発明の原理を用いた図５及び図６に関する特殊な環境が記載されたが、当然のことながら、この特殊な環境は、本発明の原理を用いた無数のアーキテクチャのうちのたった一つの環境である。既に述べたように、本発明の原理は、どの特定の環境にも限定されることは意図していない。
【００７２】
本発明は、本発明の精神又は本質的な特徴から逸脱することなく他の特殊な形式でも具体化しうる。記載した実施形態は、あらゆる点で、限定的なものではなく実例として考えられるべきである。従って、本発明の範囲は、前述の説明によってではなく添付の請求項によって示される。請求項の同等物の趣旨及び範囲の範囲にあるあらゆる変更が、請求項の範囲に含まれる。
【図面の簡単な説明】
【００７３】
【図１】集積回路に多数の入出力（Ｉ／Ｏ）端子があり、そのうち少なくとも幾つかは構成可能な、集積回路／パッケージの組み合わせの斜視図。
【図２】Ｉ／Ｏ端子を構成している多数のモジュールと組み合わせて構成可能なＩ／Ｏ端子の概略図。
【図３Ａ】Ｉ／Ｏ端子の、入出力の性質と、反転の性質と、潜在的には通過する性質とを設定する構成回路の回路図。
【図３Ｂ】Ｉ／Ｏ端子が出力端子として又は双方向の端子として構成されたときにＩ／Ｏ端子の信号源を設定する構成回路の回路図。
【図４】本発明の原理に従ってＩ／Ｏ端子を構成する為の方法のフローチャート。
【図５】本発明の原理を用いた多くのシステムの一つを表すレーザ送受信機の略図。
【図６】図５に図示された制御チップのデジタル部。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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