(57)【要約】  入力基準信号Ｕｒｅｆと入力信号Ｕｐ，ｉｎとの間の位相差ΔΦを検出するための位相比較器であって、Ｋｐが前記位相比較器の位相検出器ゲインである位相比較器と、入力信号Ｕｖｃｏ，ｉｎに応じて角周波数ωｖｃｏ，ｏｕｔを有する周期的な出力信号Ｕｖｃｏ，ｏｕｔを生成するための電圧制御発振器（ＶＣＯ）であって、Ｋｖｃｏが前記電圧制御発振器の電圧制御発振器ゲインである電圧制御発振器（ＶＣＯ）と、フェーズロックドループ回路の動作中にループゲインＫ：＝Ｋｐ×Ｋｖｃｏが所定の範囲内のままとなるようにフェーズロックドループ回路の動作中に前記位相検出器ゲインＫｐを制御するようになっているコントローラと、を備えるフェーズロックドループ回路（ＰＬＬ回路）。
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【特許請求の範囲】
【請求項１】
入力基準信号Ｕｒｅｆと入力信号Ｕｐ，ｉｎとの間の位相差ΔΦを検出するための位相比較器であって、Ｋｐが前記位相比較器の位相検出器ゲインである位相比較器と、
入力信号Ｕｖｃｏ，ｉｎに応じて角周波数ωｖｃｏ，ｏｕｔを有する周期的な出力信号Ｕｖｃｏ，ｏｕｔを生成するための電圧制御発振器（ＶＣＯ）であって、Ｋｖｃｏが前記電圧制御発振器の電圧制御発振器ゲインである電圧制御発振器（ＶＣＯ）と、
フェーズロックドループ回路の動作中にループゲインＫ：＝Ｋｐ×Ｋｖｃｏが所定の範囲内のままとなるようにフェーズロックドループ回路の動作中に前記位相検出器ゲインＫｐを制御するようになっているコントローラと、
を備えることを特徴とするフェーズロックドループ回路（ＰＬＬ回路）。
【請求項２】
前記コントローラは、前記位相検出器ゲインＫｐが１／Ｋｖｃｏに比例するように前記位相検出器ゲインＫｐを制御するようになっていることを特徴とする請求項１に記載のフェーズロックドループ回路。
【請求項３】
前記コントローラは、前記位相検出器ゲインＫｐが１／Ｋｖｃｏを近似する階段関数に比例するように前記位相検出器ゲインＫｐを制御するようになっていることを特徴とする請求項１に記載のフェーズロックドループ回路。
【請求項４】
前記コントローラは、前記電圧制御発振器の前記入力信号Ｕｖｃｏ，ｉｎに応じて前記位相検出器ゲインＫｐを制御するようになっていることを特徴とする請求項１乃至３のいずれか一項に記載のフェーズロックドループ回路。
【請求項５】
前記コントローラは、所定の期間Ｔ１が経過したときにＫｐの制御を停止するようになっていることを特徴とする請求項１乃至４のいずれか一項に記載のフェーズロックドループ回路。
【請求項６】
入力基準信号Ｕｒｅｆと入力信号Ｕｐ，ｉｎとの間の位相差ΔΦを検出するための位相比較器であって、Ｋｐが前記位相比較器の位相検出器ゲインである位相比較器と、入力信号Ｕｖｃｏ，ｉｎに応じて角周波数ωｖｃｏ，ｏｕｔを有する周期的な出力信号Ｕｖｃｏ，ｏｕｔを生成するための電圧制御発振器（ＶＣＯ）であって、Ｋｖｃｏが前記電圧制御発振器の電圧制御発振器ゲインである電圧制御発振器（ＶＣＯ）とを備えるフェーズロックドループ回路（ＰＬＬ回路）を制御するための方法において、
フェーズロックドループ回路の動作中にループゲインＫ：＝Ｋｐ×Ｋｖｃｏが所定の範囲内のままとなるようにフェーズロックドループ回路の動作中に前記位相検出器ゲインＫｐを制御するステップを含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フェーズロックドループ回路に関する。
【背景技術】
【０００２】
フェーズロックドループ回路（ＰＬＬ）の目的は、出力信号を基準信号と同期させることである。
【０００３】
図１は、従来のフェーズロックドループ回路を示している。Ｕｒｅｆは基準信号を示しており、出力信号が図１にＵｏｕｔで示されている。図１のＰＬＬ回路の目的は、基準信号Ｕｒｅｆに対して定められた周波数を有する出力信号Ｕｏｕｔを供給することである。基準信号Ｕｒｅｆの周波数ｆｒｅｆと出力信号の周波数ｆｏｕｔとの間の望ましい周波数関係は、以下の通りである。
ｆｏｕｔ＝Ｎ＊ｆｒｅｆ                    （１）
【０００４】
Ｎは、出力信号Ｕｏｕｔと基準信号Ｕｒｅｆとの間の周波数関係を表す実数を示している。
【０００５】
ＰＬＬ回路は、図１に示される位相比較器１０を備えている。位相比較器は、基準信号Ｕｒｅｆと更なる入力Ｕｐ，ｉｎとを受け取る。位相比較器１０は、一つの出力Ｕｐ，ｏｕｔを更に備えている。位相比較器の出力は、入力信号ＵｒｅｆとＵｐ，ｉｎとの間の位相差ΔΦによって決まる。
Ｕｐ，ｏｕｔ＝Ｕｐ，ｏｕｔ（ΔΦ）                    （２）
【０００６】
動作点ΔΦ０における位相比較器１０の出力Ｕｐ，ｏｕｔはゼロに等しい。位相比較器１０の出力Ｕｐ，ｏｕｔと動作点ΔΦ０の近傍における位相差ΔΦとの間の関係は、以下の方程式によって近似され得る。
【数１】
2007533237.tif 000003
【０００７】
方程式３から分かるように、Ｕｐ，ｏｕｔは、ΔΦ＝ΔΦ０の場合にゼロとなる。方程式３は、位相比較器の理想的な作用を表している。位相差ΔΦがΔΦ０に達すると、位相比較器の出力がゼロに等しくなり、その結果、ＰＬＬ回路は出力信号Ｕｏｕｔの周波数の調整を停止する。二つの信号間の位相差は一定であるため、両方の信号が同じ周波数を有している場合、ΔΦ＝ΔΦ０という条件は、入力信号Ｕｐ，ｉｎと基準信号Ｕｒｅｆとが同じ周波数を有していることを意味する。位相−周波数関係は、以下の方程式によって決定される。
【数２】
2007533237.tif 000004
【０００８】
ｗｒｅｆは基準信号の角周波数であり、ｗｐ，ｉｎは位相比較器の入力信号Ｕｐ，ｉｎの角周波数である。そのため、位相比較器は積分機能を果たす。
【数３】
2007533237.tif 000005
【０００９】
Δｗは、角基準周波数ｗｒｅｆと角入力周波数ｗｐ，ｉｎとの間の差を表している。方程式３に従って、位相比較器１０の出力Ｕｐ，ｏｕｔは、位相比較器の入力部において検出される位相差ΔΦにほぼ比例する。出力信号Ｕｐ，ｏｕｔの振幅は、入力部における位相差の指標である。位相比較器の出力Ｕｐ，ｏｕｔは、図１に示されるループフィルタ２０に供給される。従来においてループフィルタ２０はローパスフィルタである。ループフィルタは、位相比較器の出力信号Ｕｐ，ｏｕｔの高周波成分を抑制する。位相比較器の出力Ｕｐ，ｏｕｔの周波数成分は、基準信号Ｕｒｅｆ又は出力信号Ｕｏｕｔの周波数と一致しない。抑制された周波数は、検出された位相差の変化の周波数である。
【００１０】
ループフィルタの出力は、電圧制御発振器ＶＣＯ（３０）に対して供給される。電圧制御発振器３０は、電圧制御発振器の入力信号Ｕｖｃｏ，ｉｎの振幅によって決まる周波数を有する周期的な出力信号Ｕｖｃｏ，ｏｕｔを生成する。
ｆｖｃｏ＝ｆｖｃｏ（Ｕｖｃｏ，ｏｕｔ）                    （６）
【００１１】
ｆｖｃｏは、電圧制御発振器の出力信号Ｕｖｃｏ，ｏｕｔの周波数である。電圧制御発振器の出力信号は、ＶＣＯの作用点Ｕｖｃｏ，ｉｎ＝０の近傍で以下の方程式に対応する。
【数４】
2007533237.tif 000006
【００１２】
ωｖｃｏは、ＶＣＯの角周波数を示している。ωｖｃｏ，０は、入力信号Ｕｖｃｏ，ｉｎがゼロのときのＶＣＯの出力信号の角周波数である。Ｋｖｃｏは、ＶＣＯのゲイン係数（利得係数）である。先の方程式は、理想的な電圧制御発振器の作用を示している。ＶＣＯの出力角周波数は、実際の電圧制御発振器の動作点Ｕｖｃｏ，ｉｎ＝０の近傍において方程式（７）にほぼ対応している。従って、ゲイン係数Ｋｖｃｏは、以下の方程式によって規定される。
【数５】
2007533237.tif 000007
【００１３】
これに対して、位相比較器のゲインＫｐは、以下によって規定される。
【数６】
2007533237.tif 000008
【００１４】
また、図１に示されるフェーズロックドループは、周波数分割器４０を備えている。電圧制御発振器ＶＣＯ（３０）の出力信号は、周波数分割器４０の入力部に供給される。周波数分割器４０は、出力信号Ｕｏｕｔの周波数を実数Ｎで割る。Ｎは、方程式（１）に示される係数である。周波数分割器の出力信号は、位相比較器に対して供給されるとともに、位相比較器の入力Ｕｐ，ｉｎに対応している。位相比較器１０への入力信号の角周波数ωｐ，ｉｎは、電圧制御発振器３０の出力信号をＮで割ったものに等しい（方程式（１０）参照）。
ωｐ，ｉｎ＝ωｖｃｏ／Ｎ                    （１０）
【００１５】
図１に示されるフェーズロックドループＰＬＬのループ作用を解析すると、以下の方程式が得られる。
【数７】
2007533237.tif 000009
【００１６】
Φｐ，ｉｎは、位相比較器の入力信号Ｕｐ，ｉｎである。ΔΦ＝Φｒｅｆ−Φｐ，ｉｎは、位相比較器の入力における位相差である。ここで、Φｒｅｆは、基準信号Ｕｒｅｆの位相である。Ｆ（ｓ）は、図１に示されるループフィルタ２０の伝達関数であり、また、ｓはｉ×ｗに等しい。ここで、ｉ２＝−１であり、ｗは角位相周波数である。入力信号の位相Φｐ，ｉｎが基準位相Φｒｅｆに近づくと、フェーズロックドループが収束する。位相比較器１０の入力における位相差ΔΦはゼロに近づく。従って、位相差は実際には経時的に変化せず、そのため、ｄΔΦ／ｄｔがゼロに等しくなる。このことは、ωｒｅｆがωｐ，ｉｎに等しいことを意味する（方程式（４）参照）。電圧制御発振器の出力周波数ωｖｃｏは、ωｒｅｆのＮ倍にほぼ等しい（方程式（１０）参照）。出力信号の周波数は、方程式（１）において示唆されるように、基準信号の周波数のＮ倍に等しい。
【００１７】
フェーズロックドループの伝達関数Ｈ（ｓ）は、以下によって与えられる。
【数８】
2007533237.tif 000010
【００１８】
フェーズロックドループの誤差関数Ｈｅ（ｓ）は、以下の方程式によって与えられる。
【数９】
2007533237.tif 000011
【００１９】
積Ｋｖｃｏ×Ｋｐは、一般にＰＬＬ回路のループゲインと称される。ＰＬＬ回路の帯域幅は、ループゲインＫ＝Ｋｐ×Ｋｖｃｏによって大きく影響される。ＰＬＬ回路の周波数帯域幅は、伝達関数Ｈ（ｓ）の特徴である。周波数帯域幅は、伝達関数Ｈ（ｓ）が送信された信号の周波数成分をほとんど抑制しない周波数範囲の幅のことである。ＰＬＬ回路の伝達関数Ｈ（ｓ）は、ループフィルタの伝達関数Ｆ（ｓ）によって決まる。ループフィルタ自体は、通常、ローパスフィルタである。その結果、ＰＬＬ回路の伝達関数は、ローパスフィルタである。帯域幅の正確な定義は、伝達関数の減衰Ｈ＝２０×ｌｏｇ（１／Ｈ（ｓ））が３デシベル以上となる伝達関数Ｈ（ｓ）の周波数範囲に対応し得る。係数Ｋｐ×Ｋｖｃｏが大きくなればなるほど、伝達関数の帯域幅も大きくなる。ＰＬＬ回路のいわゆるゼロデシベル帯域幅は、伝達関数Ｈ（ｓ）が１以上となる周波数範囲に対応している。これは、ユニティゲイン帯域幅ｆＡとも呼ばれる。
【００２０】
帯域幅ｆＡは、フェーズロックドループが入力の変化に対して素早く反応できるように、可能な限り大きくなければならないが、ノイズを抑制するためには、伝達関数のローパスフィルタ特性も望ましい。ＰＬＬ回路速度と所望のローパス周波数特性との間で適切な妥協案を選択しなければならない。従って、所要のフィルタ特性を満たすためには、係数Ｋｐ×Ｋｖｃｏを所定の範囲内に設定しなければならない。
【００２１】
いずれにしても、従来のフェーズロックドループは、かなりのノイズを呈するとともに、特に、フェーズロックドループがロック状態で動作していない場合には、入力の変化に対する反応が遅い。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明の目的は、従来の技術の前述した問題を解消するフェーズロックドループ回路（ＰＬＬ回路）を提供することである。
【課題を解決するための手段】
【００２３】
フェーズロックドループ回路の伝達関数Ｈ（ｓ）のフィルタ特性の先の議論は、電圧制御発振器が出力信号を生成し、その出力信号の周波数が電圧制御発振器への入力の一次関数であるという仮定に基づいている。これは理想である。実際には、電圧制御発振器３０のゲイン係数Ｋｖｃｏは、電圧制御発振器への入力電圧によって決まる。そのため、フェーズロックドループの動作中にループゲインＫ＝Ｋｐ×Ｋｖｃｏは動的に変化する。ループゲインＫのサイズが所定の範囲を超える場合がある。その結果、ノイズ成分がもはや十分に抑制されない場合がある。ＰＬＬ動作中にループゲイン係数Ｋが減少する場合がある。その結果、ＰＬＬ回路の適応速度が著しく減少する場合がある。
【００２４】
添付の請求項１に係るフェーズロックドループ回路は、問題を解決する。フェーズロックドループ回路は、入力基準信号Ｕｒｅｆと入力信号Ｕｐ，ｉｎとの間の位相差ΔΦを検出するための位相比較器を備えている。位相比較器の出力Ｕｐ，ｏｕｔは、位相検出器の動作点ΔΦ０の近傍においてＫｐ×（ΔΦ−ΔΦ０）に等しい。フェーズロックドループ回路は、入力信号Ｕｖｃｏ，ｉｎ及び周期的な出力信号Ｕｖｃｏ，ｏｕｔを有する電圧制御発振器を更に備えている。出力信号Ｕｖｃｏ，ｏｕｔの角周波数ωｖｃｏ，ｏｕｔは、ＶＣＯの動作点Ｕｖｃｏ，ｉｎ＝０の近傍においてω０＋Ｋｖｃ０×Ｕｖｃ０，ｉｎに等しい。ω０は、入力信号Ｕｖｃｏ，ｉｎがゼロに等しいときの出力信号Ｕｖｃｏの角周波数である。位相検出器ゲインＫｐを制御するようになっているコントローラには、フェーズロックドループ回路が更に設けられている。フェーズロックドループ回路の動作中、コントローラは、当該動作中にＫ＝Ｋｐ×Ｋｖｃｏが所定の範囲内のままとなるように、Ｋｐを適合させる。電圧制御発振器ゲインＫｖｃｏが著しく増大する場合には、位相比較器ゲインＫｐが減少させられ、それにより、Ｋが所定の範囲内のままとなる。逆に、電圧制御発振器ゲインＫｖｃｏが減少する場合には、Ｋが所定の範囲内のままとなるように、位相比較器ゲインＫｐが最終的に増大させられる。電圧制御発振器ゲインＫｖｃｏは、電圧制御発振器への入力信号Ｕｖｃｏ，ｉｎによって決まるため、Ｋｐを制御することによってループゲインＫを所定の範囲内に維持しなければならない。フェーズロックドループの伝達関数の特性は、ローパスフィルタ特性によって高周波ノイズが抑制され且つ適応速度が妥当な範囲内に保たれるように維持される。
【００２５】
コントローラは、位相検出器ゲインが１／Ｋｖｃｏに比例するように位相検出器ゲインＫｐを制御するようになっていることが好ましい。この場合、ループゲインＫは一定のままである。電圧制御発振器への入力信号Ｕｖｃｏ，ｉｎを使用して位相比較器ゲインＫｐが制御される場合、位相比較器ゲインは、電圧制御発振器への入力信号Ｕｖｃｏ，ｉｎの連続関数である。
【００２６】
この解決策の欠点は、入力電圧Ｕｖｃｏ，ｉｎに連続的に依存する位相比較器ゲインＫｐを有する位相比較器が、一定の値の比較器ゲインＫｐを用いて達成され得るフェーズロックドループ回路の高いスペクトル純度をも保証しなければならないという点である。位相周波数検出器（ＰＦＤ）と称される特定の位相比較器の位相比較器ゲインは電流Ｉｐによって決定される。この電流のためのノイズ要件は、特に無線通信システムにおいて非常に厳しい。この場合、ノイズは、基本的な電流源のノイズに制限される。位相周波数検出器の電流Ｉｐを制御するために複雑なアナログ回路が使用される場合には、フェーズロックドループ内でノイズが増大される。
【００２７】
従って、Ｋｐが１／Ｋｖｃｏを近似する階段関数に比例するように位相検出器ゲインＫｐを制御するようになっているフェーズロックドループ回路を有するコントローラを設けることが好ましい。階段関数が使用される場合には、ほとんどの動作時間においてＫｐが一定になるため、一定の位相検出器ゲインＫｐを使用する位相比較器の好ましいノイズ特性が維持される。１／Ｋｖｃｏを近似するために、Ｋｐは他の値に切り換えられる。位相検出器ゲインＫｐは、電圧制御発振器の入力信号Ｕｖｃｏ，ｉｎに応じて制御されることが好ましい。電圧制御発振器への入力は、位相比較器ゲインを制御するコントローラに供給される。階段関数による関数１／Ｋｖｃｏの近似は、アナログ信号のデジタル化に対応している。一定の値は、この一定の値と連続的に変化する関数１／Ｋｖｃｏとの間の差が所定の範囲を超えない限り、位相検出器ゲインＫｐに起因している。このように、階段関数と連続関数１／Ｋｖｃｏとの間の差は小さいままである。当該差は、フェーズロックドループ回路の動作中にループゲインＫ＝Ｋｐ×Ｋｖｃｏが変化する範囲を構成する。
【００２８】
フェーズロックドループ回路のコントローラは、所定の期間Ｔ１が経過したときに位相比較器ゲインＫｐの制御を停止するようになっていることが好ましい。時間Ｔ１が経過した後、即ち、フェーズロックドループの動作中においても、位相比較器ゲインＫｐの値が変えられる場合には、フェーズロックドループのプロセスにおけるチューニングが乱される場合がある。フェーズロックドループ等の総ての制御ループが避けられない小さな静的誤差を有しているため、微小な細部が乱れている場合がある。いくつかの定常状態のフェーズエラーが生じる場合がある。これらのエラーは、位相比較器ゲインＫｐによって影響される。位相比較器ゲインＫｐが変えられる場合にはいつでも、比較器におけるフェーズエラーよりもＮ倍大きい動的なフェーズエラーが電圧制御発振器において生じる。従って、適合プロセスに対する障害は、所定の時間Ｔ１が経過した後にＵｐの適合を停止することにより避けられる。位相比較器ゲインＫｐは、わずかな段階で迅速に適合される。
【発明を実施するための最良の形態】
【００２９】
添付図面を参照しながら、本発明の好適な実施の形態について説明する。
【００３０】
本発明の好適な実施の形態が図２に示されている。本発明の実施の形態に係る図２のフェーズロックドループ（位相ロックループ）回路は、位相比較器１０と、ループフィルタ２０と、電圧制御発振器３０と、周波数分割器４０とを備えている。Ｕｒｅｆは、ＰＬＬに供給される基準信号を表しており、また、Ｕｖｃ，ｏｕｔは、ＰＬＬの出力信号Ｕｏｕｔに対応している。出力信号Ｕｏｕｔの周波数は、基準信号Ｕｒｅｆの周波数に等しく、また、両方の信号は、図２のフェーズロックドループ回路がロック状態にあり且つ周波数分割器４０が出力信号の周波数Ｎ＝１を分割する場合、一定の位相差を有している。通常、フェーズロックドループがロック状態にある場合、出力信号の周波数は、方程式１に従って、基準信号の周波数に関連している。電圧制御発振器３０の出力信号は、周波数分割器４０を介して、位相比較器１０の入力部へフィードバックされる。周波数分割器４０は、出力信号の周波数を係数Ｎで割るようになっている。位相比較器１０の出力信号Ｕｐ，ｏｕｔは、位相比較器への入力信号間の位相差にＫｐを乗じた値とほぼ等しい。Ｋｐは、位相比較器１０のゲインである。図２の出力信号Ｕｐ，ｏｕｔは、ループフィルタ２０に供給される。ループフィルタ２０は、入力信号を積分する受動フィルタを構成している。ループフィルタは、互いに一列に接続されたレジスタＲとコンデンサＣとからなる。ループフィルタ２０の出力は、コンデンサ２０の両端間の電圧降下に対応している。ループフィルタ２０の伝達関数Ｆ（ｓ）は、（Ｒ＋１／ｓＣ）×Ｆｒ（ｓ）に等しい。Ｒは、ループフィルタの抵抗である。Ｃは、積分器のキャパシタンスである。ｓは、ｉ×ｗに等しい。ここで、ｉ２＝−１であり、ｗは、ループフィルタの入力部における信号の周波数である。Ｆｒ（ｓ）は、リップルフィルタである。ループフィルタ２０の出力は、電圧制御発振器３０への入力であり、電圧に相当する。従って、ループフィルタ２０は、位相比較器の出力電流を電圧に変換し且つループフィルタでの入力信号の高周波成分を抑制するために使用される。
【００３１】
ループフィルタ２０の出力は、電圧制御発振器への入力Ｕｖｃｏ，ｉｎを構成している。電圧制御発振器の出力Ｕｖｃｏ，ｏｕｔは、ＶＣＯにおける入力によって制御される周波数を有している。出力信号の角周波数は、方程式（７）によって与えられる。Ｋｖｃｏは、電圧制御発振器３０の電圧制御発振器ゲインを構成する。入力電圧が小さな振幅を有する限り、電圧制御発振器ゲインＫｖｃｏは略一定である。しかしながら、電圧制御発振器３０の入力における大きい振幅は、ＶＣＯゲインＫｖｃｏを変化させる（方程式（８）参照）。
【００３２】
図３は、電圧制御発振器ゲインと電圧制御発振器への入力電圧Ｕｖｃｏ，ｉｎとの間の関係を示している。電圧制御発振器ゲインＫｖｃｏは、入力電圧の増大に伴って連続的に減少する。図３に示される電圧制御発振器ゲインＫｖｃｏの入力電圧依存状態を補償するため、図２にはコントローラ５０が設けられる。電圧制御発振器への入力電圧Ｕｖｃｏ，ｉｎは、コントローラ５０にも供給される。コントローラ５０は、電圧Ｕｖｃｏ，ｉｎに応じて、位相比較器１０の位相比較器ゲインＫｐを制御する。
【００３３】
図４は、コントローラ５０の特性を示している。参照符号９０は、図２の電圧制御発振器３０における入力電圧Ｕｖｃｏ，ｉｎに対する関数１／Ｋｖｃｏのサイズを示している。参照符号１００は、１／Ｋｖｃｏの曲線を近似する階段関数を示している。図２のコントローラ５０は、図４に示される階段関数に従って図２の位相比較器１０の位相比較器ゲインＫｐを制御するようになっている。
【００３４】
図５は、図２に示される位相比較器１０の詳細な描写である。位相比較器１０は、位相／周波数検出器ＰＦＤ７０及びチャージポンプ８０を備えている。位相／周波数検出器ＰＦＤ７０は、位相比較器１０の基準信号Ｕｒｅｆ及び入力信号Ｕｐ，ｉｎを受け取るための二つの入力を有している。ＰＦＤ７０は、Ｕｐ及びＤｏｗｎと名付けられた二つの出力を有している。経時的に平均化されたＵｐ信号とＤｏｗｎ信号との間の差は、図５の位相／周波数検出器７０への入力信号間の位相差に対応していることが好ましい。位相周波数検出器の出力の平均値は、各位相周波数比較中にコンデンサに電荷を蓄積することによって得られる。チャージポンプは、Ｕｐ信号がＤｏｗｎ信号よりも大きい場合にコンデンサを充電し且つＤｏｗｎ信号がＵｐ信号よりも大きい場合にコンデンサを放電する少なくとも一つの電流源を備えている。
【００３５】
図６は、コントローラ５０及びタイマ６０の詳細図を示している。コントローラ５０への入力は、電圧制御発振器への入力に対応しているため、Ｕｖｃｏ，ｏｕｔによって示されている。コントローラ５０の出力は、Ｕｃｎｔｒ，ｏｕｔによって示されている。出力Ｕｃｎｔｒ，ｏｕｔは、四つの電流源Ｋｐ ０，Ｋｐ １，Ｋｐ ２，Ｋｐ Ｘに接続されている。それぞれの電流源Ｋｐ Ｘ，Ｋｐ ２，Ｋｐ １とコントローラ５０の出力ラインとの間には三つのスイッチ１３０ａ，１３０ｂ，１３０ｃが設けられている。コントローラの出力を通じて流れる電流は、前述のスイッチを閉じることにより増大されるものとするとよい。スイッチが閉じられる場合には、Ｕｃｎｔｒ，ｏｕｔにおける全電流が四つの電流源Ｋｐ ０，Ｋｐ １，Ｋｐ ２，Ｋｐ Ｘの電流の合計と等しい。コントローラ５０の出力を通じて流れる電流をＩｃと称する。この電流Ｉｃは、図５に示されるチャージポンプ８を制御するために使用される。電流Ｉｃは、チャージポンプを駆動するために使用されることが好ましく、即ち、電流Ｉｃがチャージポンプ８０内のコンデンサを充電して位相周波数検出器７０の出力を積分することが好ましい。スイッチ１３０ａ，１３０ｂ，１３０ｃのうちの一つが閉じられれば、位相比較器のゲインＫｐが適切に増大する。
【００３６】
各スイッチ１３０ａ，１３０ｂ，１３０ｃは、１ビットメモリを介して対応するオペアンプ１１０ａ，１１０ｂ，１１０ｃと接続されている。コントローラ５０が動作している限り、オペアンプ１１０ａ，１１０ｂ，１１０ｃの出力は、１ビットメモリによって抑制されない。上記オペアンプのうちの一つにおける出力がハイレベルの場合には、対応するスイッチが閉じられる。各オペアンプは、プラス出力及びマイナス出力を有している。上記オペアンプのそれぞれのプラス入力は、レジスタＲ２及びコンデンサＣ２を介して、電圧制御発振器への入力電圧Ｕｖｃｏ，ｉｎに接続されている。レジスタＲ２及びコンデンサＣ２は、ローパスフィルタを構成している。オペアンプ１１０ａ，１１０ｂ，１１０ｃのプラス入力における電圧は、電圧制御発振器における入力電圧に等しい。オペアンプ１１０ａ，１１０ｂ，１１０ｃのマイナス入力のそれぞれには一定の供給電圧Ｖｃ ｔｈ１，Ｖｃ ｔｈ２，Ｖｃ ｔｈＸが与えられる。制御電圧Ｖｃ ｔｈ１，Ｖｃ ｔｈ２，Ｖｃ ｔｈＸは、Ｖｃ ｔｈＸ＞Ｖｃ ｔｈ２＞Ｖｃ ｔｈ１が有効となるように、異なっている。オペアンプのプラス入力への入力電圧が制御電圧のうちの一つを超えると、対応するスイッチ１３０ａ，１３０ｂ，１３０ｃが閉じられ、対応する電流Ｋｐ １，Ｋｐ ２又はＫｐ Ｘがコントローラの出力Ｕｃｎｔｒ，ｏｕｔに加えられる。
【００３７】
参照符号１００は、グランドに接続される分圧器を示している。分圧器１００には、レジスタＲ１とコンデンサＣ１とからなるローパスフィルタを介して基準電圧ＵｄｃＲＥＦが印加される。分圧器は、オペアンプ１１０ａ，１１０ｂ，１１０ｃのマイナス入力への入力電圧Ｖｃ ｔｈ１，Ｖｃ ｔｈ２，Ｖｃ ｔｈＸが固定されるように基準電圧Ｕｄｃを分配する。任意的に、分圧器は、シュミットトリガ（閾値検出器）のための閾値スイッチを備えている。この場合、図６のオペアンプは、閾値検出器に取って代えられる。閾値検出器に対する制御電圧は、検出器のヒステリシスに従って変化させられる。
【００３８】
図６のタイマ６０は、オペアンプ１１０ａ，１１０ｂ，１１０ｃ及び１ビットメモリ１２０ａ，１２０ｂ，１２０ｃのそれぞれに接続されている。フェーズロックドループ回路を始動させた後、時間Ｔ１が経過すると、タイマ６０からコントローラ５０への制御信号が変化させられる。その後、メモリ１２０ａ，１２０ｂ，１２０ｃは、オペアンプからのそれぞれの値を維持する。このことは、位相比較器１２０ａの出力がハイレベルの場合に、Ｔ１が経過すると、１ビットメモリ１２０ａがハイレベルであることを意味している。スイッチ１３０ａ，１３０ｂ，１３０ｃに対するビットメモリｔｈｘ，ｔｈ１，ｔｈ２の出力は、それぞれの１ビットメモリにおける値に対応している。従って、時間Ｔ１が経過しても、出力制御信号Ｕｃｎｔｒ，ｏｕｔの振幅は変わらない。
【図面の簡単な説明】
【００３９】
【図１】従来のフェーズロックドループ回路を示している。
【図２】本発明の実施の形態を示している。
【図３】図２の電圧制御発振器３０の電圧制御発振器ゲインＫｖｃｏを電圧制御発振器３０の入力信号Ｕｖｃｏ，ｉｎの関数として示している。
【図４】図２のＰＬＬ回路のコントローラ５０が図２の電圧制御発振器３０への入力信号Ｕｖｃｏ，ｉｎに応じて図２の位相比較器１０の位相比較器ゲインＫｐを制御する方法を示している。
【図５】図２の位相比較器１０の詳細なブロック図を示している。
【図６】図２に示されるコントローラ５０及びタイマ６０の詳細な描写である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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