(57)【要約】  データ要素を記憶するよう構成された複数の記憶エレメント（１０１〜１０５）と、複数の処理エレメントとを有する電子回路が設けられる。上記複数の処理エレメントは、上記記憶エレメントに記憶されたデータ要素を処理する。動作時において、各記憶エレメントが自身のデータ要素をロードする時点は、電力消費ピークの最大許容値を満足させるために相互に異なったものとする。
2007510997.tif 000002
【特許請求の範囲】
【請求項１】
−  データ要素を記憶するように構成された複数の記憶エレメントと、
−  前記複数の記憶エレメントに記憶されたデータ要素を処理するように構成された複数の処理エレメントと、
を有する電子回路において、前記複数の記憶エレメントにおける記憶エレメントが、更に、第１群の時点における対応する時点においてデータ要素をロードするように構成され、これら時点が電力消費ピークの最大許容値を満足させるために相互に異なることを特徴とする電子回路。
【請求項２】
請求項１に記載の電子回路において、該電子回路が、
−  周期的クロック信号を発生するように構成されたクロック発生器と、
−  前記記憶エレメントの対応するものに対して前記第１群における時点を、対応する遅延を元のクロック信号に加算することにより発生するよう構成された遅延エレメントであって、前記対応する遅延が互いに異なるような遅延エレメントと、
を更に有し、前記クロック発生器の周波数が前記データ要素の処理の間におけるデータの完全性を保証するために充分に低いことを特徴とする電子回路。
【請求項３】
請求項１に記載の電子回路において、第１の動作モードにおいて前記第１群の時点を決定するように構成されたタイミング回路を更に有し、該タイミング回路は、更に、第２動作モードにおいて前記複数の記憶エレメントにおける各記憶エレメントがデータ要素をロードする第２群の時点を決定するように構成され、前記第２群の時点における各時点が実質的に同一であり、前記タイミング回路が、更に、制御信号に依存して動作モードを選択するように構成されていることを特徴とする電子回路。
【請求項４】
請求項３に記載の電子回路において、前記タイミング回路は各々が前記第１群の時点における各時点を決定するような周期的クロック信号を発生するように構成された第１クロック発生器を有し、該タイミング回路が、各々が前記第２群の時点における各時点を決定するような周期的クロック信号を発生するように構成された第２クロック発生器を更に有することを特徴とする電子回路。
【請求項５】
請求項４に記載の電子回路において、
−  前記記憶エレメントのうちの対応するものに対して前記第１群における時点を、対応する遅延を元のクロック信号に加算することによって発生するように構成された遅延エレメントであって、前記対応する遅延が相互に異なるような遅延エレメント、
を更に有することを特徴とする電子回路。
【請求項６】
請求項３に記載の電子回路において、前記タイミング回路は、各々が前記制御信号に依存して前記第１群の時点又は前記第２群の時点における対応する時点を決定するような周期的クロック信号を発生するように構成されたクロック発生器を有することを特徴とする電子回路。
【請求項７】
請求項１に記載の電子回路において、該電子回路が自己時限型回路であり、
−  前記複数の記憶エレメントにおける記憶エレメントと前記複数の処理エレメントにおける処理エレメントとの間の通信のために配設されたハンドシェイクチャンネルと、
−  前記記憶エレメントにおける対応するものに対して前記第１群における時点を、前記データ要素をロードするためのリクエスト信号に対して対応する遅延を加算することによって発生するように構成された遅延エレメントであって、これら遅延が互いに相違するような遅延エレメントと、
を更に有することを特徴とする電子回路。
【請求項８】
請求項１に記載の電子回路において、該電子回路が自己時限型回路であり、
−  前記複数の記憶エレメントにおける記憶エレメントと前記複数の処理エレメントにおける処理エレメントとの間の通信のために配設されたハンドシェイクチャンネルと、
−  第１動作モードにおいてデータ要素をロードするためのリクエスト信号を入力すると共に、これに応答して、前記複数の記憶エレメントにおける前記記憶エレメントの対応するものに対して前記第１群の時点における対応する時点においてデータ要素をロードするためのリクエスト信号を発生するように構成された第１ハンドシェイク要素と、
を更に有することを特徴とする電子回路。
【請求項９】
請求項８に記載の電子回路において、
−  第２動作モードにおいてデータ要素をロードするためのリクエスト信号を入力すると共に、これに応答して、前記複数の記憶エレメントにおける前記記憶エレメントの対応するものに対してデータ要素をロードするためのリクエスト信号を発生するように構成された第２ハンドシェイク要素であって、これらリクエスト信号が実質的に同一の時点で発生されるような第２ハンドシェイク要素、
を更に有し、前記電子回路が制御信号に依存して動作モードを選択するように構成されていることを特徴とする電子回路。
【請求項１０】
データ要素を処理する方法であって、
−  第１動作モードにおいて、データ要素を複数の記憶エレメントにおける対応する記憶エレメントに記憶するための第１群の時点を決定するステップと、
−  各データ要素に対して対応する論理演算を実行することにより出力データ要素の各々を発生するステップと、
を有し、各記憶エレメントが自身のデータ要素をロードする前記第１群の時点における時点が、電力消費ピークの最大許容値を満足させるために互いに異なることを特徴とする方法。
【請求項１１】
請求項１０に記載のデータ要素を処理する方法において、
−  第２動作モードにおいて前記複数の記憶エレメントにおける対応する記憶エレメントにデータ要素を記憶するための第２群の時点を決定するステップであって、各記憶エレメントが自身のデータ要素をロードする前記第２群の時点における時点が実質的に同一であるようなステップと、
−  制御信号に依存して動作モードを選択するステップと、
を更に有することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ要素を処理する電子回路及びデータ要素を処理する方法に関する。
【背景技術】
【０００２】
並列処理の量を最大にすることは、電子回路の性能を向上させる一般的技術である。電子回路は、記憶エレメントに記憶されたデータに対して論理演算を実行し、外界に出力される又は同一の若しくは異なる記憶エレメントに記憶されるデータを出力する。データ依存性関係が存在しないという制限の下で、幾つかの記憶エレメントにデータを並列に記憶することにより、これら入力値の処理も並列に開始することができる。
【０００３】
このような電子回路はデータが複数の記憶エレメントに並列に記憶される場合に電力消費ピークを示し、より多くの記憶エレメントが並列に作動されるほど、電力消費ピークが高くなる。電力消費ピークは、斯かる記憶エレメントの作動によってのみならず、記憶エレメントを作動させる信号の分配により及び出力データの値が変化するという誘起される効果によっても呈される。これらの電力消費のピークは、或る用途においては許容する余裕がない可能性がある。例えば、アナログ又は無線周波数エレメントが電子回路の近傍に集積化されているような混合された信号回路の場合、電源の跳ね返りを制御しなければならない。スマートカードに適用された電子回路の場合にも、電源消費ピークは、特に無接触動作の間において電磁放射のレベルを制御するために制御されねばならない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、電子回路における電力消費ピークを制御することにある。
【課題を解決するための手段】
【０００５】
上記目的は、データ要素を記憶するように構成された複数の記憶エレメントと、該複数の記憶エレメントに記憶されたデータ要素を処理するように構成された複数の処理エレメントとを有する電子回路により達成される。更に、上記複数の記憶エレメントにおける記憶エレメントは、それらのデータ要素を第１群の時点における対応する時点でロードするように構成され、これら時点は電力消費ピークの最大許容値を満たすために相互に異なる。各記憶エレメントの斯かる時点を相違させることにより、これらの記憶エレメントは順次に作動される。従って、前記データ要素を処理するための対応する論理回路も順次に作動される。上記時点の差を、電力消費のピークに対する最大許容値を超えないように変化させることにより、電子回路における電力消費ピークが制御される。更に、電力消費ピークを制御するために、電源の電圧を減少させる必要もない。本発明は、同期型電子回路及び非同期型電子回路の両者に適用することができる。電力消費ピークの最大許容値は、なかでも、電子回路の型式及び当該回路の用途に依存する。
【０００６】
データ要素を処理する同期型電子回路は、Proc. International Conf. Computer-Aided Design (ICCAD), 1996の第395-399頁におけるAshok Vittal他による “Clock Skew Optimization for Ground Bounce Control”なる文献に記載されている。Vittal他は同期型回路における接地跳ね返り（ground bounce）の量を低減する方法を記載している。目標クロック周波数が与えられた場合に、接地跳ね返りの量が最小化される。即ち、高電流ピークが可能な限り低下される。これは、同期クロック処理を、可能な場合に、相対的スキューを持つ複数の副クロックに分割することに基づいている。これは、計算を、始めに多く発生する代わりに、クロックサイクルの大部分にわたり拡散させる。彼等の方法は、可能な場合にスキューされる単一のクロックを、回路の活動が非同期的に現れるようにさせ、これにより全ては満足されるべきタイミング制約内ではあるが、電力消費ピークを低下させるように分散させるのを可能にする。彼等の文献は、如何にして、最大電力消費ピーク、即ち接地跳ね返りに関して指定された目標を達成し、この条件において回路の性能を最大化するかは開示していない。
【０００７】
米国特許第6,262,612号は、記憶エレメントに記憶されたデータを処理するデジタル回路を記載している。これら記憶エレメントは共通クロック信号を使用してクロックされ、該クロック信号は異なる記憶エレメントに対して異なる値で遅延される。結果として、電源電流ピークが低減される。しかしながら、該文献は如何にして最大電力消費ピークに対する指定された目標を達成するかは開示していない。
【０００８】
米国特許第6,363,007号は、書き込みの間におけるピーク電流を低減するのを助ける磁気抵抗メモリデバイスに書き込む方法を開示している。該磁気抵抗メモリデバイスは複数のワードに編成された複数の磁気抵抗ビットを有している。或るワードにおける全磁気抵抗ビットが共通ワードラインにより選択される一方、特定のワードにおける各磁気抵抗ビットは異なるデジタルラインにより選択される。このようなメモリに書き込むために、ワードラインのうちの選択されたものが先ず駆動されて、所望のワードにおける全磁気抵抗ビットを選択する。その後、該所望のワードにおける選択された磁気抵抗ビットに対応するデジタルラインが順に駆動される。これらデジタルラインは並列に駆動されるというよりは順次に駆動されるので、書き込み動作の間におけるピーク電流は減少される。この方法を用いて、一群のビットを磁気抵抗メモリに順に書き込むことができる。しかしながら、この文献は、フリップフロップ又はラッチのような回路型の記憶エレメントの順次の駆動に関する方法は開示していない。この文献は、メモリへの任意の数のビットを持つデータブロックの順次の記憶も開示していない。最後に、この文献においては、メモリ又は電子回路の用途に関連する制御不可能な電力消費ピークの問題も議論されていない。
【０００９】
本発明の一実施例は、当該電子回路が、周期的クロック信号を発生するように構成されたクロック発生器と、前記記憶エレメントの対応するものに対して第１群の時点を、対応する遅延を元のクロック信号に加算することにより発生するよう構成された遅延エレメントとを更に有し、前記各遅延が相互に異なり、前記クロック発生器の周波数が前記データ要素の処理の間におけるデータの完全性を保証するために充分に低いことを特徴とする。一般的に、同期型電子回路は、当該回路のタイミング動作を最適化することにより高性能を得ることができる。しかしながら、データ要素を記憶エレメントに並列に記憶することにより、結果としての電力消費ピークが特定の用途に対しては高くなりすぎ得る。クロック信号に適切な遅延を付与することにより、電力消費ピークを制御することができる。クロック周波数は、当該電子回路の動作の間におけるデータの完全性を保証するために、充分に低く維持される。しかしながら、性能の損失より、電力消費ピークを最大許容値より低く低減することの方が勝る。
【００１０】
本発明の一実施例は、当該電子回路が、第１の動作モードにおいて前記第１群の時点を決定するように構成されたタイミング回路を更に有し、該タイミング回路は、更に、第２動作モードにおいて前記複数の記憶エレメントにおける各記憶エレメントがデータ要素をロードする第２群の時点を決定するように構成され、該第２群の時点における各時点が実質的に同一であり、前記タイミング回路が、更に、制御信号に依存して動作モードを選択するように構成されていることを特徴とする。上記制御信号を使用すれば、上記記憶エレメントを並列又は順次の何れかで駆動することができ、電力消費ピークの制御と電子回路の性能の最大化との間での取引をすることができる。
【００１１】
本発明の一実施例は、前記タイミング回路が、各々が前記第１群の時点における各時点を決定するような周期的クロック信号を発生するように構成された第１クロック発生器を有し、該タイミング回路が、各々が前記第２群の時点における各時点を決定するような周期的クロック信号を発生するように構成された第２クロック発生器を更に有することを特徴とする。２つの異なるクロックを使用することは、同期型回路において２つの群の時点を発生する比較的簡単な方法である。当該電子回路の動作の間におけるデータの完全性を保証するために、上記第２クロック発生器の周波数を、上記第１クロック発生器の周波数と比較して低減することができる。
【００１２】
本発明の一実施例は、当該電子回路が、前記記憶エレメントのうちの対応するものに対して前記第１群における時点を、対応する遅延を元のクロック信号に加算することによって発生するように構成された遅延エレメントであって、前記対応する遅延が相互に異なるような遅延エレメントを更に有することを特徴とする。クロック信号を遅延させることは、同期型回路において異なる時点を発生させる比較的簡単な方法である。
【００１３】
本発明の一実施例は、前記タイミング回路が、各々が前記制御信号に依存して前記第１群の時点又は前記第２群の時点における対応する時点を決定するための周期的クロック信号を発生するように構成されたクロック発生器を有することを特徴とする。この実施例の利点は、前記第１群又は第２群の時点を発生するために、１つのクロック発生器しか必要とされない点にある。
【００１４】
本発明の一実施例は、当該電子回路が自己時限型（self-timed）回路であり、該電子回路が、前記複数の記憶エレメントにおける記憶エレメントと前記複数の処理エレメントにおける処理エレメントとの間の通信のために配設されたハンドシェイクチャンネルと、前記記憶エレメントにおける対応するものに対して前記第１群における時点を、前記データ要素をロードするためのリクエスト信号に対して対応する遅延を加算することによって発生するように構成された遅延エレメントであって、これら遅延が互いに相違するような遅延エレメントとを更に有することを特徴とする。リクエスト信号を遅延させることは、上記記憶エレメントのための相互に異なる時点を達成する比較的簡単な方法である。自己時限型回路の利点は、データが、データの有効性及び受領を示すハンドシェイクを用いて交換され、一般的に、同期型電子回路と比較して低い電力消費となる点にある。
【００１５】
本発明の一実施例は、当該電子回路が自己時限型回路であり、該電子回路が、前記複数の記憶エレメントにおける記憶エレメントと前記複数の処理エレメントにおける処理エレメントとの間の通信のためのハンドシェイクチャンネルと、第１動作モードにおいてデータ要素をロードするためのリクエスト信号を入力すると共に、これに応答して、前記複数の記憶エレメントにおける前記記憶エレメントの対応するものに対して前記第１群の時点における対応する時点においてデータ要素をロードするためのリクエスト信号を発生するように構成された第１ハンドシェイク要素とを更に有することを特徴とする。この実施例の利点は、単一のハンドシェイク要素が、幾つかの記憶エレメントを順次駆動することを可能にする点にある。
【００１６】
本発明の一実施例は、当該電子回路が、第２動作モードにおいてデータ要素をロードするためのリクエスト信号を入力すると共に、これに応答して、前記複数の記憶エレメントにおける前記記憶エレメントの対応するものに対してデータ要素をロードするためのリクエスト信号を発生するように構成された第２ハンドシェイク要素であって、これらリクエスト信号が実質的に同一の時点で発生されるような第２ハンドシェイク要素を更に有し、該電子回路が、更に、制御信号に依存して動作モードを選択するように構成されていることを特徴とする。上記制御信号を使用して、上記記憶エレメントを並列又は順次の何れかで駆動することができ、電力消費ピークの低減と自己時限型電子回路の性能の向上との間の取引をすることが可能となる。
【００１７】
本発明によれば、データ要素を処理する方法が、第１動作モードにおいてデータ要素を複数の記憶エレメントにおける対応する記憶エレメントに記憶するための第１群の時点を決定するステップと、各データ要素に対して対応する論理演算を実行することにより出力データ要素の各々を発生するステップとを有し、各記憶エレメントが自身のデータ要素をロードする前記第１群の時点における時点が、電力消費ピークの最大許容値を満足させるために互いに異なる。電力消費ピークは、上記記憶エレメントの順次の駆動の結果として制御される。性能の最終的な損失は、許容可能なもので、電力消費ピークを最大許容値より低く低減することの方が勝る。
【００１８】
本発明の一実施例は、当該方法が、第２動作モードにおいて前記複数の記憶エレメントにおける対応する記憶エレメントにデータ要素を記憶するための第２群の時点を決定するステップであって、各記憶エレメントが自身のデータ要素をロードする前記第２群の時点における各時点が実質的に同一であるようなステップと、制御信号に依存して動作モードを選択するステップとを更に有することを特徴とする。この実施例の利点は、電力消費ピークの制御と、電子回路の性能の最大化との間の取引をすることを可能にすることである。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明による電子回路を示し、該回路は記憶エレメント１０１、１０３及び１０５並びに遅延エレメント１０７及び１０９を含んでいる。また、該電子回路は、記憶エレメント１０１〜１０５に記憶されたデータ要素を処理する処理エレメント（図１には示されていない）と、周期的クロック信号１１１を発生するクロック（同様に、図１には示されていない）とを有している。該電子回路は、また、なかでも当該電子回路の用途に応じて、更なる記憶エレメント又は処理エレメントを有することもできる。動作時において、上記電子回路は、図１には示されていない該電子回路の入力端に供給される入力データに対して論理演算を実行し、出力データを生成する。図１には示さない、なかでも、例えばＮＡＮＤゲート、ＮＯＲゲート、インバータを用いて如何なる種類の論理演算も実現することができる。動作時において、上記クロックは周期的クロック信号１１１を生成し、該クロック信号は記憶エレメント１０１〜１０５の各々に対する時点を発生するために、即ちデータ要素を記憶すべく記憶エレメント１０１〜１０５の各々を駆動するために使用される。記憶エレメント１０１〜１０５は、ラッチ、即ちクロック信号が第１の値を有する場合に入力端子から出力端子へデータ要素を通過させる一方、該クロック信号が第２の値を有する場合に出力データを保持するような既知の回路とすることもできる。他の例として、クロックパルスのエッジでデータをロードするフリップフロップ等の別の回路を適用することもできる。クロック信号１１１が供給されると、記憶エレメント１０１はデータ要素を記憶し、これを、矢印で示すように、処理エレメントに供給する。遅延エレメント１０７は上記クロック信号１１１を、記憶エレメント１０３がクロック信号１１１を記憶エレメント１０１よりも遅い時点で入力するように、遅延させる。該遅延されたクロック信号１１１が供給されると、記憶エレメント１０３はデータ要素を記憶し、これを処理エレメントに供給する。遅延エレメント１０９はクロック信号１１１を、記憶エレメント１０５がクロック信号１１１を記憶エレメント１０３よりも遅い時点で入力するように更に遅延させる。該更に遅延されたクロック信号１１１が供給されると、記憶エレメント１０５はデータ要素を記憶し、これを処理エレメントに供給する。遅延エレメント１０７及び１０９により導入される遅延の値は同一であるが、他の実施例では斯かる遅延は異なるものとする。遅延エレメント１０７及び１０９は、上記クロック信号を遅延させる例えば一連のインバータを有することができる。上記クロックの周波数は、各遅延がクロック信号１１１に加算されることを考慮するために、且つ、データ処理の間におけるデータの完全性を保証するために十分に低いものとする。例えば、記憶エレメント１０５に対応する処理エレメントからの出力データが記憶エレメント１０１に対応する処理エレメントに対する入力データとして使用される場合、記憶エレメント１０５に対応する処理エレメントは自身の処理を、記憶エレメント１０１により次のクロック信号が入力される前の、所与のクロックサイクルの間に完了しなければならない。遅延エレメント１０７及び１０９により達成される適切な遅延をクロック信号１１１に与えることにより、当該電子回路の電力消費のピークを最大許容値より低く制御及び維持することができる。当該クロックの周波数は、各遅延を考慮するために充分に低いが、これらの制約が与えられたとして、同時に当該電子回路の性能を最大化するものである。
【００２０】
図２は、本願発明による電子回路を示すもので、該回路は記憶エレメント２０１、２０３及び２０５、遅延エレメント２０７及び２０９並びにマルチプレクサ２１１、２１３及び２１５を含んでいる。該電子回路は、記憶エレメント２０１〜２０５に記憶されたデータ要素の処理のための（図２には図示せぬ）処理エレメント、及び周期的クロック信号２１７及び２１９を発生する（図２には図示せぬ）２つのクロックも有している。また、該電子回路は、なかでも、当該電子回路の用途に依存して、更なる記憶エレメント又は処理エレメントを有することもできる。動作時において、上記電子回路は該電子回路の入力端子（図２には図示せず）に供給される入力データに対して論理演算を実行して、出力データを生成する。動作時において、第１クロックが第１の周期的クロック信号２１９を生成し、該クロック信号は各記憶エレメント２０１〜２０５に対してデータ要素をロードするための第１群の時点を発生するために使用される。また、第２クロックが第２の周期的クロック信号２１７を生成し、該クロック信号は各記憶エレメント２０１〜２０５に対してデータ要素をロードするための第２群の時点を発生するために使用される。制御信号ＣＳがマルチプレクサ２１１〜２１５に供給され、この実施例において該制御信号ＣＳが零に等しい場合にクロック信号２１９を選択するか、又は該実施例において当該制御信号ＣＳが“１”に等しい場合にクロック信号２１７を選択する。記憶エレメント２０１〜２０５はラッチとすることができ、又は他の例としてフリップフロップ等の別の回路を適用することもできる。制御信号ＣＳが零に等しい場合、マルチプレクサ２１１〜２１５を介して記憶エレメント２０１〜２０５によりクロック信号２１９が選択される。クロック信号２１９が発生されると、矢印で示すように、記憶エレメント２０１はデータ要素を記憶し、これを処理エレメントに供給する。遅延エレメント２０７はクロック信号２１９を、記憶エレメント２０３が記憶エレメント２０１より遅い時点で該クロック信号２１９を入力するように遅延させる。該遅延されたクロック信号２１９が生じると、記憶エレメント２０３はデータ要素を記憶し、これを処理エレメントに供給する。遅延エレメント２０９は上記クロック信号２１９を、記憶エレメント２０５が記憶エレメント２０３より遅い時点で該クロック信号２１９を入力するように更に遅延させる。該更に遅延されたクロック信号２１９が生じると、記憶エレメント２０５はデータ要素を記憶し、これを処理エレメントに供給する。制御信号ＣＳが“１”に等しい場合、マルチプレクサ２１１〜２１５を介して記憶エレメント２０１〜２０５によりクロック信号２１７が選択される。クロック信号２１７が発生されると、記憶エレメント２０１〜２０５は該信号を同時に入力し、対応するデータ要素を記憶し、これらを対応する処理エレメントに並列に供給する。当該電子回路の動作の間におけるデータの完全性を保証するために、第１クロックの周波数は第２クロックの周波数よりも低い。他の実施例においては、第１クロックの周波数は第２クロックのものと等しいものとし、それでも当該電子回路の動作の間におけるデータの完全性を保証する。制御信号ＣＳに依存して、上記記憶エレメントは並列に駆動することができ、これにより当該電子回路の性能を最大化するか、又は順に駆動して電力消費ピークを最大許容値より低く維持する。結果として、性能の最大化と電力消費ピークの制御との間の取引を利用することができる。第１クロック発生器の周波数は各遅延を考慮するために充分に低いものとするが、同時に、これらの制約の下で当該電子回路の性能を最大化させるものである。
【００２１】
図１及び２の両方を参照して、遅延エレメント１０７、１０９、２０７及び２０９により達成される遅延は、当該電子回路の設計の間に決定される。当該電子回路により実施化されるべき或る範囲の用途が与えられると、電力消費ピークの最大許容値を満たすために要する遅延を算出することができ、上記遅延エレメントにより実施化される。クロック信号１１１及び２１９を発生するクロックの周波数も、設計の間に決定することができ、当該クロックにより実施化される。他の例として、当該電子回路は、電力消費のピークを測定すると共に、これらの値を所定の最大許容値と比較するような専用の回路を有することもできる。この比較の結果に応じて、該専用の回路は、電力消費ピークの最大許容値を満たすために要する前記遅延エレメントの遅延並びにクロック信号１１１及び２１９を発生する前記クロックの周波数を決定し、これら値を達成すべく前記遅延エレメント及びクロックを制御する。
【００２２】
図３は、本発明による電子回路を示し、該電子回路は記憶エレメント３０１、３０３及び３０５、ＡＮＤゲート３０７、３０９及び３１１、ＯＲゲート３１３、３１５及び３１７並びにフリップフロップ３１９、３２１及び３２３を含んでいる。該電子回路は、記憶エレメント３０１〜３０５に記憶されたデータ要素を処理するための（図３には示されない）処理エレメント、及び周期的クロック信号３２５を発生する（図３には示されない）クロックも有している。該電子回路は、なかでも、当該電子回路の用途に依存して、更なる記憶エレメント又は処理エレメントを有することもできる。動作時において、上記電子回路は、該電子回路の入力端（図３には図示せず）に供給される入力データに対して論理演算を実行し、出力データを生成する。動作時において、前記クロックは周期的クロック信号３２５を発生し、該クロック信号は、各記憶エレメント３０１〜３０５に対する一群の時点を発生するためにＡＮＤゲート３０７〜３１１及びフリップフロップ３１９〜３２３の両方に供給される。制御信号ＣＳが、ＯＲゲート３１３〜３１７に供給される。該制御信号ＣＳが“１”に等しい場合、ＯＲゲート３１３〜３１７はフリップフロップ３１９〜３２３に記憶された値に無関係に“１”に等しい値を出力し、クロック信号３２５は記憶エレメント３０１〜３０５の全てに同時に分配される。クロック信号３２５が発生すると、記憶エレメント３０１〜３０５は該信号を入力し、図に矢印により示すように、対応するデータ要素を記憶し、これらを対応する処理エレメントに並列に供給する。制御信号ＣＳが零に等しい場合、上記クロック信号の分配はフリップフロップ３１９〜３２３の制御の下となる。最初に、フリップフロップ３１９は“１”に等しいビット値を記憶し、フリップフロップ３２１〜３２３は零に等しい値を記憶する。ＯＲゲート３１３は“１”に等しい値を出力する一方、ＯＲゲート３１５及び３１７は零に等しい値を出力する。クロック信号３２５が生じると、該信号は記憶エレメント３０１のみに分配され、該記憶エレメント３０１は、矢印で示すように、データ要素を記憶し、これを処理エレメントに供給する。該クロック信号３２５に際して、フリップフロップ３１９〜３２３は記憶されたビット値を後続者に供給し、その場合において、フリップフロップ３１９はフリップフロップ３２３に記憶されたビット値を入力する。結果として、次のクロックサイクルにおいては、フリップフロップ３２１が“１”に等しいビット値を記憶し、フリップフロップ３１９及び３２３は零に等しい値を記憶する。次のクロック信号３２５においては、記憶エレメント３０３がデータ要素を記憶すると共に、これを処理エレメントに供給し、“１”に等しいビット値がフリップフロップ３２３に記憶される。更なるクロックサイクル３２５に際しては、記憶エレメント３０５がデータ要素を記憶すると共に、これを処理エレメントに供給し、“１”に等しいビット値がフリップフロップ３１９に再び記憶される。単一のクロックを用いて、性能の最大化と電力消費ピークの制御との間の取引を利用することができる。後者の間においては、原理的に、データの完全性を保証するために上記クロックの周波数を低下させる必要はない。何故なら、処理回路は、自身の動作を完了するため、及び例えば自身の出力データが記憶エレメントにクロック入力される前に、少なくとも１つの完全なクロックサイクルを常に有するからである。電力消費ピークを制御するために要する上記クロックの周波数は、当該電子回路の設計の間において決定することができる。
【００２３】
図４は、コントローラ回路４０２に結合された記憶エレメント４０１を示している。コントローラ回路４０２はインバータ４０３及び４０５を有している。記憶エレメント４０１は正方向エッジでトリガされるフリップフロップである。コントローラ回路４０２は、リクエスト信号Ｒとアクノレッジ信号Ａとにより形成されるハンドシェイクチャンネルに結合されている。該ハンドシェイクチャンネルは４相ハンドシェイクプロトコルに基づくものである。動作時において、リクエスト信号Ｒはハイとなり、インバータ４０３は該リクエスト信号を入力して、記憶エレメント４０１にデータ要素を記憶する。上記リクエスト信号Ｒはインバータ４０３により反転され、零に等しい信号が記憶エレメント４０１のクロック入力端子により入力される。インバータ４０５は上記信号を反転し、該インバータ４０５により“１”に等しいアクノレッジ信号Ａが発生される。上記リクエスト信号Ｒはローとなり、インバータ４０３により反転され、“１”に等しい信号が記憶エレメント４０１のクロック入力端子により入力される。この信号の立ち上がりエッジにおいて、データ要素が記憶エレメント４０１に記憶される。前記信号はインバータ４０５により反転され、零に等しいアクノレッジ信号Ａが発生される。記憶エレメント４０１へのデータ要素の該記憶は、このアクノレッジ信号Ａの立ち下がりエッジにより確認（アクノレッジ）される。
【００２４】
図５は、本発明による自己時限型（self-timed）電子回路を示し、該回路は記憶エレメント５０１、５０３及び５０５並びにコントローラ回路５０７を含んでいる。コントローラ回路５０７は、遅延エレメント５０９及び５１１並びにインバータ５１３及び５１５を有している。コントローラ回路５０７は、リクエスト信号Ｒとアクノレッジ信号Ａとにより形成されるハンドシェイクチャンネルに結合されている。該電子回路は、記憶エレメント５０１〜５０５に記憶されたデータ要素を処理するための（図５には図示しない）処理エレメントも有している。該電子回路は、なかでも、当該電子回路の用途に依存して、更なる記憶エレメント又は処理エレメントを有することもできる。動作時において、上記電子回路は、該電子回路の入力端（図５には図示せず）に供給される入力データに対して論理演算を実行する。上記ハンドシェイクチャンネルは４相ハンドシェイクプロトコルに基づくものである。インバータ５１３により発生された信号は遅延エレメント５０９により、記憶エレメント５０３が該信号を記憶エレメント５０１より遅い時点で入力するように遅延させる。該信号は遅延エレメント５１１により、記憶エレメント５０５が該信号を記憶エレメント５０３より遅い時点で入力するように更に遅延させる。動作時において、インバータ５１３はデータ要素を記憶エレメント５０１〜５０５に記憶するためのリクエスト信号Ｒを入力する。記憶エレメント５０１は、先ず、データ要素を上記リクエスト信号の立ち上がりエッジで記憶し、このデータ要素を処理エレメントに供給する。次の記憶エレメント５０３はデータ要素を遅延されたリクエスト信号の立ち上がりエッジで記憶し、このデータ要素を処理エレメントに供給する。そして、次の記憶エレメント５０５はデータ要素を、更に遅延されたリクエスト信号の立ち上がりエッジで記憶し、このデータ要素を処理エレメントに供給する。上記信号はインバータ５１５により反転され、零に等しいアクノレッジ信号Ａが発生される。データ要素の記憶エレメント５０１〜５０５への記憶は、このアクノレッジ信号Ａの立ち下がりエッジにより確認される。遅延エレメント５０９〜５１１により達成される適切な遅延を選択することにより、当該電子回路の電力消費のピークを制御し最大許容値より低く維持することができるが、この様な制約が与えられたとして、当該回路の性能も同時に最大化する。遅延エレメント５０９〜５１１により達成される遅延は、当該電子回路の設計の間に決定することができる。他の例として、当該電子回路は、電力消費のピークを測定すると共に、これらの値を所定の最大許容値と比較するような専用の回路を有することもできる。この比較の結果に応答して、上記遅延が、図１及び２の実施例で述べたように決定される。
【００２５】
図６は本発明による自己時限型電子回路を示し、該回路は記憶エレメント６０１、６０３及び６０５、並びにハンドシェイク要素ＳＥＱを含んでいる。該ハンドシェイク要素ＳＥＱはハンドシェイクチャンネル６０７に結合され、記憶エレメント６０１〜６０５はハンドシェイク要素ＳＥＱにハンドシェイクチャンネル６０９〜６１３を各々介して結合されている。記憶エレメント６０１〜６０５は、図４に示した構成から抽出したもので、ラッチ又はフリップフロップを含むことができる。この図における白丸はハンドシェイクチャンネルのアクノレッジ信号に対応する受動側を示し、黒丸はハンドシェイクチャンネルのリクエスト信号に対応する活性側を示している。該電子回路は、記憶エレメント６０１〜６０５に記憶されたデータ要素の処理のための（図６には図示しない）処理エレメントも有している。動作時において、ハンドシェイク要素ＳＥＱはハンドシェイクチャンネル６０７の受動ポートを介して駆動される。該駆動に応答して、ハンドシェイク要素ＳＥＱは、ハンドシェイクチャンネル６０９に沿いハンドシェイク通信を実行してデータ要素を記憶エレメント６０１に記憶し、次にハンドシェイクチャンネル６１１に沿いハンドシェイク通信を実行してデータ要素を記憶エレメント６０３に記憶し、次いでハンドシェイクチャンネル６１３に沿いハンドシェイク通信を実行してデータ要素を記憶エレメント６０５に記憶する。当業者にとり明らかなように、ハンドシェイクチャンネル６０７〜６１３を介しての通信のために、例えば２相又は４相等の異なるハンドシェイクプロトコルを、例えばJ. Sparso and S. Furberによる文献“Principles of Asynchronous Circuit Design: A Systems Perspective, Kluwer Academic Publishers, Boston, December 2001”に記載されたシングルレイル（single-rail）又はデュアルレイル（dual-rail）等の異なるデータ符号化を用いて使用することができる。
【００２６】
図７は、本発明による自己時限型の電子回路を示し、該回路は記憶エレメント７０１、７０３及び７０５、ハンドシェイク要素ＣＡＳＥ、ハンドシェイク要素ＳＥＱ、ハンドシェイク要素ＰＡＲ、並びにハンドシェイク要素ＭＩＸ１、ＭＩＸ２及びＭＩＸ３を含んでいる。ハンドシェイク要素ＣＡＳＥはハンドシェイクチャンネル７０７に結合されている。ハンドシェイク要素ＰＡＲ及びＳＥＱは、ハンドシェイクチャンネル７０９及び７１１を各々介してハンドシェイク要素ＣＡＳＥに結合されている。ハンドシェイク要素ＭＩＸ１〜ＭＩＸ３は、ハンドシェイクチャンネル７１３〜７１７を各々介してハンドシェイク要素ＰＡＲに結合される一方、ハンドシェイクチャンネル７１９〜７２３を各々介してハンドシェイク要素ＳＥＱに結合されている。記憶エレメント７０１〜７０５はハンドシェイクチャンネル７２５〜７２９を各々介して対応するハンドシェイク要素ＭＩＸ１〜ＭＩＸ３に各々結合されている。この図における白丸はハンドシェイクチャンネルの受動側を示す一方、黒丸はハンドシェイクチャンネルの活性側を示している。記憶エレメント７０１〜７０５は図４に示した構成から抽出されたもので、ラッチ又はフリップフロップを含むことができる。ハンドシェイク要素ＭＩＸ１〜ＭＩＸ３の機能は、入ってくるハンドシェイクを併合することである。当該電子回路は、記憶エレメント７０１〜７０５に記憶されたデータ要素の処理のための（図７には示されない）処理エレメントも有している。動作時において、ハンドシェイク要素ＣＡＳＥはハンドシェイクチャンネル７０７の受動ポートを介して駆動される。制御信号ＣＳに依存して、ハンドシェイクチャンネル７０９又はハンドシェイクチャンネル７１１の何れかを介してのハンドシェイク通信が実行される。制御信号ＣＳが零に等しい場合、ハンドシェイクチャンネル７０９を介してのハンドシェイク通信が実行され、ハンドシェイク要素ＰＡＲが駆動される。該駆動に応答して、ハンドシェイク要素ＰＡＲは、ハンドシェイクチャンネル７１３〜７１７、ハンドシェイク要素ＭＩＸ１〜ＭＩＸ３及びハンドシェイクチャンネル７２５〜７２９を各々介して３つのハンドシェイク通信を同時に実行し、データ要素を記憶エレメント７０１〜７０５に並列に記憶する。制御信号ＣＳが“１”に等しい場合は、ハンドシェイクチャンネル７１１を介してのハンドシェイク通信が実行され、ハンドシェイク要素ＳＥＱが駆動される。該駆動に応答して、ハンドシェイク要素ＳＥＱはハンドシェイクチャンネル７１９を介してハンドシェイク通信を実行する。かくして、ハンドシェイク要素ＭＩＸ１が駆動され、ハンドシェイクチャンネル７２５を介してのハンドシェイク通信が実行されると、データ要素が記憶エレメント７０１に記憶される。次に、ハンドシェイクチャンネル７２１及び７２７を各々介してのハンドシェイク通信が実行されると、データ要素が記憶エレメント７０３に記憶される。次に、ハンドシェイクチャンネル７２３及び７２９を各々介してのハンドシェイク通信が実行されると、データ要素が記憶エレメント７０５に記憶される。制御信号ＣＳの適切な値を選択することにより、データ要素は、記憶エレメント７０１〜７０５に並列に記憶されるか、又は異なる時点で記憶されるかの何れかとなる。この実施例は、自己時限型回路に対して制御信号ＣＳを用いて性能の最大化と電力消費ピークの制御との間の取引を使用するのを可能にする。当業者にとり既知のように、ハンドシェイクチャンネル７０７〜７２９を介しての通信に対して、異なるハンドシェイクプロトコルを使用することができる。
【００２７】
図６及び図７の両者を参照して、ハンドシェイク要素ＳＥＱが２つの連続するハンドシェイク通信の間で達成する遅延は、当該電子回路の設計の間において決定される。他の例として、当該電子回路は、電力消費のピークを測定すると共に、これら値を所定の最大許容値と比較するような専用回路を有することもできる。この比較の結果に応答して、前記遅延がハンドシェイク要素ＳＥＱにより決定され、達成される。
【００２８】
図６及び図７の両方を再び参照して、他の実施例においては、ピーク電流は、例えば図５に示すような遅延エレメントを使用することによって、上記記憶エレメント内で局部クロック信号をスキューさせることにより時間的に更に分散させることができる。
【００２９】
図８は、２つのハンドシェイクチャンネルを順に駆動するハンドシェイク要素の一実施例を示している。２つの別個の接続部が、４相プロトコルとの組み合わせで、リクエスト及びアクノレッジのために各々使用される。該ハンドシェイク要素は３つのポート、即ち該要素が駆動される受動ポートＡ、並びに当該ハンドシェイク要素により制御される活性ポートＢ及びＣを有している。ポートＡは、リクエスト信号Ａｒ用の接続部と、アクノレッジ信号Ａａ用の接続部とを有している。ポートＢは、リクエスト信号Ｂｒ用の接続部と、アクノレッジ信号Ｂａ用の接続部とを有している。ポートＣは、リクエスト信号Ｃｒ用の接続部と、アクノレッジ信号Ｃａ用の接続部とを有している。上記接続部は、Ｃエレメント８０１並びに２つのＡＮＤゲート８０３及び８０５に結合されている。ＡＮＤゲート８０３は、Ｃエレメント８０１から信号を入力するための自身の入力端子上にインバータを有している。ＡＮＤゲート８０５は、信号Ｂａを入力するための自身の入力端子上にインバータを有している。Ｃエレメント８０１は対称性又は非対称性Ｃエレメントの両方により実施化することができる。信号Ｃａ及び信号Ａａ用の接続部は、互いに接続されている。当該ハンドシェイク要素はＣエレメント８０１の周りに編成される。対称性Ｃエレメントが使用される場合、該Ｃエレメントの出力は、両入力Ａｒ及びＢａがハイの場合にハイとなり、両入力Ａｒ及びＢａがローの場合にローとなり、それ以外では、即ちＡｒ及びＢａが相違する場合、状態を維持する。好ましくは、非対称性Ｃエレメントが使用され、該Ｃエレメントの出力は、両入力Ａｒ及びＢａがハイの場合にハイとなり、入力Ａｒがローの場合にローとなり、それ以外の場合、即ちＡｒがハイで、Ｂａがローの場合に状態を維持する。該ハンドシェイク要素の挙動は：
【数１】
2007510997.tif 000003
により特定され、ここで、↑はハイとなる信号を示し、↓はローとなる信号を示し、[]は“囲った条件が成り立つまで待つ”を示すものであって、該条件は典型的には指定された要素の入力に依存し、┐はブール否定を示し、；は２つの連続する動作の間を区別し、＊は完全なハンドシェイク通信の繰り返しを示すが、斯かる表記はA.J.Martin, Compiling communicating processes into delay-insensitive VLSI circuits, Distributed Computing, 1(4), 226 - 234, 1986から借用した。
【００３０】
チャンネルＡ上のリクエストの後、活性ポートＢ上の完全な４相ハンドシェイクが実行され、活性ポートＣ上の完全な４相ハンドシェイクが後続する。リクエスト信号Ａｒの零への戻りは、アクノレッジ信号Ａａをローにすることによりアクノレッジされる。
【００３１】
２つのハンドシェイクチャンネルの並列駆動用のハンドシェイク要素の一実施例が図９に示されている。２つの別個の接続部が、リクエスト及びアクノレッジの各々のために、４相プロトコルとの組み合わせで使用される。該ハンドシェイク要素は、３つのポート、即ち駆動される受動ポートＡ並びに当該要素が制御する活性ポートＢ及びＣを有している。ポートＡは、リクエスト信号Ａｒ用の接続部と、アクノレッジ信号Ａａ用の接続部とを有している。ポートＢは、リクエスト信号Ｂｒ用の接続部と、アクノレッジ信号Ｂａ用の接続部とを有している。ポートＣは、リクエスト信号Ｃｒ用の接続部と、アクノレッジ信号Ｃａ用の接続部とを有している。アクノレッジ信号Ｂａ及びＣａ用の接続部はＣエレメント９０１の入力ポートに接続されている。アクノレッジ信号Ａａ用の接続部は、Ｃエレメント９０１の出力ポートに接続されている。Ｃエレメント９０１は対称性Ｃエレメントであり、該エレメントの出力は両入力Ｂａ及びＣａがハイである場合にハイとなり、両入力Ｂａ及びＣａがローである場合にローとなり、それ以外では状態を維持する。リクエスト信号Ａｒ用の接続部は、リクエスト信号Ｂｒ及びＣｒ用の接続部に結合されている。該ハンドシェイク要素の挙動は：
【数２】
2007510997.tif 000004
により特定され、ここで、↑はハイとなる信号を示し、↓はローとなる信号を示し、[]は“囲った条件が成り立つまで待つ”を示すものであって、該条件は典型的には指定された要素の入力に依存し、┐はブール否定を示し、‖は並列に実行される２つの動作を示し、∧は論理的ＡＮＤを示し、；は２つの連続する動作の間を区別し、＊は完全なハンドシェイク通信の繰り返しを示すが、斯かる表記はA.J.Martin, Compiling communicating processes into delay-insensitive VLSI circuits, Distributed Computing, 1(4), 226 - 234, 1986から借用した。
【００３２】
チャンネルＡ上でのリクエストの後、チャンネルＢ及びＣが同時に駆動され、これら両チャンネル上で完全な４相ハンドシェイクが並列に実行される。チャンネルＢ及びＣのアクノレッジは同期される。リクエスト信号Ａｒの零への戻りは、アクノレッジ信号Ａａをローにすることによりアクノレッジされる。
【００３３】
ハンドシェイク要素ＳＥＱ及びＰＡＲのための実施例は、図８及び図９に各々示されたハンドシェイク要素に基づくものである。ハンドシェイク要素ＰＡＲ及びＳＥＱのための他の実施例も、当業者により既知のように、同様に適用することができる。例えば、要素当たりのハンドシェイクポートの数を変化させ、図６及び７に示すように、多チャンネルハンドシェイク要素ＳＥＱ又はＰＡＲを使用することもできる。他の代替例は、各ハンドシェイクチャンネルに対するハンドシェイクプロトコルの選択である。図６及び７の実施例は、各チャンネルに対し所謂ブロード４相ハンドシェイクプロトコルに基づく４相構成を示している。当然、チャンネル毎に異なるプロトコルを選択することができる。例えば、単線、２相、並びに早い（early）、広い（broad）及び遅い（late）４相プロトコルを使用することができる。
【００３４】
本発明による電子回路の他の実施例はパイプライン化された回路であり、その場合、論理回路はセクションに分割され、連続するセクションが記憶エレメントを介して結合される。クロック信号は、各セクションにより生成された結果がクロック期間の最後に斯かるセクションの終わりの記憶エレメントにロードされるようにさせる。次のクロック期間の間に、各セクションの結果は次のセクションに供給される。このようなパイプライン化された回路は、データ要素を記憶エレメントにロードし、次いで新たな結果を発生されるためのクロックのエッジの周辺で電力消費ピークを示す。本出願人による先のヨーロッパ特許出願第EP03103399.6号（代理人整理番号PHNL031096）では、セクションが逆流態様で駆動されるような、即ちパイプラインの出力セクションで開始し、該パイプラインの入力セクションに向かって動作するようなパイプライン化回路が提案されている。このタイミングアーキテクチャは、電力消費のピークを、単一のセクションの駆動により生じるピークまで減少させる。記憶エレメント当たりのレジスタの数は、パイプライン化された回路が他のセクションよりも大幅に多いレジスタを備えるセクションを有し得るという意味で変化し得る。全てのセクションが順に駆動されるにも拘わらず消費電力ピークの最大値が依然として高すぎる場合、斯様なセクションの記憶エレメントを、順に駆動されるような２以上の部分に分割することができる。このようにして、電力消費のピークを、許容可能な値より低くなるまで更に低減することができる。異なるセクションの順次の駆動と組み合わせた、単一セクションの２以上の部分の順次の駆動は、クロックされる回路及び自己時限型の回路の両者に使用することができる。
【００３５】
本発明による電子回路の他の実施例は、オペランド及び結果の両方がラッチされるような、例えば１２８ビット幅の加算器を有する。この場合、斯様な加算器に対するアクセスは典型的には：
【数３】
2007510997.tif 000005
の如きものとなる。このシーケンスにおける最後の演算は１２８ビットのみを並列にラッチするが、並列にラッチされる場合、上記オペランドは２倍のロード、即ち２５６ビットを含む。このような累積的ロードの余裕はないが、１２８ビットのロードは可能である場合、順次の駆動が考えられる：
【数４】
2007510997.tif 000006
２つのオペランドを順にラッチすることの欠点は、基となる加算器が２回値を求め、原理的に、２つの完全なキャリー桁上げを有し得る点にある。このように、オペランドの順次の更新は、加算器において電力消費ピークを誘起する。これは、少なくとも部分的に、下記の方法により回避することができる：
【数５】
2007510997.tif 000007
該方法において、Operand_i.low及びOperand_i.highは、オペランドビットの下位半部及び上位半部を各々示す。もし要するなら、電力消費のピークは、オペランド値を記憶するために２つのオペランドに対して３以上のラッチを並列に実行することにより更に低減することができる。結果として、電力消費のピークは、最大許容値より低くなるように制御することができる。極端な場合においては、上述したアイデアを反復的に適用することにより、オペランド及び結果がビット直列的に駆動されると共に、ビット間のスキューが２つのビット間のキャリー遅延に向かって整合され、かくして、加算器回路における不必要な遷移を防止することにより電流ピークのみならず、全エネルギ消費も最小化するような構成に到達することができる。
【００３６】
本発明による電子回路の代替的な他の実施例は、各記憶エレメントのレジスタが１つずつ駆動されるような例えばマイクロコントローラ等のパイプライン化された回路である。該電子回路の結果としての性能は、なかでも、単一の記憶エレメントの２つのレジスタの駆動の間の遅延と、並列に駆動される異なる記憶エレメントのレジスタの数とに依存して低くなるであろう。この様な実施例は、電子回路を待機（stand-by）期間中に動作状態に維持するために使用される。電力消費のピークは、全体の電力消費と同様に極めて低いであろう。
【００３７】
上述した実施例は、本発明を限定するというよりは解説するものであり、当業者であれば添付請求項の範囲から逸脱することなしに多くの代替実施例を設計することができるであろうことに注意すべきである。請求項において、括弧内に記載された如何なる符号も当該請求項を限定するものと見なしてはならない。また、“有する”なる文言は、請求項に記載されたもの以外の構成要素又はステップの存在を排除するものではない。また、単数形の構成要素は、複数の斯様な構成要素の存在を排除するものではない。また、幾つかの手段を列挙した装置の請求項において、これら手段の幾つかは１つ且つ同一の品目のハードウェアにより具現化することができる。また、或る手段が相互に異なる従属請求項で引用されているという単なる事実は、これら手段の組み合わせを有利に使用することができないことを示すものではない。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明による同期型電子回路を示す。
【図２】図２は、本発明による他の同期型電子回路を示す。
【図３】図３は、本発明による代替的な他の同期型電子回路を示す。
【図４】図４は、コントローラ回路に結合された記憶エレメントを示す。
【図５】図５は、本発明による自己時限型電子回路を示す。
【図６】図６は、本発明による他の自己時限型電子回路を示す。
【図７】図７は、本発明による代替的な他の自己時限型電子回路を示す。
【図８】図８は、２つのハンドシェイクチャンネルの順次駆動のためのハンドシェイク要素の一実施例を示す。
【図９】図９は、２つのハンドシェイクチャンネルの並列駆動のためのハンドシェイク要素の一実施例を示す。
【図１】
2007510997.tif 000008
【図２】
2007510997.tif 000009
【図３】
2007510997.tif 000010
【図４】
2007510997.tif 000011
【図５】
2007510997.tif 000012
【図６】
2007510997.tif 000013
【図７】
2007510997.tif 000014
【図８】
2007510997.tif 000015
【図９】
2007510997.tif 000016
【国際調査報告】
2007510997.tif 000017
2007510997.tif 000018