【手続補正書】
【提出日】平成28年2月12日(2016.2.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のセンサが配置されて成るセンサ部を有する第１半導体チップ、及び、
センサによって取得された信号を処理する信号処理部を有する第２半導体チップ、
を備えており、
第１半導体チップと第２半導体チップとは積層されており、
信号処理部の少なくとも一部は、空乏型電界効果トランジスタから構成されている電子デバイス。
【請求項２】
複数のセンサが配置されて成るセンサ部を有する第１半導体チップ、及び、
センサによって取得された信号を処理する信号処理部を有する第２半導体チップ、
を備えており、
第１半導体チップと第２半導体チップとは積層されており、
信号処理部は、高耐圧トランジスタ系回路及び低耐圧トランジスタ系回路から構成されており、
低耐圧トランジスタ系回路の少なくとも一部は、空乏型電界効果トランジスタから構成されている電子デバイス。
【請求項３】
高耐圧トランジスタ系回路とセンサ部とは、平面的に重なっており、
第２半導体チップにおいて、第１半導体チップのセンサ部と対向する高耐圧トランジスタ系回路の上方には遮光領域が形成されている請求項２に記載の電子デバイス。
【請求項４】
高耐圧トランジスタ系回路とセンサ部とは、平面的に重なっていない請求項２に記載の電子デバイス。
【請求項５】
センサはイメージセンサから成り、
固体撮像装置から成る請求項１乃至請求項４のいずれか１項に記載の電子デバイス。
【請求項６】
イメージセンサはＣＭＯＳイメージセンサから成る請求項５に記載の電子デバイス。
【請求項７】
空乏型電界効果トランジスタは、完全空乏型ＳＯＩ構造を有する請求項１乃至請求項６のいずれか１項に記載の電子デバイス。
【請求項８】
空乏型電界効果トランジスタは、部分空乏型ＳＯＩ構造を有する請求項１乃至請求項６のいずれか１項に記載の電子デバイス。
【請求項９】
空乏型電界効果トランジスタは、フィン構造を有する請求項１乃至請求項６のいずれか１項に記載の電子デバイス。
【請求項１０】
空乏型電界効果トランジスタは、深空乏化チャネル構造を有する請求項１乃至請求項６のいずれか１項に記載の電子デバイス。
【請求項１１】
信号処理部又は低耐圧トランジスタ系回路は、アナログ−デジタル変換器を含み、
アナログ−デジタル変換器の一部は、空乏型電界効果トランジスタから構成されている請求項１乃至請求項１０のいずれか１項に記載の電子デバイス。
【請求項１２】
アナログ−デジタル変換器は、シングルスロープ型アナログ−デジタル変換器、逐次比較型アナログ−デジタル変換器、又は、デルタ−シグマ変調型アナログ−デジタル変換器から成る請求項１１に記載の電子デバイス。
【請求項１３】
アナログ−デジタル変換器は、グレイコードカウンタを備えている請求項１１又は請求項１２に記載の電子デバイス。
【請求項１４】
アナログ−デジタル変換器は、複数のセンサに対して１つ設けられており、
シングルスロープ型アナログ−デジタル変換器から成るアナログ−デジタル変換器は、
ランプ電圧生成器、
センサによって取得されたアナログ信号と、ランプ電圧生成器からのランプ電圧とが入力される比較器、及び、
クロック供給部からクロックが供給され、比較器の出力信号に基づいて動作するカウンタ部、
を有し、
少なくともカウンタ部の一部は、空乏型電界効果トランジスタから構成されている請求項１１に記載の電子デバイス。
【請求項１５】
クロック供給部は、空乏型電界効果トランジスタから構成されている請求項１４に記載の電子デバイス。
【請求項１６】
信号処理部又は低耐圧トランジスタ系回路は、アナログ−デジタル変換器に接続されたクロック供給部を含み、
クロック供給部は、空乏型電界効果トランジスタから構成されている請求項１１乃至請求項１３のいずれか１項に記載の電子デバイス。
【請求項１７】
クロック供給部はＰＬＬ回路から構成されている請求項１６に記載の電子デバイス。
【請求項１８】
第２半導体チップには、更に、メモリ部が設けられている請求項１乃至請求項１７のいずれか１項に記載の電子デバイス。
【請求項１９】
メモリ部が設けられた第３半導体チップを更に備えており、
第１半導体チップ、第２半導体チップ及び第３半導体チップの順に積層されている請求項１乃至請求項１７のいずれか１項に記載の電子デバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
上記の目的を達成するための本開示の第２の態様に係る電子デバイスは、
複数のセンサが配置されて成るセンサ部を有する第１半導体チップ、及び、
センサによって取得された信号を処理する信号処理部を有する第２半導体チップ、
を備えており、
第１半導体チップと第２半導体チップとは積層されており、
信号処理部は、高耐圧トランジスタ系回路及び低耐圧トランジスタ系回路から構成されており、
低耐圧トランジスタ系回路の少なくとも一部は、空乏型電界効果トランジスタから構成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
そして、上記の好ましい構成において、アナログ−デジタル変換器は、シングルスロープ型アナログ−デジタル変換器、逐次比較型アナログ−デジタル変換器、又は、デルタ−シグマ変調型（ΔΣ変調型）アナログ−デジタル変換器から成る形態とすることができ、これらの好ましい構成、形態において、アナログ−デジタル変換器は、グレイコードカウンタを備えている形態とすることができる。但し、アナログ−デジタル変換器は、これらに限定するものではなく、フラッシュ型、ハーフ・フラッシュ型、サブレンジング型、パイプライン型、ビット・パー・ステージ型、マグニチュード・アンプ型等を挙げることもできる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
あるいは又、シングルスロープ型アナログ−デジタル変換器におけるタイミングチャートの別の例を図３に示す。列毎に配置された比較器５１において、センサ４０からのアナログ信号（信号レベルＶSig）が、階段状に変化する参照信号Ｖrefと比較される。このとき、アナログ信号（信号レベルＶSig）と参照信号Ｖrefのレベルが交差し、そして、比較器５１の出力が反転するまで、基準クロックＰＬＬＣＫを用いてカウンタ部５２でカウントが行われる。これにより、アナログ信号がデジタル信号に変換される（即ち、ＡＤ変換される）。カウンタ部５２はダウンカウンタから構成されている。ＡＤ変換は、アナログ信号の１度の読出しで２回行われる。即ち、第１回目は、センサ４０のリセットレベル（Ｐ相）のＡＤ変換が実行される。このリセットレベルＰ相にはセンサ毎のばらつきが含まれる。第２回目は、各センサ４０で得られたアナログ信号が信号線２６に読み出され（Ｄ相）、ＡＤ変換が実行される。このＤ相にもセンサ毎のばらつきが含まれるため、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関二重サンプリング（ＣＤＳ）処理を実現することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正の内容】
【００９４】
実施例３にあっても、センサ４０が所定数を単位としてユニット化され、センサユニット毎に接続部２４が設けられている。そして、第２半導体チップ３０上には、図１７に示すように、接続部２４に接続された信号線２６が設けられている。信号線２６には電流源３５が接続されている。更に、信号線２６毎にＡＤ変換器５０が設けられている。ＡＤ変換器５０は、比較器（ＣＯＭＰ）５１’、Ｎビット（Ｎは２以上の整数）のカウンタ部５２’、及び、ラッチ部５３’を有する。ＡＤ変換器５０におけるラッチ部５３’は、カウンタ部５２’のＮビット分の単位回路（ラッチ回路）から成り、比較器５１’及びカウンタ部５２’によってＡＤ変換され、カウンタ部５２’のアップ／ダウンのカウント動作によってＣＤＳ処理された１センサ分のデジタルデータ（画像データ）をラッチする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１５０
【補正方法】変更
【補正の内容】
【０１５０】
尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《電子デバイス：第１の態様》
複数のセンサが配置されて成るセンサ部を有する第１半導体チップ、及び、
センサによって取得された信号を処理する信号処理部を有する第２半導体チップ、
を備えており、
第１半導体チップと第２半導体チップとは積層されており、
信号処理部の少なくとも一部は、空乏型電界効果トランジスタから構成されている電子デバイス。
［Ａ０２］《電子デバイス：第２の態様》
複数のセンサが配置されて成るセンサ部を有する第１半導体チップ、及び、
センサによって取得された信号を処理する信号処理部を有する第２半導体チップ、
を備えており、
第１半導体チップと第２半導体チップとは積層されており、
信号処理部は、高耐圧トランジスタ系回路及び低耐圧トランジスタ系回路から構成されており、
低耐圧トランジスタ系回路の少なくとも一部は、空乏型電界効果トランジスタから構成されている電子デバイス。
［Ａ０３］高耐圧トランジスタ系回路とセンサ部とは、平面的に重なっており、
第２半導体チップにおいて、第１半導体チップのセンサ部と対向する高耐圧トランジスタ系回路の上方には遮光領域が形成されている［Ａ０２］に記載の電子デバイス。
［Ａ０４］高耐圧トランジスタ系回路とセンサ部とは、平面的に重なっていない［Ａ０２］に記載の電子デバイス。
［Ａ０５］センサはイメージセンサから成り、
固体撮像装置から成る［Ａ０１］乃至［Ａ０４］のいずれか１項に記載の電子デバイス。
［Ａ０６］イメージセンサはＣＭＯＳイメージセンサから成る［Ａ０５］に記載の電子デバイス。
［Ａ０７］空乏型電界効果トランジスタは、完全空乏型ＳＯＩ構造を有する［Ａ０１］乃至［Ａ０６］のいずれか１項に記載の電子デバイス。
［Ａ０８］空乏型電界効果トランジスタは、部分空乏型ＳＯＩ構造を有する［Ａ０１］乃至［Ａ０６］のいずれか１項に記載の電子デバイス。
［Ａ０９］空乏型電界効果トランジスタは、フィン構造を有する［Ａ０１］乃至［Ａ０６］のいずれか１項に記載の電子デバイス。
［Ａ１０］空乏型電界効果トランジスタは、深空乏化チャネル構造を有する［Ａ０１］乃至［Ａ０６］のいずれか１項に記載の電子デバイス。
［Ａ１１］信号処理部又は低耐圧トランジスタ系回路は、アナログ−デジタル変換器を含み、
アナログ−デジタル変換器の一部は、空乏型電界効果トランジスタから構成されている［Ａ０１］乃至［Ａ１０］のいずれか１項に記載の電子デバイス。
［Ａ１２］アナログ−デジタル変換器は、シングルスロープ型アナログ−デジタル変換器、逐次比較型アナログ−デジタル変換器、又は、デルタ−シグマ変調型アナログ−デジタル変換器から成る［Ａ１１］に記載の電子デバイス。
［Ａ１３］アナログ−デジタル変換器は、グレイコードカウンタを備えている［Ａ１１］又は［Ａ１２］に記載の電子デバイス。
［Ａ１４］アナログ−デジタル変換器は、複数のセンサに対して１つ設けられており、
シングルスロープ型アナログ−デジタル変換器から成るアナログ−デジタル変換器は、
ランプ電圧生成器、
センサによって取得されたアナログ信号と、ランプ電圧生成器からのランプ電圧とが入力される比較器、及び、
クロック供給部からクロックが供給され、比較器の出力信号に基づいて動作するカウンタ部、
を有し、
少なくともカウンタ部の一部は、空乏型電界効果トランジスタから構成されている［Ａ１１］に記載の電子デバイス。
［Ａ１５］クロック供給部は、空乏型電界効果トランジスタから構成されている［Ａ１４］に記載の電子デバイス。
［Ａ１６］信号処理部又は低耐圧トランジスタ系回路は、アナログ−デジタル変換器に接続されたクロック供給部を含み、
クロック供給部は、空乏型電界効果トランジスタから構成されている［Ａ１１］乃至［Ａ１３］のいずれか１項に記載の電子デバイス。
［Ａ１７］クロック供給部はＰＬＬ回路から構成されている［Ａ１６］に記載の電子デバイス。
［Ａ１８］第２半導体チップには、更に、メモリ部が設けられている［Ａ０１］乃至［Ａ１７］のいずれか１項に記載の電子デバイス。
［Ａ１９］メモリ部が設けられた第３半導体チップを更に備えており、
第１半導体チップ、第２半導体チップ及び第３半導体チップの順に積層されている［Ａ０１］乃至［Ａ１７］のいずれか１項に記載の電子デバイス。
［Ｂ０１］信号処理部は、アナログ−デジタル変換器、メモリ部、データ処理部、電流源及び制御部を備えており、
アナログ−デジタル変換器によってデジタル化されたデジタルデータは、フレームレートよりも速い第１速度でメモリ部に転送され、
データ処理部は、メモリ部から第１速度よりも遅い第２速度でデジタルデータを読み出し、
制御部は、メモリ部からデジタルデータが読み出されるとき、電流源の動作及び少なくともアナログ−デジタル変換器の動作を停止する［Ａ０１］に記載の電子デバイス。
［Ｂ０２］制御部は、電流源の動作及びアナログ−デジタル変換器の動作を垂直同期信号の単位で停止する［Ｂ０１］に記載の電子デバイス。
［Ｂ０３］信号処理部は、センサ部の各センサからセンサ行毎に読み出されるアナログ信号に対して、センサ列の単位で並列に信号処理を行う［Ｂ０１］又は［Ｂ０２］に記載の電子デバイス。
［Ｂ０４］信号処理部は、
アナログ−デジタル変換器でデジタル化されたデジタルデータをラッチするデータラッチ部、及び、
データラッチ部から出力されるデジタルデータをパラレルデータからシリアルデータに変換するパラレル−シリアル変換部、
を有しており、
アナログ−デジタル変換器でデジタル化されたデジタルデータをメモリ部にパイプライン転送する［Ｂ０３］に記載の電子デバイス。
［Ｂ０５］信号処理部は、１水平期間内にアナログ−デジタル変換器によるデジタル化処理を行い、デジタル化されたデジタルデータを次の１水平期間内にデータラッチ部へ転送する［Ｂ０４］に記載の電子デバイス。
［Ｂ０６］信号処理部は、１水平期間内にアナログ−デジタル変換器によるデジタル化処理を行い、デジタル化されたデジタルデータを次の１水平期間内にデータラッチ部及び列デコーダを介してメモリ部へ転送する［Ｂ０４］に記載の電子デバイス。
［Ｂ０７］信号処理部は、
アナログ−デジタル変換器でデジタル化されたデジタルデータをラッチするデータラッチ部、
データラッチ部から出力されるデジタルデータを圧縮するデータ圧縮部、及び、
データ圧縮部から出力されるデジタルデータをパラレルデータからシリアルデータに変換するパラレル−シリアル変換部、
を有しており、
アナログ−デジタル変換器でデジタル化されたデジタルデータをメモリ部にパイプライン転送する［Ｂ０３］に記載の電子デバイス。
［Ｂ０８］信号処理部は、１水平期間内にアナログ−デジタル変換器によるデジタル化処理を行い、デジタル化されたデジタルデータを次の１水平期間内にデータラッチ部へ転送する［Ｂ０７］に記載の電子デバイス。
［Ｂ０９］信号処理部は、１水平期間内にアナログ−デジタル変換器によるデジタル化処理を行い、デジタル化されたデジタルデータを次の１水平期間内にデータラッチ部及び列デコーダを介してメモリ部へ転送する［Ｂ０７］に記載の電子デバイス。
［Ｂ１０］信号処理部は、アナログ−デジタル変換器を２つ以上有し、２つ以上のアナログ−デジタル変換器において並列的にデジタル化処理を行う［Ｂ０１］乃至［Ｂ０９］のいずれか１項に記載の電子デバイス。
［Ｂ１１］２つ以上のアナログ−デジタル変換器は、センサ部の信号線の延びる方向の両側に分けて配置されている［Ｂ１０］に記載の電子デバイス。
［Ｂ１２］信号線に接続されている電流源、信号処理部、及び、メモリ部は、所定数のセンサを単位としたセンサユニット毎に設けられており、
信号処理部は、センサユニット毎にセンサから読み出されるアナログ信号に対して並列に信号処理を行う［Ｂ０１］乃至［Ｂ１１］のいずれか１項に記載の電子デバイス。
［Ｂ１３］信号処理部は、センサユニット毎に所定数のセンサから読み出されるアナログ信号に対して所定の順番で信号処理を行う［Ｂ１２］に記載の電子デバイス。
［Ｂ１４］データ処理部は、メモリ部に対して列アドレスを指定するデコーダと、指定した列アドレスのデジタルデータを読み出すセンスアンプとを有し、
センスアンプ及びデコーダを通してメモリ部からデジタルデータを読み出す［Ｂ０１］乃至［Ｂ１３］のいずれか１項に記載の電子デバイス。
［Ｂ１５］データ処理部は、露光期間中にメモリ部からデジタルデータを読み出す［Ｂ０１］乃至［Ｂ１４］のいずれか１項に記載の電子デバイス。
［Ｂ１６］制御部は、信号線に接続された電流源の動作を停止するとき、信号線と電流源との間の電流パスを遮断する［Ｂ０１］乃至［Ｂ１５］のいずれか１項に記載の電子デバイス。
［Ｂ１７］制御部は、信号線と電流源との間の電流パスを遮断するとき、信号線に固定電位を与える［Ｂ１６］に記載の電子デバイス。