(57)【要約】【課題】本発明は、完全にデジタルで実装される差動位相検出器と、該差動位相検出器のための補間器に関する。【解決手段】本発明によると、４つの光検出器のデジタル化された信号（Ａ、Ｂ、Ｃ、Ｄ）からトラッキング誤差信号を生成する差動位相検出器は、デジタル化された信号（Ａ、Ｂ、Ｃ、Ｄ）を時間多重するマルチプレクサと、時間多重されたデジタル化信号（Ａ、Ｂ、Ｃ、Ｄ）からサンプルを同期化するためのデマルチプレクサ／補間器を含む。デマルチプレクサ／補間器は、好ましくは、４個の信号の時間多重信号を受信し、時間多重信号の半分の速度である４チャネルの信号を生成する。【選択図】図９
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【特許請求の範囲】
【請求項１】
Ｎ個の信号の時間多重信号を受信し、時間多重信号の１／Ｄの速度、ここでＤはＮの整数である因数、であるＮチャネルの信号を生成すること、
を特徴とする結合されたデマルチプレクサと補間器。
【請求項２】
４個の信号の時間多重信号を受信し、時間多重信号の半分の速度である４チャネルの信号を生成する請求項１に記載の結合されたデマルチプレクサと補間器。
【請求項３】
４つの光検出器のデジタル化された信号（Ａ、Ｂ、Ｃ、Ｄ）からトラッキング誤差信号を生成するための差動位相検出器であって、
時間多重されたデジタル信号（Ａ、Ｂ、Ｃ、Ｄ）からサンプルを同期化するためのデマルチプレクサ／補間器を含むことを特徴とする差動位相検出器。
【請求項４】
データ信号（ＨＦ）を生成するため、デマルチプレクサ／補間器からの同期化されたサンプルを加算する加算手段を有することを特徴とする請求項３に記載の差動位相検出器。
【請求項５】
補間により生じる高周波信号の減衰を補償するための手段を有する請求項３又は４に記載の差動位相検出器。
【請求項６】
デマルチプレクサ／補間器は、Ｎ個の信号の時間多重信号を受信し、時間多重信号の１／Ｄの速度、ここでＤはＮの整数である因数、であるＮチャネルの信号を生成すること、
を特徴とする請求項３から５のいずれか１項に記載の差動位相検出器。
【請求項７】
デマルチプレクサ／補間器は、４個の信号の時間多重信号を受信し、時間多重信号の半分の速度である４チャネルの信号を生成すること、
を特徴とする請求項６に記載の差動位相検出器。
【請求項８】
Ｎ個の信号の時間多重信号を受信するステップと、
時間多重信号の１／Ｄの速度、ここでＤはＮの整数である因数、であるＮチャネルの信号を生成するステップと、
を有する結合されたデマルチプレクサと補間器での方法。
【請求項９】
４つの光検出器の出力信号（Ａ、Ｂ、Ｃ、Ｄ）をデジタル化するステップと、
デジタル化された信号（Ａ、Ｂ、Ｃ、Ｄ）を時間多重するステップと、
デマルチプレクサ／補間器で、時間多重されているデジタル化された信号（Ａ、Ｂ、Ｃ、Ｄ）のサンプルを同期化するステップと、
デジタル化及び同期化された信号からトラッキング誤差信号を生成するステップと、
を有する差動位相検出器での方法。
【請求項１０】
請求項３から７のいずれか１項に記載の差動位相検出器を含む、あるいは、請求項９に記載の方法を実行することを特徴とする光記録媒体の記録及び／又は再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、差動位相検出器に関する。より詳細には、本発明は、完全にデジタルで実装される差動位相検出器と、該差動位相検出器のための補間器と、該差動位相検出器を使用した記録媒体の記録再生装置に関する。
【背景技術】
【０００２】
ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）の再生のために、4つの光検出器Ａ、Ｂ、Ｃ及びＤからの信号が、再生器のフロントエンドで再生される。これらの信号は、合成信号（Ａ＋Ｂ＋Ｃ＋Ｄ）である高周波の主ビーム、つまり、データ信号（ＨＦ）の生成と、差動位相検出（ＤＰＤ）のために利用される。トラック上のランド及びピットの検出のためには、データ信号ＨＦの使用で十分である。データ信号はデジタル領域で処理されるので、データ信号ＨＦは、適切なアナログデジタル変換器（ＡＤＣ）を用い高速にデジタル化される。
【０００３】
トラッキング誤差信号を生成するサーボ制御部を正しくトラッキングするため、光検出器からの４つの独立した信号Ａ、Ｂ、Ｃ及びＤが必要である。トラッキング誤差信号の生成のために、一般的に、差動位相検出が用いられる。この技術は、光検出器からの信号Ａ、Ｂ、Ｃ、Ｄ間の位相差の測定に基づいている。位相差は、信号エッジ間の時間差を見ることにより評価される。
【０００４】
差動位相検出のために、幾つかの技術を適用できる。アナログデジタル混合法を適用する場合、通常、幾つかのアナログ処理の後、２値デジタル信号の構成のために、比較器を使用する。更なるアナログデジタル変換器は差動位相検出に必要ではない。この様なアプローチを図1に示す。図示した回路のデジタル部は、サンプリングされたデジタル信号の遷移間のクロックサイクルを測定する。ここで、サンプリングされたデジタル信号は、アナログ部にあり、所定の閾値を超える又は下回る信号遷移を検出する高速な比較器で得られるものである。一般的に、比較器は高速な１ビットのアナログデジタル変換器と考えることができる。比較器は、ノイズにより非常に簡単に出力を切り替えるかもしれない。よって、比較器は重要な部品であり、そのヒステリシスは、間違った遷移を避けるためにノイズに対する適切な調整が行わなければならない。このアプローチの他の制限は、時間遅延の正確な測定のために、クロック周波数を高くしなければならないことである。特許文献１に記載の解決法は、サンプリングクロックの時間分解能の制限に対し、トラッキング誤差信号の分解能の増加とノイズ耐性の相関を利用している。
【０００５】
間違った遷移から保護するために適切なステートマシーンの利用を考慮した特許文献２に記載の他の解決法を図２に示す。しかしながら、この解決法は、デジタルクロックサイクル内で信号エッジの位相を測定する特別な位相測定ユニット（ＰＭ）（図２のＰＭセル）を必要とする。位相情報を用いることで、位相比較器の分解能は、クロックサイクルより高くなる。アナログフロントエンドは、等化器と、スライスレベル生成器からの閾値（スライスレベル）を用いて４つの信号をデジタル化する比較器とを備えている。位相測定セルは、入力２値信号をサンプリングし、クロックサイクル内のエッジの位相を評価する。位相比較器は、位相測定セルからの正確なエッジ位置についてのデジタル情報を受信し、１組の入力信号間の位相差を測定するために上述したステートマシーンを使用する。出力フィルタは、位相測定でのエッジがないときのクロックサイクルに挿入される値０を滑らかにすることで、位相差測定の補間を行う。スライスレベル生成器は、上述したエッジ情報を用い、適切な値を比較器に設定するデジタルユニットである。スライスレベルは、適切なデジタルアナログ変換器により、アナログフロントエンド内においてアナログ領域に変換される。
【０００６】
一方、完全にデジタルでの実装がなされると、４つの検出器Ａ、Ｂ、Ｃ及びＤからの独立した信号のデジタル化に、４つのアナログデジタル変換器が必要となる。データ信号ＨＦの生成のための加算は、４つのデジタル信号Ａ、Ｂ、Ｃ、Ｄを加算することによりデジタル領域で実行されるため、上述したデータ信号ＨＦのためのアナログデジタル変換器はもはや必要とされない。この解決法を図３から図５に示す。
【０００７】
【特許文献１】米国特許第５９５６３０４号明細書
【特許文献２】欧州特許出願公開第１０５８２４４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、完全にデジタル化された差動位相検出器のための別の解決法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明によると、図６に示す様に、４つのアナログデジタル変換器の代わりに、４倍速い速度の単一のアナログデジタル変換器を使用する。しかしながら、アナログデジタル変換器が、４つの信号を異なる時間位置にてサンプリングするという問題が生じる。結果、信号間の位相シフトが、データ信号ＨＦの生成と、差動位相検出のための位相差の正確な計算に重大な影響を与える。チャネルごとに異なる位相シフトを補償するために、４つの信号に同期した新しいサンプル値を生成する補間器が必要となる。これらのサンプルはアナログデジタル変換器のサンプリング速度の半分の速度が必要である。
【００１０】
同期サンプルを生成するため、効果的な補間を実行し、アナログデジタル変換器の速度にアップサンプリングする公知のポリフェーズ法を、各信号に適用する解決法が存在する。この解決法を図７に示す。更に、必要なサンプリング速度を考慮し、サンプル値は、係数２のデシメーション（２分の１への間引き）が行われる。明らかに、補間器は、デシメータで除去される値を計算する。よって、より効果的なポリフェーズ法が望まれる。
【００１１】
本発明の更なる目的は、新しいポリフェーズ構成を提供することである。
【００１２】
本発明によるポリフェーズ構成は、出力するデシメーション係数が、Ｎに対する整数の因数であるとき、Ｎチャネルの多重された信号の位相シフトを補償する。この新しい構成は、広範囲で有効であり、上記問題を大変効果的に解決する。
【００１３】
該構成の典型的な実施形態は、４つの信号が生成され、出力でデシメーションが必要なＤＶＤ再生器への適用である。
【発明を実施するための最良の形態】
【００１４】
本発明のより良い理解のために、最良の実施形態について図面を用いて詳細に説明する。本発明は、以下の実施形態に限定されるものではなく、本発明の特徴については、本発明の範囲から逸脱しない結合及び／又は修正がなされ得るものである。
【００１５】
差動位相検出のために、４つの信号Ａ、Ｂ、Ｃ、Ｄはデジタル化され、アナログ比較器を使用せずに、デジタル領域にて信号エッジが測定される。デジタル比較器は、２つの入力信号の差の出力から符号ビットを抽出するのみであり、非常に単純である。デジタル比較器は、スライスレベル生成器より、デジタルアナログ変換器なしに、デジタルレベルを直接受信する。差動位相検出器のフロントエンドは、完全にデジタルである。それは、比較器と、スライスレベル生成器と、位相測定器を備えている。１チャネル分のその様なデジタルフロンエンドを図３に示す。
【００１６】
時間分解能は、隣接サンプル値を用いて遷移の正確な時間を計算することで、サンプリングクロック以上に増加させる。位相は、信号の符号が変化したときのみ測定される。ＸＯＲにより入力信号のエッジを見つけ、結果として生じるイネーブル信号により位相計算を開始する。
【００１７】
位相計算の１次の近似は、
【００１８】
【数１】
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であり、ここにχｎｅｗは、ゼロ交差後の信号値、χｏｌｄは、ゼロ交差前の信号値、Ｎｐｈはクロックサイクル内の位相レベル数である。上記位相計算は、図４に示す線形補間を示している。
【００１９】
線形補間は、補間された信号に線形歪みをもたらし、理想的な補間ではない。この歪みは信号スペクトラムの高周波部の減衰に等しい。しかしながら、この歪みは、高周波を増加させる等化器により補償可能である。
【００２０】
差動位相検出器のため、図５に示す様に、上述したフロントエンドを、各検出器からの信号それぞれに１つ、計４つを並列に使用する。データ信号ＨＦは差動位相検出器のためと同じアナログデジタル変換器を使用して生成される。４つの信号Ａ、Ｂ、Ｃ、Ｄはデジタル領域にて加算される。
【００２１】
非常に高速なアナログデジタル変換器を考慮し、サンプリング速度ＦＡＤＣ´である４つのアナログデジタル変換器の代わりに、４倍のサンプリング速度（ＦＭＵＸ＿ＡＤＣ＝４×ＦＡＤＣ´）を持つ単一のアナログデジタル変換器を、アナログ領域で４つの信号を切り替えるマルチプレクサの後に使用できる。このアプローチを図６に示す。アナログデジタル変換器は、４つの信号を異なる時間にサンプリングするため、結果として生じる位相シフトを補償しなければならない。これは、４つ信号の補間処理により実現される。さもないと、位相測定及びデータ信号ＨＦの生成前に許容できない誤差が生じる。
【００２２】
上述したアプローチのために、デマルチプレクサ／補間器という、新しいブロックが必要となる。該ブロックは以下の機能を有する。
−４つの信号の分離。
−高速で信号の補間を行うことによるサンプリングクロックの位相シフト補償。
−差動位相検出器及びデータ信号ＨＦの後処理のために必要なサンプリング速度に、サンプリング速度ＦＯＵＴを変更。
【００２３】
差動位相検出器の入力において、高速なサンプリング速度を持つことは好ましく、さもないと、線形補間により生ずる歪み補償することは困難になる。データ信号ＨＦの生成のためにも、高速なサンプリング速度を持つことは好ましい。一般的に、アナログデジタル変換器のサンプリング速度に対し半分のサンプリング速度、
ＦＯＵＴ＝ＦＭＵＸ＿ＡＤＣ／２
で十分である。結果として、補間器の出力では、アナログデジタル変換器のサンプリング速度に対し、半分の速度でのサンプリングが要求される。同期出力サンプルを生成するため、デマルチプレクサ／補間器は、３つのステップで３つの機能、つまり、４つに分離、４倍に補間、１／２へのダウンサンプリングを、実行する。
【００２４】
デマルチプレクサ／補間器は、上述した３つのステップを実行する手段を提供する必要がある。よって、図７に示すデマルチプレクサ／補間器は、
−低速（ＦＭＵＸ＿ＡＤＣ／４）な４つの信号に分離するデマルチプレクサ。
−補間のための公知のポリフェーズ法を用いて、各信号を４倍の速さ（ＦＭＵＸ＿ＡＤＣ）にアップサンプリングする、それぞれがＦＭＵＸ＿ＡＤＣ´で動作する４つの補間器。
−前段の補間器フィルタがエイリアスを回避するのに十分であるため、フィルタなしに信号を半分の速度（ＦＭＵＸ＿ＡＤＣ／２）にダウンサンプリングする４つのデシメータ。
を有している。
【００２５】
図７において、Ｐ０、Ｐ１、Ｐ２、Ｐ３は、各ポリフェーズ補間器のサブフィルタである。これらのサブフィルタは、初期スペクトラムの周期的な繰り返しを防ぐプロトタイプフィルタＰのデシメート版であり、ｎ＝１、・・・、Ｎｓに対し、
Ｐ０（ｎ）＝Ｐ（４・ｎ）
Ｐ０（ｎ）＝Ｐ（４・ｎ＋１）
Ｐ０（ｎ）＝Ｐ（４・ｎ＋２）
Ｐ０（ｎ）＝Ｐ（４・ｎ＋３）
である。ここで、Ｎｓは各サブフィルタのタップの最大数である。ポリフェーズ補間器のサブフィルタでの内部遅延は、単一組の遅延を形成するためまとめられる。この様に、等価な構成が、図８に示す少数の遅延ブロックを設ける方法により実現できる。ブロックＰＣ０、ＰＣ１、ＰＣ２、ＰＣ３（ＰＣはポリフェーズ計算ユニットを意味する）は、上述したサブフィルタの計算機能のみを含む。遅延の挿入は、サブフィルタから、入力信号のＮｓ遅延バージョンを出力する単一の遅延ブロックに移される。ここで、Ｎｓは各サブフィルタのタップの最大数である。これらＮｓ個の信号は、各サブフィルタの計算ユニットの入力に導かれる。計算ユニットは、サブフィルタの係数による乗算機能と、加算機能を含んでいる。計算ユニットの出力は、完全な速度（ＦＭＵＸ＿ＡＤＣ）で動作するマルチプレクサによって４回に１回のみ使用されるので、計算ユニットは低速（ＦＭＵＸ＿ＡＤＣ／４）で動作する。
【００２６】
明らかに補間器はデシメータで除去される値を計算する。よって、より効果的なポリフェーズ方法が望まれる。４つのチャネルの位相シフトを補償する、その様なポリフェーズ構成を図９に示す。本発明によると、その構成は、デマルチプレクサと、補間器フィルタと、デシメータを統合し、よって、デシメータで除去されるサンプル値の計算を避けている。本方法は、４つの出力信号の速度で動作し、ポリフェーズパスの繰り返しを避けるため、１組の信号を時間多重したポリフェーズパスを利用している。各ポリフェーズパスは、出力信号速度（ＦＭＵＸ＿ＡＤＣ／２）で動作する。各遅延ブロックは、以前の１組のブロックを統合したもので、出力はインタリーブされ、２倍の長さ（２・Ｎｓ）を持ち、２倍の速度（ＦＭＵＸ＿ＡＤＣ／２）で動作する。この構成の利点の１つは、使用する資源が少なくなることである。実際、計算ユニット（ＰＣ）は、図８に示す構成に比べ、４の係数で減少している。前述した構成と比較しての４の係数を説明する理由としては２つ、
−計算ユニットが２倍の速度で使用される。
−計算ユニットがサブサンプリングで除去される半分のサンプル値を計算しない。
がある。第１の理由は、他の方法でも得ることができ、１番目の２の係数を得る。第２の理由はより重要で、この方法の効果を特徴づけ、更なる２の係数を得る。結果として全係数は４となる。
【００２７】
この新しい方法を説明するために、図１０に示す時間波形が役に立つ。この図において、処理遅延は無視し、計算されたサンプル値は、必要とされる時間位置に配置している。
【００２８】
アナログデジタル変換器からのサンプル値（ＡＤＣ  ｏｕｔ  ｄａｔａ）は、サンプリング速度ＦＭＵＸ＿ＡＤＣで到着する。４つの信号を分離するデマルチプレクサの代わりに、より小さなデマルチプレクサが使用される。２つの光検出器から来た信号（Ａ及びＣデータ）は、デマルチプレクサの出力で依然結合されたままである（ＤＥＭＵＸ  ｏｕｔ  ＡＣ）。残りの２つの光検出器から来た信号（Ｂ及びＤデータ）も同様である（ＤＥＭＵＸ  ｏｕｔ  ＢＤ）。遅延がないと仮定すると、理想的なデマルチプレクサは、出力サンプル（ＤＥＭＵＸ  ｏｕｔ  ＡＣと、ＤＥＭＵＸ  ｏｕｔ  ＢＤ）を、元来の位置に正確に配置する。４チャネルの新しい出力値は、ＦＭＵＸ＿ＡＤＣ／２の速度が必要となる。これらの値は、Ａ１、Ｃ１、Ａ２、Ｃ２、・・・の時間位置で計算される。例えば、サブフィルタＰ０が３タップ、その他のサブフィルタが２タップずつである９タップのプロトタイプフィルタを仮定すると、Ｃ２の時間位置で、
−ポリフェーズ計算ユニットＰＣ０は、Ｃ１２３を計算する。図１０においてＣ１２３の太字の２は、入力値Ｃ２に対応する中間の係数のより高い値を表現している。
−ポリフェーズ計算ユニットＰＣ２はＡ２３を計算する。
−ポリフェーズ計算ユニットＰＣ１は、Ｂ２３を計算する。図１０においてＢ２３の太字の２は、Ｂ２３を必要とする時間位置により近い入力値Ｂ２に対応する係数のより高い値を表現している。
−ポリフェーズ計算ユニットＰＣ３は、Ｄ１２を計算する。図１０においてＤ１２の太字の２は、Ｄ１２を必要とする時間位置により近い入力値Ｄ２に対応する係数のより高い値を表現している。
【００２９】
総てのポリフェーズ計算ユニットは、時間多重されたサンプル値から、一度に１チャネル分のサンプル値を抽出する遅延ブロックからの信号を必要とする。
【００３０】
４つの計算値は、４つの出力マルチプレクサに入力される。Ａ３に対応する時間位置において、ポリフェーズ計算ユニットＰＣ０はＡチャネルのために使用され、ポリフェーズ計算ユニットＰＣ２はＣチャネルのために使用される。もし、Ａ及びＣチャネルが計算ユニットの入力において、時間多重で受信されるなら、計算ユニットの２重化を避けることができる。Ｂ及びＤチャネルについても同様である。よって、入力にあるデマルチプレクサは、４つでなく２つに信号を分離する。更に、Ｄ２及びＢ３に対応する時間位置での補間値の計算は必要ではない。図８に示す構成では、補間値が計算され除去されている。図９に示す構成では、この不必要な計算を避けることができる。
【００３１】
もちろん、図１０に示す理想的な状態は、適切な補間を示すためのものであり、実際にはまだ可能でない入力値を使用しているので実際的ではない。現実的な状態を図１１に示す。ここで、総ての信号は、ＦＭＵＸ＿ＡＤＣ／２のクロックに同期している。デマルチプレクサの２つの出力は、遅延され、それぞれ同期化されている。ＰＣ０ｏｕｔとＰＣ２ｏｕｔは、Ｃ１２３の計算に必要なＣ３が利用可能となるまで、更に、２クロックだけ遅延されている。更に、図１０に示す様に、ＡとＣの出力サンプルがＢとＤのサンプルと同期することを保証するため、ＰＣ０ｏｕｔとＰＣ２ｏｕｔの出力は、更に、１クロック遅延される。上述した総ての遅延は、図９のブロック図に示されている。
【００３２】
上記方法は、多重された信号内のチャネル数が４ではなくＮ、サブサンプリング係数が２ではなくＤ、ここで、ＤはＮの整数の因数、に拡張可能である。２つの簡単な例として、Ｎ＝４で、Ｄ＝１とＤ＝Ｎの場合を図１２と図１３に示す。更に、Ｎ＝８でＤ＝４の場合を図１４に示す。
【００３３】
結論として、
−ポリフェーズ計算ユニットの数は、常にＮに等しい。
−入力のデマルチプレクサは、サブサンプリング係数をＤとすると、出力速度として同じサンプリング速度のＳ＝Ｄ個の信号に分離する。
−遅延ブロック数はＳ。
−出力マルチプレクサ数はチャネル数に等しく、各マルチプレクサはＩ＝Ｎ／Ｄの入力の選択を行う（もちろん、マルチプレクサはＮ＝Ｄのとき必要ではない。）。
以上の考察により、任意のＮ及びＤに対してデマルチプレクサ／補間器を設計することができる。
【図面の簡単な説明】
【００３４】
【図１】差動位相検出のアナログデジタル混合法を示す図である。
【図２】差動位相検出の他のアナログデジタル混合法を示す図である。
【図３】１チャネル分の差動位相検出のための、アナログデジタル変換器及びデジタルフロントエンドを示す図である。
【図４】線形補間により生ずるひずみと、理想的な補間との比較を示す図である。
【図５】差動位相検出器とデータ信号生成のフルデジタル実装を示す図である。
【図６】マルチプレクサを用いた差動位相検出器とデータ信号生成のフルデジタル実装を示す図である。
【図７】３段階のポリフェーズ実装を示す図である。
【図８】必要なメモリを削減した３段階のポリフェーズ実装を示す図である。
【図９】本発明による多重信号の位相補償のためのポリフェーズ法を４チャネル構成の場合で示す図である。
【図１０】処理遅延を無視した理想的な補間のタイミングダイアグラムである。
【図１１】処理遅延を考慮した補間のタイミングダイアグラムである。
【図１２】４チャネルでデシメーション係数が１のポリフェーズ法を示す図である。
【図１３】４チャネルでデシメーション係数が４のポリフェーズ法を示す図である。
【図１４】８チャネルでデシメーション係数が４のポリフェーズ法を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2007510243.tif 000014
【図１２】
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【図１３】
2007510243.tif 000016
【図１４】
2007510243.tif 000017
【国際調査報告】
2007510243.tif 000018
2007510243.tif 000019
2007510243.tif 000020