(57)【要約】  半導体デバイスの生産方法であって、（ａ）半導体基板を準備し、（ｂ）適当な注入によって、第１の深さを有する第１のアモルファス層を前記半導体基板の最上層に作成し、（ｃ）第１のドーピングプロファイルを伴う前記第１のアモルファス層を設けるために前記半導体基板の中に第１のドーパントを注入し、（ｄ）前記第１のアモルファス層を部分的に再成長させ、前記第１の深さより小さい第２の深さを有する第２のアモルファス層を形成し、前記第１のドーパントを活性化する第１の固相エピタキシャル再成長作用を適用し、（ｅ）前記第１のドーピングプロファイルより高いドーピング濃度を伴う第２のドーピングプロファイルを伴う前記第２のアモルファス層を設けるために前記半導体基板の中に第２のドーパントを注入し、（ｆ）前記第２のアモルファス層を再成長させ、前記第２のドーパントを活性化するために、第２の固相エピタキシャル再成長作用を適用することを含む半導体デバイスの生産方法。
2007515066.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスの生産方法であって、
（ａ）半導体基板を準備し、
（ｂ）適当な注入によって、第１の深さを有する第１のアモルファス層を前記半導体基板の最上層に作成し、
（ｃ）第１のドーピングプロファイルを伴う前記第１のアモルファス層を設けるために前記半導体基板の中に第１のドーパントを注入し、
（ｄ）前記第１のアモルファス層を部分的に再成長させ、前記第１の深さより小さい第２の深さを有する第２のアモルファス層を形成し、前記第１のドーパントを活性化する第１の固相エピタキシャル再成長作用を適用し、
（ｅ）前記第１のドーピングプロファイルより高いドーピング濃度を伴う第２のドーピングプロファイルを伴う前記第２のアモルファス層を設けるために前記半導体基板の中に第２のドーパントを注入し、
（ｆ）前記第２のアモルファス層を再成長させ、前記第２のドーパントを活性化するために、第２の固相エピタキシャル再成長作用を適用すること
を含む半導体デバイスの生産方法。
【請求項２】
請求項１に記載の半導体デバイスの生産方法において、前記半導体基板はＳｉ基板であって、前記作用（ｂ）は、Ｇｅ、ＧｅＦ２、Ｓｉ、Ａｒ又はＸｅ原子のうち少なくとも１つを用いて行われる半導体デバイスの生産方法。
【請求項３】
請求項２に記載の半導体デバイスの生産方法において、前記作用（ｂ）は、１０１５ ａｔｏｍｓ／ｃｍ２のドーズ量及び２ｋｅＶと３０ｋｅＶの間のエネルギーで、Ｇｅを用いて行われる半導体デバイスの生産方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体デバイスの生産方法において、前記作用（ｃ）は、３ｋｅＶと１０ｋｅＶの間のエネルギー及び１０１４ａｔｏｍｓ／ｃｍ２のドーズ量で、Ｂ、Ｐ、Ａｓ及びＩｎのうち少なくとも１つを用いて行われる半導体デバイスの生産方法。
【請求項５】
請求項５に記載の半導体デバイスの生産方法において、前記作用（ｄ）は、５５０〜７５０℃で数秒間行われる半導体デバイスの生産方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体デバイスの生産方法において、前記作用（ｅ）は、０．５ｋｅＶと３ｋｅＶの間のエネルギー及び１０１５ａｔｏｍｓ／ｃｍ２のドーズ量で、Ｂ、Ｐ、Ａｓ及びＩｎのうち少なくとも１つを用いて行われる半導体デバイスの生産方法。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体デバイスの生産方法において、最初のドーパントは、前記作用（ｂ）の前に、前記第１のアモルファス層よりも深く広がっているＨＡＬＯインプラント領域を設けるために注入される半導体デバイスの生産方法。
【請求項８】
固相エピタキシャル再成長技術によって作られる半導体デバイスであって、第１の導電性プロファイルを有する第１の領域及び第２の導電性プロファイルを有する第２の領域を伴う半導体基板を含み、前記第２の領域は６〜１２ｎｍの厚さを有し、前記半導体基板の最上面に隣接して配置され、前記第１の領域は２〜６ｎｍの厚さを有し、前記第２の領域に隣接して配置され、前記第２の導電性プロファイルは、前記第１の導電性プロファイルより低い導電性を有する半導体デバイス。
【請求項９】
請求項８に記載のデバイスを含む金属酸化膜半導体デバイス。
【請求項１０】
請求項８又は９に記載の半導体デバイスを備えた装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浅い接合を形成するために固相エピタキシャル再成長技術が用いられる半導体デバイスの生産方法に関する。
【背景技術】
【０００２】
ＳＰＥＲ技術は、現在、米国ＵＳ−Ａ−６０６３６８２号公報によって開示されている。この先行技術文献によれば、重イオンは、シリコン基板の中に注入される。注入された重イオンは、基板の最上面にアモルファス層を作る。アモルファス層にはチャネルが無い。次に、シリコン注入ステップは、基板の最上層の侵入型原子と比較して過剰な空格子点を作るために行われる。アモルファス化された（ａｍｏｒｐｈｉｚｅｄ）シリコン層にはチャネルが無いので、注入の深さは、このアモルファス化されたシリコン層に主に制限される。
【０００３】
将来のＣＭＯＳ技術に対する最も期待されるアプローチの１つは低温処理である。このことは、例えば、金属ゲート及び熱量を減らす必要のある接合形状等、いくつかの理由が原因である。固相エピタキシャル再成長（ＳＰＥＲ）によって形成される非常に浅い（Ｕｌｔｒａ−ｓｈａｌｌｏｗ）（ソース及びドレインのエクステンション）接合は、良好な準安定性のあるＢ活性剤、わずかなドーパント拡散及び優れた急峻性（ａｂｒｕｐｔｎｅｓｓ）を用いて得られる。接合の再成長に用いられる典型的な温度はＴ＝５５０℃と７５０℃の間である。これらの低温での処理は、注入後の損傷を完全に除去することはないので、上記接合は、より高い漏損電流で苦しむ。過渡容量分光（ＤＬＴＳ）を用いた研究は、典型的な欠陥が伝導帯より低い０．４５７ｅＶに位置づけられることを証明する。
【０００４】
しかしながら、接合における高いドーパント活性化レベルと接合の優れた急峻性を合わせることにより、バンド間の（ｂａｎｄ−ｔｏ−ｂａｎｄ）漏損電流の劇的な増加が見られる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
それゆえに、本発明の目的は、冒頭で述べられたような、接合の漏損電流を減らす半導体デバイスの生産方法を提供することにある。
【課題を解決するための手段】
【０００６】
この目的を達成するために、本発明は、半導体デバイスの生産方法であって、
（ａ）半導体基板を準備し、
（ｂ）適当な注入によって、第１の深さを有する第１のアモルファス層を前記半導体基板の最上層に作成し、
（ｃ）第１のドーピングプロファイルを伴う前記第１のアモルファス層を設けるために前記半導体基板の中に第１のドーパントを注入し、
（ｄ）前記第１のアモルファス層を部分的に再成長させ、前記第１の深さより小さい第２の深さを有する第２のアモルファス層を形成し、前記第１のドーパントを活性化する第１の固相エピタキシャル再成長作用を適用し、
（ｅ）前記第１のドーピングプロファイルより高いドーピング濃度を伴う第２のドーピングプロファイルを伴う前記第２のアモルファス層を設けるために前記半導体基板の中に第２のドーパントを注入し、
（ｆ）前記第２のアモルファス層を再成長させ、前記第２のドーパントを活性化するために、第２の固相エピタキシャル再成長作用を適用すること
を含む半導体デバイスの生産方法を提供する。
【０００７】
この方法によって、半導体基板は、基板表面の近くに２つの浅い領域を有するように設けられる。基板の最上面に隣接して配置される第１の領域は、第１の領域に隣接して基板の中に広がる第２の領域より高いドーピングレベルを有する。この第２の領域は、第１の領域よりさらに浅く作成される。例えば、第２の領域が２〜４ｎｍの厚さを有していても良いのに対して、表面に隣接した第１の領域は、６〜１２ｎｍの厚さを有していても良い。ドーピングレベルの違いに起因して、接合を横切る第１の領域からの漏損電流は効果的に低減される。
【０００８】
本発明の実施例によれば、その方法は、作用（ｂ）の前に、第１のアモルファス層より深く広がるＨＡＬＯ注入領域を有する最初のドーパントを注入することを含む。
【０００９】
追加の実施例では、本発明は、固相エピタキシャル再成長技術によって作成される半導体デバイスであって、第１の導電性プロファイルを有する第１の領域及び第２の導電性プロファイルを有する第２の領域を伴う半導体基板と、６〜１２ｎｍの厚さを有し、前記半導体基板の最上面に隣接して配置される第２の領域を含み、前記第１の領域は、２〜６ｎｍの厚さを有し、前記第２の領域に隣接して配置され、前記第２の導電性プロファイルは、前記第１の導電性プロファイルより低い導電性を有する半導体デバイスに関する。
【００１０】
さらに、本発明は、上記デバイスを含む金属酸化膜半導体デバイスに関する。
【００１１】
最後に、本発明は、前記半導体デバイスを備えた装置に関する。
【発明を実施するための最良の形態】
【００１２】
本発明は、以下に、本発明を説明することのみが意図されていて、範囲を限定するものではないいくつかの図面を参照して説明される。範囲は、この明細書に添付された特許請求の範囲及びその技術的等価物のみに限定される。
【００１３】
以下の記述では、同じ参照番号は、全図の同じ要素について参照する。図１ａ〜１ｆは、本発明が用いられる金属酸化膜半導体デバイスの生産について言及する。しかしながら、当業者にとって明らかなように、本発明の特徴は、浅い接合が望まれる他のいかなるタイプの半導体デバイスの生産に適用されても良い。
【００１４】
図１ａは、ｐ型半導体基板１を示す。フィールド酸化膜領域３は、半導体基板１の最上面に設けられる。ある位置では、薄い酸化膜層５は、当業者に知られた技術によって設けられる。薄い酸化膜層５は、後に、生産されるＭＯＳデバイス内部のゲート酸化膜層として使用される。しかしながら、本発明は、下記の内容から明らかなように、所望の効果を得るための薄い酸化膜層５への適用に制限されるものではない。
【００１５】
図１ａの構造は、薄い酸化膜層５の上方に開口部を有する適当なフォトレジスト層３０を備える。次に、注入作用が、基板１の内部にｎウェル１１を生ずるために行われる。
【００１６】
薄い酸化膜層５は、除去されて、新しく、新鮮な酸化膜層及び生産されるＭＯＳデバイスのゲート酸化膜層として後に用いられるもので代用されても良い。しかしながら、ここでは、薄い酸化膜層５は、所定の位置に残るものと仮定する。図１ｃに示されるように、薄い酸化膜層５の最上部では、後に、生産されるＭＯＳデバイスのゲートとして用いられるポリシリコン層１３が設けられる。
【００１７】
アモルファス化の注入１５は、基板１の最上部にアモルファス層を作るために行われる。アモルファス層の深さを画定する注入の深さは、参照番号１７によって示される。このアモルファス層を作るための注入１５は、Ｇｅ、ＧｅＦ２又はＳｉを用いて行われても良い。しかしながら、インジウムのような他の原子が代わりに適用されても良い。この注入によって、シリコン基板１のチャネルは、アモルファス層の中で除去される。
【００１８】
アモルファス層を作るステップは、後続のドーパント注入、例えば、ホウ素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）又はインジウム（Ｉｎ）に続く。アモルファス層の内部にはチャネルが無いので、ホウ素のようなドーパント注入原子は、アモルファス層より少しだけ下の深さまでシリコン基板１を貫通する。後続のドーパント注入の深さは、参照番号１９によって示される。注入１９の深さは、アモルファス層１７の深さより少しだけ大きいこと理解すべきである。破線１７と最上面の間隔及び破線１９と基板１の最上面の間隔はスケールどおりに描かれていない。それらは、本発明の特徴を説明するためにのみ描かれる。
【００１９】
次に、図２について述べる。
【００２０】
図２は、シリコン基板の最上部、アモルファス層１７の深さ及び（一例として）ホウ素１９の注入の深さを示す。ホウ素のプロファイルは、先行技術ＵＳ−Ａ−６０６３６８２号に示されるようなホウ素のプロファイルと一致する。
【００２１】
次の作用は、例えば、固相エピタキシャル再成長（ＳＰＥＲ）技術のような、いわゆる低温アプローチを適用することである。ＳＰＥＲでは、シリコン結晶は、第1の予備アモルファス化がされ、次に、ドープされ、最後に、典型的には、５５０℃と７５０℃の間の温度で再成長される。この温度での作用によって、アモルファス層は再成長し、ドーパント（例えば、ホウ素）が活性化される。ＳＰＥＲの主な利点は、ドーパント拡散が制限される（ほとんど、アモルファス層１７を超えることは無い）こと及び上記固相溶解ドーパントの活性化である。
【００２２】
しかしながら、実験は、ＳＰＥＲの低温での作用は注入後の損傷を完全には除去しないことを示した。それゆえ、ＳＰＥＲによって作成される接合は、より高い漏損電流で苦しむ可能性がある。
【００２３】
本発明は、図３を参照して説明される方法によって、この問題を解決することを提案する。
【００２４】
図３は、再び、シリコン基板の最上部領域を示す。図３は、図２より大きいスケールで、アモルファス層１７の深さを示す。
【００２５】
アモルファス層１７は、Ｇｅ、ＧｅＦ２、Ｓｉ、Ａｒ又はＸｅ原子の少なくとも１つを用いて注入することによって作られても良い。Ｇｅが用いられる場合、典型的なエネルギーは２〜３０ｋｅＶ、典型的なドーズ量は１０１５ａｔｏｍｓ／ｃｍ２である。他のエネルギー又はドーズ量が用いられても良い。
【００２６】
次に、半導体基板１は、やや低いエネルギーのドーパント、例えば、Ｂを用いて注入される。Ｂが注入される場合、上記低いエネルギーは、典型的には、３〜１０ｋｅＶであっても良い。次に、ドーズ量は、典型的には、１０１４ａｔｏｍｓ／ｃｍ２のオーダであっても良い。Ｂドーピング濃度は、「低Ｂ濃度」という結果となることを示す。Ｐ、Ａｓ又はＩｎは、Ｂの代わりに用いられても良い。
【００２７】
次に、本発明によれば、アモルファス層１７は、ＳＰＥＲ技術によって完全に再成長されるわけではなく、部分的に再成長されるに過ぎない。つまり、典型的には、５５０℃と７５０℃の間の温度で適用されるＳＰＥＲプロセスは数秒間だけ行われる。このＳＰＥＲプロセスによって、より低い活性化Ｂだけを用いて、２〜６ｎｍの層が作られる。破線２１によって示されるように、先の層１７の一部のみがアモルファスのまま残る。つまり、アモルファス層は、破線２１と半導体表面の間に残るのに対して、基板は、破線１７から破線２１まで再成長される。半導体表面から破線２１までの深さは、６〜１２ｎｍであっても良い。
【００２８】
次に、追加のドーパント注入、例えば、再びＢを用いることが続く。エネルギーは、典型的には、０．５ｋｅＶと３ｋｅＶの間の範囲をとっても良い。典型的なドーズ量は、１０１５ａｔｏｍｓ／ｃｍ２のオーダとなっても良い。これらのＢ原子は、典型的には、残ったアモルファス層の深さより深く、例えば、破線２１まで注入されることは無い。Ｐ、Ａｓ又はＩｎは、Ｂの代わりに用いられても良い。
【００２９】
この作用の後にはじめて、アモルファス層２１の残りの部分が完全に再成長される。この再成長は、再び、ＳＰＥＲプロセスによって行なわれる。典型的な温度は、再び、５５０℃と７５０℃の間の範囲をとる。しかしながら、典型的な必要時間は、１分程度である。
【００３０】
このように、半導体基板表面に隣接した最上部領域は、２つのドーパント濃度の組み合わせ、例えば、半導体表面に隣接した第1の領域は、第1の領域に隣接した第２の領域よりも高いドーピングレベル、を有することになる。破線２１と１７の間の第２の領域は、半導体表面と破線２１の間の第１の領域よりも低いドーピングレベルを有する。この作用が完了した後、導電性プロファイルは、図３に示されるように、破線２１と破線１７の間の領域よりも半導体表面と破線２１の間の領域の方が高い導電性を有することになる。
【００３１】
実験は、図３に示される構造体が完成した後、破線２１と１７の間の領域のドーパントの活性化レベルが高くなればなるほど、漏損の減少が低くなることを示した。例えば、破線２１と１７の間の領域の典型的な活性化レベルは、６．５×１０１９Ｂ  ａｔ／ｃｍ３であっても良い。しかしながら、同時に、研究は、破線２１と１７の間の領域の幅が６ｎｍを超える場合に追加の改善が無いことを示した。
【００３２】
以下に説明されるように、半導体表面と破線１７の間の領域は、最終的には、トランジスタのソース／ドレインエクステンションを形成することになる。上記の方法によって、この領域のドーピングはより高く活性化され、上記ソース／ドレインエクステンションを含むトランジスタのｏｎ／ｏｆｆ電流の調整を可能にする。つまり、作られるトランジスタチャネル領域の良好な制御である。
【００３３】
次に、図１ｄ〜１ｆを参照して、生産される半導体デバイスの完成が説明される。
【００３４】
図１ｄに示されるように、ＳＰＥＲプロセスの後、わずかにドープされた領域１８は、基板１上のＭＯＳトランジスタのソース／ドレインエクステンション領域となる。これらのドープされた領域１８の深さは、実質的には、先のアモルファス層１７と等しくなる。
【００３５】
構造体の最上部には、スペーサ物質２１が堆積される。スペーサ物質２１は、二酸化シリコンであっても良い。しかしながら、当業者に知られた他のスペーサ物質が用いられても良い。
【００３６】
スペーサ物質２１は、ポリシリコン層１３に隣接したサイドスペーサ２３だけを残すような形で、適当なエッチャントを用いてエッチングされる。図１ｅを参照されたい。これは、全て従来技術であって、ここでは、追加の説明は必要ない。エッチングプロセスが原因で、薄い酸化膜層５の一部分だけ、例えば、ポリシリコン層１３より下の部分及びサイドスペーサ２３より下の部分だけが残ることになる点に注目すべきである。他の場所に位置する薄い酸化膜層５の一部は、エッチングプロセスによって除去される。
【００３７】
図１ｆに示されるように、追加のイオン注入作用が行われる。本実施例では、これは、ｐ＋ソース領域２７及びｐ＋ドレイン領域１５２を作るためのｐ＋注入２９である。これらのソース及びドレイン領域２７、２５は、先にドープされた領域１８より深く基板１の中に広がる。サイドスペーサ２３は、この後者のｐ＋注入２９から、先にドープされた領域１８の一部を保護するマスクとして作用する。従って、エクステンション領域１８は、この作用の後に残る。
【００３８】
当業者に知られたように、ＭＯＳデバイス製品は、例えば、ドレイン２５、ソース２７及びゲートとして作用するポリシリコン層１３の上にシリサイドを形成するための適当なシリサイドプロセスを設けることによって完成する。この後者のシリサイドプロセスは、当業者に知られたものであって、図１ｆには示されていない。
【００３９】
当業者にとって明らかなように、本発明は、上記に与えられた例に制限されるものではない。
【００４０】
例えば、アモルファス層の部分的な再成長の前後両方でドーパントを注入するためには、半導体基板表面の絶縁層５の存在は必要ない。
【００４１】
さらに、本発明は、ソース及びドレイン領域のｐ型エクステンションを作るためのＢを含むドーパントを用いて説明されてきた。しかしながら、ｎ型エクステンションを作りたい場合は、他のタイプのドーパントが用いられる。さらに、当業者に明らかなように、基板１の中にエクステンション領域１８より深く広がるＨＡＬＯの背景領域があっても良い。図４は、エクステンション領域１８よりも深いが、ソース及びドレイン領域２７及び２５のそれぞれよりも深くなく、基板１の中に広がるようなＨＡＬＯの背景領域２９を示す。上記ＨＡＬＯ領域は、当業者に知られていて、ここでは、追加の説明は必要ない。これらのＨＡＬＯ領域２９を作るために、基板１は、エクステンション領域１８及び１９並びにソース及びドレイン領域２７、２５を作るために用いられるドーパントの導電性タイプと反対の導電性タイプのドーパントを用いて注入される。このＨＡＬＯ領域２９のための注入は、図１ｃ及び図３に示されるアモルファス層１７を作る前に行われる。
【００４２】
ＨＡＬＯ領域２９及び図３に示される領域の幅と同様に、所望のトランジスタの性能は、エクステンション領域１８の活性化レベルの最適な組み合わせ、例えば、半導体基板表面と波線２１の間の領域及び波線２１と１７の間の領域の両方を適用することによって達成される。
【図面の簡単な説明】
【００４３】
【図１】図１ａ〜１ｆは、本発明に係る半導体デバイスを作る様々なステージを示す。
【図２】従来技術から知られる方法に係る半導体基板の深さの関数としてのドーパント濃度及び導電性プロファイルの例を示す。
【図３】本発明に係る半導体基板の深さの関数としてのドーパント濃度及び導電性プロファイルの例を示す。
【図４】
【図１ａ】
2007515066.tif 000003
【図１ｂ】
2007515066.tif 000004
【図１ｃ】
2007515066.tif 000005
【図１ｄ】
2007515066.tif 000006
【図１ｅ】
2007515066.tif 000007
【図１ｆ】
2007515066.tif 000008
【図２】
2007515066.tif 000009
【図３】
2007515066.tif 000010
【図４】
2007515066.tif 000011
【手続補正書】
【提出日】平成18年8月28日(2006.8.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
【図１】図１ａ〜１ｆは、本発明に係る半導体デバイスを作る様々なステージを示す。
【図２】従来技術から知られる方法に係る半導体基板の深さの関数としてのドーパント濃度及び導電性プロファイルの例を示す。
【図３】本発明に係る半導体基板の深さの関数としてのドーパント濃度及び導電性プロファイルの例を示す。
【図４】本発明によって製造された半導体デバイスを示す。
【国際調査報告】
2007515066.tif 000012
2007515066.tif 000013
2007515066.tif 000014