(57)【要約】リソグラフィー形状に関連付けて、メモリセルの数を増加させるシステム及び方法が開示されている。システムは、種々の堆積プロセス及びエッチングプロセスを用いることにより、リソグラフィー形状のサイドウォール上に作製されたメモリ素子を備えている。サイドウォールメモリセル（１１５）はウェハ（８０６）のビット線（６１０）を第１の電極（１０４，１５０２）として持つことが可能であり、形成された第２の電極（１１０，１５０４）とともに、その間に形成された有機物質の一部を作動させるように動作可能である。
2007511070.tif 000002
【特許請求の範囲】
【請求項１】
ウェハ表面のリソグラフィー形状に対応したメモリ構成からなるアレイを備えたメモリデバイス（１３００）であって、
各メモリ構成は、
前記ウェハ（８０６）のビット線（６１０）から形成された第１の電極（１０４，１５０２）と、
前記第１の電極（１０４，１５０２）の横に位置する２つの第２の電極（１１０，１５０４）と、
前記第１の電極（１０４，１５０２）と前記第２の電極（１１０，１５０４）の各々との間に配置された選択的導電媒体を備えており、
前記第１の電極（１０４，１５０２）は、前記第２の電極（１１０，１５０４）の各々とともに、前記選択的導電媒体のメモリ部を選択的に作動させるように動作可能であるメモリデバイス（１３００）。
【請求項２】
各第２の電極（１１０，１５０４）は略垂直であり、前記第１の電極（１０４，１５０２）の側部に隣接して横方向に積層されている請求項１記載のメモリデバイス（１３００）。
【請求項３】
前記選択的導電媒体は不動態材料（１０６，２００）及び有機材料（１０８，３００，４００，４０２，５００）のうちの少なくとも１つを備えた請求項１記載のメモリデバイス（１３００）。
【請求項４】
前記第１の電極（１０４，１５０２）は前記第２の電極（１１０，１５０４）とともに前記有機材料（１０８，３００，４００，４０２，５００）のメモリ部を作動させるように動作可能である請求項３記載のメモリデバイス（１３００）。
【請求項５】
ビット線電極を有し、基板層（６１２）の上方に隆起面を設けたウェハ（８０６）を用意するステップと、
前記隆起面及び前記基板層（６１２）の上に選択的導電層（６２２，１３０８）を形成するステップと、
前記選択的導電層（６２２，１３０８）の上に上部電極層（６３５，６４０，６４２，７４０）を形成するステップと、
表面をエッチングして、壁を有するリソグラフィー形状を形成するステップであって、該壁はその上に形成されたメモリセルを備えているステップとを含むメモリセルの製造方法であって、
前記形成されたメモリセルは２つの隣接するメモリ素子に関連する前記ビット線電極を有し、各メモリ素子は選択的導電層（６２２，１３０８）の一部及び前記上部電極層（６３５，６４０，６４２，７４０）の一部を含んでいるメモリセルの製造方法。
【請求項６】
２つの隣接するメモリ素子を関連づけるステップはさらに、前記メモリ素子の一部を選択的に作動させるステップを含む、請求項５記載のメモリセルの製造方法。
【請求項７】
表面をエッチングするステップはさらに、前記上部電極層（６３５，６４０，６４２，７４０）の表面または前記選択的導電層（６２２，１３０８）の表面をエッチングするステップを含む、請求項５記載のメモリセルの製造方法。
【請求項８】
表面をエッチングするステップはさらに、前記ビット線電極の表面をエッチングするステップを含む、請求項５記載のメモリセルの製造方法。
【請求項９】
前記上部電極層（６３５，６４０，６４２，７４０）の形成前に前記選択的導電層（６２２，１３０８）の表面をエッチングするステップをさらに含む、請求項５記載のメモリセルの製造方法。
【請求項１０】
前記選択的導電層（６２２，１３０８）の表面をエッチングするステップは、ＣＭＰプロセス（７４０）をさらに含む、請求項５記載のメモリセルの製造方法。
【請求項１１】
バリア層を形成して前記第１の電極（１０４，１５０２）及び前記上部電極が層へ拡散することを軽減するステップをさらに含む、請求項５記載のメモリセルの製造方法。
【請求項１２】
メモリセルをリソグラフィー形状のサイドウォール（１１５）上に形成する手段と、
前記メモリセル（１１５）をさらなるメモリセルから分割する手段を備えた有機メモリデバイスの製造システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体構造の製造に関し、より詳細には、半導体チップ内のメモリ素子を作製するシステム及び方法に関する。
【背景技術】
【０００２】
ポータブルコンピュータ及び電子デバイスが普及し使用量も増加しているので、メモリセルに対する要求が大幅に増えてきている。デジタルカメラ、デジタルオーディオプレーヤー、携帯情報端末等は通例、大容量メモリセル（例えば、フラッシュメモリ、スマートメディア、コンパクトフラッシュ等）を採用しようとしている。メモリセルは一般的に揮発性のものと不揮発性のものに細分することができる。揮発性メモリセルは、電力が切れた場合や情報保持のために周期的なリフレッシュサイクルを通常必要とする場合、記憶されている情報がたいてい消えてしまう。揮発性メモリセルとしては、例えば、ランダムアクセスメモリ（ＲＡＭ）、ＤＲＡＭ、ＳＲＡＭ等が挙げられる。不揮発性メモリセルは、デバイスへの電力が維持されているかどうかにかかわらず、記憶されている情報を保持している。不揮発性メモリセルとしては、ＲＯＭ、プログラム可能読出し専用メモリ（ＰＲＯＭ）、消去可能なプログラム可能読出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能なプログラム可能読出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュＥＥＰＲＯＭ等が挙げられるが、これらに限られるものではない。揮発性メモリセルは一般的に、不揮発性メモリセルと比べてより低コストでより早い動作を実現する。
【０００３】
メモリセルは多くの場合メモリセルからなるアレイを含んでいる。メモリセルの各々は、アクセス、つまり情報の「読み出し」「書き込み」「消去」が可能である。メモリセルは、「オフ」または「オン」状態、「０」または「１」とも称される状態において、情報を保持している。通常、メモリセルをアドレス指定することにより、特定のバイト数（例えば１バイト当たり８メモリセル）を取り出している。揮発性メモリセルの場合、メモリセルは、自身の状態を保持するためには、周期的に「リフレッシュ」しなければならない。このようなメモリセルは、たいてい、様々な機能を行うとともに２つの状態の切替及び保持が出来る半導体デバイスから製造されている。
【０００４】
同時に、この情報記憶に対する要求の高まりは、増え続ける記憶容量（例えば、ダイまたはチップあたり増加した記憶量）を有するメモリセルに比例したものであり、集積回路技術の進歩は、メモリセルのサイズが連続的に減少していることによって示されている。デバイスがより小さいと、集積密度が高くなり速度が増すという二重の利点が得られる。それにもかかわらず、形状の密度を高くするだけでなく小さくするように区画することは、これらの形状を形成する際に用いられるリソグラフィーの解像度プロセスに制限されている。
【０００５】
従来、形状はインレイ（inlay）プロセスによって区画されてきた。インレイプロセスでは、まず、ウェハ上に形成されたメモリセル及び他のデバイスを含む基板表面を酸化物等の絶縁膜層で覆う。次に、パターニングされたレジストのプロファイルを絶縁膜の表面上に形成する。このレジストプロファイルは、絶縁膜にビアを形成することになっている領域に相当するレジスト内に、開口すなわちホールを有する。レジストの他の領域は細長い開口状になっていて、配線を形成する。次に、このレジストで覆われた絶縁膜層をエッチングして、レジスト内の開口の下にある酸化膜を除去する。その後、レジストをすべて除去する。次に、銅あるいは他の適当な金属を用いてビア及び配線を埋め込む。ここで用いられた金属は通常化学気相堆積（ＣＶＤ）によって堆積されたものである。その結果、導電金属を様々な高さに有する絶縁膜層が得られる。絶縁膜層の表面は普通、ＣＭＰプロセスを用いて平滑にされている。次に、さらなる絶縁膜層を追加して、チップに必要な配線構造を完成させる。このような、インレイプロセスで形成した配線及ビアを有する絶縁膜層は、層間絶縁膜、または層間絶縁膜層と称される時もある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
当初は可視光が使用されていたが、形状のサイズをより小さくしたいという要求から紫外線やＸ線が使用されるようになった。その結果、高解像フォトリソグラフィを採用することにより、極細のラインやビアが絶縁膜に形成されている。開口からなるパターンは、レジストが反応する波長の光からなる所望のパターンを、被覆している感光性レジスト上に当てることによって、当該レジストに形成される。次に、このレジストを「現像」することにより、光に晒された領域を除去して絶縁膜表面にレジストマスクを残した状態にする。このレジストマスクを次に続く下地絶縁膜のエッチングの際のパターンとして使用する。このように、リソグラフィーの解像度は影響を与えるものであり、最小形状寸法はメモリセルの様々な形状の形成と同様、リソグラフィーの解像度によって制限されている。したがって、半導体製造にリソグラフィー技術を用いながら、半導体チップのメモリ記憶量を増加させことが必要とされている。
【課題を解決するための手段】
【０００７】
以下に、本発明の１つ以上の態様の基本的な理解をもたらすために、本発明の概要を簡単に示している。本概要は、本発明を全般的に要約したものではない。本発明の鍵となる要素や重要な要素を明らかにしたり、また本発明の範囲の線引きをしたりすることを意図したものではない。むしろ、本概要の唯一の目的は、以下に提示されているより詳細な説明への前置きとして、本発明の考え方をいくつか簡素化されたな形で提示することである。
【０００８】
この対象となる発明は、リソグラフィー形状に対応した有機メモリセルの数を増加させるシステム及び方法を備えている。本発明の１つ以上の態様によれば、半導体製造プロセス中に、各リソグラフィー形状のサイドウォール上に高分子メモリ素子を作製する。初めに、対応するバリアを有する導電性材料（例えば銅）からなるビット線を、インレイプロセスにしたがってウェハ表面に形成する。このビット線パターンはシリコン表面から突出して立ち上がっている。このビット線突出部は実質的に、本発明に係るメモリセルの下部電極（すなわちビット線電極）を構成している。
【０００９】
その後、拡散及び注入段階において、不動態（パッシブ）層または媒体（例えば、Ｃｕ２Ｓ組成）からなる選択的導電層及び有機層及び媒体（例えば、高分子構成）をビット線上に形成する。この選択的導電層は、隆起形状もしくは砂丘形状を形成するようにしてシリコン基板及びビット線上に堆積される。
【００１０】
次に、エッチングプロセスを用いて、選択的導電層及び導電性ビット線の両方の水平面をエッチング除去する。これにより、平坦面を不動態層（例えばＣｕ２Ｓ）及びビット線突出部の両方に形成する。このエッチングプロセスの後、残っている構造は選択的導電層の２本の細片からなり、それぞれがビット線突出部の各側部にある。別の表現をすれば、このときビット線突出部は選択的導電性材料からなる２本の細片の間に挟まれており、このようにしてセル状構造が構成されている。このセル構造により、各ビット線突出部が選択的導電性材料からなる隣接する２本の細片と同時に接触または連動することが可能になっている。
【００１１】
続いて、セル構造上に、隆起形状もしくは砂丘形状を形成するように上部電極層を堆積する。この結果、上部電極層とセル構造の間に共有されるように複数の端部が設けられる。要するに、選択的導電層はこの時点で、片側をビット線突出部に、もう片側を上部電極層に挟まれた状態となっている。
【００１２】
次に、エッチングプロセスを用いることにより、上部電極層の水平面を、２つの電極細片を形成するようにエッチング除去していく。ここで、各細片はそれぞれセル構造の側部に積層されているので、本発明に係るメモリセルが作製される。実際において、作製されたメモリセルの構造によって、ビット線突出部（メモリセルの下部電極）がメモリ素子２組（各組は選択的導電性材料及び上部電極層からなる）と関連することが可能になる。別の言い方をすれば、選択的に作動可能な２ビットのメモリセルが、本発明に従って形成されるリソグラフィー形状に対して提供され、かつ、当該形状に関連付けられる。
【００１３】
本発明に係る別の態様において、エッチングプロセスは、異なる段階において、そして選択的導電層及び上部電極層の両方が既に堆積された後においてのみ用いられる。また、エッチングプロセスを、水平エッチングプロセスに限定せず、様々な角度で用いて、リソグラフィー形状の壁部上にメモリ素子を作製するように、異なる層を部分的に選択的にエッチングしてもよい。
【００１４】
さらに、本発明の別の態様によれば、有機金属前駆体を用いたプラズマ化学気相堆積（ＰＥＣＶＤ）によって、不動態（パッシブ）層を導電層上に堆積する。前駆体により、有毒な硫化水素を用いずに比較的低温低圧（例えば、約４７３〜５７３Ｋ、０．２Ｐａ）で、導電性促進化合物が堆積しやすくなる。
【００１５】
堆積プロセスを監視及び制御することにより、特に、各層を様々な位置で所望の膜厚に堆積しやすくなる。さらに、本発明の他の態様によって、Ｃｕ２Ｓのかわりに、またＣｕ２Ｓに加えて、他の導電性促進化合物を使用しやすくなる。
【００１６】
上述の目的及びそれに関連した目的を達成するために、本発明はさらに、以下に十分に記述する特徴を備えている。以下の説明及び付属の図面は、本発明のある代表的な態様を詳細に説明している。しかし、これらの態様は、本発明の原理を用いてもよい種々の方法を示しているが、そのうちの数種である。本発明の他の態様、利点、及び新規性のある特徴は、以下に続く本発明の詳細な説明を、図面とともに検討するとあきらかになるであろう。各図面を解釈しやすくするために、図面の中には、相対的な縮尺や実際の形状では描かれていないものもある。
【発明を実施するための最良の形態】
【００１７】
以下において、本発明を図面とともに説明する。ここで、全体を通じて、同様の参照符号を用いて同様の要素を参照する。以下の記述では、説明のために、数々の特定の詳細は、本発明を十分に理解するために説明されている。しかし、本発明はこれらの特定の詳細がなくても実施されうることは明白であろう。
【００１８】
本発明は、リソグラフィー形状に対応して有機メモリセルの数を増加させるシステム及び方法を備えている。ここで、メモリ素子はリソグラフィー形状のサイドウォールに作製されている。
【００１９】
このようなマルチセル型多層有機メモリ要素は、各々の間に選択的導電媒体があり、各々が個々のセルを構成する２つ以上の電極とともに作製することができ、同時に、分割要素を用いることで、既に作製したセルに隣接または連動した別のメモリセルを横方向に積層させることが可能になる。有機メモリデバイスの各セルは、インピーダンスの様々なレベルに相当する２つ以上の状態になるように動作する。これらの状態は、バイアス電圧を印加することにより設定され、これにより各セルは逆バイアスである別の電圧を印加するまでそれぞれの状態のままでいる。各セルはそれぞれの状態を電力によって、あるいは電源なし（例えば不揮発性）で保持し、注入電流かまたは発光を測定することにより、電気的または光学的のいずれかで読み出されることができる。本発明の有機メモリデバイスにより、デバイス密度を増加させやすくなり、また、従来の無機メモリデバイスと比べてデバイス性能を高くしやすくなる。
【００２０】
さらに、本発明の有機メモリデバイスは、イオン場及び／または電界のかわりに、電気刺激（例えば、電子及びホールの流入）を用いる。これにより、有機メモリデバイスは性能が高くなり、かつ／または応答が速くなるので、他の種類のデバイスに比べて刺激の変化が可能になる。
【００２１】
図１に、本発明の一態様に従った有機メモリデバイスの斜視図を示す。本メモリデバイスは、第１の電極１０４、不動態層１０６、有機高分子層１０８、及び第２の電極１１０を備えている。本図はまた、第１の電極１０４及び第２の電極１１０に接続されていて、第１の電極１０４及び第２の電極１１０に電圧を印加する電圧源１０２も図示している。
【００２２】
第１の電極１０４及び第２の電極１１０は、例えば、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、プラチナ、銀、チタン、亜鉛、これらの合金、インジウムスズ酸化物、ポリシリコン、ドープアモルファスシリコン、金属シリサイド等の導電性材料からなる。例えば、導電性シリサイド等には合金の使用が可能である。導電性材料に用いることが可能な合金の例としては、Ｈａｓｔｅｌｌｏｙ（商標）、Ｋｏｖａｒ（商標）、インバー、Ｍｏｎｅｌ（商標）、Ｉｎｃｏｎｅｌ（商標）、真鍮、ステンレス鋼、マグネシウム銀合金、及び他の様々な合金が挙げられる。
【００２３】
第１の電極１０４及び第２の電極１１０の膜厚は、実施例や構築されるメモリデバイスによって変えることができる。しかし、膜厚の範囲の例の中には、約０．０１μｍ以上で約１０μｍ以下、約０．０５μｍ以上で約５μｍ以下、及び／または、約０．１μｍ以上で１μｍ以下のものもある。
【００２４】
有機層１０８及び不動態層１０６は、一括して選択的導電媒体あるいは選択的導電層と称される。この媒体の導電特性（例えば、導電性、非導電性、半導電性）は、電極１０４及び１１０を介して媒体に様々な電圧を印加することにより制御する方法で変更することができる。
【００２５】
有機層１０８は有機小分子や共役高分子等の共役有機材料よりなる。有機層が高分子の場合、共役有機高分子の主鎖は、電極１０４及び１１０の間で長手方向に（例えば、一般に、電極１０４及び１１０の一側に向かい合う面にほぼ垂直に）伸びている場合もある。共役有機分子は、直鎖であることも可能であるし、主鎖がそれ自身の共役という性質を保つように分岐していてもよい。このような共役分子は、互いに重なり合うπ軌道を有し、２つ以上の共振構造があると仮定できるという特徴を有する。共役有機材料の持つ共役するという性質は、選択的導電媒体の導電特性が制御可能であることに寄与している。
【００２６】
この結合において、共役有機材料には電荷（ホール及び／または電子）をやりとりできる性質がある。一般に、共役有機分子は少なくとも２つの比較的安定した酸化‐還元状態を有する。この２つの安定状態によって、共役有機高分子が電荷のやり取りをすることや、導電性促進化合物と電気的に相互作用することが可能になる。
【００２７】
有機材料は環式でも非環式でもよい。有機高分子等のいくつかの例において、有機材料自身は形成中や堆積中は電極間に集まる。共役有機高分子の例としては、１つ以上のポリアセチレン（シス形またはトランス形）、ポリフェニルアセチレン（シス形またはトランス形）、ポリジフェニルアセチレン、ポリアニリン、ポリ（ｐ−フェニレンビニレン）、ポリチオフェン、ポリポルフィリン系物質、ポルフィリン系大環状分子、チオール変性ポリポルフィリン系物質、ポリフェロセン系物質やポリフタロシアニン系物質等のポリメタロセン系物質、ポリビニレン系物質、ポリスチロール等のうちの１つ以上が挙げられる。その上、有機材料の特性は、適したドーパント（例えば塩）を用いてドーピングすることにより変更することができる。有機層１０８の組成についてのより詳細な説明を以下で述べる。
【００２８】
有機層１０８は、選択された実施例及び／または製造されているメモリデバイスに依存する適当な膜厚を有する。有機高分子層１０８の膜厚の適した範囲例としては、約０．００１μｍ以上で約５μｍ以下、約０．０１μｍ以上で約２．５μｍ以下、及び約０．０５μｍ以上で約１μｍ以下である。
【００２９】
有機層１０８は数多くの適切な技術によって形成することができる。利用可能な好適な技術の１つは、材料と溶剤の混合物を堆積した後、溶剤を基板または電極から除去するというスピン技術である。他の好適な技術は化学気相堆積（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）である。ＣＶＤとしては、低圧化学気相堆積（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）、プラズマ化学気相堆積（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤ）、及び高密度化学気相堆積（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＨＤＣＶＤ）が挙げられる。電極または不動態層に付着するために、有機分子の１つ以上の末端に官能性をもたせることは通常必要なことではない。共役有機高分子と不動態層１０６との間で化学結合が形成される時もある。
【００３０】
不動態層１０６は、選択的導電媒体の制御可能な導電特性に寄与する導電性促進化合物を少なくとも１つ含有している。導電性促進化合物には電荷（ホール及び／または電子）をやりとりできる性質がある。一般に、導電性促進化合物は少なくとも２つの比較的安定した酸化‐還元状態を有する。この２つの安定状態によって、導電性促進化合物が電荷のやり取りをすることや、有機層１０８と電気的に相互作用することが可能になる。用いられる導電性促進化合物は、この２つの比較的安定した状態が層１０８の共役有機分子の２つの比較的安定した状態と一致するように選択される。
【００３１】
不動態層１０６は、電荷を第１の電極１０４から有機層１０８と不動態層１０６の間の界面に移動させるように機能する。そのうえ、不動態層１０６は、電荷担体（例えば、電子またはホール）の有機層１０８への注入を促進して、有機層における電荷担体の濃度を高くする。その結果、有機層１０８の導電性は変更される。さらに、不動態層１０６は、デバイス１００の全体の電荷のバランスを取るために、不動態層１０６内に逆電荷を蓄積することができる。
【００３２】
場合によっては、不動態層１０６は、有機層１０８を形成する際に触媒として機能することができる。この接続において、共役有機分子の主鎖は、初めは不動態層１０６近傍に形成されるが、成長し結集すると離れていき、不動態層表面にほぼ垂直になることもある。その結果、共役有機分子の主鎖は、２つの電極を横切る方向に自身で整列する場合がある。
【００３３】
不動態層１０６を構成する導電性促進化合物の例としては、硫化銅（Ｃｕ２Ｓ，ＣｕＳ）、酸化銅（ＣｕＯ，Ｃｕ２Ｏ）、酸化マンガン（ＭｎＯ２）、二酸化チタン（ＴｉＯ２）、酸化インジウム（Ｉ３Ｏ４）、硫化銀（Ａｇ２Ｓ，ＡｇＳ）、酸化鉄（Ｆｅ３Ｏ４）等のうちの１つ以上が挙げられる。不動態層１０６は、酸化技術を用いて成長させても、気相反応によって形成しても、電極間に堆積してもよい。
【００３４】
不動態層１０６は、実施例及び／または構築されるメモリデバイスを基にして変更可能な好適な膜厚を有する。不動態層１０６の好適な膜厚の例は、約２Å以上で約０．１μｍ以下，約１０Å以上で約０．０１μｍ以下、及び、約５０Å以上で約０．００５μｍ以下などである。
【００３５】
有機メモリデバイスの動作を促進するために、有機層１０８は一般的に不動態層１０６よりも厚い。一態様において、有機層の膜厚は不動態層よりも約０．１〜５００倍厚い。本発明に従って他の好適な比率を用いることができることがわかっている。
【００３６】
有機メモリデバイスは、従来のメモリデバイスと同様に、導電（低インピーダンスもしくは「オン」）状態及び非導電（高インピーダンスもしくは「オフ」）状態の２つの状態を有することが可能である。しかし、従来のメモリデバイスとは違い、有機メモリデバイスは、複数の状態を有し、かつ／または保持することができ、このことは２つの状態（例えば、オフおよびオン）に限定されている従来のメモリデバイスとは対照的である。有機メモリデバイスは、可変の導電率を用いてさらなる状態を識別することができる。例えば、有機メモリデバイスは、導電性がとても高い状態等の低インピーダンス状態（超低インピーダンス状態）、導電性が高い状態（低インピーダンス状態）、導電状態（インピーダンスが中レベルの状態）、及び非導電状態（高インピーダンス状態）を有することができ、それによって、２ビット以上の情報もしくは４ビット以上の情報（例えば、２ビットの情報を供給する４つの状態、３ビットの情報を供給する８つの状態、等）といった複数ビットの情報を１つの有機メモリセルに記憶することが可能になる。
【００３７】
通常のデバイス動作中、有機層がｎ型導体の場合には、電子が、電圧源１０２が両電極に印加した電圧に基づいて、第２の電極１１０から選択的導電媒体を介して第１の電極１０４へと流れる。あるいは、有機層１０８がｐ型導体の場合には、ホールが第１の電極１０４から第２の電極１１０へと流れ、有機層が電極１０６及び１１０と適正なエネルギーバンドの一致があるｎ型とｐ型の両方になり得る場合には、電子とホールの両方が有機層を流れる。このように、電流は選択的導電媒体を介して第１の電極１０４から第２の電極１１０へと流れる。
【００３８】
有機メモリデバイスをある特定の状態へと切り替えることを、プログラミングまたは書き込みと称する。プログラミングは、ある特定の電圧（例えば、９ボルト、２ボルト、１ボルト等）を電極１０４及び１１０を介して選択的導電媒体の両端に印加することにより実現される。この特定の電圧は閾値電圧とも称されるが、それぞれの所望の状態にしたがって変化し、一般的には、通常動作中に用いられる電圧よりもかなり高い。よって、通常は、それぞれの所望の状態（例えば、「オフ」「オン」等）に相当する別々の閾値電圧が存在する。閾値は、有機メモリデバイスを構成する材料の性質特性、各層の膜厚等を含む数々の要因によって変化する。電圧源１０２は制御できるように用いられて、本発明のこの態様において閾値電圧を印加する。しかしながら、本発明の他の態様では、閾値電圧を印加する別の手段を用いることが可能である。
【００３９】
一般的に言えば、閾値を超えて印加された電界のような外部刺激が存在する（「オン」状態）と、印加した電圧によって有機メモリセルへの情報の書き込み、読み出し、または消去が行われる。一方、閾値を超える外部刺激が存在しない（「オフ」状態）と、かけた電圧によって有機メモリセルへの情報の書き込みまたは消去が行われない。
【００４０】
有機メモリデバイスから情報を読み出すためには、電圧あるいは電界（例えば、２ボルト、１ボルト、５ボルト）を電圧源１０２によって印加する。その後、この状態で、メモリデバイスがどの動作状態（例えば、高インピーダンス、超低インピーダンス、低インピーダンス、中程度のインピーダンス等）にあるかを判定するインピーダンス測定を行う。上述のように、インピーダンスは、例えば、２つの状態を有するデバイスの場合には、「オン」（例えば１）または「オフ」（例えば０）と関連し、４つの状態を有するデバイスの場合には、「００」「０１」「１０」または「１１」と関連する。他の状態数により他の２進数の解釈が可能であることが分かっている。有機メモリデバイスに書き込まれた情報の消去を行うには、閾値を超える負電圧または書き込み信号の極性とは逆の極性を印加する。
【００４１】
今度は図１（ａ）に示すように、本発明に従って横方向に積層することにより高密度メモリ構造を容易にすることが可能な様々なメモリセル１１５を図示しており、ここで、様々な積層体が同様にメモリデバイスまたは集積回路（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ；ＩＣ）内部で並列に構成可能である。このような縦方向の積層を容易にするためには、図示したように、例えば、薄膜ダイオード（ｔｈｉｎ  ｆｉｌｍ  ｄｉｏｄｅ：ＴＦＤ）を、各層を分離して各層間をアクセスしやすくする分割要素として設けることができる。
【００４２】
図２は、本発明の一態様に従った不動態層２００の形成を図示した構成図である。ＣｕｙＳ層を気相反応処理によって形成する。Ｃｕからなる第１の層２０６を形成する。第１の層上に第２の層２０４を形成する。第２の層はＣｕｙＳ（例えば、Ｃｕ２Ｓ、ＣｕＳあるいはこれらの混合物）からなり、約２０Å以上の膜厚を有する。第２の層２０４上に第３の層２０２を形成する。第３の層２０２はＣｕ２Ｏ及び／またはＣｕＯを含有し、一般的に約１０Å以下の膜厚を有する。本発明の代替態様が、組成や膜厚の適当な変更を用いることができるが、それでも本発明に従っていることがわかっている。
【００４３】
図３は、本発明の一態様に従って化学気相堆積（ＣＶＤ）プロセスによって形成された有機層３００を示した構成図である。有機層３００は気相反応プロセスによって形成されている。通常、有機層３００は、不動態層及び電極と接触して形成される。有機層３００は高分子ポリジフェニルアセチレン（ＤＰＡ）からなる。この高分子層は、図３に示すように、膜厚が約６５Åになるように形成される。
【００４４】
次に、図４では、本発明の一態様に従ってＣＶＤプロセスで形成された別の有機層４００の構成図を示している。前と同じように、有機層４０２は気相反応プロセスによって形成されている。有機層４０２は、不動態層及び電極と接触して形成される。有機高分子層４０２は高分子ポリフェニルアセチレン（ＰＰＡ）からなる。図５には、本発明の一態様に従ってスピンコーティングによって形成された別の有機層５００の構成図を示している。有機層５００は気相反応プロセスではなく、スピンコーティングプロセスによって形成されている。有機層５００は、不動態層及び電極と接触して形成される。有機層５００は実質上ＰＰＡからなり、その膜厚は約１０００Åである。
【００４５】
実験結果から、スピンコーティングで形成された有機層は、ＣＶＤで形成された高分子層よりもより高信頼性の高分子層を生成することが示される傾向にある。このことは、ＣＶＤでの重合により生じた酸素が存在することと、生じた熱を制御していないことによるものと思われる。ＣＶＤプロセスでの重合中に熱及び酸素を制御することにより、形成された高分子層の質が向上することが可能であることがわかっている。さらに、一般に、ＣＶＤにより形成された有機層は、他の方法で形成された有機層よりも薄くなる。
【００４６】
図２〜５に示した各層の様々な代替物や変形例を、本発明に従って使用可能であることがわかっている。
【００４７】
有機メモリデバイスに用いられる不動態層（例えばＣｕＳ）は重要な機能を果たす。この層が存在することで、有機層の導電性は著しく向上するのである。この特徴は、少なくとも部分的に、ＣｕＳにより生じた電荷担体、電荷空乏層の蓄積、有機材料における電荷担体の分布、及び、電界反転後の電荷担体再分布によるメモリ消失に関連するものである。以下の説明及び図示は、電荷担体濃度についてのものであり、有機メモリデバイスのふるまいをシミュレーションしているものである。
【００４８】
以下の例において、導電性材料を有機材料として用いており、ＣｕＳを不動態層材料として用いている。電荷担体の生成に関しては、ＣｕＳ内の銅は最も酸化状態の高いＣｕ（ＩＩ）である。Ｃｕ（ＩＩ）は接触している高分子から電子を得る性質が比較的強いので、以下の式をもたらす。
【数１】
2007511070.tif 000003
その結果、ＣｕＳと高分子の間の界面上に蓄積された電荷によって、真性電界が生成される。このことを図６に示している。この図はＣｕ（ｙ）Ｓと高分子の間の界面上にある真性電界の効果が得られることを示すグラフである。式中の酸化された高分子（ポリマー＋）は外部電界をかけたときの電荷担体である。高分子の導電性は、その濃度と移動度によって決定される。
【数２】
2007511070.tif 000004
ここでｑは担体の電荷、ｐは担体濃度、μは移動度である。電荷空乏層に示すように、半導体に関して適用したものと同様の概念を用いて、ポテンシャル関数を以下式として示すことができる。
【数３】
2007511070.tif 000005
ここでＮｐは電荷担体の平均濃度、εは高分子の誘電率、ｄｐは電荷空乏の幅である。Ｎｐは以下の式を用いて得られる。
【数４】
2007511070.tif 000006
ここでＶは印加された外部電界の電圧である。順電圧の場合、「−」の符号であり、逆電圧の場合には「＋」の符号である。数（３）の電圧関数を近似することにより、微分を簡略化できる。
【００４９】
電荷担体分布に関し、半導体のｐ型ドーピングのように、電界には通常２つのプロセスが発生する。このフラックスは、
【数５】
2007511070.tif 000007
として表現できる。ここでＤは電荷担体の拡散係数、Ｅはｘでの電界である。電流がない場合、担体分布は、
【数６】
2007511070.tif 000008
である。ここでｐ（０）は界面での濃度、Ｖ（０）は界面での電圧であり、Ｖｔ＝ｋＴ／ｑである。
【００５０】
順電圧がとても高いので電流フラックスはＪ＞０であり、セル内の電圧分布に対するいくつかの仮定を用いて、定常流動に対して解析式を導き出すことができる。全体として、順電圧のもとでは、電荷分布ｐ（ｘ）はｘの増加関数である。逆電圧が印加された場合、Ｖ（ｘ）＞Ｖ０であり、電荷濃度はｘの減少関数である。
【００５１】
最後の特徴である保持時間は、順電圧がより多くの電荷担体を生成し、電荷担体は不動態（ＣｕＳ）層の反対側の端部（有機高分子から遠い方）により多く蓄積するということと関係がある。しかし、この電荷担体濃度は一旦電圧が印加されなくなると元に戻ってしまうが、このことには２つのプロセス、すなわち、ＣｕＳ層への電荷担体の拡散及び電荷担体の界面上での再結合が関わっている。
【００５２】
フィックの法則によって、１番目のプロセスであるＣｕＳ層への電荷担体の拡散を説明することができる。電荷担体の再結合は以下のように記述できる。
【数７】
2007511070.tif 000009
【００５３】
保持時間とは、電荷担体を元の状態に再分布させるのに必要な時間である。反応速度は拡散速度よりも比較的速いと考えられている。従って、保持時間は拡散プロセスのみによってほぼ決定することができる。
【００５４】
ここで、代表的なメモリセルを上記の式（１）〜（９）及び図７〜１２に関して考える。代表的なセルを、真性電圧Ｖｂ＝０．０２Ｖ、平衡定数Ｋｅｑ＝２．１７×１０−４、ＣｕＳ及び高分子の界面での濃度［ポリマー］０＝［ＣｕＳ］０＝１０２３／ｃｍ３、高分子膜厚ｄ＝５×１０−５ｃｍ（０．５μｍ）、及び、ＣｕＳ膜厚ｄＣｕＳ＝５×１０−７ｃｍ（０．００５μｍ）の各パラメータを用いて考える。６種類の典型例を計算して、有機メモリデバイスの電気的動作を本発明の一態様に従って説明する。
【００５５】
図７は、本発明の一態様に従って、ＣｕＳと有機高分子の界面からの距離の関数として表された代表的なメモリセルの電荷担体分布７０１のグラフ７００を示している。電荷担体濃度７０１は、界面からの距離（ｘ）の減少関数であるように示されている。このグラフ７００は、外部電圧Ｖ＝０で電流Ｊ＝０と仮定されている。電荷担体濃度７０１は、式（６）を定電界仮説とともに用いることで導かれる。しかし、図中に示した各点は定電界仮説には依存しない。
【００５６】
次に、図８では、本発明の一態様に従って、代表的な有機メモリセルの電荷担体分布８０１を示す別のグラフ８００が描かれている。グラフ８００の場合、各パラメータは、順電圧＝０．１２Ｖ、電流フラックスＪ＝０のように設定されている。ＣｕＳ側の端部の電圧は他方の端部（有機高分子側）よりも高い。このことにより、電荷担体はＣｕＳ層から離れていくように移動し、その結果、電荷担体濃度はｘの増加関数となる。最も低い濃度ｐ（０）でも、この場合には小さな値ではない（例えば、図８に示す場合では３．３２×１０１９ｃｍ３）。このことが、順電圧を印加した場合に高分子がよい導電体となる理由の説明となる。ここでもまた、グラフ化に用いたのは定電界モデルを有する数（６）である。図中に示した各点は定電界仮説には依存しない。
【００５７】
図９は、本発明の一態様に従って、代表的なメモリセルの電荷担体分布９０１のさらに別のグラフ９００を、ＣｕＳと有機高分子の界面からの距離の関数として示している。このグラフでは、各パラメータは、逆電圧＝０．２８Ｖで電流Ｊ＝０のように設定されている。逆方向になった電圧によって、電荷担体はＣｕＳ高分子の界面に集中し、界面から遠くなると急激に少なくなり低濃度になってしまう。このことが、高い逆電圧を印加した場合に有機メモリセルが非導電性となる理由の説明となる。ここでもまた、定電界モデルを有する数（６）がグラフ化において仮定されている。図中に示した各点はこの仮定には依存しない。
【００５８】
次に、図１０では、本発明の一態様に従って距離の関数として表された代表的なメモリセルの電荷担体分布１００１を示す別のグラフ１０００が示されている。このグラフ１０００では、各パラメータは、順電圧＝０．５２Ｖで電流フラックスＪ＞０（ｐｊ＝１０１８／ｃｍ３）のように設定されている。電流フラックスＪ＞０の場合、順電圧によって電荷担体はＣｕＳ界面から離れるように移動するので、電荷担体はまだｘの増加関数である。重要な点の１つは、最も低い濃度ｐ（ｘ）が界面にあることである。
【００５９】
図１１は、代表的なメモリセルの界面１１０１での電荷担体濃度のさらに別のグラフ１１００を順電圧Ｖの関数として示している。このグラフでは、各パラメータは、Ｊ＞０（ｐｊ＝１０１８／ｃｍ３）のように設定されていて、定電界モデルであると仮定されている。このモデルは、セル内の電界が一定であると仮定している。したがって、電圧Ｖ（ｘ）は一次関数として記述されている。このモデルは、高分子の拡散係数が小さく一定の電気抵抗が存在する場合に適用可能である。このモデルを用いることにより、界面での電荷担体濃度は電圧の関数として導かれる。なお、順電圧が十分に高く電流が界面において電荷注入のない電荷担体によって制御された後では、ｐ０（Ｖ）は一定になる傾向にある。このように、ｐ（０）は
【数１０】
2007511070.tif 000010
として再書き込みできる。この数（１０）は、限界であるｐ（０）がＣｕＳ層と高分子層の間の膜厚比の増加関数であることを示している。
【００６０】
図１２は、本発明の一態様に従って、代表的なメモリセルの界面１２０１での電荷担体濃度を順電圧Ｖの関数として表す別のグラフ１２００を示している。このグラフ１２００では、ｐ（０）は、順電圧、Ｊ＞０であってもなくてもよい電流Ｊ、及び階段状のポテンシャル関数モデルの関数である。このモデルは、電圧Ｖ（ｘ）の関数は階段関数によって記述できると仮定している。このモデルは、高分子の拡散係数がとても大きい場合に適用可能である。従って、セル内の電気抵抗は微々たるものである。このモデルを用いることによって、界面での電荷担体濃度は電圧の関数として導かれる。なお、図１２において、順電圧が十分に高くなった後では、ｐ０（Ｖ）はゼロになる傾向にある。界面での電荷担体によって電流フラックスが制御されると、この値は電圧の関数になる。このようにゼロが極限値となるような挙動は、反応（１）によって設定された界面境界での限界によるものである。基本的に、界面から反対側の端部へと電荷担体を速い速度で移動させると、供給限界に達する。よって、限界であるｐ（０）は、
【数１１】
2007511070.tif 000011
としても再書き込みされる。ここでもまた、ｐ（０）はＣｕＳ層と高分子層の間の膜厚比の増加関数である。
【００６１】
上述の説明に関して、制限フラックスが高分子内にある場合、測定されたフラックスは電荷担体のドリフトによって決定されることに注目するのは重要である。定電界仮説のもとでは、電荷担体濃度を記述する関数はｐ（ｘ）である。高分子によって制限フラックスが決定される場合、セル内のもっと低い濃度は界面にあるので、ｐＪ＝ｐ（０）を満たす。この条件は結果として一定のｐ（ｘ）をもたらす。このことは、式（５）における拡散のフラックスへの寄与はゼロであることを意味する。階段状ポテンシャル仮説のもとでは、別の関数を用いて電荷担体濃度ｐ（ｘ）を記述する。初めの電荷担体濃度ｐ（０）の値は、他の領域よりも比較的かなり低い。よって、Ｊはまだｐ（０）によって決定されている。注目される別の点は境界条件に関わるものである。これは、半導体とは異なり、全箇所ではなく界面での濃度に適用可能である。この境界条件は、セル内で生成された電荷担体の総量を制限する。
【００６２】
上記の各式（式１〜７）及び図９〜１２は、有機メモリデバイスの挙動を説明しシミュレーションしているものである。このモデルは測定されたデータを説明するために用いることができ、またＣｕＳを除く他の不動態層の材料のためのものとなりうる。さらに、このモデルを用いて保持及び応答時間を向上させる方法を考察すること及びトランジスタ等の他のデバイスを設計することが可能である。また、このモデルを用いることで、導電性のレベル（例えば設定状態）の設定、読み出し、消去を行う様々な閾値電圧を生成することができ、これにより、書き込みもしくはプログラミング、読み出し、及び消去といったメモリデバイスの動作を行う。
【００６３】
図１３は、本発明の一態様に従って、様々な状態の有機メモリデバイス１３００を説明する構造図である。デバイス１３００は、第１の「オフ」状態１３０１、「オン」状態１３０２、及び第２の「オフ」状態１３０３において描かれている。本発明に従って製造されたメモリデバイスは、図１３に示すもの以外の他の状態も有していることが分かっている。有機メモリデバイス１３００は、上部電極１３０４、下部電極１３０６、及び有機層（例えばＰＰＡ）と少なくとも１つの不動態層（例えばＣｕＳ）からなる選択的導電層１３０８を備えている。
【００６４】
第１のオフ状態１３０１では、正電荷１３１０が下部電極１３０６近傍の選択的導電層１３０８に集まる。オン状態１３０２では、正電荷１３１０が均一に分布されるので、オン状態を示すことになる。第２のオフ状態１３０３では、正電荷は上部電極１３０４近傍の選択的導電層１３０８に集まる。
【００６５】
図１４は、図１３を参照して説明したメモリデバイス１３００のＩ−Ｖ特性を示すグラフ１４００である。同図のデバイスは、「オフ」を意味する状態１から、２Ｖの正電圧を印加することにより、「オン」を意味する状態２に変更されたことが分かる。また、状態１の間は、有機メモリデバイスのインピーダンスは高く、コンダクタンスは低いことがわかる。次に、状態１が得られるまで逆電流を生じさせて負電圧を印加することにより、デバイス１３００を状態２から状態１に変更できる。
【００６６】
図１５では、本発明の一態様に従って、複数の有機メモリセルを有する有機メモリデバイス１５００の立体図を示している。有機メモリデバイス１５００は、複数の第１の電極１５０２、複数の第２の電極１５０４、及び、複数のメモリセル層１５０６を有する。第１及び第２の電極の各々の間には、制御可能な導電媒体（図示せず）が存在する。複数の第１の電極１５０２及び複数の第２の電極１５０４はほぼ垂直な方向に示されているが、他の方向も可能である。この立体マイクロエレクトロニクス有機メモリデバイスは極めて多数のメモリセルを含有することが可能であり、これによってデバイス密度が向上する。簡略にするために、周辺回路及び周辺デバイスは描かれていない。
【００６７】
有機メモリセルまたはデバイスは記憶を必要とするあらゆるデバイスに有用である。例えば、有機メモリデバイスは、コンピュータ、電気製品、産業設備、携帯型機器、電気通信機器、医療機器、研究開発機器、運搬用車両、レーダまたは衛星機器等に有用である。携帯型機器、特に携帯用電子機器は、有機メモリデバイスが小型・軽量であるので、携帯性の向上が実現できる。携帯型機器の例として、携帯電話及び他の双方向通信機器、携帯情報端末、パーム・パイロット、携帯無線呼出し器、ノートパソコン、遠隔制御装置、レコーダー（ビデオ及びオーディオ）、ラジオ、小型テレビ及びウェブビューア、カメラ等が挙げられる。
【００６８】
次に、図１６（ａ）〜（ｉ）に、本発明の１つ以上の態様に従ったサイドウォールメモリセルの形成における種々の段階を示している。
【００６９】
一般に、ウェハ処理は、リソグラフィープロセスを用いて微細な形状をした集積回路パターンを形成することにかかっている。チップの各層は特定のマスクによって区画されており、通常各ＩＣには１６〜２４のマスク層が存在する。マスクは、純粋石英ガラス板上のクロム製の膜をパターニングしてレチクルを作成することによって作られる。このパターンはクロムをレーザまたは電子ビーム方式のツールで除去することによりめっきされたクロムめっきの石英の上に形成される。レチクルを工程ごとにウェハ上で露光する。その後、パターニングされたレジストを有するウェハを酸化膜エッチングプロセスに投入し、パターンのない酸化膜を除去する。これには、パターンを酸化膜に転写する効果があり、以降のプロセスにおいて下にあるシリコンに影響を与えたくないところに酸化膜のバリアを形成する。エッチングは、従来からずっと用いられているウェットでの化学か、無線周波発生器により励起されて励起プラズマ状態になったガスを用いた「ドライ」エッチのいずれであってもよい。次に、ウェット及びドライの除去装置を用いることによって、レジストを除去する。
【００７０】
図１６（ａ）では、初めに、対応するバリアを有するビット線６１０を、インレイプロセスに従って基板層６１２上に、ビット線パターンがシリコン表面から突出するように形成する。このビット線突出部が実質上図１の下部電極１０４を構成する。図１６（ｂ）は、選択的導電層の形成を示しており、この層は上述のようにプラズマ化学気相堆積６１５によって堆積することが可能で、これにより図１６（ｃ）の層６１７を形成する。層６１７は、砂丘形状もしくは複数の端部がある構造でビット線６１０及び基板６１２上に堆積可能である。
【００７１】
硫化銅（Ｃｕ２Ｓ、ＣｕＳ）から不動態層からなる薄膜を形成するために、例えば、必要に応じてヘリウムをキャリアガスとして利用しながら、気体状の硫化銅を導電層６１０上に導入する（６１５）。有機金属ガスの前駆体をこのプロセスにおいて用いることができ、この前駆体は一定電力のＲＦ励起源によって活性化されることでプラズマを発生させる。有機金属の前駆体を用いると、プロセス内における毒性の強い硫化水素（Ｈ２Ｓ）の必要性が小さくなる。有機金属の前駆体は、例えば、キレート銅（ＩＩ）ジエチルジチオカルバミン酸すなわちＣｕ（Ｓ２ＣＮ（Ｃ２Ｈ５）２）２（ＩＩ）であり得る。このプロセスは比較的低圧低温の条件（例えば、約０．２Ｐａ、約４７３〜５７３Ｋ）下で発生する。
【００７２】
次に、図１６（ｄ）に示したように、形成された層６１７にエッチングプロセス６２０を施す。本発明の一態様では、エッチングプロセスを、図１６（ｅ）に示すようにビット線６１０を部分的に封止する選択的導電層６２２を形成するように水平に行う。先に示したように、封止層６２２は不動態層及び有機メモリ層を備えた多層であり得る。
【００７３】
また、エッチングプロセスは例えば、層６１０及び６２２が同じ高さを共有し、平坦な水平面を生成することができるように制御可能である。別の言い方をすれば、エッチングプロセス６２０は、ビット線６１０の水平方向の側面に形成されている２つの選択的導電性材料からなる細片の間にビット線突出部が挟まれるように、封止層６２２の水平部分を除去可能である。また、ＣＭＰプロセスをエッチングプロセスと併せて用いることも可能である。
【００７４】
次に、図１６（ｆ）を参照することにより、構造６３０上に、上部電極層を堆積する（６３５）。この層が、図１６（ｇ）に示すように、構造上に砂丘形状もしくは隆起６４０を構成する。これにより、上部電極層とセル構造の間で共用される複数の端部が設けられる。要するに、選択的導電層６２２はこの時点で、片側をビット線突出部６１０に、もう片側を上部電極層６４０に挟まれた状態である。
【００７５】
次に、図１６（ｈ）〜（ｉ）に示すように、エッチングプロセスを用いることにより、上部電極層６４０の水平面を、２つの電極細片６４２を形成するようにエッチング除去していく。ここで、各細片はそれぞれ片側がセル構造の側部に積層されているので、本発明に係るメモリセルが作製される。実際において、作製されたメモリセルの構造によって、ビット線突出部６１０（メモリセルの下部電極）がメモリ素子（各組は選択的導電性材料６２２及び上部電極層６４２からなる）２組と連動することが可能になる。別の言い方をすれば、本発明のリソグラフィー形状に従って作製された各メモリセルにとって、２ビットのメモリセルが使用可能となったことになる。
【００７６】
次に、図１６（ｊ）に、本発明の一態様に従ったメモリセルの部分側面図及び部分平面図を示している。本発明のこの態様の例において、層間絶縁膜層（Ｉｎｔｅｒｌａｙｅｒ  Ｄｉｅｌｅｃｔｒｉｃ  Ｌａｙｅｒ：ＩＬＤ）６５０を用いて、隣接する２つのメモリセルの間にある所望の隙間を埋め込むことができる。このＩＬＤ層上に、導電性材料（例えばアルミニウム）からなるワード線６８０を形成してもよい。ビット線６１０とワード線６８０の交点は、ある特定のメモリセルのアドレスを構成する。メモリセルのアレイにおいて信号を選択して該当する列及び行に送信することにより、データをメモリセル内に記憶（例えば０または１として）することが可能である。本発明の別の態様によれば、図１７の例示的なフローチャートに示すように、上部電極層７４０の形成を行う前に、選択的導電層に対してエッチング及びＣＭＰプロセス７４０を実施する。上部電極層は、後の段階で今度は別のエッチング及び研磨プロセス７８０が実施される。
【００７７】
次に、図１８に、本発明の１つ以上の態様に従って、導電性を促進する薄膜（例えば、硫化銅（Ｃｕ２Ｓ、ＣｕＳ））を、導電性材料（例えば銅）からなる層の上に、より具体的には有機金属ガスの前駆体を用いたプラズマ化学気相堆積プロセス（ＰＥＣＶＤ）によって形成するシステム８００の概略構成図を示している。形成速度は、ガスの組成及び／または濃度、励起電圧、温度及び／または圧力を含むがこれらに限定されない要素に応じて変化する場合があることが分かっている。ここで説明する形成法は、１つ以上のメモリセルをウェハ上に作製する半導体製造プロセスの一部として使用可能である。
【００７８】
システム８００は、複数の壁を有するハウジングにより区画されたチャンバー８０２を備えている。チャンバー８０２は、ウェハ８０６を支持するように動作可能なステージ８０４（もしくはチャック）を含んでいてもよいような支持体を有する。ここで、ウェハ８０６は、導電性材料８０８からなる層を備えており、この層の上には、１つ以上のメモリセルを作製する一部として硫化銅を選択的に形成可能である。位置決めシステム８１０は、ウェハ８０６をチャンバー８０２内部の所望の位置へと選択的に移動させる支持体８０４に連動するように接続されている。本発明の１つ以上の態様に従って任意の適当な位置決めシステムが使用可能であることは理解されるであろう。さらに、導電性材料は、銅だけではなく、アルミニウム、クロム、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、これらの合金、インジウムスズ酸化物、ポリシリコン、ドープアモルファスシリコン、金属シリサイド等の他の任意の適当な導電性材料もあり得ることは理解されるであろう。導電性材料に用いることが可能な合金の例としては、Ｈａｓｔｅｌｌｏｙ（商標）、Ｋｏｖａｒ（商標）、インバー、Ｍｏｎｅｌ（商標）、Ｉｎｃｏｎｅｌ（商標）、真鍮、ステンレス鋼、マグネシウム銀合金、及び他の様々な合金が挙げられる。
【００７９】
ガス供給システム８１２は、チャンバー８０２に連動するように連結されている。このガス供給システム８１２は、特に、形成される膜の量（膜厚）、形成される膜（複数の膜）の組成、チャンバー内部の圧力、チャンバー内部の温度、及び／またはチャンバーの寸法等に基づき、様々なレート、体積、濃度等でガス状の化学物質をチャンバーに選択的に供給するためのものである。実例として、ガス供給システム８１２は、１つ以上の化学物質のガス状媒体（気体）の１つ以上のソースを含む。図示された例では、ガスがノズル８１６を終端とする管８１４を通ってチャンバーに供給されている。簡潔にするために、図８では１本のノズル８１６を示しているが、本発明の１つ以上の態様に従って、１本以上のノズルまたは他のガス送出機構を利用して、様々な混合及び／または濃度でガスをチャンバー８０２に供給してもよいことはわかるであろう。例えば、シャワーヘッド型ガス送出機構を組み込むことで、チャンバー内のウェハ８０６上に化学物質をより均等に供給することができ、これにより、ウェハ上及びウェハ全面へのより均一な化学気相堆積が促進される。ガス供給システム８１２により、化学気相堆積プロセスにおける前駆体として機能する有機金属ガスがチャンバーに注入される。有機金属前駆体は、例えば、キレート銅（ＩＩ）ジエチルジチオカルバミン酸すなわちＣｕ（Ｓ２ＣＮ（Ｃ２Ｈ５）２）２（ＩＩ）であり得るが、これによりプロセスにおける毒性の強い硫化水素（Ｈ２Ｓ）の必要性が小さくなる。また、ガス状の硫化銅（Ｃｕ２Ｓ、ＣｕＳ）等の導電性促進材料も、導電層上への堆積用のチャンバーに供給する。ガス状のヘリウムもまた硫化銅とともにチャンバーに供給して、キャリアガスとして機能することができる。他のガスもしくはプラズマ物質をチャンバーに注入することにより、導電層上へ硫化銅を堆積しやすくすることが可能であることは理解されるであろう。
【００８０】
また、温度システム８１８は、チャンバー８０２内部の温度を選択的に調整するために設けられている。例えば、システム８１８は、熱をチャンバー８０２内に拡散させるように機能する拡散タイプのシステム（例えば、水平炉または垂直炉）であってもよい。温度システム８１８は自身の温度制御プロセスを実行してもよく、また、このような制御を、エッチングチャンバー８０２と連動する他のセンサ８２０の一部として実行してもよい。一例として、硫化銅のプラズマ化学気相堆積を約４００〜６００Ｋと比較的低温で実施することができる。また、チャンバー内部の圧力を選択的に調整する圧力システム８２２をシステム内に有している。圧力システム８２２は、例えば、様々な程度に制御可能に開き、かつ／または閉じることにより、チャンバー８０２内部の圧力を選択的に適応させる補助を行ってもよいバルブ８２６を有する排出管８２４を１つ以上有していてもよい。硫化銅の堆積は、約０．０５から０．５Ｐａの間で、比較的低圧で同様に行うことができる。
【００８１】
また、システム８００は、チャンバー８０２に連動するように接続されている、エッチングチャンバーに対してウェハをロード及びアンロードする搬送システム８２８を有することが可能である。通常、搬送システム８２８は自動化されていて、制御された速度でウェハをチャンバーへロード及びアンロードする。システムはさらに、制御システム８３２に連動するように連結されている、１つ以上の動作パラメータ（例えば、チャンバー内部の温度、チャンバー内部の圧力、堆積される材料の膜厚、堆積中の材料の堆積速度チャート）を（例えば図表及び／またはテキストで）表したものを表示するディスプレイ８３０を有していてもよい。
【００８２】
システム８００の各構成要素へ動作電力を供給する電源８３４が含まれている。本発明の実施に適した任意の適当な電源（例えば電池、ライン電源）が利用可能である。励起システム８３６はチャンバー８０２に連動している。システム８３６は、コイル８４０及びＲＦ励起（例えば電圧）源８４２を有し、ここで、コイル８４０をＲＦ励起源８４２で励磁することにより、今度はチャンバー内部の１つ以上のガスを電気的に励起して１つ以上のガス、この場合は硫化銅を導電層等の下地層に堆積しやすくする。特に、励磁されたコイルで発生したＲＦプラズマ電界及び金属酸化物の前駆体によって、導電を促進する気体状の硫化銅を（必要ならば気体状のヘリウムによって運ばれて）導電層に堆積するプロセスを作動させる。
【００８３】
このシステムは、例えば、堆積中の膜の膜厚のように、チャンバー内の処理をその場で監視する測定システム８４４を含むことができる。監視システム８４４は単独型の構成要素であることが可能であり、かつ／または、２つ以上の協働装置及び／またはプロセスの間に分布することも可能である。同様に、監視システム８４４は１つの物理デバイスまたは論理デバイス（例えばコンピュータ、プロセス）内に常駐することが可能であり、かつ／または２つ以上の物理デバイスまたは論理デバイスの間に分布することが可能である。測定システム８４４は、光学干渉、光波散乱計測、赤外分光法、エリプソメトリ、走査電子顕微鏡、シンクロトロン、及び／またはＸ線回折技術を利用してもよいような１つ以上の非破壊測定要素を有している。測定システムはビーム源８４６及び検出器８４８を有する。１つのビーム源８４６と１つのビーム検出器８４８を図示された例に示しているが、ウェハ上の様々な位置で膜の膜厚や組成を測定するために、これらの要素を２つ以上有していてもよいことは理解されるであろう。ビーム源部８４６は、１つ以上のビーム８５０（例えば、周波数が安定したレーザからの光のうち、レーザダイオードまたはヘリウムネオン（ＨｅＮｅ）ガスレーザ）を硫化銅が堆積されたウェハ８０６上の導電層８０８の表面に向かって供給する。ビーム８２０は膜と相互作用を起こし、その結果変化する（例えば、反射、屈折、及び回折）。変化したビーム（複数のビーム）８５２は測定システム８４４の検出器部８４８で受信されるが、ビーム特性（例えば、大きさ、角度、位相、分極）を有しており、入射ビーム（複数のビーム）８５０と比較して検査することで、堆積中の膜の１つ以上の特性（例えば、膜厚や化学種）の表示を決定することができる。様々な互いに離れた位置に向けられた１つ以上の源からの複数の入射ビームを用いて、例えば、これらの位置での膜厚の測定値がプロセス中ほぼ並行して得られてもよい。このように並行して測定することにより、今度は、堆積の均一性の表示が得られる可能性があり、プロセスを制御して効率的かつ経済的に所望の結果を達成するとともに、例えば、硫化銅の選択的再堆積、及び／または、ウェハ上の特定の場所での化学機械研磨といった次に続く処理工程の必要性及び／または程度を小さくすることに対して有用である。
【００８４】
上記で説明してきたことは、本発明の１つ以上の態様である。もちろん、本発明を説明する目的で、考えられる全ての構成要素の組み合わせまたは方法を述べることは不可能であるが、本発明の多くのさらなる組み合わせや置換が可能であることは、当業者であれば認識するであろう。従って、本発明は、添付請求項の精神と範囲の範疇に入るそういった全ての変形、改良、及び変更を採用することが意図されている。また、いくつかの実施例のうちの１つのみに対して本発明の特定の特徴を開示してきたであろうが、このような特徴を、別の実施例の他の１つ以上の特徴と、求められるように、かつ、任意の与えられた、もしくは特別な実施例のように結合してもよい。
【図面の簡単な説明】
【００８５】
【図１】本発明の一態様に従った有機メモリデバイスの斜視図。
【図１（ａ）】本発明の一態様に係る複数の横方向に積層されたメモリセルを示す図。
【図２】本発明の一態様に従って有機メモリデバイスで使用可能な不動態層の構成図。
【図３】本発明の一態様に従ってＣＶＤプロセスによって形成された有機高分子層を示す構成図。
【図４】本発明の一態様に従ってＣＶＤプロセスで形成された別の有機高分子層を示す構成図。
【図５】本発明の一態様に従ってＣＶＤプロセスで形成されたさらに別の有機高分子層を示す構成図。
【図６】本発明の一態様に従って、不動態層と有機高分子層の間の界面上にある内部電界の効果を示すグラフ。
【図７】本発明の一態様に従って代表的なメモリセルの電荷担体分布を示すグラフ。
【図８】本発明の一態様に従って代表的なメモリセルの電荷担体分布を示すグラフ。
【図９】本発明の一態様に従って代表的なメモリセルの電荷担体分布を示すグラフ。
【図１０】本発明の一態様に従って代表的なメモリセルの電荷担体分布を示すグラフ。
【図１１】本発明の一態様に従って代表的なメモリセルの界面での電荷担体濃度を示すグラフ。
【図１２】本発明の一態様に従って代表的なメモリセルの界面での電荷担体濃度を示すグラフ。
【図１３】本発明の一態様に従って様々な状態の有機メモリデバイスを表す構造図。
【図１４】本発明の一態様に従って有機メモリデバイスのＩ−Ｖ特性を示すグラフ。
【図１５】本発明の一態様に従った有機メモリデバイスの立体図。
【図１６（ａ）】本発明の一態様に係るサイドウォールメモリセルを作製するウェハ処理の選択された段階を示す図。
【図１６（ｂ）】本発明の一態様に係るサイドウォールメモリセルを作製するウェハ処理の選択された段階を示す図。
【図１６（ｃ）】本発明の一態様に係るサイドウォールメモリセルを作製するウェハ処理の選択された段階を示す図。
【図１６（ｄ）】本発明の一態様に係るサイドウォールメモリセルを作製するウェハ処理の選択された段階を示す図。
【図１６（ｅ）】本発明の一態様に係るサイドウォールメモリセルを作製するウェハ処理の選択された段階を示す図。
【図１６（ｆ）】本発明の一態様に係るサイドウォールメモリセルを作製するウェハ処理の選択された段階を示す図。
【図１６（ｇ）】本発明の一態様に係るサイドウォールメモリセルを作製するウェハ処理の種々の段階の続きを示す図。
【図１６（ｈ）】本発明の一態様に係るサイドウォールメモリセルを作製するウェハ処理の種々の段階の続きを示す図。
【図１６（ｉ）】本発明の一態様に係るサイドウォールメモリセルを作製するウェハ処理の種々の段階の続きを示す図。
【図１６（ｊ）】本発明の一態様に係るサイドウォールメモリセルを有するリソグラフィーの特徴の断面図及び上面図。
【図１７】リソグラフィーの特徴においてサイドウォールメモリセルを作製するウェハ処理及び方法のフローチャート。
【図１８】本発明の１つ以上の態様に従って、１つ以上のメモリセルの製造において、導電層の上に硫化銅を堆積させるシステムを示す概略構成図。
【図１９】従来技術において知られている在来のメモリセルを示す概略構成図である。
【図１】
2007511070.tif 000012
【図１（ａ）】
2007511070.tif 000013
【図２】
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【図３】
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【図４】
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【図５】
2007511070.tif 000017
【図６】
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【図７】
2007511070.tif 000019
【図８】
2007511070.tif 000020
【図９】
2007511070.tif 000021
【図１０】
2007511070.tif 000022
【図１１】
2007511070.tif 000023
【図１２】
2007511070.tif 000024
【図１３】
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【図１４】
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【図１５】
2007511070.tif 000027
【図１６（ａ）】
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【図１６（ｂ）】
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【図１６（ｃ）】
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【図１６（ｄ）】
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【図１６（ｅ）】
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【図１６（ｆ）】
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【図１６（ｇ）】
2007511070.tif 000034
【図１６（ｈ）】
2007511070.tif 000035
【図１６（ｉ）】
2007511070.tif 000036
【図１６（ｊ）】
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【図１７】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】平成17年12月22日(2005.12.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ウェハ表面のリソグラフィー形状に対応したメモリ構成からなるアレイを備えたメモリデバイス（１３００）であって、
各メモリ構成は、
前記ウェハ（８０６）のビット線（６１０）から形成された第１の電極（１０４，１５０２）と、
前記第１の電極（１０４，１５０２）の横に位置する２つの第２の電極（１１０，１５０４）と、
前記第１の電極（１０４，１５０２）と前記第２の電極（１１０，１５０４）の各々との間に配置された選択的導電媒体を備えており、
前記第１の電極（１０４，１５０２）は、前記第２の電極（１１０，１５０４）の各々とともに、前記選択的導電媒体のメモリ部を選択的に作動させるように動作可能であるメモリデバイス（１３００）。
【請求項２】
各第２の電極（１１０，１５０４）は垂直であり、前記第１の電極（１０４，１５０２）の側部に隣接して横方向に積層されている請求項１記載のメモリデバイス（１３００）。
【請求項３】
前記選択的導電媒体は不動態材料（１０６，２００）及び有機材料（１０８，３００，４００，４０２，５００）のうちの少なくとも１つを備えた請求項１記載のメモリデバイス（１３００）。
【請求項４】
前記第１の電極（１０４，１５０２）は前記第２の電極（１１０，１５０４）とともに前記有機材料（１０８，３００，４００，４０２，５００）のメモリ部を作動させるように動作可能である請求項３記載のメモリデバイス（１３００）。
【請求項５】
ビット線電極を有し、基板層（６１２）の上方に隆起面を設けたウェハ（８０６）を用意するステップと、
前記隆起面及び前記基板層（６１２）の上に選択的導電層（６２２，１３０８）を形成するステップと、
前記選択的導電層（６２２，１３０８）の上に上部電極層（６３５，６４０，６４２，７４０）を形成するステップと、
表面をエッチングして、壁を有するリソグラフィー形状を形成するステップであって、該壁はその上に形成されたメモリセルを備えているステップとを含むメモリセルの製造方法であって、
前記形成されたメモリセルは２つの隣接するメモリ素子に関連する前記ビット線電極を有し、各メモリ素子は選択的導電層（６２２，１３０８）の一部及び前記上部電極層（６３５，６４０，６４２，７４０）の一部を含んでいるメモリセルの製造方法。
【請求項６】
２つの隣接するメモリ素子を関連づけるステップはさらに、前記メモリ素子の一部を選択的に作動させるステップを含む、請求項５記載のメモリセルの製造方法。
【請求項７】
表面をエッチングするステップはさらに、前記上部電極層（６３５，６４０，６４２，７４０）の表面または前記選択的導電層（６２２，１３０８）の表面をエッチングするステップを含む、請求項５記載のメモリセルの製造方法。
【請求項８】
表面をエッチングするステップはさらに、前記ビット線電極の表面をエッチングするステップを含む、請求項５記載のメモリセルの製造方法。
【請求項９】
前記上部電極層（６３５，６４０，６４２，７４０）の形成前に前記選択的導電層（６２２，１３０８）の表面をエッチングするステップをさらに含む、請求項５記載のメモリセルの製造方法。
【請求項１０】
前記選択的導電層（６２２，１３０８）の表面をエッチングするステップは、ＣＭＰプロセス（７４０）をさらに含む、請求項５記載のメモリセルの製造方法。
【請求項１１】
バリア層を形成して前記第１の電極（１０４，１５０２）及び前記上部電極が層へ拡散することを軽減するステップをさらに含む、請求項５記載のメモリセルの製造方法。
【請求項１２】
メモリセルをリソグラフィー形状のサイドウォール（１１５）上に形成する手段と、
前記メモリセル（１１５）をさらなるメモリセルから分割する手段を備えた有機メモリデバイスの製造システム。
【国際調査報告】
2007511070.tif 000041
2007511070.tif 000042
2007511070.tif 000043