(57)【要約】  周波数逓倍器を開示する。複数の電圧調整器のそれぞれが、電圧制御遅延線から得た１つの入力信号に応じて、第１および第２共通ノードでの電圧レベルを調整する。入力バッファは、フィードバック信号に応じて第１ノードを充電または第２ノードを放電する。出力バッファは、出力ノードでの電圧のレベルを調整し、周波数が逓倍されたクロック信号と出力ノードの電圧レベルに対応したフィードバック信号とを出力する。放電回路は、電圧制御遅延線の各入力信号の立ち上がりエッジが入力される前に、第１ノードを放電する。充電回路は、電圧制御遅延線からの各入力信号の立ち上がりエッジが入力される前に、第２ノードを充電する。
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【特許請求の範囲】
【請求項１】
第１共通ノードと第２共通ノードとの間に並列に接続され、各々が、電圧制御遅延線からの複数の入力信号の１つに応じて、上記第１ノードおよび第２ノードでの電圧のレベルを調整する複数の電圧調整器と、
フィードバック信号に応じて第１ノードを充電または第２ノードを放電するための入力バッファと、
上記出力ノードでの電圧レベルを調整し、周波数が逓倍されたクロック信号と出力ノードの電圧レベルに対応した上記フィードバック信号とを出力するための、第１ノードまたは第２ノードの電圧レベルによって駆動される出力バッファと、
上記電圧制御遅延線からの上記複数の入力信号の各々の立ち上がりエッジが入力される前に第１ノードを放電するための、第１ノードに接続された放電回路と、
上記電圧制御遅延線からの入力信号の各々の立ち上がりエッジが入力される前に第２ノードを充電するための、第２ノードに接続された充電回路とを含んでいる周波数逓倍器。
【請求項２】
上記複数の電圧調整器の各々が、
上記電圧制御遅延線からの対応する入力信号を所定時間、遅延させるために直列に接続された複数のインバータと、
上記第１ノードに接続された第１端子と、インバータによって遅延された信号を受信するためのゲート端子とを有し、上記ゲート端子で受信された遅延された信号によって駆動される、第１Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタと、
上記第１ＮＭＯＳトランジスタの第２端子に接続された第１端子、第２ノードに接続された第２端子、および、電圧制御遅延線からの対応する入力信号を受信するためのゲート端子を備え、ゲート端子で受信された対応する入力信号によって駆動される、第２ＮＭＯＳトランジスタとを含んでいる請求項１に記載の周波数逓倍器。
【請求項３】
上記入力バッファが、
電源ノイズの影響を受けないように調整された電圧に接続された第１端子、第１ノードに接続された第２端子、および、出力バッファからフィードバック信号を受信するためのゲート端子を備え、上記ゲート端子で受信されたフィードバック信号に応じて第１ノードの電圧レベルを調整する、ＰＭＯＳトランジスタと、
上記第２ノードに接続された第１端子、アース端子に接続された第２端子、および、出力バッファからフィードバック信号を受信するためのゲート端子を備え、上記ゲート端子で受信されたフィードバック信号に応じて第２ノードの電圧レベルを調整する、ＮＭＯＳトランジスタとを含んでいる請求項１に記載の周波数逓倍器。
【請求項４】
上記出力バッファが、
電源ノイズの影響を受けないように調整された電圧が供給される第１端子、出力ノードに接続された第２端子、および、第１ノードでの電圧を受信するためのゲート端子を備え、上記ゲート端子で受信された電圧のレベルによって駆動されることにより、出力ノードの電圧レベルを調整する、ＰＭＯＳトランジスタと、
上記出力ノードに接続された第１端子、アース端子に接続された第２端子、および、第２ノードでの電圧を受信するためのゲート端子を備え、上記ゲート端子で受信された電圧のレベルによって駆動されることにより、上記出力ノードの電圧レベルを調整する、ＮＭＯＳトランジスタと、
上記出力ノードからの出力信号を所定の時間、遅延させ、遅延した信号をフィードバック信号として供給するための、出力ノードに直列に接続された複数の第１インバータを含むフィードバック信号出力段と、
上記出力ノードからの出力信号を所定の時間、遅延させ、遅延した信号を周波数が逓倍されたクロック信号として供給するための、出力ノードに直列に接続された複数の第２インバータを含んだクロック信号出力段とを含んでいる請求項１に記載の周波数逓倍器。
【請求項５】
上記放電回路が、周波数逓倍率に応じて選択的にＯＮ状態になる複数の伝達ゲートを含んでいる請求項１に記載の周波数逓倍器。
【請求項６】
上記放電回路が、さらに、
上記周波数逓倍率に対応するビット値に関する論理演算を実行するための、第１ＮＡＮＤゲートと、
上記複数の伝達ゲートのうち１番目の伝達ゲートをＯＮ状態にするために、第１ＮＡＮＤゲートからの出力信号を反転させるための、第１インバータと、
上記周波数逓倍率に対応するビット値のうち少なくとも２つに関する論理演算を実行するための、第２ＮＡＮＤゲートと、
上記複数の伝達ゲートのうち２番目の伝達ゲートをＯＮ状態にするために、第２ＮＡＮＤゲートからの出力信号を反転させるための、第２インバータと、
上記周波数逓倍率に対応するビット値のうち選択された１つのビット値を反転させるための、第３インバータと、
上記複数の伝達ゲートのうちの３番目の伝達ゲートをＯＮ状態にするために、第３インバータからの出力信号を反転させるための、第４インバータと、を含んでいる請求項５に記載の周波数逓倍器。
【請求項７】
上記充電回路が、周波数逓倍率に応じて選択的にＯＮ状態になる複数の伝達ゲートを含んでいる請求項１に記載の周波数逓倍器。
【請求項８】
上記充電回路が、さらに、
上記周波数逓倍率に対応するビット値に関する論理演算を実行するための、第１ＮＡＮＤゲートと、
上記複数の伝達ゲートのうちの１番目の伝達ゲートをＯＮ状態にするために、第１ＮＡＮＤゲートからの出力信号を反転させるための、第１インバータと、
上記周波数逓倍率に対応するビット値の少なくとも２つに関する論理演算を実行するための、第２ＮＡＮＤゲートと、
上記複数の伝達ゲートのうちの２番目の伝達ゲートをＯＮ状態にするために、第２ＮＡＮＤゲートからの出力信号を反転させるための、第２インバータと、
上記周波数逓倍率に対応するビット値のうちの選択された１つのビット値を反転させるための、第３インバータと、
上記複数の伝達ゲートのうちの３番目の伝達ゲートをＯＮ状態にするために、第３インバータからの出力信号を反転させるための、第４インバータと、を含んでいる請求項７に記載の周波数逓倍器。
【請求項９】
さらに、上記電圧制御遅延線からの第１の数を有する入力信号を第２の数を有する出力信号に多重化するマルチプレクサを含んでおり、
上記マルチプレクサは、上記複数の出力信号のうちの最後の出力信号が基準入力信号と比較されるように、上記最後の出力信号を位相検出器にフィードバックする請求項１に記載の周波数逓倍器。
【請求項１０】
さらに、第１インバータの対を複数含み、各対は、電圧制御遅延線からの入力信号のうち対応する１つの入力信号の分岐信号を受信するためのものである第１位相補償段と、
第２インバータの対を複数含み、各対は、第１位相補間段からの複数の第１補償信号のうち対応する１つの第１補償信号の分岐信号を受信するためのものであり、第２位相補償段とを含んでおり、
上記第１位相補償段は、上記複数の第１インバータのうちの隣り合う第１インバータ同士の出力信号を結合し、これにより、電圧制御遅延線の対応する分岐遅延線の遅延誤差を補償する複数の第１補償信号を生成させ、
上記第２位相補償段は、上記複数の第２インバータのうちの隣り合う第２インバータ同士の出力信号を結合し、これにより、上記複数の第１補償信号のうち対応する１つの遅延誤差を補償する複数の第２補償信号を生成させる請求項１または９に記載の周波数逓倍器。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔技術分野〕
本発明は、周波数逓倍器に関するものであり、特に、電圧制御遅延線を用いた遅延同期ループを基礎とする周波数逓倍器に関するものである。
【０００２】
〔背景技術〕
２１世紀に入って、全世界が情報化社会に突入している。情報化社会とは、人々が出会い、好きな場所で好きな時に、情報を自由に利用できる社会である。特に、マイクロプロセッサが急速に普及したことが、こういった情報化社会を実現する上で、最も大きな技術的要因であると考えられる。インテル（Intel）が世界初のマイクロプロセッサ（線幅１０ミクロン、速度１０８ＫＨｚの２２５０個のトランジスタからなる４００４マイクロプロセッサ）を１９７１年に発表して以来、三星電子株式会社（Samsung Electronics Co., Ltd.）は２０００年に１ＧＨｚで動作するAlphaプロセッサを発表し、インテルは２００２年１２月に３ＧＨｚ Pentium（登録商標）４を発表した。これにより、マイクロプロセッサ技術は、今や、「ＧＨｚを超える」世代に突入している。線幅４０ナノメートルで、１０億個のトランジスタを集積した１１ＧＨｚのマイクロプロセッサが２０１０年までに開発されることが、期待されている。
【０００３】
しかし、マイクロプロセッサについて、集積および性能に関する様々な課題は、ますます山積している。第１に、システムオンチップ（ＳｏＣ）の搭載量が増加することにより、クロックスキューおよびクロック周波数が増加する。その結果、１サイクルの周期が短くなるので、ジッタによる問題が増大する。第２に、集積密度が上がると、出力密度が上がるので、出力を下げるための設計が必要になってくる。
【０００４】
それゆえに、低ジッタかつ高速でロックする、高速ＳｏＣの設計に有益な非電圧制御発振器（non-VCO）型の１次位相同期ループ（ＰＬＬ）の設計に関する研究が行われてきた。現在のクロック発振器のほとんどは、ＶＣＯを内蔵したＰＬＬを用いている。しかし、ＶＣＯには、ＶＣＯが各発振周期のＶＣＯの出力にジッタを累積するだけではなく、ＶＣＯを用いることにより、低電力使用に欠かせない様々な動作モードへの変更が遅くなってしまうという、不都合な点がある。対照的に、電圧制御遅延線には、遅延同期ループ（ＤＬＬ）の電圧制御遅延線（ＶＣＤＬ）が開ループであるために、ジッタを累積せず、動作モードを変えるときに急速に再固定されるという利点がある。さらに、ＤＬＬは、１次システムを備えることによって安定しており、ループフィルタをも備えているので簡単に集積できる。しかし、ＤＬＬは周波数分周器を内蔵していないので、周波数逓倍を行いにくい、つまり、高速クロック発振を行いにくい。以下に示す表１に、ＰＬＬとＤＬＬとの利点および不都合な点を対比して示す。
【０００５】
【表１】
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【０００６】
したがって、低ジッタかつ高速にロックされた１次ＰＬＬは、このような様々な利点を有するＤＬＬに基づき、高速クロック信号をロックするように設計される。このために、第１に、誤差を改善できるよう高速周波数逓倍器が設計される。その結果、ＤＬＬを用いても低ジッタかつ高速のクロック信号を生成できるようになる。次に、周波数逓倍が広範囲で行われることにより、マイクロプロセッサが所定の状態に最適な周波数で動作する。最後に、周波数逓倍により得られた周波数のクロックが、入力クロックと同期される。これにより、現在の高速クロック発振器であるＰＬＬは、低ジッタ、かつ、高速でロックされるより安定的に動作する１次ＰＬＬとなることができる。
【０００７】
図１および図２は、典型的な２つの高速クロック発振器を示すブロック図である。図１は、ＰＬＬの高速クロック発振器の構成を示している。このＰＬＬのクロック発振器は、ＶＣＯと２つの周波数分周器とを含んでいる。周波数分周器のうちの１つは、基準入力信号の周波数に１／Ｎを乗算する１／Ｎ周波数分周器であり、もう一方は、ＶＣＯの出力比を５０％にする、１／２周波数分周器である。このＰＬＬのクロック発振器の不都合な点は、ジッタがＶＣＯの出力に累積される点にある。つまり、図３ａに示したように、電源ノイズがＶＣＯにあれば、ＶＣＯの各クロックのエッジに位相ひずみが生じ、それが継続して累積される。その一方、ＶＣＤＬを内蔵したＤＬＬには、基本的にはジッタが累積しないという利点がある。つまり、図３ｂに示したように、ＶＣＤＬは開ループであるので、ジッタが生じたとしても、そのジッタは、次のクロック周期に影響を与えない。
【０００８】
したがって、ＤＬＬの高速クロック発振器を設計する上で、周波数逓倍器は重要な部材である。ここ２・３年で、ＤＬＬを用いた数種の周波数逓倍技術が報告され、ＤＬＬを用いた、低ジッタクロック発振器および低位相誤差局部発振器が優れているということが示された。例えば、ＤＬＬを用いた１つの周波数逓倍技術として、エッジコンバイナ（edge combiner）を用いた周波数逓倍動作を実行するパーソナル通信サービス（ＰＣＳ）に用いられるＤＬＬの局部発振器が挙げられる。また、他の技術としては、ＡＮＤゲートおよびＯＲゲートを用いたＤＬＬの周波数シンセサイザーが挙げられる。この周波数シンセサイザーは、周波数逓倍率が９であることにより、１ＧＨｚの高速クロック信号を生成する。しかしながら、ＰＣＳ用の周波数逓倍器では、共振周波数で負荷インピーダンスを増加するために用いられる出力ノードのＬＣタンクの所要面積が広い。そして、低い閉同相ノイズを得るために用いられるインダクタのＱ値は低いため、所望の出力振動（swing）を得るためには、大量の電流が供給されることを必要とする。
【０００９】
ＰＣＳ用の周波数逓倍器の更なる不都合な点は、ＬＣタンクの値を決定した後に、逓倍率を変更できない点にある。ＡＮＤゲートおよびＯＲゲートを用いたＤＬＬの周波数シンセサイザーは、電源ノイズに対するＡＮＤゲートおよびＯＲゲートの感度が高いので、ピークトゥピークのジッタの低減を抑制してしまう。さらに、周波数シンセサイザーの不都合な点は、アナログ入力／出力バッファと逓倍率とを固定するために、チップの外側に５０Ωのプルアップ抵抗が備えられる必要があるという点にある。
【００１０】
〔発明の開示〕
〔技術的課題〕
したがって、本発明は上記課題に鑑みたものであり、本発明の目的は、高速クロック信号の生成中にジッタを低減することにより低ジッタ特性を得ることができ、それにより、面積の縮小および低消費電力を実現し、かつ、周波数逓倍率を広範囲で変更できる周波数逓倍器を提示することにある。
【００１１】
〔技術的解決〕
本発明では、上記目的および他の目的を、第１共通ノードと第２共通ノードとの間に並列に接続され、各々が、電圧制御遅延線からの複数の入力信号の１つに応じて、これらのノードでの電圧レベルを調整する、複数の電圧調整器と、フィードバック信号に応じて第１ノードを充電または第２ノードを放電するための入力バッファと、出力ノードでの電圧レベルを調整し、かつ、周波数が逓倍されたクロック信号と出力ノードの電圧レベルに対応した上記フィードバック信号とを出力するための、第１ノードまたは第２ノードの電圧レベルによって駆動される出力バッファと、電圧制御遅延線からの入力信号の各々の立ち上がりエッジが入力される前に第１ノードを放電するための、第１ノードに接続された放電回路と、電圧制御遅延線からの上記複数の入力信号の各々の立ち上がりエッジが入力される前に、第２ノードを充電するための、第２ノードに接続された充電回路とを含んでいる周波数逓倍器を用いて達成できる。
【００１２】
〔有効な効果〕
本発明にしたがって、周波数逓倍器は、その内部ノード間の寄生容量を除去することにより、高速で動作することができる。さらに、デジタル回路によって実行できる、簡単で使いやすく設計されている位相補間器（phase interpolator）を用いて周波数逓倍器の小型化を実現する。さらに、周波数逓倍器は、Ｎ−Ｋ（N to K）マルチプレクサを用いることにより、周波数逓倍率を広範囲で制御することができる。
【００１３】
〔最良の形態〕
図４は、本発明の周波数逓倍器を示す回路図である。
【００１４】
図４では、本発明の周波数逓倍器は、複数の電圧調整器４１０‐１〜４１０‐ｎと、入力バッファ４２０と、出力バッファ４３０と、放電回路４４０と、充電回路４５０と、電圧安定器４６０と、位相補間器４７０と、マルチプレクサ４８０とを含んでいる。
【００１５】
電圧調整器４１０‐１〜４１０‐ｎの数は、電圧制御遅延線（ＶＣＤＬ）の入力信号Ａ１〜ＡＮの数と同じであり、共通のノードＸ４９０とＹ４９４との間に並列に接続されている。各電圧調整器４１０‐１〜４１０‐ｎは、ＶＣＤＬから得た入力信号Ａ１〜ＡＮのうち１つの入力信号に応じて、ノードＸ４９０およびＹ４９４での電圧レベルを調整するために駆動している。
【００１６】
このために、各電圧調整器４１０‐１〜４１０‐ｎは、３つのインバータ４１２‐１〜４１２‐３と、２つのＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ４１４・４１６とを含んでいる。各電圧調整器４１０‐１〜４１０‐ｎに位置する３つのインバータ４１２‐１〜４１２‐３は、ＶＣＤＬからの入力信号Ａ１〜ＡＮのうち対応する１つの入力信号を所定の時間、遅延させるために、直列に接続されている。最も下流（last）のインバータ４１２‐３の出力は、第１ＮＭＯＳトランジスタ４１４のゲート端子に供給される。第１ＮＭＯＳトランジスタの第１端子はノードＸ４９０に接続されている。このＶＣＤＬからの入力信号Ａ１〜ＡＮのうち対応する１つの入力信号は、各電圧調整器４１０‐１〜４１０‐ｎにおいて、第２ＮＭＯＳトランジスタ４１６のゲート端子にも供給される。第２ＮＭＯＳトランジスタ４１６は、第１端子と第２端子とを備えている。第１端子は、第１ＮＭＯＳトランジスタ４１４の第２端子に接続されており、第２端子は、ノードＹ４９４に接続されている。上記ＶＣＤＬからの入力信号Ａ１〜ＡＮのうち対応する１つの入力信号が各電圧調整器４１０‐１〜４１０‐ｎに入力されると、各電圧調整器４１０‐１〜４１０‐ｎの第１ＮＭＯＳトランジスタ４１４および第２ＮＭＯＳトランジスタ４１６がＯＮ状態になる。これにより、ノードＸ４９０とノードＹ４９４との間のデータ移動を行うことができ、このデータ移動によって、ノードＸ４９０またはノードＹ４９４の電圧レベルを変えることができる。
【００１７】
入力バッファ４２０は、出力バッファ４３０からのフィードバック信号に応じて、ノードＸ４９０を充電するか、または、ノードＹ４９４を放電する。このために、入力バッファ４２０は、第１Ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ４２２と第３ＮＭＯＳトランジスタ４２４とを含んでいる。第１ＰＭＯＳトランジスタ４２２には、電源ノイズの影響を受けないように調整された電圧Ｖｒｅｇに接続された第１端子と、ノードＸ４９０に接続された第２端子とを備えている。また、第１ＰＭＯＳトランジスタ４２２は、ゲート端子を備えており、このゲート端子は、出力バッファ４３０からフィードバック信号を受信する。この構成により、第１ＰＭＯＳトランジスタ４２２によって、フィードバック信号に応じて、ノードＸ４９０の電圧レベルが調整される。また、第３ＮＭＯＳトランジスタ４２４は、ノードＹ４９４に接続された第１端子と、アース端子に接続された第２端子とを備えている。また、第３ＮＭＯＳトランジスタ４２４はゲート端子を備えており、このゲート端子は、出力バッファ４３０からフィードバック信号を受信する。この構成によって、第３ＮＭＯＳトランジスタ４２４は、フィードバック信号に応じて、ノードＹ４９４の電圧レベルを調整する。
【００１８】
これらのノードＸ４９０およびＹ４９４のうちのいずれか１つの電圧レベルによって、出力バッファ４３０は駆動される。これにより、出力バッファ４３０は、出力ノードＱでの電圧のレベルを調整し、周波数が逓倍されたクロック信号と、出力ノードＱの電圧レベルに対応したフィードバック信号とを出力する。そのために、出力バッファ４３０は、第２ＰＭＯＳトランジスタ４３２と、第４ＮＭＯＳトランジスタ４３４と、出力インバータ４３５と、フィードバック信号出力段４３６と、クロック信号出力段４３８とを含んでいる。
【００１９】
第２ＰＭＯＳトランジスタ４３２は、調整された電圧Ｖｒｅｇが供給される第１端子と、出力ノードＱに接続された第２端子とを備えている。この第２ＰＭＯＳトランジスタ４３２は、そのゲート端子に入力されるノードＸ４９０の電圧レベルによって駆動されることにより、出力ノードＱの電圧レベルを調整する。第４ＮＭＯＳトランジスタ４３４は、出力ノードＱに接続された第１端子と、アース端子に接続された第２端子とを備えている。この第４ＮＭＯＳトランジスタ４３４は、そのゲート端子に入力されるノードＹ４９４の電圧レベルで駆動されることにより、出力ノードＱの電圧レベルを調整する。また、出力インバータ４３５は、出力ノードＱの出力信号を反転させ、反転した信号をフィードバック信号出力段４３６とクロック信号出力段４３８とから出力する。フィードバック信号出力段４３６は、出力インバータ４３５に直列に接続された複数のインバータ４３７‐１〜４３７‐２を含んでいる。これにより、出力インバータ４３５の出力信号が所定の時間、遅延し、遅延した信号はフィードバック信号として第１ＰＭＯＳトランジスタ４２２および第３ＮＭＯＳトランジスタ４２４に供給される。また、クロック信号出力段４３８は、出力インバータ４３５に直列に接続された複数のインバータ４３９‐１〜４３９‐２を含んでいる。これにより、出力インバータ４３５の出力信号は所定の時間、遅延し、遅延した信号は周波数が逓倍されたクロック信号として供給される。
【００２０】
図５は、本発明の周波数逓倍器による周波数逓倍を示すタイムチャートである。図５を参照しながら、図４に示した周波数逓倍器の動作について以下に記載する。
【００２１】
フィードバック信号出力段４３６から供給されたフィードバック信号Ｑｂｄが「高レベル」になると、第３ＮＭＯＳトランジスタ４２４を介してノードＹ４９４を「低レベル」になるまで放電し、ノードＸ４９０を、先の「高レベル」のまま保つ。ＶＣＤＬの入力信号Ａ１が立ち上がると、第１ＮＭＯＳトランジスタ４１４および第２ＮＭＯＳトランジスタ４１６をＯＮ状態にし、次に、短い期間ｔｐ１の間そのままにする。その結果、ノードＸ４９０とノードＹ４９４との間でデータが移動する。その後、フィードバック信号Ｑｂｄが「高レベル」から「低レベル」に変わると、ノードＸ４９０を第１〜第３ＮＭＯＳトランジスタ４１４、４１６、４２４を介して、「Ｇｎｄ」に放電する。ノードＸ４９０が「高レベル」から「低レベル」に変わると、第２ＰＭＯＳトランジスタ４３２をＯＮ状態にし、ノードＱ（出力ノードＱ）が「低レベル」から「高レベル」になる。続いて、出力ノードＱから得た「高レベル」の出力信号を遅延し、３つのインバータ４３５、４３７‐１、および、４３７‐２を介して反転し、続いて、「低レベル」のフィードバック信号Ｑｂｄとして出力する。その結果、第１ＰＭＯＳトランジスタ４２２がフィードバック信号Ｑｂｄに応じてＯＮ状態になり、これにより、ノードＸ４９０を「高レベル」にすることができる。
【００２２】
次に、ＶＣＤＬの入力信号Ａ２が立ち上がると、ＶＣＤＬの入力信号Ａ１が立ち上がるときと同様に、ノードＸ４９０とノードＹ４９４との間でデータが移動される。この場合、ノードＹ４９４の電圧は、出力ノードＱを放電するために、第４ＮＭＯＳトランジスタ４３４を「低レベル」で駆動する。このようにして、出力クロック信号（周波数が逓倍されたクロック信号）は、ＶＣＤＬからの各入力信号のバッファリングされた型（buffered version）「Ａｉ」の各立ち上がりエッジごとにレベルが反転される。４つの立ち上がりエッジを、入力周波数を２で乗算するために生成されたものとして示したが、本発明はこれに限定されるものではない。例えば、以下の方程式１のように、入力信号Ａｉの立ち上がりエッジがＮ個生成されると、入力周波数にＮ／２を乗算するために、本発明の周波数逓倍器を実行してもよい。この場合、入力信号Ａｉの立ち上がりエッジ数を調整することにより、周波数逓倍率を広範囲で調整できる。
【００２３】
【数１】
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【００２４】
以上から分かるように、本発明の周波数逓倍器の利点は、デジタル化によって、面積を縮小し、電力量を低減し、周波数逓倍率を調整する点にある。
【００２５】
ところで、電源ノイズの影響を受けないように調整された電圧Ｖｒｅｇは、入力バッファ４２０および出力バッファ４３０に入力され、ＶＣＤＬによって遅延されたＮ個の入力信号Ａ１〜ＡＮは、周波数を逓倍するために周波数逓倍器に入力される。なお、従来の周波数逓倍器の場合、高速での動作に限界がある。これは、多数のタップ（larger number of taps）が設けられた場合にノードＸおよびノードＹの寄生容量が増加するからである。これに対して、本発明の周波数逓倍器では、放電ブロックおよび充電ブロックが、ノードＸおよびノードＹにそれぞれ付加的に接続されていることにより、上記問題を解決できる。
【００２６】
また、放電回路４４０がノードＸ４９０に接続されているのでノードＸ４９０を放電できることにより、ＶＣＤＬの各入力信号Ａ１〜ＡＮの立ち上がりエッジが入力される前にノードＸ４９０の電圧レベルを「低レベル」に変えることができる。
【００２７】
また、充電回路４５０は、ノードＹ４９４に接続されている。この充電回路は、ＶＣＤＬの各入力信号Ａ１〜ＡＮの立ち上がりエッジが入力される前にノードＹ４９４の電圧レベルを「高レベル」に変えるために、ノードＹ４９４を充電できる。放電回路４４０および充電回路４５０は、それぞれ、複数の伝達ゲートを含んでいる。これらの伝達ゲートは、周波数逓倍率に応じて選択的にＯＮ状態になり、出力ノードＱの相変化数を低減する。
【００２８】
高速クロック信号を１．５ＧＨｚ以上に生成するために、ノードＸ４９０およびノードＹ４９４の電圧レベルを、以下の方程式２を満たすように、短時間の間に変える必要がある。なぜなら、フィードバック信号Ｑｂｄが第１ＰＭＯＳトランジスタ４２２または第３ＮＭＯＳトランジスタ４２４を駆動するように、ノードＸ４９０またはノードＹ４９４を駆動するまでに少なくとも３つのインバータを介して位相を変える必要があるからである。
【００２９】
【数２】
2007503799.tif 000005
【００３０】
したがって、高周波数逓倍率が適用される１．１ＧＨｚ以上のクロック信号を生成するために、ノードＸ４９０の予備放電およびノードＹ４９４の予備充電を選択的に実行する必要がある。この場合、本発明の周波数逓倍器は、以下の方程式３を満たす。
【００３１】
【数３】
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【００３２】
予備充電および予備放電を選択的に実行することにより、次の入力信号の立ち上がりエッジを入力する前に、ノードＸ４９０およびノードＹ４９４を用いて出力ノード４９４を２度ではなく１度だけ相変化することができる。
【００３３】
放電回路４４０および充電回路４５０は、それぞれ、周波数低倍率に基づいて動作する。例えば、各回路に位置する３つの伝達ゲート全てを、逓倍率が４である１．６ＧＨｚのクロック信号を生成するためにＯＮ状態にする。また、２つの伝達ゲートを、逓倍率が３．５である１．４ＧＨｚのクロック信号を生成するためにＯＮ状態にする。また、１つの伝達ゲートを、逓倍率が３である１．２ＧＨｚのクロック信号を生成するためにＯＮ状態にする。
【００３４】
図６は、周波数逓倍率に基づいて各伝達ゲートの動作を制御するために放電回路および充電回路のそれぞれに備えられた伝達ゲート制御回路を示す詳細な回路図である。
【００３５】
図６を参照すると、伝達ゲート制御回路（参照符号６００）は、複数のＮＡＮＤゲート６１０および６３０、および、複数のインバータ６２０、６４０、６５０、および、６６０を含んでいる。第１ＮＡＮＤゲート６１０は、その入力として周波数逓倍率の各ビット値Ｍ＜２＞、Ｍ＜１＞、および、Ｍ＜０＞を受信し、第１インバータ６２０を介して第１出力端子６７０に、および、直接第２出力端子６７５に、論理演算結果を出力する。第１インバータ６２０は、第１ＮＡＮＤゲート６１０の出力信号を反転させ、反転した信号を第１出力端子６７０に出力する。また、第２ＮＡＮＤゲート６３０は、その入力として逓倍率のビット値Ｍ＜２＞およびＭ＜１＞を受信し、第２インバータ６４０を介して第３出力端子６８０に、および、直接第４出力端子６８５に、論理演算結果を出力する。第２インバータ６４０は、第２ＮＡＮＤゲート６３０の出力信号を反転させ、反転した信号を第３出力端子６８０に出力する。また、第３インバータ６５０は、その入力として逓倍率のビット値Ｍ＜２＞を受信し、上記入力を反転させ、得られた信号を第４インバータ６６０を介して第４出力端子６９０に、および、直接第６出力端子６９５に出力する。第４インバータ６６０は、第３インバータ６５０の出力信号を反転させ、反転した信号を第５出力端子６９０に出力する。
【００３６】
図６の伝達ゲート制御回路６００は、周波数逓倍率に基づいて図７ａの放電回路４４０の放電率を調整し、図７ｂの充電回路４５０の充電率を調整する。これにより、電圧振動幅が低減され、高速クロック信号が生成される。例えば、逓倍率のビット値Ｍ＜２＞、Ｍ＜１＞およびＭ＜０＞がそれぞれ１であれば、各回路において大きさの異なる３つの伝達ゲート全てをＯＮ状態にする。さらに、ビット値Ｍ＜２＞、Ｍ＜１＞およびＭ＜０＞がそれぞれ１、１および０であれば、伝達ゲート制御回路６００の制御信号Ｓ１、Ｓ１ｂ、Ｓ０、および、Ｓ０ｂに対応する２つの伝達ゲートをＯＮ状態にする。また、ビット値Ｍ＜２＞、Ｍ＜１＞およびＭ＜０＞がそれぞれ１、０、および、１であれば、制御回路６００の制御信号Ｓ０およびＳ０ｂの伝達ゲートをＯＮ状態にする。このようにして、放電回路４４０および充電回路４５０にそれぞれ位置する伝達ゲートを、回路の放電率または充電率を調整するために、選択的にＯＮ状態にする。
【００３７】
図８は、周波数逓倍器が１．６ＧＨｚで動作するときの、本発明の周波数逓倍器のシミュレーション結果を示すグラフである。入力信号Ａｉの立ち上がりエッジが入力される前にノードＸまたはノードＹでは、予備放電または予備充電を始められるので、入力信号Ａｉの立ち上がりエッジが入力されるときにはノードＸまたはノードＹでは急速な駆動が可能である。図８のシミュレーション結果は、４００ＭＨｚの基準入力周波数に４を乗算することにより得られる１．６ＧＨｚ信号の６２５ｐｓの周期に対して、１４ｐｓの誤差を示している。このように、本発明の周波数逓倍器が１．５ＧＨｚで１５ｐｓの誤差結果を得るという目的を達成していることが分かる。
【００３８】
電圧安定器４６０は、ループを形成するために直列接続された複数のインバータ４６２、４６４、４６６、および、４６８を含んでいる。インバータ４６２および４６４がノードＸ４９０に接続されていることにより、ノードＸ４９０の電圧を安定させることができる。また、インバータ４６６および４６８がノードＹ４９４に接続されていることにより、ノードＹ４９４の電圧を安定させることができる。
【００３９】
一般的には、遅延同期ループ（ＤＬＬ）の高速クロック発振器は、ジッタを累積しない。なぜなら、この高速クロック発振器は、ジッタを継続的に生み出す要因を有しているが、電圧制御発振器（ＶＣＯ）を内蔵していないからである。この要因は、出力クロックを発振するために入力周波数を積分するＶＣＯとは違って、ＤＬＬがＶＣＤＬの出力を直接用いることに起因している。それゆえに、ＤＬＬのクロック発振器は、ＶＣＤＬから派生する誤差（通常、遅延線間誤差または静的位相誤差である）を有する場合がある。このＤＬＬのクロック発振器では、ＶＣＤＬの複数の分岐遅延線は、同じ遅延時間を有している必要があるが、プロセスまたは設計が異なっているために生じる遅延誤差（遅延線間誤差）を有する場合がある。静的位相誤差は、基準入力信号とＶＣＤＬの出力とが固定されるときに位相検出器またはチャージポンプでの誤差により生じた位相誤差のことである。
【００４０】
図９および図１０は、遅延線間誤差および静的位相誤差のそれぞれに起因して生じたＤＬＬの高速クロック発振器の誤差を示している。図９および図１０については、ＤＬＬの高速クロック発振器において低ジッタを実現するために、遅延線間誤差および静的位相誤差を取り除くことが重要である。しかし、遅延線間誤差および静的位相誤差を取り除くための方法は、数例が提案されてきただけである。その上、G. ChienおよびP.Grayによって提案された、ＰＣＳに用いるためのＤＬＬの周波数逓倍器技術を用いた９００ＭＨｚ局部発振器は、設計が非常に複雑であり、所要面積が広い。
【００４１】
本発明の周波数逓倍器に入力信号を供給するＶＣＤＬの各分岐遅延線には、位相補償器が接続されており、段間誤差を平均するために用いられる。図１１は、位相補償器の実施形態を示す回路図である。
【００４２】
図１１を参照すると、位相補償器４７０は、第１位相補償段４７２および第２位相補償段４７４を含んでいる。２段階構造を有する位相補償器４７０を図１１に示しているが、この位相補償器は、所定の状況にしたがって、より多数の段を有していてもよい。
【００４３】
第１位相補償段４７２は、第１インバータ４７２‐１〜４７２‐１５の対を複数含んでいる。各対は、ＶＣＤＬの分岐遅延線からの入力信号Ａ１〜ＡＮのうち対応する１つの入力信号の分岐信号を受信するためのものである。第１位相補償段４７２は、第１インバータ４７２‐１〜４７２‐１５の隣り合うインバータ同士の出力信号を結合するために用いられる。これにより、複数の第１補償信号Ｂ１〜Ｂ８が生成される。それぞれの第１補償信号は、ＶＣＤＬの分岐遅延線のうち対応する１つの分岐遅延線の遅延誤差を補償した信号である。
【００４４】
第２位相補償段４７４は、第２インバータ４７４‐１〜４７４‐１６の対を複数含んでいる。各対は、第１位相補償段４７２からの第１補償信号Ｂ１〜Ｂ８のうち対応する１つの第１補償信号の分岐信号を受信するためのものである。第２位相補償段４７４は、第２インバータ４７４‐１〜４７４‐１６の隣り合うインバータ同士の出力信号を結合するために用いられる。これにより、複数の第２補償信号Ｃ１〜Ｃ８が生成される。各第２補償信号は、第１補償信号Ｂ１〜Ｂ８のうち対応する１つの第１補償信号の遅延誤差を補償した信号である。
【００４５】
例えば、ＶＣＤＬの入力信号Ａ８に相当する段が、他の入力信号に相当する段よりも長い静的位相誤差ｔｅｒｒｏｒを有していれば、その静的位相誤差ｔｅｒｒｏｒは、第１位相補償段を介して上記静的位相誤差の半分に低減される。次に、第２位相補償段を介して全ての他の位相補償段において位相補償を実行することにより、静的位相誤差の１／４に低減される。
【００４６】
この位相補償器によって、ＶＣＤＬの出力の各段間遅延が、以下の表２のように得られる。
【００４７】
【表２】
2007503799.tif 000007
【００４８】
近年、電子工学製品が可搬性および移動性を求めて徐々に小型化され、マイクロプロセッサの設計に関して、電力の低減が重要な要因となっている。例えば、ダイナミック電源電圧調整、ダイナミック基板バイアス調整、ダイナミック周波数調整などといった電力を低減するための様々な方法が、発表されてきた。本発明の周波数逓倍器は、このような方法を用いて入力周波数を大幅に乗算することにより、周波数を広範囲で調整できる。
【００４９】
図１２は、ＤＬＬおよびＮ−Ｋマルチプレクサを用いることにより周波数逓倍率を広範囲で制御できる、ダイナミック周波数逓倍器を示すブロック図である。ダイナミック周波数逓倍器の動作原理を以下に示す。ＶＣＤＬの各段からの信号は、コントローラによって制御されて、Ｎ−Ｋマルチプレクサ４８０を通過する。次に、Ｋ個の信号をマルチプレクサに入力し、Ｋ個の信号の最後の１つを位相検出器にフィードバックし、次に、上記最後の１つを基準入力信号と比較する。所定の追跡時間（tracking time）が経過した後、ＶＣＤＬのＫ番目の信号は、基準入力信号に固定される。Ｎ−Ｋマルチプレクサ４８０は、ＶＣＤＬのｎ個の入力信号Ａ１〜ＡＮをｋ個の出力信号Ｂ１〜Ｂｋに多重化するために用いられる。Ｎ−Ｋマルチプレクサ４８０における出力信号Ｂ１〜Ｂｋの最後のＢｋを、位相検出器にフィードバックし、次に、基準入力信号と比較する。
【００５０】
このとき、周波数逓倍器の周波数逓倍率を、初期のＮ／２からＫ／２に変える。例えば、Ｎ＝８のとき、周波数逓倍器は、８／２＝４倍に相当する周波数で動作する。その後、コントローラによって制御されてＫ＝７であるとき、基準クロックはＶＣＤＬの７番目の信号に固定され、逓倍器の入力は、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、および、Ｄ７になる。これにより、逓倍器は、基準クロックの速さの７／２倍の出力周波数になる。また、Ｎが偶数であれば、従来の周波数逓倍器と比べて、最後のＫ番目の信号を固定するために必要な時間を十分に低減できる。例えば、Ｋ＝４であれば、ＶＣＤＬの第４信号が入力され、従来の周波数逓倍器において基準入力信号と比較される。しかし、ＶＣＤＬの第８信号（Ｎに相当する）であれば、この第８信号が入力され、本発明のマルチプレクサを備えた周波数逓倍器において基準入力信号と比較される。次に、４つの信号Ｄ１、Ｄ３、Ｄ５、および、Ｄ７が、Ｎ−Ｋマルチプレクサを介して逓倍器に入力される。その結果、ＶＣＤＬ出力の各段間遅延は、Ｔ×２／８となり、これは、Ｋ＝４の場合と同じである。
【００５１】
本発明の周波数逓倍器は、Ｎ＝８である場合に、コントローラを制御することにより、周波数逓倍率を８／２、７／２、６／２、５／２、または、４／２に変えられるように設計されている。以下の表３は、各周波数逓倍率に基づいて、周波数逓倍器に入力されたＶＣＤＬの出力信号と、位相検出器によって比較された出力信号の最後の１つとを示している。
【００５２】
【表３】
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【００５３】
図１３は、本発明の周波数逓倍器と遅延誤差修正器とを含んだ、ＤＬＬの高速クロック発振器を示すブロック図である。
【００５４】
上記ＤＬＬは、ＶＣＤＬの出力と基準入力信号との位相を調整するために、４００ＭＨｚの基準入力信号に基づいて、ＶＣＤＬの電圧を調整する。位相補償器４７０は、ＶＣＤＬの各段の遅延の程度を均等にし、ＶＣＤＬの静的位相誤差を平均するために用いられる。その結果、ＶＣＤＬの各段でのジッタは、１／４に低減される。誤差が低減されたこれらの信号は、Ｎ−Ｋマルチプレクサ４８０に入力され、次に、調整されて、コントローラの制御により、周波数逓倍器に入力される。本発明の周波数逓倍器は、Ｎ＝８である場合、周波数逓倍率が４、３．５、３、２．５、または、２である出力周波数を供給できる。したがって、上記周波数逓倍器は、広範な周波数範囲において動作でき、その誤差は、逓倍率４に相当する最も速いクロックで１５ｐｓと小さい。
【００５５】
〔産業上の利用可能性〕
以上の記載から分かるように、本発明は、電圧制御遅延線の信号が周波数逓倍器に入力される前にこの信号の内部ノードを選択的に予備充電および予備放電することにより高速で動作できる、周波数逓倍器を提示している。また、この周波数逓倍器を、デジタル回路によって実行できる簡単で使いやすく設計された位相補間器を用いることにより、小型化できる。さらに、周波数逓倍器は、Ｎ−Ｋマルチプレクサを用いて周波数逓倍率を広範囲で制御できる。
【００５６】
本発明の好ましい実施形態を例証として開示してきたが、当業者は、特許請求の範囲に開示したような発明の範囲および精神から離れずに、様々な変型、付加、および、置き換えが可能であることを理解するであろう。
【図面の簡単な説明】
【００５７】
【図１】ＰＬＬの高速クロック発振器の構成を示す、ブロック図である。
【図２】ＤＬＬの高速クロック発振器の構成を示す、ブロック図である。
【図３ａ】ＰＬＬにおいてそれぞれ累積されたジッタを示す図である。
【図３ｂ】ＤＬＬにおいてそれぞれ累積されたジッタを示す図である。
【図４】本発明の周波数逓倍器を示す回路図である。
【図５】本発明の周波数逓倍器による周波数の逓倍を示すタイムチャートである。
【図６】周波数逓倍率に基づいて各伝達ゲートの動作を制御するために放電回路または充電回路に備えられた、伝達ゲート制御回路の詳細な回路図である。
【図７ａ】放電回路を示す、詳細な回路図である。
【図７ｂ】充電回路を示す、詳細な回路図である。
【図８】本発明の周波数逓倍器が１．６ＧＨｚで動作する際の、上記周波数逓倍器のシミュレーション結果を示すグラフである。
【図９】遅延線間誤差のゆえに生じる高速クロック発振器の誤差を示す図である。
【図１０】静的位相誤差のゆえに生じる高速クロック発振器の誤差を示す図である。
【図１１】本発明の周波数逓倍器に入力信号を供給するＶＣＤＬの分岐遅延線の全てを接続し、かつ、段間誤差を平均するために用いられる、位相補償器の実施形態を示す回路図である。
【図１２】ＤＬＬおよびＮ−Ｋマルチプレクサを用いることにより周波数逓倍率を広範囲で制御できるダイナミック周波数逓倍器を示すブロック図である。
【図１３】本発明の周波数逓倍器と遅延誤差訂正器とを含んだＤＬＬの高速クロック発振器を示すブロック図である。
【図１】
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【図２】
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【図３ａ】
2007503799.tif 000011
【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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