(57)【要約】プラズマ加工システムで基板をエッチングする方法を提供する。基板は、半導体層、その半導体層上方に提供された第１バリアー層、その第１バリアー層上方に提供された低ｋ層、その低ｋ層上方に提供された第３ハードマスク層、その第３ハードマスク層上方に提供された第２ハードマスク層、及びその第２ハードマスク層上方に提供された第１ハードマスク層を有する。方法には、第１ハードマスク層の第１ハードマスク材料、第３ハードマスク層の第３ハードマスク材料、及び第１バリアー層の第１バリアー層材料に対して低選択度を有するが、第２ハードマスク層の第２ハードマスク材料に対しては高選択度を有する第１エチャントと、第１ハードマスク層の第１ハードマスク材料、第３ハードマスク層の第３ハードマスク材料、及び第１バリアー層の第１バリアー層材料に対しては高選択度を有する第２エチャントとで基板を交互にエッチングするステップが含まれ、第１エチャントは第２ハードマスク層の第２ハードマスク材料に対して低選択度を有する。
2007529905.tif 000002
【特許請求の範囲】
【請求項１】
プラズマ加工システムにおいて、半導体層、該半導体層上方に提供された第１バリアー層、該第１バリアー層上方に提供された低ｋ層、該低ｋ層上方に提供された第３ハードマスク層、該第３ハードマスク層上方に提供された第２ハードマスク層、及び該第２ハードマスク層上方に提供された第１ハードマスク層を含んだ基板をエッチングする方法であって、
本方法は、第１ハードマスク層の第１ハードマスク材料、第３ハードマスク層の第３ハードマスク材料、及び第１バリアー層の第１バリアー層材料に対しては低選択度を有しており、第２ハードマスク層の第２ハードマスク材料に対しては高選択度を有する第１エチャントと、
第１ハードマスク層の第１ハードマスク材料、第３ハードマスク層の第３ハードマスク材料、及び第１バリアー層の第１バリアー層材料に対して高選択度を有する第２エチャントとで前記基板を交互にエッチングするステップを含んでおり、
第１エチャントは第２ハードマスク層の第２ハードマスク材料に対して低選択度を有することを特徴とする方法。
【請求項２】
交互にエッチングするステップは、低ｋ層を第２エチャントで部分的にエッチングするステップを含んでいることを特徴とする請求項１記載の方法。
【請求項３】
交互にエッチングするステップは、第１バリアー層を第２エチャントで部分的にエッチングするステップを含んでいることを特徴とする請求項２記載の方法。
【請求項４】
交互にエッチングするステップは、第１ハードマスク材料を実質的に除去するステップを含んでいることを特徴とする請求項３記載の方法。
【請求項５】
第２バリアー材料で成る第２バリアー層を第３ハードマスク層と低ｋ層との間に提供するステップをさらに含んでおり、第２エチャントは第２バリアー材料に対して低選択度を有しており、第１エチャントは第２バリアー材料に対して高選択度を有することを特徴とする請求項１記載の方法。
【請求項６】
交互にエッチングするステップは、第２バリアー層を第２エチャントで部分的にエッチングするステップを含んでいることを特徴とする請求項５記載の方法。
【請求項７】
第２エチャントは第２ハードマスク層、低ｋ層及び第２バリアー層の少なくとも１部を実質的同時にエッチングすることを特徴とする請求項６記載の方法。
【請求項８】
第１ハードマスク材料、第２ハードマスク材料、及び第３ハードマスク材料をデュアルダマシン製造法のためにリトグラフ技術でパターン化することを特徴とする請求項１記載の方法。
【請求項９】
第１ハードマスク材料はＳｉＮであることを特徴とする請求項１記載の方法。
【請求項１０】
第１ハードマスク材料はＳｉＣであることを特徴とする請求項１記載の方法。
【請求項１１】
第２ハードマスク材料はＴＥＯＳであることを特徴とする請求項１記載の方法。
【請求項１２】
第３ハードマスク材料はＳｉＮであることを特徴とする請求項１記載の方法。
【請求項１３】
第３ハードマスク材料はＳｉＣであることを特徴とする請求項１記載の方法。
【請求項１４】
第１バリアー層はＳｉＮであることを特徴とする請求項１記載の方法。
【請求項１５】
第１バリアー層はＳｉＣであることを特徴とする請求項１記載の方法。
【請求項１６】
第２バリアー層はＴＥＯＳであることを特徴とする請求項２記載の方法。
【請求項１７】
第１エチャントはＣＦ4であることを特徴とする請求項１記載の方法。
【請求項１８】
第１エチャントはＣＨＦ3であることを特徴とする請求項１記載の方法。
【請求項１９】
第２エチャントはＣ4Ｆ6であることを特徴とする請求項１記載の方法。
【請求項２０】
第２エチャントはＣ4Ｆ8であることを特徴とする請求項１記載の方法。
【請求項２１】
プラズマ加工システムにおいて、半導体層、該半導体層上方に提供された第１バリアー層、該第１バリアー層上方に提供された低ｋ層、該低ｋ層上方に提供された第２バリアー層、該第２バリアー層上方に提供された第３ハードマスク層、該第３ハードマスク層上方に提供された第２ハードマスク層、及び該第２ハードマスク層上方に提供された第１ハードマスク層を含んだ基板をエッチングする方法であって、
本方法は、第１ハードマスク層の第１ハードマスク材料、第３ハードマスク層の第３ハードマスク材料、及び第１バリアー層の第１バリアー層材料に対しては低選択度を有しており、第２ハードマスク層の第２ハードマスク材料に対しては高選択度を有する第１エチャントと、
第１ハードマスク層の第１ハードマスク材料、第３ハードマスク層の第３ハードマスク材料、及び第１バリアー層の第１バリアー層材料に対して高選択度を有する第２エチャントとで前記基板を交互にエッチングするステップを含んでおり、
第１エチャントは第２ハードマスク層の第２ハードマスク材料と第２バリアー層に対して低選択度を有することを特徴とする方法。
【請求項２２】
交互にエッチングするステップは、低ｋ層を第２エチャントで部分的にエッチングするステップを含んでいることを特徴とする請求項２１記載の方法。
【請求項２３】
交互にエッチングするステップは、第１バリアー層を第２エチャントで部分的にエッチングするステップを含んでいることを特徴とする請求項２２記載の方法。
【請求項２４】
交互にエッチングするステップは、第１ハードマスク材料を実質的に除去するステップを含んでいることを特徴とする請求項２３記載の方法。
【請求項２５】
交互にエッチングするステップは、第２バリアー層を第２エチャントで部分的にエッチングするステップを含んでいることを特徴とする請求項２１記載の方法。
【請求項２６】
第２エチャントは、第２ハードマスク層、低ｋ層、及び第２バリアー層の少なくとも１部を実質的同時にエッチングするステップを含んでいることを特徴とする請求項２１記載の方法。
【請求項２７】
第１ハードマスク材料、第２ハードマスク材料、及び第３ハードマスク材料をデュアルダマシン製造法のためにリトグラフ技術でパターン化することを特徴とする請求項２１記載の方法。
【請求項２８】
第１ハードマスク材料はＳｉＮであることを特徴とする請求項２１記載の方法。
【請求項２９】
第１ハードマスク材料はＳｉＣであることを特徴とする請求項２１記載の方法。
【請求項３０】
第２ハードマスク材料はＴＥＯＳであることを特徴とする請求項２１記載の方法。
【請求項３１】
第３ハードマスク材料はＳｉＮであることを特徴とする請求項２１記載の方法。
【請求項３２】
第３ハードマスク材料はＳｉＣであることを特徴とする請求項２１記載の方法。
【請求項３３】
第１バリアー層はＳｉＮであることを特徴とする請求項２１記載の方法。
【請求項３４】
第１バリアー層はＳｉＣであることを特徴とする請求項２１記載の方法。
【請求項３５】
第２バリアー層はＴＥＯＳであることを特徴とする請求項２２記載の方法。
【請求項３６】
第１エチャントはＣＦ4であることを特徴とする請求項２１記載の方法。
【請求項３７】
第１エチャントはＣＨＦ3であることを特徴とする請求項２１記載の方法。
【請求項３８】
第２エチャントはＣ4Ｆ6であることを特徴とする請求項２１記載の方法。
【請求項３９】
第２エチャントはＣ4Ｆ8であることを特徴とする請求項２１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に基板製造技術に関し、特に、プラズマ加工システムにおける基板エッチングの改良方法に関する。
【背景技術】
【０００２】
半導体基板あるいはフラットパネルディスプレー製造で使用されるもののごときガラスパネルなどの基板の加工においてはプラズマが多用される。例えば基板加工の一部として、基板はそれぞれが集積回路に加工される複数のダイス、すなわち方形体に分割される。続いて基板は一連のステップで処理され、搭載する電気コンポーネントを形成するために材料が選択的に除去（エッチング）され、着層（デポジション）される。
【０００３】
プラズマ加工の１例では、基板はエッチングに先立って硬化エマルジョン（フォトレジストマスク等）の薄膜でコーティングされる。硬化エマルジョンの領域は選択的に除去され、下側の層のコンポーネントを露出させる。次に基板はチャックまたはペデストラルと呼称される単極電極あるいは双極電極を含んだ基板支持構造体に載せられてプラズマ加工チャンバーに入れられる。適したエチャントソースがチャンバー内に送られ、基板の露出領域をエッチングするプラズマを形成する。
【０００４】
図１はプラズマ加工システムコンポーネントの概略図である。一般的に、気体供給システム１２２から適当なガス（気体）のセットがインレット１０８を通じてチャンバー１０２に導入される。これらプラズマ加工ガスはその後にイオン化されてプラズマ１１０を形成し、静電チャック１１６上にエッジリング１１５によって配置された半導体基板またはガラス板のごとき基板１１４の露出領域を加工（エッチングまたは着層処理）する。さらに、ライナー１１７はプラズマとプラズマ加工チャンバーとの間に熱バリアーを提供し、基板１１４上でプラズマ１１０を最良化する手助けをする。
【０００５】
ガス供給システム１２２は一般的にプラズマ加工ガス（Ｃ4Ｆ8、Ｃ4Ｆ6、ＣＨＦ3、ＣＨ2Ｆ3、ＣＦ4、ＨＢｒ、ＣＨ3Ｆ、Ｃ2Ｆ4、Ｎ2、Ｏ2、Ａｒ、Ｘｅ、Ｈｅ、Ｈ2、ＮＨ3、ＳＦ6，ＢＣｌ3、Ｃｌ2、ＷＦ6、等々）を収納する圧縮ガスシリンダー１２４aから１２４fを含んでいる。ガスシリンダー１２４aから１２４fを局部的排気を提供する容器１２８でさらに保護することもできる。質量流量コントローラー１２６aから１２６fは普通は自己完結式装置（トランスジューサー、コントロールバルブ、コントロール及び信号処理電子機器で成る）であり、プラズマ加工システムへのガスの質量流量を測定してコントロールするために半導体産業で普通に利用されている。インジェクター１０９はプラズマ加工ガス１２４をエアゾール形態でチャンバー１０２に供給する。
【０００６】
インダクションコイル１３１は誘電ウィンドー１０４でプラズマから分離されており、普通はプラズマ１１０を発生させるためにプラズマ加工ガス内に変動電流を誘導する。ウィンドーはインダクションコイルをプラズマ１１０から保護し、発生するＲＦ界をプラズマ加工チャンバー内に侵入させる。リード１３０aと１３０bでインダクションコイル１３１にさらにカップリングされているのはマッチングネットワーク１３２であり、さらにＲＦ発生器１３８にカップリングさせることができる。マッチングネットワーク１３２はＲＦ発生器１３８のインピーダンスをプラズマ１１０のインピーダンスとマッチングさせるように試みる。ＲＦ発生器１３８は典型的には１３．５６ＭＨｚと５０Ωで作動する。
【０００７】
一般的に、プラズマが発生したとき熱均衡を達成するために冷却システムがチャックにカップリングされている。大抵の冷却システムはチャック内でキャビティを通してクーラントを循環させるチラーと、チャックと基板との間に送り込まれるヘリウムガスとを含んでいる。発生する熱の放熱に加えて、ヘリウムガスは冷却システムに迅速な熱放散制御もさせる。すなわちヘリウムガス圧を増加させることで熱移動率を増加させる。大抵のプラズマ加工システムはオペレーションソフトウェアプログラムを含んだ複雑なコンピューターによってコントロールされている。典型的なオペレーション環境では、製造パラメータ（電圧、混合ガス流、ガス流速、圧力、等々）は一般的に特定のプラズマ加工システムと特定の処理プログラムのために設定される。
【０００８】
デュアルダマシン型として知られる普通の基板の製造方法では誘電層同士はバイアホールを充填する導電プラグによって電気的に接続されている。一般的には１誘電層に開口部が形成される。開口部は普通、ＴａＮまたはＹｉＮバリアーと整合しており、その後に２セットの導電パターン同士を電気接続させる導電材料（アルミニウム（Ａｌ）、銅（Ｃｕ）、等々）で充填される。これで基板上の２活性領域（ソース/ドレーン領域等）間に電気接続が確立される。誘電層の表面の余剰導電材料は典型的には化学機械式研磨（ＣＭＰ）で除去される。続いて窒化ケイ素のブランケット層が着層され、銅部分を覆う。
【０００９】
一般的にデュアルダマシン型基板には３つの一般的な製造法であるバイアファースト法、トレンチファースト法及びセルフアライン法が存在する。バイアファースト法の１例では、基板はまずフォトレジストでコーティングされ、続いてバイアがリトグラフ技術でパターン化される。次に異方性エッチングで表面キャップ材料がカット処理され、基板の低ｋ層にまでエッチングされ、下側金属層の直上の窒化ケイ素バリアーで停止する。続いてバイア保護層が剥離され、トレンチフォトレジストが提供されてリトグラフ技術でパターン化される。典型的には、トレンチエッチングプロセスで下方部分のバイアがオーバーエッチングされることを防止するためにフォトレジストの一部はバイアの底部に残る。あるいは有機ＡＲＣプラグでバイアをカバーしてもよい。次に第２異方性エッチングで表面のキャップ材料をカットし、低ｋ材料を望む深度にまでエッチングする。その後にフォトレジストは剥離され、バイアの底部の窒化ケイ素バリアーは下側の銅がバイア内にスパッタリングしないように非常にソフトで低エネルギーのエッチングによって開加工される。上述したように、トレンチとバイアは導電材料（アルミニウム、銅、等）で充填され、化学機械式研磨によって研磨される。バイアファースト法は、ずれをカバーするように提供された大きなウィンドーのため、小型装置では広く採用されているが、フォトレジストポイズニング及びバイア上でのクラウンフェンス現象の悪影響が受ける。
【００１０】
別な方法はトレンチファースト法である。デュアルハードマスク手法の１例では、基板はフォトレジストでコーティングされ、トレンチのリトグラフパターンが提供される。次に異方性ドライエッチングで表面のハードマスク（典型的にはＳｉＮ、ＴｉＮ、ＴａＮ）がカットされ、フォトレジストの剥離が続く。別なフォトレジストがトレンチハードマスクに提供され、バイアはリトグラフ技術でパターン化される。第２の異方性エッチングでキャップ層がカットされ、低ｋ材料内にまで部分的にエッチングされる。このエッチングでバイアの一部が形成される。ハードマスクを有したバイア上をトレンチエッチングするためにフォトレジストは剥離される。続いてトレンチエッチングでキャップ層がカットされ、望む深度にまで低ｋ材料が部分的にエッチングされる。同時にこのエッチングによってバイアホールはクリアな状態となり、バイアの底部に位置する最終バリアーでエッチングは停止する。底部バリアーは特殊エッチングによって開加工される。しかし、トレンチファースト法もバイアを適切にエッチングするためにはほぼ完全なトレンチ−バイア整合を必要とする。
【００１１】
さらに別な方法はセルフアライン法と呼称される。この方法は複数の酸化物エッチングステップを組み合わせるが、介在窒化物マスクとエッチングステップによる２つの別々のＩＬＤ（レベル間誘電）着層を必要とする。上下両方に窒化物エッチングストップを配して下方（バイア）誘電材料が着層される。この上方窒化物はマスク処理され、エッチングされてバイアハードマスクが形成される。この処理には特殊な窒化物エッチングを必要とする。次に上方（ライン）誘電材料が着層される。最後に、トレンチマスクが窒化物にエッチングで提供されているバイア開口部と整合される。トレンチとバイアの両方は両方の酸化物層に１エッチングステップで提供される。しかし、セルフアライン法はしばしば高い窒化物−酸化物エッチング選択度を必要とし、トレンチファースト法と同様に、バイアを適正にエッチングするにはほぼ完璧なトレンチ−バイア整合を必要とする。
【００１２】
説明のため、図２Ａはリトグラフステップに先立った例示用の半導体ＩＣの層を表す層スタックの断面図を示す。本明細書では層の上下位置関係を“上”または“上方”あるいは“下”または“下方”等で説明するが、説明していない他の層がさらに上下に存在し、あるいは中間に存在することもある。また説明する全ての層が必ずしも必要ではなく、他の異なる層で置換することも可能である。
【００１３】
層スタックの底部で層２０８が示されている。この層はＳｉＯ2のごとき半導体を含んでいる。層２０８の上方にはバリアー層２０４が配置される。層２０４は典型的には窒化物または炭化物（ＳｉＮ、ＳｉＣ等）を含んでいる。デュアルダマシン型基板はアルミニウムあるいは銅を含んだＭ１ ２０９aと２０９bを含有する金属層セットをさらに含んでいる。バリアー層２０４の上方には低ｋ材料（ＳｉＯＣ等）を含んだ中間誘電（ＩＭＤ）層２０６が提供される。ＩＭＤ層２０６の上方には典型的にはＳｉＯ2であるキャップ層２０３が提供される。キャップ層２０３の上方には典型的にはＴｉＮ、ＳｉＮあるいはＴａＮであるトレンチマスク層２０２が提供される。
【００１４】
図２Ｂはフォトレジスト層２２０とＢＡＲＣ層２２２がさらに追加された後の  図２Ａで示す層スタックの断面図である。
【００１５】
図２Ｃはフォトレジスト層２２０とＢＡＲＣ層２１２がリトグラフ技術で加工された後の図２Ｂで示す層スタックの断面図である。この例ではフォトレジストマスクパターンはトレンチセット２１４aと２１４bで提供されている。
【００１６】
図２Ｄはトレンチマスク層２０１がプラズマシステムで加工され、トレンチ２１４aと２１４bをキャップ層２０３にまで延ばした後の図２Ｃで示す層スタックの断面図である。
【００１７】
図２Ｅはフォトレジスト層２２０とＢＡＲＣ層２１２を除去した後の図２Ｄで示す層スタックの断面図である。
【００１８】
図２Ｆは第２金属層と、第２金属層を第１金属層２０９aと２０９bに接続するバイアを提供するために、第２フォトレジスト層２１６とＢＡＲＣ層２１８を積層した後の図２Ｅで示す層スタックの断面図である。
【００１９】
図２Ｇはフォトレジスト層が開処理され、バイアを提供するために部分的にＩＭＤ層２０６内にエッチングされた後の図２Ｆで示す層スタックの断面図である。
【００２０】
図２Ｈはフォトレジスト層２１６とＢＡＲＣ層２１８が剥離され、トレンチを望む深度にまで延ばし、バリアー層２０４のバイアストップを通ってエッチングするために追加のエッチングプロセスが実施された後の図２Ｇで示す層スタックの断面図である。
【００２１】
図２Ｉではバリアー層２０４は、例えばＣＨ2Ｆ2、ＣＨ3Ｆ等を使用してエッチングされている。図２Ｊでは、化学機械式研磨処理が実施され、層スタックはキャップ層２０３にまで研磨され、導電材料（アルミ、銅等）が着層されて、存在するＭ１金属材料と接触している。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかし、サブミクロンバイアコンタクトとトレンチが高アスペクト比を有する現在のプラズマ加工技術を使用して基板で高回路密度のための要求をエスカレートさせることは困難であろう。新規な低ｋフィルムと複雑なフィルムスタックの利用は、誘電エッチング加工及び装置を得るための新規なチャレンジを提起する。
【００２３】
例えば、これら及び他の基板製造方法において、フォトレジストとＢＡＲＣ（底部の反射防止コーティング）の除去プロセスはしばしば基板の低ｋ材料にダメージを与える。一般的に、低ｋ材料は高い濃度の炭素と水素を含む。これは電流に対する機械的強度を改善し、導電線間のクロストークを最小限にするためである。しかし、従来のフォトレジスト剥離プロセスで使用される酸素はフォトレジスト内の炭素と反応して揮発性ＣＯ2を発生させ、露出領域の炭素濃度を相当に減少させるであろう。炭素濃度の減少は対応するｋ値を相当に増加させることがあり、フォトレジスト除去はＲＣ時間遅延を不都合に増大させる可能性がある。
【００２４】
さらに、酸素への曝露はバイアコーナー侵食とフェンス現象を悪化させ、トレンチ及びバイアの寸法変化を引き起こすであろう。基板製造者が非常に低いｋ値（＜２）で非常に高い炭素濃度を有した次世代の誘電物質を求めているいため、このことは一層大きな問題である。これら材料は、ＣＭＰ（化学機械式研磨）プロセス時に相当程度の物理的接着問題を提供することがあることに加えて、多量の酸素を利用するフォトレジスト剥離等の処理時にピット形成現象や大きな寸法変化を引き起こす可能性がある。図３Ａはフェンス現象３０２が発生している層スタックの断面（図２）を図示する。図３Ｂではコーナー侵食３０４が発生している図２の層スタックの断面図が示されている。
【００２５】
前述の観点から、プラズマ加工システムの基板エッチング加工を改良する技術が求められている。
【課題を解決するための手段】
【００２６】
本発明は、１実施例においてプラズマ加工システムによる基板エッチング方法に関する。基板は半導体層、その半導体層上方に提供された第１バリアー層、その第１バリアー層上方に提供された低ｋ層、その低ｋ層上方に提供された第３ハードマスク層、その第３ハードマスク層上方に提供された第２ハードマスク層、並びにその第２ハードマスク上方に提供された第１ハードマスク層を有している。この方法は第１エチャントと第２エチャントで基板を交互にエッチングするステップを含んでいる。第１エチャントは第１ハードマスク層の第１ハードマスク材料、第３ハードマスク層の第３ハードマスク材料及び第１バリアー層の第１バリアー層材料に対して低選択度を有している。一方、第２エチャントは第１ハードマスク層の第１ハードマスク材料、第３ハードマスク層の第３ハードマスク材料及び第１バリアー層の第１バリアー層材料に対して高選択度を有している。第１エチャントは第２ハードマスク層の第２ハードマスク材料に対して低選択度を有している。
【００２７】
本発明のそれら及び他の特徴は図面を利用した以下の詳細な説明で理解されよう。
【発明を実施するための最良の形態】
【００２８】
本発明を添付図面を利用して以下において詳細に説明する。本発明は様々な特定要素を使用した特定の態様にて解説されているが、本発明の範囲内でのそれらの細部の変更は可能である。
【００２９】
前述したように、フォトレジストとＢＡＲＣの除去は基板の低ｋ材料にダメージを与えることが多い。例えば、一般的に、下側の基板をリトグラフ技術でパターン化するためにデュアルダマシン型基板の製造法はフォトレジストをハードマスク上に提供し、低ｋ材料を酸素に曝露する。
【００３０】
理論に縛られるのは望まないが、ハードマスクのセットの低ｋ材料上への提供で、低ｋ材料を、従来のフォトレジスト剥離プロセスに使用される酸素へ曝露させずにバイアまたはトレンチをエッチングすることができる。さらに、ハードマスクセットの検査で、トレンチ-ファースト法とデュアルハードマスクデュアルダマシン法で発生する不整合問題をさらに緩和することができる。
【００３１】
１実施例では、マスクは実質的に金属材料で成る。別の実施例では、３つのマスクとキャップ層（または４つのマスク全部）のセットが使用される。別の実施例では、マスクのセットは交互に異なるマスク材料を含んでいる。別の実施例では、複数マスクのセットを基板製造のためのデュアルダマシン法に使用してもよい。
【００３２】
本明細書では層の上下位置関係を“上”または“上方”あるいは“下”または“下方”等で説明するが、説明していない他の層がさらに上下に存在し、あるいは中間に存在することもある。また説明する全ての層が必ずしも必要ではなく、他の異なる層で置換することも可能である。
【００３３】
本発明において、基板には、ハードマスクのセットと低ｋ誘電材料との間に配置されたマスクまたはキャップ層（例：ＴＥＯＳ等）が提供されている。キャップ層とハードマスクのセットは交互に異なるバリアー材料をさらに含んでおり、エチャントのセットが選択される。  個々のエチャントは特定のタイプのバリアー材料への低選択度を有するが、残りの材料に対しては高選択度を有する。
【００３４】
例えば、Ｃ4Ｆ4及びＣ4Ｆ8等のエチャントはＴＥＯＳに対して低選択度を有するが（すなわちエッチング可能性大）、ＳｉＮまたはＳｉＣに対しては高選択度を有する（すなわちエッチング可能性小）。同様に、ＣＦ4、ＣＨＦ3，ＣＨ3Ｆ及びＣＨ2Ｆ2等のエチャントはＳｉＮあるいはＳｉＣに対して低選択度であるが、ＴＥＯＳに対しては高選択度である。その後ハードマスクのセットは従来のフォトレジスト法でパターン化されてバイアまたはトレンチのホール（孔）を提供する。その後、前述のフッ素化学に基づいたもの等の適切なエチャントのセットを用いてその誘電体での異方性エッチングが達成される。
【００３５】
説明のため、図４Ａから図４Ｆは層スタックの理想化された断面図を示しており、例示用半導体ＩＣの層を表わしている、そこでバイアまたはトレンチのホールを提供するため、本発明の１実施例ではデュアルダマシン製造法で使用されるようなハードマスクのセットを使用している。
【００３６】
図４Ａは層スタックを示し、２つの異なるバリアー材料で成る３つのハードマスクのセットが、本発明の１好適実施例に従ってキャップ層上に着層及びパターン化されている。層スタックの底部には、ＳｉＯ２を含む層４０８が示されている。層４０８の上には、典型的には窒化物または炭化物（例：ＳｉＮ、ＳｉＣ等）を含んだバリアー層４０４ａが提供され、約７００Åの厚みを有する。デュアルダマシン基板は、典型的にはアルミニウムまたは銅を含んだＭ１４０９ａ-Ｍ１４０９ｂを含む金属層のセットをさらに含んでいる。バリアー層４０４ａの上には、低ｋ材料（例：ＳｉＯＣ等）を含んだ約１０，０００Åの厚みを有する中間誘電（ＩＭＤ）層４０６が提供される。ＩＭＤ層４０６の上には、典型的にはＴＥＯＳを含んだ約５００オングストロームの厚みを有するキャップ層４０３が提供される。キャップ層４０３の上には、適した方法でパターン化されたハードマスクのセットを提供できる。マスク３（４０４ｂ）はＳｉＣまたはＳｉＮを含んでおり、約５００Åの厚みを有する。マスク２（４０３ｂ）はＴＥＯＳを含んでおり、約２０００Åの厚みを有する。マスク１（４０４ｃ）はＳｉＣまたはＳｉＮを含んでおり、約５００Åの厚みを有する。
【００３７】
図４Ｂは、図４Ａの層スタックを示しており、マスク２（４０３ｂ）とキャップ層４０３ａを含んだＴＥＯＳ材料に対しては低選択度を有するが、マスク１（４０４ｃ）及びマスク３（４０４ｂ）を含んだＳｉＮまたはＳｉＣに対しては高選択度を有するＣ4Ｆ4及びＣ4Ｆ8等の適したエチャントでバイア４１０がエッチングされている。従ってバイア４１０の当初プロファイルはマスク３（４０４ｂ）のパターンによって定義される。
【００３８】
図４Ｃは、図４Ｂの層スタックを示しており、ＳｉＮまたはＳｉＣを含んだマスク１（４０４ｃ）が、ＳｉＮまたはＳｉＣに対しては低選択度を有するが、ＴＥＯＳに対しては高選択度を有するＣＦ4及びＣＨＦ3等の適したエチャントで除去されている。さらに、除去プロセスはさらにトレンチパターンをマスク３(４０４ｂ)上に転写する。低ｋ材料４０６の厚み（１０，０００Å）は、マスク１（４０４ｃ）の厚み（５００Å）よりもかなり大きいので、エチャントのイオン衝撃で少量の低ｋ材料のみが除去される。
【００３９】
図４Ｄは、図４Ｃの層スタックを示しており、ＴＥＯＳを含んだマスク２（４０３ｂ）は、マスク２（４０３ｂ）とキャップ層４０３ａを含んだＴＥＯＳに対しては低選択度を有するが、マスク３（４０４ｂ）とバリアー４０４ａを含んだＳｉＮまたはＳｉＣに対しては高選択度を有するＣ4Ｆ6及びＣ4Ｆ8等の適したエチャントで除去されている。エチャントのイオン衝撃によって低ｋ材料４０６内でバリアー４０４ａで停止するトレンチ４１０及びバイア４１１等のデュアルダマシン構造を提供することもできる。
【００４０】
図４Ｅは、図４Ｄの層スタックを示しており、ＳｉＮまたはＳｉＣに対しては低選択度を有するが、ＴＥＯＳに対しては高選択度を有するＣＦ4及びＣＨＦ3等の適したエチャントでバリアー４０４がエッチングされている。さらに、ＳｉＮまたはＳｉＣを含むマスク３の大部分が除去されている。
【００４１】
図４Ｆは、図４Ｅの層スタックを示しており、プラズマ蒸着法等の適したプロセスで、ＴａＮまたはＴｉＮバリアー４１４がトレンチまたはバイアに追加されている。
【００４２】
図４Ｇは、図４Ｅの層スタックを示しており、トレンチまたはバイアが銅あるいは他の適した導電材料で充填されており、最上層スタックが化学機械式研磨等の適したプロセスで研磨されている。
【００４３】
図５Ａはプラズマ加工システムの簡易プロセスを説明したもので、本発明の１実施例により、ハードマスクのセットで基板がエッチングされる。先ず、ステップ５０２で、半導体層、その半導体層上方に提供された第１バリアー層、その第１バリアー層上方に提供された低ｋ層、その低ｋ層上方に提供された第３ハードマスク層、その第３ハードマスク層上方に提供された第２ハードマスク層、及びその第２ハードマスク層上方に提供された第１ハードマスク層を有する基板がプラズマ加工システムに導入される。その後、ステップ５０２で、第１ハードマスク層の第１ハードマスク材料、第３ハードマスク層の第３ハードマスク材料、及び第１バリアー層の第１バリアー層材料に対して低選択度を有するが、第２ハードマスク層の第２ハードマスク材料に対しては高選択度を有する第１エチャントと、第１ハードマスク層の第１ハードマスク材料、第３ハードマスク層の第３ハードマスク材料、及び第１バリアー層の第１バリアー層材料に対しては高選択度を有する第２エチャントとで基板を交互にエッチングする。  第１エチャントは第２ハードマスク層の第２ハードマスク材料に対して低選択度を有する。
【００４４】
図５Ｂは、プラズマ加工システムの簡易プロセスを説明しており、本発明の１実施例によって、ハードマスクのセットで基板がエッチングされる。先ず、ステップ５０６で、半導体層、その半導体層上方に提供された第１バリアー層、その第１バリアー層上方に提供された低ｋ層、その低ｋ層上方に提供された第２バリアー層、その第２バリアー層上方に提供された第３ハードマスク層、その第３ハードマスク層上方に提供された第２ハードマスク層、及びその第２ハードマスク層上方に提供された第１ハードマスク層を有する基板がプラズマ加工システムに導入される。その後、ステップ５０８で、第１ハードマスク層の第１ハードマスク材料、第３ハードマスク層の第３ハードマスク材料、及び第１バリアー層の第１バリアー層材料に対して低選択度を有するが、第２ハードマスク層の第２ハードマスク材料には高選択度を有する第１エチャントと、第１ハードマスク層の第１ハードマスク材料、第３ハードマスク層の第３ハードマスク材料、及び第１バリアー層の第１バリアー層材料に対して高選択度を有する第２エチャントとで基板を交互にエッチングする。  第１エチャントは第２ハードマスク層の第２ハードマスク材料と第２バリアー層に対して低選択度を有する。
【００４５】
本発明を数々の好適実施例で説明したが、本発明の範囲内で変形が可能である。例えば、本発明を、ラム  リサーチ(Ｌａｍ  Ｒｅｓｅａｒｃｈ)プラズマ加工システム（例：エクセラン(Ｅｘｅｌａｎ)TM、エクセランTMＨＰ，エクセランTMＨＰＴ，２３００TM，バーシス(Ｖｅｒｓｙｓ)TM，スター(Ｓｔａｒ)等）に関して説明したが、その他のプラズマ加工システムを利用してもよい。本発明を様々な長さの直径（例：２００ｍｍ、３００ｍｍ等）の基板に使用してもよい。酸素以外の気体を含んだフォトレジストプラズマエチャントも使用できる。本発明を実施する方法は他にも多くある。
【００４６】
本発明の利点には、プラズマ加工システム内での基板エッチングの最良化が含まれる。その他の利点には、酸素ベースのエチャントへの曝露によるフォトレジストの悪影響の緩和、基板上のＲＣ時間遅延の緩和、デュアルダマシン製造プロセス中のプラグステップの排除、エッチング加工中のトレンチ及びバイアファセットとフェンス現象の緩和、及びエッチング加工中のトレンチ-バイア不整合の緩和が含まれるであろう。
【００４７】
本発明の例示的好適実施例について説明したが、請求の範囲で定義された本発明の範囲内で変形が可能である。
【図面の簡単な説明】
【００４８】
【図１】図１はプラズマ加工システムの概略図である。
【図２Ａ】図２Ａはリトグラフステップに先立つ半導体ＩＣの層の１例を表す層スタックの断面図である。
【図２Ｂ】図２Ｂは第１フォトレジスト層と第１ＢＡＲＣ層が追加された後の図２Ａで示す層スタックの断面図である。
【図２Ｃ】図２Ｃは第１フォトレジスト層と第１ＢＡＲＣ層がリトグラフ技術で加工された後の図２Ｂで示す層スタックの断面図である。
【図２Ｄ】図２Ｄはトレンチマスク層が加工された後の図２Ｃで示す層スタックの断面図である。
【図２Ｅ】図２Ｅは第１フォトレジスト層と第１ＢＡＲＣ層が除去された後の図２Ｄで示す層スタックの断面図である。
【図２Ｆ】図２Ｆは第２フォトレジスト層と第２ＢＡＲＣ層が着層された後の図２Ｅで示す層スタックの断面図である。
【図２Ｇ】図２Ｇは第２フォトレジスト層が開処理され、部分的にＩＭＤ層内にエッチングされてバイアが提供された後の図２Ｆで示す層スタックの断面図である。
【図２Ｈ】図２Ｈは第２フォトレジスト層とＢＡＲＣ層が剥離処理された後の図２Ｇで示す層スタックの断面図である。
【図２Ｉ】図２Ｉはバリアー層がエッチングされている図２Ｈで示す層スタックの断面図である。
【図２Ｊ】図２Ｊは化学機械式研磨処理が実施され、層スタックがキャップ層にまで研磨された図２Ｈで示す層スタックの断面図である。
【図３Ａ】図３Ａはフェンス現象が発生した層スタックの断面図である。
【図３Ｂ】図３Ｂはコーナー侵食が発生した層スタックの断面図である。
【図４Ａ】図４Ａは本発明の１実施例に従った、２つの異なるバリアー材料で成る３つのハードマスクのセットがキャップ層上に着層されてパターン化された層スタックを図示する。
【図４Ｂ】図４Ｂは本発明の１実施例に従って、バイアが適したエチャントを用いてエッチング加工された図４Ａで示す層スタックを図示する。
【図４Ｃ】図４Ｃは本発明の１実施例に従ってマスク１が適したエチャントを用いて剥離された図４Ｂで示す層スタックを図示する。
【図４Ｄ】図４Ｄは本発明の１実施例に従ってマスク２が適したエチャントを用いて剥離された図４Ｃで示す層スタックを図示する。
【図４Ｅ】図４Ｅは本発明の１実施例に従ってバリアーが適したエチャントを用いてエッチング加工された図４Ｄで示す層スタックを図示する。
【図４Ｆ】図４Ｆは本発明の１実施例に従ってバリアーがトレンチあるいはバイアに追加された図４Ｅで示す層スタックを図示する。
【図４Ｇ】図４Ｇは本発明の１実施例に従ってトレンチあるいはバイアが充填され、最上層スタックが研磨された図４Ｅで示す層スタックを図示する。
【図５Ａ】図５Ａは本発明の１実施例に従って基板をハードマスクのセットでエッチング加工する方法を示す。
【図５Ｂ】図５Ｂは本発明の１実施例に従って第２バリアー層を有した基板をハードマスクのセットでエッチング加工する方法を示す。
【図１】
2007529905.tif 000003
【図２Ａ】
2007529905.tif 000004
【図２Ｂ】
2007529905.tif 000005
【図２Ｃ】
2007529905.tif 000006
【図２Ｄ】
2007529905.tif 000007
【図２Ｅ】
2007529905.tif 000008
【図２Ｆ】
2007529905.tif 000009
【図２Ｇ】
2007529905.tif 000010
【図２Ｈ】
2007529905.tif 000011
【図２Ｉ】
2007529905.tif 000012
【図２Ｊ】
2007529905.tif 000013
【図３Ａ】
2007529905.tif 000014
【図３Ｂ】
2007529905.tif 000015
【図４Ａ】
2007529905.tif 000016
【図４Ｂ】
2007529905.tif 000017
【図４Ｃ】
2007529905.tif 000018
【図４Ｄ】
2007529905.tif 000019
【図４Ｅ】
2007529905.tif 000020
【図４Ｆ】
2007529905.tif 000021
【図４Ｇ】
2007529905.tif 000022
【図５Ａ】
2007529905.tif 000023
【図５Ｂ】
2007529905.tif 000024
【国際調査報告】
2007529905.tif 000025
2007529905.tif 000026