(57)【要約】  【課題】  結晶学的に完璧に近く、薄いフィンの固有の構造的な弱さを克服した側壁表面を有する極めて薄いフィンを有するフィン型ＦＥＴを製造する方法を提供する。  【解決手段】  フィン型ＦＥＴ構造体およびフィン型ＦＥＴデバイスを形成する方法。この方法は、（ａ）半導体基板（１００）を設けるステップと、（ｂ）基板（１００）の上面（１０５）上に誘電体層（１１０）を形成するステップと、（ｃ）誘電体層（１１０）の上面（１１５）上にシリコン・フィン（１３５）を形成するステップと、（ｄ）フィン（１３５）の少なくとも１つの側壁（１５０Ａ）上に保護層（１６０）を形成するステップと、（ｅ）フィン（１３５）のチャネル領域（１７５）において、少なくとも１つの側壁（１５０Ａ）から保護層（１６０）を除去するステップと、を含む。第２の実施形態では、保護層（１６０）は、保護スペーサ（２１０Ａ）に変換される。【選択図】  図２１
2007511077.tif 000002
【特許請求の範囲】
【請求項１】
フィン型ＦＥＴデバイスを形成する方法であって、
（ａ）半導体基板を設けるステップと、
（ｂ）前記基板の上面上に誘電体層を形成するステップと、
（ｃ）前記誘電体層の上面上にシリコン・フィンを形成するステップと、
（ｄ）前記フィンの少なくとも１つの側壁上に保護層を形成するステップと、
（ｅ）前記フィンのチャネル領域において、前記少なくとも１つの側壁から前記保護層を除去するステップと、
を含む、方法。
【請求項２】
ステップ（ｄ）とステップ（ｅ）との間に、前記フィンに少なくとも１つのイオン注入ステップを実行するステップを更に含む、請求項１に記載の方法。
【請求項３】
（ｆ）前記チャネル領域において前記フィンの露出した表面上にゲート誘電体を形成するステップと、
（ｇ）前記ゲート誘電体上に導電性ゲートを形成するステップと、
を更に含む、請求項１に記載の方法。
【請求項４】
（ｈ）前記フィンのソース／ドレイン領域から前記保護層を除去するステップを更に含む、請求項３に記載の方法。
【請求項５】
ステップ（ｃ）とステップ（ｄ）との間に、前記フィンの下から前記誘電体層の一部を除去するステップを更に含む、請求項１に記載の方法。
【請求項６】
前記保護層が酸化テトラエトキシシランまたは窒化シリコンを含む、請求項１に記載の方法。  
【請求項７】
前記保護層が約１５Åから５０Åの厚さである、請求項１に記載の方法。
【請求項８】
前記フィンが、約５００Åから２０００Åの高さを有し、約２００Åから５００Åの幅を有する、請求項１に記載の方法。
【請求項９】
ステップ（ｃ）が、
前記誘電体層の前記上面上にシリコン層を形成するステップと、
前記シリコン層を覆うようにマスクを形成するステップと、
前記マスクによって保護されていない前記シリコン層の部分を除去して前記誘電体層を露出させるステップと、
前記マスクを除去するステップと、
を含む、請求項１に記載の方法。
【請求項１０】
前記フィンが単結晶シリコンを含む、請求項１に記載の方法。
【請求項１１】
フィン型ＦＥＴデバイスを形成する方法であって、
（ａ）半導体基板を設けるステップと、
（ｂ）前記基板の上面上に誘電体層を形成するステップと、
（ｃ）前記誘電体層の上面上に側壁を有するシリコン・フィンを形成するステップと、
（ｄ）前記側壁の少なくとも１つの少なくとも下部に保護スペーサを形成するステップと、
を含む、方法。
【請求項１２】
（ｅ）前記フィンに少なくとも１つのイオン注入ステップを実行するステップを更に含む、請求項１１に記載の方法。
【請求項１３】
（ｅ）前記フィンの少なくともチャネル領域において前記フィンの露出した表面上にゲート誘電体を形成するステップと、
（ｆ）前記ゲート誘電体上に導電性ゲートを形成するステップと、
を更に含む、請求項１１に記載の方法。
【請求項１４】
ステップ（ｃ）とステップ（ｄ）との間に、前記フィンの下から前記誘電体層の一部を除去するステップを更に含む、請求項１１に記載の方法。
【請求項１５】
前記保護スペーサが酸化テトラエトキシシランまたは窒化シリコンを含む、請求項１１に記載の方法。  
【請求項１６】
前記保護スペーサが約１５Åから５０Åの厚さである、請求項１１に記載の方法。
【請求項１７】
前記フィンが、約５００Åから２０００Åの高さを有し、約２００Åから５００Åの幅を有する、請求項１１に記載の方法。
【請求項１８】
ステップ（ｃ）が、
前記誘電体層の前記上面上にシリコン層を形成するステップと、
前記シリコン層を覆うようにマスクを形成するステップと、
前記マスクによって保護されていない前記シリコン層の部分を除去して前記誘電体層を露出させるステップと、
前記マスクを除去するステップと、
を含む、請求項１１に記載の方法。
【請求項１９】
ステップ（ｃ）が、
前記誘電体層上にマンドレルを形成するステップと、
前記マンドレルの上面および側壁上ならびに前記マンドレルによって覆われていない前記誘電体層の表面上にコンフォーマルなシリコン層を付着するステップと、
前記マンドレルの前記上面および前記マンドレルによって覆われていない前記誘電体層の前記表面から前記コンフォーマルなシリコン層を除去するステップと、
を含む、請求項１１に記載の方法。
【請求項２０】
前記除去するステップの後に、前記コンフォーマルなシリコン層の高温アニーリングを実行するステップを更に含む、請求項１９に記載の方法。
【請求項２１】
前記フィンが単結晶シリコンを含む、請求項１１に記載の方法。
【請求項２２】
フィン型ＦＥＴデバイスであって、
半導体基板と、
前記基板の上面上の誘電体層と、
前記誘電体層の上面上の、側壁を有するシリコン・フィンと、
前記側壁の少なくとも１つの少なくとも下部に接した保護スペーサと、
を含む、フィン型ＦＥＴデバイス。
【請求項２３】
前記フィンがチャネル領域およびソース／ドレイン領域を含む、請求項２２に記載のフィン型ＦＥＴ。
【請求項２４】
前記フィンの前記チャネル領域における前記フィンの表面上のゲート誘電体と、
前記ゲート誘電体上の導電性ゲートと、
を更に含む、請求項２２に記載のフィン型ＦＥＴ。
【請求項２５】
前記保護スペーサが酸化テトラエトキシシランまたは窒化シリコンを含む、請求項２２に記載のフィン型ＦＥＴ。  
【請求項２６】
前記保護スペーサが約１５Åから５０Åの厚さである、請求項２２に記載のフィン型ＦＥＴ。
【請求項２７】
前記フィンが、約５００Åから２０００Åの高さを有し、約２００Åから５００Åの幅を有する、請求項２２に記載のフィン型ＦＥＴ。
【請求項２８】
前記シリコン・フィンが単結晶シリコンを含む、請求項２２に記載のフィン型ＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの分野に関する。更に具体的には、本発明は、フィン型電界効果トランジスタ（フィン型ＦＥＴ）を製造する方法に関する。
【背景技術】
【０００２】
フィン型ＦＥＴ技術では、結晶シリコンの垂直のフィンを用いて、トランジスタのボディ（body）を形成し、そのボディの側壁上にゲートを形成する。ボディの両側壁上にゲートを形成する場合、トランジスタは、一般に、ダブル・ゲート・フィン型ＦＥＴと呼ばれる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
フィン型ＦＥＴが高密度化するにつれて、フィンの厚さおよびフィン上に形成されるゲート誘電体の厚さは双方とも小さくなる。これによって２つの問題が生じる。第１に、ゲート誘電体が薄くなると、現在のフィン型ＦＥＴ製造技法で生成可能なものよりも、いっそう清潔で、結晶学上、理想的なフィン側壁が必要となる。第２に、現在のフィン製造技法を適用して薄いフィンを生成する場合、結果として得られるフィンは、支持基板に対する取り付けが弱い。
【０００４】
従って、結晶学的に完璧に近く、薄いフィンの固有の構造的な弱さを克服した側壁表面を有する極めて薄いフィンを有するフィン型ＦＥＴを製造する方法が求められている。
【課題を解決するための手段】
【０００５】
本発明の第１の態様は、フィン型ＦＥＴデバイスを形成する方法であって、（ａ）半導体基板を設けるステップと、（ｂ）基板の上面上に誘電体層を形成するステップと、（ｃ）誘電体層の上面上にシリコン・フィンを形成するステップと、（ｄ）フィンの少なくとも１つの側壁上に保護層を形成するステップと、（ｅ）フィンのチャネル領域において、少なくとも１つの側壁から保護層を除去するステップと、を含む。
【０００６】
本発明の第２の態様は、フィン型ＦＥＴデバイスを形成する方法であって、（ａ）半導体基板を設けるステップと、（ｂ）基板の上面上に誘電体層を形成するステップと、（ｃ）誘電体層の上面上に側壁を有するシリコン・フィンを形成するステップと、（ｄ）側壁の少なくとも１つの少なくとも下部に保護スペーサを形成するステップと、を含む。
【０００７】
本発明の第３の態様は、フィン型ＦＥＴデバイスであって、半導体基板と、基板の上面上の誘電体層と、誘電体層の上面上の、側壁を有するシリコン・フィンと、側壁の少なくとも１つの少なくとも下部に接した保護スペーサと、を含む。
【０００８】
特許請求の範囲に、本発明の特徴を述べる。しかしながら、本発明自体は、例示的な実施形態の以下の詳細な説明を参照し、添付図面と関連付けて読む場合に、最も良く理解されよう。
【発明を実施するための最良の形態】
【０００９】
図１から図１７の図番が奇数の図は、本発明の第１の実施形態に従ったフィン型ＦＥＴの製造を例示する上面図であり、これらに対応する図２から図１８の図番が偶数の図は断面図である。
【００１０】
図２は、図１の線１Ｂ−１Ｂで切った断面図である。図１および図２において、半導体基板１００が設けられている。一例では、基板１００は単結晶シリコンである。基板１００の上面１０５上に形成されているのは、埋め込み誘電体層であり、本例では、埋め込み酸化物層（ＢＯＸ：buried oxide layer）１１０である。ＢＯＸ１１０の上面１１５に形成されているのは、シリコン層１２０である。１つの例では、シリコン層１２０は、約２００Åから２０００Åの厚さである。シリコン層１２０は、単結晶シリコン、多結晶シリコン、またはアモルファス・シリコンとすることができる。基板１００、ＢＯＸ１１０、およびシリコン層１２０は、シリコン・オン・インシュレータ（ＳＯＩ）基板またはＳＩＭＯＸ基板として取得することができる。シリコン層の上面１２５上に、エッチ・マスク１３０を形成する。一例では、エッチ・マスク１３０は、シリコン層１２０の上面１２５上にフォトレジスト層を塗布し、このフォトレジスト層をフォトリソグラフィによってパターニングすることによって形成する。
【００１１】
図４は、図３の線２Ｂ−２Ｂで切った断面図である。図３および図４では、（例えばＣＦ４を用いた）反応性イオン・エッチ（ＲＩＥ）プロセスを行って、ＢＯＸ１１０の上のシリコン層１２０から不要のシリコンが除去され、フィン１３５が残っている。フィン１３５は、幅Ｗおよび高さＨを有する。高さＨは、図２のシリコン層１２０の厚さと同じであり、約５００Åから２０００Åである。一例では、Ｗは、約５０Åから３５０Åである。フィン１３５の基部表面１４０は、ＢＯＸ１１０の上面１１５と直接物理的に接触し、このフィンとＢＯＸとの間の接触および付着によって、フィンを支持する。
【００１２】
図６は、図５の線３Ｂ−３Ｂで切った断面図である。図５および図６では、緩衝フッ化水素酸（ＢＨＦ：buffered hydrofluoric acid）を用いてマスク１３０（図４を参照）が除去され、フィン１３５の基部表面１４０の下にＢＯＸ１１０のアンダーカットが形成されている。この時点で、フィン１３５は基台１４５のみによって支持されている。図８は、図７の線４Ｂ−４Ｂで切った断面図である。図７および図８では、酸化およびＢＨＦ剥離を含む多数の洗浄ステップを行って、側壁１５０Ａおよび１５０Ｂが洗浄され、側壁から結晶上の表面欠陥が除去されている。これらの洗浄ステップによって、フィン１３５の基部表面１４０の下にＢＯＸ１１０のアンダーカットがよりいっそう大きく形成される。フィン１３５は、この時点で、基台１５５のみによって支持されている。フィンのアンダーカットは、フィンの各側でＤである。一例では、Ｄは約５０Åから７５Åである。フィン１３５を完全に切り取らないように注意しなければならない。フィン１３５の基部表面１４０と基台１５５との間の全接触面積が小さくなると、フィンは外れやすくなる。
【００１３】
図１０は、図９の線５Ｂ−５Ｂで切った断面図である。図９および図１０では、フィン１３５の側壁１５０Ａおよび１５０Ｂおよび上面１５０Ｃ、ならびにＢＯＸ１１０の露出した上面１１５を覆うように、コンフォーマルな（conformal）保護層１６０が形成されている。保護層１６０は、フィン１３５の側壁１５０Ａおよび１５０Ｂを、以降の処理（以下で述べる）による潜在的な損傷から保護し、構造的にフィンを支持する。第１の例では、保護層１６０は、プラズマ・エンハンス化学気相付着（ＰＥＣＶＤ：plasma-enhanced chemical vapor deposition）によって形成した酸化テトラエトキシシラン（ＴＥＯＳ：tetraethoxysilane）であり、約１５Åから５０Åの厚さである。第２の例では、保護層１６０は、低圧化学気相付着（ＬＰＣＶＤ：low-pressure chemical vapor deposition）によって形成した窒化シリコンであり、約１５Åから５０Åの厚さである。
【００１４】
次に、ソース／ドレイン（Ｓ／Ｄ）領域等のドーピング領域を形成し、フィン１３５内のチャネル領域のドーピング・レベルを調整するために必要な一連のプロセス・ステップを行う。これらのステップは、各々、（１）フィン１３５の領域をフォトレジスト・マスクでマスクする、（２）イオン注入を行う、（３）（通常は酸素プラズマにおいて）フォトレジスト・マスクを除去する、および（４）任意のアニーリングを行う、ことを含む。これらの４つのステップを、２回から４回またはそれ以上繰り返すことができる。その正確な回数は、必要なフィン１３５内のドーパント・レベル制御に依存する。最後に、希釈フッ化水素酸（ＨＦ）洗浄、あるいはフアング（Ｈｕａｎｇ）Ａ洗浄、あるいはフアング（Ｈｕａｎｇ）Ｂ洗浄、またはそれら全て等の洗浄を行う。イオン注入ステップの一例を、図１１および図１２に示し、以下で説明する。保護層１６０が所定の位置になければ、側壁１５０Ａおよび１５０Ｂの表面に損傷を与える恐れがあり、フィン１３５はＢＯＸ１１０から外れるまで下部がえぐられることがある。
【００１５】
図１２は、図１１の線６Ｂ−６Ｂで切った断面図である。図１１および図１２では、フィン１３５のＳ／Ｄ領域１７０を覆うようにフォトレジスト・マスク１６５が形成され、フィンのチャネル領域１７５においてイオン注入が行われている。イオン注入種Ｘは、Ｂ、Ｐ、Ａｓ、およびＧｅ等の一般的に注入されるいずれかの種とすれば良い。ソース／ドレインのイオン注入では、チャネル領域１７５をマスクし、Ｓ／Ｄ領域１７０内に注入を行う。
【００１６】
図１４は、図１３の線７Ｂ−７Ｂで切った断面図である。図１３および図１４では、保護層１６０およびＢＯＸ層１１０の部分を覆うように、フォトレジスト・マスク１８０を形成し、このフォトレジスト・マスクによって保護されていない場所で、フィン１３５から保護層を除去する。保護層１６０が窒化シリコンを含む例では、フッ素を用いたＲＩＥまたはホット・リン酸エッチングを行うことができる。保護層１６０が二酸化シリコンを含む例では、フッ素を用いたＲＩＥまたは希釈ＨＦ酸エッチングを行うことができる。
【００１７】
図１６は、図１５の線８Ｂ−８Ｂで切った断面図である。図１５および図１６では、フィン１３５の露出した側壁１５０Ａおよび１５０Ｂならびに上面１５０Ｃの上に、ゲート誘電体層１８５が形成されている。一例では、ゲート誘電体層１８５は熱酸化物であり、約１５Åから約５０Åの厚さである。
【００１８】
図１８は、図１７の線９Ｂ−９Ｂで切った断面図である。図１７および図１８では、フィンのチャネル領域１７５において、ゲート誘電体１８５およびフィン１３５を覆うようにゲート１９０が形成されている。本例では、ゲート１９０は、導電性材料のコンフォーマルな全面付着、フォトリソグラフィによるマスキング・ステップ、およびＲＩＥによって形成される。適切なゲート材料の例には、ドーピングしたポリシリコン、ドーピングしていないポリシリコン、およびＷまたはＡｌ等の金属が含まれる。ゲート１９０は、フィン１３５の両側壁１５０Ａおよび１５０Ｂを覆うように形成されるので、結果として得られるフィン型ＦＥＴは二重ゲートになる。
【００１９】
図２０は、図１９の線１０Ｂ−１０Ｂで切った断面図である。図１９および図２０では、保護層１６０が窒化シリコンである場合、希釈ＨＦエッチングまたはフッ素を用いたＲＩＥまたはＨ3ＰＯ4を用いて、いずれかの残った保護層１６０（図１７を参照）が除去されている。ここで、フィン１３５は、フィン型ＦＥＴ構造の全体を覆うようにＩＬＤを付着するまで、ゲート１９０によって支持されている。
【００２０】
図２１は、ＩＬＤを形成した後の、図１９および図２０に示すようにコンフォーマルなゲートを利用したフィン型ＦＥＴの断面図である。図２１において、ＩＬＤ層１９５は、ゲート１９０、フィン１３５の露出表面、およびＢＯＸ１１０の露出表面上に付着されている。化学−機械研磨（ＣＭＰ：chemical-mechanical-polish）プロセスを行って、ＩＬＤ層の上面２００を平坦化する。ＩＬＤ材料の例は、ＴＥＯＳ  ＰＥＣＶＤ酸化物およびフッ素をドーピングしたガラス（ＦＳＧ）を含んだ。結果として得られるフィン型ＦＥＴは、ＩＬＤ１９５に形成したバイアを介して、フィン１３５のＳ／Ｄ領域１７０（図１１を参照）およびゲート１９０にコンタクトを形成することによって完了する。
【００２１】
図２２は、レベル間誘電体（ＩＬＤ：interlevel dielectric）を形成した後のダマシン平坦化ゲートを利用したフィン型ＦＥＴの断面図である。図２２では、ＩＬＤ１９５を最初に付着し、ゲート１９０Ａをダマシン・プロセスによって形成する。ダマシン・プロセスにおいて、ＩＬＤを覆うように適用したマスキング層をフォトリソグラフィによりパターニングすることによってＩＬＤにトレンチを形成し、ＩＬＤの反応性イオン・エッチング（ＲＩＥ）を行い、マスキング層を除去し、充分な厚さの導電性材料を付着してトレンチを充填し、ＣＭＰプロセスを行って、導電性材料およびＩＬＤの上面を共に平坦化する。図２２において、ＩＬＤ１９５の上面２００は、ゲート１９０Ａの上面２０５と同一平面である。ダマシン・ゲートでは、トレンチをエッチングした後にゲート誘電体１８５を形成する必要がある場合がある。結果として得られるフィン型ＦＥＴは、ゲート１９０Ａに直接コンタクトを形成し、ＩＬＤ１９５に形成したバイアを介してフィン１３５のＳ／Ｄ領域１７０（図１１を参照）にコンタクトを形成することによって完了する。
【００２２】
図２３から図３１の図番が奇数の図は、本発明の第２の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図であり、これらに対応する図２４から図３２の図番が偶数の図は断面図である。
【００２３】
図２４は、図２３の線１２Ｂ−１２Ｂで切った断面図である。第２の実施形態の開始点は、図９および図１０を参照して上述した保護層１６０の付着の直後であり、図１から図７または図２から図８に示した全ての先行ステップを含む。図２３および図２４は、図９および図１０とそれぞれ同じである。
【００２４】
図２６は、図２５の線１３Ｂ−１３Ｂで切った断面図である。図２５および図２６では、保護層１６０（図２４を参照）のＲＩＥを行って、フィン１３５の側壁１５０Ａおよび１５０Ｂの下部２１５Ａおよび２１５Ｂ上に、支持スペーサ２１０Ａおよび２１０Ｂをそれぞれ形成する。スペーサ２１０Ａおよび２１０Ｂは、フィン１３５に構造的な支持を与える。
【００２５】
次に、ソース／ドレイン（Ｓ／Ｄ）領域等のドーピング領域を形成し、フィン１３５内のチャネル領域を調整するために必要な一連のプロセス・ステップを行う。これらのステップは、各々、（１）フィン１３５の領域をフォトレジスト・マスクでマスクする、（２）イオン注入を行う、（３）（通常は酸素プラズマにおいて）フォトレジスト・マスクを除去する、および（４）任意のアニーリングを行う、ことを含む。これらの４つのステップを、２回から４回またはそれ以上繰り返すことができる。その正確な回数は、必要なフィン１３５内のドーパント・レベル制御に依存する。最後に、希釈フッ化水素酸（ＨＦ）洗浄、あるいはフアング（Ｈｕａｎｇ）Ａ洗浄、あるいはフアング（Ｈｕａｎｇ）Ｂ洗浄、またはそれら全て等の洗浄を行う。イオン注入ステップの一例を図２７および図２８に示し、以下に述べる。
【００２６】
図２８は、図２７の線１４Ｂ−１４Ｂで切った断面図である。図２７および図２８では、フィン１３５のＳ／Ｄ領域１７０を覆うようにフォトレジスト・マスク１６５が形成され、フィンのチャネル領域１７５にイオン注入が行われている。イオン注入種Ｘは、Ｂ、Ｐ、Ａｓ、およびＧｅ等の一般的に注入されるいずれかの種とすれば良い。ソース／ドレインのイオン注入では、チャネル領域１７５をマスクし、Ｓ／Ｄ領域１７０内に注入を行う。
【００２７】
図３０は、図２９の線１５Ｂ−１５Ｂで切った断面図である。図２９および図３０では、フィン１３５の露出側壁１５０Ａおよび１５０Ｂならびに上面１５０Ｃ上に、ゲート誘電体層１８５が形成されている。一例では、ゲート誘電体層１８５は熱酸化物であり、約１５Åから５０Åの厚さである。スペーサ２１０Ａおよび２１０Ｂは、完成したフィン型ＦＥＴデバイス中に組み込まれる。あるいは、ゲート誘電体１８５を形成する前に、支持スペーサ２１０Ａおよび２１０Ｂを最初にＲＩＥによって除去することも可能である。
【００２８】
図３２は、図３１の線１６Ｂ−１６Ｂで切った断面図である。図３１および図３２では、フィンのチャネル領域１７５において、ゲート誘電体１８５およびフィン１３５を覆うようにゲート１９０が形成されている。本例では、ゲート１９０は、導電性材料のコンフォーマルな全面付着、フォトリソグラフィによるマスキング・ステップ、およびＲＩＥによって形成する。適切なゲート材料の例には、ドーピングしたポリシリコン、ドーピングしていないポリシリコン、およびＷまたはＡｌ等の金属が含まれる。ゲート１９０は、フィン１３５の両側壁１５０Ａおよび１５０Ｂを覆うように形成されるので、結果として得られるフィン型ＦＥＴは二重ゲートになる。フィン型ＦＥＴは、本発明の第１の実施形態について上述したように完成させることができる。
【００２９】
図３３から図３８は、本発明の第３の実施形態によるフィン型ＦＥＴ構造体の製造を示す断面図である。図３３において、半導体基板３００が設けられている。基板３００の上面３０５上に形成されているのは、ＢＯＸ３１０である。ＢＯＸ３１０の上面３１５に形成されているのは、マンドレル層（mandrel layer）３２０である。１つの例では、マンドレル層３２０は窒化シリコンである。図３４では、マンドレル層３２０（図３３を参照）がフォトリソグラフィによってパターニングされ、ＲＩＥを行って、マンドレル３２５が形成されている。図３５では、マンドレル３２５の上面３３５、側壁３４０、およびＢＯＸ３１０の露出上面３１５上に、アモルファス・シリコンまたは多結晶シリコン層３３０がコンフォーマルに付着されている。一例では、シリコン層３３０は、シリコンをスパッタリングすることによって形成する。シリコン層３３０に高温アニーリングを行って、これを単結晶シリコン層に変換する。図３６では、シリコン層３３０（図３５を参照）にＲＩＥを行って、フィン３４５が形成されている。フィン３４５の内部側壁３５０Ａは、マンドレル３３５の側壁３４０に接触している。図３７では、マンドレル３２５の上面３３５、フィン３４５の上面３６０および外側側壁３５０Ｂ、ならびにＢＯＸ３１０の露出上面３１５を覆うように、コンフォーマルな保護層３５０が形成されている。図３８では、ＲＩＥプロセスを行って、フィン３４５の外側側壁３５０Ａの下部３７０に接触して支持スペーサ３６０が形成されている。上述のような更に別の処理を行って、フィン型ＦＥＴデバイスを完成させることができる。支持スペーサ３６５は、処理の後の時点で除去するか、または所定の位置に残し、完成したフィン型ＦＥＴデバイス内に組み込むことができる。
【００３０】
従って、本発明は、結晶上、完璧に近く、薄いフィンに固有の構造的な弱さを克服した側壁表面を有する極めて薄いフィンを有するフィン型ＦＥＴを製造する方法を開示する。
【００３１】
本発明の実施形態の説明は、本発明の理解のために与えられている。本発明は、本明細書中に記載した特定の実施形態に限定されず、本発明の範囲から逸脱することなく、現時点で当業者に明らかになる様々な変形、配置換え、および置換を行うことができることは理解されよう。従って、特許請求の範囲は、本発明の真の趣旨および範囲内に該当する全てのかかる変形および変更を包含することが意図される。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図である。
【図２】図１に対応する断面図である。
【図３】本発明の第１の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図である。
【図４】図３に対応する断面図である。
【図５】本発明の第１の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図である。
【図６】図５に対応する断面図である。
【図７】本発明の第１の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図である。
【図８】図７に対応する断面図である。
【図９】本発明の第１の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図である。
【図１０】図９に対応する断面図である。
【図１１】本発明の第１の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図である。
【図１２】図１１に対応する断面図である。
【図１３】本発明の第１の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図である。
【図１４】図１３に対応する断面図である。
【図１５】本発明の第１の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図である。
【図１６】図１５に対応する断面図である。
【図１７】本発明の第１の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図である。
【図１８】図１７に対応する断面図である。
【図１９】本発明の第１の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図である。
【図２０】図１９に対応する断面図である。
【図２１】レベル間誘電体（ＩＬＤ）を形成した後の、図１９および図２０に示したようなコンフォーマルなゲートを利用したフィン型ＦＥＴの断面図である。
【図２２】レベル間誘電体（ＩＬＤ）を形成した後の、ダマシン平坦化ゲートを利用したフィン型ＦＥＴの断面図である。
【図２３】本発明の第２の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図である。
【図２４】図２３に対応する断面図である。
【図２５】本発明の第２の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図である。
【図２６】図２５に対応する断面図である。
【図２７】本発明の第２の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図である。
【図２８】図２７に対応する断面図である。
【図２９】本発明の第２の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図である。
【図３０】図２９に対応する断面図である。
【図３１】本発明の第２の実施形態によるフィン型ＦＥＴ構造体の製造を示す上面図である。
【図３２】図３１に対応する断面図である。
【図３３】本発明の第３の実施形態によるフィン型ＦＥＴ構造体の製造を示す断面図である。
【図３４】本発明の第３の実施形態によるフィン型ＦＥＴ構造体の製造を示す断面図である。
【図３５】本発明の第３の実施形態によるフィン型ＦＥＴ構造体の製造を示す断面図である。
【図３６】本発明の第３の実施形態によるフィン型ＦＥＴ構造体の製造を示す断面図である。
【図３７】本発明の第３の実施形態によるフィン型ＦＥＴ構造体の製造を示す断面図である。
【図３８】本発明の第３の実施形態によるフィン型ＦＥＴ構造体の製造を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【国際調査報告】
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