(57)【要約】  画素セルは、電荷を生成する光電変換素子と、制御ゲートの制御下で光生成電荷を蓄積するゲート制御電荷蓄積領域とを含む。この電荷蓄積領域は、埋込みチャネルを有する単一ＣＣＤステージとすることができ、そのため効率のよい電荷転送および低い電荷損失を得ることができる。この電荷蓄積領域は、トランジスタのゲートに隣接している。トランジスタ・ゲートは光電変換素子に隣接し、制御ゲートと共に、光生成電荷を光電変換素子から電荷蓄積領域に転送する。
2007503722.tif 000002
【特許請求の範囲】
【請求項１】
電荷を生成する光電変換素子と、
制御ゲートの制御下で前記光生成電荷を蓄積するゲート制御電荷蓄積領域と、
前記光電変換素子と前記電荷蓄積領域との間にゲートを有し、光生成電荷を前記光電変換素子から前記電荷蓄積領域に転送する第１のトランジスタとを備える画素セル。
【請求項２】
前記電荷蓄積領域が、埋込みチャネルＭＯＳキャパシタの一部分である、請求項１に記載の画素セル。
【請求項３】
前記電荷蓄積領域が基板の表面より下にある、請求項１に記載の画素セル。
【請求項４】
前記電荷蓄積領域が、
第２の導電型のドープ領域と、
第２の導電型の前記ドープ領域の上でそれに接触する第１の導電型のドープ表面層とを備え、前記ドープ表面層の上に前記制御ゲートがある、請求項１に記載の画素セル。
【請求項５】
前記制御ゲートが、第１の導電型のドーパントでドープされたポリシリコンを含む、請求項１に記載の画素セル。
【請求項６】
前記第１のトランジスタが、前記画素セルにおける積分時間を決定するシャッタ・トランジスタである、請求項１に記載の画素セル。
【請求項７】
センシング・ノードと、
前記電荷蓄積領域と前記センシング・ノードとの間にゲートを有する第２のトランジスタとをさらに備える、請求項１に記載の画素セル。
【請求項８】
前記センシング・ノードが浮遊拡散領域である、請求項７に記載の画素セル。
【請求項９】
前記制御ゲートが、前記第１および第２のトランジスタ・ゲートに少なくとも部分的に重なる、請求項７に記載の画素セル。
【請求項１０】
前記光電変換素子がピン・フォトダイオードである、請求項１に記載の画素セル。
【請求項１１】
電荷を生成する光電変換素子と、
制御ゲートの制御下で前記光生成電荷を蓄積するゲート制御電荷蓄積領域であって、第２の導電型のドープ領域と、第２の導電型の前記ドープ領域の上でそれに接触する第１の導電型のドープ表面層とを含み、前記ドープ表面層の上に前記制御ゲートがあるゲート制御電荷蓄積領域と、
前記光電変換素子と前記電荷蓄積領域との間にゲートを有し、光生成電荷を前記光電変換素子から前記電荷蓄積領域に転送する第１のトランジスタとを備える画素セル。
【請求項１２】
前記電荷蓄積領域が、埋込みチャネル金属酸化膜半導体（ＭＯＳ）キャパシタの一部分である、請求項１１に記載の画素セル。
【請求項１３】
センシング・ノードと、
前記電荷蓄積領域と前記センシング・ノードとの間にゲートを有する第２のトランジスタとをさらに備える、請求項１１に記載の画素セル。
【請求項１４】
前記制御ゲートが、前記第１および第２のトランジスタ・ゲートに重なる、請求項１３に記載の画素セル。
【請求項１５】
基板と、
前記基板上に形成された画素セルのアレイとを含み、各画素セルが、
電荷を生成する光電変換素子と、
制御ゲートの制御下で前記光生成電荷を蓄積するゲート制御電荷蓄積領域と、
前記光電変換素子と前記電荷蓄積領域との間にゲートを有し、光生成電荷を前記光電変換素子から前記電荷蓄積領域に転送する第１のトランジスタとを備えるイメージ・センサ。
【請求項１６】
前記電荷蓄積領域が、埋込みチャネル金属酸化膜半導体（ＭＯＳ）キャパシタの一部分である、請求項１５に記載のイメージ・センサ。
【請求項１７】
前記電荷蓄積領域が、
第２の導電型のドープ領域と、
第２の導電型の前記ドープ領域の上でそれに接触する第１の導電型のドープ表面層とを含み、前記ドープ表面層の上に前記制御ゲートがある、請求項１５に記載のイメージ・センサ。
【請求項１８】
前記制御ゲートが、第１の導電型にドープされたポリシリコンを備える、請求項１５に記載のイメージ・センサ。
【請求項１９】
前記第１のトランジスタが、前記画素セルにおける積分時間を決定するシャッタ・トランジスタである、請求項１５に記載のイメージ・センサ。
【請求項２０】
センシング・ノードと、
前記電荷蓄積領域と前記センシング・ノードとの間に第２のトランジスタの第２のトランジスタ・ゲートとをさらに備える、請求項１５に記載のイメージ・センサ。
【請求項２１】
前記制御ゲートが、前記第１および第２のトランジスタ・ゲートに少なくとも部分的に重なる、請求項２０に記載のイメージ・センサ。
【請求項２２】
（ｉ）プロセッサと、
（ｉｉ）前記プロセッサに結合されたイメージ・センサであって、
基板と、
前記基板の上に形成された画素とを備え、前記画素が、
電荷を生成する光電変換素子と、
制御ゲートの制御下で前記光生成電荷を蓄積するゲート制御電荷蓄積領域と、
前記光電変換素子と前記電荷蓄積領域との間にゲートを有し、光生成電荷を前記光電変換素子から前記電荷蓄積領域に転送する第１のトランジスタとを備える、イメージ・センサとを含む、プロセッサシステム。
【請求項２３】
基板と、
前記基板の表面にある画素セルのアレイであって、前記画素セルの少なくとも１つが、電荷を生成する光電変換素子と、制御ゲートの制御下で前記光生成電荷を蓄積するゲート制御電荷蓄積領域と、前記光電変換素子と前記電荷蓄積領域との間にゲートを有し、光生成電荷を前記光電変換素子から前記電荷蓄積領域に転送する第１のトランジスタとを備えるアレイと、
前記アレイに結合された回路であって、前記制御ゲートに結合された導電線を備え、前記導電線が前記制御ゲートに信号を提供する回路とを備える、集積回路。
【請求項２４】
電荷を生成する光電変換素子を形成することと、
前記光生成電荷を蓄積するゲート制御電荷蓄積領域を形成することと、
前記電荷蓄積領域を制御する制御ゲートを形成することと、
前記光電変換素子と前記電荷蓄積領域との間にゲートを有し、光生成電荷を前記光電変換素子から前記電荷蓄積領域に転送する第１のトランジスタを形成することとを含む、画素セルを形成する方法。
【請求項２５】
前記電荷蓄積領域および制御ゲートを形成する前記行為（ａｃｔ）が、埋込みチャネル金属酸化膜半導体（ＭＯＳ）キャパシタを形成することを備える、請求項２４に記載の方法。
【請求項２６】
前記電荷蓄積領域を形成する前記行為が、基板の表面より下方で前記電荷蓄積領域を形成することを含む、請求項２４に記載の方法。
【請求項２７】
前記電荷蓄積領域を形成する前記行為が、
第２の導電型のドープ領域を形成することと、
第２の導電型の前記ドープ領域の上でそれに接触する第１の導電型のドープ表面層を形成することとを含み、
前記制御ゲートを形成する前記行為が、前記ドープ表面層上に前記制御ゲートを形成することを含む、請求項２４に記載の方法。
【請求項２８】
前記制御ゲートを形成する前記行為が、第１の導電型のドーパントでドープされたポリシリコン製の層を形成することを含む、請求項２４に記載の方法。
【請求項２９】
前記第１のトランジスタを形成する前記行為が、前記画素セルにおける積分時間を決定するシャッタ・トランジスタを形成することを含む、請求項２４に記載の方法。
【請求項３０】
センシング・ノードを形成することと、
前記電荷蓄積領域と前記センシング・ノードとの間に第２のトランジスタの第２のトランジスタ・ゲートを形成することとをさらに含む、請求項２４に記載の方法。
【請求項３１】
前記センシング・ノードを形成する前記行為が、浮遊拡散領域を形成することを含む、請求項３０に記載の方法。
【請求項３２】
前記制御ゲートを形成する前記行為が、前記第１および第２のトランジスタ・ゲートに少なくとも部分的に重なるように前記制御ゲートを形成することを含む、請求項３０に記載の方法。
【請求項３３】
前記光電変換素子を形成する前記行為が、ピン・フォトダイオードを形成することを含む、請求項２４に記載の方法。
【請求項３４】
電荷を生成する光電変換素子を形成することと、
前記光電変換素子から間隔を置かれた第２の導電型のドープ領域を形成することと、
第２の導電型の前記ドープ領域の上に第１の導電型のドープ表面層を形成することと、
前記光電変換素子と第２の導電型の前記ドープ領域との間に第１のトランジスタのゲートを形成することと、
前記ドープ表面層の上にゲート電極を形成することを備える、画素セルを形成する方法。
【請求項３５】
センシング・ノードを形成することと、
第２の導電型の前記ドープ領域と前記センシング・ノードとの間に第２のトランジスタのゲートを形成することとをさらに備える、請求項３４に記載の方法。
【請求項３６】
前記ドープ表面層の上に前記ゲート電極を形成する前記行為が、前記第１および第２のトランジスタ・ゲートに重なるように前記ゲート電極を形成することを備える、請求項３５に記載の方法。
【請求項３７】
積分期間中、光に応じて電荷を生成することと、
第１のトランジスタのゲートを動作させるとともに前記電荷蓄積領域を制御する制御ゲートを動作させることによって前記光生成電荷をゲート制御電荷蓄積領域に転送することと、
前記光生成電荷を、前記制御ゲートを動作させることによる読出し時まで前記電荷蓄積領域内に蓄積することとを備える、画素セルを動作させる方法。
【請求項３８】
前記光生成電荷を蓄積する前記行為が、基板表面より下で前記光生成電荷を蓄積することを備える、請求項３７に記載の方法。
【請求項３９】
前記第１のトランジスタの前記ゲートを動作させることによって、前記画素セルにおける前記積分期間の長さを決定することをさらに備える、請求項３７に記載の方法。
【請求項４０】
前記制御ゲートを動作させるとともに第２のトランジスタのゲートを動作させることによって、前記光生成電荷を前記電荷蓄積領域からセンシング・ノードに転送することをさらに備える、請求項３７に記載の方法。
【請求項４１】
前記光生成電荷を前記センシング・ノードに転送する前記行為が、前記光生成電荷を浮遊拡散領域に転送することを備える、請求項４０に記載の方法。
【請求項４２】
前記センシング・ノードにおける電圧を読出し回路に印加することによって前記光生成電荷を読み出すことをさらに備える、請求項４０に記載の方法。
【請求項４３】
積分時間中、複数の画素セル内で入射光に応じて並行して電荷を生成することと、
シャッタ・トランジスタのゲートを動作させるとともにゲート制御電荷蓄積領域を制御する制御ゲートを動作させることによって、前記光生成電荷をそれぞれの画素セル内の前記電荷蓄積領域に同時に転送することと、
前記制御ゲートを動作させることによる読出し時まで前記光生成電荷を前記電荷蓄積領域内に蓄積することと、
第１の画素セルの読出し時に、関連する第１のトランジスタのゲートを動作させることによって、光生成電荷を第１の電荷蓄積領域から第１のセンシング・ノードに転送することと、
前記第１のセンシング・ノードの値をサンプリング（ｓａｍｐｌｉｎｇ）することと、
第２の画素セルの読出し時に、関連する第２のトランジスタのゲートを動作させることによって、光生成電荷を第２の電荷蓄積領域から第２のセンシング・ノードに転送することと、
前記第２のセンシング・ノードの値をサンプリングすることと、
前記値を処理して画像を得ることとを含む、イメージ・センサを動作させる方法。
【請求項４４】
電荷を生成する前記行為が、アレイの全ての画素セル内で並行して電荷を生成することを含む、請求項４３に記載の方法。
【請求項４５】
前記光生成電荷を複数の蓄積領域に転送する前記行為が、前記光生成電荷を、アレイの全ての画素セル内の電荷蓄積領域に並行して転送することを含む、請求項４４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの分野に関し、特に、効率の良い電荷転送および低い電荷損失を求めた改良型画素セルに関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体（ＣＭＯＳ）イメージ・センサが低コストの撮像装置として電荷結合素子（ＣＣＤ）イメージ・センサよりもますます使用されている。典型的な単一チップＣＭＯＳイメージ・センサ１９９が図１のブロック図に示されている。画素アレイ１９０は、所定数の列および行に配列された、以下で説明される複数の画素２００を含む。
【０００３】
通常、アレイ１９０内の画素行は１行ずつ読み出される。したがって、アレイ１９０の１つの行にある全ての画素は、読出しのために行選択線によって同時に選択され、選択された行にある各画素は、受け取った光を表す信号を各画素の列用読出し線に供給する。アレイ１９０内では、各列もまた選択線を有し、各列にある画素は、その列選択線に応じて選択的に読み出される。
【０００４】
画素アレイ１９０内の行線は、行アドレス・デコーダ１９２に応じて行ドライバ１９１によって選択的に活動化（ａｃｔｉｖａｔｅ）される。列選択線は、列アドレス・デコーダ１９７に応じて列ドライバ１９３によって選択的に活動化される。画素アレイは、タイミング制御回路１９５によって動作され、この回路は、アドレス・デコーダ１９２、１９７が適切な行線および列線を選択して画素信号を読み出すように制御する。
【０００５】
列読出し線上の信号は、通常、各画素ごとに画素リセット信号（Ｖｒｓｔ）と画素画像信号（Ｖｓｉｇ）とを含む。これらの信号はどちらも、列ドライバ１９３に応じてサンプル・アンド・ホールド回路（Ｓ／Ｈ）１９６に読み込まれる。差動増幅器（ＡＭＰ）１９４によって、各画素ごとに差分信号（Ｖｒｓｔ−Ｖｓｉｇ）が生成され、各画素の差分信号は増幅され、アナログ・デジタル変換器（ＡＤＣ）１９８によってデジタル化される。このアナログ・デジタル変換器１９８は、デジタル化された画素信号を画像プロセッサ１８９に供給し、この画像プロセッサは、適切な画像処理を実施してから、画像を画定するデジタル信号を供給することができる。
【０００６】
イメージ・センサ用の電子シャッタが、機械シャッタに代わって働くように開発されてきている。電子シャッタは、１画素セルによって蓄積される光生成電荷（ｐｈｏｔｏ−ｇｅｎｅｒａｔｅｄ  ｃｈａｒｇｅ）の量を、その画素セルの積分時間を制御することによって制御する。この機能（ｆｅａｔｕｒｅ）は、動いている対象を撮像する場合、または、イメージ・センサ自体が動いており、良質な画像を得るために必要な積分時間が短い場合、特に有用である。
【０００７】
一般に、電子シャッタを有する画素セルは、シャッタ・トランジスタと蓄積素子（ｓｔｏｒａｇｅ  ｄｅｖｉｃｅ）とを含み、この蓄積素子は一般にｐｎ接合キャパシタである。蓄積素子は、画素セル内の光電変換素子によって生成された電荷を表す電圧を蓄積する。シャッタ・トランジスタは、いつ、どれだけの間電荷が蓄積素子に転送されるかを制御し、したがって、画素セルの積分時間を制御することになる。
【０００８】
電子シャッタには、典型的な２つの動作モードがあり、すなわちローリング・モードおよびグローバル・モードがある。電子シャッタがローリング・シャッタとして動作する場合、アレイ内の各画素行が一時に１行ずつ光生成電荷を積分し、各行は一時に１行ずつ読み出される。電子シャッタがグローバル・シャッタとして動作する場合、アレイ内の全ての画素が同時に光生成電荷を積分し、各行は一時に１行ずつ読み出される。
【０００９】
グローバル・シャッタは行シャッタに優る利点をもたらす。基本的に、グローバル動作は、撮像された対象の「スナップ写真（ｓｎａｐ  ｓｈｏｔ）」を提供することが可能である。したがって、グローバル動作は、撮像対象についてより正確に表し、かつ均等な露光時間および画像内容を提供する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
一方、画素アレイの画素セルは行ごとに読み出されるので、最後に読み出される行にある画素セルは、それらのそれぞれの蓄積素子内に、先に読み出された行にある画素セルよりも長く光生成電荷を蓄積しておかなければならない。従来から使用されている蓄積素子では、時間の経過と共に電荷を失うおそれがあり、この従来型の蓄積素子が光生成電荷をより長く蓄積しなければならないほど、より多くの電荷が失われることになる。したがって、電荷損失は、最後に読み出される行にある画素セルにおいて特に問題となる。１つの画素セルで電荷が失われると、得られる画像は品質が下がったり、歪みが生じることもある。
【００１１】
さらに、従来型の画素セルでは、光生成電荷が光電変換素子から読出し回路に転送されるときに、光生成電荷の経路に電位障壁が存在するおそれがある。かかる電位障壁は、光生成電荷の一部分が読出し回路に到達するのを阻止することがあり、それによって画素セルの電荷転送効率が低減し、さらには、得られる画像の質をも低下させるおそれがある。したがって、向上された電荷転送効率および最小の電荷損失を有する電気シャッタを有する画素セルが求められている。
【発明を解決するための手段】
【００１２】
本発明の実施形態は、向上された電荷転送効率および低電荷損失を有する改良型画素セルを提供する。画素セルは、電荷を生成する光電変換素子と、制御ゲートの制御下で光生成電荷を蓄積するゲート制御電荷蓄積領域とを含む。この電荷蓄積領域は、トランジスタのゲートに隣接している。トランジスタ・ゲートは、光電変換素子に隣接しており、制御ゲートと共に、光生成電荷を光電変換素子から電荷蓄積領域に転送する。
【発明を実施するための最良の形態】
【００１３】
以下の詳細な説明では添付の図面が参照されるが、これらの図面は本明細書の一部分を成すものであり、本発明が実施され得る特定の実施形態を例示するものである。図面においては、いくつかの図を通して同様の符号は実質的に同様の構成要素を示している。これらの実施形態は、当業者が本発明を実施することが可能なように十分詳細に記載されており、また、他の実施形態も使用され得ること、ならびに、本発明の趣旨および範囲から逸脱することなく、構造的変更、論理的変更、および電気的変更が可能であることを理解されたい。
【００１４】
用語「ウェーハ」および「基板」は、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、またはシリコン・オン・サファイア（ＳＯＳ）技術、ドープ半導体および非ドープ半導体、ベース半導体基礎部によって支持されたシリコン製エピタキシャル層、ならびにその他の半導体構造を含むものとして理解されたい。さらに、以下の説明において「ウェーハ」または「基板」に言及する場合、ベース半導体構造または基礎部内に領域または接合部を形成するために事前のプロセス・ステップが利用されていてもよい。さらに、半導体はシリコン・ベースである必要はなく、シリコンゲルマニウム、ゲルマニウム、またはヒ化ガリウム・ベースのものでもよい。
【００１５】
用語「画素（ｐｉｘｅｌ）」は、フォトセンサと、電磁放射を電気信号に変換する複数のトランジスタとを含む画像素子（ｐｉｃｔｕｒｅ  ｅｌｅｍｅｎｔ）の単位セルを指す。例示として、本明細書の図および説明では、代表的な１画素が示されており、イメージ・センサ内の全ての画素の製作は、通常、同様に並行して進行するものである。
【００１６】
図面を参照すると、図２Ａは、本発明の例示的な実施形態による画素セル３００の上部平面図であり、図２Ｂは画素セル３００の線ＢＢ’に沿った断面図である。例示として、画素セル３００は５トランジスタ（５Ｔ）画素セル３００として示されているが、本発明は、特定の数のトランジスタを有する画素セルのみに限定されるものではなく、他の数のトランジスタを有する実施形態も可能である。
【００１７】
ピン・フォトダイオード３２０は、光生成電荷を蓄積する光電変換素子である。ピン・フォトダイオード３２０に隣接して、画素セル３００の積分時間を決定するとともにピン・フォトダイオード３２０から電荷蓄積領域に電荷を転送するシャッタ・トランジスタのゲート３４１がある。例示として、シャッタ・ゲート３４１はグローバル・シャッタ・ゲートであり、このゲートは画像センサ内の他の画素のシャッタ・ゲートとして同時に動作し、したがって、全ての画素は、同じ長さの積分時間を同時に有する。しかし、本発明はグローバル・シャッタ技術のみに限られるものではなく、その他のシャッタ技術も同様に使用され得る。
【００１８】
例示的に示された本発明の実施形態には、単一ＣＣＤステージである蓄積素子がある。通常、ＣＣＤステージは金属酸化膜半導体（ＭＯＳ）キャパシタである。ＭＯＳキャパシタとは、概括的に述べると、絶縁材料によって分離された金属またはその他の導電材料と半導体材料とから形成されるキャパシタとして説明され得るものである。通常、導電材料はＭＯＳキャパシタのゲートとして働く。
【００１９】
例示として、ＣＣＤステージは、ＣＣＤゲート３８０を有する埋込みチャネルＣＣＤステージ３３０として示されており、このゲートは、シャッタ・ゲート３４１および転送ゲート３４３のどちらにも部分的に重なって示されている。ＣＣＤゲート３８０はＣＣＤステージ３３０を制御し、グローバル・シャッタ・ゲートと共に電荷をＣＣＤステージ３３０に転送する助けをする。ＣＣＤステージ３３０は、電荷が読出しのためにセンシング・ノード、好ましくは浮遊拡散領域３０５に転送されるまで電荷を蓄積する。読出しの前に、電荷は、ＣＣＤゲート３８０および転送ゲート３４３経由して浮遊拡散領域３０５に転送される。
【００２０】
ＣＣＤステージ３３０は、画素セル３００に従来型の画素セルに優る電荷転送効率の向上をもたらす。当技術分野で既知のように、ＣＣＤはほぼ完全な電荷転送を行うことが可能である。したがって、ピン・フォトダイオード３２０から浮遊拡散領域３０５に転送されるときに失われる電荷はほとんどなくなり、画素セル３００は、向上された電荷転送効率を有することになる。さらに、ＣＣＤステージ３３０は、電荷が長時間にわたりＣＣＤステージ３３０内に蓄積される間の電荷損失を低減させる。基板３０１の表面付近では、例えば電子によって搬送された電荷は、電子が正孔と再結合するときに失われることがある。ＣＣＤステージ３３０は埋込みチャネル素子であるので、電荷は、基板３０１の表面より下で維持され、したがって再結合および電荷損失を最小限に抑えることになる。
【００２１】
浮遊拡散領域３０５は、ゲート３４５を有するリセット・トランジスタと、ソース・フォロワ・トランジスタのゲート３４７とに電気的に接続されている。リセット・トランジスタのソース／ドレイン領域３０７は、供給電圧源Ｖｄｄに接続されている。このリセット・トランジスタは、浮遊拡散領域３０５がＣＣＤステージ３３０から光生成電荷を受け取る前に、浮遊拡散領域３０５を固定電圧Ｖｄｄにリセットする。ソース・フォロワ・トランジスタは、そのゲート３４７にて浮遊拡散領域３０５から電気信号を受け取る。このソース・フォロワ・トランジスタはまた、行選択線上の信号に応じて、ソース・フォロワ・トランジスタから列読出し線に信号を出力するゲート３４９を有する行選択トランジスタにも接続されている。
【００２２】
図３は、本発明の一実施形態による画素セル３００（図２Ａ〜２Ｂ）の動作を表す例示的なタイミング図である。図４Ａ〜４Ｃは、画素セル３００の諸動作段階における光生成電荷４４４の位置を示している。図２Ａに示されるように、ゲート３４１はグローバル・シャッタ（ＧＳ）信号を受け取り、ＣＣＤゲート３８０は電荷結合素子（ＣＣＤ）信号を受け取り、ゲート３４３は転送（ＴＸ）信号を受け取り、ゲート３４５はリセット（ＲＳＴ）信号を受け取り、ゲート３４９は行（ＲＯＷ）信号を受け取る。これらの信号は全て、これらの信号を制御するタイミング制御回路１９５による適切な修正（ｍｏｄｉｆｉｃａｔｉｏｎ）によって、図１のような回路に供給されることができる。供給電圧Ｖｄｄへの接続ならびにゲート３４７および読出しのための他の接続は接続点３０３において行われる。
【００２３】
図３に示される信号発生の前に、ピン・フォトダイオード３２０は、図４Ａに示されるように、外部入射光に応じて光生成電荷４４４を収集する。積分時間後、グローバル・シャッタ（ＧＳ）信号が高パルス化され、それによってシャッタ・トランジスタのゲート３４１をオンにし、光生成電荷４４４をピン・フォトダイオード３２０からＣＣＤステージ３３０に転送する。またこのとき、ＣＣＤ信号も高パルス化されてＣＣＤゲート３８０をオンにする。図４Ｂに示されるように、ＣＣＤ信号は高のまま留まり、ＣＣＤゲート３８０はオンのままで電荷４４４をＣＣＤステージ３３０内に蓄積する。
【００２４】
電荷４４４がＣＣＤステージ３３０によって蓄積される間、ＲＳＴ信号が高パルス化され、それによってリセット・トランジスタのゲート３４５をオンにして浮遊拡散領域３０５をＶｄｄにリセットする。またこのとき、ＲＯＷ信号が行選択トランジスタのゲート４３９をオンにする。浮遊拡散領域３０５におけるリセット電圧は、ソース・フォロワ・トランジスタのゲートに印加されてリセット電圧に基づいた電流を供給し、この電流は、行選択トランジスタを通って列線へと流れる。この電流は、読出し回路（図示せず）によってリセット電圧Ｖｒｓｔに変換され読み出される。読出しが完了すると、ＲＳＴ信号およびＲＯＷ信号は低に移行する。
【００２５】
次に、ＴＸ信号が高パルス化されるとともにＣＣＤ信号は高のままで、光生成電荷４４４をＣＣＤステージ３３０から浮遊拡散領域３０５に転送する。図４Ｃに示されるように、電荷４４４が浮遊拡散領域３０５に転送された後は、ＴＸ信号およびＣＣＤ信号は低になる。
【００２６】
またこのとき、ＲＯＷ信号が行選択トランジスタのゲート３４９を再度オンにする。浮遊拡散領域３０５における光生成電荷４４４は、ソース・フォロワ・トランジスタのゲートに印加されて、行選択トランジスタを通って流れる電流を制御する。この電流も同様に電圧Ｖｓｉｇに変換され、読み出される。浮遊拡散領域３０５からの光生成電荷４４４を表す信号が読み出されると、ＲＯＷ信号は低に移行する。
【００２７】
画素セル３００の製作が、図５Ａから５Ｋを参照して以下に説明される。本明細書に記載される行為（ａｃｔｉｏｎ）のいずれも、先の行為の結果を論理的に必要とする場合を除いては、特定の順序が求められるものではない。したがって、下記の行為は一般的な順序で実施されるものとして記載されているが、その順序は例示的なものにすぎず、変更され得るものである。
【００２８】
図５Ａは、製作の初期段階における画素セル３００を示している。基板３０１は、例示として第１の導電型のものであり、この例示的な実施形態ではｐ型である。分離領域３０２が基板３０１中に形成されており、誘電材料で充填されている。この誘電材料は、酸化物材料、例えばＳｉＯもしくはＳｉＯ２などの酸化シリコン、酸窒化物、窒化シリコンなどの窒化物材料、炭化シリコン、高温ポリマー、または他の適当な誘電材料でよい。図５Ａに示されるように、分離領域３０２は、浅形トレンチ分離（ＳＴＩ）領域でよく、誘電材料は、好ましくは高密度プラズマ（ＨＤＰ）酸化物であり、この酸化物は、狭いトレンチを有効に充填する高い能力を有する材料である。
【００２９】
図５Ｂに示されるように、酸化シリコン製の第１の絶縁層３４０ａが、基板３０１上に成長または堆積される。この層３４０ａは、後段で形成されるトランジスタ・ゲート用のゲート酸化物層となる。第１の絶縁層３４０ａは、約５０オングストローム（Å）の厚さを有し得る。次に、酸化物層３４０ａの上に導電材料層３４０ｂが堆積される。この導電層３４０ｂは、後段で形成されるトランジスタ用のゲート電極として働くことになる。導電層３４０ｂはポリシリコン製の層でよく、この層は第２の導電型、例えばｎ型にドープされることができ、約１０００Åの厚さを有し得る。ポリシリコン層３４０ｂの上に第２の絶縁層３４０ｃが堆積される。この第２の絶縁層３４０ｃは、酸化物（ＳｉＯ２）、窒化物（窒化シリコン）、酸窒化物（酸窒化シリコン）、ＯＮ（酸化物−窒化物）、ＮＯ（窒化物−酸化物）、またはＯＮＯ（酸化物−窒化物−酸化物）から形成され得る。この第２の絶縁層３４０ｃは、約１０００Åの厚さを有し得る。
【００３０】
層３４０ａ、３４０ｂ、および３４０ｃは、通常の堆積法、とりわけ化学気相成長法（ＣＶＤ）またはプラズマ化学気相成長法（ＰＥＣＶＤ）などによって形成されることができる。次いで、層３４０ａ、３４０ｂおよび３４０ｃは、パターン化されエッチングされて、図５Ｃに示される多層ゲート・スタック構造３４１、３４３および３４５を形成する。ゲート・スタック３４１はグローバル・シャッタ・トランジスタ用のゲート構造、ゲート・スタック３４３は転送トランジスタ用のゲート構造、およびゲート・スタック３４５はリセット・トランジスタ用のゲート構造である。
【００３１】
本発明は、上述のゲート３４１、３４３および３４５の構造のみに限定されるものではない。追加の層が加えられてもよく、または、ゲート３４１、３４３および３４５は、必要に応じて当技術分野で既知のように変更されてもよい。例えば、シリサイド層（図示せず）が、ゲート電極３４０ｂと第２の絶縁層３４０ｃとの間に形成されてもよい。このシリサイド層は、ゲート３４１、３４３および３４５内に、またはイメージ・センサ回路内の全てのトランジスタ・ゲート構造内に含まれてもよく、また、この層は、チタン・シリサイド、タングステン・シリサイド、コバルト・シリサイド、モリブデン・シリサイドまたはタンタル・シリサイドでよい。この追加の導電層はまた、ＴｉＮ／ＷもしくはＷ／Ｎｘ／Ｗなどのバリヤ層／高融点金属でもよく、または、完全にＷＮｘから形成されていてもよい。
【００３２】
図５Ｄに示されるように、ｐウェル３０４が基板３０１中に注入される。ｐウェル３０４は、基板３０１中のシャッタ・ゲート３４１の下の所から、リセット・ゲート３４５の転送ゲート３４３とは反対側にあるＳＴＩ領域３０２の下の所まで形成される。ｐウェル３０４は、既知の方法によって形成されることができる。例えば、フォトレジスト層（図示せず）が、ｐウェル３０４が形成される領域にわたって開口を有するように基板３０１の上でパターン化されることができる。ボロンなどのｐ型ドーパントが、フォトレジスト中の開口を介して基板中に注入されることができる。例示として、ｐウェル３０４は、基板３０１の隣接する部分よりも高いｐ型ドーパント濃度を有するように形成される。
【００３３】
図５Ｅに示されるように、第２の導電型のドープ領域３２０ａおよび３３０ａが、それぞれピン・フォトダイオード３２０およびＣＣＤステージ３３０として基板３０１中に注入される。ピン・フォトダイオード領域３２０ａおよびＣＣＤステージ領域３３０ａは、例示として軽くドープされたｎ型領域である。ピン・フォトダイオード３２０ａおよびＣＣＤステージ領域３３０ａは、当技術分野で既知の方法で形成されることができる。例えば、フォトレジスト層（図示せず）が、基板３０１の、ピン・フォトダイオード３２０ａとＣＣＤステージ領域３３０ａとが形成される表面にわたって開口を有するように基板３０１の上でパターン化されることができる。燐、ヒ素、またはアンチモンなどのｎ型ドーパントが、その開口を介して基板３０１中に注入される。領域３２０ａおよび３３０ａのプロフィルを調整するために複数の注入が使用されてもよい。望まれるなら、ピン・フォトダイオード３２０ａおよびＣＣＤステージ領域３３０ａを形成するために、注入が基板３０１の表面に対して９０度以外の角度で実施されるように傾斜角注入（ａｎｇｌｅｄ  ｉｍｐｌａｎｔａｔｉｏｎ）が行われてもよい。
【００３４】
ピン・フォトダイオード領域３２０ａは、シャッタ・ゲート３４１のＣＣＤステージ領域３３０ａとは反対側にあり、シャッタ・ゲート３４１の縁部にほぼ位置が揃って、光生成電荷を収集する感光性電荷蓄積領域を形成する。ＣＣＤステージ領域３３０ａは、シャッタ・ゲート３４１の縁部と転送ゲート３４３の縁部との間にあるとともにそれらの縁部にほぼ位置が揃って、光生成電荷を蓄積する蓄積領域を形成する。
【００３５】
図５Ｆに示されるように、軽ドープ・ドレイン（ＬＤＤ）注入が既知の技術によって実施されてＬＤＤ領域３０５ａおよび３０７ａを設ける。ＬＤＤ領域３０５ａは、転送ゲート３４３とリセット・ゲート３４５との間に注入され、この領域は転送ゲート３４３およびリセット・ゲート３４５のそれぞれの縁部にほぼ位置が揃っている。ＬＤＤ領域３０７ａもまた、リセット・ゲート３４５の縁部にほぼ位置が揃っているが、リセット・ゲート３４５の転送ゲート３４３とは反対側でリセット・ゲート３４５に隣接して注入される。例示として、ＬＤＤ領域３０５ａおよび３０７ａは、軽くドープされたｎ型領域である。
【００３６】
図５Ｇは、層３４２の形成を示しており、この層は、後段でゲート３４１、３４３、および３４５の側壁上の側壁スペーサを形成することになる。例示として、層３４２は酸化物層であるが、層３４２は、当技術分野で既知の方法で形成された適当などんな誘電材料でもよく、とりわけ二酸化シリコン、窒化シリコン、酸窒化物、ＯＮ、ＮＯ、ＯＮＯ、またはＴＥＯＳなどでよい。層３４２は、約７００Åの厚さを有し得る。
【００３７】
図５Ｈに示されるように、ドープ表面層３２０ｂおよび３３０ｂが、それぞれピン・フォトダイオード３２０およびＣＣＤステージ３３０として注入される。ドープ表面層３２０ｂおよび３３０ｂは、第１の導電型にドープされ、ここでは例示としてｐ型である。ドープ表面層３２０ｂおよび３３０ｂは、高ドープｐ＋表面層でよい。ｐ＋表面層３２０ｂおよび３３０ｂを形成するには、ｐ型ドーパント、例えばボロン、インジウム、または他の適当などんなｐ型ドーパントでも使用されてよい。
【００３８】
ｐ＋表面層３２０ｂおよび３３０ｂは、既知の技術によって形成されることができる。例えば、層３２０ｂおよび３３０ｂは、フォトレジスト層中の開口を介してｐ型イオンを注入することによって形成され得る。あるいは、層３２０ｂおよび３３０ｂは、ガス源プラズマ・ドープ法によって、または層３２０ｂおよび３３０ｂが形成される領域の上に堆積されたその場（ｉｎ−ｓｉｔｕ）ドープ層もしくはドープ酸化物層から基板３０１内にｐ型ドーパントを拡散させることによって形成されてもよい。
【００３９】
図５Ｉに示されるように、酸化物層３４２をエッチングするためにドライ・エッチ・ステップが実施され、層３４２の残った部分がゲート３４１、３４３、および３４５の側壁上の側壁スペーサ３４２を形成する。
【００４０】
図５Ｊに示されるように、基板３０１上およびゲート３４１、３４３、および３４５上に、絶縁層３８１が既知の方法によって堆積される。絶縁層３８１は、約１００Åの厚さを有し得る。例示として、絶縁層３８１は窒化シリコン（Ｓｉ３Ｎ４）層であるが、他の適当な誘電材料が使用されてもよい。
【００４１】
Ｓｉ３Ｎ４層３８１の上に導電層３８２が既知の方法によって堆積される。導電層３８２は、約１０００Åの厚さを有し得る。例示として、導電層３８１はｐ型ポリシリコン層であるが、他の適当な導電材料も使用され得る。図５Ｋに示されるように、層３８１および３８２は、パターン化されエッチングされてＣＣＤゲート３８０を形成する。
【００４２】
ソース／ドレイン領域３０５および３０７が既知の方法によって注入されると、図３Ｂに示される構造を得ることができる。ソース／ドレイン領域３０５および３０７は第２の導電型領域として形成され、ここでは例示としてｎ型である。ソース／ドレイン領域３０５および３０７を形成するには、燐、ヒ素またはアンチモンなど、適当などんなｎ型ドーパントでも使用されてよい。ソース／ドレイン領域３０５は、転送ゲート３４３とリセット・ゲート３４５との間に形成され、ソース／ドレイン領域３０７は、リセット・ゲート３４５の転送ゲート３４３とは反対側でリセット・ゲート３４５に隣接して形成される。
【００４３】
画素セル３００を完成させるには、通常の加工法（ｐｒｏｃｅｓｓｉｎｇ  ｍｅｔｈｏｄ）が使用されてよい。例えば、絶縁層、遮蔽層、ならびにゲート線および他の接続部を画素セル３００に接続するメタライゼーション層が形成され得る。また、表面全体が、例えば、二酸化シリコン、ＢＳＧ、ＰＳＧ、またはＢＰＳＧ製の不活性化層（図示せず）で覆われていてもよく、この層は、コンタクト・ホールを設けるためにＣＭＰ平坦化されエッチングされ、次いで接点を設けるために金属化（ｍｅｔａｌｌｉｚｅ）される。これらの構造を相互接続し、また、画素セル３００を周辺回路に接続するには、通常のコンダクタ層および絶縁体が使用されてよい。
【００４４】
上記の実施形態はｐｎｐ型フォトダイオードの形成に関して記載されているが、本発明はこれらの実施形態のみに限られるものではない。本発明はまた、他の型のフォトダイオードにも適用性を有し、基板中のｎｐｎ領域から形成されるフォトダイオードにも適用性を有する。ｎｐｎ型フォトダイオードが形成される場合は、それに応じて全ての構造のドーパントおよび導電型は変わることになり、したがって、転送ゲートおよびシャッタ・ゲートは、上述の実施形態におけるＮＭＯＳトランジスタではなく、ＰＭＯＳトランジスタの一部分となる。
【００４５】
本発明は５トランジスタ（５Ｔ）画素セルに関して説明されているが、本発明はまた、様々な数のトランジスタを有する他のＣＭＯＳ画素セル設計にも組み込まれることができる。限定されるものではないが、かかる設計には６トランジスタ（６Ｔ）画素セルも含まれ得る。６Ｔの画素セルは、ブルーミング防止トランジスタなどの追加のトランジスタを有する点で５Ｔセルとは異なる。
【００４６】
本発明の一実施形態によれば、図３〜５Ｋを参照して上記で説明された１つまたは複数の画素セル３００は、画素セル・アレイの一部分でよい。かかるアレイは、図１を参照して上記で説明されたイメージ・センサと同様のイメージ・センサの一部分でよい。
【００４７】
図６は、１つまたは複数の画素セルが図３〜５Ｋを参照して上記で説明されたように形成された画素セルのアレイを有するイメージ・センサ６９９を含む、典型的なプロセッサベース・システム６７７を示している。プロセッサベース・システム６７７は、イメージ・センサを含み得るデジタル回路を有するシステムの例である。限定されるものではないが、かかるシステムは、コンピュータ・システム、カメラ・システム、スキャナ、機械視覚、車両ナビゲーション、ビデオ電話、監視システム、自動焦点システム、スター・トラッカ・システム、動き検出システム、画像安定化システム、およびデータ圧縮システムなどを含み得る。
【００４８】
ここでは例示としてコンピュータ・システムであるプロセッサベース・システム６７７は、一般に、バス６７３を介して入出力（Ｉ／Ｏ）装置６７５と通信するマイクロプロセッサなどの中央プロセッサ（ＣＰＵ）６７０を含む。画素アレイから画像出力を生成するイメージ・センサ６９９もまた、バス６７３を介してシステム６７７と通信している。このプロセッサベース・システム６７７はまた、ランダム・アクセス・メモリ（ＲＡＭ）６７６も含み、また、フロッピー・ディスク・ドライブ６７１やコンパクト・ディスク（ＣＤ）ＲＯＭドライブ６７２などの周辺装置を含んでもよく、これらの装置もまたバス６７３を介してＣＰＵ７７０と通信している。イメージ・センサ６９９は、ＣＰＵ、デジタル信号プロセッサ、またはマイクロプロセッサなどのプロセッサと組み合わせられてもよく、単一の集積回路上、またはプロセッサとは異なるチップ上に記憶装置（ｍｅｍｏｒｙ  ｓｔｏｒａｇｅ）を有していても、いなくてもよい。
【００４９】
上記の説明および図面は例示的なものであり、本発明の目的、特徴、および利点を実現する好ましい実施形態を例示として示すものであることに再度留意されたい。本発明は例示の実施形態のみに限られるものではない。特許請求の範囲および精神に含まれる本発明のどんな変形形態も、本発明の一部分であるとみなされるべきである。
【図面の簡単な説明】
【００５０】
【図１】従来型のイメージ・センサのブロック図である。
【図２Ａ】本発明の一実施形態による画素セルの上部平面図である。
【図２Ｂ】図２の画素セルの線ＢＢ’に沿った断面図である。
【図３】本発明の一実施形態によるイメージ・センサにおける例示的なタイミング図である。
【図４Ａ】図２の画素セルの一動作段階における光生成電荷の位置を示す概略図である。
【図４Ｂ】図２の画素セルの一動作段階における光生成電荷の位置を示す概略図である。
【図４Ｃ】図２の画素セルの一動作段階における光生成電荷の位置を示す概略図である。
【図５Ａ】図２の画素セルの製作の初期段階における断面図である。
【図５Ｂ】図２の画素セルの製作の一中間段階における断面図である。
【図５Ｃ】図２の画素セルの製作の一中間段階における断面図である。
【図５Ｄ】図２の画素セルの製作の一中間段階における断面図である。
【図５Ｅ】図２の画素セルの製作の一中間段階における断面図である。
【図５Ｆ】図２の画素セルの製作の一中間段階における断面図である。
【図５Ｇ】図２の画素セルの製作の一中間段階における断面図である。
【図５Ｈ】図２の画素セルの製作の一中間段階における断面図である。
【図５Ｉ】図２の画素セルの製作の一中間段階における断面図である。
【図５Ｊ】図２の画素セルの製作の一中間段階における断面図である。
【図５Ｋ】図２の画素セルの製作の一中間段階における断面図である。
【図６】本発明の一実施形態による処理システムの概略図である。
【符号の説明】
【００５１】
３００  画素セル
３０１  基板
３０５  浮遊拡散領域
３２０  ピン・フォトダイオード
３３０  埋込みチャネルＣＣＤステージ
３４１  シャッタ・トランジスタ
３４３  転送ゲート
３８０  ＣＣＤゲート
【図１】
2007503722.tif 000003
【図２Ａ】
2007503722.tif 000004
【図２Ｂ】
2007503722.tif 000005
【図３】
2007503722.tif 000006
【図４Ａ】
2007503722.tif 000007
【図４Ｂ】
2007503722.tif 000008
【図４Ｃ】
2007503722.tif 000009
【図５Ａ】
2007503722.tif 000010
【図５Ｂ】
2007503722.tif 000011
【図５Ｃ】
2007503722.tif 000012
【図５Ｄ】
2007503722.tif 000013
【図５Ｅ】
2007503722.tif 000014
【図５Ｆ】
2007503722.tif 000015
【図５Ｇ】
2007503722.tif 000016
【図５Ｈ】
2007503722.tif 000017
【図５Ｉ】
2007503722.tif 000018
【図５Ｊ】
2007503722.tif 000019
【図５Ｋ】
2007503722.tif 000020
【図６】
2007503722.tif 000021
【国際調査報告】
2007503722.tif 000022
2007503722.tif 000023
2007503722.tif 000024