(57)【要約】  データ処理デバイスは、アドレス入力及びデータ出力を備えた、複数ビットワードを出力するデータメモリ（10）を備える。データメモリ（10）は、ワードグループからのワード群の相関位置に潜在的な誤りを発生する構成を有する。消去メモリユニット（16）が、ワードグループに関連するビット位置情報を保存し、ビット位置情報が保存されているグループからのワードがデータメモリ（10）内でアドレスされるときビット位置情報を出力する。誤り訂正・検出回路（12）が、データメモリ（10）からのワードを、消去メモリユニット（16）からの該ワードが属するグループ用のビット位置情報で選択されるビット位置のビット誤り消去を用いて、訂正するように整えられる。【特許請求の範囲】
【請求項１】
アドレス入力及びデータ出力を備え、該アドレス入力からのアドレスによってアドレスされる複数ビットワードを出力するデータメモリであり、アドレスグループ内のアドレスを備えるワードグループからのワード群の相関位置に潜在的な誤りを発生する構成を有するデータメモリ；
前記アドレス入力に結合された消去メモリユニットであり、ワードグループに関連するビット位置情報を保存し、ビット位置情報が保存されているグループからのワードが前記データメモリ内でアドレスされるとき該ビット位置情報を出力するように整えられた消去メモリユニット；並びに
前記データメモリの前記データ出力及び前記消去メモリユニットに結合された誤り訂正・検出回路であり、前記データメモリからのワードを、前記消去メモリユニットからの該ワードが属するグループ用のビット位置情報で選択されるビット位置のビットの誤り消去を用いて、訂正するように整えられた誤り訂正・検出回路；
を有するデータ処理デバイス。
【請求項２】
前記消去メモリユニットが前記データメモリ内のワードの全グループのサブセット以下のビット情報を保存する１つ以上の記憶場所を有する結合メモリを有し、該１つ以上の記憶場所が前記データメモリの前記アドレス入力からのアドレスを用いて結合してアドレス可能であるところの請求項１に記載のデータ処理デバイス。
【請求項３】
特定グループのビット位置情報を、該特定グループのために使用されている記憶場所が存在しないとき、前記アドレス入力への該特定グループのワードのアドレスを検出することに再利用するために前記結合メモリの記憶場所を選択するように整えられたキャッシュ管理ユニットを有する請求項２に記載のデータ処理デバイス。
【請求項４】
前記消去メモリユニットが、前記データメモリから読み出された特定グループからのワードに誤りが検出され、該特定グループのために使用されている記憶場所が存在しないとき、条件付きで、前記アドレス入力への該特定グループの該ワードのアドレスを検出することに基づいて、１つの記憶配置内のビット位置情報を、該特定グループの情報によって置換するように整えられているところの請求項２に記載のデータ処理デバイス。
【請求項５】
前記結合メモリが単一グループ専用のビット情報の記憶素子を有するところの請求項２に記載のデータ処理デバイス。
【請求項６】
前記消去メモリユニットが、前記ワードグループに関連する検証情報を保存し、該検証情報によって有効にされた場合にのみ、前記誤り訂正・検出回路による前記ビット位置情報の使用を可能にするように整えられ、且つ特定グループからの１つ又は複数のワードの少なくとも複数回の読み出し動作中に誤りが検出された場合のみ、前記消去メモリユニットが該特定グループの前記検証情報を有効値に設定するように整えられているところの請求項１に記載のデータ処理デバイス。
【請求項７】
前記誤り訂正・検出回路及び前記データメモリの前記アドレス入力に結合された再試行回路であり、特定グループからのワードの訂正不能な誤りの検出に、該特定グループからの少なくとも１つの他のワードのアドレスを前記データメモリに与えることによって応答するように整えられた再試行回路を有し、前記消去メモリユニットが少なくとも１つの他のワードから得られた該特定グループのビット情報を保存するように整えられているところの請求項１に記載のデータ処理デバイス。
【請求項８】
前記消去メモリユニットが、前記データメモリの前記アドレス入力に与えられたアドレスの一部のみを用いて前記ビット情報を取り出すように整えられ、該一部がワードの属するグループを特定し、且つ前記消去メモリユニットが、使用されるデータメモリの種類に該一部を適応させるように再設定可能であるところの請求項１に記載のデータ処理デバイス。
【請求項９】
前記データメモリがＮＡＮＤ型フラッシュメモリであり、前記グループが、データが保存されたビット位置を主電流チャネルが直列接続されたトランジスタ内に有するワードを含むところの請求項１に記載のデータ処理デバイス。
【請求項１０】
データメモリから複数ビットのデータワードを読み出す方法であって：
記憶装置内にある少なくとも１つのワードグループに関連するビット位置情報を該グループの識別表示と関連させて維持すること；
ビット位置情報が記憶されているグループからのワードが前記データメモリ内でアドレスされるとき前記ビット位置情報を出力すること；
前記記憶装置からの前記ビット位置情報によって選択されたビット位置におけるビットの消去に基づいて前記データメモリからのワードを訂正すること；
を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データメモリ、及びデータメモリから読み出されたデータワード内の誤りを訂正する誤り訂正ユニットを有するデータ処理デバイスに関する。
【背景技術】
【０００２】
メモリ、及びメモリから読み出されたデータワード内の誤りを訂正する誤り訂正符号（ＥＣＣ）を用いる誤り訂正回路を有する回路が開示されている（特許文献１参照）。周知のとおり、ＥＣＣが用いられるとき、データは１組のＥＣＣワードに属するワードに符号化されて保存される。ＥＣＣワードは符号化されたデータワードより多くのビットを含んでいるため、異なるＥＣＣワードは常に互いに複数のビット位置に相違がある。メモリからのデータワードの誤り訂正中、通常は読み出されたワードとは最小数のビット位置に相違があるＥＣＣワードが選択される。
【０００３】
先述の特許文献１での観測によれば、データワードのビット数とＥＣＣワードのビット数との比は、より大きなデータワードを用いることによって低減され得るが、他の理由のためデータワードは過大にされるべきでない。この文献はこの観測結果をＥＣＣ符号が独立してアドレス可能な４つのデータワードで構成される仕組みに適用している。特定のデータワードがアドレスされるとき、最初に、アドレスされたデータワードを格納する大きいＥＣＣ符号ワードの一部のみが読み出され、誤りがあるか否かの検出に用いられる。誤りが検出された場合、他の３つのデータワードを格納するＥＣＣ符号ワードの他の３つの部分がその他のアドレスから読み出され、そして全体のＥＣＣ符号ワードが誤り訂正中に用いられる。
【０００４】
先述の特許文献１は、データワード内の異なる位置のビットに対し別個のメモリを用いている。これは、複数のワードで同一位置にあるビットが誤る危険をはらんでいる。この文献によれば、ＥＣＣ符号ワードは記号群で構成され、各記号は異なるデータワードの同一位置からのビットを格納しているとしてＥＣＣ符号ワードを処理すること、及び記号を全体として訂正する誤り訂正技術を用いることにより、この種の誤りは効率的に訂正され得るとされている。不調メモリによって結合された誤りは記号群に集中して起こるため、ＥＣＣ符号ワード全体に恣意的に分散されている場合より、多くのビットが１つの記号で訂正され得る。その結果、データワードのビット数とＥＣＣワードのビット数との比は小さく保たれ得る。
【０００５】
しかしながら、特許文献１によって提案された仕組みは、誤りが生じる度に複数のワードが読み出されなければならないという欠点を有する。このことは、誤りがない場合にも常に全データワードを読み出すに十分な遅延を用いない限り、誤りによって遅延バラつきが生じることを意味する。あるいは、遅延バラつきは毎回、ＥＣＣワードから全データを並列に読み出すことによって回避され得る。しかしながら、これはメモリ速度をいたずらに低下させ、且つ／或いは、単に１つのデータワードが必要な場合にもアクセス回路量をいたずらに増大させてしまう。
【特許文献１】米国特許第４３３５４５８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、別個のデータワードにおける関連ビット位置での誤り間の相関を利用して、誤り訂正のために複数のデータワードを読み出す間接的負荷（オーバーヘッド）を低減させた、メモリからのデータワードの誤り訂正を提供することを目的とする。
【０００７】
また、本発明は、大容量の訂正メモリを必要とすることのないデータワードの誤り訂正を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に従い、データワードのそれぞれのグループのデータワードで検出された誤りのビット位置の記録を維持するために消去メモリユニットが用いられ、消去メモリは１度に少なくとも１つのグループのビット位置情報を格納する。この記録は、あるグループの別のワードが読み出されるとき、誤り訂正の目的で、１つ又は複数の誤りが記録された１つ又は複数のビット位置に関する位置からビットを“消去すること（Erasing）”によって使用される。ここでは、“消去すること”は誤り訂正符号技術で用いられる特別な意味で使用される。ここで使用されるように、読み出されたワードと最小数のビット位置で異なるＥＣＣ符号ワードを選択するとき、消去することは消去された１つ又は複数の位置のビットを無視することに帰着する。本発明は、所定グループ内のビットに影響を及ぼし、それにより、そのグループの全ビットに影響を及ぼすメモリ不良が問題となるメモリを対象とする。
【０００９】
一実施例においては、メモリはＮＡＮＤ型フラッシュメモリであり、そこでは、各グループは主電流チャネルが直列接続された複数の記憶トランジスタに対応するため、ビットは１つのグループの１つのトランジスタから、そのグループ内のその他のトランジスタを導電性にすることによって読み出されなければならない。この場合、直列接続された主電流チャネルに影響を及ぼすメモリ不良は、そのグループの記憶トランジスタに保存された全ビットに誤りを発生させることがある。
【００１０】
消去メモリユニットは、データメモリ内の全グループの消去ビット位置に対してそれぞれの場所を有してもよい。また一方、本発明のさらなる態様に従い、消去メモリユニットのメモリはデータメモリ内のグループ数より少ない場所を有してもよい。従って、より小さい消去メモリユニットで足りる。この場合、好ましくは結合メモリが用いられ、それはビット位置情報及び関連するグループアドレスを保存する。結合メモリの中身は使用中に更新される。データメモリをアドレスするために１つのアドレスが用いられるとき、そのグループのアドレスに関連して保存されたビット情報が取り出される。ある特定グループのワードがデータメモリから読み出されるときに誤りが検出され、且つその特定グループのために現在保存されているビット位置情報が存在しない場合、消去メモリユニット内の記憶場所は別のグループの情報を置換しながら、その特定グループに再利用されることが好ましい。従って、消去情報のために必要とされる記憶場所は少ない数のみとなる。単純な一実施形態では、データメモリ内の全グループに対して唯一の記憶場所のみが設けられる。
【００１１】
本発明の他の態様によれば、消去メモリユニットは、グループからの複数のワードの１つ又は複数の同一位置で誤りが検出された後にのみ、グループのビット位置情報を使用のために有効化する。従って、ランダム誤りによる消去の危険性が低減される。
【００１２】
本発明のさらなる態様によれば、デバイスは或る特定グループからのワードの訂正不能な誤りの検出に、その特定グループの他のワードをアドレスすることによって応答するように整えられる。ランダム誤りのために訂正不可能である場合、デバイスは元の訂正不能ワードを訂正することを可能にする消去ビット位置を見出すことを可能にする。
【００１３】
好ましくは、消去メモリは異なる構成のワードグループを処理できるように設定可能である。
【発明を実施するための最良の形態】
【００１４】
本発明のこれら及び他の目的、並びに有利な態様を添付の図面に示される実施例を用いて説明する。
【００１５】
図１は、メモリマトリックス10、検出回路11、誤り訂正・検出回路12、アドレス回路14、消去メモリ回路16、更新回路18及び処理回路19を備えるデバイスを示している。処理回路19は、アドレス回路14及び消去メモリ回路16のアドレス入力に結合されたアドレス出力を有する。アドレス回路14はメモリマトリックス10に結合された出力を有し、メモリマトリックス10は検出回路に結合されたビット線を有する。検出回路11及び消去メモリ回路16の双方は誤り訂正・検出回路12に結合された出力を有する。誤り訂正・検出回路12は処理回路19に結合された訂正データ出力、消去メモリ回路16に結合された誤り位置信号出力、及び更新回路18に結合された誤り検出出力を有する。更新回路18は消去メモリ回路16に結合された制御出力を有する。
【００１６】
メモリマトリックス10は、ワードの所定グループ群の関連位置において一定の誤りが連帯して生じやすいことが知られている種類のものである。この種のメモリの一例はＮＡＮＤ型フラッシュメモリである。
【００１７】
図２は、ＮＡＮＤ型フラッシュメモリマトリックスの一例を示している。マトリックスはメモリトランジスタ240を含み、メモリトランジスタ240は浮遊ゲート、すなわち、データを表す電荷を保持するゲート電極を有している。メモリは行列状のメモリトランジスタで編成されている。各々の列はビット線20に対応し、メモリトランジスタ240のグループ22、24に編成されている（単一のグループ24のメモリトランジスタのみが明示されている）。メモリトランジスタ240の主電流チャネルは電源接続V（典型的にはグラウンド）と列のビット線20との間に直列接続されている。アドレス回路14（図示せず）からの選択線26の各々が、マトリックスのそれぞれの行のメモリトランジスタ240のゲート電極に接続されている。
【００１８】
動作時には、行のグループ及びグループ内の特定の一行がアドレスされると、メモリトランジスタ240を無条件に（データに無関係にという意味で無条件に）導電性にさせるように、アドレス回路14が、アドレスされたグループのアドレスされた行以外の全てに行電圧を印加する。アドレス回路14はアドレスされていない行のグループアクセストランジスタ242を非導電性にし、且つ／或いはアドレスされていない各行の少なくとも１つのメモリトランジスタを無条件に非導電性にする。アドレスされた行の選択線26には、アドレス回路14が電圧を印加し、その電圧によって、その行のメモリトランジスタ240の主電流チャネルの導電率がメモリトランジスタ240に保存されたデータ（浮遊ゲートに蓄積された電荷）に依存することになる。
【００１９】
万が一、直列接続されたグループ22、24の主電流チャネルを非導電性にする何らかの不具合が生じた場合には、アドレスされた行に関係なくグループ内に誤りが生じることになる。一実施形態では、行のグループが相関ある誤りを有するワード群に対応するように、各々が行全体からの情報を格納するデータワード群をメモリが作成する。他の一実施形態では、全ての行が部分群に細分化され、各部分がそれぞれのワードに対応させられる。この実施形態では、行のグループはワードの複数のグループに対応し、一列での誤りはワードのこれらのグループの１つにて相関ある誤りを引き起こすが、ワードのその他のグループにおいては引き起こさない。
【００２０】
図１の回路の動作は以下のとおりである。処理回路19がアドレス回路14にアドレスを発信する。アドレス回路がこれらのアドレスを用いてメモリマトリックス10内のセルを選択する。アドレスされたセルに保存されたデータに応じて、様々なビット線信号が検出回路11の入力に作り出される。検出回路11はビット線信号の関数としてデジタル信号を生成する。誤り訂正・検出回路12が、必要に応じて誤りを訂正しながら、そのデジタル信号を用いてデータワードを復号化し、復号化されたワードを処理回路19に与える。
【００２１】
誤り訂正・検出回路12に与えられるデータワードは、１つのアドレスに応じてマトリックスのその行全体が寄与するように、メモリマトリックス10の全てのビット線から得られたデジタル信号を含んでもよい。また一方、他の一実施形態では、アドレスは行が細分化された多数の部分の１つを選択する。この実施形態では、誤り訂正・検出回路12へのデジタル信号を得るために、選択された部分のビット線からの信号のみが用いられる（この場合、アドレスされた部分からの信号を選択するために、アドレスの一部が検出回路11に与えられてもよい）。
【００２２】
復号化及び誤り訂正を行う間、誤り訂正・検出回路12は消去メモリ回路16からの消去情報を使用する。消去情報は、ビット線からのデジタル信号が誤り訂正中に無視されるべきかどうか、そして、そうであるならば何れのビット線からであるかを指し示す。消去復号化それ自体は既知であり、各々の符号ワード・ペアが少なくともdビット（d>3）の位置で異なるように選定されたnビットの符号ワードを含むＥＣＣを利用する。d=2t+1であるとき、少なくともtビットの誤りが訂正可能である。消去は、元のＥＣＣの各符号ワードから１つ又は複数のビットを除去して得られたm-1ビットの符号ワード（又は、より一般的にはm-eビットの符号ワード）を有する生成されたＥＣＣは、依然として、符号ワードが相互に異なるd-1ビット（又は、より一般的にはd-eビット）の位置の最小値を保証するという事実を利用する。d-e>2であるときには、m-eビットから依然として訂正され得る更なる誤りの数t’は、e個の消去されたビットに加えてmビットのワードから訂正され得る誤りの数t-eより大きくなる。
【００２３】
消去メモリ回路16は、独立してアドレス可能なワードの少なくとも１グループにおけるそれぞれのビット位置を特定する消去情報を保存する。処理回路19からのアドレスがあるグループのあるワードをアドレスし、かつ消去メモリ回路16がそのグループの消去情報を格納しているとき、消去メモリ回路16は、そのグループに関連するそのビット位置のビットを消去するように誤り訂正・検出回路12に信号を送る。典型的には、アドレス回路14に与えられるアドレスは、あるグループをアドレスする第１部分、及びそのグループ内のワードをアドレスする第２部分を含んでいる。この場合、アドレスの第１部分が消去メモリ回路16に与えられ、そのアドレスと同一の第１部分を共有するアドレスのグループに消去情報が利用可能かどうかを検出する。
【００２４】
消去情報は、ワードに含まれるビットと同数のビットを有するマスクの形態をとってもよいし、消去されるべき１つのビット位置又は複数のビット位置の、１つ又は複数のアドレスの形態をとってもよい。アドレスの第１部分に応じて、消去メモリ回路16は、第１部分及び第２部分の組み合わせによってアドレスされるワードの訂正中に使用する情報を出力する。ＮＡＮＤフラッシュの場合には、消去メモリ回路16内の消去ビット位置情報は、列（ビット位置）、及びそのような誤りが検出された列内のグループを特定する。しかしながら、これは単に本発明の一実施形態であることは理解されるべきであり、他の実施形態では、異なる回路構成によって同一位置のワードのグループで誤りが発生される、異なる種類のメモリが用いられ得る。
【００２５】
消去メモリ回路16は１つ又は複数のグループの消去情報を保存するように整えられてもよい。第１実施形態においては、消去メモリ回路は、所定の一群のグループ（例えば、同一メモリマトリックス10内の全グループ）から選択可能なグループのうち唯一のグループのみの消去情報を保存するように整えられる。第２実施形態においては、所定の一群から選択可能な複数のグループの消去情報を保存するためにキャッシュのようなメモリが用いられる。第３実施形態では、複数の所定グループのために消去情報が保存される。
【００２６】
第１実施形態においては、消去メモリ回路は１つのアドレス又はアドレス部分とビット位置に関する情報とを保存する。アドレス又はアドレス部分は、ビット位置に関する情報が与えられるグループを特定する。
【００２７】
図３は、この実施形態に従った消去メモリ回路の一例を示している。この実施形態はアドレスレジスタ30、消去情報レジスタ32、アドレス比較器34及び消去有効化回路36を含む。アドレス比較器34はアドレス回路14のアドレス入力に結合された第１入力、及びアドレスレジスタ30に結合された第２入力を有する。アドレス比較器34は消去有効化回路36の制御入力に結合された出力を有する。消去有効化回路36は消去情報レジスタ32に結合された入力、及び誤り訂正・検出回路12（図示せず）に結合された出力を有する。
【００２８】
動作時には、処理回路19がメモリマトリックス10内のワードをアドレスするとき、アドレス比較器34が、アドレスされたグループを特定するアドレス部分とアドレスレジスタからの保存されたアドレス情報を比較する。それらが一致するとき、アドレス比較器は消去有効化回路36がビット位置情報を誤り訂正での使用のために誤り訂正・検出回路12に渡すことを可能にする。なお、図３の回路は単に一例としての役割であることを強調しておく。例えば、誤り訂正・検出回路12が消去のビット位置情報を使用することをアドレスの一致に応じて直接的に有効又は無効にする、又はアドレスの一致に応じて消去情報レジスタ32を有効にする等の多くの変形が可能である。消去情報レジスタ32は、典型的にワード内の全ての位置の消去ビットを保存するが、代わりに、１つ以上の位置コードが保存され、それが消去ビットに変換されてもよいし、誤り訂正・検出回路12に直接与えられてもよい。
【００２９】
いったん新たなグループからのワードがアドレスされると、アドレスレジスタ30内のアドレス及び消去情報レジスタ32内のビット位置情報は、新たなグループのアドレス部分及び検出されたビット位置情報で置換される。
【００３０】
この実施形態の利点は回路のオーバーヘッドを殆ど必要としないことである。この実施形態は、処理回路19がアドレス指定の局所性を示す場合にも、すなわち、処理回路19が１つのグループの複数アドレスが用いられてから次のグループのワードをアドレスするようにメモリマトリックス10内のワードをアドレスする場合にも、良好に動作する。
【００３１】
第２実施形態においては、消去メモリ回路16は、アドレス情報及びビット位置情報を保存するキャッシュ記憶場所を備えたキャッシュメモリとして整えられる。処理回路19がアドレスを与えると、キャッシュメモリは、そのアドレスに一致するアドレス情報を記憶場所の１つが含んでいるかどうか検査し、もし含んでいれば関連するビット位置情報を返す。消去ビット位置が新たなグループに利用可能になると、その消去ビット位置情報のために消去メモリ回路16のキャッシュ記憶場所が選択され、選択された記憶場所が他グループに使用されていた場合には以前の情報を廃棄する。更新回路18は記憶場所を選択するキャッシュ管理ユニットとして整えられてもよい。何れのキャッシュ管理基準、例えば、最近最も使用されていない等、がこの目的でキャッシュ記憶場所を選択するために使用され得る。何れの種類のキャッシュ・アーキテクチャも使用され得る。頻繁に使用されるデータを格納するキャッシュの部分は置換されずに固定されてもよい（例えば、ＵＳＢスティックのファイルシステム等）。
【００３２】
この実施形態は、回路のオーバーヘッドをより多く必要とするが、処理回路19が様々なグループからのアドレスを混合し、よりランダムなシーケンスでメモリマトリック内のワードをアドレスする場合にも、誤り訂正が容易化され得るという利点を有する。
【００３３】
さらなる実施形態においては、消去メモリ回路16はメモリマトリックス10内の全グループ用の記憶場所を含む。この実施形態では、アドレスされたワードのグループを特定するアドレス部分が、誤り訂正・検出回路12に適用するための消去ビット位置情報を取り出すためのアドレスとして使用される。他の一実施形態では、各グループのビット位置情報がメインメモリ（例えば、メモリマトリックス10自体）に保存され、特定グループからのワードがアドレスされ、かつ消去メモリ回路が未だ特定グループのビット位置情報のコピーとともに消去情報を保存していないとき、消去メモリ回路16は先ず特定グループのメインメモリからのビット位置情報をコピーするように整えられてもよい。メモリマトリックス10から消去位置情報を取り出すことは最初に行われる必要はなく、残りのデータを取り出すことと同時に行われ得る。また、このビット位置情報はコピーされたりレジスタ32にキャッシュされたりする必要はなく、直接かつ常にＥＣＣに送られ得る。
【００３４】
消去情報の更新は、処理回路19が新たなグループをアドレスするとき、及び／又は誤り訂正・検出回路12が誤りを検出したときにトリガーされる。様々な更新方法が可能である。消去メモリ回路16が同時に全グループの消去情報を保存しない一例（例えば、図３の実施形態、又はキャッシュメモリが使用される場合）においては、処理回路19が消去情報の存在しないグループ内の特別なアドレスを使用してきたとき、消去メモリ回路は更新回路に信号を送る。誤り訂正・検出回路12は、特別にアドレスされたワード内のビット位置に誤りを検出すると、このことを更新回路18に信号で伝え、消去メモリ回路16に誤りのビット位置を特定する情報を供給する。それに応じて、更新回路18は消去メモリ回路16に、後にアドレスされる同一グループのワードの訂正中に使用するため、ビット位置情報、及びアドレスされた特定ワードのグループを特定するアドレス部分を保存させる。
【００３５】
さらなる実施形態においては、消去メモリ回路16は消去情報のための検証情報を使用するように整えられる。検証情報はあるグループの消去情報が誤り訂正に用いられるべきか否かを指し示す。検証情報は消去情報レジスタ32のビット位置に保存された検証ビットの形態をとってもよく、その検証ビットは有効化回路36によるビット位置情報の出力を有効又は無効にするために使用される。他の一例として、検証情報はキャッシュメモリ内にビット位置情報とともに保存されたビットであってもよい。他の一例においては、検証情報はそれぞれのビット位置のためのそれぞれのビットの形態をとり、同様に保存され得る。
【００３６】
本発明の一態様に従い、検証情報は、ある特定グループのあるビット位置に対して所定の回数、例えば２度又はより多い回数、だけ誤りが検出されたときのみ、その特定グループ内のそのビット位置の消去情報を使用可能にするように設定される。これには、あるグループの１つのワードでのみ生じるランダムなビット誤りのため、そのグループのワードの復号化にビット位置が使用されない危険性が低減されるという利点がある。このようなビット位置を消去することはＥＣＣの容量を誤り訂正することを減らすことになる。
【００３７】
これが実現され得るのは、例えば、更新回路18が、消去情報が消去メモリ回路16内に新たに保存されるときに、消去メモリ回路16に先ずは消去を不可能にするように検証情報を設定させる場合である。続いて、（ａ）消去メモリ回路16が、処理回路19により使用される後続アドレスのグループ部分と消去メモリ回路16に保存されたグループアドレスとの間のアドレス一致を検出したとき、かつ（ｂ）保存された消去情報内に記録されたのと同一のビット位置に得られたワードが誤りを有するとき、更新回路18は消去メモリ回路に消去を可能にするように検証情報を設定させる。
【００３８】
図４は、この種の動作に対応する消去メモリ回路の一例を示している。消去情報レジスタ32は有効化回路36に結合された検証出力を有する。さらに、誤り訂正・検出回路12により検出された誤りの１つ又は複数のビット位置が消去情報レジスタ32に保存されたビット位置と一致するかどうかを検出するため、ビット位置比較器40が付加されている。ビット位置比較器40は、一致する場合に１つ又は複数の検証ビットを設定するため、消去情報レジスタ32に結合されている。
【００３９】
動作時には、処理回路19がアドレスレジスタ30に未だ保存されていないアドレスを有するグループのワードをアドレスすると、更新回路18（図示せず）が消去メモリ回路16に新たなアドレス及び対応するビット位置情報を保存させる。処理回路19が既に保存されているアドレスを有するグループのワードにアクセスするとき、更新回路はビット位置情報レジスタ32に検証情報を更新させる。幾つかの実現手法が可能である。第１の実現手法は全てのビット位置に対し消去情報レジスタ32の１ビットを使用し、ビット位置比較器40が誤りの全ビット位置の一致を検出したとき、消去を可能にするために検証ビットが送られる。第２の実現手法では、全てのビット位置に対し１つの検証ビットが使用されるが、そのグループがアドレスされるのが２回目であるとき検証ビットは自動的に送られ、同一グループからのワードが復号化されるときに２回とも誤りを含むことが検出されなかったビット位置に対して消去情報が消去情報レジスタ32から消去される。第３の実現手法では、全ビット位置に対して検証ビットが用いられ、誤りが繰り返し検出されたビット位置に対して検証ビットが設定される。
【００４０】
消去メモリ回路16が１つ以上のグループに対するキャッシュメモリ、又は全グループに対するメモリ記憶場所を有するとき、同様の検証技術が用いられ得ることは認識されるところである。また、例えば、２回よりも多く同一ビット位置で誤りが発生していることを検査してから、そのビット位置の消去を有効にする等、より先進的な検証条件が用いられてもよい。他の一例として、消去メモリ回路は同一グループからの異なるワードがアドレスされているかどうかを検出し、同一グループの２つ以上の異なるワードで同一ビット位置の誤りが発見された後にのみ、検証情報を更新するように整えられてもよい。これは、１つのワードにおける永続的なランダム誤りによって不要な消去が引き起こされないことを確保するが、常に必要なわけではない。例えば、同一ワードが繰り返しアドレスされないことが保証されている場合、又は問題が単に、同一ワードが読み出されても繰り返さない一時的な誤りである場合には不要である。
【００４１】
消去情報がないと、誤り訂正・検出回路12はより早く誤り訂正を行うことができない。このような方式で、訂正不能な誤りが発生した場合、ある特定グループのワードがアドレスされたとき、この回路は、その特定グループ内に問題なく訂正されるワードが発見されるまで、同一の特定グループの他のワードを読み出すことによって応答するように整えられてもよい。そして、このワードの誤りの位置についてのビット位置情報が元のワードの訂正に使用するため消去メモリ回路16に保存され得る。これは、一部の誤りが、あるグループの一部のワードでのみ発生するランダム誤りである場合に、より多くのワードが訂正され得るという利点を有する。この種の訂正は、例えば、この目的のために好ましく整えられた処理回路によって、あるいは誤り訂正・検出回路12が訂正不能な誤りを検出したときに同一グループのワードをアドレスする付加回路を追加することによって実現され得る。この比較的単純なアルゴリズムにより、他の方法では誤りなしで読み出されることが不可能であったメモリ記憶場所からデータを正しく読み出すことが可能になる。16（又は12）からの消去情報が処理要素19にも渡される場合、原理的には処理要素19もこのアルゴリズムを実現するために利用可能である。
【００４２】
さらなる実施形態においては、消去メモリ回路16はメモリマトリックス10内の消去情報を保存するための部分を使用するように実現される。
【００４３】
一般的に、相関ある誤りを含むワードのグループ構成に関する情報は本質的にこの回路で使用される。例えば、何れのグループがアドレスされたかを導出するために、処理回路19からのアドレスの所定部分が使用される。また一方、他の一実施形態では、この構成情報は明示的に与えられてもよい。この場合、消去メモリ回路16は、グループがその構成情報に応じてアドレスから導出される方式を適応するように整えられ得る。例えば、消去メモリ回路は、グループを特定するために使用されるアドレスのビット数を、例えば“N”の有効ビットからN’の有効ビットまで適応してもよく、且つ／或いはグループを特定するために使用されるアドレスからのビットの選択を変更してもよい（例えば、位置Nのビットの代わりに位置M’のアドレスビットを用いる）。従って、同一の消去回路が異なるメモリとともに用いられ得る。
【００４４】
最小のメモリ待ち時間で最大のメモリ速度を確保するため、消去情報を取り出し、誤りを訂正する特別なハードウェア回路を使用することが好ましい。しかしながら、本発明を逸脱することなく、一部又は全てのこれらの機能が好適にプログラムされたコンピュータ回路によって実施され得ることは理解されるところである。さらに、電子回路の実現手法が示されてきたが、例えば光デバイス等のその他の技術にも適用可能であることは認識されるところである。
【図面の簡単な説明】
【００４５】
【図１】メモリマトリックスを備える回路を示す図である。
【図２】メモリマトリックスの詳細を示す図である。
【図３】消去メモリユニットの一例を示す図である。
【図４】消去メモリユニットの他の一例を示す図である。
【図１】
2007533060.tif 000002
【図２】
2007533060.tif 000003
【図３】
2007533060.tif 000004
【図４】
2007533060.tif 000005
【国際調査報告】
2007533060.tif 000006
2007533060.tif 000007
2007533060.tif 000008