(57)【要約】  表示方法は、ソースデータＳＤＡとあるフレームレートＳＦＲを持つソースフレーム同期インスタントＳＳＩとを有する画像を生成するステップを含んでいる。ソースデータＳＤＡは、ソースフレーム同期インスタントＳＳＩにより決定される開始アドレスＤＳＡを持つ第１のアドレスポインタＡＰ１の制御の下でフレームメモリ５に記憶される（２）。読出し期間ＲＰの間に、ある表示フレームレートを持つ表示フレーム同期インスタントＤＳＩにより決定される開始アドレスＳＳＡを持つ第２のアドレスポインタＡＰ２の制御の下でメモリ５から表示データＤＤＡが読み出される（２）。表示データＤＤＡは、マトリクスディスプレイ４に表示される（３）。ソースフレームレートＳＦＲ又は表示フレームレートＤＦＲが、安定した状態において、読出し期間中に固定された極性を持つ時間のオフセットＴＯで始まる第１のアドレスポインタＡＰ１及び第２のアドレスポインタＡＰ２を得るように制御される。
2007519968.tif 000002
【特許請求の範囲】
【請求項１】
ソースデータとあるソースフレームレートを持つソースフレーム同期インスタントとを有する画像を生成することと、
前記ソースフレーム同期インスタントにより決定される開始アドレスを持つ第１のアドレスポインタの制御の下で前記ソースデータをフレームメモリに記憶することと、
読出し期間の間に、ある表示フレームレートを持つ表示フレーム同期インスタントにより決定される開始アドレスを持つ第２のアドレスポインタの制御の下で前記メモリから表示データを読み出すことと、
マトリクスディスプレイに前記表示データを表示することと、
安定した状態において前記読出し期間中に固定された極性を持つ時間のオフセットで始まる前記第１のアドレスポインタ及び前記第２のアドレスポインタを得るために前記ソースフレームレート又は前記表示フレームレートを制御することと
を有する表示方法。
【請求項２】
ソースデータとあるソースフレームレートを持つソースフレーム同期インスタントとを有する画像を生成するビデオソースと、
前記ソースフレーム同期インスタントにより決定される開始アドレスを持つ第１のアドレスポインタの制御の下で前記ソースデータをフレームメモリに記憶する手段と、
読出し期間の間に、ある表示フレームレートを持つ表示フレーム同期インスタントにより決定される開始アドレスを持つ第２のアドレスポインタの制御の下で前記メモリから表示データを読み出す手段と、
マトリクスディスプレイに前記表示データを表示する手段と、
安定した状態において前記読出し期間中に固定された極性を持つ時間のオフセットで始まる前記第１のアドレスポインタ及び前記第２のアドレスポインタを得るために前記ソースフレームレート又は前記表示フレームレートを制御する手段と
を有する表示システム。
【請求項３】
前記制御する手段は、
前記ソースフレーム同期インスタントと前記表示同期インスタント又はそれに関連する信号とを比較する手段と、
前記読出し期間の間、前記第１のポインタに対して常に遅れている前記第２のポインタ又はその逆を得るために前記比較に応じて前記ソースフレームレート又は前記表示フレームレートを調整する手段と
を有する請求項２記載の表示システム。
【請求項４】
前記制御する手段は、
互いに続いて起こる前記ソースフレーム同期インスタントの１つと前記表示フレーム同期インスタントの１つとの間の前記時間のオフセットを決定する手段と、
実質的に同じソースフレームレート及び表示フレームレートと前記時間のオフセットの所定の固定された値とを得るために前記ソースフレームレート又は前記表示フレームレートを調整する手段と
を有する請求項２記載の表示システム。
【請求項５】
前記調整する手段が、前記ソースデータの１つのソースフレームの前記ソースデータの記憶のために必要な期間であるソース書込み期間の半分に実質的に等しい前記第１のポインタと前記第２のポインタとの間の前記時間のオフセットを得るように設けられた請求項４記載の表示システム。
【請求項６】
前記表示データを表示する前記手段は、
クロック信号を生成する手段と、
前記クロック信号を用いて前記表示フレーム同期インスタントを生成する手段と
を更に有し、
前記表示フレームレートを制御する前記手段は、前記クロック信号の周波数を調整する手段を有する
請求項２記載の表示システム。
【請求項７】
前記表示データを表示する前記手段は、
クロック信号を生成する手段と、
前記クロック信号を用いて前記表示データの前記ラインの開始を示すラインインスタントを生成する手段であって、前記ラインインスタントはライン期間を決定する当該手段と、
前記ラインインスタントを用いて前記表示フレーム同期インスタントを生成する手段と
を更に有し、
前記表示フレームレートを制御する前記手段は、前記ライン期間の持続時間を変更するために前記クロック信号の周波数を調整する手段を有する
請求項２記載の表示システム。
【請求項８】
前記表示データを表示する前記手段は、
クロック信号を生成する手段と、
前記クロック信号を数えることにより前記表示データの前記ラインの開始を示すラインインスタントを生成する手段であって、前記ラインインスタントはライン期間を決定する当該手段と、
前記ラインインスタントを用いて前記表示フレーム同期インスタントを生成する手段と
を更に有し、
前記表示フレームレートを制御する前記手段は、数えられるべき前記クロック信号のクロックパルスの数を変更することにより前記ライン期間を調整する手段を有する
請求項２記載の表示システム。
【請求項９】
表示フレーム期間は、前記表示フレームレートの逆数である持続時間を持ち、読出し期間及びアイドル期間に関する手段を有し、前記読出し期間の間に、前記第２のアドレスポインタの制御の下で前記メモリから前記表示データを読み出すために前記読み出す手段が設けられ、前記アイドル期間の間に、表示データは前記メモリから読み出されず、前記表示フレームレートを制御する前記手段は前記アイドル時間を変更する手段を有する請求項２記載の表示システム。
【請求項１０】
前記制御する手段は、
前記時間のオフセットを決定する手段と、
（ｉ）次のソースビデオフレームの最初のソースビデオラインが記憶される前に既に記憶されたソースビデオフレームの最初のソースビデオラインを読み出すために、前記第１のポインタが前記次のソースビデオフレームの最初のソースビデオラインを指している時点よりも先行する時点において、前記既に記憶されたソースビデオフレームの最初のソースビデオラインを指す前記第２のポインタ、及び
（ｉｉ）前記次のソースビデオフレームの最後のソースビデオラインが記憶された後にそれを読み出すために、前記第１のポインタが前記次のソースビデオフレームの前記最後のソースビデオラインを指している時点よりも遅い時点において、前記次のソースビデオフレームの最後のソースビデオラインを指す第２のポインタ
を持つことにより、前記ソースフレームレートの２倍に実質的に等しい表示フレームレートを得るため及び所定の固定された時間のオフセットを得るために前記表示フレームレートを調整する手段と
を有する請求項２記載の表示システム。
【請求項１１】
表示フレーム期間は、前記表示フレームレートの逆数である持続時間を持ち、前記読出し期間及びアイドル期間を有し、前記読出し期間の間に、前記第２のアドレスポインタの制御の下で前記メモリから前記表示データを読み出すために前記読み出す手段が設けられ、前記アイドル期間の間に、表示データは前記メモリから読み出されず、前記制御する手段は、
前記ソース表示フレームレートの値よりも低い値にフリーランニング表示フレームレートを設定する手段であって、前記読出し期間の持続時間がソースフレーム期間よりも短い当該手段と、
受け取ったソース同期インスタントに応じて前記表示フレーム期間を再び開始する手段と
を有する請求項２記載の表示システム。
【請求項１２】
前記ソースフレームレートの２倍に実質的に等しくなるように前記表示フレームレートを調整する手段を更に有する請求項１１記載の表示システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示方法及び表示システムに関する。上記表示システムは、マルチメディア移動電話及び／又はハンドヘルドコンピュータのような画像ソース及び上記画像ソースからの画像が表示されるマトリクスディスプレイの両方を有する。上記画像ソースは、（必須ではないが、）表示システムに組み込まれたカメラであり得る。
【背景技術】
【０００２】
ＵＳ−Ａ−５，７６４，２４０公報には、ビデオデータが共有バッファに記憶されるよりも速く該共有バッファからグラフィクスデータを読み出すことにより生じるビデオのテアリングを補正するビデオ及びグラフィクスの表示システムが開示されている。上記ビデオデータは、画素データのスキャンラインを有するビデオフィールドに配される。プロセッサが、現在のビデオフィールドのビデオデータをバッファに記憶する速度よりも速い速度でのバッファからのグラフィクスデータの読み出しの追い越しのスキャンラインを決定する。発生器は、共有バッファに記憶される現在のビデオフィールドの少なくとも１つのスキャンライン及び共有バッファに記憶された以前のビデオフィールドの少なくとも１つのスキャンラインの補間として少なくとも１つのビデオスキャンラインを与える。多重化器は、上記共有バッファ及び発生器からビデオスキャンラインを受け取り、追い越しのスキャンラインが存在しない場合には共有バッファからのビデオスキャンラインをディスプレイに与え、追い越しのスキャンラインが存在する場合には発生器からの補間されたビデオスキャンラインをディスプレイに与える。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、ビデオの補間回路を必要とすることなくビデオのテアリングの作用が生じることを防止する表示方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明は、独立請求項により定義されている。有利な形態は、従属請求項において定義されている。
【０００５】
本発明による表示方法は、ソースデータとあるソースフレームレートにおいて生じるソースフレームインスタントとを有する入力画像を生成するステップを有している。上記入力画像は、ビデオラインのフレームにより構成される。フレームは、フィールドとも呼ばれている。各ソースフレームは、上記ソースフレームレートにおいて互いに続いている。上記入力画像のビデオラインは、更にソースビデオラインとも呼ばれ、上記入力画像のフレームは、更にソースフレームとも呼ばれる。ソースフレームの開始は、より一般的にはソースフレーム同期インスタントと呼ばれるソースフレーム同期パルスにより示される。ソースデータは、入力画像を表す。例えば、入力画像はカメラにより又は通信リンクを介して供給され得る。
【０００６】
上記方法は、第１のアドレスポインタの制御の下でフレームメモリにソースデータを記憶するステップを更に有しており、上記第１のアドレスポインタの開始アドレスはソースフレーム同期インスタントにより決定される。例えば、メモリがＮ本のビデオラインを記憶する場合、ソースビデオラインのフレームの開始を示すソースフレーム同期インスタントは、第１のアドレスポインタがメモリの最初のラインを指すようにし、ソースビデオの最初のラインはメモリのこの最初のラインに書き込まれる。上記ソースビデオの２番目のラインがメモリに書き込まれなければならない時、上記アドレスポインタはメモリの次のラインを指すように変えられ、それは、ソースビデオの最後のラインがメモリの最後のラインに書き込まれるまで続く。上記ソースビデオの次のフレームの最初のラインもまた、上記メモリの最初のラインに書き込まれる等である。上記メモリは、実際にはビデオのラインに組織化される必要はない。書込み及び読出しの両方がアドレッシングの同じシーケンスを実行することで十分である。
【０００７】
上記方法は、マトリクスディスプレイにビデオを表示することを更に有している。このマトリクスディスプレイに表示されるべきビデオは、それぞれ表示フレーム及び表示ラインと呼ばれるラインのフレームを有する表示データ又は表示画像と呼ばれる。通常、選択ドライバはマトリクスディスプレイの画素のラインを１つずつ選択するように制御され、データドライバは画素の選択されたラインに並列にデータ信号を供給する。表示フレームの開始は、ある表示フレームレートで生じる表示フレーム同期インスタントにより示される。表示データは、第２のアドレスポインタの制御の下でメモリから読み出され、第２のアドレスポインタの開始アドレスは上記表示フレーム同期インスタントにより決定される。上記マトリクスディスプレイに表示されなければならない表示画像は、入力画像が記憶された同じフレームメモリから読み出される。マトリクスディスプレイ上のデータがメモリから実際に読み出される間の期間は、読出し期間と呼ばれる。表示される画像の全リフレッシュ期間は、この読出し期間と等しい。しかしながら、２つの連続する読出し期間の間にアイドル期間が存在する場合には、ディスプレイのリフレッシュ期間は読出し期間とアイドル期間との合計である。そのようなアイドル期間は、読出し期間に干渉することなく画像をランダムに更新することできるように存在し得る。これは、例えばオンボードカメラを備えた手持ち式の携帯電話のようなモバイルアプリケーションにおいて特に関係がある。
【０００８】
ＵＳ−Ａ−５，７６４，２４０公報に開示されているように、通常、第１のアドレスポインタと第２のアドレスポインタとは互いに対して非同期である。メモリからのビデオフレームの読出しが当該メモリの次のビデオフレームの記憶を追い越すことが生じ得る。表示ドライバがメモリからビデオデータを読み出している速度よりも遅い速度でビデオデータが共有のフレームメモリに記憶される場合、最初、次のビデオフレームのビデオラインの記憶が、以前に記憶されたビデオフレームのビデオラインの取り出しに先行している。従って、ディスプレイの上部に、以前記憶されたフレームのビデオが表示される。しかしながら、ビデオラインの読み出しがビデオラインの書き込みを追い越す時点において、次のフレームが表示される。従って、次のビデオフレームは、追い越したポイントからディスプレイの下部に向かって表示される。これは、２つの連続するフレームのビデオ画像が異なる場合に、ディスプレイの上部に表示されるビデオ画像とディスプレイの下部に表示されるビデオ画像との間にシフトを引き起こす。このシフトは、ビデオのテアリングと呼ばれている。
【０００９】
本発明によれば、ソースフレームレート又は表示フレームレートが、安定した状態において読出し期間中固定された極性を持つ時間のオフセットで始まる第１のアドレスポインタ及び第２のアドレスポインタを得るように制御される。従って、読出し期間中にアドレスポインタが互いに追い越さないように、ビデオソースのフレームレートが制御されるか又はマトリクスディスプレイのフレームレートが制御されるかのいずれか一方である。上記アドレスポインタが追い越さないことは、アドレスポインタが極性が変化しないオフセットで始まることから明らかである。従って、メモリからのデータの表示フレームの読み出しの開始時に第１のポインタが第２のポインタに対して遅れていると、データのこの表示フレームの読み出しの終了時に第１のポインタは依然として第２のポインタに対して遅れている。
【００１０】
上記オフセットの変化しない極性は、多くのやり方で達せられることが当業者には明らかである。例えば、ビデオソース及びディスプレイのフレームレートはほぼ等しくなるように制御され得る一方で、これらのフレームの位相は固定された関係を持つように制御される。これは、よく知られているハードウェア又はソフトウェアの位相同期ループを用いて実現可能である。しかしながら、位相は、必ずしも固定された関係を持つ必要はなく、追い越しが生じない限りにおいては多様である。メモリの読出し周波数が書込み周波数の２倍である場合、やはり読出し期間中に追い越しが起こらないようにすることが可能である。しかしながら、その場合、本発明による実施の形態から明らかになるように、フレームレート及び位相の制御はより厳しくなければならない。
【００１１】
フレームレートがいかに影響を及ぼされるかということも当業者には明らかであろう。通常、フレームレートは、フレームのライン数及びラインの持続時間（ライン期間とも呼ばれる。）により決定される。通常、上記ライン期間を決定するためにクロックパルスを数えるラインカウンタが用いられ、フレーム期間はラインを数えることにより決定される。従って、フレームレートは、クロック周波数、１ラインにおいて数えられるべきクロックパルスの数、１フレームにおいて数えられるべきラインの数又はこれらの可能性の組み合わせを変化させることにより影響を及ぼされ得る。２つの連続する読出し期間の間にアイドル時間が存在する場合、このアイドル時間の持続時間も制御され得る。
【００１２】
ディスプレイが更新されず、従って追い越しが目に見えないと、上記第１及び第２のアドレスポインタは読出し期間外に互いに追い越し得ることが注意されなければならない。
【００１３】
本発明によれば、ビデオソース又はマトリクスディスプレイのフレームレートを制御することにより読出し期間中の追い越しの発生を防止することが可能である。従来技術ＵＳ５，７６４，２４０公報に用いられている補間回路は必要とされない。
【００１４】
マトリクスディスプレイ上にマトリクスディスプレイのフレームレートとは異なるフレームレートでソースのビデオ信号を表示することは、一般的なやり方であることが注意されなければならない。しかしながら、通常、マトリクスディスプレイのフレームレートは固定されており、ソースビデオ信号をマトリクスディスプレイ上に表示されるのに適切なビデオ信号に変換するためにスカラーが用いられる。そのようなスカラーは、入力ビデオを補間するか、又は入力フレームを中断する（drop）。本発明によれば、マトリクスディスプレイのフレームレートが、ビデオソースのフレームレートに合うように変更されることが好ましい。
【００１５】
一形態では、表示レートは、読出し期間中に第１のポインタに対して常に遅れている第２のポインタを得るか又はその逆であるように制御される。これは、ソースフレームレートと表示フレームレートとを比較すること及びそれに応じてソースフレームレート又は表示レートを変更することにより達せられる。例えば、第２のポインタが第１のポインタよりも遅れており、表示フレームレートがソースフレームレートよりも高い場合、表示フレームレートは低くされ、その逆も可能である。読出し期間中に上記ポインタが交わらず、テアリングが起こらない限り、正確な位相関係は重要ではない。
【００１６】
一形態では、上記ソース又はディスプレイのフレームレートは、ほぼ同じであるソース及びディスプレイのフレームレートを得るように制御される。また、一方ではソースと他方ではディスプレイとの前後するフレーム同期インスタントの発生の時点の時間差は、この差をほぼ一定に保つように決定される。これは、第１のポインタと第２のポインタとの位相の関係が固定され、従って読出し期間中に追い越しが起こることは不可能であるという利点を有する。
【００１７】
一形態では、上記第１のポインタと第２のポインタとの時間差は、ソースフレーム期間の半分にほぼ等しい。このやり方において、位相のマージンは最大である。ソース及びディスプレイのフレーム同期インスタントの位相は、追い越しが起こる前にフレームの約半分にわたって変化し得る。従って、位相のシフトを補正するために十分な時間が存在する。
【００１８】
一形態では、上記マトリクスディスプレイのドライバのクロック周波数が変更される。表示フレーム期間は、所定の数のクロックパルスを数えることにより決定される。前述したように、フレームにおけるラインの数が一定に保たれる場合、このクロック周波数が表示フレーム期間の持続時間に影響を及ぼす。
【００１９】
一形態では、上記マトリクスディスプレイのドライバのクロック周波数が変更される。前述したように、フレームにおけるラインの数が一定に保たれる場合、このクロック周波数が表示ライン期間の持続時間及び従って表示フレーム期間の持続時間に影響を及ぼし得る。
【００２０】
一形態では、上記表示フレーム期間の持続時間は、表示ドライバのラインカウンタにおいて数えられるべきクロックパルスの数を変えることにより表示ラインのライン期間の持続時間を調整することによって変更される。
【００２１】
一形態では、上記表示フレームは、マトリクスディスプレイに表示される画像を更新するためにメモリ内のデータが読み出される読出し期間と、メモリからデータが読み出されず、マトリクスディスプレイ上の表示が変化しないアイドル期間とを有する。そのようなアイドル期間は、読出し期間に干渉することなく画像をランダムに更新することができるように存在し得る。この場合、表示フレームレートは、アイドル期間の持続時間を変更することにより変更され得る。
【００２２】
一形態では、上記表示フレームレートは、ソースフレームレートの２倍にほぼ等しくなるように制御される。これは、表示レートが同じ低いレートを有し、ソースのフレームレートが非常に低く、フレームのフリッカを防ぐことができない場合に特に関連する。フリッカの量は、ソースフレームレートに対して表示レートを２倍にすることにより低減されるか又は完全に防止される。ソースフレーム同期インスタントと表示フレーム同期インスタントとの位相は、第１のアドレスポインタの制御の下で次のビデオフレームの最初のラインが書き込まれる前に、第２のポインタの制御の下でメモリから現在のビデオフレームの最初のラインを読み出すように制御される。第２のポインタの制御の下で次のビデオフレームの最初のラインが読み出される際、第１のポインタは、メモリのアドレス空間の約半分までメモリ内の次のビデオフレームを充填した状態で進んでいる。第２のポインタの制御の下で次のビデオフレームの最後のラインが読み出される際、第１のポインタは、メモリ内の次のビデオフレームの最後のラインを既に記憶しているように書込みプロセスを制御していなければならない。その後、次のビデオフレームの最後のラインが読み出された後、従って読出し期間外において、第２のポインタは、連続するフレームの最初に再び導くために第１のポインタを追い越さなければならない。本発明によるこの形態では、このように、テアリングの作用を引き起こすことなくデータがメモリに書き込まれる２倍の速度でメモリからデータを読み出すことが可能である。
【００２３】
一形態では、上記表示フレームは、マトリクスディスプレイに表示される画像を更新するためにメモリ内のデータが用いられる読出し期間と、メモリからデータが読み出されないアイドル期間とを有する。上記ディスプレイのフレームレートは、ソースのフレームレートよりも遅く、ソース信号が存在しない場合に生じるフリーランニングフレームレートを得るように制御される。読出し期間の持続時間は、ソースのフレーム期間よりも短い。従って、安定な状態において、アイドル期間中にソースフレーム同期インスタントが生じる。このソースフレーム同期インスタントの発生は、表示フレームのリセットを引き起こし、従って次の表示フレームの開始をトリガする。表示フレームの開始は、ソース同期インスタントとの固定された関係を有し、第２のアドレスポインタは第１のポインタに対して固定されたオフセットを有し、その結果、安定な状態において追い越しが生じない。
【００２４】
安定な状態が達成されないと、依然としてソース同期インスタントの発生が表示フレームの再開をトリガする。アイドル期間が始まる前にソース同期インスタントが生じ、システムが起動すると、表示フレームレートがソースフレームレートよりも適切に幾らか高い場合には、次のソース同期インスタントがアイドル期間内に生じる。ソース同期インスタントがアイドル期間外に繰り返し生じる場合には、表示フレームレートが調節されるべきである。アイドル期間の後にソース同期インスタントが生じる場合には、アイドル期間の持続時間が増やされるべきである。
一形態では、上記表示フレームレートはソースフレームレートの２倍にほぼ等しい。この場合、ソースフレーム同期インスタントが生じると表示フレームは再開され、ソースフレーム同期が生じない場合はフリーランニング表示フレーム期間が生じる。
【００２５】
本発明のこれらの観点及びその他の観点は、以下に説明される実施の形態を参照して明らかにされるであろう。
【発明を実施するための最良の形態】
【００２６】
図１は、本発明によるマトリクスディスプレイ上に画像ソースにより与えられる画像を表示するシステムのブロック図を示している。画像ソース１は、ソースデータＳＤＡとソース同期信号ＳＳＹ（図２参照）とを有するソース画像を与える。ソース同期信号ＳＳＹは、ソースフレーム同期インスタントＳＳＩを有している。画像ソース１は、例えばデジタルカメラである。代替として、上記デジタルカメラが携帯電話の一部ではなく、携帯電話に接続（「クリック」）され得るアクセサリである場合、画像ソース１は携帯電話のコネクタ端子である。更に他の代替の実施の形態では、画像ソース１は、画像を受け取るアンテナである。これら全ての実施の形態は、特許請求の範囲に記載されている本発明の範囲内において明示的である。表示ドライバ３は、表示画像を表示するマトリクスディスプレイ４を駆動するために駆動信号ＤＲを供給する。通常、マトリクスディスプレイ４は、ソースデータＳＤＡの解像度とは異なる固有の解像度を有する。ソースデータＳＤＡ及びマトリクスディスプレイ４の解像度は、ラインの画素数及びフレームのライン数により規定される。ソースデータＳＤＡの解像度とマトリクスディスプレイ４の解像度とが同じであると、ソースデータＳＤＡはディスプレイ４上に直接表示され得るが、これはソースデータＳＤＡがディスプレイ４の全表示アレイに及ばなければならないことが条件である。他の情報がソースデータＳＤＡの近傍のディスプレイ４上に表示されなければならないことも多い。
【００２７】
従来技術では、ソースデータＳＤＡの解像度とディスプレイ４の利用可能な領域の解像度とが異なる場合、ソースデータＳＤＡの解像度は、メモリ５に記憶される前に上記利用可能な領域の解像度に変換されなければならない。通常、従来技術では、メモリは、２つの情報のフレームを記憶することができる。書込みポインタＡＰ１は、メモリの１つにおけるソースデータの記憶を制御する。読出しポインタＡＰ２は、メモリの他の１つからの表示データの読み出しを制御する。書込みポインタＡＰ１は上記画像ソースの同期パルスＳＳＹにロックされ、ポインタＡＰ２はディスプレイ４の同期にロックされる。ポインタＡＰ１とポインタＡＰ２とが非同期であることは問題ではないが、２つのフレームメモリが必要とされる。
【００２８】
本発明によれば、メモリ５は、専ら１つのフレームを記憶しなければならず、書込みポインタＡＰ１と読出しポインタＡＰ２とが所定の関係を有するように画像ソース１のフレームレート又は表示ドライバ３のフレームレートのいずれか一方が変更される。この所定の関係は、表示データＤＤＡがメモリ５から読み出される読出し期間中に書込みポインタＡＰ１と読出しポインタＡＰ２とが互いに交わらないように選択される。ポインタＡＰ１，ＡＰ２が交わると、交わる前と後とで異なるソースフレームが表示され、その結果、テアリングの作用が生じる。テアリングの作用を防止するために、読出しポインタＡＰ２は、メモリ５の全読出しサイクルの間、書込みポインタＡＰ１に先行するか又は書込みポインタＡＰ１の後に続くかのいずれか一方でなければならない。従って、ソースデータＳＤＡの第１のラインがメモリ５に書き込まれる前にメモリ５から読み出される表示データＤＤＡの第１のラインが生じる場合、表示データＤＤＡの第２のラインもまた、ソースデータＳＤＡの第２のラインがメモリ５に書き込まれる前にメモリ５から読み出されるべきである等である。
【００２９】
上記ソースデータＳＤＡは、制御器２により生成される書込みポインタＡＰ１の制御の下でメモリ５に記憶される。書込みポインタＡＰ１は、ソースデータＳＤＡのフレームを連続して記憶するためにメモリ５のアドレス位置を指す。制御器２は、書込みポインタＡＰ１の開始アドレスを規定するためにソースフレーム同期インスタントＳＳＩを受け取る。ソースデータＳＤＡがメモリ５に記憶される順序は、記憶されたデータが同じ順序で読み出される限り重要ではない。通常、ソースデータＳＤＡはライン的に（line wise）記憶され、ソースフレーム同期インスタントＳＳＩは、ソースデータＳＤＡの第１のラインを記憶するために書込みアドレスポインタＡＰ１がメモリ５の第１のラインを指すようにする。ソース同期信号ＳＳＹのソースライン同期インスタント（図示せず）は、書込みアドレスポインタＡＰ１がソースデータＳＤＡの次のラインが記憶されなければならない時にメモリの次のラインを指すように書込みアドレスポインタＡＰ１の増大を制御する。
【００３０】
上記ソースデータＳＤＡは、読出しポインタＡＰ２の制御の下でメモリ５から読み出される。メモリ５から読み出されるデータは、表示データＤＤＡと呼ばれるが、実際には記憶されているソースデータＳＤＡと等しい。読出しポインタＡＰ２の開始インスタントは、表示フレーム同期インスタントＤＳＩにより決定される。この表示フレーム同期インスタントＤＳＩは、表示データＤＤＡの第１のラインを読み出すために読出しアドレスポインタＡＰ２がメモリ５の第１のラインを指すようにする。表示ライン同期インスタント（図示せず）は、表示データＤＤＡの次のラインが読み出されなければならない時に読出しアドレスポインタＡＰ２がメモリの次のラインを指すように読出しアドレスポインタＡＰ２の増大を制御するため、表示フレーム同期インスタントＤＳＩと同時に起こる。
【００３１】
本発明による一実施の形態では、制御器２は、表示ドライバ３から表示フレーム同期インスタントＤＳＩを受け取り、これら表示フレーム同期インスタントＤＳＩに基づいて読出しポインタＡＰ２の開始インスタントを規定する。従って、この場合、メモリ５からの読み出しは、上記ディスプレイの同期にロックされる。制御器２により生成される制御信号ＣＯ１は、各同期インスタントＳＳＩ，ＤＳＩ間の、及び従って各ポインタＡＰ１，ＡＰ２間の所定の関係を得るために画像ソース１のフレームレートを制御する。
【００３２】
本発明による他の実施の形態では、制御器２は、表示フレーム同期インスタントＤＳＩを表示ドライバ３に与える。制御器２は、各同期インスタントＳＳＩ，ＤＳＩ間の、及び従って各ポインタＡＰ１，ＡＰ２間の所定の関係を得るために、表示フレーム同期インスタントＤＳＩ又は異なる制御信号ＣＯ２を用いて表示ドライバ３のフレームレートを制御する。
【００３３】
通常、表示ドライバ３は、内部処理をクロック制御するためにクロック信号ＣＬＫを受け取る。このシステムの動作が図２においてより詳細に説明される。
【００３４】
図２は、上記画像ソースにより与えられる画像をマトリクスディスプレイ上に表示するシステムのより詳細なブロック図を示している。図２は、画像ソースとしてカメラ１を有し、ディスプレイとしてＴＦＴアクティブマトリクスディスプレイ４を有するハンドヘルド無線通信装置に関して説明されている。
【００３５】
カメラ１は、ソースデータＳＤＡとライン及びフレーム同期信号ＳＳＹとを供給する。同期信号ＳＳＹは、パルス又は時間を示す符号であり得る。ソースデータＳＤＡは、書込みアドレスポインタ（書込みポインタとも呼ばれる。）ＡＰ１の制御の下でメモリ５に書き込まれ、読出しアドレスポインタ（読出しポインタとも呼ばれる。）ＡＰ２の制御の下で表示データＤＤＡとしてメモリ５から読み出される。
【００３６】
選択ドライバ３１は、マトリクスディスプレイ４の選択電極ＳＥに選択信号を供給するために制御信号ＣＳ１を受け取る。データドライバ３０は、マトリクスディスプレイ４のデータ電極ＤＥにデータ信号を供給するために表示データＤＤＡ及び制御信号ＣＳ２を受け取る。画素４０は、データ電極ＤＥと選択電極ＳＥとの交差部に関連している。通常、選択電極ＳＥは１つずつ選択され、画素４０の列に供給されるデータ信号は、選択電極ＳＥの選択された１つと関連する画素４０にのみ影響を及ぼす。
【００３７】
タイミング及び同期発生器（以後、タイミング発生器と呼ばれる。）３２は、表示同期信号と制御信号ＣＳ１及びＣＳ２とを供給する。上記表示同期信号は、ディスプレイ４のフレームのスキャンに関して表す表示フレーム同期インスタントＤＳＩを少なくとも有している。表示フレーム同期インスタントＤＳＩは、ディスプレイ４の第１の選択電極ＳＥに関連する第１の画素の行が選択される瞬間を示す。通常、第１の選択電極ＳＥは、ディスプレイ４の一番上の選択電極ＳＥである。タイミング発生器３２の可能な実施の形態が図示されており、これは、クロック発生器３２２と、ラインカウンタ３２１と、フレームカウンタ３２０とを有している。クロック発生器３２２は、クロック信号ＣＬＫを生成する。ラインカウンタ３２１は、ラインポインタＬＰを得るためにクロック信号ＣＬＫの所定の数のクロックパルスを数える。通常、ラインポインタＬＰは、表示ラインの開始を示す。表示ライン同期パルスは、このラインポインタであるか、又はこのラインポインタに関連し得る。フレームカウンタ３２０は、ディスプレイ４における表示フレームの開始を示す表示フレーム同期信号ＤＳＩを生成するために、所定の数のラインポインタＬＰを数える。通常、制御信号ＣＳ１は、選択ドライバ３１が選択電極ＳＥを１つずつ選択することを可能にするために表示フレーム同期インスタントＤＳＩ及びラインポインタＬＰを有しており、第１の選択電極でもってフレーム同期インスタントＤＳＩが受け取られた後に所定の期間を開始する。制御信号ＣＳ２は、データドライバ３０が次のディスプレイの行に表示されるべき次のデータの行を受け取ることができるように、ラインポインタＬＰを少なくとも有するべきである。
【００３８】
制御器３３は、表示フレーム同期インスタントＤＳＩとソースフレーム同期インスタントＳＳＩとを受け取る。この制御器３３は、表示フレーム同期インスタントＤＳＩとソースフレーム同期インスタントＳＳＩとを比較し、読み出し期間中に書込みポインタＡＰ１と読出しポインタＡＰ２とが互いに交わらないように必要な表示フレームレート又はソースフレームレートのいずれか一方の必要な調節を決定する。
【００３９】
上記制御器３３は、制御信号ＣＯ１を用いてカメラ１のフレームレートを変更することが可能である。制御器３３は、タイミング発生器３２に供給される制御信号ＣＯ２を用いて表示ドライバのフレームレートを変更することが可能である。書込みアドレスポインタ発生回路３４は、ソース同期信号ＳＳＹを受け取り、書込みポインタＡＰ１を生成する。ソースフレーム同期インスタントＳＳＩは、記憶サイクルの開始を示す。ソースライン同期信号は、ソースデータＳＤＡのラインの記憶を制御する。読出しアドレスポインタ発生回路３５は、制御器３３から制御信号ＣＳ３を受け取り、メモリ５から取り出されるべき記憶されたデータのラインを指すアドレスポインタＡＰ２を得る。
【００４０】
表示ドライバ３（図１参照）は、データドライバ３０と、選択ドライバ３１と、タイミング発生器３２とを有しており、それ自体はよく知られている。表示フレームレートが制御される本発明のこの実施の形態によれば、タイミング発生器３２は、更に、制御信号ＣＯ２を受け取る。制御信号ＣＯ２は、多くのやり方で表示フレームレートを変更することが可能である。例えば、制御信号ＣＯ２はクロック発生器３２２のクロック周波数を変更し得る。クロック周波数が大きくなると、表示フレームレートは大きくなる。代替として、制御信号ＣＯ２は、数えられるべきクロックパルスの所定の数を変更することによりラインカウンタ３２１に影響を及ぼす。このやり方では、フレームのライン数が一定であると、ライン期間の持続時間及び従って表示フレームレートを変更することが可能である。代替として、制御信号ＣＯは、数えられるべきラインを変更する又はアイドルタイムを変更することによりフレームカウンタ３２０に影響を及ぼす。上記アイドルタイムは、表示フレームのスキャンの２つの連続する読出し期間の間の期間である（例えば図４参照）。従って、特定の表示フレーム期間の読出し期間中、画素４０の行は、全ての行が一度選択されるまで１つずつ選択される。この特定の表示フレーム期間のアイドル期間の間、ディスプレイ４はアドレスされない。その結果、表示フレーム期間の持続時間は、上記アイドル期間の持続時間を変更することにより変更され得る。
【００４１】
上記カメラ１のフレームレートは、上記ディスプレイのフレームレートの変更に関して述べたやり方と同様のやり方で制御信号ＣＯ１により変更され得る。
【００４２】
図３は、本発明の一実施の形態によるメモリのアドレス空間における読出し及び書込みアドレスポインタを示している。メモリ５は、書込みアドレスポインタＡＰ１により示されるアドレスにソースデータＳＤＡを順次記憶する。例として、図３では、ソースデータＳＤＡがライン毎に記憶されると仮定されている。上記メモリの各ラインのアドレスは、Ｌ１，Ｌ２ないしＬＮにより示されている。ソースデータＳＤＡの同じ特定のフレームのうち、ソースデータＳＤＡの最初のラインはメモリ５の最初のラインＬ１に、ソースデータＳＤＡの最後のラインはメモリ５の最後のラインＬＮにそれぞれ記憶される。ソースデータＳＤＡの次のフレームも同様に、最初のラインは初めのアドレスＬ１に記憶され、最後のラインは上記メモリのアドレスＬＮに記憶される。従って、メモリ５のアドレスＬ１ないしＬＮは、ソースデータＳＤＡのフレームを記憶するために書込みアドレスポインタＡＰ１により循環的にアドレスされる。同様に、メモリ５のアドレスＬ１ないしＬＮは、メモリ５から表示データＤＤＡとして記憶されたソースデータＳＤＡを読み出すために読出しアドレスポインタＡＰ２により循環的にアドレスされる。
【００４３】
書込みアドレスポインタＡＰ１は、アドレスＬ１の周りの正方形により示されている。読出しアドレスポインタＡＰ２は、アドレスＬＮ／２（又はＬＮ／２が整数ではない場合にはＬＮ／２に最も近いアドレス）の周りの円により示されている。図３に示されている例では、アドレスポインタＡＰ１は、Ｌ１により示されたメモリ５の最初のラインである開始アドレスＤＳＡにおいて始動する。アドレスポインタＡＰ２は、ＬＮ／２により示されたメモリ５のラインである開始アドレスＳＳＡを有している。従って、アドレスポインタＡＰ１がアドレスＬ１を指しているときに、ソースデータＳＤＡの特定のフレームの最初のラインが、メモリ５のこのアドレスに書き込まれる。ほぼ同じ時間に、アドレスポインタＡＰ２は、上記特定のフレームよりも前のフレームに記憶されたソースデータＳＤＡのフレームからラインＬＮ／２を読み出すためにアドレスＬＮ／２を指している。
【００４４】
上記アドレスポインタＡＰ２がアドレスポインタＡＰ１の先を行く限り、同じフレームのソースデータＳＤＡは連続的に読み出され、テアリングは起こらない。すなわち、言い換えれば、テアリングを防止するために、表示データＤＤＡがメモリ５から読み出される読出しサイクルの間、アドレスポインタＡＰ１及びＡＰ２は互いに追い越さない。従って、アドレスポインタＡＰ１及びＡＰ２は、矢印によって図示されているようにアドレスＬ１ないしＬＮに沿って同じ方向に順次通過しなければならない。図示されている例では、アドレスポインタＡＰ１及びアドレスポインタＡＰ２の両方が、大きくなるナンバーとともにラインを順次アドレス指定するように時計回りに動く。図示されている例では、仮のケースにおいて、アドレスポインタＡＰ１とアドレスポインタＡＰ２とが最大距離ＬＮ／２を有すると仮定されている。アドレスポインタＡＰ１及びＡＰ２の動く速さが互いに対して一時的に変わると、アドレスポインタＡＰ１，ＡＰ２が交わらない最大マージンが存在する。勿論、より小さいマージンを選択することが可能であり、特に、アドレスポインタＡＰ１，ＡＰ２の動く速さのロッキンクが高い程度にロックされる場合に可能である。
【００４５】
図４は、本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるようなアドレスポインタの関係を説明するタイミング図を示している。図４Ａは、ソース画像のフレームブランキング期間を表すグラフＢＬＳを示している。ラインブランキング期間は図示されていない。図４Ｂは、ソースフレーム同期信号ＳＶＳを示している。図４Ｃは、表示同期信号ＤＳＳを示している。
【００４６】
時点ｔ１において、フレームのブランキングが始まる。時点ｔ２において、垂直同期パルスＳＶＳの立ち上がりがソースデータＳＤＡの特定のフレームのソースフレーム同期インスタントＳＳＩを示す。このソースフレーム同期インスタントＳＳＩは、上記特定のフレームのソースデータＳＤＡの最初のライン１の開始の時点ｔ３を示す。この特定のフレームは、ライン１ないしＮを有している。従って、アドレスポインタＡＰ１は、メモリ５にソースデータＳＤＡの特定のフレームの最初の第１のライン１を記憶するために、時点ｔ３においてメモリ５の最初のラインＬ１を指す。メモリ５の最後のラインＬＮは、次のソースフレームのブランキングＦＢＰが始まる時点ｔ５の直前にアドレスされる。従って、時点ｔ３から時点ｔ５まで続く書込み期間ＷＰの間に、ソースデータＳＤＡの特定のフレームの全てのライン１ないしＮがメモリ５に記憶される。次のソースフレームのブランキングＦＢＰは、時点ｔ７において終わる。時点ｔ６におけるソースフレーム同期インスタントＳＳＩは、ライン１′ないしＮ′を有するソースデータＳＤＡの次のフレームを示している。ソースデータＳＤＡのこの次のフレームの最初のライン１′は、同じくメモリ５のアドレスＬ１に書き込まれる。ソースデータＳＤＡのこの次のフレームの最後のラインＮ′は、同じくメモリ５のアドレスＬＮに書き込まれる。最後のラインＮ′は、さらに次のフレームのブランキングが始まる時点ｔ１０において書き込まれている。ソースフレーム期間ＳＦＰは、時点ｔ２から時点ｔ６まで続き、ソースフレームレートＳＦＲの逆数である。
【００４７】
時点ｔ４又は時点ｔ４の前の時間の所定の期間において、表示フレーム同期インスタントＤＳＩが生じる。時点ｔ４において、表示フレーム同期インスタントＤＳＩの発生は、アドレスポインタＡＰ２の開始アドレスＳＳＡがメモリ５の最初のラインＬ１を指し、メモリ５からソースデータＳＤＡの記憶された最初のライン１を読み出すようにする。時点ｔ４において、アドレスポインタＡＰ１は、ソースデータの特定のフレームのラインＮ／２をメモリ５に書き込むためにメモリ５のアドレスＬＮ／２を指すことが注意されなければならない。従って、図３に示されているように、アドレスポインタＡＰ１とアドレスポインタＡＰ２とのオフセットは、最適値であるＬＮ／２である。このオフセットは、時空間的には、アドレスポインタＡＰ１及びアドレスポインタＡＰ２がメモリの同じラインＬ１をアドレス指定する時点ｔ３と時点ｔ４との時間差を示す時間のオフセットＴＯである。図４に示されている例では時点ｔ４から時点ｔ８まで続く読出し期間の間に、ソースデータＳＤＡの記憶されたラインＬ１ないしＬＮを表示データＤＤＡとしてメモリ５から順次読み出すように、メモリ５の全てのラインＬ１ないしＬＮがアドレス指定される。
【００４８】
上記時間のオフセットＴＯが一定に保持されると、次のフレームにおいて、ライン１′をメモリ５に書き込むようにメモリ５のラインＬ１が時点ｔ７でアドレスポインタＡＰ１によりアドレス指定され、時点ｔ９でメモリ５からライン１′を読み出すようにメモリ５のラインＬ１がアドレスポインタＡＰ２によりアドレス指定される。時点ｔ８と時点ｔ９との間のアイドル時間は、アイドル期間ＩＤと呼ばれる。このアイドル期間ＩＤの持続時間は、ゼロと最大値との間で選択され得る。上記最大値は、アドレスポインタＡＰ２が可能な限り速く増大するが、ラインＮが記憶される前に読み出されるほどは速くない場合に生じる。表示フレーム期間ＤＦＰは、時点ｔ４から時点ｔ９まで続き、表示フレームレートＤＦＲの逆数である。
【００４９】
図３及び図４から、読出し期間ＲＰ中にアドレスポインタＡＰ１及びＡＰ２が互いに追い越さないようにすることによりテアリング作用を防止することが可能であることが明らかになる。従って、テアリング作用は、読出し期間ＲＰ中にアドレスポインタＡＰ１及びＡＰ２が互いに追い越すことを防止する関係を得るようにソースフレームレートＳＦＲ又は表示フレームレートＤＦＲのいずれか一方が制御されると防止される。図３及び図４に示されている例では、ソースフレームレートＳＦＲ及び表示フレームレートＤＦＲが同じであるように制御される一方で、時間オフセットＴＯにより示されている最適な位相差が達せられる。
【００５０】
上記表示フレームレートＤＦＲは、アイドル時間ＩＤ又は読出し期間ＲＰの持続時間を変化させることにより制御され得る。
【００５１】
図５Ａないし図５Ｅは、本発明の一実施の形態によるメモリのアドレス空間におけるアドレスポインタを示しており、図３と同様のものである。ここでは、表示フレームレートＤＦＲが、ソースフレームレートＳＦＲのほぼ２倍である。図５は、５つの異なる時点におけるアドレスポインタＡＰ１，ＡＰ２のアドレスポインタ位置を示している。図５においても、正方形はメモリ５のアドレス空間におけるアドレスポインタＡＰ１の位置を示し、円はメモリ５のアドレス空間におけるアドレスポインタＡＰ２の位置を示している。
【００５２】
図５Ａは、ソースデータＳＤＡのラインのフレームの開始における開始状態を示している。アドレスポインタＡＰ１は、ソースデータＳＤＡの現在のフレームのライン１′（図６参照）をメモリ５に書き込むようにメモリ５のラインＬ１を指し、アドレスポインタＡＰ２は、ソースデータＳＤＡの以前のフレームのライン２（図６参照）をメモリ５から読み出すようにラインＬ２を指している。アドレスポインタＡＰ１及びアドレスポインタＡＰ２の両方が時計回りに動く。表示フレームレートＤＦＲはソースフレームレートＳＦＲのほぼ２倍であるので、読出しポインタＡＰ２は書込みポインタＡＰ１の約２倍の速度で動く。図５Ｂにおいて、書込みアドレスポインタＡＰ１はアドレスＬＮ／４まで進み、読出しアドレスポインタＡＰ２はアドレスＬＮ／２まで進んでいる。図５Ｃでは、書込みアドレスポインタＡＰ１はアドレスＬＮ／２まで進み、読出しアドレスポインタＡＰ２はアドレスＬ２まで進んでいる。図５Ｄでは、アドレスポインタＡＰ１はアドレスＬ３Ｎ／４まで進み、アドレスポインタＡＰ２はアドレスＬＮ／２まで進んでいる。そして最後に、図５Ｅにおいて、アドレスポインタＡＰ１及びアドレスポインタＡＰ２は、図５Ａに示されているように更に次のソースフレームに関して開始するようアドレスＬＮとアドレスＬ１との間において互いに交わる。
【００５３】
このように、図５Ａないし図５Ｅは、表示フレームレートＤＦＲがソースフレームレートＳＦＲのほぼ２倍であり、ソースフレームレートＳＦＲと表示フレームレートＤＦＲとは、読出しサイクル中に各アドレスポインタＡＰ１及びＡＰ２が互いに交わらないような関係を有する本発明による一実施の形態を説明している。その結果、この実施の形態においてさえも、テアリングは生じない。より高い表示フレームレートＤＦＲは、フリッカ作用を低減又はソースフレームレートを小さくし、電力消費を低下させることに関連し得る。
【００５４】
図６Ａないし図６Ｃは、本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるアドレスポインタの関係を説明するタイミング図である。図６Ａは、ソース画像のフレームブランキング期間ＦＢＰを表すグラフＢＬＳを示している。ラインブランキング期間は示されていない。図６Ｂは、ソースフレーム同期信号ＳＶＳを示している。図６Ｃは、表示同期信号ＤＳＳを示している。
【００５５】
時点ｔ１０において、フレームブランキングＦＢＰが始まる。時点ｔ１１において、垂直同期パルスＳＶＳの立ち上がりが、時点ｔ１４から時点ｔ２１まで続くソースデータＳＤＡの特定のフレームＦ２のソースフレーム同期インスタントＳＳＩを示す。このソースフレーム同期インスタントＳＳＩは、上記特定のフレームＦ２のソースデータＳＤＡの最初のライン１´の開始時点ｔ１４を示す。フレームＦ２は、ライン１′，２′…Ｎ′を有している。従って、アドレスポインタＡＰ１は、ソースデータＳＤＡの上記特定のフレームの最初のライン１′をメモリ５に記憶するように時点ｔ１４においてメモリ５の最初のラインＬ１を指す。メモリ５の最後のラインＬＮは、フレームＦ２のソースデータＳＤＡのラインＮ′を記憶するために、次のソースのフレームブランキングＦＢＰが始まる時点ｔ１８の直前の時点ｔ１７においてアドレス指定される。このように、ソースデータＳＤＡの特定のフレームＦ２の全てのライン１′ないしＮ′が、書込み期間ＷＰの間にメモリ５に記憶される。上記次のソースのフレームブランキングは、時点ｔ２２において終わる。時点ｔ１９におけるソースフレーム同期インスタントＳＳＩは、ライン１″ないしＮ″を有するソースデータＳＤＡの次のフレームＦ３を示す。ソースデータＳＤＡのこの次のフレームＦ３の最初のライン１″もまた、メモリ５のアドレスＬ１に書き込まれる。ソースデータＳＤＡのこの次のフレームＦ３の最後のラインＮ″もまた、メモリ５のアドレスＬＮに書き込まれる。ソースフレーム期間ＳＦＰは、時点ｔ１１から時点ｔ１９まで続き、ソースフレームレートＳＦＲの逆数である。フレームＦ２に先行するソースデータＳＤＡのフレームＦ１は、ソースデータＳＤＡのライン１ないしＮを有している。
【００５６】
時点ｔ１３において、フレームブランキング期間中、表示フレーム同期インスタントＤＳＩに応じて、アドレスポインタＡＰ２の開始アドレスＳＳＡが、メモリ５からソースデータＳＤＡの記憶された最初のライン１を読み出すようにメモリ５の最初のラインＬ１を指している。このライン１は、アドレスポインタＡＰ１がソースデータＳＤＡの最初のライン１′をメモリ５に書き込むようにメモリ５のラインＬ１を指す時点ｔ１４の前にメモリ５から読み出される。時点ｔ１５において、読出し期間ＲＰが終わり、従って、アドレスポインタＡＰ２は、ソースデータＳＤＡのラインＮを読み出すために時点ｔ１５の直前にメモリの最後のラインＬ１をアドレス指定する。上記書込みプロセスは読出しプロセスよりも非常に遅いので、このラインＮは引き続きメモリ５に記憶される。読出し期間ＲＰの後、時点ｔ１５から時点ｔ１６までアイドル期間ＩＤが生じる。時点ｔ１６において、ここでもまた表示フレーム同期インスタントＤＳＩに応じて、アドレスポインタＡＰ２は、開始アドレスＳＳＡを有し、従ってメモリ５のラインＬ１を再度指す。ここで、ソースデータＳＤＡのライン１′が取り出される。時点ｔ１７において、アドレスポインタＡＰ１は、ソースデータＳＤＡのラインＮ′を記憶するためにメモリ５のアドレスＬＮを指す。アドレスポインタＡＰ２は、メモリ５からラインＮ′を取り出すことができるが、ラインＮを取り出すことができないように時点ｔ１９の後にこのアドレスＬＮを指すべきである。次のアイドル期間ＩＤは、時点ｔ２０から時点ｔ２１まで続く。アドレスポインタＡＰ１及びＡＰ２は、このアイドル期間ＩＤ中、従って読出し期間ＲＰ外に互いに追い越す。さらに、時点ｔ２１において、アドレスポインタＡＰ２は、アドレスポインタＡＰ１がメモリ５のラインＬ１にライン１″を記憶する前にメモリ５のラインＬ１からライン１′を最初に読み出す。
【００５７】
時点ｔ１１と時点ｔ１３との間及び時点ｔ１９と時点ｔ２１との間に生じる時間のオフセットＯＴは、ここではかなり小さい。図示されている第１のフレーム同期パルスＳＶＳは、時点ｔ１１から時点ｔ１２まで生じる。表示フレーム期間ＤＦＰは、時点ｔ１３から時点ｔ１６まで及び時点ｔ１６から時点ｔ２１まで続く。
【００５８】
図７Ａないし図７Ｃは、本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるアドレスポインタの関係を説明するタイミング図を示している。図７Ａは、ソース画像のフレームブランキング期間ＦＢＰを表すグラフＢＬＳを示している。ラインブランキング期間は示されていない。図７Ｂは、ソースフレーム同期信号ＳＶＳを示している。図７Ｃは、表示同期信号ＤＳＳを示している。
【００５９】
時点ｔ５２まで、ソースデータＳＤＡは存在せず、ディスプレイは、時点ｔ５０で始まり、時点ｔ５１まで続く読出し期間ＲＰと、時点ｔ５１で始まり、時点ｔ５２まで続くアイドル期間ＩＤとを有するフリーランニング表示フレーム期間ＤＦＰ１でフリーランニングである。上記フリーランニング表示フレーム期間の開始は、時点ｔ５０及び時点ｔ５２において生じる表示フレーム同期インスタントＤＳＩにより決定される。
【００６０】
時点ｔ５３において、ソース同期パルスＳＶＳにより示されているような第１のソース同期インスタントＳＳＩが生じる。更に、ソース同期インスタントＳＳＩは、時点ｔ５７及び時点ｔ６２において生じる。ブランキング期間ＦＢＰは、同期パルスＳＶＳを含んでいる。第１の書込み期間ＷＰは、最初のビデオライン１がメモリ５の最初のラインＬ１に記憶される時点ｔ５４から最後のビデオラインＮがメモリ５の最後のラインＬＮに記憶される時点ｔ５６よりも幾らか遅くまで生じる。第２の書込み期間ＷＰ′は、最初のライン１′がメモリ５の最初のラインＬ１に記憶される時点ｔ５８から最後のラインＮ′がメモリ５の最後のラインＬＮに記憶される時点ｔ６１よりも幾らか遅くまで生じる。
【００６１】
上記表示フレームの同期は、ソース同期インスタントＳＳＩにより常にリセットされる。これは、表示フレーム同期インスタントＤＳＩがソース同期インスタントＳＳＩに対して（ほぼゼロであり得る）固定された時間オフセットで始まることを意味する。表示フレーム同期インスタントＤＳＩは、ソース同期インスタントＳＳＩに対して固定された時間オフセットで始まるように読出し期間ＲＰを開始させる。図７では、この時間オフセットはゼロであるように選択されている。読出し期間ＲＰの持続時間は、読出し期間ＲＰの間にアドレスポインタＡＰ１が常にアドレスポインタＡＰ２を終了させるか又はアドレスポインタＡＰ２の先を行くかのいずれか一方であるように、書込み期間ＷＰ，ＷＰ′の持続時間とほぼ等しく選択されるべきである。上記フリーランニング表示フレーム期間ＤＦＰ１の持続時間は、安定した状態においてアイドル期間ＩＤの１つのうちにソース同期インスタントＳＳＩが常に生じるように、ソースフレーム期間ＳＦＰよりも長いべきである。ここでは、時点ｔ５７及び時点ｔ６２において示されているように、固定された状態においてアイドル期間ＩＤが期間ＩＤ′よりも短くされており、表示フレーム期間ＤＦＰ２がソースフレーム期間ＳＦＰと等しくなっている。
【００６２】
時点ｔ５７において、アドレスポインタＡＰ２は、ライン１を読み出すために上記メモリの最初のラインＬ１をアドレス指定する。より遅い時点ｔ５８において、アドレスポインタＡＰ１は、ライン１′を記憶するために上記メモリの最初のラインＬ１をアドレス指定する。時点ｔ５９から時点ｔ６０まで、アドレスポインタＡＰ２は、ラインＮを読み出すために上記メモリの最後のラインＬＮをアドレス指定する。更に、より遅い時点ｔ６１において、アドレスポインタＡＰ１は、ラインＮ′を記憶するために上記メモリの最後のラインＬＮをアドレス指定する。従って、時点ｔ５７から時点ｔ６０まで続く読出しサイクルＲＰの間、常に、ソースデータＳＤＡの前のフレームのライン１ないしＮは、ソースデータＳＤＡの現在のフレームのライン１′ないしＮ′が記憶される前に読み出される。上記アドレスポインタは互いに追い越さず、テアリングは生じない。
【００６３】
図８Ａないし図８Ｃは、本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるようなアドレスポインタの関係を説明するタイミング図を示している。図７に関する説明と同様に、ソースフレーム同期インスタントＳＳＩの発生毎に、ソースフレーム同期インスタントＳＳＩに続いてすぐに生じる表示フレーム同期インスタントＤＳＩにより示されているように表示フレームサイクルが再び始められる。しかしながらここでは、表示フレームレートＤＦＲは、ソースフレームレートＳＦＲのほぼ２倍である。図８Ａは、ソース画像のフレームブランキング期間ＦＢＰを表すグラフＢＬＳを示している。図８Ｂは、ソースフレーム同期信号ＳＶＳを示している。図８Ｃは、表示同期信号ＤＳＳを示している。
【００６４】
ソースフレーム同期インスタントＳＳＩは、時点ｔ７４及び時点ｔ８０において生じる。書込み期間ＷＰは、アドレスポインタＡＰ１がソースデータＳＤＡのライン１を記憶するためにメモリ５のアドレスＬ１を指す時点ｔ７０において始まり、アドレスポインタＡＰ１がソースデータＳＤＡのラインＮを記憶するためにメモリ５のアドレスＬＮを指す時点ｔ７２よりも幾らか遅くまで続く。書込み期間ＷＰ′は、アドレスポインタＡＰ１がソースデータＳＤＡのライン１′を記憶するためにメモリ５のアドレスＬ１を指す時点ｔ７５において始まり、アドレスポインタＡＰ１がソースデータＳＤＡのラインＮ′を記憶するためにメモリ５のアドレスＬＮを指す時点ｔ７８よりも幾らか遅くまで続く。
【００６５】
読出し期間ＲＰ−は、アドレスポインタＡＰ２がメモリ５のアドレスＬ１を指す時点ｔ７１において始まり、アドレスポインタＡＰ２がメモリ５のアドレスＬＮを指す時点ｔ７３において終わる。読出し期間ＲＰは、アドレスポインタＡＰ２がソースデータＳＤＡのライン１を読み出すためにメモリ５のアドレスＬ１を指す時点ｔ７４において始まり、アドレスポインタＡＰ２がソースデータＳＤＡのラインＮを読み出すためにメモリ５のアドレスＬＮを指す時点ｔ７６において終わる。読出し期間ＲＰ′は、アドレスポインタＡＰ２がソースデータＳＤＡのライン１′を読み出すためにメモリ５のアドレスＬ１を指す時点ｔ７７において始まり、アドレスポインタＡＰ２がソースデータＳＤＡのラインＮ′を読み出すためにメモリ５のアドレスＬＮを指す時点ｔ７９において終わる。
【００６６】
アイドル期間ＩＤ−は、時点ｔ７３において始まり、時点ｔ７４まで続き、アイドル期間ＩＤは、時点ｔ７６において始まり、時点ｔ７７まで続き、アイドル期間ＩＤ′は、時点ｔ７９において始まり、時点ｔ８０まで続く。表示フレーム期間ＤＦＰ１０は、時点ｔ７１から時点ｔ７４まで続く。フリーランニング表示フレーム期間ＤＦＰ２０は、時点ｔ７４から時点ｔ７７まで続く。表示フレーム期間ＤＦＰ１０は、時点ｔ７７から時点ｔ８０まで再度生じる。表示フレーム期間ＤＦＰ１０のアイドル期間ＩＤ−とアイドル期間ＩＤ′との間のソース同期インスタントＳＳＩはこれらのアイドル期間ＩＤ−，ＩＤ′を短くする一方で、アイドル期間ＩＤの間に同期インスタントＳＳＩは生じないので、表示フレーム期間ＤＦＰ１０はフリーランニング表示フレーム期間ＤＦＰ２０よりも短くなる。
【００６７】
更に、表示フレームレートＤＦＲは、２つの連続するソースフレーム同期インスタントＳＳＩの間に生じるソースフレーム期間ＳＦＰよりも長いフリーランニング表示フレーム期間ＤＦＰ２０を得るように制御される。また、アドレスポインタＡＰ１，ＡＰ２は、読出し期間ＲＰ中に追い越すべきではない。図８に示されている例では、時点ｔ７５においてアドレスポインタＡＰ１がソースデータのライン１′を記憶するために最初のラインＬ１を指す前に、時点ｔ７４において、アドレスポインタＡＰ２はソースデータのラインＬ１を取り出すためにメモリ５の最初のラインＬ１をアドレス指定する。時点ｔ７６の直前に、アドレスポインタＡＰ２は、依然として記憶されているソースデータラインＮを取り出すためにメモリ５の最後のラインＬＮを指す。この時点ｔ７６において、アドレスポインタＡＰ１は、ラインＬ１とラインＬＮとの間に存在するメモリ５のラインを指している。時点ｔ７７において、アドレスポインタＡＰ２は、ここではライン１′が記憶されているメモリ５の最初のラインＬ１を再び指す。時点ｔ７９において、アドレスポインタＡＰ２は、ここではラインＮ′が記憶される時点ｔ７９の直前の時点ｔ７８でメモリ５の最後のラインＬＮを再び指す。その結果、読出し期間ＲＰの間に、同じソースフレームのライン１ないしＮのみが読み出され、読出し期間ＲＰ′の間に、次のソースフレームのライン１′ないしＮ′のみが読み出され、テアリングは生じない。
【００６８】
上述した実施の形態は本発明を限定するのではなく説明しており、当業者は後に付されている特許請求の範囲から逸脱することなく多数の代替の実施の形態を設計することができることに注意されたい。
【００６９】
特許請求の範囲において、括弧内のどの参照符号も特許請求の範囲を限定するように解釈されるべきではない。動詞「有する（comprise）」及びその語形変化の使用は、特許請求の範囲において述べられている構成要素又はステップ以外の構成要素又はステップの存在を排除するものではない。構成要素の前に付されている冠詞「a」又は「an」は、複数のそのような構成要素の存在を排除するものではない。本発明は、幾つかの別個の構成要素を有するハードウェアおよび適切にプログラムされたコンピュータにより実現され得る。幾つかの手段を列挙している装置の請求項において、これらの手段の幾つかは、ハードウェアの１つの同じアイテムにより具現化され得る。ある対策が互いに異なる従属請求項において記述されているという単なる事実は、これらの対策の組み合わせが有利に用いられないということを示すものではない。
【図面の簡単な説明】
【００７０】
【図１】本発明によるマトリクスディスプレイ上に画像ソースにより与えられた画像を表示するシステムのブロック図を示している。
【図２】マトリクスディスプレイ上に画像ソースにより与えられた画像を表示するシステムのより詳細なブロック図を示している。
【図３】本発明の一実施の形態によるメモリのアドレス空間におけるアドレスポインタを示している。
【図４Ａ】本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるようなアドレスポインタの関係を説明するタイミング図を示している。
【図４Ｂ】本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるようなアドレスポインタの関係を説明するタイミング図を示している。
【図４Ｃ】本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるようなアドレスポインタの関係を説明するタイミング図を示している。
【図５Ａ】本発明の一実施の形態によるメモリのアドレス空間におけるアドレスポインタを示している。
【図５Ｂ】本発明の一実施の形態によるメモリのアドレス空間におけるアドレスポインタを示している。
【図５Ｃ】本発明の一実施の形態によるメモリのアドレス空間におけるアドレスポインタを示している。
【図５Ｄ】本発明の一実施の形態によるメモリのアドレス空間におけるアドレスポインタを示している。
【図５Ｅ】本発明の一実施の形態によるメモリのアドレス空間におけるアドレスポインタを示している。
【図６Ａ】本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるようなアドレスポインタの関係を説明するタイミング図を示している。
【図６Ｂ】本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるようなアドレスポインタの関係を説明するタイミング図を示している。
【図６Ｃ】本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるようなアドレスポインタの関係を説明するタイミング図を示している。
【図７Ａ】本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるようなアドレスポインタの関係を説明するタイミング図を示している。
【図７Ｂ】本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるようなアドレスポインタの関係を説明するタイミング図を示している。
【図７Ｃ】本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるようなアドレスポインタの関係を説明するタイミング図を示している。
【図８Ａ】本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるようなアドレスポインタの関係を説明するタイミング図を示している。
【図８Ｂ】本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるようなアドレスポインタの関係を説明するタイミング図を示している。
【図８Ｃ】本発明の一実施の形態によるディスプレイのフレームレートを制御することにより得られるようなアドレスポインタの関係を説明するタイミング図を示している。
【図１】
2007519968.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【国際調査報告】
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