【事件の表示】
　特願２０１３−１０５３１０「異なる垂直寸法のフィンを有するトリプル・ゲート・フィンＦＥＴおよびダブル・ゲート・フィンＦＥＴ」拒絶査定不服審判事件〔平成２５年　９月　９日出願公開、特開２０１３−１７９３４３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本願は、平成１９年１０月２３日（パリ条約による優先権主張２００６年１１月３０日、アメリカ合衆国）に出願した特願２００７−２７４８３２号（以下、「原出願」という。）の一部を平成２５年５月１７日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。
　　平成２５年　５月２０日　　　審査請求
　　平成２６年　４月１４日　　　拒絶理由通知
　　平成２６年　７月１８日　　　意見書・手続補正書
　　平成２６年　９月　９日　　　拒絶査定
　　平成２７年　１月１３日　　　審判請求・手続補正書
　　平成２７年　１月２７日　　　上申書
　　平成２８年　１月１９日　　　拒絶理由通知
　　平成２８年　４月１４日　　　意見書・手続補正書 
２　当審による拒絶理由の概要
　当審が平成２８年１月１９日付けで通知した拒絶理由通知（以下、「当審拒絶理由通知」という。）の概要は以下のとおりである。
理由１．平成２７年１月１３日付けの手続補正書により補正された、本願の請求項１及び請求項３に係る発明は、特開２００５−２５１８７３号公報に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。 
理由２．平成２７年１月１３日付けの手続補正書により補正された、本願の請求項１、請求項３及び請求項４に係る発明は、特開２００５−２５１８７３号公報、米国特許出願公開第２００４／０１１０３３１号明細書、及び、特開２００３−２９８０５１号公報に記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　また、平成２７年１月１３日付けの手続補正書により補正された、本願の請求項２に係る発明は、特開２００５−２５１８７３号公報、米国特許出願公開第２００４／０１１０３３１号明細書、及び、特開２００５−３０２９３４号公報に記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
理由３．この出願は、特許請求の範囲の記載が、特許法第３６条第６項第２号に規定する要件を満たしていない。 
理由４．この出願は、特許請求の範囲の記載が、特許法第３６条第６項第１号に規定する要件を満たしていない。 
３　本願発明の容易想到性について
（１）　本願発明
　平成２８年４月１４日付け手続補正書により補正された、特許請求の範囲の請求項１の記載は次のとおりである。
　
「【請求項１】
　第１の上面および第１の垂直寸法を有し、半導体基板上に配置された少なくとも１つの第１の半導体フィンと、
　第２の上面および第２の垂直寸法を有し、前記半導体基板上に配置された少なくとも１つの第２の半導体フィンと、
を含み、
　前記第１の上面の高さと前記第２の上面の高さとは等しく、前記第２の垂直寸法は前記第１の垂直寸法のより小さく、
　前記第１および第２の半導体フィンにおいて、その側面にゲート誘電体層が形成され、その上面にゲート誘電体層として機能しない厚膜の絶縁体層が形成され、
　前記少なくとも１つの第２の半導体フィンの前記側面に垂直な方向に定義される側壁は、前記少なくとも１つの第１の半導体フィンの側壁に接触して隣接している、半導体構造体。」
　ここで、「前記第１の上面の高さと前記第２の上面の高さとは等しく、前記第２の垂直寸法は前記第１の垂直寸法のより小さく」との記載は、「前記第１の上面の高さと前記第２の上面の高さとは等しく、前記第２の垂直寸法は前記第１の垂直寸法より小さく」の誤記と認められるので、上記の記載の意味内容をこのように解したうえで、本願の請求項１に係る発明（以下「本願発明」という。）は、上記手続補正書により補正された、特許請求の範囲の請求項１に記載されたとおりのものと認める。
（２）　引用文献の記載と引用発明
ア　引用文献
　当審拒絶理由通知で引用された、原出願の優先日前に日本国内で頒布された刊行物である特開２００５−２５１８７３号公報（以下、「引用文献」という。）には、図面とともに以下の記載がある。
（ア）　「【請求項１】 
　起立した半導体よりなる起立薄膜横方向チャネル領域と、前記起立薄膜横方向チャネル領域の横方向の端部に隣接して形成されたソース領域およびドレイン領域と、
前記起立薄膜横方向チャネル領域の両側面に形成されたゲート絶縁膜
２種類の異なる高さの起立薄膜横方向チャネル領域の二重ゲートＭＯＳ電界効果トランジスタ
（イ）　「【発明の効果】
【００１２】
本発明によれば、異なる電流容量のトランジスタを同一面積において形成することができる。したがって、本発明によれば、高機能半導体集積回路を高密度に実現することができる。
（ウ）　「【実施例１】 
 【００１４】 
 図１は、本発明の実施例１を示す図であって、図１（ａ）は、ＳＯＩ基板上に形成されたシリコンフィン高さの異なる二重ゲートＭＯＳ電界効果トランジスタを有する半導体集積回路の平面図であり、図１（ｂ）は、そのＡ−Ａ′線での断面図である。図１において、１はシリコン基板、２は埋め込み酸化膜、３はゲート電極、４は絶縁膜、
５はシリコン結晶層の一部に形成されたチャンネル領域で、図の左側のトランジスタのフィンチャネル高さは右側のトランジスタのフィンチャネル高さより高い。
 （エ）　「【実施例６】 
【００２８】 
図１０に本発明の実施例６を示す。
図１０（ａ）は、本実施例に係わる、ＳＯＩ基板上に形成した、シリコンフィンの高さが異なり、かつシリコンフィンの頂部が同一主面上に位置するＭＯＳ電界効果トランジスタを有する半導体集積回路の平面図であり、図１０（ｂ）はそのＡ-Ａ′線での断面図である。
【００２９】 
図１１〜図１４に、本発明の実施例６に係わる半導体集積回路の製造工程例を示す。まず、図１１（ａ）に示すように、シリコン基板１上に、埋め込み酸化膜２とシリコン結晶層５ａをもつＳＯＩ(Silicon-On-Insulator)ウエハを用意し、熱酸化膜と窒化膜から成る酸化保護膜１０を形成する。 次に、フォトリソグラフィとＲＩＥ技術を用いて、酸化保護膜１０を選択的にエッチング除去してから、熱酸化をして、図１１（ｂ）に示すように、酸化保護膜がエッチングされた領域に選択酸化膜９を形成する。次に、ＲＩＥとフッ酸処理により、酸化保護膜１０と選択酸化膜９をエッチング除去する。酸化保護膜１０の形成工程と、熱酸化工程と、エッチング工程とを繰り返すことで、複数のシリコン層厚を有するＳＯＩ基板も作製できる。続いて、図１１（ｃ）に示すように、シリコン層の段差の高さを越えるような厚いＣＶＤ酸化膜１５を堆積する。次に、図１２（ｄ）に示すように、ＣＭＰを利用してＣＶＤ酸化膜１５を平坦化する。この時、ＣＶＤ酸化膜がシリコン層の厚い領域に残るようにする。  
【００３０】 
次に、図１２（ｅ）に示すように、シリコン支持基板１４を用意して、平坦化したＳＯＩ基板上のＣＶＤ酸化膜１５に貼り合わせ、アニーリングする。これにより、シリコン支持基板１４と、シリコン結晶層５ａを有するＳＯＩ基板とが化学結合により密着される。 次に、図１２（ｆ）に示すように、シリコン基板１をロストウエハ(Lost Wafer)技術で取り除く。ロストウエハ技術としては、有機アルカリ水溶液でシリコンを溶かすウェットエッチング方法とdeep-RIE(deep Reactive Ion Etching)を用いるドライエッチング方法がある。この二つの方法とも、本工程に対して非常に有効である。ロストウエハした後注目すべき点は、図１２（ｆ）に示すように、シリコン結晶層５ａは、高さは部分的に異なるがその最上面は平坦で同一平面になされていることである。ここに、段差を有するシリコン結晶層を有するＳＯＩ基板が新たに形成されたことになる。  
【００３１】 
次に、熱酸化をしてシリコン層全面に酸化膜を形成して、電子ビーム露光と現像並びにＲＩＥによりドーピング用マスクを作製し、ソースとドレイン領域に対してドーピングをする。そして、そのドーピングマスクをフッ酸で除去する。この部分のプロセスは、通常用いられる工程であるため図示してない。続いて
、図１３（ｇ）に示すように、熱酸化膜、或いは熱酸化膜と窒化膜から成る絶縁膜４を形成する。
【００３２】 
次に、ＲＩＥでレジスト膜１１をマスクとして、絶縁膜４をエッチングして、図１３（ｈ）に示すような絶縁膜４からなるハードマスクを作製する。次に、結晶異方性ウェットエッチング或いはＲＩＥにより、
絶縁膜４をマスクとしてシリコン結晶層５ａをエッチングする。これにより、図１３（ｉ）に示すような、高さの高いシリコンフィンチャネルと高さの低いシリコンフィンチャネルが形成される。
二つのチャネル領域５の頂部が同じ平面上に位置していることである。
【００３３】 
次に、図１４（ｊ）に示すように、
熱酸化よりゲート絶縁膜６を形成する。
本実施例のシリコンフィン高さが異なり、かつシリコンフィンチャネルの頂部が同じ平面上に位置する二重ゲートＭＯＳ電界効果トランジスタから成る半導体集積回路の作製工程が完了する。
（オ）　上記（エ）によれば、段落【００２８】には、「図１０（ａ）は、本実施例に係わる、ＳＯＩ基板上に形成した、シリコンフィンの高さが異なり、かつシリコンフィンの頂部が同一主面上に位置するＭＯＳ電界効果トランジスタを有する半導体集積回路の平面図であり、図１０（ｂ）はそのＡ-Ａ′線での断面図である。」と記載されているから、図１０（ｂ）の左側のトランジスタのシリコンフィンを第１のシリコンフィン、その高さを第１の高さ、その頂部を第１の頂部と規定し、右側のトランジスタのシリコンフィンを第２のシリコンフィン、その高さを第２の高さ、その頂部を第２の頂部と規定すると、図１０（ａ）及び（ｂ）には、引用文献１には、第１の頂部と第２の頂部が同じ平面上にあり、第２の高さは第１の高さよりも小さいことが記載されていると認められる。 
（カ）　上記（ア）の請求項１における「前記起立薄膜横方向チャネル領域の両側面に形成されたゲート絶縁膜」との記載を参酌すれば、図１０には、第１および第２のシリコンフィンの両側面にゲート絶縁膜６が形成され、第１および第２のシリコンフィンの上面に絶縁膜４が形成されていることが記載されていると認められる。 
（キ）　上記（ア）及び図１０ａより、第１のシリコンフィン及び第２のシリコンフィンにそれぞれ１つの二重ゲートＭＯＳ電界効果トランジスタが形成されていることが記載されていると認められる。
イ　引用発明
　上記アより、引用文献１には以下の発明（以下、「引用発明」という）が記載されているものと認められる。 
「第１の頂部および第１の高さを有し、シリコン支持基板１４上に形成された１つの第１のシリコンフィンと、 
　第２の頂部および第２の高さを有し、シリコン支持基板１４上に形成された１つの第２のシリコンフィンと、 
を含み、 
　第１の頂部と第２の頂部が同じ平面上にあり、第２の高さは第１の高さよりも小さく 　
　第１および第２のシリコンフィンにおいて、その両側面にゲート絶縁膜６が形成され、その上面に絶縁膜４が形成され、
　第１のシリコンフィン及び第２のシリコンフィンにそれぞれ１つの二重ゲートＭＯＳ電界効果トランジスタが形成されている
　二重ゲートＭＯＳ電界効果トランジスタ。」 
（３）　周知例の記載と周知技術
ア　周知例１
（ア）当審拒絶理由通知で引用された、原出願の優先日前に外国で頒布された刊行物である米国特許出願公開第２００４／０１１０３３１号明細書（以下、「周知例１」という）には、図１Ａ，１Ｂ，４Ａとともに以下の記載がある。（当審注．なお、訳文は、合議体が作成したものである。以下も同様である。） 
（ａ）　「[0004]  
A simple example of a multiple-gate device is the double-gate MOSFET structure, where there are two gate electrodes on the opposing sides of the channel or silicon body. 
In U.S. Pat. No. 6,413,802B1, the device channel comprises a thin silicon fin formed on an insulative substrate (e.g. silicon oxide) and defined by using an etchant mask. Gate oxidation is performed, followed by gate deposition and gate patterning to form a double-gate structure overlying the sides of the fin. 
 The specific device structure, the cross-section of which is illustrated in  FIG. 1 A, is widely recognized to be one of the most manufacturable double-gate structures. A plane view of the double-gate structure  10  is shown in  FIG. 1B . The etchant mask  12  of U.S. Pat. No. 6,413,802B1 is retained on the fin  20  in the channel region through the process. The device width of a single fin is defined to be twice the fin height h. 
 ・・・
[0007] Referring back to FIGS. 1A and 1B , 
a double-gate MOSFET structure 10 is shown. FIG. 1A shows the cross-sectional view of the double-gate MOSFET 10 through its channel region where the semiconductor fin 20 forms the channel and a gate electrode 16 straddles over the semiconductor fin 20 , forming two gates 26 , 28 , one on each of the two sidewalls 36 , 38 of the semiconductor fin 20 . 
The width of a double-gate MOSFET formed using a single semiconductor fin is two times the fin height h, that is, the width of the double-gate MOSFET is equal to 2h.  
 ・・・ 
 [0008] 
FIG. 4A shows the cross-sectional view of a triple-gate transistor 50 through the channel region. The triple-gate transistor is similar to the double-gate transistor except for the absence of the mask on the top surface 52 of the semiconductor fin 20 . The gate dielectric 58 wraps around the semiconductor fin 20 on three sides, and the gate electrode 48 straddles over the fin 20 . 
a gate 64,66 on each of the two sidewalls 54,56 of the fin. The device width of the triple-gate MOSFET 50 is given by the sum of the fin width and twice the fin height, e.g. (2h+w). 
 ・・・」 
 （訳文） 「[0004]
 複数のゲートを有するデバイスの単純な例は、ダブルゲートＭＯＳＦＥＴ構造であり、ダブルゲートＭＯＳＦＥＴ構造においては、チャネルまたはシリコン本体の両側に２本のゲート電極を有している。
米国特許第６４１３８０２明細書においては、そのデバイスのチャネルは、絶縁性基板（例えば、シリコン酸化膜）の上に形成される薄いシリコンフィンを備えており、そして、それはエッチャントマスクを用いることにより形成される。ゲート酸化が行われ、続いて、ゲート堆積、ゲートパターニングにより、フィンの側面上にダブルゲート構造を形成する。
特定のデバイス構造の断面図を図１Ａに示されているが、それは、最も製造可能なダブルゲート構造の１つとして、広く認識されている。ダブルゲート構造１０の平面図が図１Ｂに示されている。米国特許第６４１３８０２明細書において、エッチャントマスク１２は、プロセスを通じて、チャネルが形成されるフィン２０上に残されている。１つのフィンのデバイス幅は、フィンの高さｈの２倍であると定義される。
[0007] 図１Ａおよび図１Ｂに戻って参照すると、
ダブルゲートＭＯＳＦＥＴ構造において構造１０が示されている。 図１Ａは、チャネル領域を介したダブルゲートＭＯＳＦＥＴ１０の断面図を示しており、半導体フィン２０がチャネルを形成し、ゲート電極１６が半導体フィン２０を跨いでおり、また、半導体フィン２０の2つの側壁３６、３８のそれぞれにゲート２６、２８を形成する。
ダブルゲートＭＯＳＦＥＴ構造においての幅は、フィン高さｈの2倍である、すなわち、ダブルゲートＭＯＳＦＥＴの幅は２ｈに等しい
 ・・・ 
 [0008] 
図４Ａは、チャネル領域を介してトリプルゲートトランジスタ５０の断面図を示している。トリプルゲートトランジスタは半導体フィン２０の上面５２にマスクの存在しないことを除いてダブルゲートトランジスタと同様である。ゲート誘電体層５８は、半導体フィン２０の３辺を覆い、ゲート電極４８は、フィン２０を跨ぐ。
半導体フィンの２つの側壁のそれぞれに形成される。トリプルゲートＭＯＳＦＥＴ５０ のデバイス幅は、フィン幅とフィン高さの２倍の合計（２ｈ＋ｗ）で与えられる
 （ｂ）　「[0048] The silicon fins 20 are patterned using an etchant mask 12 , as shown in FIG. 11B . 
The etchant mask may comprise a material commonly used for masking an etch process, such as photoresist, silicon oxide, silicon nitride, etc. In the preferred embodiment, the etchant mask is silicon oxide. 
 ・・・・」 
 （訳文）「[0048] 図１１(Ｂ)に示されるように、シリコンフィン２０は、エッチングマスク１２を用いてパターニングされる。
エッチングマスクが、エッチング処理をマスクする慣用の材料、フォトレジスト、酸化ケイ素、窒化ケイ素などを含むことができる。好ましい実施例では、エッチングマスクは、シリコン酸化物である。
（ｃ）　上記（ａ）によれば、段落［０００７］には、「半導体フィン２０の２つの側壁３６、３８のそれぞれにゲート２６ 、２８を形成する。」ことが記載されている。そして、図１Ａより、半導体フィン２０の上面には、半導体フィン２０の両側壁に形成されたゲート酸化膜より厚膜のエッチャントマスク１２が形成されていることが看取できる。そうすると、段落［０００７］の上記記載を参酌すれば、図１Ａから、半導体フィン２０の上面に形成されたマスク１２は、ゲート誘電体層として機能しないような厚膜であることが記載されていると認められる。
（ｄ）　以上より、周知例１には、ダブルゲートＭＯＳＦＥＴ構造において、半導体フィン２０の両側壁にゲート誘電体が形成されていること、及び、半導体フィン２０の上面にゲート誘電体として機能しない厚膜の誘電材料からなるマスク１２が形成されることがそれぞれ記載されていると認められる。 
（イ）　周知例１には、図６とともに以下の記載がある。
（ａ）「[0040] ・・・・ 
An illustration of the inverter structure 70 incorporating triple-gate transistors 72 , 74 are shown in FIG. 6 . In FIG. 6 , the inverter structure 70 is comprised of a single semiconductor fin 76 . The semiconductor fin 76 constitutes the inverter which may have a non-uniform uniform width.
 「［0042］・・・・ Further, 
the inverter includes an electrical contact between the drain regions 86 , 94 of the N-channel and P-channel multiple-gate transistors 74 , 72 to provide an output for the inverter 70 .
 （訳文）「[0040]・・・
トリプルゲートトランジスタ７２、７４を組み込んだインバータ構造７０の図は、図６に示されている。図６において、インバータ構造７０は、単一の半導体フィン７６とから構成されている。半導体フィン７６は、不均一な幅を有することができるインバータを構成している。
 「[0042]
インバータは、インバータ７０の出力を供給するためにＮチャネル型、Ｐチャネル型マルチゲートトランジスタ７４、７２のドレイン領域86、94との間の電気的接触を有している。
（ｂ）　上記（ア）（ａ）のとおり、「トリプルゲートトランジスタは半導体フィン２０の上面５２にマスクの存在しないことを除いてダブルゲートトランジスタと同様」であるから、図６及び上記（ａ）の「トリプルゲートトランジスタ７２、７４」との記載から、ｎチャネル型トランジスタ７４及びｐチャネル型トランジスタ７２が形成される所に、単一の半導体フィン７６の少なくとも側面にゲート誘電体層を有することが記載されていると認められる。
（ｃ）　以上より、単一の半導体フィン７６に、少なくとも側面にゲート誘電体層を有するｎチャネル型トランジスタ７４及びｐチャネル型トランジスタ７２が記載されていると認められる。 
イ　周知例２
　当審拒絶理由通知で引用された、原出願の優先日前に日本国内で頒布された刊行物である特開２００５−３０２９３４号公報（以下、「周知例２」という。）には、図面とともに以下の記載がある。
（ａ）「【０００３】
　しかし、SRAMセルの記憶ノードに容量部を付加するにあたっては、容量部の配置に伴うセル面積及び体積の増大、製造工程の複雑化及び製造に必要なマスク数の増大等が問題となっていた。また近年、ゲート面積が同サイズのプレーナ型トランジスタに比べて大きいため、チャネル電流量が大きく、より高速なデバイスを実現できる
縦型トランジスタ
縦型トランジスタを採用した半導体記憶装置
（ｂ）【００１０】
・・・・さらに、
第2及び第3のリッジ42a, 43a、絶縁膜76a, 77aと、第1のゲート配線63aとで第1のドライバトランジスタQ
D1A
及び第1の負荷トランジスタQ
L1A
をなす。
（ｃ）　「【００１５】 
　また
第2のリッジ42aには、第1のドライバトランジスタQ
D1A
と隣接して第1の転送トランジスタQ
T1A
が配置される。第1の転送トランジスタQ
T1A
は、n
+
ソース領域150a、n
+
ドレイン領域151a及びゲート電極81を有するn型チャネルMOSトランジスタである。
（ｄ）「【００５３】
次に、図11〜図32を用いて、実施の形態にかかる半導体記憶装置の製造方法について説明する。
・・・・
【００５６】
(c) 
第1のリッジ41a, 41b、第2のリッジ42a, 42b、第3のリッジ43a, 43b、第5のリッジ45a, 45b、第4のリッジ44a, 44b、第6のリッジ46a, 46b及び接続部185a〜185d, 186a, 186bの表面に熱酸化により酸化膜75a〜80a, 75b〜80bを形成させ、さらにCVD法により多結晶シリコン膜を堆積させる。次にリソグラフィー法及び異方性エッチング法により多結晶シリコン膜を選択的除去し、図17と、図17に示したA-A方向及びB-B方向のそれぞれから見た断面図である図18及び図19に示す第1のゲート配線63a〜63d、第2のゲート配線64a〜64d、ゲート電極71a〜71d, 81, 82、第1のゲート配線63a〜85d、第2のゲート配線64a〜86dのそれぞれを形成させ、
（ｅ）　図６には、絶縁膜76aが、第２のリッジ42aの少なくとも側面を覆っている記載がある。そして、上記（ａ）の「縦型トランジスタ」との記載及び上記（ｂ）より、第１のドライバトランジスタQD1Aにおいて、第２のリッジ42aと第1のゲート配線63aとの間に形成される絶縁膜76aが、ゲート誘電体層として機能することは自明である。
　よって、第２のリッジ42aに、少なくともその側面にゲート誘電体層として機能する絶縁膜76aを有する第1のドライバトランジスタQD1Aが記載されていると認められる。
（ｆ）　図５の平面図から、第1のドライバトランジスタQD1A と第１の転送トランジスタQT1A は、共に第２のリッジ４２ａに形成されていると認められる。また、上記（ｃ）及び（ｄ）から、第１のドライバトランジスタQD1A と第１の転送トランジスタQT1A は、同時に形成されていると認められ、図９には、ゲート電極81と第２のリッジ42a  との間に絶縁膜76aが形成されていることが記載されている。
　そして、上記（ｅ）のとおり、第1のドライバトランジスタQD1Aは、第２のリッジ42aに、少なくともその側面にゲート誘電体層として機能する絶縁膜76aを有することが記載されているので、第２のリッジ42aに、少なくともその側面にゲート誘電体層として機能する絶縁膜76aを有する第1の転送トランジスタQT1Aが記載されていると認められる。
（ｇ）　以上より、周知例２には、第２のリッジ４２ａに、少なくともその側面にゲート誘電体層を有する第1のドライバトランジスタQD1A及び第１の転送トランジスタQT1Aが記載されていると認められる。 
ウ　周知技術
（ア）　上記ア（ア）より、下記の事項は、原出願の優先日前、当該技術分野では周知技術であると認められる。
　「半導体フィンの両側面にゲート誘電体層を形成し、その上面にゲート誘電体層として機能しない厚膜の絶縁体層を有する二重ゲートＭＯＳ電界効果トランジスタ」
（イ）　上記ア（イ）及びイより、下記の事項は、原出願の優先日前、当該技術分野では周知技術であると認められる。
　「単一の半導体フィンに、少なくともその側面にゲート誘電体層を有する複数のトランジスタを設けること」
（４）　本願発明と引用発明との対比
ア　引用発明の「シリコン支持基板１４」、「形成された」、「第１のシリコンフィン」、及び、「第２のシリコンフィン」は、本願発明の「半導体基板」、「配置された」、「第１の半導体フィン」、及び、「第２の半導体フィン」にそれぞれ相当する。 
イ　引用文献１の段落【００３２】には、「絶縁膜４をマスクとしてシリコン結晶層５ａをエッチングする。これにより、図１３（ｉ）に示すような、高さの高いシリコンフィンチャネルと高さの低いシリコンフィンチャネルが形成される。」との記載があることから、「高さ」はシリコンフィン自体の垂直方向の長さを指すことは明らかである。 
　そして、本願明細書の段落【００４０】において、「用語「垂直寸法」は、他の構成部品または基板に対する構成部品の相対的な位置を指すのではなく、構成部品自体の固有の寸法を指す。」と規定していることから、引用発明の「高さ」は、本願発明の「垂直寸法」に相当する。 
　したがって、引用発明の「第１の高さ」、及び、「第２の高さ」は、本願発明の「第１の垂直寸法」、及び、「第２の垂直寸法」にそれぞれ相当する。
ウ　引用発明の「第１の頂部」、及び、「第２の頂部」は本願発明の「第１の上面」、及び、「第２の上面」にそれぞれ相当する。 
　引用発明において、「第１の頂部と第２の頂部が同じ平面上にあ」るところ、引用文献の図１０より、第１の頂部と第２の頂部がシリコン支持基板１４と平行な面上にあると認められるから、第１の頂部と第２の頂部はいずれも、シリコン支持基板１４と平行な面上にあるものと認められる。してみれば、引用発明において、第１の頂部とシリコン支持基板１４からの距離と第２の頂部とシリコン支持基板１４からの距離は同じであると認められる。 
　そして、本願発明の「高さ」について、本願明細書の段落【００４０】において、「用語「高さ」は、半導体基板の表面から半導体基板に垂直な方向に測定された構成部品の位置を指す」と規定している。 
　そうすると、引用発明の「第１の頂部と第２の頂部が同じ平面上にあり」は本願発明の「前記第１の上面の高さと前記第２の上面の高さとは等しく」に相当するといえる。
エ　引用発明の「ゲート絶縁膜６」、及び、「絶縁膜４」は、本願発明の「ゲート誘電体層」、及び、「絶縁体層」にそれぞれ相当する。 
  
オ　引用発明の「二重ゲートＭＯＳ電界効果トランジスタ」は、本願発明の「半導体構造体」に相当する。 
  
 カ　以上をまとめると、本願発明と引用発明の一致点及び相違点は以下のとおりである。
（ア）　一致点
 「第１の上面および第１の垂直寸法を有し、半導体基板上に配置された少なくとも１つの第１の半導体フィンと、 
 　第２の上面および第２の垂直寸法を有し、前記半導体基板上に配置された少なくとも１つの第２の半導体フィンと、 
 を含み、 
 　前記第１の上面の高さと前記第２の上面の高さとは等しく、前記第２の垂直寸法は前記第１の垂直寸法のより小さく、 
 　前記第１および第２の半導体フィンにおいて、その側面にゲート誘電体層が形成され、その上面に絶縁体層が形成される、 
 半導体構造体。」 
 である点で一致し、次の点で相違する。 
 
（イ）　相違点
 ・相違点１
 　本願発明には、第１および第２の半導体フィンの上面に形成される絶縁体層が「ゲート誘電体層として機能しない厚膜」であるとの記載があるが、引用発明においては、第１および第２のシリコンフィンの上面に絶縁膜４（本願発明の「絶縁体層」に相当）が形成されていることが特定されているものの、絶縁膜４の厚さについて記載されていない点。 
・相違点２
　本願発明は、「前記少なくとも１つの第２の半導体フィンの前記側面に垂直な方向に定義される側壁は、前記少なくとも１つの第１の半導体フィンの側壁に接触して隣接している」ことを特定しているのに対し、引用発明には、そのような特定がされていない点。
 
（５）　相違点の検討
ア　相違点１について
　引用発明には、「第１および第２のシリコンフィンにおいて、その両側面にゲート絶縁膜６が形成さ」れていること、及び、「二重ゲートＭＯＳ電界効果トランジスタ」が特定されている。よって、第１および第２のシリコンフィンの２つの面（両側面）がチャネルとして機能しており、その上面はチャネルとして機能しないことは明らかである。さらに、引用文献１の図１０には、第１および第２のシリコンフィンの上面に形成される絶縁膜４（本願第１発明の「絶縁体層」に相当）が、第１および第２のシリコンフィンの両側面に形成されるゲート絶縁膜６より厚いことが図示されている。よって、引用文献１には、絶縁膜４がゲート絶縁膜として機能しない厚膜を有している旨が記載されていると認められる。
　そうすると、引用発明は相違点１に係る構成を実質的に備えていると認められる。
　したがって、相違点１に係る構成は、実質的に引用文献１に記載されているものと認められる。
　仮に、そうではないとしても、上記（３）ウ（ア）より、半導体フィンの両側面にゲート誘電体層を形成し、その上面にゲート誘電体層として機能しない厚膜の絶縁体層を有する二重ゲートＭＯＳ電界効果トランジスタは、原出願の優先日前、当該技術分野の周知技術であるから、引用発明の「二重ゲートＭＯＳ電界効果トランジスタ」においても、半導体フィンの上面に形成される絶縁膜４をゲート誘電体層として機能しない厚膜とすることは当業者が普通に行いうるものである。 
　よって、相違点１に係る変更は、引用発明において上記周知技術に接した当業者が、普通に行いうるものであるともいえる。
イ　相違点２について
　上記（３）ウ（イ）より、「単一の半導体フィンに、少なくともその側面にゲート誘電体層を有する複数のトランジスタを設けること」は、原出願の優先日前、当該技術分野の周知技術である。そして、複数のトランジスタをそれぞれ異なる半導体フィンに形成するよりも、「単一の半導体フィンに、少なくともその側面にゲート誘電体層を有する複数のトランジスタを設ける」方が、集積化又は製造方法が簡単になることは当業者にとって自明であるから、集積化又は製造方法が簡単になるという課題を解決するものであることは上記周知技術に内包されているといえる。
　引用発明には、「第１のシリコンフィン及び第２のシリコンフィンにそれぞれ１つの二重ゲートＭＯＳ電界効果トランジスタが形成されている」ことが特定されており、より集積化又は製造方法を簡単にするという当業者に自明の課題を解決するために、上記周知技術を適用し、第２のシリコンフィンのゲート絶縁膜６が形成される側面に垂直な方向に定義される側壁を第１のシリコンフィンの側壁に接触して隣接させることにより単一のシリコンフィンを形成し、単一のシリコンフィンに複数のトランジスタを形成することは当業者が容易に成し得ることである。
　よって、相違点２に係る変更は、引用発明及び上記周知技術に基づいて、当業者が容易に行いうるものである。
（６）　まとめ
　以上のとおり、本願発明は、引用発明、並びに、周知例１及び２にみられるような周知技術に基づいて、当業者が容易に発明をすることができたものである。
　そして、上記３（２）アより、引用文献には、引用発明の作用効果として、「本発明によれば、異なる電流容量のトランジスタを同一面積において形成することができる。したがって、本発明によれば、高機能半導体集積回路を高密度に実現することができる。」（【００１２】）ことを奏する旨の記載があるので、本願発明の効果も、引用発明、並びに、周知例１及び２にみられるような周知技術から、当業者が容易に予測しうる程度のものと認められる。
　したがって、本願請求項１に係る発明（本願発明）は、引用文献に記載の発明（引用発明）、並びに、周知例１及び２にみられるような周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
４　むすび
　以上のとおりであるから、本願は、他の拒絶理由について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。