(57)【要約】  本発明は、データ伝送又はデータ記憶に用いるために信号を符号化し及び復号する変調コードシステム及び方法に関する。そのようなシステムは、元の信号ｓをチャネル（３００）を通じて伝送する前に上記信号を予め規定された第２の制約を満足する符号化信号ｃに変換するエンコーダ（１００）を具える。そのような変調コードシステムは、符号化信号ｃを復元後に元の信号ｓに復号するデコーダ（２００）を更に具える。本発明の目的は、そのような既知のシステム及び方法を向上してハードウェアの要求を少なくすることである。この目的は、エンコーダ（１００）が、元の信号ｓを、予め規定された第１の制約を満足する中間信号ｔに変換する変調エンコーダ（１１０）と、中間信号ｔを符号化信号ｃに変換する変換エンコーダ（１２０）とを具える本発明によって達成される。目的は、デコーダ（２００）が、符号化信号ｃを上記中間信号ｔに再変換する変換デコーダ（２２２０）と、当該中間信号ｔを上記元の信号ｓに復号する変調コードデコーダ（２１０）とを具えることによっても達成される。
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【特許請求の範囲】
【請求項１】
元の信号がチャネルを通じて伝送され又は記録媒体に記憶される前に、前記元の信号を、予め規定された第２の制約を満足する符号化信号に変換するエンコーダと、
前記符号化信号を、復元後に元の信号に復号するデコーダとを具え、
前記エンコーダが、前記元の信号を、予め規定された第１の制約を満足する中間信号に変換する変調コードエンコーダと、前記中間信号を前記符号化信号に変換する変換エンコーダとを具え、
前記デコーダが、前記符号化信号を前記中間信号に再変換する変換デコーダと、前記中間信号を前記元の信号に復号する変調コードデコーダとを具えることを特徴とする変調コードシステム。
【請求項２】
前記元の信号を、予め規定された第１の制約を満足する中間信号に変換する変調コードエンコーダと、
前記中間信号を前記符号化信号に変換する変換エンコーダとを具えることを特徴とする請求項１記載のシステムの一部としてのエンコーダ。
【請求項３】
前記変調コードエンコーダを（０，ｋ）エンコーダとしたことを特徴とする請求項２記載のエンコーダ。
【請求項４】
前記エンコーダが、１に近い変調コードレートを有することを特徴とする請求項２記載のエンコーダ。
【請求項５】
前記エンコーダが、１に近い又は１に等しい変調コードレートを有することを特徴とする請求項４記載のエンコーダ。
【請求項６】
前記変換エンコーダが、
予め決定された数のｍ＋１ビットを直列の符号化信号から選択するとともに前記選択したｍ＋１ビットを並列に出力する窓を規定するシフトレジスタと、
前記シフトレジスタによって、受信した並列のｍ＋１ビットの出力を論理出力値と論理的に組み合わせる演算論理と、
前記符号化信号のビットを発生するために、受信した中間信号のビットと前記論理出力値とのＸＯＲ論理演算を行う論理ＸＯＲゲートとを具えることを特徴とする請求項２記載のエンコーダ。
【請求項７】
前記変換エンコーダをソフトウェア又はハードウェアで実現することを特徴とする請求項２記載のエンコーダ。
【請求項８】
元の信号を、予め規定された第２の制約を満足する符号化信号に変換する符号化方法において、
前記元の信号を、予め規定された第１の制約を満足する中間信号に変換するステップと、
前記中間信号を、前記第２の制約を満足する符号化信号に変換するステップとを具えることを特徴とする符号化方法。
【請求項９】
前記符号化信号を前記中間信号に再変換する変換デコーダと、前記中間信号を前記元の信号に復号する変調コードデコーダとを具えることを特徴とする請求項１記載のシステムの一部としてのデコーダ。
【請求項１０】
前記変換デコーダをスライディングブロックデコーダとしたことを特徴とする請求項９記載のデコーダ。
【請求項１１】
前記変換デコーダが、
予め決定された数のｋ＋１ビットを受信する復元した直列の符号化信号から選択するとともに前記選択したｋ＋１ビットを並列に出力する窓を規定するシフトレジスタと、
前記中間信号のビットを復元するために、前記復元した符号化信号からの前記並列のビットを受信し及び論理的に組み合わせる復号論理とを具えることを特徴とする請求項９記載のデコーダ。
【請求項１２】
前記変調コードデコーダを（０，ｋ）デコーダとしたことを特徴とする請求項９記載のデコーダ。
【請求項１３】
前記デコーダが、１に近い変調コードレートを有することを特徴とする請求項９記載のデコーダ。
【請求項１４】
前記デコーダが、１に近い又は１に等しい変調コードレートを有することを特徴とする請求項１３記載のデコーダ。
【請求項１５】
前記変換デコーダをソフトウェア又はハードウェアで実現することを特徴とする請求項９記載のデコーダ。
【請求項１６】
予め決定された第２の制約を満足する復元された符号化信号を、元の信号に復号する復号方法において、
前記復元した符号化信号を、予め決定された第１の制約を満足する中間信号に再変換するステップと、
前記中間信号を前記元の信号に復号するステップとを具えることを特徴とする復号方法。
【請求項１７】
前記符号化信号を再変換するステップが、
ａ）前記第２の制約に従って前記符号化信号で禁じられた全ての特定パターンを検出するために、前記復元された符号化信号で考察する必要がある連続的なビット数ｋを決定するステップと、
ｂ）前記窓のサイズをｋ＋１に規定するステップと、
ｃ）これらｋ＋１ビットが禁止パターンを表す場合、前記窓のｋ＋１ビットの前記符号化信号を、前記符号化信号の位置ｋ＋２のビット値に対応するビット値に変換するように論理を決定するステップとを具えることを特徴とする請求項１６記載の復号方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、元の信号ｓをチャネル３００を通じて伝送し又は記録媒体（図示せず）に格納する前に、元の信号ｓを、予め規定された第２の制約を満足する符号化信号ｃに変換するエンコーダ１００を有する図４に示すような変調符号化システムに関する。この変調コードシステムは、符号化信号ｃの復元又は受信後に符号化信号ｃを元の信号ｓに復号するデコーダ２００も具える。本発明は、デコーダ及びエンコーダにも関する。さらに、本発明は、符号化及び復号方法にも関する。
【背景技術】
【０００２】
そのような従来既知の変調コードシステムは、主にデータ伝送システム又はデータ記憶システムで用いられている。
【０００３】
本発明は、エンコーダ１００及びデコーダ２００を操作する既知の方法にも関する。
【０００４】
以下、種々の制約を満足する種々の信号を参照する。制約は、典型的には簡単又は複雑である。簡単な制約を満足する信号は、例えば、連続する零の数が最大でもｋ＋１であるバイナリ信号の（０，ｋ）制約付き(constrained)信号である。しかしながら、複雑な制約を満足する信号は、例えば表１に挙げたようなアンチホイッスル(anti-whistle)パターンの遷移パターンのような更に複雑なパターンのランレングス制約を満足する信号である。
【０００５】
従来、変調コードシステムのエンコーダ又はデコーダは、特定の変調方法、例えば、列挙型符号化法(enumerative encoding method)又は統合型スクランブリング法(integrated scrambling method)を用いる。列挙型符号化法は、例えば、K.A.S. Immink, “A practical method for approaching the channel capacity of constrained channels”, IEEE Trans. Inform. Theory, vol. IT-43, no. 5, pp.1389-1399, Sept. 1997から知られている。統合型スクランブリング法は、例えば、K.A.S. Immink, “Codes for mass data strage systems”, Shannon Foundation Publishers, The Netherlands, 1999から知られている。
【０００６】
（ｄ，ｋ）コードや（ｄ，ｋ）−ＲＬＬコードのような変調コードは、デジタル送信及び記憶システムで広く用いられている。変調コードは、ソースビットの任意のシーケンスを、所定の制約を満足するシーケンスに変換するよう作動するエンコーダと、制約されたシーケンスから元のソースを復元するデコーダとからなる。シーケンス中の任意の二つ連続する１が、少なくともｄ個の０及び最大でもｋ個の０によって分離されている場合、バイナリシーケンスは（ｄ，ｋ）制約されている。最小ランレングス及び最大ランレングスがそれぞれ少なくともｄ＋１であるとともに最大でもｋ＋１である場合には、（ｄ，ｋ）−ＲＬＬ制約されている。制約されたシーケンスを用いることによって、データ受信機は、例えば、タイミングリカバリー、利得制御又はアダプティブイコライゼーションに用いられる制御情報を抽出することができる。
【０００７】
多数の最近のデータ受信機は、アダプティブイコライゼーション又は帯域幅制御を用いる。一部のＣＤ又はＤＶＤシステムにおいて、２次元アダプティブイコライゼーションが、トラックに沿ったシンボル間干渉だけでなくトラック間干渉に耐えうるように用いられる（クロストークキャンセレーション）。また、所定のデータ受信機において、アダプティブ部分のみがスロープ制御用回路となる。そのようなシステムが適切に機能するために、受信信号の周波数成分は、所定の（周期的な）データパターンの最大（ラン）レングスが制約されるデータシーケンスの使用を指示する所定の制約に従う必要がある。典型的な例として、既に実施のシステムで用いられている周期１又は２のデータパターンの制約（ｋ１又はｋ２制約）を説明する。特定の長さを有する周期的なデータパターンの結果、各周期を有するホイッスル(whistle)が生じる。受信装置の既知の問題は、受信信号が例えば受信機のＰＬＬ又は利得制御の機能したがって伝送データの再構成に悪影響を及ぼすことである。したがって、伝送データの再構成に悪影響を及ぼしうるシーケンスを発生しないデータシーケンスを発生する必要がある。
【０００８】
以後、技術分野の理解を向上するために一部の定義を与える。
シーケンスがパターンｐのランレングスｋを含まない場合には、シーケンスは（ｋ；ｐ）パターン制約される。周期ｅの周期的なシーケンス．．．，ｐ０，ｐ１，．．．，ｐｅ−１，ｐｅ，ｐ０，ｐ１，．．．，ｐｅ−１，．．．を表すものと解釈されるパターンｐ＝（ｐ０，ｐ１，．．．，ｐｅ−１，ｐｅ）が与えられる。シーケンスが（ｋｉ，ｐ（ｉ））制約される場合には、シーケンスは（ｋ；Ｐ）パターン制約され、この場合、ｋ＝ｋ１，．．．，ｋｉ（正の整数ｋのシーケンス）であり、ｐ＝，ｐ（１），．．．，ｐ（ｉ）（周期的なパターンのシーケンス）である。シーケンスがあるｋに対して（ｋ；Ｐ）パターン制約される場合には、シーケンスはＰパターン制約される。
【０００９】
ｋ制約付きシーケンスはバイナリシーケンスであり、この場合、連続する０の数は最大でもｋである。これらのシーケンスは、パターンｐ＝（０）に対して、正確に（ｋ；ｐ）制約付きシーケンスとなる。
【００１０】
ｋ−ＲＬＬ制約付きシーケンスは、{−１，１}からのシンボルを有するシーケンスすなわちバイナリシーケンスとなり、この場合、シンボルの各々の最大ランは、最大でもｋ＋１である。これらのシーケンスは、ｋ＝ｋ＋１及びＰ＝（−１），（１）を有する正確に（ｋ；Ｐ）パターン制約付きシーケンスとなる。
【００１１】
アンチホイッスル制約付きシーケンスは、ｄｃからナイキスト周波数までの範囲の通過帯域の単一周波数成分のみ有するパターンである。表１は、一部のアンチホイッスルパターン及び対応するインデックスを示す。アンチホイッスル遷移パターンは、アンチホイッスルパターンを１回時間積分／微分することによって得られる。
【００１２】
【表１】
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【００１３】
これら既知の符号化／復号方法によって、通常は１に近い変調コードレートでｍとの信号ｓを第２の制約を満足する信号ｃに変換するとともにその逆の変換を行うことができる。変調コードレートは、ソースシンボルごとの符号化信号の平均数と称する数となる。例えば、レート１／２コードのエンコーダによって、各ソースシンボルに対して（平均して）二つの符号化シンボルを生成する。
【００１４】
少なくともそのような既知の変調コードシステムのデコーダは通常、高速動作を可能にするためにハードウェアで実現される。しかしながら、上記変調コード方法のハードウェアの実現は、例えば必要なテーブルを格納するために非常に多くのハードウェアを必要とする不都合がある。既知の変調コーダにおいて、入力ワードとそれに対応する出力ワードとの間の関係が独自に規定されている。
【００１５】
本発明は、元の信号ｓをチャネル３００を通じて伝送し又は記録媒体に格納する前に、元の信号ｓを、予め規定された第２の制約を満足する符号化信号ｃに変換するエンコーダ１００を有する図４に示すような変調符号化システムに関する。この変調コードシステムは、符号化信号ｃの復元又は受信後に符号化信号ｃを元の信号ｓに復号するデコーダ２００も具える。
【００１６】
そのような従来既知の変調コードシステムは、主にデータ伝送システム又はデータ記憶システムで用いられている。
【００１７】
従来技術に基づいて、本発明の目的は、既知の変調コードシステム及びその変調コードシステムのエンコーダ及びデコーダを操作する既知の方法を向上して、ハードウェア要求を少なくすることである。
【発明の開示】
【００１８】
この目的は、請求項１，２及び９の要旨によって達成される。
更に詳しくは、この目的は、元の信号ｓを、予め規定された第１の制約を満足する中間信号ｔに変換する変調コードエンコーダと、中間信号ｔを符号化信号ｃに変換する変換エンコーダとを具えるエンコーダによって達成される。
【００１９】
第１の制約は、一般に、第２の制約より簡単、第２の制約と同等に複雑又は第２の制約より複雑となることができる。しかしながら、典型的なアプリケーションにおいて、第１の制約は第２の制約より簡単である。
【００２０】
目的は、符号化信号ｃを中間信号ｔに再変換する変換デコーダと、中間信号ｔを元の信号ｃに復号する変調コードデコーダとを具えるデコーダによっても達成される。
【００２１】
本発明による変調コードエンコーダ及び変調コードデコーダは、ある特定の要求を満足する必要がなく、したがって、任意の適切なエンコーダ又はデコーダを用いることができる。
【００２２】
しかしながら、変調コードエンコーダと変換エンコーダとの直列接続としてエンコーダを設計するとともに、変換デコーダと変調コードデコーダとの直列接続としてデコーダを設計することによって、エンコーダとデコーダの両方に要求されるハードウェアは、大幅に減少される。
【００２３】
簡単な変換エンコーダ設計の好適例を請求項６で与え、簡単な変換デコーダ設計の好適例を請求項１１で与える。
【００２４】
エンコーダ又はデコーダの変調コードシステムの他の好適例は、従属項の要旨である。用語「レート１変換器」は、９９−１００コーダのように１に等しい変調コードレートを有する変換器を意味する。
【００２５】
本発明の上記目的は、請求項８による符号化方法及び請求項１６による復号方法によっても達成される。これらの方法の利点は、既に説明したエンコーダ及びデコーダの利点に対応する。
復号方法の好適例を請求項１６で与える。
【発明を実施するための最良の形態】
【００２６】
本発明の複数の実施の形態を、図１〜４を参照して説明する。
図１は、本発明による変調コードシステムの好適な実施の形態を示す。それは、好適には１に近い又は１に等しい変調コードレートを有するエンコーダ１００を具える。エンコーダ１００は、元の信号ｓを予め規定された第１の制約を満足する中間信号ｔに変換する変調コードエンコーダを具える。第１の制約を、例えば、簡単な制約とすることができ、この場合、信号を、例えば、既に説明したような（０，ｋ）制約付き信号とすることができる。中間信号ｔを、第１のメモリ（図示せず）にラッチすることができる。
【００２７】
エンコーダ１００は、変調コードエンコーダ１１０に後続するとともに中間信号ｔを符号化信号ｃに変換する変換エンコーダ１２０を更に具える。符号化信号ｃは、その後、例えばチャネル３００を通じて伝送され又は記録媒体（図示せず）に格納される。記録媒体を、光記録担体（ＣＤ，ＤＶＤ）やハードディスクドライブのようなあらゆる種類の記憶媒体とすることができる。
【００２８】
符号化信号ｃは、チャネル３００を通じた伝送後又は記録媒体からの復元後、元の信号ｓを復元するためにデコーダ２００で復号される。このような復元を行うために、デコーダ２００は、符号化信号ｃを中間信号ｔに再変換する変換デコーダ２２０を具える。デコーダ中の中間信号を、第２のメモリ（図示せず）によってラッチすることができる。デコーダ２００は、その変換デコーダ２２０に後続するとともに中間信号ｔ出力を変換デコーダ２２０から受信し及び中間信号ｔを元の信号ｓに復号する変調コードデコーダ２１０を更に具える。
【００２９】
図２による変換エンコーダ及び図３による変換デコーダの以下の詳細な説明において、信号ｓ，ｔ及びｃをそれぞれ、ビットｓｊ，ｔｊ及びｃｊのシーケンスと仮定し、この場合、パラメータｊは、信号又はシーケンスのクロックを表す。
【００３０】
図２は、変換エンコーダ１２０の好適な実施の形態を示す。変換エンコーダは、予め決定された数のｍ＋１ビットｃｊ−ｃｊ−ｍを連続する符号化信号ｃから選択し及び出力する窓を規定するシフトレジスタ１２１を具える。上記窓を規定するに際し、シフトレジスタ１２１は、ｍ個の直列接続の遅延素子Ｄを具え、その出力は、ビットｃｊ−１−ｃｊ−ｍをそれぞれ表す。信号ｃのビットｃｊは、上記直列接続における最初の遅延素子Ｄへの入力であるとともに、シフトレジスタ１２１からの出力でもある。変換エンコーダ１２０は、上記シフトレジスタ１２１によってｍ＋１ビットシーケンスｃｊ−ｃｊ−ｍ出力を並列に受信し及び上記シーケンスを論理的に組み合わせて論理出力値にする演算論理１２２を更に具える。論理的な組合せは、予め規定された算術関数Ｆ（ｃｊ−１，．．．，ｃｊ−ｍ）に従って行われる。変換エンコーダ１２０は、上記符号化信号ｃのビットｃｊを発生するために上記演算論理１２２によって中間信号ｔの受信ビットｔｊと上記倫理出力値とのＸＯＲ演算を行う論理ＸＯＲゲート１２３を更に具える。変換エンコーダ１２０を、ハードウェア及びソフトウェアで実現することができる。
【００３１】
図３は、変換デコーダ２２０の好適な実施の形態を示す。変換デコーダは、受信する復元した直列の符号化信号ｃから予め決定された数のｋ＋１ビットｃｊ−ｃｊ−ｋを選択し及び変換デコーダ２２０の一部でもある復号論理２２２に並列に上記選択したｋ＋１ビットｃｊ−ｃｊ−ｋを出力するシフトレジスタ２２１を具える。上記窓を規定するために、シフトレジスタ２２１は、ｍ個の直列接続の遅延素子Ｄを具え、その出力は、ビットｃｊ−１−ｃｊ−ｋをそれぞれ表す。信号ｃのビットｃｊは、上記直列接続の最初の遅延素子Ｄへの入力であり、シフトレジスタ１２１からの出力でもある。復号論理２２２は、中間信号ｔのビットｔｊを復元するために並列なｋ＋１ビット出力を上記シフトレジスタ２２１から受信し及びｋ＋１ビット出力を論理的に組み合わせる役割を果たす。上記変換デコーダ２２０を、好適には、高速動作を可能にするためにハードウェアで実現する。図３に示す特定のハードウェア設計のために、変換デコーダ２２０は、スライディングブロックデコーダ(sliding block decoder)とも称される。変換デコーダ２２０は、上記変換エンコーダ１２０と逆の動作を行う。
【００３２】
再び指摘するように、新たな第２の制約に従うためには、本発明によるエンコーダ１００及びデコーダ２００を設計するのに要求される努力は、従来既知の変調コード法を修正するのに要求される努力よりはるかに少ない。
【００３３】
算術的な説明を、実例の説明に続けて変換エンコーダの設計に対して以下で行う。更に特定すれば、以下の考察は、スライディングブロック復号可能な任意のレート１有限状態変換エンコーダ１２０に対して行われる。議論は、スライディングブロックデコーダが簡単なブロックマップに基づく場合に限定され、その結果、可逆の問題を考察する必要はない。
【００３４】
Ｐをパターンの集合とする。ここでは、パターンを、周期ｅの周期的な信号を表すシーケンスｐ＝（ｐ０．．．ｐｅ−１）とする。信号ｃが、ｐと同様に、すなわち、整数ｎが存在せず、かつ、０，．．．，ｅ−１からｄが存在しない場合、ｊ＝０，．．．，ｋに対してｃｎ＋ｊ＝ｐｄ＋ｊであることは真実であるときに最大でもｋ個の連続するシンボルを有する場合、信号ｃが（ｋ、ｐ）パターン制約を満足する（ここでは、ｐのインデックスがモジュロｅであると考えられる。）。
【００３５】
更に一般的には、Ｐからの各ｐに対して、信号ｃが、一部のｋに対して（ｋ、ｐ）制約付きである場合、信号ｃは、Ｐパターン制約付きであると考えられる。
【００３６】
更に詳しくは、以下の説明において、所定の簡単なｋ制約付きコードから複雑なＰパターン制約付き変調コードを設計する際の問題を考察する。このために、Ｐからのパターンの各々を無にする（０にマッピングする）簡単なブロックマップφを構成する必要がある。ブロックマップを、ある固定された有限アルファベットＦからのｗ組(w-tuples)のシンボルを第２のアルファベットＥからのシンボルにマッピングするマップφ：ＦＷ→Ｅとする。そのようなブロックマップφは、Ｘｎ＝φ（ｙｎ−ｗ＋１，．．．，ｙｎ）とすることによってＦのシーケンスｘからＥのシーケンスｙまでのマップを規定する。Ｆの全てのａ＝（ａ１，．．．，ａｗ−１）に対して、ｆａ（ｘ）＝φ（ａ１，．．．，ａｗ−１，ｘ）によって規定されたマップｆａ：Ｆ−＞Ｅが存在する、すなわち、Ｅの各ｙに対してＦにｘが存在してｆａ（ｘ）＝ｙとなる場合、ブロックマップφ：ＦＷ→Ｅと簡単に称することができる。簡単なブロックマップが常に可逆であることは真実である。以下、全てのシンボルがバイナリであると仮定する。スライディングブロックエンコーダの窓がサイズｍ＋１を有すると仮定すると、Ｐからの各パターンｐ＝（ｐ０．．．ｐｅ−１）及び各ｄに対して、窓成分ｗ０．．．ｗｍ（この場合、ｗｉ＝ｐｉ＋ｄ  ｍｏｄ  ｅ）を０にマッピングする必要がある。ブロックマップが簡単である必要があるので、二つの窓成分ｗ＝ｗ０．．ｗｍ−１，ｗｍ及びｗ’＝ｗ０．．ｗｍ−１，ｗｍ’（ｗｍ≠ｗｍ’）が個別のビットにマッピングされる。これら二つの要求が満足される場合、連結されたコードは、パターンｐの各々に対して（ｋ＋ｍ，ｐ）パターン制約に従う。変動する厳格さのパターン制約を得るために、さらに、窓成分のサフィックスが、窓成分を０にマッピングするように強いる必要がある。ブロックマップをそのように設計するために、Ｗに含まれるサフィックスを有する各窓成分を０にマッピングするサフィックスＷの集合を特定する必要がある。上記観点において、集合Ｗは、以下の特性を有する必要がある。
【００３７】
・集合Ｗは、二つのワードｗ＝ｗｄ．．．ｗ０及びｗ’＝ｗｄ’．．．ｗ０’を有さない。この場合、ｊ＝０，．．．，ｍｉｎ（ｄ，ｅ）に対してｗｊ＝ｗｊ’
・Ｐからの各パターンｐ＝（ｐ０．．．ｐｅ−１）及び各ｄ（０≦ｄ＜ｅ）に対して、左側に無限のワード(left-infinite word)
ｐ［ｄ］：＝．．．ｐ０．．．ｐｅ−１ｐ０．．．ｐｅ−１ｐ０．．．ｐｄ
は、Ｗに含まれるサフィックスを有する。
【００３８】
ｍがＷからのワードの最大長である場合、窓サイズｍを有するブロックマップφは、ワードｘ＝ｘ０．．．ｘｍ−１がＷにサフィックスを有するときには常に、φ（ｘ０．．．ｘｍ−１）＝０を要求することによって部分的に特定される。第１の条件は、集合Ｗが最小であること（ＷのワードがＷの他のワードのサフィックスであることがない）及び部分的に特定されたブロックを簡単なブロックマップに拡張できることを満足し、第２の条件は、Ｐからのパターンｐの長さｋ＋ｍ＋１の各ランがスライディングブロックデコーダによって少なくともｋ＋１の長さの零のランにマッピングされることを満足する。
【００３９】
パターンの所定の集合Ｐに対して最小サフィックスリストＷ（Ｐ）を構築するために、プロセスが以下のように行われる。Ｐからの各パターンｐ＝ｐ０．．．ｐｅ−１及び各シフトｄ（０≦ｄ＜ｅ）に対して、左側に無限のワードｐ［ｄ］を考察する。ｗ’（ｐ，ｄ）がｐ［ｄ］の最短サフィックスであると仮定し、ｐ［ｄ］は、このタイプの他の左側に無限のワードのサフィックスでもない。この場合、ワードｗ（ｐ，ｄ）：＝ｗ’（ｐ，ｄ）ｐｄが、サフィックスリストＷ（Ｐ）に含まれる。ＷがＰに対する他の有効サフィックスリストである場合に集合Ｗによって０にマッピングされることを強いられる各窓成分も集合Ｗ（Ｐ）によって０にマッピングされるという意味で、結果的に得られるリストＷ（Ｐ）が最小であることを確認するのは困難でない。
【００４０】
以下、上記考察を例示する。
本例において、上記表１に挙げたようなアンチホイッスルパターンの遷移パターンに対するパターン制約付きコードの設計を考察する。これらのパターンの各々に対して、表２は、シーケンスｐ［ｄ］、最小サフィックスｗ（ｐ，ｄ）、次のビット及びリストＷ（Ｐ）に含まれるべき結果的に得られるサフィックスｗ（ｐ，ｄ）をリストする。
【００４１】
Ｗが表２の最終列の全てのワードの集合を表すと仮定するとともに、Ｗ*が全てのワードｗ０，．．，ｗｒ−２，ｗ”ｒ−１を表すとともにワードｗ０，．．，ｗｒ−２，ｗ”ｒ−１がＷ内にあると仮定する（２値シンボルｘが与えられた場合、相補的なシンボル１−ｘをｘ”によって表す。）。
【００４２】
【表２】
2007533053.tif 000004
【００４３】
この構成によって、Ｗ及びＷ*が互いに異なるようにする。φ：{０，１}６→{０，１}を設計して、φが、Ｗに含まれるサフィックスを有する任意の６ビットワード及びＷ＊に含まれるサフィックスを有する任意の６ビットワードを１にマッピングする場合、φを簡単なブロックマップまで拡張することができる。さらに、そのような拡張によって、レート１有限状態エンコーダ可能スライディングブロック復号可能コードを生成し、このコードは、ｋ制約付きコードに連結されると、パターン制約付きコードを生成し、この場合、種々のアンチホイッスル遷移パターンｐのランは、表３に挙げられたような値ｋｐに制限される。
【００４４】
【表３】
2007533053.tif 000005
【００４５】
本発明を上記実施の形態を参照して説明したが、これらの例に制約されないことを理解すべきである。したがって、種々の変更を、特許請求の範囲によって規定したように本発明の範囲を逸脱することなく当業者によって考えることができる。
【００４６】
動詞「具える」及びその活用形は、特許請求の範囲で言及した構成要素又はステップ以外のものの存在を除外するものではない。さらに、構成要素の使用は、複数の構成要素の使用を除外するものではない。特許請求の範囲において、括弧内の符号は特許請求の範囲を限定するものではない。本発明を、ハードウェア及びソフトウェアによって実現することができる。ハードウェアの同一アイテムは複数の「手段」を表すことができる。さらに、本発明は、新規の特徴の各々又は特徴の組合せにある。
【図面の簡単な説明】
【００４７】
【図１】本発明による変調コードシステムを示す。
【図２】本発明による変換エンコーダの実施の形態を示す。
【図３】本発明による変換デコーダの実施の形態を示す。
【図４】従来既知の変調コードシステムを示す。
【図１】
2007533053.tif 000006
【図２】
2007533053.tif 000007
【図３】
2007533053.tif 000008
【図４】
2007533053.tif 000009
【国際調査報告】
2007533053.tif 000010
2007533053.tif 000011
2007533053.tif 000012