(57)【要約】  電界効果電子デバイス（１００，６００）（例えばＶＤＭＯＳ等のＦＥＴ）は、誘電体層（１０４，６０８）に隣接して配置されたフィールドプレート（１０５，６０７）を有しており、当該フィールドプレートは、半導体層（１０３，６０２）に隣接して配置されている。この場合、デバイスのドリフト領域は半導体層中にある。ドーピングレベルはドリフト領域に亘って略非線形的に変化し、デバイスは略一定の低減された表面電界を示す。電界効果デバイスの製造方法は、デバイスの半導体層のドリフト領域に非線形で不均一なドーピング密度を与えることを含んでいる。この場合、半導体層及び誘電体層の両方が一定でない厚さを有している。誘電体層は、ｌｏｗ−ｋ誘電材料によって形成され得る。
2007529892.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層上に亘って配置されたフィールドプレートと、
前記誘電体層の下側に配置された半導体層と、
前記半導体層中のドリフト領域であって、当該ドリフト領域に亘って略非線形的に変化するドーピングレベルを有するドリフト領域と、
を備え、
略一定の低減された表面電界を示すことを特徴とする電界効果電子デバイス。
【請求項２】
前記ドリフト領域の前記半導体層は、前記ドリフト領域の幅に亘って不均一に変化する厚さを有していることを特徴とする請求項１に記載の電界効果デバイス。
【請求項３】
前記ドリフト領域の前記半導体層上の前記誘電体層の厚さ及び前記ドリフト領域の前記半導体層の厚さの和が一定であることを特徴とする請求項２に記載の電界効果デバイス。
【請求項４】
前記誘電体層は、前記ドリフト領域の幅に亘って不均一に変化する厚さを有していることを特徴とする請求項２に記載の電界効果デバイス。
【請求項５】
前記半導体は、シリコン、シリコンゲルマニウム又は窒化ガリウムのうちの一つであることを特徴とする請求項１に記載の電界効果デバイス。
【請求項６】
前記半導体層の厚さは、前記ドリフト領域の長さに亘って指数関数的に変化することを特徴とする請求項５に記載の電界効果デバイス。
【請求項７】
前記ドリフト領域の前記半導体層上の前記誘電体層の厚さ及び前記ドリフト領域の前記半導体層の厚さの和が一定であることを特徴とする請求項６に記載の電界効果デバイス。
【請求項８】
前記誘電体層は、ｌｏｗ−ｋ材料であることを特徴とする請求項１に記載の電界効果デバイス。
【請求項９】
前記誘電体層は、本質的にＢＣＢ及びＳＩＬＫからなることを特徴とする請求項８に記載の電界効果デバイス。
【請求項１０】
誘電体層上に亘って配置されたフィールドプレートと、
前記誘電体層の下側に配置された半導体層と、
前記半導体層中のドリフト領域であって、当該ドリフト領域に亘って略非線形的に変化するドーピングレベルを有するドリフト領域と、
を備え、
少なくとも７００Ｖの絶縁破壊電圧及び比較的低い所定のオン抵抗を有していることを特徴とする電界効果電子デバイス。
【請求項１１】
前記オン抵抗は、約２．４Ωｍｍ２であることを特徴とする請求項１０に記載の電界効果デバイス。
【請求項１２】
前記ドリフト領域の前記半導体層は、前記ドリフト領域の幅に亘って不均一に変化する厚さを有していることを特徴とする請求項１０に記載の電界効果デバイス。
【請求項１３】
前記ドリフト領域の前記半導体層上の前記誘電体層の厚さ及び前記ドリフト領域の前記半導体層の厚さの和が一定であることを特徴とする請求項１２に記載の電界効果デバイス。
【請求項１４】
前記誘電体層は、前記ドリフト領域の幅に亘って不均一に変化する厚さを有していることを特徴とする請求項２に記載の電界効果デバイス。
【請求項１５】
前記半導体は、シリコン、シリコンゲルマニウム又は窒化ガリウムのうちの一つであることを特徴とする請求項１０に記載の電界効果デバイス。
【請求項１６】
前記半導体層の厚さは、前記ドリフト領域の長さに亘って指数関数的に変化することを特徴とする請求項１５に記載の電界効果デバイス。
【請求項１７】
前記ドリフト領域の前記半導体層上の前記誘電体層の厚さ及び前記ドリフト領域の前記半導体層の厚さの和が一定であることを特徴とする請求項１６に記載の電界効果デバイス。
【請求項１８】
前記誘電体層は、ｌｏｗ−ｋ材料であることを特徴とする請求項１０に記載の電界効果デバイス。
【請求項１９】
前記誘電体層は、本質的にＢＣＢ及びＳＩＬＫからなることを特徴とする請求項１８に記載の電界効果デバイス。
【請求項２０】
電界効果デバイスの製造方法であって、
前記デバイスのドリフト領域の長さに亘って不均一な厚さを有する半導体層を形成し、
前記デバイスの半導体層の前記ドリフト領域を不均一にドーピングする、
ことを含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
電界効果トランジスタ（ＦＥＴ）等の金属酸化物半導体（ＭＯＳ）デバイスは、電子回路において、特に集積回路（ＩＣ）において広く使用されている。これらのデバイスは、多くの場合、コンピュータ用途、スイッチのための回路、高電圧・電力用途において使用されており、用途の至る所に存在している。
【背景技術】
【０００２】
非常に良く知られるように、ＭＯＳＦＥＴは電流バルブとしての機能を果たし、その場合、ドレインとソースとの間のドリフト領域（チャネル）の電流は、キャリアのドリフト領域を選択的に空乏化することにより制御される。多くの場合、チャネルはエンハンスメントモードチャネルであり、ＭＯＳフィールドプレート構造によるドリフト領域電荷の空乏化によって得られる空乏モード型動作により逆電圧処理が得られる。これらのデバイスは、多くの場合、エンハンスメントモードチャネルであり、逆阻止電圧がデバイスのドリフト領域からの電荷の空乏化により得られる。即ち、これらのデバイスは、多くの場合、ＭＯＳフィールドプレートの作用によってドリフト領域が空乏化されるエンハンスメントモードチャネルを有している。
【０００３】
高電圧用途においては、デバイスのオン抵抗及び他のパラメータを維持しつつデバイスの絶縁破壊電圧（ドレインとソースとの間の絶縁破壊電圧ＢＶｄｓ、又は、単にＢＶ）を増大させることが有益である。
【０００４】
しかしながら、実際には、多くの場合、他のデバイスパラメータを低下させることなく一つのデバイスパラメータを増大させることは難しい。例えば、デバイスの絶縁破壊電圧の増大を達成するために、多くの場合、特にエピタキシャル成長されたアクティブ領域デバイスにおいては、特定の抵抗（ＲＤＳ（ｏｎ））が犠牲にされる。このため、トランジスタがオフにされると（即ち、デバイス両端間に最大印加電圧が存在すると）、ＭＯＳＦＥＴのドリフト領域の抵抗は、横方向電界強度を、エピタキシャル成長されたシリコンのアバランシェ降伏閾値を下回る値まで制限する。トランジスタの高電圧能力を向上させるため、ドリフト領域は、長さが比較的長くなければならず、若しくは、軽くドープされなければならず、又は、これらの両方がなされなければならない。しかしながら、これらの条件の両方は、全ＲＤＳ（ｏｎ）値へ至る比較的高い抵抗の一因になる。また、必要とされるデバイスサイズの増大により、高電圧デバイスの製造コスト全体が増大する傾向がある。
【０００５】
また、ＲＤＳ（ｏｎ）を減少させるためには、ドリフト領域のドーピングを増大させるのが有益である。更に、この減少されたＲＤＳ（ｏｎ）は、ドリフト領域の軽くドープされる必要がある半導体領域を減少させる傾向があり、従って、製造コストが低減される。しかしながら、これにより、デバイスのアバランシェ降伏が減少する傾向があり、これは許容することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、必要なことは、少なくとも前述した欠点を解消するデバイス構造及び製造方法である。
【課題を解決するための手段】
【０００７】
実施の一形態において、電界効果電子デバイスは、誘電体層上に亘って配置されるフィールドプレートを有しており、誘電体層は、半導体層上に亘って配置されている。この場合、デバイスのドリフト領域は半導体層中にある。ドーピングレベルは、ドリフト領域に亘って略非線形的に変化し、また、デバイスは、略一定の減少させられる表面電界を示す。
【０００８】
他の実施の形態において、電界効果デバイスを製造する方法は、デバイスの半導体層のドリフト領域に非線形で不均一なドーピング密度を与えることを含んでいる。この場合、半導体層及び誘電体層の両方が一定でない厚さを有している。
【０００９】
本発明は、以下の詳細な説明を添付の図面と共に読むことにより最も良く理解される。様々な図が必ずしも一定の縮尺で描かれていないという点を強く指摘しておく。実際に、説明を明確にするため、寸法が任意に増大され又は減少されている場合がある。
【発明を実施するための最良の形態】
【００１０】
以下の詳細な説明においては、限定するためではなく説明の目的で、本発明を十分に理解できるように、特定の内容を開示する実施の形態が示されている。しかしながら、本開示内容の利益を得る当業者であれば分かるように、本発明は、ここで開示される特定の内容から外れる他の実施の形態において実施されてもよい。また、良く知られているデバイス、方法、材料の説明は、本発明の説明が分かり難くならないように省かれる場合がある。
【００１１】
簡単に言うと、ここで説明する実施の形態は、比較的高い電圧、比較的低い特定のオン抵抗ＲＤＳ（ｏｎ）を形成する略一定の縦方向電界、及び、比較的高いＢＶｄｓをそのドリフト領域に有する高電圧電界効果デバイスに関するものである。尚、時としてＲＥＳＵＲＦ条件と称されるこの略一定の電界は、水平デバイスでは横方向又は水平方向であり、垂直デバイスでは縦方向又は垂直方向である。
【００１２】
以下に更に詳しく説明するように、ドリフト領域における半導体層及び誘電体層の厚さ及び形状、並びに、ドリフト両端間の距離に応じたドーピング濃度は、所望方向の一定の電界成分における一次元ポアソン方程式から決定される。
【００１３】
尚、ここで説明する実施の形態は、一般に、金属酸化物シリコン（ＭＯＳ）高電圧電界効果トランジスタ（ＦＥＴ）に関して描かれている。例示的に、ＦＥＴは、シリコン横方向二重拡散ＭＯＳ（ＬＤＭＯＳ）デバイス又は垂直拡散ＭＯＳ（ＶＤＭＯＳ）デバイスである。一般に、空乏領域誘電体として使用される酸化物は、シリコンの酸化物、通常はＳｉＯ２である。また、ゲート材料は、適当な金属又はドープポリシリコンであってもよい。しかしながら、高電圧デバイスは、他の材料及び技術に基づいていてもよい。例えば、デバイスは、空乏領域内に半導体としてＳｉ−Ｇｅ、ＳｉＣ又はＧａＮを含んでいてもよい。
【００１４】
尚、最後に、実施の形態の説明が分かり難くならないように、特定のデバイスにおける製造技術についてはあまり詳細に説明しない。このため、実施の形態のデバイスを形成するための層形成、部品形成、ドーピングにおける製造技術は当業者に良く知られている。例示的に、実施の形態の水平デバイスにおいては、様々な領域に不均一な間隔及び開口を設けることにより、指数関数的なドーピング濃度が形成されてもよい。垂直構造においては、ドーピング変化を与えるために、エピタキシャルドーピング技術が使用されてもよい。実施の形態の垂直デバイスにおいて、シリコンピラーのドーピングは、エピタキシャル成長又は複合的な高エネルギ注入・拡散により達成することができる。ピラーの成形は、制御された反応性イオンエッチングによって達成することができる。テーパ状の誘電体は、蒸着又はスピンオングラス技術によりシリコンピラー間の空間を再び満たすことによって形成することができる。この場合、誘電体を形成するために、制御された反応性イオンエッチングステップが行われる。ポリシリコン又は任意の金属導体の薄膜蒸着によりフィールドプレートを形成することができる。
【００１５】
図１は、実施の一形態に係るＭＯＳＦＥＴ（デバイス）１００の断面図である。デバイス１００は、例示的にシリコンオンインシュレータ（ＳＯＩ）デバイスであるが、前述したように、様々な半導体技術に基づくことができる。デバイス１００は、その上に誘電体層１０２が配置される基板１０１を有している。誘電体層１０２上にはシリコンからなるテーパ状のテーパ層１０３が配置されており、このテーパ層１０３は、ソース１０６とドレイン１０７との間に配置されるデバイス１０１のチャネル又はドリフト領域を有している。テーパ層１０３上には誘電体層１０４が配置されており、また、誘電体層１０４上にはフィールドプレート１０５が配置されており、これにより構造が完結する。
【００１６】
誘電体層１０２，１０４は例示的にはシリコン酸化物であるが、高電圧用途に適合される他の誘電材料が使用されてもよい。また、ＳＩＬＫ又はベンゾシクロブテン（ＢＣＢ）等の低誘電率（ｌｏｗ−ｋ）材料又は他の適当なｌｏｗ−ｋ材料が誘電体層１０２，１０４として使用されてもよい。尚、ｌｏｗ−ｋ層の使用は、ここで説明する実施の形態の垂直ＭＯＳＦＥＴデバイスにおけるデバイス間のピッチを減少させる際に特に有益である。このため、ｌｏｗ−ｋ材料は、同じシリコン又はドリフト領域の厚さにおいて更に薄い誘電体層を使用することにより表面の平面性を向上させるため、横方向デバイスにおいて有用である。また、ｌｏｗ−ｋ材料は高い絶縁破壊電界強度も有している。それは横方向デバイスにおいては明らかに二次的な効果であるが、垂直デバイスにおいてはｌｏｗ−ｋ材料に伴うピッチ減少がかなりのものになる。
【００１７】
フィールドプレート（ゲート）１０５は、適当な金属又は半導体処理技術において良く知られたドープシリコンであるものとするとよい。また、ソース及びドレインはそれぞれ、技術的に知られるホットキャリア効果を低減するために軽くドープされた領域（図示せず）を含んでいてもよい。前述した実施の形態において、基板１０１は、シリコンであり、適当なドーピングレベルまでｎドープされる。また、ドレイン１０７及びソースもｎドープされ、テーパ領域１０３は適当なドーパントを用いてｐドープされる。
【００１８】
以下の説明から明らかとなるように、テーパ層１０３のドーピング分布（プロファイル）は、略一定の比較的高い横方向電界、比較的低いオン抵抗、比較的高い絶縁破壊電圧を与えるように決定される。尚、テーパ層１０３及び誘電体層１０２，１０４の厚さ分布（プロファイル）は、横方向電界の所望の特徴に従って決定される。最後に、これらの層の厚さ分布（プロファイル）は所定の電界のために変更されてもよいが、これらの層の全体の厚さは略一定に保たれる。
【００１９】
この実施の形態において、大きさが大きい略一定の横方向電界は、実施の形態の電界効果トランジスタにおける所望の絶縁破壊電圧に関して所望の低いオン抵抗を与えるのに役立つ。このために、高い横方向電界を有するには、高い電界レベルを維持するべくドレイン領域において特定のレベルの電荷（ドーパント）が必要である。この比較的高いドーピングレベルは、低いオン抵抗を形成する。ここで説明する実施の形態において、デバイスのドリフト領域におけるドーピングレベルのプロファイルは、所望の横方向電界及び絶縁破壊を達成するように設定される。
【００２０】
図２は、ドリフト領域の横方向（図１のｘ方向）の範囲に亘って直線的に減少するＳＯＩ層２０１の厚さを示す横方向セルの断面グラフである。先の説明を踏まえて、誘電体又は酸化物層２０２は、層の組み合わせた厚さ（μｍ）が一定となるように横方向に増大する。この実施の形態において、ドーピング分布（プロファイル）は、所定の絶縁破壊電圧においてＳＯＩ層２０１の全長に亘って決定され、ポアソン方程式の解は、垂直方向又は横方向において二つの任意に近い横方向位置にある。その後、所望の横方向（縦方向）電界においてドーピングと層厚との関係のための解を得るために、導関数の定義が使用される。シリコン及び酸化物の厚さが所望の通りに変更されてもよく、また、距離に伴ってドーピング濃度が計算されてもよい。この目的のため、次元的に正しい以下の方程式を使用する。
【数１】
2007529892.tif 000003
また、ここで、ＮＤ（ｘ）は、横方向距離の関数としてのドーパントの数、ｔｓｏｉ（ｘ）は、横方向距離の関数としてのシリコンの厚さ、ｐはピッチ、ｃ１，ｃ２はシリコン（εｓｉ）及び誘電体（εｏｘ）の誘電率を含んでいる。尚、ｐ＝ｔｓｏｉ［ｘ］＋ｔｏｘｉｄｅ［ｘ］が定数に等しいことに留意されたい。
【００２１】
横方向電界が所望の絶縁破壊電圧及びオン抵抗における既知の値であり、また、ＳＯＩ関数依存性が決定されることが有益である。この実施の形態において、方程式は、横方向位置の関数ＮＤ（ｘ）としてのドーピングについて及び横方向距離の関数としての誘電体層の厚さについて解かれる。
【００２２】
容易に分かるように、ＳＯＩ層の特定の厚さ分布（プロファイル）（ｔｓｏｉ（ｘ））及び特定の高い横方向電界Ｅｘにおいては、横方向距離の関数としてのドーピング分布（プロファイル）、ＮＤ（ｘ）、酸化物厚さを容易に決定することができる。
【００２３】
尚、前記方程式の解は、ドーピングの関連する分布（プロファイル）を決定する際に役立ち、また、層は、円形配列又は六角形配列等の他の配列のデバイスではなく、デカルト座標における自己終端（ｓｅｌｆ−ｔｅｒｍｉｎａｔｅｄ）デバイスの横方向又は垂直ストライプデバイスレイアウトに関するものである。ストライプ配列デバイス構造以外においては、デバイスが実装されるべき所望の座標系のそれぞれに関して同様の方程式を解かなければならない。
【００２４】
本実施の形態においては、縦方向電界（ドリフト領域を貫通するソース−ドレイン）が一定で且つ可能な限り高くなければならないという点を強く指摘しておく。実施の形態の横方向デバイスにおいて、縦方向は＋ｘ方向における横方向である（図１の座標系を参照）。実施の形態の垂直デバイスにおいて、縦方向電界は＋ｙ方向である（図６の座標系を参照）。
【００２５】
図３は、様々な選択された横方向電界における前述した計算により決定される横方向距離に応じたドーピングレベルのグラフ表示である。この場合、ＳＯＩ層及び酸化物層の厚さは、図２に示されるようになっている。このため、２０Ｖ／μｍの横方向電界においては、ドーピングレベルが曲線３０１によって描かれている。これに対し、１０Ｖ／μｍの横方向電界においては、ドーピングレベルが曲線３０２によって描かれている。無論、曲線３０１，３０２間にある曲線３０３は、１０Ｖ／μｍと２０Ｖ／μｍとの間の横方向電界値におけるドーピング関数である。
【００２６】
シリコン（ＳＯＩ）層の分布（プロファイル）の決定は、例示的に、特定の絶縁破壊電圧においてシリコン内の２次元イオン化積分を計算することにより行われる。この場合、ｘ、ｙにおけるイオン化積分を解かなければならない。尚、イオン化積分は指数関数的に横方向電界（Ｅｘ）に依存しており、従って、電界の任意の不均一性は、衝撃イオン化を著しく増大させ、そのため、絶縁破壊電圧を減少させる。従って、横方向デバイスの実施の形態における高い一定の横方向電界は、比較的低いオン抵抗及び大きい絶縁破壊電圧を形成する。直交するｘ、ｙ方向のイオン化積分は、関連する物理的なパラメータ及び電気的なパラメータに関して解かれ、また、直交するイオン化積分の合計が１に等しいデバイスのアバランシェ降伏が規定される。垂直又は横方向のイオン化積分は、以下のように書き表すことができる。
【数２】
2007529892.tif 000004
【００２７】
一方、水平方向のイオン化積分は、以下のように書き表される。
【数３】
2007529892.tif 000005
ここで、ａ，ｂはシリコンにおけるイオン化係数であり、Ｌｄはデバイスのドリフト長であり、総ての他のパラメータは、層の厚さ及びシリコンのドーピングレベルに関連している。これらの方程式は、シリコン層を貫通する直交イオン化経路において有効であり、ソースからドレインへの任意の他の経路に沿うこれらの積分の計算は、単に、所望の経路に沿って電界全体のベクトル積を求めることを伴っている。
【００２８】
実施の一形態において、デバイスは、７００Ｖの絶縁破壊電圧を有していることが望ましい。所定の横方向電界において最も低いオン抵抗を与える横方向デバイスのための２次元のイオン化積分の解によれば、シリコン層は、ソースからドレインへと指数関数的に減少する厚さを有している必要がある。従って、図１のデバイスは、そのような分布（プロファイル）を有することができる。あるいは、シリコンは、横方向距離に関して半分の電力までの厚さを有することができる。
【００２９】
そのようなＳＯＩ／酸化物分布（プロファイル）が図４に示されている。ＳＯＩ層４０１は、ソース（ｘ＝０ｃｍの位置）からドレイン（ｘ＝０．００５ｃｍの位置）へと、又は、ドリフト領域に亘って指数関数的に減少する厚さを有している。ＳＯＩ及び酸化物の全体の厚さが一定であるという指針に沿って、酸化物層４０２は、シリコン関数の指数のプラスである指数をもって指数関数的に増大している。
【００３０】
尚、実施の形態に従ってＲＥＳＵＲＦ又は多次元空乏デバイスを最適化するため、縦方向電界は、イオン化積分の解の範囲内で一定に且つ可能な限り高くされる。ｌｘ＋ｌｙ＝＝１であるとき、デバイスは壊れる。開示した７００Ｖ構造においては、縦方向電界が横方向電界よりも十分に大きいことに留意しなければならない。この理由は、縦方向電界が全ドリフト長（５０μｍ）に亘って積分され、一方、横方向電界がシリコン領域の半分の厚さ（０．２５μｍ）に亘ってのみ積分されるからである。これらの構造の設計における技術は、総計に対する各直交イオン化積分（ｌｘ，ｌｙ）の相対的な寄与度を決定することである。単なるＸ及び単なるＹである経路へのイオン化積分を断つことは、計算を簡略化する大雑把な設計である。
【００３１】
図４の層厚関数を有する横方向デバイスにおける例示的なドーピング濃度とドリフト領域位置との間の関係が図５に示されている。ドーピング濃度５０１は、１５Ｖ／μｍの横方向電界におけるものである。無論、この電界の大きさは単なる例示であり、他の大きさの場合、ドーピング濃度は濃度５０１のそれと同様であり、更に大きい電界においては上側に変化し、更に小さい電界においては下側に変化する。尚、図４に示されるドリフトにおける厚さ分布（プロファイル）及び図５のドーピング濃度を有する横方向デバイスは、７１０Ｖの絶縁破壊電圧及び２．４Ωｍｍ２のオン抵抗を与える。これは、０．２５μｍのＳＯＩ厚さ及び３．０μｍの酸化物厚さを有するプレーナデバイス（平面デバイス）と比べるとオン抵抗の２０％の減少を示している。
【００３２】
前述したように、実施の形態は、ＶＤＭＯＳ等の垂直高電圧電界効果デバイスを含んでいる。そのようなデバイスが図６に示されている。デバイス構造６００は、所望のピッチを有する複数のデバイス６０１を含んでいる。各デバイスは、ｐ型のシリコンピラーからなるドリフト領域６０２を有している。ドリフト領域６０２は、ｐ型チャネル６０４に隣接するｎ型ソース領域６０３とドレイン領域６０５との間に配置されている。ゲート６０７、例示的にはドープポリシリコンは、チャネル６０４上及びソース６０３上に亘って配置されている。ゲートは、良く知られているように、ドリフト領域の電気伝導性を制御するフィールドプレート６０７に結合されている。フィールドプレート６０７は、誘電材料からなる隣接する層６０８間に配置されており、これらの層６０８は、それぞれのチャネル６０４及びドリフト領域６０２におけるキャリア空乏を制御するのに役立つ。通常、ドレイン領域は、デバイスの底部からの空乏化のための経路を与え、一方、フィールドプレート６０７は、表面からの空乏化のために接地される。
【００３３】
前述したように、誘電体層６０８は、デバイス６０１のピッチの減少に役立つｌｏｗ−ｋ材料であるものとするとよい。無論、これは、価格及び性能の観点から有益である。別個の垂直デバイスにおけるウェーハ表面から見たピッチは、以下の通りである。
ｐ＝ｔｓｉ＋２ｔｄｉｅ
ここで、ｔｄｉｅは、ドレインにおける最大誘電体厚である。尚、ｔｄｉｅ  ｌｏｗ−ｋ＝ｔｄｉｅ  ＳｉＯ２×（ｅ ｌｏｗ−ｋ／ｅ ＳｉＯ２）であり、Ｒｓｐはｐ／ｔｓｉに比例する。７００Ｖデバイスにおいてはｔｄｉｅ  （ＳｉＯ２）が約３．９であり、ｌｏｗ−ｋ ＳＩＬＫにおいてはｔｄｉｅが１．６であり、ＳｉＯ２Ｒｓｐに対するｌｏｗ−ｋ Ｒｓｐの比率は０．４４であり、又は、ｌｏｗ−ｋは二つのさらに小さいＲｓｐの係数を有している。従って、これは著しい利益を与える。
【００３４】
構造６００のデバイス６０１は、垂直デバイスであり、ドリフト領域６０２に亘って略一定で且つ大きさが比較的大きい縦方向電界（ｙ方向）を与えることが望ましい。絶縁破壊電圧及びオン抵抗の望ましいパラメータの解析は、横方向（ｘ方向）デバイスのそれと同様であるが、無論、解析及び計算が必要に応じてｙ次元で行われるという点を除く。例えば、定数Ｅｘに関して１次元ポアソン方程式を解くのではなく、この方程式は、定数Ｅｙに関してｙ方向で解かれる。これらの計算及び他の同様の計算は当業者に容易に理解されるため、実施の形態の説明が分かり難くならないように、これらについては更に詳細に説明しない。
【００３５】
実施の形態に係る垂直デバイスのｌｏｗ−ｋ材料及びシリコンのグラフ表示が図７に示されている。シリコン層７０１は負の指数関数曲線を有しており、一方、ｌｏｗ−ｋ層７０２は増加指数関数曲線からなる。この構造は図６のデバイスの構造に類似しており、シリコン層７０１及びｌｏｗ−ｋ層７０２は、ドリフト・誘電体層の半セル（ｈａｌｆ−ｃｅｌｌ）である。即ち、シリコン層７０１は、ソース領域（例えばソース６０３）からドレイン（例えばドレイン６０５）へ向かう縦方向距離（ｙ方向）に伴って厚さが減少し、一方、誘電体層はソースからドレインに向かって指数関数的に増大している。
【００３６】
定量的に、図６のデバイスは、ｌｏｗ−ｋ誘電体により比較的密度が高い単位セル構成を与える。誘電体層のこの厚さの減少は、通常の誘電材料の誘電率に対するｌｏｗ−ｋ層の誘電率の比にある。例えば、これは、二酸化ケイ素（二酸化シリコン）の代わりにＳＩＬＫが使用されるときに２．６の厚さの減少をもたらす。尚、最後に、図６の実施の形態のデバイスは、一般性を損なうことなく、表面の面内に、六角形、正方形、円形又はストライプ等の幾何学的形状を有している。尚、［０］この解析及び性能はストライプ形状に関連している。
【００３７】
典型的な実施の形態の議論に関して実施の形態を説明してきたが、本開示内容の利益を得る当業者にとって本発明の変更が明らかであることは明白である。そのような変更及び変形は添付の請求項の範囲内に含まれる。
【図面の簡単な説明】
【００３８】
【図１】実施の一形態に係る横方向（水平方向）電界効果トランジスタの断面図である。
【図２】実施の一形態に係る半セルの半導体層及び半導体層上の誘電体層の断面厚さのグラフ表示である。
【図３】図２の層構造を有する、実施の一形態の電界効果トランジスタにおける様々な横方向電界に関するドーパント濃度と横方向距離との間の関係を示すグラフ表示である。
【図４】実施の一形態に係る半セルの半導体層及び半導体層上の誘電体層の断面厚さのグラフ表示である。
【図５】図４の層構造を有する、実施の一形態の電界効果トランジスタにおける様々な横方向電界に関するドーパント濃度と横方向距離との間の関係を示すグラフ表示である。
【図６】実施の一形態に係る縦方向（垂直方向）電界効果トランジスタの断面図である。
【図７】実施の一形態に係る半セルの半導体層及び半導体層上の誘電体層の断面厚さのグラフ表示である。
【図１】
2007529892.tif 000006
【図２】
2007529892.tif 000007
【図３】
2007529892.tif 000008
【図４】
2007529892.tif 000009
【図５】
2007529892.tif 000010
【図６】
2007529892.tif 000011
【図７】
2007529892.tif 000012
【国際調査報告】
2007529892.tif 000013
2007529892.tif 000014
2007529892.tif 000015