(57)【要約】半導体製造プロセスは、基板上にシリコンフィンを形成することを含む。フィンの主面上にはゲート誘電体が形成される。フィンの少なくとも２つの面の上にゲート電極が形成される。次いで、ゲート電極の側壁に近接して誘電体スペーサが選択的に形成されて、誘電体スペーサが該側壁に限定されることによって、主フィン面の大部分が露出したままとされる。その後、主フィン面上にシリサイドが形成される。一実施形態では、ゲート電極の形成は、フィンおよび基板の上にポリシリコンを堆積し、ポリシリコンの上にキャッピング層を堆積し、キャッピング層の上にフォトレジストをパターニングし、パターニングしたフォトレジストが適所に配された状態でキャッピング層およびポリシリコンをエッチングすることを含む。エッチングによりポリシリコンの幅はキャッピング層の幅よりも小さくなり、ポリシリコンの側壁に隣接するキャッピング層の下に空隙ができ、ここに限定スペーサを形成することができる。
2007510308.tif 000002
【特許請求の範囲】
【請求項１】
基板上にシリコンフィンを形成するステップであって、該フィンは、前記基板の表面に対して略垂直な第１および第２主面を有することと、
前記シリコンフィンの第１および第２主面上にゲート誘電体を形成するステップと、
前記ゲート誘電体の上にゲート電極を形成するステップと、
前記ゲート電極の側壁に隣接する領域に限定された誘電体スペーサを形成するステップであって、前記誘電体スペーサの領域の外側にある前記主フィン面の部分が露出していることと
を備える半導体製造プロセス。
【請求項２】
前記主フィン面の露出部分の上に、エピタキシャル成長により追加の導電性領域を形成するステップをさらに備える請求項１に記載の方法。
【請求項３】
前記主フィン面の露出部分の上にある前記追加の導電性領域上にシリサイドを形成するステップをさらに備える請求項２に記載の方法。
【請求項４】
前記ゲート電極の形成により、前記ゲート電極の一部分の側壁に隣接する限定領域が画定される請求項１に記載の方法。
【請求項５】
前記ゲート電極を形成するステップは、
前記フィンおよび基板の上に第１材料を堆積するステップと、
前記第１材料の上にキャッピング層を堆積するステップであって、少なくとも１つのエッチャントが前記キャッピング層と前記第１材料のいずれかに選択的であることと、
前記キャッピング層の上にフォトレジストをパターニングするステップと、
そのパターニングしたフォトレジストに応じて前記キャッピング層および前記第１材料をエッチングするステップであって、エッチングにより第１材料の幅が前記キャッピング層の幅よりも小さくなり、前記第１材料の側壁に隣接する前記キャッピング層の下に限定領域がさらに画定されることと
を備える請求項４に記載の方法。
【請求項６】
前記キャッピング層は、金属、ポリシリコン、酸化物および窒化物からなる材料群から選択される材料である請求項５に記載の方法。
【請求項７】
前記第１材料は、ポリシリコンおよびシリコンゲルマニウムからなる材料群から選択される請求項６に記載の方法。
【請求項８】
誘電体スペーサ材料を非選択的に堆積し、続いて、ポリシリコン側壁に隣接する限定領域に充填されたところを除く全ての前記誘電体スペーサ材料を除去するべく、前記スペーサ材料をエッチングするステップをさらに備える請求項５に記載の方法。
【請求項９】
前記キャッピング層の堆積に先立って前記第１材料のスペーサエッチングを行うステップをさらに備える請求項５に記載の方法。
【請求項１０】
前記シリコンフィンを形成するステップは、
シリコン上にキャッピング誘電体材料を堆積するステップと、
前記誘電体材料の一部が露出するようにキャッピング誘電体上にフォトレジストをパターニングするステップと、
前記キャッピング誘電体の露出部分および下地シリコンをエッチングしてフィンを形成するステップであって、前記エッチングは、前記キャッピング誘電体に対して前記シリコンをアンダーカットすることを含み、前記シリコンフィンの輪郭が前記キャッピング誘電体よりも薄いことと
を備える請求項１に記載の方法。
【請求項１１】
基板上にシリコンフィンを形成するステップであって、該シリコンフィンは、下地基板の上面に対して略垂直な第１および第２主面を有することと、
前記シリコンフィンの主面上にゲート誘電体層を形成するステップと、
前記ゲート誘電体層に接触するゲート電極を形成するステップであって、前記ゲート電極は、前記シリコンフィンの主面の一部を露出したままにすることと、
選択的に前記ゲート電極の側壁に隣接する誘電体スペーサを形成するステップであって、誘電体スペーサの形成後、誘電体スペーサの主フィン面の一部が露出したままであることと、
前記主フィン面の露出部分を処理してその固有抵抗を低減するステップと
を備える半導体製造プロセス。
【請求項１２】
前記主フィン面の露出部分を処理するステップは、前記主フィン面の露出部分の上にシリコンをエピタキシャル成長させることを含む請求項１１に記載の方法。
【請求項１３】
前記主フィン面の露出部分を処理するステップは、前記主フィン面の露出部分の上にシリサイドを形成することを含む請求項１１に記載の方法。
【請求項１４】
前記ゲート電極を形成するステップは、
前記フィンおよび基板の上に第１材料を堆積するステップと、
前記第１材料の上にキャッピング層を堆積するステップであって、少なくとも１つのエッチャントが前記キャッピング層と前記第１材料のいずれかに選択的であることと、
前記キャッピング層の上にフォトレジストをパターニングするステップと、
そのパターニングしたフォトレジストに応じて前記キャッピング層および前記第１材料をエッチングするステップであって、エッチングにより第１材料の幅が前記キャッピング層の幅よりも小さくなり、前記第１材料の側壁に隣接する前記キャッピング層の下に限定領域がさらに画定されることと
を備える請求項１３に記載の方法。
【請求項１５】
前記キャッピング層は、金属、ポリシリコン、酸化物および窒化物からなる材料群から選択される材料である請求項１４に記載の方法。
【請求項１６】
前記第１材料は、ポリシリコンおよびシリコンゲルマニウムからなる材料群から選択される請求項１５に記載の方法。
【請求項１７】
集積回路内のトランジスタであって、
基板上にあるシリコンフィンであって、該シリコンフィンは、下地基板の表面に対して略垂直な第１および第２主面を含むことと、
前記シリコンフィンの第１および第２主面の少なくとも一部の上にあるゲート誘電体と、
前記ゲート誘電体上にあるゲート電極であって、該ゲート電極は、前記ゲート電極の下にあるシリコンフィンの中に前記トランジスタのチャネル領域を画定し、且つ前記シリコンフィンの残りの部分の中にソース／ドレイン領域を画定することと、
前記ゲート電極の側壁に隣接して且つ前記ゲート電極の近傍に限定された誘電体スペーサと
を備えるトランジスタ。
【請求項１８】
前記ゲート電極は、第１材料と、該第１材料の上にあるキャッピング層とを備えており、前記第１材料の幅は前記キャッピング層の幅よりも小さく、前記誘電体スペーサは、前記第１材料の上に張り出した前記キャッピング層の部分の下の領域を占める請求項１７に記載のトランジスタ。
【請求項１９】
前記第１材料はシリコンであり、前記キャッピング層は、金属、酸化物および窒化物からなる材料群から選択される材料である請求項１７に記載のトランジスタ。
【請求項２０】
トランジスタは、前記ゲート電極によって覆われていないシリコンフィンの部分に形成された追加の導電性材料をさらに備えており、前記スペーサは、前記追加の導電性材料と前記ゲート電極との間の電気伝導を妨げる請求項１７に記載のトランジスタ。
【請求項２１】
基板上にシリコンフィンを形成するステップであって、該フィンは、前記基板の表面に対して略垂直な第１および第２主面を有することと、
前記シリコンフィンの第１および第２主面上にゲート誘電体を形成するステップと、
前記ゲート誘電体の上にゲート電極を形成するステップと、
前記ゲート電極上にキャッピング層を形成し、該キャッピング層をパターニングするステップであって、前記キャッピング層は、前記ゲート電極を覆って且つ下地のゲート電極の横方向寸法よりも大きい横方向寸法を有するキャップを形成し、前記ゲート電極の側壁に隣接する限定領域をさらに形成することと、
前記ゲート電極の側壁に隣接する前記限定領域内に限定される誘電体スペーサを形成するステップであって、前記誘電体スペーサの領域の外側にある前記主フィン面の部分が露出していることと
を備える半導体製造プロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体製造の分野に関し、より詳細には、二重ゲート即ち「フィン」ＦＥＴトランジスタを採用した半導体製造プロセスに関する。
【背景技術】
【０００２】
従来の金属酸化物半導体（ＭＯＳ）トランジスタが有する構造では、中間ゲート誘電体フィルムによりゲート電極がトランジスタチャネル領域上に配置されている。チャネルの下にある領域は、バルク基板またはエピタキシャルフィルムを含むことがある。トランジスタを動作させるには、バイアスをゲート電極に印加する。バルク材はたいてい接地されているか、一定電圧にバイアスされている。このようにゲートがチャネルの片面（即ち、上側）にのみ存在するので、従来のトランジスタは片面ゲートを有すると説明されることがある。
【０００３】
片面ゲートトランジスタの示す漏れ電流、駆動電流およびサブスレッショルド傾斜などの動作特性が本質的に理想に満たないことは一般に認識されている。これらのパラメータは、ワイヤレス技術のような低電力用途においては特に重要である。この問題に対処するために、多重ゲートトランジスタ構造が提案されており、この構造では、ゲート誘電体およびゲート電極がトランジスタチャネルの両面（またはそれ以上）に形成されている。
【０００４】
多重ゲートトランジスタの一例に「フィン」ＦＥＴがある。このように呼ばれるのは、トランジスタチャネルが、下地基板の上に位置するシリコンのフィン即ち壁となっているからである。ゲート誘電体がフィンの面上に形成され、ポリシリコンまたはその他の適した材料を堆積しパターニングすることによってゲート電極は形成される。フィンの露出部分（即ち、ゲート電極によって覆われない部分）は、完成したトランジスタ構造においてソース／ドレイン領域として機能する。
【０００５】
ソース／ドレイン領域における固有抵抗を低減することは、多重ゲートトランジスタを含む高性能トランジスタの設計において重要である。この目的を達成するためには、少なくとも部分的にシリサイドプロセスを用いるのが通例である。シリサイドプロセスにおいては、シリコンと反応性があるチタンのような材料をトランジスタ上に堆積し、炉で加熱する。この加熱工程の間、露出シリコンと堆積した材料が接触するところにはシリサイドが形成される。露出シリコンは、露出ソース／ドレイン領域およびシリコンをベースにしたゲート電極の上面を含む。ソース／ドレイン領域における固有抵抗の更なる低減を達成するためには、少なくとも部分的に、露出シリコン面の上に選択的にシリコンまたはシリコンゲルマニウムを成長させてもよい。シリサイドプロセス中にゲートおよびソース／ドレイン領域間の電気的短絡が起こるのを防止するために、シリサイドの堆積に先立って、ゲート側壁に隣接する誘電体スペーサが形成される。シリサイド材料は、下地の誘電体とは反応しない。次いで、シリサイドを熱処理した後に、未反応のシリサイド材料が除去される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
フィンを使用したプロセスでは、前述のような従来のプロセスは望ましくない結果を生ずる。具体的には、ゲートのエッチングに続いて形成される誘電体スペーサが、ゲート電極の側壁の上だけでなく、ソース／ドレイン領域における垂直に向いた主フィン面（即ち、ゲート電極によって覆われないフィンの領域）の上にも形成される。そのため、スペーサの形成の後、シリサイド化することが可能な露出ソース／ドレイン領域は、フィンの上面に沿った非常に狭い部分のみとなる。したがって、選択エピタキシャルプロセスまたはシリサイドプロセスあるいはその両方を採用し、シリサイドプロセスおよび／または選択エピタキシャルプロセスのために主フィン面を露出させつつ、なおもゲート−ソース／ドレイン短絡回路を防止するプロセスを実現できれば望ましいことである。
【課題を解決するための手段】
【０００７】
上記の問題に対処するために、基板を覆うシリコンフィンを形成する工程を含む半導体製造プロセスを提供する。フィンの主面上にはゲート電極が形成される。フィンの少なくとも２つの面の上にゲート電極が形成される。種々の実施形態において、ゲート材料は、ポリシリコン、ポリシリコンゲルマニウム、窒化チタンおよび窒化タンタルシリコンを含む一以上の材料の組み合わせを含んでもよい。次いで、ゲート電極の側壁に近接して誘電体スペーサが選択的に形成されて誘電体スペーサが該側壁に限定されることによって、主フィン面の大部分が露出したままとされる。その後、主フィン面上にシリサイドが形成される。一実施形態では、ゲート電極の形成は、導電性ゲート材料をフィンおよび基板の上に堆積し、導電性ゲート材料の上にキャッピング層を堆積し、キャッピング層の上にフォトレジストをパターニングし、パターニングしたフォトレジストが適所に配された状態でキャッピング層および導電性ゲート材料をエッチングすることを含む。エッチングにより導電性ゲート材料の幅はキャッピング層の幅よりも小さくなり、導電性ゲート材料の側壁に隣接するキャッピング層の下に空隙ができ、ここに限定スペーサを形成することができる。
【発明を実施するための最良の形態】
【０００８】
これより本発明の現時点における好適な実施形態について、その例を添付図面に示しつつ詳細に説明する。尚、図面は簡略化した形態となっており、正確な縮尺ではないことを注記しておく。ここでは本発明はいくつかの実施形態に言及するが、これらの実施形態は限定ではなく一例として提示したに過ぎないことは言うまでもない。以下の詳細な説明は、添付した特許請求の範囲が規定する本発明の主旨および範囲に該当する全ての変更物、代替物、および等価物を含むことを意図している。
【０００９】
ここに記載する処理工程および構造は、集積回路の製造についての完全なプロセスフローを網羅するのではないことは言うまでもない。本発明は、当技術分野において従来から用いられている種々の集積回路製造技術と合わせて実施可能であり、共通に実施される処理工程については、本発明の理解を得るのに必要な程度に含めるにとどめている。
【００１０】
広義には、本発明は、シリコンフィンを用いた多重ゲートトランジスタの形成に関する。後続のエピタキシャルプロセスまたはシリサイドプロセスを実行する前に、ゲート電極によって覆われない主フィン面の部分はシリコンに至るまで露出させられている。フィン内でシリコンを露出させることにより、後続の処理の効率が向上し、ソース／ドレイン領域の固有抵抗および／または接触抵抗が向上する結果となる。
【００１１】
図１から図１２は、本発明の一実施形態による半導体製造プロセス手順を示す。図示した実施形態では、最初に下地基板上にフィンを形成する。フィンは、最終的に得られるトランジスタのチャネル領域およびソース／ドレイン領域として機能する。図示したプロセスフローでは、フィンを形成するには、窒化シリコン層のような誘電体層１０６を基板１０１上に堆積する。基板１０１は、シリコン基板部１０４および誘電体部１０２を含む。別の実施形態では、最上部誘電体層１０６が任意に設けられる。一実施形態では、絶縁物上シリコン（ＳＯＩ）ウェハは、下地シリコンバルク部（図示せず）上に薄い単結晶シリコン部１０４お呼び酸化シリコン部１０２を備える。別の実施形態では、図示した基板１０１は、酸化物（またはその他の誘電体）層１０２およびシリコン層１０４を既存のシリコン基板上に堆積することによって形成することができる。
【００１２】
図２および図３の断面図に示すように、次に、図１の誘電体層１０６の上にフォトレジスト層をパターニングし、フォトレジスト層を露光および現像し、フィン１１４およびキャッピング誘電体部１１６を残すように層１０４および１０６の露出部分をエッチングすることにより、シリコンフィン１１４を形成する。図２に示すように、フィン１１４の下地基板上での垂直方向変位は、およそＷ／２である。ここでＷは、得られるトランジスタの電気的幅を表し、これはトランジスタのソース／ドレイン電流の主要な決定因子であるＷ／Ｌにおいて周知である。係数の１／２は、トランジスタの両面特性を考慮したためである。多重ゲートトランジスタは（少なくとも）２箇所にアクティブ面を有するので、フィンの各面がトランジスタの幅に寄与する。
【００１３】
図４および図５の断面図を参照すると、フィン１１４の主面上にゲート誘電体層１２０が形成され、フィン１１４および基板層１０２上に第１層１２２が堆積され、第１層の上にキャッピング層１２４が堆積されている。第１層１２２は、最終的には、多重ゲートトランジスタのゲート電極として機能する。好適な実施形態では、第１層１２２はポリシリコン層であり、キャッピング層１２４は、第１層１２４の選択的エッチングを可能とする材料である。第１層１２２がポリシリコンである実施形態では、例えば、キャッピング層１２４は、酸化物（例えば、ＳｉＯ２）または窒化物（例えば、窒化シリコン）のような誘電体であってもよい。ゲート電極の固有抵抗を低減するのに望ましい他の実施形態では、キャッピング層１２４は窒化チタンなどの導電性材料である。２種類の導電性材料を用いるさらに別の実施形態では、第１層１２２はシリコンゲルマニウムのような導電性材料であり、キャッピング層１２４はポリシリコンである。
【００１４】
ゲート誘電体層１２０の形成は、一実施形態では、下地フィン１１４の熱酸化によって行われる。別の実施形態では、ゲート誘電体層１２０は、堆積された非導電性で高−Ｋの金属酸化物（例えば、酸化ハフニウム）または金属珪化物（例えば、珪化ハフニウム）を含む。
【００１５】
図６（断面）および図７（平面）に示すように、最初に、従来のフォトリソグラフィ技法を用いて、図４および図５のキャッピング層１２４の上にパターニングしたフォトレジスト層（図示せず）を形成することによって、ゲート電極１３１を形成する。フォトリソグラフィ工程に続いて、キャッピング層１２４および第１層１２２をエッチングして、図示のようなゲート構造１３１を形成する。本発明の一実施形態によるエッチングシーケンスは、キャッピング層１２４をパターニングしてキャッピング層部分１３４を形成する第１エッチング部と、下地の第１層１２２を更にエッチングする第２エッチング部とを含む。
【００１６】
第１層１２２のエッチングを行う際、好ましくは、第１層１２２を比較的等方的なエッチングが生じる条件下、キャッピング層部分１３４に対して選択的な種類のものを用い、第１層１２２がキャッピング層部分１３４に対してアンダーカットされるようにする。このエッチングプロセスによって得られる第１層部分１４２の横方向寸法は、その上にあるキャッピング層部分１３４の横方向寸法よりも小さい（図６）。キャッピング層１３４の張り出し部分の直下に生じる空隙により、限定スペーサの形成が可能となり、シリサイド形成の間、トランジスタゲートからそのソース／ドレイン領域への短絡が防止される。
【００１７】
第１層１２２がポリシリコンでキャッピング層１２４が窒化チタンのような高融点金属である実施形態では、エッチングシーケンスは、高真空および高バイアスの下で塩素系エッチャントによりキャッピング層を高異方性エッチングする第１部分と、その後にバイアスを低くして、フッ素系エッチャントにより第１層１２２を選択的にアンダーカットエッチングする第２部分とを含んでもよい。
【００１８】
図８（断面）および図９（平面）に示すように、キャップ層部分１３４の張り出し部分の下にある空隙には、誘電体スペーサ１４４が形成される。一実施形態では、窒化シリコンの堆積に続いて、異方性エッチングを行う。堆積により、第１層部分１４２の側壁上の空隙が充填され、エッチングプロセスにより、キャッピング層１３４によって上から保護されている部分を除く全ての窒化物が除去される。このようにして誘電体スペーサ１４４は第１層部分１４２の側壁に限定される。図９に見られるように、ゲート構造１３１によって覆われていないシリコンフィン１１４の部分は、スペーサ１４４の形成後に露出される。
【００１９】
シリコンフィン１１４の大部分を露出させることによって、この露出した面上にシリコンを選択的に成長させることができ、後続のシリサイドプロセスおよびエピタキシャルプロセスによって達成される効果が高められる。図１０および図１２に示すように、追加の導電性領域即ちソース／ドレインエピタキシャル構造１５０を形成するべく、選択的エピタキシャル成長が行われる。これを図１１の断面図（上からの）に示す。厚いソース／ドレインエピタキシャル構造１５０により、ソース／ドレインの固有抵抗が低減し、後続のソースドレイン領域に対する接点またはビアの形成が容易となる。フィン１１４の露出部分をシリサイド化するべく、シリサイドシーケンスが行われる。このシーケンスでは、タンタルまたはチタンのような適切な金属をウェハ上に非選択的に堆積し、加熱工程を施す。金属がシリコンと接触しているところには加熱工程の間にシリサイドが形成される。限定スペーサ１４４が存在するために、第１層部分１４２の側壁上にシリサイドが形成されるのが防止され、これによってゲート電極とソース／ドレイン領域の間の電気経路（短絡）の形成が防止される。ゲート構造の側壁スペーサをゲート構造の至近に限定することによって、エピタキシャル構造１５０によりシリコンフィン１１４の露出部分のほぼ全てが覆われることになる。
【００２０】
これより図１３から図１９に移り、多重ゲート半導体プロセスにおいてトランジスタゲート構造の側壁に密接して限定したスペーサ構造を形成するのに適したプロセスの第２実施形態を示す。この実施態様では、図１から図３に関して先に説明したのと同じ方法でフィンを形成する。図３に示すフィンの形成に続いて、図１４のシリコンフィン１１４の主面上に示すように、ゲート誘電体１２０を形成する。
【００２１】
シリコンフィン１１４およびゲート誘電体１２０を形成した後、ポリシリコンの堆積を行い、続いて異方性エッチング（スペーサエッチングとも呼ぶ）を行い、シリコンフィン１１４上の全体にシリコンスペーサ２０２を形成する（ゲート電極１２０はこれらの中間に位置する）。図１５および図１６に示すように、ポリシリコンスペーサ材料２０２の上にキャッピング材料２１０を堆積する。前述のキャッピング材料と同様、キャッピング材料２１０は、シリコンスペーサ２０２におけるシリコンに対して選択的エッチングが可能な材料、好ましくは金属である。一実施形態では、キャッピング層２１０は、窒化チタンまたは窒化タンタルシリコンのような高融点金属である。別の実施形態では、キャッピング材料２１０はポリシリコンであり、スペーサ２０２はシリコンゲルマニウムを用いて形成される。
【００２２】
シリコンスペーサ２０２およびキャッピング層２１０を形成した後、従来のリソグラフィ法でゲートマスクフォトレジストパターンを形成する。その後、ゲートエッチングおよびトリミングプロセスを実行し、図１７および図１８に示すようなゲート構造２２１を形成する。ゲート構造２２１は、キャッピング層２１０の残り部分２２０と、ポリシリコンスペーサ２０２の残り部分２１２とを含む。スペーサの残り部分２１２は、図１７に示すように、キャッピング層部分２２０に対してアンダーカットされている。このアンダーカットの結果、張り出したキャッピング層の下に、スペーサの残り部分２１２の側壁に隣接して空隙２１１が形成される。図１９に示すように、窒化シリコンのような誘電体を堆積し、異方性エッチングを行うことによって、間隙２１１があったところに、誘電体スペーサ２３０を形成する。図１０の誘電体スペーサ１４４と同様、誘電体スペーサ２３０は、スペーサの残り部分（ポリシリコン）２１２の側壁に限定され、ゲート電極として機能する。シリコンフィン１１４の残り部分は、図１０から図１２に関して先に説明したように、後続のシリサイドプロセスおよび選択的エピタキシャルプロセスのために露出されている。
【００２３】
本発明の限定スペーサプロセス手順の第３実施形態を図２０から図２８に示す。この実施形態では、フィン形成手順によって形成されるシリコンフィン３１４は、その上にあるキャッピング誘電体材料（例えば、窒化シリコン）３１６よりも薄い。比較的等方的なドライエッチングを用いて、シリコンフィン３１４をトリミングしてアンダーカット効果を生じ、フィン３１４に張り出しているキャッピング誘電体材料３１６を残し、その直下にフィン３１４の主面に隣接して空間即ち空隙を作る。次いで、シリコンフィン３１４の主面上に、ゲート誘電体３２０を（例えば、熱酸化によって）形成する。図２２は、以上による構造を示す。
【００２４】
これより図２３から図２５に移ると、ポリシリコン（またはその他の適したゲート電極材料）の堆積に続いて、マスクおよびエッチングシーケンスによってゲート電極構造３３１を形成する。この構造３３１は、導電性ゲート電極３３０、および誘電体３１６の残り部分３２６を含む。ゲート電極３３０のポリシリコンのエッチング、およびそれに続く層３１６のエッチングにより、図２３に示すような「肩状」の外観を有する誘電体３１６の残り部分３２６が得られる。これは、漸減状輪郭を残す層３１６のドライエッチングによって、または層３１６をエッチングした後にポリシリコンをトリミングすることによって得ることができる。図２５の上面図からわかるように、残りの誘電体３２６はコーナー部３２７を含み、コーナー部３２７はゲート電極３３０およびシリコンフィン３１４によって画定される４つの角のそれぞれに位置する。４つのコーナー部３２７は下に位置する空隙を覆っており、その空隙は限定スペーサを形成する際に用いられる。
【００２５】
図２６から２８に示すように、上に位置する誘電体３２６のコーナー部３２７の下に誘電体スペーサ３４０を形成する。スペーサを形成するには、二酸化シリコンまたは窒化シリコンのような誘電体を堆積し、この堆積した誘電体層に異方性エッチングを行う。こうして、スペーサ３４０は、誘電体３２６のコーナー区間３２７の下で、ゲート電極３１１の側壁に隣接する領域に限定される。次いでシリコンフィン３１４の残りの部分に選択的エピタキシおよびシリサイド化を行うことができる。
【００２６】
前述の実施形態の各々において、ゲート電極の側壁に隣接して上から覆われる空隙を画定する構造を形成するｋおとにより、ゲート電極の直近にスペーサは限定される。次いで、誘電体を堆積し、空隙画定層が金属であってもまたは窒化シリコンのような誘電体であっても、これによって上から覆われているところを除く全域に異方性エッチングを行う。一旦限定スペーサを形成したなら、シリコンフィンの残りの部分および露出部分は、シリサイドおよび選択エピタキシャルにとって適するものとなる。スペーサの形成後に、シリコンフィンの露出領域が増加することは、低抵抗、高性能トランジスタを得るのに有効である。
【００２７】
このように本発明によれば、先に明示した利点が得られる集積回路の製造プロセスを提供したという本開示の利益が当業者には明白であろう。本発明の具体的な例示の実施形態を参照しながら本発明を説明し図示したが、本発明はこれら例示の実施形態に限定されることは意図していない。本発明の主旨から逸脱することなく、変形や変更が可能であることは当業者には認められよう。したがって、添付した特許請求の範囲およびその均等物に該当するような変形および変更は全て、本発明に含まれるものとする。
【図面の簡単な説明】
【００２８】
【図１】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第１実施形態を示す。
【図２】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第１実施形態を示す。
【図３】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第１実施形態を示す。
【図４】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第１実施形態を示す。
【図５】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第１実施形態を示す。
【図６】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第１実施形態を示す。
【図７】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第１実施形態を示す。
【図８】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第１実施形態を示す。
【図９】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第１実施形態を示す。
【図１０】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第１実施形態を示す。
【図１１】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第１実施形態を示す。
【図１２】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第１実施形態を示す。
【図１３】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第２実施形態を示す。
【図１４】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第２実施形態を示す。
【図１５】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第２実施形態を示す。
【図１６】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第２実施形態を示す。
【図１７】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第２実施形態を示す。
【図１８】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第２実施形態を示す。
【図１９】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第２実施形態を示す。
【図２０】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第３実施形態を示す。
【図２１】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第３実施形態を示す。
【図２２】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第３実施形態を示す。
【図２３】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第３実施形態を示す。
【図２４】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第３実施形態を示す。
【図２５】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第３実施形態を示す。
【図２６】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第３実施形態を示す。
【図２７】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第３実施形態を示す。
【図２８】一連の処理工程の中の選択した工程を表す部分断面図によって、ゲート電極の側壁に限定されたスペーサを形成する方法の第３実施形態を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【国際調査報告】
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