【事件の表示】
　特願２０１５−５２２５３０「半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置」拒絶査定不服審判事件〔平成２６年１２月２４日国際公開、ＷＯ２０１４／２０３４８７、請求項の数（１７）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２６年６月６日（国内優先権主張　平成２５年６月２０日）を国際出願日とする出願であって、平成２７年６月２６日付で審査請求がなされ、同年１１月２７日付で拒絶理由通知が通知され、平成２８年１月２９日付で意見書が提出されるとともに、同日付で手続補正がなされたが、同年７月２９日付で拒絶査定（以下、「原査定」という。）がなされたものである。
　これに対して、平成２８年１１月８日付で審判請求がなされるとともに、同時に手続補正がなされ、当審において平成２９年５月２９日付で拒絶理由が通知され、同年７月１４日付で手続補正（以下、「本手続補正」という。）がなされたものである。
第２　原査定の理由についての概要
１　原査定の理由の概要
　原査定の理由の概要は、次のとおりである。
「この出願については，平成２７年１１月２７日付け拒絶理由通知書に記載した理由によって，拒絶をすべきものです。
　なお，意見書及び手続補正書の内容を検討しましたが，拒絶理由を覆すに足りる根拠が見いだせません。
［理由（特許法第２９条第２項）について］
・請求項　１〜１７
・引用例　１〜２
　本願の請求項１と引用例１（図３０〜３２及び関連記載参照。）を比較すると，両者は以下の点で相違し，その余の点で一致するものと認められる。
（相違点１）本願の請求項１では「前記絶縁膜内に設けられた中継配線と，前記絶縁膜上に設けられ，前記中継配線と電気的に接続され，外部から電圧が印加されるパッド」との構成を有するのに対し，引用例１には当該構成が特定されていない点。
（相違点２）本願の請求項１では「第１の抵抗素子」が「前記接合型電界効果トランジスタ上に」設けられているのに対し，引用例１では，「高耐圧高抵抗素子２１６」（本願の「第１の抵抗素子」に相当）が「ＪＦＥＴ２３０」（本願の「接合型電界効果トランジスタ」に相当）上に設けられていない点。
　しかしながら，多層配線構造は引用例１の図１９に記載されているから，引用例１の図３０〜３２においても多層配線構造を採用し，上記相違点１に係る構成とすることは，当業者が適宜なし得たことである。
　また，上記拒絶理由通知書で指摘したように，「第１の抵抗素子」を「接合型電界効果トランジスタ」上に設ける技術は，引用例２の図１２（図１１，１３〜１４及び関連記載も参照。）に記載されている公知の技術であるから，引用例１において当該公知技術を適用し，上記相違点２に係る構成とすることは，当業者が容易になし得たことである。
　したがって，本願の請求項１は引用例１〜２から容易になし得たものである。また，本願の請求項２〜１６の事項についても，当業者が適宜なし得たことであり，進歩性を有さない。
　平成２８年１月２９日付け意見書において出願人は，上記相違点１に係る構成は引用例１〜２に記載されていないから，本願発明は引用例１〜２から容易になし得ることは困難である旨主張している。
　しかしながら，上記検討のとおり，引用例１には多層配線構造を採用することが記載されているから，相違点１に係る構成は引用例１から容易に想到し得たものである。すなわち，図３２の「第１メタル配線２１７」は「高電圧ライン１１０」に接続されており（引用例１の段落［００６１］参照。），「外部から電圧が印加される」「中継配線」かつ「パッド」に相当するところ，図１９の構造を採用し，「第１メタル配線２１７」を本願の「中継配線」，「第５メタル配線７０１」を本願の「パッド」に相当するものに変更することは，当業者が適宜なし得た設計変更であるといえる。上記出願人の主張は採用できない。
　以上のとおり，本願の請求項１〜１７は，引用例１〜２から当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
＜引用文献等一覧＞
１.特許第５１０４８７８号公報
２.特開２００８−１５３６３６号公報」
２　原査定の拒絶理由通知の概要
　平成２７年１１月２７日付拒絶理由通知書の概要は、次のとおりである。
「（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
●理由について
・請求項１−１６
・引用文献等１，２
・備考
　引用文献１（図３０、図３２）には、横型の接合型電界効果トランジスタ（１６０、２３０）と、外部から電圧が印加される中継配線（２１７）との間に接続され絶縁膜内に設けられた第１の抵抗素子（１２１，２１６）とを備えた半導体装置が記載されている。
　本願発明と引用文献１に記載された発明を対比すると、本願発明が、第１抵抗素子を接合型電界効果トランジスタ上に設けた点で相違する。
　しかしながら、引用文献２（図１２）に、抵抗素子を接合型電界効果トランジスタ上に設ける技術が記載されており、
　引用文献１に記載された半導体装置において、上記技術を適用することは、当業者が容易になし得たものと認める。
　　　　　　　　　　　　　＜引用文献等一覧＞
１.特許第５１０４８７８号公報
２.特開２００８−１５３６３６号公報」
第３　本願発明
　本願に係る発明は、本手続補正により補正された特許請求の範囲に記載された事項により特定される、以下のとおりのものである（以下、請求項１ないし１７に係る発明を、それぞれ「本願発明１」ないし「本願発明１７」という。）。
「【請求項１】
　半導体基板の上部に形成された、横型の接合型電界効果トランジスタと、
　前記接合型電界効果トランジスタ上に設けられた絶縁膜と、
　前記絶縁膜内に設けられた中継配線と、
　前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッドと、
　前記接合型電界効果トランジスタ上において、前記接合型電界効果トランジスタのドレインと前記中継配線との間に接続され前記絶縁膜内に設けられた第１の抵抗素子と、
　を備え、前記第１の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されることを特徴とする半導体装置。
　　【請求項２】
　前記絶縁膜内に抵抗分圧回路を構成する第２の抵抗素子および第３の抵抗素子を備え、
　前記第１の抵抗素子、前記第２の抵抗素子および前記第３の抵抗素子は、内側から前記第１の抵抗素子、前記第２の抵抗素子、前記第３の抵抗素子の順で連続して形成された平面形状が渦巻き状であることを特徴とする請求項１に記載の半導体装置。
　　【請求項３】
　第１導電型の半導体基板の上部に形成された第２導電型のドリフト領域と、
　前記ドリフト領域に接続されたドレイン電極と、
　前記ドリフト領域に接して前記ドリフト領域の周りの前記半導体基板の上部に設けられた第２導電型のソース領域と、
　前記ドリフト領域に接して前記半導体基板の上部に配置された第１導電型のゲート領域と、
　前記ドリフト領域の表面上に形成された絶縁膜と、
　前記ゲート領域に接続されたゲート電極と、
　前記ソース領域に接続されたソース電極と、
　前記絶縁膜内に設けられた中継配線と、
　前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッドと、
　前記ドリフト領域上において、前記ドレイン電極と前記中継配線との間に接続され、前記絶縁膜内に埋め込まれた第１の抵抗素子と、
　を備え、前記第１の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されることを特徴とする半導体装置。
　　【請求項４】
　前記ドレイン電極と前記ドリフト領域との第１の接続箇所、前記中継配線と前記第１の抵抗素子との第２の接続箇所の平面形状は、内側から前記第１の接続箇所、前記第２の接続箇所の順で配置されることを特徴とする請求項３に記載の半導体装置。
　　【請求項５】
　前記絶縁膜内に埋め込まれ抵抗分圧回路を構成する第２の抵抗素子を備え、
　前記第２の抵抗素子の一端が前記中継配線に電気的に接続されたことを特徴とする請求項３又は請求項４に記載の半導体装置。
　　【請求項６】
　前記絶縁膜内に埋め込まれ前記抵抗分圧回路を構成する第３の抵抗素子を更に備え、
　前記第３の抵抗素子の一端が前記第２の抵抗素子の他端と接続し、この接続箇所と接続する中間タップ配線を備えたことを特徴とする請求項５に記載の半導体装置。
　　【請求項７】
　前記第２の抵抗素子および第３の抵抗素子の平面形状は、内側から前記第２の抵抗素子、前記第３の抵抗素子の順で連続して形成された渦巻き状であることを特徴とする請求項６に記載の半導体装置。
　　【請求項８】
　前記第１の抵抗素子、前記第２の抵抗素子および前記第３の抵抗素子の平面形状は、内側から前記第１の抵抗素子、前記第２の抵抗素子、前記第３の抵抗素子の順で連続して形成された渦巻き状であることを特徴とする請求項６に記載の半導体装置。
　　【請求項９】
　前記絶縁膜内に埋め込まれ抵抗分圧回路を構成する第２の抵抗素子を備え、
　前記第２の抵抗素子の一端が前記ドレイン電極に電気的に接続されることを特徴とする請求項３又は請求項４に記載の半導体装置。
　　【請求項１０】
　前記絶縁膜内に埋め込まれ前記抵抗分圧回路を構成する第３の抵抗素子を備え、
　前記第３の抵抗素子の一端が前記第２の抵抗素子の他端と接続し、この接続箇所と接続する中間タップ配線を備えたことを特徴とする請求項９に記載の半導体装置。
　　【請求項１１】
　前記第２の抵抗素子および第３の抵抗素子の平面形状は、内側から前記第２の抵抗素子、前記第３の抵抗素子の順で連続して形成された渦巻き状であることを特徴とする請求項１０に記載の半導体装置。
　　【請求項１２】
　前記第１の抵抗素子、前記第２の抵抗素子および前記第３の抵抗素子の平面形状は、内側から前記第１の抵抗素子、前記第２の抵抗素子、前記第３の抵抗素子の順で連続して形成された渦巻き状であることを特徴とする請求項１０に記載の半導体装置。
　　【請求項１３】
　前記ドリフト領域と前記ドレイン電極に挟まれる領域に前記半導体基板の表面層に形成された前記ドリフト領域より不純物濃度の高い第２導電型のドレイン領域を、更に備えることを特徴とする請求項３乃至請求項１２のいずれか一項に記載の半導体装置。
　　【請求項１４】
　前記ソース電極は、
　前記ソース領域の一部分に接続された第１のソース電極と、
　前記ソース領域の残りの部分に接続された第２のソース電極と、
　を備えたことを特徴とする請求項３乃至請求項１２のいずれか一項に記載の半導体装置。
　　【請求項１５】
　前記ソース領域が、前記ドリフト領域の周りに複数形成され、前記ゲート領域は、前記複数のソース領域および前記ドリフト領域に接してこれらを囲むように形成されていることを特徴とする請求項３乃至１２のいずれか一項に記載の半導体装置。
　　【請求項１６】
　前記請求項１乃至請求項１２のいずれか一項に記載の半導体装置を有することを特徴とするスイッチング電源用制御ＩＣ。
　　【請求項１７】
　前記請求項１乃至請求項１２のいずれか一項に記載の半導体装置を有することを特徴とするスイッチング電源装置。」
第４　引用文献について
１　引用例１について
（１）引用例１の記載
　原査定の理由に引用された、特許第５１０４８７８号公報（以下、「引用例１」という。）には、図面とともに、以下のことが記載されている。（なお、下線は、当審において付与した。以下、同じ。）
ア　「【００５４】
　
図２は、この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。図３は、図２に示した半導体装置を切断線Ｘ−Ｘ’で切断した断面図である。
半導体装置２００は、第１抵抗１２１とスイッチ１４０（図１参照）を一体型にした高耐圧高抵抗一体型のＭＯＳＦＥＴである。
【００５５】
　半導体装置２００は、一体的に構成された抵抗部２１０とＭＯＳＦＥＴ２２０を備えている。抵抗部２１０は第１抵抗１２１に相当する。ＭＯＳＦＥＴ２２０はスイッチ１４０に相当する。抵抗部２１０は、Ｐ型半導体基板２１１と、Ｎ型ドリフト層２１２と、第１ドレインＮ+層２１３と、第１酸化膜２１４と、第１絶縁膜２１５と、高耐圧高抵抗素子２１６と、第１メタル配線２１７と、第２メタル配線２１８と、を備えている。
【００５６】
　Ｐ型半導体基板２１１は半導体内にＰ型（第１導電型）の不純物を添加して形成された基板である。Ｎ型ドリフト層２１２（第１拡散層）は、半導体内にＮ型（第２導電型）の不純物を添加して形成された拡散層である。
Ｎ型ドリフト層２１２は、Ｐ型半導体基板２１１の表面層の一部に形成されている。
【００５７】
　
Ｎ型ドリフト層２１２は、Ｐ型半導体基板２１１に平面形状がたとえば円状をなすように形成されている。
【００５８】
　
第１酸化膜２１４は、Ｎ型ドリフト層２１２において第１ドレインＮ
+
層２１３が形成されていない領域の上に形成されている。
第１絶縁膜２１５は、Ｎ型ドリフト層２１２と第１酸化膜２１４を覆うように形成されている。
【００５９】
　
高耐圧高抵抗素子２１６は、第１絶縁膜２１５における第１酸化膜２１４上の領域に埋め込まれている。高耐圧高抵抗素子２１６は、平面形状がたとえば渦巻き形状をなすように形成されている。
【００６０】
　
内側のリング状の端部において第１メタル配線２１７とのコンタクト部２１７ｂを複数形成する。
【００６１】
　
第１メタル配線２１７（第１電極）は、第１絶縁膜２１５上に形成されている。第１メタル配線２１７は、高電圧ライン１１０（図１参照）に接続されている。また、第１メタル配線２１７は、第１絶縁膜２１５を貫通する第１ドレインコンタクト部２１７ａおよび高耐圧高抵抗コンタクト部２１７ｂを有している。
【００６２】
　第１ドレインコンタクト部２１７ａは、第１ドレインＮ+層２１３に接続されている。第１ドレインＮ+層２１３には、交流電圧を整流した電圧または直流電圧が第１メタル配線２１７を介して印加される。
高耐圧高抵抗コンタクト部２１７ｂは、高耐圧高抵抗素子２１６の内側の端部（一端）に接続されている。
【００６３】
　第１メタル配線２１７は、平面形状がたとえば円状をなすように形成されている。高耐圧高抵抗素子２１６の内側の端部をリング状に形成する場合、高耐圧高抵抗コンタクト部２１７ｂの平面形状は、リング状に形成してもよいし、リング状に複数個互いに離間して形成してもよい。
【００６４】
　第２メタル配線２１８（第２電極）は、第１絶縁膜２１５上に形成されている。また、第２メタル配線２１８は、第１絶縁膜２１５を貫通する高耐圧高抵抗コンタクト部２１８ａおよび第２ドレインコンタクト部２１８ｂを有している。高耐圧高抵抗コンタクト部２１８ａは、高耐圧高抵抗素子２１６の外側の端部（他端）に接続されている。
【００６５】
　第２メタル配線２１８は、平面形状がたとえば第１メタル配線２１７を囲む円環状をなすように形成されている。高耐圧高抵抗素子２１６の内側の端部をリング状に形成する場合、高耐圧高抵抗コンタクト部２１７ｂの平面形状は、リング状に形成してもよいし、リング状に複数個互いに離間して形成してもよい。
【００６６】
　ＭＯＳＦＥＴ２２０は、抵抗部２１０と共有のＰ型半導体基板２１１と、Ｎ型ドレインドリフト層２２１と、第２ドレインＮ+層２２２と、抵抗部２１０と共有の第２メタル配線２１８と、Ｐベース層２２３と、ソースＮ+層２２４と、第２酸化膜２２５と、ゲート酸化膜２２６と、ゲート電極２２７と、第２絶縁膜２２８と、第３メタル配線２２９と、を備えている。
【００６７】
　Ｎ型ドレインドリフト層２２１（第２拡散層）は、Ｐ型半導体基板２１１の表面層の一部に形成されている。Ｎ型ドレインドリフト層２２１は、Ｎ型ドリフト層２１２から離れて形成されている。
Ｎ型ドレインドリフト層２２１は、平面形状がたとえばＮ型ドリフト層２１２を囲む円環状をなすように形成されている。
【００６８】
　
第２ドレインＮ
+
層２２２（第６拡散層）は、Ｎ型ドレインドリフト層２２１の表面層の一部に形成されている。第２ドレインＮ
+
層２２２は、平面形状がたとえば第１酸化膜２１４を囲む円環状をなすように形成されている。
【００６９】
　Ｐベース層２２３（第３拡散層）は、Ｐ型半導体基板２１１の表面層の一部に形成されている。Ｐベース層２２３は、Ｎ型ドレインドリフト層２２１と接し、かつＮ型ドリフト層２１２から離れて形成されている。Ｐベース層２２３は、平面形状がたとえばＮ型ドレインドリフト層２２１を囲む円環状をなすように形成されている。Ｐベース層２２３は、チャネルが形成されるチャネル領域となる。Ｐベース層２２３のイオン注入濃度はたとえば１．５×１０13〜２．５×１０13／ｃｍ2程度である。
【００７０】
　ソースＮ+層２２４（第４拡散層）は、Ｐベース層２２３の表面層の一部に形成されている。ソースＮ+層２２４は、Ｎ型ドレインドリフト層２２１から離れて形成されている。ソースＮ+層２２４は、平面形状がたとえばＰベース層２２３のチャネル領域を囲む円環状をなすように形成されている。
【００７１】
　第２酸化膜２２５は、Ｎ型ドレインドリフト層２２１において第２ドレインＮ+層２２２が形成されていない領域の上に形成されている。第２酸化膜２２５は、平面形状がたとえば第２ドレインＮ+層２２２を囲む円環状をなすように形成されている。第２酸化膜２２５の厚みはたとえば４０００〜８０００Å程度である。ゲート酸化膜２２６は、Ｐベース層２２３の、ソースＮ+層２２４とＮ型ドレインドリフト層２２１の間の領域の上と、Ｎ型ドレインドリフト層２２１の第２酸化膜２２５が形成されていない領域の上とにまたがって形成されている。
【００７２】
　ゲート電極２２７（第３電極）は、ゲート酸化膜２２６の上に形成されている。また、ゲート電極２２７は、切換部１５０（図１参照）に接続された端子２２７ａを有する。また、ゲート電極２２７は、ゲート酸化膜２２６の上から、第２酸化膜２２５の一部の上まで形成されている。
第２絶縁膜２２８は、Ｎ型ドレインドリフト層２２１、Ｐベース層２２３、第２酸化膜２２５およびゲート電極２２７の表面を覆うように形成されている。
【００７３】
　第３メタル配線２２９（第４電極）は、第２絶縁膜２２８上に形成されている。また、第３メタル配線２２９は、制御部１３０（図１参照）に接続された端子２２９ａを有している。また、第３メタル配線２２９は、第２絶縁膜２２８を貫通するソースコンタクト部２２９ｂを有している。ソースコンタクト部２２９ｂは、ソースＮ+層２２４に接続されている。」
イ　「【０１２１】
（実施の形態７）
　図１９は、図３に示した半導体装置の変形例を示す断面図である。図１９において、図３に示した構成と同様の構成については同一の符号を付して説明を省略する。図３に示した半導体装置２００において、第５メタル配線７０１、第６メタル配線７０２および第７メタル配線７０３を設けてもよい。
【０１２２】
　
第１メタル配線２１７、第２メタル配線２１８および第３メタル配線２２９の表面には、第３絶縁膜７０４が形成されている。第５メタル配線７０１は、第１メタル配線２１７の上に形成され、第３絶縁膜７０４を貫通するコンタクト部によって第１メタル配線２１７と電気的に接続されている。
【０１２３】
　第６メタル配線７０２と第７メタル配線７０３とは、お互いに離れて形成されている。そして、第６メタル配線７０２と第７メタル配線７０３との距離は、第２メタル配線２１８と第３メタル配線２２９の距離よりも狭く形成されている。その理由は、次の通りである。ＭＯＳＦＥＴ２２０において、メタル配線上に形成されるパッシベーション膜（図示省略）の表面では、可動イオンが蓄積されることによりソース・ドレイン間の等電位分布に歪みが生じる。第６メタル配線７０２と第７メタル配線７０３を設けてソース・ドレイン間のメタル配線の開口部を少なくし、ソース・ドレイン間の等電位分布の歪みを抑制することにより、電界集中を起こりにくくすることができるからである。また、第６メタル配線７０２と第７メタル配線７０３とは、電界集中が起こらない程度に離すことが好ましい。
【０１２４】
　第５メタル配線７０１と第６メタル配線７０２とはお互いに離れて形成されている。また、第５メタル配線７０１と第６メタル配線７０２とは、等電位分布の歪みに起因する電界集中が起こらない程度に離すことが好ましい。第５メタル配線７０１と第６メタル配線７０２との距離は、第１メタル配線２１７と第２メタル配線２１８との距離以上としてもよい。その理由は、抵抗部２１０では、高耐圧高抵抗素子２１６が形成されていることで、パッシベーション膜の表面に蓄積される可動イオンの影響が小さいからである。
【０１２５】
　このように、実施の形態７にかかる半導体装置２００によれば、実施の形態１にかかる半導体装置２００と同様の効果を得ることができる。また、ＭＯＳＦＥＴ２２０のソース・ドレイン間の等電位分布の歪みを抑制することができ、電界集中を起こりにくくすることができる。」
ウ　「【０１７７】
（実施の形態１２）
　
図３０は、図１に示した半導体装置の変形例を示す回路図である。
【０１７８】
　第５抵抗１２３は、図２４と同様に接続される。起動素子１６０は、第１抵抗１２１と、たとえば起動回路を接続する接続端子との間に直列に接続されている。起動素子１６０は、接続端子を介してたとえばＶＣＣ端子に電流を供給している。起動素子１６０は、たとえばノーマリーオン型のＪＦＥＴでできている。
【０１７９】
　起動素子１６０を構成するＪＦＥＴにおいて、そのドレイン端子には第１抵抗１２１が接続されており、そのソース端子にはたとえば起動回路を接続する接続端子が備えられている。ＪＦＥＴのゲート端子は接地されている。また、スイッチ１４０を構成するＭＯＳＦＥＴと並列に接続されている。このＪＦＥＴは、ＭＯＳＦＥＴおよび第１抵抗１２１と一体的に構成された半導体装置２００（図３１〜図３３参照）として構成されている。
【０１８０】
　図３１は、この発明の実施の形態１２にかかる半導体装置の要部を示す平面図である。図３２は、図３１に示した半導体装置を切断線Ａ−Ｏで切断した断面図である。図３３は、図３１に示した半導体装置を切断線Ｃ−Ｃ’で切断した断面図である。図３１に示した半導体装置を切断線Ｂ−Ｏで切断した断面図は、図５と同様である。実施の形態１２において、図５に示した構成と同様の構成については同一の符号を付して説明を省略する。実施の形態１１においては、一体的に形成された第１抵抗１２１およびスイッチ１４０と分けて起動素子１６０を形成した構成の半導体装置２００について説明したが、半導体装置２００を、第１抵抗１２１、スイッチ１４０および起動素子１６０（図３０参照）を一体型にした高耐圧高抵抗一体型のＭＯＳＦＥＴとしてもよい。このＭＯＳＦＥＴの一部にはＪＦＥＴが形成されている。図示していないが、切換部１５０、制御部１３０および第２抵抗１２２も同一半導体基板上に形成される。
【０１８１】
　半導体装置２００は、一体的に構成された抵抗部２１０、ＭＯＳＦＥＴ２２０（図５参照）およびＪＦＥＴ２３０を備えている。抵抗部２１０は第１抵抗１２１に相当する。ＭＯＳＦＥＴ２２０はスイッチ１４０に相当する。ＪＦＥＴ２３０は、起動素子１６０に相当する。ＭＯＳＦＥＴ２２０が構成されている部分の半導体装置２００は、図５と同様の構成である。第３高電圧印加層５０１は、ＭＯＳＦＥＴ２２０にのみ形成されている。ＪＦＥＴ２３０が構成されている切断線Ａ−Ｏの半導体装置２００の抵抗部２１０は、図５と同様の構成である。
【０１８２】
　
ＪＦＥＴ２３０は、抵抗部２１０と共有のＰ型半導体基板２１１と、Ｎ型ドレインドリフト層２２１と、第２ドレインＮ
+
層２２２と、抵抗部２１０と共有の第２メタル配線２１８と、ソースＮ
+
層２２４と、第２酸化膜２２５と、ゲート電極２２７と、第２絶縁膜２２８と、第８メタル配線９０１と、を備えている。
【０１８３】
　
ソースＮ
+
層２２４（第４拡散層）は、Ｎ型ドレインドリフト層２２１の表面層の一部に形成されている。第２酸化膜２２５は、Ｎ型ドレインドリフト層２２１において第２ドレインＮ
+
層２２２およびソースＮ
+
層２２４が形成されていない領域の上に形成されている。ゲート電極２２７（第３電極）は、第２酸化膜２２５の上に形成されている。
【０１８４】
　
第８メタル配線９０１（第５電極）は、第２絶縁膜２２８上に形成されている。また、第８メタル配線９０１は、たとえば起動回路（図３０参照）に接続された端子９０１ａを有している。また、第８メタル配線９０１は、第２絶縁膜２２８を貫通するソースコンタクト部９０２を有している。ソースコンタクト部９０２は、ソースＮ
+
層２２４に接続されている。
【０１８５】
　
実施の形態１２において、高耐圧高抵抗素子２１６は、実施の形態１と同様に、たとえば渦巻き状に形成されている。
【０１８６】
　このように、実施の形態１２にかかる半導体装置２００によれば、実施の形態１および実施の形態１１と同様の効果を得ることができる。また、第１抵抗１２１、スイッチ１４０および起動素子１６０が一体的に構成された半導体基板２００として構成することで、実施の形態１１よりも制御ＩＣの素子面積を小さくすることができる。」
エ　図１９
オ　図３２
（２）　引用例１発明について
　上記（１）ア，ウおよびオの記載から、引用例１には、実質的に次の発明（以下、「引用例１発明」という。）が記載されているものと認められる。
「Ｐ型半導体基板２１１と、
　前記Ｐ型半導体基板２１１に平面形状がたとえば円状をなすように形成されたＮ型ドリフト層２１２と、
　前記Ｎ型ドリフト層２１２の上に形成された第１酸化膜２１４と、
　前記Ｎ型ドリフト層２１２と前記第１酸化膜２１４を覆うように形成された第１絶縁膜２１５と、
　前記第１絶縁膜２１５における前記第１酸化膜２１４上の領域に埋め込まれた、平面形状がたとえば渦巻き形状をなすように形成された高耐圧高抵抗素子２１６と、
　前記第１絶縁膜２１５上に形成され、高電圧ライン１１０に接続されるとともに、高耐圧高抵抗素子２１６の内側の端部（一端）に接続された第１メタル配線２１７（第１電極）と、
　ＪＦＥＴ２３０であって、
　　前記Ｐ型半導体基板２１１上の、平面形状が前記Ｎ型ドリフト層２１２を囲む円環状をなすＮ型ドレインドリフト層２２１と、
　　前記Ｎ型ドレインドリフト層２２１の表面層の一部に、平面形状が前記第１酸化膜２１４を囲む円環状をなすように形成された第２ドレインＮ+層２２２と
　　前記第２ドレインＮ+層２２２と接続され、前記高耐圧高抵抗素子２１６と共有の第２メタル配線２１８と、
　　前記Ｎ型ドレインドリフト層２２１の表面層の一部に形成されたソースＮ+層２２４と、
　　前記Ｎ型ドレインドリフト層２２１において前記第２ドレインＮ+層２２２および前記ソースＮ+層２２４が形成されていない領域の上に形成された第２酸化膜２２５と、
　　前記第２酸化膜２２５の上に形成されたゲート電極２２７（第３電極）と、
　　ソースＮ+層２２４に接続された第８メタル配線９０１（第５電極）とで構成された、
　ＪＦＥＴ２３０と、
　前記Ｎ型ドレインドリフト層２２１、前記第２酸化膜２２５および前記ゲート電極２２７の表面を覆うように形成された第２絶縁膜２２８と、
　を有する、半導体装置。」
（３）　引用例１記載事項について
　上記（１）イおよびエの記載から、引用例１には、実質的に次の事項（以下、「引用例１記載事項」という。）が記載されているものと認められる。
「半導体装置において、第１メタル配線２１７、第２メタル配線２１８および第３メタル配線２２９の表面には、第３絶縁膜７０４が形成され、第５メタル配線７０１は、第１メタル配線２１７の上に形成され、第３絶縁膜７０４を貫通するコンタクト部によって第１メタル配線２１７と電気的に接続されていること。」
２　引用例２について
（１）引用例２の記載
　原査定の理由に引用された、特開２００８−１５３６３６号公報（以下、「引用例２」という。）には、図面とともに、以下のことが記載されている。
ア　「【００８７】
　
図１１は、この発明の実施の形態２にかかる半導体装置の要部を示す平面図である。また、図１２、図１３および図１４は、それぞれ、図１１に示す半導体装置を切断線Ｘ−Ｘ'、Ｙ−Ｙ'およびＺ−Ｚ'で切断した断面図である。
【００８８】
　図１１〜図１４に示すように、
ゲート領域１０２となるｐウェル領域が、ｐ基板１０１の表面層に選択的に形成されている。ゲート領域１０２は、チャネルが形成されるチャネル領域となる。また、ｐ基板１０１の表面層には、ドリフト領域１０３となる低濃度のｎウェル領域が、ゲート領域１０２の一部に所定の幅で入り込むように選択的に形成されている。
【００８９】
　
ドレイン領域１０５となる高濃度のｎウェル領域は、ソース領域１０４と対向して、ｐ基板１０１の表面層の、ソース領域１０４から離れた箇所に選択的に形成されている。ソース領域１０４は、ドレイン領域１０５から等間隔となる円周上に形成されている。
【００９０】
　
なお、ドレイン領域１０５は形成しなくてもよい。この場合、ドリフト領域１０３がドレイン電極配線１１０と接続される。
【００９１】
　ドリフト領域１０３がゲート領域１０２に接する箇所には、制御電極としてゲートポリシリコン電極１０７がゲート領域１０２とドリフト領域１０３に跨がるように形成されている。ソース領域１０４が形成されている箇所では、ゲートポリシリコン電極１０７は、ドリフト領域１０３上の厚さ６０００Å程度のＬＯＣＯＳ酸化膜１０８上に形成されている。
ＬＯＣＯＳ酸化膜１０８、ゲートポリシリコン電極１０７、ゲート領域１０２、ソース領域１０４およびドレイン領域１０５の上には、層間絶縁膜１０９が設けられている。
【００９２】
　
ドレイン領域１０５とゲート領域１０２またはソース領域１０４との間の領域において、層間絶縁膜１０９内には、高耐圧高抵抗素子１２１が埋め込まれている。
【００９３】
　ゲート電極配線１０６は、ドレイン領域１０５、ドリフト領域１０３およびソース領域１０４を取り囲むように、ゲート領域１０２の上に形成されている。ゲート電極配線１０６は、層間絶縁膜１０９を貫通するゲートコンタクト部１１４およびポリシリコンコンタクト部１１５を介してゲート領域１０２およびゲートポリシリコン電極１０７に電気的に接続されている。ゲート電極配線１０６は、常に接地される。
【００９４】
　ドレイン電極配線１１０は、層間絶縁膜１０９を貫通するドレインコンタクト部１１６を介してドレイン領域１０５に電気的に接続されている。ドレイン領域１０５は、第１のＪＦＥＴ８１および第２のＪＦＥＴ８２に共通のドレイン領域であり、ドレイン電極配線１１０は、起動回路４１のＶＨ端子６１に接続される。
【００９５】
　第１のソース電極配線１１１は、層間絶縁膜１０９を貫通するソースコンタクト部１１７を介して例えば７個のソース領域１０４に電気的に接続されている。第１のソース電極配線１１１が電気的に接続された７個のソース領域１０４は、前記第１のＪＦＥＴ８１のソース領域となる。第２のソース電極配線１１２は、層間絶縁膜１０９を貫通するソースコンタクト部１１８を介して例えば別の１個のソース領域１０４に電気的に接続されている。
【００９６】
　第２のソース電極配線１１２が電気的に接続された１個のソース領域１０４は、第２のＪＦＥＴ８２のソース領域となる。なお、ここでは、８個のソース領域１０４を７個と１個に分けたが、これに限らず、どのような組み合わせであってもよい。起動電流を確保するためには、第１のＪＦＥＴ８１のソース領域の数が、第２のＪＦＥＴ８２のソース領域の数よりも多いことが望ましい。また、第１のＪＦＥＴ８１と第２のＪＦＥＴ８２を別の素子として形成してもよい。
【００９７】
　例えば、図１１の構成において、第１のソース電極配線１１１と第２のソース電極配線１１２を接続して第１のＪＦＥＴ８１と高耐圧高抵抗素子１２１を集積させたものとし、別の領域に第２のＪＦＥＴ８２のみを形成する。また、前述したように、第２のＪＦＥＴ８２を形成しない場合は、第１のソース電極配線１１１と第２のソース電極配線１１２を接続して第１のＪＦＥＴ８１と高耐圧高抵抗素子１２１を集積させたものとする。
【００９８】
　高耐圧高抵抗素子１２１の外側の終端は、層間絶縁膜１０９に設けられた第１の高耐圧高抵抗コンタクト部１２４を介して第１の抵抗接続配線１２２に電気的に接続されている。高耐圧高抵抗素子１２１において、その外側の終端よりも手前側の部分は、層間絶縁膜１０９に設けられた第２の高耐圧高抵抗コンタクト部１２５を介して第２の抵抗接続配線１２３に電気的に接続されている。高耐圧高抵抗素子１２１の最も内側の輪の部分は、層間絶縁膜１０９に設けられた第３の高耐圧高抵抗コンタクト部１２６を介してドレイン電極配線１１０に電気的に接続されている。
【００９９】
　第１の抵抗接続配線１２２は、常に接地される。第２の抵抗接続配線１２３は、ＢＯ端子６２に接続される。従って、高耐圧高抵抗素子１２１において、第３の高耐圧高抵抗コンタクト部１２６から第２の高耐圧高抵抗コンタクト部１２５までが、ＶＨ端子６１に接続される側の抵抗７３に相当し、第２の高耐圧高抵抗コンタクト部１２５から第１の高耐圧高抵抗コンタクト部１２４までが、接地される側の抵抗７４に相当する。
【０１００】
　本実施の形態では、高耐圧高抵抗素子１２１は、抵抗７３と抵抗７４を起動素子６５の上に配置したが、抵抗７３のみを起動素子６５の上に形成し、抵抗７４を起動素子６５の上以外の領域に形成することもできる。ＶＨ端子６１に５００Ｖの電圧が印加される場合、抵抗７３はＶＨ端子６１に直接接続されるため５００Ｖの耐圧を有する必要があるが、抵抗７４は５Ｖ程度電圧が印加される程度である。よって、抵抗７４は、半導体基板上に数百Å程度の厚さの層間絶縁膜を形成した上に形成することができ、一般的な薄膜抵抗を形成するプロセスにより形成することができる。
【０１０１】
　５００Ｖの耐圧の高耐圧高抵抗素子を、本実施の形態のように起動素子６５の上に形成せずに半導体基板上のＬＯＣＯＳ酸化膜上に形成しようとすると、ＬＯＣＯＳ酸化膜にかけられる電界強度を３ＭＶ／ｃｍとすると１．７μｍの厚さが必要となる。このような厚いＬＯＣＯＳ酸化膜を形成するには時間を要する。また、高耐圧高抵抗素子を形成し、その上に層間絶縁膜を形成後、層間絶縁膜にコンタクト部を形成する際に、半導体基板に達する他のコンタクト部１１６，１１８と同時に形成することは困難であり、別々に形成すると工程が増えてしまう。また、起動素子の形成領域とは別の形成領域を確保する必要があり、チップ面積が増加する。
【０１０２】
　上述した構成の起動素子６５では、高耐圧化のための構造をゲート領域１０２とドリフト領域１０３の接合が担当し、大電流のための構造をソース領域１０４が担当するように役割分担しているので、高耐圧化と低オン抵抗化を両立することができる。ドレイン領域１０５に電圧が印加されるとドレイン電流が放射状に流れる。ソース領域１０４が正電位にバイアスされ、この電位が上昇してある電位になるとドリフト領域１０３が空乏層によりカットオフされ、ドレイン電流が遮断される。この実施の形態では、ドレイン−ソース間は、主にゲート領域１０２とドリフト領域１０３の接合により、例えば５００Ｖ以上の耐圧を持つように設計される。」
イ　図１２
ウ　図１３
（２）引用例２記載事項について
　上記（１）の記載から、引用例２には、実質的に次の事項（以下、「引用例２記載事項」という。）が記載されているものと認められる。
「半導体装置において、
　ｐ基板１０１と、
　前記ｐ基板１０１の表面層に選択的に形成された、ゲート領域１０２となるｐウェル領域と、
　ｐ基板１０１の表面層に、前記ゲート領域１０２の一部に所定の幅で入り込むように選択的に形成された、低濃度のｎウェル領域であるドリフト領域１０３と、
　ソース領域１０４と対向して、ｐ基板１０１の表面層の、ソース領域１０４から離れた箇所に選択的に形成された、高濃度のｎウェル領域であるドレイン領域１０５と、
　前記ドレイン領域１０５と接続された、ドレイン電極配線１１０と、
　前記ドレイン領域１０５から等間隔となる円周上に形成された、ソース領域１０４と、
　前記ゲート領域１０２、前記ソース領域１０４および前記ドレイン領域１０５の上に設けられた、層間絶縁膜１０９と、
　前記層間絶縁膜１０９のドレイン領域１０５とゲート領域１０２またはソース領域１０４との間の領域に埋め込まれた、高耐圧高抵抗素子１２１と
　を有すること。」
第５　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用例１発明とを対比すると次のことがいえる。
ア　引用例１発明の「半導体装置」は、本願発明１の「半導体装置」に相当する。
イ　引用例１発明は、「前記Ｐ型半導体基板２１１上の、平面形状が前記Ｎ型ドリフト層２１２を囲む円環状をなすＮ型ドレインドリフト層２２１と、前記Ｎ型ドレインドリフト層２２１の表面層の一部に、平面形状が前記第１酸化膜２１４を囲む円環状をなすように形成された第２ドレインＮ+層２２２と、前記第２ドレインＮ+層２２２と接続され、前記高耐圧高抵抗素子２１６と共有の第２メタル配線２１８と、前記Ｎ型ドレインドリフト層２２１の表面層の一部に形成されたソースＮ+層２２４と、前記Ｎ型ドレインドリフト層２２１において前記第２ドレインＮ+層２２２および前記ソースＮ+層２２４が形成されていない領域の上に形成された第２酸化膜２２５と、前記第２酸化膜２２５の上に形成されたゲート電極２２７（第３電極）とで構成された」「ＪＦＥＴ２３０」を有しているから、本願発明１の「半導体基板の上部に形成された、横型の接合型電界効果トランジスタ」と同様の構成を有していると認められる。
ウ　引用例１発明の「第２の絶縁膜２２８」は「前記Ｎ型ドレインドリフト層２２１、前記第２酸化膜２２５および前記ゲート電極２２７の表面を覆うように形成され」ており、また、「第１絶縁膜２１５」と「第２絶縁膜２２８」は、同じ層に形成された絶縁膜であるから、引用例１発明の「第１絶縁膜２１５」と「第２絶縁膜２２８」は、本願発明１の「前記接合型電界効果トランジスタ上に設けられた絶縁膜」に相当する。
エ　引用例１発明の「前記第１絶縁膜２１５上に形成され、高電圧ライン１１０に接続されるとともに、高耐圧高抵抗素子２１６の内側の端部（一端）に接続された第１メタル配線２１７（第１電極）」は、本願発明１の「前記絶縁膜内に設けられた中継配線」と、「前記絶縁膜に設けられた中継配線」である点で共通する。
オ　引用例１発明の「高耐圧高抵抗素子２１６」は、「前記第１酸化膜２１４上の領域に埋め込まれ」ており、また、「第１メタル配線２１７（第１電極）」と内側の端部（一端）と接続されているとともに、「前記第２ドレインＮ+層２２２」と「第２メタル配線２１８」を介して接続されているから、本願発明１の「前記接合型電界効果トランジスタ上において、前記接合型電界効果トランジスタのドレインと前記中継配線との間に接続され前記絶縁膜内に設けられた第１の抵抗素子」に相当する。
カ　そうすると、本願発明１と引用例１発明は、以下の点で一致し、また、相違する。
［一致点］
「半導体基板の上部に形成された、横型の接合型電界効果トランジスタと、
　前記接合型電界効果トランジスタ上に設けられた絶縁膜と、
　前記絶縁膜に設けられた中継配線と、
　前記接合型電界効果トランジスタ上において、前記接合型電界効果トランジスタのドレインと前記中継配線との間に接続され前記絶縁膜内に設けられた第１の抵抗素子と、
　を備える、
　半導体装置。」
［相違点１］
　本願発明１の「中継配線」が「前記絶縁膜内に設けられ」ているのに対して、引用例１発明はそうでない点。
［相違点２］
　本願発明１は「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備え、該「パッド」は「前記第１の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されることを特徴と」しているのに対して、引用例１発明は対応する構成を有していない点。
（２）相違点についての当審判断
　［相違点２］について以下に検討する。
　引用例１発明の「第１メタル配線２１７（第１電極）」は、「高電圧ライン１１０に接続され」ているが、本願発明１の「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備えるようにすることが自明であるとは、言えない。
　また、仮に「パッド」を介して外部から電圧が印加されようにしたとしても、その「パッド」の構成について、「前記第１の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置される」ようにすることが、自明であるとは言えない。
　さらに、引用例１記載事項および引用例２記載事項には、［相違点２］に係る「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備え、該「パッド」は「前記第１の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されること」は記載されていないから、引用例１記載事項および引用例２記載事項から、引用例１発明において、［相違点２］に係る構成を採用することが容易であるとも言えない。
　そして、本願発明１は、［相違点２］に係る構成を採用することで、「【００３１】
　つぎに、過電圧が図７に示すＶＨ端子６１に印加された場合を説明する。
過電圧がＶＨ端子６１に印加されると、起動回路４１ａのＶＨ端子６１にボンディングワイヤを介して接続されているパッド５０４から、ビア部５０２と中継配線１１０ａおよびコンタクト部１２６ａを経由して抵抗素子１２１ｂに過電流が流れる。抵抗素子１２１ｂに流れた過電流は電位降下しながらコンタクト部１２６からドレイン電極配線１１０を通り、コンタクト部１２８を介してドレイン領域１０５に流入する。このようにドレイン領域１０５には、常に抵抗素子１２１ｂを通して過電圧が印加されるため、直接過電圧がドレイン領域１０５に印加される場合よりも抵抗素子１２１ｂによって低下した（抑制された）電圧が印加されるため、本発明の第１の実施形態に係る半導体装置１００の過電圧耐量が向上する。
　そうすると、［相違点２］に係る構成は、引用例１および２に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。
　したがって、本願発明１は、他の相違点について検討するまでもなく、引用例１および２に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。
２　本願発明３について
（１）対比
　本願発明３と引用例１発明とを対比すると次のことがいえる。
ア　引用例１発明の「Ｐ型半導体基板２１１」，「Ｎ型ドレインドリフト層２２１」，「第２メタル配線２１８」，「ソースＮ+層２２４」，「ゲート電極２２７（第３電極）」，「第８メタル配線９０１（第５電極）」，および，「高耐圧高抵抗素子２１６」は、それぞれ本願発明３の「第１導電型の半導体基板」，「第２導電型のドリフト領域」，「ドレイン電極」，「第２導電型のソース領域」，「ゲート電極」，「ソース電極」，および，「第１の抵抗素子」に相当する。
イ　本願発明３の「絶縁膜」は、「前記ドリフト領域の表面上に形成され」ており、また、「中継配線」を「前記絶縁膜内に設け」たものである。
　そして、発明の詳細な説明【００２３】に「ドリフト領域１０３上には、図６に示すように、厚さ６０００Å程度のＬＯＣＯＳ酸化膜１０８が形成されている。」と記載されているように、「前記ドリフト領域の表面上に形成された絶縁膜」は、「ＬＯＣＯＳ酸化膜１０８」しかない。
　加えて、「中継配線」について、発明の詳細な説明【００２６】に「層間絶縁膜１０９の上には、ゲート電極配線１０６、第１および第２のソース電極配線１１２，１１３、中継配線１１０ａおよびドレイン電極配線１１０等の金属配線が形成されている。」と記載され、さらに、発明の詳細な説明【００２８】に「ゲート電極配線１０６，中継配線１１０ａおよびドレイン電極配線１１０上には第２の層間絶縁膜５０１が形成される。」と記載されているように、「中継配線」を「絶縁膜内に設け」た絶縁膜は、「層間絶縁膜１０９」および「第２の層間絶縁膜５０１」しかない。
　してみると、本願発明３の「前記ドリフト領域の表面上に形成され」ており、また、「中継配線」を「前記絶縁膜内に設け」た「絶縁膜」は、発明の詳細な説明の「ＬＯＣＯＳ酸化膜１０８」、「層間絶縁膜１０９」および「第２の層間絶縁膜５０１」であると認められる。
　引用例１発明の「前記Ｎ型ドレインドリフト層２２１において前記第２ドレインＮ+層２２２および前記ソースＮ+層２２４が形成されていない領域の上に形成された第２酸化膜２２５」は、「Ｎ型ドレインドリフト層２２１」上に形成されているから、本願発明の詳細な説明の「ＬＯＣＯＳ酸化膜１０８」に対応する。
　引用例１発明の「第２の絶縁膜２２８」は「前記Ｎ型ドレインドリフト層２２１、前記第２酸化膜２２５および前記ゲート電極２２７の表面を覆うように形成され」ており、また、「第１絶縁膜２１５」と「第２絶縁膜２２８」は、同じ層に形成された絶縁膜であるともに、本願発明３の「中継配線」に相当する「第１メタル配線２１７（第１電極）」が、「第１絶縁膜２１５」上に形成されているから、引用例１発明の「第１絶縁膜２１５」および「第２絶縁膜２２８」は、本願発明の詳細な説明の「層間絶縁膜１０９」に対応する。
　そうすると、引用例１発明の「第２酸化膜２２５」、「第１絶縁膜２１５」および「第２絶縁膜２２８」は、本願発明３の「絶縁膜」に相当する。
　そして、引用例１発明の「前記第１絶縁膜２１５上に形成され、高電圧ライン１１０に接続されるとともに、高耐圧高抵抗素子２１６の内側の端部（一端）に接続された第１メタル配線２１７（第１電極）」は、本願発明３の「前記絶縁膜内に設けられた中継配線」と、「前記絶縁膜」「に設けられた中継配線」である点で共通する。
ウ　そうすると、本願発明３と引用例１発明は、以下の点で一致し、また、相違する。
［一致点］
「第１導電型の半導体基板の上部に形成された第２導電型のドリフト領域と、
　前記ドリフト領域に接続されたドレイン電極と、
　前記ドリフト領域に接して前記ドリフト領域の周りの前記半導体基板の上部に設けられた第２導電型のソース領域と、
　前記ドリフト領域の表面上に形成された絶縁膜と、
　ゲート電極と、
　前記ソース領域に接続されたソース電極と、
　前記絶縁膜に設けられた中継配線と、
　前記ドリフト領域上において、前記ドレイン電極と前記中継配線との間に接続され、前記絶縁膜内に埋め込まれた第１の抵抗素子と、
　を備る半導体装置。」
［相違点１］
　本願発明３は「前記ドリフト領域に接して前記半導体基板の上部に配置された第１導電型のゲート領域」を有しているのに対して、引用例１発明は対応する構成が明記されていない点。また、そのため、本願発明３の「ゲート電極」は、「前記ゲート領域に接続さ」れているのに対して、引用例１発明はそのようになっていない点。
［相違点２］
　本願発明３は「中継配線」が「前記絶縁膜内に設けられ」ているのに対して、引用例１発明はそうでない点。
［相違点３］
　本願発明３は「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備え、該「パッド」は「前記第１の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されることを特徴と」しているのに対して、引用例１発明は対応する構成を有していない点。
（２）相違点についての当審判断
　［相違点３］について以下に検討する。
　引用例１発明の「第１メタル配線２１７（第１電極）」は、「高電圧ライン１１０に接続され」ているが、本願発明３の「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備えるようにすることが自明であるとは、言えない。
　また、仮に「パッド」を介して外部から電圧が印加されようにしたとしても、その「パッド」の構成について、「前記第１の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置される」ようにすることが、自明であるとは言えない。
　さらに、引用例１記載事項および引用例２記載事項には、［相違点３］に係る「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備え、該「パッド」は「前記第１の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置されること」は記載されていないから、引用例１記載事項および引用例２記載事項から、引用例１発明において、［相違点３］に係る構成を採用することが容易であるとも言えない。
　そして、本願発明３は、［相違点３］に係る構成を採用することで、「【００３１】
　つぎに、過電圧が図７に示すＶＨ端子６１に印加された場合を説明する。
過電圧がＶＨ端子６１に印加されると、起動回路４１ａのＶＨ端子６１にボンディングワイヤを介して接続されているパッド５０４から、ビア部５０２と中継配線１１０ａおよびコンタクト部１２６ａを経由して抵抗素子１２１ｂに過電流が流れる。抵抗素子１２１ｂに流れた過電流は電位降下しながらコンタクト部１２６からドレイン電極配線１１０を通り、コンタクト部１２８を介してドレイン領域１０５に流入する。このようにドレイン領域１０５には、常に抵抗素子１２１ｂを通して過電圧が印加されるため、直接過電圧がドレイン領域１０５に印加される場合よりも抵抗素子１２１ｂによって低下した（抑制された）電圧が印加されるため、本発明の第１の実施形態に係る半導体装置１００の過電圧耐量が向上する。
　そうすると、［相違点３］に係る構成は、引用例１および２に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。
　したがって、本願発明３は、他の相違点について検討するまでもなく、引用例１および２に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。
３　本願発明２および本願発明４ないし１７について
　本願発明２は、本願発明１を引用しており、また、本願発明４ないし１５は、本願発明３を引用しており、さらに、本願発明１６および１７は、本願発明１又は３を引用しているから、本願発明２および本願発明４ないし１７は、本願発明１又は３の発明特定事項を全て有する発明である。
　してみれば、本願発明１および３が引用例１および２に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明２および４ないし１７も、引用例１および２に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
第６　原査定についての判断
　本手続補正により、本願発明１ないし１７は、「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備え、該「パッド」は「前記第１の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置される」という技術的事項を有するものとなった。
　当該「前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッド」を備え、該「パッド」は「前記第１の抵抗素子の外周端は、前記パッドの外周端よりも内側に配置される」ことは、前記「第５」で検討したとおり、原査定における引用例１および２には記載されておらず、本願優先日前における周知技術でもないので、本願発明１ないし１７は、当業者であっても、原査定における引用文献１および２に基づいて容易に発明できたものではない。したがって、原査定を維持することはできない。
第７　当審の拒絶理由についての概要
１　当審拒絶理由の概要
　平成２９年５月２９日付で当審より通知した拒絶理由の概要は、次のとおりである。
「この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。 
　 
　　　　　　　　　　　　　　　　　　記　 
　請求項１および３に記載された 
「前記第１の抵抗素子の外周端は、前記中継配線の外周端よりも内側に配置されること」
とは、発明の詳細な説明の如何なる記載に対応するのかわからない。 
　即ち、例えば図５によると、「中継配線１１０ａ」の外周は四角の形状をしており、その外周の内、「半導体装置１００」の中心に近い「外周端」は、図６を見ると「抵抗素子１２１ｂの外周端」よりも内側に配置されているから、発明の詳細な説明に記載された発明は、「前記第１の抵抗素子の外周端は、前記中継配線の外周端よりも内側に配置されること」と同様の構成を有しているとは認められない。 
　したがって、補正後の請求項１および３に記載された発明は、発明の詳細な説明に記載したものであるとは言えない。 
　また、補正後の請求項１および３を引用する請求項２および、４ないし１７に記載された発明も、同様の理由により、発明の詳細な説明に記載したものであるとは言えない。
＜補正の示唆＞ 
　上記拒絶理由は、請求項１および３の 
 「前記第１の抵抗素子の外周端は、前記中継配線の外周端よりも内側に配置されること」
を 
 「前記第１の抵抗素子の外周端は、前記
パッド
とすることにより解消されます。 
　なお、上記の補正の示唆は、法律的効果を生じさせるものではなく、拒絶理由を解消するための一案です。どのように補正・主張・立証を行うかは、請求人が決定すべきものです。」
第８　当審の拒絶理由（特許法第３６条第６項第１号）について
　当審拒絶理由で拒絶の理由を示した、補正前の請求項１および３は、本手続補正により
「【請求項１】
　半導体基板の上部に形成された、横型の接合型電界効果トランジスタと、
　前記接合型電界効果トランジスタ上に設けられた絶縁膜と、
　前記絶縁膜内に設けられた中継配線と、
　前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッドと、
　前記接合型電界効果トランジスタ上において、前記接合型電界効果トランジスタのドレインと前記中継配線との間に接続され前記絶縁膜内に設けられた第１の抵抗素子と、
　を備え、前記第１の抵抗素子の外周端は、前記
パッド
「【請求項３】
　第１導電型の半導体基板の上部に形成された第２導電型のドリフト領域と、
　前記ドリフト領域に接続されたドレイン電極と、
　前記ドリフト領域に接して前記ドリフト領域の周りの前記半導体基板の上部に設けられた第２導電型のソース領域と、
　前記ドリフト領域に接して前記半導体基板の上部に配置された第１導電型のゲート領域と、
　前記ドリフト領域の表面上に形成された絶縁膜と、
　前記ゲート領域に接続されたゲート電極と、
　前記ソース領域に接続されたソース電極と、
　前記絶縁膜内に設けられた中継配線と、
　前記絶縁膜上に設けられ、前記中継配線と電気的に接続され、外部から電圧が印加されるパッドと、
　前記ドリフト領域上において、前記ドレイン電極と前記中継配線との間に接続され、前記絶縁膜内に埋め込まれた第１の抵抗素子と、
　を備え、前記第１の抵抗素子の外周端は、前記
パッド
となったから、本手続補正により、平成２８年１１月８日付の手続補正書は、特許法第３６条第６項第１号に規定する要件を満たさないとの、当審拒絶理由で示した理由は解消した。
第９　むすび
　以上のとおり、原査定の理由によって、本願を拒絶することはできない。
　他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。