(57)【要約】【課題】共振周波数を高めるために、メガヘルツ及びギガヘルツ帯の基本固有振動数を有するマイクロ及びナノメータサイズの共振器における機械素子操作の計測性を向上させること。また相補型金属酸化膜半導体（ＣＭＯＳ）回路との集積化を容易に行うこと。【解決手段】下部電極１、１ａ、１ｂ、上部電極層２、下部電極１、１ａ、１ｂと上部電極層２との間に配置された誘電体層３を有するマイクロフリップ型ナノ・マイクロ機械素子であって、この誘電体層３と上部電極層２とは層状体４を形成し、この層状体４は誘電体層３の側部に水平陥凹部５を、また、ギャップ５ａを形成する陥凹部５の上方に薄肉の張出部６をそれぞれ有し、この張出部６はギャップ５ａの上方に延在するマイクロフラップ６ａを形成する。【選択図】図１
2007533186.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電材料の下部電極（１、１ａ、１ｂ）と、
上層厚さ（ｕｔ）を有する第２の導電材料の上部電極層（２）と、
誘電体層厚さ（ｏｔ）を有し、前記上部電極層（２）の下方に接触して配置された誘電体材料の誘電体層（３）とを有し、
前記誘電体層（３）と前記上部電極層（２）とが本体幅（ｂｗ）、本体長（ｂｌ）、及び本体厚（ｂｔ）を有する層状体（４）を構成するマイクロフラップ型ナノ・マイクロ機械素子であって、
前記層状体（４）は前記誘電体層（３）の側部に水平陥凹部（５）と、前記陥凹部（５）上に前記上部電極層（３）の張出部（６）とを有し、
前記下部電極（１、１ａ、１ｂ）の少なくとも一部は、前記陥凹部（５）が前記張出部（６）と前記下部電極（１）の前記一部との間にギャップ厚さ（ｇｔ）のギャップ（５ａ）を形成するように、前記張出部の横方向部分の少なくとも一部の下方に位置しており、
前記ギャップ（５ａ）上方に前記張出部（６）の前記横方向部分が、マイクロフラップ幅（ｆｗ）、マイクロフラップ厚さ（ｆｔ）、及びマイクロフラップ長（ｆｌ）の共振マイクロフラップ（６ａ）を形成して成る、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項２】
請求項１記載の素子において、
前記下部電極（１）は下部電極厚さ（ｌｔ）を有する下部電極層（１ａ）であり、
前記下部電極層（１ａ、１ｂ）は底部基板（７）上に配置され、
前記ギャップ（５ａ）は前記下部電極層（１ａ、１ｂ）と前記層状体（４）の前記マイクロフラップ（６ａ）との間に位置し、
前記ギャップ厚さ（ｇｔ）は前記マイクロフラップを形成する前記張出部（６）と前記下部電極層（１ａ、１ｂ）との間隔に対応して成る、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項３】
請求項２記載の素子において、下部電極層（１ａ）は前記底部基板の表面全体の上に延在して成る、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項４】
請求項１記載の素子において、
前記下部電極（１）はドープ基板シート（１）であり、
前記ギャップ（５ａ）は前記マイクロフラップ（６ａ）と前記ドープ基板シート（１）との間に位置し、
前記ギャップ厚さ（ｇｔ）は、前記ドープ基板シート（１）と前記層状体（４）の前記マイクロフラップ（６ａ）との間隔である、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項５】
請求項１乃至４の何れか１項に記載の素子において、前記層状体（４）は、第１の本体部分（４ａ）と第２の本体部分（４ｂ）とを有し、前記マイクロフラップ（６ａ）は前記第１の本体部分から水平に延び、前記第２の本体部分（４ｂ）は前記第１の本体部分（４ａ）に隣接しており、前記第１の本体部分（４ａ）は前記マイクロフラップ幅（ｆｗ）と等しい幅を有して成る、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項６】
請求項２記載の素子において、前記層状体（４）は、第１の本体部分（４ａ）と第２の本体部分（４ｂ）とを有し、前記マイクロフラップ（６ａ）は前記第１の本体部分から水平に延び、前記第２の本体部分（４ｂ）は前記第１の本体部分（４ａ）に隣接しており、前記第１の本体部分（４ａ）は前記マイクロフラップ幅（ｆｗ）と等しい幅を有し、更に、前記下部電極層（１ａ）は、前記底部基板７上であって、前記第１の本体部分（４ａ）の下方であり、且つ実質的に前記第２の本体部分（４ｂ）の下方でない位置に配置されて成る、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項７】
請求項２記載の素子において、前記下部電極層（１ａ）は前記誘電体層（３）の下方には存在しない、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項８】
請求項５又は６記載の素子において、前記層状体（４）の前記第２の本体部分（４ｂ）は、前記マイクロフラップ幅（ｆｗ）より小さい幅（ｂｗ）を有して成る、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項９】
請求項７記載の素子において、マイクロフラップ幅（ｆｗ）は、第１の本体部分（４ａ）及び前記マイクロフラップ（６ａ）が前記第２の本体部分（４ｂ）を越えて横方向に突出するようにされて成る、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項１０】
請求項１乃至９の何れか１項に記載の素子において、前記マイクロフラップ幅（ｆｗ）は、０．１乃至１０００μｍである、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項１１】
請求項１乃至４の何れか１項に記載の素子において、前記マイクロフラップ長（ｆｌ）は、０．０１乃至１００μｍである、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項１２】
請求項１記載の素子において、前記マイクロフラップ厚さ（ｆｔ）は、０．０１乃至１００μｍである、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項１３】
請求項１記載の素子において、前記ギャップ厚さ（ｇｔ）は、０．００１乃至１０μｍである、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項１４】
請求項１記載の素子において、前記本体厚さ（ｂｔ）は、０．０１乃至１００μｍである、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項１５】
請求項２又は３記載の素子において、前記下部電極厚さ（ｌｔ）は、０．００１乃至１０００μｍである、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項１６】
請求項１乃至３、又は６の何れか１項に記載の素子において、前記下部電極（１ａ、１ｂ）はドープ多結晶シリコンである、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項１７】
請求項１又は４に記載の素子において、前記下部電極（１）はドープシリコン塊である、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項１８】
請求項１又は４に記載の素子において、前記平坦な下部電極（１）は、金属及びその合金から成るグループから選択されてなる、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項１９】
請求項１記載の素子において、前記誘電体層（３）は、金属酸化物から選択される誘電体材料である、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項２０】
請求項１９記載の素子において、前記誘電体層（３）は、酸化アルミニウム又は酸化ゲルマニウムの何れかである、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項２１】
請求項１記載の素子において、前記誘電体層（３）は、酸化ケイ素である、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項２２】
請求項１記載の素子において、前記上部電極層（２）は、ドープシリコン塊、ドープシリコン、ドープ炭化ケイ素、ドープ多結晶ダイヤモンド、又はドープ多結晶シリコンの何れかである、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項２３】
請求項１記載の素子において、前記上部電極層（２）は、金属である、マイクロフラップ型ナノ・マイクロ機械素子。
【請求項２４】
請求項１乃至２２の何れか１項記載のマイクロフラップ型ナノ・マイクロ機械素子の製造方法であって、
誘電体層材料（３’）を下部電極材料（１’、１ｂ’）の少なくとも一部の領域上に付与する第１の工程と、
上部電極層材料（２’）を前記誘電体層材料（３’）上に付与する第２の工程と、
少なくとも前記上部電極層材料（２’）及び前記誘電体層材料（３’）を所望のパターンにパターニングする第３の工程とを有し、
前記第３の工程は、
前記上部電極材料（２’）を上部電極（２）の最終的な形状にパターニングする工程と、
前記誘電体層材料（３’）を、前記上部電極層（２）の最終形状に実質的に対応する中間形状にする工程と、
酸化物材料を前記下部電極材料（１'、１ｂ）の前記一部の領域の上方に位置する前記誘電体層材料（３’）の少なくとも一方の側部から取り除き、前記水平陥凹部（５）を前記誘電体層材料（３’）の前記少なくとも一方の側部に設け、これにより前記層状体（４）を形成する工程とを有し、
前記層状体（４）は、前記陥凹部（５）上に突出する前記上部電極層（２）の張出部（６）と、前記張出部（６）と前記酸化物材料が取り除かれた前記下部電極材料（１'、１ｂ）の前記一部の領域との間の前記ギャップ（５ａ）とを有し、
前記下部電極材料（１'、１ｂ）の前記一部の領域は、前記ギャップ（５ａ）の下方に位置する前記下部電極（１、１ａ、１ｂ）の少なくとも前記部分となり、前記張出部（６）は前記マイクロフラップ（６ａ）を形成する、製造方法。
【請求項２５】
請求項２４記載の方法において、前記上部電極層材料（２’）はフォトリソグラフィ及び乾式エッチングによりパターニングされ、誘電体層材料（３’）は湿式エッチングによりパターニングされる、製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路の技術分野に属し、特にナノ・マイクロサイズの高周波機械共振器に属する。
【背景技術】
【０００２】
電子技術の分野において、従来、高周波機械共振器は大きさ、電力、及びコストを最小限にするとともに、機能を最大にするのに適した方法であると考えられてきた。近年、メガヘルツ及びギガヘルツ帯の基本固有振動数を有するマイクロ及びナノメータサイズの素子が、そのような目的で開発されてきた。そのような素子のサイズを最小化することによって、バネ定数と比較した実効質量がかなり減少し、これにより共振周波数が高まる。
【０００３】
そのような素子の寸法を減少させることは、所望の周波数に到達するために必要であるが、発信振幅がｎｍ又はこれより小さい範囲であるため、機械素子の動作の計測可能性がこのための主要な問題であった。
【０００４】
この問題を解決するために、磁気作用を生じる手段によって効率的な読み出しを行うことが試みられてきた。この場合、梁に振動電流を流して大きなローレンツ力を与えることにより共振器を励起する。そして、梁全体の起磁力を計測することにより、読み出しを行う。しかし、これには、共にヘリウム温度（４．８Ｋ）を要する大きな磁界と低電流検出が必要となるという不利益がある。この例は、Ｙ．Ｔ．ヤング等による「単結晶シリコン炭化物ナノ電気機械システム」応用物理論文集７８（２）第１６２乃至第１６４ページ（２００１年）や、Ａ．Ｎ．クレランド等による「Ｓｉ結晶塊製高周波ナノメータサイズ機械共振子」応用物理論文集６９（２８）第２６５３乃至第２６５５ページ（１９９６年）に開示されている。
【０００５】
他にも、容量性の読み出し系を用い、低温を用いない読み出しの改良の試みが、例えば、Ｓ．ポーカマリ等による「１００ナノメータ以下の垂直容量ギャップを有するＳＯＩベースＨＦ及びＶＨＦ単結晶シリコン共振器」変換器の現状’０３第８３７乃至第８４０ページ（２００３年）や、ワング、Ｚ．レン等による「自動調心１．１４ＧＨｚ振動ラジアルモード円盤形共振子」変換器の現状’０３第９４７乃至第９５０ページ（２００３年）等に開示されている。これらの試みは、共振している機械構造体と固定されている対向電極との間の容量変化の計測による機械動作の計測に基づいている。これによれば、低温での動作を回避することができるが、現在のところ、非常に低い電流信号が計測されているだけであり、放射状振動円盤共振子に基づくこれらの素子の製造は非常に複雑であって、それらを集積回路と共に集積化することは困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、マイクロ及びナノメータ尺度のサイズの容量性ベースの素子であって、製造が容易であり、ＧＨｚレンジの共振周波数を有し、素子によって生じる電流が改善された素子を提供することによって、従来の技術における上記の欠点を克服することである。
【０００７】
また、本発明の更なる目的は、機械的動作が室温で測定可能であり、集積回路とモノリシック集積化せずに相補型金属酸化膜半導体（ＣＭＯＳ）回路と容易に集積化可能な容量性ベースの素子を提供することである。
【０００８】
また、本発明の更なる目的は、上記の特徴を有する容量性ベースの素子を製造する方法である。
本発明のその他の目的及び利点は以下の記載より明らかとなろう。
【課題を解決するための手段】
【０００９】
本発明は、以下のマイクロフラップ型ナノ・マイクロ機械素子によって上記の目的を達成する。すなわち、下部電極と、上層厚さを有する上部電極層と、誘電体層厚さを有し、下部電極と上部層との間に配置された誘電体層とを有し、誘電体層と上部電極層とが本体幅、本体長、及び本体厚を有する層状体を構成し、前記層状体は誘電体層の側部に水平陥凹部と、陥凹部上に上部電極層の張出部とを有する。その陥凹部はギャップ厚さを有するギャップを形成する。張出部はギャップ上方に延在するマイクロフラップを形成し、このマイクロフラップはマイクロフラップ幅、マイクロフラップ厚さ、及びマイクロフラップ長を有し、張出部はマイクロフラップ長を規定する長さを有する。
【００１０】
ここで用いられている、「マイクロフリップ型ナノ・マイクロ機械素子」という用語は、上記のマイクロフリップを有する素子であり、マイクロフリップは電流が供給されると機械共振子として動作し、そのサイズはマイクロ、更にはナノメータの範疇である。
【００１１】
本発明の素子において、下部電極はドープ多結晶シリコンの層などの導電性塗膜であってもよく、このドープ多結晶シリコンはＣＭＯＳ互換性の点で特に適している。また、ドープ多結晶ダイヤモンド、ドープ炭化ケイ素（ＳｉＣ）のような材料も底部基板に好適に塗布される。底部基板は誘電体その他の材料である。又は、ドープシリコンの中から選択されるドープ基板でもよく、一般的には、金属など、いかなる導電性材料でもよい。上部電極層は金属、ドープ多結晶シリコン、ドープシリコン塊、ドープ多結晶ダイヤモンド、ドープ炭化ケイ素（ＳｉＣ）、など、いかなる導電材料でもよい。一方、下部電極と上部電極とに挟まれた誘電体層は、金属酸化物、例えば、酸化アルミニウム、酸化ゲルマニウム、酸化ケイ素などのような誘電体材料から成る。概して、ＣＭＯＳ技術において用いられている材料や他の材料定数を有する材料が本発明の素子において使用可能である。
【００１２】
本発明によれば、マイクロフラップ幅は０．１μｍから１０００μｍの範囲、マイクロフラップ長（ｆｌ）は０．０１μｍから１００μｍの範囲、及びマイクロフラップ厚さは０．００１μｍから１０μｍの範囲であってもよい。本体厚さは０．０１μｍから１００μｍの範囲であってもよい。下部電極が塗膜である場合には、その厚さは０．００１μｍから１０００μｍの範囲であってもよい。
【００１３】
本発明の素子の実施形態において、下部電極は底部基板上にギャップが下部電極層と層状体の張出部との間に位置するように配置された下部電極層であり、この層状体はギャップ上に張り出したマイクロフラップを形成している。ギャップ厚さは、従って、マイクロフラップを形成する張出部と底部基板上に残っている下部電極との間隔に対応している。この場合、マイクロフラップの厚さは従って、層状体の本体厚さからギャップ厚さを差し引いたものとなる。
【００１４】
本発明の他の実施形態において、下部電極は底部基板上に配置された下部電極層であり、下部電極層は誘電体層下方部分を除く全ての領域において底部基板から削除され。これにより、ギャップは底部基板と、ギャップ上方に張り出しているマイクロフラップを形成する層状体の張出部との間に位置する。この場合、ギャップ厚さは底部基板と張出部との間隔となる。
【００１５】
本発明の素子の更に他の実施形態においては、下部電極はドープ基板シートであり、ギャップが層状体の張出部とドープ基板シートとの間に位置するようになされる。この場合、ギャップ厚さはドープ基板シートとマイクロフラップを形成している層状体の張出部との間隔となる。そのドープ領域が下方へ延びてマイクロフラップの下部に達していれば、ドープシートは上部電極層のパターンと異なるパターンを有することが可能となる。また、シリコン基板の特定の領域のみにドーピングを行うことも可能である。
【００１６】
層状体は第１の本体部分と第２の本体部分とを有してもよい。マイクロフラップはこの第１の本体部分から水平方向に延在しており、第２の本体部分は第１の本体部分と隣接している。また、この場合、第１の本体部分はマイクロフラップ幅と等しい幅を有している。層状体の第２の本体部分はマイクロフラップ幅より小さい幅を有していてもよく、この場合にはマイクロフラップは横方向に第２の本体部分の一方又は両方の側部を越えて突出する。そして、マイクロフラップを含む層状体は、上平面図においてＬ又はＴ形状を呈する。下部電極がドープ多結晶シリコンの層などの下部電極層である場合には、下部電極層は底部基板上であって、第１の本体部分の下方であり、且つ実質的に第２の本体部分の下方ではない位置に置かれてもよい。
【００１７】
明らかなように、本発明の素子においては、マイクロフラップはマイクロフラップ幅、マイクロフラップ長、及びマイクロフラップ厚さを有する共振構造である。片持ち梁の共振周波数を求める等式を考慮すると、共振周波数がフラップの幅に依存せず、その長さ、厚さ及び材料定数に依存することが更にはっきり分かる。
【数１】
2007533186.tif 000003
ここに、ｔはマイクロフラップ厚さ、ｌはマイクロフラップ長である。
【００１８】
更に、そのような構造のバネ定数は、以下の等式からも証明されるように、フラップ幅に線形依存する。
【数２】
2007533186.tif 000004
ここに、ｔはマイクロフラップ厚さ、ｌはマイクロフラップ長、ｗはマイクロフラップ幅である。
【００１９】
幅を増加することにより、マイクロフラップと底部基板との間の静的な静電容量は増加するが、共振周波数はこれにより影響を受けない。バネ定数も増加するので、Ｓ．ポーカマリ等による「１００ナノメータ以下の縦型容量性ギャップを有するＳＯＩベースのＨＦ及びＶＨＦ単結晶シリコン共振子」変換器の現状、’０３、第８３７乃至８４０ページ（２００３年）及びワング、Ｚ．レン等による「自動調心１．１４ＧＨｚ振動ラジアルモード円盤形共振子」変換器の現状’０３第９４７乃至第９５０ページ（２００３年）によれば、空気中でのＱファクタもまた上昇する。ここで、幅の増加に伴ってバネ定数が増加したとしても、静電気力もまたマイクロフラップ幅に線形依存することから、マイクロフラップを振動させるのに必要な動作電圧は増加しないことに留意されたい。
【００２０】
これに関連して、本発明の素子の振動は横方向ではなく、縦方向であるので、素子の側壁の構造は重要ではなく、このことは従来の放射型又は横型共振子とは逆であることに留意されたい。
【００２１】
以上に述べた事実に鑑みれば、本発明の素子において、高周波共振子と静止電極との間の静的な静電容量は、特にギャップ厚さが１００ｎｍより小さい場合には増加する。容量性の摂動はこのようにシステムの容量を最小化する必要なく十分に計測が可能である。更に、素子の単純化によって、層の追加を行うことなく、ＣＭＯＳ回路と容易に集積化を行うことができ、また、非常に少ない処理工程によって実現することができる。本発明の素子はこのように、ＣＭＯＳと完全に集積化できるＱファクタの高い機械共振子に特に適しており、これにより、設計の基本骨格を他の微小電気機械システム（ＭＥＭＳ）をＣＭＯＳに集積化するために用いることも可能であり、これにより、より高速で、より低価格の、そしてより機能的な電気的、機械的電子機器用部品を得ることができる。
【００２２】
上記のマイクロフラップ型ナノ・マイクロ機械素子は以下の工程を有する簡素な方法により製造することができる。すなわち、誘電体層材料を下部電極材料の少なくとも一部の領域上に付与する第１の工程と、上部電極層材料を上記の誘電体層材料上に被着させる第２の工程と、少なくとも上部電極材料及び誘電体材料を所望のパターンにパターニングする第３の工程とである。本発明の方法によれば、上記第３の工程は、上部電極層材料を上部電極の最終的な形状にパターニングする工程と、誘電体層材料を上部電極層の最終形状に実質的に対応する中間形状にする工程と、酸化物材料を下部電極材料の上記一部の領域の上方に位置する誘電体層材料の少なくとも一方の側部から取り除き、水平陥凹部を誘電体層材料の上記少なくとも一方の側部に設け、これにより層状体を形成する工程とを有する。これにより、層状体が、陥凹部上方に突出した上部電極層の張出部と、この張出部と酸化物材料が取り除かれた下部電極材料の上記一部の領域との間のギャップとを有して形成される。これにより、下部電極材料の上記一部の領域は、少なくとも、上記ギャップの下部に位置する下部電極の上記部分となり、張出部はマイクロフラップを形成する。
【００２３】
ＣＭＯＳ技術と相性の良い本発明の実施形態において、下部電極は、例えばドープ多結晶シリコン若しくはドープシリコンの膜、又はドープシリコンのシート等の層であることが好ましく、誘電体層は酸化ケイ素又は酸化ゲルマニウムからなることが好ましく、また、上部電極は他のドープ多結晶シリコン層であることが好ましい。
【００２４】
下部電極が下部電極層である場合は、その層は酸化ケイ素やシリコン基板などの誘電体材料からなる底部基板上に配置される。そのような下部電極層はドープ多結晶シリコンから成っていてもよく、その場合には先ず多結晶シリコンが、例えばＬＰＣＶＤ（低圧化学蒸着法）によって底部基板上に被着され、それ自体従来の技術によってドーピングされ、導電性が確保される。下部電極層は、ドープシリコンの層であってもよい。底部基板がシリコンからなる場合には、そのようなドープシリコンの層は、例えば底部基板の上部にドーピングを行い導電性を確保することによって得られる。その多結晶シリコン下部電極を特定の形状にする場合には、その多結晶シリコン下部電極にＣＭＯＳ技術において一般的な通常の紫外線リソグラフィ技術及びエッチング技術を施してもよい。
【００２５】
例えば誘電体層が酸化ケイ素からなる場合には、誘電体層はそれ自体従来の技術によって被着させるか又は成長させることができる。誘電体層材料の被着は、例えば熱酸化技術によって行うことができる。この技術には誘電体層の厚さを極めて正確に調節できるという利点がある。
【００２６】
上部電極も、従来から従来の技術を用いて被着され、さらに従来の技術を用いてドーピングが施され、導電性の確保がされてきたドープ多結晶シリコンとすることができる。多結晶シリコン上部電極層材料のパターニングはその後、例えばその材料にＣＭＯＳ技術において一般的な通常の紫外線リソグラフィ技術及び乾式異方性シリコンエッチングを施すことにより行うことができる。異方性エッチングには誘電体層材料の酸化ケイ素に影響を及ぼさないという利点がある。
【００２７】
誘電体層材料内の水平陥凹部は従来の等方性湿式化学エッチングにより実現可能である。湿式エッチングの等方性により、下部及び上部の電極層に影響を与えず、マイクロフラップを形成する上部電極の張出部は、上部電極層のエッチングが進まないことから、単純且つ正確に実現できる。
【００２８】
マイクロフラップの長さは酸化物のエッチング量により決定され、従ってナノメータの精度で非常に正確に調整できる。
【発明の効果】
【００２９】
本発明の素子はこのように、ＣＭＯＳと完全に集積化できるＱファクタの高い機械共振子に特に適しており、これにより、設計の基本骨格を他の微小電気機械システム（ＭＥＭＳ）をＣＭＯＳに集積化するために用いることも可能であり、これにより、より高速で、より低価格の、そしてより機能的な電気的、機械的電子機器用部品を得ることができる。
【００３０】
上述のように、マイクロフラップ素子およびその製造方法の本実施形態はＣＭＯＳとの相性がよく、またバッチ処理であるので高い歩留まりを容易に得ることができる。
【発明を実施するための最良の形態】
【００３１】
図１及び図２は、本発明に係る素子の第１の実施形態の概略を示す。図示のとおり、本実施形態においては、素子は厚さｌｔの下部電極１と厚さｕｔの上部電極とに挟持された誘電体層３を有している。本実施形態においては、下部電極１はドープシリコン塊の基板シート１である。本図に示された具体的なシートの形状以外にも、マイクロフラップ６ａの下部に延在する限り、ドープシートはいかなる形状であってもよい。
【００３２】
誘電体層３と上部電極層２とは、本体長ｂｌ、本体厚ｂｔ、及び本体幅ｂｗの層状体４を形成する。
【００３３】
層状体４は誘電体層３の側部に水平陥凹部５を有し、ギャップ厚ｇｔのギャップ５ａ上に上部電極層２の張出部６を有する。この張出部６はギャップ５ａ上に延在するマイクロフラップ６ａを形成する。層状体４は本体長ｂｌ’’の第１本体部分４ａを有し、マイクロフラップ６ａはこの第１本体部分から水平に延び、マイクロフラップ幅ｆｗと等しい幅を有する。第１本体部分４ａに隣接して長さｂｌ’の第２本体部分４ｂがあり、マイクロフラップ幅ｆｗより小さい幅ｂｗを有する。これにより、第１本体部分４ａ及びマイクロフラップ６ａはこの第２本体部分４ｂの両側を越えて横方向に突出することとなる。
【００３４】
マイクロフラップ６ａはマイクロフラップ幅ｆｗ、マイクロフラップ長ｆｌ、及びマイクロフラップ厚ｆｔを有する。ギャップ厚ｇｔはドープ基板シート１と、マイクロフラップ６ａを形成している上部電極２の張出部６との距離である。
【００３５】
マイクロフラップ６ａによって形成されている共振構造の共振周波数は、上記において参照した等式によれば、フラップの幅には依存せずに、その長さｆｌ、厚さｆｔ、及び材料定数に依存し、また、そのような構造のバネ定数はフラップ幅ｆｗに線形従属する。従って、幅を増すことにより、マイクロフラップと底部基板との間の静的な静電容量は、共振周波数に影響を与えずに増加し、また、バネ定数も増加することから、音響減衰は低下する。これにより、高周波共振子と静止電極との間の静的な静電容量は増加して、系の容量を最小化する必要なく、容量性の摂動が十分に計測されるようになる。
【００３６】
図３及び図４には層状体４及びマイクロフラップ６ａの構造及び寸法が図１及び図２に示す第１の実施形態と等しいが、下部電極１は底部基板７上のマイクロフラップ６ａの下部のみに塗布された下部電極層１ａとなっている。下部電極層１ａはマイクロフラップ６ａから底部基板７の外縁まで延在している。下部電極層１ａはドープ多結晶シリコンの膜であってもよい。
【００３７】
この第２の実施形態において、ギャップ厚ｇｔは下部電極層１ａと張出部６との距離であり、すなわち、本体厚ｂｔから下部層の厚さｌｔを差し引き、更にマイクロフラップ厚ｆｔを差し引いたものである。
【００３８】
図５及び図６に示す本発明の素子の第３の実施形態は、下部電極がシリコンの基板シート７の上部にドーピングを行って得られた下部電極層１ｂであることを除き、図１及び図２に示すものと同一である。下部電極層１ｂは底部基板７のドープシリコン下部電極層の上表面全体を覆って延在している。層状体４の寸法及び構造、並びにギャップ厚ｇｔは図１及び図２に示す素子と同一である。また、マイクロフラップ６ａ下方に延在する限り、本図に示す具体的なシートの形状の代えて、いかなる形状のドープシートであってもよい。
【００３９】
図７及び図８は第４の実施形態を示している。この実施形態では、層状体４の第１本体部分４ａ、すなわちマイクロフラップ６ａが第２本体部分４ｂの一方側のみを越えて突出しており、図１及び図２に示す素子がＴ形状なのに対し、素子がＬ形状であることを除き、基本構造及び寸法は図１及び図２に示す素子と同一である。
【００４０】
図９ａ乃至図９ｄには図３及び図４に示す実施形態に対応する素子をどのようにして図９ａに示す層構造Ａから得るかの例を示す。この層構造Ａは底部基板７上に被着したドープ下部電極層１ａ’（例えばドープ多結晶シリコンなど）、誘電体層材料３’（例えば酸化ケイ素など）、及び上部層材料２’（例えばドープ多結晶シリコンなど）を有している。層構造Ａは第１の方法工程及び第２の方法工程によって準備される。この第１の工程においては、ドープ下部電極層１ａ’がＬＰＣＶＤによって底部基板７上に被着され、ドーピングが行われ、標準的な紫外線リソグラフィによってパターニングされる。また、誘電体層材料３’が熱酸化により基板７及びドープ下部電極層１ａ’の両方に被着される。また、第２の工程においては、上部電極層材料２’が誘電体層材料３’上に塗布され、ドーピングが行われる。
【００４１】
上部層材料２’を紫外線リソグラフィ及び乾式異方性シリコンエッチングによりパターニングして、図３及び図４の素子の上部電極層の最終的なT形状とした後、図９ｂに示す層構造Bが得られる。その後、誘電体層材料３’が標準的な湿式等方性化学エッチングによりパターニングされ、上部電極層２と同一のT形状とされる。これにより、図９ｃに示す層構造Ｃが得られる。
【００４２】
図９ｃに示す層構造Ｃにおいて、張出部５すなわちマイクロフリップ６ａは誘電体層材料３’の側部を更なる湿式等方性化学エッチングにより取り除き、水平陥凹部５を誘電体層材料３’の側部に付与することによって形成される。これにより、図９ｄに示すように、張出部６がこの陥凹部５上に形成され、下部電極層１ａは酸化物材料から解放され、そしてそこにギャップ５ａが形成される。すなわち、上部電極層２から成るマイクロフラップ６ａは解放される。
【００４３】
図１０には本発明のマイクロフラップ型素子の第５の実施形態を示す。この素子は熱酸化物による誘電体層３であって、底部基板７上の領域に被着された誘電体層３と、ドープ多結晶シリコンによる下部電極１ｂであって、基板７上の隣接領域に被着される下部電極１ｂを有する。底部基板７は下部シリコン基板８上に配置されている。
【００４４】
ドープ多結晶シリコンから成る上部電極層２は誘電体層３上及び下部電極層１ｂの隣接部分に延在している。この下部電極層１ｂの隣接部分の近傍には、上部電極層２の上表面から持ち上がった上部電極層２の部分がある。この部分はマイクロフラップ６ａを構成する張出部６を有しており、このマイクロフラップ６ａは下部電極層１ｂ内の領域上に水平方向に突出している。これにより、マイクロフラップと下部電極層１ｂとの間にギャップ５ａが生じる。
【００４５】
図９ａ乃至図９ｄは図１０に示す素子を製造する工程の概略を示している。これらの工程は、基本的には、以下のとおりである。
【００４６】
第１に、誘電体シリコンの誘電体層７がシリコン基板８上に被着される。そして、多結晶シリコンの層が誘電体層７の表面に被着され、導電性を確保するためにドーピングを行い、紫外線リソグラフィによってパターニングされて下部電極１ｂの最終的な形状となる。その結果得られる層構造を図１１ａに示す。第２に、誘電体層材料３’が図１１ａに示す層構造の上に被着され、その上表面全体を覆う。その結果得られる構造を図１１ｂに示す。この構造において、下部電極層１ｂも誘電体層材料３’に覆われている。
【００４７】
第３に、多結晶シリコンによる上部層が図１１ｂに示す構造の上表面全体に被着され、導電性を確保するためにドーピングが施され、紫外線リソグラフィによってパターニングされて上部電極２の最終的な形状となる。これにより、図１１ｃに示す構造が得られる。以上に説明したように、紫外線リソグラフィによるパターニングは熱酸化物には影響を及ぼさない。図１１ｃから明らかなように、誘電体層材料３’は底部基板７の上表面だけでなく下部電極１ｂをも覆う。
【００４８】
図１１ｃに示す構造は、その後、湿式化学エッチングにさらされ、これにより誘電体層材料３’が底部基板７の上表面、及び下部電極層１ｂの上表面より取り除かれる。また、熱酸化物シリコン層材料３’の側部であって、上部電極層及び下部電極層（２、１ｂ）の下方部分のエッチングは進行せず、電極２、１ｂの間にギャップ５ａが形成され、また、ギャップ５ａに張り出したマイクロフラップ６ａが実現される。上記において既に説明したとおり、誘電体層３の化学等方性エッチングは多結晶シリコン層には影響を与えない。この結果得られる構造であって、図１０に示す第５の実施形態に対応する構造を図１１ｄに示す。
【００４９】
この第５の実施形態によれば、図１０又は図１、図３、図５、又は図７の何れかに示すように、下部電極層１ｂ及び底部基板７は、今度は順次接続されたマイクロフラップ型の素子（図１０において図示せず）の要素を形成する。これにより、このような順次接続されたマイクロフラップ型の素子において、図１０に示す誘電体酸化物材料である底部基板７を誘電体層として用い、下部電極層１ｂを上部電極層として用いてもよい。これは、本発明のマイクロフラップ型の素子が他のそのようなＣＭＯＳ技術の素子と容易に相互接続できることを意味している。
【００５０】
図３及び図４に示す構造を有する素子の性能を決定するために、種々の異なる寸法についての素子特性を計算し、等価集中型モデルを用いてその電気特性をモデル化した。この等価集中型モデルはアバダール、Ｇ等による「高解像度且つ高感度な質量検出のためのナノカンチレバー型共振センサーの電気機械モデル」ナノテクノロジ１２、第１００乃至第１０４ページ（２００１年）に記載されている。表１において、剛性、共振周波数、及び降伏電圧が、幅を１ミクロンから１００ミクロンまで変化させたマイクロフラップについて計算されている。降伏電圧はマイクロフラップが平行する電極側に屈曲するために必要な電圧であり、電圧動作範囲の予兆である。これらの計算において、２０ｎｍのギャップ長が用いられている。この値はＣＭＯＳプロセスにおけるＣＭＯＳ酸化物の厚みと類似の値である。
【００５１】
【表１】
2007533186.tif 000005
表１から既に明らかなように、降伏電圧は剛性の大きさが数桁増加しても一定である。
【００５２】
ＡＣ駆動周波数に対する出力電流のＳＰＩＣＥモデルを図１２に示す。結果は１００というＱファクタを用いて決定される。デイビス、Ｚ．Ｊ．等による「質量検出用ナノ共振素子の製造及び特性決定」Ｊ．Ｖａｃ．Ｔｅｃｈｎｏｌ．Ｂ，１８（２）、第６１２乃至第６１６ページ（２０００年）によれば、このＱファクタは空気中、交流電圧１Ｖ及び直流電圧１０Ｖにおける多結晶シリコン共振子の標準的な値である。図１２によれば、素子の出力電流は幅が１μｍのときの５μＡ程度から幅が１００μｍのときの数百μＡまで増加している。
【００５３】
実際の系においては系の寄生容量は非常に大きく、すなわち１ｐＦ程度であるが、図１２に対応するシミュレーションにおいては、寄生容量は含まれていない。従って、１ｐＦの寄生容量が存在するとして素子をモデル化し、その結果を図１３に示した。図１３によれば、マイクロフラップ幅が１μｍの素子においては、寄生容量によって信号がほぼ完全に吸収される一方、より大きなマイクロフラップ幅を有する素子においては、信号が寄生信号より大きいということが証明される。
【産業上の利用可能性】
【００５４】
本発明の素子はこのように、ＣＭＯＳと完全に集積化できるＱファクタの高い機械共振子に特に適しており、これにより、設計の基本骨格を他の微小電気機械システム（ＭＥＭＳ）をＣＭＯＳに集積化するために用いることも可能であり、これにより、より高速で、より低価格の、そしてより機能的な電気的、機械的電子機器用部品を得ることができる。
【図面の簡単な説明】
【００５５】
【図１】第１の実施形態に係る本発明の素子の概略を示す側面斜視図である。
【図２】図１に示す素子のＡ−Ａ’断面図である。
【図３】第２の実施形態に係る本発明の素子の概略を示す側面斜視図である。
【図４】図３に示す素子のＢ−Ｂ’断面図である。
【図５】第３の実施形態に係る本発明の素子の概略を示す側面斜視図である。
【図６】図５に示す素子のＢ−Ｂ’断面図である。
【図７】第４の実施形態に係る本発明の素子の概略を示す側面斜視図である。
【図８】図７に示す素子のＣ−Ｃ’断面図である。
【図９】図３に示す素子が、本発明の製造方法によって、層構造から始まってどのようにパターニングされるかの概略を示す図である。
【図１０】本発明の素子の第５の実施形態の概略を示す図である。
【図１１】図１０に示す素子が、本発明の製造方法によって、層構造から始まってどのようにパターニングされるかの概略を示す図である。
【図１２】マイクロフラップの幅を変化させ、寄生容量がない場合の、マイクロフラップのＡＣ駆動周波数に対する出力電流を示すグラフ図である。
【図１３】マイクロフラップの幅を変化させ、寄生容量が１ｐＦの場合の、マイクロフラップのＡＣ駆動周波数に対する出力電流を示すグラフ図である。
【符号の説明】
【００５６】
１               下部電極
１ａ、１ｂ       下部電極層
１ｂ’           下部電極層ドープコート
２               上部電極層
２’             上部電極層材料
３               誘電体層
３’             誘電体層材料
４               層状体
４ａ             第１本体部分
４ｂ             第２本体部分
５               水平陥凹部
５ａ             ギャップ
６               張出部
６ａ             マイクロフラップ
７               底部基板
８               シリコン基板
Ａ               層状構造
Ｂ               層状構造
Ｃ               層状構造
ｂｌ             本体長
ｂｌ’           第２本体部分長
ｂｌ’’          第１本体部分長
ｂｔ             本体厚
ｂｗ             本体幅
ｆｌ             マイクロフラップ長
ｆｔ             マイクロフラップ厚
ｆｗ             マイクロフラップ幅
ｇｔ             ギャップ厚
ｌｔ             下部電極厚
ｏｔ             誘電体層厚
ｕｔ             上部層厚
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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