(57)【要約】  ＭＯＳ回路の過電圧保護のための横型高電圧接合デバイスは、基板領域によって第２接合領域から分離された第１接合領域を有する基板を含む。ＭＯＳゲート電極は基板領域の上に重なり、ゲート誘電体層によってそこから分離される。ＭＯＳゲート電極の対向辺に隣接してサイドウォールスペーサが存在し、基板領域の上に重なる。基板領域は、第１および第２接合領域の間の無接合半導体領域によって画定される。入力保護回路は横型高電圧接合デバイスを使用して、電圧過渡を接地ノードに転送する。
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【特許請求の範囲】
【請求項１】
ＭＯＳ回路の過電圧保護のための横型高電圧接合デバイスであって、
基板領域によって第２接合領域から分離された第１接合領域を有する基板と、
該基板領域の上に重なり、かつゲート酸化物層によってそこから分離されたＭＯＳゲート電極と、
該ＭＯＳゲート電極の対向辺に隣接し、かつ該基板領域の上に重なる誘電体サイドウォールスペーサと、
を含み、
該基板領域が第１接合領域と第２接合領域との間の該基板の均等ドープ領域によって画定される、
デバイス。
【請求項２】
第１および第２接合領域が同一導電型の半導体材料を含む、請求項１に記載のデバイス。
【請求項３】
該第１接合領域が第１導電型の半導体材料を含み、該第２接合領域が第２導電型の半導体材料を含む、請求項１に記載のデバイス。
【請求項４】
該第１接合領域がアノードを含み、該第２接合領域がカソードを含み、該アノードおよび該カソードが反対の導電型を有する、請求項１に記載のデバイス。
【請求項５】
第１および第２接合領域を分離する基板領域が約２００ｎｍ以下の横幅を有する、請求項１に記載のデバイス。
【請求項６】
該デバイスが、第１および第２接合領域にわたって約２．５ボルトを超える電圧をサポートするように構成された、請求項１に記載のデバイス。
【請求項７】
該ゲート電極が該基板に電気的に結合される、請求項１に記載のデバイス。
【請求項８】
該ゲート酸化物層の厚さがＭＯＳ回路のゲート酸化物の厚さと事実上同一である、請求項１に記載のデバイス。
【請求項９】
電圧供給ノードおよび接地ノードと、
該電圧供給ノードおよび該接地ノードに結合されたＭＯＳ回路と、
該電圧供給ノードに結合された第１接合領域と、該接地ノードに結合された第２接合領域と、該第１および第２接合領域間の基板領域とを有するトランジスタと、
該基板領域の上に重なり、ゲート酸化物層によってそこから分離されたＭＯＳゲート電極と、
該ＭＯＳゲート電極の対向辺に隣接し、該基板領域の上に重なる誘電体サイドウォールスペーサと、
を含む入力保護回路であって、
該基板領域が、該第１および第２接合領域の間に接合の無い半導体領域をむ、入力保護回路。
【請求項１０】
該第１接合領域がカソードを含み、かつ該第２接合領域がアノードを含むように、該トランジスタが接合ダイオードとして機能する、請求項９に記載の入力保護回路。
【請求項１１】
該アノードおよび該基板領域が同一導電型の半導体材料を含む、請求項１０に記載の入力保護回路。
【請求項１２】
該第１ダイオードの該第１接合領域が電圧供給ノードに結合され、かつＮ番目のダイオードの第２該接合領域が接地ノードに結合されるように、該トランジスタが直列に接続された１個からＮ個の複数の順方向バイアスダイオードを含む、請求項１０に記載の入力保護回路。
【請求項１３】
該第１接合領域がエミッタを含み、かつ該第２接合領域がコレクタを含むように、該トランジスタが横型バイポーラトランジスタとして機能する、請求項９に記載の入力保護回路。
【請求項１４】
集積回路で高電圧処理デバイスとして使用するための並列バイポーラトランジスタであって、
第１導電型を有する基板と、
第２導電型を有し、チャネル領域によって分離される基板内のソース領域およびドレイン領域と、
該チャネル領域の上に重なり、ゲート誘電体層によってそこから分離されたゲート電極と、
を含み、
該チャネル領域が該ソース領域からドレイン領域まで延在し、
該ソース領域と該チャネル領域との間の接合がエミッタとして機能し、かつ該ドレイン領域と該チャネル領域との間の接合がコレクタとして機能し、
該チャネル領域におけるＬＤＤ延長部の不在が該チャネル領域と該ゲート電極との間の比較的低い寄生ＭＯＳキャパシタンスを提供する、
トランジスタ。
【請求項１５】
該ソース領域がＭＯＳ回路の信号ノードに結合され、該ドレイン領域がＭＯＳ回路の接地ノードに結合される、請求項１４に記載のトランジスタ。
【請求項１６】
該ゲート誘電体層の厚さがＭＯＳ回路のゲート誘電体の厚さと実質的に同一である、請求項１５に記載のトランジスタ。
【請求項１７】
該ゲート電極が、該ゲート電極の対向辺に隣接するチャネル領域の上に重なる誘電体サイドウォールスペーサをさらに含み、かつ該ゲートの該対向辺が、該ソースおよびドレイン領域から離れた箇所で該チャネル領域の上に重なる、請求項１４に記載のトランジスタ。
【請求項１８】
ＭＯＳＦＥＴが該ソースおよびドレイン領域にわたって約２．５ボルトより高い電圧をサポートするように構成される、請求項１４に記載のトランジスタ。
【請求項１９】
該ゲート電極が該基板に電気的に結合される、請求項１４に記載のトランジスタ。
【請求項２０】
該チャネル領域が、該ソース領域とドレイン領域との間の該基板の均等ドープ領域によって画定される、請求項１４に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体デバイスに関し、さらに詳しくは、バンドギャップリファレンス回路、電圧クランプ、および静電放電（ＥＳＤ）保護回路における高電圧を処理するように設計されたＭＯＳトランジスタに関する。
【背景技術】
【０００２】
ＭＯＳトランジスタを備えた設計の回路はしばしば、高電圧処理装置を必要とする。高電圧装置は、バンドギャップリファレンス回路、電圧クランプ、およびＥＳＤ保護回路のような回路の様々な部品に使用される。製造コストを低く維持し、かつ小型の回路設計を維持するために、高電圧処理装置は一般的に、ＭＯＳ回路の機能部品を製造するのに採用されるのと同じ処理工程で製造される。これは、特別な製造工程を採用して高電圧処理装置の特定の要求専用のデバイスを形成するのではなく、むしろＭＯＳトランジスタ内の本質的寄生デバイスを利用して高電圧処理機能を実行することを意味する。これは、一つには、現代のＭＯＳ回路技術で従来のバイポーラトランジスタを製造することの難しさの結果である。例えば、最新のＭＯＳ回路に使用されるレトログレードウェル構造は、レトログレードウェルをＭＯＳトランジスタと共用する縦型バイポーラトランジスタの電流利得を制限する。さらに、横型バイポーラトランジスタは、横型バイポーラトランジスタによってサポートされる高電圧によって関連ＭＯＳゲートキャパシタが損傷される場合は使用することができない。
【０００３】
多くのＭＯＳ回路では、ＥＳＤ事象によるＭＯＳ回路の損傷を防止するために、複数の高電圧処理装置が必要である。ＥＳＤ事象からＭＯＳ回路を保護するための装置には、抵抗器、直列または並列に接続されたダイオード、シリコン制御整流器、および横型バイポーラデバイスとして機能するＭＯＳトランジスタが含まれる。ＥＳＤ保護回路で使用される代表的な従来のＭＯＳデバイスを図１に示す。該ＭＯＳデバイスは、半導体基板１４内に形成されたソース領域１０およびドレイン領域１２を含む。ゲート電極１６は半導体基板１４の表面の上に重なり、ゲート酸化物層１８によってそこから分離される。サイドウォールスペーサ２０がゲート電極１６の垂直縁に隣接して存在し、またゲート酸化物層１８の上に重なる。サイドウォールスペーサ２０は酸化物層２２によってゲート電極１６から分離される。チャネル領域２４が基板１４内のソース領域１０とドレイン領域１２との間に存在する。チャネル領域２４はまた、軽ドープドレイン（ＬＤＤ）領域２６およびポケット領域２８をも含む。
【０００４】
図１に示したＭＯＳトランジスタは、高性能ＭＯＳ回路に見られる最新技術のＭＯＳトランジスタの典型である。そのようなトランジスタは一般的に１０分の数ミクロン程度のゲート長を有し、高速動作用を意図している。図１に示すＭＯＳのようなＭＯＳデバイスは、通常の動作条件下での電圧破壊を防止するように設計されている。しかし、ＥＳＤ事象中に、図１に示したＭＯＳトランジスタは、寄生横型バイポーラ機構によってかなりの電流を通電する。
【０００５】
ＭＯＳトランジスタ３０の寄生動作を図２の等価回路図に示す。ドレイン領域１０（ドレイン／コレクタ）からソース領域１２（ソース／エミッタ）へのバイポーラ電流通電が示される。ゲート電極１６は、キャパシタンスＣ１、Ｃ２、およびＣ３によって基板１４（基板／ベース）ならびにドレイン領域１０およびソース領域１２に容量結合される。キャパシタンスＣ１、Ｃ２、およびＣ３は寄生であり、ソースおよびドレイン領域１０および１２、ＬＤＤ領域２６、ならびにポケット領域２８によって基板に生成されるｐｎ接合を通して発生する。これらの寄生キャパシタンスは回路速度を低下させ、トランジスタの
破壊電圧を低減させる。
【０００６】
図１に示したトランジスタは、それは高速ＭＯＳトランジスタとして最適性能を達成するように設計されているので、いくぶん低性能のバイポーラトランジスタである。したがって、このＭＯＳトランジスタはチャネル内にＬＤＤおよびポケット領域を有し、かつ非常に短いチャネル長を有する。該ＭＯＳトランジスタはまた、適正なゲート‐ドレインオーバラップおよび非常に薄いゲート酸化物層をも有する。これらの特徴が組み合わされて、高いトランスコンダクタンスを有するＭＯＳトランジスタが生成される。同時に、改善されたＭＯＳトランジスタ性能をもたらす特徴こそが、寄生バイポーラトランジスタとして機能するＭＯＳトランジスタの能力を低減させる。図１に示したトランジスタに関連した性能の問題の幾つかを克服しようとして、チャネルのドレイン側のＬＤＤ領域を除去したトランジスタが設計されてきた。チャネルの片側のＬＤＤ領域を除去すると、寄生キャパシタンスの一部が低減されるが、ＭＯＳトランジスタは依然として、バイポーラ高電圧処理装置としての最適な性能を示さない。したがって、特殊化された製造工程に頼ることなく製造することができ、かつ高電圧過渡を処理するために横型バイポーラトランジスタとして最適に機能することのできる、横型高電圧接合デバイスの必要性が存在する。
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明によると、ＭＯＳ回路の過電圧保護のための横型高電圧接合デバイスは、基板領域によってセクション第２接合領域から分離された第１接合領域を有する基板を含む。ＭＯＳゲート電極は基板領域の上に重なり、かつゲート酸化物層によって基板領域から分離される。誘電体のサイドウォールスペーサがＭＯＳゲート電極の対向辺に隣接して存在し、これもまた基板領域の上に重なる。基板領域は、第１接合領域と第２接合領域との間の基板の均等にドープされた領域によって画定される。
【０００８】
別の実施形態では、本発明は、電圧供給ノードおよび接地ノードを含む横型高電圧を有する入力保護回路を含む。ＭＯＳ回路は電圧供給ノードおよび接地ノードに結合される。第１接合領域を有するトランジスタは電圧供給ノードに結合され、第２接合領域は接地ノードに結合される。トランジスタはまた、第１および第２接合領域の間に基板領域をも含む。ＭＯＳゲート電極は基板領域の上に重なり、かつゲート酸化物層によって基板領域から分離される。誘電体サイドウォールスペーサがＭＯＳゲート電極の対向辺に隣接して存在し、それもまた基板領域の上に重なる。基板領域は、第１および第２接合領域の間に延在する無接合半導体領域である。
【０００９】
本発明のさらに別の実施形態では、集積回路で高電圧処理装置として使用される並列バイポーラトランジスタは、第１導電型を有する基板を含む。第２導電型のソース領域およびドレイン領域は基板内に存在し、チャネル領域によって分離される。ゲート電極はチャネル領域の上に重なり、かつゲート誘電体層によってチャネル領域から分離される。チャネル領域はソース領域からドレイン領域まで延在し、ソース領域とチャネル領域との間の接合はエミッタとして機能する。また、ドレイン領域とチャネル領域との間の接合はコレクタとして機能する。チャネル領域におけるＬＤＤ延長領域がないことで、チャネル領域とゲート電極との間に比較的低い寄生ＭＯＳキャパシタンスがもたらされる。
【発明を実施するための最良の形態】
【００１０】
本発明は、ＭＯＳ技術を採用する半導体デバイスの製造工程に容易に結合することのできる横型高電圧接合デバイスを提供する。本発明によれば、横型高電圧接合デバイスは並列バイポーラトランジスタまたは接合ダイオードなどであってよい。横型高電圧接合デバイスは、デバイスのチャネル領域におけるｐｎ接合の最小化を通してベース幅を低減することにより、かつソースおよびチャネル領域のゲートオーバラップを低減することにより
、約２．５ボルトより高い電圧をシャントすることができる。本発明の一実施形態では、高電圧接合デバイスは、ＥＳＤ事象などから生じる高電圧過渡による関連回路の損傷を防止する入力保護回路の部品を形成する。
【００１１】
本発明の一実施形態に従って構成された並列バイポーラトランジスタ３２を図３に示す。並列バイポーラトランジスタ３２は、半導体基板内３８に存在するソース領域３４およびドレイン領域３６を含む。チャネル領域４０はソース領域３４をドレイン領域３６から分離する。ゲート電極４２はチャネル領域４０の上に位置し、ゲート誘電体層４４によってそこから分離される。サイドウォールスペーサ４６がゲート電極４２に隣接して存在し、またゲート誘電体層４４およびチャネル領域４０の上に重なる。誘電体封止剤層４８はサイドウォールスペーサ４６をゲート電極４２から分離する。
【００１２】
本発明によれば、半導体基板３８は、単結晶シリコン、アモルファスシリコン、エピタキシャルシリコン、ゲルマニウム、ガリウムヒ素などのような多数の様々な半導体材料の一つであってよい。さらに、ゲート電極４２はドープト多結晶シリコンまたは高融点金属シリサイドなどとすることができる。ゲート誘電体層４４は、二酸化シリコンまたは酸化シリコン‐窒化シリコン複合材料などとすることができる。ソース領域３４およびドレイン領域３６は、導電型決定ドーパントのイオン注入によって形成することが好ましい。ｎ型チャネルデバイスの場合、ソース領域３４およびドレイン領域３６は、ヒ素またはリンなどの注入によって形成される。並列バイポーラトランジスタ３２がｐ型チャネル装置である場合、ソースおよびドレイン領域は、ホウ素のようなｐ型ドーパントの注入によって形成される。サイドウォールスペーサ４６は、二酸化シリコンの化学気相成長（ＣＶＤ）とそれに続く異方性エッチングによって形成することが好ましい。
【００１３】
図示した実施形態では、基板３８はｐ型基板であり、ソース領域３４およびドレイン領域３６はｎ型領域である。したがって、ソース領域３６とチャネル領域４０の界面に第１ｐｎ接合５０が形成される。相応して、チャネル領域４０とドレイン領域３６の界面に第２ｐｎ接合５２が形成される。図３に示す例示的実施形態では、並列バイポーラトランジスタ３２はｎ型ＭＯＳトランジスタである。しかし、ソースおよびドレイン領域ならびに基板の導電型は逆にすることができ、かつ並列バイポーラトランジスタ３２をｐ型チャネルトランジスタとすることもできることを当業者は理解されるであろう。本発明によれば、ゲート誘電体層４４は、並列バイポーラトランジスタ３２が電気的に結合されるＭＯＳ回路における他のゲート酸化物層と基本的に同じ厚さを有する。
【００１４】
動作中、並列バイポーラトランジスタ３２は横型バイポーラトランジスタとして機能し、高電圧ノードに結合される。電圧は、ゲート酸化物層４４に過度の応力を与えることなく、ソース領域３４およびドレイン領域３６にわたってサポートされる。ゲート電極４２およびサイドウォールスペーサ４６をチャネル領域４０の上に直接配置し、かつＭＯＳトランジスタの性能を改善するために一般的に使用されるＬＤＤ領域およびポケット領域などの使用を回避することにより、改善された性能が並列バイポーラトランジスタ３２で実現される。従来技術のトランジスタ３０と比較して、並列バイポーラトランジスタ３２は、チャネル領域４０にｐｎ接合を二つだけ生成することにより、チャネル領域の両側に階段型ｐｎ接合を有する。並列バイポーラトランジスタ３２はより短いベース幅、およびしたがって低減されたスナップバック電圧を有することで、従来技術のＭＯＳトランジスタ３０より、電圧過渡に対する集積回路のより優れた保護をもたらす。さらに、図２にＣ１およびＣ２と示されたゲート‐ドレイン間オーバラップキャパシタンスは最小化される。これは、トランジスタに取り付けられた回路機構の性能を遅らせる寄生キャパシタンスを低減する。さらに、チャネル領域４０内の全てのＬＤＤおよびポケット領域を除去することにより、ゲート誘電体４４の寿命が大幅に増大する。
【００１５】
本発明によれば、約２００ナノメートルもしくはそれより短いチャネル長を有するようにチャネル領域４０を作製することにより、並列バイポーラトランジスタ３２の動作速度が向上する。図１に示す従来技術のトランジスタと比較して、チャネル領域４０の長さは、チャネル領域２４内のポケット領域２８どうしの間の横方向距離に対応する。したがって、本発明の横型高電圧接合デバイスがＭＯＳトランジスタである場合、関連ＭＯＳ回路に組み込まれた高性能ＭＯＳトランジスタの実効チャネル長以下のチャネル長の作製によって、高速動作が維持される。図２でＣ３として示されるゲート‐基板間キャパシタンスもまた、ゲート電極４２の小さい横方向寸法に鑑み、並列バイポーラトランジスタ３２において低減される。低減された横方向距離を有するゲート電極を作製することにより、寄生ゲート‐基板間キャパシタのエリアは低減される。ゲート電極４２を半導体基板３８に電気的に結合することにより、さらなる性能の向上を実現することができる。ゲート電極４２を半導体基板３８に電気的に結合することにより、ゲート誘電体層４４における電気的応力が最小化される。
【００１６】
本発明の別の実施形態によれば、横型高電圧デバイスとして機能する接合ダイオードを提供する。本発明に従って構成された接合ダイオード５４を図４に示す。接合ダイオード５４は、半導体基板６０内に存在するアノード５６およびカソード５８を含む。接合ダイオード５４はまた、アノード５６とカソード５８との間で半導体基板６０の上に重なるゲート電極６２をも有する。ゲート誘電体層６４はゲート電極６２を半導体基板６０から分離する。サイドウォールスペーサ６６は、ゲート電極６２のどちらか一方の側に存在し、同じくゲート誘電体層６４の上に重なる。サイドウォールスペーサ６６は誘電体封止剤層６８によってゲート電極６２から分離される。
【００１７】
図４に示した実施形態では、半導体基板６０はｐ型基板である。また、アノード５６はｐ型領域であり、カソード５８はｎ型領域である。本発明によれば、アノード５６およびカソード５８が半導体６０内で非常に小さい分離距離を持つように配置することにより、接合ダイオード５４内の寄生キャパシタンスは最小化される。並列バイポーラトランジスタ３２と同様に、接合ダイオード５４において、アノード５６およびカソード５８は約２００ナノメートル以下の距離だけ離される。好適な実施形態では、ゲート電極６２は約６０ナノメートルの横方向距離を有し、サイドウォールスペーサ６６は各々約８０ナノメートルの横方向距離を有する。
【００１８】
並列バイポーラトランジスタ３２と同様に、アノード５６をカソード５８から分離する基板領域内のｐｎ接合が存在しないことで、接合ダイオード５４の電圧処理能力が改善される。図示した実施形態では、半導体基板６０内に１つだけｐｎ接合７０が存在する。
【００１９】
ｐｎ接合がアノード５６および半導体基板６０の界面に形成されるように、アノード、カソード、および基板の導電型を逆にすることができることを当業者は理解されるであろう。接合ダイオード５４の様々な部品の製造材料は、並列バイポーラトランジスタ３２に関して上述したのと同様である。
【００２０】
本発明によれば、接合ダイオード５４は、幾つかのそのような順方向バイアス接合ダイオードが直列に接続されるように、構成することができる。図５は、複数の順方向バイアス接合ダイオード７４を含む入力保護回路７２の略回路図を示す。接合ダイオード７４は、信号ノード７６および接地ノード７８にわたって結合される。ＭＯＳ回路８０もまた信号ノード７６および接地ノード７８に結合される。接合ダイオード７４は入力保護回路７２内に位置し、入力ノード８２で発生するＥＳＤ事象のような高電圧過渡を接地ノード７８に転送する。入力保護回路７２を平衡させるために、ノード８６および８８の間に補償ダイオード８４が結合される。
【００２１】
電圧過渡を放散するために、接合ダイオード７４は、第１ダイオードのアノードが入力ノード８２に結合されかつＮ番目のダイオードのカソードが接地ノード７８に結合されるように、接続される。図５に概略的に示す入力保護回路は、ＭＯＳ回路８０に入力保護を提供する接合ダイオードの唯一の可能な構成を表わすことを、当業者は理解されるであろう。例えば、２連以上の順方向バイアスされたスタックダイオードを信号ノード７６と接地ノード７８との間に接続することができる。
【００２２】
本発明の別の実施形態に係る横型高電圧デバイスを有する入力保護回路８９を図６に概略的に示す。並列バイポーラトランジスタ９０は、信号ノード９２および接地ノード９４に結合される。ＭＯＳ回路９６もまた信号ノード９２および接地ノード９４に結合される。並列バイポーラトランジスタ９０は、ノード１００で発生する電圧過渡が接地ノード９４に転送されるように、入力保護回路８９内に位置する。再び図３を参照すると、ソース領域３４は信号ノード９２に結合され、ドレイン領域３６は接地ノード９４に結合される。
【００２３】
このように、本発明に従って、上述した利点を充分にもたらす横型高電圧接合デバイスおよび入力保護回路が説明されたことは明らかである。本発明をその特定の例示的実施形態に関連して記載しかつ例証したが、本発明をこれらの例示的実施形態に限定する意図はない。本発明の精神から逸脱することなく、変化および変形を施すことができることを当業者は認識されるであろう。例えば、上述した横型高電圧接合デバイスを作製するために多種多様な材料およびプロセスを使用することができる。したがって、添付する請求の範囲およびその同等物に該当するそのような変化および変形は全て、本発明に含まれるものとする。
【図面の簡単な説明】
【００２４】
【図１】従来技術に従って構成されたＭＯＳトランジスタを示す。
【図２】図１に示したトランジスタの略回路図である。
【図３】本発明に従って構成された並列バイポーラトランジスタの断面図を示す。
【図４】本発明に従って構成された接合ダイオードの断面図を示す。
【図５】本発明の一実施形態に従って構成されたスタックダイオードを組み込んだＥＳＤ保護回路の略図を示す。
【図６】本発明の別の実施形態に従って構成された入力保護回路の略図を示す。
【図１】
2007535127.tif 000003
【図２】
2007535127.tif 000004
【図３】
2007535127.tif 000005
【図４】
2007535127.tif 000006
【図５】
2007535127.tif 000007
【図６】
2007535127.tif 000008
【手続補正書】
【提出日】平成18年4月26日(2006.4.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電圧供給ノードおよび接地ノードと、
該電圧供給ノードおよび該接地ノードに結合されたＭＯＳ回路と、
該ＭＯＳ回路と平行に該電圧供給ノードおよび該接地ノードに結合されたトランジスタであって、該電圧供給ノードに結合された第１接合領域と、該接地ノードに結合された第２接合領域と、該第１および第２接合領域の間の接合の無い基板領域と、該基板領域の上に重なりかつゲート酸化物層によってそこから分離されたＭＯＳゲート電極と、該ＭＯＳゲート電極の対向辺に隣接しかつ該接合の無い基板領域の上に重なる誘電体サイドウォールスペーサとを有するトランジスタと、
該ＭＯＳ回路および該トランジスタと平行に該電圧供給ノードおよび該接地ノードに結合された補償ダイオードと、
を含む入力保護回路であって、
該第２接合領域および該基板領域が同一導電型の半導体材料を含む、
入力保護回路。
【請求項２】
該第１ダイオードの該第１接合領域が電圧供給ノードに結合され、かつＮ番目のダイオードの第２該接合領域が接地ノードに結合されるように、該トランジスタが直列に接続された１個からＮ個の複数の順方向バイアスダイオードを含む、請求項１に記載の入力保護回路。
【請求項３】
電圧供給ノードおよび接地ノードに結合されたＭＯＳ回路と、
該ＭＯＳ回路の過電圧保護のための横型高電圧接合デバイスであって、該ＭＯＳ回路と平行に該電圧供給および接地ノードに結合されたデバイスと、
を含む回路において、該デバイスが、
該第１接合領域から該第２接合領域まで延在する均等ドープ基板領域によって該第２接合領域から分離される第１接合領域を有する基板と、
該均等ドープ基板領域の上に重なりかつゲート酸化物層によってそこから分離されたＭＯＳゲート電極と、
該ＭＯＳゲート電極の対向辺に隣接しかつ該均等ドープ基板領域の上に重なる誘電体サ
イドウォールスペーサと、
該ＭＯＳ回路および該横型高電圧接合デバイスと平行に該電圧供給および接地ノードに結合された補償ダイオードと、
を含む、回路。
【請求項４】
該第１接合領域および該基板領域が異なる導電型の半導体材料を含み、該第１接合が該電圧供給ノードに結合され、かつ該第２接合および該基板領域が同一導電型の半導体材料を含み、該第２接合が該接地ノードに結合される、請求項３に記載の回路。
【請求項５】
該第１接合領域がアノードを含み、該第２接合領域がカソードを含み、該アノードおよび該カソードが反対の導電型を有する、請求項３に記載の回路。
【請求項６】
電圧供給ノードおよび接地ノードに結合されたＭＯＳ回路と、
該ＭＯＳ回路の過電圧保護のための横型高電圧接合デバイスであって、該ＭＯＳ回路と平行に該電圧供給および接地ノードに結合されたデバイスと、
該ＭＯＳ回路および該横型高電圧接合デバイスと平行に該電圧供給および接地ノードに結合された補償ダイオードと、
を含む回路。
【国際調査報告】
2007535127.tif 000009