(57)【要約】【課題】  異なる配向の半導体が共通のＢＯＸ層上に配置された、プレーナ型ハイブリッド配向半導体基板構造体を形成するための、より簡単で優れた方法を提供すること。【解決手段】  異なる結晶配向の半導体層を有するプレーナ型基板を製造するための、スタック状テンプレート層の局部的なアモルファス化及び再結晶化を用いる方法が提供される。本発明の方法を用いて構築されるハイブリッド配向半導体基板構造体、及び、デバイスの性能を高めるために異なる表面配向上に配置された少なくとも２つの半導体デバイスを含む種々のＣＭＯＳ回路と一体化されたこうした構造体が提供される。【選択図】      図１８
2007535802.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配置された共通の埋め込み絶縁層上に配置され、異なる表面配向を有する、明確に定められた少なくとも２つの単結晶半導体領域を備える、プレーナ型ハイブリッド配向半導体オン・インシュレータ（ＳＯＩ）基板構造体。
【請求項２】
前記明確に定められた少なくとも２つの単結晶半導体領域を互いから分離する、少なくとも１つの分離領域をさらに備える、請求項１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項３】
前記少なくとも１つの分離領域がトレンチ分離領域である、請求項２に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項４】
前記少なくとも１つの分離領域は、少なくとも前記共通の埋め込み絶縁層の上面まで延びる、請求項２に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項５】
前記少なくとも１つの分離領域は、前記共通の埋め込み絶縁層まで延びない、請求項２に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項６】
前記明確に定められた少なくとも２つの単結晶半導体領域が、同じ半導体材料又は異なる半導体材料を含む、請求項１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項７】
前記半導体材料は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、Ｇｅ、Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、これらの層状の組み合わせ又はこれらの合金、及び、他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体からなる群から選択される、請求項６に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項８】
異なる表面配向を有する、前記明確に定められた少なくとも２つの単結晶半導体領域の両方がＳｉ含有半導体材料を含む、請求項１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項９】
前記明確に定められた少なくとも２つの単結晶半導体領域の各々が、歪み半導体材料、非歪み半導体材料、又は歪み半導体材料と非歪み半導体材料の組み合わせから構成される、請求項１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項１０】
前記異なる表面配向が、（１１０）、（１１１）、及び（１００）からなる群から選択される、請求項１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項１１】
前記異なる表面配向が、（１１０）、（１１１）、及び（１００）からなる群から選択される、請求項８に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項１２】
前記第１のＳｉ含有半導体領域が（１００）結晶配向を有し、前記第２のＳｉ含有半導体領域が（１１０）結晶配向を有する、請求項１１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項１３】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記（１００）結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記（１１０）結晶配向上に配置された、請求項１２に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項１４】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置された、請求項１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項１５】
前記埋め込み絶縁層は、ＳｉＯ２、結晶ＳｉＯ２、窒素含有ＳｉＯ２、窒化シリコン、金属酸化物、金属窒化物、及び、高熱伝導性材料からなる群から選択される誘電体材料である、請求項１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項１６】
前記誘電体材料が、ＳｉＯ２又は結晶ＳｉＯ２である、請求項１５に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項１７】
前記基板は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、Ｇｅ、Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、これらの層状の組み合わせ又はこれらの合金、及び、他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体からなる群から選択される半導体材料である、請求項１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項１８】
前記基板は、前記単結晶半導体領域の少なくとも１つとのエピタキシャル関係を有する、請求項１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項１９】
前記明確に定められた少なくとも２つの単結晶半導体領域が、分離領域によって分離された、異なる結晶配向の３つの単結晶半導体領域を備える、請求項１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項２０】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置された、請求項１９に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項２１】
前記明確に定められた少なくとも２つの単結晶半導体領域の一方が、残りの下部半導体上に配置された上部半導体を備え、前記上部及び下部半導体は異なる表面配向を有し、前記残りの半導体は、前記共通の埋め込み絶縁層と直接接触状態にある、請求項１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項２２】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置された、請求項２１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項２３】
前記明確に定められた少なくとも２つの単結晶半導体領域を互いから分離する、少なくとも１つの分離領域をさらに備え、前記少なくとも１つの分離領域は、少なくとも前記共通の埋め込み絶縁層まで延びる、請求項２１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項２４】
前記明確に定められた少なくとも２つの単結晶半導体領域を互いから分離する、少なくとも１つの分離領域をさらに備え、前記少なくとも１つの分離領域は、前記共通の埋め込み絶縁層まで延びない、請求項２１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項２５】
前記基板が絶縁体である、請求項１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項２６】
前記明確に定められた少なくとも２つの単結晶Ｓｉ含有半導体領域の一方が、残りの下部Ｓｉ含有半導体上に配置された上部Ｓｉ含有半導体を備え、前記上部及び下部半導体は異なる表面配向を有し、前記残りの半導体は、前記共通の埋め込み絶縁層と直接接触状態にある、請求項８に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項２７】
前記異なる表面配向が、（１１０）、（１１１）、及び（１００）からなる群から選択される、請求項２６に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項２８】
前記第１のＳｉ含有半導体領域が（１００）結晶配向を有し、前記第２のＳｉ含有半導体領域が（１１０）結晶配向を有する、請求項２７に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項２９】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記（１００）結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記（１１０）結晶配向上に配置された、請求項２８に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項３０】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置された、請求項２６に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項３１】
前記明確に定められた少なくとも２つの単結晶半導体領域を互いから分離する、少なくとも１つの分離領域をさらに備える、請求項２６に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項３２】
前記少なくとも１つの分離領域がトレンチ分離領域である、請求項３１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項３３】
前記少なくとも１つの分離領域は、少なくとも前記共通の埋め込み絶縁層の上面まで延びる、請求項３１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項３４】
前記少なくとも１つの分離領域は、前記共通の埋め込み絶縁層まで延びない、請求項３１に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項３５】
プレーナ型ハイブリッド配向基板を形成する方法であって、
第１の配向を有する第１の下部単結晶半導体層と、前記第１の配向とは異なる第２の配向を有する第２の上部単結晶半導体層とからなる二層テンプレート層スタックを形成するステップと、
選択された領域において前記二層テンプレート・スタックの半導体層の一方をアモルファス化し、局部的なアモルファス化領域を形成するステップと、
テンプレートとしてアモルファス化されていない前記スタックの半導体層を用いて、前記局部的なアモルファス化領域を再結晶化し、該局部的なアモルファス化領域の配向を元の配向から所望の配向に変えるステップと
を含む方法。
【請求項３６】
前記第１の下部単結晶半導体層がＳＯＩ基板の前記絶縁層上に配置される、請求項３５に記載の方法。
【請求項３７】
前記第１の下部単結晶半導体層が単結晶半導体基板を含む、請求項３５に記載の方法。
【請求項３８】
前記第２の上部単結晶半導体層が、接合によって前記第１の下部単結晶半導体の上に形成される、請求項３５に記載の方法。
【請求項３９】
前記局部的なアモルファス化領域が、主に前記第２の上部単結晶半導体層内に形成される、請求項３５に記載の方法。
【請求項４０】
前記局部的なアモルファス化領域が、主に前記第１の下部単結晶半導体層内に形成される、請求項３５に記載の方法。
【請求項４１】
前記局部的なアモルファス化領域が、主に前記第１の下部単結晶半導体層内に形成され、化学機械研磨のようなプロセスによって、再結晶化後に前記上部層を除去するステップをさらに含む、請求項３６に記載の方法。
【請求項４２】
アモルファス化のために選択された領域をアモルファス化のために選択されない領域から分離するために、少なくとも１つのトレンチ分離領域を形成するステップをさらに含み、アモルファス化前に、又はアモルファス化と再結晶化の間に、或いは部分的にアモルファス化して部分的に再結晶化した後に、前記少なくとも１つのトレンチ分離領域が形成される、請求項３５に記載の方法。
【請求項４３】
前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、Ｇｅ、Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、これらの層状の組み合わせ又はこれらの合金、及び、他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体からなる群から選択される同じ半導体材料又は異なる半導体材料から構成される、請求項３５に記載の方法。
【請求項４４】
前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層の両方が、Ｓｉ含有半導体材料から構成される、請求項３５に記載の方法。
【請求項４５】
前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層が、歪み半導体材料、非歪み半導体材料、又は歪み半導体材料と非歪み半導体材料の組み合わせから構成される、請求項３５に記載の方法。
【請求項４６】
前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層が、（１１０）、（１１１）、及び（１００）から選択される異なる表面配向を有する、請求項３５に記載の方法。
【請求項４７】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置された、請求項３５に記載の方法。
【請求項４８】
前記再結晶化するステップの後に埋め込み絶縁層を形成するステップをさらに含む、請求項３７に記載の方法。
【請求項４９】
前記埋め込み絶縁層は、酸素のイオン注入による分離（ＳＩＭＯＸ）プロセスによって形成される、請求項４８に記載の方法。
【請求項５０】
前記アモルファス化するステップは、イオン注入によって達成される、請求項３５に記載の方法。
【請求項５１】
前記イオン注入は、Ｓｉ、Ｇｅ、Ａｒ、Ｃ、Ｏ、Ｎ、Ｈ、Ｈｅ、Ｋｒ、Ｘｅ、Ｐ、Ｂ、及びＡｓからなる群から選択されるイオンを含む、請求項５０に記載の方法。
【請求項５２】
前記イオン注入は、Ｓｉ及びＧｅからなる群から選択されるイオンを含む、請求項５０に記載の方法。
【請求項５３】
前記イオン注入が、パターン加工されたマスクを用いて行われる、請求項５０に記載の方法。
【請求項５４】
前記再結晶化するステップが、約２００℃から約１３００℃までの温度で行われる、請求項３５に記載の方法。
【請求項５５】
前記再結晶化するステップは、Ｎ２、Ａｒ、Ｈｅ、Ｈ２、及びこれらの混合物からなる群から選択されるガス内で行われる、請求項３５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐ型電界効果トランジスタ（ＦＥＴ）及びｎ型ＦＥＴについて異なる半導体表面配向を用いることによってキャリア移動度が高められる、高性能の相補型金属酸化膜半導体（ＣＭＯＳ）回路に関する。より具体的には、本発明は、異なる表面結晶配向を有するプレーナ型基板構造体を製造する方法、及びこうした方法によって生成されるハイブリッド配向基板構造体に関する、
【背景技術】
【０００２】
現在の半導体技術のＣＭＯＳ回路は、作動のために電子キャリアを用いるｎ型ＦＥＴ（ｎＦＥＴ）と、作動のために正孔キャリアを用いるｐ型ＦＥＴ（ｐＦＥＴ）とを含む。ＣＭＯＳ回路は、一般に、単結晶配向有する半導体ウェハ上に製造される。特に、今日の半導体デバイスの大部分は、（１００）表面配向を有するＳｉ上に構築される。
【０００３】
電子は、（１００）表面配向を有するＳｉにおいて高い移動度を有し、正孔は、（１１０）表面配向を有するＳｉにおいて高い移動度を有することが知られている。実際には、１１０配向されたＳｉウェハ上の正孔移動度は、標準的な１００配向されたＳｉウェハ上と比べて約２倍から４倍高くすることができる。したがって、（ｎＦＥＴが形成される）１００配向されたＳｉウェハと（ｐＦＥＴが形成される）１１０配向されたＳｉウェハからなるハイブリッド配向基板を形成することが望ましい。
【０００４】
異なる表面配向を有するプレーナ型ハイブリッド基板構造体が、前に説明された（例えば、２００３年１０月２９日に出願され、同一出願人に譲渡された特許文献１及び２００３年６月１７日に出願され、同一出願人に譲渡された特許文献２を参照されたい）。
【０００５】
図１−図５は、バルク半導体基板１０、誘電体トレンチ分離領域２０、第１の表面配向（例えば、ｊ´ｋ´ｌ´）を有する半導体領域３０、及び第２の表面配向（例えば、ｊｋｌ）を有する半導体領域４０を含むプレーナ型ハイブリッド配向半導体基板の幾つかの従来技術の例の断面図を示す。図１の構造体において、半導体領域３０及び４０の両方が、半導体領域４０及びバルク基板１０が同じ配向を有する状態で、直接バルク基板１０上にある。図２の構造体は、半導体領域３０が直接バルク基板１０上にある代わりに埋め込み酸化物（ＢＯＸ）層５０上にあるという点だけ、図１のものと異なる。図３−図５の構造体は、ＢＯＸ層５０及び５０´の厚さ及びトレンチ分離構造体２０及び２０´の深さが、図１及び図２のものと異なる。
【０００６】
図６及び図７は、（１１０）結晶面のＳｉ上の少なくとも１つのｐＦＥＴ及び（１００）結晶面のＳｉ上の少なくとも１つのｎＦＥＴを含むＣＭＯＳ集積回路を図２のハイブリッド配向基板構造体上に有利に配置することができる方法の前の例の断面図を示す。図６において、１００配向を有するバルク基板１２０は、ＢＯＸ層１４０上の１１０配向されたＳｉ領域１３０及びバルク基板１２０上の再成長された１００配向されたＳｉ領域１４０を有する。ｐＦＥＴデバイス１７０は、１１０配向された領域１３０上に配置され、ｎＦＥＴデバイス１８０は、１００配向された領域１５０上に配置される。図７において、１１０配向を有するバルクＳｉ基板１８０は、ＢＯＸ層１４０上の１００配向されたＳｉ領域１９０及びバルク基板１８０上に再成長された１１０配向されたＳｉ領域２００を有する。ｐＦＥＴデバイス２１０は、１１０配向された領域１８０上に配置され、ｎＦＥＴデバイス２２０は、１００配向された領域１９０上に配置される。
【０００７】
図８−図１６は、図２の構造体を形成するために用いられる従来技術の方法のステップの断面図を示す。具体的には、図８は、開始Ｓｉ基板２５０を示し、図９は、ＢＯＸ層２６０及びシリコン・オン・インシュレータ（ＳＯＩ）デバイス層２７０の形成後の基板２５０を示す。Ｓｉ基板２５０は、１１０（又は１００）配向のものにすることができ、ＳＯＩデバイス層２７０は、１００（又は１１０）配向のものにすることができる。ＳＯＩ層２７０は、接合又は他の方法によって形成することができる。保護誘電体（好ましくは、ＳｉＮｘ）層２８０を堆積させ、図１０の構造体を形成した後、図１１に示されるように、ＳＯＩデバイス層２７０及びＢＯＸ層２６０の選択された領域を除去し、Ｓｉ基板２５０まで延びる開口部２９０を形成する。図１２に示されるように、開口部２９０の内側が、誘電体（好ましくは、ＳｉＮｘ）で覆われ、次にエッチングされ、側壁スペーサ３００を形成する。次に、エピタキシャルＳｉ３００が、開口部２９０において選択的に成長され、図１３の構造体を生成し、この構造体は再び平坦化され、図１４の構造体を形成する。次に、研磨のようなプロセスによって保護誘電体２８０を除去し、同一平面にあり、異なる配向のＳｉデバイス層３１０（バルクＳｉ基板２５０上の）及び３２０（ＢＯＸ層２６０上の）を有する図１５の構造体を形成する。図１６は、図１５の構造体内に浅いトレンチ分離領域３３０が形成された後の完成した基板構造体を示す。
【０００８】
しかしながら、多くの用途の場合、異なる配向のＳｉ領域の両方をＢＯＸ上に有することが望ましい。こうした構造体は、図８−図１６の方法の変形によって生成することが可能であるが、それは容易ではない。例えば、図１７の構造体は、図８のＳｉ基板２５０を、基板４１０、ＢＯＸ層４２０、第１の配向を有する異なる配向の単結晶領域３２０を生成するためのＳｉ層４３０、及び半導体層４３０のものに合致する第２の配向を有するＳｉ層４４０で構成されるＳＯＩ基板４００と置き換えることによって生成することができる。しかしながら、２つのＢＯＸ層を使用することは、プロセスに余分な複雑さを付加し、ハイブリッド配向の一方が他方より著しく厚い構造体を生成する（両方の層が薄いことを必要とする場合に不利である）。さらに、選択的なエピタキシャルＳｉ成長には注意が必要であり、特に開口部２９０が小さい場合（例えば、直径が５００ｎｍより小さい場合）、（図１２及び図１３に示される）側壁スペーサ３００の両側に欠陥が核形成される可能性が高い。
【０００９】
【特許文献１】米国特許出願番号第１０／６９６，６３４号明細書
【特許文献２】米国特許出願番号第１０／２５０，２４１号明細書
【特許文献３】米国特許第５，３７４，５６４号明細書
【特許文献４】米国特許第５，８８２，９８７号明細書
【非特許文献１】Ｌ．Ｃｓｅｐｒｅｇｉ他、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．４９  ３０９６（１９７８年）
【非特許文献２】Ｑ．Ｙ．Ｔｏｎｇ他、ｉｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ：Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ（Ｊｏｈｎ  Ｗｉｌｅｙ，１９９８年）
【非特許文献３】Ｐ．ＭｃＣａｎｎ他、「Ａｎ  ｉｎｖｅｓｔｉｇａｔｉｏｎ  ｉｎｔｏ  ｉｎｔｅｒｆａｃｉａｌ  ｏｘｉｄｅ  ｉｎ  ｄｉｒｅｃｔ  ｓｉｌｉｃｏｎ  ｂｏｎｄｉｎｇ」、６ｔｈ  Ｉｎｔ．Ｓｙｍｐ．ｏｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ、Ｓａｎ  Ｆｒａｎｃｉｓｃｏ、２００１年９月２−７日
【非特許文献４】Ｋ．Ｓａｋａｇｕｃｈｉ、「Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ（ＥＬＴＲＡＮ）」、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ、２０００年６月
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記に鑑みて、異なる配向の半導体が共通のＢＯＸ層上に配置された、プレーナ型ハイブリッド配向半導体基板構造体、特にプレーナ型ハイブリッド配向半導体オン・インシュレータ（ＳＯＩ）基板構造体を形成するための、より簡単で優れた方法（すなわち、エピタキシャル再成長を必要としない方法）を有することが望ましい。
【００１１】
さらに、電気回路が（１１０）結晶面上のｐＦＥＴ及び（１００）結晶面上のｎＦＥＴで構成される、こうしたプレーナ型ハイブリッド配向ＳＯＩ基板上に電気集積回路を有することが好ましい。
【００１２】
したがって、本発明の目的は、異なる配向の半導体領域が共通のＢＯＸ層上に配置された、異なる表面配向をもち、明確に定められた少なくとも２つの単結晶半導体領域を含む表面を有する、ハイブリッド配向ＳＯＩ基板構造体を提供することである。「明確に定められた」という用語は、ここでは、所定の表面配向の表面領域が巨視的なものであり、多結晶のＳｉの単一の粒子だけでないことを示すように用いられる。
【００１３】
本発明の関連する目的は、こうしたハイブリッド配向半導体基板構造体を製造する方法を提供することである。
【００１４】
本発明の更に別の目的は、様々な支持層上に類似したハイブリッド配向半導体基板構造体を製造する方法を提供することである。
【００１５】
本発明の更に別の目的は、（１１０）結晶面上のｐＦＥＴ及び（１００）結晶面上のｎＦＥＴを含む集積回路（ＩＣ）を、本発明のハイブリッド配向基板上に提供することである。
【課題を解決するための手段】
【００１６】
上に列挙された目的によると、種々のプレーナ型ハイブリッド配向半導体基板構造体を形成する新しい方法が提供される。全ての方法に共通するのは、選択された半導体領域の配向を元の配向から所望の配向に変え得る３つの基本的なステップ、すなわち、
第１の配向を有する第１の下部単結晶半導体層（又は基板）と、第１の配向とは異なる第２の配向を有する第２の上部（一般的には、接合された）単結晶半導体層とからなる二層テンプレート層スタックを形成するステップ、
選択された領域において二層テンプレート・スタックの層の一方をアモルファス化し（例えば、マスクを通してイオン注入によって）、局部的なアモルファス化領域を形成するステップ、及び
テンプレートとしてアモルファス化されていないスタックの層を用いて、局部的なアモルファス化領域を再結晶化し、これにより該局部的なアモルファス化領域の配向を元の配向から所望の配向に変えるステップである。
【００１７】
横方向にテンプレートする可能性を最小にするために、アモルファス化及びテンプレートされる再結晶化のために選択された領域の両側は、一般に、例えばトレンチによって、隣接する結晶領域から隔離される。トレンチは、アモルファス化前に形成され充填されても、アモルファス化と再結晶化との間に形成され充填されても、或いはアモルファス化後に形成され、再結晶化後に充填されてもよい。
【００１８】
本発明の一実施形態において、上の基本的なステップが、プレーナ型ハイブリッド配向ＳＯＩ基板構造体を形成する方法に組み入れられる。１００配向されたＳｉ基板が、二層テンプレート・スタックの第１の下部層のために用いられ、１１０配向されたＳｉ基板が、二層テンプレート・スタックの第２の上部層のために用いられる。選択された領域において、テンプレート・スタックの最上部が、下にある１００配向されたＳｉ基板で終る深さまでアモルファス化される。次に、アモルファス化されたＳｉ領域は、テンプレートとして下にある１１０配向されたＳｉ基板を用いて、１００配向されたＳｉに再結晶化される。処理される領域内に１００配向されたＳｉの表面領域を残し、処理されていない領域内に１１０配向されたＳｉの表面領域を残す、パターン加工されたアモルファス化及び再結晶化のこれらのステップに続いて、埋め込み酸化物（ＢＯＸ）層が、酸素注入及びアニール処理（例えば、「酸素の注入による分離」すなわちＳＩＭＯＸプロセス）によって形成される。
【００１９】
本発明の別の実施形態において、上の基本的なステップが、プレーナ型ハイブリッド配向ＳＯＩ基板構造体を形成するための別の方法に組み入れられる。この方法において、ＢＯＸ層上の１１０配向されたＳＯＩ層が、二層テンプレート・スタックの第１の下部層のために用いられ、１００配向されたＳｉ層が、二層テンプレート・スタックの第２の上部層のために用いられる。次に、選択された領域において、二層テンプレート・スタックの最下部が、ＢＯＸ層から上部テンプレート層で終る深さまでアモルファス化される。次に、アモルファス化されたＳｉ領域は、テンプレートとして上部の１００配向されたＳｉ層を用いて、１００配向されたＳｉに再結晶化される。次に、二層テンプレート最上部が、研磨のようなプロセスによって除去され、同一平面にある（処理されていない領域内の）１１０配向されたＳｉ及び（処理された領域内の）１００配向されたＳｉの表面領域を残す。
【００２０】
異なる基板（例えば、バルク、薄い又は厚いＢＯＸ、絶縁又は高抵抗基板）上にプレーナ型ハイブリッド配向半導体構造体を形成するために、或いは、３つ又はそれ以上の表面配向を有するプレーナ型ハイブリッド配向半導体構造体を形成するために、本発明の基本的なステップを全体的又は部分的に容易に適合させることができる。
【００２１】
本発明の更に別の態様は、（１１０）結晶面のｐＦＥＴ及び（１００）結晶面のｎＦＥＴを含む集積回路を、本発明のプレーナ型ハイブリッド配向半導体基板上に提供するものである。
【発明を実施するための最良の形態】
【００２２】
これら及び他の特徴、態様、及び利点は、本発明の以下の詳細な説明からより容易に明らかになり、より良く理解されるであろう。
【００２３】
ここで、プレーナ型ハイブリッド配向ＳＩＯ基板構造体及びこれを製造する方法を提供する本発明が、本出願に添付される図面を参照することによって、より詳細に説明されるであろう。
【００２４】
図１８及び図１９は、本発明の方法によって製造できるハイブリッド配向基板の２つの好ましい実施形態の断面図を示す。図１８のハイブリッド配向基板４５０及び図１９のハイブリッド配向基板４６０の両方が、第１の配向を有する第１の単結晶半導体領域４７０及び該第１の配向とは異なる第２の配向を有する第２の単結晶半導体領域４８０を含む。半導体領域４７０及び４８０は、ほぼ同じ厚さを有し、同じＢＯＸ層４９０上に配置されている。「ＢＯＸ」という用語は、埋め込み酸化物領域を意味する。ここではこの用語を具体的に用いるが、本発明は、埋め込み酸化物だけに制限されるものではない。代わりに、種々の絶縁層を用いることができ、種々の絶縁層が、以下により詳細に説明される。
【００２５】
半導体領域４７０及び４８０は、同じ深さを有してＢＯＸ層４９０で停止するように示されている誘電体トレンチ分離領域５００によって分離される。しかしながら、本発明の幾つかの実施形態においては、トレンチ分離領域５００は、所望のとおり、より浅くしてもよく（ＢＯＸ層４９０に達しないように）、より深くしてもよく（ＢＯＸ層４９０を超えて延びるように）、又は等しくない深さにしてもよい。図１８及び図１９の構造体は、基板５１０及び５２０の詳細だけが互いに異なっている。図１８の基板５１０は、単結晶半導体領域４８０とのエピタキシャル関係を有する半導体であり、図１９の基板５２０は、後で該基板５２０に対して行われるどのような処理とも両立性があるものとすること以外には、特に制約はない。
【００２６】
図１８及び図１９のハイブリッド配向基板構造体は、（１１０）結晶面上の少なくとも１つのｐＦＥＴ及び（１００）結晶面上の少なくとも１つのｎＦＥＴを含む集積回路のための基板として組み込むことができる。図２０は、図１９のハイブリッド配向基板構造体のＳｉバージョン上にある例示的な集積回路の断面図を示す。基板５２０は、ＢＯＸ層４９０上の分離領域５００によって分離される、（１１０）配向された単結晶Ｓｉ領域５３０及び（１００）配向された単結晶Ｓｉ領域５４０を有する。ｐＦＥＴデバイス１７０は、１１０配向された領域５３０上に配置され、ｎＦＥＴデバイス１８０は、１００配向された領域５４０上に配置される。明確にするために、ドーピングは示されていない。
【００２７】
図２０に示されるＦＥＴは、当業者には公知の技術を用いて、図１８に示される構造体上に製造することができる。幾つかの実施形態においては、１１０結晶配向の層５４０及び１００結晶配向の層５３０が逆になる。その実施形態においては、ｐＦＥＴデバイス１７０は、依然として１１０配向された領域の上に製造され、ｎＦＥＴデバイス１８０は、１００配向された表面の上に製造される。
【００２８】
本発明は、プレーナ型ハイブリッド配向半導体基板構造体を形成する新しい方法も提供する。全ての方法に共通なのは、選択された半導体領域の配向を元の配向から所望の配向に変え得る３つの基本的なステップである。すなわち、
第１の配向を有する第１の下部単結晶半導体層（又は基板）と、第１の配向とは異なる第２の配向を有する第２の上部（一般的には、接合された）単結晶半導体層からなる二層テンプレート層スタックを形成するステップ、
選択された領域において二層テンプレート・スタックの層の一方をアモルファス化し、局部的なアモルファス化領域を形成するステップ、及び
テンプレートとしてアモルファス化されていないスタックの層を用いて、局部的なアモルファス化領域を再結晶化し、これにより該局部的なアモルファス化領域の配向を元の配向から所望の配向に変えるステップである。
【００２９】
上部層をアモルファス化し、下部層をテンプレートする場合のこれらのステップが、図２１−図２４に示される。この実施形態が示されるが、本発明は、下部層をアモルファス化し、再結晶化を上部層からテンプレートする方法も考える。
【００３０】
図２１は、基部基板５２０、ＢＯＸ層４９０、及び第１の配向を有する単結晶ＳＯＩ層５９０を含む開始ＳＯＩ基板５８０を示す。ＳＯＩ層５９０は、接合によって、又は当該技術分野において周知の他のいずれかの方法によって形成することができる。図２２は、第１の配向を有する、下部テンプレート層としてのＳＯＩ層５９０と、第１の配向とは異なる第２の配向を有する、上部テンプレート層としての単結晶半導体層６１０とを含む二層テンプレート・スタック６００を示す。一般的に、層６１０は、接合によって形成される。図２３は、選択された領域におけるイオン衝撃６２０が局部的なアモルファス化領域６３０を形成した後の図２２の構造体を示す。局部的なアモルファス化領域６３０は、上部テンプレート層６１０の上面から、下部テンプレート層５９０内に配置された界面６４０まで延びる。選択された領域のイオン衝撃６２０は、一般に、パターン加工されたマスクと組み合わせたブランケット・イオン衝撃によって行われる。図２４は、局部的なアモルファス化領域６３０が再結晶化され（テンプレートとして下部層５９０を用いて、界面６４０で開始する）、単結晶半導体領域６５０を形成した後の図２３の構造体を示す。ここで、アモルファス化されていない上部テンプレート層領域６１０´（第２の結晶配向を有する）及び再結晶化された領域６５０（第１の結晶配向を有する）は、異なる表面配向を有する、明確に定められた少なくとも２つの単結晶半導体領域を含む表面Ａ−Ｂをもつプレーナ型ハイブリッド配向基板６５０を含む。
【００３１】
横方向にテンプレートする可能性を最小にするために、アモルファス化及びテンプレートされた再結晶化のために選択される領域６３０の両側は、一般に、例えばトレンチによって隣接する結晶領域から少なくとも部分的に隔離される。トレンチは、アモルファス化前に形成し充填してもよく、アモルファス化と再結晶化との間に形成し充填してもよく、或いはアモルファス化後に形成し、再結晶化後に充填してもよい。トレンチ形成は、一般的に、マスクを通して反応性イオン・エッチング（ＲＩＥ）のような方法で行われる。
【００３２】
図２５−図２７は、分離トレンチについての、３つの幾何学的形状の例を示す。図２５において、分離トレンチ６６０は、上部テンプレート層を通って延びるが、アモルファス化の深さを超えて延びない。この場合、側部界面６７０から何らかのテンプレートが生じ得る。図２６において、分離トレンチ６８０は、アモルファス化の深さを超えて延びるが、ＢＯＸ層４９０までずっと延びていず、図２７において、分離トレンチ６９０は、ＢＯＸ層４９０までずっと延びている。しかしながら、所望の結晶配向の再結晶化速度が、競合する所望でない結晶配向からテンプレートされる再結晶化よりずっと速い場合、分離トレンチは必要でない。例えば、Ｓｉ注入されたアモルファス化単結晶Ｓｉサンプルは、１００配向されたＳｉの場合に１１０配向されたＳｉと比べて３倍速いことが報告された（例えば、非特許文献１を参照されたい）。
【００３３】
テンプレート層スタック及びプロセス・フローを設計するとき、異なる半導体配向の再結晶化速度が異なり得るという事実も考えるべきである。より遅い成長配向を有する二層テンプレート・スタックがアモルファス化されたものであり、より速い成長配向を有する層が再結晶化がテンプレートされたものであることが好ましい。
【００３４】
図２８−図３４に示される本発明の一実施形態において、図２１−図２４の基本的なステップが、図１８の構造体４５０に類似したプレーナ型ハイブリッド配向ＳＯＩ基板構造体を形成する方法に組み込まれる。簡単にするために、分離トレンチは示されていない。図２８は、テンプレート・スタックの第１の下部層を含む１００配向されたＳｉ基板７００を示し、図２９は、テンプレート・スタックの第２の上部層を含む、１１０配向されたＳｉ層７１０を付加した後の基板７００を示す。一般的に、層７１０は、接合によって形成される。
【００３５】
図３０は、テンプレート層７１０の上面から基板７００で終る深さまで延びる局部的なアモルファス化領域７３０を有する図３１の構造体を形成するために、選択された領域におけるイオン衝撃７２０に曝されている図２９の構造体を示す。図３２は、局部的なアモルファス化領域７３０が再結晶化され（テンプレートとして１００配向されたＳｉ基板７００を用いて）、１００配向された単結晶Ｓｉ領域７４０を形成した後の図３１の構造体を示す。ここで、アモルファス化されていない１１０配向のＳｉ領域７１０´及び再結晶化された１００配向のＳｉ領域７４０は、異なる表面配向を有する、明確に定められた少なくとも２つの単結晶半導体領域を含む表面Ａ−Ｂをもつバルク・プレーナ型ハイブリッド配向基板７５０を含む。
【００３６】
次に、図３３及び図３４に示されるように、ＢＯＸ層を形成するために、ＳＩＭＯＸプロセスが用いられる。図３３は、埋め込み酸素リッチ層７７０を形成するために用いられるブランケット酸素イオン衝撃７６０に曝されている図３２の構造体を示す。酸素リッチ層７７０は、層７００と７１０との間の元の界面を含み、適切なアニール・ステップによって図３４のＢＯＸ層７８０に変換されることが好ましい。
【００３７】
図３５−図４０に示される本発明の別の実施形態において、図２１−図２４の基本的なステップが、図１９の構造体４６０に類似したプレーナ型ハイブリッド配向ＳＯＩ基板構造体を形成するための更に別の方法に組み込まれる。具体的には、図３５は、基部基板５２０、ＢＯＸ層４９０、及び１１０配向された単結晶Ｓｉ層８１０を含む開始ＳＯＩ基板８００を示す。Ｓｉ層８００は、接合によって、又は当該技術分野において周知の他のいずれかの方法によって形成することができる。図３６は、下部テンプレート層としての１１０配向されたＳｉ層８１０と、上部テンプレート層としての１００配向された単結晶Ｓｉ層８３０とを含む二層テンプレート・スタック８２０を示す。一般的に、層８３０は、接合によって形成される。図３７は、局部的な埋め込みアモルファス化領域８５０を有する図３８の構造体を形成するために、選択された領域におけるイオン衝撃８４０に曝されている図３６の構造体を示す。局部的なアモルファス化領域８５０は、ＢＯＸ層４９０から、下部テンプレート層８１０を通って、上部テンプレート層８３０内に部分的に延びる。上述のように、横方向にテンプレートする可能性を最小にするために、アモルファス化及びテンプレートされた再結晶化のために選択された領域は、一般に、トレンチ（図示せず）によって隣接する結晶領域から隔離される。図３９は、１００配向された単結晶Ｓｉ領域８６０を形成するために、局部的なアモルファス化領域８５０が、テンプレートとして上部テンプレート層８１０を用いて再結晶化された後の図３８の構造体を示す。次に、上部テンプレート層８１０が、研磨（又は酸化後の湿式エッチバック）のようなプロセスによって除去され、共通のＢＯＸ層４９０上に配置された、同一平面の１１０配向された単結晶Ｓｉ領域８１０´及び１００配向された単結晶Ｓｉ領域８５０を残す。
【００３８】
基板７００及び上部テンプレート層７１０の配向を逆にした状態で、すなわち、１００配向されたＳｉウェハに代わって１１０配向されたＳｉウェハを含む基板７００と、１１０配向されたＳｉの単結晶層に代わって１００配向されたＳｉの単結晶層を含む上部テンプレート層７１０とを用いて、図２８−図３４の方法を等しく良好に用い得ることを理解すべきである。同様に、下部テンプレート層８１０及び上部テンプレート層８３０を逆にした状態で、すなわち、１１０配向されたＳｉに代わって１００配向されたＳｉである下部テンプレート層８１０と、１００配向されたＳｉに代わって１１０配向されたＳｉである上部テンプレート層８３０を用いて、図３５−図４０の方法を用いることができる。より具体的には、以下に詳細に説明されるように、Ｓｉ以外の半導体を用いて、本発明の構造体及び方法を用いることができる。
【００３９】
図４１−図４９は、本発明の方法によって製造することができるハイブリッド配向基板の異なる実施形態の断面図を示す。図４１は、第１の配向を有する第１の単結晶半導体領域９１０と、第１の配向とは異なるが、基板９３０の配向と同一の第２の配向を有する第２の単結晶半導体領域９２０とを含む「バルク」プレーナ型ハイブリッド配向半導体基板構造体９００を示す。図４２のプレーナ型ハイブリッド配向半導体基板構造体９４０は、図４１の構造体に類似しているが、単結晶半導体領域９１０及び９２０を分離するトレンチ分離領域９５０を有する。
【００４０】
図４３のプレーナ型ハイブリッド配向半導体基板構造体９６０は、図４１の構造体９００と類似している。しかしながら、基板９３０は、基板９８０と置き換えられており、この基板９８０は、半導体領域９２０とエピタキシャル関係があってもなくてもよい。構造体９６０は、半導体領域９１０及び９２０の下のＢＯＸ層９７０、及び第１の半導体領域９１０の下に残る、第２の配向を有する第２の半導体材料の残留物９９０も含む。図４４のプレーナ型ハイブリッド配向半導体基板構造体１０００は、半導体領域９２０が半導体基板９３０とエピタキシャル関係にあり、ＢＯＸ層９７０が第１の単結晶半導体領域９１０と基板９３０との間の界面１０１０の上に配置されている点を除いて、図４３の構造体９６０と類似している。
【００４１】
図４５及び図４６のプレーナ型ハイブリッド配向半導体基板構造体１０２０及び１０３０は、半導体基板９３０が絶縁基板１０４０と置き換えられた点を除いて、図４１の構造体９００及び図４２の及び９４０と同一である。
【００４２】
図４７及び図４８のプレーナ型ハイブリッド配向半導体基板構造体１０５０及び１０６０は、図４３の構造体９６０と類似しているが、トレンチ分離領域９５０を有している。図４７の構造体１０５０において、トレンチ分離領域９５０は、第１の単結晶半導体領域９１０と残留物９９０との間の界面１０７０の下方に延びるが、ＢＯＸ層９７０には達しない。図４８の構造体１０６０において、トレンチ分離領域９５０は、ＢＯＸ層９７０まで延びる。
【００４３】
図４９のプレーナ型ハイブリッド配向半導体基板構造体１０８０は、ＢＯＸ層９７０まで延びるトレンチ分離領域９５０によって分離された、異なる配向の３つの単結晶半導体領域９１０、９２０、及び１０９０を含む。３つ又はそれ以上の表面配向を有するプレーナ型ハイブリッド配向半導体基板構造体は、二層テンプレート・スタックに代わって多層テンプレート・スタックを用いて、本発明の局部的なアモルファス化及び再結晶化方法によって製造することができる。
【００４４】
図１８及び図１９並びに図４１−図４９のもののような構造体は、付加的なステップを用いて又は用いずに、本発明の基本的なステップをいろいろ置き換えて生成することができる。例えば、類似した図１９のプレーナ型ハイブリッド配向構造体４６０は、第２の半導体材料９２０の残余物９９０をアモルファス化し、テンプレートとして単結晶領域９１０を用いてアモルファス化領域を再結晶化する付加的なステップによって、図４８から生成することができる。
【００４５】
本発明の半導体基板及び単結晶半導体領域は、広範囲の半導体材料から選択することができる。例えば、基板５１０、５２０、７００、９３０及び９８０、並びに異なる配向の第１の半導体領域４７０、６１０´、９１０及び第２の半導体領域４８０、６５０、９２０は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、Ｇｅ、Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、並びに他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体を含む群から選択することができる。１つ又はそれ以上のドーパントを用いる又は用いない（例えば、ＳｉＧｅ上のＳｉ層などの）上述の半導体材料の層状の組み合わせ又はこれらの合金もここで考慮される。第１及び第２の半導体領域は、歪み層であっても、非歪み層であってもよく、又は歪み層と非歪み層との組み合わせを用いることもできる。結晶配向は、一般に、（１１０）、（１１１）、及び（１００）を含む群から選択される。
【００４６】
第１の半導体領域４７０、６１０´、９１０及び第２の半導体領域４８０、６５０、９２０の厚さは、典型的には、約１ｎｍから約５００ｎｍまでであり、約１０ｎｍから約１００ｎｍまでの厚さがより一般的である。基板５１０、５２０、７００、９３０及び９８０の厚さは、一般的に、５μｍから１０００μｍまでの間であり、最も一般的には、約６００μｍである。
【００４７】
ＢＯＸ層及び絶縁基板１０４０は、これらに限られるものではないが、ＳｉＯ２、結晶ＳｉＯ２、窒素又は他の元素を含むＳｉＯ２、窒化シリコン、金属酸化物（例えば、Ａｌ２Ｏ３）、絶縁金属窒化物（例えば、ＡｌＮ）、結晶ダイアモンドのような高熱伝導性材料を含む群など、広範囲の誘電体材料から選択することができる。ＢＯＸの厚さは、約２ｎｍから約５００ｎｍの範囲にすることができ、好ましい厚さは、一般に、約５０ｎｍから約１５０ｎｍまでの範囲である。
【００４８】
テンプレート・スタックを形成する接合方法は、当業者には周知のいずれの方法も含むことができる（例えば、非特許文献２、及び同時継続中であり同一出願人に譲渡された、２００３年１０月２９日に出願された特許文献１、並びに同時継続中であり同一出願人に譲渡された、２００３年６月１７日に出願された特許文献２を参照されたい）。上述の同一出願人に譲渡された米国特許出願の各々の内容は、引用によりここに組み入れられる。
【００４９】
一般に、アモルファス化領域内の不純物は、再結晶化の進行を妨げるので、最も清潔な実現可能な界面のための、接合されることになる異なる配向の半導体表面は、疎水性（親水性でななく）であることが好ましい。しかしながら、適切なアニール処理によって酸化物を不連続の島状化形態にできると想定する場合、接合される界面における非常に薄い酸化物は許容できるものである（例えば、非特許文献３を参照せよ）。接合後のウェハ分離／除去は、ウェハを研削することによって又はエッチングにより除去することによって（エッチング停止層を利用することが好ましい）、或いは処理の早いステップにおいて形成される機械的に脆弱な界面層を利用することによって達成することができる。機械的に脆弱な界面層の例は、多孔性Ｓｉ（例えば、非特許文献４を参照されたい）、及びイオン注入されたＨ含有バブル（例えば、１９９４年１２月２０日に付与された、Ｍ．Ｂｒｕｅｌによる特許文献３及び１９９９年３月１６日に付与されたＫ．Ｖ．Ｓｒｉｋｒｉｓｈｎａｎによる特許文献４に説明されるスマート・カット・プロセスを参照されたい）を含む。
【００５０】
アモルファス化は、一般に、イオン注入によって行われる。最適なイオン注入条件は、テンプレート層の材料、テンプレート層の厚さ、アモルファス化されるスタック層の位置（上部か又は下部か）によって決まる。これらに限られるものではないが、Ｓｉ、Ｇｅ、Ａｒ、Ｃ、Ｏ、Ｎ、Ｈ、Ｈｅ、Ｋｒ、Ｘｅ、Ｐ、Ｂ、Ａｓ等を含む、当業者には周知の任意のイオン種を用いることができる。アモルファス化のためのイオンは、Ｓｉ又はＧｅであることが好ましい。Ｈ及びＨｅといったより軽量のイオンは、一般に、アモルファス化においてあまり効果的でない。イオン注入は、極低温から基準室温より数百℃高い温度に及ぶ温度で行うことができる。「基準室温」とは、約２０℃から約４０℃までの温度を意味する。アモルファス化されていない領域は、一般に、パターン加工されたマスク（例えば、室温の注入プロセスのためのパターン加工されたフォトレジスト）によって、イオン注入から保護される。注入は、「スクリーン酸化物」層を用いて又は用いずに行うことができ、単一の注入を用いて十分均一にアモルファス化された領域を容易に達成できない場合には、様々なエネルギーの多数の注入を用いて行うことができる。必要とされる注入ドーズ量は、注入種、注入される半導体、及びアモルファス化する必要がある層厚によって決まる。６Ｅ１５／ｃｍ２の総ドーズ量を用いて、５０、１００、１５０、及び２００ｋｅＶにおいて極低温で注入されたＳｉは、１００配向されたＳｉ及び１１０配向されたＳｉの上部４００ｎｍをアモルファス化するのに十分であることが見出された（例えば、非特許文献１を参照されたい）。しかしながら、注入されたイオンがＧｅであり、アモルファス化されることになる表面領域が５０−１００ｎｍより薄いとき、ずっと少ないドーズ量（例えば、４０ｋｅＶにおいて５Ｅ１４／ｃｍ２）でＳｉをアモルファス化することができる。
【００５１】
一般的に、局部的なアモルファス領域６３０、７３０、及び８５０の再結晶化は、所望の再結晶化を引き起こすのに十分な時間、約２００℃から約１３００℃までの温度、好ましくは約４００℃から約９００℃までの温度、より好ましくは約４００℃から約６００℃までの温度でアニールすることによって行われる。この時間は、テンプレート層の配向、再結晶化されることになるアモルファス化領域の厚さ、アモルファス化層における注入された不純物及び他の不純物の存在、場合によっては注入された領域と注入されていない領域との間の界面の鋭利さによって決まる。アニールは、炉内で又は急速熱アニールによって行うことができる。他の実施形態においては、レーザ・アニール又はスパイク・アニールを用いて、アニールを行うことができる。アニール雰囲気は、一般に、Ｎ２、Ａｒ、Ｈｅ、Ｈ２、及びこれらのガスの混合物を含むガスの群から選択される。
【００５２】
再結晶化ステップの後で構造体内に埋め込み絶縁層を形成するとき、埋め込み絶縁層を形成するのに用い得る任意の従来のイオン注入ステップ及びアニール・ステップを用いることもできる。例えば、図３３及び図３４に示される構造体内に埋め込み酸化物層を生成する際に、任意の従来のＳＩＭＯＸプロセスを用いることができる。
【００５３】
本発明の幾つかの実施形態が、本発明の修正と共に、ここに詳細に説明され、添付図面において示されたが、本発明の範囲から逸脱することなく、種々の更に別の修正が可能なことが明らかである。特に、本発明の基板構造体、回路、及び方法の大部分は、２つの異なる配向を有する少数の単結晶領域の場合について示されたが、本発明は、多数のこうした単結晶領域を含む構造体を提供する方法にも等しく適用される。さらに、後に製造されるデバイスのためにこうした基板形状が所望される場合、本発明のハイブリッド配向基板は、付加的な上部層（エピタキシャル成長された半導体又は付加的な接合層のような）、特定の表面形状の除去又はエッチバック（例えば、単結晶半導体領域又はトレンチ分離の１つ又はそれ以上を凹状にする）、及び／又は、特殊化されたドーピング・プロファイルを組み込むことができる。上記の明細書内のいずれも、本発明を添付の特許請求の範囲より狭く制限するように意図されるものではない。与えられた例は、限定ではなく例証となるように意図されるにすぎない。
【図面の簡単な説明】
【００５４】
【図１】２つの半導体配向の第１のものがバルク半導体基板上に直接配置され、２つの半導体配向の第２のものが基板上に配置された、従来技術のプレーナ型ハイブリッド配向半導体基板構造体の例の断面図を示す。
【図２】２つの半導体配向の第１のものがバルク半導体基板上に直接配置され、２つの半導体配向の第２のものが、厚いＢＯＸ層によって基板から完全に隔離された、従来技術のプレーナ型ハイブリッド配向半導体基板構造体の例の断面図を示す。
【図３】２つの半導体配向の第１のものがバルク半導体基板上に直接配置され、２つの半導体配向の第２のものが基板上に配置された、従来技術のプレーナ型ハイブリッド配向半導体基板構造体の例の断面図を示す。
【図４】２つの半導体配向の第１のものがバルク半導体基板上に直接配置され、２つの半導体配向の第２のものが、厚いＢＯＸ層によって基板から完全に隔離された、従来技術のプレーナ型ハイブリッド配向半導体基板構造体の例の断面図を示す。
【図５】２つの半導体配向の第１のものがバルク半導体基板上に直接配置され、２つの半導体配向の第２のものが、薄いＢＯＸ層によって基板から部分的に隔離された、従来技術のプレーナ型ハイブリッド配向半導体基板構造体の例の断面図を示す。
【図６】図２のハイブリッド配向基板構造体が、１１０配向された単結晶Ｓｉ領域上の少なくとも１つのｐＦＥＴ及び１００配向された単結晶Ｓｉ領域上の少なくとも１つのｎＦＥＴを含む集積回路の基本を形成する方法の従来技術の例の断面図を示す。
【図７】図２のハイブリッド配向基板構造体が、１１０配向された単結晶Ｓｉ領域上の少なくとも１つのｐＦＥＴ及び１００配向された単結晶Ｓｉ領域上の少なくとも１つのｎＦＥＴを含む集積回路の基本を形成する方法の従来技術の例の断面図を示す。
【図８】図２の場合について示される、図１−図５の構造体を形成するために用いられる従来技術の基本的な方法のステップの断面図を示す。
【図９】図２の場合について示される、図１−図５の構造体を形成するために用いられる従来技術の基本的な方法のステップの断面図を示す。
【図１０】図２の場合について示される、図１−図５の構造体を形成するために用いられる従来技術の基本的な方法のステップの断面図を示す。
【図１１】図２の場合について示される、図１−図５の構造体を形成するために用いられる従来技術の基本的な方法のステップの断面図を示す。
【図１２】図２の場合について示される、図１−図５の構造体を形成するために用いられる従来技術の基本的な方法のステップの断面図を示す。
【図１３】図２の場合について示される、図１−図５の構造体を形成するために用いられる基本的な従来技術の方法のステップの断面図を示す。
【図１４】図２の場合について示される、図１−図５の構造体を形成するために用いられる従来技術の基本的な方法のステップの断面図を示す。
【図１５】図２の場合について示される、図１−図５の構造体を形成するために用いられる従来技術の基本的な方法のステップの断面図を示す。
【図１６】図２の場合について示される、図１−図５の構造体を形成するために用いられる従来技術の基本的な方法のステップの断面図を示す。
【図１７】２つの異なる配向の単結晶Ｓｉ領域の両方が埋め込み絶縁層上に配置された、プレーナ型ハイブリッド配向半導体基板構造体の従来技術の例の断面図を示す。
【図１８】本発明のハイブリッド配向半導体基板の好ましいＳＯＩ実施形態の断面図を示す。
【図１９】本発明のハイブリッド配向半導体基板の好ましいＳＯＩ実施形態の断面図を示す。
【図２０】本発明のハイブリッド配向基板構造体を用いて、（１１０）Ｓｉ結晶面上の少なくとも１つのｐＦＥＴ及び（１００）Ｓｉ結晶面上の少なくとも１つのｎＦＥＴを含む集積回路の基礎を形成するために用い得る方法の断面図を示す。
【図２１】上部層をアモルファス化し、下部層をテンプレートする場合について示される、本発明の方法の基礎にある基本的なステップの断面図を示す。
【図２２】上部層をアモルファス化し、下部層をテンプレートする場合について示される、本発明の方法の基礎にある基本的なステップの断面図を示す。
【図２３】上部層をアモルファス化し、下部層をテンプレートする場合について示される、本発明の方法の基礎にある基本的なステップの断面図を示す。
【図２４】上部層をアモルファス化し、下部層をテンプレートする場合について示される、本発明の方法の基礎にある基本的なステップの断面図を示す。
【図２５】上部層をアモルファス化し、下部層をテンプレートする場合について示される、本発明の方法の基礎にある基本的なステップの断面図を示す。
【図２６】上部層をアモルファス化し、下部層をテンプレートする場合について示される、本発明の方法の基礎にある基本的なステップの断面図を示す。
【図２７】上部層をアモルファス化し、下部層をテンプレートする場合について示される、本発明の方法の基礎にある基本的なステップの断面図を示す。
【図２８】本発明の図１８の構造体を生成するための第１の好ましい方法の断面図を示す。
【図２９】本発明の図１８の構造体を生成するための第１の好ましい方法の断面図を示す。
【図３０】本発明の図１８の構造体を生成するための第１の好ましい方法の断面図を示す。
【図３１】本発明の図１８の構造体を生成するための第１の好ましい方法の断面図を示す。
【図３２】本発明の図１８の構造体を生成するための第１の好ましい方法の断面図を示す。
【図３３】本発明の図１８の構造体を生成するための第１の好ましい方法の断面図を示す。
【図３４】本発明の図１８の構造体を生成するための第１の好ましい方法の断面図を示す。
【図３５】本発明の図１９の構造体を生成するための第２の好ましい方法の断面図を示す。
【図３６】本発明の図１９の構造体を生成するための第２の好ましい方法の断面図を示す。
【図３７】本発明の図１９の構造体を生成するための第２の好ましい方法の断面図を示す。
【図３８】本発明の図１９の構造体を生成するための第２の好ましい方法の断面図を示す。
【図３９】本発明の図１９の構造体を生成するための第２の好ましい方法の断面図を示す。
【図４０】本発明の図１９の構造体を生成するための第２の好ましい方法の断面図を示す。
【図４１】本発明の方法によって生成することができるハイブリッド配向基板の異なる実施形態の断面図を示す。
【図４２】本発明の方法によって生成することができるハイブリッド配向基板の異なる実施形態の断面図を示す。
【図４３】本発明の方法によって生成することができるハイブリッド配向基板の異なる実施形態の断面図を示す。
【図４４】本発明の方法によって生成することができるハイブリッド配向基板の異なる実施形態の断面図を示す。
【図４５】本発明の方法によって生成することができるハイブリッド配向基板の異なる実施形態の断面図を示す。
【図４６】本発明の方法によって生成することができるハイブリッド配向基板の異なる実施形態の断面図を示す。
【図４７】本発明の方法によって生成することができるハイブリッド配向基板の異なる実施形態の断面図を示す。
【図４８】本発明の方法によって生成することができるハイブリッド配向基板の異なる実施形態の断面図を示す。
【図４９】本発明の方法によって生成することができるハイブリッド配向基板の異なる実施形態の断面図を示す。
【図１】
2007535802.tif 000003
【図２】
2007535802.tif 000004
【図３】
2007535802.tif 000005
【図４】
2007535802.tif 000006
【図５】
2007535802.tif 000007
【図６】
2007535802.tif 000008
【図７】
2007535802.tif 000009
【図８】
2007535802.tif 000010
【図９】
2007535802.tif 000011
【図１０】
2007535802.tif 000012
【図１１】
2007535802.tif 000013
【図１２】
2007535802.tif 000014
【図１３】
2007535802.tif 000015
【図１４】
2007535802.tif 000016
【図１５】
2007535802.tif 000017
【図１６】
2007535802.tif 000018
【図１７】
2007535802.tif 000019
【図１８】
2007535802.tif 000020
【図１９】
2007535802.tif 000021
【図２０】
2007535802.tif 000022
【図２１】
2007535802.tif 000023
【図２２】
2007535802.tif 000024
【図２３】
2007535802.tif 000025
【図２４】
2007535802.tif 000026
【図２５】
2007535802.tif 000027
【図２６】
2007535802.tif 000028
【図２７】
2007535802.tif 000029
【図２８】
2007535802.tif 000030
【図２９】
2007535802.tif 000031
【図３０】
2007535802.tif 000032
【図３１】
2007535802.tif 000033
【図３２】
2007535802.tif 000034
【図３３】
2007535802.tif 000035
【図３４】
2007535802.tif 000036
【図３５】
2007535802.tif 000037
【図３６】
2007535802.tif 000038
【図３７】
2007535802.tif 000039
【図３８】
2007535802.tif 000040
【図３９】
2007535802.tif 000041
【図４０】
2007535802.tif 000042
【図４１】
2007535802.tif 000043
【図４２】
2007535802.tif 000044
【図４３】
2007535802.tif 000045
【図４４】
2007535802.tif 000046
【図４５】
2007535802.tif 000047
【図４６】
2007535802.tif 000048
【図４７】
2007535802.tif 000049
【図４８】
2007535802.tif 000050
【図４９】
2007535802.tif 000051
【手続補正書】
【提出日】平成17年10月3日(2005.10.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の表面結晶配向を有する、明確に定められた少なくとも１つの第１の結晶半導体領域と、
前記第１の表面結晶配向とは異なる第２の表面結晶配向を有し、該第１の表面結晶配向を有する半導体材料をアモルファス化し、前記第２の配向を有する半導体材料に再結晶化することによって形成される、明確に定められた少なくとも１つの第２の結晶半導体領域と、
前記少なくとも１つの第１の単結晶半導体領域を、前記少なくとも１つの第２の結晶半導体領域から分離する、少なくとも１つの分離領域と
を備える、プレーナ型ハイブリッド配向半導体基板構造体。
【請求項２】
埋め込み絶縁層をさらに備え、前記第１及び第２の単結晶半導体領域の各々の少なくとも一部が前記埋め込み絶縁層の上方にある、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項３】
前記少なくとも１つの分離領域は誘電体が充填されたトレンチを含む、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項４】
前記第１及び第２の単結晶半導体領域の材料は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、Ｇｅ、Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、これらの層状の組み合わせ又はこれらの合金、及び、他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体からなる群から選択される、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項５】
異なる表面配向を有する、前記明確に定められた第１及び第２の単結晶半導体領域の両方がＳｉ含有半導体材料を含む、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項６】
前記明確に定められた少なくとも２つの単結晶半導体領域の各々が、歪み半導体材料、非歪み半導体材料、又は歪み半導体材料と非歪み半導体材料の組み合わせから構成される、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項７】
前記異なる表面結晶配向が、（１１０）、（１１１）、及び（１００）からなる群から選択される、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項８】
前記第１のＳｉ含有半導体領域が（１００）結晶配向を有し、前記第２のＳｉ含有半導体領域が（１１０）結晶配向を有する、請求項５に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項９】
前記第１のＳｉ含有半導体領域が（１１０）結晶配向を有し、前記第２のＳｉ含有半導体領域が（１００）結晶配向を有する、請求項５に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項１０】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記（１００）結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記（１１０）結晶配向上に配置された、請求項８に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項１１】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記（１００）結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記（１１０）結晶配向上に配置された、請求項９に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項１２】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置された、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項１３】
前記埋め込み絶縁層は、ＳｉＯ２、窒素含有ＳｉＯ２、窒化シリコン、金属酸化物、金属窒化物、及び、高熱伝導性材料からなる群から選択される誘電体材料である、請求項２に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項１４】
第１の単結晶表面配向を有する半導体を含む、少なくとも１つの単層半導体領域と、
前記第１の単結晶表面配向を有する下部半導体層と、前記第１の単結晶表面配向とは異なる第２の単結晶表面配向を有する上部半導体層とを含む少なくとも１つの二層半導体領域であって、前記単層半導体領域及び二層半導体領域が実質的に同一平面にあり、共通の埋め込み絶縁層上に配置された、少なくとも１つの二層半導体領域と、
前記少なくとも１つの単層半導体領域を前記少なくとも１つの二層半導体領域から分離する、少なくとも１つの分離領域と
を備える、プレーナ型ハイブリッド配向半導体オン・インシュレータ（ＳＯＩ）基板構造体。
【請求項１５】
前記分離領域は、少なくとも前記埋め込み絶縁層まで延びる、請求項１４に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項１６】
前記埋め込み絶縁層は、ＳｉＯ２、窒素含有ＳｉＯ２、窒化シリコン、金属酸化物、金属窒化物、及び高熱伝導性材料からなる群から選択される誘電体材料である、請求項１４に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項１７】
前記単層半導体領域及び二層半導体領域の両方が、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、Ｇｅ、Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、これらの層状の組み合わせ又はこれらの合金、及び、他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体からなる群から選択される半導体材料を含む、請求項１４に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項１８】
前記単層半導体領域及び二層半導体領域の両方がＳｉ含有半導体材料を含む、請求項１４に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項１９】
前記単層半導体領域及び二層半導体領域の各々が、歪み半導体材料、非歪み半導体材料、又は歪み半導体材料と非歪み半導体材料の組み合わせから構成される、請求項１４に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項２０】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置された、請求項１４に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項２１】
前記異なる表面配向が、（１１０）、（１１１）、及び（１００）からなる群から選択される、請求項１４に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項２２】
前記第１のＳｉ含有半導体領域が（１００）結晶配向を有し、前記第２のＳｉ含有半導体領域が（１１０）結晶配向を有する、請求項１８に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項２３】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記（１００）結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記（１１０）結晶配向上に配置された、請求項２２に記載のプレーナ型ハイブリッド配向ＳＯＩ基板構造体。
【請求項２４】
プレーナ型ハイブリッド配向基板を形成する方法であって、
第１の結晶配向を有する第１の下部単結晶半導体層と、前記第１の結晶配向とは異なる第２の結晶配向を有する第２の上部単結晶半導体層とからなる二層テンプレート層スタックを形成するステップと、
選択された領域において前記二層テンプレート層スタックの半導体層の一方をアモルファス化し、局部的なアモルファス化領域を形成するステップと、
テンプレートとしてアモルファス化されていない前記二層テンプレート層スタックの半導体層を用いて、前記局部的なアモルファス化領域を再結晶化し、該局部的なアモルファス化領域の結晶配向を元の結晶配向から所望の配向に変えるステップと
を含み、
前記アモルファス化するステップの前、又は該アモルファス化するステップと前記再結晶化するステップの間、或いは該再結晶化するステップの後に、分離領域を形成するステップが行われる方法。
【請求項２５】
前記第１の下部単結晶半導体層がＳＯＩ基板の前記絶縁層上に配置される、請求項２４に記載の方法。
【請求項２６】
前記第１の下部単結晶半導体層が単結晶半導体基板を含む、請求項２４に記載の方法。
【請求項２７】
前記第２の上部単結晶半導体層が、接合によって前記第１の下部単結晶半導体の上に形成される、請求項２４に記載の方法。
【請求項２８】
前記局部的なアモルファス化領域が、全体的に又は部分的に、前記第２の上部単結晶半導体層内に形成される、請求項２４に記載の方法。
【請求項２９】
前記局部的なアモルファス化領域が、全体的に又は部分的に、前記第１の下部単結晶半導体層内に形成される、請求項２４に記載の方法。
【請求項３０】
前記局部的なアモルファス化領域が、全体的に又は部分的に、前記第１の下部単結晶半導体層内に形成され、再結晶化後に前記上部層を除去するステップをさらに含む、請求項２４に記載の方法。
【請求項３１】
前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、Ｇｅ、Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、これらの層状の組み合わせ又はこれらの合金、及び、他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体からなる群から選択された同じ半導体材料又は異なる半導体材料から構成される、請求項２４に記載の方法。
【請求項３２】
前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層の両方が、Ｓｉ含有半導体材料から構成される、請求項２４に記載の方法。
【請求項３３】
前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層が、歪み半導体材料、非歪み半導体材料、又は歪み半導体材料と非歪み半導体材料の組み合わせから構成される、請求項２４に記載の方法。
【請求項３４】
前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層が、（１１０）、（１１１）、及び（１００）から選択される異なる表面配向を有する、請求項２４に記載の方法。
【請求項３５】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置される、請求項２４に記載の方法。
【請求項３６】
前記再結晶化するステップの後に埋め込み絶縁層を形成するステップをさらに含む、請求項２４に記載の方法。
【請求項３７】
前記埋め込み絶縁層は、酸素のイオン注入による分離（ＳＩＭＯＸ）プロセスによって形成される、請求項３６に記載の方法。
【請求項３８】
前記アモルファス化するステップは、イオン注入によって達成される、請求項２４に記載の方法。
【請求項３９】
前記イオン注入は、Ｓｉ、Ｇｅ、Ａｒ、Ｃ、Ｏ、Ｎ、Ｈ、Ｈｅ、Ｋｒ、Ｘｅ、Ｐ、Ｂ、及びＡｓからなる群から選択されるイオンを含む、請求項３８に記載の方法。
【請求項４０】
前記イオン注入は、Ｓｉ及びＧｅからなる群から選択されるイオンを含む、請求項３８に記載の方法。
【請求項４１】
前記イオン注入が、パターン加工されたマスクを用いて行われる、請求項４０に記載の方法。
【請求項４２】
前記再結晶化するステップが、２００℃から１３００℃までの温度で行われる、請求項２４に記載の方法。
【請求項４３】
前記再結晶化するステップは、Ｎ２、Ａｒ、Ｈｅ、Ｈ２、及びこれらの混合物からなる群から選択されるガス内で行われる、請求項２４に記載の方法。
【手続補正書】
【提出日】平成19年10月3日(2007.10.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の表面結晶配向を有する、明確に定められた少なくとも１つの第１の結晶半導体領域と、
前記第１の表面結晶配向とは異なる第２の表面結晶配向を有し、該第１の表面結晶配向を有する半導体材料をアモルファス化し、前記第２の配向を有する半導体材料に再結晶化することによって形成される、明確に定められた少なくとも１つの第２の結晶半導体領域と、
前記少なくとも１つの第１の単結晶半導体領域を、前記少なくとも１つの第２の結晶半導体領域から分離する、少なくとも１つの分離領域と
を備える、プレーナ型ハイブリッド配向半導体基板構造体。
【請求項２】
埋め込み絶縁層をさらに備え、前記第１及び第２の単結晶半導体領域の各々の少なくとも一部が前記埋め込み絶縁層の上方にある、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項３】
前記少なくとも１つの分離領域は誘電体が充填されたトレンチを含む、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項４】
前記第１及び第２の単結晶半導体領域の材料は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、Ｇｅ、Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、これらの層状の組み合わせ又はこれらの合金、及び、他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体からなる群から選択される、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項５】
異なる表面配向を有する、前記明確に定められた第１及び第２の単結晶半導体領域の両方がＳｉ含有半導体材料を含む、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項６】
前記明確に定められた少なくとも２つの単結晶半導体領域の各々が、歪み半導体材料、非歪み半導体材料、又は歪み半導体材料と非歪み半導体材料の組み合わせから構成される、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項７】
前記異なる表面結晶配向が、（１１０）、（１１１）、及び（１００）からなる群から選択される、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項８】
前記第１のＳｉ含有半導体領域が（１００）結晶配向を有し、前記第２のＳｉ含有半導体領域が（１１０）結晶配向を有する、請求項５に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項９】
前記第１のＳｉ含有半導体領域が（１１０）結晶配向を有し、前記第２のＳｉ含有半導体領域が（１００）結晶配向を有する、請求項５に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項１０】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記（１００）結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記（１１０）結晶配向上に配置された、請求項８または９に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項１１】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置された、請求項１に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項１２】
前記埋め込み絶縁層は、ＳｉＯ２、窒素含有ＳｉＯ２、窒化シリコン、金属酸化物、金属窒化物、及び、高熱伝導性材料からなる群から選択される誘電体材料である、請求項２に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項１３】
第１の単結晶表面配向を有する半導体を含む、少なくとも１つの単層半導体領域と、
前記第１の単結晶表面配向を有する下部半導体層と、前記第１の単結晶表面配向とは異なる第２の単結晶表面配向を有する上部半導体層とを含む少なくとも１つの二層半導体領域であって、前記単層半導体領域及び二層半導体領域が実質的に同一平面にあり、共通の埋め込み絶縁層上に配置された、少なくとも１つの二層半導体領域と、
前記少なくとも１つの単層半導体領域を前記少なくとも１つの二層半導体領域から分離する、少なくとも１つの分離領域と
を備える、プレーナ型ハイブリッド配向半導体オン・インシュレータ（ＳＯＩ）基板構造体。
【請求項１４】
前記分離領域は、少なくとも前記埋め込み絶縁層まで延びる、請求項１３に記載のプレーナ型ハイブリッド配向基板構造体。
【請求項１５】
プレーナ型ハイブリッド配向基板を形成する方法であって、
第１の結晶配向を有する第１の下部単結晶半導体層と、前記第１の結晶配向とは異なる第２の結晶配向を有する第２の上部単結晶半導体層とからなる二層テンプレート層スタックを形成するステップと、
選択された領域において前記二層テンプレート層スタックの半導体層の一方をアモルファス化し、局部的なアモルファス化領域を形成するステップと、
テンプレートとしてアモルファス化されていない前記二層テンプレート層スタックの半導体層を用いて、前記局部的なアモルファス化領域を再結晶化し、該局部的なアモルファス化領域の結晶配向を元の結晶配向から所望の配向に変えるステップと
を含み、
前記アモルファス化するステップの前、又は該アモルファス化するステップと前記再結
晶化するステップの間、或いは該再結晶化するステップの後に、分離領域を形成するステップが行われる、方法。
【請求項１６】
前記第１の下部単結晶半導体層がＳＯＩ基板の前記絶縁層上に配置される、請求項１５に記載の方法。
【請求項１７】
前記第１の下部単結晶半導体層が単結晶半導体基板を含む、請求項１５に記載の方法。    
【請求項１８】
前記第２の上部単結晶半導体層が、接合によって前記第１の下部単結晶半導体の上に形成される、請求項１５に記載の方法。
【請求項１９】
前記局部的なアモルファス化領域が、全体的に又は部分的に、前記第２の上部単結晶半
導体層内に形成される、請求項１５に記載の方法。
【請求項２０】
前記局部的なアモルファス化領域が、全体的に又は部分的に、前記第１の下部単結晶半導体層内に形成される、請求項１５に記載の方法。
【請求項２１】
前記局部的なアモルファス化領域が、全体的に又は部分的に、前記第１の下部単結晶半導体層内に形成され、再結晶化後に前記上部層を除去するステップをさらに含む、請求項１５に記載の方法。
【請求項２２】
前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、Ｇｅ、Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、これらの層状の組み合わせ又はこれらの合金、及び、他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体からなる群から選択された同じ半導体材料又は異なる半導体材料から構成される、請求項１５に記載の方法。
【請求項２３】
前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層の両方が、Ｓｉ含有半導体材料から構成される、請求項１５に記載の方法。
【請求項２４】
前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層が、歪み半導体材料、非歪み半導体材料、又は歪み半導体材料と非歪み半導体材料の組み合わせから構成される、請求項１５に記載の方法。
【請求項２５】
前記第１の下部単結晶半導体層及び前記第２の上部単結晶半導体層が、（１１０）、（１１１）、及び（１００）から選択される異なる表面配向を有する、請求項１５に記載の方法。
【請求項２６】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスをさらに備え、前記少なくとも１つのｎＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置され、前記少なくとも１つのｐＦＥＴデバイスが前記デバイスに最適な結晶配向上に配置される、請求項１５に記載の方法。
【請求項２７】
前記再結晶化するステップの後に埋め込み絶縁層を形成するステップをさらに含む、請求項１５に記載の方法。
【請求項２８】
前記埋め込み絶縁層は、酸素のイオン注入による分離（ＳＩＭＯＸ）プロセスによって形成される、請求項２７に記載の方法。
【請求項２９】
前記アモルファス化するステップは、イオン注入によって達成される、請求項１５に記載の方法。
【請求項３０】
前記イオン注入は、Ｓｉ、Ｇｅ、Ａｒ、Ｃ、Ｏ、Ｎ、Ｈ、Ｈｅ、Ｋｒ、Ｘｅ、Ｐ、Ｂ、及びＡｓからなる群から選択されるイオンを含む、請求項２９に記載の方法。
【請求項３１】
前記再結晶化するステップが、２００℃から１３００℃までの温度で行われる、請求項１５に記載の方法。
【請求項３２】
前記再結晶化するステップは、Ｎ２、Ａｒ、Ｈｅ、Ｈ２、及びこれらの混合物からなる群から選択されるガス内で行われる、請求項１５に記載の方法。