(57)【要約】  プロセッサ用の発振器を備えた制御装置を提案する。ただし、この制御装置は、停止後に振動が再開すれば、発振器の振動の一時的な停止を第１のエラーメモリに記憶する。
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【特許請求の範囲】
【請求項１】
プロセッサ（μＣ）用の発振器を備えた制御装置において、
該制御装置は、振動停止後に振動が再開すれば、発振器の振動のこの一時的な停止を第１のエラーメモリ（１５）に記憶するように構成されている、ことを特徴とする制御装置。
【請求項２】
前記制御装置は、振動停止時に第２のエラーメモリ（１４）を所定の状態にセットする論理素子（ＰＩＣ，１０，１２，１３）を有しており、該論理素子は第２のエラーメモリ（１４）の状態と振動の再開とに応じて第１のエラーメモリ（１５）に振動停止を記憶する、請求項１記載の制御装置。
【請求項３】
前記論理素子にはタイマー素子（１０）が割当てられており、該タイマー素子（１０）は、電源電圧が投入されて所定の時間が経過した後に振動がまだ停止していれば、第２のエラーメモリを前記状態にセットする、請求項２記載の制御装置。
【請求項４】
前記制御装置は、振動再開後に第２のエラーメモリをリセットするように構成されている、請求項２又は３記載の制御装置。
【請求項５】
前記論理素子は、第２のエラーメモリがリセットされるまでの間、振動の停止を表す信号を生成する、請求項１から４のいずれか１項記載の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプロセッサ用の発振器を備えた制御装置に関する。
【０００２】
発明の利点
プロセッサ用の発振器を備えた本発明による制御装置は、制御装置内のプロセッサ用の発振器の振動が一時的に中断したときに、例えば共振回路の温度依存性又は分路抵抗に起因して生じうるこの動作不良が第１のエラーメモリに記憶されるという利点を有している。これにより、特に、顧客は警告ランプが短い時間のあいだ点灯した場合に不必要に工場に行かなくても済み、また、工場側では何故ランプが作動したのか突き止めることができないという事態を避けることができる。
【０００３】
本発明による制御装置によれば、このエラーを永久エラーメモリに書き込むことができる。これによって、とりわけエアバッグトリガ装置において、制御装置のサービス機会が改善される。一時的に振動していない発振器が同定され、このエラーはメモリに記憶される。
【０００４】
従属請求項において実施される措置及び発展形態により、独立請求項に示されている制御装置の有利な改善が可能である。
【０００５】
特に有利には、制御装置は振動停止時に第２のエラーメモリを所定の状態にセットする論理素子を有しており、この論理素子は第２のエラーメモリの状態に依存して振動の停止を第１のエラーメモリに記憶する。これにより、発振器の振動が無いときに制御装置内のマイクロプロセッサないしマイクロコントローラが作動しないという問題は解決される。その結果として、プロセッサに割り当てられたメモリ、つまり、書換え可能メモリ、例えばＥＥＰＲＯＭへの記憶は不可能になる。それゆえ、単純な論理回路によって振動の停止に応じて所定の状態にセットされる第２のエラーメモリが提案される。この状態とは、振動が少なくとも一時的に中断するというエラー、又は、接続されたＡＳＩＣの信頼性の高いクロックとしては振幅が小さ過ぎるというエラーを示すものである。振動が再開すると、マイクロプロセッサは、第２のエラーメモリの状態に応じて、マイクロプロセッサに直接割当てられた第１のエラーメモリに、振動の中断が生じたというエラーメッセージを書き込むことができる。これにより、このようなエラーの同定が著しく楽になる。
【０００６】
さらに、論理素子にタイマー素子が割当てられ、エラーを知らせるため、電源電圧の投入後、タイマー素子を規定する所定の時間が経過した後に、第２のエラーメモリが前記状態にセットされるようにすると、有利である。これにより、有利には、電源投入（Ｐｏｗｅｒ  Ｕｐ）後、クロック発振器が振動立ち上がりまでに十分な時間、例えば５秒、を要するという事態が回避される。その後の動作の間はこの遮断タイマーは無効なので、短い中断でもエラーメモリへの書込みに、また場合によっては、警告ランプの作動につながる。
【０００７】
そのうえさらに、制御装置が振動再開後に第２のメモリをリセットするようにすると、有利である。なぜならば、そのとき、マイクロプロセッサに割り当てられているメモリに、読み出し可能なエラーメッセージが書き込まれるからである。いまや、新たなエラーに対しては外部メモリが再び使用可能であり、それゆえ、この外部メモリは単純な論理信号０又は１によってその時々の状態にセットされるように容易に構成することができる。
【０００８】
最後に、第２のエラーメモリがリセットされるまでの間、論理素子が振動の停止を表す信号を生成するようにすると、同様に有利である。この信号は、例えば、エラーメモリの読み出しまでの間、警告ランプを作動させることができる。その場合、さらに、警告ランプがスイッチオフされるようにするため、読み出し後にエラーメッセージの消去が必要とされるようにしてもよい。
【０００９】
図面
本発明の実施例を図に示し、以下の説明においてより詳細に説明する。
図１は、本発明による制御装置のブロック回路図であり、
図２は、制御装置の動作を説明するためのフローチャートである。
【００１０】
説明
電子制御装置において、プロセッサ又はマイクロコントローラの動作のためには発振器が必要である。この発振器によって、プロセッサ及び接続されたコンポーネントが動作するためのクロックが生成される。その際、電源投入後に、例えばピアス発振器である発振器の振動が立ち上がらない場合が生じうる。また、すでに動作している状態で、散発的に生じる発振器の振動信号の中断、ないしは、接続されたコンポーネントと相容れない振動信号の振幅低下が生じることもある。この場合、最終的にこのエラーを取り除くために工場側でこのエラーを同定することができるように、このエラーを同定し、記憶することは困難である。
【００１１】
本発明の提案によれば、振動停止後に振動が再開すれば、この一時的な停止は第１のエラーメモリに、すなわち、マイクロコントローラに直接割り当てられたＥＥＰＲＯＭに記憶される。これは、有利には、論理素子が外部ＥＥＰＲＯＭをセットし、このセットに応じて、振動再開の際に、振動の中断が生じたというメッセージを第１のエラーメモリに書き込むことにより達成される。これにより、検査のためにエラーを呼び出すことが可能になる。これに関連して、論理素子は、エラーメモリへの書込みを正当化するため、電源電圧投入後どの位の最小時間の後に振動を開始させなければならないかを決定するタイマーを使用していてよい。この値は例えば５秒としてよい。２つの状態を行き来するこの第２のメモリは、さらなるエラー表示ができるように、振動再開後にリセットされる。有利には、エラーメモリからエラーが読み出され、さらに場合によってはエラーが消去されるまでの間、警告ランプが点灯する。
【００１２】
図１には、制御装置の構造がブロック回路図で示されている。この図では、本発明の説明に必要のないすべての構成要素は省略されている。マイクロコントローラμＣはクロック信号ＥＣＬＫを素子ＰＩＣに伝送する。なお、クロック信号ＥＣＬＫは、例えばピアス発振器である発振器の信号に依存して生成されたものである。マイクロコントローラμＣには、ここではＥＥＰＲＯＭとして形成されている書換え可能メモリ１５が割り当てられている。これは書き換えることのできるメモリである。このメモリはトランジスタ構造から構成されている。素子ＰＩＣは周辺インタフェースＩＣを表している。素子ＰＩＣは、クロック信号の中断ないしはクロック信号の振幅の強い低下に応じて論理信号を生成する。タイマー素子１０は端子１１を介して電源投入される。したがって、エラーが存在しないと判定するには、電源投入の５秒後には振動が存在していなければならない。そうでなければ、エラーが存在している。この検査に応じて、タイマー１０はＡＮＤゲート１２の第１の反転入力側に論理出力信号を供給する。ＡＮＤゲート１２の第２の入力側には、ＰＩＣ素子の出力信号、つまり、振動の中断が生じたか否かを表す信号が印加される。タイマー１０も素子ＰＩＣも電源電圧投入の少なくとも５秒後に振動の中断が生じていることを示している場合には、同じくＥＥＰＲＯＭとして形成された外部メモリ素子１４がＡＮＤゲート１２の出力信号によって所定の状態にセットされる。つまり、タイマー素子１０と素子ＰＩＣの両方が振動の中断を示しているならば、ＡＮＤゲート１２はＥＥＰＲＯＭ１４を所定の状態にセットする。メモリ１５の出力信号によってメモリ１４をリセットしてもよい。これは、振動中断エラーがμＣの内部メモリ１５にすでに記憶され、もはや振動中断が起きず、マイクロコントローラμＣが正常に動作している場合に行われる。素子ＰＩＣの第２の出力信号はＡＮＤゲート１２にだけでなく、ＡＮＤゲート１３にも、詳しくはＡＮＤゲート１３の反転入力側にも供給される。ＡＮＤゲート１３の第２の入力側にはメモリ１４の出力信号が印加される。メモリ１４が振動の中断を示し、素子ＰＩＣが振動の中断を示さない場合、つまり、再び振動が生じて、マイクロコントローラμＣが動作する場合には、メモリ１５は活動化され、発振器の一時的な振動中断が生じたというエラーメッセージが書き込まれる。メモリ１４の出力信号はＯＲゲート１６の第１の入力側にも印加されるので、振動の中断が生じたことをメモリ１４にセットする際には、ＯＲゲート１６の出力信号はいずれにせよ論理値１であり、警告ランプを作動させる。ＯＲゲート１６の第２の入力側にはメモリ１５のエラービットが接続されている。すなわち、エラーが存在したことをメモリ１５が認識した場合でも、警告ランプは同様に作動する。
【００１３】
図２では、制御装置の動作がフローチャートで説明されている。方法ステップ１９９では、電源電圧の投入が確認され、タイマー２０１がスタートする。方法ステップ２００は、振動の中断が生じたことを確認する。方法ステップ２０１では、振動の中断が電源電圧の開始５秒後まで持続したか否かが調べられる。持続しなかった場合には、ステップ２０２において方法は終了する。しかし、持続した場合には、ステップ２０３において、素子ＰＩＣ１０及び１２から成る論理回路によって、メモリ１４を振動の中断が生じたという状態にセットする。さらに、２０４では、素子１６によって警告ランプを作動させる。方法ステップ２０５では、再び振動が生じたか否かが調べられる。振動が生じていなければ、警告ランプは点いたままであり、方法は方法ステップ２０６において終了する。しかし、振動が生じていれば、方法ステップ２０７において素子１３によりマイクロコントローラμＣの内部ＥＥＰＲＯＭ１５にエラーメッセージが書き込まれる。このエラーメッセージはすでに前もって準備されていたものであり、ＡＮＤゲート１３の出力信号に依存してメモリにロードされる。方法ステップ２０８では、メモリ１５内のエラーメッセージを読み出すことができたか否かが調べられる。読み出すことができた場合には、方法ステップ２１０において警告ランプを点けたままにする。しかし、読み出すことができなかった場合には、ステップ２０９においてランプを非活動化させる。これは、特に、メモリ１５内にエラーメッセージが存在していなかったために行われる。これによりエラービットが消え、ＯＲゲート１６の両入力側には論理値０だけが印加される。
【００１４】
特に、動作中に生じる短い中断の際には、タイマー１０は無効でなければならない。というのも、タイマーは、立ち上がり時間中に振動開始まで十分な時間をかけることができるようにし、しかもその際にエラーが記憶されないようにするからである。
【００１５】
図１に示されている実施例は変更しうるが、それでも依然として本発明が実現されることは、当業者には本発明の説明から明らかである。特に、エラーメモリの種類及び配置は変更しうる。
【図面の簡単な説明】
【００１６】
【図１】本発明による制御装置のブロック回路図を示す。
【図２】制御装置の動作を説明するためのフローチャートを示す。
【図１】
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【図２】
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【国際調査報告】
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