(57)【要約】過渡現象遮断用の組み合わせデバイス。過渡現象が入力端子 ４０に印加されると、トランジスタ ４４のボディ電位がデプレッションモードＪＦＥＴ型遮断トランジスタ ７１のゲート ８１を駆動するように、パストランジスタ４４が配置されている。同時に、チャネル７７を空乏化するために、電位差 Ｖｄが外部ゲート ５２の両端に印加される。このように、外部端子上に現れる過渡現象は、非常に急速に伝播されて、チャネル ７７および８５を空乏化するので、出力端子４２に接続されたデバイスが故障する前に、入力端子 ４０を出力端子 ４２から効果的に分離する。一旦過渡現象がおさまると、デバイス ３７はその通常の導通状態に戻る。【選択図】  図９
2007503108.tif 000002
【特許請求の範囲】
【請求項１】
第１の接続点と第２の接続点との間の負荷電流の流れを制限するように構成された集積回路型サージ保護装置であって、
該電流用の第１のチャネルを備えた第１の種類の半導体のボディ；および
第１のチャネルと直列で、該負荷電流用に配置された、第２チャネル；および
第１のチャネルの点と第２のチャネルの点との間の電位差振幅の増加に応じて第１のチャネルをピンチオフするように配置された部分；
を規定する、該ボディに配置された第２の種類の半導体材料の１つ以上の領域と、
から成り、
使用時には、前記装置に印加された少なくともいくつかの電圧過渡現象に応じて、前記第１のチャネルが直ちにピンチオフして、前記電圧過渡現象がおさまった後に第１のチャネルが導通を再開することを特徴とする集積回路型サージ保護装置。
【請求項２】
該第１のチャネルの点と該第２のチャネルの点との間の電位差振幅の増加に応じて該第１のチャネルを通過する電流を徐々に制限するように構成された第１のゲートを更に備えていることを特徴とする請求項１に記載の装置。
【請求項３】
第２の種類の半導体の１つ以上の領域が、該電流を流すための第３のチャネルを備えていることを特徴とする請求項２に記載の装置。
【請求項４】
該第１のチャネルの点と該第３のチャネルの点との間の電位差の増加に応じて該第３のチャネルを通過する電流を徐々に制限するように構成された第２のゲートを更に備えていることを特徴とする請求項３に記載の装置。
【請求項５】
第１の種類の半導体のボディは、ｐ形半導体材料で構成され、また該第２の種類の半導体の該１つ以上の領域が、ｎ形半導体材料から構成されていることを特徴とする請求項４に記載の装置。
【請求項６】
該第１の種類の半導体のボディはｎ形半導体から構成され、また、該第２の種類の半導体の該１つ以上の領域は、ｐ形半導体材料から構成されていることを特徴とする請求項４に記載の装置。
【請求項７】
該第２と第３のチャネルおよび該第１と第２のゲートは、それぞれ第１と第２のＭＯＳＦＥＴを構成していることを特徴とする請求項４に記載の装置。
【請求項８】
該第１のチャネル、および第１のチャネルを空乏化するために配置された該部分は、該第１と第２のＭＯＳＦＥＴの間に配置されたＪＦＥＴを形成することを特徴とする請求項４に記載の装置。
【請求項９】
該第１と該第２のＭＯＳＦＥＴは、該第１の種類の半導体のボディを経由して垂直方向に向いていることを特徴とする請求項７に記載の装置。
【請求項１０】
該第２の種類の半導体の該１つ以上の領域は、該第２の種類の半導体の第１の分布域を構成し、該ボディの一側面に隣接して配置されていることを特徴とする請求項４に記載の装置。
【請求項１１】
使用中に双方向電流サージからの保護を行うために、該ボディの反対側に隣接して配置された第２の種類の半導体の１つ以上の領域の第２の分布域を更に備えていることを特徴とする請求項１０に記載の装置。
【請求項１２】
該第２の分布域は、該第１の分布域のミラーとして配置されていることを特徴とする請求項１１に記載の装置。
【請求項１３】
第２の種類の半導体の該１つ以上の領域は、該ボディの一側面に隣接したループの形状に配置されていることを特徴とする請求項１０に記載の装置。
【請求項１４】
該ループは、共通軸の周りの多数の回転体を構成していることを特徴とする請求項１０に記載の装置。
【請求項１５】
第２の種類の半導体の該１つ以上の領域は、該ボディの一側面に隣接している該第２の種類の半導体の１本以上のストリップを構成していることを特徴とする請求項１０に記載の装置。
【請求項１６】
該第２の種類の半導体の該１本以上の配線は、長軸の周りに対称的に配置されていることを特徴とする、電流サージからの双方向保護を行うように配置された請求項１５に記載の装置。
【請求項１７】
全てが入力端子と出力端子の間に直列に接続された、第１、中間および第２の能動半導体デバイスを備えた過渡現象遮断デバイスであって、
前記第１と第２のデバイスは対応する構造を有するが、電流の反対方向に接続されていて、前記中間デバイスは、バックゲートのデプレッション形デバイスであることを特徴とする過渡現象遮断デバイス。
【請求項１８】
全てが入力端子と出力端子の間に直列に接続された、第１、中間および第２の能動半導体デバイスを備えた過渡現象遮断デバイスであって、
前記第１および第２のデバイスは両方とも縦型デプレッションモードＤＭＯＳデバイスであるが、それらのうちの１つが逆電流で動作するように接続されていて、
前記中間デバイスは、バックゲートのデプレッション形電界効果デバイスであることを特徴とする過渡現象遮断デバイス。
【請求項１９】
それぞれ制御端子と、第１と第２の電流通過端子とを有する、第１と第２縦方向電流の電力用半導体デバイスであって、
前記第１のデバイスの前記制御端子は、前記第２のデバイスの前記第１の電流通過端子に接続され、また、前記第２のデバイスの前記制御端子は、前記第１のデバイスの前記第1の電流通過端子に接続され、
前記第１および第２のデバイス用の前記第２の電流通過端子が外部電源接続のために別々に接続されている、第１と第２縦方向電流の電力用半導体デバイスと、
前記第２の電流通過端子の電圧間の中間電圧を供給する分圧器回路網と、
前記中間電圧によってゲートされるように接続されている、横方向電流の能動デバイスと、
を備えた過渡現象遮断デバイス。
【請求項２０】
電力入力接続部と電力出力接続部の間に直列に接続されている第１および第２のトランジスタであって、
前記第１と第２のトランジスタは、逆の導電型を有し［また双方がデプレッションモードであり］、
前記第２のトランジスタは、前記第１のトランジスタのボディ拡散領域の延長域によってゲート制御される縦型デプレッションモード［ＪＦＥＴ］トランジスタであるものを、
備え、
前記第１のトランジスタに、少なくとも何らかの電圧過渡現象が加わると、直ちに前記第２のトランジスタを遮断することを特徴とする過渡現象遮断デバイス。
【請求項２１】
２つの電力入力／出力接続部間にインピーダンス素子と直列に間接的に接続されたデプレッションモード遮断トランジスタであって、
前記遮断トランジスタは、
エピタキシャル層の該面に少なくとも１つのゲート拡散領域と、
前記エピタキシャル層内の第１のソース／ドレインと、
前記エピタキシャル層に重なる追加の半導体層内の第２のソース／ドレインと、
を備えている縦型デプレッションモードトランジスタを備え、
前記インピーダンス素子の１つ以上は前記ゲート拡散領域と前記電力入力／出力接続部の１つとの間に電気的に挿入され、また、
前記電力入力／出力接続部のうちの１つと前記ソース／ドレインのうちの１つとの間に電気的に挿入されていて、
前記第１のトランジスタに、少なくとも何らかの電圧過渡現象が加わると、直ちに前記第２のトランジスタを遮断し、また、前記電圧過渡現象が消滅した後に前記第２のトランジスタが導通を再開することを特徴とする過渡現象遮断デバイス。
【請求項２２】
前記縦型デプレッションモードトランジスタはＪＦＥＴであることを特徴とする請求項２１のデバイス。
【請求項２３】
１つだけがトランジスタである、２つの前記インピーダンス素子を備えた請求項２１のデバイス。
【請求項２４】
前記ゲート拡散域のそれぞれに個別に接続された、２つの前記インピーダンス素子を備えた請求項２１のデバイス。
【請求項２５】
前記エピタキシャル層はＮ型であることを特徴とする請求項２１のデバイス。
【請求項２６】
前記追加の半導体層は本質的に単結晶であることを特徴とする請求項２１のデバイス。
【請求項２７】
前記追加の半導体層は、第２のエピタキシャル層から構成されていることを特徴とする請求項２１のデバイス。
【請求項２８】
少なくとも１つの前記インピーダンス素子はデプレッションモードトランジスタであることを特徴とする請求項２１のデバイス。
【請求項２９】
請求項１、１７、１８、１９、あるいは２１のうちのどれかに記載の直列接続過渡現象遮断デバイスと組んでいる分流保護デバイスを備えているＳＰＳＳ保護回路。
【請求項３０】
少なくとも１つの入出力端子と、前記端子とデータ伝送路の間に挿入された請求項２９に記載のＳＰＳＳ保護回路とを備えている電子システム。
【請求項３１】
少なくとも１つの入出力端子と、前記端子と電源装置接続部の間に挿入された請求項２９に記載のＳＰＳＳ保護回路を備えている電子システム。
【請求項３２】
該電子システムのアース（接地）端子と外部アースとの間に挿入された請求項２９に記載のＳＰＳＳ保護回路を備えている電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、切断回路に関し、特に敏感な電子回路から望ましくない過電圧や関連する電流過渡現象を阻止するための固体素子に関する。
【背景技術】
【０００２】
この引用により開示する国際特許出願ＷＯ  ９５／０１６６７には、直列保護回路が記載されている。該保護回路は多数の個別高電圧電界効果トランジスタ(ＦＥＴ)を含んでおり、電源と保護される負荷との間に直列に入れられている。該保護回路は、通常の状態では、ＦＥＴのドレイン・ソース間の抵抗が低抵抗状態となるように構成されている。しかし、高電圧過渡現象に対しては、該保護回路は、それにより非常に急速に開回路となって、該負荷への過渡的高電圧の破壊的な伝送を防止する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
個別ＦＥＴのはんだ付けあるいは他の接続方法により、該回路がかさばった装置として実装されるが、それは望ましい姿ではない。
【０００４】
該装置の小型化へのあるアプローチは、図２に示すように、半導体ウェーハ上にシリコンで該回路のＦＥＴを作製することであろう。そのようなアプローチは低電圧集積回路の実装に向いているが、それは、高電力/電圧処理能力が望まれる場合には、好ましくない。例えば、交流モーターか他の誘導負荷を制御する回路は、１８０Ｖ以上の仕様電源電圧振幅で動作する必要がある場合がある。
【課題を解決するための手段】
【０００５】
本願は、高電圧に耐えることができる遮断トランジスタの高速ターンオフを行うために、複数のトランジスタ構造体を組み合わせたり、あるいは混合したりして使用している種々の過渡現象遮断デバイスについて記述している。遮断トランジスタとしては、デプレッション型ＦＥＴ、例えば、ゲートポテンシャルがパストランジスタのボディに駆動されるＪＦＥＴまたはその同等品が好適である。
【０００６】
本発明のある態様によれば、第１の接続点と第２の接続点との間の負荷電流の流れを制限するように構成された集積回路型サージ保護装置であって、
該電流用の第1のチャネルを備えた第1の種類の半導体のボディと、
第1のチャネルと直列で、該負荷電流用に配置された、第２チャネルと、
第1のチャネルの点と第2のチャネルの点との間の電位差振幅の増加に応じて該第1のチャネルをピンチオフするように配置された部分と、
を規定する、該ボディに配置された第２の種類の半導体材料の１つ以上の領域と、
を備え、
使用時には、前記装置に印加された少なくともいくつかの電圧過渡現象に応じて、前記第1のチャネルが直ちにピンチオフして、前記電圧過渡現象がおさまった後に第1のチャネルが導通を再開することを特徴とする集積回路型サージ保護装置が提供される。
【０００７】
多様な実施例によって、遮断およびパストランジスタ用の多様な構成を説明する。ある種の実施例では、双方向過渡現象遮断のために、１個の遮断トランジスタと２個のパストランジスタとの組み合わせが使用され、あるいは、他の実施例では、一方向の遮断用に、１個のパストランジスタだけが使用されている。
【０００８】
ある実施例では、低オン抵抗および高遮断電圧用に更に有利な縦型パストランジスタを使用し、あるいは、他では、集積化実施例には更に有利な横型パストランジスタを使用している。そのような集積化実施例においては、単一の固体構造体、例えば、高電圧集積回路は高電圧回路類とともに過渡現象遮断ユニットも組み合わせる。
【０００９】
ある実施例は、該遮断トランジスタのチャネルを規定するために、プロセス統合能力を備えた高い降伏電圧デバイスを提供するという利点を有する、埋込拡散層間の空隙を利用する。
【００１０】
ある実施例は、遮断トランジスタのチャネルを規定するために、表面拡散領域間の空隙を利用して、オーバレイ(例えば、エピタキシャル)半導体膜にソース/ドレイン端子を配置している。これは、ラッチアップ、またはキャリア拡散による問題への感応性を低減するという利点を有する。
【００１１】
このように、本発明は、高電圧アプリケーションに好適で、過渡現象保護回路を実装するために使用され得る固体回路を有利に提供する。革新的なデバイス、システム、および方法の著しい利点は下記のものを含んでいる：
・渡電流の急速な中断
・住宅用電力線および加入者線路レベル以上の耐圧能力
・電力および／またはスマート電源回路との統合能力を有するデバイス構造体
・非常に容易な設計仕様を有するシステム
・多様な保護デバイスの協力に対する要件を低減したシステム
・低いオン抵抗
・物理的に小型であること
・データあるいは電力線の異常に対するだけでなく、接地（アース接続）問題に対しても適合した保護
・電流の中断からの高速な復旧
・現存システム設計への容易なレトロフィット
【実施例】
【００１２】
現在の好適な実施形態（例示であって、制限ではない）を詳細に参照しながら、本願の多数の革新的な内容を説明する。
【００１３】
図１は、国際特許出願ＰＣＴ／ＡＵ９４／００３５８（ＷＯ  ９５／０１６６７）の実施形態に係わる保護回路２の回路図であり、それはこの参照により完全に開示された。該回路は、中間のＪＦＥＴ Ｊ１と直列接続状態の２つのＭＯＳＦＥＴ Ｍ１およびＭ２を備えている。多様なフィードバック経路は、配線Ｗ１およびＷ２、および抵抗器Ｒ１およびＲ２によって形成される。
【００１４】
ＭＯＳＦＥＴ Ｍ１およびＭ２は、通常、ドレインとソースが半導体ウェーハの対向面に配置される縦型チャンネル設計で製作される。そのようなＦＥＴの一例はグッドマン他による米国特許第４，５８７，７１３に記載されている。
【００１５】
他の縦型チャネルＦＥＴ設計も知られている。例えば、最初の市販の縦型チャネルＦＥＴはＶ溝あるいはＶＭＯＳＦＥＴであった。１９９０年代後半から、「Ｕ溝ＦＥＴ」またはＵＭＯＳＦＥＴとも呼ばれる、「トレンチ」ＤＭＯＳＦＥＴが市販されて入手可能となっている。
【００１６】
ＵＭＯＳＦＥＴは、ＶＭＯＳＦＥＴとＤＭＯＳＦＥＴに比べて、より高いチャネル密度を有し、これによりＵＭＯＳＦＥＴのオン抵抗が下がる。理解され得るように、本発明は、特定の縦型ＭＯＳＦＥＴアーキテクチャを使用するように限定していない。
【００１７】
前述のように、該装置の小型化へのあるアプローチは、図２に示すように、半導体ウェーハ上にシリコンで該回路のＦＥＴを作製することであったであろう。しかし、そのアプローチは、高電力／電圧処理能力が望まれるアプリケーションには適していなかった。
【００１８】
さて、図３を参照すると、アルミニウムソース端子 １４Ａおよび１４Ｂとオーム接触しているＰ型ボディ領域 １０Ａ〜１０ＣおよびＮ＋ソース領域を有する、代表的な従来型ＮチャネルＤＭＯＳＦＥＴペア １３および１５の断面図が表示されている。ＤＭＯＳＦＥＴは該集積回路の対向面の間に広がっている。ＤＭＯＳＦＥＴは、Ｎ＋基板 １８の下面を覆っている、金属化コンタクト １６の形式の共通ドレインを有している。Ｎ型エピタキシャル層 ２０は、ＤＭＯＳＦＥＴ １３および１５のそれぞれについて、ソースとドレインの間にチャネルを備えている。
【００１９】
さて、図４を参照すると、Ｎ＋基板層１８まで広がるように、Ｐ型ボディ層が打ち込まれた図２の配置の変形例が表示されている。本発明の一実施形態は、中間のＰ型ボディ領域 １０Ｂが、ＭＯＳＦＥＴ １３と１５の間に配置されている有用なＪＦＥＴを備えるのに適応し得るという所見に基づいている。
【００２０】
図５は、図４の基板 １８およびメタルドレインコンタクト １６が、２つの別個のドレイン １６Ａおよび１６Ｂを形成するために不連続となっている、本発明を具体化している集積回路の断面図である。中間のＰ型ボディ領域 １０Ｂには、適切に堆積した抵抗領域 ２６および２８経由で、ドレイン １６Ａおよび１６Ｂに接続されるＮ領域 ２２が形成されている。Ｐ型ボディ領域 １０Ｂが、図１のＭ１に対応するＭＯＳＦＥＴ １３と、図１のＭ２に対応するＭＯＳＦＥＴ １５との間で接続されているＪＦＥＴのチャネルを形成することが理解されるであろう。
【００２１】
ＪＦＥＴのゲートは、Ｎ型領域 ２２によって提供される。トレース、あるいは他の導線３０と３２は、図１の配線Ｗ１およびＷ２に対応するので、その回路の希望の集積回路実装を完了する。
【００２２】
図５の水平に配置されたＮ／Ｐ領域は、Ｎ型基板から初めて、うまく処理されたマスク層経由で、Ｐ領域をＮ型基板の中間で接触する深さまで、基板の両側からドーピングし、製造される。あるいは、水平に配置されたＮ／Ｐ領域はＰドープの基板から始めて、両側からＮ−型領域を中間で出会うようにドーピングし、製造されてもよい。
【００２３】
さて、図５のデバイスの動作例を、図６を参照しながら説明する。図６において、外部接続Ｔ１には、外部接続 Ｔ２よりも正の電圧が印加される。その結果、通常電流は、点線２１に示すＭＯＳＦＥＴ Ｍ１の第１チャネルに沿って流れる。（当然、電子流の向きは、該通常電流の向きと反対である。）Ｎドープシリコンである第１種基板に由来するので、チャンネル ２１での多数キャリアは電子である。該電流は、ゲート領域 １７Ａの下を流れて、中間ＪＦＥＴ Ｊ１に流入し、ゲート構造体２２を横断する破線 ２３に示すように、第２チャネルを通過する。Ｐドープシリコンである第２種基板に由来するので、チャンネル ２３での多数キャリアは正孔である。次に、該電流は破線２５に示す第３チャネルを通過してＭＯＳＦＥＴ Ｍ２に流入し、さらに端子Ｔ２を出て、終端装置（不図示）に流入する。
【００２４】
この時点では、ゲート構造体 １７Ａおよび２２が、チャネル ２１および２３を通して電流の流量を制御していることに注意することが重要である。ゲート １７Ａは、メタリック結合子 ３２によってチャネル ２３の終端点とほぼ同じ電位に維持されている。したがって、チャネル ２１と２３を通過する電流が増加するにつれて、チャネル ２１の隣接領域の電位に比べてゲート １７Ａに印加される電位が減少し、その結果、空乏領域がゲート １７Ａの下に形成される。
【００２５】
同様に、ＪＦＥＴ Ｊ１のゲート２２は、絶縁領域 ２６および２８により、チャネル ２１の開始点での電位のかなりの割合に保持される。結果的に、電流はチャネル ２１および２３を通って流れるので、ゲート構造体 ２２と、チャネル ２３に隣接する点の間に、電位差が生じる。該電位差の大きさに応じて、ゲート ２２に隣接するチャネル ２３にかなりの空乏領域が生成され得る。
【００２６】
例えば落雷に関係している場合のように、端子 Ｔ１への電流サージが発生した場合には、ゲート構造体 １７Ａおよび２２による空乏領域が発達して、十分にチャネル ２１およびチャネル ２３の両方のピンチオフを引き起こすことになり、それ以上の電流は該デバイスを流れず、端子 Ｔ１からの端子 Ｔ２の分離が行われる。事実、端子 Ｔ１に接続されているデバイスは、端子 Ｔ２に接続されている、電力線等の回線から切り離される。
【００２７】
図５および６のデバイスの構造がゲート ２２に関して対称であることに注意するべきである。結果的に、該デバイスの動作の単一方向例を挙げたが、ＭＯＳＦＥＴ Ｍ２およびＪＦＥＴ Ｊ１が類似の動作をして、上記の説明とは反対方向の電流サージから保護をすることが、理解されるであろう。つまり、図５および６のデバイスは双方向保護を行う。
【００２８】
図５および６のデバイスが低いオン抵抗で高い遮断電圧特性が示されるアプリケーションにおいて有利な、縦型パストランジスタ Ｍ１およびＭ２を使用していることに注意すべきである。
【００２９】
図７を参照すると、非ドープシリコンに貫通ドープＮ領域を生成することで実施される、図５の配置への変形例が表示されている。中間にある非ドープ領域上にＰチャネルＦＥＴが構成されると共に、Ｎ型シリコン内であって、エピタキシャル層の上に成長した、ＮチャネルＦＥＴが形成される。
【００３０】
図８は、本発明の更なる実施形態に係わる集積回路 ３７の断面図である。集積回路 ３７は、端子 ４０に突入する過負荷電流から、出力端子 ４２に接続されたデバイスに対して単一方向保護を行うように、配置されている。内部的には、ＩＣ ３７は横型ＰチャネルＭＯＳＦＥＴ構造体 ４４を含んでいる。ＩＣ ３７の右方向境界に沿って、ＮチャネルＪＦＥＴ構造体 ７１が配置されている。ＪＦＥＴ構造体 ７１は、ＭＯＳＦＥＴ ４４のボディと繋がっているＰ型材料のトング ７２が接するゲート領域 ６６がそれらの間に配置されている、ソース領域 ６４とドレイン領域 ６８とを含んでいる。出力端子 ４２は、ＭＯＳＦＥＴ ４４のドレイン端子 ４８に接続されている。ＭＯＳＦＥＴ ４４のソース ５３は、金属導線 ５６によって、ＪＦＥＴ構造体 ７１のソース領域 ６４に接続されている。
【００３１】
ＩＣ ３７のＮ型ボディは、ＭＯＳＦＥＴ構造体 ４４のゲート ５２と、コンタクト ５８経由で接続されている。
【００３２】
さて、デバイス ３７の動作を、図９を参照しながら説明する。端子 ４０に正電圧が印加されると、通常電流は、トング ７２に接しているゲート領域経由でドレイン ６８からＮ型ＪＦＥＴ ７１のソースまでの矢印 ８５によって示されるチャネルに流れて、金属導線 ５６に流入する。結果的に電流は、導線 ５６からＭＯＳＦＥＴ ４４で矢印 ７７に示されるチャネルを経由して流れる。該電流は、ゲート ５２の下を流れて、端子 ４２を通って外に出て、その使用中の端子に接続されたデバイスに供給される。
【００３３】
電位差Ｖｄが、Ｐ型とＮ型基板の固有抵抗によるＩＣ ３７の、矢印 ８５によって示される、入力端子 ４０とＮチャネルとの間に存在することに注意すべきである。該入力端子経由の、つまり、ＪＦＥＴ ７１を通る電流が増加すると、該電位差Ｖｄも増加する。前述のように、Ｖｄは、結合子 ５８からの外部接続によってゲート ５２に印加される。Ｖｄが増加すると、空乏領域 ７３はゲート ５２の下に成長する。同時に、ＭＯＳＦＥＴトング ７２に隣接したＪＦＥＴゲート領域で、空乏領域８１が成長する。最終的に、Ｖｄは、ＮチャネルＪＦＥＴ７１かＰチャネルＭＯＳＦＥＴ４４のいずれかが、ピンチオフに達するレベルに到達する。ＪＦＥＴまたはＭＯＳＦＥＴのいずれかがピンチオフに到達すると、ＭＯＳＦＥＴ ４４およびＪＦＥＴ ７１の両方を完全にオフにする、大きな電圧がＩＣ ３７に生成されるので、入力端子 ４０から出力端子 ４２を隔離して、端子 ４２に接続されているデバイスを電流サージから保護する。
【００３４】
前述のように、ＩＣ３７は単一方向の電流の遮断デバイスである。（つまり、それは入力端子で正の過渡現象を遮断するが、負の過渡現象は遮断しない。）双方向デバイスは、ＩＣ ４９の底に沿ったＭＯＳＦＥＴ構造体 ４４を、図１０に示すような追加のＭＯＳＦＥＴ構造体 ４５とミラー化するか、あるいは、該デバイスを上面に横並びにミラー化することで、ＩＣ ４１から容易に改造できる。 つまり、図１０の集積回路は、出力端子から入力端子に、あるいはその逆に流れる過渡電流の遮断を行う。双方向過渡電流遮断デバイスの動作は、図８および９の単一方向デバイスと類似である。また、図１０の実施形態の構造が図６のそれに似ていることは理解されるはずである。しかし、図６の実施形態のＪＦＥＴは横型で、ＭＯＳＦＥＴは縦型であったが、図１０の実施形態のＭＯＳＦＥＴは横型で、ＪＦＥＴ ４６は縦型である。他の回路とサージ保護装置を一体化しようとする場合、横型パストランジスタの使用は有効である。
【００３５】
電流処理能力を増加させるために、図８および９に示すＭＯＳＦＥＴ構造体 ４４は、より大きな容量のＰ型材料を備えるように変更してもよい。例えば、図１１は、ＭＯＳＦＥＴ構造体 ４４および関連する端子が多数のループとして構成される集積回路の実施形態を、分解図の形で示している。特に、ＭＯＳＦＥＴ構造体 ４４とその関連する端子は、回転体を形成するために、３６０°の弧を描いている。本発明のさらに別の実施形態を図１２に示すが、その特徴は、ＭＯＳＦＥＴ構造体 ４４がストリップ構成になっていて、片側に沿って、トング領域 ７０を有する追加ＭＯＳＦＥＴ構造体 ４６とミラーリングされていることである。同様に、端子 ５８、４８および５２は、それぞれ、追加の対応する端子 ６０、５０および５４によってミラーリングされている。
【００３６】
図１３は、外部電気的接続を示す図１２の実施形態の断面図である。集積回路 ３９は、入力端子 ４０に突入する過負荷電流から、出力端子 ４２に接続されたデバイスに対して単一方向保護を行うように、配置されている。内部的には、ＩＣ ３９の特徴は、図１２にも示すように２つのＰチャネルＭＯＳＦＥＴ構造体 ４４および４６である。ＭＯＳＦＥＴ構造体 ４４と４６との間に、ＮチャネルＪＦＥＴ構造体 ７１が配置されている。ＪＦＥＴ構造体 ７１は、ＭＯＳＦＥＴ ４４と４６のボディと繋がっているＰ型材料の対向しているトング ７２と７０に範囲限定されているゲート領域 ６６がその間に配置されている、ソース領域 ６４とドレイン領域 ６８とを含んでいる。これらは、通常、Ｎ＋＋ドレイン領域 ４８および５０の下にＮ型貫通インプラントとマージする、パターン化「埋込層」拡散領域によって作成される。該遮断トランジスタ ７１のチャネルを限定するための埋込拡散層間の空隙の利用は、優れたプロセス統合能力を備えた高い降伏電圧デバイスを提供するという利点を有する。
【００３７】
出力端子 ４２は、ＭＯＳＦＥＴ ４４および４６のドレイン端子 ４８および５０と平行してそれぞれ接続される。ＭＯＳＦＥＴ ４４と４６のソース ５３と５５は、ＪＦＥＴ構造体 ７１のソース領域 ６４にも接続されている金属導線 ５６によって接続されている。
【００３８】
ＩＣ ３９のＮ型ボディは、コンタクト ５８および６０経由で、ＭＯＳＦＥＴ構造体 ４４および４６のゲート ５２および５４に接続されている。
【００３９】
さて、デバイス ３９の動作を、図１４を参照しながら説明する。端子 ４０に正電圧が印加されると、通常電流は、矢印 ８５によって示されているように、ドレイン ６８から、トング ７２と７０によって限定されているゲート領域を経由して、Ｎ型ＪＦＥＴ ７１のソースまで流れ、金属導線 ５６に流入する。結果的に、電流は、導線 ５６から、それぞれＭＯＳＦＥＴ ４４と４６で矢印 ７７と７９に示されるチャネル対を経由して流れる。該電流は、それぞれゲート ５２と５４の下を流れて、次に端子 ４２を通って外に出て、その使用中の端子に接続されたデバイスに供給される。
【００４０】
電位差Ｖｄが、Ｐ型とＮ型基板の固有抵抗によるＩＣ ３９の入力端子 ４０とＮ型センタとの間に存在することに注意すべきである。該入力端子経由の、つまり、ＪＦＥＴ ７１を通る電流が増加すると、該電位差も増加する。前述のように、Ｖｄは、結合子 ５８と６０からの外部接続によってゲート５２と５４に印加される。Ｖｄの増加につれて、空乏領域 ７３と７５がゲート ５２と５４の下に成長する。同時に、ＭＯＳＦＥＴトング ７２と７０の間のＪＦＥＴゲート領域でも、空乏領域 ８１と８３が成長する。最終的に、Ｖｄは、ＮチャネルＪＦＥＴ ７１かＰチャネルＭＯＳＦＥＴ ４４と４６のいずれかが、ピンチオフに達するレベルに到達する。ＪＦＥＴまたはＭＯＳＦＥＴのいずれかがピンチオフに到達すると、ＭＯＳＦＥＴ ４４と４６、およびＪＦＥＴ７１の両方を完全にオフにする、大きな電圧がＩＣ ３９に生成されるので、入力端子 ４０から出力端子４２を隔離して、端子４２に接続されているデバイスを電流サージから保護する。
【００４１】
過渡状態がおさまった後、空乏領域は縮小して、導通状態に戻る。これは、ここに記載された本発明の他の実施形態と同様である。
【００４２】
前述のように、ＩＣ ３９は単一方向の電流遮断デバイスである。（つまり、それは入力端子で正の過渡現象を遮断するが、負の過渡現象は遮断しない。）双方向デバイスは、ＩＣ ３９の底にＭＯＳＦＥＴ構造体 ４４と４６を、図１５に示すような追加のＭＯＳＦＥＴ構造体 ４５および４７とミラー化するか、あるいは、該デバイスを上面に横並びにミラー化することで、ＩＣ ３９から容易に改造できる。つまり、図１５の集積回路は、出力端子から入力端子に、あるいはその逆に流れる過渡電流の遮断を行う。双方向過渡電流遮断デバイスの動作は、図１３および１４の単一方向デバイスと類似である。
【００４３】
図１６は、本発明の更に他の実施形態に係わる集積回路 ７５の断面図である。集積回路 ７５は、図１１の実施形態に似たリング構造体か、あるいは、図１２の実施形態に似ているストリップ構造体のどちらかとして構成される。集積回路 ７５は、入力端子 ７６に流入する過負荷電流サージから、出力端子７８に接続されたデバイスに対して単一方向保護を行うように、配置されている。内部的には、ＩＣ ７５の特色は、ゲート ８６を有するＮチャネルＭＯＳＦＥＴ構造体 ８４が、その間に配置されている、２つのＰチャネルＪＦＥＴ構造体 ８０および８２である。
【００４４】
ＪＦＥＴ ８０のソース ８８は金属導線 ８９によって、ＭＯＳＦＥＴ ８４の第１ソース ９０に接続されている。ゲート領域 ９２はドレイン ９３からソース ８８を分離する。ドレイン ９３は、外部結合子 ９５によって、出力端子 ７８に接続され、またＭＯＳＦＥＴ８４のゲート８６にも接続されている。同様に、ＪＦＥＴ８２のソース９４は金属導線 ９７によって、JＦＥＴ構造体 ８４の第２ソース領域 ９６に接続されている。ドレイン ９８は、出力端子 ７８に接続され、また外部結合子 ９５によってまたＭＯＳＦＥＴのゲート ８６にも接続されている。
【００４５】
さて、ＩＣ ７５の動作を、図１７を参照しながら説明する。標準動作の間、正電流が、入力端子 ７６に、例えば、電源ラインから流入して、矢印 ８５で示す第１チャネル経由でＭＯＳＦＥＴ ８４のドレイン領域を通って上に流れる。次に、該電流は、ＭＯＳＦＥＴ８４のソース ９０を通過して、メタルコンタクト ８９を経由して、ＪＦＥＴ ８０のソース ８８に進行する。同様に、電流が、ＭＯＳＦＥＴ ８４のソース ９６を通過して、コンタクト ９７を経由して、ＪＦＥＴ ８２のソース ９４に進行する。
【００４６】
ＭＯＳＦＥＴ ８４のドレイン領域での電位がＪＦＥＴ ８０のドレインの電位よりも高いので、ＪＦＥＴゲート領域９２が領域 ９９でキャリアが、わずかに減少することが理解されるであろう。同様に、ＪＦＥＴ ８２の領域 ９５に多少の空乏域がある。電流は、ＪＦＥＴドレイン ９３および９８から外部電気接続部９５を通過して、出力端子 ７８に流れる。また、ＭＯＳＦＥＴ ８４のドレイン領域での電位が、ＪＦＥＴ ８０および８２のＮ型材料とＰ型材料の固有抵抗により、ＪＦＥＴドレイン ９３および９８での電位よりも大きいことが理解されるであろう。ドレイン ９３および９８がＭＯＳＦＥＴゲート ８６に電気的に接続されているので、ゲートにバイアスがかかって、領域 ９１のキャリアがわずかに消耗する。
【００４７】
例えば、落雷による過渡的な過大電圧に関係して、端子 ７６にサージ電流が発生すると、ＭＯＳＦＥＴ ８４のドレイン領域と、ゲート領域９２および１００の電位が増加し、それによって、ＭＯＳＦＥＴ ８４のＰ−Ｎ接合および、ゲート ９２および１００の空乏領域が増加することになる。空乏領域が成長すると、それらは電流を制限し、そのためにＭＯＳＦＥＴ ８４のドレイン領域とＪＦＥＴドレイン ９３および９８との間の電位差Ｖｄがさらに増大する。最終的に、Ｖｄは、ＰチャネルＪＦＥＴ ８０と８２、またはＮチャネルＭＯＳＦＥＴ ８５のいずれかが、ピンチオフに達するレベルに到達する。ＪＦＥＴまたはＭＯＳＦＥＴのいずれかがピンチオフに到達すると、ＭＯＳＦＥＴ ８４、およびＪＦＥＴ ８０と８２の両方を完全にオフにする、大きな電圧がＩＣ ７５に生成されるので、入力端子 ７６から出力端子 ７８を隔離して、端子 ７８に接続されているデバイスを電流サージから保護する。 
【００４８】
前述のように、ＩＣ ７５は、端子 ７６への電流サージから単一方向の保護を行うように構成される。ＩＣ ７５の実施形態の双方向化に対する可能な１つの配置を、図１８に示す。
【００４９】
さて、図１９を参照すると、２つのＰチャネルＪＦＥＴ構造体 ８０および８２が重要な役割を演じる、埋め込みＰ型領域にアクセスするために、上部Ｎ領域の一部をエッチングすることによって行われる、図１６の配置に対する変形が表示されている。Ｎ型ドリフト領域に比べてＰ型埋め込み領域の濃度が高いので、ＰチャネルＪＦＥＴにおける希望のピンチオフ電流にするためにＮ型ドーパントを注入／拡散することにより、ＪＦＥＴ １０２および１０３のＰチャネルの濃度が調整される。
【００５０】
図２０は、本発明の更なる実施形態に係わる集積回路 １７５の断面図である。集積回路 １７５は、入力端子 ２００に突入する過負荷電流から、出力端子 ２０１に接続されたデバイスに対して単一方向保護を行うように、配置されている。内部的には、ＩＣ １７５の特色は、それぞれ直列に接続されている横型ＮチャネルおよびＰチャネルＦＥＴ構造体 ２０７および２０８である。横型Ｎ型ＦＥＴ構造体は、Ｐ型ポリシリコンゲート材料 ２１０と、対向しているＰ型埋め込み領域 ２１１および２１２とで範囲限定されているゲート領域 ２０７が配置されているドレイン領域 ２０９とソース領域２０５とを含み、Ｐ型埋め込み領域（２１２）のうちの１つはＰ型ＦＥＴを具体化している。入力端子 ２００は、コンタクト２０３経由で、Ｎ型ＦＥＴのドレイン領域 ２０９に直列に接続されている。Ｎ型ＦＥＴ ２０５のソース領域は、Ｐ型ＦＥＴ構造体のソース領域 ２１５にも接続されている、金属導線 ２０６によって接続されている。ＪＦＥＴ ２０８のＰ型ドレインは、コンタクト ２１６経由で出力端子 ２０１に接続され、外部導線 ２０２によってＮ型ＦＥＴ構造体のゲートコンタクト ２０４にも接続されている。
【００５１】
さて、デバイス １７５の動作を、図２１を参照しながら説明する。正電圧が端子 ２００に印加されると、矢印 ２７７によって示されるように、通常電流がドレイン ２０９からＮチャネル ２０７を通って金属導線 ２０６に流入する。結果的に、電流は、矢印 ２８８によって示されるように導線 ２０６からＰチャネル ２０８を経由してドレイン端子 ２０１に流れて、その端子に接続されたデバイスに供給される。
【００５２】
入力端子を通過する電流が増加すると、入力端子 ２００と出力端子 ２０１との間の電位差も増加する。前述のように、外部端子は、外部接続 ２０２によってゲートコンタクト ２０４に接続される。該電位差が増加すると、Ｐ型ポリシリコン ２０７の下とＰチャネル領域 ２０８における空乏領域が成長する。Ｐチャネル領域 ２０８の空乏域は、２０９の電位にあるＮ型エピ層、つまりＮチャネル ２０７のドレイン領域の電位によって駆動されることに注意されたい。同時に、２つのＰ埋め込み部分 ２１１と２１２の間で、空乏領域が成長する。最終的に、該空乏領域は、ＰチャネルＦＥＴ ２０８またはＮチャネルＦＥＴ ２０７のいずれかが、ピンチオフに達するレベルまで成長する。Ｐ型ＦＥＴまたはＮ型ＦＥＴのいずれかがピンチオフに到達すると、両方のＦＥＴを完全にオフにする、大きな電圧がＩＣ １７５に生成されるので、入力端子 ２００から出力端子 ２０１を隔離して、端子 ２０１に接続されているデバイスを電流サージから保護する。
【００５３】
図２２は、図２０の集積回路の金属のみの変更をしているＩＣ １７７の断面図である。
【００５４】
前述のように、ＩＣ １７５は単一方向の電流遮断デバイスである。双方向デバイスは、図２３に示すように、該構造体を水平にミラー化して、該デバイスの活性領域によるゲート短絡を防ぐようにゲート上に特別な層を追加することにより、ＩＣ １７５を容易に改造できる。ミラー化構造体間の分離は、Ｎ型エピタキシャル層をエッチングして、酸化物 ３００等の絶縁材料上にその２つのミラー化構造体へのブリッジ接続を作成することで実施される。あるいは、Ｐ＋＋領域がその２つのミラー化構造体の間に生成され、そのために、その２つのミラー化構造体間の外部接続の必要性を回避できる。双方向過渡電流遮断デバイスの動作は、図２０および２１の単一方向デバイスと類似である。しかし、ポリダイオードが使用されていることに注意すべきである。
【００５５】
図２４は、過渡現象遮断ユニット（例えば、図５〜２３のうちのどれかが係わる）が、改善された分流・直列保護装置（ＳＳＰＳ）を作成するために、１台以上の分流保護デバイス（バリスタ、ガス入り管、サイダック、アバランシェダイオード、あるいはそれ以外のそのようなデバイスまたは、それらの組み合わせ等）と組み合わせて使用される、より大きなシステムを示す。この構成では、ＴＢＵ（「直列デバイス」というラベルが付けられた）は過渡的過大電流から下流デバイスを保護し、一方、分流デバイスは過大電圧サージを消散させる。ＴＢＵのユニークな特性がＳＰＳＳ構成の安全性を高めるので、電子システム全体の信頼度を改善する。
【００５６】
協調、構成要素の故障、サージ波形への依存、複雑さ、および過剰な分路キャパシタンスといった在来型分流保護の本質的な問題は、データ保護において有名であり、理解されている。それらの問題は、分流デバイスの本質的な欠点と、実際に処理されなければならない、広範囲な過渡的過大電圧の脅威から起きている。相当な技術的な配慮により、それらの問題の多くは、何らかの制限のある動作条件の下でうまく処理することができるけれども、そのような努力は相当な費用と回路の複雑さを伴うものである。 
【００５７】
多くの場合、ガスアレスタが、通信システム保護に利用可能な完全な分流デバイスに近い。それは、分流保護デバイスの中でも最大の電流（２０ＫＡ以上）を処理することができて、信頼できて、かつ安価である。ガスアレスタに関する問題は、約７５Ｖの最小理論的トリガー電圧を有し、また、過渡現象に対して、トリガー（動作する）が遅いことである。その結果、最も現実的な過渡現象のエネルギーを操縦することができるが、システムを保護するためには、それらを単独では使用できない。
【００５８】
従来の保護技術では、ガスアレスタの通過電圧を消去するために、ＭＯＶ、アバランシェダイオード、および、場合によってはサイダック構成要素等を後段として使用している。これは、遠隔通信アプリケーションでの２段および３段保護回路および第２の保護システムの前提である。しかし、これらのデバイスは失敗しがちであり（それらの限定された電流処理容量により）、実際的な保護システムでの問題および故障停止の主要な原因である。
【００５９】
例えば、ＭＯＶとアバランシェダイオードの両方に関する主要な問題は、過渡現象中にエネルギーを吸収することである。その結果、過渡現象の波形が、第一と第二の保護装置間のインピーダンスによって生成される協調を無効にするような状態であると、問題が発生するであろう。
【００６０】
ほとんどの場合、サージ現象は電流ベースであり、非常に高い電圧が生成されるので、遮断は不適当な保護方法であることは、広く受け入れられている。したがって、ほとんどの状況での保護の最初の段階、あるいはステップは、扱いやすいシステム電圧を維持しながらアースに電流を分流する、分流デバイスに基づくべきである。しかし、主保護素子の後では、サージは主に電圧系（主アレスタから後段の電圧は、その主アレスタの分流電圧によって生成される）である。その結果、該主保護装置の後に直列デバイスを使用することは実際的であり、また多くの場合、賢明である。
【００６１】
分流・直列保護システム（ＳＳＰＳ）の概念は、分流デバイスの直後に直列保護素子を含むことである。基本的な約束事は、分流デバイスが保護装置の位置での電圧を管理し、直列保護装置が該保護地点を通過する電流を管理することである。
【００６２】
保護素子間の協力の約束事は、本質的に全く簡単で、高度に相補的である。分流デバイスは、ほとんどのサージの電流源特性に従ってサージ電流を管理するように構成される。このデバイスは、保護される線路から過渡現象を分流する。当然、分流デバイスは、通常、動作すると短絡回路に似ているものに変化するオープンサーキットである。分流デバイスは過剰なライン電圧によってトリガーされる。
【００６３】
直列デバイスは相補的な構成要素である。それは、保護箇所を通る電流が下流の機器のいずれかを破壊する虞のあるものより小さいことを確実にするように構成される。直列デバイスは、通常、電流を制限するために高抵抗に変化する短絡回路であろう。直列デバイスは過剰なライン電流によってトリガーされる。
【００６４】
分流デバイスは、サージ電流を管理するような定格を有する必要がある。該直列デバイスは、後段電流を最大限抑えながら、分流デバイス（その動作中と動作後）によって生成された電圧を取り扱うような定格を有する必要がある。
【００６５】
面白いことには、その２つのデバイスは、前述のように、本質的に協同的に作動するので、競合せず、したがって、古典的な「協調」を必要としない。例えば、直列デバイスが過剰ライン電流によってトリガーされる場合を取り上げよう。電流の流量を抑える際に、直列デバイスは、少なくとも部分的に伝送路を開放する。これは、分流デバイス（直列デバイスの直前に）にかかる電圧をより迅速に立ち上げる効果を有するので、通常より早く分流デバイスを動作させると、ライン上の電圧を管理下に確保できる。分流および直列の構成要素間のこの自然な協力は、協調を必要とするのではなく、分流・直列保護装置ペアが本質的に協調されることを意味する。
【００６６】
さらに、共通伝送路（従来の分流のみの保護システムに関する最も重大な問題のうちの１つ）に沿った多数の分流・直列保護装置ペアも、本質的に協調される。ただ一つの要件は、サージ源の方向の直列デバイスが次段の分流デバイスの電流負荷容量未満の電流のトリップ定格を有しなければないということであるが、これは、分流デバイスの電流容量が起こりうる過渡電流に基づき、かつ、直列デバイスのトリップ電流が該機器を保護するように設定されているという場合がほとんど普遍的である。その結果、この要件が遵守される場合、伝送路に任意の数の分流・直列ペアを配置することができ、協調に関する何の問題も発生しない。トリップする最初の直列デバイスは、そのペアになった分流デバイスをトリガーさせて、これは、サージが過渡現象の発生地点または入口地点に最も近い分流・直列ペアに押し出されるまで、どれかの上流の直列デバイスを動作させる結果、そのペアになった分流デバイスをトリガーする。
【００６７】
フルテック製過渡現象遮断ユニット（ＴＢＵ）は、図２４の分流・直列保護配置内で直列デバイスの役割を充足させるように設計されている。前述のように、正常動作中に、該ＴＢＵは、回路動作への影響を最小にする非リアクタンス性の低抵抗である。該ＴＢＵは負荷に流れ込む電流をモニタする。その電流が事前設定の最大値に達すると、該ＴＢＵは、分流デバイスの通過電圧に耐え、十分な遮断容量を有する、オープンサーキット同様になる。
【００６８】
該ガスアレスタは、該分流・直列回路で使用される最良の分流デバイスである。該ガスアレスタは、通話回路上の落雷か電力サージの電流を処理することができるので、該ＴＢＵは、作動する前にガスアレスタに生成される電圧（ガスアレスタの主な欠陥）のうちのどれでも処理することができる。 
【００６９】
実際、ガスアレスタ／ＴＢＵ保護ペアは、１０ｋＶ／μｓ（任意の仕様書の最も厳しい試験基準）以上の立ち上がり時間で、ガスアレスタを破壊する（非常にまれな発生）のに必要なものより短い任意の長さのサージ存続期間を有する過渡現象に対して、徹底的で有効な保護を行う。この保護は、同時に、可聴周波数誘導や事実上任意の実際的な存続期間の直撃あるいはアース電位の上昇する落雷過渡現象だけでなく、電源交差（交流と直流）、電力誘導あるいは電源アース電位上昇等に対する保護が可能である。これは簡単な２つの構成要素の構成で実現できる。全てが回路帯域幅に影響しない。
【００７０】
電力周波数交差または誘導の場合には、発生しそうな電源周波数電圧がある状態で始動しないように、十分に高いスパーク電圧を有するガスアレスタが確実に選ばれている場合、ガスアレスタ／ＴＢＵ保護は、劣化することなしに、無限の電源周波数被ばくから免れることができる。
【００７１】
該遮断電圧はＴＢＵが処理することができる最高電圧である。該デバイスは遮断電圧が高くなる程、高価になるので、デザイナーは可能な限り低圧ＴＢＵを使用することを心掛けるべきである。５００ＶのＴＢＵは、高速２３０Ｖガスアレスタ（立ち上がりが１０００Ｖ／μｓ以下の過渡現象に対して、５００Ｖ未満のスパーク電圧を有する）と最も適合する。インタフェースが直接的に落雷を浴びる虞がある場合、１７５Ｖ（つまり直流２４０Ｖ、１ｍＡ）のバリスタをガスアレスタの両端に直接的に配置するとよい。該バリスタは、ガスアレスタが始動する前の極端な過渡現象中にさえ、ガスアレスタの端子間ピーク電圧が５００Ｖを越えないことを無条件に実現するであろう。あるいは、集積化アバランシェダイオードかＭＯＶを有する、Ｓｅｍｉｔｒｏｎ、Ｅｐｃｏｓ、およびＢｏｕｒｎｓ等の会社によって市販されているようなハイブリッドアレスタを使用できる。２３０Ｖ未満のスパーク電圧を有するガスアレスタを選ぶのは、ほとんど徒労である。２３０Ｖのアレスタは電話機回路網上の使用に最適化されており、最も高速な反応と最も高い保持電圧を有している。一方、該ＴＢＵは、いかなる存続期間や波形の２３０Ｖ未満の全過渡電圧を遮断することができる。
【００７２】
回路帯域幅により、ガスアレスタの端子間にＭＯＶを配置したり、ハイブリッドアレスタ（ＭＯＶまたはダイオードのキャパシタンスによる）を使用したりすることが望ましくない場合、高電圧ＴＢＵを使用することができる。指針として、高速の２３０ＶのＥｐｃｏｓ製ガスアレスタの端子間電圧は、最も極端な場合以外（および１０ｋＶ／μｓ立ち上がり期間の過渡現象用ではない）で８００Ｖを越えることはないであろう。物理的な破壊でなければ、そのようなアレスタの端子間電圧は１１００Ｖを越えることはないであろう。
【００７３】
該回路または出力交差電圧被ばくの動作がより高電圧なガスアレスタの使用を必要とする場合は、さらに高電圧なＴＢＵが必要であろう。また、極端な被ばくの場合には、通過電圧ピークをクリップするために、ガスアレスタの端子間にＭＯＶを直接的に配置することを考慮すべきである。
【００７４】
図２５はより大きなシステム実施形態を示し、そこでは、ＴＢＵ直列段と、ガス入り管およびダイオードの分路段とを含むＳＰＳＳの構成が、データ伝送路と遠隔通信機器への入力との間に挿入されている。
【００７５】
当然、この設計の多数の変形は多様なシステムに使用することができる。そのような実装に対する設計過程に責任を負っている熟練エンジニアは、該ＴＢＵが反応して切り離す前の、インタフェースの最大許容電流を決定しなければならない。ＴＢＵは、およそ２５ｍＡステップのインクリメントで２００ｍＡまでで、５００Ｖ、８００Ｖ、および１６５０Ｖの遮断電圧（遮断電圧は該ＴＢＵの最大遮断電圧能力である）を備えたものが利用可能である。
【００７６】
遮断電圧が高くなればなるほど、該ＴＢＵデバイスは高価になる。５００ＶのＴＢＵはコストの観点から最高の価値がある。それは、高速型２３０Ｖガスアレスタか、およそ４００Ｖ未満のトリガー電圧を有するＳＣＲ／ＳＩＤＡＣ／ＳＩＢＯＤ型半導体分流デバイスとマッチしなければならない。 
【００７７】
高速型ＧＤＴとＴＢＵの組み合わせは、２ｋＶ／μｓ（これは、通常のオフィス通信システム上で見られるサージの大部分をカバーする）までの上昇率を有する過渡現象に耐えることができる。インタフェースがより速い立ち上がりのサージにさらされる虞がある場合には、１７５Ｖ（２４０Ｖの電圧で１ｍＡ）のバリスタをＧＤＴ端子間に直接的に配置するとよい（図２５を参照）。該バリスタは、ＧＤＴ端子間のピーク電圧が極端な過渡現象の間でさえ５００Ｖを越えないことを実現し、その一方でＧＤＴの存在によって、決してＭＯＶのエネルギー定格を越えることがないことを実現する。 
【００７８】
該ＭＯＶがある種の過渡現象でガスアレスタの起動を妨害することがあり、つまり、該ＭＯＶを故障させる虞があるので、２３０Ｖのガスアレスタと共に１７５Ｖ未満のＭＯＶを使用することを避けるように注意すべきである。例えば、該保護回路が、ガスアレスタの起動なしにＭＯＶに電流を流させることになる電力周波数過電圧にさらされる場合、該ＭＯＶはそのエネルギーによって壊れる可能性がある。２３０Ｖ、１ｍＡの定格を有する１７５Ｖ標準のＭＯＶを使用する場合、ガスアレスタが数百μｓ前半の短さで起動する前に、ＭＯＶが運べる最大電流は、動作の安全な限界値内で非常に余裕のある、１ｍＡである。あるいは、ＬｉｔｔｅｌｆｕｓｅおよびＥｐｃｏｓのような会社によって市販されているような、ガスアレスタの端子間に集積化アバランシェダイオードを有する、ハイブリッドアレスタが使用可能である。 
【００７９】
２３０Ｖ未満の動作電圧を有する分流デバイスを選ぶのは、ほとんど徒労である。例えば、２３０ＶのＧＤＴは、電話回線網上の使用に最適化されており、最も高速の反応および最も高い保持電圧を有する。一方、５００ＶのＴＢＵは、いかなる存続期間や波形の２３０Ｖ未満の過渡電圧を安全に遮断することができる。
【００８０】
ＴＢＵ自体、および上記の多様な実施形態は、新しい種類のデバイスであり、その動作は、通常のパワーデバイス構造体とは非常に異なっている。上記の該デバイス構造体は、印加電圧に対する反応の点から記載され、また、この分析は上記のような空乏や接合バイアスの理解に有用であるが、図２４および２５のシステム構成が示すように、好ましいことに、該ＴＢＵはアースには関係がない。そのような浮動デバイスに対しては、電流の記述がより有用になるであろう。
【００８１】
例えば商用サンプル構成の仕様は以下の通りである：
５０ｍＡのトリップ電流（２５℃で）；
５０オームの非トリップ抵抗；
少なくとも６０ＫΩのトリップ抵抗；
５００Ｖ絶縁（２０ｎｓ波形による試験）；および
最大１μｓのトリップ時間（２０ｎｓ波形による試験）。
【００８２】
ある種の実施形態は、第１の接続点と別の接続点の間の電流を制限するように構成された、集積回路サージ保護装置を提供するが、それは、該電流用の第１のチャネルを備えた第１の種類の半導体のボディと、 該電流用の第２チャネルを含む該ボディに配置された第２の種類の半導体の１つ以上の領域と、第１のチャネルの点と第２のチャネルの点との間の電位差振幅の増加に応じて第１のチャネルをピンチオフするように配置された部分とを含み、さらに
使用時には、前記装置に印加された少なくともいくつかの電圧過渡現象に応じて、前記第１のチャネルが直ちにピンチオフして、前記電圧過渡現象がおさまった後に第１のチャネルが導通を再開することを特徴とする。
【００８３】
別の種類の実施形態は、過渡現象遮断デバイスを提供するが、それは、全てが入力端子と出力端子の間に直列に接続された、第１、中間および第２の能動半導体デバイスであって、 前記第１と第２のデバイスは対応する構造を有するが、電流の反対方向に接続されており、前記中間デバイスは、バックゲートのデプレッション形デバイスであることを特徴とする。
【００８４】
更に別の種類の実施形態は、過渡現象遮断デバイスを提供するが、それは、全てが入力端子と出力端子の間に直列に接続された、第１、中間および第２の能動半導体デバイスであって、前記第１および第２のデバイスは両方とも縦型デプレッションモードＤＭＯＳデバイスであるが、それらのうちの１つが逆電流で動作するように接続されており、前記中間デバイスは、バックゲートのデプレッション形電界効果デバイスであることを特徴とする。
【００８５】
別の種類の実施形態は、過渡現象遮断デバイスを提供するが、それは、それぞれ制御端子と、第１と第２の電流通過端子とを有する、第１と第２縦方向電流の電力用半導体デバイスであって、 前記第１のデバイスの前記制御端子は、前記第２のデバイスの前記第１の電流通過端子に接続され、また、前記第２のデバイスの前記制御端子は、前記第１のデバイスの前記第１の電流通過端子に接続され、前記第１および第２のデバイス用の前記第２の電流通過端子は外部電源接続のために別々に接続されているものと、前記第２の電流通過端子の電圧間の中間電圧を供給する分圧器回路網と、前記中間電圧によってゲートされるように接続されている、横方向電流の能動デバイスとを備えている。
【００８６】
更に別の種類の実施形態は、過渡現象遮断デバイスを提供するが、それは、電力入力接続部と電力出力接続部の間に直列に接続されている第１および第２のトランジスタであって、前記第１と第２のトランジスタは、逆の導電型を有し［また双方がデプレッションモードであり］、 前記第２のトランジスタは、前記第１のトランジスタのボディ拡散領域の延長域によってゲート制御される縦型デプレッションモード［ＪＦＥＴ］トランジスタであるものを備え、少なくとも何らかの過渡現象電圧が前記第１のトランジスタに加わると、直ちに前記第２のトランジスタを遮断することを特徴としている。
【００８７】
別の種類の実施形態は、過渡現象遮断デバイスを提供するが、それは、２つの電力入力／出力接続部間にインピーダンス素子と直列に間接的に接続されたデプレッションモード遮断トランジスタであって、 前記遮断トランジスタは、エピタキシャル層の該面に少なくとも１つのゲート拡散領域と、前記エピタキシャル層内の第１のソース／ドレインと、前記エピタキシャル層に重なる追加の半導体層内の第２のソース／ドレインとを備えている縦型デプレッションモードトランジスタを備え、前記インピーダンス素子の１つ以上は前記ゲート拡散領域と前記電力入力／出力接続部の１つとの間に電気的に挿入され、また、前記電力入力／出力接続部のうちの１つと前記ソース／ドレインのうちの１つとの間に電気的に挿入されていて、少なくとも何らかの過渡現象電圧が前記第１のトランジスタに加わると、直ちに前記第２のトランジスタを遮断し、また、前記電圧過渡現象が消滅した後に前記第２のトランジスタが導通を再開することを特徴としている。
【００８８】
更に別の種類の実施形態は、前節のうちのどれかに記載の直列接続過渡現象遮断デバイスと組んでいる分流保護デバイスを備えているＳＰＳＳ保護回路を提供する。
【００８９】
更に別の種類の実施形態は、前項に記載のＳＰＳＳ保護回路が、少なくとも１つの入出力端子と対応データ伝送路との間に挿入されている電子システムを提供する。更に別の種類の実施形態は、前項に記載のＳＰＳＳ保護回路が、電力入力端子と対応する電源接続部との間に挿入されている電子システムを提供する。更に別の種類の実施形態は、前項に記載のＳＰＳＳ保護回路が、電子モジュールのアース（接地）端子と対応するアース（接地）接続部との間に挿入されている電子システムを提供する。
【００９０】
（変更と変形）
ここに記載された個々の集積回路は、単に本発明の好ましい実施形態であって、それらの多くの変形が可能であることは理解されるであろう。例えば、図４に表示されている実施形態では、縦型ＭＯＳＦＥＴ１３および１５は、多数キャリアが電子である、第１の種類の半導体（つまりＮ型）のチャネルを有している。逆に、中間のＪＦＥＴチャネルは、多数キャリアが正孔である、第２の種類の半導体で構成されている。該ＭＯＳＦＥＴとＪＦＥＴに使用される半導体の種類が逆でもよいことが理解されるであろう。例えば、図４の集積回路はＰ＋基板上に作成されてもよく、その場合には、該発生するＭＯＳＦＥＴチャネルはＰ−型になり、また、該ＪＦＥＴチャネルはＮ−型になるであろう。更に、前述のように、本発明は、ＵＭＯＳＦＥＴ、ＶＭＯＳＦＥＴ、他のＭＯＳＦＥＴ、または、ＪＦＥＴ設計に適用されてもよく、ＤＭＯＳＦＥＴ配置だけに制限されない。
【００９１】
本発明の実施形態に記載のデバイスが、ＩＣ設計への代表的な従来技術のアプローチを使用して生成されたデバイスと異なることに注意が必要である。従来技術のデバイスは、一般に、回路配線層を使用して相互に連結する全く別個のトランジスタデバイスを組み込んでいる。対照的に、ここに記載されているデバイスは、多様なＰおよびＮチャネル構造体が、通常は寄生的で、望ましくない接合効果を利点として使用する方法で、相互に集積されている。
【００９２】
ここに記載された本発明の実施形態は、それの原理を説明する目的で提供されたものであって、本発明の範囲から離れることなく、多くの変更が、当業者の作業によってなされる可能性があるので、本発明を制限したり制約したりする意図はない。
【００９３】
様々な絶縁ゲート型電界効果トランジスタ構造体を参照するために、術語「ＭＯＳＦＥＴ」が従来から使用されているが、該ゲート材料が金属でなければならないことを必ずしも意味しないし、ゲート絶縁は酸化物でなければならない訳でもないことに、注意が必要である。
【００９４】
電力アプリケーションについては、該ＴＢＵの負荷側にコンデンサを追加することも可能であり、その結果、短いサージが、保護される機器の電源（または電子機器のリセット）でエラー状態を引き起こすことがないであろう。
【００９５】
当該業者によって認識されるように、電界効果および組み合わせトランジスタ構造に多くの代替形式がある。このように、異なるバンドギャップを有する半導体層、または異なる仕事関数を持つ導体、あるいはインプラント等を使用して空乏境界を形成することにより、上記の多様なトランジスタを変更することができる。
【００９６】
本願中の記述のどれも、何らかの特定の素子、ステップまたは機能も特許請求の範囲に含まれていなければならない必須要素であることを示唆することと解釈されるべきではなく、特許事項の範囲は、許可された請求項によってのみ規定される。 また、正確な文言「‥‥のための手段」の後に分詞が続かない限り、これらの特許請求の範囲のいずれもアメリカ合衆国法律３５ＵＳＣ１１２条第６項を引用するように意図されてはいない。
【００９７】
出願された特許請求の範囲は、できるだけ包括的であるように意図されているが、いずれの対象も意図的に放棄、献呈、および廃棄されてはいない。
【図面の簡単な説明】
【００９８】
さらなる変更および選択機能は、下記のような、多数の図を参照する、説明用の実施形態の詳細な記述に説明されている。
【図１】過渡現象保護回路の概略図である。
【図２】従来技術の設計原理による図１の回路の集積回路実装の概略図である。
【図３】従来技術の縦型ＤＭＯＳＦＥＴペアの断面図である。
【図４】別の縦型ＤＭＯＳＦＥＴペアの断面図である。
【図５】本発明の第１の双方向実施形態に係わる集積回路の断面図である。
【図６】図５の集積回路の動作を説明するために使用される図面である。
【図７】本発明の他の実施形態に係わる集積回路の断面図である。
【図８】本発明の単一方向の実施形態に係わる集積回路の断面図である。
【図９】図８の集積回路の動作を説明するために使用される図面である。
【図１０】図８の実施形態の双方向変更版の断面図である。
【図１１】図１３に示すような断面図を有する本発明の単一方向の実施形態の分解斜視図である。
【図１２】図１３に表すような断面図を有する本発明の更なる単一方向の実施形態の斜視図である。
【図１３】本発明の他の実施形態に係わる集積回路の断面図である。
【図１４】図１３の集積回路の動作を説明するために使用される図面である。
【図１５】図１３の実施形態の双方向変更版の断面図である。
【図１６】本発明の更なる単一方向の実施形態に係わる集積回路の断面図である。
【図１７】図１６の集積回路の動作を説明するために使用される図面である。
【図１８】図７Ａの実施形態の双方向変更版の断面図である。
【図１９】図１６の単一方向の実施形態の更なる変更版の断面図である。
【図２０】本発明の好適な単一方向の実施形態に係わる集積回路の断面図である。
【図２１】図２０の集積回路の動作を説明するために使用される図面である。
【図２２】図２０の集積回路の金属のみの変更版の断面図である。
【図２３】図２０の実施形態の好適な双方向変更版の断面図である。
【図２４】改善された分流・直列保護システム（ＳＳＰＳ）を構築するために、１台の過渡現象ブロックキングユニットが１台以上の分流保護デバイスとの組み合わせで使用されているシステムを示す。
【図２５】改善された通信システムが、そのデータ入力線路上での過渡現象による破損を回避するために、分流デバイスと組み合わせて、過渡現象遮断ユニットを使用している、より大規模なシステムを示す。
【図１】
2007503108.tif 000003
【図２】
2007503108.tif 000004
【図３】
2007503108.tif 000005
【図４】
2007503108.tif 000006
【図５】
2007503108.tif 000007
【図６】
2007503108.tif 000008
【図７】
2007503108.tif 000009
【図８】
2007503108.tif 000010
【図９】
2007503108.tif 000011
【図１０】
2007503108.tif 000012
【図１１】
2007503108.tif 000013
【図１２】
2007503108.tif 000014
【図１３】
2007503108.tif 000015
【図１４】
2007503108.tif 000016
【図１５】
2007503108.tif 000017
【図１６】
2007503108.tif 000018
【図１７】
2007503108.tif 000019
【図１８】
2007503108.tif 000020
【図１９】
2007503108.tif 000021
【図２０】
2007503108.tif 000022
【図２１】
2007503108.tif 000023
【図２２】
2007503108.tif 000024
【図２３】
2007503108.tif 000025
【図２４】
2007503108.tif 000026
【図２５】
2007503108.tif 000027
【国際調査報告】
2007503108.tif 000028
2007503108.tif 000029