【事件の表示】
　特願２０１４−　　１３０３「電力用半導体装置」拒絶査定不服審判事件〔平成２６年　５月　８日出願公開、特開２０１４−　８２５２１、請求項の数（１２）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２３年２月８日の出願（国内優先権主張　平成２２年４月６日，以下，左の日を「本願優先日」という。）である特願２０１２−０２２２０７号の一部を，平成２６年１月８日に新たな出願としたものであって，その手続の経緯は以下のとおりである。
平成２６年　１月　８日　審査請求
平成２６年１１月１７日　拒絶理由通知
平成２７年　１月２３日　意見書・手続補正
平成２７年　９月　７日　拒絶理由通知
平成２７年１０月２８日　意見書
平成２８年　６月２８日　拒絶査定（以下，「原査定」という。）
平成２８年１０月　４日　審判請求・手続補正
平成２９年　３月１４日　上申書
　
第２　原査定の概要
　この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
・請求項１
・引用文献等１〜３
・備考
　引用文献１の全文，特に第１実施例（図１〜３），第２実施例（図４〜６）を参照のこと。
　引用文献１に記載された発明において，例えば引用文献２（特に段落００８４参照），引用文献３（特に段落０００６参照）に記載された，周知のＳｉＣのようなワイドバンドギャップ材料からなる半導体基板を用いることは，当業者が容易になし得たことである。
　
・請求項２
・引用文献等２〜４
・備考
　引用文献４の全文，特に３ページ左上欄１１行〜右上欄１行，３ページ右下欄２行〜４ページ右下欄８行，第１図〜第４図を参照のこと。
　引用文献４に記載された発明において，例えば引用文献２（特に段落００８４参照），引用文献３（特に段落０００６参照）に記載された，周知のＳｉＣのようなワイドバンドギャップ材料からなる半導体基板を用いることは，当業者が容易になし得たことである。
　
・請求項１〜１２
・引用文献等２〜３，５
・備考
　引用文献５の全文，特に第１実施例（図１〜１９），第２実施例（図２０〜２２）を参照のこと。
　引用文献５に記載された発明において，例えば引用文献２（特に段落００８４参照），引用文献３（特に段落０００６参照）に記載された，周知のＳｉＣのようなワイドバンドギャップ材料からなる半導体基板を用いることは，当業者が容易になし得たことである。
　
・請求項４〜１２
・引用文献等１〜５
・備考
　引用文献１又は４に記載された発明において，引用文献５（特に第１実施例，図１〜１９参照）に記載された，ラッチアップ対策又はターンオフ時間の短縮のために，ボンディングパッド（１５ａ）下のｐ型パッドウエル層（８）に高不純物濃度で低抵抗とされたｐ型パッド層（９）を設け，このｐ型パッド層（９）をコンタクトホール（１０ｂ）を介してソース電極（１４）と接続させる技術を適用することは，当業者が容易になし得たことである。
　　　　　　　　　　　　　＜引用文献等一覧＞
引用文献１　特開平０７−２４９７６５号公報
引用文献２　特開２００７−２０７７８４号公報
引用文献３　特開２００９−２５２８１１号公報
引用文献４　特開平０３−２５２１６６号公報
引用文献５　特開平０４−２２９６６１号公報
　
第３　審判請求時の補正について
　審判請求時の補正は，特許法第１７条の２第３項から第６項までの要件に違反しているものとはいえない。
　審判請求時の補正によって，補正後の請求項１及び２は出願当初の明細書段落【００２１】，【００２５】，【００７７】及び【００８９】並びに図３及び４に記載されていた発明特定事項により限定され，補正後の請求項４は選択肢が削除されたものであるが，当該補正事項は，特許請求の範囲の減縮を目的とするものであり，新規事項を追加するものではない。
　そして，「第４　本願発明」から「第６　対比・判断」までに示すように，補正後の請求項１，２及び４に係る発明は，独立特許要件を満たすものである。
　また，審判請求時の補正によって，明細書の段落【００１２】が補正されたが，当該補正事項は，新規事項を追加するものではない。
　
第４　本願発明
　本願の請求項１−１２に係る発明（以下，それぞれ「本願発明１」−「本願発明１２」という。）は，審判請求時の補正で補正された特許請求の範囲の請求項１−１２に記載された事項により特定される発明であり，以下のとおりである。
「【請求項１】
　ワイドバンドギャップ材料からなる第１導電型又は第２導電型の半導体基板と，
　前記半導体基板の第１の主面側に形成された第１導電型のドリフト層と，
　前記ドリフト層の表層の一部に形成されたセル領域と，
　前記ドリフト層の表層の一部で，前記セル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　前記セル領域上と，前記第２ウェル領域上の前記セル領域側と，に形成されたゲート絶縁膜と，
　前記第２ウェル領域上の前記セル領域側とは反対側に形成され，前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記ゲート絶縁膜上と，前記フィールド絶縁膜上とに形成され，前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在するゲート電極と，
　前記セル領域上に形成されたソースコンタクトホールと，
　前記第２ウェル領域上の，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第２ウェルコンタクトホールと，
　前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッドと，
　前記第２ウェル領域の上方に形成され，前記ゲート電極と電気的に接続されたゲート配線と，
　を備え，
　前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分の断面において，前記第２ウェルコンタクトホールは，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域とは反対側に設けられ，かつ，前記ゲート配線よりも前記セル領域側に形成されたこと
　を特徴とする電力用半導体装置。
　【請求項２】
　ワイドバンドギャップ材料からなる第１導電型又は第２導電型の半導体基板と，
　前記半導体基板の第１の主面側に形成された第１導電型のドリフト層と，
　前記ドリフト層の表層の一部に形成されたセル領域と，
　前記ドリフト層の表層の一部で，前記セル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　前記セル領域上と，前記第２ウェル領域上の前記セル領域側と，に形成されたゲート絶縁膜と，
　前記第２ウェル領域上の前記セル領域側とは反対側に形成され，前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記ゲート絶縁膜上と，前記フィールド絶縁膜上とに形成され，前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在するゲート電極と，
　前記セル領域上に形成されたソースコンタクトホールと，
　前記第２ウェル領域上の，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第２ウェルコンタクトホールと，
　前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッドと，
　前記第２ウェル領域の上方に形成され，前記ゲート電極と電気的に接続されたゲートパッドと，
　を備え，
　前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分の断面において，前記第２ウェルコンタクトホールは，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域とは反対側に設けられ，かつ，前記ゲートパッドよりも前記セル領域側に形成されたこと
　を特徴とする電力用半導体装置。
　【請求項３】
　前記セル領域内に形成された第２導電型の第１ウェル領域を備え，
　前記第２ウェル領域は，前記第１ウェル領域の第２導電型の不純物濃度以上である第２導電型の不純物濃度を有すること
　を特徴とする請求項１又は２に記載の電力用半導体装置。
　【請求項４】
　ワイドバンドギャップ材料からなる第１導電型の半導体基板と，
　前記半導体基板の第１の主面側に形成された第１導電型のドリフト層と，
　前記ドリフト層の表層の一部に形成されたセル領域と，
　前記ドリフト層の表層の一部で，前記セル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　前記セル領域上と，前記第２ウェル領域上の前記セル領域側と，に形成されたゲート絶縁膜と，
　前記第２ウェル領域上の前記セル領域側とは反対側に形成され，前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記ゲート絶縁膜上と，前記フィールド絶縁膜上とに形成されるゲート電極と，
　前記セル領域上に形成されたソースコンタクトホールと，
　前記第２ウェル領域上の，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第２ウェルコンタクトホールと，
　前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッドと，
　前記セル領域内に形成された第２導電型の第１ウェル領域と，
　を備え，
　前記第２ウェル領域は，前記第１ウェル領域の第２導電型の不純物濃度を超える第２導電型の不純物濃度を有すること
　を特徴とする電力用半導体装置。
　【請求項５】
　前記フィールド絶縁膜は，膜厚が０．３μｍ以上３μｍ以下であること
　を特徴とする請求項１乃至４のいずれか１項に記載の電力用半導体装置。
　【請求項６】
　前記第２ウェル領域は，前記第２ウェルコンタクトホールの下部に第２導電型の第２ウェルコンタクト領域を備え，
　前記第２ウェルコンタクト領域は，前記第２ウェル領域の第２導電型の不純物濃度よりも高い第２導電型の不純物濃度を有すること
　を特徴とする請求項１乃至５のいずれか１項に記載の電力用半導体装置。
　【請求項７】
　前記第２ウェルコンタクト領域は，３×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下の第２導電型の不純物濃度を有すること
　を特徴とする請求項６に記載の電力用半導体装置。
　【請求項８】
　前記ワイドバンドギャップ材料が炭化珪素であること
　を特徴とする請求項１乃至７のいずれか１項に記載の電力用半導体装置。
　【請求項９】
　前記第２ウェル領域の前記フィールド絶縁膜と前記ゲート絶縁膜との境界から前記ゲート絶縁膜側への張り出し長さは，０μｍより大きく，かつ１００μｍ以下であること
　を特徴とする請求項１乃至８のいずれか１項に記載の電力用半導体装置。
　【請求項１０】
　前記第２ウェル領域の前記フィールド絶縁膜と前記ゲート絶縁膜との境界から前記ゲート絶縁膜側への張り出し長さは，２０μｍ以下であること
　を特徴とする請求項９に記載の電力用半導体装置。
　【請求項１１】
　前記ゲート電極上と前記フィールド絶縁膜上に形成された層間絶縁膜を備え，
　前記第２ウェルコンタクトホールは，前記フィールド絶縁膜と前記層間絶縁膜とを貫通して形成されたこと
　を特徴とする請求項１乃至１０のいずれか１項に記載の電力用半導体装置。
　【請求項１２】
　前記第２ウェル領域の表層の一部に，前記第２ウェル領域内の他の領域よりも第２導電型の不純物濃度が高い高不純物濃度ウェル領域と，
　を備え，
　前記フィールド絶縁膜は，前記ゲート電極と前記高不純物濃度ウェル領域に挟まれた領域に形成されたこと
　を特徴とする請求項１乃至１１のいずれか１項に記載の電力用半導体装置。」
　
第５　引用文献及び引用発明等
１　引用発明１について
（１）引用文献１
　原査定の拒絶の理由に引用された特開平０７−２４９７６５号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。（下線は当審にて付加した。以下同じ。）
　ア　「【０００１】
【産業上の利用分野】本発明は，モータ駆動用インバータ用，電源用及びイグナイタ用等の高耐圧，大電流のパワースイッチング素子として用いる絶縁ゲート型電界効果トランジスタに関する。」
　イ　「【０００８】このガードリング領域での電界値ＥGは，ドレイン電極１２にサージ電圧が印加された場合上昇し，衝突イオン化による電子−正孔対がガードリング領域内における最外周に位置するガードリング部の外側で大量に発生する。この時ガードリング領域での電界値ＥG は，ガードリング部５の平面パターンにおいて，直線パターン部よりも，ある曲率半径で曲がっているコーナパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のソース電極１１あるいはソース電極引き回し線１１ａに流れ出し，電子はｐ+ 層基板１に流れ新たな正孔が注入される。この時電流は図１３中の矢印で示される流れを発生する。このうち電流ａは，ｐ層４に沿って引き回される細いソース電極引き回し線１１ａを介してソース電極パッド３０まで至るため，その配線により抵抗が大きく，ソース電極１１に直接流れる電流ｂに比べ量が少ない。これによりガードリング部の曲線パターン部近傍のセル領域に，より多くの電流が集中する。
【０００９】この結果，ガードリング曲線パターン部近傍のセル領域のｐ層９を大電流ａが流れ，電圧降下の発生によりｎ+ 層６−ｐ層９間のｐｎ接合が順バイアスされ，寄生トランジスタの動作を誘発し電流集中により破壊し易い。この破壊耐量を向上するためにはガードリング部の耐圧を大きくする必要がある。ガードリング領域の耐圧を向上するには，ガードリング領域に形成する拡散層の深さを深くするか，拡散層の数を増やすことにより達成できる。しかし拡散層の深さを深くすることは横方向の拡散距離も増加するため，ガードリング領域の面積が増加する。さらに一般的にガードリング領域の拡散層は，ホトマスク枚数を節約するためにセル領域の拡散層と同時に形成されるため，セル領域の拡散層の幅も増加しさらにチップ面積が増加するという問題が生ずる。またガードリング領域に形成する拡散層の数を増やすことはやはりガードリング領域の増加を伴い，チップ面積の増加につながる。
【００１０】また，ＭＯＳＦＥＴにおいても，半導体基板１がｎ型であることから，半導体基板１からの少数キャリア（この場合正孔）の注入は発生しないが，ガードリング領域での高電界発生時に衝突イオン化キャリアの流れによりガードリング曲線パターン部近傍のセル領域のｐ層９を大電流が流れ，電圧降下の発生によりｎ+層６−ｐ層９間のｐｎ接合が順バイアスされ，寄生トランジスタの動作を誘発し電流集中により破壊し易く，同様の問題がある。
【００１１】本発明は上記問題に鑑みてなされたもので，絶縁ゲート型電界効果トランジスタのチップ面積を増加させることなく，サージ電圧が印加されガードリング領域の電界値が上昇したときの，素子の破壊耐量を向上させるようにすることを目的とする。」
　ウ　「【０００３】以下，
ＩＧＢＴ
半導体基板でありｐ
+
 層１（第１半導体層）を用意し，この上に気相成長法により高抵抗のｎ
-
 層２（第２半導体層）を形成する。次に３〜６μｍの深さにｐ層３（第３半導体層），ｐ層４（第５半導体層）
を選択拡散法により同時に形成する。
ｎ
-
 層２の表面を酸化して形成されたゲート絶縁膜としてのゲート酸化膜７
【０００４】以上の断面構造を有する素子の平面パターンを図１４に示す。図１４において，図１３の
ソース電極１１は平面においてストライプ形状の開口部パターン２２を形成し，
　エ　「【００２２】
【実施例】
（第１実施例）
図１乃至図３に本発明の第１実施例を示す。この第１実施例はｎチャネルＩＧＢＴ
従来技術の図１３に示した構造と同一箇所には，同一符号を付与する。
【００２３】すなわち，図１３，図１４の従来技術と相違する点は，図１のパターン平面図および図２の断面図に示すように，ガードリング領域コーナ部近傍のセル領域及びｐ領域４において，セル領域のソース電極１１が外周に延在した領域１１ｂを設けｐ領域４に絶縁膜開口部２３を介して接触する構成とした点である。このような構成において，ソース電極１１に対してドレイン電極１２が正の電位となるようなサージ電圧が印加される時，ガードリング領域コーナ部近傍で高電界が発生し，衝突イオン化によりキャリアが発生する。この発生したキャリアによる電流がセル領域のソース電極１１に流れる時，セル領域のソース電極１１が外周に延在しｐ領域４に接触する領域１１ｂから電流が抜き取りとられ，セル領域へ流れ込む電流を減少させる。すなわち，領域１１ｂは上記電流をセル領域のソース電極１１に直接バイパスする電流バイパス部をなし，この作用によって，上記電流によるｐウエル領域とソース領域６間が順方向バイアスされるのを抑制してラッチアップを防ぎ，その結果，高電流まで破壊耐量を向上させることができる。
【００２４】なお，この実施例において，図２に示す領域すなわちコーナ部領域１１ｂによる電流バイパス部が形成されているが，図３に示す領域，すなわち直線部には領域１５によるゲート電極引き回し線が形成されている。また，どちらの領域においても最外周にソース電極引き回し線１１ａが形成されている。」
　オ　「【００２４】・・・
（第２実施例）図４乃至図６に本発明の第２実施例を示す。図４は図１と同じくＣ領域の拡大図，
図５，図６は，それぞれ図４のａ−ａ’，ｂ−ｂ’断面図である。
【００２５】この実施例においては，セル領域のソース電極１１が外周に延在しｐ領域４に接触するとともに，さらに少なくとも，素子コーナ部近傍のガードリング部５の平面パターンが直線パターンを有する領域の内側に位置するｐ領域４上で，
セル領域のソース電極１１がｐ領域４上に延在しｐ領域４に接触する領域２６と，セル領域のゲート電極８がｐ領域４上に延在しゲート引き回し線１５と接触する領域２７が交互に配置される
【００２６】これにより，
電流抜き取り領域面積を面内で増加させ，セル領域に流れ込む電流より減少させ
　カ　図５には，
半導体基板であるｐ
+
 層１の上に形成されたｎ
-
 層２と，その表層の一部にそれぞれ形成されたｐ層３及びｐ領域４と，ｐ層３上とｐ領域４上に形成されたゲート酸化膜７と，ｐ層３上に形成された開口部パターン２２と，セル領域のソース電極１１がｐ領域４上に延在しｐ領域４に接触する領域２６と，前記領域２６よりもｐ層３とは反対側のｐ領域４の上方に形成されたゲート引き回し線１５を備える，ＩＧＢＴ，
　キ　図６には，
半導体基板であるｐ
+
 層１の上に形成されたｎ
-
 層２と，その表層の一部にそれぞれ形成されたｐ層３及びｐ領域４と，ｐ層３上に形成されたゲート酸化膜７と，ｐ層３上に形成された開口部パターン２２と，セル領域のゲート電極８がｐ領域４上に延在しゲート引き回し線１５と接触する領域２７を備え，前記延在部の下にはゲート酸化膜７の膜厚部がある，ＩＧＢＴ，
　ク　図４には，
領域２６が，開口部パターン２２よりゲート電極の延在部側に形成されることが記載されている。
（２）引用発明１
　前記（１）より，引用文献１には次の発明（以下，「引用発明１」という。）が記載されていると認められる。
「半導体基板であるｐ+ 層１の上に形成されたｎ- 層２と，ｎ- 層２の表層の一部にそれぞれ形成されたｐ層３及びｐ領域４と，ｐ層３上に形成されたゲート酸化膜７と，ｐ層３上に形成された開口部パターン２２とを備え，セル領域のソース電極１１がｐ領域４上に延在しｐ領域４に接触する領域２６で，前記領域２６よりもｐ層３とは反対側のｐ領域４の上方に形成されたゲート引き回し線１５があるものと，セル領域のゲート電極８がｐ領域４上に延在しゲート引き回し線１５と接触する領域２７で，前記ｐ領域４上の延在部の下にはゲート酸化膜７の膜厚部があるもの，が交互に配置される，ＩＧＢＴ。」
２　周知技術について
（１）引用文献２
　原査定の拒絶の理由に引用された特開２００７−２０７７８４号公報には，図面とともに，次の記載がある。
「【００８４】
　また，半導体としてシリコン（Ｓｉ）を用いた
ＭＯＳＦＥＴを説明したが，半導体としては，例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
【００８５】
　また，ＭＯＳＦＥＴに限らず，本発明は，スーパージャンクション構造を有する素子であれば，ＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode）との混載素子，ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも適用可能である。」
（２）引用文献３
　原査定の拒絶の理由に引用された特開２００９−２５２８１１号公報には，図面とともに，次の記載がある。
「【０００６】
　
炭化珪素は珪素と比べて優れた物性値を有しており，次世代のパワーデバイス用半導体材料として期待されている。
（３）周知技術
　前記（１）及び（２）より，次の技術的事項は本願優先日前に周知技術であったと認められる。
「パワーデバイス用半導体材料として炭化ケイ素などのワイドバンドギャップ半導体を用いること。」
３　引用発明４について
（１）引用文献４
　原査定の拒絶の理由に引用された特開平０３−２５２１６６号公報（以下，「引用文献４」という。）には，図面とともに，次の記載がある。
　ア　「［発明の目的］
（産業上の利用分野）
　本発明は
電力制御に用いられるＭＯＳ型電界効果トランジスタに関する
　イ　「ここで，ＦＥＴセルには，Ｎ−型低濃度シリコンエピタキシャル層（コレクタに相当）２，Ｐ型ベース領域（ベースに相当）４及びＮ＋型ソース領域（エミッタに相当）５からなる寄生バイポーラトランジスタＴｒが形成されている。また，トランジスタＴｒのベースは，ベース抵抗ＲＢを介してソース接続用パッド８に接続されている。よって，Ｎ−型低濃度シリコンエピタキシャル層２へ注入されたキャリアが，リカバリー時にＦＥＴセルを通ってソース接続用パッド８に抜けていく際，ベース抵抗ＲＢの存在によりトランジスタＴｒのエミッタに対し，ベース電位が高くなる。これにより，トランジスタＴｒが順バイアス状態となるため，これがオン状態となり，Ｎ＋型ソース領域５直下に電流集中が生じ，破壊に至ってしまう。
（発明が解決しようとする課題）
　このように，従来は，Ｄ−ＭＯＳＦＥＴに構造的に存在する寄生トランジスタに起因し，これを例えばモータ制御用インバータ回路に用いた場合，使用条件によってはＤ−ＭＯＳＦＥＴを破壊してしまうという欠点があった。
　そこで，本発明は，いかなる使用条件によっても，構造的に存在する寄生トランジスタに起因するＤ−ＭＯＳＦＥＴの破壊を招くことがない，破壊耐量の大きなＭＯＳ型電界効果トランジスタを提供することを目的とする。」（３頁左上欄６行−同右上欄１２行）
　ウ　「第１図は本発明の一実施例に係わるＤ−ＭＯＳＦＥＴのチップ全体を示す平面図である。また，第２図は前記第１図のＢ−Ｂ´線に沿う断面図，第３図は前記第１図のＣ−Ｃ´線に沿う断面図である。さらに，第４図は前記第１図のゲート接続用パッド２１付近を詳細に示すものである。ここで，
１１はＮ
＋
型高濃度シリコン基板，１２はＮ
−
型低濃度シリコンエピタキシャル層，
１４はＰ型ベース領域，
１６はゲート絶縁膜，１７はゲート電極，１８は層間絶縁膜，１９はソース接続用パッド，１９ａはソース配線，２０はＰ型不純物拡散領域，２１はゲート接続用パッド，２１ａはゲート配線である。
　
Ｎ
＋
型高濃度シリコン基板１１上には，Ｎ
−
型低濃度シリコンエピタキシャル層１２が形成されており
Ｎ
−
型低濃度シリコンエピタキシャル層１２内にはＰ型ベース領域１４が形成され，
Ｎ
−
型低濃度シリコンエピタキシャル層１２及びＰ型ベース領域１４上には，Ｎ
＋
型ソース領域１５の一部表面上まで延在するゲート絶縁膜１６と，これを介してゲート電極１７が形成されている。
Ｐ型ベース領域１４及びＮ
＋
型ソース領域１５は，層間絶縁膜１８の所定の位置に形成されたコンタクトホールを介してソース接続用パッド１９に接続されている。このソース接続用パッド１９は，ソース配線１９ａに接続されている。
ゲート電極１７は，層間絶縁膜１８の一部に形成されたコンタクトホールを介してゲート配線２１ａ及びゲート接続用パッド２１に接続されている。
ゲート接続用パッド２１直下及びチップ縁部のＮ
−
型低濃度シリコンエピタキシャル層１２内には，Ｐ型不純物拡散領域２０が形成されている。
ソース配線１９ａは，チップ縁部でＰ型不純物拡散領域２０にコンタクトされると共に，ゲート接続用パッド２１直下のＰ型不純物拡散領域２０の周囲でこれにコンタクトされている
　このような構成のＤ−ＭＯＳＦＥＴでは，Ｐ型不純物拡散領域２０とＮ−型低濃度シリコンエピタキシャル層１２とで形成されるダイオードＤＲにおいて，フォワードバイアス時には，Ｐ型不純物拡散領域２０からＮ−型低濃度シリコンエピタキシャル層１２へキャリアが注入される（第３図中破線で示す。）。また，リバースバイアス時には，Ｎ−型低濃度シリコンエピタキシャル層１２に注入されたキャリアが，Ｐ型不純物拡散領域２０を介してソース配線１９ａへ抜けていく（第３図中一点破線で示す。）。即ち，リカバリー時，Ｐ型不純物拡散領域２０に隣接したＦＥＴセルへのキャリアの注入を防止できる。このため，Ｎ＋型ソース領域１５直下に電流集中が生じることもなく，破壊耐量の大きなＤ−ＭＯＳＦＥＴが得られる。
　なお，本発明では，
ゲート接続用パッド２１の位置は重要ではない。即ち，ゲート接続用パッド２１の設けられる位置にとらわれず本発明を適用できる。
　エ　第３図には，
Ｎ
＋
型高濃度シリコン基板１１上に形成されたＮ
−
型低濃度シリコンエピタキシャル層１２と，Ｎ
−
型低濃度シリコンエピタキシャル層１２の表層の一部に形成されたＰ型ベース領域１４と，ゲート接続用パッド２１直下及びチップ縁部のＮ
−
型低濃度シリコンエピタキシャル層１２の表層に形成されたＰ型不純物拡散領域２０と，Ｐ型ベース領域１４上に延在するゲート絶縁膜１６と，ゲート絶縁膜１６上のゲート電極１７と，Ｐ型不純物拡散領域２０上に形成されゲート絶縁膜１６より膜厚の大きな層間絶縁膜１８と，Ｐ型ベース領域１４上に形成されたコンタクトホールと，コンタクトホールを介してＰ形ベース領域１４と接続するソース接続用パッド１９と，ゲート絶縁膜１６と層間絶縁膜１８との境界よりＰ型ベース領域１４とは反対側に形成されたコンタクトホールを介してＰ型不純物拡散領域２０と接続するソース配線１９ａと，Ｐ型不純物拡散領域２０の上方に形成されたゲート接続用パッド２１とを備えた，Ｄ−ＭＯＳＦＥＴ
（２）引用発明４
　前記（１）より，引用文献４には次の発明（以下，「引用発明４」という。）が記載されていると認められる。
「Ｎ＋型高濃度シリコン基板１１上に形成されたＮ−型低濃度シリコンエピタキシャル層１２と，Ｎ−型低濃度シリコンエピタキシャル層１２の表層の一部に形成されたＰ型ベース領域１４と，ゲート接続用パッド２１直下及びチップ縁部のＮ−型低濃度シリコンエピタキシャル層１２の表層に形成されたＰ型不純物拡散領域２０と，Ｐ型ベース領域１４上に延在するゲート絶縁膜１６と，ゲート絶縁膜１６上のゲート電極１７と，Ｐ型不純物拡散領域２０上に形成されゲート絶縁膜１６より膜厚の大きな層間絶縁膜１８と，Ｐ型ベース領域１４上に形成されたコンタクトホールと，コンタクトホールを介してＰ形ベース領域１４と接続するソース接続用パッド１９と，ゲート絶縁膜１６と層間絶縁膜１８との境界よりＰ型ベース領域１４とは反対側に形成されたコンタクトホールを介してＰ型不純物拡散領域２０と接続するソース配線１９ａで，ソース配線１９ａはソース接続用パッド１９と接続されるものと，Ｐ型不純物拡散領域２０の上方に形成されたゲート接続用パッド２１で，ゲート接続用パッド２１はゲート配線２１ａとゲート電極１７と接続されたもの，とを備えた，Ｄ−ＭＯＳＦＥＴ。」
４　引用発明５について
（１）引用文献５
　原査定の拒絶の理由に引用された特開平０４−２２９６６１号公報（以下，「引用文献５」という。）には，図面とともに，次の記載がある。
　ア　「【０００１】
【産業上の利用分野】本発明は電力用スイッチング素子として用いられる絶縁ゲート型バイポーラトランジスタに関するものである。」
　イ　「【０００３】
図２５は，ｎチャネル型の絶縁ゲート型バイポーラトランジスタの模型的な要部縦断面図を示したものであり，
ｐ
＋
型ドレイン層１，ｎ
−
型ドレイン層２，ゲート酸化膜３，ゲート電極４，ｐ型ベース層５，
層間絶縁膜１０，
【０００４】ソース電極１４に対し，ゲート電極４に一定のしきい値電圧以上の電圧を印加すると，ゲート電極４下のｐ型ベース層５の表面が反転して電子のチャネル７を形成し，このチャネル７を通って，ｎ＋型ソース層６からｎ−型ドレイン層２に電子が流入する。流入した電子はｎ−型ドレイン層２の電位を下げ，ドレイン側のｐ＋ｎ−接合を順バイアスする。この結果，
ｐ
＋
型ドレイン層１からｎ
−
型ドレイン層２に少数キャリアである正孔が流入する。この正孔の注入によって，ｎ
−
型ベース層２は導電率変調を受け，抵抗値が大幅に下がり，大電流を流すことが可能となる。
【０００５】
【発明が解決しようとする課題】しかしながら，この
絶縁ゲート型バイポーラトランジスタでは素子を流れる電流密度が大きくなると
ｐ
＋
型ドレイン層１，ｎ
−
型ドレイン層２，ｐ型ベース層５およびｎ
＋
型ソース層６から構成される寄生サイリスタによりサイリスタ動作に入ってしまい，ゲート・ソース間バイアスを零にしても半導体素子の電流をオフすることができなくなるという所謂ラッチアップ現象が引き起こされる。
【０００６】また，
絶縁ゲート型バイポーラトランジスタにおいてｎ
−
型ドレイン層２に注入された少数キャリアである正孔は，ゲート電極４に印加した電圧を零にしてチャネル７の電子の流れを止めてもｎ
−
型ドレイン層２に蓄積され
【０００７】これら
ラッチアップ現象および正孔蓄積によるターンオフ時間の増大は，絶縁ゲート型バイポーラトランジスタの繰り返し配置されたセルの縁端部等の特定の場所で発生しやすい。
　ウ　「【００２３】
【実施例】以下，本発明を図に示す実施例に基づいて説明する。図１〜３は，本発明第１実施例を適用した
絶縁ゲート型バイポーラトランジスタ
図２は図１におけるＡ−Ａ断面図
図２５〜２７と対応する部分には同一符号が付してある。
【００２４】以下，これを製造工程に従って詳細に説明する。まず，
半導体基板であるｐ
＋
型シリコン基板
ｐ
＋
型シリコン基板およびｎ
−
型層により，図４に示すように，各々ｐ
＋
型ドレイン層１，ｎ
−
型ドレイン層２が形成される。
・・・
【００３３】上記の如く製造された絶縁ゲート型バイポーラトランジスタには，図１〜３に示すように，
ゲートボンディングパッド１５ａ下のｐ型パッドウェル層８に高不純物濃度で低抵抗とされたｐ
＋＋
型パッド層９が形成されており，さらにこのｐ
＋＋
型パッド層９が領域２０においてコンタクトホール１０ｂを介してソース電極１４とオーミック接触している。
基本セル領域（縁端セル）１２
【００３４】また，ゲート・ターンオフ時にゲートボンディングパッド１５ａ下部に蓄積された正孔は，上述のように素子動作時にｐ＋＋型パッド層９の領域２０よりソース電極１４に抜き取られているのに加えて，同じくこの低抵抗とされたｐ＋＋型パッド層９を通って領域２０よりすばやくソース電極１４に流れるため，ターンオフ時間の短縮が実現できる。」
　エ　図２には，
半導体基板であるｐ
＋
型ドレイン層１の上に形成されたｎ
−
型ドレイン層２と，ｎ
−
型ドレイン層２の表層の一部に形成された基本セル領域１２と，ゲートボンディングパッド１５ａ下のｎ
−
型ドレイン層２の表層に形成された高不純物濃度で低抵抗とされたｐ
＋＋
型パッド層９と，基本セル領域１２上に形成されたゲート酸化膜３と，ｐ
＋＋
型パッド層９上に形成され，ゲート酸化膜３より膜厚の大きな層間絶縁膜１０と，ゲート酸化膜上に形成されるゲート電極４と，基本セル領域１２上に形成されたコンタクトホールと，ｐ
＋＋
型パッド層９上の，ゲート酸化膜３と層間絶縁膜１０との境界より基本セル領域１２側とは反対側に形成されたコンタクトホール１０ｂと，基本セル領域１２上に形成されたコンタクトホールとコンタクトホール１０ｂとを介して基本セル領域１２とｐ
＋＋
型パッド層９とを電気的に接続するソース電極１４と，基本セル領域１２内に形成されたｐ型ベース層５とを備えた，絶縁ゲート型バイポーラトランジスタ
（２）引用発明５
　前記（１）より，引用文献５には次の発明（以下，「引用発明５」という。）が記載されていると認められる。
「半導体基板であるｐ＋型ドレイン層１の上に形成されたｎ−型ドレイン層２と，ｎ−型ドレイン層２の表層の一部に形成された基本セル領域１２と，ゲートボンディングパッド１５ａ下のｎ−型ドレイン層２の表層に形成された高不純物濃度で低抵抗とされたｐ＋＋型パッド層９と，基本セル領域１２上に形成されたゲート酸化膜３と，ｐ＋＋型パッド層９上に形成され，ゲート酸化膜３より膜厚の大きな層間絶縁膜１０と，ゲート酸化膜上に形成されるゲート電極４と，基本セル領域１２上に形成されたコンタクトホールと，ｐ＋＋型パッド層９上の，ゲート酸化膜３と層間絶縁膜１０との境界より基本セル領域１２側とは反対側に形成されたコンタクトホール１０ｂと，基本セル領域１２上に形成されたコンタクトホールとコンタクトホール１０ｂとを介して基本セル領域１２とｐ＋＋型パッド層９とを電気的に接続するソース電極１４と，基本セル領域１２内に形成されたｐ型ベース層５と，を備えた，絶縁ゲート型バイポーラトランジスタ。」
　
第６　対比・判断
１　本願発明１について
（１）本願発明１と引用発明１との対比
　ア　引用発明１の「半導体基板であるｐ+ 層１」は，下記相違点１を除いて，本願発明１の「第２導電型の半導体基板」に相当する。
　イ　引用発明１の「半導体基板であるｐ+ 層１の上に形成されたｎ- 層２」は，引用発明１の「前記半導体基板の第１の主面側に形成された第１導電型のドリフト層」に相当する。
　ウ　引用発明１の「ｎ- 層２の表層の一部にそれぞれ形成されたｐ層３及びｐ領域４」は，それぞれ本願発明１の「前記ドリフト層の表層の一部に形成されたセル領域」及び「前記ドリフト層の表層の一部で，前記セル領域とは別の領域に形成された第２導電型の第２ウェル領域」に相当する。
　エ　引用発明１の「ｐ層３上に形成されたゲート酸化膜７」は，下記相違点２を除いて，本願発明１の「前記セル領域上に形成されたゲート絶縁膜」に相当する。
　オ　引用発明１の「ゲート酸化膜７の膜厚部」は，「ｐ領域４上の延在部の下にある」から，下記相違点２を除いて，本願発明１の「前記第２ウェル領域上に形成され，前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜」に相当する。
　カ　引用発明１の「セル領域のゲート電極８がｐ領域４上に延在し」の「ゲート電極８」は，前記ウないしオを考慮すると，本願発明１の「前記ゲート絶縁膜上と，前記フィールド絶縁膜上とに形成され，前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在するゲート電極」に相当する。
　キ　引用発明１の「ｐ層３上に形成された開口部パターン２２」は，本願発明１の「前記セル領域上に形成されたソースコンタクトホール」に相当する。
　ク　引用発明１の「セル領域のソース電極１１がｐ領域４上に延在しｐ領域４に接触する領域２６」は，前記第５の１（１）クを考慮すると，本願発明１の「前記第２ウェル領域上の，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第２ウェルコンタクトホール」に相当し，かつその「ソース電極１１」は，本願発明１の「前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッド」に相当する。
　ケ　引用発明１の「ゲート引き回し線１５」は，「セル領域のゲート電極８がｐ領域４上に延在し」たものであるから，本願発明１の「前記第２ウェル領域の上方に形成され，前記ゲート電極と電気的に接続されたゲート配線」に相当する。
　コ　引用発明１の「ＩＧＢＴ」は，電力用途に用いられる（前記第５の１（１）ア）から，下記相違点１ないし３を除いて，本願発明１の「電力用半導体装置」に相当する。
　サ　すると，本願発明１と引用発明１とは，下記シの点で一致し，下記スの点で相違すると認められる。
　シ　一致点
「第２導電型の半導体基板と，
　前記半導体基板の第１の主面側に形成された第１導電型のドリフト層と，
　前記ドリフト層の表層の一部に形成されたセル領域と，
　前記ドリフト層の表層の一部で，前記セル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　前記セル領域上に形成されたゲート絶縁膜と，
　前記第２ウェル領域上に形成され，前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記ゲート絶縁膜上と，前記フィールド絶縁膜上とに形成され，前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在するゲート電極と，
　前記セル領域上に形成されたソースコンタクトホールと，
　前記第２ウェル領域上の，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第２ウェルコンタクトホールと，
　前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッドと，
　前記第２ウェル領域の上方に形成され，前記ゲート電極と電気的に接続されたゲート配線と，
　を備えること，
　を特徴とする電力用半導体装置。」
　ス　相違点
（ア）相違点１
　本願発明１の「半導体基板」は「ワイドバンドギャップ材料からなる」のに対し，引用発明１の「半導体基板であるｐ+ 層１」はその材料が特定されていない点。
（イ）相違点２
　本願発明１の「ゲート絶縁膜」は「前記第２ウェル領域上の前記セル領域側」に形成され，同「フィールド絶縁膜」は「前記第２ウェル上の前記セル領域側とは反対側」に形成されるのに対し，引用発明１の「ゲート酸化膜７」は「ｐ層３上に形成され」，同「ゲート酸化膜７の厚膜部」は「ｐ領域４」上に形成される点。
（ウ）相違点３
　本願発明１では「前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分の断面において，前記第２ウェルコンタクトホールは，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域とは反対側に設けられ，かつ，前記ゲート配線よりも前記セル領域側に形成され」るのに対し，引用発明１ではそうではない点。
（２）本願発明１と引用発明５との対比
　引用発明５の「半導体基板であるｐ＋型ドレイン層１」，「ｎ−型ドレイン層２」，「基本セル領域１２」，「ｐ＋＋型パッド層９」，「ゲート酸化膜３」，「層間絶縁膜１０」及び「絶縁ゲート型バイポーラトランジスタ」は，それぞれ本願発明１の「第２導電型の半導体基板」，「第１導電型のドリフト層」，「セル領域」，「第２導電型の第２ウェル領域」，「ゲート絶縁膜」，「フィールド絶縁膜」及び「電力用半導体装置」に相当する。
　すると，本願発明１と引用発明５とは，下記アの点で一致し，下記イの点で相違すると認められる。
　ア　一致点
「第２導電型の半導体基板と，
　前記半導体基板の第１の主面側に形成された第１導電型のドリフト層と，
　前記ドリフト層の表層の一部に形成されたセル領域と，
　前記ドリフト層の表層の一部で，前記セル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　前記セル領域上に形成されたゲート絶縁膜と，
　前記第２ウェル領域上に形成され，前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記ゲート絶縁膜上に形成されるゲート電極と，
　前記セル領域上に形成されたソースコンタクトホールと，
　前記第２ウェル領域上の，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第２ウェルコンタクトホールと，
　前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッドと，
　を備えたこと
　を特徴とする電力用半導体装置。」
　イ　相違点
（ア）相違点４
　本願発明１の「半導体基板」は「ワイドバンドギャップ材料からなる」のに対し，引用発明５の「半導体基板であるｐ＋型ドレイン層１」はシリコン基板である（前記第５の４（１）ウ【００２４】）点。
（イ）相違点５
　本願発明１の「ゲート絶縁膜」は「前記第２ウェル領域上の前記セル領域側」に形成され，同「フィールド絶縁膜」は「前記第２ウェル上の前記セル領域側とは反対側」に形成されるのに対し，引用発明５の「ゲート酸化膜」は「ｐ＋＋型パッド層９」上には形成されず，同「層間絶縁膜１０」は「ｐ＋＋型パッド層９上に形成され」る点。
（ウ）相違点６
　本願発明１の「ゲート電極」は，「前記フィールド絶縁膜上に形成され，前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する」のに対し，引用発明５の「ゲート電極４」はそうなっていない点。
（エ）相違点７
　本願発明１では「前記第２ウェル領域の上方に形成され，前記ゲート電極と電気的に接続されたゲート配線」を備えるのに対し，引用発明５では「ゲートボンディングパッド１５ａ」を備える点。
（オ）相違点８
　本願発明１では「前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分の断面において，前記第２ウェルコンタクトホールは，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域とは反対側に設けられ，かつ，前記ゲートパッドよりも前記セル領域側に形成され」るのに対し，引用発明５ではそもそも「前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分」がない点。
（３）相違点についての判断
　ア　まず，相違点２について検討する。「ゲート絶縁膜」は「前記第２ウェル領域上の前記セル領域側」に形成され，同「フィールド絶縁膜」は「前記第２ウェル上の前記セル領域側とは反対側」に形成される点，すなわち，フィールド絶縁膜より層厚の小さなゲート絶縁膜が第２ウェル領域上まで形成される点は，いずれの引用文献にも記載も示唆もない。
　なお，引用文献１の図３には「ゲート酸化膜７」の膜厚の小さな部分がｐ層４上にかかっているかのような記載があるが，同図が前提とする従来技術を示す図１３（前記第５の１（１）エ【００２２】）では，膜厚の小さな部分はｐ層４上にかかっていないこと，引用文献１には他にゲート酸化膜７の膜厚の小さな部分をｐ層４上にかからしめることについて一切記載がないこと，及び同３図は概念図であり正確な位置関係を表しているとはいえないこと，から，引用文献１にフィールド絶縁膜より層厚の小さなゲート絶縁膜が第２ウェル領域上まで形成される点が記載されているとは認められない。
　そして，本願発明１は，相違点２に係る構成と相違点３に係る構成を同時に備えることで，Ｐウェル内を流れる変位電流が，層厚の小さなゲート絶縁膜の直下に達する前に，ソース電極と電気的に接続されている箇所から変位電流を抜くことができ，したがって，電力用半導体装置を高速駆動した場合においても，ゲート絶縁膜に大きな強度の電界が印加されることなくゲート絶縁膜が絶縁破壊することを抑制でき，より信頼性の高い電力用半導体装置を提供することができる（本願明細書【０００８】ないし【００１３】）という，格別の有利な効果を奏するものである。
　イ　してみると，他の相違点について検討するまでもなく，本願発明１は，引用発明１に基づいて，引用文献２ないし５に記載された発明から，当業者が容易に発明をすることができたとはいえない。
　ウ　相違点５及び相違点８についても，前記アと同様であるから，他の相違点について検討するまでもなく，本願発明１は，引用発明５に基づいて，引用文献１ないし４に記載された発明から，当業者が容易に発明をすることができたとはいえない。
（４）まとめ
　したがって，本願発明１は，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
２　本願発明２について
（１）本願発明２と引用発明４との対比
　ア　引用発明４の「Ｎ＋型高濃度シリコン基板１１」は，下記相違点９を除いて，本願発明２の「第１導電型の半導体基板」に相当する。
　イ　引用発明４の「Ｎ＋型高濃度シリコン基板１１上に形成されたＮ−型低濃度シリコンエピタキシャル層１２」は，本願発明２の「前記半導体基板の第１の主面側に形成された第１導電型のドリフト層」に相当する。
　ウ　引用発明４の「Ｎ−型低濃度シリコンエピタキシャル層１２の表層の一部に形成されたＰ型ベース領域１４」は，本願発明２の「前記ドリフト層の表層の一部に形成されたセル領域」に相当する。
　エ　引用発明４の「ゲート接続用パッド２１直下及びチップ縁部のＮ−型低濃度シリコンエピタキシャル層１２の表層に形成されたＰ型不純物拡散領域２０」は，本願発明２の「前記ドリフト層の表層の一部で，前記セル領域とは別の領域に形成された第２導電型の第２ウェル領域」に相当する。
　オ　引用発明４の「Ｐ型ベース領域１４上に延在するゲート絶縁膜１６」は，下記相違点１０を除いて，本願発明２の「前記セル領域上に形成されたゲート絶縁膜」に相当する。
　カ　引用発明４の「Ｐ型不純物拡散領域２０上に形成されゲート絶縁膜１６より膜厚の大きな層間絶縁膜１８」は，下記相違点１０を除いて，本願発明２の「前記第２ウェル領域上に形成され，前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜」に相当する。
　キ　引用発明４の「ゲート絶縁膜１６上のゲート電極１７」は，下記相違点１１を除いて，本願発明２の「前記ゲート絶縁膜上に形成されるゲート電極」に相当する。
　ク　引用発明４の「Ｐ型ベース領域１４上に形成されたコンタクトホール」は，本願発明２の「前記セル領域上に形成されたソースコンタクトホール」に相当する。
　ケ　引用発明４の「ゲート絶縁膜１６と層間絶縁膜１８との境界よりＰ型ベース領域１４とは反対側に形成されたコンタクトホール」は，本願発明２の「前記第２ウェル領域上の，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第２ウェルコンタクトホール」に相当する。
　コ　引用発明４の「コンタクトホールを介してＰ形ベース領域１４と接続するソース接続用パッド１９と，ゲート絶縁膜１６と層間絶縁膜１８との境界よりＰ型ベース領域１４とは反対側に形成されたコンタクトホールを介してＰ型不純物拡散領域２０と接続するソース配線１９ａで，ソース配線１９ａはソース接続用パッド１９と接続されるもの」は，「ソース接続用パッド１９」及び「ソース配線１９ａ」は一体のものと認められ，これは，本願発明２の「前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッド」に相当すると認められる。
　サ　引用発明４の「Ｐ型不純物拡散領域２０の上方に形成されたゲート接続用パッド２１で，ゲート接続用パッド２１はゲート配線２１ａとゲート電極１７と接続されたもの」は，本願発明２の「前記第２ウェル領域の上方に形成され，前記ゲート電極と電気的に接続されたゲートパッド」に相当すると認められる。
　シ　引用発明４の「Ｄ−ＭＯＳＦＥＴ」は，電力用途に用いられる（前記第５の３（１）ア）から，下記相違点９ないし１２を除いて，本願発明２の「電力用半導体装置」に相当する。
　ス　すると，本願発明２と引用発明４とは，下記セの点で一致し，下記ソの点で相違する。
　セ　一致点
「第１導電型の半導体基板と，
　前記半導体基板の第１の主面側に形成された第１導電型のドリフト層と，
　前記ドリフト層の表層の一部に形成されたセル領域と，
　前記ドリフト層の表層の一部で，前記セル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　前記セル領域上に形成されたゲート絶縁膜と，
　前記第２ウェル領域上に形成され，前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記ゲート絶縁膜上に形成されるゲート電極と，
　前記セル領域上に形成されたソースコンタクトホールと，
　前記第２ウェル領域上の，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第２ウェルコンタクトホールと，
　前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッドと，
　前記第２ウェル領域の上方に形成され，前記ゲート電極と電気的に接続されたゲートパッドと，
　を備えたこと
　を特徴とする電力用半導体装置。」
　ソ　相違点
（ア）相違点９
　本願発明２では「ワイドバンドギャップ材料からなる半導体基板」であるのに対し，引用発明４では「シリコン基板」である点。
（イ）相違点１０
　本願発明２の「ゲート絶縁膜」は「前記第２ウェル領域上の前記セル領域側」に形成され，同「フィールド絶縁膜」は「第２ウェル領域の前記セル領域側とは反対側」に形成されるのに対し，引用発明４の「ゲート絶縁膜１６」は「Ｐ型不純物拡散領域２０」上に形成されず，同「層間絶縁膜１８」は「Ｐ型不純物拡散領域２０」上に形成される点。
（ウ）相違点１１
　本願発明２の「ゲート電極」は，「前記フィールド絶縁膜上に形成され，前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する」のに対し，引用発明４の「ゲート電極１７」は「Ｐ型不純物拡散領域２０」上に形成されない点。
（エ）相違点１２
　本願発明２では「前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分の断面において，前記第２ウェルコンタクトホールは，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域とは反対側に設けられ，かつ，前記ゲートパッドよりも前記セル領域側に形成される」のに対し，引用発明４ではそもそも「前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分」がない点。
（２）本願発明２と引用発明５との対比
　引用発明５の「半導体基板であるｐ＋型ドレイン層１」，「ｎ−型ドレイン層２」，「基本セル領域１２」，「ｐ＋＋型パッド層９」，「ゲート酸化膜３」，「層間絶縁膜１０」，「ゲートボンディングパッド１５ａ」及び「絶縁ゲート型バイポーラトランジスタ」は，それぞれ本願発明２の「第２導電型の半導体基板」，「第１導電型のドリフト層」，「セル領域」，「第２導電型の第２ウェル領域」，「ゲート絶縁膜」，「フィールド絶縁膜」，「ゲートパッド」及び「電力用半導体装置」に相当する。
　すると，本願発明１と引用発明５とは，下記アの点で一致し，下記イの点で相違すると認められる。
　ア　一致点
「第２導電型の半導体基板と，
　前記半導体基板の第１の主面側に形成された第１導電型のドリフト層と，
　前記ドリフト層の表層の一部に形成されたセル領域と，
　前記ドリフト層の表層の一部で，前記セル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　前記セル領域上に形成されたゲート絶縁膜と，
　前記第２ウェル領域上に形成され，前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記ゲート絶縁膜上に形成されるゲート電極と，
　前記セル領域上に形成されたソースコンタクトホールと，
　前記第２ウェル領域上の，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第２ウェルコンタクトホールと，
　前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッドと，
　前記第２ウェル領域の上方に形成され，前記ゲート電極と電気的に接続されたゲートパッドと，
　を備えたこと
　を特徴とする電力用半導体装置。」
　イ　相違点
（ア）相違点１３
　本願発明２の「半導体基板」は「ワイドバンドギャップ材料からなる」のに対し，引用発明５の「半導体基板であるｐ＋型ドレイン層１」はシリコン基板である（前記第５の４（１）ウ【００２４】）点。
（イ）相違点１４
　本願発明２の「ゲート絶縁膜」は「前記第２ウェル領域上の前記セル領域側」に形成され，同「フィールド絶縁膜」は「前記第２ウェル上の前記セル領域側とは反対側」に形成されるのに対し，引用発明５の「ゲート酸化膜」は「ｐ＋＋型パッド層９」上には形成されず，同「層間絶縁膜１０」は「ｐ＋＋型パッド層９上に形成され」る点。
（ウ）相違点１５
　本願発明２の「ゲート電極」は，「前記フィールド絶縁膜上に形成され，前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する」のに対し，引用発明５の「ゲート電極４」はそうなっていない点。
（エ）相違点１６
　本願発明２では「前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分の断面において，前記第２ウェルコンタクトホールは，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域とは反対側に設けられ，かつ，前記ゲートパッドよりも前記セル領域側に形成され」るのに対し，引用発明５ではそもそも「前記ゲート電極が前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在する部分」がない点。
（３）相違点についての判断
　ア　まず，相違点１０について検討する。「ゲート絶縁膜」は「前記第２ウェル領域上の前記セル領域側」に形成され，同「フィールド絶縁膜」は「前記第２ウェル上の前記セル領域側とは反対側」に形成される点，すなわち，フィールド絶縁膜より層厚の小さなゲート絶縁膜が第２ウェル領域上まで形成される点は，いずれの引用文献にも記載も示唆もない。
　なお，引用文献１の図３には「ゲート酸化膜７」の膜厚の小さな部分がｐ層４上にかかっているかのような記載があるが，同図が前提とする従来技術を示す図１３（前記第５の１（１）エ【００２２】）では，膜厚の小さな部分はｐ層４上にかかっていないこと，引用文献１には他にゲート酸化膜７の膜厚の小さな部分をｐ層４上にかからしめることについて一切記載がないこと，及び同３図は概念図であり正確な位置関係を表しているとはいえないこと，から，引用文献１にフィールド絶縁膜より層厚の小さなゲート絶縁膜が第２ウェル領域上まで形成される点が記載されているとは認められない。
　そして，本願発明２は，相違点１０に係る構成と相違点１２に係る構成を同時に備えることで，Ｐウェル内を流れる変位電流が，層厚の小さなゲート絶縁膜の直下に達する前に，ソース電極と電気的に接続されている箇所から変位電流を抜くことができ，したがって，電力用半導体装置を高速駆動した場合においても，ゲート絶縁膜に大きな強度の電界が印加されることなくゲート絶縁膜が絶縁破壊することを抑制でき，より信頼性の高い電力用半導体装置を提供することができる（本願明細書【０００８】ないし【００１３】）という，格別の有利な効果を奏するものである。
　イ　してみると，他の相違点について検討するまでもなく，本願発明２は，引用発明４に基づいて，引用文献１ないし３及び５に記載された発明から，当業者が容易に発明をすることができたとはいえない。
　ウ　相違点１４及び相違点１６についても，前記アと同様であるから，他の相違点について検討するまでもなく，本願発明２は，引用発明５に基づいて，引用文献１ないし４に記載された発明から，当業者が容易に発明をすることができたとはいえない。
（４）まとめ
　したがって，本願発明２は，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
３　本願発明３について
　本願発明３は，本願発明１又は２の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから，前記１又は２のとおり，本願発明１又は２が引用文献１ないし５に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上，本願発明３についても，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
４　本願発明４について
（１）本願発明４と引用発明１との対比
　ア　引用発明１の「半導体基板であるｐ+ 層１」は，下記相違点１７を除いて，本願発明４の「半導体基板」に相当する。
　イ　引用発明１の「半導体基板であるｐ+ 層１の上に形成されたｎ- 層２」は，引用発明４の「前記半導体基板の第１の主面側に形成された第１導電型のドリフト層」に相当する。
　ウ　引用発明１の「ｎ- 層２の表層の一部にそれぞれ形成されたｐ層３及びｐ領域４」は，それぞれ本願発明４の「前記ドリフト層の表層の一部に形成されたセル領域」及び「前記ドリフト層の表層の一部で，前記セル領域とは別の領域に形成された第２導電型の第２ウェル領域」に相当する。
　エ　引用発明１の「ｐ層３上に形成されたゲート酸化膜７」は，下記相違点１８を除いて，本願発明４の「前記セル領域上に形成されたゲート絶縁膜」に相当する。
　オ　引用発明１の「ゲート酸化膜７の膜厚部」は，「ｐ領域４上の延在部の下にある」から，下記相違点１８を除いて，本願発明４の「前記第２ウェル領域上に形成され，前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜」に相当する。
　カ　引用発明１の「セル領域のゲート電極８がｐ領域４上に延在し」の「ゲート電極８」は，前記ウないしオを考慮すると，本願発明４の「前記ゲート絶縁膜上と，前記フィールド絶縁膜上とに形成されるゲート電極」に相当する。
　キ　引用発明１の「ｐ層３上に形成された開口部パターン２２」は，本願発明４の「前記セル領域上に形成されたソースコンタクトホール」に相当する。
　ク　引用発明１の「セル領域のソース電極１１がｐ領域４上に延在しｐ領域４に接触する領域２６」は，前記第５の１（１）クを考慮すると，本願発明４の「前記第２ウェル領域上の，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第２ウェルコンタクトホール」に相当し，かつその「ソース電極１１」は，本願発明１の「前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッド」に相当する。
　ケ　引用発明１の「ｐ層３」は，本願発明４の「前記セル領域内に形成された第２導電型の第１ウェル領域」に相当する。
　コ　引用発明１の「ＩＧＢＴ」は，電力用途に用いられる（前記第５の１（１）ア）から，下記相違点１７ないし１９を除いて，本願発明１の「電力用半導体装置」に相当する。
　サ　すると，本願発明４と引用発明１とは，下記シの点で一致し，下記スの点で相違すると認められる。
　シ　一致点
「半導体基板と，
　前記半導体基板の第１の主面側に形成された第１導電型のドリフト層と，
　前記ドリフト層の表層の一部に形成されたセル領域と，
　前記ドリフト層の表層の一部で，前記セル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　前記セル領域上に形成されたゲート絶縁膜と，
　前記第２ウェル領域上に形成され，前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記ゲート絶縁膜上と，前記フィールド絶縁膜上とに形成されるゲート電極と，
　前記セル領域上に形成されたソースコンタクトホールと，
　前記第２ウェル領域上の，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第２ウェルコンタクトホールと，
　前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッドと，
　前記セル領域内に形成された第２導電型の第１ウェル領域と，
　を備えたこと，
　を特徴とする電力用半導体装置。」
　ス　相違点
（ア）相違点１７
　本願発明４の「半導体基板」は「ワイドバンドギャップ材料からなる第１導電型」であるのに対し，引用発明１の「半導体基板であるｐ+ 層１」はｐ型であり，かつその材料が特定されていない点。
（イ）相違点１８
　本願発明４の「ゲート絶縁膜」は「前記第２ウェル領域上の前記セル領域側」に形成され，同「フィールド絶縁膜」は「前記第２ウェル上の前記セル領域側とは反対側」に形成されるのに対し，引用発明１の「ゲート酸化膜７」は「ｐ層３上に形成され」，同「ゲート酸化膜７の厚膜部」は「ｐ領域４」上に形成される点。
（ウ）相違点１９
　本願発明４では「前記第２ウェル領域は，前記第１ウェル領域の第２導電型の不純物濃度を超える第２導電型の不純物濃度を有する」のに対し，引用発明１ではそうなっていない点。
（２）本願発明４と引用発明４との対比
　ア　引用発明４の「Ｎ＋型高濃度シリコン基板１１」は，下記相違点２０を除いて，本願発明４の「第１導電型の半導体基板」に相当する。
　イ　引用発明４の「Ｎ＋型高濃度シリコン基板１１上に形成されたＮ−型低濃度シリコンエピタキシャル層１２」は，本願発明４の「前記半導体基板の第１の主面側に形成された第１導電型のドリフト層」に相当する。
　ウ　引用発明４の「Ｎ−型低濃度シリコンエピタキシャル層１２の表層の一部に形成されたＰ型ベース領域１４」は，本願発明４の「前記ドリフト層の表層の一部に形成されたセル領域」に相当する。
　エ　引用発明４の「ゲート接続用パッド２１直下及びチップ縁部のＮ−型低濃度シリコンエピタキシャル層１２の表層に形成されたＰ型不純物拡散領域２０」は，本願発明４の「前記ドリフト層の表層の一部で，前記セル領域とは別の領域に形成された第２導電型の第２ウェル領域」に相当する。
　オ　引用発明４の「Ｐ型ベース領域１４上に延在するゲート絶縁膜１６」は，下記相違点２１を除いて，本願発明４の「前記セル領域上に形成されたゲート絶縁膜」に相当する。
　カ　引用発明４の「Ｐ型不純物拡散領域２０上に形成されゲート絶縁膜１６より膜厚の大きな層間絶縁膜１８」は，下記相違点２１を除いて，本願発明４の「前記第２ウェル領域上に形成され，前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜」に相当する。
　キ　引用発明４の「ゲート絶縁膜１６上のゲート電極１７」は，下記相違点２２を除いて，本願発明４の「前記ゲート絶縁膜上に形成されるゲート電極」に相当する。
　ク　引用発明４の「Ｐ型ベース領域１４上に形成されたコンタクトホール」は，本願発明４の「前記セル領域上に形成されたソースコンタクトホール」に相当する。
　ケ　引用発明４の「ゲート絶縁膜１６と層間絶縁膜１８との境界よりＰ型ベース領域１４とは反対側に形成されたコンタクトホール」は，本願発明４の「前記第２ウェル領域上の，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第２ウェルコンタクトホール」に相当する。
　コ　引用発明４の「コンタクトホールを介してＰ形ベース領域１４と接続するソース接続用パッド１９と，ゲート絶縁膜１６と層間絶縁膜１８との境界よりＰ型ベース領域１４とは反対側に形成されたコンタクトホールを介してＰ型不純物拡散領域２０と接続するソース配線１９ａで，ソース配線１９ａはソース接続用パッド１９と接続されるもの」は，「ソース接続用パッド１９」及び「ソース配線１９ａ」は一体のものと認められ，これは，本願発明４の「前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッド」に相当すると認められる。
　サ　引用発明４の「Ｐ型ベース領域１４」は，本願発明４の「前記セル領域内に形成された第２導電型の第１ウェル領域」に相当すると認められる。
　シ　引用発明４の「Ｄ−ＭＯＳＦＥＴ」は，電力用途に用いられる（前記第５の３（１）ア）から，下記相違点２０ないし２３を除いて，本願発明４の「電力用半導体装置」に相当する。
　ス　すると，本願発明４と引用発明４とは，下記セの点で一致し，下記ソの点で相違する。
　セ　一致点
「第１導電型の半導体基板と，
　前記半導体基板の第１の主面側に形成された第１導電型のドリフト層と，
　前記ドリフト層の表層の一部に形成されたセル領域と，
　前記ドリフト層の表層の一部で，前記セル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　前記セル領域上に形成されたゲート絶縁膜と，
　前記第２ウェル領域上に形成され，前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記ゲート絶縁膜上に形成されるゲート電極と，
　前記セル領域上に形成されたソースコンタクトホールと，
　前記第２ウェル領域上の，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第２ウェルコンタクトホールと，
　前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッドと，
　前記セル領域内に形成された第２導電型の第１ウェル領域と，
　を備えたこと
　を特徴とする電力用半導体装置。」
　ソ　相違点
（ア）相違点２０
　本願発明４では「ワイドバンドギャップ材料からなる半導体基板」であるのに対し，引用発明４では「シリコン基板」である点。
（イ）相違点２１
　本願発明４の「ゲート絶縁膜」は「前記第２ウェル領域上の前記セル領域側」に形成され，同「フィールド絶縁膜」は「第２ウェル領域の前記セル領域側とは反対側」に形成されるのに対し，引用発明４の「ゲート絶縁膜１６」は「Ｐ型不純物拡散領域２０」上に形成されず，同「層間絶縁膜１８」は「Ｐ型不純物拡散領域２０」上に形成される点。
（ウ）相違点２２
　本願発明４の「ゲート電極」は，「前記フィールド絶縁膜上に形成される」のに対し，引用発明４の「ゲート電極１７」は「層間絶縁膜１８」上に形成されない点。
（エ）相違点２３
　本願発明４では「前記第２ウェル領域は，前記第１ウェル領域の第２導電型の不純物濃度を超える第２導電型の不純物濃度を有する」のに対し，引用発明４ではそうなっていない点。
（３）本願発明４と引用発明５との対比
　引用発明５の「半導体基板であるｐ＋型ドレイン層１」，「ｎ−型ドレイン層２」，「基本セル領域１２」，「ｐ＋＋型パッド層９」，「ゲート酸化膜３」，「層間絶縁膜１０」及び「絶縁ゲート型バイポーラトランジスタ」は，それぞれ本願発明４の「第２導電型の半導体基板」，「第１導電型のドリフト層」，「セル領域」，「第２導電型の第２ウェル領域」，「ゲート絶縁膜」，「フィールド絶縁膜」及び「電力用半導体装置」に相当する。
　すると，本願発明１と引用発明５とは，下記アの点で一致し，下記イの点で相違すると認められる。
　ア　一致点
「半導体基板と，
　前記半導体基板の第１の主面側に形成された第１導電型のドリフト層と，
　前記ドリフト層の表層の一部に形成されたセル領域と，
　前記ドリフト層の表層の一部で，前記セル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　前記セル領域上に形成されたゲート絶縁膜と，
　前記第２ウェル領域上に形成され，前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記ゲート絶縁膜上に形成されるゲート電極と，
　前記セル領域上に形成されたソースコンタクトホールと，
　前記第２ウェル領域上の，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第２ウェルコンタクトホールと，
　前記ソースコンタクトホールと前記第２ウェルコンタクトホールとを介して前記セル領域と前記第２ウェル領域とを電気的に接続するソースパッドと，
　前記セル領域内に形成された第２導電型の第１ウェル領域と，
　を備え，
　前記第２ウェル領域は，前記第１ウェル領域の第２導電型の不純物濃度を超える第２導電型の不純物濃度を有するたこと
　を特徴とする電力用半導体装置。」
　イ　相違点
（ア）相違点２４
　本願発明４の「半導体基板」は「ワイドバンドギャップ材料からなる第１導電型」であるのに対し，引用発明５の「半導体基板であるｐ＋型ドレイン層１」はシリコン基板であり（前記第５の４（１）ウ【００２４】），かつｐ型である点。
（イ）相違点２５
　本願発明４の「ゲート絶縁膜」は「前記第２ウェル領域上の前記セル領域側」に形成され，同「フィールド絶縁膜」は「前記第２ウェル上の前記セル領域側とは反対側」に形成されるのに対し，引用発明５の「ゲート酸化膜」は「ｐ＋＋型パッド層９」上には形成されず，同「層間絶縁膜１０」は「ｐ＋＋型パッド層９上に形成され」る点。
（ウ）相違点２６
　本願発明４の「ゲート電極」は，「前記フィールド絶縁膜上に形成される」のに対し，引用発明５の「ゲート電極４」は「層間絶縁膜１０」上に形成されない点。
（４）相違点についての判断
　ア　相違点１７及び相違点１９について検討する。相違点１９に係る構成については，引用発明５に開示されているが，これは絶縁ゲート型バイポーラトランジスタにおいて生じるラッチアップ現象及び正孔蓄積によるターンオフ時間の増大を課題とする（前記第５の４（１）イ）ものである。一方，相違点１７を解消しようとすると，引用発明１におけるｐ型の半導体基板を第１導電型すなわちｎ型に置き換えなければならず，するとＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の基本構成が失われてしまうから，結局相違点１７に係る構成と相違点１９に係る構成とは，課題解決手段として両立せず，両者を同時に解消することは，当業者にとって困難である。
　イ　さらに，相違点１８について検討する。「ゲート絶縁膜」は「前記第２ウェル領域上の前記セル領域側」に形成され，同「フィールド絶縁膜」は「前記第２ウェル上の前記セル領域側とは反対側」に形成される点，すなわち，フィールド絶縁膜より層厚の小さなゲート絶縁膜が第２ウェル領域上まで形成される点は，いずれの引用文献にも記載も示唆もない。
　なお，引用文献１の図３には「ゲート酸化膜７」の膜厚の小さな部分がｐ層４上にかかっているかのような記載があるが，同図が前提とする従来技術を示す図１３（前記第５の１（１）エ【００２２】）では，膜厚の小さな部分はｐ層４上にかかっていないこと，引用文献１には他にゲート酸化膜７の膜厚の小さな部分をｐ層４上にかからしめることについて一切記載がないこと，及び同３図は概念図であり正確な位置関係を表しているとはいえないこと，から，引用文献１にフィールド絶縁膜より層厚の小さなゲート絶縁膜が第２ウェル領域上まで形成される点が記載されているとは認められない。
　そして，本願発明４は，「前記第２ウェル領域上の，前記ゲート絶縁膜と前記フィールド絶縁膜との境界より前記セル領域側とは反対側に形成された第２ウェルコンタクトホール」と合わさることにより，Ｐウェル内を流れる変位電流が，層厚の小さなゲート絶縁膜の直下に達する前に，ソース電極と電気的に接続されている箇所から変位電流を抜くことができ，したがって，電力用半導体装置を高速駆動した場合においても，ゲート絶縁膜に大きな強度の電界が印加されることなくゲート絶縁膜が絶縁破壊することを抑制でき，より信頼性の高い電力用半導体装置を提供することができる（本願明細書【０００８】ないし【００１３】）という，格別の有利な効果を奏するものである。
　ウ　してみると，本願発明４は，引用発明１に基づいて，引用文献２ないし５に記載された発明から，当業者が容易に発明をすることができたとはいえない。
　エ　相違点２３について検討する。相違点２３に係る構成については，引用発明５に開示されているが，これは絶縁ゲート型バイポーラトランジスタにおいて生じるラッチアップ現象及び正孔蓄積によるターンオフ時間の増大を課題とする（前記第５の４（１）イ）ものである。すると，Ｄ−ＭＯＳＦＥＴである引用発明４に引用発明５に開示された技術を採用する動機づけに欠ける。
　オ　また，相違点２１については，前記イと同様である。
　カ　してみると，本願発明４は，引用発明４に基づいて，引用文献１ないし３及び５に記載された発明から，当業者が容易に発明をすることができたとはいえない。
　キ　相違点２４について検討する。引用発明５は，絶縁ゲート型バイポーラトランジスタにおいて生じるラッチアップ現象及び正孔蓄積によるターンオフ時間の増大を課題とし（前記第５の４（１）イ）これを解決するものである。一方，相違点２４を解消しようとすると，引用発明５におけるｐ＋型ドレイン層１を第１導電型すなわちｎ型に置き換えなければならず，するとＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の基本構成が失われてしまうから，引用発明５において相違点２４を解消することは阻害要因があるというべきである。
　ク　また，相違点２５については，前記イと同様である。
　ケ　してみると，本願発明４は，引用発明５に基づいて，引用文献１ないし４に記載された発明から，当業者が容易に発明をすることができたとはいえない。
（５）まとめ
　したがって，本願発明４は，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
５　本願発明５ないし１２について
　本願発明５ないし１２は，本願発明１，２又は４の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから，前記１，２又は４のとおり，本願発明１，２又は４が引用文献１ないし５に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上，本願発明５ないし１２についても，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
　
第７　原査定について
　前記第６で検討したように，本願発明１ないし１２は，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
　したがって，原査定を維持することはできない。
　
第８　結言
　以上のとおりであるから，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　
　よって，結論のとおり審決する。