(57)【要約】  ＰＷＭ情報信号に応答する１組の出力パワート・ランジスタ（５６、５８）のそれぞれに対するドライバ（６６、６９）を含む、スイッチング増幅器のための制御端子駆動回路が開示される。本回路は、スタート・アップ期間については、増幅器のスタート・アップ状態を示す動作状態信号（９１）に応答して動作し、増幅器の通常動作時のゼロ値および最大値の間で出力トランジスタ（５６、５８）に対する駆動パルスの振幅を変化させ、かつシャット・ダウン期間の間は、過程を逆転させる。増幅器出力でのＤＣオフセットを検出するためにＤＣオフセット検出器（７４）が提供され、かつＤＣオフセット検出器（７４）の出力に応答する誤差回路（８６）が、少なくともスタート・アップ期間の一部分の間、ドライバ出力の相対的振幅を制御し、実質的にＤＣオフセットを排除する。上述した制御端子駆動回路を含むスイッチング増幅器もまた、開示される。
2007515897.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング増幅器であって、
２つの出力トランジスタであって、それぞれの電流路が正および負の電源供給端子の間に直列に接続された電流路およびそれぞれの制御端子を有し、負荷を駆動するために接続可能な共通出力ノードをそれらの間に備えた２つの出力トランジスタ、
前記各制御端子に対する１つのドライバ回路、
パルス幅変調された（ＰＷＭ）信号であって、そのデューティ・サイクルが情報信号を表現しているパルス幅変調信号を供給する信号ソース、
前記出力トランジスタのそれぞれに対する複数の制御端子ドライバ回路であって、前記ＰＷＭ信号に応答して、パルス幅変調された制御端子駆動（ドライブ）パルスを生成し、一方のトランジスタがオフである間に他方がオンとなる状態で、前記出力トランジスタを実質的に完全にオンおよび実質的に完全にオフの状態の間で駆動し、さらに、前記増幅器に対するスタート・アップの期間を示す動作状態信号に応答して、前記スタート・アップの期間に亘って、前記制御端子駆動パルスの振幅を前記増幅器の通常動作時のゼロ値と最大値の間で変化させる制御端子ドライバ回路、
前記出力ノードでのＤＣオフセットに応答する検出器を含む帰還回路、および
前記検出器の出力に応答して、前記スタート・アップの期間の少なくとも一部分の間に前記制御端子駆動パルスの相対的な振幅を制御し、実質的にＤＣオフセットを排除する１つの誤差回路
を備えることを特徴とするスイッチング増幅器。
【請求項２】
前記出力ノードに接続され、かつ前記負荷への接続のために適合させられたロー・パス・フィルタをさらに含むことを特徴とする請求項１に記載のスイッチング増幅器。
【請求項３】
前記検出器は、前記出力ノードに接続されることを特徴とする請求項２に記載のスイッチング増幅器。
【請求項４】
前記検出器は、前記ロー・パス・フィルタの出力に接続されることを特徴とする請求項２に記載のスイッチング増幅器。
【請求項５】
前記負荷は、拡声器であることを特徴とする請求項１に記載のスイッチング増幅器。
【請求項６】
前記各制御端子ドライバ回路は、それぞれ電源供給回路を含み、当該電源供給回路は、前記動作状態信号の振幅に応答して、前記各制御端子駆動パルスの前記振幅を変化させることを特徴とする請求項１に記載のスイッチング増幅器。
【請求項７】
前記動作状態信号は、前記スタート・アップ期間の間は立ち上がりランプの形状で、かつシャット・ダウン期間の間は立ち下がりランプの形状であり、かつ通常の増幅器動作の間は定常状態値を有することを特徴とする請求項６に記載のスイッチング増幅器。
【請求項８】
前記電源供給回路は、前記シャット・ダウン期間の間、前記立ち下がりランプに応答して、前記制御端子駆動パルスの前記振幅を最大値からゼロまで減少させることを特徴とする請求項７に記載のスイッチング増幅器。
【請求項９】
前記誤差回路は、前記シャット・ダウン期間の少なくとも一部分の間前記検出器の出力にさらに応答して、前記制御端子駆動パルスの相対的な振幅を制御し、実質的に前記ＤＣオフセットを排除することを特徴とする請求項８に記載のスイッチング増幅器。
【請求項１０】
前記誤差回路は、前記検出器の出力に接続された第１の入力および前記動作状態信号に接続された第２の入力を有する誤差増幅器を含み、
前記動作状態信号は、前記出力トランジスタの一方に対する前記電源供給回路に直接的に接続され、および
前記誤差増幅器の出力は、他方のパワー・トランジスタに対する前記電源供給回路に接続される
ことを特徴とする請求項６に記載のスイッチング増幅器。
【請求項１１】
前記誤差回路を前記電源供給回路の１つに接続する、レベル・シフタさらに含むことを特徴とする請求項１０に記載のスイッチング増幅器。
【請求項１２】
前記動作状態信号は、前記増幅器のシャット・ダウン期間を示す部分を含み、および
前記ドライバ回路は、前記シャット・ダウン期間の間、前記制御端子駆動パルスの前記振幅を前記最大値からゼロに減少させるように動作する
ことを特徴とする請求項１に記載のスイッチング増幅器。
【請求項１３】
前記誤差回路は、前記検出器の前記出力に応答して、前記シャット・ダウン期間の少なくとも一部分で、前記制御端子駆動パルスの前記相対的な振幅を制御し、実質的にＤＣオフセットを排除することを特徴とする請求項１２に記載のスイッチング増幅器。
【請求項１４】
それぞれの電流路が正負の電源供給端子に直列に接続されているソースとドレイン間の電流路を有し、２つのトランジスタ間の共通出力ノードに結合された負荷を駆動するように適合された２つのＭＯＳＦＥＴ出力トランジスタを備えるスイッチング増幅器用のゲート制御回路であって、
前記ゲート制御回路は、そのデューティ・サイクルが情報信号を表現するＰＷＭ信号に応答して、前記２つのＭＯＳＦＥＴ出力トランジスタの一方が導通状態を交互に実質的に完全にオンしおよび完全にオフする状態で、および他方のＭＯＳＦＥＴが実質的に逆の導通状態で前記増幅器を動作させるように組み立てられかつ構成され、前記ゲート制御回路は、
前記ＰＷＭ信号に応答して、前記２つのＭＯＳＦＥＴ用のパルス幅変調されたゲート駆動（ドライブ）パルスを発生させるそれぞれのＭＯＳＦＥＴ用のゲート・ドライバ、
前記ゲート・ドライバを動作させるように接続されたランプ制御回路であって、前記増幅器に対するスタート・アップ状態を示す動作状態信号に応答して、スタート・アップ期間の間、前記増幅器の通常動作時のゼロ値および最大値の間で前記ＰＷＭパルス列の振幅を変化させるランプ制御回路、
前記共通出力ノードに接続され、ＤＣオフセットを検出するように適合させられたＤＣオフセット検出器、および
前記ＤＣオフセット検出器の出力に応答して、前記スタート・アップ期間の少なくとも一部分の間、前記ゲート駆動（ドライブ）パルスの相対的な振幅を制御し、実質的にＤＣオフセットを排除する誤差回路、
を備えることを特徴とするゲート制御回路。
【請求項１５】
前記各制御端子駆動回路は、個別の電源供給回路を含み、当該個別の電源供給回路は、前記動作状態信号の振幅に応答して、前記個別の制御端子駆動パルスの前記振幅を変化させる、ことを特徴とする請求項１４に記載のゲート制御回路。
【請求項１６】
前記動作状態信号は、前記スタート・アップ期間の間は立ち上がりランプの形状であり、かつシャット・ダウン期間の間は立ち下がりランプの形状であり、かつ通常の増幅器動作の間は定常状態値を有することを特徴とする請求項１４に記載のゲート制御回路。
【請求項１７】
前記ゲート駆動回路は、前記立ち下がりランプに応答して、前記シャット・ダウン期間の間に前記制御端子駆動パルスの前記振幅を前記最大値からのゼロに減少させることを特徴とする請求項１６に記載のゲート制御回路。
【請求項１８】
前記誤差回路は、前記検出器の出力に接続された第１の入力、および前記動作状態信号を受信するように適合させられた第２の入力を有する誤差増幅器を含み、
前記動作状態信号は、前記２つのＭＯＳＦＥＴの一方のドライバに対する電源供給回路に直接的に接続され、および
前記誤差増幅器の出力は、他方のＭＯＳＦＥＴのドライバに対する電源供給回路に接続される
ことを特徴とする請求項１５に記載のゲート制御回路。
【請求項１９】
前記誤差回路を前記電源供給回路の一方に接続するレベル・シフタをさらに含むことを特徴とする請求項１５に記載のゲート制御回路。
【請求項２０】
前記動作状態信号は、前記増幅器に対するシャット・ダウン期間を示す部分を含み、および
前記ゲート・ドライバは、前記シャット・ダウン期間の間、前記制御端子駆動パルスの前記振幅を前記最大値からゼロに減少させるように動作する
ことを特徴とする請求項１４に記載のスイッチング増幅器。
【請求項２１】
前記誤差回路は、前記検出器の出力にさらに応答して、前記シャット・ダウン期間の少なくとも一部分の間に前記制御端子駆動パルスの前記相対的な振幅を制御することを特徴とする請求項２０に記載のスイッチング増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング（switching）増幅器に関し、より詳細には増幅器がパワーオンされたり、パワーオフされたりする際に発生する雑音を排除するための改良された技法が採用された増幅器、などに関する。本発明はオーディオ周波数増幅器の文脈（コンテクスト）で記述される。しかし、本発明は、また他の周波数で動作するスイッチング増幅器において、またはハイ側、ロー側が直列に接続されたＭＯＳＦＥＴなどのパワー・トランジスタがそれらトランジスタ間の共通ノードから負荷を駆動（ドライブ）するために使用される他の応用においても有効である。
【背景技術】
【０００２】
スイッチング増幅器は、またＤ級増幅器として一般的に知られ、電源の正側および負側の間に直列に接続されている１組の、通常はＭＯＳＦＥＴの、複数のトランジスタからなる対の形式の出力段により特徴付けられる。オーディオ増幅器の場合には、ＭＯＳＦＥＴの間の共通ノードは、ロー・パス・フィルタを通して拡声器を駆動するように接続される。動作上は、２つの出力トランジスタはスイッチとして機能する。すなわち、それらは実質的に完全な導通状態、および実質的に完全な絶縁状態の間で、交互に駆動される。したがって、共通出力ノードにおける電圧は、ＭＯＳＦＥＴのＲｄｓによる損失分を別にすれば、正および負の供給電圧の間で交互に切り換えられる。
【０００３】
オーディオ信号の増幅は、パワー・トランジスタに対するゲート駆動信号のパルス幅変調（ＰＷＭ：Pulse Width Modulation）により達成され、かつ増幅信号はロー・パス・フィルタにより復元される。これを容易にするために、スイッチング周波数は、オーディオ信号と比べて、非常に高くなるように（例えば、２５０〜３００ＫＨｚに）選択される。
【０００４】
出力トランジスタは、スイッチング・トランジションの期間を除いて、実質的に完全にオンであるか、または実質的に完全にオフであるので、Ｄ級増幅器は低消費電力および高効率を示す。うまく回路設計を行うと、７５％の効率、または９０％の高効率さえも容易に達成することができる。その上、最近のＤ級増幅器は他の型のうまく設計されたオーディオ増幅器のものに匹敵する優れたオーディオ周波数応答およびひずみ値を示す。Ｄ級増幅器はおよそ５０年前から知られているが、フラット・パネル・テレビなどの、高い熱放散（大電流使用による）が回避されねばならないアプリケーションにおいて、また、携帯電話や他の携帯型オーディオ設備などの、経済性およびユーザの利便性のためにバッテリ寿命が最大化されねばならないアプリケーションにおいて、ますます増大する有用性を見出しつつある。
【０００５】
図１は、ＬＣフィルタ１８を通して拡声器１６を駆動する、２つのＭＯＳＦＥＴ出力トランジスタ１２および１４によるハーフ・ブリッジ形態を有する、従来型のＤ級増幅器１０を示す。オーディオ入力信号は、２０で供給され、帰還回路２２からの負の帰還信号と共に、誤差増幅器２４を通して比較器２６の１つの入力に結合される。比較器２６に対するもう一方の入力は、ＭＯＳＦＥＴ１２および１４の動作を制御するゲート駆動回路３０にパルス幅変調された入力信号を供給するために、三角波発生器２８により供給される。
【０００６】
図２は、フル・ブリッジ形態のＤ級増幅器４０の出力段を示す。ここでは、２組のＭＯＳＦＥＴ出力トランジスタ４２ａ−４２ｂおよび４４ａ−４４ｂが個別のＬＣフィルタ４８ａ−４８ｂを通して拡声器４６を駆動する。これにより、同一の電源電圧で追加的オーディオ出力電力を提供し、また開ループ動作を容易にするが、これは明らかにより複雑かつコストのかかる回路に相当する代償を払うことになる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
Ｄ級増幅器の設計における問題の１つは、出力トランジスタをパワーアップし、およびパワー・ダウンする際に発生するスイッチング雑音を如何に処理するかということである。従来は、これは、出力回路および拡声器の間にリレーを使用することにより為されていたが、これは増幅器の大きさおよびコストをかなり増大させる可能性がある。
【０００８】
検討されて来た代替的解決法は、出力トランジスタに対するゲート駆動を徐々に変化させることにより、ソフト・スタートおよびソフト・ストップを提供することである。例えば、スタート・アップ（start up）期間の間はゲート駆動信号のパルス幅を徐々に増大させ、シャット・ダウン（shut down）期間の間はパルス幅を徐々に減少させる回路を提供することが提案されている。しかしながら、図１のハーフ・ブリッジの形態では、デューティ・サイクルが変化することから生じる生来のＤＣオフセットが、スイッチング雑音自体とまさに同様に好ましくないクリック雑音を引き起こすため、これは使用可能ではない。
【０００９】
別の可能な解決法は、完全なスイッチング動作に達するまでのスタート・アップ期間の間に、ゲート駆動パルスの高さを増大させることにより、出力ＭＯＳＦＥＴに対するゲート電圧を徐々に増大させること、および逆の過程により増幅器をシャット・ダウンすることである。しかしながらＭＯＳＦＥＴのオン電圧Ｖｔｈが、ユニット毎に異なるために、電圧不均衡、すなわちＤＣオフセットが、まだ存在する可能性があり、これは、ハーフおよびフルのブリッジ形態の両方において処理されねばならない。したがって、Ｄ級増幅器におけるリレーの使用を回避して、安上がりで、より小型の設計を達成するための適当な方法が依然として必要である。
【課題を解決するための手段】
【００１０】
本発明は、ハーフおよびフルのブリッジ形態の両方において、任意のＤＣオフセットに対する帰還補償を提供することにより、この必要性を満足させる。本発明によると、ＭＯＳＦＥＴ出力段に対するゲート駆動パルスの振幅は、スタート・アップの期間で、ランプ状に増大させられ、およびシャット・ダウンの期間でランプ状に減少させられ、増幅器に対してソフトなオンおよびオフ特性を提供する。ハーフ・ブリッジの構成においては、ＤＣ補償帰還ループが、ＭＯＳＦＥＴの共通ノードまたはオーディオ・フィルタの出力と、ゲート駆動パルスの振幅の増大または減少の変化率を制御するランプ（ramp）制御回路との間に接続される。フル・ブリッジの構成においては、ＤＣ補償帰還ループは、ＭＯＳＦＥＴのドライバ対の両方に接続され、差動入力を提供する。帰還回路は、出力信号を平均化する。あるいは、帰還回路は、ＤＣオフセット・レベルを表す誤差信号を発生させるように動作する。この誤差信号は、ハイ側またはロー側のＭＯＳＦＥＴに対するゲート駆動ランプの勾配を調整するために使用され、スタート・アップおよびシャット・ダウンの期間、ＤＣオフセットを均衡させる。
【００１１】
本発明によると、このソフト・スタート／ストップ機能は、ＰＷＭ回路、ＭＯＳＦＥＴ群、および他の補助的回路と共に完全なＤ級増幅器として組み込まれた、ゲート駆動集積回路（ＩＣ：Integrated Circuit）の一部として実装される。
【発明の効果】
【００１２】
このように、本発明の目的は、Ｄ級増幅器などのスイッチング（switching）アプリケーションに使用する、ハイ側およびロー側が直列に接続されたパワー・トランジスタの組に対して、改良されたゲート駆動回路を提供することであり、これにより、スタート・アップおよびシャット・ダウンの期間、増幅器を拡声器から切り離すリレーに対する必要性を排除する。
【００１３】
さらなる目的は、ハーフおよびフルのブリッジ形態のどちらでも使用できるような改良されたゲート駆動回路を提供することである。
【００１４】
さらなる目的は、ゲート駆動パルスの振幅をスタート・アップの間はランプ状に増大させ、かつシャット・ダウンの間はランプ状に減少させ、および、拡声器駆動回路における何らかのＤＣオフセットに関して感知しかつ補償する負帰還回路が提供される、改良されたゲート駆動回路を提供することである。
【００１５】
また、本発明の１つの目的は、ソフト・スタート・アップおよびソフト・シャット・ダウンを提供し、したがってスタート・アップおよびシャット・ダウンの期間の間に増幅器を拡声器から切り離し、これらの期間のオーディオ雑音を排除するリレーを必要としない、Ｄ級オーディオ増幅器を提供することである。
【００１６】
その他の目的は、ハーフ・ブリッジまたはフル・ブリッジ構成のどちらにおいてもそのような増幅器を提供するである。
【００１７】
追加の目的は、スタート・アップ期間にゲート駆動パルスの振幅をランプ状に増大させ、かつシャット・ダウン期間にゲート駆動パルスの振幅をランプ状に減少させることにより、ソフト・オンおよびオフの機能が実装され、かつ、拡声器駆動回路における何らかのＤＣオフセットに関して感知しかつ補償する負帰還回路が採用された増幅器を提供することである。
【００１８】
本発明の他の目的および特徴は、以下の詳細な記述および添付図面を考察することで明らかになるであろう。
【発明を実施するための最良の形態】
【００１９】
図３を参照すると、ＬＣフィルタ５４を通して、負荷ＲＬとして概略的に示された拡声器５２を駆動するハーフ・ブリッジ形態のＤ級増幅器の一部が、５０として示されている。ハイ側およびロー側の出力ＭＯＳＦＥＴ５６および５８は、その電流路が出力（負荷）電源の正の＋ＶＢおよび負の−ＶＢとの間で、フィルタ５４に接続された共通ノード６０を備える状態で、直列に接続される。ゲート制御回路６２は、望ましくは単一チップの形式で、ＭＯＳＦＥＴ５６および５８に対して、ゲート・ドライバ６４および６６を、および任意の従来型のまたは必要な構造の補助的ゲート駆動（論理）電源回路７８および８２を、含む。
【００２０】
ゲート制御回路６２は、また、帰還ループ７２およびランプ制御回路７６を含む。帰還ループ７２は、図１で図示されたオーディオ帰還ループ２２とは機能的にかつ構造的に別であり、オーディオ復元フィルタ５４の出力に、図示されるように、接続された任意の適切な型のＤＣ検出器７４を含む。これは、リード８８を通して、ランプ制御回路７６への１つの入力として何らかのＤＣオフセットを表現する信号を提供する。しかしながら、あるいはまた点線９０により示されるように、ＤＣ検出器７４の入力はフィルタ５４の入力側に接続することもあり得ることが理解されるであろう。
【００２１】
ゲート・ドライバ６４および６６は、適切なＰＷＭ回路（示されない）からのオーディオ的に変調されたＰＷＭ信号をそれぞれ個別の入力６８および７０で受信する。ＰＷＭオーディオ信号に関するＤ級増幅器動作は、従来と同じであり、簡略化のためさらなる記述は省略される。
【００２２】
図３および図４を参照すると、ランプ制御回路７６は、誤差増幅器８６を含み、これは、ＤＣ検出器７４からＤＣ誤差信号入力をリード８８で、およびマイクロ・プロセッサ（示されない）などのマスター・コントローラからの出力ＭＯＳＦＥＴ電源オン−オフ制御信号をリード９１で受信する。誤差増幅器８６の出力は、リード９４によりレベル・シフタ９２に接続され、これは、次に、ハイ側ゲート駆動回路６４に関連付けられた論理電源供給（logic power supply）ＭＯＳＦＥＴ７８に対して、リード８０でゲート制御信号を次に提供するに。リード９１の電源オン−オフ制御信号が、ロー側ゲート駆動（ドライブ）回路６６に関連付けられた論理電源供給ＭＯＳＦＥＴ８２に対して、ゲート制御信号としてリード８４でダイレクトに提供される。
【００２３】
ここで、さらに図５を参照すると、図５のａの波形は、時間Ｔ１に開始し、増幅器がシャット・ダウンされると想定される時間Ｔ５まで継続する、電源オン−オフ制御信号を示す。図示されるように、この信号は時間Ｔ１から時間Ｔ３まで（すなわち、スタート・アップの期間）は立ち上がりランプの形状であり、次に通常動作期間の間のＴ３から時間Ｔ４までは固定レベルに留まる。また必要な場合には、可聴可能なスタート・アップ雑音を排除する追加の対策として、時間Ｔ０のシステムのスタート・アップから時間Ｔ１までの従来的な「ミューティング（muting）」期間を提供することが可能であり、その間は出力ＭＯＳＦＥＴ５６および５８への電源が完全にシャット・ダウンされ、他の回路素子の安定化を可能とする。
【００２４】
システムがシャット・ダウンされるときには、リード９１上の電源オン−オフ制御信号は、Ｔ４からＴ５の期間について示されるように、立ち下がりランプの形状を取る。
【００２５】
図５のｂおよびｃにおける波形は、それぞれＭＯＳＦＥＴ５６および５８に対するゲート駆動信号を図示している。リード６８および７０上のＰＷＭ信号は、スタート・アップ期間Ｔ１〜Ｔ３の間は、論理電源供給ＭＯＳＦＥＴ６４および６６の導通（conduction）をランプ状に増大させること（ramping up）により、およびシャット・ダウン期間Ｔ４〜Ｔ５の間は、論理電源ＭＯＳＦＥＴ６４および６６の導通をランプ状に減少させること（ramping down）により、効果的に振幅変調される。
【００２６】
上で記述されたＤＣオフセット問題を回避するため、リード８８上のＤＣ誤差補償信号は、誤差増幅器８６において電源オン−オフ・ランプ信号と結合され、トランジスタ７８および８２に対して異なる瞬時的導通性（conductivity）レベルを提供する。これは、ゲート・・ドライバ６４または６６のうちの一方への電源電圧を増大させ、その結果ノード６０での２つのＭＯＳＦＥＴの出力における不均衡性を強いることになる。リード８４で、およびリード９４上の誤差増幅器８６の出力での異なる電圧が図５ｄに示される。ここでは、ＭＯＳＦＥＴ５６の導通性がＭＯＳＦＥＴ５８のものよりわずかに速く増大するものとする。ＤＣオフセットが、減少し最終的に無くなると、例えば時間Ｔ２において、ＤＣ検出器７４の出力はゼロとなり、リード８４の電源オン−オフ・ランプ信号の値およびリード９４の誤差増幅器８６の出力が等しくなる。
【００２７】
シャット・ダウン段階の間、ＤＣオフセット補償は、上で記述されたように再び機能し、ゲート・ドライバ電圧における必要な何らかの不均衡性を強いて、ＤＣオフセットのバランスがとられる。
【００２８】
本発明がその特定の実施例との関連において記述されて来たが、他の多くの変更や修正、および他の効用が当業者にとって明らかになるであろう。したがって、本発明は、ここでの特定の開示により限定されるものではなく、特許請求の範囲により許容される全範囲が与えられるべきものであることが意図される。
【図面の簡単な説明】
【００２９】
【図１】従来型のハーフ・ブリッジ形態を有するＤ級増幅器の回路を示す図である。
【図２】従来型のハーフ・ブリッジおよびフルのブリッジ形態を有するＤ級増幅器の出力段の回路を示す図である。
【図３】本発明のソフト・スタートおよびストップ機能が実装されたＤ級増幅器の一部の回路を示す図である。
【図４】図３に示されたランプ制御回路のブロックを示す図である。
【図５】ハイ側およびロー側ＭＯＳＦＥＴに対する、およびＤＣオフセット制御に対する、ランプ状に増加させる様子およびランプ状に減少させる様子を示す波形図である。
【図１】
2007515897.tif 000003
【図２】
2007515897.tif 000004
【図３】
2007515897.tif 000005
【図４】
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【図５】
2007515897.tif 000007
【国際調査報告】
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