【事件の表示】
　特願２０１４−１４５４９４「半導体アセンブリおよび製造方法」拒絶査定不服審判事件〔平成２７年　２月　５日出願公開，特開２０１５−　２６８３６，請求項の数（１１）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
理　由
第１　手続の経緯
　本願は，平成２６年７月１６日（パリ条約による優先権主張外国庁受理　２０１３年７月２５日　米国）の出願であって，その手続の経緯は以下のとおりである。
平成２６年　８月１５日　審査請求
平成２７年　７月２４日　拒絶理由通知
平成２７年１０月２２日　意見書・補正書
平成２８年　６月２３日　拒絶査定（以下，「原査定」という。）
平成２８年１０月２５日　審判請求
平成２９年　６月２９日　拒絶理由通知（以下，「当審拒絶理由通知」という。）
平成２９年　９月２９日　意見書・補正書
第２　原査定の概要
　原査定の概要は次のとおりである。
（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
●理由２（進歩性）について
・請求項１〜４，６〜１０，１２，１４
・引用文献等１，６〜７
　引用文献１に記載された発明（特に第１の実施形態，図１参照）では，窒化物半導体からなるＨＦＥＴ２１（「ＧａＮ半導体デバイス」に相当）のソース端子とドレイン端子との間に，Ｓｉ基板内に形成された保護素子（「過渡電圧サプレッサ（ＴＶＳ）構造」に相当）は設けられているものの，ＨＦＥＴ２１のソース端子とゲート端子との間には，過渡電圧サプレッサ（ＴＶＳ）構造が設けられていない。
　しかしながら，例えば引用文献６（特に図３，及び図面説明箇所参照），引用文献７（特に図１７，２５，及び図面説明箇所参照）に記載されているように，過渡電圧から素子を保護するための過渡電圧サプレッサ（ＴＶＳ）構造をソース端子とゲート端子との間に設ける技術は周知技術にすぎないから，引用文献１に記載された発明において，ＨＦＥＴ２１のソース端子とドレイン端子との間に加えて，ソース端子とゲート端子との間にも過渡電圧サプレッサ（ＴＶＳ）構造に相当する構成を設けることは，当業者が容易になし得たことである。
　よって，請求項１〜４，６〜１０，１２，１４に係る発明は，引用文献１に記載された発明及び例えば引用文献６〜７に記載された周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
・請求項３〜７，１１〜１４
・引用文献等１，４〜７
・備考
　引用文献１に記載された発明における横型の保護素子を，引用文献４（特に図４，及び図面説明箇所参照），引用文献５（特に図１〜２，８，及び図面説明箇所参照）に記載されているような縦型の素子とすることは，当業者が容易になし得たことである。
　よって，請求項３〜７，１１〜１４に係る発明は，引用文献１，４〜５に記載された発明及び例えば引用文献６〜７に記載された周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
・請求項１，３，７〜９
・引用文献等２，６〜７
　例えば引用文献６（特に図３，及び図面説明箇所参照），引用文献７（特に図１７，２５，及び図面説明箇所参照）に記載されているように，過渡電圧から素子を保護するための過渡電圧サプレッサ（ＴＶＳ）構造をソース端子とゲート端子との間に設ける技術は周知技術にすぎないから，引用文献２に記載された発明（特に図１〜３，及び図面説明箇所参照）において，トランジスタ２３０，３３０のソース端子とドレイン端子との間に加えて，ソース端子とゲート端子との間にも過渡電圧サプレッサ（ＴＶＳ）構造に相当する構成を設けることは，当業者が容易になし得たことである。
　よって，請求項１，３，７〜９に係る発明は，引用文献２に記載された発明及び例えば引用文献６〜７に記載された周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
・請求項１，３〜１４
・引用文献等３，６〜７
　例えば引用文献６（特に図３，及び図面説明箇所参照），引用文献７（特に図１７，２５，及び図面説明箇所参照）に記載されているように，過渡電圧から素子を保護するための過渡電圧サプレッサ（ＴＶＳ）構造をソース端子とゲート端子との間に設ける技術は周知技術にすぎないから，引用文献３（特に図５〜８，及び図面説明箇所参照）に記載された発明において，横型ＨＥＭＴ５〜８のソース端子とドレイン端子との間に加えて，ソース端子とゲート端子との間にも過渡電圧サプレッサ（ＴＶＳ）構造に相当する構成を設けることは，当業者が容易になし得たことである。
　よって，請求項１，３〜１４に係る発明は，引用文献３に記載された発明及び例えば引用文献６〜７に記載された周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　＜引用文献等一覧＞
１.特開２０１３−０１６６２７号公報
２.特開２０１３−０３８４０９号公報
３.特開２０１０−２６７９５８号公報
４.特開２０１３−０９３５７４号公報
５.特表２００５−５０２１９０号公報
６.特開２００９−０４９２６５号公報（周知技術を示す文献；新たに引用された文献）
７.特開２０１３−０３３９３１号公報（周知技術を示す文献；新たに引用された文献）
第３　当審拒絶理由の概要
　当審拒絶理由の概要は次のとおりである。
（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 
  
 　　　　　記　　　（引用文献等については引用文献等一覧参照） 
  
 ・請求項　１〜１４ 
 ・引用文献　１〜４ 
 ・備考 
 　引用文献１の【００２１】には，基板１１としてシリコン基板を採用し得る旨が記載されているので，引用文献１の，特に第８図には， 
 　「シリコン基板１１と 
 　シリコン基板１１上に製作されたゲート電極１８と，ドレイン電極１７，及びソース電極１６を備えるＧａＮ系半導体材料を用いたＨＦＥＴ（本願発明の「ＧａＮ半導体デバイス」に対応）と， 
 　前記基板１１上製作された横型のツェナーダイオード８０ｂ（本願発明の「第１のＴＶＳ構造」に対応）と，整流素子３０ｃ（本願発明の「第２のＴＶＳ構造」に対応）の構造とを備え， 
 　ツェナーダイオード８０ｂが，ＨＦＥＴのソース電極及びゲート電極と電気的に接触し， 
 　整流素子３０ｃが，ＨＦＥＴのソース電極及びドレイン電極と電気的に接触した，モノリシック集積型半導体アセンブリ。」 
 　が記載されている。 
 　ここで，引用文献１に記載されたモノリシック用の保護素子であるツェナーダイオード８０ｂや整流素子ｃは保護素子としての例示であり，どのような保護素子及び保護素子の動作モードを利用するのかは，被保護素子，保護素子の特性を考慮して，当業者が設定し得る技術的事項である（特に，請求項１）。 
 　また，引用文献１の，特に第８図に開示されたモノリシック集積化型半導体アセンブリの保護素子は，横型素子であり（特に，請求項２），ｐ型(９３），ｎ（ｎ＋を含む）型（９４）領域が接触する構造によって構成（特に，請求項４，５）され，【００６０】には，ＨＦＥＴ以外にＨＥＭＴにも適用できる旨が記載されている（特に，請求項７）。 
 　さらに，引用文献１に記載されたモノリシック集積型半導体アセンブリにおいて，モノリシック用の保護素子として，引用文献２の，特に，第５，６図に開示された縦型の保護素子を採用する事（特に，請求項３），引用文献４の，特に，第１図に記載された基板内に形成したトランジスタを採用する事（特に，請求項６），引用文献４の，第１図に開示されたパンチスルーモードで動作する保護素子を採用する事は，各々所望の保護特性に応じて，当業者が容易に想到し得る技術的事項であ（特に，請求項８）る。 
  
 　請求項９，１０，１１，１４に係る発明は，各々請求項１，４，５，７に係る物の発明に対応した製造方法に関する発明であるが，請求項１，４，５，７に係る物を製造する際に，通常製造する順番通りに記載した一般的な製造方法であり，請求項１２，１３に係る発明は，第１，第２，第３の半導体領域を形成する際のプロセスを特定するものであるが，当該特定されたプロセスは拡散，イオン注入等，不純物領域を形成する際に用いる一般的な半導体プロセスを特定した製造方法である。 
  
 　したがって，請求項１〜１４に係る発明は，引用文献１〜引用文献４に記載された発明に基づいた，当業者が容易に発明できたものと認められる。 
  
 　　　　　　　　　　　引　用　文　献　等　一　覧 
 １．特開２００４−１８６５５８号公報 
 ２．特開２０１３−３８４０９号公報 
 ３．特開２０１３−１６６２７号公報 
 ４．特開２０１３−９８２７５号公報 
 
第４　本願発明
　本願請求項１ないし１１に係る発明（以下，「本願発明１」ないし「本願発明１１」という。）は，平成２９年９月２９日付けの手続補正で補正された特許請求の範囲の請求項１ないし１１に記載された事項により特定される発明であり，本願発明１ないし本願発明１１は以下のとおりの発明である。
「【請求項１】
　シリコン（Ｓｉ）単層で構成された基板と，
　前記基板上に製作され，ゲート端子，ドレイン端子およびソース端子を備える窒化ガリウム（ＧａＮ）半導体デバイスと，
　上面が前記基板の表面に露出するように前記基板内に製作された，第１および第２の過渡電圧サプレッサ（ＴＶＳ）構造と，
を備え，
　前記第１のＴＶＳ構造が，前記ＧａＮ半導体デバイスの前記ソース端子および前記ゲート端子と電気的に接触し，
　前記第２のＴＶＳ構造が，前記ＧａＮ半導体デバイスの前記ソース端子および前記ドレイン端子と電気的に接触し，
　前記第１および第２のＴＶＳ構造は，前記ＧａＮ半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに，パンチスルーモード，アバランシェモード，またはこれらの組合せで動作するように構成される，
モノリシック集積型半導体アセンブリ。
【請求項２】
　前記第１および第２のＴＶＳ構造のうち少なくとも１つが，横方向に構成される，請求項１に記載の半導体アセンブリ。
【請求項３】
　前記第１および第２のＴＶＳ構造のうち少なくとも１つが，
　第１の導電型を有する第１の半導体領域と，
　第２の導電型を有し，かつ前記第１の半導体領域と電気的に接触する第２の半導体領域と，
　第１の導電型を有し，かつ前記第２の半導体領域と電気的に接触する第３の半導体領域と，
を備える，請求項１または２に記載の半導体アセンブリ。
【請求項４】
　前記第１の導電型が，ｎ＋型であり，前記第２の導電型がｐ型である，請求項３に記載の半導体アセンブリ。
【請求項５】
　前記ＧａＮ半導体デバイスが，高電子移動度トランジスタ（ＨＥＭＴ），接合ゲート型電界効果トランジスタ（ＪＦＥＴ），金属−酸化膜−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ），ダイオード，またはこれらの組合せを備える，請求項１から４のいずれかに記載の半導体アセンブリ。
【請求項６】
　シリコン（Ｓｉ）単層で構成された基板と，
　前記基板上に製作され，ゲート端子，ドレイン端子およびソース端子を備える窒化ガリウム（ＧａＮ）半導体デバイスと，
　上面が前記基板の表面に露出するように前記基板内に製作されたシリコン（Ｓｉ）を含む，第１および第２の過渡電圧サプレッサ（ＴＶＳ）構造と，
を備え，
　前記第１のＴＶＳ構造が，前記ＧａＮ半導体デバイスの前記ソース端子および前記ゲート端子と電気的に接触し，
　前記第２のＴＶＳ構造が，前記ＧａＮ半導体デバイスの前記ソース端子および前記ドレイン端子と電気的に接触し，
　前記第１及び第２のＴＶＳ構造は，前記ＧａＮ半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに，パンチスルーモードで動作するように構成される，
モノリシック集積型半導体アセンブリ。
【請求項７】
　モノリシック集積型半導体アセンブリを作る方法であって，
　（ａ）シリコン（Ｓｉ）単層で構成された基板を用意するステップと，
　（ｂ）前記基板上に，ゲート端子，ドレイン端子およびソース端子を備える窒化ガリウム（ＧａＮ）半導体デバイスを製作するステップと，
　（ｃ）上面が露出するように前記基板内に，第１および第２の過渡電圧サプレッサ（ＴＶＳ）構造を製作するステップと，
　（ｄ）前記第１のＴＶＳ構造を前記ＧａＮ半導体デバイスの前記ソース端子および前記ゲート端子と電気的にカップリングさせるステップと，
　（ｅ）前記第２のＴＶＳ構造を前記ＧａＮ半導体デバイスの前記ソース端子および前記ドレイン端子と電気的にカップリングさせるステップと，
を含み，
　前記第１及び第２のＴＶＳ構造が，前記ＧａＮ半導体デバイスと電気的に接触し，
　前記第１及び第２のＴＶＳ構造は，前記ＧａＮ半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに，パンチスルーモード，アバランシェモード，またはこれらの組合せで動作するように構成される，
方法。
【請求項８】
　前記ステップ（ｃ）が，
　第１の導電型の第１の半導体領域を形成するサブステップと，
　第２の導電型であり，かつ前記第１の半導体領域と電気的に接触する第２の半導体領域を形成するサブステップと，
　第１の導電型であり，かつ前記第２の半導体領域と電気的に接触する第３の半導体領域を形成するサブステップと，
を含む，請求項７に記載の方法。
【請求項９】
　前記第１の導電型が，ｎ＋型であり，前記第２の導電型がｐ型である，請求項８に記載の方法。
【請求項１０】
　前記ステップ（ｃ）が，拡散，ドーピング，イオン注入，またはこれらの組合せによって前記Ｓｉ基板内に前記第１の半導体領域，前記第２の半導体領域，および前記第３の半導体領域を形成するサブステップを含む，請求項８または９に記載の方法。
【請求項１１】
　前記ＧａＮ半導体デバイスが，高電子移動度トランジスタ（ＨＥＭＴ），接合ゲート型電界効果トランジスタ（ＪＦＥＴ），金属−酸化膜−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ），ダイオード，またはこれらの組合せを備える，請求項７から１０のいずれかに記載の方法。」
第５　引用文献，引用発明等
１　原査定の引用文献１について
（１）原査定の引用文献１の記載事項
　原査定で引用された特開２０１３−１６６２７号公報（以下，「原査定引用文献１」という。）には，図面とともに次の事項が記載されている。（下線部は，当審で追加した。以下，同じ。）なお，本文献は，当審の拒絶理由で引用された引用文献３と同一文献である。
　ア「【技術分野】
【０００１】
　本発明は，
窒化物半導体装置に関し，特に，双方向に電流が導通可能な窒化物半導体装置に関する
　イ「【０００８】
　ダイオードを外付けすると，部品点数の増加及び占有面積の増大が生じる。これらは，微細化及びコストの削減が要求される半導体装置にとっては好ましくない問題である。
  さらに，双方向スイッチ等の双方向に電流が流れる動作を伴うものに，トランジスタを応用する場合，前期のアバランシェ耐量を双方向に向上させる必要がある。
  本発明は，上記特許文献１に開示の技術では解決できない，前記従来の問題を解決し，ダイオード等の保護素子の外付けによる部品点数の増加及び占有面積の増大を抑えた，
双方向に高いアバランシュエネルギー耐量を有する窒化物半導体装置を実現できるようにすることを目的とする。
　ウ「【００２６】
（第１の実施形態）
　本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体装置の一部構成を示す模式断面図である。
  図１に示すように，第１の実施形態の半導体装置は，
ｐ型のシリコン基板と，基板に形成したｎ型不純物の拡散層からなるｎｐｎバイポーラトランジスタ１１が形成された半導体基板１０と，半導体基板１０の上に形成された窒化物半導体からなるヘテロ接合トランジスタ（ＨＦＥＴ）２１
　エ　図１には，以下の事項が記載されている。
　ｐ型半導体基板１０と，ｐ型半導体基板１０内に形成した第１のｎ型領域１２Ａ及び第２のｎ型領域１２Ｂから構成されるｎｐｎバイポーラトランジスタと，ｐ型半導体基板１０の上に形成された窒化物半導体からなるヘテロ接合トランジスタ（ＨＦＥＴ）２１を備えた窒化物半導体装置。  
（２）原査定引用発明１
　前記（１）の記載から，前記原査定引用文献１には次の発明（以下，「原査定引用発明１」という。）が記載されている。
　
「半導体基板と，半導体基板内に形成したｎｐｎバイポーラトランジスタと，半導体基板の上に形成された窒化物半導体からなるヘテロ接合トランジスタ（ＨＦＥＴ）を備えた半導体装置。」
２　原査定の引用文献２について
（１）原査定の引用文献２に記載された事項
　原査定で引用された特開２０１３−３８４０９号公報（以下，「原査定引用文献２」という。）には，図面とともに次の事項が記載されている。なお，本文献は，当審の拒絶理由で引用された引用文献２と同一文献である。
　ア「【発明の概要】
【０００７】
　本発明は，少なくとも一つの図に示され且つ又少なくとも一つの図と関連して十分に説明され且つ特許請求の範囲に完全に規定される，
集積されたダイオードを備える複合半導体装置を目的とする
　イ「【００１２】
　図１は
トランジスタ及びダイオードを含む複合半導体装置の一つの模範的な実施例を示す回路図
ダイオード１１０はトランジスタ１３０の両端間に逆並列配置に結合することができる
【００１３】
　高電圧（ＨＶ）トランジスタとすることができるトランジスタ１３０はＩＩＩ−Ｖ族パワートランジスタとして形成することができる。いくつかの実施例では，例えば
トランジスタ１３０はＧａＮなどのＩＩＩ−Ｖ族材料からなり，絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）又はヘテロ構造ＦＥＴ（ＨＦＥＴ）として実装することができる。
ＨＦＥＴとして実装する場合には，トランジスタ１３０は２ＤＥＧを有する高電子移動度トランジスタ（ＨＥＭＴ）とすることができる。
【００１４】
　図１に示す実施例によれば，
ダイオード１１０はＰＮ接合ダイオードである。ダイオード１１０は高電圧（ＨＶ）ＩＶ族ＰＮダイオード，例えばＨＶシリコンＰＮダイオードとして実装することができる。
複合半導体装置１００に非破壊アバランシェ降伏機能を付与するためにダイオード１１０をトランジスタ１３０と集積することができ，それによってトランジスタが破局的に故障するのを防ぐことができる。
　ウ「【００１６】
　図２につき説明すると，図２は図１の回路図に概して対応する，トランジスタ及びダイオードを含む複合半導体装置を実現する模範的な構造の断面図を提示する。図２に示されるように，
複合半導体装置２００はダイオード２１０，ダイオード２１０の上に形成された遷移体２２０及び遷移体２２０の上に形成されたトランジスタ２３０
【００１７】
　
トランジスタ２３０はソース電極２３２，ドレイン電極２３４及びゲート電極２３６を有し，一方ダイオード２１０はアノード２１２を提供するＰ型ダイオード層２１１ａ，Ｐ＋接点兼電流広がり層２１１ｂ，カソード２１４を提供するＮ型ダイオード層２１３ａ及びＮ＋接点兼電流広がり層２１３ｂを含む
　エ「【００２４】
　図３は，
トランジスタ及びダイオードを含む複合半導体装置
複合半導体装置３００はダイオード３１０，ダイオード３１０の上に形成された遷移体３２０及び遷移体３２０の上に形成されたトランジスタ３３０を含む。
【００２５】
　トランジスタ３３０は，そのヘテロ接合界面の近傍に２ＤＥＧ３３５を生成するチャネル層３３１及びバリア層３３３に加えて，ソース電極３３２，ドレイン電極３３４及びゲート電極３３６を含む。遷移体３２０は，歪吸収層３３２，核生成層３２４，遷移層３２６及びバッファ層３２８を含む。ダイオード３１０は，アノード３１２を提供するＰ型ダイオード層３１１ａ，Ｐ＋接点兼電流広がり層３１１ｂ，Ｐ型ダイオード層３１１ａの上に配置されたカソード３１４を提供するＮ型ダイオード層３１３ａ及びＮ型ダイオード層３１３ａの上に配置されたＮ＋接点兼電流広がり層３１３ｂを含む。ソース電極３３２，ドレイン電極３３４及びゲート電極３３６を含むトランジスタ３３０及びアノード３１２及びカソード３１４を含むダイオード３１０は，図１のソース電極１３２，ドレイン電極１３４及びゲート電極１３６を含むトランジスタ１３０及びアノード１１２及びカソード１１４を含むダイオード１１０にそれぞれ対応する。更に，遷移体３２０は図２の遷移体２２０に対応する。」
　オ「【００３４】
　図４に移り説明すると，図４は
トランジスタ及びダイオードを含む複合半導体装置
複合半導体装置４００は，ダイオード４１０，ダイオード４１０の上に形成された遷移体４２０及び遷移体４２０の上に形成されたトランジスタ４３０を含む。
　カ「【００３７】
　図５は，半導体貫通ビアを用いてこのような接続を形成する模範的な解決手段を示す。図５は半導体貫通ビアの使用を図４に示す複合半導体装置と関連して明確に教示するが，当業者は，図５に開示される解決手段は図２及び図３に示す複合半導体装置構造とともに使用するように適合させることができることを認識されよう。
【００３８】
　
複合半導体装置５００は，ダイオード５１０，ダイオード５１０の上に形成された遷移体５２０及び遷移体５２０の上に形成されたトランジスタ５３０を含む
　キ「【００４４】
　図６は，半導体貫通ビアおよび外部電気接続部を用いる，
ダイオード及びトランジスタを含む複合半導体装置
【００４５】
　図６につき説明すると，
複合半導体装置６００は，ダイオード６１０，ダイオード６１０の上に形成された遷移体６２０及び遷移体６２０の上に形成されたトランジスタ６３０を含む
　ク　図１ないし６には，以下の内容が記載されている。
　Ｐ型ダイオード層とＮ型ダイオード層から構成されるシリコンＰＮダイオード（２１０，３１０，４１０，５１０，６１０）と，当該シリコンＰＮダイオード上に形成された遷移体（２２０，３２０，４２０，５２０，６２０）と，当該遷移体の上部に形成されたヘテロ接合トランジスタ（ＨＦＥＴ）（２３０，３３０，４３０，５３０，６３０）とを備え，当該シリコンＰＮダイオードは，非破壊アバランシェ降伏機能を付与するために当該トランジスタのソース−ドレイン間に接続される複合半導体装置。
（２）原査定引用発明２
　前記（１）の記載から，前記原査定引用文献２には次の発明（以下，「原査定引用発明２」という。）が記載されている。
　「Ｐ型ダイオード層とＮ型ダイオード層から構成されるシリコンＰＮダイオードと，当該ダイオード上に形成された遷移体と，当該遷移体の上部に形成されたヘテロ接合トランジスタ（ＨＦＥＴ）とを備え，シリコンＰＮダイオードは，非破壊アバランシェ降伏機能を付与するために当該トランジスタのソース−ドレイン間に接続される複合半導体装置。」
３　原査定の引用文献３について
（１）原査定の引用文献３に記載された事項
　原査定で引用された特開２０１０−２６７９５８号公報（以下，「原査定引用文献３」という。）には，図面とともに次の事項が記載されている。後記するように，本文献は，当審の拒絶理由で引用された引用文献３と同一文献である。
　ア「【技術分野】
【０００１】
　本発明は，
横型ＨＥＭＴ
　イ「【発明が解決しようとする課題】
【００１４】
　本発明の目的は，
高いアバランシュブレークダウン強度を有する横型ＨＥＭＴ
　ウ「【００２２】
　一実施形態では，上記第１層は，ＧａＮを有している。さらに，上記第２層は，ＡｌＧａＮを有してもよく，上記第３層は，ＧａＮを有してもよい。上記
基板は，Ｓｉ
を有してもよい。
　エ「【００８３】
　図５は，本発明の第５実施形態に係る横型ＨＥＭＴ５を示す。
【００８４】
　上記
横型ＨＥＭＴ５は，基板１０を有し，上記基板１０は，第１層１０’’と，その上に配置された第２層１０’とを有する。図示する実施形態では，上記第１層１０’’は，ｎ
+
ドープされたシリコンを有し，上記第２層１０’は，ｎ
-
ドープされたシリコンを有する。例えばＡｌＮを有し得るバッファ層１７は，上記第２層１０’の上に配置されている
【００８５】
　図示する実施形態において，ｎ−導電型のＧａＮを有する第１層１１は，バッファ層１７の上に配置されている。第２層１２は，上記第１層１１の上に配置されている。図示する実施形態では，上記第２層１２は，ＡｌＧａＮを有する。この場合，ＡｌＧａＮは，補償されて，すなわち，自由な荷電粒子を有しておらず，このため，電気的に非導電性である。２次元電子ガスは，上記第１層１１と上記第２層１２との間に形成され，図５において破線２７によって模式的に示される。
【００８６】
　さらに，上記横型ＨＥＭＴ５は，部分的に上記基板１０の中に配置された第３層１３を有する。図示する実施形態では，
上記第３層１３は，ｐ
+
ドープされたシリコンを有する
上記横型ＨＥＭＴ５は，第１電極１４，第２電極１５，およびゲート電極１６を有する。
【００８７】
　図示する実施形態では
，上記第１電極１４は，ソース電極であり，上記第２電極１５は，ドレイン電極である。上記ゲート電極１６は，上記第２層１２の上に直接的に配置され
【００８８】
　電気的に導電性の物質，例えば金属，ケイ化物，または重くドープされたポリシリコンからなる層２６は，上記第１電極１４と接触している。この場合，絶縁層１９は，上記層２６と上記パッシベーション層１８との間に配置されている。例えばＳｉxＮyまたは酸化物からなる絶縁層２１は，上記第２電極１５と上記第１層１１との間で，上記基板１０における上記バッファ層１７と上記第２層１０’にまたがって配置されている。
【００８９】
　
上記基板１０における上記第３層１３および上記第２層１０’は，ｐｎダイオードを形成する
【００９０】
　電気的導電性物質からなる層２８は，上記基板１０における上記第１層１０’’の下に配置され，上記第２電極１５に接続される。この場合，上記層２８は，上記第２電極１５と接続を行うために用いられる。図５は，上記層２８と上記第２電極１５との間の接続を示さない。
【００９１】
　図６は，本発明の第６実施形態に係る横型ＨＥＭＴ６を示す。図５と同様の機能を有するコンポーネントは同じ参照番号で示し，以下ではそれらのより詳細な説明は行わない。
【００９２】
　上記横型ＨＥＭＴ６は，第１電極１４が，ドレイン電極であり，第２電極１５が，ソース電極であるという点で上記横型ＨＥＭＴ５とは異なる。上記基板１０における上記第１層１０’’および上記第２層１０’に加えて上記第３層１３は，上記横型ＨＥＭＴ５における対応する各層に対して相補的な導電型のものである。
【００９３】
　図示しない一実施形態では，上記基板１０における上記第２層１０’は，ｎ-導電型の層の形態を有する。
【００９４】
　図７は，本発明の第７実施形態に係る横型ＨＥＭＴを示す。
【００９５】
　上記横型ＨＥＭＴ７は，図示する実施形態のｎ＋ドープされたシリコンを有する第３層１０’’’が，上記基板１０における上記第１層１０’’と上記層２８との間に配置されているという点で，図６に示す横型ＨＥＭＴ６とは異なる。この場合，上記第２電極１５は，上記第３層１０’’’の中まで延び，このため，上記第１層１０’’と上記第３層１０’’’を電気的に短絡させる。
【００９６】
　図８は，本発明の第８実施形態に係る横型ＨＥＭＴ８を示す。
【００９７】
　上記ＨＥＭＴ８は，図示する実施形態において
ｎ
+
ドープされたシリコンを有する基板１０
【００９８】
　さらに，上記横型ＨＥＭＴ８は，上記第３層１３の上に配置されたバッファ層１７を有する。例として，上記バッファ層１７は，ＡｌＮを有してもよい。第１層１１は，上記バッファ層１７の上に配置され，図示する実施形態において，ｎ−導電型のＧａＮを有する。ＡｌＧａＮを有する第２層１２は，上記第１層１１の上に配置されている。」
　オ　図５〜８には，以下の内容が記載されている。
　シリコン基板１０内に第３層１３および第２層１０’から構成されるｐｎダイオードが形成され，当該ｐｎダイオード上にソース電極として機能する第１電極１４，ドレイン電極として機能する第２電極１５，およびゲート電極１６が形成された横型ＨＥＭＴ。
（２）原査定引用発明３
　前記（１）の記載から，前記原査定引用文献３には次の発明（以下，「原査定引用発明３」という。）が記載されている。
　「シリコン基板内にｐ型およびｎ型半導体層構成されるｐｎダイオードが形成され，当該ｐｎダイオード上にソース電極として機能する第１電極，ドレイン電極として機能する第２電極，およびゲート電極が形成された高いアバランシュブレークダウン強度を有する横型ＨＥＭＴ。」
４　原査定の引用文献４について
（１）原査定の引用文献４に記載された事項
　原査定で引用された特開２０１３−９３５７４号公報（以下，「原査定引用文献４」という。）には，図面とともに次の事項が記載されている。
　ア「【技術分野】
【０００１】
　本開示は，一般に高温半導体デバイスに関し，より具体的には，高温環境での過渡電圧抑制のための半導体デバイスに関する。」
　イ「【００２０】
　図４は，本システムの例となる実施形態による
過渡電圧抑制（ＴＶＳ）アセンブリ２１８または２２０（図２で示す）の半導体ダイ３０２部分
ダイ３０２は，例えばｎ
＋
型導電性を有する炭化シリコンの基板３０４ならびにエピタキシャル成長のｎ
＋
型導電性層３０６，層３０６と電気的に接触して結合されたエピタキシャル成長のｐ
−
層３０８，およびｐ
−
層３０８と電気的に接触して結合されたエピタキシャル成長のｎ
＋
層３１２で形成されるメサ構造を含む
過渡電圧抑制（ＴＶＳ）アセンブリ２１８または２２０の半導体ダイ３０２部分は，ダイ３０２を横切る電圧が増加するにつれて，空乏領域がｐ
−
層３０８をすべて横切って延び，ｎ
＋
層３０６および３１２に接触するような「パンチスルー」または「リーチスルー」としてもまた周知の物理的過程を使用して動作する
　ウ　図４には，以下の内容が記載されている。
　炭化シリコンの基板３０４，エピタキシャル成長のｎ＋型導電性層３０６，層３０６と電気的に接触して結合されたエピタキシャル成長のｐ−層３０８，およびｐ−層３０８と電気的に接触して結合されたエピタキシャル成長のｎ＋層３１２で形成されるメサ構造となる過渡電圧抑制（ＴＶＳ）アセンブリ２１８または２２０（図２で示す）の半導体ダイ３０２部分。
（２）原査定引用発明４
　前記（１）の記載から，前記原査定引用文献４には次の発明（以下，「原査定引用発明４」という。）が記載されている。
　「炭化シリコン基板，当該基板上にエピタキシャル成長されたｎ＋型導電性層，当該ｎ＋型導電性層と電気的に接触して結合されたエピタキシャル成長のｐ−層，および当該ｐ−層と電気的に接触して結合されたエピタキシャル成長のｎ＋層で形成されるメサ構造となるパンチスルー動作により過渡電圧を制御する過渡電圧抑制（ＴＶＳ）アセンブリの半導体ダイ部分。」
５　原査定の引用された引用文献５について
（１）原査定の引用文献５に記載された事項
　原査定で引用された特表２００５−５０２１９０号公報（以下，「原査定引用文献５」という。）には，図面とともに次の事項が記載されている。
　
　ア「【技術分野】
【０００１】
本発明は，半導体素子に関し，詳しくは，対称的な電流−電圧特性を有する
低電圧パンチスルー双方向過渡電圧抑制素子
　イ「【００１９】
図１は，本発明に基づくｐ
＋＋
ｐ
＋
ｎｐ
＋
三重エピタキシャルパンチスルー双方向過渡電圧抑制素子（p
++
p
+
np
+
 triple-epitaxial punch-through bi-directional transient-voltage suppressor）１０の断面図である。本発明に基づく素子は，ｐ
＋＋
半導体基板１２上に形成される。このｐ
＋＋
半導体体基板１２には，好ましくは，連続的な１つのプロセスによって，３つの領域をエピタキシャル成長させる。まず，ｐ
＋＋
半導体基板１２の表面に，第１のエピタキシャルｐ
＋
領域１４を形成する。次に，ｐ
＋
領域１４の表面にエピタキシャルｎ領域１６を形成し，このｎ領域１６の表面にエピタキシャルｐ
＋
領域１８を形成する。ｐ
＋
領域１８の表面には，多くの場合，ｐ
＋＋
オーミックコンタクト（図示せず）を設ける。この素子１０は，２つの接合，すなわち（１）エピタキシャル成長されたｐ
＋
領域１４とエピタキシャル成長されたｎ領域１６との界面における接合と，（２）エピタキシャル成長されたｎ領域１６とエピタキシャル成長されたｐ
＋
領域１８との界面における接合とを含んでいる。
【００２０】
図２に示すように，図１に示す双方向過渡電圧抑制素子１０は，多くの場合，接合終端（junction termination）のためのメサ構造を有する。
　ウ　図１，２には，以下の内容が記載されている。
　ｐ＋＋半導体基板１２上に形成された第１のエピタキシャルｐ＋領域１４，当該ｐ＋領域１４の表面に形成されたエピタキシャルｎ領域１６，当該ｎ領域１６の表面に形成されたエピタキシャルｐ＋領域１８から構成される（１）エピタキシャル成長されたｐ＋領域１４とエピタキシャル成長されたｎ領域１６との界面におけるｐｎ接合と，（２）エピタキシャル成長されたｎ領域１６とエピタキシャル成長されたｐ＋領域１８との界面におけるｐｎ接合を有するｐ＋＋ｐ＋ｎｐ＋三重エピタキシャルパンチスルー双方向過渡電圧抑制素子。
（２）原査定引用発明５
　前記（１）の記載の記載から，原査定引用文献５には次の発明（以下，「原査定引用発明５」という。）が記載されていると認められる。
　「ｐ＋＋半導体基板上に形成された第１のエピタキシャルｐ＋領域，当該ｐ＋領域の表面に形成されたエピタキシャルｎ領域，当該ｎ領域１６の表面に形成されたエピタキシャルｐ＋領域からら構成される（１）エピタキシャル成長されたｐ＋領域とエピタキシャル成長されたｎ領域１６との界面におけるｐｎ接合と，（２）エピタキシャル成長されたｎ領域とエピタキシャル成長されたｐ＋領域との界面におけるｐｎ接合を有するパンチスルー双方向過渡電圧抑制素子。」
６　原査定で引用された引用文献６について
（１）原査定の引用文献６に記載された事項
　原査定で引用された特開２００９−４９２６５号公報（以下，「原査定引用文献６」という。）には，図面とともに次の事項が記載されている。
　ア「【技術分野】
【０００１】
　本発明は，半導体装置に関し，詳しくは，
トランジスタのゲート・ソースまたはゲート・ドレイン間に接続される保護ダイオードを備えた半導体装置
　イ「【００１５】
　図３は，
保護ダイオードＤと，被保護素子部に設けられたＭＯＳトランジスタ
【００１６】
　被保護素子部３に設けられた
ＭＯＳトランジスタ８のゲート・ソース間に，保護ダイオードＤが接続された回路構成となっている。この構成によれば，ゲートＧとソースＳとの間に高電圧のサージ電圧が印加された場合，アバランシェ降伏効果により，保護ダイオードＤが導通状態となる。その結果として，サージの電気エネルギーを保護ダイオードＤの電流経路を通して放出することにより，ＭＯＳトランジスタ８のゲート酸化膜のＥＳＤ破壊を保護することができる
　ウ　図３には，以下の内容が記載されている。
　ＭＯＳトランジスタ８のゲート・ソース間に，アバランシェ降伏効果により，導通状態となる保護ダイオードが接続され，ゲートＧとソースＳとの間に高電圧のサージ電圧が印加された場合，サージの電気エネルギーを保護ダイオードＤの電流経路を通して放出することにより，ＭＯＳトランジスタ８のゲート酸化膜のＥＳＤ破壊を防止する保護回路付きＭＯＳトランジスタ。
（２）原査定引用発明６
　前記（１）の記載から，原査定引用文献６には次の発明（以下，「原査定引用発明６」という。）が記載されていると認められる。
　「ＭＯＳトランジスタのゲート・ソース間に，アバランシェ降伏効果により，導通状態となる保護ダイオードが接続され，ゲートとソースとの間に高電圧のサージ電圧が印加された場合，サージの電気エネルギーを保護ダイオードの電流経路を通して放出することにより，ＭＯＳトランジスタのゲート酸化膜のＥＳＤ破壊を防止する保護回路付きＭＯＳトランジスタ。」
７　原査定で引用された引用文献７について
（１）原査定の引用文献７に記載された事項
　原査定で引用された特開２０１３−３３９３１号公報（以下，「原査定引用文献７」という。）には，図面とともに次の事項が記載されている。
　ア「【技術分野】
【０００１】
　本発明は，トレンチゲート構造のトランジスタが形成されたアクティブ領域と，アクティブ領域の外周を取り囲み，半導体装置の外縁を形成する終端領域とを分離する領域を備える半導体装置およびその製造方法に関する。」
　イ「【０１２４】
　そして，この半導体装置１０１によれば，図１７に示すように，
ソース端子１０２（Ｓ）とゲート端子１０３（Ｇ）との間（ソース−ゲート間）に双方向ツェナーダイオード１１１（ＺＤ）が接続されることとなる
半導体装置１０１に静電気やサージ電圧などが入力されても，その静電気やサージ電圧などを双方向ツェナーダイオード１１１により吸収することができる。したがって，半導体装置１０１に静電気やサージ電圧などが入力されることに起因する絶縁破壊を防止することができる。
　ウ「【０１４１】
　これにより，図２５に示すように，
半導体装置１０１において，ソース端子１０２（Ｓ）とゲート端子１０３（Ｇ）との間（ソース−ゲート間），ドレイン端子１４７（Ｄ）とゲート端子１０３（Ｇ）との間（ドレイン−ゲート間）の両方に双方向ツェナーダイオード１１１（ＺＤ）を接続することができる
　エ　図７には，以下の内容が記載されている。
　ソース端子１０２（Ｓ）とゲート端子１０３（Ｇ）との間（ソース−ゲート間）に双方向ツェナーダイオード１１１（ＺＤ）を備えた半導体装置１０１。
　オ　図２５には，以下の内容が記載されている。
　
　ソース端子１０２（Ｓ）とゲート端子１０３（Ｇ）との間（ソース−ゲート間），ドレイン端子１４７（Ｄ）とゲート端子１０３（Ｇ）との間（ドレイン−ゲート間）の両方に双方向ツェナーダイオード１１１（ＺＤ）を備えた半導体装置１０１。
（２）原査定引用発明７
　前記（１）の記載から，原査定引用文献７には次の発明（以下，「原査定引用発明７」という。）が記載されていると認められる。
　「ソース端子（Ｓ）とゲート端子（Ｇ）との間（ソース−ゲート間），ドレイン端子１４７（Ｄ）とゲート端子１０３（Ｇ）との間（ドレイン−ゲート間）の両方に静電気やサージ電圧等に対する過電圧保護用の双方向ツェナーダイオード１１１（ＺＤ）を備えた半導体装置１０１。」
８　当審の拒絶理由で引用された引用文献１について
（１）当審で引用された引用文献１に記載された事項
　当審で引用された特開２００４−１８６５５８号公報（以下，「当審引用文献１」という。）には，図面とともに次の事項が記載されている。（下線部は，当審で追加した。以下，同じ。）
　ア「【０００１】
【発明の属する技術分野】
本発明は，ＧａＮ系半導体装置に関し，更に詳しくは，
ＧａＮ系半導体材料から成る電界効果トランジスタ装置に関する
　イ「【０００９】
したがって，上記のスイッチング装置を採用した場合，ＨＦＥＴの自動的な機能回復の点からいえば，何らかの異常事態により動作を一時停止させたとしても，異常事態が去れば直ちに現状回復できる装置であることが好ましい。
また，例えばＳｉ系の整流素子をＨＦＥＴの前段に接続し，定格以上の電流が流れたときに前記整流素子を破壊させるという方式も考えられる。しかしこの場合も整流素子の交換作業が伴うとともに，Ｓｉ系の整流素子では大電流用のＨＦＥＴに内蔵またはコンパクトに付加することが困難であった。
【００１０】
しかも，上記の整流素子をＨＦＥＴに付加するには，大電流が流れた時，高速で電流遮断できる整流素子であることが必要である。整流素子から漏れた電流が上述したようにＨＦＥＴ側に流れ込み，ＨＦＥＴを破壊してしまうからである。しかしながら，Ｓｉ系の整流素子はｐｎ接合による整流素子であるため高速動作には自ずから限界があり，上記した条件を満たさないという問題がある。
【００１１】
次に，ＨＦＥＴの前段に電流遮断器を付加するとともに，ＨＦＥＴの信頼性をさらに高めるために，ソース・ドレイン間の逆負荷電流電圧用の整流素子やソース・ゲート間の高速スイッチング動作時の突入電流やサージ電圧によるゲート電極の破壊防止用の整流素子を付加したＨＦＥＴが考えられる。
しかし，例えばｐｎ接合構造の逆負荷電流電圧用の整流素子（例えばツェナーダイオード）の場合，オン抵抗が１０ｍΩｃｍ２程度，オン電圧が１．２〜１．５Ｖ程度である。そのために，それをＨＦＥＴに付加した場合，整流素子による損失が無視できず，周波数および出力電流が大きくなるにつれ，その差はより顕著になる。
【００１２】
その上，上記のツェナーダイオードは，Ｓｉ系材料のため耐圧は数十Ｖ程度と低く，３００Ｖ程度あるサージ電圧に耐えるためには，ツェナーダイオードを数段以上重ねる必要があり，これをＨＦＥＴに内蔵すると基板に形成しうるＨＦＥＴの数が少なくなってしまう。
また，例えば３００℃以上の高温環境下で使用する場合に，熱暴走がなく，信頼性よく動作させるにはＳｉ系材料の整流素子は用いることができなかった。
【００１３】
本発明は，上記した問題を解決するためになされたもので，ＧａＮ系半導体材料の特性を活かし，さらに安定動作を保証する高い信頼性と高い効率を備えた高出力マイクロ波スイッチング用のＧａＮ系半導体装置を提供することを目的とする。
−−−中略−−−
【００１５】
また，
ＩＩＩ−Ｖ族窒化物半導体層から成るＧａＮ系電界効果トランジスタと，整流素子と，を有するＧａＮ系電界効果トランジスタ装置であって，前記電界効果トランジスタと前記整流素子とが直列接続され，かつ，前記整流素子は前記ＧａＮ系電界効果トランジスタと同一のショットキー特性を有するＧａＮ系ショットキー整流素子であることを特徴とする電流遮断器付きＧａＮ系ＦＥＴ半導体装置
　ウ「【００１９】
−−−中略−−−
次に，ＨＦＥＴ装置１０の製造法の１例について，図２（ａ）〜（ｅ）を用いて説明する。
【００２０】
ここではＨＦＥＴ用の高品位の活性層を形成するために，結晶成長室とパターニング室を有する超高真空ガスソースＭＢＥ（ｇａｓ  ｓｏｕｒｃｅ  ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）装置を用いた。他に，有機金属気相成長法（ＭＯＣＶＤ法）を適用して形成することができる。また，ハライド気相成長（ＨＶＰＥ：ｈａｌｉｄｅ　ｖａｐｏｒ　ｐｈａｓｅ　ｅｐｉｔａｘｙ）法を採用してもよい。
【００２１】
まず，結晶成長室において，先ずサファイア基板１１の上に，ジメチルヒドラジン（５×１０−５Ｔｏｒｒ）とメタルＧａ（５×１０−７Ｔｏｒｒ）を用いて，結晶成長温度６４０℃で厚さ５０ｎｍのＧａＮバッファ層１２を形成する。なお，上記の実施形態では，
基板として
シリコン等
を用いてもよい。
【００２２】
次に，メタルＧａ（５×１０−７Ｔｏｒｒ）はそのままとしておき，窒素源をアンモニア（５×１０−５Ｔｏｒｒ）に切り換え，成長温度を７８０℃に上昇して厚さ２０００ｎｍのアンドープのＧａＮ層１３をエピタキシャル結晶成長させる。なお，ＧａＮ層１３を高抵抗化するために，キャリア濃度は２×１０１６ｃｍ−３以下となるように成膜条件を設定した。このＧａＮ層１３のバンドギャップエネルギー（Ｅｇ）は約３．４ｅＶである。
【００２３】
ついで，成長温度を７８０℃に保ったまま，ＧａＮ層１３の上にＡｌ（１×１０−７Ｔｏｒｒ），Ｇａ（５×１０−７Ｔｏｒｒ），アンモニア（５×１０−５Ｔｏｒｒ）を用い厚さ３０ｎｍの高抵抗のアンドープのＡｌ０．２Ｇａ０．８Ｎ層１４を形成した。このＡｌ０．２Ｇａ０．８Ｎ層１４のバンドギャップエネルギー（Ｅｇ）は約４．０ｅＶである（図２（ａ）参照）。ＧａＮ層１３とＡｌ０．２Ｇａ０．８Ｎ層１４はヘテロ接合界面となっており，２次元電子ガス層１９を生じている（図の破線で示す）。
【００２４】
ついで，プラズマＣＶＤ（ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置を用いて，上記のＡｌ０．２Ｇａ０．８Ｎ層１４の表面にＳｉＯ２膜を堆積させ，フォトレジストおよびウェットエッチング法またはドライエッチング法でＳｉＯ２膜を選択的にエッチング除去して，所定の形状のＳｉＯ２パターン２０を形成する。
次に，ＲＩＥ（ｒｅａｃｔｉｖｅ　ｉｏｎ　ｅｔｃｈｉｎｇ）装置を用いてＳｉＯ２の開口部からドライエッチングして，Ａｌ０．２Ｇａ０．８Ｎ層１４の全部と，その下に位置するＧａＮ層１３の一部をエッチング除去する。ここでは，ＧａＮ層１３は，Ａｌ０．２Ｇａ０．８Ｎ層１４の接合界面から深さ４０ｎｍまでの部分２１をエッチング除去した（図２（ｂ）参照）。
【００２５】
エッチング後，Ｓｉを２×１０１９ｃｍ−３ドープした厚さ４０ｎｍのｎ型ＧａＮ層１５をソース及びドレイン電極用にエッチング除去した箇所に選択的に成長させる（図２（ｃ）参照）。
このようにすると，ｎ型ＧａＮ層の上に形成させたソース及びドレイン電極のオーミックコンタクト性を高めることができる。また，ＧａＮ層１３とＡｌ０．２Ｇａ０．８Ｎ層１４のヘテロ接合界面に発生する２次元電子ガス層１９の端部をｎ型ＧａＮ層１５の側部に接して配置できるため，２次元電子ガス層１９とｎ型ＧａＮ層１５との電気的な導通が良好になる。
【００２６】
なお，ｎ型ドーパントとしては，ＴｅやＳｎ等も好適に用いることができる。また，上記のコンタクト層はｎ型ＧａＮ材料に限定されるものではなく，例えばＳｉなどをドープしたＩｎＧａＮ，ＩｎＧａＡｌＮ，ＩｎＧａＮＡｓ，ＩｎＧａＮＰなどを用いることができる。また，ＧａＮよりバンドギャップが小さいＧａＡｓ，ＩｎＧａＡｓなどもソース，ドレイン電極のコンタクト材料として使用することができる。
【００２７】
ついで，ソース電極とドレイン電極用の所定場所にマスクパターンを形成し，二個のｎ型ＧａＮ層１５の上にそれぞれ耐熱性が高く，しかもオーミック接合するＴａ−Ｓｉ／Ａｕ積層構造の
ソース電極１６及びドレイン電極１７をＥＣＲスパッタ装置を用いて同時成膜して形成
ショットキー接合するＰｔ／Ａｕ積層構造のゲート電極１８を形成
　エ　「【００５４】
このように，上述したＨＦＥＴ装置４０，５０，６０等が同一製造工程でできたのに比べ，ＨＦＥＴ装置７０の場合は上述したように製造工程が複雑になる。高出力マイクロ波スイッチング装置の要求性能に合わせて好適に選ぶことができる。
ゲート・ドレイン間に何らかの異常で高電圧が掛かり大電流が流れるとゲート電極が破壊されることがある。しかし，従来のパワーＭＯＳＦＥＴに比べてＧａＮ系ＨＦＥＴのゲート・ドレイン間の耐圧は６００Ｖ程度と極めて高く，また，ソース電極側は接地されており，ゲート電極側は限られた小さな領域の最大１００Ｖ程度の駆動電源で構成されているため，外部負荷が接続されているドレイン電極側よりサージ電圧等の高電圧が掛かる確率は極めて低い。
【００５５】
しかしながら，ゲート電極の保護素子としてＳｉ系材料のｐｎ接合ツェナーダイオードを同一基板に内蔵させてさらにＨＦＥＴ装置の信頼性を増すことも好適に可能である。
図８は，上記の１実施例のＨＦＥＴ装置８０を示す。
ＨＦＥＴ装置８０は，図８（ａ）の回路に示すように，ＨＦＥＴ１０Ａ，整流素子
，３０Ｃ，および二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子８０Ｂとの構成からなる。
【００５６】
ツェナーダイオード側の降伏電圧を上げるためには，必要に応じてツェナーダイオードを直列に重ねて形成すればよい。ただ，基板に形成するＨＦＥＴの集積度が落ちるデメリットがある。
図８（ｂ）は，ＨＦＥＴ装置８０の構造断面図である。
図に示すように，
二個のｐｎ接合ツェナーダイオード８０Ａ，ＨＦＥＴ１０Ａ，および整流素子３０Ｂ，３０Ｃとが同一基板に形成されている。
【００５７】
二個のツェナーダイオード８０ＡはＳｉＯ
２
層９１で素子分離されており，ｎ型の島９２の中に，ｐ型ベース領域９３とｎ型コレクタ領域９４が形成されている。また，ｐ型ベース領域９３の中にｎ型エミッタ領域９５が形成されている。ｐ型ベース領域９３内にベース電極９６が，また，ｎ型エミッタ領域９５内にエミッタ電極９７が形成されている
　オ「【００６０】
また，上述した実施例ではすべてＨＦＥＴに前記の整流素子やポリマスイッチを付加したＨＦＥＴ装置で説明したが，これらの整流素子やポリマスイッチは従来のＳｉ系ＭＯＳＦＥＴや
ＨＥＭＴ（Ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）等にも適用できる
　カ　図８（ａ）には，以下の事項が記載されている。  
　二つのツェナーダイオード８０Ａを互いに極性を向き合わせたゲート保護素子８０Ｂは，ＨＦＥＴ１０Ａのソース端子およびゲート端子に電気的に接触し，
　ＨＦＥＴ１０Ａと同一のショットキー特性を持つ整流素子３０Ｃは，ＨＦＥＴ１０Ａのソース端子，及びドレイン端子と電気に接触したＨＦＥＴ装置８０。
　キ　図８（ｂ）には，以下の事項が記載されている。
　サファイア基板１１上にゲート電極１８，ドレイン電極１７，及びソース電極１６を備えるＨＦＥＴ１０Ａと，前記基板上に製作された二つのツェナーダイオード８０Ａからなるゲート保護素子８０Ｂと，前記基板上に製作されたＨＦＥＴと同一のショットキー特性を持つＧａＮ系の整流素子３０Ｂ，３０Ｃとから構成されたＨＦＥＴ装置８０において，ＳｉＯ２層９１で素子分離されたｎ型の島９２の中に，ｐ型ベース領域９３とｎ型コレクタ領域９４が形成され，ｐ型ベース領域９３の中にｎ型エミッタ領域９５が形成され，ｐ型ベース領域９３内にベース電極９６及びｎ型エミッタ領域９５内にエミッタ電極９７が形成されている構成を有するツェナーダイオード８０Ａを備えたＨＦＥＴ装置８０。
（２）当審引用装置発明１
　前記（１）の記載において，特に，シリコン基板を採用し得る旨の記載（前記（１）ウの段落【００２１】参照）及び素子間の接続情報に関する記載（前記（１）カ参照）を考慮すると，当審引用文献１には次の発明（以下，「当審引用装置発明１」という。）が記載されている。
　「シリコン基板上と，
　当該シリコン基板上に製作され，ゲート電極，ドレイン電極，及びソース電極を備えるＨＦＥＴと，
　前記基板上に製作された二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子と，
　前記基板上に製作されたＨＦＥＴと同一のショットキー特性を持つＧａＮ系の整流素子とを備え，　
　前記二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子は，ＨＦＥＴのソース電極およびゲート電極に電気的に接触し，
　前記整流素子は，ＨＦＥＴのソースソース電極およびドレイン電極と電気的に接触したＨＦＥＴ装置。」
　また，製造方法に関する（１）イの記載をも併せて考慮すると，当審引用文献１には次の発明（以下，「当審引用製造方法発明１」という。）が記載されている。　
　「シリコン基板を用意するステップと，
　当該シリコン基板上に，ゲート電極，ドレイン電極，及びソース電極を備えるＨＦＥＴを製作するステップと，
　前記基板上に二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子を製作するステップと，
　前記基板上にＨＦＥＴと同一のショットキー特性を持つＧａＮ系整流素子を製作するステップと，
　前記二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子は，ＨＦＥＴのソース電極およびゲート電極に電気的にカップリングさせるステップと，
　前記整流素子は，ＨＦＥＴのソース電極およびドレイン電極と電気的にカップリングさせるステップを含むＨＦＥＴ装置の製造方法。」
９　当審の拒絶理由で引用された引用文献２について
（１）当審で引用された引用文献２に記載された事項
　当審で引用された特開２０１３−３８４０９号公報（以下，「当審引用文献２」という。）は，原査定引用文献２と同一文献であるから，記載事項については，前記２（１）と同様である。
（２）当審引用発明２  
　前記２（２）と同様の内容の発明である。
　
１０　当審の拒絶理由で引用された引用文献３について
（１）当審で引用された引用文献３に記載された事項
　当審で引用された特開２０１３−１６６２７号公報（以下，「当審引用文献３」という。）は，原査定引用文献１と同一文献であるから，記載事項については，前記１（１）と同様である。
（２）当審引用発明３  
　前記１（２）と同様の内容の発明である。
１１　当審の拒絶理由で引用された引用文献４について
（１）当審で引用された引用文献４に記載された事項
　当審で引用された特開２０１３−９８２７５号公報（以下，「当審引用文献４」という。）には，以下の事項が記載されている。
　ア「【技術分野】
【０００１】
　本発明は，ヘテロ接合を有する保護素子に関する。本発明はまた，
ヘテロ接合を有する保護部を備えた半導体装置及びその製造方法に関する
　イ「【００１５】
　本明細書で開示される技術によると，
パンチスルー現象を利用したヘテロ接合を有する保護素子
　ウ「【００１８】
 　図１に示されるように，
半導体装置１０は，高電子移動度トランジスタ部３２と分離部３４と保護部３６を備えている。
保護部３６は，高電子移動度トランジスタ部３２のドレイン電極２１とソース電極２８の間に印加される異常な高電圧から高電子移動度トランジスタ部３２を保護するものであり，ヘテロ接合を利用した保護構造が形成されている。
　エ　図１には，以下の事項が記載されている。
　高電子移動度トランジスタ部３２と分離部３４と保護部３６を備え，当該高電子移動度トランジスタ部３２は，ドレイン電極２１，ソース電極２８，ゲート部２６を有するヘテロ接合を利用したトランジスタ構造であり，保護部３６は，高電子移動度トランジスタ部３２のドレイン電極２１とソース電極２８の間に配置され，高電子移動度トランジスタ部３２を保護するヘテロ接合を利用した保護構造を備えた半導体装置１０。
（２）当審引用発明４  
　前記（１）の記載から，当審引用文献４には次の発明（以下，「当審引用発明４」という。）が記載されている。
  
　「高電子移動度トランジスタ部と分離部と保護部を備え，当該高電子移動度トランジスタ部は，ドレイン電極，ソース電極，ゲート部を有するヘテロ接合を利用したトランジスタ構造であり，保護部は，高電子移動度トランジスタ部のドレイン電極とソース電極の間に配置され，高電子移動度トランジスタ部を保護するヘテロ接合のパンチスルー現象を利用した保護構造を備えた半導体装置。」
第６　対比・判断
１　本願発明１について
（１）本願発明１と当審引用装置発明１の対比
　ア　当審引用装置発明１の「シリコン基板」は，通常シリコン単層であるから，本願発明１の「シリコン（Ｓｉ）単層で基板」に相当する。
　イ　当審引用装置発明１の「ゲート電極」，「ドレイン電極」，「ソース電極」は，各々本願発明１の「ゲート端子」，「ドレイン端子」，「ソース端子」に相当する。
　ウ　当審引用装置発明１の「当該シリコン基板上に製作され，ゲート電極，ドレイン電極，及びソース電極を備えるＨＦＥＴ」は，ヘテロ接合ＦＥＴ（ＨＦＥＴ）として，ＨＥＭＴは代表的な窒化ガリウム半導体デバイスであり，当審引用文献１においてもＨＥＭＴへの適用を示唆しているから（前記第５の８（１）オ参照），前記イを考慮して，本願発明１の「基板上に製作され，ゲート端子，ドレイン端子およびソース端子を備える窒化ガリウム（ＧａＮ）半導体デバイス」に相当する。
　エ　当審引用装置発明１の「前記基板上に製作された，二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子」は，ゲート保護素子はＨＦＥＴのゲート−ソース間の過渡電圧時の保護素子として機能するので，製作される場所に関する後記相違点（１）の点を除き，本願発明１の「第１の過渡電圧サプレッサ（ＴＶＳ）構造」を満たす。
　オ　当審引用装置発明１の「前記基板上に製作されたＨＦＥＴと同一のショットキー特性を持つＧａＮ系の整流素子」は，整流素子がＨＦＥＴのソース−ドレイン間の過渡電圧時の保護素子として機能するので，製作される場所に関する後記相違点（２）の点を除き，本願発明１の「第２の過渡電圧サプレッサ（ＴＶＳ）構造」を満たす。
　カ　当審引用装置発明１の「二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子は，ＨＦＥＴのソース電極およびゲート電極に電気的に接触」は，前記イ，ウ，エを考慮すると，本願発明１の「第１のＴＶＳ構造が，前記ＧａＮ半導体デバイスの前記ソース端子および前記ゲート端子と電気的に接触」に相当する。
　キ　当審引用装置発明１の「ＧａＮ系の整流素子は，ＨＦＥＴのソース電極，及びドレイン電極と電気に接触」は，前記イ，ウ，オを考慮すると，本願発明１の「第２のＴＶＳ構造が，前記ＧａＮ半導体デバイスの前記ソース端子および前記ドレイン端子と電気的に接触」に相当する。
　ク　当審引用装置発明１の「ＨＦＥＴ装置」は，保護素子と被保護素子が同一基板上に集積化された装置であるから，本願発明１の「モノリシック集積型半導体アセンブリ」に相当する。
　とすると，本願発明１と当審引用装置発明１は以下のケの点で一致し，以下のコの点で相違する。
　ケ　一致点
　シリコン（Ｓｉ）単層で構成された基板と，
　前記基板上に製作され，ゲート端子，ドレイン端子およびソース端子を備える窒化ガリウム（ＧａＮ）半導体デバイスと，
　第１の過渡電圧サプレッサ（ＴＶＳ）構造と，第２の過渡電圧サプレッサ（ＴＶＳ）構造と，
を備え，
　前記第１のＴＶＳ構造が，前記ＧａＮ半導体デバイスの前記ソース端子および前記ゲート端子と電気的に接触し，
　前記第２のＴＶＳ構造が，前記ＧａＮ半導体デバイスの前記ソース端子および前記ドレイン端子と電気的に接触した，
モノリシック集積型半導体アセンブリ。
　コ　相違点
　相違点（１）
　本願発明１では，第１の過渡電圧サプレッサ（ＴＶＳ）構造は，「上面が前記基板の表面に露出するように前記基板内に製作され」ているのに対して，当審引用装置発明１では，二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子ＧａＮ系の整流素子は，「前記基板上に製作され」ている点。
　相違点（２）
　本願発明１では，第２の過渡電圧サプレッサ（ＴＶＳ）構造は，「上面が前記基板の表面に露出するように前記基板内に製作され」ているのに対して，当審引用装置発明１では，ＧａＮ系の整流素子は，「前記基板上に製作され」ている点。
　相違点（３）
　本願発明１では，第１および第２のＴＶＳ構造は，ＧａＮ半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに，パンチスルーモード，アバランシェモード，またはこれらの組合せで動作するように構成されるのに対して，当審引用装置発明１では，特に，過電圧保護素子の動作モードについて明記されていない点。
（２）相違点についての判断
　以下，前記相違点（２）について検討する。
　相違点（２）におけるＧａＮ半導体デバイスのソース−ドレイン間の過電圧を保護するための第２の過渡電圧サプレッサ（ＴＶＳ）構造を上面が基板の表面に露出するように前記基板内に製作する点については，いずれの引用文献にも記載されておらず，示唆もされていない。
　当審引用文献１には，Ｓｉ系の電流素子では，大電流のＨＦＥＴには内蔵することは困難ないし不可能であることを前提とした（前記第５の８（１）イ）上で，ゲート電極側はドレイン電極側よりサージ電圧等の高電圧が掛かる確率が極めて低い（前記第５の８（１）エ【００５４】）ため，ゲート電極の保護素子としてＳｉ系材料のｐｎ接合ツェナーダイオードを同一基板に内蔵することが開示されており，ドレイン電極側の保護素子である当審引用装置発明１のＧａＮ系の整流素子をシリコン基板内に作製することには阻害要因があるというべきである。
　したがって，他の相違点について判断するまでもなく，本願発明１は，当業者が当審引用文献１ないし４及び原査定引用文献１ないし７に記載された事項に基づいて容易に発明をすることができたとはいえない。
２　本願発明２ないし５について
　本願発明２ないし５は，本願発明１の発明特定事項を全て含む従属請求項であることから本願発明１が当審引用文献１ないし４及び原査定引用文献１ないし７に記載された発明に基づいて容易に発明をすることができたものとはいえない以上，本願発明２ないし５も当審引用文献１ないし４及び原査定引用文献１ないし７に記載された事項に基づいて容易に発明をすることができたとは認められない。
３　本願発明６について
（１）本願発明６と当審引用装置発明１の対比
　前記１（１）アないしクを参照すると，本願発明６と当審引用装置発明１は以下のアの点で一致し，以下のイの点で相違する。
　ア　一致点
　シリコン（Ｓｉ）単層で構成された基板と，
　前記基板上に製作され，ゲート端子，ドレイン端子およびソース端子を備える窒化ガリウム（ＧａＮ）半導体デバイスと，
　第１の過渡電圧サプレッサ（ＴＶＳ）構造と，第２の過渡電圧サプレッサ（ＴＶＳ）構造と，
を備え，
　前記第１のＴＶＳ構造が，前記ＧａＮ半導体デバイスの前記ソース端子および前記ゲート端子と電気的に接触し，
　前記第２のＴＶＳ構造が，前記ＧａＮ半導体デバイスの前記ソース端子および前記ドレイン端子と電気的に接触した，
モノリシック集積型半導体アセンブリ。
　イ　相違点
　相違点（１）
　本願発明６では，第１の過渡電圧サプレッサ（ＴＶＳ）構造は，「上面が前記基板の表面に露出するように前記基板内に製作され」ているのに対して，当審引用装置発明１では，二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子ＧａＮ系の整流素子は，「前記基板上に製作され」ている点。
　相違点（２）
　本願発明６では，第２の過渡電圧サプレッサ（ＴＶＳ）構造は，「上面が前記基板の表面に露出するように前記基板内に製作され」ているのに対して，当審引用装置発明１では，ＧａＮ系の整流素子は，「前記基板上に製作され」ている点。
　相違点（３）
　本願発明６では，第１および第２のＴＶＳ構造は，ＧａＮ半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに，パンチスルーモードで動作するように構成されるのに対して，当審引用装置発明１では，特に，過電圧保護素子の動作モードについて明記されていない点。
（２）相違点についての判断
　前記相違点（２）は，前記１（２）の相違点と同様であり，その判断は，前記１（２）と同様である。
　したがって，本願発明６は，本願発明１と同様な理由により，当業者が当審引用文献１ないし４及び原査定引用文献１ないし７に記載された事項に基づいて容易に発明をすることができたとはいえない。
４　本願発明７について
(１）本願発明７と当審引用製造方法発明１の対比
　ア　当審引用製造方法発明１の「シリコン基板」は，通常シリコン単層であるから，当審引用製造方法発明１の「シリコン基板を用意するステップ」は，本願発明７と「シリコン（Ｓｉ）単層で構成された基板を用意するステップ」の点で一致する。
　イ　当審引用製造方法発明１の「ゲート電極」，「ドレイン電極」，「ソース電極」は，各々本願発明７の「ゲート端子」，「ドレイン端子」，「ソース端子」に相当する。
　ウ　当審引用製造方法発明１の「シリコン基板上に，ゲート電極，ドレイン電極，及びソース電極を備えるＨＦＥＴを製作するステップ」は，ヘテロ接合ＦＥＴ（ＨＦＥＴ）として，ＨＥＭＴは代表的な窒化ガリウム半導体デバイスであり，当審引用文献１においてもＨＥＭＴへの適用を示唆しているから（前記第５の８（１）オ参照），前記イを考慮すると，本願発明７の「基板上に，ゲート端子，ドレイン端子およびソース端子を備える窒化ガリウム（ＧａＮ）半導体デバイスを製作するステップ」に相当する。
　エ　当審引用製造方法発明１の「二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子」「を形成するステップ」は，ゲート保護素子はＨＦＥＴのゲート−ソース間の過渡電圧時の保護素子として機能するので，形成される場所に関する後記相違点（１）の点を除き，本願発明７の「第１の過渡電圧サプレッサ（ＴＶＳ）構造を製作するステップ」の点を満たす。
　オ　当審引用製造方法発明１の「ＨＦＥＴと同一のショットキー特性を持つＧａＮ系の整流素子を形成するステップ」は，当該整流素子は，ＨＦＥＴのソース−ドレイン間の過渡電圧時の保護素子として機能するので，形成される場所に関する後記相違点（２）の点を除き，本願発明７の「第２の過渡電圧サプレッサ（ＴＶＳ）構造を製作するステップ」の点を満たす。
　カ　当審引用製造方法発明１の「二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子は，ＨＦＥＴのソース電極およびゲート電極に電気的に接触」は，前記イ，ウ，エを考慮すると，本願発明７の「第１のＴＶＳ構造が，前記ＧａＮ半導体デバイスの前記ソース端子および前記ゲート端子と電気的にカップリングされるステップ」に相当する。
　キ　当審引用製造方法発明１の「ＧａＮ系の整流素子は，ＨＦＥＴのソース電極およびドレイン電極と電気的にカップリングされるステップ」は，前記イ，ウ，オを考慮すると，本願発明７の「第２のＴＶＳ構造が，前記ＧａＮ半導体デバイスの前記ソース端子および前記ドレイン端子と電気的にカップリングするステップ」に相当する。
　ク　当審引用製造方法発明１の「ＨＦＥＴ装置」は，保護素子と被保護素子が同一基板上に集積化された装置であるから，当審引製造方法発明１の「ＨＦＥＴ装置の製造方法」は，本願発明７の「モノリシック集積型半導体アセンブリを作る方法」に相当する。
　とすると，本願発明７と当審引用製造方法発明１は以下のケの点で一致し，以下のコの点で相違する。
　ケ　一致点
モノリシック集積型半導体アセンブリを作る方法であって，
　（ａ）シリコン（Ｓｉ）単層で構成された基板を用意するステップと，
　（ｂ）前記基板上に，ゲート端子，ドレイン端子およびソース端子を備える窒化ガリウム（ＧａＮ）半導体デバイスを製作するステップと，
　（ｃ）第１の過渡電圧サプレッサ（ＴＶＳ）構造，第２の過渡電圧サプレッサ（ＴＶＳ）構造を製作するステップと，
　（ｄ）前記第１のＴＶＳ構造を前記ＧａＮ半導体デバイスの前記ソース端子および前記ゲート端子と電気的にカップリングさせるステップと，
　（ｅ）前記第２のＴＶＳ構造を前記ＧａＮ半導体デバイスの前記ソース端子および前記ドレイン端子と電気的にカップリングさせるステップと，
を含み，
　前記第１及び第２のＴＶＳ構造が，前記ＧａＮ半導体デバイスと電気的に接触し，
　前記第１及び第２のＴＶＳ構造は，前記ＧａＮ半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに，パンチスルーモード，アバランシェモード，またはこれらの組合せで動作するように構成される，
方法。
　コ　相違点
　相違点（１）
　本願発明７では，第１の過渡電圧サプレッサ（ＴＶＳ）構造は，「上面が露出するように前記基板内に製作され」ているのに対して，当審引用製造方法発明１では，二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子は，「前記基板上に製作され」ている点。
　相違点（２）
　本願発明７では，第２の過渡電圧サプレッサ（ＴＶＳ）構造は，「上面が露出するように前記基板内に製作され」ているのに対して，当審引用製造方法発明１では，ＧａＮ系の整流素子は，「前記基板上に製作され」ている点。
　相違点（３）
　本願発明７では，第１および第２のＴＶＳ構造は，ＧａＮ半導体デバイスの両端に印加される電圧がしきい値電圧よりも大きいときに，パンチスルーモード，アバランシェモード，またはこれらの組合せで動作するように構成されるのに対して，引用製造方法発明１では，特に，過電圧保護素子の動作モードについて明記されていない点
（２）相違点についての判断
　前記相違点（２）は，前記１（２）の相違点と同様であり，その判断は，前記１（２）と同様である。
　したがって，本願発明７は，本願発明１と同様な理由により，当業者が当審引用文献１ないし４及び原査定引用文献１ないし７に記載された事項に基づいて容易に発明をすることができたとはいえない。
５　本願発明８ないし１１について
　本願発明８ないし１１は，本願発明７の発明特定事項を全て含む従属請求項であることから本願発明７が当審引用文献１ないし４及び原査定引用文献１ないし７に記載された発明に基づいて容易に発明をすることができたものとはいえない以上，本願発明８ないし１１も当審引用文献１ないし４及び原査定引用文献１ないし７に記載された事項に基づいて容易に発明をすることができたとは認められない。
第７　原査定についての判断
　平成２９年９月２９日付けの補正により，補正後の請求項１，６，７に係る発明は，「上面が前記基板の表面に露出するように前記基板内に製作された」「第２の過電圧サプレッサ（ＴＳＶ）構造」又は「上面が前記基板の表面に露出するように前記基板内に」「第２の過電圧サプレッサ（ＴＳＶ）構造を製作する」という技術的事項を有するものとなった。
　当該各技術的事項は，原査定引用文献１ないし７には記載されておらず，また示唆もされていない。さらに，本願優先日前における周知技術でもない。
　以上から，補正後の請求項１，６，７に係る発明は，原査定引用文献１ないし７に記載された事項に基づいて容易に発明できたものではない。
　また，補正後の請求項２ないし５に係る発明，請求項８ないし１１に係る発明は各々補正後の請求項１，請求項７の内容を全て含む従属請求項であり，請求項１，７が原査定引用文献１ないし７に記載された事項に基づいて容易に発明できたものではない以上，請求項２ないし５に係る発明，請求項８ないし１１に係る発明は，原査定引用文献１ないし７に記載された事項に基づいて容易に発明できたものではない。
　したがって，原査定を維持することはできない。
第８　むすび
　以上のとおり，原査定の理由によって，本願を拒絶することはできない。
　他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。