(57)【要約】本発明は、一つまたは複数の電子デバイスからなる複数のグループの独立制御を可能とする、パラレルパルスコード変調システムを提供する。このシステムは、外部ソースから制御データを受け取るために、制御データの書き込みおよび読み出し可能に構成されたメモリユニットを含む。このシステムは、さらに、制御データをメモリユニットから受け取り、制御データを、データグループを含むシリアルデータストリームに編成するために、メモリユニットに接続されたマルチプレクサを含む。マルチプレクサに接続されたシフトレジスタが、マルチプレクサからシリアルデータストリームを受け取り、それぞれのデータグループをパラレルデータストリーム出力に変換する。それぞれのパラレルデータストリーム出力は、一つまたは複数の電子デバイスからなる特定のグループの制御パラメータを意味する。シフトレジスタおよび一つまたは複数の電子デバイスからなる複数のグループに接続されたラッチは、それぞれのパラレルデータストリーム出力を受け取り、特定のパラレルデータストリーム出力を一つまたは複数の電子デバイスからなる特定のグループに送出する。こうすることによって、一つまたは複数の電子デバイスからなる複数のグループに対する独立制御を提供する。このシステムに組み込まれたロジックシーケンサは、シークエンス信号およびタイミング信号をメモリユニット、マルチプレクサ、シフトレジスタおよびラッチに提供することによって、その動作およびタイミングを制御する。
2007533168.tif 000002
【特許請求の範囲】
【請求項１】
次のものを含む、一つまたは複数の電子デバイスからなる複数のグループを独立に制御することを可能にする、パラレルパルスコード変調システム。
ａ）外部ソースから制御データを受け取るメモリユニットであって、制御データを書き込みまた読み出すことができる、前記メモリユニット；
ｂ）メモリユニットから制御データを受け取り、制御データを、データグループを含むシリアルデータストリームに編成するためにメモリユニットに接続されたマルチプレクサ；
ｃ）マルチプレクサに接続され、マルチプレクサからのシリアルデータストリームを受け取り、それぞれのデータグループを、一つまたは複数の電子デバイスからなる特定のグループのための制御パラメータを意味するそれぞれのパラレルデータストリーム出力に変換するシフトレジスタ；
ｄ）シフトレジスタおよび一つまたは複数の電子デバイスからなる複数のグループに接続されたラッチであって、それぞれのパラレルデータストリーム出力を受け取り、一つまたは複数の電子デバイスからなる対応するグループに対して、特定のパラレルデータストリーム出力を送出することによって、一つまたは複数の電子デバイスからなる複数のグループを独立に制御するための、前記ラッチ；および
ｅ）メモリユニット、マルチプレクサ、シフトレジスタおよびラッチに対して、シーケンス指令とタイミング信号を供給するためのロジックシーケンサ。
【請求項２】
制御データが複数のバイナリワードを含み、複数のバイナリワードのそれぞれは、一つまたは複数の電子デバイスからなる特定のグループの所望の動作レベルを規定する複数のバイナリデータビットを含む、請求項１に記載のパラレルパルスコード変調システム。
【請求項３】
電子デバイスが光放出素子であり、所望の動作レベルは所望の照明レベルを表わすものである、請求項２に記載のパラレルパルスコード変調システム。
【請求項４】
メモリユニットが、ファーストインファーストアウトメモリである、請求項１に記載のパラレルパルスコード変調システム。
【請求項５】
メモリユニットが、デュアルポートのランダムアクセスメモリであり、同時に読み書き動作が行えるものである、請求項１に記載のパラレルパルスコード変調システム。
【請求項６】
マルチプレクサが、それぞれのバイナリワード内のバイナリデータビットの有意性に基づいて、複数のバイナリワードをシリアルデータストリームに編成するものである、請求項２に記載のパラレルパルスコード変調システム。
【請求項７】
それぞれのバイナリワード内のバイナリデータビットの減少する有意性に基づいて、バイナリワードがシリアルデータストリームに編成されるものである、請求項６に記載のパラレルパルスコード変調システム。
【請求項８】
それぞれのパラレルデータストリーム出力が、複数のバイナリデータビットを含み、特定のパラレルデータストリーム出力を一つまたは複数の電子デバイスからなる対応するグループに送出する際に、連続するそれぞれのバイナリビットの送出の間に既定の長さの時間遅れを設けるものである、請求項１に記載のパラレルパルスコード変調システム。
【請求項９】
既定の長さの時間が、パラレルデータストリーム出力におけるそれぞれのバイナリービットを送信した後に逐次的に減少していくものであり、既定の出力は、次のパラレルデータストリーム出力を送出するためにリセットされる、請求項８に記載のパラレルパルスコード変調システム。
【請求項１０】
バイナリデータビットが割り当てられた有意性を有しており、既定の長さの時間が、特定のバイナリーデータビットの有意性に基づいている、請求項８に記載のパラレルパルスコード変調システム。
【請求項１１】
特定のパラレルデータストリーム出力中のそれぞれのバイナリデータビットを送信した後に、既定の長さの時間が２で除算される、請求項１０に記載のパラレルパルスコード変調システム。
【請求項１２】
シフトレジスタが追加の複数のシフトレジスタとデイジーチェイン形式で接続されており、それぞれのシフトレジスタは対応するラッチに接続されており、それぞれのラッチは一つまたは複数の電子デバイスからなる対応する複数のグループに接続されており、マルチプレクサによるシリアルデータストリーム出力が逐次的にそれぞれのシフトレジスタに送信される、請求項１に記載のパラレルパルスコード変調システム。
【請求項１３】
次のステップを含む方法によって、一つまたは複数の電子デバイスからなる複数のグループを独立に制御することを可能にする方法。
ａ）外部ソースからメモリユニットによって制御データを受け取り、該メモリユニットに制御データを書き込む；
ｂ）該制御データをメモリユニットから読み出し、該制御データをマルチプレクサに送信する；
ｃ）マルチプレクサにより、該コントロールデータをデータグループを含むシリアルデータストリームに編成する；
ｄ）それぞれのデータグループを、それぞれが一つまたは複数の電子デバイスからなる特定のグループのための制御パラメータを意味する複数のパラレルデータストリーム出力に変換する；
ｅ）それぞれのパラレルデータストリーム出力を一つまたは複数の電子デバイスからなる対応するグループに送信する。
【請求項１４】
制御データが複数のバイナリワードを含み、バイナリワードのそれぞれは、一つまたは複数の電子デバイスからなる特定のグループの所望の動作レベルを規定する複数のバイナリデータビットを含むものである、請求項１３に記載の方法。
【請求項１５】
電子デバイスは光放出素子であり、所望の動作レベルは所望の発光レベルを意味するものである、請求項１４に記載の方法。
【請求項１６】
メモリユニットへの制御データの書き込みと、メモリユニットからの制御データの読み出しが、同時に実行される、請求項１３に記載の方法。
【請求項１７】
制御データを編成するステップが、それぞれのバイナリワードにおけるバイナリデータビットの有意性に基づいて、複数のバイナリワードをシリアルデータストリームに編成することを含む、請求項１４に記載の方法。
【請求項１８】
それぞれのバイナリワードにおけるバイナリデータビットの減少する有意性に基づいて、バイナリワードがシリアルデータストリームに編成される、請求項１７に記載の方法。
【請求項１９】
それぞれのパラレルビットストリーム出力が複数のバイナリデータビットを含み、それぞれのパラレルデータストリーム出力を送信するステップが、それぞれのバイナリデータビットの送信の間に既定の長さの時間遅れを含む、請求項１３に記載の方法。
【請求項２０】
既定の長さの時間が、パラレルデータストリーム出力におけるそれぞれのバイナリービットを送信した後に逐次的に減少していくものであり、既定の出力は、次のパラレルデータストリーム出力を送信するためにリセットされる、請求項１９に記載の方法。
【請求項２１】
バイナリデータビットが割り当てられた有意性を有しており、既定の長さの時間が、特定のバイナリデータビットの有意性に基づいている、請求項１９に記載の方法。
【請求項２２】
特定のパラレルデータストリーム出力中のそれぞれのバイナリデータビットを送信した後に、既定の長さの時間が２で除算される、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に複数の発光素子を、それぞれ単独に、またはいくつかの素子をグループとして制御するための装置および方法に関する。
【背景技術】
【０００２】
最近の半導体発光ダイオード（ＬＥＤ）および有機発光ダイオード（ＯＬＥＤ）の開発の進展は、これら固体素子を、たとえば建築用、演芸用および道路用照明等の一般の照明装置に用いるのに適するものとした。そのようなものとして、これら素子は白熱灯、蛍光灯および強力放電灯等の光源に対する競争力を増してくるようになってきた。
【０００３】
ＬＥＤの利点は、ターンオン時間およびターンオフ時間が、典型的なもので１００ナノ秒以下であるという点である。それゆえに、ＬＥＤの平均照明強度は、時間平均した照明強度が、図１に２５％、５０％および１００％の３種が例示されているＰＷＭのデューティー比に線形に比例するものである、定電流電源を使用したＬＥＤ駆動電流のパルス幅変調（ＰＷＭ)を行うことによって、制御することができる。この技術は、米国特許第４，０９０，１８９号に開示されており、また、単色のＬＥＤについて検討したものが、「Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ  Ａｐｐｌｉｃａｔｉｏｎｓ  Ｍａｎｎｕａｌ」１９７７年Ｇａｇｅ，Ｓ．，Ｍ．Ｍｏｄａｐｐ，Ｄ．ＥｖａｎｓおよびＨ．Ｓｏｒｅｎｓｏｎ著、ＮｅｗＹｏｒｋ，ＮＹ，ＭｃＧｒａｗ−ＨｉｌｌＢｏｏｋＣｏｍｐａｎｙ、に開示されている。
【０００４】
Ｗ．Ｈｏｗｅｌｌのウェブドキュメント「Ａ  Ｂｒｉｅｆ  Ｈｉｓｔｏｒｙ  ｏｆ  ＬＥＤ  Ｌｉｇｈｔｉｎｇ」Ｍｉｄｄｅｌｓｅｘ，ＵＫ：Ａｒｔｉｓｔｉｃ  Ｌｉｃｅｎｓｅ  Ｉｎｃ．，２００２  によれば、１９７９年にＪ．Ｌａｉｄｍａｎが、ＳｏｕｎｄＣｈａｍｂｅｒという企業のために複数の単色ＬＥＤのためのＰＷＭに基づいたコントローラーを用いた製品を開発した。同様の複数の単色ＬＥＤを用いるＰＷＭに基づいた制御方法と装置が、その後米国特許第４，８４５，４８１号に開示された。これらの発明によれば、異なった照明強度の単色を光学的に混合することによって本質的に無限の種類の色を得ることができる。
【０００５】
今日では、ＰＷＭが、電流制限抵抗のパワーロス、ＬＥＤアレーの均等でない照明強度や見て分かるほどの色ずれによる悪影響なしに、壱千対一（１０００：１）またはそれ以上の線形制御範囲をもたらすが故に、ＬＥＤの照明強度制御のために典型的に好んで用いられる方法である（Ｚｕｋａｕｓｋａｓ，Ａ．、Ｍ．Ｓ．ＳｃｈｕｒおよびＲ．Ｃａｓｋａ，２００２、Ｉｎｔｒｏｄｕｃｔｉｏｎ  ｔｏ  Ｓｏｌｄ−Ｓｔａｔｅ  Ｌｉｇｈｔｉｎｇ．  ＮｅｗＹｏｒｋ，ＮＹ：Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ，第１３６ページ）。制御に用いられるＰＷＭ信号は、好ましくは、マイクロコントローラと付随する周辺機器とによって発生される。
【０００６】
しかしながら、ＰＷＭ制御信号をハードウェアにおいて実現するにはいくつかの実装上の困難さが存在する。たとえば、殆どのマイクロコントローラは、１個から４個のＰＷＭチャネルをオンチップで提供しており、これらは、照明強度をそれぞれの色について制御しなければならない。たとえば赤、緑、青そして場合によってはアンバーといった、３色または４色のＬＥＤの組み合わせを使用する光源装置に適するものである。しかしながら、ある利用においてはそれぞれのＬＥＤまたはＬＥＤ群を制御するために、より多くのＰＷＭチャネルを必要とするかもしれない。
【０００７】
この形式の制御を必要とするひとつの適用例は、個々のＬＥＤが直接見える照明装置である。現行のＬＥＤ製造プロセスでは、製造される個々のＬＥＤは、同じ一定値の駆動電流であっても、照明強度が広い範囲にばらつく。ＬＥＤ製造業者はこの問題に、「ビニング」すなわち照明強度を含むＬＥＤの性能特性の類似したものを揃えるやりかたで、対処している。しかしながら、それぞれ性能を揃えたとされる一区分（ｂｉｎ）内において、照明強度は典型的には３０％のばらつきがある（たとえば、Ｌｕｍｉｌｅｄｓ  Ｌｉｇｈｔｉｎｇ，２００２、Ａｐｐｌｉｃａｔｉｏｎ  Ｂｒｉｅｆ  ＡＢ２２−Ｌｕｘｅｏｎ  Ｐｒｏｄｕｃｔ  Ｂｉｎｎｉｎｎｇ  ａｎｄ  Ｌａｂｅｌｉｎｇ，  Ｓａｎ  Ｊｏｓｅ，ＣＡ；Ｌｕｍｉｌｅｄｓ  Ｌｉｇｈｔｉｎｇ，  ＬＬＣ）。見え具合が重要な応用分野では、照明装置製造業者に対して単一の区分内における、そろった強度のＬＥＤを選択するように要求するであろう。あるいは、照明装置製造業者は、ＰＷＭ技術を用いてそれぞれのＬＥＤの強度を独立に制御することができるが、その場合には、独立した一つずつのＰＷＭチャネルが、それぞれのＬＥＤまたはＬＥＤ群のために、必要である。
【０００８】
もう一つの適用例は、建築における、近接配置されたＬＥＤの列が、天井に近いところの壁を照らす、というコーブ照明である。そのような列の長さは数メートルから数十メートルになることもある。これらのＬＥＤは、照明強度を個別にもしくは群に分けて制御をするけれども、マイクロコントローラーと付随するプロセッサ間通信ハードウエアの数を最小限とすることが経済的に有利である。
【０００９】
更にもう一つの、個別のＬＥＤまたはＬＥＤ群の制御が必要な適用例は、複数の単色ＬＥＤが直線列または幾何学的にパターン配列し、照明強度および／または色のパターンが変化するように、それぞれのＬＥＤまたはＬＥＤ群が照明強度を動的に変更する場合である。このような適用には、「マーキーライティング」または「チェイスライティング」と称される演芸用の照明システムが含まれうる。
【００１０】
個別ＰＷＭ制御集積回路（ＩＣ）が、マイクロコントローラと通信する独立したチャネル数４８のものまで、上記の用途のために商業的に入手可能である。これらＩＣの例として、ＬＥ７１Ｄ１０４８ＰＷＭコントローラ（Ｌｏｇｉｃ  Ｄｅｖｉｃｅ  Ｔｅｃｈｎｏｌｏｇｙ，２００３、ＬＥ７１Ｄ１０４８−４８Ｏｕｔｐｕｔ  ＬＥＤ  Ｄｒｉｖｅｒ／１０  Ｂｉｔ  ＰＷＭ  Ｃｏｎｔｒｏｌｌｅｒ（Ｐｒｏｄｕｃｔ  ｄａｔａ  ｓｈｅｅｔ））、およびＳＬ７０Ｄ０９４８ＰＷＭコントローラ（Ｓｙｓｔｅｍ  Ｌｏｇｉｃ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＳＬ７０Ｄ０９４８−４８Ｏｕｔｐｕｔ  ＬＥＤ  Ｄｒｉｖｅｒ／９ＢｉｔＰＷＭＣｏｎｔｒｏｌｌｅｒ，（Ｐｒｏｄｕｃｔ  ｄａｔａ  ｓｈｅｅｔ））があげられる。そのほかに、たとえばプログラムできる集積回路（ＦＰＧＡ）を用いたり、多量に製造する場合には特定用途集積回路（ＡＳＩＣ）を用いて、カスタムＰＷＭ制御装置を構成することが可能である。
【００１１】
しかしながらこれらの装置には、２つの共通した問題点がある。第一に、最大１２８ピンとなる物理的に大きなデバイスとなってしまい、たとえば高価な多層プリント回路基板によって解決する以外にＰＷＭ信号をＬＥＤドライバに配線することが困難であることである。そして第二に、このデバイスは概して熱拡散能力が限られており、そのことが、ＰＷＭ制御装置から離れたところにＬＥＤを位置させる場合に、追加的なＰＷＭチャネル様の回路ドライバを必要とさせるかもしれないことである。
【００１２】
一例として、ＰＷＭ制御信号は汎用マイクロコントローラを用いたファームウエアにより構成することが出来る。しかしながら、視認可能なフリッカーがＬＥＤによる照明に含まれてしまうのを避けるために、ＰＷＭ信号周波数は通常、最低でも１００Ｈｚ、望ましくはそれより高くあるべきである。そんな具合で、この要求は、マイクロコントローラ（通常２０ＭＨｚクロックのＣＰＵを有する）上に、それぞれのチャネル用の特別のハードウエアタイマーを用意することなしに、１個か２個以上のチャネルを設けることを非現実的なものとする。
【００１３】
それゆえ、ＬＥＤドライバへ制御信号を導くための高価な多層回路基板を必要とせず、複数の制御信号を発生させることができる単純なハードウエア回路のはっきり特定できる必要性が存在する。
【００１４】
音声とデータの通信の分野においては、ＰＷＭに対する良く知られた代替手段はパルスコード変調（ＰＣＭ）である。この技術は、もともとは音声電話技術において開発されたものであり、米国特許第２，２７２，０７０号に開示されている。その当初の態様は、アナログ信号が定期的にサンプルされ、デジタル符号で表現されるものである。しかしながらＰＷＭと異なり、デジタル信号のオン時間平均とアナログ入力信号との線形関係は存在しない。結果として、従来のＰＣＭ技術をＬＥＤ駆動電流に用いることには、見たところ利点は無いように思われるであろう。
【００１５】
しかしながら、ＬＥＤの制御用として、ＰＷＭに対して競争力があると思われるＰＣＭの派生物の一つがある。ウェブドキュメント「Ａｐｐｌｉｃａｔｉｏｎ  Ｎｏｔｅ  ０１１：Ａｎ  Ｏｖｅｒｖｉｅｗ  ｏｆ  ｔｈｅ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｒｉｖｅ  Ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  Ｉｎｔｅｎｓｉｔｙ  Ｃｏｎｔｒｏｌ  ａｎｄ  Ｃｏｌｏｕｒ  Ｍｉｘｉｎｇ  ｏｆ  Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｌｉｇｈｔ  Ｓｏｕｒｃｅｓ  Ｓｕｃｈ  Ａｓ  ＬＥＤｓ  ａｎｄ  ＬＥＰｓ」、２００２、の中で、ハウエル（Ｗ．Ｈｏｗｅｌｌ）は、彼が「ビット角変調（Ｂｉｔ  Ａｎｇｌｅ  Ｍｏｄｕｌａｔｉｏｎ）」またはＢＡＭと呼ぶものを提案している。同氏は、この技術を、本質的にはＬＥＤを「必要な強度値を定義するバイナリワードであるパルス列によって駆動する」ものであって、「それぞれのパルス列のビットはそのビットの意味するところにより定義された率で引き伸ばされたものである。」１６個の離散的信号レベルを特定する、ＰＷＭによる信号とＢＡＭによる信号を対比した例が第２図に示されている。
【００１６】
ハウエルは、次の例によって、ＢＡＭがマイクロコントローラのリソースの利用において最も効率的であると記載している：「８ビットの段階を有する１００ＨｚのＰＷＭ信号を発生するマイクロプロセッサは、出力を３９マイクロセカンド毎に処理する必要があり、出力サイクルの１サイクル毎に合計２５６回の処理が必要である。これと比較すると、８ビットの段階を有する１００ＨｚのＢＡＭ信号の場合、出力をサイクルの開始から８回、すなわち、５０００μｓｅｃ、２５００μｓｅｃ、１２５０μｓｅｃ、６２５μｓｅｃ、３１２μｓｅｃ、１５６μｓｅｃ、７８μｓｅｃ、３６μｓｅｃの時だけ処理すればよい。」同氏はこのことがＰＷＭと比較して必要処理パワーの８００％削減を意味すると主張している。
【００１７】
上記のように、ＢＡＭはハードウエアによるＰＷＭチャネルを持たないマイクロコントローラを使用するときや、たとえばＬＥＤドライバの制御に加えて他のタスクを実行することや、ホストコントローラとの信号の授受を、更におこなうマイクロコントローラを使用する場合に有効である。しかしながら、これは、単独のマイクロコントローラで複数のＬＥＤを独立に制御するという課題をこなすものではない。ファームウエアＢＡＭの適用には、同等のＰＷＭを利用した場合よりもずっと少ない処理パワーしか要求されないのは事実であるが、その場合でも、マイクロコントローラは、ハウエルの例では最短周期が３９μ秒であった、ハードウエアタイマに応答しなければならない。命令周期が２００ナノ秒（２０ＭＨｚクロック使用）の典型的なマイクロコントローラの使用を仮定すると、独立したＢＡＭチャネルの数が２０程度以上となると、制御は困難となる。
【００１８】
更に、ハウエルの例を考慮すると、殆どの照明用途のＬＥＤドライバにおいて、ＬＥＤ発光強度を下げたときの目に見えるフリッカを避けるためには、２００Ｈｚで１０ビットの分解能が要求されるから、上記の例でも幾分楽観的に思われる。この典型的な要請の結果、最小のＢＡＭパルス幅は５μ秒に減少され、おなじ２０ＭＨｚクロックの場合でＢＡＭチャネルの数も４に減少される（この場合、マイクロプロセッサは、その殆どの処理時間を、ハードウエアタイマの割り込み対処とＢＡＭ出力信号の制御に費やすことを想定している。）
【００１９】
たとえば、仮にマイクロコントローラが独立に１２８個のＬＥＤドライバを独立に制御できるとすると、マイクロコントローラからの物理的な制御信号線の数を、一つまたは二つの８ビットデジタル出力ポートに相当する、８または１６に制限することが望ましい。それゆえに、信号源たるマイクロコントローラとＬＥＤドライバとの物理的な接続の数が少なくて済むような、多数のＬＥＤまたはＬＥＤ群を制御できる装置および方法の明白な必要性が存在している。
【００２０】
この背景情報は、出願人が本発明にとって最適であると信じる公知情報を提示するものである。上記したどの情報も、本願発明に対する従来技術を構成するとの承認を与えることを意図するものではない。
【発明の開示】
【００２１】
本発明の一つの目的は、パラレルパルスコード変調のシステムとその方法を提供することである。本発明の一つの態様においては、一つまたは複数の電子デバイスの複数のグループを独立に制御することのできる、以下のものからなるパラレルパルスコード変調システムが提供される。外部ソースから制御データが入力され、入力された制御データを書き込み、また読み出すことができるメモリユニット。メモリユニットから制御データを受けるためにメモリユニットに接続され、制御データをデータ群のシリアルデータ列に調製するマルチプレクサ。マルチプレクサに接続され、マルチプレクサからのシリアルデータストリームを受け、それぞれのデータ群を、一つまたは複数の電子デバイス群にそれぞれ対応した制御パラメータを意味するそれぞれのパラレルデータストリーム出力に変換するシフトレジスタ。シフトレジスタおよび一つまたは複数の電子デバイスに接続され、パラレルデータストリーム出力を受けて、それぞれのパラレルデータが対応する特定の一つまたは複数のデバイスに対してパラレルデータストリームを出力することによって、一つまたは複数の電子デバイス群を独立に制御するための、ラッチ。メモリユニット、マルチプレクサ、シフトレジスタおよびラッチに対して、シーケンス指令とタイミング信号を供給するための一つのロジックシーケンサ（ｌｏｇｉｃ  ｓｅｑｕｅｎｃｅｒ）。
【００２２】
本発明のもう一つの態様においては、一つまたは複数の電子デバイスの、複数のグループを独立に制御することのできる、以下のステップからなる制御方法が提供される。制御データを外部ソースからメモリユニットが受け、該制御データを該メモリユニットに書き込む。該制御データをメモリユニットから読み出しマルチプレクサに送信する。マルチプレクサによって、受信した制御データをデータ群からなるシリアルデータストリームに編成する。それぞれのデータ群を、それぞれのパラレルデータストリーム出力が、一つまたは複数の電子デバイスからなる特定のグループのための制御パラメータを表している、一群のパラレルデータストリーム出力に変換する。こうすることによって、一つまたは複数の電子デバイスからなる複数のグループを独立に制御することを実現する。
【００２３】
発明の詳細な説明
定義
用語「光放出素子」は、電位差をかけられたり、電流が流れたりした時に可視光領域の電磁輻射を放出する、たとえば、すぐ理解できるように半導体や有機発光ダイオード（ＬＥＤ）や他の類似のデバイスのような、いかなるデバイスをも意味し、その励起の制御に必要とされるいかなる駆動電子回路をもが含まれてよい。この分野の通常の知識を有する者であれば容易に理解できるであろうが、一つの光発光素子は、電磁輻射の可視光領域のものを放出する代わりに、赤外領域や紫外領域のような、他のいかなるスペクトル領域の電磁輻射を放出する素子に置き換えることができる。
【００２４】
用語「ワード」は、デジタル信号を表す複数の２進コードのビットによる組を意味する用語として使用される。
用語「ランダムアクセスメモリ」または「ＲＡＭ」は、セルの集合体およびそれらセルに情報を出し入れするのに必要な付随的回路であるメモリユニットを構成する、いかなる回路をも意味するものとして、相互に置き換え可能な用語として用いられる。これらのメモリセルは、情報を転送し出し入れするめに、メモリユニット内のいずれのランダムな位置の所望のセルにもアクセスできるようになっている。いかなるタイプのメモリユニットでも、一つのＲＡＭブロックを置き換えることができることはこの分野の通常の知識を有する者には理解されるであろう。
【００２５】
用語「ファーストインファーストアウトメモリ」または「ＦＩＦＯ」は、最初にメモリに書き込まれたデータが最初に読み出され、その次に書き込まれたデータがその次に読み出されるという具合に、最も古いプログラムの作業要求を最初に処理することができるメモリユニットを構成する、いかなる回路をも意味するものとして、相互に置き換え可能な用語として用いられる。ＦＩＦＯは、複数のＲＡＭブロックと、ＲＡＭに書き込まれ、またＲＡＭから読み出されているＲＡＭ内のワードのそれぞれを識別するための、読み出し書き込みアドレス生成器とからなる。ＦＩＦＯとして、他の態様も可能であることは、この分野の通常の知識を有する者には理解されるであろう。たとえば、内部または外部ＲＡＭを伴うマイクロコントローラや、プログラム可能ゲートアレイ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ。ＦＰＧＡ）も、プログラムすることによってハードウエアＦＩＦＯをエミュレートすることができる。
【００２６】
用語「マルチプレクサ」または「ＭＵＸ」は、受信したデータを特定の順序に揃えたシリアルビット列に調製する、いかなる回路をも意味するものとして、相互に置き換え可能な用語として用いられる。ＭＵＸは、入力データの特定のビットを選択し、特定の順序にして出力するためのスイッチと、ある時点でデータのどの部分のビットが選択されるのかを特定するシーケンスアドレス生成器とからなる。
【００２７】
用語「シフトレジスタ」は、シリアルデータ入力を受け入れ、そのデータをシフトし、一つまたは複数のパラレルデータストリームとして出力することができる、いかなる回路をも意味する用語として用いられる。
用語「ラッチ」は、入力されたデータを、他のデータを入力し保持するように指令されるときまで保持し、出力として供給することができる、いかなる回路をも意味する用語として用いられる。
【００２８】
他に定義がなされる場合以外は、ここにおいて用いられるすべての科学技術的用語は、この発明が属する技術分野における通常の知識を有する者が共通に理解していると同じ意味をもつものとして使用される。
【００２９】
本願発明の高度に模式的な図面は第３図に示されている。本願発明のパラレルパルスコート変調システム１００が、信号源と光放出素子との接続線の数を減らして、信号源からの制御信号を用いて半導体または有機発光ダイオード（ＬＥＤ）のような光放出素子の一つまたは複数の群を独立に制御することを可能にしている。このようにして、一つまたは複数の光放出素子群の制御が、マルチレイヤーのプリント基板を必要とすることなしに可能となる。
【００３０】
本発明の一つの態様においては、パラレルパルスコード変調システム１００は、Ｎワードのバイナリデータをマイクロコントローラ、ホストコンピュータまたはデジタル通信システムのような外部ソース１０から受信する。ここにおいてＮは、制御されるべき光放出素子群２００の数である。Ｎ個のワードのそれぞれは、Ｍビットのバイナリデータからなり、それぞれのＭビットデータは特定の光放出素子または素子群の、所望放出強度を表すものである。
【００３１】
第４図は、本発明の一つの態様を示しており、外部信号源からのＮ個のワードがＮ個のＬＥＤドライバチャネルを制御する。Ｍビットのそれぞれのワードがそれぞれ特定のＬＥＤドライバチャネルに駆動される特定のＬＥＤまたはＬＥＤ群の光強度を表すバイナリデータであるＮ個のワードは、一つのファーストインファーストアウトメモリ（ＦＩＦＯ）１２に入力される。
【００３２】
この態様においては、ＦＩＦＯメモリ１２は、それぞれＮ個のＭビットワードを記憶することができる、少なくとも二つのブロックのデュアルポートランダムアクセスメモリ（ＲＡＭ）１４からなる。逐次書き込みアドレス生成器１６とシーケンシャル読み出しアドレス生成器１８が、ＲＡＭ１４に書き込むべきワード、また、読み出すべきワードをそれぞれ特定する。外部データソース１０からデータライン３４を経てデータのそれぞれのワードがＦＩＦＯ１２に入力される際に、書き込みライン３６が外部データソースによってパルス励起される。この動作によって、その時アドレス指定されているＲＡＭロケーションにワードデータが書き込まれ、そして、書き込みアドレス生成器１６は、次に書き込むべきワードデータのためのＲＡＭロケーションを指定するために、アドレスを増加単位（Ｍｏｄｕｌｏ）２Ｎに増加させる。
【００３３】
ＲＡＭ１４の内容は、そのＲＡＭが書き込まれる動作をおこなっているときも、非同期的に読み出すことができる。ロジックシーケンサ２０によって読み出しラインがトグルされると、読み出しアドレス生成器１８が単位増加（Ｍｏｄｕｌｏ）Ｎ分だけ増加され、次のＲＡＭロケーションを指定し、そのロケーションに記憶されているワードデータがデータライン４０に出力される。
【００３４】
動作中は、Ｎワードのデータが、ＦＩＦＯ１２に、毎秒Ｐ回の割合で繰り返し入力され、ここにおいてＰは、たとえば１００ないし３００とすることができるので、ちらつきを視認されることのない、スムーズな光放出素子の光強度調節を提供する。繰り返しＮ個のワードを入力する、繰り返しのそれぞれを、以下「１サイクル」と称する。
【００３５】
上述したように、ＦＩＦＯ１２は、どの時点においても、Ｍビットデータからなるワード２Ｎ個を入力され、デュアルポートＲＡＭ１４に記憶しておくことができる。それゆえに、ＲＡＭ１４に記憶されたデータの読み出しは、外部データ源１０によって書き込まれるデータに対して、１サイクルだけ遅延したものになる。このようにして、現サイクルのデータは、次のサイクルのために書き込まれつつあるデータとは非同期的に読み出されることができる。即ち、たとえば、各偶数サイクルにおいては、ＲＡＭのロケーション１ないしＮの内容は、ロケーションＮ＋１ないし２Ｎの内容が書き込まれつつある間に読み出されるように、また奇数サイクルにおいてはその逆に、することができる。また、ロジックシーケンサ２０は、制御ライン４２をトグルし、ＲＡＭ１４の第一ブロックと第２ブロックのどちらがアクセスされるのかを決定する。ＦＩＦＯ１２はそれゆえに、外部データソース１０から入力されたデータのバッファという追加的役割りも果たす。更に加えて、ロジックシーケンサ２０による繰り返し行われる読み出しライン３８の励起により、デュアルポートＲＡＭの内容が、データを入力した順番の通りに何度も読み出されることを可能にする。
【００３６】
ＦＩＦＯ１２の出力は、ＦＩＦＯ１２から読み出されたワードデータをシリアルのビットストリームに調製するＭ：１デジタルマルチプレクサ（ＭＵＸ）２２の入力に接続される。ＭＵＸ２２は逐次アドレス生成器２４とＭ回路（Ｍ−ｗａｙ）スイッチ２６とからなる。ロジックシーケンサ２０は、制御ライン４４を介してアドレス生成器２４に接続されている。ロジックシーケンサ２０による制御ライン４４のトグルがアドレス生成器２４を単位（Ｍｏｄｕｌｏ）Ｍだけ減少させる。アドレス生成器２４がＭ回路（Ｍ−ｗａｙ）スイッチ２６に対して指定しているアドレスに従って、入力ワードの第１ビットから第Ｍビットの値がＭＵＸ２２から出力される。
【００３７】
ＭＵＸ２２の出力は、データライン４６によって、Ｎビットのシリアル−パラレルシフトレジスタ２８の入力に接続されており、ＭＵＸ２２から入力された時点では基本的にそれぞれのワードのＭ番目のビットを保持しているシフトレジスタが、ワードをシフトしてゆき、それぞれのワードをパラレルフォーマットで出力する。次に示す態様のように、全体としてＮビットの容量となる複数のシフトレジスタを使用することも可能である。ロジックシーケンサ２０が、レジスタ中のそれぞれのワードのビットをシフトしてゆくためのパルスを与えるクロック信号を供給するために、読み出しライン３８を介してシフトレジスタ２８に接続されている。
【００３８】
シフトレジスタ２８のＮ個のデジタル出力は、シフトレジスタから受け取ったデータを次の一組のデータを受け取るまでの間保持するＮビットラッチ３０のＮ個の入力に、データ線４８を介して接続されている。ロジックシーケンサ２０は、制御ライン４４を介してラッチ３０に接続されており、ラッチ３０がデータライン４８を介して各ビットを受け取ることができるようにパルス信号を与える。ラッチ３０のＮ個の出力はＮ個のＬＥＤドライバ３２にデータ線５０を介して接続されており、一つのＬＥＤまたはＬＥＤ群が接続されたドライバを励起、非励起の状態に駆動する。
【００３９】
ロジックシーケンスとタイミング
ロジックシーケンサ２０は、本発明にしたがって定義された動作が実行される順序と時間とを、基本的に定義する。それは外部データソース１０と制御ライン５２を介して同期させることができる一つのプログラマブルタイマを構成する。この制御ラインは、各サイクルの開始時にパルス励起される。外部データソース１０はその後逐次的に、Ｎ個のワード全てが次のサイクルの開始の前に出力されてしまうという条件の下で、Ｎ個のワードを毎秒Ｐ回の割合で、ＦＩＦＯ１２に出力する。この条件は、それぞれのサイクルに含め得るワードの数に課せられる上限値を規定するが、この値はシステムが用いるクロックスピードにも依存するものである。
【００４０】
各サイクルの開始時点（最初のサイクルによって最初のＮ個のワードがＦＩＦＯ１２に書き込まれてしまった後の）においては、逐次的にＮ個のワードをＦＩＦＯ１２からＭＵＸ２２に転送するために、ロジックシーケンサ２０は、読み出しライン３８を繰り返しパルス励起する。本発明のビット角変調（ＢＡＭ）が行われる一つの態様においては、アドレス生成器２４はそれぞれのワードの中で最も大きい単位を表すビットを選択するようにされる。各ワードのＭ番目のビットがシフトレジスタ２８に出力される。制御ライン４２はＲＡＭ１４の適切なブロックにアクセスするようにセットされ、たとえば第２のサイクルではブロック１にアクセスするようにされる。読み出しライン３８がパルス励起されると、読み出しラインはシフトレジスタ２８に対してもクロックにパルスを与え、レジスタ内のビットは逐次的にシフトしてゆく。一つのシフトレジスタ２８は、出力されるべきそれぞれのＮ個のワードの最初のビットを記憶しており、ロジックシーケンサ２０が制御ライン４４をパルス励起して、データライン４８を介してそれぞれのビットをラッチ３０が受け取ることを可能にする。そしてそれらのビットはデータライン５０を介してＬＥＤドライバ３２に出力される。制御ライン４４のトグル動作は、次の最大の単位を表すビットを選択するために、同時にＭＵＸのアドレス生成器２４もインクリメントする。それゆえに、たとえば仮にビットＭが最も大きい単位を表すビットであって、ビットＭに次いで大きな単位を表すビットがビットＭ−１であるとすると、全てのワードにおいて、ビットＭには、さらにＭ−１、Ｍ−２等が続いてゆくことになる。
【００４１】
ＢＡＭが行われる本発明のこの態様においては、最も大きい単位を表すビットを考慮すると、ロジックシーケンサ２０のタイミングは、制御ライン４４のパルス励起が１／（２Ｐ）だけ遅らせたものとなるようにプログラムされる。  このようにして、最大の単位を表すビットは、基本的にこの期間だけ引き延ばされる。この引き延ばし時間中に、ロジックシーケンサ２０は読み出しライン３８を繰り返しパルス励起し、Ｎ個のワードをＦＩＦＯ１２からＭＵＸに逐次的に転送する。この引き延ばし時間が経過すると、ロジックシーケンサ２０は再び制御ライン４４をパルス励起し、各ビットがラッチされＬＥＤドライバ３２へと出力される。
【００４２】
このプロセスはＭ回繰り返され、タイマー引き延ばし時間は毎回半分にされるので、それぞれのビットは、必要な強度値を定義する比率分だけ引き延ばされる。このようにして、ＢＡＭにおいては、ロジックシーケンサ２０のタイミングが［数式：（１／（２ｉ＊Ｐ））＝２のｉ乗掛けるＰ分の１］の間だけ、延ばされるようにプログラムされており、ここにおいて「ｉ」はあるビットが表す単位の大きさを意味している。たとえば「ｉ」が１であるとは、あるワードにおける最も大きい単位を意味するビットのことであり、「ｉ」が２であるとは、２番目に大きい単位を表すビットである、という意味である。２番目に大きい単位を表すビットの場合、遅延は１／（４Ｐ）に等しくなる。このようにして、外部データソース１０から受け取られたＮ個のワードが、それぞれのＬＥＤドライバへと転送されるためのＢＡＭのビットストリームに変換される。
【００４３】
シフトレジスタ２８内のそれぞれのワードの最後のビットを選択しラッチ３０、またさらにその先のＬＥＤドライバ３２に転送を完了したならば、最初のサイクルが完了したことになる。制御ライン４２は次に、上記した全プロセスを次のサイクルで実行することを準備するために、次のサイクル用のＮ個のワードからなる、ＲＡＭ１４のもう一つのブロックを選択するようにトグルされる。
【００４４】
第５図は、本発明の上記態様のプロセスフローの概略図である。「ｘ」の値は、それぞれの制御ビットの引き伸ばされた時間を規定する値であり、ＢＡＭの場合その値は２のｉ乗に等しいが、ＰＣＭの場合「ｘ」は定数とすることができる。
【００４５】
更に、上記プロセスは、一例として擬似コード（ｐｓｅｕｄｏｃｏｄｅ）によって、次のように表される。
ＤＯ  ＦＯＲＥＶＥＲ
Ｒｅａｄ  Ｎ  ｗｏｒｄｓ  ｄａｔａ  ｉｎｔｏ  ＦＩＦＯ１２
Ｓｅｔ  ＭＵＸ  ２２  ｂｉｔ  ｓｅｌｅｃｔ  ａｄｄｒｅｓｓ  ｔｏ  Ｍ
ＦＯＲ  ｉ＝１  ｔｏ  Ｍ
ＦＯＲ  ｊ＝１  ｔｏ  Ｎ
Ｏｕｔｐｕｔ  ｄａｔａ［ｊ］ｆｒｏｍ  ＦＩＦＯ１２  ｔｏ  ＭＵＸ２２
Ｐｕｌｓｅ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ２８  ｃｌｏｃｋ
ＥＮＤＦＯＲ
Ｐｕｌｓｅ  ｌａｔｃｈ３０
Ｄｅｃｒｅｍｅｎｔ  ＭＵＸ２２  ｂｉｔ  ｓｅｌｅｃｔ  ａｄｄｒｅｓｓ
Ｄｅｌａｙ  １／（ｘ＊Ｐ）ｓｅｃｏｎｄｓ
ＥＮＤＦＯＲ
Ｔｏｇｇｌｅ  ＲＡＭ１４  ｂｌｏｃｋ  ｓｅｌｅｃｔ
ＥＮＤＤＯ
【００４６】
上記したように、本発明の一つの態様においてはＬＥＤチャネルがＢＡＭを用いて駆動され、タイミングとシーケンスが制御されているが、この発明は、一つまたは複数の光放出素子群を制御するためのパラレル出力ストリームにいかなるバイナリワードをも変換するために、また必要ならばデータのそれぞれのビットを延長することも可能なものとして、使用可能である。
【００４７】
本発明の一つの態様においては、第６図に示すように、それぞれのシフトレジスタ５４およびラッチ５６は、それぞれのＬＥＤドライバ５８と対応させて複数設け、それらの合計容量としてＮビットであるようにすることができる。この構成においては、それぞれのシフトレジスタ、ラッチおよび対応するＬＥＤドライバは、デイジーチェーンとしてデータ接続６２にシリアルに繋がれ、共通シフトレジスタクロック信号６４と共通ラッチイネーブル信号６６を有する、独立したモジュール６０として設置することができる。
【００４８】
本発明のひとつの利点は、シフトレジスタとそれに伴うラッチとがＦＩＦＯ１２、ＭＵＸ２２およびロジックシーケンサ２０と物理的に離れていてもよい点である。一方、ＰＷＭコントローラであれば、それぞれのＬＥＤドライバチャネルのためにＮ個の分離した接続が必要であるのに対し、本発明はそれぞれのシフトレジスタおよびそれに伴うラッチとの間には、シフトレジスタへのデータ入力ライン４６、ロジックシーケンサからの読み出しライン３８およびロジックシーケンサからのラッチイネーブル信号４４の、３個の接続のみを必要とするに過ぎない。本発明はこのように、ＰＷＭに基づくコントローラの場合に典型的に必要とされる、高価な多層回路基板の必要性を回避することができる。
【００４９】
本発明のもうひとつの利点は、ＦＩＦＯ、ＭＵＸ、シフトレジスタ、ラッチおよびロジックシーケンサを含む論理サブユニットを、ディスクリートＩＣ、より安価なＦＰＧＡ、またはたとえばより高価なマイクロコントローラとは対極に在る低ゲートカウントの特定用途向けＩＣ（ＡＳＩＣｓ）を用いて構築できることである。
【００５０】
本発明の更なる利点としては、回路の複雑性が低いので、市販品のマイクロコントローラが達成できるスイッチングスピードおよびサイクルタイムを上回って、論理サブユニットを動作させることができる点である。それゆえに、本発明の一例を用いることによって、数百のＬＥＤドライバチャネルを、独立に制御することが可能である。
【００５１】
上記の説明においては本発明を光放出素子の励起に用いることができると説明しているが、この分野の通常の知識を有する者であれば、本発明が、ソースと電子デバイス自身との接続の数を少なくしながらも、パルスを用いる複数の電子デバイスを、励起／非励起させることができる手段を提供するものであるということを即座に理解するであろう。
【００５２】
上記のように説明された本願発明の態様は、多様な形に変形可能であることは明らかであろう。そのような変形は本発明の精神と技術範囲を離れたものと理解されるべきではなく、この分野の通常の知識を有する者にとって明らかな全てのそのような変形は、本願の特許請求の範囲に含まれるものであると意図されている。
【図面の簡単な説明】
【００５３】
【図１】パルス幅変調信号の２５％、５０％および１００％デューティー比のものの例を示す図である。
【図２】パルス幅変調信号と、ビット角変調信号とのそれぞれによる、１６種の出力信号生成を可能にする信号の例である。
【図３】本発明の一態様を、高度に概念的に表現した図である。
【図４】本発明の一態様の、ブロックダイヤグラムである。
【図５】本発明の一態様の、プロセスのフロー図である。
【図６】本発明のもう一つの態様の、ブロックダイヤグラムである。
【図１】
2007533168.tif 000003
【図２】
2007533168.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007533168.tif 000008
【手続補正書】
【提出日】平成19年4月18日(2007.4.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
マルチプレクサが、それぞれのバイナリワード内のバイナリデータビットの大きさに基づいて、複数のバイナリワードをシリアルデータストリームに編成するものである、請求項２に記載のパラレルパルスコード変調システム。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
それぞれのバイナリワード内のバイナリデータビットの減少する大きさに基づいて、バイナリワードがシリアルデータストリームに編成されるものである、請求項６に記載のパラレルパルスコード変調システム。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１０
【補正方法】変更
【補正の内容】
【請求項１０】
バイナリデータビットが割り当てられた大きさを有しており、既定の長さの時間が、特定のバイナリーデータビットの大きさに基づいている、請求項８に記載のパラレルパルスコード変調システム。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１７
【補正方法】変更
【補正の内容】
【請求項１７】
制御データを編成するステップが、それぞれのバイナリワードにおけるバイナリデータビットの大きさに基づいて、複数のバイナリワードをシリアルデータストリームに編成することを含む、請求項１４に記載の方法。
【手続補正５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１８
【補正方法】変更
【補正の内容】
【請求項１８】
それぞれのバイナリワードにおけるバイナリデータビットの減少する大きさに基づいて、バイナリワードがシリアルデータストリームに編成される、請求項１７に記載の方法。
【手続補正６】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２１
【補正方法】変更
【補正の内容】
【請求項２１】
バイナリデータビットが割り当てられた大きさを有しており、既定の長さの時間が、特定のバイナリデータビットの大きさに基づいている、請求項１９に記載の方法。
【国際調査報告】
2007533168.tif 000009
2007533168.tif 000010
2007533168.tif 000011