(57)【要約】  【課題】  ベース抵抗を低減したバイポーラ・トランジスタを提供する。  【解決手段】  高いｆTおよびｆmaxを有するバイポーラ・トランジスタ（１００）は、エミッタ（１０４）、ベース（１２０）、およびコレクタ（１１６）を含む。エミッタは、下部（１０８）と、この下部を越えて延在する上部（１１２）とを有する。ベースは、真性ベース（１４０）および外部ベース（１４４）を含む。真性ベースは、エミッタの下部とコレクタとの間に位置する。外部ベースは、エミッタの下部からエミッタの上部を越えて延在し、エミッタの上部の下からエミッタの上部の下よりも外側まで延在する連続導体（１４８）を含む。連続導体は、ベース・コンタクト（図示せず）から固有ベースまでの低電気抵抗の経路を提供する。このトランジスタは、第２の導体（１５２）を含むことができ、これは、エミッタの上部の下に延在せず、これによって、外部ベースを介した電気抵抗を更に低減する。【選択図】  図２
2007535799.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラ・トランジスタであって、
（ａ）コレクタを有する基板と、
（ｂ）前記コレクタから離間したエミッタと、
（ｃ）前記基板と前記エミッタとの間に位置する第１の部分および前記第１の部分を囲む第２の部分を有するベースであって、前記第１および第２の部分の内部に位置する第１の導体を含み、前記第１の部分における第１のコンダクタンスおよび前記第２の部分における第２のコンダクタンスを有し、前記第１のコンダクタンスおよび前記第２のコンダクタンスが互いにほぼ同一である、ベースと、
を含む、バイポーラ・トランジスタ。
【請求項２】
前記ベースが少なくとも１つのエピタキシャル半導体層を含む、請求項１に記載のバイポーラ・トランジスタ。    
【請求項３】
前記エミッタが、前記基板から遠い上部および前記上部と前記コレクタとの間に位置する下部を含み、前記ベースの前記第２の部分が、前記エミッタの前記上部と前記基板との間に位置する、請求項１に記載のバイポーラ・トランジスタ。
【請求項４】
前記第１の導体がシリサイドを含む、請求項１に記載のバイポーラ・トランジスタ。
【請求項５】
前記ベースの前記第２の部分にのみ含まれる第２の導体を更に含む、請求項１に記載のバイポーラ・トランジスタ。
【請求項６】
前記第１および第２の導体の各々がシリサイドを含む、請求項５に記載のバイポーラ・トランジスタ。
【請求項７】
コレクタを有する基板上にバイポーラ・デバイスを形成する方法であって、
（ａ）前記基板上に真性ベース層を形成するステップと、
（ｂ）前記真性ベース層の上に第１の導体を形成するステップであって、前記第１の導体が全体にわたってほぼ均一のコンダクタンスを有する、ステップと、
（ｃ）エミッタを形成するステップであって、前記エミッタの少なくとも一部が前記第１の導体の一部の上を覆うように延在している、ステップと、
を含む、方法。
【請求項８】
前記ステップ（ａ）が、意図的に非ドーピングの層を形成することを含む、請求項７に記載の方法。
【請求項９】
前記ステップ（ｂ）が、第１の外部ベース層を形成し、前記ステップ（ｃ）の前に前記第１の外部ベース層をシリサイド化して前記第１の導体を形成することを含む、請求項７に記載の方法。
【請求項１０】
前記ステップ（ｂ）が、前記第１の外部ベース層をシリサイド化する前に前記第１の外部ベース層の上にランディング・パッドを形成することを更に含む、請求項９に記載の方法。
【請求項１１】
前記ステップ（ｃ）が、前記ランディング・パッドの一部を除去してアパーチャを形成することを含む、請求項１０に記載の方法。
【請求項１２】
前記ステップ（ｃ）が、前記アパーチャの下の前記第１の外部ベース層を酸化させて酸化領域を形成し、前記酸化領域の少なくとも一部を前記真性ベース層まで除去することを更に含む、請求項１１に記載の方法。
【請求項１３】
前記第１の外部ベース層の上に第２の外部ベース層を形成し、前記第２の外部ベース層を介して前記第１の外部ベース層まで第１のエッチングを行い、次いで前記第１の外部ベース層を介して前記真性ベース層まで第２のエッチングを行うステップを更に含む、請求項９に記載の方法。
【請求項１４】
前記エミッタの下に延在しない第２の導体を形成するステップを更に含む、請求項７に記載の方法。
【請求項１５】
前記第２の導体がシリサイド化によって形成される、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、マイクロエレクトロニクス半導体デバイスに関する。更に具体的には、本発明は、高いｆTおよびｆmaxを有するバイポーラ・トランジスタおよびこれを製造する方法を対象とする。
【背景技術】
【０００２】
例えば、マイクロプロセッサ、メモリ、特定用途向け集積回路、およびその他のデバイスのようなマイクロエレクトロニクス半導体デバイスの各世代では、これらのデバイスが動作する速度はますます上がっている。同一の技術ノードにおいて、ＳｉＧｅヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）デバイスは、ＣＭＯＳ技術における電界効果トランジスタ（ＦＥＴ）よりも高速度である。このＳｉＧｅ  ＨＢＴの高速性能および他の関連する理由のため、ＢｉＣＭＯＳの製造は、半導体デバイスにおける様々な適用分野においてますます用途が広がっている。
【０００３】
図１に、従来のＢｉＣＭＯＳバイポーラ・トランジスタ２０を示す。図示したトランジスタ２０は、ｎ−ｐ−ｎトランジスタであり、ｎ型エミッタ２４、ｐ型ベース２８、および、ウェハ３６に形成したドーピング・コレクタ台座３２によって概略的に表されているｎ型コレクタを有する。コレクタ台座３２に加えて、ウェハ３６は、第１の深いトレンチ分離４０および第２の浅いトレンチ分離（ＳＴＩ）４４を含み、トランジスタ２０を、例えば他のトレンジスタやコンデンサ等の周囲のマイクロエレクトロニクス・コンポーネント（図示せず）から分離する。コレクタ台座およびＳＴＩ４４の下にある高濃度にドーピングしたサブ・コレクタ４８は、コレクタ・コンタクト（図示せず）に対する低抵抗のリンクを提供する。多くの場合、エミッタ２４は、Ｔ型の垂直断面を有し、コレクタ台座３２の近傍において比較的小さい下部５２を設ける（断面積を小さくしてコレクタへの電流を制限するため）と共に、比較的大きい上部５６を設けてエミッタ・コンタクト５８に接続するようになっている。
【０００４】
ベース２８は、典型的に、エミッタとコレクタとの間に配置され全体として高濃度にｐドーピングした薄い層（図示せず）を含む真性ベース６０、および、ベース・コンタクト（図示せず）と真性ベースとの間に電気的経路を提供する外部ベース６４を含む。トランジスタ２０を製造するプロセスの間に、典型的に、ウェハ３６の上にポリシリコン層６８を堆積することによって、外部ベース６４を形成する。続けて、ポリシリコン層６８をエッチングして、エミッタ２４の下部５２のためのトレンチ７２を設け、次いでエミッタを形成する。エミッタ２４を形成した後、ポリシリコン層６８を金属によってシリサイド化して導体７６を形成し、外部ベース６４のコンダクタンスを増大させる。しかしながら、エミッタ２４はすでに形成されているので、エミッタ２４が存在することにより、このエミッタの下にある外部ベース６４の部分８０に金属原子が到達することが阻まれるために、外部ベースのこの部分はシリサイド化されない。
【０００５】
外部ベース６４の部分８０がシリサイド化されないままであるという事実は重要である。なぜなら、この部分のポリシリコンの抵抗Ｒpolyは、エミッタ２４の下よりも外側に位置するシリサイド化した部分の抵抗Ｒsilicideよりもはるかに高いからである。例えば、Ｒpolyは、１０００Åの厚さで約１００〜２００Ω／ｓｑである場合があるのに対し、Ｒsilicideは、３分の１の厚さで約８Ω／ｓｑである場合がある。Ｒpolyが比較的高いので、外部ベース６４を介して流れる電流に対する抵抗は比較的高い。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
技術の進歩と共にデバイスの構造体のサイズが縮小するにつれて、高速ＳｉＧｅ  ＨＢＴのベースはいっそう薄くなって、エミッタからコレクタに向かう電子の走行時間が短縮し、このため、単位電流利得周波数ｆTが増大する。しかしながら、ベースが薄くなるとベース抵抗が増大し、デバイスの高速の適用分野のために必要な最大達成可能振動周波数ｆmaxが制限される。従って、ベース抵抗Ｒbを低減するための方法を導入することが重要である。
【課題を解決するための手段】
【０００７】
一態様において、本発明は、コレクタを有する基板およびコレクタから離間したエミッタを含むバイポーラ・トランジスタを対象とする。ベースは、基板とエミッタとの間に位置する第１の部分および第１の部分を囲む第２の部分を有する。ベースは、第１および第２の部分の内部に位置する第１の導体を含み、第１の部分における第１のコンダクタンスおよび第２の部分における第２のコンダクタンスを有する。第１のコンダクタンスおよび第２のコンダクタンスは、互いにほぼ同一である。
【０００８】
別の態様において、本発明は、コレクタを有する基板上にバイポーラ・デバイスを形成する方法を対象とする。この方法は、基板上に真性ベース層を形成するステップを含む。次いで、真性ベース層の上に第１の導体を形成する。第１の導体は、全体にわたってほぼ均一のコンダクタンスを有する。少なくとも一部が第１の導体の一部の上を覆うように延在しているエミッタを形成する。
【０００９】
本発明を例示する目的のため、図面によって、現在好適である本発明の形態を示す。しかしながら、本発明が図面に示した正確な構成および手段に限定されないことは理解されよう。
【発明を実施するための最良の形態】
【００１０】
ここで図面を参照すると、図２は、全体として番号１００で識別された、本発明によるＢｉＣＭＯＳトランジスタを示す。トラジスタ１００は、例えば下部１８および上部１１２を有するＴ型エミッタのようなエミッタ１０４、コレクタ（コレクタ台座１１６および高濃度にドーピングしたサブ・コレクタによって示されている）、およびベース１２０を含むことができる。トランジスタ１００は、ウェハ等の基板１２４上に形成することができ、このウェハにおいて、通常はイオン注入によってコレクタ台座１１６を形成する。また、基板１２４は、１つ以上の浅いトレンチ分離１３２あるいは深いトレンチ分離１２８またはその両方、および、コレクタ台座１１６とコレクタ・コンタクト（図示せず）との間の電気的連絡を与えるサブ・コレクタ１３６を含むことができる。ベース１２０は、通例、エミッタ１０４の下部１０８とコレクタ台座１１６との間に位置する真性ベース１４０を含む。真性ベース１４０は、複数のエピタキシャル・シリコン層から形成することができ、そのうち少なくとも１つは、エミッタ１０４およびコレクタ台座１１６のドーピング・タイプと反対のドーピング・タイプによって、比較的高濃度にドーピングすることができる。例えば、トランジスタ１００がｎ−ｐ−ｎ型である場合、エミッタ１０４およびコレクタ台座１１６はｎ型ドーピングを有し、真性ベース１４０はｐ型ドーピングを含む。むろん、トランジスタ１００がｐ−ｎ−ｐ型である場合、ドーピング型は逆になる。
【００１１】
ベース１２０は、更に、複数の層を含むことができる外部ベース１４４を含み、その層の１つは、エミッタの下部１０８の近傍のエミッタ１０４の上部１１２の下からエミッタの下よりも外側の位置まで延在する連続導体１４８を形成する導電層である。導体１４８は、エミッタ１０４の上部１１２の下と、エミッタの下よりも外側とにおいて、ほぼ同じコンダクタンスを有する。導体１４８は、例えばポリシリコンの抵抗と比べた場合に比較的低い抵抗を有するシリサイドまたは他の材料から成るものとすることができる。重要なのは、導体１４８がエミッタ１０４の上部１１２の下に延在することである。これが重要である理由は、導体１４８が、図１に示す例示的な従来のトランジスタ１００のエミッタ２４の下にあるポリシリコン部８０の抵抗に比べて比較的低い電気的抵抗を有するからである。上述の背景の項において述べたように、シリサイドおよびポリシリコンによる典型的な抵抗は、通常、それぞれ、３００Åの厚さで約８Ω／ｓｑのオーダおよび１０００Åの厚さで約１００〜２００Ω／ｓｑである。
【００１２】
重要なことは、エミッタ１０４の上部１１２の下にある導体１４８の部分における電流に対する比較的低い抵抗によって、例えば２００ＧＨｚ以上の高い単位電流利得カットオフ周波数ｆT、および、例えば２５０ＧＨｚ以上の高い最大振動周波数ｆmaxが、トランジスタ１００に与えられることである。更に外部ベース１４４のコンダクタンスを増大させるために、外部ベースは第２の導体１５２を含むことができ、これもシリサイド化プロセスを用いて形成可能である。
【００１３】
図３〜１０は、トランジスタ１００を製造する１つの方法の様々なステップを示す。この方法では、導体１４８（図２）が、エミッタ１０４の上部１１２の下および下よりも外側の双方に存在し、高いｆTおよびｆmax値を有するトランジスタ１００を生成するようになっている。図３および図２を参照すると、周知の技法を用いて、分離１２８、１３２、およびコレクタ台座１１６が形成された基板１２４を設けることができる。基板１２４は、低濃度にドーピングしたシリコン・ウェハ等、従来のウェハとすることができる。例えば当技術分野において周知の低温エピタキシ（ＬＴＥ）技法を用いて、基板１２４の表面上に真性ベース層１５６を形成して、真性ベース１４０を設けることができる。真性ベース層１５６は、ＳｉあるいはＧｅまたはその両方を含む複数の層（図示せず）を含む場合がある。これらの層は、少なくとも１つの比較的高濃度にドーピングした層を含む場合があり、これが、エミッタ１０４（図２）およびコレクタ台座１１６のドーピングに対して相補的なドーピングの領域を与える。
【００１４】
真性ベース層１５６を形成した後、真性ベース層の表面上に、例えば真性シリコン（ｉ−Ｓｉ）のような、意図的に非ドーピングの層１６０を成長させることができる。非ドーピング層１６０は、以下に述べるように、後のステップにおいて酸化およびエッチ・ストップとして用いる。非ドーピング層１６０の成長後に、例えば従来のＬＴＥ技法を用いて、非ドーピング層の上部に、第１の外部ベース層１６４を成長させることができる。第１の外部ベース層１６４は、例えば、基の位置で（in-situ）高濃度にドーピングされるＳｉまたはＳｉＧｅとすることができる。
【００１５】
図４および図２を参照すると、図４は、トランジスタ１００の真性部分の全体的な領域（すなわちｎ−ｐ−ｎまたはｐ−ｎ−ｐ接合領域）において、第１の外部ベース層１６４の表面上にランディング・パッド１６８を形成することを示す。ランディング・パッド１６８は、後のステップにおいて、導体１４８を形成するステップにおけるマスクとして、および、エミッタ１０４のためトレンチ１７２を形成するプロセスにおけるエッチ・ストップとして用いる。ランディング・パッド１６８は、ＳｉＯ２あるいはＳｉＮまたはその両方またはＳｉＯＮの単一の層またはスタック等、誘電材料から成るものとすることができる。ＳｉＯ２を用いる場合、化学酸化物除去（ＣＯＲ）エッチングを用いて、横方向の限界寸法の縮小を最小限に抑えることができる。ランディング・パッド１６８は、ＰＥＣＶＤ堆積および熱酸化、フォトリソグラフ・パターニング、および当技術分野において周知のエッチング技法等、様々な技法を用いて形成することができる。
【００１６】
図５および図２を参照すると、図５は、導体１４８の形成を示す。図示した実施形態において、導体１４８は、第１の外部ベース層１６４の少なくとも一部に適用したシリサイド形成プロセスによって形成したシリサイド領域１７６を含む。このプロセスは、例えばＣｏ、Ｔｉ、Ｎｉのような金属の単一の元素または２つ以上の金属の組み合わせを、Ｎｂ等の核生成元素を用いてまたは用いずにスパッタリングし、その後アニーリングを行ってＭＳｉまたはＭＳｉ２（Ｍ＝Ｃｏ、Ｔｉ、Ｎｉ等）を形成することを含む場合がある。このプロセスによって、ランディング・パッド１６８の下部以外の第１の外部ベース層１６４にシリサイド領域１７６が存在するという、シリサイドの「リング」を形成する。次いで、例えば湿式化学剥離（wet chemical strip）を用いて、誘電性ランディング・パッド１６８上に存在する未反応の金属を剥離することができる。
【００１７】
図６に示すように、第１の外部ベース層１６４をシリサイド化してシリサイド領域１７６（導体１４８（図２））を形成した後、第１の外部ベース層１６４の上に、任意の第２の外部ベース層を設けることができる。第２の外部ベース層１８０は、元の位置で（in-situ）ドーピングしたポリシリコンから成るものとすることができる。第２の外部ベース層１８０は任意であるが、これは、第１の外部ベース層１６４のシリサイド領域１７６からのＳｉの損失を最小限にするために有利であり得る。第２の外部ベース層の上に、例えばＴＥＯＳまたは他のＳｉＯ２形成プロセスを用いて、ベース分離層１８４を設けることができる（あるいは、第２の外部ベース層を設けない場合は最初にこれを設けることができる）。更に、所望の場合は、ベース分離層１８４の上に、例えばポリシリコンまたは窒化物を含む任意の保護層（図示せず）を設けることができる。
【００１８】
図７および図２を参照すると、図７は、エミッタ・トレンチ１７２の第１の部分１８８の形成を示す。エミッタ・トレンチ１７２の第１の部分１８８を形成するために、フォトレジスト層１９２を適用し、露光し、処理して、エミッタ・トレンチに対応したアパーチャ１９６を形成することができる。これは、反射防止コーティング技法を含む当技術分野において既知のいずれかの技法を用いて達成することができる。アパーチャ１９６を形成した後、例えばランディング・パッド上で停止する選択的なポリ・エッチングを用いて、例えば第２の外部ベース１８０、ベース分離層１８４、あるいは保護層（図示せず）またはそれら全て等、ランディング・パッド１６８の上に存在する１つ以上の層をエッチングして、エミッタ１７２の第１の部分１８８を形成することができる。エミッタ・トレンチ１７２の第１の部分１８８を形成した後、最上層からフォトレジスト１９２を剥離することができる。
【００１９】
図８を参照すると、エミッタ・トレンチ１７２の上部１８８を形成した後、トレンチの第１の部分の壁に、窒化物スペーサ２００を形成することができる。これを達成するために、エミッタ・トレンチ１７２の第１の部分１８８の内部およびその周囲に窒化物を堆積し、方向性エッチングを用いて望ましくない窒化物を除去する等、当技術分野において既知の技法を用いることができる。窒化物スペーサ２００の形成後、例えばＣＯＲエッチングにより、ランディング・パッド１６８の中央部を除去して、ランディング・パッドにおいてアパーチャ２０４を形成することができる。この後、任意に、バッファド・フッ酸（ＢＨＦ）洗浄を行う場合がある。アパーチャ２０４を形成した後、例えば熱酸化を用いて、アパーチャの下にある第２の高濃度ドーピング外部ベース層１６４の部分２０８を、非ドーピング層１６０の深さまで酸化させることができる。第１の外部ベース層１６４が高濃度にドーピングされていると、この層は、下にある非ドーピング層１６０よりも迅速に酸化する。このため、酸化プロセスの時間を適切に調整して、非ドーピング層１６０の過剰な酸化またはいかなる酸化も回避することができる。第１の外部ベース層１６４は比較的高度に酸化されるが、非ドーピング層１６０はそうでないので、例えばＣＯＲエッチングを用いて、第１の外部ベース層の酸化した部分２０８を非ドーピング層まで制御可能にエッチングして、エミッタ・トレンチ１７２の第２の部分２１２を形成することができる。これを図９に示す。第１の外部ベース層１６４をエッチングした後、希釈フッ化水素酸（ＤＨＦ）洗浄を用いて、エミッタ・トレンチ１７２を任意に洗浄することができる。  
【００２０】
図１０は、エミッタ１０４の形成を示す。これは、従来の堆積、リソグラフィ、およびエッチング技法を用いて、元の位置で（in-situ）ドーピングし、形成することができる。エミッタ１０４は、シリサイド化されている場合もあり、シリサイド化されていない場合もある。エミッタ１０４の形成後、オプションの窒化物キャップ層（図示せず）を設けることができる。図２を参照すると、例えばベース分離層１８４（図６）あるいは保護層（図示せず）またはその両方のように、エミッタ１０４の周囲の第２の外部ベース層１８０の上にある層（複数の層）は、任意に除去することができ、第２の外部ベース層を、例えば図１のトランジスタ２０のような従来のトランジスタと同様にシリサイド化することができる。このシリサイド化は、エミッタ１０４の上部の下よりも外側の領域で行って、第２の導体１５２を形成する。この追加のシリサイド化は、外部ベース１４４の抵抗をいっそう低減させることができる。従来の実施に従って、更にトランジスタ１００の処理を進めることができる。
【００２１】
本発明について、好適な実施形態と関連付けて説明してきたが、本発明がそれによって限定されないことは理解されよう。むしろ、これは、上述したおよび特許請求の範囲における本発明の精神および範囲内に含むことができる全ての大体、変形、および均等物を包含するように意図される。
【図面の簡単な説明】
【００２２】
【図１】全体的にＴ型のエミッタを有する従来技術のトランジスタの断面図であり、エミッタの下に位置する外部ベースの部分における比較的高い電気抵抗を示す。
【図２】本発明に従って形成したトランジスタの断面図であり、トランジスタは全体的にＴ型のエミッタを有し、エミッタの下にある外部ベースの部分は比較的低い電気抵抗を有する。
【図３】製造中の図２のトランジスタの断面図であり、真性ベース層、ｉ−Ｓｉ層、および外部ベースの第１の部分の成長を示す。
【図４】製造中の図２のトランジスタの断面図であり、外部ベースの第１の部分上における誘電性ランディング・パッドの形成を示す。
【図５】製造中の図２のトランジスタの断面図であり、外部ベースの第１の部分のシリサイド化を示す。
【図６】製造中の図２のトランジスタの断面図であり、外部ベースの第２の部分および分離層の成長を示す。
【図７】製造中の図２のトランジスタの断面図であり、エミッタのためのトレンチの形成を示す。
【図８】製造中の図２のトランジスタの断面図であり、窒化物スペーサの形成、ランディング・パッドのエッチング、および、エミッタ・トレンチと意図的に非ドーピングの層との間にある外部ベースの第１の部分の一部の酸化を示す。
【図９】製造中の図２のトランジスタの断面図であり、外部ベースの第１の部分の酸化部分のエッチングを示す。
【図１０】製造中の図２のトランジスタの断面図であり、エミッタの形成を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007535799.tif 000009
【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成17年3月25日(2005.3.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
バイポーラ・トランジスタであって、
（ａ）コレクタを有する基板と、
（ｂ）前記コレクタから離間したエミッタと、
（ｃ）前記基板と前記エミッタとの間に位置する第１の部分および前記第１の部分を囲む第２の部分を有するベースであって、前記第１および第２の部分の内部に位置する非ドーピングの層および第１の導体を含み、前記第１の部分における第１のコンダクタンスおよび前記第２の部分における第２のコンダクタンスを有し、さらに、前記第１のコンダクタンスおよび前記第２のコンダクタンスが互いにほぼ同一である、ベースと、
を含む、バイポーラ・トランジスタ。
【請求項２】
前記ベースが少なくとも１つのエピタキシャル半導体層を含む、請求項１に記載のバイポーラ・トランジスタ。    
【請求項３】
前記エミッタが、前記基板から遠い上部および前記上部と前記コレクタとの間に位置する下部を含み、前記ベースの前記第２の部分が、前記エミッタの前記上部と前記基板との間に位置する、請求項１に記載のバイポーラ・トランジスタ。
【請求項４】
前記第１の導体がシリサイドを含む、請求項１に記載のバイポーラ・トランジスタ。
【請求項５】
前記ベースの前記第２の部分にのみ含まれる第２の導体を更に含む、請求項１に記載のバイポーラ・トランジスタ。
【請求項６】
前記第１および第２の導体の各々がシリサイドを含む、請求項５に記載のバイポーラ・トランジスタ。
【請求項７】
コレクタを有する基板上にバイポーラ・デバイスを形成する方法であって、
（ａ）前記基板上に真性ベース層および非ドーピングの層を形成するステップと、
（ｂ）前記真性ベース層の上に第１の導体を形成するステップであって、前記第１の導体が全体にわたってほぼ均一のコンダクタンスを有する、ステップと、
（ｃ）エミッタを形成するステップであって、前記エミッタの少なくとも一部が前記第１の導体の一部の上を覆うように延在している、ステップと、
を含む、方法。
【請求項８】
削除
【請求項９】
前記ステップ（ｂ）が、第１の外部ベース層を形成し、前記ステップ（ｃ）の前に前記第１の外部ベース層をシリサイド化して前記第１の導体を形成することを含む、請求項７に記載の方法。
【請求項１０】
前記ステップ（ｂ）が、前記第１の外部ベース層をシリサイド化する前に前記第１の外部ベース層の上にランディング・パッドを形成することを更に含む、請求項９に記載の方法。
【請求項１１】
前記ステップ（ｃ）が、前記ランディング・パッドの一部を除去してアパーチャを形成することを含む、請求項１０に記載の方法。
【請求項１２】
前記ステップ（ｃ）が、前記アパーチャの下の前記第１の外部ベース層を酸化させて酸化領域を形成し、前記酸化領域の少なくとも一部を前記真性ベース層まで除去することを更に含む、請求項１１に記載の方法。
【請求項１３】
前記第１の外部ベース層の上に第２の外部ベース層を形成し、前記第２の外部ベース層を介して前記第１の外部ベース層まで第１のエッチングを行い、次いで前記第１の外部ベース層を介して前記真性ベース層まで第２のエッチングを行うステップを更に含む、請求項９に記載の方法。
【請求項１４】
前記エミッタの下に延在しない第２の導体を形成するステップを更に含む、請求項７に記載の方法。
【請求項１５】
前記第２の導体がシリサイド化によって形成される、請求項１４に記載の方法。
【国際調査報告】
2007535799.tif 000013
2007535799.tif 000014