(57)【要約】  本発明は、従来の積層型半導体構造よりも抵抗損が低減されたことを特徴とする積層型半導体構造の製造方法を提供する。この半導体構造は、抵抗率が３ｋΩ・ｃｍより高い高抵抗率シリコン基板、能動半導体層、およびシリコン基板と能動半導体層との間の絶縁層を含む。該方法は、先行技術の装置に対して絶縁層とシリコン基板との間の電荷トラップ密度を増大することによって、高抵抗率シリコン基板内部の抵抗損を抑制することを含む。特に、これは中間層シリコン基と絶縁層との間に中間層を塗布することによって得ることができ、中間層は、中間層の粒子の平均サイズが１５０ｎｍより小さく、好ましくは５０ｎｍより小さくなるようにしたサイズを有する粒子を含む。
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【特許請求の範囲】
【請求項１】
３ｋΩ・ｃｍより高い抵抗率を持つ高抵抗シリコン基板と、活性半導体層と、前記シリコン基板と前記活性半導体層との間の絶縁層とを含む積層型半導体構造の製造方法であって、前記絶縁層と前記シリコン基板との間の電荷トラップ密度を増大することによって前記高抵抗シリコン基板内の抵抗損を抑制することを含む方法。
【請求項２】
電荷トラップ密度の増大は、前記シリコン基板と前記絶縁層との間に中間層を塗布することを含み、前記中間層は、前記中間層の粒子の平均サイズが１５０ｎｍより小さく、好ましくは５０ｎｍより小さくなるようにしたサイズを有する粒子を含む、請求項１に記載の方法。
【請求項３】
前記中間層は少なくとも１０１１／ｃｍ２／ｅＶ、好ましくは少なくとも１０１２／ｃｍ２／ｅＶの電荷トラップ密度を有する、請求項２に記載の方法。
【請求項４】
中間層の塗布は、アンドープまたは軽ドープシリコン層、アンドープポリシリコン層、ゲルマニウム層、アンドープポリゲルマニウム層、またはポリＳｉＧｅ炭化ケイ素層のいずれかを前記シリコン基板と前記絶縁層との間に塗布することを含む、請求項２または３のいずれかに記載の方法。
【請求項５】
前記中間層はＲＭＳ粗度を有し、前記中間層の前記ＲＭＳ粗度は０．５ｎｍ以下の平均値を有する、請求項２ないし４のいずれかに記載の方法。
【請求項６】
ポリシリコン層の塗布は、前記シリコン基板上にアモルファスシリコンを堆積すること、および前記アモルファスシリコンを結晶化してポリシリコンを形成することを含む、請求項４または５のいずれかに記載の方法。
【請求項７】
結晶化は、熱アニール、急速熱アニール（ＲＴＡ）、またはレーザ結晶化のいずれかを含む、請求項６に記載の方法。
【請求項８】
中間層被覆高抵抗シリコン基板を絶縁体不動態化半導体基板に接合することを含む、請求項２ないし７のいずれかに記載の方法。
【請求項９】
前記高抵抗シリコン基板を絶縁体不動態化半導体基板に接合する前に、前記中間層の表面を酸化することを含む、請求項８に記載の方法。
【請求項１０】
絶縁体不動態化半導体基板上に中間層を設け、これを高抵抗シリコン基板に接合することを含む、請求項２ないし７のいずれかに記載の方法。
【請求項１１】
前記中間層は、少なくとも１００ｎｍ、好ましくは１００ｎｍから４５０ｎｍの間、さらに好ましくは２００ｎｍから３００ｎｍの間の層厚を有する、請求項２ないし１０のいずれかに記載の方法。
【請求項１２】
標準ＣＭＯＳプロセスが前記構造に実行された後、電荷トラップの密度が１０１１／ｃｍ２／ｅＶより高く維持される、請求項２ないし１１のいずれかに記載の方法。
【請求項１３】
３ｋΩ・ｃｍより高い抵抗率を持つ高抵抗シリコン基板と、活性半導体層と、前記シリコン基板と前記活性半導体層との間の絶縁層とを含む積層構造であって、前記積層構造は前記高抵抗シリコン基板と前記絶縁層との間に中間層を含み、前記中間層は、前記中間層の粒子の平均サイズが１５０ｎｍより小さく、好ましくは５０ｎｍより小さくなるように
したサイズを有する粒子を含んで成る積層構造。
【請求項１４】
前記中間層は少なくとも１０１１／ｃｍ２／ｅＶ、好ましくは少なくとも１０１２／ｃｍ２／ｅＶのトラップ密度を有する、請求項１３に記載の積層構造。
【請求項１５】
前記積層構造は５ｋΩ・ｃｍより高く、好ましくは１０ｋΩ・ｃｍより高い実効抵抗率を有する、請求項１３または１４のいずれかに記載の積層構造。
【請求項１６】
前記中間層はアンドープまたは軽ドープシリコン層、アンドープポリシリコン層、ゲルマニウム層、アンドープポリゲルマニウム層、またはポリＳｉＧｅ炭化ケイ素層のいずれかを含む、請求項１３ないし１５のいずれかに記載の積層構造。
【請求項１７】
前記中間層は０．５ｎｍ以下の平均値のＲｍＳ粗度を有する、請求項１３ないし１６のいずれかに記載の積層構造。
【請求項１８】
前記活性半導体層はＳｉ、Ｇｅ、ＳｉｘＧｅｙ、ＳｉＣ、ＩｎＰ、ＧａＡｓ、またはＧａＮのうちの少なくとも一つから形成される、請求項１３ないし１７のいずれかに記載の積層構造。
【請求項１９】
前記絶縁層は酸化物、窒化物、Ｓｉ３Ｎ４、多孔質絶縁材、低誘電率絶縁材、高誘電率誘電体またはポリマーのうちの少なくとも一つから形成される、請求項１３ないし１８のいずれかに記載の積層構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高抵抗（ＨＲ）シリコン基板と、活性半導体層と、前記シリコン基板と前記活性半導体層の間に設けられた絶縁層とからなる積層型半導体構造の製造方法に関する。また、本発明は、このようにして得た積層型半導体構造に関する。より詳細には、本発明は、無線周波数（ＲＦ）などの高周波（ＨＦ、つまり１００ＭＨｚより高い動作周波数）集積回路に適した積層型半導体構造およびその製造方法に関する。
【背景技術】
【０００２】
積層型半導体構造は複数の層からなり、この複数層のうち、少なくとも幾つかは異なる材料から作られる。
【０００３】
かかる積層型半導体構造の一例として、ＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）構造がある。ＳＯＩは以下を含む。
【０００４】
−低抵抗（数Ω・ｃｍ程度、例えば５ないし３０Ω・ｃｍ）を特徴とする薄い（１０分の数ｎｍから数ミクロンまで）活性層。現行の技術では、活性層は単結晶シリコンから作られるので、チップ製造業者は、製造プロセスにおいて従来の製造工程および設備を継続して使用することができる。
【０００５】
−標準的には２０Ω・ｃｍ以上の抵抗を特徴とする、例えばシリコンからなる厚い（数百ミクロン）基板。
【０００６】
−基板を活性層から電気的に絶縁するために基板と活性層の間に設けられた、より薄い（数百ｎｍ）絶縁層であって、例えば基板と活性層の間に設けられたＳｉＯ２の層。
【０００７】
この活性層は、一般的に電子または光電子要素などの要素を受容することを目的とする。
【０００８】
図７は、従来のＳＯＩウェハの製造方法の各種の工程を示す。まず、活性層となる第１シリコン基板７１上に、酸化層７０を形成する。次いで、厚い基板となる第２シリコン基板７２を、熱的接合法によって酸化層７０上に配される。最後に、こうして得られた構造が反転させられ、第１シリコン基板７２の上面が、例えば研削またはＳｍａｒｔ  Ｃｕｔ（登録商標）処理によって、予め定められた適切な厚さまで薄化される。その後、第１シリコン基板７１の上面が研磨されることにより、従来のＳＯＩウェハが形成される。
【０００９】
半導体技術において、ＳＯＩウェハは従来のシリコンバルクウェハに比べて、多くの利点を有しており、現在では、アナログおよびデジタル両方の用途に幅広く使用されている。
【００１０】
しかし、高周波用途の場合、活性層の要素によって発生する電界線が絶縁層をその絶縁効果にも拘らず横断して、基板内に侵入し、基板内の抵抗損につながることがあることは周知である。したがって、高周波用途に適したＳＯＩの高周波抵抗損はできるだけ低いレベルである必要がある。
【００１１】
通常、基板の抵抗率が３ｋΩ・ｃｍより高ければ、抵抗損は無視できるとされている。かかる基板は高抵抗（ＨＲ）基板と呼ばれる。現在製造されている高抵抗シリコン基板は、ＣＭＯＳ技術で一般的に使用される標準抵抗基板の約２０Ω・ｃｍに比較して、抵抗率
が約１０４Ω・ｃｍとすることができる。したがって、高抵抗基板を用いることにより、高周波用途における損失および結合（クロストーク）をかなりの程度低減することができる。高抵抗基板は、高抵抗ＳＯＩウェハを製作するために使用される。
【００１２】
しかしながら、高抵抗ＳＯＩウェハの主な欠点として、特に高周波用途の場合、それらの実効抵抗率の低減がある。ここで、実効抵抗率とは、絶縁層上において、現行の標準ＣＭＯＳプロセスにおける活性層の内部または上位の金属レベルのいずれかに形成された高周波回路によって見られる、抵抗率の実効値と定義される。
【００１３】
例えば、１５０ｎｍの絶縁層の厚さおよび１０１０／ｃｍ２もの低い絶縁層の固定電荷密度Ｑｏｘを持つ高抵抗ＳＯＩウェハの実効抵抗率は、基板の抵抗率より２桁以上低い大きさの実効抵抗率約３００Ω・ｃｍとなり得ることが示されている。これは、言うまでもなく、高周波抵抗損をかなり増大させるものであり、このような基板は高周波用途には不適切となる。
【００１４】
また、厚さ数ミクロンの絶縁層を持つ積層型の標準ＣＭＯＳプロセスは、非常に高い値のＱｏｘ（数１０１１／ｃｍ２）となるｋとがあり得ることも示されている。この場合、絶縁層の厚さにもかかわらず、実効抵抗率もまた、基板の抵抗率より２桁以上低くなることが知られている。
【００１５】
本発明が目的とする積層構造においては、基板の抵抗損をできるだけ低くすることが望ましい。このような損失は、積層構造の電気的性能を特に高周波用途において低下させるため、著しい不利益をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
発明の概要
本発明の目的は、電気的損失が好ましくはできるだけ多く低減される、上述した型の積層型半導体構造を製造する方法を提供し、かつ好ましくは高周波用途で電気的損失が低減または最小化された、例えば該方法によって作成されるような積層型半導体構造を提供することである。
【００１７】
さらに、本発明の目的は、熱力学的に安定したそのような積層構造を提供することである。
【００１８】
上記の目的は、本発明に係る方法および装置によって達成される。
【課題を解決するための手段】
【００１９】
本発明の特定の好適な態様は、添付の独立および従属性請求項に記載する。従属請求項の特徴は、請求項に明示的に記載する通りのものに限らず、独立請求項の特徴および他の従属請求項と適宜組み合わせることができる。
【００２０】
第１態様では、本発明は、３ｋΩ・ｃｍより高い抵抗率を持つ高抵抗シリコン基板、活性半導体層、および前記シリコン基板と前記活性半導体層の間に設けられた絶縁層を備えた積層型半導体構造を製造する方法を提供する。該方法は、絶縁層とシリコン基板との間の電荷トラップ密度を先行技術の装置に対して変更、例えば増加することによって、かつ／または基板内部の電気的損失を最小化するために絶縁層の電荷を変更することによって、高抵抗シリコン基板内部の抵抗損を抑制することを含む。
【００２１】
電荷トラップ密度の変更は、絶縁層と基板との間の界面における電荷トラップ密度を増
大することを目的とする。これは、本発明に係る方法で製造された積層型半導体構造の電荷トラップ密度が、本発明に係る特別の手段を講じない場合の基板と絶縁体との間の界面より高くなることを意味する。
【００２２】
絶縁層の電荷の変更は、絶縁層の電荷の低減を目的とする。
絶縁層の電荷の変更は、絶縁活性層が基板に接合される前に、活性層に実行される注入の特性を調整することによって実行することができる。絶縁層の電荷を変更するために、不純物の量を変えることができる。代替的に、絶縁層の電荷は、基板に接合した後で形成される積層構造の絶縁層を表面に形成するために、活性層に実行される熱酸化のパラメータを調整することによって、変更することができる。熱酸化は、Ｓｍａｒｔ  Ｃｕｔ（登録商標）型プロセスで酸化層を製造するための製造ステップとすることができる。調整されるパラメータは、一つまたはそれ以上の温度（絶対値）および／または温度変化（特に温度傾斜特性）、ガス組成、アニール時間のうちの一つまたはそれ以上とすることができるが、それらに限定されない。絶縁層の電荷は、積層構造が形成された後でそれに適用される熱処理のパラメータを調整することによって、変更することができる。そのような熱処理のサーマルバジェットは、構造の絶縁層の電荷を低減するように調整することができる。
【００２３】
本発明に係る電荷トラップ密度の増加は、基板および絶縁層と接触するように意図された中間層を塗布することを含むことができる。中間層は、基板材料へのその接続によって電荷トラップ密度の増加をもたらす材料から作られる。中間層は酸化窒素から形成することができる。
【００２４】
電荷トラップ密度の増加は、基板の表面の処理、例えば基板の表面の制御された損傷、例えばエッチングによるその粗度の変更を含むことができる。
【００２５】
本発明に係る電荷トラップ密度の増加は、シリコン基板と絶縁層との間に中間層を塗布することを含むことができ、該中間層は、中間層の粒子の平均サイズが１５０ｎｍより小さく、好ましくは５０ｎｍより小さく、例えば２０ｎｍと４０ｎｍの間となるようにしたサイズを有する粒子を含む。
【００２６】
中間層は、少なくとも１０１１／ｃｍ２／ｅＶの電荷トラップ密度を持つことができる。電荷トラップ密度の下限は絶縁層の固定電荷数Ｑｏｘに依存する。この数が高ければ、つまり例えば１０１１／ｃｍ２以上である場合、電荷トラップ密度Ｄｉｔは少なくとも１０１２／ｃｍ２／ｅＶでなければならず、絶縁層の固定電荷数Ｑｏｘが低ければ、つまり例えば１０１１／ｃｍ２以下である場合、電荷トラップ密度Ｄｉｔは１０１１／ｃｍ２／ｅＶであれば充分である。
【００２７】
中間層の塗布は、シリコン基板と絶縁層との間にアンドープまたは例えば３．１０１２／ｃｍ３未満のドーピングレベルの軽ドープシリコン層、アンドープポリシリコン層、ゲルマニウム層、アンドープポリゲルマニウム層、またはポリＳｉＧｅ炭化ケイ素層のいずれかを塗布することを含むことができる。そのような中間層の使用により、特に１００ＭＨｚを超える周波数で、自由電荷キャリアを捕捉するのに役立つ生成された電荷トラップの効率のおかげで、本発明の積層構造に関連する損失が減少することを発明者らは立証した。
【００２８】
ポリシリコン層の塗布は、シリコン基板上にアモルファスシリコンを堆積し、ポリシリコン層が形成されるようにアモルファスシリコンを結晶化することを含むことができる。結晶化は例えば熱アニール、急速熱アニール（ＲＴＡ）、またはレーザ結晶化を含むことができる。
【００２９】
中間層は、その外面のＲＭＳ（二乗平均平方根）粗度を有し、好ましくは、本発明では、例えば中間層被覆高抵抗シリコン基板のような中間層のＲＭＳ粗度は、絶縁体不動態化シリコン基板および中間層の結合を可能とするために、０.５ｎｍ以下の平均値を有する。これは、中間層が同時に、例えば化学機械的研磨（ＣＭＰ）のような平坦化を何ら必要とすることなく、積層構造の抵抗損を低減し、かつ他の層への接合を容易にするのに充分低い表面粗度を得るのに役立つことを意味する。
【００３０】
本発明に係る方法は、中間層被覆、例えばポリシリコン被覆抵抗率シリコン基板を絶縁体不動態化半導体基板に接合することを含む。中間層は、シリコン基板を絶縁層に接合する前に、中間層を絶縁層に接合するように抵抗率シリコン基板に塗布することができる。高抵抗シリコン基板を絶縁体不動態化半導体基板に接合する前に、中間層の表面に厚さ数ナノメートルの絶縁層を形成するように、中間層の表面酸化を実行することができる。これは後で絶縁体−絶縁体接合を導く。
【００３１】
代替的に、本発明に係る方法は、絶縁体不動態化半導体基板上に中間層を設け、これを高抵抗シリコン基板に接合することを含むことができる。
【００３２】
本発明の実施形態では、中間層は少なくとも１００ｎｍ、好ましくは１００ｎｍから４５０ｎｍの間、より好ましくは２００ｎｍから３００ｎｍの間の厚さを持つことができる。
【００３３】
本発明に係る方法はさらに、絶縁体−半導体基板界面に５ｋΩ・ｃｍより高く、好ましくは１０ｋΩ・ｃｍより高い実効抵抗率の値に達するように、充分高いレベルまで電荷トラップを導入することを含むことができる。電荷トラップ密度のこのレベルは、少なくとも１０１１／ｃｍ２／ｅＶである。
【００３４】
本発明の実施形態では、電荷トラップ密度は、積層構造に標準ＣＭＯＳプロセスが実行された後、１０１１／ｃｍ２／ｅＶ以上に維持される。また、標準ＣＭＯＳプロセスが構造に実行された後、積層構造実効抵抗率の値は５ｋΩ・ｃｍより高く、好ましくは１０ｋΩ・ｃｍより高い。
【００３５】
活性半導体層は、この層の上または中に設けられる電気部品の優れた相互作用を可能にするために、５ないし３０Ω・ｃｍ程度の低抵抗率を有する。この層は、Ｓｉ、Ｇｅ、ＳｉｘＧｅｙ、ＳｉＣ、ＩｎＰ、ＧａＡｓ、またはＧａＮのうちの少なくとも一つから形成することができる。活性半導体層は、少なくとも一層がＳｉ、Ｇｅ、ＳｉｘＧｅｙ、ＳｉＣ、ＩｎＰ、ＧａＡｓ、またはＧａＮから作られる、層のスタックを含むことができる。
【００３６】
絶縁層は、酸化物、窒化物、Ｓｉ３Ｎ４、多孔質絶縁材、低誘電率絶縁材、ポリマーのうちの少なくとも一つから形成することができる。絶縁層は、少なくとも一層が酸化物、窒化物、Ｓｉ３Ｎ４、多孔質絶縁材、低誘電率絶縁材、ポリマーから作られる、層のスタックから形成することができる。
【００３７】
第２態様では、本発明は、先行技術の積層構造に対して低減された抵抗損を特徴とする、特に高周波（ＨＦ）用途のための、つまり１００ＭＨｚより高い動作周波数を有する用途のための積層構造を提供する。積層構造は、３ｋΩ・ｃｍより高い抵抗率を持つ高抵抗シリコン基板を含む。本発明に係る積層構造の他の層を支持する基板のこの高抵抗率はすでに、積層構造に関連する損失を低減することを目的とする。積層構造はさらに、活性半導体層およびシリコン基板と活性半導体層との間の絶縁層を含む。本発明では、積層構造はさらに、高抵抗シリコン基板と絶縁層との間に中間層を含む。中間層は、中間層の粒子
の平均サイズが１５０ｎｍより小さく、好ましくは５０ｎｍより小さく、例えば２０ｎｍと４０ｎｍとの間となるようにしたサイズを有する粒子を含む。
【００３８】
中間層は、少なくとも１０１１／ｃｍ２／ｅＶ、好ましくは少なくとも１０１２／ｃｍ２／ｅＶの電荷トラップ密度を持つことができる。本発明の積層構造の実効抵抗率は５ｋΩ・ｃｍより高く、好ましくは１０ｋΩ・ｃｍより高い。
【００３９】
本発明に係る積層構造では、中間層はアンドープまたは軽ドープシリコン層、アンドープポリシリコン層、ゲルマニウム層、アンドープポリゲルマニウム層、またはポリＳｉＧｅ炭化ケイ素層のいずれかを含むことができる。
【００４０】
中間層、例えばポリシリコン層は、０．５ｎｍ以下の平均値の粗度を持つことができる。この場合、多数の小さい結晶が中間層に存在し、したがって非常に多数の結晶粒界が存在し、それは電荷とラップとして機能する。
【００４１】
活性半導体層は、この層上または内に設けられる電気部品の優れた相互作用を可能にするために、例えば５ないし３０Ω・ｃｍ程度の抵抗率を持つ。この層は、Ｓｉ、Ｇｅ、ＳｉｘＧｅｙ、ＳｉＣ、ＩｎＰ、ＧａＡｓ、またはＧａＮの少なくとも一つから作ることができる。活性半導体層は、少なくとも一層がＳｉ、Ｇｅ、ＳｉｘＧｅｙ、ＳｉＣ、ＩｎＰ、ＧａＡｓ、またはＧａＮから作られる、層のスタックを含むことができる。
【００４２】
絶縁層は、酸化物、窒化物、Ｓｉ３Ｎ４、多孔質絶縁材、低誘電率酸化物のような低誘電率絶縁材、高誘電率誘電体またはポリマーのうちの少なくとも一つから形成することができる。絶縁層は、少なくとも一層が酸化物、窒化物、Ｓｉ３Ｎ４、多孔質絶縁材、低誘電率絶縁材、高誘電率誘電体またはポリマーから作られる、層のスタックから形成することができる。
【００４３】
本発明のこれらおよび他の特性、特徴、および利点は、実施例として本発明の原理を示す添付の図面と併せて、以下の詳細な説明から明らかになるであろう。この説明は、本発明の範囲を限定することなく、単なる実施例として提示するものである。以下で指し示す参照番号は、添付の図面を参照する。
【発明を実施するための最良の形態】
【００４４】
実施形態の説明
本発明を、特定の実施形態に関連して特定の図面を参照しながら説明するが、本発明はそれらに限定されず、請求の範囲に記載する請求項によってのみ限定される。描かれた図面は単なる略図であり、非限定的なものである。図面において、要素の大きさは誇張されることがあり、分かりやすくするために縮尺通りに描かれないことがある。寸法および相対的寸法は、発明の実施の実際の縮小に対応していない。
【００４５】
さらに、説明および請求の範囲における第１、第２、第３、および類似の用語は、同様の要素を区別するために使用されており、必ずしも逐次的順序または時系列の順序を記載するためではない。そのように使用される用語は、適切な状況下で相互交換可能であり、本書に記載する発明の実施形態は、本書に記載または図示する以外の順序で動作することが可能であることを理解されたい。
【００４６】
さらに、説明および請求の範囲における頂部、底部、上、下、および類似の用語は、説明のために使用されており、必ずしも相対的位置を記述ためではない。そのように使用される用語は、適切な状況下で相互交換可能であり、本書に記載する発明の実施形態は、本書に記載または図示する以外の配向で動作することが可能であることを理解されたい。
【００４７】
請求項で使用する用語「含む」は、その後に列挙する手段に限定されるものと解釈すべきではなく、それは他の要素またはステップを排除するものではないことに留意されたい。したがって、言及する通り特徴、整数、ステップ、または構成要素の存在を明記するものであるが、一つまたはそれ以上の他の特徴、整数、ステップ、または構成要素、またはそれらの群の存在または追加を排除するものではないと解釈すべきである。したがって、「手段ＡおよびＢを含む装置」という表現の範囲は、構成要素ＡおよびＢのみから成る装置に限定すべきでない。それは、本発明に関して、装置の唯一の関連構成要素がＡおよびＢであることを意味する。
【００４８】
以下、本発明を、本発明の幾つかの実施形態の詳細な説明によって記載する。発明の真の精神または技術的教示から逸脱することなく、当業熟練者の知識に従って本発明の他の実施形態を構成することができることは明らかであり、本発明は付属の請求の範囲によってのみ限定される。
【００４９】
一般的に、本発明が関連する構造は概して、活性層が基板の抵抗率よりかなり低い電気抵抗率を有する構造である。
【００５０】
一例として、図１に示すＳＯＩ型の積層構造１０が考えられる。この積層構造１０は、シリコン基板１１、活性層１２、およびシリコン基板１１と活性層１２との間の絶縁層１３を含む。本発明では、上述の通り標準高抵抗ＳＯＩ構造は、絶縁層１３と基板１１との間のキャリアトラップ密度に影響を及ぼすように、特にそのような標準高抵抗ＳＯＩ構造に対してそれを少なくとも二桁増加するように変更される。そのような増加は、この積層構造１０に関連する損失を低減または最小化することができる。
【００５１】
発明者らは、シミュレーションおよび実験に基づき、次のことによって構造に関連する損失を低減できることを突き止めた。
【００５２】
−積層構造の絶縁層における電荷を低減することによって。この点に関して、発明者らは、基板の電気的損失に対する、構造の絶縁層すなわちＳＯＩの場合の埋込み絶縁層に関連する電荷に対応するパラメータＱｏｘの値の影響を示した。
【００５３】
−かつ／または電荷トラップ密度を、さらに詳しくは積層構造の絶縁層と基板との間の界面におけるこれを増加することによって。この点に関して、発明者らは、基板の電気的損失に対する、電荷トラップ密度に対応するパラメータＤｉｔの影響を示した。
【００５４】
本発明は、先行技術の積層構造つまり少なくとも５ｋΩ・ｃｍ、好ましくは少なくとも１０ｋΩ・ｃｍの実効抵抗率を有する積層構造に対して低減された抵抗損を持つ積層構造を得るために、本発明に従って別個にまたは組み合わせて適応することのできるパラメータＱｏｘおよびパラメータＤｉｔに関して、両方の態様について詳細に説明する。
【００５５】
発明者らによって実行された数値シミュレーションおよび実験の結果を提示する前に、シミュレーションおよび実験中に損失を測定するための方法で使用した原理を手短かに説明する。
【００５６】
損失を測定する方法は一般的に、「コプレーナ導波路による損失の測定」として知られる。それは、基板における電磁界の広がりの関数で特定の深さまで損失を測定することを可能にする。この深さは、導体間の間隔、周波数、基板の抵抗率、および絶縁層の厚さに依存する。
【００５７】
該測定方法は、特徴付けられる積層構造であって、少なくとも基板１１、絶縁層１３、および活性層１２を含む各積層構造に対し、以下のステップを使用する。
【００５８】
−構造の作製
−ＳＯＩの場合には埋込み酸化物から構成される絶縁層１３でエッチングが停止するように行なわれる、構造の活性層１２の選択的エッチング
−構造の埋込み酸化物の上に行なわれる全一層の導電性金属の堆積
−テストパターン、この場合はコプレーナ導波路（ＣＰＷ）を形成する導電性平行金属線であって、平行金属線の間に中心金属線のあるパターンを形成するために行われる、堆積された金属の選択的ドライエッチング
−中心金属線に対する電気信号の印加。この信号は、低振幅の連続電圧と交流電圧の重畳を含む。この合成電圧を線に印加し、次のパラメータを決定することができる。
【００５９】
−連続成分の振幅ＶＡ
−交流成分の周波数ｆ
測定中の連続電圧成分と交流電圧成分の重畳は、絶縁層と基板との間の界面下に存在する低抵抗率層の著しい効果を説明する。後で説明する通り、この低抵抗率層は、連続成分の印加によって中心金属線の下に生成される。
【００６０】
−損失αの計算
損失αは、導体の損失である第１部分αＣＯＮＤと、前にエッチングした活性層のしたに位置する層の損失でる第２部分αＳＵＢとを含む。活性層の下に位置する層の損失αＳＵＢは、ＣＰＷの両端における放出、伝達、および受信電力波の測定、およびしたがって測定された総損失α、ならびに印加信号の所定の周波数に対して固定されるとみなされるαＣＯＮＤの推定から抽出される。
【００６１】
中心金属線の下に生成される低抵抗率層は、パラメータＱｏｘおよびＤｉｔによってかなり影響される。したがって、ＱｏｘおよびＤｉｔの影響が感じられるのは、電荷キャリアの濃度および低抵抗率層の全体的体積（特にその厚さによって決定される）による。
【００６２】
上記測定方法の適用中に測定された損失は、構造の実効抵抗率の抽出を可能にする。この実効抵抗率は、活性層の下に位置する層の損失に直接関係する。
【００６３】
本発明の第１態様では、酸化物における固定電荷数（Ｑｏｘと呼ばれる）を低下することで、高抵抗積層構造、例えば高抵抗ＳＯＩウェハの実効抵抗率を効果的に改善できることが実証された。
【００６４】
シミュレーションの結果を図８に示す。それは絶縁層の固定電荷を増加した積層構造に形成された、金属コプレーナ導波路（ＣＰＷ）の側方コンダクタンスを示す。
【００６５】
この図のプロットは、構造上に実現されたコプレーナ導波路の直線平行コンダクタンス（Ｇｅｆｆ）の計算を可能にするシミュレーションモデルによって得られる。
【００６６】
図９を参照すると、分散等価回路（右側）と共に積層構造上に実現されたコプレーナ導波路が図示されている。
【００６７】
コプレーナ導波路に関連する伝播係数γは、次の形を取る。
【００６８】
【数１】
2007507093.tif 000003
【００６９】
基板に関連する損失αＳＵＢは、高周波数つまり１００ＭＨｚ以上の周波数でＧｅｆｆに正比例する。
【００７０】
実際、損失αＳＵＢは［０．５×Ｇｅｆｆ×（Ｌｅｆｆ／Ｃｅｆｆ）０．５］に等しい。ＬｅｆｆおよびＣｅｆｆはそれぞれ実効コンダクタンスおよび実効直線キャパシタンスに対応する。
【００７１】
所定の構造に対し、パラメータＧｅｆｆの値が高ければ高いほど、構造に関連する損失は高くなる（逆の場合も同様）。
【００７２】
上のモデルは、米国カリフォルニア州Ｓｉｌｖａｃｏ社のＡｔｌａｓ（登録商標）シミュレーションソフトウェアによって使用される。このモデルは、コプレーナ導波路の様々な寸法パラメータを考慮することを可能にする。:
−損失を測定するために積層構造上に形成される金属線の幾何学的形状。
【００７３】
−積層構造の絶縁層（埋込み層）の厚さ。
−交流成分の振幅および周波数を考慮に入れて、金属線に印加された連続電圧成分の振幅ＶＡ。
【００７４】
さらに、このモデルは、Ｇｅｆｆを計算するときにパラメータＤｉｔおよびＱｏｘを考慮に入れる。
【００７５】
図８は、図に示す通りパラメータＱｏｘの四つの異なる値に関連する四つの異なる構造に対応する四つのグラフ８０、８１、８２、８３を示す。グラフの各々は、（上で説明した通り、損失に直接関連するパラメータ Ｇｅｆｆを介して）構造における電気的損失の基準点に対する相対的展開を示し、これを下述する方法に従って損失を測定するときに構造の導体に印加される振幅ＶＡの電圧の関数で示す。
【００７６】
基準点は、ＶＡ＝Ｑｏｘ＝Ｄｉｔ＝０に対して得られるＧｅｆｆの値に固定される。
グラフ８０は、Ｑｏｘの値がゼロの積層構造に対応する。
【００７７】
グラフ８１、８２および８３は各々、絶縁層が０とは異なるＱｏｘの値であって、グラフ８１（絶縁層の電荷が１０１０／ｃｍ２である）に関連する積層構造から、グラフ８３に関連する積層構造（絶縁層の電荷が１０１１／ｃｍ２である）へと増加するＱｏｘの値を提示する様々な積層構造に対応する。
【００７８】
図９の矢印８４は、様々なグラフに関連する積層構造間のＱｏｘの増加を反映する。
図９は、Ｑｏｘの値の増加が積層構造の損失の増加を導くことを示す。
【００７９】
パラメータＱｏｘの影響、およびしたがって絶縁層の電荷の影響については後で説明する。絶縁層の電荷は正の電荷であり、したがってそれは絶縁層と高抵抗基板との間に界面に負の移動電荷（電子）を引き寄せる傾向を有する。これらの電子は界面に蓄積して表在性低抵抗率層を形成し、したがってそれは基板の全体的な電気的損失を増大する。
【００８０】
上述した損失の測定のための方法を使用するときに、わずかに負の電圧ＶＡを中心導体
に印加することにより、これらの電子は一時的に中央導体の下に押しやられ、表面から奥の方に移動する。したがって絶縁層と基板との間の界面のこの部分は抵抗が高くなり、測定される損失が低下する。今、振幅ＶＡが依然として負になっている場合、移動負電荷は界面に引き寄せられ、したがってその抵抗率が局所的に低下する。したがって基板の電気的損失が最小になるのは、負電圧ＶＯＰＴの場合である。最小限の損失のこのオフセットを図８に示す。Ｑｏｘの値が高ければ高いほど、ＶＯＰＴの値は、負電圧値に向って多くオフセットされる。
【００８１】
同様に、Ｑｏｘの重要な値に対し、絶縁層と基板との間の界面の電子の存在は、（上述の通り、絶縁層と基板との間の界面に電子が引き寄せられる電圧が、電圧ＶＡが印加される中心導体の下には存在せず、界面の他の場所に存在するＶＯＰＴの場合でも）損失の増大を導く。
【００８２】
二つの同一構造の間のＱｏｘの値の増加はしたがって、図８に示すように、損失の増加および連続成分の振幅ＶＡの最適値ＶＯＰＴ（最小損失に対応する）のオフセットを誘発する。
【００８３】
本発明の第２態様では、絶縁体と基板との間のトラップ密度（Ｄｉｔと呼ばれる）を増加することで、高抵抗積層構造、例えば高抵抗ＳＯＩウェハの実効抵抗率を効率的に改善できることが実証される。実際、そのようなトラップは、自由キャリアを捕捉し、それらが高周波電界に反応できないようにし、したがってそれらの高周波抵抗損への寄与を抑制するのに重要な役割を果たす。高周波電界とは、１００ＭＨｚより高い動作周波数を有する電界を意味する。
【００８４】
本発明の一実施形態では、絶縁層１３と基板１１との間のキャリアトラップの密度は、高抵抗率層１４、つまり少なくとも３ｋΩの抵抗率を有し、高いトラップ密度つまり少なくとも１０１１／ｃｍ２／ｅＶ、好ましくは少なくとも１０１２／ｃｍ２／ｅＶのトラップ密度を含む層を、図１に示すように基板１１と絶縁層１３との間の中間層として設けることによって増加する。この高抵抗率層１４は例えばアンドープポリシリコン、アンドープポリゲルマニウム、またはポリＳｉＧｅ炭化ケイ素から作ることができる。基板１１と絶縁層１３との間にそのような中間層１４を設けると、トラップの自由キャリア捕捉効率のおかげで、特に高周波における積層構造１０に関連する損失が減少することが立証された。
【００８５】
すでに示し、かつ後で詳述する通り、電荷トラップの密度Ｄｉｔは積層構造の損失に対して影響を持つ。
【００８６】
図２は、４つの異なる構造に対応する四つの曲線２１、２２、２３、２４を示し、各曲線は上で説明した通り損失に直接関連する直線平行コンダクタンスＧｅｆｆを印加ＤＣ電圧振幅ＶＡ、１０ＧＨｚの周波数ｆおよび１００ｍＶ未満の振幅を有する交流成分の関数で示す。各構造は、絶縁層１３と基板１１との間の電荷トラップ密度Ｄｉｔの様々な値に関連する。曲線２１に対応する第１構造は０に等しい電荷トラップ密度Ｄｉｔを有し、曲線２２に対応する第２構造は５×１０１０／ｃｍ２／ｅＶの電荷トラップ密度Ｄｉｔを有し、曲線２３に対応する第３構造は１０１１／ｃｍ２／ｅＶの電荷トラップ密度Ｄｉｔを有し、曲線２４に対応する第４構造は１０１２／ｃｍ２／ｅＶの電荷トラップ密度Ｄｉｔを有する。三つの曲線２１、２２、２３の最小値の両側の矢印２５は、異なる構造間のＤｉｔの増加を反映する。曲線２１、２２、および２３は各々横座標の０ボルト近辺に最小値を提示し、（したがって損失が最小限となる電圧に対応し、それらは各々の場合で実質的に同一である）。
【００８７】
電荷トラップ密度Ｄｉｔの増加の結果、積層構造に関連する損失の減少がもたらされることが分かる。図２から、電荷トラップ密度Ｄｉｔに最大値を有する積層構造は、最小限の損失を持つものであることが分かる。この構造の損失は４０００ Ω・ｃｍ程度の実効抵抗率に対応し、それは基板に関連する損失を、金属導体に関連する損失に対して無視できるほど小さくする。実際、全損失αは損失αＣＯＮＤおよびαＳＵＢの和に等しいため、αＳＵＢがゼロになると、αはαＣＯＮＤに等しくなる。
【００８８】
また、電荷トラップ密度Ｄｉｔの増加が、構造の中心金属線に印加される電圧の連続成分の振幅ＶＡの影響を低減することも分かる。
【００８９】
パラメータＤｉｔの損失に対する影響は、以下の通り説明することができる。パラメータＤｉｔは、絶縁層１３と基板１１との間に位置し基板の汚染に由来するトラップまたは電荷キャリアつまり正孔または電子を捕捉するのに適した他のトラップの密度を特徴付ける。電荷トラップ密度値Ｄｉｔは、界面の単位表面当たりの電荷トラップ数を定義することに注目する必要がある。これは、層の厚さに関係なくＤｉｔの値を比較することを可能にする。しかし、現実には、電荷トラップは表面だけではなく、バルクにも位置しており、各々が結晶粒界を有する微結晶が中間層を形成する場合には特に.そうである。文献に提示されるＤｉｔの値は通常、バルク内ではなく、界面に存在する電荷トラップ数を考慮している。
【００９０】
絶縁層と基板との間の界面における重要な電荷トラップ密度は、絶縁層の電荷の増加の影響に関して上述した影響に反比例する傾向がある。実際、界面における重要な電荷トラップ密度は、界面に集合し、積層構造の抵抗率を低下する（かつしたがって電気的損失を増加する）、表層を形成する電子の一部分の吸収を導く。電荷トラップ密度が高ければ高いほど、こうして損失を減少するこの効果はますます重要である。
【００９１】
この電圧の極性に応じて負（電子）または正（正孔）の電荷を界面付近に引き寄せる連続電圧成分の効果は、より多くの重要な電荷トラップ密度によって低減され、この場合、実際、連続電圧成分によって界面に向って引き寄せられる移動電荷の一部分は、ＨＦ損失に影響を及ぼさないように捕捉される。
【００９２】
電荷トラップ密度の増加の効果は、図２から分かるように、正または負のＤＣ電圧成分の場合に同じ影響を有することに注目されたい。
【００９３】
本発明の一実施形態に係る積層構造１０の基板１１と絶縁層１３との間の電荷トラップ密度Ｄｉｔの増加を得るための特定の処理は、その位置に高いトラップ密度を含む高抵抗率としてポリシリコン層を導入することである。
【００９４】
本発明の一実施形態では、積層構造１０は、次の通りおよび図３に示す通りのＳｍａｒｔ  Ｃｕｔプロセスによって得ることができる。少なくとも３ｋΩ・ｃｍの抵抗率を有する第１の高抵抗シリコンウェハ３０が、活性層 １２が作られる材料、例えばＳｉ、Ｇｅ、ＳｉｘＧｅｙ、ＳｉＣ、ＩｎＰ、ＧａＡｓ、もしくはＧａＮのうちの少なくとも１つから、あるいは少なくとも１層がＳｉ、Ｇｅ、ＳｉｘＧｅｙ、ＳｉＣ、ＩｎＰ、ＧａＡｓ、もしくはＧａＮから作られる層のスタックから形成される第２ウェハ３１と同様に提供される。絶縁層３２が第２ウェハ３１の上に設けられる。例えば第２ウェハ３１は酸化することができ、あるいは第２ウェハ３１の少なくとも片面に絶縁層３２が形成されるように絶縁層を堆積することができる。絶縁層３２は、Ｓｉ０２、Ａｌ２Ｏ３、ＡｌＮ、Ｓｉ３Ｎ４、チタン酸塩、多孔質絶縁材、低誘電率絶縁材のような誘電体のうちの１つまたは組合せのような任意の適切な材料から作成することができる。次いで、スマートカットイオン注入３３により、第２ウェハ３１における深い脆弱化層３４の形成が誘発される。
【００９５】
次いで、高いトラップ密度を含む高抵抗層３５が第１基板３０に堆積される。この層３５は例えば、アンドープまたは軽ドープシリコン、アンドープポリシリコン、ゲルマニウム、アンドープポリゲルマニウム、ポリＳｉＧｅ炭化ケイ素のいずれかとすることができるが、それらに限定されない。この層は酸化することができるが、そうする必要は無い。
【００９６】
アンドープアモルファスシリコン層３５を堆積する特定の場合について以下で考察する。
【００９７】
その後、こうして作製された第１および第２ウェハ３０、３１はクリーニングされ、相互に接合される。Ｓｍａｒｔ  Ｃｕｔプロセスにより、平均イオン侵入深さで劈開が実行され、絶縁層１３、活性層１２、およびアモルファスシリコン層３５だけが第１基板３０の上に残るように、第２基板３１の一部分３６が 取り除かれる。
【００９８】
アモルファスシリコン層３５は結晶化され、１５０ｎｍより小さく、好ましくは５０ｎｍより小さく、例えば２０ｎｍと４０ｎｍとの間のサイズを有する多数の小さい粒子が形成され、したがってＨＲトラップ密度の高いポリシリコン層１４が形成される。この結晶化は、いずれかの適切な結晶化方法によって、例えばアニール、急速熱熱アニール（ＲＴＡ）、またはレーザ結晶化によって行なうことができる。この結晶化ステップは、作製された第１および第２ウェハ３０および３１を接合する前、間、または後で実行することができる。本発明の利点は、０．５ｎｍ以下の小さい平均値を持つＲＭＳ粗度が得られるので、ポリシリコン被覆された第１基板３０と絶縁体不動態化され劈開形成された第２基板３１との間の接合を実行することができる前に、例えば化学機械的研磨（ＣＭＰ）によってポリシリコン層を平坦化または平面化する必要が無いことである。
【００９９】
また、本発明の更なる実施形態では、積層構造１０は次のように得ることができる。
第１シリコンウェハ４０が、活性層１２が形成される材料、例えばＳｉ、Ｇｅ、ＳｉｘＧｅｙ、ＳｉＣ、ＩｎＰ、ＧａＡｓ、もしくはＧａＮのうちの少なくとも１つから、あるいは少なくとも１層がＳｉ、Ｇｅ、ＳｉｘＧｅｙ、ＳｉＣ、ＩｎＰ、ＧａＡｓ、もしくはＧａＮから作られる層のスタックから形成される第２ウェハ４１と同様に提供される。絶縁層４２が第２ウェハ４１の上に設けられる。例えば第２ウェハ４１は酸化することができ、あるいは第２ウェハ４１の少なくとも片面に絶縁層４２が形成されるように絶縁層を堆積することができる。絶縁層４２は、Ｓｉ０２、Ａｌ２Ｏ３、ＡｌＮ、Ｓｉ３Ｎ４、チタン酸塩、多孔質絶縁材、低誘電率絶縁材のような誘電体のうちの１つまたは組合せのような任意の適切な材料から作成することができる。
【０１００】
次いで、少なくとも３ｋΩ・ｃｍの抵抗率を有し、かつ１５０ｎｍより小さく、好ましくは５０ｎｍより小さい粒子サイズを有する高抵抗層４５が、絶縁された第２ウェハ４１上に設けられる。この層４５は例えば、アンドープまたは軽ドープシリコン、アンドープポリシリコン、ゲルマニウム、アンドープポリゲルマニウム、ポリＳｉＧｅ炭化ケイ素のいずれかとすることができるが、それらに限定されない。この層は例えばアモルファスシリコン層から形成することができ、それは結晶化されて多数の小さい粒子を形成し、したがって電荷トラップ密度の高い中間層が形成される。上述の通り、結晶化は、例えばアニール、急速熱熱アニール（ＲＴＡ）、またはレーザ結晶化など、任意の適切な結晶化方法によって行なうことができる。この結晶化ステップは、作製された第１および第２ウェハ４０および４１を接合する前、接合中、または接合後に実行することができる。
【０１０１】
その後、こうして作製された第１および第２ウェハ４０、４１はクリーニングされ、相互に接合される。
【０１０２】
図１０は、周波数の関数で測定された積層構造の電気的損失を示す。図１０のグラフは、Ｓｍａｒｔ  Ｃｕｔ（登録商標）プロセスによって得られＱｏｘおよびＤｉｔに異なる値を示す３つのＳＯＩ構造について、連続電圧成分ＶＡ＝０Ｖの振幅の場合の損失の展開を、周波数の関数で示す。
【０１０３】
下の表２は、３つの構造ＳＬ１、ＳＬ２、ＳＨ１のＱｏｘおよびＤｉｔの値を示す。
【０１０４】
【表１】
2007507093.tif 000004
【０１０５】
図１０の破線のグラフは、１００Ω・ｃｍ（最も高いグラフ）から５０００Ω・ｃｍ（最も低いグラフ）まで変化する積層構造の基板の抵抗率rｅｆｆを除き、同一の構造に実現されたＣＰＷのシミュレーションによる損失に対応する。抵抗率rｅｆｆの値は図１０で矢印によって示すように増加し、示した値を持つ。これらのグラフは、抵抗率rｅｆｆが高ければ高いほど、理論的損失が低くなることを示す。理論的損失は、金属導体に関連する損失（図１０の実線の最も低いグラフに対応する）および基板の損失を包含することに留意されたい。
【０１０６】
図１０はまた、Ｄｉｔの値が最も高い積層構造が、最も低い損失を示す構造であることをも示す。この構造の損失は４０００Ω・ｃｍ程度の実効抵抗率に対応し、それは基板に関連する損失を、金属線に関連する損失に対して無視できるほど小さくする（全損失αは、αＳＵＢおよび損失αＣＯＮＤの和に等しいため、αＳＵＢが０になると、αはαＣＯＮＤに等しくなる）。
【０１０７】
Ｑｏｘに低い値を示すが、Ｄｉｔが無視できるほど小さい値である積層構造は、わずか３００および５００Ω・ｃｍの基板の抵抗率の値に対応する損失を示す。
【０１０８】
本発明では、電荷トラップ密度および／または積層構造の絶縁層の電荷の値は、前記積層構造の実効抵抗率を最大にするために変更される。
【０１０９】
Ａｔｌａｓ（登録商標）により実行した追加のシミュレーションは、発明者らが頑健なウェハを提供するために要求される電荷トラップ密度Ｄｉｔの最小限のレベルを定量化することを可能にした。これらのシミュレーションは、たとえ絶縁層１３が１０１１／ｃｍ２より数倍高い絶縁層１３の電荷キャリアの濃度Ｑｏｘによって特徴付けられた場合でも、１０１１／ｃｍ２／ｅＶ、好ましくは、１０１２／ｃｍ２／ｅＶ程度のトラップ密度が、基板界面付近の全ての寄生伝導路を排除するのに充分高いことを示した。そのような高レベルのＱｏｘは現在多層標準ＣＭＯＳプロセスで達成され、層の数が高くなりかつ絶縁体の厚さが大きくなる将来のＣＭＯＳプロセスでは、さらにいっそう増大することが予想される。
【０１１０】
（実験）
異なるウェハを作製して測定した。ウェハは、全て、高抵抗シリコン基板、すなわち約１０４Ω・ｃｍ以上の抵抗率を有する基板から作製した。下の表１は、作製されたウェハの結果およびそれらの特徴の幾つかを掲げる。ＤＬＢＨＲ２６およびＤＬＢＨＲ２６ｔｂを除く全てのウェハは、異なるウェハに対して異なる温度でポリシリコン層を高抵抗シリコン基板上に堆積して作製され、堆積されたポリシリコン層は異なるウェハに対して異なる厚さを有する。全ての場合に、ポリシリコン層は低圧化学気相成長（ＬＰＣＶＤ）プロセスにより堆積された。しかし、本発明はこのプロセスに限定されない。代替的堆積法として例えばプラズマエンハンスト化学気相成長（ＰＥＣＶＤ）、または大気圧化学気相成長（ＡＰＣＶＤ）がある。ウェハＤＬＢＨＲ２６およびＤＬＢＨＲ２６ｔｂは両方とも、本発明の実施形態に従ってアモルファスシリコン層を高抵抗シリコン基板上に堆積して作製された。シリコンは９００℃で２分間ＲＴＡにより結晶化された。周囲温度（２０℃）から９００℃まで上昇するＲＴＡ温度の上昇時間は２秒であった。１つの基準ウェハＤＬＢＨ１３もまた追加のポリシリコン層無しで作製された。次いで、追加のポリシリコン層の効率を実証するために、全てのウェハに対し、Ｑｏｘ密度の高い厚さ３μｍの二酸化シリコンの層の絶縁層が、ＰＥＣＶＤプロセスにより堆積される。測定されてはいないが、絶縁層の電荷密度Ｑｏｘの値は、そのような酸化層の場合少なくとも１０１１／ｃｍ２の数倍であり、酸化物−ポリシリコン界面のトラップ密度は１０１１／ｃｍ２／ｅＶより高いことが、予想され、かつ文献から知られている。
【０１１１】
次いで、標準半導体デバイス処理のサーマルバジェットをシミュレートするために、全てのウェハ（Ｌｅｔｉ０２５およびＳＴ０１３を除く）を二つに切断し、半分を９５０℃の温度で４時間、自然雰囲気（大気圧１００％Ｎ２）でアニールした。拡張子「ｔｂ」は、これらの試料を識別するために付加した。他方の半分はアニールしなかった。最後に、酸化層の上に堆積した厚さ１μｍのアルミニウム層に、コプレーナ導波路をパターン形成した。ＣＰＷは、高周波アナログ集積回路で使用される典型的な伝導線である。それらは、これらの実験で、作製されたウェハの実効抵抗率を特徴付けるために使用した。
【０１１２】
比較のために、市販の（ＳＯＩＴＥＣ社製）高抵抗ＳＯＩ基板に作製され、発明者らの実験室外で処理されたＣＰＷ線、つまりＣＥＡ−ＬＥＴＩ（Ｌｅｔｉ０２５）およびＳＴ−Ｍ（ＳＴ０１３）で、全ＳＯＩ  ＣＭＯＳプロセスで作製されたＣＰＷ線も測定した。この結果も、表１に示されている。
【０１１３】
【表２】
2007507093.tif 000005
【０１１４】
ウェハＤＬＢＨＲ１３（基板―絶縁層界面にポリシリコン層を持たない基準ウェハ）の実効抵抗率は、約２００ないし４００Ω・ｃｍであり、シリコン基板への高い抵抗損を示す。他方、不動態化酸化層の下、つまり基板と絶縁層との間に追加のポリシリコン層を含む全ての高抵抗シリコンウェハは、表１から分かる通り、より高い実効抵抗率を提示する。好ましくは、本発明の実施形態では、本発明に係る積層構造の実効抵抗率は、５ｋΩ以上であり、さらに好ましくは１０ｋΩ以上である。上の表１から、結果的に得られる実効抵抗率はポリシリコン層の厚さに依存することを観察することができ、ポリシリコン層のボリュームトラップが重要な役割を果たすことを示唆する。２００ｎｍの最小ポリシリコン厚さが、酸化物―シリコン界面における寄生伝導層を効果的に抑制すると考えることができることが実証された。
【０１１５】
９５０℃の長い熱アニール（４時間）の前および後で、各試料の実効抵抗率を測定することにより、実効抵抗率の安定性に対するＣＭＯＳサーマルバジェットの影響のシミュレーションが可能になった。結果は明らかに、熱アニールがポリシリコンを堆積したウェハ
の実効抵抗率に強い影響を持つ一方、５２５℃で堆積し、９００℃で２分間の急速熱アニール（ＲＴＡ）により結晶化したアモルファスシリコン層（ＤＬＢＲ２６およびＤＬＢＲ２６ｔｂ）の場合には何ら影響が観察されないことを示す。周囲温度（２０℃）から９００℃まで上昇するＲＴＡ温度の上昇時間は２秒であった。
【０１１６】
上記は、これらの試料だけが熱力学的に安定していることを示唆する。これらの試料の両方の実効抵抗率は１００００Ω・ｃｍより高く、満足できる値をはるかに超えている。
【０１１７】
ＳＯＩウェハの各々の堆積されたポリシリコン層と将来の埋込み酸化物との接合性を検査するために、走査型電子顕微鏡（ＳＥＭ）写真撮影およびＳＥＭ測定を行なった。図５および６はそれぞれ、６２５℃で堆積されたポリシリコン層の断面、および５２５℃で堆積されたＲＴＡ結晶化シリコン層の断面を提示する。５２５℃で堆積されたＲＴＡ結晶化シリコン層の場合のより低い粒子サイズおよびしたがってより高いトラップ密度を明瞭に見ることができる。さらに、表面の品質は、該層の方が、６２５℃で堆積された古典的なポリシリコンに比較してずっと優れている。２×２μｍ２の走査面積に対して実行された原子間力顕微鏡（ＡＦＭ）測定は、これらの観察を確認する。つまり２．２４ｎｍ／１６．５ｎｍおよび０．３７ｎｍ／３．１４ｎｍのＲＭＳ（２乗平均平方根）粗度／最大高さが、図１１（ｂ）および１１（ａ）のＡＦＭ図にそれぞれ示すように、６２５℃のポリシリコンおよび５２５℃のＲＴＡ結晶化シリコンのそれぞれに対して測定された。後者の場合、表面の品質は、表面の化学機械的研磨（ＣＭＰ）を使用することなく接合することが可能である。ＳＥＭ写真から、粒子のサイズが、５２５℃で堆積されたＲＴＡ結晶化シリコンの場合には２０ないし４０ｎｍであるが、６２５℃で堆積されたポリシリコンの場合には２００ｎｍ以上であることが決定された。したがって、極めて高くかつ安定した抵抗率の多層ウェハを得るための最良の候補は、低い温度、例えば約５２５℃で堆積し、例えば９００℃以上の高い温度でＲＴＡにより結晶化したアモルファスシリコン層である。
【０１１８】
本発明に係る装置の好適な実施形態、特定の構成、および構造のみならず、材料についても本書で論じたが、本発明の範囲および精神から逸脱することなく、形態および詳細の様々な変化および変形を施すことができることは言うまでもない。例えばＳｍａｒｔ  Ｃｕｔ（登録商標）型の製造方法を記載したが、積層構造を製造するための他の方法、特に基板の接合を含む方法、ＥＬＴＲＡＮ型の方法をも使用することができる。さらに、ＳＯＩについて記載し論じたが、本発明の方法は、例えばバックエッチＳＯＩ（ＢＥＳＯＩ）、歪みシリコンオンシリコンゲルマニウムオンインシュレータ（ＳＧＯＩ）、歪みシリコンオンインシュレータ（sＳＯＩ）、ゲルマニウムオンインシュレータ（ＧｅＯＩ）、シリコンオンエニシング（ＳＯＡ）、またはシリコンオン絶縁多層のような他の積層スタックを製造するためにも使用することができる。
【図面の簡単な説明】
【０１１９】
【図１】本発明の実施形態に係る積層構造を示す図である。
【図２】基板と絶縁層との間の界面に増大する電荷トラップ密度を有する積層構造に作られた金属コプレーナ導波路（ＣＰＷ）の側方コンダクタンスを示すグラフである。
【図３】本発明の一実施形態に係る積層構造の製造方法の様々なステップを示す図である。
【図４】本発明のさらなる実施形態に係る積層構造を製造するための別の方法の様々なステップを示す図である。
【図５】６２５℃で堆積されたポリシリコンのＳＥＭ写真である。
【図６】（ａ）５２５℃で堆積され、（ｂ）９００℃で２分間急速熱アニール（ＲＴＡ）法でアニールされた、アモルファスシリコンのＳＥＭ写真である。
【図７】従来のＳＯＩウェハの製造方法の各種の工程を示す図である。
【図８】絶縁層に増大する固定電荷を有する積層構造に作られた金属コプレーナ導波路（ＣＰＷ）の側方コンダクタンスを示すグラフである。
【図９】本発明に係る積層構造のような積層構造における電気的損失を測定するための測定方法の原理を示す略図である。積層構造は断面で示され、その右側の略図は同等の電気回路を表わす図である。
【図１０】周波数の関数で測定された積層構造の電気的損失を示す図である。
【図１１】図１１（ａ）および図１１（ｂ）は、５２５℃で堆積されたＲＴＡ結晶化アモルファスシリコンおよび６２５℃で堆積されたポリシリコンのＲＭＳ（二乗平均平方根）粗度を示すＡＦＭ写真である。
【図１】
2007507093.tif 000006
【図２】
2007507093.tif 000007
【図３】
2007507093.tif 000008
【図４】
2007507093.tif 000009
【図５】
2007507093.tif 000010
【図６】
2007507093.tif 000011
【図７】
2007507093.tif 000012
【図８】
2007507093.tif 000013
【図９】
2007507093.tif 000014
【図１０】
2007507093.tif 000015
【図１１】
2007507093.tif 000016
【手続補正書】
【提出日】平成18年4月25日(2006.4.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
３ｋΩ・ｃｍより高い抵抗率を持つ高抵抗シリコン基板（１１）と、活性半導体層（１２）と、前記シリコン基板（１１）と前記活性半導体層（１２）との間の絶縁層（１３）とを含む積層型半導体構造（１０）の製造方法であって、前記絶縁層（１３）と前記シリコン基板（１１）との間の電荷トラップ密度を増大することによって前記高抵抗シリコン基板（１１）内の抵抗損を抑制することを含む方法。
【請求項２】
電荷トラップ密度の増大は、前記シリコン基板（１１）と前記絶縁層（１３）との間に中間層（１４）を塗布することを含み、前記中間層（１４）は、前記中間層（１４）の粒子の平均サイズが１５０ｎｍより小さく、好ましくは５０ｎｍより小さくなるようにしたサイズを有する粒子を含む、請求項１に記載の方法。
【請求項３】
前記中間層（１４）は少なくとも１０１１／ｃｍ２／ｅＶ、好ましくは少なくとも１０１２／ｃｍ２／ｅＶの電荷トラップ密度を有する、請求項２に記載の方法。
【請求項４】
中間層（１４）の塗布は、アンドープまたは軽ドープシリコン層、アンドープポリシリコン層、ゲルマニウム層、アンドープポリゲルマニウム層、またはポリＳｉＧｅ炭化ケイ素層のいずれかを前記シリコン基板（１１）と前記絶縁層（１３）との間に塗布することを含む、請求項２または３のいずれかに記載の方法。
【請求項５】
前記中間層（１４）はＲＭＳ粗度を有し、前記中間層（１４）の前記ＲＭＳ粗度は０．５ｎｍ以下の平均値を有する、請求項２ないし４のいずれかに記載の方法。
【請求項６】
ポリシリコン層の塗布は、前記シリコン基板（１１）上にアモルファスシリコンを堆積すること、および前記アモルファスシリコンを結晶化してポリシリコンを形成することを含む、請求項４または５のいずれかに記載の方法。
【請求項７】
結晶化は、熱アニール、急速熱アニール（ＲＴＡ）、またはレーザ結晶化のいずれかを含む、請求項６に記載の方法。
【請求項８】
中間層被覆高抵抗シリコン基板を絶縁体不動態化半導体基板に接合することを含む、請求項２ないし７のいずれかに記載の方法。
【請求項９】
前記高抵抗シリコン基板を絶縁体不動態化半導体基板に接合する前に、前記中間層（１４）の表面を酸化することを含む、請求項８に記載の方法。
【請求項１０】
絶縁体不動態化半導体基板上に中間層（１４）を設け、これを高抵抗シリコン基板に接合することを含む、請求項２ないし７のいずれかに記載の方法。
【請求項１１】
前記中間層（１４）は、少なくとも１００ｎｍ、好ましくは１００ｎｍから４５０ｎｍの間、さらに好ましくは２００ｎｍから３００ｎｍの間の層厚を有する、請求項２ないし１０のいずれかに記載の方法。
【請求項１２】
標準ＣＭＯＳプロセスが前記構造（１０）に実行された後、電荷トラップの密度が１０１１／ｃｍ２／ｅＶより高く維持される、請求項２ないし１１のいずれかに記載の方法。
【請求項１３】
３ｋΩ・ｃｍより高い抵抗率を持つ高抵抗シリコン基板（１１）と、活性半導体層（１２）と、前記シリコン基板（１１）と前記活性半導体層（１２）との間の絶縁層（１３）とを含む積層構造（１０）であって、前記積層構造（１０）は前記高抵抗シリコン基板（１１）と前記絶縁層（１３）との間に中間層（１４）を含み、前記中間層（１４）は、前記中間層（１４）の粒子の平均サイズが１５０ｎｍより小さく、好ましくは５０ｎｍより小さくなるようにしたサイズを有する粒子を含んで成る積層構造（１０）。
【請求項１４】
前記中間層（１４）は少なくとも１０１１／ｃｍ２／ｅＶ、好ましくは少なくとも１０１２／ｃｍ２／ｅＶのトラップ密度を有する、請求項１３に記載の積層構造（１０）。
【請求項１５】
前記積層構造（１０）は５ｋΩ・ｃｍより高く、好ましくは１０ｋΩ・ｃｍより高い実効抵抗率を有する、請求項１３または１４のいずれかに記載の積層構造（１０）。
【請求項１６】
前記中間層（１４）はアンドープまたは軽ドープシリコン層、アンドープポリシリコン層、ゲルマニウム層、アンドープポリゲルマニウム層、またはポリＳｉＧｅ炭化ケイ素層のいずれかを含む、請求項１３ないし１５のいずれかに記載の積層構造（１０）。
【請求項１７】
前記中間層（１４）は０．５ｎｍ以下の平均値のＲｍＳ粗度を有する、請求項１３ないし１６のいずれかに記載の積層構造（１０）。
【請求項１８】
前記活性半導体層（１２）はＳｉ、Ｇｅ、ＳｉｘＧｅｙ、ＳｉＣ、ＩｎＰ、ＧａＡｓ、またはＧａＮのうちの少なくとも一つから形成される、請求項１３ないし１７のいずれかに記載の積層構造（１０）。
【請求項１９】
前記絶縁層（１３）は酸化物、窒化物、Ｓｉ３Ｎ４、多孔質絶縁材、低誘電率絶縁材、高誘電率誘電体またはポリマーのうちの少なくとも一つから形成される、請求項１３ないし１８のいずれかに記載の積層構造（１０）。
【国際調査報告】
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