(57)【要約】  デュアルビットフラッシュメモリアレイにおいて高速書込（プログラム）動作を実行する方法及び回路を示す。方法（２００）は、例えば、アレイの各セルの第１ビット及び第２ビットを消去し（２０４）、アレイの各セルの第１ビットを第２の状態にプログラムし（２０６）、次に、アレイの１つ以上のセルの第２ビットをユーザデータに従い第１の状態及び第２の状態の一方にプログラムすることで、第２ビットの高速書込（プログラム）を実行する。また、回路は、例えば、複数のアレイ部に構成されるデュアルビットフラッシュメモリセルを備えるコアセルアレイ（４０２）を含む。回路は、アレイ部の１つを選択的にブロック消去するように構成される制御回路（４０４）をさらに含み、ブロック消去（２０４）の第１段階で、１つのアレイ部の各デュアルビットフラッシュメモリの第１ビット位置及び第２ビット位置は両方とも、十分な電荷を含み、そこから第１の状態になるように除去される。制御回路（４０４）は、さらに、ブロック消去の第２段階で（２０６）、上記１つのアレイ部の各デュアルビットフラッシュメモリの第１ビット位置に電荷を印加し、引き続き、ユーザデータの第２ビット位置への高速書込を可能にするよう構成されている。【選択図】          図２
2007535779.tif 000002
【特許請求の範囲】
【請求項１】
高速書込動作用のデュアルビットフラッシュメモリセル（３１６、３１８、３２０、３２２）のアレイ部を特定し、
書込動作前に上記特定された高速書込アレイ部に対し高速書込を可能にする消去動作（２００）を実行し、
前記高速書込を可能にする消去動作は、高速書込用に特定されていないメモリセルの通常書込アレイ部からなる別のアレイ部に実行される消去動作とは異なる、マルチビットフラッシュメモリアレイを高速書込部と通常書き込部とに分割する方法。
【請求項２】
前記高速書込を可能にする消去動作は、
上記特定された高速書込アレイ部の各セル（２０４）の第１ビット位置及び第２ビット位置の両方を消去し、
上記特定された高速書込アレイ部の各セル（２０６）の上記第１ビット位置に電荷を印加し、
上記第１ビット位置に上記印加された電荷は、ユーザデータとは関係ないために、引き続き各セルの上記第２ビット位置への高速書込動作を実行する、請求項１に記載の方法。
【請求項３】
前記高速書込アレイ部の特定は、
コマンドレジスタ（３５４、４０６）に、前記特定された高速書込アレイ部に関連するコマンドレジスタ内の１つの位置での高速書込モードを示す値をロードし、
フラッシュメモリアレイ（４０２）を「高速書込モード」に設定し、
それ以降の全コマンドは高速書込部に関連するものとする、請求項１に記載の方法。
【請求項４】
さらに、マルチビットフラッシュメモリアレイの消去を実行することを含み、
前記消去の実行には、
消去すべき一部のメモリアレイを特定し（３１６）、
上記特定された消去すべきアレイ部に関連する１つの場所のコマンドレジスタ（３５４、４０６）のモードを判断し、
前記判断に基づいて前記特定されたアレイ部に、高速書込消去動作（４１０）または、前記高速書込消去動作とは異なる通常消去動作（４１２）のいずれかを実行する、請求項３に記載の方法。
【請求項５】
前記アレイ部（４０２）は、互いに物理的に連続していない複数のメモリブロックから構成される、請求項１に記載の方法。
【請求項６】
複数のアレイ部で構成されるマルチビットフラッシュメモリセルから構成されるコアセルアレイ（４０２）と、
前記複数のアレイ部を高速書込部及び通常書込部の一方に分割するよう構成される制御回路（４０４）と、から構成されるマルチビットフラッシュメモリ（４００）。
【請求項７】
前記制御回路（４０４）は、前記コアセルアレイの前記高速書込アレイ部に対して、高速書込ブロック消去動作を実行するように構成される高速書込制御論理回路（４１０）を備え、
前記高速書込制御論理回路（４１０）は、前記高速書込ブロック消去動作において、電荷を除去することで前記高速書込アレイ部の各フラッシュメモリセルの第１ビット位置及び第２ビット位置の両方をブロック消去（２０４）するように構成され、さらに、その後前記高速書込アレイ部の各セルの前記第１ビット位置に電荷を印加する（２０６）ことにより、引き続き実行される、前記高速書込アレイ部の１つ以上のセルの第２ビット位置に対する高速書込動作（２０８）を容易にする、請求項６に記載のマルチビットフラッシュメモリ。
【請求項８】
さらにコマンドレジスタ（３５４、４０６）を備え、
前記複数のアレイ部に関連する複数の記憶位置を含み、かつ前記記憶位置に前記アレイ部が高速書込アレイ部か通常書込アレイ部かを示すデータを含み、
前記制御回路（４０４）は、前記複数のアレイ部を分割するコマンドレジスタ（３５９、４０６）にアクセスするように構成される、請求項６に記載のマルチビットメモリ。
【請求項９】
前記コマンドレジスタ（４０６）に接続するユーザＩ／Ｏインターフェイス（４０８）をさらに備え、ユーザによる前記複数のアレイ部の前記分割を容易にするように構成される、請求項８に記載のマルチビットメモリ。
【請求項１０】
それぞれ通常及び高速書込区分に分割される複数のメモリ区分（４０２）と、
フラッシュメモリの前記通常書込区分及び高速書込区分に、書込、消去、及び読取の動作コマンドを入力するように構成される制御回路（４０４）と、を備え、
前記通常書込区分と前記高速書込区分とに対する前記制御回路の前記書込コマンドは異なり、
前記高速書込区分に関連する前記書込コマンドがセットアップモードを含み、
ユーザデータを保持するようには構成されていない第１ビットは第１の状態に設定される、マルチビットフラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスの分野に関し、特に、マルチビットフラッシュメモリデバイスにおける高速プログラム方法及びシステムに関する。
【背景技術】
【０００２】
フラッシュメモリ及び他の電子メモリデバイスは、個々にデータの保存やアクセスを可能とするメモリセルで構成されている。第１世代型のメモリセルには、２つの状態のうちの１つの状態を有するビットと呼ばれる単一の２進数の情報を保存される。セルは通常、８セルからなるバイトなどの複数のセルユニットや、大抵の場合は８の倍数からなる１６以上のセルを含むワードにまとめられる。このようなメモリデバイス構造へのデータの保存は、メモリセルの特定のセットに書込むことにより行われ、場合によってはセルをプログラムするとも言うが、データを読取動作にて取り出すことができる。プログラム（場合によっては書込）及び読取動作に加え、各セルが周知の初期状態（例えば「１」）に設定されているセルをまとめて消去することもできる。
【０００３】
個々のメモリセルは、一般に１ビットのデータを保存するように適合された半導体構造を持っている。例えば、従来のメモリセルの多くは、２進数の情報を１つ保持することのできる金属酸化膜半導体（ＭＯＳ）素子を備えている。消去、プログラム、及び読取の動作は、通常セルＭＯＳデバイスの特定の端子に適切な電圧を印加することにより行われる。消去あるいはプログラム動作において、メモリセルに電荷を保存したり除去したりするために、電圧が印加される。読取動作では、適切な電圧が印加されセルに電流が流れる。このときその電流の量がセルに保存されているデータの値を示している。セルに保存されたデータを判断するために、メモリデバイスは、その結果セルに流れる電流を検知するための適切な回路を備えており、その後電流は、メモリデバイスが使用されているシステム内の他のデバイスからアクセスできるよう、データバス端子に流れる。
【０００４】
フラッシュメモリは不揮発性メモリであり、電源がない状態でもその内容を修正かつ保持することができる。従来のシングルビットフラッシュメモリは、各フラッシュメモリセルに単一のビット情報を保存するというセル構造を有している。このようなフラッシュメモリセルはそれぞれ、基板またはドープ井戸及びチャネルを覆うゲートストレージ構造において、ソース、ドレイン、及びチャネルを有するトランジスタ構造をしている。このゲートストレージ構造は、ドープ井戸の表面に形成された誘電体層を含んでいても良い。誘電体層は、２つの酸化層が１つの窒化層を挟む構造の酸化物−窒化物−酸化物（ＯＮＯ）層などの積層絶縁体であることが多い。
【０００５】
マルチビットフラッシュメモリデバイスは最近開発され、各セルに２つ以上の物理データビットを保存することができる。デュアルビットメモリセルは、通常対称性を有し、ドレイン端子及びソース端子は置換可能である。ゲート端子、ドレイン端子、及びソース端子に適切な電圧が印加されると、２ビットのうちの一方にアクセス可能となる（例えば、読取、プログラム、消去、ベリファイ、またはその他の動作）。別の端子電圧の組み合わせがデュアルビットセルに印加されると、２ビットのうちのもう一方にアクセス可能となる。
【０００６】
一般的なデュアルビットフラッシュメモリセルは、「ホット」（高エネルギー）エレクトロンをドレイン近くのチャネルに形成するため、比較的高電圧をゲートに、中程度の電圧をドレインに印加することによりプログラムすることができる。このホットエレクトロンは、最下層の誘電体層を通過し窒化物などの電荷捕獲領域に移動し、電荷捕獲層に蓄えられる。蓄えられた電子により、メモリセルのスレッショルド電圧が向上する。この捕獲された電子によってメモリセルのスレッショルド電圧がこのように変化することで（その結果チャネルの伝導性も変化する）、メモリセルをプログラム状態にする。メモリセルを読取るためには、プログラムされていない、または消去されたメモリセルのスレッショルド電圧よりも高くプログラムされたメモリセルのスレッショルド電圧より低い、所定のゲート電圧がゲートに印加される。メモリセルが導通すれば（例えば、セル内で検知された電流が最小値を超えた場合）、メモリセルはプログラムされていない状態になる（従ってメモリセルが第１論理状態、例えば「１」になる）。しかしながら、メモリセルが導通しなければ（例えば、セル内の電流が閾値を超えていない場合）、メモリセルはプログラムされた状態になる（従ってメモリセルが第２論理状態、例えば「０」になる）。このように、各メモリセルがプログラムされているかどうかを判断するために読取ることで、メモリセルのデータの論理状態を特定することができる。
【０００７】
フラッシュメモリセルは、デコード回路を介して、読取、プログラム、または消去動作のためにアクセスされるバイト、ワード、ページ、またはブロック（セクタと呼ばれる場合もある）など、個別にアドレス可能なユニットまたはグループにまとめられる。これにより上記の動作を特定のメモリ位置内にあるセルに対して行うことができる。メモリデバイスは、バイト、ワード、ページ、またはブロックなどのアドレス指定またはデコードするために適切なデコード及びグループ選択回路と、所望の操作を行うために操作中のセルに電圧を印加する回路と、を含む。
【０００８】
フラッシュメモリセルは、シングルビット、あるいはマルチビットにかかわらず、多種の様々な構成をすることにより相互に接続可能である。例えば、アレイの全フラッシュセルが、隣接するビット線または共通のソース端子に接続するソース端子を備える場合、複数セルのコントロールゲートが個別にワード線に接続するＮＯＲ構造とする一方で、特定列の複数セルのドレインを導通するビット線にまとめて接続することができる。動作中は、このＮＯＲ構造の個々のフラッシュセルは、ペリフェラルデコーダや制御回路を使用して、プログラム（書込）、読取、消去、またはその他の機能を実行するために、それぞれワード線とビット線を介してアドレス指定される。
【０００９】
別のセル構造として、行のコアセルのコントロールゲートが共通のワード線に接続されている仮想接地型が知られている。典型的な仮想接地型構造は、１つのセルトランジスタのドレインまたはソースが関連するビット線に接続された、フラッシュメモリのコアセルの対からなる行から構成される。個々のフラッシュセルは、ワード線及びその関連するセルと隣接する一対のビット線を介して選択される。ソースがビット線を経由してグランド（Ｖｓｓ）に接続される一方で、セルは、電圧をコントロールゲート（例えば、共通のワード線を介して）と、ドレインに接続する別のビット線と、に印加することで読取ることができる。このように、仮想接地は、読取られるセルのソースに関連するビット線を選択的に接地することで形成される。コアセルがデュアルビット型の場合、上述の接続を使用してセルの第１ビットを読取る。もう一方のビットも同様に、ドレインに接続されたビット線を接地し、別のビット線を介してソース端子に電圧を印加して読取ることにより、ソース領域及びドレイン領域を効率良く置換することができる。
【００１０】
さらに別のセル構造として、コアセルが共通のビット線の行に沿って直列に接続されているＮＡＮＤ型が知られている。典型的なＮＡＮＤ型は、ビット線を形成する直列接続のフラッシュメモリコアセルの行から構成され、各行の各セルがそれぞれワード線と接続している。各ビット線は、行の上部と下部に位置する選択ゲートトランジスタを介してそれぞれ、ビット線電圧に（例えば、さまざまな動作のためのドレイン及びソース電圧）選択的に接続される。個々のフラッシュセルは、ワード線を介して選択され、選択されたビット線は選択ゲートトランジスタを介してドレイン及びソース電圧に接続している。ビット線に従って他の全ワード線を高電圧で活性化している間に、読込電圧をコントロールゲートに（選択されたワード線を介して）印加することでセルを読み取る。ビット線に沿った残りのセルが導通しているため、ドレイン端子及びソース端子は、選択ゲートトランジスタを経由してドレインバイアスとグランド（Ｖｓｓ）とに効果的に接続している。コアセルがデュアルビット型の場合、上述の接続を使用してセルの第１ビットを読取る。もう一方のビットも同様に、ドレインに接続されるビット線を接地し、別のビット線を介してソース端子に電圧を印加することで読取る（例えば、ソース端子及びドレイン端子を効率的にスワッピングする）。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
フラッシュメモリデバイスは、フラッシュメモリの構造により異なるさまざまな性能を備える。例えば、ＮＯＲフラッシュは、比較的長い時間が消去及び書込にかかるが、いかなる位置にもランダムにアクセス可能なフルアドレス／データインターフェイスを備えている。この機能により、ＮＯＲ構造は更新頻度の低いプログラムコードを保存するのに適する。例えば、携帯電話、デジタルカメラ、携帯情報端末（ＰＤＡ）などに使用される。あるいは、ＮＡＮＤフラッシュは、比較的速い消去及び書込時間であり、ＮＯＲよりもコアセルの記録密度が高い。しかしながら、Ｉ／Ｏインターフェイスは、通常、順次データアクセスを可能としている。従って、ＮＡＮＤフラッシュは、取り外し可能なフラッシュカード、ＵＳＢフラッシュデバイス、固体ディスクなどの大容量記憶装置に採用されることが多い。
【００１２】
いずれの場合も、フラッシュメモリデバイスの読取またはプログラム速度を向上することが望まれている。例えば、フラッシュメモリがプログラムされる現状の速度にいくらか制限があるため、フラッシュメモリデバイスの使用は高速プログラミングを必要とする用途に制限されている。このような場合、フラッシュメモリなどの不揮発性記憶装置にデータをコピーする前に、一時的な高速記憶装置としてＤＲＡＭなど他の記憶媒体が使用される。従って、とりわけ、高速プログラム性能及び不揮発性記憶を必要とする用途において記憶装置媒体を使用せずにすむためには、書込性能の向上がフラッシュメモリデバイスに求められている。
【課題を解決するための手段】
【００１３】
以下の記載は、本発明の要旨を基本的に理解をするための本発明の簡単な要約である。この要約は、本発明の全体の要約ではない。本発明の主要なまたは重要な要素について特定するものでも、本発明の範囲を述べるものでもなく、むしろ、この要約の主目的は、後述する詳細の説明への前置きとして、簡単に本発明の概念について述べるものである。
【００１４】
本発明の一実施例によると、１つ以上のデュアルビットフラッシュメモリセルをプログラムする方法を提供する。この方法は、アレイの一部の各セルの第１ビット及び第２ビットを第１状態または初期状態になるように消去し、次にアレイ部の各デュアルビットセルの第１ビットを第２の状態にプログラムすることを含む。さらに、この方法は、引き続きアレイ部の１つ以上のセルの第２ビットを、ユーザに入力されたデータに基づいて、第１の状態及び第２の状態の一方にプログラムすることを含む。上記の方法では、各デュアルビットセルの第１ビットはユーザデータの保持用に用いられているのではなく、代わりに、引き続き実行されるプログラム動作中に、関連する第２ビットの書込速度に対してプラスの影響を与えるよう（高速化する）に用いられている。上記例では、高速プログラムをセル内のもう一方のビット位置で完了させておき、第１ビット位置または第２ビット位置のいずれかを、「無関係」ビット位置に置換可能である。ユーザデータの保持密度を減少させるが、上述の方法は、デュアルビットフラッシュまたはＮＡＮＤフラッシュのシングルビットにおいて、従来の２ビットプログラムよりも、プログラム速度を約４倍以上向上させることがわかっている。
【００１５】
本発明の別の実施例によると、デュアルビットフラッシュメモリセルを消去する方法は、フラッシュメモリアレイの所定部内の各セルの第１ビット位置及び第２ビット位置から電荷を除去することを含む。一例として、第１ビット位置及び第２ビット位置から十分な量の電荷を除去し、各ビットを第１の状態にする。この方法は、さらに、アレイの所定部内の各デュアルビットセルの第１ビット位置に電荷を印加することを含む。引き続き、プログラム動作が実行され、アレイの所定部内の１つ以上のデュアルビットセルの第２ビット位置が、ユーザにより入力されるデータに基づいて、２つの起こり得る状態のうちの一方にプログラムされる。また、アレイ部の各セルの「無関係」ビット位置として、第１ビット位置及び第２ビット位置をスワッピングすることは、本発明の意図するところである。この例では、第１ビット位置へ電荷を印加することにより、セルに関連する第２ビット位置にユーザのデータが次に書き込まれる速度が実質的に向上する。一例として第１ビット位置に任意量の電荷が印加され、別の例として十分な電荷が印加されるため、プログラムされていない第１のビット位置を（プログラムされた）第２の状態に変更する。一例として、セル内の一方のビットへの電荷の印加は、埋込消去（または前提条件）プロセス中に実行され、後に続くセルのもう一方のビットへのユーザデータの高速書込を可能にする。
【００１６】
本発明の別の実施例によると、デュアルビットフラッシュメモリアレイを分割する方法を提供する。この方法は、高速書込動作用にアレイ全体のアレイ部を特定することを含む。この特定に従い、高速書込動作は特定されたアレイ部に対して命令され、この高速書込動作は、（標準速度でプログラムされるように）指定されていないアレイ部に対して実行される動作とは異なる。一例として、高速書込動作は、ブロック消去（または前提条件）手順の標準書込動作とは異なり、特定されたアレイ部の各セルの第１ビット位置及び第２ビット位置の両方は、電荷を十分に除去することにより消去される。また、次に電荷は特定されたアレイ部内の各セルの第１ビット位置に印加されるため、１つ以上のセルの第２ビット位置に対して、引き続き高速プログラム動作が実行される。高速書込ブロックは、必ずしも連続的である必要はなく、フラッシュのいかなるブロックも通常速度ブロックまたは高速ブロックとして動的に設定することができる。
【００１７】
本発明のさらに別の実施例によると、高速書込動作用に特定のアレイ部を特定することは、ユーザ制御によるものであり、これにより柔軟な分割が可能になる。一例として、コマンドレジスタには、特定のアレイ部が高速アレイ部または通常アレイ部に指定されているかどうかを示すユーザ制御値がロードされる。この方法は、さらに、アレイ部が高速書込アレイ部であるかどうかそのデータから判断するために、コマンドレジスタにアクセスすること、または相当するアレイ部に関連する位置で質問コマンドを送信することを含み、かつ、上記判断がなされると、高速書込セクタ消去、ページ書込、またはページ読取操作を実行する。
【００１８】
さらに、本発明は、「高速書込モード」を設定し、続いて高速書込モードに関連の動作の実行と、「通常モード」に再設定し、続いて通常モード関連の動作の実行と、を含む。さらに、この方法は、モード質問コマンドを送信しステータスレジスタからその状態を読み取ることで、現在のデバイスモード（高速書込または通常書込）を確認しても良い。
【００１９】
本発明は、また、複数のアレイ部（例えば、セクタ）で構成されるデュアルビットフラッシュメモリセルのコアセルアレイを備えるデュアルビットメモリに関する。メモリは、さらに、複数のアレイ部を高速書込アレイ部及び通常書込アレイ部の一方に（両アレイ部とも必ずしも連続しているとは限らない）分割するよう構成された制御回路を含む。また、一例として、制御回路はさらに、アレイ部の分割された指定の高速書込アレイ部に対して、高速書込ブロック消去動作を実行するように構成される高速書込制御論理を備える。高速書込制御論理は、例えば、電荷を除去することにより、高速アレイ部の各デュアルビットセルの第１ビット位置及び第２ビット位置の両方をブロック消去するように構成されている。制御論理はさらに、第１アレイ部の各セルの第１ビット位置に電荷を印加するように構成されているため、その次に実行される高速書込アレイ部内の任意セルの第２ビット位置への高速書込動作を容易にする。
【００２０】
本発明のさらに別の実施例によると、デュアルビットフラッシュメモリは、メモリセクタなどの複数のアレイ部で構成されるデュアルビットフラッシュメモリセルからなるコアセルアレイを含む。上記メモリは、２段階の高速書込動作用に設計されたアレイ部の一方を選択的にブロック消去するよう適合された制御回路をさらに含み、第１段階では各セルの第１ビット位置及び第２ビット位置をブロック消去し、第１の状態にすることを含む。制御回路は、さらに第２の段階では、ブロック消去した各セルの第１ビット位置に電荷を印加するように適合されている。一例として、第２の状態として読み出される第１ビット位置を決定するには十分な電荷が印加される。引き続き、高速書込アレイ部は、従来のメモリ構造よりも実質的に高速で、１つ以上のセルの第２ビット位置にプログラムされるユーザデータを含んでいても良い。
【００２１】
以下の説明及び添付図面において、本発明の特定の実施例及び実施形態について詳述する。この説明は、本発明の原理が用いられるさまざまな方法の数例を示すものである。
【発明を実施するための最良の形態】
【００２２】
本発明の１つ以上の実施形態について、添付の図を参照し説明する。同じ参照番号は、本明細書全体で同じ構成要素を表すために使用されている。導電性のドープ多結晶シリコンのワード線が電荷捕獲層の上方に形成され、フラッシュメモリセルを下層のシリコン半導体本体の拡散ビット線部（例えば、ソース／ドレイン）と結合して形成し、セルが仮想接地型アレイの行（例えば、ワード線）と列（例えば、ビット線）とに平行に形成されたデュアルビットフラッシュメモリデバイスの例において、本発明の１つ以上の実施例を図示して説明する。しかしながら、本発明は図示の実施形態に限定されず、具体的な基板材料（例えば、シリコンウェハ、ＳＯＩウェハ、エピタキシャル層など）、デュアルビットフラッシュメモリセルの構造、アレイ構造（例えば、ＮＯＲ、仮想接地など）の種類に関しては、選択的に採用しても良い。
【００２３】
本発明とともに用いることができるデュアルビットフラッシュメモリセルの例を図１に示し、符号１０とする。デュアルビットセル１０は、ドープ基板または基板内のドープ井戸領域など、半導体本体１２に配置される。ソース／ドレイン領域１４及び１６は、チャネル領域１８によって分離され、その上方にゲート構造２０が形成される。本実施例のゲート構造２０は、ＯＮＯ（酸化物−窒化物−酸化物）層などの電荷捕獲誘電体２４の上に位置するドープ多結晶シリコンゲート２２を含む。ソース／ドレイン領域１４、１６及びゲート２２（後で詳述する）に対して適切にバイアスをかけることで、図１のＡ及びＢで表される、異なる２つのビット位置に電荷を印加、あるいは除去することができる。
【００２４】
図２は、本発明の一実施例に従って、デュアルビットフラッシュメモリデバイス１００の平面図を表す概略図である。メモリ１００は通常、デュアルビットフラッシュメモリセルを備える１つ以上の高密度コア領域１０４を含む半導体本体１０２を備える。一般的に、高密度コア領域は、個別にアドレス可能で、かつ略同一のデュアルビットフラッシュメモリで構成される１つ以上のＭ×Ｎアレイ１０４を含む。このようなアレイ１０４では、メモリを複数のセクタなど、さらに小さいメモリセルアレイ部に再分割してもよいが、本発明では、このようなセルの任意の構成も考慮されている。デバイスの他の部分に、低密度ペリフェラル部を備え、多くの場合、入出力（Ｉ／Ｏ）回路１０６と、個々のメモリセルを選択的にアドレス指定するプログラミング回路と、を備える。このプログラミング回路を部分的に示し、このプログラミング回路は、それぞれのメモリセルに対して指定の動作を実行するために（例えば、プログラム、読取、消去、これらの動作を実行するために必要な電圧の抽出）、Ｉ／Ｏ回路１０６及び制御論理回路１１２と協調し、選択されてアドレスを指定されたメモリセルのソース、ゲート、及び／またはドレインを所定の電圧あるいはインピーダンスに選択的に接続する、１つ以上のXデコーダ１０８及び１つ以上のＹデコーダ１１０を備える。
【００２５】
図３はデバイス１００のコアアレイ１０４の一部分の一例を示し、セルの複数行と複数列とからなる部分がそれぞれワード線ＷＬ０〜ＷＬＮとビット線ＢＬ０〜ＢＬＭとに平行に示されている。本実施例においては、アレイ１０４は仮想接地構造として示す。アレイ１０４は、コントロールゲート端子が関連のワード線ＷＬに接続されたデュアルビットフラッシュセル１２０の行と、隣接するセルのソースと共に関連のビット線ＢＬに接続されている１つのセルのドレインを有するセル１２０の列と、から構成される。この構成では、任意列のセル１２０のドレイン端子は、同じビット線ＢＬに接続される。
【００２６】
個々のフラッシュセル１２０は、対応するワード線ＷＬ及び目的セルに隣接する一対のビット線ＢＬを介して選択することができる。ワード線及びビット線の信号は、制御論理１１２及びデコーダ回路１０８、１１０により生成される（図２）。このように、正の電圧がセル１２０のドレインに接続されるビット線ＢＬに印加されると、導電性パスがセル１２０のドレインとソースとの間に形成され、制御論理１１２及びデコーダ１０８、１１０から適切なビット線信号が供給されることにより接地される。このようにして、仮想接地は、グランドを、プログラムまたは読取を行なうために選択されたフラッシュセルのソース端子と関連するビット線に選択的に接続することにより、形成される。
【００２７】
図４を参照に、デュアルビットフラッシュメモリアレイの一部の斜視図を示す。図３に示すように、複数のデュアルビットセル１４０を、仮想接地構造の一実施例の簡易配置図として示している。セル１４０は、半導体本体１０２においてソース／ドレイン領域として動作する拡散または埋込ビット線１４４及び１４６から構成される。本体１０２の上に位置するのは、電荷捕獲誘電体層であり、例えば、第１の酸化層１５０、第２の酸化層１５２、及びその間に挟まれる窒化層１５４で構成される３層のＯＮＯ１４８である。電荷捕獲誘電体１４８の上に配置されるのは、パターンが形成されたドープ多結晶シリコンのワード線１６０、１６２で、通常は埋込ビット線１４４、１４６に直交している。
【００２８】
図５は、点線５−５に沿った図４のデュアルビットフラッシュメモリデバイスの部分断面図である。図５の例では、パターン形成された多結晶シリコンワード線（トランジスタゲート）が、ベージ内に延在する複数の埋込ビット線（ソース／ドレイン）１４４、１４６を横切って横方向に延在している。ソース／ドレイン領域及びコントロールゲートにかけられたバイアスに基づき、ワード線に沿う各セルには、それぞれ消去、プログラム、または読取が行なわれる。図５に示すように、３つの部分からなるデュアルビットセルは、電荷を印加することで少なくとも部分的にプログラムされる、第１ビット位置及び第２ビット位置のＡ及びＢをそれぞれ備える。例えば、ビット線１４４を正のドレイン電位に、ビット線１４６をグランドソース電位に、コントロールゲートを十分なプログラム電位にバイアスをかけることにより、電子がソース１４６からドレイン１４４に移動する。一定数の電子は十分なエネルギーを持っているので、酸化絶縁層１５０に関連するエネルギー障壁を越えて、電荷捕獲層（多くの場合、窒化層１５４）に注入される。これは、ホットキャリア注入として知られる現象である。ドレイン及びコントロールゲートにかけられるバイアスの大きさと期間に基づいて、１つのビット位置（例えば、図５に表されるビット位置Ｂ）に注入される電荷量は異なる。十分な電荷がビット位置Ｂに注入されると、そのビット位置へのフラッシュセルのスレッショルド電圧が引き上げられ、そのセルの読取と同時に、ビット位置が第１の、消去されたまたはプログラムされていない状態（例えば「１」）から、第２のプログラムされた状態（例えば「０」）に変化する。
【００２９】
同様に、ソース／ドレイン領域を切り替える（例えば、領域１４４をソースとし、領域１４６をドレインとしてバイアスをかける）ことにより、ホットキャリア注入により電荷をビット位置Ａに注入することができ、印加される電荷の量が最終的にそのビット位置に関連する状態を決めることになる。
【００３０】
フラッシュメモリセルのプログラムにかかる時間は、通常、ビットのプログラムを実行するのにかかる時間と、その後のプログラムベリファイ動作を実行するのに必要な時間と、により計測される。例えば、ビットを所望の状態にプログラムした後、データビットが所望の状態であるかどうかを検証するために、プログラムベリファイ動作を実行する。そうでない場合は、プログラミングパルスを再び印加し、次に別のプログラムベリファイ動作を実行する。従来のメモリデバイスでは、書込またはプログラムの速度が、平均的な回数のプログラムベリファイの繰り返しへと続く初期プログラム動作を実行するために必要な総時間によって明確にされるが、高速書込を必要とするアプリケーションにフラッシュメモリの使用を可能にするほど高速ではない。
【００３１】
本発明の発明者らは、第１ビット位置の第１ビットがプログラムされる速度と、同じトランジスタにおいて対応する第２ビットがプログラムされる速度とは、第２ビット位置の電気的特性を変える第１ビットのプログラム状態によって異なる、ということを発見した。場合によっては、対応する第２ビットにより１ビットのデバイス性能を変更することを、相補的ビット障害（ＣＢＤ）と言い、一般的には回避または除去すべき問題であると考えられている。本発明の発明者らは、従来のデバイスよりも実質的に高速な書込またはプログラム速度、例えば、およそ４倍以上の速度（例えば、デュアルビットフラッシュまたはシングルビットＮＡＮＤの従来の書込速度の２０−２５％）を示すデュアルビットフラッシュアレイ部を提供するために、ＣＢＤ現象の少なくとも１つの特性を利用することができるということを発見した。本発明では、セルのグループをブロック消去すること、つまり、第１の状態になるよう、セルの両方のビット位置から電荷を除去することで、上述の性能を可能にしている。続いて、このグループの各セルの電気的特性を変えるために、このグループの各セルの第１ビット位置は印加された電荷を有する。例えば、第１ビット位置を第２の状態にプログラムするために、十分な電荷を供給してもよい。引き続き、グループ内のセルの第２ビット位置に対して、プログラム動作が実行される。このプログラムの実行は、相補的なビットが電荷を有するために、従来のセルよりもかなり高速である。１つの性能であるトレードオフとは、セルのグループが第２ビット位置において意味のあるデータだけを保持しても良いことであるため、アレイ部内の密度を半分に減少させることができるが、これらのセルのプログラム速度は、従来のデバイスよりも約４倍以上速くなることがわかっている（例えば、毎秒３０メガバイトを超える書込速度を達成）。
【００３２】
本発明は、第１ビット位置及び第２ビット位置はそれぞれビット位置Ａ及びＢを意味することを例を挙げて説明しているが、当然のことながら第１ビット位置がＡビットまたはＢビットのいずれの場合でも良い様に、第１ビット位置及び第２ビット位置は置き換えることが可能で、このような変形例は、本発明の範囲内であると考えられる。
【００３３】
図６を参照し、本発明に従って高速な書込性能を容易にし、続いてこの高速プログラムを実行するためのデュアルビットフラッシュメモリセルの設定方法２００のフローチャートを示す。設定方法２００は、本明細書において、図７−図１０に例示し、設定方法の各段階において例示されるデバイス及び構成は、必ずしも原寸に対し比例して記載されているものではない。設定方法２００は、一連の動作及び事象として以下に例示し説明するが、当然のことながら本発明はこの一連の動作またはイベントの例示の順序に限定されるものではない。例えば、いくらかの動作は、本発明に従って、本明細書に図示及び／または説明される動作やイベントとは別に、他の動作やイベントとは異なる順序及び／または同時に行なわれても良い。また、必ずしも例示の全ステップが本発明の方法を実施するために必要とされるわけではない。さらに、本発明の方法は、本明細書に図示及び記載のフラッシュメモリデバイスの製造及び／またはプロセスに関連して行なわれても良いし、図示されていない他の構成や装置に関連して行なわれても良い。
【００３４】
ステップ２０２から、高速プログラム設定動作が開始され、ステップ２０４でブロック消去動作は、デュアルビットコアセルメモリの選択された部分に対して実施される。一例として、コアメモリは、複数のメモリセクタに分割され、このセクタは、本発明に従って、異なるサイズであっても良い。一例として、ブロック消去動作は、選択されたメモリセクタ内の各デュアルビットフラッシュメモリセルの第１ビット位置及び第２ビット位置から電荷を除去するために行なわれる。例えば、関連するビット線を介してソース／ドレイン領域に適切にバイアスをかけて負の電位をゲート電極に印加することにより、ビット位置の一方に蓄えられる電荷を電荷捕獲層から取り出し、これに関連するスレッショルド電圧を下げる。同様に、ソース／ドレイン領域をスワッピングしてバイアス電圧を再び印加することで、セクタ内のセルの第２ビット位置に蓄えられた電荷が除去されるため、関連するスレッショルド電圧を下げることができる。好ましくは、第１の状態（例えば、プログラムされていない状態「１」）を確立するために、ブロック消去操作により、選択されたセクタの各セルの第１ビット位置及び第２ビット位置の両方から十分な電荷を抽出することが可能となる。
【００３５】
まず、図７にアレイ部を示す。デュアルビットセル内のデータは、通常、例えば、前回のプログラミングに基づいて、任意のものである。すなわち、両方のビット位置がプログラムされているセルや両方のビット位置が消去されているセルもあるが、一方で第１ビット位置または第２ビット位置のいずれかがプログラムされているセルもある。ステップ２０４のブロック消去動作の後で、セルは図８に示すようになり、選択されたセクタの各セルには、第１ビット位置及び第２ビット位置Ａ及びＢには電荷がない。図８は、完全に電荷がない状態のビット位置を示しているが、当然のことながら、電荷の残りが第１ビット位置及び第２ビット位置の一方または両方にまだ多少はあるが、これも本発明の範囲内である。好ましくは、プログラムされていない状態として読み取るようにするために、十分な電荷が各セルの両方のビット位置から抽出される。
【００３６】
その後、方法２００はステップ２０６に続き、ステップ２０２の高速プログラム設定の第２部で、選択されたセクタ内の各デュアルビットセルの第１ビット位置において、ブロックプログラム動作が行なわれる。本発明の一実施例として、各セルの第１ビット位置（例えば、ビット位置Ａ）は第２の、プログラムされている状態（例えば「０」）にプログラムされる。本発明の別の実施例として、ステップ２０６で第１ビット位置のブロックプログラムは、単に各第１ビット位置に電荷を印加することで構成することができ、この場合、電荷が第１ビット位置の状態を変化させるほど十分なものではない。第１ビット位置の比較的少量の電荷でも、対応する第２ビット位置に対して、その次に行なわれるプログラム速度を実質的に向上させるには十分である。
【００３７】
ステップ２０６でのセルの第１ビット位置のブロックプログラムの結果を図９及び図１０にそれぞれ示す。例えば、第１ビット位置２２０（例えば、選択されたセクタの各セルのビット位置Ａ）が図９の黒くハッチングされた比較的広い領域として例示される相当量の電荷によりプログラムされる。あるいは、図１０では、デュアルビットセルは対称的に動作するため、本発明がどちらの場合にも適応可能であることを示すように、第１ビット位置２２０がビット位置Ｂに対応するように切り替えられている。また、図１０は、少量の電荷が第１ビット位置に印加されるため、若干小さく薄い黒でハッチングされた電荷の分配として表される場合を例示している。したがって、当然のことながら、このような変形例は本発明の範囲内であると考えられる。当然のことながら、電荷量は消去されたビット位置よりも多い。この点において、従来においては、たとえ異なる状態としてデータが読み出されるレベルに対応する第２の状態になるように、このビット位置をプログラムするほどは電荷は十分ではないとしても、電荷は、第１の（または消去）状態には相当しないほどの量がある。
【００３８】
ステップ２０２の高速プログラム設定に続いて、実際の高速プログラム動作がステップ２０７から行なわれ、セクタ内の１つ以上のセルの第２ビット位置のプログラムがステップ２０８で行なわれる。このような高速プログラム動作は、要望に応じて、ステップ２０２の設定直後に、または少し後になって行なわれるプログラミング動作を含んでも良い。また、ステップ２０８の高速プログラミングは、保存されるデータの特性と量によっては、セクタ内の１つ以上のセルに対して行なっても良い。
【００３９】
さらに当然のことながら、図６の方法２００は、コアメモリ全体の一つ以上のセクタまたは他のアレイ部に限定することができる。つまり、方法２００により書込速度はかなり向上するが、高速書込セクタ内のセルの各第１ビット位置はデータ保持に使用できないため、セクタ内のメモリ密度を低下させる。その結果、コアメモリ全体の１つ以上のセクタだけを高速書込動作専用に使用し、残りのセクタを従来のプログラム技術とともに動作させるようにするのが望ましい。さらに、セクタ量を分割して時間とともに異なるメモリ内でのニーズに適応するように柔軟に制御できるようにしたり、または、異なる量の高速書込メモリ及び高密度（通常書込速度の）メモリが必要な異なる用途に適応するように単一チップ内での柔軟性を提供したりする。
【００４０】
本発明の別の実施例として、デュアルビットフラッシュメモリを高速書込部と通常速度書込部とに分割する方法３００を、図１１に示す。方法３００はステップ３０２から始まり、ステップ３０４でコアアレイ内の全セクタは高速書込アレイ部またはセクタとして扱われるべきかどうか質問することから始まる。この質問に対する答えが肯定（ステップ３０４でＹＥＳ）の場合、コアアレイ内の全セクタ用のコマンドコードをステップ３０６で高速書込に変更する。この例では、各セクタは当初通常書込モードに設定されている、デフォルトの条件が存在するものとする。しかしながら、本発明においては、このデフォルトの条件に対する別の選択肢も考慮される。ステップ３０６で、コマンドコードにより各セクタの高速書込モードが設定されると、方法３００は、ステップ３０８の分割終了で終了し、次に続く動作では、高速書込動作を実行するためにステップ３０６で設定されたコマンドコードを持つ位置に、制御回路がアクセスすることになる。
【００４１】
ステップ３０４の質問の結果が否定（ステップ３０４でＮＯ）の場合、このプロセスはステップ３１０に進み、コアアレイ内の全セクタが通常書込セクタとして扱われるべきかどうか、別の質問がされる。この答えが肯定（ステップ３１０でＹＥＳ）の場合、デフォルトのコマンドコードがステップ３１２で現在の状態で、例えば記憶領域に保持される。再びステップ３１２でデフォルトのコマンドコードが通常動作に設定される。しかしながら、別のデフォルト状態が存在する場合は、例えばステップ３０６で上述したように、コマンドコードを変更しても良い。ステップ３１２が終了すると、方法３００は、ステップ３０８に進み、分割が終了し、その後制御論理はその次の書込（プログラム）のために、コアメモリを設定するコマンドコードを採用することができる。
【００４２】
ステップ３１０の質問に対する答えが否定（ステップ３１０でＮＯ）の場合、セクタカウンタ値「Ｎ」を、ステップ３１４でコアアレイ内の第１セクタを表す初期値（例えば、Ｎ＝０）に設定する。次に、ステップ３１６で、特定のセクタ（例えば、最初はセクタ０）が高速書込セクタとして分割されるべきかどうかの質問がされる。この質問に対する答えが肯定（ステップ３１６でＹＥＳ）の場合、現在のセクタＮに関連するコマンドコードをステップ３１８の高速書込セクタとして分割されていることを反映するように変更する。この後、ステップ３２０で、セクタカウンタ値Ｎをインクリメントし、続いて、ステップ３２２でカウンタ値と最大スレッショルド値とを比較することにより、全セクタが評価されたかどうかを質問する。ステップ３２２の質問に対する答えが否定（ステップ３２２でＮＯ）の場合、追加セクタがコアアレイ内でセクタの評価と分割とを必要とし、方法３００は３１６の質問に進み、次のセクタが高速書込セクタまたは通常セクタとして設定されているかどうかの判断がされる。ステップ３１６の質問に対する答えが否定（ステップ３１６でＮＯ）の場合、ステップ３２４でこのセクタが通常書込型セクタとして保持され、この方法は、ステップ３２０及び３２２でそれぞれ、コアアレイ内の次のセクタに進む。
【００４３】
別の実施例として、当然のことながら、セクタカウンタはステップ３０４で最後のセクタに初期設定され、ステップ３２０でデクリメントし、ステップ３２２で最初のレコードになるまでカウントダウンしても良い。あるいは、デュアルビットメモリの全セクタを網羅する別のカウント法を用いても良い。任意の選択肢として、高速書込セクタとして設定するために（例えば、フラッシュコアアレイの初めか終わりに）セクタのグループ（１つ以上）を設定し、このグループ内のセクタだけをカウントする。
【００４４】
また、当然のことながら、任意にセクタテーブルを維持したり、セクタが高速書込か通常書込かを決定するために他の方法を用いたりすることもできる。例えば、ユーザがその用途に応じてセクタの状態を追跡したり、任意のセクタに保存されるデータのモードをベリファイするセクタ状態質問コマンドを使用したりしても良い。
【００４５】
図１１の方法３００がどのように実施されるのかを、一実施例として、図１２の概略図に示す。図１２では、コアセルアレイ３５０がＮ個のセクタ３５２に分割され、０から（Ｎ−１）の番号がついている。前述のように、本発明の分割方法はセクタ単位で実行されるが、当然のことながら他のアレイ部のサイズを採用しても良いし、アレイ部のサイズが異なっていても良い。このような変形例は、本発明の範囲内にあると考えられる。セクタコマンドレジスタ３５４など、デュアルビットフラッシュメモリ内またはそれに関連するメモリ位置には、通常コアアレイ３５０内のセクタに相当する複数のデータ位置が含まれている。分割は、図１１の方法３００または他の分割構成に従って行なわれるので、セクタが高速書込セクタまたは通常書込セクタとして使用されることになっているかどうかに関するデータは対応するデータ位置に保存される。図１２の例では、単一のデータビットが採用され、データ位置に対応する所定のセクタに対して、「０」が所望の通常書込モードに相当し、一方「１」が所望の高速書込モードに相当する。その次の設定において、このようなデータは、その次のさまざまなプログラム及び消去動作の設定及び実行の際に、制御回路によりアクセスされ使用されても良い。
【００４６】
また、本発明は、本明細書に記載の動作原理に従って動作するように構成されるコアセルアレイ及び制御回路を備えるデュアルビットフラッシュメモリデバイスに関連する。例えば、本発明の一実施例として、コアアレイ内の複数のアレイ部（例えば、セクタ）を、それぞれ高速書込アレイ部と通常書込アレイ部の一方に分割するよう動作する制御回路を備える。本発明の別の実施例として、両方のビット位置を第１段階で消去し（例えば、電荷の除去）、第１ビット位置を第２段階でプログラムする（例えば、電荷の印加）という２段階でこのアレイ部のブロック消去により、選択されたメモリ部での高速書込動作を容易にするよう動作する制御回路を備える。続いて、選択されたアレイ部内の１つ以上のセルの第２ビット位置に対して書込動作を行ない、この書込動作は相補的ビット（第１ビット）位置に意図的に電荷を存在させているため、従来の書込動作に要する時間の２０−２５％で実現される。この短い書込時間は、デュアルビットフラッシュまたはシングルビットＮＡＮＯフラッシュの通常書込速度よりも４倍以上速い高速書込速度に等しい。
【００４７】
図１３を参照し、デュアルビットメモリデバイス４００は、セクタなどの複数のアレイ部で構成されるデュアルビットフラッシュメモリ４０２からなる。制御回路４０４はメモリアレイ４０２に接続され、（図示しない）Ｘデコーダ及びＹデコーダなどのサポート回路を経由してさまざまな動作（例えば、消去、プログラム、及び読込動作）の制御及びデータ信号をアレイ内のデュアルビットフラッシュセルに供給する。デバイス４００は、通常コアアレイ４０２内のさまざまなアレイ部に相当するデータを含むセクタコマンドレジスタまたは他の型のデータ位置４０６をさらに備える。データは、このアレイ部が高速書込モードまたは通常書込モードで動作するのかを示し、制御回路４０４にアクセスされてデータに関連する一意の動作を実行する。最後に、メモリデバイス４００は、コアアレイを高速書込モードと通常書込モードとにそれぞれ柔軟に分割することを促進するために採用されるユーザインターフェイス４０８を含む。
【００４８】
制御論理４０４は、アレイ部またはセクタが高速書込アレイ部または通常書込アレイ部として設計されているかに基づいて、フラッシュアレイ４０２に対してさまざまな動作制御を行なうように採用される高速書込制御回路４１０と通常書込制御回路４１２とをそれぞれ備える。セクタコマンドレジスタ４０６から制御回路４０４に入力されるデータに基づいて、制御回路は所望の動作を行なうために書込制御回路４１０、４１２の一方を用いている。当然のことながら、書込制御回路４１０、４１２は、別個のハードウェアで構成されていても良いし、単一のマシンに一体化されていても良い。あるいは要望に応じて、ファームウェアを介して提供されても良い。このような制御機能を提供するものの多くは、本発明の範囲内である。
【００４９】
高速高速書込型のセクタと指定されているセクタの例において、一例として、制御回路４０４はそのセクタへの高速書込の調整をする。一例として、回路４０４は、高速書込み制御回路４１０を用いて、図６のステップ２０４−２０６で上述したのと同様の動作を実行する。つまり、選択されたセクタは最初にブロック消去され、セクタ内の各デュアルビットセルの両ビット位置には十分な電荷があり、第１の、プログラムされていない状態（例えば「１」）になるようにその電荷は除去される。その後、高速書込制御回路４１０は選択されたセクタ内の各セルの「無関係」または相補的ビットをプログラムする。上述のように、一例として、高速書込セクタ内の各セルの第１ビット位置（例えば、ビット位置Ａ）がプログラムされる。一例として、プログラムすることは、相補的ビット（ビット位置Ａ）の状態を第２の状態（例えば「０」）に変更するには十分なものである。あるいは、ビットの状態が実際には変化しないほど少量の電荷が相補的ビット（例えば、第１ビット位置）に印加されても良い。相補的ビットの少量の電荷でさえ、選択されたセクタの各セル内の第２ビット位置になるまで、プログラム速度を有利に増加させることがわかっている。
【００５０】
上述の高速書込回路動作を使用して、高速書込セクタまたは複数のセクタをその次のプログラム用に構成する。この場合、高速書込制御回路４１０は、さらに、相当高いデータ転送速度で選択されたセクタまたは複数セクタ内のセルの第２ビット位置に、データを転送するための制御信号を入力するように構成される。一例として、セルへの制御信号、ドレインバイアスパルス、及びゲートバイアスパルスを短期間パルスとすることで、データ転送速度を向上させるようにしても良い。また、通常書込アレイに採用されているものと同様であるが、プログラムベリファイ回路は、少ない回数でデータの転送を実行していることがわかっている。つまり、平均して４−５回繰り返されるプログラムベリファイ及び再プログラムのステップの代わりに、本発明の相補的ビットのプログラムでは、プログラムベリファイ及び再プログラムのステップは、平均して約１回繰り返される。その結果、プログラムの完了に要する総時間は、（ドレイン及びゲートにおけるプログラミングパルスの期間が減少していない場合でも）大幅に減少している。
【００５１】
高速書込セクタへのプログラムは、第２ビット位置に対してのみ実行されるので、プログラム状態機械は、書込セクタアレイ制御回路４１２内で用いられるものとは異なることになる、ということに注意すべきである。また、意味のあるデータは第２ビット位置にのみ存在しているので、高速書込制御回路４１０内の読込状態機械回路は、書込セクタ制御回路４１２のものとは異なることになる。さらに、前述のように、本明細書に記載の多くの例においてデュアルビットセルのＡビット位置は第１ビット位置であるが、デュアルビットメモリセルは左右対称であることから、当然のことながら、第１ビット位置は要望に応じて選択的にＢビット位置でも良い。最後に、高速書込モードがデータ保持用にビット位置の一方だけを使用するので、さらにカウンタ４１４を制御回路４０４とともに採用し、高速書込セクタに対して実行される動作回数をカウントし、動作サイクルの効果がセル内の両ビット位置で概して均等に得られるように、所定回数の動作サイクル後、第１ビット位置をＡビットからＢビットへ、またはその逆への変換を行なう。さらに、このような変換は、要望に応じて、カウンタを備えていないメモリデバイスの寿命のある限り、第１ビット位置はＡ及びＢのビット位置間を交互にスワップするように、所定回数繰り返しても良い。
【００５２】
いずれの場合も、ブロック消去動作、プログラム動作、及び読取動作が高速書込及び通常書込制御回路４１０及び４１２を介して行なわれる動作制御は、それぞれに異なる。
【００５３】
また、制御回路４０４は、要望に応じて、単一転送コマンドまたはコマンドの組み合わせにより、高速書込アレイ部（比較的低密度メモリ領域）と通常書込アレイ部（比較的高密度メモリ領域）との間で任意的にデータの転送を行なうよう構成されている（例えば、高速書込部の１ページ以上を読み取って、同じまたは別のフラッシュデバイスの通常部に書き込む）。転送データ量は変更することができる。本発明は、上述の実施例においてデュアルビットフラッシュに関して説明してきたが、（単数または複数の）第１ビットをプログラムすることにより、同じメモリセルの（単数または複数の）もう一方のビットの書込速度が向上する結果となる場合、セルごとに少なくとも２つの物理的ビットを有する任意の数のマルチビットフラッシュに有効であり、またその変形例は本発明の意図するところである。
【００５４】
上述の実施例において、セルグループの事前プログラムまたは事前条件付けは、セルのブロック消去を含む高速プログラム設定モードにおいて実行されるが、本発明は他の変形例をも含む。例えば、マルチビットセルの各ビットセルを所定の状態にプログラムするように（例えば、電荷を除去する）、セルのグループを消去することができる。その後、プログラム動作に関連して高速プログラム設定が実行される。この場合、所定のセルがプログラムされる場合、第１ビットが最初に事前プログラムまたは事前条件付けのステップにおいてチャージされ、次に、マルチビットセルの第２ビットがプログラムされる。上述したように、第２ビットのプログラムは、上述したように条件付けされていない従来のセルよりも高速に行なわれる（例えば、約２−３倍高速）。
【００５５】
また、上記の実施例の多くは、デュアルビットメモリセルにおいて実施されるが、本発明は、２より大きいビットを有するマルチビットセルについても意図している。例えば、本発明に従って、４ビットまたは８ビットのセルを用いても良い。この場合、セルの消去後に、そのセルの１つ以上の残りのビットに対して、高速書込を容易にするために、セルの１ビットをある程度チャージしても良い。あるいは、セルの消去後に、そのセルの１つまたは残りのビットに対して、高速書込を容易にするために、１を超えるビットをある程度チャージする。このような置換は、本発明の範囲内に該当する。
【００５６】
本発明は、１つ以上の実施例について例示説明してきたが、本発明の要旨及び添付の請求の範囲を逸脱しない範囲で、例示の実施例に対する種々の変更が可能である。特に、上述の構成要素または構成（組立て部品、デバイス、回路、システムなど）によって実行されるさまざまな機能に関して、このような構成要素を説明するために使用される言葉（「手段」という表現も含む）は、他に指定がなければ、本発明の本明細書に例示の実施例の機能を実行する開示の構成とは構造上均等ではない場合も、上述の構成要素（例えば、機能的に均等）の特定の機能を実現する構成要素または構成に相当する。また、本発明の特定の機能を、いくつかの実施例の１つに対して開示しているが、そのような機能は、要望に応じて他の実施例の１つ以上の他の機能と組み合わせることができる。さらに、「ｉｎｃｌｕｄｉｎｇ」「ｉｎｃｌｕｄｅｓ」「ｈａｖｉｎｇ」「ｈａｓ」「ｗｉｔｈ」などの表現またはその変形例が詳細な説明及び請求の範囲において使用されるが、これらの表現は、「ｃｏｍｐｒｉｓｉｎｇ」という表現と同様に、包含的な意味を有することを意図している。
【産業上の利用可能性】
【００５７】
本発明のシステム及び方法は、フラッシュメモリデバイスの書込速度を向上するために、不揮発性メモリの分野において用いることができる。
【図面の簡単な説明】
【００５８】
【図１】２つの物理データビットを保存するように構成されているデュアルビットフラッシュメモリセルを例示する部分断面図である。
【図２】本発明の高速書込方法及びデバイスを用いることができるフラッシュメモリデバイスの実施例を示す構成図である。
【図３】本発明の高速書込方法とデバイスを用いることができる仮想接地型デュアルビットフラッシュメモリの構成を例示する概略図である。
【図４】本発明と共に採用される仮想接地型のデュアルビットフラッシュメモリセルのレイアウトの一実施例を例示する部分斜視図である。
【図５】図４の点線５−５に沿った部分断面図で、例えば論理状態「０」を表す状態にプログラムされた両ビット位置を有するデュアルビットフラッシュメモリセルを示す。
【図６】本発明の一実施例に従い、高速書込ブロック消去を実行し、次に高速書込を実行する方法を示すフローチャート図であり、一例として、ステップ２０４及び２０６は高速書込ブロック消去プロセスについて説明している。
【図７】本発明に従い、高速プログラム動作の前に、前回の動作に基づいて任意に割り当てられたデータを有する高速書込アレイ部内の複数のデュアルビットフラッシュメモリセルを例示する部分断面図である。
【図８】本発明に従い、ブロック消去ステップの後に図７の多数のデュアルビットフラッシュメモリセルを例示する部分断面図である。
【図９】本発明に従い、高速書込アレイ部内のセルの第１ビット位置のブロックプログラム後に図７の多数のデュアルビットフラッシュメモリセルを例示する部分断面図であり、高速書込ブロック消去プロセスの終わりに高速書込セルの状態を示す。
【図１０】本発明に従い、高速書込アレイ部内の１つ以上のセルの第２ビット位置のプログラム後に図７の多数のデュアルビットフラッシュメモリセルを例示する部分断面図であり、各ビットはユーザデータに基づき２つの状態のうちの１つで良いことを示す。
【図１１】本発明に従い、デュアルビットフラッシュメモリを高速書込部及び通常アレイ部に分割する方法を例示するフローチャート図である。
【図１２】デュアルビットフラッシュメモリと、フラッシュメモリアレイを高速書込部及び通常アレイ部に分割するためのコマンドレジスタと、をそれぞれ例示する概略図である。
【図１３】本発明の高速書込操作手順に従い、デバイスを分割し動作するように構成された制御論理を有するデュアルビットフラッシュメモリデバイスを例示する概略構成図である。
【図１】
2007535779.tif 000003
【図２】
2007535779.tif 000004
【図３】
2007535779.tif 000005
【図４】
2007535779.tif 000006
【図５】
2007535779.tif 000007
【図６】
2007535779.tif 000008
【図７】
2007535779.tif 000009
【図８】
2007535779.tif 000010
【図９】
2007535779.tif 000011
【図１０】
2007535779.tif 000012
【図１１】
2007535779.tif 000013
【図１２】
2007535779.tif 000014
【図１３】
2007535779.tif 000015
【手続補正書】
【提出日】平成18年2月14日(2006.2.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
高速書込動作用のデュアルビットフラッシュメモリセル（３１６、３１８、３２０、３２２）のアレイ部を特定し、
書込動作前に上記特定された高速書込アレイ部に対し高速書込を可能にする消去動作（２００）を実行し、
前記高速書込を可能にする消去動作は、高速書込用に特定されていないメモリセルの通常書込アレイ部からなる別のアレイ部に実行される消去動作とは異なり、
前記高速書込を可能にする消去動作は、
上記特定された高速書込アレイ部の各セル（２０４）の第１ビット位置及び第２ビット位置の両方を消去し、
上記特定された高速書込アレイ部の各セル（２０６）の上記第１ビット位置に電荷を印加し、
上記第１ビット位置に上記印加された電荷は、ユーザデータとは関係ないために、引き続き各セルの上記第２ビット位置への高速書込動作を実行する、マルチビットフラッシュメモリアレイを高速書込部と通常書き込部とに分割する方法。
【請求項２】
前記高速書込アレイ部の特定は、
コマンドレジスタ（３５４、４０６）に、前記特定された高速書込アレイ部に関連するコマンドレジスタ内の１つの位置での高速書込モードを示す値をロードし、
フラッシュメモリアレイ（４０２）を「高速書込モード」に設定し、
それ以降の全コマンドは高速書込部に関連するものとする、請求項１に記載の方法。
【請求項３】
さらに、マルチビットフラッシュメモリアレイの消去を実行することを含み、
前記消去の実行には、
消去すべき一部のメモリアレイを特定し（３１６）、
上記特定された消去すべきアレイ部に関連する１つの場所のコマンドレジスタ（３５４、４０６）のモードを判断し、
前記判断に基づいて前記特定されたアレイ部に、高速書込消去動作（４１０）または、前記高速書込消去動作とは異なる通常消去動作（４１２）のいずれかを実行する、請求項２に記載の方法。
【請求項４】
前記アレイ部（４０２）は、互いに物理的に連続していない複数のメモリブロックから構成される、請求項１に記載の方法。
【請求項５】
複数のアレイ部で構成されるマルチビットフラッシュメモリセルから構成されるコアセルアレイ（４０２）と、
前記複数のアレイ部を高速書込部及び通常書込部の一方に分割するよう構成される制御回路（４０４）と、から構成され、
前記制御回路（４０４）は、前記コアセルアレイの前記高速書込アレイ部に対して、高速書込ブロック消去動作を実行するように構成される高速書込制御論理回路（４１０）を備え、
前記高速書込制御論理回路（４１０）は、前記高速書込ブロック消去動作において、電荷を除去することで前記高速書込アレイ部の各フラッシュメモリセルの第１ビット位置及び第２ビット位置の両方をブロック消去（２０４）するように構成され、さらに、その後前記高速書込アレイ部の各セルの前記第１ビット位置に電荷を印加する（２０６）ことにより、引き続き実行される、前記高速書込アレイ部の１つ以上のセルの第２ビット位置に対する高速書込動作（２０８）を容易にする、マルチビットフラッシュメモリ（４００）。
【請求項６】
さらにコマンドレジスタ（３５４、４０６）を備え、
前記複数のアレイ部に関連する複数の記憶位置を含み、かつ前記記憶位置に前記アレイ部が高速書込アレイ部か通常書込アレイ部かを示すデータを含み、
前記制御回路（４０４）は、前記複数のアレイ部を分割するコマンドレジスタ（３５９、４０６）にアクセスするように構成される、請求項５に記載のマルチビットメモリ。
【請求項７】
前記コマンドレジスタ（４０６）に接続するユーザＩ／Ｏインターフェイス（４０８）をさらに備え、ユーザによる前記複数のアレイ部の前記分割を容易にするように構成される、請求項６に記載のマルチビットメモリ。
【請求項８】
それぞれ通常及び高速書込区分に分割される複数のメモリ区分（４０２）と、
フラッシュメモリの前記通常書込区分及び高速書込区分に、書込、消去、及び読取の動作コマンドを入力するように構成される制御回路（４０４）と、を備え、
前記通常書込区分と前記高速書込区分とに対する前記制御回路の前記書込コマンドは異なり、
前記高速書込区分に関連する前記書込コマンドがセットアップモードを含み、
ユーザデータを保持するようには構成されていない第１ビットは第１の状態に設定される、マルチビットフラッシュメモリ。
【国際調査報告】
2007535779.tif 000016
2007535779.tif 000017