(57)【要約】【課題】  集積回路（ＩＣ）ダイ素子が積層されたハイブリッド型の再構成可能なプロセッサモジュールを提供する。【解決手段】  本明細書に開示する一実施形態に係る再構成可能なプロセッサモジュールは、薄いマイクロプロセッサダイ素子、メモリダイ素子および／またはＦＰＧＡダイ素子が積層され、ダイの厚み方向に貫通しているコンタクトによりこれらのダイ素子が相互接続される構造を持つとしてもよい。このようなプロセッサモジュールは、マイクロプロセッサとＦＰＧＡ間でのデータ共有化速度を大幅に上げることができ、完成アセンブリの歩留まりを改善すると同時に完成アセンブリの製造コストを削減するという効果を奏する。【選択図】図４
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【特許請求の範囲】
【請求項１】
プロセッサモジュールであって、
プログラム可能なアレイを有する、少なくとも１つの第１集積回路機能素子、
前記第１集積回路機能素子の前記プログラム可能なアレイに積層され且つ電気的に接続された、少なくとも１つの第２集積回路機能素子
を備えるプロセッサモジュール。
【請求項２】
前記第１集積回路機能素子の前記プログラム可能なアレイはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を含む
請求項１に記載のプロセッサモジュール。
【請求項３】
前記第２集積回路機能素子の前記プロセッサはマイクロプロセッサを含む
請求項１に記載のプロセッサモジュール。
【請求項４】
前記第２集積回路機能素子はメモリを含む
請求項１に記載のプロセッサモジュール。
【請求項５】
前記第１集積回路機能素子および前記第２集積回路機能素子のうち少なくとも一方に積層され且つ電気的に接続された、少なくとも１つの第３集積回路機能素子
をさらに備える請求項１に記載のプロセッサモジュール。
【請求項６】
前記第３集積回路機能素子はメモリを含む
請求項５に記載のプロセッサモジュール。
【請求項７】
前記プログラム可能なアレイは、プロセッサ素子（ＰＥ）として再構成可能である
請求項１に記載のプロセッサモジュール。
【請求項８】
前記第１集積回路機能素子および前記第２集積回路機能素子は、両機能素子の表面全体に配された複数のコンタクトポイントによって電気的に接続されている
請求項１に記載のプロセッサモジュール。
【請求項９】
再構成可能なコンピュータシステムであって、
プロセッサ、
メモリ、
少なくとも１つのプロセッサモジュールであって、プログラム可能なアレイを含む少なくとも１つの第１集積回路機能素子および前記第１集積回路機能素子の前記プログラム可能なアレイに積層され且つ電気的に接続された少なくとも１つの第２集積回路機能素子を有するプロセッサモジュール
を備えるコンピュータシステム。
【請求項１０】
前記第１集積回路機能素子の前記プログラム可能なアレイはＦＰＧＡを含む
請求項９に記載のコンピュータシステム。
【請求項１１】
前記第２集積回路機能素子の前記プロセッサはマイクロプロセッサを含む
請求項９に記載のコンピュータシステム。
【請求項１２】
前記第２集積回路機能素子はメモリを含む
請求項９に記載のコンピュータシステム。
【請求項１３】
前記第１集積回路機能素子および前記第２集積回路機能素子のうち少なくとも一方に積層され且つ電気的に接続された、少なくとも１つの第３集積回路機能素子
をさらに備える請求項９に記載のコンピュータシステム。
【請求項１４】
前記第３集積回路機能素子はメモリを含む
請求項１３に記載のコンピュータシステム。
【請求項１５】
前記プログラム可能なアレイは、プロセッサ素子（ＰＥ）として再構成可能である
請求項９に記載のコンピュータシステム。
【請求項１６】
プロセッサモジュールであって、
プログラム可能なアレイを有する、少なくとも１つの第１集積回路機能素子、
前記第１集積回路機能素子の前記プログラム可能なアレイに積層され且つ電気的に接続されたプロセッサを有する、少なくとも１つの第２集積回路機能素子、
前記第１集積回路機能素子の前記プログラム可能なアレイおよび前記第２集積回路機能素子のプロセッサに積層され且つ電気的に接続されたメモリを有する、少なくとも１つの第３集積回路機能素子
を備えるプロセッサモジュール。
【請求項１７】
前記第１集積回路機能素子の前記プログラム可能なアレイはＦＰＧＡを含む
請求項１６に記載のプロセッサモジュール。
【請求項１８】
前記第２集積回路機能素子の前記プロセッサはマイクロプロセッサを含む
請求項１６に記載のプロセッサモジュール。
【請求項１９】
前記第３集積回路機能素子の前記メモリはメモリアレイを含む
請求項１６に記載のプロセッサモジュール。
【請求項２０】
前記プログラム可能なアレイは、プロセッサ素子（ＰＥ）として再構成可能である
請求項１６に記載のプロセッサモジュール。
【請求項２１】
前記第１集積回路機能素子、前記第２集積回路機能素子および前記第３集積回路機能素子は、当該３つの機能素子の表面全体に配された複数のコンタクトポイントによって電気的に接続されている
請求項１６に記載のプロセッサモジュール。
【請求項２２】
プログラム可能アレイモジュールであって、
ＦＰＧＡを有する、少なくとも１つの第１集積回路機能素子、
前記第１集積回路機能素子の前記ＦＰＧＡに積層され且つ電気的に接続されたメモリアレイを有する、少なくとも１つの第２集積回路機能素子
を備えるプログラム可能アレイモジュール。
【請求項２３】
前記ＦＰＧＡは、プロセッサ素子（ＰＥ）としてプログラム可能である
請求項２２に記載のプログラム可能アレイモジュール。
【請求項２４】
前記メモリアレイは、前記ＦＰＧＡのプロセッサ素子（ＰＥ）への再構成を加速する
請求項２３に記載のプログラム可能アレイモジュール。
【請求項２５】
前記メモリアレイは、外部メモリによる前記プロセッサ素子（ＰＥ）に対する参照動作を加速する
請求項２３に記載のプログラム可能アレイモジュール。
【請求項２６】
前記メモリアレイは、前記プロセッサ素子（ＰＥ）用のブロックメモリとして機能する
請求項２３に記載のプログラム可能アレイモジュール。
【請求項２７】
再構成可能なプロセッサモジュールであって、
プログラム可能なアレイを有する、少なくとも１つの第１集積回路機能素子、
前記第１集積回路機能素子の前記プログラム可能なアレイに積層され且つ電気的に接続されたプロセッサを有する、少なくとも１つの第２集積回路機能素子、
前記第１集積回路機能素子の前記プログラム可能なアレイおよび前記第２集積回路機能素子のプロセッサに積層され且つ電気的に接続されたメモリを有する、少なくとも１つの第３集積回路機能素子
を備え、
前記プロセッサおよび前記プログラム可能なアレイは、両者間でデータを共有する
再構成可能なプロセッサモジュール。
【請求項２８】
前記メモリは、少なくとも一時的に前記データを格納する
請求項２７に記載の再構成可能なプロセッサモジュール。
【請求項２９】
前記第１集積回路機能素子の前記プログラム可能なアレイは、ＦＰＧＡを含む
請求項２７に記載の再構成可能なプロセッサモジュール。
【請求項３０】
前記第２集積回路機能素子の前記プロセッサは、マイクロプロセッサを含む
請求項２７に記載の再構成可能なプロセッサモジュール。
【請求項３１】
前記第３集積回路機能素子の前記メモリは、メモリアレイを含む
請求項２７に記載の再構成可能なプロセッサモジュール。
【請求項３２】
プログラム可能アレイモジュールであって、
ＦＰＧＡを有する、少なくとも１つの第１集積回路機能素子、
前記第１集積回路機能素子の前記ＦＰＧＡに積層され且つ電気的に接続されたメモリアレイを有する、少なくとも１つの第２集積回路機能素子
を備え、
前記第１集積回路機能素子および前記第２集積回路機能素子は、両機能素子の表面全体に配された複数のコンタクトポイントによって電気的に接続されている
プログラム可能アレイモジュール。
【請求項３３】
前記ＦＰＧＡは、プロセッサ素子（ＰＥ）としてプログラム可能である
請求項３２に記載のプログラム可能アレイモジュール。
【請求項３４】
前記メモリアレイは、前記ＦＰＧＡのプロセッサ素子（ＰＥ）への再構成を加速する
請求項３３に記載のプログラム可能アレイモジュール。
【請求項３５】
前記メモリアレイは、外部メモリによる前記プロセッサ素子（ＰＥ）に対する参照動作を加速する
請求項３３に記載のプログラム可能アレイモジュール。
【請求項３６】
前記メモリアレイは、前記プロセッサ素子（ＰＥ）用のブロックメモリとして機能する
請求項３３に記載のプログラム可能アレイモジュール。
【請求項３７】
前記コンタクトポイントを介して、前記ＦＰＧＡから前記第２集積回路機能素子に対して試験刺激が与えられる
請求項３２に記載のプログラム可能アレイモジュール。
【請求項３８】
前記第１集積回路機能素子および前記第２集積回路機能素子のうち少なくとも一方に積層され且つ電気的に接続された、少なくとも１つの第３集積回路機能素子
をさらに備える請求項３２に記載のプログラム可能アレイモジュール。
【請求項３９】
前記第３集積回路機能素子はＦＰＧＡを有する
請求項３８に記載のプログラム可能アレイモジュール。
【請求項４０】
前記第３集積回路機能素子は、入出力（Ｉ／Ｏ）コントローラを有する
請求項３８に記載のプログラム可能アレイモジュール。
【請求項４１】
プログラム可能アレイモジュールを製造する方法であって、
ベースウェハ上に、ＦＰＧＡおよび複数の金属パッドを有する少なくとも１つの第１集積回路機能素子を形成すること、
前記第１集積回路機能素子の上に、第１エピタキシャル層を形成すること、
前記第１エピタキシャル層に、メモリアレイを有する少なくとも１つの第２集積回路機能素子を形成すること
を備え、
前記第２集積回路機能素子は複数の金属パッドを有し、前記複数の金属パッドのうち少なくとも１つは前記第１集積回路機能素子の前記金属パッドと電気的に接続されている
方法。
【請求項４２】
前記第１集積回路機能素子の表面上に、第１二酸化シリコン層を形成すること
をさらに備える請求項４１に記載の方法。
【請求項４３】
前記第１二酸化シリコン層の表面上に、前記第１エピタキシャル層を形成すること
をさらに備える請求項４２に記載の方法。
【請求項４４】
前記第１エピタキシャル層の形成は、ポリシリコン層を形成することを含む
請求項４１に記載の方法。
【請求項４５】
前記第１集積回路機能素子の前記金属パッドおよび前記第２集積回路機能素子の前記金属パッドの間に相互接続子が形成されるように、貫通するように前記第１エピタキシャル層にエッチングを行うこと
をさらに備える請求項４１に記載の方法。
【請求項４６】
前記第１集積回路機能素子の表面上に形成された第１二酸化シリコン層に対して、貫通するようにエッチングを行うこと
をさらに備える請求項４５に記載の方法。
【請求項４７】
第３機能素子が前記第１機能素子および前記第２機能素子と一体化した状態で形成されるように、前記第１エピタキシャル層上に第２エピタキシャル層を形成すること
をさらに備える請求項４１に記載の方法。
【請求項４８】
前記第３機能素子の形成は、Ｉ／Ｏコントローラ、メモリ、ＦＰＧＡまたはマイクロプロセッサを形成することを含む
請求項４７に記載の方法。
【請求項４９】
前記第２エピタキシャル層の表面上に、第２二酸化シリコン層を形成すること
をさらに備える請求項４７に記載の方法。
【請求項５０】
前記第２エピタキシャル層の形成は、ポリシリコン層を形成することを含む
請求項４７に記載の方法。
【請求項５１】
プロセッサモジュールを製造する方法であって、
ベースウェハ上に、マイクロプロセッサなどである第１集積回路機能素子を少なくとも１つ形成すること、
ウェハ製造プロセスを用いて、前記第１集積回路機能素子上に、ＦＰＧＡなどの第２集積回路機能素子を少なくとも１つ形成すること
を備える方法。
【請求項５２】
前記第１集積回路機能素子に対応する複数の金属パッドのうち少なくとも１つと前記第２集積回路機能素子に対応する複数の金属パッドのうち少なくとも１つの間を電気的に接続すること
をさらに備える請求項５１に記載の方法。
【請求項５３】
前記第２集積回路機能素子の形成は、エピタキシャル層を形成することを含む
請求項５１に記載の方法。
【請求項５４】
前記エピタキシャル層の形成は、ポリシリコン層を形成することを含む
請求項５３に記載の方法。
【請求項５５】
前記第１集積回路機能素子の上面に、二酸化シリコン層を形成すること
をさらに備える請求項５１に記載の方法。
【請求項５６】
前記第１集積回路機能素子と前記第２集積回路機能素子の間を電気的に接続するように、貫通するように前記第２集積回路機能素子にエッチングを行うこと
をさらに備える請求項５１に記載の方法。
【請求項５７】
ウェハ製造プロセスを用いて、前記第１集積回路機能素子および前記第２集積回路機能素子と一体化された第３機能素子を形成すること
をさらに備える請求項５１に記載の方法。
【請求項５８】
前記第３機能素子の形成は、エピタキシャル層を形成することを含む
請求項５７に記載の方法。
【請求項５９】
前記エピタキシャル層の形成は、ポリシリコン層を形成することを含む
請求項５８に記載の方法。
【請求項６０】
前記第３機能素子の形成は、Ｉ／Ｏコントローラ、メモリ、ＦＰＧＡまたはマイクロプロセッサを形成することを含む
請求項５７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、再構成または適応可能なデータ処理用システムおよび方法に関する。本発明は特に、集積回路（ＩＣ）ダイ素子が積層された、ハイブリッド型の非常にコンパクトで再構成可能なプロセッサモジュールに関する。また、本出願は米国特許出願第１０／８０２，０６７号（出願日：２００４年３月１６日）に基づき優先権を主張する。当該米国出願は、米国特許出願第１０／４５２，１１３号（出願日：２００３年６月２日）の一部継続出願である。当該米国出願（第１０／４５２，１１３号）は、現在米国特許第６，６２７，９８５号となっている、米国特許出願第１０／０１２，０５７号（出願日：２００１年１２月５日）の継続出願である。上記出願に記載された内容はすべて参照により本出願に組み込んで本出願の記載の一部とするとともに、本出願の譲渡人に譲渡される。
【背景技術】
【０００２】
現在普及しているＩＣから構成されるマイクロプロセッサとは異なる種類のプロセッサ素子（ＰＥ）として、再構成可能なまたは適応可能なプロセッサと呼ばれるものがある。再構成可能なプロセッサは、一般的なマイクロプロセッサに比べ、さまざまな分野において多くの利点を有する。マイクロプロセッサは従来「ロード／保存」パラダイムに基づき所定の手段一式を用いてアプリケーションを実行するが、再構成可能なプロセッサは各アプリケーションの実行に当たりハードウェア内で必要な数の機能ユニットを生成する。このため、再構成可能なプロセッサの方がより多くの処理を並行して行えるようになり、多くのアプリケーションについてスループットを増やすことができる。再構成可能なプロセッサがハードウェア内の構成を変更できるのは通常、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を使用しているためである。ＦＰＧＡは例えば、Ａｌｔｅｒａ  Ｃｏｒｐｏｒａｔｉｏｎ社、Ｘｉｌｉｎｘ，Ｉｎｃ．社、Ｌｕｃｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ，Ｉｎｃ．社などが製造している。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、再構成可能なプロセッサ（マイクロプロセッサおよびＦＰＧＡの組み合わせから成るハイブリッドも含む）の利用範囲は限られている。その理由の１つは、ＦＰＧＡのゲートカウントがマイクロプロセッサより密度が低いので、汎用の再構成可能なプロセッサ（ＧＰＲＰ）として使用するために必要な数のゲートやピンを有するパッケージ済みＦＰＧＡは、非常に大きくなってしまうためである。このようなサイズに関する問題だけをとっても、携帯用デバイスに再構成可能なプロセッサを用いるのは非常に難しいといえる。
【０００４】
第二の理由は、チップを再構成するのに数百ミリ秒近くの時間が必要であり、現行のマイクロプロセッサ技術と組み合わせて使用した場合は、再構成完了までに数百万プロセッサクロックサイクルが必要になるためである。このため、ＧＰＲＰは処理時間の大半をコンフィグレーションのロードに費やすこととなり、演算に必要な時間を最大限長くできるよう実行中のタスクは比較的長い時間存在しなければならない。このため、ＧＰＲＰの使用はジョブのコンテキスト変更がない場合に限定されてしまう。ここで、コンテキスト変更とは、オペレーティングシステムが優先順位の高いジョブを処理するために現在実行中のジョブを一時的に終了する処理である。つまり、ＧＰＲＰは再構成を繰り返し行うことになり、無駄な時間がさらに増えてしまう。
【０００５】
さらに、マイクロプロセッサはキャッシュに格納されたデータを処理することによって実効動作速度を上げているので、ジョブの一部を付属のＧＰＲＰに移行させるとなると、マイクロプロセッサのフロントサイドバス（ＦＳＢ）を介してキャッシュからＦＰＧＡにデータを移動させなければならない。しかし、ＦＳＢの動作速度はキャッシュバスの約２５％にすぎないので、データの移動に多大な時間がかかってしまう。このため、再構成可能なプロセッサの使用は実質的に、システム内のキャッシュ以外の場所にデータが格納されている場合に限定されることになる。
【０００６】
マイクロプロセッサの動作速度が増加の一途をたどっているため、上述した３つの理由が徐々に深刻な問題となってきている。既存の独立デバイスであるマイクロプロセッサとＦＰＧＡから構成されるハイブリッドシステムは、再構成が可能なことによりスループットを上昇させるという効果をもたらすが、そのような利点は必要とされなくなってしまうか高い有用性があるとは見なされなくなる可能性がある。
【課題を解決するための手段】
【０００７】
本発明の代表実施例によれば、ＦＰＧＡ、マイクロプロセッサおよびキャッシュメモリを、近年開発されたウェハ製造プロセスを用いて組み合わせることによって、非常に有用性が高いハイブリッド型の再構成可能なプロセッサモジュールを実現することができる。このようなプロセッサモジュールは、独立した集積回路によって構成される現在のＧＰＲＰシステムが持つ問題点を解決するものである。本明細書で開示するこのような新型のプロセッサモジュールは、便宜上「ダイ積層ハイブリッド（ＳＤＨ）プロセッサ」と呼ぶとしてもよい。
【０００８】
米国カリフォルニア州サニーベールのＴｒｕ−Ｓｉ  Ｔｅｃｈｎｏｌｏｇｉｅｓ社（ｈｔｔｐ：／／ｗｗｗ．ｔｒｕｓｉ．ｃｏｍ）は、金属コンタクトがウェハの厚み方向に貫通する状態まで半導体ウェハの厚みを薄くして、ＢＧＡパッケージのように、裏面に小さいバンプを形成する方法を開発した。このような技術を用いてマイクロプロセッサ、キャッシュメモリおよびＦＰＧＡのウェハを製造することによって、これら３種のダイ、もしくはそのうち２種類以上のダイを１つの非常にコンパクトな構造にまとめ、上述した現在の再構成可能なプロセッサが持つ問題点を解決するとしてもよい。
【０００９】
またこの場合、ダイ同士を接続するためにワイヤボンディングが必要なく、各ダイの周辺だけでなく、ダイに対応する領域全体に相互接続用パッドを配設することが可能となる。従って、公知の技術に比べてダイ間接続の数を増やすことができる。
【００１０】
本明細書では特に、ベアダイ素子を積層および相互接続することによって構成された再構成可能なプロセッサモジュールを開示する。本明細書で開示する実施形態を一つ挙げると、再構成可能なプロセッサモジュールであって、厚みを薄くしたダイ素子を積層し、ダイの厚み方向に貫通しているコンタクトを用いて該ダイ素子を相互接続することによって構成されるプロセッサモジュールとしてもよい。このようなプロセッサモジュールは、マイクロプロセッサダイ、メモリダイおよびＦＰＧＡダイが積層され１つのブロックとして構成されているとしてもよい。
【００１１】
本明細書はまた、マイクロプロセッサとＦＰＧＡ間のデータ共有を加速させるために、例えば、マイクロプロセッサダイ、メモリダイおよびＦＰＧＡダイが積層され１つのブロックとして構成された、再構成可能なプロセッサモジュールを開示している。このような構成を持つプロセッサモジュールブロックは、完成アセンブリの歩留まりを改善すると同時に完成アセンブリの製造コストを削減するという効果を奏する。
【００１２】
またさらに、ＦＰＧＡ再構成を加速させる目的で、積層技術を用いてメモリダイとＦＰＧＡモジュールを組み合わせる、ＦＰＧＡモジュールを開示する。実施形態に係るＦＰＧＡモジュールによれば、積層技術を用いて該ＦＰＧＡモジュールをメモリダイと組み合わせることによって、外部メモリの参照動作を加速させると共にオンチップブロックメモリを拡張するとしてもよい。
【００１３】
またさらに、製造中に試験刺激を与えると共にＦＰＧＡの性能を向上させるために、積層技術を用いてほかのダイとＦＰＧＡモジュールを組み合わせる、ＦＰＧＡモジュールを開示する。本発明に係る技術に基づき、メモリまたは入出力（Ｉ／Ｏ）コントローラとＦＰＧＡダイが積層され１つのブロックとして構成された、再構成可能なメモリまたはＩ／Ｏモジュールを提供するとしてもよい。
【００１４】
本発明の別の実施形態に係る方法によれば、研削などの機械的工程が不要になり、ウェハ製造プロセスによって集積回路素子を「積層」することができる。本明細書で開示しているが、このような方法に基づいて製造された新型のプロセッサモジュールは便宜上、「集積回路機能積層（ＳＩＣＦ）プロセッサ」と呼ぶとしてもよい。
【００１５】
まず、ベースウェハに従来と同様の処理を施して、例えばマイクロプロセッサを製造する。コンタクトはダイの表面全体に設けられる。ベースウェハ上にマイクロプロセッサダイを形成する処理を終えると、ベースウェハの表面は、別の機能を持つ半導体素子をさらに形成するための処理を行えるような状態にしておく。
【００１６】
続いて、ベースウェハに対してＦＰＧＡを作成するために必要な処理をすべて施す。上述したとおり、物理的にダイの厚みを薄くして積層した場合と同様に、ＦＰＧＡのＩ／Ｏ用金属層はマイクロプロセッサの表面のコンタクトに接続される。こうして、上述した通り、２つのダイ機能が積層され且つ接続される。しかしこの構造は、各々独立したダイの厚みを薄くして積層する機械的な方法ではなく、ウェハ製造プロセスによって実現される。
【００１７】
本発明の実施形態に係る方法によれば、複数の異なるダイ機能を積層できる。さらに、各ダイの製造プロセスは前のダイ製造プロセスが完了してから開始されるので、別々のウェハ製造プロセスを用いるダイ機能同士を積層することもできる。各ウェハ製造が完了してから次のプロセスが開始されるので、別のダイ機能の積層処理を開始する前に、完成したダイ機能の試験をウェハ単位で行うことができる。このため、さらにダイ機能を積層してからダイ試験を行う場合に比べて試験時間を削減することができるという利点が得られる。これは、早い段階で形成された欠陥ダイはその時点で不良品とみなされるからである。また、欠陥がどのステップにおいて生じているのか簡単に特定できるので、プロセスの最適化という点からも有益である。
【図面の簡単な説明】
【００１８】
以下の部分において、本発明の特徴および目的、その実現方法ならびに本発明の内容について、最適な実施の形態に基づき添付の図面を参照しながら詳細に説明する。
【００１９】
【図１】１以上のＭｕｌｔｉ−ａｄａｐｔｉｖｅ  ｐｒｏｃｅｓｓｉｎｇ（ＭＡＰはコロラド州コロラド・スプリングのＳＲＣ  Ｃｏｍｐｕｔｅｒｓ，Ｉｎｃ．，の商標）素子を有する、先行技術に係るコンピュータシステムの一部を示す、簡略機能ブロック図である。
【００２０】
【図２】図１に示したＭＡＰ素子をより詳細に説明する簡略機能ブロック図で、ユーザ論理ブロック（ＦＰＧＡを含むとしてもよい）および対応するコンフィグレーションＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）を示す。
【００２１】
【図３】図２に示したユーザ論理ブロックを含むＦＰＧＡ全体に配設された複数のＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルを含むコンフィグレーションデータバスの代表例を示す機能ブロック図である。
【００２２】
【図４】本発明の実施形態に係る、複数の集積回路ダイ素子が積層されたハイブリッドデバイスを含む再構成可能なプロセッサモジュールを示す、等角投影図法を用いて作成した簡略展開図である。
【００２３】
【図５】図４に示した再構成可能なプロセッサモジュールのコンフィグレーションセルを示す機能ブロック図であり、コンフィグレーションセルすべてを並行して更新することによって１クロックサイクル内でＦＰＧＡを完全に再構成する。
【００２４】
【図６】本発明の実施形態に係る処理方法に基づき、１つのベースウェハ上に２つの機能素子を製造する処理フローを示す断面図である。
【００２５】
【図７】本発明の実施形態に係る処理方法に基づき、１つのベースウェハ上に２つの機能素子を製造する処理フローを示す断面図である。
【００２６】
【図８】本発明の実施形態に係る処理方法に基づき、１つのベースウェハ上に２つの機能素子を製造する処理フローを示す断面図である。
【００２７】
【図９】本発明の実施形態に係る処理方法に基づき、１つのベースウェハ上に２つの機能素子を製造する処理フローを示す断面図である。
【００２８】
【図１０】本発明の実施形態に係る処理方法に基づき、１つのベースウェハ上に２つの機能素子を製造する処理フローを示す断面図である。
【００２９】
【図１１】本発明の実施形態に係る処理方法に基づき、１つのベースウェハ上に３つの機能素子を製造する処理フローを示す断面図である。
【発明を実施するための最良の形態】
【００３０】
図１は、先行技術に係る再構成可能なコンピュータシステム１０の一部を示す、簡略機能ブロック図である。コンピュータシステム１０の構成要素のうち関連するものを挙げると、１以上のマイクロプロセッサ１２、１以上のＭｕｌｔｉ−ａｄａｐｔｉｖｅ  Ｐｒｏｃｅｓｓｉｎｇ（ＭＡＰ（商標））素子１４、および対応するシステムメモリ１６がある。システムバス１８は、ブリッジ２２を介してマイクロプロセッサ１２とＭＡＰ素子１４を、クロスバースイッチ２４を介してシステムメモリ１６とＭＡＰ素子１４を相互に接続する。さらに、同図に示す通り、各ＭＡＰ素子１４は隣接するＭＡＰ素子１４に対する相互接続素子２０を１以上有するとしてもよい。
【００３１】
図２は、図１のＭＡＰ素子１４を詳細に示す簡略機能ブロック図である。ＭＡＰ素子１４の構成要素のうち関連するものを挙げると、ユーザ論理ブロック３２がある。ユーザ論理ブロック３２は、ＦＰＧＡを備え、コンフィグレーションＲＯＭ３４と対応するとしてもよい。ＭＡＰ制御ブロック３６と対応するダイレクトメモリアクセス（ＤＭＡ）エンジン３８およびオンボードメモリアレイ４０は、ユーザ論理ブロック３２およびシステムバス１８と接続されている。
【００３２】
図３は、代表的なコンフィグレーションデータバス５０を示す機能ブロック図である。コンフィグレーションデータバス５０は、図２に示したユーザ論理ブロック３２を含むＦＰＧＡ全体に配設された複数のＳＲＡＭセルを備える。チップ機能をプログラムするコンフィグレーション情報は従来、図示した通りＦＰＧＡ全体に配設されたＳＲＡＭセルに保持される。コンフィグレーションデータは、コンフィグレーションデータポート５２を介してバイトシリアル伝送方式でロードされ、論理セル５４と対応するコンフィグレーションメモリ５６のアレイを順次構成していく必要がある。再構成に多大な時間がかかってしまうのは、このコンフィグレーションデータを比較的狭い、例えば８ビットのポートを用いてロードしているためである。
【００３３】
図４は、本発明の実施形態に係る再構成可能なプロセッサモジュール６０を示す、等角投影図法を用いて作成した簡略展開図である。再構成可能なプロセッサモジュール６０は、複数の集積回路ダイ素子が積層されたハイブリッドデバイスを備える。同図に示す具体例によると、プロセッサモジュール６０は、マイクロプロセッサダイ６４、メモリダイ６６およびＦＰＧＡダイ６８が接続されたダイパッケージ６２から構成される。ダイパッケージ６２およびダイ６４、６６、６８はすべて、複数の対応するコンタクトポイントまたは穴部７０を全面にわたって有する。本発明の実施形態に係るプロセッサモジュール６０は、マイクロプロセッサダイ６４、メモリダイ６６およびＦＰＧＡダイ７８を自由に組み合わせてもよい。
【００３４】
製造工程について、コンタクトポイント７０はウェハの前面に形成され、酸化物から成る絶縁層が金属とシリコンの間に設けられる。前面の処理がすべて完了すると、ウェハの厚みを薄くして、Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎコンタクトを露出させる。Ｔｒｕ−Ｓｉ  Ｔｅｃｈｎｏｌｏｇｉｅｓ社が開発したＡｔｍｏｓｐｈｅｒｉｃ  Ｄｏｗｎｓｔｒｅａｍ  Ｐｌａｓｍａ（ＡＤＰ）エッチング処理を用いて、酸化物層をエッチングして金属を露出させる。このエッチング処理はシリコンの処理速度の方が速いため、シリコンはコンタクトから絶縁されたままとなる。
【００３５】
図４に示すように、ダイ６４、６６および６８を積層して、Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎコンタクトを設ける。このような構成とすると、キャッシュメモリダイ６６は２つの役割を果たすことになる。一つには、従来と同じく高速アクセスが可能なメモリとしての機能が挙げられる。しかし上記構成によればさらに、マイクロプロセッサ６４およびＦＰＧＡ６８が同等の速度でメモリ６６にアクセスすることが可能となり、メモリ６６がポートを３つ有する場合、システムの帯域幅をさらに増加させることが可能である。このような特徴によれば、従来の再構成可能なコンピュータシステムに関する多くの問題を解決することができるのは明らかである。また、メモリダイ６６をほかの機能についても用いることができるようになれば、非常に大きな効果が得られると思われる。
【００３６】
図５は、図４の再構成可能なプロセッサモジュール６０のコンフィグレーションセル８０を示す機能ブロック図である。ここで、全コンフィグレーションセルを並行して更新することによって、１クロックサイクル内にＦＰＧＡ７０の再構成を完了させることができるとしてもよい。図３に示した従来技術とは異なり、広いコンフィグレーションデータポート８２が使用され、対応するコンフィグレーションメモリ８６およびバッファセル８８を介して各論理セル８４を更新するよう構成されている。ここで、バッファセル８８はメモリダイ６６（図４参照）の一部とすることが望ましい。このような構成とすることによって、論理セル８４を有するＦＰＧＡ６８が動作中でもバッファセル８８のロードが可能となる。このため、全コンフィグレーション論理セル８４が並行して更新され、１クロックサイクル内でＦＰＧＡ６８の再構成を完了することができる。さらに、キャッシュメモリダイ６６（図４参照）への接続ポイントが大幅に増えたことを生かして、ＦＰＧＡダイ６８上のコンフィグレーションビットストレージをすべてメモリダイ６６で代わりに構成し、ＦＰＧＡダイ６８内で利用可能なものより大きなブロックＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を提供するとしてもよい。
【００３７】
上記以外にも、必要な電力を削減し動作帯域幅を増加させるという利点がある。ダイ６４、６６および６８（図４参照）間の電気経路が非常に短いので、信号レベルを低減させると同時に相互接続クロックスピードを増加させることができる。
【００３８】
再構成可能なプロセッサモジュール６０を組み込んだシステムの特徴としてさらに、製造途中およびモジュールのパッケージングが完了する前に、ダイパッケージ６２の積層構造に含まれるマイクロプロセッサ６４などのチップに試験刺激を与えることができるようにＦＰＧＡ６８を構成することができる。そして試験後に、所望の機能を有するようにＦＰＧＡ６８を再構成することができる。このため、従来のパッケージ済み部品試験システムを用いる場合に比べて、製造工程のより早い段階でより充実した試験を行うことができ、製造コストを削減することができる。
【００３９】
再構成可能なプロセッサモジュール６０が備えるＦＰＧＡダイ６８の数は１つとしているが、２つ以上としてもよい。
【００４０】
セル間の接続は、現在のところ１つのダイの２次元方向に限られているが、ダイを貫通するアレイ状に配置されたコンタクト７０によって、積層構造内を３次元方向に上下に結ぶことが可能になるとしてもよい。公知の積層技術ではダイの周辺に積層用コンタクトを設ける必要があるので、このような構成を実現することはできない。このような構成を持つ本発明の実施形態によれば、所定の時間内にアクセス可能なＦＰＧＡダイ６８のセルの数が最高「４ＶＴ／３」（Ｖはウェハの伝播速度、Ｔは所定の伝播時間）まで増加する。
【００４１】
上述の技術は、上記以外の種類のダイが積層構造に含まれていたり、代わりに用いられていても同様に利用できる。そのようなダイの例として、Ｉ／Ｏ用の特定用途向け集積回路（ＡＳＩＣ）やメモリコントローラなどが挙げられる。
【００４２】
本発明の実施形態に係るモジュールで用いられるダイ間接続技術は、ほかに比べて優れている。パッケージされていない構成要素を積層することは従来より可能であるが、構成要素間のＩ／Ｏ接続性が大幅に低くなり、Ｉ／Ｏ接続子の配設は構成要素の外周付近に限定されるため、本明細書で開示したダイ積層システムのような効果を達成できない。平面基板上に複数のダイを配設することもできるが、この方法についても、構成要素間のＩ／Ｏ接続が限定され領域レベルの接続が出来ないという問題がある。また、マイクロプロセッサ、メモリおよびＦＰＧＡを備える１つのダイを作成するという方法もある。このようなダイは、３つの機能素子間を接続するためにメタライゼーション層を用いており、ダイ積層方法とほぼ同じ効果を奏することができる。しかし、サイズが非常に大きくなってしまい、積層技術で用いる３つの独立したダイに比べ、生産量が大幅に少なくなる。また、積層構造を用いることによって、各ダイの作成に異なる技術を用いたり、プロセッサおよびＦＰＧＡの数や種類を任意に設定することが可能となるが、このような構成を持つ単一の大きなダイを製造するには、各組み合わせに対して複数の異なるマスクセットが必要になり、コストが非常に高くなってしまう。
【００４３】
本発明の実施形態に係る方法によれば、間に研削などの機械的工程を挟まずに、ウェハ製造プロセスで、複数の異なる「機能素子」を積層するとしてもよい。本発明の一実施形態に係る方法を具体的に図示すると共に説明するが、この方法には数多くの変形例があり、それらの変形例によっても、請求項に記載の通り、複数の機能素子を積層し相互に接続することができる。
【００４４】
一例を挙げると、ＦＰＧＡ機能素子がマイクロプロセッサ機能素子の上に積層された状態で、両機能素子間を接続することが望ましい。この順序で機能素子を積層する場合は、まずウェハに従来通りの処理を施して、図６に示すようにマイクロプロセッサを形成することから始める。ウェハ１００の上面には二酸化シリコン層１０２と金属パッド１０４が配設されており、マイクロプロセッサ回路との電気接続に用いられる金属パッド１０４は露出している。金属パッド１０４は、ウェハ１００の表面のどこに形成してもよい。次に、ウェハ１００に第２ステップの処理が施される。
【００４５】
第２ステップでは、通常のリソグラフィーとウェハ製造プロセスを用いて、金属コンタクト１０４以外をマスクするとともに酸化物層の上にシリコンから成るエピタキシャル層を成長させる。図７に示した二酸化シリコン層１０２は、金属コンタクト１０４以外をマスクしてから形成されたものである。図８に、二酸化シリコン層上に成長させたエピタキシャル層１０６を示す。エピタキシャル層１０６は、酸化物層１０２上に成長するため、本質的には多結晶性を有する。現在では、通常のポリシリコン処理技術を用いて、このエピタキシャル層１０６にポリシリコントランジスタから成るＦＰＧＡ機能素子を製造することが可能である。この処理によって、図９に示すように、ＦＰＧＡの金属相互接続子１０８をマイクロプロセッサの金属パッドのうち少なくとも１つと電気的に接続する。具体的には、ポリシリコンから成るエピタキシャル層１０６とその下の二酸化シリコン層１０２にエッチングを施して、機能素子同士を相互接続する必要がある箇所に対応させて、両層を貫通するビアを形成し、該ビア内に相互接続子を形成する。このようにして、マイクロプロセッサとＦＰＧＡが物理的に接続され、本発明の実施形態に係る積層型プロセッサが形成される。ＦＰＧＡに関連した工程がすべて完了すると、図１０に示すように、最上面は二酸化シリコン層１１０と露出した金属パッド１０８で構成される。この金属パッド１０８は、通常の集積回路パッケージング技術を用いて、パッケージボンディングワイヤまたはフリップチップ用ハンダとの接続を行うこともできる。
【００４６】
または、金属パッド１０８以外にマスクを施し、その上にさらにエピタキシャル層を形成して、第３の機能素子を形成するとしてもよい。第３の機能素子は、例えばＩ／Ｏコントローラ、メモリ、ＦＰＧＡまたはマイクロプロセッサなどで、既に形成した２つの機能素子と一体化するように設けられる。図１１に、１つのベースウェハ上に３つの機能素子が形成されたモジュールを示す。このモジュールは、酸化物層１０２および１１０が間に設けられた機能素子１００、１０６、１１２を備える。同図には、最上面に設けられた酸化物層１１４および３つの機能素子すべてを相互接続する金属パッド１０８も示す。
【００４７】
集積回路ダイ素子および特定の用途向けの構成を具体的に挙げて本発明の内容を説明したが、上記の説明は例示にすぎず本発明の範囲を限定するものではない。特に、当業者であれば上記の教示内容に基づきさまざまな変形例を得ることができるのは明らかである。そのような変形例は、既に公知となっている特徴や本明細書で開示した特徴と共にまたはそのような特徴に代わって用いることができるものを含むとしてもよい。本出願の請求項には特徴の組み合わせを具体的に記載したが、本明細書の開示範囲には、本出願の請求項にかかる発明に関係していてもいなくても、また本発明が解決に取り組む技術上の問題の解決方法に関係しようとしまいと、当業者には明らかである、直接的または間接的に開示された新規性を有する特徴または新規性を有する特徴の組み合わせ、またはそれを一般化したものまたはその変形例が含まれる。出願人は、このような特徴および／または特徴の組み合わせに関して、本出願または派生する出願の審査過程において、新規の請求項を作成する権利を有するものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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