【手続補正書】
【提出日】平成28年2月22日(2016.2.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チップ搭載面、前記チップ搭載面に形成された複数の端子、および前記チップ搭載面とは反対側の実装面を有する配線基板と、
第１主面、前記第１主面上に形成された複数の第１電極、および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記配線基板の前記チップ搭載面と対向するように、前記チップ搭載面上に搭載された第１半導体チップと、
ボール部およびステッチ部をそれぞれ有し、前記複数の端子にそれぞれ接続された複数のワイヤと、
を含み、
前記複数のワイヤは、複数の第１ワイヤと、第２ワイヤと、を有し、
平面視において、前記複数の端子は、前記第１半導体チップの前記第１主面の第１辺に沿って一列に配置されており、
前記複数の端子は、前記ステッチ部を介して前記複数の第１ワイヤがそれぞれ接続された複数の第１端子と、前記ボール部を介して前記第２ワイヤが接続された第２端子と、を有し、
平面視において、前記第２端子は、前記複数の第１端子の配置列上とは異なる場所に位置しており、
平面視において、前記第２端子の幅は、前記複数の第１端子のそれぞれの幅よりも大きい、半導体装置。
【請求項２】
請求項１において、
平面視において、前記第２端子の延在方向における長さは、前記複数の第１端子のそれぞれの延在方向における長さよりも小さい、半導体装置。
【請求項３】
請求項１において、
平面視において、前記第２ワイヤの前記ボール部の幅は、前記第１ワイヤの前記ステッチ部の幅よりも大きい、半導体装置。
【請求項４】
請求項１において、
前記第１半導体チップの前記第１主面上には、
前記第１半導体チップの前記第１主面と対向する第２裏面、前記第２裏面とは反対側の第２主面、および前記第２主面上に形成された第２電極、を有する第２半導体チップが搭載され、
前記複数の第１ワイヤの前記ボール部のそれぞれは、前記第１半導体チップの前記複数の第１電極に接続され、
前記第２ワイヤの前記ステッチ部は、前記第２半導体チップの前記第２電極に接続されている、半導体装置。
【請求項５】
請求項１において、
前記第２端子の平面形状は円形である、半導体装置。
【請求項６】
請求項１において、
前記配線基板の前記チップ搭載面は、絶縁膜に覆われ、前記複数の第１端子および前記第２端子は、前記絶縁膜に形成された一つの開口部において、前記絶縁膜から露出している、半導体装置。
【請求項７】
請求項１において、
前記第１半導体チップは、前記第１主面の第１辺に沿って配置される前記複数の第１電極、および第２電極を有し、
前記第２電極と前記第１辺の離間距離は、前記複数の第１電極のそれぞれと前記第１辺の離間距離よりも大きく、
前記複数の第１ワイヤの前記ボール部のそれぞれは、前記複数の第１電極に接続され、
前記第２ワイヤの前記ステッチ部は、前記第２電極に接続されている、半導体装置。
【請求項８】
請求項１において、
前記第１半導体チップは、前記第１主面の第１辺に沿って配置される前記複数の第１電極、および第２電極を有し、
前記複数の第１ワイヤの前記ボール部のそれぞれは、前記複数の第１電極に接続され、
前記第２ワイヤの前記ステッチ部は、前記第２電極に接続され、
前記配線基板の前記チップ搭載面は、絶縁膜に覆われ、前記複数の第１端子および前記第２端子は、前記絶縁膜に形成された一つの開口部において、前記絶縁膜から露出しており、
前記開口部には、前記第２ワイヤに流れる電流とは異なる電流が流れる第１配線が配置されており、
平面視において、前記第２ワイヤは前記開口部と厚さ方向に重なる位置で、前記第１配線を跨ぐように設けられている、半導体装置。
【請求項９】
請求項１において、
前記第１半導体チップは、前記第１主面の第１辺に沿って配置される前記複数の第１電極、および第２電極を有し、
前記複数の第１ワイヤの前記ボール部のそれぞれは、前記複数の第１電極に接続され、
前記第２ワイヤの前記ステッチ部は、前記第２電極に接続され、
前記第２ワイヤは、前記複数の第１ワイヤのうちの一部を跨ぐように設けられている、半導体装置。
【請求項１０】
請求項１において、
平面視において、前記複数の第１端子のそれぞれの延在方向における長さは、前記複数の第１端子のそれぞれの幅よりも大きい、半導体装置。
【請求項１１】
請求項１において、
前記第２端子は、平面形状が円形であり、前記第２ワイヤの前記ボール部が接続される第１部分と、前記第１部分に連結され、前記第２ワイヤの延在方向に沿って延びる第２部分と、を有し、
前記第２端子の前記第２部分は、前記複数の第１端子の配置列上に設けられている、半導体装置。
【請求項１２】
請求項１において、
平面視において、前記複数の第１端子のそれぞれは前記第２端子よりも前記第１半導体チップに近い位置に形成されている、半導体装置。
【請求項１３】
（ａ）チップ搭載面、および前記チップ搭載面に形成された複数の端子を有する配線基板を準備する工程、
（ｂ）主面、前記主面上に形成された複数の電極、および前記主面とは反対側の裏面を有する半導体チップを、前記半導体チップの前記裏面が前記配線基板の前記チップ搭載面と対向するように、前記配線基板の前記チップ搭載面上に搭載する工程、
（ｃ）前記（ｂ）工程の後、前記配線基板の複数の端子と、前記半導体チップの複数の電極とを複数のワイヤを介して、それぞれ電気的に接続する工程、
を含み、
平面視において、前記複数の端子は、前記半導体チップの前記主面の第１辺に沿って一列に配置されており、
前記複数の端子は、第１配置列上に配置される複数の第１端子と、前記第１配置列上とは異なる場所に位置する第２配置列上に配置される第２端子と、を有し、
平面視において、前記第２端子の幅は、前記複数の第１端子のそれぞれの幅よりも大きく、
前記複数のワイヤのそれぞれは、ボール部と、ステッチ部と、を有し、
前記複数のワイヤは、前記複数の第１端子にそれぞれ接続される複数の第１ワイヤと、前記第２端子に接続される第２ワイヤと、を有し、
前記（ｃ）工程は、
前記ステッチ部を介して前記複数の第１ワイヤを前記複数の第１端子にそれぞれ接続する第１ボンディング工程と、
前記ボール部を介して前記第２ワイヤを前記第２端子に接続する第２ボンディング工程と、
を含んでいる、半導体装置の製造方法。
【請求項１４】
請求項１３において、
平面視において、前記第２端子の延在方向における長さは、前記複数の第１端子のそれぞれの延在方向における長さよりも小さい、半導体装置の製造方法。
【請求項１５】
請求項１３において、
前記配線基板の前記チップ搭載面は、絶縁膜に覆われ、前記複数の第１端子および前記第２端子は、前記絶縁膜に形成された一つの開口部において、前記絶縁膜から露出している、半導体装置の製造方法。
【請求項１６】
（ａ）チップ搭載面、および前記チップ搭載面に形成された複数の端子を有する配線基板を準備する工程、
（ｂ）第１主面、前記第１主面上に形成された複数の第１電極、および前記第１主面とは反対側の第１裏面を有する第１半導体チップを、前記第１半導体チップの前記第１裏面が前記配線基板の前記チップ搭載面と対向するように、前記配線基板の前記チップ搭載面上に搭載する工程、
（ｃ）前記（ｂ）工程の後、第２主面、前記第２主面上に形成された第２電極、および前記第２主面とは反対側の第２裏面を有する第２半導体チップを、前記第２半導体チップの前記第２裏面が前記第１半導体チップの前記第１主面と対向するように、前記第１半導体チップの前記第１主面上に搭載する工程、
（ｄ）前記（ｃ）工程の後、前記配線基板の複数の端子と、前記第１半導体チップの複数の第１電極および前記第２半導体チップの前記第２電極とを複数のワイヤを介して、それぞれ電気的に接続する工程、
を含み、
平面視において、前記複数の端子は、前記第１半導体チップの前記第１主面の第１辺に沿って一列に配置されており、
前記複数の端子は、第１配置列上に配置される複数の第１端子と、前記第１配置列上とは異なる場所に位置する第２配置列上に配置される第２端子と、を有し、
平面視において、前記第２端子の幅は、前記複数の第１端子のそれぞれの幅よりも大きく、
前記複数のワイヤのそれぞれは、ボール部と、ステッチ部と、を有し、
前記複数のワイヤは、前記複数の第１端子に接続される複数の第１ワイヤと、前記第２端子に接続される第２ワイヤと、を有し、
前記（ｄ）工程は、
前記ステッチ部を介して前記複数の第１ワイヤを前記複数の第１端子にそれぞれ接続する第１ボンディング工程と、
前記ボール部を介して前記第２ワイヤを前記第２端子に接続する第２ボンディング工程と、
を含んでいる、半導体装置の製造方法。
【請求項１７】
請求項１６において、
平面視において、前記第２端子の延在方向における長さは、前記複数の第１端子のそれぞれの延在方向における長さよりも小さい、半導体装置の製造方法。
【請求項１８】
請求項１６において、
前記配線基板の前記チップ搭載面は、絶縁膜に覆われ、前記複数の第１端子および前記第２端子は、前記絶縁膜に形成された一つの開口部において、前記絶縁膜から露出している、半導体装置の製造方法。
【請求項１９】
請求項１６において、
平面視において、前記第２端子は、前記第１配置列よりも前記第１半導体チップからの距離が遠くなる位置に形成されており、
前記（ｄ）工程では、前記第２ボンディング工程は、前記第１ボンディング工程の後で実施される、半導体装置の製造方法。