【手続補正書】
【提出日】平成28年2月26日(2016.2.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板に、前記基板の表面よりも上方に突出する突出部を有する素子分離絶縁膜を形成する工程と、
前記基板上及び前記素子分離絶縁膜上に第１膜を形成する工程と、
前記第１膜を研磨して前記突出部を露出させる工程と、
前記第１膜を研磨する工程の後、前記第１膜上と前記突出部上とに跨る第１レジストパターンを形成する工程と、
前記第１レジストパターンをマスクとして前記第１膜をパターニングし、第１パターンを形成する工程と、
前記第１パターンの側面にサイドウォール膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記サイドウォール膜を形成する工程の後、前記基板上に第２レジストパターンを形成する工程と、
前記第１パターン、前記サイドウォール膜及び前記第２レジストパターンをマスクとして前記基板に不純物を注入する工程と、
薬液処理により前記第２レジストパターンを除去する工程と、を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２レジストパターンを除去する工程の後、前記基板上に金属膜を形成する工程と、
熱処理を行い、前記基板にシリサイドを形成する工程と、
薬液処理により前記基板上の未反応の前記金属膜を除去する工程と、を有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記基板上に前記金属膜を形成する前に、前記基板を洗浄する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記不純物を注入する工程の後、前記基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜を研磨して、前記第１パターンを露出させる工程と、
前記第１絶縁膜を研磨する工程の後、前記第１パターンを除去する工程と、
前記第１パターンを除去する工程の後に、前記第１絶縁膜上に金属膜を形成する工程と、
前記金属膜を研磨して、前記第１絶縁膜を露出させる工程と、を有することを特徴とする請求項２乃至４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記突出部を有する前記素子分離絶縁膜を形成する工程は、
前記基板に溝を形成する工程と、
前記溝に第２絶縁膜を形成する工程と、
前記第２絶縁膜を研磨する工程と、
前記第２絶縁膜を研磨する工程の後、前記第２絶縁膜上に第３レジストパターンを形成する工程と、
前記第３レジストパターンをマスクとして前記第２絶縁膜をエッチングし、前記第３レジストパターンで覆われていない領域の前記第２絶縁膜の上面を、前記基板の表面よりも低くする工程と、を有することを特徴とする請求項１乃至５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
基板と、
前記基板に形成され、前記基板の表面よりも上方に突出する突出部を有する素子分離絶縁膜と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極のゲート長方向における前記ゲート電極の側面に形成されたサイドウォール膜と、を備え、
前記ゲート電極のゲート幅方向における前記ゲート電極の側面が前記突出部によって覆われていることを特徴とする半導体装置。
【請求項８】
前記基板は、前記基板の表面から上方に向かって突起する突起部を有し、
前記ゲート絶縁膜は、前記突起部を跨ぐようにして前記突起部の上面及び側面に形成されており、
前記ゲート電極は、前記突起部を跨ぐようにして前記ゲート絶縁膜上に形成されていることを特徴とする請求項７に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
【図１Ａ】図１Ａは、実施例１に係る半導体装置を示す平面図である。
【図１Ｂ】図１Ｂは、実施例１に係る半導体装置の断面図であって、図１Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図１Ｃ】図１Ｃは、実施例１に係る半導体装置の断面図であって、図１Ａの一点鎖線Ｃ−Ｄ間の断面を示している。
【図１Ｄ】図１Ｄは、実施例１に係る半導体装置の断面図であって、図１Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図１Ｅ】図１Ｅは、実施例１に係る半導体装置の断面図であって、図１Ａの一点鎖線Ｇ−Ｈ間の断面を示している。
【図２Ａ】図２Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図２Ｂ】図２Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図２Ｃ】図２Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図３Ａ】図３Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図３Ｂ】図３Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図３Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図３Ｃ】図３Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図３Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図４Ａ】図４Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図４Ｂ】図４Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図４Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図４Ｃ】図４Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図５Ａ】図５Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図５Ｂ】図５Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図５Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図５Ｃ】図５Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図５Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図６Ａ】図６Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図６Ｂ】図６Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図６Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図６Ｃ】図６Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図６Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図７Ａ】図７Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図７Ｂ】図７Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図７Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図７Ｃ】図７Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図７Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図８Ａ】図８Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図８Ｂ】図８Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図８Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図８Ｃ】図８Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図８Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図９Ａ】図９Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図９Ｂ】図９Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図９Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図９Ｃ】図９Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図９Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図１０Ａ】図１０Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図１０Ｂ】図１０Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１０Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図１０Ｃ】図１０Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１０Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図１１Ａ】図１１Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図１１Ｂ】図１１Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１１Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図１１Ｃ】図１１Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１１Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図１２Ａ】図１２Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図１２Ｂ】図１２Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１２Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図１２Ｃ】図１２Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１２Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図１３Ａ】図１３Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図１３Ｂ】図１３Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１３Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図１３Ｃ】図１３Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１３Ａの一点鎖線Ｇ−Ｈ間の断面を示している。
【図１４Ａ】図１４Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図１４Ｂ】図１４Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１４Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図１４Ｃ】図１４Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図１５Ａ】図１５Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図１５Ｂ】図１５Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１５Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図１５Ｃ】図１５Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１５Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図１６Ａ】図１６Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図１６Ｂ】図１６Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１６Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図１６Ｃ】図１６Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１６Ａの一点鎖線Ｇ−Ｈ間の断面を示している。
【図１７Ａ】図１７Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図１７Ｂ】図１７Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１７Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図１７Ｃ】図１７Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１７Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図１８Ａ】図１８Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図１８Ｂ】図１８Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１８Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図１８Ｃ】図１８Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１８Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図１９Ａ】図１９Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図１９Ｂ】図１９Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１９Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図１９Ｃ】図１９Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図１９Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図２０Ａ】図２０Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図２０Ｂ】図２０Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２０Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図２０Ｃ】図２０Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２０Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図２１Ａ】図２１Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図２１Ｂ】図２１Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２１Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図２１Ｃ】図２１Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２１Ａの一点鎖線Ｇ−Ｈ間の断面を示している。
【図２２Ａ】図２２Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図２２Ｂ】図２２Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２２Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図２２Ｃ】図２２Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２２Ａの一点鎖線Ｇ−Ｈ間の断面を示している。
【図２３Ａ】図２３Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図２３Ｂ】図２３Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２３Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図２３Ｃ】図２３Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２３Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図２４Ａ】図２４Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図２４Ｂ】図２４Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２４Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図２４Ｃ】図２４Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図２５Ａ】図２５Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図２５Ｂ】図２５Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２５Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図２５Ｃ】図２５Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２５Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図２６Ａ】図２６Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図２６Ｂ】図２６Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２６Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図２６Ｃ】図２６Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２６Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図２７Ａ】図２７Ａは、実施例１に係る半導体装置の製造方法を示す平面図である。
【図２７Ｂ】図２７Ｂは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２７Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図２７Ｃ】図２７Ｃは、実施例１に係る半導体装置の製造方法を示す断面図であって、図２７Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図２８Ａ】図２８Ａは、実施例２に係る半導体装置を示す平面図である。
【図２８Ｂ】図２８Ｂは、実施例２に係る半導体装置の断面図であって、図２８Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図２８Ｃ】図２８Ｃは、実施例２に係る半導体装置の断面図であって、図２８Ａの一点鎖線Ｃ−Ｄ間の断面を示している。
【図２８Ｄ】図２８Ｄは、実施例２に係る半導体装置の断面図であって、図２８Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図２８Ｅ】図２８Ｅは、実施例２に係る半導体装置の断面図であって、図２８Ａの一点鎖線Ｇ−Ｈ間の断面を示している。
【図２９Ａ】図２９Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図２９Ｂ】図２９Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図２９Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図２９Ｃ】図２９Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図２９Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図３０Ａ】図３０Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図３０Ｂ】図３０Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３０Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図３０Ｃ】図３０Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３０Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図３１Ａ】図３１Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図３１Ｂ】図３１Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３１Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図３１Ｃ】図３１Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３１Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図３２Ａ】図３２Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図３２Ｂ】図３２Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３２Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図３２Ｃ】図３２Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３２Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図３３Ａ】図３３Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図３３Ｂ】図３３Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３３Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図３３Ｃ】図３３Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３３Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図３４Ａ】図３４Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図３４Ｂ】図３４Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３４Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図３４Ｃ】図３４Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図３５Ａ】図３５Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図３５Ｂ】図３５Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３５Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図３５Ｃ】図３５Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３５Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図３６Ａ】図３６Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図３６Ｂ】図３６Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３６Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図３６Ｃ】図３６Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３６Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図３７Ａ】図３７Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図３７Ｂ】図３７Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３７Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図３７Ｃ】図３７Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３７Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図３８Ａ】図３８Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図３８Ｂ】図３８Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３８Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図３８Ｃ】図３８Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３８Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図３９Ａ】図３９Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図３９Ｂ】図３９Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３９Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図３９Ｃ】図３９Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図３９Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図４０Ａ】図４０Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図４０Ｂ】図４０Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４０Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図４０Ｃ】図４０Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４０Ａの一点鎖線Ｇ−Ｈ間の断面を示している。
【図４１Ａ】図４１Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図４１Ｂ】図４１Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４１Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図４１Ｃ】図４１Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４１Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図４２Ａ】図４２Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図４２Ｂ】図４２Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４２Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図４２Ｃ】図４２Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４２Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図４３Ａ】図４３Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図４３Ｂ】図４３Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４３Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図４３Ｃ】図４３Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４３Ａの一点鎖線Ｇ−Ｈ間の断面を示している。
【図４４Ａ】図４４Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図４４Ｂ】図４４Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４４Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図４４Ｃ】図４４Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図４５Ａ】図４５Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図４５Ｂ】図４５Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４５Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図４５Ｃ】図４５Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４５Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図４６Ａ】図４６Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図４６Ｂ】図４６Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４６Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図４６Ｃ】図４６Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４６Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図４７Ａ】図４７Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図４７Ｂ】図４７Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４７Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図４７Ｃ】図４７Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４７Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図４８Ａ】図４８Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図４８Ｂ】図４８Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４８Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図４８Ｃ】図４８Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４８Ａの一点鎖線Ｇ−Ｈ間の断面を示している。
【図４９Ａ】図４９Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図４９Ｂ】図４９Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４９Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図４９Ｃ】図４９Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図４９Ａの一点鎖線Ｇ−Ｈ間の断面を示している。
【図５０Ａ】図５０Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図５０Ｂ】図５０Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５０Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図５０Ｃ】図５０Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５０Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図５１Ａ】図５１Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図５１Ｂ】図５１Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５１Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図５１Ｃ】図５１Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５１Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図５２Ａ】図５２Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図５２Ｂ】図５２Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５２Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図５２Ｃ】図５２Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５２Ａの一点鎖線Ｇ−Ｈ間の断面を示している。
【図５３Ａ】図５３Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図５３Ｂ】図５３Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５３Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図５３Ｃ】図５３Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５３Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図５４Ａ】図５４Ａは、実施例２に係る半導体装置の製造方法を示す平面図である。
【図５４Ｂ】図５４Ｂは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５４Ａの一点鎖線Ａ−Ｂ間の断面を示している。
【図５４Ｃ】図５４Ｃは、実施例２に係る半導体装置の製造方法を示す断面図であって、図５４Ａの一点鎖線Ｅ−Ｆ間の断面を示している。
【図５５】半導体装置の断面図である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
ｎ型ＭＯＳトランジスタ形成領域２１Ｂとｐ型ＭＯＳトランジスタ形成領域２２との間における素子分離絶縁膜３の突出部３１上にはレジストパターン４４を形成していない。そのため、ｎ型ＭＯＳトランジスタ形成領域２１Ｂとｐ型ＭＯＳトランジスタ形成領域２２との間における素子分離絶縁膜３の突出部３１は除去される。素子分離絶縁膜３の突出部３１を部分的に削ることにより、素子分離絶縁膜３の突出部３１は、素子分離絶縁膜３の下部分よりも細くなる。素子分離絶縁膜３の突出部３１を部分的に削る例を示しているが、この例に限らず、素子分離絶縁膜３の突出部３１を部分的に削る工程を省略してもよい。この場合、素子分離絶縁膜３の突出部３１と、素子分離絶縁膜３の下部分とが同じ太さになる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
薬液を用いたウェット処理によりレジストパターン４７を除去する場合、第１サイドウォール絶縁膜１１が薬液に晒される。ダミーゲート電極４５のゲート幅方向に素子分離絶縁膜３の突出部３１を設けない場合、第１サイドウォール絶縁膜１１の欠陥からダミーゲート電極４５の下に薬液が浸入し、ゲート絶縁膜８が薬液に晒される。ゲート絶縁膜８が薬液に晒されることによって、ゲート絶縁膜８が薬液に溶解し、ゲート絶縁膜８の一部が消失する。ゲート絶縁膜８の一部が消失することによりゲート絶縁膜８が劣化する。したがって、ダミーゲート電極４５のゲート幅方向に素子分離絶縁膜３の突出部３１を設けない場合、薬液を用いたウェット処理によりゲート絶縁膜８が劣化する。ゲート絶縁膜８が劣化すると、ｎ型ＭＯＳトランジスタ４Ａ、４Ｂ及びｐ型ＭＯＳトランジスタ５の各特性が劣化する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
第１サイドウォール絶縁膜１１と同様に、第２サイドウォール絶縁膜１２の膜厚が薄くなることで、第２サイドウォール絶縁膜１２の一部が消失したり、第２サイドウォール絶縁膜１２に穴が開いたりする等の欠陥が第２サイドウォール絶縁膜１２に発生する場合がある。薬液を用いたウェット処理によりレジストパターン４９を除去する場合、第２サイドウォール絶縁膜１２が薬液に晒される。素子分離絶縁膜３に突出部３１を設けない場合、第１サイドウォール絶縁膜１１及び第２サイドウォール絶縁膜１２の各欠陥からダミーゲート電極４５の下に薬液が浸入し、ゲート絶縁膜８が薬液に晒される。ゲート絶縁膜８が薬液に晒されることによって、ゲート絶縁膜８が薬液に溶解し、ゲート絶縁膜８の一部が消失する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１０７
【補正方法】変更
【補正の内容】
【０１０７】
図４９Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図４９Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４９Ａの一点鎖線Ａ−Ｂ間の断面を示している。図４９Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図４９Ａの一点鎖線Ｇ−Ｈ間の断面を示している。図４９Ａ〜図４９Ｃに示す工程において、例えば、スパッタリング法により、ＴｉＮ、ＴａＮ、Ｗ等の金属膜を層間絶縁膜６Ａ及びハードマスク１１２上に形成する。この場合、ｐ型ＭＯＳトランジスタ形成領域９２におけるダミーゲート電極１０５を除去した部分に、金属膜が埋め込まれる。次に、ＣＭＰで金属膜を平坦化するととともに、ハードマスク１１２を除去する。これにより、ｐ型ＭＯＳトランジスタ形成領域９２におけるゲート絶縁膜８上にゲート電極８１が形成される。ゲート電極８１は、半導体基板２の突起部６４を跨ぐようにしてゲート絶縁膜８上に形成される。ゲート電極８１の材料として金属膜を用いる場合、ゲート電極８１はメタルゲート電極とも呼ばれる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
図５２Ａは、実施例２に係る半導体装置１の製造方法を示す平面図である。図５２Ｂは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図５２Ａの一点鎖線Ａ−Ｂ間の断面を示している。図５２Ｃは、実施例２に係る半導体装置１の製造方法を示す断面図であって、図５２Ａの一点鎖線Ｇ−Ｈ間の断面を示している。図５２Ａ〜図５２Ｃに示す工程において、例えば、スパッタリング法により、ＴｉＮ、ＴａＮ、Ｗ等の金属膜を層間絶縁膜６Ａ及びハードマスク１１３上に形成する。この場合、ｎ型ＭＯＳトランジスタ形成領域９１Ａ、９１Ｂにおけるダミーゲート電極１０５を除去した部分に、金属膜が埋め込まれる。次に、ＣＭＰで金属膜を平坦化するととともに、ハードマスク１１３を除去する。これにより、ｎ型ＭＯＳトランジスタ形成領域９１Ａにおけるゲート絶縁膜８上にゲート電極７１Ａが形成され、ｎ型ＭＯＳトランジスタ形成領域９１Ｂにおけるゲート絶縁膜８上にゲート電極７１Ｂが形成される。ゲート電極７１Ａ、７１Ｂは、半導体基板２の突起部６４を跨ぐようにしてゲート絶縁膜８上に形成される。ゲート電極７１Ａ、７１Ｂの材料として金属膜を用いる場合、ゲート電極７１Ａ、７１Ｂはメタルゲート電極とも呼ばれる。