(57)【要約】  互いに並列に結合された少なくとも２つのスイッチモード電源ユニット１０ｉであって、各電源ユニット１０ｉは、出力信号ＩＯＵＴ，ｉが増大している第１のモードと出力信号ＩＯＵＴ，ｉが減少している第２のモードとにおいて選択的に動作することが可能である出力段５０ｉ，６０ｉを有する当該電源ユニットと、全ての電源ユニット１０ｉからモードスイッチ制御信号を受け取る制御デバイス１００とを有するスイッチモード電源アセンブリ１であって、制御デバイス１００は、２つの電源ユニットの実際の位相関係が最適な位相関係からずれていることが分かった場合に、少なくとも１つの電源ユニット１０２に関する同期制御信号を生成するように設計されており、実際の位相関係と最適な位相関係とのずれが小さくなるように少なくとも１つのモードスイッチの瞬間のタイミングを効果的に変化させる当該スイッチモード電源アセンブリ１について説明されている。
2007515917.tif 000002
【特許請求の範囲】
【請求項１】
互いに並列に結合された少なくとも２つのスイッチモード電源ユニットであって、各電源ユニットは、出力信号が増大している第１のモードと出力信号が減少している第２のモードとにおいて選択的に動作することが可能である出力段を有する当該電源ユニットと、
全ての電源ユニットからモードスイッチ制御信号を受け取る制御デバイスと
を有するスイッチモード電源アセンブリであって、
前記制御デバイスは、２つの電源ユニットの実際の位相関係が最適な位相関係からずれていることが分かった場合に、少なくとも１つの電源ユニットに関する同期制御信号を生成するように設計されており、前記実際の位相関係と前記最適な位相関係とのずれが小さくなるように少なくとも１つのモードスイッチの瞬間のタイミングを効果的に変化させる
当該スイッチモード電源アセンブリ。
【請求項２】
互いに並列に結合された複数の少なくとも２つのスイッチモード電源ユニットを有し、
各電源ユニットは出力信号を生成する出力段を有しており、この出力段は、前記出力信号が増大している第１のモードと前記出力信号が減少している第２のモードとにおいて選択的に動作することが可能であり、
各電源ユニットは、第１の動作モードから第２の動作モードに切り換えるために前記出力段を制御する第１のモードスイッチ制御信号を生成し、第２の動作モードから第１の動作モードに切り換えるために前記出力段を制御する第２のモードスイッチ制御信号を生成するモードスイッチ制御手段を備えると共に、
全ての電源ユニットから前記モードスイッチ制御信号を受け取る入力部を備えた制御デバイスを更に有する
スイッチモード電源アセンブリであって、
前記制御デバイスは、１つの電源ユニットの前記モードスイッチ制御信号の位相と少なくとも１つの基準となる電源ユニットの前記モードスイッチ制御信号の位相との最適な位相関係を決定するように設計され、
前記制御デバイスは、前記１つの電源ユニットの前記モードスイッチ制御信号の前記位相を前記少なくとも１つの基準となる電源ユニットの前記モードスイッチ制御信号の前記位相と比較するように設計され、
前記制御デバイスは、実際の前記位相の関係が前記最適な位相関係からずれていることが分かった場合に、前記１つの電源ユニット及び／又は前記少なくとも１つの基準となる電源ユニットに関する同期制御信号を生成するように設計されており、全てのユニットのインターリーブ動作を確実にするために、前記実際の位相関係と前記最適な位相関係との間の前記ずれが小さくなるように前記１つの電源ユニット及び／又は前記少なくとも１つの基準となる電源ユニットの少なくとも１つのモードスイッチの瞬間のタイミングをそれぞれ効果的に変化させる
当該スイッチモード電源アセンブリ。
【請求項３】
前記制御デバイスは、前記１つの電源ユニットが前記最適な位相関係に対して遅れていることが分かった場合に、前記少なくとも１つの基準となる電源ユニットに関する遅延同期制御信号を生成するように設計されており、前記少なくとも１つの基準となる電源ユニットの少なくとも１つのモードスイッチの瞬間の前記タイミングを効果的に遅らせる請求項２記載のスイッチモード電源アセンブリ。
【請求項４】
前記制御デバイスは、前記１つの電源ユニットが前記最適な位相関係に対して遅れていることが分かった場合に、前記１つの電源ユニットに関する前進同期制御信号を生成するように設計されており、前記１つの電源ユニットの少なくとも１つのモードスイッチの瞬間の前記タイミングを効果的に早める請求項２記載のスイッチモード電源アセンブリ。
【請求項５】
前記制御デバイスは、前記１つの電源ユニットが前記最適な位相関係に対して早いことが分かった場合に、前記１つの電源ユニットに関する遅延同期制御信号を生成するように設計されており、前記１つの電源ユニットの少なくとも１つのモードスイッチの瞬間の前記タイミングを効果的に遅らせる請求項２記載のスイッチモード電源アセンブリ。
【請求項６】
前記制御デバイスは、前記１つの電源ユニットが前記最適な位相関係に対して早いことが分かった場合に、前記少なくとも１つの基準となる電源ユニットに関する前進同期制御信号を生成するように設計されており、前記少なくとも１つの基準となる電源ユニットの少なくとも１つのモードスイッチの瞬間の前記タイミングを効果的に早める請求項２記載のスイッチモード電源アセンブリ。
【請求項７】
前記制御デバイスが、前記位相の不整合が１つのステップにおいて完全に補償されるよう同期制御信号を生成するように設計された請求項２記載のスイッチモード電源アセンブリ。
【請求項８】
前記制御デバイスが、前記位相の不整合が予め決められた一定のファクタにより低減されるよう同期制御信号を生成するように設計された請求項２記載のスイッチモード電源アセンブリ。
【請求項９】
前記制御信号は、前記１つの電源ユニットの前記出力信号が第１の境界レベルに達する第１の時間と前記少なくとも１つの基準となる電源ユニットの前記出力信号が同じ前記第１の境界レベルに達する第２の時間との第１の時間差を計算するように設計され、
前記制御デバイスは、前記第２の時間と前記１つの電源ユニットの前記出力信号が再度前記第１の境界レベルに達する第３の時間との第２の時間差を計算するように設計され、
前記制御デバイスは、前記第１の時間差と前記第２の時間差との差を計算するように設計され、
前記制御デバイスは、遅延時間をもたらすために計算された前記差を予め決められた係数で割るように設計され、
前記制御デバイスは、前記１つの電源ユニットが前記遅延時間を加えた前記第３の時間として計算される遅延したスイッチング時間において動作モードを切り換えるように、前記１つの電源ユニットに関する遅延同期制御信号を生成するよう設計された
請求項２記載のスイッチモード電源アセンブリ。
【請求項１０】
前記出力段はＡＮＤゲートの出力部に結合された少なくとも１つの入力部を有し、このＡＮＤゲートは、対応する前記モードスイッチ制御手段からコマンド信号を受け取る入力部と、前記制御デバイスから遅延同期制御信号を受け取る他の入力部とを備えている請求項２記載のスイッチモード電源アセンブリ。
【請求項１１】
前記出力段はＯＲゲートの出力部に結合された少なくとも１つの入力部を有し、このＯＲゲートは、対応する前記モードスイッチ制御手段からコマンド信号を受け取る入力部と、前記制御デバイスから前進同期制御信号を受け取る他の入力部とを備えている請求項２記載のスイッチモード電源アセンブリ。
【請求項１２】
全ての電源ユニットが互いに同じである請求項２記載のスイッチモード電源アセンブリ。
【請求項１３】
各電源ユニットはターゲット信号入力部を有し、全ての電源ユニットの全てのターゲット信号入力部が１つの共通のターゲット信号源に並列に接続された請求項２記載のスイッチモード電源アセンブリ。
【請求項１４】
各電源ユニットは電流出力部を有し、全ての電源ユニットの全ての電流出力部が１つの共通のアセンブリ出力部に並列に接続された請求項２記載のスイッチモード電源アセンブリ。
【請求項１５】
各電源ユニットは第１の供給入力部と第２の供給入力部とを有し、全ての電源ユニットの全ての第１の供給入力部が１つの共通の高い電圧供給源に並列に接続され、全ての電源ユニットの全ての第２の供給入力部が１つの共通の低い電圧供給源に並列に接続された請求項２記載のスイッチモード電源アセンブリ。
【請求項１６】
前記信号生成手段は、
第１の供給入力部と第２の供給入力部との間に直列に結合された２つの制御可能なスイッチであって、これらスイッチの間のノードがモジュールの出力部に結合された当該スイッチと、
対応するスイッチの制御入力部に結合された出力部を備えたスイッチドライバであって、第２の前記スイッチが非導通状態であり、第１の前記スイッチが導通状態にあるように制御出力信号を生成する第１の動作状態において動作することが可能であると共に、前記第１のスイッチが非導通状態であり、前記第２のスイッチが導通状態にあるように制御出力信号を生成する第２の動作状態において動作することが可能である当該スイッチドライバと、
高境界入力部及び低境界入力部と、前記スイッチドライバの制御入力部に結合された制御出力部と、電流センサから測定信号を受け取るように結合された測定信号入力部とを備えたウィンドウ比較器とを有し、
前記ウィンドウ比較器は、小さくなっている前記測定信号が低境界入力部において信号レベルと等しくなると第１の動作状態に入るように前記スイッチドライバに命令する第１の制御信号を生成すると共に、大きくなっている前記測定信号が高境界入力部において信号レベルと等しくなると第２の動作状態に入るように前記ドライバスイッチに命令する第２の制御信号を生成する
請求項２記載のスイッチモード電源アセンブリ。
【請求項１７】
前記モードスイッチ制御手段は、大きくなっている前記出力信号が第１の境界レベルに達した場合に第１の動作モードから第２の動作モードに切り換わるよう前記出力段を制御する第１のモードスイッチ制御信号を生成するように、及び小さくなっている前記出力信号が第２の境界レベルに達した場合に第２の動作モードから第１の動作モードに切り換わるよう前記出力段を制御する第２のモードスイッチ制御信号を生成するように設計された請求項２記載のスイッチモード電源アセンブリ。
【請求項１８】
電源モジュールがＤＣ／ＤＣコンバータモジュールとして実現された請求項１ないし１７のいずれか１項に記載のスイッチモード電源アセンブリ。
【請求項１９】
電源モジュールがＤＣ／ＡＣインバータモジュールとして実現された請求項１ないし１８のいずれか１項に記載のスイッチモード電源アセンブリ。
【請求項２０】
ＤＣ／ＡＣインバータに結合された出力電圧を有し、太陽電池の出力電圧をアップコンバートするブーストコンバータを有する太陽電池アセンブリであって、前記ブーストコンバータ及び前記インバータのいずれか一方又は両方が請求項１ないし１９のいずれか１項に記載のスイッチモード電源アセンブリを有する当該太陽電池アセンブリ。
【請求項２１】
ガス放電ランプのようなランプを駆動するドライバであって、前記ランプのための供給電流を生成するＤＣ／ＡＣインバータとして請求項１ないし１９のいずれか１項に記載のスイッチモード電源アセンブリを有する当該ドライバ。
【請求項２２】
請求項１ないし１９のいずれか１項に記載のスイッチモード電源アセンブリを有する動き制御装置用のアクチュエータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体的にはスイッチモード電源に関する。特に、本発明は、ほぼ一定の入力電圧又は電流を受け取り、ＤＣ若しくはＡＣ出力電圧又は電流を生成するＤＣ／ＤＣコンバータ段又はＤＣ／ＡＣインバータ段に関する。また、本発明は、スイッチング電流制御増幅器に関する。以下において、本発明は、一定の入力電圧を受け取り、出力電流を生成するコンバータのケースに関して説明されるが、これは単に例としてであり、本発明を限定するように意図されてはいない。
【背景技術】
【０００２】
上述のタイプのスイッチモード電源は、広く知られており、幾つかのアプリケーション用に市販されている。
【０００３】
１つの例では、スイッチモード電源は、（１００Ｖのオーダーの）太陽電池アレイの出力電圧を約４２０Ｖのオーダーのより高い、すなわち標準的な電源電圧の最大電圧よりも高い一定のＤＣレベルに変換するブーストコンバータとして実現される。そのようなコンバータを用いると、太陽電池から電源にエネルギーを移すことが可能である。
【０００４】
他の例では、スイッチモード電源は、ＤＣ電圧からＡＣ電流を生成するＤＣ／ＡＣインバータとして実現される。そのようなインバータは、例えばＡＣ電源への接続のための入力部と放電ランプを駆動するドライバ出力部とを備えたランプドライバにおいて用いられ得る。そのようなドライバは、典型的には、ほぼ一定の電圧が交流の入力電圧から生成される段と、その後、上記一定の電圧に基づいて交流電流が生成される段とを有する。
【０００５】
更に他の例では、スイッチモード電源は、動き制御装置においてアクチュエータを駆動するトランスコンダクタンス増幅器として実現される。
【０００６】
一般的に言えば、スイッチモード電源は、特定の出力パワーのために開発されている。一般的に言えば、出力パワーが高いほど、電源に用いられる構成部品の大きさはより大きくなければならない。これは、並列に接続された２つ又はそれ以上の電源ユニットを有する電源アセンブリを用いることにより回避され得る。その場合、各個々の電源ユニットは、かなり低いパワーを与える必要があるだけであり、個々の構成部品の大きさはかなり小さくなり、これはコストの低減を意味する。また、利点は、全くの新しい高出力コンバータを開発する必要なしに、既に開発され、既に実証済みである低出力の電源ユニットが使用され得ることである。更に、低出力の電源ユニットは容易に製造され、量産の設備が既に存在することが利点である。
【０００７】
並列に接続された複数の電源ユニットを用いることの他の利点は、小さいリップル振幅で出力電流を生成することが可能であることが分かっていることである。図１は、典型的な電源出力電流Ｉの時間グラフを示しており、上のレベルＩＨ（ライン１０３）と下のレベルＩＬ（ライン１０４）との間において連続的に大きく（ライン１０１）及び小さく（ライン１０２）なる。十分に大きい時間スケールでは、そのような電流は大きさＩＡＶ＝０．５・（ＩＨ＋ＩＬ）を有すると共にリップル振幅０．５・（ＩＨ−ＩＬ）を有する定電流であるとみなされ得る。
【０００８】
原則的に、電源アセンブリの各電源ユニットを他の全ての電源ユニットから完全に独立して動作させることが可能である。しかしながら、その場合、各ユニットが同じ位相で動作することが生じ、その場合、電源アセンブリの出力電流全体のリップル振幅は、個々の電源ユニットの個々の出力リップル振幅の和である。本発明の全体的な目的は、リップルを可能な限り小さくすることにある。
【０００９】
また、独立して動作するユニットの欠点は、出力電流において低調波、すなわち２つのユニットのスイッチングの異なる周波数に等しい周波数を有する信号の違いが生じ得ることである。本発明の他の目的は、そのような低調波を可能な限り防止することにある。
【００１０】
従って、各電源ユニットは同期して動作することが好ましく、その結果、それらの出力ピークは正しいテンポで均一に分散される。図２は、２つの電源ユニットの場合に関してこれを示したグラフであり、互いに１８０°の位相関係の出力電流Ｉ１と出力電流Ｉ２とをそれぞれ与えている。個々の電流Ｉ１，Ｉ２が同じ振幅を有し、低いピークから高いピークへの増加率ｄＩ／ｄｔが高いピークから低いピークへの減少率ｄＩ／ｄｔと等しい場合に、結果として得られる電流Ｉｔｏｔａｌはほぼ一定であり、リップルを全く有していない又は非常に小さいリップルしか有していないことが容易に分かる。上記個々の電流が理想的な整合を有していない場合でさえも、典型的にはリップル振幅の減少は、いずれにしても実現される。
【００１１】
一般に、Ｎが電源ユニットの数を表す場合、これらのユニットは理想的には互いに３６０°／Ｎの位相の関係で動作している。
【００１２】
同期して動作するが、シフトされた位相で動作するように電源アセンブリの各電源ユニットを動作させることは、「インターリーブ」動作として示される。本明細書において考えられるアプリケーションの分野に関連するインターリーブ動作は、J.S. Batchvarov等による発表「interleaved converters based on hysteresis current control」（2000, I.E.E.E 31st Annual Power Electronics Specialists Conference, page 655）において既に提案されている。２つのコンバータユニットのアセンブリに関するこの提案では、該コンバータユニットの一方がマスタの状態を有し、他方のコンバータユニットがスレーブの状態を有している。この提案の提案された制御回路はかなり複雑である。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の全体的な目的は、改善された電源アセンブリを提供することにある。
【００１４】
とりわけ、本発明の重要な目的は、かなり単純な制御回路を備え、インターリーブのやり方で動作する２つ又はそれ以上の電源ユニットを有する電源アセンブリを提供することにある。
【００１５】
本出願よりも先の公開されていない特許出願において、同じインバータが、各電源ユニットが並んでいる次の電源ユニットに関する制御信号を生成し、並んでいる前の電源ユニットから制御信号を受け取る電源アセンブリを提案している。最後の電源ユニットは並んでいる最初の電源ユニットに関する制御信号を生成し、その結果、電源アセンブリの各電源ユニットは環状構成で配されている。上記制御信号は、インターリーブ動作が自動的に確実に行われるような信号である。具体的には、上記制御信号は、遅延した供給ユニットのスイッチング周波数がわずかに増大し、進んだ供給ユニットのスイッチング周波数がわずかに減少するような信号である。より具体的には、電源ユニットにより生成される制御信号は、基準電圧に加えられるべき傾斜した電圧を有している。従って、連続する各供給ユニットが隣接する供給ユニットに対してほぼ同じ位相差を持つことが自動的に確実に行われる。この先の解決策は十分に作用するが、複雑さが増大する、すなわち電源ユニットが独立して動作する電源アセンブリと比較して部品数が増大するという欠点を有する。
【００１６】
本発明の重要な目的は、上述した欠点を伴うことなく上記先の提案と同じ有利な特徴を有する電源アセンブリを提供することにある。
【課題を解決するための手段】
【００１７】
本発明の重要な観点によれば、本発明の電源アセンブリの電源ユニットは、個々の電源ユニットの位相の関係を検出することができ、遅延した供給ユニットのスイッチング周波数がわずかに増大し、進んだ供給ユニットのスイッチング周波数がわずかに減少するように個々の電源ユニットに関する制御信号を生成するよう設計された１つの共通の制御デバイスにより制御される。
【００１８】
本発明のこれら及びその他の観点、特徴、利点は、図面を参照して、以下の本発明による電源アセンブリの好ましい実施の形態の説明により更に説明されるであろう。各図面において、同一の参照符号は同一の又は類似した部品を示している。
【発明を実施するための最良の形態】
【００１９】
以下に、特に明記されない限り、コンバータアセンブリのケースに関して本発明が詳細に説明される。しかしながら、この説明は本発明をコンバータのみに限定するように意図されてはいないことに注意されたい。当業者には明らかであるように、同じ原理又は類似した原理がインバータ、増幅器等にも当てはまることに特に注意されたい。
【００２０】
図３は、並列に接続された複数のコンバータユニット１０を有するコンバータアセンブリ１の一部を模式的に示したブロック図である。以下において、個々のコンバータユニットの同じ構成要素は同じ参照符号により示され、インデックス１，２，３等により区別されている。図３では、３つのコンバータユニット１０１，１０２，１０３のみが示されているが、アセンブリ１はコンバータユニットを追加することにより容易に拡張され得る。また、コンバータアセンブリ１は、コンバータユニットの１つを取り除くことにより２つのコンバータユニットのみを有することも可能である。
【００２１】
以下の説明において、コンバータユニット１０は入力ＤＣ電圧ＶＩＮを受け取り、出力電流ＩＯＵＴを生成すると仮定されている。各コンバータユニット１０ｉは、電圧供給ライン２ａ，２ｂにそれぞれ接続された、入力電圧ＶＩＮを受け取る２つの入力端子１１ｉ，１２ｉと、出力ライン３に接続された、出力電流ＩＯＵＴ，ｉを与える出力端子１３ｉとを有している。ここで、ｉ＝１，２，３…等である。コンバータユニット１０は並列に接続されている。すなわち、コンバータユニット１０の各第１の入力端子１１ｉは１つの電圧供給ライン２ａに全て接続され、各第２の入力端子１２ｉは１つの電圧供給ライン２ｂに全て接続され、各出力端子１３ｉは負荷Ｌに接続された１つの出力ライン３に全て接続されている。負荷電流ＩＬは、以下の式として表れ得る。
【数１】
2007515917.tif 000003
ここで、Ｎはコンバータユニット１０の数を示す整数であり、図３の例ではＮは３である。
【００２２】
本発明の重要な観点によれば、各コンバータユニット１０ｉは、制御入力部１４ｉを備えている。また、アセンブリ１は複数の制御出力部１３４ｉを備えた制御デバイス１００を有しており、各制御出力部１３４ｉは、各コンバータユニット１０ｉの対応する制御入力部１４ｉに結合されている。制御デバイス１００は、ハードウェアとして実現されることが可能であるが、プログラマブルデバイス、例えばＥＰＬＤとして実現されることが好ましい。
【００２３】
コンバータアセンブリのモジュラー設計はコンバータユニットの１つを取り除くことにより容易に変更され得ることが分かるであろう。例えば、コンバータユニット１０２が除去され、その場合、制御出力部１３４２は接続されない。
【００２４】
また、制御アセンブリ１は、（図３には示されていない）他のコンバータユニット１０ｘを追加することにより容易に拡張され、その場合、追加された制御ユニット１０ｘの制御入力部１４ｘは他の制御出力部１３４ｘに接続される。
【００２５】
コンバータユニットの一般的な設計はそれ自体は知られている。本発明のコンバータユニットに対する基盤として用いられるのに好適な既知のコンバータユニットの可能な形態が図４を参照して説明される。この例のコンバータユニット１０はハーフブリッジスイッチングアンプ（switching amplifier）６０を有しており、その中心は、一方では高い供給電圧レベルＶＨＩＧＨへの接続のための第１の入力端子１１と他方では低い供給電圧レベルＶＬＯＷへの接続のための第２の供給入力端子１２との間に直列に接続された（通常はＭＯＳＦＥＴのペアとして実現される）制御スイッチのペア６１，６２により形成されている。これら２つの制御可能なスイッチ６１，６２の間のノードＡは、直列に接続された負荷インダクタ６４を介して出力端子１３に接続している。図４では、この例に関して、出力端子１３に接続された負荷Ｌが電圧源、例えば充電可能なバッテリー又は図示されているような標準的な電源であり得ることが示されている。そのようなケースでは、出力端子１３における電圧は、上記電源により決定されるまま一定である。典型的には、フィルタキャパシタ６３が出力部１３に並列に接続されている。
【００２６】
上記制御可能なスイッチ６１，６２は、ゲートドライバ５０の制御出力部５２，５３にそれぞれ接続された制御端子を備えている。ゲートドライバ５０は、２つの可能な動作状態において動作するよう設計されている。
・第１の動作状態では、ゲートドライバ５０は、第１のスイッチ６１が導通状態にあり、第２のスイッチ６２が非導通状態にあるように制御可能なスイッチ６１，６２のための制御信号を生成する。
・第２の動作状態では、ゲートドライバ５０は、第２のスイッチ６２が導通状態にあり、第１のスイッチ６１が非導通状態にあるように制御可能なスイッチ６１，６２のための制御信号を生成する。
【００２７】
上記ゲートドライバ５０は、更に、いかなる時にも制御可能なスイッチ６１，６２が同時に導通しないように設計されている。また、ゲートドライバ５０は、予め定義された最大オンタイム及び／又は最大オフタイムが遵守されることを確実にするよう設計されている。
【００２８】
従って、上記第１の動作状態では、ノードＡは高い供給電圧レベルＶＨＩＧＨに接続され、第１の供給入力端子１１と出力端子１３との間に電流ＩＨが生成される。インダクタ６４によりフィルタにかけられ、高い供給電圧レベルＶＨＩＧＨに対応する出力端子１３における電圧レベルに依存する場合、これは、典型的には図５にライン６５ａ，６５ｂにより示されている上昇する出力電流ＩＯＵＴをもたらす。上記第２の動作状態では、ノードＡは低い供給電圧ＶＬＯＷに接続され、第２の供給入力端子１２と出力端子１３との間に電流ＩＬが生成される。インダクタ６４によりフィルタにかけられると、典型的には図５にライン６６ａ，６６ｂにより示されている減少する出力電流ＩＯＵＴをもたらす。
【００２９】
図４に示されている構成では、出力電流ＩＯＵＴはゼロを通過することができ、方向を変えることに注意されたい。出力電流ＩＯＵＴが常に正又は負であるように、すなわち方向を変えないようにドライバ５０を駆動させることも可能である。その場合、上記スイッチのうちの一方は常にＯＦＦに保持されるか、制御可能ではないスイッチにより置き換えられるか、又はダイオードによってさえも置き換えられ得る。図４を参照して、電流が正（すなわち、第１の供給入力端子１１から出力端子１３に流れている。）であり、第１のスイッチ６１は導通状態にあり、第２のスイッチ６２は非導通状態にあると仮定する。その場合、電流の大きさは増大する（図５のライン６５ｂ）。第１のスイッチ６１が非導通状態に切り換えられ、第２のスイッチ６２は非導通状態のままであると、大きさが低減した正の電流がスイッチ６２のダイオードを介して第２の供給入力端子１２から出力端子１３に流れる。第２のスイッチ６２がダイオードに置き換えられた場合に同じ効果が得られることは明らかである。また、第２のスイッチ６２が導通状態に切り換えられると同じ効果がより効果的に得られることも明らかである。
【００３０】
上記出力電流ＩＯＵＴは、例えば出力電流センサ６７により測定される。出力センサ６７は測定された出力電流を示す信号ＳＭを生成し、この信号はウィンドウ比較器３０の測定信号入力部３６に与えられる。
【００３１】
上記ウィンドウ比較器３０は、第１の境界入力信号ＳＢＨを受け取る第１の入力部３２と、第２の境界入力信号ＳＢＬを受け取る第２の入力部３３とを備えており、第１の境界レベルＳＢＨは第２の境界レベルＳＢＬよりも高い。以下において、これら２つの境界レベルは、高境界レベルＳＢＨ及び低境界レベルＳＢＬとしてそれぞれ示される。
【００３２】
上記ウィンドウ比較器３０は、測定された信号ＳＭを第１及び第２の入力部３２，３３においてそれぞれ受け取られる２つの境界レベルＳＢＨ，ＳＢＬと比較する。ウィンドウ比較器３０が測定された出力信号ＳＭを境界レベルＳＢＨ，ＳＢＬと比較することができるように、測定された出力信号ＳＭは境界レベルと同じ次元を有するべきである、すなわちそれらは全て電流信号又は電圧信号であるべきであることに注意されたい。従って、例えば境界レベルＳＢＨ，ＳＢＬが電圧ドメインにおける信号として定義されると、出力センサ６７は出力信号ＳＭを同じく電圧ドメインにおける信号として与えるべきである。
【００３３】
図５を参照すると、動作は以下のとおりである。測定された出力電流ＩＯＵＴが境界ＳＢＨ，ＳＢＬにより規定されたウィンドウの範囲内であり、ゲートドライバ５０は、出力電流ＩＯＵＴが図５においてライン６５ａにより示されているように上昇するような上記第１の動作状態にあると仮定する。この状態は、時間ｔ１において測定された出力電流ＩＯＵＴが高境界レベルＳＢＨと等しくなるまで続く。その時点において、ウィンドウ比較器３０は、ゲートドライバ５０が上記第２の動作状態に切り換わるようにゲートドライバ５０のための出力信号を生成する。その結果、図５においてライン６６ａにより示されているように出力電流ＩＯＵＴが減少する。
【００３４】
この状態は、時間ｔ２において低境界レベルＳＢＬに達するまで続く。そこで、ウィンドウ比較器３０は、ゲートドライバ５０が再度動作状態を切り換える、すなわち再度第１の動作状態に入るようにゲートドライバ５０のための出力信号を生成し、その結果、図５においてライン６５ｂにより示されているように出力電流ＩＯＵＴは再び上昇する。
【００３５】
出力電流ＩＯＵＴの期間よりも大きい時間尺度において、出力電流ＩＯＵＴは０．５・（ＳＢＨ＋ＳＢＬ）にほぼ対応する平均値ＩＯＵＴ，ＡＶを有するが、ＩＯＵＴ，ＡＶの正確な値は上記負荷の性質に依存する。
【００３６】
既知のコンバータユニットでは、ウィンドウ比較器３０は、コンバータユニット１０のターゲット入力部１６に結合された入力部２１を備えた境界発生器２０の出力部２２,２３にそれぞれ接続された入力部３２，３３を備えている。境界発生器２０は、入力部２１において受け取られるターゲット信号ＳＴＡＲＧＥＴに基づき、出力部２２，２３においてそれぞれ高境界レベル信号ＳＢＨ及び低境界レベル信号ＳＢＬを生成するように設計されている。これは幾つかのやり方で行われ得る。図６Ａに示されている第１の例示的な実施の形態では、境界発生器２０は、式
ＳＢＨ＝ＳＴＡＲＧＥＴ＋Ｓ１；ＳＢＬ＝ＳＴＡＲＧＥＴ−Ｓ２
に従って出力信号を生成する。ここで、Ｓ１及びＳ２は互いに等しい一定の値である。従って、この例では、ウィンドウの境界ＳＢＨ，ＳＢＬは、図６Ａに示されているようにターゲット信号ＳＴＡＲＧＥＴの形状を追従する。この図は、得られる出力電流ＩＯＵＴの波形も示している。平均値ＩＯＵＴ，ＡＶはターゲット信号ＳＴＡＲＧＥＴにほぼ等しいことが分かる。
【００３７】
図６Ｂに示されている他の例示的な実施の形態では、境界発生器２０は、高境界レベルＳＢＨが常に正であり、低境界レベルＳＢＬが常に負であることを確実にする。ターゲット信号ＳＴＡＲＧＥＴがゼロを上回っている限り、低境界レベルＳＢＬはゼロよりも小さい一定の値Ｓ２Ｃを有し、高境界レベルＳ１は、Ｓ１とＳ２Ｃとの平均がターゲット信号ＳＴＡＲＧＥＴに対応するように選択される。ターゲット信号ＳＴＡＲＧＥＴが負であると、その逆が当てはまる。すなわち、高境界レベルＳＢＨが一定の正の値Ｓ１Ｃを有し、低境界レベルＳＢＬは、Ｓ２とＳ１Ｃとの平均がターゲット信号ＳＴＡＲＧＥＴに対応するように選択された値Ｓ２を有する。この場合においても、出力電流ＩＯＵＴの平均値ＩＯＵＴ，ＡＶは、ターゲット信号ＳＴＡＲＧＥＴにほぼ対応する。
【００３８】
図７は、ウィンドウ比較器３０及びゲートドライバ５０の可能な実施の形態を模式的に示したブロック図である。この実施の形態では、ウィンドウ比較器３０は第１の電圧比較器３７と第２の電圧比較器３８とを有し、ゲートドライバ５０はＲＳフリップフロップ部５７を有している。上記第１の電圧比較器３７は、ウィンドウ比較器３０の第１の入力部３２に結合された変換入力部と、ウィンドウ比較器３０の測定信号入力部３６に結合された非変換入力部と、ＲＳフリップフロップ部５７のＲ入力部に結合された出力部とを備えている。第２の電圧比較器３８は、ウィンドウ比較器３０の第２の入力部３３に結合された非変換入力部と、ウィンドウ比較器３０の測定信号入力部３６に結合された変換入力部と、ＲＳフリップフロップ部５７のＳ入力部に結合された出力部とを備えている。ＲＳフリップフロップ部５７のＱ出力部は第１のスイッチ６１に駆動信号を与え、ＲＳフリップフロップ部５７の
【数２】
2007515917.tif 000004
出力部は第２のスイッチ６２に駆動信号を与える。
【００３９】
上述の説明は、独立したコンバータユニット１０の動作について述べている。それ自体、上記説明は従来技術とみなされ得る。図８を参照して、コンバータアセンブリにおける複数のコンバータユニットの協働について論じられる。図８は、例として２つのコンバータユニットの出力信号を時間の関数として示したタイミング図である。図５のように、水平方向のラインＳＢＨ，ＳＢＬは、ここでは両方のコンバータユニットに関する境界レベルを示している。曲線１１１は、第１のコンバータユニットの第１の出力信号を示している。この第１の出力信号は、時間ｔ０において大きくなり始め、時間ｔ１において高境界レベルＳＢＨと交わるように大きくなり、時間ｔ２において低境界レベルＳＢＬと交わるように小さくなる。再度、第１の出力信号は、時間ｔ３において高境界レベルＳＢＨと交わるように大きくなり、時間ｔ４において低境界レベルＳＢＬと交わるように小さくなる。この信号の基本期間ＰはＰ＝｜ｔ２−ｔ０｜である。
【００４０】
破線の曲線１１２は、理想的なケース、第１及び第２の出力信号が正確に逆の位相又は１８０°の位相差を有するケースにおける第２のコンバータユニットの第２の出力信号のタイミングを示している。その場合、これら２つの信号の和は可能な限り低いリップルを有する。この理想的なタイミングでは、上記第２のコンバータユニットの第２の出力信号は、ｔ０とｔ２との間の時間ｔ５において最低のピークを有し、ｔ１とｔ３との間の時間ｔ６において最高のピークを有する。
【００４１】
上記第２のコンバータユニットの第２の出力信号が上記理想的なケースに対して遅延していると仮定する。この遅延の状態は曲線１１３により示されている。上記第２の出力信号１１３は時間ｔ７＝ｔ５＋Δｔ５において低境界レベルＳＢＬと交わることが分かる。
【００４２】
発明者の上記先の提案では、この状態に対する対策は、上記境界レベルに傾斜した信号を加えることにより与えられている。本発明では、異なる手法が採用される。
【００４３】
図３に示されているように、コンバータユニット１０が本発明によるコンバータアセンブリ１に適用されることができるように、コンバータユニット１０は、図９の部分的な図に示されているようなウィンドウ比較器３０の制御入力部３１に結合された制御入力部１４を備えている。制御デバイス１００は、後に説明されるようなやり方で対応する制御出力部１３４において同期制御出力信号ＳＣ，ＯＵＴを生成するように設計されている。コンバータユニット１０のウィンドウ比較器３０は、同期制御出力信号ＳＣ，ＯＵＴがユニットの出力信号が上記境界レベルの１つに達したか否かということよりも優先されるように、同期制御出力信号ＳＣ，ＯＵＴに応じてゲートドライバ５０のための出力信号を生成するように設計されている。
【００４４】
本発明によれば、制御デバイス１００は、コンバータユニットの出力信号の相対的なタイミングを監視し、図８の例ではｔ７とｔ５との間にタイミング差Δｔ５が存在することを見つける。この発見に基づいて、制御デバイス１００は以下の２つの同期制御動作の１つに取りかかるが、両方の制御動作に取りかかることが好ましい。
【００４５】
第１の制御動作では、制御デバイス１００は、ｔ８−ｔ６＝Δｔ６＜Δｔ５が当てはまる時間ｔ８において、すなわち同期制御動作が行われない場合に時間ｔ９＝ｔ６＋Δｔ５において起こると予測される第２のコンバータユニットの出力信号が高境界レベルＳＢＨに達する前に、対応するゲートドライバ５０（２）が第１の動作状態から第２の動作状態に切り換わるように第２のコンバータユニットのための同期制御出力信号ＳＣ，ＯＵＴ（２）を生成する。これは、図８において下方向への傾斜する第２の出力信号（曲線部分１１３ａ）が、同期制御動作が行われない場合に予想される第２のコンバータユニットの出力信号を示した（破線の）曲線部分１１３ｂよりも早いということから分かるように、２つのコンバータユニットの出力信号の位相差又はタイミング差を小さくする。
【００４６】
第２の制御動作では、制御デバイス１００は、ｔ１０−ｔ２＝Δｔ１０＞０が当てはまる時間ｔ１０において、すなわち第１のコンバータユニットの出力信号が時間ｔ２において低境界レベルＳＢＬに達した後に、対応するゲートドライバ５０（１）が第２の動作状態から第１の動作状態に切り換わるように第１のコンバータユニットのための同期制御出力信号ＳＣ，ＯＵＴ（１）を生成する。これは、図８において上方向への傾斜する第１の出力信号（曲線部分１１１ａ）が、同期制御動作が行われない場合に予想される第１のコンバータユニットの出力信号を示した（破線の）曲線部分１１１ｂよりも遅いということから分かるように、２つのコンバータユニットの出力信号の位相差又はタイミング差を小さくする。
【００４７】
上記制御デバイス１００は、前進｜ｔ９−ｔ８｜及び遅延｜ｔ１０−ｔ２｜を設定する際に幾らかの自由を持っている。図９に示されている同期制御動作の後、第１の制御ユニットの出力信号と第２の制御ユニットの出力信号との間の位相の不整合は、同期制御動作を伴わない場合の位相の不整合よりも小さいことに注意されたい。原則的に、制御デバイス１００は全ての切り換えの瞬間に関する情報を得るので、予想される切り換えの瞬間及び理想的な切り換えの瞬間を正確に計算することが可能であり、１つのステップにおいて上記位相の不整合が完全に補償されるように制御デバイス１００が同期制御出力信号ＳＣ，ＯＵＴ（１）及び／又はＳＣ，ＯＵＴ（２）を生成することが可能である。しかしながら、これは必須ではなく、不安定性を引き起こす過度の補償の危険性を含んでさえいる。従って、制御デバイス１００は、上記位相の不整合が部分的に小さくされるように同期制御出力信号ＳＣ，ＯＵＴ（１）及び／又はＳＣ，ＯＵＴ（２）を生成するよう設計されることが好ましい。
【００４８】
例えば、上記位相の不整合が、ｔ２からｔ１０に切り換えを遅らせることにより第１のコンバータユニットの出力信号１１１のみの同期を適合させることによって補償されるべきであると仮定する。必要な遅延Δｔ１０は、
Δｔ１０＝Ｋ・（ｔ７−（ｔ６−１／２・Ｐ））
として計算され得る。ここで、Ｋは各第１及び第２のコンバータユニットの出力信号の波形に依存する一定の係数である。各第１及び第２のコンバータユニットの出力信号が互いに理想的な波形を有する正確な三角波の場合には、Ｋは上記信号のデューティサイクルに等しい。その場合、好ましい実施の形態では、上述したように、制御デバイス１００は、遅延Δｔ１０が式
Δｔ１０＝Ｋ１・（ｔ７−（ｔ６−１／２・Ｐ））（但し、Ｋ１＜Ｋ）
に従って得られるよう第２の同期制御出力信号ＳＣ，ＯＵＴ（２）を生成するよう設計されている。例えば、Ｋ１は予め定義されたＫの百分率（Ｋ１＝α・Ｋ（αは例えば１０％である。））として表され得る。
【００４９】
しかしながら、このやり方でΔｔ７を計算することは、かなり複雑な掛け算の手続きを要する。遅延Δｔ１０は、式
Δｔ１０＝Ｋ２・（ｔ７−（ｔ６−１／２・Ｐ））
に従って計算されることが好ましい。ここで、Ｋ２は、予め定義された一定の係数であり、予想されるデューティサイクルの最小値Ｋよりも小さいように定義され、コンバータユニットの最小及び最大の入力及び出力電圧のような動作条件に依存し得る。シフトレジスタ等により２，４，８，１６等で割ることが容易に実現され得るので、Ｋ２は１／２，１／４，１／８又は１／１６等に等しいことが有利である。
【００５０】
制御デバイス１００の対応する各制御出力部１３４ｉはどれも信号出力部であり、対応する制御出力信号ＳＣ，ＯＵＴはどれも異なるコマンドを示す異なる値を表す信号であり得る。
【００５１】
例えば、出力信号ＳＣ，ＯＵＴは、
・切り換えの瞬間が上記境界レベルの一方に達したコンバータの出力信号に基づいて決定されるべきである限り、全ての時間において一定の値、例えば値ゼロを有する。
・上記コンバータの出力信号が境界レベルの一方に達する前に切り換えをトリガするために、時間ｔ１０において第１の特徴を有する信号パルスを示す。
・上記コンバータの出力信号が境界レベルの一方に達した後に切り換えを遅らせるために、時間ｔ２から時間ｔ１０まで第２の特徴を有する信号パルスを示す。
【００５２】
例えば、上記第１の特徴は第１の符号であり、上記第２の特徴は反対の符号であり得る。代替として、上記パルスは、同じ符号であるが、異なる高さを持っていてもよい。代替として、上記パルスは、同じ符号であるが、異なる持続時間を持っていてもよい。
【００５３】
代替として、上記第１の特徴は上記第２の特徴と同一であってもよく、その場合、最初のパルスのエッジ（ゼロからＨＩＧＨへ又はゼロからＬＯＷへの遷移）の後、信号パルスがＨＩＧＨ又はＬＯＷである限り切り換えが常に阻止され、このパルスの第２のエッジ（ＨＩＧＨからゼロへ又はＬＯＷからゼロへの戻り）により切り換えが常にトリガされる。
【００５４】
制御デバイス１００の各制御出力部１３４ｉはどれも実際には２つのラインにより構成され、一方のラインは切り換えをトリガする信号を伝え、他方のラインは切り換えを阻止する（遅延させる）信号を伝えることも可能である。
【００５５】
同様に、コンバータユニット１０の制御入力部１４は、当業者には明らかであるように制御デバイス１００の構成に対応して単一の入力部又は２つの入力ラインを有する入力部であってもよい。
【００５６】
図１０は、図７と同等の例示的な２つのコンバータユニットのみを有するコンバータアセンブリのウィンドウ比較器及びゲートドライバのブロック図である。図１０では、図７と同じ参照符号が用いられており、異なるコンバータユニットを区別するためにインデックス１又は２により補足されている。第２の比較器３８１及び３８２からのセット信号はそれぞれＳ１及びＳ２として示され、第１の比較器３７１及び３７２からのリセット信号はそれぞれＲ１及びＲ２として示されている。制御デバイス１００は、上記セット信号及びリセット信号を受け取る入力部１２１，１２２，１２３，１２４を備えている。
【００５７】
図１１は、それぞれ、測定された出力信号ＳＭ１，ＳＭ２に関連する上記セット信号及びリセット信号を時間の関数として示したタイミング図である。第１の出力信号ＳＭ１は、時間ｔ１１，ｔ１３，ｔ１５において高境界レベルＳＢＨに達し、上方向の傾斜から下方向に傾斜する出力信号ＳＭ１にスイッチをトリガするリセットパルスＲ１をもたらす。第１の出力信号ＳＭ１は、時間ｔ１２，ｔ１４，ｔ１６において低境界レベルＳＢＬに達し、下方向の傾斜から上方向に傾斜する出力信号ＳＭ１にスイッチをトリガするセットパルスＳ１をもたらす。
【００５８】
同様に、第２の出力信号ＳＭ２は、時間ｔ２１，ｔ２３，ｔ２５において高境界レベルＳＢＨに達し、上方向の傾斜から下方向に傾斜する出力信号ＳＭ２にスイッチをトリガするリセットパルスＲ２をもたらす。第２の出力信号ＳＭ２は、時間ｔ２２，ｔ２４，ｔ２６において低境界レベルＳＢＬに達し、下方向の傾斜から上方向に傾斜する出力信号ＳＭ２にスイッチをトリガするセットパルスＳ２をもたらす。
【００５９】
上記第１の出力信号ＳＭ１が第２の出力信号ＳＭ２に対して最初遅れていると仮定する。以下に、第２の出力信号ＳＭ２を遅延させることにより第１の出力信号ＳＭ１の遅延を補償する制御デバイス１００の動作の説明が与えられる。
【００６０】
上記第２のコンバータユニットの同期をとるために、制御デバイス１００はアップ／ダウンカウンタ２３１２として実現される第１のタイマー機能を有し、これはリセット信号Ｒ１，Ｒ２によりトリガされる。上記カウンタの値がゼロであると仮定する。時間ｔ２１において、カウンタ２３１２は、第２のコンバータユニット１０２の第２のリセット信号Ｒ２によりトリガされ、あるアップスピードでカウントアップを開始する。時間ｔ１３において、カウンタ２３１２は、第１のコンバータユニット１０１の第１のリセット信号Ｒ１によりトリガされ、上記アップスピードとほぼ等しいあるダウンスピードでカウントダウンを開始する。すなわち、時間ｔ１３におけるカウンタの値は、時間間隔ｔ２１ないしｔ１３の期間に関する測定である。時間ｔ２３において、第２の出力信号ＳＭ２が高境界レベルＳＢＨに達するが、これは早く起こりすぎ、時間ｔ２３においてカウンタ２３１２がまだゼロよりも大きいカウンタ値ＣＲのままである。すなわち、このカウンタ値ＣＲは、時間間隔ｔ１３ないしｔ２３の期間と時間間隔ｔ２１ないしｔ１３の期間との差に関する測定である。
【００６１】
上記制御デバイス１００は、時間ｔ２３において高境界レベルＳＢＨを超えて上方向に傾斜し続ける第２の出力信号ＳＭ２により示されているように、第２のフリップフロップ部５７２の切り換えを阻止する。この目的のために、コンバータユニット１０ｉはそれぞれ、第１の電圧比較器３７ｉとフリップフロップ部５７ｉのリセット入力部との間に結合された第１のＡＮＤゲート１４１ｉを有している。第１のＡＮＤゲート１４１１[１４１２]は、第１の電圧比較器３７１[３７２]からリセット信号Ｒ１[Ｒ２]を受け取る１つの入力部と、フリップフロップ部５７１[５７２]のリセット入力部に結合された出力部とを備えている。第１のＡＮＤゲート１４１１[１４１２]は、制御デバイス１００の第１の同期制御出力部１３４ａ１[１３４ａ２]に接続された第２の入力部を備えている。
【００６２】
上記制御デバイス１００は、第１のカウンタ２３１ｉに結合された入力部を有する第１の遅延信号発生器２４１ｉを備えており、これは、対応する第１の同期制御出力部１３４ａｉにおいて与えられる第１の遅延同期制御信号ＳＣＤＨ１[ＳＣＤＨ２]を生成するように設計されている。第１の遅延信号発生器２４１ｉは、対応するカウンタ２３１ｉのカウンタ値がゼロとは異なる間はＬＯＷ信号として第１の遅延同期制御信号ＳＣＤＨ１[ＳＣＤＨ２]を生成し、対応するカウンタ２３１ｉのカウンタ値がゼロになるとすぐに第１の遅延同期制御信号ＳＣＤＨ１[ＳＣＤＨ２]をＨＩＧＨにするように設計されている。従って、時間ｔ３１においてカウンタ２３１２がゼロに達する時に、第２のコンバータユニット１０２のフリップフロップ部５７２はリセットのみである。
【００６３】
ここで、第２の出力信号ＳＭ２は下方に傾斜し始めるが、第２の出力信号ＳＭ２が高境界レベルＳＢＨよりも下方に低下するのに時間ｔ３２まで要し、時間ｔ３２において、第２のコンバータユニット１０２の第１の電圧比較器３７２からの出力信号Ｒ２は、ＨＩＧＨからＬＯＷへ切り換わる。このイベントは、再度カウントアップを始めるようにカウンタ２３１２をトリガする。
【００６４】
時間ｔ２３において、制御デバイス１００は、残っているカウンタ値ＣＲを上述したような予め定義された係数Ｋ２で割ることによりカウンタ値を小さくするように設計されている。遅延の長さ、すなわちｔ２３からｔ３２までの時間間隔の期間は、ｔ２３におけるカウンタ値ＣＲ／Ｋ２及びカウンタのカウントダウンの速度により決定される。
【００６５】
上記説明は、上記第１のコンバータユニットに対して第２のコンバータユニットを遅延させることについてである。上記第２のコンバータユニットに対して第１のコンバータユニットを遅延させるために、第１のコンバータユニット１０１に関する第１のカウンタ２３１１は、カウントアップするように第１のリセット信号Ｒ１によりトリガされ、カウントダウンするように第２のリセット信号Ｒ２によりトリガされる。
【００６６】
上記説明は、対応する出力信号が対応する高境界レベルＳＢＨに達する瞬間に上記第１のコンバータユニットに対して第２のコンバータユニットを（及び上記第２のコンバータユニットに対して第１のコンバータユニットを）遅延させることについてである。対応する出力信号が対応する低境界レベルＳＢＬに達する瞬間に第１の[第２の]コンバータユニット１０１[１０２]を遅延させることも可能である。その目的のために、制御デバイス１００は、セット信号Ｓ１，Ｓ２によりトリガされる第２のアップ／ダウンカウンタ２３２ｉを備えており、各コンバータユニット１０ｉは、第２の電圧比較器３８ｉと対応するフリップフロップ部５７ｉのセット入力部との間に第２のＡＮＤゲート１４２ｉを備えている。第２のＡＮＤゲート１４２１[１４２２]は、第２の電圧比較器３８１[３８２]からセット信号Ｓ１[Ｓ２]を受け取る１つの入力部と、フリップフロップ部５７１[５７２]のセット入力部に結合された出力部とを備えている。第２のＡＮＤゲート１４２１[１４２２]は、制御デバイス１００の第２の同期制御出力部１３４ｂ１[１３４ｂ２]に接続された第２の入力部を備えている。
【００６７】
上記制御デバイス１００は、第２のカウンタ２３２ｉに結合された入力部を有する第２の遅延信号発生器２４２ｉを備えており、これは、対応する第２の同期制御出力部１３４ｂｉにおいて与えられる第２の同期遅延制御信号ＳＣＤＬｉを生成するように設計されている。第２の遅延信号発生器２４２ｉは、対応するカウンタ２３２ｉのカウンタ値がゼロとは異なる間はＬＯＷ信号として第２の遅延同期制御信号ＳＣＤＬｉを生成し、対応するカウンタ２３２ｉのカウンタ値がゼロになるとすぐに第２の遅延同期制御信号ＳＣＤＬｉをＨＩＧＨにするように設計されている。従って、カウンタ２３２２がゼロに達する時に、第２のコンバータユニット１０２のフリップフロップ部５７２はセットのみである。
【００６８】
上記低境界レベルＳＢＬにおける動作は、高境界レベルＳＢＨにおける遅延の場合の動作と同様であり、ここでは繰り返し説明することは省略される。
【００６９】
図１１を参照して、一方のコンバータユニットを他方のコンバータユニットに対して遅延させることが非常に詳細に説明された。好ましい実施の形態では、一方のコンバータユニットを他方のコンバータユニットに対して前進させることも可能である。その目的のために、各コンバータユニット１０ｉは、（対応する出力信号が対応する高境界レベルＳＢＨにほぼ等しくなる瞬間に前進させる）第１のＡＮＤゲート１４１ｉと対応するフリップフロップ部５７ｉのリセット入力部との間に結合された第１のＯＲゲート１６１ｉ及び／又は（対応する出力信号が対応する低境界レベルＳＢＬにほぼ等しくなる瞬間に前進させる）第２のＡＮＤゲート１４２ｉと対応するフリップフロップ部５７ｉのセット入力部との間に結合された第２のＯＲゲート１６２ｉを備えている。第１のＯＲゲート１６１ｉは、第１のＡＮＤゲート１４１ｉから出力信号を受け取る１つの入力部と、フリップフロップ部５７ｉのリセット入力部に接続された出力部とを備えている。第１及び第２のＯＲゲート１６１ｉ，１６２ｉはそれぞれ、制御デバイス１００の対応する同期制御出力部１３４ｃｉ，１３４ｄｉに結合された第２の入力部を備えており、制御デバイス１００は、この第２の入力部に対応する第１及び第２の前進同期制御信号ＳＣＡＨｉ及びＳＣＡＬｉを与える。
【００７０】
上記制御デバイス１００は、ウィンドウ比較器からのセット及びリセット信号のタイミングを監視し、一方のコンバータユニットが他方のコンバータユニットに対して遅れていることが分かると、対応するコンバータユニットの対応するフリップフロップを直接的にセット又はリセットするＨＩＧＨパルスの形態の前進同期制御信号ＳＣＡＨｉ又はＳＣＡＬｉに関するタイミングを計算するように設計されている。
【００７１】
代替として、コンバータアセンブリ１は、他方のコンバータユニットに対して一方のコンバータをユニットを前進させる機能のみを有することも可能であり、その場合、上述したようなカウンタ及びＡＮＤゲートは省略され得る。
【００７２】
上記説明において、まさに２つのコンバータユニットを有するコンバータアセンブリの具体的な実施の形態に関して、本発明の趣旨が説明された。同じ趣旨が、３つ又はそれ以上のコンバータユニットを有するコンバータアセンブリの場合に当てはまる。その場合、コンバータユニットは１０ｉ（ｉは１，２，３，４等に及ぶ。）として示される。コンバータユニット１０１及び１０２に関して前述したことは、各連続するコンバータユニットのペア１０ｉ及び１０ｉ＋１に当てはまる。
【００７３】
２つのコンバータユニットのみの場合には、２つの出力電流が同一の形状を有すると仮定すると、それら２つのコンバータユニットの出力電流の１８０°の位相差が理想的であると考えられる。従って、図１０及び図１１に関連して述べられた具体的な実施の形態では、カウンタのカウントダウンの速度がカウンタのカウントアップの速度と等しく選択され、その結果、定常状態の場合、時間間隔ｔ２１ないしｔ１３の期間は時間間隔ｔ１３ないしｔ２３の期間とほぼ等しい。Ｎ個のコンバータユニットを伴う実施の形態では、定常状態の場合、コンバータアセンブリの全てのコンバータユニットがほぼ同一であると仮定すると、２つの隣接するコンバータユニットの間の理想的な位相差は３６０°／Ｎにほぼ等しい。これは、各カウンタのカウントダウンの速度がカウントアップの速度の（Ｎ−１）倍に等しい場合に実現される。
【００７４】
コンバータユニット１０ｉが正しい位相を有しているか否かを決定するために、その出力信号が他の出力信号のうちの予め定義された１つと比較され得る。その場合、Ｎ回の比較が行われ、全ての目標（target）位相差は３６０°／Ｎに等しい。しかしながら、１つのコンバータユニット１０１を基準ユニットとし、全ての他のコンバータユニット１０ｉ（ｉ≠１）の位相をこの１つのコンバータユニット１０１の位相と比較することも可能である。その場合、Ｎ−１回の比較が行われ、全ての目標位相差は異なる。
【００７５】
結果として得られるコンバータアセンブリの全出力電流は、個々のコンバータユニットの個々の出力電流の和であり、非常に小さいリップル振幅しか持っていないことが当業者には明らかであるべきである。
【００７６】
従って、本発明は、互いに並列に結合された少なくとも２つのスイッチモード電源ユニットであって、各電源ユニットは、出力信号が増大している第１のモードと出力信号が減少している第２のモードとにおいて選択的に動作することが可能である出力段を有する当該電源ユニットと、全ての電源ユニットからモードスイッチ制御信号を受け取る制御デバイスとを有するスイッチモード電源アセンブリであって、上記制御デバイスは、２つの電源ユニットの実際の位相関係が最適な位相関係からずれていることが分かった場合に、少なくとも１つの電源ユニットに関する同期制御信号を生成するように設計されており、上記実際の位相関係と上記最適な位相関係とのずれが小さくなるように少なくとも１つのモードスイッチの瞬間のタイミングを効果的に変化させる当該スイッチモード電源アセンブリをうまく提供する。
【００７７】
本発明は、上述の具体的な実施の形態に制限されるものではなく、後に付されている特許請求の範囲に規定されているような本発明の保護範囲内において幾つかの変形及び改良が可能であることが当業者に明らかであるべきである。
【００７８】
例えば、上記説明では、直列に接続された２つの制御可能なスイッチ６１，６２を備えたコンバータに関して本発明が説明された。しかしながら、本発明は、直列に接続された２つの制御可能なスイッチを備えたデバイスに限定されるものではなく、上記スイッチの一方のみが制御可能であっても十分である。例えば、図４を参照すると、第２のスイッチ６２はノードＡに向けられたカソードを有する（制御可能ではない）ダイオードに置き換えられてもよく、また、第１のスイッチ６１はノードＡに向けられたアノードを有する（制御可能ではない）ダイオード（バックタイプのコンバータ）に置き換えられてもよい。このタイプのコンバータはそれ自体は知られており、本発明の趣旨はこのタイプのコンバータにも当てはまることは当業者には明らかであるので、ここでは詳細にそのようなコンバータの動作を論じる必要はない。しかしながら、そのようなケースでは、対応する電流はヒステリシス制御されないことに注意されたい。例えば、第２のスイッチ６２がノードＡに向けられたカソードを有する（制御可能ではない）ダイオードに置き換えられる場合、ヒステリシス制御は上記高境界レベルに等しくなる上昇電流に関してのみ行われる。小さくなる電流に関する低境界レベルは常にゼロである。小さくなる電流がゼロに等しくなる時を検出することは、上述したやり方で行われ得るが、この特別な場合では他のやり方でも行われ得る。
【００７９】
上記説明では、本発明は、ハーフブリッジ構成における実現に関して説明された。しかしながら、本発明はフルブリッジ構成においても実現され得ることが当業者には明らかであるべきである。
【００８０】
上記説明では、本発明は、本発明によるデバイスの機能ブロックを示したブロック図を参照して説明された。これらの機能ブロックの１つ又はそれ以上はハードウェアにおいて実現され、そのような機能ブロックの機能は個々のハードウェアの構成要素により実行されるが、これらの機能ブロックの１つ又はそれ以上はソフトウェアにおいて実現され、そのような機能ブロックの機能は、コンピュータプログラムの１つ若しくはそれ以上のプログラムライン又はマイクロプロセッサ、マイクロコントローラ等のようなプログラマブルデバイスにより実行される。
【図面の簡単な説明】
【００８１】
【図１】小さい時間尺度におけるＡＣ信号がより大きい時間尺度において一定の信号をもたらし得ることを模式的に示した時間グラフである。
【図２】共に加えられた２つの信号のリップル成分が互いに補償し得ることを模式的に示した時間グラフである。
【図３】電源アセンブリを模式的に示したブロック図である。
【図４】電源ユニットを模式的に示したブロック図である。
【図５】ウィンドウ比較器の動作を模式的に示した時間グラフである。
【図６Ａ】境界発生器の動作を模式的に示した時間グラフである。
【図６Ｂ】境界発生器の動作を模式的に示した時間グラフである。
【図７】ウィンドウ比較器及びゲートドライバの可能な実施の形態を模式的に示したブロック図である。
【図８】位相の不整合及び同期の補償を説明するためにコンバータユニットの出力信号の相互関係を模式的に示した時間グラフである。
【図９】本発明による電源ユニットの詳細を模式的に示したブロック図である。
【図１０】本発明による電源アセンブリを模式的に示したブロック図である。
【図１１】図１０の電源アセンブリの動作を模式的に示した時間グラフである。
【図１】
2007515917.tif 000005
【図２】
2007515917.tif 000006
【図３】
2007515917.tif 000007
【図４】
2007515917.tif 000008
【図５】
2007515917.tif 000009
【図６Ａ】
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【図６Ｂ】
2007515917.tif 000011
【図７】
2007515917.tif 000012
【図８】
2007515917.tif 000013
【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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