【手続補正書】
【提出日】平成28年7月6日(2016.7.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
サブモジュールであって、
誘電体層と、
少なくとも１つの半導体デバイスの各々が半導体材料からなる基板を含む状態で、前記誘電体層に取り付けられた少なくとも１つの半導体デバイスと、
前記少なくとも１つの半導体デバイスに電気的に結合された第１のレベルの金属インターコネクト構造であり、前記金属インターコネクト構造が前記少なくとも１つの半導体デバイスに接続されるように前記誘電体層を貫通して形成されたビアを通って延伸する、第１のレベルの金属インターコネクト構造と、
前記第１のレベルの金属インターコネクト構造に電気的に結合され、かつ前記少なくとも１つの半導体デバイスとは反対側の前記誘電体層上に形成された第２のレベルの入力／出力（Ｉ／Ｏ）接続部であり、前記第２のレベルのＩ／Ｏ接続部が外部回路に前記サブモジュールを接続するように構成される、第２のレベルのＩ／Ｏ接続部と
を備えた、サブモジュールと、
第１の表面および第２の表面を有する多層基板構造であって、前記サブモジュールの前記少なくとも１つの半導体デバイスが前記多層基板の前記第１の表面に取り付けられる、多層基板構造と、
前記誘電体層と前記多層基板構造の前記第１の表面との間でかつ前記サブモジュールの前記少なくとも１つの半導体デバイスのまわりに少なくとも一部が配置された１つまたは複数の誘電体材料であって、前記１つまたは複数の誘電体材料が前記表面実装型構造内のギャップ内を埋め、かつ前記表面実装型構造にさらなる構造的完全性を与えるように構成される、１つまたは複数の誘電体材料と
を備えた、表面実装型構造。
【請求項２】
前記多層基板構造が、
セラミック絶縁性層と、
前記多層基板構造の前記第１の表面を形成するように前記絶縁性層の一方の側の上に配置された第１の金属層と、
前記多層基板構造の前記第２の表面を形成するように前記絶縁性層のもう一方の側の上に配置された第２の金属層と
を備えた、請求項１記載の表面実装型構造。
【請求項３】
前記第１の金属層および前記第２の金属層が、第１のダイレクトボンド銅（ＤＢＣ）層および第２のＤＢＣ層を備える、請求項２記載の表面実装型構造。
【請求項４】
前記第１のＤＢＣ層がパターニングされたＤＢＣ層を含み、前記第２のＤＢＣ層がパターニングされたまたはパターニングされていないＤＢＣ層を含む、請求項３記載の表面実装型構造。
【請求項５】
前記第２のＤＢＣ層の前記体積が、前記第１のＤＢＣ層の前記体積の等倍から２．５倍までの間である、請求項３記載の表面実装型構造。
【請求項６】
前記第２のＤＢＣ層の厚さまたは面積、および対応する体積が、前記１つまたは複数の誘電体材料の厚さおよび材料特性、前記少なくとも１つの半導体デバイスの密度、厚さ、および間隔、ならびに前記セラミック絶縁性層の厚さおよび材料特性のうちの少なくとも１つに基づいて制御される、請求項５記載の表面実装型構造。
【請求項７】
前記１つまたは複数の誘電体材料および前記セラミック絶縁性層の前記材料特性が、弾性係数、熱膨張係数（ＣＴＥ）、ならびに破壊応力および靱性のうちの少なくとも１つを含む、請求項６記載の表面実装型構造。
【請求項８】
前記１つまたは複数の誘電体材料が、前記誘電体層と前記多層基板構造の前記第１の表面との間に配置されたアンダーフィル材料、封入剤、シリコーンまたは成形コンパウンドを含む、請求項１乃至７のいずれかに記載の表面実装型構造。
【請求項９】
１つまたは複数の誘電体材料が、
前記誘電体層と前記多層基板構造の前記第１の表面との間に配置されたセラミックまたは誘電体シートであって、前記セラミックまたは誘電体シートが前記少なくとも１つの半導体デバイスを受けるために前記シート内に形成された切欠きを有する、セラミックまたは誘電体シートと、
前記セラミックまたは誘電体シートと前記多層基板構造との間のギャップを埋めるために、前記セラミックまたは誘電体シートと前記多層基板構造の前記第１の表面との間に配置された誘電体フィラー材料と
を備えた、請求項１乃至８のいずれかに記載の表面実装型構造。
【請求項１０】
前記第２のレベルのＩ／Ｏ接続部が、ランドグリッドアレイ（ＬＧＡ）はんだバンプおよびボールグリッドアレイ（ＢＧＡ）はんだバンプのうちの一方を備える、請求項１乃至９のいずれかに記載の表面実装型構造。
【請求項１１】
前記多層基板構造に前記サブモジュールをしっかりと固定するために前記多層基板構造と前記サブモジュールとの間に配置されたはんだ材料、導電性接着剤、または焼結した金属接合部のうちの１つをさらに備えた、請求項１０記載の表面実装型構造。
【請求項１２】
前記サブモジュールが、パワーオーバーレイ（ＰＯＬ）サブモジュールを含む、請求項１乃至１１のいずれかに記載の表面実装型構造。
【請求項１３】
表面実装型パッケージングおよびインターコネクト構造を製造する方法であって、
少なくとも１つの半導体デバイスおよびその周りに形成されたパッケージング構造を含むサブモジュールを構築するステップであり、
誘電体層に前記少なくとも１つの半導体デバイスを取り付けるサブステップと、
前記誘電体層の上方に第１のレベルの金属インターコネクト構造を形成するサブステップであり、前記第１のレベルの金属インターコネクト構造が前記少なくとも１つの半導体デバイスに電気的に接続するために前記誘電体層内のビアを通って延伸する、第１のレベルの金属インターコネクト構造を形成するサブステップと、
前記少なくとも１つの半導体デバイスとは反対側の前記誘電体層上に第２のレベルの入力／出力（Ｉ／Ｏ）接続部を形成するサブステップであり、前記第２のレベルのＩ／Ｏ接続部が外部回路に前記サブモジュールを接続するように構成される、第２のレベルのＩ／Ｏ接続部を形成するサブステップと
を含む、サブモジュールを構築するステップと、
第１の金属層および第２の金属層が基板構造のそれぞれ第１の表面および第２の表面を形成するように、中央基板層ならびに前記中央基板層の反対側に前記第１の金属層および前記第２の金属層を含む基板構造を形成するステップと、
前記基板構造の前記第１の表面に前記サブモジュールを取り付けるステップと、
前記誘電体層と前記基板構造の前記第１の表面との間に誘電体フィラー材料を設けるステップであり、前記誘電体フィラー材料が前記サブモジュールの前記少なくとも１つの半導体デバイスを少なくとも部分的に封入する、誘電体フィラー材料を設けるステップとを含む方法。
【請求項１４】
前記基板構造を形成するステップが、
前記第１の金属層に対する前記第２の金属層の所望の体積比率を決定するサブステップと、
前記第１の金属層に対する前記第２の金属層の前記所望の体積比率を与える厚さおよび面積を有するように前記第２の金属層を形成するサブステップと
をさらに含み、
前記第１の金属層に対する前記第２の金属層の前記所望の体積比率を決定するサブステップが、前記誘電体フィラー材料の厚さおよび材料特性、前記少なくとも１つの半導体デバイスの密度、厚さ、および間隔、ならびに前記中央基板層の厚さおよび材料特性のうちの少なくとも１つに基づき、
前記誘電体フィラー材料および前記中央基板層の前記材料特性が、弾性係数、熱膨張係数（ＣＴＥ）、ならびに破壊応力および靱性のうちの少なくとも１つを含む、請求項１３記載の方法。
【請求項１５】
前記第１の金属層に対する前記第２の金属層の前記所望の体積比率が、１から２．５までの間である、請求項１４記載の方法。
【請求項１６】
前記第１の金属層に対する前記第２の金属層の前記所望の体積比率が、反りおよび内部の熱応力を最小にする応力バランスの取れた表面実装型パッケージおよびインターコネクト構造を与える、請求項１４記載の方法。
【請求項１７】
前記誘電体フィラー材料を設けるステップが、
前記誘電体層と前記基板構造の前記第１の表面との間に配置されたセラミックまたは誘電体シートを設けるサブステップであって、前記セラミックまたは誘電体シートが前記少なくとも１つの半導体デバイスを受けるために前記シート内に形成された切欠きを有する、セラミックまたは誘電体シートを設けるサブステップと、
前記セラミックまたは誘電体シートと前記基板構造との間のギャップを埋めるために、前記セラミックまたは誘電体シートと前記基板構造の前記第１の表面との間に配置されたアンダーフィル材料または成形コンパウンドを設けるサブステップと
を含む、請求項１３乃至１６のいずれかに記載の方法。
【請求項１８】
パワーオーバーレイ（ＰＯＬ）サブモジュールであって、
誘電体層と、
前記誘電体層に取り付けられた複数の半導体デバイスと、
前記複数の半導体デバイスに電気的に結合された第１のレベルのインターコネクト構造であり、前記第１のレベルのインターコネクト構造が前記複数の半導体デバイスに接続されるように前記誘電体層を貫通して形成されたビアを通って延伸する、第１のレベルのインターコネクト構造と、
外部回路構造に前記ＰＯＬサブモジュールを電気的に結合するための第２のレベルのインターコネト構造であり、前記第２のレベルのインターコネクト構造が、前記誘電体層および前記第１のレベルのインターコネクト構造の上方に形成された複数のはんだバンプを備え、かつ前記外部回路構造へのインターコネクションを作るように構成される、第２のレベルのインターコネクト構造と
を備えた、ＰＯＬサブモジュールと、
第１の表面および第２の表面を有する多層基板構造であって、前記ＰＯＬサブモジュールの前記複数の半導体デバイスが前記多層基板構造の前記第１の表面に取り付けられ、前記多層基板構造が、
前記多層基板構造の前記第１の表面を形成する第１のダイレクトボンド銅（ＤＢＣ）層と、
前記多層基板構造の前記第２の表面を形成する第２のＤＢＣ層と、
前記第１のＤＢＣ層と前記第２のＤＢＣ層との間に挟まれたセラミック層と
を含む、多層基板構造と、
前記誘電体層と前記多層基板構造の前記第１の表面との間でかつ前記サブモジュールの前記複数の半導体デバイスのまわりに少なくとも一部が配置された誘電体フィラー材料と
を備えた、パワーオーバーレイ（ＰＯＬ）パッケージング構造。
【請求項１９】
前記第２のＤＢＣ層が前記第１のＤＢＣ層よりも大きな体積を有する状態で、前記第１のＤＢＣ層と前記第２のＤＢＣ層との間に体積不均衡があり、
前記第２のＤＢＣ層の前記体積が、前記誘電体フィラー材料の厚さおよび材料特性、前記複数の半導体デバイスの密度、厚さ、および間隔、ならびに前記セラミック層の厚さおよび材料特性のうちの少なくとも１つに基づいて決定され、前記誘電体フィラー材料および前記セラミック層の前記材料特性が、弾性係数、熱膨張係数（ＣＴＥ）、ならびに破壊応力および靱性のうちの少なくとも１つを含むことをともなう、請求項１８記載のＰＯＬパッケージング構造。
【請求項２０】
前記第１のＤＢＣ層と前記第２のＤＢＣ層との間の前記体積不均衡が、１から２．５までの間である、請求項１８又は１９記載のＰＯＬパッケージング構造。
【請求項２１】
前記誘電体フィラー材料が、アンダーフィル材料、封入剤、シリコーンもしくは成形コンパウンド、またはセラミックもしくは誘電体シートと誘電体フィラー材料との組み合わせを含む、請求項１８乃至２０のいずれかに記載のＰＯＬパッケージング構造。