【手続補正書】
【提出日】平成28年1月22日(2016.1.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されている半導体装置。
【請求項２】
第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されており、
前記第１のスイッチの導通状態と、前記第２のスイッチの導通状態とは、同一の信号により制御されている半導体装置。
【請求項３】
第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されており、
前記第１のスイッチの導通状態と、前記第２のスイッチの導通状態とは、同一の信号により制御されており、
前記第１の配線に入力される信号と前記第２の配線に入力される信号とは、互いに論理レベルが反転している半導体装置。
【請求項４】
メモリセルを複数有し、
複数の前記メモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、をそれぞれ有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されている半導体装置。
【請求項５】
メモリセルを複数有し、
複数の前記メモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、をそれぞれ有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されており、
前記第１のスイッチの導通状態と、前記第２のスイッチの導通状態とは、同一の信号により制御されている半導体装置。
【請求項６】
メモリセルを複数有し、
複数の前記メモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、をそれぞれ有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されており、
前記第１のスイッチの導通状態と、前記第２のスイッチの導通状態とは、同一の信号により制御されており、
前記第１の配線に入力される信号と前記第２の配線に入力される信号とは、互いに論理レベルが反転している半導体装置。
【請求項７】
第１のメモリセルと、
第２のメモリセルと、を有し、
前記第１のメモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、を有し、
前記第２のメモリセルは、第４のスイッチと、第５のスイッチと、第６のスイッチと、第３のトランジスタと、第４のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されており、
前記第３のトランジスタのゲートは、前記第４のスイッチを介して前記第１の配線に電気的に接続されており、
前記第４のトランジスタのゲートは、前記第５のスイッチを介して前記第２の配線に電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線に接続されており、
前記第３のトランジスタのソース又はドレインの他方は、前記第６のスイッチを介して前記ノードに電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は、前記第４の配線に接続されており、
前記第４のトランジスタのソース又はドレインの他方は、前記第６のスイッチを介して前記ノードに電気的に接続されている半導体装置。
【請求項８】
第１のメモリセルと、
第２のメモリセルと、を有し、
前記第１のメモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、を有し、
前記第２のメモリセルは、第４のスイッチと、第５のスイッチと、第６のスイッチと、第３のトランジスタと、第４のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されており、
前記第３のトランジスタのゲートは、前記第４のスイッチを介して前記第１の配線に電気的に接続されており、
前記第４のトランジスタのゲートは、前記第５のスイッチを介して前記第２の配線に電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線に接続されており、
前記第３のトランジスタのソース又はドレインの他方は、前記第６のスイッチを介して前記ノードに電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は、前記第４の配線に接続されており、
前記第４のトランジスタのソース又はドレインの他方は、前記第６のスイッチを介して前記ノードに電気的に接続されており、
前記第１のスイッチの導通状態と、前記第２のスイッチの導通状態とは、同一の信号により制御されており、
前記第４のスイッチの導通状態と、前記第５のスイッチの導通状態とは、同一の信号により制御されている半導体装置。
【請求項９】
第１のメモリセルと、
第２のメモリセルと、を有し、
前記第１のメモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、を有し、
前記第２のメモリセルは、第４のスイッチと、第５のスイッチと、第６のスイッチと、第３のトランジスタと、第４のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されており、
前記第３のトランジスタのゲートは、前記第４のスイッチを介して前記第１の配線に電気的に接続されており、
前記第４のトランジスタのゲートは、前記第５のスイッチを介して前記第２の配線に電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線に接続されており、
前記第３のトランジスタのソース又はドレインの他方は、前記第６のスイッチを介して前記ノードに電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は、前記第４の配線に接続されており、
前記第４のトランジスタのソース又はドレインの他方は、前記第６のスイッチを介して前記ノードに電気的に接続されており、
前記第１のスイッチの導通状態と、前記第２のスイッチの導通状態とは、同一の信号により制御されており、
前記第４のスイッチの導通状態と、前記第５のスイッチの導通状態とは、同一の信号により制御されており、
前記第１の配線に入力される信号と前記第２の配線に入力される信号とは、互いに論理レベルが反転している半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一において、
前記第３の配線に与えられる電位は、前記第４の配線に与えられる電位よりも高い半導体装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一において、
前記第１のスイッチが有するトランジスタは、酸化物半導体をチャネル形成領域に有し、
前記第２のスイッチが有するトランジスタは、酸化物半導体をチャネル形成領域に有する半導体装置。
【請求項１２】
第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されているプログラマブルロジックデバイス。
【請求項１３】
第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されており、
前記第１のスイッチの導通状態と、前記第２のスイッチの導通状態とは、同一の信号により制御されているプログラマブルロジックデバイス。
【請求項１４】
第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されており、
前記第１のスイッチの導通状態と、前記第２のスイッチの導通状態とは、同一の信号により制御されており、
前記第１の配線に入力される信号と前記第２の配線に入力される信号とは、互いに論理レベルが反転しているプログラマブルロジックデバイス。
【請求項１５】
メモリセルを複数有し、
複数の前記メモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、をそれぞれ有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されているプログラマブルロジックデバイス。
【請求項１６】
メモリセルを複数有し、
複数の前記メモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、をそれぞれ有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されており、
前記第１のスイッチの導通状態と、前記第２のスイッチの導通状態とは、同一の信号により制御されているプログラマブルロジックデバイス。
【請求項１７】
メモリセルを複数有し、
複数の前記メモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、をそれぞれ有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されており、
前記第１のスイッチの導通状態と、前記第２のスイッチの導通状態とは、同一の信号により制御されており、
前記第１の配線に入力される信号と前記第２の配線に入力される信号とは、互いに論理レベルが反転しているプログラマブルロジックデバイス。
【請求項１８】
第１のメモリセルと、
第２のメモリセルと、を有し、
前記第１のメモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、を有し、
前記第２のメモリセルは、第４のスイッチと、第５のスイッチと、第６のスイッチと、第３のトランジスタと、第４のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されており、
前記第３のトランジスタのゲートは、前記第４のスイッチを介して前記第１の配線に電気的に接続されており、
前記第４のトランジスタのゲートは、前記第５のスイッチを介して前記第２の配線に電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線に接続されており、
前記第３のトランジスタのソース又はドレインの他方は、前記第６のスイッチを介して前記ノードに電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は、前記第４の配線に接続されており、
前記第４のトランジスタのソース又はドレインの他方は、前記第６のスイッチを介して前記ノードに電気的に接続されているプログラマブルロジックデバイス。
【請求項１９】
第１のメモリセルと、
第２のメモリセルと、を有し、
前記第１のメモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、を有し、
前記第２のメモリセルは、第４のスイッチと、第５のスイッチと、第６のスイッチと、第３のトランジスタと、第４のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されており、
前記第３のトランジスタのゲートは、前記第４のスイッチを介して前記第１の配線に電気的に接続されており、
前記第４のトランジスタのゲートは、前記第５のスイッチを介して前記第２の配線に電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線に接続されており、
前記第３のトランジスタのソース又はドレインの他方は、前記第６のスイッチを介して前記ノードに電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は、前記第４の配線に接続されており、
前記第４のトランジスタのソース又はドレインの他方は、前記第６のスイッチを介して前記ノードに電気的に接続されており、
前記第１のスイッチの導通状態と、前記第２のスイッチの導通状態とは、同一の信号により制御されており、
前記第４のスイッチの導通状態と、前記第５のスイッチの導通状態とは、同一の信号により制御されているプログラマブルロジックデバイス。
【請求項２０】
第１のメモリセルと、
第２のメモリセルと、を有し、
前記第１のメモリセルは、第１のスイッチと、第２のスイッチと、第３のスイッチと、第１のトランジスタと、第２のトランジスタと、を有し、
前記第２のメモリセルは、第４のスイッチと、第５のスイッチと、第６のスイッチと、第３のトランジスタと、第４のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第１のスイッチを介して第１の配線に電気的に接続されており、
前記第２のトランジスタのゲートは、前記第２のスイッチを介して第２の配線に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介してノードに電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、第４の配線に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のスイッチを介して前記ノードに電気的に接続されており、
前記第３のトランジスタのゲートは、前記第４のスイッチを介して前記第１の配線に電気的に接続されており、
前記第４のトランジスタのゲートは、前記第５のスイッチを介して前記第２の配線に電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線に接続されており、
前記第３のトランジスタのソース又はドレインの他方は、前記第６のスイッチを介して前記ノードに電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は、前記第４の配線に接続されており、
前記第４のトランジスタのソース又はドレインの他方は、前記第６のスイッチを介して前記ノードに電気的に接続されており、
前記第１のスイッチの導通状態と、前記第２のスイッチの導通状態とは、同一の信号により制御されており、
前記第４のスイッチの導通状態と、前記第５のスイッチの導通状態とは、同一の信号により制御されており、
前記第１の配線に入力される信号と前記第２の配線に入力される信号とは、互いに論理レベルが反転しているプログラマブルロジックデバイス。
【請求項２１】
請求項１２乃至請求項２０のいずれか一において、
前記第３の配線に与えられる電位は、前記第４の配線に与えられる電位よりも高いプログラマブルロジックデバイス。
【請求項２２】
請求項１２乃至請求項２１のいずれか一において、
前記第１のスイッチが有するトランジスタは、酸化物半導体をチャネル形成領域に有し、
前記第２のスイッチが有するトランジスタは、酸化物半導体をチャネル形成領域に有するプログラマブルロジックデバイス。