【手続補正書】
【提出日】平成28年3月3日(2016.3.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一導電型の基板と、
前記基板上に形成される第二導電型のエピタキシャル層と、
前記エピタキシャル層の表面の一部に形成される第一導電型の第１の第一導電型層と、
前記エピタキシャル層の表面に前記第１の第一導電型層と離間して形成される第二導電型の第１の第二導電型層と、
前記エピタキシャル層の表面の前記第１の第一導電型層および前記第１の第二導電型層の何れもが形成されていない領域に形成される第２の第一導電型層と、
前記基板の表面に前記第１の第一導電型層と向かい合う領域を含んで形成される第二導電型の埋め込み層と、
平面視で前記第１の第一導電型層を囲んで形成される第１の分離トレンチと、
平面視で前記第１の第二導電型層を囲んで前記エピタキシャル層から前記基板にわたって形成される第２の分離トレンチと、
平面視で前記第１の分離トレンチに囲まれる領域に前記基板と前記埋め込み層との境界をＰＮ接合面として形成されるツェナーダイオードと、
前記第１の第一導電型層と前記エピタキシャル層との境界をＰＮ接合面として形成される第１のＰＮダイオードと、
平面視で前記第２の分離トレンチに囲まれる領域に前記基板と前記エピタキシャル層との境界をＰＮ接合面として形成される第２のＰＮダイオードとを有し、
前記基板と前記埋め込み層との境界部分を含んで第１の空乏層が形成され、
前記第２の第一導電型層と前記エピタキシャル層との境界に第２の空乏層が形成されることを特徴とする半導体装置。
【請求項２】
前記第２の第一導電型層が前記エピタキシャル層の表面の前記第１の第一導電型層および前記第１の第二導電型層の何れもが形成されていない領域の全部に形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の第一導電型層が前記第１の分離トレンチと前記第２の分離トレンチとの間に形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１の第一導電型層が前記第１の分離トレンチと接して形成されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１の分離トレンチが、前記エピタキシャル層から前記基板にわたって形成されることを特徴とする請求項１〜請求項４のいずれか１項に記載の半導体装置。
【請求項６】
平面視で前記埋め込み層および前記第１の空乏層を囲み、前記エピタキシャル層から前記基板にわたって形成される第３の分離トレンチをさらに有し、
前記第１の分離トレンチが、前記エピタキシャル層から前記埋め込み層内の前記第１の空乏層の非形成領域まで形成されることを特徴とする請求項１〜請求項４のいずれか１項に記載の半導体装置。
【請求項７】
第一導電型の基板と、
前記基板上に形成される第一導電型のエピタキシャル層と、
前記エピタキシャル層の表面の一部に形成される第一導電型の第１の第一導電型層と、
前記エピタキシャル層の表面に前記第１の第一導電型層と離間して形成される第二導電型の第１の第二導電型層と、
前記エピタキシャル層の表面の前記第１の第一導電型層および前記第１の第二導電型層の何れもが形成されていない領域に形成される第２の第二導電型層と、
前記基板の表面に前記第１の第一導電型層と向かい合う領域を含んで形成される第二導電型埋め込み層と、
平面視で前記第１の第一導電型層を囲んで形成される第１の分離トレンチと、
平面視で前記第１の第二導電型層を囲んで前記エピタキシャル層から前記基板にわたって形成される第２の分離トレンチと、
平面視で前記第１の分離トレンチに囲まれる領域に前記基板と前記埋め込み層との境界をＰＮ接合面として形成されるツェナーダイオードと、
平面視で前記第１の分離トレンチに囲まれる領域に前記埋め込み層と前記エピタキシャル層との境界をＰＮ接合面として形成される第１のＰＮダイオードと、
前記第１の第二導電型層と前記エピタキシャル層との境界をＰＮ接合面として形成される第２のＰＮダイオードとを有し、
前記基板と前記埋め込み層との境界部分を含んで第１の空乏層が形成され、
前記第２の第二導電型層と前記エピタキシャル層との境界に第２の空乏層が形成され、
前記第１の分離トレンチと前記第２の分離トレンチとの間の前記埋め込み層と前記エピタキシャル層の境界に第３の空乏層が形成されることを特徴とする半導体装置。
【請求項８】
前記第２の第二導電型層が前記エピタキシャル層の表面の前記第１の第一導電型層および前記第１の第二導電型層の何れもが形成されていない領域の全部に形成されることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第２の第二導電型層が前記第１の分離トレンチと前記第２の分離トレンチとの間に形成されることを特徴とする請求項７記載の半導体装置。
【請求項１０】
前記第１の第二導電型層が前記第２の分離トレンチと接して形成されることを特徴とする請求項７記載の半導体装置。
【請求項１１】
前記第１の分離トレンチが、前記エピタキシャル層から前記基板にわたって形成されることを特徴とする請求項７〜請求項１０のいずれか１項に記載の半導体装置。
【請求項１２】
平面視で前記埋め込み層および前記第１の空乏層を囲み、前記エピタキシャル層から前記基板にわたって形成される第３の分離トレンチをさらに有し、
前記第１の分離トレンチが、前記エピタキシャル層から前記埋め込み層内の前記第１の空乏層の非形成領域まで形成されることを特徴とする請求項７〜請求項１０のいずれか１項に記載の半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
前記目的を達成するために、本発明の半導体装置は、第一導電型の基板と、前記基板上に形成される第二導電型のエピタキシャル層と、前記エピタキシャル層の表面の一部に形成される第一導電型の第１の第一導電型層と、前記エピタキシャル層の表面に前記第１の第一導電型層と離間して形成される第二導電型の第１の第二導電型層と、前記エピタキシャル層の表面の前記第１の第一導電型層および前記第１の第二導電型層の何れもが形成されていない領域に形成される第２の第一導電型層と、前記基板の表面に前記第１の第一導電型層と向かい合う領域を含んで形成される第二導電型の埋め込み層と、平面視で前記第１の第一導電型層を囲んで形成される第１の分離トレンチと、平面視で前記第１の第二導電型層を囲んで前記エピタキシャル層から前記基板にわたって形成される第２の分離トレンチと、平面視で前記第１の分離トレンチに囲まれる領域に前記基板と前記埋め込み層との境界をＰＮ接合面として形成されるツェナーダイオードと、前記第１の第一導電型層と前記エピタキシャル層との境界をＰＮ接合面として形成される第１のＰＮダイオードと、平面視で前記第２の分離トレンチに囲まれる領域に前記基板と前記エピタキシャル層との境界をＰＮ接合面として形成される第２のＰＮダイオードとを有し、前記基板と前記埋め込み層との境界部分を含んで第１の空乏層が形成され、前記第２の第一導電型層と前記エピタキシャル層との境界に第２の空乏層が形成されることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
また、前記第２の第一導電型層が前記エピタキシャル層の表面の前記第１の第一導電型層および前記第１の第二導電型層の何れもが形成されていない領域の全部に形成されても良い。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
また、前記第２の第一導電型層が前記第１の分離トレンチと前記第２の分離トレンチとの間に形成されても良い。
また、前記第１の第一導電型層が前記第１の分離トレンチと接して形成されても良い。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、前記第１の分離トレンチが、前記エピタキシャル層から前記基板にわたって形成されても良い。
また、平面視で前記埋め込み層および前記第１の空乏層を囲み、前記エピタキシャル層から前記基板にわたって形成される第３の分離トレンチをさらに有し、前記第１の分離トレンチが、前記エピタキシャル層から前記埋め込み層内の前記第１の空乏層の非形成領域まで形成されても良い。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
さらに、本発明の半導体装置は、第一導電型の基板と、前記基板上に形成される第一導電型のエピタキシャル層と、前記エピタキシャル層の表面の一部に形成される第一導電型の第１の第一導電型層と、前記エピタキシャル層の表面に前記第１の第一導電型層と離間して形成される第二導電型の第１の第二導電型層と、前記エピタキシャル層の表面の前記第１の第一導電型層および前記第１の第二導電型層の何れもが形成されていない領域に形成される第２の第二導電型層と、前記基板の表面に前記第１の第一導電型層と向かい合う領域を含んで形成される第二導電型埋め込み層と、平面視で前記第１の第一導電型層を囲んで形成される第１の分離トレンチと、平面視で前記第１の第二導電型層を囲んで前記エピタキシャル層から前記基板にわたって形成される第２の分離トレンチと、平面視で前記第１の分離トレンチに囲まれる領域に前記基板と前記埋め込み層との境界をＰＮ接合面として形成されるツェナーダイオードと、平面視で前記第１の分離トレンチに囲まれる領域に前記埋め込み層と前記エピタキシャル層との境界をＰＮ接合面として形成される第１のＰＮダイオードと、前記第１の第二導電型層と前記エピタキシャル層との境界をＰＮ接合面として形成される第２のＰＮダイオードとを有し、前記基板と前記埋め込み層との境界部分を含んで第１の空乏層が形成され、前記第２の第二導電型層と前記エピタキシャル層との境界に第２の空乏層が形成され、前記第１の分離トレンチと前記第２の分離トレンチとの間の前記埋め込み層と前記エピタキシャル層の境界に第３の空乏層が形成されることを特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
また、前記第２の第二導電型層が前記エピタキシャル層の表面の前記第１の第一導電型層および前記第１の第二導電型層の何れもが形成されていない領域の全部に形成されても良い。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
また、前記第２の第二導電型層が前記第１の分離トレンチと前記第２の分離トレンチとの間に形成されても良い。
また、前記第１の第二導電型層が前記第２の分離トレンチと接して形成されても良い。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また、前記第１の分離トレンチが、前記エピタキシャル層から前記基板にわたって形成されても良い。
また、平面視で前記埋め込み層および前記第１の空乏層を囲み、前記エピタキシャル層から前記基板にわたって形成される第３の分離トレンチをさらに有し、
前記第１の分離トレンチが、前記エピタキシャル層から前記埋め込み層内の前記第１の空乏層の非形成領域まで形成されても良い。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本構成によれば、表面電極の下全面に、前記エピタキシャル層とその逆導電型の半導体層によるＰＮ接合が形成され、それにより、空乏層が形成されるため、表面電極による寄生容量を低減することができる。