【事件の表示】
　特願２０１４−１５２４１０「半導体素子及びその製造方法、並びに結晶積層構造体」拒絶査定不服審判事件〔平成２８年　３月　７日出願公開、特開２０１６−　３１９５３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２６年７月２５日の出願であって、その手続の経緯は以下のとおりである。
　平成２７年　２月２４日　　審査請求
　平成２７年　５月２６日　　拒絶理由通知（起案日）
　平成２７年　８月　３日　　意見書及び手続補正書の提出
　平成２７年１０月３０日　　拒絶理由通知（起案日）
　平成２７年１２月２８日　　意見書及び手続補正書の提出
　平成２８年　３月２４日　　拒絶査定（起案日）
　平成２８年　６月２９日　　審判請求、手続補正書の提出
　平成２８年１２月１９日　　上申書の提出
　
　
第２　補正却下の決定
［補正却下の決定の結論］
　平成２８年６月２９日に提出された手続補正書によりなされた手続補正を却下する。
　
［理由］
１　本件補正の内容
（１）本件補正の概要
平成２８年６月２９日に提出された手続補正書による補正（以下「本件補正」という。）は、本願の特許請求の範囲と明細書を補正するものであって、そのうち、特許請求の範囲の補正の概要は、補正前の請求項２、９、１０、１４及び１６を削除し、これに伴い、補正前の請求項３〜８を補正後の請求項２〜７に繰り上げ、補正前の請求項１１〜１３を補正後の請求項８〜１０に繰り上げ、補正前の請求項１５を補正後の請求項１１に繰り上げるとともに、補正前の請求項１、８及び１５を、以下のとおり、補正後の請求項１、７及び１１に補正するものである。
＜本件補正前＞
「　【請求項１】
　０．０５μｍ以上かつ５０μｍ以下の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基板と、
　Ｇａ２Ｏ３系結晶からなり、前記下地基板上のエピタキシャル層と、
　を有し、
　前記下地基板の主面の面方位が（０１０）である、半導体素子。」
「　【請求項８】
　Ｇａ２Ｏ３系結晶からなる、主面の面方位が（０１０）である下地基板上にＧａ２Ｏ３系結晶をエピタキシャル成長させて、エピタキシャル層を形成する工程と、
　前記下地基板を薄くして、その厚さを０．０５μｍ以上かつ５０μｍ以下にする工程と、
　を含む、半導体素子の製造方法。」
「　【請求項１５】
　０．０５μｍ以上かつ５０μｍ以下の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基板と、
　Ｇａ２Ｏ３系結晶からなる、前記下地基板上のエピタキシャル層と、
　を有し、
　前記下地基板の主面の面方位が（０１０）である、結晶積層構造体。」
＜本件補正後＞
「　【請求項１】
　０．０５μｍ以上かつ１０μｍ未満の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基板と、
　Ｇａ２Ｏ３系結晶からなり、前記下地基板上のエピタキシャル層と、
　を有し、
　前記下地基板の主面の面方位が（０１０）である、半導体素子。」
「　【請求項７】
　Ｇａ２Ｏ３系結晶からなる、主面の面方位が（０１０）である下地基板上にＧａ２Ｏ３系結晶をエピタキシャル成長させて、エピタキシャル層を形成する工程と、
　前記下地基板を薄くして、その厚さを０．０５μｍ以上かつ１０μｍ未満にする工程と、
　を含む、半導体素子の製造方法。」
「　【請求項１１】
　０．０５μｍ以上かつ１０μｍ未満の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基板と、
　Ｇａ２Ｏ３系結晶からなる、前記下地基板上のエピタキシャル層と、
　を有し、
　前記下地基板の主面の面方位が（０１０）である、結晶積層構造体。」
（２）補正事項
　特許請求の範囲についてする本件補正の補正事項は、以下のとおりである。
　ア　補正事項１
　補正前の請求項２、９、１０、１４及び１６を削除し、これに伴い、補正前の請求項３〜８を補正後の請求項２〜７に繰り上げ、補正前の請求項１１〜１３を補正後の請求項８〜１０に繰り上げ、補正前の請求項１５を補正後の請求項１１に繰り上げる。
　イ　補正事項２
　補正後の請求項１、７及び１１において、「Ｇａ２Ｏ３系結晶」からなる「下地基板」の「厚さ」が、補正前は「０．０５μｍ以上かつ５０μｍ以下」であったものを、補正後は「０．０５μｍ以上かつ１０μｍ未満」に補正する。
２　新規事項の追加の有無、及び、補正の目的等について
　以下、各補正事項について、新規事項の追加の有無、及び、補正の目的等を検討する。
（１）補正事項１について
　補正事項１の本件補正が、特許法第１７条の２第３項の規定に適合することは明らかである。
　そして、補正事項１の本件補正は、特許法第１７条の２第５項第１号に掲げる請求項の削除を目的とすると認められる。
（２）補正事項２について
　ア　補正事項２は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面における、請求項２、請求項１０及び請求項１８の記載と、段落【００４０】の「上記の研磨処理の後にエッチングにより下地基板１１をさらに薄くする場合、下地基板１１の厚さを１０μｍ未満にして、放熱効果をより高めることができる。ただし、カソード電極１３とオーミック接触させるために、下地基板１１の厚さは０．０５μｍ以上であることが好ましい。」という記載に基づくものと認められる。
　したがって、補正事項２の本件補正は、特許法第１７条の２第３項の規定に適合する。
　イ　そして、補正事項２は、「Ｇａ２Ｏ３系結晶」からなる「下地基板」の「厚さ」を、補正前は「０．０５μｍ以上かつ５０μｍ以下」であったものを、補正後は「０．０５μｍ以上かつ１０μｍ未満」に限定するものである。
　したがって、補正事項２の本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とすると認められる。
（３）発明の特別な技術的特徴について
　なお、補正事項１ないし２の本件補正は、発明の特別な技術的特徴を変更する補正はないことは明らかである。
　したがって、補正事項１ないし２は、特許法第１７条の２第４項の規定に適合する。
（４）検討のまとめ
　以上検討したとおりであるから、本件補正は、特許法第１７条の２第３項ないし第５項に規定する要件を満たす。
　
３　独立特許要件について
（１）検討の前提
　以上のとおり、補正事項２の本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的としている。
　そこで、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かを、請求項１に係る発明について検討する。
　
（２）補正発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、本件補正により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定されるとおりのものであり、再掲すると次のとおりである。
「０．０５μｍ以上かつ１０μｍ未満の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基板と、
　Ｇａ２Ｏ３系結晶からなり、前記下地基板上のエピタキシャル層と、
　を有し、
　前記下地基板の主面の面方位が（０１０）である、半導体素子。」
　
（３）引用例の記載事項及び引用発明
　ア　引用例１の記載事項
　原査定の根拠となった平成２７年１０月３０日付けの拒絶理由通知において「引用文献１」として引用され、本願の出願前に外国において頒布された刊行物である、国際公開第２０１３／０３５４６４号（以下「引用例１」という。）には、「結晶積層構造体及びその製造方法」（発明の名称）について、図１〜図７とともに、次の事項が記載されている（下線は当審で付加。以下同様である。）。
　（ア）背景技術
「[0002]　従来、β−Ｇａ２Ｏ３単結晶からなる素子基板にＧａ含有酸化物を積層した半導体素子が知られている（例えば、特許文献１参照）。
[0003]　この種の半導体素子は、β−Ｇａ２Ｏ３単結晶基板の主面にＭＢＥ（Molecular Beam Epitaxy）法等の物理的気相成長法やＣＶＤ（Chemical Vapor Deposition）法等の化学的気相成長法により、ｎ型やｐ型の導電性を示す層を積層することで形成される。
[0004]　また、β−Ｇａ２Ｏ３単結晶基板の主面としては、劈開性が強く、平坦な面が容易に得られる（１００）面が多く用いられている（例えば、特許文献２参照）。」
　（イ）発明が解決しようとする課題
「[0006]　一般に、異相が混入しない品質の高い結晶をエピタキシャル成長により形成するためには、成長温度をある程度高く設定することが求められる。しかし、（１００）面を主面とするβ−Ｇａ２Ｏ３単結晶基板上に結晶をエピタキシャル成長させる場合、結晶の成長温度を高くするほど成長速度が低下する傾向がある。これは、
結晶の原料が基板上から再蒸発することによると考えられ、原料が無駄に消費されてしまうという問題もある
[0007]　
従って、本発明の目的は、β−Ｇａ
２
Ｏ
３
系基板上に結晶を効率よくエピタキシャル成長させて高品質なβ−Ｇａ
２
Ｏ
３
系結晶膜を得ること
　（ウ）発明を実施するための形態
「[0017]　〔第１の実施の形態〕
　本実施の形態によれば、β−Ｇａ２Ｏ３系基板上にβ−Ｇａ２Ｏ３系結晶を効率よくエピタキシャル成長させて、異相が混入しない高品質なβ−Ｇａ２Ｏ３系結晶膜を形成することができる。（１００）面を主面とするβ−Ｇａ２Ｏ３系基板上にβ−Ｇａ２Ｏ３系結晶をエピタキシャル成長させる従来の方法によれば、高品質な結晶を成長させるために求められる成長温度、例えば７００℃以上の成長温度では十分な成長速度が得られず、結晶を効率的に成長させることができない。しかし、
本発明者等は、（１００）面から５０°以上９０°以下回転させた面を主面として有するβ−Ｇａ
２
Ｏ
３
系基板をエピタキシャル結晶成長の下地として用いることにより、高品質なβ−Ｇａ
２
Ｏ
３
系結晶を十分な速度で成長させられることを見出した。
[0018]　（結晶積層構造体の構成）
　図１は、第１の実施の形態に係る結晶積層構造体の断面図である。結晶積層構造体２は、β−Ｇａ２Ｏ３系基板１及びβ−Ｇａ２Ｏ３系基板１の主面１０上に形成されたβ−Ｇａ２Ｏ３系結晶膜２０を含む。
[0019]　β−Ｇａ２Ｏ３系基板１の主面１０は、（１００）面から５０°以上９０°以下回転させた面である。すなわち、β−Ｇａ２Ｏ３系基板１において主面１０と（１００）面のなす角θ（０＜θ≦９０°）が５０°以上である。（１００）面から５０°以上９０°以下回転させた面として、例えば、（０１０）面、（００１）面、（−２０１）面、（１０１）面、及び（３１０）面が存在する。
[0020]　β−Ｇａ２Ｏ３系基板１の主面１０が、（１００）面から５０°以上９０°以下回転させた面である場合、
β−Ｇａ
２
Ｏ
３
系基板１上にβ−Ｇａ
２
Ｏ
３
系結晶をエピタキシャル成長させる
[0021]　
β−Ｇａ
２
Ｏ
３
系基板１は、例えば、β−Ｇａ
２
Ｏ
３
単結晶からなる
[0022]　β−Ｇａ２Ｏ３結晶においては、ｃ軸を軸として（１００）面を５２．５°回転させると（３１０）面と一致し、９０°回転させると（０１０）面と一致する。また、ｂ軸を軸として（１００）面を５３．８°回転させると（１０１）面と一致し、７６．３°回転させると（００１）面と一致し、５３．８°回転させると（−２０１）面と一致する。
[0023]　なお、
このβ−Ｇａ
２
Ｏ
３
系基板１は、上記のようにβ−Ｇａ
２
Ｏ
３
単結晶からなることを基本とするが
β−Ｇａ
２
Ｏ
３
結晶にＡｌ及びＩｎを添加した（Ｇａ
ｘ
Ａｌ
ｙ
Ｉｎ
（１−ｘ−ｙ）
）
２
Ｏ
３
（０＜ｘ≦１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）結晶からなるβ−Ｇａ
２
Ｏ
３
系基板１を用いることができる。
[0024]　β−Ｇａ２Ｏ３結晶に上記の元素を添加した場合、格子定数が僅かに変化する場合があるが、その場合であっても（０１０）面、（００１）面、（−２０１）面、（１０１）面、及び（３１０）面は、（１００）面から５０°以上９０°以下回転させた面に該当する。」
「[0053]　〔第３の実施の形態〕
　
第３の実施の形態として、第１の実施の形態に係るβ−Ｇａ
２
Ｏ
３
系基板１及びβ−Ｇａ
２
Ｏ
３
系結晶膜２０を含む半導体装置の１つであるＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）
[0054]　図４は、第３の実施の形態に係るＭＥＳＦＥＴの断面図である。このＭＥＳＦＥＴ５は、第１の実施の形態に係るβ−Ｇａ２Ｏ３系基板１及びβ−Ｇａ２Ｏ３系結晶膜２０を含む。さらに、ＭＥＳＦＥＴ５は、β−Ｇａ２Ｏ３系結晶膜２０上のゲート電極５２、ソース電極５３、及びドレイン電極５４を含む。ゲート電極５２は、ソース電極５３とドレイン電極５４との間に配置される。
[0055]　ゲート電極４２はβ−Ｇａ２Ｏ３系結晶膜２０の表面２１ａに接触してショットキー接合を形成する。また、ソース電極５３及びドレイン電極５４は、β−Ｇａ２Ｏ３系結晶膜２０の表面２１ａに接触してオーミック接合を形成する。」
　（エ）実施例
「[0067]　本実施例において、主面の面方位が異なる複数のβ−Ｇａ２Ｏ３系基板上におけるそれぞれのβ−Ｇａ２Ｏ３系結晶の成長速度を評価した。
[0068]　まず、ＦＺ法によって製造したβ−Ｇａ２Ｏ３インゴットをワイヤーソーを用いてスライスし、
厚さ１ｍｍのβ−Ｇａ
２
Ｏ
３
単結晶基板を
[0069]　次に、
研削研磨工程において厚さが６００μｍ程度になるまで各β−Ｇａ
２
Ｏ
３
単結晶基板を研削、研磨した
[0070]　次に、メタノール、アセトン、メタノールをこの順序で３分間ずつ用いる有機洗浄、超純水を用いた流水洗浄、１５分間のフッ酸浸漬洗浄、５分間の硫酸過水浸漬洗浄、超純水を用いた流水洗浄を各β−Ｇａ２Ｏ３単結晶基板に施し、さらに、８００℃１０分間の条件下でサーマルクリーニングを施した。
[0071]　次に、
酸素系ガス雰囲気下でＭＢＥ法により各β−Ｇａ
２
Ｏ
３
単結晶基板上にβ−Ｇａ
２
Ｏ
３
結晶を成長させ、β−Ｇａ
２
Ｏ
３
系結晶膜２０としてのβ−Ｇａ
２
Ｏ
３
結晶膜を形成した。
[0072]　β−Ｇａ２Ｏ３結晶の成長温度及び成長時間は、それぞれ７００℃、１時間であった。また、（１００）面及び（０１０）面を主面とするβ−Ｇａ２Ｏ３単結晶基板上には、成長温度５００℃の条件下でもβ−Ｇａ２Ｏ３結晶を成長させた。
[0073]　図６は、各β−Ｇａ２Ｏ３単結晶基板上におけるそれぞれのβ−Ｇａ２Ｏ３結晶の成長速度を示すグラフである。
[0074]　図６に示されるように、十分な品質のβ−Ｇａ２Ｏ３結晶が成長する７００℃での結晶成長を行った場合、（１００）面を主面とするβ−Ｇａ２Ｏ３単結晶基板上においては、成長速度は約３０ｎｍ／ｈｏｕｒであった。一方、（−２０１）面（１０１）面、（００１）面、（３１０）面、及び（０１０）面を主面とするβ−Ｇａ２Ｏ３単結晶基板上においては、成長速度は約９０〜１３０ｎｍ／ｈｏｕｒであった。
[0075]　この結果から、実施の形態に係るβ−Ｇａ２Ｏ３系基板１としての（−２０１）面（１０１）面、（００１）面、（３１０）面、及び（０１０）面を主面とするβ−Ｇａ２Ｏ３系基板上のβ−Ｇａ２Ｏ３結晶の成長速度は、（１００）面を主面とするβ−Ｇａ２Ｏ３単結晶基板上のβ−Ｇａ２Ｏ３結晶の成長速度よりも著しく大きいことがわかる。なお、一般的に、基板の主面の面方位を変えただけで結晶の成長速度がこれほど向上することは稀有であり、当業者の予想の範疇を超えた結果であるといえる。
[0076]　また、（１００）面を主面とするβ−Ｇａ２Ｏ３単結晶基板上に、成長温度７００℃でβ−Ｇａ２Ｏ３結晶を成長させた場合、成長速度が成長温度５００℃でβ−Ｇａ２Ｏ３結晶を成長させた場合の約１／５であることが確認された。これは、β−Ｇａ２Ｏ３結晶の原料が基板上から再蒸発することによると考えられる。
[0077]　一方、（３１０）面及び（０１０）面を主面とするβ−Ｇａ２Ｏ３単結晶基板上に、成長温度７００℃でβ−Ｇａ２Ｏ３結晶を成長させた場合は、成長速度が成長温度５００℃でβ−Ｇａ２Ｏ３結晶を成長させた場合とほぼ同じであることが確認された。
（０１０）面を主面とするβ−Ｇａ
２
Ｏ
３
単結晶基板を用いた場合は、β−Ｇａ
２
Ｏ
３
結晶の原料の基板上からの再蒸発が抑えられるものと考えられる。
　イ　引用発明
　（ア）第２の３（３）ア（ウ）には、「第１の実施の形態」として、「（１００）面から５０°以上９０°以下回転させた面を主面として有するβ−Ｇａ２Ｏ３系基板をエピタキシャル結晶成長の下地として用いることにより、高品質なβ−Ｇａ２Ｏ３系結晶を十分な速度で成長させられる」（段落[0017]）ことが記載されている。そうすると、引用例１において、「（１００）面から５０°以上９０°以下回転させた面を主面として有するβ−Ｇａ２Ｏ３系基板」は、「エピタキシャル結晶成長」の「下地」基板である。
　また、前記「下地」基板である「β−Ｇａ２Ｏ３系基板」は「（１００）面から５０°以上９０°以下回転させた面を主面として有する」から、結晶性基板であると認められるところ、引用例１には、「β−Ｇａ２Ｏ３系基板１は、上記のようにβ−Ｇａ２Ｏ３単結晶からなることを基本とするが……β−Ｇａ２Ｏ３結晶にＡｌ及びＩｎを添加した（ＧａｘＡｌｙＩｎ（１−ｘ−ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）結晶からなるβ−Ｇａ２Ｏ３系基板１を用いることができる。」（段落[0023]）ことが記載されている。
　そして、第２の３（３）ア（エ）には、「実施例」として、「β−Ｇａ２Ｏ３系結晶膜」を成長させるための「β−Ｇａ２Ｏ３単結晶基板」は、「厚さ１ｍｍのβ−Ｇａ２Ｏ３単結晶基板」を「厚さが６００μｍ程度になるまで研削、研磨した」（段落[0068]〜[0069]）ものであることが記載されている。
　以上から、引用例１には、厚さが６００μｍ程度である、β−Ｇａ２Ｏ３系結晶からなるエピタキシャル結晶成長の下地基板、が記載されている。
　（イ）第２の３（３）ア（ウ）には、「第１の実施の形態」として、「β−Ｇａ２Ｏ３系基板１上にβ−Ｇａ２Ｏ３系結晶をエピタキシャル成長させる」（段落[0020]）ことが記載されている。
　また、第２の３（３）ア（エ）には、「実施例」として、「酸素系ガス雰囲気下でＭＢＥ法により各β−Ｇａ２Ｏ３単結晶基板上にβ−Ｇａ２Ｏ３結晶を成長させ、β−Ｇａ２Ｏ３系結晶膜２０としてのβ−Ｇａ２Ｏ３結晶膜を形成した。」（段落[0071]）と記載されている。
　したがって、引用例１には、β−Ｇａ２Ｏ３系結晶からなり、前記下地基板上にエピタキシャル成長させたβ−Ｇａ２Ｏ３系結晶膜、が記載されている。
　（ウ）第２の３（３）ア（イ）には、「発明が解決しようとする課題」は、「結晶の原料が基板上から再蒸発すること」で「原料が無駄に消費されてしまうという問題もある」ことから、「本発明の目的は、β−Ｇａ２Ｏ３系基板上に結晶を効率よくエピタキシャル成長させて高品質なβ−Ｇａ２Ｏ３系結晶膜を得ること」（段落[0006]〜[0007]）であると記載されている。
　一方、第２の３（３）ア（エ）には、「実施例」として、「（０１０）面を主面とするβ−Ｇａ２Ｏ３単結晶基板を用いた場合は、β−Ｇａ２Ｏ３結晶の原料の基板上からの再蒸発が抑えられるものと考えられる。」（段落[0077]）と記載されている。
　そうすると、β−Ｇａ２Ｏ３系結晶からなるエピタキシャル結晶成長の下地基板は、（０１０）面を主面とすることが、引用例１には記載されていると認められる。
　（エ）第２の３（３）ア（ウ）には、「第３の実施の形態」として、「第１の実施の形態に係るβ−Ｇａ２Ｏ３系基板１及びβ−Ｇａ２Ｏ３系結晶膜２０を含む半導体装置の１つであるＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）」（段落[0053]）が記載されている。
　（オ）以上の（ア）〜（エ）から、引用例１には、次の発明（以下「引用発明」という。）が記載されていると認められる。
「厚さが６００μｍ程度である、β−Ｇａ２Ｏ３系結晶からなるエピタキシャル結晶成長の下地基板と、
　β−Ｇａ２Ｏ３系結晶からなり、前記下地基板上にエピタキシャル成長させたβ−Ｇａ２Ｏ３系結晶膜と、
　を有し、
　前記下地基板は（０１０）面を主面とすることを特徴とする、前記下地基板と前記β−Ｇａ２Ｏ３系結晶膜を含むＭＥＳＦＥＴ。」
　ウ　引用例２の記載事項
　原査定の根拠となった平成２７年１０月３０日付けの拒絶理由通知において「引用文献２」として引用され、本願の出願前に日本国内において頒布された刊行物である、特表２００３−５３３０５１号公報（以下「引用例２」という。）には、「炭化ケイ素金属半導体電界効果トランジスタ及び炭化ケイ素の金属半導体電界効果トランジスタを製造する方法」（発明の名称）について、図１〜図１４とともに、次の事項が記載されている。
　（ア）「【００４４】
　図１は、本発明のＭＥＳＦＥＴの第１の実施形態を示している。ｐ型又はｎ型のいずれかの導電性又は半絶縁性の
単結晶体の炭化ケイ素基板１０上に、ｐ型で導電性の第１のエピタキシャル層１２を成長させる
　（イ）「【００６０】
　図５は、図１〜図３の金属被覆層３２に対する好ましい実施形態を示す。図５に示すように、金属被覆層３２は、基板１０の背面に蒸着される。
金属被覆層を形成する前に、研磨又はラップ仕上げのような機械的薄板化加工によって、ウェーファを厚さが約１００μｍ以下、できれば５０μｍ又は２５μｍに薄くすることが好ましい
金属被覆化の前にウェーファを薄くすることにより、素子の熱的性能を向上させることができる
　エ　引用例３の記載事項
　原査定の根拠となった平成２７年１０月３０日付けの拒絶理由通知において「引用文献３」として引用され、本願の出願前に日本国内において頒布された刊行物である、特開平５−２４３２７７号公報（以下「引用例３」という。）には、「半導体装置の製造方法」（発明の名称）について、図１及び図２とともに、次の事項が記載されている。
　（ア）「【０００２】
【従来の技術】高周波電力用電界効果トランジスタ（以下、ＦＥＴと略称）では、
チャネルの温度上昇を抑え素子の信頼性を高めるために熱抵抗の低減を図る必要がある。そのため、ＦＥＴチップを薄くして、
【０００３】以下に、ＰＨＳ構造を有するＦＥＴチップの従来方法による製造工程につき、図２（ａ）〜（ｃ）に示す工程順の断面図を用いて説明する。
【０００４】
半導体基板１上にバッファ層としての半導体層２とチャネルの半導体層３をエピタキシャル成長させた
【０００５】次に、
前記半導体基板１裏面にラッピング及び化学研磨を施して、例えば基板厚を３０μｍまで薄くする
【０００６】次に、前記半導体基板１１の裏面にＰＨＳとなる金めっき層１６を形成してＰＨＳ構造を有するＦＥＴが実現する（図２（ｃ））。」
　（イ）「【０００７】
【発明が解決しようとする課題】
従来の製造工程では
ラッピング及び化学研磨を用いるため、半導体基板厚のばらつきは１０μｍ以下に抑えることが困難である。このため、実際には歩留りを考慮すると基板厚は３０μｍ程度が限界であり
　（ウ）「【００１１】
【実施例】
（実施例１）以下、本発明の一実施例について図面を参照して説明する。図１（ａ）〜（ｄ）は、半導体基板に砒化ガリウム（以下、ＧａＡｓ）を用いたマイクロ波電力用ＦＥＴの製造方法を工程順に示す断面図である。
【００１２】図１（ａ）に示すように、
ＧａＡｓ半絶縁性基板１表面に
バッファ層となる層厚３μｍのＡｌＧａＡｓ層２を、続いて第２の半導体層として、ＦＥＴのチャネルとなる層厚０．３μｍのｎ型ＧａＡｓ層３をそれぞれエピタキシャル成長させた
【００１３】次に
前記ＧａＡｓ基板１裏面にラッピング及び化学研磨を施して基板厚を５０μｍ程度まで薄くしＧａＡｓ基板１１とした後、リアクティブイオンエッチング（以下、ＲＩＥ）５を施す
【００１４】前記ＲＩＥの反応性ガスとして塩素（Ｃｌ２）と三塩化ホウ素（ＢＣｌ３）を用い、これにフロン２２（ＣＨＣｌＦ２）を添加する。この方法では、ＧａＡｓ層はエッチングされるが、ＡｌＧａＡｓ層はエッチングされないことが分かっている。よって、
ＲＩＥ５により前記ＧａＡｓ基板１はドライエッチングされるが、ＡｌＧａＡｓ層までエッチングが到達した時、エッチングが自動的に停止する
ＲＩＥ５の前に実施するラッピング及び化学研磨によりできた１０μｍ程度の基板厚のばらつきは、ＡｌＧａＡｓ層２でエッチングが止まるため、完全に吸収される
【００１５】次に、前記ＡｌＧａＡｓ層２裏面にＰＨＳとなる金めっき層６を形成する（図１（ｄ））。
【００１６】
叙上の如くしてチャネル層３とバッファ層２のみをもった基板厚３．３μｍの超薄層ＰＨＳ構造ＦＥＴが実現する
【００１７】本発明は、
熱抵抗低減のため半導体基板を薄層化する際、従来方法のラッピング及び化学研磨に加え、フロン系ガスを添加したドライエッチングを用いることにより、ＰＨＳ構造を有するＦＥＴを高性能化するための半導体基板超薄層化が達成でき
（４）対比
　ア　補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　（ア）引用発明の「厚さが６００μｍ程度である、β−Ｇａ２Ｏ３系結晶からなるエピタキシャル結晶成長の下地基板」と、補正発明の「０．０５μｍ以上かつ１０μｍ未満の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基板」とは、所定の「厚さ」を有する「Ｇａ２Ｏ３系結晶からなる下地基板」である点で共通する。
　（イ）引用発明の「β−Ｇａ２Ｏ３系結晶からなり、前記下地基板上にエピタキシャル成長させたβ−Ｇａ２Ｏ３系結晶膜」は、補正発明の「Ｇａ２Ｏ３系結晶からなり、前記下地基板上のエピタキシャル層」に相当する。
　（ウ）引用発明において「前記下地基板は（０１０）面を主面とする」ことは、補正発明において「前記下地基板の主面の面方位が（０１０）である」ことに相当する。
　（エ）そして、引用発明の「前記下地基板と前記β−Ｇａ２Ｏ３系結晶膜を含むＭＥＳＦＥＴ」は、補正発明の「半導体素子」に相当する。
　イ　一致点と相違点
　以上を総合すると、補正発明と引用発明とは、以下の点で一致するとともに、以下の点で相違している。
（一致点）
「所定の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基板と、
　Ｇａ２Ｏ３系結晶からなり、前記下地基板上のエピタキシャル層と、
　を有し、
　前記下地基板の主面の面方位が（０１０）である、半導体素子。」
　
（相違点）
　補正発明の「下地基板」は「０．０５μｍ以上かつ１０μｍ未満の厚さを有する」のに対して、引用発明の「下地基板」は「厚さが６００μｍ程度である」点。
（５）相違点についての当審の判断
　ア　第２の３（３）ウ（ア）〜（イ）及び同エ（ア）で摘記したように、表面上に半導体素子の活性層となるエピタキシャル層を形成した半導体基板を、その裏面側からラッピングして基板厚３０μｍ程度にまで薄板化することで、熱抵抗を低減させて半導体素子の熱的性能を向上させ、当該半導体素子の信頼性を高めることは、引用例２及び引用例３にみられるように半導体素子において周知技術である。
　イ　引用発明の「ＭＥＳＦＥＴ」において、その熱的性能を向上させて信頼性を高めることは、当然に要求される技術的課題であると認められる。
　したがって、引用発明の「ＭＥＳＦＥＴ」の熱的性能を向上させて信頼性を高めるために、「下地基板」の厚さを可能な限り薄くしようとすることは、引用例２及び引用例３にみられる周知技術を参酌すれば、当業者が当然に想起したものと認められる。このとき、「下地基板」をどの程度薄くするかは、必要とされる「下地基板」の熱抵抗に応じて、当業者が適宜に設定し得たものと認められる。
　ウ　これに対して、審判請求人は、平成２８年１２月１９日付けで提出した上申書において、「下地基板の厚さを０．０５μｍ以上かつ１０μｍ未満の厚さとすることには明確な臨界的意義が存在します。」と主張する。
　そこで、本願明細書の記載を検討すると、「下地基板の厚さ」に関して、本願明細書には以下の記載がある。
「【００３８】
　下地基板１１は、ショットキーダイオード１０の製造過程において薄型化加工が施されるため、従来の半導体素子に用いられる下地基板よりも薄い。下地基板１１が薄いため、ショットキーダイオード１０に生じた熱を下地基板１１側から効率的に逃がすことができる。このため、ショットキーダイオード１０は優れた放熱特性を有する。放熱効果をより高めるため、下地基板１１の厚さは５０μｍ以下であることが好ましい。下地基板１１の厚さが薄いほど、ショットキーダイオード１０の放熱特性が向上する。
【００３９】
　研磨処理により下地基板１１を薄くする場合、基板面内の厚さのばらつきを抑えるために、下地基板１１の厚さを１０μｍ以上にすることが好ましい。
【００４０】
　上記の研磨処理の後にエッチングにより下地基板１１をさらに薄くする場合、下地基板１１の厚さを１０μｍ未満にして、放熱効果をより高めることができる。ただし、カソード電極１３とオーミック接触させるために、下地基板１１の厚さは０．０５μｍ以上であることが好ましい。」
　すなわち、本願明細書には、
　（ア）「半導体素子」であるショットキーダイオード１０に生じた熱を下地基板１１側から効率的に逃がすため、下地基板１１の厚さは５０μｍ以下であることが好ましい。下地基板１１の厚さが薄いほど放熱特性が向上する。
　（イ）研磨処理により下地基板１１を薄くする場合、基板面内の厚さのばらつきを抑えるために、下地基板１１の厚さを１０μｍ以上にすることが好ましい。
　（ウ）研磨処理の後にエッチングにより下地基板１１をさらに薄くすることで、下地基板１１の厚さを１０μｍ未満にして、放熱効果をより高めることができる。ただし、カソード電極１３とオーミック接触させるために、下地基板１１の厚さは０．０５μｍ以上であることが好ましい。
ことが記載されている。
　エ　上記の（ウ）のとおり、本願明細書には、「下地基板」の「厚さ」を「１０μｍ未満」にすると「放熱効果をより高めることができる」ことが記載されている。しかし、他の記載を参照しても、「下地基板」の「厚さ」の上限が「１０μｍ未満」が好ましいことを定量的に裏付ける具体的な実施例は、本願明細書には何ら記載されていない。
　また、上記の（ウ）のとおり、本願明細書には、「カソード電極１３とオーミック接触させるために、下地基板１１の厚さは０．０５μｍ以上であることが好ましい」と、「下地基板」の「厚さ」の下限について上記と同様に定性的な説明があるだけである。そして、補正発明の「半導体素子」は、本件補正後の請求項１を引用する請求項３に係る「前記下地基板が電流経路とならない横型の素子」を包含するものであり、当該「横型の素子」を説明する本願明細書の段落【０１３８】〜【０１９０】を参照しても、「下地基板」にオーミック接触する電極を設けることは、記載も示唆もされていない。したがって、補正発明において、「下地基板」の「厚さ」を「０．０５μｍ以上」にすることに、技術的な意義があるとは認められない。
　以上から、補正発明の「下地基板」が「０．０５μｍ以上かつ１０μｍ未満の厚さを有する」ことに、臨界的な意義があるとは認められない。
オ　そして、表面上に半導体素子の活性層となるエピタキシャル層を形成した半導体基板を、その裏面側からラッピングして基板厚３０μｍ程度にまで薄板化することで、熱抵抗を低減させて半導体素子の熱的性能を向上させ、当該半導体素子の信頼性を高めることが周知技術であることを示す引用例３には、第２の３（３）エ（イ）〜（ウ）で摘記したように、半導体基板をラッピングや化学研磨のみで薄板化する場合は基板厚３０μｍ程度が限界であるため、薄板化に従来方法のラッピング及び化学研磨に加えエッチングを用いることにより、前記半導体基板を除去するという程度まで半導体基板を超薄層化することが記載されている。
　そうすると、「ＭＥＳＦＥＴ」の熱的性能を向上させて信頼性をより一層高めるために、引用発明において、「下地基板」を研削、研磨に加えエッチングによっても薄くすることによって、前記「下地基板」の厚さを、可能な限り薄くすることで当該「下地基板」が実質的には除去されたとみなし得る「０．０５μｍ以上かつ１０μｍ未満」に設定することは、引用例２及び引用例３にみられる周知技術と引用例３に記載の技術を参酌すれば、当業者が適宜に設定し得たものと認められる。
（６）独立特許要件の検討のまとめ
　以上から、引用発明を相違点に係る構成とすることは、引用例２及び引用例３にみられる周知技術と引用例３に記載の技術を参酌すれば、当業者が容易に想到し得たものと認められる。
　そして、補正発明の効果も、引用例２及び引用例３にみられる周知技術と引用例３に記載の技術を参酌すれば、当業者が引用発明から予期し得たものと認められる。
　したがって、補正発明は、特許法第２９条２項の規定により、特許出願の際独立して特許を受けることができない。
４　小括
　以上検討したとおり、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明について
１　本願発明
　平成２８年６月２９日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜１６に係る発明は、平成２７年１２月２８日に提出された手続補正書により補正された特許請求の範囲の請求項１〜１６に記載された事項により特定されるものであり、その内の請求項１に係る発明（以下「本願発明」という。）は、再掲すると、次のとおりのものである。
「０．０５μｍ以上かつ５０μｍ以下の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基
板と、
　Ｇａ２Ｏ３系結晶からなり、前記下地基板上のエピタキシャル層と、
　を有し、
　前記下地基板の主面の面方位が（０１０）である、半導体素子。」
　
２　引用例の記載事項及び引用発明
　引用例１ないし引用例３の記載事項は、第２の３（３）ア、ウ及びエで摘記したとおりである。
　また、引用発明は、第２の３（３）イで認定したとおりのものである。
　
３　対比
　本願発明と引用発明とを対比すると、第２の３（４）アでの検討から、以下の点で一致するとともに、以下の点で相違している。
（一致点）
「所定の厚さを有する、Ｇａ２Ｏ３系結晶からなる下地基板と、
　Ｇａ２Ｏ３系結晶からなり、前記下地基板上のエピタキシャル層と、
　を有し、
　前記下地基板の主面の面方位が（０１０）である、半導体素子。」
（相違点）
　補正発明の「下地基板」は「０．０５μｍ以上かつ５０μｍ以下の厚さを有する」のに対して、引用発明の「下地基板」は「厚さが６００μｍ程度である」点。
４　判断
　ア　第２の３（３）ウ（ア）〜（イ）及び同エ（ア）で摘記したように、表面上に半導体素子の活性層となるエピタキシャル層を形成した半導体基板を、その裏面側からラッピングして基板厚３０μｍ程度にまで薄板化することで、熱抵抗を低減させて半導体素子の熱的性能を向上させ、当該半導体素子の信頼性を高めることは、引用例２及び引用例３にみられるように半導体素子において周知技術である。
　イ　引用発明の「ＭＥＳＦＥＴ」において、その熱的性能を向上させて信頼性を高めることは、当然に要求される技術的課題であると認められる。
　したがって、引用発明の「ＭＥＳＦＥＴ」の熱的性能を向上させて信頼性を高めるために、「下地基板」の厚さを、引用例２及び引用例３にみられる周知技術のように３０μｍ程度とすることで、相違点に係る構成とすることは、当業者が適宜に設定し得たものと認められる。
　したがって、本願発明は、引用例２及び引用例３にみられる周知技術を参酌すれば、引用発明に基づいて当業者が容易に発明をすることができたものである。
第４　結言
　以上のとおりであるから、本願発明は、引用例２及び引用例３にみられる周知技術を参酌すれば、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　
　よって、結論のとおり審決する。