(57)【要約】  電子回路は、メモリセルのマトリクス等のデータ生成回路（１２）を有している。キャプチャ回路（１４）は、データ生成回路（１０）に結合される入力を有しており、データ生成回路の選択部がキャプチャ回路の入力を駆動することを許容した後にデータ信号をキャプチャする。誤り検出回路（１５）は、キャプチャされたデータ信号中の誤り（エラー）を検出する。特定のデータ信号中の誤りの検出に応じて、誤り検出回路は、特定のデータ信号の再キャプチャを引き起こし、それにより、データ生成回路（１０）は、再キャプチャまで、第１の時間間隔よりも長い継続時間を有する第２の時間間隔に亘って、キャプチャ回路（１４）の入力においてデータ信号を駆動することを許容される。これにより、広がりに起因して生じ得る最悪の場合の駆動速度に相当するように設定される継続時間を使用することなく、回路部分（例えばメモリセル）の平均駆動速度を可能にする第１の時間間隔の継続時間を選択することができる。広がりによって引き起こされる誤り（エラー）は、キャプチャ回路の入力を駆動するための増大された時間間隔をもって読み取ることにより訂正される。好ましくは、第１の時間間隔の継続時間は、平均して所定の誤り率が生じるように調節される。
2007535062.tif 000002
【特許請求の範囲】
【請求項１】
出力を有し、データ信号を生成するためのデータ生成回路と、
前記データ生成回路の前記出力に結合された入力を有し、データ信号をキャプチャするためのキャプチャ回路と、
前記キャプチャ回路の前記入力におけるキャプチャまで前記データ生成回路がデータ信号の駆動を許容される第１の時間間隔の継続時間を制御するためのタイミング回路と、
前記キャプチャ回路に結合される入力を有し、キャプチャされたデータ信号中の誤りを検出するための誤り検出回路と、
を備え、
前記誤り検出回路は、特定のデータ信号中の誤りの検出に応じて、前記特定のデータ信号の再キャプチャを引き起こすために前記タイミング回路に結合され、それにより、前記データ生成回路は、前記第１の時間間隔よりも長い継続時間を有する、再キャプチャまでの第２の時間間隔に亘って、前記キャプチャ回路の前記入力におけるデータ信号の駆動を許容されることを特徴とする電子回路。
【請求項２】
前記データ生成回路は、メモリマトリクスと、前記メモリマトリクス中のメモリセルを選択するためのアドレス指定信号を生成するアドレス指定回路とを備え、データ信号は、アドレス指定されたメモリセルの内容に応じて、アドレス指定されたメモリセルから駆動されることを特徴とする請求項１に記載の電子回路。
【請求項３】
前記第１及び第２の時間間隔は、前記メモリマトリクスに対する前記アドレス指定信号の印加からその後のキャプチャ及び再キャプチャのそれぞれまで継続することを特徴とする請求項２に記載の電子回路。
【請求項４】
前記第１及び第２の時間間隔は、前記キャプチャ回路のリセット状態からの解放からその後のキャプチャ及び再キャプチャのそれぞれまで継続することを特徴とする請求項１に記載の電子回路。
【請求項５】
前記タイミング回路は、検出された誤りの平均比率の制御下において、誤りの後にデータ信号をキャプチャするために前記第１の時間間隔の継続時間を調節するように構成されていることを特徴とする請求項１に記載の電子回路。
【請求項６】
データ信号は、誤り訂正符号からの符号ワードを表し、前記誤り検出回路は、誤り訂正符号に従って誤りを訂正するように構成されており、前記誤り検出回路は、誤り訂正符号における訂正可能性のための基準を満たさない誤りの検出に応じて再キャプチャを引き起こすが、前記基準を満たす誤りに応じて再キャプチャを引き起こさないことを特徴とする請求項１に記載の電子回路。
【請求項７】
前記アドレス指定回路は、連続するアドレスのブロックに関してデータを読み取り、前記ブロックのアドレスからの読み取り中に前記誤り検出回路が誤りを検出した一つ以上の再読み取りアドレスを特定する情報を記憶するとともに、前記ブロックの前記アドレスからの読み取りを行う第１サイクルの終了後に、第２の時間間隔をもって、記憶されて再読み取りされたアドレスにより決定されるアドレスからデータを再読み取りするように構成されていることを特徴とする請求項２に記載の電子回路。
【請求項８】
前記アドレス指定回路は、前記第１の時間間隔を使用して読み取りを行うために更なるアドレスが時間的に連続して続く第１のアドレスに関してアドレス指定信号を生成するとともに、第２の時間間隔を使用して第１のアドレスからの再読み取りを行うために、第１のアドレスにおけるデータ信号中の誤りの検出に応じて、時間回路の第１のアドレス後、所定数の位置において第１のアドレスを更なるアドレス間に挿入するように構成されていることを特徴とする請求項２に記載の電子回路。
【請求項９】
前記誤り検出回路は、アドレス指定信号を使用して読み取られたデータ信号中の誤りの検出に応じて、アドレス指定信号が前記メモリマトリクスに対して印加される継続時間を延長するように構成されている前記アドレス指定回路に結合され、前記タイミング回路により、前記キャプチャ回路はリセット状態に戻るとともに、アドレス指定されたメモリセルは、リセット状態の解放からその後の再キャプチャまでの前記第２の時間間隔に亘って前記キャプチャ回路の入力においてデータ信号の駆動を許容されることを特徴とする請求項１に記載の電子回路。
【請求項１０】
前記第１の時間間隔は、前記第１の時間間隔の継続時間の関数としての合計をほぼ最小化する値を有し、前記合計は、前記継続時間と、前記第１の時間間隔が最初のキャプチャのために使用されるときに前記誤りを含むデータ信号の部分により加重される前記第２の時間間隔の継続時間との合計であることを特徴とする請求項１に記載の電子回路。
【請求項１１】
処理回路と、前記キャプチャ回路と前記処理回路との間に結合され且つデータ信号から得られる情報を転送するためのバッファメモリとを備え、前記バッファメモリは、データ信号の再読み取りに起因するタイミング変化を吸収するように構成されていることを特徴とする請求項１に記載の電子回路。
【請求項１２】
連続制御信号をデータ生成回路へ印加し、
制御信号の制御下において選択される前記データ生成回路の選択部を用いて、連続データ信号を生成し、
前記選択部がデータ信号に関してキャプチャ回路の入力を駆動することを許容し、
駆動後の第１の時間間隔に亘ってデータ信号をキャプチャし、
前記データ生成回路の特定の選択部により駆動されるキャプチャデータにおいて誤りが生じたかどうかを検出し、
前記データ生成回路の前記特定の選択部がキャプチャ回路の入力を駆動することを許容した後、誤りの検出に応じて、前記第１の時間間隔よりも長い継続時間を有する第２の時間間隔に亘ってデータ信号を再キャプチャする、
ことを含むことを特徴とするデータの処理方法。
【請求項１３】
前記第１の時間間隔の継続時間は、前記第１の時間間隔の継続時間の関数としての合計をほぼ最小化するように選択され、前記合計は、前記第１の時間間隔の継続時間と、前記第１の時間間隔の前記継続時間遅延が最初のキャプチャのために使用されるときに前記誤りを含むデータ信号の部分により加重される前記第２の時間間隔の継続時間との合計であることを特徴とする請求項１２に記載の方法。
【請求項１４】
データがメモリマトリクスから読み取られ、前記データ生成回路の前記選択部は、前記メモリマトリクスのアドレス指定されたセルであり、前記アドレス指定されたセルは、前記キャプチャ回路の入力を駆動することを特徴とする請求項１２に記載の方法。
【請求項１５】
検出された誤り率に応じて前記第１の時間間隔の継続時間を調節するステップを含むことを特徴とする請求項１２に記載の方法。
【請求項１６】
出力を有するデータ生成回路であって、当該データ生成回路の選択可能部からデータ信号を生成するためのデータ生成回路と、
前記データ生成回路の前記出力に結合された入力を有し、データ信号をキャプチャするためのキャプチャ回路と、
選択部がキャプチャまで前記キャプチャ回路の前記入力の駆動を許容されている時間間隔の継続時間を制御するためのタイミング回路と、
前記キャプチャ回路に結合された入力を有し、キャプチャされたデータ信号中の誤りを検出するための誤り検出回路と、
を備え、
前記誤り検出回路は、前記時間間隔の継続時間を調節して誤りの後にデータ信号をキャプチャするために前記タイミング回路に結合され、それにより、平均誤り率がゼロよりも大きい設定値に調節されることを特徴とする電子回路。
【請求項１７】
連続制御信号を生成し、
前記制御信号のそれぞれに応じて選択された回路からデータ信号を生成し、
選択された前記回路が所定の時間間隔に亘ってキャプチャ回路の入力を駆動することを許容した後、データ信号をキャプチャし、
キャプチャされたデータ信号中の誤りを検出し、
誤りの後に前記時間間隔の継続時間を調節し、それにより、平均誤り率がゼロよりも大きい設定値に調節されるようにする、
ことを含むことを特徴とするデータの処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル電子回路に関し、特に、一つ以上のメモリマトリクスを備える電子回路に関する。
【背景技術】
【０００２】
誤り（エラー）の防止が集積回路の益々重要な設計上の観点になってきている。例えば、米国特許第６，３６０，３４６号公報（特許文献１）は、メモリ読み取り動作中に誤り訂正符号（ＥＣＣ）を使用して誤り（エラー）を訂正できる方法について開示している。このタイプの訂正は、ほとんどのビットが通常はメモリから正しく読み取られ、一部のビットだけが誤り（エラー）を生成するという事実を利用している。非常に多くの誤り（エラー）が存在する場合には、メモリブロックが廃棄され、又は、回路全体が廃棄されることさえある。
【０００３】
集積回路には多くの想定し得るエラー（誤り）源が存在する。従来、メモリ内の多数のメモリセルにより、また、セルのサイズを技術的に可能な限界まで減少させる必要性により、誤り（エラー）の無いメモリを高い歩留まりで製造することは困難であった。半導体形体サイズの縮小が進展するにつれて、様々なトランジスタにおける注入原子の数の統計的広がりが新たなエラー（誤り）源となってきている。一般に、この種の誤り（エラー）は完全に欠陥のあるメモリセルをもたらさないが、むしろ、それにより、総てのセルに適する信号閾値を見出すことができなくなる。米国特許出願公開第２００２／０１２２３４４号公報（特許文献２）は、この広がりの影響を低減する回路を開示している。それにも拘わらず、誤り（エラー）を防止することは困難であり、誤り（エラー）を訂正するための訂正技術を使用して、多くの欠陥のあるセルを容認することがより効率的であることが分かってきた。
【０００４】
速度は、電子回路の他の重要な性能要件である。速度が高ければ高いほど、多くの計算を毎秒実行する可能性があり、それにより、電子回路が更に高価となる。電子回路の最大可能速度は、信号を回路内において展開させることができるようにするために必要な時間により制限される。デジタル信号は、限られた比率でのみ変化し得る電圧及び／又は電流等のアナログ信号によって表され、そのため、表されたデジタル値を計算できる前に、信号を展開させる時間を残しておく必要がある。
【０００５】
メモリは、この要件の例証を与える。メモリマトリクスは、通常、セルをアドレス指定するためのワード線と、ビット線と、メモリセルの縦列及び横列とを含んでいる。各ワード線は横列に対応しており、各横列のセルは、対応するビット線に対して結合される。各ビット線は縦列に対応しており、各縦列のセルは、対応するワード線に対して共通に結合される。通常、センスアンプを含むキャプチャ（capture;捕獲）回路がビット線に対して結合される。セルがアクセスされると、その横列のワード線上の信号により、セルは、その縦列のビット線上の信号に対して影響を与える。この影響が検出可能な信号へと展開できるようにする遅延後に、キャプチャ回路は、信号により決定される状態へとラッチするようにトリガされる。多くのセルが同じビット線に対して結合されるため、ビット線上の信号に対するセルの影響は比較的弱く、そのため、比較的長い遅延時間を使用する必要がある。これにより、メモリ回路の速度が制限される。
【０００６】
信号をキャプチャ（capture;捕獲）できる前に信号に対して展開できる十分な時間を与える必要があることから、最大可能速度に対して上限が設定される。直ちに信号がキャプチャされる場合には、個々のビットだけではなくワード全体において予測できない出力が生じ、それにより、誤り訂正技術を使用することができなくなる。従って、例えば、より小さい回路寸法を使用して、信号の展開を妨げるキャパシタンスを減少させることにより、必要な信号の振れを低減することにより、又は、より強力な駆動回路を使用することにより、必要な時間を最小限に抑制することに多くの労力が投じられてきた。
【０００７】
それにも拘わらず、速度の制限は避けられない。従来、これは、集積回路のクロック速度又は少なくともメモリのクロック速度を、キャプチャ開始前に信号を十分に展開させることができる値に設定することにより行われている。また、既知の内容を有する基準セルによって引き起こされる出力信号の展開に応じて適応的に速度を設定することも知られている。従来技術において、この種の技術は、信号の展開のために十分な時間を確保するため、メモリ全体のための又は少なくともメモリセルのグループのための時間基準として使用されている。この場合、メモリは自動的にタイミングが計られる。
【０００８】
このようにして、最悪の場合のシナリオが速度を決定する。様々なメモリセルの速度に統計的な広がりが存在する場合には、一部のセルが信号を他のセルよりもゆっくりと展開させるが、どのセルかを予測することはできない。従って、基準セル手法は、他のメモリセルのタイミングをあまり正確に予測しない。誤り（エラー）の過量を避けるため、平均的なセルにおいて許容できる速度を下回る速度の多くの標準偏差に速度を設定しなければならない。メモリが大きくなればなるほど、速度を低く設定しなければならない。
【特許文献１】米国特許第６，３６０，３４６号公報
【特許文献２】米国特許出願公開第２００２／０１２２３４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、特に、低い誤り率をもって且つその誤り率において最悪の場合の構成により決定付けられる速度よりも高い平均速度で機能することが可能な電子回路を提供することである。
【００１０】
本発明の目的は、特に、集積回路の最大平均動作速度に対する注入原子の数の統計的広がりの影響を減少させることである。
【課題を解決するための手段】
【００１１】
本発明の一つの態様に係る回路が請求項１に記載されている。回路は、データ信号を生成するとともに、データ信号をキャプチャする。データキャプチャは、データ生成回路がキャプチャ回路の入力を駆動できるようにする第１の時間間隔後に開始する（ここで使用されるキャプチャとは、そのキャプチャによりキャプチャ回路のデジタル出力が固定されるようになり、それにより、デジタル出力がもはやその後の入力信号の展開により影響されなくなることを意味する）。本発明によれば、生成及びキャプチャは、誤り（エラー）が検出されるときに、又は、少なくとも訂正できない誤り（エラー）が検出されるときに、より長い第２の時間間隔をもって再試行される。特にメモリにおいて、アドレス指定されたセルは、（訂正できない）誤り（エラー）が検出されるときに再びアドレス指定されてもよく、また、セルからのデータは、アドレス指定後の第２の時間間隔でキャプチャされ、又は、キャプチャ回路は、リセットされるとともに、リセットからの解放後に第２の時間間隔に亘って駆動され得る。
【００１２】
継続時間の延長を伴うデータの再キャプチャは、スループット速度（処理速度）の損失を表しているが、それにより、第１のキャプチャのために短い継続時間を使用することができる。これは、最初の読み取りにおける過度の速度に起因する誤り（エラー）を許容できるからである。その結果、平均スループット率、即ち、毎秒生成できる正しいデータ信号の数は、最悪の場合の状態を許容するように第１の時間間隔を設定することにより達成できる値よりも高い。これは、多数のサブ回路を有する回路、例えば最大可能キャプチャ速度において統計的広がりを持つメモリセルにおいて特に有利である。この場合には、一部のサブ回路の過度に低い速度を補償するために、更に高い平均速度が効果的に使用される。
【００１３】
実施の一形態において、データ信号中に誤り（エラー）が未だ全く検出されなかったときに最初にデータ信号をキャプチャするために使用される第１の時間間隔の継続時間は、設定された誤り率が生じるように調節される。従って、回路の速度を最適化することができる。更なる実施の形態において、継続時間は、訂正できない誤り（エラー）の設定された（ゼロでない）比率に調節され、及び／又は、継続時間の延長を伴う再キャプチャは、訂正できない誤り（エラー）の検出に応じて使用される。これは、継続時間の延長を伴う再キャプチャを用いることなく、例えば特定量の誤り（エラー）を許容できる場合に、それ単独でも使用することができる。並列に使用できる複数のメモリを有する回路においては、メモリに亘るデータの分布を、様々なメモリによって実現できる様々な平均速度に適合させることができる。データの大きい部分が高速でメモリ内に記憶されてもよく、また、データの小さい部分が低速でメモリ内に記憶されてもよい。このようにすれば、平均速度を最適化することができる。
【００１４】
再キャプチャされたデータは、少なくとも誤り訂正ができなかった場合、データの更なる処理中に当初の誤ったデータの代わりをする。これは、例えば、その後のアドレスにおけるデータと順序とがばらばらで、通常の継続時間を伴うその後のアドレスにおけるデータのキャプチャと更なる処理のためのその当初の位置における再キャプチャデータの挿入との間の延長された継続時間をもってデータをキャプチャすることにより実現されてもよい。別の方法として、ブロックベースの読み取りが使用されてもよく、誤り（エラー）を含んだブロックからのデータは、ブロックの読み取りが完了した後に再キャプチャされる。
【００１５】
以下、図面を使用して、本発明のこれらの目的及び他の目的並びに利点について詳細に説明する。
【発明を実施するための最良の形態】
【００１６】
図１は、メモリマトリクス１２の形態をなすデータ生成回路と、アドレス指定回路１０と、センシング回路１４と、誤り訂正・検出回路１５と、タイミング回路１６と、バッファメモリ１７と、処理回路１８とを備える電子回路を示している。アドレス指定回路１０は、メモリマトリクス１２に結合されるアドレス指定出力を有している。メモリマトリクス１２は、センシング回路１４に結合されるビット線出力を有している。センシング回路１４は、誤り訂正・検出回路１５に結合されるデジタル出力を有している。誤り訂正・検出回路１５は、タイミング回路１６に結合される第１の制御出力と、アドレス指定回路１０に結合される第２の制御出力と、バッファメモリ１７に結合されるデータ出力とを有している。タイミング回路１６は、アドレス指定回路１０及びセンシング回路１４に結合されるタイミング制御出力を有している。バッファメモリ１７は、処理回路１８に結合される出力を有している。
【００１７】
動作において、アドレス指定回路１０は、メモリマトリクス１２内のメモリセルのグループに対応するワードを連続的にアドレス指定する。アドレス指定すると、一つのグループからのセルがビット線に結合され、それにより、これらのセルがビット線上の信号レベルに影響を与える。センシング回路１４は、ビット線からデータをキャプチャし、それにより、ビット線上の信号がデジタル値に変換される。誤り訂正・検出回路１５は、デジタル値を受け取るとともに、これらのデジタル値における誤り（エラー）を検出して訂正する。この目的のため、誤り訂正・検出回路１５は、一般に、少なくとも所定のビット数で符号ワードが互いに異なるように選択される複数ビット符号ワードの組を規定する誤り訂正符号（ＥＣＣ）を使用する。メモリマトリクス１２のセルの各グループに記憶されたデータは、符号ワードの組から選択された一つのワードを表しており、そのため、誤り（エラー）が存在しない場合には、誤り訂正・検出回路１５へのデジタル値出力が、符号ワードの組から選択された符号ワードに対応する。しかし、誤り（エラー）に起因して、デジタル値は、選択された符号ワードと異なる場合がある。誤り訂正・検出回路１５は、これを検出するとともに、デジタル値との相違が最も小さい符号ワードがどれかを決定する。この符号ワードは、誤り訂正・検出回路１５がバッファメモリ１７に対して書き込むデコードされたデータ値に対応する。処理回路１８は、デコードされたデータ値をバッファメモリ１７から読み取って処理する。
【００１８】
明確化のため、アドレス指定回路１０が別個の回路として示されているが、実際には処理回路１８によりアドレスが選択され、それによりアドレス指定回路１０のセンス部に処理回路１８が形成されてもよいことは理解されるべきである。
【００１９】
タイミング回路１６は、読み取りのタイミングを制御する。タイミング回路１６は、アドレス指定回路１０に対してスタート信号を供給し、これにより、メモリマトリクス１２内のメモリセルのグループのアドレス指定のタイミングが制御される。また、タイミング回路１６は、センシング回路１４に対してキャプチャ信号を供給する。キャプチャ信号は、データをキャプチャするためにビット線からの信号が使用される時期を制御する。キャプチャ信号の印加方法は、センスアンプのタイプによって決まる。例えば、あるタイプのセンスアンプ（例えばＤＲＡＭで使用されるようなセンスアンプ）は、キャプチャ信号によりイネーブルされる（動作可能にされる）一対の交差結合インバータを含んでいる。この場合、一方のインバータはビット線に結合された入力を有しており、他方のインバータは基準線（図示せず）に結合された入力を有している。イネーブルされると、そのようなセンスアンプは、ビット線上の初期信号に応じて、二つの安定な状態のうちの一方に合わせてそれ自体を駆動させる。この場合、キャプチャは、インバータのイネーブリングをトリガする。他のタイプのセンシング回路は、（一般的には増幅器又はコンパレータを介して）ビット線に結合された入力を有するラッチを含んでいる。この場合、ラッチは、キャプチャ信号に応じてクロックされる。キャプチャタイミング信号を使用する他のタイプのセンシング回路も考えられる。いずれの場合にも、センシング回路は、キャプチャ信号により決定される時間に、ビット線上の一つ又は複数の信号によって決定されるデジタル値をキャプチャする。
【００２０】
提案された方法の一つの更なる利点は、平均して短い時間だけビット線が駆動されるため、電力が節約されるという点である。従って、電圧振れが小さく、その結果、ワット損が小さくなる。センスアンプ及び準安定ラッチも電力を消費する。タイミングを制御する場合には、長い期間に亘ってセンスアンプ及びラッチを準安定状態に維持しないように、センスアンプ及びラッチが所定の遅延を伴ってイネーブルされることが好ましい。
【００２１】
開始信号とキャプチャ信号との間の遅延の継続時間は、少なくとも部分的に、メモリのサイクル周波数を決定する。タイミング回路１６は、通常、前のデータ値をキャプチャするためのキャプチャ信号を生成した後、アドレス指定回路１０に対して新たな開始信号を所定の時間間隔をもって印加する。そのため、開始信号とキャプチャ信号との間の遅延の継続時間が長ければ長いほど、連続する開始信号間のサイクル時間が長くなる。
【００２２】
タイミング回路１６は、開始時間とキャプチャ信号との間の遅延の継続時間を設定し、それにより、ほとんどの場合、ビット線上の信号は、誤り（エラー）の無い十分な精度をもって又は少なくとも誤り訂正が可能な非常にわずかな誤り（エラー）を伴ってキャプチャを生じさせることができるレベルまで発展し得る十分な時間を得る。しかしながら、遅延は、確実な検出を可能にする十分に大きい信号を生み出すことができる十分な時間を総てのセルが得るような継続時間には設定されない。セルのトランジスタ内の注入原子の数における統計学的な広がりは、一部のセルの駆動強度が非常に弱いために、タイミング回路１６によって決定された遅延後に十分な信頼性をもってキャプチャを行うことができないという結果をもたらす場合がある。
【００２３】
第１の実施の形態において、誤り訂正・検出回路１５は、特定のデータ値における訂正できない誤り（エラー）の検出信号をアドレス指定回路１０及びタイミング回路１６に対して送る。それに応じて、アドレス指定回路１０は、この特定のデータ値を引き起こしたメモリセルのグループを再びアドレス指定する。タイミング回路１６は、セルのこのグループの再アドレス指定の開始とセンシング回路１４によるキャプチャとの間の遅延を制御する。タイミング回路１６は、再読み取りのためのこの遅延を、最初の読み取り中に信号値セルのアドレス指定及びセンシングのために使用された値よりも高い値に設定する。誤り訂正・検出回路１５は、増大された遅延を伴ってデータ値読み取りを受け取るとともに、それを当初の読み取り動作のためのデータ値の場所においてバッファメモリ１７内に書き込む。別の方法として、誤ったデータ値のアドレスがメモリセルの選択されたグループを依然として制御する場合には、再アドレス指定が省かれてもよく、また、リセット後に遅延増大を伴ってセンシング回路をリセットした後、直ちに読み取りが行われてもよい（例えば、既知のセンシング回路において、リセットは、ビット線とセンシング回路との間の接続を切り離すとともに、センシング回路の入力信号を均等化することを含んでいる。リセット後に、均等化が中止され、新たなセンシング動作を開始するためにビット線が再びセンシング回路の入力に結合される。）。
【００２４】
任意的に、延長された遅延を伴なうデータ値読み取りは、それが読み取られた元のメモリセルへ書き戻される。非常に短いタイミングによって誤り（エラー）が引き起こされた場合には、これにより更なる利点は得られないが、タイミング誤り（エラー）と区別することができない他のエラー（誤り）源が存在する場合には、書き戻しがこれらの誤り（エラー）の再発の可能性を低減する場合がある。
【００２５】
通常、処理回路１８は、複数のワードのパケット内のデータ値を処理する。処理回路１８は、このようにしてパケットにおける総てのデータがうまく読み取られると、パケットの処理を開始する。あるいは、バッファメモリ１７は、有効なデータを利用できる前に遅延の変化を吸収するＦＩＦＯバッファのようなブリージングバッファであってもよい。この場合、低い誤り率が生じる場合には、ＦＩＦＯバッファがそれが一杯であるという信号を送る際に、メモリマトリクスからの読み取りを中断する必要があることもある。他の実施の形態において、処理回路は、画像デコーディングのような機能を果たす。この場合、所定の時間点の前にフレームを生成する必要があるが、データ供給前の遅延の変化は、これらの時間点の前には許容される。処理回路１８によって行われるタスクがその時間点の前に名目上何等かの空き時間を残すように設計され得るこのケースでは、読み取り誤り（エラー）が生じなければ、処理回路１８は、読み取りを伴うステップに留まっている（即ち、再読み取りが必要な場合には中断する）。
【００２６】
この実施の形態がトレードオフに依存していることは認識されるべきである。即ち、開始信号とキャプチャ信号との間の遅延を減少させると、毎秒実行できるメモリセルの数が増大する。しかし、遅延が減少される場合には、これにより、訂正されたデータを読み取るために必要な更なる（長い）サイクルの数が増大し、そのため、毎秒読み取ることができるデータ値の数が減少する。
【００２７】
図２は、このトレードオフを示している。これらの曲線は、メモリマトリクス１２からの読み取りのために使用される通常のサイクル時間Ｔの関数として示されている。第１の曲線２０は、誤り（エラー）に起因する再読み取りのために必要とされるサイクルの数を示している。図から分かるように、サイクル時間Ｔが高い場合には、誤り（エラー）がわずかしか生じず又は全く生じない。これは、最も弱いメモリセルであっても確実にキャプチャされ得る十分に大きい信号を生み出すための十分な時間を得るからである。その結果、再読み取りのためのサイクルの数は少ない。サイクル時間が減少するにつれ、ゼロサイクル時間において総てのメモリセルが不十分な駆動強度を有するまで、メモリセルの数の増加が不十分な駆動強度を有する。その結果、サイクル時間Ｔの減少に伴って、再読み取りのためのサイクルの数が増大する。
【００２８】
第２の曲線２２（直線）は、誤り（エラー）が生じない場合にデータを読み取るために必要な通常のサイクル時間を示している。第３の曲線２４は、再読み取りを必要とするメモリセルの一部分が乗じられ且つ通常のサイクル時間に対して加えられる、再読み取りのための更に長いサイクル時間により得られる平均サイクル時間を示している。図示のように、最適なサイクル時間が生じる（矢印２８により示されている）。この最適なサイクル時間は、過度な数の誤り（エラー）を回避するために選択された「安全な」最悪の場合のサイクル時間（矢印２６により示されている）と対比されるべきである。認識され得るように、平均サイクル時間の再読み取りを使用することにより、パケット時間のスループットタイムを減少させることができる。
【００２９】
再読み取り中における更に高い遅延の選択に関しては、様々な可能性が存在する。例えば、所定の最悪の場合の更に高い遅延は再読み取り中に使用されてもよく、それにより、必要とされる最小の可能性をもって正確な読み取りを確保できる。他の例として、第１の更に高い遅延継続時間が最初に使用されてもよく、また、これにより再び誤り（エラー）が生じる場合には、第２の更により高い遅延を使用してデータが再び読み取られてもよい。第２の遅延は、所定の最悪の場合の遅延であってもよく、又は、その後に第３の更により高い遅延での再読み取り等が行われてもよい。
【００３０】
更なる実施の形態において、誤り訂正・検出回路１５は、誤り（エラー）が検出されると直ちに再読み取りをトリガする。回路が十分に高速であり次の読み取り動作の開始前に誤り（エラー）を検出できる場合、これは、先行するアドレスが良好に読み取られる前に次のアドレスが読み取られないようにするために使用されてもよい。しかしながら、他の実施の形態において、再読み取りは、順序がばらばらで行われてもよく、所定数の連続するアドレスの後へのワードの再読み取りの挿入は、ワードの最初の読み取りに続いて読み取られている。更に他の実施の形態において、再読み取りは、所定のブロックのアドレスが読み取られた後に行われてもよい。この実施の形態において、アドレス指定回路１０は、例えば、再読み取りが必要とされるアドレスを記録して、ブロックからの読み取りの完了後にタイミング回路１６を更に高い遅延に設定し、次に、再読み取りの必要性が記録されたアドレスでメモリマトリクス１２をアドレス指定する。
【００３１】
第２の実施の形態において、タイミング回路１６は、誤り訂正・検出回路１５によって送信された誤り（エラー）の誤り率を使用して、開始信号とキャプチャ信号との間の遅延を調節する。平均誤り率が設定レベルを下回る場合には、タイミング回路１６が遅延を減少させる。平均誤り率が設定レベルを上回る場合には、タイミング回路１６が遅延を増加させる。設定レベルを選択する様々な方法が可能であり、当該方法は、通常は、許容できる数の誤り（エラー）しか伴わずに最大のスループットが実現されるように設定レベルを選択するべく構成される。一つの実施の形態において、最大許容誤り率Ｒは装置の機能に応じて特定される（例えばテレビにおいて、この率は、フレーム誤り（エラー）が生じ得る率から得られる）。使用されるＥＣＣに関する情報が与えられると、訂正されていないワード中のどのビット誤り率Ｂが、最大許容誤り率に対応する訂正不可能な誤り率Ｒ（一般的には、ｎ−１個の誤り（エラー）を訂正できる場合には、Ｒ＝Ｂｎ）でＥＣＣを用いて訂正できない誤り（エラー）をもたらすのかが決定される。次に、実際の平均ビット誤り率が計算されたビット誤り率Ｂをわずかに下回る値をとるように速度が調節される。
【００３２】
任意のタイプの調節が使用され得る。例えば、誤り（エラー）の率が平均化されてもよく、また、遅延を調整するために平均値と設定値との間の差が使用されてもよい。別の方法として、誤り（エラー）が検出される場合、各ワード毎に第１ステップだけ遅延が増大されてもよく、また、誤り（エラー）が検出されない場合、各ワード毎に第２ステップだけ遅延が減少されてもよい。第１ステップと第２ステップとの間の比率は、設定レベルに応じて選択される。更なる実施の形態において、ステップサイズは、一つのワードにおける誤り（エラー）の検出数に応じて適合されてもよい。
【００３３】
この第２の実施の形態は、最初の読み取りにおいて開始信号とキャプチャ信号との間の遅延を選択するために第１の実施の形態と組み合わせられ、それにより、平均合成スループット速度（図２の曲線２４）が最適化され得る。誤り率の設定値は、例えば統計的な広がりの解析から選択され得る。あるいは、タイミング回路は、遅延の様々な値に関してスループットを測定し且つ最も高い平均スループットを実現する値に遅延を設定するようになっていてもよい。
【００３４】
しかしながら、例えば、回路の性能仕様が特定の平均誤り率を（例えばオーディオ又はビデオ信号デコーディング中のノイズとして）許容する場合、第２の実施の形態は、第１の実施の形態とは別個に使用することもできる。他の実施の形態において、メモリからのデータは、処理回路１８が誤り（エラー）を特定の平均比率まで訂正できる更なる誤り訂正情報を含んでいてもよい。この場合、速度は、この誤り率が実現されるように調節され得る。
【００３５】
本発明の特定の実施の形態について開示してきたが、本発明がこの実施の形態に限定されないことが認識されるであろう。例えば、メモリマトリクス１２からの読み取りに対する適用が示されているが、本発明は、他の回路にも同様に適用できる。例えば、本発明は、論理回路の出力において非常に高速にデータをキャプチャすることにより引き起こされる誤り（エラー）に対して適用されてもよい。この場合、論理回路の出力における誤り（エラー）は、冗長信号を生成するための回路を使用することにより、又は、出力信号に対して何らかの一貫性チェックを行うことにより検出されてもよい。一つの実施の形態においては、誤り率が設定レベルに調節されるように、論理回路に対する入力データの印加と結果のキャプチャとの間の遅延が制御ループにおいて適合される。他の実施の形態においては、論理回路の入力で新たに同じ入力データを印加し且つ今度は更に大きな遅延を伴ってキャプチャを繰り返すことにより、回路が誤り（エラー）の検出に応答する。このようにすると、論理回路の遅い部分が関与する場合に誤り（エラー）を訂正しつつ、高い平均スループットを実現できる。同じ入力データの再印加は、例えば回路によって実行されるサブタスクを再開することによって、例えば少しの間だけ同じデータを処理することによって実現できる。無論、これらの両方の実施の形態を組み合わせて使用してもよい。
【００３６】
本発明の別の用途の他の例として、複数のメモリマトリクスが並列に設けられ、それにより、他のメモリマトリクスからの再読み取りとは無関係に任意の個々のメモリマトリクスからデータを再読み取りできるようにしてもよい。並列のメモリからの組み合わせデータを処理する共通の処理回路が設けられる。この実施の形態において、回路は、各メモリと共に実現できるスループット率に応じて、各メモリに亘る組み合わせデータの分布を制御するようになっていてもよい。好ましくは、データは、最も高速のメモリが完全に満たされ且つ最も遅いメモリが空のままとなるように分布され、又は、高いスループット速度(処理速度)を必要としないタスクを処理するために使用される。別の方法として、組み合わせデータのそれぞれの部分は、対応するメモリ内に記憶され、メモリ内に記憶された部分は、メモリの平均スループット率を総てのメモリの平均スループット率の合計で割ったものに比例する（平均スループット率は、毎秒、メモリから生成することができるワードの平均数である）。
【００３７】
また、いくつかの実施の形態においては、メモリマトリクス１２内に記憶されたワードがＥＣＣからのワードである必要はないことが理解されるべきである。例えば、ワード内の誤り（エラー）を検出及び／又は訂正するための情報は、メモリマトリクス１２以外の他のソースから供給されてもよい。ワードの誤り検出及び訂正が同時に行われるべき必要もない。例えば、メモリマトリクス１２から良好に読み取られたワードの一つのブロック内で誤り（エラー）が検出されて訂正されてもよい。この場合、誤ったワードの再読み取りは、総てのブロックが誤り（エラー）に関して読み取られて解析されるまで遅延されてもよい。同様に、開始信号とキャプチャ信号との間の遅延の調節がブロック毎に行われてもよい。
【００３８】
また、誤り訂正・検出回路１５が専用の回路として実現されてもよく、且つ、その機能が処理回路１８によって実行されてもよいことが認識されるべきである。両方のケースにおいては、専用の誤り訂正ハードウェア及び／又は適切にプログラムされたプログラマブルハードウェアを使用することができる。処理回路１８が誤り検出を行う場合、当該処理回路１８は、常に長い遅れをもって且つ自らの選択により再読み取りを要求してもよく、それにより、例えば処理の目的で訂正されるデータが必要とされない場合には再読み取りが省かれる。
【００３９】
更なる実施の形態において、遅延の増大を伴って読み取ることにより訂正できる誤り（エラー）がメモリセルの一つのグループにおいて検出されると、セルのそのグループに関して遅延の増大が必要であるということが補助メモリ内に記録される。この場合、セルのグループの次の読み取り中に補助メモリが調べられ、遅延の増大が必要であるということがそこに記録されている場合には、短い遅延を用いた読み取りを最初に試みることなく、直ちに増大された遅延が使用される。補助メモリからの情報は、書き込み中に、同じ選択されたセルのグループに関して遅延を増大するために使用されてもよい。これにより、一般にセルの特定のグループにおける遅延関連誤り（エラー）が読み取り及び書き込みの両方において生じるため、書き込み誤り（エラー）が減少する。
【図面の簡単な説明】
【００４０】
【図１】電子回路を示している。
【図２】読み取り遅延と平均スループットとの間のトレードオフを示している。
【図１】
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【図２】
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【国際調査報告】
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