【事件の表示】
　特願２０１４−３４１「単一のクロックドトランジスタを含むシーケンシャル回路素子」拒絶査定不服審判事件〔平成２６年６月１９日出願公開，特開２０１４−１１２８７３，請求項の数（３８）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
１　手続の経緯
　本願は，２００８年８月２８日（パリ条約に基づく優先権主張外国庁受理　２００７年８月２８日　米国）を国際出願日とする特願２０１０−５２３１３３号の一部を平成２６年１月６日に新たな特許出願としたものであって，同年１１月２０日付けで拒絶理由が通知され，平成２７年３月５日付けで手続補正がされたが，同年８月３１日付けで拒絶査定（以下，「原査定」という。）がされ，これに対し，平成２８年１月８日に拒絶査定不服審判が請求され，同時に手続補正がされ，更に，当審より，同年９月１５日付けで拒絶理由（以下，「当審拒絶理由」という。）が通知され，平成２９年１月１１日付けで手続補正がされたものである。
第２　原査定の概要
　原査定（平成２７年８月３１日付け拒絶査定）の概要は以下のとおりである。
１．この出願は，発明の詳細な説明の記載が，特許法第３６条第４項第１号に規定する要件を満たしていない。
２．この出願は，特許請求の範囲の記載が，特許法第３６条第６項第１号に規定する要件を満たしていない。
３．この出願は，特許請求の範囲の記載が，特許法第３６条第６項第２号に規定する要件を満たしていない。
　そして，拒絶査定の備考欄には以下の記載がある。（下線は，当審で付与した。）
「●理由１（委任省令要件，実施可能要件）について
・請求項１−３８
　拒絶理由通知において，
「　理由２，３のとおりであり，請求項１〜３８の各請求項の発明を特定する事項の全てについて発明の詳細な説明に記載されたものとの対応関係が不明であるため，発明の詳細な説明が請求項１〜３８に係る発明についての説明となっているとは認められない。
　そのため，発明の詳細な説明の記載では，請求項１〜３８の各請求項に係る発明により如何なる課題が如何にして解決されるのか，その課題の解決手段は如何なるものであるのかが不明であり，また，発明の詳細な説明の記載では，請求項１〜３８の各請求項に係る発明を実施することはできない。」
と指摘したが，理由２，３のとおりであり，
発明の詳細な説明に記載されたものとの対応関係が不明なため，発明の詳細な説明は，請求項１−３８に係る発明についての説明となっているとは認められない。
　よって，理由１は，依然として解消されておらず，発明の詳細な説明は，請求項１−３８に係る発明について，経済産業省令で定めるところにより，当業者がその実施をすることができる程度に明確かつ十分に記載されたものでない。」
第３　当審拒絶理由の概要
　当審拒絶理由の概要は以下のとおりである。
１．（サポート要件，明確性）この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第１号，第２号に規定する要件を満たしていない。 
２．（進歩性）この出願の下記の請求項に係る発明は，その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 
  
 　　　　　記　　　（引用文献等については引用文献等一覧参照） 
  
１．理由１（サポート要件，明確性）について 
　「第１のトランジスタ」，「第２のトランジスタ」及び「第３のトランジスタ」は，それぞれ明細書及び特許請求の範囲の全体を通して，対応するトランジスタが統一されていないため，請求項１−３８に係る発明は，発明の詳細な説明との対応が不明瞭であると共に明確でない。 
　用語は，明細書と特許請求の範囲全体を通じて同一とすべきである（特許法施行規則様式２９の２備考欄）から，各請求項に係る「第１のトランジスタ」は，発明の詳細な説明の段落【００１６】及び図２に記載された「第１のトランジスタ２１０」のことと解するのが合理的であるが，一方，審判請求の理由によれば，請求項１では，図３の「ｎチャネルトランジスタ（ｎ３）３３０」のことであり，請求項２８では「ｎチャネルトランジスタ（Ｎ１）３２４」のこととされており，整合しない。 
　同様に「第２のトランジスタ」は，発明の詳細な説明の段落【００１６】及び図２に記載された「第２のトランジスタ２２０」のことと解するのが合理的であるが，一方，審判請求の理由によれば，請求項１では，図３の「ｎチャネルトランジスタ（ｎ４）３３２」のことであり，請求項２８では「ｎチャネルトランジスタ（ｎ３）３３０」のこととされており，整合しない。 
　また，「第３のトランジスタ」は，発明の詳細な説明に定義されておらず，審判請求の理由によれば，請求項１では，図３の「ｎチャネルトランジスタ（Ｎ１）３２４」のことであり，請求項２８では「ｎチャネルトランジスタ（ｎ４）３３２」のこととされており，用語が統一されていない。 
  
　明細書及び特許請求の範囲の全体で用語を統一されたい。 
  
２．理由１（進歩性）について 
　用語は，請求項１に対応したものとして検討する。 
  
・請求項１−３８ 
・引用文献１−７ 
・備考 
（請求項１について） 
　引用文献１の図２及びその説明箇所には単一のクロックドトランジスタを備えるフリップフロップの発明（以下，「引用発明」という。）が記載されている。 
　ここで，引用発明の「data input D」，「図２のDからXを経由してQへのパス 」，「output Q」，「shared transistor 210」，「keeper 225」，「QからKeeper 225へのパス」，「internal signal X」，「node 217」及び「transistor 204」は，それぞれ機能も含めて本願請求項１に係る発明の「入力データ」，「第１のデータパス」，「データ出力」，「単一のクロックドトランジスタ」，「保持回路素子（保持回路）」，「第２のデータパス」，「内部データ」，「第１の供給端子」及び「第３のトランジスタ」に相当する。 
　そして，請求項１に係る発明と引用発明は，「保持回路素子（保持回路）」の具体的な構成が異なる点で相違しているので，以下検討する。 
  
　ここで，引用文献２の図２０には引用発明の保持回路（keeper 225）と同様な構成である図１９の保持回路の変形例が開示されており，当該変形例にかかる保持回路中のＡ信号で駆動されるトランジスタＮＭ７２は請求項１に係る発明の「第２のトランジスタ３３２」と同じ構成である。また引用文献３の図８にも保持回路１１ａ中に１段前の信号により駆動されるトランジスタＮ７８を備える構成が開示されている。 
　そして，引用文献２及び引用文献３に記載されているように，フィードフォワード信号としてのデータ入力信号で直接オンオフするトランジスタを保持回路中の接地側Ｎ型トランジスタと直列になるように挿入してスイッチングを高速化すること（以下，「周知事項１」という。）は周知である。 
  
　また，引用文献４の段落５〜９には駆動側トランジスタのコンダクタンスを負荷側トランジスタ（即ち，ラッチ回路中のトランジスタ，例えば図１２〜１３参照）のそれよりも大きく設定して電流容量を大きくし（段落【０００８】参照），もって，両者がオン状態で電気的に衝突する場合の改善策とすることが開示されており，また，引用文献５の段落【０００４】〜【０００６】には，新しい値がラッチに記憶されるときに，競合が発生するため，ラッチ側が通常弱い反転器となるようにサイズを縮小し，トランジスタの長さを延長することによって弱くする旨の技術手段が開示されている。 
　そして，引用文献４及び引用文献５に記載されているように，信号入力用インバータ（即ち，反転論理回路）に該インバータの出力をラッチする保持回路を組み合わせる場合に，入力用インバータ側のトランジスタの電流容量を保持回路側のトランジスタのそれよりも高く設定すること（以下，「周知事項２」という。）は周知である。 
  
　そうすると，本願の請求項１に係る発明は，引用発明において，keeper 225の構成に上記周知事項１及び２を適用することで，当業者が容易に発明をすることができたものである。 
  
（請求項２−３８について） （略）
＜引用文献等一覧＞ 
１．米国特許第６９３７０７９号明細書 
２．特開２００７−４３６６６号公報 
３．特開２００２−３０００１０号公報 
４．特開２０００−２７８０９８号公報 
５．特開平８−２５０９８３号公報
第４　本願発明
　この出願の請求項１−３８に係る発明（以下，それぞれ「本願発明１」−「本願発明３８」という。）は，平成２９年１月１１日付け手続補正により補正された特許請求の範囲の請求項１−３８に記載された事項により特定される発明であり，本願発明１−３８は以下のとおりの発明である。
「【請求項１】
　シーケンシャル回路素子の単一のクロックドトランジスタにおいて受け取られたクロック信号に応答して，前記シーケンシャル回路素子のデータ出力に，第１のデータパスを通して入力データを伝搬し，前記シーケンシャル回路素子は，前記第１のデータパスに結合されている第２のデータパスを含み，前記第１のデータパスは，前記単一のクロックドトランジスタの出力に応答する第１のトランジスタを含むように構成されている回路と，
　前記第２のデータパスに結合されている保持回路素子において，前記入力データに関連する情報を保持するように構成されている保持回路とを含み，
　前記保持回路素子は，
　　前記第１のデータパスに結合されている第１の端子を有する第２のトランジスタと，
　　前記第２のデータパスおよび前記第２のトランジスタの第２の端子の間に結合されているインバータと，
　　前記第１のデータパスに結合されている第１の端子と前記第２のトランジスタの第３の端子に結合されている第２の端子を有する第３のトランジスタとを備え，
　前記第３のトランジスタは，前記第２のトランジスタを第１の供給端子に選択的に結合させる第１のデータに応答する回路デバイス。　
【請求項２】
　前記シーケンシャル回路素子は，論理ラッチ回路の一部を構成する請求項１記載の回路デバイス。
【請求項３】
　前記シーケンシャル回路素子は，論理フリップフロップ回路の一部を構成する請求項１記載の回路デバイス。
【請求項４】
　前記クロック信号がハイであるとき，前記第１のデータは，反転されている前記入力データに相当する請求項１記載の回路デバイス。
【請求項５】
　前記保持回路素子は，第４のトランジスタをさらに備え，前記第４のトランジスタは，前記第１のデータパスと第２の供給端子とに結合されている請求項１記載の回路デバイス。
【請求項６】
　前記第１の供給端子は，接地端子である請求項１記載の回路デバイス。
【請求項７】
　前記シーケンシャル回路素子は，前記単一のクロックドトランジスタにおいて前記クロック信号を受け取り，前記第１のトランジスタ，前記第２のトランジスタおよび前記第３のトランジスタは，前記クロック信号を受け取らない請求項１記載の回路デバイス。
【請求項８】
　前記クロック信号を受け取ることに応答して，前記単一のクロックドトランジスタの出力において仮想接地電圧を提供する回路をさらに含み，前記仮想接地電圧は，前記第３のトランジスタを作動させる請求項１記載の回路デバイス。
【請求項９】
　前記クロック信号がハイであるときに，前記第１のデータパスを通して，データ入力から前記データ出力に前記入力データを提供するように構成されている回路をさらに含む請求項１記載の回路デバイス。
【請求項１０】
　前記クロック信号がローであるときに，前記第１のデータパスを通して，前記データ出力に前記入力データを提供するように構成されている回路をさらに含む請求項１記載の回路デバイス。
【請求項１１】
　前記保持回路素子は，前記クロック信号がローであるときに，前記保持回路素子において前記入力データの論理値を保持する請求項１記載の回路デバイス。
【請求項１２】
　前記保持回路素子は，前記クロック信号がハイであるときに，前記保持回路素子において前記入力データの論理値を保持する請求項１記載の回路デバイス。
【請求項１３】
　前記クロック信号を前記保持回路素子に適用することなく，論理値が前記保持回路素子においてラッチされる請求項１記載の回路デバイス。
【請求項１４】
　前記第３のトランジスタは前記第１のトランジスタに結合され，前記第１のトランジスタは，前記第２のトランジスタまたは前記第３のトランジスタのうちの少なくとも１つよりも高い電流容量を有する請求項１記載の回路デバイス。
【請求項１５】
　前記単一のクロックドトランジスタにおいて前記クロック信号を受け取る回路と，
　前記クロック信号を受け取ることに応答して，仮想接地電圧レベルおよび第２の電圧レベル間で，前記単一のクロックドトランジスタの出力における電圧レベルを切り替える回路とをさらに含む請求項１記載の回路デバイス。
【請求項１６】
　前記第２のトランジスタまたは前記第３のトランジスタのうちの少なくとも１つは，ロングチャネルトランジスタまたは高電圧しきい値デバイスを備える請求項１記載の回路デバイス。
【請求項１７】
　回路デバイスにおいて，
　クロックバスと，
　複数のシーケンシャル回路素子とを具備し，
　前記複数のシーケンシャル回路素子のそれぞれは，
　　論理回路の第１のトランジスタに結合されている出力端子を含み，前記クロックバスに結合されている単一のクロックドトランジスタを備えており，
　前記クロックバスを通してクロック信号を受け取ることに応答して，前記出力端子における電圧レベルが，仮想接地電圧レベルおよびフローティング電圧レベル間で切り替わって，前記論理回路を選択的に作動させて，前記論理回路のデータ出力に，第１のデータパスを通して入力データを伝搬し，
　前記入力データからの情報は，前記論理回路の第２のデータパスに結合されている保持回路素子において保持され，
　前記保持回路素子は，
　　前記第１のデータパスに結合されている第１の端子を有する第２のトランジスタと，
　　前記第２のデータパスおよび前記第２のトランジスタの第２の端子の間に結合されている第１のインバータと，
　　前記第１のデータパスに結合されている第１の端子と前記第２のトランジスタの第３の端子に結合されている第２の端子とを有する第３のトランジスタとを備え，
　前記第３のトランジスタは，前記第２のトランジスタを第１の供給端子に選択的に結合させる第１のデータに応答する，回路デバイス。
【請求項１８】
　前記第１のデータパスは，データ入力から前記データ出力にデータを伝達する請求項１７記載の回路デバイス。
【請求項１９】
　前記第３のトランジスタは，前記第１のトランジスタに結合され，前記第１のトランジスタは，前記第２のトランジスタまたは前記第３のトランジスタのうちの少なくとも１つよりも高い電流容量を有する請求項１８記載の回路デバイス。
【請求項２０】
　前記複数のシーケンシャル回路素子のうちの少なくとも１つは，データラッチ回路を構成する請求項１７記載の回路デバイス。
【請求項２１】
　前記データラッチ回路は，前記クロック信号がハイであるときに前記入力データを伝搬し，前記クロック信号がローであるときに前記入力データの状態を保持する請求項２０記載の回路デバイス。
【請求項２２】
　前記データラッチ回路は，前記クロック信号がローであるときに前記入力データを伝搬し，前記クロック信号がハイであるときに前記入力データの状態を保持する請求項２０記載の回路デバイス。
【請求項２３】
　前記論理回路は，前記第１のデータパスに結合されている端子を有する第４のトランジスタを備える請求項１７記載の回路デバイス。
【請求項２４】
　前記第２のデータパスは，前記入力データに関連する状態情報を保持し，前記第２のデータパスは，前記クロックバスから前記クロック信号を受け取らない請求項２３記載の回路デバイス。
【請求項２５】
　前記クロックバスは単一の方向にルーティングされており，前記単一のクロックドトランジスタは，前記クロックバスに隣接して位置付けられている請求項１７記載の回路デバイス。
【請求項２６】
　前記論理回路は，第２のインバータを形成するように配置されている第１の対のトランジスタを含み，前記第１の対のトランジスタは，第１のｐチャネルトランジスタと，第１のｎチャネルトランジスタとを含み，前記第１のｐチャネルトランジスタは，電源端子と，データ入力に結合されている第１の制御端子と，第１の出力端子とを含み，前記第１のｎチャネルトランジスタは，前記第１の出力端子に結合されている第２の出力端子と，前記データ入力に結合されている第２の制御端子と，前記単一のクロックドトランジスタの出力端子に結合されている第２の電源端子とを含み，前記単一のクロックドトランジスタの出力端子は，前記第１のｎチャネルトランジスタの第２の電源端子に供給電圧を提供して，前記第２のインバータを選択的に作動させる請求項１７記載の回路デバイス。
【請求項２７】
　前記第１のｎチャネルトランジスタは，前記第１のｐチャネルトランジスタよりも高い電流容量を有する請求項２６記載の回路デバイス。
【請求項２８】
　シーケンシャル回路素子のクロック入力においてクロック信号を受け取り，前記クロック入力は，クロックドトランジスタの制御端子に結合され，前記クロックドトランジスタは，切り替えられた電圧源を第１のトランジスタに提供するための出力端子を含むように構成されている回路と，
　前記クロック信号が第１の論理レベルにあるとき，前記出力端子に応答する第１のトランジスタを有する第１のデータパスを通して，前記シーケンシャル回路素子のデータ入力から前記シーケンシャル回路素子のデータ出力に入力データを伝搬するように構成されている回路と，
　前記クロック信号が第２の論理レベルにあるとき，第２のデータパスを通して，前記データ出力における前記入力データに関連する状態情報を保持するように構成されている保持回路とを含み，
　前記第２のデータパスは，
　　前記第１のデータパスに結合されている第１の端子を有する第２のトランジスタと，
　　前記第２のデータパスおよび前記第２のトランジスタの第２の端子の間に結合されているインバータと，
　　前記第１のデータパスに結合されている第１の端子と前記第２のトランジスタの第３の端子に結合されている第２の端子とを有する第３のトランジスタとを有し，
　前記第１のトランジスタは，前記第２のトランジスタを第１の供給端子に選択的に結合させる第１のデータに応答する回路デバイス。
【請求項２９】
　前記第１の論理レベルは，論理高電圧レベルであり，前記第２の論理レベルは，論理低電圧レベルである請求項２８記載の回路デバイス。
【請求項３０】
　前記第１の論理レベルは，論理低電圧レベルであり，前記第２の論理レベルは，論理高電圧レベルである請求項２８記載の回路デバイス。
【請求項３１】
　前記クロックドトランジスタは，前記クロック信号がハイであるとき，前記出力端子において仮想接地電圧レベルを提供する請求項２８記載の回路デバイス。
【請求項３２】
　前記クロックドトランジスタは，前記クロック信号がローであるとき，前記出力端子においてフローティング電圧レベルを提供する請求項２８記載の回路デバイス。
【請求項３３】
　前記クロックドトランジスタは，前記クロック信号がローであるとき，前記出力端子において高いインピーダンスを提供する請求項２８記載の回路デバイス。
【請求項３４】
　前記第１のデータパスは複数のトランジスタを具備し，前記複数のトランジスタのうちの少なくとも２つのトランジスタは，前記出力端子に結合されている請求項２８記載の回路デバイス。
【請求項３５】
　前記入力データは，前記クロック信号がハイであるとき，前記第２のデータパスに提供される請求項２８記載の回路デバイス。
【請求項３６】
　回路デバイスにおいて，
　第１のトランジスタに結合された端子を有する単一のクロックドトランジスタにおいて
受け取られたクロック信号に応答して，シーケンシャル回路素子のデータ出力に，第１の
データパスを通して入力データを伝搬する手段であって，前記シーケンシャル回路素子は，前記第１のデータパスに結合されている第２のデータパスを含む手段と，
　前記第２のデータパスに結合されている保持回路素子において，前記入力データに関連する情報を保持する手段とを具備し，
　前記保持回路素子は，
　　前記第１のデータパスに結合されている第１の端子を有する第２のトランジスタと，
　　前記第２のデータパスおよび前記第２のトランジスタの第２の端子の間に結合されているインバータと，
　　前記第１のデータパスに結合されている第１の端子と前記第２のトランジスタの第３の端子に結合されている第２の端子とを有する第３のトランジスタとを備え，
　前記第３のトランジスタは，前記第２のトランジスタを第１の供給端子に選択的に結合させる第１のデータに応答する回路デバイス。
【請求項３７】
　前記単一のクロックドトランジスタの制御端子は，前記クロック信号を受け取る入力を含み，前記単一のクロックドトランジスタの出力は，切り替えられた電圧源を前記第１のトランジスタに提供する請求項３６記載の回路デバイス。
【請求項３８】
　前記入力データを伝搬する手段は，前記切り替えられた電圧源に応答し，前記切り替えられた電圧源は，前記クロック信号がハイであるときの仮想接地電圧を含み，前記切り替えられた電圧源は，前記クロック信号がローであるときのフローティング電圧レベルを含む請求項３７記載の回路デバイス。」
第５　引用発明，引用発明等
１　引用文献１について
　当審拒絶理由に引用された引用文献１には，図面とともに以下の事項が記載されている。
ア　「Referring to  FIG. 2 , a flip-flop is shown that is an embodiment of the present invention. Flip-flop  200  comprises first branch  235 , second branch  233 , and pulse generator  240  (includes components  214 ,  216 ,  219 ). First branch  235  includes first branch transistors  202 ,  204  and shared transistor  210  connecting in series between first node  227 , which is coupled to a high or logic one potential, and a second node  217  which is coupled to a low, or logic zero potential. Second branch  233  is provided and shares shared transistor  210  with first branch  235 . In addition to shared transistor  210 , second branch  233  includes second branch transistors  206 ,  208  which are connected in series between first node  227  and second node  217 .」（３欄３９行−５２行）
（仮訳：図２を参照すると，本発明の一実施形態であるフリップフロップが示されている。フリップフロップ200は，第１のブランチ235，第２のブランチ233，及びパルス発生器240（構成要素214,216,219を含む）を含む。第１のブランチ235は，第１のノード227と第２のノード217との間で直列接続された第１のブランチトランジスタ202,204及び共有トランジスタ210を含み，第１のノード227は，高電位または論理１の電位に結合され，第２のノード217は，低電位または論理０の電位に結合される。第２のブランチ233は，第２のブランチ235と共有トランジスタ210を共有して提供される。共有トランジスタ210に加え，第２のブランチ233は，第１のノード227と第２のノード217との間で直列接続される第２のブランチトランジスタ206，208を含む。）
イ　「Inverter chain  219  (which comprises a series connection of three inverters), first branch latch  221 , and second branch latch  225  are also provided in the flip-flop circuit. Clock signal CLK is input at input node  201 , which is connected to the input of NAND  216  and input of inverter chain,  219 . Inverter chain  219  is connected in series between node  201  and node  229 . Node  229  is in turn connected to one input of NAND  216 . The output of NAND  216  is connected to inverter  214 . The output of inverter  214  is the Clock Pulse.」（３欄５３行−６２行）
（仮訳：インバータチェーン219（３つのインバータの直列接続を含む），第１のブランチラッチ221及び第２のブランチラッチ225も，フリップフロップ回路内に設けられる。クロック信号CLKは，入力ノード201に入力され，入力ノード201は，NAND216の入力とインバータチェーン219の入力に接続される。インバータチェーン219は，ノード201とノード229との間に直列に接続される。ノード229は，NAND216の１つの入力に接続されている。NAND216の出力はインバータ214に接続されている。インバータ214の出力はクロックパルスである。）
ウ　「Inverter chain  219 , NAND  216 , and inverter  214  together make up pulse generator  240 . The output of inverter  214  is connected to the gate of shared transistor  210 . Data signal D is input at data input  205 , which is connected to the gates of first branch transistors  202 ,  204  and to the input of data inverter  212 . Data inverter  212  is between node  211  and data input  205 . The output of data inverter  212  is Db, the complement of D. Node  211  is connected to the gate of transistor  208 .」（３欄６３行−４欄４行）
（仮訳：インバータチェーン219，NAND216，及びインバータ214は共にパルス発生器240を構成する。インバータ214の出力は，共有トランジスタ210のゲートに接続される。データ信号Dは，データ入力205に入力され，データ入力205は，第１のブランチトランジスタ202，204のゲートに接続され，さらにデータインバータ212の入力に接続される。データインバータ212はノード211とデータ入力205の間にある。データインバータ212の出力はDb，すなわちDの補数である。ノード211はトランジスタ208のゲートに接続されている。）
エ　「Source node  215  is defined as the common connection between the sources of transistors  204 ,  208 ,  210 . Internal signal node  207  is defined as the connection between transistors  202 ,  204 , the gate of transistor  206 , and first branch latch  221 . Node  209  is defined as the connection between transistors  206 ,  208  and second branch latch  225 .」（４欄５行−１０行）
（仮訳：ソースノード215は，トランジスタ204，208，210のソース間の共通接続として定義される。内部信号ノード207はトランジスタ202，204の間と，トランジスタ206のゲートと，第１ブランチラッチ221との接続として定義される。ノード209は，トランジスタ206，208の間と第２のブランチラッチ225との接続として定義される。）
オ　「In one embodiment latches  221 ,  225  comprise back-to-back connecting inverters. One inverter is selected to be weaker than the other. For this embodiment, the latch will retain its value even if disconnected from the rest of the circuit.」（４欄１１行−１５行）
（仮訳：実施形態では，ラッチ221，225は，バックツーバック接続されているインバータを含む。１つのインバータは，他のインバータよりも弱いものが選ばれる。この実施形態では，ラッチは，回路の他の部分から切り離されてもその値を保持する。）
カ　「In one embodiment, transistors  202 ,  206  are P type transistors, each of which turns on between its source and drain when its gate is at a low potential and turn off when its gate is at a high potential. In that same embodiment, transistor  210  is an N type transistor which is on between its source and drain when its gate is at a high potential and which is open (off) between its source and drain when its gate is at a low potential. In the embodiment of  FIG. 2  transistors  204 ,  208  are N types as well.」（４欄１６行−２４行）
（仮訳：一実施形態では，トランジスタ202，206はP型トランジスタであり，そのそれぞれはそのゲートが低電位にあるときにソースとドレイン間でオンし，そのゲートが高電位にあるときにオフになる。同じ実施形態において，トランジスタ210はN型トランジスタであり，そのゲートが高電位にあるときにソースとドレイン間がオンになり，そのゲートが低電位にあるときはソースとドレイン間がオープン（オフ）となる。図２の実施形態では，トランジスタ204，208は，同様にN型である。）
キ　「The operation of flip-flop  200  will now be described with reference to  FIG. 2 . The rising edge on CLK signal at input node  201  generates a positive edge at the gate of transistor  210 . The pulse width could be controlled by inverter chain  219 .」（４欄２５行−２９行）
（仮訳：フリップフロップ200の動作を次に図2を参照して説明する。入力ノード201のCLK信号の立ち上がりエッジは，トランジスタ210のゲートに正のエッジを生成する。そのパルス幅は，インバータチェーン219によって制御することができる。）
ク　「When the Clock Pulse generated at node  203  feeds a Clock Pulse rising edge to the gate of transistor  210 , transistor  210  turns on. If input D at node  205  is high, D at node  211  will be low, transistor  204  will be on, and transistor  208  will be off. Therefore, when D is high at  205  the NMOS stage of the first branch will be turned on. Further analyzing the state of the devices when D is high, we find that because transistors  204  and  210  are on, internal signal node  207  will pull to GND. Therefore PMOS transistor  206  turns on and charges node  209  up to high.」（４欄３０行−３９行）
（仮訳：ノード203で生成されたクロックパルスが，トランジスタ210のゲートにクロックパルスの立ち上がりエッジを供給すると，トランジスタ210はオンになる。ノード205の入力Dがハイであれば，ノード211のDはローとなり，トランジスタ204はオンになり，そしてトランジスタ208はオフになる。したがって，205でDがハイのとき，第１のブランチのNMOSステージはオンになる。さらにDがハイのときにデバイス状態をさらに分析すると，トランジスタ204と210がオンであるため，内部信号ノード207がGNDに引き寄せられることがわかった。そこで，PMOSトランジスタ206はオンになり，ノード209がハイになるよう充電される。）
ケ　「If D at node  205  is low, Db at node  211  is high and transistor  204  turns off. The NMOS stack of the first branch turns off as well. Transistor  208  turns on when the Clock Pulse is high; transistor  210  is on as well, and therefore node  209  pulls down to low. When the Clock Pulse is low shared transistor  210  turns off and both the NMOS stacks of the two branches are off. The output at node  209  is kept by latch (keeper)  225 .」（４欄４０行−４７行）
（仮訳：ノード205のDがローのとき，ノード211のDbはハイで，トランジスタ204はオフになる。第１のブランチのNMOSスタックも同様にオフになる。クロックパルスがハイのとき，トランジスタ208はオンになり，トランジスタ210は同様にオンになり，したがって，ノード209はローにプルダウンする。クロックパルスがローのとき，共有トランジスタ210はオフになり，２つのブランチの両方のNMOSスタックはオフになる。ノード209の出力はラッチ（キーパー）225によって保持される。）
コ　「A timing diagram for the flip-flop embodiment  200  is shown in  FIG. 3 . The following items are shown: input clock signal CLK from node  201 ; the input data D at node  205 , output Q (the output of flip-flop  200 ) at node  209 , internal signal X (the output of first branch  235 ) at internal signal node  207 ; and Clock Pulse at node  203 . The Clock Pulse is generated when input node  229  of NAND gate  216  is delayed by inverter  219  with respect to input node  201 . NAND gate  216  will therefore output a falling edge pulse at node  231 , which connects to the gates of inverter  214  when input nodes  229  and CLK are both high. Inverter  214  will then output a rising edge pulse to transistor  210 , and transistor  210  will turn on. When D at node  205  is high, transistor  204  turns on and internal signal node  207  discharges to low by transistors  204 ,  210 . If X is low, then transistor  206  turns on and pulls node  209  to high.」（４欄４８行−６３行）
（仮訳：フリップフロップの実施形態２００のタイミング図を図３に示す。以下の項目，すなわち，ノード201からの入力クロック信号CLK，ノード205の入力データD，ノード209の出力Q（フリップフロップ200の出力），内部信号ノード207の内部信号X（第１のブランチ235の出力），ノード203のクロックパルスが示される。クロックパルスは，NANDゲート216の入力ノード229が入力ノード201に対してインバータ219によって遅延されたときに生成される。したがって，NANDゲート216は，入力ノード229及びCLKの両方がハイであるときに，インバータ214のゲートに接続するノード231に立ち下がりエッジパルスを出力する。インバータ214は，トランジスタ210に立ち上がりエッジパルスを出力し，トランジスタ210はオンになる。ノード205のDがハイである場合，トランジスタ204はオンになり，内部信号ノード207はトランジスタ204，210によってローに放電する。Xがローであるとき，トランジスタ206はオンになり，ノード209をハイに引き上げる。）
サ　「If transistor  204  is off and node  211  is high, transistor  208  turns on, and node  209  is discharged to low by transistors  208 ,  210 . When the Clock Pulse at  203  is low, transistor  210  turns off and the NMOS stacks in both the first and second branches turn off. Output Q at node  209  is thus decoupled from input data D.」（４欄６４行−５欄４行）
（仮訳：トランジスタ204がオフでありノード211がハイであるとき，トランジスタ208はオンになり，ノード209はトランジスタ208，210によりローに放電される。203のクロックパルスがローのとき，トランジスタ210はオフになり，第１及び第２のブランチの両方のNMOSスタックはオフになる。このようにして，ノード209の出力Qは，入力データDから切り離される。）
シ　「Flip-flop  200  has many advantages over prior art systems such as ep-DCO  100  shown in  FIG. 1 . For example, the internal node redundant switching is eliminated as compared with ep-DCO  100 . An additional feature of flip-flop  200  is that low swing clock can be applied. First branch  235  drives only one PMOS transistor, transistor  206 . Therefore the capacity load on node X is smaller than the load found in the ep-DCO device. The lower load helps increase the speed of flip-flop  200 . The dual path topology can drive a large capacity load at output Q. A further advantage of flip-flop  200  is that a double edge can be employed by applying a double edge pulse generator.」（５欄５行−１６行）
（仮訳：フリップフロップ200は，図１に示すep-DCO100のような従来のシステムに対して多くの利点を有する。例えば，内部ノード冗長スイッチングは，ep-DCO100と比較して排除される。フリップフロップ200の追加の特徴は，ロースイングクロックを印加できることである。第１のブランチ235は，単一のPMOSトランジスタであるトランジスタ206を駆動する。したがって，ノードXの容量負荷は，ep-DCOデバイスの負荷よりも小さくなる。より低い負荷は，フリップフロップ200の速度を増加させるのに役立つ。デュアルパストポロジは，出力Qで大容量負荷を駆動できる。フリップフロップ200のさらなる利点は，ダブルエッジパルス発生器を適用することによってダブルエッジを使用できることである。）
ス　「In an alternate embodiment, transistors  202 ,  206  are selected as NMOS devices and transistors  204 ,  208  are PMOS devices. In this alternate embodiment transistor  210  will still be a P type transistor. In this alternate embodiment first node  227  would be set to low and second node  217  would set to high potential. Additionally, the drains of transistors  204 ,  208  would be connected to the drain of shared transistor  210  at node  217 , which would then be known as a drain node.」（５欄１７行−２５行）
（仮訳：別の実施形態では，トランジスタ202，206がNMOSデバイスとして選択され，トランジスタ204，208がPMOSデバイスである。この代替の実施形態では，トランジスタ210は依然としてP型トランジスタである。この代替の実施形態では，第１のノード227はローに設定され，第２のノード217は高電位に設定される。さらに，トランジスタ204，208のドレインは，ノード217で共有トランジスタ210のドレインに接続され，ドレインノードとして知られる。）
セ　「The above technique reduces the clocked transistors in the flip-flop and therefore the clocked tree has less clocked capacity load to drive. This reduction of capacity load shrinks the size of the overall clock distribution network, so that a significant decrease in power consumption can be realized. It is clear that these flip-flops are suitable for low power, high performance digital systems.」（６欄３４行−４０行）
（仮訳：上記の技術は，フリップフロップ内のクロックドトランジスタを減少させ，したがって，クロックツリーは駆動するためのクロック負荷容量が少なくなる。この容量負荷の低減は，クロック分配ネットワーク全体のサイズを縮小し，電力消費の大幅な減少を実現することができる。これらのフリップフロップは，低電力，高性能デジタルシステムに適していることは明らかである。）
　上記アないしセを参照すると，引用例には，「フリップフロップ200（flip-flop200）」について図面（特に，図２）とともに以下の事項が記載されていると認められる。
ａ　上記アより，「フリップフロップ200」は，単一の「共有トランジスタ210（shared transistor210）」を備え，上記クより，ノード203（node203）で生成されたクロックパルスが前記「共有トランジスタ210」のゲートに入力される。
ｂ　上記アより，「フリップフロップ200」は，前記「共有トランジスタ210」を共有する「第１のブランチ235(first branch235）」及び「第２のブランチ233(second branch233）」を備え，前記「第１のブランチ235」は，「第１のノード（first node227）」と「第２のノード（second node217）」の間で，「第１のブランチトランジスタ202，204（first branch transistor202,204）」及び前記「共有トランジスタ210」が直列接続され，前記「第２のブランチ233」は，前記「第１のノード227」と前記「第２のノード217」の間で，「第２のブランチトランジスタ206，208（second branch transistor206,208）」及び前記「共有トランジスタ210」が直列接続されている。
ｃ　そして，上記キないしサの図２の動作の記載からみて，前記「共有トランジスタ210」に入力するクロックパルスがハイのとき，ノード205（node 205）から前記「第１のブランチ235」に「入力データD（input data D）」が入力すると，該「第１のブランチ235」の出力である内部信号ノード207（internal signal node 207）の内部信号X（internal signal X）は前記「入力データD」の反転を示し，前記「フリップフロップ200」の出力であるノード209（node 209）の出力Q（output Q）は，前記内部信号Xの反転を示し，このとき，前記ノード205，内部信号ノード207及びノード209を結ぶデータ経路を「第１のデータパス」と称することは任意である。ここで，前記「第１のブランチトランジスタ204」は，前記「第１のデータパス」に含まれることが明らかであり，直列接続される前記「共有トランジスタ210」がオンのときにのみ動作するから，前記「共有トランジスタ210」の出力に応答するものといえる。
ｄ　さらに，上記ケと図２より，前記ノード209とラッチ225（latch 225）との間を接続する経路があり，該経路を「第２のデータパス」と称することは任意である。
ｅ　また，前記「第１のブランチ235」及び「第２のブランチ233」を含む「回路」を「回路」と称することは任意である。
ｆ　上記ａないしｅから，引用例には，「フリップフロップ200の単一の共有トランジスタ210において入力されるクロックパルスに応答して，前記フリップフロップ200の出力であるノード209に，第１のデータパスを通して入力データDを伝搬し，前記フリップフロップ200は，前記第１のデータパスに接続されている第２のデータパスを含み，前記第１のデータパスは，前記単一の共有トランジスタ210の出力に応答する第１のブランチトランジスタ204を含むように構成されている回路」が記載されていると認められる。
ｇ　上記オ，ケより，前記「第２のデータパス」に接続されている前記「ラッチ225」は，バックツーバック接続されている２つのインバータからなり，前記出力Qを保持する機能を有し，前記出力Qは，上記ｃより入力データDに関連する情報といえる。
　そうすると，引用例には，「前記第２のデータパスに接続されているラッチ225において，前記入力データDに関連する情報を保持する機能を有し，前記ラッチ225は，バックツーバック接続されている２つのインバータを備える」ことが記載されている。
　上記ａないしｇを総合すると，引用文献１には，以下の発明（以下，「引用発明」という。）が記載されていると認める。
「フリップフロップ200の単一の共有トランジスタ210において入力されるクロックパルスに応答して，前記フリップフロップ200の出力であるノード209に，第１のデータパスを通して入力データDを伝搬し，前記フリップフロップ200は，前記第１のデータパスに接続されている第２のデータパスを含み，前記第１のデータパスは，前記単一の共有トランジスタ210の出力に応答する第１のブランチトランジスタ204を含むように構成されている回路と，
　前記第２のデータパスに接続されているラッチ225において，前記入力データDに関連する情報を保持する機能を有し，
　前記ラッチ225は，バックツーバック接続されている２つのインバータを備える
　前記フリップフロップ200。」
２．引用文献２について
　当審拒絶理由に引用された引用文献２には，図１９及び図２０とともに以下の事項が記載されている。
「【０１６６】（中略）
（第４の実施形態）
　図１９は本発明の第４の実施形態に係る半導体集積回路装置を示す回路図である。図１９は単相構造のフリップフロップを採用した例を示している。
【０１６７】
　図１９のフリップフロップ５１において，信号Ｄ及び信号ＤＢは，差動構成のＮＭＯＳトランジスタＮＭ５１，ＮＭ５２のゲートに夫々供給される。フリップフロップ５１は，信号Ｄに基づいてプリチャージノードＡのレベルを内部遷移させ，プリチャージノードＡのレベルに応じて状態保持ノードＢのレベルを遷移させるものである。
【０１６８】
　プリチャージノードＡは，ＰＭＯＳトランジスタＰＭ５１のソース・ドレイン路，ＰＭＯＳトランジスタＰＭ５２のソース・ドレイン路及びＰＭＯＳトランジスタＰＭ５４のソース・ドレイン路を介して電源端子Ｖｃｃに接続されている。トランジスタＰＭ５１のゲートには信号ＣＰが供給され，トランジスタＰＭ５２のゲートには信号ＣＰＢが供給される。
【０１６９】
　プリチャージノードＡは，放電路に接続されており，この放電路には，ＮＭＯＳトランジスタＮＭ５３のソース・ドレイン路及びトランジスタＮＭ５１のソース・ドレイン路が直列接続される。
【０１７０】
　また，電源端子Ｖｃｃと状態保持ノードＢとの間の充電経路上には，トランジスタＰＭ５３のソース・ドレイン路が接続される。トランジスタＰＭ５３のゲートは，プリチャージノードＡに接続される。
【０１７１】
　状態保持ノードＢは，放電経路に接続されており，この放電経路上には，Ｎ型ＭＯＳトランジスタＮＭ５４のソース・ドレイン路及びＮＭＯＳトランジスタＮＭ５２のソース・ドレイン路が直列接続される。トランジスタＮＭ５１，ＮＭ５２のソースは共通接続され，この接続点はＮＭＯＳトランジスタＮＭ５５のソース・ドレイン路を介して基準電位端子Ｖｏに接続される。
【０１７２】
　状態保持ノードＢはインバータＩＮＶ５１の入力端に接続される。インバータＩＮＶ５１の出力端は，インバータＩＮＶ５２の入力端に接続されており，インバータＩＮＶ５２の出力端は，インバータＩＮＶ５１の入力端に接続される。これらのインバータＩＮＶ５１及びインバータＩＮＶ５２によって状態保持回路が構成される。
【０１７３】
　トランジスタＮＭ５１，ＮＭ５３，ＮＭ５５，ＰＭ５１，ＰＭ５２，ＰＭ５４によってパルスジェネレータが構成され，トランジスタＮＭ５２，ＮＭ５４，ＰＭ５３及びインバータＩＮＶ５１，ＩＮＶ５２によってラッチ回路が構成される。
【０１７４】
　トランジスタＮＭ５５のゲートには，後述する遅延反転回路５１から信号ＣＰＢが供給される。プリチャージ期間には，信号ＣＰはＬレベルであり，トランジスタＰＭ５１はオンである。これにより，プリチャージノードＡはＨレベルに設定される。なお，プリチャージ期間には，信号ＣＰＢはＨレベルである。
【０１７５】
　プリチャージ期間が終了して信号ＣＰがＨレベルに変化すると，後述する遅延反転回路５１の遅延時間後に信号ＣＰＢがＨレベルからＬレベルに変化する。遷移期間には，信号ＣＰ及び信号ＣＰＢは，いずれのＨレベルである。この遷移期間には，プリチャージノードＡを充電するトランジスタＰＭ５１，ＰＭ５２はオフであり，トランジスタＰＭ５４もオフであるものとすると，プリチャージノードＡのレベルはプリチャージノードＡに接続された放電路の状態によって決定される。
【０１７６】
　遷移期間には，トランジスタＮＭ５３，ＮＭ５５はオンである。信号ＤがＨレベル（信号ＤＢがＬレベル）であれば，トランジスタＮＭ５１はオンとなり，放電路を介してプリチャージノードＡの電荷が放電されて，プリチャージノードＡはＬレベルに内部遷移する。逆に，信号ＤがＬレベルの場合には，トランジスタＮＭ５１はオフで，プリチャージノードＡはＨレベルを維持する。
【０１７７】
　プリチャージノードＡがＬレベルの場合には，トランジスタＰＭ５３がオンとなり，状態保持ノードＢは充電される。なお，これは，信号ＤＢがＬレベルの場合であり，状態保持ノードＢに接続された放電経路は遮断されており，状態保持ノードＢは，Ｈレベルに遷移する。
【０１７８】
　逆に，プリチャージノードＡがＨレベルの場合には，トランジスタＰＭ５３はオフとなる。遷移期間において信号ＤＢがＨレベルの場合には，放電経路は導通状態となり，状態保持ノードＢはＬレベルに遷移する。
【０１７９】
　こうして，遷移期間には，Ｈレベルの信号Ｄによって状態保持ノードＢはＨレベルとなり，Ｌレベルの信号Ｄによって状態保持ノードＢはＬレベルとなる。状態保持ノードＢのレベルがＱ出力として出力される。
【０１８０】
　遷移期間以外の期間には，プリチャージノードＡはＨレベルに設定される。従って，トランジスタＰＭ５３はオフであり，状態保持ノードＢに接続された放電経路も非導通状態である。インバータＩＮＶ５１とインバータＩＮＶ５２は，互いに相手の出力が入力されて，状態保持回路を構成する。即ち，遷移期間以外の期間には，インバータＩＮＶ５１及びインバータＩＮＶ５２によって状態保持ノードＢの状態が保持される。
【０１８１】
　このように，信号ＣＰ及び信号ＣＰＢが共にＨレベルとなる遷移期間の前の期間に，信号ＣＰをＬレベルにしてノードＡをプリチャージするプリチャージ期間が設定される。このプリチャージ期間においては，図７に示すように，信号ＣＰＢは，Ｈレベルである。従って，プリチャージ期間において，ＮＭＯＳトランジスタＮＭ５５はオンであり，ノードＩの電荷が放電される。これにより，遷移期間の開始時においてはノードＩの寄生容量には電荷が蓄積されておらず，遷移期間の開始直後において，ノードＡの電荷をノードＩまで高速に流すことができ，ノードＡの放電を高速に行うことができる。これにより，遷移期間の開始から比較的短時間でノードＢを充電することができる。
【０１８２】
　即ち，本実施形態においても，遷移を高速化して，フリップフリップ動作を高速化させることができる。
【０１８３】−【０１９４】（略）
【０１９５】
　図２０は図１９の半導体集積回路装置の変形例を示す回路図である。図２０において図１９と同一の構成要素には同一符号を付して説明を省略する。
【０１９６】
　図２０の回路は，図１８のインバータＩＮＶ５２としてインバータＩＮＶ５２’を採用した点が図１９の回路と異なる。
【０１９７】
　インバータＩＮＶ５２’は，ＰＭＯＳトランジスタＰＭ７１〜ＰＭ７３及びＮＭＯＳトランジスタＮＭ７１，ＮＭ７２によって構成されている。電圧供給端子Ｖｃｃと基準電位端子Ｖｏとの間には，インバータを構成するトランジスタＰＭ７１，ＮＭ７１が設けられる。これらのトランジスタＰＭ７１，ＮＭ７１のゲートには，インバータＩＮＶ５１の出力が与えられる。
【０１９８】
　トランジスタＰＭ７１，ＮＭ７１相互間には，出力状態維持部を制御するためのトランジスタＰＭ７２，ＰＭ７３，ＮＭ７２が設けられる。トランジスタＰＭ７２，ＰＭ７３のソース・ドレイン路同士は並列接続され，並列接続されたソース・ドレイン路の一端は，トランジスタＰＭ７１のソース・ドレイン路を介して電源供給端子Ｖｃｃに接続され，他端は，トランジスタＮＭ７２のソース・ドレイン路及びトランジスタＮＭ７１のソース・ドレイン路を介して基準電位端子Ｖｏに接続される。
【０１９９】
　トランジスタＰＭ７２，ＰＭ７３のソース・ドレイン路とトランジスタＮＭ７２のソース・ドレイン路との接続点が，ＱＢ出力端子及びインバータＩＮＶ５１の入力端に接続される。
【０２００】
　トランジスタＰＭ７１，ＮＭ７１は，ゲートにインバータＩＮＶ５１の出力である信号ＱＢが与えられてＱ出力端子に信号Ｑを出力するインバータを構成する。即ち，トランジスタＰＭ７１，ＮＭ７１は，インバータＩＮＶ５１と共に互いに相手の出力が入力される２つのインバータであり，これらのインバータによってＱ出力端子の状態を維持する出力状態維持部が構成される。
【０２０１】
　一方，トランジスタＰＭ７２，ＰＭ７３，ＮＭ７２によって，出力状態維持部を制御する出力状態維持制御部が構成される。トランジスタＮＭ７２のゲートには，遷移期間においてＬレベルとなり，他の期間においてＨレベルとなる制御信号Ａが供給される。これにより，トランジスタＮＭ７２は，遷移期間以外の期間に導通し，遷移期間には導通が遮断される。
【０２０２】
　また，信号ＣＰのＬレベル期間には，トランジスタＰＭ７２がオンとなり，信号ＣＰＢのＬレベル期間には，トランジスタＰＭ７３がオンとなる。従って，これらのトランジスタＰＭ７２，ＰＭ７３も，遷移期間以外の期間にのみ導通する。
【０２０３】
　従って，遷移期間以外の期間には，トランジスタＰＭ７１，ＮＭ７１及びインバータＩＮＶ５１によって構成される出力状態維持部による状態維持動作が行われ，遷移期間には，出力状態維持部の動作は停止しＱＢ出力端子の状態は維持されない。
【０２０４】
　出力状態維持制御部を設けることによって，遷移期間において出力状態維持部の動作を停止させることができ，ＱＢ出力端子の遷移を容易にし，動作の安定性を向上させることができる。」
　ここで、上記記載中の「信号ＣＰ」は、【００１１】より「クロック信号ＣＰ」のことであり、同「信号ＣＰＢ」は、【００２２】より「信号ＣＰを遅延かつ反転させて生成」したものであって、その関係は上記記載中の第４の実施形態にも当てはまることが明らかである。
　以上の記載及び図１９及び図２０の記載からみて，引用文献２には，図２０に関し，図１９の２つのインバータを用いた状態保持回路の変形例として以下の技術事項（以下，「技術事項１」という。）が記載されていると認める。
「入力端子に状態保持ノードBが接続されるインバータＩＮＶ５１と，
　電圧供給端子Ｖｃｃと基準電位端子Ｖｏとの間に設けられ，インバータを構成するトランジスタＰＭ７１及びトランジスタＮＭ７１であって，それぞれのゲートには前記インバータＩＮＶ５１の出力端子が接続されるトランジスタＰＭ７１及びトランジスタＮＭ７１と，
　前記トランジスタＰＭ７１と前記状態保持ノードＢの間に並列に配置されるトランジスタＰＭ７２及びトランジスタＰＭ７３であって，前記トランジスタＰＭ７２のゲートにはクロック信号ＣＰが入力され，前記トランジスタＰＭ７３のゲートには前記クロック信号ＣＰを遅延反転した信号ＣＰＢが入力される，トランジスタＰＭ７２及びトランジスタＰＭ７３と，
　前記トランジスタＮＭ７１と前記状態保持ノードＢの間に配置されるトランジスタＮＭ７２であって，ゲートには遷移期間においてＬレベルとなり，他の期間においてＨレベルとなる制御信号Ａが供給されるトランジスタＮＭ７２と，
　を備える状態保持回路。」
３．引用文献３について
　当審拒絶理由に引用された引用文献３には，図７及び図８とともに以下の事項が記載されている。
「【００４３】（第３の実施形態）図７は，本発明の第３の実施形態に係る半導体記憶保持装置（フリップフロップ回路）の構成を示す回路図である。この回路は図１に示したラッチ回路に，クロック信号ＣＬＫを入力とし，かつ奇数個のインバータ回路４２（図では３個だが，奇数個であれば，１個などいくつでもよい）からなるディレイブロック４１を追加し，さらに前記ラッチ回路の第１段の回路，および第２段の回路においてそれぞれの放電パスにおいて直列に接続するNMOSトランジスタＮ６３，Ｎ６６を追加し，ディレイブロック４１の出力信号であるクロック遅延信号ＣＬＫＢを前記NMOSトランジスタの入力とした構成になっている。尚，ディレイブロック４１は低振幅クロック信号ＣＬＫ’が入力された場合は，低振幅クロック遅延信号ＣＬＫＢ’を出力する。
【００４４】以下，低振幅の場合で説明する。この構成では低振幅クロック信号ＣＬＫ’および低振幅クロック反転信号ＣＬＫＢ’がともに”１”となるときにのみ，NMOSトランジスタＮ６１，Ｎ６３，Ｎ６４，Ｎ６６がONとなるので，図５において説明したフリップフロップ回路と同様に，クロック信号の立ち上がりエッジからディレイブロック４１の遅延時間の間にデータ入力信号Ｄが取り込まれるようになっており，フリップフロップ回路の構成が可能となる。これより，上記構成においても低振幅のクロック信号にてＮＭＯＳトランジスタのみを制御するフリップフロップ回路の構成も可能になることがわかる。
【００４５】（第４の実施形態）図８は，本発明の第４の実施形態に係る半導体記憶保持装置（フリップフロップ回路）の構成を示す回路図である。このフリップフロップ回路においては，ノードＸのレベル保持回路１１aは，電源ＶＤＤ，ノードＸをそれぞれソース，ドレインとしフリップフロップ回路の出力ノードＱをゲート入力とするPMOSトランジスタＰ７１と，ノードＸ，電源ＶＳＳ間に直列に接続され，それぞれ出力ノードＱ，データ入力信号Ｄをゲート入力とする２つのNMOSトランジスタによって構成されており，前記レベル保持回路１１a以外の構成要素は図７のフリップフロップ回路と同じ構成になっている。」
　以上の記載及び図７及び図８の記載からみて，引用文献３には，図８に関し，図７の２つのインバータを用いたレベル保持回路１１ａの変形例として以下の技術事項（以下，「技術事項２」という。）が記載されていると認める。
「電源ＶＤＤと電源ＶＳＳの間に配置され，インバータを構成するトランジスタＰ１２及びトランジスタＮ７５であって，前記トランジスタＰ１２及びトランジスタＮ７５のゲートにはノードＸが接続され，前記インバータの出力ノードＱと前記トランジスタＮ７５の間には，ゲートにクロック信号ＣＬＫが入力されるトランジスタＮ７４が配置され，前記トランジスタＮ７５と前記電源ＶＳＳの間には，ゲートにクロック反転信号ＣＬＫＢが入力されるトランジスタＮ７６が配置される，トランジスタＰ１２及びトランジスタＰ７５と，
　前記電源ＶＤＤと電源ＶＳＳの間に配置され，インバータを構成するトランジスタＰ７１及びトランジスタＮ７７であって，前記トランジスタＰ７１及びトランジスタＮ７７は，それぞれのゲートに前記出力ノードＱが接続されるとともに，両トランジスタの間で前記ノードＸに接続され，さらに，前記トランジスタＮ７７と電源ＶＳＳの間に，ゲートに入力信号Ｄが入力されるトランジスタＮ７８が配置される，トランジスタＰ７１及びトランジスタＮ７７と，
　を備えるレベル保持回路。」
４．引用文献４について
　当審拒絶理由に引用された引用文献４には，図１６及び図１７とともに以下の事項が記載されている。
「【０００５】図１６に，上記のような逆ショートチャネル効果型のＭＯＳトランジスタを有する従来のＣＭＯＳ型レシオ回路の一例を示す。このレシオ回路では，一方のＣＭＯＳ(Complementary Metal Oxide Semiconductor)回路２００のＮチャネルＭＯＳトランジスタ２０２が駆動素子を構成し，他方のＣＭＯＳ回路２０４のＰチャネルＭＯＳトランジスタ２０６が負荷素子を構成する。これら駆動側のＮチャネルＭＯＳトランジスタ２０２および負荷側のＰチャネルＭＯＳトランジスタ２０６のそれぞれのドレイン端子は，ＮチャネルＭＯＳトランジスタからなるトランスファゲート２０８を介して互いに電気的に接続されている。通常，両トランジスタ２０２，２０６間のノード２１０は，このレシオ回路の出力端子として他の回路（図示せず）に接続される。
【０００６】いま，駆動側および負荷側の両ＭＯＳトランジスタ２０２，２０６が共にオンになっている状態の下で，トランスファゲート２０８をオンにする。そうすると，電源電圧Ｖddの電源端子→負荷側のＰチャネルＭＯＳトランジスタ２０６→トランスファゲート２０８→駆動側のＮチャネルＭＯＳトランジスタ２０２→グランド端子の経路で電流ｉが流れる。
【０００７】このレシオ回路では，駆動側ＭＯＳトランジスタ２０２のコンダクタンスを負荷側ＭＯＳトランジスタ２０６のそれよりも大きな値に設定している。これにより，上記のように両者がオン状態で電気的に衝突したときは，ノード２１０にはＭＯＳトランジスタ２００側の基準電圧（グランド電位）寄りの出力電圧が得られるようにしている。
【０００８】図１７に，両ＭＯＳトランジスタ２０２，２０６のレイアウトを示す。駆動側のＭＯＳトランジスタ２０２では，動作速度を最大限に上げるためゲート長Ｌiをデザインルールの最小ゲート長寸法（たとえば０．２１μｍ）に設定し，電流容量を大きくするためチャネル幅Ｗiを比較的大きな寸法（たとえば０．９１μｍ）に選んでいる。一方，負荷側のＭＯＳトランジスタ２０６では，オン抵抗の高い（コンダクタンスの低い）負荷機能を得るようにゲート長Ｌjを最小ゲート長寸法よりも格段に大きな寸法（たとえば０．３５μｍ）に設定している。また，チャネル幅Ｗjを駆動側よりも小さな寸法（たとえば０．５６μｍ）に選んでいる。」
　以上の記載からみて，引用文献４には，以下の技術事項（以下，「技術事項３」という。）が記載されていると認める。
「駆動側トランジスタのコンダクタンスを負荷側トランジスタのコンダクタンスよりも大きく設定して電流容量を大きくし，両者がオン状態で電気的に衝突する場合の改善策とすること。」
５．引用文献５について
　当審拒絶理由に引用された引用文献５には，図面と共に以下の事項が記載されている。
「【０００４】２つのタイプのスタティック・ラッチ間の回路領域および電力の差は，どちらタイプのスタティック・ラッチが現行の設計により適しているかを，データ処理システムの設計者が判断するために評価しなければならないパラメータである。クロックド・フィードバック経路を有するスタティック・ラッチは，ラッチ動作が速くしかもラッチの内部ノード上で競合が発生しないので，一定フィードバック経路を有するスタティック・ラッチよりも好ましい。一定フィードバック経路を有するスタティック・ラッチは，新しい値がラッチに記憶されるときに，一定フィードバック・ラッチの内部ノードで競合が発生するために，クロックド・フィードバック・ラッチよりも消費電力が多い。一定フィードバック・ラッチの電力消費を低減するには，弱いフィードバック素子（通常弱い反転器）がデータ値をかろうじて記憶できる程度にそのサイズを縮小し，漏れやデータ値の意図しない変更が起きないようにすればよい。しかしながら，フィードバック素子は，通常，当該フィードバック素子を形成するトランジスタの長さを延長することによって弱くなる。このように長さの延長は，更に広い回路領域を消費し，一定フィードバック・ラッチの内部ノード上の負荷を増大させる結果となり得る。
【０００５】対照的に，クロックド・フィードバック・ラッチがそのフィードバック機能を行うには，定常的にはイネーブルされないが，フィードフォーワード機能に用いられるクロック位相とは反対のクロック位相を用いてそのフィードバック機能を行う，フィードバック素子を用いる。例えば，図３を参照する。図３において，フィードバック・トランジスタ（１６）は，Clock信号がニゲートされている時，「out」信号をラッチ１４の入力に供給する。
【０００６】
【発明が解決しようとする課題】クロックド・フィードバック・ラッチは一定フィードバック・ラッチよりも競合が少ないが，新たな値をラッチにロードする間フィードバック経路を切断するために，２つの素子，即ち，トランジスタ２つを余分に必要とする。素子を２つ余計に取り付けるために，回路領域が増大し，更にClock信号を供給する線上の負荷も増大する結果となる。したがって，クロックド・フィードバック・ラッチの一定フィードバック・ラッチに対する長所を得るには，一定フィードバック・ラッチの弱いフィードバック素子によって消費される電力および領域，およびクロックド・フィードバック・ラッチのフィードバック・ゲート素子によって消費される電力および領域の釣り合いを取らなければならない。」
　以上の記載からみて，引用文献５には，以下の技術事項（以下，「技術事項４」という。）が記載されていると認める。
「新しい値がラッチに記憶されるときに競合が発生するため，ラッチ側が通常弱い反転器となるように，トランジスタのサイズを縮小すること。」
第６　対比・判断
１．本願発明１について
（１）　対比
　本願発明と引用発明とを対比する。
ａ　引用発明の「フリップフロップ200」は，本願発明の「回路ブロック」に含まれ，また，クロックパルスに基づいて順次出力がなされることから，「シーケンシャル回路素子」ということができる。
ｂ　引用発明の「接続」は本願発明の「結合」と同義であり，引用発明の「単一の共有トランジスタ210」，「クロックパルス」，「ノード209」，「第１のデータパス」，「入力データD」，「第２のデータパス」及び「第１のブランチトランジスタ204」は，それぞれの機能，結合（接続）関係からみて，本願発明の「単一のクロックドトランジスタ」，「クロック信号」，「データ出力」，「第１のデータパス」，「入力データ」，「第２のデータパス」及び「第１のトランジスタ」に相当する。
　そうすると，引用発明の「フリップフロップ200の単一の共有トランジスタ210において入力されるクロックパルスに応答して，前記フリップフロップ200の出力であるノード209に，第１のデータパスを通して入力データDを伝搬し，前記フリップフロップ200は，前記第１のデータパスに接続されている第２のデータパスを含み，前記第１のデータパスは，前記単一の共有トランジスタ210の出力に応答する第１のブランチトランジスタ204を含むように構成されている回路」は，本願発明の「シーケンシャル回路素子の単一のクロックドトランジスタにおいて受け取られたクロック信号に応答して，前記シーケンシャル回路素子のデータ出力に，第１のデータパスを通して入力データを伝搬し，前記シーケンシャル回路素子は，前記第１のデータパスに結合されている第２のデータパスを含み，前記第１のデータパスは，前記単一のクロックドトランジスタの出力に応答する第１のトランジスタを含むように構成されている回路」に相当する。
ｃ　引用発明の「前記第２のデータパスに接続されているキーパー225」は，以下の相違点を除き本願発明の「前記第２のデータパスに結合されている保持回路素子」に相当し，引用発明の「前記入力データDに関する情報を保持する機能」は，本願発明の「前記入力データに関連する情報を保持するように構成されている保持回路」に相当する。
　そうすると，本願発明と引用発明は，以下の一致点及び相違点を有する。
（一致点)
「シーケンシャル回路素子の単一のクロックドトランジスタにおいて受け取られたクロック信号に応答して，前記シーケンシャル回路素子のデータ出力に，第１のデータパスを通して入力データを伝搬し，前記シーケンシャル回路素子は，前記第１のデータパスに結合されている第２のデータパスを含み，前記第１のデータパスは，前記単一のクロックドトランジスタの出力に応答する第１のトランジスタを含むように構成されている回路と，
　前記第２のデータパスに結合されている保持回路素子において，前記入力データに関連する情報を保持するように構成されている保持回路とを含む，
　回路デバイス。」
（相違点）
　一致点である「保持回路素子」について，本願発明では，「前記第１のデータパスに結合されている第１の端子を有する第２のトランジスタと，前記第２のデータパスおよび前記第２のトランジスタの第２の端子の間に結合されているインバータと，前記第１のデータパスに結合されている第１の端子と前記第２のトランジスタの第３の端子に結合されている第２の端子を有する第３のトランジスタとを備え，前記第３のトランジスタは，前記第２のトランジスタを第１の供給端子に選択的に結合させる第１のデータに応答する」ものであるのに対し，引用発明では，「バックツーバック接続されている２つのインバータを備える」ものである点。
（２）相違点についての判断
　引用発明のように「バックツーバック接続されている２つのインバータを備えるインバータ」の変形例として，技術事項１の「状態保持回路」及び技術事項２の「レベル保持回路」は公知ではあるが，技術事項１及び２の回路中には，クロック信号がゲートに入力するトランジスタが含まれる。そこで，引用発明の「ラッチ225」に技術事項１，２を適用した場合を検討すると，新たにクロック信号がゲートに入力するトランジスタが含まれることとなり，本願発明の「単一のクロックドトランジスタ」という技術事項に該当しなくなるから，本願発明の構成とはならない。
　また，技術事項３，４は，相違点に係る本願発明の構成を充足しないことは明らかである。
　したがって，本願発明１は，当業者であっても，引用発明と技術事項１ないし４に基づいて容易に発明できたものであるとはいえない。
２．本願発明２ないし１６について
　本願発明２ないし１６は，本願発明１をさらに技術事項を付加して限定したものであるから，本願発明１と同様の理由により，当業者であっても，引用発明と技術事項１ないし４に基づいて容易に発明できたものであるとはいえない。
３．本願発明１７について
　本願発明１７は，本願発明１の「前記第１のデータパスに結合されている第１の端子を有する第２のトランジスタと，前記第２のデータパスおよび前記第２のトランジスタの第２の端子の間に結合されているインバータと，前記第１のデータパスに結合されている第１の端子と前記第２のトランジスタの第３の端子に結合されている第２の端子を有する第３のトランジスタとを備え，前記第３のトランジスタは，前記第２のトランジスタを第１の供給端子に選択的に結合させる第１のデータに応答する」と同一の構成を備えるものであるから，本願発明１と同様の理由により，当業者であっても，引用発明と技術事項１ないし４に基づいて容易に発明できたものであるとはいえない。
４．本願発明１８ないし２７について
　本願発明１８ないし２７は，本願発明１７をさらに技術事項を付加して限定したものであるから，本願発明１７と同様の理由，すなわち本願発明１と同様の理由により，当業者であっても，引用発明と技術事項１ないし４に基づいて容易に発明できたものであるとはいえない。
５．本願発明２８について
　本願発明２８は，本願発明１の「前記第１のデータパスに結合されている第１の端子を有する第２のトランジスタと，前記第２のデータパスおよび前記第２のトランジスタの第２の端子の間に結合されているインバータと，前記第１のデータパスに結合されている第１の端子と前記第２のトランジスタの第３の端子に結合されている第２の端子を有する第３のトランジスタとを備え，前記第３のトランジスタは，前記第２のトランジスタを第１の供給端子に選択的に結合させる第１のデータに応答する」と同一の構成を備えるものであるから，本願発明１と同様の理由により，当業者であっても，引用発明と技術事項１ないし４に基づいて容易に発明できたものであるとはいえない。
６．本願発明２９ないし３５について
　本願発明２９ないし３５は，本願発明２８をさらに技術事項を付加して限定したものであるから，本願発明２８と同様の理由，すなわち本願発明１と同様の理由により，当業者であっても，引用発明と技術事項１ないし４に基づいて容易に発明できたものであるとはいえない。
７．本願発明３６について
　本願発明３６は，本願発明１の「前記第１のデータパスに結合されている第１の端子を有する第２のトランジスタと，前記第２のデータパスおよび前記第２のトランジスタの第２の端子の間に結合されているインバータと，前記第１のデータパスに結合されている第１の端子と前記第２のトランジスタの第３の端子に結合されている第２の端子を有する第３のトランジスタとを備え，前記第３のトランジスタは，前記第２のトランジスタを第１の供給端子に選択的に結合させる第１のデータに応答する」と同一の構成を備えるものであるから，本願発明１と同様の理由により，当業者であっても，引用発明と技術事項１ないし４に基づいて容易に発明できたものであるとはいえない。
８．本願発明３７及び３８について
　本願発明３７及び３８は，本願発明１７をさらに技術事項を付加して限定したものであるから，本願発明３６と同様の理由，すなわち，本願発明１と同様の理由により，当業者であっても，引用発明と技術事項１ないし４に基づいて容易に発明できたものであるとはいえない。
第７　当審拒絶理由についての判断
１．特許法第３６条第６項第１号，第２号について
　平成２９年１月１１日付けの手続補正により，特許請求の範囲の各「トランジスタ」の表記が統一されたことで，本願発明１ないし３８は明確になるとともに，発明の詳細な説明との対応関係も明確となり，当該理由は解消した。
２．特許法第２９条第２項について
　上記「第６」の項のとおり，本願発明１ないし３８は，引用文献１ないし引用文献５に基づいて，当業者が容易に発明することができたものとはいえないから，当該理由は解消した。
第８　原査定についての判断
　上記「第７」の項中の「１．」の項と同様の理由により，理由２（特許法第３６条第６項第１号）及び理由３（特許法第３６条第６項第２号）を維持することはできない。
　また，理由１（特許法第３６条第４項第１号）は，特許請求の範囲と発明の詳細な説明との関係が不明であることに由来するものであるから，当該理由も維持することはできない。
第９　むすび
　以上のとおり，原査定の理由によって，本願を拒絶することはできない。
　他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。