【事件の表示】
　特願２０１５−５０４６５１「フラッシュメモリブロックの適応的なプログラミングまたは消去」拒絶査定不服審判事件〔平成２５年１０月１０日国際公開、ＷＯ２０１３／１５１９１９、平成２７年　４月２７日国内公表、特表２０１５−５１２５５２、請求項の数（１４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２５年４月１日（パリ条約による優先権主張２０１２年４月２日，米国）を国際出願日とする出願であって、平成２７年４月１４日付けで拒絶理由が通知され、平成２７年９月７日付けで意見書が提出されると共に手続補正がされ、平成２７年１０月１６日付けで拒絶査定（以下、「原査定」という）がされ、これに対し、平成２８年２月１２日に拒絶査定不服審判が請求されると共に手続補正がされ、平成２８年３月４日付けで審査官により特許法第１６４条第３項に基づく報告がされたものである。
　
第２　平成２８年２月１２日付けの手続補正（以下、「本件補正」という。）の適否
１．補正の内容
　本件補正後の特許請求の範囲の記載は次のとおりである。（下線は、補正に係り請求人が付与したものである。）
「【請求項１】
　不揮発性メモリのブロックの古さを、前記ブロックに出力される試験電圧パルスの結果に少なくとも基づいて決定することと、
　前記ブロックの前記古さに基づき、
同一パルス列内の複数の
　前記ブロックの少なくとも一部分をプログラ
ムす
し、または、前記ブロックを消去するために、前記ブロックの全体に前記パルスを出力
　方法。
　　【請求項２】
　前記ブロックの前記古さを決定することは、前記試験電圧パルスを前記ブロックに出力することを含む請求項１に記載の方法。
　　【請求項３】
　前記ブロックの前記古さを決定することは、さらに、前記ブロックのセルの閾値電圧を複数の所定電圧と比較することを含む、請求項２に記載の方法。
　　【請求項４】
　前記ブロックの前記古さを決定することは、さらに、前記複数の所定電圧のうちのいずれが、全ての前記閾値電圧以下であるかを決定することを含む、請求項３に記載の方法。
　　【請求項５】
　前記ブロックの前記古さを決定することは、さらに、所定の閾値電圧よりも大きい閾値電圧を有する前記ブロックのセルの数を含むカウント数を決定することを含む、請求項２に記載の方法。
　　【請求項６】
　前記出力することは、前記パルスを生成するように電圧発生器を制御することを含む、
請求項１に記載の方法。
　　【請求項７】
　前記出力することは、前記パルスを含む複数のパルスを出力することを含む、請求項１に記載の方法。
　　【請求項８】
　フラッシュメモリのブロックの内容をプログラムまたは消去するように動作可能なモジュールを備えるシステムであって、
　プロセッサと、
　前記プロセッサと通信するメモリと、を備え、
　前記メモリは、前記プロセッサが、
　　前記ブロックの古さを、前記ブロックに出力される試験電圧パルスの結果に少なくとも基づいて決定し、
　　前記ブロックの前記古さに基づき、
同一パルス列内の複数の
　　前記ブロックの少なくとも一部分をプログラ
ムす
し、または、前記ブロックを消去するために、前記ブロックの全体に前記パルスを出力
　システム。
　　【請求項９】
　前記モジュールはマイクロコントローラを備え、前記マイクロコントローラが前記プロセッサおよび前記メモリを含む、請求項８に記載のシステム。
　　【請求項１０】
　前記メモリは指定された複数のセルを備える、請求項８に記載のシステム。
　　【請求項１１】
　前記プロセッサは、さらに、前記ブロッ
クに
　　【請求項１２】
　前記プロセッサは、さらに、前記ブロックのセルの閾値電圧を、複数の所定電圧と比較するように動作可能である、請求項１０に記載のシステム。
　　【請求項１３】
　方法を実行するために１つ以上のプロセッサによって実行される１つ以上のシーケンスの１つ以上の命令を記憶したコンピュータ可読媒体であって、前記方法は、
　不揮発性メモリのブロックの古さを、前記ブロックに出力される試験電圧パルスの結果に少なくとも基づいて決定することと、
　前記ブロックの前記古さに基づき、
同一パルス列内の複数の
　前記ブロックの少なくとも一部分をプログラ
ムす
し、または、前記ブロックを消去するために、前記ブロックの全体に前記パルスを出力
　コンピュータ可読媒体。
　　【請求項１４】
　前記方法は、前記試験電圧パルスを前記ブロッ
クに
　
（１）補正事項１
　請求項１、８、１３について
　本件補正により、補正前の請求項１、８、１３における「パルスの電圧および数を決定すること」、および、「プログラムまたは消去するために、前記ブロックの少なくとも一部分に前記パルスを出力すること」は、それぞれ「
同一パルス列内の複数の
ムす
し、または、前記ブロックを消去するために、前記ブロックの全体に前記パルスを出力
（２）補正事項２
　請求項１１、１４について
　本件補正により、補正前の請求項１１、１４における「前記ブロックの少なくとも一部分に前記試験電圧パルスを出力する」は、それぞれ「前記ブロッ
クに
　
２．補正の適否
（１）補正事項１について
　本件補正の補正事項１は、請求項１、８、１３に記載した発明を特定するために必要な事項である「パルスの電圧および数を決定すること」について、「
同一パルス列内の複数の
ムす
し、または、前記ブロックを消去するために、前記ブロックの全体に前記パルスを出力
（２）補正事項２
　本件補正の補正事項２は、拒絶の理由における理由２に示す事項に対して、明りょうでない記載の釈明を目的としてされたものであり、特許法第１７条の２第５項第４号の規定に適合する。
　また、補正事項１、２は、特許法第１７条の２第３項、第４項に違反するところはない。
　そこで、本件補正後の前記請求項１、８、１３に記載された発明（以下、請求項１を代表させて「補正発明１」という。）が特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について以下に検討する。
　
（３）刊行物の記載事項
　原査定の拒絶の理由に引用された国際公開第２０１０／１１７８０７号（以下、「刊行物１」という。）には、次の事項が記載されている。（訳は、パテントファミリーである特表２０１２−５２３６４６号公報を参酌した。下線は、参考のため当審が付与した。）
ア．１
「[0013] Techniques are disclosed herein for erasing non-volatile storage devices. In one implementation, the non-volatile storage devices are erased with a trial erase pulse. 
Then, a suitable magnitude for a second erase pulse is determined based on the magnitude of the trial erase pulse and data collected about the threshold voltage distribution after the trial erase
The second erase pulse is then used to erase the memory cells
Soft programming after the second erase may be performed,
If soft programming is performed, the magnitude of the soft programming pulse may be determined based on the trial erase pulse
By limiting the number of erase pulses, time and power are saved
by determining an appropriate magnitude for the second erase pulse, over-erasing is minimized or eliminated
by limiting the number of soft programming pulses, time and power are saved
 
[0014] 
One embodiment includes performing a first erase of a group of non-volatile storage elements with a first erase voltage. After the first erase, the non-volatile storage elements have a threshold voltage distribution. A reference voltage on the threshold voltage distribution is determined. A second erase voltage is determined based on the first erase voltage and the reference voltage
A second erase of the group of non- volatile storage elements is performed with the second erase voltage
 
[0015] 
In one embodiment, a soft program voltage is determined based on the second erase voltage. The soft program voltage is applied to the group of non- volatile storage elements after performing the second erase
　
訳；「【００１３】
　不揮発性記憶装置を消去する手法が本明細書中に開示される。一実施形態では、不揮発性記憶装置は、トライアル消去パルスを使って消去される。
第２の消去パルスの大きさは、トライアル消去パルスの大きさと、トライアル消去後の閾値電圧分布に関して収集されたデータに基づいて、適切に決定することができる
第２の消去パルスは、メモリセル群の消去に使用される
第２の消去後は、ソフト書き込みを実行してもよい
ソフト書き込みを行う場合は、ソフト書き込みパルスの大きさを、トライアル消去パルスに基づいて決定することができる
消去パルスの数を制限することにより、時間及び電力を削減することができる
第２の消去パルスの大きさを適切に決定することにより、過消去の発生を、最小限に抑え、あるいは排除することができる
ソフト書き込みパルスの数を制限して、時間及び電力を節約することができる
【００１４】
　
一実施形態では、第１の消去電圧を使用して、不揮発性記憶素子群に第１の消去を実行する。第１の消去後、不揮発性記憶素子群は、閾値電圧分布を有している。基準電圧は、閾値電圧分布の範囲内で決定する
第２の消去電圧は、第１の消去電圧及び基準電圧に基づいて決定する
第２の消去電圧を使用して、不揮発性記憶素子群に第２の消去を実行する
【００１５】
　
一実施形態では、ソフト書き込み電圧は、第２の消去電圧に基づいて決定することができる。ソフト書き込み電圧は、第２の消去後に不揮発性記憶素子群に印加される
　
ア．２　
「[0053] Figure 4 depicts an exemplary structure of memory cell array 200. In one embodiment, 
the array of memory cells is divided into M blocks of memory cells
the block is the unit of erase
each block contains the minimum number of memory cells that are erased together
Each block is typically divided into a number of pages
訳；「【００５３】
  図４は、メモリセルアレイ２００の例示的な構造を示す。一実施形態においては、
メモリセルのアレイは、メモリセル群のＭ個のブロックに分割される
ブロックは消去の単位である
各ブロックは共に消去される最小数のメモリセルを含む。各ブロックは、通常、複数のページに分割される。ページは書き込みの単位である
　
ア．３　「[0071] Figure 8 depicts one embodiment of a process 800 of erasing memory cells. The process 800 of Figure 8 is one technique for implementing step 706 in Figure 7. In optional step 802, memory cells are programmed to some minimum threshold voltage. As an example, substantially all of the memory cells are programmed to a Vt of at least one volt above the measureable Vt window. The measurable Vt window is the range of Vts that are used to store valid data on the particular memory device. The bottom of the window varies depending upon factors such as whether or not negative Vt sensing is employed. In an implementation that does not use negative sensing of Vts, the beginning of the measurable Vt window is approximately OV. In an implementation that uses negative sensing, the beginning of the measurable Vt window can go almost as negative as to -Vdd. For example, using negative sensing, the beginning of the measurable Vt window is approximately -1.6 V with a Vdd of 2.2V. Negative sensing is performed as follows, in one implementation. The source and the Pwell are held at 1.6 V. The drain is held at 1.6 V + VbI, where VbI is the voltage to which the bit line is pre-charged. As an example, VbI is 0.4 V. In this type of negative sensing, there is no body effect as the source and Pwell are held at the same voltage. In one embodiment, negative Vt sensing is performed by applying a negative voltage to the control gates.  22
…
[0093] 
In optional step 812, a soft program voltage is determined based on the second erase voltage. There exists a correlation between the voltage needed to erase memory cells and the voltage need to program those memory cells as a block is cycled. In some implementations, erase becomes harder and programming becomes easier with more program/erase cycles. Therefore, knowledge of the value of the erase voltage that was required to erase the block to a deep enough level allows the calculation of the correct value of the soft program pulse that can tighten the erase distribution. In one implementation the soft programming voltage is determined based on the following equation:
 
[0094] 
Vsp = Vref - Ve2 * K
Eq. 3
 
[0095] 
In Equation 3, Ve2 is the magnitude of the second erase voltage. The parameter Vref is a reference voltage and K is a constant. Suitable values for Vref and K may be determined based on tests performed on sample devices. In one embodiment, the soft program voltage is determined by applying an equation such as Equation 3
 
[0096] Note that if the soft program pulse is too weak it will not help to tighten the erase distribution and if the soft program pulse is too strong it can program the memory cells out of the erased state and into one or more of the programmed states. However, a soft program pulse with the proper amplitude will tighten the erase distribution. A possible reason for the foregoing is that memory cells with higher coupling ratios are both easier to erase and easier to program than cells with lower coupling ratios. Cells with higher coupling ratios will end up at the lower portion of the erase distribution after an erase pulse. A soft programming pulse with the proper amplitude will nudge the Vts of these cells before the rest of the memory cells start to program, thereby  30
 
tightening the erase distribution. But if the soft programming pulse is too strong, then all the memory cells will start to program, and the tightening effect is lost.」
訳；「【００７１】
　図８は、メモリセル群を消去するためのプロセス８００の一実施形態を示す。図８のプロセス８００は、図７におけるステップ７０６を実施する一つの手法である。ステップ８０２では、任意であるが、メモリセル群に対して、最小閾値電圧まで書き込みを実行する。一例として、実質的にすべてのメモリセルが、測定可能Ｖｔ範囲を１ボルト以上上回るＶｔ（閾値電圧）を有するまで、書き込みを行うことができる。測定可能Ｖｔ範囲は、データを有効に記憶するために使用される閾値電圧Ｖｔの範囲であって、個々のメモリデバイスに特有のものである。測定可能Ｖｔ範囲の下限は、負の閾値電圧Ｖｔの検出が可能か否かのような要因に依存して変化する。負の閾値電圧Ｖｔの検出が不可能な実施形態では、測定可能Ｖｔ範囲の下限は約０Ｖとなる。負の閾値電圧Ｖｔの検出が可能な実施形態では、測定可能Ｖｔ範囲の下限は−Ｖｄｄとほぼ同程度の負の値に達し得る。例えば、負の検出を可能とすれば、測定可能Ｖｔ範囲の下限は、２．２ＶのＶｄｄを用いた場合に約−１．６Ｖとなる。負の検出は、一例ではあるが、以下の通り実行される。ソース及びｐ型ウェルは、１．６Ｖに維持される。ドレインは、１．６Ｖ＋Ｖｂｌに維持され、ここで、Ｖｂｌはビットラインが事前に充電される電圧である。一例として、Ｖｂｌは０．４Ｖである。この種の負の検出では、ソース及びｐ型ウェルが同じ電圧に維持されるので、ボディ効果は存在しない。一実施形態では、負の閾値電圧Ｖｔの検出は、負の電圧を制御ゲートに印加することによって実行される。
…（中略）…
【００９３】
　
ステップ８１２では、任意であるが、ソフト書き込み電圧が第２の消去電圧に基づいて決定される。メモリセル群を消去するために必要な電圧と、これらのメモリセル群に書き込みを行うため必要とされる電圧との間には、ブロックの使用サイクルに応じた相関が存在する。一例ではあるが、書き込み／消去のサイクルが多くなるのにつれて、消去はより困難になり、書き込みはより容易になる。そのことから、ブロックを過消去した消去電圧の値についての知見は、消去分布を緊密化するためのソフト書き込みパルスの値の正確な計算を可能にする。一例ではあるが、ソフト書き込み電圧は、以下の式に基づいて決定される。
【００９４】
【数３】
　
Ｖｓｐ＝Ｖｒｅｆ−Ｖｅ２＊Ｋ
式３
【００９５】
　
式３中、Ｖｅ２は、第２の消去電圧の絶対値である。パラメータＶｒｅｆは、基準電圧であり、Ｋは定数である。Ｖｒｅｆ及びＫの適当な値は、サンプル機で行われたテストに基づいて決定することができる。一実施形態では、ソフト書き込み電圧は、式３のような式を適用することにより決定される。
【００９６】
　なお、ソフト書き込みパルスが非常に弱い場合は、消去分布を緊密化するために役に立たず、ソフト書き込みパルスが非常に強い場合は、消去状態から一つ以上の書き込み状態へメモリセル群に書き込みが実行されてしまう。しかし、適切な大きさをもつソフト書き込みパルスは、消去分布を緊密化することになる。上記について考えられる理由は、高い結合比をもつメモリセル群は、低い結合比をもつセル群よりも、容易に消去及び書き込みを行うことができる、ということである。高い結合比をもつセル群は、消去パルス後に消去分布の下側部分で終わることになる。適切な大きさをもつソフト書き込みパルスは、残りのメモリセルに書き込みを開始する前に、これらのセル群のＶｔを引き上げることになり、よって、消去分布を緊密化する。しかし、ソフト書き込みパルスが非常に強い場合、すべてのメモリセル群は、書き込みを始めることになり、緊密化効果が失われる。」
　
イ．刊行物に記載された発明
（ア）前記ア．１の「一実施形態では、第１の消去電圧を使用して、不揮発性記憶素子群に第１の消去を実行する。第１の消去後、不揮発性記憶素子群は、閾値電圧分布を有している。基準電圧は、閾値電圧分布の範囲内で決定する」との記載、後記（イ）の「第１の消去電圧（トライアル消去パルス）」から、「基準電圧を、第１の消去電圧（トライアル消去パルス）を使用して、不揮発性記憶素子群に第１の消去を実行した後の不揮発性記憶素子群の有している閾値電圧分布の範囲内で決定する」ことをよみとることができる。
　
（イ）前記ア．１の「第２の消去パルスの大きさは、トライアル消去パルスの大きさと、トライアル消去後の閾値電圧分布に関して収集されたデータに基づいて、適切に決定することができる・・・第２の消去電圧は、第１の消去電圧及び基準電圧に基づいて決定する」との記載、図８のステップ８０４に「第１（トライアル）消去」と記載されていることから「トライアル消去」と「第１消去」とは別名とみれる点、および前記（ア）での言及とから、「前記基準電圧と第１の消去電圧（トライアル消去パルス）に基づいて第２の消去電圧を決定する」ことをよみとることができる。
　
（ウ）前記ア．１の「第２の消去パルスは、メモリセル群の消去に使用される・・・第２の消去後は、ソフト書き込みを実行してもよい・・・ソフト書き込みを行う場合は、ソフト書き込みパルスの大きさを、トライアル消去パルスに基づいて決定することができる・・・消去パルスの数を制限することにより、時間及び電力を削減することができる・・・ソフト書き込みパルスの数を制限して、時間及び電力を節約することができる・・・第２の消去電圧を使用して、不揮発性記憶素子群に第２の消去を実行する・・・一実施形態では、ソフト書き込み電圧は、第２の消去電圧に基づいて決定することができる。ソフト書き込み電圧は、第２の消去後に不揮発性記憶素子群に印加される」との記載において、消去に係る部分と、書き込みに係る部分を区分けすることにより、前記ア．１の記載から「第２の消去パルスは、メモリセル群の消去に使用され、消去パルスの数を制限することにより、時間及び電力を削減することができ、第２の消去電圧を使用して、不揮発性記憶素子群に第２の消去を実行することができ、第２の消去後は、ソフト書き込みを実行してもよく、ソフト書き込みを行う場合は、ソフト書き込みパルスの大きさを、トライアル消去パルスに基づいて決定することができ、ソフト書き込みパルスの数を制限して、時間及び電力を節約することができ、一実施形態では、ソフト書き込み電圧は、第２の消去電圧に基づいて決定することができ、ソフト書き込み電圧は、第２の消去後に不揮発性記憶素子群に印加される」ことをよみとることができる。
　
（エ）前記ア．２の「メモリセルのアレイは、メモリセル群のＭ個のブロックに分割される・・・ブロックは消去の単位である・・・各ブロックは共に消去される最小数のメモリセルを含む。各ブロックは、通常、複数のページに分割される。ページは書き込みの単位である」との記載から、「ブロックは消去の単位であり、各ブロックは、複数のページに分割され、ページは書き込みの単位である」ことをよみとることができる。
　
（ア）〜（エ）によれば、前記ア．１の「消去パルスの数を制限することにより、時間及び電力を削減することができ、・・・第２の消去パルスの大きさを適切に決定することにより、過消去の発生を、最小限に抑え、あるいは排除することができ、・・・ソフト書き込みパルスの数を制限して、時間及び電力を節約することができる」との記載からよみとれる「時間及び電力を削減ないし節約することができ、過消去の発生を最小限に抑える」ことを目的とした次の発明（以下、「引用発明」という。）が示されている。
　
「基準電圧を、第１の消去電圧（トライアル消去パルス）を使用して、不揮発性記憶素子群に第１の消去を実行した後の不揮発性記憶素子群の有している閾値電圧分布の範囲内で決定することと、
　前記基準電圧と第１の消去電圧（トライアル消去パルス）に基づいて第２の消去電圧を決定することと、
　第２の消去パルスは、メモリセル群の消去に使用され、消去パルスの数を制限することにより、時間及び電力を削減することができ、第２の消去電圧を使用して、不揮発性記憶素子群に第２の消去を実行することができ、第２の消去後は、ソフト書き込みを実行してもよく、ソフト書き込みを行う場合は、ソフト書き込みパルスの大きさを、トライアル消去パルスに基づいて決定することができ、ソフト書き込みパルスの数を制限して、時間及び電力を節約することができ、一実施形態では、ソフト書き込み電圧は、第２の消去電圧に基づいて決定することができ、ソフト書き込み電圧は、第２の消去後に不揮発性記憶素子群に印加されることと、
　ブロックは消去の単位であり、各ブロックは、複数のページに分割され、ページは書き込みの単位であることと、を含む、
　方法。」
　
（４）対比
　本件補正後の請求項１に係る発明を、以下「補正発明１」という。　
　補正発明１と引用発明とを対比する。
（４．１）引用発明の「第１の消去電圧（トライアル消去パルス）」は補正発明１の「試験電圧パルス」に相当し、引用発明の「第１の消去を実行」する「不揮発性記憶素子群」は、「ブロックは消去の単位」であることから、補正発明１の「不揮発性メモリのブロック」に相当し、引用発明の「閾値電圧分布」は、「第１の消去を実行した」結果のものであるといえる。また、引用発明の「基準電圧」は電圧の尺度のものであり、補正発明１の「古さ」も古さにおける尺度とみれる。してみれば、引用発明の「基準電圧を、第１の消去電圧（トライアル消去パルス）を使用して、不揮発性記憶素子群に第１の消去を実行した後の不揮発性記憶素子群の有している閾値電圧分布の範囲内で決定すること」と補正発明１の「不揮発性メモリのブロックの古さを、前記ブロックに出力される試験電圧パルスの結果に少なくとも基づいて決定すること」とは、「不揮発性メモリのブロックの尺度を、前記ブロックに出力される試験電圧パルスの結果に少なくとも基づいて決定すること」で共通する。
　
（４．２）引用発明の「前記基準電圧と第１の消去電圧（トライアル消去パルス）に基づいて第２の消去電圧を決定すること」および「第２の消去パルスは、・・・消去パルスの数を制限する・・・第２の消去電圧を使用」することにおいて、当該「消去パルスの数」は補正発明１の「同一パルス列内の複数のパルスの数」に相当する。してみれば、引用発明の前記事項と補正発明１の「前記ブロックの前記古さに基づき、同一パルス列内の複数のパルスの電圧および数を決定すること」とは、後記のように「電圧および」の点で相違するものの、「前記ブロックの前記尺度に基づき、同一パルス列内の複数のパルスの数を決定すること」で共通する。
　
（４．３）引用発明の「ソフト書き込みを行う場合は、ソフト書き込みパルスの大きさを、トライアル消去パルスに基づいて決定することができ、ソフト書き込みパルスの数を制限して、時間及び電力を節約することができ、・・・ソフト書き込み電圧は、第２の消去後に不揮発性記憶素子群に印加されること」および「各ブロックは、複数のページに分割され、ページは書き込みの単位であること」とにおいて、当該「書き込み」は「プログラムする」ことであり、当該書き込みの単位である「ページ」は「ブロック」を複数分割したそのブロックの「少なくとも一部分」であることを意味することから、引用発明の前記事項と補正発明１の「前記ブロックの少なくとも一部分をプログラムするために、前記ブロックの少なくとも一部分に前記パルスを出力し」とに実質的な差異はない。また、引用発明の「第２の消去パルスは、メモリセル群の消去に使用され、消去パルスの数を制限することにより、時間及び電力を削減することができ、第２の消去電圧を使用して、不揮発性記憶素子群に第２の消去を実行することができ」および「ブロックは消去の単位であり」において、「消去パルス」は消去の単位に使用（出力）され、当該「消去の単位」である「ブロック」は「ブロックの全体」が消去の単位であることは自明である。この点をふまえれば、引用発明の前記事項と補正発明１の「前記ブロックを消去するために、前記ブロックの全体に前記パルスを出力すること」とに実質的な差異はない。
　
　前記（４．１）−（４．３）の対比によれば、補正発明１と引用発明は、次の点で一致し、そして相違する。
　
〈一致点〉
「不揮発性メモリのブロックの尺度を、前記ブロックに出力される試験電圧パルスの結果に少なくとも基づいて決定することと、
　前記ブロックの前記尺度に基づき、同一パルス列内の複数のパルスの数を決定することと、
　前記ブロックの少なくとも一部分をプログラムするために、前記ブロックの少なくとも一部分に前記パルスを出力し、または、前記ブロックを消去するために、前記ブロックの全体に前記パルスを出力することと、を含む、
　方法。」
　
〈相違点１〉
　ブロックに出力される試験電圧パルスの結果に少なくとも基づいて決定する「尺度」が、補正発明１はブロックの「古さ」であるのに対し、引用発明は「基準電圧」である点。
　
〈相違点２〉
　ブロックの尺度に基づき、同一パルス列内の複数のパルスの数を決定することに関し、補正発明１はブロックの「古さ」に基づき、同一パルス列内の複数のパルスの「電圧および」数を決定するのに対し、引用発明は「基準電圧」に基づき、同一パルス列内の複数のパルスの数を決定する点。
　
（５）判断
〈相違点２〉における同一パルス列内の複数のパルスの「電圧および」数を決定する点について
　同一パルス列内の複数のパルスの「電圧および」数を決定することは本願出願前の慣用技術である（必要なら、特開２００６−３３８８６３号【要約】及び図２参照）。そして、当該慣用技術は、不揮発性メモリにおけるプログラミング／消去に係るものであり、引用発明と共通する技術分野におけるものである。
　してみれば、引用発明において、ブロックの尺度に基づき、同一パルス列内の複数のパルスの数を決定することに関し、同一パルス列内の複数のパルスの「電圧および」数を決定するとなすことは慣用技術を参酌することにより当業者が適宜になし得ることである。
〈相違点１〉及び〈相違点２〉におけるブロックの「古さ」の点について
　引用発明の「基準電圧」に関し、段落【００９３】〜【００９５】には、「ステップ８１２では、任意であるが、ソフト書き込み電圧が第２の消去電圧に基づいて決定される。メモリセル群を消去するために必要な電圧と、これらのメモリセル群に書き込みを行うため必要とされる電圧との間には、ブロックの使用サイクルに応じた相関が存在する。一例ではあるが、書き込み／消去のサイクルが多くなるのにつれて、消去はより困難になり、書き込みはより容易になる。そのことから、ブロックを過消去した消去電圧の値についての知見は、消去分布を緊密化するためのソフト書き込みパルスの値の正確な計算を可能にする。一例ではあるが、ソフト書き込み電圧は、以下の式に基づいて決定される。・・・【数３】Ｖｓｐ＝Ｖｒｅｆ−Ｖｅ２＊Ｋ　式３・・・式３中、Ｖｅ２は、第２の消去電圧の絶対値である。パラメータＶｒｅｆは、基準電圧であり、Ｋは定数である。Ｖｒｅｆ及びＫの適当な値は、サンプル機で行われたテストに基づいて決定することができる。一実施形態では、ソフト書き込み電圧は、式３のような式を適用することにより決定される」と記載されているものの、前記「基準電圧」が「古さ」の尺度であることは記載されておらず、示唆されるものでもない。
　また、他の文献等にも、ブロックに出力される試験電圧パルスの結果に少なくとも基づいて決定する「尺度」が、「古さ」であることを見いだすことはできない。
　したがって、補正発明１は、引用発明に基づいて、当業者が容易に発明をすることができたとはいえない。
　
　また、本件補正後の請求項１を直接的、間接的に引用する請求項２〜請求項７に係る発明についても同様のことがいえる。
　また、補正後請求項８、１３に係る発明は、カテゴリが「システム」「コンピュータ可読媒体」に係る発明に係るが、補正発明１と同様の構成を有しており、補正発明１に関して言及したことと同様のことがいえるとともに、補正後請求項８を直接的、間接的に引用する請求項９〜請求項１２に係る発明、補正後請求項１３を引用する請求項１４に係る発明についても同様のことがいえる。
　
　よって、本件補正の補正事項１は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合する。
　
３．むすび
　本件補正は、特許法第１７条の２第３項ないし第６項の規定に適合する。
第３　本願発明
　本件補正は上記のとおり、特許法第１７条の２第３項ないし第６項の規定に適合するから、本願の請求項１〜１４に係る発明は、本件補正により補正された特許請求の範囲の請求項１〜１４に記載された事項により特定されるとおりのものである。
　そして、本願請求項１〜１４に係る発明は、上記第２の２．のとおり、当業者が引用発明に基づいて容易に発明をすることができたものではない。
　
　したがって、本願については、原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
　また、他に本願を拒絶すべき理由を発見しない。 
　よって、結論のとおり審決する。