(57)【要約】  可変減衰システムは、複数の入力を有する減衰器に信号を連続的に方向づけるステアリング・コアを備える。離散コンポーネントから構築された減衰器を有する実施形態は、減衰器の個々の入力間で信号を連続的に補間する。離散入力間での連続的な補間は、連続構造を有する減衰器とともに用いることもできる。完全集積型の実施形態では、連続型減衰器に沿ってキャリア・ドメインを移動させることによって、入力の連続的な方向づけを実現する。別の出力段は、適応バイアス処理を利用して、不必要な電流消費を低減する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
複数の入力を有する減衰器と、
前記減衰器の前記複数の入力に信号を連続的に方向づけるように構築され配置されたステアリング・コアとを備える、可変減衰システム。
【請求項２】
前記減衰器の前記複数の入力は離散的な入力を含み、
前記ステアリング・コアは、前記離散入力間で前記信号を連続的に補間するように構築され配置される、請求項１に記載のシステム。
【請求項３】
前記減衰器の前記複数の入力は連続的な入力を含み、
前記ステアリング・コアは、前記連続入力に沿って前記信号を方向づけるように構築され配置される、請求項１に記載のシステム。
【請求項４】
前記減衰器の前記複数の入力は連続的な入力を含み、
前記ステアリング・コアは、前記連続入力のポイント間で前記信号を連続的に補間するように構築され配置される、請求項１に記載のシステム。
【請求項５】
前記減衰器は離散構造を含む、請求項１に記載のシステム。
【請求項６】
前記減衰器は連続構造を含む、請求項１に記載のシステム。
【請求項７】
前記ステアリング・コアは離散構造を含む、請求項１に記載のシステム。
【請求項８】
前記ステアリング・コアは連続構造を含む、請求項１に記載のシステム。
【請求項９】
前記減衰器は離散構造を含み、前記ステアリング・コアは離散構造を含む、請求項１に記載のシステム。
【請求項１０】
前記減衰器は連続構造を含み、前記ステアリング・コアは離散構造を含む、請求項１に記載のシステム。
【請求項１１】
前記減衰器は連続構造を含み、前記ステアリング・コアは連続構造を含む、請求項１に記載のシステム。
【請求項１２】
前記減衰器は離散構造を含み、
前記ステアリング・コアは、前記複数の入力間で前記信号を連続的に補間するように構築され配置される、請求項１に記載のシステム。
【請求項１３】
前記減衰器は連続構造を含み、
前記ステアリング・コアは、前記複数の入力間で前記信号を連続的に補間するように構築され配置される、請求項１に記載のシステム。
【請求項１４】
複数の入力を有する第２の減衰器と、
前記第２減衰器の前記複数の入力に第２の信号を連続的に方向づけるように構築され配置された第２のステアリング・コアとをさらに備える、請求項１に記載のシステム。
【請求項１５】
減衰器の複数の入力に信号を連続的に方向づけることを含む、信号を減衰させる方法。
【請求項１６】
前記減衰器の複数の入力に前記信号を連続的に方向づけることは、前記減衰器の離散入力間で前記信号を連続的に補間することを含む、請求項１５に記載の方法。
【請求項１７】
前記減衰器の複数の入力に前記信号を連続的に方向づけることは、前記減衰器の連続入力に沿って前記信号を方向づけることを含む、請求項１５に記載の方法。
【請求項１８】
前記減衰器の複数の入力に前記信号を連続的に方向づけることは、前記減衰器の連続入力に沿った離散ポイント間で前記信号を連続的に補間することを含む、請求項１５に記載の方法。
【請求項１９】
前記減衰器の連続入力に沿って前記信号を方向づけることは、
前記連続入力のところでキャリア・ドメインを生成することと、
前記連続入力に沿って前記キャリア・ドメインを移動させることとを含む、請求項１７に記載の方法。
【請求項２０】
信号を減衰させる手段と、
前記減衰手段の複数の入力に前記信号を連続的に方向づける手段とを備える、可変減衰システム。
【請求項２１】
前記信号を連続的に方向づける前記手段は、前記減衰器の離散入力間で前記信号を連続的に補間する手段を備える、請求項２０に記載のシステム。
【請求項２２】
前記信号を連続的に方向づける前記手段は、前記減衰器の連続入力に沿って前記信号を方向づける手段を備える、請求項２０に記載のシステム。
【請求項２３】
前記信号を連続的に方向づける前記手段は、前記減衰器の連続入力のポイント間で前記信号を連続的に補間する手段を備える、請求項２０に記載のシステム。
【請求項２４】
第２の信号を減衰させる第２の手段と、
前記第２減衰手段の複数の入力に前記第２信号を連続的に方向づける第２の手段とをさらに備える、請求項２０に記載のシステム。
【請求項２５】
電圧信号を電流信号に変換するように構築され配置された入力段と、
複数の入力を有する減衰器と、
前記減衰器の前記複数の入力に前記電流信号を連続的に方向づけるように構築され配置されたステアリング・コアとを備える、可変利得増幅器。
【請求項２６】
前記減衰器の前記複数の入力は離散的な入力を含み、
前記ステアリング・コアは、前記離散入力間で前記電流信号を連続的に補間するように構築され配置される、請求項２５に記載の増幅器。
【請求項２７】
前記減衰器の前記複数の入力は連続的な入力を含み、
前記ステアリング・コアは、前記連続入力に沿って前記電流信号を方向づけるように構築され配置される、請求項２５に記載の増幅器。
【請求項２８】
前記減衰器の前記複数の入力は連続的な入力を含み、
前記ステアリング・コアは、前記連続入力のポイント間で前記電流信号を連続的に補間するように構築され配置される、請求項２５に記載の増幅器。
【請求項２９】
前記減衰器の出力に結合された出力段をさらに備える、請求項２５に記載の増幅器。
【請求項３０】
前記電流信号は差動信号を含み、
前記減衰器は２つの減衰器部分を備え、
前記ステアリング・コアは２つのステアリング・コア部分を備える、請求項２５に記載の増幅器。
【請求項３１】
入力信号を受け取るように配置された第１縁部および前記第１縁部の反対側の第２縁部を有する抵抗性層と、
前記抵抗性層の両端に配置された第１および第２の終端接点と、
前記抵抗性層の前記第２縁部に沿って配設された接地接点とを備える、減衰器。
【請求項３２】
前記抵抗性層は半導体材料を含む、請求項３１に記載の減衰器。
【請求項３３】
前記半導体材料は、半導体デバイス内の埋込層を含む、請求項３２に記載の減衰器。
【請求項３４】
前記抵抗性層は、端部間で約７４単位の長さを有し、縁部間で約１２単位の幅を有する、請求項３１に記載の減衰器。
【請求項３５】
複数の入力を有する減衰器回路網と、
一連の補間信号に応答して前記減衰器回路網の前記複数の入力間で入力信号を連続的に補間するように配置された一連のステアリング・トランジスタと、
制御信号に応答して前記補間信号を生成するように構築され配置された補間器とを備える、可変減衰システム。
【請求項３６】
前記減衰器回路網は、抵抗ラダー回路網を含む、請求項３５に記載のシステム。
【請求項３７】
前記抵抗ラダー回路網は、Ｒ２Ｒ回路網を含む、請求項３６に記載のシステム。
【請求項３８】
前記複数のトランジスタは、複数のカスコード・トランジスタを含む、請求項３５に記載のシステム。
【請求項３９】
前記カスコード・トランジスタはそれぞれ、前記減衰器の前記複数の入力の対応する入力に結合された第１端子と、コモン・ノードに結合された第２端子と、補間信号を受け取るように結合された第３端子とを有する、請求項３８に記載のシステム。
【請求項４０】
前記補間器は、一連の部分切替電流を生成するように配置されたトランジスタの階層を含み、前記一連のステアリング・トランジスタは、前記部分切替電流を空間的に増幅するように構成される、請求項３５に記載のシステム。
【請求項４１】
前記ステアリング・コアに結合された入力段をさらに備える、請求項３５に記載のシステム。
【請求項４２】
前記入力段はトランスコンダクタンス段を含む、請求項４１に記載のシステム。
【請求項４３】
前記減衰器に結合された出力段をさらに含む、請求項３５に記載のシステム。
【請求項４４】
前記出力段はトランスインピーダンス段を含む、請求項４３に記載のシステム。
【請求項４５】
複数の入力を有する第２の減衰器回路網と、
前記一連の補間信号に応答して前記第２減衰器回路網の前記複数の入力間で第２の入力信号を連続的に補間するように配置された第２の一連のステアリング・トランジスタとをさらに備える、請求項３５に記載のシステム。
【請求項４６】
入力周辺部を有する連続型減衰器と、
前記減衰器の前記入力周辺部に沿って配設された一連のステアリング・トランジスタとを備える、可変減衰システム。
【請求項４７】
前記一連のステアリング・トランジスタは、一連の補間信号に応答して前記減衰器回路網の前記入力周辺部に沿った複数のポイント間で入力信号を連続的に補間するように配置される、請求項４６に記載のシステム。
【請求項４８】
前記一連のステアリング・トランジスタに結合され、制御信号に応答して前記補間信号を生成するように構築され配置された補間器をさらに備える、請求項４６に記載のシステム。
【請求項４９】
前記連続型減衰器は、半導体材料の埋込層として製作される、請求項４６に記載のシステム。
【請求項５０】
前記一連のステアリング・トランジスタは、前記埋込層の上部に製作される、請求項４９に記載のシステム。
【請求項５１】
前記ステアリング・トランジスタは、バイポーラ接合トランジスタを含み、
前記埋込層は、前記ステアリング・トランジスタのサブ・コレクタとして機能する、請求項５０に記載のシステム。
【請求項５２】
前記減衰器およびステアリング・トランジスタは、単一分離トレンチ内に製作される、請求項４６に記載のシステム。
【請求項５３】
前記入力周辺部は、前記減衰器の第１縁部を含み、前記減衰器は、
前記第１縁部の反対側に第２縁部を有する抵抗性層と、
前記抵抗性層の両端に配置された第１および第２の終端接点と、
前記抵抗性層の前記第２縁部に沿って配設された接地接点とを備える、請求項４６に記載のシステム。
【請求項５４】
入力周辺部を有する第２の連続型減衰器と、
前記第２減衰器の前記入力周辺部に沿って配設された第２の一連のステアリング・トランジスタとをさらに備える、請求項４６に記載のシステム。
【請求項５５】
前記減衰器は、半導体材料の埋込層を含み、
前記第１および第２の一連のステアリング・トランジスタは、前記埋込層の両縁部に沿って配設される、請求項５４に記載のシステム。
【請求項５６】
前記埋込層の中心線に沿って配設された接地接点をさらに備える、請求項５５に記載のシステム。
【請求項５７】
入力周辺部を有する連続型減衰器と、
前記入力周辺部に沿った移動可能な場所で、前記減衰器に信号電流を結合するように構築され配置されたステアリング・コアとを備える、可変減衰システム。
【請求項５８】
前記移動可能な場所は、キャリア・ドメインの重心を含む、請求項５７に記載のシステム。
【請求項５９】
前記ステアリング・コアは、前記減衰器の前記入力周辺部のところでキャリア・ドメインを生成するように構築され配置された分布トランジスタを含む、請求項５７に記載のシステム。
【請求項６０】
前記減衰器は、第１の極性の第１の半導体領域を含み、
前記ステアリング・コアは、前記第１領域に隣接し、かつ、前記減衰器の前記入力周辺部に沿って配設された第２の極性の第２の半導体領域を有する分布トランジスタを含む、請求項５７に記載のシステム。
【請求項６１】
前記分布トランジスタは、前記第２領域に隣接し、かつ、前記減衰器の前記入力周辺部に沿って配設された前記第１極性の第３の半導体領域をさらに含む、請求項６０に記載のシステム。
【請求項６２】
前記第１、第２、および第３の半導体領域は、それぞれバイポーラ接合トランジスタのコレクタ、ベース、およびエミッタを形成する、請求項６１に記載のシステム。
【請求項６３】
前記第２半導体領域は、両端に配置されたベース接点を有する、請求項６２に記載のシステム。
【請求項６４】
前記トランジスタの前記ベースに連続電流シートを提供するように配置された分布電流源をさらに備える、請求項６２に記載のシステム。
【請求項６５】
前記分布電流源は、分布ＭＯＳトランジスタを含む、請求項６４に記載のシステム。
【請求項６６】
前記第２半導体領域は、前記ＭＯＳトランジスタのドレインとして機能する、請求項６５に記載のシステム。
【請求項６７】
前記入力周辺部は、前記減衰器の第１の縁部を含み、前記減衰器は、
前記第１縁部の反対側に第２の縁部を有する抵抗性層と、
前記抵抗性層の両端に配置された第１および第２の終端接点と、
前記抵抗性層の前記第２縁部に沿って配設された接地接点とを備える、請求項５７に記載のシステム。
【請求項６８】
入力周辺部を有する第２の連続型減衰器と、
前記第２減衰器の前記入力周辺部に沿った移動可能な場所で、前記第２減衰器に第２の信号電流を結合するように構築され配置された第２のステアリング・コアとをさらに備える、請求項５７に記載のシステム。
【請求項６９】
前記ステアリング・コアは、
中心線からそれぞれ反対方向に流れる２つの電流シートを生成するように構築され配置された２つの分布電流源と、
前記分布電流源の両側に配置された２つの分布バイポーラ接合トランジスタとを備え、前記各分布バイポーラ接合トランジスタのベースは、前記分布電流源の対応するほうから前記電流シートを受け取るように構成される、請求項６８に記載のシステム。
【請求項７０】
前記減衰器は、前記中心線の両側に配置され、前記分布バイポーラ接合トランジスタの対応するほうに結合される、請求項６９に記載のシステム。
【請求項７１】
前記減衰器およびステアリング・コアは、
中心線に沿って配置されたソース領域と、
前記中心線の両側に、前記ソース領域に隣接して配置された２つのゲート領域と、
前記中心線の両側に、前記ゲート領域のそれぞれ対応するほうに隣接して配置された２つのドレイン／ベース領域と、
前記中心線の両側に、前記ドレイン／ベース領域のそれぞれ対応するほうに隣接して配置された２つのエミッタ領域と、
前記中心線の両側に、前記ドレイン／ベース領域のそれぞれ対応するほうに隣接して配置された２つの減衰器領域とを含む、請求項６８に記載のシステム。
【請求項７２】
前記減衰器およびステアリング・コアは、単一分離トレンチ内に製作される、請求項５７に記載のシステム。
【請求項７３】
増幅器であって、
前段と、
前記前段に結合され、前記前段からの入力信号に応答して出力信号を生成するように構築され配置された出力段とを備え、前記出力段はバイアス電流を有し、前記増幅器はさらに、
前記出力段に結合され、前記入力信号の振幅に応答して前記バイアス電流を制御するように構築され配置された適応バイアス制御回路を備える、増幅器。
【請求項７４】
バイアス電流を有する出力段を動作させる方法であって、前記出力段に印加される入力信号の振幅に応答して前記バイアス電流を適応制御することを含む、方法。
【請求項７５】
増幅器であって、
前段と、
前記前段に結合され、前記前段からの入力信号に応答して出力信号を生成するように構築され配置された出力段とを備え、前記出力段はバイアス電流を有し、前記増幅器はさらに、
前記入力信号の振幅に応答して前記バイアス電流を適応制御する手段を備える、増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００３年７月７日出願の「Ｖａｒｉａｂｌｅ  Ａｔｔｅｎｕａｔｉｏｎ  Ｓｙｓｔｅｍ  Ｈａｖｉｎｇ  Ｃｏｎｔｉｎｕｏｕｓ  Ｉｎｐｕｔ  Ｓｔｅｅｒｉｎｇ」という名称の米国仮出願第６０／４８５，６８３号の優先権を主張する。この出願を参照により組み込む。
【背景技術】
【０００２】
図１に、連続補間減衰器に基づく先行技術の可変利得増幅器（ＶＧＡ）を示す。図１の回路は、減衰器回路網１００、一連のトランスコンダクタンス（ｇｍ）段１０２、補間器１０４、主増幅器１０６、および関連する支持回路を含む。この減衰器は、入力信号ＶＩＮを受け取り、１列に並んだ出力タップ・ポイントのところで、一連の累進的に減衰された信号を生成する。各ｇｍ段は、これらのタップ・ポイントの１つに結合されて、これらの減衰信号の１つを受け取る。これらのｇｍ段からの出力は、全体出力信号がすべてのｇｍ段からの出力信号の和になるように合わせて接続され、主増幅器に提供される。
【０００３】
補間器は、制御信号ＶＣＴＲＬに応答して、これらのｇｍ段に一連の補間信号Ｉ１．．．Ｉ８としてバイアス電流ＩＥを方向づける。最大利得が選択されると、バイアス電流ＩＥはすべて、減衰器の入力端に最も近いｇｍ段に方向づけられる。したがって、第１のｇｍ段が活動状態になり、残りのｇｍ段は実質的にオフになる。利得を減少させると、補間器は、減衰器の入力端からより離れたｇｍ段にバイアス電流を方向づけ、それによって、入力信号を累進的に減衰させたものを受け取るｇｍ段が選択される。これらのｇｍ段は順次、補間信号の１つは徐々に増加し、隣の補間信号は徐々に減少する仕方で連続的に使用可能になり、使用不可になる。
【０００４】
図１に示すＶＧＡは一般に、変化する入力信号に対処するためのものである。すなわち、応用分野は典型的には、入力が極めて広い範囲の振幅を有することがあり、かつ、システムが何らかの一定値に正規化された出力を必要とする状況である。例えば、最大能力のアナログ−デジタル・コンバータがそうであろう。可変利得増幅器設計の特殊な分野では、このような構造は、「ＩＶＧＡ」と呼ばれている。これは、この素子の入力のところで存在する広い範囲の信号振幅に対処する機能を有するＶＧＡを意味する。一方、本質的に一定の入力振幅を受け入れ、振幅が大きく変化する出力信号を提供するように特に設計された構造を「ＯＶＧＡ」と呼ぶ。
【０００５】
補間減衰器を有する可変利得増幅器で使用する補間器のいくつかの例が、米国特許第５６４，４３１号および第５，０７７，５４１号に開示されている。いずれも、本出願と共通の発明者によるものである。補間器の別の例が、やはり本出願と同じ発明者による米国特許第５，４３２，４７８号に開示されている。
【発明を実施するための最良の形態】
【０００６】
可変減衰システム
本特許出願の斬新な原理の一部は、連続的に入力を方向づける可変減衰システムに関するものである。これらの原理は、数多くの実施形態で実現し得るが、以下では好ましい実施形態を説明する。例えば、連続的な入力の方向づけは、離散コンポーネントで構築された減衰器の個々の入力間で信号を連続的に補間することによって実現し得る。あるいは、連続的な入力の方向づけは、連続構造を有する減衰器における異なるポイントに信号を連続的に方向づけることによって実現し得る。別の可能性は、連続減衰器を使用するが、その後で、減衰器における離散ポイント間で入力信号を補間することである。
【０００７】
本明細書で説明する可変減衰システムは概ね、ＯＶＧＡ、すなわち、本質的に一定の入力振幅を受け入れ、振幅が大きく変化する出力信号を提供する可変利得増幅器で使用するためのものであるが、これに限定されるものではない。ＩＶＧＡまたはＯＶＧＡの機能に基本的なＶＧＡの原理の多くを適合させることができるが、性能要求を満足することが特に難しい実施形態の細部の許容範囲は極めて狭い。そのため、本明細書で説明する可変減衰システムおよびＯＶＧＡは、同じ発明者によって開発されたＩＶＧＡ（例えば、米国特許第５０７７５４１号、第５６８４４３１号、第６４２９７２０号など）に見られるいくつかの共通な特徴を共有しているように見えることがあるが、これらの間の差は、高性能の状況では極めて重要である。
【０００８】
図２に、本特許出願の斬新な原理に従って構築された可変減衰システムの第１実施形態を示す。図２に示すシステムは、複数の入力を有する減衰器１０と、この減衰器の複数の入力に信号ＩＮ１を連続的に方向づけるように構築され配置されたステアリング・コア（steering core）１２とを含む。この連続的な方向づけ動作を、この減衰器の異なる入力間を移動するように示す矢印１４で表す。減衰器からの出力信号ＯＵＴ１は、入力信号ＩＮ１が減衰されたものである。減衰量は、この信号を減衰器に方向づけるポイントによって決まる。
【０００９】
本明細書では、減衰という用語は、信号の振幅または強度の減少だけでなく、その増加も指すことがある。例えば、上記で説明したステアリング・コアは、入力信号を減衰器に方向づける前に、この入力信号を増幅するように実施し得る。そのため、減衰器に沿ってどこに信号が方向づけられるかによっては、出力信号の振幅または強度は実際に、入力信号の振幅または強度よりも大きいことがある。
【００１０】
同様に、本明細書では、利得という用語は、信号の振幅または強度の増加だけでなく、その減少も指すことがある。例えば、出力強度と入力強度の比として利得を表す場合、入力強度よりも出力強度が小さいシステムの利得は、１よりも小さいと言える。
【００１１】
図３に、本特許出願の斬新な原理による可変減衰システムの完全差動型の実施形態を示す。入力信号ＩＮ１ＡおよびＩＮ１Ｂは、ステアリング・コア１２Ａおよび１２Ｂに印加され、ステアリング・コア１２Ａおよび１２Ｂは、これらの信号を減衰器１０Ａおよび１０Ｂに方向づける。出力信号ＯＵＴ１ＡおよびＯＵＴ１Ｂの減衰量は、これらの信号がこれらの減衰器に方向づけられる場所によって決まる。図３の差動型バージョンでは、ステアリング・コア１２Ａおよび１２Ｂは、２つの別々のステアリング・コア、または、同じコアを２つに分けたものとみなし得る。同様に、これらの減衰器ならびに入力信号および出力信号はそれぞれ、別々の実体、または全体を２つに分けたものとみなし得る。
【００１２】
図２および図３に関して上記で説明した可変減衰システムの利点は、例えばデジタル−アナログ・コンバータ（ＤＡＣ）またはモジュレータからのフル・スケール出力など一定振幅の入力信号に応答して、広い範囲で変化する出力信号が提供されるようにこれらのシステムを簡単に構成し得ることである。すなわち、このシステムは、ＯＶＧＡとして動作し得る。
【００１３】
図４に、本特許出願の斬新な原理の一部に従って構築された可変利得増幅器（ＶＧＡ）の詳細な実施形態を示す。図４の回路は、減衰器が離散的な入力を有し、ステアリング・コアが、これら離散入力間で連続的に補間する完全差動増幅器である。
【００１４】
差動電圧ＶＩＮＡ、ＶＩＮＢとして線形トランスコンダクタンス入力段１６に印加される入力信号から、図４の回路の構造および動作の説明を始める。この入力段は、入力電圧を、コモン・エミッタ・ノードＣＥＡおよびＣＥＢにそれぞれ印加される差動電流ＩＩＮＡ、ＩＩＮＢに変換する。２つの一連のステアリング・トランジスタ、この場合には、制御型カスコード・トランジスタＱＡ１、ＱＡ２、．．．ＱＡｎ（「ＱＡ」トランジスタ）およびＱＢ１、ＱＢ２、．．．ＱＢｎ（「ＱＢ」トランジスタ）をそれぞれ対で配置して、２つのステアリング・コア１２Ａおよび１２Ｂを形成する。
【００１５】
各ＱＡトランジスタのエミッタは、コモン・エミッタ・ノードＣＥＡのところで合わせて接続され、各ＱＢトランジスタのエミッタは、コモン・エミッタ・ノードＣＥＢのところで合わせて接続される。トランジスタＱＡ１、ＱＡ２、．．．ＱＡｎの各コレクタは、減衰器入力Ａ１、Ａ２、．．．Ａｎの対応する入力の１つに接続される。同様に、ＱＢ１、ＱＢ２、．．．ＱＢｎの各コレクタは、減衰器入力Ｂ１、Ｂ２、．．．Ｂｎの対応する入力の１つに接続される。
【００１６】
補間器１８は、利得制御信号ＶＣＴＲＬに応答する一連の補間信号Ｖ１、Ｖ２、．．．Ｖｎを生成する。各カスコード・トランジスタ対ＱＡ−ＱＢのベースは、これらの補間信号の対応するものの１つを受け取るように合わせて接続される。この実施形態では、これらの補間信号は電圧モード信号である。
【００１７】
減衰器１０Ａおよび１０Ｂは、各ラダーの一方の側に沿ったＡ１、Ａ２、．．．ＡｎおよびＢ１、Ｂ２、．．．Ｂｎのところに入力タップを有する抵抗ラダー回路網として実施される。これらのラダーの反対側は、固定電圧ＶＢＩＡＳにつなげられ、固定電圧ＶＢＩＡＳは便宜上、電源レールにつなげることができる。これらの減衰器からの出力は、差動電流ＩＯＵＴＡ、ＩＯＵＴＢとして、最終タップ・ポイントＡｎ、Ｂｎのところで提供される。次いで、この出力電流は、トランスインピーダンス増幅器によって差動出力電圧ＶＯＵＴＡ、ＶＯＵＴＢに変換される。
【００１８】
動作時に、これらのカスコード対は、補間信号Ｖ１、Ｖ２、．．．Ｖｎの制御下で、入力電流ＩＩＮＡ、ＩＩＮＢを入力タップＡ１、Ａ２、．．．ＡｎおよびＢ１、Ｂ２、．．．Ｂｎに方向づける。利得が一方の端から他方の端に掃引されると、これらのカスコード対は順次、補間信号の１つは徐々に増加し、隣の補間信号は徐々に減少するやり方で連続的に使用可能になり、使用不可になる。そのため、ＶＣＴＲＬが変化すると、重心または動作点は、この一連のカスコード対に沿って移動して、入力タップ間で連続的な補間が提供されると想定し得る。（一般に、最小値または最大値以外の）所与の利得設定で、異なる減衰器入力への電流の分配が滑らかかつ連続的に変化するように、複数のカスコード対が様々な程度で使用可能になる。
【００１９】
ラダー回路網は、各カスコード・トランジスタ対に一定のインピーダンス負荷を提供する。これらのラダー回路網は、この複式減衰器の出力Ａｎ、Ｂｎのところで、５０Ωの特性インピーダンスが提供されるように構築し得るはずである。これらのラダー回路網が、周知のＲ２Ｒ形式で実施される場合、利得は、利得制御信号の線形変化に応答して指数関数的に（ｄＢ直線性で）変化し、タップ間で６．０２ｄＢの差になる。ただし、この同じ指数関数的減衰則は、任意の抵抗器比について当てはまる。
【００２０】
これらの減衰器からの電圧出力は、最終出力として実際に使用し得るが、このような構成では、高振幅動作は可能ではないであろう。トランスインピーダンス増幅器２０などの出力増幅器は、高出力振幅が得られるように構成し得る。出力増幅器を使用すると、出力増幅器により、右端のカスコード対のコレクタにおける電圧の振れが減少するという追加の利益が得られる。
【００２１】
減衰器およびステアリング・コアに使用する段数（すなわち、減衰器入力および対応するカスコード対の数）は決定的に重要なものではないが、多数の段を使用するのが好ましいことが多い。段数を多くすると、利得関数のリップル量が減少する。この専門分野では競合歪みと称することがある特定のタイプの歪みも減少する。競合歪みは、隣接するカスコード対が電流の各部分を異なる減衰器入力に動的に分配するやり方に起因するものである。実際の実施形態の一例では、それぞれ３．２ｄＢの減衰をもたらす２０個の段（２１個のカスコード対）により、得られる利得範囲が明確に６０ｄＢになり、それぞれの端部には２ｄＢの保護帯域が得られることになる。
【００２２】
図４の回路は、完全差動型の実施形態の例であり、バイポーラ接合トランジスタ（ＢＪＴ）、電圧モード信号である補間信号Ｖ１、Ｖ２、．．．Ｖｎ、および電流モード信号である入力信号ＩＩＮＡ、ＩＩＮＢによって実施される。ただし、本発明の概念は、図４の実施形態の特定の細部に限定されるものではない。例えば、ある種の応用例では、減衰器は、指数関数的減衰をもたらす必要はなく、入力段は割愛することができ、シングルエンドの実施形態が可能である。ステアリング・コアは、他のタイプのトランジスタで実施することができる。実際、図４に示す回路では、すべてのＣＭＯＳプロセスに容易に適合し得るという利益が得られる。さらに、図４の回路の本発明の原理をＶＧＡの状況で示すが、この回路で使用する可変減衰システムは、ＶＧＡでの利用法とは別の有用性を有する。
【００２３】
補間器１８の特定の実施形態は決定的に重要なものではないが、「デュアル・ランク空間増幅補間器」として知られる特別な形態は、この応用例に特によく適している。というのは、他の理由の中でもとりわけ、この形態は、相乗効果がもたらされるようにステアリング・コアに統合することができ、利得／減衰範囲をはるかに細かく分割し得るからである。このような補間器が、本出願の発明者による１９９９年１２月１７日出願の「Ｉｎｔｅｒｐｏｌａｔｏｒ  Ｈａｖｉｎｇ  Ｄｕａｌ  Ｔｒａｎｓｉｓｔｏｒ  Ｒａｎｋｓ  ａｎｄ  Ｒａｔｉｏｍｅｔｒｉｃ  Ｃｏｎｔｒｏｌ」という名称の米国特許出願第０９／４４６０５０号に記載されている。この特許出願を参照により本明細書に組み込む。
【００２４】
空間増幅補間器は、一連の部分切替電流を生成する第１のランクまたは階層のトランジスタを有する。ここでの状況では、「切り替わる」という用語を用いて、状態が急激に変化することではなく、典型的には８〜５０個の１組の要素にわたって状態が徐々に移行することを指す。第２の階層のトランジスタは、これらの電流を空間的に増幅して、重なり合いを減らし、これらの電流の幾何形状を「鮮鋭」にする。こうすると、他の利益の中でもとりわけ、低供給電圧で補間器を動作させることができる。このような補間器を図４の回路とともに使用すると、ステアリング・コア内のカスコード・トランジスタが第２の階層のトランジスタとして使用され、それによって、信号の方向づけおよび空間増幅の２重の機能が実施される。
【００２５】
図５に、本特許出願の斬新な原理に従ってステアリング・コアと補間器を統合する構成の実施形態を示す。この補間器は、部分切替トランジスタＱＰＳ１、ＱＰＳ２、．．．ＱＰＳｎの階層を含む。これらのトランジスタのエミッタは、バイアス（「テール」）電流ＩＥ１を受け取るようにノートＥ１のところで合わせて接続される。これらの部分切替トランジスタのベースは、隣接するトランジスタのベースと、各トランジスタのベースに供給される電流源ＩＢとの間の抵抗器ＲＢにチェーン状に接続される。一般に、それぞれ等しい抵抗器および電流源を使用するが、これは、この補間器の本質的な態様ではない。利得制御信号は、最も外側のトランジスタＱＰＳ１のベースとＱＰＳｎのベースの間の差動電圧ＶＣＴＲＬとして印加される。
【００２６】
ＱＰＳ１、ＱＰＳ２、．．．ＱＰＳｎのコレクタで生成された部分切替電流ＩＰＳ１、ＩＰＳ２、．．．ＩＰＳｎは、ミラー利得がＭの電流ミラーＣＭ１、ＣＭ２、．．．ＣＭｎの階層に印加される。これらの電流ミラーからの出力電流は、抵抗器ＲＣによって電圧信号Ｖ１、Ｖ２、．．．Ｖｎに変換され、ステアリング・コア１２Ａおよび１２Ｂ内のカスコード・トランジスタ対（ＱＡ−ＱＢ対）のベースに印加される。この基本構成では、これらの電流ミラーは、なんらの空間増幅も実施しない。その代わりに、これらの電流ミラーの機能は単に、重なり合う浅い部分切替電流を電圧モードの形態に変換して、ステアリング・コア内での実際の空間増幅、すなわち、電流パルスの鮮鋭化を実施するカスコード対のベースを駆動することである。これらのミラーは、これらの電圧の極性も変化させる。
【００２７】
これらの基本電流ミラーは空間増幅を直接実施しないが、先鋭化の実質的な程度は、ミラー利得Ｍおよび抵抗器ＲＣの値によって決まり、利得関数および／または競合歪みにおけるリップルが最小限に抑えられるようにこれらの値を最適化することができる。
【００２８】
あるいは、これらの電流ミラーは、例えば非標準抵抗値によるエミッタ負帰還を利用することによりミラーを非線形にすることによって、ある程度の事前先鋭化が得られるように設計し得る。エミッタ負帰還は一般に、電流ミラーの性能を改善するのに利用する。標準構成では、エミッタ面積が「１」のダイオード接続トランジスタのエミッタに、値がＲの抵抗器を直列に挿入する。面積が「Ｍ」の他のトランジスタには、値がＲ／Ｍの抵抗器を直列に挿入する。この標準構成により、入力電流が倍率Ｍで線形にスケーリングされた出力電流を生成するミラーが得られる。ただし、標準抵抗値からずらすことによって、ミラー出力を増加性の非線形にして、補間信号を空間増幅することができる。
【００２９】
別の代替形態として、ある種の場合では、必要とされる極性を保存する場合、部分切替電流を電圧に直接変換して、それらをカスコード・トランジスタのベースに印加することによって、電流ミラーを完全に割愛することができる。
【００３０】
そのため、ステアリング・コア内のカスコードが、ＮＰＮバイポーラ・トランジスタまたはＮＭＯＳトランジスタである場合、これらのカスコードの１対を選択する際に、それらのベース（ゲート）が、隣接するトランジスタと比較してよりプラスであることを必要とする。バイポーラの場合、わずか１２０ｍＶの電圧差により、コモン・エミッタ・レールに印加される１次電流（すなわち、これらの入力のところに存在するＤＣバイアス電流および差動信号電流の両方）の９９％が分流されることになる。
【００３１】
方向づけ電圧の全体的な振幅を大きくしても、選択するカスコード対の左右の場所に大きな影響を及ぼさないが、この選択の正確さには影響を及ぼすことが明らかであろう。補間器が選択ポイントを左から右に移動させても、ベース電圧がわずかしか変化しない場合、いくつかのカスコードの導通の程度が様々なものになるので、改変機能は「不鮮鋭」になることになる。一方、ベース電圧の振幅の変化が大き過ぎる場合、最終的には、各カスコード対が独自に選択され、１つの対から次の対への移行が突然に望ましくなく生じるという現象になる。
【００３２】
補間信号Ｖ１、Ｖ２、．．．Ｖｎの振幅は、システム内での温度変化が部分的に補償されるように、絶対温度に比例する（「ＰＴＡＴ」）ようにすることができる。あるいは、これらの補間信号に、超ＰＴＡＴ特性を与えることができる（すなわち、これらの補間信号は、温度とともにより急激に変化する）。こうした設計の細部により、動作温度の両端で利得リップル（理想的な利得則からの微小な偏差）を確実に一定にすることができる。
【００３３】
図６に、本特許出願の別の斬新な原理による連続構造を有する減衰器の実施形態を示す。図６に示す減衰器は、抵抗性材料２３の層の上に形成される。抵抗性材料２３は、好ましくは薄い均一なシートであり、両端に特別に位置決めされた終端接点２４および２６、ならびに減衰器の底部に沿った接地接点２８を有する。
【００３４】
最も簡単な説明では、信号電流ＩＳＩＧは、左端ｘＬと右端ｘＲの間の減衰器の上部に沿った一般ポイントｘｍのところで、この構造に入ると仮定する。この例では、ｘＲからｘＬまでの距離は７４単位であり、右端をｘＲ＝０と定義する。左側接点２４により、この減衰器の左端が正確に終端され、それによって、この減衰器は、左に無限に長いもののように振る舞う。右側接点２８のところを短絡すると、好ましくは、このポイントからこのシートを出る電流を、対応する出力電圧に変換するのに使用する理想的なトランス抵抗段の入力がシミュレーションされる。
【００３５】
ｘ＝ｘｍにおける入力ポイントから、信号電流はこの抵抗性層内に広がる。ｘｍが左端にあるとき、ほぼすべての入力信号電流は、左側接点２４および接地接点２８に流れ込む。ただし、右側接点２６からもわずかなＩＯＵＴが流れ出る。入力ポイントが右側に移動するにつれ、信号電流のより多くの部分が右側接点２６から流れ出る。ｘｍ＝ｘＲのとき、ＩＯＵＴはＩＳＩＧにほぼ等しくなる。好ましい実施形態では、この減衰器の全体的な長さは、７４単位であり、その幅は１２単位であり（これらの数字は、接点区域を含む）、そのため、７０ｄＢの減衰範囲が得られる。この構造は本質的に、離散ラダー減衰器として振る舞い、そのため、以下の入出力関係が得られる。
ＩＯＵＴ＝ＩＳＩＧｅｘｐ（−ｘｍ／８．６８６）
ただし、２≦ｘｍ≦７２である。すなわち、ｘｍ＝ｘＲでの−２ｄＢから、ｘｍ＝ｘＬでの−７２ｄＢの範囲である。
【００３６】
接点２８を「接地」接点と称するが、接点２８は、必ずしも回路内の「接地」またはゼロ電位基準に接続しなくてよい。接点２８は単に、等電位領域を提供するものであり、例えば、プラスの供給レールとし得るはずである。
【００３７】
連続型減衰器構造の利点は、離散抵抗器に関連する配線寄生および整合誤差がなくなることである。例えば、下にある厚い酸化物上の１００Ωの（１４８×２４μｍの）ＳｉＣｒ層として実施すると、全寄生容量は、１３０ｆＦにも小さくなることがある。
【００３８】
信号電流は、様々な技法を利用して減衰器に注入し得る。例えば、離散ステアリング・コアを使用する場合、電流源２９は、減衰器の上部に沿って配設され、かつ重心がｘｍのところにある離散入力ポイント間で連続的に補間される１群の信号を表す。別の例として、連続ステアリング・コアを使用し得る。この場合、電流源２９は、減衰器の上部に沿って連続的に移動し、かつｘｍのところに重心があるキャリア・ドメインを表す。
【００３９】
図６に示すものなどの連続型減衰器を使用して、図２および図３に関して上記で説明したものなどの可変減衰システムを、「超集積」形態で実施することができる。図４に示すものなどの離散ステアリング・コアとともに使用すると、カスコード・トランジスタからの出力は、コレクタ接点から、それらに対応する接点に、抵抗性層の入力（上側）縁部に沿って配線し得るはずである。これは実現可能な解決策になるであろうが、この入力縁部は、実際的な問題として、接点での局所的な電圧降下が十分に小さくなるようにするのに十分に大きな面積を必要とする接点に対応するために改変しなければならないことがある。さらに、離散接点の導入により、抵抗性層の電位分布が変化する。接点と境界の位置合わせ不良によるロット間変動により、ランダムな利得誤差が生じることがある。
【００４０】
図７に、本特許出願の追加の斬新な原理による、上記問題を回避する連続型減衰器および離散ステアリング・コアを有する可変減衰システムの実施形態を示す。図７に示す２つの連続型減衰器１０Ａおよび１０Ｂは、減衰器１０Ａの上側縁部および減衰器１０Ｂの下側縁部に沿ってそれぞれ配設されたステアリング・トランジスタＱＡ１、ＱＡ２、．．．ＱＡｎおよびＱＢ１、ＱＢ２、．．．ＱＢｎのサブ・コレクタとしても機能するＮ型埋込層として製作される。これら単位トランジスタの１つを拡大して、ベース・ボックス３０、ベース接点３２、およびエミッタ３４を示す。これらはすべて、埋込層の上部に製作される。従来の実務慣行を用いて、ベースおよびエミッタへの接続部が設けられる。
【００４１】
この完全集積構造では、各ＱＡトランジスタのエミッタは、入力電流ＩＩＮＡを受け取るように合わせて接続され、各ＱＢトランジスタのエミッタは、ＩＩＮＡと合わせて差動入力信号を形成する入力電流ＩＩＮＢを受け取るように合わせて接続される。補間信号は、電圧Ｖ１、Ｖ２、．．．ＶｎとしてＱＡ−ＱＢ対のベースに印加される。ベース用駆動ラインは、基本補間器を一方の側だけに配置し得るように、許容可能な範囲でこの構造全体を横切ることができる。
【００４２】
接地接点２８は、埋込層の垂直中心を横切り、埋込層全体の長さ全体にわたって形成され、それによって、減衰器１０Ａの下側縁部および減衰器１０Ｂの上側縁部が画定される。接点２４Ａおよび２４Ｂは、これらの減衰器の左端に配置され、これらの減衰器が正確に終端されるように接地に接続される。接点２６Ａおよび２６Ｂは、これらの減衰器の右端に配置され、それによって、差動出力電流ＩＯＵＴＡおよびＩＯＵＴＢ用の出口ポイントが設けられる。
【００４３】
図７のデバイス（超集積型構造）の利点は、可能な限り大きな面積全体にわたってコレクタ電流を分布させることによって、抵抗性層内で所望の電流分布が保存されるだけでなく、小面積の接点での大きな電圧降下がないように、ステアリング・コアと減衰器が緊密に一体化されていることである。これらのコレクタ電流の重心は、図６で想定されているように、理想的なキャリア・ドメインが各減衰器の入力縁部に沿って連続的に移動する場合と同様に、電流注入のデルタ関数として働く。
【００４４】
図７の実施形態では、この構造全体は、３６で示す境界を有する単一分離トレンチ内に形成される。こうすると、下方拡散によってコレクタ接点がなくなり、それによって付随的に、コレクタ抵抗ＲＣおよび基板−コレクタ容量ＣＪＳが低くなり、普通なら、シリコン・オン・インシュレータ（ＳＯＩ）内のトレンチ壁によって形成される周辺成分がほぼなくなる。トレンチ内の単一半導体スラブ内で構造全体を形成すると、すべてのデバイスについて等温動作が得られることであるという別の重要な利益が得られる。このことは一般に、幾何形状が最小のトランジスタについての最新のＩＣプロセスでは熱抵抗が１５，０００℃／ワットと大きいことがある個々のＳＯＩトランジスタについては当てはまらない。
【００４５】
図７に示す回路は、減衰器の構造は連続的だが、ステアリング・コアは離散トランジスタを利用する「ハイブリッド」システムとみなすことができる。このようなシステムの利点は、連続型減衰器本来の利益が得られると同時に、依然として、ベースへの補間器駆動信号を独立に整形し得ることである。埋込層の絶対抵抗値はそれほど重要ではないことにも留意されたい。この抵抗値は、内部時定数が全体的なコーナ周波数に影響及ぼさない程度に十分に低いが、出力電流を電圧信号に変換するのに実際にしばしば使用することになるトランス抵抗出力段についての問題が生じるほど低くないことが好ましい。例えば、減衰器の抵抗値が低いと、全体的な出力ノイズが大きくなることになる。
【００４６】
図７に示す減衰器システムは、完全差動回路として示されているが、シングルエンド構成として実施することもできる。図７のシステムの実施形態により示す本発明の原理は、このシステム内に示す特定の細部に依存するものではない。例えば、これらの減衰器は、埋込層として製作する必要はなく、ＳＯＩ以外のプロセスを利用してこの構造全体を製作することができる。例えば、これら本発明の原理に基づいてＣＭＯＳに適合させるように考案することも容易である。
【００４７】
図８に、減衰器およびステアリング・コアがともに、本特許出願のいくつかの追加の斬新な原理による連続構造として実施されるＢｉＣＭＯＳ実施形態を利用する可変減衰システムの高度な実施形態を示す。図８に示すこの「超集積」構造は、３６で示す境界を有する単一分離トレンチ内に製作される。２つの連続型減衰器１０Ａおよび１０Ｂは、このトレンチの両側に沿って配置され、一方の端部に配置された終端接点２４Ａおよび２４Ｂ、ならびに他方の端部のところの終端接点２６Ａおよび２６Ｂを有するＮ型埋込層として製作される。接地接点２８Ａおよび２８Ｂは、減衰器１０Ａおよび１０Ｂの上部および底部に沿ってそれぞれ形成される。図８に示すおおよその幾何形状により、典型的には６０ｄＢの減衰範囲が得られる。
【００４８】
Ｐ型領域３８Ａおよび３８Ｂはそれぞれ、減衰器１０Ａおよび１０Ｂの底部および上部に隣接するトレンチの長さだけ延びる。これらのＰ型領域は、２つの分布ＮＰＮトランジスタのベースとして、２つの分布ＰＭＯＳトランジスタのドレインとして、かつ、抵抗器として同時に機能する。ベース端接点４０Ａおよび４２Ａは、ベース領域３８Ａの両端部に配置され、ベース端接点４０Ｂおよび４２Ｂは、ベース領域３８Ｂの両端部に配置される。
【００４９】
別のＰ型領域４３は、トレンチの中心線に沿って延び、両方の分布ＰＭＯＳトランジスタのソースとして機能する。２つのポリシリコン領域４４Ａおよび４４Ｂも、トレンチの長さだけ延び、２つの分布ＰＭＯＳトランジスタのゲートとして機能する。
【００５０】
２重Ｎ型エミッタ領域４８Ａおよび４８Ｂはそれぞれ、ベース領域３８Ａおよび３８Ｂ全体にわたって製作され、減衰器１０Ａおよび１０Ｂの下側および上側の縁部に沿って配置される。Ｎ型エミッタ領域、ＰＭＯＳゲート領域、およびＰＭＯＳソース領域は、それらの長さに沿って延びる接点金属被覆を有する。
【００５１】
本特許出願のいくつかの追加の斬新な原理によるＶＧＡの実施形態を示す図９に、図８の減衰システムを動作させる一技法を示す。減衰器の接地接点および減衰器の左側に示す終端接点はすべて、固定電圧ＶＲＥＦ１につなげられる。固定電圧ＶＲＥＦ１は典型的には、プラスの電源電圧未満のダイオード電圧降下である。ＰＭＯＳトランジスタのゲートも、適切な電圧ＶＲＥＦ２につなげられる。適切にスケーリングされた電流ＩＰがソース領域に印加され、それによって、以下で説明する利得制御を実施するためのＮＰＮベース領域に沿って放物線状の電圧プロフィールが設定される。
【００５２】
差動電圧入力信号ＶＩＮＡ、ＶＩＮＢは、例えば、線形トランスコンダクタンス段など、別の電圧−電流（Ｖ−Ｉ）変換器１８によって差動電流ＩＩＮＡ、ＩＩＮＢに変換される。入力差動電流ＩＩＮＡ、ＩＩＮＢは、Ｎ型エミッタ領域に印加される。出力信号は、減衰器の右側の終端接点から、差動電流信号ＩＯＵＴＡ、ＩＯＵＴＢとして取り出され、次いで、例えば、トランスインピーダンス段など、電流−電圧（Ｉ−Ｖ）変換器２０によって電圧出力信号ＶＯＵＴＡ、ＶＯＵＴＢに変換される。
【００５３】
図９のシステムの利得は、ベース領域の両端のベース接点間に方向づけ信号、この場合には、差動ベース駆動電圧ＶＣＴＲＬを印加することによって制御される。次に、このことを実現する仕組みをより詳細に説明する。
【００５４】
分布ＰＭＯＳトランジスタは、電流「シート」を設定する電流源として機能する。この電流「シート」は、一定の線密度を有し、かつＰ型ベース領域に流れ込む。この電流シートは、ベース接点の左右に向かって横方向に流れることによって、各ベース領域内に放物線状の電圧分布を生成する。制御電圧ＶＣＴＲＬは、この電圧の最大電位点ｘｍを左または右に移動させる。この電圧分布の形状は常に放物線状なので、ｘｍの位置はＶＣＴＲＬに比例する。すなわち、最大電位点の位置は、差動ベース電圧を変更することによって、各ベースに沿って正確に位置決めすることができる。
【００５５】
すべての部分が連続的な接点金属被覆によって同じ電位に維持される各エミッタにおける電流密度は、ベース電圧が最大のところで最も大きくなる。分布ＮＰＮトランジスタのトランスコンダクタンスが大きいので、エミッタ電流密度は、極めて急激に最大電位点のすぐ左側および右側に下がる。そのため、各ベースにおける最大電位点により、「キャリア・ドメイン」として知られる局所的な電流注入領域の中心または「重心」が画定される。このシステムには、２つのこのようなドメインがある。
【００５６】
ベース電圧の分布は放物線状なので、ベース長さに沿った電流密度の形状は、図１０に示すように本質的にガウス分布である。この結果は、エミッタ電流密度ＪＥ（ｘ）と、−（ｘｍ−ｘ）２という形式のベース電圧との間の指数関数関係によるものである。すなわち、各キャリア・ドメインは、ベースにおける最大電位点であるｘｍを中心としたガウス分布を有する。キャリア・ドメイン全体にわたって電流密度を積分すると、単に、エミッタ領域に印加される入力電流（ＩＩＮＡまたはＩＩＮＢ）の値になる。
【００５７】
小数キャリア注入ドメインに含まれる電流は下方に流れて埋込層減衰器に入り、そこで分割され、一部は右側の接点に向かい、そこで出力信号を提供し、残りの部分は、ＡＣ接地接点に流れる。図４の減衰器を参照して上記で論じたように、右側の接点から流れ出る出力電流ＩＯＵＴＡおよびＩＯＵＴＢの量は、キャリア・ドメインの位置と指数関数の関係を有する。制御電圧ＶＣＴＲＬを変化させると、減衰器の縁部に沿ってキャリア・ドメインＣＤ１およびＣＤ２が移動し、それによって利得の制御は「ｄＢ直線性」になる。図９に示す実施形態では、典型的には約６０ｄＢの利得範囲が得られる。
【００５８】
減衰器に信号電流を注入するのにキャリア・ドメインを利用することの有益な態様は、注入の重心が温度の影響を受けないことである。図１０に示すキャリア・ドメインの左右の形状は温度とともに変化する（低温ではより高くかつより狭くなり、高温ではより低くかつより広くなる）が、その重心の位置は温度とともに変化しない。また、連続型減衰器に入るエミッタ電流の分割は、比によって決まる。エミッタへの入力電流の振幅も、（温度とともに変化する）減衰器の絶対抵抗値も、減衰器内で左または右に分かれる電流の割合に影響を及ぼさない。そのため、利得は、温度が変動しても変化しない。
【００５９】
連続構造を使用することの別の利点は、「競合歪み」がなくなることである。信号電流は、完全に連続的に減衰器に提供され、そのため、隣接する離散カスコード・トランジスタ間の信号電流の分割に非線形な競合がなくなる。
【００６０】
図９のシステムには、熱抵抗値が大きいＳＯＩプロセスで実施されるときでさえ等温動作が維持されるという別の利益がある。構造全体が、結晶半導体の単一区域として製作され、ドメインが前後に行ったり来たりするとき、この区域内の熱コンダクタンスが高いことにより確実に、局所的な温度のうねりがこの区域全体を通じて迅速に拡散する。
【００６１】
上記で説明した他の実施形態の場合と同様に、図９のシステムの例により示した本発明の原理は、この例で説明した細部に限定されるものではない。他の実施形態でも、完全差動システムとしてシステムが実施されず、キャリア・ドメインの電流分布がガウス分布でなく、等温動作が得られる構造でシステムが実施されないなどの場合でさえ、これら本発明の原理の利益を実現し得る。
出力段
本特許出願のいくつかの追加の斬新な原理は、増幅器の出力段に関するものである。以下、好ましい実施形態を説明するが、これら本発明の原理は、これらの実施形態の特定の細部に限定されるものではない。
【００６２】
上記で説明した減衰器からの出力信号は一般に、電流モード信号である（ただし、これらは、減衰器に関連するシャント・インピーダンスのために、純粋な電流ではない）。しかし、ある種の応用例では、電圧モード出力が好ましく、そのため、上記で論じた図面の一部では、トランスインピーダンス増幅器２０などの電流−電圧（Ｉ−Ｖ）変換器が、減衰器に付属して示されている。
【００６３】
図１１に、従来型のトランスインピーダンス増幅器を示す。この名前は、その伝達関数が、電流（入力信号）で除算された電圧（出力信号）として表現され、したがって、インピーダンスの次元を有するために付けられたものである。（この場合、このトランスインピーダンス増幅器は、伝達関数が純粋に抵抗性であり、すなわち、リアクタンス成分がないので、単にトランス抵抗増幅器である。）図１１の回路は、抵抗器ＲＺによるシャント・フィードバックを利用して、入力インピーダンスを小さくし、出力端子のところで、入力電流ｉｉｎを電圧ｖｏｕｔに変換する。バイアス回路５０は、ＡＣ遮断路としても機能する抵抗器ＲＢを介してトランジスタＱ１のベースにバイアス電流ＩＢを提供することによって、Ｑ１を適切なバイアス・レベルで維持する。Ｑ１のコレクタは、チョークＬ１を介して電源ＶＳに結合されているので、利用可能な出力電圧の振れは、供給電圧（供給電圧からＱ１のコレクタ−エミッタ飽和電圧の許容差を引いたもの）のほぼ２倍になる。ここではシングルエンド回路として示すが、完全差動形態で容易に実施することができる。この回路は、ループ利得が大きい場合には適度に正確である。というのは、この場合、伝達関数（この場合には、トランス抵抗）がＲＺにほぼ等しいからである。
【００６４】
図１１の回路は、ある種の応用例では実行可能な解決策を提供するが、多くの問題があり、そのため、より要求の厳しい応用例で使用することができない。特に、例えば回路が、ＲＦ周波数で比較的大きな出力電力を提供することが求められる場合である。以下、これらの問題の一部を論じる。これらの問題に対処し得るいくつかの追加の本発明の原理を提示する。
【００６５】
図１１の回路に伴う１つの問題は、トランジスタを正確にバイアスすることが難しいことである。Ｑ１を、そのベースに印加される電圧信号によってバイアスする場合、特に高電力レベルでは、熱による暴走の可能性がある。というのは、Ｑ１のベース−エミッタ電圧（ＶＢＥ）が、このデバイスの温度上昇とともに減少するからである。ＶＢＥのこの減少により、バイアス電流が増加して、このデバイスがさらに加熱される。あるいは、Ｑ１のベースに印加される電流によってＱ１をバイアスする場合、Ｑ１の電流利得（β）のばらつきにより、Ｑ１を流れる零入力電流の変動が許容できないレベルになる。
【００６６】
図１２に、本特許のいくつかの追加の斬新な原理に従って構築された出力段の実施形態を示す。完全差動形態でこの実施形態を示すが、同じ原理を利用してシングルエンド・バージョンを実施することができる。
【００６７】
図１２の実施形態では、増幅器を流れる実際の電流を感知し、この実際の電流が制御されたレベルで維持されるようにバイアス信号を調節する。入力信号ＩＮ１、ＩＮ２が、ＡＣ結合コンデンサＣ１およびＣ２を介してトランジスタＱ１およびＱ２のベースに印加される。Ｑ１およびＱ２のエミッタは合わせてノードＮ１のところで接続される。バイアス・フィードバック回路網は、ノードＮ１と接地の間に接続された抵抗器ＲＳの両端間の電圧ＶＥを感知することによって、増幅器を通って流れる実際の電流が測定されるように構成される。このバイアス・フィードバック回路網は、ＶＥと設定点電圧ＶＳＥＴを比較し、抵抗器Ｒ１およびＲ２を介してバイアス電圧ＶＢでＱ１およびＱ２のベースをそれぞれ駆動する演算増幅器（オペ・アンプ）５２を含む。このオペ・アンプは一般に、感知電圧ＶＥのＲＦ部分に応答しない程度に十分に遅いが、より低い周波数の応用例ではＮ１とオペ・アンプの間にローパス・フィルタを挿入することができる。
【００６８】
図１２の実施形態の利点は、増幅器を流れるバイアス電流を極めて正確に制御し得ることである。というのは、バイアス・フィードバック・ループが、βその他のデバイス・パラメータの変動を自動的に補償するからである。さらに、設定点電圧ＶＳＥＴを絶対温度に比例する（ＰＴＡＴ）ようにする場合、Ｑ１およびＱ２のトランスコンダクタンス（ｇｍ）は、温度に無関係に一定であり、そのため、基本的な利得パラメータも温度に対して一定である。モノリシックな実施形態では、ＶＳＥＴ端子をピンに取り出して、使用者がバイアス・レベルを制御することができる。
【００６９】
再度図１１を参照すると、従来型トランスインピーダンス増幅器に伴う別の問題は、電流消費が大きいことである。最大５Ｖの振れで５０Ωの負荷を駆動するようにこの回路を構成する場合、トランジスタＱ１の最小バイアス電流は１００ｍＡでなければならない。完全差動バージョンは、それぞれの側で少なくとも１００ｍＡを必要とすることになる。ただし、この増幅器は大半の時間、負荷を最大出力で駆動することを要求されず、そのため、バイアス電流の大部分は無駄になる。
【００７０】
したがって、本発明の別の原理は、出力増幅器を適応バイアスして、この増幅器の前の段の利得要件に見合うのに必要なバイアス電流しか消費しないようにすることである。
【００７１】
この原理を、適応バイアス処理による出力段を有する増幅器の実施形態のブロック図である図１３に示す。出力段２０は、前段１９から受け取った入力信号ＳＩＮを増幅して出力信号ＳＯＵＴを生成する。この出力段を流れるバイアス電流は、多くの異なるやり方で生成し得る適応バイアス制御信号ＳＳＥＴによって制御される。適応バイアス制御信号として使用するのに適した信号は、前段において内部的に利用可能であるか、前段を駆動するのに使用する利得制御インターフェース内で生成されるか、あるいは、他の何らかの方式によって生成し得る。
【００７２】
好都合には、図１２に示す閉ループ・バイアス制御方式の実施形態は、図１３に示す適応バイアス制御技術を実施するのに使用し得る。というのは、適応バイアス制御信号は、ＶＳＥＴ入力に印加することができ、次いで、図１２の回路は、バイアスを所望の設定点に正確かつ自動的に制御することになるからである。ただし、閉ループ制御を提供する実施形態に限定されない他の装置を使用して、この適応バイアス処理技術を実施することもできる。
【００７３】
出力段を適応バイアス処理する原理は、上記で説明した可変減衰システムの１つと組み合わせて用いることができる。例えば、前段が、図４に示すものなどの補間器に基づいている場合、適応バイアス制御信号は、ＶＮまでの、かつＶＮを含む最後のいくつかの補間信号の一連の加算を行うことによって得ることができる。こうすると、利得制御信号ＶＣＴＲＬが増加すると、（補間器からの個々のパルスによるいくらかのリップルが存在するが）累進的に増加する適応バイアス制御信号が生成される。
【００７４】
図１４に、可変減衰システムの本発明の原理と、適応バイアス制御を有する出力段の本発明の原理とを組み合わせたシステムの実施形態を示す。可変減衰システム１９は、上記で説明した可変減衰システムのいずれかとし得る。好ましくは、利得制御インターフェース２１は、以下で説明する比率式電流生成器である。
【００７５】
図１４の実施形態では、適応バイアス制御信号は、本出願の発明者による「Ｌｉｎｅａｒ−ｉｎ−Ｄｅｃｉｂｅｌ  Ｖａｒｉａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ」という名称の米国特許第５５７２１６６号に開示されている指数関数（ｄＢ直線性）セル２３を使用して実施する。図１５に、このような指数関数セルの実施形態を示す。入力信号ＩＧが線形変化すると、出力信号ＩＳＥＴが指数関数的に変化し、次いで、容易にこれを電圧モード信号に変換し、適応バイアス制御信号ＶＳＥＴとして用いることができる。入力信号ＩＧが、図４の補間器１８を制御するのに用いられる利得制御信号ＶＣＴＲＬから導出される場合、図１２の増幅器内のバイアス電流は、やはりｄＢ直線性利得特性が得られる図４の可変減衰システムの利得要件に見合うようにし得る。
【００７６】
図１５に示す指数関数セルの追加の利益は、図４に示す補間器を駆動するのに使用する利得制御インターフェース内に既に存在し得る信号を利用するように容易に適合し得ることである。利得制御インターフェースのいくつかの例は、上記で参照した本出願の発明者による「Ｉｎｔｅｒｐｏｌａｔｏｒ  Ｈａｖｉｎｇ  Ｄｕａｌ  Ｔｒａｎｓｉｓｔｏｒ  Ｒａｎｋｓ  ａｎｄ  Ｒａｔｉｏｍｅｔｒｉｃ  Ｃｏｎｔｒｏｌ」という名称の米国特許出願第０９／４４６，０５０号に記載されている比率式電流生成器である。この出願を参照により組み込む。この出願に完全な細部が示されているが、便宜上、図１６に実施形態を示す。
【００７７】
図１６を参照すると、図５の制御信号ＶＣＴＲＬを生成するのに用いられる出力信号ＩＯＰおよびＩＯＮは、利得制御信号ＶＧの変化に応答して比率的に変化する。信号ＩＧは、ミラー・トランジスタＱＧを、所望の極性に応じて、（ここで示す）ＱＥ、または（反対の極性を実現するための）ＱＡのベースに結合することによって生成し得る。次いで、電流ミラーを介して図１５の指数関数セルに信号ＩＧを結合することができる。
【００７８】
このように、本特許出願の斬新な原理による適応バイアス方式の利点の１つは、前段の要求により出力段を密集行進法でバイアスするために、この適応バイアス方式を可変減衰／利得システムとうまく統合し、それによって、出力段での不必要な電流消費を減少させることができることである（すでに存在する信号を利用するという追加の利益も得られる）。別の改善として、図１５の指数関数セル内のＱ１２のエミッタに直列に抵抗器を配置し得る。動作範囲の下端でこの抵抗器がＩＳＥＴに及ぼす影響は、存在するとしてもわずかであるが、この範囲の上端では、この抵抗器は指数関数を緩やかにし始め、最終的にはこの指数関数を制限して、出力段内のバイアス電流が過剰になることを防ぐ。
【００７９】
図１７に、トランスインピーダンス増幅器を改善し、それを可変減衰システムに相乗効果がもたらされるように結びつけるいくつかの追加の本発明の原理を導入した回路の実施形態を示す。
【００８０】
図１１の従来型トランスインピーダンス増幅器に伴う追加の問題は、個別トランジスタＱ１の交流βが、２ＧＨｚ以上の周波数で極めて低い（約５程度）ことである。したがって、図１７の回路では、複数のトランジスタＱ１Ａ、Ｑ１Ｂ、Ｑ１Ｃ（「Ｑ１群」）およびＱ２Ａ、Ｑ２Ｂ、Ｑ２Ｃ（「Ｑ２群」）からなるダーリントン・タイプの構成を利用して、シャント・フィードバックを加える前に開ループ利得を増加させる。各群のトランジスタのコレクタは、従来型ダーリントン構成で合わせて接続して示すが、他の接続を用いることもできる。例えば、Ｑ１ＣおよびＱ２Ｃのコレクタをプラスの電源に接続して、Ｑ１群とＱ２群の両端間の電圧降下を小さくし、各トランジスタのコレクタからベースに変位電流を流すＭｉｌｌｅｒ容量（ＣＪＣ）の影響を最小限に抑えることができるはずである。ただし、各群の「Ａ」、「Ｂ」、「Ｃ」のトランジスタを累進的に小さくする場合、Ｃトランジスタ内の変位電流は、おそらくは問題にならなくなり、そのため、従来型ダーリントン構成を利用して、最大限の出力駆動電流を得ることができる。
【００８１】
図１７の増幅器の基本トポロジーは、図１２のものと同様であるが、Ｑ１およびＱ２のエミッタはここでは、別々の感知抵抗器ＲＳを介して接地に接続され、かつ、２つの小さなエミッタ負帰還抵抗器ＲＥを介して互いに接続されている。電流感知電圧ＶＥは依然として、ここでは負帰還抵抗器ＲＥ間の中心点に配置されたノードＮ１のところで得られる。このように配置することにより、２つのトランジスタ群間の電流の分布を不均一にする傾向がある熱の影響を補償する助けとなる。これら２つの群の一方が他方よりも熱くなる場合、熱いほうの群は、不釣り合いな割合の電流を導通させる傾向がある。図１７に示す配置により、存在し得る熱的な不均衡に関わらず、トランジスタ間の電流分布が改善される。エミッタ負帰還抵抗器を導入すると、増幅器の線形性も向上するが、その犠牲として、電圧利得が減少し、入力インピーダンス（ＺＩＮ）が増大する。ただし、特定の応用例によっては、これらの交換条件は有益になることがある。例えば、入力インピーダンスの場合、ＺＩＮの熱安定性がより良好になることによってＺＩＮのわずかな増加が相殺されることがあり、そのため、温度変化に対する全体的な利得精度が改善される。
【００８２】
図１７の回路の別の本発明の特徴は、増幅器のトランスインピーダンス（この場合にはトランス抵抗）を設定するフィードバック抵抗器ＲＺの構成である。Ｑ１およびＱ２のベースに直接戻るように接続するのではなく、これらの抵抗器は、減衰器の出力に接続する。次いで、結合コンデンサＣ１およびＣ２により、Ｑ１およびＱ２のベースへのＡＣ経路が完成する。減衰器の出力が、減衰器の等電位ノード（例えば、図４でのＶＢＩＡＳ、または図９でのＶＲＥＦ１）に近く、これらの等電位ノードが、電源電圧に近い電圧である場合、抵抗器ＲＺの両端間のＤＣ電圧はほとんどないか、あるいはまったくなく、この経路ではバイアス電流が無駄にならない。
【００８３】
本明細書で説明する他の実施形態の場合と同様に、図１７の実施形態で示す本発明の原理は、その特定の細部に限定されるものではない。完全差動回路を示すが、シングルエンド・バージョンにも同じ本発明の原理を適用することができる。同様に、感知抵抗器を使用して増幅器を流れる電流を測定するが、他の電流感知方式も許容可能である。
【００８４】
図１８に、本特許のいくつかの追加の斬新な原理による増幅器の別の実施形態を示す。図１８の実施形態は、図１７の実施形態にある程度類似しているが、ここでは、Ｑ１ＡおよびＱ２Ａを流れる電流をそれぞれサンプリングするために、追加のトランジスタＱ１ＤおよびＱ２Ｄが含まれる。Ｑ１ＤおよびＱ２Ｄのコレクタは、それぞれＱ２ＣおよびＱ１Ｃのエミッタに交差接続される。この交差接続により、増幅器の線形性が改善し得るようにＱ２ＣおよびＱ１Ｃがバイアスされる。それぞれの側に直列に接続された３つのエミッタ・フォロワからなるより簡単な構成を有する図１７の実施形態では、入力信号および出力電流が変化すると、各トランジスタのＶＢＥが変化する。このため、出力信号に許容し得ない歪みが生じることがある。しかし、図１８の実施形態では、この交差接続がこれらの影響を相殺する助けとなる。
【００８５】
図１８に示す実施形態の別の本発明の原理は、ＤＣ入力結合を提供することに関するものである。図１７の実施形態では、入力結合コンデンサＣＣの効果が低周波数で小さくなり、そのため、増幅器が、ノイズ性能が許容し得ないものになることがある開ループ増幅器として挙動し始める。図１８のトランジスＱ３〜Ｑ６および抵抗器Ｒ３〜Ｒ７の構成により、増幅器をバイアスする代替技法が得られ、それによって、ＤＣにまで下がる動作周波数が可能になる。適応バイアス増幅器５２を、Ｒ１を介してＱ１Ｃのベースに接続する代わりに、ＡＣ結合コンデンサＣＣの両端間でＤＣ結合を提供するＱ３およびＲ３のＤＣ結合構成により接続する。トランジスタＱ４および抵抗器Ｒ４は、他の入力のところで同様の構成で配置する。このＤＣ結合構成は、ダイオード接続トランジスタＱ５およびＱ６、ならびに抵抗器Ｒ５〜Ｒ７によって負荷が加えられる。というのは、こうすると、このＤＣ結合によってもたらされることがある非線形性を相殺し得るからである。
【００８６】
図１８の回路の別の改善は、抵抗器ＲＺの両端間に接続されたコンデンサＣＺを使用することである。コンデンサＣＺを調節して、増幅器の出力インピーダンスを、例えば５０Ωなどの適切な値に設定することができる。以下で論じるように、ＣＺの値は、増幅器に接続し得る任意の入力段の容量とも相互作用する。
電流モードのカスコード駆動
本特許のいくつかの追加の斬新な原理は、電流モード信号でステアリング・コアを駆動することに関するものである。図５に示す実施形態では、補間信号は、電流モード信号ＩＰＳ１、ＩＰＳ２、．．．ＩＰＳｎとして生成され、次いで、抵抗器ＲＣによって電圧モード信号Ｖ１、Ｖ２、．．．Ｖｎに変換される。次いで、これらの電圧モード信号を用いて、図４の実施形態に示すステアリング・コア内のカスコード・トランジスタ（ＱＡ〜ＱＢ対）を駆動する。多くの応用例では、これにより適切な性能を得ることができるが、これらのカスコード・トランジスタは、電圧モード信号によって駆動すると、ノイズの影響をより受けやすくなることがある。したがって、ノイズの影響の受けやすさを低減するために、電流モード信号でこれらのカスコード・トランジスタを駆動することができる。
【００８７】
ステアリング・コアを電流駆動する一技法は、単に抵抗器ＲＣを取り除き、図５に示す電流ミラーからの出力電流で直接カスコード・トランジスタのベースを駆動することである。こうすると、特に、ステアリング・コア内の段が数個しかない場合に、適切な性能が得られることがある。しかし、段数が多いと、これらの電流ミラー内の出力トランジスタのコレクタから図４の減衰器の右側に向かう漏れ電流により、段から左側に向かう所望の信号を埋もれさせる望ましくない信号が導入されるのに十分な程度にカスコードがオンになることがある。この潜在的な問題を克服するために、漏れ電流が取り去られるように抵抗器ＲＣを依然として回路内に含めることができるが、これらの抵抗値は、カスコード・トランジスタへの信号が依然として実質的に電流モードになるのに十分に大きく選択する。
【００８８】
ステアリング・コアを電流駆動することに伴う別の潜在的な問題は、各カスコード・トランジスタがオンになる程度が、一般に制御しづらいパラメータであるトランジスタの電流利得によって決まることである。この潜在的な問題を克服するために、ステアリング・コアがサーボ構成を利用して、カスコードのベース駆動を閉ループ制御することができる。図１９に、本特許出願の斬新な原理によるこのような構成の実施形態を示す。
【００８９】
図１９の実施形態では、ステアリング・コアは、図４に示すカスコード・トランジスタ対ＱＡ１〜ＱＢ１、ＱＡ２〜ＱＢ２などと、補間器１８とを含むが、ここでは、この補間器は、電流信号Ｉ１、Ｉ２などでこれらのカスコード・トランジスタのベースを駆動する。これら補間器の電流は、バイアス電流ＩＥ１を、様々な補間器出力に選択的に方向づけることによって生成される。入力段１６は、ベースが入力信号ＶＩＮＡおよびＶＩＮＢをそれぞれ受け取るように構成され、コレクタがコモン・エミッタ・ノードＣＥＡおよびＣＥＢにそれぞれ接続されたＮＰＮトランジスタＱ１６ＡおよびＱ１６Ｂを含む。簡単にするために、ステアリング・コアおよび減衰器の残りの構造は割愛する。Ｑ１６ＡおよびＱ１６Ｂのエミッタは、それぞれ抵抗器Ｒ１６ＡおよびＲ１６Ｂを介してノードＮ１６に接続される。監視用抵抗器ＲＭは、ノードＮ１６と接地の間に接続される。サーボ・ループは、オペ・アンプ５４の反転入力をＮ１６に接続し、非反転入力を基準信号ＶＲＥＦ３に接続し、バイアス電流ＩＥ１を生成するように出力を構成することによって完成する。
【００９０】
オペ・アンプ５４は、ノードＮ１６における電圧を強制的にＶＲＥＦ３にするのに必要とされるいかなるバイアス電流ＩＥ１をも生成することによってループにサーボをかけ、それによって、ＲＭを流れる電流が設定される。カスコード・トランジスタはこのサーボ・ループ内にあるので、このループにより、カスコード・トランジスタの電流利得、ならびに様々なトランジスタ間の不整合が自動的に補償される。
入力の整合および線形化
本特許のいくつかの追加の斬新な原理は、入力インピーダンスの整合および／または入力の線形化に関するものである。これらの原理を、入力が連続的に方向づけされる可変減衰システムの状況で説明するが、本発明の原理は、独立した有用性を有し、他のシステムに応用することができる。
【００９１】
本特許のインピーダンス整合および入力線形化の原理を理解する助けとして、図２０に、入力信号用の終端構成を備えた差動ステアリング・コア１２Ａおよび１２Ｂを示す。差動入力信号ＶＩＮＡ、ＶＩＮＢは、２５Ωの２つの抵抗器を介して、このステアリング・コアの入力に印加される。ステアリング・コアの入力は、適切なコモン・モード・ノードＣＭにつなげられる。第１近似として、それぞれの側のステアリング・コアの入力インピーダンスはゼロであると仮定する。そのため、ステアリング・コアのほうを見ているとみなすインピーダンスは５０Ωであり、これは、ＲＦシステムで一般に用いられる特性インピーダンスである。しかし、入力信号が整合されず、終端されているので、この構成は非効率的である。すなわち、ステアリング・コアによって利用されているのは入力電流だけであり、利用可能な入力電圧は利用されておらず、そのため、入力信号で利用可能な電力の一部しかステアリング・コアに伝達されない。
【００９２】
さらに、実際の実施形態では、それぞれの側のステアリング・コアの入力インピーダンスはゼロでないことがある。例えば、図４の実施形態に示すものなどのカスコード・トランジスタを、このステアリング・コア内で使用する場合、各トランジスタのエミッタに関連する漸増入力抵抗値ｒｅは、ステアリング・コアのほうを見ているとみなされる。これは、信号電流とともに変化する非線形抵抗値である。そのため、トランジスタの入力インピーダンスにより、このシステム内に非線形性がもたらされ、それによって信号が歪むことがある。
【００９３】
図２１に、本特許の斬新な原理に従って入力の整合および／または線形性を改善し得る入力システムの実施形態を示す。差動入力信号ＶＩＮＡ、ＶＩＮＢは、それぞれ入力端子６０および６２に印加される。これらの入力端子はそれぞれ、２５Ωの抵抗器を介して、２つの端子６４および６６の一方に接続され、これらの端子６４および６６は、例えば、ステアリング・コアの入力に接続することができ、それによってこの入力に差動入力電流ＩＩＮＡ、ＩＩＮＢが提供される。整合回路５６は、端子６４および６６に接続された２つの出力、ならびに端子６０および６２に交差接続された２つの入力を有する。この整合回路は、入力電圧をサンプリングし、それを用いて、ＩＩＮＡ、ＩＩＮＢに寄与する追加の電流を生成するように設計される。図２１の実施形態は、端子６４および６６に接続された２つの出力、ならびに端子６０および６２に接続された２つの入力を有する線形化装置５８も含む。この線形化装置は、入力電圧をサンプリングし、それを用いて、歪みを相殺する補正をＩＩＮＡ、ＩＩＮＢに付与するように設計される。図２１のシステムを整合回路５６および線形化装置５８とともに示すが、これらの回路および装置はそれぞれ有用性を有し、他方とは独立に動作し得る。これらは、追加の利益が得られるように合わせて実施することもできる。
【００９４】
図２２に、本特許の斬新な原理によるいくつかの細部の例を示す整合回路の実施形態を示す。図２２の整合回路は、入力端子６０および６２と出力端子６４および６６との間に接続された１対の２５Ωの抵抗器ＲＡ１、ＲＢ１を含む。この整合回路は、１対の交差結合したトランジスタＱＡおよびＱＢ、ならびに追加の１対の２５Ωの抵抗器ＲＡ２およびＲＢ２も含む。ＱＡおよびＱＢのコレクタは、端子６４および６６にそれぞれ接続され、ＱＡおよびＱＢのベースは、入力端子６０および６２にそれぞれ交差接続される。各トランジスタのエミッタは、第２の２５Ωの抵抗器対の１つを介してコモン・モード・ノードＣＭに接続される。
【００９５】
図２０の回路の場合と同様に、図２２の実施形態における電流ＩＩＮＡ、ＩＩＮＢは、ＲＡ１およびＲＢ１を介して入力ノードから直接取得される成分を含む。ただし、これらの入力ノードからの電流を使用することに加えて、図２２の整合回路は、入力電圧を利用することによって電力整合も行い、それによって電流ＩＩＮＡ、ＩＩＮＢに追加の成分が提供される。このように、利用可能な電流および電圧がともに利用される。
【００９６】
図２３に、本特許の斬新な原理によるいくつかの細部の例を示す線形化装置の実施形態を示す。図２３の線形化装置は、コレクタが端子６４および６６にそれぞれ接続され、エミッタがそれぞれ抵抗器ＲＡ３およびＲＢ３を介してコモン・モード・ノードＣＭに接続されたトランジスタＱＣおよびＱＤを含む。ＱＣおよびＱＤのベースは、端子６０および６２にそれぞれ直接接続し得る。あるいは、図２２に示すものなどの整合回路が含まれる場合、ＱＣおよびＱＤのベースは、図２３に破線の接続で示すように、ＱＡおよびＱＢのエミッタを介して入力電圧を感知するように構成し得る。この構成により、ＱＣおよびＱＤ内の定在電流を小さくすることができる。
【００９７】
別の改善として、ＲＡ１およびＲＢ１の値を、２５Ωから信号電流のある公称値でのｒｃを引いたものに設定して、例えば、線形化装置に接続されたステアリング・コア内で使用し得るカスコード・トランジスタの入力インピーダンスを補償することができる。抵抗器ＲＡ１およびＲＢ１ならびにＲＡ２およびＲＢ２は、２５Ωの抵抗器として示されていることにも留意されたい。というのは、これらが合成されて、ＲＦシステムで広く用いられている５０Ωの特性インピーダンスが形成されるからである。ただし、本特許の斬新な原理は、特定の値を有する抵抗器に限定されるものではなく、他の任意の適切な値を用いることもできる。
【００９８】
図２４に、本特許の斬新な原理によるカスコード・ベース駆動の閉ループ・サーボ制御によるインピーダンス整合と入力線形化を組み合わせた入力システムの実施形態を示す。図２４の実施形態は、図２３に示すものに類似の整合回路および線形化装置を含む。ただし、図２４の実施形態は、図１９に示す補間器バイアス電流ＩＥ１を生成するオペ・アンプ５４として動作するように構成し得るトランジスタＱ２０５も含む。Ｑ２０５のエミッタは、例えばステアリング・コアの入力端子６４と６６の間に接続された抵抗分割器Ｒ２０６、Ｒ２０７の中点のところのノードＮ２０５に接続される。抵抗器Ｒ２０５は、Ｎ２０５とコモン・モード・ポイントＣＭとの間に接続される。Ｑ２０５のベースは、好ましくは正確な基準電圧よりも大きく整合されたＶＢＥに設定された基準信号ＶＲＥＦ４に接続され、それによって、ノードＮ２０５は、正確な基準電圧で維持される。補間器バイアス電流ＩＥ１は、Ｑ２０５のコレクタに直接結合することができ、この場合、このバイアス電流は、図１９の実施形態における抵抗器ＲＭではなく、Ｒ２０５の値によって設定される。
【００９９】
図２４の実施形態に示す別の改善は、ＱＡとＱＢのエミッタ間に接続されたプリエンファシス・コンデンサＣＰＥを使用することである。このコンデンサは、高周波数での整合回路の利得を変更して、ノイズ性能を改善することができ、広い周波数範囲にわたって入力インピーダンスをより平坦にすることもできる。
【０１００】
図２５に、本特許の斬新な原理による補間器信号のサーボ制御を提供する構成の別の実施形態を示す。図２４に示すように、Ｑ２０５から直接補間器バイアス電流ＩＥ１を生成するのではなく、その代わりにＩＥ１は、電流ミラー７２の一方の入力に送られる。加算電流ＩＳＵＭは、この電流ミラーの他方の入力に送られる。ＩＳＵＭは、ノードＮ４のところで、各抵抗器ＲＣからの電流を加算することによって生成される。上記で論じたように、抵抗器ＲＣは、電流ミラーからの漏れ電流が、ステアリング・コア内のトランジスタをオンにしないようにするためのものである。ただし、抵抗器ＲＣを使用して、補間器電流の尺度を提供することもできる。
【０１０１】
基準電流ＩＲＥＦは、ノードＮ３のところでＥＭＭ端子に送られる。このＥＭＭ端子は、補間器バイアス入力と電流ミラーの間のノードＮ２にも接続される。この電流ミラーの構成は、ノードＮ２とＮ３の間を流れる電流ＩＮＵＬＬをゼロにする電流モードのオペ・アンプとみなすことができる。ＩＥ１とＩＳＵＭを均衡させることによって、ＩＥ１の不確定性がなくなり、ＩＲＥＦによってその精度を求めることができる。この構成により、図２４のＱ２０５のベース−エミッタ電圧の変動によって生じる誤差もなくなる。
【０１０２】
図２５の実施形態に示す別の改善は、電流ミラーとステアリング・コア内のカスコード・トランジスタのベースとの間で直列抵抗器ＲＤを使用することである。これらの抵抗器により、電流ミラーに関連する容量の影響を小さくすることによって、特に高周波数で、コモン・モード除去を改善し得る。この例では、他の図面との一貫性のために補間器信号をＶ１、Ｖ２、．．．Ｖ３と示すが、これらの信号は実際には電流モード信号であることに留意されたい。
利得インターフェースの精度および制限
本特許のいくつかの追加の斬新な原理は、利得インターフェースの精度を改善することおよび／またはある種の状態下で利得インターフェースの出力を制限することに関するものである。これらの斬新な原理は、本特許の他の斬新な原理と独立の有用性を有し、他のシステムに適用することができる。
【０１０３】
上記で論じたように、図１６に、図５に示すものなどの補間器を駆動するのに使用し得る比率式利得制御インターフェースを示す。トランジスタＱＡとＱＥを整合させて、これらのαを相殺することによって、制御電流ＩＯＰとＩＯＮの比を極めて正確なものにすることができる。ただし、これらの電流の絶対尺度は、回路に導入されたときには相殺されないαの影響を受けやすい基準電流ＩＲＥＦによって決まる。
【０１０４】
図２６に、本特許の斬新な原理による基準電流源を示す。図２６の電流源は、基準トランジスタＱＲＥＦのエミッタに接続されたエミッタ抵抗器ＲＲＥＦの両端間の正確な基準信号ＶＲＥＦ５を生成する基準セル６８を含む。ＱＲＥＦのベースは、やはりエミッタ抵抗器ＲＲを有する複製トランジスタＱＲのベースに接続される。こうすると、ＱＲのエミッタ内に強制的に電流が生じ、これを「真」のＩＲＥＦと称することがある。ただし、ＱＲのαのために、ＱＲを流れるコレクタ電流はこの時点で、ＩＲＥＦのα倍、すなわち、「αＩＲＥＦ」になる。次いで、電流αＩＲＥＦを、好ましくは高精度電流ミラー７０を介して図１６の利得インターフェースに伝達し、それを、その前にこの回路で使用した「真」のＩＲＥＦの代わりに使用することができる。このように、ＩＲＥＦの代わりにαＩＲＥＦを使用することによって、この利得インターフェースの倍率をαと無関係にすることができる。
ＱＲのベースにおける電圧は、例えばＶＲＥＦ４など、他の目的の基準信号の好都合な供給源として用いることもできる。
【０１０５】
図１６の回路では、ＱＥを流れる電流ＩＯＮは、ＩＲＥＦの値が固定されているので、利得制御信号ＶＧがその範囲の一方の端部に達したときに本質的に制限され、ＱＥは、ＩＲＥＦに倍率をかけたものより小さくなることができない。しかし、ＱＡを流れる電流ＩＯＰは、利得制御信号ＶＧがある種の公称最大値に達した後でも増加し続けることがある。というのは、ＱＢがＩＲＥＦをすべて消費した後でも、オペ・アンプ５４が、ＱＡへのベース駆動を継続して増加させることができるからである。
【０１０６】
ＶＧがある種の値に達した後で、ＩＯＰが上昇し続けるのを防ぐことができる本特許の斬新な原理による一技法は、ＱＣまたはＱＥを流れる電流がゼロに達する時点を感知し、次いで、ＱＡのベース駆動のさらなる増加を防ぐことである。ＱＣまたはＱＥを流れる電流を感知することは、任意の適切な技法によって実現し得るが、１つの特に有用な技法は、ＱＢおよびＱＣのコレクタのところのコモン・コレクタ・ノードＮＣＣにおける電圧を感知することである。これは、ＱＣを流れる電流がゼロに達するときにノードＮＣＣにおける電圧が下がるので、実施するのが容易である。
【０１０７】
図２７に、本特許の斬新な原理による利得制御インターフェースの実施形態を示す。図２７の電流源は、図１６のものに類似しているが、コモン・コレクタ・ノードＮＣＣからオペ・アンプ５４へのＳＥＮＳＥ接続を含む。このオペ・アンプは、ノードＮＣＣにおける電圧が降下するのを感知したときに、ＱＡへのベース駆動が増加するのを阻止するように構築され配置される。これは、例えば、図２８に示すオペ・アンプの実施形態で示すように、ＳＥＮＳＥ信号に応答して、オペ・アンプの出力段からの駆動電流を分流することによって実施し得る。
【０１０８】
図２７の実施形態は、ＱＢおよびＱＣのエミッタとコレクタの間で交差接続された１対の抵抗器ＲＥＶも含み、それによって、これらのデバイスにおけるアーリー電圧の影響が相殺される。
【０１０９】
上記で開示した本発明の原理はそれぞれ、独立の有用性を有する。さらに、これらの原理の一部または全部を相乗効果がもたらされるように組み合わせて、数ＧＨｚ範囲にまで及ぶ周波数で、低ノイズ、低相互変調、かつ高線形性で動作し得る堅固な高出力出力段を生成することができる。
【０１１０】
電流モードまたは電圧モードの信号として実施した特定の信号により、本特許出願で開示した実施形態の一部を説明してきたが、本発明の原理は、電圧、電流、または他のもののいずれで特徴づけられるかに関わらず、他のタイプの信号も企図している。同様に、具体的にＮ型、Ｐ型などとしていくつかの半導体領域を説明したが、異なる極性を利用することができる。好ましい実施形態を示すために特定の幾何的なデバイス配置の一部を示したが、他の多くの構造が可能であり、本特許出願の斬新な原理に従って、他のものを考案し得る。
【０１１１】
以上、多くの本発明の原理を説明してきたが、それぞれの原理は、独立の有用性を有する。場合によっては、互いに様々な組合せでこれらの原理を利用すると、追加の利益が実現される。
【０１１２】
そのため、本明細書で説明した実施形態は、本発明の概念から逸脱することなく、構成および細部の点で改変することができる。したがって、このような変更および改変は、添付の特許請求の範囲の範囲に含まれるとみなされる。
【図面の簡単な説明】
【０１１３】
【図１】連続補間減衰器に基づく先行技術の可変利得増幅器を示す図である。
【図２】本特許出願の斬新な原理の一部に従って構築された可変減衰システムの第１実施形態を示す図である。
【図３】本特許出願の斬新な原理の一部による可変減衰システムの完全差動型実施形態を示す図である。
【図４】本特許出願の斬新な原理の一部に従って構築された可変利得増幅器の詳細な実施形態を示す図である。
【図５】本特許出願の斬新な原理の一部に従ってステアリング・コアと補間器を統合する構成を示す図である。
【図６】本特許出願の斬新な原理の一部による連続構造を有する減衰器の実施形態を示す図である。
【図７】本特許出願の斬新な原理の一部による連続型減衰器および離散ステアリング・コアを有する可変減衰システムの実施形態を示す図である。
【図８】本特許出願の斬新な原理の一部に従って減衰器およびステアリング・コアがともに連続構造として実施される可変減衰システムの実施形態を示す図である。
【図９】本特許出願の斬新な原理の一部による完全集積型可変利得増幅器の実施形態を示す図である。
【図１０】図９の連続型減衰器の入力に沿って移動するキャリア・ドメインの電流密度の形状を示す図である。
【図１１】先行技術のトランス抵抗増幅器を示す図である。
【図１２】本特許出願のいくつかの追加の斬新な原理に従って構築された出力段の実施形態を示す図である。
【図１３】本特許出願のいくつかの追加の斬新な原理による適応バイアス処理を有する出力段の実施形態を示す図である。
【図１４】本特許出願のいくつかの追加の斬新な原理に従って、可変減衰システムと、適応バイアス制御を有する出力段とを組み合わせたシステムの実施形態を示す図である。
【図１５】先行技術の指数関数セルを示す図である。
【図１６】図４および図５に示す補間器を駆動するのに適した比率式利得インターフェースを示す図である。
【図１７】本特許出願のいくつかの追加の斬新な原理による、トランスインピーダンス増幅器の実施形態と、このトランスインピーダンス増幅器を可変減衰システムに結びつける方式とを示す図である。
【図１８】本特許のいくつかの追加の斬新な原理による増幅器の別の実施形態を示す図である。
【図１９】本特許の斬新な原理によるサーボ構成の実施形態を示す図である。
【図２０】本特許の斬新な原理による終端構成を備えた差動ステアリング・コアを示す図である。
【図２１】本特許の斬新な原理による入力システムの実施形態を示す図である。
【図２２】本特許の斬新な原理による整合回路の実施形態を示す図である。
【図２３】本特許の斬新な原理による線形化装置の実施形態を示す図である。
【図２４】本特許の斬新な原理による入力システムの実施形態を示す図である。
【図２５】本特許の斬新な原理による補間器信号のサーボ制御を提供する構成の別の実施形態を示す図である。
【図２６】本特許の斬新な原理による基準電流源を示す図である。
【図２７】本特許の斬新な原理による利得制御インターフェースの実施形態を示す図である。
【図２８】本特許の斬新な原理に従って、感知信号に応答して出力段からの駆動電流を分流するように構成された演算増幅器の実施形態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【手続補正書】
【提出日】平成19年7月6日(2007.7.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の入力を有する減衰器と、
電流の形で信号を受け、前記減衰器の前記複数の入力に前記信号を連続的に方向づけるように構築され配置されたステアリング・コアとを備える、システム。
【請求項２】
前記減衰器の前記複数の入力は離散的な入力を含み、
前記ステアリング・コアは、前記離散入力間で前記信号を連続的に補間するように構築され配置される、請求項１に記載のシステム。
【請求項３】
前記減衰器の前記複数の入力は連続的な入力を含み、
前記ステアリング・コアは、前記連続入力に沿って前記信号を方向づけるように構築され配置される、請求項１に記載のシステム。
【請求項４】
前記減衰器の前記複数の入力は連続的な入力を含み、
前記ステアリング・コアは、前記連続入力のポイント間で前記信号を連続的に補間するように構築され配置される、請求項１に記載のシステム。
【請求項５】
前記減衰器は離散構造を含む、請求項１に記載のシステム。
【請求項６】
前記減衰器は連続構造を含む、請求項１に記載のシステム。
【請求項７】
前記ステアリング・コアは離散構造を含む、請求項１に記載のシステム。
【請求項８】
前記ステアリング・コアは連続構造を含む、請求項１に記載のシステム。
【請求項９】
前記減衰器は離散構造を含み、前記ステアリング・コアは離散構造を含む、請求項１に記載のシステム。
【請求項１０】
前記減衰器は連続構造を含み、前記ステアリング・コアは離散構造を含む、請求項１に記載のシステム。
【請求項１１】
前記減衰器は連続構造を含み、前記ステアリング・コアは連続構造を含む、請求項１に記載のシステム。
【請求項１２】
前記減衰器は離散構造を含み、
前記ステアリング・コアは、前記複数の入力間で前記信号を連続的に補間するように構築され配置される、請求項１に記載のシステム。
【請求項１３】
前記減衰器は連続構造を含み、
前記ステアリング・コアは、前記複数の入力間で前記信号を連続的に補間するように構築され配置される、請求項１に記載のシステム。
【請求項１４】
複数の入力を有する第２の減衰器と、
前記第２減衰器の前記複数の入力に第２の信号を連続的に方向づけるように構築され配置された第２のステアリング・コアとをさらに備える、請求項１に記載のシステム。
【請求項１５】
複数の入力を有する減衰器と、
前記減衰器の前記複数の入力に信号を連続的に方向づけるように構築され配置されたステアリング・コアと、
電圧信号を電流信号に変換するように構築され配置された入力段と、を備え、
そこにおいて、前記ステアリング・コアは、前記減衰器の前記複数の入力に前記電流信号を連続的に方向づけるように構築され配置される、システム。
【請求項１６】
前記減衰器の前記複数の入力は離散的な入力を含み、
前記ステアリング・コアは、前記離散入力間で前記電流信号を連続的に補間するように構築され配置される、請求項１５に記載のシステム。
【請求項１７】
前記減衰器の前記複数の入力は連続的な入力を含み、
前記ステアリング・コアは、前記連続入力に沿って前記電流信号を方向づけるように構築され配置される、請求項１５に記載のシステム。
【請求項１８】
前記減衰器の前記複数の入力は連続的な入力を含み、
前記ステアリング・コアは、前記連続入力のポイント間で前記電流信号を連続的に補間するように構築され配置される、請求項１５に記載のシステム。
【請求項１９】
前記減衰器の出力に結合された出力段をさらに備える、請求項１５に記載のシステム。
【請求項２０】
前記電流信号は差動信号を含み、
前記減衰器は２つの減衰器部分を備え、
前記ステアリング・コアは２つのステアリング・コア部分を備える、請求項１５に記載のシステム。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正の内容】
【０１１２】
そのため、本明細書で説明した実施形態は、本発明の概念から逸脱することなく、構成および細部の点で改変することができる。したがって、このような変更および改変は、添付の特許請求の範囲の範囲に含まれるとみなされる。
本発明は、以下に示す各態様を採ることができる。
（１）減衰器の複数の入力に信号を連続的に方向づけることを含む、信号を減衰させる方法。
（２）前記減衰器の複数の入力に前記信号を連続的に方向づけることは、前記減衰器の離散入力間で前記信号を連続的に補間することを含む、（２）に記載の方法。
（３）前記減衰器の複数の入力に前記信号を連続的に方向づけることは、前記減衰器の連続入力に沿って前記信号を方向づけることを含む、（１）に記載の方法。
（４）前記減衰器の複数の入力に前記信号を連続的に方向づけることは、前記減衰器の連続入力に沿った離散ポイント間で前記信号を連続的に補間することを含む、（１）に記載の方法。
（５）前記減衰器の連続入力に沿って前記信号を方向づけることは、
前記連続入力のところでキャリア・ドメインを生成することと、
前記連続入力に沿って前記キャリア・ドメインを移動させることとを含む、（３）に記載の方法。
（６）信号を減衰させる手段と、
前記減衰手段の複数の入力に前記信号を連続的に方向づける手段とを備える、可変減衰システム。
（７）前記信号を連続的に方向づける前記手段は、前記減衰器の離散入力間で前記信号を連続的に補間する手段を備える、（６）に記載のシステム。
（８）前記信号を連続的に方向づける前記手段は、前記減衰器の連続入力に沿って前記信号を方向づける手段を備える、（６）に記載のシステム。
（９）前記信号を連続的に方向づける前記手段は、前記減衰器の連続入力のポイント間で前記信号を連続的に補間する手段を備える、（６）に記載のシステム。
（１０）第２の信号を減衰させる第２の手段と、
前記第２減衰手段の複数の入力に前記第２信号を連続的に方向づける第２の手段とをさらに備える、（６）に記載のシステム。
（１１）入力信号を受け取るように配置された第１縁部および前記第１縁部の反対側の第２縁部を有する抵抗性層と、
前記抵抗性層の両端に配置された第１および第２の終端接点と、
前記抵抗性層の前記第２縁部に沿って配設された接地接点とを備える、減衰器。
（１２）前記抵抗性層は半導体材料を含む、（１１）に記載の減衰器。
（１３）前記半導体材料は、半導体デバイス内の埋込層を含む、（１２）に記載の減衰器。
（１４）前記抵抗性層は、端部間で約７４単位の長さを有し、縁部間で約１２単位の幅を有する、（１１）に記載の減衰器。
（１５）複数の入力を有する減衰器回路網と、
一連の補間信号に応答して前記減衰器回路網の前記複数の入力間で入力信号を連続的に補間するように配置された一連のステアリング・トランジスタと、
制御信号に応答して前記補間信号を生成するように構築され配置された補間器とを備える、可変減衰システム。
（１６）前記減衰器回路網は、抵抗ラダー回路網を含む、（１５）に記載のシステム。
（１７）前記抵抗ラダー回路網は、Ｒ２Ｒ回路網を含む、（１６）に記載のシステム。
（１８）前記複数のトランジスタは、複数のカスコード・トランジスタを含む、（１５）に記載のシステム。
（１９）前記カスコード・トランジスタはそれぞれ、前記減衰器の前記複数の入力の対応する入力に結合された第１端子と、コモン・ノードに結合された第２端子と、補間信号を受け取るように結合された第３端子とを有する、（１８）に記載のシステム。
（２０）前記補間器は、一連の部分切替電流を生成するように配置されたトランジスタの階層を含み、前記一連のステアリング・トランジスタは、前記部分切替電流を空間的に増幅するように構成される、（１５）に記載のシステム。
（２１）前記ステアリング・コアに結合された入力段をさらに備える、（１５）に記載のシステム。
（２２）前記入力段はトランスコンダクタンス段を含む、（２１）に記載のシステム。
（２３）前記減衰器に結合された出力段をさらに含む、（１５）に記載のシステム。
（２４）前記出力段はトランスインピーダンス段を含む、（２３）に記載のシステム。
（２５）複数の入力を有する第２の減衰器回路網と、
前記一連の補間信号に応答して前記第２減衰器回路網の前記複数の入力間で第２の入力信号を連続的に補間するように配置された第２の一連のステアリング・トランジスタとをさらに備える、（１５）に記載のシステム。
（２６）入力周辺部を有する連続型減衰器と、
前記減衰器の前記入力周辺部に沿って配設された一連のステアリング・トランジスタとを備える、可変減衰システム。
（２７）前記一連のステアリング・トランジスタは、一連の補間信号に応答して前記減衰器回路網の前記入力周辺部に沿った複数のポイント間で入力信号を連続的に補間するように配置される、（２６）に記載のシステム。
（２８）前記一連のステアリング・トランジスタに結合され、制御信号に応答して前記補間信号を生成するように構築され配置された補間器をさらに備える、（２６）に記載のシステム。
（２９）前記連続型減衰器は、半導体材料の埋込層として製作される、（２６）に記載のシステム。
（３０）前記一連のステアリング・トランジスタは、前記埋込層の上部に製作される、（２９）に記載のシステム。
（３１）前記ステアリング・トランジスタは、バイポーラ接合トランジスタを含み、
前記埋込層は、前記ステアリング・トランジスタのサブ・コレクタとして機能する、（３０）に記載のシステム。
（３２）前記減衰器およびステアリング・トランジスタは、単一分離トレンチ内に製作される、（２６）に記載のシステム。
（３３）前記入力周辺部は、前記減衰器の第１縁部を含み、前記減衰器は、
前記第１縁部の反対側に第２縁部を有する抵抗性層と、
前記抵抗性層の両端に配置された第１および第２の終端接点と、
前記抵抗性層の前記第２縁部に沿って配設された接地接点とを備える、（２６）に記載のシステム。
（３４）入力周辺部を有する第２の連続型減衰器と、
前記第２減衰器の前記入力周辺部に沿って配設された第２の一連のステアリング・トランジスタとをさらに備える、（２６）に記載のシステム。
（３５）前記減衰器は、半導体材料の埋込層を含み、
前記第１および第２の一連のステアリング・トランジスタは、前記埋込層の両縁部に沿って配設される、（３４）に記載のシステム。
（３６）前記埋込層の中心線に沿って配設された接地接点をさらに備える、（３５）に記載のシステム。
（３７）入力周辺部を有する連続型減衰器と、
前記入力周辺部に沿った移動可能な場所で、前記減衰器に信号電流を結合するように構築され配置されたステアリング・コアとを備える、可変減衰システム。
（３８）前記移動可能な場所は、キャリア・ドメインの重心を含む、（３７）に記載のシステム。
（３９）前記ステアリング・コアは、前記減衰器の前記入力周辺部のところでキャリア・ドメインを生成するように構築され配置された分布トランジスタを含む、（３７）に記載のシステム。
（４０）前記減衰器は、第１の極性の第１の半導体領域を含み、
前記ステアリング・コアは、前記第１領域に隣接し、かつ、前記減衰器の前記入力周辺部に沿って配設された第２の極性の第２の半導体領域を有する分布トランジスタを含む、（３７）に記載のシステム。
（４１）前記分布トランジスタは、前記第２領域に隣接し、かつ、前記減衰器の前記入力周辺部に沿って配設された前記第１極性の第３の半導体領域をさらに含む、（４０）に記載のシステム。
（４２）前記第１、第２、および第３の半導体領域は、それぞれバイポーラ接合トランジスタのコレクタ、ベース、およびエミッタを形成する、（４１）に記載のシステム。
（４３）前記第２半導体領域は、両端に配置されたベース接点を有する、（４２）に記載のシステム。
（４４）前記トランジスタの前記ベースに連続電流シートを提供するように配置された分布電流源をさらに備える、（４２）に記載のシステム。
（４５）前記分布電流源は、分布ＭＯＳトランジスタを含む、（４４）に記載のシステム。
（４６）前記第２半導体領域は、前記ＭＯＳトランジスタのドレインとして機能する、（４５）に記載のシステム。
（４７）前記入力周辺部は、前記減衰器の第１の縁部を含み、前記減衰器は、
前記第１縁部の反対側に第２の縁部を有する抵抗性層と、
前記抵抗性層の両端に配置された第１および第２の終端接点と、
前記抵抗性層の前記第２縁部に沿って配設された接地接点とを備える、（３７）に記載のシステム。
（４８）入力周辺部を有する第２の連続型減衰器と、
前記第２減衰器の前記入力周辺部に沿った移動可能な場所で、前記第２減衰器に第２の信号電流を結合するように構築され配置された第２のステアリング・コアとをさらに備える、（３７）に記載のシステム。
（４９）前記ステアリング・コアは、
中心線からそれぞれ反対方向に流れる２つの電流シートを生成するように構築され配置された２つの分布電流源と、
前記分布電流源の両側に配置された２つの分布バイポーラ接合トランジスタとを備え、前記各分布バイポーラ接合トランジスタのベースは、前記分布電流源の対応するほうから前記電流シートを受け取るように構成される、（４８）に記載のシステム。
（５０）前記減衰器は、前記中心線の両側に配置され、前記分布バイポーラ接合トランジスタの対応するほうに結合される、（４９）に記載のシステム。
（５１）前記減衰器およびステアリング・コアは、
中心線に沿って配置されたソース領域と、
前記中心線の両側に、前記ソース領域に隣接して配置された２つのゲート領域と、
前記中心線の両側に、前記ゲート領域のそれぞれ対応するほうに隣接して配置された２つのドレイン／ベース領域と、
前記中心線の両側に、前記ドレイン／ベース領域のそれぞれ対応するほうに隣接して配置された２つのエミッタ領域と、
前記中心線の両側に、前記ドレイン／ベース領域のそれぞれ対応するほうに隣接して配置された２つの減衰器領域とを含む、（４８）に記載のシステム。
（５２）前記減衰器およびステアリング・コアは、単一分離トレンチ内に製作される、（３７）に記載のシステム。
（５３）増幅器であって、
前段と、
前記前段に結合され、前記前段からの入力信号に応答して出力信号を生成するように構築され配置された出力段とを備え、前記出力段はバイアス電流を有し、前記増幅器はさらに、
前記出力段に結合され、前記入力信号の振幅に応答して前記バイアス電流を制御するように構築され配置された適応バイアス制御回路を備える、増幅器。
（５４）バイアス電流を有する出力段を動作させる方法であって、前記出力段に印加される入力信号の振幅に応答して前記バイアス電流を適応制御することを含む、方法。
（５５）増幅器であって、
前段と、
前記前段に結合され、前記前段からの入力信号に応答して出力信号を生成するように構築され配置された出力段とを備え、前記出力段はバイアス電流を有し、前記増幅器はさらに、
前記入力信号の振幅に応答して前記バイアス電流を適応制御する手段を備える、増幅器。
【国際調査報告】
2007529149.tif 000031