(57)【要約】  付随するひずみシリコン層を備えるピクセルセルを有するイメージャである。ひずみシリコン層は電荷転送効率を増大し、残像を減少し、撮像デバイスにおける青感度を改善する。
2007529103.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのピクセルセルであって：
上位部分にひずみシリコン層を含む半導体基板と；
前記半導体基板の上位領域に形成された電荷生成のためのフォトセンサと；
を含む、ピクセルセル。
【請求項２】
前記ひずみシリコン層が約５００Åから約１０００Åの厚みを有する、請求項１に記載のピクセルセル。
【請求項３】
前記ひずみシリコン層が、シリコン−ゲルマニウムベース層の上に形成された最上位シリコン層を含む、請求項１に記載のピクセルセル。
【請求項４】
前記シリコン−ゲルマニウムベース層がＳｉＸＧｅ（１−Ｘ）を含む、請求項３に記載のピクセルセル。
【請求項５】
前記シリコン−ゲルマニウムベース層がＳｉＸＧｅＹＣＺを含み、Ｘ＋Ｙ＋Ｚ＝１である、請求項３に記載のピクセルセル。
【請求項６】
前記シリコン−ゲルマニウムベース層がゲルマニウム濃度の異なる複数のシリコン−ゲルマニウム層を含む、請求項３に記載のピクセルセル。
【請求項７】
前記シリコン−ゲルマニウムベース層が約３０％から約４０％のゲルマニウム濃度を有する、請求項３に記載のピクセルセル。
【請求項８】
前記ひずみ層を包含する前記基板の領域に形成されたリセットトランジスタ、ソースフォロワトランジスタ、及び行選択トランジスタをさらに含む、請求項１に記載のピクセルセル。
【請求項９】
前記ひずみシリコン層を包含する前記基板の領域に形成された転送トランジスタをさらに含む、請求項８に記載のピクセルセル。
【請求項１０】
少なくとも１つのピクセルセルであって：
上位部分にひずみシリコン層を含む半導体基板と；
前記半導体基板の上位領域に形成された電荷生成のためのフォトセンサと；
前記半導体基板の前記上位部分に付随して形成されたリセットトランジスタと；
前記半導体基板の前記上位部分に付随して形成されたソースフォロワトランジスタと；
前記半導体基板の前記上位部分に付随して形成された行選択トランジスタと；
を含む、ピクセルセル。
【請求項１１】
前記ひずみシリコン層が約５００Åから約１０００Åの厚みを有する、請求項１０に記載のピクセルセル。
【請求項１２】
前記ひずみシリコン層がシリコン−ゲルマニウムベース層の上に形成された最上位シリコン層を含む、請求項１０に記載のピクセルセル。
【請求項１３】
前記シリコン−ゲルマニウムベース層がＳｉＸＧｅ（１−Ｘ）を含む、請求項１２に記載のピクセルセル。
【請求項１４】
前記シリコン−ゲルマニウムベース層がＳｉＸＧｅＹＣＺを含み、Ｘ＋Ｙ＋Ｚ＝１である、請求項１２に記載のピクセルセル。
【請求項１５】
前記シリコン−ゲルマニウムベース層がゲルマニウム濃度の異なる複数のシリコン−ゲルマニウム層を含む、請求項１２に記載のピクセルセル。
【請求項１６】
前記シリコン−ゲルマニウムベース層が約３０％から約４０％のゲルマニウム濃度を有する、請求項１２に記載のピクセルセル。
【請求項１７】
少なくとも１つのピクセルセルであって：
上位部分にひずみシリコン層を含む半導体基板と；
前記半導体基板の上位領域に形成された電荷生成のためのフォトセンサと；
前記半導体基板の前記上位部分に付随して形成されたリセットトランジスタと；
前記半導体基板の前記上位部分に付随して形成されたソースフォロワトランジスタと；
前記半導体基板の前記上位部分に付随して形成された行選択トランジスタと；
前記半導体基板の前記上位部分に付随して形成された転送トランジスタと；
を含む、ピクセルセル。
【請求項１８】
前記ひずみシリコン層が約５００Åから約１０００Åの厚みを有する、請求項１７に記載のピクセルセル。
【請求項１９】
前記ひずみシリコン層がシリコン−ゲルマニウムベース層の上に形成された最上位シリコン層を含む、請求項１７に記載のピクセルセル。
【請求項２０】
前記シリコン−ゲルマニウムベース層がＳｉＸＧｅ（１−Ｘ）を含む、請求項１９に記載のピクセルセル。
【請求項２１】
前記シリコン−ゲルマニウムベース層がＳｉＸＧｅＹＣＺを含み、Ｘ＋Ｙ＋Ｚ＝１である、請求項１９に記載のピクセルセル。
【請求項２２】
前記シリコン−ゲルマニウムベース層がゲルマニウム濃度の異なる複数のシリコン−ゲルマニウム層を含む、請求項１９に記載のピクセルセル。
【請求項２３】
前記シリコン−ゲルマニウムベース層が約３０％から約４０％のゲルマニウム濃度を有する、請求項１９に記載のピクセルセル。
【請求項２４】
複数のピクセルセルを含むイメージャであって、前記ピクセルセルの内少なくとも１つが：
上位部分にひずみシリコン層を含む半導体基板と；
前記半導体基板の上位領域に形成された電荷生成のためのフォトセンサと；を備える、イメージャ。
【請求項２５】
前記ひずみシリコン層が約５００Åから約１０００Åの厚みを有する、請求項２４に記載のイメージャ。
【請求項２６】
前記ひずみシリコン層がシリコン−ゲルマニウムベース層の上に形成された最上位シリコン層を含む、請求項２４に記載のイメージャ。
【請求項２７】
前記シリコン−ゲルマニウムベース層がＳｉＸＧｅ（１−Ｘ）を含む、請求項２６に記載のイメージャ。
【請求項２８】
前記シリコン−ゲルマニウムベース層がＳｉＸＧｅＹＣＺを含み、Ｘ＋Ｙ＋Ｚ＝１である、請求項２６に記載のイメージャ。
【請求項２９】
前記シリコン−ゲルマニウムベース層が約３０％から約４０％のゲルマニウム濃度を有する、請求項２６に記載のイメージャ。
【請求項３０】
前記イメージャがＣＭＯＳイメージャである、請求項２４に記載のイメージャ。
【請求項３１】
前記少なくとも１つのピクセルセルが、前記ひずみ層を包含する前記基板の領域に形成されたリセットトランジスタ、ソースフォロワトランジスタ、及び行選択トランジスタをさらに含む、請求項２４に記載のイメージャ。
【請求項３２】
前記イメージャが、前記ひずみシリコン層を包含する前記基板の領域に形成された転送トランジスタをさらに含む、請求項３１に記載のイメージャ。
【請求項３３】
前記フォトセンサがフォトダイオードである、請求項２４に記載のイメージャ。
【請求項３４】
前記少なくとも１つのピクセルセルが撮像アレイの一部である、請求項２４のイメージャ。
【請求項３５】
処理システムであって：
プロセッサと；
前記プロセッサに結合された撮像デバイスと；
を備え、前記撮像デバイスが複数のピクセルセルを有し、前記ピクセルセルの内少なくとも１つが：
上位部分にひずみシリコン層を含む半導体基板と；
前記半導体基板の上位部分に形成された電荷生成のためのフォトセンサと；
前記基板上に形成された出力トランジスタを少なくとも含む読み取り回路と；
を含む、システム。
【請求項３６】
前記ひずみシリコン層が約５００Åから約１０００Åの厚みを有する、請求項３５に記載のシステム。
【請求項３７】
前記ひずみシリコン層がシリコン−ゲルマニウム層の上に形成された最上位シリコン層を含む、請求項３５に記載のシステム。
【請求項３８】
前記シリコン−ゲルマニウムベース層が約３０％から約４０％のゲルマニウム濃度を有する、請求項３７に記載のシステム。
【請求項３９】
ピクセルセルを形成する方法であって：
半導体基板を形成するステップと；
ひずみシリコン層を前記半導体基板の上位部分に付随して形成するステップと；
前記半導体基板の前記上位部分に電荷生成のためのフォトセンサを形成するステップと；
を含む、方法。
【請求項４０】
前記ひずみ層を包含する前記基板の領域にリセットトランジスタ、ソースフォロワトランジスタ、及び行選択トランジスタを形成するステップをさらに含む、請求項３９に記載の方法。
【請求項４１】
前記ひずみシリコン層を包含する前記基板の領域に転送トランジスタを形成するステップをさらに含む、請求項４０に記載の方法。
【請求項４２】
前記ひずみシリコン層を形成するステップを、約５００Åから約１０００Åの厚みを有するひずみシリコン層を形成するステップによって実行する、請求項３９に記載の方法。
【請求項４３】
前記ひずみシリコン層を形成するステップを、シリコン−ゲルマニウムベース層の上に最上位シリコン層を形成するステップによって実行する、請求項３９に記載の方法。
【請求項４４】
前記シリコン−ゲルマニウムベース層がＳｉＸＧｅ（１−Ｘ）を含む、請求項４３に記載の方法。
【請求項４５】
前記シリコン−ゲルマニウムベース層がＳｉＸＧｅＹＣＺを含み、Ｘ＋Ｙ＋Ｚ＝１である、請求項４３に記載の方法。
【請求項４６】
前記最上位シリコン層を形成する前記ステップを原子層堆積法（ＡＬＤ）によって実行する、請求項４３に記載の方法。
【請求項４７】
前記最上位シリコン層を形成する前記ステップを化学気相堆積法（ＣＶＤ）によって実行する、請求項４３に記載の方法。
【請求項４８】
ひずみシリコン層を形成する前記ステップを、約３０％から約４０％のゲルマニウム濃度を有するシリコン−ゲルマニウムベース層の上に最上位シリコン層を形成するステップによって実行する、請求項３９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に画像センサに関し、より具体的には付随するひずみシリコン層を有するピクセルセルとその製造方法に関する。
【背景技術】
【０００２】
光撮像用途では、電荷結合素子（ＣＣＤ）及び相補型金属酸化膜半導体（ＣＭＯＳ）を含む撮像デバイスが一般的に使用されている。
【０００３】
デジタルイメージャ回路は通例ピクセルセルの焦点面アレイを含み、各々のセルはフォトセンサ、例えばフォトゲート、光伝導体、またはフォトダイオードを含む。ＣＭＯＳイメージャはそのようなデジタルイメージャ回路の１つであり、各々のピクセルセルに接続された読み取り回路を出力トランジスタの形で含む。フォトセンサは光子を電子に変換し、変換された電子は通例、ソースフォロワ出力トランジスタのゲートに接続された浮動拡散領域に移送される。電荷転送デバイスを備えてもよく、この電荷転送デバイスは、フォトセンサから浮動拡散領域に電荷を移送するトランジスタであり得る。イメージャセルも通例、電荷の移動に先駆けて浮動拡散領域を所定の電荷レベルにリセットするトランジスタを有する。ソースフォロワトランジスタの出力は出力信号として行選択トランジスタによりゲート制御される。
【０００４】
典型的なＣＭＯＳ撮像回路とその処理ステップ、並びに撮像回路の各種ＣＭＯＳ素子の機能の詳細な説明は、例えばローズ（Rhodes）に付与された米国特許第6,140,630号、ローズに付与された米国特許第6,376,868号、ローズらに付与された米国特許6,310,366号、ローズに付与された米国特許6,326,652号、ローズに付与された米国特許6,204,524号、ローズに付与された米国特許第6,333,205号に開示されている。これらの各特許の開示内容は、参照によりその全体を本願に援用する。
【０００５】
図１は、ピクセルアレイ３００を有するＣＭＯＳイメージャデバイス３０８のブロック線図を示し、各ピクセルセルは上述のように構成される。ピクセルアレイ３００は、所定数の列及び行（図示せず）に配列された複数のピクセルを含む。アレイ３００において、各行のピクセルは行選択ラインによって同時にオンに切り替わり、各列のピクセルはそれぞれの列選択ラインによって選択的に出力される。アレイ３００全体に複数の行及び列ラインが設けられる。行ラインは、行アドレスデコーダ２２０に反応して行ドライバ２１０によって選択的に作動する。列選択ラインは、列アドレスデコーダ２７０に反応して列ドライバ２６０によって選択的に作動する。このように、各ピクセルに対して行及び列アドレスが提供される。ＣＭＯＳイメージャデバイス３０８はタイミング・制御回路２５０によって作動し、同タイミング・制御回路２５０は、ピクセルの読み取りにあたって適切な行及び列ラインを選択するためアドレスデコーダ２２０，２７０を制御する。制御回路２５０はまた、行及び列ドライバ回路２１０，２６０が選択した行及び列ラインのドライブトランジスタへ駆動電圧を印加するよう、行及び列ドライバ回路２１０，２６０を制御する。ピクセル列信号は通例、ピクセルリセット信号（Ｖｒｓｔ）とピクセル画像信号（Ｖｓｉｇ）を含み、列デバイス２６０に付随するサンプル・ホールド回路２６１によって読み取られる。差動増幅器２６２によってピクセルごとに差分信号（Ｖｒｓｔ−Ｖｓｉｇ）が生成され、増幅され、アナログ−デジタルコンバータ２７５（ＡＤＣ）によってデジタル化される。アナログ−デジタルコンバータ２７５はデジタル化したピクセル信号を画像プロセッサ２８０に供給し、同画像プロセッサ２８０はデジタル画像を形成して出力する。
【０００６】
ｐ−ｎ−ｐフォトダイオードは、ＣＭＯＳピクセルセルで時折使用されるフォトセンサの一種である。ＣＭＯＳイメージャで、フォトダイオードの表面に入射光が当たると、フォトダイオードのｐ−ｎ接合において電子／正孔対が生成される。生成された電子はフォトダイオードのｎ型領域で回収される。光電荷は、それが初期電荷堆積領域から浮動拡散領域へ移動する時に増幅される場合があり、あるいは転送トランジスタを経由し浮動拡散領域へ移される場合がある。浮動拡散領域にある電荷は、通例ならば上述のソースフォロワトランジスタによってピクセル出力電圧に変換される。
【０００７】
ｐ−ｎ−ｐフォトダイオード４９を有するＣＭＯＳピクセルセルの部分を、図２に示す。図２の４トランジスタ（４−Ｔ）には、ソースフォロワトランジスタと行選択トランジスタが含まれるが、この断面図には示さない。ｎ型領域２３の上にはｐ＋領域２１があり、フォトダイオード４９を形成する。典型的には、ｐ＋領域２１を注入することによってｐ−ｎ接合を生成する。図示するピクセルは、付随するゲートを有する転送トランジスタ２６と付随するゲートを有するリセットトランジスタ２８とを、浮動拡散領域１６とソース／ドレイン領域３０とともに含む。図示するピクセルはまた、シャロートレンチアイソレーション（ＳＴＩ）領域５５を含む。
【０００８】
ｐ−ｎ−ｐフォトダイオードを用いる従来型ピクセルセルを有するイメージャは、フォトダイオード４９と転送ゲート２６領域との間の電位壁に起因する非効率的な電荷移動又は残像等の問題があることがしばしばある。フィルファクタの損失も、従来型ＣＭＯＳ画像センサにからむ１つの問題である。フィルファクタは、所与の光強度当たりの生成電子の比を測定したものである。ｐ−ｎ−ｐフォトダイオードの表面で高濃度のｐ型ドーパントを使用し、これがｎ型ドーパントの中へ拡散することでｎ型ドーパントを補償し、フィルファクタの減少を招く際に、フィルファクタの損失が発生し得る。
【０００９】
従来型ピクセルセルはまた、色忠実度および信号対雑音比が不十分であったり、広範囲に及ぶ照明条件にわたって作動できないことがある。これは特に青感度、すなわち青波長から電荷への光子の変換に関して当て嵌まる。青光子は表面近くで吸収されることで表面の欠陥や漏れの影響を受け易く、その結果、最適な色忠実度が損なわれる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の実施形態は、付随するひずみシリコン層を有するピクセルセルを使用するイメージャを提供する。ピクセルセルのひずみシリコン層は電荷移動効率を高め、残像を減らし、撮像デバイスにおける青感度を改善する。
【発明を実施するための最良の形態】
【００１１】
上述した本発明の特徴及び利点は、以下の詳細な説明からより明確に理解されよう。添付の図面を参照しつつ、以下の詳細な説明を行う。
【００１２】
以下の詳細な説明では、その一部をなし、本発明を実行し得る具体的実施形態を例示する添付の図面を参照する。当業者が本発明を実行できるよう、十分に詳しくそれらの実施形態を説明するが、本発明の精神及び範囲を逸脱することなく、他の実施形態を利用できると共に、構造的、論理的、及び電気的変更を行うことができることを理解されたい。説明する処理ステップの進行は本発明の典型的な実施形態にあたるものであるが、ステップの順序はここで述べるものに限定されず、必ず一定の順序で発生するステップは別として、当技術において周知のごとく変更し得るものである。
【００１３】
「半導体基板」及び「基板」という用語は、あらゆる半導体ベースの構造を含むものとして理解されたい。半導体構造は、シリコン、シリコンオンイシュレータ（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）、ドープ半導体及び非ドープ半導体、ベース半導体基礎によって支持されたシリコンのエピタキシャル層、及びその他の半導体構造を含むものとして理解されたい。半導体は必ずしもシリコンベースではない。シリコン−ゲルマニウム、ゲルマニウム、または砒化ガリウムを半導体としてもよい。以降の説明で基板に言及する場合には、あらかじめ以前の処理ステップを用いてベース半導体または基礎の中または上に領域または接合が形成され得る。
【００１４】
ここで用いる「ピクセル」という用語は、光子を電気信号に変換するためのフォトセンサを包含するフォトエレメント単位セルを指す。例証を目的とし、ただ１つの代表的ピクセルおよびその形成の仕方を図と本書の説明とで例証するが、複数の同様のピクセルの製造が同時に進行するのが典型的である。よって、以下の詳細な説明は限定的に捉えるべきではなく、本発明の範囲は専ら添付の請求項によって設定される。
【００１５】
以降の説明では便宜上、ＣＭＯＳイメージャとの関係で本発明を説明するが、本発明は任意のイメージャセルの任意のフォトセンサにより広く応用できる。これより図を参照するが、図中、同様の要素については同様の参照番号を付して示している。図３は本発明の一実施形態により構成された典型的なピクセルセル２００を示す。
【００１６】
図示するピクセルセル２００は、基板１６０に付随するひずみシリコン層１７０を含む。従来型ＣＭＯＳイメージャ（図２）では、ひずみシリコン層１７０を使用しない。図３に示すピクセルセル２００のひずみシリコン層１７０は、以前の撮像技術を凌ぐ利点を提供する。利点としてはキャリアの移動性の向上、抵抗の減少、電子流の向上が挙げられるが、これらに限定しない。電子流が増すと、性能が向上する。ひずみシリコン層１７０を追加することにより、フォトダイオード１５０と転送ゲート領域１２６との間の電位壁はさほど問題とならないため、電荷移動がより効率的になると共に残像が減少する。また、色忠実度、信号対雑音比、そして広範囲の照明条件にわたる動作が改善される。さらに、ひずみシリコン層１７０は吸収係数が高いことにより、イメージャにおける青感度を向上させる。
【００１７】
図示するピクセルセル２００は、ドープ層またはウェル１６１を有する基板１６０を含む。さらに、例示に過ぎないが、基板１６０はｐ型基板であり、ｐ型基板１６０より高濃度にドープされたｐ型ウェル１６１を含む。図示するピクセルセル２００はまた、フォトセンサ１５０を含む。このフォトセンサ１５０は、ｐ＋領域１２２とｎ型領域１２４とを有する。フォトセンサ１５０はフォトダイオードとして図示されており、これをｐ−ｎ接合フォトダイオード、ショットキーフォトダイオード、その他適切なフォトダイオードとすることもできるが、専ら例示の目的でｐ−ｎ−ｐフォトダイオードとしてこれを説明する。加えて、フォトセンサ１５０をフォトゲートとしても、あるいは光子を電荷に変換できるその他の感光性領域としてもよい。フォトセンサの一部分は、ひずみシリコン層１７０中に延在する。これにより、以下でさらに説明するフォトセンサ１５０と浮動拡散領域１１６との間での電子交換が可能となる。
【００１８】
図示するピクセルセル２００はまた、付随するゲートを有する転送トランジスタ１２６と、付随するゲートを有するリセットトランジスタ１２８と、ソース／ドレイン領域１３０と、シャロートレンチアイソレーション（ＳＴＩ）領域１５５とを含む。ピクセルセル２００では、付随するゲートを有するソースフォロワトランジスタ１２７及び行選択トランジスタ１２９も図示しているが、その構造は本発明にとって重要ではないため、図３では電気配線図として示している。行選択トランジスタ１２９の出力は、列ライン１３１に接続する。図３では、転送トランジスタを有する４トランジスタ（４Ｔ）構成として示すが、転送トランジスタを欠く３トランジスタ（３Ｔ）構成、又はこれより多い若しくは少ない数のトランジスタを有する他のピクセルセル構成で本発明を使用することもできる。
【００１９】
図４Ａ及び４Ｂを参照する。図３のピクセルセル２００で使用されるひずみシリコン層１７０は２つの層、すなわちシリコン−ゲルマニウム（ＳｉＧｅ）ベース層１７２とシリコン層１７４とを備える。シリコン層１７４は、ＳｉＧｅベース層１７２の上に形成する。シリコン層１７４は、従来の方法により形成できる。例えば、原子層堆積法（ＡＬＤ）又は化学気相堆積法（ＣＶＤ）によってシリコン層１７４を形成することができる。２つの層１７２，１７４が形成されると、図４Ｂに示すように、シリコン層１７４のシリコン原子がＳｉＧｅベース層１７２のシリコン原子と「整合」する。この整合によりシリコン層１７４のシリコン原子に二軸ひずみがかかり、その結果、ひずみシリコン層１７０が形成される。ひずみシリコン層１７０は、ある種のイメージャに用いるバルクシリコンより優れた電子的性質を有する。具体的に、ひずみシリコン層１７０はより優れた電子・正孔移動性を有し、それは撮像デバイストランジスタがより大きな駆動電流能力を有することを意味する。従来型ＣＭＯＳイメージャと比較した場合、フォトダイオード１５０（図３）から浮動拡散領域１１６（図３）にかけての電荷転送が向上する。注目すべきは、リセットのため、ソース／ドレイン領域１３０（図３）から浮動拡散領域１１６（図３）にかけての電荷転送も向上することである。
【００２０】
ＳｉＧｅベース層１７２は、所望のシリコン対ゲルマニウム比に堆積させる。所望の比は、シリコン層１７４にかかる所望のひずみ量に依存する。ＳｉＧｅベース層１７２のゲルマニウム濃度は、好ましくは約３０パーセントから約４０パーセントであるが、この濃度は、所望の光感度、移動性の向上、その他の要因に基づき、特定の用途に合わせて最適化することができる。典型的なＳｉＧｅ合金はＳｉＸＧｅ（１−Ｘ）として特徴づけられ、Ｘはモル分数である。ベース層１７２として他のシリコン−ゲルマニウム合金を使用できる。例えばベース層１７２（図４Ｂ）としてＳｉＸＧｅＹＣＺを使用することもでき、Ｘ，Ｙ及びＺは、それぞれＳｉ，Ｇｅ及びＣのモル分数であって、Ｘ＋Ｙ＋Ｚ＝１である。
【００２１】
ひずみシリコン層１７０は、例えば約５００Åから約１０００Åの厚みを有する。ただしこの厚みは、複合積層として段階的な最下ＳｉＧｅ層の上に緩和したＳｉＧｅ最上位層を形成することによって、変化し得ることに注意されたい。その場合には、ゲルマニウム濃度を変化させることと、例えば約２００Åから約８００Åへと厚みを変化させることで各々の層を個別に調整することができる。示した厚みは一例に過ぎず、限定的なものとして解釈すべきではない。加えて、複数のＳｉＧｅ層、例えばゲルマニウム濃度が異なる段階的ＳｉＧｅ層１７２ａとＳｉＧｅベース層１７２ｂ（以下でさらに説明する図５）とを、積み重ねてＳｉＧｅ層１７２を形成することができる。また、ＳｉＧｅ若しくはＳｉＧｅＣを、又は最上位シリコン層１７２をひずませることができるその他金属を、基板１６０を形成するための金属として使用すれば、基板１６０に付随する最上位シリコン層１７２を形成できることに注意されたい。
【００２２】
ＳｉＸＧｅ（１−Ｘ）ベース層１７２は、基板自体のより大きい部分を形成するよう拡大することができる（つまり厚みを増すことができる）。例えば図５は、より厚いＳｉＧｅベース層１７２を有するピクセルセル前駆体２００ａを示し、同ＳｉＧｅベース層１７２は段階的ＳｉＧｅ層１７２ａと最下位ＳｉＧｅベース層１７２ｂとを備える。この例では、フォトダイオード１５０（図３）の大部分をＳｉＧｅベース層１７２の部分として形成でき、ピクセルセル２００（図３）における赤、赤外線（ＩＲ）、及び近赤外線（ＮＩＲ）反応が大幅に向上する。ＳｉＸＧｅ（１−Ｘ）ベース層１７２の厚みと、モル分数「Ｘ」と、添加レベルとを調整することにより、赤、ＩＲ、及びＮＩＲ吸収特性を調整することができる。一部の用途、例えば自動車市場では、赤、ＩＲ、及びＮＩＲ反応が重要視されることがある。より厚いＳｉＧｅベース層１７２を作製し、さらにシリコン層１７４にひずみを導入することにより、可視スペクトルの青及び赤領域の両方で高い量子効率を有する望ましいセンサを達成することができる。
【００２３】
図６ないし図９は、本発明によってひずみシリコン層１７０を有するピクセルセルを形成する１つの典型的方法を種々の処理段階にて示すものである。論述の目的で、本発明はｐ型基板で形成されるものとして説明するが、ｎ型基板で相補型構造を形成することもできることを理解されたい。さらに、他のフォトセンサ構造を用いることもできる。
【００２４】
図６を参照し、絶縁領域１５５を有する基板１６０を提供する。この絶縁領域１５５は、後でピクセルセルを形成する基板の領域を電気的に絶縁するために形成する。絶縁領域１５５は、ＬＯＣＯＳ法（シリコン局所酸化法）における基礎シリコンの熱酸化等、公知の技法により、あるいはシャロートレンチアイソレーション（ＳＴＩ）プロセスでトレンチをエッチングし同トレンチに酸化物を充填することにより、形成できる。絶縁領域１５５を形成した後に、ｐ型基板１６０に付随させてひずみシリコン層１７０を形成する。ひずみシリコン層１７０は、図４Ａ及び４Ｂに関して上述したように、選択的エピタキシャル成長法またはＣＶＤのいずれかによって形成する。
【００２５】
図６が本発明の一実施形態に過ぎないこと、そして図５に関して上述したように、必要に応じ、段階的ＳｉＧｅ層１７２ａと最下位ＳｉＧｅベース層１７２ｂとをさらに備える拡張ＳｉＧｅベース層１７２をひずみシリコン層１７０が含むことができることに注意されたい。図５に示す例のひずみシリコン層１７０は、所望の性質を有する最下位ＳｉＧｅ層１７２ｂを形成すること；ＳｉＧｅベース層１７２ｂの上に段階的ＳｉＧｅ層１７２ａを形成すること；そして段階的ＳｉＧｅベース層の上にシリコン層１７４を形成すること；によって作製する。
【００２６】
次に、転送トランジスタゲート；リセットトランジスタゲート；ソースフォロワトランジスタゲート；及び行選択トランジスタゲートを含むピクセルセルの回路はどれも公知の方法で形成する（例えば、ゲート酸化物のブランケット堆積、ドープ多結晶シリコン、シリサイドのための金属の堆積、シリサイドを形成するアニーリング、次いでパターニングとエッチング）。図７は、転送トランジスタ１２６（図３）とリセットトランジスタ１２８（図３）に対してそれぞれ形成されたゲートスタック１１５、１１９を有する、ピクセルセル２００の典型的実施形態を示す。４トランジスタ（４Ｔ）実施形態として示すが、転送トランジスタ１２６を形成しない３トランジスタ（３Ｔ）実施形態、又はこれより多くの若しくは少ない数のトランジスタを有する他のピクセルセルで、本発明を使用することもできる。
【００２７】
ゲートスタック１１５，１１９を形成した後には、ｐ型ウェル１６１を形成する。このｐ型ウェル１６１は、ブランケット注入によって、あるいはマスク注入によって形成してよい。ｐウェル注入は、ウェル１６１と、ピクセルアレイを制御するためのロジック回路を収容することとなるｐ型周辺ロジックウェル（図示せず）とが異なる添加プロファイルを有するよう実施することができる。当技術において周知のとおり、ｐ型ウェル１６１のプロファイルを調整するため、複数の高エネルギー注入を使用してもよい。ｐウェル１６１は、ｐ型基板１６０より高いドーパント濃度まで添加する。
【００２８】
図８を参照し、イオン注入等の公知の方法により、フォトダイオード１５０を基板１６０に付随させて形成する。図８に示すフォトダイオード１５０は最上位接合を有し、この最上位接合は好ましくは基板内でひずみシリコン層１７０より深く存在することに注意されたい。したがって、基板１６０の一部がフォトダイオード１５０より上に残る。この基板部分は非ドープ部分とする。フォトダイオード１５０の最上位接合がひずみシリコン層１７０に接する、より望ましくないピクセルセル２００の実施形態においては、暗電流が発生し易い可能性がある。例えば、ひずみシリコン層１７０のＳｉＧｅ／Ｓｉ界面に欠陥がある場合には、漏れが増加して暗電流を招くことになる。ピン電圧条件下では、空乏領域が欠陥領域中に延在すると、暗電流が増大することになる。したがって、基板内でひずみシリコン層１７０より深くフォトダイオード１５０を形成すれば、暗電流を制限することができる。
【００２９】
図９では、ｐ型ウェル１６１内に浮動拡散領域１１６及びソース／ドレイン領域１３０を形成する。これらの領域１１６、１３０はひずみシリコン層に付随させて形成し、ｎ型導電率にドープする（すなわちこれらはドープ領域である）。例示のため、ドープ領域１１６、１３０をｎ＋ドープし、基板１６０にマスクを施してイオン注入することによって領域１１６，１３０をドープすることにより、これを形成することができる。図示するピクセルセル２００の添加領域１１６，１３０を、ひずみシリコン層１７０内及びこの層の下に形成する。これはピクセルセル２００の一実施形態に過ぎず、決して限定的に解釈すべきではない。最後に、周知の技術を用いてゲートスタック１１５，１１９の側部にゲートスタック側壁絶縁体１３３を形成し、転送トランジスタ１２６とリセットトランジスタ１２８とをそれぞれ形成する。
【００３０】
ピクセルセル２００はこの段階で基本的に完成し、さらにゲートラインと他の結線をセルに接続するため絶縁層、遮蔽層、及びメタライズ層を従来の処理方法で形成することもできる。例えば、表面全体を二酸化シリコン、ＢＳＧ、ＰＳＧまたはＢＰＳＧ等の保護層で覆うこともでき、これをＣＭＰ平坦化してエッチングすることによりコンタクトホールを設け、次に同コンタクトホールを金属被覆することにより接点を設ける。従来の導体及び絶縁体層を使用して構造を相互に接続し、ピクセルを周辺回路に接続することもできる。
【００３１】
図１０は、図６ないし図９に示す本発明の実施形態により構成されたピクセルセル２００（図３）を採用する撮像デバイス、例えばＣＭＯＳイメージャデバイス３０８（図１）を使用し得る典型的な処理システム６００を示す。ＣＰＵ６０１及び撮像デバイス３０６を含む図１０に示す電子構成要素はいずれも、画像処理用の集積回路として製造できる。
【００３２】
処理システム６００は、ローカルバス６０４に結合された１つ以上のプロセッサ６０１を含む。メモリコントローラ６０２および一次バスブリッジ６０３もローカルバス６０４に結合する。処理システム６００は、複数のメモリコントローラ６０２および複数の一次バスブリッジ６０３の少なくとも一方を含み得る。メモリコントローラ６０２と一次バスブリッジ６０３とは、単一のデバイス６０６として一体化してもよい。
【００３３】
メモリコントローラ６０２はまた、１つ以上のメモリバス６０７に結合する。各々のメモリバスは、少なくとも１つのメモリデバイス１１０を含むメモリコンポーネント６０８を受け入れる。このメモリコンポーネント６０８は、メモリカードであっても、あるいはメモリモジュールであってもよい。メモリモジュールの例として、シングルインラインメモリモジュール（ＳＩＭＭ）とデュアルインラインメモリモジュール（ＤＩＭＭ）を挙げる。メモリコンポーネント６０８は１つ以上の追加デバイス６０９を含み得る。例えばＳＩＭＭまたはＤＩＭＭにおける追加デバイス６０９は、シリアルプレゼンスディテクト（ＳＰＤ）メモリ等のコンフィグレーションメモリであり得る。メモリコントローラ６０２はまた、キャッシュメモリ６０５に結合し得る。このキャッシュメモリ６０５を、処理システムにおける唯一のキャッシュメモリとしてもよい。あるいは、例えばプロセッサ６０１のような他のデバイスにもキャッシュメモリを含ませて、キャッシュメモリ６０５とともにキャッシュ階層を形成してもよい。バスマスターである、またはダイレクトメモリアクセス（ＤＭＡ）を支持する周辺装置またはコントローラを処理システム６００に取り入れれば、メモリコントローラ６０２でキャッシュコヒーレンシープロトコルを実施してもよい。メモリコントローラ６０２を複数のメモリバス６０７に結合する場合には、各メモリバス６０７を並行して作動させても、あるいはメモリバス６０７ごとに異なるアドレス範囲をマップしてもよい。
【００３４】
一次バスブリッジ６０３は、少なくとも１つの周辺バス６１０バスに結合する。周辺バス６１０には、周辺装置又は追加のバスブリッジ等、様々なデバイスを結合させてもよい。これらのデバイスとして、ストレージコントローラ６１１、周辺Ｉ／Ｏデバイス６１４、二次バスブリッジ６１５、マルチメディアプロセッサ６１８、そしてレガシーデバイスインターフェース６２０を挙げることができる。一次バスブリッジ６０３はまた、１つ以上の専用高速ポート６２２に結合し得る。パーソナルコンピュータでは例えば、高性能ビデオカードを処理システム６００に結合するために用いるアクセラレイティッドグラフィックスポート（ＡＧＰ）を専用ポートとしてもよい。
【００３５】
ストレージコントローラ６１１は、ストレージバス６１２を介して１つ以上のストレージデバイス６１３を周辺バス６１０に結合する。例えば、ストレージコントローラ６１１はＳＣＳＩコントローラであってもよく、ストレージデバイス６１３はＳＣＳＩディスクであってもよい。Ｉ／Ｏデバイス６１４は、任意の種類の周辺装置であってもよい。例えばＩ／Ｏデバイス６１４は、イーサネットカード等のローカルエリアネットワークインターフェースであってもよい。二次バスブリッジを使用して、別のバスを介して追加のデバイスを処理システムに接続してもよい。例えば二次バスブリッジ６１６は、ＵＳＢデバイス６１７を処理システム６００に結合するために用いるユニバーサルシリアルポートポート（ＵＳＢ）コントローラであってもよい。マルチメディアプロセッサ６１８は、サウンドカード、ビデオキャプチャカード、または他のタイプのメディアインターフェースであってもよく、これをスピーカー６１９のような１つの追加デバイスに結合してもよい。レガシーデバイスインターフェース６２０は、例えば旧式のキーボード及びマウス等のレガシーデバイス６２１を処理システム６００に結合するために用いる。
【００３６】
図１０に示す処理システム６００は、本発明とともに使用し得る処理システムの典型に過ぎない。図１０は、パーソナルコンピュータ又はワークステーション等の汎用コンピュータに取分け適した処理アーキテクチャを示すものであるが、公知の変更を施して様々な用途での使用に一層適するように処理システム６００を構成できることを理解されたい。例えば、メモリコンポーネント６０８及びメモリデバイス１１０の少なくとも一方に結合したＣＰＵ６０１に依存する、より簡素なアーキテクチャを用いて、処理を必要とする多くの電子デバイスを実施することもできるであろう。これらの電子デバイスとして、オーディオ／ビデオプロセッサ及びレコーダ、ゲーム機、デジタルテレビ、有線または無線電話、ナビゲーションデバイス（全地球測位システム（ＧＰＳ）及び慣性航法の少なくとも一方を含む）、そしてデジタルカメラ及びレコーダの少なくとも一方を挙げることができるが、これらに限定しない。本発明の撮像デバイスは、例えばこれをピクセルプロセッサに結合する場合には、デジタルカメラ及びビデオプロセッサ並びにレコーダにおいて実施できるであろう。変更の例として、例えば不要な構成要素を取り除くこと、専用デバイスまたは回路を追加すること、及び複数のデバイスを統合すること、の少なくとも１つを挙げることができる。
【００３７】
これまでひずみシリコン層を有するＣＭＯＳピクセルセルに具体的に言及しながら本発明を説明してきたが、本発明の応用範囲はより広範であり、いかなる撮像装置においても使用できることに重ねて注意されたい。例えば、ＣＣＤイメージャと関連させて本発明を使用することもできる。同様に前述のプロセスは、使用できる多くの方法のうちのいくつかに過ぎない。上記の説明及び図面は、本発明の目的、特徴、及び利点を達成する好適な実施形態を示す。特定の利点及び好適な実施形態について上述したが、本発明の主旨及び範囲を逸脱することなく、代用、追加、削除、変形、及びその他の変更のうちの少なくとも１つを実行できることを当業者は理解するであろう。従って、本発明はこれまでの説明によって制限されるのではなく、添付の特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【００３８】
【図１】ピクセルアレイを有するＣＭＯＳイメージャチップの概略図。
【図２】従来型ピクセルセルの断面図。
【図３】本発明の典型的な実施形態により構成されたひずみシリコン層を含むピクセルセルの断面図。
【図４】本発明の典型的な実施形態により構成されたひずみシリコン層を示す図。
【図５】本発明の典型的な実施形態により構成されたひずみシリコン層を含むピクセルセル前駆体の断面図。
【図６】本発明の典型的な実施形態によって実行されるピクセルセルの処理段階を示す図。
【図７】図６のピクセルセルのさらなる処理段階を示す図。
【図８】図７のピクセルセルのさらなる処理段階を示す図。
【図９】本発明の典型的な実施形態により構成されたひずみシリコン層を含むピクセルセル前駆体の断面図。
【図１０】本発明の典型的な実施形態により構成されたピクセルセルを有する撮像デバイスを含むプロセッサシステムの概略図。
【符号の説明】
【００３９】
１１６  浮動拡散領域
１２２  ｐ＋領域
１２４  ｎ型領域
１２６  転送トランジスタ
１２７  ソースフォロワトランジスタ
１２８  リセットトランジスタ
１２９  行選択トランジスタ
１３０  ソース／ドレイン領域
１３１  列ライン
１５０  フォトダイオード
１５５  シャロートレンチアイソレーション領域
１６０  基板（ｐ型基板）
１６１  ウェル（ｐ型ウェル）
１７０  ひずみシリコン層
２００  ピクセルセル
【図１】
2007529103.tif 000003
【図２】
2007529103.tif 000004
【図３】
2007529103.tif 000005
【図４Ａ】
2007529103.tif 000006
【図４Ｂ】
2007529103.tif 000007
【図５】
2007529103.tif 000008
【図６】
2007529103.tif 000009
【図７】
2007529103.tif 000010
【図８】
2007529103.tif 000011
【図９】
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【図１０】
2007529103.tif 000013
【手続補正書】
【提出日】平成18年3月14日(2006.3.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つのピクセルセルであって：
上位部分にひずみシリコン層を含む半導体基板と；
前記半導体基板の上位領域に形成された電荷生成のためのフォトセンサと；
を含む、ピクセルセル。
【請求項２】
前記ひずみシリコン層が約５００Åから約１０００Åの厚みを有する、請求項１に記載のピクセルセル。
【請求項３】
前記ひずみシリコン層が、シリコン−ゲルマニウムベース層の上に形成された最上位シリコン層を含む、請求項１に記載のピクセルセル。
【請求項４】
前記シリコン−ゲルマニウムベース層がＳｉＸＧｅ（１−Ｘ）を含む、請求項３に記載のピクセルセル。
【請求項５】
前記シリコン−ゲルマニウムベース層がＳｉＸＧｅＹＣＺを含み、Ｘ＋Ｙ＋Ｚ＝１である、請求項３に記載のピクセルセル。
【請求項６】
前記シリコン−ゲルマニウムベース層がゲルマニウム濃度の異なる複数のシリコン−ゲルマニウム層を含む、請求項３に記載のピクセルセル。
【請求項７】
前記シリコン−ゲルマニウムベース層が約３０％から約４０％のゲルマニウム濃度を有する、請求項３に記載のピクセルセル。
【請求項８】
前記ひずみ層を包含する前記基板の領域に形成されたリセットトランジスタ、ソースフォロワトランジスタ、及び行選択トランジスタをさらに含む、請求項１に記載のピクセルセル。
【請求項９】
前記ひずみシリコン層を包含する前記基板の領域に形成された転送トランジスタをさらに含む、請求項８に記載のピクセルセル。
【請求項１０】
複数のピクセルセルを含むイメージャであって、前記ピクセルセルの内少なくとも１つが：
上位部分にひずみシリコン層を含む半導体基板と；
前記半導体基板の上位領域に形成された電荷生成のためのフォトセンサと；を備える、イメージャ。
【請求項１１】
前記ひずみシリコン層が約５００Åから約１０００Åの厚みを有する、請求項１０に記載のイメージャ。
【請求項１２】
前記ひずみシリコン層がシリコン−ゲルマニウムベース層の上に形成された最上位シリコン層を含む、請求項１０に記載のイメージャ。
【請求項１３】
前記シリコン−ゲルマニウムベース層がＳｉＸＧｅ（１−Ｘ）を含む、請求項１２に記載のイメージャ。
【請求項１４】
前記シリコン−ゲルマニウムベース層がＳｉＸＧｅＹＣＺを含み、Ｘ＋Ｙ＋Ｚ＝１である、請求項１２に記載のイメージャ。
【請求項１５】
前記シリコン−ゲルマニウムベース層が約３０％から約４０％のゲルマニウム濃度を有する、請求項１２に記載のイメージャ。
【請求項１６】
前記イメージャがＣＭＯＳイメージャである、請求項１０に記載のイメージャ。
【請求項１７】
前記少なくとも１つのピクセルセルが、前記ひずみ層を包含する前記基板の領域に形成されたリセットトランジスタ、ソースフォロワトランジスタ、及び行選択トランジスタをさらに含む、請求項１０に記載のイメージャ。
【請求項１８】
前記イメージャが、前記ひずみシリコン層を包含する前記基板の領域に形成された転送トランジスタをさらに含む、請求項１７に記載のイメージャ。
【請求項１９】
前記フォトセンサがフォトダイオードである、請求項１０に記載のイメージャ。
【請求項２０】
前記少なくとも１つのピクセルセルが撮像アレイの一部である、請求項１０のイメージャ。
【請求項２１】
処理システムであって：
プロセッサと；
前記プロセッサに結合された撮像デバイスと；
を備え、前記撮像デバイスが複数のピクセルセルを有し、前記ピクセルセルの内少なくとも１つが：
上位部分にひずみシリコン層を含む半導体基板と；
前記半導体基板の上位部分に形成された電荷生成のためのフォトセンサと；
前記基板上に形成された出力トランジスタを少なくとも含む読み取り回路と；
を含む、システム。
【請求項２２】
前記ひずみシリコン層が約５００Åから約１０００Åの厚みを有する、請求項２１に記載のシステム。
【請求項２３】
前記ひずみシリコン層がシリコン−ゲルマニウム層の上に形成された最上位シリコン層を含む、請求項２１に記載のシステム。
【請求項２４】
ピクセルセルを形成する方法であって：
半導体基板を形成するステップと；
ひずみシリコン層を前記半導体基板の上位部分に付随して形成するステップと；
前記半導体基板の前記上位部分に電荷生成のためのフォトセンサを形成するステップと；
を含む、方法。
【請求項２５】
前記ひずみ層を包含する前記基板の領域にリセットトランジスタ、ソースフォロワトランジスタ、及び行選択トランジスタを形成するステップをさらに含む、請求項２４に記載の方法。
【請求項２６】
前記ひずみシリコン層を包含する前記基板の領域に転送トランジスタを形成するステップをさらに含む、請求項２５に記載の方法。
【請求項２７】
前記ひずみシリコン層を形成するステップを、約５００Åから約１０００Åの厚みを有するひずみシリコン層を形成するステップによって実行する、請求項２４に記載の方法。
【請求項２８】
前記ひずみシリコン層を形成するステップを、シリコン−ゲルマニウムベース層の上に最上位シリコン層を形成するステップによって実行する、請求項２４に記載の方法。
【請求項２９】
前記シリコン−ゲルマニウムベース層がＳｉＸＧｅ（１−Ｘ）を含む、請求項２８に記載の方法。
【請求項３０】
前記最上位シリコン層を形成する前記ステップを原子層堆積法（ＡＬＤ）によって実行する、請求項２８に記載の方法。
【国際調査報告】
2007529103.tif 000014
2007529103.tif 000015
2007529103.tif 000016