(57)【要約】  半導体基板１００は、単結晶シリコン基板の主表面に目的の膜厚のマスクを形成し、主表面に対して高温下で酸素イオンを打ち込み、主表面上に酸素を遮断する表面保護層を形成してアニールを行い、マスク及び表面保護層を剥離することで得られる。二酸化シリコン層１０２は、マスクが存在しなかった領域に対応する主表面１００ａからの距離が相対的に大きい第１の頂面１０２ａと、マスクが存在した領域に対応する主表面１００ａからの距離が相対的に小さい第２の頂面１０２ｂとを有する。この主表面１００ａを所望量だけ研磨することで、単結晶シリコン基板の一部分のみがＳＯＩ基板となっている半導体基板が得られる。
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【特許請求の範囲】
【請求項１】
単結晶シリコン基板の主表面にマスクを形成するマスク形成工程と、
上記主表面に対して酸素イオンを注入するイオン注入工程と、
上記主表面上に酸素を遮断する表面保護層を形成する表面保護層形成工程と、
熱処理により上記単結晶シリコン内に二酸化シリコン層を形成する熱処理工程と、
上記マスク及び上記表面保護層を上記単結晶シリコン基板から除去する除去工程と
を有することを特徴とする半導体基板の製造方法。
【請求項２】
上記二酸化シリコン層は、上記主表面上に形成された上記マスクの有無及び上記マスクの厚さに応じたパターンを有していることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
上記二酸化シリコン層は、上記マスクが形成されていた領域における上記主表面からの距離が相対的に小さく、上記マスクが形成されていなかった領域における上記主表面からの距離が相対的に大きくなるようなパターンを有していることを特徴とする請求項２記載の半導体基板の製造方法。
【請求項４】
上記マスクは、二酸化シリコンからなることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項５】
上記マスク形成工程は、上記単結晶シリコン基板を熱酸化して所望の厚さのシリコン酸化膜を形成する工程と、上記主表面に所望のパターンのマスクが形成されるように上記シリコン酸化膜の一部をエッチングにより除去する工程とを含むことを特徴とする請求項４記載の半導体基板の製造方法。
【請求項６】
上記マスクの厚さをＹ（ｎｍ）とし、上記イオン注入工程における加速エネルギをＸ（ｋｅＶ）としたとき、Ｙ／Ｘ＜２の条件を満たすことを特徴とする請求項４記載の半導体基板の製造方法。
【請求項７】
上記表面保護層を形成する工程は、上記主表面上に二酸化シリコン層を形成する工程と、該二酸化シリコン層上に該二酸化シリコン層よりも薄い窒化シリコン層を形成する工程とを含むことを特徴とする請求項１記載の半導体基板の製造方法。
【請求項８】
単結晶シリコン基板の主表面にマスクを形成し、
上記主表面に対して酸素イオンを注入し、
上記主表面上に酸素を遮断する表面保護層を形成し、
熱処理により上記単結晶シリコン内に二酸化シリコン層を形成し、
上記マスク及び上記表面保護層を上記単結晶シリコン基板から除去することにより製造された半導体基板。
【請求項９】
上記二酸化シリコン層は、上記主表面上に形成された上記マスクの有無及び上記マスクの厚さに応じたパターンを有していることを特徴とする請求項８記載の半導体基板。
【請求項１０】
上記二酸化シリコン層は、上記マスクが形成されていた領域における上記主表面からの距離が相対的に小さく、上記マスクが形成されていなかった領域における上記主表面からの距離が相対的に大きくなるようなパターンを有していることを特徴とする請求項９記載の半導体基板。
【請求項１１】
単結晶シリコン基板の主表面にマスクを形成するマスク形成工程と、
上記主表面に対して酸素イオンを注入するイオン注入工程と、
上記主表面上に酸素を遮断する表面保護層を形成する表面保護層形成工程と、
熱処理により上記単結晶シリコン内に二酸化シリコン層を形成する熱処理工程と、
上記マスク及び上記表面保護層を上記単結晶シリコン基板から除去する除去工程と、
上記主表面を所望量だけ研磨する研磨工程とを有し、
上記二酸化シリコン層は、上記主表面上に上記マスクが形成されていた領域における上記主表面からの距離が相対的に小さく、上記マスクが形成されていなかった領域における上記主表面からの距離が相対的に大きくなるようなパターンを有しており、
上記研磨工程で研磨する量は、上記マスクが形成されていた領域に形成された二酸化シリコン層が除去される量である
ことを特徴とする半導体基板の製造方法。
【請求項１２】
上記研磨工程で研磨する量は、上記マスクが形成されていなかった領域に形成された二酸化シリコン層に達しない量であることを特徴とする請求項１１記載の半導体基板の製造方法。
【請求項１３】
上記主表面を研磨した後に、上記主表面に単結晶シリコンを形成する工程をさらに有することを特徴とする請求項１１記載の半導体基板の製造方法。
【請求項１４】
上記マスクは、二酸化シリコンからなることを特徴とする請求項１１記載の半導体基板の製造方法。
【請求項１５】
上記マスク形成工程は、上記単結晶シリコン基板を熱酸化して所望の厚さのシリコン酸化膜を形成する工程と、上記主表面に所望のパターンのマスクが形成されるように上記シリコン酸化膜の一部をエッチングにより除去する工程とを含むことを特徴とする請求項１４記載の半導体基板の製造方法。
【請求項１６】
上記マスクの厚さをＹ（ｎｍ）とし、上記イオン注入工程における加速エネルギをＸ（ｋｅＶ）としたとき、Ｙ／Ｘ＜２の条件を満たすことを特徴とする請求項１４記載の半導体基板の製造方法。
【請求項１７】
上記表面保護層形成工程は、上記主表面上に二酸化シリコン層を形成する工程と、該二酸化シリコン層上に該二酸化シリコン層よりも薄い窒化シリコン層を形成する工程とを含むことを特徴とする請求項１１記載の半導体基板の製造方法。
【請求項１８】
単結晶シリコン基板の主表面にマスクを形成し、
上記主表面に対して酸素イオンを注入し、
上記主表面上に酸素を遮断する表面保護層を形成し、
熱処理により上記単結晶シリコン内に二酸化シリコン層を形成し、
上記マスク及び上記表面保護層を上記単結晶シリコン基板から除去し、
上記主表面を所望量だけ研磨することにより製造された半導体基板であって、
上記二酸化シリコン層は、上記主表面上に上記マスクが形成されていた領域における上記主表面からの距離が相対的に小さく、上記マスクが形成されていなかった領域における上記主表面からの距離が相対的に大きくなるようなパターンを有しており、
上記研磨する量は、上記マスクが形成されていた領域に形成された二酸化シリコン層が除去される量である
ことを特徴とする半導体基板。
【請求項１９】
上記研磨する量は、上記マスクが形成されていなかった領域に形成された二酸化シリコン層に達しない量であることを特徴とする請求項１８記載の半導体基板。
【請求項２０】
上記主表面を研磨した後に、上記主表面に単結晶シリコンを形成することにより製造されたことを特徴とする請求項１８記載の半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体基板の製造方法及び半導体基板に関し、特に、ＳＯＩ（Silicon On Insulator）層の厚さが部分的に異なるＳＯＩ基板である半導体基板の製造方法及び半導体基板、並びに単結晶シリコン基板の一部分のみがＳＯＩ基板となっている半導体基板の製造方法及び半導体基板に関する。
【０００２】
本出願は、米国において２００３年１０月２４日に出願された米国特許仮出願番号６０／５１４，３７９を基礎として優先権を主張するものであり、この出願は参照することにより、本出願に援用される。
【背景技術】
【０００３】
従来より、トランジスタの性能効率を高める観点から、絶縁層上に設けられた単結晶シリコン層を半導体装置の形成に利用するＳＯＩ技術が注目されており、例えばＳＯＩ基板上にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）を形成する試みが多くなされている。
【０００４】
ここで、ＳＯＩ基板上に形成されるＭＯＳＦＥＴの種類は、ＳＯＩ層の厚さの違いにより、ＳＯＩ層が比較的薄い完全空乏型ＳＯＩ（Fully Depleted SOI；FD SOI）とＳＯＩ層が比較的厚い部分空乏型ＳＯＩ（Partially Depleted SOI；PD SOI）とに区別される。このうち、完全空乏型ＳＯＩは、ソース−ドレイン間のリーク電流を抑えることができるが、ＳＯＩ層の薄膜化により寄生抵抗が高くなってしまうため、ロジック回路の形成に適している反面、ハイパワーの回路構成には適していない。一方、部分空乏型ＳＯＩは、完全空乏型ＳＯＩとは逆の特性を有するため、ハイパワーの回路構成に適している反面、ロジック回路の形成には適していない。したがって、回路構成に応じたＳＯＩを選定することとなる。
【０００５】
近年では、半導体装置の高集積化・多機能化に伴い、完全空乏型ＳＯＩが適している部品（電子デバイス）と部分空乏型ＳＯＩが適している部品とを１つの基板上に搭載した回路、いわゆる混載回路への要望が高まっており、ＳＯＩ層の厚さが部分的に異なるハイブリッド基板の開発が行われている。
【０００６】
また、半導体装置の低消費電力化を目的として、上述したＭＯＳＦＥＴを組み合わせたＣＭＯＳ（Complementary MOS）トランジスタ等をＳＯＩ基板に搭載する試みも多くなされているが、この場合にも、超高速・広帯域のデータ転送に対応するため、ＣＭＯＳトランジスタとＤＲＡＭ（Dynamic Random Access Memory）等の大容量メモリとを同一の基板上に構成する試み（混載ＬＳＩ）がなされている。しかしながら、ＤＲＡＭは、構造的にＳＯＩ基板への搭載が容易でないため、単結晶シリコン基板においてＣＭＯＳトランジスタが搭載される部分のみがＳＯＩ基板となっている部分ＳＯＩ基板の作製が望まれている。
【０００７】
このような背景から、例えば日本公開特許公報２００３−１２４３０５号には、単結晶シリコン基板の表面にマスク層を形成して酸素イオンを注入し、熱処理を施すことで、ＳＯＩ層の厚さが部分的に異なるＳＯＩ基板を製造する技術が提案されている。
【０００８】
また、エッチングと選択エピタキシャル成長法（Selective Epitaxial-Si Growth；SEG）等とを組み合わせることで、単結晶シリコン基板の一部分のみをＳＯＩ基板とし、ロジック回路とＤＲＡＭセルとを混載する技術がＷｅｂサイト上で開示されている（http://www.toshiba.co.jp/about/press/2002_06/pr_j1201.htm）。
【０００９】
さらに、日本公開特許公報２００３−１９７８８２号には、単結晶シリコン基板の表面にイオン遮蔽用マスクを形成して酸素イオンを注入することで、マスクが存在しなかった領域のみをＳＯＩ基板とした半導体基板を製造する技術が提案されている。
【００１０】
【特許文献１】特開２００３−１２４３０５号公報
【非特許文献１】“ＳＯＩウェーハ上におけるＤＲＡＭセル混載技術の開発について”、[online]、２００２年６月１２日、東芝プレスリリース、[平成１６年２月２日検索]、インターネット＜ＵＲＬ：http://www.toshiba.co.jp/about/press/2002_06/pr_j1201.htm＞
【特許文献２】特開２００３−１９７８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した日本公開特許公報２００３−１２４３０５号記載の技術では、マスク層を形成してイオン注入及び熱処理を行い、その後にマスク層を除去するため、マスク層の有無により熱処理中の表面酸化の程度が異なり、半導体基板の表面の平坦性が維持されないという問題があった。
【００１２】
また、上述したＷｅｂサイト上の技術は、その工程が複雑であり、また、選択エピタキシャル成長法により新たに形成した単結晶シリコン層と、元の二酸化シリコン層及び単結晶シリコン層との境界面の取り扱いが複雑であるという問題があった。
【００１３】
また、上述した日本公開特許公報２００３−１９７８８２号記載の技術では、マスクが存在しなかった領域にのみ酸素イオンが注入されるが、シリコン結晶中のシリコン原子の存在密度を１００とすると、二酸化シリコン中のシリコン原子の存在密度が４４であるため、シリコンが酸化して二酸化シリコンになる際に、体積が約２．２７倍（１００／４４倍）に膨張する。このため、二酸化シリコン層の周辺部にクラックが発生する等の損傷を受けてしまうという問題があった。
【００１４】
本発明は、このような従来の実情に鑑みて提案されたものであり、ＳＯＩ層の厚さが部分的に異なるＳＯＩ基板である半導体基板を製造する半導体基板の製造方法及びその製造方法により製造された半導体基板、並びに単結晶シリコン基板の一部分のみがＳＯＩ基板となっている半導体基板の製造方法及びその製造方法により製造された半導体基板を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した目的を達成するために、本発明に係る半導体基板の製造方法は、単結晶シリコン基板の主表面にマスクを形成するマスク形成工程と、上記主表面に対して酸素イオンを注入するイオン注入工程と、上記主表面上に酸素を遮断する表面保護層を形成する表面保護層形成工程と、熱処理により上記単結晶シリコン内に二酸化シリコン層を形成する熱処理工程と、上記マスク及び上記表面保護層を上記単結晶シリコン基板から除去する除去工程とを有することを特徴とするものである。
【００１６】
このような半導体基板の製造方法では、ＳＯＩ層の厚さが均一である通常のＳＯＩ基板を作製する工程にマスク及び表面保護層を形成する工程を加えるのみにより、ＳＯＩ層の厚さが部分的に異なるＳＯＩ基板である半導体基板を製造することができる。
【００１７】
また、本発明に係る半導体基板は、このような製造方法により製造されたものである。
【００１８】
また、上述した目的を達成するために、本発明に係る半導体基板の製造方法は、単結晶シリコン基板の主表面にマスクを形成するマスク形成工程と、上記主表面に対して酸素イオンを注入するイオン注入工程と、上記主表面上に酸素を遮断する表面保護層を形成する表面保護層形成工程と、熱処理により上記単結晶シリコン内に二酸化シリコン層を形成する熱処理工程と、上記マスク及び上記表面保護層を上記単結晶シリコン基板から除去する除去工程と、上記主表面を所望量だけ研磨する研磨工程とを有し、上記二酸化シリコン層は、上記主表面上に上記マスクが形成されていた領域における上記主表面からの距離が相対的に小さく、上記マスクが形成されていなかった領域における上記主表面からの距離が相対的に大きくなるようなパターンを有しており、上記研磨工程で研磨する量は、上記マスクが形成されていた領域に形成された二酸化シリコン層が除去される量であることを特徴とするものである。
【００１９】
このような半導体基板の製造方法では、単結晶シリコン層の厚さが部分的に異なるＳＯＩ基板を製造し、その主表面を所望量だけ研磨することにより、単結晶シリコン基板の一部分のみがＳＯＩ基板となっている半導体基板を製造することができる。
【００２０】
また、本発明に係る半導体基板は、このような製造方法により製造されたものである。
【００２１】
本発明の更に他の目的、本発明によって得られる具体的な利点は、以下に説明される実施例の説明から一層明らかにされるであろう。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００２３】
先ず、第１の実施の形態における半導体基板の断面図を図１に示す。図１に示すように、半導体基板１００は、主表面１００ａを有する単結晶シリコン層１０１，１０３と、単結晶シリコン層１０１，１０３内に形成された絶縁層としての二酸化シリコン層１０２とを備えたＳＯＩ（Silicon On Insulator）基板として構成される。このうち、二酸化シリコン層１０２は、主表面１００ａからの距離が相対的に大きい第１の頂面１０２ａと、主表面１００ａからの距離が相対的に小さい第２の頂面１０２ｂとを有する。
【００２４】
半導体基板１００の大部分は、単結晶シリコン層１０１により構成されており、単結晶シリコン層１０１上には、二酸化シリコン層１０２が形成されている。この二酸化シリコン層１０２は、ＳＩＭＯＸ（Separation by IMplantation of OXygen）法、すなわち酸素イオンの打ち込み及びアニールにより形成されたものである。また、二酸化シリコン層１０２上には、単結晶シリコン層１０１と同一組成の単結晶シリコン層１０３が形成されており、ＳＯＩ層となっている。
【００２５】
この半導体基板１００は、図１に示すように、単結晶シリコン層１０３が相対的に厚い領域と相対的に薄い領域とを有するため、単結晶シリコン層１０３が相対的に薄い領域を完全空乏型ＳＯＩ（Fully Depleted SOI；FD SOI）とし、単結晶シリコン層１０３が相対的に厚い領域を部分空乏型ＳＯＩ（Partially Depleted SOI；PD SOI）とすることができる。したがって、この半導体基板１００を用いることにより、完全空乏型ＳＯＩが適している部品（電子デバイス）と部分空乏型ＳＯＩが適している部品とを１つの基板上に搭載した混載回路を実現することが可能とされる。
【００２６】
図１に示した半導体基板１００の製造方法について、図２Ａ乃至図２Ｅを参照しながら説明する。なお、以下には、実施例における具体的な数値についても併せて示す。
【００２７】
先ず、図２Ａに示すように、主表面１００ａに目的の膜厚のマスク１１１を形成する。具体的には、熱酸化により単結晶シリコン層１０１の表面に目的の膜厚のシリコン酸化膜を形成する。次に、主表面１００ａに形成されたシリコン酸化膜上にフォトレジストを塗布し、露光機によりパターン形状を露光し、引き続いて現像することによりレジストパターンを形成する。そして、レジストパターンが形成された領域以外のシリコン酸化膜をウェットエッチングにより除去し、さらにフォトレジストをエッチングにより除去することで、二酸化シリコンからなるマスク１１１を形成する。実施例では、熱酸化により形成されるシリコン酸化膜の厚さを５８ｎｍとし、５８ｎｍの膜厚のマスク１１１を形成した。
【００２８】
次に、図２Ｂに示すように、主表面１００ａに対して高温下で酸素イオンを打ち込む。この際、マスク１１１が存在しない領域では酸素イオンが深く注入され、マスク１１１が存在する領域ではマスク１１１により減速される結果、酸素イオンが浅く注入される。これにより、半導体基板１００の内部に酸素イオン打ち込み層１０４が形成され、表面部分に単結晶シリコン層１０３が形成される。実施例では、イオン注入装置を用いて、５８０℃の温度の下、加速エネルギ１５０ｋｅＶ、ドーズ量５．０×１０１７／ｃｍ２で酸素イオンを主表面１００ａに打ち込み、酸素イオン打ち込み層１０４を形成した。なお、イオン注入装置としては、例えばアイビス社（Ibis Technology Corporation）製のイオン注入装置（型番：ｉ２０００）が利用可能である。
【００２９】
次に、図２Ｃに示すように、主表面１００ａ上に酸素を遮断する表面保護層１１２を形成する。この表面保護層１１２の存在により、アニール工程中に僅かに存在する酸素によって表面が酸化されることを防止し、また、アニール工程における雰囲気条件を緩和することができる。実施例では、ＣＶＤ（Chemical Vapor Deposition）法を用いて、１．５μｍの膜厚の二酸化シリコン層１１２ａを形成し、その上から酸素を遮断する窒化シリコン層１１２ｂを０．２μｍの膜厚となるように形成した。なお、表面保護層１１２を二酸化シリコン層１１２ａと窒化シリコン層１１２ｂとの２層にしたのは、二酸化シリコン層１１２ａによって窒化シリコン層１１２ｂの応力を緩和するためである。つまり、二酸化シリコン層１１２ａは、窒化シリコン層１１２ｂの膜厚に応じて、その応力を緩和できるだけの膜厚であればよい。
【００３０】
続いて、図２Ｄに示すように、基板全体を僅かに酸素を含んだ不活性ガス中に保ち、１３００℃程度でアニールを行う。これにより、酸素イオン打ち込み層１０４が二酸化シリコン層１０２に変化する。実施例では、基板全体を僅かに酸素を含んだアルゴンガス中に保ち、１３２０℃で７．５時間のアニールを行った。なお、１０００℃と１３２０℃との間の昇降温レートは、２℃／分とした。
【００３１】
最後に、図２Ｅに示すように、マスク１１１及び表面保護層１１２を剥離することで、図１に示したような構成の半導体基板１００が得られる。
【００３２】
なお、本実施の形態では、表面保護層１１２が形成されているため、マスク１１１と表面保護層１１２とを同時に剥離しても支障はない。但し、表面保護層１１２が形成されていない場合においては、アニール工程中の表面酸化膜の形成が一様となるように、アニール工程前にマスク１１１を剥離しておくことが望ましい。
【００３３】
実際のアニール工程後の半導体基板１００の断面観察写真を図３に示す。この写真は、半導体基板１００を劈開した後、その表面をＢＯＥ（Bufferd Oxide Etchar）中に１０〜２０秒間浸し、表面酸化膜を数ｎｍだけエッチングにより除去することで単結晶シリコン層１０１，１０３及び二酸化シリコン層１０２の構成を観察可能にしたものである。
【００３４】
この写真において、単結晶シリコン層１０３の膜厚が０．３７４μｍと相対的に厚くなっている領域はマスクが形成されていなかった領域であり、単結晶シリコン層１０３の膜厚が０．２７２μｍと相対的に薄くなっている領域はマスクが形成されていた領域である。また、単結晶シリコン層１０１の下側に形成されている膜厚が０．４１４μｍの二酸化シリコン層１２１は、製造前に予め形成されていたものである。この図３から、上述した工程によりＳＯＩ層の厚さが部分的に異なるＳＯＩ基板を製造できたことが確認できる。なお、この半導体基板１００では、単結晶シリコン層１０３の厚さの差が約１００ｎｍ（０．３７４μｍ−０．２７２μｍ）となっているが、これは完全空乏型ＳＯＩと部分空乏型ＳＯＩとを区別するのに十分なものである。
【００３５】
また、単結晶シリコン層１０３の厚さが異なる部分の境界面も極めて滑らかに接続がなされているため、半導体基板１００の取り扱いも容易である。
【００３６】
さらに、主表面１０１ａは、その平坦性が保たれたままであるため、研磨工程が不要である。
【００３７】
ここで、本件発明者は、酸素イオンのイオン注入現象を定量化するために、当該現象をＳＩＭＳ（Secondary Ion-microscope Mass Spectrometer）で分析し、半導体プロセスシミュレータＴｓｕｐｒｅｍ−４と比較する検討を行った。その結果、酸素イオンのイオン注入後のプロファイルは、ボロンイオンを酸素イオンの場合の約８０％の加速エネルギで注入した場合のプロファイルとほぼ同等であることを見出した。
【００３８】
図４は、幅２μｍ、厚さ５０ｎｍの二酸化シリコンからなるマスクが表面に形成された厚さ約６００ｎｍの単結晶シリコン基板に対して、ボロンイオンを加速エネルギ１２０ｋｅＶ、ドーズ量５．０×１０１７／ｃｍ２で注入した場合における、ボロン元素の深さ方向の密度分布をシミュレーションしたものである。この図４では、ボロン元素の単位体積当たりの数を対数スケールで示しており、その単位はｅｘ（１．０×１０ｘ）／ｃｍ３である。
【００３９】
図４から分かるように、元素数分布が１．０×１０２２／ｃｍ３よりも多い領域が主表面近くに形成されているが、その厚さは主表面全体に亘って殆ど変化していない。なお、この元素数分布が１．０×１０２２／ｃｍ３よりも多い領域は、図３の二酸化シリコン層１０２が形成された領域とほぼ一致している。
【００４０】
図３に示した結果の条件とほぼ同等の条件（マスク厚５０ｎｍ、加速エネルギ１５０ｋｅＶ、ドーズ量５．０×１０１７／ｃｍ２）をシミュレーションしたもの、すなわちボロンイオンを用いて、マスク厚５０ｎｍ、加速エネルギ１２０ｋｅＶ、ドーズ量５．０×１０１７／ｃｍ２の条件におけるイオン注入後のボロン元素のプロファイルを図５に示す。この図５は、マスクが形成されていた領域と形成されていなかった領域とにおけるボロン元素の深さ方向の密度分布をプロットしたものである。なお、半導体基板１００の主表面は深さが０ｎｍの位置に相当し、深さが負の位置はマスク内であることを示している。
【００４１】
この図５から分かるように、マスクの有無は、打ち込まれるイオンの深さを変化させているが、ドーズ量には殆ど変化を与えていない。すなわち、このマスク条件は、基板内に打ち込まれる酸素イオンのドーズ量に殆ど影響を与えることなく、その深さのみを変化させるものであったと考えられる。
【００４２】
ここで、ＳＩＭＯＸ法においては、打ち込まれた酸素イオンの存在によりシリコンが二酸化シリコンに変化するが、シリコン結晶中のシリコン原子の存在密度を１００とすると、二酸化シリコン中のシリコン原子の存在密度が４４であるため、シリコンが酸化して二酸化シリコンになる際に、体積が約２．２７倍（１００／４４倍）に膨張する。
【００４３】
つまり、打ち込まれる酸素イオンの量が部分的に異なっていることは、アニール後の体積膨脹が部分的に不均一となり、表面の平坦性を維持することが困難となってしまうことを意味している。
【００４４】
逆に、図３に示したように、半導体基板１００の主表面１００ａの平坦性が維持されているということは、酸素イオン打ち込み工程において、シミュレーション結果と同様に主表面１００ａの全体に亘ってほぼ等しい量の原子数が打ち込まれたことを示している。さらに、このことは、部分的にイオン注入を行い内部に部分的に二酸化シリコン層を形成させる場合と比較して、塑性変形量が極めて少ないか又は塑性変形が生じていないことを示しており、表面の欠陥領域も低減されていると考えられる。
【００４５】
さらに、本件発明者らは、シミュレーション及び実験からマスクの厚さに関する知見を得、ドーズ量に殆ど影響を与えることなく深さ方向の絶対値のみを変化させる条件を見出した。
【００４６】
一例として、加速エネルギが２００ｋｅＶである場合における異なるマスク厚に対するシミュレーション結果を図６に示す。図６から分かるように、この条件においては、マスク厚が２００ｎｍよりも厚い場合には主表面（０μｍ）における酸素濃度が増えており、マスク厚が４００ｎｍの場合には、主表面における酸素濃度がピークの約５０％程度にも達している。したがって、この条件においては、マスク厚は４００ｎｍ未満であることが望ましい。
【００４７】
また、加速エネルギが８０ｋｅＶである場合における異なるマスク厚に対するシミュレーション結果を図７に示す。図７から分かるように、この条件においては、マスク厚が１００ｎｍよりも厚い場合には主表面における酸素濃度が増えており、マスク厚が１５０ｎｍの場合には、主表面における酸素濃度がピークの約５０％程度にも達している。したがって、この条件においては、マスク厚は１５０ｎｍ未満であることが望ましい。
【００４８】
本件発明者は、この図６、図７に示した結果から、二酸化シリコンからなるマスクの厚さＹ（ｎｍ）は、加速エネルギＸ（ｋｅＶ）に対して、Ｙ／Ｘ＜２の条件を満たすことが望ましいことを導いた。
【００４９】
次に、第２の実施の形態における半導体基板の断面図を図８に示す。図８に示すように、半導体基板２００は、主表面２００ａを有する単結晶シリコン層２０１，２０３と、単結晶シリコン層２０１，２０３内に部分的に形成された二酸化シリコン層２０２とを備えた部分ＳＯＩ基板として構成される。このうち、二酸化シリコン層２０２は、その端部が主表面２００ａまで達し、単結晶シリコン層２０３を取り囲むように形成されている。この結果、ＳＯＩ層となる単結晶シリコン層２０３がバルク基板の単結晶シリコン層２０１から絶縁されている。
【００５０】
半導体基板２００の大部分は、単結晶シリコン層２０１により構成されており、単結晶シリコン層２０１上には、部分的に二酸化シリコン層２０２が形成されている。この二酸化シリコン層２０２は、第１の実施の形態と同様にＳＩＭＯＸ法により形成されたものである。また、二酸化シリコン層２０２上には、単結晶シリコン層２０１と同一組成の単結晶シリコン層２０３が形成されている。
【００５１】
この半導体基板２００は、図８に示すように、二酸化シリコン層２０２が存在するＳＯＩ基板となっている領域と二酸化シリコン層２０２が存在しないバルク基板となっている領域とを有するため、この半導体基板２００を用いることにより、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタをＳＯＩ基板に形成し、ＤＲＡＭ（Dynamic Random Access Memory）をバルク基板に形成した混載ＬＳＩを実現することが可能とされる。
【００５２】
図８に示した半導体基板２００の製造方法について、図９Ａ及び図９Ｂを参照しながら説明する。この半導体基板２００は、第１の実施の形態で得られた半導体基板１００を用いて製造することができるため、図９Ａ及び図９Ｂには、第１の実施の形態と同様の半導体基板を製造した後の工程についてのみ示す。
【００５３】
先ず、図９Ａに示すように、ＳＯＩ層となる単結晶シリコン層２０３が相対的に厚い領域と相対的に薄い領域とを有するような半導体基板を準備する。上述の通り、この半導体基板は、第１の実施の形態で示した方法により製造することができる。実施例では、マスクが形成されていなかった領域において、約０．３７０μｍから０．４７０μｍの深さに厚さ１００ｎｍの二酸化シリコン層２０２が形成され、マスクが形成されていた領域において、約０．１６０μｍから０．２６０μｍの深さに厚さ１００ｎｍの二酸化シリコン層２０２が形成された半導体基板を準備した。
【００５４】
次に、図９Ｂに示すように、主表面を所望量だけ研磨することで、図８に示したような構成の半導体基板２００が得られる。具体的には、マスクが形成されていた領域に形成された二酸化シリコン層２０２が除去されると共に、マスクが形成されていなかった領域に形成された二酸化シリコン層２０２上の単結晶シリコン層２０３の厚さが所望の厚さとなるように研磨を行う。なお、この研磨量は、単結晶シリコン層２０３の厚さに応じて、その都度調整する必要がある。実施例では、主表面から約３２０ｎｍだけ研磨し、マスクが形成されていた領域に形成された二酸化シリコン層２０２を除去すると共に、マスクが形成されていなかった領域に形成された二酸化シリコン層２０２上の単結晶シリコン層２０３の厚さを約５０ｎｍとした。
【００５５】
ここで、ＳＩＭＯＸ法により形成される二酸化シリコン層２０２の位置と研磨量との関係を図１０を用いて説明する。マスクが形成されていなかった領域Ｒ１に深さｄ１ａからｄ１ｂに亘って厚さｔ１（＝ｄ１ｂ−ｄ１ａ）の二酸化シリコン層が形成され、マスクが形成されていた領域Ｒ２に深さｄ２ａからｄ２ｂに亘って厚さｔ２（＝ｄ２ｂ−ｄ２ａ）の二酸化シリコン層が形成されているとする。この場合における研磨量は、マスクが形成されていなかった領域に形成された二酸化シリコン層が除去される程度、すなわちｄ２ｂよりも深く、マスクが形成されていなかった領域に形成された二酸化シリコン層上の単結晶シリコン層が除去されない程度、すなわちｄ１ａよりも浅い部分を除去するような研磨量となることが望ましい。
【００５６】
なお、このような条件となるためには、ｄ１ａがｄ２ｂよりも大きいことが必要である。ｄ１ａがｄ２ｂよりも大きく、且つその差Ｇａｐが電子部品にとって望ましい厚さよりも大きい場合には、上述したように、単結晶シリコン基板の一部分のみがＳＯＩ基板となっている半導体基板２００を研磨工程のみにより製造することが可能となる。
【００５７】
一方、ｄ１ａがｄ２ｂに比較して大きいが、その差が電子部品にとって望ましい厚さよりも小さい場合には、研磨工程後にエピタキシャル成長法等を用いることで、二酸化シリコン層上の単結晶シリコン層の厚さを増すことができる。
【００５８】
また、図１１Ａに示すように、ｄ１ａがｄ２ｂよりも小さい場合には、図１１Ｂのように、ｄ２ｂよりも深くｄ１ｂよりも浅い部分までを研磨することにより、マスクが形成されていなかった領域における二酸化シリコン層を部分的に残し、その後、図１１Ｃに示すように、エピタキシャル成長法等を用いて単結晶シリコン層の厚さを増すことにより、ＳＯＩ層となる単結晶シリコン層２０４を形成することができる。これにより部分ＳＯＩ基板を製造することができるが、二酸化シリコン上に形成された単結晶シリコンは、単結晶シリコン上に形成された単結晶シリコンと比較して特性的に不安定である場合が多いため、図１１Ａ乃至図１１Ｃに記した製法よりも図９Ａ及び図９Ｂに記した製法のほうが望ましい。
【００５９】
半導体基板２００の適用例として、図９Ａ及び図９Ｂに示した方法により製造された半導体基板２００におけるＳＯＩ部分に形成されたＣＭＯＳトランジスタについて、図１２、図１３を用いて説明する。
【００６０】
図９Ａ及び図９Ｂに示した方法により製造された半導体基板２００のＳＯＩ部分は、絶縁体である二酸化シリコン層２０２が単結晶シリコン層２０３を取り囲むように形成されているため、図１２に示すように、ＳＯＩ基板に搭載されたＣＭＯＳトランジスタ２１１ａ，２１１ｂは、バルク基板の単結晶シリコン層２０１から絶縁された状態となっている。これにより、バルク基板に例えばＤＲＡＭを搭載した場合、ＣＭＯＳトランジスタ２１１ａ，２１１ｂとＤＲＡＭとの間が自動的に素子分離されるため、その後の素子分離の措置が不必要である。
【００６１】
また、図１３に示すように、一般に用いられているＬＯＣＯＳ（LOCal Oxidation of Silicon）法により素子分離領域２２１を設けることで、ＳＯＩ部分に形成されたＣＭＯＳトランジスタ２１１ａ，２１１ｂ間の素子分離を実現することも可能である。
【００６２】
なお、本発明は、図面を参照して説明した上述の実施の形態に限定されるものではなく、本発明の主旨を逸脱することなく、様々な変更、置換又はその同等のものを行うことができることは当業者にとって明らかである。
【００６３】
例えば、上述した実施の形態では、マスクとして単結晶シリコンを熱酸化させたシリコン酸化膜を用いたが、このマスクは酸素イオンを減速させることが目的であるため、シリコン窒化膜等の他の物質を用いてもよい。また、熱酸化によらず、スパッタリングによりシリコン酸化膜を形成するようにしてもよい。但し、本実施の形態では、イオン打ち込み工程が高温条件下で行われるため、基板との密着性の観点から、熱酸化によりシリコン酸化膜を形成することが好ましい。
【産業上の利用可能性】
【００６４】
上述した本発明によれば、ＳＯＩ層の厚さが均一である通常のＳＯＩ基板を作製する工程にマスク及び表面保護層を形成する工程を加えるのみにより、ＳＯＩ層の厚さが部分的に異なるＳＯＩ基板である半導体基板を製造することができる。したがって、ＳＯＩ層が相対的に薄い領域を完全空乏型ＳＯＩとし、ＳＯＩ層が相対的に厚い領域を部分空乏型ＳＯＩとして半導体基板を製造することにより、完全空乏型ＳＯＩが適している部品（電子デバイス）と部分空乏型ＳＯＩが適している部品とを同一基板に搭載した混載回路を実現することが可能とされる。
【００６５】
また、上述した本発明によれば、ＳＯＩ層の厚さが部分的に異なるＳＯＩ基板を製造し、その主表面を所望量だけ研磨することにより、単結晶シリコン基板の一部分のみがＳＯＩ基板となっている半導体基板を製造することができる。したがって、ＳＯＩ基板が適した例えばＣＭＯＳトランジスタと、バルク基板が適した例えばＤＲＡＭとを同一基板に搭載した混載ＬＳＩを実現することが可能とされる。
【図面の簡単な説明】
【００６６】
【図１】第１の実施の形態における半導体基板の断面図である。
【図２】図２Ａ乃至図２Ｅは、図１に示す半導体基板の製造工程を説明する図である。
【図３】図３は、実際のアニール工程後の半導体基板の断面観察写真を示す図である。
【図４】図４は、ボロンイオンを注入した場合におけるボロン元素の深さ方向の密度分布をシミュレーションした図である。
【図５】図５は、図３とほぼ同等の条件でボロンイオンを注入した後のボロン元素のプロファイルを示す図である。
【図６】図６は、加速エネルギが２００ｋｅＶである場合における異なるマスク厚に対するシミュレーション結果を示す図である。
【図７】図７は、加速エネルギが８０ｋｅＶである場合における異なるマスク厚に対するシミュレーション結果を示す図である。
【図８】図８は、第２の実施の形態における半導体基板の断面図である。
【図９】図９Ａ及び図９Ｂは、図８に示す半導体基板の製造工程を説明する図である。
【図１０】図１０は、二酸化シリコン層の位置と研磨量との関係を説明する図である。
【図１１】図１１Ａ乃至図１１Ｃは、主表面から二酸化シリコン層までの距離の差が小さい場合における半導体基板の製造工程を説明する図である。
【図１２】図１２は、図９Ａ及び図９Ｂの方法により製造された半導体基板におけるＳＯＩ部分に形成されたＣＭＯＳトランジスタを示す図である。
【図１３】図１３は、図１２に示す２つのＣＭＯＳトランジスタをＬＯＣＯＳ法により素子分離した様子を示す図である。
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１２】
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【図１３】
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【国際調査報告】
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