【事件の表示】
　特願２０１３−２３３５５９「保護回路を有するカスコード増幅器」拒絶査定不服審判事件〔平成２６年　４月１７日出願公開、特開２０１４−　６８３５８、請求項の数（２６）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，２０１０年(平成２２年)３月１８日(優先権主張　２００９年(平成２１年)３月１９日　米国)を国際出願日とする特願２０１２−５００９７３号の一部を新たな特許出願として平成２５年１１月１１日に出願したものであって，同年１２月１１日付けで手続補正書が提出され，平成２６年１月２４日付けで手続補正書が提出され，同年１０月２４日付けで拒絶理由が通知され，平成２７年３月２日付けで意見書とともに手続補正書が提出され，同年７月２３日付けで拒絶査定され，同年１１月３０日に拒絶査定不服審判の請求され，この請求と同時に手続補正され，平成２８年３月２日に前置報告されたものである。
第２　本件補正
　　１．本件補正の概要
　平成２７年１１月３０日付け手続補正(以下「本件補正」という。)により，本願の特許請求の範囲における記載は，次の「本件補正前」のとおりであったのが，「本件補正後」のとおりとなった。
［本件補正前］
　　【請求項１】
　オン状態で入力信号を増幅し、増幅信号を供給し、オフ状態で前記入力信号を増幅しないよう動作する利得トランジスタと、
　前記利得トランジスタに結合し、前記オン状態で前記増幅信号をバッファし、且つ出力信号を供給するよう動作するカスコードトランジスタであって、前記オン状態及び前記オフ状態で前記利得トランジスタ及び前記カスコードトランジスタが各々、電圧振幅の一部を観測しつつ、前記出力信号の前記電圧振幅は、前記オン状態及び前記オフ状態で前記利得トランジスタと前記カスコードトランジスタとの間で分けられる、前記カスコードトランジスタと、
　前記オフ状態で前記カスコードトランジスタのゲート及びソースを短絡させるよう動作する第１スイッチと、
　前記利得トランジスタのソースと回路接地との間で結合される第２スイッチであって、前記第２スイッチは、前記オン状態で閉じられ、前記オフ状態で開放される、前記第２スイッチと、
　前記利得トランジスタと前記カスコードトランジスタとの間で結合され、前記オン状態で、前記増幅信号をバッファするよう動作する第２カスコードトランジスタと、
　前記各カスコードトランジスタのため、前記出力信号を受信し、バイアス電圧を供給するよう動作するバイアス回路と、
　ここで、前記各カスコードトランジスタに供給されるバイアス電圧は、前記出力信号の前記電圧振幅が、前記利得トランジスタ、前記カスコードトランジスタ、及び前記第２カスコードトランジスタ間で前記バイアス電圧によって分けられるように生成される、
　を具備する、装置。
　　【請求項２】
　前記バイアス電圧は、前記オン状態で前記各カスコードトランジスタのゲートにのみ加えられ、前記オフ状態で前記各カスコードトランジスタの前記ゲート及びソースの両者に加えられる請求項１の装置。
　　【請求項３】
　前記バイアス回路は、
　前記カスコードトランジスタのドレインとゲートとの間で結合されるレジスタと、
　前記カスコードトランジスタの前記ゲートと回路接地との間で結合されるキャパシタと
　を具備する請求項１の装置。
　　【請求項４】
　前記カスコードトランジスタのドレインと電源電圧との間で結合されるインダクタを更に具備し、
　前記出力信号は、前記電源電圧の上及び下の電圧振幅を有する
　請求項１の装置。
　　【請求項５】
　オン状態で入力信号を増幅し、増幅信号を供給し、オフ状態で前記入力信号を増幅しないよう動作する利得トランジスタと、
　前記利得トランジスタに結合し、前記オン状態で前記増幅信号をバッファし、且つ出力信号を供給するよう動作するカスコードトランジスタであって、前記オン状態及び前記オフ状態で前記利得トランジスタ及び前記カスコードトランジスタが各々、電圧振幅の一部を観測しつつ、前記出力信号の前記電圧振幅は、前記オン状態及び前記オフ状態で前記利得トランジスタと前記カスコードトランジスタとの間で分けられる、前記カスコードトランジスタと、
　前記オフ状態で前記カスコードトランジスタのゲート及びソースを短絡させるよう動作する第１スイッチと、
　前記利得トランジスタのゲートと回路接地との間で結合される第２スイッチであって、前記第２スイッチは、前記オン状態で開放され、前記オフ状態で閉じる、前記第２スイッチと、
　前記利得トランジスタの前記ゲートと前記入力信号との間で結合される第３スイッチであって、前記第３スイッチは、前記オン状態で閉じられ、前記オフ状態で開放される、前記第３スイッチと、
　前記利得トランジスタと前記カスコードトランジスタとの間で結合され、前記オン状態で、前記増幅信号をバッファするよう動作する第２カスコードトランジスタと、
　前記各カスコードトランジスタのため、前記出力信号を受信し、複数のバイアス電圧を供給するよう動作するバイアス回路と、
　ここで、前記各カスコードトランジスタに供給されるバイアス電圧は、前記出力信号の前記電圧振幅が、前記利得トランジスタ、前記カスコードトランジスタ、及び前記第２カスコードトランジスタ間で前記バイアス電圧によって分けられるように生成される、
　を具備する、装置。
　　【請求項６】
　前記バイアス電圧は、前記オン状態で前記各カスコードトランジスタのゲートにのみ加えられ、前記オフ状態で前記各カスコードトランジスタの前記ゲート及びソースの両者に加えられる請求項５の装置。
　　【請求項７】
　前記バイアス回路は、
　前記カスコードトランジスタのドレインとゲートとの間で結合されるレジスタと、
　前記カスコードトランジスタの前記ゲートと回路接地との間で結合されるキャパシタと　を具備する請求項５の装置。
　　【請求項８】
　前記カスコードトランジスタのドレインと電源電圧との間で結合されるインダクタを更に具備し、
　前記出力信号は、前記電源電圧の上及び下の電圧振幅を有する
　請求項５の装置。
　　【請求項９】
　並列に結合される複数のブランチを具備し、入力信号を増幅し、且つ出力信号を供給するよう動作する増幅器であって、前記複数のブランチは少なくとも１つの切替可能なブランチを具備し、各々の切替可能なブランチがオン状態又はオフ状態で動作可能とされ、且つ各々の切替可能なブランチが
　　前記オン状態で、前記入力信号を増幅し、増幅信号を供給し、前記オフ状態で前記入力信号を増幅しないよう動作する利得トランジスタと、
　　前記利得トランジスタに結合し、前記オン状態で前記増幅信号をバッファし、且つ前記出力信号を供給するよう動作するカスコードトランジスタであって、前記出力信号の電圧振幅は、前記オン状態及び前記オフ状態で前記利得トランジスタと前記カスコードトランジスタとの間で分けられる、前記カスコードトランジスタと、
　　前記オフ状態で前記カスコードトランジスタのゲート及びソースを短絡させるよう動作する第１スイッチと、
　　前記利得トランジスタのソースと回路接地との間で結合される第２スイッチであって、前記第２スイッチは、前記オン状態で閉じられ、前記オフ状態で開かれる、前記第２スイッチと
　を具備する、前記増幅器
　を具備し、
　各々の切替可能なブランチが、
　前記利得トランジスタと前記カスコードトランジスタとの間で結合され、前記オン状態で、前記増幅信号をバッファするよう動作する第２カスコードトランジスタと、
　各々の切替可能なブランチにおける前記各カスコードトランジスタのため、前記出力信号を受信し、バイアス電圧を供給するよう動作するバイアス回路とを更に具備し、
　ここで、前記各カスコードトランジスタに供給されるバイアス電圧は、前記出力信号の前記電圧振幅が、前記利得トランジスタ、前記カスコードトランジスタ、及び前記第２カスコードトランジスタ間で前記バイアス電圧によって分けられるように生成される、
無線装置。
　　【請求項１０】
　前記少なくとも１つの切替可能なブランチの各々は、前記オン状態で前記増幅器の全体利得を増加させるように動作され、前記オフ状態で前記全体利得を減少させるように動作される請求項９の無線装置。
　　【請求項１１】
　各々の切替可能なブランチにおいて、電源電圧と前記カスコードトランジスタのドレインとの間で結合されるインダクタを更に具備し、
　前記出力信号は前記電源電圧の上及び下の電圧振幅を有する請求項９の無線装置。
　　【請求項１２】
　前記増幅器は、駆動増幅器（ＤＡ）、電力増幅器（ＰＡ）、低雑音増幅器（ＬＮＡ）、又は可変利得増幅器（ＶＧＡ）である請求項９の無線装置。
　　【請求項１３】
　オン状態で増幅信号を得るため、利得トランジスタで入力信号を増幅することと、
　前記オン状態で、カスコードトランジスタで前記増幅信号をバッファし、且つ出力信号を供給することと、
　前記オン状態及びオフ状態で、前記利得トランジスタ及び前記カスコードトランジスタが各々、電圧振幅の一部を観測しつつ、前記オン状態及び前記オフ状態で前記利得トランジスタと前記カスコードトランジスタとの間の前記出力信号の前記電圧振幅を分けることと、
　前記オフ状態で前記カスコードトランジスタのゲート及びソースを短絡させることと、
　前記オン状態で前記利得トランジスタのソースを回路接地に結合させることと、
　前記オフ状態で前記利得トランジスタの前記ソースを前記回路接地と非結合とさせることと
　前記利得トランジスタと前記カスコードトランジスタとの間で結合された第２カスコードトランジスタで、前記オン状態で、前記増幅信号をバッファすることと、
　前記出力信号に基づいて複数のバイアス電圧を生成することと、ここで、前記複数のバイアス電圧は、前記出力信号の前記電圧振幅が、前記利得トランジスタ、前記カスコードトランジスタ、及び前記第２カスコードトランジスタ間で前記複数のバイアス電圧によって分けられるように生成される、
　前記複数のバイアス電圧を前記カスコードトランジスタのゲートおよび第２カスコードトランジスタのゲートに印加することと
　を具備する方法。
　　【請求項１４】
　複数のブランチを具備する、少なくとも１つの増幅器のブランチをイネーブルにすることを更に具備し、
　各々のイネーブルとされたブランチが、前記オン状態で動作する前記利得トランジスタ及び前記カスコードトランジスタを具備する請求項１３の方法。
　　【請求項１５】
　オン状態で増幅信号を得るため、利得トランジスタで入力信号を増幅することと、
　前記オン状態で、カスコードトランジスタで前記増幅信号をバッファし、且つ出力信号を供給することと、
　前記オン状態及びオフ状態で、前記利得トランジスタ及び前記カスコードトランジスタが各々、電圧振幅の一部を観測しつつ、前記オン状態及び前記オフ状態で前記利得トランジスタと前記カスコードトランジスタとの間の前記出力信号の前記電圧振幅を分けることと、
　前記オフ状態で前記カスコードトランジスタのゲート及びソースを短絡させることと、
　前記オン状態で、前記入力信号を前記利得トランジスタのゲートに結合させることと、
　前記オフ状態で、前記入力信号を前記利得トランジスタの前記ゲートから非結合とさせ、前記ゲートを回路接地に短絡させることと、
　前記利得トランジスタと前記カスコードトランジスタとの間で結合された第２カスコードトランジスタで、前記オン状態で、前記増幅信号をバッファすることと、
　前記出力信号に基づいて複数のバイアス電圧を生成することと、ここで、前記複数のバイアス電圧は、前記出力信号の前記電圧振幅が、前記利得トランジスタ、前記カスコードトランジスタ、及び前記第２カスコードトランジスタ間で前記複数のバイアス電圧によって分けられるように生成される、
　前記複数のバイアス電圧を前記カスコードトランジスタのゲートおよび前記第２カスコードトランジスタのゲートに印加することと
　を具備する方法。
　　【請求項１６】
　複数のブランチを具備する、少なくとも１つの増幅器のブランチをイネーブルにすることを更に具備し、
　各々のイネーブルとされたブランチが、前記オン状態で動作する前記利得トランジスタ及び前記カスコードトランジスタ、及び前記第２カスコードトランジスタを具備する請求項１５の方法。
　　【請求項１７】
　オン状態で増幅信号を得るため、入力信号を増幅する手段と、
　前記オン状態で、前記増幅信号をバッファし、且つ出力信号を供給する手段と、
　前記オン状態及びオフ状態で増幅する前記手段及びバッファする前記手段の各々は、電圧振幅の一部を観測しつつ、前記オン状態及び前記オフ状態で、増幅する前記手段とバッファする前記手段との間で前記出力信号の前記電圧振幅を分ける手段と、
　前記オフ状態でバッファする前記手段のゲート及びソースを短絡させる手段と、
　前記オン状態で前記増幅する前記手段のソースを回路接地に結合させる手段と、
　前記オフ状態で前記増幅する前記手段の前記ソースを回路接地から非結合とさせる手段と、
　前記入力信号を増幅する手段と前記バッファする手段との間で結合され、前記オン状態で、前記増幅信号をバッファするよう動作する第２のバッファする手段と、
　バッファする前記手段の各々のため、前記出力信号を受信し、複数のバイアス電圧を供給するよう動作するバイアスする手段と、
　ここで、バッファするための前記の各々手段に供給されるバイアス電圧は、前記出力信号の前記電圧振幅が、前記増幅するための手段、前記バッファするための手段、及び前記第２のバッファするための手段間で前記複数のバイアス電圧によって分けられるように生成される、
　を具備する装置。
　　【請求項１８】
　前記オン状態で増幅する前記手段をイネーブルに、前記オフ状態で増幅する前記手段をディセーブルにする手段を更に具備する請求項１７の装置。
　　【請求項１９】
　複数のブランチを具備する少なくとも１つの増幅器のブランチをイネーブルにする手段を更に具備し、
　各々のイネーブルとされたブランチは、前記オン状態で動作する増幅する前記手段及びバッファする前記手段を具備する
　請求項１７の装置。
　　【請求項２０】
　並列に結合される複数のブランチを具備し、入力信号を増幅し、且つ出力信号を供給するよう動作する増幅器であって、前記複数のブランチは少なくとも１つの切替可能なブランチを具備し、各々の切替可能なブランチがオン状態又はオフ状態で動作可能とされ、且つ各々の切替可能なブランチが
　　前記オン状態で、前記入力信号を増幅し、増幅信号を供給し、前記オフ状態で前記入力信号を増幅しないよう動作する利得トランジスタと、
　　前記利得トランジスタに結合し、前記オン状態で前記増幅信号をバッファし、且つ前記出力信号を供給するよう動作するカスコードトランジスタであって、前記出力信号の電圧振幅は、前記オン状態及び前記オフ状態で前記利得トランジスタと前記カスコードトランジスタとの間で分けられる、前記カスコードトランジスタと、
　　前記オフ状態で前記カスコードトランジスタのゲート及びソースを短絡させるよう動作する第１スイッチと、
　　前記利得トランジスタのゲートと回路接地との間で結合される第２スイッチであって、前記第２スイッチは、前記オン状態で開放され、前記オフ状態で閉じられる、前記第２スイッチと、
　　前記利得トランジスタの前記ゲートと前記入力信号との間で結合される第３スイッチであって、前記第３スイッチは、前記オン状態で閉じられ、前記オフ状態で開放される、前記第３スイッチと、
　　前記利得トランジスタと前記カスコードトランジスタとの間で結合され、前記オン状態で、前記増幅信号をバッファするよう動作する第２カスコードトランジスタと、
　　各々の切替可能なブランチにおける前記各カスコードトランジスタのため、前記出力信号を受信し、バイアス電圧を供給するよう動作するバイアス回路と、
　　ここで、前記各カスコードトランジスタに供給されるバイアス電圧は、前記出力信号の前記電圧振幅が、前記利得トランジスタ、前記カスコードトランジスタ、及び前記第２カスコードトランジスタ間で前記バイアス電圧によって分けられるように生成される、
　を具備する、前記増幅器を具備する無線装置。
　　【請求項２１】
　前記少なくとも１つの切替可能なブランチの各々は、前記オン状態で前記増幅器の全体利得を増加させるように動作され、前記オフ状態で前記全体利得を減少させるように動作される請求項２０の無線装置。
　　【請求項２２】
　各々の切替可能なブランチにおいて、電源電圧と前記カスコードトランジスタのドレインとの間で結合されるインダクタを更に具備し、
　前記出力信号は前記電源電圧の上及び下の電圧振幅を有する請求項２０の無線装置。
　　【請求項２３】
　前記増幅器は、駆動増幅器（ＤＡ）、電力増幅器（ＰＡ）、低雑音増幅器（ＬＮＡ）、又は可変利得増幅器（ＶＧＡ）である請求項２０の無線装置。
　　【請求項２４】
　オン状態で増幅信号を得るため、利得トランジスタで入力信号を増幅する手段と、
　前記オン状態で、カスコードトランジスタで前記増幅信号をバッファし、且つ出力信号を供給する手段と、
　前記オン状態及びオフ状態で、前記利得トランジスタ及び前記カスコードトランジスタが各々、電圧振幅の一部を観測しつつ、前記オン状態又は前記オフ状態で前記利得トランジスタと前記カスコードトランジスタとの間で前記出力信号の前記電圧振幅を分ける手段と、
　前記オフ状態で前記カスコードトランジスタのゲート及びソースを短絡させる手段と、
　前記オン状態で前記入力信号を前記利得トランジスタのゲートに結合させる手段と、
　前記オフ状態で前記入力信号を前記利得トランジスタの前記ゲートと非結合とさせ、前記ゲートを回路接地に短絡させる手段と、
　前記利得トランジスタと前記カスコードトランジスタとの間で結合された第２カスコードトランジスタを用いて、前記オン状態で、前記増幅信号をバッファする手段と、
　前記出力信号に基づいて複数のバイアス電圧を生成し、前記カスコードトランジスタと前記第２カスコードトランジスタをバイアスさせるための手段と、
　ここで、前記複数のバイアス電圧は、前記出力信号の前記電圧振幅が、前記利得トランジスタ、前記カスコードトランジスタ、及び前記第２カスコードトランジスタ間で前記複数のバイアス電圧によって分けられるように生成され、
　前記複数のバイアス電圧は前記カスコードトランジスタのゲートおよび第２カスコードトランジスタのゲートに印加される、
　を具備する装置。
　　【請求項２５】
　前記オン状態で増幅する前記手段をイネーブルに、前記オフ状態で増幅する前記手段をディセーブルにする手段を更に具備する請求項２４の装置。
　　【請求項２６】
　複数のブランチを具備する少なくとも１つの増幅器のブランチをイネーブルにする手段を更に具備し、
　各々のイネーブルとされたブランチは、前記オン状態で、動作する増幅する前記手段とバッファする前記手段とを具備する
　請求項２４の装置。
［本件補正後］
　　【請求項１】
　オン状態で入力信号を増幅し、増幅信号を供給し、オフ状態で前記入力信号を増幅しないよう動作する利得トランジスタと、
　前記利得トランジスタに結合し、前記オン状態で前記増幅信号をバッファし、且つ出力信号を供給するよう動作するカスコードトランジスタであって、前記オン状態及び前記オフ状態で前記利得トランジスタ及び前記カスコードトランジスタが各々、電圧振幅の一部を観測しつつ、前記出力信号の前記電圧振幅は、前記オン状態及び前記オフ状態で前記利得トランジスタと前記カスコードトランジスタとの間で分けられる、前記カスコードトランジスタと、
　前記オフ状態で前記カスコードトランジスタのゲート及びソースを短絡させるよう動作する第１スイッチと、
　前記利得トランジスタのソースと回路接地との間で結合される第２スイッチであって、前記第２スイッチは、前記オン状態で閉じられ、前記オフ状態で開放される、前記第２スイッチと、
　前記利得トランジスタと前記カスコードトランジスタとの間で結合され、前記オン状態で、前記増幅信号をバッファするよう動作する第２カスコードトランジスタと、
　前記出力信号を受信し、前記カスコードトランジスタのための第１のバイアス電圧及び前記第２カスコードトランジスタのための第２のバイアス電圧を前記オン状態及び前記オフ状態で供給するよう動作するバイアス回路と、
　ここで、前記カスコードトランジスタ及び前記第２カスコードトランジスタに前記オン状態及び前記オフ状態で前記バイアス回路から供給される前記第１及び第２のバイアス電圧は、前記出力信号の前記電圧振幅が、前記利得トランジスタ、前記カスコードトランジスタ、及び前記第２カスコードトランジスタ間で前記バイアス電圧によって前記オン状態及び前記オフ状態で分けられるように生成される、
　を具備する、装置。
　　【請求項２】
　前記バイアス電圧は、前記オン状態で前記各カスコードトランジスタのゲートにのみ加えられ、前記オフ状態で前記各カスコードトランジスタの前記ゲート及びソースの両者に加えられる請求項１の装置。
　　【請求項３】
　前記バイアス回路は、
　前記カスコードトランジスタのドレインとゲートとの間で結合されるレジスタと、
　前記カスコードトランジスタの前記ゲートと回路接地との間で結合されるキャパシタと
　を具備する請求項１の装置。
　　【請求項４】
　前記カスコードトランジスタのドレインと電源電圧との間で結合されるインダクタを更に具備し、
　前記出力信号は、前記電源電圧の上及び下の電圧振幅を有する
　請求項１の装置。
　　【請求項５】
　オン状態で入力信号を増幅し、増幅信号を供給し、オフ状態で前記入力信号を増幅しないよう動作する利得トランジスタと、
　前記利得トランジスタに結合し、前記オン状態で前記増幅信号をバッファし、且つ出力信号を供給するよう動作するカスコードトランジスタであって、前記オン状態及び前記オフ状態で前記利得トランジスタ及び前記カスコードトランジスタが各々、電圧振幅の一部を観測しつつ、前記出力信号の前記電圧振幅は、前記オン状態及び前記オフ状態で前記利得トランジスタと前記カスコードトランジスタとの間で分けられる、前記カスコードトランジスタと、
　前記オフ状態で前記カスコードトランジスタのゲート及びソースを短絡させるよう動作する第１スイッチと、
　前記利得トランジスタのゲートと回路接地との間で結合される第２スイッチであって、前記第２スイッチは、前記オン状態で開放され、前記オフ状態で閉じる、前記第２スイッチと、
　前記利得トランジスタの前記ゲートと前記入力信号との間で結合される第３スイッチであって、前記第３スイッチは、前記オン状態で閉じられ、前記オフ状態で開放される、前記第３スイッチと、
　前記利得トランジスタと前記カスコードトランジスタとの間で結合され、前記オン状態で、前記増幅信号をバッファするよう動作する第２カスコードトランジスタと、
　前記出力信号を受信し、前記カスコードトランジスタのための第１のバイアス電圧及び前記第２カスコードトランジスタのための第２のバイアス電圧を前記オン状態及び前記オフ状態でを供給するよう動作するバイアス回路と、
　ここで、前記カスコードトランジスタ及び前記第２カスコードトランジスタに前記オン状態及び前記オフ状態で前記バイアス回路から供給される前記第１及び第２のバイアス電圧は、前記出力信号の前記電圧振幅が、前記利得トランジスタ、前記カスコードトランジスタ、及び前記第２カスコードトランジスタ間で前記バイアス電圧によって前記オン状態及び前記オフ状態で分けられるように生成される、
　を具備する、装置。
　　【請求項６】
　前記バイアス電圧は、前記オン状態で前記各カスコードトランジスタのゲートにのみ加えられ、前記オフ状態で前記各カスコードトランジスタの前記ゲート及びソースの両者に加えられる請求項５の装置。
　　【請求項７】
　前記バイアス回路は、
　前記カスコードトランジスタのドレインとゲートとの間で結合されるレジスタと、
　前記カスコードトランジスタの前記ゲートと回路接地との間で結合されるキャパシタと
　を具備する請求項５の装置。
　　【請求項８】
　前記カスコードトランジスタのドレインと電源電圧との間で結合されるインダクタを更に具備し、
　前記出力信号は、前記電源電圧の上及び下の電圧振幅を有する
　請求項５の装置。
　　【請求項９】
　並列に結合される複数のブランチを具備し、入力信号を増幅し、且つ出力信号を供給するよう動作する増幅器であって、前記複数のブランチは少なくとも１つの切替可能なブランチを具備し、各々の切替可能なブランチがオン状態又はオフ状態で動作可能とされ、且つ各々の切替可能なブランチが
　　前記オン状態で、前記入力信号を増幅し、増幅信号を供給し、前記オフ状態で前記入力信号を増幅しないよう動作する利得トランジスタと、
　　前記利得トランジスタに結合し、前記オン状態で前記増幅信号をバッファし、且つ前記出力信号を供給するよう動作するカスコードトランジスタであって、前記出力信号の電圧振幅は、前記オン状態及び前記オフ状態で前記利得トランジスタと前記カスコードトランジスタとの間で分けられる、前記カスコードトランジスタと、
　　前記オフ状態で前記カスコードトランジスタのゲート及びソースを短絡させるよう動作する第１スイッチと、
　　前記利得トランジスタのソースと回路接地との間で結合される第２スイッチであって、前記第２スイッチは、前記オン状態で閉じられ、前記オフ状態で開かれる、前記第２スイッチと
　を具備する、前記増幅器
　を具備し、
　各々の切替可能なブランチが、
　前記利得トランジスタと前記カスコードトランジスタとの間で結合され、前記オン状態で、前記増幅信号をバッファするよう動作する第２カスコードトランジスタと、
　前記出力信号を受信し、各々の切替可能なブランチにおける前記カスコードトランジスタのための第１のバイアス電圧及び前記第２カスコードトランジスタのための第２のバイアス電圧を前記オン状態及び前記オフ状態で供給するよう動作するバイアス回路とを更に具備し、
　ここで、前記カスコードトランジスタ及び前記第２カスコードトランジスタに供給される前記第１及び第２のバイアス電圧は、前記出力信号の前記電圧振幅が、前記利得トランジスタ、前記カスコードトランジスタ、及び前記第２カスコードトランジスタ間で前記バイアス電圧によって前記オン状態及び前記オフ状態で分けられるように生成される、
無線装置。
　　【請求項１０】
　前記少なくとも１つの切替可能なブランチの各々は、前記オン状態で前記増幅器の全体利得を増加させるように動作され、前記オフ状態で前記全体利得を減少させるように動作される請求項９の無線装置。
　　【請求項１１】
　各々の切替可能なブランチにおいて、電源電圧と前記カスコードトランジスタのドレインとの間で結合されるインダクタを更に具備し、
　前記出力信号は前記電源電圧の上及び下の電圧振幅を有する請求項９の無線装置。
　　【請求項１２】
　前記増幅器は、駆動増幅器（ＤＡ）、電力増幅器（ＰＡ）、低雑音増幅器（ＬＮＡ）、又は可変利得増幅器（ＶＧＡ）である請求項９の無線装置。
　　【請求項１３】
　オン状態で増幅信号を得るため、利得トランジスタで入力信号を増幅することと、
　前記オン状態で、カスコードトランジスタで前記増幅信号をバッファし、且つ出力信号を供給することと、
　前記オン状態及びオフ状態で、前記利得トランジスタ及び前記カスコードトランジスタが各々、電圧振幅の一部を観測しつつ、前記オン状態及び前記オフ状態で前記利得トランジスタと前記カスコードトランジスタとの間の前記出力信号の前記電圧振幅を分けることと、
　前記オフ状態で前記カスコードトランジスタのゲート及びソースを短絡させることと、
　前記オン状態で前記利得トランジスタのソースを回路接地に結合させることと、
　前記オフ状態で前記利得トランジスタの前記ソースを前記回路接地と非結合とさせることと
　前記利得トランジスタと前記カスコードトランジスタとの間で結合された第２カスコードトランジスタで、前記オン状態で、前記増幅信号をバッファすることと、
　前記出力信号に基づいて前記カスコードトランジスタのための第１のバイアス電圧及び前記第２カスコードトランジスタのための第２のバイアス電圧を前記オン状態及び前記オフ状態で生成することと、ここで、前記カスコードトランジスタ及び前記第２カスコードトランジスタのために前記オン状態及び前記オフ状態で生成される前記第１及び第２のバイアス電圧は、前記出力信号の前記電圧振幅が、前記利得トランジスタ、前記カスコードトランジスタ、及び前記第２カスコードトランジスタ間で前記第１及び第２のバイアス電圧によって前記オン状態及び前記オフ状態で分けられるように生成される、
　前記第１及び第２のバイアス電圧を前記カスコードトランジスタのゲートおよび第２カスコードトランジスタのゲートに前記オン状態及び前記オフ状態で印加することと
　を具備する方法。
　　【請求項１４】
　複数のブランチを具備する、少なくとも１つの増幅器のブランチをイネーブルにすることを更に具備し、
　各々のイネーブルとされたブランチが、前記オン状態で動作する前記利得トランジスタ及び前記カスコードトランジスタを具備する請求項１３の方法。
　　【請求項１５】
　オン状態で増幅信号を得るため、利得トランジスタで入力信号を増幅することと、
　前記オン状態で、カスコードトランジスタで前記増幅信号をバッファし、且つ出力信号を供給することと、
　前記オン状態及びオフ状態で、前記利得トランジスタ及び前記カスコードトランジスタが各々、電圧振幅の一部を観測しつつ、前記オン状態及び前記オフ状態で前記利得トランジスタと前記カスコードトランジスタとの間の前記出力信号の前記電圧振幅を分けることと、
　前記オフ状態で前記カスコードトランジスタのゲート及びソースを短絡させることと、
　前記オン状態で、前記入力信号を前記利得トランジスタのゲートに結合させることと、
　前記オフ状態で、前記入力信号を前記利得トランジスタの前記ゲートから非結合とさせ、前記ゲートを回路接地に短絡させることと、
　前記利得トランジスタと前記カスコードトランジスタとの間で結合された第２カスコードトランジスタで、前記オン状態で、前記増幅信号をバッファすることと、
　前記出力信号に基づいて前記カスコードトランジスタのための第１のバイアス電圧及び前記第２カスコードトランジスタのための第２のバイアス電圧を前記オン状態及び前記オフ状態で生成することと、ここで、前記カスコードトランジスタ及び前記第２カスコードトランジスタのために前記オン状態及び前記オフ状態で生成される前記第１及び第２のバイアス電圧は、前記出力信号の前記電圧振幅が、前記利得トランジスタ、前記カスコードトランジスタ、及び前記第２カスコードトランジスタ間で前記第１及び第２のバイアス電圧によって前記オン状態及び前記オフ状態で分けられるように生成される、
　前記第１及び第２のバイアス電圧を前記カスコードトランジスタのゲートおよび前記第２カスコードトランジスタのゲートに前記オン状態及び前記オフ状態で印加することと
　を具備する方法。
　　【請求項１６】
　複数のブランチを具備する、少なくとも１つの増幅器のブランチをイネーブルにすることを更に具備し、
　各々のイネーブルとされたブランチが、前記オン状態で動作する前記利得トランジスタ及び前記カスコードトランジスタ、及び前記第２カスコードトランジスタを具備する請求項１５の方法。
　　【請求項１７】
　オン状態で増幅信号を得るため、入力信号を増幅する手段と、
　前記オン状態で、前記増幅信号をバッファし、且つ出力信号を供給する手段と、
　前記オン状態及びオフ状態で増幅する前記手段及びバッファする前記手段の各々は、電圧振幅の一部を観測しつつ、前記オン状態及び前記オフ状態で、増幅する前記手段とバッファする前記手段との間で前記出力信号の前記電圧振幅を分ける手段と、
　前記オフ状態でバッファする前記手段のゲート及びソースを短絡させる手段と、
　前記オン状態で前記増幅する前記手段のソースを回路接地に結合させる手段と、
　前記オフ状態で前記増幅する前記手段の前記ソースを回路接地から非結合とさせる手段と、
　前記入力信号を増幅する手段と前記バッファする手段との間で結合され、前記オン状態で、前記増幅信号をバッファするよう動作する第２のバッファする手段と、
　前記出力信号を受信し、前記バッファする前記手段のための第１のバイアス電圧及び前記第２のバッファする手段のための第２のバイアス電圧を前記オン状態及び前記オフ状態で供給するよう動作するバイアスする手段と、
　ここで、前記バッファする前記手段に供給される前記第１のバイアス電圧及び前記第２のバッファする手段に供給される前記第２のバイアス電圧は、前記出力信号の前記電圧振幅が、前記増幅するための手段、前記バッファするための手段、及び前記第２のバッファするための手段間で前記第１及び第２のバイアス電圧によって前記オン状態及び前記オフ状態で分けられるように生成される、
　を具備する装置。
　　【請求項１８】
　前記オン状態で増幅する前記手段をイネーブルに、前記オフ状態で増幅する前記手段をディセーブルにする手段を更に具備する請求項１７の装置。
　　【請求項１９】
　複数のブランチを具備する少なくとも１つの増幅器のブランチをイネーブルにする手段を更に具備し、
　各々のイネーブルとされたブランチは、前記オン状態で動作する増幅する前記手段及びバッファする前記手段を具備する
　請求項１７の装置。
　　【請求項２０】
　並列に結合される複数のブランチを具備し、入力信号を増幅し、且つ出力信号を供給すよう動作する増幅器であって、前記複数のブランチは少なくとも１つの切替可能なブランチを具備し、各々の切替可能なブランチがオン状態又はオフ状態で動作可能とされ、且つ各々の切替可能なブランチが
　　前記オン状態で、前記入力信号を増幅し、増幅信号を供給し、前記オフ状態で前記入力信号を増幅しないよう動作する利得トランジスタと、
　　前記利得トランジスタに結合し、前記オン状態で前記増幅信号をバッファし、且つ前記出力信号を供給するよう動作するカスコードトランジスタであって、前記出力信号の電圧振幅は、前記オン状態及び前記オフ状態で前記利得トランジスタと前記カスコードトランジスタとの間で分けられる、前記カスコードトランジスタと、
　　前記オフ状態で前記カスコードトランジスタのゲート及びソースを短絡させるよう動作する第１スイッチと、
　　前記利得トランジスタのゲートと回路接地との間で結合される第２スイッチであって、前記第２スイッチは、前記オン状態で開放され、前記オフ状態で閉じられる、前記第２スイッチと、
　　前記利得トランジスタの前記ゲートと前記入力信号との間で結合される第３スイッチであって、前記第３スイッチは、前記オン状態で閉じられ、前記オフ状態で開放される、前記第３スイッチと、
　　前記利得トランジスタと前記カスコードトランジスタとの間で結合され、前記オン状態で、前記増幅信号をバッファするよう動作する第２カスコードトランジスタと、
　　前記出力信号を受信し、各々の切替可能なブランチにおける前記カスコードトランジスタのための第１のバイアス電圧及び前記第２カスコードトランジスタのための第２のバイアス電圧を前記オン状態及び前記オフ状態で供給するよう動作するバイアス回路と、
　　ここで、前記カスコードトランジスタ及び前記第２カスコードトランジスタに前記オン状態及び前記オフ状態で前記バイアス回路から供給される前記第１及び第２のバイアス電圧は、前記出力信号の前記電圧振幅が、前記利得トランジスタ、前記カスコードトランジスタ、及び前記第２カスコードトランジスタ間で前記バイアス電圧によって前記オン状態及び前記オフ状態で分けられるように生成される、
　を具備する、前記増幅器を具備する無線装置。
　　【請求項２１】
　前記少なくとも１つの切替可能なブランチの各々は、前記オン状態で前記増幅器の全体利得を増加させるように動作され、前記オフ状態で前記全体利得を減少させるように動作される請求項２０の無線装置。
　　【請求項２２】
　各々の切替可能なブランチにおいて、電源電圧と前記カスコードトランジスタのドレインとの間で結合されるインダクタを更に具備し、
　前記出力信号は前記電源電圧の上及び下の電圧振幅を有する請求項２０の無線装置。
　　【請求項２３】
　前記増幅器は、駆動増幅器（ＤＡ）、電力増幅器（ＰＡ）、低雑音増幅器（ＬＮＡ）、又は可変利得増幅器（ＶＧＡ）である請求項２０の無線装置。
　　【請求項２４】
　オン状態で増幅信号を得るため、利得トランジスタで入力信号を増幅する手段と、
　前記オン状態で、カスコードトランジスタで前記増幅信号をバッファし、且つ出力信号を供給する手段と、
　前記オン状態及びオフ状態で、前記利得トランジスタ及び前記カスコードトランジスタが各々、電圧振幅の一部を観測しつつ、前記オン状態及び前記オフ状態で前記利得トランジスタと前記カスコードトランジスタとの間で前記出力信号の前記電圧振幅を分ける手段と、
　前記オフ状態で前記カスコードトランジスタのゲート及びソースを短絡させる手段と、
　前記オン状態で前記入力信号を前記利得トランジスタのゲートに結合させる手段と、
　前記オフ状態で前記入力信号を前記利得トランジスタの前記ゲートと非結合とさせ、前記ゲートを回路接地に短絡させる手段と、
　前記利得トランジスタと前記カスコードトランジスタとの間で結合された第２カスコードトランジスタを用いて、前記オン状態で、前記増幅信号をバッファする手段と、
　前記出力信号に基づいて前記カスコードトランジスタのための第１のバイアス電圧及び前記第２カスコードトランジスタのための第２のバイアス電圧を前記オン状態及び前記オフ状態で生成し、前記カスコードトランジスタと前記第２カスコードトランジスタを前記オン状態及び前記オフ状態でバイアスさせるための手段と、
　ここで、前記カスコードトランジスタのための第１のバイアス電圧及び前記第２カスコードトランジスタのための第２のバイアス電圧は、前記出力信号の前記電圧振幅が、前記利得トランジスタ、前記カスコードトランジスタ、及び前記第２カスコードトランジスタ間で前記第１及び第２のバイアス電圧によって前記オン状態及び前記オフ状態で分けられるように生成され、
　前記第１及び第２のバイアス電圧は前記カスコードトランジスタのゲートおよび第２カスコードトランジスタのゲートに前記オン状態及び前記オフ状態で印加される、
　を具備する装置。
　　【請求項２５】
　前記オン状態で増幅する前記手段をイネーブルに、前記オフ状態で増幅する前記手段をディセーブルにする手段を更に具備する請求項２４の装置。
　　【請求項２６】
　複数のブランチを具備する少なくとも１つの増幅器のブランチをイネーブルにする手段を更に具備し、
　各々のイネーブルとされたブランチは、前記オン状態で、動作する増幅する前記手段とバッファする前記手段とを具備する
　請求項２４の装置。
　　２．補正の適否
　以上によると，請求項１，５，９，１３，１５，１７，２０，２４における記載について，本件補正前と本件補正後のものに関し，次のことがいえる。
　　　(１)　請求項１について
　本件補正前に「前記各カスコードトランジスタのため、前記出力信号を受信し、バイアス電圧を供給するよう動作するバイアス回路」であったのが，本件補正後に「前記出力信号を受信し、前記カスコードトランジスタのための第１のバイアス電圧及び前記第２カスコードトランジスタのための第２のバイアス電圧を前記オン状態及び前記オフ状態で供給するよう動作するバイアス回路」となった。これは，「カスコードトランジスタ」が「２つ」であることの限定を附すものであって，これら「カスコードトランジスタ」に「第１及び第２のバイアス電圧」が供給されることを明示するとともに，この供給が「利得トランジスタ」の「オン状態及びオフ状態」で行われる動作の限定を附すものであるということができる。
　更に，本件補正後のものでは，「出力信号の電圧振幅」が分けられるように生成されるのが，上記「オン状態及びオフ状態」との限定を附すものであるいうことができる。
　　　(２)　請求項５，９，１３，１５，１７，２０，２４について
　請求項５，９，１３，１５，１７，２０，２４についても，上記「(１)　請求項１について」に述べたのと同様のことがいえる。
　　　(３)　本件補正の目的
　本件補正については，特許法第１７条の２第３項及び第４項の規定に違反するということはできない。そして，上記(１)及び(２)に述べたとおりであるから，本件補正は，同条第５項第２号の規定に該当するものである。
　そこで，本件補正後の請求項１から請求項２６に記載された発明が，特許出願の際独立して特許を受けることができるか(本件補正が特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するか)(以下「独立特許要件」という。)について検討する。
　なお，本件補正後の請求項に記載された発明を，請求項の番号に従って，「本件補正第１発明」などといい，「本件補正第１発明」から「本件補正第２６発明」を併せて「本件補正発明」という。
　　　(４)　独立特許要件について
　　　○　
本件補正第１発明について
　　　　ア　引用文献１及び記載事項
　原査定の理由で「引用文献１」として引用された「国際公開第２００８／１４５６０４号(ＷＯ２００８／１４５６０４)(２００８年(平成２０年)１２月４日国際公開)には図面とともに次の事項が記載されている。(なお，当審訳として，当該公報に対応する日本語特許公報「特表２０１０−５２８５４５号」(平成２２年８月１９日公表)を参考する。また，下線は当審が付与。)
　　　　　(ア)　記載事項１
　　　　　DETAILED DESCRIPTION
 
　　　Figure 1 depicts a configurable, multi-band RF receiver 10, which may, for example, be advantageously deployed in wireless communications systems. The multi-band RF receiver 10 comprises a plurality (i.e., from one to n) of low noise amplifiers (LNA), each amplifying a RF signal RFin[i] where i = 1 , 2, ..., n in a different frequency range. Each LNA 12 is separately enabled by a corresponding LEn[i] bit, only one of which will normally be set to logic high at a time. Each input signal RFin[i] is coupled to a corresponding LNA 12 through an impedance matching network 14. As discussed in greater detail herein, a source degeneration inductor 16 is converted to a real resistance to the input of LNA 12, without the thermal noise that occurs when the resistance is presented via resistive elements. A single source degeneration inductor 16 may be shared by all LNAs by connecting it to  corresponding input nodes s at each LNA 12, or two or more separate source degeneration inductors 16 may be used, as required or desired for a particular implementation.
 
　　　Each LNA 12 receives a common, multi-bit branch enable signal BEn[I :m] (where XX[1 :x] is a digital control bus XX with x bits and represents XX[1], XX[2], ...XX[x], the same applies to similar designations hereinafter), which selectively enables and disables individual amplifier stages, or branches, within each LNA 12, as described in greater detail herein. A RF transistor bias voltage is generated in a bias DAC circuit 18 in response to a multi-bit digital BiasControl [1 :s] signal and an enable signal EnDAC. The signal BiasControl [1 :s] may be arbitrarily wide, providing for an arbitrarily fine quantization step in adjusting the bias voltage, for smooth gain control.
 
　　　An optional temperature tracking circuit 20 adjusts the bias voltage to compensate for temperature effects in response to a multi-bit digital TempControl [1 :t] signal, the value of which is determined during a calibration procedure, and an enable signal EnTemp. A bias decoupling capacitor 22 removes crosstalk to the bias line. The bias voltage is distributed to all LNAs 12.
 
　　　The output of the selected LNA 12, RFout, drives an inductive load 24, and the resonant frequency of which is adjusted by a tuning circuit 26 in response to a multi-bit digital TuningControl [1 :p] signal.
 
　　　Figure 2 depicts a LNA 12. As shown in Figure 1 , the LNA 12 has an RF input RFin[j], a LNA enable input LEn[J], branch enable inputs BEn[I], ...BEn[m], and a source degeneration inductor input node s. The LNA 12 outputs an RF signal at node RFout. The LNA 12 comprises a plurality of (m) amplifier stages, or branches 30, each stage 30 including an RF transistor 32 configured in common source and a common gate transistor 34 connected in series. The amplifier stages 30 may be selectively enabled or disabled in response to the  control inputs BEn[I], ...BEn[m]. The RFout signal is taken at the drains of the common gate transistors of all enabled amplifier stages 30.
 
　　　The widths of the transistors 32, 34 in each amplifier stage 30 are matched, and are different from the widths of transistors 32, 34 in other amplifier stages 30. In one embodiment, the widths of the transistors 32, 34 follow a binary weighted width, such that each successive, adjacent amplifier stage 30 includes transistors 32, 34 having twice the width of the prior stage 30, or Wi+1  = 2Wi, where i=1,2...m-1, for both the RF transistors 32 and the common gate transistors 34. In another embodiment, a constant scaling factor weighting is applied to the transistor sizing, such that the gain step between each successive, adjacent amplifier stage 30 is constant. That is,
where w, is the width of the transistors 32, 34 in the iｔｈ amplifier stage 30, and 1/14 is the total width of transistors enabled in the gain step k.
 
　　　The common gate transistor 34 in each amplifier stage 30 is selectively enabled, in response to the LEn[J] and BEn[I :m] inputs, by the common gate transistor 34 enable circuit EnCG 36, depicted in greater detail in Figure 3. The EnCG circuit 36 includes NAND gate logic 50 and a transistor 52 operative to disable the common gate transistor 34 by disconnecting its gate from V d d whenever LEn[J] and BEn[k] are not both logic high. The EnCG circuit 36 also includes inverter logic 54 to generate an amplifier stage 30 enable signal En[k] at output of the inverter logic 54. The capacitor 53 is connected to the power supply, and provides a good AC ground to the common gate transistor to reduce unwanted noise from biasing.
 
　　　Returning to Figure 2, the amplifier stage 30 enable signal En[k], along with a bias voltage Bias, are inputs to the RF transistor 32 enable circuit EnRF 40, depicted in greater  detail in Figure 5. If the En[k] signal is asserted (at a logic high level in the embodiment depicted in Figures 3 and 5), transistors 72, 74 connect the bias voltage to the gate (GＫＲＦ) of the RF transistor 32. If the amplifier stage 30 is disabled and the En[k] signal is deasserted (at a logic low), transistors 72, 74 are turned off, to disconnect the bias voltage from the gate (GＫＲＦ) of the RF transistor 32 and transistors 76, 78 are turned on to disable the RF transistor 32 by pulling its gate to ground. Referring again to Figure 2, when an amplifier stage 30 is disabled, the gate of its RF transistor 32 is isolated by the capacitor 42 from the DC bias voltage provided to RF transistors 32 in other, enabled amplifier stages 30.
 
　　　Due to the inductive load 24 at the output of the LNA 12, the highest peak of an amplified RF signal RFout may exceed the supply voltage considerably, depending on the Q of the inductive load and input RF signal level. A proper supply voltage is selected to maintain the required linearity and gain, but not damage the transistors 32, 34 in enabled amplifier stages 30 in a LNA 12. However, this supply voltage may exceed the breakdown voltage of transistors 32, 34 in disabled amplifier stages 30. For example, the supply voltage may be 1.8V, and the breakdown voltage of transistors 32, 34 may be 1.2V. 
The overvoltage protection circuit OVP 38, depicted in greater detail in Figure 4, protects transistors 32, 34 in disabled amplifier stages 30 from an excessive supply voltage. When the amplifier stage 30 enable signal En[k] is deasserted (logic low), transistor 62 pulls the gate (G
Ｋ
) of the common gate transistor 34 to a voltage level V
ｍ
  which is intermediate to V
ｄｄ
 and ground. Similarly, the transistor 64 pulls the drain (D
ＫＲＦ
) of the RF transistor 32 to V
ｍ
. Accordingly, both the transistors 32, 34 experience an effective drain-to-source voltage drop lower than the supply voltage V
ｄｄ
. In one embodiment, V
ｍ
 may be selected near the midpoint of V
ｄｄ
 
　　　Figure 6 depicts another embodiment of the LNA 12. In this embodiment, the common gate transistors 34 of all amplifier stages 30 are merged into a single common gate transistor 34'. In this embodiment, the amplifier stages 30 are effectively the RF transistors 32, which are selectively enabled or disabled by the RF transistor 32 enable circuit EnRF 40, under the control of the amplifier stage enable signal En[k] (generated by a circuit similar to that of Figure 3).
 
　　　As depicted in Figure 1, all LNAs 12 in the multi-band receiver 10 share a single inductive load 24 and a tuning circuit 26. In the embodiment of Figure 1, the LNAs 12 additionally share a single source degeneration inductor Ls 16, although in other embodiments various groups of one or more LNAs 12 may share a different source degeneration inductor 16. As depicted in Figure 7, the inductive load may comprise a single inductor Lp 24, or the primary coil of a transformer such as a balun coupling the receiver 10 output RFout to a mixer or second stage LNA 25.
(当審訳
　図１は、例えば、無線通信システムにおいて好適に利用することができる構成設定可能なマルチバンドＲＦ受信機１０を描いている。マルチバンドＲＦ受信機１０は、個々にＲＦ信号ＲＦｉｎ［ｉ］を増幅する複数の（すなわち１からｎ個の）低雑音増幅器（ＬＮＡ）を備える。但し、異なる周波数範囲においてｉ＝１，２，……ｎである。個々のＬＮＡ１２は対応するＬＥｎ［ｉ］ビットによって別々に動作可能になり、このうちの１つのみが通常ある時点で論理ハイに設定される。個々の入力信号ＲＦｉｎ［ｉ］は、インピーダンスマッチングネットワーク１４を介して対応するＬＮＡ１２と結合される。ここでより詳細に記述されるように、ＬＮＡ１２の入力に対する抵抗を抵抗素子を介して提示する際に発生する熱雑音を伴うことなく、ソース縮退インダクタ１６が実際の抵抗に変換される。個々のＬＮＡ１２において、単一のソース縮退インダクタ１６を対応する入力ノードと接続することにより、すべてのＬＮＡがこのインダクタ１６を共有するようにしてもよいし、あるいは、特定の実施形として必要又は所望に応じて２以上の別々のソース縮退インダクタ１６を用いるようにしてもよい。(【００１３】)
　個々のＬＮＡ１２は、共通のマルチビット分岐実行信号ＢＥｎ［Ｉ：ｍ］（但し、ＸＸ［１：ｘ］はｘビットを有するデジタル制御バスＸＸであり、ＸＸ［１］、ＸＸ［２］、……ＸＸ［Ｘ］を表す。これと同じ表示例は以後同様の記号についても適用される）を受信する。ここで、さらに詳述するように、上記分岐イネーブル信号は、個々のＬＮＡ１２内において、個々の増幅器段または分岐を選択的に作動可能、或いは、作動不能にする。ＲＦトランジスタバイアス電圧がマルチビットデジタルバイアス制御［１：ｓ］信号とイネーブル信号ＥｎＤＡＣとに応答してバイアスＤＡＣ回路１８において生成される。信号バイアス制御［１：ｓ］を任意に広くし、スムーズな利得制御を行うためにバイアス電圧を調整する際、任意にきめ細かな量子化ステップを提供することが可能となる。(【００１４】)
　オプションの温度追跡回路２０は、マルチビットデジタル温度制御［１：ｔ］信号とイネーブル信号ＥｎＴｅｍｐとに応答して温度効果を補償するためにバイアス電圧の調整を行う。マルチビットデジタル温度制御信号の値は較正処理手順中に決定される。バイアスデカップリングキャパシタ２２はバイアスラインに対するクロストークを除去する。バイアス電圧はすべてのＬＮＡ１２へ分配される。(【００１５】)
　選択されたＬＮＡ１２の出力部ＲＦｏｕｔは誘導負荷２４を駆動し、次いで、ＬＮＡ１２の共振周波数はマルチビットデジタル同調制御［１：ｐ］信号に応答して同調回路２６により調整される。(【００１６】)
　図２はＬＮＡ１２を描いている。図１に示されているように、ＬＮＡ１２は、ＲＦ入力部ＲＦｉｎ［Ｊ］、ＬＮＡイネーブル入力部ＬＥｎ［Ｊ］、分岐イネーブル入力部ＢＥｎ［１］，……，ＢＥｎ［ｍ］、及びソース縮退インダクタ入力ノードｓを有する。ＬＮＡ１２はノードＲＦｏｕｔにおいてＲＦ信号を出力する。ＬＮＡ１２は、複数の（ｍ個の）増幅器段（分岐３０）を備え、個々の段３０は、直列に接続された共通のソースと共通のゲートトランジスタ３４とで構成されたＲＦトランジスタ３２を含む。増幅器段３０は制御入力信号ＢＥｎ［１］，……，ＢＥｎ［ｍ］に応答して選択的に作動可能又は作動不能にされる。ＲＦout信号は、非作動状態にされたすべての増幅器段３０の共通のゲートトランジスタのドレインにおいて受け取られる。(【００１７】)
　個々の増幅器段３０内のトランジスタ３２、３４の幅のマッチングが行われ、これらの幅は、他の増幅器段３０内のトランジスタ３２、３４の幅とは異なっている。１つの実施例では、トランジスタ３２、３４の幅は２進重み付けされた幅に従い、それによって個々の連続する隣接の増幅器段３０は前の段３０の２倍の幅、或いは、Ｗｉ＋１＝２Ｗｉであるトランジスタ３２、３４を含むようになる。但し、ＲＦトランジスタ３２と共通のゲートトランジスタ３４の双方に対してｉ＝１，２，……ｍ−１である。別の実施例では、一定のスケーリング係数による重み付けがトランジスタのサイズ設定に適用され、それによって個々の連続する隣接の増幅器段３０の間の利得ステップは一定となる。(【００１８】)
　即ち、
である。但し、ｗiはｉ番目の増幅器段３０におけるトランジスタ３２、３４の幅であり、Ｗkは利得ステップｋで作動可能になるトランジスタの全幅である。(【００１９】)
　図３にさらに詳細に描かれているように、個々の増幅器段３０内にある共通のゲートトランジスタ３４は、共通のゲートトランジスタ３４のイネーブル回路ＥｎＣＧ３６によって、ＬＥｎ［Ｊ］とＢＥｎ［Ｉ：ｍ］の入力に応じて選択的に作動可能にされる。ＥｎＣＧ回路３６は、ＮＡＮＤゲート論理回路５０と、トランジスタ５２とを含み、該ＥｎＣＧ回路３６は、ＬＥｎ［Ｊ］とＢＥｎ［ｋ］が双方とも論理ハイでなくなるといつでも、そのゲートのＶddとの接続を切断することによって共通のゲートトランジスタ３４を作動不能にする。ＥｎＣＧ回路３６は、インバータ論理回路５４の出力部において増幅器段３０のイネーブル信号Ｅｎ［ｋ］を発生させるためのインバータ論理回路５４も含む。キャパシタ５３は電源に接続され、良好なＡＣ接地を共通のゲートトランジスタへ提供して、バイアスからの好ましくない雑音を低減する。(【００２０】)
　図２に戻ると、増幅器段３０のイネーブル信号Ｅｎ［ｋ］は、図５にさらに詳細に描かれているＲＦトランジスタ３２のイネーブル回路ＥｎＲＦ４０へバイアス電圧Ｂｉａｓと共に入力される。Ｅｎ［ｋ］信号が（図３及び図５に描かれている実施例における論理ハイレベルで）アサートされれば、トランジスタ７２、７４はバイアス電圧をＲＦトランジスタ３２のゲート（ＧＫＲＦ）と接続する。増幅器段３０が作動不能にされ、かつ、Ｅｎ［ｋ］信号が（論理ローで）デアサートされた場合、ＲＦトランジスタ３２のゲート（ＧＫＲＦ）からバイアス電圧を切断するためにトランジスタ７２、７４はターンオフされ、次いで、そのゲートを接地へ引き下げることによりＲＦトランジスタ３２を作動不能にするためにトランジスタ７６、７８がターンオンされる。再び図２を参照すると、増幅器段３０が作動不能にされると、そのＲＦトランジスタ３２のゲートは、他の非作動状態にされた増幅器段３０内のＲＦトランジスタ３２へ提供されるＤＣバイアス電圧からキャパシタ４２によって隔離される。(【００２１】)
　ＬＮＡ１２の出力時の誘導負荷２４に起因して、増幅されたＲＦ信号ＲＦｏｕｔの最高ピークが誘導負荷のＱと入力ＲＦ信号レベルとに応じて電源電圧を著しく上回る場合がある。所望の線形性と利得とを維持し、しかも、ＬＮＡ１２内の非作動状態にされた増幅器段３０においてトランジスタ３２、３４を損傷しないように適当な電源電圧が選択される。しかし、この電源電圧は作動不能にされた増幅器段３０内にあるトランジスタ３２、３４のブレークダウン電圧を上回る場合がある。例えば、電源電圧は１．８Ｖとなる場合もあれば、トランジスタ３２、３４のブレークダウン電圧は１．２Ｖとなる場合もある。
図４にさらに詳細に描かれている過電圧保護回路ＯＶＰ３８は作動不能にされた増幅器段３０内のトランジスタ３２、３４を過度の電源電圧から保護する。増幅器段３０のイネーブル信号Ｅｎ［ｋ］がデアサート（論理ローの状態に）されると、トランジスタ６２はＶ
ｄｄ
とアースの中間にある電圧レベルＶ
ｍ
へ共通のゲートトランジスタ３４のゲート（Ｇ
Ｋ
）を引っ張る。同様に、トランジスタ６４はＲＦトランジスタ３２のドレイン（Ｄ
ＫＲＦ
）をＶ
ｍ
へ引っ張る。これに応じて、トランジスタ３２、３４の双方は電源電圧Ｖ
ｄｄ
よりも低いドレイン−ソース間の有効な電圧降下を経験することになる。１つの実施例では、Ｖ
ｄｄ
の中間値近くにＶ
ｍ
を選択することができる
　図６はＬＮＡ１２の別の実施例を描いた図である。この実施例では、すべての増幅器段３０の共通のゲートトランジスタ３４は単一の共通ゲートトランジスタ３４'の中へマージされる。この実施例では、増幅器段３０は実際にはＲＦトランジスタ３２であり、これらのＲＦトランジスタ３２は、増幅器段の（図３の回路に類似した回路により発生される）イネーブル信号Ｅｎ［ｋ］の制御の下で、ＲＦトランジスタ３２のイネーブル回路ＥｎＲＦ４０により選択的に作動可能、或いは、作動不能にされる。(【００２３】)
　図１に描かれているように、マルチバンド受信機１０内のすべてのＬＮＡ１２は単一の誘導負荷２４と同調回路２６とを共有する。図１の実施例では、ＬＮＡ１２はさらに単一のソース縮退インダクタＬｓ１６も共有する。但し、別の実施例では、種々のグループの複数のＬＮＡ１２が別のソース縮退インダクタ１６を共有することも可能である。図７に描かれているように、誘導負荷は単一のインダクタＬｐ２４又は受信機１０の出力ＲＦｏｕｔをミキサすなわち第２の段のＬＮＡ２５と結合するバランのような変圧器の１次コイルを有していても良い。(【００２４】))
　　　　　(イ)　記載事項２
　　ＦＩＧ.２(図２)として次の記載がある。
　　ＦＩＧ.４(図４)として次の記載がある。
　　　　イ　対比
　以上によると，本件補正第１発明と引用文献１記載の「ＬＮＡ」(低雑音増幅器)はともに，「カスコードトランジスタ」，「利得トランジスタ」及び「過電圧保護機能」を備える点で共通する「装置」であるということができる。
　しかし，「過電圧保護機能」に関して，本件補正第１発明のものは，「第１のスイッチ」によって「カスコードトランジスタのゲート及びソースを短絡させる」構成(下記「参考図」参照。)を有する。これに対し，引用文献１記載の「過電圧保護回路(「ＯＶＰ」(３８))」(上記「記載事項２」の「図４」参照)は，カスコードトランジスタのゲート及びソースを，トランジスタ(６２)及びトランジスタ(６４)によって「Ｖｄｄ」と「アース」の中間にある「電圧レベルＶｍ」とするものである点で少なくとも相違がある。
　　［参考図］
　　　　ウ　検討
　上記相違について検討するに，引用文献１における記載をみても，また，原査定の理由で引用された「引用文献２」から「引用文献５」における記載をみても，本件補正第１発明における「第１のスイッチ」のように動作する構成の記載はない。
　また，ほかに上記のように動作する「第１のスイッチ」のような構成を当業者が適宜なしえたということができる理由もない。
　したがって，本件補正第１発明は，引用文献１に記載された事項から導かれる発明(以下「引用発明」という。)に基づいて，当業者が容易に発明をすることができたということはできない。
　　　　エ　本件補正第１発明についてのまとめ
　したがって，本件補正第１発明は，特許出願の際独立して特許を受けることができるものである。
　　　○　
本件補正第２発明から本件補正第４発明について
　本件補正第２発明から本件補正第４発明は，本件補正第１発明を直接的若しくは間接的に引用するものである。
　そして，本件補正第２発明から本件補正第４発明において特定される事項について，特許出願の際独立して特許を受けることができないということができる理由もない。
　そうすると，上記「○　
本件補正第１発明について
　　　○　
本件補正第５，９，１３，１５，１７，２０，２４発明について
　本件補正第５，９，１３，１５，１７，２０，２４発明についても，上記「○　
本件補正第１発明について
　したがって，本件補正第５，９，１３，１５，１７，２０，２４発明についても，特許出願の際独立して特許を受けることができるものであるということができる。
　　　○　
本件補正第６から８，１０から１２，１４，１６，１８，１９，２１から２３，２５，２６発明について
　本件補正第６から８発明は本件補正第５発明を，本件補正第１０から１２発明は本件補正第９発明を，本件補正第１４発明は本件補正第１３発明を，本件補正第１６発明は本件補正第１５発明を，本件補正第１８，１９発明は本件補正第１７発明を，本件補正第２１から２３発明は本件補正第２０発明を，本件補正第２５，２６発明は本件補正第２４発明を直接的若しくは間接的に引用するものである。
　そして，本件補正第６から８，１０から１２，１４，１６，１８，１９，２１から２３，２５，２６発明において特定される事項について，特許出願の際独立して特許を受けることができないということができる理由もない。
　そうすると，上記「○　
本件補正第５，９，１３，１５，１７，２０，２４発明について
　　　○　
独立特許要件についてのまとめ
　以上のとおり，本件補正発明は，特許出願の際独立して特許を受けることができるものである。
　したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合する。
　以上のとおりであって，ほかに本件補正を却下すべき理由もない。
第３　本願発明
　本件補正は，上記「第２」に述べたとおり，特許法第１７条の２第３項から第６項の規定に適合する。
　したがって，本願の請求項１から２６に係る発明は，本件補正後の特許請求の範囲の請求項１から２６に記載された事項により特定されるとおりのものであって，本件補正第１発明から本件補正第２６発明である。
第４　当審の判断
　上記「第３」に述べたとおり，本願の請求項１から２６に係る発明は，本件補正第１発明から本件補正第２６発明である。
　そして，本件補正第１発明から本件補正第２６発明は，上記「第２」の「２．(４)　独立特許要件について」に述べたとおり，引用発明に基づいて，当業者が容易に発明をすることができたということができないものである。
　したがって，本願の請求項１から２６に係る発明は，引用発明に基づいて，当業者が容易に発明をすることができたということはできない。
第５　むすび
　したがって，本願は，原査定の理由を検討しても，その理由によって，拒絶すべきものであるということはできない。
　また，ほかに，本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。