【手続補正書】
【提出日】平成28年8月3日(2016.8.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】メモリインターフェース装置及びその制御方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、メモリインターフェース装置及びその制御方法に関し、特に、メモリコントローラとＤＲＡＭ−ＰＨＹ間の信号の制御技術に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
上記目的を達成するために、本発明のメモリインターフェース装置は、メモリを制御するメモリコントローラと、前記メモリと前記メモリコントローラとを接続するフィジカルインターフェース部とを備えるメモリインターフェース装置において、前記フィジカルインターフェース部のドライブ能力を調整するためのキャリブレーションの実行タイミングを、前記メモリコントローラから前記メモリに関するキャリブレーションコマンドを受け取るタイミングに応じて制御する制御手段を備えることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
【図１】本発明の第１の実施形態に係るメモリインターフェース装置を有する画像処理装置の全体構成を示すブロック図である。
【図２】図１におけるメモリブロックの概略構成を示すブロック図である。
【図３】図２におけるＵｐｄａｔｅ処理ブロック（制御手段）の基本動作を説明するためのタイミングチャートである。
【図４】図３に示すＵｐｄａｔｅ処理ブロックの基本動作の流れを示すフローチャートである。
【図５】（ａ）Ｕｐｄａｔｅ処理ブロックのＰｏｗｅｒＯＮ初期化時の動作を説明するためのタイミングチャート、（ｂ）Ｕｐｄａｔｅ処理ブロックのＰｏｗｅｒＯＮ初期化時の動作を説明するためのタイミングチャート、（ｃ）Ｕｐｄａｔｅ処理ブロックのセルフリフレッシュ時の動作を説明するためのタイミングチャートである。
【図６】図２におけるＤａｔａ変換ブロック（データ変換手段）の概略構成を示すブロック図である。
【図７】（ａ）リードレイテンシが偶数サイクルの場合のＤＦＩ−ＣＨ０からのリードコマンドイネーブル信号のタイミングチャート、（ｂ）リードレイテンシが偶数サイクルの場合のＤＦＩ−ＣＨ１からのリードコマンドイネーブル信号のタイミングチャートである。
【図８】（ａ）リードレイテンシが奇数サイクルの場合のＤＦＩ−ＣＨ０からのリードコマンドイネーブル信号のタイミングチャート、（ｂ）リードレイテンシが奇数サイクルの場合のＤＦＩ−ＣＨ１からのリードコマンドイネーブル信号のタイミングチャートである。
【図９】リードデータｖａｌｉｄがＤＦＩ−ＣＨ０とＣＨ０１で同相の場合のデータ信号のタイミングチャートである。
【図１０】リードデータｖａｌｉｄがＤＦＩ−ＣＨ０とＣＨ０１で異相の場合のデータ信号のタイミングチャートである。
【図１１】ライトレイテンシが偶数サイクルの場合のＤＦＩ−ＣＨ０から出力するデータ信号のタイミングチャートである。
【図１２】ライトレイテンシが偶数サイクルの場合のＤＦＩ−ＣＨ１から出力するデータ信号のタイミングチャートである。
【図１３】ライトレイテンシが奇数サイクルの場合のＤＦＩ−ＣＨ０から出力するデータ信号のタイミングチャートである。
【図１４】ライトレイテンシが奇数サイクルの場合のＤＦＩ−ＣＨ１から出力するデータ信号のタイミングチャートである。
【図１５】本発明の第２の実施形態におけるＵｐｄａｔｅ処理ブロックのセルフリフレッシュ時の動作を説明するためのタイミングチャートである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
［第１の実施形態］
図１は、本発明の第１の実施形態に係るメモリインターフェース装置を有する画像処理装置の全体構成を示すブロック図である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
Ｄａｔａ変換ブロック１２４（データ変換手段）は、ＭＥＭＣ１２１とＰＨＹ１２２の間に配置されている。ＭＥＭＣ１２１とはＤＦＩ２．０のＩ／Ｆで接続されており、ＰＨＹ１２２とはＤＦＩ２．１のＩ／Ｆで接続されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
Ｕｐｄａｔｅ処理ブロック１２５（制御手段）は、ＭＥＭＣ１２１から出力されるコマンドを解析し、Ｕｐｄａｔｅ  Ｉｎｔｅｒｆａｃｅの信号ＵＰ＿ＲＥＱがアサートされているときにＵＰ＿ＡＣＫをアサートする。Ｕｐｄａｔｅ処理ブロック１２５は、コマンドの解析として、ＲＡＳＮ、ＣＡＳＮ、ＷＥＮ、ＣＳＮの信号を解析し、ＺＱＣＳコマンドとＺＱＣＬコマンドを判別する。ＺＱＣＳコマンド、ＺＱＣＬコマンドと判別されたときに、ＵＰ＿ＲＥＱがアサートされている場合に、ＵＰ＿ＡＣＫをアサートする。
【手続補正８】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリを制御するメモリコントローラと、前記メモリと前記メモリコントローラとを接続するフィジカルインターフェース部とを備えるメモリインターフェース装置において、
前記フィジカルインターフェース部のドライブ能力を調整するためのキャリブレーションの実行タイミングを、前記メモリコントローラから前記メモリに関するキャリブレーションコマンドを受け取るタイミングに応じて制御する制御手段を備えることを特徴とするメモリインターフェース装置。
【請求項２】
前記メモリコントローラと前記フィジカルインターフェース部の間に配置され、前記メモリコントローラからのデータの取り込みタイミングの変換を行うデータ変換手段をさらに備える請求項１に記載のメモリインターフェース装置。
【請求項３】
前記制御手段は、前記メモリコントローラから出力されるコマンドからＺＱＣＳコマンド、又は、ＺＱＣＬコマンドを受け取ったことに応じて、前記キャリブレーションを実行させることを特徴とする請求項１に記載のメモリインターフェース装置。
【請求項４】
前記制御手段は、前記メモリコントローラと前記フィジカルインターフェース部の間のセルフリフレッシュコマンドを認識して、前記キャリブレーションを実行させることを特徴とする請求項１に記載のメモリインターフェース装置。
【請求項５】
前記データ変換手段は、前記メモリへアクセスするリードレイテンシのサイクル数が奇数か偶数によって、リードコマンドイネーブル信号のタイミングを決定することを特徴とする請求項２に記載のメモリインターフェース装置。
【請求項６】
前記データ変換手段は、前記メモリへアクセスするＤＦＩ−Ｉ／ＦのチャンネルがＣＨ０かＣＨ１によって、リードコマンドイネーブル信号のタイミングを決定することを特徴とする請求項２に記載のメモリインターフェース装置。
【請求項７】
前記データ変換手段は、前記メモリからのリードデータのＤＦＩ−Ｉ／ＦのチャンネルであるＣＨ０とＣＨ１の各バリッド信号の位相差によって、リードデータ信号の取り込みタイミングを決定することを特徴とする請求項２に記載のメモリインターフェース装置。
【請求項８】
前記データ変換手段は、前記メモリへアクセスするライトレイテンシのサイクル数が奇数か偶数によって、ライトデータイネーブル信号の出力タイミングとデータ信号の出力タイミングを決定することを特徴とする請求項２に記載のメモリインターフェース装置。
【請求項９】
前記データ変換手段は、前記メモリへアクセスするＤＦＩ−Ｉ／ＦのチャンネルがＣＨ０かＣＨ１によって、ライトデータイネーブル信号の出力タイミングとデータ信号の出力タイミングを決定することを特徴とする請求項２に記載のメモリインターフェース装置。
【請求項１０】
前記制御手段は、前記セルフリフレッシュコマンドを認識したときは、前記キャリブレーションを即実行させることを特徴とする請求項４に記載のメモリインターフェース装置。
【請求項１１】
前記制御手段は、前記メモリコントローラと前記フィジカルインターフェース部の間に配置されており、前記フィジカルインターフェース部の前記ドライブ能力を調整するための前記キャリブレーションに対応していない前記メモリコントローラが前記メモリに関する前記キャリブレーションコマンドを発行した後に、前記フィジカルインターフェース部の前記ドライブ能力を調整するためのキャリブレーション処理を実行することを特徴とする請求項１に記載のメモリインターフェース装置。
【請求項１２】
メモリを制御するメモリコントローラと、前記メモリと前記メモリコントローラとを接続するフィジカルインターフェース部とを備えるメモリインターフェース装置の制御方法であって、
前記フィジカルインターフェース部のドライブ能力を調整するためのキャリブレーションの実行タイミングを、前記メモリコントローラから前記メモリに関するキャリブレーションコマンドを受け取るタイミングに応じて制御する制御ステップを有することを特徴とする制御方法。