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【手続補正書】
【提出日】平成28年4月6日(2016.4.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１出力信号を出力するように構成される第１差動出力端子と、
前記第１出力信号と反対である第２出力信号を出力するように構成される第２差動出力端子と、
抵抗式メモリセルと連関されたビットラインに連結される第１入力端子と、
参照メモリセルと連関された参照ラインに連結される第２入力端子と、
電源及び前記第１差動出力端子に連結される第１プリチャージトランジスターと、
前記電源及び前記第２差動出力端子に連結される第２プリチャージトランジスターと、
前記第１差動出力端子及び前記第１プリチャージトランジスターに直接連結される第１電流変調トランジスターと、
前記第２差動出力端子及び前記第２プリチャージトランジスターに直接連結される第２電流変調トランジスターと、を含み、
前記第１プリチャージトランジスターは前記抵抗式メモリセルと連関された前記ビットラインをプリチャージするように構成され、
前記第２プリチャージトランジスターは前記参照メモリセルと連関された前記参照ラインをプリチャージするように構成され、
前記第１電流変調トランジスターは少なくとも増幅段階の間に飽和領域モードで動作するように構成され、
前記第２電流変調トランジスターは少なくとも前記増幅段階の間に前記飽和領域モードで動作するように構成される抵抗式メモリ感知増幅器回路。
【請求項２】
前記第１電流変調トランジスターのドレーンは前記第１差動出力端子及び前記第１プリチャージトランジスターのドレーンに直接連結され、
前記第１電流変調トランジスターのソースは前記抵抗式メモリセルと連関された前記ビットラインに連結され、
前記第２電流変調トランジスターのドレーンは前記第２差動出力端子及び前記第２プリチャージトランジスターのドレーンに直接連結され、
前記第２電流変調トランジスターのソースは前記参照メモリセルと連関された前記参照ラインに連結され、
前記第１及び第２電流変調トランジスターは前記増幅段階の間に、ビットライン電流及び参照ライン電流を連続的に平均するように構成され、
前記感知増幅器回路は電流感知増幅器回路であり、
前記第１及び第２電流変調トランジスターは各々ＮＭＯＳトランジスターであり、
前記第１及び第２プリチャージトランジスターは各々ＰＭＯＳトランジスターである請求項１に記載の抵抗式メモリ感知増幅器回路。
【請求項３】
前記第１及び第２差動出力端子に連結される交差連結されたラッチ回路をさらに含み、
交差連結された前記ラッチ回路は、
ラッチ制御信号に応答して前記感知増幅器回路のラッチ段階をイネーブルするように構成されるラッチイネーブルトランジスターと、
前記電源及び前記第１差動出力端子に連結される第１ラッチトランジスターと、
前記電源及び前記第２差動出力端子に連結される第２ラッチトランジスターと、
前記第１ラッチトランジスター及び前記ラッチイネーブルトランジスターに連結される第３ラッチトランジスターと、
前記第２ラッチトランジスター及び前記ラッチイネーブルトランジスターに連結される第４ラッチトランジスターと、を含み、
前記ラッチトランジスターは正帰還に基づいて、前記抵抗式メモリセルに格納されたビット値にしたがって、そして前記ラッチ段階の間に前記ラッチ制御信号によってターンオンされる前記ラッチイネーブルトランジスターに応答して、前記第１又は第２差動出力端子で論理値“０”又は論理値“１”をラッチするように構成される請求項１に記載の抵抗式メモリ感知増幅器回路。
【請求項４】
前記第１及び第２出力信号を入力として受信し、前記ラッチ制御信号を生成するように構成される論理ゲートをさらに含み、
前記論理ゲートはＮＡＮＤゲートである請求項３に記載の抵抗式メモリ感知増幅器回路。
【請求項５】
前記ラッチイネーブルトランジスターはＮＭＯＳトランジスターであり、
前記第１及び第２ラッチトランジスターはＰＭＯＳトランジスターであり、
前記第３及び第４ラッチトランジスターはＮＭＯＳトランジスターである請求項３に記載の抵抗式メモリ感知増幅器回路。
【請求項６】
前記第３ラッチトランジスターのソースは前記ラッチイネーブルトランジスターのドレーンに直接連結され、
前記第４ラッチトランジスターのソースは前記ラッチイネーブルトランジスターの前記ドレーンに直接連結される請求項３に記載の抵抗式メモリ感知増幅器回路。
【請求項７】
前記第１ラッチトランジスターのゲートは前記第２差動出力端子に連結され、
前記第２ラッチトランジスターのゲートは前記第１差動出力端子に連結され、
前記第３ラッチトランジスターのゲートは前記第２差動出力端子に連結され、
前記第４ラッチトランジスターのゲートは前記第１差動出力端子に連結され、
前記第１及び第３ラッチトランジスターの各々のドレーンは前記第１差動出力端子に連結され、
前記第２及び第４ラッチトランジスターの各々のドレーンは前記第２差動出力端子に連結される請求項３に記載の抵抗式メモリ感知増幅器回路。
【請求項８】
前記第１プリチャージトランジスターはプリチャージ制御信号を受信し、そして前記プリチャージ制御信号に応答して前記感知増幅器回路のプリチャージ段階の間に前記抵抗式メモリセルと連関された前記ビットラインをプリチャージするように構成され、
前記第２プリチャージトランジスターは前記プリチャージ制御信号を受信し、そして前記プリチャージ制御信号に応答して前記感知増幅器回路の前記プリチャージ段階の間に前記参照メモリセルと連関された前記参照ラインをプリチャージするように構成される請求項１に記載の抵抗式メモリ感知増幅器回路。
【請求項９】
前記抵抗式メモリセルに連結されたソースラインをさらに含み、
前記ソースラインは電源電圧又は接地電圧のうち１つに連結され、
前記ソースラインが前記接地電圧に連結される時、前記感知増幅器回路は第１トランジスター構成を含み、
前記ソースラインが前記電源電圧に連結される時、前記感知増幅器回路は前記第１トランジスター構成が反転された第２トランジスター構成を含む請求項１に記載の抵抗式メモリ感知増幅器回路。
【請求項１０】
抵抗式メモリに格納されたビット情報を感知する方法において、
感知増幅器回路のプリチャージ段階で、第１プリチャージトランジスター及び第２プリチャージトランジスターによって、ビットライン及び参照ラインを各々プリチャージする段階と、
前記感知増幅器回路の増幅段階で、前記ビットライン及び前記参照ラインと各々連関されたビットライン電流及び参照ライン電流を連続的に平均する段階と、
前記感知増幅器回路のラッチ段階で、ラッチ回路によって、前記ラッチ回路の正帰還を利用して、第１又は第２差動出力端子で各々論理値“０”又は論理値“１”をラッチする段階を含む方法。
【手続補正書】
【提出日】平成28年9月22日(2016.9.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集束イオン・ビーム・カラムを備える集束イオン・ビーム・システムであって、
プラズマを収容するプラズマ室と、
プラズマをバイアスするための源電極と、
前記プラズマ室からイオンを引き出し、前記イオンを加工物に向かって加速する引出し電極と、
前記イオンを、前記加工物上に１マイクロメートル未満のスポットを有するビームに集束させる集束レンズと、
前記加工物を収容するための試料室であり、真空ポンプに接続された試料室と、
前記プラズマ室の一端に接続され、第１の真空ポンプに接続された第１の中間真空室と、
第２の真空ポンプに接続された第２の中間真空室と、
前記第１の中間真空室と前記第２の中間真空室を接続する第１の差動排気絞りと、
前記第２の中間真空室を、前記試料室または１または複数の追加の中間真空室に接続する第２の差動排気絞りと、
を備え、
動作時に、集束イオン・ビームが、前記試料室に至るまでに、前記第１の中間真空室から前記第２の中間真空室を通過する
集束イオン・ビーム・システム。
【請求項２】
前記追加の中間真空室がそれぞれ、直前の前記中間真空室よりも低い圧力を有する、請求項１に記載の集束イオン・ビーム・システム。
【請求項３】
前記追加の中間真空室がそれぞれ、直前の前記中間真空室の圧力の１／１０よりも低い圧力を有する、請求項１または２に記載の集束イオン・ビーム・システム。
【請求項４】
前記第１の中間真空室は、前記プラズマ室内の圧力の１／５以下の圧力を有する、請求項１から３のいずれか一項に記載の集束イオン・ビーム・システム。
【請求項５】
前記第１の差動排気絞りの長さが、直径の少なくとも２倍である、請求項１から４のいずれか一項に記載の集束イオン・ビーム・システム。
【請求項６】
前記試料室の圧力が直前の前記中間真空室の圧力よりも高い、請求項１から５のいずれか一項に記載の集束イオン・ビーム・システム。
【請求項７】
前記第１、第２および１または複数の追加の中間真空室と前記試料室のそれぞれは所定の圧力を有しており、
前記第１、第２および１または複数の追加の中間真空室と前記試料室のそれぞれを通る所定の経路長があり、
前記所定の圧力と、前記第１、第２および１または複数の追加の中間真空室と前記試料室の前記所定の経路長との積和が、３×１０-3ミリバール・ｍｍ未満である、請求項１から６のいずれか一項に記載の集束イオン・ビーム・システム。
【請求項８】
前記所定の圧力と、前記第１、第２および１または複数の追加の中間真空室と前記試料室の前記所定の経路長との積和が、３×１０-5ミリバール・ｍｍ未満である、請求項７に記載の集束イオン・ビーム・システム。
【請求項９】
高エネルギー中性粒子が生成される確率は１％未満である、請求項１から８のいずれか一項に記載の集束イオン・ビーム・システム。
【請求項１０】
高エネルギー中性粒子が生成される確率は０．０１％未満である、請求項１から９のいずれか一項に記載の集束イオン・ビーム・システム。
【請求項１１】
前記プラズマ室から放出されるイオンのエネルギー幅を１０ｅＶ未満に低減する手段をさらに備える、請求項１から１０のいずれか一項に記載の集束イオン・ビーム・システム。
【請求項１２】
前記第１の差動排気絞りおよび前記第２の差動排気絞りが、必要なイオン電流を通す十分な大きさであり、かつ、前記差動排気絞りによって接続された前記室間の圧力差を維持する十分な小ささである直径を有する、請求項１から１１のいずれか一項に記載の集束イオン・ビーム・システム。
【請求項１３】
プラズマ・イオン源を使用した集束イオン・ビーム処理を、加工物に衝突する高エネルギー中性粒子の数を低減させることによって改良する方法であって、
プラズマを生成するために、第１の圧力に維持されているプラズマ室内のガスにエネルギーを供給することと、
前記プラズマ室からイオンを引き出して第１の中間真空室に入れることであって、前記第１の中間真空室が、前記第１の圧力より低い第２の圧力に維持されていることと、
集束イオン・ビーム・カラム内で前記イオンをイオン・ビームに形成することであって、前記集束イオン・ビーム・カラムが前記第１の中間真空室、第２の中間真空室、第１の差動排気絞り、および第２の差動排気絞りを備えることと、
前記イオン・ビームを、前記第１の中間真空室から前記第１の差動排気絞りを通して前記第２の中間真空室に入れることであって、前記第２の中間真空室が、前記第２の圧力より低い第３の圧力に維持されていることと、
前記イオン・ビームを、前記第２の差動排気絞りを通して試料室に入れること、および、前記イオン・ビームを、前記集束イオン・ビーム・カラム内に配置された集束レンズを使用して、前記試料室内の前記加工物上の１マイクロメートル未満のスポットに集束させることと、
前記加工物を前記集束イオン・ビームで処理すること、
を含む方法。
【請求項１４】
前記第１および第２の中間真空室と前記試料室のそれぞれの圧力と経路長の積和が、３×１０-3ミリバール・ｍｍ未満である、請求項１３に記載の方法。
【請求項１５】
前記第１および第２の中間真空室と前記試料室のそれぞれの圧力と経路長の積和が、３×１０-5ミリバール・ｍｍ未満である、請求項１４に記載の方法。
【請求項１６】
前記第１の中間真空室から前記加工物までに前記高エネルギー中性粒子が生成される確率は１％未満である、請求項１３から１５のいずれか一項に記載の方法。
【請求項１７】
前記第１の中間真空室から前記加工物までに前記高エネルギー中性粒子が生成される確率は０．０１％未満である、請求項１３から１６のいずれか一項に記載の方法。
【請求項１８】
前記第１の中間真空室が１０-5ミリバールから１０-6ミリバールの間の圧力に維持され、前記第２の中間真空室が５×１０-7ミリバールから１０-7ミリバールの間の圧力に維持される、請求項１３から１７のいずれか一項に記載の方法。
【請求項１９】
前記プラズマ室からイオンを引き出して前記第１の中間真空室に入れることが、１０ｅＶ未満のエネルギー幅を有するイオンを引き出すことを含む、請求項１３から１８のいずれか一項に記載の方法。
【手続補正書】
【提出日】平成28年1月19日(2016.1.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電極端子と、第１の電極層を形成し、
前記電極端子と接するように前記電極端子上に第１の有機化合物を含む層と、前記第１の電極層と接するように前記第１の電極層上に第２の有機化合物を含む層と、を形成し、
前記第２の有機化合物を含む層上に第２の電極層を形成し、
前記第２の電極層上及び前記電極端子上に樹脂層を形成し、
前記電極端子と重なる部分において、前記樹脂層に切り込みを形成し、前記樹脂層の一部を除去することによって、開口を形成し、
前記開口において、前記電極端子の表面を露出させ、
露出した前記電極端子の表面と接するように導電層を形成する発光装置の作製方法であって、
前記第１の電極層と、前記第２の有機化合物を含む層と、前記第２の電極層とは、発光素子を構成することを特徴とする発光装置の作製方法。
【請求項２】
電極端子と、第１の電極層を形成し、
前記電極端子と接するように前記電極端子上に第１の有機化合物を含む層と、前記第１の電極層と接するように前記第１の電極層上に第２の有機化合物を含む層と、を形成し、
前記第２の有機化合物を含む層上に第２の電極層を形成し、
前記第２の電極層上及び前記電極端子上に樹脂層を形成し、
前記樹脂層上に基板を設け、
前記電極端子と重なる部分において、前記基板に切り込みを形成し、前記樹脂層に切り込みを形成し、前記基板の一部を除去し、前記樹脂層の一部を除去することによって、開口を形成し、
前記開口において、前記電極端子の表面を露出させ、
露出した前記電極端子の表面と接するように導電層を形成する発光装置の作製方法であって、
前記第１の電極層と、前記第２の有機化合物を含む層と、前記第２の電極層とは、発光素子を構成することを特徴とする発光装置の作製方法。
【手続補正書】
【提出日】平成28年5月19日(2016.5.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電子ビームを利用して検査対象物を検査し、真空状態を維持する走査電子顕微鏡チャンバと、
前記走査電子顕微鏡チャンバと離隔して下方に位置し、前記検査対象物を載せるステージと、
前記走査電子顕微鏡チャンバを前記ステージ上で移送させる移送装置と、
メンブレンのパーティクル検査およびパーティクル除去を実行するメンブレンパーティクル検査および除去装置と、
を含み、
前記走査電子顕微鏡チャンバは、前記検査対象物に対向して配置されているメンブレンを含み、
前記走査電子顕微鏡チャンバと前記検査対象物の間は大気状態の雰囲気を維持する、走査電子顕微鏡を利用した検査システム。
【請求項２】
前記走査電子顕微鏡チャンバに取り付けられており、前記検査対象物に光を照射して前記検査対象物を検査する光学顕微鏡をさらに含む、請求項１に記載の走査電子顕微鏡を利用した検査システム。
【請求項３】
前記光学顕微鏡を通じて前記検査対象物の１次光学検査を実施し、前記走査電子顕微鏡チャンバを通じて前記検査対象物の２次詳細検査を実施する、請求項２に記載の走査電子顕微鏡を利用した検査システム。
【請求項４】
前記走査電子顕微鏡チャンバは、
真空チャンバと、
前記真空チャンバ内部に位置し、前記検査対象物に電子ビームを走査する走査電子顕微鏡と、
前記真空チャンバ内部に位置し、前記検査対象物から発生する検出信号を検出する信号検出器と、
を含む、請求項２に記載の走査電子顕微鏡を利用した検査システム。
【請求項５】
前記信号検出器は、
前記検査対象物から発生する二次電子を検出する二次電子検出器と、
前記検査対象物から発生する後方散乱電子を検出する後方散乱電子検出器と、
前記検査対象物から発生する特性Ｘ線を検出する特性Ｘ線検出器と、
を含む、請求項４に記載の走査電子顕微鏡を利用した検査システム。
【請求項６】
前記メンブレンは、前記走査電子顕微鏡から走査する電子ビームが通過し、前記検査対象物から発生した二次電子、後方散乱電子、および特性Ｘ線が通過して前記走査電子顕微鏡チャンバ内部に到達するようにする、請求項５に記載の走査電子顕微鏡を利用した検査システム。
【請求項７】
前記ステージに連結しており、前記ステージの平坦度を調節する平坦度調節装置をさらに含む、請求項２に記載の走査電子顕微鏡を利用した検査システム。
【請求項８】
前記走査電子顕微鏡チャンバに取り付けられており、前記走査電子顕微鏡チャンバと前記検査対象物の間の距離を調節する間隔調節装置をさらに含む、請求項７に記載の走査電子顕微鏡を利用した検査システム。
【請求項９】
前記メンブレンパーティクル検査および除去装置は、前記走査電子顕微鏡チャンバを利用した検査対象物の検査前に、前記メンブレンのパーティクル検査およびパーティクル除去を実行する、請求項１に記載の走査電子顕微鏡を利用した検査システム。
【請求項１０】
前記ステージおよび前記移送装置を支持する支持台をさらに含み、前記メンブレンパーティクル検査および除去装置は支持台上に設置される、請求項９に記載の走査電子顕微鏡を利用した検査システム。
【請求項１１】
前記支持台下に設置されており、外部振動を測定および除去し、前記走査電子顕微鏡チャンバが前記外部振動によって影響を受けることを遮断する制振装置をさらに含む、請求項１０に記載の走査電子顕微鏡を利用した検査システム。
【請求項１２】
前記走査電子顕微鏡チャンバ、前記ステージ、および前記移送装置を囲んでおり、磁場および騒音を除去し、前記走査電子顕微鏡チャンバが磁場および騒音によって影響を受けることを遮断するカバーフレームをさらに含む、請求項１１に記載の走査電子顕微鏡を利用した検査システム。
【請求項１３】
前記検査対象物は平板表示装置である、請求項２に記載の走査電子顕微鏡を利用した検査システム。
【請求項１４】
前記メンブレンの厚さは１０ｎｍ〜３μｍである、請求項６に記載の走査電子顕微鏡を利用した検査システム。
【請求項１５】
前記メンブレンは非導電性物質である、請求項１４に記載の走査電子顕微鏡を利用した検査システム。
【手続補正書】
【提出日】平成28年4月25日(2016.4.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のプログラマブルロジックエレメントと、
第２のプログラマブルロジックエレメントと、
前記第１のプログラマブルロジックエレメント及び前記第２のプログラマブルロジックエレメント間の電気的接続を選択する機能を有するスイッチと、を有し、
前記スイッチは、
チャネルが酸化物半導体層に形成される第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、を有する組を複数有し、
前記第１のトランジスタは、ゲートが第１の配線と電気的に接続され、ソースまたはドレインの一方が第２の配線と電気的に接続され、ソースまたはドレインの他方が前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタは、ソースまたはドレインの一方が前記第１のプログラマブルロジックエレメントの出力端子と電気的に接続され、ソースまたはドレインの他方が前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタは、ゲートが第３の配線と電気的に接続され、ソースまたはドレインの他方が前記第２のプログラマブルロジックエレメントの入力端子と電気的に接続され、
前記組のいずれか一が選択されることによって前記スイッチの導通状態が設定され、前記第１のプログラマブルロジックエレメント及び前記第２のプログラマブルロジックエレメント間の電気的接続が設定されることを特徴とするプログラマブルロジックデバイス。
【請求項２】
請求項１において、
前記第２のトランジスタは、前記第１のトランジスタがオフ状態となることでフローティングとなるノードに格納されたコンフィギュレーションデータに基づいて、ソースとドレイン間の導通状態が決定されることを特徴とするプログラマブルロジックデバイス。
【手続補正書】
【提出日】平成28年4月27日(2016.4.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＡＤコンバーターと、プロセッサーと、を有し、
前記プロセッサーは、演算処理装置と、第１のレジスタと、を有し、
前記ＡＤコンバーターに、基準信号と、負荷からのフィードバック信号と、が入力され、
前記演算処理装置に、前記ＡＤコンバーターの出力信号と、前記第１のレジスタの出力信号と、が入力され、
前記第１のレジスタに、前記演算処理装置の出力信号が入力され、
前記第１のレジスタは、シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に用いたトランジスタを有する信号処理回路。
【請求項２】
請求項１において、
前記シリコンよりもバンドギャップが大きい半導体材料は、酸化物半導体である信号処理回路。
【請求項３】
請求項１または請求項２において、
前記シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に用いたトランジスタは、ソース−ドレイン間の電圧が３．１Ｖの条件において、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下である信号処理回路。
【請求項４】
請求項１乃至３のいずれか一において、
前記負荷は、ＬＥＤ照明またはＯＬＥＤ照明である信号処理回路。
【請求項５】
信号処理回路と、パルス幅変調器と、を有し、
前記信号処理回路は、ＡＤコンバーターと、プロセッサーと、を有し、
前記プロセッサーは、演算処理装置と、第１のレジスタと、を有し、
前記パルス幅変調器は、第２のレジスタを有するデジタルパルス幅変調器と、クロック生成回路と、を有し、
前記ＡＤコンバーターに、基準信号と、負荷からのフィードバック信号と、が入力され、
前記演算処理装置に、前記ＡＤコンバーターの出力信号と、前記第１のレジスタの出力信号と、が入力され、
前記第１のレジスタ及び前記第２のレジスタに、前記演算処理装置の出力信号が入力され、
前記デジタルパルス幅変調器に前記クロック生成回路の信号が入力され、
前記第１のレジスタは、シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に用いたトランジスタを有する制御回路。
【請求項６】
請求項５において、
前記シリコンよりもバンドギャップが大きい半導体材料は、酸化物半導体である制御回路。
【請求項７】
請求項５または請求項６において、
前記シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に用いたトランジスタは、ソース−ドレイン間の電圧が３．１Ｖの条件において、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下である制御回路。
【請求項８】
請求項５乃至７のいずれか一において、
前記負荷は、ＬＥＤ照明またはＯＬＥＤ照明である制御回路。
【手続補正書】
【提出日】平成28年4月25日(2016.4.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
二のインバータ回路が並列に設けられた回路を複数段有する半導体装置であって、
並列に設けられた前記二のインバータ回路からはそれぞれ逆極性の信号が出力され、
前段のインバータ回路から出力される信号を前記二のインバータ回路において互いに入れ替え、
前記二のインバータ回路の一方の入力信号の一は、前記二のインバータ回路の他方が有するトランジスタのバックゲートに入力される信号の一と同一であり、
前記二のインバータ回路の前記他方の入力信号の一は、前記二のインバータ回路の前記一方が有するトランジスタのバックゲートに入力される信号の一と同一であることを特徴とする半導体装置。
【請求項２】
並列に接続された第１のインバータ回路と第２のインバータ回路により設けられたインバータ段を複数有し、
前記第１及び第２のインバータ回路は、それぞれ第１及び第２の入力端子と、前記第１の入力端子の反転信号が出力される出力端子と、二のトランジスタを有し、
第１のインバータ回路の前記出力端子は、後段の第１のインバータ回路の第１の入力端子と後段の第２のインバータ回路の第２の入力端子に電気的に接続され、
第２のインバータ回路の前記出力端子は、後段の第１のインバータ回路の第２の入力端子と後段の第２のインバータ回路の第１の入力端子に電気的に接続され、
前記第１及び第２のインバータ回路の前記第２の入力端子は、前記二のトランジスタの一方のバックゲートに電気的に接続され、
前記インバータ段は奇数段であることを特徴とする半導体装置。
【請求項３】
２ｋ個のインバータ回路によって構成される回路を有する半導体装置であって、
前記回路において、
第１のインバータ回路の第１の入力端子と、第２のインバータ回路の第２の入力端子が、第１のバッファ回路の入力端子に電気的に接続され、
前記第１のインバータ回路の出力端子が、第３のインバータ回路の第１の入力端子と、第４のインバータ回路の第２の入力端子に電気的に接続され、
前記第１のインバータ回路の第２の入力端子と、前記第２のインバータ回路の第１の入力端子が、第２のバッファ回路の入力端子に電気的に接続され、
前記第２のインバータ回路の出力端子が、前記第３のインバータ回路の第２の入力端子と、前記第４のインバータ回路の第１の入力端子に電気的に接続され、
第２ｎ−１（ｎは２以上の自然数）のインバータ回路の出力端子が、第２ｎ＋１のインバータ回路の第１の入力端子と、第２ｎ＋２のインバータ回路の第２の入力端子に電気的に接続され、
第２ｎのインバータ回路の出力端子が、前記第２ｎ＋１のインバータ回路の第２の入力端子と、前記第２ｎ＋２のインバータ回路の第１の入力端子に電気的に接続され、
第２ｋ−３のインバータ回路の出力端子が、第２ｋ−１のインバータ回路の第１の入力端子と、第２ｋのインバータ回路の第２の入力端子に電気的に接続され、
第２ｋ−２のインバータ回路の出力端子が、前記第２ｋ−１のインバータ回路の第２の入力端子と、前記第２ｋのインバータ回路の第１の入力端子に電気的に接続され、
前記第２ｋ−１のインバータ回路の出力端子が、前記第１のバッファ回路の入力端子と、第１の終端インバータ回路の入力端子と、第２の終端インバータ回路の出力端子に電気的に接続され、
前記第２ｋのインバータ回路の出力端子が、前記第１の終端インバータ回路の出力端子と、前記第２の終端インバータ回路の入力端子と、前記第２のバッファ回路の入力端子に電気的に接続されることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記インバータ回路のすべてが、第１のトランジスタ及び第２のトランジスタを有し、
前記第１のトランジスタのソース及びドレインの一方が、高電位電源電位線に電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方が、前記第２のトランジスタのソース及びドレインの一方と、出力端子に電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方が、低電位電源電位線に電気的に接続され、
前記第１のトランジスタの第１のゲートが、第１のトランジスタのソース及びドレインの前記他方と、前記第２のトランジスタのソース及びドレインの前記一方に電気的に接続され、
前記第１のトランジスタの第２のゲートが、前記インバータ回路の第２の入力端子に電気的に接続され、
前記第２のトランジスタの第１のゲートが、第１の入力端子に電気的に接続され、
前記第２のトランジスタの第２のゲートが、共通電位線に電気的に接続されることを特徴とする半導体装置。
【請求項５】
請求項３又は４において、
前記第１の終端インバータ回路と前記第２の終端インバータ回路のすべてが、第３のトランジスタ及び第４のトランジスタを有し、
前記第３のトランジスタのソース及びドレインの一方が、前記高電位電源電位線に電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方が、前記第４のトランジスタのソース及びドレインの一方と、出力端子に電気的に接続され、
前記第４のトランジスタのソース及びドレインの他方が、前記低電位電源電位線に電気的に接続され、
前記第３のトランジスタのゲートが、前記第３のトランジスタのソース及びドレインの前記一方に電気的に接続され、
前記第４のトランジスタのゲートが、前記入力端子に電気的に接続されることを特徴とする半導体装置。
【請求項６】
請求項３乃至５のいずれか一において、
前記第１のバッファ回路及び前記第２のバッファ回路は、複数のインバータ回路により構成されていることを特徴とする半導体装置。
【請求項７】
請求項３乃至６のいずれか一において、
ｋ＝７であることを特徴とする半導体装置。
【手続補正書】
【提出日】平成28年1月22日(2016.1.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
論理回路と、プログラム素子と、を有し、
前記プログラム素子は、
酸化物半導体をチャネル形成領域に含む第１のトランジスタと、
シリコンをチャネル形成領域に含む第２のトランジスタと、
容量素子と、
前記第１のトランジスタのソースまたはドレインの一方と、前記第２のトランジスタのゲートと、前記容量素子の一方の電極とが電気的に接続されたノードと、を有し、
前記論理回路は、前記第２のトランジスタを介して電源から電力が供給され、
前記論理回路の演算停止に際して、前記第１のトランジスタをオンとして、前記ノードに前記第２のトランジスタがオフとなる電位を供給し、前記論理回路への前記電源からの電力の供給を停止し、
前記論理回路への前記電源からの電力供給の停止期間において、前記第１のトランジスタをオフとし、
前記論理回路の演算再開に際して、
前記第１のトランジスタをオンとして、前記ノードに第１の電位を供給し、前記容量素子の他方の電極に第２の電位を供給した後、前記第１のトランジスタをオフとすることで、前記ノードを浮遊状態とし、前記ノードが浮遊状態となった状態で前記容量素子の他方の電極に前記第２の電位と異なる第３の電位を供給して、前記第２のトランジスタをオンとし、前記論理回路への前記電源からの電力の供給を再開し、
前記論理回路への前記電源からの電力供給が再開した後、前記第１のトランジスタをオフとする半導体装置。
【請求項２】
請求項１において、
前記第１の電位と前記第３の電位は等しい半導体装置。
【手続補正書】
【提出日】平成27年12月10日(2015.12.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のスイッチと電気的に接続された第１のＣＰＵと、
第２のスイッチと電気的に接続されたメモリと、
第３のスイッチと電気的に接続された信号処理回路と、
コントローラと、を有する半導体装置であって、
前記信号処理回路は、前記第１のＣＰＵの演算データ信号を変換する手段を有し、
前記第１のスイッチ、前記第２のスイッチ及び前記第３のスイッチのそれぞれは、電源線と電気的に接続され、
前記コントローラは、前記第１のスイッチ、前記第２のスイッチ及び前記第３のスイッチを制御する手段を有する半導体装置。
【請求項２】
第１のスイッチと電気的に接続された第１のＣＰＵと、
第２のスイッチと電気的に接続されたメモリと、
第３のスイッチと電気的に接続された信号処理回路と、
第２のＣＰＵと、を有する半導体装置であって、
前記信号処理回路は、前記第１のＣＰＵの演算データ信号を変換する手段を有し、
前記第１のスイッチ、前記第２のスイッチ及び前記第３のスイッチのそれぞれは、電源線と電気的に接続され、
前記第２のＣＰＵは、前記第１のスイッチ、前記第２のスイッチ及び前記第３のスイッチを制御する手段を有する半導体装置。
【請求項３】
前記第１のＣＰＵに電源電圧を印加し始めた後に、
前記信号処理回路に前記電源電圧を印加し始めるように、前記第２のＣＰＵが第３のスイッチを制御する請求項２に記載の半導体装置。
【請求項４】
前記第１のＣＰＵが前記演算データ信号を出力した後に、
前記第１のＣＰＵに電源電圧を印加することを止めるように、前記第２のＣＰＵが第３のスイッチを制御する請求項２に記載の半導体装置。
【請求項５】
前記第１のスイッチ、前記第２のスイッチ及び前記第３のスイッチのそれぞれは、前記第２のＣＰＵが使用するプログラムによって制御される請求項２に記載の半導体装置。
【請求項６】
第１のスイッチと電気的に接続されたＣＰＵと、
第２のスイッチと電気的に接続された第１のメモリと、
第３のスイッチと電気的に接続された画像処理回路と、
第４のスイッチと電気的に接続された第２のメモリと、
コントローラと、を有し、
前記第１乃至第４のスイッチは、電源と電気的に接続され、
前記コントローラは、前記第１乃至第４のスイッチを制御する機能を有し、
前記コントローラに、タッチパネルコントローラの出力信号のデータを入力し、
前記第１のスイッチをオン状態にすることにより、前記ＣＰＵに対する電源電圧の供給を開始し、
前記第２のスイッチをオン状態にすることにより、前記第１のメモリに対する電源電圧の供給を開始し、
前記第１の信号を前記ＣＰＵに入力し、
前記ＣＰＵが前記第１の信号を含むデータと前記第１のメモリのデータとに基づいて演算処理を行い、
前記第３のスイッチをオン状態にすることにより、前記画像処理回路に対する電源電圧の供給を開始し、
前記第４のスイッチをオン状態にすることにより、前記第２のメモリに対する電源電圧の供給を開始し、
前記ＣＰＵの演算結果を前記画像処理回路に出力し、
前記第２のスイッチをオフ状態にすることにより、前記第１のメモリに対する電源電圧の供給を停止し、
前記第１のスイッチをオフ状態にすることにより、前記ＣＰＵに対する電源電圧の供給を停止し、
前記画像処理が前記演算結果をディスプレイコントローラに出力する信号に変換し、
前記第４のスイッチをオフ状態にすることにより、前記第２のメモリに対する電源電圧の供給を停止し、
前記第３のスイッチをオフ状態にすることにより、前記画像処理回路に対する電源電圧の供給を停止することを特徴とする半導体装置。
【請求項７】
前記第１のＣＰＵは、
前記第１のＣＰＵに電源電圧が供給される期間にデータを保持する第１の記憶回路と、
前記第１のＣＰＵに電源電圧が供給されない期間にデータを保持する第２の記憶回路と、を有し、
前記第２の記憶回路は、電界効果トランジスタを有し、
前記電界効果トランジスタのチャネル形成領域は、酸化物半導体を有する請求項１乃至請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記信号処理回路は、
前記信号処理回路に電源電圧が供給される期間にデータを保持する第１の記憶回路と、
前記信号処理回路に電源電圧が供給されない期間にデータを保持する第２の記憶回路と、を有し、
前記第２の記憶回路は、電界効果トランジスタを有し、
前記電界効果トランジスタのチャネル形成領域は、酸化物半導体を有する請求項１乃至請求項６のいずれか一項に記載の半導体装置。
【手続補正書】
【提出日】平成28年4月22日(2016.4.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のアプリケーションプログラムと、複数の前記アプリケーションプログラムの各々に関連づけられた複数のコンフィギュレーションデータとが記憶された記憶装置と、
複数の前記アプリケーションプログラムの各々が有する第１スレッドを実行する機能を有するプロセッサと、
プログラマブルロジックデバイスと、を有し、
前記プログラマブルロジックデバイスは、
メモリモジュールと、
複数の前記コンフィギュレーションデータのうち、前記メモリモジュールにより選択された複数のコンフィギュレーションデータを格納する機能を有するメモリエレメントと、
前記メモリエレメントに格納された複数の前記コンフィギュレーションデータに従って論理回路の定義が行われ、なおかつ、前記複数の前記アプリケーションプログラムの各々が有する第２スレッドを前記論理回路おいて実行する機能を有する複数のロジックエレメントと、を有し、
前記メモリモジュールは、前記ロジックエレメントにおいて前記論理回路の定義が行われるのに用いられた回数を、前記コンフィギュレーションデータごとにカウントする機能と、前記回数のデータを用いて、複数の前記コンフィギュレーションデータの選択を行う機能と、を有し、
前記メモリエレメントは、記憶素子と、格納された複数の前記コンフィギュレーションデータによって定められた量の電荷を前記記憶素子に供給、保持、又は放出するためのスイッチとを、複数のメモリセルにそれぞれ有する半導体装置。
【請求項２】
複数のアプリケーションプログラムと、複数の前記アプリケーションプログラムの各々に関連づけられた複数のコンフィギュレーションデータとが記憶された記憶装置と、
複数の前記アプリケーションプログラムの各々が有する第１スレッドを実行する機能を有するプロセッサと、
プログラマブルロジックデバイスと、を有し、
前記プログラマブルロジックデバイスは、
メモリモジュールと、
複数の前記コンフィギュレーションデータのうち、前記メモリモジュールにより選択された複数のコンフィギュレーションデータを格納する機能を有するメモリエレメントと、
前記メモリエレメントに格納された複数の前記コンフィギュレーションデータに従って論理回路の定義が行われ、なおかつ、前記複数の前記アプリケーションプログラムの各々が有する第２スレッドを前記論理回路おいて実行する機能を有する複数のロジックエレメントと、を有し、
前記メモリモジュールは、前記ロジックエレメントにおいて前記論理回路の定義が行われた時間のデータを取得する機能と、前記データを用いて、複数の前記コンフィギュレーションデータの選択を行う機能と、を有し、
前記メモリエレメントは、記憶素子と、格納された複数の前記コンフィギュレーションデータによって定められた量の電荷を前記記憶素子に供給、保持、又は放出するためのスイッチとを、複数のメモリセルにそれぞれ有する半導体装置。
【請求項３】
請求項１または請求項２において、
前記記憶素子は、トランジスタまたは容量素子である半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記スイッチは、チャネル形成領域に酸化物半導体を含むトランジスタを有する半導体装置。
【請求項５】
請求項４において、
前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを含む半導体装置。
【手続補正書】
【提出日】平成28年4月22日(2016.4.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コンフィギュレーションデータが保持されるメモリと、
前記メモリから供給されたコンフィギュレーションデータに従って、入力された複数の信号のうちからいずれかを選択して出力する複数のマルチプレクサと、
インバータと、を有し、
前記複数のマルチプレクサは、バイナリツリー状に多段に接続され、
最上位の段のマルチプレクサの入力端子の一つと、前記最上位の段の一つ下位の段のマルチプレクサの一の出力端子との間に前記インバータが設けられ、
各マルチプレクサでの信号の選択により、最下位の段の全てのマルチプレクサに入力された信号のいずれかを前記最上位の段のマルチプレクサから出力信号として出力するルックアップテーブル。
【請求項２】
コンフィギュレーションデータが保持されるメモリと、
前記メモリから供給されたコンフィギュレーションデータに従って、入力された複数の信号のうちからいずれかを選択して出力する複数のマルチプレクサと、
インバータと、を有し、
前記複数のマルチプレクサは、バイナリツリー状に多段に接続され、
最下位の段のマルチプレクサの一の出力端子と、前記最下位の段の一つ上位の段のマルチプレクサの入力端子との間に前記インバータが設けられ、
各マルチプレクサでの信号の選択により、前記最下位の段の全てのマルチプレクサに入力された信号のいずれかを最上位の段のマルチプレクサから出力信号として出力するルックアップテーブル。
【請求項３】
請求項１または請求項２において、
前記メモリは、複数のメモリ素子を有し、
前記最下位の段のマルチプレクサの入力端子には、前記メモリ素子が接続され、
前記メモリ素子は、トランジスタ及び容量素子を有し、
前記トランジスタは、バンドギャップが３．０ｅＶ以上の半導体膜を含み、
前記メモリ素子は、前記トランジスタのソース及びドレインの一方と、前記容量素子の一対の電極のうち一方とが接続されたノードに、前記コンフィギュレーションデータを保持する、ルックアップテーブル。
【請求項４】
請求項１乃至３のいずれか一に記載されたルックアップテーブルを含むプログラマブルロジックデバイス。
【手続補正書】
【提出日】平成28年3月28日(2016.3.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電極層を形成し、
前記第１の電極層上に第１の酸化物膜を形成し、
前記第１の酸化物膜上に酸化物半導体膜を形成し、
前記酸化物半導体膜上に第２の酸化物膜を形成し、
前記第２の酸化物膜を線幅方向に後退させながらマスクとして用いて、前記酸化物半導体膜をエッチングし、前記酸化物半導体膜及び前記第２の酸化物膜の柱状体を形成し、
前記柱状体上に絶縁膜を形成し、
前記絶縁膜上に島状の導電膜を形成し、
前記絶縁膜及び前記島状の導電膜を異方性エッチングして、前記柱状体における前記酸化物半導体膜の側面を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記柱状体における前記酸化物半導体膜と重なり、かつ対向する第１のゲート電極層及び第２のゲート電極層とを形成し、
前記柱状体における前記第２の酸化物膜に電気的に接続する第２の電極層を形成することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、
前記第１の電極層、前記第１の酸化物膜、前記柱状体、前記ゲート絶縁膜、前記第１のゲート電極層、及び前記第２のゲート電極層上に層間絶縁膜を形成し、
前記層間絶縁膜を選択的に除去して前記柱状体における前記第２の酸化物膜を露出し、
前記露出した第２の酸化物膜と接して前記第２の電極層を形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１又は請求項２において、
前記エッチングは、酢酸、硝酸、及び燐酸の混合液を用い、
前記第１の酸化物膜及び前記第２の酸化物膜は、前記酸化物半導体膜より、酢酸、硝酸、及び燐酸の混合液を用いた前記エッチングに対して耐性があり、該エッチングの速度が遅いことを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一項において、
前記第１の酸化物膜及び前記第２の酸化物膜は、前記酸化物半導体膜より低抵抗であり、
前記酸化物半導体膜はチャネル形成領域として機能し、
前記第１の酸化物膜及び前記第２の酸化物膜は、ソース領域又はドレイン領域として機能することを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一項において、
前記エッチングする前に、前記酸化物半導体膜及び前記第２の酸化物膜上にレジストマスクを形成し、前記レジストマスクを用いた異方性エッチングにより前記酸化物半導体膜、及び前記第２の酸化物膜を島状に加工することを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至５のいずれか一項において、
前記第２の酸化物膜は、インジウム、ガリウム、亜鉛、及び窒素を主成分として含むターゲットを用いたスパッタリング法により形成することを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至５のいずれか一項において、
前記第２の酸化物膜は、インジウム、ガリウム、亜鉛を主成分として含む酸化物膜を形成し、該酸化物膜に窒素を導入して形成することを特徴とする半導体装置の作製方法。
【手続補正書】
【提出日】平成28年4月27日(2016.4.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】トリミング抵抗
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の抵抗素子が直列、並列または直並列に電気的に接続されたトリミング抵抗であって、
前記抵抗素子の抵抗膜として、酸化物半導体膜を有することを特徴とするトリミング抵抗。
【請求項２】
請求項１において、
前記酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含むことを特徴とするトリミング抵抗。
【請求項３】
請求項１または請求項２において、
前記酸化物半導体膜は、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、炭素（Ｃ）、水素（Ｈ）及び亜鉛（Ｚｎ）から選ばれた一種以上の元素を含むことを特徴とするトリミング抵抗。
【請求項４】
請求項１乃至３のいずれか一において、
少なくとも２以上の異なる形状を有する前記抵抗素子を備えることを特徴とするトリミング抵抗。
【手続補正書】
【提出日】平成28年2月24日(2016.2.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
酸化物半導体層と、
前記酸化物半導体層上の第１の導電層と、
前記酸化物半導体層上の第２の導電層と、
前記第１の導電層及び前記第２の導電層上の第１の絶縁層と、
前記第１の絶縁層上の第２の絶縁層と、
前記第２の絶縁層上のゲート電極層と、を有し、
前記第１の絶縁層は、開口部を有し、
前記第２の絶縁層は、前記開口部において前記酸化物半導体層と接する領域を有し、
前記第１の導電層は、下端部にチャネル長方向に突出した第１の領域を有し、
前記第２の導電層は、下端部にチャネル長方向に突出した第２の領域を有し、
前記酸化物半導体層は、前記第１の領域と重なる領域と、前記第２の領域と重なる領域とを有し、
チャネル長方向において、前記開口部の幅は、前記第１の導電層と前記第２の導電層との間の距離より大きく、且つ前記ゲート電極層の幅より小さく、
チャネル幅方向において、前記開口部の幅は、前記第１の導電層の幅よりも小さく、且つ前記第２の導電層の幅よりも小さいことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記酸化物半導体層において前記第２の絶縁層と接する領域の膜厚は、前記第１の領域と重なる領域の膜厚よりも小さいことを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記酸化物半導体層の下層に接して、酸化物絶縁層を有し、
前記酸化物絶縁層は、前記酸化物半導体層の構成元素から選択される一又は複数の金属元素を含むことを特徴とする半導体装置。
【請求項４】
請求項３において、
前記酸化物絶縁層は、ガリウムを含むことを特徴とする半導体装置。
【請求項５】
請求項３又は４において、
第３の導電層を有し、
前記第３の導電層は、前記酸化物絶縁層を介して前記酸化物半導体層と重畳する領域を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記第２の絶縁層は、前記酸化物半導体層の構成元素から選択される一又は複数の金属元素を含む酸化物絶縁層であることを特徴とする半導体装置。
【手続補正書】
【提出日】平成28年2月25日(2016.2.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
酸化物半導体層と、
前記酸化物半導体層上のゲート絶縁層と、
前記ゲート絶縁層を介して前記酸化物半導体層と重畳する領域を有するゲート電極層と、
前記ゲート絶縁層の上面と接する領域と、前記ゲート電極層の側面と接する領域とを有する第１の絶縁層と、
前記第１の絶縁層を介して前記ゲート電極層の側面に設けられた第２の絶縁層と、
前記酸化物半導体層の上面と接する領域と、前記ゲート絶縁層の側面と接する領域と、前記第１の絶縁層の側面と接する領域とを有する第１の導電層と、を有し、
前記第１の絶縁層は、前記ゲート絶縁層よりも酸素に対する透過性が低く、
前記第２の絶縁層の側端部は、前記第１の絶縁層の上面に接し、
前記第２の絶縁層の側面は、絶縁物と接することを特徴とする半導体装置。
【請求項２】
酸化物半導体層と、
前記酸化物半導体層上のゲート絶縁層と、
前記ゲート絶縁層を介して前記酸化物半導体層と重畳する領域を有するゲート電極層と、
前記ゲート絶縁層の上面と接する領域と、前記ゲート電極層の側面と接する領域とを有する第１の絶縁層と、
前記第１の絶縁層を介して前記ゲート電極層の側面に設けられた第２の絶縁層と、
前記ゲート電極層の上面と接する領域と、前記第１の絶縁層と接する領域とを有する第３の絶縁層と、
前記酸化物半導体層の上面と接する領域と、前記ゲート絶縁層の側面と接する領域と、前記第１の絶縁層の側面と接する領域とを有する第１の導電層と、を有し、
前記第１の絶縁層は、前記ゲート絶縁層よりも酸素に対する透過性が低く、
前記第２の絶縁層の側端部は、前記第１の絶縁層の上面に接し、
前記第２の絶縁層の側面は、絶縁物と接することを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
チャネル長方向において、前記第２の絶縁層の側端部から、前記第１の絶縁層の側端部までの幅は、前記第１の導電層の膜厚よりも大きいことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記酸化物半導体層において、前記ゲート絶縁層と接する領域の膜厚は、前記第１の導電層と接する領域の膜厚よりも大きいことを特徴とする半導体装置。
【手続補正書】
【提出日】平成28年5月24日(2016.5.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
熱源回路と、
熱に敏感な回路と、
前記熱源回路と前記熱に敏感な回路との間に配置される複数のシリコンスルービア（ＴＳＶ）であって、熱伝導性のブラインドビアである複数の熱伝導性ブラインドＴＳＶとを備え、前記複数の熱伝導性ブラインドＴＳＶは、
前記熱源回路からの熱の少なくとも一部が前記熱に敏感な回路に影響を及ぼすことを防ぐための補助を行い、
該複数の熱伝導性ブラインドＴＳＶが形成される回路基板の一部分のみを通じて延在しており、
アクティブ回路には接続されていない、半導体デバイス。
【請求項２】
半導体デバイスであって、
熱源回路と、
熱に敏感な回路と、
前記熱源回路と前記熱に敏感な回路との間に配置される複数のシリコンスルービア（ＴＳＶ）であって、熱伝導性のブラインドビアである複数の熱伝導性ブラインドＴＳＶとを備え、前記複数の熱伝導性ブラインドＴＳＶは、
前記熱源回路からの熱の少なくとも一部が前記熱に敏感な回路に影響を及ぼすことを防ぐための補助を行い、
該複数の熱伝導性ブラインドＴＳＶが形成される回路基板の一部分のみを通じて延在しており、
アクティブ回路には接続されておらず、
前記半導体デバイスは、
前記熱伝導性ブラインドＴＳＶと前記熱に敏感な回路との間に配置される複数の断熱性ＴＳＶをさらに備える、半導体デバイス。
【請求項３】
半導体デバイスであって、
熱源回路と、
熱に敏感な回路と、
前記熱源回路と前記熱に敏感な回路との間に配置される複数のシリコンスルービア（ＴＳＶ）であって、熱伝導性のブラインドビアである複数の熱伝導性ブラインドＴＳＶとを備え、前記複数の熱伝導性ブラインドＴＳＶは、
前記熱源回路からの熱の少なくとも一部が前記熱に敏感な回路に影響を及ぼすことを防ぐための補助を行い、
該複数の熱伝導性ブラインドＴＳＶが形成される回路基板の一部分のみを通じて延在しており、
アクティブ回路には接続されておらず、
前記熱伝導性ブラインドＴＳＶは列を成すように形成されており、該列は断熱性ＴＳＶの列に対して互い違いである、半導体デバイス。
【請求項４】
上面および裏面を有する回路基板を有する半導体デバイスであって、
該回路基板は、
熱源回路と、
熱に敏感な回路と、
該回路基板の前記上面に結合されるパッケージ基板と、
該回路基板の前記裏面から該回路基板の前記上面の近くまで、前記上面には貫通することなく形成される複数の熱伝導性シリコンスルービア（ＴＳＶ）と、を備えており、
前記複数の熱伝導性ＴＳＶは、前記回路基板の内部または外部のアクティブ回路とは接触しない、半導体デバイス。
【請求項５】
回路基板の裏面における複数のサーマルビアのための配置を選択する工程であって、該工程によって、前記サーマルビアは
前記回路基板の上面まで部分的にのみ延在し、
前記回路基板におけるアクティブ回路に接続されず、
前記回路基板における熱源回路と熱に敏感な回路との間に配置される、前記選択する工程と、
前記サーマルビアを充填する工程と、
前記回路基板の上面をパッケージ基板に電気的に結合する工程と、を備える、方法。