(57)【要約】本発明は、クロスポイントと１Ｔ‐１セルとの双方の設計に基づくある種の利点を導入するためのメモリ技術及びメモリアレイに関する新規な変更に関する。これらの設計のある特徴を組み合わせることにより、１Ｔ‐１セル設計における読出し時間の高速化及び信号対雑音比の増大と、クロスポイント設計における高記録密度化との双方が達成される。そのために、単一のアクセストランジスタ１６を用いて、“Ｚ”軸方向に配置された複数のメモリアレイ層で垂直方向に互いに上下に積み重ねうる多重メモリセルを読出すようにする。
2007511895.tif 000002
【特許請求の範囲】
【請求項１】
第１アクセストランジスタと、
複数の第１メモリセルであって、各第１メモリセルがそれぞれこれら第１メモリセルの対応する平面と関連している当該第１メモリセルと、
複数の第１センスラインであって、各第１センスラインが複数の第１メモリセルにそれぞれ結合され、この複数の第１センスラインが前記第１アクセストランジスタを介して同じビットラインに電気結合されている当該第１センスラインと
を具える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、第１メモリセルの前記平面は垂直方向に堆積配置されている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記第１メモリセルの各々がセンスラインと、共通ラインと、メモリビットとを有し、前記共通ラインと前記センスラインとが互いに直交している半導体装置。
【請求項４】
請求項３に記載の半導体装置において、前記メモリビットが強磁性固定層と、トンネル接合と、強磁性自由層とを有している半導体装置。
【請求項５】
請求項３に記載の半導体装置において、前記メモリビットはＰＣＲＡＭビットである半導体装置。
【請求項６】
請求項５に記載の半導体装置において、前記ＰＣＲＡＭビットがGex Se100-xの層と、銀の層と、セレン化銀の層とを有している半導体装置。
【請求項７】
請求項６に記載の半導体装置において、ｘが約１７〜２８の範囲又は３９〜４２の範囲にある半導体装置。
【請求項８】
請求項３に記載の半導体装置において、前記メモリビットが強磁性メモリ素子を有している半導体装置。
【請求項９】
請求項３に記載の半導体装置において、前記メモリビットがポリマーを主成分とするメモリ素子を有している半導体装置。
【請求項１０】
請求項３に記載の半導体装置において、前記メモリビットが、カルコゲニドを主成分とする相変化メモリ素子を有している半導体装置。
【請求項１１】
請求項３に記載の半導体装置において、前記第１メモリセルのうち１つの第１メモリセルが、読出し作用中に、前記ビットラインと、前記第１アクセストランジスタと、前記１つの第１メモリセルの前記共通ラインとによりアドレスされるようになっている半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、前記ビットラインがセンス増幅器と電気接触している半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、前記第１センスラインが、センスライン相互接続体により前記アクセストランジスタと電気接触されている半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、前記センスラインが金属から形成されている半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、前記金属はタングステンを有している半導体装置。
【請求項１６】
請求項１に記載の半導体装置において、この半導体装置が更に、
第２アクセストランジスタと、
複数の第２メモリセルであって、各第２メモリセルがそれぞれこれら第２メモリセルの対応する平面と関連している当該第２メモリセルと、
複数の第２センスラインであって、各第２センスラインが複数の第１メモリセルにそれぞれ結合され、この複数の第２センスラインが前記第２アクセストランジスタを介して同じ第２ビットラインに電気結合されている当該第２センスラインと
を具える半導体装置。
【請求項１７】
各アクセストランジスタがそれぞれ対応のビットラインに電気接触している複数のアクセストランジスタを有するアクセストランジスタ層と、
各メモリアレイ層が前記アクセストランジスタ層の上方に垂直方向に設けられている複数のメモリアレイ層であって、これらメモリアレイ層が複数のメモリセルとこの複数のメモリセルの各々に対する対応のセンスラインとを有しており、前記メモリセルがこれらメモリアレイ層内に配置されて、これらメモリアレイ層の平坦方向に対し垂直な方向でメモリセルの組を規定している当該メモリアレイ層と、
複数のセンスライン相互接続体であって、各センスライン相互接続体が前記複数のアクセストランジスタのうち対応のアクセストランジスタ及び各々の前記メモリアレイ層の１つの前記センスラインと電気接触している当該センスライン相互接続体と
を有する半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、前記複数のアクセストランジスタのうち前記対応のアクセストランジスタがターンオンすると、この対応のアクセストランジスタと電気接触している前記ビットラインは、これと同じ前記対応のアクセストランジスタと電気接触している前記センスライン相互接続体と電気接触している前記センスラインとも電気接触するようになっている半導体装置。
【請求項１９】
請求項１７に記載の半導体装置において、前記メモリセルの各々がＭＲＡＭセルである半導体装置。
【請求項２０】
請求項１７に記載の半導体装置において、前記メモリセルの各々がＰＣＲＡＭセルである半導体装置。
【請求項２１】
請求項１７に記載の半導体装置において、前記メモリセルの各々がＦＥＲＡＭセルである半導体装置。
【請求項２２】
請求項１７に記載の半導体装置において、前記メモリセルの各々がポリマーメモリセルである半導体装置。
【請求項２３】
請求項１７に記載の半導体装置において、前記メモリセルの各々が相変化カルコゲニドセルである半導体装置。
【請求項２４】
請求項１７に記載の半導体装置において、前記アクセストランジスタと電気接触する前記ビットラインがセンス増幅器とも電気接触している半導体装置。
【請求項２５】
請求項１７に記載の半導体装置において、前記センスラインの各々がセンス増幅器と電気接触している半導体装置。
【請求項２６】
第１センスラインと関連する第１メモリセルを有する第１メモリアレイ層と、
この第１メモリアレイ層の上方の第２メモリアレイ層であって、前記第１メモリセルの上方に位置するとともに第２センスラインと関連する第２メモリセルを有する当該第２メモリアレイ層と、
ターンオン時に第１ビットラインを前記第１及び第２センスラインに結合する第１アクセストランジスタを有するアクセストランジスタ層と
を具えるメモリ装置。
【請求項２７】
請求項２６に記載のメモリ装置において、前記第１及び第２センスラインが、第１センスライン相互接続体を介して前記第１アクセストランジスタと電気接触しているメモリ装置。
【請求項２８】
請求項２６に記載のメモリ装置において、前記第１及び第２メモリセルの一方が、読出し作用中に、対応の共通ラインと、前記第１アクセストランジスタと、前記第１ビットラインとによりアドレスされるようになっているメモリ装置。
【請求項２９】
請求項２６に記載のメモリ装置において、このメモリ装置が更に、前記第２メモリアレイ層の上方の複数の第３メモリアレイ層を有し、この複数の第３メモリアレイ層の各メモリアレイ層が第３メモリセルを有し、これら第３メモリセルの各々が前記第１及び第２メモリセルの上方に位置しているとともに第３センスラインと関連し、この第３センスラインは前記第１アクセストランジスタと電気接触しているメモリ装置。
【請求項３０】
請求項２９に記載のメモリ装置において、前記第１、第２及び第３センスラインが第１センスライン相互接続体を介して前記第１アクセストランジスタと電気接触しているメモリ装置。
【請求項３１】
請求項３０に記載のメモリ装置において、前記第１、第２及び第３メモリセルのうち１つのメモリセルが読出し作用中に、前記対応の共通ラインと、前記第１アクセストランジスタと、前記第１ビットラインとによりアドレスされるようになっているメモリ装置。
【請求項３２】
請求項２９に記載のメモリ装置において、前記アクセストランジスタ層が複数の第２アクセストランジスタを有しているメモリ装置。
【請求項３３】
請求項３２に記載のメモリ装置において、前記第１メモリアレイ層と、前記第２メモリアレイ層と、前記複数の第３メモリアレイ層との各々が第４メモリセルを有し、これら第４メモリセルの各々が、第２センスライン相互接続体を介して前記第２アクセストランジスタと電気接触している第４センスラインを有しているメモリ装置。
【請求項３４】
複数のアクセストランジスタを有する第１アクセストランジスタ層と、
複数の第１メモリセルを有する第１メモリアレイ層であって、この複数の第１メモリセルの各第１メモリセルは、複数の第１共通ラインと複数の第１センスラインとの複数の第１クロスポイントの１つに規定されているようにした当該第１メモリアレイ層と、
この第１メモリアレイ層の上方に設けられた第２メモリアレイ層であって、この第２メモリアレイ層が複数の第２メモリセルを有し、この複数の第２メモリセルの各第２メモリセルは、複数の第２共通ラインと複数の第２センスラインとの複数の第２クロスポイントの１つに規定されているようにした当該第２メモリアレイ層と、
複数のセンスライン相互接続体であって、この複数のセンスライン相互接続体の各１つが、対応する第１センスライン、対応する第２センスライン及び前記複数の第１アクセストランジスタのうち１つのアクセストランジスタと電気接触している当該センスライン相互接続体と
を有する半導体装置。
【請求項３５】
アクセストランジスタと、
各々が対応のセンスラインと関連している一連のｎ個のメモリビットであって、この一連のｎ個のメモリビットは前記アクセストランジスタの上方のほぼ柱状の積層体となっており、ｎは２以上とした当該メモリビットと、
前記一連のｎ個のメモリビットの各前記対応のセンスライン及び前記アクセストランジスタと電気接触している相互接続体と
を具えるメモリ読出し機構。
【請求項３６】
プロセッサとメモリ回路とを具えるプロセッサシステムにおいて、前記メモリ回路が、
第１センスラインと関連する第１メモリセルを有する第１メモリアレイ層と、
この第１メモリアレイ層の上方にあり、第２メモリセルを有する第２メモリアレイ層であって、前記第２メモリセルが前記第１メモリセルよりも上方に位置するとともに第２センスラインと関連している当該第２メモリアレイ層と、
ターンオン時に第１ビットラインを前記第１及び第２センスラインに結合する第１アクセストランジスタを有するアクセストランジスタ層と
を具えているプロセッサシステム。
【請求項３７】
請求項３６に記載のプロセッサシステムにおいて、前記第１及び第２センスラインが、第１センスライン相互接続体を介して前記アクセストランジスタと電気接触しているプロセッサシステム。
【請求項３８】
請求項３６に記載のプロセッサシステムにおいて、前記第１及び第２メモリセルの一方が、読出し作用中に、対応の共通ラインと、前記第１アクセストランジスタと、前記第１ビットラインとによりアドレスされるようになっているプロセッサシステム。
【請求項３９】
請求項３６に記載のプロセッサシステムにおいて、このプロセッサシステムが更に、前記第２メモリアレイ層の上方に複数の第３メモリアレイ層を有し、この複数の第３メモリアレイ層の各々が第３メモリセルを有し、これら第３メモリアレイ層の各々が前記第１及び第２メモリセルの上方に位置するとともに第３センスラインと関連しており、この第３センスラインは前記第１アクセストランジスタと電気接触しているプロセッサシステム。
【請求項４０】
請求項３９に記載のプロセッサシステムにおいて、前記第１、第２及び第３センスラインが第１センスライン相互接続体を介して前記第１アクセストランジスタと電気接触しているプロセッサシステム。
【請求項４１】
請求項４０に記載のプロセッサシステムにおいて、前記第１、第２及び第３メモリセルのうち１つのメモリセルが、読出し作用中に、前記対応の共通ラインと、前記第１アクセストランジスタと、前記第１ビットラインとによりアドレスされるようになっているプロセッサシステム。
【請求項４２】
請求項３９に記載のプロセッサシステムにおいて、前記アクセストランジスタ層が複数の第２アクセストランジスタを有しているプロセッサシステム。
【請求項４３】
請求項４２に記載のプロセッサシステムにおいて、前記第１メモリアレイ層と、前記第２メモリアレイ層と、前記複数の第３メモリアレイ層との各々が第４メモリセルを有し、これら第４メモリセルの各々が、第２センスライン相互接続体を介して前記第２アクセストランジスタと電気接触している第４センスラインを有しているプロセッサシステム。
【請求項４４】
基板を設ける工程と、
第１及び第２能動領域を有するアクセストランジスタを前記基板上に形成する工程と、
前記第１能動領域で前記アクセストランジスタと電気接触するビットラインを設ける工程と、
前記第２能動領域で前記アクセストランジスタと電気接触する相互接続体を設ける工程と、
前記アクセストランジスタの上方に第１メモリビットを形成する工程と、
前記第１メモリビットと関連し、前記相互接続体と電気接触する第１センスラインを形成する工程と、
前記第１メモリビットの上方に第２メモリビットを形成する工程と、
前記第２メモリビットと関連し、前記相互接続体と電気接触する第２センスラインを形成する工程と
を有するメモリ装置製造方法。
【請求項４５】
請求項４４に記載のメモリ装置製造方法において、前記第１及び第２メモリビットを形成するそれぞれの工程が、
前記センスラインの一方を形成する工程と、
このセンスラインの上方にメモリ記憶領域を形成する工程と、
このメモリ記憶領域の上方に共通ラインを設ける工程と
を有するメモリ装置製造方法。
【請求項４６】
請求項４５に記載のメモリ装置製造方法において、前記共通ラインを前記センスラインと直交するように形成するメモリ装置製造方法。
【請求項４７】
請求項４５に記載のメモリ装置製造方法において、前記共通ラインを書込み専用ラインと直交するように形成するメモリ装置製造方法。
【請求項４８】
請求項４５に記載のメモリ装置製造方法において、この方法が更に、前記ビットラインと電気接触するセンス増幅器を設ける工程を有するメモリ装置製造方法。
【請求項４９】
請求項４４に記載のメモリ装置製造方法において、前記アクセストランジスタを形成する前記工程が、
ソース及びドレイン領域と、これらソース及びドレイン領域間のゲート構造体とを形成する工程と、
前記ソース及びドレイン領域に導電性プラグを設け、前記ビットラインを前記導電性プラグの一方と電気接触させ、前記相互接続体を前記導電性プラグの他方と電気接触させる工程と
を有するメモリ装置製造方法。
【請求項５０】
請求項４９に記載のメモリ装置製造方法において、この方法が更に、
複数の第３メモリビットを、その各々が前記第１及び第２メモリビットの上方となるように設ける工程と、
複数の第３センスラインを、その各々が１つの対応の前記第３メモリビットと関連するとともに前記相互接続体と電気接触するように設ける工程と
を有するメモリ装置製造方法。
【請求項５１】
請求項４４に記載のメモリ装置製造方法において、前記第１メモリビットをＭＲＡＭメモリ素子とするメモリ装置製造方法。
【請求項５２】
請求項４４に記載のメモリ装置製造方法において、前記第１メモリビットをＰＣＲＡＭメモリ素子とするメモリ装置製造方法。
【請求項５３】
請求項４４に記載のメモリ装置製造方法において、前記第１メモリビットをＦＥＲＡＭメモリ素子とするメモリ装置製造方法。
【請求項５４】
請求項４４に記載のメモリ装置製造方法において、前記第１メモリビットをポリマーメモリ素子とするメモリ装置製造方法。
【請求項５５】
請求項４４に記載のメモリ装置製造方法において、前記第１メモリビットを相変化カルコゲニドメモリ素子とするメモリ装置製造方法。
【請求項５６】
センス増幅器を設ける工程と、
相互接続体を設ける工程と、
前記センス増幅器と前記相互接続体とを電気接続しうるアクセストランジスタを設ける工程と、
前記アクセストランジスタの上方にｎ個のアレイ平面を設け、このｎ個のアレイ平面の各々が少なくとも１つのメモリセルを有し、この少なくとも１つのメモリセルが共通ラインを有し、ｎを２以上とする工程と、
複数のセンスラインを、その各々が前記ｎ個のアレイ平面の前記少なくとも１つのメモリセルと関連するとともに前記相互接続体と電気接触するように設ける工程と
を具えるメモリ装置形成方法。
【請求項５７】
複数のメモリビットのうち対応のメモリビットと関連する共通ラインを選択し、この複数のメモリビットの各１つがメモリビットの対応の平面内にあるとともに対応のセンスラインと関連するようにする工程と、
各前記対応のセンスラインに電気的に結合されているアクセストランジスタのワードラインを選択する工程と、
前記アクセストランジスタに結合されたビットラインにおける前記共通ラインと関連する前記対応のメモリビットのメモリ状態を検出する工程と
を具える、メモリセル内に入れたメモリの読出し方法。
【請求項５８】
請求項５７に記載の読出し方法において、前記複数のメモリビットの前記対応のメモリビットが、Ｘ、Ｙ及びＺを三次元の軸としたＸ、Ｙ及びＺの直角座標より成る読出しアドレスを有するようにする読出し方法。
【請求項５９】
請求項５８に記載の読出し方法において、ビットラインの選択が、前記対応のメモリビットの前記アドレスの前記Ｘ、Ｙ及びＺ直角座標の１つを表わすようにする読出し方法。
【請求項６０】
請求項５９に記載の読出し方法において、ワードラインの前記選択が、前記Ｘ、Ｙ及びＺ直角座標の他の１つを表わすようにする読出し方法。
【請求項６１】
請求項６０に記載の読出し方法において、共通ラインの前記選択が、前記Ｘ、Ｙ及びＺ直角座標の更に他の１つを表わすようにする読出し方法。
【請求項６２】
請求項５７に記載の読出し方法において、前記複数のビットをＭＲＡＭセルとする読出し方法。
【請求項６３】
請求項５７に記載の読出し方法において、前記複数のビットをＰＣＲＡＭセルとする読出し方法。
【請求項６４】
請求項５７に記載の読出し方法において、前記複数のビットをＦＥＲＡＭセルとする読出し方法。
【請求項６５】
請求項５７に記載の読出し方法において、前記複数のビットをポリマーメモリセルとする読出し方法。
【請求項６６】
請求項５７に記載の読出し方法において、前記複数のビットを相変化カルコゲニドメモリセルとする読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００２年５月１６日に出願された“1T‐nMTJ MRAM STRUCTURE”と題する米国特許出願10/146,113の一部継続出願であり、この一部継続出願は参考のために記載したものである。
【０００２】
本発明は、ＭＲＡＭ及びＰＣＲＡＭのような不揮発性及び半揮発性プログラマブル抵抗メモリセルを含む（しかしこれらに限定されない）スタックドメモリセルアレイを用いるメモリ装置に関するものであり、特にスタックドメモリセルに対する読出し回路に関するものである。
【背景技術】
【０００３】
集積回路の設計者は常に、理想的な半導体メモリを求めている。無作為にアクセスしうる装置は極めて迅速に書込んだり、読出したりでき、不揮発性であるが、永久に変更可能であり、殆ど電力を消費しない。これらの利点を得るものとして、未来技術が益々考えられるようになってきている。ある不揮発性又は半揮発性メモリ技術には、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、プログラマブルコンダクティブランダムアクセスメモリ（ＰＣＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦＥＲＡＭ）、ポリマーメモリ及びカルコゲニドメモリが含まれる。これらの種類の各メモリは、メモリ密度を高めるためにメモリセルのスタックドアレイに採用することができる。
【０００４】
ある種のＭＲＡＭメモリ素子は強磁性層を有し、これらの強磁性層が非磁性障壁層により互いに分離されて、トンネル接合を形成している構成となっている。代表的なＭＲＡＭ装置は、２００１年２月７日に出願された、“Self‐Aligned Magnetoresistive Random Access Memory(MRAM) Structure Utilizing a Spacer Containment Scheme ”と題する米国特許第 6,358,756号明細書（発明者：Sandhu氏等）に開示されている。情報は、これらの強磁性層中の磁化ベクトルの方向としてのデジタル値“１”又は“０”として記憶しうる。一方の強磁性層における磁化ベクトルは磁気的に固定されているが、他方の強磁性層の磁化ベクトルは固定されておらず、従って、その磁化（着磁）方向は、固定されている方の層に対して“平行”及び“逆平行”状態間で自由に切り換わる。磁気メモリ素子は、平行及び逆平行状態に応答して２つの異なる抵抗状態を表わし、これらの状態がメモリ回路により“１”又は“０”の何れかとして読出される。これが、ＭＲＡＭにより情報を読出すようにする、異なる磁化方向に対する抵抗状態を検出したものとなる。
【０００５】
ＰＣＲＡＭメモリ素子は、カルコゲニドを主成分とする少なくとも１つのガラス層を２つの電極間に用いている。代表的なＰＣＲＡＭセルの例としては、米国特許第 6,348,365号明細書（発明者：Moore 及びGilton氏）を参照されたい。ＰＣＲＡＭセルは、加えた書込み電圧に応答して抵抗値が減少することにより動作する。この状態は、書込み電圧の極性を反転させることにより反転させることができる。ＰＣＲＡＭセルの抵抗状態は、ＭＲＡＭのように、データとして検出し、読み取ることができる。ＰＣＲＡＭの場合、アナログプログラミング状態も可能である。ＭＲＡＭ及びＰＣＲＡＭセルは不揮発性又は半揮発性メモリセルとみなすことができる。その理由は、これらのプログラミングした抵抗状態を、リフレッシュ処理を必要とすることなしに、かなり長い期間に亘り保持しうる為である。これらの揮発性は、記憶された論理状態を保持するのにリフレッシュ処理をしばしば必要とする通常のダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルよりも著しく低い。
【０００６】
他の種類の不揮発性メモリであるＦＥＲＡＭメモリは、メモリセル内に集積化された強誘電体結晶を用いている。これらの結晶は、印加される電界に応答して中心原子を電界の方向にシフトさせるように反応する。メモリセルの結晶の中心原子をシフトさせるのに必要な電圧はプログラム化したデータとして検出しうる。
【０００７】
ポリマーメモリは、ポリマーを主成分としイオンが内部に分散された層を用いている。或いはまた、イオンは隣接する層に存在させることができる。ポリマーメモリ素子は有極性の導電性高分子に基づくものである。ポリマー層及びイオンは２つの電極間にあり、電圧、すなわち電界を印加すると、イオンが負電極の方向に移動し、これによりメモリセルの抵抗率を変化させる。この変化した抵抗率をメモリ状態として検出しうる。
【０００８】
カルコゲニドメモリは、抵抗加熱に応答して相変化を受けることにより抵抗状態を切換える。２つの抵抗状態に対応する２つの相には、多結晶状態と非晶質状態とが含まれる。非晶質状態は高抵抗状態であり、これをデータの記憶状態として読み取ることができる。
【０００９】
メモリセルを読み取るメモリ技術で用いられるアレイ設計には種々のものがある。例えば、用いられる１つの設計はいわゆる１トランジスタ‐１セル（“１Ｔ‐１Cell”）設計である。この構造は、単一のアクセストランジスタが単一のメモリ素子に対する読出しアクセスを制御することに基づくものである。他の設計は、個々のメモリセルを制御するのにアクセストランジスタを用いずに読出し動作を実行するクロスポイント（交点）設計である。この種類のシステムは、選択したセルを読み取るのに、予め決定した電圧レベルに設定した行及び列ラインを用いるものである。各システムには利点も欠点もある。クロスポイントシステムは、１トランジスタ‐１セルシステムよりも読出しが幾分遅く、しかも読出し処理中に“雑音”が生じやすいが、クロスポイントアレイには、高密度に容易に積層しうるという利点がある。更に、１トランジスタ‐１セルアレイは高速であるが、１対１のアクセストランジスタ対メモリセルの比を提供するのに追加のスペースが必要となる為に、必然的にクロスポイントアレイよりも集積密度が低くなる。
【００１０】
１トランジスタ‐１セル及びクロスポイントの双方の設計における利点を用いることができるとともに、これらの各々の欠点を最小にすることができるメモリ読出し設計を行うのが好ましい。
【００１１】
本発明は、クロスポイント及び１トランジスタ‐１セルの双方の設計におけるある利点を有するメモリセルアレイ読出し設計を提供する。１トランジスタ‐１セル設計における読出し時間が速いこと及び信号対雑音比が高いことと、クロスポイント設計における記録密度が高いこととの双方を、これらの各々のある特性を独特に組み合わせることにより本発明に導入する。複数のメモリセルアレイ層で縦方向で上下に重ねうる多重メモリセルの読出し処理を行うのに単一のアクセストランジスタを用いることができる。この設計では、各メモリセルを個々に読み取ることができるが、複数の低揮発性メモリセルが本質的に共通のセンスラインを共有する。
【実施例】
【００１２】
以下の詳細な説明では、本発明を実現しうる種々の特定の実施例を参照する。これらの実施例は、当業者が本発明を実施しうる程度に充分詳細に説明されているものである。又、他の実施例も採用でき、本発明の精神又は範囲を逸脱することなしに構造上及び電気的な変更を施すことができることを理解すべきである。
【００１３】
以下の説明では、“基板”と“ウエハ”とは交換して用いることができ、これらにはいかなる半導体主体構造体をも含めることができる。この構造体は、シリコン、シリコン‐オン‐インシュレータ（ＳＯＩ）、シリコン‐オン‐サファイア（ＳＯＳ）、ドーピングした又はドーピングしない半導体、半導体土台により支持されたシリコンのエピタキシャル層、及びその他の半導体構造体を含むものと理解すべきである。半導体は必ずしもシリコンを主成分とする必要はない。半導体はシリコン‐ゲルマニウム、ゲルマニウム又は砒化ガリウムとすることができる。以下の説明で、基板を用いる場合には、半導体土台内に又はその上に領域又は接合を形成するのに前処理工程を用いておくことができる。更に、基板は必ずしも半導体を主体とする必要がなく、種々の抵抗メモリアレイを支持するのに適したいかなる構造体、例えば、ポリマー、セラミック、メタル、ガラス、その他の材料とすることができる。
【００１４】
用語“メタル”とは元素金属のみならず、金属が他の微量金属を有するものも含み、又は合金が金属の物理的及び化学的特性を維持する限り、これら合金に半導体技術において既知の他の金属を設けたものを含むことができる。用語“メタル”はこのような金属の導電性酸化物をも含むものである。
【００１５】
本発明は、低揮発性メモリ技術（例えば、ＭＲＡＭ、ＰＣＲＡＭ、ＦＥＲＡＭ、ポリマーメモリ及びカルコゲニドメモリ）や、クロスポイント及び１トランジスタ‐１セルの双方の設計におけるある利点を導入するようにするメモリアレイ設計に関する新規な変更に関するものである。１トランジスタ‐１セル設計における読出し時間が速いこと及び信号対雑音比が高いことと、クロスポイント設計における記録密度が高いこととの双方を、これらの各設計のある特性を組み合わせることにより本発明に導入する。図１及び図２は、本発明の代表的な実施例を示す。本発明の新規な設計は、クロスポイント又は１トランジスタ‐１セル読出し設計の何れをも用いうるいかなるメモリ装置にも適用でき、一般にこのような装置（特に、背景技術で説明した装置）に関して説明するが、本発明は特に、代表的な目的に対してＭＲＡＭ装置につき説明する。
【００１６】
本発明では、“Ｚ”軸方向に配置した複数のメモリアレイ層３４においてほぼ上下に重ねた多重メモリセル３８の読出しを制御するのにアクセストランジスタ１６を用いる。メモリセル３８は、ＭＲＡＭ、ＰＣＲＡＭ、ＦＥＲＡＭ、ポリマーメモリ、カルコゲニドメモリ又はその他のメモリ構造の低揮発性セルとすることができる。この設計では、アクセストランジスタ層１２における二次元アレイの各アクセストランジスタ１６は、ほぼこの各単一のアクセストランジスタ１６上に製造した複数のメモリセル３８のほぼ垂直方向の積み重ねに接続でき、従って、この“Ｚ”軸方向の複数のメモリセル３８は本質的に、（以下に説明する）センスライン相互接続体３２によってセンスライン３３を共用する。この設計を図１の二次元断面及び図２の三次元断面に示す。これらの双方の図に、“Ｘ”、“Ｙ”及び“Ｚ”軸を示してある。
【００１７】
同様な素子に同じ符号を付してあるこれらの図を参照するに、図1は本発明のメモリ装置の構造が半導体基板１０上にアクセストランジスタ層１２を含むことを示している。アクセストランジスタ層１２は、少なくともアクセストランジスタ１６の（Ｘ，Ｙ平面における）二次元アレイを含む。図１に示すように、アクセストランジスタ１６は“Ｘ”軸方向に沿って基板１０上に配置されている。しかし、図面には本発明のメモリ装置の一部のみを説明の目的で断面で示してあり、他にアクセストランジスタ１６を“Ｘ”及び“Ｙ”軸の双方の方向で基板上に配置することができる。又、所望に応じ追加のアクセストランジスタアレイを“Ｚ”軸方向に形成することができる。
【００１８】
アクセストランジスタ１６を特定な構造にすることは本発明にとって重要なことではないが、このアクセストランジスタ１６は、図１に示すように代表的なＮチャネルＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）とすることができる。このトランジスタ１６は基板１０中にソース／ドレイン１４の能動領域を有する。トランジスタ１６は基板１０上にゲート酸化物１８を有し、代表的にはこのゲート酸化物上にポリシリコン層２０があり、このポリシリコン層２０を覆って珪化物層２２があり、これらの上に窒化物のキャップ構造体２４がある。ポリシリコン層２０と珪化物層２２とが相俟って（“Ｙ”軸方向に連続する）ワードライン２３を形成している。アクセストランジスタ１６のワードライン２３の側部は、代表的に酸化物又は窒化物材料より成る絶縁性側壁２６により絶縁され且つ保護されている。アクセストランジスタ１６のワードライン２３は、復号化装置及び論理回路のような（図３に示す）周辺回路４８に接続しうる。本発明に用いるアクセストランジスタ１６は当業者にとって周知の何れの技術によっても製造しうる。
【００１９】
依然として図１を参照するに、アクセストランジスタ層１２は、アクセストランジスタ１６上に、且つこのアクセストランジスタを囲んで絶縁誘電体層２８をも有する。この絶縁誘電体層２８を貫通させて導電性プラグ３０を形成し、この導電性プラグ３０をアクセストランジスタ１６のソース／ドレイン領域１４に接続するようにしうる。絶縁誘電体２８は、酸化物又はＢＰＳＧのような当該技術分野で既知の何れの材料にもすることができ、当該技術分野で既知の方法により形成しうる。導電性プラグ３０も同様に、当該技術分野で周知の何れの材料にもすることができるが、タングステンを主成分とする材料とするのが好ましく、既知の方法によって形成しうる。これらの導電性プラグ３０は、下側のアクセストランジスタ１６をメモリアレイ層３４の上側のメモリセル３８に電気接続するとともに、これらメモリセル３８を読出す際に用いるセンス増幅器５０に繋がっているビットライン３１のような周辺回路４８に接続するための端子又は接続ラインとして作用しうる。アクセストランジスタ１６とメモリアレイ層３４及びビットライン３１との間の接続ラインは代表的に、当該技術分野で既知のように誘電体材料（図示せず）で絶縁したメタル相互接続体３６として形成する。メタル相互接続体３６及びビットライン３１は銅、アルミニウム又は当該技術分野で適したものとして既知の他のいかなるメタルにもすることができ、既知の方法により形成しうる。
【００２０】
直前の段落で述べたように、センス増幅器５０に接続されたビットライン３１は、メタル相互接続体３６及びメタルプラグ３０によりアクセストランジスタ１６に結合されている。図１に示すように、メモリセル３８は“積層させた”メモリアレイ層３４内に配置されている。これらメモリセル３８は各メモリアレイ層３４において（“Ｘ／Ｙ”平面内で）二次元アレイに配置されており、この場合各メモリセル３８は共通ライン４４とセンスライン３３との交点に規定されており、これらライン４４及び３３は互いに直交させることができ、一般には直交させてある。このことは、図２の三次元斜視図でも分かることである。メモリセル３８の所定の垂直方向積み重ね体に対する各平坦層３４のセンスライン３３はメタル相互接続体３２により相互接続されている。図１及び２は、メモリセル３８がＭＲＡＭセルである場合にこれらメモリセル３８に書込みを行うのを支援するのに設けることのできる書込み専用ライン４０をも示している。図１及び２に示すような書込み専用ライン４０は、これらが交差磁界を発生させるのに用いられるようにするＭＲＡＭ以外のメモリ設計では必要でない。
【００２１】
本発明のメモリセル３８を代表的なＭＲＡＭセルとして示す図３を参照するに、各セル３８は、その最も基本的な構造において、読出し及び書込み機能の双方に対し用いられる共通ライン４４と、メモリ領域４２としての磁気ビットと、読出し機能に対して用いるセンスライン３３と、誘電体層４６を設けることによりセンスライン３３から分離され、書込み機能に対して用いられる書込み専用ライン４０（この場合もＭＲＡＭに対してのみ）とを有しうる。メモリ領域４２は強磁性自由層４３と、トンネル接合層４５と、強磁性固定層４１とを有する。好適実施例では、強磁性自由層４３が、センスライン３３に隣接する強磁性固定層４１よりも上にあるが、これらの層の配置を当該技術分野で既知のように変えることができる。好適実施例では、センスライン相互接続体３２を共有するセル３８はアクセストランジスタ１６に対し垂直な“列”にある。しかし、例えば、各層３４当り１つのセル３８のセンスライン３３をそれぞれ同じセンスライン相互接続体３２に接続するのが現実的に可能である限り、センスライン相互接続体３２を共有するセル３８を互いにオフセットさせるような他の構造にすることもできる。
【００２２】
（ＭＲＡＭ）セル３８の書込み専用ライン４０は当該技術分野で既知の導電性材料から構成でき、この書込み専用ラインを形成する材料の特定の組み合わせは本発明の臨界的な素子となるものではない。しかし、例示として、このライン４０を銅、アルミニウム又はその他の導電性材料とすることができる。書込み専用ライン４０はその周囲から誘電体層４６により絶縁され、この誘電体層はメモリセル３８及びメモリアレイ層３４の他の素子をも絶縁する。書込み専用ライン４０は、図１及び２では、メモリセル３８と関連させて断片で示してあるが、実際には図１に破線矢印で示すように、連続しており、センスライン相互接続体３２を囲むように延在している。
【００２３】
図３にはより明瞭に示してあるように、書込み専用ライン４０より上方には、後に更に説明するセンスライン３３と、共通ライン４４に接触している磁気ビット（メモリ領域）４２とがある。強磁性固定層４１は、この層４１の磁化方向を固定させる鉄マンガンのような関連の反強磁性層（図示せず）を有している。強磁性固定層４１の磁気材料は良好な磁気特性を有する材料又は合金から選択することができ、例えば、ニッケル‐鉄‐コバルト又はニッケル‐鉄とすることができる。トンネル接合層４５は２つの強磁性層４１及び４３を分離する領域であり、メモリの記憶を磁化方向（又は磁気ベクトルの組み合わせ）及びその結果の抵抗値として可能にする。トンネル接合層４５は、当該技術分野において既知のように、種々の材料から形成できるが、好適な材料は酸化アルミニウムである。トンネル接合層４５は、当該技術分野において既知であるように、種々のメモリ（例えば、ＭＲＡＭ）セル３８に対して薄肉で、平滑で、不変であるようにする必要がある。トンネル接合層４５上には強磁性自由層４３があり、この自由層は強磁性固定層４１と同じ磁気特性を有する材料から形成することができる。強磁性自由層４３は、強磁性固定層４１と相違して、ＭＲＡＭセル３８の書込みのために、この強磁性自由層の磁化方向を自由にシフトするものであり、関連の反強磁性層を有しない。この強磁性自由層４３は共通ライン４４（読出し／書込み）と電気接触し、これによりＭＲＡＭメモリセル３８がほぼ完成する。
【００２４】
再び、図１及び図２を参照するに、複数のメモリアレイ層３４が“Ｚ”軸方向で互いに積み重ねられ、これによりメモリ装置の密度が高められている。最上側のメモリアレイ層３４上では、代表的に窒化物の表面安定化層（図示せず）によりメモリ装置を保護するであろう。最終的な装置の実用的な物理的寸法を除いて、本発明のメモリ装置におけるメモリアレイ層３４の個数には制限が課せられるものではない。一般には、１０個以上の層３４が可能である。これよりも少ない個数の層３４も用いうること勿論である。
【００２５】
各層３４の各メモリセル３８は、図１及び図２に示すように、独自のセンスライン３３を有し、このセンスラインがセンスライン相互接続体３２に接続され、このセンスライン相互接続体自体がアクセストランジスタ１６に電気的に接続されている。センスライン３３はいかなる導電性材料でも形成しうるが、タングステンを主成分とするのが好ましい。図１（及び図２）に示すように、センスライン３３は、書込み専用ライン４０の上方でこのライン４０から誘電体４６により分離された状態で、且つ磁気ビット４２（特に、好適実施例の強磁性固定層４１）の下側でこれに接触させて延在している。この設計では、図２にしめすように、単一のアクセストランジスタ１６がそのほぼ上方の“Ｚ”軸方向の低揮発性メモリ（例えば、ＭＲＡＭ）セル３８の各々により共有されている。すなわち、各アクセストランジスタ１６は、メモリアレイ層３４の各々におけるそれぞれのセル３８に作用する。図２は、メモリアレイ層３４の最上側に示す面から延在する追加のセンスライン相互接続体３２を示している。これら追加のセンスライン相互接続体３２は他のメモリセル３８及びその下の他のアクセストランジスタ１６と接触している。
【００２６】
図３は、ＭＲＡＭ型のメモリセル３８を示すブロック線図であり、このメモリセル３８の読出し及び書込み中でのこのセル３８の素子とこれに関連する回路との相互作用を示している。書込み処理に際しては、周辺回路により共通ライン４４とメモリセル３８の書込み専用ライン４０とを同時に鼓舞することにより、このメモリセル３８がアドレスされ、メモリの実際の書込みは、当該技術分野において既知のように、代表的なＭＲＡＭにおいて強磁性層４１及び４３の磁化方向の関数として実行されるものであり、強磁性層４１の磁化方向は、２つのライン４４及び４０における電流により生ぜしめられるこれら２つの強磁性層４４及び４０の磁界の相互作用に基づくものとする必要がある。メモリセル３８における記憶情報を読出すためには、センス増幅器５０と接触するビットライン３１と、これに関連するアクセストランジスタ１６と、このメモリセル３８に関連する共通ライン４４とを同時に鼓舞させることにより、当該メモリセル３８をアドレスする。（図２に示すような）三次元アレイにおけるセル３８は、読出しのために、“Ｘ”軸方向ではアクセストランジスタ１６により、“Ｙ”軸方向では（周辺のセンス増幅器５０に電気接続された）ビットライン３１により、“Ｚ”軸方向では１つの平坦層３４の共通ライン４４によりアドレスされる。
【００２７】
図３に示すように、周辺回路４８はワードライン２３を鼓舞し、これによりアクセストランジスタ１６をターンオンさせる。このアクセストランジスタ１６は、ターンオンされると、（ビットライン３１によりこのアクセストランジスタ１６の一方のソース／ドレイン１４に接続された）センス増幅器５０を、このアクセストランジスタ１６の上方で関連の“Ｚ”軸方向での複数のメモリセル３８のセンスライン３３と関連し（このアクセストランジスタ１６の他方のソース／ドレイン１４に接続された）センスライン相互接続体３２に接続する作用をする。各メモリアレイ層３４を通る“Ｚ”軸方向におけるメモリセル３８の各“列”に対し（ビットライン３１と電気接続されている）個別のアクセストランジスタ１６を設けることができる。メモリセル３４の“列”の各々はセンスライン相互接続体３２とのその関連性により表わすことができる（図２及び３）。適切なアクセストランジスタがターンオンされると、周辺回路４８が共通ライン４４を鼓舞した際にセルが読出され、このアクセストランジスタ１６に接続されたセンス増幅器５０がこのセルに記憶されたメモリ状態を、当該技術分野で周知の何らかの方法により抵抗値（メモリの種類に応じて電圧又は電流）として検出する。
【００２８】
アクセストランジスタ１６は種々の方法で読出し回路に接続しうる。例えば、各アクセストランジスタ１６をそれぞれ単一のビットライン３１と電気接触させることができ、それぞれの単一のビットライン３１はそれぞれ単一のセンス増幅器５０と電気接触させることができ、或いはまた、関連するそれぞれのアクセストランジスタ１６を有するこのような構成配置での複数のビットライン３１は単一のセンス増幅器５０と電気接触できるとともにこの単一のセンス増幅器５０を共用しうる。他の例として、互いに異なるワードライン２３を有する複数のアクセストランジスタ１６が単一のビットライン３１を共有するとともにこの単一のビットラインの長さに沿ってこのビットラインと電気接触させるようにすることができる。この種類の構成配置における各ビットライン３１はそれぞれ独自のセンス増幅器５０と電気接触させることができ、或いはまた、複数のこのようなビットライン３１を単一のセンス増幅器５０と電気接触させるとともにこの単一のセンス増幅器を共用するようにしうる。更に、アクセストランジスタ１６と、ビットライン３１と、センス増幅器５０との構成配置にかかわらず、当該技術分野において周知のように、アクセストランジスタ１６と最終的な読出し回路との間の電気接続ラインに沿って（復号化装置のような）中間装置を設けることができる。
【００２９】
本発明の構成は、読出し機能をメモリセル３８及びセンス増幅器５０（又は他の読出し装置）の双方に近づけて高速読出し機能を可能にしうるトランジスタドライバ（アクセストランジスタ１６）を提供するものである。これにより、読出し機能中の信号対雑音比を従来のクロスポイント構成の場合よりも高くする。この構成では、メモリの三次元アレイが主として１Ｔ‐ｎセル設計となっている。ここで、ｎは“Ｚ”軸方向におけるメモリアレイ層３４又はセル３８の個数を表わしている。従って、必要とするアクセストランジスタ１６の個数は、当該技術分野で既知の１Ｔ‐１セル技術で必要とする個数よりも少なくなる。
【００３０】
図４は、本発明のメモリ装置１００を用いうる代表的な処理システム９００を示す。この処理システム９００は、ローカルバス９０４に結合された１つ以上のプロセッサ９０１を有している。ローカルバス９０４には、メモリコントローラ９０２及びプライマリバスブリッジ９０３も結合されている。処理システム９００に設けるメモリコントローラ９０２及びプライマリバスブリッジ９０３の双方又はいずれか一方は複数個とすることができる。メモリコントローラ９０２及びプライマリバスブリッジ９０３は単一装置９０６として集積化することができる。
【００３１】
メモリコントローラ９０２は、１つ以上のメモリバス９０７にも結合されている。各メモリバス９０７は、本発明の少なくとも１つのメモリ装置１００を有するメモリ手段９０８を受け入れる。メモリ手段９０８はメモリカード又はメモリモジュールとすることができる。メモリモジュールの例には、シングルインラインメモリモジュール（ＳＩＭＭ）や、デュアルインラインメモリモジュール（ＤＩＭＭ）が含まれる。メモリ手段９０８には、１つ以上の追加の装置９０９を含めることができる。例えば、ＳＩＭＭ又はＤＩＭＭでは、この追加の装置９０９を既存シリアル検出（ＳＰＤ）メモリのようなコンフィギュレーションメモリとすることができる。メモリコントローラ９０２はキャッシュメモリ９０５にも結合しうる。このキャッシュメモリ９０５は、処理システムにおける唯一のキャッシュメモリとすることができる。或いはまた、他の装置、例えば、プロセッサ９０１もキャッシュメモリを有し、これらキャッシュメモリがキャッシュメモリ９０５とでキャッシュ階層を形成しうるようにしうる。処理システム９００が、バスマスタである又は直接メモリアクセス（ＤＭＡ）を支持する周辺装置又はコントローラを有する場合には、メモリコントローラ９０２はキャッシュ干渉プロトコルを実行しうる。メモリコントローラ９０２が複数のメモリバス９０７に結合されている場合には、各メモリバス９０７が並列に動作できるか、又は異なるメモリバス９０７に異なるアドレスレンジをマッピングすることができる。
【００３２】
プライマリバスブリッジ９０３は少なくとも１つの周辺バス９１０に結合されている。この周辺バス９１０には、周辺装置又は追加のバスブリッジのような種々の装置を結合することができる。これらの装置には、記憶装置コントローラ９１１、種々のＩ／Ｏ装置９１４、セカンダリバスブリッジ９１５、マルチメディアプロセッサ９１８及びレガシーデバイスインターフェイス９２０を含めることができる。プライマリバスブリッジ９０３は１つ以上の特別な目的の高速ポート９２２にも結合しうる。例えば、パーソナルコンピュータでは、この特別な目的の高速ポートを、高性能なビデオカードを処理システム９００に結合するのに用いられるアクセラレーテッドグラフィックスポート（ＡＧＰ）とすることができる。
【００３３】
記憶装置コントローラ９１１は、１つ以上の記憶装置９１３を、記憶装置バス９１２を介して周辺バス９１０に結合する。例えば、記憶装置コントローラ９１１はＳＣＳＩコントローラとすることができ、記憶装置９１３はＳＣＳＩディスクとすることができる。Ｉ／Ｏ装置９１４は、いかなる種類の周辺装置にもすることができる。例えば、Ｉ／Ｏ装置９１４は、イーサネット（登録商標）カードのようなローカルエリアネットワークインターフェースとすることができる。セカンダリバスブリッジは、追加の装置を、他のバスを介して処理システムにインターフェースするのに用いることができる。セカンダリバスブリッジ９１５は、例えば、ユニバーサルシリアルバス（ＵＳＢ）装置９１７を、セカンダリバス９１６を介して処理システム９００に結合するのに用いるＵＳＢコントローラとすることができる。マルチメディアプロセッサ９１８は、サウンドカード、ビデオキャプチャーカード、又はその他のいかなる種類のメディアカードにもすることができ、これはスピーカ９１９のような１つの追加の装置に結合することもできる。レガシーデバイスインターフェイス９２０は、例えば旧式のキーボードやマウスのようなレガシーデバイス９２１を処理システム９００に結合するのに用いる。
【００３４】
図４に示す処理システム９００は、本発明を用いうる代表的な１つの処理システムにすぎない。図４は、パーソナルコンピュータ又はワークステーションのような汎用コンピュータに特に適した処理設計を示しているが、種々の分野に用いるのにより適したものとするために、処理システム９００の構成に周知の変更を施しうることに注意すべきである。例えば、処理を必要とする多くの電子装置を、メモリ手段９０８及びメモリ装置１００の双方又はいずれか一方に結合させたＣＰＵ９０１に依存する簡単な設計を用いて構成することができる。これらの電子装置には、オーディオ／ビデオプロセッサ及びレコーダや、ゲームコンソールや、デジタルテレビジョン受像器や、有線又は無線電話や、ナビゲーション装置（グローバルポジショニングシステム（ＧＰＳ）及び慣性航法の双方又はいずれか一方に基づくシステムを含む）や、デジタルカメラ及びデコーダの双方又はいずれか一方を含めることができるが、これらに限定されるものではない。上述した変更には、例えば、なくても済む素子の排除や、特殊装置又は回路の付加や、複数の装置の集積化を含めることができる。
【００３５】
上述した説明及び添付図面は、本発明の特徴及び利点を達成しうる代表的な実施例のみを表わすものである。本発明は、上述した図示の実施例に限定されるものではなく、本発明の精神及び範囲を逸脱することなしに、前述したのと等価で前述していない構成や、種々の変更を含めるようにすることができる。本発明は、特許請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００３６】
【図１】図１は、本発明の代表的な実施例により構成したメモリアレイの一部分の二次元断面図である。
【図２】図２は、図１の実施例により構成したメモリアレイの一部分の断面を示す斜視図である。
【図３】図３は、セルの層と他の回路との間の相互作用を示すＭＲＡＭメモリセルのブロック線図である。
【図４】図４は、本発明によるメモリ装置を含むプロセッサ基本システムを示すブロック線図である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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2007511895.tif 000008
2007511895.tif 000009
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