【誤訳訂正書】
【提出日】平成28年11月7日(2016.11.7)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
レベル１（Ｌ１）キャッシュを含む複数レベルのキャッシュと、
複数の整数レジスタと、
２つの６４ビット倍精度浮動小数点データエレメントを有する１２８ビットパックダブルオペランドを含む複数の浮動小数点データエレメントを格納する複数の浮動小数点レジスタと、
複数のステータスレジスタと、
命令ポインタレジスタと、
命令をフェッチする命令プリフェッチャと、
第１ソースオペランドを特定する第１ソースオペランド識別子と、第２ソースオペランドを識別する第２ソースオペランド識別子と、シフト量を指定する即値フィールドと、第１ソースオペランド及び第２ソースオペランドが３２ビットソースオペランドか６４ビットソースオペランドのいずれかを指定するフィールドとを有しシフト・アンド・ＸＯＲ演算を実行する命令を含む、フェッチされた複数の命令をデコードするデコーダと、
前記デコーダに接続される実行ユニットと、
浮動小数点データエレメントを処理する浮動小数点ユニットと、
を備え、
前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、
スカラー値の前記第１ソースオペランドを前記即値フィールドにより指定されたシフト量分シフトし、
シフトされた前記第１ソースオペランドと前記第２ソースオペランドとをＸＯＲし、
シフトされＸＯＲされた結果の値を、スカラーレジスタであるデスティネーションレジスタに格納する
プロセッサ。
【請求項２】
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、前記第１ソースオペランドを前記シフト量分右シフトする請求項１に記載のプロセッサ。
【請求項３】
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、前記第１ソースオペランドを前記シフト量分左シフトする請求項１に記載のプロセッサ。
【請求項４】
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、前記第１ソースオペランドを前記シフト量分論理シフトする請求項１に記載のプロセッサ。
【請求項５】
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、前記第１ソースオペランドを前記シフト量分算術シフトする請求項１に記載のプロセッサ。
【請求項６】
前記シフト・アンド・ＸＯＲ演算を実行する命令は、前記シフト・アンド・ＸＯＲ演算の種類をエンコードする少なくとも１つのフィールドを有する請求項１から５のいずれか一項に記載のプロセッサ。
【請求項７】
前記浮動小数点ユニットは、６４ビット対６４ビットの浮動小数点除算を実行する請求項１から６のいずれか一項に記載のプロセッサ。
【請求項８】
前記プロセッサは、縮小命令セットコンピュータ（ＲＩＳＣ）アーキテクチャを有する請求項１から７のいずれか一項に記載のプロセッサ。
【請求項９】
レジスタリネーム論理を更に備える請求項１から８のいずれか一項に記載のプロセッサ。
【請求項１０】
前記第１ソースオペランドは６４ビットソースオペランドであり、前記デスティネーションレジスタは６４ビットレジスタである請求項１から９のいずれか一項に記載のプロセッサ。
【請求項１１】
ディスプレイコントロールと、
メモリインターフェースと、
プロセッサと、
を備え、
前記プロセッサは、
レベル１（Ｌ１）キャッシュを含む複数レベルのキャッシュと、
複数の整数レジスタと、
２つの６４ビット倍精度浮動小数点データエレメントを有する１２８ビットパックダブルオペランドを含む複数の浮動小数点データエレメントを格納する複数の浮動小数点レジスタと、
複数のステータスレジスタと、
命令ポインタレジスタと、
命令をフェッチする命令プリフェッチャと、
第１ソースオペランドを特定する第１ソースオペランド識別子と、第２ソースオペランドを識別する第２ソースオペランド識別子と、シフト量を指定する即値フィールドと、第１ソースオペランド及び第２ソースオペランドが３２ビットソースオペランドか６４ビットソースオペランドのいずれかを指定するフィールドとを有しシフト・アンド・ＸＯＲ演算を実行する命令を含む、フェッチされた複数の命令をデコードするデコーダと、
前記デコーダに接続される実行ユニットと、
浮動小数点データエレメントを処理する浮動小数点ユニットと、
を有し、
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、
スカラー値の前記第１ソースオペランドを前記即値フィールドにより指定されたシフト量分シフトし、
シフトされた前記第１ソースオペランドと前記第２ソースオペランドとをＸＯＲし、
シフトされＸＯＲされた結果の値を、スカラーレジスタであるデスティネーションレジスタに格納する
システム。
【請求項１２】
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、前記第１ソースオペランドを前記シフト量分右シフトする請求項１１に記載のシステム。
【請求項１３】
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、前記第１ソースオペランドを前記シフト量分左シフトする請求項１１に記載のシステム。
【請求項１４】
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、前記第１ソースオペランドを前記シフト量分論理シフトする請求項１１に記載のシステム。
【請求項１５】
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、前記第１ソースオペランドを前記シフト量分算術シフトする請求項１１に記載のシステム。
【請求項１６】
前記シフト・アンド・ＸＯＲ演算を実行する命令は、前記シフト・アンド・ＸＯＲ演算の種類をエンコードする少なくとも１つのフィールドを有する請求項１１から１５のいずれか一項に記載のシステム。
【請求項１７】
前記浮動小数点ユニットは、６４ビット対６４ビットの浮動小数点除算を実行する請求項１１から１６のいずれか一項に記載のシステム。
【請求項１８】
前記プロセッサは、縮小命令セットコンピュータ（ＲＩＳＣ）アーキテクチャを有する請求項１１から１７のいずれか一項に記載のシステム。
【請求項１９】
前記プロセッサは、レジスタリネーム論理を更に備える請求項１１から１８のいずれか一項に記載のシステム。
【請求項２０】
前記第１ソースオペランドは６４ビットソースオペランドであり、前記デスティネーションレジスタは６４ビットレジスタである請求項１１から１９のいずれか一項に記載のシステム。
【請求項２１】
ランダムアクセスメモリ（ＲＡＭ）と、
無線トランシーバと、
前記ＲＡＭおよび前記無線トランシーバに接続されるプロセッサと、
を備え、
前記プロセッサは、
レベル１（Ｌ１）キャッシュを含む複数レベルのキャッシュと、
複数の整数レジスタと、
２つの６４ビット倍精度浮動小数点データエレメントを有する１２８ビットパックダブルオペランドを含む複数の浮動小数点データエレメントを格納する複数の浮動小数点レジスタと、
複数のステータスレジスタと、
命令ポインタレジスタと、
命令をフェッチする命令プリフェッチャと、
第１ソースオペランドを特定する第１ソースオペランド識別子と、第２ソースオペランドを識別する第２ソースオペランド識別子と、シフト量を指定する即値フィールドと、第１ソースオペランド及び第２ソースオペランドが３２ビットソースオペランドか６４ビットソースオペランドのいずれかを指定するフィールドとを有しシフト・アンド・ＸＯＲ演算を実行する命令を含む、フェッチされた複数の命令をデコードするデコーダと、
前記デコーダに接続される実行ユニットと、
浮動小数点データエレメントを処理する浮動小数点ユニットと、
を有し、
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、
スカラー値の前記第１ソースオペランドを前記即値フィールドにより指定されたシフト量分シフトし、
シフトされた前記第１ソースオペランドと前記第２ソースオペランドとをＸＯＲし、
シフトされＸＯＲされた結果の値を、スカラーレジスタであるデスティネーションレジスタに格納する
システム。
【請求項２２】
オーディオコントローラを更に備える請求項２１に記載のシステム。
【請求項２３】
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、前記第１ソースオペランドを前記シフト量分右シフトする請求項２１または２２に記載のシステム。
【請求項２４】
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、前記第１ソースオペランドを前記シフト量分左シフトする請求項２１または２２に記載のシステム。
【請求項２５】
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、前記第１ソースオペランドを前記シフト量分論理シフトする請求項２１または２２に記載のシステム。
【請求項２６】
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、前記第１ソースオペランドを前記シフト量分算術シフトする請求項２１または２２に記載のシステム。
【請求項２７】
前記シフト・アンド・ＸＯＲ演算を実行する命令は、前記シフト・アンド・ＸＯＲ演算の種類をエンコードする少なくとも１つのフィールドを有する請求項２１から２６のいずれか一項に記載のシステム。
【請求項２８】
前記浮動小数点ユニットは、６４ビット対６４ビットの浮動小数点除算を実行する請求項２１から２７のいずれか一項に記載のシステム。
【請求項２９】
前記プロセッサは、縮小命令セットコンピュータ（ＲＩＳＣ）アーキテクチャを有する請求項２１から２８のいずれか一項に記載のシステム。
【請求項３０】
前記プロセッサは、レジスタリネーム論理を更に備える請求項２１から２９のいずれか一項に記載のシステム。
【請求項３１】
前記第１ソースオペランドは６４ビットソースオペランドであり、前記デスティネーションレジスタは６４ビットレジスタである請求項２１から３０のいずれか一項に記載のシステム。
【請求項３２】
レベル１（Ｌ１）キャッシュを含む複数レベルのキャッシュと、
複数の整数レジスタと、
２つの６４ビット倍精度浮動小数点データエレメントを有する１２８ビットパックダブルオペランドを含む複数の浮動小数点データエレメントを格納する複数の浮動小数点レジスタと、
複数のステータスレジスタと、
命令ポインタレジスタと、
命令をフェッチする命令プリフェッチャと、
第１ソースオペランドを特定する第１ソースオペランド識別子と、第２ソースオペランドを識別する第２ソースオペランド識別子と、シフト量を指定する即値フィールドとを有し、前記第１ソースオペランドおよび前記第２ソースオペランドが６４ビットソースオペランドであるシフト・アンド・ＸＯＲ演算を実行する命令を含む、フェッチされた複数の命令をデコードするデコーダと、
前記デコーダに接続される実行ユニットと、
浮動小数点データエレメントを処理する浮動小数点ユニットと、
を備え、
前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、
スカラー値の前記第１ソースオペランドを前記即値フィールドにより指定されたシフト量分左シフトし、
左シフトされた前記第１ソースオペランドと前記第２ソースオペランドとをＸＯＲし、
左シフトされＸＯＲされた結果の値を、スカラーレジスタである６４ビットデスティネーションレジスタに格納する、
縮小命令セットコンピュータ（ＲＩＳＣ）アーキテクチャを有する
プロセッサ。
【請求項３３】
前記シフト・アンド・ＸＯＲ演算を実行する命令は、前記シフト・アンド・ＸＯＲ演算の種類をエンコードする１以上のフィールドを有する請求項３２に記載のプロセッサ。
【請求項３４】
ディスプレイコントロールと、
メモリインターフェースと、
縮小命令セットコンピュータ（ＲＩＳＣ）アーキテクチャを有するプロセッサと、
を備え、
前記プロセッサは、
レベル１（Ｌ１）キャッシュを含む複数レベルのキャッシュと、
複数の整数レジスタと、
２つの６４ビット倍精度浮動小数点データエレメントを有する１２８ビットパックダブルオペランドを含む複数の浮動小数点データエレメントを格納する複数の浮動小数点レジスタと、
複数のステータスレジスタと、
命令ポインタレジスタと、
命令をフェッチする命令プリフェッチャと、
第１ソースオペランドを特定する第１ソースオペランド識別子と、第２ソースオペランドを識別する第２ソースオペランド識別子と、シフト量を指定する即値フィールドとを有し、前記第１ソースオペランドおよび前記第２ソースオペランドが６４ビットソースオペランドであるシフト・アンド・ＸＯＲ演算を実行する命令を含む、フェッチされた複数の命令をデコードするデコーダと、
前記デコーダに接続される実行ユニットと、
浮動小数点データエレメントを処理する浮動小数点ユニットと、
を有し、
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、
スカラー値の前記第１ソースオペランドを前記即値フィールドにより指定されたシフト量分左シフトし、
左シフトされた前記第１ソースオペランドと前記第２ソースオペランドとをＸＯＲし、
左シフトされＸＯＲされた結果の値を、スカラーレジスタである６４ビットデスティネーションレジスタに格納する
システム。
【請求項３５】
前記シフト・アンド・ＸＯＲ演算を実行する命令は、前記シフト・アンド・ＸＯＲ演算の種類をエンコードする１以上のフィールドを有する請求項３４に記載のシステム。
【請求項３６】
ランダムアクセスメモリ（ＲＡＭ）と、
無線トランシーバと、
前記ＲＡＭおよび前記無線トランシーバに接続される、縮小命令セットコンピュータ（ＲＩＳＣ）アーキテクチャを有するプロセッサと、
を備え、
前記プロセッサは、
レベル１（Ｌ１）キャッシュを含む複数レベルのキャッシュと、
複数の整数レジスタと、
２つの６４ビット倍精度浮動小数点データエレメントを有する１２８ビットパックダブルオペランドを含む複数の浮動小数点データエレメントを格納する複数の浮動小数点レジスタと、
複数のステータスレジスタと、
命令ポインタレジスタと、
命令をフェッチする命令プリフェッチャと、
第１ソースオペランドを特定する第１ソースオペランド識別子と、第２ソースオペランドを識別する第２ソースオペランド識別子と、シフト量を指定する即値フィールドとを有し、前記第１ソースオペランドおよび前記第２ソースオペランドが６４ビットソースオペランドであるシフト・アンド・ＸＯＲ演算を実行する命令を含む、フェッチされた複数の命令をデコードするデコーダと、
前記デコーダに接続される実行ユニットと、
浮動小数点データエレメントを処理する浮動小数点ユニットと、
を有し、
前記プロセッサは、前記シフト・アンド・ＸＯＲ演算を実行する命令に応じて、
スカラー値の前記第１ソースオペランドを前記即値フィールドにより指定された左シフト量分シフトし、
左シフトされた前記第１ソースオペランドと前記第２ソースオペランドとをＸＯＲし、
左シフトされＸＯＲされた結果の値を、スカラーレジスタである６４ビットデスティネーションレジスタに格納する
システム。
【請求項３７】
前記シフト・アンド・ＸＯＲ演算を実行する命令は、前記シフト・アンド・ＸＯＲ演算の種類をエンコードする１以上のフィールドを有する請求項３６に記載のシステム。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００４７
【訂正方法】変更
【訂正の内容】
【００４７】
図３Ｅは、４０以上のビットを有する別の演算符号（オペコード）フォーマット３７０を示す。オペコードフォーマット３７０は、オペコードフォーマット３６０に対応しており、オプションのプレフィックスバイト３７８を含む。シフト・アンド・ＸＯＲ演算の種類は、フィールド３７８、３７１、および３７２の１以上でエンコードされてよい。ソースオペランド識別子３７４および３７５により、および、プレフィックスバイト３７８により、各命令についてオペランド位置を２つまで特定することができる。シフト・アンド・ＸＯＲ命令の一実施形態では、プレフィックスバイト３７８を利用して、３２ビットまたは６４ビットのソースオペランドおよび宛先オペランドを特定する。シフト・アンド・ＸＯＲ命令の一実施形態では、宛先オペランド識別子３７６はソースオペランド識別子３７４と等しいが、他の実施形態では異なっていてもよい。別の実施形態では、宛先オペランド識別子３７６は、ソースオペランド識別子３７５と等しいが、他の実施形態では異なっていてもよい。シフト・アンド・ＸＯＲ命令の一実施形態では、オペランド識別子３７４および３７５が特定するオペランドのいずれかを、オペランド識別子３７４および３７５が特定する別のオペランドに、シフト・アンド・ＸＯＲを行い、これを、シフト・アンド・ＸＯＲの結果で上書きするが、他の実施形態では、識別子３７４および３７５が特定するオペランドのシフト・アンド・ＸＯＲは、別のレジスタの別のデータエレメントに書き込まれる。オペコードフォーマット３６０および３７０は、レジスタからレジスタへ、メモリからレジスタへ、メモリによりレジスタへ、レジスタによりレジスタへ、即値よりレジスタへ、レジスタから、ＭＯＤフィールド３６３および３７３により部分的に、およびオプションとしてスケールインデックスベースおよび変位バイトにより特定されるメモリアドレスへ、といった書き込みを許可する。