(57)【要約】  本発明に係るメモリ構造体において、書き換え可能メモリセル（ＭＣ）はワード線（ＷＬ）とビット線（ＢＬ）の交差点に配置される。また、該メモリセルは、該メモリセルに格納された情報が基本的に非破壊的に読み取られるように構成される。本発明によると、メモリ構造体には、各ワード線（ＷＬ）もしくは各ビット線（ＢＬ）ごとにフラグセル（ＭＭＣ）が配されている。該フラグセルは情報を格納することができる。この情報とは、各ワード線（ＷＬ）もしくは各ビット線（ＢＬ）に沿って配されたメモリセル（ＭＣ）うちの少なくとも１つに対して、ある基本状態が生じてから読み取り動作が行われたか否かを示す。
2007510241.tif 000002
【特許請求の範囲】
【請求項１】
ワード線（ＷＬ）とビット線（ＢＬ）との交差点に配された書き換え可能なメモリセル（ＭＣ）を複数有しており、
上記メモリセル（ＭＣ）が該メモリセル（ＭＣ）に格納した情報を原則的に非破壊的に読み出すように構成されている、メモリ構造体であって、
各ワード線（ＷＬ）もしくは各ビット線（ＢＬ）にフラグセル（ＭＭＣ）を有しており、
上記フラグセルは、ワード線（ＷＬ）もしくはビット線（ＢＬ）に沿って配された複数の上記メモリセル（ＭＣ）のうちの少なくとも１つが、基本状態が生じた後に読み取り動作が行われたが否かを示す情報項目を格納することができるように構成されていることを特徴とするメモリ構造体。
【請求項２】
上記フラグセル（ＭＭＣ）は、上記メモリセル（ＭＣ）と同じセル形態であることを特徴とする請求項１に記載のメモリ構造体。
【請求項３】
上記フラグセル（ＭＭＣ）は、格納した情報が非破壊的に読み取られるメモリセル形態であることを特徴とする請求項１または２に記載のメモリ構造体。
【請求項４】
上記フラグセル（ＭＭＣ）は、不揮発性メモリであることを特徴とする請求項１から３の何れか１項に記載のメモリ構造体。
【請求項５】
１つのメモリチップであることを特徴とする請求項１から４の何れか１項に記載のメモリ構造体。
【請求項６】
互いに関連性をもつ複数のメモリチップであることを特徴とする請求項１から５の何れか１項に記載のメモリ構造体。
【請求項７】
リフレッシュ動作を行うためのリフレッシュ装置を有していることを特徴とする請求項１から６の何れか１項に記載のメモリ構造体。
【請求項８】
ワード線（ＷＬ）とビット線（ＢＬ）との交差点に配された書き換え可能なメモリセル（ＭＣ）を複数有しており、上記メモリセル（ＭＣ）が該メモリセル（ＭＣ）に格納した情報を原則的に非破壊的に読み出すように構成されているメモリ構造体の動作方法であって、
既に少なくとも一回の読み取り動作が行われた、或る１本のワード線（ＷＬ）もしくはビット線（ＢＬ）に沿って配された複数の上記メモリセル（ＭＣ）に対して、リフレッシュ動作を施すことを特徴とするメモリ構造体の動作方法。
【請求項９】
読み取り動作が行われたことを、読み取り動作で使用されるワード線（ＷＬ）に沿って、または、読み取り動作で使用されるビット線（ＢＬ）に沿って配置されているフラグセル（ＭＭＣ）に、情報として格納されることを特徴とする請求項８に記載のメモリ構造体の動作方法。
【請求項１０】
上記リフレッシュ動作が行われることによって、フラグセルに格納された情報は基準値にリセットされることを特徴とする請求項８または９に記載のメモリ構造体の動作方法。
【請求項１１】
他の事象によって、上記リフレッシュ動作が引き起こされることを特徴とする請求項８から１０の何れか１項に記載のメモリ構造体の動作方法。
【請求項１２】
ワード線（ＷＬ）とビット線（ＢＬ）との交差点に配された書き換え可能なメモリセル（ＭＣ）を複数有しており、
上記メモリセル（ＭＣ）が該メモリセル（ＭＣ）に格納した情報を非破壊的に読み出すように構成されている、メモリ構造体であって、
リフレッシュ動作を行うリフレッシュ装置（Ｒｅｆｒ）を有するとともに、ワード線（ＷＬ）もしくはビット線（ＢＬ）に１つのフラグセル（ＭＭＣ）を有しており、
上記フラグセル（ＭＭＣ）は、基本状態が生じた後に、各ワード線（ＷＬ）もしくは各ビット線（ＢＬ）に沿って配された複数の上記メモリセル（ＭＣ）のうちの少なくとも１つに対して少なくとも１回の読み取り動作が行われたか否かを示す情報項目を格納できるように構成されており、
上記リフレッシュ装置（Ｒｅｆｒ）は、各上記フラグセル（ＭＭＣ）に対して、フラグセル（ＭＭＣ）に格納された情報に応じて、フラグセル（ＭＭＣ）が配されているワード線（ＷＬ）またはビット線（ＢＬ）に沿って配置されているメモリセル（ＭＣ）のためのリフレッシュプロセスを行うように設計されていることを特徴とするメモリ構造体。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は請求項１のプリアンブルに係るメモリ構造体と、メモリ構造体の操作方法とに関する。
【０００２】
ジェネリック型のメモリ構造体として、例えば、ＳＲＡＭタイプの半導体メモリチップや、ＥＡＲＯＭ・ＥＰＲＯＭ・ＥＥＰＲＯＭ・フラッシュメモリ等の書き換え可能ＲＯＭタイプの半導体メモリチップが知られている。これらのチップタイプはすべて、必須構成として半導体材料（シリコンなど）を含み、且つ、格納された情報は非破壊的に読み取られる、すなわち、格納された情報は、読み取り動作が行われている間もそのチップタイプに保持され続けるという共通の特徴をもっている（これとは反対に、ＤＲＡＭメモリ構造体に格納された情報は破壊的に読み取られる。ゆえに、読み取られた情報は、読み取り動作直後に、情報が読み取られたメモリセルに再び書き込まれる必要がある）。
【０００３】
集積回路の小型化が進むにつれ、そしてまた、ジェネリック型のメモリ構造体の小型化が進むにつれ、半導体メモリで知られる記憶機構とは異なる記憶機構を持つメモリ構造体を提供しようという試みが最近なされている。このような記憶機構として既に周知であるものとしては、例えば、強誘電体タイプ（例えばＦｅＲＡＭ）や磁気タイプ（例えばＭＲＡＭ）がある。また、現在広く知られていないメモリタイプの研究もなされている。これに関しては、例えば、「Ｄｉｅ  Ｚｕｋｕｎｆｔ  ｄｅｓ  Ｓｐｅｉｃｈｅｒｓ  [Ｔｈｅ  ｆｕｔｕｒｅ  ｏｆ  ｍｅｍｏｒｙ]」という記事のＰａｒｔ２が２００３年１０月１３日時点でインターネットを通じて一般に公開されている（インターネットアドレス「ｗｗｗ．ｅｌｅｋｔｒｏｎｉｋｎｅｔ．ｄｅ／ｔｏｐｉｃｓ／ｂａｕｅｌｅｍｅｎｔｅ／ｆａｃｈｔｈｅｍｅｎ／２００２／０２０２２３」で閲覧できる）。
【０００４】
上記の記事では、未来の新しいメモリ技術として、高分子ＦｅＲＡＭやＯＵＭ（Ｏｖｏｎｉｃｓ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）について言及している。加えて、「Ｅｌｅｔｔｒｏｎｉｃａ  Ｏｇｇｉ  ３１６」（２００２年１０月版）というジャーナルの第１１８ページから第１２３ページにも新しい記憶機構について記載されている。該記憶機構は、将来的に期待できるメモリである、ＰＭＣ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｍｅｔａｌｌｉｚａｔｉｏｎ  Ｃｅｌｌ）技術を使った電気化学メモリ（electrochemical memory）を備えている。しかしながら、メモリ構造体が適切に設計されているこれらの記憶機構の中には、メモリ構造体読み取り動作はほとんど非破壊的に行われているにもかかわらず、読み取り動作後のメモリセル内の情報が、読み取り動作が行われることによってある程度（量的に）減少してしまうことが予想される。従って、１つの同じメモリセルから繰り返し読み取りを行うと、このメモリセルに格納された情報はたとえデジタル特性を持っていても量的に減少しまうことになる。これを一般に「劣化」という。このため、高頻度で読み取り動作が行われたメモリセルに含まれる情報の量は減少し、そして、さらなる読み取り動作が行われている間に、その減少した情報と反対の理論内容を持つ情報とを評価装置が区別できないほどになり、その結果リードエラーが発生するということが予見できる。
【０００５】
この問題に対する、容易に実行できて技術的に明白な解決法としては、各読み取り動作の直後に再書き込み動作を行うというものがある。これにより、メモリセルから読み取られた情報は同じメモリセルにすぐに再書き込みされる。ゆえに、そこで行われる関連した信号増幅によるさらなる読み取り動作を行うことができる。つまり、このようなメモリ構造体は、周知のＤＲＡＭ半導体メモリに基づいて設計・動作させる必要があるだろう。しかしながら、当然ではあるが、上記した書き換え動作は時間を必要とする。すなわち、書き換え動作を行うと、対応するメモリ構造体の動作は、ユーザが受け入れ難く感じるほどに遅くなる。
【０００６】
本発明の目的は、メモリセルに格納された情報を繰り返し読み出すことによって発生する情報の量的減少を、さらなる読み取り動作によって発生し得るリードエラーが発生しない程度に防ぐことができるようなジェネリック型のメモリ構造体を構成することである。本発明の他の目的としては、メモリ構造体の動作方法を提供することである。
【０００７】
ジェネリック型のメモリ構造体に関する本発明の上記目的は、請求項１の特徴部分によって達成され、動作方法に関する本発明の上記他の目的は、請求項８の特徴部分によって達成される。好適な改良や発展形態は下位請求項に示す。
【０００８】
以下、図面を参照しながら本発明をさらに詳細に説明する。図１から図３は、それぞれ本発明の異なる実施形態を示す。
【０００９】
図１は本発明に係る第１の実施形態の一部を示しており、個々のメモリチップにおいて実施されることを仮定したものである。一般的に知られたものと同じように、本実施形態も、ワード線ＷＬ及びビット線ＢＬに沿って書き換え可能なメモリセルＭＣが複数配された構成、すなわちワード線ＷＬとビット線ＢＬとの交差点に書き換え可能メモリセルＭＣが配された構成を備えている。このメモリセルＭＣは、格納された情報がほぼ非破壊的に読み取られるタイプのものである。それゆえ、現在一般的なメモリ構造体で言うならば、上記したＲＯＭタイプや磁気ＲＡＭタイプ（ＳＲＡＭ）といった半導体メモリに相当する。しかしながら、本実施形態はまた、将来に経済的重要性が得られるだけの、記憶材料及び記憶原理を有したメモリ構造体でもある。情報を格納することができる他の手段の代表として、そのようなメモリ構造体の一例を挙げれば、以下のような事項に基づく記憶原理のメモリ構造体がある。その記憶原理とは、メモリ構造体適当な電圧が印加された場合に、固体電解質が金属イオンを他の絶縁電解質に移動させ、その結果として（この場合は金属性の導電性パスが形成されたか否かによるが）固体電解質に対する異なる抵抗値が得られる。この異なる抵抗値が、格納される情報のタイプと同義となる（“ｌｏｇｉｃａｌ  ０”もしくは“ｌｏｇｉｃａｌ  １”）。
【００１０】
また本第１の実施形態は、上記とは別の増設メモリセル、いわゆるフラグセル（flag cell ）ＭＭＣを備えている。このフラグセルＭＭＣは、各ワード線ＷＬに沿って配され、好ましくは上記したメモリセルＭＣと同じメモリセルタイプ、すなわち、格納された情報項目（an item of information）がほぼ非破壊的に読み取られるタイプであることが好ましい。ここで、フラグセルＭＭＣが不揮発タイプのメモリセルであれば好都合である。なぜなら、不揮発タイプのメモリセルに格納された情報は、供給電圧がＯＦＦになっても保持されるからである。フラグセルＭＭＣへは、各ワード線ＷＬとフラグビット線ＭＢＬを介してアドレスできる。
【００１１】
フラグセルＭＭＣは、初めて起動すると、もしくは後述するリセット動作の後に起動すると、既定の基本状態、すなわち所定タイプの情報が基準値（“ｌｏｇｉｃａｌ  ０”もしくは“ｌｏｇｉｃａｌ  １”）として格納されている状態となっている。メモリセルＭＣに対する読み取りアクセス動作が、メモリ構造体において続く動作が行われている間に行われるときは常に、上記基準値を補足する情報項目が、読み取りの目的でアドレスされた上記メモリセルＭＣと同じワード線ＷＬに接続されたフラグセルＭＭＣに、本発明に沿って書き込まれる。従って、各フラグセルＭＭＣの内容、すなわち、各フラグセルＭＭＣに格納されている情報項目は常に、該フラグセルＭＭＣが接続しているワード線ＷＬに沿って配された複数のメモリセルＭＣのうちの少なくとも１つに対して、読み取りアクセス動作が少なくとも一回行われたか否かということを反映している。
【００１２】
本発明に係る方法は、メモリセルＭＣに対して（時折）行われるリフレッシュ動作を提供する。メモリセルＭＣはワード線ＷＬに沿って配され、このワード線ＷＬと接続されたフラグセルＭＭＣは基準値を補足する記憶内容（フラグセルＭＭＣに格納された情報項目を読み出すことによって決定されうる）を持つ。周知のように、リフレッシュ動作（これはダイナミック半導体メモリ（ＤＲＡＭ）で知られる）の間、リフレッシュされるメモリセルに格納されている情報は、読み取られ、且つ読み取りを行ったメモリセルに再び書き込まれる（通常まだ同じ読み取りサイクル）。ここで、この情報を示す信号は通常、リフレッシュされるメモリセルに割り当てられるセンス増幅器を使って、もとの値にまで増幅される。
【００１３】
リフレッシュ動作の間に（信号が増幅された）情報が再び書き込まれることによる上記効果は、この場合有利に使われる。すなわち、情報項目は、メモリセルＭＣに格納される一方で、ほぼ非破壊的に読み取られ、繰り返しの読み取り動作の間にある程度の劣化が起こるが、この情報を（量的に）もとの値に再び戻すことができる。ゆえに、格納された情報は普通読み取られるごとにいくらか減少するが、何度も読み取られたことによって生じる減少は回避することができるので、一般に差動増幅器であるセンス増幅器によって検出されない結果として生じるリードエラーを回避することができる。
【００１４】
既に上記で論理的可能性として述べたように、このようなリフレッシュ動作は時折行われるだけであるので、読み取られた情報が各読み取り動作後に再び書き込まれる場合と比べて、大幅に短い時間と少ないエネルギーを費やすだけでよいのが利点である。加えて、上記した大幅に少ないエネルギーを費やすだけでよいというのは、ワード線ＷＬに沿っており、内容が以前に読み取られたメモリセルＭＣのみに対してリフレッシュ動作がなされるからである。これは、ダイナミック半導体メモリ（ＤＲＡＭ）において一様に、つまり、強制的に行われるリフレッシュ動作と対照を成す。同様に、これらの利点は後述する動作方法にも当てはまる。
【００１５】
この動作方法（後述する動作方法も含め）の場合、リフレッシュ動作中または動作後に、上記した基準値に対してリフレッシュ動作を引き起こす、フラグセルＭＭＣに格納された情報をリセットするのがよい。また、リフレッシュ動作は、さらなる事象（event）、もしくはさらなる基準(criterion)によって引き起こされるようにしてもよい。上記基準としては、例えば、メモリ構造体に供給される信号がある。この信号は、本発明に係るメモリ構造体が接続された制御回路（場合によってはプロセッサ）が静穏状態にあるということを示す。このような場合、リフレッシュ動作による時間の浪費は発生しない。なぜならメモリ構造体はこの期間は活発に動作しないからである。また、他の基準として（これらは単なる例示であって、結論ではないが）は、本発明に係るメモリ構造体を備える装置におけるスイッチングの動作や、一般的に"パワーオン信号"と言われる特別な信号を発生させるとともに、該信号を直接的または間接的に本発明に係るメモリ構造体に供給するスイッチング−オン動作や、もしくは、本発明に係るメモリ構造体を含む装置へのチャージ動作がある。このチャージ動作の場合、リフレッシュ動作を引き起こす信号は、例えば、帯電電流が流れることによって生成されてもよい。
【００１６】
図２は本発明の第２の実施形態を示す。フラグセルＭＭＣの原理については第１の実施形態にて既に説明したが、ここではフラグセルＭＭＣがビット線ＢＬに沿って配されている。この場合、フラグセルＭＭＣへは、各ビット線ＢＬと、フラグセルＭＭＣに割り当てられたフラグワード線ＭＷＬとを介してアドレスされ得る。これらのフラグセルＭＭＣの機能とその動作方法は上記したものと類似しており、この場合、リフレッシュ動作は、読み取り動作が行われたメモリセルＭＣが配されたビット線ＢＬに沿って配されたメモリセルＭＣに対してのみ行われる。また、読み取り動作が行われたかどうかを示す情報のフラグセルＭＭＣへの書き込みも、読み取り動作が行われたメモリセルＭＣが配されたビット線ＢＬに沿って配されたメモリセルＭＣに対してのみ行われる。
【００１７】
図３は本発明の第３の実施形態を示す。この場合、本発明に係るメモリ構造体は、互いに機能的に関連する複数のメモリチップＭＥＭを使って実現される。例えばこれは、一般的に知られるメモリモジュールの場合である。図３はそのようなメモリモジュールを示す。メモリモジュールは通常、一般にコントローラ（図示せず）と呼ばれる制御回路によって駆動される。このような制御回路は、例えば、一般的に「さらなる事象」と呼ぶことができかつリフレッシュ動作を引き起こす上記信号を生成し、この信号をそれぞれ接続されたメモリチップＭＥＭに供給する。本実施形態ではまた、個々のメモリチップＭＥＭを使用する。このメモリチップＭＥＭは、図３において拡大鏡を使って拡大しているように示されている。また、このメモリチップＭＥＭは、メモリセルアレイＭＣＦを備え、さらに、所望のリフレッシュ動作を行ういわゆるリフレッシュ装置Ｒｅｆｒを備えてもよい。本発明の第１・第２の実施形態においては、メモリ構造体とはひとつのメモリチップＭＥＭのことであったが、リフレッシュ装置Ｒｅｆｒを備えてもよい。また、リフレッシュ装置Ｒｅｆｒはメモリ構造体の外、例えば上記した制御回路の中にあってもよい。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態を示す図である。
【図２】本発明の他の実施形態を示す図である。
【図３】本発明の他の実施形態を示す図である。
【符号の説明】
【００１９】
ＢＬ    ビット線
ＷＬ    ワード線
ＭＣ    メモリセル
ＭＭＣ    フラグセル
ＭＢＬ    フラグビット線
ＭＷＬ    フラグワード線
ＭＣＦ    メモリセルアレイ
ＭＥＭ    メモリチップ
Ｒｅｆｒ    リフレッシュ装置
【図１】
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【図２】
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【図３】
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【国際調査報告】
2007510241.tif 000006
2007510241.tif 000007
2007510241.tif 000008
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