(57)【要約】  データをバスラインへ正常に伝送するための方法および機器。一実施形態では、所定のクロック周期内において、第１のデータがデータバスへ駆動され、ストローブ信号が第１の信号経路を介して受信回路へ伝送される。これは、上記第１のデータが上記データバスにおいて有効であることを示している。上記所定のクロック周期内に受信された戻り信号は、上記ストローブ信号が上記受信回路に到着したであろうことを示している。上記戻り信号の受信に応答して、第２のデータが上記データバスへ駆動される。
2007510242.tif 000002
【特許請求の範囲】
【請求項１】
複数データレートメモリデバイス（１００）における制御回路（１１４、１１９）の動作方法であって、所定のクロック周期内において、
第１のデータ（ＩＮ＜１＞）をデータバス（１１６）へ駆動する工程と、
ストローブ信号を第１の信号経路（１２０）を介して受信回路（１１８）へ伝送し、これによって上記データバス（１１６）における上記第１のデータ（ＩＮ＜１＞）の有効性を示す工程と、
戻り信号を受信し、これによって上記ストローブ信号が上記受信回路（１１８）に到着したとすることを示す工程と、
上記戻り信号の受信に応答して、上記データバス（１１６）へ第２のデータ（ＩＮ＜１＞）を駆動する工程と、を含んでいる方法。
【請求項２】
上記データバス（１１６）が、上記複数データレートメモリデバイス（１００）の内部データバスであって、上記複数データレートメモリデバイス（１００）が、ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ（ＤＤＲ  ＳＤＲＡＭ）である、請求項１に記載の方法。
【請求項３】
上記ストローブ信号の出力と上記戻り信号の受信との間の期間が、上記ストローブ信号が上記制御回路（１１４、１１９）から上記受信回路（１１８）へ伝播するために必要とする期間と少なくとも同じ長さである、請求項１または２に記載の方法。
【請求項４】
上記戻り信号が上記ストローブ信号である、請求項１〜３のいずれか一項に記載の方法。
【請求項５】
複数データレートメモリデバイス（１００）の動作方法であって、所定のクロック周期内において、
（ａ）第１のデータ（ＩＮ＜１＞）をデータバス（１１６）へ駆動する工程と、
（ｂ）制御回路（１１４、１１９）からストローブ信号を出力する工程と、
（ｃ）上記ストローブ信号を出力した後の一期間において、上記受信回路（１１８）によって上記ストローブ信号を受信する工程と、
（ｄ）上記受信回路（１１８）による上記ストローブ信号の受信に応答して、上記データバス（１１６）から上記第１のデータをラッチする工程と、
（ｅ）上記ストローブ信号を出力した後の一期間において、上記制御装置（１１４、１１９）によって上記ストローブ信号を受信する工程と、
（ｆ）上記制御装置（１１４、１１９）による上記ストローブ信号の受信に応答して、上記データバス（１１６）へ第２のデータ（ＩＮ＜２＞）を駆動する工程と、を含んでいる方法。
【請求項６】
上記（ａ）〜（ｆ）が、上記データバス（１１６）を介して双方向に行われる、請求項５に記載の方法。
【請求項７】
上記ストローブ信号が、第１の経路（１２０Ａ、１２０Ｂ）を介して上記受信回路（１１８）へ伝播し、そして第２の経路（１２０Ａ、１２２）を介して上記制御装置へ伝播し、上記各経路の一部のみが共通線（１２０Ａ）を共有している、請求項５または６に記載の方法。
【請求項８】
上記ストローブ信号が、第１の経路（１２０Ａ、１２０Ｂ）を介して上記受信回路（１１８）へ伝播し、そして第２の経路（１２０Ａ、１２２）を介して上記制御装置（１１４、１１９）へ伝播し、上記第１の経路および第２の経路の長さがほぼ同じである、請求項５〜７のいずれか一項に記載の方法。
【請求項９】
（ｇ）上記データバス（１１６）から上記第２のデータ（ＩＮ＜２＞）をラッチする工程、をさらに含んでいる、請求項５〜８のいずれか一項に記載の方法。
【請求項１０】
上記複数データレートメモリデバイス（１００）が、ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ（ＤＤＲ  ＳＤＲＡＭ）である、請求項５〜９のいずれか一項に記載の方法。
【請求項１１】
複数データレートメモリデバイス（１００）であって、
１つ以上のドライバイネーブル信号およびストローブクロック信号を生成するように構成された制御装置（１１４）と、
データバス（１１６）と、
上記制御装置（１１４）からの上記１つ以上のドライバイネーブル信号に応答して、第１のデータ（ＩＮ＜１＞）と第２のデータ（ＩＮ＜２＞）とを上記データバス（１１６）へ駆動するように構成された駆動回路（１１２）と、
上記第１のデータと上記第２のデータとを上記データバス（１１６）を介して受信するように構成されていると共に、上記制御装置（１１４）によって生成された上記ストローブクロック信号に応答して、上記第１のデータと上記第２のデバイスとをラッチするように構成された受信回路と、
上記制御装置（１１４）から上記受信回路（１１８）へと上記ストローブクロック信号を伝播させるためのストローブクロック信号線（１２０）と、
上記ストローブクロック信号を上記制御装置（１１４）へ戻すための戻り経路（１２２）を有した往復経路（１２８）と、を含んでいて、
上記制御装置（１１４）が、上記駆動回路（１１２）が上記第１のデータ（ＩＮ＜１＞）を上記データバス（１１６）へ駆動することを可能にし、上記ストローブクロック信号線（１２０）を介して上記受信回路（１１８）へ伝播する上記ストローブクロック信号を生成し、上記ストローブクロック信号を上記往復経路（１２８）を介して受信し、上記ストローブクロック信号の受信に応答して、上記駆動回路（１１２）が上記データバスの上記第２のデータ（ＩＮ＜２＞）を上記データバス（１１６）へ駆動することを可能にするように構成されている、複数データレートメモリデバイス（１００）。
【請求項１２】
上記往復経路（１２８）が、上記ストローブクロック信号線（１２０）によって部分的に構成されている、請求項１１に記載の複数データレートメモリデバイス。
【請求項１３】
上記複数データレートメモリデバイス（１００）が、ダブルデータレートシンクロナスダイナミックランダムアクセスメモリである、請求項１１または１２に記載の複数データレートメモリデバイス。
【請求項１４】
複数データレートメモリデバイス（１００）内のクロック回路であって、
ストローブクロック信号出力と戻りクロック信号入力とを有していると共に、複数の駆動回路（１１２）が各第１のデータ（ＩＮ＜１＞）を各データライン（１１６）へ駆動することを可能にする第１のイネーブル信号と、上記複数の駆動回路（１１２）が各第２のデータ（ＩＮ＜２＞）を各データライン（１１６）へ駆動することを可能にする第２のイネーブル信号とを出力するように構成された制御装置（１１４）と、
上記ストローブクロック信号出力に結合されたストローブクロック信号線（１２０）と、
上記戻りクロック信号入力に結合された戻りクロック信号線（１２２）とを含んでいて、
上記ストローブクロック信号線（１２０）が往復経路（１２８）の始端部を構成し、そして上記戻りクロック信号線（１２２）が上記往復経路（１２８）の終端部を構成していて、
上記制御装置（１１４）が、
ストローブクロック信号を上記ストローブクロック信号線（１２０）において第１の状態に引き込み、上記第１のイネーブル信号を能動状態に引き込むことによって外部クロック信号に応答し、
上記ストローブクロック信号を上記第１の状態に引き込んだ後の一期間中に、上記戻りクロック信号線（１２２）を介して戻りクロックシステムを受信すると共に、上記戻りクロック信号のタイミングが、上記ストローブクロック信号と合わせられておらず、また上記戻りクロック信号が、上記各データライン（１１６）に結合されていると共に、上記ストローブクロック信号に応答して上記データライン（１１６）から上記第１のデータおよび上記第２のデータをラッチするように構成されている受信回路（１１８）によって、能動状態にある上記ストローブクロック信号が受信されたとすることを示し、
上記第２のイネーブル信号を能動状態へ引き込むことによって、受信された上記戻りクロック信号に応答するように構成されている、
複数データレートメモリデバイス（１００）内のクロック回路。
【請求項１５】
上記複数データレートメモリデバイス（１００）が、ダブルデータレートシンクロナスダイナミックランダムアクセスメモリである、請求項１４に記載のクロック回路。
【請求項１６】
上記ストローブクロック信号線（１２０）が、上記戻りクロック信号線（１２２）と、上記受信回路（１１８）とに結合されている、請求項１４または１５に記載のクロック回路。
【請求項１７】
上記受信回路（１１８）が、上記第１の状態にある上記ストローブクロック信号の受信に応答して、上記データライン（１１６）から上記第１のデータ（ＩＮ＜１＞）をラッチし、そして上記第１の状態から第２の状態への上記ストローブクロック信号の遷移の受信に応答して、上記データライン（１１６）から上記第２のデータ（ＩＮ＜２＞）をラッチするように構成されている、請求項１４〜１６のいずれか一項に記載のクロック回路。
【請求項１８】
上記戻りクロック信号が上記ストローブクロック信号の遅延信号である、請求項１４〜１７のいずれか一項に記載のクロック回路。
【請求項１９】
上記ストローブクロック信号および上記戻りクロック信号が、外部クロック信号の単一期間において出される、請求項１４〜１７のいずれか一項に記載のクロック回路。
【請求項２０】
複数データレートメモリデバイス（１００）であって、
双方向データバス（１１６）と、
上記バスに結合されていると共に、上記バス（１１６）に沿った第１の方向へ第１のデータ（Ｄ＿ｌ２ｒ＜１＞）と第２のデータ（Ｄ＿ｌ２ｒ＜２＞）とを伝播するように構成されている第１の駆動回路（７０２）と、
上記バス（１１６）の一端において上記第１の駆動回路（７０２）に向かい合って結合されていると共に、第１のストローブクロック信号に応答して上記第１のデータおよび上記第２のデータをラッチするように構成されている第１の受信回路（７０８）と、
上記バスに結合されていると共に、上記バス（１１６）に沿った第２の方向へ第３のデータ（Ｄ＿ｌ２ｒ＜１＞）と第４のデータ（Ｄ＿ｌ２ｒ＜２＞）とを伝播するように構成されている第２の駆動回路（７０４）と、
上記バス（１１６）の一端において上記第２の駆動回路（７０４）に向かい合って結合されていると共に、第２のストローブクロック信号に応答して上記第３のデータおよび上記第４のデータをラッチするように構成されている第２の受信回路（７０６）と、
上記第１の駆動回路（７０２）を有効にし、上記第１のストローブクロック信号を生成するように構成されている第１の制御装置（１１４Ｌ）と、
上記第２の駆動回路（７０４）を有効にし、上記第２のストローブクロック信号を生成するように構成されている第２の制御装置（１１４Ｒ）と、
上記第１の制御装置（１１４Ｌ）から上記第１の受信回路（７０８）へ上記第１のストローブクロック信号を伝播するための第１のストローブクロック信号線（１２０）と、
上記第１のストローブクロック信号を上記第１の制御装置（１１４Ｌ）へ戻すための第１の戻り経路（１２２Ｌ）を有した第１の往復経路（１２８Ｌ）と、
上記第２の制御装置（１１４Ｒ）から上記第２の受信回路（７０６）へ上記第２のストローブクロック信号を伝播するための第２のストローブクロック信号線（１２０、７２０Ｌ、７２０Ｒ）と、
上記第２のストローブクロック信号を上記第２の制御装置（１１４Ｒ）へ戻すための第２の戻り経路（１２２Ｒ）を有した第２の往復経路（１２８Ｒ）と、を有している複数データレートメモリデバイス（１００）。
【請求項２１】
上記第１の往復経路（１２８Ｌ）が、部分的には上記第１のストローブクロック信号線（１２０Ｌ）によって構成されていて、上記第２の往復経路（１２８Ｒ）が、部分的には上記第２のストローブクロック信号線（１２０Ｒ）によって構成されている、請求項２０に記載の複数データレートメモリデバイス。
【請求項２２】
上記第１の制御装置（１１４Ｌ）が、
上記第１の駆動回路（７０２）が上記第１のデータ（Ｄ＿ｌ２ｒ＜１＞）を上記データバス（１１６）へ駆動することを可能にし、
上記第１のストローブクロック信号線（１２０）を介して上記第１の受信回路（７０８）へ伝播される上記第１のストローブクロック信号を生成し、
上記第１のストローブクロック信号を上記第１の往復経路（１２８Ｌ）において受信し、
上記第１のストローブクロック信号の受信に応答して、上記第１の駆動回路（７０２）が上記第２のデータ（Ｄ＿ｌ２ｒ＜２＞）を上記データバス（１１６）へ駆動することを可能にするように構成されていて、
上記第２の制御装置（１１４Ｒ）が、
上記第２の駆動回路（７０４）が上記第３のデータ（Ｄ＿ｌ２ｒ＜１＞）を上記データバス（１１６）へ駆動することを可能にし、
上記第２のストローブクロック信号線（１２０、７２０Ｌ、７２０Ｒ）を介して上記第２の受信回路（７０６）へ伝播される上記第２のストローブクロック信号を生成し、
上記第１の往復経路（１２８Ｒ）において上記第２のストローブクロック信号を受信し、
上記第２のストローブクロック信号の受信に応答して、上記第２の駆動回路（７０４）が上記第４のデータ（Ｄ＿ｌ２ｒ＜２＞）を上記データバス（１１６）へ駆動することを可能にするように構成されている、
請求項２０または２１に記載の複数データレートメモリデバイス。
【請求項２３】
上記第１のストローブクロック信号線（１２０）が、上記第２のストローブクロック信号線（１２０、７２０Ｌ、７２０Ｒ）の少なくとも一部を含んでいる、請求項２０〜２２のいずれか一項に記載の複数データレートメモリデバイス。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔本発明の背景〕
〔本発明の分野〕
本発明は、一般的には集積回路メモリデバイス、特にシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスに関する。
【０００２】
〔従来技術の説明〕
情報（または「データ」）を記憶および検索するために、高速メモリデバイスを必要とする電子機器および電子ベースのシステムが増えてきている。シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスは、そのようなメモリデバイスの中で最も一般的に使用されているタイプのデバイスである。ＳＤＲＡＭデバイスでは、特定の機能が既定の順番で起きなければならない。そのような機能は、一般的に、ＳＤＲＡＭデバイスのシステム制御装置によって生成されるコマンド信号に応答して実行される。このコマンド信号のタイミングは、クロック信号（ＣＬＫ）によって決定され、クロック信号のエッジ、またはエッジ後の所定の時間として規定される。
【０００３】
メモリデバイスの動作周波数の上昇に伴って、これらのデバイスによって使用される内部および外部データバスに必要とされる帯域幅も拡張しなければならない。内部バスの帯域幅を拡張する方法の１つとして、バスのライン数を増やす方法が挙げられる。この方法はシンプルではあるが、デバイス領域および費用が犠牲となる。別の方法として、ライン毎のデータレートを向上させる方法がある。例えば、ダブルデータレート（ＤＤＲ）ＳＤＲＡＭにおけるデータレートは、１クロック周期につき１ビットから２ビットに向上した。
【０００４】
ライン毎のクロック周期当たりのビットレートを向上させるにあたっては、内部バスに関する設計の問題が数多く提起される。例えば、データを内部バスへ駆動する際の問題として、データがラッチされたときの受信回路への通知という問題がある。この通知は、一般的にストローブ（クロック）信号によってなされる。ストローブ信号は、他のデータと同じ位置において駆動され、データと同じパスに沿って受信回路を通過する。これは、データおよびストローブ信号が、ほぼ同じ伝播遅延で受信回路に到着するためである。従って、ストローブ信号のエッジが受信回路に到着したということは、バスのデータが無事にラッチされたことを受信回路に示している。
【０００５】
従来のＤＤＲメモリでは、駆動回路は、第１のデータを送信した少し後に第２のデータの送信を開始する。ＤＤＲメモリは、駆動回路が第２のデータを駆動する前に第１のデータをどれほどの時間駆動するのかに関する決定について問題がある。つまり、（駆動回路から受信回路へと１方向へのみ伝播する）ストローブ信号は、バスの第１のデータの存在を受信回路に対して効果的に通知するが、駆動回路は、受信回路がデータをいつ正常にラッチしたのかという通知を受信しない。従って第１のデータは、受信回路によって正常にラッチされるための十分な時間駆動されなければならないが、しかしこの時間は、第２のデータを単一のクロック周期内に送信できるような短さでなければならない。従来の駆動回路は、幾分不定な遅延に依存していて、遅延終了後に受信回路によってデータがラッチされたと仮定する。上記遅延は、場合によっては、最適な遅延ではないことは避けられない。遅延が長すぎると、達成可能なデータレートが犠牲になることがある。遅延が短すぎると、第１のデータがラッチされる前に第２のデータが駆動され、データが失われる可能性もある。
【０００６】
従って、受信回路によって第１のデータビットがラッチされ、そして第２のデータビットが正常に送信されたであろうことを周期毎多ビット駆動回路(multi-bit per cycle driving circuit)に対して通知する機器および方法が必要とされている。
【０００７】
〔本発明の概要〕
本発明は、一般的に、バスラインへデータを正常に伝送するための方法および機器を提供する。
【０００８】
一形態によると、所定のクロック周期内において、第１のデータがデータバスへ駆動され、そしてストローブ信号が、第１の信号経路を経由して受信回路へと伝送される。これは、上記データバスの第１のデータの有効性を示している。所定のクロック周期内に受信された戻り信号は、上記ストローブ信号が受信回路に到着したであろうことを示す。戻り信号の受信に応答して、データバスにおいて第２のデータが駆動される。
【０００９】
別の一形態は、複数データレートメモリデバイスの動作方法を提供している。上記方法は、所定のクロック周期内において、（ａ）第１のデータをデータバスへ駆動する工程と、（ｂ）制御装置からストローブ信号を出力する工程と、（ｃ）当該ストローブ信号が出力された後の一期間中に、受信回路が上記ストローブ信号を受信する工程と、（ｄ）上記受信回路による上記ストローブ信号の受信に応答して、上記データバスから上記第１のデータをラッチする工程と、（ｅ）上記ストローブ信号が出力された後の一期間中に、上記制御装置が上記ストローブ信号を受信する工程と、（ｆ）上記制御装置による上記ストローブ信号の受信に応答して、第２のデータをデータバスへ駆動する工程と、を含んでいる。
【００１０】
別の一形態は、複数データレートメモリデバイスの動作方法を提供している。この方法は、所定のクロック周期内において、（１）ドライバ制御装置が、第１のデータをデータバスへ駆動する工程と、データストローブ信号を順方向の信号経路を介して受信回路へ伝送する工程と、上記データストローブ信号を戻り信号経路を介して受信する工程と、上記ストローブ信号の受信に応答して、上記データバスへ第２のデータを駆動する工程と、（２）受信回路が、上記ストローブ信号を上記順方向の信号経路を介して受信する工程と、上記ストローブ信号の受信に応答して、上記データバスから上記第１のデータをラッチする工程と、を含んでいる。
【００１１】
所定のクロック周期内において複数データレートメモリデバイスを動作させるための、さらに別の一形態は、ドライバが第１のデータをデータバスへ駆動できるようにする工程と、ストローブ信号を順方向の信号経路を介して受信回路へ出して、上記データバスに上記第１のデータが存在していることを示す工程と、戻り信号経路を介して上記ストローブ信号を受信して、これによって上記ストローブ信号が上記順方向の信号経路を介して上記受信回路に到着したことを示す工程と、上記ストローブ信号の受信に応答して、ドライバが第２のデータを上記データバスへ駆動できるようにする工程と、を含んでいる。
【００１２】
別の一形態は、複数データレートメモリデバイスを提供している。このデバイスは、１つ以上のドライバイネーブル信号およびストローブクロック信号を生成するように構成された制御装置と、データバスと、当該制御装置からの上記１つ以上のドライバイネーブル信号に応答して、第１のデータと第２のデータとを上記データバスへ駆動するように構成された駆動回路と、上記第１のデータと上記第２のデータとを上記データバスを介して受信するように構成されていると共に、上記制御装置によって生成された上記ストローブクロック信号に応答して、上記第１のデータと上記第２のデバイスとをラッチするように構成された受信回路と、上記制御装置から上記受信回路へと上記ストローブクロック信号を伝播させるためのストローブクロック信号線と、上記ストローブクロック信号を上記制御装置へ戻すための戻り経路を有した往復経路と、を含んでいる。上記制御装置は、上記駆動回路が上記データバスの上記第１のデータを駆動できるようにし、上記ストローブクロック信号線を通って上記受信回路へ伝播される上記ストローブクロック信号を生成し、上記ストローブクロック信号を上記往復経路において受信し、上記ストローブクロック信号の受信に応答して、上記駆動回路が上記第２のデータを上記データバスへ駆動できるようにするように、構成されている。
【００１３】
複数データレートメモリデバイスの別の一形態は、少なくとも第１のデータと第２のデータとを駆動するように構成されたドライバと、このドライバに結合されたレシーバと、上記ドライバに結合されていると共に、上記ドライバが上記第１のデータと上記第２のデータとを駆動できるように構成された制御装置と、上記レシーバと制御装置との間に結合されていると共に、ストローブクロック信号を伝播するように構成されたストローブクロック信号線と、出力端において上記制御装置に結合されていると共に、上記ドライバが上記第２のデータを駆動できるようにするための信号を送る戻りクロック信号を伝播するように構成されている戻りクロック信号線と、を含んでいる。上記戻りクロック信号のタイミングは、上記ストローブクロック信号とは合わせられていない。
【００１４】
別の一形態は、複数データレートメモリデバイス内のクロック回路を提供している。上記クロック回路は、ストローブクロック信号出力と戻りクロック信号入力とを有していると共に、複数のドライバが各第１のデータを各データラインへ駆動できるようにする第１のイネーブル信号と、上記複数のドライバが各第２のデータを各データラインへ駆動できるようにする第２のイネーブル信号とを出力するように構成された制御装置と、上記ストローブクロック信号に結合されたストローブクロック信号線と、上記戻りクロック信号入力に結合された戻りクロック信号線と、を含んでいる。上記ストローブクロック信号線は、往復経路の始端部を構成していて、そして上記戻りクロック信号線は、上記往復経路の終端部を構成している。上記制御装置は、次のように構成されている。すなわち、上記ストローブクロック信号線においてストローブクロック信号を第１の状態に引き込み、上記第１のイネーブル信号を能動状態に引き込むことによって外部クロック信号に応答し、上記ストローブクロック信号を上記第１の状態に引き込んだ後の一期間中に、上記戻りクロック信号線を介して戻りクロックシステムを受信するように構成されている。上記戻りクロック信号のタイミングは、上記ストローブクロック信号とは合わせられていない。また、上記戻りクロック信号は、上記各データラインに結合されていると共に、上記ストローブクロック信号に応答して上記データラインから上記第１のデータおよび上記第２のデータをラッチするように構成されている受信回路によって、能動状態にある上記ストローブクロック信号が受信されたであろうことを示す。上記制御装置はまた、上記第２のイネーブル信号を能動状態へ引き込むことによって、受信された上記戻りクロック信号に応答するように構成されている。
【００１５】
〔図面の簡単な説明〕
上述した本発明の特徴、利点、および目的が達成され、そしてより詳細に理解されるように、添付図面に示した実施形態を参照しながら、前項にて概説した本発明についてより具体的に説明する。
【００１６】
なお、添付図面は、本発明の典型的な実施形態を示すのみであって、本発明の範囲を限定するものであるとは考えられないことについて留意されたい。本発明は、同様に効果的な別の実施形態も可能である。
【００１７】
図１は、戻りクロック回路を有したメモリデバイスの一実施形態の概略図を示す。
【００１８】
図２は、データバスの一実施形態、および関連するストローブ／戻りクロック信号回路の概略図を示す。
【００１９】
図３は、戻りクロック信号を示すタイミング図の一実施形態を示す。
【００２０】
図４は、戻りクロック信号を示すタイミング図の別の一実施形態を示す。
【００２１】
図５は、ストローブ／戻りクロック信号回路の別の一実施形態を示す図である。
【００２２】
図６は、ストローブ／戻りクロック信号回路の別の一実施形態を示す図である。
【００２３】
図７は、ストローブ／戻りクロック信号回路の一実施形態を示す図であって、戻りクロック回路が双方向バスに対して実施されている図を示す。
【００２４】
図８は、ストローブ／戻りクロック信号回路の別の一実施形態を示す図であって、戻りクロック回路が双方向バスに対して実施されている図を示す。
【００２５】
〔好ましい実施形態の詳細な説明〕
本発明は、戻りクロックを用いて、データをバスラインへ確実に伝送するための方法および機器を提供する。
【００２６】
図１は、本発明の実施形態に従って、「戻りクロック」信号を用いた典型的なＤＤＲ  ＤＲＡＭデバイス１００を示している。ＤＤＲ  ＤＲＡＭデバイス１００は、一般的に、複数のメモリアレイ１０２、およびコマンドデコーダ１０６などの様々な制御論理部１０４を有している。制御論理部１０４は、メモリアレイ１０２に記憶されたデータにアクセス（例えば読み出し、書き込み、またはリフレッシュ）するために外部に供給されたコマンドを解釈するために使用される。図示されているように、メモリアレイ１０２から読み出されたデータは、ドライバ１３０によって、内部バス１３１を介して読み出しデータラッチ１３２へ駆動され、データ出力レジスタ１０７から外部データバス（符号ＤＱ[０：Ｎ]）へ配置される。同様に、メモリアレイ１０２に記憶されるデータは、上記外部データバスからデータ入力レジスタ１０８へラッチされる。データを、入出力ゲート１１０の書き込み駆動回路１１２を介して内部データバス１１６へ駆動することによって、データ入力レジスタ１０８からメモリアレイ１０２にデータが書き込まれる。内部データバス１１６は、送信されてくるデータをラッチするレシーバ１１８に結合されている。内部データバス１１６は、「オンチップ」バスとも称される。なぜなら内部データバス１１６は、ＤＤＲ  ＤＲＡＭデバイス１００の一素子であるからである。ＤＤＲ  ＤＲＡＭデバイス１００は、内在する他の素子をも結合している。内部データバス１１６は、ＤＤＲ  ＤＲＡＭデバイス１００を制御装置などの別の外部デバイスに結合している外部データバスＤＱ[０：Ｎ]とは対照的である。
【００２７】
ダブルデータレート動作では、第１のデータと第２のデータとが、同じクロック信号の立ち上がりエッジと立ち下りエッジとに送信される。これは、入出力制御装置１１４を介して達成される。入出力制御装置１１４は、一般的に、バスクロック信号（ＣＬＫ）の一期間中に、駆動回路１１２内の異なる書き込みドライバが上記第１のデータおよび第２のデータを駆動できるように構成されている。
【００２８】
データと同じ位置から駆動されるストローブクロック信号（ストローブ信号とも称される）は、バス１１６上にあるデータがラッチされる準備ができていることをレシーバ１１８に通知するために供給される。例証するために、ストローブ／戻り信号駆動回路１１９が図示されている。ストローブ／戻り信号駆動回路１１９は、ストローブクロックライン１２０にストローブクロック信号を出す。なお、従来のＤＤＲ  ＳＤＲＡＭデバイスでは、１つの問題が提起されていることを思い出していただきたい。この問題とは、駆動回路の個々の書き込みドライバ１１２が、第２のデータを駆動する前に、第１のデータをバス１１６へどれほどの時間駆動すべきなのかという問題である。しかし本発明の実施形態は、本明細書において説明するように、駆動回路１１２が第２のデータをバス１１６へ駆動してもよいという通知として戻りクロック信号を用いることによって、上記問題を克服している。
【００２９】
図示されているように、戻りクロック信号は、伝導線１２２（本明細書では「戻りクロック線１２２」とも称する）を通って送られる。一形態では、伝導線１２２は、伝導線１２０に沿ったある地点から戻り経路を提供している。伝導線１２０は、ストローブ／戻り信号駆動回路１１９からレシーバ１１８へストローブクロック信号を供給するために使用される。言い換えると、戻りクロック信号は、駆動回路１１２を制御する入出力制御装置１１４から戻されたストローブクロック信号の「コピー」（またはストローブクロック信号そのもの）である。戻りクロック信号のタイミングは、戻りクロック線１２２に基づいている。
【００３０】
従って、（少なくとも一実施形態においては）伝導線１２０の一部、および伝導線１２２の全部は、往復経路１２８を形成している。往復経路１２８は、入出力制御装置１１４に対して、第１のデータがレシーバ１１８において既にラッチされて、駆動回路１１２から第２のデータが駆動されてもよいことを（ＣＬＫ信号の一期間において）信号によって伝える。往復経路を形成している部分の伝導線１２０は、２重線によって示されている。しかしながら、図による表示は単に例証する目的のためであって、少なくとも一実施形態においては、伝導線１２０および１２２は、これら線上において向かい合っている異なったドライバ制御装置間にて共有されている双方向線であってよいことを理解されたい。いずれの場合においても、伝導線１２２を介して制御装置１１４へ戻るストローブクロック信号は、本明細書においては、戻りクロック信号、あるいは単純に戻り信号とも称される。
【００３１】
往復経路１２８は、実施形態によっては、１つ以上のインラインバッファを有していてよい。往復経路１２８の転回地点において、バッファ１２４が１つ例示されている。別の実施形態として、バッファ１２４を備えないものも可能である。バッファが必要であるか否かは、往復経路１２８の特定の構成、および生じる信号の減衰に依存している。
【００３２】
一般的に、往復経路１２８は、駆動回路１１２が第２のデータを駆動する前に、レシーバ１１８が第１のデータを受信してラッチできるための十分な遅延を供給する。上記遅延は、第１のデータがレシーバ１１８においてラッチされるために必要な遅延よりも短いと最適である。これによってクロック周波数が高くなり、全体的な速度向上を達成できる。特定の一実施形態では、往復経路１２８は、ストローブクロック信号がストローブ／戻り信号駆動回路１１９から伝導線１２０を介してレシーバ１１８へ伝播する時間と少なくとも等しい遅延を供給するように設計されている。従って往復経路１２８は、一般的には、ストローブクロック線１２０の長さと少なくとも等しくなる。これは、一般的には、以下に詳述するように、少なくともストローブ／戻り信号駆動回路１１９とレシーバ１１８との中間にあるストローブクロック線１２０の地点から戻りクロック線１２２を発生させることによって達成できる。上記遅延はまた、ストローブクロック信号を処理する様々な部品が必要とするあらゆる処理時間の大部分を占めている。
【００３３】
いずれの場合においても、本明細書に記載するような往復経路は、データが目的地（例えばレシーバ１１８）に正常に到着したであろうことを信号によって伝えるために設置される。この目的のために、往復経路１２８は、内部データバス１１６の経路を複製するために構成されていることが好ましい。従って、内部データバス１１６を構成するために用いられる材料は、ストローブクロック信号線１２０および戻りクロック信号線１２２に用いられる材料と同じであってよい。この結果、往復経路１２８およびバス１１６は、信号の伝播時間に影響を与える可能性のある、例えば温度などの処理条件が標準化される。
【００３４】
言うまでもなく、ダブルデータレートにおいてメモリアレイ１０２からデータを読み出す際に、戻りクロック信号および同様の回路を使用してもよい。言い換えると、メモリアレイ１０２のドライバ１３０と読み出しデータラッチ１３２との間においてデータを転送する際に、（ストローブクロック信号および対応する戻りクロック信号を伝播するための）往復経路を使用してもよい。場合によっては、戻りクロックは、読み出しと書き込みとの両方に対して供給されてよく、そしてストローブ信号および戻り信号は、１つ以上の双方向線を共有してもよい。この目的のための実施形態について図７〜図８に示し、また以下に説明する。
【００３５】
また、図１は単なる例証であることを理解されたい。当業者であれば、本発明の別の形態も実施可能であることを認識できるであろう。さらに、図１に示すメモリデバイス１００は、いくつかの点において、今日のメモリデバイスに比べて簡略化されている。従ってメモリデバイスは、実際には、図１に示されていない様々な別の回路を含んでいることもある。従って、特定の回路が、図１に示す回路よりも多い、少ない、あるいは異っているかどうかは、本発明を限定するものではない。
【００３６】
次に、回路およびその動作に関連した往復経路１２８の様々な実施形態について、図２〜図８を参照しながら説明する。可能な限り、図１に照らして説明した部品を識別するために用いた符号と同様の符号を用いている。そうでない場合は、同様の部品は、（図７および図８の場合と）同様の用語を用いて識別されている。しかしながら、このような部品の識別は便宜上のことであって、図２〜図８に示す実施形態は、図１に示すデバイスに限定されるものではないことを理解されたい。また、図２〜図８に示して説明したデバイス回路の各実施例は、ダブルデータレートの実施形態を例証するものである。しかし本発明の実施形態は、複数レートメモリデバイスおよびそれに関連した回路も含んでいることを理解されたい。本発明の戻りクロックは、所定のクロック周期中に２つ以上のデータを駆動するように構成された任意のメモリデバイスであってよい。
【００３７】
まず図２を参照すると、データ回路２００および制御／クロック回路２０２の実施形態が示されている。データ回路２００は、複数のデータバスライン１１６１、１１６２、・・・１１６Ｎを含んでいる。バスライン１１６１、１１６２、・・・１１６Ｎは、図１に示すバス１１６の個々のラインを示しているため、まとめてバス１１６、またはバスライン１１６と称する。バスライン１１６の一端は、各駆動回路１１２１、１１２２、・・・１１２Ｎ（図１に示す「駆動回路１１２」をまとめて示している）に結合されていて、もう一端は、各レシーバ１１８１、１１８２、・・・１１８Ｎ（図１に示す「レシーバ１１８」をまとめて示している）に結合されている。駆動回路１１２は、それぞれ、各クロック周期に複数（少なくとも２つ）のデータを駆動するように構成されている。例証するために、駆動回路１１２は、ダブルデータレートメモリデバイス用として実施されているため、それぞれ、各第１のドライバ２０４１、２０４２、・・・２０４Ｎ（まとめてドライバ２０４）に対する第１のデータ入力ＩＮ＜１＞と、各第２のドライバ２０６１、２０６２、・・・２０６Ｎ（まとめてドライバ２０６）に対する第２のデータ入力ＩＮ＜２＞とを含んでいる。
【００３８】
ドライバ２０４および２０６は、入出力制御装置１１４によって各データを駆動できるようになっている。制御装置１１４は、２つのイネーブル信号、Ｅｎａｂｌｅ＜１＞およびＥｎａｂｌｅ＜２＞を出力するように構成されている。制御装置１１４は、第１のイネーブル信号であるＥｎａｂｌｅ＜１＞をアサート（例えばハイに駆動）して、第１のドライバ２０４が、各第１のデータＩＮ＜１＞を各バスライン１１６へ駆動できるようにし、そして第２のイネーブル信号であるＥｎａｂｌｅ＜２＞を能動状態に引き込んで、第２のドライバ２０６が、第２のデータＩＮ＜２＞を各バスライン１１６へ駆動できるようにする。
【００３９】
また、制御／クロック回路２０２のストローブ／戻り信号駆動回路１１９には、第１および第２のイネーブル信号に応答する一対のドライバが組み込まれている。具体的には、ストローブ／戻り信号駆動回路１１９は、第１のイネーブル信号であるＥｎａｂｌｅ＜１＞に応答して有効にされる第１のドライバ２０８と、第２のイネーブル信号であるＥｎａｂｌｅ＜２＞に応答して有効にされる第２のドライバ２１０とを含んでいる。一実施形態においては、第１のイネーブル信号をアサートすることによって、ストローブ／戻り信号駆動回路２１９の第１のドライバ２０８が、ストローブ信号を往復経路１２８の伝導線１２０へハイに駆動し、そして第２のイネーブル信号をアサートすることによって、ストローブ／戻り信号駆動回路１１９の第２のドライバ２１０が、ストローブ信号をローに駆動する。
【００４０】
例証するために、往復経路１２８の転回地点は、往復経路１２８のほぼ中間点に位置している。従って、ストローブクロック信号線１２０と戻りクロック信号線１２２との長さはほぼ等しい。また、ストローブクロック信号線１２０と戻りクロック信号線１２２との長さは、バスライン１１６の長さともほぼ等しい。従って、ストローブ／戻り信号駆動回路１１９から出力されたストローブ信号の伝播時間は、任意の、およびそれぞれの駆動回路１１２からのデータ信号の伝播時間とほぼ等しい。伝導線１２０の端末側終端においてストローブ信号が受信されることによって、バスライン１１６上のデータをレシーバ１１８がラッチすることを信号によって伝える。この特殊な実施形態では、ストローブ信号はまた、往復経路１２８の中間点において、バッファ１２４によってバッファされる。そしてバッファ１２４は、戻りクロック信号線１２２を介して戻り信号を入出力制御装置１１４へ出力する。戻り信号が受信されることによって、入出力制御装置１１４は、第２のドライバ２０６がデータをバスライン１１６へ駆動できるようにする。
【００４１】
図２に示すデータ回路２００および制御／クロック回路２０２の動作について、図３のタイミング図を参照してさらに説明する。一般的に、上記タイミング図は、ダブルデータレートメモリデバイス用のドライバ制御装置を示している。上記タイミング図では、第１および第２のデータが、入出力制御装置１１４にクロック信号（ＣＬＫ）が入力される所定の期間ｔＣＬＫ内に、バスへ駆動される。クロック信号３０２の立ち上がりエッジによって、制御装置１１４が、第１のイネーブル信号３０６であるＥｎａｂｌｅ＜１＞をアサートする。この結果、駆動回路１１２の各第１のドライバ２０４が、第１のデータＩＮ＜１＞を各バスライン１１６へ駆動できるようになる。これについては、第１のイネーブル信号３０６をバスラインのデータ３１０へ関連付けている、実線で描かれた第１の直線矢印によって示されている。
【００４２】
また、第１のイネーブル信号３０６であるＥｎａｂｌｅ＜１＞をアサートすることによって、ストローブ信号３０４がハイに引き込まれる。なぜなら、Ｅｎａｂｌｅ＜１＞信号は、ストローブ／戻り信号駆動回路１１９の第１のドライバ２０８への入力でもあるからである。ストローブ信号３０４は、伝導線１２０を通ってレシーバ１１８へ伝播される。ストローブ信号３０４の立ち上がりエッジの受信は、バス１１６に第１のデータＩＮ＜１＞が存在していることをレシーバ１１８に対して示し、これによってレシーバがデータをラッチする。さらにストローブ信号３０４は、往復経路１２８を通って伝播され、最終的には戻り信号３０５として制御装置１１４へ戻される。図３において、ストローブ信号３０４に重畳された戻り信号３０５が示されている。これは、ストローブ信号３０４と戻り信号３０５との間に生じた位相シフトを示している。この位相シフトは、（少なくとも一実施形態では）往復経路１２８を通ったストローブ信号の伝播遅延の結果である。往復経路１２８の長さは、ストローブ信号３０４をレシーバ１１８へ供給する伝導線１２０の長さと少なくとも同じになるように構成してよい。制御装置１１４による戻り信号３０５の受信は、（少なくとも一実施形態では）レシーバ１１８がストローブ信号３０４を受信するよりも早く起こってはならない。従って戻り信号３０５の立ち上がりエッジは、レシーバ１１８が第１のデータを受信したであろうことを制御装置１１４に対して示す。第１のデータの正常な到着に関する上記確実性を踏まえて、次に第２のデータがバスへ駆動される。戻り信号３０５の立ち上がりエッジによって、制御装置１１４が、第１のイネーブル信号３０６であるＥｎａｂｌｅ＜１＞をディアサートし、そして第２のイネーブル信号３０８であるＥｎａｂｌｅ＜２＞をアサートする（これについては、戻りクロック信号３０５の立ち上がりエッジを、第１のイネーブル信号の立ち下がりエッジと第２のイネーブル信号３０８の立ち上がりエッジとに関連付けている曲線矢印によって示されている）。この結果、駆動回路１１２の各第２のドライバ２０４が、第２のデータＩＮ＜２＞を各バスライン１１６へ駆動できるようになる（これについては、実線で描かれた第２の直線矢印によって示されている）。第２のイネーブル信号３０８であるＥｎａｂｌｅ＜２＞は、制御装置１１４によって受信されようとしている戻り信号３０５の立ち下がりエッジに応答して、ディアサートされてよい（これについては、戻りクロック信号３０６の立ち上がりエッジを、第２のイネーブル信号３０８であるＥｎａｂｌｅ＜２＞の立ち下がりエッジに関連付けている曲線矢印によって示されている）。
【００４３】
図３から、単一のクロック周期ｔＣＬＫ中に、上記２つのデータがレシーバ１１８に正常にラッチされることが明らかである。１つの形態では、データをバスからラッチするようにレシーバに対して信号を送る、同一のストローブクロック信号（または、少なくとも、ストローブクロック信号とタイミングが合わせられていない信号）は、往復経路１２８を介して、（戻り信号３０５として）制御装置１１４へ戻される。このような構成を用いて、戻り信号３０５の立ち上がりエッジは、ストローブ信号３０４がローに駆動される前に、制御装置によって受信される必要がある。従って第２のデータが、早期（すなわち、レシーバが第１のデータを受信したであろうことを確認する前）に誤ってバスへ駆動されてしまうことはない。
【００４４】
次に図４を参照すると、タイミング図の別の実施形態が示されている。図４に示す各信号は、Ｅｎａｂｌｅ＜２＞信号４０８を除いて、図３に関する説明と同様に動作する。従って同一の符号を用いることとし、ここでの説明は省く。この実施形態では、先にアサートされたＥｎａｂｌｅ＜２＞信号４０８が、クロック周期ｔＣＬＫ中はハイに保たれる。この結果、第２のデータは、クロック周期ｔＣＬＫの残りの期間駆動される。これによって、第２のデータがレシーバにおいて適切にラッチされることがさらに確実となる。
【００４５】
前述したように、往復経路１２８は、様々な異なる方法によって構成されてよい。例えば、別の実施形態を示している図５では、往復経路１２８およびストローブクロック線１２０の長さは、バスライン１１６の長さとほぼ等しい。従って、バスラインの長さがＬである場合は、往復経路１２８の各セグメント（すなわち、ストローブクロック線のセグメント１２０Ａ、および戻りクロック線１２２）の長さはＬ／２である。ストローブクロック線の別のセグメント１２０Ｂの長さもまたＬ／２である。従って戻りクロック線１２２は、ストローブクロック線１２０のほぼ中間点において分岐している。図５に示す構造は、最大クロック周波数に対して最適化してもよい。すなわち、制御装置１１４における戻りクロック信号の到着が、レシーバ１１８におけるストローブクロック信号の到着とほぼ同時になるようにしてもよい。
【００４６】
一実施形態として、レシーバ１１８へ続いているストローブクロック信号は、図５に示すように、ストローブクロック線１２０の中間点（であると共に転回地点を越えた地点）において、バッファ１２４によってバッファされてもよい。別の実施形態として、戻りクロック信号は、図６に示すように、戻りクロック線１２２の始端（あるいは、より一般的には、戻りクロック線１２２沿いの任意の地点）にバッファ１２４を備えることによってバッファされてもよい。さらに別の実施形態として、ストローブクロック信号と戻りクロック信号との両方がバッファされてもよい。
【００４７】
前述した実施形態は、バスラインにおいて一方向へのみ駆動されているデータについて記載している。さらにこれらの実施形態は、例証するために、メモリアレイ１０２に書き込まれているデータについて記載している（図１を参照）。しかし、戻りクロック回路は、メモリアレイ１０２からのクロック読み出しデータにも同様に適用可能である。従って戻りクロック回路は、データライン１３１へ駆動された後に読み出しデータラッチ１３２へラッチされるクロックデータに対して実施される。また、データを所定のバスにおいて双方向に駆動し、そして本発明による戻り信号の考え方を用いてクロックすることも考えられる。
【００４８】
図７に、双方向バスライン１１６を有したデータ回路７００、および関連した制御／クロック回路７０１Ｌおよび７０１Ｒの一実施形態が示されている。便宜上、図７における相対方位は、左、右、左側、または右側のように説明し、また信号伝播の方向は、左から右（ｌ２ｒ）または右から左（ｒ２ｌ）のように説明する。さらに、対応している左の部品と右の部品とを区別するため、一部の部品については、図１では用いられていない符号を用いて参照せざるをえない。しかし、（前述した部品と）同様の部品を識別するために、同様の用語（例えばドライバ、駆動回路、レシーバなど）を用いていることについて理解されたい。
【００４９】
これまで説明してきた実施形態とは対照的に、図７に示すデータ回路７００は、バスライン１１６の各端において、駆動回路７０２１、７０２２・・・７０２Ｎ（まとめて「左側の駆動回路７０２」を表す）と、７０４１、７０４２・・・７０４Ｎ（まとめて「右側の駆動回路７０４」を表す）とを含んでいる。また、レシーバ７０６１、７０６２・・・７０６Ｎ（まとめて「左側のレシーバ７０６」を表す）と、７０８１、７０８２・・・７０８Ｎ（まとめて「右側のレシーバ７０８」を表す）とが、バスライン１１６の各端に配置されている。
【００５０】
駆動回路７０２および７０４は、それぞれ、各クロック周期において複数の（少なくとも２つの）データを駆動するように構成されている。例証するために、駆動回路７０２および７０４は、ダブルデータレートメモリデバイス用として実施されている。従って、左側の駆動回路７０２は、それぞれ、第１のドライバ７１０１、７１０２・・・７１０Ｎ（まとめて、各第１の左側のドライバ７１０）に対する第１のデータ入力Ｄ＿ｌ２ｒ＜１＞と、各第２のドライバ７１２１、７１２２・・・７１２Ｎ（まとめて、第２の左側のドライバ７１２）に対する第２のデータ入力Ｄ＿ｌ２ｒ＜２＞とを有している。右側の駆動回路７０４は、それぞれ、各第１のドライバ７１４１、７１４２・・・７１４Ｎ（まとめて、第１の右側のドライバ７１４）に対する第１のデータ入力Ｄ＿ｒ２ｌ＜１＞と、各第２のドライバ７１６１、７１６２・・・７１６Ｎ（まとめて、第２の右側のドライバ７１６）に対する第２のデータ入力Ｄ＿ｒ２ｌ＜２＞とを有している。
【００５１】
各制御／クロック回路７０１Ｌおよび７０１Ｒは、各ストローブ／戻り信号駆動回路７０３Ｌおよび７０３Ｒをさらに有している。ストローブ／戻り信号駆動回路７０３Ｌおよび７０３Ｒは、それぞれ、前述したストローブ／戻り信号駆動回路１１９と同様に動作する。従って、ストローブ／戻り信号駆動回路７０３Ｌおよび７０３Ｒの詳細について、ここで再度説明しない。
【００５２】
制御／クロック回路７０１Ｌおよび７０１Ｒは、それぞれ、往復経路１２８Ｌおよび１２８Ｒを有している。左側の往復経路１２８Ｌは、左側のストローブクロック信号線１２０Ｌ、接続線７２０Ｌ、および左側の戻りクロック信号線１２２Ｌによって構成されている。右側の往復経路１２８Ｒは、右側のストローブクロック信号線１２０Ｒ、接続線７２０Ｒ、および右側の戻りクロック信号線１２２Ｒによって構成されている。例証するために、各往復経路１２８Ｌおよび１２８Ｒの転回地点は、各経路のほぼ中間点にある。
【００５３】
十分な信号強度を得て、そして不必要なフィードバックを回避するために、制御／クロック回路７０１Ｌおよび７０１Ｒ内に、１つ以上のバッファが備えられていてもよい。例証するために、２つのバッファ１２４１および１２４２が図示されている。各バッファの目的については、以下に説明する。
【００５４】
ドライバ７１０、７１２、７１４、および７１６は、各入出力制御装置１１４Ｌおよび１１４Ｒによって、それぞれのデータを駆動できるようになっている。また、ストローブ／戻り信号駆動回路７０３Ｌおよび７０３Ｒは、それぞれの制御装置１１４Ｌおよび１１４Ｒによって供給された入力に従って、ハイ状態とロー状態との間で各ストローブ信号を駆動するように構成されている。この目的のために、各制御装置１１４Ｌおよび１１４Ｒは、Ｅｎａｂｌｅ＿ｌ２ｒ＜１＞とＥｎａｂｌｅ＿ｌ２ｒ＜２＞、および、Ｅｎａｂｌｅ＿ｒ２ｌ＜１＞とＥｎａｂｌｅ＿ｒ２ｌ＜２＞という、それぞれ２つのイネーブル信号を出すように構成されている。
【００５５】
左から右への動作（すなわち、駆動回路７０２からレシーバ７０８へのデータの駆動）では、データ回路７００および制御／クロック回路７０１Ｌは、図５に関連して説明した回路とほぼ同様に動作する。従って、ここでの詳細な説明は不要であると見なす。しかし、バッファ１２４１および１２４２が、選択的に、かつ互いに入れ替わって有効にされるという一相違点については触れておく。従って、左から右への動作中では、第１のバッファ１２４１は、ストローブ信号がレシーバ７０８へ伝播できるように有効にされ、そして第２のバッファ１２４２は、左側の駆動回路７０３Ｌへのフィードバックを防止するために無効にされる。
【００５６】
右から左への動作（すなわち、駆動回路７０４からレシーバ７０６へのデータの駆動）では、第１のバッファ１２４１は無効にされ、そして第２のバッファ１２４２は有効にされる。この構成では、右側のストローブ／戻り信号駆動回路７０３Ｒによって出力されたストローブ信号は、右側のストローブクロック信号線１２０Ｒおよび接続線７２０Ｒを通って、第２のバッファ１２４２へ伝播する。次に、バッファされた上記信号は、接続線７２０Ｌを介して、まず左側のストローブクロック信号線１２０Ｌへ、そしてレシーバ７０６へと伝播する。従って、第１のバッファを無効にすることによって、右側の駆動回路７０３Ｒへの不必要なフィードバックが防止される。左から右への動作と、右から左への動作との両方において、戻りクロック信号は、バッファ１２４１および１２４２による影響は受けない。
【００５７】
一般的に、図７に示す回路のタイミング動作は、図２に関連して説明したタイミング動作とほぼ同じである（図３および図４のタイミング図を参照のこと）。しかしながら、図７に示す特殊な信号ルーティングの結果として、相違点が生じ得ることについては触れておく。具体的には、右から左への動作中におけるストローブ信号の伝播時間は、戻り信号の伝播時間よりも長いことがある。これは、ストローブ信号を、右側のストローブクロック信号線１２０Ｒから、接続線７２０Ｌ、７２０Ｒ、および第２のバッファ１２４２を介して左側のストローブクロック信号線１２０Ｌへと伝播させた結果である。従って、レシーバ７０６が第１のデータをラッチする前に、第２のデータがバスライン１１６へ駆動されることを防ぐために、必要であれば、様々な工程を行って上記遅延を補ってもよい。例えば右側の制御装置１１４Ｒは、ストローブ信号の立ち上がりエッジを受信した後に、さらなる遅延を行ってもよい。
【００５８】
次に図８を参照すると、戻りクロック回路のさらに別の実施形態が図示されている。一般的には、図７に示されている素子と同じ符号の素子は、先に説明した動作とほぼ同じように動作する。従って、これらの素子の詳細な説明は不要である。しかしながら、図７とは対照的に、図８に示す回路は、各ストローブ／戻り信号駆動回路７０３Ｌおよび７０３Ｒからのストローブクロック信号が、向かい合った制御装置へ送られることを阻止する。これは、ストローブクロック信号線１２０に沿ったストローブ信号のアンバッファード伝播を可能にし、そしてストローブ／戻りクロック信号の伝播を、目的とする制御装置のみに制限するためにバッファを備えることによって可能となる。例えば、図７に示す回路を用いての左から右への動作中は、左側の駆動回路７０３Ｌから出力されたストローブ信号は、戻りクロック信号線１２２Ｌを介して、目的とする左側の制御装置１１４Ｌへ伝播し、さらに戻りクロック線１２２Ｒを介して、目的としていない右側の制御装置１１４Ｒへも伝播する。対照的に、図８に示す回路を用いての左から右への動作中には、左側の駆動回路７０３Ｌから出力されたストローブ信号は、戻りクロック信号線１２２Ｌを介して、目的とする左側の制御装置１１４Ｌへのみ伝播する。なぜなら、バッファ１２４１が有効にされ、右側の制御装置１２２Ｒへの伝播が阻止されて、そしてバッファ１２４２が無効にされるからである。逆に、右から左への動作中は、第１のバッファ１２４１は無効にされ、第２のバッファ１２４２は有効にされる。
【００５９】
これまで説明してきた実施形態は、単なる例証にすぎない。当業者であれば、本発明の範囲内において、別の戻りクロックを実施できることについて認識するであろう。
【００６０】
これまでの説明は、本発明の実施形態に向けられたものであるが、本発明の基本的な範囲から逸脱することなく、本発明の別のさらなる実施形態も可能である。本発明の範囲は、特許請求の範囲によって決定される。
【図面の簡単な説明】
【００６１】
【図１】戻りクロック回路を有したメモリデバイスの一実施形態の概略図を示す。
【図２】データバスの一実施形態、および関連するストローブ／戻りクロック信号回路の概略図を示す。
【図３】戻りクロック信号を示すタイミング図の一実施形態を示す。
【図４】戻りクロック信号を示すタイミング図の別の一実施形態を示す。
【図５】ストローブ／戻りクロック信号回路の別の一実施形態を示す図である。
【図６】ストローブ／戻りクロック信号回路の別の一実施形態を示す図である。
【図７】ストローブ／戻りクロック信号回路の一実施形態を示す図であって、戻りクロック回路が双方向バスに対して実施されている図を示す。
【図８】ストローブ／戻りクロック信号回路の別の一実施形態を示す図であって、戻りクロック回路が双方向バスに対して実施されている図を示す。
【図１】
2007510242.tif 000003
【図２】
2007510242.tif 000004
【図３】
2007510242.tif 000005
【図４】
2007510242.tif 000006
【図５】
2007510242.tif 000007
【図６】
2007510242.tif 000008
【図７】
2007510242.tif 000009
【図８】
2007510242.tif 000010
【手続補正書】
【提出日】平成17年8月31日(2005.8.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
複数データレートメモリデバイス（１００）における制御回路（１１４、１１９）の動作方法であって、所定のクロック周期内において、
第１のデータ（ＩＮ＜１＞）をデータバス（１１６）へ駆動する工程と、
ストローブ信号を第１の信号経路（１２０）を介して受信回路（１１８）へ伝送し、これによって上記データバス（１１６）における上記第１のデータ（ＩＮ＜１＞）の有効性を示す工程と、
上記ストローブ信号が上記受信回路へ到着する前に上記ストローブ信号から生じた戻り信号を受信し、これによって上記ストローブ信号が上記受信回路（１１８）に到着したとすることを示す工程と、
上記戻り信号の受信に応答して、上記データバス（１１６）へ第２のデータ（ＩＮ＜１＞）を駆動する工程と、を含んでいる方法。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
複数データレートメモリデバイス（１００）の動作方法であって、所定のクロック周期内において、
（ａ）第１のデータ（ＩＮ＜１＞）をデータバス（１１６）へ駆動する工程と、
（ｂ）制御回路（１１４、１１９）からストローブ信号を出力する工程と、
（ｃ）上記ストローブ信号を出力した後の一期間において、上記受信回路（１１８）によって上記ストローブ信号を受信する工程と、
（ｄ）上記受信回路（１１８）による上記ストローブ信号の受信に応答して、上記データバス（１１６）から上記第１のデータをラッチする工程と、
（ｅ）上記ストローブ信号を出した後の一期間において、上記制御装置（１１４、１１９）が上記ストローブ信号を受信し、上記ストローブ信号が上記受信回路へ到着する前に、戻り信号が上記ストローブ信号から生じる工程と、
（ｆ）上記制御装置（１１４、１１９）による上記ストローブ信号の受信に応答して、上記データバス（１１６）へ第２のデータ（ＩＮ＜２＞）を駆動する工程と、を含んでいる方法。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】
複数データレートメモリデバイス（１００）であって、
１つ以上のドライバイネーブル信号およびストローブクロック信号を生成するように構成された制御装置（１１４）と、
データバス（１１６）と、
上記制御装置（１１４）からの上記１つ以上のドライバイネーブル信号に応答して、第１のデータ（ＩＮ＜１＞）と第２のデータ（ＩＮ＜２＞）とを上記データバス（１１６）へ駆動するように構成され、戻り経路が上記制御装置と受信回路との間にあるストローブクロック信号線上の一地点から生じていている、駆動回路（１１２）と、
上記第１のデータと上記第２のデータとを上記データバス（１１６）を介して受信するように構成されていると共に、上記制御装置（１１４）によって生成された上記ストローブクロック信号に応答して、上記第１のデータと上記第２のデバイスとをラッチするように構成された受信回路と、
上記制御装置（１１４）から上記受信回路（１１８）へと上記ストローブクロック信号を伝播させるためのストローブクロック信号線（１２０）と、
上記ストローブクロック信号を上記制御装置（１１４）へ戻すための戻り経路（１２２）を有した往復経路（１２８）と、を含んでいて、
上記制御装置（１１４）が、上記駆動回路（１１２）が上記第１のデータ（ＩＮ＜１＞）を上記データバス（１１６）へ駆動することを可能にし、上記ストローブクロック信号線（１２０）を介して上記受信回路（１１８）へ伝播する上記ストローブクロック信号を生成し、上記ストローブクロック信号を上記往復経路（１２８）を介して受信し、上記ストローブクロック信号の受信に応答して、上記駆動回路（１１２）が上記データバスの上記第２のデータ（ＩＮ＜２＞）を上記データバス（１１６）へ駆動することを可能にするように構成されている、複数データレートメモリデバイス（１００）。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】
複数データレートメモリデバイス（１００）内のクロック回路であって、
ストローブクロック信号出力と戻りクロック信号入力とを有していると共に、複数の駆動回路（１１２）が各第１のデータ（ＩＮ＜１＞）を各データライン（１１６）へ駆動することを可能にする第１のイネーブル信号と、上記複数の駆動回路（１１２）が各第２のデータ（ＩＮ＜２＞）を各データライン（１１６）へ駆動することを可能にする第２のイネーブル信号とを出力するように構成された制御装置（１１４）と、
上記ストローブクロック信号出力に結合されたストローブクロック信号線（１２０）と、
上記戻りクロック信号入力に結合された戻りクロック信号線（１２２）とを含んでいて、
上記ストローブクロック信号線（１２０）が往復経路（１２８）の始端部を構成し、そして上記戻りクロック信号線（１２２）が上記往復経路（１２８）の終端部を構成していて、上記戻りクロック信号が、上記制御装置と受信回路との間にある上記ストローブクロック信号線上の一地点から生じていて、
上記制御装置（１１４）が、
ストローブクロック信号を上記ストローブクロック信号線（１２０）において第１の状態に引き込み、上記第１のイネーブル信号を能動状態に引き込むことによって外部クロック信号に応答し、
上記ストローブクロック信号を上記第１の状態に引き込んだ後の一期間中に、上記戻りクロック信号線（１２２）を介して戻りクロックシステムを受信すると共に、上記戻りクロック信号のタイミングが、上記ストローブクロック信号と合わせられておらず、また上記戻りクロック信号が、上記各データライン（１１６）に結合されていると共に、上記ストローブクロック信号に応答して上記データライン（１１６）から上記第１のデータおよび上記第２のデータをラッチするように構成されている受信回路（１１８）によって、能動状態にある上記ストローブクロック信号が受信されたであろうことを示し、
上記第２のイネーブル信号を能動状態へ引き込むことによって、受信された上記戻りクロック信号に応答するように構成されている、
複数データレートメモリデバイス（１００）内のクロック回路。
【手続補正５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２０
【補正方法】変更
【補正の内容】
【請求項２０】
複数データレートメモリデバイス（１００）であって、
双方向データバス（１１６）と、
上記バスに結合されていると共に、上記バス（１１６）に沿った第１の方向へ第１のデータ（Ｄ＿ｌ２ｒ＜１＞）と第２のデータ（Ｄ＿ｌ２ｒ＜２＞）とを伝播するように構成されている第１の駆動回路（７０２）と、
上記バス（１１６）の一端において上記第１の駆動回路（７０２）に向かい合って結合されていると共に、第１のストローブクロック信号に応答して上記第１のデータおよび上記第２のデータをラッチするように構成されている第１の受信回路（７０８）と、
上記バスに結合されていると共に、上記バス（１１６）に沿った第２の方向へ第３のデータ（Ｄ＿ｌ２ｒ＜１＞）と第４のデータ（Ｄ＿ｌ２ｒ＜２＞）とを伝播するように構成されている第２の駆動回路（７０４）と、
上記バス（１１６）の一端において上記第２の駆動回路（７０４）に向かい合って結合されていると共に、第２のストローブクロック信号に応答して上記第３のデータおよび上記第４のデータをラッチするように構成されている第２の受信回路（７０６）と、
上記第１の駆動回路（７０２）を有効にし、上記第１のストローブクロック信号を生成するように構成されている第１の制御装置（１１４Ｌ）と、
上記第２の駆動回路（７０４）を有効にし、上記第２のストローブクロック信号を生成するように構成されている第２の制御装置（１１４Ｒ）と、
上記第１の制御装置（１１４Ｌ）から上記第１の受信回路（７０８）へ上記第１のストローブクロック信号を伝播するための第１のストローブクロック信号線（１２０）と、
上記第１のストローブクロック信号を上記第１の制御装置（１１４Ｌ）へ戻すためのものであると同時に、上記第１の制御装置と上記第１の受信回路との間にある上記第１のストローブクロック信号線上の一地点から生じている、第１の戻り経路（１２２Ｌ）を有した第１の往復経路（１２８Ｌ）と、
上記第２の制御装置（１１４Ｒ）から上記第２の受信回路（７０６）へ上記第２のストローブクロック信号を伝播するための第２のストローブクロック信号線（１２０、７２０Ｌ、７２０Ｒ）と、
上記第２のストローブクロック信号を上記第２の制御装置（１１４Ｒ）へ戻すためのものであると同時に、上記第２の制御装置と上記第２の受信回路との間にある上記第２のストローブクロック信号線上の一地点から生じている、第２の戻り経路（１２２Ｒ）を有した第２の往復経路（１２８Ｒ）と、を有している複数データレートメモリデバイス（１００）。
【手続補正書】
【提出日】平成18年7月4日(2006.7.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】
複数データレートメモリデバイス（１００）であって、
１つ以上のドライバイネーブル信号およびストローブクロック信号を生成するように構成された制御装置（１１４）と、
データバス（１１６）と、
上記制御装置（１１４）からの上記１つ以上のドライバイネーブル信号に応答して、第１のデータ（ＩＮ＜１＞）と第２のデータ（ＩＮ＜２＞）とを上記データバス（１１６）へ駆動するように構成された駆動回路（１１２）と、
上記第１のデータと上記第２のデータとを上記データバス（１１６）を介して受信するように構成されていると共に、上記制御装置（１１４）によって生成された上記ストローブクロック信号に応答して、上記第１のデータと上記第２のデバイスとをラッチするように構成された受信回路と、
上記制御装置（１１４）から上記受信回路（１１８）へと上記ストローブクロック信号を伝播させるためのストローブクロック信号線（１２０）と、
上記ストローブクロック信号を上記制御装置（１１４）へ戻すための戻り経路（１２２）を有した往復経路（１２８）と、を含んでいて、
上記戻り経路が、上記制御装置と受信回路との間にある上記ストローブクロック信号線上の一地点から生じていて、上記往復経路の長さが、上記制御装置において再度受信された上記ストローブクロック信号が上記受信回路に上記ストローブクロック信号が到着したとすることを示す、ような長さであり、
上記制御装置（１１４）が、上記駆動回路（１１２）が上記第１のデータ（ＩＮ＜１＞）を上記データバス（１１６）へ駆動することを可能にし、上記ストローブクロック信号線（１２０）を介して上記受信回路（１１８）へ伝播する上記ストローブクロック信号を生成し、上記ストローブクロック信号を上記往復経路（１２８）を介して受信し、上記ストローブクロック信号の受信に応答して、上記駆動回路（１１２）が上記データバスの上記第２のデータ（ＩＮ＜２＞）を上記データバス（１１６）へ駆動することを可能にするように構成されている、複数データレートメモリデバイス（１００）。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】
複数データレートメモリデバイス（１００）内のクロック回路であって、
ストローブクロック信号出力と戻りクロック信号入力とを有していると共に、複数の駆動回路（１１２）が各第１のデータ（ＩＮ＜１＞）を各データライン（１１６）へ駆動することを可能にする第１のイネーブル信号と、上記複数の駆動回路（１１２）が各第２のデータ（ＩＮ＜２＞）を各データライン（１１６）へ駆動することを可能にする第２のイネーブル信号とを出力するように構成された制御装置（１１４）と、
上記ストローブクロック信号出力に結合されたストローブクロック信号線（１２０）と、
上記戻りクロック信号入力に結合された戻りクロック信号線（１２２）とを含んでいて、
上記ストローブクロック信号線（１２０）が往復経路（１２８）の始端部を構成し、そして上記戻りクロック信号線（１２２）が上記往復経路（１２８）の終端部を構成していて、上記戻りクロック信号が、上記制御装置と受信回路との間にある上記ストローブクロック信号線上の一地点から生じていて、上記往復経路の長さが、上記、戻りクロック信号入力において再度受信された上記戻りクロック信号が上記受信回路に上記ストローブクロック信号が到着したとすることを示す、ような長さであり、
上記制御装置（１１４）が、
ストローブクロック信号を上記ストローブクロック信号線（１２０）において第１の状態に引き込み、上記第１のイネーブル信号を能動状態に引き込むことによって外部クロック信号に応答し、
上記ストローブクロック信号を上記第１の状態に引き込んだ後の一期間中に、上記戻りクロック信号線（１２２）を介して戻りクロックシステムを受信すると共に、上記戻りクロック信号のタイミングが、上記ストローブクロック信号と合わせられておらず、また上記戻りクロック信号が、上記各データライン（１１６）に結合されていると共に、上記ストローブクロック信号に応答して上記データライン（１１６）から上記第１のデータおよび上記第２のデータをラッチするように構成されている受信回路（１１８）によって、能動状態にある上記ストローブクロック信号が受信されたであろうことを示し、
上記第２のイネーブル信号を能動状態へ引き込むことによって、受信された上記戻りクロック信号に応答するように構成されている、
複数データレートメモリデバイス（１００）内のクロック回路。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２０
【補正方法】変更
【補正の内容】
【請求項２０】
複数データレートメモリデバイス（１００）であって、
双方向データバス（１１６）と、
上記バスに結合されていると共に、上記バス（１１６）に沿った第１の方向へ第１のデータ（Ｄ＿ｌ２ｒ＜１＞）と第２のデータ（Ｄ＿ｌ２ｒ＜２＞）とを伝播するように構成されている第１の駆動回路（７０２）と、
上記バス（１１６）の一端において上記第１の駆動回路（７０２）に向かい合って結合されていると共に、第１のストローブクロック信号に応答して上記第１のデータおよび上記第２のデータをラッチするように構成されている第１の受信回路（７０８）と、
上記バスに結合されていると共に、上記バス（１１６）に沿った第２の方向へ第３のデータ（Ｄ＿ｌ２ｒ＜１＞）と第４のデータ（Ｄ＿ｌ２ｒ＜２＞）とを伝播するように構成されている第２の駆動回路（７０４）と、
上記バス（１１６）の一端において上記第２の駆動回路（７０４）に向かい合って結合されていると共に、第２のストローブクロック信号に応答して上記第３のデータおよび上記第４のデータをラッチするように構成されている第２の受信回路（７０６）と、
上記第１の駆動回路（７０２）を有効にし、上記第１のストローブクロック信号を生成するように構成されている第１の制御装置（１１４Ｌ）と、
上記第２の駆動回路（７０４）を有効にし、上記第２のストローブクロック信号を生成するように構成されている第２の制御装置（１１４Ｒ）と、
上記第１の制御装置（１１４Ｌ）から上記第１の受信回路（７０８）へ上記第１のストローブクロック信号を伝播するための第１のストローブクロック信号線（１２０）と、
上記第１のストローブクロック信号を上記第１の制御装置（１１４Ｌ）へ戻すためのものであると共に、上記第１の制御装置と上記第１の受信回路との間にある上記第１のストローブクロック信号線上の一地点から生じている、第１の戻り経路（１２２Ｌ）を有していると同時に、上記第１の制御装置において再度受信された上記第１のストローブクロック信号が上記第１の受信回路に上記第１のストローブクロック信号が到着したとすることを示す、ような長さである第１の往復経路（１２８Ｌ）と、
上記第２の制御装置（１１４Ｒ）から上記第２の受信回路（７０６）へ上記第２のストローブクロック信号を伝播するための第２のストローブクロック信号線（１２０、７２０Ｌ、７２０Ｒ）と、
上記第２のストローブクロック信号を上記第２の制御装置（１１４Ｒ）へ戻すためのものであると同時に、上記第２の制御装置と上記第２の受信回路との間にある上記第２のストローブクロック信号線上の一地点から生じている、第２の戻り経路（１２２Ｒ）を有していると共に、上記第２の制御装置において再度受信された上記第２のストローブクロック信号が上記第２の受信回路に上記第２のストローブクロック信号が到着したとすることを示す、ような長さである第２の往復経路（１２８Ｒ）と、を有している複数データレートメモリデバイス（１００）。
【国際調査報告】
2007510242.tif 000011
2007510242.tif 000012
2007510242.tif 000013