(57)【要約】レアアース・スカンデートのようなペロブスカイト格子構造を有する絶縁材料の層を含むＳＯＩ（semiconductor on insulator）デバイスである。この絶縁材料（５２）は、この絶縁材料（５２）のすぐ上にダイヤモンド格子を有する半導体材料（５４）を成長させることができる、有効な格子定数を有するように選択される。レアアース・スカンデート絶縁体の例としては、ガドリニウム・スカンデート（GdScO3）、ジスプロシウム・スカンデート（DyScO3）、およびガドリニウムとジスプロシウム・スカンデートの合金（Gd1-xDyXScO3）が含まれる。
2007533137.tif 000002
【特許請求の範囲】
【請求項１】
ペロブスカイト格子を有する絶縁材料の層（５２）を含む基板と、
前記絶縁層上に形成される半導体材料の層（５４）と、
そのチャネル領域中に半導体材料の層が組み入れられるＭＯＳＦＥＴと、を含む、
ＳＯＩ（semiconductor on insulator）デバイス。
【請求項２】
前記ペロブスカイト格子を有する絶縁材料（５２）は、レアアース・スカンデートである、請求項１記載のデバイス。
【請求項３】
前記レアアース・スカンデートは、ガドリニウム・スカンデート（GdScO3）、ジスプロシウム・スカンデート（DyScO3）、およびガドリニウムとジスプロシウム・スカンデートとの合金（Gd1-xDyXScO3）のうちのいずれか１つである、請求項２記載のデバイス。
【請求項４】
前記半導体材料の層（５４）は、前記ペロブスカイト格子によって引張歪みが与えられるシリコン層である、請求項１記載のデバイス。
【請求項５】
前記半導体材料の層（５４）は、前記ペロブスカイト格子によって圧縮歪みが与えられるシリコンゲルマニウム層である、請求項１記載のデバイス。
【請求項６】
前記半導体材料の層（５４）は、ダイヤモンド型格子を有する化合物半導体材料である、請求項１記載のデバイス。
【請求項７】
ペロブスカイト格子を有する絶縁材料の層（５２）を含む基板を形成し、
前記絶縁材料（５２）の前記ペロブスカイト格子の（００１）面上に、ダイヤモンド型格子を有する半導体材料の層（５４）を成長させ、
そのチャネル領域中に、前記半導体材料（５４）を組み入れたＭＯＳＦＥＴを形成する、
ＳＯＩ（semiconductor on insulator）ＭＯＳＦＥＴデバイス上に半導体を形成する方法。
【請求項８】
ペロブスカイト格子を有する絶縁材料の層（５２）を含む基板と、
前記絶縁層（５２）上に形成される第１半導体材料（７２）の領域であって、前記絶縁層（５２）により引っ張り歪みが与えられる第１半導体材料（７２）の領域と、
前記第１半導体材料（７２）の領域中に形成され、そのチャネル領域中に、前記第１半導体材料を組み入れる、第１ＭＯＳＦＥＴ（７０）と、
前記絶縁材料の層（５２）上に形成される第２半導体材料（７６）の領域であって、前記絶縁層により圧縮歪みが与えられる第１半導体材料（７６）の領域と、
前記第２半導体材料（７６）の領域中に形成され、そのチャネル領域中に、前記第２半導体材料を組み入れる、第２ＭＯＳＦＥＴ（７４）と、を含む、
ＳＯＩ（semiconductor on insulator）デバイス。
【請求項９】
前記絶縁層（５２）は、レアアース・スカンデートである、請求項８記載のデバイス。
【請求項１０】
前記第１半導体材料（７２）は、前記絶縁材料（５２）の有効な格子定数より少ない格子定数を有するシリコンゲルマニウム合金であり、
前記第２半導体材料（７６）は、前記絶縁材料（５２）の有効な格子定数より大きい格子定数を有するシリコンゲルマニウム合金である、請求項８記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）の製造、より詳しくは、絶縁基板上に形成されるＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴは、集積回路（ＩＣ）の一般的な構成素子である。
図１は、従来のＭＯＳＦＥＴデバイスを示している。
このＭＯＳＦＥＴは、バルクシリコン基板１０上の活性領域内に形成されており、この活性領域は、基板１０上に製造される他のＩＣ素子からＭＯＳＦＥＴの活性領域を電気的に絶縁するシャロートレンチ分離領域１２に囲まれている。
ＭＯＳＦＥＴは、シリコン酸化物またはシリコン酸化窒化物のような薄いゲート絶縁体１８によって分離される、ゲート１４およびチャネル領域１６を含んでいる。ゲート１４は一般的に、ポリシリコンのような高濃度にドープした半導体材料から形成される。
ＭＯＳＦＥＴのソースおよびドレイン領域は、チャネル領域１６の両側に形成される浅いソースおよびドレイン領域２４と、深いソース領域およびドレイン領域１８とを含んでいる。
基板上の保護材料２６の形成後、浅いソースおよびドレイン領域２４が注入される。それからゲート１４の周りにスペーサ２２を形成した後、深いソースおよびドレイン領域２０がイオン注入によって形成される。
ソース・シリサイドおよびドレイン・シリサイド２８は、オーミックコンタクトを提供するとともに接触抵抗を減少させるべく、深いソース領域およびドレイン領域２０上に形成される。
シリサイド２８は、基板半導体材料およびコバルト（Ｃｏ）またはニッケル（Ｎｉ）のような金属を含んでいる。シリサイド３０も、ゲート１４の上面に形成される。
【０００３】
バルク半導体基板上のデバイスの形成に変わるものとして、ＳＯＩ（semiconductor on insulator）構造がある。
ＳＯＩ構造において、ＭＯＳＦＥＴは、ＭＯＳＦＥＴ活性領域の下にある絶縁層を含んだ基板上に形成される。
ＳＯＩデバイスは、バルク半導体基板中に形成されるデバイスに比較して多くの利点を有する。例えば、デバイス間のより良い絶縁性、リーク電流の減少、ＣＭＯＳ素子間のラッチアップの減少、チップキャパシタンスの減少、およびソース・ドレイン領域間の短チャネル結合の減少または除去である。
図２は、完全空乏型の一般的なＳＯＩ・ＭＯＳＦＥＴの一例を示す図である。
ＳＯＩ・ＭＯＳＦＥＴは、シリコン層３２および絶縁層３４により構成されるＳＯＩ基板上に形成される。
ＭＯＳＦＥＴ構造は、シリコン層の分離領域３６上に形成される。このシリコン層は、個々のデバイスが形成される個々のアイランドを定義するようにエッチングされている。
薄い非ドープ・チャネル領域１６は、シリコン領域３６の中心に位置する。
ソースおよびドレイン拡張部２４は、ゲート絶縁体１８上に形成されたゲート１４の両側におけるシリコン領域３６中に注入される。
次にスペーサ２２を形成し、高いソースおよびドレイン領域３８をシリコン領域３８上に成長させ、それから、シリサイド・ソースおよびドレインコンタクト２８と、シリサイド・ゲートコンタクト３０を形成する。
【０００４】
ＭＯＳＦＥＴの性能を向上させるための１つの選択肢として、抵抗と電力消費を減少させ、駆動電流、周波数応答および動作速度を向上させるために、ＭＯＳＦＥＴ半導体材料のキャリア移動度を上げることがある。最近注目を集めているキャリア移動度を増加させる方法として、引張歪みが加えられたシリコン材料を使用する方法がある。
引っ張り歪みシリコンは、シリコンゲルマニウム基板上に半導体のエピタキシャル層を成長させることによって形成することができる。
シリコンゲルマニウム格子は、格子内に大きなゲルマニウム原子が存在するため、純粋シリコン格子よりもわずかに大きい格子定数を有している。
エピタキシャル成長させたシリコンが、シリコンゲルマニウム格子に合わせて並ぶため、シリコン格子に引張歪みが生じる。
適度な引張歪みは電子移動度を増加させ、より大きな引張歪みは正孔移動度を増加させる。引張歪みの量は、シリコンゲルマニウム格子中のゲルマニウムの割合につれて増加する。また、適度な圧縮歪みが正孔移動度を改善することも知られている。
【０００５】
引張歪みシリコン層を有するＭＯＳＦＥＴの一例を、図３に示す。
このＭＯＳＦＥＴは、シリコン層１０上に成長するシリコンゲルマニウム層３２を含んだ基板上に形成される。
シリコンゲルマニウム層は一般的に、所望する歪み量によりゲルマニウム量が０から１０％〜４０％に徐々に増加する、傾斜層（graded layer）である。
シリコンゲルマニウム層３２上に歪みシリコン３４のエピタキシャル層を成長させる。
ＭＯＳＦＥＴは、深いソースおよびドレイン領域２０、浅いソースおよびドレイン拡張部２４、ゲート酸化層１８、保護材料２６に囲まれたゲート１４、スペーサ２２、ソースおよびドレインシリサイド２８、ゲートシリサイド３０、およびシャロートレンチ分離１２を含む従来のＭＯＳＦＥＴ構造を使用する。
チャネル領域１６中の歪みシリコン材料は、ソースおよびドレインの間のキャリア移動度を高める。
【０００６】
歪みシリコンはまた、ＳＯＩ基板上に形成されるＭＯＳＦＥＴに組み入れられてもよい。
図４は、歪みシリコンＳＯＩＭＯＳＦＥＴの一例を示す図である。
このデバイスでは、ＭＯＳＦＥＴは、絶縁層４０に重なるシリコンゲルマニウム層を含むＳＯＩ基板上に形成される。
シリコンゲルマニウム層をパターン化し、その上に個々のＭＯＳＦＥＴが形成される分離領域４２を定義する。
歪みシリコン層４４を、シリコンゲルマニウム領域４２上に成長させる。
その後、図３の従来の歪みシリコンデバイスの形成方法に類する方法で、ＭＯＳＦＥＴを形成する。
【０００７】
歪みシリコンチャネルを組み入れた完全空乏型のＳＯＩデバイスを形成するのは難しい。
短チャネル効果を制御するために、完全空乏型のＳＯＩ・ＭＯＳＦＥＴの厚さは、チャネル領域がチャネル長の約３分の１を超えない厚さとすることが好ましい。
しかしながら、歪みシリコンチャネルの下のシリコンゲルマニウムに支持層を提供する必要があるため、全体のチャネル厚さはチャネル長に対する制限となる。または、歪みシリコンの厚さは移動度をかなり高めるためには十分ではない。
【０００８】
他の条件は一般的に、ＳＯＩデバイスの小型化に対するさらなる障害となる。
従来の完全空乏型のＳＯＩデバイスでは、半導体の所望の厚さになるまで基板上の化学的機械的研磨（ＣＭＰ）を実行することにより、非常に薄いチャネル層を製造することが一般的である。
しかしながら、ＣＭＰにより、その厚さに１００Å程度の間のばらつきを有し得る、均一でない表面が製造される。
クリティカルディメンションが減少されるにつれて、このような厚さのばらつきは許容できないものとなる。例えば、４５ｎｍのデバイスについては、チャネル領域の厚さは約１５０Åであることが望ましい。
研磨した層の厚さにばらつきがあれば、これらのディメンションにおいて正確な厚さを有しているチャネル層を確実に製造するのは非常に難しい。
【０００９】
実質的にチャネル領域の厚さを一定にするために、絶縁材料上に半導体の層を成長させることは望ましいであろう。
しかしながら、従来の半導体デバイス製造技術は、さらなる結晶質の成長におけるテンプレートとして結晶格子を使用する。
例えば、シリコンウェーハは、規則的な結晶格子を提供するように、結晶面のうちの１つに沿ってカットされる単結晶シリコンから構成される。
この格子は、たい積されるシリコンの原子に対してのテンプレートとして役立つ。または、同じ格子構造を有している他の元素は、たい積において整列するであろう。このように、さらなる単結晶材料を形成する。
このようなテンプレートがない状態でたい積されたシリコンは、多結晶シリコンまたはアモルファス・シリコンの形態をとる。これは、周囲の粒子に関してランダムに方向付けられた結晶格子をそれぞれ有する個々の粒子から形成される。
シリコンのこれらの形態は、単結晶シリコンと比較して低い導電率を呈する。したがって、これらをＭＯＳＦＥＴの活性領域において使用することは望ましくない。
このように、現在のところ、他の材料、特に、実質的にアモルファスであるか、シリコン格子と一致しない構造を有する酸化シリコンやシリコン酸化窒化物のような従来の絶縁体上に単結晶シリコンを成長させることは、一般的に可能ではなかった。
【００１０】
したがって、絶縁デバイス上に半導体を製造するための従来の技術は、小さなクリティカルディメンションを有するデバイスや、歪みシリコンが組み入れられたデバイスを製造するには十分ではない。
【発明の開示】
【００１１】
本発明の実施形態は、その上に半導体層を直接成長させることができる絶縁層を含む、ＳＯＩ（semiconductor on insulator）デバイスを提供する。
絶縁層が半導体材料に引張歪みまたは圧縮歪みを与えるように、絶縁層の特性および半導体層の特性を選ぶことができる。
【００１２】
本発明のさらなる実施形態は、上述のようなデバイスを形成する方法を提供する。
本発明の好ましい一実施形態は、ペロブスカイト（perovskite）格子構造を有する絶縁材料の層を利用する。このペロブスカイト格子は、ダイヤモンド格子半導体を成長させるのに適したテンプレートを提供することが分かっている。
ペロブスカイト格子構造を有している絶縁体の例には、ガドリニウム・スカンデート（GdScO3）、ジスプロシウム・スカンデート（DyScO3）のようなレアアース・スカンデート（rare earth scandate）や、ガドリニウムとジスプロシウム・スカンデートの合金（Gd1-xDyXScO3）が含まれる。
レアアース・スカンデートに互換性を有する（compartible）ダイヤモンド格子構造を有している半導体の例には、シリコン、ゲルマニウム、シリコンとゲルマニウムの合金、および砒化ガリウムのようなIII-Ｖ型半導体が含まれる。
レアアース・スカンデートと半導体材料の化学量論組成は、レアアース・スカンデートがその上に成長させた半導体材料に引張歪みまたは圧縮歪みを与えるように、設計することができる。
このような絶縁材料は、ＳＯＩ・ＭＯＳＦＥＴ中の絶縁層として使用することができ、薄い半導体層を絶縁層上に直接成長させることができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態によれば、ダイヤモンド格子を有する単結晶半導体材料を、ペロブスカイト格子を有する絶縁層上に成長させることができる。
ダイヤモンド格子を有する半導体は、シリコン、ゲルマニウムおよびシリコンゲルマニウム合金を含んでいる。
閃亜鉛鉱（zinc blende）格子と呼ばれることのある一種のダイヤモンド格子を有している化合物半導体はまた、ペロブスカイト格子上に成長させることができ、この出願においてはダイヤモンド格子を有すると考えられるであろう。
このような化合物半導体の一例は、あるII-VIタイプの半導体と同様に、砒化ガリウム（GaAs）のようなIII-Vタイプの半導体を含んでいる。
ペロブスカイト格子構造を有している絶縁体の例には、ガドリニウム・スカンデート（GdScO3）、ジスプロシウム・スカンデート（DyScO3）、およびガドリニウムおよびジスプロシウム・スカンデート（Gd1-xDyXScO3）の合金のような、レアアース・スカンデート合成物が含まれる。
レアアース・スカンデートと半導体材料の化学量論組成は、レアアース・スカンデートがその上に成長させた半導体材料に引張歪みまたは圧縮歪みを与えるように、設計することができる。
【００１４】
ある実施形態の一例においては、レアアース・スカンデート・ガドリニウム・スカンデート（GdScO3）の層は、引張り歪みシリコンまたはシリコンゲルマニウム層の成長のための絶縁層および支持層として使用される。
単結晶ガドリニウム・スカンデートは、２２から３５の誘電率を有しているので、ＳＯＩ用の優れた絶縁材料である。
【００１５】
図５ａは、ガドリニウム・スカンデート（GdScO3）のペロブスカイト格子中の単位胞（単位格子）の（００１）面（フェース）を示している。
その理想的な形状において、ペロブスカイト格子は、Ｐｍ３ｍ対称性（Pm3m symmetry）を有している。換言すると、格子の単位胞は、立方体の中心にカチオンのうちの一方（例えば、Gd）があり、各端部にカチオンのうちの他方（例えば、Sc）があり、各端部に沿った中心にアニオン（O）を有する立方体である。
ほとんどのペロブスカイト格子において、格子は、格子中における特定の原子により、完全な立方体の形状から多少歪められるが、全体的な構造は同じままである。したがって単位格子の面は、面心原子がなく、実質的に正方形である。
【００１６】
図５ｂは、シリコンのダイヤモンド格子中の単位胞の（００１）面を示している。
ダイヤモンド格子は実質的に、２つの互いに貫入する（interpenetrating）面心立方格子で構成されており、これらの格子はそれぞれ、３つの空間軸のそれぞれの軸に沿った格子定数の長さの４分の１だけ、他の格子からずれて（オフセットされて）いる。
【００１７】
ダイヤモンド格子は、ペロブスカイト格子と構造上異なるが、この２つの格子は、各格子中の原子の間隔に基づきエピタキシャル成長させるという目的において互換性を有する。
図５ｃに示すように、ガドリニウム・スカンデート格子の（００１）平面に対して、シリコン格子の（００１）平面を、４５°回転させる場合、シリコン・ダイヤモンド格子の面の原子は、ガドリニウム・スカンデート・ペロブスカイト格子の空いている面に沿って並ぶ。
このように、ガドリニウム・スカンデート格子は、シリコンを成長させるためのテンプレートとして役立つことができる。
【００１８】
図５ａに示すように、ガドリニウム・スカンデート格子の（００１）面の格子定数は、３．９４Åである。また、図５ｂに示すように、緩和シリコン格子の（００１）面の格子定数は、５．４３１Åである。
しかしながら、ガドリニウム・スカンデート格子中の面の中心部分の間の対角線の距離は、５．５７２Åである。これは、純粋な緩和シリコンの格子定数である５．４３１Åよりも約２．７％大きい。
比較のため、純粋な緩和ゲルマニウムは、５．６５７Åのゲルマニウム格子定数を有している。これはシリコンの格子定数よりも約４．２％大きい。
従来の歪みシリコンデバイスは、シリコンとゲルマニウムの２つ格子定数の値の間にあるとともに格子中のゲルマニウムの量に依存する格子定数を有する、シリコンゲルマニウムSi1-XGeXの支持層を使用する。
従来の歪みシリコンデバイスにおいては、ゲルマニウムの比率は一般的に約１０％から４０％の間にあり、シリコンの格子定数よりも実際上０．９％から１．７％大きい格子定数を有する格子となってしまう。
【００１９】
ペロブスカイト格子とダイヤモンド格子の間の格子不整合を特徴づけるべく、本願においては、ペロブスカイト格子の「有効な格子定数」と呼ばれる量を利用する。
実質的に立方体の単位胞を有するペロブスカイト格子では、有効な格子定数は、対角線上に方向付けられる単位胞の面の中心部分の間の距離として定義することができる。
立方体の形状からいくらか歪められ、このように異なる長さの対角線を備えるダイヤモンド形状の単位胞面を有しているペロブスカイト格子においては、面の中心部分間の対角線の距離は、測定する方向に依存するであろう。
このような場合、有効な格子定数は、面の中心部分間の２つの対角線の距離の平均として定義することができる。
しかしながら、この特性が活用される実施形態においては、他方向の長さと比較して一方向の長さの方を長くする方法で、重なる半導体格子に歪みを与えることが所望される実施例のように、有効な格子定数は、より大きな距離またはより少ない距離の方向において対角線の面の中心部分の間の距離として定義することができる。
【００２０】
上述の測定の一例は、GdScO3に特有のものである。また、異なる有効な格子定数を備えた他のレアアース・スカンデートは、エピタキシャル半導体格子についてずれの程度を所望のものとするように形成することができる。
例えば、ジスプロシウム・スカンデート（DyScO3)を代わりに使用することができる。DyScO3は、約５．６Åの有効な格子定数を有している。
さらに他の例では、Gd1-XDyXScO3のようなレアアース・スカンデート合金を、所望の有効な格子定数を提供するように選択されたガドリニウムおよびジスプロシウムの化学量論比で設計することができる。
一般に、レアアース・スカンデート絶縁体上に引張り歪みシリコンを成長させることを含む使用状況については、レアアース・スカンデートの有効な格子定数は、緩和シリコンの格子定数（５．４３１Å）よりも大きいことが好ましく、緩和ゲルマニウムの格子定数（５．６５７Å）未満であることが好ましく、４０％のゲルマニウムからなる緩和シリコンゲルマニウム合金の格子定数（５．５１９Å）未満であることがさらに好ましい。
【００２１】
レアアース・スカンデートのようなペロブスカイト格子構造を有する絶縁層の使用することにより、シリコン、ゲルマニウム、シリコンゲルマニウム合金、または化合物半導体材料を絶縁材料上に直接成長させることができる。
シリコンゲルマニウム合金中のシリコンおよびゲルマニウムの比率は、様々な効果を生成するように、絶縁基板の有効な格子定数に関して選択することができる。
例えば、絶縁材料の有効な格子定数よりも小さい格子定数を有するように、シリコンゲルマニウム合金を形成することができ、その結果、シリコンゲルマニウム合金中に所望の量の引張歪みを与えることになるようにしてもよい。
他の例においては、絶縁材料の有効な格子定数よりも大きな格子定数を有するように、シリコンゲルマニウム合金を形成することができ、その結果、シリコンゲルマニウム合金上に所望の量の圧縮歪みを与えることになるようにしてもよい。
圧縮歪みゲルマニウムはまた、レアアース・スカンデート絶縁体上に成長させることができる。
さらに、所与の有効な格子定数を備えたレアアース・スカンデートの層を有する基板が与えられた場合、引張りおよび圧縮歪み半導体が共存している領域を提供するように、異なる理論混合比を有するシリコンおよびシリコンゲルマニウム合金を、基板上の選択された場所で成長させることができる。
これらは例えば、高い電子移動度を提供する引張り歪みチャネルを有するＮＭＯＳデバイスおよび高い正孔移動度を提供する圧縮歪みチャネルを有するＰＭＯＳデバイスを含むＣＭＯＳデバイスを製造するのに使用することができる。
【００２２】
ガドリニウム・スカンデート絶縁層または他のレアアース・スカンデート絶縁層を含むＳＯＩ基板は、多くの方法により製造することができる。
ガドリニウム・スカンデートは、分子線エピタキシーによってたい積することができる。本質的な構成元素のそれぞれのビーム線は、超高真空によって、化学量論の量においてそれらが化学結合する基板部分に向けられる。
また、他の例においては、ガドリニウム・スカンデート・ターゲットを紫外線レーザによって蒸発させ、基板面上に再結晶させる、パルスレーザたい積を使用してよい。
パルスレーザたい積は、より早く成長させることができるため、分子線エピタキシーよりも好ましいものとなり得る。また、化学蒸着法が使用されてもよい。
これらの方法が比較的平坦な表面を有する絶縁層を形成することに注目すべきである。
絶縁層上にその後成長させた半導体層は、研磨により薄くなった層よりも実質的に厚さのばらつきが少ない。
【００２３】
一般的に、レアアース・スカンデート層は、その表面にシリコンゲルマニウム層を有している基板上に形成される。
このシリコンゲルマニウム層は一般的に、ゲルマニウムの含有率が０％から所望の％まで徐々に増加する段階的な方法で、シリコンウェーハ上に成長させられる。この方法は、所望の格子定数を有する緩和シリコンゲルマニウム層を成長できるようにする。
その後、レアアース・スカンデートを、例えば上述した技術のうちの１つによって、シリコンゲルマニウム層上に形成する。
実装によっては、シリコンゲルマニウム層は、レアアース・スカンデートの有効な格子定数と一致するように形成されてもよいし、または、レアアース・スカンデート格子を圧縮するとともにその有効な格子定数を減少させるべく、シリコンゲルマニウム層は、レアアース・スカンデートの有効な格子定数よりも小さい格子定数を有するように形成されてもよい。
【００２４】
図６ａないし図６ｆは、本発明の実施例の一例による、引張り歪みＳＯＩ・ＭＯＳＦＥＴの製造中に形成される構造を示す図である。
図６ａは、シリコンゲルマニウム層５０含むＳＯＩ基板を示す。上述したように、シリコンゲルマニウム層５０は一般的に、シリコンウェーハ上に成長させられ、所望の格子定数を提供する、表面におけるゲルマニウムの含有率を有する傾斜組成を有している。
例えば、ある実施形態の一例においては、シリコンゲルマニウム層の表面は、約２０％のゲルマニウムにより構成された緩和シリコンゲルマニウム合金とすることができる。
【００２５】
ペロブスカイト格子を有する材料の絶縁層５２は、シリコンゲルマニウム層５０上に形成される。ある実施形態の一例においては、この絶縁材料は、ガドリニウム・スカンデートのようなレアアース・スカンデートである。
絶縁層５２は、分子線エピタキシー、パルスレーザたい積、または化学蒸着法のような様々な技術によって形成することができる。
ある実施形態の一例においては、ガドリニウム・スカンデート層は、１００Åから２００Åの間の厚さに形成される。
【００２６】
半導体層５４は、絶縁層５２上に成長させられる。この半導体層５４は、単結晶層であり、シリコン、ゲルマニウム、シリコンゲルマニウム合金、III-VまたはII-VIタイプのような化合物半導体、またはダイヤモンド格子を有する別の半導体から形成することができる。
半導体層の厚さは、特定の実施形態により選択され得る。ある実施形態の一例においては、半導体層は、約２００Åの厚さを有するシリコン層である。
完全空乏型のＳＯＩデバイスでは、半導体層５４は一般的にドープされていないが、ドーピングは、特定の実施形態に従って実行されてもよい。
【００２７】
図６ｂは、その上に個々のデバイスが形成されることになる半導体材料の分離アイランドを形成するように、半導体層５４を選択エッチングした後の図６ａの構造を示す図である。
【００２８】
図６ｃは、半導体層５４上にゲート絶縁層５６を形成し、ゲート絶縁層５６上にポリシリコン・ゲート５８をたい積した後の図６ｂの構造を示す図である。
ゲート絶縁層５６は、半導体層５４を熱酸化させるか、絶縁材料をたい積することによって成長させることができる。
ポリシリコン・ゲートは、ポリシリコン層を全体的にたい積した後、ポリシリコン層をパターニングすることによって形成してよい。
【００２９】
図６ｄは、ゲート５８の両側における半導体層５４中にソースおよびドレイン拡張部６０を形成すべく、イオン注入によってドーパントを注入し、その後ゲート５８の周りにスペーサ６２を形成した後の、図６Ｃの構造を示す図である。
ゲート５８は、ソースおよびドレイン拡張部６０の注入の間、チャネル領域を被覆する。
スペーサ６２は、酸化シリコンを全体的にたい積した後、水平面から酸化物を除去するように、方向性のあるエッチバックプロセスを実行することによって形成することができる。
【００３０】
図６ｅは、ゲート５８の両側の隣接部分に、半導体層５４に接する高いソースおよびドレイン領域６４を形成した後の図６ｄの構造を示す図である。
高いソースおよびドレイン領域６４は、シリコンの選択エピタキシャル成長によって成長させることができる。
一般的に、半導体層５４上のシリコンの成長率は、周囲の露出した絶縁層５２上のシリコンの成長率よりもずっと大きい。さらに、成長室中の雰囲気は一般的に、HClを含んでいる。このHClにより、たい積されたシリコンのエッチングの程度が決まる。
たい積パラメータの制御を通じて、エピタキシャル成長プロセスは、絶縁層５２の露出部分上に、実質的に成長量０のシリコンを製造するのに最適化することができる。
他の例では、絶縁層５２上に蓄積したシリコンをすべて除去するように、高いソースおよびドレイン領域６４を形成した後、短いエッチ・バックを実行してよい。
このソースおよびドレイン領域６４は、その場（インサイチュー）で、または注入プロセスによってドープされ得る。
【００３１】
図６ｆは、ソースおよびドレイン・シリサイド６６およびゲート・シリサイド６８を形成した後の、図６ｅの構造を示す図である。
シリサイド６６および６８は、ゲート５８、ソースおよびドレイン領域６４のシリコン材料と、コバルト（Co）またはニッケル（Ni）のような金属と、を含む化合物から形成される。
シリサイド６６および６８は、構造全体の上に金属の薄い共形層をたい積し、金属と下にある半導体材料との間の接点においてシリサイド形成を促進するようにアニーリングし、その後、余った金属を除去することにより形成される。
ソースおよびドレイン領域とゲートのシリサイドが形成されることになっている部分から酸化物と保護材料を除去するパターニング・ステップは、一般的にシリサイドを形成する前に実行される。
【００３２】
図６ａないし図６ｆのプロセスは、シリコンゲルマニウムの層上に形成されるレアアース・スカンデートの層からなるＳＯＩ基板を使用しているＭＯＳＦＥＴ形成の一例を示している。しかしながら、様々な他のＭＯＳＦＥＴ構造を形成してもよい。
概略的には、本発明の実施形態による電子デバイスは、ペロブスカイト格子を有する絶縁材料の層を含んでいる基板と、ペロブスカイト材料の層上に形成される単結晶半導体材料の層とを含む。
そのチャネル領域中に半導体を組み入れるＭＯＳＦＥＴを、基板上に形成してよい。
ＭＯＳＦＥＴは、本明細書に記載した方法または他の様々な方法により形成することができる。
半導体材料中に所望の量の引張り歪みまたは圧縮歪みのいずれかを引き起こすように、絶縁材料と半導体材料を設計することができ、この歪みは、絶縁材料中の単位胞の面の形に従って方向づけることができる。
【００３３】
図７は、本発明の実施形態により形成された第１ＳＯＩ・ＭＯＳＦＥＴと第２ＳＯＩ・ＭＯＳＦＥＴからなるＣＭＯＳデバイスの素子の一例を示す図である。
この構造では、ｎ型ＭＯＳＦＥＴデバイス７０に、基板の絶縁層５２上に形成される半導体領域７２が組み入れられている。この半導体領域７２は、絶縁層５２の有効な格子定数よりも低い格子定数を有しており、半導体領域７２に引張歪みを与えるとともにｎ型ＭＯＳＦＥＴ中の電子の移動度を増加させることになる、第１シリコンゲルマニウム合金からできている。
この構造はさらに、基板の絶縁層５２上に形成される半導体領域７６を組み入れられたｐ型のＭＯＳＦＥＴデバイス７４を含んでいる。
この半導体領域７６は、絶縁層５２の有効な格子定数よりも大きい格子定数を有しており、半導体領域７６に圧縮歪みを与えるとともにｐ型ＭＯＳＦＥＴ中のホールの移動度を増加させることになる、第２シリコンゲルマニウム合金からできている。
ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴは、絶縁層によって、これらに異なる種類の歪みが与えられる、異なるシリコンゲルマニウム合金を使用することにより、各デバイスのキャリア移動度が増加するという利点を得ることができる、ＣＭＯＳデバイスを形成するように接続することができる。
【００３４】
図７の構造は、様々な方法により製造することができる。
例えば、ｐ型デバイスおよびｎ型デバイスのそれぞれについての、異なる格子定数を有する半導体領域を成長させるのに、２つの独立した成長ステップを実行することができる。
これらの領域は、デバイス中で利用されるであろう形状に成長させてもよいし、またはこれらの領域を正確な寸法にパターン化してもよい。
他の実施形態においては、合金のうちの１つの層をウェーハにわたり成長させることができる。その後、シリコンまたはゲルマニウムを選択した領域に注入してこれらの領域の理論混合比を変更し、第２合金を形成してもよい。
【００３５】
図７の構造は、ｎＭＯＳおよびｐＭＯＳデバイスについて異なる種類の歪みを生成すべく、２つの異なるシリコンゲルマニウム合金を利用しているが、他の実施例においては、適当な格子定数を有する異なる種類の半導体材料が利用され得る。
さらに、絶縁材料の格子特性は、歪みを方向づけるように形成されてよい。
ＭＯＳＦＥＴは、図７に示す方法または他の様々な方法で形成することができる。
【００３６】
上記のプロセスにおいて記載したタスクは、他のタスクを除外するものではない。また、形成されるべき特定の構造により、上述のプロセスにさらなるタスクが組み入れられ得る。例えば、処理タスク間における不動態層または保護材料の形成または除去、フォトレジストマスクおよび他のマスキング層の形成または除去のような中間の処理タスク、ドーピングおよびカウンタドーピング、クリーニング、プレーナ化、および他のタスクを、特に上述したタスクと共に実行することができる。さらに、ウェーハ全体のような基板全面上においてここで記載したプロセスを実行する必要がないが、その代わりに基板の部分上で選択的に実行することができる。さらに、例示のため、ここに記載した構造の製造の間、ある特定の順番にタスクを実行するように記載したが、実施形態によっては、プロセスの目的を達成する他の順番でタスクを実行することができる。このように、図示した上述の実施形態が現在の好ましい一例である一方、これらの実施形態は単なる例示としての記載であることを理解すべきである。本発明は特定の実施形態に制限されず、請求の範囲およびこの等価物の範囲内の、様々な変形例、組合せおよび置換に及ぶ。
【図面の簡単な説明】
【００３７】
【図１】従来の方法により形成された従来のＭＯＳＦＥＴを示す図。
【図２】従来のＳＯＩ・ＭＯＳＦＥＴを示す図。
【図３】従来の歪みシリコンＭＯＳＦＥＴを示す図。
【図４】従来の技術を使用してＳＯＩ基板上に形成された歪みシリコンＭＯＳＦＥＴを示す図。
【図５ａ】ペロブスカイトおよびダイヤモンド格子を示すとともに、これらの格子が互換性を有する手法を示す図。
【図５ｂ】ペロブスカイトおよびダイヤモンド格子を示すとともに、これらの格子が互換性を有する手法を示す図。
【図５ｃ】ペロブスカイトおよびダイヤモンド格子を示すとともに、これらの格子が互換性を有する手法を示す図。
【図６ａ】本発明の例示的な実施形態の一例により、引張りシリコンＳＯＩ・ＭＯＳＦＥＴを製造する間に形成される構造を示す図。
【図６ｂ】本発明の例示的な実施形態の一例により、引張りシリコンＳＯＩ・ＭＯＳＦＥＴを製造する間に形成される構造を示す図。
【図６ｃ】本発明の例示的な実施形態の一例により、引張りシリコンＳＯＩ・ＭＯＳＦＥＴを製造する間に形成される構造を示す図。
【図６ｄ】本発明の例示的な実施形態の一例により、引張りシリコンＳＯＩ・ＭＯＳＦＥＴを製造する間に形成される構造を示す図。
【図６ｅ】本発明の例示的な実施形態の一例により、引張りシリコンＳＯＩ・ＭＯＳＦＥＴを製造する間に形成される構造を示す図。
【図６ｆ】本発明の例示的な実施形態の一例により、引張りシリコンＳＯＩ・ＭＯＳＦＥＴを製造する間に形成される構造を示す図。
【図７】実施形態の一例による、ＣＭＯＳデバイスの素子を示す図。
【図１】
2007533137.tif 000003
【図２】
2007533137.tif 000004
【図３】
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【図４】
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【図５ａ】
2007533137.tif 000007
【図５ｂ】
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【図５ｃ】
2007533137.tif 000009
【図６ａ】
2007533137.tif 000010
【図６ｂ】
2007533137.tif 000011
【図６ｃ】
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【図６ｄ】
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【図６ｅ】
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【図６ｆ】
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【図７】
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【手続補正書】
【提出日】平成17年12月27日(2005.12.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ペロブスカイト格子を有する絶縁材料の層（５２）を含む基板と、
前記絶縁層上に形成される半導体材料の層（５４）と、
そのチャネル領域中に半導体材料の層が組み入れられるＭＯＳＦＥＴと、を含み、
前記ペロブスカイト格子を有する絶縁材料（５２）は、ガドリニウム・スカンデート（GdScO3）、ジスプロシウム・スカンデート（DyScO3）、およびガドリニウムとジスプロシウム・スカンデートとの合金（Gd1-xDyXScO3）のうちのいずれか１つであるレアアース・スカンデートである、
ＳＯＩ（semiconductor on insulator）デバイス。
【請求項２】
前記半導体材料の層（５４）は、前記ペロブスカイト格子によって引張歪みが与えられるシリコン層である、請求項１記載のデバイス。
【請求項３】
前記半導体材料の層（５４）は、前記ペロブスカイト格子によって圧縮歪みが与えられるシリコンゲルマニウム層である、請求項１記載のデバイス。
【請求項４】
前記半導体材料の層（５４）は、ダイヤモンド型格子を有する化合物半導体材料である、請求項１記載のデバイス。
【請求項５】
ガドリニウム・スカンデート（GdScO3）、ジスプロシウム・スカンデート（DyScO3）、およびガドリニウムとジスプロシウム・スカンデートとの合金（Gd1-xDyXScO3）のうちのいずれか１つであるレアアース・スカンデートであるペロブスカイト格子を有する絶縁材料の層（５２）を含む基板を形成し、
前記絶縁材料（５２）の前記ペロブスカイト格子の（００１）面上に、ダイヤモンド型格子を有する半導体材料の層（５４）を成長させ、
そのチャネル領域中に、前記半導体材料（５４）を組み入れたＭＯＳＦＥＴを形成する、
ＳＯＩ（semiconductor on insulator）ＭＯＳＦＥＴデバイス上に半導体を形成する方法。
【請求項６】
ペロブスカイト格子を有する絶縁材料の層（５２）を含む基板と、
前記絶縁層（５２）上に形成される第１半導体材料（７２）の領域であって、前記絶縁層（５２）により引っ張り歪みが与えられる第１半導体材料（７２）の領域と、
前記第１半導体材料（７２）の領域中に形成され、そのチャネル領域中に、前記第１半導体材料を組み入れる、第１ＭＯＳＦＥＴ（７０）と、
前記絶縁材料の層（５２）上に形成される第２半導体材料（７６）の領域であって、前記絶縁層により圧縮歪みが与えられる第１半導体材料（７６）の領域と、
前記第２半導体材料（７６）の領域中に形成され、そのチャネル領域中に、前記第２半導体材料を組み入れる、第２ＭＯＳＦＥＴ（７４）と、を含む、
ＳＯＩ（semiconductor on insulator）デバイス。
【請求項７】
前記絶縁層（５２）は、レアアース・スカンデートである、請求項６記載のデバイス。
【請求項８】
前記第１半導体材料（７２）は、前記絶縁材料（５２）の有効な格子定数より少ない格子定数を有するシリコンゲルマニウム合金であり、
前記第２半導体材料（７６）は、前記絶縁材料（５２）の有効な格子定数より大きい格子定数を有するシリコンゲルマニウム合金である、請求項６記載のデバイス。
【国際調査報告】
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