(57)【要約】誘電体層（１４，２２，２４，３２）は、ランタン、ルテチウム、及び酸素により構成され、かつ２つの導体の間、または導体（１４，２０，３４）と基板（１２，２６，３０）との間に形成される。一の実施形態では、誘電体層は基板を覆って形成され、境界層を追加する必要がない。別の実施形態では、誘電体層（２２，４２，４６）に含まれる元素の分布は、ランタン含有量またはルテチウム含有量に関して傾斜する、または誘電体層（２２，４２，４６）は別の構成として、アルミニウムを含むことができる。更に別の実施形態では、絶縁層を導体または基板と誘電体層との間、または導体及び基板の両方と誘電体層との間に形成する。誘電体層は、分子ビームエピタキシー法によって形成することが好ましいが、原子層化学気相成長、物理気相成長、有機金属化学気相成長、またはパルスレーザ堆積によって形成することもできる。
2007529112.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
ランタン、ルテチウム、及び酸素からなるとともに、前記半導体基板を覆う誘電体層と、
前記誘電体層を覆う電極層とを備える半導体構造。
【請求項２】
半導体基板と誘電体層との間の境界層をさらに備え、該境界層は、ランタン及び酸素、ルテチウム及び酸素、シリコン酸化膜、ならびにシリコン酸窒化膜の内の一つを含む、請求項１記載の半導体構造。
【請求項３】
誘電体層はランタンルテチウム酸化膜からなり、かつ化学式ＬａＬｕＯ３で表わされる組成を有する、請求項１記載の半導体構造。
【請求項４】
誘電体層は更に、アルミニウムを含み、かつｘ＞０とした場合にＬａ（Ａｌ）ｘＬｕ１−ｘＯ３で表わされる組成を有する、請求項１記載の半導体構造。
【請求項５】
誘電体層の１つの元素の分布は、ゼロからゼロよりも大きい量にまで濃度が変化する、請求項１記載の半導体構造。
【請求項６】
第１導電層と、
ランタン、ルテチウム、及び酸素からなるとともに、第１導電層を覆う誘電体層と、
誘電体層を覆う第２導電層と、
第１導電層と誘電体層との間の第１境界層と、
誘電体層と第２導電層との間の第２境界層と、を備え、
第１境界層は酸素と、ランタンまたはルテチウムの内の一方と、を含む半導体構造。
【請求項７】
誘電体層に含まれる元素の分布は、第１導電層及び第２導電層の両方の位置から、ゼロからゼロよりも大きい量にまで濃度が変化する、請求項６記載の半導体構造。
【請求項８】
ランタンと、ルテチウムと、そして酸素と、を含む誘電体層を、半導体基板を覆うように分子ビームエピタキシー（ＭＢＥ）法により形成し、
電極層を誘電体層を覆うように形成する、半導体構造の製造方法。
【請求項９】
半導体表面を有する基板及び導電層から選択される第１材料と、
導電性を示す層である第２材料と、
第１材料と第２材料との間に配置され、かつランタンと、ルテチウムと、そして酸素と、を含み、更にアモルファスである第３材料と、を備える半導体素子。
【請求項１０】
第３材料と第１材料との間に配置され、かつ酸素と、ランタンまたはルテチウムの内の一方と、を含む第４材料をさらに備える、請求項９記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路の形成に使用する素子及び集積回路を形成する方法に関し、特に集積回路の形成に使用する高Ｋ誘電体に関する。
【背景技術】
【０００２】
ＣＭＯＳ素子はｎチャネル電界効果トランジスタ（ＦＥＴ）及びｐチャネル電界効果トランジスタを含み、かつ集積回路の基礎を形成する。これらのトランジスタは、ソース及びドレイン領域、更にはソースとドレインとの間の絶縁ゲートを含む金属酸化膜半導体素子である。集積回路の集積度及び性能が高くなるに従って、トランジスタの寸法を小さくする必要がある。その結果、絶縁ゲート誘電体層の厚さをより薄くする必要がある。ゲート誘電体に関して、誘電体層の望ましい特徴の一つは、誘電体層によって被覆ゲート電極が下層チャネルと結合してチャネルがゲートに加えられる入力に応答するようになることである。この点に関して、当該誘電体は高Ｋ（ｈｉｇｈ  Ｋ）として一般的に知られる高誘電率を有することが望ましい。二酸化シリコンは間違いなく、集積回路の形成に使用される最も一般的かつ有効なゲート絶縁体である。二酸化シリコンは極めて高い完全性を有し、特に欠陥密度が極めて低くなるように形成することができる。その結果、二酸化シリコンが非常に効果的に機能して素子のリーク電流を非常に小さくすることができる。残念なことに、リーク電流はゲート誘電体が薄くなるにつれて急激に増大する。例えば、２０オングストローム未満の厚さのＳｉＯ２は許容できない大きさのリーク電流を示し、素子性能を劣化させる。従って、ＣＭＯＳ素子のＳｉＯ２を置き換える必要がある。リーク電流は、換算酸化膜（ＳｉＯ２）厚が小さい厚い高Ｋ層を設けることにより小さくすることができる。
【０００３】
高Ｋ誘電体にとって望ましい特徴の一つは、この高Ｋ誘電体がアモルファスであるということである。高Ｋ誘電体は、製造工程期間及びそれに続く完成集積回路の一部として機能動作する期間を含む高Ｋ誘電体の全使用期間に渡ってアモルファス状態を維持する必要がある。代替えとしての高Ｋ誘電体の多くは、堆積時点で十分に高いＫを有し、かつ十分な完全性を備えるが、後続の処理工程を経て、更にこれらの工程に関連する熱の影響を経て、これらの膜が結晶化する。このように結晶化したこれらの膜は、膜の長さ及び幅の全体に渡って完全に結晶化している訳ではなく、複数の結晶構造の間の粒界として知られる領域を有する。これらの粒界はリーク領域であり、かつ電気的性能に影響を及ぼす他の問題となる。
【０００４】
現在、シリコン酸化膜の誘電率よりも高い誘電率を有する高Ｋ誘電体の開発が盛んに行われている。多数の高Ｋ誘電体が在るが、シリコン酸化膜の利点の一つは、シリコン酸化膜の大きなバンドギャップ及びシリコンとの界面における低い界面状態密度であり、これらの特徴によってシリコン酸化膜は非常に効果的な絶縁体となる。従って、高Ｋ用に開発されている材料の多くは問題を有することが判明している、というのは、これらの材料はバンドギャップが十分に大きい訳ではないからである、またはこれらの材料を、リーク電流が誘電体を流れないようにするために十分な完全性を備えるように形成することが難しいからである。シリコン基板及びゲート電極に関する熱安定性、酸化膜／金属界面でのフェルミレベルピンニング、及びスケーリング問題（比例縮小化が成り立たない問題）のような更に別の問題が未解決のままである。Ｈｒ系酸化物及びＺｒ系酸化物を含むアモルファス材料が研究されているが、これらの材料をＣＭＯＳ製造フローに取り入れた場合にこれらの材料に関わる大きな問題が生じるので明快な解決法が無い。また、これらの材料は製造プロセス中の高温処理工程において再結晶化する。Ｌａ系酸化物材料は、シリコンＣＭＯＳ素子用の高Ｋ誘電体として使用することができる。このような酸化物はＳｉＯ２よりも高い誘電率を有し、かつシリコンと接触する状態において熱力学的に安定であると予測される。
【０００５】
アモルファスに代わる材料として単結晶膜がある。理論的には、高Ｋ誘電体膜は、困難を伴なうが、通常単結晶構造を有するように形成することができる。このような困難の一つは、膜の結晶構造を下層半導体、通常シリコンの結晶構造だけでなく、形成プロセス中の下層半導体が実際に完全な形で形成される際の結晶構造にも一致させる必要があることである。単結晶層であるエピタキシャル層はこの技術分野では公知である。シリコンはエピタキシャル法によって作製することができる。非常に薄い膜を単結晶構造として形成することができる方法の内の一つが分子ビームエピタキシー法である。ＭＢＥ法を使用する場合においても、欠陥の無い膜を保証することは依然として難しい。
【０００６】
新規の高Ｋ誘電体を開発するに当たって、誘電率が高くなり過ぎるという別の問題も生じ得る。誘電率が高くなり過ぎると、フリンジ電界と呼ばれる現象が観察され、このフリンジ電界はトランジスタの性能に悪影響を及ぼす。このフリンジ電界は、ゲートとソース／ドレインとの間の結合が強くなり過ぎる現象に関係する。従って、開発中の材料は２０〜４０の誘電率を有することが望ましい。この範囲は、技術が更に進むにつれて、かなりの程度変化し得る。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
望ましい高Ｋ誘電体の別の特徴は、シリコン酸化膜の或る厚さの容量と等しい高Ｋ誘電体の容量という観点（シリコン酸化膜換算）で表現される。シリコン酸化膜は極めて広く、かつ効果的に使用されているので、シリコン酸化膜が標準になっていて、この技術分野では、或る特性をシリコン酸化膜との関係で表わすことが多い。この場合、通常の望ましいシリコン酸化膜換算膜厚は５〜１５オングストロームの間の値であるが、５〜１５オングストロームの膜厚のシリコン酸化膜の場合、リーク、信頼性、成長速度、及び均一性の問題がある。従って、膜がこのように薄い場合、このような膜の製造が難しいだけでなく、膜の使用も難しい。望ましい結合は、誘電体が５〜１５オングストロームのシリコン酸化膜換算膜厚を有し、かつ誘電体の実際の厚さがこの厚さよりも大きい厚さとなる場合に得られる。
【０００８】
アルミニウムを含有する高Ｋ誘電体膜が開発されているが、アルミニウムはシリコン系素子の界面状態密度を増大させ、かつ移動度を下げるように作用することが知られている。
【０００９】
従って、所望範囲内の誘電率を有し、高い完全性を有するように形成することができる機能を持ち、所望範囲内の膜厚を有し、移動度を低下させることがなく、または界面状態密度を増大させることがなく、更に製造プロセスの過程で形成することができる機能を持つ誘電体が必要になる。
【課題を解決するための手段】
【００１０】
上に示す目的及び利点、及び他の目的及び利点を実現するために、半導体構造、及び半導体構造を形成する方法を開示するが、この方法では、半導体構造を設け、ランタンと、ルテチウムと、そして酸素と、を含む誘電体層を半導体基板を覆うように形成し、そして電極層を誘電体層を覆うように形成する。
【発明を実施するための最良の形態】
【００１１】
次の詳細な記述は単なる例示としての実施形態であり、本発明または本発明の適用形態及び使用を制限するものではない。そのようなものではなく、次の記述では、本発明の実施形態を実現するための理解し易い例示が提供される。記載の実施形態には、添付の請求項に示す本発明の技術範囲から逸脱しない範囲において、記載の素子の機能の面及び構造の面で変更を加えることができる。ランタン、ルテチウム、及び酸素を含む高Ｋ誘電体膜は二酸化シリコンに代わる非常に優れた候補材料となる。高Ｋ誘電体膜は、所望範囲の誘電率を有するという利点、及び高温においてアモルファス状態を維持する機能を持つという利点を組み合わせた材料であり、かつ低リークを実現する。
【００１２】
図１に示すのは、集積回路の一部分１０であり、この部分は、半導体材料基板１２と、誘電体膜１４と、そして導電膜１６と、を有する。基板１２は、少なくとも基板の表面に半導体領域を有する。図示しない下層部分も半導体材料とすることができる、または下層部分はＳＯＩでは普通の絶縁材料とすることができる。半導体材料の例として、単結晶シリコン及び砒化ガリウムを挙げることができる。基板１２を覆って、または基板の上に誘電体層１４が設けられる。誘電体層１４の上方に、または誘電体層の上に導電膜１６が設けられ、この導電膜はゲート電極として機能する。誘電体層１４はゲート絶縁膜またはゲート誘電体として機能する。基板１２は図示のように、誘電体膜１４との境界に位置する表面の近傍の領域ではトランジスタのチャネルとなる。
【００１３】
ゲート誘電体１４はランタンルテチウム酸化膜を含み、この酸化膜は、ランタン、ルテチウム、及び酸素を含有する化合物である。化学式はＬａＬｕＯ３と表わすことができ、ランタン及びルテチウムの濃度は同じである。アルミニウムを誘電体化合物（現在議論している）に添加する例では、化学式はｘ＞０とすると、Ｌａ（Ａｌ）ｘＬｕ１−ｘＯ３と表わすことができる。ランタンルテチウム酸化膜は、約２５の誘電率及び５ｅＶ超のバンドギャップを有するものとして開示される。その結果、ランタンルテチウム酸化膜をシリコン基板のような基板１４の上に無事に堆積させると、この材料はゲート誘電体用途に適する材料となる。
【００１４】
ここに開示するゲート誘電体１４は、分子ビームエピタキシー（ＭＢＥ）法を使用して形成され、この分子ビームエピタキシー法では、個々の元素を加熱蒸着ソースから蒸発させる。別の方法として、元素は電子ビーム蒸着、原子層化学気相成長（ＡＬＣＶＤ）、物理気相成長、有機金属化学気相成長、及びパルスレーザ堆積を使用して形成することができる。好適な手法はＭＢＥ法であり、ＭＢＥ法によって、この場合は約１５オングストローム以上、好適には２０〜１００オングストロームの範囲の膜厚を含む厚さの層の形成を正確に制御することができる。現在の集積回路技術におけるゲート導体１６は通常はポリシリコンであるが、これらには限定されないタングステン、窒化チタン、窒化タンタル、またはゲート導体として有用ないずれかの導体を含む金属のような他の導体とすることができる。
【００１５】
ＭＢＥ法により堆積するゲート誘電体１４は、膜をアモルファス状態で確実に堆積させるためにも有用である。現在のＭＢＥ法を使用する場合、基板１２の表面をまず洗浄して、表面のシリコン自然酸化膜層を無くす、またはシリコン酸化膜または酸窒化膜の薄膜層を形成することができる（ここで議論する）ようにする。本開示では、ランタンルテチウム酸化膜の堆積の前に、基板１２の表面を洗浄し、そして加熱して汚染物質を除去するので、シリコン基板及びシリコン酸化膜界面を維持することによってプロセス工程を減らすことができると考えられる。上述のように、別の方法として、ランタンルテチウム酸化膜の堆積の前に、熱処理を超真空（ＵＨＶ）状態で行なうことにより、またはＳｉ援用脱離プロセス、またはＳｒ援用脱離プロセスを使用することにより、自然酸化膜を熱的に除去することができる。本例では、表面をクリーンにする（低Ｋ材料の除去に続いて行なわれる）ことにより、誘電体積層構造の容量が大きくなり、かつ素子寸法を小さくする機能が強化される。更に別の実施形態では、ランタンルテチウム酸化膜の堆積の前に、自然酸化膜を除去し、そして表面を酸素及び窒素によって処理してシリコン酸窒化膜を基板１２の表面上に形成することができると考えられる。シリコン酸窒化膜を表面の上にこのように形成することにより、基板とゲート誘電体１４との間に、ＳｉＯ２との界面よりも誘電率が高い界面が形成される。
【００１６】
ランタンルテチウム酸化膜を堆積させるＭＢＥプロセスの間、分子状酸素を反応チャンバーにオリフィスを使用して、または活性酸素原子の使用が可能なプラズマ源に制御性良く導入する。従って、ランタン及びルテチウムを酸素と一緒に導入することにより、ランタンルテチウム酸化膜の単一層を誘電体層１４として基板１２を覆うように形成する。
【００１７】
このランタンルテチウム酸化膜は、誘電率を最適化してリークを小さくし、かつ容量を大きくしようとする技術分野において利点をもたらす。他の幾つかの材料は明らかな不具合を有する。例えば、２元素化合物のランタン酸化膜は、適正な範囲に納まる誘電率を有するが、水を吸収する。水の吸収は集積回路の望ましい製造にとって非常に有害である。例えば、ランタン酸化膜が水を吸収すると、構造的完全性の問題が生じて、ランタン酸化膜を集積回路構造の形成に使用することができなくなる。ルテチウムを導入すると、非常に安定なゲート誘電体が得られ、この誘電体は高温においてアモルファス状態を維持し、かつ再結晶しないので、基板１２と接触しても安定状態を維持する。更に、ランタンルテチウム酸化膜を使用することにより、バンド差がかなり大きい５ｅＶ超の大きなバンドギャップ、約２５の誘電率、及びシリコンと同様の熱膨張係数が得られる。
【００１８】
ランタンルテチウム酸化膜の別の利点は、誘電率をランタン含有率及びルテチウム含有率に基づいて変えることができることである。従って、最適誘電率を１０〜２５の間のいずれかの値に設定することができる。ルテチウム含有量に対するランタン含有量を変えてかなり大きな誘電率を得ることができるが、このようにすると水の吸収に関連する問題が生じる。更に、本開示では、アルミニウムまたは窒素を誘電体層１４に導入して誘電体層、及び欠陥を含む保護膜の安定性を向上させるだけでなく誘電率を高くすることができると考えられる。
【００１９】
ランタンルテチウム酸化膜は有利なことにアモルファス状態を、最大１，０２５℃において、恐らくはそれ以上の温度においても維持する。１，０２５℃は現在の製造プロセスに関する一般的な最高温度である。従って、ランタンルテチウム酸化膜は、最先端構造に関する多くの代表的なプロセスによって製造される集積回路を処理している間に晒される最高温度に耐え、かつアモルファス状態を維持することが分かっている。最高処理温度をかなり下げることが望ましいが、最高温度はかなり高い温度のままである可能性がある、というのは、ソース／ドレインのドーパントの活性化には高温が必要であり、かつこのような活性化は近い将来において必要であると予測されるからである。最高温度は１，０２５℃よりもかなり下げることができるが、少なくともかなり長い期間に渡って依然として９００℃超であると予測される。しかしながら、温度を大きく下げる動きが生まれるという確証はないので、１，０２５℃がかなり長い期間に渡って有効な要件であり続ける可能性がある。従って、アモルファス状のランタンルテチウム酸化膜は、所望の高Ｋ特性及び高い完全性を予測される温度範囲に渡って実現する。
【００２０】
アモルファス状のランタンルテチウム酸化膜から成る効果的な高Ｋ誘電体膜を堆積させる機能を備えることにより得られる別の利点は、高Ｋ誘電体膜が単にシリコン上だけに止まらず、砒化ガリウム上においても非常に効果的となり得るということである。砒化ガリウムＣＭＯＳ技術を効果的に実行することにより砒化ガリウムの高い移動度の利点を生かす際の問題の一つは、砒化ガリウムに使用するゲート誘電体が、シリコン酸化膜を高温で成長させることにより得られるシリコンのゲート誘電体の完全性に一致する完全性を持つことが非常に難しいことである。従って、ほとんどの用途において、シリコンが砒化ガリウムよりも優れることが証明されている。次に、効果的な高Ｋ誘電体をＭＢＥ法を使用して堆積させる場合、ゲート誘電体が、シリコン、砒化ガリウム、または他の或る半導体材料のいずれの上に堆積させるかどうかに拘らず、ゲート誘電体は高い完全性を持つことができるという結果が得られる。この結果は、砒化ガリウムがほとんどの集積回路の好適な選択肢となり、かつ砒化ガリウムが現在置かれている半導体市場におけるニッチに留まらないことを意味する。
【００２１】
図２に示すのは、集積回路の一部分１８であり、この部分は、基板２０と、バリア誘電体２２と、高Ｋ誘電体２４と、そして導体２６と、を有する。この場合、高Ｋ誘電体２４は図１の膜１４と、高Ｋ誘電体２４がランタンルテチウム酸化膜である点で同様である、または類似する。導体２６は導体１６に類似し、そして基板２０は、前に記載したクリーンな表面、表面上の残留自然酸化膜、または表面上の酸窒化膜の内の一つを有する図１の基板１２に類似する。界面層とも呼ぶことができるバリア誘電体２２は、この誘電体の特性が絶縁体として望ましいという理由で選択される。このバリア誘電体は、例えばランタン酸化膜、ルテチウム酸化膜、シリコン酸化膜、またはシリコン酸窒化膜とすることができる。バリア誘電体２２は、高Ｋ誘電体２４及びバリア誘電体２２の組み合わせが不所望の電流を防止する十分な絶縁性を有することを保証するために設けられる。例えば、この組み合わせは大きなバンドギャップを有し、かつ十分高い誘電率を有する。特に、この組み合わせによってバンドギャップが大きい材料が、電子注入源となり得る基板２０と直接接触する。バリア誘電体２２の可能な別の使用方法では、バリア誘電体を、基板２０として選択される材料が問題を有する、またはランタンルテチウム酸化膜と反応する場合の拡散バリアとして使用する。
【００２２】
図３に示すのは、集積回路の一部分２８であり、この部分は、基板３０と、誘電体膜３２と、そして導体３４と、を有する。この場合、基板３０は基板２０及び１２に類似し、そして導体３４は導体２６及び１６に類似する。誘電体膜３２は誘電体１４と、誘電体２２及び２４の組み合わせと、に置き換わる形で設けられる。この場合、誘電体膜３２は、ランタンまたはルテチウムの濃度が傾斜するような形でランタンまたはルテチウムを有し、２元素材料、すなわちランタン酸化膜またはルテチウム酸化膜が基板３０と誘電体３２との境界に隣接する形で形成され、かつ３元素材料、すなわちランタンルテチウム酸化膜が、導体２４との層境界にランタンまたはルテチウムのいずれかが加えられる形で濃度傾斜を持つことを意味する。基板３０との境界の近傍の誘電体膜３２では、材料はほぼ全てがランタン酸化膜またはルテチウム酸化膜である。導体３４に近づくにつれて、ランタン酸化膜が基板３０との境界の近傍に堆積する例では、ルテチウム濃度が、導体３４との境界の近傍の誘電体膜３２のランタン及びルテチウムの比が１対１になるまで連続的に大きくなる。ルテチウム酸化膜が基板３０との境界の近傍に堆積する例では、ランタン濃度が、導体３４との境界の近傍の誘電体膜３２のランタン及びルテチウムの比が１対１になるまで連続的に大きくなる。この手法の利点は、この手法によって、基板３０の直ぐ傍のバンドギャップが望ましい大きさになり、かつランタン酸化膜またはルテチウム酸化膜とランタンランタン酸化膜との間の境界が決して急峻になることがないことである。結果として得られる誘電率は、濃度が大きくなる割合を制御する、すなわちランタン及びルテチウムの１対１の比が、導体３４との境界の手前で良好に得られるように制御することにより、調整することもできる。別の方法では、１対１の比を通過するように濃度傾斜を付け続けてランタン濃度がルテチウム濃度よりも大きくなる、または逆の関係になるようにする。
【００２３】
図４に示すのは、集積回路の一部分３６であり、この部分は、基板４０と、バリア誘電体４２と、高Ｋ誘電体４４と、バリア誘電体４６と、そして導体４８と、を有する。この場合、基板４０は基板１２，２０，及び３０に類似する。バリア誘電体４２はバリア誘電体２２に類似する。高Ｋ誘電体４４は高Ｋ誘電体１４及び２４に類似する。導体４８は導体１６，２６，及び３４に類似する。バリア層４６は、高Ｋ誘電体４４と導体４８との間のバリアとなる。バリア４６は、導体４８が高Ｋ誘電体４４との相性が悪いという問題を有する場合に用いられる。バリア４６はまた、ランタン酸化膜、ルテチウム酸化膜、シリコン酸化膜、及びシリコン酸窒化膜の中から最も高い確率で選択される。バリア誘電体４６を設ける目的は、導体４８と高Ｋ誘電体４４との間に拡散バリアを設けるためである。勿論、バリア層４６が高い誘電率を有することが望ましいが、バリア層を設ける目的は、導体４８と高Ｋ誘電体４４との間に問題が生じないようにすることである。好ましくは、ランタン酸化膜またはルテチウム酸化膜のいずれかを選択することができるようにする、というのは、これらの酸化膜はシリコン酸化膜よりも高い誘電率を有するからである。
【００２４】
図５に示すのは、集積回路の一部分５０であり、この部分は、導体５２と、高Ｋ誘電体５４と、そして導体５６と、を有する。この場合、高Ｋ誘電体を２つの導体の間に設けることができる。この構造は、導体５２が電荷を蓄積する浮遊ゲートである場合に主として採用される。この構造はまた、５２及び５６が電荷を蓄積するために利用されるキャパシタプレートを構成する状況においても採用することができる。このような例の一つがダイナミックランダムアクセスメモリのメモリセルである。このような場合においてはまた、高Ｋ誘電体５４が高い誘電率を有するだけでなく、望ましい低リーク特性を有することが望ましい。
【００２５】
図５に示すように、高Ｋ誘電体５４は、元素濃度に傾斜を持たせたランタンルテチウム酸化膜である。ランタン濃度は中央部で最大となり、ルテチウム酸化膜のみの膜が、またはほとんどがルテチウム酸化膜から成る膜が導体５２との境界及び導体５６との境界に位置する。これにより、非常に高い誘電率が実現し、かつ導体５２の境界及び導体５６との境界の両方におけるバンドギャップが大きくなるので、誘電体５４は高Ｋ誘電体かつ高性能絶縁体となる。高Ｋ誘電体５４の元素濃度に傾斜を持たせることにより、複数の絶縁体タイプの間に急峻な境界が形成されるのを回避する。複数の材料タイプの間の急峻な遷移部分は、電荷がトラップされる部位となり易い。元素濃度に傾斜を持たせる場合、急峻な境界の形成を回避することができる。トランジスタの場合、基板の直ぐ傍に大きなバンドギャップを有することが最も重要である、というのは、基板の直ぐ傍が、電荷の注入が行なわれる部位であり、部分５０の場合、電荷が導体５２または導体５６から注入されるからである。従って、導体５２及び導体５６の両方との境界のバンドギャップが大きいことが望ましい。材料積層構造を逆にした構造が本開示において考えられる、すなわちランタン濃度が中央部で最大となり、かつルテチウム酸化膜のみの膜が、またはほとんどがルテチウム酸化膜から成る膜が導体５６との境界及び導体５２との境界に位置する構造が考えられることを理解されたい。
【００２６】
図６に示すのは、集積回路の一部分６０であり、この部分は、導体６２と、バリア誘電体６４と、高Ｋ誘電体６６と、バリア誘電体６８と、そして導体７０と、を有する。この構造は図５の構造に類似する。導体６２は導体５２に類似し、そして導体７０は導体５６に類似し、更に層６４，６６，及び６８の組み合わせは図５の高Ｋ誘電体５４に類似する。図６の場合、誘電体層６４及び６８は共に、大きいバンドギャップを実現するように機能し、かつ導体６２及び７０と高Ｋ誘電体６６との間の拡散バリアとして機能する。従って、バリア層６４及び６８を追加する処理は、十分な絶縁性を実現するためだけでなく、これらのバリア層を高Ｋ誘電体６６の拡散バリアとするために必要である。導体６２及び７０は異なる特性を有することができる。一方はポリシリコンとすることができる。他方は金属とすることができ、この場合、バリア誘電体のタイプは異なることが望ましい。高Ｋ誘電体６６は、図１〜５の構造のランタンルテチウム酸化膜に関して記載した利点を有するランタンルテチウム酸化膜を含む。
【００２７】
トランジスタの形成とは別に２つの導体を設ける場合にバリアが必要となる状況が増える、というのは、実際、注入が或る環境において導体６２と導体７０との間で生じることが望ましいからである。従って、注入が生じることが望ましくない場合にこのような注入が生じないようにバリア６４及び６８、または図５における場合の濃度傾斜が必要になる状況は、実際に生じる状況となり易い。従って、バリア６４及び６８、または図５における場合の濃度傾斜が必要になる状況は、注入による電荷の蓄積を行なう場合に更に生じ易い。また、誘電体が純粋にキャパシタとして機能する場合においては、バリア層６４及び６８が一層更に必要となる。キャパシタの主目的は電荷を蓄積することであり、これによって、大きなバンドギャップを導体との境界に有する重要性がトランジスタにおける場合よりも更に増す。
【００２８】
次の例は、本発明の一の実施形態による、図１に示す構造１０のような半導体構造を形成する方法を示す。本方法は周期律表のＩＶ族元素またはＩＩＩ−Ｖ族元素から選択される材料を含む単結晶半導体基板を設けることから始まる。本発明の好適な実施形態によれば、半導体基板は（１００）方位を有するシリコンウェハである。半導体基板の少なくとも一部分はベア表面を有するが、基板の他の部分は以下に記載するように、他の構造とすることができる。この説明箇所における「ベア（ｂａｒｅ）」という用語は、基板の一部分の表面を洗浄して酸化物、汚染物質、または他の異物が全て除去されている状態の表面を指す。公知のように、ベアシリコンは反応性が高く、かつベアシリコンには自然酸化膜が容易に形成される。「ベア」という用語は、このような自然酸化膜を表面に有する状態を含んで使用される。次のプロセスは、分子ビームエピタキシー（ＭＢＥ）法によって実行することが好ましいが、物理気相成長、原子層成長、または有機金属化学気相成長を含む他の堆積プロセスも本発明に従って使用することができる。自然酸化膜は、基板をＭＢＥチャンバーの中で８００℃超の温度にまで加熱することにより除去される。クリーンなシリコン表面は、反射高速電子線回折（ＲＨＥＥＤ）によってモニターされる（２×１）表面再構成構造をとる。別の実施形態では、自然酸化膜は、ストロンチウム、バリウム、ストロンチウム及びバリウムの組み合わせ、または他のアルカリ土類金属、或いはアルカリ土類金属の組み合わせから成る薄膜層（好適には１〜３単分子層）をＭＢＥ装置の中で堆積させ、そして薄膜層を７５０℃超の温度にまで加熱することにより除去される。
【００２９】
顕著な（２×１）表面再構成構造が現われた後、基板の温度を室温〜５００℃の間の温度、好適には５０〜４００℃の間の温度にまで下げる。次に、酸素をＭＢＥチャンバーに導入して、クリーンな基板に当てる。同時に、蒸着ソースのシャッターを開けてランタン及びルテチウムの原子を半導体基板に衝突させてランタンルテチウム酸化膜層１４を形成する。別の実施形態では、アルミニウムを導入してランタンアルミニウムルテチウム酸化膜層１４を形成することができる。層１４を所望の膜厚に堆積させた後、ゲート電極を物理気相成長により、またはこの技術分野において公知の他のいずれかの堆積方法により堆積させる。
【００３０】
図７に示すのは、シリコンの上に２００℃で堆積した５０オングストローム厚さのＬａＬｕＯ３層の透過型電子顕微鏡写真８０である。図示のように、誘電体層の形成に続いて、ＴａＮ層を堆積させ、そして７００℃でアニールする。誘電体層と基板との間の境界は、薄い境界層を含む極めて平坦な構造として観察される。この層を９００℃の温度にまで加熱しても再結晶化は全く生じない。
【００３１】
図８は、シリコン上に堆積し、かつＬａ及びＬｕの存在を示すＬａＬｕＯ３誘電体層のＲＢＳ（ラザフォード後方散乱）スペクトル９０を示している。このスペクトルを解析すると、Ｌａ対Ｌｕの比が１：１に近いことが分かる。酸化膜層の電気特性は、キャパシタを形成し、そして印加電圧に対する容量を測定することにより求めることができる。図９は、ＬａＬｕＯ３誘電体層を使用してシリコン上に形成されたキャパシタの容量−電圧曲線１００を示しており、良好な挙動を表わす特性を示している。
【００３２】
本発明の別の実施形態によれば、シリコン基板は図１の構造１０において、熱成長による二酸化シリコン層（図示せず）によって覆うことができる。別の構成として、シリコンの表面はシリコン酸窒化膜層によって覆うことができる。二酸化シリコンは、１０オングストローム以下の膜厚の酸化膜を残す化学的方法を使用して形成することができる。別の方法として、シリコン基板に対して上述のようにｉｎ−ｓｉｔｕ洗浄を行なって、クリーンかつ適切に再構成された表面を形成することができる。次に、この表面を、分子状酸素、プラズマソースの中で生成される活性酸素、またはオゾンの形をとる酸素流に暴露する。暴露条件は、１〜１５オングストローム、好適には３〜８オングストロームの範囲の所望厚さの二酸化シリコンが得られるように制御することができる。別の実施形態では、クリーンなシリコン表面を酸素及び窒素から成るガス流に晒してシリコン酸窒化膜層を形成することができる。窒素は、亜酸化窒素またはプラズマソースの中で生成される活性窒素を含むガスとして供給することができる。二酸化シリコンまたはシリコン酸窒化膜から成る境界層を形成した後、高Ｋ誘電体層を堆積させることができる。
【００３３】
本発明の別の実施形態によれば、高Ｋ誘電体は、ｙ＞０とした場合のＬａ（Ａｌ）ｘＬｕ１−ｘＯ３Ｎｙの化学式を有するように形成することができる。この処理は、高Ｋ誘電体層を上述のように窒素を含んだ状態で堆積させることにより行われる。窒素を高Ｋ誘電体膜に取り込むことによって、熱安定性が増し、電荷トラップ密度が減る。
【００３４】
本発明を種々の実施形態に関して記載してきたが、他の実施形態及び他の材料を用いることができ、他の実施形態及び他の材料を組み合わせて使用して、本発明に関連する利点、または利点の内の幾つかをもたらすことができる。上述の材料以外の他の材料を使用することができる。更に、ランタンルテチウム酸化膜に加えることができ、かつランタンルテチウム酸化膜が、上に記載した組み合わせ、及び種々の濃度においてもたらす利点に加えて他の利点ももたらす材料を用いることができる。従って、本発明の技術範囲を規定するのは添付の請求項である。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施形態による集積回路の一部分の断面図。
【図２】本発明の第２の実施形態による集積回路の一部分の断面図。
【図３】本発明の第３の実施形態による集積回路の一部分の断面図。
【図４】本発明の第４の実施形態による集積回路の一部分の断面図。
【図５】本発明の第５の実施形態による集積回路の一部分の断面図。
【図６】本発明の第６の実施形態による集積回路の一部分の断面図。
【図７】７００℃でのアニール後の、本発明によるシリコン上に堆積する５０オングストローム厚さのＬａＬｕＯ３層の透過型電子顕微鏡写真。
【図８】本発明による５０オングストローム厚さのＬａＬｕＯ３層がシリコン上に２００℃で堆積した直後のＬａＬｕＯ３層のラザフォード後方散乱スペクトルを示すグラフ。
【図９】２００℃でシリコン上に堆積した５０オングストローム厚さのＬａＬｕＯ３層に関するＣ−Ｖ曲線を示すグラフ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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