(57)【要約】  セクション（２１−２７）を有する周波数分割器（２）は、調整信号（ｐ，，）に依存して、かつ、後のセクションから生じる制御信号（ｃ，，）に依存して、調整可能な数によって、周波数信号（ｆ，，）を分割する第１種の基本セクション（２１、２２、２３）を備えており、付加的な回路５５、５６、６４、６６、６７を有する第２種の高度なセクション（２２）を備えている。この付加的な回路５５、５６、６４、６６、６７は、限られた数の早いセクションに対して実施されるべき何らかの変調を可能にし、後のセクションは影響を受けない。結果として、周波数分割器（２）は、例えば、いかなる変調も適応化される必要なしに、アクティブ及び非アクティブモードを有するプログラム可能なセクション（２６、２７）によって拡張されることができる。これに対し、回路５５、５６、６４、６６、６７は、変調信号（ｍｏ、ｍｌ）及び付加的な制御信号（ｃ３）を受け取る。前記のような周波数分割器（２）は、コストが低く、信頼でき、ロバスト性を有し、容易に実施化されることができる。
2007529179.tif 000002
【特許請求の範囲】
【請求項１】
周波数分割器を有する装置であって、該周波数分割器は、
−  第１調整信号に依存し、かつ、後のセクションから生じる第１制御信号に依存して、第１の調整可能な数によって第１入力周波数を分割する第１種の少なくとも１つのセクションと、
−  第２調整信号に依存し、かつ、更に後のセクションから生じる第２制御信号に依存して、第２の調整可能な数によって第２入力周波数を分割する第２種の少なくとも１つのセクションと、
を有し、前記第２種のセクションは、変調信号に依存して、かつ、更に他の後のセクションから生じる第３制御信号に依存して、少なくとも１つのセクションを制御する回路を有する、周波数分割器を有する装置。
【請求項２】
−  アクティブモードにおいては、第３調整信号に依存して第３入力周波数を第３の調整可能な数によって分割し、早いセクション向けの第４制御信号を生成し、非アクティブモードにおいては、周波数分割に関与しない、第３種の少なくとも１つのセクション、
を更に有する請求項１に記載の装置。
【請求項３】
第１セクション、第３セクション及び第４セクション各々は、前記第１種のセクションを有し、第２セクションは前記第２種のセクションを有し、前記周波数分割器は、
−  ２つの元の調整信号及び２つの元の変調信号を、前記第１セクション向けの前記第１調整信号と、前記第２調整信号並びに前記第２セクション向けの第１及び第２変調信号とに変換する更なる回路、
を有する、請求項１に記載の装置。
【請求項４】
前記第２種のセクションは、
−  前記第２入力周波数によってクロックされていると共に、第１ゲートの出力に結合されている入力を有する第１ラッチと、
−  反転されている前記第２入力周波数によってクロックされていると共に、前記第１ラッチの出力に結合されている入力を有し、インバータの出力において出力周波数を生成する該インバータの入力に結合されている出力を有する第２ラッチであって、前記インバータの出力は前記第１ゲートの第１入力に結合されている、第２ラッチと
−  反転されている前記第２入力周波数によってクロックされていると共に、第２ゲートの出力に結合されている入力を有し、前記第１ゲートの第２入力に結合されている反転出力を有する第３ラッチと、
−  前記第２入力周波数によってクロックされていると共に、第３ゲートの出力に結合されている入力を有し、第１マルチプレクサの第１入力と第２マルチプレクサの第１入力とに結合されている出力を有する第４ラッチであって、前記第１マルチプレクサは、前記第２ゲートの第１入力に結合されている出力を有し、前記第３ゲートは、前記第２ラッチの前記出力に結合されている第１入力を有する、第４ラッチと、
−  前記第２入力周波数によってクロックされていると共に、第４ゲートの出力に結合されている入力を有し、前記第１マルチプレクサの第２入力と前記第２マルチプレクサの第２入力とに結合されている出力を有する第５ラッチであって、前記第４ゲートは、前記第２ラッチの前記出力に結合されている第１入力を有する、第５ラッチと、
−  前記出力周波数によってクロックされていると共に、前記第４ゲートの第２入力に結合されている出力を有する第６ラッチと、
を有し、前記第２ゲートは前記第２調整信号を受け取るための第２入力を有し、前記第３ゲートは前記第２制御信号を受け取るための第２入力を有し、前記第６ラッチは前記第３制御信号を受け取るための入力を有し、前記第１マルチプレクサは第１変調信号を受け取るための制御入力を有し、前記第２マルチプレクサは、第２変調信号を受け取るための制御入力を有すると共に、早いセクション向けの制御信号を生成するための出力を有し、前記回路は、前記第５及び前記第６ラッチと、前記第１及び第２マルチプレクサと、前記第４ゲートとを有する、請求項１に記載の装置。
【請求項５】
前記第１種のセクションは、
−  前記第１入力周波数によってクロックされていると共に、第１ゲートの出力に結合されている入力を有する第１ラッチと、
−  反転されている前記第１入力周波数によってクロックされていると共に、前記第１ラッチの出力に結合されている入力を有し、インバータの出力において出力周波数を生成する該インバータの入力に結合されている出力を有する第２ラッチであって、前記インバータの出力は、前記第１ゲートの第１入力に結合されている、第２ラッチと、
−  反転されている前記第１入力周波数によってクロックされていると共に、第２ゲートの出力に結合されている入力を有し、前記第１ゲートの第２入力に結合されている反転出力を有する第３ラッチと、
−  前記第１入力周波数によってクロックされていると共に、第３ゲートの出力に結合されている入力を有し、制御信号を生成するための出力を有する第４ラッチであって、前記出力は、前記第２ゲートの第１入力に結合されており、前記第２ゲートは、前記第１調整信号を受け取るための第２入力を有し、前記第３ゲートは、前記第２ラッチの前記出力に結合されている第１入力を有すると共に、前記第１制御信号を受け取るための第２入力を有する、第４ラッチと、
を有する、請求項１に記載の装置。
【請求項６】
前記第３種の前記セクションは、
−  前記第３入力周波数によってクロックされていると共に、第１ゲートの出力に結合されている入力を有する第１ラッチと、
−  反転されている前記第３入力周波数によってクロックされていると共に、前記第１ラッチの出力に結合されている入力を有し、インバータの出力において出力周波数を生成する該インバータの入力に結合されている出力を有する第２ラッチであって、前記インバータの出力は、前記第１ゲートの第１入力に結合されている、第２ラッチと、
−  反転されている前記第３入力周波数によってクロックされていると共に、第２ゲートの出力に結合されている入力を有し、前記第１ゲートの第２入力に結合されている反転出力を有する第３ラッチと、
−  前記第３入力周波数によってクロックされていると共に、第３ゲートの出力に結合されている入力を有し、前記第２ゲートの第１入力と、第４ゲートの反転されている第１入力とに結合されている出力を有する第４ラッチであって、前記第３ゲートは、前記第２ラッチの前記出力に結合されている第１入力を有する、第４ラッチと、
−  前記第３調整信号を受け取るための前記第２ゲートの第２入力に結合されている第１入力を有し、イネーブル／ディスエーブル入力信号を受け取るための第４ゲートの第２入力に結合されている第２入力を有し、ネーブル／ディスエーブル出力信号を生成するための出力を有する第５ゲートと、
を有し、前記第３ゲートは、制御信号を受け取るための第２入力を有し、前記第４ゲートは前記第４制御信号を生成するための出力を有する、請求項２に記載の装置。
【請求項７】
前記周波数分割器を有する調整ユニットを更に有する、請求項１に記載の装置。
【請求項８】
−  第１調整信号に依存し、かつ、後のセクションから生じる第１制御信号に依存して、第１の調整可能な数によって第１入力周波数を分割する第１種の少なくとも１つのセクションと、
−  第２調整信号に依存し、かつ、更に後のセクションから生じる第２制御信号に依存して、第２の調整可能な数によって第２入力周波数を分割する第２種の少なくとも１つのセクションと、
を有する周波数分割器であって、前記第２種のセクションは、変調信号に依存して、かつ、更に他の後のセクションから生じる第３制御信号に依存して、少なくとも１つのセクションを制御する回路を有する、周波数分割器。
【請求項９】
周波数分割器が、
−  第１調整信号に依存し、かつ、後のセクションから生じる第１制御信号に依存して、第１の調整可能な数によって第１入力周波数を分割する第１種の少なくとも１つのセクションと、
−  第２調整信号に依存し、かつ、更に後のセクションから生じる第２制御信号に依存して、第２の調整可能な数によって第２入力周波数を分割する第２種の少なくとも１つのセクションと、
を有し、前記第２種のセクションは、変調信号に依存して、かつ、更に他の後のセクションから生じる第３制御信号に依存して、少なくとも１つのセクションを制御する回路を有する、該周波数分割器における使用のための第２種のセクション。
【請求項１０】
−  第１調整信号に依存し、かつ、後のステップから生じる第１制御信号に依存して、第１の調整可能な数によって第１入力周波数を分割する第１種の少なくとも１つのステップと、
−  第２調整信号に依存し、かつ、更に後のステップから生じる第２制御信号に依存して、第２の調整可能な数によって第２入力周波数を分割する第２種の少なくとも１つのステップと、
を有し、前記第２種のステップは、変調信号に依存して、かつ、更に他の後のステップから生じる第３制御信号に依存して、少なくとも１つのステップを制御するサブステップを有する、周波数分割のための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数分割器を有する装置に関し、周波数分割器、該周波数分割器における使用のための第２種のセクション、及び周波数分割のための方法にも関する。
【０００２】
このような装置の例は、音声受信機及び／又は送信機、ビデオ受信機及び／又は送信機、無線受信機及び／又は送信機、移動端末、測定機器、並びに位相同期ループ及びシンセサイザのような同調ユニットである。
【背景技術】
【０００３】
従来技術の装置は、米国特許第2003／0030471 A1号から知られており、周波数分割セクションを有する装置が開示されている。各セクションは、例えば、値「２」か又は「３」かのいずれかのような調整可能な数によって元の周波数を分割する。この数をセクションごとに調整することによって、即ち、各セクションに、例えば値「２」か又は値「３」かのいずれかについて分割するように指示することによって、分数周波数分割器は、平均して、前記元の周波数を分数除数（fractional divisor）Ｎｆによって分割する。前記セクションを指示するのに使用されている調整信号を介して、全セクションの全ての調整可能な数の和である整数Ｎｋは、オクターブ以内で変化されることができる。整数Ｎｋが、オクターブよりも大きく変化されるべきである場合、セクションの数が拡張される必要があり得る。
【０００４】
分数除数Ｎｆによる分割を可能にするために、（一時的な除数（momentary divisor）Ｎｋであるので）調整が、合計の分割サイクル（サイクル終了論理によって示されている）ごとに変更されなければならず、この結果、所望の分数除数が、平均して実現される。これに対し、例えば、デルタシグマ変調器のような変調器が付加されるべきである。次いで、各セクションは、変調されている調整信号を受け取り、所望の平均出力周波数を実現する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
既知の装置は、特に、各セクションが分数除数Ｎｆによる分割を可能にするために変調される必要のあるため、不利な点を有する。複数のセクションが拡張される必要がある場合、前記変調も拡張されなければならない。
【０００６】
本発明の目的は、変調が、当該周波数分割器の複数のセクションと独立に行われることができる装置を提供することにある。
【０００７】
本発明の更なる目的は、特に、変調が、当該周波数分割器の複数のセクション／ステップと独立に行われることができる周波数分割器、該周波数分割器における使用のための第２種のセクション、及び周波数分割のための方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明による装置は、
−  第１調整信号に依存して、かつ、後のセクションから生じる第１制御信号に依存して、第１の調整可能な数によって第１入力周波数を分割する第１種の少なくとも１つのセクションと、
−  第２調整信号に依存して、かつ、更に後のセクションから生じる第２制御信号に依存して、第２の調整可能な数によって第２入力周波数を分割する第２種の少なくとも１つのセクションと、
を有する周波数分割器であって、前記第２種のセクションは、変調信号に依存し、かつ、更に他の後のセクションから生じる第３制御信号に依存して、少なくとも１つのセクションを制御する回路を有している、周波数分割器を有する。
【０００９】
第１種のセクションは基礎セクションであり、第１調整信号に依存し、かつ、後のセクションから生じる第１制御信号に依存して、第１の調整可能な数によって第１の入力周波数を分割する。前記のような後のセクションとは、早いセクションと比較して低い入力周波数を受け取る及び分割するセクションである。前記のような制御信号は、サイクル終了を示している。第２種のセクションとは、第２調整信号に依存し、かつ、更に後のセクションから生じる第２制御信号に依存して第２の調整可能な数によって第２の入力周波数を分割するだけではなく、変調信号に依存し、かつ、更に他の後のセクションから生じる第３制御信号に依存して、少なくとも１つのセクションの制御についても、前記回路を介して、取り扱う高度なセクションである。前記変調信号、及び更に他の後のセクションから生じる前記第３制御信号をこの回路に供給することによって、平均して分数除数による分割を可能にするために、前記第２種のセクション及び／又は前記第１種の前の（前に隣接していると読まれたい）セクションが変調される必要があるだけである。全ての後のセクションは、もはや、いかなる変調も必要としない。結果として、セクションの数は、後のセクションを追加することによって、モジュールを拡張する必要性を伴わずに、拡張されることができる。
【００１０】
米国特許第2003/0108143A1号は、デルタシグマ変調器を備える周波数分割器を開示していることに留意されたい。しかしながら、第１に、この周波数分割器における前記セクションは、後のセクションからの制御信号を受け取っておらず、このことは、この周波数分割器を、本発明による周波数分割器とは完全に異なるものにしており、第２に、変調信号に依存し、かつ、更に他の後のセクションから生じる第３制御信号に依存して、少なくとも１つのセクションを制御する回路はない。米国特許第2003/0108143A1号に開示されている周波数分割器は、同時に、前記デルタシグマ変調器と前記周波数分割器との間の回路を含むデルタシグマ変調器を拡張することなしに、拡張されることはできない。
【００１１】
本発明によるシステムの一実施例は、
−  アクティブモードにおいては、第３調整信号に依存して第３の調整可能な数によって第３入力周波数を分割し、早いセクション用の第４制御信号を生成し、非アクティブモードにおいては、周波数分割に関与しない、第３種の少なくとも１つのセクション、
を更に有することによって規定される。
【００１２】
第３種のセクションは、いわゆるプログラム可能セクションであって、アクティブ及び非アクティブモードを有する。アクティブモードにおいては、前記周波数分割器は、このセクションによって拡張され、非アクティブモードにおいては、このセクションは前記周波数分割に関与しない。前記第２種のセクションが何らかの変調を扱うことにより、前記第３種のセクションが有利に導入されることができる。
【００１３】
本発明によるシステムの一実施例は、第２セクションが前記第２種のセクションを有しており、当該周波数分割器が、
−  ２つの元の調整信号及び２つの元の変調信号を、前記第１セクション用の第１調整信号と、前記第２セクション用の第２調整信号並びに第１及び第２変調信号とに変換する更なる回路、
を有しており、各々が前記第１種のセクションを有している第１セクション、第３セクション及び第４のセクションによって規定される。
【００１４】
前記第３セクションは、前記第２制御信号を生成し、前記第３セクションは、前記第３制御信号を生成する。前記第２セクションは、前記第３制御信号と、前記第１及び第２変調信号とに応じて、自身と前記第１セクションを制御する。前記更なる回路は、オーバーフローの問題を解決する。
【００１５】
本発明によるシステムの一実施例は、第１ラッチ、第１ゲート、第２ラッチ、インバータ、第３ラッチ、第２ゲート、第４ラッチ、第３ゲート、第１マルチプレクサ、第２マルチプレクサ、第５ラッチ、第４ゲート及び第６ラッチを有する前記第２種のセクションであって、当該回路が、前記第５及び第６ラッチ、前記第１及び第２マルチプレクサ、並びに第４ゲートを有する、前記第２種のセクションによって規定される。
【００１６】
この実施例は、低コストで、信頼でき、ロバストな周波数分割器であって、容易に実施されることができる周波数分割器を有する。
【００１７】
本発明によるシステムの一実施例は、第１ラッチ、第１ゲート、第２ラッチ、インバータ、第３ラッチ、第２ゲート、第４ラッチ及び第３ゲートを有する前記第１種のセクションによって規定される。
【００１８】
この実施例は、低コストで、信頼でき、ロバストな周波数分割器であって、容易に実施されることができる周波数分割器を有する。
【００１９】
本発明によるシステムの一実施例は、第１ラッチ、第１ゲート、第２ラッチ、インバータ、第３ラッチ、第２ゲート、第４ラッチ、第３ゲート、第４ゲート及び第５ゲートを有する前記第３種のセクションによって規定される。
【００２０】
この実施例は、低コストで、信頼でき、ロバストな周波数分割器であって、容易に実施されることができる周波数分割器を有する。
【００２１】
本発明によるシステムの一実施例は、前記周波数分割器を有する同調ユニットを更に有することによって規定される。前記同調ユニットは、例えば、位相検出器及び制御された発振器を更に有する位相同期ループを有する、又はシンセサイザを有する。
【００２２】
本発明による周波数分割器、本発明による前記第２種のセクション及び本発明による方法の実施例は、本発明による装置の実施例に対応している。
【００２３】
本発明は、特に、非整数による分割を可能にするためには、前記周波数分割器の前記セクションのいくつかのみを変調することで十分であるという認識に基づき、特に、前記第２種のセクションは、何らかの変調を導入するための前記制御信号を介して、前記第１種の前の（前に隣接すると読まれたい）セクションを制御する及び／又は自身を制御することを取り扱うことができるという基本的な発想に基づいている。
【００２４】
本発明は、特に、変調が、前記周波数分割器の複数のセクションと独立に行われることができる装置を提供するための問題を解決し、特に、前記のような周波数分割器が、低コストで、信頼でき、ロバストであることができると共に、容易に実施されることができることにおいて、有利である。
【発明を実施するための最良の形態】
【００２５】
本発明のこれら及び他の見地は、以下に記載される実施例を参照して、明らかになり、以下に記載される実施例を参照して、明らかになり、説明されるであろう。
【００２６】
図１に示されている本発明による装置１は、同調ユニット２、１１、１２、１３を有する。位相同期ループの形態におけるこの同調ユニットは、本発明による周波数分割器２を有する。電圧制御発振器１３は、出力周波数信号ｆ０を生成し、該出力周波数信号ｆ０は、第１入力周波数信号ｆ０の形態で、周波数分割器２の入力に供給される。電圧制御発振器１３は、位相検出器１１からのフィルタ１２を介して制御電圧を受け取る。この位相検出器１１は、周波数分割器２から基準周波数信号ｆｒｅｆと出力周波数信号とを受け取る。代替的には、前記同調ユニットは、例えば、シンセサイザ等を有することができる。
【００２７】
周波数分割器２は、この例において、第１セクション２１、第２セクション２２、第３セクション２３、第４セクション２４、…、第６セクション２６及び第７セクション２７を有している。第１セクション２１は、第１の調整信号ｐ＊０に依存して、かつ、後のセクション２２から生じる第１制御信号ｃ１に依存して、第１の調整可能な数によって第１入力周波数信号ｆ０を分割するための第１種のセクションである。第１セクション２１は、制御信号ｃ０を生成する（該制御信号は、第１セクション２１が最初のセクションであるため、使用されていない）。第２セクション２２は、第２調整信号ｐ＊１に依存し、かつ、更なる後のセクション２３から生じる第２制御信号ｃ２に依存して、第２の調整可能な数によって、第２の入力周波数ｆ１を分割する第２種のセクションであり、前記第２種のセクションは、変調信号ｍ０、ｍ１に依存して、かつ、更に他の後のセクション２４から生じる第３制御信号ｃ３に依存して、少なくとも１つのセクション２１、２２を制御する図３によって議論されるべき回路５５、５６、６４、６６、６７を有する。
【００２８】
第３セクション２３は、調整信号ｐ２に依存して、かつ、後のセクション２４から生じる制御信号ｃ３に依存して、調整可能な数によって周波数信号ｆ２を分割する第１種のセクションである。第４セクション２４は、調整信号ｐ３に依存して、かつ、後のセクションから生じる制御信号ｃ４に依存して、調整可能な数によって周波数信号ｆ３を分割する第１種のセクションである。
【００２９】
第６セクション２６は、アクティブモードにおいては、調整信号ｐｎ−２に依存して調整可能な数によって周波数信号ｆｎ−２を分割し、早いセクション用の制御信号ｃｎ−２を生成し、非アクティブモードにおいては、周波数分割に関与しない第３種のセクションである。第７セクション２７は、アクティブモードにおいて、第３調整信号ｐｎ−１に依存して第３の調整可能な数によって第３入力周波数信号ｆｎ−１を分割し、早いセクション２６用の第４制御信号ｃｎ−１を生成し、非アクティブモードにおいては周波数分割に関与しない第３種のセクションである。第７セクション２７は、第７セクション２７をアクティブ／非アクティブモードに切り換えるためのイネーブル／ディスエーブル信号ｅｎを受け取る。イネーブル／ディスエーブル信号ｅｎは、前記第７セクションが最終セクションであるためにｐｎに等しい。第７セクション２７は、更に、前記第７セクションが最終セクションであるために、値「１」に等しい制御信号ｃｎを受け取る。第７セクション２７は、第７セクション２７は、第６セクション２６をアクティブ／非アクティブモード等に切り換えるための第６セクション２６用のイネーブル／ディスエーブル信号ｅｎ−１を生成する。
【００３０】
周波数分割器２は、２つの元の調整信号ｐ０，ｐ１と、２つの元の変調信号
2007529179.tif 000003
とを、第１セクション２１用の第１調整信号ｐ＊０と、第２セクション２２用の第２調整信号ｐ＊１並びに第１及び第２変調信号ｍ０、ｍ１とに変換する更なる回路２９を更に有している。
【００３１】
ブロック図形式で図２に示されている本発明による周波数分割器２の第１種のセクション２１は、
−  第１入力周波数信号ｆ０によってクロックされていると共に、第１ＡＮＤゲート４１の出力に結合されている入力を有する第１ラッチ３１と、
−  反転されている第１入力周波数信号ｆ０によってクロックされているともに、第１ラッチ３１の出力に結合されている入力を有し、インバータ４４の出力において、出力周波数信号ｆ１を生成するインバータ４４の入力に結合されている出力を有する第２ラッチ３２であって、インバータ４４の出力は前記第１ＡＮＤゲート４１の第１入力に結合されている、第２ラッチ３２と、
−  前記反転されている第１入力周波数信号ｆ０によってクロックされていると共に、第２ＡＮＤゲート４２の出力に結合されている入力を有し、第１ＡＮＤゲート４１の第２入力に結合されている反転出力を有する、第３ラッチ３３と、
−  第１入力周波数信号ｆ０によってクロックされていると共に、第３ＡＮＤゲート４３の出力に結合されている入力を有し、第２ＡＮＤゲート４２の第１入力に結合されている出力であって制御信号ｃ０を生成する出力を有する第４ラッチ３４であって、第２ＡＮＤゲート４２は第１調整信号ｐ＊０を受け取るための第２入力を有し、第３ＡＮＤゲート４３は、第２ラッチ３２の前記出力に結合されている第１入力を有し、第１制御信号ｃ１を受け取るための第２入力を有している、第４ラッチ３４と、
を有する。
【００３２】
ブロック図の形式で図３に示されている本発明による周波数分割器２の本発明による第２種のセクション２２は、
−  第２入力周波数信号ｆ１によってクロックされていると共に、第１ＡＮＤゲート６１の出力に結合されている入力を有する第１ラッチ５１と、
−  反転されている第２入力周波数信号ｆ１によってクロックされていると共に、第１ラッチ５１の出力に結合されている入力を有し、インバータ６５の出力において出力周波数信号ｆ２を生成するインバータ６５の入力に結合されている出力を有する第２ラッチ５２であって、インバータ６５の出力が第１ＡＮＤゲート６１の第１入力に結合されている、第２ラッチ５２と、
−  前記反転されている第２入力周波数信号ｆ１によってクロックされていると共に、第２ＡＮＤゲート６２の出力に結合されている入力を有し、第１ＡＮＤゲート６１の第２入力に結合されている反転出力を有する第３ラッチ５３と、
−  第２入力周波数信号ｆ１によってクロックされていると共に、第３ＡＮＤゲート６３の出力に結合されている入力を有し、第１マルチプレクサ６６の第１入力と第２マルチプレクサ６７の第１入力とに結合されている出力を有する第４ラッチ５４であって、第１マルチプレクサ６６は、第２ＡＮＤゲート６２の第１入力に結合されている出力を有し、第３ＡＮＤゲート６３は、第２ラッチ５２の前記出力に結合されている第１入力を有する、第４ラッチ５４と、
−  第２入力周波数信号ｆ１によってクロックされていると共に、第４ＡＮＤゲート６４の出力に結合されている入力を有し、第１マルチプレクサ６６の第２入力と第２マルチプレクサ６７の第２入力とに結合されている出力を有する第５ラッチ５５であって、第４ＡＮＤゲート６４は第２ラッチ５２の前記出力に結合されている第１入力を有する、第５ラッチ５５と、
−  出力周波数信号ｆ２によってクロックされていると共に、第４ＡＮＤゲート６４の第２入力に結合されている出力を有する第６ラッチ５６と、
を有し、これによって、第２ＡＮＤゲート６２は第２調整信号ｐ＊１を受け取るための第２入力を有し、第３ＡＮＤゲート６３は、第２制御信号ｃ２を受け取るための第２入力を有し、第６ラッチ５６は、第３制御信号ｃ３を受け取るための入力を有し、第１マルチプレクサ６６は第１変調信号ｍ１を受け取るための制御入力を有し、第２マルチプレクサ６７は第２変調信号ｍ０を受け取るための制御入力を有し、早いセクション２１用の制御信号ｃ１を生成する出力を有し、回路５５、５６、６４、６６、６７は、第５及び第６ラッチ５５、５６と、第１及び第２マルチプレクサ６６、６７と、第４ＡＮＤゲート６４とを有する。
【００３３】
図４にブロック図の形態で示されている本発明による周波数分割器２の第３種のセクション２７は、
−  第３入力周波数信号ｆｎ−１によってクロックされていると共に、第１ＡＮＤゲート８１の出力に結合されている入力を有する第１ラッチ７１と、
−  反転されている第３入力周波数信号ｆｎ−１によってクロックされていると共に、第１ラッチ７１の出力に結合されている入力を有し、インバータ８６の出力において出力周波数信号ｆｎを生成する該インバータ８６の入力に結合されている出力を有する第２ラッチ７２であって、インバータ８６の前記出力は第１ＡＮＤゲート８１の第１入力に結合されている、第２ラッチ７２と、
−  前記反転されている第３入力信号ｆｎ−１によってクロックされていると共に、第２ＡＮＤゲート８２の出力に結合されている入力を有し、第１ＡＮＤゲート８１の第２入力に結合されている反転出力を有する第３ラッチ７３と、
−  前記第３入力周波数信号ｆｎ−１によってクロックされていると共に、第３ＡＮＤゲート８３の出力に結合されている入力を有し、第２ＡＮＤゲート８２の第１入力と第４ＯＲゲート８４の反転第１入力とに結合されている出力を有する第４ラッチ７４であって、第３ＡＮＤゲート８３は、第２ラッチ７２の前記出力に結合されている第１入力を有する、第４ラッチ７４と、
−  第３調整信号ｐｎ−１を受け取るための第２ＡＮＤゲート８２の第２入力に結合されている第１入力を有し、イネーブル／ディスエーブル入力信号ｅｎを受け取るための第４ＯＲゲート８４の第２入力に結合されている第２入力を有すると共に、イネーブル／ディスエーブル出力信号ｅｎ−１を生成するための出力を有する第５ＯＲゲート８５と、
を有し、第３ＡＮＤゲート８３は、制御信号ｃｎを受け取るための第２入力を有し、第４ＯＲゲート８４は第４制御信号ｃｎ−１を生成するための出力を有する。
【００３４】
図に示された周波数分割器２の動作は、以下の通りである。従来技術の状況において、セクション２１−２４は、図２に示されているように各々第１種のセクションであって、セクション２６，２７は、図４に示されているように、各々第３種のセクションである。このように、この場合、セクション２２は、制御信号ｃ３を受け取らず、更なる回路２９は無視されるべきである。次いで、セクション２１−２４の各々は、到来する周波数信号ｆ０を調整可能な数（例えば、値「２」又は値「３」のいずれか）によって分割する。この数を、セクションごとに調整することにより、即ちこの調整信号ｐｎを介して各セクションに、例えば、値「２」又は値「３」のいずれかによって分割するように指示することにより、分数周波数分割器２は、平均において、分数除数Ｎｆによって到来する周波数信号ｆ０を分割している。結果として、最終的な周波数信号ｆｎは、減少された周波数のものであり、ｎの値を増加させるための期間を増大させる。制御信号ｃｎはサイクル終了信号である。このサイクル終了信号は、セクションの各対の間で同じ最も低い周波数のものであり、即ち、調整信号ｐｎを介して調整された周波数信号ｆｎと同じ出力周波数におけるものであり、ｎの減少された値に対して、減少されたデューティサイクルを有する。前記セクションに指示するのに使用されている調整信号ｐｎを介して、全セクションの全ての調整可能な数の総和である整数Ｎｋは、オクターブ内で変化されることができる。整数Ｎｋが、オクターブよりも変化されるべきである場合、セクションの数が拡張される必要があり得る。例えば、値３１．６を有する分数除数が実現されるべきである場合、整数Ｎｋは、平均値が３１．６となるように値３０、３１、３２及び３３を得る必要があり得る。オクターブの境界のために、値３１と３２（３２＝２５）との間に位置されているこの場合、整数Ｎｋが値３２又は３３を得る必要があるたびに、セクションの数は、１つのセクションによって拡張される必要がある。
【００３５】
これに対して、プログラム可能なセクション２６、２７が付加されている。これらのセクション２６，２７各々は、アクティブ及び非アクティブモードを有する。アクティブモードにおいては、周波数分割器２はこのセクションによって拡張され、非アクティブモードにおいては、このセクションは、周波数分割に関与しない。セクション２６、２７がアクティブモードにあるか又は非アクティブモードにあるかどうかは、イネーブル／ディスエーブル信号ｅｎを介して決定されることができる。ときどき非アクティブモードであるセクション２６、２７のために、これらのセクション２６，２７の出て行く周波数信号ｆｎは、もはや、位相検出器１１に対する出力周波数信号として使用されることができない。従って、例えば、制御信号ｃ３が、出力周波数信号として使用される。上述したように、このサイクル終了信号は、調整信号ｐｎを介して調整される出力周波数におけるものである。
【００３６】
分数除数Ｎｆによる分割を可能にするために、調整は（一時的な除数Ｎｋであるので）、全体の分割サイクル（サイクル終了論理によって示される）ごとに変更されなければならず、この結果、所望の分数除数が、平均して実現されることができる。これに対し、例えば、デルタシグマ変調器のような変調器が付加されるべきである。次いで、各セクションは、変調されている調整信号を受け取る。従来技術の状況において、これは、前記周波数分割器がプログラム可能なセクションを介して拡張可能である場合、前記変調器も拡張可能であるべきであることを意味する。このことが、不利な点である。
【００３７】
本発明によれば、従来技術の第１種の第２セクション２２は、図２に示されているような本発明による第２種の第２セクション２２と交換される。回路５５，５６，６４，６６，６７は、本発明による第２種のセクションを、前記第１種のセクションとは異なるものにし、以下の機能を有する。値「２」又は「３」によって分割する場合、セクションは、実際に、値「２」又は「３」までカウントする。この値に到達すると直ちに、次のセクションが、値「２」又は「３」までカウントする。前記デルタシグマ変調器は、実際に、値「−１」、「０」、「１」又は「２」の付加的なカウントを示す。慣習では、例えば、最初に、値「１」が減算され、次いで、２番目に、値「０」、「１」、「２」又は「３」の付加的なカウントが行われている。値「１」による付加的なカウントは、第１セクション２１によって行われ、値「２」による付加的なカウントは、第２セクション２２によって行われ、値「３」についての付加的なカウントは、第１及び第２セクション２１及び２２の両方によって行われる。
【００３８】
このようにして、前記シグマデルタ変調器は、第１及び第２セクション２１及び２２に影響を与えるのみである。回路５５，５６，６４，６６，６７は、直接的に第２セクション２２に、かつ、制御信号ｃ１を介して間接的に第１セクション２１に、付加的なカウント（又は飲み込み（swallow））を各々もう１回生じさせる又は生じさせない。更なる回路２９は、これにより、オーバーフローの問題を防止する：
2007529179.tif 000004
。
このことは、以下の表に示されており、ここで、１ｘ及び２ｘは、飲み込みアクションの数を示しており、ｘは、無関係であることを示している。
【表１】
2007529179.tif 000005
【００３９】
勿論、前記デルタシグマ変調器は、２ビット値の代わりに、３ビット値を生成することができ、この場合、３つ以上のセクションが操作される必要があり、２つ以上のセクションが、第２種のものである必要がある等である。更に、デルタシグマ変調器ではない他の変調器が使用されることもでき、他のラッチ、他のゲート、他の回路、及び更に他の回路が、本発明の範囲から逸脱することなく、使用されることができる。
【００４０】
上述の実施例は、本発明を限定するよりは解説するものであり、当業者であれば添付請求項の範囲から逸脱することなしに、多くの代替的な実施例を設計できることに留意されたい。前記請求項において、括弧内に置かれた如何なる符号も、請求項を限定するようにみなしてはならない。「有する」動詞の使用は、請求項に記載されていない構成要素又はステップの存在を排除するものではない。単数形の構成要素は、複数のこのような構成要素を排除するものではない。本発明は、幾つか別個の構成要素を有するハードウェアによって、及び適当にプログラムされたコンピュータによって実施化することができる。いくつかの手段を列挙している装置請求項において、これらの手段の幾つかは１つの同じハードウェアの項目によって、実施化することができる。特定の手段が、相互に異なる従属請求項において引用されているという単なる事実は、これらの手段の組み合わせが有利になるように使用されることができないと示すものではない。
【図面の簡単な説明】
【００４１】
【図１】本発明による周波数分割器を有する本発明による装置を、ブロック図形式において示している。
【図２】本発明による周波数分割器の第１種のセクションを、ブロック図形式において示している。
【図３】本発明による周波数分割器の本発明による第２種のセクションを、ブロック図形式において示している。
【図４】本発明の周波数分割器の第３種のセクションを、ブロック図形式において示している。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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