(57)【要約】  集積回路ダイオード（ＩＣＤ）用のオンチップ要素に電力供給するために外部信号回路から電力を引き出す技法が集積ダイオードとコンデンサを利用する。コンデンサはＩＣＤが外部電流を阻止する時間中に外部印加電圧によって充電される。充電されたコンデンサは次いでＩＣＤ機能用の能動制御を行うためにオンチップ回路に電力供給するためのバッテリとして働く。このＩＣＤは２端子個別ダイオードとして与えるか、又はより大きいＩＣに集積することができる。この同じ技法は、論理信号が与えることができるよりもはるかに大きいゲート・ドライブを与えるであろう内部回路をトリガするために低電力論理信号を利用する「自己動力式」ＭＯＳＦＥＴ  ＩＣ（ＩＣＭ）用に利用することができる。これはまた個別３端子構成要素として与えるか、又はより大きいＩＣ中に集積することができる。
2007521543.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレイン、ゲートを有する電界効果トランジスタに結合されたオンチップ電源を有する集積回路であって、前記電源が、
電荷蓄積デバイスと電流方向性デバイスを備え、
前記電荷蓄積デバイスの第１の端子が前記電界効果トランジスタのソースに接続され、前記電荷蓄積デバイスの第２の端子が前記電流方向性デバイスのカソードに接続され、前記電流方向性デバイスのアノードが前記トランジスタの前記ドレインに接続された集積回路。
【請求項２】
前記電荷蓄積デバイスがコンデンサである請求項１に記載の回路。
【請求項３】
前記電流方向性デバイスがダイオードである請求項１に記載の回路。
【請求項４】
前記電荷蓄積デバイスの前記第１と第２の端子間の電圧が制御回路に電力供給するために使用される請求項１に記載の回路。
【請求項５】
前記制御回路が前記トランジスタの前記ゲートを駆動するために使用される請求項４に記載の回路。
【請求項６】
前記電界効果トランジスタのボディが前記ドレインに接続され、前記制御回路が前記ソースと前記ドレインとの間の電圧の極性に応答して前記電界効果トランジスタをオン及びオフにする請求項５に記載の回路。
【請求項７】
前記電界効果トランジスタのボディが前記ソースに接続され、前記制御回路がゲート制御信号に応答して前記電界効果トランジスタをオン及びオフにする請求項５に記載の回路。
【請求項８】
前記回路が３端子デバイスとしてパッケージされる請求項７に記載の回路。
【請求項９】
前記電界効果トランジスタがｎチャネルＭＯＳＦＥＴである請求項１に記載の回路。
【請求項１０】
前記電界効果トランジスタがｐチャネルＭＯＳＦＥＴである請求項１に記載の回路。
【請求項１１】
前記電界効果トランジスタがｎチャネルＪＦＥＴである請求項１に記載の回路。
【請求項１２】
前記電界効果トランジスタがｐチャネルＪＦＥＴである請求項１に記載の回路。
【請求項１３】
前記電界効果トランジスタが整流ダイオードとして機能する請求項１に記載の回路。
【請求項１４】
コンデンサと、
ダイオードと、
第１と第２の端子及び制御端子を有する電界効果トランジスタと
を備え、
前記コンデンサ及び前記ダイオードが前記トランジスタの前記第１と第２の端子間に直列に接続され、
前記コンデンサ及び前記制御端子に結合された制御回路を備え、
前記トランジスタの前記制御端子上の電圧を制御する前記制御回路に電力供給するために前記コンデンサ中の電荷が使用される集積回路。
【請求項１５】
前記制御回路が前記トランジスタの前記第１と第２の端子間の電圧に応答する請求項１４に記載の回路。
【請求項１６】
前記第１と第２の端子間の電圧が第１の極性のときは前記トランジスタをオンにするように、前記第１と第２の端子間の電圧が前記第１の極性とは反対の第２の極性のときは前記トランジスタをオフにするように、前記制御回路が前記制御端子上の電圧を制御するように構成され、前記第１の端子と前記第２の端子が前記第２の極性のときは前記電流方向性デバイスが導電性である請求項１５に記載の回路。
【請求項１７】
前記第１の端子がソースであり、前記第２の端子がドレインであり、前記制御端子がゲートであり、前記ゲートが前記制御回路に接続される請求項１６に記載の回路。
【請求項１８】
前記回路が２端子デバイスとしてパッケージされる請求項１７に記載の回路。
【請求項１９】
前記制御回路がそれに供給された制御信号に応答する請求項１４に記載の回路。
【請求項２０】
前記回路が３端子デバイスとしてパッケージされる請求項１９に記載の回路。
【請求項２１】
トランジスタのターンオン制御信号に応答して前記トランジスタの向上したターンオンを行うために、前記制御回路が前記制御信号に応答して前記制御端子上の電圧を制御するように構成される請求項１９に記載の回路。
【請求項２２】
前記電流方向性デバイスが、前記トランジスタがオフになったときに前記電荷蓄積デバイスに充電電流を与えるように配向される請求項２１に記載の回路。
【請求項２３】
前記トランジスタがＦＥＴである請求項１４に記載の回路。
【請求項２４】
前記ＦＥＴがｎチャネルＭＯＳＦＥＴである請求項１４に記載の回路。
【請求項２５】
前記ＦＥＴがｐチャネルＭＯＳＦＥＴである請求項１４に記載の回路。
【請求項２６】
前記ＦＥＴがｎチャネルＪＦＥＴである請求項１４に記載の回路。
【請求項２７】
前記ＦＥＴがｐチャネルＪＦＥＴである請求項１４に記載の回路。
【請求項２８】
前記電界効果トランジスタが整流ダイオードとして機能する請求項１４に記載の回路。
【請求項２９】
電荷蓄積デバイスと、電流方向性デバイスと、ソース、ドレイン、ゲートを有する電界効果トランジスタと、制御回路とを含む集積回路
を備える回路であって、
前記電荷蓄積デバイスと前記電流方向性デバイスが前記トランジスタの前記ソースと前記ドレインとの間に直列に接続され、前記電荷蓄積デバイス上の電荷が前記制御回路に結合されてその制御回路の電源として働き、前記制御回路が前記電界効果トランジスタの前記ゲートに結合された出力を有し、前記制御回路は、前記ソースと前記ドレインとの間の電圧が第１の極性のときは前記トランジスタをオンにし、前記ソースと前記ドレインとの間の電圧が第２の極性のときは前記トランジスタをオフにし、前記電流方向性デバイスは、前記ソースと前記ドレインとの間の電圧が第２の極性のときに前記電荷蓄積デバイスを充電する極性を有する回路。
【請求項３０】
前記電荷蓄積デバイスがコンデンサである請求項２９に記載の回路。
【請求項３１】
前記電流方向性デバイスがダイオードである請求項３０に記載の回路。
【請求項３２】
前記電界効果トランジスタが、前記制御回路に接続されたゲートを有する集積回路ダイオードである請求項２９に記載の回路。
【請求項３３】
前記回路が２端子デバイスとしてパッケージされる請求項２９に記載の回路。
【請求項３４】
前記トランジスタがＦＥＴである請求項２９に記載の回路。
【請求項３５】
前記ＦＥＴがｎチャネルＭＯＳＦＥＴである請求項２９に記載の回路。
【請求項３６】
前記ＦＥＴがｐチャネルＭＯＳＦＥＴである請求項２９に記載の回路。
【請求項３７】
前記ＦＥＴがｎチャネルＪＦＥＴである請求項２９に記載の回路。
【請求項３８】
前記ＦＥＴがｐチャネルＪＦＥＴである請求項２９に記載の回路。
【請求項３９】
コンデンサと、
ダイオードと、
ソース、ドレイン、ゲート、さらに前記ドレインに接続されたボディを有するｎチャネル電界効果トランジスタと、
制御回路と
を含む集積回路
を備える回路であって、
前記コンデンサと前記ダイオードが前記ソースと前記ドレインとの間に直列に接続され、前記ダイオードは前記ソースが前記ドレインよりも高い電圧にあるときに前記コンデンサを充電するために導通し、前記コンデンサが前記制御回路に結合されてその制御回路の電源として働き、前記制御回路が前記電界効果トランジスタの前記ゲートに結合された出力を有し、前記制御回路は、前記ドレイン上の電圧が前記ソース上の電圧よりも高いときは前記トランジスタをオンにし、前記ソース上の電圧が前記ドレイン上の電圧よりも高いときは前記トランジスタをオフにする回路。
【請求項４０】
前記電界効果トランジスタは前記ソースと前記ゲートが同じ電圧にあるときに導電性になるチャネルを有する請求項３９に記載の回路。
【請求項４１】
前記回路が２端子デバイスとしてパッケージされる請求項３９に記載の回路。
【請求項４２】
コンデンサと、
ダイオードと、
ソース、ドレイン、ゲートさらに前記ソースに接続されたボディとを有する電界効果トランジスタと、
制御回路と
を含む集積回路
を備える回路であって、
前記コンデンサと前記ダイオードが前記ソースと前記ドレインとの間に直列に接続され、前記ダイオードは前記トランジスタがオフのときに前記コンデンサを充電するために導通し、前記コンデンサが前記制御回路に結合され、前記制御回路の電源として働き、前記制御回路がゲート制御入力を有し、前記ゲート制御入力に応答して前記電界効果トランジスタに強化されたゲート制御信号を与えるために前記電界効果トランジスタの前記ゲートに結合された出力を与える回路。
【請求項４３】
前記電界効果トランジスタがｎチャネルＭＯＳＦＥＴである請求項４２に記載の回路。
【請求項４４】
前記電界効果トランジスタがｐチャネルＭＯＳＦＥＴである請求項４２に記載の回路。
【請求項４５】
前記電界効果トランジスタがｎチャネルＪＦＥＴである請求項４２に記載の回路。
【請求項４６】
前記電界効果トランジスタがｐチャネルＪＦＥＴである請求項４２に記載の回路。
【請求項４７】
前記回路が３端子デバイスとしてパッケージされる請求項４２に記載の回路。
【発明の詳細な説明】
【関連出願】
【０００１】
（関連出願の相互引用）
本出願は２００３年２月２６日に出願された米国仮特許出願第６０／４５１０６０号の特典を主張するものである。
【技術分野】
【０００２】
本発明は集積回路半導体ダイオード及びトランジスタに関する。
【背景技術】
【０００３】
半導体デバイスは個別の構成要素と集積回路に分けられる。個別デバイスはバイポーラ・トランジスタ、接合電界効果トランジスタ、表面電界効果トランジスタ、シリコン制御整流器などの単一機能構成要素だけでなく、絶縁ゲート・バイポーラ・トランジスタなどのいくつかの集積された構成要素をも含む。すべての個別構成要素に共通の１つの特性は外部電源要件がないことである。
【０００４】
最近、新しい形態の個別回路が市場に参入した。すなわち、表面電界効果トランジスタから製造された高効率ダイオード、集積回路ダイオード（ＩＣＤ）である。その現在の形態（受動形態）におけるこの回路はオンチップ駆動回路を利用しない。しかしながら、外部電力か内部電力のいずれかの追加で、これらの回路はトランジスタ・ゲート（能動形態）を能動的に駆動するためのオンチップ回路を利用することによってそれらの性能を劇的に改善することができる。
【０００５】
この目的で外部電力を利用することは追加される回路ボードの複雑さのためにあまり魅力的でないであろう。しかしながら、それはオンボード供給電圧のために必要な電荷を引き出す間に外部信号を変えないという利点を有する。たいていの応用例では、自己電力回路を追加する利便性は有利であろう。
【０００６】
代表的な半導体ダイオードでは、順方向電圧バイアスが半導体デバイスそれぞれのタイプの特性値に達するまで順方向の導通は漏れ電流値に制限される。例として、シリコンｐｎ接合ダイオードは順方向バイアス電圧が約０．６〜０．７ボルトになるまで著しくは導通しない。多数のシリコン・ショットキー・ダイオードは、ショットキー障壁の特性のために、０．４ボルトなど、より低い電圧で導通し始めることができる。ゲルマニウムｐｎ接合ダイオードは室温で約０．３ボルトの順方向導通電圧降下を有する。しかしながら、ゲルマニウムｐｎ接合ダイオードはシリコン集積回路製作とのそれらの不適合性のためだけでなく、その温度感度や他の望ましくない特性のために、めったに使用されない。
【０００７】
いくつかの応用例では、ダイオードが、それらの整流特性のためにではなくむしろ、それらの特性順方向導通電圧降下を与えるために常に順方向バイアスされるように使用される。たとえば、集積回路では、回路中の別のトランジスタのベース・エミッタ電圧に実質的に等しい順方向導通電圧降下を与えるためにダイオード又はダイオード接続トランジスタが頻繁に使用される。
【０００８】
半導体ダイオードの真の整流特性を利用する回路では、ダイオードの順方向導通電圧降下は通常大きな不利益である。特定の例として、ＤＣ−ＤＣステップダウン・コンバータでは、トランスが一般に使用され、適切なコントローラによって制御される半導体スイッチがトランスの１次側をＤＣ電源と定期的に接続又は分離する。２次電圧はその整流特性のためにダイオードを介して、又は別の半導体スイッチを介してトランスの出力に接続される。コントローラは所望の出力電圧を維持するために必要なデューティー・サイクル又は電源への１次接続の周波数のいずれかを変更する。半導体スイッチが２次側を出力に接続するために使用される場合、この第２のスイッチの動作もコントローラによって制御される。すなわち、このスイッチ構成回路の１つの形態は同期整流器と呼ばれる。
【０００９】
２次側を出力に結合するための半導体スイッチの使用は非常に低い順方向導通電圧降下の利点を有し、１次側から２次側へのエネルギー伝達の効率を維持するためにトランスの動作温度範囲を通じて慎重なタイミング制御を必要とする欠点を有する。１次側対２次側のスイッチング作用のタイミングは重要であり、トランスや他の要素の位相遅延を考慮に入れなければならない。これらの回路は明らかに非常に費用がかかる。
【００１０】
この目的のための半導体ダイオードの使用は２次スイッチの制御の必要をなくす利点を有するが、２次回路に半導体ダイオードの順方向導通電圧降下を付加するという欠点を有する。これは少なくとも２つの非常に大きい欠点を有する。第１に、半導体ダイオード・デバイスの順方向導通電圧降下はコンバータの効率を大きく低下させることがある。たとえば、コンピュータ・システム中で一般的に使用されるより新しい集積回路は、３．３ボルト、３ボルト、２．７ボルトなど、より低い電源電圧を使用して動作するように設計される。３ボルト電源の場合、０．７ボルト直列電圧降下を付加することはコンバータが実際には３．７ボルト負荷へ動作していることを意味し、それによって他の回路損失を考慮しなくても、トランスの効率を８１％に制限する。
【００１１】
第２に、上述の効率損失はダイオードにおける電力損失を表し、その結果それが加熱される。これは集積回路コンバータの電力変換能力を制限し、多数の応用例において、十分なサイズのヒート・シンクをもつ個別ダイオードの使用を必要とし、全体的な回路サイズとコストが増大する。明らかに、順方向電圧降下の改善は全体的な回路性能に大きな影響を及ぼすことになる。
【００１２】
ＡＣ−ＤＣ変換のための別の一般的に使用される回路は、その１次側がＡＣ電源によって駆動されるトランスの通常２次巻線に結合される全波ブリッジ整流器である。ここでは、２つのダイオード電圧降下がピークＤＣ出力に付加され、従来のダイオードの使用では回路を特に非効率的にし、提供するＤＣ電力に応じて、大きい個別デバイスを介した放散、熱放散構造などを必要とする、回路の熱発生を増加させる。
【００１３】
したがって、低い順方向導通電圧降下を有する半導体ダイオードは、ダイオードが時間経過とともに順方向と逆方向の両方のバイアス電圧を受ける回路中の整流要素として使用するために高度に有利であろう。そのようなダイオードは個別形態において多数の応用例を見出すことができるが、そのようなダイオードがはるかに大きい集積回路の一部として集積回路形態で実現できるように、そのようなダイオードが集積回路製作技法に適合することがさらに望ましいであろう。さらに、逆方向電流漏れは常に望ましくなく、通常追加の順方向導通電流によって補償されなければならず、回路効率が低下するが、逆方向電流漏れは他の及びより実質的な有害な影響をいくつかの回路に及ぼすことがある。さらに、そのような半導体ダイオードはさらに低い逆バイアス漏れ電流を有することも望ましいであろう。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
受動形態のＩＣＤは競合的な価格で高い信頼性とともにショットキー・ダイオードよりも低い順方向電圧を提供する。それらはまた同期整流器市場のより高い電圧部分に対して魅力的な代替物を与える。しかしながら、それらは同期整流器市場全体を交換することはできない。
【課題を解決するための手段】
【００１５】
本発明は、ＩＣ中に集積した場合、ＩＣ上の制御回路を動作させるためのオンチップ電源となる回路及び方法を提供する。本発明は、ＩＣのサイクルの「オフ」部分中に印加された信号から電力を引き出す。たとえば、整流器として挙動するＩＣの場合、回路は整流器のオフ状態中の大きい逆電圧を利用して電源のための電力を引き出す。印加された電位に反転がないトランジスタとして挙動するＩＣの場合、大きいバイアスがＩＣの両端間に形成されたとき、電源は「オフ」状態中に電力を引き出す。
【００１６】
これらのＩＣの「オン」状態中、電源は制御回路を駆動するために電力を与える。制御回路は、より導電性の「オン」状態及びより低い漏れ「オフ」状態を生成するために使用される。ＩＣＤの場合、順方向電圧を、同期整流器のそれと同等又はそれよりも良いレベルまで、大幅に低下させることができる。表面電界効果トランジスタＩＣの場合、ゲート駆動を大幅に高め、順方向電圧低下に等しい小さい「オン抵抗」を与えることができる。
【発明を実施するための最良の形態】
【００１７】
図１は、ＩＣＤ（集積回路ダイオード）の従来技術の概略図である。このデバイスはゲート接続のために低順方向電圧ダイオードとして働き、空乏しきい値電圧を有する。このデバイスは特に交番極性を扱うように設計されている。外部電源と制御論理の追加は、導通しているときにゲートをドレイン電位よりも十分上に駆動させることによってこのデバイスの機能性を大きく高めるであろうことは明らかである。
【００１８】
図１に示されるデバイスはｎチャネル・デバイスである。通常、従来の電界効果デバイスでは、ボディ又はバックゲートは、デバイスがオンのときに電荷キャリヤのソースに接続される。その点において、ソースとドレインのラベルは、本明細書で使用する場合、デバイスがオン又は導通しているときに電荷キャリヤのソースである領域であるソースをさし、ドレインは同じ導電型の他の領域である。したがって、電荷キャリヤは導通中ソースからチャネルを介してドレインに流れる。図１のＩＣＤの場合、信号２が信号１よりも高い電圧のときに導通が起こる。図はｎチャネル・デバイスを示すので、ソースとドレインの上記定義とともに、受動集積回路ダイオード（ＩＣＤ）の場合、ＩＣＤのボディ又はバックゲートはソースではなくドレインに接続される。また、ＩＣＤは特徴的にわずかに負のしきい値を有する。したがって、ＩＣＤでは、ソースとドレインが同じ電圧のとき、ソースとドレインは同じ電圧なので電流は０であるが、チャネルはやや導電性になる。ｎチャネルＩＣＤでは、ドレイン電圧がソース電圧よりも上に上昇すると、チャネルに沿った導通はチャネルにおけるＩＲ降下を引き起こし、ソースに近いチャネルはソース電圧に近い電圧を有する。したがって、ゲート・チャネル電圧はチャネルのその領域中で増加し、チャネル抵抗を小さくする。この効果はチャネルに沿って漸進的であり、チャネルの大部分はソース電圧に近くなり、したがってより高度に導電性になる。したがって、全体的なチャネル抵抗はドレイン電圧が増加するにつれてますます低くなり、比較的低い順方向電圧導通低下とともに高い電流レベルをサポートする。他方、ソース電圧がドレイン電圧よりも上のとき、チャネル中の導通によりソースの隣のチャネル電圧がソースのそれに近くなり、したがってその領域中に高いチャネル抵抗を引き起こすゲート・チャネル電圧を有することになる。したがって、漏れはＩＣＤ上の増加する逆バイアス電圧とともに増加するが、チャネルの抵抗は高くなり、チャネルの抵抗は増加する逆バイアス電圧とともに増加し、それによって増加する逆バイアス電圧とともにチャネルの抵抗が増加し、それによって増加する逆バイアス電圧とともに漏れ電流の上昇が制限される。これは一定のゲート電位をもつＭＯＳＦＥＴの標準のＩｄ／Ｖｄｓ挙動である。
【００１９】
通常のダイオード用語では、ダイオードのアノードは順方向導通中の正端子であり、カソードは負端子である。ｎチャネルＩＣＤでは、順方向導通ドレインはアノードに対応し、ｎ型基板であるソースはカソードに対応する。ｐチャネルＩＣＤを構築する場合、アノードはｐ型基板であるソースに対応し、カソードはドレインに対応することになる。キャリヤ移動度の差のために、ＩＣＤの議論は、材料タイプと回路極性を変えることで、ｐチャネルＩＣＤを生成することができるという理解とともにｎチャネル・デバイスに焦点を当てることにする。
【００２０】
当業者にとって、ＪＦＥＴはＩＣＤを形成するためにＭＯＳＦＥＴの代わりになり、ＩＣＭもＪＦＥＴ風に製作できることは明らかである。
【００２１】
以下の開示では、受動ｎチャネルＩＣＤと、能動ｎチャネル及びｐチャネルＩＣＭに言及する。能動デバイスは別々のゲート接続をもつ３端子デバイスである。これらのデバイスはＭＯＳＦＥＴ設計で、ＩＣＤ用のドレインとＩＣＭ用のソースに接続されたＩＣＤのボディ又はバックゲートを有する。
【００２２】
制御論理回路によって駆動される個別ＭＯＳＦＥＴの使用は当技術分野においてよく知られている。たとえば、同期整流器である。トランジスタのしきい値を制御するために基板に負の電位を与えるＩＣ上のバックゲート電源などのオンチップ電源の集積と同様に、ＩＣへの制御論理の追加もよく知られている。しかしながら、外部電源接続なしのＩＣ中への内蔵電源の集積は当技術分野にとって新しい。本発明は、制御論理に電力を供給するための効果的なバッテリとして働くオンチップ電荷蓄積の目的でＩＣに回路を組み込む。バッテリに蓄積されたエネルギーはＩＣの「オフ」状態中に実際の信号線から取り出される。
【００２３】
図２はゲート電極に電力を供給するために制御回路を利用する能動ＩＣＤの概略図である。制御回路を駆動するためのエネルギーはコンデンサとダイオードの追加によって信号線から引き出される。ダイオードＩＣＤの逆バイアス状態中にコンデンサを充電することを可能にし（オフ状態、電流なし、ただし高逆電圧）、極性が実際に逆転しようとしまいと、ＩＣＤの両端間の電位が充電電位より下に降下したときにコンデンサの放電を防ぐ。
【００２４】
分かるように、ダイオード及び負荷（負荷は図示せず）の両端間に交流電圧がある場合、ピーク・ツー・ピーク電圧は信号１側が正電位、信号２側が負電位でコンデンサに蓄積されることになる。これは効果的に半波整流器回路として働く。また、制御回路はその制御活動を印加された信号と同期させるためにセンス線を必要とすることに留意されたい。このセンス線は電荷蓄積デバイスから分離されなければならない。図２の場合、ダイオードは分離として働き、センス電位がコンデンサとは無関係に信号２に追従することを可能にする。
【００２５】
図２Ａはダイオードとコンデンサの位置が逆になっていることを除いて図２の構成を表す。これはセンス接続を信号１に移動する。しかしながら、コンデンサの両端間の極性は逆転しない。この構成は図２に対する「−センス」表記と「＋センス」表記で任意に識別される。外部回路に対する完成したＩＣＤの機能は−センス構成と＋センス構成の両方について同じである。２つのセンスを識別するのは内部設計差のみである。
【００２６】
標準のＭＯＳＦＥＴがこの回路中に代用され、信号電圧の極性の変化がないことを暗示する場合、トランジスタのオフ状態中にダイオードがコンデンサを充電するようにダイオードが逆転できることは明らかである。図２と比較して図３を参照されたい。これはコンデンサの極性を逆転させることになり、制御回路への適切な変更が必要になる。この構成は追加の電力接続ないＭＯＳＦＥＴトランジスタが非常に低い見かけのゲート・ドライブで機能することを可能にし、そのドライブを利用して制御回路からはるかに大きいドライブをトリガする。電力ＭＯＳＦＥＴに関連する設計問題の１つはそれらの大きいゲート構造用に十分な駆動電流を与えることである。ＩＣＭはこの問題をなくす。
【００２７】
制御回路は多数の形態をとることができる。本明細書で提示される例は特定の制御回路ではなく本発明の適用を例示するためのものである。図４及び図４Ａは同等の制御回路を使用する。ダイオードとコンデンサの異なる構成のために、供給線は異なって引かれ、センス線は極性が逆転している。図４は図２の＋センス構成を使用し、一方、図４Ａは図２Ａの−センス構成を使用する。
【００２８】
制御回路はセンス入力とされ、それを使用してＮチャネルＭＯＳＦＥＴゲートに印加される電位を制御するように設計される。抵抗器Ｒ３、Ｒ４とトランジスタＭ１、Ｍ２は双安定ラッチを形成する。ラッチの状態はセンス信号（図４、図４Ａのトリガ信号）の電位によって決定される。抵抗器Ｒ３、Ｒ４は内部電源の電荷ドレインを制限しながらラッチの状態を維持するための電力を与えるプルアップ抵抗器である。図４において、正トリガ信号がトランジスタＭ１をオンにし、それによりトランジスタＭ２がオフになる。これにより抵抗器Ｒ４とトランジスタＭ２のノードがＶ＋に向かう。ツェナー・ダイオードはこの電圧変化の範囲をその定格ツェナー電圧に制限する。この正電圧はトランジスタＭ３をオンにする。トランジスタＭ３のソースは能動ＩＣＤのゲートに接続されている。ソースの電位がツェナー電位まで上昇すると、電荷転送が停止し、能動ＩＣＤのゲートに印加される正電位をツェナー電圧＋小さいデルタに制限する。
【００２９】
ツェナー・ダイオードをもつトランジスタＭ３の構成はゲート酸化物破壊を潜在的に引き起こすことがあるＩＣＤのゲート上の過度の電圧を防ぐ。トリガ信号が極性を変更すると、ラッチの状態が逆転し、トランジスタＭ３のゲートが負に駆動され、同時に、トランジスタＭ４のゲートが正に駆動され、ＩＣＤのゲートとトランジスタＭ３のソースが負にプルされる。
【００３０】
分かるように、能動ＩＣＤのゲートはオフ信号（Ｖ−）とツェナー・ダイオードによってセットされた正電圧との間で駆動される。これによりＩＣＤのオン状態は図１の受動状態にある場合よりもはるかに低い電圧降下となる。図４、図４Ａを見ると、どちらの場合も、Ｖ＋、Ｖ−信号は制御回路内の同じ点まで接続され、Ｖ＋はラッチの抵抗器側に進み、Ｖ−はラッチのＭＯＳＦＥＴ側に進む。しかしながら、センス信号は反対のラッチ極性に接続されることが分かる。図４では、センス信号はトランジスタＭ２のドレインに進み、一方、図４ＡではトランジスタＭ１のドレインに進む。これはセンス信号の極性逆転のためである。両方の回路において、順方向状態（ＩＣＤゲートがオン）は信号２に対して負である信号１に対応する。
【００３１】
ラッチの整形特性は便利であるが、多くの場合、全ラッチは回路が正確に機能するためには不要である。たとえば、図４Ａにおいて、抵抗器Ｒ３とトランジスタＭ１をなくしても、回路はうまく挙動する入力信号とともにまだ適切に挙動するであろう。
【００３２】
図５はＮチャネルＭＯＳＦＥＴをもつ同じ制御回路を例示する。ダイオードは逆転しており、ＩＣＭの両端間の電圧はそれがオフの間コンデンサに充電することに留意されたい。センス信号はいまゲート入力電極である。
【００３３】
図６はｐチャネルＭＯＳＦＥＴデバイスであることを除いて同じ制御回路を例示する。すべてのＭＯＳＦＥＴはｐチャネル・デバイスであり、制御回路に対する電圧の極性は逆転していることに留意されたい。
【００３４】
図５、図６のＩＣＭにおいて、制御回路はゲート制御信号を受け取り、電界効果トランジスタに強化されたゲート制御信号を与える。その強化された信号は、電圧振れ（より大きい振れ）、あるいは特に電力トランジスタの場合、トランジスタ・ゲート容量を急速に充電及び放電するための電流ドライブ、ターン・オン、ターン・オフの速度を高めるためのゲート・ドライブ遷移の速度、又はこれらの又は他のパラメータの組合せに関して強化することができる。また、ＩＣＭはより大きい集積回路において使用することができ、又は３端子デバイスとしてパッケージし、その性能の改善のために従来のＦＥＴの代わりに使用することができる。
【００３５】
以上、本発明のいくつかの好ましい実施形態を本明細書で開示し、説明したが、本発明の趣旨及び範囲から逸脱することなしに形態及び詳細の様々な変更を本発明において行うことができることを当業者なら理解するであろう。
【図面の簡単な説明】
【００３６】
【図１】従来技術のＩＣＤの概略図である。「信号１」（カソード）及び「信号２」（アノード）はダイオードへの正弦波又は方形波などの通常の入力信号である。「受動ＩＣＤ」はダイオードとして挙動するｎチャネルＭＯＳＦＥＴデバイスである。
【図２】ＩＣＤチップへのコンデンサとダイオードの追加を表す図である。これはコンデンサが充電し、バッテリとして作動することを可能にし、ＩＣＤゲートを動作させるための制御回路に電力供給する。
【図２Ａ】ダイオードがコンデンサの反対側に移動されたことを除いて図２と同じ概念を表す図である。これはセンス信号の極性、したがって図２及び図２Ａの−符号及び＋符号を反転させる。
【図３】金属酸化物半導体電界効果トランジスタを駆動することを除いて同じ概念を表す図である。この集積回路ＭＯＳＦＥＴ（ＩＣＭ）デバイスはソース、ドレイン及びゲートに対応する外部入力を有する。
【図４】＋センス構成とともに使用される制御回路を表す図である。
【図４Ａ】−センス構成とともに使用される制御回路を表す図である。
【図５】ｎチャネルＭＯＳＦＥＴ用に変更されたことを除いて図４及び図４Ａと同じタイプの駆動回路を表す。
【図６】ｐチャネルＭＯＳＦＥＴ用のサンプル制御回路を表す図である。
【図１】
2007521543.tif 000003
【図２】
2007521543.tif 000004
2007521543.tif 000005
【図３】
2007521543.tif 000006
【図４】
2007521543.tif 000007
【図５】
2007521543.tif 000008
【図６】
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【手続補正書】
【提出日】平成19年2月26日(2007.2.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電荷蓄積デバイスと、電流方向性デバイスと、バディとソースとドレインとゲートとを有する電界効果トランジスタと、制御回路とを含む集積回路を備え、前記ドレインを前記バディに接続し、前記電荷蓄積デバイスと前記電流方向性デバイスを前記トランジスタのソース端子とドレイン端子との間に直列に接続し、前記電荷蓄積デバイスの電荷を前記制御回路へ結合してその電源として機能させ、前記制御回路が前記電界効果トランジスタのゲートへ結合する出力を有し、該制御回路が前記トランジスタを前記ソースと前記ドレインとの間の電圧が第１の極性であるときにオンし、また前記ソースと前記ドレインとの間の電圧が第２の極性であるときにオフし、前記電流方向性デバイスが前記ソースと前記ドレインとの間の電圧が第２の極性であるときに前記電荷蓄積デバイスを充電する極性を有する回路。
【請求項２】
前記電荷蓄積デバイスがコンデンサである請求項１に記載の回路。
【請求項３】
前記電流方向性デバイスがダイオードである請求項２に記載の回路。
【請求項４】
前記回路が２端子デバイスとしてパッケージされる請求項１に記載の回路。
【請求項５】
前記電界効果トランジスタがＦＥＴである請求項１に記載の回路。
【請求項６】
前記電界効果トランジスタはｎチャネルＭＯＳＦＥＴであり、該電界効果トランジスタは前記ソースが前記ドレインよりも低い電圧であるときにオンする請求項１記載の回路。
【請求項７】
前記電界効果トランジスタはｐチャネルＭＯＳＦＥＴであり、該電界効果トランジスタは前記ソースが前記ドレインよりも高い電圧であるときにオンする請求項１記載の回路。
【請求項８】
前記電界効果トランジスタはｎチャネルＪＦＥＴであり、該電界効果トランジスタは前記ソースが前記ドレインよりも低い電圧であるときにオンする請求項１記載の回路。
【請求項９】
前記電界効果トランジスタはｐチャネルＪＦＥＴであり、該電界効果トランジスタは前記ソースが前記ドレインよりも高い電圧であるときにオンする請求項１記載の回路。
【請求項１０】
回路であって、
コンデンサと、
ダイオードと、
ソースとドレインとゲートと前記ソースへ接続したバディとを有する電界効果トランジスタと、
制御回路と、
を含む集積回路を備え、
前記コンデンサと前記ダイオードを前記電源と前記ドレインとの間に直列に接続し、前記ダイオードを前記トランジスタがオフしたときに導通させて前記コンデンサを充電し、前記コンデンサを前記制御回路へ接続してその電源として機能させ、前記制御回路がゲート制御入力を有し、前記電界効果トランジスタの前記ゲートへ結合する出力を供給し、前記ゲート制御入力に応答して前記電界効果トランジスタのオンとオフの両方で該電界効果トランジスタへ強化されたゲート制御信号を供給する回路。
【請求項１１】
前記電界効果トランジスタがｎチャネルＭＯＳＦＥＴである請求項１０に記載の回路。
【請求項１２】
前記電界効果トランジスタがｐチャネルＭＯＳＦＥＴである請求項１０に記載の回路。
【請求項１３】
前記電界効果トランジスタがｎチャネルＪＦＥＴである請求項１０に記載の回路。
【請求項１４】
前記電界効果トランジスタがｐチャネルＪＦＥＴである請求項１０に記載の回路。
【請求項１５】
前記回路が３端子デバイスとしてパッケージされる請求項１０に記載の回路。
【請求項１６】
前記電界効果トランジスタへの前記強化されたゲート制御信号は前記ゲート制御入力に比べ電圧振幅を強化した請求項１０記載の回路。
【請求項１７】
前記電界効果トランジスタへの前記強化された制御信号は前記ゲート制御入力に比べ電流駆動を強化した請求項１０記載の回路。
【請求項１８】
前記電界効果トランジスタへの前記強化された制御信号は前記ゲート制御入力に比べゲート駆動遷移速度を強化した請求項１０記載の回路。
【請求項１９】
回路であって、
コンデンサと、
ダイオードと、
ソースとドレインとゲートと前記ソースに接続したバディとを有する電界効果トランジスタと、
制御回路と、
を備える集積回路を備え、
前記コンデンサと前記ダイオードを前記電源と前記ドレインとの間に直列に接続し、前記ダイオードを前記トランジスタがオフしたときに導通させて前記ソースに関して前記コンデンサを充電し、前記コンデンサを前記制御回路へ接続してその電源として機能させ、前記制御回路がゲート制御入力を有し、前記電界効果トランジスタの前記ゲートへ結合する出力を供給し、前記ゲート制御入力に応答して前記電界効果トランジスタのオンとオフの両方で前記電界効果トランジスタへ強化されたゲート制御信号を供給し、該強化されたゲート制御信号が前記コンデンサの電圧に応答して前記電界効果トランジスタをオンさせ、前記ソースの電圧に応答して前記電界効果トランジスタをオフする回路。
【請求項２０】
前記強化されたゲート制御信号は、前記電界効果トランジスタをオンしたときに前記コンデンサの電圧へ結合させ、前記電界効果トランジスタがオフしたときに前記ソースへ結合させる請求項１９記載の回路。
【請求項２１】
前記コンデンサから前記ゲートへ印加され得る最大電圧を制限するよう結合したツェナー・ダイオードをさらに備える請求項２０記載の回路。
【請求項２２】
前記制御回路が前記ゲート制御入力に応答する双安定回路を含む請求項２１記載の回路。
【請求項２３】
前記制御回路が前記ゲート制御入力に応答する双安定回路を含む請求項１９記載の回路。
【請求項２４】
前記電界効果トランジスタがｎチャネルＭＯＳＦＥＴである請求項１９記載の回路。
【請求項２５】
前記電界効果トランジスタがｐチャネルＭＯＳＦＥＴである請求項１９記載の回路。
【請求項２６】
前記電界効果トランジスタがｎチャネルＪＦＥＴである請求項１９記載の回路。
【請求項２７】
前記電界効果トランジスタがｐチャネルＪＦＥＴである請求項１９記載の回路。
【請求項２８】
前記回路は３端子デバイスとしてパッケージ化した請求項１９記載の回路。
【請求項２９】
ソースとドレインとゲートを有しゲート制御信号に応答する電界効果トランジスタへのゲート制御信号を強化する方法であって、
前記コンデンサと前記ダイオードを前記ソースと前記ドレインとの間に直列に接続するステップで、前記コンデンサを前記ソースへ結合し、前記電界効果トランジスタがオフであるときに前記コンデンサを前記ソース・ドレイン間電圧にて充電する前記ステップと、
前記コンデンサの電圧により前記ゲート制御回路へ給電するステップと、
前記ゲート制御信号を前記ゲート制御回路へ結合するステップと、
前記ゲート制御信号が前記電界効果トランジスタがオンしていることを示すときに、前記ゲート制御回路により前記ゲートを前記コンデンサの電圧へ結合するステップと、
前記ゲート制御信号が前記電界効果トランジスタがオフしていることを示すときに、前記ゲート制御回路により前記ゲートを前記ソースへ結合するステップとを含む方法。
【請求項３０】
前記ゲート制御回路が双安定回路を含む請求項２９記載の方法。
【請求項３１】
前記ゲートに印加され得る前記コンデンサの最大電圧を制限するステップをさらに含む請求項２９記載の方法。
【国際調査報告】
2007521543.tif 000010
2007521543.tif 000011