(57)【要約】【課題】陽電子放出断層撮影（ＰＥＴ）走査において取得したデータのオンラインヒストグラム処理を向上させる。【解決手段】ゲーティングバッファとヒストグラム処理装置と正規化バッファとのうちの１つとして機能するように構成された少なくとも１つのインターフェースユニットを備え、少なくとも１つのインターフェースユニットは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、ＦＰＧＡと通信している少なくとも１つのメモリ装置と、ＦＰＧＡと接続している少なくとも１つの入力／出力（Ｉ／Ｏ）装置と、ＦＰＧＡと通信している先入れ先出し（ＦＩＦＯ）メモリチップとを含む。【選択図】図１
2007537458.tif 000002
【特許請求の範囲】
【請求項１】
陽電子放出断層撮影（ＰＥＴ）走査において取得したデータのオンラインヒストグラム処理装置において、
ゲーティングバッファとヒストグラム処理装置と正規化バッファとのうちの１つとして機能するように構成された少なくとも１つのインターフェースユニットを備え、
前記少なくとも１つのインターフェースユニットは、
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、
前記ＦＰＧＡと通信している少なくとも１つのメモリ装置と、
前記ＦＰＧＡと接続している少なくとも１つの入力／出力（Ｉ／Ｏ）装置と、
前記ＦＰＧＡと通信している先入れ先出し（ＦＩＦＯ）メモリチップとを含む
ことを特徴とする陽電子放出断層撮影走査において取得したデータのオンラインヒストグラム処理装置。
【請求項２】
前記少なくとも１つのインターフェースユニットは周辺コンポーネント相互接続（ＰＣＩ）カードであることを特徴とする請求項１に記載の装置。
【請求項３】
前記少なくとも１つのメモリ装置は複数のＤＲＡＭ装置を含み、前記複数のＤＲＡＭ装置のそれぞれは、前記ＦＰＧＡと独立的に通信し、これにより前記複数のＤＲＡＭ装置の各々への独立かつ同時のディレクトメモリアクセス（ＤＭＡ）が可能にされ、処理能力が最適化されることを特徴とする請求項２に記載の装置。
【請求項４】
前記少なくとも１つのＩ／Ｏ装置は、少なくとも１つのファイバチャネル（ＦＣ）と、ＰＣＩインターフェースとを含み、
前記ＦＰＧＡと前記少なくとも１つのＦＣとの間で通信する少なくとも１つのトランシーバとデータシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）装置とが設けられていることを特徴とする請求項２に記載の装置。
【請求項５】
前記ＰＣＩカードはゲーティングバッファとして機能するように構成され、前記複数のＤＲＡＭ装置は第１の専用ＤＲＡＭバンクおよび第２の専用ＤＲＡＭバンクを構成し、到着したＰＥＴデータパケットストリームは前記第１の専用ＤＲＡＭバンクと前記第２の専用ＤＲＡＭバンクのうちの一方に交互に書き込まれる間に、先に前記第１の専用ＤＲＡＭバンクおよび前記第２の専用ＤＲＡＭバンクのうちの他方に書き込まれたデータが読み出されることを特徴とする請求項３に記載の装置。
【請求項６】
読み出し−変更−書き込み（ＲＭＷ）動作のためにアクセスされるビン空間の一部分を識別するために、フレームオフセット制御タグパケットが前記ＰＣＩカードに入力され、前記フレームオフセット制御タグパケットは、前記ＰＣＩカードのダウンストリームで実行されたヒストグラム処理を瞬時に誘導するために、前記ＰＣＩカード内でビンアドレスイベントパケットと相互混合され、前記ＰＣＩカードから出力されることを特徴とする請求項５に記載の装置。
【請求項７】
前記ＰＣＩカード内のビンアドレスイベントパケット内に補正係数が挿入されることを特徴とする請求項５に記載の装置。
【請求項８】
前記補正係数は、オンラインＰＥＴデータ取得中に、ブロックフローティング形式で利用されることを特徴とする請求項７に記載の装置。
【請求項９】
前記ＰＣＩカードは、オンラインでのイベント毎の正規化のための正規化バッファとして機能するように構成され、前記オンラインでのイベント毎の正規化は、ルックアップテーブル（ＬＵＴ）内の補正値をルックアップするステップと、重み付けヒストグラム処理を実行するステップとを含むことを特徴とする請求項８に記載の装置。
【請求項１０】
複数の前記ＰＣＩカードと、前記複数のＰＣＩカードの各々をインターフェースするためのＰＣＩ拡張シャシとが設けられ、前記複数のＰＣＩカードの各々は、ヒストグラム処理機能を実行するように構成され、前記複数のＰＣＩカードの各々はデイジーチェーン方法でシリアル通信し、
前記ＦＰＧＡは、
前記複数のＤＲＡＭ装置の１つを独立的に制御するためにそれぞれ設けられた複数のＤＲＡＭ制御装置と、
前記対応する複数のＤＲＡＭ制御装置を介して、前記複数のＤＲＡＭ装置の間に、デュアルまたはカッドインターリービング手段の一方によってＲＭＷ動作を配分するためのインターリーブルータとを有し、
前記ＦＰＧＡは投影データをＤＭＡ転送する際に前記データパケットをリオーダすることを特徴とする請求項３に記載の装置。
【請求項１１】
前記ＰＣＩカードは、オンラインのイベント毎の正規化のための正規化バッファとして機能するように構成され、前記オンラインのイベント毎の正規化は、ルックアップテーブル（ＬＵＴ）内の補正値をルックアップするステップと、重み付けヒストグラム処理を実行するステップとを少なくとも含むことを特徴とする請求項３に記載の装置。
【請求項１２】
前記ＰＣＩカードは、少なくとも高速ダイナミックス、ダイナミックゲート型の連続寝台移動補正、飛行時間（ＴＯＦ）、ゲート型ＴＯＦ、および患者運動の補正から選択した少なくとも１つの機能を実行するように構成されていることを特徴とする請求項３に記載の装置。
【請求項１３】
前記ＰＣＩカードは、リストモードオンリーデータを取得し、また、先に収集したリストモードデータ取得後のヒストグラム処理に高速応答するように構成されていることを特徴とする請求項３に記載の装置。
【請求項１４】
陽電子放出断層撮影（ＰＥＴ）走査において取得したデータのオンラインヒストグラム処理装置において、
ゲーティングバッファとして機能するように構成された第１の周辺コンポーネント相互接続（ＰＣＩ）カードと、
ヒストグラム処理機能を実行するように構成された複数の第２のＰＣＩカードとを備え、
前記複数の第２のＰＣＩカード同士は、デイジーチェーン方法でシリアル通信し、
前記第１のＰＣＩカードと前記複数の第２のＰＣＩカードとのそれぞれは、
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、
前記ＦＰＧＡと通信している少なくとも１つのメモリ装置と、
前記ＦＰＧＡと通信している少なくとも１つの入力／出力（Ｉ／Ｏ）装置と、
前記ＦＰＧＡと通信している先入れ先出し（ＦＩＦＯ）メモリチップとを含む
ことを特徴とする陽電子放出断層撮影走査において取得したデータのオンラインヒストグラム処理装置。
【請求項１５】
前記少なくとも１つのメモリ装置は複数のＤＲＡＭ装置を含み、前記複数のＤＲＡＭ装置のそれぞれは前記ＦＰＧＡと独立的に通信し、これにより前記複数のＤＲＡＭ装置のそれぞれへの独立かつ同時のディレクトメモリアクセス（ＤＭＡ）が可能にされ、処理能力が最適化されることを特徴とする請求項１４に記載の装置。
【請求項１６】
前記少なくとも１つのＩ／Ｏ装置は、少なくとも１つのファイバチャネル（ＦＣ）と、ＰＣＩインターフェースとを含み、
前記ＦＰＧＡと前記少なくとも１つのＦＣの間で通信する少なくとも１つのトランシーバとデータシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）装置とが設けられていることを特徴とする請求項１４に記載の装置。
【請求項１７】
前記複数のＤＲＡＭ装置は、第１の専用ＤＲＡＭバンクおよび第２の専用ＤＲＡＭバンクを構成し、ＰＥＴデータパケットストリームが前記第１の専用ＤＲＡＭバンクと前記第２の専用ＤＲＡＭバンクのうちの一方に交互に書き込まれる間に、先に前記第１の専用ＤＲＡＭバンクおよび前記第２の専用ＤＲＡＭバンクのうちの他方に書き込まれたデータが読み出されることを特徴とする請求項１５に記載の装置。
【請求項１８】
読み出し−変更−書き込み（ＲＭＷ）動作のためにアクセスされるビン空間の一部分を識別するために、フレームオフセット制御タグパケットが前記ＰＣＩカードに入力され、前記フレームオフセット制御タグパケットは、前記ＰＣＩカードのダウンストリームで実行されたヒストグラム処理を瞬時に誘導するために、前記ＰＣＩカード内でビンアドレスイベントパケットと相互混合され、前記ＰＣＩカードから出力されることを特徴とする請求項１７に記載の装置。
【請求項１９】
前記ＦＰＧＡは、
前記複数のＤＲＡＭ装置の１つを独立的に制御するためにそれぞれ設けられた複数のＤＲＡＭ制御装置と、
前記対応する複数のＤＲＡＭ制御装置を介して、前記複数のＤＲＡＭ装置の間を、デュアルおよびカッドインターリービング手段の一方によってＲＭＷ動作を配分するためのインターリーブルータとを有し、
前記ＦＰＧＡは投影データをＤＭＡ転送する際に前記データパケットをリオーダすることを特徴とする請求項１４に記載の装置。
【請求項２０】
陽電子放出断層撮影（ＰＥＴ）走査において取得したデータのオンラインヒストグラム処理装置において、
ゲーティングバッファとして機能するように構成された第１の周辺コンポーネント相互接続（ＰＣＩ）カードと、
ヒストグラム処理機能を実行するように構成された複数の第２のＰＣＩカードとを備え、
前記複数の第２のＰＣＩカード同士はデイジーチェーン方法でシリアル通信し、
前記第１のＰＣＩカードと前記複数の第２のＰＣＩカードとのそれぞれは、
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、複数のＤＲＡＭ装置と、前記ＦＰＧＡと通信している少なくとも１つの入力／出力（Ｉ／Ｏ）装置と、前記ＦＰＧＡと通信している先入れ先出し（ＦＩＦＯ）メモリチップとを含み、
前記複数のＤＲＡＭ装置のそれぞれは前記ＦＰＧＡと独立的に通信し、それによって前記複数のＤＲＡＭ装置のそれぞれへの独立かつ同時のディレクトメモリアクセス（ＤＭＡ）が可能にされて、処理能力が最適化され、
前記少なくとも１つのＩ／Ｏ装置は、少なくとも１つのファイバチャネル（ＦＣ）と、ＰＣＩインターフェースとを有し、
前記ＦＰＧＡと前記少なくとも１つのＦＣの間で通信する少なくとも１つのトランシーバとデータシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）装置とが設けられ、
前記第１のＰＣＩカードと協働する前記複数のＤＲＡＭ装置は第１の専用ＤＲＡＭバンクおよび第２の専用ＤＲＡＭバンクを構成し、ＰＥＴデータパケットストリームが前記第１の専用ＤＲＡＭバンクと前記第２の専用ＤＲＡＭバンクのうちの一方に交互に書き込まれる間に、先に前記第１の専用ＤＲＡＭバンクと前記第２の専用ＤＲＡＭバンクのうちの他方に書き込まれたデータが読み出され、また、読み出し−変更−書き込み（ＲＭＷ）動作のためにアクセスされるビン空間の一部分を識別するために、フレームオフセット制御タグパケットが前記第１のＰＣＩカードに入力され、前記フレームオフセット制御タグパケットは、前記複数の前記第２のＰＣＩカードによって実行されたヒストグラム処理を瞬時に誘導するために、前記第１のＰＣＩカード内でビンアドレスイベントパケットと相互混合され、前記第１のＰＣＩカードから出力され、
前記複数の第２のＰＣＩカードのそれぞれと協働する前記ＦＰＧＡは、
前記複数のＤＲＡＭ装置の１つを独立的に制御するためにそれぞれ設けられた複数のＤＲＡＭ制御装置と、
前記対応する複数のＤＲＡＭ制御装置を介して、前記複数のＤＲＡＭ装置の間に、デュアルおよびカッドインターリービング手段の一方によってＲＭＷ動作を配分するためのインターリーブルータとを有し、
前記ＦＰＧＡは投影データをＤＭＡ転送する際に前記データパケットをリオーダする
ことを特徴とする陽電子放出断層撮影走査において取得したデータのオンラインヒストグラム処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願への相互参照）
本出願は、２００４年５月１４日出願の米国仮出願第６０／５７１，２７５号の恩恵を請求するものである。
【０００２】
（連邦政府によって後援された研究あるいは開発に関する記述）
該当なし。
【０００３】
［発明の背景］
１．発明の分野
本発明は、陽電子放出断層撮影法（ＰＥＴ；Ｐｏｓｉｔｒｏｎ  Ｅｍｉｓｓｉｏｎ  Ｔｏｍｏｇｒａｐｈｙ）の分野に関する。より詳細には、高度にフレキシブルであり、オンラインでのイベント毎の正規化、リアルタイム生理学的ゲーティング、統合（＋／−）ヒストグラム処理および重み付けヒストグラム処理を汎用的に支援する専用メモリ装置に関する。
【０００４】
２．関連技術の説明
医用画像には様々な技術が使用されている。陽電子放出断層撮影法（ＰＥＴ）は放射線医学において一般的ないくつかの方法のうちの１つである。この撮影法は身体内の生理学的な過程および構造を非侵襲的に検査できる。ＰＥＴは、医療分野において、病理診断を補助するために使用される核画像化技術である。ＰＥＴを利用すれば、医師は、他の画像化技術では得ることのできない人体の多数の機能の写真を生成することにより、患者の全身を一度に検査することができる。これに関連して、ＰＥＴは単に身体の様子だけでなく、それらが（生理学的または機能的に）どのように働くかについての画像を表示することができる。ＰＥＴは、現在利用できるあらゆる核医用画像化機器の中でも最高の感度、および最高の定量化精度を備えた機器であると考えられている。この感度と精度を要する用途には、腫瘍学、心臓学、神経学の分野が含まれる。
【０００５】
ＰＥＴでは、放射性薬剤と呼ばれる短命の陽電子放出アイソトープを患者の身体内に注入する。これらの放射性薬剤は、患者に投与されると、安定している臓器に対応している生理的経路を通って身体内に分配される。放射性薬剤アイソトープは、身体内で崩壊すると、陽電子と呼ばれる正の電荷を持つ粒子を放出する。この放出時に陽電子が電子と遭遇すると両者が対消滅する。それぞれの対消滅イベントの結果として、約１８０度（の角度で）離れ正反対に向いた１対の光子の形のガンマ線が生成される。ＰＥＴスキャナで、これらの対消滅「イベントペア」を一定期間の間検出した後に、身体内の断面におけるアイソトープ分布が再構成される。これらのイベントが患者の身体内にマップされることで、生きている細胞組織内での代謝、生化学、および機能的活動を定量化測定することが可能になる。より詳細には、ＰＥＴ画像は（多くの場合、予測される生理学モデルと共に）、様々な生理パラメータ、例えばグルコース代謝値、脳血流、細胞生存能力、酸素代謝、およびインビボ脳神経活動を評価するために使用される。
【０００６】
ＰＥＴの最新技術については、データ取得への不可欠な技術的挑戦が頻繁に行われてきた。臨床ＰＥＴによって電子データ取得アーキテクチャには過度な責務が課される。高い患者処理能力が必要であり、より大型で高感度の検出器アレイを使用する場合には特にそうである。ガンマペア同時発生イベントパケットが検出されるべくディスクに記憶されるだけの純粋なリストモードデータ取得では、イベントパケットの遅すぎる収集速度および／または取得後の遅すぎる処理のために、イベントパケットの受け入れが制限される可能性がある。この問題に対する一般的な解決法は、ヒストグラム処理（メモリへの＋／−統合）をオンライン上で実行することであった。これは文献において十分に実証されている。例えば、患者が断層撮影装置内にいる間の、取得が実行されている最中に、投影空間「サイノグラム」が生成される。それでも、最新の大型アレイＰＥＴ検出器に将来求められる機能、即ち、ダイナミック検査、連続した寝台移動、生理的なゲーティング、飛行時間、および患者運動の補正を考慮すれば、この解決法だけではいくつかの限界にぶつかる。臨床環境においては、これらのより複雑なデータ取得方法と組み合わせた高い患者処理能力への要求が高まることで、ＰＥＴデータストリームのオンライン処理を支援できる非常に高機能で柔軟な電子アーキテクチャが不可欠となる。
【０００７】
長軸高計数率ＰＥＴの一例は、Ｗｉｅｎｈａｒｄ  等著の「Ｔｈｅ  ＥＣＡＴ  ＨＲＲＴ：  Ｐｅｒｆｏｒｍａｎｃｅ  ａｎｄ  Ｆｉｒｓｔ  Ｃｌｉｎｉｃａｌ  Ａｐｐｌｉｃａｔｉｏｎ  ｏｆ  ｔｈｅ  Ｎｅｗ  Ｈｉｇｈ  Ｒｅｓｏｌｕｔｉｏｎ  Ｒｅｓｅａｒｃｈ  Ｔｏｍｏｇｒａｐｈ」、ＩＥＥＥ  Ｔｒａｎｓ．Ｎｕｃｌ．Ｓｃｉ．，ｖｏｌ．４９，ｐｐ．１０４−１１０（２００２）に記述されている。別の長軸高計数率ＰＥＴの例が、Ｊｏｎｅｓ等著の「Ｆｉｒｓｔ  Ｔｉｍｅ  Ｍｅａｓｕｒｅｍｅｎｔ  ｏｆ  Ｔｒａｎｓａｘｉａｌ  Ｒｅｓｏｌｕｔｉｏｎ  ｆｏｒ  ａ  Ｎｅｗ  Ｈｉｇｈ−Ｓｅｎｓｉｔｉｖｉｔｙ  ＰＥＴ  Ｐｒｏｔｏｔｙｐｅ  Ｕｓｉｎｇ  ５  ＬＳＯ  Ｐａｎｅｌ  Ｄｅｔｅｃｏｔｒｓ」，ＩＥＥＥ  ＮＳＳ／ＭＩＣ  Ｃｏｎｆ．Ｒｅｃ．，２００２に記述されている。ＰＥＴにおけるリストモード連続寝台移動の支援に関する著作の一例には、Ｔｏｗｎｓｅｎｄ等著の「Ｃｏｎｔｉｎｕｏｕｓ  ｂｅｄ  ｍｏｔｉｏｎ  ａｃｑｕｉｓｉｔｉｏｎ  ｆｏｒ  ａｎ  ＬＳＯ  ＰＥＴ／ＣＴ  ｓｃａｎｎｅｒ」，ＩＥＥＥ  ＮＳＳ／ＭＩＣ  Ｐｏｓｔｅｒ，２００４  Ｒｏｍｅが挙げられる。飛行時間の支援における最新著作には、Ｃｏｎｔｉ等による「Ｉｍｐｌｅｎｔａｔｉｏｎ  ｏｆ  Ｔｉｍｅ−ｏｆ−Ｆｌｉｇｈｔ  ｏｎ  ＣＰＳ  ＨｉＲｅｚ  ＰＥＴ  Ｓｃａｎｎｅｒ」ＩＥＥＥ  ＮＳＳ／ＭＩＣ  Ｏｒａｌ  Ｐｒｅｓｅｎｔａｔｉｏｎ，２００４  Ｒｏｍｅが挙げられる。患者運動のリストモード補正の分野に関する著作については次を参照できる。Ｆｕｌｔｏｎ等の記事「Ｅｖｅｎｔ−ｂｙ−ｅｖｅｎｔ  ｍｏｔｉｏｎ  ｃｏｍｐｅｎｓａｔｉｏｎ  ｉｎ  ３Ｄ  ＰＥＴ」，ＩＥＥＥ  ＭＩＣ  Ｃｏｎｆ．Ｒｅｃ．，２００３年１０月。
【０００８】
ＰＥＴにおける幅広い進歩が続く限り、デジタル電子アーキテクチャにおける重要な挑戦が、これらの複数かつ複雑なデータ取得方法を高い患者処理能力の臨床界に提示するべく続けられる。この進歩の基礎として、高速オンラインＰＥＴヒストグラム処理にカッドインターリーブＤＲＡＭの使用を提案した１９９６年の記事：Ｊｏｎｅｓ等著「Ｎｅｘｔ  ｇｅｎｅｒａｔｉｏｎ  ＰＥＴ  ｄａｔａ  ａｃｑｕｉｓｉｔｉｏｎ  ａｒｃｈｉｔｅｃｔｕｒｅｓ」，ＩＥＥＥ  ＭＩＣ  Ｃｏｎｆ．Ｒｅｃ，（１９９６）の第８章に注目する。
【０００９】
［発明の要約］
本発明は、陽電子放出断層撮影（ＰＥＴ）走査において取得したデータの向上したオンラインヒストグラム処理装置である。本発明の装置により、超高速の読み出し−変更−書き込み（ＲＭＷ、＋／−統合および重み付け）ヒストグラム処理メモリサイクルが実現され、また、超大容量のＲＭＷメモリを、１つのオペレーティングシステム（ＯＳ）を実行中の１つのＰＣマザーボードから効率的に制御することが可能になる。非常に大型のメモリバンク内でのこの高速ヒストグラム処理の支援において、本発明ではさらに、同時発生パケットストリームのオンラインバッファリング、即ち「悪いうなり」の除去とリアルタイムでの位相駆動セグメンテーションを、心臓および呼吸のような生理サイクルの必要に応じて可能にする「ゲーティングバッファ」のために構成することも可能である。さらに本発明は、個別の正規化補正係数をそれぞれの同時発生イベントパケットに組み込むために有効なオンライン機構を提供する。
【００１０】
本発明は、スマートＤＲＡＭ（ＳＤ）周辺コンポーネント相互接続（ＰＣＩ）カードであり、オンラインヒストグラム処理を実施するために、ＰＣベースの構成内で２つ以上組み合わせて使用することができる。なお、スマートＤＲＡＭは以下においてはＳＤと略記され、周辺コンポーネント相互接続は同様にＰＣＩと略記される。ＳＤ  ＰＣＩカードは複数の方法で適用される。特に、ＳＤ  ＰＣＩカードは、ゲーティングバッファ、ヒストグラム処理カード、正規化補正係数のルックアップテーブル（ＬＵＴ）として使用される。
【００１１】
補正係数のＬＵＴ用のＳＤ  ＰＣＩカード（ＳＤ  ＣＦ  ＬＵＴ）は、１６ビットの補正係数を到着するパケットの内部に、このパケットが再送信される前に挿入させるよう機能する。これらの補正係数は、ローカルＲＡＭ内にインデックス（アドレス）を形成するために、それぞれの同時発生イベントパケットが到着する際に、この到着するパケットのコンテンツを使用してローカルＲＡＭから受信される。これらの補正係数は、ガンマ検出効率性、即ち「正規化」において、ＰＥＴ検出器の多様性を補正するべく機能する。再送信されたパケットは、挿入された補正係数のための空間を確保できるサイズに拡張される。
【００１２】
グレーティングバッファカードは、到着したＰＥＴデータパケットストリームを、２つの専用ＲＡＭバンクに交互に記憶してゆく。この２つのＤＲＡＭバンクは、生理サイクル全体について、パケットストリームを到着順序で記憶し、再送信する。このバッファリングによって、「悪いうなり」サイクルをオンライン除去し、リアルタイムでの心臓および呼吸ゲーティングのより複雑な要求に対応することが可能になる。
【００１３】
ＳＤ  ＲＭＷ  ＰＣＩカードは、非常に高速なヒストグラム処理を提供する。ＳＤ  ＲＭＷ  ＰＣＩカードの拡張可能なデイジーチェーンは、潜在的に数百枚のＳＤ  ＲＭＷ  ＰＣＩカードにかけて大容量メモリバンクを支援する。１台のＰＣに１つのＰＣＩ拡張シャシが採用されているため、多数のＰＣＩカードを支援することが可能である。このオフザシェルフのＰＣＩ拡張シャシシステム（ＳｔａｒＦａｂｒｉｃ）はそれ自体が拡張可能であるため、１台のＰＣから数百個のＰＣＩスロットにアクセスすることが可能である。
【００１４】
本発明はさらに、高速ダイナミックス、ダイナミックゲート型の連続寝台移動、飛行時間（ＴＯＦ）、ゲート型ＴＯＦ、および患者運動の補正に適用され、これらは全て、患者が断層撮影装置内に残る状態でオンライン方式にて行われる。オンライン機能に加えて、本発明はさらに、リストモードオンリーデータ取得と、先に収集されたリストモードデータ取得後のヒストグラム処理における高速応答の両方を支援する。
【００１５】
潜在的なテラバイトのＤＲＡＭ空間を効率的にインデックス／オフセット制御するために、フレーム・オフセットタグパケットを使用する。読み出し−変更−書き込み（ＲＭＷ）動作のためにビン（ｂｉｎ）空間のどのフレームまたはフェーズ・セグメント部分にアクセスすればよいかを誘導するために、これらのオフセット制御タグパケットが、アプリケーションソフトウェアの制御下で、ゲーティングバッファカード内に入力される。オフセットパケットは、ビンアドレスイベントパケットと相互混合される。このパケットは全てゲーティングバッファＦＣ出力ポートから出力され、ダウンストリームのＳＤ  ＲＭＷ  ＰＣＩカードによって受信される。これらのタグパケット内のビンオフセット値は受信され、ＳＤ  ＲＭＷ  ＰＣＩカードのアレイ全般にわたって、ヒストグラム処理を指定の投影フレーム内に瞬時に誘導するために、それぞれのダウンストリームＳＤ−ＲＭＷに常駐するＦＰＧＡによって使用される。チェーン内のそれぞれのＳＤ  ＲＭＷ  ＰＣＩカード上のＦＰＧＡは、使用可能な投影データビン空間の指定されたカードサイズ部分のみに反応するために、ＰＣオペレーティングシステムから、ＦＰＧＡに常駐するＰＣＩに搭載されたレジスタを介して誘導される。このビン空間はチェーン内の全てのＳＤ  ＲＭＷ  ＰＣＩカードにわたって分布している。したがって、オフセット制御タグパケット機構は、ビン（ｂｉｎ）アドレス動作を、最小のＰＣＩ相互作用により、ＲＭＷデイジーチェーンの任意の部分内に瞬時に誘導するために有効な手段である。
【００１６】
それぞれのＳＤ  ＲＭＷ  ＰＣＩカード内部のコンポーネントアーキテクチャは、シングルフィールド・プログラマブルゲートアレイ（ＦＰＧＡ）を含む。このＦＰＧＡは、ＲＡＭと、少なくとも１本のファイバチャネル（ＦＣ）とＰＣＩインターフェースを介したＩ／Ｏを含む入力／出力（Ｉ／Ｏ）フローとに通信している。複数のＤＲＡＭモジュールのそれぞれは、各バンクへの独立かつ同時のダイレクトメモリアクセス（ＤＭＡ）を可能にするために、ＦＰＧＡと独立的に通信し、これにより処理能力が最適化される。ＦＰＧＡは各ローカルファイバチャネルポートと通信している。各ポートは、トランシーバ、一般に光ファイバ、さらにシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）チップからなる。ＦＰＧＡとの通信には先入れ先出し（ＦＩＦＯ）メモリチップも提供されている。
【００１７】
ＳＤ  ＰＣＩカードのヒストグラム処理、即ちＳＤ  ＲＭＷにおいて、ＦＰＧＡアーキテクチャは、読み出し−変更−書き込み（ＲＭＷ）トランザクションのための専用ＤＲＡＭモジュールにアクセスする独立したＤＲＡＭ制御装置を含む。これらのＲＭＷトランザクションには２つの形式がある。＋／−統合ＲＭＷの場合、トランザクションは、ＤＲＡＭメモリ内のそれぞれのビンに対する統合の加算または減算を行う。これらの統合ＲＭＷビンは、８ビットまたは１６ビットとして記憶されている２の補数の整数値である。重み付けＲＭＷの場合は、トランザクションは、ＤＲＡＭメモリ内の各ビンに補正係数を加算し、又は各ビンから補正係数を減算する。これらの重み付けＲＭＷビンは、２の補数「ブロックフローティング」値であり、一般に３２ビットとしてのみ記憶される。
【００１８】
さらに、ＳＤ  ＲＭＷアプリケーションでは、ＤＲＡＭビンアドレス空間は、ＦＰＧＡに常駐するインターリーブルータの補助によってカッドインターリーブされている。このルータは、アドレス値コンテンツに従って、ビンアドレスデータパケットを、ＦＰＧＡに常駐する４つのＦＩＦＯブロックと、これに対応するＤＲＡＭモジュールとに配分することで、カッドインターリービングを支援する。これらのＦＰＧＡに常駐するＦＩＦＯブロックは、パケットがパイルアップし損失してしまう危険を大幅に低減するために設けられている。複数のフレームダイナミックまたは複数のフェーズセグメントゲーティッドの検査をリアルタイム制御するために、ＦＰＧＡに常駐するビンアドレスオフセット制御が適用される。ＤＲＡＭに常駐する投影空間へのヒストグラム処理が完了し、投影空間データが読み出されると、ＦＰＧＡが、ＤＭＡ転送中に、内部のカッドインターリーブされた機構を自動的にリオーダ（ｒｅｏｒｄｅｒ）してＰＣＩバスへ排出する。これにより、ユーザが最終投影データセットを再度組み立てる必要がなくなる。
【００１９】
ゲーティングバッファカードにおいて、インターリービングまたはヒストグラム処理なしで、ＦＰＧＡとＤＩＭＭが適用される。ゲーティングＳＤ  ＰＣＩカードは、主に、バッファを、２つのＤＲＡＭバンクの一方に到着順序でバッファするために設けられている。一方のバンクに、ＦＣ入力ポートを介してリアルタイムで到着するデータパケットがロードされている間に、他方のバンクはＦＣ出力ポートを介してアンロードを行う。データパケット出力は、ＦＰＧＡに常駐するＤＭＡ制御装置を独立的に駆動するオペレーティングシステムに常駐する・アプリケーションコードによって制御される。ゲーティングバッファに到着するＰＥＴパケットストリームは、ＬＯＲ（イベント）パケットと非イベント（タグ）パケットの両方と共に点在させられる。タグパケットコンテンツには、経過したミリ秒、心臓Ｒ波、および呼吸位相データが含まれている。なお、「ＬＯＲ」は「Ｌｉｎｅ  ｏｆ  Ｒｅｓｐｏｎｓｅ」（応答線）の略記である。
【００２０】
補正係数ルックアップ機能（即ちＳＤ  ＣＦ  ＬＵＴ）では、ＰＥＴ正規化補正マトリックスによる取得が開始される前に、ローカルＤＲＡＭがロードされる。ＰＥＴ正規化補正マトリックスは、多様なガンマ検出効率の逆数を、それぞれの検出器対に事前に決定されたとおりに反映させるスカラー値のアレイである。それぞれの検出器対パケットが、ＰＥＴガントリからＦＣポートを介して到着すると、ブロックフローティング形式にある各スカラー補正値が、ローカルＤＲＡＭコンテンツより抽出される。検出器対パケットコンテンツ、即ち結晶ペアインデックスからのＦＰＧＡによって、ローカルＤＲＡＭへのインデックスが形成される。抽出された補正係数値は、検出器対パケット内の指定されたフィールド内にロード、即ち挿入される。元のサイズよりも潜在的に大きい、補正値によって変更されたこのパケットが排出ＦＣポートを介して送信され、さらなる処理を施される。
【００２１】
重み付けヒストグラム機能、即ちＳＤ重み付けＲＭＷでは、ＤＲＡＭに常駐するＲＭＷビンは３２ビットの２のブロックフローティング補助値である。ＦＣポートを介したイベントパケットの入力は、従来のタグパケットと相互混合されている。これらのイベント（非タグ）パケットは、重み付けビンアドレスイベントパケットと呼ばれる。これらの重み付けビンアドレスイベントパケットは従来のプロンプト／遅延（Ｐ／Ｄ）ビットのみでなく、ビンアドレス領域と補正値領域も含む。ＤＲＡＭメモリ内のそれぞれのビンに対して、Ｐ／Ｄビットに応じて補正値が加算／減算される。３２ビットビンによるこの動作モードでは、ビンアドレス値が、カッドバイトインデックス（ｑｕａｄ−ｂｙｔｅ  ｉｎｄｅｘ）としてローカルＤＲＡＭに付加される。補正値とビンコンテンツの両方はブロックフローティングとして処理されるので、ＦＰＧＡは、ＲＭＷメモリサイクルについて
【００２２】
［図面の説明］
上述した本発明の特徴は、以下の本発明の詳細な説明を図面と共に読解することで、より明確に理解される。
図１は、本発明の様々な特徴が組み込まれた４枚のスマートＤＲＡＭ（ＳＤ）周辺コンポーネント相互接続（ＰＣＩ）カードを組み込んだＰＣベースの取得アーキテクチャの略図である。この図では、ＳＤ  ＰＣＩカードの１枚はオンラインゲーティング、即ちＳＤゲーティングバッファ用として示され、３枚のＳＤ  ＰＣＩカードはオンライン統合ヒストグラム処理、即ちＳＤ統合ＲＭＷ用として示されている。
図２は、図１の構成に組み込まれているスマートＤＲＡＭ  ＰＣＩカード内部のコンポーネントアーキテクチャの略図である。
図３は、ヒストグラム処理に適用されているＦＰＧＡアーキテクチャの略図である。
図４は、ゲーティングバッファ機能に適用されているＦＰＧＡアーキテクチャの略図である。
図５は、本発明の様々な特徴が組み込まれた５枚のスマートＤＲＡＭ（ＳＤ）周辺コンポーネント相互接続（ＰＣＩ）カードを組み込んだＰＣベースの取得アーキテクチャの略図である。この図では、ＳＤ  ＰＣＩカードの１枚はオンライン正規化、即ちＳＤ  ＣＦ  ＬＵＴ用として示され、１枚のＳＤカードはオンラインゲーティング、即ちＳＤゲーティングバッファ用として示され、さらに、３枚のＳＤ  ＰＣＩカードはオンライン重み付けヒストグラム処理、即ちＳＤ重み付けＲＭＷ用として示されている。
【００２３】
陽電子放出断層撮影法（ＰＥＴ）走査において取得したデータの向上したオンラインヒストグラム処理装置が開示される。本発明の装置により、超高速の読み出し−変更−書き込み（ＲＭＷ、＋／−統合および重み付け）ヒストグラム処理メモリサイクルが実現され、また、超大容量のＲＭＷメモリを、１つのオペレーティングシステム（ＯＳ）を実行中の１つのＰＣマザーボードから効率的に制御することが可能になる。
【００２４】
図１は、全体を参照符号１０で示され、本発明による４枚のスマートＤＲＡＭ（ＳＤ）周辺コンポーネント相互接続（ＰＣＩ）カードを組み込んだＰＣベースの取得アーキテクチャの略図である。図示のシステムにおいて、ＳＤ  ＰＣＩカード１０は２つの方法で適用される。４枚のＳＤ  ＰＣＩカード１０Ａのうちの１枚はゲーティングバッファとして使用され、他の３枚のＳＤ  ＰＣＩカード１０Ｂは統合ＲＭＷヒストグラム処理に使用される。本実施形態は、主に、オンラインゲーティングされたＰＥＴデータ取得を支援する。１４〜１９Ｍイベント／秒のヒストグラム処理速度を支援する。しかし、本発明の範囲内に包括されるアーキテクチャを使用すれば、この範囲外の速度も支援できることが理解されるだろう。拡張可能なデイジーチェーンを利用すれば、例えば１０12ビンのような非常に大型の投影データセットを支援することができる。
【００２５】
ゲーティングバッファカード１０Ａは、到着したＰＥＴデータパケットストリームを２つの専用ＤＲＡＭ１４バンクの一方に交互に記憶する（図２）。この２つのＤＲＡＭバンクは、生理サイクル全体について、到着順序でパケットストリームを記憶し、再送信する。このバッファリングにより、例えば期間が長過ぎたり短過ぎたりする「悪いうなり」サイクルをオンライン除去し、リアルタイムの心臓または呼吸器官ゲーティングのより複雑な要求に対応することが可能になる。本発明の他の３枚のＳＤ  ＲＭＷ  ＰＣＩカード１０Ｂに設けられているヒストグラム処理機能は、重いオンラインＲＭＷ荷重が、ＰＣ−ＣＰＵとＰＣに常駐するＤＲＡＭの両方のロードから除去されるようにする。図１に、ヒストグラム処理ＳＤ  ＲＭＷ  ＰＣＩカード１０Ｂのデイジーチェーンを示す。これは非常に高速のヒストグラム処理を提供することができる。例えば、１４〜１９Ｍイベント／秒の速度でのヒストグラム処理が可能である。ＳＤ  ＲＭＷ  ＰＣＩカード１０Ｂの拡張可能なデイジーチェーンは、必要に応じ、チェーン内の恐らくは数百枚のＳＤ  ＲＭＷ  ＰＣＩカード１０Ｂにわたって、１０12ビン（１〜４テラバイト）までの大容量メモリバンクを支援する。１台のＰＣにおいて、複数のＰＣＩ拡張シャシ１６が装備されているため、多数のＳＤ  ＲＭＷ  ＰＣＩカード１０Ｂを支援することが可能である。ＳＤ  ＲＭＷ  ＰＣＩデザインが、現在のＰＣシステムに見られる限られたアドレス空間の問題を効率的に解決する。特に、超大型の、即ち従来では指定不能であった投影データセットを、高速かつ効率的にＰＣマザーボードにＤＭＡ転送するための移動可能な４ＭバイトのＰＣＩ  ＤＭＡウインドウが構成される。さらに、フロー制御発信（完全な図示はない）を、フルデュプレックスＦＣリンク１８同士の間にアップストリームで送信することができる。
【００２６】
図１のアーキテクチャ（構成）はオンラインゲーティッド検査に重要であり、さらに、これ以外の、より需要の高いオンライン取得タイプの多くの検査にも有効である。これには、高速ダイナミックス、ダイナミックゲート型の連続寝台移動、飛行時間（ＴＯＦ）、ゲート型ＴＯＦ、および患者運動の補正が含まれるが、これらに限定されない。さらに本発明は、リストモードオンリーデータ取得と、先に収集されたリストモードデータ取得後のヒストグラム処理における高速応答の両方を支援する。
【００２７】
潜在的なテラバイトのＤＲＡＭ空間を効率的にインデックス／オフセット制御するために、フレーム・オフセットタグパケットを使用する。ＲＭＷ動作のためにビン空間のどのフレームまたはフェーズ・セグメント部分にアクセスすればよいかを誘導するために、これらのオフセット・制御タグパケットが、ＰＣ−ＯＳベースのアプリケーションソフトウェアの制御下で、ゲーティングバッファカード１０Ａ内に入力される。これらのオフセットタグパケットは、ビンアドレスイベントパケットと相互混合される。これらのパケットは全てゲーティングバッファＦＣポートから出力され、ダウンストリームのＳＤ  ＲＭＷ  ＰＣＩカード１０Ｂにより受信される。これらのタグパケット内のビンオフセット値は受信され、ダウンストリームのＳＤ  ＲＭＷ  ＰＣＩカード１０Ｂのそれぞれに設けられたＦＰＧＡ１２Ｂによって、ヒストグラム処理を、指定された投影フレーム内、即ち全てのヒストグラム処理ＳＤ  ＲＭＷ  ＰＣＩカード１０にわたるメモリ空間の或る部分内に瞬時に誘導するべく使用される。ファイバチャネル・デイジーチェーンを使用して、全てのＳＤ  ＲＭＷ  ＰＣＩカード１０にフレームオフセット値を配分することによって、アプリケーションコードとＰＣＩによってアクセスされＦＰＧＡに常駐する制御レジスタとの相互作用が最小化される。即ち、ＦＣデイジーチェーンが値を配分する状態で、１つのフレーム・オフセットレジスタがＳＤゲーティングバッファカードにアクセスすることにより、複数のＳＤ  ＲＭＷ  ＰＣＩカード１０にわたってアクセスする、複数でよりタイムクリティカルなＰＣＩレジスタが不要となる。チェーン内の各ＳＤ  ＲＭＷ  ＰＣＩカード１０Ｂ上のＦＰＧＡ１０Ｂは、使用可能な４０ビット投影データビン空間の指定されたカードサイズ（例えば４Ｇｂｙｔｅ）部分のみに応答するために、ＰＣオペレーティングシステムから、ＦＰＧＡに常駐するＰＣＩに搭載されたレジスタを介して誘導される。このビン空間は、チェーン内のＳＤ  ＲＭＷ  ＰＣＩカード１０Ｂにわたって広がり、また、４０ビットのインデクシングに限定されている。したがって、オフセット制御タグパケット機構は、ビン（ｂｉｎ）アドレス動作を、最小のＰＣＩ相互作用により、ＲＭＷデイジーチェーンの任意の部分内に瞬時に誘導するために有効な手段である。
【００２８】
図２は、本発明による各ＳＤ  ＲＭＷ  ＰＣＩカード１０の内部のコンポーネントアーキテクチャを示す略図である。線図内の各ボックスはカード１０上のチップまたはコンポーネントを示す。シングルフィールドプログラマブルゲートアレイ（ＦＰＧＡ）１２Ａ、１２Ｂは、ＲＡＭ１４、および入力／出力（Ｉ／Ｏ）フローと通信し、また、少なくとも１つのファイバチャネル（ＦＣ）１８とＰＣＩインターフェース２０を介してＩ／Ｏを設けている。このアーキテクチャ（構成）により、最大の柔軟性が達成され、複数のアプリケーションに対応するシングルボードデザインが可能になる。例証された実施形態では、４つのＤＲＡＭデュアルインラインメモリモジュール（ＤＩＭＭ）１４のそれぞれが、ＦＰＧＡ１２Ａ、１２Ｂと独立的に通信しているため、独立的かつ同時のディレクトメモリアクセス（ＤＭＡ）が各バンクに許容され、これにより処理能力が最適化される。ＤＲＡＭバンク１４について例証および説明しているが、本発明の範囲内において他のＲＡＭアーキテクチャを使用することもできる。ＦＰＧＡ１２Ａ、１２Ｂは、トランシーバ２２と、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）チップ２４を介して、各ファイバチャネルポート１８と通信している。ＦＰＧＡ１２Ａ、１２Ｂとの通信では、先入れ先出し（ＦＩＦＯ）メモリチップ２６がさらに設けられている。
【００２９】
図３は、ヒストグラム処理に適用されるＦＰＧＡアーキテクチャの略図である。この実施形態は、カッドインターリービングを使用して高速ヒストグラム処理の処理能力を得る主要な方法を補助する。図３に示すように、独立したそれぞれのＤＲＡＭ制御装置２６は、８ビットまたは１６ビットの２の補数の整数ビンまたは３２ビットの２の補数ブロックフローティングビンにトランザクションを読み出し−変更−書き込む（ＲＭＷ、＋／−統合および重み付け）ために、そのＤＲＡＭ  ＤＩＭＭ１４に有効にアクセスしている。
【００３０】
この配置では、ＤＲＡＭアドレス空間は、４Ｍバイトの「粒度」で「カッドインターリーブ」されている。即ち、「ＡＢＣＤＥＦＧＨ．．．」の順序を有する通常のメモリ空間コンテンツが、ここでは、ＤＩＭＭ１について「ＡＥ．．．」、ＤＩＭＭ２について「ＢＦ．．．」、ＤＩＭＭ３について「ＣＧ．．．」、およびＤＩＭＭ４について「ＤＨ．．．」と意図的にリオーダされる。ここで、それぞれの文字は４Ｍバイトの投影データ空間を表す。インターリーブルータ２８は、第１の４つのデータパケットＡ−Ｂ−Ｃ−Ｄを、ＤＩＭＭ１、ＤＩＭＭ２、ＤＩＭＭ３、およびＤＩＭＭ４の間に適切に配分する。このインターリービングは、投影データ空間にわたるＬＯＲ−ｂｉｎマッピングの通常の配分によって、４つのＤＲＡＭ制御装置２６の全てが、ＰＥＴ  ＦＯＶ（＝Ｆｉｅｌｄ  ｏｆ  Ｖｉｅｗ；撮像視野）内での動作の配分に全く無関係に、ほぼ一様のＲＭＷ速度で確実にロードされるようにするための補助として機能する。典型的な全身ＰＥＴ投影データ空間は４Ｍバイトよりも遥かに大きい。投影データがＰＣＩバス上でＤＭＡ転送されると、ＦＰＧＡ１２Ｂが、カッドインターリーブされた４Ｍバイトの内部機構を自動的に「リオーダ」するため、ユーザはリアセンブルを行うあらゆる重荷から解放される。さらに、図３中の４つの「ＦＩＦＯ  ８ディープ」ブロック３０の組は、パケットがパイルアップし損失してしまう危険を大幅に低減するよう機能する。先述したように、到着したビンアドレスを、ローカルＤＲＡＭ空間の最も任意の部分内に、さらにはデイジーチェーン内の複数のカードにわたって迅速にオフセットする制御方法、即ちフレーム・オフセットタグパケットが、ＳＤ  ＲＭＷカード１０Ｂのデザインによって支援する。このビンアドレスオフセット制御は、図３の「ビンアドレスオフセット」ブロック３２に適用され、また、マルチフレームダイナミックのリアルタイム制御、またはマルチフェーズ・セグメントゲーティット検査にとって非常に重要である。
【００３１】
検査において、本発明のＳＤ  ＲＭＷ  ＰＣＩカード１０Ｂは、１４Ｍイベント／秒を超える一定の速度で、リアルＰＥＴデータのＲＭＷ（＋／−統合）ヒストグラム処理を示した。検査の１つでは、ヒストグラム処理のために、１７分間で１４０億（１０9）を超えるＰＥＴ３２ビットビンアドレスリストモードパケットがうまく再生された。この場合、ヒストグラム処理速度はＰＣディスクシステムによって主に制限された。ＳＤ  ＲＭＷ  ＰＣＩカード１０Ｂで生成された６４０Ｍバイトの投影データセットから、従来の画像再構成を用いて、実用的な３次元ＰＥＴ画像がオフカードで生成された。初期の観察では、ＳＤ  ＲＭＷ  ＰＣＩカードからＰＣマザーボードＤＲＡＭへの、ＰＣＩバスを介したＤＲＡＭコンテンツのデータ転送が、３２／３３ＰＣＩスロット設置で約１１７Ｍバイト／秒、６４／６６ＰＣＩスロット設置で１４６Ｍバイト／秒を示した。
【００３２】
図４は、ゲーティングバッファ機能に適用されたＦＰＧＡ１２Ａのアーキテクチャの略図を示す。この実施形態では、ＦＰＧＡ１２Ａ、およびＤＩＭＭ１４が、インターリービングまたはヒストグラム処理なしで適用された。ゲーティングＳＤ  ＲＭＷ  ＰＣＩカード１０Ａを設けて、パケットを、到着順序どおりに、２つのＤＲＡＭ１４バンクのうち一方に主に記憶する、またはバッファするようにした。一方のバンクが、ＦＣ入力ポート１８を介して到着するデータパケットをリアルタイムでロードしている間に、他方のバンクが一般的にＦＣ出力ポートを介してアンロードする。このデータパケット出力は、ＦＰＧＡに常駐する独立したＤＭＡ制御装置を駆動する、オペレーティングシステムに常駐するアプリケーションコードによって制御される。ゲーティングバッファに到着するＰＥＴパケットストリームは、ＬＯＲ（イベント）パケットと、他の非イベント（タグ）パケットの両方と共に点在する。タグパケットコンテンツには、経過したミリ秒、心臓Ｒ波、そして呼吸位相データが含まれている。バッファされたイベントおよびタグ・パケットデータストリームがローカルＤＲＡＭに一時的に記憶されるため、オペレーティングシステムがこのデータの扱いを制御するために使用できる時間が長くなる。例えば、パケットを、ダウンストリームで特定のフレームにヒストグラム処理するよう誘導することができる。一実施形態では、ＬＯＲ−ビンアドレスパケットデータをヒストグラム処理し、心臓の位相に応じて異なる投影データフレームに分割している。この位相は、存在する任意の心臓Ｒ波タグパケットに関連したゲーティングバッファに見られる経過時間タグパケットコンテンツによって決定できる。イベントストリームのそれぞれ指定されたセクションにどのフェーズ・セグメントフレームを目標とさせるかの制御が、前述のビンアドレスオフセットタグ制御によって行われる。
【００３３】
図５は、本発明によるＳＤ  ＰＣＩカード１０を組み込んだ第２ＰＣベースの取得アーキテクチャを示す略図である。この図示のシステムでは、ＳＤ  ＰＣＩカード１０は３つの方法で適用される。５枚のＳＤ  ＰＣＩカード１０の１つは、正規化（補正係数、ＣＦ）ルックアップテーブル（ＬＵＴ）として使用される。別のＳＤ  ＰＣＩカード、即ちＳＤゲーティングバッファは図１と類似の方法で使用されるが、この場合ではファイバチャネルを介して受信され、処理され、ファイバチャネルを介して再送信されるイベントパケットが各６４ビットの重み付けビンアドレスパケットである点が異なる。特に、各イベントパケットは、ＳＤ  ＣＦ  ＬＵＴ  ＰＣＩカードによって付加されたとおりの追加のフィールド、１６ビットＣＦ値を含む。これ以外の３枚のＳＤ  ＰＣＩカードは全て、重み付けヒストグラム処理、即ちＳＤ重み付けＲＭＷを支援するように構成されている。この場合、各イベントパケットは、６４ビットの重み付けビンアドレスタイプのファイバチャネル・デイジーチェーンを介して送信される。
【００３４】
図５に示すように、本発明のＳＤ  ＣＦ  ＬＵＴ  ＰＣＩカード１０は、オンラインでのイベント毎の正規化に有用である。オンライン正規化処理は、例えば連続した寝台移動や患者の故意でない運動の補正を支援することに有用である。イベント毎の正規化は、メモリに常駐するルックアップテーブル（ＬＵＴ）における補正値ルックアップを補正するステップと、重み付けヒストグラム処理ステップとを少なくとも含む。
【００３５】
補正値ルックアップ機能では、ＰＥＴ正規化補正マトリックスによる取得が開始される前に、ローカルＤＲＡＭがロードされる。ＰＥＴ正規化補正マトリックスは、多様なガンマ検出効率の逆数を、それぞれの検出器対に事前に決定されたとおりに反映させるスカラー値のアレイである。それぞれの検出器対パケットが、ＰＥＴガントリからＦＣポートを介して到着すると、ブロックフローティング形式にあるそれぞれの１６ビットのスカラー補正値が、ローカルＤＲＡＭコンテンツより抽出される。検出器対パケットコンテンツ、即ち結晶ペアインデックスからのＦＰＧＡによって、ローカルＤＲＡＭへのインデックスが形成される。抽出されたそれぞれの値は、それぞれの検出器対パケット内の指定された領域内にロードされる。元のサイズよりも潜在的に大きい、補正値によって変更されたこのパケットが排出ＦＣポートを介して送信され、さらなる処理を施される。この実施形態では、ＦＣ出力は、次ステージのオンライン処理を施すためにカスタムＰＣＩカードに接続している。このオンライン処理には、例えば、図１と図５の両方に示したＰＥＴＬＩＮＫｔｍ  ＤＭＡリビナー（ＰＤＲ）カードにおけるもののような最近傍リビニングがある。
【００３６】
重み付けヒストグラム処理機能では、ＳＤ  ＲＭＷ  ＰＣＩカード１０がヒストグラム処理を先述とほぼ同じ方法で実行する。しかし、オンライン正規化に関しては、ＳＤ  ＲＭＷ  ＰＣＩカードのデイジーチェーンは、重み付けヒストグラム処理用にＦＰＧＡ構成されたものである。この場合、ＤＲＡＭに常駐する各ＲＭＷビンは３２ビットの２のブロックフローティング補数値である。ＦＣポートを介したイベントパケットの入力は、従来のタグパケットと相互混合されている。これらのイベントパケットは、６４ビットの重み付けビンアドレスイベントパケットと呼ばれる。新規のパケットは従来のプロンプト／遅延（Ｐ／Ｄ）ビットのみでなく、ビンアドレス領域と補正値領域も含む。重み付けヒストグラム処理が複雑でない従来のＰＥＴヒストグラム処理は、単純にメモリ内の８ビットまたは１６ビットのビンに＋／−統合ＲＭＷサイクルを採用しているだけである。これに対し、重み付けヒストグラム処理では、ＤＲＡＭメモリ内のそれぞれのビンに対して、Ｐ／Ｄビットに応じて補正値が加算／減算される。この動作モードでは、ビンアドレス値が、カッドバイトインデックス（ｑｕａｄ−ｂｙｔｅ  ｉｎｄｅｘ）としてローカルＤＲＡＭに付加される。補正値とビンコンテンツの両方はブロックフローティングとして処理されるので、ＦＰＧＡは、ＲＭＷメモリサイクルについて符号付き整数の計算のみを実行する。オンラインで重み付けヒストグラム処理を行った結果、ローカルＤＲＡＭ内に常駐する全ての投影データセットが、取得期間全体にわたって、事前に正規化された検出器の効率性変動について固有に補正された。
【００３７】
一般に、ブロックフローティング形式では、１０ビットと１１ビットの間に小数点を含む。この含有された少数位は、１６ビット補正値と３２ビットビン値の両方に一様性を与える。この仮定は、０から最大３１．００（小数点の左は５ビット）までである範囲に、正規化値を（例えば、符号が付いていないブロックフローティング１６ビット補正値）、＋／−０．０００２４（小数点の右は１１ビット）の正確性限度にて提供する。ゼロ補正値を使用して、粗悪なＬＯＲを有効に強制的に無視することができる。これはつまり、事前測定された補正値が望ましい値から遠く離れて過ぎていると判断された場合である。同様に、符号付きのブロックフローティング３２ビットビン値も、＋／−１０４８５７５（小数点の左は２０ビット＋符号付きｂｉｔ）のように変動する。３２ビットビンの正確性の限度も、先行の例と同じ（＋／−０．０００２４）である。小数点の場所に関するこの特定の選択によって支援される他の補正係数には、０、０．０４８８３、０．０４９１６、１．０、１．０００５、３０．０、３０．０００５、その他が含まれる。範囲と正確性の間のこれ以外のトレードオフ、即ち、含有された小数点の別の位置の選択によるものも本発明の範囲内に包含されるものであり、適用を見つけることができる。これに関連して、含有された小数点に選択された場所はＦＰＧＡアーキテクチャによって決定または制限されるものではない。
【００３８】
オンライン正規化内には、この正確性が制限されたブロックフローティングアプローチに伴って生じるエラーが少量蓄積される。例えば１００ＬＯＲによってインデクシングされた投影空間内の特定の３２ビットのビンを考慮する。即ち、このビンは１００の重み付けＲＭＷサイクルを見ている。１００ＲＭＷサイクルに、全てが例えば０．８４５〜１．１５５までのほぼ一様の補正係数が関与している場合には、最終３２ビットビンの値には蓄積エラーが存在し、この蓄積エラーは、稀に１００×０．０００２４＝０．０２４に近いことがある。このエラーは、約１００である最終ビン値のほぼ０．０２４％である。１００、即ち１０％の統計カウントの比率標準逸脱と比べて、エラーが非常に少ない（０．０２４％）この多少極端なケースの例は、正確性が制限されたオンライン正規化方法へのＳＤ重み付けＲＭＷ  ＰＣＩカードの使用を実証する。
【００３９】
前出の説明から、当業者は、陽電子放出断層撮影法（ＰＥＴ）走査において取得したデータのオンラインヒストグラム処理装置が提供されたことを理解するだろう。本装置は、複数のスマートＤＲＡＭ周辺コンポーネント相互接続（ＳＤ  ＲＭＷ  ＰＣＩ）カードを装備し、このカードは、超高速の読み出し−変更−書き込み（ＲＭＷ、＋／−統合および重み付け）ヒストグラム処理メモリサイクルを可能にし、また、１つのオペレーティングシステム（ＯＳ）を実行している１つのＰＣマザーボードからＲＭＷメモリの多くの容量を効率的に制御できるようにする。ＳＤ  ＲＭＷ  ＰＣＩカードは、正規化ルックアップまたはヒストグラム処理のためのゲーティングバッファとして使用されるように独立的に適合されている。本発明は、オンラインゲートされたＰＥＴデータ取得を支援する。
【００４０】
ここまでに、いくつかの実施形態の説明によって本発明を例証し、また、これらの例証的な実施形態をかなり詳細に説明してきたが、付属の特許請求の範囲がこの詳細な説明によって規制されたり、いかなる形でも限定されることは出願人の意図ではない。当業者には、さらなる利点と変更が容易に明白となる。本発明はその最も広い態様において、図示および説明した特定の詳細、代表的な装置および方法、例証的な例に限定されるものではない。したがって、このような詳細からの逸脱が、出願人の全般的な発明概念の精神または範囲から逸脱しない範囲内において可能である。
【図面の簡単な説明】
【００４１】
【図１】４枚のスマートＤＲＡＭ（ＳＤ）周辺コンポーネント相互接続（ＰＣＩ）カードを組み込んだＰＣベースの取得アーキテクチャの略図
【図２】図１の構成に組み込まれているＳＤ  ＰＣＩカード内部のコンポーネントアーキテクチャの略図
【図３】ヒストグラム処理に適用されているフィールドプログラマブルゲートアレイ（ＦＰＧＡ）アーキテクチャの略図
【図４】ゲーティングバッファ機能に適用されているフィールドプログラマブルゲートアレイ（ＦＰＧＡ）アーキテクチャの略図
【図５】５枚のＳＤ  ＰＣＩカードを組み込んだＰＣベースの取得アーキテクチャの略図
【符号の説明】
【００４２】
１０        ＰＣＩカード
１２Ａ，１２Ｂ  フィールドプログラマブルゲートアレイ
１４        ＲＡＭ
１８        ファイバチャネルポート
２０        ＰＣＩインターフェース
２４        シリアライザ／デシリアライザチップ
【図１】
2007537458.tif 000003
【図２】
2007537458.tif 000004
【図３】
2007537458.tif 000005
【図４】
2007537458.tif 000006
【図５】
2007537458.tif 000007
【国際調査報告】
2007537458.tif 000008