(57)【要約】【課題】下部メタライズ線（３０２）に導電的に結合された横方向の金属ストラップ（３２６）を含む、電界効果トランジスタ（ＦＥＴ）ベースの磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイス用の導電線構造を提供すること。【解決手段】金属ストラップ（３２６）上に磁気トンネル接合（ＭＴＪ）スタック（３１６）が形成され、ＭＴＪスタック（３１６）を覆って金属シールド（３２４）が形成され、金属シールド（３２４）は金属ストラップ（３２６）に対して自己整列される。上部メタライズ線（３３２）は金属シールド（３２４）に導電的に結合され、金属シールド（３２４）は上部メタライズ線（３３２）の形成時にエッチ・ストップとして働く。【選択図】  図８【特許請求の範囲】
【請求項１】
下部メタライズ線に導電的に結合された横方向金属ストラップと、
前記金属ストラップ上に形成された磁気トンネル接合（ＭＴＪ）スタックと、
前記ＭＴＪスタックを覆って形成された金属シールドであって、前記金属シールドは前記金属ストラップに対して自己整列している金属シールドと、
前記金属シールドに導電的に結合された上部メタライズ線であって、前記金属シールドは前記上部メタライズ線の形成時にエッチ・ストップとして働く、上部メタライズ線と、
を有する、電界効果トランジスタ（ＦＥＴ）ベースの磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイス用の導電線構造。
【請求項２】
前記ＭＴＪスタックが、
下部磁性層と上部磁性層との間に形成された非磁性層と、
前記上部磁性層上に形成された金属ハードマスク層と、
をさらに有し、
前記上部メタライズ線と前記上部磁性層との間の距離が、前記金属ハードマスク層および前記金属シールドの合計厚さによって確定される、請求項１に記載の構造。
【請求項３】
前記金属ハードマスク層および前記金属シールドの前記合計厚さが、約４００から約５００オングストロームである、請求項２に記載の構造。
【請求項４】
前記金属シールドが、タンタル、窒化タンタル、窒化チタン、タングステン、プラチナ、および上記のうちの少なくとも１つを有する組み合わせ、のうちの１つを有する、請求項１に記載の構造。
【請求項５】
前記金属ハードマスク層および前記金属ストラップが、タンタル、窒化タンタル、窒化チタン、タングステン、プラチナ、および上記のうちの少なくとも１つを有する組み合わせ、のうちの１つを有する、請求項２に記載の構造。
【請求項６】
前記下部メタライズ線がＭＲＡＭデバイスの第１のメタライズ・レベル（Ｍ１）で形成され、前記上部メタライズ線がＭＲＡＭデバイスの第２のメタライズ・レベル（Ｍ２）で形成される、請求項１に記載の構造。
【請求項７】
下部メタライズ・レベル（Ｍ１）で形成され、前記下部メタライズ線に隣接するワード線であって、前記ワード線は前記横方向の金属ストラップから電気的に絶縁され、前記ワード線は前記ＭＴＪスタックの下に配設される、ワード線をさらに有し、
前記上部メタライズ線は個々のＭＲＡＭセルのビット線を有し、前記セルは前記ＭＴＪスタックおよび前記ワード線も含む、
請求項１に記載の構造。
【請求項８】
金属下層を覆って磁性スタック層を形成するステップであって、前記金属下層は前記下部メタライズ線と導電的に接触する、形成するステップと、
前記磁性スタック層を覆って金属ハードマスク層を形成するステップと、
前記磁気トンネル接合（ＭＴＪ）スタックを形成するように、前記磁性スタック層および前記金属ハードマスク層をパターン成形するステップと、
前記ＭＴＪスタックを誘電性材料で封入するステップ、および前記誘電性材料を前記金属ハードマスクと平坦化するステップと、
前記誘電性材料および前記金属ハードマスクを覆って金属シールド層を形成するステップと、
前記金属ストラップと自己整列された前記金属シールドを形成するように、前記金属シールド層および前記金属下層をパターン成形するステップと、
前記金属シールド上に前記上部メタライズ線を形成するステップであって、前記金属シールドは前記上部メタライズ線の形成時にエッチ・ストップとして働く、形成するステップと、
を有する、請求項１の導電線構造を形成するための方法。
【請求項９】
前記金属ハードマスク層が、その上に金属シールド層を形成するのに先立って約２００オングストロームの厚さに平坦化される、請求項８に記載の方法。
【請求項１０】
前記ＭＴＪスタックが、
下部磁性層と上部磁性層との間に形成された非磁性層と、
前記上部磁性層上に形成された前記金属ハードマスク層と、
をさらに有し、
前記上部メタライズ線と前記上部磁性層との間の距離が、前記金属ハードマスク層および前記金属シールドの合計厚さによって確定される、請求項８に記載の方法。
【請求項１１】
前記金属ハードマスク層および前記金属シールドの前記合計厚さが、約４００から約５００オングストロームである、請求項１０に記載の方法。
【請求項１２】
前記金属ハードマスク層が、その平坦化に先立って約５００オングストロームの初期厚さで付着される、請求項１１に記載の方法。
【請求項１３】
前記金属シールドが、タンタル、窒化タンタル、窒化チタン、タングステン、プラチナ、および上記のうちの少なくとも１つを有する組み合わせ、のうちの１つを有する、請求項８に記載の方法。
【請求項１４】
前記金属シールド層および前記金属下層の前記パターン成形ステップに続き、自己整列された前記金属シールドおよび前記金属ストラップを封入誘電体によって封入するステップと、
前記封入誘電体を覆って上部メタライズ・レベル誘電体を付着するステップと、
をさらに有する、請求項８に記載の方法。
【請求項１５】
前記金属下層と下部メタライズ線との間の導電性接触が、金属ストラップ・バイアによって形成される、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイス処理に関し、とりわけ、ＦＥＴベースの磁気ランダム・アクセス・メモリ・デバイス用の自己整列型導電線（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｃｏｎｄｕｃｔｉｖｅ  ｌｉｎｅｓ）およびこれを形成する方法に関する。
【背景技術】
【０００２】
磁気（または磁気抵抗）ランダム・アクセス・メモリ（ＭＲＡＭ）は、コンピューティング・デバイス用の標準メモリとして、潜在的に動的ランダム・アクセス・メモリ（ＤＲＡＭ）に取って代わることが可能な不揮発性ランダム・アクセス・メモリ技術である。ＭＲＡＭを不揮発性ＲＡＭとして使用すると、最終的にシステムがオンになると同時に活動状態になる「インスタント・オン（ｉｎｓｔａｎｔ  ｏｎ）」システムが可能となり、その結果、たとえば従来のＰＣがシステムの起動時にハード・ディスク・ドライブから揮発性ＤＲＡＭにブート・データを転送するために必要な時間が節約される。
【０００３】
磁気メモリ素子（トンネリング磁気抵抗またはＴＭＲデバイスとも呼ばれる）は、非磁性層（バリア）によって分離され磁気トンネル接合（ＭＴＪ）に配置構成された、強磁性層を有する構造を含む。デジタル情報はメモリ素子内に格納され、磁性層における磁化ベクトルの方向として表される。より具体的に言えば、一方の磁性層（基準層とも呼ばれる）の磁気モーメントを固定またはピン固定し、他方の磁性層の磁気モーメントを基準層の固定磁化方向に対して同じ方向と反対の方向とで切り替えることができる。自由層の磁気モーメントの方向は「平行」および「逆平行」状態としても知られ、平行状態は自由層および基準層の同じ磁気整列のことであり、逆平行状態はそれらの間の相反する整列のことである。
【０００４】
自由層の磁気状態（平行または逆平行）により、磁気メモリ素子は、トンネル接合バリアを横切って印加される電圧に応答して２つの異なる抵抗値を示す。したがって、ＴＭＲデバイスの特定の抵抗は自由層の磁化状態を反映し、磁化が平行の場合抵抗は「低く」、磁化が逆平行の場合は「高い」。したがって、抵抗の変化を検出することにより、ＭＲＡＭデバイスは磁気メモリ素子に格納された情報を提供すること（すなわち読み取り動作）ができる。加えて、自由層を磁気的に平行または逆平行状態で整列させるために、双方向電流を特定方向に印加することによってＭＲＡＭセルが書き込まれる。
【０００５】
たとえば実際のＭＲＡＭデバイスは、各セルが１水平面内の平行導電性ワード線と、別の水平面内の垂直に走る感知線との間の交差点に配置される、クロス・ポイント・セル（ＸＰＣ）構成を有することが可能である。この特定の構成は、セルのレイアウトがデバイスの配列セル密度を上昇させる助けとなるという点で有利である。しかしながら、配列内の各セルがいくつかの平行なリーク経路を介して他方のセルに結合されることを考えると、クロス・ポイントＭＲＡＭ配列の特定の動作に関連付けられた問題点の１つは特定セルの感知に関する。１つのクロス・ポイントで見られる抵抗は、他の行および列内のメモリ・セルの抵抗と平行してそのクロス・ポイントにあるメモリ・セルの抵抗に等しいため、正確な測定が困難な可能性がある。
【０００６】
したがって、ＭＲＡＭデバイスは電界効果トランジスタ（ＦＥＴ）ベース構成でも作成される。ＦＥＴベース構成では、各ＭＲＡＭセルに、ＭＴＪに加えてそれに関連するアクセス・トランジスタが含まれる。セルへのアクセス・トランジスタが非導電性状態で読み取られないように維持することによって、寄生（ｐａｒａｓｉｔｉｃ）デバイス電流がそれらの他のセルを通じて流れることがない。ＦＥＴベース構成対ＸＰＣベース構成に伴うトレードオフは、アクセス・トランジスタおよび追加のメタライズ線（ｍｅｔａｌｌｉｚａｔｉｏｎ  ｌｉｎｅ）の場所（ｌｏｃａｔｉｏｎ）に関連付けられたエリア・ペナルティ（ａｒｅａ  ｐｅｎａｌｔｙ）である。
【０００７】
従来の方法で形成されたＦＥＴベースのＭＲＡＭデバイスでは、ＭＴＪは通常、ＭＴＪの底部から（バイア、メタライズ線、および接触面スタッドを介して）アクセスＦＥＴに横方向に接続される導電性金属ストラップを介して形成される。さらに、トレンチ・エッチング・ステップを使用してセルへの接続のために上部メタライズ層を形成することができるように、比較的厚い金属ハードマスクの層がＭＴＪの頂部に形成される。金属ハードマスクが厚すぎる場合、上部メタライズ層用のトレンチを形成すると、（たとえば「マイクロトレンチング」などの現象を通じて）最終的に金属ストラップの露出となる可能性もある。次にこれがその後、形成された上部メタライズ金属フィルを金属ストラップと接触させ、それによってＭＴＪを横切って短絡させ、メモリ素子を破壊させることになる。他方で、ハードマスクが厚すぎると上部メタライズ層とＭＴＪとの間の距離が長くなり、それによって磁気メモリ素子の状態を切り替えるための磁場を生成するのに必要な電流レベルが上がることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
デバイスの基本規則が減少し、配線サイズが小さくなる傾向が依然として続いているため、上部メタライズ・レベルがデバイスの金属ストラップ部分と短絡するリスクを増すことなく、ＦＥＴベースＭＲＡＭデバイスの上部メタライズ・レベルをＭＴＪ素子に近づけられることが望ましい。
【課題を解決するための手段】
【０００９】
前述の従来技術の欠点および短所は、下部メタライズ線に導電的に結合された横方向金属ストラップを含む、電界効果トランジスタ（ＦＥＴ）ベースの磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイス用の自己整列型（ｓｅｌｆ−ａｌｉｇｎｅｄ）の保護導電線構造によって、克服または軽減される。磁気トンネル接合（ＭＴＪ）スタックが金属ストラップ上に形成され、金属シールドがＭＴＪスタックを覆って形成され、この金属シールドは金属ストラップに対して自己整列される。上部メタライズ線は金属シールドに導電的に結合され、金属シールドは上部メタライズ線の形成中にエッチング・ストップとして働く。
【００１０】
例示的な図面を参照すると、いくつかの図面で同じ要素には同じ番号が付けられている。
【発明を実施するための最良の形態】
【００１１】
本明細書では、磁気メモリ素子の底部に配置された導電性ストラップと共に自己整列型の金属シールドが形成される、ＦＥＴベースの磁気メモリ・デバイスを形成する方法が開示される。ここでも、メモリ素子を素子の下に配設されたアクセス・トランジスタに結合するために金属ストラップが使用される。したがって金属シールドは、その後の処理ステップ、特に上部メタライズ・トレンチが磁気メモリ素子の頂部と接触するためにエッチングされるステップ中に、ストラップを保護する。こうした保護により、メモリ素子の短絡を防ぐとともに、上部メタライズ配線を頂部メモリ素子のより近くに形成できるという追加の特典が提供される。さらにその結果、メモリ素子を切り替えるのに必要な電流の量に関する要件が緩和される。
【００１２】
第１に図１を参照すると、従来の方法で形成されたＦＥＴベースのＭＲＡＭデバイス１００の断面図が示されている。より具体的に言えば、図１は、下部メタライズ・レベルと上部メタライズ・レベルとの間に配設されたＦＥＴベースのメモリ素子１０２の一部を示す。図示された例では、下部メタライズ・レベルはＭＲＡＭデバイス１００の第１のメタライズ・レベル（Ｍ１）に対応し、上部メタライズ・レベルはＭＲＡＭデバイス１００の第２のメタライズ・レベル（Ｍ２）に対応する。しかしながら当業者であれば、個々のメモリ素子がデバイス１００の他の層の間（たとえばＭ２とＭ３の間）にも形成可能であることを理解されよう。
【００１３】
図１に示されるように、メモリ素子１０２は、非磁性層（たとえば酸化物）を備えた下部磁性層１０４と、その上に形成された上部磁性層（まとめて層１０６として図示）とを有する、ＭＴＪスタックを含む。セル１０２はワード線１０８とビット線１１０との間の対応する交差部に配置されるが、ＸＰＣ構成とは異なり、セル１０２の底部はワード線１０８とは電気的に直接接触していない。その代わりにセル１０２は金属ストラップ１１２の上に形成され、これがセル１０２と下部レベルのメタライズ線１１４とをスタッド１１６を介して相互接続する働きをする。次に線１１４は、関連する基板レベルからアクセス・トランジスタ（図示せず）への接触面スタッド１１８を介したセル１０２の接続を完了させる。
【００１４】
上記で示したように、図１の従来型のＦＥＴベースのセル構成は、ビット線１１０とセル１０２の頂部層との間の相互接続として働く比較的厚い金属ハードマスク１２０（たとえばおよそ１７００オングストローム（Å））を提供する。全体として１２２で示されるデバイス１００の残りの部分は、レベル間を分離するための絶縁（たとえば誘電体）層を表す。この点で、以下でより明らかになるであろうが、図１に示されたデバイス１００のＭ２レベル（すなわち、図の破線より上の部分）は例示の目的で９０°回転されていることに留意されたい。当業者であれば、Ｍ１およびＭ２のメタライズ線は互いに直交しているため、Ｍ２のビット線１１０は実際には図１の頂部に沿って水平に配設されることになることを理解されよう。加えて図１には、下部メタライズ・レベルＭ１、上部メタライズ・レベルＭ２、および接続するバイア・スタッドＶ１の間の関係を示すために、デバイス１００の周辺領域１２４も示されている。
【００１５】
さらに上記で述べたように、既存の方法では、Ｍ２ビット線１１０を画定するために時間指定（ｔｉｍｅｄ）トレンチ・エッチが使用できるように、ＴＪ素子の頂部に比較的厚い金属ハードマスク１２０が使用される。このエッチは、金属ハードマスク１２０に達した後、金属ストラップ１１２が露出する前に終了するように意図される。デバイスの小型化および省電力化への期待がますます高まるにつれて、配線サイズが短くなるのに応じて、対応するビット線とＭＴＪスタックとの間の距離を短くする必要が生じる。しかしながら、不可避なエッチの不均一性およびマイクロトレンチング効果の結果として、金属ストラップとの短絡のリスクなしにＭ２レベルをＭＴＪスタックの頂部に任意に近づけることはできない。マイクロトレンチング効果については、図２に示される。Ｍ２トレンチ形成のためのエッチングプロセス中に、その外縁部は縁部に沿ったチャージング効果により比較的大きなイオン・ボンバードを受ける。したがって、Ｍ２トレンチの外縁部１２６をさらにエッチングすると（ハードマスク１２０の外縁部を超えて延在する）、結果として不規則なトレンチ形状を生じさせ、外縁部でのＭ２と金属ストラップ１１２との間の隙間が少なくなる。したがって、ハードマスク１２０の厚みを大幅に減らすと、デバイスの短絡のリスクが増加する。
【００１６】
したがって、本発明の一実施形態により、メモリ素子上に形成された追加の金属ハードマスクがメモリ素子の下の金属ストラップと同じ形状を有する、自己整列型導電線を有するＦＥＴベースの磁気ランダム・アクセス・メモリ・デバイスが開示される。これによって金属ハードマスクは、Ｍ２トレンチの形成がメモリ素子の頂部より下の深さに達し、金属ストラップと短絡するのを防ぐ、シールドとしての役割を果たす。したがって金属シールドは、かなり薄いＭＴＪ金属ハードマスクを形成し、これに伴ってＭ２とＭＴＪとの間の距離が短くなり、その結果、所与量のビット線電流に対してかなり強い磁場を生じさせることができる。加えてこのプロセスにより、薄いハードマスクが使用されることで、ＭＴＪハードマスク・エッチングに関して良好なパターン転送忠実度（ｐａｔｔｅｒｎ  ｔｒａｎｓｆｅｒ  ｆｉｄｅｌｉｔｙ）が可能となる。
【００１７】
例示的な処理シーケンスが図３から図８に示される。簡略化するために、Ｍ１メタライズ・レベルより下のＦＥＴおよび他の関連するバイア／接続は省略されている。概して、図３に示された部分的に完成された構造にまでデバイスを形成する際の処理ステップは、従来の技法に従って実行することができる。特に、Ｍ１メタライズ・レベルで形成される線は、好ましくは二酸化ケイ素などの誘電体３０４内に画定された銅充填トレンチ３０２からなる。さらに、金属ダマスク模様付け（ｄａｍａｓｃｅｎｅ）プロセスを介して、他の誘電体３０８内に金属ストラップ・バイア３０６が形成される。
【００１８】
第１に、金属ストラップの形成で金属の下層３１０が使用される。次に、金属下層３１０の上に能動磁性スタック材料（集合的に３１２で示される）が、続いて導電性ハードマスク・キャップ層３１４が付着される。好ましい実施形態では、ストラップ金属下層およびハードマスク・キャップ層はタンタル（Ｔａ）または窒化タンタル（ＴａＮ）ベースの材料である。しかしながら、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、プラチナ（Ｐｔ）などの他の同様の好適な材料も使用可能である。加えて、好ましくはハードマスク・キャップ層３１４の初期の厚さは約５００Åに選択されるが、これは特定のメモリ素子設計の特定の必要性に応じて、約１００Åから約１５００Åの範囲内で調整することができる。既存のデバイス・プロセスは通常、非常に厚い金属ハードマスク・キャップ層（たとえば約１７００Å）を利用することに留意されたい。
【００１９】
本発明のプロセス・フローの例示的なプロセス・フロー実施形態は、図４に示された形で従来の処理から逸脱している。フォトレジスト（図示せず）（またはフォトレジスト・プラス好適なハードマスク）を使用して、ストラップ金属下層３１０を介してではなくキャップ層３１４および磁性スタック層３１２を介してエッチングすることにより、トンネル接合３１６が確定される。このようにしてこのフォトリソグラフィおよびエッチング・ステップは、関連するＭ１およびＭ２配線（すなわちワード線およびビット線）から磁場によって切り替えるのに好適な領域内にメモリ素子を画定する。本発明の実施形態は比較的薄い金属ハードマスク・キャップ層３１４を使用するため、メモリ素子画定エッチはさらに単純になり、それによってパターン転送における忠実度を上げることができる。磁性層３１２を介したエッチングの後、トンネル接合メモリ素子３１６を封入するために、誘電体膜３１８が付着される。
【００２０】
誘電体膜３１８に対する誘電性材料の選択（たとえば、窒化ケイ素、酸化ケイ素、炭化ケイ素、低誘電率材料など）に関して、誘電体が化学機械平坦化（ＣＭＰ）またはエッチバックによる平坦化によるその後の研磨に好適である限り、かなりの柔軟性が企図される。したがって誘電性材料は、プロセスの適合性の問題とは対照的に、メモリ素子の性能を最適化するように選択することができる。誘電体付着後、ＣＭＰステップを使用し、（たとえば）ハードマスクの元の厚さ５００のうちの約２００Åのみを残してトンネル接合金属ハードマスク３１４の上の誘電体を研磨する。（異なる金属ハードマスク材料および厚さを使用する）代替の実施形態では、残す厚さはＣＭＰの有効性に応じて変えることができる。しかしながら、金属ハードマスク材料および厚さの選択はプロセス・フローの成功に関して重要な問題ではなく、その後形成されるＭ２配線とメモリ素子との間に最終的に生じる間隔という点でデバイス性能に影響を与えるのみである。
【００２１】
図５に示されるように、ＣＭＰ研磨ステップに続いて金属「シールド」層３２０が付着され、さらにその後のシールド層３２０のパターン形成に任意の適切なハードマスク層３２２が使用される。好ましい実施形態では、シールド層３２０も厚さ約２００ÅのＴａまたはＴａＮである。しかしながら代替実施形態では、容易にエッチング可能でありながら、酸化ケイ素、窒化ケイ素、低誘電率材料などの誘電性材料をエッチングするように調節された環境にある場合は、好適なエッチ・ストップとしての役割も果たす限り、シールド材料に他の材料および厚さを利用することもできる。ここでも、Ｍ２配線とメモリ素子との間の距離に影響を与えることになるシールド層３２０の厚さを、最小限に維持できることが望ましい。図５にも示されるように、フォトレジストだけでは好ましくない場合、好適な厚さの誘電体膜３２２をシールド層３２０頂部のハードマスクとして使用することができる。
【００２２】
次に図６を参照すると、シールドおよびマスク層を付着した後、結果として生じる金属シールド３２４が横方向の金属ストラップ３２６に重なるように維持する自己整列型様式（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｆａｓｈｉｏｎ）で、シールド層材料３２０、中間誘電体３１８、およびストラップ金属下層材料３１０を介して金属ストラップの形状がパターン成形される。このパターン成形は、一般に反応性イオン・エッチングによって実施されるが、たとえば湿式化学エッチングまたはイオン・ミリングなどの他の技法によって実施することもできる。ストラップのパターン成形エッチング・ステップの後、トンネル接合メモリ素子に損傷を与えることなく、湿式化学エッチ・クリーニングまたは他の好適な乾式化学エッチ・クリーニングを実行することができる。メモリ素子はこの時点で完全に封入されるため、その後付着される層の接着性を向上させるために適用される場合のあるいかなる化学的クリーニングによっても、品質が低下することはない。
【００２３】
図７に示されるように、必要であれば、シールド３２４の頂部を覆って（ならびにシールド３２４およびストラップ３２６の側面に沿って）封入（ｅｎｃａｐｓｕｌａｔｉｎｇ）接着誘電体３２８の追加層が形成される。その後、上部メタライズ（Ｍ２）レベル誘電体３３０が付着され、これはたとえば窒化ケイ素、酸化ケイ素、炭化ケイ素、低誘電率材料など、あるいはこうした材料のうちの１つまたは複数を有する多層を含むことができる。Ｍ２レベル誘電体の付着に続き、その頂部表面をシールド３２４の頂部から好適な距離だけ下に平坦化するために、ＣＭＰステップが実行される。この距離は一般に、Ｍ２誘電体厚さおよびＣＭＰ研磨時間の初期の選択によって決定され、その結果、Ｍ２金属厚さが自動的に確定されることになる。
【００２４】
最後に図８は、Ｍ２金属トレンチの形成およびフィル（すなわち、セル・ビット線の形成）を示す図であり、ビット線３３２は導電性シールド３２４を介してメモリ素子３１６の頂部と接触する。ここでも例示のために、Ｍ２トレンチは下部デバイス・レベルに対して９０度回転して示されている。ビット線３３２とメモリ素子スタック３１６の頂部との間の距離は、スタック３１６上のＴａＮトンネル接合ハードマスク３１４の厚さ、およびシールド３２４の厚さによって画定されることを理解されよう。図示された実施形態では、ハードマスク３１４およびシールド３２４の合計厚さは約４００から５００Åであるため、ビット線３３２はメモリ素子３１６の比較的近くに配設され、それによってメモリ素子の低電流配線が容易になる。さらに、シールド３２４はＭ２トレンチに対するエッチ・トップとしての役割を果たすため、Ｍ２フィルの付着がストラップ３２６との接触によってメモリ素子スタック３１６を短絡させることはない。
【００２５】
このようにして、保護上部シールド金属の使用により、エッチ・ストップを金属ストラップ３２６上に設定距離で首尾よく画定することで、誘電体３３０内でのＭ２トレンチのエッチングが容易になることを理解されよう。金属シールド材料、Ｍ２レベル誘電体、およびＲＩＥプロセス・パラメータを適切に選択することで、Ｍ２トレンチ・エッチが薄いシールド金属上で鋭くストップするように、誘電体と金属シールドとの間の非常に高度な選択性が達成できる。その後Ｍ２トレンチに（たとえば、銅のダマスク模様付け技法（ｃｏｐｐｅｒ  ｄａｍａｓｃｅｎｅ  ｔｅｃｈｎｉｑｕｅ）を介して）金属を充填することが可能であり、それによって図８に示されるような自己整列型構造が生じる。さらにこのプロセスは、磁気メモリ素子をエッチングする際に、より薄いマスク材料が使用できるという点でパターン転送忠実度を向上させる。パターン転送が向上すると結果としてメモリ素子配列の均一性が向上し、それによって生産性が向上し、より小型化することが可能となる。
【００２６】
Ｖ１バイアの形成については例示的なプロセス・フローで説明していないが、これは当業者に知られた既存の技法を使用して容易に追加することができる。ここでも、Ｍ２トレンチ（および任意のＶ１バイア）内に金属を追加するのに先立ち、湿式または乾式の化学クリーニング・ステップを追加して、接触の信頼性および導電性を向上させることができる。シールド構造３２４はトンネル接合スタック３１６およびＭＴＪエッチの際に形成される可能性のある何らかの側壁残余部を完全に覆うため、シールド構造３２４は、クリーニング・ステップ時の品質低下からトンネル接合スタック３１６を効果的に保護する。
【００２７】
メモリ素子は、ケイ素表面に関してＭ１レベルとＭ２レベルとの間以外の場所に配置することも可能であることも理解されたい。したがって、「Ｍ１」および「Ｍ２」という用語を使用することは、メモリ素子をケイ素表面上の第１と第２の配線レベルの間の場所に限定することを意図するものではない。
【００２８】
上記で開示された例示的な実施形態は磁気メモリ素子の短絡問題に関して提示されたものであるが、本明細書で説明した原理は、２、３の例を挙げると、ダイオード、強誘電性メモリ、およびオーボニクス（ｏｖｏｎｉｃｓ）などからの接触を必要とする他の半導体デバイスにも適用可能であるように企図されている。さらに例示的実施形態では、メモリ素子の直下にないバイアに接続するために水平に延在する横方向のメタル・ストラップについて説明しているが、上記のプロセス・フローは、バイアがメモリ素子の直下に含まれるデバイスにも適用可能である。
【００２９】
以上、本発明について好ましい実施形態を参照しながら説明してきたが、当業者であれば、本発明の範囲を逸脱することなく様々な変更が可能であり、その要素を等価物に置き換えることが可能であることを理解されよう。加えて、本発明に不可欠な範囲を逸脱することなくその教示に特定の状況または材料を適合させるために多くの修正も実行可能である。したがって本発明は、本発明を実施するために企図された最良の方法として開示された特定の実施形態に限定されるものではなく、本発明は添付の特許請求の範囲内に入るすべての実施形態を含むものであることが意図される。
【産業上の利用可能性】
【００３０】
本発明の開示は、半導体デバイス処理の分野において、特に磁気ランダム・アクセス・メモリ（ＭＲＡＭ）などの半導体メモリ・デバイスの形成に対して、産業上の利用可能性を有する。
【図面の簡単な説明】
【００３１】
【図１】従来の方法で形成されたＦＥＴベースのＭＲＡＭデバイスを示す断面図である。
【図２】図１のＭＲＡＭデバイスの上部メタライズ・レベル・トレンチの形成、特に「マイクロエッチング」現象を示した詳細図である。
【図３】自己整列型導電線を有するＦＥＴベースの磁気ランダム・アクセス・メモリ・デバイスを形成するための例示的なプロセスを示す図である。
【図４】自己整列型導電線を有するＦＥＴベースの磁気ランダム・アクセス・メモリ・デバイスを形成するための例示的なプロセスを示す図である。
【図５】自己整列型導電線を有するＦＥＴベースの磁気ランダム・アクセス・メモリ・デバイスを形成するための例示的なプロセスを示す図である。
【図６】自己整列型導電線を有するＦＥＴベースの磁気ランダム・アクセス・メモリ・デバイスを形成するための例示的なプロセスを示す図である。
【図７】自己整列型導電線を有するＦＥＴベースの磁気ランダム・アクセス・メモリ・デバイスを形成するための例示的なプロセスを示す図である。
【図８】自己整列型導電線を有するＦＥＴベースの磁気ランダム・アクセス・メモリ・デバイスを形成するための例示的なプロセスを示す図である。
【図１】
2007521629.tif 000002
【図２】
2007521629.tif 000003
2007521629.tif 000004
2007521629.tif 000005
【国際調査報告】
2007521629.tif 000006