(57)【要約】  量子井戸構造体（４）を備える多重層構造体（３）を基板（２）上に得るための半導体デバイス（１）及び方法が開示されている。量子井戸構造体（４）は、絶縁物質（６、６’）によって挟まれる半導体層（５）を有し、絶縁物質（６、６’）の物質は好ましくは、高誘電率を有する。ＦＥＴにおいて、量子井戸（４、９）はチャネルとして機能し、より高い駆動電流及びより低いオフ電流が可能になる。短チャネル効果が低減される。多重チャネルＦＥＴは、サブ35nmゲート長に対してさえも動作するのに適している。本方法において、量子井戸は、好ましくはＭＢＥを用いて、半導体物質及び高誘電率物質のエピタキシャル成長によって互いの上に交互に形成される。
2007521650.tif 000002
【特許請求の範囲】
【請求項１】
多重層構造体を備える基板を有する半導体デバイスであって、前記多重層構造体は、電気的絶縁物質の更なる層によってはさまれる半導体層を有する量子井戸構造体を有する半導体デバイス。
【請求項２】
更なる半導体層及び更なる電気的絶縁体層を各々有する一つ又はそれより多くの多重層構造体が、超格子を形成する前記量子井戸構造体上に堆積される請求項１に記載の半導体デバイス。
【請求項３】
前記絶縁体は、ＳｉＯ２よりも大きな誘電率を有する高ｋ物質である請求項１又は２に記載の半導体デバイス。
【請求項４】
前記高ｋ物質は結晶である請求項３に記載の半導体デバイス。
【請求項５】
前記半導体層の前記半導体物質と前記高ｋ物質との間にエピタキシ部がもたらされている請求項４に記載の半導体デバイス。
【請求項６】
前記半導体デバイスは、ゲートを備える電界効果トランジスタであり、前記ゲートは前記少なくとも一つの量子井戸構造体とほぼ平行に位置される請求項１乃至５の何れか一項に記載の半導体デバイス。
【請求項７】
前記少なくとも一つの量子井戸及び前記更なる量子井戸は、前記少なくとも一つの量子井戸が前記更なる量子井戸のためのゲートとして機能する距離を有する請求項６に記載の半導体デバイス。
【請求項８】
前記絶縁層は、１ｎｍよりも薄い等価なシリコン酸化物厚さを有する請求項１乃至７の何れか一項に記載の半導体デバイス。
【請求項９】
前記半導体層はシリコンを有する請求項１乃至８の何れか一項に記載の半導体デバイス。
【請求項１０】
前記半導体層の厚さは１０ｎｍよりも薄くなる請求項９に記載の半導体デバイス。
【請求項１１】
前記半導体層は、異なる誘電率を備える高ｋ物質によって囲われる請求項１又は６に記載の半導体デバイス。
【請求項１２】
前記量子井戸構造体を通じて延在するドープ領域が、前記量子井戸構造体に対して電気的コンタクト部を形成する請求項７に記載の半導体デバイス。
【請求項１３】
前記ゲートに対向して更なるゲートがもたらされ、前記更なるゲートは前記量子井戸構造体によって前記ゲートから分離される請求項７又は１１に記載の半導体デバイス。
【請求項１４】
基板上に量子井戸構造体を製造する方法であって、
−電気的絶縁物質の層を形成するステップと、
−半導体物質の層を形成するステップと
を有し、前記絶縁物質の層及び前記半導体物質の層は互いの上にエピタキシャル成長させられる方法。
【請求項１５】
電気的絶縁物質の更なる層が前記半導体物質の層の上にエピタキシャル成長させられる請求項１４に記載の方法。
【請求項１６】
前記ステップが少なくとも二回繰り返される請求項１４に記載の方法。
【請求項１７】
前記電気的絶縁層の物質は、3.9よりも大きな誘電率を有する高ｋ物質である請求項１４、１５、又は１６に記載の方法。
【請求項１８】
前記電気的絶縁層は、分子線エピタキシで形成される請求項１４、１５、１６、又は１７に記載の方法。
【請求項１９】
前記電気的絶縁層はその場でアニールされる請求項１４、１５、１６、又は１７に記載の方法。
【請求項２０】
前記高ｋ誘電体の物質はイットリウムを有する請求項１７に記載の方法。
【請求項２１】
前記半導体層は、シリコン又はシリコン・ゲルマニウム化合物を有する請求項１４又は２０に記載の方法。
【請求項２２】
−前記量子井戸構造体上にゲート誘電体を形成するステップと、
−ゲートを形成するステップと、
−前記量子井戸構造体の少なくとも一つの少なくとも全厚さの深さまで前記ゲートに自己整合される前記量子井戸構造体にドーピング原子をもたらすことによってソース領域及びドレイン領域を形成するステップと
を更に有する請求項１４乃至２１の何れか一項に記載の方法が使用される半導体デバイスを製造する方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多重層構造体を備える基板を有し、多重層構造体は、更なる層によってはさまれる（サンドイッチされる）半導体層を有する量子井戸構造体を有する半導体デバイスに関する。
【０００２】
本発明は更に、基板上に量子井戸構造体を製造する方法であって、
−電気的絶縁物質の層を形成するステップと、
−半導体物質の層を形成するステップと
を有する方法に関する。本発明は更に、このような量子井戸を有する半導体デバイスを製造する方法に関する。
【背景技術】
【０００３】
J. Alieu氏、T. Skotnicki氏、J.-L. Regolini氏、及びG. Bremond氏による記事“多重SiGe量子井戸−0.12 CMOSのための新規チャネルアーキテクチャ”（第２９回欧州固体デバイス研究会、ルーベン、ベルギー、１９９９年９月１３乃至１５日、２９２乃至２９５頁）（"Multiple SiGe Quantum Wells - Novel Channel Architecture for 0.12 CMOS", J. Alieu, T. Skotnicki, J.-L. Regolini and G. Bremond, Proceedings of the 29th European Solid-State Device Research Conference, Leuven, Belgium, 13-15 September 1999, p. 292-295）は、電界効果トランジスタを開示している。電界効果トランジスタは、シリコン基板上に量子井戸構造体を有するMOSFETである。量子井戸構造体は、シリコン層によって囲われるSiGe半導体層を有する。SiGe層の厚さは4nmであり、SiGe層を囲うシリコン層は4nmの厚さを有する。
【０００４】
Si上のエピタキシャル成長SiGe歪層（epitaxially grown SiGe strained layer ）は、ゲルマニウム分率に比例する価電子帯（valence band）オフセットをもたらし、その結果、正孔（ホール）閉じ込め（制限）（hole confinement）がもたらされる。
【０００５】
この価電子帯オフセット及びより低い正孔有効質量（hole effective mass）のために、正孔移動度（hole mobility）は２倍（２のファクタ）で増大させられる。特定の実施例において、三つの量子井戸構造体を有する多重量子井戸が開示されている。
【０００６】
知られている多重SiGe量子井戸を備える電界効果トランジスタの欠点は、改良がPMOSデバイスに限定されることにある。歪SiGe層の緩和及びSiGe量子井戸から表面へのGeの拡散のために、多重SiGe量子井戸を製造することは困難になる。      
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、p形デバイスとｎ形デバイスとの両方に対して電荷輸送（チャージトランスポート）（charge transport）が改善されている冒頭の段落に記載の種類の半導体デバイスを提供することにある。
【０００８】
本発明の更なる目的は、ポテンシャルの深さがチューニングされ得る冒頭の段落に記載の種類の量子井戸構造体を製造する方法を提供することにある。
【０００９】
本発明の更なる目的は、ソース及びドレイン領域の深さが、他のサブ100nmゲート長CMOSトランジスタと比較して必ずしも極浅くならない、冒頭の段落に記載の種類の半導体デバイス構造体を製造する方法を提供することにある。
【課題を解決するための手段】
【００１０】
本目的は、更なる層の物質が電気的絶縁物質になる本発明による半導体デバイスにおいて達成される。
【００１１】
絶縁体（インシュレータ（insulator））になる固体は通常、比較的大きな（通常、数eVよりも大きな）バンドギャップ（bandgap）を有しており、その結果、融点（melting point）よりも下で観測不可の導電率（non-observable conductivity）がもたらされる。半導体層が、半導体層の平面内において移動可能な電荷キャリア（担体）（charge carrier）のド・ブロイ波長（de Broglie wavelength）よりも薄い厚さを有するとき、絶縁分離層によって囲われる半導体層は量子井戸になる。絶縁体の物質と半導体物質との間の仕事関数（workfunction）の差は、量子井戸のポテンシャル（電位）差Ｖを決定する。
【００１２】
ポテンシャル差は、伝導帯（conduction band）又は価電子帯においてもたらされ得る。ポテンシャル差は正又は負になり得る。
【００１３】
電荷キャリアが、あるポテンシャルＶによって閉じ込められ、井戸の幅が自身のド・ブロイ波長に相当するとき、粒子（パーティクル）の運動量
【数１】
2007521650.tif 000003
は量子化される。自由運動（free motion）に対応する連続エネルギスペクトラム
【数２】
2007521650.tif 000004
（ｍは粒子質量）は、エネルギサブバンドEn(k) （ｎは整数）に分解される。閉じ込めV( r) が無限にならない限り、粒子は、古典的な禁止バンドギャップ領域（forbidden bandgap region）にある有限確率を有する。電荷キャリア輸送は、量子井戸のエネルギサブバンドにおいて行われる。比較的大きなポテンシャル差Ｖは、量子井戸におけるいくつかのサブバンドを可能にする。当該エネルギサブバンドは、電荷キャリアのためのチャネルとして機能するため、電荷キャリアの輸送はかなり改善される。電荷キャリアは電子又は正孔になり得る。半導体デバイスは、例えば電界効果トランジスタ、バイポーラトランジスタ、フォトダイオード、又はレーザダイオードになる。
【００１４】
更なる量子井戸が、超格子（superlattice）を形成する少なくとも一つの量子井戸上に堆積されてもたらされる場合、有利になる。量子井戸の間の距離はそのとき、量子井戸における電荷キャリアの波動関数の間にオーバラップが存在するほど十分に短くなる。オーバラップする波動関数はエネルギミニバンド（miniband）を形成する。量子井戸における電荷の結合は、結果として、向上させられたミニバンドを通じるキャリア輸送をもたらす。
【００１５】
好ましくは、絶縁体は高ｋ誘電体になる。用語高ｋ誘電体とは、SiO2の誘電率よりも大きな誘電率を有する誘電体を指す。SiO2の誘電率の理論値は3.9である。高ｋ誘電体は、量子井戸における電荷キャリアの間の容量性結合を改善し、量子井戸における電荷キャリアの波動関数におけるオーバラップを向上させる。
【００１６】
有利な実施例において、半導体デバイスはゲートを備える電界効果トランジスタになり、ゲートは少なくとも一つの量子井戸構造体とほぼ平行に位置される。デバイスが動作しており、電圧がゲートに印加されるとき、ゲートは少なくとも一つの量子井戸構造体における電荷キャリア輸送を制御する。電荷キャリアは、ソース又はドレイン領域から供給され得る。ソース及びドレイン領域は少なくとも一つの量子井戸につながれる。電荷キャリアは、ある波長を備える放射からも生成され得る。電子・正孔対は半導体内で生成され、電界によって分離され得る。
【００１７】
ゲートの下に複数の量子井戸によって形成される超格子が存在する場合、非常に有利になる。電流がソースからドレインに、又はその逆に流れるようにするため、動作において電圧がゲートに印加される。（薄い半導体誘電層で形成される）超格子を有する効果は、（垂直波動関数（vertical wavefunction）の非ゼロオーバラップによってもたらされる、全ての半導体層に対して共通になる）単一の伝導帯のゲートポテンシャル形成部の存在をもたらす一方、ゼロバイアスにおけるゲートの場合、トップ層のみが電荷キャリア群（charge carrier population）を有することにある。超格子のために、FETにおいて、オン状態キャリア濃度が増大させられる一方、オフ状態リーク電流は減少させられる。電流は量子井戸の数にほぼ比例している。
【００１８】
更に、ソース及びドレイン接合部（ジャンクション）の空乏層（depletion layer）の拡張部は、量子井戸にほとんど侵入しない。それ故に短チャネル効果（Short channel effect）が低減される。このことは、短チャネル効果がトランジスタ特性を支配するサブ100nmゲート長を備えるCMOSトランジスタにとって非常に重要な利点になる。
【００１９】
ゲートから量子井戸への優れた容量性結合を得るため、一方の量子井戸と更なる量子井戸との間の距離は、一方の量子井戸が更なる量子井戸のためのゲートとして機能するような距離になる。
【００２０】
好ましくは、高ｋ物質を有する絶縁層は、それ故に1nmよりも薄い等価なシリコン酸化物厚さを有する。
【００２１】
高度な実施例において、半導体層はシリコンを有する。高ｋ物質の格子定数がシリコンの格子定数の整数倍になるとき、又はその逆になるとき、シリコンはいくつかの高ｋ物質上にエピタキシャル成長され得る。
【００２２】
シリコン層の厚さが通常、10nmよりも薄くなるとき、シリコンにおける電荷キャリアの閉じ込めがもたらされる。シリコン層の厚さが5nmよりも薄くなるとき、ゲート直下の反転チャネル（inversion channel）における電荷キャリア密度は急激に減少させられる。反転チャネルにおける電荷キャリア密度はそのとき、半導体層のドーピング濃度に非常に依存している。ドーピング濃度が高くなるほど、反転チャネルにおける電荷キャリア密度は低くなる。
【００２３】
大変好ましくは、シリコン半導体層の厚さは約5nmになる。特にFETのオン状態の電流が可能な限り大きくされる場合、シリコンの数層の単層（monolayer）は量子井戸としての役割を果たすのに十分である。好ましくは、高ｋ物質の絶縁層も数層の単層になるので、ゲートの電圧は、最大限の数の量子井戸において可能な限り多く電荷キャリアに結合され得る。
【００２４】
層内に歪は存在するが、SiGe又はSiGeCのような他のシリコン化合物が高ｋ物質上にエピタキシャル成長され得る。歪層が比較的薄くなる限り、緩和は行われない。高ｋ物質は、分子線エピタキシ（molecular beam epitaxy (MBE)）、化学気相成長法（chemical vapor deposition (CVD)）、原子層化学気相成長法（atomic layer chemical vapor deposition (ALCVD)）、又は分子有機化学気相成長法（molecular organic chemical vapor deposition (MOCVD)）でエピタキシャル成長され得る。
【００２５】
本方法の更なる目的は、絶縁物質の層及び半導体物質の層が互いの上にエピタキシャル成長される本発明による量子井戸構造体において達成され得る。
【００２６】
絶縁層は結晶であり、半導体物質の格子定数の整数倍の格子定数を有しているか、又はその逆である。格子定数のある偏差（ずれ）は応力（ストレス）をもたらし、これにより圧縮又は伸張の何れかがもたらされ得る。層が薄くなる限り、ある格子不整合（ミスマッチ）は依然エピタキシャル成長をもたらす。結晶基板上に通常、半導体物質の緩衝（バッファ）層がもたらされる。
【００２７】
緩衝層により、実際の量子井戸構造体は、表面汚染に対して感度がより鈍くなる。絶縁物質が結晶である限り、絶縁物質は、例えば半導体酸化物、シリケート（珪酸塩（silicate））、又は金属酸化物になり得る。量子井戸の深さは正又は負の何れかとなり得る。互いの上にエピタキシャル成長され得る多様な絶縁物質及び半導体物質が、ポテンシャル井戸を設計することにおいて大きな自由度をもたらす。バンド図から、物質の伝導帯及び価電子帯が、異なる結晶方向で計算され得る。SiGe及びSiCのような化合物が形成されるとき、多くの半導体物質の格子定数はある程度変化され得る。
【００２８】
半導体物質は、Si, Ge, GaAs, InP, 又は何れかの結晶物質になり得る。好ましくは、基板はGHz帯域における周波数で高抵抗率及び低損失を有する。
【００２９】
半導体物質の層及び絶縁物質の層のエピタキシャル成長が数回繰り返されると、多重量子井戸が形成され得る。
【００３０】
絶縁層の物質は、3.9よりも大きな誘電率を有する高ｋ誘電体になり得る。高ｋ物質の誘電率が大きくなるほど、高ｋ物質の層の厚さは、信頼され得る態様で制御され得る。Siの格子定数に近い格子定数を備えるシリケートのような高ｋ物質は、トップにSiを成長させるのに適した物質である。絶縁物質の層の等価な酸化物厚さ（equivalent silicon oxide thickness）は通常、1nmよりも薄くなる。
【００３１】
好ましくは絶縁層は分子線エピタキシで形成される。ガスの入口は純粋であり、超高真空は、汚染なしで非常に薄いエピタキシャル層を成長させるのに非常に適している。
【００３２】
界面酸化物（interfacial oxide）の成長を回避するために、絶縁層はその場で（インシツ（in-situ））アニールされる。量子井戸構造体のエピタキシャル成長後、層は超高真空系においてアニールされる。温度範囲は200度と700度との間にもたらされる。アニールステップにおいて、特に絶縁体と半導体との間のインタフェース部（界面）が改善される。転位（dislocation）は表面に移動すると共に消滅し得る。その場のアニールは、シリコン酸化物又は金属シリケートのような中間アモルファス層の形成を防止する。
【００３３】
イットリウム（yttrium）を有する高ｋ物質は、シリコン上のエピタキシャル成長に非常に適している。Si（001）基板上において結晶Y2O3がエピタキシャル成長され得る。理想の場合、YO層は一つの領域（ドメイン）構造体から構成されるが、YOにおける超構造体（superstructure）も非常に適している。
【００３４】
非常に急峻なシリコン酸化物インタフェース部が、２乃至３オングストロームの非常に薄い界面領域で得られる。
【００３５】
Si技術を有する半導体産業の豊富な経験並びに既存のCMOS、BiCMOS、及び他の組み込み（エンベデッド）CMOSプロセスとの互換性により、半導体層は好ましくは、シリコン又はシリコン・ゲルマニウム化合物を有する。
【００３６】
本目的は、本方法が、
−量子井戸構造体上にゲート誘電体を形成するステップと、
−ゲートを形成するステップと、
−量子井戸構造体の少なくとも全厚さの深さまでゲートに自己整合（セルフアライン）される量子井戸構造体にドーピング原子をもたらすことによってソース領域及びドレイン領域を形成するステップと
を更に有することにより達成される。
【００３７】
ソース及びドレイン領域は、ゲートを通じた実装によって、又はゲートに隣接してエピタキシャル成長される高ソース及びドレイン領域からの拡散によってゲートに自己整合されて形成され得る。ゲート及びエピタキシャル成長領域はスペーサによって互いに電気的に絶縁分離されている。スペーサはL字形になり得ると共に、ソース及びドレイン領域の拡張部の注入のためのオフセットスペーサとしての役割を果たし得る。MOSトランジスタのオン状態においてチャネルに渡って優れたゲート制御を得るために、当該ソース及びドレイン拡張部は通常、小さな範囲でゲートの下に位置される。ソース及びドレイン接合部の空乏層が量子井戸にほとんど侵入しないため、短チャネル効果がそれ故に低減される。このことは、短チャネル効果がトランジスタ特性を支配するサブ100nmゲート長を備えるCMOSトランジスタにとって非常に重要な利点になる。
【００３８】
ソース及びドレイン接合部が寄生容量を有するため、ソース及びドレイン接合部を可能な限り低減することは更に重要になり得る。量子井戸への電荷キャリアの優れた注入のために、接合部の深さは、少なくとも量子井戸（超格子）の全厚さになるべきである。
【００３９】
本発明のこれら及び特徴と利点とは、例によって本発明の原理を示す添付図面を参照して以下の詳細な説明から明らかになるであろう。本記載は例示のためだけにもたらされており、本発明の範囲を限定するものではない。以下引用される参照図面は、添付図面を参照する。
【発明を実施するための最良の形態】
【００４０】
図１における半導体デバイス１の実施例において、基板２は、上に多重層（マルチレイヤ（multilayer））構造体３が成長させられる1017 at/cm3のドーピング濃度を備えるｐ形シリコン（100）基板である。多重層構造体が成長させられる前に、基板の固有の酸化物が除去される。基板上に、20nmの非ドープ（アンドープ）シリコン緩衝層（undoped
silicon buffer layer）を有する多重層構造体がエピタキシャル成長させられる。その後、量子井戸構造体４がMBEでエピタキシャル成長させられる。量子井戸構造体４は、3 nm Y2O3 (図1における6)、 5 nm Si (図1における5) 、及び3 nm Y2O3(図1における6')を有する。その後、スペーサ層２１が成長させられ、第二の量子井戸９がスペーサの上にエピタキシャル成長させられる。当該特定の実施例において、第二の量子井戸は、第一の量子井戸と同じである。第二の量子井戸９は、第一の量子井戸４として異なる半導体層７及び異なる高ｋ物質８を有していてもよい。
【００４１】
高ｋ物質Y2O3の誘電率は約２０になる。成長は、Si及びSiを基礎とした化合物のMBE成長に適した電子銃を備えるUHVチャンバにおいて実行されている。Y2O3の格子定数（10.6オングストローム）は、Siの格子定数（5.43オングストローム）の約２倍になる。Si(001)上の良好なエピタキシャル特性結晶Y2O3のための温度は約450℃である。Y2O3(110)// Si (100)は比較的高い温度（T>350℃）において支配的な方向である一方、Y2O3 (111)//Si (100)はより低い温度において好ましい。領域の形成は、特定のヘテロエピタキシャル方向Y2O3 (110)// Si(001)の直接の結果である。610℃付近のより高い温度において、Siインタフェース部における反応は、エピタキシャル層（エピ層）の特性全体を劣化させるYSi2相の形成をもたらす。
【００４２】
基板物質はシリコンに限定されない。他の好適な基板物質は、Ge, GaAs , GaN, 又はInPになり得る。基板が、ある格子定数を有し、高ｋ物質が、基板物質の格子定数の約整数倍の格子定数を有する限り、エピタキシャルへテロ構造体が得られることは可能である。多重層構造体は、非常に薄い高ｋ物質層及び非常に薄い半導体層を有するため、層は応力を受け得る。
【００４３】
図１ａにおける多重層構造体に対するエネルギ図が図１ｂにおいて示されている。量子井戸において、離散エネルギレベル（discrete energy level）E1が、量子井戸と平行な方向（半導体層の平面内）に移動し得る電荷キャリアに対して示されている。半導体物質に対する高ｋ物質の仕事関数は、量子井戸の間のエネルギ障壁（バリア）の高さを決定する。電子のような電荷キャリアがエネルギE1を有するとき、当該電荷キャリアは、チャネルと称され、半導体物質の古典的な禁止バンドギャップに位置される離散エネルギサブバンドE1を通じて移動し得る。離散エネルギレベルは、結晶方位（crystal orientation）によって決定されるだけでなく、多重層構造体における層の物質によっても決定される。比較的大きなポテンシャル差Ｖは量子井戸においていくつかのサブバンドを可能にする。当該エネルギサブバンドは電荷キャリアのためのチャネルとして機能するため、電荷キャリアの輸送はかなり改善される。電荷キャリアは、通常、量子井戸に接続されているソース領域から注入される電子又は正孔になり得る。可視光（visible light）のような放射は、半導体内で電子・正孔対も生成し得る。電子・正孔対は電界によって互いに分離され得る。
【００４４】
図２において、超格子になる多重層構造体３が示されている。二つの量子井戸構造体４及び９の半導体層５及び７は、ポテンシャルＶを備えるエネルギ障壁によって各々分散される。エネルギ障壁の高さはeVになる。  
【００４５】
エネルギ障壁の幅は、高ｋ層の厚さによって決定される。この特定の実施例において、各々のY2O3層は、ここでも3nmの厚さを有しており、Si層の厚さは3nm Y2O3の上で5nm
になる。量子井戸における電子の波動関数におけるオーバラップは、エネルギミニバンドEminibandをもたらす。高ｋ物質の厚さが更に減少させられるとき、エネルギミニバンドは拡張されることが可能であり、電荷キャリア輸送はエネルギミニバンドを通じて更に向上させられる。
【００４６】
半導体物質及び高ｋ物質の仕事関数の間の差が高いほど、より大きなエネルギミニバンドが可能になる。半導体又は高ｋ物質の仕事関数は、半導体物質と高ｋ物質との間又は物質の内部の応力並びに結晶方位のような物質パラメータに依存している。多重層構造体は、ハフニウム酸化物 (HfO2), ジルコニウム酸化物(ZrO2), ストロンチウムチタネート（チタン酸塩）(SrTiO3), ランタン酸化物(La2O3), イットリウム酸化物 (Y2O3), チタニウム酸化物(TiO2), バリウムチタネート(BaTiO3), ランタンアルミネート (LaAlO3), ランタンスカジウム酸化物(LaScO3), 及びアルミニウム酸化物(Al2O3)のグループから選択される異なる誘電率酸化物の一つ又はそれより多くの層を有していてもよい。
【００４７】
半導体層の厚さは電荷密度分布を決定する。（Si膜における電荷キャリア閉じ込めによる）離散エネルギレベルの満たされ変化（filling evolution）は、（フェルミレベル（Fermi level）に対する）Si伝導体におけるそれらの各位置（ポジション）によって制御される。電荷密度は約3nmの層厚さに対する最大値を有している。
【００４８】
図３の有利な実施例において、半導体デバイスは、ゲート及び多重チャネルを有する電界効果トランジスタになる。当該実施例において、FETはNMOSトランジスタになる。ｐウェル（p-well）注入部は、4keVのエネルギ、4x1013 atoms/cm2の注入ドーズでボロン（boron）を用いて実行される。トランジスタのチャネルを形成するバルクSiを有する代わりに、従来のFETの場合、まず超格子が半導体基板上に成長させられる。
【００４９】
（ソース領域１２及びドレイン領域１２’においてももたらされている）ブランケット層構造体（blanket layered structure）が堆積させられており、0.6nmの等価な酸化物厚さEOTを備えるY2O3層が、1015 atoms/cm3のAs（砒素）のドーピングレベルを備える3nmSiで交互に成長させられており、５回繰り返されている（図３参照）。このように、５量子井戸を備えるNMOSFETが得られ、５量子井戸の各々はチャネルとして機能する。
【００５０】
それからゲート誘電体が堆積される。好ましくは、ゲート誘電体は、（Hf-O-Si-N化合物のような）Hfを基礎とした高ｋ誘電体のような高ｋ物質になる。代わりに重金属酸化物及びアルミネートとSi酸化物（シリケート）とのそれらの混合物は非常に適しており、0.5nmEOTまでスケールダウンされることが可能であり、ゲートリーク（gate leakage）における２乃至５次（オーダ）の大きさの低減がもたらされる。
【００５１】
ゲートは五つの量子井戸構造体とほぼ垂直に位置される。ゲートと量子井戸との間の容量性結合は可能な限り強力になるべきである。ゲート物質は、Siの仕事関数ミッドギャップ（midgap）を備えるメタル、例えばTaN又はTiNになり得る。当該特定の実施例において、閾値電圧注入は、70 keV で4x 1013 at/cm2のAsを備えるゲートを通じて実行される。
【００５２】
注入損傷（ダメージ）を低減するため、超格子が成長させられる前に、半導体本体におけるｐウェルに閾値電圧（VT）注入を実行することは有利になり得る。
【００５３】
本実施例に示されているデバイスは25nmの非常に短いゲート長を有している。このような短いゲート長に対して、閾値電圧注入に対する必要性はない。半導体層は真性シリコンになり得る。
【００５４】
ゲート形成後、ソース及びドレイン接合部を形成するためにドーパント原子が超格子にもたらされる。ドーパント原子はイオン注入（イオンインプランテーション）によってもたらされ得るか、又は超格子の上に緩衝層から外拡散（outdiffuse）され得る。ｎ形トランジスタの場合、ソース、ドレイン、及びゲートにおけるドーパント原子は、As, Sb, 及びPになる。実施例において、ソース１２及びドレイン１２’は、15nmのオフセットを用いて1keVのエネルギにおいてAsで同時に注入されている。このため、L字形のオフセットスペーサが使用されている。
【００５５】
ｐ形トランジスタの場合、B又はInがドーパント原子として使用され得る。
【００５６】
ソース及びドレイン接合部の深さは好ましくは、FETの垂直方向における超格子の全層厚とほとんど同じになる。実施例において、深さは35nmになる。極浅接合部（ultra-shallow junction）に対する必要性はないことは大きな利点になる。
【００５７】
1Vの電圧がゲートに印加される場合、電荷キャリアは量子井戸に注入される。当該実施例において、電荷キャリアは電子になる。しかしながら、極性が逆（PMOSデバイス）の場合、同じことが正孔に適用され得る。
【００５８】
ゲートポテンシャルは、全ての量子井戸において電荷キャリア輸送を制御する。ゲート下のチャネルにおける電荷キャリアは、次の量子井戸に対するゲートとして機能する。このように、チャネルは一つの伝導チャネルとしての役割を果たす。
【００５９】
ソース及びドレイン接合部の空乏層は量子井戸にほとんど延在していない。それ故に短チャネル効果が低減される。当該短チャネル効果の低減は図４に示されている。閾値電圧（VT）減衰（ロールオフ（roll-off））は、従来の（且つ処理において等価な）バルクNMOSトランジスタ（白抜き正方形）と比較して、５量子井戸を備えるNMOSトランジスタ（黒塗り丸）に対してかなり低減される。ゲートがターンオフされる場合、ゲートに最も近いチャネルにもたらされる電荷キャリアのみが存在する。これらの電荷キャリアはオフ電流を決定する。
【００６０】
図５において、オフ電流は、従来のバルクNMOSトランジスタ（白抜き正方形）と比較して、５量子井戸を備えるNMOSトランジスタ（黒塗り丸）に対して約３次の大きさで低減される。
【００６１】
図６において、５量子井戸を備えるNMOSトランジスタ（多重チャネルMOS）の電気的特性が、従来の（且つ処理において等価な）バルクトランジスタと比較されている。全ての等価な酸化物厚さはバルクトランジスタに対して1.5nmになる一方、多重チャネルMOSに対して3nmになることは注意される。バルクの場合における25nmデバイスは全く働かない（破線）一方、多重チャネルMOSは、優れたドレイン・ソース電流対ゲート・ソース電圧（Ids-Vgs）曲線（実線）を示している。ドレイン・ソース電流Idsが、二つの異なるドレイン・ソース電圧、Vds=1.0 V及びVds=0.1 Vに対して示されている。
【００６２】
Ids、多くの場合、オン電流と称されるIonは520 μA/umになり、オフ電流はIoff =7 nA/μmになる。サブスレッショルドスロープ（勾配）は83 mV/decになる。
【００６３】
多重チャネルMOSトランジスタは、特にサブ35nmCMOS世代に対して極めて優れた電気的特性を有するという結果から結論付けられ得る。これまで、シングルゲートSi MOSFETでこのような特性を実現することは不可能と広く認識されてきた。唯一の可能な解決策は、極薄いSiチャネル（1.5乃至5nm）を備えるダブルゲートデバイスになると信じられてきた。
【００６４】
多重量子井戸は、NMOS若しくはPMOSトランジスタにおいてだけでなく、バイポーラトランジスタ、ＨＢＴ、ダイオード、メモリデバイス、オプトエレクトロニクス、又は量子デバイスのような何れの半導体デバイスにおいても使用され得る。ポテンシャルＶによる電荷キャリア閉じ込めが重要な役割を果たし、量子効果がデバイスのキャリア輸送において重要になるとき、本発明は特に有用である。
【図面の簡単な説明】
【００６５】
【図１】本発明による二つの量子井戸構造体を有する半導体デバイスの概略図である。
【図２】本発明による二つの量子井戸構造体を有する超格子の断面概略図である。
【図３】本発明による五つの量子井戸構造体を有する電界効果トランジスタの断面概略図である。
【図４】従来トランジスタ（白抜き正方形）と比較される、図３に示されている電界効果トランジスタ（黒塗り丸）の閾値電圧対ゲート長を示す。
【図５】従来トランジスタ（白抜き正方形）と比較される、図３に示されている電界効果トランジスタのオフ電流（黒塗り丸）を示す。
【図６】二つの異なるドレイン・ソース間電圧Vds=1.0 V及びVds=0.1 Vにおける、従来トランジスタ（破線）と比較される、図３に示されている電界効果トランジスタの出力特性（実線）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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