(57)【要約】半導体基板を覆うように形成された抵抗構造（１０２）は、シリサイドブロック層（１２０）でマスクされ、シリサイド化されない抵抗構造部分とシリサイド化される抵抗構造の部分を限定する。シリサイドブロック層（１２０）は異なるプロセスを容易にするように変更される。
2007503727.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体を形成するための方法であって、
半導体デバイスの一部として形成される、全長を有する抵抗構造を形成し、
要求される抵抗値を決定し、
第１プロセスを用いて製造される複数の第１デバイスに前記要求される抵抗値が得られるように、シリサイド化される前記抵抗構造の前記全長の第１部分を決定し、
第２プロセスを用いて製造される複数の第２デバイスに前記要求される抵抗値が得られるように、シリサイド化される前記抵抗構成の全長の第２部分を決定する、
方法。
【請求項２】
前記全長の前記第１部分を決定するステップは、第１長さを有する前記第１部分を含み、前記全長の前記第２部分を決定するステップは、第２長さを有する前記第２部分を含み、前記第１プロセスが前記第２プロセスより高いシート抵抗を有するとき、前記第１長さは前記第２長さより長い長さを表す、
請求項１記載の方法。
【請求項３】
前記全長の前記第１部分を決定するステップは、前記全長の第１長さを覆う前記第１部分を含み、前記第２部分を決定するステップは、前記全長の第２長さを覆う前記第２部分を含み、前記第１プロセスが前記第２プロセスより低いシート抵抗を有するとき、前記第１長さは前記第２長さより短い長さを表す、
請求項１記載の方法。
【請求項４】
前記第２プロセスは、前記第１プロセスとは異なる製造ラインで実行される、
請求項１記載の方法。
【請求項５】
前記第２プロセスは、前記第１プロセスと同じ製造ラインで実行される、
請求項１記載の方法。
【請求項６】
第３長さを有する前記抵抗構造の前記全長の第３部分を覆うように第１マスク層を形成するために使用される前記第１フィーチャを有するフォトマスクの形成を要求し、前記第１長さと前記第３長さの合計は前記全長に等しいものであり、かつ、
第４長さを有する前記抵抗構造の前記全長の第４部分を覆うように第２マスク層を形成するために使用される第２フィーチャを有する第２フォトマスクの前記形成を要求し、前記第２長さと前記第４長さの合計は前記全長に等しいものである、
請求項１記載の方法。
【請求項７】
前記抵抗構造を限定するステップは、前記抵抗構造に対する第１接点と第２接点を含むように前記抵抗構造を形成し、前記要求される抵抗値は前記第１と第２接点の間で測定される、
請求項１記載の方法。
【請求項８】
複数の半導体デバイスを形成する方法であって、
第１デバイスの抵抗構造の第１部分を覆う第１マスク層を形成するように、第１フィーチャを有する第１フォトマスクを形成し、前記第１フィーチャは、前記第１デバイス上に前記抵抗構造の実際の抵抗値を決定するように使用され、かつ
第２デバイスの抵抗構造の第２部分を覆う第２マスク層を形成するように、第２フィーチャを有する第２フォトマスクを形成し、前記第２フィーチャは、前記第２デバイス上に前記抵抗構造の実際の抵抗値を限定するように使用される、
方法。
【請求項９】
複数のプロセスを用いて抵抗構造を有する複数の半導体デバイスを形成する方法であって、
第１プロセスに関してポリ層のシリサイド化されない部分に対してシート抵抗値Ｒｐ１、前記ポリ層のシリサイド化された部分に対してシート抵抗値Ｒｓ１を決定し、
前記第１プロセスに関して、
L1=(DR1-(LT1*Rp1)/(Rs1+Rp1)
ただしＬＴ１は前記抵抗エレメントの全長であり、ＤＲ１は前記第１抵抗構造の要求される抵抗値
に基づくマスク層によってマスクされる前記第１抵抗構造の第１長さＬ１を決定し、
第２プロセスに関してポリ層のシリサイド化されない部分に対してシート抵抗値Ｒｐ２、前記ポリ層のシリサイド化された部分に対してシート抵抗値Ｒｓ２を決定し、
前記第２プロセスに関して、
L2=(DR2-(LT2*Rp2)/(Rs2+Rp2)
ただしＬＴ２は前記第２抵抗構造の全長であり、ＤＲ２は前記第２抵抗構造の要求される抵抗値
に基づく第２マスク層によってマスクされる前記第２抵抗構造の第２長さＬ２を決定する、
方法。
【請求項１０】
複数のプロセスを用いて抵抗構造を有する複数の半導体デバイスを形成する方法であって、
前記抵抗エレメントの第１長さを覆う第１シリサイドブロック層を備えた第１抵抗エレメントを含む第１半導体デバイスを形成し、かつ、
前記抵抗エレメントの第２長さを覆う第２シリサイドブロック層を備えた第２抵抗エレメントを含む第２半導体デバイスを形成し、前記第１及び第２半導体デバイスは、実質的に同じ機能仕様を有し、前記第１抵抗エレメントは、前記第２抵抗エレメントに対応する、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より具体的には、抵抗構造を有する半導体デバイスに関する。
【背景技術】
【０００２】
高パフォーマンスの半導体製品の設計は、多重製造ラインあるいは改変がなされるプロセスを含む製造ラインで製造されることから、抵抗値のスペックが異なる製造ライン、例えばシート抵抗値（測定の単位はohm/square）が異なる製造ライン、においても適切な機能性を確実に与えることができるように、高精度の抵抗器の抵抗値を変更できるという性能が求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体デバイス上に形成された抵抗値を変更する１つの方法は、新しいコンタクトフォトマスクを供給することによって接点箇所を変更することであった。抵抗器に沿ってを変更することによって接点間の抵抗構造の角の数も変わり、それによって抵抗値も変わる。テクノロジーサイズが縮小されているのに伴い、コンタクトフォトマスクのコストは増大し、そのような変更がよりコスト高の一因となっている。
従って、抵抗値の変更におけるコストを削減するための手法が求められている。
【課題を解決するための手段】
【０００４】
本発明は、当業者にとって添付の図面を参照することによって、多くの特徴、利点が明らかになり、より理解されよう。
【０００５】
異なる図面において同じ参照符号が使用されている場合、参照符号を付された項目は同様あるいは同一であることを示す。
【発明を実施するための最良の形態】
【０００６】
本開示の特定的な実施形態に従って、半導体デバイス上に形成された抵抗構造の一部がシリサイドブロック層でマスクされ、シリサイド化されていない抵抗構造部分とシリサイド化されている抵抗構造部分を形成する。シリサイド化されない抵抗構造部分と比較してシリサイド化される抵抗構造部分の比率を変更することによって、シリサイドブロック層を形成するために用いられるフォトマスクを変更することで、抵抗構造の抵抗値が変更可能である。この方法は、比較的コスト高なコンタクト層の変更よりも更にコスト面で効果的である。本開示の特定的な実施形態は、図１〜図８を参照しながらより理解できる。
【０００７】
図１に半導体基板（図１に示さない）上に形成された抵抗構造１０２の平面図を示す。抵抗構造１０２の形状は蛇状構成であるが、他の多くの抵抗構造形状が利用できることが理解されよう。抵抗構造１０２を構成する蛇状構成の縦方向の長さは符号１１１によって識別され、一方で抵抗構造１０２を構成する蛇状構成の横方向の長さは符号１４２によって識別される。抵抗構造１０２の各々の末端にはそれぞれ１０５，１０６の符号付けされた接点がある。接点１０５と１０６間の抵抗構造の全体の長さＴＬは、以下の式１によって定義される。
全体の長さ＝(縦方向の長さ１１１)×（縦方向でのラン数(本数))
＋(横方向の長さ１１２)×(横方向のラン数(本数))     (式１)
【０００８】
図１を参照すると、縦方向でのラン数が７に等しく、横方向でのラン数が６に等しい。横方向と縦方向でのラン数は設計によって変化することが理解されよう。加えて、図１に示す抵抗構造１０２と関連付けられた接点数は変更できる。例えば、接点１０５と１０６の間に追加の接点があってよい。論考の目的のために当業者にとって、“長さ”という用語は平方単位を有するものとして理解され、抵抗構造１０２の平方は、抵抗構造１０２の幅Ｗ１１３の関数であるとして理解されよう。
【０００９】
一般的に、抵抗構造１０２は、ポリシリコン層をエッチングすることによって形成され、このポリシリコン層は固有シート抵抗Ｒｐを有する。ポリシリコン層の形成に後続して、抵抗構造１０２の１つあるいはそれ以上のセグメント部分１１６がＲｓのシート抵抗を有するようにシリサイド化され、シート抵抗Ｒｐを有するシリサイド化されていないポリシリコンとして抵抗構造の１つあるいはそれ以上のセグメント部分１１７を残す。シリサイドブロック層１２０は、シリサイド化されたセグメント１１６を形成し、シリサイド化されていないセグメント１１７を形成する。シリサイドブロック層１２０は、シリサイド化プロセス中、抵抗構造１０２の下層部分がシリサイド化されることを防ぐマスク層である。具体的なシリサイドブロック層としては、ＳｉＮやシリコンオキシナイトライドのような窒素を包含する層であってよいし、シリコンオキシナイトライドのような酸素を含有する層であってよい。シリサイド化された各セグメント１１６の総長はＬ１１６であり、一方シリサイド化されていない各セグメント１１７の総長Ｌ１１７で、Ｌ１１６とＬ１１７の合計は、抵抗構造１０２の全長（ＴＬ）に等しい。
【００１０】
セグメント１１７と１１６がシリサイド化されたポリシリコンとシリサイド化されていないポリシリコンを表すとき、シリサイド化されていないシート抵抗Ｒｐはシリサイド化されたシート抵抗Ｒｓよりも大きい。本明細書に論じられている特定の実施形態でポリシリコンが用いられるものとしたが、シリサイド化あるいは他のプロセスのようなプロセスを変更することによって抵抗特性を変化させ得る他の材料を用いてもよい。
【００１１】
接点１０５と１０６の間で測定された抵抗構造１０２の抵抗値（抵抗［１０２］）は、式２によって定義される。
抵抗［１０２］＝Ｒｐ＊Ｌ１１７＋Ｒｓ＊Ｌ１１６（式２）
【００１２】
求められる抵抗Ｒｄが抵抗構成１０２を用いて得られると仮定すると、シリサイド化が行われない抵抗構造１０２の長さは、図１に示すセグメント１１７の総長であり、図示されるように方程式４に到達するようにＬ１１７に関して式３を解くことによって見出される。Ｐ１に基づく変数は、第１プロセスの変数である。例えば、Ｒｐ［Ｐ１］は第１プロセスＰ１のシート抵抗である。
Rd=Rp[P1]*L117+Rs[P1]*L116;     (式３)
Rd=Rp[P1]*L117+Rs[P1]*(TL-L117);
Rd=Rp[P1]*L117+Rs[P1]*TL-Rs[P1]*L117;
Rd=(Rp[P1]-Rs[P1])*L117+Rs[P1]*TL;
Rd-Rs[P1]*TL=(Rp[P1]-Rs[P1])*L117;
(Rd-Rs[P1]*TL)/(Rp[P1]-Rs[P1])=L117;（式４）
【００１３】
図１に示すシリサイド化される抵抗構造１０２の全長部分、Ｌ１１６は、方程式５によって容易に定義される。
L116[P1]=TL-L117[P1]    （式５）
【００１４】
シリサイド化されない長さ、及び／又はシリサイド化された長さが一度判明すると、通常マスク層と呼ばれるシリサイドブロック層１２０のサイズが容易に決定できる。図２は、断面箇所１４０における図１の抵抗構造１０２の断面図を表す。層２１０は半導体基板であり、一方で層２１２は基板２１０と抵抗構造１０２間の１つあるいはそれ以上の層を表す。例えば、層２１０は、シングルゲート酸化層であるか、あるいは誘電層及び導電層のような幾つかの層を表す。
【００１５】
図３は、半導体基板上に形成された抵抗構造１２２の平面図を表す。一実施形態において、図３及び図２の抵抗構造のレイアウトは実質的に同様である結果、抵抗構造１２２の長さは抵抗構造１０２の長さと実質的に同一であり、違いは抵抗構造１２２が抵抗構造１０２とは異なるプロセスＰ２によって形成されたことである。異なるプロセスが実施されたために、図３に示すプロセスのシート抵抗Ｒｐ［Ｐ２］、Ｒｓ［Ｐ２］は、図１に示すプロセスのシート抵抗Ｒｐ［Ｐ１］とＲｓ［Ｐ１］とは異なる。
【００１６】
抵抗構造１２２が抵抗構造１０２と同様の抵抗Ｒｄを有すると仮定して、式６を用いてシリサイド化されない抵抗構造１２２の長さ、即ち図２（Ｌ１２７）に示すセグメント１２７の総長、を決定する。７を用いて、シリサイド化される抵抗構造１２２の長さを決定する。
L127=(Rd-Rs[P2]*TL)/(Rp[P2]-Rs[P1])    （式６）
L126[P2]=TL-L127[P2]     （式７）    
【００１７】
図４は、断面箇所１４０における図３に示すデバイスの断面図を表す。図３に示すシリサイドブロック層１２０の幅１３２が図１のシリサイドブロック層１２０の幅１２２とは異なることに注目されたい。プロセスＰ２のシート抵抗Ｒｐ［Ｐ２］とＲｓ［Ｐ２］が、プロセスＰ２のシート抵抗Ｒｐ［Ｐ１］とＲｓ［Ｐ１］より大きければ、抵抗構造１０２のシリサイド化された長さＬ１１７の組み合わせが抵抗構造１２２の長さＬ１２７の組み合わせより短くなることが理解されよう。同様に、プロセスＰ２のシート抵抗Ｒｐ［Ｐ２］とＲｓ［Ｐ２］がそれぞれシート抵抗Ｒｐ［Ｐ１］とＲｓ［Ｐ１］より小さければ、抵抗構造１０２のシリサイド化された長さＬ１１７の組み合わせは、抵抗構造１２２のシリサイド化された長さの組み合わせより大きくなる。
【００１８】
図５は、図４の抵抗エレメント１２２上に形成された追加の層２５０を有する完成した半導体デバイスを表す。追加の層の例は、誘電層、金属層、及び接点層を含む。
【００１９】
図６は、本開示に従った方法を表す。ステップ４０１において、全長を有する抵抗構造が半導体デバイスの一部として形成される。抵抗構造を形成するステップには、抵抗構造の設計、形成が含まれる。
【００２０】
ステップ４０２において、抵抗構造の求められる抵抗値が定義される。
【００２１】
ステップ４０３において、求められる抵抗値を満たすために、第１プロセスによって形成される抵抗構造の全長の何れの部分がシリサイド化されるかの決定が行われる。シリサイド化される部分を決定することは、実際上シリサイド化されないで残る抵抗構造の部分も決定することが理解されよう。
【００２２】
ステップ４０４において、求められた抵抗値を満たすために、第２プロセスによって形成される抵抗構造の全長の何れの部分がシリサイド化されるかの決定が行われる。第２プロセスは、第１プロセスとは異なる製造ラインに関連付けられ、例えば、多重製造ラインが、その抵抗構造を有する機能的に共通のデバイスを製造するように使用される。他の例として、第１及び第２プロセスは、通常の製造ラインに実装可能であるし、製造ラインプロセスの幾つかの態様は、抵抗構造のシート抵抗の変化を結果的にもたらすように変更されている。
【００２３】
ステップ４０５において、第１プロセスを実行する製造ラインで上記の抵抗値を容易に得るための第１フォトマスクの形成が要求される。通常、これはマスクプロバイダに層の形成を提供することが含まれる。
【００２４】
ステップ４０６において、第２プロセスを実行する製造ラインで上記の抵抗値を容易得るための第２フォトマスクの形成が要求される。
【００２５】
図７は、本発明に従った方法を表す。ステップ５０１において、第１及び第２プロセスのシリサイド化されないポリ層のシート抵抗が決定される。
【００２６】
ステップ５０２において、第１及び第２プロセスのシリサイド化されたポリ層のシート抵抗が決定される。
【００２７】
ステップ５０３において、第１プロセスのマスク層部分によってマスクされる抵抗構造の長さに関する決定が行われる。一実施形態において、マスク層はシリサイドブロック層である。
【００２８】
ステップ５０４において、第２プロセスの一部としてマスク層（シリサイドブロック層）部分によってマスクされる抵抗構造の長さに関する決定が行われる。一実施形態において、マスク層はシリサイドブロック層である。
【００２９】
ステップ５０５において、ステップ５０３とステップ５０４において決定された長さに基づく第１及び第２フォトマスクは、ステップ５０３とステップ５０４のマスク層の形成をそれぞれ容易にするように生成される。
【００３０】
ステップ５０６において、抵抗構造が含まれるように、第１及び第２フォトマスクを利用して複数のデバイスが製造される。
【００３１】
図８は、本発明に従った方法を表す。ステップ６０１において、フォトマスクが第１製造ラインに与えられ、このフォトマスクは求められる抵抗を得るように抵抗構造部分を覆うマスク層を形成するためのフィーチャを有する。このフォトマスクフィーチャは、半透明あるいは透明の何れかであり、これは第１製造ラインの特定的なプロセスに依存する。
【００３２】
ステップ６０２において、第１フォトマスクと異なるフォトマスクが、第２製造ラインに与えられ、このフォトマスクは、求められる抵抗を得るためにステップ６０１の抵抗構造と一般的に同じあるいは同様である抵抗構造部分を覆うマスク層を形成するためのフィーチャも有する。このフォトマスクフィーチャは半透明あるいは透明の何れかであり、これは第２製造ラインの特定的なプロセスに依存する。第２製造ラインは第１製造ラインとは異なるものとしてもよく、即ち、双方が共通のセット仕様の製品を生産するように同時に使用されるか、あるいは同じ製造ラインがあるときは第１製造ライン、あるときは第２製造ラインになるか、である。例えば、製造ラインのプロセスが変更されると、抵抗構造の値も変更することが求められる。
【００３３】
前述の詳細な説明は同様に要求された抵抗値を有する異なるプロセスに関する抵抗構造を形成するための方法を説明した。一実施形態では、半導体デバイスの製造に関連付けられる一般的な種々の変化に基づき予想されるように、得られた所望の値が実質的に同一であることが期待されるが、実際に得られた抵抗値は同一ではないこともあることが理解されよう。他の実施形態では、要求される抵抗値という用語が各プロセスに形成された抵抗構造の同様の値を意味する一方で、この用語が各プロセスの異なる値も意味することが更に理解されよう。例えば、抵抗構造自体あるいは抵抗構造に関連する非線形変化に直接関係しないプロセスの変化を補償するように、要求された抵抗が各プロセス用に選択的に異なる可能性がある。例えば、プロセスからプロセスまで異なる要求された値を有することによって抵抗構造以外の設計要素のある種のプロセス変化が補償可能である。シングル製造ラインにおけるデバイスパフォーマンスもまた、異なる抵抗値を実装するように異なるフォトマスクを用いて変更可能である。
【００３４】
上述した詳細な説明において、それらの一部を形成する添付の図面を参照しながら、本発明が実施される特定的な実施形態を図示することによって示される。これらの実施形態及びある種の変形は、当業者が本発明を実施するように十分に詳細に記載されている。例えば、本開示の特定的な新規の実施形態は、以下に挙げられた項目によって識別される。
【００３５】
項目１．複数の半導体デバイスを形成する方法であって、半導体デバイスの一部として形成されるとともに全長を有する抵抗構造を形成し；要求された抵抗値を決定し；第１プロセスを用いて製造される第１複数のデバイスに所望の抵抗値が得られるように、シリサイド化される抵抗構造の全長の第１部分を決定し；かつ、第２プロセスを用いて製造される第２複数のデバイス上に要求される抵抗値が得られるように、シリサイド化される抵抗構造の全長の第２部分を決定する、方法。
【００３６】
項目２．全長の第１部分を決定するステップは、第１長さを有する第１部分を含み、全長の第２長さを決定するステップは、第２長さを有する第２部分を含み、第１プロセスが第２プロセスより高いシート抵抗を有するとき第１長さが第２長さより長い長さを表す、項目１の方法。
【００３７】
項目３．全長の第１部分の決定では、全長の第１長さを覆う第１部分を含み、第２部分の決定では、全長の第２長さを覆う第２部分を含み、第１長さが第２プロセスより低いシート抵抗を有するとき第１長さが第２長さより短い長さを表す、項目１の方法。
【００３８】
項目４．第２プロセスは第１プロセスとは異なる製造ラインで実行される、項目４の方法。
【００３９】
項目５．第２プロセスは第１プロセスと同時に実行される、項目４の方法。
【００４０】
項目６．第２プロセスは第１プロセスと同じ製造ラインで実行される、項目１の方法。
【００４１】
項目７．項目１記載の方法であって、第３長さを有する抵抗構造の全長の第３部分を覆うように第１マスク層を形成するために用いられる第１フィーチャを有する第１フォトマスクの形成を更に要求し、第１長さと第３長さの合計は全長に等しく；第４長さを抵抗構造の全長の第４部分を覆うように第２マスク層を形成するために用いられる第２フィーチャを有する第２フォトマスクの形成を要求し、第２長さと第４長さの合計は全長に等しい、項目１記載の方法。
【００４２】
項目８．第１マスク層は窒化物を含むためのものである、項目１記載の方法。
【００４３】
項目９．第１マスク層は酸化物を含むためのものである、項目1記載の方法。
【００４４】
項目１０．抵抗構造を形成するステップは抵抗構造に対する第１及び第２接点を含むように抵抗構造を形成し、要求される抵抗値が第１接点と第２接点の間に測定される、項目１記載の方法。
【００４５】
項目１１．複数の半導体デバイスを形成する方法であって、第１デバイスの抵抗構造の第１部分を覆う第１マスク層を形成するように第１フィーチャを有する第１フォトマスクを形成し、第１フィーチャは第１デバイス上に抵抗構造の実際の抵抗値が得られるように使用され、第２デバイスの抵抗構造の第２部分を覆う第２マスク層を形成するように第２フィーチャを有する第２フォトマスクを形成し、第２フィーチャが第２デバイスに抵抗構造の実際の抵抗値が得られるように使用される方法。
【００４６】
項目１２．複数のプロセスを使用して抵抗構造を有する複数の半導体デバイスを形成するための方法であって、第１プロセスに関して、ポリ層のシリサイド化されない部分に対してシート抵抗Ｒｐ１を決定し、ポリ層のシリサイド化された部分に対してシート抵抗Ｒｓ１を決定し、この第１プロセスに関して、式L1=(DR1-(LT1*Rp1)/(Rs1+Rp1))に基づき、マスク層によってマスクされる第１抵抗構造の第１長さＬ１を決定する。ただし、ＬＴ１は抵抗エレメントの全長であり、ＤＲは第１抵抗構造の求められる抵抗である。方法は、第２プロセスに関して、ポリ層のシリサイド化されない部分に対してシート抵抗値Ｒｐ２を決定し、ポリ層のシリサイド化された部分に対して抵抗値Ｒｓ２を決定し、この第２プロセスに関して、式L2=(DR2-(LT2*Rp2)/(Rs2+Rp2))に基づき第２マスク層によってマスクされる第２抵抗構造の第２長さを決定する。ただし、ＬＴ２は第２抵抗構造であり、ＤＲ２は第２抵抗構造の求められる抵抗値である。
【００４７】
項目１３．ＤＲ１とＤＲ２は実質的に同じ抵抗値である、項目１２の方法。
【００４８】
項目１４．ＤＲ１とＤＲ２は異なる抵抗値である、項目１２の方法。
【００４９】
項目１５．ＤＲ１とＤＲ２の要求される抵抗値間の差異は、第１及び第２プロセス間のプロセス変動を補償するためのものである、項目１４記載の方法。
【００５０】
項目１６．前述のプロセス変化が、第１及び第２プロセスを用いてそれぞれ形成された第１及び第２抵抗構造以外の半導体構造間の変化を含む、項目１５の方法。
【００５１】
項目１７．前述のプロセス変化が、第１及び第２抵抗構造の間の非線形変化を含む、項目１５記載の方法。
【００５２】
項目１８．第２抵抗構造ＬＴ２の全長と第１抵抗構造ＬＴ１の全長が、実質的に同じ長さである、項目１２の方法。
【００５３】
項目１９．抵抗構造ＬＴ２の全長は、第１抵抗構造ＬＴ１の全長とは異なる、項目１２記載の方法。
【００５４】
項目２０．複数のプロセスを用いて抵抗構造を有する複数半導体デバイスを形成するための方法であって、抵抗エレメントの第１長さを覆う第１シリサイドブロック層を備えた第１抵抗エレメントを含む半導体デバイスを形成し、第２半導体デバイスを形成するステップは、抵抗エレメントの第２長さを覆う第２シリサイドブロック層を備えた第２抵抗エレメントを含み、第１及び第２半導体デバイスは実質的に同じ機能仕様を有し、第１抵抗エレメントは第２抵抗エレメントに対応する方法。  
【００５５】
本発明は、本発明の趣旨の範囲から逸脱することなく論理的、機械的、化学的、及び電気的変更が他の適切な実施形態に使用できることが理解されよう。加えて、本発明の趣旨の範囲から逸脱することなく図に示す機能ブロックが更に組み合わされ、多くの方法に分割できることが認識されよう。それゆえ、上述した本発明の詳細は、なんら記載された形式に限定することを意図するものではなく、むしろ本発明は添付の特許請求の範囲によって規定されている発明の範疇に属するすべての代替例、変形例、均等物を包含することが意図されている。
【図面の簡単な説明】
【００５６】
【図１】本開示に係る抵抗器を有する半導体デバイスの例の平面図。
【図２】本開示に係る抵抗器を有する半導体デバイスの例の断面図。
【図３】本開示に係る抵抗器を有する半導体デバイスの例の平面図。
【図４】本開示に係る抵抗器を有する半導体デバイスの例の断面図。
【図５】本開示に係る抵抗器を有する半導体デバイスの例の断面図。
【図６】本開示に係る方法を示すフロー図。
【図７】本開示に係る方法を示すフロー図。
【図８】本開示に係る方法を示すフロー図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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2007503727.tif 000012
2007503727.tif 000013