【手続補正書】
【提出日】平成27年11月27日(2015.11.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の割り込み要求信号を受信する段階と、
前記割り込み要求信号間のそれぞれの時間間隔が既に設定された間隔より小さいか否かを判断する段階と、
前記時間間隔が前記既に設定された間隔より小さい場合、前記時間間隔を前記既に設定された間隔に調節する段階と、
前記割り込み要求信号を複数のプロセッサにそれぞれ出力する段階と、を含むことを特徴とする割り込みスプレッド方法。
【請求項２】
前記割り込み要求信号は、複数の割り込みソースから出力される複数の割り込みに基づいて生成され、前記割り込み要求信号は前記プロセッサにそれぞれ割り当てられることを特徴とする請求項１に記載の割り込みスプレッド方法。
【請求項３】
前記既に設定された間隔は、前記プロセッサがインアクティブ状態でアクティブ 状態に変更される時、前記プロセッサ内部に突入電流が生成されない範囲内で決定することを特徴とする請求項２に記載の割り込みスプレッド方法。
【請求項４】
前記既に設定された間隔に調節する段階は、隣接する第ｋ（ただ、ｋは１の整数）割り込み要求信号と第（ｋ＋１）割り込み要求信号との間の第ｋ時間間隔が０より大きい場合、前記第ｋ時間間隔が前記既に設定された間隔になるまで前記第（ｋ＋１）割り込み要求信号の出力を遅延させる段階を含むことを特徴とする請求項１に記載の割り込みスプレッド方法。
【請求項５】
前記既に設定された間隔に調節する段階は、既に設定された優先順位に従って前記割り込み要求信号の出力順序を変更する段階をさらに含むことを特徴とする請求項４に記載の割り込みスプレッド方法。
【請求項６】
前記既に設定された間隔に調節する段階は、前記第ｋ時間間隔が０の場合、前記既に設定された優先順位に従って前記第ｋ割り込み要求信号と前記第（ｋ＋１）割り込み要求信号のうちいずれか１つの出力を前記既に設定された間隔だけ遅延させる段階をさらに含むことを特徴とする請求項５に記載の割り込みスプレッド方法。
【請求項７】
複数の割り込み要求信号を受信する段階と、
前記割り込み要求信号がそれぞれ出力される複数のプロセッサをアクティブ状態のプロセッサとインアクティブ状態のプロセッサに分類する段階と、
前記割り込み要求信号のうち、前記アクティブ状態のプロセッサに出力される非対象割り込み要求信号を前記アクティブ状態のプロセッサにそれぞれ出力する段階と、
前記割り込み要求信号のうち、前記インアクティブ状態のプロセッサに出力される対象割り込み要求信号間のそれぞれの時間間隔が既に設定された間隔より小さいか否かを判断する段階と、
前記時間間隔が前記既に設定された間隔より小さい場合、前記時間間隔を前記既に設定された間隔に調節する段階と、
前記対象割り込み要求信号を前記インアクティブ状態のプロセッサにそれぞれ出力する段階と、を含むことを特徴とする割り込みスプレッド方法。
【請求項８】
前記既に設定された間隔に調節する段階は、隣接する第ｋ（ただ、ｋは１以上の整数）対象割り込み要求信号と第（ｋ＋１）対象割り込み要求信号との間の第ｋ時間間隔が０より大きい場合、前記第ｋ時間間隔が前記既に設定された間隔になるまで前記第（ｋ＋１）対象割り込み要求信号の出力を遅延させる段階を含むことを特徴とする請求項７の割り込みスプレッド方法。
【請求項９】
前記既に設定された間隔に調節する段階は、既に設定された優先順位に従って前記対象割り込み要求信号の出力順序を変更する段階をさらに含むことを特徴とする請求項８の割り込みスプレッド方法。
【請求項１０】
前記既に設定された間隔に調節する段階は、前記第ｋ時間間隔が０の場合、前記既に設定された優先順位に従って前記第ｋ対象割り込み要求信号と前記第（ｋ＋１）対象割り込み要求信号のうちいずれか１つの出力を前記既に設定された間隔だけ遅延させる段階をさらに含むことを特徴とする請求項９に記載の割り込みスプレッド方法。
【請求項１１】
第１〜第ｍ（ただ、ｍは２以上の整数）割り込み要求信号を受信して、前記第１〜第ｍ割り込み要求信号を少なくとも既に設定された間隔以上の間隔を置いて第１〜第ｍプロセッサにそれぞれ出力する第１〜第ｍ割り込み要求信号ホルダと、
前記第１〜第ｍ割り込み要求信号のうち、隣接する割り込み要求信号間の時間間隔が前記既に設定された間隔より小さい場合、前記時間間隔を前記既に設定された間隔に調節する割り込み要求信号アービタと、を含むことを特徴とする割り込み要求信号スプレッダ回路。
【請求項１２】
前記第１〜第ｍ割り込み要求信号は、複数の割り込みソースから出力される複数の割り込みに基づいて生成され、前記第１〜第ｍ割り込み要求信号は、前記第１〜第ｍ割り込み要求信号ホルダにそれぞれ受信されることを特徴とする請求項１１に記載の割り込み要求信号スプレッダ回路。
【請求項１３】
前記第１〜第ｍ割り込み要求信号ホルダは、前記第１〜第ｍプロセッサにそれぞれ接続され、前記第１〜第ｍ割り込み要求信号を少なくとも前記既に設定された間隔以上の間隔を置いて前記第１〜第ｍプロセッサにそれぞれ出力することを特徴とする請求項１２に記載の割り込み要求信号スプレッダ回路。
【請求項１４】
前記既に設定された間隔は、前記第１〜第ｍプロセッサがインアクティブ状態からアクティブ状態に変更される時、前記第１〜第ｍプロセッサ内部に突入電流が生成されない範囲内で決定することを特徴とする請求項１３に記載の割り込み要求信号スプレッダ回路。
【請求項１５】
前記第１〜第ｍ割り込み要求信号ホルダは、前記第１〜第ｍ割り込み要求信号をそれぞれ受信すると、前記割り込み要求信号アービタに出力要求信号を送信し、前記割り込み要求信号アービタから出力許可信号を受信すると、前記第１〜第ｍ割り込み要求信号を前記第１〜第ｍプロセッサにそれぞれ出力することを特徴とする請求項１１に記載の割り込み要求信号スプレッダ回路。
【請求項１６】
前記第１〜第ｍ割り込み要求信号ホルダのそれぞれは前記第１〜第ｍ割り込み要求信号が受信されていないことを示すアイドル状態、前記割り込み要求信号アービタから前記出力許可信号を待っていることを示すウェイト状態、及び、前記第１〜第ｍ割り込み要求信号が前記第１〜第ｍプロセッサに出力されていることを示すアサート状態から構成されたステートマシンで具現することを特徴とする請求項１５に記載の割り込み要求信号スプレッダ回路。
【請求項１７】
前記割り込み要求信号アービタは、前記第１〜第ｍ割り込み要求信号ホルダからそれぞれ前記出力要求信号を受信すると、前記第１〜第ｍ割り込み要求信号ホルダに前記出力許可信号を順次に出力し、前記第１〜第ｍ割り込み要求信号が少なくとも前記既に設定された間隔以上に前記第１〜第ｍプロセッサにそれぞれ出力されるように制御することを特徴とする請求項１１に記載の割り込み要求信号スプレッダ回路。
【請求項１８】
前記割り込み要求信号アービタは、前記第１〜第ｍ割り込み要求信号のいずれも前記第１〜第ｍプロセッサに出力されていないことを示すアイドル状態、及び、前記第１〜第ｎ割り込み要求信号のうち少なくとも１つ以上が前記第１〜第ｍプロセッサに出力されていることを示すウェイト状態から構成されたステートマシンで具現することを特徴とする請求項１７に記載の割り込み要求信号スプレッダ回路。
【請求項１９】
前記割り込み要求信号アービタは既に設定された優先順位に従って前記第１〜第ｍ割り込み要求信号の出力順序を変更することを特徴とする請求項１１に記載の割り込み要求信号スプレッダ回路。
【請求項２０】
前記割り込み要求信号アービタは、前記第１〜第ｍプロセッサをアクティブ状態のプロセッサから構成された第１グループと、インアクティブ状態のプロセッサから構成された第２グループに分類し、前記第１〜第ｍ割り込み要求信号のうち、前記第１グループに割り当てられた割り込み要求信号に対しては前記既に設定された間隔に調節しないで、前記第１〜第ｍ割り込み要求信号のうち、前記第２グループに割り当てられた割り込み要求信号に対してのみ、前記既に設定された間隔に調節することを特徴とする請求項１１に記載の割り込み要求信号スプレッダ回路。
【請求項２１】
複数の割り込みを生成する複数の割り込みソースと、
前記割り込みに基づいて第１〜第ｍ（ただ、ｍは２以上の整数）割り込み要求信号を生成する割り込みコントローラと、
前記第１〜第ｍ割り込み要求信号のうち、隣接する割り込み要求信号間の時間間隔を少なくとも既に設定された間隔以上に調節する割り込み要求信号スプレッダ回路と、
前記第１〜第ｍ割り込み要求信号に応答して前記割り込みソースのための割り込み処理をそれぞれ遂行する第１〜第ｍプロセッサと、を含むことを特徴とするシステムオンチップ。
【請求項２２】
前記割り込み要求信号スプレッダ回路は、前記第１〜第ｍ割り込み要求信号を受信し、前記第１〜第ｍ割り込み要求信号を少なくとも前記既に設定された間隔以上の間隔を置いて前記第１〜第ｍプロセッサにそれぞれ出力する第１〜第ｍ割り込み要求信号ホルダと、
前記第１〜第ｍ割り込み要求信号のうち、前記隣接する割り込み要求信号間の前記時間間隔が前記既に設定された間隔より小さい場合、前記時間間隔を前記既に設定された間隔に調節する割り込み要求信号アービタと、を含むことを特徴とする請求項２１に記載のシステムオンチップ。
【請求項２３】
前記第１〜第ｍ割り込み要求信号は、前記第１〜第ｍ割り込み要求信号ホルダにそれぞれ受信され、前記第１〜第ｍ割り込み要求信号ホルダは、前記第１〜第ｍプロセッサにそれぞれ接続することを特徴とする請求項２２に記載のシステムオンチップ。
【請求項２４】
前記割り込み要求信号アービタは、既に設定された優先順位に従って前記第１〜第ｍ割り込み要求信号の出力順序を変更することを特徴とする請求項２３に記載のシステムオンチップ。
【請求項２５】
前記割り込み要求信号アービタは、前記第１〜第ｍプロセッサをアクティブ状態のプロセッサから構成された第１グループとインアクティブ状態のプロセッサから構成された第２グループに分類し、前記第１〜第ｍ割り込み要求信号のうち、前記第１グループに割り当てられた割り込み要求信号に対しては前記既に設定された間隔に調節しないで、前記第１〜第ｍ割り込み要求信号のうち、前記第２グループに割り当てられた割り込み要求信号に対してのみ、前記既に設定された間隔に調節することを特徴とする請求項２３に記載のシステムオンチップ。