(57)【要約】集積回路での使用に適した歪み半導体デバイスおよび歪み半導体デバイスの製造方法。半導体−オン−インシュレータ基板からメサ分離構造が形成される。このメサ分離構造にゲート構造が形成される。このゲート構造は、ゲート絶縁材料に配置されたゲートと、対向する２組の側壁を有する。ゲート構造の対向する第１の組の側壁に隣接するメサ分離構造の一部に、半導体材料が選択的に成長され、ドープが行われる。ドープされた半導体材料がシリサイド化されて、絶縁材料によって保護される。ゲートがシリサイド化され、このシリサイドが、対向する第２の組の側壁を覆っており、チャネル領域に応力を付与する。
2007519217.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を提供する工程と、
前記半導体基板から、第１の表面と第１の側壁および第２の側壁とを有するメサ構造を形成する工程と、
ゲート表面と、第１の側部および第２の側部とを有するゲート構造を、前記メサ構造に形成し、前記ゲート構造の第１の部分と第２の部分とが前記第１の側壁と前記第２の側壁とにそれぞれ配置されるようにする工程と、
前記半導体基板の、前記ゲート構造の前記第１の側部と前記第２の側部とに隣接する部分にドープを行う工程とを有する半導体デバイスの製造方法。
【請求項２】
前記ゲート構造を形成する前記工程は、
前記メサ構造に絶縁材料の第１の層を形成する工程と、
前記絶縁材料の第１の層に絶縁材料の第２の層を形成する工程とを有する請求項１に記載の方法。
【請求項３】
前記ゲート構造を形成する前記工程は、
前記第１の側壁および前記第２の側壁に絶縁材料の第１の層の一部を形成し、前記絶縁材料の第１の層の一部が前記ゲート構造の前記第１の部分として機能し、前記絶縁材料の第１の層の別の部分が前記ゲート構造の前記第２の部分として機能するようにする工程と、前記第１の側壁と前記第２の側壁とを酸化する工程とを有する請求項１に記載の方法。
【請求項４】
前記ゲート構造を形成する前記工程は、前記メサ構造を覆って絶縁材料の第１の層を形成する工程を有し、
前記ゲート構造の前記第１の側部と前記第２の側部とに隣接する前記半導体基板を覆って、半導体材料の層を選択的に成長させることによって、前記半導体材料の層を形成する工程を更に有する請求項１に記載の方法。
【請求項５】
上面と、第１の側壁および第２の側壁とを有する半導体−オン−インシュレータのメサ分離構造を提供する工程と、
前記上面と前記第１の側壁および前記第２の側壁とにゲート絶縁材料を形成する工程と、
前記ゲート誘電材料にゲートを形成し、その際、前記ゲートと前記ゲート誘電材料とは、共に、上面とゲート側壁とを有するゲート構造を形成している工程と、
前記メサ分離構造の前記上面の、前記第１の側壁と前記第２の側壁とに隣接する部分に半導体材料を形成する工程と、
前記半導体材料からシリサイドを形成する工程と、
前記ゲートからシリサイドを形成する工程とを有し、前記ゲートから形成された前記シリサイドは前記半導体デバイスに歪みを付与する、集積回路での使用に適した歪み半導体デバイスの製造方法。
【請求項６】
絶縁材料の層を覆って配置された半導体材料の第１の層を有し、上面および絶縁側壁を有する半導体基板を提供する工程と、
ゲート表面と、対向する第１のゲート側壁および第２のゲート側壁と、対向する第３のゲート側壁および第４のゲート側壁とを有するゲート構造を前記半導体基板に形成する工程と、
前記ゲート構造の前記ゲート表面と、対向する前記第１のゲート側壁および前記第２のゲート側壁とからシリサイドを形成する工程とを有し、前記シリサイドは前記半導体基板の前記半導体材料に歪みを付与する、半導体デバイスに歪みを付与するための方法。
【請求項７】
対向する前記第３のゲート側壁および前記第４のゲート側壁に隣接する前記半導体材料の第１の層の一部に半導体材料の第２の層を形成する工程と、前記半導体材料の第２の層を形成する前に前記ゲート構造を保護する工程とを更に有する請求項６に記載の方法。
【請求項８】
対向する前記第３のゲート側壁と前記第４のゲート側壁とに隣接する前記半導体材料の第１の層の一部に、半導体材料の第２の層を形成する工程と、
前記半導体材料の第２の層にドープを行う工程と、
前記半導体材料の第２の層からシリサイドを形成する工程と、
誘電材料の前記第２の層から形成された前記シリサイドを保護してから、前記ゲート表面から前記シリサイドを形成する工程とを更に有する、請求項６に記載の方法。
【請求項９】
メサ分離構成の半導体−オン−インシュレータ基板と、
ゲート表面と、対向する第１のゲート側壁および第２のゲート側壁と、対向する第３のゲート側壁および第４のゲート側壁とを有し、前記半導体−オン−インシュレータ基板に配置されたゲート構造と、
前記ゲート構造の対向する前記第３の側壁と前記第４の側壁とにそれぞれ隣接している第１のドープ領域および第２のドープ領域と、
それぞれ前記第１のドープ領域および第２のドープ領域上の第１のシリサイド領域および第２のシリサイド領域と、
前記ゲート上のゲートシリサイドとを有し、前記ゲートシリサイドは前記半導体デバイスに歪みを付与する、集積回路での使用に適した歪み半導体デバイス。
【請求項１０】
前記ゲート構造は、第１の誘電材料とその下の第２の誘電材料と、前記第１の誘電材料に配置された半導体材料とを有し、誘電材料の前記第１の層は酸化物であり、誘電材料の前記第２の層は窒化シリコンであり、前記半導体材料はポリシリコンであり、前記第１の誘電材料は前記対向する第１の側壁および第２の側壁に配置された側壁酸化物を更に有する、請求項９に記載の歪み半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスに関し、より詳細には、半導体デバイスにおけるキャリア移動度と、半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
マイクロプロセッサ、ディジタル信号プロセッサ、マイクロコントローラ、メモリデバイスなどの集積回路には、通常、何百万個もの絶縁ゲート型電界効果型トランジスタ（ＩＧＦＥＴ）が含まれる。集積回路を構成しているトランジスタまたはデバイスの高速化が求められているため、集積回路のメーカーは、デバイスサイズの微細化を行ってきた。微細なデバイスは、高速動作が可能であるものの、ソース−ドレイン間の降伏電圧が低下する、接合容量が増加する、スレッショルド電圧が不安定になるなどの二次的な性能要因が、トランジスタの性能に悪影響を及ぼすようになる。このような性能への悪影響は、総称して短チャネル効果と呼ばれる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
デバイスの高速化技術は、デバイスサイズの微細化から、キャリア移動度の向上、および短チャネル効果の軽減に移ってきている。例えば、短チャネル効果は、チャネル領域内の電界を調整して、ドレイン空乏領域のピークの横方向電界をできるだけ弱めることで軽減できる。横方向電界を弱めるための一方法に、ソース延長領域とドレイン延長領域を設ける方法がある。キャリア移動度を上げ、かつ短チャネル効果を軽減するのに適した別の方法に、シリコン−オン−インシュレータ（ＳＯＩ）基板にデバイスを製造する方法がある。移動度は、半導体デバイスに歪みを付与することによって、更に向上させることができる。歪み半導体デバイスの製造方法には、ほぼ同じ量の歪みが付与されている半導体デバイスを作製可能な大規模な製造プロセスを開発することができないという欠点がある。
【０００４】
したがって、所定量の歪みが付与されている半導体デバイスと、そのような半導体デバイスの製造方法が求められている。
【課題を解決するための手段】
【０００５】
本発明は、歪みチャネル領域を有する半導体デバイスと、そのような半導体デバイスの製造方法を提供することによって、上記のニーズを満たすものである。本発明は、第１の態様によれば、半導体基板から、第１の表面と、第１の側壁および第２の側壁とを有するメサ構造を形成する工程を有する。ゲート表面と、第１の側部および第２の側部とを有するゲート構造が、メサ構造を覆って形成され、ゲート構造の第１の部分と第２の部分とが、第１の側壁と第２の側壁とにそれぞれ配置されている。半導体基板の、ゲート構造の第１の側部と第２の側部とに隣接する部分にドープが行われる。
【０００６】
本発明は、別の態様によれば、集積回路での使用に適した歪み半導体デバイスの製造方法を含む。上面と、第１の側壁および第２の側壁とを有する半導体−オン−インシュレータのメサ分離構造が提供される。上面と第１の側壁および第２の側壁とにゲート絶縁材料が形成され、ゲート絶縁材料にゲートが形成され、ゲートとゲート絶縁材料は、共に、上面およびゲート側壁を有するゲート構造を形成している。メサ分離構造の上面の、第１の側壁および第２の側壁に隣接する部分に半導体材料が形成される。半導体材料とゲートとからシリサイドが形成され、ゲートから得られたシリサイドは、半導体−オン−インシュレータのメサ分離構造に歪みを付与する。
【０００７】
本発明は、更に別の態様によれば、半導体デバイスに歪みを付与するための方法を有する。半導体材料の第１の層を有し、上面および絶縁側壁を有する半導体基板が、絶縁材料の層を覆って配置される。ゲート表面と、対向する第１のゲート側壁および第２のゲート側壁と、対向する第３の側部および第４の側部とを有するゲート構造が、半導体基板に形成される。ゲート構造のゲート表面と、対向する第１の側壁および第２の側壁とからシリサイドが形成され、シリサイドは、半導体基板の半導体材料に歪みを付与する。
【０００８】
本発明は、更に別の実施形態によれば、集積回路での使用に適した歪み半導体デバイスを有する。歪み半導体デバイスは、メサ分離構成の半導体−オン−インシュレータ基板を有する。ゲート表面と、対向する第１のゲート側壁および第２のゲート側壁と、対向する第３のゲート側壁および第４のゲート側壁とを有するゲート構造が、半導体−オン−インシュレータ基板に配置される。第１のドープ領域と第２のドープ領域とは、ゲート構造の第３の側壁と第４の側壁とにそれぞれ隣接している。第１のシリサイド領域および第２のシリサイド領域は、第１のドープ領域および第２のドープ領域にそれぞれ配置されている。ゲートにゲートシリサイドが配置され、ゲートシリサイドは、半導体デバイスのチャネル領域に歪みを付与する。
【０００９】
本発明は、添付の図面と併せて、下記の詳細な説明を読めばよりよく理解できるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。
【発明を実施するための最良の形態】
【００１０】
本発明は、一般に、歪み半導体デバイスまたはトランジスタを有する集積回路と、歪み半導体デバイスの製造方法を提供する。この半導体デバイスは、そのチャネル領域内の電子および正孔の移動度を上げるために歪みが付与されている。一実施形態によれば、メサ分離構造とシリサイド化ゲート構造の併用により、チャネル領域が圧縮応力を付与され、正孔移動度が向上する。別の実施形態によれば、メサ構造の埋込み酸化物を下部エッチングして、下部エッチングしたメサ構造をゲート絶縁体とゲート材料によって覆うことにより、チャネル領域に引張応力が付与され、電子移動度と正孔移動度が向上する。上記実施形態において、シリサイドは、好ましくはニッケルシリサイドである。応力は、シリサイドを高温でアニールすることによって、更に増加させることができる。例えば、ニッケルシリサイドゲートの引張応力は、３６０℃でアニールした場合は約８００メガパスカル（ＭＰａ）となり、４００℃でアニールした場合は約１．２５ギガパスカル（ＧＰａ）となる。更に別の実施形態によれば、ゲートを約２５０ｎｍ未満の幅に形成することによって、チャネル領域が引張応力が付与された状態に維持される。
【００１１】
図１は、本発明の一実施形態による、製造時の半導体デバイス１０の一部を示す斜視図である。図１には、基板表面２０と側壁１６，１８とを有するメサ分離構造１４がパターニングされているシリコン−オン−インシュレータ（ＳＯＩ）基板１２が示されている。ＳＯＩ基板１２は、絶縁材料層２４に配置された半導体材料の層２２を有し、絶縁材料層２４は半導体材料２６の本体に配置されている。好ましくは、半導体材料２２の層は無ドープシリコンであり、その膜厚は、シリコンの単分子層の厚さから約２５ナノメートル（ｎｍ）の範囲であり、絶縁体層２４は、膜厚が約５０ナノメートル〜約５００ｎｍである。より好ましくは、シリコン層２２は膜厚が１０ｎｍ未満であり、絶縁体層２４は膜厚が約２００ｎｍである。基板表面２２は、基板の上面または能動面とも呼ばれる。メサ分離構造を形成するための技術は、当業者に公知である。
【００１２】
次に図２を参照すると、断面線２−２における図１のパターニング済みＳＯＩ基板が示されている。より詳細には、図２は、基板表面２０、シリコン層２２、二酸化シリコン層２４およびシリコン層２６の側面断面図である。
【００１３】
次に図３を参照すると、基板表面２０に絶縁材料の層２８が形成され、この絶縁材料２８に絶縁材料３０が形成される。例えば、絶縁材料２８は二酸化シリコンの層であり、絶縁材料３０は窒化シリコンである。二酸化シリコン層２８は、窒化シリコン層３０と共に、ゲート絶縁材料３２を形成している。二酸化シリコン層２８および窒化シリコン層３０は、熱酸化、化学気相成長法などの当業者に公知の技術によって形成できる。好ましくは、ゲート絶縁材料３２は、膜厚が約０．８ｎｍ〜約２．０ｎｍである。より好ましくは、ゲート絶縁材料３２は、膜厚が約１．３ｎｍである。ゲート絶縁材料３２は、２層の絶縁材料、すなわち二酸化シリコンの層とその上に配置された窒化シリコンの層に限定されないことを理解されたい。例えば、ゲート絶縁材料３２は、高い誘電率（κ）（３．９超など）の材料を含んでいても、酸化物の単一の層であっても、この両者の組合せであってもよい。
【００１４】
ゲート絶縁材料３２に、ポリシリコン３４の層が、例えば化学気相成長法を使用して形成される。ポリシリコン層３４の膜厚の適切な範囲は、約１ｎｍ〜約２ｎｍである。ポリシリコン層３４にフォトレジスト層が堆積され、パターニングされて、エッチマスク３６が形成される。
【００１５】
次に図４を参照すると、ポリシリコンを優先的にエッチングするエッチングケミストリ（etch chemistry）、すなわちフォトレジストのエッチマスク３６に選択性的なエッチングケミストリを使用して、ポリシリコン層３４がエッチングされる。例えば、ポリシリコン層３４は、異方的反応性イオンエッチング（ＲＩＥ）と、フォトレジストに選択性的なエッチャント種を使用してエッチングされる。別法として、ポリシリコン層３４をエッチングした後に、ゲート絶縁材料３２（すなわち二酸化シリコン層２８と窒化シリコン層３０）を異方的にエッチングしてもよい。ポリシリコンとゲート絶縁材料をエッチングするための方法は当業者に公知である。エッチマスク３６が除去される。ポリシリコン層３４の残された部分３８は、半導体デバイス１０のゲートとして機能する。ゲート絶縁材料３２の、ゲート３８と基板２２に挟まれた部分４０は、ゲート絶縁体として機能する。ゲート３８とゲート絶縁体４０は、共にゲート構造４２を形成している。ゲート構造４２は、ゲート表面４４と対向する側壁４６，４７を有する。
【００１６】
図５を手短に参照すると、図４の断面線５−５における断面図が示されている。図５には、メサ分離構造１４のシリコン層２２、二酸化シリコン層２４およびシリコン層２６が示されている。半導体デバイス１０の製造中に二酸化シリコン層２４の一部がエッチングされているため、側壁１６，１８がシリコン層２２の下に延在している点に留意されたい。より詳細には、二酸化シリコン層２４は、ポリシリコン層３４の形成の準備段階として実行される洗浄ステップ中にエッチングされうる。このようなエッチング（下部エッチングとも呼ばれる）は、二酸化シリコン層２４が所定量だけ下部エッチングされるように調整可能である。好ましくは、各側部すなわち側壁１６，１８からエッチングされる二酸化シリコン層２４の量は、約１０ｎｍ〜約３０ｎｍである。より好ましくは、各側部からエッチングされる二酸化シリコン層２４の量は、約２０ｎｍである。この下部エッチングにより、ゲート絶縁材料３２が、シリコン層２２の対向する側部４８，４９を覆っている。同様に、ポリシリコン層３４が、対向する側部４８，４９に隣接しているゲート絶縁体４０の一部を覆っている。
【００１７】
次に図６を参照すると、ゲート３８と窒化シリコン層３０とに、膜厚が約２．５ｎｍ〜約１０ｎｍの二酸化シリコンの層５０が形成される。二酸化シリコン層５０に、膜厚が約５ｎｍ〜約５０ｎｍの窒化シリコンの層５２が形成される。好ましくは、二酸化シリコン層５０は膜厚が５ｎｍであり、窒化シリコン層５２は膜厚が３０ｎｍである。
【００１８】
次に図７を参照すると、窒化シリコン層５２と二酸化シリコン層５０が、異方的反応性イオンエッチングを使用してエッチングされる。異方性エッチング後に、二酸化シリコン層５０の一部分５４と窒化シリコン層５２の一部分５６が、ゲート構造４２とゲート構造４２に隣接するシリコン層の一部２２に残される。図４に関して記載したように、ゲート３８の形成後、ゲート絶縁材料３２を異方的にエッチングしなかった場合、窒化シリコン層５２と二酸化シリコン層５０を異方的にエッチングしてから、ゲート絶縁材料３２を異方的にエッチングしてもよいという点に留意されたい。
【００１９】
シリコン層２２の露出している部分に、表面６０を有し、膜厚が約１５ｎｍ〜約４５ｎｍのシリコンの層５８が成長される。好ましくは、シリコン層５８は、選択的エピタキシャル成長技術を使用して成長される。シリコン層５８は、シリコンに限定されず、シリコンゲルマニウムまたはゲルマニウムなどの適切な半導体材料であればどのようなものであってもよい点を理解すべきである。
【００２０】
シリコン層５８に、例えばＮ型の伝導性の不純物物質（ヒ素またはリンなど）が注入されて、ドープ領域６２，６４が形成され、これらは、それぞれソース延長領域とドレイン延長領域として機能する。好ましくは、ソース延長領域６２はゲートの側部４６からゲート構造４２の下部に延在し、ドレイン延長領域６４はゲートの側部４７からゲート構造４２の下部に延在している。延長領域６２，６４は絶縁体層２４に延在していてもよい。例えば、延長領域６２，６４の不純物濃度は、１立方センチメートル辺りの原子（ａｔｏｍｓ／ｃｍ３）で約１×１０１８個〜約５×１０２０ａｔｏｍｓ／ｃｍ３である。好ましくは、延長領域６２，６４は、ティルト角約７°〜約４５°のティルト角注入（tilt angle implant）を用いて形成され、このティルト角は、表面６０と、表面６０から垂直に延ばした想像線の間の角度である。ソース延長領域６２とドレイン延長領域６４をそれぞれ形成するための適切な注入パラメータとして、注入ドーズ量が平方センチメートル辺りのイオン（ｉｏｎｓ／ｃｍ２）で約１０１２個〜約１０１５ｉｏｎｓ／ｃｍ２、注入エネルギー約１キロ電子ボルト（ｋｅＶ）〜約２０ｋｅＶがある。注入後、半導体デバイス１０がアニールされる。ソース延長領域６２とドレイン延長領域６４は、それぞれ斜め注入（angled）またはティルト角注入を使用して形成されるが、注入では、ゲート構造４２の下部以外のシリコン層５８，７２の部分に注入が行われうるという点を理解すべきである。
【００２１】
ソース／ドレイン注入が行われて、ソース領域７２とドレイン領域７４が形成される。ソース／ドレイン注入では、ゲート構造４２にもドープが行われうる。ソース／ドレイン注入のための適切なパラメータのセットとしては、例えばＮ型不純物物質（ヒ素など）を、ドーズ量約１×１０１４ｉｏｎｓ／ｃｍ２〜約１×１０１６ｉｏｎｓ／ｃｍ２、注入エネルギー約２０ｋｅＶ〜約５０ｋｅＶがある。ドープした半導体材料は、摂氏約８００度（℃）〜１，１００℃の温度まで加熱することによってアニールされる。
【００２２】
シリコン表面６０と窒化シリコン層５２の一部５６に、高融点金属の層７６が等角的に堆積される。例えば、高融点金属層７６の金属は、膜厚約５０Å〜約１５０Åのニッケルである。高融点金属は、３５０℃〜５００℃の温度まで加熱される。
【００２３】
次に図８を参照すると、この熱処理によって、ニッケルがシリコンと接触している全ての領域において、ニッケルがシリコンと反応して、ニッケルシリサイド（ＮｉＳｉ）が形成される。このため、ソース領域７２にニッケルシリサイド領域８２が形成され、ドレイン領域７４にニッケルシリサイド領域８４が形成される。ニッケルの、窒化物層５２の一部５６に隣接している部分は未反応のまま残っている。ニッケルシリサイド領域８２，８４の形成後、未反応のニッケルシリサイドが全て除去される。本発明ではシリサイドの種類が限定されないという点を理解すべきである。例えば、ほかの適切なシリサイドとして、チタンシリサイド（ＴｉＳｉ）、白金シリサイド（ＰｔＳｉ）、コバルトシリサイド（ＣｏＳｉ２）などがある。当業者に周知のように、シリサイドの形成中にシリコンが消費され、消費されるシリコンの量は、形成されているシリサイドの種類の関数となる。
【００２４】
シリサイド領域８２，８４と、窒化シリコン層５２の一部５６に、膜厚約２５０オングストローム(Å)〜約７５０Åの絶縁材料の層８６が形成される。この絶縁体層８６に、膜厚約５００Å〜約２，５００Åの絶縁材料の層８８が形成される。例えば、絶縁材料８６は、膜厚約５００Åの酸窒化シリコンであり、絶縁体層８８は、膜厚約１，５００Åの酸化物であり、テトラエチルオルソシリケート（ＴＥＯＳ）の分解によって形成される。
【００２５】
次に図９を参照すると、ＴＥＯＳ層８８が、例えば、ポリシリコンに高い選択性を有する化学的機械研磨（ＣＭＰ）技術を使用して平坦化される。このため、平坦化はゲート３８で止まる。シリコン表面４４、ＴＥＯＳ層８８、酸窒化シリコン層８６の露出している部分、および二酸化シリコン層５４と窒化シリコン層５６の露出している部分に、高融点金属９０の層が等角的に堆積される。例えば、高融点金属層９０の金属は、膜厚約７００Åのニッケルである。高融点金属は、３５０℃〜５００℃の温度まで加熱される。
【００２６】
次に図１０を参照すると、この熱処理によって、ニッケルがシリコンと接触しているすべての領域において、ニッケルがシリコンと反応して、ニッケルシリサイド（ＮｉＳｉ）が形成される。このため、ゲート３８からニッケルシリサイド領域９２が形成される。シリコンの領域以外、すなわちＴＥＯＳ層８８、ＳｉＯＮ層８６の露出している部分、および二酸化シリコン層５４と窒化シリコン層５６の露出している部分の一部に配置されたニッケルは、未反応のまま残っている。ニッケルシリサイド領域９２の形成後、未反応のニッケルシリサイドがすべて除去される。本発明ではシリサイドの種類が限定されないという点を理解すべきである。例えば、ほかの適切なシリサイドとして、チタンシリサイド（ＴｉＳｉ）、白金シリサイド（ＰｔＳｉ）、コバルトシリサイド（ＣｏＳｉ２）などがある。当業者に周知のように、シリサイドの形成中にシリコンが消費され、消費されるシリコンの量は、形成されているシリサイドの種類の関数となる。
【００２７】
図１１を手短に参照すると、図１０の断面線１１−１１における断面図が示されている。図１１には、絶縁体層２４に配置されたシリコン層２２が示されており、絶縁体層２４は半導体材料２６の本体に配置されている。二酸化シリコン層２８と窒化シリコン層３０を有するゲート絶縁体４０が、シリコン層２２の対向する側部４８，４９を覆っている。同様に、ゲート３８のニッケルシリサイド領域９２が、対向する側部４８，４９に隣接しているゲート絶縁体４０の一部を覆っている。
【００２８】
ここまでで、集積回路での使用に適した歪み半導体デバイスが提供されたことが理解されよう。本発明の利点として、ゲートの幅を調整し、アニール温度を選択して、メサ構造を下部エッチングすることによって、圧縮応力または引張応力が付与された半導体デバイスを製造できる点が挙げられる。この半導体デバイスは、応力を付与するために、これらの手法の１つ、またはこれらの手法の複数の組合せを含んでいてもよい。このため、電子移動度、正孔移動度または電子と正孔の両方の移動度のいずれかを最適化することができる。移動度が向上すると、デバイス性能の向上が得られる。例えば、本発明の一実施形態に従って製造されるＮＭＯＳトランジスタとＰＭＯＳトランジスタは、速度性能指数（ＣＶ／Ｉ）遅延がそれぞれ０．２ピコ秒（ｐｓ）、０．３ｐｓと高速である。本発明の別の利点として、最後の高温処理工程で歪みが与えられ、この歪みが後続の工程で緩和されないようにしている点が挙げられる。更に別の利点として、高い移動度によりデバイスの駆動電流が上昇する一方で、このような超極薄の半導体−オン−インシュレータにおける量子化効果によりスレッショルド電圧が上がり、これにより、オフセット電流が上昇する点が挙げられる。
【００２９】
特定の好ましい実施形態と方法をここに開示したが、上記の開示から、本発明の趣旨および範囲から逸脱することなく、このような実施形態および方法の変形例および変更例が可能であることが当業者にとって明らかとなろう。本発明は添付の請求の範囲と、規則ならびに関連する法律の原則が求める範囲によってのみ限定されることが意図される。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態による、製造の最初の段階の半導体デバイスの一部を示す斜視図である。
【図２】断面線２−２における図１のデバイスの側面断面図である。
【図３】処理が進んだ状態の、図２の半導体デバイスの側面断面図である。
【図４】処理が進んだ状態の、図３の半導体デバイスの側面断面図である。
【図５】断面線５−５における図４の半導体デバイスの側面断面図である。
【図６】処理が進んだ状態の、図４，５の半導体デバイスの側面断面図である。
【図７】処理が進んだ状態の、図６の半導体デバイスの側面断面図である。
【図８】処理が進んだ状態の、図７の半導体デバイスの側面断面図である。
【図９】処理が進んだ状態の、図８の半導体デバイスの側面断面図である。
【図１０】処理が進んだ状態の、図９の半導体デバイスの側面断面図である。
【図１１】断面線１１−１１における図１０の半導体デバイスの側面断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成17年6月9日(2005.6.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板（１２）を提供する工程と、
前記半導体基板（１２）から、第１の表面（２０）と第１の側壁（１６）および第２の側壁（１８）とを有するメサ構造（１４）を形成する工程と、
半導体材料（２２）の一部を下部エッチングし、前記上面（２０）の下に側壁（１６，１８）を延在させる工程と、
ゲート表面（４４）と、第１の側部（４６）および第２の側部（４７）とを有するゲート構造（４２）を、前記メサ構造（１４）に形成し、前記ゲート構造（４２）の第１の部分と第２の部分とが前記第１の側部（４６）および前記第２の側部（４７）を覆い、かつ前記第１の側壁（１６）と前記第２の側壁（１８）とにそれぞれ配置されるようにする工程と、
前記半導体基板（１２）の、前記ゲート構造（４２）の前記第１の側部（４６）と前記第２の側部（４７）とに隣接する部分にドープを行う工程とを有する半導体デバイス（１０）の製造方法。
【請求項２】
前記ゲート構造（４２）を形成する前記工程は、
前記メサ構造（１４）に絶縁材料の第１の層（２８）を形成する工程と、
前記絶縁材料の第１の層（２８）に絶縁材料の第２の層（３０）を形成する工程とを有する請求項１に記載の方法。
【請求項３】
前記ゲート構造（４２）を形成する前記工程は、前記第１の側壁層（１６）および前記第２の側壁層（１８）に絶縁材料の第１の層（２８）の一部を形成して、前記絶縁材料の第１の層（２８）の一部が前記ゲート構造層（４２）の前記第１の部分として機能し、前記絶縁材料の第１の層（２８）の別の部分が前記ゲート構造層（４２）の前記第２の部分として機能するようにする工程と、
前記第１の側壁（１６）と前記第２の側壁（１８）とを酸化する工程とを有する、請求項１に記載の方法。
【請求項４】
前記ゲート構造（４２）に絶縁材料の第１の層（５０）を形成する工程と、
前記絶縁材料の第１の層（５０）に、前記絶縁材料の第１の層（５０）とは異なる絶縁材料を含む絶縁材料の第２の層（５２）を形成する工程と、
前記絶縁材料の第１の層（５０）と前記絶縁材料の第２の層（５０）とを異方的にエッチングし、前記半導体基板（１２）の一部を露出させる工程と、
前記ゲート構造（４２）の前記第１の側部（４６）と前記第２の側部（４７）とに隣接する前記半導体基板（１２）に、半導体材料の層（５８）を選択的に成長させることによって、前記半導体材料の層（５８）を形成する工程とを更に有する、請求項１に記載の方法。
【請求項５】
上面（２０）と、第１の側壁（１６）および第２の側壁（１８）とを有する半導体−オン−インシュレータのメサ分離構造（１４）を提供する工程と、
前記半導体−オン−インシュレータのメサ分離構造（１４）を下部エッチングし、前記上面（２０）の下に前記第１の側壁（１６）および前記第２の側壁（１８）を延在させる工程と、
前記上面（２０）と前記第１の側壁（１６）および前記第２の側壁（１８）とにゲート絶縁材料を形成する工程と、
ゲート絶縁材料（３２）にゲート（３８）を形成し、その際、前記ゲート（３８）と前記ゲート絶縁材料（３２）とは、共に、ゲート表面（４４）とゲート側壁（４６，４７）とを有するゲート構造（４２）を形成している工程と、
前記メサ分離構造（１４）の前記上面（２０）の、前記メサ分離構造（１４）の前記第１の側壁（１６）と前記第２の側壁（１７）とに隣接する部分に半導体材料（３４）を形成し、前記ゲート絶縁材料（３２）と前記半導体材料（３４）とが前記ゲート側壁（４６，４７）の一部を覆うようにする工程と、
前記半導体材料（３４）と前記ゲート（３８）とからシリサイド（９２）を形成する工程とを有し、前記半導体材料（３４）および前記ゲート（３８）から形成された前記シリサイド（９２）は前記半導体デバイス（１０）に歪みを付与する、歪み半導体デバイス（１０）の製造方法。
【請求項６】
絶縁材料の第１の層（２４）に配置された半導体材料の第１の層（２２）を有し、上面（２０）および側壁（１６，１８）を有する半導体基板（１２）を提供する工程と、
半導体材料（２２）の一部を下部エッチングし、前記上面（２０）の下に前記側壁（１６，１８）を延在させる工程と、
ゲート表面（４４）と、対向する第１のゲート側壁（４６）および第２のゲート側壁（４７）と、対向する第１のゲート側部（４８）および第２のゲート側部（４９）とを有するゲート構造（４２）を前記半導体基板（１２）に形成する工程であって、
前記側壁（１６，１８）の一部に絶縁材料の第２の層（２８，３０）を形成する工程と、
前記絶縁材料の第２の層（２８，３０）に半導体材料の第２の層（３４）を形成し、前記絶縁材料の第２の層（２８，３０）と前記半導体材料の第２の層（３４）とが対向する前記第１のゲート側壁（４８）および前記第２のゲート側壁（４９）を覆うようにする工程とを含む工程と、
前記ゲート表面（４４）と前記半導体材料の第２の層とからシリサイド（９２）を形成する工程とを有し、前記シリサイド（９２）は前記半導体基板（１２）の前記半導体材料に歪みを付与する、半導体デバイス（１０）に歪みを付与するための方法。
【請求項７】
対向する前記第１のゲート側壁（４８）と前記第２のゲート側壁（４９）とに隣接する前記半導体材料の第１の層（２２）の一部に、絶縁材料の第２の層（２８，３０）を形成する工程と、前記半導体材料の第２の層（３４）を形成する前に前記ゲート構造（４２）を保護する工程とを更に有する請求項６に記載の方法。
【請求項８】
対向する前記第１のゲート側部（４８）と前記第２のゲート側部（４９）とに隣接する前記半導体材料の第１の層（２２）の一部に、半導体材料の第３の層（５８）を形成する工程と、
前記半導体材料の第３の層（５８）にドープを行う工程と、
前記半導体材料の第３の層（５８）からシリサイド（８２，８４）を形成する工程と、
半導体材料の前記第３の層（５８）から形成された前記シリサイド（８２，８４）を保護してから、前記ゲート表面（４４）から前記シリサイド（９２）を形成する工程とを更に有する、請求項６に記載の方法。
【請求項９】
メサ分離構成の半導体−オン−インシュレータ基板（１２）と、
ゲート表面（４４）と、対向する第１のゲート側壁（４６）および第２のゲート側壁（４７）と、対向する第１の側部（４８）および第２の側部（４９）とを有し、前記半導体−オン−インシュレータ基板（１２）に配置されたゲート構造（４２）と、
前記ゲート構造（４２）の対向する前記第１の側部（４８）と前記第２の側部（４９）とにそれぞれ隣接している第１のドープ領域（７２）および第２のドープ領域（７４）とを有し、前記ゲート構造（４２）は、
隔離側壁の一部に配置された絶縁材料の第２の層（３２）と、
前記絶縁材料の第２の層（３２）に配置された半導体材料の第２の層（３４）と、前記絶縁材料の第２の層（３２）と前記半導体材料の第２の層（３４）とが前記第１の側部および前記第２の側部を覆っており、
それぞれ前記第１のドープ領域（７２）および第２のドープ領域（７４）上の第１のシリサイド領域（８２）および第２のシリサイド領域（８４）と、
前記ゲート構造（４２）上のゲートシリサイド（９２）とを有し、前記ゲートシリサイド（９２）は前記半導体デバイス（１０）に歪みを付与する、集積回路での使用に適した歪み半導体デバイス（１０）。
【請求項１０】
前記ゲート構造（４２）は、第１の絶縁材料（３０）とその下の第２の絶縁材料（２８）と、前記第１の絶縁体料材料（３０）に配置された半導体材料料（３４）とを有し、前記第１の絶縁材料（３０）は窒化シリコンであり、前記第２の絶縁材料（２８）は酸化物であり、前記半導体材料（３４）はポリシリコンである、請求項９に記載の歪み半導体デバイス（１０）。
【請求項１１】
前記シリサイド（９２）を少なくとも３６０℃の温度でアニールすることにより、チャネル領域における応力を増大させる工程をさらに有する、請求項５または６に記載の方法。
【請求項１２】
前記ゲートを約２５０ｎｍ未満の幅に形成することにより、チャネル領域を引張応力が付与された状態に維持する工程をさらに有する、請求項５または６に記載の方法
【国際調査報告】
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