(57)【要約】プログラマブルロジックデバイス（ＰＬＤ）は、構成回路網を備える。構成回路網は、構成デバイスから、シリアル構成データを受信するように適合される。構成回路網は、構成データを保存するために、入力バッファを使用せずに、ＰＬＤの機能をプログラミングするように、さらに適合される。また、データ処理システムは、データ変換回路を備えるＰＬＤと、シリアル構成データをＰＬＤに提供する構成デバイスとを備える。データ変換回路は、シリアル構成データをパラレル構成データに変換する。パラレル構成データは、構成デバイスを失速させないで、ＰＬＤの機能をプログラミングするために使用される。
2007519318.tif 000002
【特許請求の範囲】
【請求項１】
構成回路網を備えるプログラマブルロジックデバイス（ＰＬＤ）であって、
該構成回路網は、シリアル構成データを受信するよう適合され、
該構成回路網は、該構成データの保存するために、入力バッファを使用せずに、該プログラマブルロジックデバイス（ＰＬＤ）の機能をプログラミングするように、さらに適合される、プログラマブルロジックデバイス（ＰＬＤ）。
【請求項２】
前記構成回路網が、前記プログラマブルロジックデバイス（ＰＬＤ）の外部の構成デバイスから、前記シリアル構成データを受信する、請求項１に記載のプログラマブルロジックデバイス（ＰＬＤ）。
【請求項３】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能が、前記構成デバイスを失速させないでプログラミングされる、請求項２に記載のプログラマブルロジックデバイス（ＰＬＤ）。
【請求項４】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能が、能動構成モードでプログラミングされる、請求項１に記載のプログラマブルロジックデバイス（ＰＬＤ）。
【請求項５】
前記プログラマブルロジックデバイスの機能が、受動構成モードでプログラミングされる、請求項１に記載のプログラマブルロジックデバイス（ＰＬＤ）。
【請求項６】
前記構成回路網が、圧縮シリアル構成データを受信するようにさらに適合される、請求項５に記載のプログラマブルロジックデバイス（ＰＬＤ）。
【請求項７】
前記構成回路網が、解凍回路網を備え、該解凍回路網は、前記圧縮シリアル構成データを、解凍構成データに解凍するように適合される、請求項６に記載のプログラマブルロジックデバイス（ＰＬＤ）。
【請求項８】
前記構成回路網が、データフォーマット変換回路をさらに備え、該データフォーマット変換回路は、前記解凍構成データをパラレル構成データに変換するように適合される、請求項７に記載のプログラマブルロジックデバイス。
【請求項９】
シリアル構成データを提供するように適合される構成デバイスと、
プログラマブルロジックデバイス（ＰＬＤ）であって、
前記プログラマブルロジックデバイス（ＰＬＤ）の機能をプログラミングするために、該シリアル構成データをパラレル構成データに変換するように適合されるデータ変換回路を備える、プログラマブルロジックデバイス（ＰＬＤ）と
を備える、データ処理システムであって、
該プログラマブルロジックデバイス（ＰＬＤ）の機能は、該構成デバイスを失速させないでプログラミングされる、データ処理システム。
【請求項１０】
前記シリアル構成データが、シリアル圧縮データを備える、請求項９に記載のデータ処理システム。
【請求項１１】
前記データ変換回路が、解凍データを提供するために、前記シリアル圧縮データを解凍するように適合される解凍回路を備える、請求項１０に記載のデータ処理システム。
【請求項１２】
前記データ変換器が、前記解凍データをパラレルデータに変換するように適合されたデータフォーマット変換回路をさらに備える、請求項１１に記載のデータ処理システム。
【請求項１３】
前記パラレルデータが、前記プログラマブルロジックデバイス（ＰＬＤ）の機能をプログラミングするために使用される、請求項１２に記載のデータ処理システム。
【請求項１４】
前記解凍回路が、解凍ステートマシンを備える、請求項１３に記載のデータ処理システム。
【請求項１５】
前記データ変換器が、クロック信号に応じて前記シリアル圧縮データを受信するように適合される第一のレジスタを備える、請求項１４に記載のデータ処理システム。
【請求項１６】
前記データ変換器が、複数のレジスタをさらに備え、該複数のレジスタのそれぞれが、前記解凍ステートマシンによって提供された各制御信号に応答して前記シリアル圧縮データを受信するように適合される、請求項１５に記載のデータ処理システム。
【請求項１７】
前記データフォーマット変換回路が、前記複数のレジスタおよび前記解凍ステートマシンに結合されるマルチプレクサを備える、請求項１６に記載のデータ処理システム。
【請求項１８】
前記構成デバイスが、フラッシュメモリを備える、請求項１０に記載のデータ処理システム。
【請求項１９】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能が、受動構成モードでプログラミングされる、請求項１０に記載のデータ処理システム。
【請求項２０】
前記構成デバイスが、前記プログラマブルロジックデバイス（ＰＬＤ）に制御信号を提供する、請求項１９に記載のデータ処理システム。
【請求項２１】
シリアル構成データを提供するように適合される構成デバイスと、
プログラマブルロジックデバイス（ＰＬＤ）であって、
該プログラマブルロジックデバイス（ＰＬＤ）の機能をプログラミングするために、該シリアル構成データを、パラレル構成データに変換するように適合されるデータ変換回路を備える、プログラマブルロジックデバイス（ＰＬＤ）と
を備える、データ処理システムであって、
該プログラマブルロジックデバイス（ＰＬＤ）は、該データ変換回路によって該構成データを処理する前に、該シリアル構成データを保存するために、バッファを使用せずにプログラミングされる、データ処理システム。
【請求項２２】
前記シリアル構成データが、シリアル圧縮データを備える、請求項２１に記載のデータ処理システム。
【請求項２３】
前記データ変換回路が、解凍データを提供するために、前記シリアル圧縮データを解凍するように適合される解凍回路を備える、請求項２２に記載の前記データ処理システム。
【請求項２４】
前記データ変換器が、前記圧縮データをパラレルデータに変換するように適合されるデータフォーマット変換回路をさらに備える、請求項２３に記載のデータ処理システム。
【請求項２５】
前記パラレルデータが、前記プログラマブルロジックデバイス（ＰＬＤ）の機能をプログラミングするために使用される、請求項２４に記載のデータ処理システム。
【請求項２６】
前記解凍回路が、解凍ステートマシンを備える、請求項２５に記載のデータ処理システム。
【請求項２７】
前記データ変換器が、クロック信号に応答して前記シリアル圧縮データを受信するように適合される第一のレジスタをさらに備える、請求項２６に記載のデータ処理システム。
【請求項２８】
前記データ変換器が、複数のレジスタをさらに備え、該複数のレジスタのそれぞれが、前記解凍ステートマシンによって提供される各制御信号に応答して、前記シリアル圧縮データを受信するように適合される、請求項２７に記載のデータ処理システム。
【請求項２９】
前記データフォーマット変換回路が、前記複数のレジスタおよび前記解凍ステートマシンに結合されるマルチプレクサを備える、請求項２８に記載のデータ処理システム。
【請求項３０】
前記構成デバイスが、フラッシュメモリを備える、請求項２２に記載のデータ処理システム。
【請求項３１】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能が、能動構成モードでプログラミングされる、請求項２２に記載のデータ処理システム。
【請求項３２】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能が、受動構成モードでプログラミングされる、請求項２２に記載のデータ処理システム。
【請求項３３】
シリアルの圧縮構成データを受信するための手段と、
解凍データを提供するために、該シリアルの圧縮構成データを解凍するための手段と、
該解凍データをパラレル構成データに変換する手段と
を備える、プログラマブルロジックデバイス（ＰＬＤ）。
【請求項３４】
前記パラレル構成データを使用することによって、前記プログラマブルロジックデバイス（ＰＬＤ）の機能をプログラミングする手段をさらに備える、請求項３３に記載のプログラマブルロジックデバイス（ＰＬＤ）。
【請求項３５】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能をプログラミングすることが、プログラマブルロジック回路をプログラミングすることを含む、請求項３４に記載のプログラマブルロジックデバイス（ＰＬＤ）。
【請求項３６】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能をプログラミングすることが、プログラマブル相互接続をプログラミングすることを含む、請求項３４に記載のプログラマブルロジックデバイス（ＰＬＤ）。
【請求項３７】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能が、能動構成モードでプログラミングされる、請求項３５に記載のプログラマブルロジックデバイス（ＰＬＤ）。
【請求項３８】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能が、受動構成モードでプログラミングされる、請求項３５に記載のプログラマブルロジックデバイス（ＰＬＤ）。
【請求項３９】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能が、受動構成モードでプログラミングされる、請求項３６に記載のプログラマブルロジックデバイス（ＰＬＤ）。
【請求項４０】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能が、受動構成モードでプログラミングされる、請求項３６に記載のプログラマブルロジックデバイス（ＰＬＤ）。
【請求項４１】
プログラマブルロジックデバイス（ＰＬＤ）を構成する方法であって、
該プログラマブルロジックデバイス（ＰＬＤ）の機能を構成するように適合されるシリアル構成データを受信するステップと、
該シリアル構成データを使用することによって、該プログラマブルロジックデバイス（ＰＬＤ）の機能を構成するステップと
を包含する方法であって、
該プログラマブルロジックデバイス（ＰＬＤ）は、該シリアル構成データをバッファせずに構成される、方法。
【請求項４２】
シリアル構成データを受信するステップが、前記プログラマブルロジックデバイス（ＰＬＤ）の外部の構成デバイスからシリアル構成データを受信するステップをさらに包含する、請求項４１に記載の方法。
【請求項４３】
前記プログラマブルロジックデバイス（ＰＬＤ）が、前記構成デバイスを失速させないで、前記プログラマブルロジックデバイス（ＰＬＤ）の機能を構成するステップをさらに包含する、請求項４２に記載の方法。
【請求項４４】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能を構成するステップが、能動モードで前記構成を実行するステップをさらに包含する、請求項４１に記載の方法。
【請求項４５】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能を構成するステップが、受動モードで前記構成を実行するステップをさらに包含する、請求項４１に記載の方法。
【請求項４６】
シリアル構成データを受信するステップが、圧縮シリアル構成データを受信するステップをさらに包含する、請求項４５に記載の方法。
【請求項４７】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能を構成するステップが、圧縮構成データを提供するために、圧縮シリアル構成データを解凍するステップをさらに包含する、請求項４６に記載の方法。
【請求項４８】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能を構成するステップが、前記圧縮構成データをパラレル構成データに変換するステップをさらに包含する、請求項４７に記載の方法。
【請求項４９】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能を構成するステップが、プログラマブルロジックを構成するために、前記パラレル構成データを使用するステップをさらに包含する、請求項４８に記載の方法。
【請求項５０】
前記プログラマブルロジックデバイス（ＰＬＤ）の機能を構成するステップが、プログラマブル相互接続を構成するために、前記パラレル構成データを使用するステップをさらに包含する、請求項４８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明のコンセプトは、一般的には、プログラマブル電子回路網を構成することに関し、より特定的には、プログラマブルロジックデバイス（ＰＬＤ）に関する。
【背景技術】
【０００２】
ＰＬＤは、比較的短時間で、回路またはシステムを設計およびテストする能力を、回路とシステムの設計者に提供する。その名が意味するように、応答時間が比較的短いのは、ＰＬＤがプログラマブルであることに起因する。一般的にＰＬＤは、外部デバイスまたはホストから、構成データを受信し、ＰＬＤの機能性を構成またはプログラミングするために構成データを使用する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＰＬＤをプログラミングする従来の技術には、短所が幾つかある。例えば、ＰＬＤは、外部デバイスまたはホストが提供する情報を、タイミング良く受信または処理することができないことがある。結果として、外部デバイスまたはホストが失速し、全体的な効率を低下させたり、構成に問題を引き起こす。したがって、従来の技術が直面する失速の問題を回避するために、ＰＬＤの構成方法を改善する必要がある。
【課題を解決するための手段】
【０００４】
（概要）
開示される発明のコンセプトは、ＰＬＤなどのプログラマブル電子回路網を構成するための装置および関連する方法に関する。本発明の一側面は、ＰＬＤを構成するための装置に関する。
【０００５】
一つの説明的な実施形態において、本発明によるＰＬＤは構成回路網を備える。構成回路網は、構成デバイスからシリアル構成データを受信するように適合される。構成回路網は、構成データを保存するために、入力バッファを使用せずに、前記ＰＬＤの機能をプログラミングまたは構成する。
【０００６】
その他の説明的な実施形態において、データ処理システムは、ＰＬＤおよび構成デバイスを備える。構成デバイスは、シリアル構成データをＰＬＤに提供する。ＰＬＤは、データ変換回路を備える。データ変換回路は、シリアル構成データをパラレル構成データに変換する。パラレル構成データは、構成デバイスを失速させないで、ＰＬＤの機能をプログラミングするために使用される。
【０００７】
その他の典型的な実施形態において、データ処理システムは、ＰＬＤおよび構成デバイスを備える。構成デバイスは、シリアル構成データをＰＬＤに提供する。ＰＬＤは、データ変換回路を備える。データ変換回路は、シリアル構成データをパラレル構成データに変換する。パラレル構成データは、シリアル構成データを保存するために、バッファを使用して、ＰＬＤの機能をプログラミングするために使用される。
【０００８】
本発明のその他の側面は、ＰＬＤをプログラミングすることに関する。一つの説明ティな実施形態において、ＰＬＤを構成する方法は、シリアル構成データを受信することを包含する。シリアル構成データは、ＰＬＤの機能を構成するように適合される。この方法はまた、シリアル構成データを使用することによって、ＰＬＤの機能を構成することを包含する。ＰＬＤは、シリアル構成データをバッファせずに構成される。
【０００９】
添付図面は、本発明の典型的な実施形態を示すに過ぎず、したがって、本発明の範囲を限定するものとして考えられるべきではない。本発明の説明のメリットを享受する当業者は、開示された発明のコンセプトから、その他同様に効果的な実施形態を行う上で役立つことが理解される。添付図面において、複数の図で使用される同一の数表示の番号は、同一の、同様の、または同等の機能性、構成要素、またはブロックを示す。
【発明を実施するための最良の形態】
【００１０】
（詳細な説明）
本発明は、ＰＬＤなどのプログラマブル電子回路を構成するための、装置および関連方法を検討するものである。従来、ＰＬＤの構成は、構成デバイスの失速や構成プロセスの速度低下という問題に悩まされてきた。その理由は、ＰＬＤの制御回路網が、構成データの解凍と、ＰＬＤのプログラミングまたは構成とを、同時にできないからである。
【００１１】
それに対して、本発明による装置および方法は、構成データの解凍と、ＰＬＤの構成またはプログラミングとを同時に行う機構を提供することで、構成デバイスの失速や構成プロセスの速度低下を回避する。
【００１２】
より具体的には、従来の配置において、構成デバイスは、ＰＬＤが対応できるよりも高速で、構成データをＰＬＤに提供する場合がある。構成データは、構成デバイスの失速につながり得る圧縮フォーマットを有することがある（ＰＬＤが解凍回路網を備えていないため）。
【００１３】
この問題の解決を試みる際、従来の配置は、構成データのためにバッファを備えることがある。しかし、バッファが不十分なサイズの場合もあり（構成データの量が予測不能であるため）、いずれにせよ、サイズを大きくし、複雑さが増し、コストもかさむ場合もある。構成デバイスが、構成データに提供する速度を、ＰＬＤが制御できる状況においてさえ、ＰＬＤは、構成処理の減速を避けるのに十分な速い速度で構成データを処理できないこともある。
【００１４】
本発明のコンセプトは、従来の技術の上記に説明された欠点を克服する。第一に、本発明のコンセプトは、構成データの受信と、ＰＬＤの構成またはプログラミングとを同時に方法を提供する。このようにして、従来の技術が完遂するより短時間でＰＬＤをプログラミングし得る。
【００１５】
第二に、圧縮ＰＬＤ構成データを使用してもよい。圧縮構成データは、構成デバイスを失速させないし、構成データが構成デバイスから利用可能なとき、構成データを保存するバッファを使用しないし、そして、構成処理を減速させない。
【００１６】
第三に、本発明のコンセプトは、ＰＬＤにおいて解凍ハードウェアを備えることを検討するので、内蔵解凍ハードウェアのない構成デバイスを使用してもよい。結果として、費用の掛からない、容易に入手できる（つまり特別注文しなくてよい）構成デバイスを、要望に応じて使用してもよい。それらの利点は、本発明の説明により、当業者にとって明白になる。
【００１７】
図１は、本発明の実施形態による、ＰＬＤ１０３の一般的なブロック図を示す。ＰＬＤ１０３は、構成回路網１１８、プログラマブルロジック回路網１１５、およびプログラマブル相互接続回路網１１２を備える。さらに、本発明の説明からメリットを享受できる当業者には理解されるように、ＰＬＤ１０３は、プロセッサ、通信回路網、メモリ制御装置などの１つ以上のデータ処理ブロックまたはハードウェア１１４を、要望に応じて備えてもよい。
【００１８】
図１は、ＰＬＤ１０３の簡略化したブロック図を示していることに留意するべきである。したがって、当業者には理解されるように、ＰＬＤ１０３は、その他のブロックおよび回路網を備えてもよい。そのような回路網の例として、クロック発生および分配回路、入力／出力（Ｉ／Ｏ）回路網、制御およびタイミング回路網、テスト／デバッグ回路網などが含まれる。
【００１９】
プログラマブルロジック回路１１５は、ルックアップテーブル（ＬＵＴ）、プロダクトターム（ｐｒｏｄｕｃｔ−ｔｅｒｍ）ロジック、マルチプレクサ、ロジックゲート、レジスタ、メモリなどの、構成化可能なまたはプログラマブルロジック回路網のブロックを含む。プログラマブル相互接続回路網１１２は、プログラマブルロジック回路網１１５に結合し、プログラマブルロジック回路網１１５内およびＰＬＤ１０３内外のその他回路網内の多種のブロック間で、構成化可能な相互接続（結合機構）を要望に応じて提供する。
【００２０】
ＰＬＤ構成回路網１１８は、ＰＬＤ１０３の機能性をプログラミングまたは構成するために、構成データを使用する。構成回路網１１８は、構成デバイス１２１から構成データを入手する。構成デバイス１２１は、メモリ（フラッシュ、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、プログラマブルＲＯＭなど）などの様々なデバイスを構成してもよい。あるいは、構成デバイス１２１は、コンピュータ、プロセッサ、またはその他一般的なデータ処理デバイスなどのＰＬＤ１０３の外部のホストデバイス、もしくはイーサネット（登録商標）ネットワークなどのネットワークを、要望に応じて形成してもよい。
【００２１】
図１が示すように、構成デバイス１２１は、信号リンク１２５を経由してＰＬＤ１０３と通信する。信号リンク１２５は、データライン、制御ライン、およびステータスラインなどの多数の信号ラインを、要望に応じて備えてもよい。信号リンク１２５を介して、構成デバイスは、ＰＬＤ１０３をプログラミングするために、構成データを入手してもよい。
【００２２】
構成データは、ＰＬＤ１０３の機能性を判断する。より具体的には、ＰＬＤ１０３は、プログラマブルロジック回路網１１５、プログラマブル相互接続回路網１１２、（および、要望応じてその他ＰＬＤ１０３のその他部分）をプログラミングまたは構成するために、構成データを使用する。このことは、本発明の説明のメリットを享受する当業者には、理解される。
【００２３】
図２は、本発明の典型的な実施形態による、ＰＬＤを構成するための回路装置のさらに詳細なブロック図を示す。より具体的には、図２は構成回路網１１８の追加の詳細を示す。
【００２４】
構成回路網１１８は、構成データ処理回路網１４１および構成ランダムアクセスメモリ（ＣＲＡＭ）１３８を備える。構成データ処理回路網１４１は、構成デバイス１２１から構成データを受信し、構成データを処理し（詳細は下記に説明のとおり）、そして処理された構成データをＣＲＡＭ１３８に提供する。
【００２５】
構成データ処理回路網１４１は、信号リンク１３０を経由してＣＲＡＭ１３８と通信する。信号リンク１３０は、構成データ処理回路網１４１からＣＲＡＭ１３８への、処理された構成データのためのパスに対応するために、所望の信号ライン（例えば、導体）を備えてもよい。ＣＲＡＭ１３８は、信号リンク１３５を介して、ＰＬＤ１０３の様々なパーツと通信する。この信号リンク１３５には、所望の数の信号ラインを含むことができる。
【００２６】
ＣＲＡＭ１３８は、本発明の説明のメリットを教授できる当業者には理解されるように、ＰＬＤ１０３の機能性を構成するために、処理された構成データを使用する。したがって、ＣＲＡＭ１３８は、プログラマブルロジック回路網１１５およびプログラマブル相互接続回路網１１２などのＰＬＤ１０３のプログラマブルまたは構成可能なリソースを構成してもよい。
【００２７】
いくつかの構成モードでＰＬＤを構成するために、本発明のコンセプトを使用してもよい。より具体的には、受動的な構成モードまたは能動的な構成モードを要望に応じて、また下記に詳細を示すとおり、使用してもよい。
【００２８】
図３は、ＰＬＤ１０３の受動モード構成のための、本発明の典型的な実施形態による回路配置を示す。本回路配置において、構成デバイス１２１は、データ信号リンク１２５Ｂ（上記に説明された信号リンク１２５の一部）を経由して、構成回路網１１８に構成データを提供する。構成デバイス１２１はまた、信号リンク１２５Ａ（上記に説明された信号リンク１２５の一部）を経由してクロック信号を提供する。
【００２９】
クロック信号に応答して、ＰＬＤ１０３、およびより具体的には構成回路網１１８の構成データ処理回路網１４１が、構成データを受信する。構成データ処理回路網１４１はその後、上記に説明されたとおり、ＰＬＤ１０３をプログラミングするために、構成データを使用する。
【００３０】
受動モード構成において、ＰＬＤ１０３は、それへの構成データの提供に対して制御を持たないことに留意すべきである。より具体的には、構成デバイス１２１は、いつＰＬＤ１０３が、構成デバイスから構成データを受信するかを判断できない。典型的な従来の受動モードの配置においては、構成デバイスは、連続的に構成データをＰＬＤに送信するので、ＰＬＤが構成デバイスについていけない場合、構成処理の失速につながる可能性があった。
【００３１】
バッファを使用して、失速の問題を避けることを試みてもよい。しかし、そうすることで、上記に説明されたとおり、さらなる問題（例えば、追加のコストおよび複雑性）を引き起こす。本発明のコンセプトは、受動モード構成の配置において、ＰＬＤ１０３の連続的な構成を可能にすることによって、それらの問題を克服する。
【００３２】
図３とは対照的に、図４は、ＰＬＤ１０３の能動モード構成のための、本発明の典型的な実施形態による回路装置を示す。本回路配置において、ＰＬＤ１０３、より具体的には構成回路網１１８の構成データ処理回路網１４１が、信号リンク１２５Ａ（上記に説明された信号リンク１２５の一部）を経由して、構成デバイス１２１にクロック信号を提供する。
【００３３】
クロック信号に応答して、構成デバイス１２１は、信号リンク１２５Ｂ（上記に説明された信号リンク１２５の一部）を経由して、ＰＬＤ１０３に構成データを提供する。ＰＬＤ１０３、およびより具体的には構成回路網１１８の構成データ処理回路網１４１が、構成データを受信する。構成データ処理回路網１４１はその後、上記に説明されたとおり、ＰＬＤ１０３をプログラミングするために、構成データを使用する。
【００３４】
能動モード構成の配置において、ＰＬＤ１０３は、構成デバイス１２１からの構成データの流れを中断することができる。より具体的には、ＰＬＤ１０３は、構成デバイス１２１へのクロック信号の提供を停止することができ、ゆえに構成デバイス１２１が、ＰＬＤ１０３に構成データをさらに提供することを防ぐことができる。
【００３５】
典型的な従来の能動モードの配置は、構成処理を失速させないために、本技術を使用する。しかし、そうすることによって、構成処理を減速させ、したがって効率を悪くする傾向がある。詳細は下記に説明のとおり、本発明のコンセプトは、能動モード構成の配置において、ＰＬＤ１０３の連続的な構成を可能にする。
【００３６】
上述のように、本発明によるＰＬＤは、構成データを処理する解凍回路網を備える。ＰＬＤ１０３内に解凍機能を備えることは、費用の掛からない、より単純な構成デバイス１２１の使用を可能にする。より具体的には、このような配置において、構成デバイス１２１は解凍機能を備えないので、ハードウェアの数を減らし、コストを削減し、より簡単に利用できる（例えば、特別注文ではなく、容易に入手できるまたは一般的な構成デバイスを使用してもよい）。
【００３７】
図５は、本発明の説明的な実施形態に従う構成回路網１１８のブロック図を示す。構成回路網１１８は、制御装置１５３および変換回路網１５０を備える。
【００３８】
構成回路網１１８は、上記に説明されたとおり、信号リンク１２５を経由して構成データを受信する。構成データは、シリアルフォーマットを有する。言い換えれば、構成回路１１８は、一つの信号リンクまたは制御装置上で、構成データを受信してもよい。シリアルデータフォーマットは、構成処理の失速を避けるのに役立つ。詳細は下記に説明のとおり、本発明による構成技術は、ＰＬＤ１０３をプログラミングするために、シリアル構成データをパラレルフォーマットに変換する。
【００３９】
構成データは、圧縮またはコード化されたフォーマットをさらに有し、これは従来の技術に比べ、いくつかの利点を提供する。一定容量の構成デバイスが保存できる構成データの量は、圧縮によって、圧縮されていない（生データ）フォーマットよりも多くなる。圧縮（下記に説明のとおり、ＰＬＤ１０３において、対応する解凍と合わせて）は、構成データを受信し、ＰＬＤ１０３を同時に構成またはプログラミングすることを可能にする。その結果、構成処理の減速を回避できる。圧縮データを使用することで、構成処理の失速も避けることができ、上述のとおり、さらに、バッファの使用も避けることができる。
【００４０】
本発明の説明を享受できる当業者には理解されるように、データを圧縮するために様々な圧縮技術を使用してもよい。一例として、典型的な構成データに存在するプロパティを利用する圧縮アルゴリズムまたは技術を使用してよい。より具体的には、典型的構成データは、バイナリ１よりもバイナリ０をより多く含む。そのプロパティを利用することによって、データを圧縮してもよい。このように、構成データを圧縮し（下記に説明のとおり）、圧縮データを構成デバイス１２１に保存してもよい。
【００４１】
図６は、本発明による説明的な実施形態における使用のための、構成データの圧縮の実施例を示す。図６における実施例は、１６ビットの構成データワードを示す。しかし、本発明の説明のメリットを享受できる当業者に理解できるように、その他データ幅（例えば、３２ビット）を、要望に応じて使用してもよい。データ配置の選択は、特定の実行のための設計および性能仕様などの様々な要因によって決まり、本発明の説明のメリットを享受できる当業者の知識の範囲内に収まる。
【００４２】
図６に関して、圧縮技術は、各データワードを４つのニブル、つまり４つの４ビットのパーツに分割する。各データニブルは、関連したヘッダービットを受信する。したがって、１６ビットデータワードは、４つのヘッダービットを有する。ヘッダービットは制御ニブルを形成するために結合する。制御ビットにおけるヘッダービットのバイナリ値は、対応するデータニブルにおけるビットのバイナリ値によって決まる。
【００４３】
より具体的には、データニブルの全てのビットが、バイナリ０値を有する場合、そのデータビットに対応する制御ニブルにおけるヘッダービットは、バイナリ０値を受信する。したがって、値００００のデータニブルは、００００のバイナリ値の制御ニブルとなる。なぜなら、バイナリ値００００を有する制御ニブルは、全てが０で、バイナリ１が無いデータワードを示すので、そのデータワードを破棄し、そのデータワードの圧縮された表現として、その制御ニブルを使用してもよい。
【００４４】
その一方、データニブルのビットのいずれかが、バイナリ１値を有する場合、そのデータニブルのための制御ニブルにおける対応するヘッダービットは、バイナリ１値を受信する。制御ニブルのバイナリ１値に対して、制御ニブルのバイナリ１値に対応するデータニブルと一緒に、制御ニブルを使用する。そのような場合、データワードの圧縮された表現として、データニブル（制御ニブルにおけるバイナリ１値と対応する）と一緒に、制御ニブルを使用する。
【００４５】
例えば、図６が示すように、データワードがバイナリ値０１０００００１０００００００を有すると仮定する。データワードを４つのニブルに、すなわち、０１００  ００００  １０００  ００００に分割する。一番目のニブルはバイナリ１を有し（左から二番目の数字）、よって対応するヘッダービットは、バイナリ１データを受信する。二番目のニブルは全て０を有し、よって対応するヘッダービットは、バイナリ０値を受信する。三番目のニブルはバイナリ１の数字を有し、よって三番目のヘッダービットは、バイナリ１値を受信する。最後に、四番目のニブルは全て０を有し、四番目のヘッダービットは、バイナリ０値を有することになる。
【００４６】
ヘッダービットをアセンブリすると、制御ニブルは、バイナリ値１０１０を有する。制御ニブル１０１０は、バイナリ１の数字を有するデータニブル、すなわち０１００および１０００を一緒に、元データワードの圧縮された表現を形成する。
【００４７】
その他の例として、図６がさらに示すように、バイナリデータ０００００００００００００００１を有するデータワードは、４つのデータニブル００００  ００００  ００００  ０００１、ヘッダービット０、０、０、および１、ならびに制御ニブル０００１をもたらす。制御ニブル０００１は、バイナリ１の数字（最後のデータニブル）を有するデータニブルと一緒に、元データワードの圧縮された表現０００１  ０００１を形成する。
【００４８】
図６における三番目のデータワードは、１６個のバイナリ０を含む。上記に説明されたとおり、ヘッダービットは、全てバイナリ０値を有する。したがって、制御ニブルは、バイナリデータ００００によって、データワードの圧縮された表現を形成する。
【００４９】
図６における最後のデータワードは、バイナリ値０００１１００００１０１１０１０を有し、データニブル０００１  １０００  ０１０１  １０１０、ヘッダービット１、１、１、および１、ならびに制御ニブル１１１１をもたらす。制御ニブル１１１１および元データビットは、データワードの表現を形成する。各データニブルがバイナリ１の数字を有するこの状況において、データワードの表現が、いかなる圧縮ももたらさないことを留意すべきである。
【００５０】
再び図５を参照すると、変換回路網１５０は、ＰＬＤ１０３が受信する構成データを処理する。より具体的には、変換回路網１５０は、構成データを解凍する。解凍動作は、構成デバイス１２１からの圧縮構成データを、解凍構成データに変換する。構成回路１１８は、ＰＬＤ１０３をプログラミングするために、解凍構成データを使用する。
【００５１】
解凍動作は、上記に説明される圧縮動作の対を構成する。言い換えれば、特定の解凍動作は、圧縮動作の選択によって決まる。本発明の説明のメリットを享受できる当業者には理解されるように、圧縮動作と同様、特定の解凍動作の選択は、設計および性能仕様などの多種の要因によって決まる。
【００５２】
変換回路網１５０はまた、シリアルフォーマットからパラレルフォーマットに、構成データを変換する。言い換えれば、圧縮データを解凍することに加え、変換回路網１５０は、シリアルからパラレルへ、圧縮データのフォーマットを変える。変換回路網１５０は、解凍された、パラレルフォーマットの構成データを、信号リンク１３０を経由してＣＲＡＭ１３８に提供する。
【００５３】
図７は、本発明の例示的な実施形態による、変換回路１５０のブロック図を示す。変換回路網１５０は、解凍回路網１６３およびデータフォーマット変換器１６６を備える。解凍回路網１６３は、上記に説明される解凍機能を実行する。
【００５４】
より具体的には、解凍回路網１６３は、信号リンク１２５を経由して圧縮構成データを受信し、データを解凍し、そして信号リンク１６０を経由して、データフォーマット変換器１６６に、解凍データを提供する。信号リンク１６０は、データライン、制御ライン、およびステータスラインなどの多くの信号ラインを、要望に応じて備えてもよい。データフォーマット変換器１６６は、上記に説明されるシリアルからパラレルへのデータ変換動作を実行する。
【００５５】
図５に関して、制御装置１５３は、構成回路１１８の動作を管理または制御する。例えば、制御装置１５３は、解凍動作、シリアルからパラレルへの変換動作、またはその両方を、直接的または間接的に要望に応じて制御する。制御装置１５３はまた、信号リンク１２５を経由する構成データの受信、信号リンク１３０を経由するＣＲＡＭ１３８への処理された構成データの提供、または、その両方を、直接的または間接的に、要望に応じて制御してもよい。
【００５６】
制御装置１５３は、ＰＬＤ１０３のその他部分または領域において、少なくとも部分的に属してもいいことを留意すべきである。さらに、本発明の説明のメリットを享受できる当業者には理解されるように、制御装置１５３は、別々に識別可能なブロックまたは回路を構成しなくてもよい。
【００５７】
さらに、本発明による典型的な実施形態において、圧縮されていない構成データを要望に応じて使用してもよいことを留意すべきである。言い換えれば、構成デバイス１２１は、シリアルデータフォーマットで、ＰＬＤ１０３に圧縮されていない構成データを提供してもよい。本発明の説明のメリットを享受できる当業者には理解されるように、それらの実施形態において、構成回路網１１８における機能性、回路網、またはその両方のいくつかを省略してもよい。
【００５８】
図８は、本発明によるデータ変換器の説明的な実施形態２００を示す。実施形態２００は、制御ニブルレジスタ２０３、解凍ステートマシン２０９、データレジスタ２１５Ａ〜２１５Ｄ、およびマルチプレクサ（ＭＵＸ）２３０を備える。
【００５９】
本発明の説明のメリットを享受できる当業者には理解されるように、実施形態２００における多種のブロックおよび回路網は、典型的な実行を示す。したがって、本発明のコンセプトの範囲内に入る同様の実施形態を実行するために、その他ブロックまたは回路を使用してもよい。
【００６０】
例として、ステートマシンを使用するよりも、解凍ステートマシン２０９が提供する制御および管理機能を実行するために、多種の回路網を使用してもよい。ゆえに、それらの機能を提供するために、一般的な制御回路網、標準セル、またはプロセッサを使用してもよい。実施形態２００における、多種のブロックおよび回路網のための実行の選択は、本発明の説明のメリットを享受できる当業者の知識の範囲内に入る多くの要因によって決まる。それらの要因は、例えば、設計および性能仕様、ならびに利用可能な、または要望される技術に基づく実行選択を含む。
【００６１】
実施形態２００におけるデータ変換器は、構成デバイス（明示的に示されていない）から、シリアルデータ信号２２４を受信する。その名称が意味するように、シリアルデータ信号２２４は、シリアルフォーマットを有する。さらに、シリアルデータ信号２２４は、圧縮されたフォーマットまたは圧縮されていないフォーマットを、要望に応じて有してもよい。上で述べたように、本発明の説明のメリットを享受できる当業者には理解されるように、圧縮データを生成するために、様々な圧縮技術およびアルゴリズムを使用してもよい。
【００６２】
データ変換器はまた、クロック信号２２１を受信する。クロック信号２２１は、データ変換器の様々なパーツまたはブロックの動作を容易にする。より具体的には、クロック信号２２１は、制御ニブルレジスタ２０３、解凍ステートマシン２０９、およびデータレジスタ２１５Ａ〜２１５Ｄのクロック入力を与える。データ変換器は、図５における制御装置１５３などの、ＰＬＤ１０３内のその他の回路から、クロック信号２２１を受信してもよい。
【００６３】
解凍ステートマシン２０９は、データレジスタ２１５Ａ〜２１５Ｄに、データのローディングを可能および制御するために、イネーブル（ＥＮ）信号２１２Ａ〜２１２Ｄを使用する。より具体的には、データレジスタ２１５Ａ〜２１５Ｄのうちの各々は、シリアルデータ信号２２４を受信する。解凍ステートマシン２０９は、クロック信号２２１の次の発生時に、データレジスタ２１５Ａ〜２１５Ｄのうちのどれが、シリアルデータ２２４をロードするかを制御するために、データイネーブル信号２１２Ａ〜２１２Ｄを使用する。
【００６４】
データレジスタ２１５Ａ〜２１５Ｄのうちの各々は、その出力データ（各４ビット）をＭＵＸ２３０に提供する。解凍ステートマシン２０９の管理および制御下で、ＭＵＸ２３０は、実施形態２００に属するＰＬＤをプログラミングに使用するため、パラレル構成データ２３３を提供する。
【００６５】
実施形態２００は、８ビットパラレル出力データ（構成データ２３３）を提供することを留意すべきである。しかし、本発明の説明を利用できる当技術分野における通常の技術を有する者には理解されるように、その他のデータフォーマット、幅、構成などを要望に応じて対応するために、実施形態２００において示される回路を変更してもよい。
【００６６】
解凍ステートマシン２０９は、パラレルデータクロック２３９を提供する。パラレルデータクロック２３９は、実施形態２００が属する範囲内のＰＬＤのその他部分への、パラレル構成データ２３３のクロッキングおよびローディングを可能にする。
【００６７】
データ変換器は、シリアルデータ２２４が圧縮フォーマットを有する時、以下のとおり動作する。データ変換器の以下の説明は、図６に関連して以上に説明された圧縮技術を使用する圧縮シリアルデータ２２４を有すると仮定する。しかし、上で述べたように、示された実施形態に変更を行って、その他の圧縮および対応する解凍技術および装置を使用してもよい。それらの変更は、本発明の説明のメリットを享受できる当業者の知識の範囲内に入る。
【００６８】
クロック信号２２１に応答して、制御ニブルレジスタ２０３は、シリアルデータ２２４に存在する制御ニブルをロードする。この時、解凍ステートマシン２０９は、データレジスタ２１５Ａ〜２１５Ｄをクリアする。より具体的には、解凍ステートマシン２０９は、データレジスタ２１５Ａ〜２１５Ｄのそれぞれの同期クリア入力へ、クリア（ＣＬＲ）信号２１８を適用する。結果として、データレジスタ２１５Ａ〜２１５ＤそれぞれのＱの出力２２７Ａ〜２２７Ｄは、クリアになる。
【００６９】
解凍ステートマシン２０９は、制御ニブルに従うデータのルーティングを決定するために、シリアルデータ２２４に存在する制御ニブルを使用する。制御ニブルが０でない値を有する場合、解凍ステートマシン２０９は、制御ニブルに従うデータを、データレジスタ２１５Ａ〜２１５Ｄに送信する。解凍ステートマシン２０９は、データレジスタ２１５Ａ〜２１５Ｄのうちどれにロードするか、およびデータレジスタ２１５Ａ〜２１５Ｄのうちどれをクリアするかを判断するために、制御ニブルにおけるビットのバイナリ値を使用する。
【００７０】
次の制御ニブルがロードする時、解凍ステートマシン２０９は、ＭＵＸ２３０を経由して、２バイトで解凍パラレルデータを提供する。より具体的には、セレクト（ＳＥＬ）信号２３６に応答して、ＭＵＸ２３０は、パラレル構成データ２３３として、２バイトのデータを提供する。ＰＬＤ１０３のその他部分はその後、上述のとおり、ＰＬＤ１０３内で多種のブロックおよび回路網をプログラミングするために、パラレル構成データを使用する。
【００７１】
制御ニブルが、バイナリ０値を有する（つまり、各ビットがバイナリ０値を有する）場合、データレジスタ２１５Ａ〜２１５Ｄは、それぞれのＱの出力２２７Ａ〜２２７Ｄで、正確なデータを既に有する（すなわち、バイナリ０）。したがって、解凍ステートマシン２０９およびＭＵＸ２３３は、それに引き続く構成のために、ＰＬＤ１０３のその他部分に、パラレル構成データ２３３を提供する。
【００７２】
４つの制御ニブルがロードするためには、４つのクロックサイクルがかかることに留意すべきである。三番目のクロックサイクルで、解凍ステートマシン２０９が、データレジスタ２１５Ａ〜２１５Ｄをクリアにすることを、さらに留意すべきである。このイベントのシークエンスのため、解凍ステートマシン２０９は、次の４つの制御ニブルがロードする前に、パラレル構成データ２３３として、２バイトのデータを提供するために十分な時間を有する。この方法で、実施形態２００は、バッファを使用せずに、構成デバイスの失速または構成処理の減速を回避する。
【００７３】
シリアルデータ２２４が、圧縮されていないフォーマットを有する場合、データ変換器は下記のとおり動作する。データ変換器は、クロック信号２２１に応答して、シリアルデータ２２４を受信する。解凍ステートマシン２０９は、データレジスタ２１５Ａ〜２１５Ｄに、シリアルデータから抽出されたデータの４つのニブル（つまり１６ビット）をロードさせる。
【００７４】
解凍ステートマシン２０９はまた、データレジスタ２１５Ａ〜２１５ＤおよびＭＵＸ２３０に、パラレル構成データ２３３として、２バイトの構成データを提供させる。ＰＬＤ１０３のその他部分がその後、上記に説明されたとおり、ＰＬＤ１０３内の多種のブロックおよび回路網をプログラミングするために、パラレル構成データを使用してもよい。この動作モードにおいて、データ変換器におけるその他の回路網および信号が、上記に説明されたとおり動作することに留意すべきである。
【００７５】
実施形態２００がどのように圧縮構成データを処理するかについての例として、実施形態２００が、制御ニブルとしてバイナリ値１０１０を受信すると仮定する。制御ニブルは、制御ニブルに続くビットの数を示す。制御ニブルに基づいて、回路網は、構成データの一部を形成するデータのいかなる追加ビットも受信および処理する。制御ニブルの値は、追加ビット（４ビットの倍数単位で）が続くか、または追加ビットが続かないかを示す。
【００７６】
より具体的には、制御ニブルにおけるバイナリ１のビット数は、構成データの追加ニブルの数に対応する。本例において、制御ニブル（つまり１０１０）はバイナリ１のビットを２つ有する。したがって、データ変換器は、２つの追加ニブルからなるデータを処理する。
【００７７】
制御ニブルは、制御ニブルレジスタ２０３にロードする。解凍ステートマシン２０９は、制御ニブルレジスタ２０３にロードするニブルの数を追跡する。制御ニブルがロードする間に、解凍ステートマシンは、上記に説明されたとおり、データレジスタ２１５Ａ〜２１５Ｄを同期してクリアにする。
【００７８】
制御ニブルがロードした時点で、解凍ステートマシンは、データレジスタのうちのどれに、受信するシリアルデータをロードするかを指示する。制御ニブルにおけるバイナリ１の数字の位置は、シリアルデータをロードするデータレジスタ２１５Ａ〜２１５Ｄの位置を示す。本例において、制御ニブルのデータ、１０１０は、データレジスタ２１５Ａおよびデータレジスタ２１５Ｃがデータをロードすることを示す。
【００７９】
解凍ステートマシン２０９は、続く４ビットのデータレジスタ２１５Ａへ入ってくるデータのローディングを可能にするために、イネーブル信号２１２Ａを使用する。データのローディングが完了した時点で、解凍ステートマシン２０９は、イネーブル信号２１２Ａをアサート停止にする。
【００８０】
次に、解凍ステートマシン２０９は、追加の４ビットのデータレジスタ２１５Ｃへ入ってくるデータのローディングを可能にするために、イネーブル信号２１２Ｃを使用する。データのローディング後に、解凍ステートマシン２０９は、イネーブル信号２１２Ｃをアサート停止にする。データレジスタ２１５Ｂおよびデータレジスタ２１５Ｄは、上記動作中、クリアにされた状態であることを留意すべきである。
【００８１】
解凍ステートマシン２０９は、一旦、イネーブル信号２１２Ｃをアサート停止にすると、制御ニブルレジスタ２０３が、圧縮されて入ってくるデータの追加パケットのために、制御ニブルを受信できるようにする。新規の制御ニブルを受信する間、解凍ステートマシンは、データレジスタ２１５Ａ〜２１５Ｄにおいてアセンブリさせたデータを、２バイトのパラレル構成データ２３３として出力させる。解凍ステートマシン２０９は、上述のように、本動作を完遂するために、ＭＵＸ２３３およびセレクト信号２３６を使用する。
【００８２】
図９は、本発明による典型的な実施形態における、多種の信号およびイベントのためのタイミング図を示す。より具体的には、タイミング図は、図８における実施形態２００に対応する。
【００８３】
図９におけるタイミング図は、クロック信号２２１、シリアルデータ信号２２４、パラレル構成データ２３３、クリア信号２１８、およびパラレルデータクロック信号２３９に対する波形を示す。タイミング図は、本発明のコンセプトの完全な動作を表示あるいは図示していないことに留意すべきである。むしろ、図９は、本発明の一つの実施形態における典型的な一連の波形を示す。さらに、下記に説明されるイベントのシークエンスは、データ変換回路網（図８参照）が、ある期間動作中であって、シリアル構成情報を受信および処理していると仮定する。
【００８４】
図９に関して、シリアルデータ信号２２４は、クロック信号２２１と同調してデータを変化する。時間３０３は、２つの引き続くバイトからなるシリアルデータのために、制御ニブルのローディング開始を示す。時間３０３はまた、パラレル構成データの２つのアセンブリされたバイトの第一のバイトの提供を示す。パラレル構成データの波形は、パラレルデータが利用可能で、有効である期間に対応する。
【００８５】
時間３０６は、パラレル構成データの２つのアセンブリされたバイトの二番目のバイトの提供を示す。時間３０９は、クリア信号２１８のアサーションに対応し、それはデータレジスタの全てをクリアにする（図８および対応する上記の説明を参照）。サイクル全体は、その後、ＰＬＤをプログラミングするために、シリアル構成データを受信、およびパラレル構成データを提供するために繰り返してもよい。
【００８６】
必要に応じて、また、本発明の説明のメリットを享受できる当業者が理解すると、プログラマブル回路網で、あるいは、当技術分野において他の名称で周知の集積回路で、本発明のコンセプトは効果的に適用され得ることも留意すべきである。そのような回路網には、結合プログラマブルロジックデバイス（ＣＰＬＤ）、プログラマブルゲートアレイ（ＰＧＡ）、およびフィールドプログラマブルゲートアレイ（ＦＰＧＡ）として周知のデバイスを含む。
【００８７】
図に関して、主として、示された多種のブロックは概念的機能および信号フローを表し得ることに、当業者は留意すべきである。実際の回路実行は、多種の機能ブロックのために別々に識別可能なハードウェアを備えても、備えなくてもよい。
【００８８】
例えば、多種のブロックの機能性を一つの回路ブロックに要望に応じて、組み合わせてもよい。さらに、要望に応じて、単一のブロックの機能性をいくつかの回路ブロックにおいて実現してもよい。本発明の説明のメリットを享受できる当業者には理解されるように、回路実行の選択は、特定の実行のための、特定の設計および性能仕様などの多種の要因によって決まる。
【００８９】
本明細書の記載に加え、その他の変更および代替の実施形態は、本発明の説明のメリットを享受できる当業者にとって明白となる。したがって、当業者は、本説明が、本発明を実行する方法を教示するものであって、本発明が単に実例的なものであると解釈するべきである。
【００９０】
図示および説明された本発明の形式は、現在の好適な実施形態として考えられるべきである。当業者は、本明細書に記載された本発明の範囲を逸脱することなく、パーツの形状、サイズ、および配置において多種の変更を行ってもよい。例えば、当業者は、本明細書に図示および説明される要素を、同等の要素に代用してもよい。さらに、本発明の説明のメリットを享受できる当業者は、本発明の範囲を逸脱することなく、その他の機能の使用とは独立して、本発明の一定の機能を使用してもよい。
【図面の簡単な説明】
【００９１】
【図１】図１は、本発明の一つの説明的な実施形態による、ＰＬＤの一般的なブロック図を示す。
【図２】図２は、本発明の典型的な実施形態による、ＰＬＤを構成するための、回路配置のさらに詳細なブロック図を示し、より具体的には、ＰＬＤ構成回路網の追加の詳細を示す。
【図３】図３は、ＰＬＤの受動モード構成のための、本発明の典型的な実施形態による回路配置を示す。
【図４】図４は、ＰＬＤの能動モード構成のための、本発明の典型的な実施形態よる回路配置を示す。
【図５】図５は、本発明の実施形態における使用のための、構成回路網のブロック図を示す。
【図６】図６は、構成データの圧縮のための典型的な技術を使用して、本発明による実施形態における使用のための、構成データの圧縮の例を示す。
【図７】図７は、本発明の典型的な実施形態による、データ変換回路網のブロック図を示す。
【図８】図８は、本発明によるデータ変換器の説明的な実施形態を示す。
【図９】図９は、本発明によるデータ変換器の典型的な実施形態における、多種の信号およびイベントのタイミング図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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