(57)【要約】【課題】半導体素子内に複数のシステムを有する、半導体素子上でデータを転送する構造と関連する方法とを提供すること。【解決手段】各システムは、少なくとも１つの処理デバイスおよびローカル・メモリ構造を有する。各処理デバイスは、各システム内の各ローカル・メモリ構造に電気的に結合される。各ローカル・メモリ構造は、他の各ローカル・メモリ構造に電気的に結合される。各ローカル・メモリ構造は、各処理デバイスとアドレス・スペースを共有するように適合される。各処理デバイスは、各ローカル・メモリ構造にデータおよび命令を伝送するように適合される。【選択図】  図１
2007507042.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子内に複数のシステムを有し、
各システムが少なくとも１つの処理デバイスとローカル・メモリ構造とを有し、
前記各処理デバイスが前記各システム内の前記各ローカル・メモリ構造に電気的に結合され、
前記各ローカル・メモリ構造が残りの各ローカル・メモリ構造に電気的に結合され、
前記各ローカル・メモリ構造が前記各処理デバイスとアドレス・スペースを共有するように適合され、
前記各処理デバイスが前記各ローカル・メモリ構造にデータおよび命令を伝送するように適合された、
半導体素子。
【請求項２】
前記各システム内の前記各ローカル・メモリ構造が、他のシステム内の前記処理デバイスと共有する第１のアドレス・スペースを有し、
前記各システム内の前記各ローカル・メモリ構造が、他のシステムのうちのいずれかの前記処理デバイスと共有しない第２のアドレス・スペースを有する、
請求項１に記載の半導体素子。
【請求項３】
さらに前記各処理デバイスが、前記各ローカル・メモリ構造からデータおよび命令を取り出すように適合された、請求項１に記載の半導体素子。
【請求項４】
各ローカル・メモリ構造が、メモリ制御デバイスに結合されたメモリ・デバイスを有し、
前記メモリ制御デバイスが、各処理デバイスと各メモリ・デバイスとの間の前記データおよび命令の流れを制御するように適合された、
請求項３に記載の半導体素子。
【請求項５】
各メモリ・デバイスがデコーダおよび読み取りキューを有し、
複数のシステム内にある第１のシステムのデコーダが、前記複数のシステム内にある第２のシステムからのデータおよび命令を受け入れ、前記データを前記第１のシステム内のメモリ・デバイスおよび読み取りキューの両方に伝送するように適合され、
前記第２のシステムが前記メモリ・デバイス内のメモリ位置にデータを伝送すると同時に、前記処理デバイスが前記メモリ位置からデータを読み取ろうとしている場合、前記第１のシステム内の処理デバイスが、前記第１のシステムの前記メモリ・デバイスからではなく前記第１のシステムの前記読み取りキューからのデータを読み取るように適合される、
請求項４に記載の半導体素子。
【請求項６】
前記メモリ・デバイスが、ランダム・アクセス・メモリ、読み取り専用メモリ、および消去可能プログラマブル読み取り専用メモリからなるグループから選択される、請求項４に記載の半導体素子。
【請求項７】
前記各システムが、他の前記各システムにメモリ書き込みメッセージを伝送するように適合される、請求項１に記載の半導体素子。
【請求項８】
前記各ローカル・メモリ構造が、高速シリアル・リンクによって残りの各ローカル・メモリ構造に電気的に結合される、請求項１に記載の半導体素子。
【請求項９】
前記各システム内の前記各処理デバイスと前記各ローカル・メモリ構造との間の物理的距離が、５０ミクロンから４００ミクロンまでの範囲内である、請求項１に記載の半導体素子。
【請求項１０】
前記各処理デバイスが、中央処理ユニットおよびデジタル信号プロセッサからなるグループから選択される、請求項１に記載の半導体素子。
【請求項１１】
前記複数のシステムが、前記各メモリ構造と前記各処理デバイスとの間のデータ整合性を維持するように適合される、請求項１に記載の半導体素子。
【請求項１２】
前記データ整合性が、コンテンション、トークン・パッシング、およびポーリングからなるグループから選択されたプロトコルを使用して維持される、請求項１１に記載の半導体素子。
【請求項１３】
各システムが、前記各システム内の前記各ローカル・メモリ構造に電気的に結合された複数の処理デバイスを有する、請求項１に記載の半導体素子。
【請求項１４】
各ローカル・メモリ構造が、メモリ制御デバイスに結合されたメモリ・デバイスを有し、
前記メモリ制御デバイスが、複数の各処理デバイスと各メモリ・デバイスとの間の前記データおよび命令の流れを制御するように適合された、
請求項１３に記載の半導体素子。
【請求項１５】
各システムの各メモリ制御デバイスがデコーダおよび読み取りキューを有し、
前記デコーダが、システム内にある前記複数の処理デバイス内の第１の処理デバイスからのデータおよび命令を受け入れ、前記データおよび命令を前記システム内の前記メモリ・デバイスおよび前記読み取りキューの両方に伝送するように適合され、
前記第１の処理デバイスが前記メモリ・デバイス内のメモリ位置にデータおよび命令を伝送すると同時に、前記システム内の第２の処理デバイスが前記メモリ位置からデータおよび命令を読み取ろうとしている場合、前記第２の処理デバイスが、前記メモリ・デバイスからではなく前記読み取りキューからのデータおよび命令を読み取るように適合される、
請求項１４に記載の半導体素子。
【請求項１６】
半導体素子内に複数のシステムを提供するステップであって、各システムがローカル・メモリ構造に電気的に結合された少なくとも１つの処理デバイスを有する、提供するステップと、
前記各ローカル・メモリ構造を残りの各ローカル・メモリ構造に電気的に結合するステップと、
前記各システム内の各ローカル・メモリ構造によって、他の各システム内の各処理デバイスとアドレス・スペースを共有するステップと、
前記各処理デバイスによって、前記各ローカル・メモリ構造にデータおよび命令を伝送するステップと、
を有する、データ流れを制御するための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体におけるプロセッサからメモリまでの速度を上げるための構造および関連する方法に関する。
【背景技術】
【０００２】
電子構造では、通常、電子構造内を移動する信号のアクセス時間が遅い。アクセス時間が遅いために電子構造全体の性能が低下し、これによって電子構造の効率が悪くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、より効率の良い電子構造を作成するために、電子構造内での信号のアクセス時間を向上させることが求められている。
【課題を解決するための手段】
【０００４】
本発明は、半導体素子内に複数のシステムを有し、
各システムが少なくとも１つの処理デバイスとローカル・メモリ構造とを有し、各当該処理デバイスが各当該システム内の各当該ローカル・メモリ構造に電気的に結合され、各当該ローカル・メモリ構造が残りの各ローカル・メモリ構造に電気的に結合され、各当該ローカル・メモリ構造が各当該処理デバイスとアドレス・スペースを共有するように適合され、各当該処理デバイスが各当該ローカル・メモリ構造にデータおよび命令を伝送するように適合された、半導体素子を提供する。
【０００５】
本発明は、
半導体素子内に複数のシステムを提供するステップであって、各システムがローカル・メモリ構造に電気的に結合された少なくとも１つの処理デバイスを有する、提供するステップと、
各当該ローカル・メモリ構造を残りの各ローカル・メモリ構造に電気的に結合するステップと、
各当該ローカル・メモリ構造によって、残りの各ローカル・メモリ構造とアドレス・スペースを共有するステップと、
各当該処理デバイスによって、各当該ローカル・メモリ構造にデータおよび命令を伝送するステップと、
を有する、データ流れを制御するための方法を提供する。
【発明を実施するための最良の形態】
【０００６】
図１は、本発明の諸実施形態に従った、第１のシステム６および第２のシステム３を有する半導体素子２を示すブロック図であり、第１のシステム６は第１の処理デバイス７および第１のローカル・メモリ構造８を有し、第２のシステム３は第２の処理デバイス９および第２のローカル・メモリ構造１を有する。図１では、第１のシステム６および第２のシステム３は例示の目的で示されたものであり、半導体素子８は、第１のシステム６あるいは第２のシステム３またはその両方と等価の複数のシステムを有することができる。さらに、以下の図２の記述で詳細に説明するように、複数のシステムはそれぞれ複数の処理デバイスを有することができる。第１の処理デバイス７は、リンク７２を介して第１のローカル・メモリ構造８に電気的に結合される。第２の処理デバイス９は、リンク７４を介して第２のローカル・メモリ構造１に電気的に結合される。処理デバイス７および９は、それぞれ隣接することができるが、各システム６および７でそれぞれのローカル・メモリ構造８および１は接触しない。各システム６および７の、各処理デバイス７と９との間およびそれぞれのローカル・メモリ構造８と１との間に存在可能な物理的距離は、約５０ミクロンから約４００ミクロンまでの範囲内である。各処理デバイス７および９は、半導体素子２上で、とりわけ圧縮、計算、暗号化、復号などの複数の機能を制御する。処理デバイス７とローカル・メモリ構造８、および処理デバイス９とローカル・メモリ構造１とをグループ化することにより、処理デバイス７および９それぞれがメモリ構造８および１それぞれに物理的に近づくため、半導体素子が機能できる全体の速度が上がる。第１のシステム６内のローカル・メモリ構造８は、リンク１０を介して、第２のシステム３内のローカル・メモリ構造１に電気的に結合される。リンク１０は、とりわけ約１０メガビット／秒のＵｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ（ＵＳＢ）１．０、約２．５ギガビット／秒のＰｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）などの、当業者には周知のとりわけ高速なシリアル・リンクとすることができる。第１のローカル・メモリ構造８は、メモリ制御デバイス４に結合されたメモリ・デバイス５を有する。第２のローカル・メモリ構造１は、メモリ制御デバイス１５に結合されたメモリ・デバイス１１を有する。メモリ・デバイス５は、処理デバイス７が上記で論じたように半導体素子２上で複数の機能を実行できるように、処理デバイス７用のデータあるいは命令またはその両方のセットを有する。メモリ・デバイス１１は、処理デバイス９が上記で論じたように半導体素子２上で複数の機能を実行できるように、処理デバイス９用のデータあるいは命令またはその両方のセットを有する。第１のシステム６内のメモリ・デバイス５は、処理デバイス７および処理デバイス９の両方によってアクセスされるように適合された、第１の共有アドレス・スペースを有することができる。第２のシステム３内のメモリ・デバイス１１は、処理デバイス７および処理デバイス９の両方によってアクセスされるように適合された、第２の共有アドレス・スペースを有することができる。加えて、処理デバイス７���、処理デバイス９と共有していないローカル・メモリ・デバイス５内のアドレス・スペースにアクセスすることが可能であり、処理デバイス９は、処理デバイス７と共有していないローカル・メモリ・デバイス１１内のアドレス・スペースにアクセスすることが可能である。したがって、この共有アドレス・スペースおよび非共有アドレス・スペースに基づき、システム３および６のそれぞれで、合計アドレス可能スペース（Ｔ）は、アドレス可能スペースの共有部分（Ｓ）に非共有アドレス可能スペース（Ｕ）と処理デバイスの数（Ｎ）との積を加えたものに等しい（すなわち、Ｔ＝Ｓ＋Ｎ＊Ｕ）。前述の特徴により、処理デバイス７および処理デバイス９は、メモリ・デバイス１１あるいは５またはその両方のいずれかまたは両方における共有メモリ・スペースから、データあるいは命令またはその両方の共有セットにアクセスできるようになる。別の方法として、第１のシステム６のメモリ・デバイス５は、第２のシステム３の処理デバイス９といかなるアドレス・スペースも共有しない場合があり、第２のシステム３のメモリ・デバイス１１は、第１のシステム６の処理デバイス７といかなるアドレス・スペースも共有しない場合がある。システム６のメモリ制御デバイス４は、処理デバイス７あるいはメモリ・デバイス５および１１またはその両方の間の、データあるいは命令またはその両方の流れを制御するように適合される。システム３のメモリ制御デバイス１５は、処理デバイス９あるいはメモリ・デバイス５および１１またはその両方の間の、データあるいは命令またはその両方の流れを制御するように適合される。第１のシステム６は、第２のシステム３とのデータ整合性（すなわちデータが同じであること）を維持する。メモリ制御デバイス４は、処理デバイス７がメモリ・デバイス５またはメモリ・デバイス１１のいずれかにあるメモリ位置にアクセスし、処理デバイス９がメモリ・デバイス５またはメモリ・デバイス１１のいずれかにある同じメモリ位置へのアクセスを試みている場合は、いつでもメモリ制御デバイス１５にメッセージ（メモリ読み取り／書き込みメッセージ）を送信するように適合される。メモリ制御デバイス１５は、処理デバイス９がメモリ・デバイス１１またはメモリ・デバイス５のいずれかにあるメモリ位置にアクセスし、処理デバイス７がメモリ・デバイス１１またはメモリ・デバイス５のいずれかにある同じメモリ位置へのアクセスを試みている場合は、いつでもメモリ制御デバイス４にメッセージ（メモリ読み取り／書き込みメッセージ）を送信するように適合される。前述の特徴により、データの整合性が維持され、システム６および７が任意の指定された機能を実行するためのいかなるデータあるいは命令またはその両方も失われることがない。データの整合性の維持については、以下の図３の記述でより詳細に説明する。データの整合性は、とりわけ、コンテンション・プロトコル、トークン・パッシング・プロトコル、ポーリング・プロトコルなどを含む、当業者に周知の任意のプロトコルを使用して維持することができる。半導体素子２は集積回路（ＩＣ）とすることができる。システム６および７それぞれのメモリ・デバイス８は、とりわけ、ランダム・ア���セス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭ）などとすることができる。システム６は、メモリ書き込みメッセージをシステム３に伝送するように適合可能であり、その逆も可能である。システム６および７それぞれの処理デバイス９は、とりわけ、中央処理ユニット（ＣＰＵ）、デジタル信号プロセッサ（ＤＳＰ）などとすることができる。
【０００７】
図２は、本発明の諸実施形態に従った、第１のシステム１５および第２のシステム１９を有する半導体素子１２のブロック図を示す、図１の代替実施形態を示す図である。図１とは対照的に、システム１５は、ローカル・メモリ構造２３に電気的に結合された複数の処理デバイス１４、１６、および１８を有する。メモリ構造２３は、メモリ・デバイス３８およびメモリ制御デバイス４０を有する。システム１５内の各処理デバイス１４、１６、および１８は、相互に関係し、同じメモリ・デバイス３８を使用する必要がある機能（すなわち、上記の図１の記述で説明した機能）を実行することができる。同じメモリ・デバイス３８に物理的に近い同様の機能を実行する処理デバイス１４、１６、および１８をグループ化することによって、処理デバイス１４、１６、および１８それぞれがメモリ・デバイス３８に物理的に近くなるため、半導体素子が機能できる全体の速度が向上する。システム１５と同様に、システム１９は、ローカル・メモリ構造２７に電気的に結合された複数の処理デバイス２６、２８、および３０を有する。メモリ構造２７は、メモリ・デバイス４６およびメモリ制御デバイス４８を有する。システム１９内の各処理デバイス２６、２８、および３０は、相互に関係し、同じメモリ・デバイス４６を使用する必要がある機能（すなわち、上記の図１の記述で説明した機能）を実行することができる。上記の図１の記述で説明したように、処理デバイス１４、１６、および１８それぞれが半導体素子１２上で複数の機能を実行できるように、メモリ・デバイス３８は、処理デバイス１４、１６、および１８それぞれに関するデータあるいは命令またはその両方のセットを有する。第１のシステム１５内のメモリ・デバイス３８は、処理デバイス１４、１６、および１８のグループならびに処理デバイス２６、２８、および３０のグループの両方によって、アクセスされるように適合された、第１の共有アドレス・スペースを有することができる。第２のシステム１９内のメモリ・デバイス４６は、処理デバイス１４、１６、および１８のグループならびに処理デバイス２６、２８、および３０のグループの両方によって、アクセスされるように適合された、第２の共有アドレス・スペースを有することができる。加えて、処理デバイス１４、１６、および１８のグループは、処理デバイス２６、２８、および３０のグループと共有していないローカル・メモリ・デバイス３８内のアドレス・スペースにアクセスすることが可能であり、処理デバイス２６、２８、および３０のグループは、処理デバイス１４、１６、および１８のグループと共有していないローカル・メモリ・デバイス４６内のアドレス・スペースにアクセスすることが可能である。したがって、この共有アドレス・スペースおよび非共有アドレス・スペースに基づき、システム１５および１９のそれぞれで、合計アドレス可能スペース（Ｔ）は、アドレス可能スペースの共有部分（Ｓ）に非共有アドレス可能スペース（Ｕ）と処理デバイスの数（Ｎ）との積を加えたものに等しい（すなわち、Ｔ＝Ｓ＋Ｎ＊Ｕ）。前述の特徴により、処理デバイス１４、１６、および１８は、メモリ・デバイス３８あるいは４６またはその両方のいずれかまたは両方における共有メモリ・スペースから、データあるいは命令またはその両方の共有セットにアクセスできるようになる。別の方法として、第１のシステム１５のメモリ・デバイス３８は、第２のシステム１９の処理デバイス２６、２８、および３０といかなるアドレス・スペースも共有しない場合があり、第２のシステム１９のメモリ・デバイス４６は、第１のシステム１５の処理デバイス１４、１６、および１８といかなるアドレス・スペースも共有しない場合がある。システム１５のメモリ制御デバイス４０は、処理デバイス１４、１６、および１８それぞれとメモリ・デバイス３８との間の、対応するリンク２０、２２、および２４を介したデータあるいは命令またはその両方の流れを制御するように適合される。メモリ制御デバイス４０は、システム１５内、ならびに処理デバイス１４、１６、および１８とメモリ・デバイス３８との間のデータ整合性（すなわちデータが同じであること）を維持する。メモリ制御デバイス４０は、処理デバイス１４、１６、および１８のいずれか１つが、メモリ・デバイス３８内のメモリ位置にアクセスしようとしており、処理デバイス１４、１６、および１８のいずれか１つがメモリ・デバイス３８にある同じメモリ位置へのアクセスを試みている場合は、いつでも処理デバイス１４、１６、および１８それぞれにメッセージ（すなわち、メモリ読み取り／書き込みメッセージ）を送信するように適合される。前述の特徴により、データの整合性が維持され、処理デバイス１４、１６、および１８が任意の指定された機能を実行するためのいかなるデータあるいは命令またはその両方も失われることがない。データの整合性の維持については、以下の図４の記述でより詳細に説明する。
【０００８】
システム１９内のメモリ・デバイス４６は、上記図１の記述で説明したように、処理デバイス２６、２８、および３０のそれぞれが半導体素子１２上で複数の機能を実行できるように、処理デバイス２６、２８、および３０のそれぞれに関するデータあるいは命令またはその両方のセットを有する。加えて、第２のシステム１９内のメモリ・デバイス４６を、処理デバイス２６、２８、および３０とアドレス・スペースを共有するように適合することができる。前述の特徴により、処理デバイス２６、２８、および３０が、メモリ・デバイス４６内の共有メモリ・スペースからデータあるいは命令またはその両方の共有セットにアクセスできるようにする。システム１９内のメモリ制御デバイス４８は、対応するリンク３２、３４、および３６を介した、処理デバイス２６、２８、および３０それぞれと、メモリ・デバイス４６との間のデータあるいは命令またはその両方の流れを制御するように適合される。メモリ制御デバイス４８は、システム１９内、ならびに処理デバイス２６、２８、および３０とメモリ・デバイス４６との間のデータ整合性（すなわちデータが同じであること）を維持する。メモリ制御デバイス４８は、処理デバイス２６、２８、および３０のいずれか１つが、メモリ・デバイス４６内のメモリ位置にアクセスしようとしており、処理デバイス２６、２８、および３０のいずれか１つがメモリ・デバイス４６にある同じメモリ位置へのアクセスを試みている場合は、いつでも処理デバイス２６、２８、および３０それぞれにメッセージ（すなわち、メモリ読み取り／書き込みメッセージ）を送信するように適合される。前述の特徴により、データの整合性が維持され、処理デバイス２６、２８、および３０が任意の指定された機能を実行するためのいかなるデータあるいは命令またはその両方も失われることがない。データの整合性の維持については、以下の図４の記述でより詳細に説明する。図１のシステム６および７の場合と同様に、図２のシステム１５および１９は、互いにデータ整合性を維持するように適合される（図１の説明を参照）。各システム内の処理デバイス間またはシステム間のデータ整合性は、とりわけ、コンテンション・プロトコル、トークン・パッシング・プロトコル、ポーリング・プロトコルなどを含む、当業者に周知の任意のプロトコルを使用して維持することができる。
【０００９】
図３は、本発明の諸実施形態に従った、第２のシステム９０に結合された第１のシステム８９を有する半導体素子４２（図１の半導体素子２と同様）のブロック図を示す、図１の代替実施形態を示す図である。メモリ構造８６および処理デバイス５２を有する図３のシステム８９は、図１のシステム６に関する。メモリ構造８５および処理デバイス５３を有する図３のシステム９０は、図１のシステム３に関する。メモリ構造８６は、メモリ・デバイス５４およびメモリ制御デバイス３５を有する。メモリ構造８５は、メモリ・デバイス５５およびメモリ制御デバイス３７を有する。図１とは対照的に、図３のメモリ制御デバイス３５は、デコーダ５６および読み取りキュー５８を有し、図３のメモリ制御デバイス３７は、デコーダ５７および読み取りキュー５９を有する。デコーダ５６は、リンク４４（図１のリンク１０と等価）を介してデコーダ５７に電気的に結合され、これによって第１のシステム８９が第２のシステム９０に結合される。システム８９は、処理デバイス５２および５３の両方が、メモリ・デバイス５４またはメモリ・デバイス５５のいずれかの共有メモリ位置に対して、データあるいは命令またはその両方の共有セットの読み取りまたは書き込みを同時に試行している場合、システム９０とのデータ整合性を維持するように適合される。第１の例として、処理デバイス５３が、データあるいは命令またはその両方をメモリ・デバイス５４内の第１のメモリ位置に書き込もうとすると同時に、処理デバイス５２が、データあるいは命令またはその両方をメモリ・デバイス５４内の第１のメモリ位置から読み取ろうとする場合、デコーダ５６は、リンク８３を介したメモリ・デバイス５４およびリンク６１を介した読み取りキュー５８の両方に、データあるいは命令またはその両方を送信することになる。その後、処理デバイス５２は、リンク７６を介してメモリ・デバイス５４からではなく、リンク７８を介して読み取りキュー５８から、データあるいは命令またはその両方を読み取ることになる。前述の手順により、処理デバイス５２が、最新のデータあるいは命令またはその両方を読み取ることができるようになる。処理デバイス５２は、通常は、リンク７６を介してメモリ・デバイス５４にアクセスすることになる。第２の例として、処理デバイス５３がデータあるいは命令またはその両方をメモリ・デバイス５５内の第２のメモリ位置に書き込もうとすると同時に、処理デバイス５３がデータあるいは命令またはその両方をメモリ・デバイス５５内の第２のメモリ位置から読み取ろうとする場合、デコーダ５７は、リンク８４を介したメモリ・デバイス５５およびリンク６２を介した読み取りキュー５９の両方に、データあるいは命令またはその両方を送信することになる。その後、処理デバイス５３は、リンク８１を介してメモリ・デバイス５５からではなく、リンク７９を介して読み取りキュー５９から、データあるいは命令またはその両方を読み取ることになる。前述の手順により、処理デバイス５３が、最新のデータあるいは命令またはその両方を読み取ることができるようになる。処理デバイス５３は、通常は、リンク８１を介してメモリ・デバイス５５にアクセスすることになる。
【００１０】
図４は、本発明の諸実施形態に従った、第２のシステム１１０に結合された第１のシステム１０８を有する半導体素子１０７（図２の半導体素子１２と同様）のブロック図を示す、図２の代替実施形態を示す図である。メモリ構造１０６および複数の処理デバイス９２、９３、および９４を有する図４のシステム１０８は、図２のシステム１５に関する。メモリ構造１１９および複数の処理デバイス９５、９６、および９７を有する図４のシステム１１０は、図２のシステム１９に関する。メモリ構造１０６は、メモリ・デバイス１０５およびメモリ制御デバイス１２６を有する。メモリ構造１１９は、メモリ・デバイス１１７およびメモリ制御デバイス１２８を有する。図２とは対照的に、図４のメモリ制御デバイス１２６は、デコーダ１０４および読み取りキュー１０３を有し、図４のメモリ制御デバイス１２８は、デコーダ１１５および読み取りキュー１１６を有する。複数の処理デバイス９２、９３、および９４は、バス構造１２２を介してそれぞれ個々にリンク１００、１０１、および１０２に結合され、複数の処理デバイス９５、９６、および９７は、バス構造１２４を介してそれぞれ個々にリンク１１１、１１２、および１１４に結合される。
【００１１】
デコーダ１０４は、リンク１０９（図２のリンク５０と等価）を介してデコーダ１１５に電気的に結合され、これによって第１のシステム１０８が第２のシステム１１０に結合される。システム１０８は、上記図３の記述で説明したように、システム１１０とのデータ整合性を維持するように適合される。加えて、メモリ制御デバイス１２６は、複数の処理デバイス９２、９３、および９４とメモリ・デバイス１０５との間のデータ整合性を維持するように適合される。たとえば、処理デバイス９２が、データあるいは命令またはその両方をメモリ・デバイス１０５内の第１のメモリ位置に書き込もうとすると同時に、処理デバイス９３が、データあるいは命令またはその両方をメモリ・デバイス１０５内の第１のメモリ位置から読み取ろうとする場合、デコーダ１０４は、リンク８０を介したメモリ・デバイス１０５およびリンク１２８を介した読み取りキュー１０３の両方に、データあるいは命令またはその両方を送信することになる。その後、処理デバイス９３は、リンク１００を介してメモリ・デバイス１０５からではなく、リンク１０１を介して読み取りキュー１０３から、データあるいは命令またはその両方を読み取ることになる。前述の手順により、処理デバイス９３が、最新のデータあるいは命令またはその両方を読み取ることができるようになる。処理デバイス９３は、通常は、リンク１００を介してメモリ・デバイス１０５にアクセスすることになる。前述の手順は、システム１０８における複数の処理デバイス９２、９３、および９４とメモリ・デバイス１０５との間の、任意の組み合わせの読み取り／書き込みに適用可能である。システム１０８に関する前述の手順は、システム１１０における複数の処理デバイス９５、９６、および９７とメモリ・デバイス１１７との間の、任意の組み合わせの読み取り／書き込みに適用可能である。
【００１２】
以上、本発明の諸実施形態について例示の目的で説明してきたが、当業者であれば多くの修正および変更が明らかとなろう。したがって、添付の特許請求の範囲は、本発明の真の趣旨および範囲に入るこうした修正および変更のすべてを包含することが意図される。
【図面の簡単な説明】
【００１３】
【図１】本発明の諸実施形態に従った、第１のシステムおよび第２のシステムを有する半導体素子を示すブロック図である。
【図２】本発明の諸実施形態に従った、複数のシステムを有し、各システムが複数の処理デバイスを有する半導体素子のブロック図を示す、図１の代替実施形態を示す図である。
【図３】本発明の諸実施形態に従った、複数のシステムを有し、各システムがデコーダおよび読み取りキューを有する半導体素子のブロック図を示す、図１の代替実施形態を示す図である。
【図４】本発明の諸実施形態に従った、複数のシステムを有し、各システムがデコーダおよび読み取りキューに結合された複数の処理デバイスを有する半導体素子のブロック図を示す、図２の代替実施形態を示す図である。
【図１】
2007507042.tif 000003
【図２】
2007507042.tif 000004
【図３】
2007507042.tif 000005
【図４】
2007507042.tif 000006
【国際調査報告】
2007507042.tif 000007