(57)【要約】【課題】従来の半導体記憶装置は、指定された記憶領域のアドレスと実際にデータの書込み又は読出しが行われた記憶領域のアドレスとが一致するか否かを精度良く判定できないという問題があった。【解決手段】本発明にかかる半導体記憶装置は、外部からのアドレス信号に含まれるアドレスによって指定された記憶領域に対してデータの書込み又は読出しを行う。データの書込み又は読出しが行われた記憶領域のアドレスを出力するアドレス情報保持部と、アドレス信号に含まれるアドレスと、アドレス信号に応じてデータの書込み又は読出しが行われた記憶領域のアドレスとしてアドレス情報保持部より出力されたアドレスと、が一致するか否かを比較する第１の比較回路と、を備える。このような回路構成により、指定された記憶領域のアドレスと実際にデータの書込み又は読出しが行われた記憶領域のアドレスとが一致するか否かを精度良く判定できる。【選択図】図１
2011023078.tif 000002
【特許請求の範囲】
【請求項１】
外部からのアドレス信号に含まれるアドレスによって指定された記憶領域に対してデータの書込み又は読出しを行う半導体記憶装置であって、
前記データの書込み又は読出しが行われた記憶領域のアドレスを出力するアドレス情報保持部と、
前記アドレス信号に含まれるアドレスと、当該アドレス信号に応じて前記データの書込み又は読出しが行われた記憶領域のアドレスとして前記アドレス情報保持部より出力されたアドレスと、が一致するか否かを比較する第１の比較回路と、を備えた半導体記憶装置。
【請求項２】
前記アドレス情報保持部は、
前記データの書込み又は読出しが行われる記憶領域のアドレスに対応するアドレス情報を保持する複数の不揮発性記憶素子により構成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
複数のワード線及びビット線のうちいずれかのワード線及びビット線を前記アドレス信号に基づいて選択するデコーダをさらに備え、
前記データの書込み又は読出しが行われる記憶領域のアドレスが当該ワード線及び当該ビット線によって指定されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記アドレス情報保持部は、
前記複数のワード線に対応するワード線情報を保持するワード線情報保持部と、
前記複数のビット線に対応するビット線情報を保持するビット線情報保持部と、を有し、
前記デコーダによって選択されたワード線に対応するワード線情報と、前記デコーダによって選択されたビット線に対応するビット線情報と、に基づいて決定されるアドレスを出力することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記データの書込み又は読出しが行われた記憶領域のアドレスの反転値を出力する反転アドレス情報保持部と、
前記アドレス信号に含まれるアドレスの反転値と、当該アドレス信号に応じて前記データの書込み又は読出しが行われた記憶領域のアドレスの反転値として反転アドレス情報保持部より出力されたアドレスの反転値と、が一致するか否かを比較する第２の比較回路と、をさらに備えた請求項１〜４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記反転アドレス情報保持部は、
前記データの書込み又は読出しが行われる記憶領域のアドレスの反転値に対応する反転アドレス情報を保持する複数の不揮発性記憶素子により構成されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記反転アドレス情報保持部は、
前記複数のワード線に対応するワード線情報の反転値を保持する反転ワード線情報保持部と、
前記複数のビット線に対応するビット線情報の反転値を保持する反転ビット線情報保持部と、を有し、
前記デコーダによって選択されたワード線に対応する反転ワード線情報と、前記デコーダによって選択されたビット線に対応する反転ビット線情報と、に基づいて決定されるアドレスの反転値を出力することを特徴とする請求項５又は６に記載の半導体記憶装置。
【請求項８】
前記不揮発性記憶素子は、
ＮチャネルＭＯＳトランジスタであることを特徴とする請求項２又は６に記載の半導体記憶装置。
【請求項９】
外部からのアドレス信号に含まれるアドレスによって指定された記憶領域に対してデータの書込み又は読出しを行う半導体記憶装置であって、
複数のワード線及びビット線のうちいずれかのワード線及びビット線を前記アドレス信号に基づいて選択し、前記データの書込み又は読出しが行われる記憶領域のアドレスを当該ワード線及び当該ビット線によって指定するデコーダと、
前記デコーダによって選択されるワード線及びビット線に基づいて決定されるアドレスを出力するアドレス情報保持部と、
前記アドレス信号に含まれるアドレスと、当該アドレス信号に応じて前記デコーダが選択したワード線及びビット線に基づいて前記アドレス情報保持部から出力されたアドレスと、が一致するか否かを比較する第１の比較回路と、を備えた半導体記憶装置。
【請求項１０】
前記アドレス情報保持部は、
前記デコーダによって選択されるワード線及びビット線に基づいて決定されるアドレスに対応するアドレス情報を保持する複数の不揮発性記憶素子により構成されることを特徴とする請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特にデータの書込み又は読出しが指定された記憶領域のアドレスとデータの書込み又は読出しが行われた記憶領域のアドレスとが一致するか否かを判定するのに適した半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体製品の車載適用が進んできている。車載向け製品においては安全性の要求が厳しく、製品内にメモリ回路が搭載されている場合には、メモリ回路の故障検出を確実に実施することが要求されている。
【０００３】
メモリセルに記憶されたデータの故障を検出し保護する技術としては、パリティ、ＥＣＣなどの技術が一般的に知られている。それに加え、データの書込み又は読出しが指定された記憶領域のアドレスと、実際にデータの書込み又は読出しが行われた記憶領域のアドレスと、が一致するか否かの判定をすることにより、アドレスデータの故障を検出する技術が要求されている。
【０００４】
このような要求に対する解決策が特許文献１に開示されている。特許文献１に開示されているアドレス不一致検出回路は、データ書込み時にはアドレスの全ビットについてアドレス用チェックビットが生成され記憶素子に書込まれる。そして記憶素子に書込まれたデータの読出し時にはアドレスの全ビットと記憶素子に書込まれたアドレス用チェックビットとからアドレス用シンドローム情報が生成され、この情報に基づいて書込み時のアドレスと読出し時のアドレスとの一致・不一致が判定される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−１８１７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のように、従来技術でのアドレス情報（アドレス用チェックビット）は、書換え可能なメモリ（例えば、ＳＲＡＭなどの揮発性メモリ）に書込まれる。また、アドレス情報の書込みは、データの書込み動作とともに行われる。したがって、データの書込みが指定された記憶領域のアドレスと、実際にデータの書込みが行われた記憶領域のアドレスと、が一致するか否かの判定はデータの読出し動作時にしか行うことができない。
【０００７】
したがって、データの書込み動作時において、指定されたアドレス（Ａとする）が何らかの不具合により誤ったアドレス（Ｂとする）に変更された場合、アドレスＢの記憶領域には、アドレスＡの記憶領域に書込まれる予定のデータと、それに付加されたアドレスＢのチェックビットと、が書込まれる。一方、アドレスＡの記憶領域には、古いデータと、それに付加されたアドレスＡのチェックビットと、が書き換わらないまま残ってしまう。
【０００８】
したがって、その後のデータの読出し動作時において、アドレスＡのデータを読出した場合、古いデータとそれに付加されたアドレスＡのチェックビットとが読出される。つまり、指定された記憶領域のアドレス（Ａ）とデータの読出しが行われた記憶領域アドレス（Ａ）とが一致しているにもかかわらず誤ったデータ（古いデータ）が読出される。同様に、アドレスＢのデータを読出した場合、アドレスＡの記憶領域に書込まれる予定であったデータと、それに付加されたアドレスＢのチェックビットと、が読出される。つまり、指定された記憶領域のアドレス（Ｂ）とデータの読出しが行われた記憶領域のアドレス（Ｂ）とが一致しているにもかかわらず誤ったデータ（アドレスＡに書込まれる予定であったデータ）が読出される。このように従来技術では、書込みデータと書込みアドレスの相関を保証することできない。そのため従来技術では、指定された記憶領域のアドレスと実際にデータの書込み又は読出しが行われた記憶領域のアドレスとが一致するか否かの判定を精度良く行うことができないという問題があった。
【課題を解決するための手段】
【０００９】
本発明にかかる半導体記憶装置は、外部からのアドレス信号に含まれるアドレスによって指定された記憶領域に対してデータの書込み又は読出しを行う半導体記憶装置であって、前記データの書込み又は読出しが行われた記憶領域のアドレスを出力するアドレス情報保持部と、前記アドレス信号に含まれるアドレスと、当該アドレス信号に応じてデータの書込み又は読出しが行われた記憶領域のアドレスとして前記アドレス情報保持部より出力されたアドレスと、が一致するか否かを比較する第１の比較回路と、を備える。
【００１０】
また、本発明にかかる半導体記憶装置は、外部からのアドレス信号に含まれるアドレスによって指定された記憶領域に対してデータの書込み又は読出しを行う半導体記憶装置であって、複数のワード線及びビット線のうちいずれかのワード線及びビット線を前記アドレス信号に基づいて選択し、前記データの書込み又は読出しが行われる記憶領域のアドレスを当該ワード線及び当該ビット線によって指定するデコーダと、前記デコーダによって選択されるワード線及びビット線に基づいて決定されるアドレスを出力するアドレス情報保持部と、前記アドレス信号に含まれるアドレスと、当該アドレス信号に応じて前記デコーダが選択したワード線及びビット線に基づいて前記アドレス情報保持部から出力されたアドレスと、が一致するか否かを比較する第１の比較回路と、を備える。
【００１１】
上述のような回路構成により、データの書込み又は読出しが指定された記憶領域のアドレスと、実際にデータの書込み又は読出しが行われた記憶領域のアドレスと、が一致するか否かの判定を精度良く行うことができる。
【発明の効果】
【００１２】
本発明により、データの書込み又は読出しが指定された記憶領域のアドレスと、実際にデータの書込み又は読出しが行われた記憶領域のアドレスと、が一致するか否かの判定を精度良く行うことが可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１にかかる半導体記憶装置のブロック図である。
【図２】本発明の実施の形態１にかかる半導体記憶装置の読出し回路である。
【図３】本発明の実施の形態１にかかる半導体記憶装置の比較回路である。
【図４】本発明の実施の形態１にかかるアドレス情報メモリビットブロックの詳細図である。
【図５】本発明の実施の形態２にかかる半導体記憶装置のブロック図である。
【図６】本発明の実施の形態２にかかるアドレス情報メモリビットブロックの詳細図である。
【発明を実施するための形態】
【００１４】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００１５】
実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１は、本発明の実施の形態１にかかる半導体記憶装置を示す図である。図１に示す回路は、コントロール回路７と、Ｙデコーダ８と、Ｘデコーダ９と、書込み／読出し回路１０と、Ｙセレクタ回路１１と、メモリアレイ１２と、アドレス情報メモリビット（ＲＯＭ；アドレス情報保持部）１７と、アドレス情報読出し回路２４と、比較回路（第１の比較回路）３０と、を備える。なお、Ｙデコーダ８とＸデコーダ９とによりデコーダを構成する。
【００１６】
なお本実施の形態では、データの書込み又は読出しを行うメモリアレイ１２のアドレスを指定するアドレス信号が、５ビット幅の信号である場合を例に説明する。また、アドレス信号の上位３ビットはＸデコーダ９に入力される。アドレス信号の下位２ビットはＹデコーダ８に入力される。すなわち、アドレス信号線は、"Ａ０、Ａ１、Ａ２、Ａ３、Ａ４"の５ビットにより構成される。また、Ｘアドレス信号線２は"Ａ２、Ａ３、Ａ４"の上位３ビットにより構成される。Ｙアドレス信号線３は、"Ａ０、Ａ１"の下位２ビットにより構成される。以下の説明では、Ｘアドレス信号線２の各ビットを表す場合、それぞれＸアドレスＡ２〜Ａ４と称す。またＹアドレス信号線３の各ビットを表す場合、それぞれＹアドレスＡ０，Ａ１と称す。
【００１７】
上述のように、Ｙアドレス信号線３がＡ０、Ａ１の２ビットにより構成された場合、Ｙデコーダ８から出力されるＹデコーダ選択信号線は４本である。同様に、Ｘアドレス信号線２がＡ２、Ａ３、Ａ４の３ビットによって構成された場合、Ｘデコーダ９から出力されるワード線は８本である。なお、図１では説明の便宜上、Ｙアドレス（ＹアドレスＡ０，Ａ１）の最下位に対応するＹデコーダ選択信号線１３と、Ｙアドレスの最上位に対応するＹデコーダ選択信号線１４と、Ｘアドレス（ＸアドレスＡ２〜Ａ４）の最下位に対応するワード線１５と、Ｘアドレスの最上位に対応するワード線１６と、のみを図示する。
【００１８】
コントロール回路７は、メモリ制御信号線１を入力とし、書込み／読出し制御信号線２３を出力する。Ｙデコーダ８は、Ｙアドレス信号線３を入力とし、Ｙデコーダ選択信号線１３とＹデコーダ選択信号線１４とを出力する。Ｘデコーダ９は、Ｘアドレス信号線２を入力とし、ワード線１５とワード線１６とを出力する。メモリアレイ１２は、アドレス信号に応じた複数のワード線と、これらのワード線と直交し当該アドレス信号に応じた複数のデータメモリビット線（ビット線）と、が重なった箇所にそれぞれメモリセルがマトリクス状に配置されている。
【００１９】
なおメモリアレイ１２は、アドレス信号によって指定されたアドレスの記憶領域に対しデータの書込み又は読出しを行う。ここで、メモリアレイ１２は、複数のワード線（図１の場合におけるワード線１５，１６）のうちＸアドレス信号に基づいて選択されたいずれかのワード線と、複数のＹデコーダ選択信号線（図１の場合におけるＹデコーダ選択信号線１３，１４）のうちＹアドレス信号に基づいて選択されたいずれかのデータメモリビット線と、によりアドレスが指定される。
【００２０】
メモリアレイ１２は、ワード線１５とワード線１６とを入力とする。さらに、メモリアレイ１２は、書込み又は読出しのデータ（メモリ入出力情報）を送受信するデータメモリビット線６を介して、Ｙセレクタ回路１１と接続される。
【００２１】
Ｙセレクタ回路１１は、Ｙデコーダ選択信号線１３とＹデコーダ選択信号線１４とを入力とする。さらに、Ｙセレクタ回路１１は、メモリ入出力情報を送受信するＹセレクタ選択ビット線５を介して、書込み／読出し回路１０と接続される。書込み／読出し回路１０は、書込み／読出し制御信号線２３を入力とし、さらに、入出データ線４を介してデータの入出力が行われる。
【００２２】
アドレス情報メモリビット（ＲＯＭ）１７は、メモリアレイ１２に設けられた各メモリセルと同数の不揮発性メモリセル（不揮発性記憶素子）を備える。なお、本実施の形態ではメモリアレイ１２とアドレス情報メモリビット１７とは、共通のワード線及びデータメモリビット線により制御されるが、必ずしも共通でなくても良い。
【００２３】
アドレス情報メモリビット１７において、Ｙデコーダ選択信号線１３，１４と、ワード線１５，１６と、が紙面の水平方向に並列に配線される。さらに、アドレス情報メモリビット１７において、ＸアドレスＡ４情報メモリビット線１８と、ＸアドレスＡ３情報メモリビット線１９と、ＸアドレスＡ２情報メモリビット線２０と、ＹアドレスＡ１情報メモリビット線２１と、ＹアドレスＡ０情報メモリビット線２２と、が紙面の垂直方向に並列に配線され、これらのメモリビット線を介してアドレス情報読出し回路２４と接続される。
【００２４】
アドレス情報読出し回路２４は、さらに書込み／読出し制御信号線２３を入力とし、ＸアドレスＡ４情報読出し出力線２５と、ＸアドレスＡ３情報読出し出力線２６と、ＸアドレスＡ２情報読出し出力線２７と、ＹアドレスＡ１情報読出し出力線２８と、ＹアドレスＡ０情報読出し出力線２９と、を並列に介して比較回路３０と接続される。比較回路３０は、Ｘアドレス信号線２とＹアドレス信号線３とからなるアドレス信号線を入力とし、アドレス比較結果出力信号線４１を介してアドレス比較結果（指定された記憶領域のアドレスと実際にデータの書込み又は読出しが行われたアドレスとが一致するか否かの判定結果）を出力する。
【００２５】
図４にアドレス情報メモリビット１７の詳細図を示す。図４に示すように、Ｙアドレス情報を格納する領域（ビット線情報保持部）には、Ｙデコーダ選択信号線１３，１３Ａ，１３Ｂ，１４と、Ｙアドレス情報メモリビット線２１，２２と、が交差する箇所にマトリクス状に配置された複数のメモリセルがメモリビットとして設けられる。なお、これらのメモリセルによりＹアドレスＡ０，Ａ１の情報が記憶される。
【００２６】
また、Ｘアドレス情報を格納する領域（ワード線情報保持部）には、ワード線１５，１５Ａ〜Ｆ，１６と、Ｘアドレス情報メモリビット線１８〜２０と、が交差する箇所にマトリクス状に配置された複数のメモリセルがメモリビットとして設けられる。なお、これらのメモリセルによりＸアドレスＡ２〜Ａ４の情報が記憶される。
【００２７】
ここでアドレス情報メモリビット１７において、"１"のデータを保持するメモリビットにはＯＮセル（電流を流すメモリセル）が配置され、"０"のデータを保持するメモリビットにはＯＦＦセル(電流を流さないメモリセル)が配置される場合を例に説明する。
【００２８】
まず、Ｙアドレス情報を格納する領域において、ＹアドレスＡ１，Ａ０が"００"の場合について説明する。この場合、選択されるＹデコーダ選択信号線１３とＹアドレスＡ０情報メモリビット線２２とが交差する箇所のメモリビットにＯＦＦセル（トランジスタＭＮ１）が配置される。そして、Ｙデコーダ選択信号線１３とＹアドレスＡ１情報メモリビット線２１とが交差する箇所のメモリビットにＯＦＦセル（トランジスタＭＮ２）が配置される。
【００２９】
なお本実施例では、トランジスタＭＮ１，ＭＮ２はそれぞれＮチャネルＭＯＳトランジスタである場合を例に説明する。これは、各メモリビットに配置された他のＯＮセル、ＯＦＦセルについても同様である。トランジスタＭＮ１，ＭＮ２は、ソース端子が接地電圧端子ＧＮＤに接続され、ゲート端子がＹアドレス選択信号線１３に接続され、ドレイン端子がどこにも接続されずフローティング状態を示す。なお、ＯＦＦセルには、ドレイン端子がフローティング状態のトランジスタを配置する代わりに、何も配置しない構成にしてもよい。
【００３０】
次に、Ｙアドレス情報を格納する領域において、ＹアドレスＡ１，Ａ０が"１１"の場合について説明する。この場合、選択されるＹデコーダ選択信号線１４とＹアドレスＡ０情報メモリビット線２２とが交差する箇所のメモリビットにＯＮセル（トランジスタＭＮ３）が配置される。そして、Ｙデコーダ選択信号線１４とＹアドレスＡ１情報メモリビット線２１とが交差する箇所のメモリビットにＯＮセル（トランジスタＭＮ４）が配置される。トランジスタＭＮ３，ＭＮ４は、ソース端子が接地電圧端子ＧＮＤに接続され、ゲート端子がＹアドレス選択信号線１４に接続される。また、トランジスタＭＮ３のドレイン端子はＹアドレスＡ０情報メモリビット線２２に接続される。トランジスタＭＮ４のドレイン端子はＹアドレスＡ１情報メモリビット線２１に接続される。
【００３１】
次に、Ｘアドレス情報を格納する領域において、ＸアドレスＡ２〜Ａ４が"０００"の場合について説明する。この場合、選択されるワード線１５とＸアドレスＡ２情報メモリビット線２０とが交差する箇所のメモリビットにＯＦＦセル（トランジスタＭＮ５）が配置される。また、ワード線１５とＸアドレスＡ３情報メモリビット線１９とが交差する箇所のメモリビットにＯＦＦセル（トランジスタＭＮ６）が配置される。また、ワード線１５とＸアドレスＡ４情報メモリビット線１８とが交差する箇所のメモリビットにＯＦＦセル（トランジスタＭＮ７）が配置される。トランジスタＭＮ５，ＭＮ６，ＭＮ７は、ソース端子が接地電圧端子ＧＮＤに接続され、ゲート端子がワード線１５に接続され、ドレイン端子がどこにも接続されずフローティング状態を示す。
【００３２】
次に、Ｘアドレス情報を格納する領域において、ＸアドレスＡ２〜Ａ４が"１１１"の場合について説明する。この場合、選択されるワード線１６とＸアドレスＡ２情報メモリビット線２０とが交差する箇所のメモリビットにＯＮセル（トランジスタＭＮ８）が配置される。また、ワード線１６とＸアドレスＡ３情報メモリビット線１９とが交差する箇所のメモリビットにＯＮセル（トランジスタＭＮ９）が配置される。また、ワード線１６とＸアドレスＡ４情報メモリビット線１８とが交差する箇所のメモリビットにＯＮセル（トランジスタＭＮ１０）が配置される。トランジスタＭＮ８，ＭＮ９，ＭＮ１０は、ソース端子が接地電圧端子ＧＮＤに接続され、ゲート端子がワード線１６に接続される。また、トランジスタＭＮ８のドレイン端子は、ＸアドレスＡ２情報メモリビット線２０に接続される。トランジスタＭＮ９のドレイン端子は、ＸアドレスＡ３情報メモリビット線１９に接続される。トランジスタＭＮ１０のドレイン端子は、ＸアドレスＡ４情報メモリビット線１８に接続される。
【００３３】
このようにアドレス情報メモリビット１７には、入力アドレス（アドレス信号）の"０""１"情報と、それに対応するメモリビットの値と、がそれぞれ一致するようにＯＮ又はＯＦＦセルが配置される。つまり、デコーダ８，９によってデコードされたアドレス信号のうち、論理値が"１"のメモリビットにはＯＮセルが配置され、論理値が"０"のメモリビットにはＯＦＦセルが配置される（以下、"ＲＯＭ化"と称す）。それにより、アドレス情報メモリビット１７は、データの読出し又は書込みが行われたメモリアレイ１２のアドレスに対応するアドレス情報を予め保持し、出力する機能を有する。
【００３４】
また、アドレス情報メモリビット１７は、アドレス信号線の遷移数（電位レベル（Ｈレベル／Ｌレベル））と同数のメモリビットを備え、メモリアレイ１２に併設されている。
【００３５】
なお、デコーダ８，９がアドレス信号に基づいて生成した論理アドレス情報（ワード線、及びＹアドレス選択信号線）は、アドレス情報メモリビット１７を用いてＲＯＭ化された場合を例に説明したがこれに限られない。例えば、フラッシュメモリやＦｅＲＡＭ等の不揮発性の保存手段を用いた回路構成にも適宜変更可能である。
【００３６】
Ｘアドレス信号線２が"０００"、Ｙアドレス信号線３が"００"であって、アドレス比較結果が一致を示した場合の書込み動作の例を、図１〜３を用いて説明する。Ｘデコーダ９は、Ｘアドレス信号線２"０００"によってワード線１５を選択する。またＹデコーダ８は、Ｙアドレス信号線３"００"によってＹデコーダ選択信号線１３を選択する。
【００３７】
データの書込み動作時において、書込み／読出し制御信号線２３によって制御された書込み／読出し回路１０は書込み回路として動作する。つまり書込み／読出し回路１０は、入出データ線４を介して入力されたデータをＹセレクタ回路１１に対して出力する。そして、Ｙセレクタ回路１１は、Ｙセレクタ選択ビット線５を介して入力されたデータを、Ｙデコーダ選択信号線１３によって選択されたメモリアレイ１２のアドレスビット線（ビット線）に対して出力する。そして、メモリアレイ１２において、ワード線及びアドレスビット線に基づいて選択されたアドレスの記憶領域に対してデータの書込みが行われる。また、このデータ書込みとともに、アドレス情報メモリビット１７からアドレス情報の読出しが行われる。
【００３８】
アドレス情報メモリビット１７の読出し動作では、Ｙデコーダ選択信号線１３がゲート端子に印加されたトランジスタＭＮ１、ＭＮ２はオンする。ここで、トランジスタＭＮ１、ＭＮ２のドレイン端子は、どこにも接続されずフローティング状態である。つまり、トランジスタＭＮ１、ＭＮ２のドレイン端子は、ＹアドレスＡ０情報メモリビット線２２、ＹアドレスＡ１情報メモリビット線２１にそれぞれ接続されていない。トランジスタＭＮ１、ＭＮ２がＯＮした場合でも、ＹアドレスＡ０情報メモリビット線２２及びＹアドレスＡ１情報メモリビット線２１と、接地電圧端子ＧＮＤと、の間は電気的に接続されず電流が流れない。
【００３９】
図２にアドレス情報読出し回路２４を示す。図２に示す回路は、インバータＩＮＶ１〜ＩＮＶ５と、ＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ５と、を備える。ＩＮＶ１は、ＸアドレスＡ４情報メモリビット線１８を入力とし、ＸアドレスＡ４情報読出し出力線２５を出力とする。ＩＮＶ２は、ＸアドレスＡ３情報メモリビット線１９を入力とし、ＸアドレスＡ３情報読出し出力線２６を出力とする。ＩＮＶ３は、ＸアドレスＡ２情報メモリビット線２０を入力とし、ＸアドレスＡ２情報読出し出力線２７を出力とする。ＩＮＶ４は、ＹアドレスＡ１情報メモリビット線２１を入力とし、ＹアドレスＡ１情報読出し出力線２８を出力とする。ＩＮＶ５は、ＹアドレスＡ０情報メモリビット線２２を入力とし、ＹアドレスＡ０情報読出し出力線２９を出力とする。トランジスタＭＰ１〜ＭＰ５は、書込み／読出し制御信号線２３によりオンオフが制御される。また、トランジスタＭＰ１は、高電位側電源端子とＸアドレスＡ４情報メモリビット線１８との間に設けられる。トランジスタＭＰ２は、高電位側電源端子とＸアドレスＡ３情報メモリビット線１９との間に設けられる。トランジスタＭＰ３は、高電位側電源端子とＸアドレスＡ２情報メモリビット線２０との間に設けられる。トランジスタＭＰ４は、高電位側電源端子とＹアドレスＡ１情報メモリビット線２１との間に設けられる。トランジスタＭＰ５は、高電位側電源端子とＹアドレスＡ０情報メモリビット線２２との間に設けられる。
【００４０】
読出し制御信号線２３が"０"（プリチャージ期間）の場合、トランジスタＭＰ１〜ＭＰ５がオンする。そのため、Ｘアドレス情報メモリビット線１８〜２２は"１"（電源電圧レベル）までプリチャージされる。次に、読出し制御信号線２３が"１"（サンプリング期間）の場合、トランジスタＭＰ１〜ＭＰ５がオフする。
【００４１】
このとき、選択されているトランジスタＭＮ１、ＭＮ２はＯＦＦセルであるため、ＹアドレスＡ０情報メモリビット線２２及びＹアドレスＡ１情報メモリビット線２１はプリチャージされた"１"レベルを保持する。つまり、"１"レベルの信号が入力されたインバータ回路ＩＮＶ４、ＩＮＶ５は、それぞれ"０"レベルの信号を出力する。
【００４２】
また、ワード線１５で選択されるトランジスタＭＮ５、ＭＮ６、ＭＮ７もＯＦＦセルであるため、ＸアドレスＡ２情報メモリビット線２０、ＸアドレスＡ３情報メモリビット線１９、ＸアドレスＡ４情報メモリビット線１８はプリチャージされた"１"レベルを保持する。つまり、"１"レベルの信号が入力されたインバータ回路ＩＮＶ１〜ＩＮＶ３は、それぞれ"０"レベルの信号を出力する。
【００４３】
図３に比較回路３０を示す。図３に示す回路は、排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲ５と、ＮＯＲ回路ＮＯＲ１と、を備える。ＥＸＯＲ１の一方の端子にＸアドレスＡ４信号線３１が接続される。ＥＸＯＲ２の一方の端子にＸアドレスＡ３信号線３２が接続される。ＥＸＯＲ３の一方の端子にＸアドレスＡ２信号線３３が接続される。ＥＸＯＲ４の一方の端子にＹアドレスＡ１信号線３４が接続される。ＥＸＯＲ５の一方の端子にＹアドレスＡ０信号線３５が接続される。ＥＸＯＲ１〜ＥＸＯＲ５の他方の端子には、アドレス情報読出し回路２４からの出力信号２５〜２９がそれぞれ接続される。ＮＯＲ１は、ＥＸＯＲ１〜ＥＸＯＲ５の各出力信号を入力とし、比較結果（アドレス比較結果）を出力する。つまり比較回路３０は、アドレス信号によって指定された記憶領域のアドレスと、アドレス情報メモリビット１７からのアドレス情報と、をビット毎に比較して比較結果を出力する。なお、ＸアドレスＡ４信号線３１とＸアドレスＡ３信号線３２とＸアドレスＡ２信号線３３とによりＸアドレス信号線２を構成する。同様に、ＹアドレスＡ１信号線３４とＹアドレスＡ０信号線３５とによりＹアドレス信号線３を構成する。
【００４４】
ここで、アドレス情報読出し回路２４からの出力信号２５〜２９は、いずれも"０"レベルである。また、Ｘアドレス信号線２は"０００"、Ｙアドレス信号線３は"００"である。したがって、ＥＸＯＲ１〜ＥＸＯＲ５の出力（３６〜４０）は、いずれも"０"レベルである。それにより、ＮＯＲ１の出力は"１"レベルを示す。つまり、データの書込みが指定された記憶領域のアドレスと、実際にデータの書込みが行われたメモリアレイ１２のアドレスと、が一致するという比較結果を出力する。
【００４５】
次に、Ｘアドレス信号線２が"１１１"、Ｙアドレス信号線３が"１１"、アドレス比較結果が不一致を示した場合の書込み動作の例を、図１〜３を用いて説明する。Ｘデコーダ９は、正常であればＸアドレス信号線２"１１１"によってワード線１６を選択する。またＹデコーダ８は、Ｙアドレス信号線３"１１"によってＹデコーダ選択信号線１４を選択する。ここで、Ｘデコーダ９が、何らかの不具合により誤ったワード線１５を選択したとする。
【００４６】
データの書込み動作時において、書込み／読出し制御信号線２３によって制御された書込み／読出し回路１０は書込み回路として動作する。つまり書込み／読出し回路１０は、入出データ線４を介して入力されたデータをＹセレクタ回路１１に対して出力する。そして、Ｙセレクタ回路１１は、Ｙセレクタ選択ビット線５を介して入力されたデータを、Ｙデコーダ選択信号線１３によって選択されたメモリアレイ１２のアドレスビット線（ビット線）に対して出力する。そして、メモリアレイ１２において、ワード線及びアドレスビット線に基づいて選択されたアドレスの記憶領域に対してデータの書込みが行われる。また、このデータ書込みとともに、アドレス情報メモリビット１７からアドレス情報の読出しが行われる。
【００４７】
アドレス情報メモリビット１７の読出し動作では、Ｙデコーダ選択信号線１４がゲート端子に印加されたトランジスタＭＮ３、ＭＮ４はオンする。ここで、トランジスタＭＮ３は、接地電圧端子とＹアドレスＡ０情報メモリビット線２２との間に設けられる。また、トランジスタＭＮ４は、接地電圧端子とＹアドレスＡ１情報メモリビット線２１との間に設けられる。したがって、トランジスタＭＮ３、ＭＮ４がＯＮした場合、ＹアドレスＡ０情報メモリビット線２２及びＹアドレスＡ１情報メモリビット線２１と、接地電圧端子ＧＮＤと、がそれぞれ電気的に接続されて電流が流れる。
【００４８】
図２において、読出し制御信号線２３が"０"（プリチャージ期間）の場合、トランジスタＭＰ１〜ＭＰ５がオンする。そのため、Ｘアドレス情報メモリビット線１８〜２２は"１"（電源電圧レベル）までプリチャージされる。次に、読出し制御信号線２３が"１"（サンプリング期間）の場合、トランジスタＭＰ１〜ＭＰ５がオフする。
【００４９】
このとき、選択されているトランジスタＭＮ３、ＭＮ４はＯＮセルであるため、ＹアドレスＡ０情報メモリビット線２２及びＹアドレスＡ１情報メモリビット線２１は"０"レベルを示す。つまり、"０"レベルの信号が入力されたインバータ回路ＩＮＶ４、ＩＮＶ５は、それぞれ"１"レベルの信号を出力する。
【００５０】
また、誤ったワード線１５で選択されるトランジスタＭＮ５、ＭＮ６、ＭＮ７はＯＦＦセルであるため、ＸアドレスＡ２情報メモリビット線２０、ＸアドレスＡ３情報メモリビット線１９、ＸアドレスＡ４情報メモリビット線１８はプリチャージされた"１"レベルを保持する。つまり、"１"レベルの信号が入力されたインバータ回路ＩＮＶ１〜ＩＮＶ３は、それぞれ"０"レベルの信号を出力する。
【００５１】
ここで、アドレス情報読出し回路２４からの出力信号２８，２９は"１"レベルを示す。一方、アドレス情報読出し回路２４からの出力信号２５〜２７は"０"レベルを示す。また、Ｘアドレス信号線２は"１１１"、Ｙアドレス信号線３は"１１"である。したがって、ＥＸＯＲ４，５の出力信号３９，４０は"０"レベルを示す。一方、ＥＸＯＲ１〜３の出力信号３６〜３８は"１"レベルを示す。それにより、ＮＯＲ１の出力信号４１は"０"レベルを示す。つまり、データの書込みが指定された記憶領域のアドレスと、実際にデータの書込みが行われたメモリアレイ１２のアドレスと、が一致しないという比較結果を出力する。
【００５２】
このように、本発明の半導体記憶装置は、データの読出し又は書込みが行われたメモリアレイ１２のアドレスに対応するアドレス情報を予め保持し、出力するアドレス情報メモリビット１７（アドレス情報保持部）を備える。それにより、データの書込み又は読出しが指定された記憶領域のアドレスと、実際にデータの書込み又は読出しが行われた記憶領域のアドレスと、が一致するか否かを精度良く判定することができる。
【００５３】
実施の形態２
本発明の実施の形態２について図面を参照して説明する。図５は、本発明の実施の形態２にかかる半導体記憶装置を示す図である。図５に示す回路は、図１に示す回路と比較して、さらに、反転アドレス情報メモリビット（ＲＯＭ；反転アドレス情報保持部）１７Ｂと、アドレス情報読出し回路２４Ｂと、比較回路（第２の比較回路）３０Ｂと、ＡＮＤ回路ＡＮＤ１と、インバータＩＮＶ６、ＩＮＶ７と、を備える。ここで、本実施の形態は、何らかの不具合により複数のアドレスが同時に選択（マルチアドレス選択）された場合でも、精度良くアドレス比較結果を出力することを特徴とする。
【００５４】
なお、アドレス信号の上位３ビット"Ａ２、Ａ３、Ａ４"の反転信号をＸアドレス反転信号線２Ｂとし、下位２ビット"Ａ０、Ａ１"の反転信号をＹアドレス反転信号線３Ｂとする。つまり、ＩＮＶ６は、Ｙアドレス信号線３を入力とし、Ｙアドレス反転信号線３Ｂを比較回路３０Ｂに対して出力する。またＩＮＶ７は、Ｘアドレス信号線２を入力とし、Ｘアドレス反転信号線２Ｂを比較回路３０Ｂに対して出力する。
【００５５】
図５に示す回路の例では、反転アドレス情報メモリビット１７Ｂは、メモリアレイ１２に設けられた各メモリセルと同数の不揮発性メモリセル（不揮発性記憶素子）を備える。なお、本実施の形態ではメモリアレイ１２とアドレス情報メモリビット１７Ｂとは、共通のワード線（ワード線１５，１６）及びデータメモリビット線（Ｙデコーダ選択信号１３，１４）により制御されるが、必ずしも共通でなくても良い。
【００５６】
アドレス情報メモリビット１７Ｂは、Ｙデコーダ選択信号線１３，１４と、ワード線１５，１６と、が紙面の水平方向に並列に配線される。さらに、アドレス情報メモリビット１７は、ＸアドレスＡ４反転情報メモリビット線１８Ｂと、ＸアドレスＡ３反転情報メモリビット線１９Ｂと、ＸアドレスＡ２反転情報メモリビット線２０Ｂと、ＹアドレスＡ１反転情報メモリビット線２１Ｂと、ＹアドレスＡ０反転情報メモリビット線２２Ｂと、が紙面の垂直方向に並列に配線され、これらのメモリビット線を介してアドレス情報読出し回路２４Ｂと接続される。
【００５７】
アドレス情報読出し回路２４Ｂは、さらに書込み／読出し制御信号線２３を入力とし、ＸアドレスＡ４反転情報読出し出力線２５Ｂと、ＸアドレスＡ３反転情報読出し出力線２６Ｂと、ＸアドレスＡ２反転情報読出し出力線２７Ｂと、ＹアドレスＡ１反転情報読出し出力線２８Ｂと、ＹアドレスＡ０反転情報読出し出力線２９Ｂと、を並列に介して比較回路３０Ｂと接続される。比較回路３０Ｂは、さらにＸアドレス反転信号線２ＢとＹアドレス反転信号線３Ｂとを入力とし、反転アドレス比較結果出力信号線４２を介してＡＮＤ１の一方の入力端子に接続される。一方、比較回路３０は、アドレス比較結果出力信号線４１を介してＡＮＤ１の他方の入力端子に接続される。ＡＮＤ１は、比較回路３０、３０Ｂから出力された比較結果に基づいてアドレス比較結果４３を出力する。
【００５８】
図６に反転アドレス情報メモリビット１７Ｂの詳細図を示す。図６に示すように、Ｙアドレス情報を格納する領域（反転ビット線情報保持部）には、Ｙデコーダ選択信号線１３，１３Ａ，１３Ｂ，１４と、Ｙアドレス反転情報メモリビット線２１Ｂ，２２Ｂと、が交差する箇所にマトリクス状に配置された複数のメモリセルがメモリビットとして設けられる。なお、これらのメモリセルによりＹアドレスＡ１〜Ａ０の反転情報が記憶される。
【００５９】
また、Ｘアドレス情報を格納する領域（反転ワード線情報保持部）には、ワード線１５，１５Ａ〜Ｆ，１６と、Ｘアドレス反転情報メモリビット線１８〜２０と、が交差する箇所にマトリクス状に配置された複数のメモリセルがメモリビットとして設けられる。なお、これらのメモリセルによりＸアドレスＡ２〜Ａ４の反転情報が記憶される。
【００６０】
ここで、反転アドレス情報メモリビット１７Ｂに設けられた複数のメモリセルと、アドレス情報メモリビット１７に設けられた対応するメモリセルと、はそれぞれ配置されるセル（ＯＮセル、ＯＦＦセル）が異なる。つまり、反転アドレス情報メモリビット１７Ｂは、アドレス情報メモリビット１７が出力するアドレス情報をビット反転した情報を、反転アドレス情報として出力する。
【００６１】
なお、デコーダ８，９がアドレス信号に基づいて生成した論理アドレス情報（ワード線、及びＹアドレス選択信号線）は、反転アドレス情報メモリビット１７Ｂを用いてＲＯＭ化された場合を例に説明したがこれに限られない。例えば、フラッシュメモリやＦｅＲＡＭ等の不揮発性の保存手段を用いた回路構成にも適宜変更可能である。
【００６２】
ＹアドレスＡ０，Ａ１、ＸアドレスＡ２〜Ａ４が"１１１１１"の場合の書き込み動作の例を、図５を用いて説明する。Ｘデコーダ９は、正常であればＸアドレス信号線２"１１１"に応じてワード線１６を選択する。またＹデコーダ８は、Ｙアドレス信号線３"１１"に応じてＹデコーダ選択信号線１４を選択する。ここで、Ｘデコーダ９が、何らかの不具合により誤ったワード線１５をさらに選択したとする。
【００６３】
アドレス情報メモリビット１７の読出し動作では、Ｙデコーダ選択信号線１４によってトランジスタＭＮ３、ＭＮ４はオンする。それにより、ＹアドレスＡ０情報メモリビット線２２及びＹアドレスＡ１情報メモリビット線２１は"０"レベルを示す。つまり、アドレス情報読出し回路２４からの出力信号２８，２９は"１"レベルを示す。一方、ワード線１６によりトランジスタＭＮ８，ＭＮ９，ＭＮ１０はオンする。同時に、ワード線１５によりトランジスタＭＮ５，ＭＮ６，ＭＮ７もオンする。ここで、電流を流すＯＮセル（ＭＮ８〜ＭＮ１０）が有効となり、Ｘアドレス情報メモリビット線１８〜２０は"０"レベルを示す。つまり、アドレス情報読出し回路２４からの出力信号２５〜２７は"１"レベルを示す。
【００６４】
一方、反転アドレス情報メモリビット１７Ｂの読出し動作では、Ｙデコーダ選択信号線１４によってトランジスタＭＮ３Ｂ、ＭＮ４Ｂはオンする。それにより、ＹアドレスＡ０情報メモリビット線２２Ｂ及びＹアドレスＡ１情報メモリビット線２１Ｂは"１"レベルを示す。つまり、アドレス情報読出し回路２４Ｂからの出力信号２８Ｂ，２９Ｂは"０"レベルを示す。なお、アドレス情報読出し回路２４Ｂはアドレス情報読出し回路２４と同一の回路構成である。一方、ワード線１６によりトランジスタＭＮ８Ｂ，ＭＮ９Ｂ，ＭＮ１０Ｂはオンする。同時に、ワード線１５によりトランジスタＭＮ５Ｂ，ＭＮ６Ｂ，ＭＮ７Ｂもオンする。ここで、電流を流すＯＮセル（ＭＮ５Ｂ，ＭＮ６，ＭＮ７Ｂ）が有効となり、Ｘアドレス情報メモリビット線１８Ｂ，１９Ｂ，２０Ｂは"０"レベルを示す。つまり、アドレス情報読出し回路２４からの出力信号２５Ｂ，２６Ｂ，２７Ｂは"１"レベルを示す。
【００６５】
ここで、Ｘアドレス信号線２は"１１１"、Ｙアドレス信号線３は"１１"である。また、Ｘアドレス反転信号線２Ｂは"０００"、Ｙアドレス反転信号線３Ｂは"００"である。前述のようにアドレス情報読出し回路２４からの出力信号２５〜２９は、いずれも"１"レベルを示す。したがって、比較回路３０の出力信号４１は"１"レベルを示す。つまり、図１に示すようなアドレス情報メモリビット１７のみの回路構成では、マルチアドレス選択された場合、データの書込みが指定された記憶領域のアドレスと、実際にデータの書込みが行われたメモリアレイ１２のアドレスと、が一致するという比較結果を出力してしまう可能性がある。
【００６６】
ここで、前述のようにアドレス情報読み出し回路２４Ｂからの出力信号２８Ｂ，２９Ｂは"０"レベルを示す。一方、出力信号２５Ｂ，２６Ｂ，２７Ｂは"１"レベルを示す。したがって、比較回路３０Ｂの出力信号４２は"０"レベルを示す。なお、比較回路３０Ｂは比較回路３０と同一の回路構成である。比較回路３０の出力信号４１及び比較回路３０Ｂの出力信号４２により、ＡＮＤ１から出力されるアドレス比較結果４３は"０"レベルを示す。つまり図５に示す回路は、反転アドレス情報メモリビット１７Ｂをさらに備えることにより、マルチアドレス選択された場合でも、データの書込みが指定された記憶領域のアドレスと、実際にデータの書込みが行われたメモリアレイ１２のアドレスと、が一致しないという正確な比較結果を出力することができる。
【００６７】
以上のように、本発明の半導体記憶装置は、データの読出し又は書込みが行われたメモリアレイ１２のアドレスに対応するアドレス情報を予め保持し、出力するアドレス情報メモリビット１７（アドレス情報保持部）及び反転アドレス情報メモリビット１７Ｂ（反転アドレス情報保持部）を備える。それにより、データの書込み又は読出しが指定された記憶領域のアドレスと、実際にデータの書込み又は読出しが行われた記憶領域のアドレスと、が一致するか否かを精度良く判定することができる。また本実施の形態は、従来技術と異なり、データの書込み（読出し）動作と同時にこれらのアドレス間の一致判定を行い、アドレス比較結果を出力する。そのため、アドレス比較結果が一致と判定されたにもかかわらず誤ったデータが書き込まれる（読み出される）という従来技術の問題を防ぐことができる。
【００６８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、データの書込みが指定された記憶領域のアドレスと、実際にデータの書込みが行われた記憶領域のアドレスと、が一致するか否かを判定する場合を例に説明したが、これに限られない。データの読出しが指定された記憶領域のアドレスと、実際にデータの読出しが行われた記憶領域のアドレスと、が一致するか否かを判定することも可能である。
【００６９】
また、読出し回路および比較回路においても一例として図２、図３の構成を示しているが、これに限られない。図２、図３と同様の機能を持った論理回路であれば適宜変更可能である。
【符号の説明】
【００７０】
１  メモリ制御信号線
２  Ｘアドレス信号線
２Ｂ  Ｘアドレス反転信号線
３  Ｙアドレス信号線
３Ｂ  Ｙアドレス反転信号線
４  入出データ線
５  Ｙセレクタ選択ビット線
６  データメモリビット線
７  コントロール回路
８  Ｙデコーダ
９  Ｘデコーダ
１０  書込み／読出し回路
１１  Ｙセレクタ回路
１２  メモリアレイ
１３、１３Ａ〜１３Ｂ、１４  Ｙデコーダ選択信号線
１５、１５Ａ〜１５Ｆ、１６  ワード線（Ｘデコーダ選択信号線）
１７  アドレス情報メモリビット（ＲＯＭ）
１７Ｂ  反転アドレス情報メモリビット（ＲＯＭ）
２３  書込み／読出し制御信号線
２４  アドレス情報読出し回路
２４Ｂ  アドレス情報読出し回路
３０  比較回路
３０Ｂ  比較回路
４１  アドレス比較結果出力信号線
４２  反転アドレス比較結果出力信号線
４３  アドレス比較結果出力信号線
ＡＮＤ１  ＡＮＤ回路
ＥＸＯＲ１〜５  排他的論理和回路
ＩＮＶ１〜７  インバータ回路
ＭＮ１〜ＭＮ１０  ＮチャネルＭＯＳトランジスタ
ＭＮ１Ｂ〜ＭＮ１０Ｂ  ＮチャネルＭＯＳトランジスタ
ＭＰ１〜５  ＰチャネルＭＯＳトランジスタ
ＮＯＲ１  ＮＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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