(57)【要約】【課題】テスト効率の向上及びテスト結果の読み出しが可能な不揮発性半導体記憶装置のテスト接続体を提供する。【解決手段】不揮発性のテスト結果記憶領域２５及びメモリセルアレイ２７を有するメモリ構成部１７、メモリセルアレイ２７のテストを行うＢＩＳＴ回路２１、及び、ＢＩＳＴ回路２１とテスト用パッド３１との間に設けられ、チップ選択用パッド３３の印加信号により開閉制御されるスイッチ回路２３を有するテスト回路１３、並びに、ＢＩＳＴ回路２１によるテストの結果のテスト結果記憶領域２５の書込み及び読出し、メモリセルアレイ２７の書込み及び読出しを制御する制御回路１１を備えた不揮発性半導体記憶装置５と、ダイシング領域４５を挟んで配置された不揮発性半導体記憶装置５のそれぞれ対応するテスト用パッド３１に接続され、ダイシング領域４５に配されたチップ間共有パッド３９とを具備する。【選択図】図１
2011023056.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性のテスト結果記憶領域及び不揮発性のメモリセルアレイを有するメモリ構成部と、
前記メモリセルアレイのテストを行うＢＩＳＴ回路、及び、前記ＢＩＳＴ回路とテスト用パッドとの間に設けられ、チップ選択用パッドに印加される信号により開閉制御されるスイッチ回路を有するテスト回路と、
前記ＢＩＳＴ回路により行われるテストの結果の前記テスト結果記憶領域への書き込み及び前記テスト結果記憶領域からの読み出しを制御する制御回路と、
を備えた不揮発性半導体記憶装置と、
領域を間において配置された前記不揮発性半導体記憶装置のそれぞれ対応する前記テスト用パッドに接続され、前記領域に配設されたチップ間共有パッドと、
を具備したことを特徴とする不揮発性半導体記憶装置のテスト接続体。
【請求項２】
前記領域を間において配置された前記不揮発性半導体記憶装置は、１８０度回転対称の関係にあることを特徴とする請求項１に記載の不揮発性半導体記憶装置のテスト接続体。
【請求項３】
前記領域を間において配置された前記不揮発性半導体記憶装置は、並進対称の関係にあることを特徴とする請求項１に記載の不揮発性半導体記憶装置のテスト接続体。
【請求項４】
前記領域は、ダイシング領域であることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置のテスト接続体。
【請求項５】
不揮発性のテスト結果記憶領域及び不揮発性のメモリセルアレイ、前記メモリセルアレイのテストを行うＢＩＳＴ回路、及び、前記ＢＩＳＴ回路とテスト用パッドとの間に設けられ、チップ選択用パッドに印加される信号により開閉制御されるスイッチ回路を有するテスト回路、並びに、前記ＢＩＳＴ回路により行われるテストの結果を前記テスト結果記憶領域に書き込み及び前記テスト結果記憶領域から読み出すことができる制御回路を備えた不揮発性半導体記憶装置が、ダイシング領域を間において複数個配設され、前記不揮発性半導体記憶装置のそれぞれ対応する前記テスト用パッドに接続されたチップ間共有パッドがダイシング領域に配設されたテスト接続体のテストであって、
前記チップ間共有パッド及び前記チップ選択パッドに、テスト用のプローブを接触させる工程と、
前記チップ選択パッドから信号を入力し、選択された前記スイッチ回路を導通し、前記チップ間共有パッドから前記ＢＩＳＴ回路を起動し、前記メモリセルアレイをテストし、テスト結果をそれぞれの前記テスト結果記憶領域に書き込む工程と、
前記チップ選択パッドから信号を入力し、選択された１の前記スイッチ回路を導通し、前記１の前記テスト結果記憶領域から、チップ間共有パッドを通して前記テスト結果を読み出す工程と、
を有することを特徴とする不揮発性半導体記憶装置のテスト接続体のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢＩＳＴ回路を有する不揮発性半導体記憶装置のテスト接続体及びそのテスト方法に関する。
【背景技術】
【０００２】
フラッシュメモリなどの不揮発性半導体記憶装置は、通常、ウェハ状態での良否判定テスト実施している。ウェハ状態での良否判定テストでは、それぞれのテスト用パッドにプローブカードを使用してプローブ（針）を当てることにより複数個の不揮発性半導体記憶装置を同時に良否判定テストが可能である。
【０００３】
プローブカードの針の数を増やせば、テスト時間は短縮されるものの、プローブカード及びプローブカードに接続されたテスタのコストは高くなり、それぞれの不揮発性半導体記憶装置に合わせて、コストミニマムを図る必要がある。
【０００４】
多数の針を有するプローブカードは、外部のテスタと多数の接続線を介して入出力を行う必要があり、接続線が複雑になる。そこで、自己試験を行う試験手段と、自己試験を行った結果を記憶するフラッシュＲＯＭとを有し、半導体ウェハ上の全て半導体装置のパッド間を配線で接続して、全ての半導体装置を同時に自己試験を行って、自己試験の結果を外部に出力することなく、不揮発性メモリに結果を記憶させる手段を含む半導体装置が開示されている（例えば、特許文献１参照。）。
【０００５】
開示された半導体装置は、半導体ウェハ上で、異なる半導体装置のパッド間を接続線で接続して自己テストが行なわれるので、プローブカードの針の数は少なくて済み、また、自己テストの結果を外部に出力しないので、出力のための接続線も不要となる。しかしながら、半導体ウェハ上の全て半導体装置が接続されているので、接続されている個々の半導体装置のテストの結果を読み出すことができず、接続を切断するまで不良の半導体装置を選別できないという問題を有している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９‐２８９２３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、テスト効率の向上及び個々のテスト結果の読み出しが可能な不揮発性半導体記憶装置のテスト接続体及びそのテスト方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の不揮発性半導体記憶装置のテスト接続体は、不揮発性のテスト結果記憶領域及び不揮発性のメモリセルアレイを有するメモリ構成部と、前記メモリセルアレイのテストを行うＢＩＳＴ回路、及び、前記ＢＩＳＴ回路とテスト用パッドとの間に設けられ、チップ選択用パッドに印加される信号により開閉制御されるスイッチ回路を有するテスト回路と、前記ＢＩＳＴ回路により行われるテストの結果の前記テスト結果記憶領域への書き込み及び前記テスト結果記憶領域からの読み出しを制御する制御回路とを備えた不揮発性半導体記憶装置と、領域を間において配置された前記不揮発性半導体記憶装置のそれぞれ対応する前記テスト用パッドに接続され、前記領域に配設されたチップ間共有パッドとを具備したことを特徴とする。
【０００９】
また、本発明の別態様の不揮発性半導体記憶装置のテスト接続体のテスト方法は、不揮発性のテスト結果記憶領域及び不揮発性のメモリセルアレイ、前記メモリセルアレイのテストを行うＢＩＳＴ回路、及び、前記ＢＩＳＴ回路とテスト用パッドとの間に設けられ、チップ選択用パッドに印加される信号により開閉制御されるスイッチ回路を有するテスト回路、並びに、前記ＢＩＳＴ回路により行われるテストの結果を前記テスト結果記憶領域に書き込み及び前記テスト結果記憶領域から読み出すことができる制御回路を備えた不揮発性半導体記憶装置が、ダイシング領域を間において複数個配設され、前記不揮発性半導体記憶装置のそれぞれ対応する前記テスト用パッドに接続されたチップ間共有パッドがダイシング領域に配設されたテスト接続体のテストであって、前記チップ間共有パッド及び前記チップ選択パッドに、テスト用のプローブを接触させる工程と、前記チップ選択パッドから信号を入力し、選択された前記スイッチ回路を導通し、前記チップ間共有パッドから前記ＢＩＳＴ回路を起動し、前記メモリセルアレイをテストし、テスト結果をそれぞれの前記テスト結果記憶領域に書き込む工程と、前記チップ選択パッドから信号を入力し、選択された１の前記スイッチ回路を導通し、前記１の前記テスト結果記憶領域から、チップ間共有パッドを通して前記テスト結果を読み出す工程とを有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、テスト効率の向上及び個々のテスト結果の読み出しが可能な不揮発性半導体記憶装置のテスト接続体及びそのテスト方法を提供することが可能である。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置のテスト接続体の構成を模式的に示す図で、図１（ａ）は１つの不揮発性半導体記憶装置の平面的な図、図１（ｂ）は繰り返し単位の不揮発性半導体記憶装置のテスト接続体の平面的な図。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置を構成するスイッチ回路を模式的に示す図。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置を有する半導体ウェハのテスト方法を模式的に示すフローチャート。
【図４】本発明の第２の実施形態に係る不揮発性半導体記憶装置のテスト接続体の構成を模式的に示す平面的な図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【００１３】
（第１の実施形態）
本発明の第１の実施形態に係る不揮発性半導体記憶装置のテスト接続体及びそのテスト方法について、図１乃至図３を参照しながら説明する。
【００１４】
図１に示すように、不揮発性半導体記憶装置５は、制御回路１１、テスト回路１３、及びメモリ構成部１７を主な構成要素として有している。個片化される前、不揮発性半導体記憶装置５は、半導体ウェハ上に、平面視で互いに１８０度の回転対称となる２つずつが繰り返し単位となるテスト接続体１を構成し、複数のテスト接続体１が規則的に並列（図示略）されている。なお、テスト接続体１は、２つの不揮発性半導体記憶装置５で構成される例を示すが、テスト接続体が３個乃至それ以上で構成されることは差し支えない。
【００１５】
図１（ａ）に示すように、不揮発性半導体記憶装置５は、メモリ構成部１７が、不揮発性のテスト結果記憶領域２５及びメモリセルアレイ２７を有し、テスト回路１３が、メモリセルアレイ２７のテストを行うＢＩＳＴ回路２１、及び、ＢＩＳＴ（Built-in Self Test）回路２１とテスト用パッド３１との間に設けられ、チップ選択用パッド３３に印加される信号により開閉制御されるスイッチ回路２３を有し、制御回路１１が、ＢＩＳＴ回路２１によるテストの結果のテスト結果記憶領域２５への書き込み及びテスト結果記憶領域２５からの読み出し、並びにメモリセルアレイ２７の書き込み及び読み出しを制御する。
【００１６】
図１（ｂ）に示すように、テスト接続体１は、不揮発性半導体記憶装置５と、ダイシング用の領域（以下、ダイシング領域４５という）を間に置いて不揮発性半導体記憶装置５のそれぞれ対応するテスト用パッド３１に接続され、ダイシング領域４５に配設されたチップ間共有パッド３９とを備えている。
【００１７】
チップ間共有パッド３９は、ダイシング領域４５に近接して両側に配列された不揮発性半導体記憶装置５のテスト用パッド３１のほぼ中間位置に、並行して配列されている。チップ間共有パッド３９は、両側にある同じ機能のテスト用パッド３１とチップ間接続線３５により接続されている。チップ間共有パッド３９は、プローブカードの針（図示略）と十分な接触が可能なように、金属が表面に露出して形成されている。チップ間共有パッド３９は、通常複数個で構成されており、チップ間接続線３５は、複数の配線層を利用して配線されている。なお、個片化される前であっても、個々の不揮発性半導体記憶装置５をチップという場合がある。
【００１８】
チップ間共有パッド３９及びチップ間接続線３５の一部は、ダイシング領域４５にあるので、個片化されて、個々の不揮発性半導体記憶装置５に分離されると除去される。つまり、不揮発性半導体記憶装置５は、周辺部にあるテスト用パッド３１から外側に、チップ間接続線３５が伸び、ダイシングされた面にチップ間接続線３５の断面が存在する。なお、ダイシング領域４５は、不揮発性半導体記憶装置５の周囲を取り巻いて存在するが、チップ間共有パッド３９のある領域のみ図示されている。
【００１９】
例えば、ＮＡＮＤ型フラッシュメモリを考える。図示を省略するが、周知のように、メモリ構成部１７のメモリセルアレイ２７は、縦方向のＮＡＮＤ型のメモリセルユニットを配列して構成され、横方向に並列されたメモリセルユニットを配列して平面的に広がった構成を有し、例えば、５１２バイト（または、２ｋバイト等）からなるページを単位として、書き込み及び読み出し動作が実行される。ページは、メモリセルユニットのメモリセルを横方向に、例えば、平面視で直線状に接続する共通のワード線に接続されて構成される。メモリセルアレイ２７は、メモリ構成部１７において、センスアンプ、カラムデコーダ、及びロウデコーダ等に接続されている。なお、縦及び横は相対的なものである。また、メモリ構成部１７は、ＮＡＮＤ型フラッシュメモリに限定されないことは言うまでもない。
【００２０】
テスト結果記憶領域２５は、メモリセルアレイ２７と同様な構成をなし、メモリセルアレイ２７に隣接して、配設されている。テスト結果記憶領域２５は、メモリセルアレイ２７に連続的に配置された複数ページで構成されたブロック等が割り当てられている。テスト結果記憶領域２５のアドレスを指定すると、メモリセルアレイ２７の読み出しと同様に、テスト結果を読み出すことができる。従って、テスト結果の確認が不要となった時点で、メモリセルアレイ２７の一部に組み込んで、使用することは可能である。一方、テスト結果記憶領域２５は、メモリセルアレイ２７とは別の占有領域として、テスト結果のデータ収納だけに使用することは可能である。なお、テスト結果記憶領域２５は、メモリセルアレイ２７と隣接することは必ずしも必要ない。
【００２１】
制御回路１１は、例えば、コマンド及び外部タイミング制御信号等に従って、メモリ構成部１７への書き込み及び消去のシーケンス制御や読み出し制御を行う。制御回路１１は、入出力回路（図示略）を通して、外部接続パッド４１に接続されている。制御回路１１は、メモリ構成部１７の書き込み及び消去に必要な電圧発生回路等も有している。
【００２２】
テスト回路１３の内のＢＩＳＴ回路２１は、ウェハ段階で種々のテスト、例えば、書き込みテスト、読み出しテスト、消去テスト等を行うのに必要な内蔵型自己テスト（または、セルフテスト等）回路である。ＢＩＳＴ回路２１は、例えば、ＢＩＳＴ制御回路、パターン生成器、アドレス生成器、制御信号生成器、及びレジスタ等を有している。ＢＩＳＴ制御回路は、これらの機能ブロックのそれぞれを制御して必要な信号を順次生成させる。また、得られたテスト結果の良否判定を行う機能が含まれてもよい。
【００２３】
例えば、書き込みテストでは、メモリセルアレイ２７のブロックを構成する複数ページに対する書き込みを行って、書き込みテストの結果が、制御回路１１に制御されて、テスト結果記憶領域２５に記憶される。逆に、記憶されたテストの結果は、制御回路１１に制御されて、テスト結果記憶領域２５から、ＢＩＳＴ回路２１、テスト用パッド３１を経由して読み出すことが可能である。また、記憶されたテストの結果は、ＢＩＳＴ回路２１を経由せずに、テスト結果記憶領域２５から、制御回路１１を通して、読み出すことが可能である。このとき、テスト用パッド３１またはチップ間共有パッド３９を使用することなく、不揮発性半導体記憶装置５の外部接続パッド４１に個別的に接触して読み出すことになり、ＢＩＳＴテスタ以外の、従来のテスタが使用可能である。
【００２４】
テスト回路１３の内のスイッチ回路２３は、チップ選択パッド３３に入力される信号に基づき、スイッチ回路２３を開閉制御する。スイッチ回路２３は、テスト用パッド３５とＢＩＳＴ回路２１との中間に位置し、ＢＩＳＴ回路２１とテスト用パッド３５との間が導通／非導通に制御される。ただし、ＢＩＳＴ回路２１とテスト用パッド３５との間の全ての接続線が、必ずしもスイッチ回路２３を経由する必要はない。
【００２５】
図２に示すように、スイッチ回路２３は、例えば、トランスミッションゲート構成が採られている。スイッチ回路２３は、ｐチャネル型ＭＯＳトランジスタ（以下、ｐ−ＭＯＳ）５１及びｎチャネル型ＭＯＳトランジスタ（以下、ｎ−ＭＯＳ）５２で構成される一般的に知られた回路であり、ｐ−ＭＯＳ５１及びｎ−ＭＯＳ５２のチャネルが並列に接続されている。チャネルの一端が入力で、他端が出力となる。
【００２６】
直列に接続された２段のインバータ５５、５６を有し、制御信号は、１段目のインバータ５５を介して、ｐ−ＭＯＳ５１のゲート端子に接続され、更に、２段目のインバータ５６を介して、ｎ−ＭＯＳ５２のゲート端子に接続される。ここで、スイッチ回路２３の制御信号は、チップ選択パッド３３（図１参照）に入力される制御信号に相当する。
【００２７】
制御信号が「Ｈ」レベルとすると、ｐ−ＭＯＳ５１のゲート端子が「Ｌ」レベル、ｎ−ＭＯＳ５２のゲート端子が「Ｈ」レベルとなる。この制御信号により、ｐ−ＭＯＳ５１、ｎ−ＭＯＳ５２は共にオンとなり、入力と出力との間に双方向の信号を通すことができる。図２に示される入力と出力は逆にすることが可能である。
【００２８】
一方、制御信号が「Ｌ」レベルとすると、ｐ−ＭＯＳ５１、ｎ−ＭＯＳ５２は共にオフとなり、入力と出力との間に信号を通すことができなくなる。ＢＩＳＴ回路２１及びテスト用パッド３１は、それぞれ、スイッチ回路２３のチャネルの一端及び他端に接続される。なお、スイッチ回路２３は、トランスミッションゲート構成に限定されるものではない。
【００２９】
ここで、隣接するチップ間接続線３５の間隔が狭い場合、ダイシング領域４５でダイシングされた後、チップ間接続線３５の金属により、断面の露出面が短絡することがあるが、この影響を抑制するために、ｎ−ＭＯＳ５２のゲートが接地となるように、例えば、プルダウン用の抵抗を、インバータ５５の制御信号端子側に接続して、他端を接地することは可能である。また、プルアップ用の抵抗を、ｐ−ＭＯＳ５１のゲートが「Ｈ」レベル（ｎ−ＭＯＳ５２のゲートが「Ｌ」レベル）となるように、インバータ５５、５６の中間に接続して、他端を高電位側に接続することは可能である。
【００３０】
以上、制御回路１１、テスト回路１３、及びメモリ構成部１７に分けて、機能ブロックまたは回路ブロックを説明したが、上述の機能ブロック及び回路ブロックは、必ずしも上述の括りの中で固定される必要はない。例えば、制御回路１１とテスト回路１３とは、１つのまとまったブロックとして考えてもよいし、また、電圧発生回路は、メモリ構成部１７に属するように分類されることは差し支えない。
【００３１】
次に、不揮発性半導体記憶装置５のテスト接続体１のテスト方法について説明する。図３に示すように、テストを実施する半導体ウェハをＢＩＳＴテスタのウェハ載置台に固定した後、プローブカードのプローブをチップ選択パッド３３及びチップ間共有パッド３９に接触させる（ステップＳ１１）。例えば、半導体ウェハの中の幾つかのテスト接続体１に、同時に、プローブが当てられる。
【００３２】
チップ選択パッド３３に「Ｈ」レベルの信号を与えて、スイッチ回路２３を導通状態にする（ステップＳ１２）。チップ間共有パッド３９にテスト実行命令を与えて、ＢＩＳＴ回路２１を起動して、メモリセルアレイ２７をテストし、テスト結果は、テスト結果記憶領域２５に書き込まれる（ステップＳ１３）。なお、テスト結果には、メモリセルアレイ２７の良否の判定が含まれてもよい。
【００３３】
１つのテスト接続体１において、それぞれの不揮発性半導体記憶装置５にあるチップ選択パッド３３で、それぞれのスイッチ回路２３を導通状態にして、共通のチップ間共有パッド３９にテスト実行命令が与えられ、それぞれのテスト用パッド３１を経由して、それぞれのＢＩＳＴ回路２１によって、それぞれのメモリセルアレイ２７がテストされ、それぞれのテスト結果記憶領域２５に書き込まれる。つまり、プローブが当てられた全てのテスト接続体１の全ての不揮発性半導体記憶装置５が、同時に、テストされる。なお、テスト接続体１の内の選択された不揮発性半導体記憶装置５のみのテストを実行することは可能である。
【００３４】
ＢＩＳＴ回路２１にＢＩＳＴテスタから与える信号は、ＢＩＳＴ回路２１の有する機能、テストの種類等に依存するが、少なくとも、電源（接地を含む）、ＢＩＳＴ回路２１を制御する信号等は必要である。
【００３５】
半導体ウェハの中の全てのテスト接続体１のテストが終了するまで、半導体ウェハまたはプローブカードを移動させて、繰り返して、テストを実行する（ステップＳ１４）。
【００３６】
半導体ウェハの中の全ての不揮発性半導体記憶装置５のテストが終了した後、継続してＢＩＳＴテスタを使用して、テスト結果を読み出す場合は、次のように行う。プローブカードのプローブをチップ選択パッド３３及びチップ間共有パッド３９に接触させる（ステップＳ１５）。例えば、プローブカードは、テスト実行時に使用したプローブ位置と同じプローブ位置を有するものである。なお、ステップＳ１５及びそれ以降の工程は、別のテスタに移して、テスト結果を読み出すことは可能である。
【００３７】
テスト接続体１の内の一方の不揮発性半導体記憶装置５のチップ選択パッド３３のみに「Ｈ」レベルの選択信号を与えて、スイッチ回路２３を導通状態にし、ＢＩＳＴ回路２１を起動して、テスト結果記憶領域２５に記憶させたテスト結果を読み出す（ステップＳ１６）。
【００３８】
テスト接続体１の内の他方の不揮発性半導体記憶装置５のチップ選択パッド３３のみに「Ｈ」レベルの選択信号を与えて、スイッチ回路２３を導通状態にし、ＢＩＳＴ回路２１を起動して、テスト結果記憶領域２５に記憶させたテスト結果を読み出す（ステップＳ１７）。
【００３９】
半導体ウェハの中の全ての不揮発性半導体記憶装置５のテスト結果が読み出されるまで、半導体ウェハまたはプローブカードを移動させて、繰り返して、実行する（ステップＳ１８）。
【００４０】
上述したように、不揮発性半導体記憶装置５は、テスト回路１３が、メモリセルアレイ２７のテストを行うＢＩＳＴ回路２１、及び、ＢＩＳＴ回路２１とテスト用パッド３１との間に設けられ、チップ選択用パッド３３に印加される信号により開閉制御されるスイッチ回路２３を有し、制御回路１１が、ＢＩＳＴ回路２１によるテストの結果のテスト結果記憶領域２５への書き込み及びテスト結果記憶領域２５からの読み出し、並びにメモリセルアレイ２７の書き込み及び読み出しを制御する。テスト接続体１は、ダイシング領域４５を間に置いて、互いに回転対称となる２つの不揮発性半導体記憶装置５のそれぞれ対応するテスト用パッド３１に接続され、ダイシング領域４５に配設されたチップ間共有パッド３９を備えている。
【００４１】
その結果、テスト接続体１は、１組のチップ間共有パッド３９で２つの不揮発性半導体記憶装置５のテスト用パッド３１に接続可能となる。実質的にテスト用パッド３１の半減化が可能となる。ただし、不揮発性半導体記憶装置５は、不揮発性半導体記憶装置５を選択するためのチップ選択パッド３３を１つずつ別に有している。従って、不揮発性半導体記憶装置５をテストするために必要なパッド数を半減に近い数、正確には半減＋１、に低減が可能となる。半減に近いパッド数とすることにより、不揮発性半導体記憶装置５のテストは、効率的に行われる。つまり、テスト用のプローブカードに備えることが可能なプローブ数が一定とすると、一度に倍近い不揮発性半導体記憶装置５に針当てが可能となる。逆に、一度の針当てによってカバーできる不揮発性半導体記憶装置５の数を一定とすると、プローブの数が半減に近い数となり、テスタの小型化、テスタとプローブカードを接続する接続線の半減化等が可能となる。
【００４２】
また、不揮発性半導体記憶装置５は、チップ間共有パッド３９で接続されているが、スイッチ回路２３により、チップ間共有パッド３９と導通／非導通が自在にできるので、選択して個々のテスト結果を読み出すことが可能となる。つまり、不揮発性半導体記憶装置５は、半導体ウェハ状態において、同時テスト、個別読み出しが共に可能である。
【００４３】
また、不揮発性半導体記憶装置５は、個片化する前に良否判定が可能なので、半導体ウェハ状態で、つまりハンドリングがより容易な状態で、特性不良等の識別または良否表示等を行うことが可能である。個片化の前に、半導体ウェハは薄化されてしまうことが多く、個片化された不揮発性半導体記憶装置５は、テスト結果の読み出しを含めてハンドリングが難しくなる。つまり、半導体ウェハ状態でテスト結果の読み出しを行えば、それだけハンドリングの回数が低減でき、ハンドリング不良の発生を抑えることが可能となる。
【００４４】
また、個片化した後、対向する２つの不揮発性半導体記憶装置５が、互いに回転対称となる位置にあるが、この位置関係は、例えば、外部接続パッド４１を１８０度ずらして交互に積層させる積層型の製品に適用する場合に好適である。製品化するときに、不揮発性半導体記憶装置５をピックアップした後、１８０度の回転が不要となるからである。
【００４５】
また、不揮発性半導体記憶装置５がテスト用パッド３１を有している。従って、個片化した後、必要に応じて、ＢＩＳＴ回路を用いて再テストを行い、再テスト結果をテスト結果記憶領域２５に記憶させることを効率的に行うことが可能である。つまり、初期の良否判定テストを行った結果に基づき、製品化のために実装組み立て、信頼性テスト等を行い、そして、製品に組立後に再テストを行う場合等に活用できる。高信頼性を要求される製品等に適する。
【００４６】
（第２の実施形態）
本発明の第２の実施形態に係る不揮発性半導体記憶装置のテスト接続体及びそのテスト方法について、図４を参照しながら説明する。第１の実施形態とは、不揮発性半導体記憶装置が並進対称の関係を有して配列されてテスト接続体を構成している点が異なる。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００４７】
図４に示すように、テスト接続体２は、並進対称の関係で並列された不揮発性半導体記憶装置６が複数個、例えば、紙面の左右方向に４個が配列され、それぞれの対応するテスト用パッド３１及び並列された不揮発性半導体記憶装置６間の１つのダイシング領域６５にあるチップ間共有パッド６３が、紙面の左右方向に伸びたチップ間接続線６１に接続されている。チップ間接続線６１は、テスト用パッド３１に対応して、不揮発性半導体記憶装置６間を跨いで、配置されている。なお、不揮発性半導体記憶装置６が紙面の左右方向に並進配列している他に、紙面の上下方向に並進配列、または、紙面の左右且つ上下方向に２次元の広がりを持って並進配列したテスト接続体を構成することは可能である。
【００４８】
不揮発性半導体記憶装置６は、第１の実施形態の不揮発性半導体記憶装置５とは、チップ間接続線６１の位置が異なる。チップ間接続線６１を除いて、各不揮発性半導体記憶装置６の構成は、不揮発性半導体記憶装置５と同様である。つまり、チップ間接続線６１は、端部にある不揮発性半導体記憶装置６を除いて、不揮発性半導体記憶装置６の表面を横切るように配置され、ダイシングされた面に断面を露出している。なお、チップ間接続線６１は、ダイシング領域６５に沿って配設されることは可能で、その場合、第１の実施形態の不揮発性半導体記憶装置５上に残されたチップ間接続線３５と同様な配置を取ることも可能となる。
【００４９】
不揮発性半導体記憶装置６のテスト接続体２のテスト方法は、テスト接続体２に含まれる不揮発性半導体記憶装置６の個数が増えることによる対応を除いて、第１の実施形態のテスト接続体１のテスト方法と同様である。つまり、不揮発性半導体記憶装置６のテストを実施して、テスト結果をテスト結果記憶領域２５へ記憶させる方法は、ステップＳ１１〜ステップＳ１４（図３に示すフローチャート参照）と同じである。
【００５０】
その後のテスト結果記憶領域２５からの読み出し方法は、テスト接続体２の中の選択した１つの不揮発性半導体記憶装置６のスイッチ回路２３を導通状態にして、チップ間共有パッド６３から読み出す。テスト接続体２の中の全ての不揮発性半導体記憶装置６が、順次、読み出され、半導体ウェハの全チップ、すなわち、全不揮発性半導体記憶装置６のテスト結果が読み出される。つまり、ステップＳ１６、ステップＳ１７（図３に示すフローチャート参照）の工程が、テスト接続体２に含まれる不揮発性半導体記憶装置６の個数に対応して増加する。
【００５１】
上述したように、テスト接続体２は、第１の実施形態のテスト接続体１より多くの不揮発性半導体記憶装置６を有しているので、同時にテスト可能な不揮発性半導体記憶装置６の個数が増え、テストの実施からテスト結果の記憶までの時間をより短縮することが可能である。第１の実施形態の不揮発性半導体記憶装置５が有する回転対称配置に由来する効果を除いて、テスト接続体２は、第１の実施形態のテスト接続体１が有する効果を同様に有している。
【００５２】
また、変形例として、第１の実施形態のテスト接続体１を、第２の実施形態のように、並進対称の関係を有して配列し、新たなテスト接続体とすることは可能である。このテスト接続体において、個々の不揮発性半導体記憶装置の対応するテスト用パッドが接続され、１組のチップ間共有パッドが、ダイシング領域に形成される。この変形例のテスト接続体は、第１及び第２の実施形態が有する効果を併せ持つことになる。
【００５３】
以上、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００５４】
本発明は、以下の付記に記載されるような構成が考えられる。  
（付記１）  不揮発性のテスト結果記憶領域及び不揮発性のメモリセルアレイを有するメモリ構成部と、前記メモリセルアレイのテストを行うＢＩＳＴ回路、及び、前記ＢＩＳＴ回路とテスト用パッドとの間に設けられ、チップ選択用パッドに印加される信号により開閉制御されるスイッチ回路を有するテスト回路と、前記ＢＩＳＴ回路により行われるテストの結果の前記テスト結果記憶領域への書き込み及び前記テスト結果記憶領域からの読み出しを制御する制御回路と、を備えた不揮発性半導体記憶装置と、領域を間において配置された前記不揮発性半導体記憶装置のそれぞれ対応する前記テスト用パッドに接続され、前記領域に配設されたチップ間共有パッドとを具備した不揮発性半導体記憶装置のテスト接続体。
【００５５】
（付記２）  前記不揮発性半導体記憶装置は、周囲部に、前記テスト用パッドと前記チップ間共有パッドとを結ぶ接続線の一部を有する付記１に記載の不揮発性半導体記憶装置のテスト接続体。
【００５６】
（付記３）  前記スイッチ回路は、トランスミッションゲート回路で構成される付記１に記載の不揮発性半導体記憶装置のテスト接続体。
【符号の説明】
【００５７】
１、２  テスト接続体
５、６  不揮発性半導体記憶装置
１１  制御回路
１３  テスト回路
１７  メモリ構成部
２１  ＢＩＳＴ回路
２３  スイッチ回路
２５  テスト結果記憶領域
２７  メモリセルアレイ
３１  テスト用パッド
３３  チップ選択パッド
３５、６１  チップ間接続線
３９、６３  チップ間共有パッド
４１  外部接続パッド
４５、６５  ダイシング領域
５１  ｐ−ＭＯＳ
５２  ｎ−ＭＯＳ
５５、５６  インバータ
【図１】
2011023056.tif 000003
【図２】
2011023056.tif 000004
【図３】
2011023056.tif 000005
【図４】
2011023056.tif 000006