(57)【要約】【課題】アクティブマトリクス型の発光装置を提供する。【解決手段】発光装置は複数の画素を有し、複数の画素はそれぞれ、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、発光素子と、を有する。第１のトランジスタは、ソース及びドレインの一方が第１の信号線に電気的に接続され、ゲートが第２の信号線に電気的に接続され、第２のトランジスタは、ソース及びドレインの一方が第１のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が発光素子に電気的に接続され、ゲートが第１のトランジスタのソース及びドレインの他方に電気的に接続され、第３のトランジスタは、ソース及びドレインの一方が第１のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が一定の電位に保たれ、ゲートが第３の信号線に電気的に接続されている。【選択図】図３
2011100140.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有し、
複数の前記画素はそれぞれ、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、発光素子と、を有し、
前記第１のトランジスタは、ソース及びドレインの一方が第１の信号線に電気的に接続され、ゲートが第２の信号線に電気的に接続され、
前記第２のトランジスタは、ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記発光素子に電気的に接続され、ゲートが前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第３のトランジスタは、ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が一定の電位に保たれ、ゲートが第３の信号線に電気的に接続されていることを特徴とする発光装置。
【請求項２】
請求項１において、
前記第１の信号線に、デジタルデータ信号が入力され、
前記第２の信号線に、第１の選択信号が入力され
前記第３の信号線に、第２の選択信号が入力されることを特徴とする発光装置。
【請求項３】
請求項２において、
前記第３の信号線に前記第２の選択信号が入力されることによって、前記第３のトランジスタがオン状態になることを特徴とする発光装置。
【請求項４】
請求項２又は請求項３において、
前記第２の信号線に前記第１の選択信号が入力されることによって、前記画素に前記デジタルデータ信号が入力されることを特徴とする発光装置。
【請求項５】
請求項２乃至請求項４のいずれか一項において、
前記第２のトランジスタのソース及びドレインの一方は、一定の電位に保たれていることを特徴とする発光装置。
【請求項６】
請求項２乃至請求項５のいずれか一項において、
複数の第１の期間において、前記第１の信号線を介して、前記画素に前記デジタルデータ信号が入力され、
複数の第２の期間において、入力された前記デジタルデータ信号が消去され、
前記複数の第１の期間のうちの一つの期間の開始から、前記複数の第２の期間のうちの一つの期間の開始までの間に、前記画素が表示を行う期間を有し、
前記複数の第２の期間のうちの一つの期間の開始から、前記複数の第１の期間のうちの他の一つの期間の開始までの間に、前記画素が表示を行わない期間を有することを特徴とする発光装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記発光素子は、前記第２のトランジスタのソース及びドレインの他方に電気的に接続された画素電極と、一定の電位に保たれた対向電極と、前記画素電極と前記対向電極との間に設けられたＥＬ層と、を有することを特徴とする発光装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＥＬ（エレクトロルミネッセンス）素子を基板上に作り込んで形成された電子ディスプレイに関する。特に半導体素子（半導体薄膜を用いた素子）を用いたＥＬディスプレイ（発光装置）に関する。またＥＬディスプレイを表示部に用いた電子機器に関する。
【背景技術】
【０００２】
近年、基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス型表示装置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。そのため、従来、基板外の駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。
【０００３】
このようなアクティブマトリクス型表示装置は、同一基板上に様々な回路や素子を作り込むことで製造コストの増加、表示装置の小型化、歩留まりの上昇、スループットの低減など、様々な利点が得られる。
【０００４】
そしてさらに、自発光型素子としてＥＬ素子を有したアクティブマトリクス型のＥＬディスプレイの研究が活発化している。ＥＬディスプレイは有機ＥＬディスプレイ（ＯＥＬＤ：Organic EL Display）又は有機ライトエミッティングダイオード（ＯＬＥＤ：Organic Light Emitting Diode）とも呼ばれている。
【０００５】
ＥＬディスプレイは、液晶ディスプレイと異なり自発光型である。ＥＬ素子は一対の電極（陽極と陰極）間にＥＬ層が挟まれた構造となっており、またＥＬ層は通常積層構造となっている。代表的には、イーストマン・コダック・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在、研究開発が進められているＥＬディスプレイは殆どこの構造を採用している。
【０００６】
また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０００７】
本明細書において陰極と陽極の間に設けられる全ての層を総称してＥＬ層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全てＥＬ層に含まれる。
【０００８】
そして、上記構造でなるＥＬ層に一対の電極から所定の電圧をかけ、それにより発光層においてキャリアの再結合が起こって発光する。なお本明細書においてＥＬ素子が発光することを、ＥＬ素子が駆動すると呼ぶ。また、本明細書中では、陽極、ＥＬ層及び陰極で形成される発光素子をＥＬ素子と呼ぶ。
【０００９】
ＥＬディスプレイの駆動方法として、アナログ方式の駆動方法（アナログ駆動）が挙げられる。ＥＬディスプレイのアナログ駆動について、図１８及び図１９を用いて説明する。
【００１０】
図１８にアナログ駆動のＥＬディスプレイの画素部の構造を示す。ゲート信号線駆動回路からの選択信号を入力するゲート信号線（Ｇ１〜Ｇｙ）は、各画素が有するスイッチング用ＴＦＴ１８０１のゲート電極に接続されている。また各画素の有するスイッチング用ＴＦＴ１８０１のソース領域とドレイン領域は、一方がアナログのビデオ信号を入力するソース信号線（データ信号線ともいう）Ｓ１〜Ｓｘに、もう一方が各画素が有するＥＬ駆動用ＴＦＴ１８０４のゲート電極及び各画素が有するコンデンサ１８０８にそれぞれ接続されている。
【００１１】
各画素が有するＥＬ駆動用ＴＦＴ１８０４のソース領域とドレイン領域はそれぞれ、一方は電源供給線（Ｖ１〜Ｖｘ）に、もう一方はＥＬ素子１８０６に接続されている。電源供給線（Ｖ１〜Ｖｘ）の電位を電源電位と呼ぶ。また電源供給線（Ｖ１〜Ｖｘ）は、各画素が有するコンデンサ１８０８に接続されている。
【００１２】
ＥＬ素子１８０６は陽極と、陰極と、陽極と陰極との間に設けられたＥＬ層とを有する。ＥＬ素子１８０６の陽極がＥＬ駆動用ＴＦＴ１８０４のソース領域またはドレイン領域と接続している場合、ＥＬ素子１８０６の陽極が画素電極、陰極が対向電極となる。逆にＥＬ素子１８０６の陰極がＥＬ駆動用ＴＦＴ１８０４のソース領域またはドレイン領域と接続している場合、ＥＬ素子１８０６の陽極が対向電極、陰極が画素電極となる。
【００１３】
なお本明細書において、対向電極の電位を対向電位と呼ぶ。なお対向電極に対向電位を与える電源を対向電源と呼ぶ。画素電極の電位と対向電極の電位の電位差がＥＬ駆動電圧であり、このＥＬ駆動電圧がＥＬ層にかかる。
【００１４】
図１８で示したＥＬディスプレイを、アナログ方式で駆動させた場合のタイミングチャートを図１９に示す。１つのゲート信号線が選択されてから、その次に別のゲート信号線が選択されるまでの期間を１ライン期間（Ｌ）と呼ぶ。また１つの画像が表示されてから次の画像が表示されるまでの期間が１フレーム期間（Ｆ）に相当する。図１８のＥＬディスプレイの場合、ゲート信号線はｙ本あるので、１フレーム期間中にｙ個のライン期間（Ｌ１〜Ｌｙ）が設けられている。
【００１５】
解像度が高くなるにつれて１フレーム期間中のライン期間の数も増え、駆動回路を高い周波数で駆動しなければならなくなる。
【００１６】
まず電源電圧線（Ｖ１〜Ｖｘ）は一定の電源電位に保たれている。そして対向電極の電位である対向電位も一定の電位に保たれている。対向電位は、ＥＬ素子が発光する程度に電源電位との間に電位差を有している。
【００１７】
第１のライン期間（Ｌ１）においてゲート信号線Ｇ１にはゲート信号線駆動回路からの選択信号が入力される。そして、ソース信号線Ｓ１〜Ｓｘに順にアナログのビデオ信号が入力される。ゲート信号線Ｇ１に接続された全てのスイッチング用ＴＦＴはオンの状態になるので、ソース信号線に入力されたアナログのビデオ信号は、スイッチング用ＴＦＴを介してＥＬ駆動用ＴＦＴのゲート電極に入力される。
【００１８】
ＥＬ駆動用ＴＦＴのチャネル形成領域を流れる電流の量は、そのゲート電極に入力される信号の電位の高さ（電圧）によって制御される。よって、ＥＬ素子の画素電極にかかる電位は、ＥＬ駆動用ＴＦＴのゲート電極に入力されたアナログのビデオ信号の電位の高さによって決まる。そしてＥＬ素子はアナログのビデオ信号の電位に制御されて発光を行う。
【００１９】
上述した動作を繰り返し、にソース信号線Ｓ１〜Ｓｘへのアナログのビデオ信号の入力が終了すると、第１のライン期間（Ｌ１）が終了する。なお、ソース信号線Ｓ１〜Ｓｘへのアナログのビデオ信号の入力が終了するまでの期間と水平帰線期間とを合わせて１つのライン期間としても良い。そして次に第２のライン期間（Ｌ２）となりゲート信号線Ｇ２に選択信号が入力される。そして第１のライン期間（Ｌ１）と同様にソース信号線Ｓ１〜Ｓｘに順にアナログのビデオ信号が入力される。
【００２０】
そして全てのゲート信号線（Ｇ１〜Ｇｙ）に選択信号が入力されると、全てのライン期間（Ｌ１〜Ｌｙ）が終了する。全てのライン期間（Ｌ１〜Ｌｙ）が終了すると、１フレーム期間が終了する。１フレーム期間中において全ての画素が表示を行い、１つの画像が形成される。なお全てのライン期間（Ｌ１〜Ｌｙ）と垂直帰線期間とを合わせて１フレーム期間としても良い。
【００２１】
以上のように、アナログのビデオ信号によってＥＬ素子の発光量が制御され、その発光量の制御によって階調表示がなされる。この方式はいわゆるアナログ駆動方法と呼ばれる駆動方式であり、ソース信号線に入力されるアナログのビデオ信号の電位の変化で階調表示が行われる。
【発明の概要】
【発明が解決しようとする課題】
【００２２】
ＥＬ素子に供給される電流量がＥＬ駆動用ＴＦＴのゲート電圧によって制御される様子を図２０を用いて詳しく説明する。
【００２３】
図２０（Ａ）はＥＬ駆動用ＴＦＴのトランジスタ特性を示すグラフであり、４０１はＩDS−ＶGS特性（又はＩDS−ＶGS曲線）と呼ばれている。ここでＩDSはドレイン電流であり、ＶGSはゲート電圧である。このグラフにより任意のゲート電圧に対して流れる電流量を知ることができる。
【００２４】
通常、ＥＬ素子を駆動するにあたって、上記ＩDS−ＶGS特性の点線４０２で示した領域を用いる。４０２で囲んだ領域の拡大図を図２０（Ｂ）に示す。
【００２５】
図２０（Ｂ）において、斜線で示す領域は飽和領域と呼ばれている。実際にはしきい値電圧（ＶTH）近傍又はそれ以下のゲート電圧である領域を指し、この領域ではゲート電圧の変化に対して指数関数的にドレイン電流が変化する。この領域を使ってゲート電圧による電流制御を行う。
【００２６】
スイッチング用ＴＦＴがオンとなって画素内に入力されたアナログのビデオ信号は、ＥＬ駆動用ＴＦＴのゲート電圧となる。このとき、図２０（Ａ）に示したＩDS−ＶGS特性に従ってゲート電圧に対してドレイン電流が１対１で決まる。即ち、ＥＬ駆動用ＴＦＴのゲート電極に入力されるアナログのビデオ信号の電圧に対応して、ドレイン領域の電位（オンのＥＬ駆動電位）が定まり、所定のドレイン電流がＥＬ素子に流れ、その電流量に対応した発光量で前記ＥＬ素子が発光する。
【００２７】
以上のように、ビデオ信号によってＥＬ素子の発光量が制御され、その発光量の制御によって階調表示がなされる。
【００２８】
しかしながら、上記アナログ駆動はＴＦＴの特性バラツキに非常に弱いという欠点がある。例えばスイッチング用ＴＦＴのＩDS−ＶGS特性が同じ階調を表示する隣接画素のスイッチング用ＴＦＴと異なる場合（全体的にプラス又はマイナス側へシフトした場合）を想定する。
【００２９】
その場合、各スイッチング用ＴＦＴのドレイン電流はバラツキの程度にもよるが異なるものとなり、各画素のＥＬ駆動用ＴＦＴには異なるゲート電圧がかかることになる。即ち、各ＥＬ素子に対して異なる電流が流れ、結果として異なる発光量となり、同じ階調表示を行えなくなる。
【００３０】
また、仮に各画素のＥＬ駆動用ＴＦＴに等しいゲート電圧がかかったとしても、ＥＬ駆動用ＴＦＴのＩDS−ＶGS特性にバラツキがあれば、同じドレイン電流を出力することはできない。さらに、図２０（Ａ）からも明らかなようにゲート電圧の変化に対して指数関数的にドレイン電流が変化するような領域を使っているため、ＩDS−ＶGS特性が僅かでもずれれば、等しいゲート電圧がかかっても出力される電流量は大きく異なるといった事態が生じうる。こうなってしまうと、僅かなＩDS−ＶGS特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまう。
【００３１】
実際には、スイッチング用ＴＦＴとＥＬ駆動用ＴＦＴとの、両者のバラツキの相乗効果となるので条件的にはさらに厳しい。このように、アナログ駆動はＴＦＴの特性バラツキに対して極めて敏感であり、その点が従来のアクティブマトリクス型のＥＬディスプレイの階調表示における障害となっていた。
【００３２】
本発明は上記問題点を鑑みてなされたものであり、鮮明な多階調表示の可能なアクティブマトリクス型のＥＬ表示装置を提供することを課題とする。そして、そのようなアクティブマトリクス型ＥＬディスプレイを表示用ディスプレイとして具備する高性能な電子機器（電子デバイス）を提供することを課題とする。
【課題を解決するための手段】
【００３３】
本発明者は、アナログ駆動の問題は、ゲート電圧の変化に対してドレイン電流が指数関数的に変化するためにＩDS−ＶGS特性のばらつきの影響を受けやすい飽和領域を用いてＥＬ素子に流れる電流量を制御していることに起因すると考えた。
【００３４】
即ち、ＩDS−ＶGS特性のばらつきがあった場合に、飽和領域はゲート電圧の変化に対してドレイン電流が指数関数的に変化するため、等しいゲート電圧がかかってもでも異なる電流（ドレイン電流）が出力されてしまい、その結果、所望の階調が得られないという不具合が生じるのである。
【００３５】
そこで本発明人は、ＥＬ素子の発する光の量の制御を、飽和領域を用いた電流の制御により行うのではなく、主にＥＬ素子が発光する時間の制御によって行うことを考えた。つまり本発明ではＥＬ素子の発する光の量を時間で制御し、階調表示を行う。ＥＬ素子の発光時間を制御することで階調表示を行う時分割方式の駆動方法（以下、デジタル駆動という）と呼ぶ。なお時分割方式の駆動方法によって行われる階調表示を時分割階調表示と呼ぶ。
【００３６】
上記構成によって本発明では、ＴＦＴによってＩDS−ＶGS特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＩDS−ＶGS特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【００３７】
以下に、本発明の構成を示す。
【００３８】
本発明によって、  ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路と、画素部とを有する発光装置であって、  前記画素部は複数の画素を有しており、  前記複数の画素は、ＥＬ素子と、前記ＥＬ素子の発光をそれぞれ制御するＥＬ駆動用ＴＦＴと、前記ＥＬ駆動用ＴＦＴの駆動を制御するスイッチング用ＴＦＴ及び消去用ＴＦＴとを有し、  前記第１のゲート信号線駆動回路によって前記スイッチング用ＴＦＴの駆動が制御され、  前記第２のゲート信号線駆動回路によって前記消去用ＴＦＴの駆動が制御され、  前記複数のＥＬ素子の発光する時間を制御することで階調表示を行うことを特徴とする発光装置が提供される。
【００３９】
本発明によって、  ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路と、画素部と、前記ソース信号線駆動回路に接続された複数のソース信号線と、前記第１のゲート信号線駆動回路に接続された複数の第１のゲート信号線と、前記第２のゲート信号線駆動回路に接続された複数の第２のゲート信号線と、電源供給線とを有する発光装置であって、  前記画素部は複数の画素を有しており、  前記複数の画素は、スイッチング用ＴＦＴと、ＥＬ駆動用ＴＦＴと、消去用ＴＦＴと、ＥＬ素子とをそれぞれ有し、  前記スイッチング用ＴＦＴが有するゲート電極は前記第１のゲート信号線と接続されており、  前記スイッチング用ＴＦＴが有するソース領域とドレイン領域は、一方は前記複数のソース信号線と、もう一方は前記ＥＬ駆動用ＴＦＴが有するゲート電極と接続されており、  前記消去用ＴＦＴが有するゲート電極は前記第２のゲート信号線と接続されており、  前記消去用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記ＥＬ駆動用ＴＦＴが有するゲート電極と接続されており、  前記ＥＬ駆動用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記ＥＬ素子に接続されていることを特徴とする発光装置が提供される。
【００４０】
本発明によって、  ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路と、画素部と、前記ソース信号線駆動回路に接続された複数のソース信号線と、前記第１のゲート信号線駆動回路に接続された複数の第１のゲート信号線と、前記第２のゲート信号線駆動回路に接続された複数の第２のゲート信号線と、一定の電位に保たれた電源供給線とを有する発光装置であって、  前記画素部は複数の画素を有しており、  前記複数の画素は、スイッチング用ＴＦＴと、ＥＬ駆動用ＴＦＴと、消去用ＴＦＴと、ＥＬ素子とをそれぞれ有し、  前記ＥＬ素子は、画素電極と、一定の電位に保たれた対向電極と、前記画素電極と前記対向電極の間に設けられたＥＬ層とを有しており、  前記スイッチング用ＴＦＴが有するゲート電極は前記第１のゲート信号線と接続されており、  前記スイッチング用ＴＦＴが有するソース領域とドレイン領域は、一方は前記複数のソース信号線と、もう一方は前記ＥＬ駆動用ＴＦＴが有するゲート電極と接続されており、  前記消去用ＴＦＴが有するゲート電極は前記第２のゲート信号線と接続されており、  前記消去用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記ＥＬ駆動用ＴＦＴが有するゲート電極と接続されており、  前記ＥＬ駆動用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記ＥＬ素子が有する画素電極に接続されていることを特徴とする発光装置が提供される。
【００４１】
本発明によって、  ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路と、画素部と、前記ソース信号線駆動回路に接続された複数のソース信号線と、前記第１のゲート信号線駆動回路に接続された複数の第１のゲート信号線と、前記第２のゲート信号線駆動回路に接続された複数の第２のゲート信号線と、電源供給線とを有する発光装置であって、  前記画素部は複数の画素を有しており、  前記複数の画素は、スイッチング用ＴＦＴと、ＥＬ駆動用ＴＦＴと、消去用ＴＦＴと、ＥＬ素子とをそれぞれ有し、  前記スイッチング用ＴＦＴが有するゲート電極は前記第１のゲート信号線と接続されており、  前記スイッチング用ＴＦＴが有するソース領域とドレイン領域は、一方は前記複数のソース信号線と、もう一方は前記ＥＬ駆動用ＴＦＴが有するゲート電極と接続されており、  前記消去用ＴＦＴが有するゲート電極は前記第２のゲート信号線と接続されており、  前記消去用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記ＥＬ駆動用ＴＦＴが有するゲート電極と接続されており、  前記ＥＬ駆動用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記ＥＬ素子に接続されており、  １フレーム期間内にｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎと、（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）（ｍは２からｎまでの任意の数）とが設けられており、  前記書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎにおいて、前記ソース信号線駆動回路から前記ソース信号線を介してデジタルデータ信号が前記複数の画素の全てに入力され、  前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）において、前記複数の画素に入力された前記デジタルデータ信号が全て消去され、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうち、書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと、前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）とはそれぞれ互いに一部重なっており、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ（ｍ−１）のそれぞれが開始されてから、前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）のそれぞれが開始されるまでの期間が、表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒ（ｍ−１）であり、  前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）のそれぞれが開始されてから、前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍのそれぞれが開始されるまでの期間が、非表示期間Ｔｄ１、Ｔｄ２、…、Ｔｄｎであり、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａｍ、Ｔａ（ｍ＋１）、…、Ｔａｎのそれぞれが開始されてから、前記各書き込み期間Ｔａｍ、Ｔａ（ｍ＋１）、…、Ｔａｎの次の書き込み期間のそれぞれが開始されるまでの期間が表示期間Ｔｒｍ、Ｔｒ（ｍ＋１）、…、Ｔｒｎであり、  前記デジタルデータ信号によって、前記表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎにおいて前記複数のＥＬ素子が発光するか発光しないかが選択され、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎと、前記（ｍ−１）個の消去期間Ｔｅ１、��ｅ２、…、Ｔｅ（ｍ−１）の長さは全て同じであり、  前記表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎの長さの比は、２0：２1：…、２(n-1)で表されることを特徴とする発光装置が提供される。
【００４２】
本発明によって、  ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路と、画素部と、前記ソース信号線駆動回路に接続された複数のソース信号線と、前記第１のゲート信号線駆動回路に接続された複数の第１のゲート信号線と、前記第２のゲート信号線駆動回路に接続された複数の第２のゲート信号線と、一定の電位に保たれた電源供給線とを有する発光装置であって、  前記画素部は複数の画素を有しており、  前記複数の画素は、スイッチング用ＴＦＴと、ＥＬ駆動用ＴＦＴと、消去用ＴＦＴと、ＥＬ素子とをそれぞれ有し、  前記ＥＬ素子は、画素電極と、一定の電位に保たれた対向電極と、前記画素電極と前記対向電極の間に設けられたＥＬ層とを有しており、  前記スイッチング用ＴＦＴが有するゲート電極は前記第１のゲート信号線と接続されており、  前記スイッチング用ＴＦＴが有するソース領域とドレイン領域は、一方は前記複数のソース信号線と、もう一方は前記ＥＬ駆動用ＴＦＴが有するゲート電極と接続されており、  前記消去用ＴＦＴが有するゲート電極は前記第２のゲート信号線と接続されており、  前記消去用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記ＥＬ駆動用ＴＦＴが有するゲート電極と接続されており、  前記ＥＬ駆動用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記ＥＬ素子が有する画素電極に接続されており、  １フレーム期間内にｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎと、（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）（ｍは２からｎまでの任意の数）とが設けられており、  前記書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎにおいて、前記ソース信号線駆動回路から前記ソース信号線を介してデジタルデータ信号が前記複数の画素の全てに入力され、  前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）において、前記複数の画素に入力された前記デジタルデータ信号が全て消去され、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうち、書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと、前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）とはそれぞれ互いに一部重なっており、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ（ｍ−１）のそれぞれが開始されてから、前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）のそれぞれが開始されるまでの期間が、表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒ（ｍ−１）であり、  前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）のそれぞれが開始されてから、前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍのそれぞれが開始されるまでの期間が、非表示期間Ｔｄ１、Ｔｄ２、…、Ｔｄｎであり、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａｍ、Ｔａ（ｍ＋１）、…、Ｔａｎのそれぞれが開始されてから、前記各書き込み期間Ｔａｍ、Ｔａ（ｍ＋１）、…、Ｔａｎの次の書き込み期間のそれぞれが開始されるまでの期間が表示期間Ｔｒｍ、Ｔｒ（ｍ＋１）、…、Ｔｒｎであり、  前記デジタルデータ信号によって、前記表示期間Ｔｒ１、Ｔｒ２��…、Ｔｒｎにおいて前記複数のＥＬ素子が発光するか発光しないかが選択され、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎと、前記（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）の長さは全て同じであり、  前記表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎの長さの比は、２0：２1：…、２(n-1)で表されることを特徴とする発光装置が提供される。
【００４３】
本発明によって、  ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路と、画素部と、前記ソース信号線駆動回路に接続された複数のソース信号線と、前記第１のゲート信号線駆動回路に接続された複数の第１のゲート信号線と、前記第２のゲート信号線駆動回路に接続された複数の第２のゲート信号線と、電源供給線とを有する発光装置であって、  前記画素部は複数の画素を有しており、  前記複数の画素は、スイッチング用ＴＦＴと、ＥＬ駆動用ＴＦＴと、消去用ＴＦＴと、ＥＬ素子とをそれぞれ有し、  前記スイッチング用ＴＦＴが有するゲート電極は前記第１のゲート信号線と接続されており、  前記スイッチング用ＴＦＴが有するソース領域とドレイン領域は、一方は前記複数のソース信号線と、もう一方は前記ＥＬ駆動用ＴＦＴが有するゲート電極と接続されており、  前記消去用ＴＦＴが有するゲート電極は前記第２のゲート信号線と接続されており、  前記消去用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記ＥＬ駆動用ＴＦＴが有するゲート電極と接続されており、  前記ＥＬ駆動用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記ＥＬ素子に接続されており、  １フレーム期間内にｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎと、（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）（ｍは２からｎまでの任意の数）とが設けられており、  前記書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎにおいて、前記ソース信号線駆動回路から前記ソース信号線を介してデジタルデータ信号が前記複数の画素の全てに入力され、  前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）において、前記複数の画素に入力された前記デジタルデータ信号が全て消去され、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうち、書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと、前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）とはそれぞれ互いに一部重なっており、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ（ｍ−１）のそれぞれが開始されてから、前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）のそれぞれが開始されるまでの期間が、表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒ（ｍ−１）であり、  前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）のそれぞれが開始されてから、前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍのそれぞれが開始されるまでの期間が、非表示期間Ｔｄ１、Ｔｄ２、…、Ｔｄｎであり、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａｍ、Ｔａ（ｍ＋１）、…、Ｔａｎのそれぞれが開始されてから、前記各書き込み期間Ｔａｍ、Ｔａ（ｍ＋１）、…、Ｔａｎの次の書き込み期間のそれぞれが開始されるまでの期間が表示期間Ｔｒｍ、Ｔｒ（ｍ＋１）、…、Ｔｒｎであり、  前記デジタルデータ信号によって、前記表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎにおいて前記複数のＥＬ素子が発光するか発光しないかが選択され、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎと、前記（ｍ−１）個の消去期間Ｔｅ１、��ｅ２、…、Ｔｅ（ｍ−１）の長さは全て同じであり、  前記表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎの長さの比は、２0：２1：…、２(n-1)で表され、  前記表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎが出現する順序がランダムであることを特徴とする発光装置が提供される。
【００４４】
本発明によって、  ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路と、画素部と、前記ソース信号線駆動回路に接続された複数のソース信号線と、前記第１のゲート信号線駆動回路に接続された複数の第１のゲート信号線と、前記第２のゲート信号線駆動回路に接続された複数の第２のゲート信号線と、一定の電位に保たれた電源供給線とを有する発光装置であって、  前記画素部は複数の画素を有しており、  前記複数の画素は、スイッチング用ＴＦＴと、ＥＬ駆動用ＴＦＴと、消去用ＴＦＴと、ＥＬ素子とをそれぞれ有し、  前記ＥＬ素子は、画素電極と、一定の電位に保たれた対向電極と、前記画素電極と前記対向電極の間に設けられたＥＬ層とを有しており、  前記スイッチング用ＴＦＴが有するゲート電極は前記第１のゲート信号線と接続されており、  前記スイッチング用ＴＦＴが有するソース領域とドレイン領域は、一方は前記複数のソース信号線と、もう一方は前記ＥＬ駆動用ＴＦＴが有するゲート電極と接続されており、  前記消去用ＴＦＴが有するゲート電極は前記第２のゲート信号線と接続されており、  前記消去用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記ＥＬ駆動用ＴＦＴが有するゲート電極と接続されており、  前記ＥＬ駆動用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線に、もう一方は前記ＥＬ素子が有する画素電極に接続されており、  １フレーム期間内にｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎと、（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）（ｍは２からｎまでの任意の数）とが設けられており、  前記書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎにおいて、前記ソース信号線駆動回路から前記ソース信号線を介してデジタルデータ信号が前記複数の画素の全てに入力され、  前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）において、前記複数の画素に入力された前記デジタルデータ信号が全て消去され、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうち、書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと、前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）とはそれぞれ互いに一部重なっており、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ（ｍ−１）のそれぞれが開始されてから、前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）のそれぞれが開始されるまでの期間が、表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒ（ｍ−１）であり、  前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）のそれぞれが開始されてから、前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍのそれぞれが開始されるまでの期間が、非表示期間Ｔｄ１、Ｔｄ２、…、Ｔｄｎであり、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａｍ、Ｔａ（ｍ＋１）、…、Ｔａｎのそれぞれが開始されてから、前記各書き込み期間Ｔａｍ、Ｔａ（ｍ＋１）、…、Ｔａｎの次の書き込み期間のそれぞれが開始されるまでの期間が表示期間Ｔｒｍ、Ｔｒ（ｍ＋１）、…、Ｔｒｎであり、  前記デジタルデータ信号によって、前記表示期間Ｔｒ１、Ｔｒ２��…、Ｔｒｎにおいて前記複数のＥＬ素子が発光するか発光しないかが選択され、  前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎと、前記（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）の長さは全て同じであり、  前記表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎの長さの比は、２0：２1：…、２(n-1)で表され、  前記表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎが出現する順序がランダムであることを特徴とする発光装置が提供される。
【００４５】
前記ＥＬ層は低分子系有機物質またはポリマー系有機物質であっても良い。
【００４６】
前記低分子系有機物質は、Ａｌｑ3（トリス−８−キノリライト−アルミニウム）またはＴＰＤ（トリフェニルアミン誘導体）からなっていても良い。
【００４７】
前記ポリマー系有機物質は、ＰＰＶ（ポリフェニレンビニレン）、ＰＶＫ（ポリビニルカルバゾール）またはポリカーボネートからなっていても良い。
【００４８】
前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎは互いに重なっていなくても良い。
【００４９】
前記（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）は互いに重なっていなくても良い。
【００５０】
前記スイッチング用ＴＦＴ、前記ＥＬ駆動用ＴＦＴ及び前記消去用ＴＦＴはｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴであれば良い。
【００５１】
前記ＥＬ駆動用ＴＦＴは、前記ＥＬ駆動用ＴＦＴが有するゲート電極に前記電源供給線の電位が与えられるとオフの状態になる。
【００５２】
前記発光装置を用いることを特徴とするコンピュータ。
【００５３】
前記発光装置を用いることを特徴とするビデオカメラ。
【００５４】
前記発光装置を用いることを特徴とするＤＶＤプレーヤー。
【発明の効果】
【００５５】
本発明は上記構成によって、ＴＦＴによってＩDS−ＶGS特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＩDS−ＶGS特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【００５６】
また、本発明では、表示を行わない非発光期間を設けることができる。従来のアナログ駆動の場合、ＥＬディスプレイに全白の画像を表示させると、常にＥＬ素子が発光することになり、ＥＬ層の劣化を早める原因となってしまう。本発明は非発光期間を設けることができるので、ＥＬ層の劣化をある程度抑えることができる。
【図面の簡単な説明】
【００５７】
【図１】本発明のＥＬディスプレイの回路構成を示す図。
【図２】本発明のＥＬディスプレイの画素部の回路図。
【図３】本発明のＥＬディスプレイの画素の回路図。
【図４】本発明のＥＬディスプレイの駆動方法を示す図。
【図５】本発明のＥＬディスプレイの駆動方法を示す図。
【図６】本発明のＥＬディスプレイの上面図及び断面図。
【図７】本発明のＥＬディスプレイの上面図及び断面図。
【図８】本発明のＥＬディスプレイの断面図。
【図９】本発明のＥＬディスプレイの断面図。
【図１０】本発明のＥＬディスプレイの画素部の回路図。
【図１１】本発明のＥＬディスプレイの作製行程を示す図。
【図１２】本発明のＥＬディスプレイの作製行程を示す図。
【図１３】本発明のＥＬディスプレイの作製行程を示す図。
【図１４】本発明のＥＬディスプレイの作製行程を示す図。
【図１５】本発明で用いられるソース信号線駆動回路の回路図。
【図１６】本発明で用いられるラッチの上面図。
【図１７】本発明のＥＬディスプレイを用いた電子機器。
【図１８】従来のＥＬディスプレイの画素部の回路図。
【図１９】従来のＥＬディスプレイの駆動方法を示すタイミングチャート。
【図２０】ＴＦＴのＩDS−ＶGS特性を示す図。
【図２１】本発明のＥＬディスプレイの上面図及び断面図。
【図２２】本発明のＥＬディスプレイの断面図。
【図２３】本発明のＥＬディスプレイの上面写真。
【図２４】本発明のＥＬディスプレイの駆動方法を示す図。
【図２５】本発明のＥＬディスプレイの上面図。
【図２６】ＥＬ素子とＥＬ駆動用ＴＦＴの接続の構成を示す図と、ＥＬ素子とＥＬ駆動用ＴＦＴの電圧電流特性を示す図。
【図２７】ＥＬ素子とＥＬ駆動用ＴＦＴの電圧電流特性を示す図。
【図２８】ＥＬ駆動用ＴＦＴのゲート電圧とドレイン電流の関係を示す図。
【発明を実施するための形態】
【００５８】
以下に、本発明のＥＬディスプレイの構造及びその駆動方法について説明する。ここではｎビットのデジタルデータ信号により２n階調の表示を行う場合について説明する。
【００５９】
図１に本発明のＥＬディスプレイのブロック図の一例を示す。図１のＥＬディスプレイは、基板上に形成されたＴＦＴによって画素部１０１、画素部の周辺に配置されたソース信号線駆動回路１０２、書き込み用ゲート信号線駆動回路（第１のゲート信号線駆動回路）１０３、消去用ゲート信号線駆動回路（第２のゲート信号線駆動回路）１０４を有している。なお、本実施の形態でＥＬディスプレイはソース信号線駆動回路を１つ有しているが、本発明においてソース信号線駆動回路は２つ以上あってもよい。
【００６０】
また本発明において、ソース信号線駆動回路１０２、書き込み用ゲート信号線駆動回路１０３または消去用ゲート信号線駆動回路１０４は、画素部１０１が設けられている基板上に設けられている構成にしても良いし、ＩＣチップ上に設けてＦＰＣまたはＴＡＢを介して画素部１０１と接続されるような構成にしても良い。
【００６１】
ソース信号線駆動回路１０２は基本的にシフトレジスタ１０２ａ、ラッチ（Ａ）１０２ｂ、ラッチ（Ｂ）１０２ｃを有している。
【００６２】
ソース信号線駆動回路１０２において、シフトレジスタ１０２ａにクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ１０２ａは、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ等（図示せず）を通して後段の回路へタイミング信号を順次供給する。
【００６３】
シフトレジスタ１０２ａからのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が供給される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。
【００６４】
バッファによって緩衝増幅されたタイミング信号は、ラッチ（Ａ）１０２ｂに供給される。ラッチ（Ａ）１０２ｂは、ｎビットデジタルデータ信号（n bit digital data signals）を処理する複数のステージのラッチを有している。ラッチ（Ａ）１０２ｂは、前記タイミング信号が入力されると、時分割階調データ信号発生回路１０６から供給されるｎビットデジタルデータ信号を順次取り込み、保持する。
【００６５】
なお、ラッチ（Ａ）１０２ｂにデジタルデータ信号を取り込む際に、ラッチ（Ａ）１０２ｂが有する複数のステージのラッチに、順にデジタルデータ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）１０２ｂが有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルデータ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【００６６】
ラッチ（Ａ）１０２ｂの全てのステージのラッチにデジタルデータ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。すなわち、ラッチ（Ａ）１０２ｂ中で一番左側のステージのラッチにデジタルデータ信号の書き込みが開始される時点から、一番右側のステージのラッチにデジタルデータ信号の書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【００６７】
１ライン期間が終了すると、ラッチ（Ｂ）１０２ｃにラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ（Ａ）１０２ｂに書き込まれ保持されているデジタルデータ信号は、ラッチ（Ｂ）１０２ｃに一斉に送出され、ラッチ（Ｂ）１０２ｃの全ステージのラッチに書き込まれ、保持される。
【００６８】
デジタルデータ信号をラッチ（Ｂ）１０２ｃに送出し終えたラッチ（Ａ）１０２ｂには、シフトレジスタ１０２ａからのタイミング信号に基づき、再び時分割階調データ信号発生回路１０６から供給されるデジタルデータ信号の書き込みが順次行われる。
【００６９】
この２順目の１ライン期間中には、ラッチ（Ｂ）１０２ｃに書き込まれ、保持されているデジタルデータ信号がソース信号線に入力される。
【００７０】
一方、書き込み用ゲート信号線駆動回路１０３及び消去用ゲート信号線駆動回路１０４は、それぞれシフトレジスタ、バッファ（いずれも図示せず）を有している。また場合によっては、書き込み用ゲート信号線駆動回路１０３及び消去用ゲート信号線駆動回路１０４が、シフトレジスタ、バッファの他にレベルシフトを有していても良い。
【００７１】
書き込み用ゲート信号線駆動回路１０３及び消去用ゲート信号線駆動回路１０４において、シフトレジスタ（図示せず）からのタイミング信号がバッファ（図示せず）に供給され、対応するゲート信号線（走査線とも呼ぶ）に供給される。
ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【００７２】
時分割階調データ信号発生回路１０６においては、アナログまたはデジタルのビデオ信号（画像情報を含む信号）が時分割階調を行うためのデジタルデータ信号（Ｄｉｇｉｔａｌ  Ｄａｔａ  Ｓｉｇｎａｌｓ）に変換され、ラッチ（Ａ）１０２ｂに入力される。またこの時分割階調データ信号発生回路１０６は、時分割階調表示を行うために必要なタイミングパルス等を発生させる回路でもある。
【００７３】
この時分割階調データ信号発生回路１０６は、本発明のＥＬディスプレイの外部に設けられても良い。その場合、そこで形成されたデジタルデータ信号が本発明のＥＬディスプレイに入力される構成となる。この場合、本発明のＥＬディスプレイを表示ディスプレイとして有する電子機器（ＥＬ表示装置）は、本発明のＥＬディスプレイと時分割階調データ信号発生回路を別の部品として含むことになる。
【００７４】
また、時分割階調データ信号発生回路１０６をＩＣチップなどの形で本発明のＥＬディスプレイに実装しても良い。その場合、そのＩＣチップで形成されたデジタルデータ信号が本発明のＥＬディスプレイに入力される構成となる。この場合、本発明のＥＬディスプレイをディスプレイとして有する電子機器は、時分割階調データ信号発生回路を含むＩＣチップを実装した本発明のＥＬディスプレイを部品として含むことになる。
【００７５】
また最終的には、時分割階調データ信号発生回路１０６を画素部１０１、ソース信号線駆動回路１０２、書き込み用ゲート信号線駆動回路１０３、消去用ゲート信号線駆動回路１０４と同一の基板上にＴＦＴを用いて形成しうる。この場合、ＥＬディスプレイに画像情報を含むビデオ信号を入力すれば全て基板上で処理することができる。この場合の時分割階調データ信号発生回路はポリシリコン膜を活性層とするＴＦＴで形成しても良い。また、この場合、本発明のＥＬディスプレイをディスプレイとして有する電子機器は、時分割階調データ信号発生回路がＥＬディスプレイ自体に内蔵されており、電子機器の小型化を図ることが可能である。
【００７６】
画素部１０１の拡大図を図２に示す。ソース信号線駆動回路１０２のラッチ（Ｂ）１０２ｃに接続されたソース信号線（Ｓ１〜Ｓｘ）、ＦＰＣを介してＥＬディスプレイの外部の電源に接続された電源供給線（Ｖ１〜Ｖｘ）、書き込み用ゲート信号線駆動回路１０３に接続された書き込み用ゲート信号線（第１のゲート信号線）（Ｇａ１〜Ｇａｙ）、消去用ゲート信号線駆動回路１０４に接続された消去用ゲート信号線（第２のゲート信号線）（Ｇｅ１〜Ｇｅｙ）が画素部１０１に設けられている。
【００７７】
ソース信号線（Ｓ１〜Ｓｘ）と、電源供給線（Ｖ１〜Ｖｘ）と、書き込み用ゲート信号線（Ｇａ１〜Ｇａｙ）と、消去用ゲート信号線（Ｇｅ１〜Ｇｅｙ）とを備えた領域が画素１０５である。画素部１０１にはマトリクス状に複数の画素１０５が配列されることになる。
【００７８】
画素１０５の拡大図を図３に示す。図３において、１０７はスイッチング用ＴＦＴである。スイッチング用ＴＦＴ１０７のゲート電極は、書き込み用ゲート信号線Ｇａ（Ｇａ１〜Ｇａｙのいずれか１つ）に接続されている。スイッチング用ＴＦＴ１０７のソース領域とドレイン領域は、一方がソース信号線Ｓ（Ｓ１〜Ｓｘのいずれか１つ）に、もう一方がＥＬ駆動用ＴＦＴ１０８のゲート電極、各画素が有するコンデンサ１１２及び消去用ＴＦＴ１０９のソース領域又はドレイン領域にそれぞれ接続されている。
【００７９】
コンデンサ１１２はスイッチング用ＴＦＴ１０５が非選択状態（オフ状態）にある時、ＥＬ駆動用ＴＦＴ１０８のゲート電圧を保持するために設けられている。なお本実施の形態ではコンデンサ１１２を設ける構成を示したが、本発明はこの構成に限定されず、コンデンサ１１２を設けない構成にしても良い。
【００８０】
また、ＥＬ駆動用ＴＦＴ１０８のソース領域とドレイン領域は、一方が電源供給線Ｖ（Ｖ１〜Ｖｘのいずれか１つ）に接続され、もう一方はＥＬ素子１１０に接続される。電源供給線Ｖはコンデンサ１１２に接続されている。
【００８１】
また消去用ＴＦＴ１０９のソース領域とドレイン領域のうち、スイッチング用ＴＦＴ１０７のソース領域またはドレイン領域に接続されていない方は、電源供給線Ｖに接続されている。そして消去用ＴＦＴ１０９のゲート電極は、消去用ゲート信号線Ｇｅ（Ｇｅ１〜Ｇｅｙのいずれか１つ）に接続されている。
【００８２】
ＥＬ素子１１０は陽極と陰極と、陽極と陰極の間に設けられたＥＬ層とからなる。陽極がＥＬ駆動用ＴＦＴ１０８のソース領域またはドレイン領域と接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極がＥＬ駆動用ＴＦＴ１０８のソース領域またはドレイン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。
【００８３】
ＥＬ素子１１０の対向電極には対向電位が与えられている。また電源供給線Ｖは電源電位が与えられている。そして対向電位と電源電位の電位差は、電源電位が画素電極に与えられたときにＥＬ素子が発光する程度の電位差に常に保たれている。電源電位と対向電位は、本発明のＥＬディスプレイに、外付けのＩＣ等により設けられた電源によって与えられる。なお対向電位を与える電源を、本明細書では特に対向電源１１１と呼ぶ。
【００８４】
現在の典型的なＥＬディスプレイには、画素の発光する面積あたりの発光量が２００ｃｄ／ｍ2の場合、画素部の面積あたりの電流が数ｍＡ／ｃｍ2程度必要となる。そのため特に画面サイズが大きくなると、ＩＣに設けられた電源から与えられる電位の高さをスイッチで制御することが難しくなっていく。本発明においては、電源電位と対向電位は常に一定に保たれており、ＩＣに設けられた電源から与えられる電位の高さをスイッチで制御する必要がないので、より大きな画面サイズのパネルの実現に有用である。
【００８５】
そして本発明において、電源電位の高さは、ＥＬ駆動用ＴＦＴ１０８のゲート電極に電源電位が与えられたときに、ＥＬ駆動用ＴＦＴ１０８がオフの状態となるような電位の高さであることが必要である。
【００８６】
スイッチング用ＴＦＴ１０７、ＥＬ駆動用ＴＦＴ１０８、消去用ＴＦＴ１０９は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることができる。またスイッチング用ＴＦＴ１０７、ＥＬ駆動用ＴＦＴ１０８、消去用ＴＦＴ１０９は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していても良い。
【００８７】
次に上述した構成を有する本発明のＥＬディスプレイの駆動方法について図４を用いて説明する。
【００８８】
はじめに書き込み用ゲート信号線Ｇａ１に、書き込み用ゲート信号線駆動回路１０３から書き込み用選択信号（第１の選択信号）が入力される。その結果、書き込み用ゲート信号線Ｇａ１に接続されている全ての画素（１ライン目の画素）
のスイッチング用ＴＦＴ１０７がオンの状態になる。
【００８９】
そして同時に、ソース信号線Ｓ１〜Ｓｘにソース信号線駆動回路１０２のラッチ（Ｂ）１０２ｃから、１ビット目のデジタルデータ信号が入力される。デジタルデータ信号はスイッチング用ＴＦＴ１０７を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に入力される。デジタルデータ信号は「０」または「１」の情報を有しており、「０」と「１」のデジタルデータ信号は、一方がＨｉ、一方がＬｏの電圧を有する信号である。
【００９０】
本実施の形態では、デジタルデータ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よってＥＬ素子１１０の画素電極には電源電位は与えられない。その結果、「０」の情報を有するデジタルデータ信号が入力された画素が有するＥＬ素子１１０は発光しない。
【００９１】
逆に、「１」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオン状態となる。よってＥＬ素子１１０の画素電極には電源電位が与えられる。その結果、「１」の情報を有するデジタルデータ信号が入力された画素が有するＥＬ素子１１０は発光する。
【００９２】
このように、１ライン目の画素にデジタルデータ信号が入力されると同時に、ＥＬ素子１１０が発光、または非発光を行い、１ライン目の画素は表示を行う。
画素が表示を行っている期間を表示期間Ｔｒと呼ぶ。特に１ビット目のデジタルデータ信号が画素に入力されたことで開始する表示期間をＴｒ１と呼ぶ。図４では説明を簡便にするために、特に１ライン目の画素の表示期間についてのみ示す。各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。
【００９３】
次にＧａ１への書き込み用選択信号の入力が終了すると同時に、書き込み用ゲート信号線Ｇａ２に同様に書き込み用選択信号が入力される。そして書き込み用ゲート信号線Ｇａ２に接続されている全ての画素のスイッチング用ＴＦＴ１０７がオンの状態になり、２ライン目の画素にソース信号線Ｓ１〜Ｓｘから１ビット目のデジタルデータ信号が入力される。
【００９４】
そして順に、全ての書き込み用ゲート信号線（Ｇａ１〜Ｇａｙ）に書き込み用選択信号が入力されていく。全ての書き込み用ゲート信号線（Ｇａ１〜Ｇａｙ）
が選択され、全てのラインの画素に１ビット目のデジタルデータ信号が入力されるまでの期間が書き込み期間Ｔａ１である。
【００９５】
一方、全てのラインの画素に１ビット目のデジタルデータ信号が入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタルデータ信号の入力と並行して、消去用ゲート信号線駆動回路１０４からの消去用ゲート信号線Ｇｅ１への消去用選択信号（第２の選択信号）の入力が行われる。
【００９６】
消去用ゲート信号線Ｇｅ１に消去用選択信号が入力されると、消去用ゲート信号線Ｇｅ１に接続されている全ての画素（１ライン目の画素）の消去用ＴＦＴ１０９がオンの状態になる。そして電源供給線（Ｖ１〜Ｖｘ）の電源電位が消去用ＴＦＴ１０９を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられる。
【００９７】
電源電位がＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられると、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よって電源電位はＥＬ素子１１０の画素電極に与えられなくなり、１ライン目の画素が有するＥＬ素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。つまり、書き込み用ゲート信号線Ｇａ１が書き込み用選択信号によって選択されたときからＥＬ駆動用ＴＦＴのゲート電極が保持していたデジタルデータ信号は、ＥＬ駆動用ＴＦＴのゲート電極に電源電位が与えられることで消去される。よって１ライン目の画素が表示を行わなくなる。
【００９８】
画素が表示を行わない期間を非表示期間Ｔｄと呼ぶ。１ライン目の画素は、消去用ゲート信号線Ｇｅ１に消去用選択信号が入力されると同時に表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１となる。
【００９９】
図４では説明を簡便にするために、特に１ライン目の画素の非表示期間についてのみ示す。表示期間と同様に、各ラインの非表示期間が開始されるタイミングはそれぞれ時間差を有している。
【０１００】
そしてＧｅ１への消去用選択信号の入力が終了すると同時に、消去用ゲート信号線Ｇｅ２に消去用選択信号が入力され、同様に消去用ゲート信号線Ｇｅ２に接続されている全ての画素（２ライン目の画素）の消去用ＴＦＴ１０９がオンの状態になる。そして電源供給線（Ｖ１〜Ｖｘ）の電源電位が消去用ＴＦＴ１０９を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられる。電源電位がＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられると、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よって電源電位はＥＬ素子１１０の画素電極に与えられなくなる。
その結果２ライン目の画素が有するＥＬ素子は全て非発光の状態になり、２ライン目の画素が表示を行わなくなり、非表示の状態となる。
【０１０１】
そして順に、全ての消去用ゲート信号線に消去用選択信号が入力されていく。
全ての消去用ゲート信号線（Ｇａ１〜Ｇａｙ）が選択され、全てのラインの画素が保持している１ビット目のデジタルデータ信号が消去されるまでの期間が消去期間Ｔｅ１である。
【０１０２】
一方、全てのラインの画素が保持している１ビット目のデジタルデータ信号が消去される前、言い換えると消去期間Ｔｅ１が終了する前に、画素への１ビット目のデジタルデータ信号の消去と並行して、再び書き込み用ゲート信号線駆動回路１０４からの書き込み用ゲート信号線Ｇａ１への書き込み用選択信号の入力が行われる。その結果、１ライン目の画素は再び表示を行うので、非表示期間Ｔｄ１が終了して表示期間Ｔｒ２となる。
【０１０３】
そして同様に、順に全ての書き込み用ゲート信号線が選択され、２ビット目のデジタルデータ信号が全ての画素に入力される。全てのラインの画素に２ビット目のデジタルデータ信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
【０１０４】
そして一方、全てのラインの画素に２ビット目のデジタルデータ信号が入力される前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への２ビット目のデジタルデータ信号の入力と並行して、消去用ゲート信号線駆動回路１０４からの消去用ゲート信号線Ｇｅ２への消去用選択信号の入力が行われる。よって１ライン目の画素が有するＥＬ素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２となる。
【０１０５】
そして順に、全ての消去用ゲート信号線に消去用選択信号が入力されていく。
全ての消去用ゲート信号線（Ｇａ１〜Ｇａｙ）が選択され、全てのラインの画素が保持している２ビット目のデジタルデータ信号が消去されるまでの期間が消去期間Ｔｅ２である。
【０１０６】
上述した動作はｍビット目のデジタルデータ信号が画素に入力されるまで繰り返し行われ、表示期間Ｔｒと非表示期間Ｔｄとが繰り返し出現する（図４）。表示期間Ｔｒ１は、書き込み期間Ｔａ１が開始されてから消去期間Ｔｅ１が開始されるまでの期間である。また非表示期間Ｔｄ１は、消去期間Ｔｅ１が開始されてから書き込み期間Ｔａ２が開始されるまでの期間である。そして表示期間Ｔｒ２、Ｔｒ３、…、Ｔｒ（ｍ−１）と非表示期間Ｔｄ２、Ｔｄ３、…、Ｔｄ（ｍ−１）も、表示期間Ｔｒ１と非表示期間Ｔｄ１と同様に、それぞれ書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）とによって、その期間が定められる。
【０１０７】
そしてｍビット目のデジタルデータ信号が１ライン目の画素に入力された後は、消去用ゲート信号線Ｇｅ１に消去用選択信号は入力されない。説明を簡便にするために、本実施の形態ではｍ＝ｎ−２の場合を例にとって説明するが、本発明はこれに限定されないのは言うまでもない。本発明においてｍは、２からｎまでの値を任意に選択することが可能である。
【０１０８】
（ｎ−２）ビット目のデジタルデータ信号が１ライン目の画素に入力されると、１ライン目の画素は表示期間Ｔｒ（ｎ−２）となり表示を行う。そして次のビットのデジタルデータ信号が入力されるまで、（ｎ−２）ビット目のデジタルデータ信号は画素に保持される。
【０１０９】
そして次に（ｎ−１）ビット目のデジタルデータ信号が１ライン目の画素に入力されると、画素に保持されていた（ｎ−２）ビット目のデジタルデータ信号は、（ｎ−１）ビット目のデジタルデータ信号に書き換えられる。そして１ライン目の画素は表示期間Ｔｒ（ｎ−１）となり、表示を行う。（ｎ−２）ビット目のデジタルデータ信号は、次のビットのデジタルデータ信号が入力されるまで画素に保持される。
【０１１０】
上述した動作をｎビット目のデジタルデータ信号が画素に入力されるまで繰り返し行われる（図４）。表示期間Ｔｒ（ｎ−２）は、書き込み期間Ｔａ（ｎ−２）が開始されてから、書き込み期間Ｔａ（ｎ−１）が開始されるまでの期間である。そして表示期間Ｔｒ（ｎ−１）、Ｔｒｎも表示期間Ｔｒ（ｎ−２）と同様に、書き込み期間Ｔａによって、その期間が定められる。
【０１１１】
本発明では、全ての書き込み期間の長さの和が１フレーム期間よりも短く、なおかつ表示期間の長さをＴｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：Ｔｒｎ＝２0：２1：２2：…：２(n-2)：２(n-1)とすることが必要である。
【０１１２】
全ての表示期間（Ｔｒ１〜Ｔｒｎ）が終了すると、１つの画像を表示することができる。本発明の駆動方法において、１つの画像を表示する期間を１フレーム期間（Ｆ）と呼ぶ。
【０１１３】
そして１フレーム期間終了後は、再び書き込み用ゲート信号線Ｇａ１に、書き込み用ゲート信号線駆動回路１０３から書き込み用選択信号が入力される。その結果１ビット目のデジタルデータ信号が画素に入力され、１ライン目の画素が再び表示期間Ｔｒ１となる。そして再び上述した動作を繰り返す。
【０１１４】
通常のＥＬディスプレイでは１秒間に６０以上のフレーム期間を設けることが好ましい。１秒間に表示される画像の数が６０より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。
【０１１５】
表示期間Ｔｒの長さは、Ｔｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：Ｔｒｎ＝２0：２1：２2：…：２(n-2)：２(n-1)となるように設定する。この表示期間の組み合わせで２n階調のうち所望の階調表示を行うことができる。
【０１１６】
１フレーム期間中にＥＬ素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には１％の輝度が表現でき、Ｔｒ３とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表現できる。
【０１１７】
ｍビット目のデジタルデータ信号が画素に書き込まれる書き込み期間Ｔａｍは、表示期間Ｔｒｍの長さよりも短いことが肝要である。よってビット数ｍの値は、１〜ｎのうち、書き込み期間Ｔａｍが表示期間Ｔｒｍの長さよりも短くなるような値であることが必要である。
【０１１８】
また表示期間（Ｔｒ１〜Ｔｒｎ）は、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…という順序で表示期間を出現させることも可能である。ただし、消去期間（Ｔｅ１〜Ｔｅｎ）が互いに重ならない順序の方がより好ましい。
【０１１９】
なお本発明において、ＥＬ駆動用ＴＦＴ１０８はｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることが可能であるが、ＥＬ素子１１０の陽極が画素電極で陰極が対向電極の場合、ＥＬ駆動用ＴＦＴ１０８はｐチャネル型ＴＦＴであることが好ましい。また逆にＥＬ素子１１０の陽極が対向電極で陰極が画素電極の場合、ＥＬ駆動用ＴＦＴ１０８はｎチャネル型ＴＦＴであることが好ましい。
【０１２０】
本発明は上記構成によって、ＴＦＴによってＩDS−ＶGS特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＩDS−ＶGS特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【０１２１】
また、本発明では、表示を行わない非表示期間Ｔｄを設けることができる。従来のアナログ駆動の場合、ＥＬディスプレイに全白の画像を表示させると、常にＥＬ素子が発光することになり、ＥＬ層の劣化を早める原因となってしまう。本発明は非発光期間を設けることができるので、ＥＬ層の劣化をある程度抑えることができる。
【０１２２】
なお本発明においては、表示期間と書き込み期間とが一部重なっている。言い換えると書き込み期間においても画素を表示させることが可能である。そのため、１フレーム期間における表示期間の長さの総和の割合（デューティー比）が、書き込み期間の長さによってのみ決定されない。
【０１２３】
なお、上述した本発明の構成はＥＬディスプレイへの適用だけに限らず、他の電気光学素子を用いた装置に適用することも可能である。また応答時間が数１０μｓｅｃ程度以下の、高速応答する液晶が開発された場合には、液晶ディスプレイに適用することも可能である。
【実施例１】
【０１２４】
以下に、本発明の実施例について説明する。
【０１２５】
本実施例では、本発明のＥＬディスプレイにおいて、６ビットのデジタルデータ信号により２6階調の表示を行う場合について図５を用いて説明する。なお本実施例のＥＬディスプレイは、図１〜図３に示した構造を有する。
【０１２６】
はじめに、書き込み用ゲート信号線Ｇａ１に、書き込み用ゲート信号線駆動回路１０３から書き込み用選択信号が入力される。その結果、書き込み用ゲート信号線Ｇａ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ１０７がオンの状態になる。
【０１２７】
そして同時に、ソース信号線Ｓ１〜Ｓｘにソース信号線駆動回路１０２のラッチ（Ｂ）１０２ｃから、１ビット目のデジタルデータ信号が入力される。デジタルデータ信号はスイッチング用ＴＦＴ１０７を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に入力される。
【０１２８】
本実施例では、デジタルデータ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よってＥＬ素子１１０の画素電極には電源電位は与えられない。その結果、「０」の情報を有するデジタルデータ信号が入力された画素が有するＥＬ素子１１０は発光しない。
【０１２９】
逆に、「１」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオン状態となる。よってＥＬ素子１１０の画素電極には電源電位が与えられる。その結果、「１」の情報を有するデジタルデータ信号が入力された画素が有するＥＬ素子１１０は発光する。
【０１３０】
このように１ライン目の画素は、デジタルデータ信号が入力されると同時に、ＥＬ素子１１０が発光、または非発光を行い、表示期間Ｔｒ１となる。図５では説明を簡便にするために、特に１ライン目の画素の表示期間についてのみ示す。
各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。
【０１３１】
次にＧａ１への書き込み用選択信号の入力が終了すると同時に、書き込み用ゲート信号線Ｇａ２に同様に書き込み用選択信号が入力される。そして書き込み用ゲート信号線Ｇａ２に接続されている全ての画素のスイッチング用ＴＦＴ１０７がオンの状態になり、２ライン目の画素にソース信号線Ｓ１〜Ｓｘから１ビット目のデジタルデータ信号が入力される。
【０１３２】
そして順に、全ての書き込み用ゲート信号線（Ｇａ１〜Ｇａｙ）に書き込み用選択信号が入力されていく。全ての書き込み用ゲート信号線（Ｇａ１〜Ｇａｙ）
が選択され、全てのラインの画素に１ビット目のデジタルデータ信号が入力されるまでの期間が書き込み期間Ｔａ１である。
【０１３３】
一方、全てのラインの画素に１ビット目のデジタルデータ信号が入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタルデータ信号の入力と並行して、消去用ゲート信号線駆動回路１０４からの消去用ゲート信号線Ｇｅ１への消去用選択信号の入力が行われる。
【０１３４】
消去用ゲート信号線Ｇｅ１に消去用選択信号が入力されると、消去用ゲート信号線Ｇｅ１に接続されている全ての画素（１ライン目の画素）の消去用ＴＦＴ１０９がオンの状態になる。そして電源供給線（Ｖ１〜Ｖｘ）の電源電位が消去用ＴＦＴ１０９を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられる。
【０１３５】
電源電位がＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられると、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よって電源電位はＥＬ素子１１０の画素電極に与えられなくなり、１ライン目の画素が有するＥＬ素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。つまり、書き込み用ゲート信号線Ｇａ１が書き込み用選択信号によって選択されたときからＥＬ駆動用ＴＦＴのゲート電極が保持していたデジタルデータ信号は、ＥＬ駆動用ＴＦＴのゲート電極に電源電位が与えられることで消去される。よって１ライン目の画素が表示を行わなくなる。
【０１３６】
１ライン目の画素は、消去用ゲート信号線Ｇｅ１に消去用選択信号が入力されると同時に表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１となる。
【０１３７】
図５では説明を簡便にするために、特に１ライン目の画素の非表示期間についてのみ示す。表示期間と同様に、各ラインの非表示期間が開始されるタイミングはそれぞれ時間差を有している。
【０１３８】
そしてＧｅ１への消去用選択信号の入力が終了すると同時に、消去用ゲート信号線Ｇｅ２に消去用選択信号が入力され、同様に消去用ゲート信号線Ｇｅ２に接続されている全ての画素（２ライン目の画素）の消去用ＴＦＴ１０９がオンの状態になる。そして電源供給線（Ｖ１〜Ｖｘ）の電源電位が消去用ＴＦＴ１０９を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられる。電源電位がＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられると、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よって電源電位はＥＬ素子１１０の画素電極に与えられなくなる。
その結果２ライン目の画素が有するＥＬ素子は全て非発光の状態になり、２ライン目の画素が表示を行わなくなり、非表示の状態となる。
【０１３９】
そして順に、全ての消去用ゲート信号線に消去用選択信号が入力されていく。
全ての消去用ゲート信号線（Ｇａ１〜Ｇａｙ）が選択され、全てのラインの画素が保持している１ビット目のデジタルデータ信号が消去されるまでの期間が消去期間Ｔｅ１である。
【０１４０】
一方、全てのラインの画素が保持している１ビット目のデジタルデータ信号が消去される前、言い換えると消去期間Ｔｅ１が終了する前に、画素への１ビット目のデジタルデータ信号の消去と並行して、再び書き込み用ゲート信号線駆動回路１０４からの書き込み用ゲート信号線Ｇａ１への書き込み用選択信号の入力が行われる。その結果、１ライン目の画素は再び表示を行うので、非表示期間Ｔｄ１が終了して表示期間Ｔｒ２となる。
【０１４１】
そして同様に、順に全ての書き込み用ゲート信号線が選択され、２ビット目のデジタルデータ信号が全ての画素に入力される。全てのラインの画素に２ビット目のデジタルデータ信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
【０１４２】
そして一方、全てのラインの画素に２ビット目のデジタルデータ信号が入力される前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への２ビット目のデジタルデータ信号の入力と並行して、消去用ゲート信号線駆動回路１０４からの消去用ゲート信号線Ｇｅ２への消去用選択信号の入力が行われる。よって１ライン目の画素が有するＥＬ素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２となる。
【０１４３】
そして順に、全ての消去用ゲート信号線に消去用選択信号が入力されていく。
全ての消去用ゲート信号線（Ｇａ１〜Ｇａｙ）が選択され、全てのラインの画素が保持している２ビット目のデジタルデータ信号が消去されるまでの期間が消去期間Ｔｅ２である。
【０１４４】
上述した動作は５ビット目のデジタルデータ信号が画素に入力されるまで繰り返し行われ、表示期間Ｔｒと非表示期間Ｔｄとが繰り返し出現する（図５）。表示期間Ｔｒ１は、書き込み期間Ｔａ１が開始されてから消去期間Ｔｅ１が開始されるまでの期間である。また非表示期間Ｔｄ１は、消去期間Ｔｅ１が開始されてから表示期間Ｔｒ２が開始されるまでの期間である。そして表示期間Ｔｒ２、Ｔｒ３、Ｔｒ４と非表示期間Ｔｄ２、Ｔｄ３、Ｔｄ４も、表示期間Ｔｒ１と非表示期間Ｔｄ１と同様に、それぞれ書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ５と消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ４とによって、その期間が定められる。
【０１４５】
そして５ビット目のデジタルデータ信号が１ライン目の画素に入力された後は、消去用ゲート信号線Ｇｅ１に消去用選択信号は入力されない。なお本実施例において、５ビット目のデジタルデータ信号が１ライン目の画素に入力された後は、消去用ゲート信号線Ｇｅ１に消去用選択信号は入力されないが、本発明はこの値に限定されないのは言うまでもない。
【０１４６】
５ビット目のデジタルデータ信号が１ライン目の画素に入力されると、１ライン目の画素は表示期間Ｔｒ５となり表示を行う。そして次のビットのデジタルデータ信号が入力されるまで、５ビット目のデジタルデータ信号は画素に保持される。
【０１４７】
そして次に６ビット目のデジタルデータ信号が１ライン目の画素に入力されると、画素に保持されていた５ビット目のデジタルデータ信号は、６ビット目のデジタルデータ信号に書き換えられる。そして１ライン目の画素は表示期間Ｔｒ６となり、表示を行う。６ビット目のデジタルデータ信号は、再び１ビット目のデジタルデータ信号が入力されるまで画素に保持される。
【０１４８】
再び１ビット目のデジタルデータ信号が画素に入力されると、表示期間Ｔｒ６は終了し、同時にフレーム期間が終了する。全ての表示期間（Ｔｒ１〜Ｔｒ６）
が終了すると、１つの画像を表示することができる。本発明の駆動方法において、１つの画像を表示する期間を１フレーム期間（Ｆ）と呼ぶ。そして上述した動作を繰り返す。
【０１４９】
表示期間Ｔｒ５は、書き込み期間Ｔａ５が開始されてから、書き込み期間Ｔａ６が開始されるまでの期間である。そして表示期間Ｔｒ６は、書き込み期間Ｔａ６が開始されてから、次のフレーム期間の書き込み期間Ｔａ１が開始されるまでの期間である。
【０１５０】
表示期間Ｔｒの長さは、Ｔｒ１：Ｔｒ２：…：Ｔｒ５：Ｔｒ６＝２0：２1：…：２4：２5となるように設定する。この表示期間の組み合わせで２6階調のうち所望の階調表示を行うことができる。
【０１５１】
１フレーム期間中にＥＬ素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には５％の輝度が表現でき、Ｔｒ３とＴｒ５を選択した場合には３２％の輝度が表現できる。
【０１５２】
本実施例において、５ビット目のデジタルデータ信号が画素に書き込まれる書き込み期間Ｔａ５は、表示期間Ｔｒ５の長さよりも短いことが肝要である。
【０１５３】
また表示期間（Ｔｒ１〜Ｔｒ６）は、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…という順序で表示期間を出現させることも可能である。ただし、消去期間（Ｔｅ１〜Ｔｅ６）が互いに重ならない順序の方がより好ましい。
【０１５４】
なお本発明において、ＥＬ駆動用ＴＦＴ１０８はｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることが可能であるが、ＥＬ素子１１０の陽極が画素電極で陰極が対向電極の場合、ＥＬ駆動用ＴＦＴ１０８はｐチャネル型ＴＦＴであることが好ましい。また逆にＥＬ素子１１０の陽極が対向電極で陰極が画素電極の場合、ＥＬ駆動用ＴＦＴ１０８はｎチャネル型ＴＦＴであることが好ましい。
【０１５５】
本発明は上記構成によって、ＴＦＴによってＩDS−ＶGS特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＩDS−ＶGS特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【０１５６】
また、本発明では、表示を行わない非発光期間を設けることができる。従来のアナログ駆動の場合、ＥＬディスプレイに全白の画像を表示させると、常にＥＬ素子が発光することになり、ＥＬ層の劣化を早める原因となってしまう。本発明は非発光期間を設けることができるので、ＥＬ層の劣化をある程度抑えることができる。
【０１５７】
また本発明では、全ての書き込み期間の長さの和が１フレーム期間よりも短く、なおかつ表示期間の長さをＴｒ１：Ｔｒ２：…：Ｔｒ５：Ｔｒ６＝２0：２1：…：２4：２5とすることが可能な範囲で、書き込み期間の長さを設定することが必要である。
【実施例２】
【０１５８】
本実施例では、本発明を用いてＥＬディスプレイを作製した例について説明する。
【０１５９】
図６（Ａ）は本発明を用いたＥＬディスプレイの上面図である。図６（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース信号線駆動回路、４０１３ａは書き込み用ゲート信号線駆動回路であり、４０１３ｂは消去用ゲート信号線駆動回路であり、それぞれの駆動回路は配線４０１４ａ、４０１４ｂ、４０１５、４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０１６０】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【０１６１】
また、図６（Ｂ）は本実施例のＥＬディスプレイの断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するスイッチング用ＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０１６２】
駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０１６３】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１６４】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。
勿論、単色発光のＥＬディスプレイとすることもできる。
【０１６５】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１６６】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０１６７】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１６８】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０１６９】
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシーリング材７０００が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０１７０】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）
、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１７１】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１７２】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１７３】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）
板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１７４】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１７５】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０の隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４ａ、４０１４ｂ、４０１５も同様にしてシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。
【０１７６】
なお本実施例では、充填材６００４を設けてからカバー材６０００を接着し、充填材６００４の側面（露呈面）を覆うようにシーリング材７０００を取り付けているが、カバー材６０００及びシーリング材７０００を取り付けてから、充填材６００４を設けても良い。この場合、基板４０１０、カバー材６０００及びシーリング材７０００で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【実施例３】
【０１７７】
本実施例では、本発明を用いて実施例２とは異なる形態のＥＬディスプレイを作製した例について、図７（Ａ）、７（Ｂ）を用いて説明する。図６（Ａ）、６（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０１７８】
図７（Ａ）は本実施例のＥＬディスプレイの上面図であり、図７（Ａ）をＡ-Ａ'で切断した断面図を図７（Ｂ）に示す。
【０１７９】
実施例２に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０１８０】
さらに、ＥＬ素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１８１】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１８２】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１８３】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）
板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１８４】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１８５】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０１８６】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４ａ、４０１４ｂ、４０１５も同様にしてシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。
【０１８７】
なお本実施例では、充填材６００４を設けてからカバー材６０００を接着し、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付けているが、カバー材６０００及びフレーム材６００１を取り付けてから、充填材６００４を設けても良い。この場合、基板４０１０、カバー材６０００及びフレーム材６００１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【実施例４】
【０１８８】
ここでＥＬディスプレイにおける画素部のさらに詳細な断面構造を図８に示す。図８において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は公知の方法を用いて形成されたｎチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としている。ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、公知の方法を用いて形成されたｐチャネル型ＴＦＴを用いても構わない。
【０１８９】
また、消去用ＴＦＴ３５０４は公知の方法を用いて形成されたｎチャネル型ＴＦＴを用いる。本実施例ではシングルゲート構造としている。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、公知の方法を用いて形成されたｐチャネル型ＴＦＴを用いても構わない。消去用ＴＦＴ３５０４のドレイン配線３１は配線３６によって、スイッチング用ＴＦＴ３５０２のドレイン配線３５と、ＥＬ駆動用ＴＦＴのゲート電極３７とに電気的に接続されている。
【０１９０】
また、ＥＬ駆動用ＴＦＴ３５０３は公知の方法を用いて形成されたｎチャネル型ＴＦＴを用いる。ＥＬ駆動用ＴＦＴのゲート電極３７は配線３６によって、スイッチング用ＴＦＴ３５０２のドレイン配線３５と、消去用ＴＦＴ３５０４のドレイン配線３１とに電気的に接続されている。
【０１９１】
ＥＬ駆動用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、ＥＬ駆動用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本発明の構造は極めて有効である。
【０１９２】
また、本実施例ではＥＬ駆動用ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１９３】
また、ドレイン配線４０は電源供給線（電源線）３５０６に接続され、常に一定の電圧が加えられている。
【０１９４】
スイッチング用ＴＦＴ３５０２、ＥＬ駆動用ＴＦＴ３５０３及び消去用ＴＦＴ３５０４の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１９５】
また、４３は反射性の高い導電膜でなる画素電極（この場合ＥＬ素子の陰極）
であり、ＥＬ駆動用ＴＦＴ３５０３のドレイン領域に電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１９６】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０１９７】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１９８】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０１９９】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２００】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２０１】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造のＥＬ層としている。
そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２０２】
陽極４７まで形成された時点でＥＬ素子３５０５が完成する。なお、ここでいうＥＬ素子３５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。画素電極４３は画素の面積にほぼ一致させているため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２０３】
また本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬディスプレイの信頼性が高められる。
【０２０４】
以上のように本発明のＥＬディスプレイは図８のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強いＥＬ駆動用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬディスプレイが得られる。
【実施例５】
【０２０５】
本実施例では、実施例４に示した画素部において、ＥＬ素子３５０５の構造を反転させた構造について説明する。説明には図９を用いる。なお、図８の構造と異なる点はＥＬ素子の部分とＥＬ駆動用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２０６】
図９において、ＥＬ駆動用ＴＦＴ３５０３は公知の方法を用いて形成されたｐチャネル型ＴＦＴを用いる。
【０２０７】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２０８】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子３７０１が形成される。
【０２０９】
本実施例の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【実施例６】
【０２１０】
本実施例では、図３に示した回路図とは異なる構造の画素とした場合の例について、図１０（Ａ）〜（Ｃ）を用いて説明する。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０３のゲート配線（ゲート信号線の一部）、３８０２はスイッチング用ＴＦＴ３８０３のソース配線（ソース信号線の一部）、３８０４はＥＬ駆動用ＴＦＴ、３８０５は消去用ＴＦＴ、３８０６はＥＬ素子、３８０７は電源供給線、３８０８はコンデンサとする。
【０２１１】
図１０（Ａ）は、二つの画素間で電源供給線３８０７を共通とした場合の例である。即ち、二つの画素が電源供給線３８０７を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２１２】
また、図１０（Ｂ）は、電源供給線３８０８をゲート配線３８０１と平行に設けた場合の例である。なお、図１０（Ｂ）では電源供給線３８０８とゲート配線３８０１とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０８とゲート配線３８０１とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２１３】
また、図１０（Ｃ）は、図１０（Ｂ）の構造と同様に電源供給線３８０８をゲート配線３８０１と平行に設け、さらに、二つの画素を電源供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電源供給線３８０８をゲート配線３８０１のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【実施例７】
【０２１４】
図３、図１０ではＥＬ駆動用ＴＦＴのゲート電極にかかる電圧を保持するためにコンデンサを設ける構造としているが、コンデンサを省略することも可能である。ＥＬ駆動用ＴＦＴとして用いるｎチャネル型ＴＦＴが、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している場合、この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をＥＬ駆動用ＴＦＴのゲート電極にかかる電圧を保持するためのコンデンサとして積極的に用いる点に特徴がある。
【０２１５】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【実施例８】
【０２１６】
本実施例では、本発明のＥＬディスプレイの画素部とその周辺に設けられる駆動回路部のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては基本単位であるＣＭＯＳ回路を図示することとする。また消去用ＴＦＴについては、スイッチング用ＴＦＴまたはＥＬ駆動用ＴＦＴの作製方法を用いて作製することが可能であるので、ここでは省略する。
【０２１７】
まず、図１１（Ａ）に示すように、下地膜（図示せず）を表面に設けた基板５０１を用意する。本実施例では結晶化ガラス上に下地膜として１００ｎｍ厚の窒化酸化珪素膜を２００ｎｍ厚の窒化酸化珪素膜とを積層して用いる。この時、結晶化ガラス基板に接する方の窒素濃度を１０〜２５ｗｔ％としておくと良い。勿論、下地膜を設けずに石英基板上に直接素子を形成しても良い。
【０２１８】
次に基板５０１の上に４５ｎｍの厚さのアモルファスシリコン膜５０２を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。
【０２１９】
ここから図１１（Ｃ）までの工程は本発明者による特開平１０−２４７７３５号公報を完全に引用することができる。同公報ではＮｉ等の元素を触媒として用いた半導体膜の結晶化方法に関する技術を開示している。
【０２２０】
まず、開口部５０３ａ、５０３ｂを有する保護膜５０４を形成する。本実施例では１５０ｎｍ厚の酸化珪素膜を用いる。そして、保護膜５０４の上にスピンコート法によりニッケル（Ｎｉ）を含有する層（Ｎｉ含有層）５０５を形成する。
このＮｉ含有層の形成に関しては、前記公報を参考にすれば良い。
【０２２１】
次に、図１１（Ｂ）に示すように、不活性雰囲気中で５７０℃１４時間の加熱処理を加え、アモルファスシリコン膜５０２を結晶化する。この際、Ｎｉが接した領域（以下、Ｎｉ添加領域という）５０６ａ、５０６ｂを起点として、基板と概略平行に結晶化が進行し、棒状結晶が集まって並んだ結晶構造でなるポリシリコン膜５０７が形成される。
【０２２２】
次に、図１１（Ｃ）に示すように、保護膜５０４をそのままマスクとして１５族に属する元素（好ましくはリン）をＮｉ添加領域５０６a、５０６bに添加する。こうして高濃度にリンが添加された領域（以下、リン添加領域という）５０８a、５０８bが形成される。
【０２２３】
次に、図１１（Ｃ）に示すように、不活性雰囲気中で６００℃１２時間の加熱処理を加える。この熱処理によりポリシリコン膜５０７中に存在するＮｉは移動し、最終的には殆ど全て矢印が示すようにリン添加領域５０８a、５０８bに捕獲されてしまう。これはリンによる金属元素（本実施例ではＮｉ）のゲッタリング効果による現象であると考えられる。
【０２２４】
この工程によりポリシリコン膜５０９中に残るＮｉの濃度はＳＩＭＳ（質量二次イオン分析）による測定値で少なくとも２×１０17atoms/cm3にまで低減される。Ｎｉは半導体にとってライフタイムキラーであるが、この程度まで低減されるとＴＦＴ特性には何ら悪影響を与えることはない。また、この濃度は殆ど現状のＳＩＭＳ分析の測定限界であるので、実際にはさらに低い濃度（２×１０17atoms/cm3以下）であると考えられる。
【０２２５】
こうして触媒を用いて結晶化され、且つ、その触媒がＴＦＴの動作に支障を与えないレベルにまで低減されたポリシリコン膜５０９が得られる。その後、このポリシリコン膜５０９のみを用いた活性層５１０〜５１３をパターニング工程により形成する。また、この時、後のパターニングにおいてマスク合わせを行うためのマーカーを、上記ポリシリコン膜を用いて形成すると良い。（図１１（Ｄ）
）
【０２２６】
次に、図１１（Ｅ）に示すように、５０ｎｍ厚の窒化酸化シリコン膜をプラズマＣＶＤ法により形成し、その上で酸化雰囲気中で９５０℃１時間の加熱処理を加え、熱酸化工程を行う。なお、酸化雰囲気は酸素雰囲気でも良いし、ハロゲン元素を添加した酸素雰囲気でも良い。
【０２２７】
この熱酸化工程では活性層と上記窒化酸化シリコン膜との界面で酸化が進行し、約１５ｎｍ厚のポリシリコン膜が酸化されて約３０ｎｍ厚の酸化シリコン膜が形成される。即ち、３０ｎｍ厚の酸化シリコン膜と５０ｎｍ厚の窒化酸化シリコン膜が積層されてなる８０ｎｍ厚のゲート絶縁膜５１４が形成される。また、活性層５１０〜５１３の膜厚はこの熱酸化工程によって３０ｎｍとなる。
【０２２８】
次に、図１２（Ａ）に示すように、レジストマスク５１５ａ、５１５ｂを形成し、ゲート絶縁膜５１４を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代表的には１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程である。
【０２２９】
なお、本実施例ではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程により１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜５×１０17atoms/cm3）の濃度でボロンを含む不純物領域５１６、５１７が形成される。
【０２３０】
次に、図１２（Ｂ）に示すように、レジストマスク５１９a、５１９bを形成し、ゲート絶縁膜５１４を介してｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加する。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリン又は砒素を用いることができる。なお、本実施例ではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したプラズマドーピング法を用い、リンを１×１０18atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【０２３１】
この工程により形成されるｎ型不純物領域５２０には、ｎ型不純物元素が２×１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）
の濃度で含まれるようにドーズ量を調節する。
【０２３２】
次に、図１２（Ｃ）に示すように、添加されたｎ型不純物元素及びｐ型不純物元素の活性化工程を行う。活性化手段を限定する必要はないが、ゲート絶縁膜５１４が設けられているので電熱炉を用いたファーネスアニール処理が好ましい。
また、図１２（Ａ）の工程でチャネル形成領域となる部分の活性層／ゲート絶縁膜界面にダメージを与えてしまっている可能性があるため、なるべく高い温度で加熱処理を行うことが望ましい。
【０２３３】
本実施例の場合には耐熱性の高い結晶化ガラスを用いているので、活性化工程を８００℃１時間のファーネスアニール処理により行う。なお、処理雰囲気を酸化性雰囲気にして熱酸化を行っても良いし、不活性雰囲気で加熱処理を行っても良い。
【０２３４】
この工程によりｎ型不純物領域５２０の端部、即ち、ｎ型不純物領域５２０の周囲に存在するｎ型不純物元素を添加していない領域（図１２（Ａ）の工程で形成されたｐ型不純物領域）との境界部（接合部）が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【０２３５】
次に、２００〜４００ｎｍ厚の導電膜を形成し、パターニングしてゲート電極５２２〜５２５を形成する。このゲート電極５２２〜５２５の線幅によって各ＴＦＴのチャネル長の長さが決定する。
【０２３６】
なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。ゲート電極の材料としては公知の導電膜を用いることができる。具体的には、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素でなる膜、または前記元素の窒化物でなる膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）を用いることができる。勿論、単層で用いても積層して用いても良い。
【０２３７】
本実施例では、５０ｎｍ厚の窒化タングステン（ＷＮ）膜と、３５０ｎｍ厚のタングステン（Ｗ）膜とでなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパッタガスとしてキセノン（Ｘｅ）、ネオン（Ｎｅ）等の不活性ガスを添加すると応力による膜はがれを防止することができる。
【０２３８】
またこの時、ゲート電極５２３はｎ型不純物領域５２０の一部とゲート絶縁膜５１４を介して重なるように形成する。この重なった部分が後にゲート電極と重なったＬＤＤ領域となる。なお、ゲート電極５２４a、５２４bは断面では二つに見えるが、実際は電気的に接続されている。
【０２３９】
次に、図１３（Ａ）に示すように、ゲート電極５２２〜５２５をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成される不純物領域５２６〜５３３にはｎ型不純物領域５２０の１／２〜１／１０（代表的には１／３〜１／４）の濃度でリンが添加されるように調節する。具体的には、１×１０16〜５×１０18atoms/cm3（典型的には３×１０17〜３×１０18atoms/cm3）の濃度が好ましい。
【０２４０】
次に、図１３（Ｂ）に示すように、ゲート電極等を覆う形でレジストマスク５３４a〜５３４dを形成し、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不純物領域５３５〜５３９を形成する。ここでもフォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０21atoms/cm3）となるように調節する。
【０２４１】
この工程によってｎチャネル型ＴＦＴのソース領域若しくはドレイン領域が形成されるが、スイッチング用ＴＦＴは、図１３（Ａ）の工程で形成したｎ型不純物領域５２８〜５３１の一部が残る。この残された領域が、スイッチング用ＴＦＴのＬＤＤ領域となる。
【０２４２】
次に、図１３（Ｃ）に示すように、レジストマスク５３４a〜５３４ｄを除去し、新たにレジストマスク５４２を形成する。そして、ｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含む不純物領域５４０、５４１、５４３、５４４を形成する。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドープ法により３×１０20〜３×１０21atoms/cm3（代表的には５×１０20〜１×１０21atoms/cm3ノ）濃度となるようにボロンを添加する。
【０２４３】
なお、不純物領域５４０、５４１、５４３、５４４には既に１×１０20〜１×１０21atoms/cm3の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも３倍以上の濃度で添加される。そのため、予め形成されていたｎ型の不純物領域は完全にｐ型に反転し、ｐ型の不純物領域として機能する。
【０２４４】
次に、図１３（Ｄ）に示すように、レジストマスク５４２を除去した後、第１層間絶縁膜５４６を形成する。第１層間絶縁膜５４６としては、珪素を含む絶縁膜を単層で用いるか、その中で組み合わせた積層膜を用いれば良い。また、膜厚は４００ｎｍ〜１．５μmとすれば良い。本実施例では、２００ｎｍ厚の窒化酸化珪素膜の上に８００ｎｍ厚の酸化珪素膜を積層した構造とする。
【０２４５】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化する。活性化手段としては、ファーネスアニール法が好ましい。本実施例では電熱炉において窒素雰囲気中、５５０℃、４時間の熱処理を行う。
【０２４６】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０２４７】
なお、水素化処理は第１層間絶縁膜５４６を形成する間に入れても良い。即ち、２００ｎｍ厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、その後で残り８００ｎｍ厚の酸化珪素膜を形成しても構わない。
【０２４８】
次に、図１４（Ａ）に示すように、第１層間絶縁膜５４６及びゲート絶縁膜５１４に対してコンタクトホールを形成し、ソース配線５４７〜５５０と、ドレイン配線５５１〜５５３を形成する。なお、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層構造の積層膜とする。勿論、他の導電膜でも良い。
【０２４９】
次に、５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで第１パッシベーション膜５５４を形成する。本実施例では第１パッシベーション膜５５４として３００ｎｍ厚の窒化酸化シリコン膜を用いる。これは窒化シリコン膜で代用しても良い。
【０２５０】
この時、窒化酸化シリコン膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラズマ処理を行うことは有効である。この前処理により励起された水素が第１層間絶縁膜５４６に供給され、熱処理を行うことで、第１パッシベーション膜５５４の膜質が改善される。それと同時に、第１層間絶縁膜５４６に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。
【０２５１】
次に、図１４（Ｂ）に示すように、有機樹脂からなる第２層間絶縁膜５５５を形成する。有機樹脂としてはポリイミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。特に、第２層間絶縁膜５５５はＴＦＴが形成する段差を平坦化する必要があるので、平坦性に優れたアクリル膜が好ましい。本実施例では２．５μmの厚さでアクリル膜を形成する。
【０２５２】
次に、第２層間絶縁膜５５５、第１パッシベーション膜５５４にドレイン配線５５３に達するコンタクトホールを形成し、画素電極（陽極）５５６を形成する。本実施例では酸化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さに形成し、パターニングを行って画素電極とする。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極がＥＬ素子２０３の陽極となる。
【０２５３】
次に、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００ｎｍの厚さに形成し、画素電極５５６に対応する位置に開口部を形成して第３層間絶縁膜５５７を形成する。開口部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とすることができる。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまう。
【０２５４】
次に、ＥＬ層５５８及び陰極（ＭｇＡｇ電極）５５９を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５５８の膜厚は８００〜２００ｎｍ（典型的には１００〜１２０ｎｍ）、陰極５５９の厚さは１８０〜３００ｎｍ（典型的には２００〜２５０ｎｍ）とすれば良い。
【０２５５】
この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対して順次ＥＬ層及び陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層を形成するのが好ましい。
【０２５６】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層及を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にＥＬ層を形成するまで真空を破らずに処理することが好ましい。
【０２５７】
なお、ＥＬ層５５８としては公知の材料を用いることができる。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層及び電子注入層でなる４層構造をＥＬ層とすれば良い。
また、本実施例ではＥＬ素子２０３の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料を用いることが可能である。
【０２５８】
また、保護電極５６０としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極５６０はＥＬ層及び陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また、ＥＬ層及び陰極を形成した後で大気解放しないで連続的に形成することが好ましい。
【０２５９】
最後に、窒化珪素膜でなる第２パッシベーション膜５６１を３００ｎｍの厚さに形成する。実際には保護電極５６０がＥＬ層を水分等から保護する役割を果たすが、さらに第２パッシベーション膜５６１を形成しておくことで、ＥＬ素子２０３の信頼性をさらに高めることができる。
【０２６０】
こうして図１４（Ｃ）に示すような構造のアクティブマトリクス型のＥＬディスプレイが完成する。２０１がスイッチング用ＴＦＴ、２０２がＥＬ駆動用ＴＦＴ、２０４が駆動回路用ｎチャネル型ＴＦＴ、２０５が駆動回路用ｐチャネル型ＴＦＴである。
【０２６１】
なお、実際には、図１４（Ｃ）まで完成したら、さらに外気に曝されないように気密性の高い保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やセラミックス製シーリングカンなどのハウジング材でパッケージング（封入）することが好ましい。
【実施例９】
【０２６２】
本実施例では、図１で示したソース信号線駆動回路１０２の詳しい構成について説明する。図１５に本発明で用いられるソース信号線駆動回路の一例を回路図で示す。
【０２６３】
シフトレジスタ８０１、ラッチ（Ａ）８０２、ラッチ（Ｂ）８０３、が図に示すように配置されている。なお本実施例では、１組のラッチ（Ａ）８０２と１組のラッチ（Ｂ）８０３が、４本のソース信号線Ｓ＿ａ〜Ｓ＿ｄに対応している。
また本実施例では信号が有する電圧の振幅の幅を変えるレベルシフトを設けなかったが、設計者が適宜設けるようにしても良い。
【０２６４】
クロック信号ＣＬＫ、ＣＬＫの極性が反転したクロック信号ＣＬＫＢ、スタートパルス信号ＳＰ、駆動方向切り替え信号ＳＬ／Ｒはそれぞれ図に示した配線からシフトレジスタ８０１に入力される。また外部から入力されるデジタルデータ信号ＶＤは図に示した配線からラッチ（Ａ）８０２に入力される。ラッチ信号Ｓ＿ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡＴｂはそれぞれ図に示した配線からラッチ（Ｂ）８０３に入力される。
【０２６５】
ラッチ（Ａ）８０２の詳しい構成について、ソース信号線ＳＬｉｎｅ＿ａに対応するラッチ（Ａ）８０２の一部８０４を例にとって説明する。ラッチ（Ａ）８０２の一部８０４は２つのクロックドインバータと２つのインバータを有している。
【０２６６】
ラッチ（Ａ）８０２の一部８０４の上面図を図１６に示す。８３１ａ、８３１ｂはそれぞれ、ラッチ（Ａ）８０２の一部８０４が有するインバータの１つを形成するＴＦＴの活性層であり、８３６は該インバータの１つを形成するＴＦＴの共通のゲート電極である。また８３２ａ、８３２ｂはそれぞれ、ラッチ（Ａ）８０２の一部８０４が有するもう１つのインバータを形成するＴＦＴの活性層であり、８３７ａ、８３７ｂは活性層８３２ａ、８３２ｂ上にそれぞれ設けられたゲート電極である。なおゲート電極８３７ａ、８３７ｂは電気的に接続されている。
【０２６７】
８３３ａ、８３３ｂはそれぞれ、ラッチ（Ａ）８０２の一部８０４が有するクロックドインバータの１つを形成するＴＦＴの活性層である。活性層８３３ａ上にはゲート電極８３８ａ、８３８ｂが設けられており、ダブルゲート構造となっている。また活性層８３３ｂ上にはゲート電極８３８ｂ、８３９が設けられており、ダブルゲート構造となっている。
【０２６８】
８３４ａ、８３４ｂはそれぞれ、ラッチ（Ａ）８０２の一部８０４が有するもう１つのクロックドインバータを形成するＴＦＴの活性層である。活性層８３４ａ上にはゲート電極８３９、８４０が設けられており、ダブルゲート構造となっている。また活性層８３４ｂ上にはゲート電極８４０、８４１が設けられており、ダブルゲート構造となっている。
【実施例１０】
【０２６９】
本発明のＥＬディスプレイにおいて、ＥＬ素子が有するＥＬ層に用いられる材料は、有機ＥＬ材料に限定されず、無機ＥＬ材料を用いても実施できる。但し、現在の無機ＥＬ材料は非常に駆動電圧が高いため、そのような駆動電圧に耐えうる耐圧特性を有するＴＦＴを用いなければならない。
【０２７０】
または、将来的にさらに駆動電圧の低い無機ＥＬ材料が開発されれば、本発明に適用することは可能である。
【０２７１】
また、本実施例の構成は、実施例１〜９のいずれの構成とも自由に組み合わせることが可能である。
【実施例１１】
【０２７２】
本発明において、ＥＬ層として用いる有機物質は低分子系有機物質であってもポリマー系（高分子系）有機物質であっても良い。低分子系有機物質はＡｌｑ3（トリス−８−キノリライト−アルミニウム）、ＴＰＤ（トリフェニルアミン誘導体）等を中心とした材料が知られている。ポリマー系有機物質として、π共役ポリマー系の物質が挙げられる。代表的には、ＰＰＶ（ポリフェニレンビニレン）、ＰＶＫ（ポリビニルカルバゾール）、ポリカーボネート等が挙げられる。
【０２７３】
ポリマー系（高分子系）有機物質は、スピンコーティング法（溶液塗布法ともいう）、ディッピング法、ディスペンス法、印刷法またはインクジェット法など簡易な薄膜形成方法で形成でき、低分子系有機物質に比べて耐熱性が高い。
【０２７４】
また本発明のＥＬディスプレイが有するＥＬ素子において、そのＥＬ素子が有するＥＬ層が、電子輸送層と正孔輸送層とを有している場合、電子輸送層と正孔輸送層とを無機の材料、例えば非晶質のＳｉまたは非晶質のＳｉ1-xＣx等の非晶質半導体で構成しても良い。
【０２７５】
非晶質半導体には多量のトラップ準位が存在し、かつ非晶質半導体が他の層と接する界面において多量の界面準位を形成する。そのため、ＥＬ素子は低い電圧で発光させることができるとともに、高輝度化を図ることもできる。
【０２７６】
また有機ＥＬ層にドーパント（不純物）を添加し、有機ＥＬ層の発光の色を変化させても良い。ドーパントとして、ＤＣＭ１、ナイルレッド、ルブレン、クマリン６、ＴＰＢ、キナクリドン等が挙げられる。
【実施例１２】
【０２７７】
本実施例では、本発明のＥＬディスプレイについて図２１（Ａ）、（Ｂ）を用いて説明する。図２１（Ａ）は、ＥＬ素子の形成されたＴＦＴ基板において、ＥＬ素子の封入まで行った状態を示す上面図である。点線で示された６８０１はソース信号線駆動回路、６８０２ａは書き込み用ゲート信号線駆動回路、６８０２ｂは消去用ゲート信号線駆動回路、６８０３は画素部である。また、６８０４はカバー材、６８０５は第１シール材、６８０６は第２シール材であり、第１シール材６８０５で囲まれた内側のカバー材とＴＦＴ基板との間には充填材６８０７（図２１（Ｂ）参照）が設けられる。
【０２７８】
なお、６８０８はソース信号線駆動回路６８０１、書き込み用ゲート信号線駆動回路６８０２ａ、消去用ゲート信号線駆動回路６８０２ｂ及び画素部６８０３に入力される信号を伝達するための接続配線であり、外部機器との接続端子となるＦＰＣ（フレキシブルプリントサーキット）６８０９からビデオ信号やクロック信号を受け取る。
【０２７９】
ここで、図２１（Ａ）をＡ−Ａ’で切断した断面に相当する断面図を図２１（Ｂ）に示す。なお、図２１（Ａ）、（Ｂ）では同一の部位に同一の符号を用いている。
【０２８０】
図２１（Ｂ）に示すように、基板６８００上には画素部６８０３、ソース信号線駆動回路６８０１が形成されており、画素部６８０３はＥＬ素子に流れる電流を制御するためのＴＦＴ（以下、ＥＬ駆動用ＴＦＴという）６８５１とそのドレインに電気的に接続された画素電極６８５２を含む複数の画素により形成される。本実施例ではＥＬ駆動用ＴＦＴ６８５１をｐチャネル型ＴＦＴとする。また、ソース信号線駆動回路６８０１はｎチャネル型ＴＦＴ６８５３とｐチャネル型ＴＦＴ６８５４とを相補的に組み合わせたＣＭＯＳ回路を用いて形成される。
【０２８１】
各画素は画素電極の下にカラーフィルタ（Ｒ）６８５５、カラーフィルタ（Ｇ）６８５６及びカラーフィルタ（Ｂ）（図示せず）を有している。ここでカラーフィルタ（Ｒ）とは赤色光を抽出するカラーフィルタであり、カラーフィルタ（Ｇ）は緑色光を抽出するカラーフィルタ、カラーフィルタ（Ｂ）は青色光を抽出するカラーフィルタである。なお、カラーフィルタ（Ｒ）６８５５は赤色発光の画素に、カラーフィルタ（Ｇ）６８５６は緑色発光の画素に、カラーフィルタ（Ｂ）は青色発光の画素に設けられる。
【０２８２】
これらのカラーフィルタを設けた場合の効果としては、まず発光色の色純度が向上する点が挙げられる。例えば赤色発光の画素からはＥＬ素子から赤色光が放射される（本実施例では画素電極側に向かって放射される）が、この赤色光を、赤色光を抽出するカラーフィルタに通すことにより赤色の純度を向上させることができる。このことは、他の緑色光、青色光の場合においても同様である。
【０２８３】
また、従来のカラーフィルタを用いない構造ではＥＬディスプレイの外部から侵入した可視光がＥＬ素子の発光層を励起させてしまい、所望の発色が得られない問題が起こりうる。しかしながら、本実施例のようにカラーフィルタを設けることでＥＬ素子には特定の波長の光しか入らないようになる。即ち、外部からの光によりＥＬ素子が励起されてしまうような不具合を防ぐことが可能である。
【０２８４】
なお、カラーフィルタを設ける構造は従来提案されているが、ＥＬ素子は白色発光のものを用いていた。この場合、赤色光を抽出するには他の波長の光をカットしていたため、輝度の低下を招いていた。しかしながら、本実施例では、例えばＥＬ素子から発した赤色光を、赤色光を抽出するカラーフィルタに通すため、輝度の低下を招くようなことがない。
【０２８５】
次に、画素電極６８５２は透明導電膜で形成され、ＥＬ素子の陽極として機能する。また、画素電極６８５２の両端には絶縁膜６８５７が形成され、さらに赤色に発光する発光層６８５８、緑色に発光する発光層６８５９が形成される。なお、図示しないが隣接する画素には青色に発光する発光層が設けられ、赤、緑及び青に対応した画素によりカラー表示が行われる。勿論、青色の発光層が設けられた画素は青色を抽出するカラーフィルタが設けられている。
【０２８６】
なお、発光層６８５８、６８５９の材料として有機材料だけでなく無機材料を用いることができる。また、発光層だけでなく電子注入層、電子輸送層、正孔輸送層または正孔注入層を組み合わせた積層構造としても良い。
【０２８７】
また、各発光層の上にはＥＬ素子の陰極６８６０が遮光性を有する導電膜でもって形成される。この陰極６８６０は全ての画素に共通であり、接続配線６８０８を経由してＦＰＣ６８０９に電気的に接続されている。
【０２８８】
次に、第１シール材６８０５をディスペンサー等で形成し、スペーサ（図示せず）を撒布してカバー材６８０４を貼り合わせる。そして、ＴＦＴ基板、カバー材６８０４及び第１シール材６８０５で囲まれた領域内に充填材６８０７を真空注入法により充填する。
【０２８９】
また、本実施例では充填材６８０７に予め吸湿性物質６８６１として酸化バリウムを添加しておく。なお、本実施例では吸湿性物質を充填材に添加して用いるが、塊状に分散させて充填材中に封入することもできる。また、図示されていないがスペーサの材料として吸湿性物質を用いることも可能である。
【０２９０】
次に、充填材６８０７を紫外線照射または加熱により硬化させた後、第１シール材６８０５に形成された開口部（図示せず）を塞ぐ。第１シール材６８０５の開口部を塞いだら、導電性材料６８６２を用いて接続配線６８０８及びＦＰＣ６８０９を電気的に接続させる。さらに、第１シール材６８０５の露呈部及びＦＰＣ６８０９の一部を覆うように第２シール材６８０６を設ける。第２シール材６８０６は第１シール材６８０７と同様の材料を用いれば良い。
【０２９１】
以上のような方式を用いてＥＬ素子を充填材６８０７に封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等の有機材料の酸化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いＥＬディスプレイを作製することができる。
【０２９２】
また、本発明を用いることで既存の液晶表示装置用の製造ラインを転用させることができるため、整備投資の費用が大幅に削減可能であり、歩留まりの高いプロセスで１枚の基板から複数の発光装置を生産することができるため、大幅に製造コストを低減しうる。
【実施例１３】
【０２９３】
本実施例では、実施例１２に示したＥＬディスプレイにおいて、ＥＬ素子から発する光の放射方向とカラーフィルタの配置を異ならせた場合の例について示す。説明には図２２を用いるが、基本的な構造は図２１（Ｂ）と同様であるので変更部分に新しい符号を付して説明する。
【０２９４】
本実施例では画素部６９０１にはＥＬ駆動用ＴＦＴ６９０２としてｎチャネル型ＴＦＴが用いられている。また、ＥＬ駆動用ＴＦＴ６９０２のドレインには画素電極６９０３が電気的に接続され、この画素電極６９０３は遮光性を有する導電膜で形成されている。本実施例では画素電極６９０３がＥＬ素子の陰極となる。
【０２９５】
また、本発明を用いて形成された赤色に発光する発光層６８５８、緑色に発光する発光層６８５９の上には各画素に共通な透明導電膜６９０４が形成される。
この透明導電膜６９０４はＥＬ素子の陽極となる。
【０２９６】
さらに、本実施例ではカラーフィルタ（Ｒ）６９０５、カラーフィルタ（Ｇ）
６９０６及びカラーフィルタ（Ｂ）（図示せず）がカバー材６８０４に形成されている点に特徴がある。本実施例のＥＬ素子の構造とした場合、発光層から発した光の放射方向がカバー材側に向かうため、図２２の構造とすればその光の経路にカラーフィルタを設置することができる。
【０２９７】
本実施例のようにカラーフィルタ（Ｒ）６９０５、カラーフィルタ（Ｇ）６９０６及びカラーフィルタ（Ｂ）（図示せず）をカバー材６８０４に設けると、ＴＦＴ基板の工程を少なくすることができ、歩留まり及びスループットの向上を図ることができるという利点がある。
【実施例１４】
【０２９８】
本発明を用いて形成された電子ディスプレイ、特にＥＬディスプレイは様々な電子機器に用いることができる。以下に、本発明を用いて形成された電子ディスプレイを表示媒体として組み込んだ電子機器について説明する。
【０２９９】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１７に示す。
【０３００】
図１７（Ａ）はパーソナルコンピュータであり、本体２００１、筐体２００２、表示部２００３、キーボード２００４等を含む。本発明のＥＬディスプレイはパーソナルコンピュータの表示部２００３に用いることができる。
【０３０１】
図１７（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明のＥＬディスプレイはビデオカメラの表示部２１０２に用いることができる。
【０３０２】
図１７（Ｃ）は頭部取り付け型のＥＬ表示装置の一部（右片側）であり、本体２３０１、信号ケーブル２３０２、頭部固定バンド２３０３、表示モニタ２３０４、光学系２３０５、表示部２３０６等を含む。本発明のＥＬディスプレイは頭部取り付け型のＥＬ表示装置の表示部２３０６に用いることができる。
【０３０３】
図１７（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体２４０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２４０２、操作スイッチ２４０３、表示部（ａ）２４０４、表示部（ｂ）２４０５等を含む。表示部（ａ）は主として画像情報を表示し、表示部（ｂ）は主として文字情報を表示するが、本発明のＥＬディスプレイは記録媒体を備えた画像再生装置の表示部（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
【０３０４】
図１７（Ｅ）は携帯型（モバイル）コンピュータであり、本体２５０１、カメラ部２５０２、受像部２５０３、操作スイッチ２５０４、表示部２５０５等を含む。本発明のＥＬディスプレイ２５０５は携帯型（モバイル）コンピュータの表示部に用いることができる。
【０３０５】
また、将来的にＥＬ材料の発光輝度が高くなれば、フロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０３０６】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１３のどのような組み合わせからなる構成を用いても実現することができる。
【実施例１５】
【０３０７】
本発明の構成を有するＥＬディスプレイの、上面から撮影した写真を図２３に示す。具体的な仕様は以下の通りである。
【０３０８】
画素部のサイズが対角４インチ、画素部が有する画素数は６４０×４８０（ＶＧＡ）、モノクロ表示、ＥＬ素子の陰極と陽極の間にかかる最大電圧は６Ｖ、開口率４８％、ソース信号線駆動回路の駆動周波数は６．２５ＭＨｚ、ゲート信号線駆動回路の駆動周波数は１２６ｋＨｚ、ゲート信号線駆動回路の駆動電圧は１０Ｖ、６ビットのデジタルデータ信号に対応しており６４階調の表示を行うことが可能である。なお１フレーム期間あたりの表示期間の総和の割合（デューティー比）は６３．０％である。
【０３０９】
なお本発明の構成は上述した仕様に限定されない。なお、本実施例は、本明細書における他の全ての実施例と、自由に組み合わせることが可能である。
【実施例１６】
【０３１０】
本実施例では、ｎビットのデジタルデータ信号に対応した本発明の駆動方法において、表示期間Ｔｒ１〜Ｔｒｎの出現する順序について説明する。
【０３１１】
図２４に本実施例の駆動方法を示すタイミングチャートを示す。画素の詳しい駆動の仕方については実施の形態を参照する。本実施例の駆動方法では、１フレーム期間中で１番長い非表示期間であるＴｄ１を１フレーム期間の最後に設ける。上記構成によって、非表示期間Ｔｄ１と次の表示期間（本実施例ではＴｒｎだが本発明はこれに限定されず、Ｔｒ１以外ならどの表示期間でも良い）との間にフレーム期間の区切れがあるように人間の目には映る。これによって、中間表示を行ったときに隣り合うフレーム期間同士で表示期間が隣接することによって起きていた表示むらを、人間の目に認識されずらくすることができる。
【０３１２】
なお本実施例は他の全ての実施例と自由に組み合わせることが可能である。
【実施例１７】
【０３１３】
本実施例では、本発明を実施する上で有効な画素部の駆動方法について、図２５を用いて説明する。
【０３１４】
図２５（Ａ）に示した本実施例のＥＬディスプレイは、画素部を２つに分割し、画素部Ａ２５０１と画素部Ｂ２５０２とに分かれている。そしてソース信号線駆動回路Ａ２５０３、書き込み用ゲート信号線駆動回路Ａ２５０４及び消去用ゲート信号線駆動回路Ａ２５０５が駆動することによって、画素部Ａ２５０１に画像の半分が表示される。またソース信号線駆動回路Ｂ２５０６、書き込み用ゲート信号線駆動回路Ｂ２５０７及び消去用ゲート信号線駆動回路Ｂ２５０８が駆動することによって、画素部Ｂ２５０２に画像の半分が表示される。
【０３１５】
そして画素部Ａ２５０１に表示された半分の画像と、画素部Ｂ２５０２に表示された半分の画像とを合わせて、１つの画像が形成される。
【０３１６】
図２５（Ｂ）に示したＥＬディスプレイは、ソース信号線駆動回路Ａ２５１３から奇数番目のソース信号線にデジタルデータ信号が入力される。そしてソース信号線駆動回路Ｂ２５１４によってから偶数番目のソース信号線にデジタルデータ信号が入力される。
【０３１７】
また書き込み用ゲート信号線駆動回路Ａ２５１５は同時に２本の書き込み用ゲート信号線駆動回路を選択することで、奇数番目と偶数番目のソース信号線に同時に入力されたデジタルデータ信号を画素に入力する。具体的には画素の有するスイッチング用ＴＦＴを介してＥＬ駆動用ＴＦＴのゲート電極にデジタルデータ信号を入力する。
【０３１８】
消去用ゲート信号線駆動回路Ａ２５１６は同時に２本の消去用ゲート信号線駆動回路を選択することで、電源供給線の電源電位を画素に入力する。具体的には画素の有する消去用ＴＦＴを介してＥＬ駆動用ＴＦＴのゲート電極に電源電位を与える。
【０３１９】
上記構成によって画素部２５１１に画像が形成される。なお本実施例は他の全ての実施例と自由に組み合わせることが可能である。
【実施例１８】
【０３２０】
本実施例では、本発明のＥＬディスプレイの駆動方法を用いた場合、どの様な電圧電流特性を有する領域でＥＬ駆動用ＴＦＴを駆動させるかについて説明する。
【０３２１】
ＥＬ素子は、印加される電圧が少しでも変化すると、それに対してＥＬ素子を流れる電流が指数関数的に大きく変化する。別の見方をすると、ＥＬ素子を流れる電流の大きさが変化しても、ＥＬ素子に印加される電圧値はあまり変化しない。そして、ＥＬ素子の輝度は、ＥＬ素子に流れる電流にほぼ正比例して大きくなる。よって、ＥＬ素子に印加される電圧の大きさ（電圧値）を制御することによりＥＬ素子の輝度を制御するよりも、ＥＬ素子を流れる電流の大きさ（電流値）
を制御することによりＥＬ素子の輝度を制御する方が、ＴＦＴの特性に左右されずらく、ＥＬ素子の輝度の制御が容易である。
【０３２２】
図２６を参照する。図２６（Ａ）は、図３に示した本発明のＥＬディスプレイの画素において、ＥＬ駆動用ＴＦＴ１０８およびＥＬ素子１１０の構成部分のみを図示したものである。図２６（Ｂ）には、図２６（Ａ）で示したＥＬ駆動用ＴＦＴ１０８およびＥＬ素子１１０の電圧電流特性を示す。なお図２６（Ｂ）で示すＥＬ駆動用ＴＦＴ１０８の電圧電流特性のグラフは、ソース領域とドレイン領域の間の電圧であるＶDSに対する、ＥＬ駆動用ＴＦＴ１０８のドレインに流れる電流の大きさを示しており、さらに図２６（Ｂ）にはＥＬ駆動用ＴＦＴ１０８のソース領域とゲート電極の間の電圧であるＶGSの値の異なる複数のグラフを示している。
【０３２３】
図２６（Ａ）に示したように、ＥＬ素子１１０の画素電極と対向電極１１１の間にかかる電圧をＶEL、電源供給線に接続される端子２６０１とＥＬ素子１１０の対向電極１１１の間にかかる電圧をＶTとする。なおＶTは電源供給線の電位によってその値が固定される。またＥＬ駆動用ＴＦＴ１０８のソース領域・ドレイン領域間の電圧をＶDS、ＥＬ駆動用ＴＦＴ１０８のゲート電極に接続される配線２６０２とソース領域との間の電圧、つまりＥＬ駆動用ＴＦＴ１０８のゲート電極とソース領域の間の電圧をＶGSとする。
【０３２４】
ＥＬ駆動用ＴＦＴ１０８はｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも良い。
【０３２５】
また、ＥＬ駆動用ＴＦＴ１０８とＥＬ素子１１０とは直列に接続されている。
よって、両素子（ＥＬ駆動用ＴＦＴ１０８とＥＬ素子１１０）を流れる電流値は同じである。従って、図２６（Ａ）に示したＥＬ駆動用ＴＦＴ１０８とＥＬ素子１１０とは、両素子の電圧電流特性を示すグラフの交点（動作点）において駆動する。図２６（Ｂ）において、ＶELは、対向電極１１１の電位と動作点での電位との間の電圧になる。ＶDSは、ＥＬ駆動用ＴＦＴ１０８の端子２６０１での電位と動作点での電位との間の電圧になる。つまり、ＶTは、ＶELとＶDSの和に等しい。
【０３２６】
ここで、ＶGSを変化させた場合について考える。図２６（Ｂ）から分かるように、ＥＬ駆動用ＴＦＴ１０８の｜ＶGS−ＶTH｜が大きくなるにつれて、言い換えると｜ＶGS｜が大きくなるにつれて、ＥＬ駆動用ＴＦＴ１０８に流れる電流値が大きくなる。なお、ＶTHはＥＬ駆動用ＴＦＴ１０８のしきい値電圧である。よって図２６（Ｂ）から分かるように、｜ＶGS｜が大きくなると、動作点においてＥＬ素子１１０を流れる電流値も当然大きくなる。ＥＬ素子１１０の輝度は、ＥＬ素子１１０を流れる電流値に比例して高くなる。
【０３２７】
｜ＶGS｜が大きくなることによってＥＬ素子１１０を流れる電流値が大きくなると、電流値に応じてＶELの値も大きくなる。そしてＶTの大きさは電源供給線の電位によって定まっているので、ＶELが大きくなると、その分ＶDSが小さくなる。
【０３２８】
また図２６（Ｂ）に示したように、ＥＬ駆動用ＴＦＴの電圧電流特性は、ＶGSとＶDSの値によって２つの領域に分けられる。｜ＶGS−ＶTH｜＜｜ＶDS｜である領域が飽和領域、｜ＶGS−ＶTH｜＞｜ＶDS｜である領域が線形領域である。
【０３２９】
飽和領域においては以下の式１が成り立つ。なおＩDSはＥＬ駆動用ＴＦＴ１０８のチャネル形成領域を流れる電流値である。またβ＝μＣ0Ｗ／Ｌであり、μはＥＬ駆動用ＴＦＴ１０８の移動度、Ｃ0は単位面積あたりのゲート容量、Ｗ／Ｌはチャネル形成領域のチャネル幅Ｗとチャネル長Ｌの比である。
【式１】
【０３３０】
ＩDS＝β（ＶGS−ＶTH）2／２      
【０３３１】
また線形領域においては以下の式２が成り立つ。
【式２】
【０３３２】
ＩDS＝β｛（ＶGS−ＶTH）ＶDS−ＶDS2／２｝      
【０３３３】
式１からわかるように、飽和領域において電流値はＶDSによってほとんど変化せず、ＶGSのみによって電流値が定まる。
【０３３４】
一方、式２からわかるように、線形領域は、ＶDSとＶGSとにより電流値が定まる。｜ＶGS｜を大きくしていくと、ＥＬ駆動用ＴＦＴ１０８は線形領域で動作するようになる。そして、ＶELも徐々に大きくなっていく。よって、ＶELが大きくなった分だけ、ＶDSが小さくなっていく。線形領域では、ＶDSが小さくなると電流量も小さくなる。そのため、|ＶGS|を大きくしていっても、電流値は増加しにくくなってくる。｜ＶGS｜＝∞になった時、電流値＝ＩMAXとなる。つまり、｜ＶGS｜をいくら大きくしても、ＩMAX以上の電流は流れない。ここで、ＩMAXは、ＶEL＝ＶTの時に、ＥＬ素子１１０を流れる電流値である。
【０３３５】
このように｜ＶGS｜の大きさを制御することによって、動作点を飽和領域にしたり、線形領域にしたりすることができる。
【０３３６】
ところで、全てのＥＬ駆動用ＴＦＴの特性は理想的には全て同じであることが望ましいが、実際には個々のＥＬ駆動用ＴＦＴでしきい値ＶTHと移動度μとが異なっていることが多い。そして個々のＥＬ駆動用ＴＦＴのしきい値ＶTHと移動度μとが互いに異なると、式１及び式２からわかるように、ＶGSの値が同じでもＥＬ駆動用ＴＦＴ１０８のチャネル形成領域を流れる電流値が異なってしまう。
【０３３７】
図２７にしきい値ＶTHと移動度μの値をずらしていった場合の、ＥＬ駆動用ＴＦＴの電流電圧特性を示す。実線２７０１が理想の電流電圧特性のグラフであり、２７０２、２７０３がそれぞれしきい値ＶTHと移動度μとが理想とする値と異なってしまった場合のＥＬ駆動用ＴＦＴの電流電圧特性である。電流電圧特性のグラフ２７０２、２７０３は飽和領域においては同じ電流値ΔＩ1だけ、理想の特性を有する電流電圧特性のグラフ２７０１からずれていて、電流電圧特性のグラフ２７０２の動作点２７０５は飽和領域にあり、電流電圧特性のグラフ２７０３の動作点２７０６は線形領域にあったとする。その場合、理想の特性を有する電流電圧特性のグラフ２７０１の動作点２７０４における電流値と、動作点２７０５及び動作点２７０６における電流値のずれをそれぞれΔＩ2、ΔＩ3とすると、飽和領域における動作点２７０５よりも線形領域における動作点２７０６の方が小さい。
【０３３８】
よって本発明で示したデジタル方式の駆動方法を用いる場合、動作点が線形領域に存在するようにＥＬ駆動用ＴＦＴとＥＬ素子を駆動させることで、ＥＬ駆動用ＴＦＴの特性のずれによるＥＬ素子の輝度むらを抑えた階調表示を行うことができる。
【０３３９】
また従来のアナログ駆動の場合は、｜ＶGS｜のみによって電流値を制御することが可能な飽和領域に動作点が存在するようにＥＬ駆動用ＴＦＴとＥＬ素子を駆動させる方が好ましい。
【０３４０】
以上の動作分析のまとめとして、ＥＬ駆動用ＴＦＴのゲート電圧｜ＶGS｜に対する電流値のグラフを図２８に示す。｜ＶGS｜を大きくしていき、ＥＬ駆動用ＴＦＴのしきい値電圧の絶対値｜Ｖth｜よりも大きくなると、ＥＬ駆動用ＴＦＴが導通状態となり、電流が流れ始める。本明細書ではこの時の｜ＶGS｜を点灯開始電圧と呼ぶことにする。そして、さらに｜ＶGS｜を大きくしていくと、｜ＶGS｜が｜ＶGS−Ｖth｜＝｜ＶDS｜を満たすような値（ここでは仮にＡとする）となり、飽和領域２８０１から線形領域２８０２になる。さらに｜ＶGS｜を大きくしていくと、電流値が大きくなり、遂には、電流値が飽和してくる。その時｜ＶGS｜＝∞となる。
【０３４１】
図２８から分かる通り、｜ＶGS｜≦｜Ｖth｜の領域では、電流がほとんど流れない。｜Ｖth｜≦｜ＶGS｜≦Ａの領域は飽和領域であり、｜ＶGS｜によって電流値が変化する。そして、Ａ≦｜ＶGS｜の領域は線形領域であり、ＥＬ素子に流れる電流値は｜ＶGS｜及び｜ＶDS｜よって電流値が変化する。
【０３４２】
本発明のデジタル駆動では、｜ＶGS｜≦｜Ｖth｜の領域及びＡ≦｜ＶGS｜の線形領域を用いることが好ましい。
【０３４３】
なお本実施例は他の全ての実施例と自由に組み合わせることが可能である。
【実施例１９】
【０３４４】
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０３４５】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)  上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０３４６】
【化１】
2011100140.tif 000003
【０３４７】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)      
【０３４８】
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０３４９】
【化２】
2011100140.tif 000004
【０３５０】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.)(T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。        
【０３５１】
【化３】
2011100140.tif 000005
【０３５２】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０３５３】
なお、本実施例の構成は、実施例１〜実施例１８のいずれの構成とも自由に組みあせて実施することが可能である。
【符号の説明】
【０３５４】
１０１  画素部
１０２  ソース信号線駆動回路
１０２ａ  シフトレジスタ
１０２ｂ  ラッチ（Ａ）
１０２ｃ  ラッチ（Ｂ）
１０３  書き込み用ゲート信号線駆動回路
１０４  消去用ゲート信号線駆動回路
１０５  画素
１０６  時分割階調データ信号発生回路
１０７  スイッチング用ＴＦＴ
１０８  ＥＬ駆動用ＴＦＴ
１０９  消去用ＴＦＴ
１１０  ＥＬ素子
１１１  対向電源
【図１】
2011100140.tif 000006
【図２】
2011100140.tif 000007
【図３】
2011100140.tif 000008
【図４】
2011100140.tif 000009
【図５】
2011100140.tif 000010
【図６】
2011100140.tif 000011
【図７】
2011100140.tif 000012
【図８】
2011100140.tif 000013
【図９】
2011100140.tif 000014
【図１０】
2011100140.tif 000015
【図１１】
2011100140.tif 000016
【図１２】
2011100140.tif 000017
【図１３】
2011100140.tif 000018
【図１４】
2011100140.tif 000019
【図１５】
2011100140.tif 000020
【図１６】
2011100140.tif 000021
【図１７】
2011100140.tif 000022
【図１８】
2011100140.tif 000023
【図１９】
2011100140.tif 000024
【図２０】
2011100140.tif 000025
【図２１】
2011100140.tif 000026
【図２２】
2011100140.tif 000027
【図２３】
2011100140.tif 000028
【図２４】
2011100140.tif 000029
【図２５】
2011100140.tif 000030
【図２６】
2011100140.tif 000031
【図２７】
2011100140.tif 000032
【図２８】
2011100140.tif 000033
【手続補正書】
【提出日】平成23年1月13日(2011.1.13)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2011100140.tif 000034
【手続補正書】
【提出日】平成23年3月24日(2011.3.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、発光素子と、を有し、
前記第１のトランジスタのソース及びドレインの一方は、第１の信号線に電気的に接続され、
前記第１のトランジスタのゲートは、第２の信号線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、一定の電位に保たれ、
前記第２のトランジスタのソース及びドレインの他方は、前記発光素子に電気的に接続され、
前記第２のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、一定の電位に保たれ、
前記第３のトランジスタのゲートは、第３の信号線に電気的に接続されていることを特徴とする発光装置。
【請求項２】
請求項１において、
前記第１の信号線は、映像信号を伝えることができる機能を有し、
前記第２の信号線は、第１の選択信号を伝えることができる機能を有し
前記第３の信号線は、第２の選択信号を伝えることができる機能を有することを特徴とする発光装置。
【請求項３】
請求項２において、
前記第３の信号線を介して前記第２の選択信号が入力されることによって、前記第３のトランジスタがオン状態になることを特徴とする発光装置。
【請求項４】
請求項２又は請求項３において、
前記第２の信号線を介して前記第１の選択信号が入力されることによって、前記第１のトランジスタのソース及びドレインの一方に前記映像信号が入力されることを特徴とする発光装置。
【請求項５】
請求項２乃至請求項４のいずれか一項において、
複数の第１の期間のそれぞれにおいて、前記第１の信号線を介して、前記第１のトランジスタのソース及びドレインの一方に前記映像信号が入力され、
複数の第２の期間のそれぞれにおいて、入力された前記映像信号が消去され、
前記複数の第１の期間のうちの一つの期間の開始から、前記複数の第２の期間のうちの一つの期間の開始までの間に、前記発光素子が発光する期間を有し、
前記複数の第２の期間のうちの一つの期間の開始から、前記複数の第１の期間のうちの他の一つの期間の開始までの間に、前記発光素子が発光しない期間を有することを特徴とする発光装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記発光素子は、前記第２のトランジスタのソース及びドレインの他方に電気的に接続された画素電極と、一定の電位に保たれた対向電極と、前記画素電極と前記対向電極との間に設けられたＥＬ層と、を有することを特徴とする発光装置。
【請求項７】
請求項１乃至請求項７のいずれか一項に記載の前記表示装置を有する電子機器。