(57)【要約】【課題】ボンディングパッドを直上に配置して小型化を可能にしつつ電界集中による耐圧低下を防止する。【解決手段】ｎ型半導体エピタキシャル層５の表面に、エミッタ電極１８、コレクタ電極２０及びゲート電極１６を形成した横型ＩＧＢＴ１において、前記コレクタ電極２０及び前記ゲート電極１６の上に絶縁層３０を設け、この絶縁層３０の上に前記エミッタ電極１８に繋がるボンディングパッド３２を設け、前記ｎ型半導体エピタキシャル層５の内部には、前記ボンディングパッド３２の電位により電界が集中する箇所であるエリアＢに絶縁部４０を設けた。【選択図】図１
2011108800.tif 000002
【特許請求の範囲】
【請求項１】
半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型ＩＧＢＴにおいて、
前記コレクタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記エミッタ電極に繋がるボンディングパッドを設け、或いは、前記エミッタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記コレクタ電極に繋がるボンディングパッドを設け、
前記半導体の内部には、前記ボンディングパッドの電位により電界が集中する箇所に絶縁部を設けたことを特徴とする横型ＩＧＢＴ。
【請求項２】
半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型ＩＧＢＴにおいて、
前記コレクタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記エミッタ電極に繋がるボンディングパッドを設け、
前記半導体の内部には、前記コレクタ電極が接続されるコレクタ領域の前記エミッタ電極側に絶縁部を設けたことを特徴とする横型ＩＧＢＴ。
【請求項３】
半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型ＩＧＢＴにおいて、
前記エミッタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記コレクタ電極に繋がるボンディングパッドを設けるとともに、前記絶縁層には前記エミッタ電極と導通し前記コレクタ電極の手前まで端部が延びるシールド用板を前記ボンディングパッドに対向して設け、
前記半導体の内部には、前記コレクタ電極が接続されるコレクタ領域の前記エミッタ電極側に絶縁部を設けたことを特徴とする横型ＩＧＢＴ。
【請求項４】
前記絶縁部の深さを、前記コレクタ領域の深さの２倍以上５倍以下としたことを特徴とする請求項２又は３に記載の横型ＩＧＢＴ。
【請求項５】
半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型ＩＧＢＴの製造方法であって、
前記半導体の表面に前記ゲート電極との間の絶縁膜を形成する工程と、
前記コレクタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記エミッタ電極に繋がるボンディングパッドを設ける工程と、を備え、
前記絶縁膜を形成する前に、前記コレクタ領域の前記エミッタ電極側に凹部を形成し、前記絶縁膜の形成時に当該凹部に絶縁体を堆積させて絶縁部を形成する
ことを特徴とする横型ＩＧＢＴの製造方法。
【請求項６】
半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型ＩＧＢＴの製造方法であって、
前記半導体の表面に前記ゲート電極との間の絶縁膜を形成する工程と、
前記エミッタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記コレクタ電極に繋がるボンディングパッドを設けるとともに、前記絶縁層には前記エミッタ電極と導通し前記コレクタ電極の手前まで端部が延びるシールド用板を前記ボンディングパッドに対向して設ける工程と、を備え、
前記絶縁膜を形成する前に、前記コレクタ領域の前記エミッタ電極側に凹部を形成し、前記絶縁膜の形成時に当該凹部に絶縁体を堆積させて絶縁部を形成する
ことを特徴とする横型ＩＧＢＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）及び横型ＩＧＢＴの製造方法に関する。
【背景技術】
【０００２】
従来、パワーデバイスは、大電力を駆動および制御するために車載用途などにおいて広く用いられている。このパワーデバイスには、スイッチング動作を行う大出力のパワートランジスタがある。このパワートランジスタには、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴなどが知られている。
ＩＧＢＴの素子構造には、横型構造と縦型構造とがあり、横型構造のＩＧＢＴ（以下、単に「横型ＩＧＢＴ」と言う）においては、エミッタ電極とコレクタ電極とゲート電極とが半導体の同一表面側に配置されている。したがって、この横型ＩＧＢＴでは他のドライブ回路などとの集積化が容易であるという利点がある。
【０００３】
ところで、ＭＯＳＦＥＴにおいては、ワイヤボンディング用のソースパッドおよびドレインパッドを、当該ＭＯＳＦＥＴを用いて構成したパワーＭＯＳＦＥＴ等のチップ（集積回路）の片側に寄せて当該チップとは別に設けた構造が知られている。係る構造により、配線抵抗が小さくなり、オン抵抗を下げることができるなどのメリットがあることが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３４２４５５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、先行技術のように、チップ上に直接ワイヤボンディングを行わず、チップとは別にワイヤボンディングのためのエリアを独立して設ける構成とした場合には、次の問題がある。すなわち、１又は複数のチップを実装した半導体装置を構成する場合、当該半導体装置にはチップごとにワイヤボンディングのためのエリアを設ける必要があるため、半導体装置の面積が大きくなるという問題がある。
この問題は、ワイヤボンディングのためのボンディングパッドをチップの上に直接形成することで解消し得る。しかしながら、横型ＩＧＢＴにおいては、チップの上にボンディングパッドを設けた場合、半導体内に電界の集中が生じチップの耐圧が低下するという問題が生じる。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、電界集中による耐圧低下を防止しつつ小型化が可能な横型ＩＧＢＴ及び横型ＩＧＢＴの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型ＩＧＢＴにおいて、前記コレクタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記エミッタ電極に繋がるボンディングパッドを設け、或いは、前記エミッタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記コレクタ電極に繋がるボンディングパッドを設け、前記半導体の内部には、前記ボンディングパッドの電位により電界が集中する箇所に絶縁部を設けたことを特徴とする。
【０００８】
本発明によれば、横型ＩＧＢＴにおいて、ボンディングパッドをゲート電極等の上に形成したためチップの上にボンディングワイヤを直接接続でき小型化が可能になる。このとき、半導体の内部には、ボンディングパッドの電位により電界が集中する箇所に絶縁部を設ける構成としたため、電界集中箇所でのアバランシェ現象の発生が抑えられ、耐圧低下を防止できる。
【０００９】
上記目的を達成するために、本発明は、半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型ＩＧＢＴにおいて、前記コレクタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記エミッタ電極に繋がるボンディングパッドを設け、前記半導体の内部には、前記コレクタ電極が接続されるコレクタ領域の前記エミッタ電極側に絶縁部を設けたことを特徴とする。
【００１０】
本発明によれば、横型ＩＧＢＴにおいて、コレクタ電極及びゲート電極の上に絶縁層を設け、この絶縁層の上にエミッタ電極に繋がるボンディングパッドを設ける構成とした。この構成により、チップの上にボンディングワイヤを直接接続でき小型化が可能になる。このとき、半導体の内部には、ボンディングパッドとコレクタ電極の電位差によりコレクタ領域のエミッタ電極側には電界集中箇所が生じるが、当該箇所には絶縁部を設ける構成としたため、電界集中箇所でのアバランシェ現象の発生が抑えられ、耐圧低下を防止できる。
【００１１】
また上記目的を達成するために、本発明は、半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型ＩＧＢＴにおいて、前記エミッタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記コレクタ電極に繋がるボンディングパッドを設けるとともに、前記絶縁層には前記エミッタ電極と導通し前記コレクタ電極の手前まで端部が延びるシールド用板を前記ボンディングパッドに対向して設け、前記半導体の内部には、前記コレクタ電極が接続されるコレクタ領域の前記エミッタ電極側に絶縁部を設けたことを特徴とする。
【００１２】
本発明によれば、横型ＩＧＢＴにおいて、エミッタ電極及びゲート電極の上に絶縁層を設け、この絶縁層の上にコレクタ電極に繋がるボンディングパッドを設ける構成とした。この構成により、チップの上にボンディングワイヤを直接接続できるため小型化が可能になる。また、前記絶縁層には前記エミッタ電極と導通したシールド用板を前記ボンディングパッドに対向して設けたため、ボンディングパッドの電磁的影響を反対極性電位のシールド用板でシールドすることができる。さらに、このシールド用板の端部をコレクタ電極の手前まで延ばすことで、ボンディングパッドにより半導体内部に生じる電界集中箇所をコレクタ領域のエミッタ電極側に制限することができる。そして、この電界集中箇所には絶縁部を設ける構成としたため、電界集中箇所でのアバランシェ現象の発生が抑えられ、耐圧低下を防止できる。
【００１３】
また本発明は、本発明に係る上記横型ＩＧＢＴにおいて、前記絶縁部の深さを、前記コレクタ領域の深さの２倍以上５倍以下としたことを特徴とする。
【００１４】
本発明によれば、ボンディングパッドをゲート電極等の上に形成した場合でも、降伏電圧を高い値に維持し、耐圧を十分に高めることができる。さらに、絶縁部の深さをコレクタ領域の深さの５倍以下を限度とすることで、耐圧と出力特性とのバランスを図ることができる。
【００１５】
また上記目的を達成するために、本発明は、半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型ＩＧＢＴの製造方法であって、前記半導体の表面に前記ゲート電極との間の絶縁膜を形成する工程と、前記コレクタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記エミッタ電極に繋がるボンディングパッドを設ける工程と、を備え、前記絶縁膜を形成する前に、前記コレクタ領域の前記エミッタ電極側に凹部を形成し、前記絶縁膜の形成時に当該凹部に絶縁体を堆積させて絶縁部を形成することを特徴とする。
【００１６】
本発明によれば、エミッタ電極に繋がるボンディングパッドをゲート電極の上に設ける際に耐圧低下防止のために要する絶縁部を、ゲート電極の絶縁膜の形成時に一緒に形成できる。これにより、製造プロセスの煩雑化を招くことなく小型で耐圧のある横型ＩＧＢＴを製造できる。
【００１７】
また上記目的を達成するために、本発明は、半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型ＩＧＢＴの製造方法であって、前記半導体の表面に前記ゲート電極との間の絶縁膜を形成する工程と、前記エミッタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記コレクタ電極に繋がるボンディングパッドを設けるとともに、前記絶縁層には前記エミッタ電極と導通し前記コレクタ電極の手前まで端部が延びるシールド用板を前記ボンディングパッドに対向して設ける工程と、を備え、前記絶縁膜を形成する前に、前記コレクタ領域の前記エミッタ電極側に凹部を形成し、前記絶縁膜の形成時に当該凹部に絶縁体を堆積させて絶縁部を形成することを特徴とする。
【００１８】
本発明によれば、コレクタ電極に繋がるボンディングパッドをゲート電極の上に設ける際に耐圧低下防止のために要する絶縁部を、ゲート電極の絶縁膜の形成時に一緒に形成できる。これにより、製造プロセスの煩雑化を招くことなく小型で耐圧のある横型ＩＧＢＴを製造できる。
【発明の効果】
【００１９】
本発明によれば、横型ＩＧＢＴにおいて、ボンディングパッドをゲート電極等の上に形成したため小型化が可能になる。このとき、半導体の内部には、ボンディングパッドの電位により電界が集中する箇所に絶縁部を設ける構成としたため、電界集中箇所でのアバランシェ現象の発生が抑えられ、耐圧低下を防止できる。
【００２０】
本発明によれば、横型ＩＧＢＴにおいて、エミッタ電極に繋がるボンディングパッドをゲート電極の上に絶縁層を介して設け、半導体の内部には、コレクタ電極が接続されるコレクタ領域のエミッタ電極側に絶縁部を設けることで、電界集中箇所に設けられた絶縁部によりアバランシェ現象の発生が抑えられ、耐圧低下を防止できる。
【００２１】
本発明によれば、横型ＩＧＢＴにおいて、コレクタ電極に繋がるボンディングパッドをゲート電極の上に絶縁層を介して設け、更に、絶縁層にはエミッタ電極と導通しコレクタ電極の手前まで端部が延びるシールド用板をボンディングパッドに対向して設け、また、半導体の内部には、コレクタ電極が接続されるコレクタ領域のエミッタ電極側に絶縁部を設けることで、電界集中箇所に設けられた絶縁部によりアバランシェ現象の発生が抑えられ、耐圧低下を防止できる。
【００２２】
また本発明において、絶縁部の深さをコレクタ領域の深さの２倍以上５倍以下とすることで、ボンディングパッドをゲート電極等の上に形成した場合でも、降伏電圧を高い値に維持し、耐圧を十分に高めることができる。さらに、絶縁部の深さをコレクタ領域の深さの５倍以下を限度とすることで、耐圧と出力特性とのバランスを図ることができる。
【００２３】
また本発明によれば、横型ＩＧＢＴの製造方法において、絶縁膜を形成する前に、コレクタ領域のエミッタ電極側に凹部を形成し、絶縁膜の形成時に当該凹部に絶縁体を堆積させて絶縁部を形成したため、エミッタ電極に繋がるボンディングパッドをゲート電極の上に設ける際に耐圧低下防止のために要する絶縁部を、ゲート電極の絶縁膜の形成時に一緒に形成できる。
【００２４】
また本発明によれば、横型ＩＧＢＴの製造方法において、絶縁膜を形成する前に、コレクタ領域のエミッタ電極側に凹部を形成し、絶縁膜の形成時に当該凹部に絶縁体を堆積させて絶縁部を形成したため、コレクタ電極に繋がるボンディングパッドをゲート電極の上に設ける際に耐圧低下防止のために要する絶縁部を、ゲート電極の絶縁膜の形成時に一緒に形成できる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１実施形態に係る横型ＩＧＢＴの模式的な断面図である。
【図２】横型ＩＧＢＴのＯＦＦ状態における断面内電位分布を示す図である。
【図３】降伏電圧特性を示す図であり、（Ａ）は絶縁部を設けない場合、（Ｂ）は絶縁部を設けた場合を示す。
【図４】横型ＩＧＢＴ断面内のブレークダウンポイントの分布図である。
【図５】絶縁部の大きさと耐圧との関係を示す図であり、（Ａ）は絶縁部の深さと降伏電圧の関係を示し、（Ｂ）は絶縁部の幅と降伏電圧の関係を示す。
【図６】絶縁部の形成プロセスの説明図である。
【図７】本発明の第２実施形態に係る横型ＩＧＢＴの模式的な断面図である。
【図８】横型ＩＧＢＴのＯＦＦ状態における断面内電位分布を示す図である。
【図９】絶縁部の大きさと耐圧との関係を示す図であり、（Ａ）は絶縁部の深さと降伏電圧の関係を示し、（Ｂ）は絶縁部の幅と降伏電圧の関係を示す。
【図１０】横型ＩＧＢＴ断面内のブレークダウンポイントの分布図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照して本発明の実施形態について説明する。
［第１実施形態］
図１は、本実施形態に係る横型ＩＧＢＴ１の模式的な断面図である。
横型ＩＧＢＴ１は、シリコン支持基板２の上には、シリコン酸化膜から成るＳＯＩ（Silicon on Insulator）絶縁膜３を介して、ｎ型半導体エピタキシャル層（半導体層）５が形成されている。このｎ型半導体エピタキシャル層５は、ｎ型ドリフト層６として用いられる。このｎ型ドリフト層６の表面には、ｐ型ベース領域８と、ｐ型コレクタ領域１０とが間隔をおいて拡散されている。更に、ｐ型ベース領域８の一部表面領域には、ｎ型エミッタ領域１２が拡散されている。
【００２７】
ｐ型ベース領域８の上には、絶縁膜（ゲート絶縁膜）１４を介してゲート電極１６が形成されている。また、ｎ型エミッタ領域１２とｐ型ベース領域８の表面には、これらｎ型エミッタ領域１２及びｐ型ベース領域８と電気的に接続されたエミッタ電極１８が形成され、ｐ型コレクタ領域１０の表面には当該ｐ型コレクタ領域１０と電気的に接続されたコレクタ電極２０が形成されている。
このように、横型ＩＧＢＴ１においては、ゲート電極１６、エミッタ電極１８及びコレクタ電極２０のそれぞれが同一表面側に形成されている。
【００２８】
そして、横型ＩＧＢＴ１は、ゲート電極１６及びエミッタ電極１８の間に正電位が与えられることで、ｎ型エミッタ領域１２及びｎ型ドリフト層６との間にｎチャネルが形成されターンＯＮする。これに伴い、コレクタ側のｐ型コレクタ領域１０とｎ型ドリフト層６とが順バイアスされ、ｐ型コレクタ領域１０にはコレクタ電極２０からホール（正孔）注入が生じる。そして、注入されたホールのプラス電荷と同じだけの電子がｎ型ドリフト層６に集まり、当該ｎ型ドリフト層６の抵抗低下が起こることで横型ＩＧＢＴ１はＯＮ状態となり、コレクタ電極２０からエミッタ電極１８に電流が流れる（エミッタ電極１８からｎ型エミッタ領域１２に電子が取り込まれる）。
【００２９】
本実施形態の横型ＩＧＢＴ１においては、ゲート電極１６及びコレクタ電極２０の上には、これらを覆って絶縁層３０が形成されている。この絶縁層３０の表面には、ゲート電極１６及びコレクタ電極２０にコンタクトするためのコンタクト孔（図示省略）が設けられている。さらに、この絶縁層３０の表面には、エミッタ電極１８に導通したボンディングパッド３２が形成されている。このボンディングパッド３２の表面には、ボンディングワイヤ３４が図示しないワイヤボンディング装置を用いてボンディングされる。
このように、横型ＩＧＢＴ１の上にボンディングパッド３２を設け、このボンディングパッド３２にボンディングワイヤ３４をボンディングするため、当該横型ＩＧＢＴ１を備えて構成したチップ、及び、当該チップを実装した半導体装置の面積縮小化が可能になる。
【００３０】
ただし、横型ＩＧＢＴ１の上にボンディングパッド３２を形成した場合、何ら対策を施さなければ、ｎ型半導体エピタキシャル層５に電界の集中が生じ耐圧が低下するという問題が生じる。そこで、ｎ型半導体エピタキシャル層５には、図１に示すように、電界が集中する箇所に絶縁部４０が設けられている。
【００３１】
図２は、横型ＩＧＢＴ１のＯＦＦ状態における断面内電位分布を示す図である。
この横型ＩＧＢＴ１では、コレクタ電極２０の真上に絶縁層３０を挟んでエミッタ電極に導通したボンディングパッド３２が形成されているため、図２に示すように、これらコレクタ電極２０とボンディングパッド３２との間の絶縁層３０内のポイントＡでは比較的大きな電位差が生じている。これにより、ｎ型半導体エピタキシャル層５には、図２に示すように、ポイントＡに近い箇所、すなわち、その表層であってコレクタ電極２０及びｐ型コレクタ領域１０の傍らに沿ったエリアＢで等電位線が狭くなって電界が集中する（強くなる）。このエリアＢは、ｎ型ドリフト層６として作用する箇所でもあるため、この箇所に電界が集中すると、ｎ型ドリフト層６を電子がドリフトした際にアバランシェ現象が発生し易くなり、コレクタ−エミッタ間の降伏電圧Ｖｃｅｓが低下する。
【００３２】
そこで、本実施形態では、この電界が集中するエリアＢに絶縁部４０を設けることとしている。このエリアＢに絶縁部４０を設けることで、このエリアＢでのアバランシェ現象が発生することがない。これにより、例えば図３（Ａ）に示すように、絶縁部４０を設けない場合には、降伏電圧Ｖｃｅｓが約３７０ボルトであるのに対し、絶縁部４０を設けた場合には、降伏電圧Ｖｃｅｓが約８４０ボルトと高い値を示し、耐圧が向上することとなる。
また図４のブレークダウンポイントの分布図に示されるように、エリアＢに絶縁部４０を設けることでブレークダウンポイントが均一化されることからも降伏電圧Ｖｃｅｓの向上が推察される。
【００３３】
このとき、エリアＢに絶縁部４０を設けることで当該エリアＢでのアバランシェ現象の発生を抑えることができるものの、絶縁部４０の大きさによっては、アバランシェ現象の抑止効果が不十分となる。このため、絶縁部４０の大きさは、アバランシェ現象を抑えて降伏電圧Ｖｃｅｓの向上が得られる範囲とすることが必要となる。
【００３４】
図５は絶縁部４０の大きさと降伏電圧Ｖｃｅｓの関係を示す図であり、図５（Ａ）は絶縁部４０の深さＸと降伏電圧Ｖｃｅｓの関係を示し、図５（Ｂ）は絶縁部４０の幅Ｙと降伏電圧Ｖｃｅｓの関係を示す。なお、図１に示すように、絶縁部４０の深さＸは、ｎ型半導体エピタキシャル層５の表面を基準とした深さである。また、ｐ型コレクタ領域１０の深さは約３μｍとしている。
図５（Ａ）に示すように、降伏電圧Ｖｃｅｓは、絶縁部４０の幅Ｙを固定した場合、深さＸが「０」から大きくなるほど高い値を示し、ｐ型コレクタ領域１０の約２倍ほどで有意な値を示す。また、降伏電圧Ｖｃｅｓは、絶縁部４０の深さＸがｐ型コレクタ領域１０の約５倍に達すると飽和傾向を示す。すなわち、絶縁部４０の深さＸを、ｐ型コレクタ領域１０の２〜５倍とすることで十分な耐圧の向上が得られる。また絶縁部４０の深さＸをｐ型コレクタ領域１０の５倍以上の深さとすることもできる。
しかしながら、当該絶縁部４０がｎ型ドリフト層６にとって抵抗として作用することを考慮すると、耐圧効果が飽和する深さ（すなわち、ｐ型コレクタ領域１０の５倍）を限度とすることが望ましい。
一方、図５（Ｂ）に示すように、絶縁部４０の幅Ｙについては、例えば深さＸが８μｍの場合は、幅Ｙが少なくとも２．５μｍ以上のときに降伏電圧Ｖｃｅｓが有意な値を示すこととなる。
【００３５】
かかる絶縁部４０は、ゲート電極１６の絶縁膜１４の形成と一緒に形成することができる。具体的には、図６に示すように、ｎ型半導体エピタキシャル層５の表面に、ｐ型ベース領域８と、ｐ型コレクタ領域１０とを拡散し、また、ｐ型ベース領域８の一部表面領域にｎ型エミッタ領域１２を拡散したシリコン（Ｓｉ）ウェハを製造する（ステップＳ１）。次いで、ｐ型コレクタ領域１０に隣接して当該ｐ型コレクタ領域１０の深さの２〜５倍の深さの凹部としてのトレンチ（溝）をドライエッチにより作成する（ステップＳ２）。そして、ｎ型半導体エピタキシャル層５のトレンチを含む表面全体にＳｉＯ2膜を絶縁体として堆積することで絶縁部４０を形成する（ステップＳ３）。最後に、ＳｉＯ2膜を所定厚みまでエッチングすることで絶縁膜１４を形成する（ステップＳ４）。このように、絶縁膜１４の形成ステップの前に、トレンチ形成ステップを行うだけで、簡単に絶縁部４０を絶縁膜１４と一緒に形成することができる。この絶縁膜１４の形成後は、ゲート電極１６やエミッタ電極１８、コレクタ電極２０などの各種電極の形成、これら電極の上への絶縁層３０の形成、当該絶縁層３０の上へのボンディングパッド３２の形成といった工程（デバイス工程）が行われる。
【００３６】
以上説明したように、本実施形態によれば、エミッタ電極１８に繋がるボンディングパッド３２をゲート電極１６等の上に形成したため、この横型ＩＧＢＴ１の上にボンディングワイヤ３４を直接ボンディングでき、当該横型ＩＧＢＴ１を有するチップを実装した半導体装置の小型化が可能になる。このとき、ｎ型半導体エピタキシャル層５の内部には、ボンディングパッド３２の電位により電界が集中する箇所（エリアＢ）に絶縁部４０を設ける構成としたため、電界集中箇所でのアバランシェ現象の発生が抑えられ、耐圧低下を防止できる。
【００３７】
また本実施形態によれば、絶縁部４０の深さを、ｐ型コレクタ領域１０の深さの２倍以上５倍以下とした。この構成により、ボンディングパッド３２をゲート電極１６等の上に形成した場合でも、降伏電圧を高い値に維持し、耐圧を十分に高めることができる。さらに、絶縁部４０の深さをコレクタ領域の深さの５倍以下を限度とすることで、耐圧と出力特性とのバランスが良好になる。
【００３８】
また本実施形態によれば、ゲート電極１６の絶縁膜１４を形成する前に、ｐ型コレクタ領域１０のエミッタ電極１８側に凹部を形成し、絶縁膜１４の形成時に当該凹部にＳｉＯ2から成る絶縁体を堆積させて絶縁部４０を形成した。
これにより、絶縁部４０を、絶縁膜１４の形成時に一緒に形成できるため、製造プロセスの煩雑化を招くことなく小型で耐圧のある横型ＩＧＢＴ１を製造できる。
【００３９】
［第２実施形態］
上述した実施形態では、エミッタ電極１８に電気的に繋がったボンディングパッド３２が真上に形成された横型ＩＧＢＴ１を説明した。これに対して、本実施形態では、コレクタ電極２０に電気的に繋がったボンディングパッド１３２が真上に形成された横型ＩＧＢＴ１００について説明する。
図７は、本実施形態に係る横型ＩＧＢＴ１００の模式的な断面図である。なお、同図において、第１実施形態と同一の部材については同じ符号を付し、その説明を省略する。
【００４０】
この図に示すように、本実施形態の横型ＩＧＢＴ１００においては、ゲート電極１６を覆う絶縁層３０が、当該ゲート電極１６とエミッタ電極１８を覆って形成されている。そして、この絶縁層３０の表面に、コレクタ電極２０に導通したボンディングパッド１３２が形成され、このボンディングパッド１３２の表面にボンディングワイヤ３４がボンディングされる。
【００４１】
また、この横型ＩＧＢＴ１００には、図７に示すように、エミッタ電極１８に電気的に接続され、ボンディングパッド１３２と対向する板状の導電性のシールド用板１３４が絶縁層３０の中に設けられている。このシールド用板１３４は、少なくともゲート電極１６を覆い端部１３４Ａがコレクタ電極２０の手前に位置する程度の大きさに形成されている。これにより、横型ＩＧＢＴ１００がＯＮ状態のときに、ボンディングパッド１３２（コレクタ電極２０）と反対電位となるシールド用板１３４（エミッタ電極１８）が当該ボンディングパッド１３２とゲート電極１６やｎ型半導体エピタキシャル層５の間に介在することとなる。このため、ボンディングパッド１３２がゲート電極１６やｎ型半導体エピタキシャル層５に与える電磁気的影響がシールド用板１３４でシールドされ耐圧が確保される。
【００４２】
図８は、横型ＩＧＢＴ１００のＯＦＦ状態における断面内電位分布を示す図である。
この横型ＩＧＢＴ１００では、上記シールド用板１３４がボンディングパッド１３２と対向して絶縁層３０内に設けられることで断面内電位分布が操作される。すなわち、シールド用板１３４の端部１３４Ａをコレクタ電極２０の手前まで延ばすことで、図８に示すように、等電位線が密になり電界が集中するエリアＢを第１実施形態と同様に、コレクタ電極２０（ｐ型コレクタ領域１０）のエミッタ電極１８側に制限することができる。したがって、第１実施形態と同様に、ｎ型半導体エピタキシャル層５の表層からｐ型コレクタ領域１０の傍らに沿ったエリアＢに絶縁部４０を設けることで、アバランシェ現象の発生を抑え耐圧の向上を図ることができる。
なお、シールド用板１３４は、ゲート電極１６を覆い、かつ、電界集中箇所をコレクタ電極２０（ｐ型コレクタ領域１０）の近傍に集められる程度にコレクタ電極２０側に端部１３４Ａが延びていれば十分であり、コレクタ電極２０の直近まで延びる必要はない。
【００４３】
これにより、例えば図９（Ａ）に示すように、絶縁部４０を設けない場合には、降伏電圧Ｖｃｅｓが約２３５ボルトであるのに対し、絶縁部４０を設けた場合には、降伏電圧Ｖｃｅｓが約８３５ボルトと高い値を示し、耐圧が向上することとなる。また図１０のブレークダウンポイントの分布図に示されるように、エリアＢに絶縁部４０を設けることでブレークダウンポイントが均一化されることからも降伏電圧Ｖｃｅｓの向上が推察される。
【００４４】
また、ｎ型半導体エピタキシャル層５でのエリアＢの箇所が第１実施形態の横型ＩＧＢＴ１と同様であるため、本実施形態の横型ＩＧＢＴ１００の絶縁部４０は、第１実施形態の図６に示した工程と同様にして形成することができる。このとき、第１実施形態においては、絶縁膜１４の形成後に、ゲート電極１６やエミッタ電極１８、コレクタ電極２０などの各種電極の形成、これら電極の上への絶縁層３０の形成、当該絶縁層３０の上へのボンディングパッド３２の形成といった工程を行ったが、本実施形態では、絶縁層３０の形成時に、上記シールド用板１３４の形成が行われる。
【００４５】
以上説明したように、本実施形態によれば、コレクタ電極２０に繋がるボンディングパッド１３２をゲート電極１６等の上に形成したため、この横型ＩＧＢＴ１の上にボンディングワイヤ３４を直接ボンディングでき、当該横型ＩＧＢＴ１を有するチップを実装した半導体装置の小型化が可能になる。
また絶縁層３０にはエミッタ電極１８と導通したシールド用板１３４をボンディングパッド１３２に対向して設けたため、ボンディングパッド１３２の電磁的影響を反対極性電位のシールド用板１３４でシールドすることができる。
これに加え、シールド用板１３４の端部１３４Ａをコレクタ電極２０の手前まで延ばすことで、ボンディングパッド１３２によりｎ型半導体エピタキシャル層５に生じる電界集中箇所をｐ型コレクタ領域１０のエミッタ電極１８側に制限することができる。そして、この電界集中箇所に絶縁部４０を設けることで、当該電界集中箇所でのアバランシェ現象の発生が抑えられ耐圧低下を防止できる。
なお、シールド用板１３４を設けない場合には、ｎ型半導体エピタキシャル層５に生じる電界集中の箇所に絶縁部４０を適宜に設ければよい。
【００４６】
なお、上述した各実施形態は、あくまでも本発明の一態様を示すものであり、本発明の範囲内で任意に変形及び応用が可能である。
【００４７】
例えば、ｎ型半導体エピタキシャル層５の基材には、シリコン（Ｓｉ）の他にも、ＳｉＣ（炭化ケイ素）やＧａＮ（窒化ガリウム）を用いることができる。
また、半導体エピタキシャル層をｎ型としてｎチャネル型の横型ＩＧＢＴを説明したが、半導体エピタキシャル層をｐ型としてｐチャネル型の横型ＩＧＢＴとしても良い。
さらに本発明は、例えば、図１におけるｐ型コレクタ領域１０をｎ型ドレイン領域として構成したパワーＭＯＳＦＥＴにも適用することも可能である。
【００４８】
また、横型ＩＧＢＴは、第１導電型を有する半導体層と、前記半導体層の表面領域に形成された、第２導電型を有するベース領域と、前記ベース領域内の一部表面領域に形成された第１導電型を有するエミッタ領域と、前記エミッタ領域から前記ベース領域を経て前記半導体層に至る露出表面を覆うように形成された絶縁膜と、前記エミッタ領域と前記ベース領域を経て前記半導体層に至る露出表面上に前記絶縁膜を介して形成されたゲート電極と、前記半導体層の表面領域に前記ベース領域とは独立に形成された、第２導電型を有するコレクタ領域と、前記エミッタ領域および前記ベース領域に電気的に接続されるエミッタ電極と、前記コレクタ領域に電気的に接続されるコレクタ電極とを有して構成されたものとして特定される。第１導電型は例えばｐ型又はｎ型であり、第２導電型は第１導電型と異なる導電型である。そして、係る構成を備える任意の横型ＩＧＢＴに本発明を適用することができる。
【符号の説明】
【００４９】
１、１００  横型ＩＧＢＴ
３  絶縁膜
５  ｎ型半導体エピタキシャル層（半導体）
６  ｎ型ドリフト層
８  ｐ型ベース領域
１０  ｐ型コレクタ領域
１２  ｎ型エミッタ領域
１４  絶縁膜
１６  ゲート電極
１８  エミッタ電極
２０  コレクタ電極
３０  絶縁層
３２、１３２  ボンディングパッド
３４  ボンディングワイヤ
４０  絶縁部
１３４  シールド用板
１３４Ａ  端部
Ｖｃｅｓ  降伏電圧
【図１】
2011108800.tif 000003
【図２】
2011108800.tif 000004
【図３】
2011108800.tif 000005
【図４】
2011108800.tif 000006
【図５】
2011108800.tif 000007
【図６】
2011108800.tif 000008
【図７】
2011108800.tif 000009
【図８】
2011108800.tif 000010
【図９】
2011108800.tif 000011
【図１０】
2011108800.tif 000012