(57)【要約】【課題】半導体素子の位置ずれを防止するとともに、はんだ内のボイドの残留も防止する。【解決手段】枠体１に形成した凹部５に、凹部５周辺の枠体１表面から接合表面３ａを突出させた状態で半導体素子３を収納するとともに、枠体１の凹部５に対応して基板２の表面にはんだ４を配置した状態で基板２と枠体１とを位置決めして重ね合わせることにより、枠体１から突出している半導体素子３の接合表面３ａと基板２の表面との間ではんだ４を挟持して、その挟持部分を基板２と枠体１との隙間から外部に連通した状態とし、この重ね合わせ状態の基板２と枠体１との間ではんだ４をリフローさせて基板２に半導体素子３を接合する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
基板の表面に半導体素子の接合表面をはんだにより接合して半導体装置を製造する方法であって、
枠体に形成した凹部に、該凹部周辺の枠体表面から前記接合表面を突出させた状態で前記半導体素子を収納するとともに、前記枠体の凹部に対応して前記基板の表面にはんだを配置した状態で該基板と前記枠体とを位置決めして重ね合わせることにより、前記枠体から突出している前記半導体素子の接合表面と前記基板の表面との間ではんだを挟持して、その挟持部分を前記基板と前記枠体との隙間から外部に連通した状態とし、この重ね合わせ状態の前記基板と前記枠体との間で前記はんだをリフローさせて前記基板に前記半導体素子を接合することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体素子の前記接合表面を前記凹部周辺の枠体表面から少なくとも２５μｍ以上突出させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記枠体に前記凹部を複数形成するとともに、各凹部に前記半導体素子をそれぞれ収納し、これら複数の半導体素子を前記基板の表面にそれぞれはんだを介して接合することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記枠体に前記凹部を複数形成するとともに、各凹部に前記半導体素子をそれぞれ収納し、一方、第２の枠体に前記枠体の凹部に対応して複数の凹部を形成しておき、該第２の枠体の各凹部に各半導体素子を接合する基板をそれぞれ収納し、各基板の表面に前記半導体素子をそれぞれはんだを介して接合することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板にはんだを介して半導体素子を重ね、そのはんだをリフロー処理することにより半導体素子を基板に接合して半導体装置を製造する方法に関する。
【背景技術】
【０００２】
半導体素子は、シリコンウエハ上に多数形成され、ダイシング工程によって個片化した後、基板にはんだ付け接合される。このダイシング工程では、シリコンウエハの片面にダイシングテープを貼り付け、このダイシングテープ上でシリコンウエハが切断される。そして、基板にはんだ接合するときは、基板の表面に予めはんだを設けておき、例えばチップマウンターによりダイシングテープから１個ずつ半導体素子を取り外してはんだの上に載置し、その後、リフロー処理によってはんだを溶融して固着する。
この場合、単に、基板上に半導体素子を載置した状態でリフロー処理すると、半導体素子が動いてずれたり傾いたりすることがあり、位置ずれ状態で基板に接合されるおそれがある。
【０００３】
これを防ぐため、例えば、特許文献１の半導体装置のはんだリフロー方法が提案されている。このリフロー方法は、基板にはんだを介して半導体素子を載置するとともに、下方側が開口した断面コ字状のガイド部材を半導体素子の全周に密着させ、はんだの外周を囲繞した状態ではんだ溶融を行うようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２２４６５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１のはんだリフロー方法では、半導体素子の位置ずれは解消できるものの、はんだと半導体素子及び基板相互の接触が不十分となり、これら半導体素子、はんだ、基板の間での濡れ不良等によって、接合部に空隙（ボイド）が残るおそれがある。また、はんだとしてペースト材を用いた場合には、はんだの溶融時に発生するガスが接合部にボイドとなって残留するおそれがある。これらボイドが接合部内に残存すると、半導体素子と基板との密着が妨げられ、放熱特性等を阻害するなどの不具合が生じる。
【０００６】
本発明は、このような事情に鑑みてなされたもので、半導体素子の位置ずれを防止するとともに、はんだ内のボイドの残留も防止することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、基板の表面に半導体素子の接合表面をはんだにより接合して半導体装置を製造する方法であって、枠体に形成した凹部に、該凹部周辺の枠体表面から前記接合表面を突出させた状態で前記半導体素子を収納するとともに、前記枠体の凹部に対応して前記基板の表面にはんだを配置した状態で該基板と前記枠体とを位置決めして重ね合わせることにより、前記枠体から突出している前記半導体素子の接合表面と前記基板の表面との間ではんだを挟持して、その挟持部分を前記基板と前記枠体との隙間から外部に連通した状態とし、この重ね合わせ状態の前記基板と前記枠体との間で前記はんだをリフローさせて前記基板に前記半導体素子を接合することを特徴とする。
【０００８】
枠体の凹部内に半導体素子を収納し、これを基板と位置決めして重ね合わせているため、半導体素子と基板との位置ずれが防止される。また、半導体素子の接合表面が枠体表面から突出し、基板と枠体との間に隙間が形成されるので、半導体素子に枠体が重しとして作用し、はんだを押圧して半導体素子及び基板に十分に密着させ、空隙の発生を防止することができる。また、はんだにペースト材を用いた場合にも、基板と枠体との隙間を外部に連通させた状態としているので、はんだの溶融時に発生するガスを外部に放出することができ、はんだ内にボイドとなって残留することが防止される。
【０００９】
本発明の半導体装置の製造方法において、前記半導体素子の前記接合表面を前記凹部周辺の枠体表面から少なくとも２５μｍ以上突出させるとよい。
２５μｍ以上突出させることにより、はんだに対する枠体の押し代を十分に確保でき、また、はんだペーストを用いた場合のガス逃げのための隙間も十分に確保することができる。
【００１０】
本発明の半導体装置の製造方法において、前記枠体に前記凹部を複数形成するとともに、各凹部に前記半導体素子をそれぞれ収納し、これら複数の半導体素子を前記基板の表面にそれぞれはんだを介して接合するものとしてもよい。
１枚の基板に複数個の半導体素子を同時にはんだ接合する場合に有効であり、複数個の半導体素子を正確な位置に一括して接合することができ、かつ、それぞれボイドの発生も防止できる。
【００１１】
また、本発明の半導体装置の製造方法において、前記枠体に前記凹部を複数形成するとともに、各凹部に前記半導体素子をそれぞれ収納し、一方、第２の枠体に前記枠体の凹部に対応して複数の凹部を形成しておき、該第２の枠体の各凹部に各半導体素子を接合する基板をそれぞれ収納し、各基板の表面に前記半導体素子をそれぞれはんだを介して接合するものとしてもよい。
個々の基板に半導体素子を１個ずつはんだ接合する場合に有効であり、基板と半導体素子とをそれぞれ位置決めした状態ではんだ接合する作業を１回のリフロー処理で一括して行うことができ、ボイドの発生も防止できる。
【発明の効果】
【００１２】
本発明によれば、半導体素子の位置ずれを防止して、正確な位置に正確な姿勢で接合することができ、かつ、はんだ内へのボイドの残留も防止して、良質の接合状態を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態の方法により基板に半導体素子を接合する工程のうち、はんだリフロー処理前までの段階を（ａ）〜（ｄ）の順に示した断面図である。
【図２】図１（ｄ）の状態からはんだリフロー処理している途中の状態を示す断面図である。
【図３】図２の要部拡大断面図である。
【図４】本発明の他の実施形態の方法により基板に半導体素子を接合する途中の状態を（ａ）（ｂ）の順で示した断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を図面を参照しながら説明する。
本発明の製造方法においては、枠体１を用いて基板２と半導体素子３とを位置決めして、はんだ４によって接合する。
半導体素子３としては、例えば、一辺が３００μｍ〜１ｍｍの平面視正方形状で、厚さが３００〜７５０μｍの大きさのＬＥＤ素子が適用され、シリコンウエハに多数形成される。
そして、図１〜図３に示す一実施形態では、この半導体素子３を枠体１により複数個保持して、基板２に位置決めしている。
【００１５】
枠体１は、例えば、カーボン、Ｔｉ、Ｍｏ、Ｎｉ合金系などの、はんだ４が付着しにくく、かつ、基板２、半導体素子３との熱膨張差が少ない材料により平板状に形成される。この枠体１の全体の大きさは、基板２の半導体素子３が接合される全体の領域に対応して適宜の寸法に形成され、後述のリフロー処理時の重しとなるように適宜の重量を有している。そして、この枠体１には、半導体素子３を収納するための凹部５と、基板２を固定するためのピン孔６とを有している。
【００１６】
凹部５は、例えばエッチング加工によって枠体１の片面に形成され、基板２の接合位置に対応する配置で半導体素子３をそれぞれ保持するように複数形成されている。個々の凹部５の平面形状は、半導体素子３の平面形状と同じで半導体素子３をわずかな締め代で嵌合し得る形状に形成され、深さＤは、図３に拡大して示したように、半導体素子３の高さＨよりも小さく形成され、半導体素子３をこの凹部５に収納したときには、凹部５の周辺の枠体１の表面１ａから半導体素子３の一表面（はんだにより接合される表面であり、接合表面と称す）３ａが突出するようになっている。この場合、その突出長さＬが、少なくとも２５μｍとなるように凹部５の深さＤが設定される。突出長さＬの上限は限定されることはないが、凹部５内に半導体素子３を収納し得る深さＤを確保できる程度とする。
また、枠体１の外周部、例えば、四隅の位置に適宜の間隔でピン孔６が形成され、このピン孔６には、後述する位置決め用のピン等からなる位置決め部材７がわずかな隙間で挿入可能とされる。
【００１７】
基板２は、その表面に複数の半導体素子３を接合し得る大きさに形成され、はんだ接合後に複数に分割される。また、半導体素子３の接合部位にははんだ４が設けられている。このはんだ４には、ペースト状、箔状、ペレット状のものの中から適宜のものを用いることが可能であるが、本実施形態では、例えばＡｕＳｎによるペースト状のはんだ４が用いられ、このペースト状のはんだ４をスクリーン印刷等により基板２に塗布している。
これらはんだ４は、例えば、１０μｍ程度の厚さで半導体素子３の接合表面３ａと同じ面積かわずかに小さい面積で塗布されており、その表面にはＡｕめっき等によるメタライズ処理が施されている。なお、図示はしないが、この素子接合用のはんだ４に隣接して、基板２の表面にはワイヤボンディング用のパッドが適宜形成される。
【００１８】
また、基板２の外周部には、枠体１のピン孔６に対応する配置でピン孔８が形成されており、このピン孔８と枠体１のピン孔６との位置を合わせて位置決め部材７が挿入することにより、基板２の各はんだ塗布部分と枠体１の凹部５とが対向配置されるようになっている。
【００１９】
次に、半導体素子を基板に接合して半導体装置を製造する方法を説明する。
先ず、シリコンウエハ上に多数の半導体素子３を形成し、これらをダイシングテープ上で分割する。
次いで、図示しないチップマウンター等の適宜の移送手段を用いて枠体１の凹部５に半導体素子３を一つずつ嵌合状態に収納する。このとき、半導体素子３の接合表面３ａは、枠体１の表面１ａから突出した状態になる。
一方、この枠体１に保持した複数個の半導体素子３を一括して搭載できる大きさの基板２を形成し、その表面の実装位置に図１（ａ）に示すようにそれぞれはんだ４を塗布する。そして、半導体素子３を実装する前に、基板２を図示しない加熱炉に入れてはんだ４をリフローした後、表面を洗浄しておく（図１（ｂ）参照）。
【００２０】
次に、半導体素子３を枠体１の凹部５に嵌め込んでおき、図１（ｃ）に示すように基板２を裏返しにして枠体１の上に重ね合わせ、これらのピン孔６、８に位置決め部材７を挿入することにより、枠体１と基板２とを位置決めした状態に保持する。これにより、図１（ｄ）に示すように、各半導体素子３の接合表面３ａが基板２上のはんだ４の表面に当接し、枠体１と基板２と間に外部に連通する間隙Ｇ１が形成される。
【００２１】
続いて、このようにして一体化した枠体１と基板２とを基板２が下方に配置されるように裏返した状態としてリフロー処理のため加熱炉に入れて、図２に示すようにはんだ４を溶融する。このとき、半導体素子３に枠体１の重量が作用するので、溶融状態のはんだ４に対して半導体素子３に傾き等が生じることなく、平面上に維持される。この枠体１のピン孔６は、はんだ４の溶融に伴う枠体１のわずかな下降移動を妨げない程度に位置決め部材７との間に隙間が形成される。なお、枠体１の上に、さらに重り（図示略）を載置してもよい。この重りの重量等は、半導体素子３の数や、枠体１と基板２との平坦度、枠体１の厚さなどに応じて適宜調整すればよい。なお、このはんだ４の溶融状態においても、図３に示すように、枠体１と基板２との間には、図１（ｄ）の間隙Ｇ１よりは小さいが、間隙Ｇ２が形成される。
【００２２】
このようにしてリフロー処理した後には、図示しない適宜の冷却手段により冷却することで、はんだ４を固化して半導体素子３を基板２に固着する。その後、位置決め部材７を取り外し、枠体１と半導体素子３との嵌合を外すようにしながら枠体１を分離させることで、複数の半導体素子３が実装された基板２が得られ、これを必要に応じて複数に分割するなどの工程を得て、半導体装置が得られる。
【００２３】
本発明の製造方法は、上述したように凹部５に半導体素子３を収納した枠体１を基板２に重ねて位置決め保持した状態ではんだ４のリフロー処理を施しているので、リフロー処理時の半導体素子３の位置ずれを防止して、基板２の正確な位置に正確な姿勢で半導体素子３を接合することができる。また、はんだ４の溶融時は、枠体１が重しとして作用するので、はんだ４と基板２及び半導体素子３との密着性が高められ、接合部にボイド等が生じることがなく、良質の接合部を得ることができる。
【００２４】
なお、はんだペーストを一旦リフローして洗浄した後に半導体素子を接合しているので、はんだ溶融時にガスは生じないが、はんだペーストを基板に塗布した後、基板単体でのリフロー処理をすることなく、枠体に保持した半導体素子を接合する方法とすることも可能である。この場合は、はんだペーストが溶融する際にガスが発生するが、凹部５から半導体素子３の接合表面３ａが突出し、枠体１と基板２との間に外部に連通する間隙Ｇ１を形成しているので、はんだ４が溶融したときに発生するガスがこの間隙Ｇ２を通じて図３の矢印に示すように外部に放出される。このため、はんだ４内にボイドが残留することを防止することができる。
【００２５】
図４は、本発明の他の実施形態を示している。前述の一実施形態では、１枚の基板に複数個の半導体素子を接合する方法としたが、この実施形態では、複数枚の小片の基板１０に半導体素子３を１個ずつ接合する方法であり、各基板１０を収納するための第２の枠体１１を用いている。また、接合材としてはんだペーストに代えて、箔状のはんだシート１２を用いた。なお、この実施形態において上記一実施形態と同一部分は同一符号によって表し、その説明を省略する。
【００２６】
この第２の枠体１１には、複数の凹部１３が基板１０と略同じ高さの深さｄで形成されており、各凹部１３には個片化した基板１０が嵌合状態で収納可能になっている。また、この第２の枠体１１の外周部には、半導体素子３用の枠体１のピン孔６と対応する位置にピン孔１４が設けられ、これらのピン孔６，１４を合わせた状態で位置決め部材７を挿入可能になっている。
なお、基板１０を第２の枠体１１の凹部１３内に仮止めするために、基板１０と凹部１３の底面との間を接着剤によって接着してもよい。接着剤としては、はんだに用いられるフラックスが好適であり、例えばロジン系フラックスのＲＡタイプ又はＲＭＡタイプのいずれも使用可能である。
【００２７】
はんだシート１２は、前述したペースト状はんだ４と同様の材料により、各半導体素子３の接合表面３ａの面積と同じかやや小さい面積により個別に形成され、図４（ａ）に示すように、基板１０と半導体素子３との間に一枚ずつ挟み込まれるように装着される。
【００２８】
この製造方法においても、前記一実施形態の場合と同様に、図４（ａ）に示すように、各半導体素子３を枠体１の凹部５に１個ずつ嵌め込むように収納する。この枠体１の凹部５の深さＤは半導体素子３の高さＨよりも小さいので、枠体１の表面１ａから半導体素子３の接合表面３ａが長さＬだけ突出している。また、第２の枠体１１の凹部１３には基板１０を収納する。
【００２９】
そして、半導体素子３を収納した枠体１を下方に配置して、その上に基板１０を収納した第２の枠体１１を重ね合わせ、枠体１のピン孔６と第２の枠体１１のピン孔１４とを合わせ、これらのピン孔６，１４に位置決め部材７を挿入して両枠体１，１１を固定する。これにより、半導体素子３の接合表面３ａと基板１０との間にはんだシート１２が挟持される。次いで、このはんだシート１２を挟持したまま両枠体１，１１を図４（ｂ）に示すように裏返した状態とする。この状態では、枠体１と基板１０（第２の枠体１１）との周囲に間隙Ｇ１が形成された状態でこれらが位置決め保持される。
そして、これら両枠体１，１１を一体化した状態で加熱炉に入れてリフロー処理することによりはんだを溶融し、その後、冷却して固化する。
このように、この実施形態の製造方法では、第２の枠体１１に形成した複数の凹部１３に基板１０を収納しているので、一度のリフロー処理により複数枚の基板１０に半導体素子３を実装できる。
【００３０】
なお、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、枠体における凹部の周囲の表面は平面状に形成しているが、はんだペーストを用いて接合する場合のガス逃げ対策として、各凹部に連通するように溝を形成して、その溝を経由してガス逃げを促進させるようにしてもよい。また、はんだ材からなるリボンやペレットを用いる場合も、基板単体でのリフロー処理をしなくても、ガスの発生はないが、基板にはんだを供給した後、凹部から半導体素子の接合表面を突出させた状態とした枠体を基板に重ねることにより、枠体を重しとして作用させ、半導体素子からはんだ、基板までの密着性を高め、接合部へのボイドの発生を防止することができる。
【符号の説明】
【００３１】
１  枠体
１ａ  表面
２  基板
３  半導体素子
３ａ  接合表面
４  はんだ
５  凹部
６  ピン孔
７  ピン（位置決め部材）
８  ピン孔
１０  基板
１１  第２の枠体
１２  はんだシート
１３  凹部
１４  ピン孔
Ｇ１，Ｇ２  間隙
【図１】
2011108947.tif 000003
【図２】
2011108947.tif 000004
【図３】
2011108947.tif 000005
【図４】
2011108947.tif 000006