(57)【要約】【課題】静電容量の大きなキャパシタを備え、低コストで製造が可能な、高集積化された半導体記憶装置を提供する。【解決手段】半導体基板上にＹ方向に延在しＹ方向と垂直なＸ方向に互いに平行に配列されたワード線と、Ｙ方向に互いに平行に配列され二つのワード線と交差する帯状の活性領域と、各活性領域上のその長手方向の両端部にそれぞれ接続する容量コンタクトプラグと、容量コンタクトプラグ上の第１下部電極と第１下部電極上の第２下部電極を含むスタック下部電極と、容量絶縁膜と、上部電極とを有し、第２下部電極の中心位置が第１下部電極の中心位置から所定の方向へシフトしている、半導体記憶装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に、Ｙ方向に延在し、Ｙ方向と垂直なＸ方向に互いに平行に配列された複数のワード線と、
前記半導体基板上に、Ｙ方向に互いに平行に配列され、二つの前記ワード線と交差するように帯状に延在する複数の活性領域と、
前記の各活性領域上のその長手方向の両端部にそれぞれ接続する容量コンタクトプラグと、
前記容量コンタクトプラグ上に形成された第１下部電極と該第１下部電極上に形成された第２下部電極を含むスタック下部電極と、
前記スタック下部電極上に形成された容量絶縁膜と、
前記スタック下部電極上に前記容量絶縁膜を介して形成された上部電極とを有し、
前記第２下部電極の中心位置は、前記第１下部電極の中心位置から所定の方向へシフトしている、半導体記憶装置。
【請求項２】
前記の各活性領域に対する前記第１及び第２下部電極の配置は、該第２下部電極の中心位置が該第１下部電極の中心位置から当該活性領域の中央部へ近づく方向へシフトしている第１レイアウト、又は該第２下部電極の中心位置が該第１下部電極の中心位置から当該活性領域の中央部から離れる方向へシフトしている第２レイアウトを有し、
前記第１レイアウト及び前記第２レイアウトは、Ｙ方向に配列された前記複数の活性領域に対して交互に適用されている、請求項１に記載の半導体記憶装置。
【請求項３】
前記活性領域は、その長手方向が、Ｘ方向と所定の角度をなす直線に沿うように配置されている、請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記活性領域は、Ｘ方向と所定の角度をなす直線上に配列されている、請求項１から３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記第１レイアウト及び前記第２レイアウトは、前記直線上に配列された前記活性領域に対して交互に適用されている、請求項４に記載の半導体記憶装置。
【請求項６】
前記直線は、Ｘ方向と約１８度の角度をなしている、請求項３から５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記複数のワード線と交差するように配置された複数のビット線を備え、
前記ビット線は、前記活性領域上のその長手方向の中央部とビット線コンタクトプラグを介して接続している、請求項１から６のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記ビット線は、前記活性領域と交差する部分と、前記活性領域の長手方向と平行な部分を有するように、Ｘ方向に沿って蛇行している、請求項７に記載の半導体記憶装置。
【請求項９】
前記の各活性領域に対する前記容量コンタクトプラグ及び前記第１下部電極の配置は、該第１下部電極の中心位置が該容量コンタクトプラグの中心位置から当該活性領域の中央部へ近づく方向へシフトしている、請求項１から８のいずれか一項に記載の半導体記憶装置。
【請求項１０】
前記の各活性領域に対する前記容量コンタクトプラグ及び前記第１下部電極の配置は、該第１下部電極の中心位置が該容量コンタクトプラグの中心位置から当該活性領域の中央部へ近づく方向へＸ方向に沿ってシフトしている、請求項１から８のいずれか一項に記載の半導体記憶装置。
【請求項１１】
前記第２下部電極の中心位置のオフセット量は、Ｘ方向に沿った量が３／４Ｆ、Ｙ方向沿った量が１／３Ｆである、請求項１から１０のいずれか一項に記載の半導体記憶装置。
【請求項１２】
Ｘ方向に沿って隣り合う前記第２下部電極の中心間の距離が３Ｆであり、Ｘ方向にずれを有してＹ方向に隣り合う前記第２下部電極の中心間のＹ方向に沿った距離が２Ｆである、請求項１から１１のいずれか一項に記載の半導体記憶装置。
【請求項１３】
前記複数の活性領域は、Ｙ方向に沿ってこの順で連続に配列された第１、第２及び第３の活性領域と、Ｙ方向に沿ってこの順で連続に配列された第４、第５及び第６の活性領域とを含み、
前記第１の活性領域は、その長手方向に前記第４の活性領域と隣り合い、
前記第２の活性領域は、その長手方向に前記第５の活性領域と隣り合い、
前記第３の活性領域は、その長手方向に前記第６の活性領域と隣り合い、
前記第１の活性領域の長手方向の一方の端部に電気的に接続された第２下部電極の中心位置をＰ１、前記第２の活性領域の長手方向の一方の端部に電気的に接続された第２下部電極の中心位置をＰ２、前記第３の活性領域の長手方向の両端部にそれぞれ電気的に接続された第２下部電極の中心位置をＰ３ａ、Ｐ３ｂ、前記第４の活性領域の長手方向の一方の端部に電気的に接続された第２下部電極の中心位置をＰ４、前記第５の活性領域の長手方向の一方の端部に電気的に接続された第２下部電極の中心位置をＰ５、前記第６の活性領域の長手方向の一方の端部に電気的に接続された第２下部電極の中心位置をＰ６としたとき、
Ｐ１、Ｐ３ａ、Ｐ３ｂ、Ｐ４、Ｐ５、Ｐ６を頂点とし、Ｐ２を取り囲む六角形が形成される、請求項１から１２のいずれか一項に記載の半導体記憶装置。
【請求項１４】
Ｐ１、Ｐ２、Ｐ３ａ、Ｐ３ｂを頂点とする第１の菱形が形成され、
Ｐ２、Ｐ４、Ｐ５、Ｐ６を頂点とする、前記第１の菱形と合同の第２の菱形が形成され、
Ｐ２、Ｐ３ａ、Ｐ３ｂ、Ｐ６を頂点とする第１の平行四辺形が形成され、
Ｐ１、Ｐ２、Ｐ４、Ｐ５を頂点とする、前記第１の平行四辺形と合同の第２の平行四辺形が形成される、請求項１３に記載の半導体装置。
【請求項１５】
前記第１下部電極および前記第２下部電極はシリンダー型電極である、請求項１から１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記第１下部電極はピラー型電極であり、前記第２下部電極はシリンダー型電極である、請求項１から１４のいずれか一項に記載の半導体装置。
【請求項１７】
半導体基板上に設けたメモリセル領域を備え、
該メモリセル領域には、活性領域と、該活性領域と交差するように設けたワード線が６Ｆ2のセルレイアウトに従って配置され、
前記活性領域上の所定位置と容量コンタクトプラグを介して接続するキャパシタを備え、
前記キャパシタの下部電極は、前記容量コンタクトプラグと直接接続する第１下部電極と、該第１下部電極と直接接続する第２下部電極を含み、
前記第２下部電極の中心位置は、前記第１下部電極の中心位置から所定の方向へシフトしている、半導体記憶装置。
【請求項１８】
前記６Ｆ2のセルレイアウトは、前記ワード線がＹ方向に延在し、かつ、Ｙ方向と垂直なＸ方向に互いに平行に配列されており、
前記第２下部電極の中心位置は、前記第１下部電極の中心位置に対して、Ｘ方向に沿って３／４Ｆ、Ｙ方向沿って１／３Ｆのオフセット量でシフトしている、請求項１７に記載の半導体記憶装置。
【請求項１９】
Ｘ方向に沿って隣り合う前記第２下部電極の中心間の距離が３Ｆであり、Ｘ方向にずれを有してＹ方向に隣り合う前記第２下部電極の中心間のＹ方向に沿った距離が２Ｆである、請求項１８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体装置の微細化の進展に伴い、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を構成するメモリセルの面積も縮小している。そのため、メモリセルを構成するキャパシタにおいて十分な静電容量を確保するために、キャパシタを立体形状に形成することが行われている。具体的にはキャパシタの下部電極をシリンダー型（円筒型）あるいはピラー型（円柱型）とし、その側壁を利用してキャパシタを形成することで電極表面積を拡大させている。
【０００３】
しかし、メモリセルの面積縮小に伴い、キャパシタの下部電極の底部の面積も縮小しているため、このようなシリンダー型又はピラー型のキャパシタを形成するには、アスペクト比の大きいホールを層間絶縁膜に形成する必要がある。アスペクト比が大きくなるに従い、所望の形状のホールをドライエッチングで形成することが困難となる。
【０００４】
特許文献１（特開２００４−３１１９１８号公報）には、ストレージノード（キャパシタ下部電極）の高さが増大した際の問題を解決するため、パッド形状（ボックス形状や非中空のシリンダー形状）のストレージノードと、この上に配置されたカップ形状のストレージノードからなるキャパシタ下部電極を用いる技術が記載されている。
【０００５】
一方で、特許文献２（特開２００７−２８７７９４号公報）には、ＤＲＡＭにおいて、メモリセルを６Ｆ2型レイアウトに配置する技術が記載されている。この技術では、セルコンタクト（コンタクトプラグ）上に接続されるストレージノードコンタクト（容量コンタクトプラグ）の中心位置を当該セルコンタクトの中心位置からずらし、さらに、このストレージノードコンタクトとキャパシタの間に設けられるストレージノードコンタクトパッドの中心位置を当該ストレージノードコンタクトの中心位置からずらしている。これにより、キャパシタの最密状態での配置が可能になり、また静電容量の増大が可能となることが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−３１１９１８号公報
【特許文献２】特開２００７−２８７７９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載の技術は、個々のメモリセル内のキャパシタ下部電極構造に係るものであり、複数のメモリセルのレイアウトの観点から高集積化を図るものではない。
【０００８】
特許文献２に記載の技術は、複数のメモリセルのレイアウトの観点から高集積化を行っているが、キャパシタ下部電極とストレージノードコンタクト（容量コンタクトプラグ）との間にストレージノードコンタクトパッドを設けているため、このパッド形成用の導電膜の形成工程およびパターニング工程が必要であり、製造コストが増大する問題があった。
【課題を解決するための手段】
【０００９】
本発明の一実施形態によれば、半導体基板と、
前記半導体基板上に、Ｙ方向に延在し、Ｙ方向と垂直なＸ方向に互いに平行に配列された複数のワード線と、
前記半導体基板上に、Ｙ方向に互いに平行に配列され、二つの前記ワード線と交差するように帯状に延在する複数の活性領域と、
前記の各活性領域上のその長手方向の両端部にそれぞれ接続する容量コンタクトプラグと、
前記容量コンタクトプラグ上に形成された第１下部電極と該第１下部電極上に形成された第２下部電極を含むスタック下部電極と、
前記スタック下部電極上に形成された容量絶縁膜と、
前記スタック下部電極上に前記容量絶縁膜を介して形成された上部電極とを有し、
前記第２下部電極の中心位置は、前記第１下部電極の中心位置から所定の方向へシフトしている、半導体記憶装置が提供される。
【００１０】
本発明の他の実施形態によれば、半導体基板上に設けたメモリセル領域を備え、
該メモリセル領域には、活性領域と、該活性領域と交差するように設けたワード線が６Ｆ2のセルレイアウトに従って配置され、
前記活性領域上の所定位置と容量コンタクトプラグを介して接続するキャパシタを備え、
前記キャパシタの下部電極は、前記容量コンタクトプラグと直接接続する第１下部電極と、該第１下部電極と直接接続する第２下部電極を含み、
前記第２下部電極の中心位置は、前記第１下部電極の中心位置から所定の方向へシフトしている、半導体記憶装置が提供される。
【発明の効果】
【００１１】
本発明によれば、静電容量の大きなキャパシタを備え、低コストで製造が可能な、高集積化された半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の半導体記憶装置の第１の実施形態におけるＤＲＡＭメモリセル部の構造を示す平面図。
【図２】図１のＡ−Ａ’線に沿った断面図。
【図３】図１及び図２に示された構造の製造方法を説明するための断面図。
【図４】図３に示す構造の形成工程に続く工程後の構造を示す断面図。
【図５】図４に示す構造の形成工程に続く工程後の構造を示す断面図。
【図６】図５に示す構造の形成工程に続く工程後の構造を示す断面図。
【図７】図６に示す構造の形成工程に続く工程後の構造を示す断面図。
【図８】図７に示す構造の形成工程に続く工程後の構造を示す断面図。
【図９】図８に示す構造の形成工程に続く工程後の構造を示す断面図。
【図１０】図９に示す構造の形成工程に続く工程後の構造を示す断面図。
【図１１】図１０に示す構造の形成工程に続く工程後の構造を示す断面図。
【図１２】本発明の半導体記憶装置の第１実施形態におけるＤＲＡＭメモリセル部のレイアウトを示す平面図。
【図１３】図１２に示すレイアウトをさらに説明するための平面図。
【図１４】図１２に示すレイアウトの変形例を示す平面図。
【図１５】図１２に示すレイアウトにおいて、容量コンタクトプラグに対するキャパシタ下部電極下層部の配置を説明するための図。
【図１６】図１２に示すレイアウトにおいて、キャパシタ下部電極の下層部に対する上層部の配置を説明するための図。
【図１７】第２実施形態におけるＤＲＡＭメモリセル部の製造途中の構造を示す断面図。
【図１８】第２実施形態におけるＤＲＡＭメモリセル部のレイアウトを示す平面図。
【図１９】図１７に示す構造の形成工程に続く工程後の構造を示す断面図。
【図２０】第３実施形態におけるＤＲＡＭメモリセル部の製造途中の構造を示す断面図。
【発明を実施するための形態】
【００１３】
本発明による一実施形態の半導体記憶装置は、
半導体基板と、
前記半導体基板上に、Ｙ方向に延在し、Ｙ方向と垂直なＸ方向に互いに平行に配列された複数のワード線と、
前記半導体基板上に、Ｙ方向に互いに平行に配列され、二つの前記ワード線と交差するように帯状に延在する複数の活性領域と、
前記の各活性領域上のその長手方向の両端部にそれぞれ接続する容量コンタクトプラグと、
前記容量コンタクトプラグ上に形成された第１下部電極と該第１下部電極上に形成された第２下部電極を含むスタック下部電極と、
前記スタック下部電極上に形成された容量絶縁膜と、
前記スタック下部電極上に前記容量絶縁膜を介して形成された上部電極とを有し、
前記第２下部電極の中心位置は、前記第１下部電極の中心位置から所定の方向へシフトしている。
【００１４】
上記の半導体記憶装置において、前記の各活性領域に対する前記第１及び第２下部電極の配置は、該第２下部電極の中心位置が該第１下部電極の中心位置から当該活性領域の中央部へ近づく方向へシフトしている第１レイアウト、又は該第２下部電極の中心位置が該第１下部電極の中心位置から当該活性領域の中央部から離れる方向へシフトしている第２レイアウトを有し、前記第１レイアウト及び前記第２レイアウトは、Ｙ方向に配列された前記複数の活性領域に対して交互に適用された配置にすることができる。
【００１５】
上記の半導体記憶装置において、前記活性領域は、その長手方向が、Ｘ方向と所定の角度をなす直線に沿うように配置することができる。また、前記活性領域は、Ｘ方向と所定の角度をなす直線上に配列することができる。さらに、前記第１レイアウト及び前記第２レイアウトが、前記直線上に配列された前記活性領域に対して交互に適用された配置にすることができる。前記直線は、Ｘ方向と約１８度の角度をなしていることが好ましい。
【００１６】
上記の半導体記憶装置において、前記複数のワード線と交差するように配置された複数のビット線を備え、前記ビット線は、前記活性領域上のその長手方向の中央部とビット線コンタクトプラグを介して接続することができる。前記ビット線は、前記活性領域と交差する部分と、前記活性領域の長手方向と平行な部分を有するように、Ｘ方向に沿って蛇行して設けることができる。
【００１７】
上記の半導体記憶装置において、前記の各活性領域に対する前記容量コンタクトプラグ及び前記第１下部電極の配置は、該第１下部電極の中心位置が該容量コンタクトプラグの中心位置から当該活性領域の中央部へ近づく方向へシフトさせることができる。その際、Ｘ方向に沿ってシフトさせることが好ましい。
【００１８】
上記の半導体記憶装置において、前記第２下部電極の中心位置のオフセット量は、Ｘ方向に沿った量が３／４Ｆ、Ｙ方向沿った量が１／３Ｆであることが好ましい。また、Ｘ方向に沿って隣り合う前記第２下部電極の中心間の距離が３Ｆであり、Ｘ方向にずれを有してＹ方向に隣り合う前記第２下部電極の中心間のＹ方向に沿った距離が２Ｆであることが好ましい。
【００１９】
上記の半導体記憶装置において、前記複数の活性領域は、Ｙ方向に沿ってこの順で連続に配列された第１、第２及び第３の活性領域と、Ｙ方向に沿ってこの順で連続に配列された第４、第５及び第６の活性領域とを含み、
前記第１の活性領域は、その長手方向に前記第４の活性領域と隣り合い、
前記第２の活性領域は、その長手方向に前記第５の活性領域と隣り合い、
前記第３の活性領域は、その長手方向に前記第６の活性領域と隣り合い、
前記第１の活性領域の長手方向の一方の端部に電気的に接続された第２下部電極の中心位置をＰ１、前記第２の活性領域の長手方向の一方の端部に電気的に接続された第２下部電極の中心位置をＰ２、前記第３の活性領域の長手方向の両端部にそれぞれ電気的に接続された第２下部電極の中心位置をＰ３ａ、Ｐ３ｂ、前記第４の活性領域の長手方向の一方の端部に電気的に接続された第２下部電極の中心位置をＰ４、前記第５の活性領域の長手方向の一方の端部に電気的に接続された第２下部電極の中心位置をＰ５、前記第６の活性領域の長手方向の一方の端部に電気的に接続された第２下部電極の中心位置をＰ６としたとき、
Ｐ１、Ｐ３ａ、Ｐ３ｂ、Ｐ４、Ｐ５、Ｐ６を頂点とし、Ｐ２を取り囲む六角形が形成されることが好ましい。
【００２０】
その際、Ｐ１、Ｐ２、Ｐ３ａ、Ｐ３ｂを頂点とする第１の菱形が形成され、
Ｐ２、Ｐ４、Ｐ５、Ｐ６を頂点とする、前記第１の菱形と合同の第２の菱形が形成され、
Ｐ２、Ｐ３ａ、Ｐ３ｂ、Ｐ６を頂点とする第１の平行四辺形が形成され、
Ｐ１、Ｐ２、Ｐ４、Ｐ５を頂点とする、前記第１の平行四辺形と合同の第２の平行四辺形が形成されることが好ましい。
【００２１】
本発明による一実施形態では、キャパシタの下部電極が複数の電極が積み上げられた積層構造（スタック構造）を有し、最下層の電極に対して上層側の電極が所定の方向へ所定のオフセット量でずらして（シフトして）配置されている。キャパシタ下部電極の最下層の電極と、その直下の容量コンタクトプラグ（ストレージコンタクトプラグ）とは直接に接続されている。
【００２２】
このような積層型の下部電極を用いたキャパシタを含む６Ｆ2型のメモリセルを備えたＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、キャパシタ下部電極とその直下の容量コンタクトプラグとの接続にパッド構造を設けることなく、キャパシタ下部電極を最密状態に配置することが可能となる。このため、静電容量の大きなキャパシタを備え、高集積化されたＤＲＡＭを、低コストで製造できる。
【００２３】
以下に、本発明の好適な実施形態を、図面を参照して説明する。
【００２４】
第１の実施形態として、キャパシタの下部電極が、二つのシリンダー型電極が積み上げられた積層構造を有している例を説明する。
【００２５】
図１は、本実施形態におけるＤＲＡＭメモリセル部の構造を示す略平面図であり、図２は、図１のＡ−Ａ’線に沿った略断面図である。これらの図においては、説明を容易にするためにメモリセルの構成要素の一部を省略している。図１は、ワード線Ｗとして機能するゲート電極５とサイドウォール５ｂとを平面方向に切断する面に沿った平面図であり、活性領域Ｋとビット線６とを透視的に示している。符号９ａ、９ｂ、９ｃは、半導体基板１の活性領域Ｋに接続する基板コンタクトプラグの配置を示し、符号６は、これら基板コンタクトプラグに対して上層側に設けられたビット線を示す。なお、基板コンタクトプラグ及びビット線は一部の活性領域に対してのみ示し、他の活性領域に対しては省略している。また、図１の中央部から左手側ではゲート電極のハッチングを省略している。なお、これらの図においては、説明を容易にするため、図示される各部の大きさや配置寸法の要素間での関係は、実際の半導体装置における関係とは異なっている。
【００２６】
本例において各メモリセルは、図２に示すように、メモリセル用のＭＯＳトランジスタＴｒと、このＭＯＳトランジスタＴｒに複数のプラグ９、７Ａを介して接続されたキャパシタ（容量部）Ｃａを含む。
【００２７】
半導体基板１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、通常のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、半導体基板に形成された溝内にシリコン酸化膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の領域に形成される。結果、素子分離領域３は、各活性領域Ｋを取り囲み、隣り合う活性領域間を絶縁分離している。
【００２８】
本例では、１つの活性領域Ｋに２ビットのメモリセルが配置されている。
【００２９】
各活性領域Ｋは、図１に示すように、細長い短冊状であり、直線に沿って帯状に延在している。活性領域Ｋは、その長手方向の一方が右斜め下向きになるように配置され、すなわち、その長手方向がＸ方向に対して所定の角度なすように配置されている。このように配置された活性領域Ｋは、Ｙ方向に沿ってその複数が配列されるとともに、活性領域Ｋの長手方向に沿ってもその複数が配列されている。このような活性領域のレイアウトに基づいて６Ｆ2型メモリセルのレイアウトが形成されている。
【００３０】
各活性領域Ｋは、二つのワード線と交差するように配置され、各活性領域Ｋの両端部と中央部にはそれぞれ不純物拡散層８が形成されている。不純物拡散層８は、ワード線の活性領域上の部分をゲート電極とするＭＯＳトランジスタＴｒのソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の直上には基板コンタクトプラグ９（９ａ、９ｂ、９ｃ）が配置されている。
【００３１】
なお、活性領域Ｋの形状や整列方向は、図１の配置に限定されるべきものではなく、６Ｆ2型メモリセルのレイアウトが可能な範囲で変形してもよい。
【００３２】
図１に示すように、ビット線６は、図中の横（Ｘ）方向に沿って折れ線形状（湾曲形状）に延在し、図中の縦（Ｙ）方向に所定の間隔で複数配列されている。ビット線６は、活性領域Ｋと交差する部分と、活性領域Ｋの長手方向に沿って延在する部分（長手方向と平行な部分）を有し、Ｘ方向に沿って蛇行している。
【００３３】
図１に示すように、ワード線Ｗは、図中の縦（Ｙ）方向に沿って直線形状に延在し、図中の横（Ｘ）方向に所定の間隔で複数配列されている。各ワード線Ｗは、各活性領域Ｋと交差する部分においてゲート電極５として機能する。本例では、ＭＯＳトランジスタＴｒが、溝型のゲート電極を備えている。このＭＯＳトランジスタでは、図２に示すように、半導体基板に形成された溝内のゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが設けられ、溝内の側面部分にチャネルが形成される。このような溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタを使用することも可能である。
【００３４】
図２に示すように、半導体基板１において、素子分離領域３により区画された各活性領域Ｋ内に、ソース・ドレイン領域として機能する不純物拡散層８が形成されている。活性領域Ｋ内の隣り合う不純物拡散層８は、溝型のゲート電極５により離間されている。
【００３５】
ゲート電極５は、多結晶シリコン膜と金属系導電膜との多層膜により半導体基板１から上方へ突出するように形成されている。ゲート電極用の多結晶シリコン膜は、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）による成膜時にリン等の不純物を含有させて形成することができる。また、不純物を含有しないように形成した多結晶シリコン膜に、Ｎ型またはＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属系導電膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属あるいはその化合物を用いることができる。
【００３６】
ゲート電極５の側壁には窒化シリコン（Ｓｉ3Ｎ4）などからなるサイドウォール５ｂが形成され、ゲート電極５の上面には窒化シリコンなどからなるゲート上絶縁膜５ｃが形成され、ゲート電極５の突出部が保護されている。
【００３７】
不純物拡散層８は、Ｐ型不純物を含有する半導体基板１に、Ｎ型不純物として例えばリンを導入することで形成されている。
【００３８】
図２に示すように、不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。基板コンタクトプラグ９は、図１に示すように、符号９a、９ｂ、９ｃの位置に配置されている。基板コンタクトプラグ９は、半導体基板上に形成された酸化シリコン等からなる第１層間絶縁膜（不図示）にホールを形成し、このホール内に、例えば、リンを含有した多結晶シリコンを充填して形成することができる。基板コンタクトプラグ９の図中の横（Ｘ）方向の幅は、隣り合うワード線Ｗ（ゲート電極５）のサイドウォール５ｂによって規定され、セルフアライン構造となっている。
【００３９】
図２に示すように、第２層間絶縁膜４が、ゲート上絶縁膜５ｃ、サイドウォール５ｂ、基板コンタクトプラグ９及び第１層間絶縁膜（不図示）を覆うように形成されている。
【００４０】
第２層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、図１に示される符号９ａの位置に配置され、直下の基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ４Ａに接続するようにビット線６が形成されている。ビット線６は、窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で形成されている。ビット線６を覆うように、第３層間絶縁膜７が形成されている。
【００４１】
第３層間絶縁膜７及び第２層間絶縁膜４を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトプラグ７Ａが形成されている。容量コンタクトプラグ７Ａは、図１に示される符号９ｂ、９ｃの位置の基板コンタクトプラグ９の直上に配置されている。容量コンタクトプラグ７Ａの上面を覆うように、窒化シリコンからなる第４層間絶縁膜１０が形成されている。
【００４２】
第４層間絶縁膜１０を貫通して、容量コンタクトプラグ７Ａと接続するようにキャパシタＣａの下部電極（１２、１４）が形成されている。キャパシタＣａは、下部電極（１２、１４）と上部電極１５の間に容量絶縁膜（図示せず）を挟んだ構造を有する。キャパシタＣａの下部電極は、下層部１２と上層部１４が積み上げられた積層構造を有し、下層部１２および上層部１４は共にシリンダー形状（中空形状）である。キャパシタ下部電極の下層部１２が容量コンタクトプラグ７Ａと直接に接続している。
【００４３】
キャパシタＣａ上には第５層間絶縁膜２０が形成され、第５層間絶縁膜２０上にはアルミニウム（Ａｌ）や銅（Ｃｕ）等からなる上層配線層２１が形成され、さらに上層配線層２１を覆う表面保護膜２２が形成されている。
【００４４】
なお、図示されていない、ＤＲＡＭのメモリセル部以外の領域（周辺回路領域等）においては、記憶動作用のキャパシタは配置されず、第４層間絶縁膜１０上には、酸化シリコン等からなる層間絶縁膜（図示せず）が形成されている。
【００４５】
次に、図１及び図２を参照して説明した半導体記憶装置の製造方法について、図３〜図１１を参照してその一例を説明する。図３〜図１１は、メモリセル部を示す図１のＡ−Ａ’線に対応する略断面図である。
【００４６】
まず、図３に示すように、Ｐ型のシリコンからなる半導体基板１の主面に素子分離領域３を形成し、素子分離領域３で区画された活性領域Ｋを形成する。素子分離領域３は、通常のＳＴＩ法に従って、半導体基板に溝を形成し、この溝に酸化シリコン（ＳｉＯ2）等の絶縁膜を充填することにより形成する。活性領域Ｋは、図１に示すように配置される。
【００４７】
次に、図３に示すように、ＭＯＳトランジスタＴｒのゲート電極用の溝２を２００ｎｍ程度の深さに形成する。溝２は、フォトリソグラフィ技術により半導体基板１上にレジストパターンを形成し、このレジストパターンをマスクに用いて半導体基板を異方性エッチングすることによって形成する。
【００４８】
次に、熱酸化法により半導体基板１の表面を酸化して、溝２内を含む半導体基板上に厚さ４ｎｍ程度の酸化シリコン膜を形成する。後述のゲート電極形成後に溝２内に残った酸化シリコン膜がゲート絶縁膜５ａとなる（図４）。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。
【００４９】
この後に、ゲート絶縁膜５ａ上に、モノシラン（ＳｉＨ4）およびホスフィン（ＰＨ3）を原料ガスとしたＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を１００ｎｍ程度の膜厚で堆積する。この際に、ゲート電極用の溝２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。
【００５０】
次に、上記多結晶シリコン膜上に、スパッタリング法により、タングステン、窒化タングステン、タングステンシリサイド等の高融点金属又はその化合物からなる金属系導電膜を５０ｎｍ程度の厚さに堆積させる。この多結晶シリコン膜及び金属系導電膜は、後述する工程を経て所定のパターンを持つゲート電極５に加工される。
【００５１】
次に、上記金属系導電膜上に、モノシランとアンモニア（ＮＨ3）を原料ガスとして、プラズマＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。
【００５２】
次に、絶縁膜５ｃ上に、フォトリソグラフィ技術により、ゲート電極形成用のレジストパターンを形成する。このレジストパターンをマスクとして異方性エッチングを行って、絶縁膜５ｃをパターンニングする。レジストパターンを除去した後、絶縁膜５ｃからなるパターンをハードマスクとして異方性エッチングを行って、図４に示すように、金属系導電膜及び多結晶シリコン膜をパターニングしてゲート電極５を形成する。ゲート電極形成のためのエッチングに際して、溝２内に酸化シリコン膜を残すととともに溝２の外の半導体基板１上に酸化シリコン膜を残存させてもよい。形成されたゲート電極５は、図１に示すようにワード線Ｗとして機能する。なお、図中において、ゲート電極５を構成する金属系導電膜と多結晶シリコン膜は同じハッチングで示し、区別しないで描いている。
【００５３】
次に、図５に示すように、半導体基板１の表面にＮ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８を形成する。
【００５４】
この後に、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、図５に示すようにゲート電極５の側壁にサイドウォール５ｂを形成する。
【００５５】
次に、ゲート上絶縁膜５ｃ及びサイドウォール５ｂを覆うように、ＣＶＤ法により酸化シリコン等からなる第１層間絶縁膜（図示せず）を形成する。その後、ゲート電極５の突出部に由来する第１層間絶縁膜の凹凸を平坦化するため、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、表面の研磨を行う。この研磨はゲート上絶縁膜５ｃの上面が露出した時点で停止する。
【００５６】
この後に、図６に示すように、不純物拡散層８に接続する基板コンタクトプラグ９を形成する。具体的には、まず、リソグラフィ技術により、図１に示す符号９ａ、９ｂ、９ｃの位置に開口を有するレジストパターンを形成し、このレジストパターンをマスクに用いて異方性エッチングを行い、第１層間絶縁膜を貫通するコンタクトホールを形成する。このコンタクトホールは、窒化シリコンで形成されている絶縁膜５ｃ、５ｂと酸化シリコンで形成されている層間絶縁膜のエッチングレートの違いを利用したセルフアラインにより、隣り合うゲート電極５の間に形成される。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積し、次いでこの多結晶シリコン膜をＣＭＰ法にて研磨を行ってコンタクトホール外の余剰の多結晶シリコン膜を除去し、結果、コンタクトホール内に充填された多結晶シリコン膜からなる基板コンタクトプラグ９が形成される。
【００５７】
この後に、ＣＶＤ法により、基板コンタクトプラグ９、ゲート上絶縁膜５ｃ及びサイドウォール５ｂを覆うように、酸化シリコンからなる第２層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、第２層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。第１層間絶縁膜と、第２層間絶縁膜４とは一体化する。
【００５８】
次に、第２層間絶縁膜４を貫通するように、図１に示す符号９ａの位置にホールを形成し、基板コンタクトプラグ９の表面を露出させる。このホール内を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した導電膜を堆積し、次いで表面をＣＭＰ法にて研磨してホール外の余剰の導電膜を除去し、図７に示すビット線コンタクトプラグ４Ａを形成する。
【００５９】
次に、図７に示すように、ビット線コンタクトプラグ４Ａと接続するようにビット線６を形成し、次いで、ビット線６を覆うように、酸化シリコン等からなる第３層間絶縁膜７を形成する。
【００６０】
次に、第２層間絶縁膜４及び第３層間絶縁膜７を貫通するように、図１に示す符号９ｂ、９ｃの位置にコンタクトホールを形成し、基板コンタクトプラグ９の表面を露出させる。このコンタクトホール内を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した導電膜を堆積し、次いで表面をＣＭＰ法にて研磨してコンタクトホール外の余剰の導電膜を除去し、図８に示す容量コンタクトプラグ７Ａを形成する。
【００６１】
この後に、図８に示すように、容量コンタクトプラグ７Ａを覆うように第３層間絶縁膜７上に、窒化シリコンからなる第４層間絶縁膜１０を、例えば６０ｎｍの厚さで形成する。
【００６２】
次に、図９に示すように、酸化シリコン等からなる第１犠牲層間絶縁膜１１を、例えば１μｍの厚さに形成する。この後に、フォトリソグラフィ技術と異方性ドライエッチング技術を用いて、第１犠牲層間絶縁膜１１に、キャパシタ下部電極の下層部１２を形成するためのホール１１ａを形成し、容量コンタクトプラグ７Ａの上面を露出させる。次いで、ホール１１ａ内に、キャパシタ下部電極の下層部１２を形成する。
【００６３】
キャパシタ下部電極の下層部１２は、次のようにして形成できる。まず、ホール１１ａ内を充填しない膜厚で窒化チタン膜を形成する。次に、ドライエッチング法またはＣＭＰ法を用いてホール１１ａ外の窒化チタン膜を除去し、ホール１１ａの内壁上にのみ窒化チタン膜を残すことにより、キャパシタ下部電極の下層部１２を形成する。キャパシタ下部電極の材料としては、窒化チタン以外の金属膜も使用可能である。ドライエッチング法による窒化チタン除去の前に、ホール１１ａの底面部を保護するために、フォトレジスト膜等の保護材をホール１１ａ内に充填しておいてもよい。この保護材はドライエッチング後に除去する。
【００６４】
平面レイアウトにおいて、キャパシタ下部電極の下層部１２の中心位置は、容量コンタクトプラグ７Ａの中心位置と一致していなくてもよい。キャパシタ下部電極の下層部１２の底面の範囲が、容量コンタクトプラグ７Ａの上面の範囲内に収まらずに外れて配置される場合には、ホール１１ａを形成する際のドライエッチングのオーバーエッチング量（エッチング時間）を調節し、下層側のビット線へ達しないようにする。これにより、キャパシタ下部電極の下層部１２とビット線とが短絡することを防ぐことができる。
【００６５】
次に、図１０に示すように、酸化シリコン等からなる第２犠牲層間絶縁膜１３を、例えば１μｍの厚さで堆積する。この後に、フォトリソグラフィ技術とドライエッチング技術を用いて、第２犠牲層間絶縁膜１３に、キャパシタ下部電極の上層部１４を形成するためのホール１３ａを形成し、キャパシタ下部電極の下層部１２の一部を露出させる。
【００６６】
次に、ホール１３ａ内に、キャパシタ下部電極の下層部１２の形成方法と同様にして、キャパシタ下部電極の上層部１４を形成する。
【００６７】
次に、図１１に示すように、フッ酸（ＨＦ）を用いた湿式エッチングを行うことにより、メモリセル部の第１犠牲層間絶縁膜１１および第２犠牲層間絶縁膜１３を除去して、キャパシタ下部電極の上層部１４および下層部１２を露出させる。窒化シリコンからなる第４層間絶縁膜１０は、この湿式エッチングの際にストッパー膜として機能し、下層側に位置するトランジスタや他の構成要素を保護する。なお、メモリセル部以外の領域においても、この湿式エッチングに際して保護することが必要な領域は、あらかじめ窒化シリコン膜を用いて覆っておく。
【００６８】
次に、キャパシタ下部電極（１２、１４）の露出表面を覆うように、容量絶縁膜（図示せず）を形成する。容量絶縁膜としては、例えば、酸化ハフニウム（ＨｆＯ2）や、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）等の高誘電体膜、又はこのような高誘電体膜を含む積層膜を使用できる。
【００６９】
次に、図２に示すように、キャパシタ上部電極１５を窒化チタン等の導電材で形成する。窒化チタン層と多結晶シリコン層を含む積層構造体で上部電極１５を形成してもよい。キャパシタ下部電極（１２、１４）とキャパシタ上部電極１５によって容量絶縁膜を挟む構造により、キャパシタＣａが形成される。
【００７０】
次に、酸化シリコン等からなる第５層間絶縁膜２０を形成する。メモリセル部では、第５層間絶縁膜２０に、キャパシタ上部電極１５に電位を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。
【００７１】
この後に、上層配線２１をアルミニウム（Ａｌ）や銅（Ｃｕ）等の配線材料で形成する。次いで、表面保護膜２２を酸窒化シリコン（ＳｉＯＮ）等の保護材料で形成し、ＤＲＡＭのメモリセル部が完成する。
【００７２】
以上に説明した本実施形態では、図２に示すように、キャパシタ下部電極の上層部１４を、下層部１２に対してずらして配置している。これにより、下層部１２と上層部１４の間にパッド構造を設けることなく、静電容量の大きなキャパシタを簡便に形成できるとともに、高集積化されたＤＲＡＭを形成できる。
【００７３】
図１２に、キャパシタ下部電極の上層部１４に対応するホール１３ａの配置を示す。図１２は、ワード線Ｗ、サイドウォール、活性領域Ｋ、及びキャパシタ下部電極下層部１２（ホール１１ａに対応）に対する、ホール１３ａの位置関係を示し、ビット線コンタクトプラグ、ビット線、容量コンタクトプラグ、及び基板コンタクトプラグを省略している。
【００７４】
ホール１３ａ内に形成されるキャパシタ下部電極の上層部１４は、キャパシタ下部電極の下層部１２の外周全体と重なる必要は無く、部分的に重なっていればよく、例えば図１１に示すように下層部１２の外周上の一部に接続していればよい。
【００７５】
このような構造が適用された６Ｆ2型メモリセルは、キャパシタ下部電極の上層部１４（ホール１３ａに対応）を適切に配置することにより、キャパシタの配置を最密状態にすることができる。すなわち、隣り合う六つのホール１３ａを、それらの中心位置が図１２に示す六角形Ｈを形成するように配置する。さらに、この六角形Ｈの内側に、他の六角形Ｈを構成するホール１３ａが配置される。６Ｆ2型メモリセルのサイズを規定する設計ルールのサイズＦ（Ｆｅａｔｕｒｅ  Ｓｉｚｅ）を用いると、図１２に示すように、隣り合う下部電極上層部１４のＸ方向に沿った中心間距離は３Ｆで表され、Ｘ方向に沿った配列のＹ方向に沿った間隔が２Ｆで表される。なお、サイズＦは、製造工程における最小加工寸法に対応する値である。
【００７６】
ここで、最密状態の配置について以下に詳細に説明する。最密状態の配置とは、隣り合うキャパシタ下部電極間の短絡を防止できるスペース（分離幅）を確保した上で、キャパシタ下部電極の外周長（表面積）をできるだけ大きくすることが可能な配置を意味する。
【００７７】
理想的な最密充填配置は、図１２に示す六角形Ｈが正六角形となる配置であるが、６Ｆ2型レイアウトにおいては困難である。そこで図１３に示すように配置することにより、各キャパシタ下部電極の外周長を、できるだけ大きくすることが可能となる。図１３におけるＣ０及びＣ１〜Ｃ６は、キャパシタ下部電極の上層部の平面形状が円形の場合の中心を示す。Ｃ３−Ｃ４間の距離は３Ｆとなるのに対して、Ｃ０−Ｃ３間の距離およびＣ０−Ｃ４間の距離は２．５Ｆとなる。Ｘ方向に沿った下部電極上層部の配列のＹ方向に沿った間隔は２Ｆである。このように電極を配置することを、本実施形態においては最密状態の配置と呼ぶ。
【００７８】
容量コンタクトプラグの位置（図１に示す符号９ｂ、９ｃの位置に対応）に、キャパシタ下部電極をずらすことなく配置した場合（オフセット量＝０）、隣り合うキャパシタ下部電極間の距離が不均一になる。そのため、電極間が最も狭い部分に合せて電極サイズを設定すると、電極間が広い部分においても外周長の小さな電極を形成することになり、十分な静電容量を得ることができない。
【００７９】
本実施形態では、キャパシタ下部電極の上層部１４を下層部１２に対してずらして配置することにより、隣り合う下部電極上層部１４の間隔の不均一性を小さくすることができる。このため、隣り合う下部電極間の短絡を防止しながら、下部電極上層部１４の外周長を大きくすることが可能となる。加えて、下部電極下層部１２の側壁もキャパシタ下部電極として機能させることができる。結果、静電容量が大きなキャパシタを備え、且つ高集積化されたＤＲＡＭを形成できる。
【００８０】
図１４に、図１２に示す例の変形例を示す。本実施形態の６Ｆ2型レイアウトにおいては、図１３に示すように、Ｘ方向に隣り合う電極間（例えばＣ３−Ｃ４間）の距離（３Ｆ）は、Ｙ方向に沿った間隔（２Ｆ）より長い。従って、図１４に示すようにキャパシタ下部電極の上層部１４の形状を楕円形とすることによって、より効果的に電極配置を行うことができる。図１４において、符号１３ｂが、下部電極上層部１４に対応するホールを形成する位置を示す。このホール１３ｂ内に下部電極上層部１４が形成される。各ホール１３ｂに対応する楕円の中心点の位置は、先に説明した図１３で示したように配置されている。Ｘ方向に沿って楕円の長軸を配置することで、隣り合う下部電極間の短絡を防止しながら、円形の電極の場合よりも外周長を増加させた電極を形成できる。楕円の長軸方向をＸ軸方向に対して角度をもたせるように配置してもよい。また、下部電極上層部用のホール（１３ａ、１３ｂ）の形成に際してダブルパターニング技術を使用することで、矩形の下部電極上層部を形成してもよい。本発明では、下部電極上層部１４の平面形状は特に限定されることはなく、下部電極上層部１４の中心位置を下層部１２の中心位置からずらして配置することにより、キャパシタの静電容量増大の効果を得ることができる。
【００８１】
下部電極下層部１２は、容量コンタクトプラグ７Ａと下部電極上層部１４との位置関係を考慮し、双方に対して良好な接続状態となるように配置すればよい。
【００８２】
次に、キャパシタ下部電極の下層部１２に対する上層部１４の配置について、シフト方向やオフセット量について具体的に説明する。
【００８３】
サイズＦは、前述の通り、メモリセルのサイズを規定する設計ルールの数値であり、例えば５０ｎｍに設定できる。６Ｆ2型レイアウトに従うと、ワード線を構成するゲート電極配線は、側壁部分に形成したサイドウォールの幅を含まない状態で、幅１Ｆ、間隔１Ｆで、互いに平行となるように配置できる。
【００８４】
キャパシタ下部電極の下層部１２は、図１５に示すように、容量コンタクトプラグ７Ａに対してずらして配置する。図中の直線Ｋ１は、区画された１つの活性領域Ｋに対応している。１つの活性領域の両端（図１に示す９ｂ、９ｃの位置に対応）にそれぞれ容量コンタクトプラグ７Ａが配置されている。二つの容量コンタクトプラグ７Ａの中心間の距離は、Ｘ方向に沿った距離（Ｘ成分）として４Ｆに設定されている。活性領域の延在方向に隣り合う活性領域間において隣り合う容量コンタクトプラグ７Ａの中心間の距離は、Ｘ方向に沿った距離（Ｘ成分）として２Ｆに設定されている。また、Ｙ方向において隣り合う容量コンタクトプラグ７Ａの中心間の距離（Ｙ成分）は２Ｆに設定されている。このような配置とするために、活性領域を、その延在方向（直線Ｋ１の長手方向）がＸ方向に対して約１８°の角度をなすように配置する。
【００８５】
キャパシタ下部電極の下層部１２は、図１５に示すように、容量コンタクトプラグ７Ａの中心位置に対して、Ｘ方向に０．５Ｆずらして配置する。Ｙ方向に対してはずらさない。下部電極下層部１２のシフト方向は、矢印で示すように、Ｘ方向に沿って交互にシフト方向を左右に反転する。すなわち図１５においては、左端の列の下部電極下層部１２は右方向に０．５Ｆずらし、その右隣の下部電極下層部１２は左方向に０．５Ｆずらし、以降、この繰り返しとなる。
【００８６】
キャパシタ下部電極の上層部１４は、図１６に示すように、下部電極下層部１２の中心位置に対して次にようにずらして配置する。下部電極上層部１４の中心位置のオフセット量は、Ｘ方向に沿った量（Ｘ成分）が３／４Ｆ（＝０．７５Ｆ）、Ｙ方向に沿った量（Ｙ成分）が１／３Ｆ（＝０．３３Ｆ）に設定されている。下部電極上層部１４のシフト方向は、矢印で示すように、左端の列の下部電極下層部１２に対しては、上方側にずらすとともに、Ｙ方向に沿って交互にシフト方向を左右に反転させる。左から２番目の列の下部電極下層部１２に対しては、下方側にずらすとともに、Ｙ方向に沿って交互にシフト方向を左右に反転させる。以降、この繰り返しとなる。なお、下部電極上層部１４の平面形状は、先に説明したように円以外の形状であってもよい。
【００８７】
以上のように配置することにより、下部電極上層部１４の中心位置を、先に図１３を用いて示した六角形Ｈの配置とすることができる。
【００８８】
次に、上記の第１の実施形態の変形例である第２の実施形態について説明する。
【００８９】
第２の実施形態では、第１犠牲層間絶縁膜１１上に、窒化シリコンからなるサポート膜３０を形成し、その後に、ホール１１ａを形成する。このホール１１ａの内壁上にキャパシタ下部電極の下層部１２を形成する。次いで、サポート膜３０のパターニングを行い、図１７に示す構造が得られる。
【００９０】
パターニング後のサポート膜３０について図１８を用いて説明する。図１８は、図１２に示すレイアウトに対するサポート膜３０の配置を示している。パターニング後のサポート膜３０は、Ｙ方向に延在する帯状のパターンを有し、この帯状パターンが間隔Ｄで離間するように互いに平行に配列されている。サポート膜３０は、キャパシタ下部電極の下層部１２の上端部外周を完全に覆っている必要はなく、下層部１２の上端部外周の一部がサポート膜３０で覆われている構造であってもよい。サポート膜３０はメモリセル領域の端部まで延在するように配置される。なお、図１８においては、サポート膜３０が下部電極下層部１２を示す円形の領域を覆っているが、実際にはホール１１ａの形成時に除去されるため図１７に示すように覆ってはいない。
【００９１】
次に、図１９に示すように、シリコン酸化膜からなる第２犠牲層間絶縁膜１３を形成し、リソグラフィ技術とドライエッチング技術を用いて第２犠牲層間絶縁膜１３にホール１３ａを形成する。この際に、サポート膜３０をエッチングストッパーとして利用することができる。図１８に示すように、サポート膜３０で覆われていないホール１３ａの底部が存在するが、最も近接する下部電極下層部１２に対しては保護効果が得られる。すなわち、ホール１３ａ内に設けた下部電極上層部１４が、最も近い距離で隣接する下部電極下層部１２と短絡することを防止できる。
【００９２】
また、サポート膜３０を介して下部電極間が相互に支持されるため、湿式エッチングで第１犠牲層間絶縁膜１１および第２犠牲層間絶縁膜１３を除去する際に、キャパシタ下部電極の倒壊を防止できる。このため、キャパシタ下部電極の高さを高くして、キャパシタの静電容量を増加させることが容易となる。
【００９３】
キャパシタ下部電極の下層部１２に対するサポート膜３０による上記サポート構造は、キャパシタ下部電極の上層部１４に対しても設けてもよい。
【００９４】
第３実施形態として、図２０に示すように、キャパシタ下部電極の下層部を、上記のようなシリンダー型に代えて、ホール１１ａ内部が電極材料で充填されたピラー型（円柱型）の下部電極下層部１２ｂとしてもよい。また、キャパシタ下部電極の上層部も、シリンダー型に代えてピラー型としてもよい。
【００９５】
また、このようにピラー型の電極を用いた場合にも、第２実施形態において説明したサポート膜を設けてもよい。
【００９６】
以上に説明した実施形態においては、キャパシタ下部電極が上層部と下層部からなる２段の積層構造であったが、これに代えて３段以上の積層構造としてもよい。その際には、キャパシタ下部電極の最下層に対して、その直上に設ける２段目の電極層をずらして接続すればよい。３段目以上の電極層は、下層側の電極層に対してずらさずに接続していけばよい。また、活性領域を区画する素子分離領域の一部が、絶縁膜を埋め込んだＳＴＩに代えて、他の素子分離方式を用いて形成されている場合であっても、活性領域が６Ｆ2型レイアウトに従って配置されていれば、本発明を適用できる。
【符号の説明】
【００９７】
１  半導体基板
２  溝
３  素子分離領域
４  第２層間絶縁膜
４Ａ  ビット線コンタクトプラグ
５  ゲート電極
５ａ  ゲート絶縁膜
５ｂ  サイドウォール
５ｃ  ゲート上絶縁膜
６  ビット線
７  第３層間絶縁膜
７Ａ  容量コンタクトプラグ
８  不純物拡散層
９  基板コンタクトプラグ
９ａ、９ｂ、９ｃ  基板コンタクトプラグ位置
１０  第４層間絶縁膜
１１  第１犠牲層間絶縁膜
１１ａ  キャパシタ下部電極の下層部用のホール
１２  キャパシタ下部電極の下層部
１３  第２犠牲層間絶縁膜
１３ａ  キャパシタ下部電極の上層部用のホール
１３ｂ  キャパシタ下部電極の上層部用のホール
１４  キャパシタ下部電極の上層部
１５  キャパシタ上部電極
２０  第５層間絶縁膜
２１  上層配線
２２  表面保護膜
３０  サポート膜
Ｗ  ワード線
Ｋ  活性領域
Ｔｒ  トランジスタ
Ｃａ  キャパシタ
【図１】
2011023652.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011023652.tif 000009
【図８】
2011023652.tif 000010
【図９】
2011023652.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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