(57)【要約】【課題】書き換え電圧を低くできるようにしたＰチャネル型不揮発性メモリ及び半導体装置、Ｐチャネル型不揮発性メモリの製造方法を提供する。【解決手段】シリコン基板１に設けられたＮ型ウェル領域２と、Ｎ型ウェル領域２内で互いに離れた状態で設けられた第１のＰ型拡散領域（ソース）及び第２のＰ型拡散領域（ドレイン）と、第２のＰ型拡散領域上に設けられたトンネル絶縁膜１４ｂと、Ｎ型ウェル領域２のうちの第１のＰ型拡散領域と第２のＰ型拡散領域とに挟まれた領域（即ち、チャネルとなる領域）上に設けられたゲート絶縁膜１４ａと、ゲート絶縁膜１４ａ上からトンネル絶縁膜１４ｂ上にかけて連続して設けられた浮遊ゲート電極１５と、を備え、第２のＰ型拡散領域はトンネル絶縁膜１４ｂの直下の全領域に配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に設けられたＮ型拡散領域と、
前記Ｎ型拡散領域内で互いに離れた状態で設けられた第１のＰ型拡散領域及び第２のＰ型拡散領域と、
前記第２のＰ型拡散領域上に設けられたトンネル絶縁膜と、
前記Ｎ型拡散領域のうちの前記第１のＰ型拡散領域と前記第２のＰ型拡散領域とに挟まれた領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上から前記トンネル絶縁膜上にかけて連続して設けられた浮遊ゲート電極と、を備え、
前記第２のＰ型拡散領域は前記トンネル絶縁膜の直下の全領域に配置されていることを特徴とするＰチャネル型不揮発性メモリ。
【請求項２】
請求項１に記載のＰチャネル型不揮発性メモリであって、
前記トンネル絶縁膜は、前記ゲート絶縁膜よりも膜厚が小さいことを特徴とするＰチャネル型不揮発性メモリ。
【請求項３】
請求項１又は請求項２に記載のＰチャネル型不揮発性メモリであって、
前記浮遊ゲート電極上に設けられた電極間絶縁膜と、
前記電極間絶縁膜上に設けられた制御ゲート電極と、を備えることを特徴とするＰチャネル型不揮発性メモリ。
【請求項４】
請求項１から請求項３の何れか一項に記載のＰチャネル型不揮発性メモリであって、
前記浮遊ゲート電極はＮ型半導体からなることを特徴とするＰチャネル型不揮発性メモリ。
【請求項５】
請求項１から請求項４の何れか一項に記載のＰチャネル型不揮発性メモリであって、
前記トンネル絶縁膜を経由したＦＮトンネル現象により、前記第２のＰ型拡散領域から前記浮遊ゲート電極に電子を注入されることで、当該Ｐチャネル型不揮発性メモリに対するデータの書き込みが行われることを特徴とするＰチャネル型不揮発性メモリ。
【請求項６】
半導体基板に設けられたＮ型拡散領域と、
前記Ｎ型拡散領域内で互いに離れた状態で設けられた第１のＰ型拡散領域及び第２のＰ型拡散領域と、
前記Ｎ型拡散領域のうちの前記第１のＰ型拡散領域と前記第２のＰ型拡散領域とに挟まれた領域上から、前記第２のＰ型拡散領域上にかけて、絶縁膜を介して連続して設けられた浮遊ゲート電極と、を備え、
前記絶縁膜は厚膜部分と薄膜部分とを有し、
前記厚膜部分は前記Ｎ型拡散領域上に設けられると共に、前記薄膜部分は前記第２のＰ型拡散領域上にのみ設けられ、
前記薄膜部分を経由したＦＮトンネル現象により、前記第２のＰ型拡散領域から前記浮遊ゲート電極に電子が注入されることで、当該Ｐチャネル型不揮発性メモリに対するデータの書き込みが行われることを特徴とするＰチャネル型不揮発性メモリ。
【請求項７】
請求項１から請求項６の何れか一項に記載のＰチャネル型不揮発性メモリと、
前記半導体基板に設けられたＰチャネル型トランジスタと、を備え、
前記Ｐチャネル型不揮発性メモリのドレインと、前記Ｐチャネル型トランジスタのソースとが電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記第２のＰ型拡散領域内に設けられて、前記第２のＰ型拡散領域よりＰ型不純物の濃度が高い第３のＰ型拡散領域、を備え、
前記第３のＰ型拡散領域は、前記Ｐチャネル型不揮発性メモリのドレインであり、且つ、前記Ｐチャネル型トランジスタのソースでもあることを特徴とする半導体装置。
【請求項９】
半導体基板にＮ型拡散領域を形成する工程と、
前記Ｎ型拡散領域内に、第１のＰ型拡散領域及び第２のＰ型拡散領域を互いに離れた状態に形成する工程と、
前記第２のＰ型拡散領域上にのみトンネル絶縁膜を形成する工程と、
前記Ｎ型拡散領域のうちの前記第１のＰ型拡散領域と前記第２のＰ型拡散領域とに挟まれた領域上に、前記トンネル絶縁膜よりも膜厚の大きいゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上から前記トンネル絶縁膜上にかけて連続して浮遊ゲート電極を形成する工程と、を備えることを特徴とするＰチャネル型不揮発性メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｐチャネル型不揮発性メモリ及び半導体装置、Ｐチャネル型不揮発性メモリの製造方法に関する。
【背景技術】
【０００２】
図８（ａ）及び（ｂ）は、従来例に係る半導体装置２００の構成例を示す断面図と要部拡大図である。
図８（ａ）に示すように、この半導体装置２００は、Ｎチャネル型不揮発性メモリ１１０とＮチャネル型の選択ゲートトランジスタ１２０とを備え、これら２つの素子により１つのメモリセルが構成されている。
これらの中で、Ｎチャネル型不揮発性メモリ１１０は、単結晶でＰ型のシリコン基板（Ｐｓｕｂ）１０１に形成された低濃度のＮ型拡散領域（Ｎ−領域）１０８、１１２と、このＮ−領域１０８、１１２内にそれぞれ形成された高濃度のＮ型拡散領域（Ｎ＋領域）１０９、１１３と、シリコン基板１０１上に形成された絶縁膜１１４と、絶縁膜１１４上に形成された浮遊ゲート電極１１５と、浮遊ゲート電極１１５の上面と側面とに形成された電極間絶縁膜１１６と、電極間絶縁膜１１６を介して浮遊ゲート電極１１５を覆うように形成された制御ゲート電極１１７と、を有する。
【０００３】
ここで、絶縁膜１１４には厚膜部分１１４ａと薄膜部分１１４ｂとが存在し、厚膜部分１１４ａはＰ型のシリコン基板１０１上に位置し、薄膜部分１１４ｂは全てＮ−領域１１２上に位置している。これにより、厚膜部分１１４ａはゲート絶縁膜として機能し、薄膜部分１１４ｂはトンネル絶縁膜として機能するようになっている。
【０００４】
そして、Ｎチャネル型不揮発性メモリ１１０にデータを書き込む際は、制御ゲート電極１１７に正の電圧を印加することで、ファウラー・ノーダーハイムトンネル（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌ：ＦＮトンネル）現象により、Ｎ−領域１１２からトンネル絶縁膜１１４ｂを経由して浮遊ゲート電極１１５に電子を注入する。つまり、Ｎ−領域１１２において多数キャリアである電子を、Ｎ−領域１１２からトンネル絶縁膜１１４ｂを経由して浮遊ゲート電極１１５に注入する。
これにより、浮遊ゲート電極１１５の電位が変化して、Ｎチャネル型不揮発性メモリ１１０の閾値電圧が変化することにより、データ「１」又は「０」が記憶されることとなる。なお、図８（ａ）及び（ｂ）に示すような構造は、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許２６０４８６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、図８（ａ）及び（ｂ）に示した半導体装置２００では、トンネル絶縁膜１１４ｂに１０ｎｍ程度の厚みが必要であった。その理由は、浮遊ゲート電極１１５に蓄えられた電子が、データの保持状態においてファウラー・ノーダーハイムトンネル電流によって抜けることを防ぐためである。そのため、Ｎチャネル型不揮発性メモリ１１０にデータを書き込む際は、制御ゲート電極１１７にある程度大きな電圧を印加する必要があった。例えば、Ｎチャネル型不揮発性メモリ１１０にデータを正しく書き込むためには、制御ゲート電極に２０Ｖ程度の電圧を印加する必要があった。
そこで、本発明はこのような事情に鑑みてなされたものであって、データの書き換え時に必要な電圧（即ち、書き換え電圧）を低くできるようにしたＰチャネル型不揮発性メモリ及び半導体装置、Ｐチャネル型不揮発性メモリの製造方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明者は、上記の課題を解決するために、トンネル絶縁膜直下の拡散領域をＮ型ではなくＰ型とし、そのＰ型拡散領域において少数キャリアである電子を注入種に利用することで、トンネル絶縁膜の厚さを従来より薄くすることができ、その結果、不揮発性メモリにおける書き換え電圧を低くできることを見出した。
即ち、本発明に係るＰチャネル型不揮発性メモリは、半導体基板に設けられたＮ型拡散領域と、前記Ｎ型拡散領域内で互いに離れた状態で設けられた第１のＰ型拡散領域及び第２のＰ型拡散領域と、前記第２のＰ型拡散領域上に設けられたトンネル絶縁膜と、前記Ｎ型拡散領域のうちの前記第１のＰ型拡散領域と前記第２のＰ型拡散領域とに挟まれた領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上から前記トンネル絶縁膜上にかけて連続して設けられた浮遊ゲート電極と、を備え、前記第２のＰ型拡散領域は前記トンネル絶縁膜の直下の全領域に配置されていることを特徴とする。
【０００８】
このような構成であれば、例えば後述の図２に示すように、Ｎ型拡散領域と第２のＰ型拡散領域との仕事関数差により、浮遊ゲート電極から第２のＰ型拡散領域へのエネルギー障壁は高く、浮遊ゲート電極に蓄えられた電子は、トンネル絶縁膜を経由して第２のＰ型拡散領域へ抜けにくい。具体的な構造で言えば、トンネル絶縁膜の直下が全面、第２のＰ型拡散領域であるため、浮遊ゲート電極から基板側へ電子が抜けにくい。従って、トンネル絶縁膜の薄膜化が可能であり、書き換え電圧を低くすることができる。
【０００９】
また、上記のＰチャネル型不揮発性メモリにおいて、前記トンネル絶縁膜は、前記ゲート絶縁膜よりも膜厚が小さいことを特徴としてもよい。このような構成であれば、ゲート絶縁膜の膜厚に依存した耐圧やリーク電流などの電気的特性を損なうことなく、トンネル絶縁膜のみを薄膜化して書き換え電圧を低くすることができる。即ち、トンネル絶縁膜とゲート絶縁膜との膜厚が同一の場合は、トンネル絶縁膜を薄膜化するとゲート絶縁膜も同じ厚さに薄膜化されるため、書き換え電圧の低電圧化とトレードオフで、ゲート絶縁膜の耐圧が低下したりリーク電流が増大したりする可能性があった。これに対し、本発明では、ゲート絶縁膜に一定以上の厚みを持たせたまま、トンネル絶縁膜のみを薄膜化することが可能である。従って、ゲート絶縁膜の膜厚に依存した電気的特性を損なうことなく、書き換え電圧を低くすることができる。
【００１０】
また、上記のＰチャネル型不揮発性メモリにおいて、前記浮遊ゲート電極上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられた制御ゲート電極と、を備えることを特徴としてもよい。このような構成であれば、例えば、制御ゲート電極に正の電圧を印加することによって、第２のＰ型拡散層から浮遊ゲート電極に電子を注入することができ、データを書き込むことができる。また、制御ゲート電極にゼロ又は負の電圧を印加することによって、浮遊ゲート電極から第２のＰ型拡散層へ電子を排出することができ、データを消去することができる。
【００１１】
また、上記のＰチャネル型不揮発性メモリにおいて、前記浮遊ゲート電極はＮ型半導体からなることを特徴としてもよい。このような構成であれば、浮遊ゲート電極から第２のＰ型拡散領域へのエネルギー障壁をさらに高くすることができるので、トンネル絶縁膜をさらに薄膜化することができ、書き換え電圧をさらに低くすることができる。
また、上記のＰチャネル型不揮発性メモリにおいて、前記トンネル絶縁膜を経由したＦＮトンネル現象により、前記第２のＰ型拡散領域から前記浮遊ゲート電極に電子を注入されることで、当該Ｐチャネル型不揮発性メモリに対するデータの書き込みが行われることを特徴としてもよい。
【００１２】
本発明の別の態様に係るＰチャネル型不揮発性メモリは、半導体基板に設けられたＮ型拡散領域と、前記Ｎ型拡散領域内で互いに離れた状態で設けられた第１のＰ型拡散領域及び第２のＰ型拡散領域と、前記Ｎ型拡散領域のうちの前記第１のＰ型拡散領域と前記第２のＰ型拡散領域とに挟まれた領域上から、前記第２のＰ型拡散領域上にかけて、絶縁膜を介して連続して設けられた浮遊ゲート電極と、を備え、前記絶縁膜は厚膜部分と薄膜部分とを有し、前記厚膜部分は前記Ｎ型拡散領域上に設けられると共に、前記薄膜部分は前記第２のＰ型拡散領域上にのみ設けられ、前記薄膜部分を経由したＦＮトンネル現象により、前記第２のＰ型拡散領域から前記浮遊ゲート電極に電子が注入されることで、当該Ｐチャネル型不揮発性メモリに対するデータの書き込みが行われることを特徴とする。
【００１３】
このような構成であれば、例えば後述の図２に示すように、Ｎ型拡散領域と第２のＰ型拡散領域との仕事関数差により、浮遊ゲート電極からＮ型拡散領域へのエネルギー障壁よりも、浮遊ゲート電極から第２のＰ型拡散領域へのエネルギー障壁の方が高くなる。これにより、浮遊ゲート電極に蓄えられた電子は、絶縁膜を経由して第２のＰ型拡散領域へ抜けにくくなる。よって、絶縁膜を薄膜化することが可能であり、書き換え電圧を低くすることができる。
【００１４】
また、第２のＰ型拡散領域上の絶縁膜（即ち、トンネル絶縁膜）を薄膜部分とし、Ｎ型拡散領域上の絶縁膜（即ち、ゲート絶縁膜）を厚膜部分とすることにより、ゲート絶縁膜の膜厚に依存した耐圧やリーク電流などの電気的特性を損なうことなく、書き換え電圧を低くすることができる。
本発明のさらに別の態様に係る半導体装置は、上記のＰチャネル型不揮発性メモリと、前記半導体基板に設けられたＰチャネル型トランジスタと、を備え、前記Ｐチャネル型不揮発性メモリのドレインと、前記Ｐチャネル型トランジスタのソースとが電気的に接続されていることを特徴とする。
【００１５】
このような構成であれば、例えば、Ｐチャネル型トランジスタを選択ゲートトランジスタとして機能させることができる。そして、１つのＰチャネル型トランジスタ（即ち、選択ゲートトランジスタ）と、１つのＰチャネル型不揮発性メモリとにより、１つのメモリセルを構成することができる。このようなメモリセルは、例えば、ＦＮトンネル現象を用いるＮＡＮＤ型の不揮発性メモリに適用することができる。
【００１６】
また、上記の半導体装置において、前記第２のＰ型拡散領域内に設けられて、前記第２のＰ型拡散領域よりＰ型不純物の濃度が高い第３のＰ型拡散領域、を備え、前記第３のＰ型拡散領域は、前記Ｐチャネル型不揮発性メモリのドレインであり、且つ、前記Ｐチャネル型トランジスタのソースでもあることを特徴としてもよい。
このような構成であれば、Ｐチャネル型不揮発性メモリのドレインと、Ｐチャネル型トランジスタのソースとが別々のＰ型拡散領域からなる場合と比べて、Ｐ型拡散領域の面積を小さくすることができる。また、メモリのドレインと、トランジスタのソースとを電気的に接続する配線等も不要である。従って、メモリセルの占有面積の縮小化に寄与することができる。
【００１７】
本発明のさらに別の態様に係るＰチャネル型不揮発性メモリの製造方法は、半導体基板にＮ型拡散領域を形成する工程と、前記Ｎ型拡散領域内に、第１のＰ型拡散領域及び第２のＰ型拡散領域を互いに離れた状態に形成する工程と、前記第２のＰ型拡散領域上にのみトンネル絶縁膜を形成する工程と、前記Ｎ型拡散領域のうちの前記第１のＰ型拡散領域と前記第２のＰ型拡散領域とに挟まれた領域上に、前記トンネル絶縁膜よりも膜厚の大きいゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上から前記トンネル絶縁膜上にかけて連続して浮遊ゲート電極を形成する工程と、を備えることを特徴とする。
このような方法であれば、ゲート絶縁膜の膜厚に依存した電気的特性を損なうことなく、書き換え電圧を低電圧化したＰチャネル型不揮発性メモリを提供することができる。
【発明の効果】
【００１８】
本発明によれば、例えば、書き換え電圧（即ち、データの書き換え時に、制御ゲート電極、又は、第２のＰ型拡散領域に印加する必要のある電圧）を１４Ｖ以下まで低電圧化することができ、その結果、不揮発性メモリ及び周辺回路のサイズを小さくすることができた。
【図面の簡単な説明】
【００１９】
【図１】実施の形態に係る半導体装置１００の構成例を示す図。
【図２】Ｐチャネル型不揮発性メモリ１０のエネルギーバンドを示す図。
【図３】不揮発性メモリの書き換え特性を示す図。
【図４】半導体装置１００の製造方法を示す図（その１）。
【図５】半導体装置１００の製造方法を示す図（その２）。
【図６】半導体装置１００の製造方法を示す図（その３）。
【図７】半導体装置１００の製造方法を示す図（その４）。
【図８】従来例に係る半導体装置１００の構成例を示す図。
【図９】Ｎチャネル型不揮発性メモリ１１０のエネルギーバンドを示す図。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
〔半導体装置の構成例について〕
図１（ａ）及び（ｂ）は、本発明の実施の形態に係る半導体装置１００の構成例を示す断面図である。具体的には、図１（ａ）はＰチャネル型不揮発性メモリ１０と、選択ゲートトランジスタ２０とを含んで構成される１つのメモリセルを示す。また、図１（ｂ）は、図１（ａ）に示すＰチャネル型不揮発性メモリ１０の要部を拡大した図である。
【００２１】
図１（ａ）に示すように、この半導体装置１００は、単結晶でＰ型のシリコン基板１（Ｐｓｕｂ）１と、このシリコン基板１に形成されたＮ型ウェル領域（Ｎｗｅｌｌ）２と、このＮ型ウェル領域２に形成されたＰチャネル型不揮発性メモリ１０と、Ｎ型ウェル領域２に形成されたＰチャネル型の選択ゲートトランジスタ２０と、を備える。
これらの中で、Ｎ型ウェル領域２は、例えばリン又はヒ素等のＮ型不純物を含む拡散層である。このＮ型ウェル領域２には、Ｎ型不純物を低濃度の含むＮ−領域３が設けられており、このＮ−領域３内には、Ｎ型不純物を高濃度に含むＮ＋領域４が設けられている。そして、これらＮ＋領域４とＮ−領域３とを介してＮ型ウェル領域２に所定の電圧を印加することができるようになっている。
【００２２】
また、Ｐチャネル型不揮発性メモリ１０は、第１のＰ型拡散領域及び第２のＰ型拡散領域と、ゲート絶縁膜１４ａと、トンネル絶縁膜１４ｂと、浮遊ゲート電極１５と、電極間絶縁膜１６と、制御ゲート電極１７と、を有する。
ここで、第１のＰ型拡散領域及び第２のＰ型拡散領域は、例えば、ボロンなどのＰ型不純物を含む拡散層であり、Ｎ型ウェル領域２内で互いに離れた状態で設けられている。図１（ａ）に示すように、第１のＰ型拡散領域は、Ｐ型不純物を低濃度に含むＰ−領域８と、Ｐ型不純物を高濃度に含むＰ＋領域９と、を有する。また、第２のＰ型拡散領域は、Ｐ型不純物を低濃度に含むＰ−領域１２と、Ｐ型不純物を高濃度に含むＰ＋領域１３と、を有する。
【００２３】
第１のＰ型拡散領域は例えばＰチャネル型不揮発性メモリ１０のソース（Ｓ）として用いられ、第２のＰ型拡散領域は例えばＰチャネル型不揮発性メモリ１０のドレイン（Ｄ）として用いられる。また、後述するように、第２のＰ型拡散領域は、選択ゲートトランジスタ２０のソースとしても用いられる（つまり、第２のＰ型拡散領域は、Ｐチャネル型不揮発性メモリ１０と選択ゲートトランジスタ２０とに共有されている。）。
また、ゲート絶縁膜１４ａは、Ｎ型ウェル領域２のうちのＰ−領域８とＰ−領域１２とに挟まれた領域（即ち、Ｐチャネル型不揮発性メモリ１０のチャネルとなる領域）上に設けられた絶縁膜であり、例えばシリコン酸化膜である。トンネル絶縁膜１４ｂは、Ｐ−領域１２上にのみ設けられた絶縁膜であり、例えばシリコン酸化膜（ＳｉＯ2）である。
【００２４】
図１（ｂ）に示すように、トンネル絶縁膜１４ｂとゲート絶縁膜１４ａは例えば１つの連続した（つまり、分離していない）絶縁膜１４からなる。ゲート絶縁膜１４ａはこの連続した絶縁膜１４のうちの厚膜部分であり、トンネル絶縁膜１４ｂはこの連続した絶縁膜１４のうちの薄膜部分である。ゲート絶縁膜１４ａ（即ち、厚膜部分）の厚さをＴ１とし、トンネル絶縁膜１４ｂ（即ち、薄膜部分）の厚さをＴ２としたとき、Ｔ１は例えば１８〜８０ｎｍであり、Ｔ２は例えば３．５〜２０ｎｍである。
【００２５】
また、浮遊ゲート電極１５は、ゲート絶縁膜１４ａ上からトンネル絶縁膜１４ｂ上にかけて連続して設けられた電極である。この浮遊ゲート電極１５は、例えばリン又はヒ素等のＮ型不純物を含むポリシリコンからなり、その全ての面（即ち、上面及び下面と側面）が絶縁膜（即ち、トンネル絶縁膜１４ｂ及びゲート絶縁膜１４ａと、電極間絶縁膜１６）で覆われている。これにより、浮遊ゲート電極１５はその周囲から電気的に絶縁されており、その電位が浮遊した状態（即ち、固定されていない状態）となっている。
【００２６】
また、電極間絶縁膜１６は、例えば浮遊ゲート電極１５の上面と側面とに連続して設けられた絶縁膜である。この電極間絶縁膜１６は、例えば、その下側から上に向かって順に、シリコン酸化膜と、シリコン窒化膜（Ｓｉ3Ｎ4）と、シリコン酸化膜とが積層された３層構造の絶縁膜（即ち、ＯＮＯ膜）である。また、制御ゲート電極１７は、この電極間絶縁膜１６を介して浮遊ゲート電極１５の上面及び側面を覆うように設けられている。制御ゲート電極１７は例えばリン又はヒ素等のＮ型不純物を含むポリシリコンからなる。
【００２７】
一方、Ｐチャネル型の選択ゲートトランジスタ２０は、図１（ａ）に示すように、第２のＰ型拡散領域と、第３のＰ型拡散領域と、ゲート絶縁膜２４と、ゲート電極２７と、を有する。
ここで、前述したように、第２のＰ型拡散領域は、例えば、Ｐチャネル型不揮発性メモリ１０と共有される拡散領域であり、選択ゲートトランジスタ２０ではソースとして用いられる。また、第３のＰ型拡散領域は、例えば、ボロンなどのＰ型不純物を含む拡散層であり、選択ゲートトランジスタ２０のドレインとして用いられる。第３のＰ型拡散領域は、Ｐ型不純物を低濃度に含むＰ−領域２１と、Ｐ型不純物を高濃度に含むＰ＋領域２３と、を有する。
【００２８】
ゲート絶縁膜２４は、Ｐ−領域１２とＰ−領域２１とに挟まれた領域（即ち、選択ゲートトランジスタ２０のチャネルとなる領域）上に設けられた絶縁膜であり、例えばシリコン酸化膜である。また、ゲート電極２７は、ゲート絶縁膜２４上に設けられている。このゲート電極２７は、例えばリン又はヒ素等のＮ型不純物を含むポリシリコンからなる。
なお、図１（ａ）に示すように、Ｎ＋領域４と、Ｐ＋領域９、１３、２３と、制御ゲート電極１７及びゲート電極２７には、それぞれ端子が電気的に接続されており、これら端子を介して、各領域、各電極に電圧を印加したり、各領域に電流を流したりすることができるようになっている。
〔半導体装置の動作例について〕
次に、図１（ａ）及び（ｂ）に示した半導体装置１００の動作例について説明する。
表１に、データの書き換え時の各領域、各電極における電圧値の一例を示す。
【００２９】
【表１】
2011100876.tif 000003
【００３０】
表１に示すように、データを書き込む際には、選択ゲートトランジスタ２０をＯＮ（オン）状態にし、Ｎ型拡散領域（Ｎ−領域３、Ｎ＋領域４）を１４Ｖにし、第１のＰ型拡散領域（Ｐ−領域８、Ｐ＋領域９）をフローティング（即ち、電位を固定しない状態）にし、第２のＰ型拡散領域（Ｐ−領域１２、Ｐ＋領域１３）を０Ｖにし、制御ゲート電極１７を１４Ｖにする。
【００３１】
これにより、第２のＰ型拡散領域内の少数キャリアである電子が、“ファウラー・ノーダーハイムトンネル”現象により、トンネル絶縁膜１４ｂを経由して浮遊ゲート電極１５に注入される。浮遊ゲート電極１５に電子が注入されると、その注入前と比べて、浮遊ゲート電極１５の電位が変化し、Ｐチャネル型不揮発性メモリ１０の閾値電圧が変化する。この閾値電圧の変化が、データ「１」又は「０」として、Ｐチャネル型不揮発性メモリ１０に保存される。また、この保存された（即ち、書き込まれた）データは、制御ゲート電極１７に所定の電圧を印加すると共に、第１、第２のＰ型拡散領域間（即ち、ソース、ドレイン間）に電圧を印加して、Ｐチャネル型不揮発性メモリ１０のＯＮ、ＯＦＦ（オフ）を識別することにより、読み出される。
【００３２】
また、表１に示すように、データを消去する際には、選択ゲートトランジスタ２０をＯＮ状態にし、Ｎ型拡散領域に１４Ｖにし、第１のＰ型拡散領域をフローティングにし、第２のＰ型拡散領域を１４Ｖにし、制御ゲート電極１７を０Ｖにする。これにより、浮遊ゲート電極１５に保存されていた電子が、“ファウラー・ノーダーハイムトンネル”現象により、トンネル絶縁膜１４ｂを経由して第２のＰ型拡散領域に放出され、データが消去される。
【００３３】
なお、表１に示したような各領域、各電極における電圧値の設定は、各領域、各電極に電気的に接続する端子を介してメモリセルの外部から電圧を印加する、又は電圧を印加しない（即ち、電位を固定しない）ことにより実現することができる。
次に、不揮発性メモリにおける各領域、各電極のエネルギーバンドと、その書き換え特性について、図１（ｂ）に示したＰチャネル型不揮発性メモリ１０と、図８（ｂ）に示したＮチャネル型不揮発性メモリとを比較しながら説明する。
【００３４】
〔エネルギーバンドについて〕
図２は、図１（ｂ）に示したＰチャネル型不揮発性メモリ１０をａ−ａ´線で切断したときの断面におけるエネルギーバンドを示す図である。図２において、Ｐ−は図１（ｂ）に示したＰ−領域１２に対応し、Ｎ＋ｐｏｌｙ１（ＦＧ）は図１（ｂ）に示した浮遊ゲート電極１５に対応し、Ｎ＋ｐｏｌｙ２（ＣＧ）は図１（ｂ）に示した制御ゲート電極１７に対応している。また、ＴＮｏｘは図１（ｂ）に示したトンネル絶縁膜１４ｂに対応し、ＯＮＯは図１（ｂ）に示した電極間絶縁膜１６に対応している。
【００３５】
また、図９は、図８（ｂ）に示したＮチャネル型不揮発性メモリ１１０をｂ−ｂ´線で切断したときの断面におけるエネルギーバンドを示す図である。図９において、Ｎ−は図８（ｂ）に示したＮ−領域１１２に対応し、Ｎ＋ｐｏｌｙ１（ＦＧ）は図８（ｂ）に示した浮遊ゲート電極１１５に対応し、Ｎ＋ｐｏｌｙ２（ＣＧ）は図８（ｂ）に示した制御ゲート電極１１７に対応している。また、ＴＮｏｘは図８（ｂ）に示したトンネル絶縁膜１１４ｂに対応し、ＯＮＯは図８（ｂ）に示した電極間絶縁膜１１６に対応している。
【００３６】
さらに、図２及び図９において、Ｅｃは伝導帯のエネルギー準位を示し、Ｅｆはフェルミ準位を示し、Ｅｖは価電子帯のエネルギー準位を示す。
図２と図９とを比較して分かるように、Ｐ−領域上にトンネル絶縁膜を形成したメモリ構造（即ち、本発明に係る構造）は、Ｎ−領域上にトンネル絶縁膜を形成したメモリ構造（即ち、従来例に係る構造）と比べて、浮遊ゲート電極から基板側への絶縁膜障壁が高く、浮遊ゲート電極に蓄えられた電子が抜けにくい。これは、Ｎ型拡散領域とＰ型拡散領域との仕事関数の差によるものである。具体的な構造で言えば、トンネル絶縁膜の直下が全面、Ｐ-領域であれば、浮遊ゲート電極から基板側へ電子が抜けにくい。
【００３７】
Ｎ型拡散領域の多数キャリアは電子（ｅ−）であり、Ｐ型拡散領域の多数キャリアはホール（ｈ＋）であり、Ｎ型拡散領域の方がＰ型拡散領域よりも電子を多く含むことから、従来の技術では、Ｎ型拡散領域の方が電子の供給源に適していると当然に考えられていた。そのため、トンネル絶縁膜の直下には電子の供給源としてＮ型拡散領域を配置することがメモリの設計技術の常識となっていた。
【００３８】
これに対し、本発明者は図１（ａ）及び（ｂ）と、図２に示したように、各領域、各電極のエネルギー準位を考慮して、トンネル絶縁膜１４ｂの直下の全領域にＰ−領域１２をあえて配置し、このＰ−領域１２からその少数キャリアである電子を浮遊ゲート電極１５に注入するようにした。これにより、浮遊ゲート電極１５からＰ−領域１２へのエネルギー障壁を従来よりも高くなり、浮遊ゲート電極１５に蓄えられた電子は、トンネル絶縁膜１４ｂを経由してＰ−領域１２へ抜けにくくなる。
【００３９】
〔書き換え特性について〕
図３は、不揮発性メモリの書き換え特性について、本発明者が行った実験の結果を示す図である。図３の横軸は書き換え時の印加電圧（即ち、書き換え電圧）を示し、その縦軸は書き換え処理を施した後の型不揮発性メモリの閾値電圧を示す。
図３から明らかなように、Ｐチャネル型不揮発性メモリ１０の閾値電圧は、Ｎチャネル型不揮発性メモリの閾値電圧と比べて、印加電圧に対する依存性が大きく、比較的低い印加電圧でも閾値電圧が大きく変化している。
【００４０】
例えば、印加電圧が１２Ｖのときに着目すると、Ｐチャネル型不揮発性メモリ１０の書き込み処理後の閾値電圧は２．０Ｖを上回っているのに対し、Ｎチャネル型不揮発性メモリの書き込み処理後の閾値電圧は１．０〜２．０Ｖの範囲内である。また、Ｐチャネル型不揮発性メモリ１０の消去処理後の閾値電圧は−２．０Ｖを下回っているのに対し、Ｎチャネル型不揮発性メモリの消去処理後の閾値電圧は書き込み処理後と同じ１．０〜２．０Ｖの範囲内である。つまり、印加電圧が１２Ｖのときに着目すると、Ｐチャネル型不揮発性メモリ１０では書き込み処理、消去処理が正しく行われているのに対し、Ｎチャネル型不揮発性メモリでは電圧不足によって各処理が正しく行われていない。
【００４１】
また、印加電圧が１４Ｖのときに着目すると、Ｐチャネル型不揮発性メモリ１０の書き込み処理後の閾値電圧は４．０Ｖを上回り、消去処理後の閾値電圧は−４．０Ｖを下回っている。これに対し、Ｎチャネル型不揮発性メモリの書き込み処理後、消去処理後の各閾値電圧には若干の違いが認められるものの、それらの値は依然として１．０〜２．０Ｖの範囲内にある。
【００４２】
このように、Ｐチャネル型不揮発性メモリ１０は、Ｎチャネル型不揮発性メモリと比べて、低い印加電圧でもデータの書き込みと消去を行うことができる、ということが確認された。即ち、Ｐチャネル型不揮発性メモリ１０のトンネル絶縁膜１４ｂを薄くすることで１４ｖ程度の低い印加電圧でも、メモリ素子の閾値電圧Ｖｔｈが大きく変化している。また、このＰチャネル型不揮発性メモリ１０の素子構造によれば、８５℃の環境で１００年以上の電荷保持特性（閾値電圧変動  １００ｍＶ以下）も実現できている。次に、図１（ａ）及び（ｂ）に示した半導体装置１００の製造方法について説明する。
【００４３】
〔半導体装置の製造方法について〕
図４（ａ）〜図７（ｃ）は、本発明の実施の形態に係る半導体装置１００の製造方法の一例を示す工程図である。
図４（ａ）に示すように、まず始めに、例えば単結晶でＰ型のシリコン基板（即ち、Ｐｓｕｂ）１のメモリセルが形成される領域（即ち、メモリセル領域）に、Ｎ型拡散領域として、Ｎ型ウェル領域２を形成する。このＮ型ウェル領域２の形成は、例えば、シリコン基板１の所望の領域上をレジストパターン等で覆い、このレジストパターンをマスクにＮ型不純物であるリンを５ｅ１２／ｃｍ2のドーズ量でイオン注入する。次に、レジストパターンを除去し、その後、１２００度で３時間の熱拡散を実施することにより形成する。
【００４４】
次に、図４（ｂ）に示すように、Ｎ型ウェル領域２が形成されたシリコン基板１に素子分離のためのシリコン酸化膜５を形成する。このシリコン酸化膜５は、例えば、１０００℃、４０分のＬＯＣＯＳ酸化（ウェット酸化）にて形成する。シリコン酸化膜５の形成後の厚さは例えば３００ｎｍ程度である。
次に、図４（ｃ）に示すように、シリコン基板１のメモリセル領域上に、後のゲート絶縁膜となるシリコン酸化膜１４´を形成する。シリコン酸化膜１４´の形成後の厚さは、例えば３０ｎｍ程度である。このシリコン酸化膜１４´の形成は、例えばドライ酸化又はウェット酸化の何れの方法を用いて行ってもよい。
【００４５】
次に、図５（ａ）に示すように、このシリコン酸化膜１４´上にフォトレジストを塗布し、露光処理して、Ｐ−となる領域上を開口し、他の領域上を覆う形状のレジストパターンＲ１を形成する。次に、このレジストパターンＲ１をマスクに用いて、例えばＰ型不純物であるボロンを１ｅ１４／ｃｍ2のドーズ量でイオン注入し、Ｎ型ウェル領域２内にＰ−領域８、１２、２１を形成する。Ｐ−領域８、１２、２１を形成した後で、レジストパターンＲ１を除去する。
【００４６】
次に、図５（ｂ）に示すように、シリコン酸化膜１４´上にフォトレジストを塗布し、露光処理して、トンネル絶縁膜が形成される領域上を開口し、他の領域上を覆う形状のレジストパターンＲ２を形成する。次に、このレジストパターンＲ２をマスクに用いて、シリコン酸化膜１４´をウェットエッチングにより除去する。このウェットエッチングにより、トンネル絶縁膜が形成される領域ではシリコン酸化膜１４´が全て除去され、Ｐ−領域１２の表面が露出した状態となる。その後、図５（ｃ）に示すように、レジストパターンを除去し、例えば８５０℃の温度でＰ−領域１２の表面をウェット酸化し、トンネル絶縁膜１４ｂを形成する。トンネル絶縁膜１４ｂの形成後の厚さは、例えば５．５ｎｍである。
【００４７】
次に、図６（ａ）において、浮遊ゲート電極となるポリシリコン膜を例えば２００ｎｍ堆積する。このポリシリコン膜の形成方法は、例えばＣＶＤ法である。次に、このポリシリコン膜に、例えばＮ型不純物であるリンを５ｅ１５／ｃｍ2のドーズ量でイオン注入し、第１のＮ型ポリシリコン膜１５´を形成する。ここでは、ポリシリコン膜に対するＮ型不純物の導入を、その成膜過程（即ち、ｉｎ−ｓｉｔｕ）で行うのではなく、成膜後に行う。これにより、第１のＮ型ポリシリコン膜１５´における不純物濃度を精度良く制御することができ、後の熱酸化の工程で、第１のＮ型ポリシリコン膜１５´の増速酸化を抑制することができる。
【００４８】
次に、この第１のＮ型ポリシリコン膜１５´上に電極間絶縁膜１６を形成する。例えば、電極間絶縁膜１６として、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜が積層された、３層構造の絶縁膜（即ち、ＯＮＯ膜）を形成する。このＯＮＯ膜を形成する際は、例えば、ポリシリコン膜に熱酸化（１０５０℃、２０秒）を施してシリコン酸化膜を形成する。次に、このシリコン酸化膜に対して窒化処理（７３０℃、３０分）を施して、シリコン窒化膜を形成する。ここで、窒化処理とは、窒素を含む雰囲気中での熱処理のことである。さらに、このシリコン窒化膜に対して、熱酸化（１０００℃、４３分）を施す。これにより、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層が積層された構造のＯＮＯ膜を１８ｎｍ程度の厚さに形成することができる。
【００４９】
なお、上記の括弧内に示した処理温度、処理時間はあくまで処理条件の一例であり、他の温度、他の処理時間によりＯＮＯ膜の各膜を形成してもよい。また、ＯＮＯ膜を構成するシリコン窒化膜の形成方法は窒化処理に限定されるものではなく、ＣＶＤ法など他の静膜方法を用いてもよい。同様に、ＯＮＯ膜を構成するシリコン酸化膜の形成方法も熱酸化に限定されるものではなく、例えばＣＶＤ法など他の成膜方法を用いてもよい。
【００５０】
次に、メモリセルの浮遊ゲート電極となる領域のみ図示しないレジストパターン等で覆い、このレジストパターンをマスクに他の領域の電極間絶縁膜１６と第１のＮ型ポリシリコン膜１５´とをドライエッチングにて除去する。これにより、図６（ｂ）に示すように、浮遊ゲート電極１５を形成する。なお、この浮遊ゲート電極１５直下のシリコン酸化膜１４であって、その厚膜部分がゲート絶縁膜１４ａとなる。
【００５１】
次に、例えばＮ型不純物であるリンを１．１ｅ１３／ｃｍ2のドーズ量でイオン注入し、Ｎ−領域３を形成する。このＮ−領域３は、Ｎ型ウェル領域２へのコンタクト抵抗を下げるための不純物拡散層である。また、このＮ−領域３は、図示しないＣＭＯＳ回路のＮウェルとしても使用可能である。なお、このＮ−領域３の形成工程では、リンのドーズ量が比較的少量であるため、レジストパターン等をマスクに用いることなく、イオン注入を行ってもよい（もちろん、マスクを用いてもよい）。
【００５２】
次に、図６（ｃ）に示すように、浮遊ゲート電極１５の側面を熱酸化する。このように、浮遊ゲート電極１５をフォトリソグラフィ及びエッチング技術で形成した後、その側面に新たな絶縁膜を形成することで、浮遊ゲート電極１５の上面のみに電極間絶縁膜１６を形成する場合と比べて、Ｐチャネル型不揮発性メモリ１０の容量を増加させることができる。
続いて、例えばＣＶＤ法によりポリシリコン膜を１５０ｎｍ堆積し、このポリシリコン膜にＮ型不純物であるリンを８ｅ１５／ｃｍ2のドーズ量でイオン注入して、第２のＮ型ポリシリコン膜を形成する。ここでも、ポリシリコン膜に対するＮ型不純物の導入を、ｉｎ−ｓｉｔｕで行うのではなく、成膜後に行うことにより、第２のＮ型ポリシリコン膜における不純物濃度を精度良く制御することができる。
【００５３】
さらに、第２のＮ型ポリシリコン膜の低抵抗化のため、第２のＮ型ポリシリコン膜上にタングステンシリサイド膜を例えば１５０ｎｍ程度堆積する。そして、フォトリソグラフィ及びエッチング技術により、このタングステンシリサイド膜及び第２のＮ型ポリシリコン膜を部分的にエッチング（即ち、パターニング）する。これにより、図７（ａ）に示すように、浮遊ゲート電極１５の上面及び側面を覆うように制御ゲート電極１７を形成すると同時に、選択ゲートトランジスタ２０のチャネルとなる領域上にシリコン酸化膜を介してゲート電極２７を形成する。なお、ゲート電極２７直下のシリコン酸化膜が、選択ゲートトランジスタ２０のゲート絶縁膜２４となる。
【００５４】
次に、図７（ｂ）に示すように、例えば、Ｎ−領域３の上方を開口し、他の領域を覆う形状のレジストパターンＲ３をシリコン基板１上に形成する。そして、このレジストパターンＲ３をマスクに、Ｎ型不純物としてヒ素を５ｅ１５／ｃｍ2のドーズ量でイオン注入する。これにより、Ｎ＋領域４を形成する。このＮ＋領域４は、Ｎ型ウェル領域２のコンタクト抵抗を低減するための不純物拡散層である。また、このＮ＋領域４は、図示しないＣＭＯＳ回路のＮ型ソース、又は、Ｎ型ドレインとしても使用可能である。Ｎ＋領域４を形成した後でレジストパターンＲ４を除去する。
【００５５】
次に、図７（ｃ）に示すように、Ｐ−領域８、１２、２１の上方を開口し、他の領域を覆う形状のレジストパターンＲ４をシリコン基板１上に形成する。そして、このレジストパターンＲ４をマスクに、Ｐ型不純物としてボロンを２．５ｅ１５／ｃｍ2のドーズ量でイオン注入する。これにより、Ｐ＋領域９、１３、２３を形成する。Ｐ＋領域９、１３、２３を形成した後でレジストパターンＲ４を除去する。
【００５６】
これ以降は図示しないが、例えば、層間絶縁膜の形成工程と、コンタクトホール、ビアホールの形成工程と、配線の形成工程等を例えば１回又は複数回行って、Ｎ＋領域４に電気的に接続する配線と、Ｐ＋領域９、１３、２３にそれぞれ電気的に接続する配線と、制御ゲート電極１７に電気的に接続する配線と、ゲート電極２７に電気的に接続する配線と、をそれぞれ形成する。このようにして、図１（ａ）及び（ｂ）に示した半導体装置１００が完成する。
【００５７】
このように、本発明の実施形態によれば、例えば図２に示したように、Ｎ型拡散領域とＰ型拡散領域との仕事関数差により、浮遊ゲート電極からＰ−領域１２へのエネルギー障壁は高く、浮遊ゲート電極１５に蓄えられた電子は、トンネル絶縁膜１４ｂを経由してＰ−領域１２へ抜けにくい。従って、トンネル絶縁膜１４ｂの薄膜化が可能であり、書き換え電圧を低くすることができる。
【００５８】
また、本発明の実施形態によれば、ゲート絶縁膜１４ａの膜厚に依存した耐圧やリーク電流などの電気的特性を損なうことなく、トンネル絶縁膜１４ｂのみを薄膜化して書き換え電圧を低くすることができる。即ち、トンネル絶縁膜とゲート絶縁膜との膜厚が同一の場合は、トンネル絶縁膜を薄膜化するとゲート絶縁膜も同じ厚さに薄膜化されるため、書き換え電圧の低電圧化とトレードオフで、ゲート絶縁膜の耐圧が低下したりリーク電流が増大したりする可能性があった。これに対し、本発明では、ゲート絶縁膜１４ａに一定以上の厚みを持たせたまま、トンネル絶縁膜１４ｂのみを薄膜化することが可能である。従って、ゲート絶縁膜１４ａの膜厚に依存した電気的特性を損なうことなく、書き換え電圧を低くすることができる。
【００５９】
さらに、本発明の実施形態によれば、Ｐチャネル型不揮発性メモリ１０のドレインと、Ｐチャネル型の選択ゲートトランジスタ２０のソースとが、第２のＰ型拡散領域（Ｐ−領域１２、Ｐ＋領域１３）を共有している。従って、Ｐチャネル型不揮発性メモリ１０と、選択ゲートトランジスタ２０とを含むメモリセルの占有面積を低減することができ、半導体装置の縮小化と、製造コストの低減に寄与することができる。
【符号の説明】
【００６０】
１  シリコン基板
２  Ｎ型ウェル領域
３  Ｎ−領域
４  Ｎ＋領域
５  シリコン酸化膜
８、１２、２１  Ｐ−領域
９、１３、２３  Ｐ＋領域
１０  Ｐチャネル型不揮発性メモリ
１４  絶縁膜（シリコン酸化膜）
１４ａ、２４  ゲート絶縁膜（厚膜部分）
１４ｂ  トンネル絶縁膜（薄膜部分）
１４´  シリコン酸化膜
１５  浮遊ゲート電極
１５´  第１のＮ型ポリシリコン膜
１５  浮遊ゲート電極
１６  電極間絶縁膜
１７  制御ゲート電極
２０  選択ゲートトランジスタ
２７  ゲート電極
１００  半導体装置
Ｒ１〜Ｒ４  レジストパターン
【図１】
2011100876.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2011100876.tif 000009
【図７】
2011100876.tif 000010
【図８】
2011100876.tif 000011
【図９】
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