(57)【要約】【課題】プロセスモニタに必要な回路面積を増加させることなく、高精度なプロセスキャリブレーションを短時間で行う。【解決手段】ディジタル制御発振器３８が任意の発振バンドを選択した後、制御部２５はＴＤＣ４１の信号がプロセスモニタ制御部４０に入力されるようにスイッチ４４を切り換える。ＴＤＣ４１は、信号ＶＲＥＦの立ち上がりエッジと最も近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値に、信号ＶＲＥＦの立ち上がりエッジと２番目に近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値に変換し、その差を算出する。プロセスモニタ制御部４０は、ルックアップテーブルを参照し、算出した値と予め設定されている期待値とを比較し、プロセス値を決定する。そのプロセス値は、プロセス信号として調整制御部２６にそれぞれ出力され、プロセスキャリブレーションが行われる。【選択図】図２
2011023938.tif 000002
【特許請求の範囲】
【請求項１】
受信系回路と、送信系回路とを有したＲＦ処理用の半導体集積回路装置であって、
プロセスモニタ信号からプロセスばらつきを検出し、前記受信系回路、および前記送信系回路を構成する任意の機能ブロックにおける電気的特性を調整するプロセスモニタ部と、
前記受信系回路が受信信号を復調したり、前記送信系回路が送信信号を変調したりする際に用いられるクロック信号を生成するとともに、プロセスモニタ処理の際に制御信号に基づいて前記プロセスモニタ信号を出力するＡＤＰＬＬとを備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記プロセスモニタ部は、
前記ＡＤＰＬＬから出力されるプロセスモニタ信号からプロセスばらつきを検出し、前記プロセスばらつきを制御するプロセス値を決定し、プロセス信号として出力するプロセスモニタ制御部と、
プロセスモニタ処理の際に、前記ＡＤＰＬＬに制御信号を出力する制御部と、
前記受信系回路、および前記送信系回路を構成する各々の機能ブロックにそれぞれ設けられ、前記プロセスモニタ制御部から出力されたプロセス信号に基づいて、電気的特性を最適化するプロセス制御信号を前記機能ブロックにそれぞれ出力する調整制御部とを備えたことを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記プロセスモニタ部は、
プロセスモニタ処理時の温度を検出する温度センサと、
前記ＡＤＰＬＬから出力されるプロセスモニタ信号、および前記温度センサが検出した温度からプロセスばらつきを検出し、前記プロセスばらつきを制御するプロセス値を決定し、プロセス信号として出力するプロセスモニタ制御部と、
プロセスモニタ処理の際に、前記ＡＤＰＬＬに制御信号を出力する制御部と、
前記受信系回路、および前記送信系回路を構成する各々の機能ブロックにそれぞれ設けられ、前記プロセスモニタ制御部から出力されたプロセス信号に基づいて、電気的特性を最適化するプロセス制御信号を前記機能ブロックにそれぞれ出力する調整制御部とを備えたことを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記ＡＤＰＬＬは、
前記ＡＤＰＬＬが生成した前記クロック信号と基準クロック信号との位相差をディジタル値に変換するＴＤＣと、
前記制御部から出力される制御信号に基づいて、前記ＴＤＣから出力されるディジタル値を前記プロセスモニタ制御部にプロセスモニタ信号として出力するように切り換える切り換え部とを備えたことを特徴とする半導体集積回路装置。
【請求項５】
請求項２または４記載の半導体集積回路装置において、
前記プロセスモニタ制御部は、
前記プロセスモニタ信号を前記プロセス信号に変換する第１のルックアップテーブルを備え、前記第１のルックアップテーブルに基づいて、前記ＡＤＰＬＬから出力されたプロセスモニタ信号を前記プロセス信号に変換し、
前記調整制御部は、
前記プロセス信号を前記プロセス制御信号に変換する第２のルックアップテーブルを備え、前記第２のルックアップテーブルに基づいて、前記プロセスモニタ制御部から出力されたプロセス信号を、各々の前記機能ブロックの電気的特性を調整するプロセス制御信号に変換し、前記機能ブロックに備えられた調整用レジスタに設定することを特徴とする半導体集積回路装置。
【請求項６】
請求項３または４記載の半導体集積回路装置において、
前記プロセスモニタ制御部は、
任意の温度範囲に毎に設定された前記プロセスモニタ信号を前記プロセス信号に変換する第１のルックアップテーブルを備え、前記第１のルックアップテーブルに基づいて、前記温度センサが検出した温度範囲に該当する前記ＡＤＰＬＬから出力されたプロセスモニタ信号を前記プロセス信号に変換し、
前記調整制御部は、
前記プロセス信号を前記プロセス制御信号に変換する第２のルックアップテーブルを備え、前記第２のルックアップテーブルに基づいて、前記プロセスモニタ制御部から出力されたプロセス信号を、各々の前記機能ブロックの電気的特性を調整するプロセス制御信号に変換し、前記機能ブロックに備えられた調整用レジスタに設定することを特徴とする半導体集積回路装置。
【請求項７】
請求項４〜６のいずれか１項に記載の半導体集積回路装置において、
前記ＡＤＰＬＬは、
任意の位相差を有する第１の信号、および第２の信号を生成する遅延ロックループを備え、
前記ＴＤＣは、
前記遅延ロックループが生成する第１の信号と第２の信号との位相差をディジタル値に変換することを特徴とする半導体集積回路装置。
【請求項８】
請求項４〜６のいずれか１項に記載の半導体集積回路装置において、
前記ＡＤＰＬＬは、
ディジタル制御発振器を備え、
前記ＴＤＣは、
前記ディジタル制御発振器を前記ＡＤＰＬＬ内部の分周器によって分周した信号の周期をディジタル値に変換することを特徴とする半導体集積回路装置。
【請求項９】
請求項４〜６のいずれか１項に記載の半導体集積回路装置において、
各々のプロセスモニタ信号を出力する複数の前記ＡＤＰＬＬをさらに備え、
前記受信系回路、および前記送信系回路を構成する任意の前記機能ブロックに最も近い配置にレイアウトされた前記ＡＤＰＬＬから出力される前記プロセスモニタ信号に基づいて前記機能ブロックのプロセスばらつきを補正することを特徴とする半導体集積回路装置。
【請求項１０】
請求項４〜６のいずれか１項に記載の半導体集積回路装置において、
前記プロセス値を前記半導体集積回路の外部に接続されたベースバンド処理部に出力する出力回路を備え、
前記ベースバンド処理部からプロセス値を分配することにより、前記ＡＤＰＬＬが含まれるＲＦ処理部の電源をオフしても、次の前記ＲＦ処理部の電源投入時のプロセスキャリブレーションを省くことが可能であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセスモニタによるキャリブレーション技術に関し、特に、ＡＤＰＬＬ(All Digital Phase-Locked Loop)を備えた半導体集積回路装置における電気的特性の調整に有効な技術に関する。
【背景技術】
【０００２】
携帯電話や無線ＬＡＮ(Local Area Network)などの無線通信に使用される高周波処理用の半導体集積回路装置は、依然として高い割合の成長が期待されている。近年、高周波処理用半導体集積回路装置の開発の流れはベースバンド処理用半導体集積回路装置との１チップ化に進んでおり、微細化プロセスによる高集積化の要求が大きくなっている。
【０００３】
しかしながら、ディジタルに置き換えられないアナログ回路は依然として数多くあり、このような回路ではＭＯＳトランジスタのしきい値電圧Ｖｔｈばらつきを考慮した設計が必要である。
【０００４】
この種の半導体集積回路装置では、プロセスモニタ回路を備えたものがあり、該プロセスモニタ回路によってしきい値電圧Ｖｔｈが下がることにより変化する信号振幅やバイアス電圧の変動をそれぞれの回路でモニタし、アナログ的に特性を補正するものが知られている。
【０００５】
なお、ＭＯＳトランジスタにおけるしきい値電圧Ｖｔｈのプロセスモニタ技術としては、たとえば、プロセスに依存し周波数の変わるリングオシレータ、カウンタ、および比較器から構成され、周波数をカウントして期待値と比較しプロセスのばらつきを検知し、その結果に応じて各回路のタイミングを調整するものが知られている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６８５３１７７号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、上記のようなプロセスモニタ回路によるタイミング調整技術では、次のような問題点があることが本発明者により見い出された。
【０００８】
すなわち、プロセスモニタ回路はアナログ回路であり、さらにモニタ回路自体の雑音がメインの回路に影響を与えないようにフィルタを追加する場合もあり、微細化に適さないという問題がある。
【０００９】
また、モニタ手法と補正手法を一緒に最適化する必要があるため、時間と試行錯誤を要してしまうことになり、設計期間が短く、コストが高い微細プロセスを使用する開発において大きな問題である。
【００１０】
さらに、特許文献１の技術では、新規に発振器（リングオシレータなど）が必要となり、新たな面積の増加を招いてしまい、半導体集積回路装置の小型化が困難となってしまうという問題がある。
【００１１】
本発明の目的は、プロセスモニタに必要な回路面積を増加させることなく、高精度なプロセスキャリブレーションを短時間で行うことのできる技術を提供することにある。
【００１２】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、受信系回路と、送信系回路とを有したＲＦ処理用の半導体集積回路装置であって、プロセスモニタ信号からプロセスばらつきを検出し、受信系回路、および送信系回路を構成する任意の機能ブロックにおける電気的特性を調整するプロセスモニタと、受信系回路が受信信号を復調したり、送信系回路が送信信号を変調したりする際に用いられるクロック信号を生成するとともに、プロセスモニタ処理の際に制御信号に基づいてプロセスモニタ信号を出力するＡＤＰＬＬとを備えたものである。
【００１５】
また、本発明は、前記プロセスモニタ部が、ＡＤＰＬＬから出力されるプロセスモニタ信号からプロセスばらつきを検出し、そのプロセスばらつきを制御するプロセス値を決定し、プロセス信号として出力するプロセスモニタ制御部と、プロセスモニタ処理の際に、ＡＤＰＬＬに制御信号を出力する制御部と、受信系回路、および送信系回路を構成する各々の機能ブロックにそれぞれ設けられ、プロセスモニタ制御部から出力されたプロセス信号に基づいて、電気的特性を最適化するプロセス制御信号を機能ブロックにそれぞれ出力する調整制御部とを備えたものである。
【００１６】
さらに、本願のその他の発明の概要を簡単に示す。
【００１７】
本発明は、前記プロセスモニタ部が、プロセスモニタ処理時の温度を検出する温度センサと、ＡＤＰＬＬから出力されるプロセスモニタ信号、および温度センサが検出した温度からプロセスばらつきを検出し、そのプロセスばらつきを制御するプロセス値を決定し、プロセス信号として出力するプロセスモニタ制御部と、プロセスモニタ処理の際に、ＡＤＰＬＬに制御信号を出力する制御部と、受信系回路、および送信系回路を構成する各々の機能ブロックにそれぞれ設けられ、プロセスモニタ制御部から出力されたプロセス信号に基づいて、電気的特性を最適化するプロセス制御信号を機能ブロックにそれぞれ出力する調整制御部とを備えたものである。
【００１８】
また、本発明は、前記ＡＤＰＬＬが、該ＡＤＰＬＬが生成したクロック信号と基準クロック信号との位相差をディジタル値に変換するＴＤＣと、制御部から出力される制御信号に基づいて、該ＴＤＣから出力されるディジタル値をプロセスモニタ制御部にプロセスモニタ信号として出力するように切り換える切り換え部とを備えたものである。
【００１９】
さらに、本発明は、プロセスモニタ制御部が、プロセスモニタ信号をプロセス信号に変換する第１のルックアップテーブルを備え、該第１のルックアップテーブルに基づいて、ＡＤＰＬＬから出力されたプロセスモニタ信号をプロセス信号に変換し、調整制御部は、プロセス信号をプロセス制御信号に変換する第２のルックアップテーブルを備え、該第２のルックアップテーブルに基づいて、プロセスモニタ制御部から出力されたプロセス信号を、各機能ブロックの電気的特性を調整するプロセス制御信号に変換し、機能ブロックに備えられた調整用レジスタに設定するものである。
【００２０】
また、本発明は、前記プロセスモニタ制御部が、任意の温度範囲毎に設定されたプロセスモニタ信号をプロセス信号に変換する第１のルックアップテーブルを備え、該第１のルックアップテーブルに基づいて、温度センサが検出した温度範囲に該当するＡＤＰＬＬから出力されたプロセスモニタ信号をプロセス信号に変換し、調整制御部は、プロセス信号をプロセス制御信号に変換する第２のルックアップテーブルを備え、該第２のルックアップテーブルに基づいて、プロセスモニタ制御部から出力されたプロセス信号を、各機能ブロックの電気的特性を調整するプロセス制御信号に変換し、機能ブロックに備えられた調整用レジスタに設定するものである。
【００２１】
さらに、本発明は、前記ＡＤＰＬＬが、任意の位相差を有する第１の信号、および第２の信号を生成する遅延ロックループを備え、該ＴＤＣは、遅延ロックループが生成する第１の信号と第２の信号との位相差をディジタル値に変換するものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
（１）回路面積を増加させることなく、高精度なプロセスモニタを行うことができる。
【００２４】
（２）上記（１）により、チップ面積を増加させることがなく、低コストで信頼性の高い半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１によるＲＦ処理部の一例を示すブロック図である。
【図２】図１のＲＦ処理部に設けられた送受信ＡＤＰＬＬにおける構成の一例を示すブロック図である。
【図３】図２のＡＤＰＬＬに設けられたＴＤＣの構成例を示すブロック図である。
【図４】図３のＴＤＣにおける各部信号のタイミングチャートである。
【図５】図２の送受信ＡＤＰＬＬに設けられたカウンタの一例を示すブロック図である。
【図６】図５のカウンタにおけるタイミングチャートである。
【図７】図２のＡＤＰＬＬにおける周波数ロックの過程を示す模式図である。
【図８】図２の送受信ＡＤＰＬＬにおける動作の一例を示すフローチャートである。
【図９】図２のＡＤＰＬＬに設けられたプロセスモニタ制御部のルックアップテーブル格納部に格納されているルックアップテーブルの一例を示す説明図である。
【図１０】図３のＴＤＣにおける解像度のプロセス依存を示す説明図である。
【図１１】図３のＴＤＣを用いて基準クロック信号の周期を測定した場合のディジタル値の一例を示す説明図である。
【図１２】図２の調整制御部に備えられたルックアップテーブルの一例を示す説明図である。
【図１３】図１２に続く調整制御部に備えられたルックアップテーブルの一例を示す説明図である。
【図１４】図２のＡＤＰＬＬに設けられたプロセスモニタ制御部によるプロセスモニタ処理のキャリブレーションタイミングの一例を示した説明図である。
【図１５】図２の送受信ＡＤＰＬＬにおけるプロセスモニタ処理時の周波数遷移を示す説明図である。
【図１６】図２の送受信ＡＤＰＬＬにおける通常のロック過程を示す説明図である。
【図１７】本発明の実施の形態２によるＲＦ処理部の一例を示すブロック図である。
【図１８】図１７のＲＦ処理部に設けられた送受信ＡＤＰＬＬにおけるプロセスモニタ処理の動作の一例を示すフローチャートである。
【図１９】本発明の実施の形態３によるＲＦ処理部の一例を示すブロック図である。
【図２０】図１９のＲＦ処理部に設けられた温度センサの一例を示す説明図である。
【図２１】図１９のＲＦ処理部に設けられたプロセスモニタ制御部のルックアップテーブル格納部に格納されているルックアップテーブルの一例を示す説明図である。
【図２２】図１９のＡＤＰＬＬを構成するＴＤＣにおける解像度の温度とプロセス依存とを示す説明図である。
【図２３】図１９のＴＤＣを用いて基準クロック信号の周期を測定した場合のディジタル値の一例を示す説明図である。
【図２４】本発明の実施の形態４によるＲＦ処理部の一例を示すブロック図である。
【図２５】図２４のＲＦ処理部におけるチップレイアウトの一例を示す説明図である。
【図２６】図２４のプロセスモニタ制御部によるプロセスモニタ処理のキャリブレーションタイミングの一例を示した説明図である。
【図２７】本発明の実施の形態５によるＲＦ処理部に設けられたＴＤＣにおけるレイアウトの一例を示す説明図である。
【図２８】本発明の実施の形態６によるＲＦ処理部、およびベースバンド回路の一例を示すブロック図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１によるＲＦ処理部の一例を示すブロック図、図２は、図１のＲＦ処理部に設けられた送受信ＡＤＰＬＬにおける構成の一例を示すブロック図、図３は、図２のＡＤＰＬＬに設けられたＴＤＣの構成例を示すブロック図、図４は、図３のＴＤＣにおける各部信号のタイミングチャート、図５は、図２の送受信ＡＤＰＬＬに設けられたカウンタの一例を示すブロック図、図６は、図５のカウンタにおけるタイミングチャート、図７は、図２のＡＤＰＬＬにおける周波数ロックの過程を示す模式図、図８は、図２の送受信ＡＤＰＬＬにおける動作の一例を示すフローチャート、図９は、図２のＡＤＰＬＬに設けられたプロセスモニタ制御部のルックアップテーブル格納部に格納されているルックアップテーブルの一例を示す説明図、図１０は、図３のＴＤＣにおける解像度のプロセス依存を示す説明図、図１１は、図３のＴＤＣを用いて基準クロック信号の周期を測定した場合のディジタル値の一例を示す説明図、図１２は、図２の調整制御部に備えられたルックアップテーブルの一例を示す説明図、図１３は、図１２に続く調整制御部に備えられたルックアップテーブルの一例を示す説明図、図１４は、図２のＡＤＰＬＬに設けられたプロセスモニタ制御部によるプロセスモニタ処理のキャリブレーションタイミングの一例を示した説明図、図１５は、図２の送受信ＡＤＰＬＬにおけるプロセスモニタ処理時の周波数遷移を示す説明図、図１６は、図２の送受信ＡＤＰＬＬにおける通常のロック過程を示す説明図である。
【００２８】
本実施の形態１において、ＲＦ処理部１は、たとえば、携帯電話などの通信移動体システムに備えられる半導体集積回路装置である。このＲＦ処理部１は、送受信にダイレクトコンバージョン方式を採用し、受信信号を復調したり、送信信号を変調したりする。
【００２９】
ＲＦ処理部１には、図１に示すように、アンテナスイッチ２が接続されており、該アンテナスイッチ２には、アンテナ３が接続されている。アンテナ３は、信号電波の送受信を行う。アンテナスイッチ２は、送受信した信号を切り替える。
【００３０】
また、ＲＦ処理部１には、ベースバンド回路４が接続されている。ベースバンド回路４は、送信データをＩ信号、Ｑ信号に変換したりＲＦ処理部１を制御する。ＲＦ処理部１は、たとえば、受信系回路５、送信系回路６、およびプロセスモニタ部７から構成されている。
【００３１】
受信系回路５は、低雑音増幅器８、位相シフタ９、ミキサ１０，１１、フィルタ１２，１３、および利得可変増幅器１４，１５などの機能ブロックから構成されている。
【００３２】
低雑音増幅器８は、受信信号を増幅するアンプである。位相シフタ９は、後述する送受信ＡＤＰＬＬ２４で生成されたクロック信号を分周し、直交信号を生成する。ミキサ１０，１１は、低雑音増幅器８で増幅された受信信号に位相シフタ９で分周された直交信号を合成することで復調を行う復調回路である。
【００３３】
フィルタ１２，１３は、ローパスフィルタからなる。利得可変増幅器１４，１５は、復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンド回路４へ出力する。
【００３４】
送信系回路６は、フィルタ１６，１７、位相シフタ１８、直交変調器１９、ならびに電力増幅器２０などの機能ブロックから構成されている。
【００３５】
フィルタ１６，１７は、たとえば、ローパスフィルタからなり、位相シフタ１８は、送受信ＡＤＰＬＬ２４で生成されたクロック信号から９０°位相がずれた直交信号を生成する。
【００３６】
直交変調器１９は、乗算器２１，２２、および加算器２３から構成されており、生成された直交信号をベースバンド回路４から供給されるＩ信号とＱ信号により変調をかけ、変調された信号を合成する。電力増幅器２０は、直交変調器１９から出力される送信信号を増幅する。
【００３７】
プロセスモニタ部７は、送受信ＡＤＰＬＬ２４、制御部２５、および調整制御部２６〜３５などから構成されている。プロセスモニタ部７は、ＭＯＳトランジスタにおけるプロセスばらつきを検出し、各回路が最適な特性となるように制御するプロセスモニタ処理を行う。
【００３８】
送受信ＡＤＰＬＬ２４は、外部接続されたクロック発振器などが生成したクロック信号ＴＣＸＯに基づいて、位相シフタ９，１８に用いられるクロック信号を生成するとともに、プロセスばらつきの計測を行い、取得したプロセスばらつきに応じてプロセス信号を出力する。
【００３９】
制御部２５は、プロセスモニタ部７の制御を司る。調整制御部２６〜３５は、送受信ＡＤＰＬＬ２４から出力されたプロセス信号からプロセス制御信号を出力する。調整制御部２６は、プロセス制御信号によって送受信ＡＤＰＬＬ２４に設けられたディジタル制御発振器３８の電気的特性を最適にする。調整制御部２７は、プロセス制御信号によって低雑音増幅器８の電気的特性を最適にする。
【００４０】
調整制御部２８は、プロセス制御信号によってミキサ１０，１１の電気的特性を最適にし、調整制御部２９は、プロセス制御信号によって位相シフタ９の電気的特性を最適にする。
【００４１】
同様に、調整制御部３０はフィルタ１２，１３を、調整制御部３１は、利得可変増幅器１４，１５を、調整制御部３２は電力増幅器２０を、調整制御部３３は乗算器２１，２２、加算器２３を、調整制御部３４は位相シフタ１８を、調整制御部３５はフィルタ１６，１７を、各々のプロセス制御信号によってそれぞれ最適な電気的特性とする。
【００４２】
図２は、送受信ＡＤＰＬＬ２４の構成例を示すブロック図である。
【００４３】
送受信ＡＤＰＬＬ２４は、図示するように、ディジタル位相比較器３６、ディジタルループフィルタ３７、ディジタル制御発振器３８、分周器３９、およびプロセスモニタ制御部４０から構成されている。
【００４４】
ディジタル制御発振器３８から出力される信号を分周器３９によって分周し、ディジタル位相比較器３６によって基準クロック信号ＴＣＸＯと位相を比較する。比較結果は、ディジタル信号で出力され、ディジタルループフィルタ３７で高域の雑音成分を除去したあと、ディジタル制御発振器３８に入力される。
【００４５】
分周後の周波数と基準クロック信号ＴＣＸＯの周波数とが一致するまで帰還がかかるため、送受信ＡＤＰＬＬ２４の出力には、基準クロック信号ＴＣＸＯの周波数の分周比倍の周波数を持つクロックが得られる。この状態をロックしたという。また、周波数の制御は分周比を変えることで行う。
【００４６】
また、ディジタル位相比較器３６は、ＴＤＣ(Time to Digital Converter)４１、カウンタ４２、加算器４３、ならびにスイッチ４４から構成されている。ＴＤＣ４１は、位相差をディジタル値に変える。
【００４７】
入力信号は基準クロック信号ＴＣＸＯである信号ＶＲＥＦ（e.g. 26MHz)と分周器３９から出力される信号ＶＤＩＶ(e.g. 26MHz)"、信号ＶＰＲＥ(e.g. 1GHz)"がある。位相差は、カウンタ４２で粗く、ＴＤＣ４１で細かく検出して出力で合成する。
【００４８】
カウンタ４２には、信号ＶＲＥＦと信号ＶＤＩＶとがそれぞれ入力され、ＴＤＣ４１は、信号ＶＲＥＦと信号ＶＰＲＥがそれぞれ入力される。スイッチ４４は、制御部２５から出力される制御信号に基づいて、ＴＤＣ４１から出力される信号を加算器４３、またはプロセスモニタ制御部４０のいずれかに出力されるように切り替えを行う。
【００４９】
図３は、ＴＤＣ４１の構成例を示すブロック図である。
【００５０】
ＴＤＣ４１は、図３に示すように、多段の遅延セル４１ａ1〜４１ａN、多段のフリップフロップ４１ｂ1〜４１ｂN、およびデコーダ４１ｃから構成されている。この場合、フリップフロップ４１ｂの出力信号が’１’から’０’に変化するエッジを検出することで、信号ＶＰＲＥと信号ＶＲＥＦの立ち上がりの位相差を検出する。位相(時間)分解能は遅延セル４１ａ1〜４１ａNの遅延量で決まる。
【００５１】
図４は、図３のＴＤＣ４１における各部信号のタイミングチャートである。
【００５２】
図４において、上方から下方にかけて、信号ＶＲＥＦ、信号ＶＰＲＥ、初段から８段目までの各遅延素子４１ａ1〜４１ａNの出力信号Ｄ１〜Ｄ８の信号タイミングをそれぞれ示している。この場合、図３に示した構成のＴＤＣ４１では、図４に示すように、分解能は２０ｐｓとなり、位相差は１４０ｐｓとなる。
【００５３】
図５は、カウンタ４２の一例を示すブロック図である。
【００５４】
カウンタ４２は、図示するように、インバータ４２ａ、積分器４２ｂ、ラッチ４２ｃ，４２ｄ、および減算器４２ｅから構成されている。
【００５５】
この場合、信号ＶＰＲＥのエッジを積分器４２ｂでカウントして出力させ、それを信号ＶＲＥＦ、信号ＶＤＩＶによってラッチ４２ｃ，４２ｄによってそれぞれラッチしたあとに、減算器４２ｅによって引き算して出力する。
【００５６】
また、図６は、図５のカウンタ４２におけるタイミングチャートであり、ＴＤＣ４１の出力は、カウンタ４２の重みに正規化された後、カウンタ４２の出力と結合される。 図７に周波数ロックの過程を模式図で示す。なお、図７に示したＡＢＳ(Auto Band Selection)期間は、ロック動作の前に、希望周波数に近いディジタル制御発振器３８の発振バンドを選択する期間である。また、ＡＢＳ以前は、ディジタルループフィルタ３７の出力を固定して、ループが開いた状態(オープンループ)で動作しており、ＡＢＳ後はループが閉じた状態である。
【００５７】
次に、本実施の形態１によるプロセスモニタ処理における送受信ＡＤＰＬＬ２４の動作について、図８のフローチャートを用いて説明する。
【００５８】
プロセスモニタ処理は、ＴＤＣ４１を利用してオープンループで行う。まず、ベースバンド回路４から、プロセスモニタ処理を開始するオートバンドセレクト信号ＡＢＳが出力されると、ディジタル制御発振器３８は、予め決めた周波数に近い発振バンド（〜＋／−数十ＭＨｚ程度）を選択する（ステップＳ１０１）。ここで、許容される周誤差は、ＴＤＣ４１の解像度で決まる。ＴＤＣ４１の出力に影響を与えない範囲であることが必要である。
【００５９】
続いて、制御部２５は、スイッチ４４の信号出力先を切り換える制御信号を出力する。この制御信号を受けて、スイッチ４４は、ＴＤＣ４１から出力される信号の出力先を、加算器４３からプロセスモニタ制御部４０に切り換える（ステップＳ１０２）。
【００６０】
そして、ＴＤＣ４１により、信号ＶＲＥＦの立ち上がりエッジと最も近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値Ｎ１に変換する（ステップＳ１０３）。続いて、信号ＶＲＥＦの立ち上がりエッジと２番目に近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値Ｎ２に変換する（ステップＳ１０４）。
【００６１】
その後、ＴＤＣ４１は、ステップＳ１０３の処理とステップＳ１０４の処理におけるディジタル値の差（Ｎ２−Ｎ１）を算出し（ステップＳ１０５）、プロセスモニタ制御部４０に出力する。ディジタル値の差（Ｎ２−Ｎ１）は、信号ＶＰＲＥの一周期のディジタル値に相当する。
【００６２】
また、ステップＳ１０３〜Ｓ１０５の処理を数回繰り返し、信号ＶＰＲＥの一周期のディジタル値の平均値を求め、該平均値をプロセスモニタ制御部４０に出力するようにしてもよい。
【００６３】
続いて、プロセスモニタ制御部４０は、ルックアップテーブル（第１のルックアップテーブル）を用いてステップＳ１０５の処理で得られた値と該プロセスモニタ制御部４０に予め設定されている期待している値とを比較し、プロセス値を決定する（ステップＳ１０６）。
【００６４】
たとえば、ディジタル値の差（Ｎ２−Ｎ１）が期待値よりも小さな値ならば、遅延セルの遅延量が大きい。逆に、ディジタル値の差（Ｎ２−Ｎ１）が期待値よりも大きい値ならば、遅延量が小さいことなる。単に大小だけではなく、どの程度大きいか小さいかでプロセスを判断する。
【００６５】
そして、プロセスモニタ制御部４０が決定したプロセス値は、プロセス信号として調整制御部２６〜３５にそれぞれ出力される（ステップＳ１０７）。そして、各調整制御部２６〜３５は、入力されたプロセス信号に基づいて、各回路の電気的特性を設定するプロセス制御信号をそれぞれ算出し、ディジタル制御発振器３８、低雑音増幅器８、ミキサ１０，１１、位相シフタ９、フィルタ１２，１３、利得可変増幅器１４，１５、電力増幅器２０、乗算器２１，２２、加算器２３、位相シフタ１８、ならびにフィルタ１６，１７の電気的特性を最適化するプロセスキャリブレーションを行う（ステップＳ１０８）。
【００６６】
上記したディジタル制御発振器３８、低雑音増幅器８、ミキサ１０，１１、位相シフタ９、フィルタ１２，１３、利得可変増幅器１４，１５、電力増幅器２０、乗算器２１，２２、加算器２３、位相シフタ１８、およびフィルタ１６，１７には、レジスタが備えられており、該レジスタに調整制御部２６〜３５が算出したプロセス信号が設定され、設定値に基づいて電源電圧や電流などが切り替えられ、これにより、最適な特性がえられる。
【００６７】
次に、プロセスモニタ制御部４０における詳細な動作について説明する。
【００６８】
プロセスモニタ制御部４０は、演算部、ならびにルックアップテーブル格納部から構成されている。図９は、ルックアップテーブル格納部に格納されているルックアップテーブルの一例を示す説明図である。
【００６９】
ルックアップテーブルは、図示するように、入力されたディジタル値から、任意のプロセス制御信号を算出するテーブルとなっている。プロセス信号は、たとえば、’ｓｌｏｗ’、’ｔｙｐ１’、’ｔｙｐ２’、および’ｆａｓｔ’から構成されている。
【００７０】
図１０は、ＴＤＣ４１における解像度のプロセス依存を示す説明図であり、図１１は、ＴＤＣ４１を用いて、たとえば、３８４０ＭＨｚ／４の基準クロック信号の周期を測定した場合のディジタル値の一例を示す説明図である。
【００７１】
図１０、図１１において、’ｓｌｏｗ’は、ＴＤＣ４１を構成するトランジスタのしきい値電圧Ｖｔｈが高い場合を示しており、’ｆａｓｔ’は、ＴＤＣ４１を構成するトランジスタのしきい値電圧Ｖｔｈが低い場合を示している。
【００７２】
また、’ｔｙｐ１’は、’ｓｌｏｗ’よりも、ＴＤＣ４１を構成するトランジスタのしきい値電圧Ｖｔｈが低く、’ｔｙｐ２’は、該トランジスタのしきい値電圧Ｖｔｈが’ｔｙｐ１’よりも低く、’ｆａｓｔ’よりも高い場合である。
【００７３】
たとえば、ＴＤＣ４１のトランジスタのしきい値電圧Ｖｔｈが’ｔｙｐ２’の場合、図１０より、該ＴＤＣ４１の解像度は、１２．９ｐｓｅｃであり、このＴＤＣ４１から出力されるディジタル値は、図１１から、１／（３８４０ＭＨｚ／４）＝８１となる。
【００７４】
そして、ＴＤＣ４１から出力されたディジタル値’８１’がプロセスモニタ制御部４０に入力されると、該プロセスモニタ制御部４０の演算部は、図９に示すルックアップテーブルを参照し、該当するデータをプロセス信号として出力する。
【００７５】
この場合、図９において、入力されたディジタル値’８１’は、’７５’より大きく、’９５’よりも小さいので、プロセスモニタ制御部４０の演算部は、’ｔｙｐ２’をプロセス信号として調整制御部２６〜３５にそれぞれ出力する。
【００７６】
図１２、および図１３は、調整制御部２６に備えられたルックアップテーブルの一例を示す説明図である。
【００７７】
調整制御部２６は、前記したプロセスモニタ制御部４０と同様に、演算部、およびルックアップテーブル格納部から構成されており、該ルックアップテーブル格納部には、たとえば、図１２、図１３に示したルックアップテーブル（第２のルックアップテーブル）が格納されている。
【００７８】
図１２は、ディジタル制御発振器３８における電源電圧レギュレータコードと出力電圧振幅との関係を示したテーブルであり、図１３は、ディジタル制御発振器３８における電源電圧レギュレータコードと消費電流との関係を示したテーブルである。
【００７９】
なお、図１２、および図１３では、一例として’ｔｙｐ２’の場合と’ｓｌｏｗ’の場合のみを表示したテーブルを示している。
【００８０】
たとえば、ディジタル制御発振器３８の定格値が７００ｍＶｐｐｓ以上と規定されている場合には、入力されたプロセス信号が’ｔｙｐ２’であると、演算部は、図１２のルックアップテーブルを参照し、’０’（またはそれ以上）の電源電圧レギュレータコードを算出してディジタル制御発振器３８のレジスタに’０’を設定する。ディジタル制御発振器３８は、レジスタに設定された電源電圧レギュレータコード’０’に基づいて、出力電圧振幅の補正を行う。
【００８１】
また、入力されたプロセス信号が、たとえば、’ｓｌｏｗ’であると、演算部は、図１２のルックアップテーブルを参照し、’５’（またはそれ以上）の電源電圧レギュレータコードを算出してディジタル制御発振器３８のレジスタに’５’を設定する。
【００８２】
そして、ディジタル制御発振器３８は、レジスタに設定された電源電圧レギュレータコード’５’に基づいて、出力電圧振幅の補正を行う。
【００８３】
また、消費電流については、小さいことが望ましい。つまり、図１３の電源電圧レギュレータコードは小さいほうがよい。よって、入力されたプロセス信号が’ｔｙｐ２’の場合には、電源電圧レギュレータコードを’０’とし、プロセス信号が’ｓｌｏｗ’の場合には、電源電圧レギュレータコードを’５’としてディジタル制御発振器３８のレジスタに設定する。
【００８４】
これにより、ディジタル制御発振器３８の消費電流は、’ｔｙｐ２’で１２ｍＡ、’ｓｌｏｗ’で１１．４ｍＡとなる。もし、プロセスにより切り替え機能がない場合、常に’ｓｌｏｗ’で決めた’５’を使用することになる。この場合、’ｔｙｐ２’では、１３．８ｍＡとなり、１．８ｍＡの電流が増加することになる。
【００８５】
図１４は、プロセスモニタ制御部４０によるプロセスモニタ処理のキャリブレーションタイミングの一例を示した説明図である。
【００８６】
図１４の上方から下方にかけて、ＲＦ処理部１、送受信ＡＤＰＬＬ２４、受信ＲＸ、および送信ＴＸにおけるそれぞれの状態を示している。
【００８７】
この場合、図示するように、プロセスモニタ処理は、Ｐｏｗｅｒ−ｕｐ（電源投入）後に、一度だけ実行される。そして、プロセス値（プロセス制御信号）が確定した後、この値をアナログ回路は反映し、プロセスキャリブレーションが行われる。
【００８８】
図１５は、送受信ＡＤＰＬＬ２４におけるプロセスモニタ処理時の周波数遷移を示す説明図である。
【００８９】
送受信ＡＤＰＬＬ２４は、オートバンド選択(ABS)後、プロセスモニタ処理を行い、動作がＯＦＦとなる。オートバンド選択時間は、たとえば、数十μｓｅｃ程度で終わる。通常の送受信ＡＤＰＬＬ２４のロック過程（たとえば、数百μｓｅｃ程度）に比べ時間と消費電力を削減することができる。
【００９０】
また、図１６は、比較のための送受信ＡＤＰＬＬ２４における通常のロック過程を示す説明図であり、この場合には、オートバンド選択（ＡＢＳ）後、ロック過程に移る。
【００９１】
それにより、本実施の形態１によれば、送受信ＡＤＰＬＬ２４を利用してプロセスモニタ処理を行うことができるので、面積の増加を低減しながら、プロセスをモニタすることが可能となる。
【００９２】
（実施の形態２）
図１７は、本発明の実施の形態２によるＲＦ処理部の一例を示すブロック図、図１８は、図１７のＲＦ処理部に設けられた送受信ＡＤＰＬＬにおけるプロセスモニタ処理の動作の一例を示すフローチャートである。
【００９３】
本実施の形態２では、図１７に示すように、ＲＦ処理部１の送受信ＡＤＰＬＬ２４に、遅延ロックループであるＤＬＬ(Delay Locked Loop)４５、およびスイッチ４６，４７を新たに設け、ＴＤＣ４１に入力する試験信号として、該ＤＬＬ４５から任意の位相差をもつ信号ＶＤＬＬ１（第１の信号）、および信号（第２の信号）ＶＤＬＬ２を入力する構成よりなるものである。
【００９４】
ＤＬＬ４５は、信号ＶＲＥＦから正確な位相差をもつ信号ＶＤＬＬ１，ＶＤＬＬ２を生成して出力する。スイッチ４６は、制御部２５から出力される制御信号に基づいて、ＤＬＬ４５から出力される信号ＶＤＬＬ１、または信号ＶＲＥＦのいずれかをＴＤＣ４１とカウンタ４２とにそれぞれ出力するように切り換える。
【００９５】
また、スイッチ４７は、制御部２５から出力される制御信号に基づいて、ＤＬＬ４５から出力される信号ＶＤＬＬ２、または分周器３９から出力される信号ＶＰＲＥのいずれかをＴＤＣ４１に出力するように切り換える。その他の接続構成については、前記実施の形態１における図２と同様であるので、説明は、省略する。
【００９６】
図１８は、送受信ＡＤＰＬＬ２４におけるプロセスモニタ処理の動作の一例を示すフローチャートである。
【００９７】
この場合も、プロセスモニタ処理は、前記実施の形態１（図８）と同様にオープンループで行う。
【００９８】
まず、制御部２５がＤＬＬ４５を動作させると、該ＤＬＬ４５は、予め決めた位相差を持つ信号ＶＤＬＬ１、および信号ＶＤＬＬ２をそれぞれ生成する（ステップＳ２０１）。続いて、制御部２５は、スイッチ４４，４６，４７の信号出力先を切り換える制御信号を出力する。
【００９９】
この制御信号を受けて、スイッチ４４は、ＴＤＣ４１から出力される信号の出力先を、加算器４３からプロセスモニタ制御部４０に切り換え、スイッチ４６は、ＤＬＬ４５から出力される信号ＶＤＬＬ１がＴＤＣ４１に入力されるように切り換え、スイッチ４７は、ＤＬＬ４５から出力される信号ＶＤＬＬ２がＴＤＣ４１に入力されるように切り換える（ステップＳ２０２）。
【０１００】
そして、ＴＤＣ４１により、信号ＶＤＬＬ１と信号ＶＤＬＬ２との立ち上がりエッジの期間をディジタル値に変換する（ステップＳ２０３）。続いて、プロセスモニタ制御部４０は、ステップＳ２０３の処理で得られた値と該プロセスモニタ制御部４０に予め設定されている期待している値とを比較し、プロセス値を決定する（ステップＳ２０４）。
【０１０１】
ステップＳ２０３の処理で得られた値が期待よりも小さな値ならば、遅延セルの遅延量が大きく、逆に、大きい値ならば、遅延量が小さい。単に大小だけではなく、どの程度大きいか小さいかでプロセスを判断する。
【０１０２】
また、ステップＳ２０３の処理を数回繰り返し、ステップＳ２０３の処理で得られたディジタル値の平均値を求め、該平均値をプロセスモニタ制御部４０に出力するようにしてもよい。
【０１０３】
そして、プロセスモニタ制御部４０が決定したプロセス値は、プロセス信号として調整制御部２６〜３５にそれぞれ出力される（ステップＳ２０５）。各調整制御部２６〜３５は、入力されたプロセス信号に基づいて、各回路の電気的特性を設定するプロセス制御信号をそれぞれ算出し、ディジタル制御発振器３８、低雑音増幅器８、ミキサ１０，１１、位相シフタ９、フィルタ１２，１３、利得可変増幅器１４，１５、電力増幅器２０、乗算器２１，２２、加算器２３、位相シフタ１８、ならびにフィルタ１６，１７の電気的特性を最適にするプロセスキャリブレーションを行う（ステップＳ２０６）。
【０１０４】
それにより、本実施の形態２では、ＤＬＬ４５を追加することにより、プロセスモニタ時におけるオートバンドセレクト（ＡＢＳ）を不要にすることができ、該プロセスモニタ処理の処理時間を短縮することができる。
【０１０５】
（実施の形態３）
図１９は、本発明の実施の形態３によるＲＦ処理部の一例を示すブロック図、図２０は、図１９のＲＦ処理部に設けられた温度センサの一例を示す説明図、図２１は、図１９のＲＦ処理部に設けられたプロセスモニタ制御部のルックアップテーブル格納部に格納されているルックアップテーブルの一例を示す説明図、図２２は、図１９のＡＤＰＬＬを構成するＴＤＣにおける解像度の温度とプロセス依存とを示す説明図、図２３は、図１９のＴＤＣを用いて基準クロック信号の周期を測定した場合のディジタル値の一例を示す説明図である。
【０１０６】
本実施の形態３では、図１９に示すように、ＲＦ処理部１のプロセスモニタ部７に、新たに温度センサ４８が追加された構成となっている。この温度センサ４８の出力部には、プロセスモニタ制御部４０が接続されている。ＲＦ処理部１におけるその他の構成については、前記実施の形態１の図１、図２と同様となっているので説明は省略する。
【０１０７】
図２０は、温度センサ４８における構成の一例を示す説明図である。
【０１０８】
温度センサ４８は、抵抗Ｒ０〜Ｒ８、ダイオードＤ１、およびコンパレータＣＰ１〜ＣＰ７から構成されている。抵抗Ｒ０の一方の接続部は、たとえば、バンドギャップリファレンス回路によって生成された電源電圧Ｖｂから生成された温度依存性がない電源電圧ＶＬＤが供給されるように接続されており、該抵抗Ｒ０の他方の接続部には、ダイオードＤ１のアノードが接続されている。
【０１０９】
ダイオードＤ１のカソードと基準電位ＶＳＳとの間には、直列接続された抵抗Ｒ１〜Ｒ８がそれぞれ接続されている。コンパレータＣＰ１〜ＣＰ７の負（−）側入力端子には、電源電圧Ｖｂが入力されるようにそれぞれ接続されている。
【０１１０】
コンパレータＣＰ１の正（＋）側入力端子には、抵抗Ｒ１と抵抗Ｒ２との接続部が接続されている。コンパレータＣＰ２の正（＋）側入力端子には、抵抗Ｒ２，Ｒ３の接続部が接続されており、コンパレータＣＰ３の正（＋）側入力端子には、抵抗Ｒ３，Ｒ４の接続部が接続されている。
【０１１１】
コンパレータＣＰ４の正（＋）側入力端子には、抵抗Ｒ４，Ｒ５の接続部が接続されており、コンパレータＣＰ５の正（＋）側入力端子には、抵抗Ｒ５，Ｒ６の接続部が接続されている。
【０１１２】
同様に、コンパレータＣＰ６の正（＋）側入力端子には、抵抗Ｒ６，Ｒ７の接続部が接続されており、コンパレータＣＰ７の正（＋）側入力端子には、抵抗Ｒ７，Ｒ８の接続部が接続されている。
【０１１３】
ダイオードＤ１は、温度が高くなると順方向電圧Ｖｄが小さくなる特性を有している。したがって、抵抗Ｒ１〜Ｒ８の各接続部から出力される分圧電圧Ｖｔ０〜Ｖｔ６は、温度が高くなると高くなっていく。
【０１１４】
一方、バンドギャップリファレンス回路で生成された電源電圧Ｖｂは、温度によらず一定である。よって、電源電圧Ｖｂと分圧電圧Ｖｔ０〜Ｖｔ６とをコンパレータＣＰ１〜ＣＰ７によってそれぞれ比較することにより、温度センサとして利用することができる。
【０１１５】
温度が２５℃の場合には、たとえば、コンパレータＣＰ１〜ＣＰ４の出力がハイ信号となり、コンパレータＣＰ５〜ＣＰ７の出力がロー信号となる。これらコンパレータＣＰ１〜ＣＰ７から出力される信号を温度データとしてプロセスモニタ制御部４０に出力することにより、より高精度なプロセスモニタ処理を行うことができる。
【０１１６】
図２１は、プロセスモニタ制御部４０のルックアップテーブル格納部に格納されているルックアップテーブルの一例を示す説明図である。
【０１１７】
ルックアップテーブルは、図示するように、入力されたディジタル値、および温度データから、任意のプロセス制御信号を算出するテーブルとなっている。温度データの範囲は、’−２０℃以下’、’−２０〜０℃’、’０℃〜２０℃’、’−２０〜４０℃’、’４０℃〜６０℃’、’−６０〜８０℃’、’８０℃〜１００℃’、および’１００℃以上’であり、プロセス信号は、たとえば、’ｓｌｏｗ’、’ｔｙｐ１’、’ｔｙｐ２’、および’ｆａｓｔ’から構成されている。
【０１１８】
図２２は、ＴＤＣ４１における解像度の温度とプロセス依存とを示す説明図であり、図２３は、ＴＤＣ４１を用いて、たとえば、３８４０ＭＨｚ／４の基準クロック信号の周期を測定した場合のディジタル値の一例を示す説明図である。
【０１１９】
たとえば 温度データが２５℃で、ＴＤＣ４１のトランジスタのしきい値電圧Ｖｔｈが’ｔｙｐ２’の場合、図２２から、該ＴＤＣ４１の解像度は、１２．９ｐｓｅｃであり、このＴＤＣ４１から出力されるディジタル値は、図２３から、１／（３８４０ＭＨｚ／４）＝８１となる。
【０１２０】
よって、図２１において、入力されたディジタル値’８１’は、’７５’より大きく、’９５’よりも小さいので、プロセスモニタ制御部４０の演算部は、’ｔｙｐ２’をプロセス信号として調整制御部２６〜３５にそれぞれ出力する。
【０１２１】
そして、調整制御部２６〜３５は、入力されたプロセス信号’ｔｙｐ２’に基づいて、プロセスキャリブレーションを実行する。この場合、プロセスキャリブレーションは、前記実施の形態１の図１２、および図１３に示した処理と同様であるので、説明は省略する。
【０１２２】
それにより、本実施の形態３においては、温度センサ４８を設けたことにより、より詳細に環境をモニタすることが可能となり、高精度なプロセスキャリブレーションを行うことができる。
【０１２３】
また、プロセスモニタ処理時の温度を考慮することができるので、ワースト条件をカバーする必要がなく、それによるオーバマージンな設計が不要となり、消費電力などを低減することができる。
【０１２４】
（実施の形態４）
図２４は、本発明の実施の形態４によるＲＦ処理部の一例を示すブロック図、図２５は、図２４のＲＦ処理部におけるチップレイアウトの一例を示す説明図、図２６は、図２４のプロセスモニタ制御部によるプロセスモニタ処理のキャリブレーションタイミングの一例を示す説明図である。
【０１２５】
前記実施の形態１では、送受信にダイレクトコンバージョン方式を採用し、送信と受信とを時分割で交互に行うことによって、ローカル発振器である送受信ＡＤＰＬＬ２４（図２）を共用する構成としたが、本実施の形態４では、たとえば、Ｗ−ＣＤＭＡ方式などのように送信と受信とを同時に行うＲＦ処理部１の構成について説明する。
【０１２６】
この場合、ＲＦ処理部１のプロセスモニタ部７には、図２４に示すように、ローカル発振器として受信ＡＤＰＬＬ２４ａと送信ＡＤＰＬＬ２４ｂ、制御部２５ａ，２５ｂ、調整制御部２６ａ，２６ｂが設けられている。
【０１２７】
制御部２５ａは、プロセスモニタ処理時における受信ＡＤＰＬＬ２４ａの制御を司り、制御部２５ｂは、プロセスモニタ処理時における送信ＡＤＰＬＬ２４ｂの制御を司る。
【０１２８】
調整制御部２６ａ，２７〜３１は、受信ＡＤＰＬＬ２４ａから出力されたプロセス信号からプロセス制御信号を出力する。調整制御部２６ｂ，３２〜３５は、送信ＡＤＰＬＬ２４ｂから出力されたプロセス信号からプロセス制御信号を出力する。
【０１２９】
調整制御部２６ａは、プロセス制御信号によって受信ＡＤＰＬＬ２４ａに設けられたディジタル制御発振器の電気的特性を最適にし、調整制御部２６ｂは、プロセス制御信号によって送信ＡＤＰＬＬ２４ｂに設けられたディジタル制御発振器の電気的特性を最適にする。
【０１３０】
その他の接続構成、および動作については、前記実施の形態１と同じであるので、説明は省略する。
【０１３１】
図２５は、図２４に示したＲＦ処理部１におけるチップレイアウトの一例を示す説明図である。
【０１３２】
図２５の左上方には、送信ＡＤＰＬＬ２４ｂがレイアウトされており、該送信ＡＤＰＬＬ２４ｂの右側には、電力増幅器２０がレイアウトされている。この電力増幅器２０の左下方には、位相シフタ１８がレイアウトされており、該位相シフタ１８の右側には、直交変調器１９がレイアウトされている。
【０１３３】
また、電力増幅器２０、および直交変調器１９の右側には、フィルタ１６，１７がレイアウトされている。送信ＡＤＰＬＬ２４ｂ、位相シフタ１８、および直交変調器１９の下方には、利得可変増幅器１４，１５がレイアウトされており、該利得可変増幅器１４，１５の下方には、フィルタ１２，１３がレイアウトされている。
【０１３４】
利得可変増幅器１４，１５、およびフィルタ１２，１３の右側には、制御部２５ａ，２５ｂがレイアウトされており、該制御部２５ａ，２５ｂの下方には、受信ＡＤＰＬＬ２４ａがレイアウトされている。
【０１３５】
フィルタ１２，１３の左下方には、ミキサ１０，１１がレイアウトされており、該ミキサ１０，１１の下方には、低雑音増幅器８がレイアウトされている。そして、ミキサ１０、ならびに低雑音増幅器８の右側には、位相シフタ９がレイアウトされている。
【０１３６】
この場合、配線長を短くするために、受信ＡＤＰＬＬ２４ａは、受信系回路５がレイアウトされたブロックの近くに配置され、送信ＡＤＰＬＬ２４ｂは、送信系回路６がレイアウトされたブロックの近くに配置された構成となっている。このレイアウトによって、プロセスのばらつきを、より最適に補正することができる。
【０１３７】
図２６は、プロセスモニタ制御部４０によるプロセスモニタ処理のキャリブレーションタイミングの一例を示す説明図である。
【０１３８】
図２６の上方から下方にかけて、ＲＦ処理部１、ＡＤＰＬＬ２４、受信ＲＸ、および送信ＴＸにおけるそれぞれの状態を示している。
【０１３９】
図示するように、プロセスモニタ処理は、Ｐｏｗｅｒ−ｕｐ（電源投入）後に、一度だけ実行される。また、受信ＡＤＰＬＬ２４ａと送信ＡＤＰＬＬ２４ｂとが独立して設けられているので、同時にプロセスモニタ処理を行うことが可能である。
【０１４０】
それにより、本実施の形態４においても、面積の増加を低減しながら、高精度なプロセスキャリブレーションを行うことができる。
【０１４１】
（実施の形態５）
図２７は、本発明の実施の形態５によるＲＦ処理部に設けられたＴＤＣにおけるレイアウトの一例を示す説明図である。
【０１４２】
本実施の形態５では、ＴＤＣ４１（図２）におけるレイアウトの一例について、図２７を用いて説明する。
【０１４３】
ＴＤＣ４１は、前記実施の形態１の図３に示したように、遅延セル４１ａ1〜４１ａN、フリップフロップ４１ｂ1〜４１ｂN、およびデコーダ４１ｃから構成されており、図２７において、上方には、遅延セル４１ａ1〜４１ａN、およびダミーの遅延セル４１ａNNが左から右にかけてレイアウトされている。
【０１４４】
これら遅延セル４１ａ1〜４１ａNNの下方には、左から右にかけて、フリップフロップ４１ｂ1〜４１ｂN、およびダミーのフリップフロップ４１ｂNNがそれぞれレイアウトされている。そして、フリップフロップ４１ｂ1〜４１ｂNNの下方には、デコーダ４１ｃがレイアウトされている。
【０１４５】
ＴＤＣ４１は、位相差検出の線形性が重要である。このため、遅延セル４１ａ1〜４１ａN、ならびにフリップフロップ４１ｂ1〜４１ｂNは、整然に並べる必要がある。この場合、通常ロジックで行われる自動配置配線によるレイアウト設計手法は用いない。
【０１４６】
また、通常の同期設計では、データの取りこぼしを防ぐため、連続するフリップフロップのデータのフローとクロックのフローを逆にする。ＴＤＣは同期設計ではないため、同一方向から入力する。
【０１４７】
図２７において、データの配線長とクロックラインの配線長Ｈ２を略同じにレイアウトすることで、配線長によるデータ遅延の影響をキャンセルすることができる。一方、検出したデータを次のクロックまでに処理すればよいため、デコーダ４１ｃには大きなレイアウト制限はない。よって、デコーダ４１ｃは、面積を削減する為、自動配置配線によるレイアウト設計を行う。
【０１４８】
（実施の形態６）
図２８は、本発明の実施の形態６によるＲＦ処理部、およびベースバンド回路の一例を示すブロック図である。
【０１４９】
前記実施の形態１においては、電源投入毎にプロセスモニタ処理を行う場合について記載したが、たとえば、プロセス値が確定した後、該プロセス値を記憶するようにしてもよい。
【０１５０】
その場合、図２８に示すように、ベースバンド回路４にメモリ４ａを設け、ＲＦ処理部１の出力回路からベースバンド回路４の入力回路経由で該メモリ４ａにプロセス値を格納する。
【０１５１】
そして、適切なタイミングでベースバンド回路４の出力回路からＲＦ処理部１の入力回路経由で各調整制御部２６〜３５にプロセス値を分配する。
【０１５２】
それにより、ＲＦ処理部１の電源をＯＦＦしても、ベースバンド回路４にデータが格納されているため、該ＲＦ処理部１に電源が投入されてもプロセスモニタ処理を不要とすることができる。
【０１５３】
これにより、キャリブレーション時間、ならびに消費電力を削減することができる。
【０１５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１５５】
本発明は、携帯電話などに用いられる高周波処理用の半導体集積回路装置におけるプロセスモニタ処理技術に適している。
【符号の説明】
【０１５６】
１  ＲＦ処理部
２  アンテナスイッチ
３  アンテナ
４  ベースバンド回路
４ａ  メモリ
５  受信系回路
６  送信系回路
７  プロセスモニタ部
８  低雑音増幅器
９  位相シフタ
１０，１１  ミキサ
１２，１３  フィルタ
１４，１５  利得可変増幅器
１６，１７  フィルタ
１８  位相シフタ
１９  直交変調器
２０  電力増幅器
２１，２２  乗算器
２３  加算器
２４  送受信ＡＤＰＬＬ
２４ａ  受信ＡＤＰＬＬ
２４ｂ  送信ＡＤＰＬＬ
２５  制御部
２５ａ  制御部
２５ｂ  制御部
２６  調整制御部
２６ａ  調整制御部
２６ｂ  調整制御部
２７〜３５  調整制御部
３６  ディジタル位相比較器
３７  ディジタルループフィルタ
３８  ディジタル制御発振器
３９  分周器
４０  プロセスモニタ制御部
４１  ＴＤＣ
４１ａ1〜４１ａN  遅延セル
４１ａNN  遅延セル
４１ｂ1〜４１ｂN  フリップフロップ
４１ｂNN  フリップフロップ
４１ｃ  デコーダ
４２  カウンタ
４２ａ  インバータ
４２ｂ  積分器
４２ｃ，４２ｄ  ラッチ
４２ｅ  減算器
４３  加算器
４４  スイッチ
４５  ＤＬＬ
４６，４７  スイッチ
４８  温度センサ
Ｒ０〜Ｒ８  抵抗
Ｄ１  ダイオード
ＣＰ１〜ＣＰ７  コンパレータ
Ｈ１，Ｈ２  配線長
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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