【事件の表示】
　特願２０１３−２１９８１１「集積回路のトランジスタ構造」拒絶査定不服審判事件〔平成２６年　３月１３日出願公開、特開２０１４−　４５２０８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２２年７月２８日（パリ条約による優先権主張　２００９年　７月２８日　（ＵＳ）アメリカ合衆国、２０１０年７月７日　（ＵＳ）アメリカ合衆国）を出願日とする特願２０１０−１６９４８７号（以下「原出願」という。）の一部を、平成２５年１０月２３日に新たな特許出願としたものであって、同日に上申書が提出され、平成２６年１０月２４日付けで拒絶理由が通知され、平成２７年１月９日に意見書及び手続補正書が提出されたが、同年４月２４日付けで拒絶査定がなされ、これに対して同年８月２８日に審判請求がなされたものである。
第２　本願発明の進歩性の有無について
１　本願発明について 
　本願の請求項１ないし５に係る発明は、平成２７年１月９日に提出された手続補正書により補正された特許請求の範囲の請求項１ないし５に記載された事項により特定されるものであって、そのうち請求項１に係る発明（以下「本願発明」という。）は、次のとおりのものと認める。
「【請求項１】
　Ｓｉを含有する半導体基板と、
　前記半導体基板上のソース領域及びドレイン領域の少なくとも１つに位置し、５０％以上のＧｅ濃度を有する第１ＳｉＧｅ層と、
　前記ソース領域と前記ドレイン領域との間のチャネルと、
　前記チャネルを覆うゲート電極と、を含み、
　前記第１ＳｉＧｅ層におけるＳｉの少なくとも一部が前記半導体基板に由来し、
　前記ゲート電極が前記第１ＳｉＧｅ層の先端と重なるように設けられている、
集積回路のトランジスタ構造。」
２　引用文献の記載と引用発明
（１）引用文献
　原査定の拒絶の理由に引用され、本願及び原出願の優先権主張の基礎とされた出願のうち最先のものが出願された日（以下「優先日」という。）の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である米国特許出願公開第２００９／００３９３８８号明細書（以下「引用文献」という。）には、図面とともに、次の事項が記載されている。（当審注．下線は当審において付加し、訳は当審で作成した。）
　ア「[0001] The present invention relates generally to integrated circuits, and more particularly to an integrated circuit system employing a condensation process.
・・・
[0003] 
A common active device within an integrated circuit is the metal-oxide-semiconductor field-effect transistor (MOSFET), which is commonly referred to as a field-effect transistor (FET). A MOSFET generally includes a semiconductor substrate, having a source, a drain, and a channel located between the source and drain. A gate stack including a conductive material (i.e.-a gate) and an oxide layer (i.e.-a gate oxide) are typically located above the channel.
[0004] As the semiconductor industry moves towards 45 nanometer node technologies and beyond, there are a few factors that will increase the gain of these MOSFET devices. One such factor is 
the introduction of strain to the channel of a MOSFET device by forming a strained material adjacent the channel region.
（訳：[0001]　本発明は集積回路に関するものであり、より具体的には凝縮工程を採用した集積回路装置に関するものである。
・・・
[0003]　
集積回路において広く用いられている装置として、金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）があり、一般に電界効果型トランジスタ（ＦＥＴ）と呼ばれる。通常ＭＯＳＦＥＴは、ソース、ドレイン、及びソースとドレインの間に位置するチャネルを有する半導体基板からなる。導電材料（すなわち「ゲート」）と酸化膜（すなわち「ゲート酸化膜」）を含むゲートスタックは、典型的にはチャネルの上に位置する。
[0004]　半導体産業は４５ナノメートルノード技術、あるいはさらにその先に向かっているところであるが、そこではＭＯＳＦＥＴ装置の利得を増大させるいくつかの要素が存在する。そうした要素の一つとして、
ＭＯＳＦＥＴ装置のチャネル領域に隣接する位置にひずみ材料を形成することによってチャネルにひずみを加える
　イ「[0094] 
Referring now to FIG. 12, 
a cross sectional view of the integrated circuit system 100 in an initial stage of manufacture
The integrated circuit system 100 can be formed
to form
the PFET device 104.
[0095] The NFET device 102 and 
the PFET device 104 are formed on and/or within the substrate 106.
[0096] In a preferred aspect of the embodiment, 
the substrate 106 is a silicon-containing substrate. The term “silicon-containing substrate” is used herein to denote a semiconductor material that includes at least silicon. Examples of a silicon-containing substrate include, but are not limited to: Si, SiGe, SiC, and/or SiGeC.
・・・
[0101] 
The PFET device 104 includes
the PFET gate 118
（訳：[0094]　
図１２は、
集積回路システム100の、製造初期段階における断面図である。上記集積回路システム100は、
PFETデバイス104を形成することによって作られる。
[0095]　NFETデバイス102と
PFETデバイス104は基板106の上、及び／又は中に形成される。
[0096]　好適な実施形態では、
基板106は「シリコン含有基板」である。ここで「シリコン含有基板」との語は、「少なくともシリコンを含む半導体材料」との意味で用いられる。「シリコン含有基板」の例としてはＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣが挙げられるが、これらに限定されない。
・・・
[0101]　
PFETデバイス104は
PFETゲート118
を含む。
　ウ「[0104] Referring now to FIG. 13, therein is shown the structure of FIG. 12 after formation and selective etching of the first insulation layer 200.・・・
・・・
[0107] The first insulation layer 200 is etched to form the first PFET gate sidewall spacer 300 by removing selected portions of the first insulation layer 200 formed adjacent the PFET device 104. After etching, 
the first PFET gate sidewall spacer 300 should have a first width dimension 302 (e.g.-a thickness) of about 30 nanometers to about 60 nanometers at its interface with the substrate 106.
・・・
[0109] 
Per this embodiment, the first width dimension 302 can be defined as the thickness of the first PFET gate sidewall spacer 300 at its interface with the substrate 106.
[0110] 
It is to be understood that the first width dimension 302 of the first PFET gate sidewall spacer 300 helps to determine an offset (e.g.-a distance substantially equivalent to the first width dimension 302) of the first active region 304 from the PFET gate 118.
（訳：[0104]　図１３は、第１絶縁層200を形成し選択的にエッチングした後の図１２の構造を示す。・・・
・・・
[0107]　第１絶縁層200をエッチングし、PFETデバイス104に隣接して形成された第１絶縁層200のうち選択された部分を除去することによって、第１PFETゲートサイドウォールスペーサ300を形成する。エッチング後、
第１PFETゲートサイドウォールスペーサ300は基板106との界面において約３０ナノメートル〜約６０ナノメートルの第１幅寸法302（例えば、厚さ）を有するはずである。
・・・
[0109]　
この実施形態では、第１幅寸法302は第１PFETゲートサイドウォールスペーサ300の基板106との界面における厚さとして定義されうる。
[0110]　
第１PFETゲートサイドウォールスペーサ300の第１幅寸法302は、PFETゲート118と第１活性領域304との間隔（例えば、第１幅寸法302と実質的に同じである距離）を決定するために役立つことが分かる。
　エ「[0112] Referring now to FIG. 14, therein is shown the structure of FIG. 13 after forming the recess 700 within the substrate 106. ・・・
・・・
[0115] Referring now to FIG. 15, therein is shown the structure of FIG. 14 after the selective formation of the first epitaxial layer 400 within the recess 700, of FIG. 14. 
After deposition, the first epitaxial layer 400 forms the source/drain 802 of the PFET device 104.
（訳：[0112]　図１４は、基板106内に凹部700を形成した後の図１３の構造を示す。・・・
・・・
[0115]　図１５は、凹部700（図１４）の中に第１エピタキシャル層400を選択的に形成した後の図１４の構造を示す。
第１エピタキシャル層400は、堆積された後、PFETデバイス104のソースドレイン802を形成する。
　オ「[0121] Referring now to FIG. 16, therein is shown the structure of FIG. 15 after further processing. This illustration depicts the removal of the first insulation layer 200, of FIG. 13, and the first PFET gate sidewall spacer 300, of FIG. 15.・・・
・・・
[0123] A subsequent etch process forms the second PFET gate sidewall spacer 602 by removing selected portions of the second insulation layer 600 formed adjacent the PFET device 104. After etching, 
the second width dimension 604 (e.g.-its thickness) of the second PFET gate sidewall spacer 602 should be about 2 nanometers to about 20 nanometers at its interface with the substrate 106.
[0124] However, it is to be understood that the present invention is not to be limited to the exemplary range provided above for the second width dimension 604. In accordance with the invention, 
the second width dimension 604 may include any thickness that optimizes the gain inducing strain effect that a subsequently deposited source and drain extension may have on the PFET channel 122.
[0125] Per this embodiment, the second width dimension 604 can be defined as the thickness of the second PFET gate sidewall spacer 602 at its interface with the substrate 106.
[0126] It is to be understood that the second width dimension 604 of the second PFET gate sidewall spacer 602 helps to determine an offset (e.g.-a distance substantially equivalent to the second width dimension 604) of the second active region 606 from the PFET gate 118.・・・」
（訳：[0121]　図１６は、さらなる工程後の図１５の構造を示す。当該図は、第１絶縁層200（図１３）と第１PFETゲートサイドウォールスペーサ300（図１５）を取り除いた後の図１５の構造を示す。・・・
・・・
[0123]　後続のエッチング処理により、PFETデバイス104に隣接して形成された第２絶縁層600の一部を選択的に除去することによって、第２PFETゲートサイドウォールスペーサ602を形成する。エッチング後、
第２PFETゲートサイドウォールスペーサ602の第２幅寸法604（例えば、その厚さ）は、基板106との界面において約２ナノメートル〜約２０ナノメートルとなるはずである。
[0124]　しかしながら、本発明は、第２幅寸法604について上に例示した範囲のものに限定されないことを理解されたい。本発明においては、
第２の幅寸法604は、続いて堆積されるソースドレイン拡張がPFETチャネル122に対して与えるゲイン誘導ひずみ効果を最適化するような任意の厚さを含む。
[0125]　本実施例では、第２幅寸法604は第２PFETゲートサイドウォールスペーサ602の基板106との界面における厚さとして定義されうる。
[0126]　第２PFETゲートサイドウォールスペーサ602の第２幅寸法600は、PFETゲート118と第２活性領域606との間隔（例えば、第２幅寸法604と実質的に同じである距離）を決定するために役立つことが分かる。・・・）
　カ「[0128] Referring now to FIG. 17, therein is shown the structure of FIG. 16 after the selective formation of the second epitaxial layer 800 over the second active region 606, of FIG. 16. ・・・
・・・
[0130] As an exemplary illustration, the second epitaxial layer 800 may include semiconducting materials, such as silicon and germanium. In an aspect of the embodiment, the second epitaxial layer 800 may include a silicon-germanium layer defined by the following formula: SixGe1-x, wherein X may range from about 0.05 to about 0.99. In a preferred aspect of the embodiment, the second epitaxial layer 800 employs a silicon-germanium layer with a germanium concentration of about 1 to about 50 atomic percent. Moreover, 
the second epitaxial layer 800 can be
doped with a p-type dopant that is selected from Group IIIA of the Periodic Table of Elements, preferably boron.
（訳：[0128]　図１７は、第２エピタキシャル層800を第２活性領域606の上に選択的に形成した後の図１６の構造を示す。・・・
・・・
[0130]　一例として、第２エピタキシャル層800はシリコンやゲルマニウムといった半導体材料を含むことができる。当該実施例の一態様では、第２エピタキシャル層800は下記の式で表されるシリコンゲルマニウム層を含むことができる：SixGe1-x(xは約0.05〜約0.99)。当該実施例の好適な態様では、第２エピタキシャル層800として、ゲルマニウム濃度が約１〜約５０原子％であるシリコンゲルマニウム層を用いる。また、
第２エピタキシャル層800は
元素周期表のIIIA族から選択されたｐ型ドーパント（好ましくはボロン）によりドープされていても良い。
　キ「[0133] Referring now to FIG. 18, therein is shown the structure of FIG. 17 after forming the source/drain extension 500. The source/drain extension 500 may include any material that imparts strain to the PFET channel 122 and may have a depth ranging from about 5 nanometers to about 50 nanometers. However, it is to be understood that the depth of the source/drain extension 500 is not limited to the above exemplary range and may include any depth that optimally induces strain within the PFET channel 122.
[0134] By way of example, 
the source/drain extension 500 may include a silicon-germanium layer formed via a germanium condensation process. More specifically, the germanium condensation process may include a dry oxidation process performed at elevated temperatures (e.g.-above 750° C.). During this process the second epitaxial layer 800, of FIG. 17, is exposed to an oxidation reaction, which forms the oxide layer 502 and the source/drain extension 500.
a germanium condensation process can have the effect of driving germanium from the second epitaxial layer 800 into the substrate 106, thereby enabling the accurate formation of a silicon-germanium layer (i.e.-the source/drain extension 500) with the desired concentration of germanium.
[0135] It has been discovered by the present inventors that 
a germanium condensation process, as applied to the second epitaxial layer 800, enables the formation of the source/drain extension 500 with a germanium concentration of about 10 to about 100 atomic percent.
the source/drain extension 500 is not limited to the above germanium concentration and may include any germanium concentration that augments the strain introduced to the PFET channel 122 by the source/drain 802 and/or may include any germanium concentration that induces gain inducing strain within the PFET channel 122.
[0136] Notably, the present invention not only enables the formation of the source/drain extension 500 with a desired germanium concentration level, but it also permits the selective positioning of the source/drain extension 500 in close proximity to the PFET gate 118. The present invention achieves this objective by 
offsetting the source/drain extension 500 from the PFET gate 118 a distance substantially equivalent to the second width dimension 604
（訳：[0133]　図１８はソースドレイン拡張500を形成した後の図１７の構造を示す。ソースドレイン拡張500はPFETチャネル122に対してひずみを与える任意の材料を含み、約５ナノメートル〜約５０ナノメートルの深さとすることができる。しかしながら、ソース／ドレイン拡張500の深さは上記の例示に限定されるものではなく、PFETチャネル122に対して適切にひずみを与える任意の深さであってよいことを理解されたい。
[0134]　一例として、
ソースドレイン拡張500はゲルマニウム凝縮工程を経て形成されたシリコンゲルマニウム層を含む。より具体的には、上記のゲルマニウム凝縮工程は、昇温下（例えば７５０℃以上）でのドライ酸化工程を含む。該工程において、図１７の第２エピタキシャル層800は酸化反応にさらされ、酸化層502とソースドレイン拡張500を形成する。ゲルマニウム凝縮工程によってゲルマニウムが第２エピタキシャル層800から基板106に移動し、これにより所望のゲルマニウム濃度を有するシリコンゲルマニウム層（すなわち、ソースドレイン拡張500）の正確な形成が可能になる
[0135]　本発明の発明者は、
第２エピタキシャル層800に適用されるゲルマニウム凝縮プロセスによって、ゲルマニウム濃度が約10〜100原子％であるソースドレイン拡張500を形成可能である
ソースドレイン拡張500は上記ゲルマニウム濃度のものに限定されず、ソースドレイン802がPFETチャネル122に対して与えるひずみを増加させる任意のゲルマニウム濃度のもの、あるいはPFETチャネル122の利得誘導ひずみをもたらす任意のゲルマニウム濃度のものであってよい。
[0136]　特筆すべきこととして、本発明は、所望のゲルマニウム濃度レベルを有するソースドレイン拡張500の形成を可能とするだけでなく、PFETゲート118に近接するソースドレイン拡張500の選択的な位置決めをも可能とする。本発明では、
ソースドレイン拡張500とPFETゲート118を第２PFETゲートサイドウォールスペーサ602の第２幅寸法604と実質的に等しい距離ずらす
　ク「[0138] Referring now to FIG. 19, therein is shown the structure of FIG. 18 after removal of the oxide layer 502, of FIG. 18.・・・
[0139] Referring now to FIG. 20, therein is shown the structure of FIG. 19 after further processing. The mask layer 900, such as silicon oxide or silicon nitride, is formed over the PFET device 104, and the second insulation layer 600, of FIG. 16, that remains over the NFET device 102 is selectively removed by an etch process that forms the NFET gate sidewall spacer 902.・・・
・・・
[0142] Referring now to FIG. 21, therein is shown the structure of FIG. 20 after formation of the low resistance electrical contact 1000.・・・
・・・
[0145] Referring now to FIG. 22, therein is shown the structure of FIG. 21 after deposition of the first dielectric layer 1102 and the second dielectric layer 1104. ・・・」
（訳：[0138]　図１９は酸化層502（図１８）を除去した後の図１８の構造を示す。・・・
[0139]　図２０はさらなる工程後の図１９の構造を示す。PFETデバイス104の上に酸化シリコン又は窒化シリコンからなるマスク層900が形成され、NFETデバイス102の上に残っていた第２絶縁層600（図１６）がNFETゲートサイドウォールスペーサ902を形成するエッチ工程により選択的に取り除かれる。・・・
・・・
[0142]　図２１は低抵抗電気接点1000を形成した後の図２０の構造を示す。・・・
・・・
[0145]　図２２は第１誘電体層1102及び第２誘電体層1104を堆積した後の図２１の構造を示す。・・・）
（２）引用発明
　ア　上記（１）イより、引用文献には、集積回路システム100の製造初期段階において、少なくともシリコンを含む半導体材料からなる基板106上にPFETゲート118を形成することが記載されていると認められる。また、上記（１）イないしク、及び引用文献の図１２ないし２２より、上記基板106及びPFETゲート118が完成品である集積回路システム100に含まれることは明らかである。したがって、引用文献には、少なくともシリコンを含む半導体材料からなる基板106と、前記基板106上に形成されたPFETゲート118を含む集積回路システム100が記載されていると認められる。
　イ　上記（１）ア、及び引用文献の図２２より、引用文献には、基板106内のPFETチャネル122が、PFETゲート118の下方にあることが記載されていると認められる。
　ウ　上記（１）ウないしエ、及び引用文献の図１３ないし１５より、引用文献には、PFETチャネル122の両側に、PFETゲート118から第１幅寸法302（約３０ナノメートル〜約６０ナノメートル）の間隔を空けて形成された、基板106内のソースドレイン802が記載されていると認められる。また、上記（１）ウないしク、及び引用文献の図１５ないし２２より、上記ソースドレイン802が完成品である集積回路システム100に含まれることは明らかである。したがって、引用文献には、PFETチャネル122の両側に、PFETゲート118から第１幅寸法302（約３０ナノメートル〜約６０ナノメートル）の間隔を空けて形成された、基板106内のソースドレイン802を含む集積回路システム100が記載されていると認められる。
　エ　上記（１）オないしキ、及び引用文献の図１６ないし１８より、引用文献には、PFETチャネル122の両側に、PFETゲート118から第２幅寸法604（約２ナノメートル〜約２０ナノメートル）の間隔を空けて形成された、基板106内のソースドレイン拡張500が記載されていると認められる。また、上記（１）キないしク、及び引用文献の図１８ないし２２より、上記ソースドレイン拡張500が完成品である集積回路システム100に含まれることは明らかである。したがって、引用文献には、PFETチャネル122の両側に、PFETゲート118から第２幅寸法604（約２ナノメートル〜約２０ナノメートル）の間隔を空けて形成された、基板106内のソースドレイン拡張500を含む集積回路システム100が記載されていると認められる。
　オ　上記（１）アないしク、上記アないしエ、及び当該技術分野における技術常識より、引用文献には次の発明（以下「引用発明」という。）が記載されていると認められる。
　「少なくともシリコンを含む半導体材料からなる基板106と、
　前記基板106上に形成されたPFETゲート118と、
　前記基板106内のPFETチャネル122であって、前記PFETゲート118の下方にあるPFETチャネル122と、
　前記基板106内のソースドレイン802であって、前記PFETチャネル122の両側に前記PFETゲート118から第１幅寸法302（約３０ナノメートル〜約６０ナノメートル）の間隔を空けて形成されたソースドレイン802と、
　前記基板106内のソースドレイン拡張500であって、前記PFETチャネル122の両側に前記PFETゲート118から第２幅寸法604（約２ナノメートル〜約２０ナノメートル）の間隔を空けて形成されたソースドレイン拡張500と、
　を含み、
　前記ソースドレイン拡張500は、前記基板106上に形成された第２のエピタキシャル層800から前記基板106の中にゲルマニウムが移動することによって形成され、ゲルマニウムの濃度が約１０〜約１００原子％のシリコンゲルマニウム層である、
　集積回路システム100。」
３　本願発明と引用発明との対比
（１）本願発明と引用発明とを対比する。
　ア　引用発明の「少なくともシリコンを含む半導体材料からなる基板106」は、本願発明の「Ｓｉを含有する半導体基板」に相当するといえる。
　イ　引用発明の「ソースドレイン拡張500」はシリコンゲルマニウム層であるから、「ＳｉＧｅ層」であるといえる。また、引用発明の「ソースドレイン拡張500」は、「基板106」上に形成された「第２のエピタキシャル層800」から前記「基板106」の中にゲルマニウムが移動することによって形成されるのであるから、「ソースドレイン拡張500」におけるシリコンの少なくとも一部が「基板106」に由来するものであることは明らかである。したがって、本願発明の「第１ＳｉＧｅ層」と引用発明の「ソースドレイン拡張500」とは、後述する相違点を除き、「ＳｉＧｅ層」である点、及び、「Ｓｉｇｅ層におけるＳｉの少なくとも一部が半導体基板に由来」する点において共通するといえる。
　ウ　引用発明では、「ソースドレイン802」が「PFETチャネル122」の両側に形成されていることから、「PFETチャネル122」はソース領域とドレイン領域の間に位置しているといえる。したがって、引用発明の「PFETチャネル122」は、本願発明の「前記ソース領域と前記ドレイン領域との間のチャネル」に相当するといえる。
　エ　引用発明の「PFETゲート118」と本願発明の「ゲート電極」とは、後述する相違点を除き、「チャネル上のゲート電極」である点において共通するといえる。
　オ　引用発明の「集積回路システム100」は集積回路であって、トランジスタであるPFETの構造を含んでいるから、本願発明の「集積回路のトランジスタ構造」に相当するといえる。
（２）以上から、本願発明と引用発明との一致点及び相違点は、以下のとおりであると認められる。
　ア　一致点
　「Ｓｉを含有する半導体基板と、
　ＳｉＧｅ層と、
　ソース領域と前記ドレイン領域との間のチャネルと、
　チャネル上のゲート電極と、を含み、
　前記ＳｉＧｅ層におけるＳｉの少なくとも一部が前記半導体基板に由来する、
集積回路のトランジスタ構造。」
　イ　相違点
　・相違点１
　本願発明は「第１ＳｉＧｅ層」が「半導体基板上のソース領域及びドレイン領域の少なくとも１つに位置」するのに対し、引用発明では「ソースドレイン拡張500」が「基板106」のソース領域及びドレイン領域の少なくとも１つに位置するとは特定されていない点。
　・相違点２
　本願発明は「第１ＳｉＧｅ層」が５０％以上のゲルマニウム濃度を有するのに対し、引用発明では「ソースドレイン拡張500」のゲルマニウム濃度は約１０〜約１００％であり、５０％以上とは特定されていない点。
　・相違点３
　本願発明は「ゲート電極」が「チャネルを覆」い、かつ、「第１ＳｉＧｅ層の先端と重なるように設けられている」のに対し、引用発明では「PFETゲート118」が「PFETチャネル122」を覆い、「ソースドレイン拡張500」の先端と重なるように設けられるとは特定されていない点。
４　相違点についての検討
　以下、相違点について検討する。
（１）相違点１について
　上記２（１）カのとおり、引用文献には、第２のエピタキシャル層800をｐ型ドーパントでドープすることが記載されている。また、上記２（１）キないしクのとおり、引用文献には、第２エピタキシャル層800を酸化反応にさらすことによって酸化層502とソースドレイン拡張500を形成し、酸化層502を除去することが記載されている。引用文献に明記されてはいないが、第２のエピタキシャル層800をｐ型ドーパントでドープし、第２のエピタキシャル層800を酸化反応にさらすことによって、ゲルマニウムとともにｐ型ドーパントが基板106に移動し、これによりｐ型にドープされたソースドレイン拡張500が形成されてPFETデバイスのソース領域及びドレイン領域として機能することは、当該技術分野における技術常識に照らせば、引用文献の記載に接した当業者には明らかである。してみれば、引用発明において、ソースドレイン拡張500がPFETデバイスのソース領域及びドレイン領域の少なくとも１つに位置する構成、すなわち、相違点１に係る構成とすることは、引用文献に記載されているに等しい事項といえるし、仮にそうでないとしても、PFETデバイス104を形成するために、当業者であれば当然に行い得ることである。
（２）相違点２について
　上記２（１）イのとおり、引用文献には、基板106の半導体材料としてＳｉＧｅを用いることが記載されており、この際にＧｅの濃度を５０％とすることは、当業者が普通に行い得ることである。また、上記２（１）キのとおり、引用文献には、ソースドレイン拡張500のゲルマニウム濃度は約１０〜１００原子％に限定されず、ソースドレイン802がPFETチャネル122に対して与えるひずみを増加させる任意のゲルマニウム濃度、あるいはPFETチャネル122の利得誘導ひずみをもたらす任意のゲルマニウム濃度であってよいことが記載されている。PFETチャネル122に対してひずみをもたらすためには、ソースドレイン拡張500のゲルマニウム濃度を基板106のゲルマニウム濃度よりも高くする必要があり、基板106の半導体材料としてＧｅ濃度が５０％であるＳｉＧｅを用いた場合には、ソースドレイン拡張500のゲルマニウム濃度を５０％以上としなければならないことは、当業者には明らかである。してみれば、引用発明において、ソースドレイン拡張500のゲルマニウム濃度を５０％以上とすることにより、相違点２に係る構成とすることは、当業者であれば適宜なし得たことである。
（３）相違点３について
　上記２（１）オのとおり、引用文献には、第２幅寸法604は約２ナノメートル〜約２０ナノメートルの範囲に限定されるものではなく、PFETチャネル122に与えるゲイン誘導ひずみ効果を最適化する任意の厚さを含むことができることが記載されているから、第２幅寸法604を２ナノメートル以下のごく薄いものとしても良いことは、当業者には明らかである。また、第２幅寸法604をごく薄いものとした場合には、第２エピタキシャル層800に含まれるゲルマニウム及びｐ型ドーパントの一部がPFETゲート118の下方の一部にまで移動することにより、ソースドレイン拡張500の先端とPFETゲート118とが重なり、PFETチャネル122がPFETゲート118によって覆われることも、当業者には明らかである。してみれば、引用発明において、ソースドレイン拡張500の先端とPFETゲートが重なるようにし、PFETチャネル122がPFETゲート118に覆われるようにすることで、相違点３に係る構成とすることは、当業者であれば適宜なし得たことである。
５　本願発明の作用効果について
　相違点１ないし３を総合的に勘案しても、本願発明の奏する作用効果は引用発明の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。
６　まとめ
　以上のとおり、本願発明は引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができないものである。
第３　結言
　したがって、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないから、その余の請求項について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。