【事件の表示】
　特願２０１２−５４６９７０「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成２４年　６月　７日国際公開、ＷＯ２０１２／０７４１３１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本願は，平成２３年１２月５日（国内優先権主張　優先日２２年１２月３日）を国際出願日とする出願であって，その手続の経緯は以下のとおりである。
平成２６年１１月１０日　審査請求
平成２７年　８月２０日　拒絶理由通知
平成２７年１０月２６日　意見書・手続補正
平成２８年　１月　７日　拒絶査定
平成２８年　３月　７日　審判請求・手続補正
　
２　審判請求と同時にした手続補正の適否
（１）本件補正の内容
　平成２８年３月７日付け手続補正により，下記のとおり明細書及び特許請求の範囲について補正（以下，「本件補正」という。）がされた。（下線は補正個所を示し，当審で付加した。）
　ア　補正事項１
　特許請求の範囲の請求項４を下記のとおり補正する。（以下，「補正事項１」という。）
・補正前
「【請求項４】
　前記バリア絶縁膜の厚さに対する前記開口の大きさは３．５以下であることを特徴とする請求項２又は３に記載の半導体装置。」
・補正後
「【請求項４】
　
前記開口の大きさに対する前記バリア絶縁膜の厚さ
　イ　補正事項２
　本件補正前の明細書の段落【００４９】に記載されていた「第２バリア絶縁膜１０５の開口のアスペクト比（大きさ（径）／深さ）は，３．５以下であると好ましい。」を，「第２バリア絶縁膜１０５の開口のアスペクト比（
深さ／大きさ（径）
（２）判断
　本願の願書に最初に添付した明細書（特許法１８４条の６第２項の規定によりみなされたもの。）の段落【００４９】の記載からみて，補正事項１及び２は，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（同前）に記載された事項の範囲内においてされたものであることは明らかであるので，特許法第１７条の２第３項の規定に適合する。
　そして，補正事項１は本件補正前の請求項４に記載された発明特定事項の誤記を訂正するものであるから，特許法第１７条の２第４項の規定に適合することは明らかであり，また，同法第１７条の２第５項第３号に掲げる誤記の訂正を目的とするものに該当する。
　また，補正事項２は本件補正前の明細書に記載された誤記を訂正するものであるから，同法第１７条の２第５項第３号に掲げる誤記の訂正を目的とするものに該当する。
（３）むすび 
　したがって，本件補正は，特許法第１７条の２第３ないし５項の規定に適合するから適法なものである。
　
３　本願発明について
（１）本願発明
　本願の請求項１に係る発明（以下，「本願発明」という。）は，本件補正後の特許請求の範囲の請求項１に記載された，次のとおりのものと認める。
「抵抗変化素子と，
　第１層間絶縁膜と，
　前記第１層間絶縁膜より上方に形成された第２層間絶縁膜と，
　少なくとも一部が前記第１層間絶縁膜中に形成されている第１配線と，
　前記第１層間絶縁膜と前記第２層間絶縁膜の間に介在し，エッチング停止層として機能するバリア絶縁膜と，
　少なくとも一部が前記第２層間絶縁膜中に形成されている導電材と，
　前記バリア絶縁膜と前記第２層間絶縁膜との間に，前記抵抗変化素子を保護する保護絶縁膜と，
を備え，
　前記抵抗変化素子は，前記第１配線の一部と兼用の下部電極と，前記バリア絶縁膜の層に形成され，前記第１配線と電気的に接続されている抵抗変化層と，前記バリア絶縁膜の層に形成され，前記抵抗変化層及び前記導電材と電気的に接続されている上部電極と，を有し，
　前記上部電極は，前記抵抗変化層上に配された第１上部電極と，前記第１上部電極に配された第２上部電極と，を有し，
　前記第２上部電極の上面と前記バリア絶縁膜の上面とは同一面を形成し，
　前記抵抗変化層，前記第１上部電極及び前記第２上部電極と，前記保護絶縁膜との界面は平坦であることを特徴とする半導体装置。」
（２）引用文献１の記載
　ア　引用文献１
　原査定の拒絶の理由に引用された国際公開第２０１０／０７９８２７号（以下，「引用文献１」という。）には，図面とともに，次の記載がある。
（ア）「【０００１】
　・・・
　本発明は，半導体装置及びその製造方法に関し，特に，半導体基板上の多層配線層の内部に抵抗変化型不揮発素子（以下，「抵抗変化素子」）を備えたフィールドプログラマブルゲートアレイ（Field Programmable Gate Array；ＦＰＧＡ）を有する多層配線基板及びその製造方法に関する。」
（イ）「【実施例１】
【００４１】
　本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は，本発明の実施例１に係る半導体装置の構成を模式的に示した部分断面図である。
【００４２】
　実施例１に係る
半導体装置は，
抵抗変化素子２２を有する装置である。
【００４３】
　多層配線層は，半導体基板１上にて，層間絶縁膜２，バリア絶縁膜３，
層間絶縁膜４，絶縁性バリア膜７，保護絶縁膜１４，層間絶縁膜１５，
の順に積層した絶縁積層体を有する
層間絶縁膜４
第１配線５が埋め込まれている。
層間絶縁膜１５，
にプラグ１９が埋め込まれており，
【００４４】
　多層配線層は，
絶縁性バリア膜７に形成された開口部にて，下部電極となる第１配線５上に抵抗変化素子膜９，第１上部電極１０，及び第２上部電極１１の順に積層した抵抗変化素子２２が形成されており
抵抗変化素子膜９，第１上部電極１０，第２上部電極１１，
の積層体の上面乃至側面が保護絶縁膜１４で覆われている。
【００４５】
　抵抗変化素子２２は，抵抗変化型不揮発素子であり，例えば，イオン伝導体中における金属イオン移動と電気化学反応とを利用したスイッチング素子とすることができる。
抵抗変化素子２２は，下部電極となる第１配線５と，プラグ１９と電気的に接続された上部電極１０，１１と，の間に抵抗変化素子膜９が介在した構成となっている。
・・・
【００４９】
　層間絶縁膜４は，バリア絶縁膜３上に形成された絶縁膜である。層間絶縁膜４には，例えば，シリコン酸化膜，シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば，ＳｉＯＣＨ膜）等を用いることができる。層間絶縁膜４は，複数の絶縁膜を積層したものであってもよい。層間絶縁膜４には，第１配線５を埋め込むための配線溝が形成されており，当該配線溝にバリアメタル６を介して第１配線５が埋め込まれている。
【００５０】
　第１配線５は，層間絶縁膜４及びバリア絶縁膜３に形成された配線溝にバリアメタル６を介して埋め込まれた配線である。第１配線５は，抵抗変化素子２２の下部電極ともなり，抵抗変化素子膜９と直接接している。第１配線５には，抵抗変化素子膜９において拡散，イオン電導可能な金属が用いられ，例えば，Ｃｕ等を用いることができる。第１配線５は，表面にＣｕＳｉが被覆されていてもよい。
・・・
【００５２】
　
絶縁性バリア膜７は，
上部電極１１，１０，及び抵抗変化素子膜９の加工時にエッチングストップ層としての役割を有する。絶縁性バリア膜７には，例えば，ＳｉＣ膜，ＳｉＣＮ膜，ＳｉＮ膜，及びそれらの積層構造等を用いることができる。
【００５３】
　
抵抗変化素子膜９は，抵抗が変化する膜である。抵抗変化素子膜９は，第１配線５（下部電極）に係る金属の作用（拡散，イオン伝動など）により抵抗が変化する材料を用いることができ，抵抗変化素子２２の抵抗変化を金属イオンの析出によって行う場合には，イオン伝導可能な膜が用いられ，
【００５４】
　
第１上部電極１０は，抵抗変化素子２２の上部電極における下層側の電極であり，抵抗変化素子膜９と直接接している。
【００５５】
　
第２上部電極１１は，抵抗変化素子２２の上部電極における上層側の電極であり，第１上部電極１０上に形成されている。
【００５６】
　
ハードマスク膜１２は，第２上部電極１１，第１上部電極１０，及び抵抗変化素子膜９をエッチングする際のハードマスクとなる膜である。
【００５７】
　
保護絶縁膜１４は，抵抗変化素子２２にダメージを与えることなく，
【００５８】
　
層間絶縁膜１５は，保護絶縁膜１４上に形成された絶縁膜である。
層間絶縁膜１５には，プラグ１９を埋め込むための下穴が形成されており，当該下穴にバリアメタル２０を介してプラグ１９が埋め込まれている。
・・・
【００６１】
　第２配線１８は，層間絶縁膜１７及びエッチングストッパ膜１６に形成された配線溝にバリアメタル２０を介して埋め込まれた配線である。第２配線１８は，プラグ１９と一体になっている。プラグ１９は，層間絶縁膜１５，保護絶縁膜１４，及びハードマスク膜１２に形成された下穴にバリアメタル２０を介して埋め込まれている。
プラグ１９は，バリアメタル２０を介して第２上部電極１１と電気的に接続されている。第２配線１８及びプラグ１９には，例えば，Ｃｕを用いることができる。
（ウ）「【００８０】
　次に，ハードマスク膜（図４（Ｃ）の１３）をマスクとして，ハードマスク膜１２，
第２上部電極１１，第１上部電極１０，抵抗変化素子膜９を連続的にドライエッチングする（ステップＡ１０；図５（Ａ）参照）。
【００８１】
　ステップＡ１０において，例えば，第２上部電極１１がＴａの場合にはＣｌ２系のＲＩＥで加工することができ，第１上部電極１０がＲｕの場合にはＣｌ２／Ｏ２の混合ガスでＲＩＥ加工することができる。また，抵抗変化素子膜９のエッチングでは，下面の絶縁性バリア膜７上でドライエッチングを停止させる必要がある。抵抗変化素子膜９がＴａを含む酸化物であり，絶縁性バリア膜７がＳｉＮ膜やＳｉＣＮ膜である場合には，ＣＦ４系，ＣＦ４／Ｃｌ２系，ＣＦ４／Ｃｌ２／Ａｒ系などの混合ガスでエッチング条件を調節することでＲＩＥ加工することができる。このようなハードマスクＲＩＥ法を用いることで，抵抗変化素子部をレジスト除去のための酸素プラズマアッシングに曝すことなく，抵抗変化素子部を加工をすることができる。また，加工後に酸素プラズマによって酸化処理する場合には，レジストの剥離時間に依存することなく酸化プラズマ処理を照射することができるようになる。
【００８２】
　次に，ハードマスク膜１２，第２上部電極１１，第１上部電極１０，及び抵抗変化素子膜９を含む絶縁性バリア膜７上に保護絶縁膜１４（例えば，ＳｉＮ膜，３０ｎｍ）を堆積する（ステップＡ１１；図５（Ｂ）参照）。」
（エ）図１には，
第２上部電極１１の上面と絶縁性バリア膜７の上面とは同一面でなく，抵抗変化素子膜９，第１上部電極１０，及び第２上部電極１１の両端が切断されており，それらと，保護絶縁膜１４の界面は平坦でない
　イ　引用発明１
　前記アより，引用文献１には次の発明（以下，「引用発明１」という。）が記載されていると認められる。
「抵抗変化素子を有し，層間絶縁膜４，絶縁性バリア膜７，保護絶縁膜１４，層間絶縁膜１５の順に積層した絶縁積層体を有し，層間絶縁膜４に第１配線が埋め込まれており，層間絶縁膜１５にプラグが埋め込まれており，絶縁性バリア膜７に形成された開口部にて，下部電極となる第１配線上に抵抗変化素子膜，第１上部電極，及び第２上部電極の順に積層した抵抗変化素子が形成されている，半導体装置。」
（３）引用文献２の記載
　ア　引用文献２
　原査定の拒絶の理由に引用された特開２００９−２４６０８５号公報（以下，「引用文献２」という。）には，図面とともに，次の記載がある。
（ア）「【技術分野】
【０００１】
　本発明は，
半導体装置
抵抗の差を利用して記憶情報を弁別する固体電解質材料を用いたメモリセル，
（イ）「【発明が解決しようとする課題】
【０００９】
　固体電解質メモリには書き換えを繰り返すことで固体電解質中のイオンＡ量及び電極の形状が変化してしまうため，安定した書き換えが困難である課題がある。これを解決するために我々が検討している回路装置の代表的な構造を図３を用いて説明する。イオンＡの供給層は従来の固体電解質メモリでは電極Ａであったが，本メモリでは固体電解質材料とした。例えばＣｕ−Ｔａ−Ｓである。以下，Ｃｕ−Ｔａ−Ｓを例にして説明する。また，フィラメント形成部を三元系の酸化物とした。例えばＣｕ−Ｔａ−Ｏである。以下，Ｃｕ−Ｔａ−Ｏを例にして説明する。さらに，以下，フィラメント形成部をイオン閉じ込め層とする。この構造にすることで得られる効果を以下に述べる。第１点は，イオン供給源を電極Ａから固体電解質Ｃｕ−Ｔａ−Ｓに変更することで供給可能なイオン総量を制限し，さらにイオン供給源の空隙の生成などの物理的変化を抑える。第２点は，モビリティの異なるＣｕとＴａを金属イオンとして用いることである。モビリティの低いＴａは，ＴａＳやＴａＯの安定構造を作る。一方，モビリティの高いＣｕは，
電気伝導性フィラメントを生成・消滅させることで，記憶部ＲＭの抵抗変化を生じさせる。
（ウ）「【００１７】
　図１は，本発明に係る第１の実施の形態による固体電解質材料を用いたメモリ素子の構成を示す断面図である。図に示すように，本発明のメモリ素子は，
イオン閉じ込め層１１とイオン供給層１２を積層した記憶部ＲＭを下部電極ＢＥＣと上部電極１５で挟んだ構造になっている。
（エ）「【００４８】
　本実施例は，
記憶部の分離をＣＭＰにより行うこと
本メモリの製造工程について，図２２〜図２４を用いて説明する。
まず，通常の半導体工程を用いてＭＩＳトランジスタ形成およびフィールド酸化膜による拡散層の分離を行う。次に層間絶縁膜形成後，上記トランジスタのドレインおよびソースに接続されたコンタクトホールを形成し，化学的気相成長法（ＣＶＤ）により，密着層２２５および，プラグ材料２２４を形成する。その後，ＣＭＰ（化学機械研磨）を行い，拡散層−１メタル線間接続部を形成する。次に，ＣＶＤ成膜とダマシン加工を用いて，１メタル線２２３を形成する。１メタル線材料の例はＷである。その後，エッチストッパ層２２１および層間絶縁膜２２６を形成し，さらに，ＣＶＤおよびドライエッチングを行い，段差部２２２を形成する。エッチストッパ層の材料の例はＳｉＮであり，層間絶縁膜２２６の材料の例はＰＴＥＯＳである。また，
段差部２２２の材料の例はＳｉＮである。結果として得られる断面の模式図を図２２に示す。
【００４９】
　さらに，
イオン閉じ込め層１１とイオン供給層１２，上部電極１５の成膜を行う。これらの成膜はすべてスパッタ法で行うことができる。但し，段差部の高さと開口部のアスペクト比が１を超える深穴を用いる場合は，ＣＶＤ法を用いて各層の形成を行う。
【００５０】
　
次に，ＣＭＰを行うことで，図２４に示される記憶部が分離された構造を形成することが出来る。
【００５１】
　
以降，上部配線を形成することで，メモリ素子を製造する。
なお，本実施例では，ソース線がビット線の下部に配置されており，ソース線は１メタル線２２３を用いて配線されている。また，１メタル線と上部配線の接続部の形成を容易に行えるようにドライエッチストッパ層２２１を形成している。」
（オ）図２４及び図２２には，
記憶部の上部電極１５の上面と段差部２２２の上面が同一面となること
　イ　引用発明２
　前記アより，引用文献２には次の発明（以下，「引用発明２」という。）が記載されていると認められる。
「半導体装置において，ＣＭＰを行うことで記憶部が分離された構造を形成し，記憶部の上部電極の上面と段差部の上面が同一面となり，その上に上部配線を形成すること。」
（４）本願発明と引用発明１との対比
　ア　引用発明１の「層間絶縁膜４」及び「層間絶縁膜１５」は，それぞれ本願発明の「第１層間絶縁膜」及び「第２層間絶縁膜」に相当し，引用発明１において「層間絶縁膜４・・・層間絶縁膜１５の順に積層」されるから，引用発明１の「層間絶縁膜１５」は，「前記第１層間絶縁膜より上方に形成された第２層間絶縁膜」を満たすと認められる。
　イ　引用発明１の「第１配線」は，「層間絶縁膜４」に埋め込まれているから，前記アと合わせると，本願発明の「少なくとも一部が前記第１層間絶縁膜中に形成されている第１配線」に相当すると認められる。
　ウ　引用発明１の「絶縁性バリア膜７」は，「層間絶縁膜４，絶縁層バリア膜７・・・層間絶縁膜１５の順に積層」されるから，前記アと合わせると，「前記第１層間絶縁膜と前記第２層間絶縁膜の間に介在」するもので，かつ「エッチングストップ層としての役割を有する」（前記（２）ア（イ）【００５２】）から，本願発明の「前記第１層間絶縁膜と前記第２層間絶縁膜の間に介在し，エッチング停止層として機能するバリア絶縁膜」に相当すると認められる。
　エ　引用発明１の「プラグ」は，「層間絶縁膜１５」に埋め込まれており，前記アと合わせ，さらに，導電性を有するＣｕを用いていること（前記（２）ア（イ）【００６１】）から，本願発明の「少なくとも一部が前記第２層間絶縁膜中に形成されている導電材」に相当すると認められる。
　オ　引用発明１の「保護絶縁膜１４」は，「絶縁性バリア膜７，保護絶縁膜１４，層間絶縁膜１５の順に積層」され，前記アと合わせ，かつ「保護絶縁膜１４は，抵抗変化素子２２にダメージを与えることな」い（前記（２）ア（イ）【００５７】）から，本願発明の「前記バリア絶縁膜と前記第２層間絶縁膜との間に，前記抵抗変化素子を保護する保護絶縁膜」に相当すると認められる。
　カ　引用発明１の「絶縁性バリア膜７に形成された開口部にて，下部電極となる第１配線上に抵抗変化素子膜，第１上部電極，及び第２上部電極の順に積層した抵抗変化素子」は，本願発明の「前記抵抗変化素子は，前記第１配線の一部と兼用の下部電極と，前記バリア絶縁膜の層に形成され，前記第１配線と電気的に接続されている抵抗変化層と，前記バリア絶縁膜の層に形成され，前記抵抗変化層及び前記導電材と電気的に接続されている上部電極と，を有し，前記上部電極は，前記抵抗変化層上に配された第１上部電極と，前記第１上部電極に配された第２上部電極と，を有する」に相当すると認められる。
　キ　してみると，本願発明と引用発明１とは，下記クの点で一致するが，下記ケの点で相違すると認められる。
　ク　一致点
「抵抗変化素子と，
　第１層間絶縁膜と，
　前記第１層間絶縁膜より上方に形成された第２層間絶縁膜と，
　少なくとも一部が前記第１層間絶縁膜中に形成されている第１配線と，
　前記第１層間絶縁膜と前記第２層間絶縁膜の間に介在し，エッチング停止層として機能するバリア絶縁膜と，
　少なくとも一部が前記第２層間絶縁膜中に形成されている導電材と，
　前記バリア絶縁膜と前記第２層間絶縁膜との間に，前記抵抗変化素子を保護する保護絶縁膜と，
を備え，
　前記抵抗変化素子は，前記第１配線の一部と兼用の下部電極と，前記バリア絶縁膜の層に形成され，前記第１配線と電気的に接続されている抵抗変化層と，前記バリア絶縁膜の層に形成され，前記抵抗変化層及び前記導電材と電気的に接続されている上部電極と，を有し，
　前記上部電極は，前記抵抗変化層上に配された第１上部電極と，前記第１上部電極に配された第２上部電極と，を有する，
　ことを特徴とする半導体装置。」　
　ケ　相違点
　本願発明においては，「前記第２上部電極の上面と前記バリア絶縁膜の上面とは同一面を形成し，前記抵抗変化層，前記第１上部電極及び前記第２上部電極と，前記保護絶縁膜との界面は平坦である」のに対し，引用発明１においては，第２上部電極の上面と絶縁性バリア膜７の上面とは同一面でなく，抵抗変化素子膜，第１上部電極，及び第２上部電極と，保護絶縁膜１４の界面は平坦でない点。
（５）相違点についての検討
　ア　引用発明２には，半導体装置において，ＣＭＰを行うことで記憶部が分離された構造が開示されている。そして，引用文献２には，下部電極と上部電極で挟んだ記憶部ＲＭが抵抗変化を生じるものであることが記載されている（前記（３）ア（イ）及び（ウ））ので，引用発明１と引用発明２とは，下部電極と上部電極で挟んだ抵抗変化部からなる半導体装置という点で技術分野が関連しており，また，引用発明１においてドライエッチングにより抵抗変化部の上部電極及び抵抗変化素子膜を切断して周囲と分離しているところ（前記（２）ア（ウ）【００８０】），抵抗変化部を分離するという共通の機能を有し関連する技術分野の引用発明２を採用してドライエッチングによる構造と置き換えることは，当業者が容易になし得ることである。
　そしてこの際に，エッチングする際のハードマスクとなる引用文献１に記載されたハードマスク膜１２（前記（２）ア（イ）【００５６】）が不要となることは当業者にとって明らかであるから，ハードマスク膜１２の下の第２上部電極の上面と絶縁性バリア膜の上面とを同一面とすることは容易に導かれることであるし，この同一面の上に引用発明１の開示のとおり保護絶縁膜を形成すれば，抵抗変化素子膜，第１上部電極，及び第２上部電極と，保護絶縁膜の界面は平坦であることも，容易に導かれることである。
　イ　審判請求人は，「引用文献１の発明において，第１上部電極（１０），第２上部電極（１１）を積層した後，引用文献２のＣＭＰを適用して，本願の図４（ｈ）と同様の構造とした場合，その後，引用文献１の図４（Ｃ）及び図５（Ａ）の工程を行うと，絶縁性バリア膜（７）がドライエッチングされ，第１配線（５）が露出してしまい，第１配線（５）を形成する金属がドライエッチングされることで配線が破壊されてしまう。すなわち，引用文献１に記載された発明に引用文献２に記載された発明を組み合わせた場合，引用文献１に記載された発明において意図したデバイス構造を形成すること（例えば，図４（Ｂ）〜図５に示すプロセスを経て，図１に示すデバイス構造を形成すること）は不可能となる。」（審判請求書の「請求の理由」５．（１））と主張するが，前記アで説示したとおり，引用文献１に記載されたドライエッチングによる構造を共通の機能を有する引用文献２に記載されたＣＭＰによる構造に置き換えれば，審判請求人が主張するようなＣＭＰを行った上でドライエッチングすることは起こらないから，これを前提とする主張は根拠を欠くものである。
（６）本願発明の効果について
　本願発明の効果は，引用発明１及び２の構成から当業者が予測できる程度のもので，格別なものではない。
（７）まとめ
　本願発明は，引用文献１及び２に記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　
４　結言 
　したがって，本願の請求項１に係る発明は，特許法第２９条第２項の規定により，特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。 
　
　よって，結論のとおり審決する。