(57)【要約】  【課題】アライメントマーカーの形成後に行うシリコンエピタキシャルの成長速度を、通常の条件より遅くすることなく、アライメントマーカーのパターン形状精度の低下を防ぎ、超接合半導体装置を低オン抵抗にするために用いられる低抵抗砒素ドープシリコン基板からのオートドーピングを防止する多段エピタキシャル方式による超接合半導体装置の製造方法を提供すること。  【解決手段】低抵抗砒素ドープシリコン基板に多段エピタキシャル方式によるエピタキシャル成長とイオン注入を繰り返し実施する際にパターニングに用いられるアライメントマーカーを、前記エピタキシャル成長面とは反対側の裏面に設けた酸化膜の膜厚を選択的に減厚して形成した段差からなる凸部又は凹部として形成する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
低抵抗の砒素ドープシリコン基板の両面に初期酸化膜を形成し、該初期酸化膜を選択的に減厚して前記シリコン基板の一方の主面にアライメントマーカー用酸化膜パターンとなる凸部状又は凹部状の段差を形成する第１工程、前記シリコン基板の他方の主面の初期酸化膜を除去し露出したシリコン面にシリコンエピタキシャル成長層を堆積する第２工程、該シリコンエピタキシャル成長層にスクリーン酸化膜を熱酸化で形成した後、ｎ型不純物をイオン注入する第３工程、前記アライメントマーカーを用いて前記シリコンエピタキシャル成長層の表面にｐ型領域用レジストマスクをパターニングする第４工程、該レジストマスクを用いてｐ型不純物をイオン注入する第５工程、前記レジストマスクを剥離する第６工程をこの順に施し、所要の膜厚のシリコンエピタキシャル成長層となるまで、前記第２工程から第６工程を前記アライメントマーカーを用いて位置合わせをしながら所要の回数繰り返す工程を含むことを特徴とする多段エピタキシャル方式による超接合半導体装置の製造方法。
【請求項２】
前記初期酸化膜の膜厚が、（（前記第２工程から第６工程の繰り返し回数×スクリーン酸化膜膜厚）＋（アライメントマーカー用酸化膜パターンの凸部又は凹部の段差高さ））以上であることを特徴とする請求項１記載の多段エピタキシャル方式による超接合半導体装置の製造方法。
【請求項３】
前記初期酸化膜を選択的に減厚して段差を形成する際の、減厚部の酸化膜の膜厚が、（前記第２工程から第６工程の繰り返し回数×前記スクリーン酸化膜膜厚）以上であることを特徴とする請求項１記載の多段エピタキシャル方式による超接合半導体装置の製造方法。
【請求項４】
前記超接合半導体装置が超接合ＭＯＳＦＥＴであることを特徴とする請求項１乃至３のいずれか一項に記載の多段エピタキシャル方式による超接合半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は超接合型半導体装置に関し、詳しくは多段エピタキシャル方式（以降、多段エピ方式と略記することもある）による超接合型半導体装置の製造方法に関する。
【背景技術】
【０００２】
ドリフト領域にp型領域とn型領域を交互に形成した超接合構造を利用して従来の特性限界を破るようなＭＯＳＦＥＴが開発されている。超接合構造を形成する方法のひとつに多段エピ方式とよばれる製造方法が知られている。多段エピ方式は、半導体基板上にエピタキシャル層を何回かに分けて成長させ、所要のエピタキシャル層膜厚にする。各成長段階毎にパターニングおよびイオン注入によって基板面に平行な方向に交互に並列するパターンのｐ型領域およびｎ型領域の形成およびそれら領域の垂直方向への積み重ねを繰り返すことにより製造される。
【０００３】
具体的には、図３に示すように、シリコン基板２０表面にパターニング用のアライメントマーカーとなる凹部２１ａを形成した（図３（ａ））後に、同じ表面にシリコンエピタキシャル成長によりシリコンエピタキシャル層２２を堆積する。このシリコンエピタキシャル層２２表面には、前記アライメントマーカーとなる凹部２１ａと同じパターン形状の凹部２１ｂが転写される。次に、超接合構造に含まれるｐｎカラム２６の一方の領域であるｎ型領域２３ａ（図３（ｄ）に示す）を形成するためのリン２３を基板全面にイオン注入する（図３（ｂ））。前述のアライメントマーカー２１ｂを用いて、ｐｎカラム２６の他方の領域となるｐ型領域２４ａ（図３（ｄ）に示す）を形成するためにボロン２４をイオン注入する際にマスクとなるレジスト２５をパターニングし（図３（ｃ））、ボロン２４をイオン注入することにより、基板面に平行な方向に交互に並列するｐ型領域２４ａおよびｎ型領域２３ａを形成する（図３（ｄ））。ここで、前記シリコンエピタキシャル層２２の膜厚は、ｐ型領域２４ａおよびｎ型領域２３aの厚さより厚くしておく。
【０００４】
次に、前記シリコンエピタキシャル成長からｐ型領域２４ａおよびｎ型領域２３ａの形成までを繰り返す。ただし、各エピタキシャル層の膜厚とその所要回数はｐ型領域およびｎ型領域が垂直方向に連結されたｐｎカラム２６に必要な膜厚から求められる。まず、所定の膜厚の２回目のシリコンエピタキシャル層を堆積する。前述と同様にリン２３のイオン注入、レジストマスクのパターニング、ボロン２４のイオン注入を同じパターン、同じ位置で実施し、ｐ型領域２４aおよびｎ型領域２３aのパターンを形成し、それぞれ前記ｐ型領域２４ａおよびｎ型領域２３aのパターン上に正確に積み重ねる。これらの一連の工程を、所望の厚さのｐ型領域２４ｂおよびｎ型領域２３ｂとなるまで所要回数繰り返す。その後、イオン注入されたリンおよびボロンを各シリコンエピタキシャル層の膜厚距離だけ熱拡散させると所望の厚さのｐ型領域２４ｂおよびｎ型領域２３ｂが各シリコンエピタキシャル層の膜厚分拡散して垂直方向に相互に連結し、ｐｎカラム２６が形成される。
【０００５】
このようにすることにより、前述の基板面に平行な方向に交互に並列するｐ型領域２４ｂおよびｎ型領域２３ｂが垂直方向に連結されて延びるｐｎカラム２６を備える超接合構造が製造される。さらに、そのｐｎカラム２６の上部に所要の位置合わせをしてよく知られたＭＯＳ構造２７を形成すれば、図４の斜視図に示す低オン抵抗の超接合型ＭＯＳＦＥＴ１００を製造することができる（特許文献１、２）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２０００−５０４８７９号公報
【特許文献２】特開平９−２６６３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述した多段エピタキシャル方式による超接合構造の形成の際には、基板面に並行に交互に並列するｐ型領域およびｎ型領域パターンの形成を繰り返し、上下に正確に積み重ねて、ｐ型領域およびｎ型領域を所要の厚さにする必要がある。前記ｐ型領域およびｎ型領域のパターン形成を正確に繰り返し積み重ねるためには、パターニング時にシリコン基板に設けられた凹部状のアライメントマーカーを利用して、フォトマスクとシリコン基板とを正確に位置合わせする必要がある。ところが、凹部状のアライメントマーカーを最初にシリコン基板の表面に形成後、通常の条件でエピタキシャル成長を繰り返すと、アライメントマーカー上にもシリコンエピタキシャル層が形成される。その際、新しいエピタキシャル層の表面にもアライメントマーカーが転写される。この転写が繰り返されると、次第にアライメントマーカーのパターン形状精度が低下し、パターニング工程でのパターン合わせ精度の高いアライメントが困難になる程度にまで、劣化することがある。このパターン劣化を防ぐため、従来は、通常の成長レートよりも遅い条件で、シリコンエピタキシャル成長を繰り返すことにより、アライメントマーカーのパターン形状精度を維持する必要があった。しかし、この場合、エピタキシャル成長工程のスループットが悪くなる。
【０００８】
本発明は以上述べた点に鑑みてなされたものであり、本発明の目的は、アライメントマーカーの形成後に行うシリコンエピタキシャル層の成長速度を、通常の条件より遅くすることなく、アライメントマーカーのパターン形状精度の低下を防ぎ、通常のエピタキシャル成長工程のスループットを維持でき、超接合半導体装置を低オン抵抗にするために用いられる低抵抗砒素ドープシリコン基板からのオートドーピングを防止することができる多段エピタキシャル方式による超接合半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
前記本発明の目的を達成するために、請求項１に記載の発明では、低抵抗の砒素ドープシリコン基板の両面に初期酸化膜を形成し、該初期酸化膜を選択的に減厚して前記シリコン基板の一方の主面にアライメントマーカー用酸化膜パターンとなる凸部状又は凹部状の段差を形成する第１工程、前記シリコン基板の他方の主面の初期酸化膜を除去し露出したシリコン面にシリコンエピタキシャル成長層を堆積する第２工程、該シリコンエピタキシャル成長層にスクリーン酸化膜を熱酸化で形成した後、ｎ型不純物をイオン注入する第３工程、前記アライメントマーカーを用いて前記シリコンエピタキシャル成長層の表面にｐ型領域用レジストマスクをパターニングする第４工程、該レジストマスクを用いてｐ型不純物をイオン注入する第５工程、前記レジストマスクを剥離する第６工程をこの順に施し、所要の膜厚のシリコンエピタキシャル成長層となるまで、前記第２工程から第６工程を前記アライメントマーカーを用いて位置合わせをしながら所要の回数繰り返す工程を含む多段エピタキシャル方式による超接合半導体装置の製造方法とする。
【００１０】
また、前記初期酸化膜の膜厚が、（（前記第２工程から第６工程の繰り返し回数×スクリーン酸化膜膜厚）＋（アライメントマーカー用酸化膜パターンの凸部又は凹部の段差高さ））以上である超接合半導体装置の製造方法とすることが好ましい。
【００１１】
また、前記初期酸化膜を選択的に減厚して段差を形成する際の、減厚部の酸化膜の膜厚が、（前記第２工程から第６工程の繰り返し回数×前記スクリーン酸化膜膜厚）以上である超接合半導体装置の製造方法とすることも好ましい。
【００１２】
さらに、超接合半導体装置が超接合ＭＯＳＦＥＴであることも望ましい。
【発明の効果】
【００１３】
本発明によれば、アライメントマーカーの形成後に行うシリコンエピタキシャルの成長速度を、通常の条件より遅くすることなく、アライメントマーカーのパターン形状精度の低下を防ぎ、通常のエピタキシャル成長工程のスループットを維持でき、超接合半導体装置を低オン抵抗にするために用いられる低抵抗砒素ドープシリコン基板からのオートドーピングを防止する多段エピタキシャル方式による超接合半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の多段エピ方式による超接合半導体装置の製造方法にかかる主要な製造工程の断面図（その１）である。
【図２】本発明の多段エピ方式による超接合半導体装置の製造方法にかかる主要な製造工程の断面図（その２）である。
【図３】従来の多段エピ方式による超接合半導体装置の製造方法にかかる主要な製造工程の断面図である。
【図４】一般的な超接合ＭＯＳＦＥＴの要部斜視図である。
【発明を実施するための形態】
【００１５】
以下、本発明の多段エピタキシャル方式による超接合半導体装置の製造方法にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１６】
低抵抗砒素ドープシリコン基板１の両面に膜厚５０００Å程度の初期酸化膜２を堆積形成する。シリコン基板１の裏面Ｓ１（一方の主面）の初期酸化膜２上にアライメントマーカー３形成のためのレジストマスク３ａをパターニングする（図１（ａ））。レジストマスク３ａを用いて、前記初期酸化膜２をエッチングにより選択的に１０００Å程度減厚してレジストマスク３ａ直下に凸部を残すことにより、シリコン基板１の裏面Ｓ１を露出させることなく、初期酸化膜２の凸部状段差からなるアライメントマーカー３を形成する（図１（ｂ））。前記初期酸化膜２をエッチングにより選択的に減厚することにより形成される凸部状の段差の高さはアライメントマーカーとして認識できる程度であればよい。たとえば、１０００Å程度とする。また、このパターニングの際に、残すべきアライメントマーカー３用酸化膜以外の初期酸化膜２の膜厚のすべてをエッチングで除去せず、所要の膜厚（たとえば４０００Å程度）を残すようにエッチングすることが大切である。アライメントマーカー３用酸化膜パターン部分はレジストマスク３ａでマスクされてエッチングされないので、元の初期酸化膜２の膜厚（５０００Å程度）と同じ膜厚を有する凸部の酸化膜パターンが形成される。初期酸化膜２の膜厚の減厚部分は、次工程のシリコンエピタキシャル成長層の形成時に、前記低抵抗砒素ドープシリコン基板１から蒸発した砒素がシリコンエピタキシャル成長層に混入することを防止する機能を奏するためのバックシール酸化膜４となる。このバックシール酸化膜４の膜厚は、次工程以降のシリコンエピタキシャル成長層の形成時の前処理のたびにスクリーン酸化膜の膜厚分の厚さがエッチングされて薄くなるので、所要回数のエピタキシャル成長が繰り返されてもバックシール酸化膜４が無くならないような膜厚とする必要がある。次に、シリコン基板１の表面Ｓ２（他方の主面）側の初期酸化膜２のみをエッチングして除去し、露出したシリコン基板１の表面Ｓ２を洗浄する（図１（ｃ））。
【００１７】
次に、図１（ｃ）の上下を逆にした図１（ｄ）に示すように、前述の洗浄したシリコン基板１の表面Ｓ２に、一段目のシリコンエピタキシャル層５ａを成長速度３μｍ／ｍｉｎで、膜厚２０μｍ堆積する。堆積したシリコンエピタキシャル層５ａの表面Ｓ３にスクリーン酸化膜６ａを熱酸化法により膜厚５００Åで形成し、その上からリン７をドーズ量１×１０13ｃｍ-2でイオン注入する。
【００１８】
次に、シリコンエピタキシャル層５ａの表面Ｓ３にレジスト８をコートし、裏面Ｓ１のアライメントマーカー３を位置合わせ用として用い、前記表面Ｓ３のレジスト８をパターニングする。このレジスト８パターンをマスクにして、ボロン９をドーズ量１×１０13ｃｍ-2でイオン注入し（図２（ｅ））、その後、レジスト８を灰化・剥離し、スクリーン酸化膜６ａをエッチングで除去し、シリコンエピタキシャル層５ａの表層に一段目のｐ型領域９ａとｎ型領域７ａ相当のイオン注入領域をそれぞれ形成する（図２（ｆ））。
【００１９】
次に、前述と同じ成長速度で、二段目のシリコンエピタキシャル成長層５ｂを膜厚６μｍで堆積する。このシリコンエピタキシャル成長層５ｂの膜厚６μｍは前記シリコンエピタキシャル層５ａの２０μｍよりは薄く形成される。さらに、前記シリコンエピタキシャル層５ａではイオン注入領域は後工程の熱拡散により拡がるｐ型領域９ａとｎ型領域７ａの膜厚６μｍより厚い膜厚２０μｍに設定されるが、シリコンエピタキシャル成長層５ｂでは後工程の熱拡散により拡がる幅６μｍと同じ程度の膜厚にすることが必要である。前記シリコンエピタキシャル成長層５ｂの膜厚６μｍはこのようにして決められる。シリコンエピタキシャル成長層５ｂを膜厚６μｍで形成後、前述と同様に膜厚５００Åのスクリーン酸化膜６ｂの形成、リン７のイオン注入、裏面Ｓ１側のアライメントマーカー３を基準にしたレジストのパターニングおよびボロン９のイオン注入に至る一連の工程をそれぞれ６回繰り返す。この６回の繰り返し工程では、それぞれの段目のエピタキシャル成長の前に、前段目のスクリーン酸化膜の膜厚５００Åが除去される時に裏面Ｓ１のバックシール酸化膜の膜厚も５００Åずつ薄くなる。従って、６回のエピタキシャル成長工程があると、３０００Å膜厚が薄くなるので、バックシール酸化膜の膜厚は少なくとも二段目以降のエピタキシャル成長回数×５００Åの膜厚を必要とする。なお、スクリーン酸化膜は段目毎にイオン注入前にシリコンエピタキシャル面に形成されるが、熱酸化法により形成されるので、スクリーン酸化膜形成時に裏面Ｓ１のバックシール酸化膜の膜厚はほとんど増加しないので、バックシール酸化膜の膜厚がエピタキシャル成長ごとに薄くなるのである。前述の一段目のｐ型領域９ａとｎ型領域７ａのイオン注入領域上にそれぞれ重なるように位置合わせされ、二段目以降の各エピタキシャル層５ｂが積層されたｐｎカラム状の超接合構造が形成される。ただし、この段階ではｐ型領域９ｂとｎ型領域７ｂはイオン注入領域であるので、各層のｐ型領域９ｂとｎ型領域７ｂはまだ相互に連結されていない。この超接合構造ではシリコンエピタキシャル層５ａの厚さ２０μｍから一段目のｐ型領域９ａとｎ型領域７ａの膜厚を引いた残り厚さがバッファ層２２となる。このバッファ層２２は無い場合もある。一段目のｐ型領域９ａとｎ型領域７ａの上に二段目から六段目のｐ型領域９ｂとｎ型領域７ｂをそれぞれ含む各エピタキシャル層５ｂ膜厚の合計３６μｍが積層される。
【００２０】
その後、前記各のエピタキシャル層５ｂの積層上に、さらにシリコンエピタキシャル層を５μｍ堆積してから熱拡散処理を施す。すなわち、前記各エピタキシャル層５ａ、５ｂ中に含まれる前記リンとボロンのイオン注入領域を熱処理により熱拡散させてｐ型領域とｎ型領域とする。この結果、一段目から六段目までの前記ｐ型領域９ａとｎ型領域７ａの６μｍとｐ型領域９ｂとｎ型領域７ｂの３６μｍの同導電型領域同士が上下に連結し、ｐｎカラムの垂直方向の長さ４２μｍとシリコンエピタキシャル層５ａのバッファ層１４μｍを合わせて膜厚５６μｍからなり、基板に平行な方向ではｐ型領域とｎ型領域とが互いに接する超接合構造が作製される。さらに、この超接合構造の上に、ｐ型チャネル形成層をエピタキシャル成長により形成し、表面にソース領域、ゲート絶縁膜、ゲート電極、ソース電極を従来技術と同様にして形成すると、製造方法は異なるが、図４に示す一般的な６００Ｖ耐圧の超接合構造を備えるパワーＭＯＳＦＥＴが完成する。
【００２１】
前述したようにエピタキシャル成長させるシリコン面と同じ面に、予め形成しておいた凹部状のアライメントマーカーを用いて、その上にシリコンエピタキシャル層を繰り返し堆積させる従来の製造方法によれば、アライメントマーカーの形状精度を適正に維持するには成長速度を０．３μｍ／ｍｉｎ程度に遅くしなければならなかった。これに対して、以上説明した本発明の実施例にかかるパワーＭＯＳＦＥＴでは、前述の１０倍の成長速度である３μｍ／ｍｉｎとすることができ、シリコンエピタキシャル工程のスループットが著しく向上することが分かった。
【００２２】
なお、実施例１では、図１（ｂ）で、レジストマスク３ａを用いて、前記初期酸化膜２をエッチングにより選択的に１０００Å程度減厚してレジストマスク３ａ直下に凸部を残すことにより、シリコン基板１の裏面Ｓ１を露出させることなく、初期酸化膜２の凸部状段差からなるアライメントマーカー３を形成したが、凸部に替えてエッチングでの凹部による凹部状段差からなるアライメントマーカーをエピタキシャル成長させるシリコン面の裏面に形成してもよい。この凹部状段差もアライメントマーカーとして認識できる程度の１０００Å程度とすればよい。
【符号の説明】
【００２３】
１              シリコン基板
２              初期酸化膜
３              アライメントマーカー
３ａ            レジストマスク
４              バックシール酸化膜
５ａ、５ｂ      シリコンエピタキシャル層
６ａ            スクリーン酸化膜
７              リン
７ａ、７ｂ      ｎ型領域
８              レジスト
９              ボロン
９ａ、９ｂ      ｐ型領域
２２            バッファ層
Ｓ１            裏面
Ｓ２            表面
Ｓ３            シリコンエピタキシャル層の表面
【図１】
2011108986.tif 000003
【図２】
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【図３】
2011108986.tif 000005
【図４】
2011108986.tif 000006