(57)【要約】【課題】光電変換層に付着した不純物に起因して発生するリーク電流を抑制することが可能な撮像装置を提供する。【解決手段】この撮像装置１００は、基板１の表面上に形成される薄膜トランジスタ７と、薄膜トランジスタ７のドレイン電極２５に電気的に接続される下部電極２７と、下部電極２７の表面上に設けられる光電変換層３０と、光電変換層３０の表面上に設けられる透明電極３４とを備え、光電変換層３０の側面は、平面的に見て、透明電極３４の側面３４ａと略一致しているか、または、光電変換層３０の側面の少なくとも一部が透明電極３４の側面３４ａよりも内側に形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板の表面上に形成される薄膜トランジスタと、
前記薄膜トランジスタのソース電極またはドレイン電極の一方に電気的に接続される第１電極と、
前記第１電極の表面上に設けられる光電変換層と、
前記光電変換層の表面上に設けられる第２電極とを備え、
平面的に見て、前記光電変換層の側面は、前記第２電極の側面と略一致しているか、または、前記光電変換層の側面の少なくとも一部が前記第２電極の側面よりも内側に形成されている、撮像装置。
【請求項２】
前記光電変換層は、複数の半導体層を含み、前記複数の半導体層のうちの少なくとも一つの半導体層の側面の一部が、平面的に見て、前記第２電極の側面よりも内側に形成されている、請求項１に記載の撮像装置。
【請求項３】
前記複数の半導体層のうちの前記第２電極と接触する部分の側端部は、平面的に見て、前記第２電極の側面と略一致しているとともに、前記複数の半導体層のうちの前記第２電極と接触する部分以外の部分が、平面的に見て、前記第２電極の側面よりも内側に形成されている、請求項２に記載の撮像装置。
【請求項４】
前記光電変換層は、複数の半導体層を含み、
前記複数の半導体層は、前記第１電極の表面上に形成される第１導電型の第１半導体層と、前記第１半導体層の表面上に形成される真性半導体からなる第２半導体層と、前記第２半導体層の表面上に形成される第２導電型の第３半導体層とからなり、
前記第１半導体層、前記第２半導体層および前記第３半導体層のうち、前記第２半導体層が前記第２電極の側面よりも内側に最も窪んでいる側面を有している、請求項１〜３のいずれか１項に記載の撮像装置。
【請求項５】
前記光電変換層の側面の少なくとも一部は、前記第２電極側から前記第１電極側に向かって逆テーパー形状に形成されている、請求項１〜３のいずれか１項に記載の撮像装置。
【請求項６】
前記第２電極側の前記光電変換層の側面は逆テーパー形状に形成され、前記第１電極側の前記光電変換層の側面は、順テーパー形状に形成されている、請求項１〜３のいずれか１項に記載の撮像装置。
【請求項７】
請求項１〜６のいずれか１項に記載の撮像装置を備える、エックス線撮像装置。
【請求項８】
基板の表面上に薄膜トランジスタを形成する工程と、
前記薄膜トランジスタのソース電極またはドレイン電極の一方に電気的に接続される第１電極を形成する工程と、
前記第１電極の表面上に半導体膜を形成する工程と、
前記半導体膜の表面上に透明導電膜を形成する工程と、
前記透明導電膜の表面上にエッチングマスクを設けるとともに、前記エッチングマスクをマスクとして前記透明導電膜をエッチングすることにより第２電極を形成する工程と、
前記透明導電膜をエッチングする際にマスクとして用いられた前記エッチングマスクをマスクとして前記半導体膜をエッチングすることにより、平面的に見て、側面が前記第２電極の側面と略一致しているか、または、側面の少なくとも一部が前記第２電極の側面よりも内側に形成されている光電変換層を形成する工程とを備える、撮像装置の製造方法。
【請求項９】
前記半導体層は、複数の半導体層を含み、
前記光電変換層を形成する工程は、前記複数の半導体層のうちの少なくとも一つの半導体層の側面の一部を、平面的に見て、前記第２電極の側面よりも内側に形成する工程を含む、請求項８に記載の撮像装置の製造方法。
【請求項１０】
前記半導体膜をエッチングすることにより前記光電変換層を形成する工程は、等方性のエッチングによって前記光電変換層を形成する工程を含む、請求項８または９に記載の撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置、エックス線撮像装置および撮像装置の製造方法に関し、特に、光電変換層を備える撮像装置、エックス線撮像装置および撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、光電変換層を備える撮像装置が知られている（たとえば、特許文献１参照）。上記特許文献１に記載の撮像装置（フォトセンサ）では、薄膜トランジスタのドレイン電極の表面上に、半導体層からなるフィトダイオード（光電変換層）が形成されている。また、光電変換層の表面上には、光電変換層の表面上を部分的に覆うように透明電極が形成されている。つまり、平面的に見て、光電変換層は、透明電極よりもはみ出すように形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２５１６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に記載の撮像装置では、光電変換層が透明電極よりもはみ出すように形成されているので、透明電極よりもはみ出した光電変換層の部分にエッチングなどの撮像装置の製造工程において生じる導電性の不純物が付着し易くなるという不都合がある。このため、光電変換層に付着した不純物により、光電変換層にリーク電流が発生するという問題点がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、光電変換層に付着した不純物に起因して発生するリーク電流を抑制することが可能な撮像装置、エックス線撮像装置および撮像装置の製造方法を提供することである。
【課題を解決するための手段および発明の効果】
【０００６】
上記目的を達成するために、この発明の第１の局面における撮像装置は、基板の表面上に形成される薄膜トランジスタと、薄膜トランジスタのソース電極またはドレイン電極の一方に電気的に接続される第１電極と、第１電極の表面上に設けられる光電変換層と、光電変換層の表面上に設けられる第２電極とを備え、平面的に見て、光電変換層の側面は、第２電極の側面と略一致しているか、または、光電変換層の側面の少なくとも一部が第２電極の側面よりも内側に形成されている。
【０００７】
この第１の局面による撮像装置では、上記のように、光電変換層の側面を、平面的に見て、第２電極の側面と略一致しているか、または、光電変換層の側面の少なくとも一部を第２電極の側面よりも内側に形成することによって、光電変換層を第２電極からはみ出すように形成する場合と異なり、光電変換層にエッチングの際に生じる導電性の不純物が付着するのを抑制することができるので、光電変換層に付着した不純物に起因して発生するリーク電流を抑制することができる。
【０００８】
上記第１の局面による撮像装置において、好ましくは、光電変換層は、複数の半導体層を含み、複数の半導体層のうちの少なくとも一つの半導体層の側面の一部が、平面的に見て、第２電極の側面よりも内側に形成されている。このように構成すれば、半導体層の側面が第２電極の側面よりも内側に形成されている部分は、半導体層の側面が第２電極の側面と略一致するように形成されている部分よりも、第２電極の側面よりも内側に形成されている分、不純物がより付着し難くなる。これにより、光電変換層に付着した不純物に起因して発生するリーク電流をより抑制することができる。
【０００９】
この場合、好ましくは、複数の半導体層のうちの第２電極と接触する部分の側端部は、平面的に見て、第２電極の側面と略一致しているとともに、複数の半導体層のうちの第２電極と接触する部分以外の部分が、平面的に見て、第２電極の側面よりも内側に形成されている。このように構成すれば、複数の半導体層の全ての側面が、平面的に見て、第２電極の側面よりも内側に形成されている場合と比べて、平面的に見た場合の複数の半導体層（光電変換層）の面積（平面積）をより大きくすることができる。これにより、撮像装置の感度を高めることができる。
【００１０】
上記第１の局面による撮像装置において、好ましくは、光電変換層は、複数の半導体層を含み、複数の半導体層は、第１電極の表面上に形成される第１導電型の第１半導体層と、第１半導体層の表面上に形成される真性半導体からなる第２半導体層と、第２半導体層の表面上に形成される第２導電型の第３半導体層とからなり、第１半導体層、第２半導体層および第３半導体層のうち、第２半導体層が第２電極の側面よりも内側に最も窪んでいる側面を有している。このように構成すれば、真性半導体からなる第２半導体層の第２電極の側面よりも内側に窪んだ部分は、不純物が付着し難くなるので、第２半導体層の内側に窪んだ部分により、光電変換層に付着した不純物に起因して発生するリーク電流を抑制することができる。
【００１１】
上記第１の局面による撮像装置において、好ましくは、光電変換層の側面の少なくとも一部は、第２電極側から第１電極側に向かって逆テーパー形状に形成されている。このように構成すれば、第２電極側から第１電極側に向かって逆テーパー形状に形成される光電変換層の側面は、光電変換層の側面の全てが第２電極の側面と略一致するように形成されている場合よりも、第２電極の側面よりも内側に形成されている分、不純物がより付着し難くなる。これにより、光電変換層に付着した不純物に起因して発生するリーク電流をより抑制することができる。
【００１２】
上記第１の局面による撮像装置において、好ましくは、第２電極側の光電変換層の側面は逆テーパー形状に形成され、第１電極側の光電変換層の側面は、順テーパー形状に形成されている。このように構成すれば、逆テーパー形状に形成される第２電極側の光電変換層の側面は、第２電極の側面よりも内側に形成されている分、不純物がより付着し難くなる。これにより、光電変換層に付着した不純物に起因して発生するリーク電流をより抑制することができる。
【００１３】
この発明の第２の局面によるエックス線撮像装置は、上記いずれかの構成を有する撮像装置を備える。このように構成すれば、光電変換層に付着した不純物に起因して発生するリーク電流を抑制することが可能なエックス線撮像装置を得ることができる。
【００１４】
この発明の第３の局面における撮像装置の製造方法は、基板の表面上に薄膜トランジスタを形成する工程と、薄膜トランジスタのソース電極またはドレイン電極の一方に電気的に接続される第１電極を形成する工程と、第１電極の表面上に半導体膜を形成する工程と、半導体膜の表面上に透明導電膜を形成する工程と、透明導電膜の表面上にエッチングマスクを設けるとともに、エッチングマスクをマスクとして透明導電膜をエッチングすることにより第２電極を形成する工程と、透明導電膜をエッチングする際にマスクとして用いられたエッチングマスクをマスクとして半導体膜をエッチングすることにより、平面的に見て、側面が第２電極の側面と略一致しているか、または、側面の少なくとも一部が第２電極の側面よりも内側に形成されている光電変換層を形成する工程とを備える。
【００１５】
この第３の局面による撮像装置の製造方法では、上記のように、平面的に見て、側面が第２電極の側面と略一致しているか、または、側面の少なくとも一部が第２電極の側面よりも内側に形成されている光電変換層を形成する工程を備えることによって、光電変換層を第２電極からはみ出すように形成する場合と異なり、エッチングの際に生じる導電性の不純物が光電変換層に付着するのを抑制することができるので、光電変換層に付着した不純物に起因して発生するリーク電流を抑制する撮像装置を製造することができる。
【００１６】
上記第３の局面による撮像装置の製造方法において、好ましくは、半導体層は、複数の半導体層を含み、光電変換層を形成する工程は、複数の半導体層のうちの少なくとも一つの半導体層の側面の一部を、平面的に見て、第２電極の側面よりも内側に形成する工程を含む。このように構成すれば、半導体層の側面が第２電極の側面よりも内側に形成されている部分は、半導体層の側面が第２電極の側面と略一致するように形成されている部分と異なり、第２電極の側面よりも内側に形成されている分、不純物が付着し難くなる。これにより、光電変換層に付着した不純物に起因して発生するリーク電流をより抑制する撮像装置を製造することができる。
【００１７】
上記第３の局面による撮像装置の製造方法において、好ましくは、半導体膜をエッチングすることにより光電変換層を形成する工程は、等方性のエッチングによって光電変換層を形成する工程を含む。このように構成すれば、容易に、光電変換層の側面の少なくとも一部を第２電極の側面よりも内側に形成することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態による撮像装置の平面図である。
【図２】本発明の第１実施形態による撮像装置の画素の平面図である。
【図３】図２の２００−２００線に沿った断面図である。
【図４】本発明の第１実施形態による光電変換素子の断面図である。
【図５】本発明の第１実施形態による撮像装置の製造プロセスを説明するための断面図である。
【図６】本発明の第１実施形態による撮像装置の製造プロセスを説明するための断面図である。
【図７】本発明の第１実施形態による撮像装置の製造プロセスを説明するための断面図である。
【図８】本発明の第２実施形態による光電変換素子の断面図である。
【図９】本発明の第３実施形態による光電変換素子の断面図である。
【図１０】本発明の第４実施形態による光電変換素子の断面図である。
【図１１】本発明の第５実施形態による光電変換素子の断面図である。
【図１２】本発明の第１〜第５実施形態による撮像装置を用いたエックス線撮像装置を説明するための図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態を図面に基づいて説明する。
【００２０】
（第１実施形態）
図１〜図３を参照して、本発明の第１実施形態による撮像装置１００の構成について説明する。
【００２１】
第１実施形態による撮像装置１００は、図１に示すように、ガラス等からなる基板１の表面上に、複数の走査線２と、複数の走査線２と交差するように配置される複数の信号線３とが設けられている。複数の走査線２は、走査線駆動回路４に接続されているとともに、複数の信号線３は、信号読み出し回路５に接続されている。
【００２２】
また、複数の走査線２と複数の信号線３とが交差する位置に対応して、画素６が複数設けられている。そして、複数の画素６には、それぞれ、薄膜トランジスタ７と光電変換素子８とが設けられている。薄膜トランジスタ７の後述するゲート電極２１は、走査線２に接続されている。また、薄膜トランジスタ７の後述するソース電極２４は、信号線３に接続されているとともに、ドレイン電極２５は、光電変換素子８の後述する下部電極２７に接続されている。また、走査線２が延びる方向に隣接するように配置される複数の画素６にそれぞれ設けられる光電変換素子８の後述する透明電極３４は、バイアス線９に接続されている。なお、下部電極２７は、本発明の「第１電極」の一例である。また、透明電極３４は、本発明の「第２電極」の一例である。なお、薄膜トランジスタの導電型や電流が流れる方向によって、薄膜トランジスタのソースとドレインは入れ替わるが、本発明では、便宜上、光電変換素子８に接続される側をドレインとし、ドレイン電極２５が形成されていることとする。
【００２３】
画素６の断面構造としては、図３に示すように、ガラス等からなる基板１の表面上にモリブデン（Ｍｏ）層、アルミニウム（Ａｌ）層およびモリブデン（Ｍｏ）層が基板１側からこの順で積層された配線からなるゲート電極２１が形成されている。なお、ゲート電極２１は、図２に示すように、走査線２と一体的に同一の層に形成されている。また、ゲート電極２１および基板１の表面上には、約２００ｎｍ以上約５００ｎｍ以下の厚みを有する窒化シリコン（ＳｉＮ）などからなる絶縁膜２２が形成されている。また、ゲート電極２１と絶縁膜２２を介して対向するように、ポリシリコン（ｐ−Ｓｉ）やアモルファスシリコン（ａ−Ｓｉ）からなる薄膜トランジスタ用の半導体層２３が形成されている。また、半導体層２３は、たとえばｎ型不純物が導入されたアモルファスシリコン（ｎ＋ａ−Ｓｉ）からなるソース領域２３ａとドレイン領域２３ｂとを含んでいる。なお、ソース領域２３ａとドレイン領域２３ｂとは、互いに所定の間隔を隔てて形成されている。そして、半導体層２３のうちの、ソース領域２３ａとドレイン領域２３ｂとに挟まれた領域は、チャネル領域として機能する。
【００２４】
半導体層２３のソース領域２３ａを覆うように、モリブデン（Ｍｏ）層２４ａ、アルミニウム（Ａｌ）層２４ｂおよびモリブデン（Ｍｏ）層２４ｃが基板１側からこの順で積層された配線からなるソース電極２４が設けられている。Ｍｏ層２４ａ、Ａｌ層２４ｂおよびＭｏ層２４ｃは、それぞれ、約５０ｎｍ、約２５０ｎｍおよび約５０ｎｍの厚みを有する。なお、ソース電極２４は、図２に示すように、信号線３と一体的に同一の層により形成されている。また、半導体層２３のドレイン領域２３ｂを覆うように、モリブデン（Ｍｏ）層２５ａ、アルミニウム（Ａｌ）層２５ｂおよびモリブデン（Ｍｏ）層２５ｃが基板１側からこの順で積層された配線からなるドレイン電極２５が設けられている。Ｍｏ層２５ａ、Ａｌ層２５ｂおよびＭｏ層２５ｃは、それぞれ、約５０ｎｍ、約２５０ｎｍおよび約５０ｎｍの厚みを有する。そして、ゲート電極２１、絶縁膜２２、半導体層２３、ソース電極２４およびドレイン電極２５により薄膜トランジスタ７が構成されている。
【００２５】
また、ソース電極２４、ドレイン電極２５および絶縁膜２２を覆うように、ＳｉＮなどからなり、約２００ｎｍ以上約５００ｎｍ以下の厚みを有するパッシベーション膜２６が形成されている。パッシベーション膜２６は、薄膜トランジスタ７を保護する機能を有する。
【００２６】
また、パッシベーション膜２６の表面上には、下部電極２７が形成されている。下部電極２７は、アルミニウム（Ａｌ）層２８と、モリブデン（Ｍｏ）層２９との２層からなる。Ｍｏ層２９は、Ａｌ層２８の光電変換層３０側の表面上に形成されている。また、Ｍｏ層２９は、Ａｌ層２８から、アルミニウム（Ａｌ）が光電変換層３０に拡散するのを抑制するバリア層としての機能を有する。また、Ａｌ層２８を構成するＡｌの導電率は、Ｍｏ層２９を構成するＭｏの導電率よりも大きい。つまり、Ａｌ層２８は、Ｍｏ層２９よりも電気を通しやすい。また、Ａｌ層２８の厚みは、Ｍｏ層２９の厚みよりも大きい。具体的には、Ａｌ層２８の厚みは、約２５０ｎｍであり、Ｍｏ層２９の厚みは、約５０ｎｍである。また、薄膜トランジスタ７のドレイン電極２５と、下部電極２７のＡｌ層２８とは、パッシベーション膜２６に設けられるコンタクトホール２６ａを介して電気的に接続されている。
【００２７】
また、下部電極２７のＭｏ層２９の表面上には、光電変換層３０が形成されている。光電変換層３０は、ｎ型の不純物が導入されたアモルファスシリコン（ｎ＋ａ−Ｓｉ）からなるｎ型半導体層３１と、真性半導体層からなるｉ型半導体層３２と、ｐ型の不純物が導入されたアモルファスシリコン（ｐ＋ａ−Ｓｉ）からなるｐ型半導体層３３との積層で構成されている。なお、ｎ型半導体層３１、ｉ型半導体層３２およびｐ型半導体層３３は、それぞれ、本発明の「第１半導体層（半導体層）」、「第２半導体層（半導体層）」および「第３半導体層（半導体層）」の一例である。また、光電変換層３０の表面上には、酸化インジウムスズ（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）などからなる透明電極３４が形成されている。また、下部電極２７、光電変換層３０および透明電極３４は、画素ごとに画素形状に応じてパターニングされ、下部電極２７は、透明電極３４の外周部からはみ出すように、光電変換層３０よりも大きく形成されている。そして、下部電極２７、光電変換層３０および上部電極である透明電極３４によって、光電変換素子８が構成されている。なお、下部電極２７と透明電極３４とが平面的に見て重なる領域に対応する光電変換層３０の領域が、光電変換層３０の有効領域（実際に光電変換が行われる領域）となる。
【００２８】
ここで、第１実施形態では、図４に示すように、ｉ型半導体層３２およびｐ型半導体層３３の断面構造としてはｉ型半導体層３２の側面３２ａとｐ型半導体層３３の側面３３ａとは、透明電極３４の側面３４ａ（点線Ａ）よりも光電変換層３０の中央部に向かって窪んだ形状に形成されている。すなわち、光電変換層３０の透明電極３４に近い上部領域の断面形状は、逆テーパー形状を有し、下部電極２７に近い下部領域の断面形状は、順テーパー形状を有している。そして、光電変換層３０の断面は、全体として、中央部に向かって窪んだ形状に形成されている。平面的には、図２に示すように、ｉ型半導体層３２の側面３２ａで形成される外周のうち最も中央に近い外周およびｐ型半導体層３３の側面３３ａで形成される外周のうち最も中央に近い外周は、透明電極３４の側面３４ａで形成される外周の内側に形成されている。なお、ｐ型半導体層３３の透明電極３４と接触する側端部３３ｂは、平面的に見て、透明電極３４の側面３４ａと略一致するように形成されている。また、光電変換層３０の全外周に対応するｉ型半導体層３２の側面３２ａとｐ型半導体層３３の側面３３ａとが、透明電極３４の側面３４ａよりも光電変換層３０の中央部に向かって窪んだ形状に形成されている。
【００２９】
また、第１実施形態では、ｉ型半導体層３２の側面３２ａとｐ型半導体層３３の側面３３ａとの窪みは、ｉ型半導体層３２とｐ型半導体層３３との境界近傍のｉ型半導体層３２の部分において、最も大きくなるように構成されている。また、ｎ型半導体層３１の側面３１ａは、平面的に見て、透明電極３４の側面３４ａと略一致するように形成されている。
【００３０】
また、図３に示すように、薄膜トランジスタ７、下部電極２７および光電変換層３０を覆うように、パッシベーション膜３５が形成されている。なお、パッシベーション膜３５は、光電変換層３０の中央部を除いた基板１上の略全面を覆うように形成されている。パッシベーション膜３５は、ＳｉＮなどからなり、約２００ｎｍ以上約５００ｎｍ以下の厚みを有する。
【００３１】
また、パッシベーション膜３５の表面上には、ポリイミドやアクリルなどの樹脂からなり、約１μｍ以上約５μｍ以下の厚みを有する平坦化膜３６が形成されている。なお、平坦化膜３６は、光電変換層３０の中央部を除いた基板１上の略全面を覆うように形成されている。
【００３２】
また、平坦化膜３６から露出している透明電極３４の表面上には、バイアス線９が形成されている。バイアス線９は、図２に示すように、走査線２が延びる方向に沿って隣接する画素６のそれぞれの透明電極３４を接続するように設けられている。また、バイアス線９は、モリブデン（Ｍｏ）や、アルミニウム（Ａｌ）などからなる。
【００３３】
また、透明電極３４、平坦化膜３６およびバイアス線９を覆うように、パッシベーション膜３７が形成されている。なお、パッシベーション膜３７は、基板１上の略全面を覆うように形成されている。パッシベーション膜３７は、ＳｉＮなどからなり、約２００ｎｍ以上約５００ｎｍ以下の厚みを有する。
【００３４】
次に、図３〜図７を参照して、本発明の第１実施形態による撮像装置１００の製造プロセスについて説明する。
【００３５】
図５に示すように、基板１の表面上に薄膜トランジスタ７を形成する。なお、薄膜トランジスタ７は、従来の方法により形成される。次に、薄膜トランジスタ７の表面上を覆うように、約２００ｎｍ以上約５００ｎｍ以下の厚みを有するパッシベーション膜２６を形成する。また、ドレイン電極２５の表面を露出するように、パッシベーション膜２６にコンタクトホール２６ａを形成する。次に、パッシベーション膜２６の表面上を覆うように、Ａｌ層２８と、Ｍｏ層２９との２層からなる下部電極２７を形成する。なお、下部電極２７のＡｌ層２８は、コンタクトホール２６ａを介してドレイン電極２５に接触するように形成される。
【００３６】
次に、パッシベーション膜２６および下部電極２７の表面上に、ｎ型の不純物が導入されたアモルファスシリコン（ｎ＋ａ−Ｓｉ）からなるｎ型半導体層５１を形成する。また、ｎ型半導体層５１の表面上に、真性半導体からなるｉ型半導体層５２を形成する。また、ｉ型半導体層５２の表面上に、ｐ型の不純物が導入されたアモルファスシリコン（ｐ＋ａ−Ｓｉ）からなるｐ型半導体層５３を形成する。次に、ｐ型半導体層５３の表面上に、ＩＴＯなどからなる透明導電膜５４を形成する。なお、ｎ型半導体層５１、ｉ型半導体層５２およびｐ型半導体層５３は、本発明の「半導体層」の一例である。
【００３７】
次に、光電変換素子８を形成する領域に対応する透明導電膜５４の領域の表面上に、レジスト５５を形成する。なお、レジスト５５は、本発明の「エッチングマスク」の一例である。そして、図６に示すように、レジスト５５をマスクとして、王水やシュウ酸などを用いてウェットエッチングを行うことにより、透明導電膜５４を加工して、光電変換素子８の上部電極として機能する透明電極３４を形成する。
【００３８】
次に、透明導電膜５４をエッチングしたレジスト５５を剥離することなく、同じレジスト５５をマスクとして、たとえば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などのドライエッチングを行うことにより、ｎ型半導体膜５１、ｉ型半導体膜５２およびｐ型半導体膜５３を、それぞれ、図７に示すように、ｎ型半導体層３１、ｉ型半導体層３２およびｐ型半導体層３３を形成する。なお、第１実施形態では、等方性のエッチングによりｎ型半導体層３１、ｉ型半導体層３２およびｐ型半導体層３３を形成する。これにより、図４に示すように、ｉ型半導体層３２の側面３２ａとｐ型半導体層３３の側面３３ａとは、透明電極３４の側面３４ａよりも内側に、光電変換層３０の中央部に向かって窪んだ形状に形成される。なお、光電変換層３０の全外周に対応するｉ型半導体層３２の側面３２ａとｐ型半導体層３３の側面３３ａとが、透明電極３４の側面３４ａよりも光電変換層３０の中央部に向かって窪んだ形状に形成される。
【００３９】
また、ｉ型半導体層３２の側面３２ａとｐ型半導体層３３の側面３３ａとの窪みは、ｉ型半導体層３２とｐ型半導体層３３との境界近傍のｉ型半導体層３２の部分において、最も大きくなるように形成される。なお、ｎ型半導体層３１の側面３１ａは、平面的に見て、透明電極３４の側面３４ａと略一致するように形成される。
【００４０】
なお、従来の製造方法では、図６に示す透明導電膜５４をエッチングしたレジスト５５を剥離するとともに、透明電極３４を覆うようにｐ型半導体膜５３の表面上に新たにレジスト５６を形成した後に、ドライエッチングを行うことにより、ｎ型半導体層３１、ｉ型半導体層３２およびｐ型半導体層３３（光電変換層３０）を形成する。なお、従来の製造方法では、レジスト５６が透明電極３４よりも平面的に見て大きくなるように形成されるため、光電変換層３０は平面的に見て透明電極３４よりもはみ出すように形成される。なお、光電変換層３０の透明電極３４からのはみ出しの大きさは、数μｍである。そして、光電変換層３０の透明電極３４よりもはみ出した部分は、光電変換には寄与しないので、従来の製造方法では、光電変換層３０の有効領域が小さくなってしまう。
【００４１】
また、第１実施形態では、透明導電膜５４をエッチングする際のレジスト５５を、ｎ型半導体膜５１、ｉ型半導体膜５２およびｐ型半導体膜５３をエッチングする際にも用いることにより、従来の製造方法のように透明導電膜５４をエッチングする際のレジスト５５を剥離して新たにレジスト５６を設ける場合と異なり、撮像装置１００の製造プロセスの数を少なくすることが可能となる。
【００４２】
次に、図３に示すように、パッシベーション膜２６、下部電極２７、光電変換層３０および透明電極３４を覆うようにパッシベーション膜３５を形成する。なお、透明電極３４の中央部には、パッシベーション膜３５は形成されない。そして、透明電極３４の表面上にバイアス線９を形成する。その後、透明電極３４、パッシベーション膜３５およびバイアス線９を覆うように、ポリイミドやアクリルなどの樹脂からなり、約１μｍ以上約５μｍ以下の厚みを有する平坦化膜３６を形成する。そして、基板１上の略全面を覆うように、ＳｉＮなどからなり、約２００ｎｍ以上約５００ｎｍ以下の厚みを有するパッシベーション膜３７を形成する。
【００４３】
第１実施形態では、上記のように、光電変換層３０の側面の一部を透明電極３４の側面３４ａよりも内側に形成することによって、光電変換層３０を透明電極３４からはみ出すように形成する場合と異なり、光電変換層３０にエッチングの際に生じる導電性の不純物が付着するのを抑制することができる。あるいは、不純物が付着する光電変換層の側面を削りながら、深さ方向にエッチングが進むので、不純物の付着しない光電変換層３０を形成することができる。その結果として、光電変換層３０に付着した不純物に起因して発生するリーク電流を抑制することができる。
【００４４】
また、第１実施形態では、上記のように、光電変換層３０が、複数の半導体層（ｎ型半導体層３１、ｉ型半導体層３２およびｐ型半導体層３３）を含み、ｉ型半導体層３２の側面３２ａおよびｐ型半導体層３３の側面３３ａを、平面的に見て、透明電極３４の側面３４ａよりも内側に形成した。これにより、ｉ型半導体層３２の側面３２ａおよびｐ型半導体層３３の側面３３ａは、ｎ型半導体層３１の側面３１ａよりも、透明電極３４の側面３４ａよりも内側に形成されている分、不純物がより付着し難くなる。特に不純物の影響が大きいｉ型半導体層３２に不純物の付着をより効果的に抑制できる。これにより、光電変換層３０に付着した不純物に起因して発生するリーク電流をより抑制することができる。
【００４５】
また、第１実施形態では、上記のように、透明電極３４と接触するｐ型半導体層３３の側端部３３ｂを、平面的に見て、透明電極３４の側面３４ａと略一致するように形成するとともに、ｐ型半導体層３３の側端部３３ｂ以外のｐ型半導体層３３の側面３３ａと、ｉ型半導体層３２の側面３２ａとを、平面的に見て、透明電極３４の側面３４ａよりも内側に形成した。これにより、ｎ型半導体層３１の側面３１ａ、ｉ型半導体層３２の側面３２ａおよびｐ型半導体層３３の側面３３ａの全てが、平面的に見て、透明電極３４の側面３４ａよりも内側に形成されている場合と比べて、平面的に見た場合の光電変換層３０の面積（平面積）をより大きくすることができる。その結果、撮像装置１００の感度を高めることができる。
【００４６】
また、第１実施形態では、上記のように、光電変換層３０のｉ型半導体層３２の側面３２ａおよびｐ型半導体層３３の側面３３ａを、透明電極３４の側面３４ａよりも内側に窪んだ形状に形成した。これにより、ｉ型半導体層３２の側面３２ａおよびｐ型半導体層３３の側面３３ａの透明電極３４の側面３４ａよりも内側に窪んだ形状に形成されている部分は、透明電極３４の側面３４ａと略一致するように形成されているｎ型半導体層３１の側面３１ａと異なり、透明電極３４の側面３４ａよりも窪んでいる分、不純物が付着し難くなる。これにより、光電変換層３０に付着した不純物に起因して発生するリーク電流をより抑制することができる。
【００４７】
また、第１実施形態では、上記のように、ｎ型半導体層３１、ｉ型半導体層３２およびｐ型半導体層３３のうち、ｉ型半導体層３２の側面３２ａが透明電極３４の側面３４ａよりも内側に最も窪んでいるように形成した。これにより、ｉ型半導体層３２の透明電極３４の側面３４ａよりも内側に窪んだ部分は、不純物が付着し難くなるので、ｉ型半導体層３２の内側に窪んだ部分により、光電変換層３０に付着した不純物に起因して発生するリーク電流を抑制することができる。
【００４８】
（第２実施形態）
次に、図８を参照して、第２実施形態による光電変換素子８ａの構成について説明する。この第２実施形態では、ｉ型半導体層３２の側面３２ａとｐ型半導体層３３の側面３３ａとが窪んだ形状に形成される上記第１実施形態と異なり、光電変換層１３０のｉ型半導体層１３２の側面１３２ａのみが窪んだ形状に形成される例について説明する。
【００４９】
図８に示すように、第２実施形態による光電変換素子８ａでは、光電変換層１３０のｉ型半導体層１３２の側面１３２ａは、平面的に見て、透明電極３４の側面３４ａ（点線Ａ）の内側に形成されている。具体的には、ｉ型半導体層１３２の断面構造としては、ｉ型半導体層１３２の側面１３２ａは、透明電極３４の側面３４ａよりも光電変換層１３０の中央部に向かって窪んだ形状に形成されている。なお、ｉ型半導体層１３２の側面１３２ａの窪みの大きさは、ｉ型半導体層１３２の側面１３２ａの厚み方向の中央部において、最も大きくなっている。また、ｎ型半導体層１３１の側面１３１ａおよびｐ型半導体層１３３の側面１３３ａは、平面的に見て、透明電極３４の側面３４ａと略一致するように形成されている。なお、ｎ型半導体層１３１、ｉ型半導体層１３２およびｐ型半導体層１３３は、それぞれ、本発明の「第１半導体層（半導体層）」、「第２半導体層（半導体層）」および「第３半導体層（半導体層）」の一例である。また、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００５０】
なお、第２実施形態の効果は、上記第１実施形態の効果と同様である。
【００５１】
（第３実施形態）
次に、図９を参照して、第３実施形態による光電変換素子８ｂの構成について説明する。この第３実施形態では、ｉ型半導体層３２の側面３２ａとｐ型半導体層３３の側面３３ａとが窪んだ形状に形成される上記第１実施形態と異なり、光電変換層１４０のｉ型半導体層１４２の側面１４２ａがテーパ形状に形成される例について説明する。
【００５２】
図９に示すように、第３実施形態による光電変換素子８ｂでは、光電変換層１４０のｎ型半導体層１４１の側面１４１ａおよびｉ型半導体層１４２の側面１４２ａは、平面的に見て、透明電極３４の側面３４ａ（点線Ａ）の内側に形成されている。具体的には、ｉ型半導体層１４２の断面構造としては、ｉ型半導体層１４２の側面１４２ａは、ｉ型半導体層１４２のＸ方向に沿った方向の幅が下部電極２７に向かって小さくなるようにテーパ形状に形成されている。なお、ｎ型半導体層１４１の側面１４１ａは、下部電極２７の表面に対して垂直に形成されている。また、ｐ型半導体層１４３の側面１４３ａは、平面的に見て、透明電極３４の側面３４ａと略一致するように形成されている。なお、ｎ型半導体層１４１、ｉ型半導体層１４２およびｐ型半導体層１４３は、それぞれ、本発明の「第１半導体層（半導体層）」、「第２半導体層（半導体層）」および「第３半導体層（半導体層）」の一例である。また、第３実施形態のその他の構成は、上記第１実施形態と同様である。
【００５３】
第３実施形態では、上記のように、ｉ型半導体層１４２の側面１４２ａを、透明電極３４側から下部電極２７側に向かって幅が細くなるテーパ形状に形成することによって、テーパ形状に形成されるｉ型半導体層１４２の側面１４２ａは、光電変換層１４０の側面の全てが透明電極３４の側面３４ａと略一致するように形成されている場合よりも、透明電極３４の側面３４ａよりも内側に形成されている分、不純物がより付着し難くなる。これにより、光電変換層１４０に付着した不純物に起因して発生するリーク電流をより抑制することができる。
【００５４】
（第４実施形態）
次に、図１０を参照して、第４実施形態による光電変換素子８ｃの構成について説明する。この第４実施形態では、ｉ型半導体層３２の側面３２ａとｐ型半導体層３３の側面３３ａとが窪んだ形状に形成される上記第１実施形態と異なり、光電変換層１５０のｎ型半導体層１５１の側面１５１ａのみが透明電極３４の側面３４ａの内側に形成される例について説明する。
【００５５】
図１０に示すように、第４実施形態による光電変換素子８ｃでは、光電変換層１５０のｎ型半導体層１５１の側面１５１ａは、平面的に見て、透明電極３４の側面３４ａ（点線Ａ）の内側に形成されている。具体的には、ｎ型半導体層１５１の断面構造としては、ｎ型半導体層１５１の側面１５１ａは、ｎ型半導体層１５１のＸ方向に沿った方向の幅が下部電極２７に向かって小さくなるようにテーパー形状に形成されている。また、ｉ型半導体層１５２の側面１５２ａおよびｐ型半導体層１５３の側面１５３ａは、平面的に見て、透明電極３４の側面３４ａと略一致するように形成されている。なお、ｎ型半導体層１５１、ｉ型半導体層１５２およびｐ型半導体層１５３は、それぞれ、本発明の「第１半導体層（半導体層）」、「第２半導体層（半導体層）」および「第３半導体層（半導体層）」の一例である。また、第４実施形態のその他の構成は、上記第１実施形態と同様である。
【００５６】
なお、第４実施形態の効果は、上記第３実施形態と同様である。
【００５７】
（第５実施形態）
次に、図１１を参照して、第５実施形態による光電変換素子８ｄの構成について説明する。この第５実施形態では、ｎ型半導体層、ｉ型半導体層、および、ｐ型半導体層のうちの少なくとも１つが透明電極３４の側面３４ａよりも内側に形成される上記第１〜第４実施形態と異なり、光電変換層１６０の側面が透明電極３４の側面３４ａと平面的に見て略一致するように形成される例について説明する。
【００５８】
図１１に示すように、第５実施形態による光電変換素子８ｄでは、光電変換層１６０のｎ型半導体層１６１の側面１６１ａ、ｉ型半導体層１６２の側面１６２ａ、および、ｐ型半導体層１６３の側面１６３ａが透明電極３４の側面３４ａ（点線Ａ）と平面的に見て略一致するように形成されている。なお、ｎ型半導体層１６１、ｉ型半導体層１６２およびｐ型半導体層１６３は、それぞれ、本発明の「第１半導体層（半導体層）」、「第２半導体層（半導体層）」および「第３半導体層（半導体層）」の一例である。また、第５実施形態のその他の構成は、上記第１実施形態と同様である。
【００５９】
第５実施形態では、上記のように、ｎ型半導体層１６１の側面１６１ａ、ｉ型半導体層１６２の側面１６２ａ、および、ｐ型半導体層１６３の側面１６３ａを、透明電極３４の側面３４ａと平面的に見て略一致するように形成した。これにより、光電変換層１６０を透明電極３４からはみ出すように形成する場合と異なり、光電変換層１６０にエッチングの際に生じる導電性の不純物が付着するのを抑制することができるので、光電変換層１６０に付着した不純物に起因して発生するリーク電流を抑制することができる。
【００６０】
本発明の第１〜第５実施形態による撮像装置１００は、図１２に示すように、エックス線撮像装置３００などに用いることが可能である。図１２のエックス線撮像装置３００においては、本発明の第１〜第５実施形態による撮像装置１００と、シンチレーター３０１と、エックス線照射源３０２とを備えている。シンチレーター３０１は、ヨウ化セシウム（ＣｓＩ）などからなる膜により構成されており、実際には、撮像装置１００と当接するように配置されている。
【００６１】
次に、図１２を参照して、エックス線撮像装置３００の動作について説明する。
【００６２】
エックス線照射源３０２から照射されたエックス線Ｂは、撮像対象物３０３（たとえば人間）に入射する。撮像対象物３０３に入射したエックス線Ｂの一部は、撮像対象物３０３において散乱および吸収される。なお、撮像対象物３０３を透過したエックス線Ｂの強度分布は、撮像対象物３０３の内部組成や内部構造を反映した分布になる。そして、撮像対象物３０３を透過したエックス線Ｂは、シンチレーター３０１に入射する。シンチレーター３０１に入射した光は、エックス線Ｂよりも波長の長い蛍光Ｃとしてシンチレーター３０１から出射される。そして、シンチレーター３０１から出射された蛍光Ｃが撮像装置１００の光電変換素子８（８ａ、８ｂ、８ｃ、８ｄ）に入射することにより、光電変換素子８（８ａ、８ｂ、８ｃ、８ｄ）に電荷が発生する。この電荷を画素６ごとに設けられる薄膜トランジスタ７を介して読み出すことにより、撮像対象物３０３の透視画像を得ることが可能となる。
【００６３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６４】
たとえば、上記第１〜第４実施形態では、光電変換層の全外周に対応する側面が、平面的に見て、透明電極の側面よりも内側に形成される例を示したが、本発明はこれに限らない。たとえば、光電変換層の全外周の側面のうちの一部が、平面的に見て、透明電極の側面よりも内側に形成されているとともに、光電変換層の全外周の側面のその他の部分が、平面的に見て、透明電極の側面と略一致するように形成されていてもよい。
【００６５】
また、上記第１〜第４実施形態では、光電変換層を構成するｎ型半導体層の側端部または側面、ｉ型半導体層の側面およびｐ型半導体層の側面のうちの少なくとも１つが、平面的に見て、透明電極の側面と略一致するように形成される例を示したが、本発明はこれに限らない。たとえば、光電変換層を構成するｎ型半導体層、ｉ型半導体層およびｐ型半導体層の全ての側面が、平面的に見て、透明電極の側面よりも内側に形成されていてもよい。
【００６６】
また、上記第１〜第５実施形態では、基板側からｎ型半導体層、ｉ型半導体層、および、ｐ型半導体層をこの順で積層することにより光電変換層を構成する例を示したが、本発明はこれに限らない。たとえば、基板側からｐ型半導体層、ｉ型半導体層、および、ｎ型半導体層がこの順で積層することにより光電変換層を構成してもよい。また、ｎ型半導体層およびｐ型半導体層の２層により光電変換層を構成してもよい。
【００６７】
また、上記第１〜第５実施形態では、薄膜トランジスタのドレイン電極に下部電極が電気的に接続される例を示したが、本発明はこれに限らない。たとえば、薄膜トランジスタのソース電極に下部電極を電気的に接続してもよい。
【００６８】
また、上記第１〜第５実施形態の撮像装置をエックス線撮像装置に適用する例を示したが、本発明はこれに限らない。本発明では、第１〜第５実施形態の撮像装置をエックス線撮像装置以外の光の強さを検出する装置に適用することが可能である。
【符号の説明】
【００６９】
１  基板      ７  薄膜トランジスタ      ２４  ソース電極      ２５  ドレイン電極      ２７  下部電極（第１電極）  ３０、１３０、１４０、１５０、１６０  光電変換層      ３１、１３１、１４１、１５１、１６１  ｎ型半導体層（第１半導体層、半導体層）      ３１ａ、１３１ａ、１４１ａ、１５１ａ、１６１ａ  側面      ３２、１３２、１４２、１５２、１６２  ｉ型半導体層（第２半導体層、半導体層）      ３２ａ、１３２ａ、１４２ａ、１５２ａ、１６２ａ  側面      ３３、１３３、１４３、１５３、１６３  ｐ型半導体層（第３半導体層、半導体層）      ３３ａ、１３３ａ、１４３ａ、１５３ａ、１６３ａ  側面      ３３ｂ  側端部      ３４  透明電極（第２電極）      ３４ａ  側面      ５１  ｎ型半導体膜（半導体膜）      ５２  ｉ型半導体膜（半導体膜）      ５３  ｐ型半導体膜（半導体膜）      ５４  透明導電膜  ５５  レジスト（エッチングマスク）
【図１】
2011100753.tif 000003
【図２】
2011100753.tif 000004
【図３】
2011100753.tif 000005
【図４】
2011100753.tif 000006
【図５】
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【図６】
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【図７】
2011100753.tif 000009
【図８】
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【図９】
2011100753.tif 000011
【図１０】
2011100753.tif 000012
【図１１】
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【図１２】
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