(57)【要約】【課題】ＳＯＩ基板にＦＥＴが形成された半導体装置であって、動作の信頼性が高い半導体装置を提供する。【解決手段】半導体装置１においては、ＳＯＩ基板１０のシリコン層１３内に、Ｎ−型のボディ領域２２、Ｐ＋型のドレイン領域２３ａ及びソース領域２３ｂ、ボディ領域２２から見てソース領域２３ｂ側に配置されたＮ＋型のボディコンタクト領域２４が形成されている。上方から見て、ボディ領域２２の形状はコ字状であり、ＦＥＴ形成領域の短辺方向に延びる本体部２２ａと、本体部２２ａから長辺方向に延出した延出部２２ｂとが形成されている。また、短辺方向から見て、ボディコンタクト領域２４の形状はＬ字状であり、延出部２４ｂはボディ領域２２の延出部２２ｂの直下域に進入している。これにより、ボディコンタクト領域２４は本体部２２ａに接触し、ゲート絶縁膜１４の中央部分１４ｃから離隔している。【選択図】図２
2011023465.tif 000002
【特許請求の範囲】
【請求項１】
基材と、
前記基材上に設けられた埋込絶縁膜と、
前記埋込絶縁膜上に設けられた半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上の一部に設けられたゲート電極と、
を備え、
前記半導体層は、
前記ゲート電極の直下域に形成された第１導電型のボディ領域と、
前記ボディ領域の一部分を挟む位置に形成された一対の第２導電型のソース・ドレイン領域と、
前記ボディ領域から見て一方の前記ソース・ドレイン領域側に形成され、第１導電型であり、不純物濃度が前記ボディ領域の不純物濃度よりも高いボディコンタクト領域と、
を有し、
前記ボディ領域は、
第１の方向に延び、前記一部分を含む本体部と、
前記本体部から前記第１の方向に対して交差する第２の方向に延出した延出部と、
を有し、
前記ボディコンタクト領域は前記本体部に接触しており、前記ゲート絶縁膜における前記一部分の直上域に配置された部分から離隔していることを特徴とする半導体装置。
【請求項２】
前記ボディコンタクト領域の一部が前記延出部の直下域に進入していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記一方のソース・ドレイン領域と、前記ボディコンタクト領域には、同じ電位が印加されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
基材と、
前記基材上に設けられた埋込絶縁膜と、
前記埋込絶縁膜上に設けられた半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上の一部に設けられたゲート電極と、
を備え、
前記半導体層は、
前記ゲート電極の直下域及び前記直下域から一方向に延出した領域に形成された第１導電型領域と、
前記直下域の一部分を挟む位置に形成された一対の第２導電型領域と、
を有し、
前記第１導電型領域における前記延出した領域から前記直下域に向かう経路に沿った不純物濃度プロファイルには、不純物濃度の減少点があり、
前記第１導電型領域の上部における不純物濃度プロファイルの前記減少点は、前記第１導電型領域の下部における不純物濃度プロファイルの前記減少点よりも、前記延出した方向側にあることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＳＯＩ（Silicon On Insulator）基板に電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）が形成された半導体装置に関する。
【背景技術】
【０００２】
従来、移動体通信システムのアンテナスイッチには、ガリウムヒ素（ＧａＡｓ）基板に形成されたＩＣ（Integrated Circuit：集積回路）が使用されてきたが、近年、ＳＯＩ基板に形成されたＩＣへの置き換えが進んでいる。ＳＯＩ基板とは、シリコン基材上にシリコン酸化物からなる埋込絶縁膜（ＢＯＸ膜）が形成され、その上に単結晶のシリコン層が形成された基板である。ＳＯＩ基板のシリコン層に電界効果型トランジスタ（ＦＥＴ）を形成したＩＣにおいては、シリコン層がＢＯＸ膜によってシリコン基材から分離されているため、リーク電流を防止できると共に寄生容量を低減することができ、ＦＥＴの高周波特性が優れている。
【０００３】
その一方、ＳＯＩ基板においては、シリコン層がＢＯＸ膜によってシリコン基材から分離されていることにより、ＦＥＴのボディ領域に蓄積されたキャリアをシリコン基材に逃がすことができない。このため、シリコン層の表面に、ボディ領域に蓄積されたキャリアを外部に引き抜くためのボディコンタクト領域を形成する必要がある。通常、ボディコンタクト領域は、ボディ領域よりも不純物濃度が高い低抵抗領域によって構成されている（例えば、特許文献１参照。）。
【０００４】
しかしながら、このようなＳＯＩ基板にＦＥＴが形成された半導体装置は、使用に伴ってＦＥＴのゲート絶縁膜が劣化してしまい、動作の信頼性が低いという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２４６６００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ＳＯＩ基板にＦＥＴが形成された半導体装置であって、動作の信頼性が高い半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、基材と、前記基材上に設けられた埋込絶縁膜と、前記埋込絶縁膜上に設けられた半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上の一部に設けられたゲート電極と、を備え、前記半導体層は、前記ゲート電極の直下域に形成された第１導電型のボディ領域と、前記ボディ領域の一部分を挟む位置に形成された一対の第２導電型のソース・ドレイン領域と、前記ボディ領域から見て一方の前記ソース・ドレイン領域側に形成され、第１導電型であり、不純物濃度が前記ボディ領域の不純物濃度よりも高いボディコンタクト領域と、を有し、前記ボディ領域は、第１の方向に延び、前記一部分を含む本体部と、前記本体部から前記第１の方向に対して交差する第２の方向に延出した延出部と、を有し、前記ボディコンタクト領域は前記本体部に接触しており、前記ゲート絶縁膜における前記一部分の直上域に配置された部分から離隔していることを特徴とする半導体装置が提供される。
【０００８】
本発明の他の一態様によれば、基材と、前記基材上に設けられた埋込絶縁膜と、前記埋込絶縁膜上に設けられた半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上の一部に設けられたゲート電極と、を備え、前記半導体層は、前記ゲート電極の直下域及び前記直下域から一方向に延出した領域に形成された第１導電型領域と、前記直下域の一部分を挟む位置に形成された一対の第２導電型領域と、を有し、前記第１導電型領域における前記延出した領域から前記直下域に向かう経路に沿った不純物濃度プロファイルには、不純物濃度の減少点があり、前記第１導電型領域の上部における不純物濃度プロファイルの前記減少点は、前記第１導電型領域の下部における不純物濃度プロファイルの前記減少点よりも、前記延出した方向側にあることを特徴とする半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、ＳＯＩ基板にＦＥＴが形成された半導体装置であって、動作の信頼性が高い半導体装置を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置を例示する平面図であり、（ａ）はゲート電極を含む図であり、（ｂ）はシリコン層の上面を示す図である。
【図２】（ａ）は、図１（ａ）に示すＡ−Ａ’線による断面図であり、（ｂ）はＢ−Ｂ’線による断面図であり、（ｃ）はＣ−Ｃ’線による断面図である。
【図３】（ａ）は、ボディ領域及びボディコンタクト領域を模式的に例示する斜視図であり、（ｂ）及び（ｃ）は、横軸に位置をとり、縦軸に不純物濃度をとって、（ａ）に示すＤ−Ｄ’線及びＥ−Ｅ’線に沿った不純物濃度プロファイルを例示するグラフ図である。
【図４】（ａ）は、第１の実施形態の第１の比較例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図であり、（ｃ）は（ａ）に示すＧ−Ｇ’線による断面図である。
【図５】（ａ）は、第１の実施形態の第２の比較例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＨ−Ｈ’線による断面図であり、（ｃ）は（ａ）に示すＩ−Ｉ’線による断面図である。
【図６】（ａ）は、第１の実施形態の第３の比較例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＪ−Ｊ’線による断面図であり、（ｃ）は（ａ）に示すＫ−Ｋ’線による断面図である。
【図７】（ａ）は本発明の第２の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ｂ）は（ａ）に示すＬ−Ｌ’線による断面図である。
【図８】（ａ）は第２の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ｂ）は（ａ）に示すＬ−Ｌ’線による断面図である。
【図９】（ａ）は第２の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ｂ）は（ａ）に示すＬ−Ｌ’線による断面図である。
【図１０】（ａ）は第２の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ｂ）は（ａ）に示すＬ−Ｌ’線による断面図である。
【図１１】（ａ）は第２の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ｂ）は（ａ）に示すＬ−Ｌ’線による断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
本実施形態に係る半導体装置は、ＳＯＩ基板にＰチャネル型ＭＯＳＦＥＴが形成された半導体装置であり、例えば、移動体通信システムのアンテナスイッチに用いられ半導体装置である。
【００１２】
図１（ａ）及び（ｂ）は、本実施形態に係る半導体装置を例示する平面図であり、（ａ）はゲート電極を含む図であり、（ｂ）はシリコン層の上面を示す図であり、
図２（ａ）は、図１（ａ）に示すＡ−Ａ’線による断面図であり、（ｂ）はＢ−Ｂ’線による断面図であり、（ｃ）はＣ−Ｃ’線による断面図であり、
図３（ａ）は、ボディ領域及びボディコンタクト領域を模式的に例示する斜視図であり、（ｂ）及び（ｃ）は、横軸に位置をとり、縦軸に不純物濃度をとって、（ａ）に示すＤ−Ｄ’線及びＥ−Ｅ’線に沿った不純物濃度プロファイルを例示するグラフ図である。
なお、図１（ａ）においては、図示の便宜上、ゲート絶縁膜は省略している。また、図３（ａ）においては、図示の便宜上、ボディ領域とボディコンタクト領域とを分離して描いているが、実際にはこれらの領域は一体化している。
【００１３】
図１（ａ）及び（ｂ）、図２（ａ）〜（ｃ）に示すように、本実施形態に係る半導体装置１においては、ＳＯＩ基板１０が設けられている。ＳＯＩ基板１０においては、単結晶のシリコンからなるシリコン基材１１が設けられており、その上に、シリコン酸化物からなる埋込絶縁膜１２が設けられており、その上に、単結晶シリコンからなるシリコン層１３が設けられている。また、ＳＯＩ基板１０の上面上、すなわち、シリコン層１３の上面上には、シリコン酸化物からなるゲート絶縁膜１４が設けられており、その上の一部の領域には、例えばポリシリコンからなるゲート電極１５が設けられている。また、ゲート絶縁膜１４上の一部には、例えばポリシリコンからなるゲート電極パッド１６が設けられており、ゲート電極１５に連結されている。
【００１４】
シリコン層１３にはＦＥＴ形成領域２１が設定されている。ＳＯＩ基板１０の上面に対して垂直な方向（以下、「上方」という）から見て、ＦＥＴ形成領域２１の形状は長方形である。そして、上方から見て、ゲート電極パッド１６はＦＥＴ形成領域２１の外側であって、ＦＥＴ形成領域２１の一方の長辺２１ａに対向する位置に配置されている。ゲート電極１５は、１本の本体部１５ａ及び２本の延出部１５ｂから構成されている。本体部１５ａは、ゲート電極パッド１６からＦＥＴ形成領域２１の短辺２１ｂが延びる方向（以下、「短辺方向」という）に引き出されており、短辺方向に直線状に延び、ＦＥＴ形成領域２１の長辺２１ａが延びる方向（以下、「長辺方向」という）における中央部分上を横切っている。延出部１５ｂは、ＦＥＴ形成領域２１の短辺方向の両端部において、本体部１５ａから長辺方向に延出している。２ヶ所の延出部１５ｂは、本体部１５ａから見て同じ側に引き出されている。また、延出部１５ｂの先端はＦＥＴ形成領域２１の短辺２１ｂまでは到達しておらず、短辺２１ｂに向かう途中で終端している。これにより、上方から見て、ゲート電極１５におけるＦＥＴ形成領域２１の直上域に配置された部分の形状は、コ字状となっている。
【００１５】
シリコン層１３のＦＥＴ形成領域２１においては、ゲート電極１５の直下域に導電型がＮ−型のボディ領域２２が形成されている。上方から見て、ボディ領域２２の上面の形状は、ゲート電極１５におけるＦＥＴ形成領域２１の直上域に配置された部分の形状と同じである。すなわち、ボディ領域２２の上面の形状もコ字状であり、短辺方向に延び、ＦＥＴ形成領域２１を横断する本体部２２ａと、ＦＥＴ形成領域２１の短辺方向両端部において、本体部２２ａから長辺方向に延出した２ヶ所の延出部２２ｂとが設けられている。本体部２２ａはシリコン層１３の下面まで形成され、埋込絶縁膜１２に接しているが、後述するように、延出部２２ｂは埋込絶縁膜１２までは到達していない。本体部２２ａのうち、ＦＥＴ形成領域２１の短辺方向中央部に配置されている部分を中央部分２２ｃとする。また、ゲート絶縁膜１４における中央部分２２ｃの直上域に配置された部分を、中央部分１４ｃとする。
【００１６】
ＦＥＴ形成領域２１において、ボディ領域２２の本体部２２ａから見て延出部２２ｂが配置されている側の反対側には、導電型がＰ＋型のドレイン領域２３ａが形成されている。上方から見て、ドレイン領域２３ａの形状は長方形であり、ＦＥＴ形成領域２１の短辺方向全長にわたって形成されている。ドレイン領域２３ａはボディ領域２２に接している。
【００１７】
一方、ボディ領域２２の中央部分２２ｃから見て延出部２２ｂが配置されている側には、導電型がＰ＋型のソース領域２３ｂが形成されている。ソース領域２３ｂはボディ領域２２に接している。上方から見て、ソース領域２３ｂの形状は長方形であるが、ソース領域２３ｂはＦＥＴ形成領域２１の短辺方向中央部のみに形成されており、短辺方向両端部には形成されていないため、短辺方向における長さはドレイン領域２３ａよりも短い。これにより、ソース領域２３ｂにおけるボディ領域２２側の端部は、三方をボディ領域２２に囲まれている。ドレイン領域２３ａ及びソース領域２３ｂにより、ボディ領域２２の中央部分２２ｃを挟む位置に配置された一対のソース・ドレイン領域が構成されている。
【００１８】
また、ソース領域２３ｂから見て短辺方向両側には、導電型がＮ＋型のボディコンタクト領域２４が形成されている。ボディコンタクト領域２４は、ボディ領域２２から見てソース領域２３ｂ側の２ヶ所の領域に相互に離隔して配置されており、ボディ領域２２に接している。また、ボディコンタクト領域２４の不純物濃度はボディ領域２２の不純物濃度よりも高い。なお、本明細書において、「不純物濃度」とは、母材である半導体材料の導電に寄与する実効的なドーパントの濃度をいう。そして、ボディコンタクト領域２４におけるボディ領域２２側の端部の下部は、ボディ領域２２の延出部２２ｂの直下域に進入している。すなわち、短辺方向から見て、ボディコンタクト領域２４の形状は本体部２４ａ及び延出部２４ｂからなるＬ字状となっており、埋込酸化膜１２とボディ領域２２との間には、延出部２４ｂが介在している。この結果、ボディコンタクト領域２４はボディ領域２２の本体部２２ａには接しているが、ゲート絶縁膜１４の中央部分１４ｃからは延出部２２ｂを挟んで離隔している。
【００１９】
ＳＯＩ基板１０上には層間絶縁膜３０が設けられており、層間絶縁膜３０内には、コンタクト３１ａ〜３１ｄが埋め込まれている。コンタクト３１ａはゲート電極パッド１６の直上域に形成されており、ゲート電極パッド１６に接続されている。コンタクト３１ｂはドレイン領域２３ａの直上域に形成されており、ドレイン領域２３ａに接続されている。コンタクト３１ｃはソース領域２３ｂの直上域に形成されており、ソース領域２３ｂに接続されている。コンタクト３１ｄは２本設けられており、各ボディコンタクト領域２４の直上域にそれぞれ形成されており、ボディコンタクト領域２４にそれぞれ接続されている。
【００２０】
そして、シリコン層１３内のＦＥＴ形成領域２１内に形成されたボディ領域２２、ドレイン領域２３ａ、ソース領域２３ｂ及びボディコンタクト領域２４、並びに、ゲート絶縁膜１４及びゲート電極１５により、Ｐチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）４１が形成されている。なお、シリコン層１３におけるＦＥＴ形成領域２１の周囲の領域には、ＳＴＩ（shallow trench isolation）が形成されていてもよい。
【００２１】
ＰＭＯＳ４１の構成を各領域の導電型及び不純物濃度プロファイルによって表現すると、以下のようになる。すなわち、ＦＥＴ形成領域２１においては、ゲート電極１５の直下域に形成されたボディ領域２２と、ＦＥＴ形成領域２１の短辺方向両端部においてゲート電極１５の直下域から一長辺方向に延出した領域に形成されているボディコンタクト領域２４とにより、Ｎ型領域が一体的に形成されている。また、ＦＥＴ形成領域１２におけるＮ型領域以外の領域は、ゲート電極１５の直下域を挟む位置に形成された一対のＰ型領域、すなわち、ドレイン領域２３ａ及びソース領域２３ｂとなっている。
【００２２】
そして、上述のボディコンタクト領域２４のＬ字形状により、以下のような不純物濃度プロファイルが形成される。図３（ｂ）に示す不純物濃度プロファイルＰ１は、図３（ａ）に示すＤ−Ｄ’線、すなわち、Ｎ型領域の上部において短辺方向に沿った直線上の不純物濃度プロファイルである。また、図３（ｃ）に示す不純物濃度プロファイルＰ２は、図３（ａ）に示すＥ−Ｅ’線、すなわち、Ｎ型領域の下部において短辺方向に沿った直線上の不純物濃度プロファイルである。不純物濃度プロファイルＰ１、Ｐ２には、ボディコンタクト領域２４からボディ領域２２に向かう経路上に不純物濃度が急激に減少する減少点Ｄ１、Ｄ２がある。そして、上部の不純物濃度プロファイルＰ１の減少点Ｄ１は、下部の不純物濃度プロファイルＰ２の減少点Ｄ２よりも、ボディ領域２２の本体部２２ａから遠い側、すなわち、延出部２２ｂが延出している方向側にある。なお、不純物濃度プロファイルＰ１及びＰ２は、図３（ｂ）及び（ｃ）に示すものよりもなだらかに変化している場合もある。この場合には、例えば、不純物濃度が任意の閾値に等しくなる位置を、減少点と定義することができる。
【００２３】
次に、本実施形態に係る半導体装置の作用効果について説明する。
本実施形態に係る半導体装置１においては、コンタクト３１ｂを介してドレイン領域２３ａに正の電源電位ＶＤＤを印加し、コンタクト３１ｃを介してソース領域２３ｂに接地電位ＧＮＤを印加し、コンタクト３１ｄを介してボディコンタクト領域２４に接地電位ＧＮＤを印加する。この状態で、コンタクト３１ａを介してゲート電極１５に相対的に負の電位、例えば、接地電位ＧＮＤを印加すると、Ｎ−型のボディ領域２２の中央部分２２ｃの最上層部に反転層が形成され、ホールをキャリアとして電流が流れる。これにより、ＰＭＯＳ４１が導通状態となる。一方、ゲート電極１５に相対的に正の電位、例えば、電源電位ＶＤＤを印加すると、ボディ領域２２の中央部分２２ｃから反転層が消失し、ＰＭＯＳ４１がオフ状態となる。そして、上述のスイッチング動作に伴ってボディ領域２２の中央部分２２ｃに蓄積されたホールは、本体部２２ａ、ボディコンタクト領域２４及びコンタクト３１ｄを介して半導体装置１の外部に逃がされる。
【００２４】
そして、本実施形態においては、ボディコンタクト領域２４が矩形のＦＥＴ形成領域２１の内部に形成されているため、ＰＭＯＳ４１をコンパクトに形成することができる。例えば、シリコン層１３に複数のＰＭＯＳ４１を形成し、ゲート電極１５及びゲート電極パッド１６を共通化して設ける際に、無駄なスペースを形成することなくＰＭＯＳ４１を集積させることができ、半導体装置１全体の小型化を図ることができる。
【００２５】
また、本実施形態においては、ボディ領域２２の上部に延出部２２ｂを設けることにより、ボディコンタクト領域２４を、ボディ領域２２の中央部分２２ｃ、すなわち、ドレイン領域２３ａとソース領域２３ｂとに挟まれた電流が流れる部分から離隔することができる。これにより、コンタクト領域２４を、ゲート絶縁膜１４の中央部分１４ｃから離隔することができる。この結果、ゲート電極１５に負電位を印加したときに、ボディコンタクト領域２４に含まれるドナーとなる不純物がゲート絶縁膜１４の中央部分１４ｃに到達することを抑制することができ、ゲート絶縁膜１４が損傷を受けることを防止できる。これにより、半導体装置１を長期間使用しても、不純物の注入に起因するゲート絶縁膜１４の品質劣化を抑制することができ、半導体装置１の信頼性を向上させることができる。具体的には、ＮＢＴＩ（Negative Bias Temperature Instability）試験において、十分な推定寿命を得ることができる。なお、ＮＢＴＩ試験とは、ＰＭＯＳのゲート電極に負のストレス電圧を印加して、ＰＭＯＳの閾値及びドレイン電流の変動を観測する試験であり、ＰＭＯＳの信頼性評価のための加速試験として利用されている。
【００２６】
更に、本実施形態においては、ボディコンタクト領域２４の延出部２４ｂを、ボディ領域２２の延出部２２ｂの直下域に進入させることにより、ボディコンタクト領域２４の延出部２４ｂをボディ領域２２の本体部２２ａに接触させることができる。これにより、ボディ領域２２の中央部分２２ｃに蓄積されたホールを、ボディコンタクト領域２４を介して効率的に排出することができる。この結果、中央部分２２ｃに蓄積されたホールが、ゲート電極１５に印加された電位により加速されてゲート絶縁膜１４に注入され、ゲート絶縁膜１４に損傷を与えることを抑制できる。これにより、半導体装置１を長期間使用しても、ホールの注入に起因するゲート絶縁膜１４の品質劣化を抑制することができ、半導体装置１の信頼性を向上させることができる。具体的には、半導体装置の信頼性試験であるＨＣＩ（Hot Carrier Injection）試験において十分な推定寿命を得ることができる。
【００２７】
ボディコンタクト領域２４をボディ領域２２に近づけすぎると、ボディコンタクト領域２４中の不純物がゲート絶縁膜１４の中央部分１４ｃに注入されやすくなり、中央部分１４ｃに損傷を与えやすくなる。これにより、ＮＢＴＩ試験の評価が悪化する。一方、ボディコンタクト領域２４をボディ領域２２から遠ざけすぎると、ボディ領域２２の中央部分２２ｃに蓄積されたキャリア（ホール）の引き抜き性が低下し、ホットキャリアがゲート絶縁膜１４の中央部分１４ｃに注入されやすくなり、やはり中央部分１４ｃに損傷を与えやすくなる。すなわち、ＨＣＩ試験の評価が悪化する。そこで、本実施形態においては、ボディコンタクト領域２４の一部（延出部２４ｂ）をボディ領域２２の延出部２２ｂの直下域に進入させることにより、ボディコンタクト領域２４をゲート絶縁膜１４の中央部分１４ｃから離隔させて不純物の移動を抑制しつつ、ボディコンタクト領域２４をボディ領域２２の本体部２２ａに接触させて、キャリア（ホール）の引き抜き性を確保している。
【００２８】
更にまた、本実施形態においては、ボディ領域２２から見て、接地電位ＧＮＤを印加するボディコンタクト領域２４を、同じく接地電位ＧＮＤを印加するソース領域２３ｂと同じ側に配置している。この結果、ボディコンタクト領域２４とソース領域２３ｂとの間に電位差が生じることがなく、これらの領域間で電流が流れたり、空乏層が生成したりすることがない。これにより、リーク電流が発生することがなく、また、空乏層の生成によって実効的な素子面積が減少することがない。更に、これらの領域間に素子分離構造を設ける必要もないため、これによって実効的な素子面積が減少することもない。
【００２９】
上述の不純物の移動により信頼性が低下する現象は、Ｎチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）よりもＰＭＯＳにおいて顕著である。このため、本実施形態において説明した技術は、ＰＭＯＳに適用することにより、特に大きな効果を得ることができる。
【００３０】
以下、本実施形態の比較例について説明する。
先ず、第１の比較例について説明する。
図４（ａ）は、本比較例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図であり、（ｃ）は（ａ）に示すＧ−Ｇ’線による断面図である。
【００３１】
図４（ａ）〜（ｃ）に示すように、本比較例に係る半導体装置１０１においては、上方から見て、ゲート電極１１５及びボディ領域１２２の形状がドレイン領域１２３ａ及びソース領域１２３ｂの三辺をそれぞれ囲むＨ字状となっており、その外側に、２ヶ所のボディコンタクト領域１２４が形成されている。これにより、ゲート電極１１５の両端側にボディコンタクト領域１２４が配置され、ボディ領域１２２に接している。この結果、ボディ領域１２２に蓄積されたキャリアをゲート電極１１５の両端側に向けて引き抜くことができる。
【００３２】
しかしながら、本比較例に係る半導体装置１０１においては、ボディコンタクト領域１２４がボディ領域１２２、ドレイン領域１２３ａ及びソース領域１２３ｂが形成された矩形の領域の外側に配置されているため、ＰＭＯＳの面積が大きくなってしまうという問題がある。また、ボディコンタクト領域１２４がボディ領域１２２の中央部分、すなわち、ドレイン領域１２３ａとソース領域１２３ｂとに挟まれた部分から遠いため、キャリアの引き抜き性が低く、耐圧が低いという問題がある。
【００３３】
次に、第２の比較例について説明する。
図５（ａ）は、本比較例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＨ−Ｈ’線による断面図であり、（ｃ）は（ａ）に示すＩ−Ｉ’線による断面図である。
図５（ａ）〜（ｃ）に示すように、本比較例に係る半導体装置１０２においては、ソース領域１２３ｂの両側にボディコンタクト領域１２４が形成されており、ソース領域１２３ｂ及びボディコンタクト領域１２４の上面がシリサイド化されており、コンタクト１３１が共通化されている。これにより、上述の第１の比較例に係る半導体装置１０１（図４参照）と比較して、ＰＭＯＳの小型化を図ることができる。また、ボディコンタクト領域１２４がボディ領域１２２の中央部分の近傍に配置されているため、この中央部分に蓄積されたキャリアの引き抜き性が向上する。
【００３４】
しかしながら、本比較例に係る半導体装置１０２においては、ＰＭＯＳの信頼性が低く、特に、ＮＢＴＩ試験の結果が不良である。これについては、以下の理由が考えられる。半導体装置１０２においては、ゲート絶縁膜１１４の中央部分１１４ｃの近傍に不純物濃度が高いボディコンタクト領域１２４が形成されているため、ゲート電極１１５に負電位を印加したときに、ボディコンタクト領域１２４中の不純物がゲート絶縁膜１１４の中央部分１１４ｃに注入されてしまい、中央部分１１４ｃに損傷を与えてしまう。この結果、ＰＭＯＳの閾値電圧及びドレイン電流が変動する。
【００３５】
次に、第３の比較例について説明する。
図６（ａ）は、本比較例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＪ−Ｊ’線による断面図であり、（ｃ）は（ａ）に示すＫ−Ｋ’線による断面図である。
図６（ａ）〜（ｃ）に示すように、本比較例に係る半導体装置１０３においては、上述の第２の比較例に係る半導体装置１０２（図５参照）と比較して、ＦＥＴ形成領域１２１の短辺方向両端部において、ゲート電極１１５及びボディ領域１２２がＦＥＴ形成領域１２１の長辺方向の一方に引き出されており、その先にボディコンタクト領域１２４が形成されている。換言すれば、本比較例に係る半導体装置１０３は、上述の第１の実施形態に係る半導体装置１（図１〜図３参照）と比較して、ボディコンタクト領域１２４に、ボディ領域１２２の直下域に進入する延出部が設けられていない点が異なっている。本比較例においては、ボディコンタクト領域１２４をボディ領域１２２の中央部分から離隔させることにより、ボディコンタクト領域１２４に含まれる不純物がゲート絶縁膜１１４の中央部分１１４ｃに注入されることを抑制することができる。この結果、上述の第２の比較例よりも、ＮＢＴＩ試験の結果が良好になる。
【００３６】
しかしながら、一方で、本比較例においては、第２の比較例と比較して、ＨＣＩ試験によって評価される推定寿命が低下してしまう。これは、ボディコンタクト領域１２４をボディ領域１２２の中央部分から離隔させたことにより、ボディ領域１２２に蓄積されたキャリアの引き抜き性が低下してしまい、ホットキャリアがゲート絶縁膜１１４に注入されやすくなるためと考えられる。
【００３７】
このように、第１〜第３の比較例においては、半導体装置の小型化、ＮＢＴＩ試験による信頼性評価結果、ＨＣＩ試験による信頼性評価結果のうち、少なくとも１つについて問題がある。これに対して、上述の第１の実施形態によれば、ボディコンタクト領域２４の一部（延出部２４ｂ）をボディ領域２２の延出部２２ｂの直下域に進入させることにより、ボディコンタクト領域２４をゲート絶縁膜１４の中央部分１４ｃから離隔させて不純物の注入を抑制しつつ、ボディ領域２２の本体部分２２ａに接触させてキャリア（ホール）の引き抜き性を確保することができる。これにより、ゲート絶縁膜に対する不純物注入の抑制とホットキャリア注入の抑制とを両立させることができ、ＮＢＴＩ試験及びＨＣＩ試験の双方において良好な結果を得ることができる。
【００３８】
次に、本発明の第２の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係る半導体装置の製造方法の実施形態である。
図７（ａ）及び（ｂ）〜図１１（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、各図の（ｂ）は（ａ）に示すＬ−Ｌ’線による断面図である。
【００３９】
本実施形態に係る半導体装置の製造方法は、前述の各比較例に係る半導体装置の製造に用いる標準的なＣＭＯＳプロセスを基本としているが、ゲート電極１５の延出部１５ｂの直下域にＮ＋型の延出部２４ｂを形成する工程が追加されている。なお、本実施形態においては、シリコン層１３におけるＦＥＴ形成領域２１の周囲にＳＴＩが形成された例について説明する。
【００４０】
先ず、図７（ａ）及び（ｂ）に示すように、ＳＯＩ基板１０を用意する。ＳＯＩ基板１０においては、シリコン基材１１上に埋込絶縁膜１２が設けられており、その上にシリコン層１３が設けられている。シリコン層１３の厚さは例えば５０ｎｍである。そして、シリコン層１３内に、ＳＴＩ５０を選択的に形成する。ＳＴＩ５０の下面は埋込絶縁膜１２に達し、上面はシリコン層１３の上面において露出している。ＳＴＩ５０は、例えば、ＦＥＴ形成領域２１を囲むように、上方から見て枠状又は格子状に形成する。
【００４１】
次に、シリコン層１３上に、ＦＥＴ形成領域２１を露出し、それ以外の領域を覆うレジストパターン５１を形成する。そして、このレジストパターン５１をマスクとしてイオン注入（Ion Implantation）を行い、５価元素イオン、例えば、リン又はヒ素をシリコン層１３に対して注入する。このときのドーズ量は、例えば、１×１０１３ｃｍ−２のオーダーとする。このイオン注入はチャネルインプラである。これにより、ＦＥＴ形成領域２１全体に、Ｎ−型領域５２が形成される。その後、レジストパターン５１を除去する。
【００４２】
次に、図８（ａ）及び（ｂ）に示すように、シリコン層１３上に、ＦＥＴ形成領域２１の長辺方向における中央部からややずれた領域を帯状に露出し、それ以外の領域を覆うレジストパターン５３を形成する。そして、このレジストパターン５３をマスクとして５価元素イオンをイオン注入し、ＦＥＴ形成領域２１内にＮ＋型領域５４を選択的に形成する。このときのドーズ量は、例えば、１×１０１５ｃｍ−２のオーダーとする。このイオン注入において、Ｎ＋型領域５４はＮ−型領域５２の内部に形成し、シリコン層１３の上面に露出しないようにする。一方、Ｎ＋型領域５４の下面は埋込絶縁膜１２に到達させる。また、上方から見て、Ｎ＋型領域５４は、ＦＥＴ形成領域２１の短辺方向全長にわたって短辺方向に延びる帯状に形成される。その後、レジストパターン５３を除去する。
【００４３】
次に、図９（ａ）及び（ｂ）に示すように、例えば熱酸化処理を行い、シリコン層１３上にゲート絶縁膜１４を形成する。次に、ゲート絶縁膜１４上にゲート電極１５及びゲート電極パッド１６（図１参照）を形成する。このとき、ＦＥＴ形成領域２１においては、ゲート電極１５の形状は本体部１５ａから２ヶ所の延出部１５ｂが引き出されたコ字状とし、延出部１５ｂはＮ＋型領域５４の直上域の一部に形成する。
【００４４】
次に、図１０（ａ）及び（ｂ）に示すように、シリコン層１３上に、ＦＥＴ形成領域２１を露出させ、それ以外の領域を覆うレジストパターン５５を形成する。そして、レジストパターン５５及びゲート電極１５をマスクとして５価元素イオンをイオン注入する。このときのドーズ量は、例えば、１×１０１５ｃｍ−２のオーダーとする。これにより、Ｎ−型領域５２のうち、ゲート電極１５の直下域以外の領域がＮ＋型領域５６となる。Ｎ＋型領域５６はＮ＋型領域５４に接触する。一方、ゲート電極１５の直下域にはＮ−型領域５２が残留する。その後、レジストパターン５５を除去する。
【００４５】
次に、図１１（ａ）及び（ｂ）に示すように、シリコン層１３上に、ＦＥＴ形成領域２１における短辺方向両端部であって、長辺方向の片側の略半分に相当する領域を覆い、ＦＥＴ形成領域２１におけるそれ以外の領域を露出させるレジストパターン５７を形成する。そして、このレジストパターン５７及びゲート電極１５をマスクとして、３価元素イオン、例えば、ボロンイオンを注入する。その後、レジストパターン５７を除去する。
【００４６】
これにより、図１１（ａ）及び（ｂ）、図１（ａ）及び（ｂ）、図２（ａ）〜（ｃ）に示すように、Ｎ＋型領域５６における３価元素イオンが注入された領域の導電型がＰ＋型となり、ドレイン領域２３ａ及びソース領域２３ｂが形成される。このとき、Ｎ＋型領域５６における３価元素イオンが注入されなかった領域が、ボディコンタクト領域２４の本体部２４ａとなる。また、Ｎ＋型領域５４がボディコンタクト領域２４の延出部２４ｂとなる。更に、ゲート電極１５の直下域に残留したＮ−型領域５２がボディ領域２２となる。その後、シリコン層１３上に層間絶縁膜３０を成膜し、コンタクト３１ａ〜３１ｄを形成することにより、半導体装置１が製造される。このように、本実施形態によれば、前述の第１の実施形態に係る半導体装置を製造することができる。
【００４７】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施形態において、ソース領域２３ｂの上面及びボディコンタクト領域２４の上面に共通のシリサイド層を形成し、コンタクト３１ｃをこのシリサイド層に接続してもよい。これにより、コンタクト３１ｄを省略することができる。また、ボディ領域２２の延出部２２ｂ及びボディコンタクト領域２４は、１つのＰＭＯＳに１組又は３組以上設けられていてもよい。更に、ＳＴＩ５０はＦＥＴ形成領域２１の周囲の一部分のみに形成してもよい。更にまた、前述の各実施形態に係る半導体装置の用途は移動体通信システムのアンテナスイッチには限定されない。例えば、電源用半導体装置に使用してもよい。更にまた、前述の第２の実施形態において、イオン注入のイオン種及び加速電圧は、シリコン層１３の厚さ等の諸条件に応じて適宜選択することができる。
【符号の説明】
【００４８】
１  半導体装置、１０  ＳＯＩ基板、１１  シリコン基材、１２  埋込絶縁膜、１３  シリコン層、１４  ゲート絶縁膜、１４ｃ  中央部分、１５  ゲート電極、１５ａ  本体部、１５ｂ  延出部、１６  ゲート電極パッド、２１  ＦＥＴ形成領域、２１ａ  長辺、２１ｂ  短辺、２２  ボディ領域、２２ａ  本体部、２２ｂ  延出部、２２ｃ  中央部分、２３ａ  ドレイン領域、２３ｂ  ソース領域、２４  ボディコンタクト領域、２４ａ  本体部、２４ｂ  延出部、３０  層間絶縁膜、３１ａ〜３１ｄ  コンタクト、４１  ＰＭＯＳ、５０  ＳＴＩ、５１  レジストパターン、５２  Ｎ−型領域、５３  レジストパターン、５４  Ｎ＋型領域、５５  レジストパターン、５６  Ｎ＋型領域、５７  レジストパターン、１０１、１０２、１０３  半導体装置、１１４  ゲート絶縁膜、１１４ｃ  中央部分、１１５  ゲート電極、１２２  ボディ領域、１２３ａ  ドレイン領域、１２３ｂ  ソース領域、１２４  ボディコンタクト領域、Ｄ１、Ｄ２  減少点、Ｐ１、Ｐ２  不純物濃度プロファイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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