(57)【要約】【課題】小規模のＦＰＧＡ（Field Programmable Gate Array）により大規模ＳｏＣ（System on a Chip)の回路検証を実現する。【解決手段】モジュール回路情報を格納した２以上のＰＲＯＭ１０６と、検証対象とするモジュール回路情報を格納したメモリを選択するセレクタ１０９と、ＣＰＵ１０２を有するＦＰＧＡ（Field Programmable Gate Array）１０１と、メインメモリ１０７とを有し、セレクタ１０９により選択されたメモリ１０６に格納されたモジュール回路情報をＦＰＧＡ１０１に書き込む書込手段と、書込手段によりＦＰＧＡ１０１に書き込まれたモジュール回路情報に基づいてモジュール動作検証を行う検証手段と、検証手段による検証後のデータと、ＣＰＵのブートプログラムと、次に検証対象とするモジュール回路についてのテストプログラムとをメインメモリ１０７に格納する格納手段とを備える。【選択図】図２
2011100351.tif 000002
【特許請求の範囲】
【請求項１】
モジュール回路情報を格納した２以上のメモリと、検証対象とするモジュール回路情報を格納した前記メモリを選択する選択回路と、中央演算処理装置を有するＦＰＧＡ（Field Programmable Gate Array）と、メインメモリとを有し、
前記選択回路により選択された前記メモリに格納された前記モジュール回路情報を前記ＦＰＧＡに書き込む書込手段と、
前記書込手段により前記ＦＰＧＡに書き込まれたモジュール回路情報に基づいてモジュール動作検証を行う検証手段と、
前記検証手段による検証後のデータと、前記中央演算処理装置のブートプログラムと、次に検証対象とするモジュール回路についてのテストプログラムとを前記メインメモリに格納する格納手段とを備えることを特徴とするＡＳＩＣ検証装置。
【請求項２】
前記書込手段による前記ＦＰＧＡへのモジュール回路情報の書き込みは、実際のデータ処理順に併せて行うことを特徴とする請求項１に記載のＡＳＩＣ検証装置。
【請求項３】
前記ＦＰＧＡは２以上の中央演算処理装置を有し、
該２以上の中央演算処理装置は、同一または異なるモジュールの検証を行うことを特徴とする請求項１または２に記載のＡＳＩＣ検証装置。
【請求項４】
前記ＦＰＧＡを２以上有し、
該２以上のＦＰＧＡは、同一または異なるモジュールの検証を行うことを特徴とする請求項１または２に記載のＡＳＩＣ検証装置。
【請求項５】
請求項１乃至４のいずれかに記載のＡＳＩＣ検証装置を備えた制御手段を有することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＳＩＣ検証装置および画像形成装置に関する。さらに詳述すると、プログラマブルロジックデバイスとしてＦＰＧＡを搭載したＡＳＩＣ検証装置および該ＡＳＩＣ検証装置を制御部に有する画像形成装置に関するものである。
【背景技術】
【０００２】
ＡＳＩＣ（Application Specific Integrated Circuit）の大規模化に伴い、大容量のデータを用いる回路検証が必要となっている。大容量のデータを用いた回路検証について、シミュレーションによるものとすると、多大な時間がかかってしまうという問題がある。
【０００３】
このような問題に対して、利用者が独自に論理回路を書き込むことが可能なプログラマブルロジックデバイスとしてＦＰＧＡ（Field Programmable Gate Array）を用いた実機検証技術により、回路検証を短時間で行うことが知られている。さらに、近年では、ＦＰＧＡ内に中央処理装置（CPU）を搭載したＣＰＵ内蔵型のＦＰＧＡが開発され、システムオンチップ（SoC:System on a Chip)の実機検証技術として用いられるようになっている。
【０００４】
しかしながら、これまでのＦＰＧＡによる実機検証では、ＡＳＩＣの回路規模の増大により、ＦＰＧＡやその周辺の回路規模も求められるため、コストが増大するという問題が生じていた。
【０００５】
このようなＦＰＧＡによる実機検証として、例えば、特許文献１には、小規模な構成のプログラマブルロジックにより大規模の制御論理を高速に実現することを目的として、ＦＰＧＡ部に所望の制御論理を実現するためのマッピングデータを保持するメモリとして、メモリＡ、メモリＢの２面以上設けるとともに、どのメモリ面のマッピングデータをＦＰＧＡ部に使用させるかを動的に切り替えるセレクタと、セレクタの動作、メモリＡ、メモリＢの内容の読み書きを制御するための制御回路を備え、メモリＡ、メモリＢの切り替えを制御することで、ＦＰＧＡ部内の論理を高速に切り替えることを可能とした技術が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の技術は、複数のメモリを動的に切り替えることで小規模な構成のプログラマブルロジックにより大規模の制御論理を高速に実現することを目的としているが、上記のＦＰＧＡおよびＦＰＧＡ周辺の回路規模が大きくなってしまうという問題を解消することはできない。
【０００７】
そこで本発明は、小規模のＦＰＧＡにより大規模ＳｏＣの回路検証を実現できるＡＳＩＣ検証装置およびこれを制御手段に備えた画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
かかる目的を達成するため、請求項１に記載のＡＳＩＣ検証装置は、モジュール回路情報を格納した２以上のメモリと、検証対象とするモジュール回路情報を格納したメモリを選択する選択回路と、中央演算処理装置を有するＦＰＧＡ（Field Programmable Gate Array）と、メインメモリとを有し、選択回路により選択されたメモリに格納されたモジュール回路情報をＦＰＧＡに書き込む書込手段と、書込手段によりＦＰＧＡに書き込まれたモジュール回路情報に基づいてモジュール動作検証を行う検証手段と、検証手段による検証後のデータと、中央演算処理装置のブートプログラムと、次に検証対象とするモジュール回路についてのテストプログラムとをメインメモリに格納する格納手段とを備えるものである。
【０００９】
また、請求項２に記載の発明は、請求項１に記載のＡＳＩＣ検証装置において、書込手段によるＦＰＧＡへのモジュール回路情報の書き込みは、実際のデータ処理順に併せて行うものである。
【００１０】
また、請求項３に記載の発明は、請求項１または２に記載のＡＳＩＣ検証装置において、ＦＰＧＡは２以上の中央演算処理装置を有し、該２以上の中央演算処理装置は、同一または異なるモジュールの検証を行うものである。
【００１１】
また、請求項４に記載の発明は、請求項１または２に記載のＡＳＩＣ検証装置において、ＦＰＧＡを２以上有し、該２以上のＦＰＧＡは、同一または異なるモジュールの検証を行うものである。
【００１２】
また、請求項５に記載の画像形成装置は、請求項１乃至４のいずれかに記載のＡＳＩＣ検証装置を備えた制御手段を有するものである。
【発明の効果】
【００１３】
本発明によれば、小規模のＦＰＧＡにより大規模ＳｏＣの回路検証を実現できる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係るＡＳＩＣ検証装置の機能ブロック図である。
【図２】図１に示すＡＳＩＣ検証装置による検証処理の説明図である。
【図３】ＡＳＩＣ検証装置の機能ブロック図の他の例である。
【図４】図３に示すＡＳＩＣ検証装置による検証処理のフローチャートである。
【図５】第１の実施形態に係るＡＳＩＣ検証装置の機能ブロック図である。
【図６】図５に示すＡＳＩＣ検証装置による検証処理のフローチャートである。
【図７】第２の実施形態に係るＡＳＩＣ検証装置の機能ブロック図である。
【図８】図７に示すＡＳＩＣ検証装置による検証処理のフローチャートである。
【図９】第３の実施形態に係るＡＳＩＣ検証装置の機能ブロック図である。
【図１０】図９に示すＡＳＩＣ検証装置による検証処理のフローチャートである。
【図１１】画像形成装置の制御部の機能ブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明に係る構成を図１から図１１に示す実施の形態に基づいて詳細に説明する。
【００１６】
本実施形態に係るＡＳＩＣ検証装置は、モジュール回路情報を格納した２以上のメモリ（ＰＲＯＭ１０６）と、検証対象とするモジュール回路情報を格納したメモリを選択する選択回路（セレクタ１０９）と、中央演算処理装置（ＣＰＵ１０２）を有するＦＰＧＡ（Field Programmable Gate Array）１０１と、メインメモリ（メモリ１０７）とを有し、選択回路により選択されたメモリに格納されたモジュール回路情報をＦＰＧＡに書き込む書込手段と、書込手段によりＦＰＧＡに書き込まれたモジュール回路情報に基づいてモジュール動作検証を行う検証手段と、検証手段による検証後のデータと、中央演算処理装置のブートプログラムと、次に検証対象とするモジュール回路についてのテストプログラムとをメインメモリに格納する格納手段とを備えるものである。すなわち、以下に詳細に述べるように、ＦＰＧＡにおける回路書き込み処理に際して、評価対象モジュールの検証後、外部メモリに、少なくともＣＰＵのブートプログラム、評価対象モジュールの処理後データ、メインプログラムを格納しておき、次の評価対象モジュール回路をＦＰＧＡに書き込む動作を繰り返すことを特徴とするものである。
【００１７】
先ず、図１および図２を用いて本発明に係るＡＳＩＣ検証装置およびこれを用いたＡＳＩＣの検証制御（ＡＳＩＣ検証方法）の概要を説明する。図１にＡＳＩＣ検証装置１００の機能ブロック図を示す。
【００１８】
図１において、ＦＰＧＡ１０１は、ユーザによって内部回路の書き込み可能なゲートアレイであって、ＣＰＵ内蔵のバス構成も含むものである。また、ＣＰＵ１０２は、装置全体の制御を司る中央演算処理装置である。また、メモリコントローラ（メモリＣＴＬr）１０３は、外部バス１０８上に搭載されているメモリのコントローラであり、ＪＴＡＧＩＦ１０４は、ＰＲＯＭ１０６（ＰＲＯＭ１，ＰＲＯＭ２，…の総称をいう）とＦＰＧＡ１０１のインタフェース回路である。
【００１９】
また、ＰＲＯＭ１０６は、ＦＰＧＡ１０１内に書き込むモジュール回路情報を格納するメモリであり、評価対象１０５は、ＦＰＧＡ検証にて評価するモジュール／ＩＰである。また、外部メモリ（メモリ）１０７はメインメモリである。ここで、メインメモリ１０７には、少なくともＣＰＵのブートプログラム及びメインプログラムが格納されている。このメインプログラムは、次にどのモジュールを検証するかを選択できる内容を有する。
【００２０】
図１に示すように、このＡＳＩＣ検証装置１００では、ＣＰＵ１０２がＦＰＧＡ１０１内部に構成されているので、ボード上にＣＰＵバスを出す必要がなく、セレクタ制御回路等の余分な回路が不要となり、部品の集約化が可能となる。よって、図１に示すようなシンプルな回路構成とできる。
【００２１】
次に、図１に示すＡＳＩＣ検証装置１００によるＡＳＩＣの検証処理の概要を図２（ａ）〜（ｄ）を用いて説明する。なお、図２（ａ）〜（ｄ）中の矢印は、データ処理の流れを示す。
【００２２】
（１）ＦＰＧＡへのモジュール回路情報の書込み（図２（ａ）：書込手段）。
先ず、予めＰＲＯＭ１に格納されたモジュール回路の情報をＪＴＡＧＩＦ１０４を通してＦＰＧＡ１０１に書き込む。これにより、ＦＰＧＡ１０１が書き込んだモジュールの動作を行うため動作検証が可能となる。
【００２３】
（２）モジュールの動作検証（図２（ｂ）：検証手段）。
次に、書き込んだモジュールの動作検証を行う。Ｓｏｃ構成の内部バス構成を実現しているためＳｏｃと同等の動作検証が可能となる。
【００２４】
（３）モジュール処理のデータをメモリに格納（図２（ｃ）：格納手段）
次に、モジュール処理後のデータを外部メモリ１０７に格納する。ここで、外部メモリ１０７には、ＣＰＵのブートプログラムおよびメインプログラムも格納している。これにより、ＦＰＧＡ１０１に次のモジュール回路を書き込む際に、今回のモジュールで処理したデータを入力データとして扱うことが可能となる。また、必要に応じて、次処理の為にメインプログラムを書き換える。
【００２５】
（４）ＦＰＧＡへのモジュール回路情報の書込み（図２（ｄ）：書込手段）
今度は、ＰＲＯＭ２に格納されたモジュール回路情報をＪＴＡＧＩＦ１０４を通してＦＰＧＡ１０１に書き込む。以上の動作を繰り返すことで、データの入力から出力までのプロセス検証をＳｏＣ同等の環境で実現することができる。
【００２６】
次に、本発明との対比のため、図３に外部ＣＰＵを備えた従来型のＦＰＧＡ（ＣＰＵ非内蔵型ＦＰＧＡ）によるＡＳＩＣ検証装置の機能ブロック図を示す。
【００２７】
ＦＰＧＡ９０１は、ユーザによって内部回路の書き込み可能なゲートアレイであって、ＣＰＵ内蔵のバス構成も含むものである。ＣＰＵ９０２は、装置全体の制御を司る中央演算処理装置である。メモリコントローラ（メモリＣＴＬr）９０３は、外部バス９０８上に搭載されているメモリ９０７のコントローラである。ＪＴＡＧＩＦ９０４は、ＰＲＯＭ（ＰＲＯＭ１，ＰＲＯＭ２，…）９０６とＦＰＧＡ９０１のインタフェース回路である。
【００２８】
また、ＰＲＯＭ９０６は、ＦＰＧＡ９０１内に書き込む回路情報を格納するメモリであって、セレクタ９０９により選択される。評価対象９０５は、ＦＰＧＡ検証にて評価するモジュール／ＩＰである。メモリ９０７はメインメモリである。さらに、バス制御回路９１１は、ＦＰＧＡ内部バスとＣＰＵバスのバス調停を行う回路であり、セレクタ制御回路９１０はセレクタ９０９を制御する回路である。
【００２９】
このＦＰＧＡ９０１への書き込みは、予めＰＲＯＭ１，ＰＲＯＭ２，…にＦＰＧＡ９０１に書き込むモジュール回路の情報を格納しておき、実際のデータ処理の流れに沿って、使用するモジュールをＦＰＧＡ９０１に書き込むものである。この際、ＦＰＧＡ外部のＣＰＵ９０２によってセレクトすることで、ＦＰＧＡ内部の論理回路書き換えタイミングを制御する。
【００３０】
次に、図３に示すＡＳＩＣ検証装置によるＡＳＩＣの検証フローについて図４を用いて説明する。上述のように予め複数のＰＲＯＭ９０６に所望の論理回路を格納した状態から、先ず、評価対象となる論理回路が格納されたＰＲＯＭ９０６を選択する（Ｓ００１）。次に、外部ＣＰＵ９０２によりセレクタ制御回路９１０を制御して、ＪＴＡＧＩＦ９０４を通して選択したＰＲＯＭ９０６とＦＰＧＡ９０１とを接続して（Ｓ００２）、ＦＰＧＡ９０１にＰＲＯＭ９０６に格納された回路情報を書き込む（Ｓ００３）。
【００３１】
次いで、テストプログラム等で評価対象回路の検証を行い（Ｓ００４）、検証が終了したら（Ｓ００５：Ｙｅｓ）、検証後のデータを外部メモリ９０７に格納する（Ｓ００６）。次評価対象回路がある場合（Ｓ００７：Ｙｅｓ）は、Ｓ００１に戻り、Ｓ００１〜Ｓ００６を繰り返し実行するものである。
【００３２】
（第１の実施形態）
次に、図５に本実施形態（第１の実施形態）に係るＡＳＩＣ検証装置の機能ブロック図を示す。こで、ＦＰＧＡ１０１は、ユーザによって内部回路の書き込み可能なゲートアレイであって、ＣＰＵ内蔵のバス構成も含むものである。ＣＰＵ１０２は、装置全体の制御を司る中央演算処理装置である。メモリコントローラ（メモリＣＴＬr）１０３は、外部バス上に搭載されているメモリのコントローラである。ＪＴＡＧＩＦ１０４は、ＰＲＯＭ（ＰＲＯＭ１，ＰＲＯＭ２，…）１０６とＦＰＧＡ１０１のインタフェース回路である。
【００３３】
また、ＰＲＯＭ１０６は、ＦＰＧＡ１０１内に書き込む回路情報を格納するメモリであって、セレクタ１０９により選択される。評価対象１０５は、ＦＰＧＡ検証にて評価するモジュール／ＩＰである。メモリ１０７はメインメモリである。
【００３４】
このＦＰＧＡ１０１への書き込みは、予めＰＲＯＭ１，ＰＲＯＭ２，…にＦＰＧＡ１０１に書き込むモジュール回路の情報を格納しておき、実際のデータ処理の流れに沿って、使用するモジュールをＦＰＧＡに書き込むものである。この際、ＦＰＧＡ内蔵のＣＰＵ１０２によってセレクトすることで、ＦＰＧＡ内部の論理回路書き換えタイミングを制御する。
【００３５】
すなわち、本実施形態におけるＦＰＧＡ１０１には、ＣＰＵ１０２が内蔵されている為、ＣＰＵバスを外部（ボード）に引き出す必要がなく、セレクタ制御回路をＦＰＧＡ外部に搭載する必要がなくなる。このため、ＦＰＧＡを搭載するボードの部品点数を少なくすることでシンプルな構成とすることができ、省スペース化および低コスト化を図ることができる。
【００３６】
また、ＣＰＵ１０２を内蔵しているプロセッサシステムであって、ＳｏＣ同等の回路構成を実現しているため、ＳｏＣの検証環境として利用することができる。
【００３７】
例えば、検証対象回路が画像処理モジュールの場合、画像の回転動作や変倍動作、圧縮動作は伸長動作がある。これらの処理は時系列で行われ、各々が前動作のデータ処理後データを入力データとして扱うため、ＳｏＣ同等の構成にて回路検証をすることができる。
【００３８】
次に、図５に示すＡＳＩＣ検証装置によるＡＳＩＣの検証フローについて図６を用いて説明する。先ず、予め複数のＰＲＯＭ１０６に所望の論理回路を格納した状態から、評価対象となる論理回路が格納されたＰＲＯＭ１０６を選択する（Ｓ１０１）。次に、内蔵ＣＰＵ１０２によりセレクタ１０９を制御して、ＪＴＡＧＩＦ１０４を通して選択したＰＲＯＭ１０６とＦＰＧＡ１０１とを接続して（Ｓ１０２）、ＦＰＧＡ１０１にＰＲＯＭ１０６に格納された回路情報を書き込む（Ｓ１０３）。
【００３９】
次いで、テストプログラム等で評価対象回路の検証を行い（Ｓ１０４）、検証が終了したら（Ｓ１０５：Ｙｅｓ）、検証後のデータを外部メモリ１０７に格納する（Ｓ１０６）。同時に、ＣＰＵブートプログラム、次回路検証用のテストプログラムをメモリ１０７に格納する（Ｓ１０７）。次評価対象回路がある場合（Ｓ１０８：Ｙｅｓ）は、Ｓ１０１に戻り、Ｓ１０１〜Ｓ１０７を繰り返し実行する。
【００４０】
（第２の実施形態）
次に、図７に本実施形態（第２の実施形態）に係るＡＳＩＣ検証装置の機能ブロック図を示す。第１の実施形態に係るＡＳＩＣ検証装置に、内蔵ＣＰＵ（第２の内蔵ＣＰＵ１０２ｂ）を追加した構成としている。なお、本実施形態では、内蔵ＣＰＵ数を２としている（第１の内蔵ＣＰＵ１０２ａ，第２の内蔵ＣＰＵ１０２ｂ）が、これに限られるものではない。また、第１の実施形態と同様の点についての説明は省略する。
【００４１】
図７に示すＡＳＩＣ検証装置によるＡＳＩＣの検証フローについて図８を用いて説明する。先ず、予め複数のＰＲＯＭ１０６に所望の論理回路を格納した状態から、評価対象となる論理回路が格納されたＰＲＯＭ１０６を選択する（Ｓ２０１）。次に、内蔵ＣＰＵ１０２（例えば、１０２ａ）によりセレクタ１０９を制御して、ＪＴＡＧＩＦ１０４を通して選択したＰＲＯＭ１０６とＦＰＧＡ１０１とを接続して（Ｓ２０２）、ＦＰＧＡ１０１にＰＲＯＭ１０６に格納された回路情報を書き込む（Ｓ２０３）。
【００４２】
次いで、テストプログラム等で評価対象回路の検証を行い（Ｓ２０４）、検証が終了したら（Ｓ２０５：Ｙｅｓ）、検証後のデータを外部メモリ１０７に格納する（Ｓ２０６）。
【００４３】
さらに本実施形態では、次評価対象回路がある場合（Ｓ２０７：Ｙｅｓ）は、双方の内蔵ＣＰＵ１０２ａ，１０２ｂを使用するか否かを判断する（Ｓ２０８）。両内蔵ＣＰＵを使用する場合（Ｓ２０８：Ｙｅｓ）は両ＣＰＵのブートプログラム、テストプログラムをメモリ１０７に格納する（Ｓ２１０）。一方、片方の内蔵ＣＰＵ（例えば、１０２ａ）のみを使用する場合（Ｓ２０８：Ｎｏ）は使用する片方のＣＰＵのブートプログラム、テストプログラムをメモリ１０７に格納し、他方のＣＰＵ（例えば、１０２ｂ）のブートプログラムはＣＰＵが起動しないプログラムとし、動作させないこととする（Ｓ２０９）。これにより、消費電力を制限することができる。以後、Ｓ２０１に戻り、Ｓ２０１〜Ｓ２１０を繰り返し実行する。
【００４４】
以上説明した第２の実施形態に係るＡＳＩＣ検証装置によれば、２つの内蔵ＣＰＵを備えることにより、演算速度を倍増させて、検証時間を短縮することが可能となる。また、各々の内蔵ＣＰＵにより、別モジュールの検証を行うことも可能となり、さらなる処理の効率化を図ることができる。
【００４５】
（第３の実施形態）
次に、図９に本実施形態（第３の実施形態）に係るＡＳＩＣ検証装置の機能ブロック図を示す。第１の実施形態に係るＡＳＩＣ検証装置に、ＦＰＧＡ（第２のＦＰＧＡ１０１ｂ）を追加した構成としている。なお、本実施形態では、ＦＰＧＡ数を２としている（第１のＦＰＧＡ１０１ａ，第２のＦＰＧＡ１０１ｂ）が、これに限られるものではない。また、第１の実施形態と同様の点についての説明は省略する。
【００４６】
図９に示すＡＳＩＣ検証装置によるＡＳＩＣの検証フローについて図１０を用いて説明する。先ず、予め複数のＰＲＯＭ１０６に所望の論理回路を格納した状態から、評価対象となる論理回路が格納されたＰＲＯＭ１０６を選択する（Ｓ３０１）。次に、内蔵ＣＰＵ１０２によりセレクタ１０９を制御して、ＪＴＡＧＩＦ１０４を通して選択したＰＲＯＭ１０６とＦＰＧＡ１０１とを接続して（Ｓ３０２）、ＦＰＧＡ１０１にＰＲＯＭ１０６に格納された回路情報を書き込む（Ｓ３０３）。
【００４７】
次いで、テストプログラム等で評価対象回路の検証を行い（Ｓ３０４）、検証が終了したら（Ｓ３０５：Ｙｅｓ）、検証後のデータを外部メモリ１０７に格納する（Ｓ３０６）。
【００４８】
さらに本実施形態では、次評価対象回路がある場合（Ｓ３０７：Ｙｅｓ）は、双方のＦＰＧＡ１０１を使用するか否かを判断する（Ｓ３０８）。片方のＦＰＧＡ（例えば、１０１ａ）のみ使用する場合（Ｓ３０８：Ｎｏ）は、片方のＣＰＵブートプログラム、テストプログラムをメモリ１０７に格納して、もう一方のＦＰＧＡ（例えば、１０１ｂ）のＣＰＵブートプログラムはＣＰＵが起動しないプログラムとし、動作させないこととする（Ｓ３０９）。これにより、一方のＦＰＧＡへの供給電力を全てオフにすることができ、消費電力を制限することができる。これに対し、双方のＦＰＧＡを使用する場合（Ｓ３０８：Ｙｅｓ）は、両ＦＰＧＡについてＣＰＵブートプログラム、テストプログラムをメモリに格納する（Ｓ３１０）。以後、Ｓ３０１に戻り、Ｓ３０１〜Ｓ３１０を繰り返し実行する。
【００４９】
以上説明した第３の実施形態に係るＡＳＩＣ検証装置によれば、ＦＰＧＡ外部の構成を変えずに、ＦＰＧＡを複数個接続することで、１度に格納することができるロジック量を倍増させることができる。これにより、１のＦＰＧＡによる構成よりもロジック書き換え回数も削減できるので、検証時間を大幅に短縮することができる。
【００５０】
さらに、各ＦＰＧＡが全く別の処理を行うようにすることも好ましい。すなわち、検証回路の検証時間は回路規模、内容によって異なるため、両ＦＰＧＡのロジック書き換えタイミングは異なる場合が多い。そこで、書き込みタイミングを両ＦＰＧＡについて同時に行う制御よりも、各々のＦＰＧＡの検証完了タイミングにより書き換えることとすることで、更なる時間短縮化を図ることができ、より効率的にＦＰＧＡ検証が可能となる。
【００５１】
（制御部の構成）
上記の実施形態に係るＡＳＩＣ検証装置を制御手段（制御部）に備えた画像形成装置の概要について説明する。図１１は、本実施形態に係るＡＳＩＣ検証装置を搭載することが好適な画像形成装置（インクジェット記録装置）の制御部２００の概要を示すブロック図である。
【００５２】
この制御部２００は、記録用紙の搬送動作及び記録ヘッドの移動動作に関する制御等の画像形成装置全体の制御を司るＣＰＵ２０１と、ＣＰＵ２０１が実行するプログラム、その他の固定データを格納するＲＯＭ２０２と、画像データ等を一時格納し、プログラムを動作させるメインメモリであるＲＡＭ２０３と、装置の電源が遮断されている間もデータを保持するための書き換え可能な不揮発性メモリ（ＮＶＲＡＭ）２０４と、ＰＣ等のホスト側とのデータ及び信号の送受を行うためのホストＩ／Ｆ２０５と、ユーザによって内部回路が書き込み可能なゲートアレイであって、画像処理、各種信号処理、装置全体を制御するための入出力信号を処理するＦＰＧＡ２０６とを備えている。
【００５３】
また制御部２００は、キースイッチ、ＬＣＤ等を有し、ユーザからこの装置に必要な情報の入力及び表示を行うための操作／表示部２０７と、図示しない各種デジタルセンサの入力や、図示しない各種センサからの出力をデジタル値に変換するA/D変換機能を有するＩ／Ｏ２０８とを備えている。
【００５４】
さらに制御部２００は、搬送ベルトの回転制御に用いる副走査エンコーダ２１６からの情報に基づいて副走査モータ２１７を制御する副走査モータ駆動部２０９、入力される画像データに基づいて駆動波形を選択的に記録ヘッドの圧力発生手段に印加して記録ヘッド２１９を制御する記録ヘッド駆動部２１８に対し駆動波形を生成する駆動波形制御部２１０、キャリッジの位置情報を検出する主走査エンコーダ２２０からの情報に基づいて主走査モータ２２１を制御する主走査モータ駆動部２１１、吸引ポンプやキャップを昇降／移動させるカム軸を駆動する維持モータ２２２の制御を行う維持モータ駆動部２１２、インクカートリッジからインクを供給する供給モータ２２３を制御する供給モータ駆動部２１３を備えており、また、紙を吸着させて搬送する搬送ベルトを帯電させて静電力によりベルトに用紙を吸着させる帯電ローラ／ベルト２１５に高圧ＡＣ電圧を供給するＨＶＰ（High Voltage Power）２１４を制御する。
【００５５】
このような画像形成装置とすることで、実際の画像処理フローの回路検証が可能となり、データ入力から出力までのデータの流れを切らすことなく実動作同様の動作検証が可能である。
【００５６】
尚、上述の実施形態は本発明の好適な実施の例ではあるがこれに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形実施可能である。
【００５７】
例えば、以上説明したＡＳＩＣ検証装置によるＡＳＩＣ検証制御は、プログラム（ＡＳＩＣ検証プログラム）で実行することもできる。当該プログラムは、例えば、メモリに記憶する構成とすることが好ましい。また、本プログラムを実行可能に記録した記録媒体の態様にも適用される。
【符号の説明】
【００５８】
１００  ＡＳＩＣ検証装置
１０１，１０１ａ，１０１ｂ  ＦＰＧＡ
１０２，１０２ａ，１０２ｂ  ＣＰＵ
１０３，１０３ａ，１０３ｂ  メモリコントローラ
１０４，１０４ａ，１０４ｂ  ＪＴＡＧ  ＩＦ
１０５，１０５ａ，１０５ｂ  評価対象
１０６  ＰＲＯＭ１，ＰＲＯＭ２
１０７  外部メモリ
１０８，１０８ａ，１０８ｂ  外部バス
１０９  セレクタ
【先行技術文献】
【特許文献】
【００５９】
【特許文献１】特開平１１−２５００３１号公報
【図４】
2011100351.tif 000003
【図６】
2011100351.tif 000004
【図８】
2011100351.tif 000005
【図１０】
2011100351.tif 000006
【図１１】
2011100351.tif 000007
【図１】
2011100351.tif 000008
【図２】
2011100351.tif 000009
【図３】
2011100351.tif 000010
【図５】
2011100351.tif 000011
【図７】
2011100351.tif 000012
【図９】
2011100351.tif 000013