【事件の表示】
　特願２０１５−５１８７８３「薄膜トランジスタ，アレイ基板及びその製造方法」拒絶査定不服審判事件〔平成２６年　１月　３日国際公開，ＷＯ２０１４／０００３６７，平成２７年　９月１０日国内公表，特表２０１５−５２６８９２，請求項の数（６）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２４年１１月１３日を国際出願日（パリ条約による優先権主張　外国庁受理　平成２４年６月２９日，中国）とする出願であって，その手続の経緯は以下のとおりである。
　平成２７年１１月１３日　審査請求
　平成２８年　６月２３日　拒絶理由通知
　平成２８年　９月２６日　意見書・手続補正
　平成２８年１２日　１日　拒絶査定
　平成２９年　４月１２日　審判請求・手続補正
　　
第２　原査定の概要
　（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　
　　　　　記（引用文献等については引用文件等一覧参照）
・請求項１−４
・引用文献等１−３
　引用文献１には，
　基板４０上に下部絶縁層を形成し，
　下部絶縁層上に非晶質Ｓｉ層４１を成膜し，
　非晶質Ｓｉ層４１をパターニングし，
　活性層４１上に，酸化シリコンからなるゲート絶縁層４２を形成し，
　ゲート絶縁層４２上にゲート電極４３を形成し，
　ゲート絶縁層４２にコンタクトホール４５を形成し，
　コンタクトホール４５が設けられ，酸化シリコンからなるコンタクト絶縁層４４を形成し，
　ソース領域４１Ｓ及びドレイン領域４１Ｄそれぞれに電気的に接続されたコンタクト電極５０を形成する，薄膜トランジスタの製造方法の発明及び当該製造方法により作製された薄膜トランジスタの発明が記載されている（特に，段落００１４−００２５，図１０−１６参照）。
　先の拒絶理由通知書において述べたとおり，引用文献１に記載された発明において，活性層４１の表面のみでなく，ゲート電極４３の表面にもニッケルを堆積させ，その後，熱処理を行うことにより，活性層４１を再結晶化させるとともに，ゲート電極４３を再結晶化することは，引用文献２の記載に基づいて，当業者が容易になし得たことである。
　また，先の拒絶理由通知書において述べたとおり，引用文献３には，トップゲート・トップコンタクト型の薄膜トランジスタの製造方法において，活性層を構成する非晶質シリコン膜の表面にニッケルを堆積させ，その後，ゲート電極をマスクにして活性層にイオン注入を行い，ソース領域及びドレイン領域を形成し，その後，熱処理を行うことにより，活性層を再結晶化する，薄膜トランジスタの製造方法が記載されており（特に，段落０００７−００１１，図１参照），引用文献１に記載された発明と引用文献３に記載されたとが，ともに金属誘導型結晶化方法によって活性層を再結晶化する薄膜トランジスタに係るものであることからすれば，引用文献１に記載された発明において，ソース領域４１Ｓ及びドレイン領域４１Ｄに対してイオン注入を行った後に，ニッケルを堆積することに換えて，ニッケルを堆積させた後に，ソース領域４１Ｓ及びドレイン領域４１Ｄに対してイオン注入を行うことは，引用文献３の記載に基づいて，当業者が容易になし得たことである。
　以上より，補正後の請求項１−４に係る発明は，引用文献１に記載された発明及び引用文献２，３に記載された技術に基づいて，当業者が容易に発明をすることができたものである。
　なお，出願人は意見書において，「引用文献３に記載の発明においては，段落００３２〜００３４を参照しますと，スパッタリングによって，（活性層で覆われていない基板の部分を含む）基板の全表面にＮｉ薄膜を堆積した後に，ゲート電極２２上のＮｉ薄膜の部分を除去して，基板の全表面をドープして，ソース領域２０Ｓ及びドレイン領域２０Ｄを形成しています。つまり，最初のドーピングと後続の堆積とは，何らマスクやウィンドを用いずに行われています。」「以上のように，いずれの引用文献にも，まず，Ｎｉを堆積させて，次に，ソース・ドレインイオンを注入することを，誘電体層を堆積させる前に行い，更には，その堆積及びイオン注入をどちらもＮｉ堆積ウィンドを介して行う旨については開示されていないものと思料します。」と主張している。
　しかしながら，上述したとおり，引用文献３には，ゲート絶縁膜から露出した半導体層上にＮｉ膜を堆積させ，その後，ソース領域及びドレイン領域を形成するためのイオン注入を行い，さらにその後，熱処理をすることで半導体層を再結晶化する薄膜トランジスタの製造方法が記載されている（特に，段落０００７−００１１，図１参照）。このように，引用文献３には，ゲート絶縁膜から露出した半導体層上の領域であって，Ｎｉ膜を堆積させるための領域において，Ｎｉ膜を堆積させた後にイオン注入を行う技術が記載されている。
　よって，出願人の上記主張は採用できない。
　したがって，補正後の請求項１−４に係る発明は，引用文献１に記載された発明及び引用文献２，３に記載された技術に基づいて当業者が容易に発明をすることができたものであるから，依然として，特許法第２９条第２項の規定により特許を受けることができない。
・請求項５，６
・引用文献等１−４
　先の拒絶理由通知書において述べたとおり，引用文献１に記載された発明において，コンタクト電極５０上に，画素を定義する絶縁膜を形成することは，引用文献４の記載に基づいて，当業者が容易になし得たことである。
　したがって，補正後の請求項５，６に係る発明は，引用文献１に記載された発明及び引用文献２−４に記載された技術に基づいて当業者が容易に発明をすることができたものであるから，依然として，特許法第２９条第２項の規定により特許を受けることができない。
・請求項１−６
・引用文献等２，３，５
　引用文献５には，
　基板３００上に下地膜３０１を形成し，
　下地膜３０１上に半導体膜３０２を形成し，
　半導体膜３０２をパターニングすることにより，半導体層４０５を形成し，
　半導体層４０５上に酸化窒化珪素からなるゲート絶縁膜４０７を形成し，
　ゲート絶縁膜４０７上にゲート電極を形成し，
　ゲート絶縁膜４０７をパターニングすることにより，半導体層４０５の一部を露出させ，
　半導体層４０５上にニッケルを堆積させ，その後，加熱処理を行うことにより，半導体層４０５を結晶化させ，
　ゲート電極上に酸化窒化珪素からなる第１の層間絶縁膜４６１を形成し，
　第１の層間絶縁膜４６１にコンタクトホールを形成し，
　第１の層間絶縁膜４６１上に，半導体層４０５のソース領域及びドレイン領域と電気的に接続された電極４６８，４７０を形成する，薄膜トランジスタの製造方法の発明及び当該製造方法により作製された薄膜トランジスタの発明が記載されている（特に，段落００５０−００８４，図４−７参照）。
　さらに，引用文献５には，薄膜トランジスタ上に，画素を定義するバンク７１２を形成する旨記載されている（段落０１０３−０１０５，図１０参照）。
　ここで，先の拒絶理由通知書において述べたとおり，引用文献５に記載された発明において，半導体層４０５の表面のみでなく，ゲート電極の表面にもニッケルを堆積させ，その後，熱処理を行うことにより，半導体層４０５を再結晶化させるとともに，ゲート電極を再結晶化することは，引用文献２の記載に基づいて，当業者が容易になし得たことである。
　また，先の拒絶理由通知書において述べたとおり，引用文献３には，トップゲート・トップコンタクト型の薄膜トランジスタの製造方法において，活性層を構成する非晶質シリコン膜の表面にニッケルを堆積させ，その後，ゲート電極をマスクにして活性層にイオン注入を行い，ソース領域及びドレイン領域を形成し，その後，熱処理を行うことにより，活性層を再結晶化する，薄膜トランジスタの製造方法が記載されており，引用文献５に記載された発明と引用文献３に記載された発明とが，ともに金属誘導型結晶化方法によって活性層を再結晶化する薄膜トランジスタに係るものであることからすれば，引用文献５に記載された発明において，ソース領域及びドレイン領域に対してイオン注入を行った後に，ニッケルを堆積することに換えて，ニッケルを堆積させた後に，ソース領域及びドレイン領域に対してイオン注入を行うことは，引用文献３の記載に基づいて，当業者が容易になし得たことである。
　以上より，補正後の請求項１−６に係る発明は，引用文献５に記載された発明及び引用文献２，３に記載された技術に基づいて，当業者が容易に発明をすることができたものである。
　なお，出願人は意見書において，「引用文献３に記載の発明においては，段落００３２〜００３４を参照しますと，スパッタリングによって，（活性層で覆われていない基板の部分を含む）基板の全表面にＮｉ薄膜を堆積した後に，ゲート電極２２上のＮｉ薄膜の部分を除去して，基板の全表面をドープして，ソース領域２０Ｓ及びドレイン領域２０Ｄを形成しています。つまり，最初のドーピングと後続の堆積とは，何らマスクやウィンドを用いずに行われています。」「以上のように，いずれの引用文献にも，まず，Ｎｉを堆積させて，次に，ソース・ドレインイオンを注入することを，誘電体層を堆積させる前に行い，更には，その堆積及びイオン注入をどちらもＮｉ堆積ウィンドを介して行う旨については開示されていないものと思料します。」と主張しているが，上述したとおり，出願人の当該主張は採用できない。
　したがって，補正後の請求項１−６に係る発明は，引用文献５に記載された発明及び引用文献２，３に記載された技術に基づいて当業者が容易に発明をすることができたものであるから，依然として，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　＜引用文献等一覧＞
１.特開２００２−２９９３４８号公報
２.米国特許第０６７８４０３４号明細書
３.米国特許出願公開第２００１／００１８２４０号明細書
４.特開２００６−０８００５４号公報
５.特開２００２−１５１５２５号公報
第３　審判請求時の補正について
　審判請求時の補正は，特許法第１７条の２第３項から第６項までの要件を満たしている。
　請求項１に対する補正（以下，「補正事項１」という）は，補正前の「薄膜トランジスタの製造方法」において，「第一のパターニング工程」，「第二のパターニング工程」，「第三のパターニング工程」，「第四のパターニング工程」及び「第五のパターニング工程」を追記し，各製造工程をパターニング工程に対応して明らかにしたものである。
　補正事項１は，本願明細書に記載された事項に基づいて技術的事項を追加したものであり，本願の願書に最初に添付した明細書，特許請求の範囲又は図面に記載された事項の範囲内においてされたものであって，特許法第１７条の２第３項の規定に適合する。
　また，補正事項１は，補正前の請求項１に記載された発明と補正後に記載された発明の産業上の利用分野及び解決しようとする課題が同一であり，本件補正前の請求項１に記載された発明特定事項を限定的に減縮するものであるから，特許法第１７条の２第４項の規定に適合することは明らかである。
　請求項５に対する補正（以下，「補正事項２」）は，補正前の「アレイ基板の製造方法」において，請求項１と同様に，「第一のパターニング工程」，「第二のパターニング工程」，「第三のパターニング工程」，「第四のパターニング工程」及び「第五のパターニング工程」を追記し，各製造工程をパターニング工程に対応して明らかにしたものである。
　補正事項２は，本願明細書に記載された事項に基づいて技術的事項を追加したものであり，本願の願書に最初に添付した明細書，特許請求の範囲又は図面に記載された事項の範囲内においてされたものであって，特許法第１７条の２第３項の規定に適合する。
　また，補正事項２は，補正前の請求項５に記載された発明と補正後に記載された発明の産業上の利用分野及び解決しようとする課題が同一であり，本件補正前の請求項５に記載された発明特定事項を限定的に減縮するものであるから，特許法第１７条の２第４項の規定に適合することは明らかである。
　そして，「第４　本願発明」から「第６　対比・判断」までに示すように，補正後の請求項１ないし６に係る発明は，独立特許要件を満たすものである。
第４　本願発明
　本願の請求項１ないし６に係る発明（以下，「本願発明１」ないし「本願発明６」という。）は，平成２９年４月１２日付けの手続補正で補正された特許請求の範囲の請求項１ないし６に記載された事項により特定される発明であり，以下のとおりである。
「【請求項１】
　薄膜トランジスタの製造方法であって，
　基板上にバッファ層及び活性層を順に形成し，活性層に対する第一のパターニング工程によって活性領域を形成するステップと，
　ゲート絶縁層を形成し，第二のパターニング工程によってゲート電極を順に形成するステップと，
　第三のパターニング工程によってゲート絶縁層内にＮｉ堆積ウィンドを形成し，Ｎｉ堆積ウィンド内及びゲート電極上にＮｉ金属を堆積し，Ｎｉ堆積ウィンドにソース・ドレインイオンを注入してソース・ドレイン領域を形成し，そして，高温でアニールするステップと，
　第四のパターニング工程によってＮｉ堆積ウィンドと１つずつ対応するソース・ドレインコンタクトホールを有する誘電体層を形成するステップと，
　ソース・ドレイン金属層を形成し，前記ソース・ドレイン金属層に対する第五のパターニング工程を行うことによって，ソース・ドレインコンタクトホールを介してＮｉ堆積ウィンド及び活性領域に接続するソース・ドレイン電極を形成するステップと，を備えることを特徴とする薄膜トランジスタの製造方法。
【請求項２】
　前記活性層及び前記ゲート電極の材料はそれぞれアモルファスシリコン薄膜であり，
　前記高温でアニールすることが，金属誘起横方向結晶化方法によって前記活性層及び前記ゲート電極のアモルファスシリコン薄膜材料を多結晶シリコン薄膜材料に再結晶することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
　前記バッファ層及び前記誘電体層の材料は，それぞれＳｉＯ２，ＳｉＮＸまたは両者の混合物であり，前記ソース・ドレイン電極の材料はＭｏ，導電金属または導電合金であることを特徴とする請求項１又は２に記載の薄膜トランジスタの製造方法。
【請求項４】
　前記Ｎｉ堆積ウィンド及び前記ソース・ドレインコンタクトホールはそれぞれ２つであることを特徴とする請求項１〜３のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項５】
　アレイ基板の製造方法であって，
　基板上にバッファ層及び活性層を順に形成し，活性層に対する第一のパターニング工程によって活性領域を形成するステップと，
　ゲート絶縁層を形成し，第二のパターニング工程によってゲート電極を順に形成するステップと，
　第三のパターニング工程によってゲート絶縁層内にＮｉ堆積ウィンドを形成し，Ｎｉ堆積ウィンド内及びゲート電極上にＮｉ金属を堆積し，Ｎｉ堆積ウィンドにソース・ドレインイオンを注入してソース・ドレイン領域を形成し，そして，高温でアニールするステップと，
　第四のパターニング工程によってＮｉ堆積ウィンドと１つずつ対応するソース・ドレインコンタクトホールを有する誘電体層を形成するステップと，
　ソース・ドレイン金属層を形成し，前記ソース・ドレイン金属層に対する第五のパターニング工程を行うことによって，ソース・ドレインコンタクトホールを介してＮｉ堆積ウィンド及び活性領域に接続するソース・ドレイン電極を形成するステップと，
　画素画成・絶縁層を形成し，画素アレイを形成するステップと，を備えることを特徴とするアレイ基板の製造方法。
【請求項６】
　前記活性層及び前記ゲート電極の材料はそれぞれアモルファスシリコン薄膜であり，
　前記高温でアニールすることが，金属誘起横方向結晶化方法によって前記活性層及び前記ゲート電極のアモルファスシリコン薄膜材料を多結晶シリコン薄膜材料に再結晶することを特徴とする請求項５に記載のアレイ基板の製造方法。」
　
第５　引用文献，引用発明等
　１　引用文献１について
（１）引用文献１
　原査定の拒絶の理由に引用された特開２００２−２９９３４８号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。（下線は当審において付加した。以下同じ。）
ア「【発明の詳細な説明】
（技術分野）本発明は，液晶ディスプレイ（ＬＣＤ），有機発光ダイオード（ＯＬＥＤ）等のディスプレイ装置に用いられる薄膜トランジスタ（ＴＦＴ）に関し，特に，
薄膜トランジスタのソース，ドレイン及びチャンネル領域を形成する多結晶シリコン（ポリシリコン）活性層を含む薄膜トランジスタ及びその製造方法
　
イ「【００１４】（発明の詳細な説明）以下，本発明の好ましい実施の形態を，添付図面に基づいて詳しく説明する。図１０乃至図１６は，本発明の一実施形態によって，ＭＩＬＣ現象を用いてポリシリコンＴＦＴを製造する工程を示す断面図である。
【００１５】図１０を参照すると，
薄膜トランジスタの活性層を構成する非晶質Ｓｉ層４１が，絶縁基板４０上に形成されてパターニングされる
基板から活性層に汚染物質が拡散することを防止するための下部絶縁層（図示せず）が形成され得る。
活性層４１は，製造しようとするＴＦＴの寸法に合わせてパターニングされる。活性層４１は，フォトリソグラフィーにより作られたマスクを用いてドライエッチングによりパターニングされる
【００１６】図１１は，
基板４０とパターニングされた活性層４１との上にゲート絶縁層４２とゲート電極４３が形成された構造
ゲート絶縁層上に金属材料又はドープドポリシリコン等の導電性材料を，
蒸着させ，これをパターニングしてゲート電極４３が形成される。ゲート電極４３は，フォトリソグラフィにより作られたパターンを用いてウエットエッチング又はドライエッチングによりパターニングされる。
【００１７】図１２は，
ゲート電極４３をマスクとして活性層４１のソース４１Ｓ及びドレイン領域４１Ｄをドープする工程
【００１８】図１３は，
活性層がドープされた以降，ゲート絶縁層４２及びゲート電極４３上にコンタクト絶縁層４４を形成してパターニングし，コンタクトホール４５を形成した構造
【００１９】図１４は，
コンタクトホール４５内に露出したソース領域４１Ｓ及びドレイン領域４１Ｄに，非晶質シリコンの活性層のＭＩＬＣを誘導する金属層４６が形成された状態
非晶質シリコンにＭＩＬＣ現象を誘導する金属として，好ましくは，Ｎｉ
ニッケル
等のＭＩＬＣ誘導金属
ＭＩＬＣソース金属４６
【００２０】
ＭＩＬＣソース金属層は，コンタクトホール４５を形成するためコンタクト絶縁層４４の上に形成されたフォトレジスト等のマスクを除去せずに活性層上に蒸着
【００２１】図１５は，
コンタクトホール４５の内部にＭＩＬＣソース金属層４６を形成した後，熱処理を行い，活性層のソース及びドレイン領域に注入されたドーパントを活性化させることによって活性層を結晶化させる工程
−中略−
【００２３】図１６は，
熱処理により活性層を結晶化した後，コンタクトホールを介して活性層のソース及びドレイン領域と外部回路を接続させるコンタクト電極５０を形成
コンタクト電極５０は
コンタクト絶縁層の全体に，金属又はドープされたポリシリコン等の導電性材料を，５００Å〜１０，０００Å，好ましくは２，０００Å〜６，０００Åの厚さで蒸着させ，この導電性材料をドライウエットエッチング又はウエットエッチング法によって所望の形態にパターニングし，コンタクト電極を形成する
ウ　図１０〜図１６は以下の事項が記載されている。
「薄膜トランジスタの製造方法であって，
　絶縁基板４０上に非晶質Ｓｉ層４１を形成し，非晶質Ｓｉ層４１をパターニングし，薄膜トランジスタの活性領域を形成する工程と（図１０），
　ゲート絶縁膜４２を形成し，次いで，ゲート電極４３をパターニングにより形成する工程と（図１１），
　ゲート電極４３をマスクに非晶質Ｓｉ層４１にイオン注入を行いソース４１Ｓ，ドレイン４１Ｄを形成する工程と（図１２），
　ゲート電極４３上にコンタクト絶縁層４４を形成し，ゲート酸化膜４２とコンタクト絶縁層４４をパターニングし，ソース・ドレイン領域にコンタクトホールを形成し（図１３），当該コンタクトホール内にＭＩＬＣを誘導する金属層４６としてニッケルを形成し（図１４），当該ニッケルを形成した後，熱処理により活性化処理を行う工程と（図１５），
　当該コンタクトホールが形成されているコンタクト絶縁膜全体４４に金属又はドープされたポリシリコン等の導電性材料を形成し，当該導電性材料をパターニングして活性層のソース・ドレイン領域に接続したコンタクト電極５０を形成する工程と（図１６），
　を備えた薄膜トランジスタの製造方法。」
　が開示されている。
（２）引用発明１
　前記（１）の記載から，引用文献１には，以下の発明（以下，「引用発明１」という。）が記載されているものと認められる。
「薄膜トランジスタの製造方法であって，
　絶縁基板４０上に下部絶縁層，非晶質Ｓｉ層４１を形成し，非晶質Ｓｉ層４１をパターニングし，薄膜トランジスタの活性層を形成する工程と，
　ゲート絶縁膜４２を形成し，次いで，ゲート電極４３をパターニングにより形成する工程と，
　ゲート電極４３をマスクに非晶質Ｓｉ層４１にイオン注入を行いソース４１Ｓ，ドレイン４１Ｄを形成する工程と，
　ゲート電極４３上にコンタクト絶縁層４４を形成し，ゲート酸化膜４２とコンタクト絶縁層４４をパターニングし，ソース・ドレイン領域にコンタクトホール４４を形成し，当該コンタクトホール内にＭＩＬＣを誘導する金属層４６としてニッケルを形成し，当該ニッケルを形成した後，熱処理により活性化処理を行う工程と，
　当該コンタクトホールが形成されているコンタクト絶縁膜全体４４に金属又はドープされたポリシリコン等の導電性材料を形成し，当該導電性材料をパターニングして活性層のソース・ドレイン領域に接続したコンタクト電極５０を形成する工程と，
　を備えた薄膜トランジスタの製造方法。」
　２　引用文献２について
（１）引用文献２
　原査定の拒絶の理由に引用された米国特許第６７８４０３４号明細書（以下，「引用文献２」という。）には，図面とともに，次の記載がある。（当審注。訳文は当審で作成した。以下同じ）
ア「1. Field of the Invention 
The present invention relates to
 a method of fabricating a thin film transistor
 a method of fabricating a thin film transistor by crystallizing an amorphous silicon layer into a polysilicon layer, thereby providing a polysilicon thin film transistor. 
（訳：1.発明の分野
　本発明は，
薄膜トランジスタの製造方法
アモルファスシリコン層を結晶化させポリシリコン層とする薄膜トランジスタの製造方法が提供されて，多結晶シリコン薄膜トランジスタを提供する。
イ「
FIG. 3A to FIG. 3D show a second example of fabricating a thin film transistor according to the related art. The following second example of the related art shows a method of fabricating a thin film transistor using the MILC technique
 Referring to FIG. 3A , an amorphous silicon layer is deposited on a substrate 30 , and then the amorphous silicon layer is etched to form an active layer 31 . 
 Referring to FIG. 3B , an oxide layer and an Mo layer are deposited on the active layer 31 and the substrate 30 in succession, and then, the Mo layer and the oxide layer are etched to form gate electrode 33 and gate insulating layer 32 on the active layer 31 . 
 Referring to FIG. 3C , 
impurities having a first conductivity type are doped in the active layer formed by the amorphous silicon layer to form a source region 31 S and a drain region 31 D in the active layer 31. Then, a nickel thin film 37 is deposited on the exposed and doped active layer. 
 Referring to FIG. 3D , 
a thermal treatment is performed on the resultant substrate comprising nickel thin film 37 at a temperature of about 500℃., to crystallize the amorphous silicon layer used as the active layer 31 into a polysilicon layer 31', thereby providing a polysilicon thin film transistor. 
 When performing the thermal treatment, a portion of the amorphous silicon layer that contacts the nickel thin film becomes nickel silicide 37'. The nickel silicide is used as a nucleus for crystallizing amorphous silicon into polysilicon. Silicon portions contacting nickel thin film 31 , for example, the source region 31 S and the drain region 31 D, are crystallized by MIC, and a nickel-free region, for example, a channel region 31 C, is crystallized by MILC. Here, a small amount of the nickel or nickel silicide contaminates the center of the channel region. 
 Therefore, 
the second example of the related art has the disadvantages of requiring long crystallization time and decreasing the characteristics of the thin film transistor due to contamination of the crystallized silicon layer by metal impurities, such as, nickel silicide
（訳：
図3Aから図3Dは，従来の薄膜トランジスタの製造の第2例として
MILC技術を用いた薄膜トランジスタの製造方法
　図3Aを参照すると，基板30上に堆積される非晶質シリコン層，非晶質シリコン層をエッチングして活性層31を形成する。　
　図3Bを参照すると，酸化物層とMo層は，活性層31及び基板30上に堆積されている。そして，Mo層と酸化物層をエッチングして，活性層31上にゲート電極33及びゲート絶縁層32を形成する。
　図3Cを参照すると，
非晶質シリコン層により形成された活性層31に第1導電型を有する不純物をドープしてソース領域31Sおよびドレイン領域31Dを形成し，その後，ドープされた活性層上にニッケル薄膜37を形成する。
　図3Dを参照すると，
基板上に形成された活性層31となるポリシリコン層31'とニッケル薄膜37を，約500℃の温度で熱処理を行い，非晶質シリコン層を結晶化し，多結晶シリコン薄膜トランジスタを提供する
　熱処理を行う場合，ニッケル薄膜に接触する非晶質シリコン層の一部がニッケルシリサイド37'となる。ニッケルシリサイドはアモルファスシリコンを結晶化させるポリシリコンへの核として用いられる。ニッケル薄膜31と接触するシリコン部分，例えば，ソース領域31Sおよびドレイン領域31Dは，MICにより結晶化させるものであり，チャネル領域31Cについて，ニッケルの無い領域がMILCにより結晶化される。ここで，少量のニッケル又はニッケルのシリサイドは，チャネルの中央領域を汚染する。
　
第2の従来例は，より長いアニール結晶化時間を必要とし，金属不純物などのニッケルシリサイドによって結晶化されたシリコン層の汚染に起因し，薄膜トランジスタの特性を低下させるという欠点がある。
ウ「
FIG. 8A to FIG. 8E show a process of fabricating a thin film transistor according to a second embodiment of the present invention.
　
Referring to FIG. 8A, a first amorphous silicon layer for forming the active layer is formed on a substrate 800. 
 The substrate 800 is prepared using glass substrate itself. The substrate 800 may be prepared by depositing an oxide layer 810 of 5000Åthick on silicon wafer having a first conductivity type, such as a p-type silicon wafer. 
 
Referring to FIG. 8B , a gate insulating layer 82 and a second amorphous silicon layer for forming a gate electrode are formed on the first amorphous silicon layer 81.
 An oxide layer of 1000 Åthickness is deposited by RF sputtering from an SiO2 target in a 20% oxygen-80% argon mixture and another amorphous silicon layer of 1000 Åthick is deposited by Plasma Enhanced Chemical Vapor Deposition (PECVD) at a temperature of 300℃. Then, the amorphous silicon layer is etched by photolithography using a mask for gate patterning to form gate electrode 83. The oxide layer is etched to form gate insulating layer 82. 
 
Referring to FIG. 8C, impurities having a first conductivity type are doped at exposed portions of the first and second amorphous silicon layers 81 and 83. Then, nickel thin film 87 is formed on the exposed and doped silicon layers. 
 Ion doping using 3% B2H6 is performed in exposed portions of the resultant substrate at room temperature. Then, nickel thin film of no more than 30 Åthickness is formed on the doped silicon layers 81 and 83. 
Here, the step of forming metal layers on the doped portions of the amorphous silicon layers can be performed before the step of doping impurities in exposed portions of the amorphous silicon layers.
 
Referring to FIG. 8D, thermal treatment and electric field are applied to the resultant substrate comprising nickel thin film 87 .
 Electrodes 89 such as Au are formed on the resultant substrate and electric field is applied simultaneously with thermal treatment. Here, the Au electrodes may be replaced with metal electrodes formed by conventional metal material including Pt, Fe or Al. 
 As a result of applying the electric field and thermal treatment at a temperature below 500℃, the amorphous silicon layer is crystallized into polysilicon layer 81', thereby providing a polysilicon thin film transistor. 
 When performing thermal treatment, a portion of the amorphous silicon layer that contacts the nickel thin film becomes nickel silicide 87'. A portion of the nickel silicide is used as a nucleus for crystallizing amorphous silicon into polysilicon. Silicon portions contacting nickel thin film 81, for example, the source region 81' S and the drain region 81' D are crystallized by MIC, and the nickel-free region, for example, the channel region 81' C, is crystallized by FALC. 
 The nickel on the surface of the substrate is volatilized during thermal treatment. The nickel on the gate electrode is either volatilized or remains. 
 
The crystallization rate of FALC is much faster than that of the crystallization method of the related arts.
Therefore, there is no metal contamination in the channel region in the thin film transistor fabricated according to the present invention.
 When performing thermal treatment, the doped impurities in the active layer undergo activation.」（Column 6 Line18 - Column 7 Line32）
（訳：
図8Aから図8Eは，本発明の第2の実施の形態に係る薄膜トランジスタの製造工程を示す図である。
　
図8Aを参照すると，活性層を形成するための第1のアモルファスシリコン層が，基板800上に形成されている。
　厚さ1000Åのアモルファスシリコン層を基板800上に480℃のSi2H6を用いて減圧化学蒸着法(LPCVD)によって堆積し，例えば，フォトリソグラフィ法によりエッチングして，第1のアモルファスシリコン層81を形成し，SF6
ガスを用いたRIE装置により，アクティブパターン用マスクを用いて活性層とする。
　基板800は，ガラス基板自体を用いて準備される。基板800は，第1導電型を有するシリコンウエハ上に膜厚5000Åの酸化物層810を堆積させることによって準備することができ，P型シリコンウェーハである。
　
図8Bを参照すると，第1のアモルファスシリコン層81上にゲート絶縁層82，及びゲート電極を形成するための第2のアモルファスシリコン層を形成する。
　20%酸素-80%アルゴン混合物内でSiO2ターゲットからRFスパッタリングにより厚さ1000Åの酸化物層を形成し，さらに厚さ1000Åの他のアモルファスシリコン層を300℃の温度でプラズマ励起化学気相成長(PECVD)により蒸着される。その後，アモルファスシリコン層は，ゲートパターン形成用のマスクを用いてフォトリソグラフィ技術によりエッチングされゲート電極83を形成する。酸化膜層はエッチングすることにより，ゲート絶縁層82を形成する。
　
図8Cを参照すると，第1導電型の不純物が，第1及び第2のアモルファスシリコン層81および83の露出部分にドープされる。その後，ニッケル薄膜87がドープされたシリコン層上に形成される。
　3% B2H6を用いたイオンドーピングは，室温で得られた基板の露出された部分で行われる。そして，厚さ30Å以内のニッケル薄膜をドープシリコン層81，83上に形成する。ここでは，
アモルファスシリコン層のドープ部分上に金属層を形成する工程は，アモルファスシリコン層の露出された部分に不純物を注入する工程の前に行うことができる。
　
図8Dを参照すると，ニッケル薄膜87を含む基板に対して，熱処理と電界印加がなされる。
　得られた基板上に形成されるAu等の電極89には，熱処理と同時に電界が与えられる。ここで，Au電極はPt，FeやAlを含む従来の金属材料により形成された金属電極に置き換えてもよい。
　500℃未満の温度で電界および熱処理を適用した結果として，アモルファスシリコン層をポリシリコン層81'へと結晶化してポリシリコン薄膜トランジスタを提供することができる。
　熱処理を行う場合，ニッケル薄膜に接触する非晶質シリコン層の一部がニッケルシリサイド87'となる。ニッケルシリサイドの一部は，前記非晶質シリコンを結晶化させるポリシリコンへの核として用いられる。シリコン層に形成されるニッケル薄膜81，例えば，ソース領域81S及びドレイン領域81'DはMICにより結晶化され，ニッケルの無い領域，例えば，チャネル領域81'Cは，FALCにより結晶化される。
　基板表面のニッケルは，熱処理時に揮発させる。ゲート電極上のニッケルは揮発させたり残したりする。
　
FALCの結晶化率は，従来技術の結晶化方法に比べて非常に早い。
本発明によれば薄膜トランジスタにおけるチャネル領域の金属汚染は発生しなかった。
　
熱処理を行う場合は，活性層にドープされた不純物が活性化される
　
（２）引用発明２
　前記（１）の記載から，引用文献２には，以下の発明（以下，「引用発明２」という。）が記載されているものと認められる。
　「ＴＦＴの製造方法において，第1のアモルファスシリコン層81上にゲート絶縁層82，及びゲート電極を形成するための第2のアモルファスシリコン層を形成し，
　アモルファスシリコン層であるソース・ドレイン領域81S，81D及びゲート電極83にニッケル薄膜87を形成し，
　次いで，アモルファスシリコン層に不純物を注入し，
　熱処理により不純物を活性化する共に，ニッケル薄膜に接触する非晶質シリコン層の一部をニッケルシリサイド87'とし，当該ニッケルシリサイドの一部をアモルファスシリコン層を多結晶シリコンに結晶化する際の核として用いる，多結晶シリコンを形成する結晶化技術を利用したＴＦＴの製造方法。」
３　引用文献３について
（１）引用文献３
　原査定の拒絶の理由に引用された米国特許出願公開第２００１／００１８２４０号明細書（以下，「引用文献３」という。）には，図面とともに，次の記載がある。
ア「【0002】The present invention relates to
 a methods of fabricating a thin film transistor in which a metal silicide line generated from Metal Induced Lateral Crystallization is located at the outside of a channel region
（訳：【0002】本発明は，
チャネル領域の外側に配置されている金属誘起による横方向結晶化から発生した金属シリサイド線に薄膜トランジスタを製造する方法
イ「【0007】 FIG. 1A to FIG. 1D show cross-sectional views of fabricating a TFT in which a silicon layer crystallized by MILC is used as a channel region. 
【0008】Referring to FIG. 1A, 
an armophous silicon layer is deposited on an insulated substrate 100 on which a buffer layer has been formed. An active layer 10 is formed by patterning the armophous silicon layer by photolithography
【0009】Referring to FIG. 1B, 
a nickel film 13 having a thickness of 20 Å is deposited on the whole surface by sputtering.
the active layer on which the gate electrode 12 is not formed is contacted with nickel
【0010】Referring to FIG. 1C, 
a source 10S and a drain region 10D which are doped heavily with impurity are formed in the active layer 10 by ion-implantation.
【0011】Referring to FIG. 10D, 
armophous silicon of the active layer 10 is crystallized by applying a thermal treatment of 300 to 500℃
（訳：【0007】図1Aないし図1Dには，チャネル領域として用いられるMILCによって結晶化されたシリコン層にTFTの製造の断面図を示している。
【0008】図1Aを参照すると，
アモルファスシリコン層は，バッファ層が形成された絶縁性基板100上に堆積される。フォトリソグラフィによりアモルファスシリコン層をパターニングして活性層10を形成する。
【0009】図1Bを参照すると，全面に，
スパッタリング法により堆積される膜厚20Åのニッケル膜13を形成する
ゲート電極12が形成されていない活性層を，ニッケルと接触させる
【0010】図1Cを参照すると，
不純物が高濃度にドープされたソース10S及びドレイン領域10Dは，活性層10にイオン注入により形成されている。
【0011】図1Dを参照すると，
活性層10のアモルファスシリコンは上記工程後の基板100に300から500℃の熱処理を加えることにより結晶化する。
ニッケル膜が形成されたソース10Sとドレイン10Dのアモルファスシリコンの一部はMICにより結晶化する，流路10Cが形成されていたアモルファスシリコンの他の部分は，MILCにより結晶化される。
（２）引用発明３
　前記（１）の記載から，引用文献３には，以下の発明（以下，「引用発明３」という。）が記載されているものと認められる。
「ＴＦＴの製造方法において，
　アモルファスシリコン層をパターニングして活性層10を形成し，
　活性層10上にゲート絶縁層11及びゲート電極12を形成し，次いで，全面にスパッタリング法によりニッケル膜13を形成し，ゲート電極12が形成されていない活性層10をニッケルと接触させ，次いで，当該活性層10にイオン注入を行い，ソース10S及びドレイン領域10Dを形成し，
　活性層10のアモルファスシリコン層に熱処理を加え，アモルファスシリコン層である活性層の一部を結晶化するMIC及びMILCを用いたＴＦＴの製造方法。」
 ４　引用文献４について
（１）引用文献４
　原査定の拒絶の理由に引用された特開２００６−８００５４号公報（以下，「引用文献４」という。）には，図面とともに，次の記載がある。
ア「【技術分野】
【０００１】
　本発明は有機電界発光表示素子及びその製造方法に係り，さらに詳細には画素電極を自動パターニングして工程を単純にすることができる有機電界発光表示素子及びその製造方法に関する。」
イ「【００１８】
　また，本発明の第２の特徴は，有機電界発光表示素子の製造方法であって，
基板上部にゲート電極及びソース／ドレイン電極を含む薄膜トランジスタを形成する工程
ウ「【００４０】
　次に，
全体表面上部に画素定義膜（図示せず）を形成して，フォトエッチング工程で画素定義膜をパターニングして発光領域を露出させる画素定義膜パターン２９０を形成
【００４１】
　続いて，画素定義膜パターン２９０に露出した発光領域に少なくとも発光層を含む有機膜２８４を形成する。この有機膜２８４は，低分子蒸着法またはレーザ熱転写法により形成することができる。この有機膜２８４は，電子注入層，電子輸送層，正孔注入層，正孔輸送層及び正孔抑制層から選択される少なくとも一つ以上の薄膜をさらに含む積層構造で形成することができる。」
（２）引用発明４
　前記（１）の記載から，引用文献４には，以下の発明（以下，「引用発明４」という。）が記載されているものと認められる。
「基板上部にゲート電極及びソース／ドレイン電極を含む薄膜トランジスタを形成する工程と，全体表面上部に画素定義膜パターン２９０を形成する薄膜トランジスタの形成方法。」
　５　引用文献５について
（１）引用文献５
　原査定の拒絶の理由に引用された特開２００２−１５１５２５号公報（以下，「引用文献５」という。）には，図面とともに，次の記載がある。
ア「【０００１】
【発明の属する技術分野】本発明は
薄膜トランジスタ（以下、ＴＦＴと言う）で構成された回路を有する半導体装置の作製方法
イ「【００５０】［実施例２］本実施例では
アクティブマトリクス基板の作製方法
【００５１】図１（Ａ）において基
板３００には，合成石英ガラス基板，バリウムホウケイ酸ガラスアルミノホウケイ酸ガラスなどの無アルカリガラスと言ったガラス基板を用いても良い。
【００５２】次いで，
基板３００上に酸化珪素膜，窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜３０１を形成する
【００５３】次いで，
下地膜上に半導体膜３０２を公知の手段（スパッタ法，ＬＰＣＶＤ法，またはプラズマＣＶＤ法等）により１０〜２００ｎｍ（好ましくは３０〜１００ｎｍ）の厚さに成膜した後，所望の形状にパターニングして半導体層４０２〜４０６を形成する。
非晶質珪素膜を成膜した後，フォトリソグラフィ法を用いたパターニング処理によって，半導体層４０２〜４０６を形成した。
【００５４】また，半導体層４０２〜４０６を形成した後，ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行なってもよい。
【００５５】
次いで，半導体層４０２〜４０６を覆うゲート絶縁膜４０７を形成する。
【００５６】また，酸化珪素膜を用いる場合には，プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl　Orthosilicate）とＯ2とを混合し，反応圧力４０Pa，基板温度３００〜４００℃とし，高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化珪素膜は，その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００５７】
次いで，図４（Ｂ）に示すように，ゲート絶縁膜４０７上に膜厚２０〜１００ｎｍの第１の導電膜４０８と，膜厚１００〜４００ｎｍの第２の導電膜４００とを積層形成する。本実施例では，膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜４０８と，膜厚３７０ｎｍのＷ膜からなる第２の導電膜４０９を積層形成した。
【００５８】なお，本実施例では，第１の導電膜４０８をＴａＮ，第２の導電膜４０９をＷとしたが，特に限定されず，いずれもＴａ，Ｗ，Ｔｉ，Ｍｏ，Ｃｕ，Ｃｒ，Ｎｄから選ばれた元素，または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また，
リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。
【００５９】
次に，フォトリソグラフィ法を用いてレジストからなるマスク４１０〜４１５を形成し，電極及び配線を形成するための第１のエッチング処理を行なう。
【００６０】この後，レジストからなるマスク４１０〜４１５を除去せずに第２のエッチング条件に変え，エッチング用ガスにＣＦ4とＣｌ2とを用い，それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし，１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し，実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお，ゲート絶縁膜上に残渣を残すことなくエッチングするためには，１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００６１】上記
第１のエッチング処理では
第１の導電層及び第２の導電層の端部がテーパー形状となる
【００６２】そして，レジストからなるマスクを除去せずに
第１のドーピング処理を行ない，半導体層にｎ型を付与する不純物元素を添加する
【００６３】次いで，レジストからなるマスクを除去せずに第２のエッチング処理を行なう。ここでは，エッチングガスにＣＦ4とＣｌ2とＯ2とを用い，Ｗ膜を選択的にエッチングする。この時，
第２のエッチング処理により第２の導電層４２８ｂ〜４３３ｂを形成する。一方，第１の導電層４１７ａ〜４２２ａは，ほとんどエッチングされず，第２の形状の導電層４２８〜４３３を形成する。
【００６４】次いで，レジストからなるマスクを除去せずに，図５（Ｃ）に示すように，
第２のドーピング処理を行なう
第２のドーピング処理は第２の形状の導電層４２８〜４３３をマスクとして用い，第２の導電層４２８ｂ〜４３３ｂの下方における半導体層にも不純物元素が導入され，新たに第２の高濃度不純物領域４２３ａ〜４２７ａおよび低濃度不純物領域４２３ｂ〜４２７ｂが形成される。
【００６５】次いで，
レジストからなるマスクを除去した後，新たにレジストからなるマスク４３４ａおよび４３４ｂを形成して，図６（Ａ）に示すように，第３のエッチング処理を行なう。
第３の形状の導電層４３５〜４３８を形成する
【００６６】次いで，レジストからなるマスクを除去した後，第２の形状の導電層４２８，４３０および第２の形状の導電層４３５〜４３８をマスクとして用い，
ゲート絶縁膜４１６を選択的に除去して絶縁層４３９〜４４４を形成する。（図６（Ｂ））
【００６７】次いで，
新たにレジストからなるマスク４４５ａ〜４４５ｃを形成して第３のドーピング処理を行なう。この第３のドーピング処理により，ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域４４６，４４７を形成する。
【００６８】
以上までの工程で，それぞれの半導体層に不純物領域が形成される
【００６９】次いで，レジストからなるマスク４４５ａ〜４４５ｃを除去して金属元素の添加を行なって，
金属含有層３６１を形成する。前記金属元素としては，ニッケル，
等の金属元素があり，
本実施例では，ニッケルを含む溶液を半導体層および導電層に保持させた
【００７０】
次いで，図７（Ａ）に示すように，加熱処理により，半導体層の結晶化および不純物元素の活性化を行なう。
ウ「【００７３】
次いで，第１の層間絶縁膜４６１を形成する
【００７４】そして，３〜１００％の水素を含む雰囲気中で，３００〜５５０℃で１〜１２時間の熱処理を行ない，半導体層を水素化する工程を行なう。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃，１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として，プラズマ水素化（プラズマにより励起された水素を用いる）を行なっても良い。
【００７５】
次いで，第１の層間絶縁膜４６１上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜４６２を形成する
エ「【００７８】そして
，駆動回路５０６において，各不純物領域とそれぞれ電気的に接続する配線４６３〜４６７を形成する。なお，これらの配線は，膜厚５０ｎｍのＴｉ膜と，膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００７９】また，画素部５０７においては，画素電極４７０，ゲート配線４６９，接続電極４６８を形成する。（図７（Ｂ））この
接続電極４６８によりソース配線（４４３ｂと４４９の積層）は，画素ＴＦＴと電気的な接続が形成される。
【００８０】以上の様にして，ｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２からなるＣＭＯＳ回路，及びｎチャネル型ＴＦＴ５０３を有する駆動回路５０６と，画素ＴＦＴ５０４，保持容量５０５とを有する画素部５０７を同一基板上に形成することができる。こうして，アクティブマトリクス基板が完成する。」
オ　図４〜図７には，以下の事項が記載されている。
　「基板３００上に酸化珪素膜，窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜３０１を形成するステップと（図４Ａ），
　下地膜３０１上に半導体膜３０２を成膜した後，所望の形状にパターニングして半導体層４０２〜４０６を形成するステップと，
　半導体層４０２〜４０６を覆うゲート絶縁膜４０７を形成するステップと，
　ＴａＮ膜からなる第１の導電膜４０８と，Ｗ膜からなる第２の導電膜４０９を積層形成し（図４Ｂ），第１のエッチング処理により第１の導電層及び第２の導電層の端部をテーパー形状とし（図５Ａ），その後半導体層に第１のドーピング処理を行い（図５Ｂ），第２のエッチング処理により第２の形状にパターニングした導電層４２８〜４３３を形成し，その後半導体層に第２のドーピング処理を行い（図５Ｃ），第３のエッチング処理により，第３の形状にパターニングした導電層４３５〜４３８を形成するステップと（図６Ａ），
　ゲート絶縁膜４１６を選択的に除去して絶縁層４３９〜４４４を形成し（図６Ｂ），半導体層に第３のドーピング処理を行ない（図６Ｃ），その後ニッケルを含む金属含有層３６１を形成し，加熱処理により，半導体層の結晶化および不純物元素の活性化を行なうステップと（図７Ａ），
　半導体層のソース・ドレイン領域を形成する各不純物領域とコンタクトするためのコンタクトホールを第１の層間絶縁膜４６１，第２の層間絶縁膜４６２に形成するステップと，
　当該コンタクトホール内に各不純物領域とそれぞれ電気的に接続する配線４６３〜４６７を形成し，当該配線をパターニングして，当該コンタクホールを介して，ソース・ドレイン電極を形成するステップと（図７Ｃ），
　を備えたＴＦＴの製造方法。」
（２）引用発明５
　前記（１）の記載において，「第１の導電膜」及び「第２の導電膜」はゲート電極として機能すると共に，製造工程においては，不純物のイオン注入過程におけるセルフアライン用マスクとして用いるためにエッチングによりその形状を「パターニング」をしている点を考慮すると，引用文献５には，以下の発明（以下，「引用発明５」という。）が記載されているものと認められる。
「ＴＦＴの製造方法であって，
　基板３００上に酸化珪素膜，窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜３０１を形成するステップと，
　下地膜３０１上に半導体膜３０２を成膜した後，所望の形状にパターニングして半導体層４０２〜４０６を形成するステップと，
　半導体層４０２〜４０６を覆うゲート絶縁膜４０７を形成するステップと，
　ＴａＮ膜からなる第１の導電膜４０８と，Ｗ膜からなる第２の導電膜４０９を積層形成し，第１のエッチング処理により第１の導電層及び第２の導電層の端部をテーパー形状にパターニングし，その後半導体層に第１のドーピング処理を行い，第２のエッチング処理により第２の形状にパターニングした導電層４２８〜４３３を形成し，その後半導体層に第２のドーピング処理を行い，第３のエッチング処理により，第３の形状にパターニングした導電層４３５〜４３８を形成するステップと，
　ゲート絶縁膜４１６を選択的に除去して絶縁層４３９〜４４４を形成し，半導体層に第３のドーピング処理を行ない，その後ニッケルを含む金属含有層３６１を形成し，加熱処理により，半導体層の結晶化および不純物元素の活性化を行なうステップと，
　半導体層のソース・ドレイン領域を形成する各不純物領域とコンタクトするためのコンタクトホールを第１の層間絶縁膜４６１，第２の層間絶縁膜４６２をパターニングして形成するステップと，
　当該コンタクトホール内に各不純物領域とそれぞれ電気的に接続する合金膜を形成し，当該合金膜をソース・ドレイン領域と接続する配線４６３〜４６７にパターニングするステップと，
　を備えたＴＦＴの製造方法。」
第６　対比・判断
　１　本願発明１について
（１）引用文献１を主引例とした場合
　ア　本願発明１と引用発明１との対比
（ア）引用発明１の「絶縁基板４０」，「ゲート絶縁膜４２」，「ゲート電極４３」は，各々本願発明１の「基板」，「ゲート絶縁膜」，「ゲート電極」に相当する。
（イ）引用発明１の「下部絶縁層」は，基板と非晶質Ｓｉ層４１の間に形成されるので本願発明１の「バッファ層」に相当する。
（ウ）引用発明１の「非晶質Ｓｉ層４１」は，薄膜トランジスタの活性領域として機能する層のパターニングする前の層であるから，本願発明１の「活性層」に相当する。
（エ）引用発明１の「活性層」は，薄膜トランジスタの活性領域として機能する層であるから，本願発明１の「活性領域」に相当する。
（オ）引用発明１の「コンタクト絶縁層４４」は，，薄膜トランジスタの上部に形成され，ソース・ドレイン領域へのコンタクトホールが形成されることから，本願発明の「誘電体層」に相当する。
（カ）引用発明１の「ＭＩＬＣを誘導する金属層４６としてのニッケル」は，ＭＩＬＣを誘導することから，本願発明１の「Ｎｉ金属」に相当する。
（キ）引用発明１の「コンタクトホール」は，ソース・ドレイン領域との電気的接続のために形成されているものであるから，本願発明１の「ソース・ドレインコンタクトホール」に相当する。
（ク）引用発明１の「コンタクトホールが形成されているコンタクト絶縁膜４４全体に形成された金属又はドープされたポリシリコン等の導電性材料」は，コンタクホールを介してソース・ドレイン領域に形成される導電層であるから，本願発明１の「ソース・ドレイン金属層」に相当する。
（ケ）引用発明１の「コンタクト電極５０」は，コンタクトホールを介して活性層のソース・ドレイン領域と電気的に接続していることから，本願発明１の「ソース・ドレイン電極」に相当する。
（コ）引用発明１の「熱処理による活性化処理」は，本願発明１の「高温でアニールするステップ」に相当する。
（サ）引用発明１の「非晶質Ｓｉ層４１をパターニングする工程」は，薄膜トランジスタの活性領域を形成する工程であるから，本願発明１の「第一のパターニング工程」に相当する。
（シ）引用発明１の「パターニング工程によって，ゲート電極４３を形成する工程」は，ゲート電極に対するパターニングであるから，本願発明１の「第二のパターニング工程」に相当する。
（ス）引用発明１の「コンタクト絶縁層４４をパターニング」する工程は，コンタクトホールに対するパターニングであるから，本願発明１の「第四のパターニング工程」に相当する。
（セ）引用発明１の「コンタクト電極５０をパターニングによって形成する工程」は，ソース・ドレイン電極に対するパターニングであるから，本願発明１の「第五のパターニング工程」に相当する。
　すると，本願発明１と引用発明１とは，下記（ソ）の点で一致し，下記（タ）の点で相違すると認められる。
（ソ）一致点
　基板上にバッファ層及び活性層を順に形成し，活性層に対する第一のパターニング工程によって活性領域を形成するステップと，
　ゲート絶縁層を形成し，第二のパターニング工程によってゲート電極を順に形成するステップと，
　第四のパターニングによって，ソース・ドレインコンタクトホールを有する誘電体層を形成するステップと，
　ソース・ドレイン領域にＮｉ金属を形成するステップと，
　ソース・ドレイン金属層を形成し，前記ソース・ドレイン金属層に対する第五のパターニング工程を行う事ことによって，ソース・ドレインコンタクトホールを介してソース・ドレイン電極を形成するステップと，
　を備えた薄膜トランジスタの製造方法。
（タ）相違点
　相違点（１）
　本願発明１では，第三のパターニング工程によってゲート絶縁層内にＮｉ堆積ウィンドを形成し，Ｎｉ堆積ウィンド内及びゲート電極上にＮｉ金属を堆積するのに対して，引用発明１では，第三のパターニング工程が存在しない点。
　相違点（２）
　本願発明１では，Ｎｉ堆積ウィンド内及びゲート電極上にＮｉ金属を堆積し，Ｎｉ堆積ウィンドにソース・ドレインイオンを注入してソース・ドレイン領域を形成するのに対して，引用発明１では，Ｎｉゲート電極４３をマスクに非晶質Ｓｉ層４１にイオン注入を行いソース４１Ｓ，ドレイン４１Ｄを形成する点。
イ　相違点についての判断
　相違点（１）について検討する。
　引用文献２ないし４には，いずれも「第三のパターニング工程において，ゲート絶縁層内にＮｉ堆積ウィンドを形成し，Ｎｉ堆積ウィンド内及びゲート電極上にＮｉ金属を堆積する」工程について記載も示唆も無い。　
　当該相違点は，ＭＩＬＣ法を用いて低温多結晶シリコンＴＦＴの薄膜トランジスタを製造する際，５回のパターニング工程を有する薄膜トランジスタの製造方法において，第三番目のパターニング工程として必須なプロセス工程の一つとして位置づけられおり，当該相違点に関するプロセスを第三のパターニング工程に割り当てることによって，５回のパターニング工程を有する薄膜トランジスタの製造方法を可能にするものである。
　そして，本願発明１は，当該相違点に係る工程を備えることにより，５回のフォトリソグラフィ工程のみを用い，工程を簡単化し，生産コストを低下させ，歩留まりを向上させる薄膜トランジスタの製造方法を提供するという有利な効果を奏している。また，当該薄膜トランジスタの製造方法は，再結晶化技術として優れている金属横方向誘起技術によって多結晶シリコンの結晶化を実現し，低温多結晶シリコン層をゲート電極とすることで，ゲート誘電体との界面が改善され，閾値電圧を低下させて漏洩電流を低減することができ，工程を簡単化し，デバイスの性能を向上させるという格別な効果（本願明細書段落【００４６】を参照）を奏するものである。　
ウ　まとめ１（引用発明１を主引例とした場合）
　したがって，本願発明１は，他の相違点を検討するまでも無く、引用文献１に記載された発明に基づいて，引用文献２ないし引用文献４に記載された発明を考慮しても，当業者が容易に発明をすることができたとはいえない。
（２）引用文献５を主引例とした場合
　ア　本願発明１と引用発明５との対比
（ア）引用発明５の「ＴＦＴ］，「基板３００」，「ゲート絶縁膜４０７」，は，各々本願発明１の「薄膜トランジスタ」，「基板」，「ゲート絶縁膜」に相当する。
（イ）引用発明５の「酸化珪素膜，窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜３０１」は，基板３００と半導体膜３０２の間に形成されるから，本願発明１の「バッファ層」に相当する。
（ウ）引用発明５の「半導体膜３０２」は，活性層として機能するパターニング前の層なので，本願発明１の「活性層」に相当する。
（エ）引用発明５の「半導体層４０２〜４０６」は，「半導体膜３０２」をパターニングした後の層なので，本願発明１の「活性領域」に相当する。
（オ）引用発明５の「第３の形状の導電層４３５〜４３８」は，ＴＦＴトランジスタのゲート電極として機能するから，本願発明１の「ゲート電極」に相当する。
（カ）引用発明５の「ニッケルを含む金属含有層３６１」は，加熱処理により半導体層の結晶化に寄与する層であるから，本願発明１の「Ｎｉ金属」に相当する。
（キ）引用発明５の「各不純物領域とそれぞれ電気的に接続する合金膜」は，ソース・ドレイン領域と電気的接続をするためのコンタクトホール内に形成されているものであるから，本願発明１の「ソース・ドレイン金属層」に相当する。
（ク）引用発明５の「配線４６３〜４６７」は，ＴＦＴのソース・ドレイン電極として機能するから，本願発明１の「ソース・ドレイン電極」に相当する。
（ケ）引用発明５の「第１の層間絶縁膜４６１，第２の層間絶縁膜４６２」は，ＴＦＴ上に形成され，コンタクトホールが形成される絶縁膜であるから，本願発明１の「誘電体層」に相当する。
（コ）引用発明５の「コンタクトホール」は，第１の層間絶縁膜４６１，第２の層間絶縁膜４６２に対して，半導体層のソース・ドレイン領域を形成する各不純物領域とコンタクトするために形成されているものであるから，本願発明１の「ソース・ドレインコンタクホール」に相当する。
（サ）引用発明５の「加熱処理によって半導体層の結晶化及び不純物元素の活性化を行うステップ」は，半導体層を活性化するための熱処理であるから，本願発明１の「高温でアニールするステップ」に相当する。
（シ）引用発明５の「半導体膜３０２を成膜した後，所望の形状にパターニングして半導体層４０２〜４０６を形成するステップ」は，薄膜トランジスタの活性領域を形成するパターニングなので，本願発明１の「第一のパターニング工程」に相当する。
（ス）引用発明５の「コンタクトホールを第１の層間絶縁膜４６１，第２の層間絶縁膜４６２をパターニングして形成するステップ」は，前記（コ）を考慮すると，ソース・ドレインコンタクトホールを形成する工程なので，本願発明１の「第四のパターニング工程」に相当する。
（セ）引用発明５の「合金膜をソース・ドレイン領域と接続する配線４６３〜４６７にパターニングするステップ」は，ソース・ドレイン電極を形成する工程なので，前記（ク）を考慮すると，「第五のパターニング工程」に相当する。
　してみると，本願発明１と引用発明５とは，下記（ソ）の点で一致し，下記（タ）の点で相違すると認められる。
（ソ）一致点
　薄膜トランジスタの製造方法であって，
　基板上にバッファ層及び活性層を順に形成し，活性層に対する第一のパターニング工程によって活性領域を形成するステップと，
　ゲート絶縁層を形成し，ゲート電極を順に形成するステップと，
　ソース・ドレイン領域及びゲート電極にＮｉ金属を堆積する工程と，高温でアニールするステップと，
　第四のパターニング工程によってＮｉ堆積ウィンドと１つずつ対応するソース・ドレインコンタクトホールを有する誘電体層を形成するステップと，
　ソース・ドレイン金属層を形成し，前記ソース・ドレイン金属層に対する第五のパターニング工程を行うことによって，ソース・ドレインコンタクトホールを介してＮｉ堆積ウィンド及び活性領域に接続するソース・ドレイン電極を形成するステップと，を備えることを特徴とする薄膜トランジスタの製造方法。
（タ）相違点
　相違点（１）
　本願発明１では，第二のパターニング工程によってゲート電極を形成するのに対して，引用発明５では，ゲート電極として機能する第１の導電層及び第２の導電層に対して，第１のエッチング処理により端部をテーパー形状にパターニングし，第２のエッチング処理により第２の形状にパターニングして導電層４２８〜４３３を形成し，第３のエッチング処理により，第３の形状にパターニングした導電層４３５〜４３８を形成する，合計して３回のパターニング工程を経てゲート電極を形成する点。
　相違点（２）
　本願発明１では，第三のパターニング工程によってゲート絶縁層内にＮｉ堆積ウィンドを形成し，Ｎｉ堆積ウィンド内及びゲート電極上にＮｉ金属を堆積するのに対して，引用発明５では，第三のパターニングに相当する工程が存在しない点。
　相違点（３）
　本願発明１では，Ｎｉ堆積ウィンド内及びゲート電極上にＮｉ金属を堆積し，Ｎｉ堆積ウィンドにソース・ドレインイオンを注入してソース・ドレイン領域を形成するのに対して，引用発明５では，第１ないし第３のドーピング処理をした後に，ソース・ドレイン領域及びゲート電極にＮｉ金属を堆積する点。
　イ　相違点についての判断
　相違点（１）について検討する。
　引用文献５において，ゲート電極を形成するにあたり３回パターニングしている理由は，セルフアラインのマスクとなるゲート電極の形状を積極的に加工して活性層となるソース・ドレイン領域の不純物濃度を詳細に制御するためである。当該理由を考慮すると，引用文献５において，薄膜トランジスタの製造方法として，パターニング回数を削減するという本願発明１が目指す技術的思想は認められない。
　また，引用文献２及び引用文献３においても，金属横方向誘起技術を用いた薄膜トランジスタの製造方法として，ゲート電極の形成のためのパターニングを含めて，パターニング工程を５回で実現する点について記載も示唆も無い。
　さらに，本願発明は，ゲート電極を形成する工程を第二のパターニング工程を含めて，薄膜トランジスタの製造方法に必要なパターニングの工程を５回とすることで，工程を簡単化し，生産コストを低下させ，歩留まりを向上させる有利な効果を奏している。そして，当該薄膜トランジスタの製造方法は，再結晶化技術として優れている金属横方向誘起技術によって多結晶シリコンの結晶化を実現し，低温多結晶シリコン層をゲート電極とすることで，ゲート誘電体との界面が改善され，閾値電圧を低下させて漏洩電流を低減することができ，工程を簡単化し，デバイスの性能を向上させるという格別な効果（本願明細書段落【００４６】を参照）を奏するものである。　
　ウ　まとめ２（引用文献５を主引例とした場合）
　したがって，本願発明１は，他の相違点を検討するまでも無く、引用文献５に記載された発明に基づいて，引用文献２及び引用文献３に記載された発明を考慮しても，当業者が容易に発明をすることができたとはいえない。
（３）本願発明１に関するまとめ
　前記（１），（２）の検討から，本願発明１は，引用文献１に記載された発明に基づいて引用文献２ないし４の記載を考慮した場合，また，引用文献５に記載された発明に基づいて引用文献２および３を考慮した場合を含み，，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
　２　本願発明２ない４について
　本願発明２ないし本願発明４は，本願発明１の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから，前記１のとおり，本願発明１が引用文献１ないし５に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上，本願発明２ないし本願発明４についても，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
　３　本願発明５について
（１）引用文献１を主引例とした場合
　ア　本願発明５と引用発明１との対比
　前記１（１）アを参照すると、本願発明５と引用発明１とは，下記（ア）の点で一致し，下記（イ）の点で相違する。
（ア）一致点
　基板上にバッファ層及び活性層を順に形成し，活性層に対する第一のパターニング工程によって活性領域を形成するステップと，
　ゲート絶縁層を形成し，第二のパターニング工程によってゲート電極を順に形成するステップと，
　第四のパターニングによって，ソース・ドレインコンタクトホールを有する誘電体層を形成するステップと，
　ソース・ドレイン領域にＮｉ金属を形成するステップと，
　ソース・ドレイン金属層を形成し，前記ソース・ドレイン金属層に対する第五のパターニング工程を行う事ことによって，ソース・ドレインコンタクトホールを介してソース・ドレイン電極を形成するステップと，
　を備えた薄膜トランジスタの製造方法。
（イ）相違点
　相違点（１）
　本願発明５では，第三のパターニング工程によってゲート絶縁層内にＮｉ堆積ウィンドを形成し，Ｎｉ堆積ウィンド内及びゲート電極上にＮｉ金属を堆積するのに対して，引用発明１では，第三のパターニング工程が存在しない点。
　相違点（２）
　本願発明５では，Ｎｉ堆積ウィンド内及びゲート電極上にＮｉ金属を堆積し，Ｎｉ堆積ウィンドにソース・ドレインイオンを注入してソース・ドレイン領域を形成するのに対して，引用発明１では，Ｎｉゲート電極４３をマスクに非晶質Ｓｉ層４１にイオン注入を行いソース４１Ｓ，ドレイン４１Ｄを形成する点。
　相違点（３）
　本願発明５では、画素画成・絶縁層を形成し、画素アレイを形成するステップとを備えたアレイ基板の製造方法であるのに対して、引用発明１では、当該ステップを有さず、薄膜トランジスタの製造方法である点。
　イ　相違点についての判断
　本願発明５は，本願発明１に「画素画成・絶縁層を形成し，画素アレイを形成するステップ」という工程（相違点（３）参照）を追加した「アレイ基板の製造方法」に関する発明であるから、本願発明５と本願発明１との間で共通した構成に生じている相違点（１）についての判断は、本願発明１において検討した前記１（１）イの判断が当てはまる。
　ウ　まとめ１（引用発明１を主引例とした場合）
　本願発明５は，引用文献１に記載された発明に基づいて，引用文献２ないし引用文献４に記載された発明を考慮しても，当業者が容易に発明をすることができたとはいえない。
（２）引用文献５を主引例とした場合
　ア　本願発明５と引用発明５との対比
　引用発明５は、複数の薄膜トランジスタが基板３００上に形成されていることから、複数の薄膜トランジスタが基板上に形成された「アレイ基板の製造方法」に関する発明が記載されている点、及び前記１（２）アを参照すると、本願発明５と引用発明５とは，下記（ア）の点で一致し，下記（イ）の点で相違する。
（ア）一致点
　アレイ基板の製造方法であって，
　基板上にバッファ層及び活性層を順に形成し，活性層に対する第一のパターニング工程によって活性領域を形成するステップと，
　ゲート絶縁層を形成し，ゲート電極を順に形成するステップと，
　ソース・ドレイン領域及びゲート電極にＮｉ金属を堆積する工程と，高温でアニールするステップと，
　第四のパターニング工程によってＮｉ堆積ウィンドと１つずつ対応するソース・ドレインコンタクトホールを有する誘電体層を形成するステップと，
　ソース・ドレイン金属層を形成し，前記ソース・ドレイン金属層に対する第五のパターニング工程を行うことによって，ソース・ドレインコンタクトホールを介してＮｉ堆積ウィンド及び活性領域に接続するソース・ドレイン電極を形成するステップと，を備えることを特徴とするアレイ基板の製造方法。
（イ）相違点
　相違点（１）
　本願発明５では，第二のパターニング工程によってゲート電極を形成するのに対して，引用発明５では，ゲート電極として機能する第１の導電層及び第２の導電層に対して，第１のエッチング処理により端部をテーパー形状にパターニングし，第２のエッチング処理により第２の形状にパターニングして導電層４２８〜４３３を形成し，第３のエッチング処理により，第３の形状にパターニングした導電層４３５〜４３８を形成する，合計して３回のパターニング工程を経てゲート電極を形成する点。
　相違点（２）
　本願発明５では，第三のパターニング工程によってゲート絶縁層内にＮｉ堆積ウィンドを形成し，Ｎｉ堆積ウィンド内及びゲート電極上にＮｉ金属を堆積するのに対して，引用発明５では，第三のパターニングに相当する工程が存在しない点。
　相違点（３）
　本願発明５では，Ｎｉ堆積ウィンド内及びゲート電極上にＮｉ金属を堆積し，Ｎｉ堆積ウィンドにソース・ドレインイオンを注入してソース・ドレイン領域を形成するのに対して，引用発明５では，第１ないし第３のドーピング処理をした後に，ソース・ドレイン領域及びゲート電極にＮｉ金属を堆積する点。
　相違点（４）
　本願発明５では，画素画成・絶縁層を形成し，画素アレイを形成するステップを有するのに対して、引用発明５では、当該ステップに相当するステップを有しない点。
　イ　相違点についての判断
  引用文献１を主引例とした際の検討と同様に、本願発明５は，本願発明１に「画素画成・絶縁層を形成し，画素アレイを形成するステップ」という工程（相違点（４）参照）を追加した「アレイ基板の製造方法」に関する発明であるから、本願発明５と本願発明１との間で共通した構成に生じている相違点（１）についての判断は、本願発明１において検討した前記１（２）イの判断が当てはまる。
　ウ　まとめ２（引用文献５を主引例とした場合）
　したがって，本願発明５は，引用文献５に記載された発明に基づいて，引用文献２及び引用文献３に記載された発明を考慮しても，当業者が容易に発明をすることができたとはいえない。
（３）本願発明５に関するまとめ
　前記（１），（２）の検討から，本願発明５は，引用文献１に記載された発明に基づいて引用文献２ないし４の記載を考慮した場合，また，引用文献５に記載された発明に基づいて引用文献２および３を考慮した場合を含み，，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
　４　本願発明６について
　本願発明６は，本願発明５の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから，前記３のとおり，本願発明５が引用文献１ないし５に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上，本願発明６についても，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
　
第７　原査定について
　審判請求時の補正により，請求項１の「薄膜トランジスタの製造方法」及び請求項５の「基板アレイの製造方法」について，各々「第一のパターニング工程」，「第二のパターニング工程」，「第三のパターニング」，「第四のパターニング工程」及び「第五のパターニング工程」を追記し，各製造工程をパターニング工程に対応して明らかにしたものである。
　前記第６の１ないし４のとおり、本願の請求項１ないし６に係る発明は、当業者が，拒絶査定において引用された引用文献１ないし引用文献５に基づいて，容易に発明することができたものとはいえない。
　したがって，原査定を維持することはできない。
第８　むすび
　本願発明１ないし本願発明６は，引用文献１ないし引用文献５に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
　したがって，原査定の理由を維持することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　
　よって，結論のとおり審決する。