(57)【要約】【課題】所望の位置に所望の厚さのゲート酸化膜を有する、高性能かつ長寿命のＭＯＳ型半導体を提供すること。【解決手段】半導体基板と、該半導体基板上にゲート酸化膜を介して形成されたゲート電極とを含み、該ゲート酸化膜の両端部に接するように該半導体基板上にそれぞれ設けられた、該半導体基板の導電型とは異なる導電型の不純物を含む２つの不純物活性領域をそれぞれソース電極及びドレイン電極とする、ＭＯＳ型半導体装置であって、該ゲート酸化膜を介して形成されたゲート電極は、それぞれが該半導体基板とゲート酸化膜を介して形成された構造を有する複数の領域からなり、各領域の該ゲート酸化膜の厚さが少なくとも２種類の異なる厚さで構成され、該各領域は互いに接合されている、ことを特徴とするＭＯＳ型半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板上にゲート酸化膜を介して形成されたゲート電極とを含み、該ゲート酸化膜の両端部に接するように該半導体基板上にそれぞれ設けられた、該半導体基板の導電型とは異なる導電型の不純物を含む２つの不純物活性領域をそれぞれソース電極及びドレイン電極とする、ＭＯＳ型半導体装置であって、
該ゲート酸化膜を介して形成されたゲート電極は、それぞれが該半導体基板とゲート酸化膜を介して形成された構造を有する複数の領域からなり、
各領域の該ゲート酸化膜の厚さが少なくとも２種類の異なる厚さで構成され、
該各領域は互いに接合されている、ことを特徴とするＭＯＳ型半導体装置。
【請求項２】
前記各領域は、酸化膜を介して互いに接合されていることを特徴とする、請求項１に記載のＭＯＳ型半導体装置。
【請求項３】
前記複数の領域の各ゲート電極が、互いに導電体で電気的に接続されて１つのゲート電極を構成していることを特徴とする、請求項１又は２に記載のＭＯＳ型半導体装置。
【請求項４】
前記複数の領域は、ドレイン電極側からソース電極側の間に直列して順に配置される第１、第２及び第３の３つの領域からなり、
該第１及び第３の領域の前記ゲート酸化膜の厚さが、該第２の領域の前記ゲート酸化膜の厚さよりも厚く、
該第１の領域のゲート酸化膜の下部位置に、前記ドレイン電極側の不純物活性領域の端部が位置していることを特徴とする、請求項１〜３のいずれか一に記載のＭＯＳ型半導体装置。
【請求項５】
前記第３の領域のゲート酸化膜の下部位置に、前記ソース電極側の不純物活性領域の端部が位置していることを特徴とする、請求項４に記載のＭＯＳ型半導体装置。
【請求項６】
前記複数の領域は、ドレイン電極側からソース電極側の間に直列して順に配置される第１、第２及び第３の３つの領域からなり、
該第２の領域の前記ゲート酸化膜の厚さが、該第１及び第３の領域の前記ゲート酸化膜の厚さよりも厚く、
該第２の領域のゲート酸化膜の下部位置に、前記ドレイン電極側の不純物活性領域の端部が位置していることを特徴とする、請求項１〜３のいずれか一に記載のＭＯＳ型半導体装置。
【請求項７】
前記第３の領域のゲート酸化膜の下部位置に、前記ソース電極側の不純物活性領域の端部が位置していることを特徴とする、請求項６に記載のＭＯＳ型半導体装置。
【請求項８】
前記ドレイン電極側の不純物活性領域は、高濃度不純物活性領域の外側に低濃度不純物活性領域が配置された構造であり、該低濃度不純物活性領域の先端部が厚いほうの前記ゲート酸化膜の下部に位置していることを特徴とする、請求項４〜７のいずれか一に記載のＭＯＳ型半導体装置。
【請求項９】
半導体基板と、該半導体基板上にゲート酸化膜を介して形成されたゲート電極とを含み、該ゲート酸化膜の両端部に接するように該半導体基板上にそれぞれ設けられた、該半導体基板の導電型とは異なる導電型の不純物を含む２つの不純物活性領域をそれぞれソース電極及びドレイン電極とする、ＭＯＳ型半導体装置の製造方法であって、
半導体基板上に、所定の厚さのゲート酸化膜と導電体からなるゲート電極とを順に積層してなる第２の領域を形成する工程と、
該第２の領域の両側に、該第２の領域のゲート酸化膜よりも厚いゲート酸化膜と、導電体からなるゲート電極とを順に積層してなる第１の領域及び第３の領域をそれぞれ該第２の領域と接合して形成する工程と、
を含むことを特徴とする、製造方法。
【請求項１０】
半導体基板と、該半導体基板上にゲート酸化膜を介して形成されたゲート電極とを含み、該ゲート酸化膜の両端部に接するように該半導体基板上にそれぞれ設けられた、該半導体基板の導電型とは異なる導電型の不純物を含む２つの不純物活性領域をそれぞれソース電極及びドレイン電極とする、ＭＯＳ型半導体装置の製造方法であって、
半導体基板上に、所定の厚さのゲート酸化膜と導電体からなるゲート電極とを順に積層してなる第２の領域を形成する工程と、
該第２の領域の両側に、該第２の領域のゲート酸化膜よりも薄いゲート酸化膜と、導電体からなるゲート電極とを順に積層してなる第１の領域及び第３の領域をそれぞれ該第２の領域と接合して形成する工程と、
を含むことを特徴とする、製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型半導体装置に関する。
【背景技術】
【０００２】
現在では、多くの優れた構造的特徴や性能特性を有するＭＯＳ（Metal-Oxide-Semiconductor）構造を持つ半導体装置が広く用いられている。このＭＯＳ構造においては、コンダクタンスを大きくし、応答速度を速くする等のため、酸化膜の厚さはできるだけ薄いほうが好ましい。しかし酸化膜を薄くすると、ホットキャリア等によるトランジスタの劣化が生じやすい。つまり、ドレインに電圧を印加した状態でゲート電極に電圧を印加すると、例えばＮ型トランジスタの場合、ホットエレクトロンが酸化膜中にトラップされ、界面準位を増加させる。
【０００３】
例えば特許文献１、２では、酸化膜の薄化に伴うゲート耐圧の低下を防止するため、ゲート酸化膜の両端部に膜厚の大きな部分を設ける構造を開示している。さらに特許文献２では、ゲート酸化膜の膜厚の厚い部分の直下に、ドレイン側及びソース側の高濃度不純物拡散領域の端部が位置する構造を開示している。
【０００４】
特許文献２では、ゲート酸化膜の厚さを変える方法として、シリコン窒化膜をマスクとした熱酸化法によりゲート酸化膜を増膜させている。そして後工程において厚さが厚い部分を残しつつエッチングする手法をとっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−６６４００号公報
【特許文献２】特開２００９−４５５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来技術におけるＭＯＳ型半導体の製造方法では、酸化膜と低濃度不純物活性領域（以下「ＬＤＤ」とも言う。）注入とのオーバーラップ量の制御はウェット酸化条件と、ゲート電極（ポリシリコン）の寸法変動と、ゲートポリシリコンのエッチング時のフォトマスクの目ずれなど、複数工程にわたるため、製造ばらつきが大きい。特に目ずれによるばらつきは大きいものがある。さらにチャネル部分のゲート酸化膜とＬＤＤ上の酸化膜の膜厚差には限界がある。
【０００７】
すなわち、不純物活性領域との位置関係に伴うゲート酸化膜の厚さを、必要な部分のみを必要な厚さに制御形成することは容易ではない。特許文献２においても、厚さを増加させるために熱酸化法を用いているため厚さが漸増するとともに、増加できる厚さに限界がある。また、ゲート酸化膜を後工程で所定の範囲をパターニングしてエッチングしているため、パターニングのずれを厳密に制御する必要がある。
【０００８】
本発明は、所望の位置に所望の厚さのゲート酸化膜を有する、高性能かつ長寿命のＭＯＳ型半導体を提供することである。
【課題を解決するための手段】
【０００９】
第１の視点において、本発明に係るＭＯＳ型半導体装置は、半導体基板と、該半導体基板上にゲート酸化膜を介して形成されたゲート電極とを含み、該ゲート酸化膜の両端部に接するように該半導体基板上にそれぞれ設けられた、該半導体基板の導電型とは異なる導電型の不純物を含む２つの不純物活性領域をそれぞれソース電極及びドレイン電極とする、ＭＯＳ型半導体装置であって、該ゲート酸化膜を介して形成されたゲート電極は、それぞれが該半導体基板とゲート酸化膜を介して形成された構造を有する複数の領域からなり、各領域の該ゲート酸化膜の厚さが少なくとも２種類の異なる厚さで構成され、該各領域は互いに接合されている、ことを特徴とする。
【００１０】
第２の視点において、本発明に係るＭＯＳ型半導体装置の製造方法は、半導体基板と、該半導体基板上にゲート酸化膜を介して形成されたゲート電極とを含み、該ゲート酸化膜の両端部に接するように該半導体基板上にそれぞれ設けられた、該半導体基板の導電型とは異なる導電型の不純物を含む２つの不純物活性領域をそれぞれソース電極及びドレイン電極とする、ＭＯＳ型半導体装置の製造方法であって、半導体基板上に、所定の厚さのゲート酸化膜と導電体からなるゲート電極とを順に積層してなる第２の領域を形成する工程と、該第２の領域の両側に、該第２の領域のゲート酸化膜よりも厚いゲート酸化膜と、導電体からなるゲート電極とを順に積層してなる第１の領域及び第３の領域をそれぞれ該第２の領域と接合して形成する工程と、を含むことを特徴とする。
【００１１】
第３の視点において、本発明に係るＭＯＳ型半導体装置の製造方法は、半導体基板と、該半導体基板上にゲート酸化膜を介して形成されたゲート電極とを含み、該ゲート酸化膜の両端部に接するように該半導体基板上にそれぞれ設けられた、該半導体基板の導電型とは異なる導電型の不純物を含む２つの不純物活性領域をそれぞれソース電極及びドレイン電極とする、ＭＯＳ型半導体装置の製造方法であって、半導体基板上に、所定の厚さのゲート酸化膜と導電体からなるゲート電極とを順に積層してなる第２の領域を形成する工程と、該第２の領域の両側に、該第２の領域のゲート酸化膜よりも薄いゲート酸化膜と、導電体からなるゲート電極とを順に積層してなる第１の領域及び第３の領域をそれぞれ該第２の領域と接合して形成する工程と、を含むことを特徴とする。
【００１２】
本発明により、所望の位置に所望の厚さのゲート酸化膜を有する、高性能かつ長寿命のＭＯＳ型半導体を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施例に係るＭＯＳ型半導体装置の断面概略図である。
【図２】本発明の一実施例に係るＭＯＳ型半導体装置の製造方法を示す断面概略図である。
【図３】本発明の一実施例に係るＭＯＳ型半導体装置の製造方法を示す断面概略図である。
【図４】本発明の一実施例に係るＭＯＳ型半導体装置の製造方法を示す断面概略図である。
【図５】本発明の他の実施例に係るＭＯＳ型半導体装置の断面概略図である。
【図６】本発明の他の実施例に係るＭＯＳ型半導体装置の製造方法を示す断面概略図である。
【図７】本発明の他の実施例に係るＭＯＳ型半導体装置の製造方法を示す断面概略図である。
【発明を実施するための形態】
【００１４】
第１の視点において、前記各領域は、酸化膜を介して互いに接合されていることが好ましい。
【００１５】
前記複数の領域の各ゲート電極が、互いに導電体で電気的に接続されて１つのゲート電極を構成していることが好ましい。
【００１６】
前記複数の領域は、ドレイン電極側からソース電極側の間に直列して順に配置される第１、第２及び第３の３つの領域からなり、該第１及び第３の領域の前記ゲート酸化膜の厚さが、該第２の領域の前記ゲート酸化膜の厚さよりも厚く、該第１の領域のゲート酸化膜の下部位置に、前記ドレイン電極側の不純物活性領域の端部が位置していることが好ましい。
【００１７】
前記複数の領域は、ドレイン電極側からソース電極側の間に直列して順に配置される第１、第２及び第３の３つの領域からなり、該第２の領域の前記ゲート酸化膜の厚さが、該第１及び第３の領域の前記ゲート酸化膜の厚さよりも厚く、該第２の領域のゲート酸化膜の下部位置に、前記ドレイン電極側の不純物活性領域の端部が位置していることが好ましい。
【００１８】
いずれも前記第３の領域のゲート酸化膜の下部位置に、前記ソース電極側の不純物活性領域の端部が位置していることが好ましい。
【００１９】
前記ドレイン電極側の不純物活性領域は、高濃度不純物活性領域の外側に低濃度不純物活性領域が配置された構造であり、該低濃度不純物活性領域の先端部が厚いほうの前記ゲート酸化膜の下部に位置していることが好ましい。
【実施例】
【００２０】
以下に本発明の実施例について、図面を参照して説明する。
【００２１】
（実施例１）
図１は、本発明の第１の実施例に係るＭＯＳ型半導体装置の断面の概略図である。実施例１に係る半導体装置のゲート酸化膜とゲート電極は、３つの領域から構成されている。１つはゲート酸化膜２の上にゲート電極５が構成された第２の領域、そして第２の領域の両側にある、それぞれゲート酸化膜３、４の上にゲート電極６、７が配置されている第１の領域及び第３の領域である。実施例１ではドレイン側を第１の領域、ソース側を第３の領域としているが、左右対称構造である。第１〜第３の領域はドレイン電極とソース電極との間に、直列してこの順に配置されている。ここでシリコン基板１と各ゲート電極６、５、７を隔てる部分の各ゲート酸化膜３、２、４の厚さは、第１の領域と第３の領域のゲート酸化膜３及び４の厚さが同じであり、かつ第２の領域のゲート酸化膜２よりも厚くなっている。そして、第１の領域及び第３の領域は、ゲート酸化膜３、４と同じ組成の酸化膜を介して、それぞれ第２の領域と接合されている。
【００２２】
実施例１において、各領域はゲート酸化膜と同じ組成の酸化膜を介して接合されているが、必ずしも同じ組成の酸化膜でなくとも良い。また、ゲート酸化膜２、３、４は同じ組成で形成されているが、これも必ずしも同じ組成でなくとも良い。ただし後述のように、同じ組成とすることが製造上好適である。なお、各領域を酸化膜を介しないで直接接合する構造でも良い（図示せず）。
【００２３】
また、各第１〜第３の領域のゲート電極６、５、７は、導電体（実施例１ではシリサイド）１４を用いて互いに電気的に接続されている。さらに、シリコン基板側では、ドレイン電極側及びソース電極側にそれぞれ高濃度不純物活性領域１２、１３と、その周囲に低濃度不純物活性領域１０、１１がそれぞれ形成され、ドレイン電極側の低濃度不純物活性領域１０の端部は、第１の領域のゲート酸化膜３の直下に位置し、ソース電極側の低濃度不純物活性領域１１の端部は、第３の領域のゲート酸化膜４の直下に位置する構成となっている。
【００２４】
このように構成することで、ホットキャリアによる劣化を受けやすい低濃度不純物活性領域端部においてはゲート酸化膜の厚さを厚くすることで電界強度を緩和することができ、劣化を抑制できるとともに、第２の領域のゲート酸化膜の厚さはより薄くできるため、トランジスタの性能を向上させることができる。
【００２５】
図１において矢印で示す距離Ｌは、ドレイン側の低濃度不純物活性領域１０の端部と第２の領域のゲート酸化膜２の端部（つまり第１の領域と第２の領域との境界面）との距離である。この距離はできるだけ小さく、即ち低濃度不純物活性領域１０の端部がゲート酸化膜２にできるだけ近いほうが好ましいが、両者がオーバーラップしてはいけない。この距離Ｌの制御（ドレイン側の低濃度不純物活性領域１０の端部の位置制御）が劣化抑制に重要であるが、本発明の構造及び製造方法により、このＬの距離も精度良く制御することができる。
【００２６】
実施例１に係るＭＯＳ型半導体の製造方法について、図２〜４を用いて説明する。図２（Ａ）に示すように、半導体基板１の上に所定の厚さの第１酸化膜２１と第１ゲートポリシリコン２２を順に形成し、図２（Ａ）に示すようにレジストマスクを用いて不要部分をエッチングする。残った部分が第２の領域となる。次に第２酸化膜２３を所定の厚さ（第１酸化膜２１よりも厚い）まで形成し、その上に第２ゲートポリシリコン２４を形成して、第２の領域の両側に第２酸化膜２３と第２ゲートポリシリコン２４とで構成された領域が残るようにエッチバックする。これにより、第１の領域と第３の領域とが同時に形成される（図２（Ｂ））。このとき、第１酸化膜２１と第２酸化膜２３は同じ組成のものでもよい。
【００２７】
次に図３（Ｃ）に示すように、形成された３つの領域の両側の半導体表面に不純物を注入し、ランプアニールしてドレイン側及びソース側の低濃度不純物活性領域２５を形成する。次いでサイドウォール用絶縁膜を全面に形成し、エッチバックして第１及び第３の領域の側面にサイドウォール２６を形成する（図３（Ｄ））。
【００２８】
次いでサイドウォールをマスクとして低濃度不純物活性領域２５にさらに不純物を注入し、ランプアニールしてドレイン側及びソース側に高濃度不純物活性領域２７をそれぞれ形成する（図４（Ｅ））。次に第１及び第２ゲートポリシリコン２２、２４をシリサイド２９で電気的に接続し、さらに高濃度不純物活性領域２７の上に電極２８を形成する（図４（Ｆ））。その後、ドレイン、ゲート、ソースの各電極端子１７、１８、１９を接続して図１に示すＭＯＳ型半導体が完成する。
【００２９】
図１に示すように、第１〜第３の領域は酸化膜３、４で絶縁されているが、シリサイド（導電体）１４で接続されているため、全体で１つのゲート電極として作用する。このような製造方法により、異なる領域の酸化膜を所望の厚さに形成でき、低濃度不純物活性領域と厚い酸化膜とのオーバーラップを正確に確保することができる。
【００３０】
（実施例２）
図５に、本発明の第２の実施例に係るＭＯＳ型半導体装置の断面の概略図を示す。実施例２に係る半導体装置のゲート酸化膜とゲート電極も、実施例１と同様に３つの領域（第１〜３の領域）から構成されている。その配列構成も実施例１と同様であるが、異なる点は、半導体基板とゲート電極とを隔てる、第１と第３の領域のゲート酸化膜３、４の厚さが、第２の領域のゲート酸化膜２の厚さよりも薄いことである。
【００３１】
さらに、半導体基板１の内部では、ドレイン側の低濃度不純物活性領域１０の端部が、第２の領域のゲート酸化膜２の直下の位置まで延長されているのに対し、ソース側には低濃度不純物活性領域がなく、高濃度不純物活性領域１３のみ形成されている。
【００３２】
このように構成することでも、特にホットキャリアによる劣化を受けやすい、ドレイン側の低濃度不純物活性領域１０の端部（第２の領域）においては、ゲート酸化膜２の厚さを厚くすることで電界強度を緩和することができ、劣化を抑制できるとともに、領域１及び３のゲート酸化膜３、４の厚さはより薄くできるため、トランジスタの性能を向上させることができる。
【００３３】
図５において矢印で示す距離Ｌ１は、低濃度不純物活性領域１０の端部と第３の領域のゲート酸化膜４の端部（つまり第２の領域と第３の領域との境界面）との距離である。この距離はできるだけ小さく、即ち低濃度不純物活性領域１０の端部がゲート酸化膜４にできるだけ近いほうが好ましいが、両者がオーバーラップしてはいけない。この距離Ｌ１の制御（低濃度不純物活性領域１０の端部の位置制御）が劣化抑制に重要であるが、本発明の構造及び製造方法により、このＬ１の距離も精度良く制御することができる。
【００３４】
実施例２に係るＭＯＳ型半導体装置の製造方法を、図６、７を用いて説明する。まずシリコン基板１の表面に所定の厚さの第１酸化膜２１と第１ゲートポリシリコン２２を順に形成し、レジストマスクを用いて不要部分をエッチングする。残った部分が第２の領域となる。次にレジスト３０を第２の領域の片側（ソース側）のみに形成し、それをマスクとして反対側に不純物を注入し、ドレイン側の低濃度不純物活性領域２５を形成する（図６（Ａ））。
【００３５】
レジスト３０を除去した後、第２酸化膜２３を所定の厚さ（第１酸化膜２１よりも薄い）まで形成し、その上に第２ゲートポリシリコン２４を形成して、第２の領域の両側に第２酸化膜２３と第２ゲートポリシリコン２４とで構成された領域が残るようにエッチバックする。これにより、第１の領域と第３の領域とが同時に形成される（図６（Ｂ））。このとき、第１酸化膜２１と第２酸化膜２３は同じ組成のものでもよい。
【００３６】
次に図７（Ｃ）に示すように、ドレイン側、ソース側領域に不純物を注入し、ランプアニールして高濃度不純物活性領域２７を形成する。そして第１、第３領域側にサイドウォール２６と電極２８をそれぞれ形成する（図７（Ｄ））。さらに第１ポリシリコン２２と第２ポリシリコン２４をシリサイド２９で電気的に接続する。最後に各電極の電極端子１７〜１９を形成、接続して図５に示すＭＯＳ型半導体が完成する。
【００３７】
このような構成でも、異なる領域の酸化膜を所望の厚さに形成でき、高濃度不純物活性領域又は低濃度不純物活性領域と厚い酸化膜とのオーバーラップを正確に確保することができる。
【００３８】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３９】
１  半導体基板
２  第２の領域のゲート酸化膜
（２＋５：第２の領域）
３  第１の領域のゲート酸化膜
（３＋６：第１の領域）
４  第３の領域のゲート酸化膜
（４＋７：第３の領域）
５  第２の領域のゲート電極
６  第１の領域のゲート電極
７  第３の領域のゲート電極
８  サイドウォール
１０  ドレイン側の低濃度不純物活性領域
１１  ソース側の低濃度不純物活性領域
１２  ドレイン側の高濃度不純物活性領域
１３  ソース側の高濃度不純物活性領域
１４  導電体
１６  電極
１７  ドレイン電極端子
１８  ゲート電極端子
１９  ソース電極端子
２１  第１酸化膜
２２  第１ゲートポリシリコン
２３  第２酸化膜
２４  第２ゲートポリシリコン
２５  低濃度不純物活性領域
２６  サイドウォール
２７  高濃度不純物活性領域
２８  電極
２９  シリサイド
３０  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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