【事件の表示】
　特願２０１４−１３７６９５「半導体集積回路装置」拒絶査定不服審判事件〔平成２６年１１月１３日出願公開，特開２０１４−２１１９４１〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１．手続の経緯
　本願は，平成２２年３月３１日を出願日とする特願２０１０−０８１１５２号の一部を，特許法第４４条第１項の規定により，平成２６年７月３日に新たな特許出願としたものであって，
　平成２６年７月３日付けで審査請求がなされる共に手続補正がなされ，平成２７年３月３１日付けで審査官により拒絶理由が通知され，これに対して平成２７年８月７日付けで意見書が提出されると共に手続補正がなされたが，平成２８年１月２０日付けで審査官により拒絶査定（謄本送達；平成２８年１月２５日）がなされ，これに対して平成２８年４月２８日付けで審判請求がなされると共に手続補正がなされ，平成２８年７月２７日付けで審査官により特許法第１６４条第３項の規定に基づく報告がなされたものである。
第２．平成２８年４月２８日付けの手続補正の却下の決定
　［補正却下の決定の結論］
　平成２８年４月２８日付け手続補正を却下する。
　［理由］
１．補正の内容
　平成２８年４月２８日付けの手続補正（以下，「本件手続補正」という）により，平成２７年８月７日付けの手続補正により補正された特許請求の範囲，
「　【請求項１】
　入力電圧を昇圧し，出力電圧を出力する昇圧回路と，
　前記昇圧回路と接続され，前記昇圧回路から出力される前記出力電圧を検出し，消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器と，を有することを特徴とする半導体集積回路装置。
　　【請求項２】
　請求項１に記載の半導体集積回路装置において，
　前記検出器は，前記出力電圧から生成され，前記変化に応じて規定される設定電圧と参照電位を比較するコンパレータを有し，該コンパレータの出力信号により前記昇圧回路を制御することを特徴とする半導体集積回路装置。
　　【請求項３】
　請求項１又は２に記載の半導体集積回路装置において，
　前記検出器は，前記出力電圧を抵抗分割し，前記変化に応じて規定される異なる設定電圧を生成する設定電圧生成部を有し，該設定電圧生成部は，前記抵抗分割の比率を前記変化に応じて変化させ，前記異なる設定電圧を生成することを特徴とする半導体集積回路装置。
　　【請求項４】
　請求項３に記載の半導体集積回路装置において，
　前記昇圧回路は，前記異なる設定電圧に応じて，第１電位の第１昇圧電圧，および，前記第１電位よりも低い第２電位の第２昇圧電圧を選択的に出力することを特徴とする半導体集積回路装置。
　　【請求項５】
　請求項１〜３のいずれか１項に記載の半導体集積回路装置において，さらに，
　前記昇圧回路の出力電圧が供給される内部電源線に接続され，該昇圧回路の出力電圧が第１電位の第１昇圧電圧から前記第１電位よりも低い第２電位の第２昇圧電圧に切り替わるときに，前記内部電源線から電荷を放電させる放電制御部を有することを特徴とする半導体集積回路装置。
　　【請求項６】
　請求項５に記載の半導体集積回路装置において，
　前記放電制御部は，前記第１昇圧電圧から前記第２昇圧電圧に切り替わるタイミングからワンショットパルス信号を生成するディスチャージ制御回路と，
　前記ワンショットパルス信号を受け取り，前記内部電源線を接地に接続して放電するディスチャージャーと，を有することを特徴とする半導体集積回路装置。
　　【請求項７】
　請求項１〜６のいずれか１項に記載の半導体集積回路装置において，さらに，
　前記昇圧回路の出力電圧を使用してデータの書き込みおよび読み出しを行うメモリを有することを特徴とする半導体集積回路装置。
　　【請求項８】
　請求項７に記載の半導体集積回路装置において，
　前記メモリは，フラッシュメモリであり，
　前記データが書き込まれる場合に，前記フラッシュメモリにおけるメモリセルのドレインに第１電位の第１昇圧電圧が印加され，
　前記データが読み出される場合に，前記メモリセルのゲートに前記第１電位よりも低い第２電位の第２昇圧電圧が印加されることを特徴とする半導体集積回路装置。
　　【請求項９】
　請求項８に記載の半導体集積回路装置において，
　前記フラッシュメモリは，複数の前記メモリセルがマトリクス状に配置されたメモリセルアレイと，複数のワード線を介してロウ方向に纏められた前記メモリセルのゲートに接続されるＸデコーダと，複数のビット線を介してカラム方向に纏められた前記メモリセルのドレインに接続されるＹデコーダと，を有し，
　前記第１昇圧電圧は，第１スイッチ回路を介して前記Ｘデコーダに印加され，
　前記第２昇圧電圧は，第２スイッチ回路を介して前記Ｙデコーダに印加されることを特徴とする半導体集積回路装置。」（以下，上記引用の請求項各項を「補正前の請求項」という）は，
「【請求項１】
　入力電圧を昇圧し，出力電圧を出力する昇圧回路と，
　前記昇圧回路と接続され，前記昇圧回路から出力される前記出力電圧を検出し，消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器と，を有
し，
　
前記昇圧回路は，該昇圧回路の前記出力電圧が第１電位の第１昇圧電圧から前記第１電位よりも低い第２電位の第２昇圧電圧に切り替わる期間において，前記出力電圧が前記第１昇圧電圧であることを示す信号を出力する
　　【請求項２】
　請求項１に記載の半導体集積回路装置において，
　前記検出器は，前記出力電圧から生成され，前記変化に応じて規定される設定電圧と参照電位を比較するコンパレータを有し，該コンパレータの出力信号により前記昇圧回路を制御することを特徴とする半導体集積回路装置。
　　【請求項３】
　請求項１又は２に記載の半導体集積回路装置において，
　前記検出器は，前記出力電圧を抵抗分割し，前記変化に応じて規定される異なる設定電圧を生成する設定電圧生成部を有し，該設定電圧生成部は，前記抵抗分割の比率を前記変化に応じて変化させ，前記異なる設定電圧を生成することを特徴とする半導体集積回路装置。
　　【請求項４】
　請求項３に記載の半導体集積回路装置において，
　前記昇圧回路は，前記異なる設定電圧に応じて，
前記
前記
　　【請求項５】
　請求項１〜３のいずれか１項に記載の半導体集積回路装置において，さらに，
　前記昇圧回路の出力電圧が供給される内部電源線に接続され，該昇圧回路の出力電圧が
前記
前記
　　【請求項６】
　請求項５に記載の半導体集積回路装置において，
　前記放電制御部は，前記第１昇圧電圧から前記第２昇圧電圧に切り替わるタイミングからワンショットパルス信号を生成するディスチャージ制御回路と，
　前記ワンショットパルス信号を受け取り，前記内部電源線を接地に接続して放電するディスチャージャーと，を有することを特徴とする半導体集積回路装置。
　　【請求項７】
　請求項１〜６のいずれか１項に記載の半導体集積回路装置において，さらに，
　前記昇圧回路の出力電圧を使用してデータの書き込みおよび読み出しを行うメモリを有することを特徴とする半導体集積回路装置。
　　【請求項８】
　請求項７に記載の半導体集積回路装置において，
　前記メモリは，フラッシュメモリであり，
　前記データが書き込まれる場合に，前記フラッシュメモリにおけるメモリセルのドレインに前記第１昇圧電圧が印加され，
　前記データが読み出される場合に，前記メモリセルのゲートに前記第２昇圧電圧が印加されることを特徴とする半導体集積回路装置。
　　【請求項９】
　請求項８に記載の半導体集積回路装置において，
　前記フラッシュメモリは，複数の前記メモリセルがマトリクス状に配置されたメモリセルアレイと，複数のワード線を介してロウ方向に纏められた前記メモリセルのゲートに接続されるＸデコーダと，複数のビット線を介してカラム方向に纏められた前記メモリセルのドレインに接続されるＹデコーダと，を有し，
　前記第１昇圧電圧は，第１スイッチ回路を介して前記Ｘデコーダに印加され，
　前記第２昇圧電圧は，第２スイッチ回路を介して前記Ｙデコーダに印加されることを特徴とする半導体集積回路装置。」（下線は審判請求人が付与したものである。以下，上記引用の請求項各項を「補正後の請求項」という。）に補正された。
２　補正事項
（１）補正事項１
　補正前の請求項１の「を有することを特徴とする半導体集積回路装置」を，補正後の請求項１の「を有し、前記昇圧回路は，該昇圧回路の前記出力電圧が第１電位の第１昇圧電圧から前記第１電位よりも低い第２電位の第２昇圧電圧に切り替わる期間において，前記出力電圧が前記第１昇圧電圧であることを示す信号を出力することを特徴とする半導体集積回路装置」とする補正。
（２）補正事項２
　補正前の請求項４及び請求項５の「第１電位の第１昇圧電圧」，「前記第１電位よりも低い第２電位の第２昇圧電圧」を補正後の請求項４及び５の「前記第１昇圧電圧」，「前記第２昇圧電圧」とそれぞれする補正。
３　新規事項
　本件手続補正が，特許法第１７条の２第３項の規定を満たすものであるか否か，即ち，本件手続補正が，願書に最初に添付された，明細書，特許請求の範囲，及び，図面（以下，これを「当初明細書等」という）に記載した事項の範囲内でなされたものであるかについて，以下に検討する。
（１）補正の根拠
　請求人は平成２８年４月２８日付け審判請求書において「補正後の請求項１は，補正前の請求項１を，明細書翻訳文の段落００４８及び段落０１０３等，並びに図３及び図１３の記載に基づくものである。」と主張している。
　しかし，段落００４８には「ここで，書込放電期間中は，例えば，フラッシュマクロの外部に対して，書き込み期間であることを示す信号を継続して出力し，読み出し要求があっても読み出しを行わないようにしてもよい。」と記載され，段落０１０３には「なお，書込放電期間中は，例えば，フラッシュマクロの外部に対して，書き込み期間であることを示す信号を継続して出力し，読み出し要求があっても読み出しを行わないようにしてもよいのは前述した通りである。」と記載され，図３には半導体集積回路の動作を説明するための図として，信号ｈｖａｃｔｚ，プログラム実行信号ｐｇｍｐｏｗｚ，放電イネーブル信号ｄｉｓｅｎｚ，ＨＶ昇圧回路１の出力電圧ｖｈが記載され，図１３にはディスチャージ制御回路およびディスチャージャーの一例を示す図として，信号ｐｇｍｐｏｗｚが「Ｈ」から「Ｌ」に変化してから所定のパルス幅を有する信号ｄｉｓｅｎｚを出力することが記載されているものの，補正事項１の記載が存在せず，当初明細書等から補正の根拠が不明である。
（２）当審の判断
　当初明細書等に記載の内容から，補正事項１が読み取れるかについて，以下に検討する。
　請求項１の「入力電圧を昇圧し，出力電圧を出力する昇圧回路」については，当初明細書には「出力電圧ｖｈ」を出力することが記載されていることが認められるものの，「出力電圧ｖｈ」以外の信号を出力することについて記載も示唆もされていない。また，補正事項１の「出力電圧が前記第１昇圧電圧であることを示す信号」に相当する信号に関し記載も示唆もされていない。例えば「プログラム実行信号ｐｇｍｐｏｗｚ」は「書き込み期間であることを示す信号」であるといえるものの，プログラム実行信号ｐｇｍｐｏｗｚが「Ｈ」から「Ｌ」に変化して信号ｄｉｓｅｎｚを出力して放電させることから「出力電圧が前記第１昇圧電圧であることを示す信号」とはいえない。
　すなわち，補正事項１は，当初明細書等に記載も示唆もされておらず，
　本件補正発明は，当初明細書等の記載の範囲内においてなされたものではない。
（３）新規事項のむすび
　したがって，本件手続補正は，特許法第１７条の２第３項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
４　目的要件
　上記「３　新規事項」において検討したとおり，本件手続補正は，特許法第１７条の２第３項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものであるが，
　仮に，本件手続補正が，当初明細書等の範囲内でなされたものであるとして，
　本件手続補正が，特許法第１７条の２第５項の規定を満たすものであるか否か，即ち，本件手続補正が，特許法第１７条の２第５項に規定する請求項の削除，特許請求の範囲の減縮（特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって，その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る），誤記の訂正，或いは，明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る）の何れかを目的としたものであるかについて，以下に検討する。
（１）補正事項１について
　補正事項１は，補正前の請求項１の特定事項である「入力電圧を昇圧し，出力電圧を出力する昇圧回路」に対して，「前記昇圧回路は，該昇圧回路の前記出力電圧が第１電位の第１昇圧電圧から前記第１電位よりも低い第２電位の第２昇圧電圧に切り替わる期間において，前記出力電圧が前記第１昇圧電圧であることを示す信号を出力する」という限定事項を追加するものといえる。
　そうすると，補正事項１の目的要件は，特許請求の範囲の減縮（特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって，その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る）（以下，「限定的減縮」という）に該当する。
（２）補正事項２について
　補正事項２は，補正後の請求項１に「第１昇圧電圧」「第２昇圧電圧」の文言が追加されたことに対して，補正後の請求項３及び５に「前記第１昇圧電圧」「前記第２昇圧電圧」とするものであり，実質的な意味に変更は無いものである。
　そうすると，補正事項２の目的要件は，「明瞭でない記載の釈明」に該当する。
（３）目的要件むすび
　本件手続補正は，特許法第１７条の２第５項の規定を満たしている。
５　独立特許要件
（１）上記「３　新規事項」において検討したとおり，本件手続補正は，特許法第１７条の２第３項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものであるが，
　仮に本件手続補正が，当初明細書等の記載の範囲内でなされたものであるとすると，上記「４　目的要件」において検討したとおり，本件手続補正は，特許法第１７条の２第５項の規定する「限定的減縮」を目的とする補正事項１を含むものであるので，
　仮に，本件手続補正が，当初明細書等の記載の範囲内でなされたものとして，
　本件手続補正が，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定を満たすものであるか否か，即ち，補正後の請求項に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か，以下に検討する。
（２）補正後の請求項１に係る発明
　補正後の請求項１に係る発明（以下，これを「本件補正発明」という）は，上記「１　補正の内容」において，補正後の請求項１として引用した，次の記載内容によって特定されるものである。
「入力電圧を昇圧し，出力電圧を出力する昇圧回路と，
　前記昇圧回路と接続され，前記昇圧回路から出力される前記出力電圧を検出し，消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器と，を有し，
　前記昇圧回路は，該昇圧回路の前記出力電圧が第１電位の第１昇圧電圧から前記第１電位よりも低い第２電位の第２昇圧電圧に切り替わる期間において，前記出力電圧が前記第１昇圧電圧であることを示す信号を出力することを特徴とする半導体集積回路装置。」
（３）引用刊行物に記載の事項
（３−１）引用文献１
　原審における平成２７年３月３１日付けの拒絶理由（以下，これを「原審拒絶理由」という）に引用された，本願の原出願の出願前に既に公知である，特開２００３−２０８７９４号公報（２００３年７月２５日公開，以下，これを「引用文献１」という）には，関連する図面と共に，次の事項が記載されている。
Ａ　「【００１９】Ａ．不揮発性半導体記憶装置の構成概要：図１は，本発明の一実施の形態に係る不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。
この不揮発性半導体記憶装置１０は，概略，メモリセルアレイ１２と，
電圧発生回路２６とを備えている。
（中略）
【００２３】
電圧発生回路２６は，コントロールロジック２４に制御されて，メモリセルアレイ１２に与えられる複数種類の電圧を発生するものである
Ｂ　「【００６２】図９は，電圧発生回路２６の具体的な構成を示すブロック図である。
電圧発生回路２６は，昇圧回路２６０と制御電圧発生回路２６２とを備えている
【００６３】制御電圧発生回路２６２は，昇圧回路２６０から出力される出力電圧ＨＶを利用して，各動作モードにおいて必要な複数種類の電圧を生成する。制御電圧発生回路２６２は，種々の一般的なレギュレータ回路により構成される。
【００６４】
昇圧回路２６０は，電源電圧Ｖｄｄから昇圧電圧ＨＶを生成する
昇圧回路２６０では，書き込みモード時および消去モード時において，高電圧の出力電圧ＨＶ［ｈｉｇｈ］として８．０Ｖを生成し，読み出しモード時において，低電圧の出力電圧ＨＶ［ｌｏｗ］として５．０Ｖを生成する
【００６５】Ｃ１．昇圧回路の構成および電圧発生動作：
図１０は，昇圧回路２６０の具体的な構成を示す説明図である。この昇圧回路２６０は，発振回路３００と，チャージポンプ回路３１０と，レベルセンサ３２０と，ディスチャージ回路３４０とを備えている
【００６６】この昇圧回路２６０は，１つの電源電圧Ｖｄｄから複数種類の電圧を発生する。本実施の形態において，昇圧回路２６０は，例えば，１．８Ｖの電源電圧Ｖｄｄを昇圧して，メモリセルアレイの動作状態によって，スタンバイモード時およびリード（読み出し）モード時には５．０Ｖ，プログラム（書き込み）モード時およびイレース（消去）モード時には８．０Ｖの出力電圧ＨＶを発生する。なお，スタンバイモードとは，リード，プログラム，イレースのいずれのアクセスも行わない待機の状態を意味しているが，本説明しておいは，特に必要ではないため，詳細な説明は省略する。
【００６７】
チャージポンプ回路３１０は，発振回路３００から供給されるクロックＯＳＣＫに基づいて動作し，電源電圧Ｖｄｄを昇圧した出力電圧ＨＶを出力する
【００６８】
レベルセンサ３２０は
チャージポンプ回路３１０の出力電圧ＨＶの電圧が，スタンバイ時およびリード時には比較的低い電圧である５．０Ｖより高いか低いか，プログラム時およびイレース時には比較的高い電圧である８．０Ｖより高いか低いかを検出し，その検出信号ＣＰＯを，発振回路３００のイネーブル信号ＥＮＢとしてフィードバックする
【００６９】
発振回路３００は，レベルセンサ３２０からイネーブル信号ＥＮＢとして供給されるレベル検出出力ＣＰＯに応じて，チャージポンプ回路３１０に供給するクロック信号ＯＳＣＫを出力する
出力電圧ＨＶが８．０Ｖより高い場合には，検出出力ＣＰＯが非アクティブ（本例ではロウレベル）となって発振回路３００の発振動作が停止され，出力電圧ＨＶが８．０Ｖよりも低い場合には，検出出力ＣＰＯがアクティブ（本例ではハイレベル）となって発振回路３００の発振動作が開始される
【００７０】
レベルセンサ３２０は，コンパレータ３２２を有している。コンパレータ３２２の負入力端子（−）には，基準電圧Ｖｒｆが入力されている。一方，コンパレータ３２２の正入力端子（＋）には，出力電圧ＨＶを分圧した検出電圧ＨＶｒｆが入力されている
【００７１】
検出電圧ＨＶｒｆは，第１の抵抗３２４と，第２の抵抗３２６およびこれに直列に接続された第１のトランジスタ３３０とで構成された第１の分圧回路
第１の抵抗３２４と，第３の抵抗３２８およびこれに直列に接続された第２のトランジスタ３３２とで構成された第２の分圧回路によって出力電圧ＨＶを分圧した電圧である
Ｃ　「【００７７】上記（１），（２）式からわかるように，第１ないし第３の抵抗３２４，３２６，３２８の抵抗値Ｒ１，Ｒｒ，Ｒｐを調整することにより，第１のトランジスタ３３０をオンするときの低電圧の出力電圧ＨＶ［ｌｏｗ］と，第２のトランジスタ３３２をオンするときの高電圧の出力電圧ＨＶ［ｈｉｇｈ］を，独立して設定することができる。本例では，
図３に示す電圧設定条件より，リードモード時，スタンバイモード時には，第１のトランジスタ３３０をオンとして，低電圧の出力電圧ＨＶ［ｌｏｗ］が５．０Ｖとなるように設定している
プログラムモード時，イレースモード時には，第２のトランジスタ３３２をオンとして，高電圧の出力電圧ＨＶ［ｈｉｇｈ］が８．０Ｖとなるように設定している
【００７８】以上のように，昇圧回路２６０は，レベルセンサ３２０によって検出される出力電圧ＨＶの電圧レベルに応じて，発振回路３００の発振動作が制御されて，チャージポンプ回路３１０の動作が制御される。これにより，チャージポンプ回路３１０の出力電圧ＨＶが，スタンバイモード時およびリードモード時に対応する低電圧の出力電圧ＨＶ［ｌｏｗ］として５．０Ｖ，プログラムモード時およびイレースモード時に対応する高電圧の出力電圧ＨＶ［ｈｉｇｈ］として８．０Ｖとなるように動作する。
【００７９】Ｃ２．電圧切替：
プログラムモードまたはイレースモードの動作が終了して，リードモードの動作に復帰する場合には，出力電圧ＨＶは８．０Ｖの高電圧の出力電圧ＨＶ［ｈｉｇｈ］から５．０Ｖの低電圧の出力電圧ＨＶ［ｌｏｗ］に切り替えられる
【００８０】ここで，出力電圧ＨＶの配線上には，プールキャパシタＣｈｖのほか配線上の寄生のキャパシタ等が存在するため，高電圧の出力電圧ＨＶ［ｈｉｇｈ］の発生状態を低電圧の出力電圧ＨＶ［ｌｏｗ］の発生状態に復帰させるためには，これらのキャパシタに蓄積された電荷をディスチャージさせる必要がある。回路内の自然放電（たとえば，出力電圧ＨＶの配線に接続されているトランジスタのリーク電流）と，第１ないし第３の抵抗３２４，３２６，３２８による分圧回路を介して流れるディスチャージ電流とは，流れる電流量が小さく，リード可能となるまでに要する時間（リカバリ期間）が比較的長くなるため，極力このリカバリ期間を短くすることが望まれている。
【００８１】そこで，昇圧回路２６０では，このような切替動作時において，ディスチャージ回路３４０を動作させて，高電圧の出力電圧ＨＶ［ｈｉｇｈ］の発生状態における電荷を強制的にディスチャージさせて低電圧の出力電圧ＨＶ［ｌｏｗ］の発生状態に高速に復帰させている。
【００８２】
ディスチャージ回路３４０は，図１０に示すように，コントロールロジック２４から供給されるディスチャージ信号ＤＳＣ（リカバリ信号ＲＥＣ）の極性反転信号ＤＳＣ＊（以下，単に「ディスチャージ信号」と呼ぶ）がアクティブ期間（本例では，ロウレベル）において，オンとなるスイッチとしてのトランジスタ３４４と，ディスチャージ電流Ｉｄｓｃの電流値を決定する負荷としてのトランジスタ３４６と，反転極性のディスチャージ信号ＤＳＣ＊の信号レベルをトランジスタ３４４のゲート入力として適切な信号レベルに変換するレベル変換回路３４２とで構成されてい
Ｄ　「【００８３】図１１は，出力電圧ＨＶの切替動作を示すタイミングチャートである。図１１（ａ）は，チャージポンプ回路３１０の出力電圧ＨＶを示している。図１１（ｂ）に示すようにプログラム信号ＰＧＭがアクティブ（本例では，ハイレベル）の間，レベルセンサ３２０の第２のトランジスタ３３２がオンとなって，出力電圧ＨＶが高電圧の出力電圧ＨＶ［ｈｉｇｈ］として８．０Ｖとなるように動作する。このとき，図１１（ｅ）に示すようにレベルセンサ３２０の検出出力ＣＰＯは，出力電圧ＨＶのレベル変化に応じて，アクティブ（ハイレベル）あるいは非アクティブ（ロウレベル）に変化する。
【００８４】
プログラム信号ＰＧＭが非アクティブ（ロウレベル）となってプログラムモードが終了すると，図１１（ｄ）に示すように，リカバリ期間を示すリカバリ信号ＲＥＣがアクティブ（本例では，ハイレベル）となる
（中略）
【００８７】出力電圧ＨＶが低電圧の出力電圧ＨＶ［ｌｏｗ］である５．０Ｖを下回ると，レベルセンサ３２０の検出出力ＣＰＯがアクティブ（ハイレベル）に変化し，リカバリエンド信号ＲＥＣＥＮＤが図１１（ｆ）に示すように，アクティブ（ハイレベル）に変化し，これに応じてリカバリ信号ＲＥＣが非アクティブ（ロウレベル）となってリカバリ期間が終了する。
リカバリ信号ＲＥＣが非アクティブとなってリカバリ期間が終了すると，これに応じて反転極性のディスチャージ信号ＤＳＣ＊も非アクティブ（ハイレベル）となって，ディスチャージ回路３４０の動作が停止し，ディスチャージ動作が終了する。なお，リカバリ信号ＲＥＣが非アクティブ（ロウレベル）に変化すると，これに応じてリカバリエンド信号ＲＥＣＥＮＤも非アクティブ（ロウレベル）となる。リカバリ期間（リカバリ信号ＲＥＣがアクティブな期間）が終了して出力電圧ＨＶの蓄積電荷のディスチャージ動作が終了すると，昇圧回路２６０は，出力電圧ＨＶが低電圧の出力電圧ＨＶ［ｌｏｗ］である５．０Ｖとなるように通常の動作を開始する
Ｅ
（３−２）周知文献２
　原審における平成２８年１月２０日付け拒絶査定に周知技術を示す文献として引用され，本願の原出願の出願前に，当業者には既に公知である，特開２００９−１４６４６７号公報（２００９年７月２日公開，以下，これを「周知文献２」という）には，関連する図面と共に，次の事項が記載されている。
Ｆ　「【００１９】
  図３に，第１の実施形態に係るＮＡＮＤ型フラッシュメモリの内部電圧発生回路８の構成を示す。
内部電圧発生回路８は，昇圧回路１１と電圧検出回路（電圧リミッタ）１２を有している
【００２０】
  昇圧回路１１は，複数の転送段を有する周知のチャージポンプ回路により構成されている。
【００２１】
  
電圧検出回路１２は，昇圧回路１１の出力電圧Ｖｐｒｇを分圧する第１，第２及び第３の抵抗Ｒ１，Ｒ２及びＲ３の直列回路と，この直列回路の分圧点を選択するスイッチ素子ＳＷ１及びＳＷ２で構成された抵抗分圧回路１２ａと，その分圧した第１及び第２のモニタ電圧Ｖｍｏｎ１及びＶｍｏｎ２のいずれか一方と参照電圧Ｖｒｅｆとを比較する比較増幅器１２ｂを有する
【００２２】
  
比較増幅器１２ｂは，入力されたモニタ電圧Ｖｍｏｎ１又はＶｍｏｎ２が参照電圧Ｖｒｅｆよりも小さいときにＡＮＤゲート１２ｃをアクティブにする。ＡＮＤゲート１２ｃは，アクティブの期間中，クロック信号ＣＬＫを昇圧回路１１に出力する
【００２３】
  
昇圧回路１１は，入力されたクロック信号ＣＬＫによって昇圧動作を行い，昇圧された出力電圧Ｖｐｒｇを出力する。昇圧回路１１での昇圧動作は，モニタ電圧Ｖｍｏｎ１又はＶｍｏｎ２が参照電圧Ｖｒｅｆを上回るまで続行される
（３−３）周知文献３
　本願の原出願の出願前に，当業者には既に公知である，特開２００２−１３３８７８号公報（２００２年５月１０日公開，以下，これを「周知文献３」という）には，関連する図面と共に，次の事項が記載されている。
Ｇ　「【００８０】次に，図８（Ａ），（Ｂ）の回路および図９の書込みパルス発生回路３４の動作を，図１０のタイミングチャートを用いて説明する。
【００８１】先ず，制御レジスタＣＲＧの書換え許可ビットＳＷＥがセットされると，このビットに基づく信号ＳＷＥ’によりスイッチＭＯＳＦＥＴ  Ｑｓ１がオンされて比較回路ＣＭＰ１による比較の準備が行なわれる。また，書込みしたいセクタアドレス及びデータが書込みラッチに転送される（タイミングｔ１）。続いて，書込み期間ビットＰがセットされると，ＡＮＤゲートＧ１が開かれてクロックφがチャージポンプＣＰ１に供給されて昇圧動作を開始する（タイミングｔ２）。そして，
チャージポンプＣＰ１の出力電圧が目標値の１０Ｖに達すると，比較回路ＣＭＰ１の出力がロウレベルに変化して，チャージポンプＣＰ１の昇圧動作が停止されるとともに，フリップフロップＦＦ１の出力VCCXHVがハイレベルに変化する（タイミングｔ６）
【００８２】同様に，ドレインに印加される電圧ＶCCWを発生する回路や副ビット線選択用のスイッチＺ−ＳＷの制御ゲートに印加される電圧ＶCCZを発生する回路および非選択ワード線に印加される負電圧ＶSSXを発生する図８（Ｂ）の回路においても，タイミングｔ２で昇圧開始ビットＰがセットされると各々のチャージポンプが昇圧動作を開始し，
チャージポンプの出力電圧が目標値に達すると，それぞれのタイミングｔ３，ｔ４，ｔ５でチャージポンプの昇圧動作が停止されるとともに，各々出力VCCWHV，VCCZHV，VSSXHVがハイレベルに変化する
【００８３】そして，すべての検知信号がハイレベルに変化したタイミングｔ６で，書込みパルス発生回路３４に対するイネーブル信号ＥＰＯＫＮがハイレベルに変化され，書込みパルスの生成が開始される。その後，１セクタ内の全ビットに対する書込みが終了すると，書込みラッチ制御回路１２から出力される書込み終了信号ＥＰＥＮＤを受けて，フリップフロップＦＦ３（図９参照）の出力である放電開始信号VRESETがハイレベルに変化する（タイミングｔ７）。これによって，
図８（Ａ），（Ｂ）の放電用スイッチＭＯＳＦＥＴ  Ｑｄ１，Ｑｄ２がオンされてチャージポンプの出力の放電が行なわれ，昇圧電圧が徐々に下がって所定のレベルに到達したことが比較回路ＣＭ２，ＣＭＰ１２により検知されると，フリップフロップＦＦ１，ＦＦ２の出力VCCXHV,VSSXHV等がロウレベルに変化される
【００８４】そして，
すべての検知信号VCCXHV,VCCWHV，VCCZHV，VSSXHVがロウレベルに変化したタイミングｔ８で，それらの論理和をとるＮＯＲゲートＧ１２の出力によってフリップフロップＦＦ３の出力（放電開始信号）VRESETがロウレベルに変化されて，書込みが終了する
（４）引用文献１に記載の発明
ア　上記Ａには「この不揮発性半導体記憶装置１０は，概略，メモリセルアレイ１２と，（中略）電圧発生回路２６とを備えている（中略）電圧発生回路２６は，コントロールロジック２４に制御されて，メモリセルアレイ１２に与えられる複数種類の電圧を発生するものである」と記載されいることから，引用文献１には，「メモリセルアレイに与える複数種類の電圧を発生させる電圧発生回路２６を備える不揮発性半導体記憶装置１０」が記載されているといえる。
イ　上記Ｂには「電圧発生回路２６は，昇圧回路２６０と制御電圧発生回路２６２とを備えている」と記載されていることから，引用文献１には「昇圧回路２６０と制御電圧発生回路２６２とを備える電圧発生回路２６」が記載されているといえる。
ウ　上記Ｂには「昇圧回路２６０は，電源電圧Ｖｄｄから昇圧電圧ＨＶを生成する。（中略）昇圧回路２６０では，書き込みモード時および消去モード時において，高電圧の出力電圧ＨＶ［ｈｉｇｈ］として８．０Ｖを生成し，読み出しモード時において，低電圧の出力電圧ＨＶ［ｌｏｗ］として５．０Ｖを生成する。」と記載されていることから，引用文献１には「書き込みモード時および消去モード時において，高電圧の出力電圧ＨＶを生成し，読み出しモード時において，低電圧の出力電圧ＨＶを生成する昇圧回路２６０」が記載されているといえる。
エ　上記Ｂには「図１０は，昇圧回路２６０の具体的な構成を示す説明図である。この昇圧回路２６０は，発振回路３００と，チャージポンプ回路３１０と，レベルセンサ３２０と，ディスチャージ回路３４０とを備えている」と記載されていることから，引用文献１には「発振回路３００と，チャージポンプ回路３１０と，レベルセンサ３２０と，ディスチャージ回路３４０とを備える昇圧回路２６０」が記載されているといえる。
オ　上記Ｂには「チャージポンプ回路３１０は，発振回路３００から供給されるクロックＯＳＣＫに基づいて動作し，電源電圧Ｖｄｄを昇圧した出力電圧ＨＶを出力する」と記載されていることから，引用文献１には「発振回路３００から供給されるクロック信号ＯＳＣＫに基づいて動作し，電源電圧Ｖｄｄを昇圧した出力電圧ＨＶを出力するチャージポンプ回路３１０」が記載されているといえる。
カ　上記Ｂには「レベルセンサ３２０は（中略）チャージポンプ回路３１０の出力電圧ＨＶの電圧が，スタンバイ時およびリード時には比較的低い電圧である５．０Ｖより高いか低いか，プログラム時およびイレース時には比較的高い電圧である８．０Ｖより高いか低いかを検出し，その検出信号ＣＰＯを，発振回路３００のイネーブル信号ＥＮＢとしてフィードバックする」と記載されていることから，引用文献１の「レベルセンサ３２０」は「チャージポンプ回路３１０からの出力電圧ＨＶ」を検出しているといえ，同じく上記Ｂには「レベルセンサ３２０は，コンパレータ３２２を有している。コンパレータ３２２の負入力端子（−）には，基準電圧Ｖｒｆが入力されている。一方，コンパレータ３２２の正入力端子（＋）には，出力電圧ＨＶを分圧した検出電圧ＨＶｒｆが入力されている」と記載されていることから，引用文献１には「出力電圧ＨＶを分圧した検出電圧ＨＶｒｆと基準電圧Ｖｒｆとをコンパレータで比較」しているといえることから，引用文献１には「チャージポンプ回路３１０からの前記出力電圧ＨＶを分圧した検出電圧ＨＶｒｆと基準電圧Ｖｒｆとをコンパレータで比較」する「レベルセンサ３２０」が記載されているといえる。
キ　上記Ｂには「レベルセンサ３２０は（中略）チャージポンプ回路３１０の出力電圧ＨＶの電圧が，スタンバイ時およびリード時には比較的低い電圧である５．０Ｖより高いか低いか，プログラム時およびイレース時には比較的高い電圧である８．０Ｖより高いか低いかを検出し，その検出信号ＣＰＯを，発振回路３００のイネーブル信号ＥＮＢとしてフィードバックする（中略）発振回路３００は，レベルセンサ３２０からイネーブル信号ＥＮＢとして供給されるレベル検出出力ＣＰＯに応じて，チャージポンプ回路３１０に供給するクロック信号ＯＳＣＫを出力する。（中略）出力電圧ＨＶが８．０Ｖより高い場合には，検出出力ＣＰＯが非アクティブ（本例ではロウレベル）となって発振回路３００の発振動作が停止され，出力電圧ＨＶが８．０Ｖよりも低い場合には，検出出力ＣＰＯがアクティブ（本例ではハイレベル）となって発振回路３００の発振動作が開始される」と記載されていることから，引用文献１には「前記出力電圧ＨＶが高い場合は，イネーブル信号ＥＮＢとしての検出出力ＣＰＯを非アクティブとし，前記出力電圧ＨＶが低い場合は，検出出力ＣＰＯをアクティブ」とする「レベルセンサ３２０」が記載されているといえる。
ク　上記Ｂには「検出電圧ＨＶｒｆは，第１の抵抗３２４と，第２の抵抗３２６およびこれに直列に接続された第１のトランジスタ３３０とで構成された第１の分圧回路」と記載され，同じく上記Ｃには「図３に示す電圧設定条件より，リードモード時，スタンバイモード時には，第１のトランジスタ３３０をオンとして，低電圧の出力電圧ＨＶ［ｌｏｗ］が５．０Ｖとなるように設定している」と記載されていることから，引用文献１には「スタンバイ時またはリード時において，第１の抵抗３２４と，第２の抵抗３２６およびこれに直列に接続された第１のトランジスタ３３０とで構成された第１の分圧回路で分圧した電圧を前記検出電圧ＨＶｒｆ」とする「レベルセンサ３２０」が記載されているといえる。
ケ　上記Ｂには「第１の抵抗３２４と，第３の抵抗３２８およびこれに直列に接続された第２のトランジスタ３３２とで構成された第２の分圧回路によって出力電圧ＨＶを分圧した電圧である」と記載され，同じく上記Ｃには「プログラムモード時，イレースモード時には，第２のトランジスタ３３２をオンとして，高電圧の出力電圧ＨＶ［ｈｉｇｈ］が８．０Ｖとなるように設定している」と記載されていることから，引用文献１には「プログラム時およびイレース時において，第１の抵抗３２４と，第３の抵抗３２８およびこれに直列に接続された第２のトランジスタ３３２とで構成された第２の分圧回路で分圧した電圧を前記検出電圧ＨＶｒｆ」とする「レベルセンサ３２０」が記載されているといえる。
コ　上記Ｂには「発振回路３００は，レベルセンサ３２０からイネーブル信号ＥＮＢとして供給されるレベル検出出力ＣＰＯに応じて，チャージポンプ回路３１０に供給するクロック信号ＯＳＣＫを出力する。（中略）出力電圧ＨＶが８．０Ｖより高い場合には，検出出力ＣＰＯが非アクティブ（本例ではロウレベル）となって発振回路３００の発振動作が停止され，出力電圧ＨＶが８．０Ｖよりも低い場合には，検出出力ＣＰＯがアクティブ（本例ではハイレベル）となって発振回路３００の発振動作が開始される。」と記載されていることから，引用文献１には「レベルセンサ３２０からイネーブル信号ＥＮＢとして供給されるレベル検出出力ＣＰＯに応じて，チャージポンプ回路３１０に供給するクロック信号ＯＳＣＫを出力し，検出出力ＣＰＯが非アクティブで発振動作を停止し，検出出力ＣＰＯがアクティブで発振動作を開始する発振回路３００」が記載されているといえる。
サ　上記Ｃには「プログラムモードまたはイレースモードの動作が終了して，リードモードの動作に復帰する場合には，出力電圧ＨＶは８．０Ｖの高電圧の出力電圧ＨＶ［ｈｉｇｈ］から５．０Ｖの低電圧の出力電圧ＨＶ［ｌｏｗ］に切り替えられる」と記載され，同じく上記Ｃには「ディスチャージ回路３４０は，図１０に示すように，コントロールロジック２４から供給されるディスチャージ信号ＤＳＣ（リカバリ信号ＲＥＣ）の極性反転信号ＤＳＣ＊（以下，単に「ディスチャージ信号」と呼ぶ）がアクティブ期間（本例では，ロウレベル）において，オンとなるスイッチとしてのトランジスタ３４４と，ディスチャージ電流Ｉｄｓｃの電流値を決定する負荷としてのトランジスタ３４６と，反転極性のディスチャージ信号ＤＳＣ＊の信号レベルをトランジスタ３４４のゲート入力として適切な信号レベルに変換するレベル変換回路３４２とで構成されている」と記載され，上記Ｄには「プログラム信号ＰＧＭが非アクティブ（ロウレベル）となってプログラムモードが終了すると，図１１（ｄ）に示すように，リカバリ期間を示すリカバリ信号ＲＥＣがアクティブ（本例では，ハイレベル）となる」と記載されていることから，引用文献１には「プログラム動作が終了すると，ディスチャージ信号がアクティブになり，高電圧の出力電圧を低電圧の出力電圧になるまでディスチャージ動作を実行するディスチャージ回路３４０」が記載されているといえる。
シ　上記Ｄには「リカバリ信号ＲＥＣが非アクティブとなってリカバリ期間が終了すると，これに応じて反転極性のディスチャージ信号ＤＳＣ＊も非アクティブ（ハイレベル）となって，ディスチャージ回路３４０の動作が停止し，ディスチャージ動作が終了する。なお，リカバリ信号ＲＥＣが非アクティブ（ロウレベル）に変化すると，これに応じてリカバリエンド信号ＲＥＣＥＮＤも非アクティブ（ロウレベル）となる。リカバリ期間（リカバリ信号ＲＥＣがアクティブな期間）が終了して出力電圧ＨＶの蓄積電荷のディスチャージ動作が終了すると，昇圧回路２６０は，出力電圧ＨＶが低電圧の出力電圧ＨＶ［ｌｏｗ］である５．０Ｖとなるように通常の動作を開始する。」
と記載されていることから，引用文献１には「ディスチャージ動作（リカバリ期間）が終了すると，出力電圧が低電圧となるように通常の動作を開始する昇圧回路２６０」が記載されているといえる。
ス　以上，上記ア〜シにおいて検討した事項から，引用文献１には次の発明（以下，これを「引用発明」という）が記載されているものと認める。
「メモリセルアレイに与える複数種類の電圧を発生させる電圧発生回路２６を備える不揮発性半導体記憶装置１０であって，
　昇圧回路２６０と制御電圧発生回路２６２とを備える電圧発生回路２６と，
　書き込みモード時および消去モード時において，高電圧の出力電圧ＨＶを生成し，読み出しモード時において，低電圧の出力電圧ＨＶを生成する昇圧回路２６０と，
　発振回路３００と，チャージポンプ回路３１０と，レベルセンサ３２０と，ディスチャージ回路３４０とを備える昇圧回路２６０と，
　発振回路３００から供給されるクロック信号ＯＳＣＫに基づいて動作し，電源電圧Ｖｄｄを昇圧した出力電圧ＨＶを出力するチャージポンプ回路３１０と，
　チャージポンプ回路３１０からの前記出力電圧ＨＶを分圧した検出電圧ＨＶｒｆと基準電圧Ｖｒｆとをコンパレータで比較し，前記出力電圧ＨＶが高い場合は，イネーブル信号ＥＮＢとしての検出出力ＣＰＯを非アクティブとし，前記出力電圧ＨＶが低い場合は，検出出力ＣＰＯをアクティブとし，
　スタンバイ時またはリード時において，第１の抵抗３２４と，第２の抵抗３２６およびこれに直列に接続された第１のトランジスタ３３０とで構成された第１の分圧回路で分圧した電圧を前記検出電圧ＨＶｒｆとし，
　プログラム時およびイレース時において，第１の抵抗３２４と，第３の抵抗３２８およびこれに直列に接続された第２のトランジスタ３３２とで構成された第２の分圧回路で分圧した電圧を前記検出電圧ＨＶｒｆとするレベルセンサ３２０と，
　レベルセンサ３２０からイネーブル信号ＥＮＢとして供給されるレベル検出出力ＣＰＯに応じて，チャージポンプ回路３１０に供給するクロック信号ＯＳＣＫを出力し，検出出力ＣＰＯが非アクティブで発振動作を停止し，検出出力ＣＰＯがアクティブで発振動作を開始する発振回路３００と，
　プログラム動作が終了すると，ディスチャージ信号がアクティブになり，高電圧の出力電圧を低電圧の出力電圧になるまでディスチャージ動作を実行するディスチャージ回路３４０と，
　ディスチャージ動作（リカバリ期間）が終了すると，出力電圧が低電圧となるように通常の動作を開始する昇圧回路２６０と，
　を備える不揮発性半導体装置」
（５）本件補正発明と引用発明との対比
（ア）引用発明の「発振回路３００から供給されるクロック信号ＯＳＣＫに基づいて動作し，電源電圧Ｖｄｄを昇圧した出力電圧ＨＶを出力するチャージポンプ回路３１０」と本件補正発明の「入力電圧を昇圧し，出力電圧を出力する昇圧回路」とを対比すると，
　引用発明の「電源電圧Ｖｄｄ」は本件補正発明の「入力電圧」に相当し，引用発明の「出力電圧ＨＶ」は本件補正発明の「出力電圧」に相当する。そうすると，引用発明の「電源電圧Ｖｄｄを昇圧した出力電圧ＨＶを出力するチャージポンプ回路３１０」は本件補正発明の「入力電圧を昇圧し，出力電圧を出力する昇圧回路」に相当するので，両者に実質的な差異は無い。
（イ）引用発明の「チャージポンプ回路３１０からの前記出力電圧ＨＶを分圧した検出電圧ＨＶｒｆと基準電圧Ｖｒｆとをコンパレータで比較し，前記出力電圧ＨＶが高い場合は，イネーブル信号ＥＮＢとしての検出出力ＣＰＯを非アクティブとし，前記出力電圧ＨＶが低い場合は，検出出力ＣＰＯをアクティブとし，スタンバイ時またはリード時において，第１の抵抗３２４と，第２の抵抗３２６およびこれに直列に接続された第１のトランジスタ３３０とで構成された第１の分圧回路で分圧した電圧を前記検出電圧ＨＶｒｆとし，プログラム時およびイレース時において，第１の抵抗３２４と，第３の抵抗３２８およびこれに直列に接続された第２のトランジスタ３３２とで構成された第２の分圧回路で分圧した電圧を前記検出電圧ＨＶｒｆとするレベルセンサ３２０」と本件補正発明の「昇圧回路に接続され，前記昇圧回路から出力される前記出力電圧を検出し，消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器」とを対比すると，
　引用発明の「チャージポンプ回路３１０からの前記出力電圧ＨＶを分圧した検出電圧ＨＶｒｆと基準電圧Ｖｒｆとをコンパレータで比較し，前記出力電圧ＨＶが高い場合は，イネーブル信号ＥＮＢとしての検出出力ＣＰＯを非アクティブとし，前記出力電圧ＨＶが低い場合は，検出出力ＣＰＯをアクティブと」することは，チャージポンプから出力される出力電圧ＨＶを検出しているといえるので，本件補正発明の「昇圧回路から出力される出力電圧を検出」することに相当し，
　引用発明の「スタンバイ時またはリード時において，第１の抵抗３２４と，第２の抵抗３２６およびこれに直列に接続された第１のトランジスタ３３０とで構成された第１の分圧回路で分圧した電圧を前記検出電圧ＨＶｒｆとし，プログラム時およびイレース時において，第１の抵抗３２４と，第３の抵抗３２８およびこれに直列に接続された第２のトランジスタ３３２とで構成された第２の分圧回路で分圧した電圧を前記検出電圧ＨＶｒｆとする」ことは，「第１の抵抗３２４と第２の抵抗３２６」または「第１の抵抗３２４と第３の抵抗３２８」の消費電流および供給電流の変化に応じて「第１の分圧回路」または「第２の分圧回路」の「検出電圧ＨＶｒｆ」を検出しているといえ，「スタンバイ時またはリード時」において「第１の分圧回路」，ま「プログラム時およびイレース時」において「第２の分圧回路」で分圧した電圧を検出電圧ＨＶｒｆとしているので，複数の異なる電圧を発生させるようにチャージポンプ回路を制御しているといえる。そすると，後記する点で相違するものの，
“前記昇圧回路から出力される前記出力電圧を検出し，消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器”という点で一致する。
（ウ）引用発明の「プログラム動作が終了すると，ディスチャージ信号がアクティブになり，高電圧の出力電圧を低電圧の出力電圧になるまでディスチャージ動作を実行するディスチャージ回路３４０と，ディスチャージ動作（リカバリ期間）が終了すると，出力電圧が低電圧となるように通常の動作を開始する昇圧回路２６０と」と本件補正発明の「前記昇圧回路は，該昇圧回路の前記出力電圧が第１電位の第１昇圧電圧から前記第１電位よりも低い第２電位の第２昇圧電圧に切り替わる期間において，前記出力電圧が前記第１昇圧電圧であることを示す信号を出力すること」とを対比すると，
　引用発明の「プログラム動作が終了すると，ディスチャージ信号がアクティブになり，高電圧の出力電圧を低電圧の出力電圧になるまでディスチャージ動作を実行」することは，出力電圧ＨＶが第１電位の第１昇圧電圧（高電圧の出力電圧）から前記第１電位よりも低い第２電位の第２昇圧電圧（低電圧の出力電圧）に切り替わる動作といえ，ディスチャージ動作が実行し，ディスチャージ動作（リカバリ期間）が終了するまでの期間は，本件補正発明の「該昇圧回路の前記出力電圧が第１電位の第１昇圧電圧から前記第１電位よりも低い第２電位の第２昇圧電圧に切り替わる期間」に相当し，引用発明の「ディスチャージ動作（リカバリ期間）が終了すると，出力電圧が低電圧となるように通常の動作を開始する昇圧回路２６０」を言い換えると，昇圧回路２６０は，ディスチャージ動作が終了するまでの，ディスチャージ動作の実行する期間は，通常の動作を開始しないといえることから，昇圧回路２６０には「チャージポンプ回路３１０」も含まれていることから，後記する点で相違するものの，
“前記昇圧回路は，該昇圧回路の前記出力電圧が第１電位の第１昇圧電圧から前記第１電位よりも低い第２電位の第２昇圧電圧に切り替わる期間において，通常の動作を開始しない”点で一致する。
（エ）引用発明の「メモリセルアレイに与える複数種類の電圧を発生させる電圧発生回路２６を備える不揮発性半導体記憶装置１０」と本件補正発明の「半導体集積回路装置」とを対比すると，
　引用発明の「電圧発生回路２６」は「昇圧回路２６０と制御電圧発生回路２６２とを備え」，引用発明の「昇圧回路２６０」は，「発振回路３００と，チャージポンプ回路３１０と，レベルセンサ３２０と，ディスチャージ回路３４０を備え」ることから，両者に実質的な差異は無い。
（オ）以上（ア）〜（エ）において検討した事項を踏まえると，本件補正発明と，引用発明との，一致点，及び，相違点は，次のとおりである。
＜一致点＞
　入力電圧を昇圧し，出力電圧を出力する昇圧回路と，
　前記昇圧回路から出力される前記出力電圧を検出し，消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器と，を有し，
　前記昇圧回路は，該昇圧回路の前記出力電圧が第１電位の第１昇圧電圧から前記第１電位より低い第２電位の第２昇圧電圧に切り替える期間において，通常の動作を開始しない
　ことを特徴とする半導体集積回路装置。
＜相違点１＞
　本件補正発明では，「前記昇圧回路を制御する検出器」に関し，「前記昇圧回路と接続され」と特定しているのに対して，引用発明の「レベルセンサ３２０」は「発振回路３００」と接続され「発振回路３００」の動作を制御することにより「チャージポンプ回路３１０」の出力電圧を制御しているものの，そのように特定されていない点。
＜相違点２＞
　本件補正発明では「前記昇圧回路は，該昇圧回路の前記出力電圧が第１電位の第１昇圧電圧から前記第１電位よりも低い第２電位の第２昇圧電圧に切り替わる期間において，前記出力電圧が前記第１昇圧電圧であることを示す信号を出力する」のに対して，引用発明の「昇圧回路」はそのように特定されていない点。
（６）当審の判断
（６−１）相違点１について
　周知文献１（上記Ｆ参照）には「内部電圧発生回路８は，昇圧回路１１と電圧検出回路（電圧リミッタ）１２を有している（中略）電圧検出回路１２は，昇圧回路１１の出力電圧Ｖｐｒｇを分圧する第１，第２及び第３の抵抗Ｒ１，Ｒ２及びＲ３の直列回路と，この直列回路の分圧点を選択するスイッチ素子ＳＷ１及びＳＷ２で構成された抵抗分圧回路１２ａと，その分圧した第１及び第２のモニタ電圧Ｖｍｏｎ１及びＶｍｏｎ２のいずれか一方と参照電圧Ｖｒｅｆとを比較する比較増幅器１２ｂを有する（中略）比較増幅器１２ｂは，入力されたモニタ電圧Ｖｍｏｎ１又はＶｍｏｎ２が参照電圧Ｖｒｅｆよりも小さいときにＡＮＤゲート１２ｃをアクティブにする。ＡＮＤゲート１２ｃは，アクティブの期間中，クロック信号ＣＬＫを昇圧回路１１に出力する。（中略）昇圧回路１１は，入力されたクロック信号ＣＬＫによって昇圧動作を行い，昇圧された出力電圧Ｖｐｒｇを出力する。昇圧回路１１での昇圧動作は，モニタ電圧Ｖｍｏｎ１又はＶｍｏｎ２が参照電圧Ｖｒｅｆを上回るまで続行される」と記載されているように，昇圧回路１１と電圧検出回路１２とを接続して，昇圧回路の出力電圧を制御させることは当業者が適宜なし得ることであり，引用発明の「レベルセンサ３２０」を昇圧回路の出力電圧を制御するために「昇圧回路と接続」させることは当業者が適宜なし得ることである。
　また，上記「（５）本件補正発明と引用発明との対比」の（ア）において，『引用発明の「電源電圧Ｖｄｄを昇圧した出力電圧ＨＶを出力するチャージポンプ回路３１０」は本件補正発明の「入力電圧を昇圧し，出力電圧を出力する昇圧回路」に相当する』として認定したものの，本件補正発明の「昇圧回路」には図６に示されているように「オシレータ（ＯＳＣ）」が含まれていることから，引用発明の「チャージポンプ回路３１０」と「発振回路３００」とを併せて，本件補正発明の「昇圧回路」に相当すると認定することも可能である。そうすると，引用発明の「レベルセンサ３２０」は，「（発振回路３００とチャージポンプ回路３１０とを含む）昇圧回路」と接続されている態様となり，引用発明と実質的な差異が無くなる。
　よって，相違点１は，格別のものではない。
（６−２）相違点２について
　周知文献３（上記Ｇ参照）には「チャージポンプＣＰ１の出力電圧が目標値の１０Ｖに達すると，比較回路ＣＭＰ１の出力がロウレベルに変化して，チャージポンプＣＰ１の昇圧動作が停止されるとともに，フリップフロップＦＦ１の出力VCCXHVがハイレベルに変化する（タイミングｔ６）（中略）図８（Ａ），（Ｂ）の放電用スイッチＭＯＳＦＥＴ  Ｑｄ１，Ｑｄ２がオンされてチャージポンプの出力の放電が行なわれ，昇圧電圧が徐々に下がって所定のレベルに到達したことが比較回路ＣＭ２，ＣＭＰ１２により検知されると，フリップフロップＦＦ１，ＦＦ２の出力VCCXHV,VSSXHV等がロウレベルに変化される。（中略）図８（Ａ），（Ｂ）の放電用スイッチＭＯＳＦＥＴ  Ｑｄ１，Ｑｄ２がオンされてチャージポンプの出力の放電が行なわれ，昇圧電圧が徐々に下がって所定のレベルに到達したことが比較回路ＣＭ２，ＣＭＰ１２により検知されると，フリップフロップＦＦ１，ＦＦ２の出力VCCXHV,VSSXHV等がロウレベルに変化される（中略）すべての検知信号VCCXHV,VCCWHV，VCCZHV，VSSXHVがロウレベルに変化したタイミングｔ８で，それらの論理和をとるＮＯＲゲートＧ１２の出力によってフリップフロップＦＦ３の出力（放電開始信号）VRESETがロウレベルに変化されて，書込みが終了する」と記載されているように，チャージポンプの出力が高電圧（第１昇圧電位）に達したときにハイレベルとなり，放電用スイッチがオンされて昇圧電圧が徐々に下がって所定のレベル（第２昇圧電圧）に到達したときロウレベルとなる検知信号VCCXHV（出力電圧が第１昇圧電圧であることを示す信号）を出力させること，即ち「昇圧回路の出力電圧が第１電位の第１昇圧電圧から第１昇圧電位よりも低い第２電位の第２昇圧電圧に切り替わる期間において，出力電圧が第１昇圧電圧であることを示す信号を出力させる」ことは周知技術に過ぎない。また，その信号をどの回路から出力させるのかは設計的事項に過ぎない。
　そうすると，引用発明に周知技術を適用して「昇圧回路の出力電圧が第１電位の第１昇圧電圧から第１昇圧電位よりも低い第２電位の第２昇圧電圧に切り替わる期間において，出力電圧が第１昇圧電圧であることを示す信号を出力させる」ことは当業者が容易になし得ることであり，格別の困難性が認められない。
　よって，相違点２は，格別なものではない。
（６−３）小括
　相違点１及び相違点２はいずれも格別のものではなく，そして，本件補正発明の構成によってもたらされる効果も，当業者であれば容易に予測できる程度のものであって，格別なものとは認められない。
　よって，本件補正発明は，引用発明，及び，周知技術文献に開示の技術に基づいて，当業者が容易に発明をすることができたものであるので，特許法第２９条第２項の規定により特許出願の際，独立して特許を受けることができない。
（７）独立特許要件むすび
　したがって，本件手続補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
６　補正却下むすび
　上記「３　新規事項」において検討したとおり，本件手続補正は，特許法第１７条の２第３項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものであり，
　上記「５　独立特許要件」において検討したとおり，本件手続補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって，補正却下の決定の結論のとおり決定する。
第３．本願発明について
　平成２８年４月２８日付けの手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明（以下，これを「本願発明」という）は，平成２７年８月７日付けの手続補正により補正された特許請求の範囲の請求項１に記載された，上記「第２．平成２８年４月２８日付けの手続補正の却下の決定」の「１．補正の内容」において，補正前の請求項１として引用した，次のとおりのものである。
「入力電圧を昇圧し，出力電圧を出力する昇圧回路と，
　前記昇圧回路と接続され，前記昇圧回路から出力される前記出力電圧を検出し，消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器と，を有することを特徴とする半導体集積回路装置」
第４．引用刊行物に記載の発明
　上記「第２．平成２８年４月２８日付けの手続補正の却下の決定」の「５　独立特許要件」の「（３）引用刊行物に記載の事項」において，引用刊行物として引用した，本願の原出願の出願前に既に公知である，特開２００３−２０８７９４号公報（２００３年７月２５日公開）には，上記「第２．平成２８年４月２８日付けの手続補正の却下の決定」の「５　独立特許要件」の「（４）引用文献１に記載の発明」において認定した，次の引用発明が記載されている。
「メモリセルアレイに与える複数種類の電圧を発生させる電圧発生回路２６を備える不揮発性半導体記憶装置１０であって，
　昇圧回路２６０と制御電圧発生回路２６２とを備えた電圧発生回路２６と，
　書き込みモード時および消去モード時において，高電圧の出力電圧ＨＶを生成し，読み出しモード時において，低電圧の出力電圧ＨＶを生成する昇圧回路２６０と，
　発振回路３００と，チャージポンプ回路３１０と，レベルセンサ３２０と，ディスチャージ回路３４０を備える昇圧回路２６０と，
　発振回路３００から供給されるクロック信号ＯＳＣＫに基づいて動作し，電源電圧Ｖｄｄを昇圧した出力電圧ＨＶを出力するチャージポンプ回路３１０と，
　前記出力電圧ＨＶを分圧した検出電圧ＨＶｒｆと基準電圧Ｖｒｆとをコンパレータで比較し，前記出力電圧ＨＶが高い場合は，イネーブル信号ＥＮＢとしての検出出力ＣＰＯを非アクティブとし，前記出力電圧ＨＶが低い場合は，検出出力ＣＰＯをアクティブとし，
　スタンバイ時またはリード時において，第１の抵抗３２４と，第２の抵抗３２６およびこれに直列に接続された第１のトランジスタ３３０とで構成された第１の分圧回路で分圧した電圧を前記検出電圧ＨＶｒｆとし，
　プログラム時およびイレース時において，第１の抵抗３２４と，第３の抵抗３２８およびこれに直列に接続された第２のトランジスタ３３２とで構成された第２の分圧回路で分圧した電圧を前記検出電圧ＨＶｒｆとするレベルセンサ３２０と，
　レベルセンサ３２０からイネーブル信号ＥＮＢとして供給されるレベル検出出力ＣＰＯに応じて，チャージポンプ回路３１０に供給するクロック信号ＯＳＣＫを出力し，検出出力ＣＰＯが非アクティブで発振動作を停止し，検出出力ＣＰＯがアクティブで発振動作を開始する発振回路３００と，
　プログラム動作が終了すると，ディスチャージ信号がアクティブになり，高電圧の出力電圧を低電圧の出力電圧になるまでディスチャージ動作を実行するディスチャージ回路３４０と，
　ディスチャージ動作（リカバリ期間）が終了すると，出力電圧が低電圧となるように通常の動作を開始する昇圧回路２６０と，
　を備える不揮発性半導体装置」
第５．本願発明と引用発明との対比
　本願発明は，上記「第２．平成２８年４月２８日付けの手続補正の却下の決定」の「２　補正事項」において検討した本件補正発明の構成において，
「前記昇圧回路は，該昇圧回路の前記出力電圧が第１電位の第１昇圧電圧から前記第１電位よりも低い第２電位の第２昇圧電圧に切り替わる期間において，前記出力電圧が前記第１昇圧電圧であることを示す信号を出力する」という限定事項を削除したものであるから，
　本願発明と，引用発明との，一致点，及び，相違点は，
＜一致点＞
　入力電圧を昇圧し，出力電圧を出力する昇圧回路と，
　前記昇圧回路から出力される前記出力電圧を検出し，消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器と，を有する
　ことを特徴とする半導体集積回路装置。
＜相違点ａ＞
　本件補正発明では，「前記昇圧回路を制御する検出器」に関し，「前記昇圧回路を接続され」と特定しているのに対して，引用発明の「レベルセンサ３２０」は「発振回路３００」と接続され「発振回路３００」の動作を制御することにより「チャージポンプ回路３１０」の出力電圧を制御しているものの，そのように特定されていない点。
第６．相違点についての当審の判断
　本願発明と，引用発明との＜相違点ａ＞は，本件補正発明と，引用発明との＜相違点１＞と同じものであるから，上記本願発明は，上記「第２．平成２８年４月２８日付けの手続補正の却下の決定」の「５　独立特許要件」の「（６）当審の判断」において検討したとおり，格別のものではない。
　以上に検討したとおり，＜相違点ａ＞は格別のものではなく，そして，本願発明の構成によってもたらされる効果も，当業者であれば容易に予測できる程度のものであって，格別なものとは認められない。
第７．むすび
　したがって，本願発明は，本願の原出願の特許出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて当業者が容易に発明をすることができたものであるので，特許法第２９条第２項の規定により特許を受けることができない。