(57)【要約】【課題】電源電圧の低電圧化が進んでも適正なタイミングでセンスアンプ回路を活性化させる。【解決手段】メモリセルアレイ１０は、ワード線ＷＬとビット線対ＢＬ、／ＢＬの交差部に設けられたメモリセルＭＣを配列してなる。レプリカセルアレイ２０は、レプリカセルＲＣを含む複数個のレプリカ回路２１を有する。信号検出回路３０は、複数個のレプリカ回路２１のそれぞれが出力する出力信号のうち最も遅く立ち上がる出力信号を検出して検出信号を出力する。遅延回路４０は、所定の遅延量だけこの検出信号を遅延させる。【選択図】図１
2011023076.tif 000002
【特許請求の範囲】
【請求項１】
ワード線とビット線の交差部に設けられたメモリセルを配列してなるメモリセルアレイと、
前記ビット線の信号を検知・増幅するセンスアンプ回路と、
所定のデータを固定的に保持するレプリカセルを含む複数個のレプリカ回路と、
前記複数個のレプリカ回路のそれぞれが出力する出力信号のうち最も遅く立ち上がる出力信号を検出して検出信号を出力する信号検出回路と、
前記検出信号を遅延させる遅延回路と
を備え、
前記センスアンプは、前記遅延信号に基づいて活性化される
ことを特徴とする半導体記憶装置。
【請求項２】
前記遅延回路は、前記メモリセルアレイに含まれる前記メモリセルの個数と、前記レプリカ回路の個数との比に従って前記遅延信号の遅延量を決定し、その遅延量の分だけ前記遅延信号の立ち上がりを前記検出信号に比べ遅延させる請求項１記載の半導体記憶装置。
【請求項３】
前記信号検出回路は、前記複数個のレプリカ回路のそれぞれが出力する出力信号の論理演算に従って前記検出信号を出力する論理演算回路である請求項１記載の半導体記憶装置。
【請求項４】
前記複数のレプリカ回路のそれぞれは、複数の前記レプリカセルを含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
ワード線とビット線の交差部に設けられたメモリセルを配列してなるメモリセルアレイと、
前記ビット線の信号を検知・増幅するセンスアンプ回路と、
所定のデータを固定的に保持するレプリカセルを含む複数個のレプリカ回路と
を備えた半導体記憶装置の制御方法において、
複数個の前記レプリカ回路のそれぞれが出力する出力信号のうち最も遅く立ち上がる出力信号を検出して検出信号を出力するステップと、
前記検出信号を遅延させるステップと、
前記遅延信号に基づいて前記センスアンプ回路を活性化されるステップと
を備えたことを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、及びその制御方法に関し、特にいわゆるレプリカセルを備えた半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
一般的な半導体記憶装置において、データ読み出しは、メモリセルの保持するデータに応じてビット線に現れた信号レベルを、所定のタイミングでセンスアンプ回路で検知・増幅することにより行われている。従って、半導体記憶装置の動作速度を速くするには、メモリセルの選択からセンスアンプ活性化までの時間を短縮することが望まれる。
【０００３】
しかし、センスアンプ回路を早く活性化させ過ぎると、ビット線に十分な信号レベルが現れる前にセンスアンプ回路の検知・増幅動作が開始されてしまい、誤読み出しが行われる可能性が高くなる。従って、誤読み出しが生じず、且つ動作速度を早めることができる最適なタイミングを設定することが必要である。
【０００４】
そこで、センスアンプの活性化信号を適正なタイミングで生成する（立ち上げる）ための技術として、レプリカ回路を用いた半導体記憶装置が知られている（例えば特許文献１参照）。このレプリカ回路は、メモリセルアレイと同一又は類似の構造のレプリカセルを有しており、このレプリカセルにてメモリセルからのデータ読み出しのタイミング信号を生成（模擬）した上で、そのタイミング信号に基づいてセンスアンプを活性化させるものである。レプリカ回路は、メモリセルと同一又は類似の構造を有するレプリカセルを複数個配列して形成される。
【０００５】
ところで、メモリセルの微細化に伴い、半導体記憶装置の電源電圧が低下してきている。これにより、メモリセルが出力する出力信号の遅延量のバラツキが顕著となっている。しかし、既存のレプリカ回路では、このバラツキを考慮した設計がなされておらず、このバラツキによる誤読み出しが生じる虞が大きいという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２５９５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、電源電圧の低電圧化が進んでも適正なタイミングでセンスアンプ回路を活性化させることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体記憶装置は、ワード線とビット線の交差部に設けられたメモリセルを配列してなるメモリセルアレイと、前記ビット線の信号を検知・増幅するセンスアンプ回路と、所定のデータを固定的に保持するレプリカセルを含む複数個のレプリカ回路と、前記複数個のレプリカ回路のそれぞれが出力する出力信号のうち最も遅く立ち上がる出力信号を検出して検出信号を出力する信号検出回路と、前記検出信号を遅延させる遅延回路とを備え、前記センスアンプは、前記遅延信号に基づいて活性化されることを特徴とする。
【０００９】
また、本発明の一態様に係る半導体記憶装置の制御方法は、ワード線とビット線の交差部に設けられたメモリセルを配列してなるメモリセルアレイと、前記ビット線の信号を検知・増幅するセンスアンプ回路と、所定のデータを固定的に保持するレプリカセルを含む複数個のレプリカ回路とを備えた半導体記憶装置の制御方法において、複数個の前記レプリカ回路のそれぞれが出力する出力信号のうち最も遅く立ち上がる出力信号を検出して検出信号を出力するステップと、前記検出信号を遅延させるステップと、前記遅延信号に基づいて前記センスアンプ回路を活性化されるステップとを備えたことを特徴とする。
【発明の効果】
【００１０】
この発明によれば、電源電圧の低電圧化が進んでも適正なタイミングでセンスアンプ回路を活性化させることができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に係る半導体記憶装置の全体構成を示す回路図である。
【図２】電源電圧とメモリセルからの出力信号の遅延量のバラツキとの間の関係を示すグラフである。
【図３Ａ】図１に示す信号検出回路３０の効果を説明するグラフである。
【図３Ｂ】図１に示す信号検出回路３０の効果を説明するグラフである。
【図４】本発明の実施の形態に係る半導体記憶装置の制御方法を示すフローチャートである。
【図５】信号検出回路３０の具体的構成例の１つを示す回路図である。
【発明を実施するための形態】
【００１２】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。以下の実施の形態では、本発明をスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に適用した場合を例にとって説明する。しかし、本発明はこれに限定されるものではなく、レプリカセルを配列してなるレプリカ回路を利用可能な他の半導体記憶装置にも適用可能であることはいうまでもない。
【００１３】
まず、本発明の実施の形態に係る半導体記憶装置の全体構成を図１を参照して説明する。図１に示すように、本実施の形態の半導体記憶装置は、メモリセルアレイ１０、レプリカセルアレイ２０、信号検出回路３０、遅延回路４０、及び制御回路５０から大略構成されている。
【００１４】
メモリセルアレイ１０は、ビット線対ＢＬ、／ＢＬ、及びワード線ＷＬの交差部に複数のメモリセルＭＣをマトリクス状に配列して構成される。メモリセルＭＣは、図示は省略するが、一対のインバータ回路を逆並列接続して構成される。これらワード線ＷＬに選択的に活性化信号を与えてメモリセルを選択するための構成として、ロウデコーダ１１が設けられている。また、選択されたメモリセルＭＣからビット線対ＢＬ、／ＢＬに読み出された信号を検知・増幅するためにセンスアンプ回路Ｓ／Ａが設けられている。
【００１５】
レプリカセルアレイ２０は、レプリカビット線ＲＢＬとレプリカワード線ＷＬの交差部に複数のレプリカセルＲＣをマトリクス状に配置して構成される。１本のレプリカビット線ＲＢＬに接続されるｎ個のレプリカセルＲＣは、１つのレプリカ回路２１を構成しており、従って、レプリカセルアレイ２０には、複数のレプリカ回路２１が含まれている。
【００１６】
信号検出回路３０は、複数個のレプリカ回路２１のそれぞれがレプリカビット線ＲＢＬに出力する出力信号Ｓｂｌのうち最も遅く立ち上がる出力信号Ｓｂｌｍを検出し、その検出信号Ｓｂｌｍの立ち上がりタイミングに対応する出力信号ｂ´を出力する。遅延回路４０は、この出力信号ｂ´を、更に遅延させた遅延信号ａ´を出力する。遅延信号ａ´は制御回路５０に入力され、制御回路５０は、この遅延信号ａ´に従ってセンスアンプ回路Ｓ／Ａを活性化させる。遅延回路４０が遅延信号ａ´に与える遅延量は、メモリセルアレイ１０に含まれる前記メモリセルＭＣの個数Ｎと、レプリカセルアレイ２０に含まれるレプリカ回路２１の個数Ｎ´との比に従って決定される。
【００１７】
本実施の形態の半導体記憶装置は、上述の構成、特に信号検出回路３０及び遅延回路４０を有することにより、電電電圧の低電圧化によりメモリセルＭＣが出力する出力信号の遅延量のバラツキが大きくなっても、適切なタイミングでセンスアンプ回路を活性化させることができる。従って、動作速度の低下を回避しつつ、誤読み出しを抑制することができる。
【００１８】
図２に、半導体記憶装置に与えられる電源電圧Ｖｄｄと、メモリセルＭＣの出力信号の遅延量との関係をグラフとして示す。図２において、一点破線Ａ（Ａｖ）はメモリセルＭＣの出力信号の遅延量の平均値と電源電圧Ｖｄｄとの関係を示している。また、実線Ｂ（５σ）は、平均値Ａｖより５σ（σ：標準偏差）だけ遅延量が大きい出力信号（遅延量が平均値よりも遥かに大である信号）の遅延量と電源電圧Ｖｄｄとの関係を示している。さらに、点線Ｃ（−５σ）は、平均値Ａｖより５σだけ遅延量が小さい出力信号（遅延量が平均値よりも遥かに小である信号の遅延量）の遅延量と電源電圧Ｖｄｄとの関係を示している。
図２に示すように、電源電圧が１Ｖ以上である場合には、遅延量のバラツキは殆どない。しかし、電源電圧が低下し、例えば０．８Ｖ以下になると、徐々にバラツキが大きくなる。しかし、従来のレプリカ回路は、このようなバラツキを考慮したタイミングでセンスアンプ回路の活性化信号を出力可能な構成となっていない（図２で言えば、曲線Ａの特性のみに着目してセンスアンプ回路を制御している）。従って、バラツキが大きくなって出力信号の遅延量が大きなメモリセルが読み出される場合に、十分な信号が現れる前にセンスアンプ回路を活性化させてしまい、結果として誤読み出しが生じる可能性が大きくなる。
【００１９】
そこで、本実施の形態では、信号検出回路３０において、複数のレプリカ回路２１からの出力信号Ｓｂｌのうち最も遅く立ち上がる出力信号Ｓｂｌｍを検出し、その検出信号Ｓｂｌｍの立ち上がりタイミングに対応する出力信号ｂ´を出力する。これは、図２で言うならば、曲線Ｂをも考慮してセンスアンプ回路の活性化タイミングを制御していることを意味する。従って、動作速度の低下を回避しつつ、誤読み出しの虞を抑制した半導体記憶装置を提供することができるのである。この信号検出回路３０の効果を、図３Ａ及び図３Ｂを参照して説明する。
【００２０】
図３Ａにおいて、標準偏差σの分布曲線Ｄｍｃは、メモリセルＭＣからの出力信号の遅延量のバラツキ（分布）を示している。また、グラフの右側の標準偏差σ´（＜σ）の分布曲線Ｄｗｓｔは、その無数のメモリセルＭＣの中からＮ個をランダムに選択した場合において、そのＮ個のメモリセルＭＣが出力する出力信号のうちで遅延量が最大である出力信号の遅延量の分布である。
【００２１】
この分布曲線Ｄｗｓｔは、標準偏差σ´はσよりも遥かに小さい。そして、この分布曲線Ｄｗｓｔの平均値Ａｖ´は、分布曲線Ｄｍｃの平均値Ａｖよりも次の式で示す値Ｘｓｈｉｆｔだけ大きい。
【００２２】
［数１］
Ｘｓｈｉｆｔ＝σ（２ｌｏｇ１０（Ｎ））２／３
【００２３】
すなわち、平均値Ａｖ´とＡｖとの関係は、次の式で表現され得る。この平均値Ａｖ´は、実質的にメモリセルＭＣが出力する出力信号の遅延量のうち最大（最悪）のものであるとみなすことができる。
【００２４】
［数２］
Ａｖ´＝Ａｖ＋σ（２ｌｏｇ１０（Ｎ））２／３
【００２５】
このようなメモリセルＭＣの出力信号の遅延量の最悪値を何らかの方法で知ることができれば、低電圧化により遅延量のバラツキが大きくなっても、センスアンプ回路を適切なタイミングで動作させて動作速度の低下を防止することができると共に、データの誤読み出しも防ぐことができる。
【００２６】
本実施の形態では、メモリセルＭＣの出力信号の遅延量の最悪値を推定するため、レプリカセルＲＣからなる複数のレプリカ回路２１が出力する出力信号Ｓｂｌのうち最も立ち上がりタイミングの遅い出力信号Ｓｂｌｍを検出する。レプリカセルＲＣは、所定のデータを固定的に保持している。通常、レプリカセルＲＣは、メモリセルＭＣと同一のセル構造を有し、従ってメモリセルＭＣと同一の特性を有するものとされる。レプリカセルＲＣのセル構造自体はメモリセルＭＣのそれと略同一とする一方、その上層配線のレイアウト等をメモリセルＭＲのそれとは異ならせることにより、レプリカセルＲＣに所定のデータを固定的に保持させることができる。
【００２７】
ここで、レプリカセルアレイ２０中のレプリカ回路２１の数がＮ´個であり、１つのレプリカ回路２１に含まれるレプリカセルＲＣの数がｎ個であるとする。また、１つのレプリカ回路２１中で所定の電流が流れるレプリカセルＲＣの数をｍ個とする。レプリカセルＲＣは、メモリセルＭＣと同一構造を有するので、レプリカ回路２１からの出力信号の遅延量の分布曲線Ｄｍｃｒは、図３Ｂに示すように、メモリセルＭＣと同様な分布曲線となる。ただし、その平均値Ａｖｒは、Ａｖｒ＝Ａｖ／Ｎ´ｍとなり、標準偏差σ´はσ´＝σ／（Ｎ´ｍ√ｍ）となる。このような分布曲線Ｄｍｃｒで表現される特性を有する無数のレプリカ回路２１の中からＮ´個のレプリカ回路２１をランダムに選択した場合において、そのＮ´個のレプリカ回路２１が出力する出力信号のうちで遅延量が最大である出力信号の遅延量の分布を計算する。
【００２８】
この場合、この遅延量の分布曲線Ｄｗｓｔｒの平均値Ａｖｒ´は、平均値Ａｖｒ＝Ａｖ／Ｎ´ｍとの関係で、次の式で表現され得る。
【００２９】
［数３］
Ａｖｒ´＝Ａｖ／Ｎ´ｍ＋σ／（Ｎ´ｍ√ｍ）・（２ｌｏｇ１０（Ｎ´）２／３）
【００３０】
ここで、電源電圧Ｖｄｄが小さい場合には、上記［数２］、［数３］の右辺第１項は、右辺第２項よりも遥かに小さいので無視できる。従って、ＡＶ´とＡＶｒ´の比率Ａ＝Ａｖ´／Ａｖｒ´は、両数式の割り算により、次の式で表すことができる。
【００３１】
［数４］
Ａ＝Ｎ´ｍ３／２（ｌｏｇＮ´Ｎ）２／３
【００３２】
従って、この比率Ａの分だけ、遅延回路４０にて信号ｂ´を遅延させて信号ａ´とする（すなわち、信号ｂ´の遅延量を、比率Ａで逓倍する）ことにより、メモリセルＭＣが出力する出力信号の遅延量の最悪値に対応させることができる。この信号ａ´に従って制御回路５０においてセンスアンプ回路Ｓ／Ａを制御する。
この比率Ａは、上記の［数４］からも明らかなように、メモリセルアレイ１０に含まれるメモリセルＭＣの個数Ｎと、レプリカセルアレイ２０に含まれるレプリカ回路２１の個数Ｎ´との比によって決まり、遅延回路４０は、この比に従って遅延量を決定するものということができる。これによれば、電源電圧Ｖｄｄが低電圧となった場合であっても、動作速度を低下させることなく、誤読み出しを抑制することができる。
【００３３】
次に、本実施の形態の半導体記憶装置におけるデータ読み出し時における動作手順を、図４のフローチャートを参照しつつ説明する。
まず、ビット線対ＢＬ、／ＢＬ、及びレプリカビット線ＲＢＬが所定のプリチャージ電位までプリチャージされる（ステップＳ１）。続いて、選択メモリセルＭＣに接続される選択ワード線ＷＬが活性化され（ステップＳ２）、これと同時に又はこれに引き続いてレプリカワード線ＲＷＬが活性化される（ステップＳ３）。これにより、メモリセルＭＣは導通し、その保持データをビット線対ＢＬ、／ＢＬに向けて出力を始める。これと共に、レプリカ回路２１も導通し、その保持データのレプリカビット線ＲＢＬへの出力を開始する。
【００３４】
ここで、レプリカビット線ＲＢＬが所定の電位まで立ち上がる早さはそれぞれ異なるので、信号検出回路３０は、複数のレプリカビット線ＲＢＬの信号のうち、最も遅く立ち上がる信号を検出し、その信号に対応する検出信号ｂ´を出力する（ステップＳ４）。遅延回路４０は、この検出信号ｂ´を、上述の比率Ａの分だけ遅延させて（遅延量を逓倍し）、遅延信号ａ´を生成する（ステップＳ５）。制御回路５０は、この遅延信号ａ´に従ってセンスアンプ回路Ｓ／Ａを制御する（ステップＳ５）。
【００３５】
次に、信号検出回路３０の具体的構成例の１つを図５を参照して説明する。この信号検出回路３０は、論理演算回路３１を備える。この論理演算回路３１は、２つの入力端子を備え、それぞれ１つのレプリカ回路２１が有する１本のレプリカビット線ＲＢＬに接続されている。そして、論理演算回路３１は、この２つのレプリカ回路３１のうち、いずれか遅延量が大きい方の出力信号と同期した出力信号を出力する。これら論理演算回路３１の出力端子側には、同様の論理演算回路３１が階層的に接続されており、これにより、複数のレプリカ回路２１のうち最も遅延量が大きい出力信号に合わせた出力信号が、信号検出回路３０の出力信号ｂ´とされる。この図５の回路は一例であり、遅延量が最大の出力信号を特定できる回路であれば、その他様々な形式の回路が採用可能である。
【００３６】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【符号の説明】
【００３７】
１０・・・メモリセルアレイ、  １１・・・ロウデコーダ、  １２・・・センスアンプ回路、２０・・・レプリカセルアレイ、  ２１・・・レプリカ回路、  ＭＣ・・・メモリセル、  ＲＣ・・・レプリカセル、  ３０・・・信号検出回路、  ４０・・・遅延回路、  ５０・・・制御回路。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
2011023076.tif 000006
【図４】
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【図５】
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