(57)【要約】【課題】メモリセルの集積度が高く製造コストが低い１回書込型の半導体記憶装置を提供する。【解決手段】１回書込型の半導体記憶装置において、シリコン基板上に積層体が設けられている。この積層体においては、それぞれ複数の層間絶縁膜及び電極膜ＷＬが交互に積層され、積層方向に延びる貫通ホール１７が形成されている。貫通ホール１７の内面上には、膜厚が４ｎｍ以上である電極側絶縁膜２５と、電荷蓄積膜２６と、膜厚が４ｎｍ以上である半導体側絶縁膜２７とがこの順に積層されており、貫通ホール１７の内部にはシリコンピラーＳＰが埋設されている。電極側絶縁膜２５及び半導体側絶縁膜２７は共にシリコン酸化物からなり、電極側絶縁膜２５の膜厚は半導体側絶縁膜２７の膜厚よりも薄い。【選択図】図３
2011023464.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数の層間絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、
前記貫通ホールの内面上に設けられ膜厚が４ｎｍ以上である電極側絶縁膜と、
前記電極側絶縁膜上に設けられた電荷蓄積膜と、
前記電荷蓄積膜上に設けられ膜厚が４ｎｍ以上である半導体側絶縁膜と、
前記貫通ホールの内部に埋設された半導体ピラーと、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記電極側絶縁膜と前記半導体側絶縁膜とは、同じ材料によって形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板上に設けられ膜厚が４ｎｍ以上である半導体側絶縁膜と、
前記半導体側絶縁膜上に設けられた電荷蓄積膜と、
前記電荷蓄積膜上に設けられ膜厚が４ｎｍ以上である電極側絶縁膜と、
前記電極側絶縁膜上に設けられた電極と、
を備え、
前記半導体側絶縁膜と前記電極側絶縁膜とは、同じ材料によって形成されていることを特徴とする半導体記憶装置。
【請求項４】
前記電極側絶縁膜及び前記半導体側絶縁膜は、シリコン酸化物により形成されていることを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
前記電極側絶縁膜の膜厚は、前記半導体側絶縁膜の膜厚以下であることを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１回書込型の半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、低コストで大容量のＯＴＰ（One Time Programmable：１回書込）型記憶装置が実用化されている。一般に、ＯＴＰ型記憶装置のメモリセルには、「０」又は「１」の二値データを半永久的に記憶するヒューズ素子が用いられている。ヒューズ素子としては、例えば、初期状態は絶縁性であり、書込電圧を印加することにより破壊されて導通性となるアンチヒューズがある。
【０００３】
また、近年、メモリセルの集積度を向上させて１ビット当たりのコストを低減するために、メモリセルを３次元的に配列する技術が提案されている。例えば、非特許文献１には、ビット線とワード線を交互に積層し、ビット線とワード線との間に、ヒューズ素子及びダイオードからなるメモリプラグを接続する技術が開示されている。
【０００４】
しかしながら、非特許文献１に記載の３次元積層型のＯＴＰ型記憶装置を製造するためには、ビット線、メモリプラグ及びワード線のパターン加工を単純に繰り返す必要がある。このため、積層数を増加させると、それに応じてリソグラフィの工程数も増加してしまい、製造コストが増加する。また、これらのパターン加工はいずれもクリティカルディメンジョンの加工であるため、プロセス上の負荷が大きい。従って、積層数を増加させても、１ビット当たりのチップ面積を低減することによる材料コストの削減を、製造コストの増加が相殺してしまい、結果として１ビット当たりのコストを低減することは困難である。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】"Evaluation of SiO2 Antifuse in a 3D-OTP Memory" Feng Li, et. al., IEEE TRANSACTIONS ON DEVICE AND MATERIALS RELIABILITY, VOL. 4, NO. 3, SEPTEMBER 2004, p.416-421
【特許文献】
【０００６】
【特許文献１】特開平９−３０６１８２号公報（段落００３７）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、メモリセルの集積度が高く製造コストが低い１回書込型の半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、それぞれ複数の層間絶縁膜及び電極膜が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、前記貫通ホールの内面上に設けられ膜厚が４ｎｍ以上である電極側絶縁膜と、前記電極側絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜上に設けられ膜厚が４ｎｍ以上である半導体側絶縁膜と、前記貫通ホールの内部に埋設された半導体ピラーと、を備えたことを特徴とする半導体記憶装置が提供される。
【０００９】
本発明の他の一態様によれば、半導体基板と、前記半導体基板上に設けられ膜厚が４ｎｍ以上である半導体側絶縁膜と、前記半導体側絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜上に設けられ膜厚が４ｎｍ以上である電極側絶縁膜と、前記電極側絶縁膜上に設けられた電極と、を備え、前記半導体側絶縁膜と前記電極側絶縁膜とは、同じ材料によって形成されていることを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１０】
本発明によれば、メモリセルの集積度が高く製造コストが低い１回書込型の半導体記憶装置を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る１回書込型の半導体記憶装置を例示する斜視図である。
【図２】第１の実施形態に係る１回書込型の半導体記憶装置を例示する断面図である。
【図３】第１の実施形態に係る１回書込型の半導体記憶装置の貫通ホール内を例示する部分断面図である。
【図４】第１の実施形態に係る１回書込型の半導体記憶装置の製造方法を例示する工程断面図である。
【図５】第１の実施形態に係る１回書込型の半導体記憶装置の製造方法を例示する工程断面図である。
【図６】第１の実施形態に係る１回書込型の半導体記憶装置の製造方法を例示する工程断面図である。
【図７】第１の実施形態の第１の変形例に係る１回書込型の半導体記憶装置の貫通ホール内を例示する部分断面図である。
【図８】第１の実施形態の第２の変形例に係る１回書込型の半導体記憶装置の貫通ホール内を例示する部分断面図である。
【図９】本発明の第２の実施形態に係る１回書込型の半導体記憶装置を例示する斜視図である。
【図１０】本発明の第３の実施形態に係る１回書込型の半導体記憶装置を例示する平面図である。
【図１１】図１０に示すＡ−Ａ’線による断面図である。
【図１２】第３の実施形態の第１の変形例に係る１回書込型の半導体記憶装置を例示する断面図である。
【図１３】第３の実施形態の第２の変形例に係る１回書込型の半導体記憶装置を例示する断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る１回書込型の半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る１回書込型の半導体記憶装置を例示する断面図であり、
図３は、本実施形態に係る１回書込型の半導体記憶装置の貫通ホール内を例示する部分断面図である。
なお、図１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１３】
図１及び図２に示すように、本実施形態に係る１回書込型の半導体記憶装置１（以下、単に「装置１」ともいう）は、３次元積層型の記憶装置である。後述するように、装置１においては、セルトランジスタが３次元マトリクス状に配列されている。また、各セルトランジスタには電荷蓄積膜２６が設けられており、この電荷蓄積膜２６に電荷を蓄積させることによってデータを記憶する。これにより、各セルトランジスタがメモリセルとして機能する。
【００１４】
本実施形態に係る１回書込型の半導体記憶装置１においては、例えば単結晶シリコンからなるシリコン基板１１が設けられている。シリコン基板１１においては、メモリセルが形成されるメモリアレイ領域と、メモリセルを駆動する周辺回路が形成される回路領域とが設定されている。
【００１５】
先ず、メモリアレイ領域の構成について説明する。
メモリアレイ領域においては、シリコン基板１１の上層部分に不純物が導入されて、矩形のセルソースＣＳとなっている。シリコン基板１１上におけるセルソースＣＳの直上域には、例えばシリコン酸化物（ＳｉＯ２）からなる絶縁膜１２が設けられており、その上には、例えば非晶質シリコンからなる下部選択ゲートＬＳＧが設けられており、その上には、例えばシリコン酸化物からなる絶縁膜１３が設けられている。絶縁膜１２、下部選択ゲートＬＳＧ及び絶縁膜１３により、積層体ＭＬ１が構成されている。
【００１６】
積層体ＭＬ１の上方には、例えばシリコン酸化物からなる複数の層間絶縁膜１４と例えば非晶質シリコンからなる複数の電極膜ＷＬとが交互に積層された積層体ＭＬ２が形成されている。電極膜ＷＬはワード線として機能する。また、層間絶縁膜１４は電極膜ＷＬの上下及び相互間に設けられており、電極膜ＷＬ同士を絶縁する。
【００１７】
そして、積層体ＭＬ２上には、例えばシリコン酸化物からなる絶縁膜１５が設けられており、その上には、上部選択ゲートＵＳＧが設けられており、その上には、例えばシリコン酸化物からなる絶縁膜１６が設けられている。絶縁膜１５、上部選択ゲートＵＳＧ及び絶縁膜１６により、積層体ＭＬ３が構成されている。このように、シリコン基板１１上には、積層体ＭＬ１、積層体ＭＬ２、積層体ＭＬ３がこの順に積層されている。積層体ＭＬ１、積層体ＭＬ２及び積層体ＭＬ３（以下、総称して「積層体ＭＬ」ともいう）は、Ｙ方向に沿って複数組設けられている。
【００１８】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、層間絶縁膜１４及び電極膜ＷＬの積層方向をＺ方向とする。
【００１９】
電極膜ＷＬは、上層に配置された電極膜ＷＬほどＸ方向及びＹ方向における長さが短くなっており、上方（＋Ｚ方向）から見て、各電極膜ＷＬは、それより下方に配置された電極膜ＷＬ、下部選択ゲートＬＳＧ及びセルソースＣＳの内側に配置されている。また、上部選択ゲートＵＳＧは最上層の電極膜ＷＬの内側に配置されている。これにより、積層体ＭＬの端部は階段状となっている。積層体ＭＬから見て±Ｘ方向及び±Ｙ方向の領域には、層間絶縁膜（図示せず）が設けられている。
【００２０】
上部選択ゲートＵＳＧは、例えば非晶質シリコンからなる１枚の導電膜がＹ方向に沿って分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。これに対して、電極膜ＷＬ及び下部選択ゲートＬＳＧは、各積層体ＭＬ内では分断されておらず、それぞれがＸＹ平面に平行な１枚の導電膜となっている。また、セルソースＣＳも分断されておらず、複数の積層体ＭＬの直下域をつなぐように、ＸＹ平面に平行な１枚の層状の導電領域となっている。
【００２１】
そして、積層体ＭＬには、積層方向（Ｚ方向）に延びる複数本の貫通ホール１７が形成されている。各貫通ホール１７は積層体ＭＬ全体を貫いている。すなわち、貫通ホール１７は、積層体ＭＬ１を構成する絶縁膜１２、下部選択ゲートＬＳＧ及び絶縁膜１３、積層体ＭＬ２を構成する層間絶縁膜１４及び電極膜ＷＬ、並びに、積層体ＭＬ３を構成する絶縁膜１５、上部選択ゲートＵＳＧ及び絶縁膜１６を、Ｚ方向から見て同じ位置において、それぞれ貫いている。また、貫通ホール１７は、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されており、その配列周期は、Ｘ方向及びＹ方向のそれぞれにおいて一定である。
【００２２】
各貫通ホール１７の内部には、シリコンピラーＳＰが埋設されている。シリコンピラーＳＰは、不純物がドープされた半導体、例えば、多結晶シリコン又は非晶質シリコンによって形成されている。シリコンピラーＳＰの形状は、Ｚ方向に延びる円柱形である。また、シリコンピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、その下端部はセルソースＣＳに接続されている。
【００２３】
また、積層体ＭＬ３上には絶縁膜１８が設けられており、絶縁膜１８上にはＹ方向に延びる複数本のビット配線ＢＬが設けられている。ビット配線ＢＬは、金属、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）によって形成されている。各ビット配線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラーＳＰの直上域を通過するように配設されており、絶縁膜１８に形成されたビアホール１８ａを介して、シリコンピラーＳＰの上端部に接続されている。これにより、シリコンピラーＳＰは、Ｙ方向に配列された列ごとに、異なるビット配線ＢＬに接続されている。すなわち、各シリコンピラーＳＰは、ビット配線ＢＬとセルソースＣＳとの間に接続されている。
【００２４】
更に、ビット配線ＢＬが配置されている領域の−Ｘ方向側には、Ｘ方向に延びる複数本の上部選択ゲート配線ＵＳＬが設けられている。上部選択ゲート配線ＵＳＬは、金属、例えば、タングステン、アルミニウム又は銅によって形成されている。上部選択ゲート配線ＵＳＬの本数は、上部選択ゲートＵＳＧの本数と同じであり、各上部選択ゲート配線ＵＳＬが各ビア２０を介して各上部選択ゲートＵＳＧに接続されている。
【００２５】
更にまた、ビット配線ＢＬが配置されている領域の＋Ｘ方向側には、積層体ＭＬごとに、Ｘ方向に延びる複数本のワード配線ＷＬＬ、Ｘ方向に延びる１本の下部選択ゲート配線ＬＳＬ、及びＸ方向に延びる１本のセルソース配線ＣＳＬが設けられている。ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ、及びセルソース配線ＣＳＬは、金属、例えば、タングステン、アルミニウム又は銅によって形成されている。１つの積層体ＭＬに対応するワード配線ＷＬＬの本数は、ワード線である電極膜ＷＬの数と同じであり、各ワード配線ＷＬＬはビア２１を介して各電極膜ＷＬに接続されている。また、下部選択ゲート配線ＬＳＬはビア２２を介して下部選択ゲートＬＳＧに接続されており、セルソース配線ＣＳＬはコンタクト２３を介してセルソースＣＳに接続されている。ビア２１、２２及びコンタクト２３は、それらが接続される電極膜ＷＬの直上域であって、それより上層の電極膜ＷＬから見て＋Ｘ方向側に外れた領域に形成されている。
【００２６】
ビット配線ＢＬ、上部選択ゲート配線ＵＳＬ、ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬは、Ｚ方向における位置、厚さ、材料が同一であり、例えば、１枚の金属膜がパターニングされて形成されたものである。各配線間は、層間絶縁膜（図示せず）によって絶縁されている。
【００２７】
図２及び図３に示すように、シリコンピラーＳＰにおける積層体ＭＬ２内に位置する部分（以下、「シリコンピラーの中央部」ともいう）と貫通ホール１７の側面との間の円筒状の空間には、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）２４が設けられている。ＯＮＯ膜２４においては、外側、すなわち、電極膜ＷＬ側から順に、電極側絶縁膜２５、電荷蓄積膜２６、半導体側絶縁膜２７がこの順に積層されている。電極側絶縁膜２５は層間絶縁膜１４及び電極膜ＷＬに接しており、半導体側絶縁膜２７はシリコンピラーＳＰに接している。
【００２８】
そして、本実施形態においては、電極側絶縁膜２５と半導体側絶縁膜２７とは同じ材料により形成されており、例えば、シリコン酸化物（ＳｉＯ２）により形成されている。一方、電荷蓄積膜２６は、電荷を保持する能力がある材料により形成されており、例えば、電子のトラップサイトを含む材料によって形成されており、例えばシリコン窒化物（ＳｉＮ）により形成されている。また、電極側絶縁膜２５の膜厚及び半導体側絶縁膜２７の膜厚は、ダイレクトトンネリングが生じないような膜厚であり、具体的にはそれぞれ４ｎｍ（ナノメートル）以上である。更に、半導体側絶縁膜２７の膜厚は、装置１の駆動電圧の範囲内にある所定の電圧が印加されたときにＦＮトンネリングが生じるような膜厚である。更にまた、本実施形態においては、電極側絶縁膜２５の膜厚は半導体側絶縁膜２７の膜厚よりも薄い。
【００２９】
これにより、シリコンピラーＳＰの中央部がチャネルとして機能し、電極膜ＷＬがコントロールゲートとして機能することにより、シリコンピラーＳＰと電極膜ＷＬとの交差部分に、ＭＯＮＯＳ型のセルトランジスタが形成される。そして、電荷蓄積層２６に電荷が蓄積されているか否かを情報とすることにより、このセルトランジスタがメモリセルとして機能する。
【００３０】
この結果、１本のシリコンピラーＳＰ及びその周囲には、電極膜ＷＬと同数のメモリセルがＺ方向に一列に配列され、１本のメモリストリングが構成される。また、装置１においては、複数本のシリコンピラーＳＰがＸ方向及びＹ方向に沿ってマトリクス状に配列されていることにより、複数のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
【００３１】
一方、シリコンピラーＳＰにおける積層体ＭＬ１内に位置する部分（以下、シリコンピラーの下部」ともいう）と貫通ホール１７の側面との間の円筒状の空間には、ゲート絶縁膜ＧＤが設けられている。これにより、積層体ＭＬ１内には、シリコンピラーＳＰの下部をチャネルとし、下部選択ゲートＬＳＧをゲートとした下部選択トランジスタＬＳＴが構成される。
【００３２】
更に、シリコンピラーＳＰにおける積層体ＭＬ３内に位置する部分（以下、「シリコンピラーの上部」ともいう）と貫通ホール１７の側面との間の円筒状の空間にも、ゲート絶縁膜ＧＤが設けられている。これにより、積層体ＭＬ３内には、シリコンピラーＳＰの上部をチャネルとし、上部選択ゲートＵＳＧをゲートとした上部選択トランジスタＵＳＴが構成される。なお、下部選択トランジスタＬＳＴ及び上部選択トランジスタＵＳＴは、メモリセルとしては機能せず、シリコンピラーＳＰを選択する役割を果たす。
【００３３】
次に、回路領域の構成について説明する。
装置１の回路領域（図示せず）においては、ビット配線ＢＬを介してシリコンピラーＳＰの上端部に電位を印加するビット線ドライバ回路、セルソース配線ＣＳＬ、コンタクト２３及びセルソースＣＳを介してシリコンピラーＳＰの下端部に電位を印加するセルソースドライバ回路、上部選択ゲート配線ＵＳＬ及びビア２０を介して上部選択ゲートＵＳＧに電位を印加する上部選択ゲートドライバ回路、下部選択ゲート配線ＬＳＬ及びビア２２を介して下部選択ゲートＬＳＧに電位を印加する下部選択ゲートドライバ回路、ワード配線ＷＬＬ及びビア２１を介して各ワード線ＷＬに電位を印加するワード線ドライバ回路が設けられている。
【００３４】
また、回路領域においては、これらのドライバ回路を駆動して任意のメモリセルにデータを書き込む書込回路と、これらのドライバ回路を駆動して任意のメモリセルに書き込まれているデータを読み出す読出回路が設けられている。これらの回路が設けられている回路領域には、素子分離膜並びにＰウエル及びＮウエル（図示せず）が形成されており、これらのウエル内にはトランジスタ等の素子が形成されている。なお、装置１には、メモリセルに書き込まれたデータを消去する消去回路は設けられていない。
【００３５】
本実施形態に係る１回書込型の半導体記憶装置１においては、ビット線ＢＬを選択することにより、メモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択して上部選択トランジスタＵＳＴを導通状態又は非導通状態とすることにより、メモリセルのＹ座標を選択し、電極膜ＷＬを選択することにより、メモリセルのＺ座標を選択する。そして、選択されたシリコンピラーＳＰの電位を選択された電極膜ＷＬの電位よりも低くして、選択されたメモリセルの電荷蓄積膜２６に対して、シリコンピラーＳＰからＦＮトンネリングによって電子を注入することにより、情報を記憶する。本実施形態に係る装置１は１回書込型の記憶装置であるため、メモリセルに対するデータの書き込みは１回のみ行われる。そして、各メモリセルに一旦書き込まれたデータは消去されることなく、半永久的に保持される。また、電荷蓄積膜２６に電子が蓄積されるとセルトランジスタの閾値が変化するため、このメモリセルを通過するシリコンピラーＳＰにセンス電流を流すことにより、このメモリセルに記憶された情報を読み出すことができる。データの読出回数に制限はなく、同じデータを複数回読み出すことが可能である。
【００３６】
次に、本実施形態に係る１回書込型の半導体記憶装置の製造方法について説明する。
図４、図５、図６は、本実施形態に係る１回書込型の半導体記憶装置の製造方法を例示する工程断面図である。
先ず、図４に示すように、シリコン基板１１の上層部分における所望の位置に素子分離膜（図示せず）を形成する。そして、メモリアレイ領域に不純物を導入し、シリコン基板１１の上層部分にセルソースＣＳを形成する。一方、回路領域（図示せず）にはＰウエル及びＮウエル等を形成し、各ドライバ回路を構成するトランジスタのソース・ドレインを形成する。次に、これらのトランジスタのゲートを形成する。
【００３７】
次に、シリコン基板１１上に絶縁膜１２を堆積させ、平坦化する。その後、非晶質シリコンを堆積させて導電膜からなる下部選択ゲートＬＳＧを形成し、その上に層間膜となる絶縁膜１３を形成する。これにより、シリコン基板１１上に、絶縁膜１２、下部選択ゲートＬＳＧ及び絶縁膜１３からなる積層体ＭＬ１が形成される。
【００３８】
次に、リソグラフィ及びエッチングを行うことにより、積層体ＭＬ１に、Ｚ方向（積層方向）に延びシリコン基板１１のセルソースＣＳまで到達する貫通ホール１７ａを形成する。このとき、複数個の貫通ホール１７ａを、Ｚ方向から見てマトリクス状に配列されるように、同時に形成する。この貫通ホール１７ａは、後の工程で下部選択トランジスタＬＳＴを形成するためのホールである。なお、このとき、貫通ホール１７ａの底面上には、シリコン基板１１のセルソースＣＳが一旦露出するが、この露出面上には自然酸化膜等のシリコン酸化物（図示せず）が不可避的に生成される。
【００３９】
次に、積層体ＭＬ１上の全面に、シリコン窒化膜を成膜する。このシリコン窒化膜は、積層体ＭＬ１の上面上の他に、貫通ホール１７ａの底面上及び側面上にも成膜される。次に、例えばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行って、積層体ＭＬ１の上面上及び貫通ホール１７ａの底面上に形成されたシリコン窒化膜を除去する。このとき、貫通ホール１７ａの側面上にはシリコン窒化膜が残留し、ゲート絶縁膜ＧＤとなる。
【００４０】
次に、貫通ホール１７ａの底面に対して、例えば、希フッ酸によるウェットエッチングを行う。これにより、貫通ホール１７ａの底面上から自然酸化膜等のシリコン酸化物（図示せず）が除去され、貫通ホール１７ａの底面にシリコン基板１１のセルソースＣＳが露出する。次に、貫通ホール１７ａの内部に非晶質シリコンを埋め込む。これにより、貫通ホール１７ａ内にシリコンピラーＳＰの下部が形成される。この結果、下部選択トランジスタＬＳＴが形成される。
【００４１】
次に、図５に示すように、積層体ＭＬ１上に層間絶縁膜１４及び電極膜ＷＬを交互に積層させて、積層体ＭＬ２を形成する。次に、積層体ＭＬ２上にフォトレジスト膜（図示せず）を形成して矩形状にパターニングする。そして、このフォトレジスト膜をマスクとしてＲＩＥを行い、各１層の層間絶縁膜１４及び電極膜ＷＬをパターニングする工程と、このフォトレジスト膜をアッシングしてその外形を一回り小さくする（スリミングする）工程と、を交互に繰り返して、積層体ＭＬ２の端部を階段状に加工する。
【００４２】
次に、リソグラフィ及びエッチングを行うことにより、積層体ＭＬ２における貫通ホール１７ａの直上域に、Ｚ方向に延び積層体ＭＬ１まで到達する貫通ホール１７ｂを形成する。このとき、貫通ホール１７ｂは貫通ホール１７ａに連通される。その後、全面に、シリコン酸化物からなる電極側絶縁膜２５、シリコン窒化物からなる電荷蓄積膜２６、及びシリコン酸化物からなる半導体側絶縁膜２７をこの順に成膜し、ＯＮＯ膜２４を形成する。電極側絶縁膜２５の膜厚及び半導体側絶縁膜２７の膜厚はそれぞれ４ｎｍ以上とし、半導体側絶縁膜２７を電極側絶縁膜２５よりも厚く形成する。ＯＮＯ膜２４は、積層体ＭＬ２の上面上の他に、貫通ホール１７ｂの底面上及び側面上にも形成される。
【００４３】
次に、図６に示すように、積層体ＭＬ２の上面上及び貫通ホール１７ｂの底面上からＯＮＯ膜２４を除去する。これにより、貫通ホール１７ｂの側面上のみに、ＯＮＯ膜２４が残留する。そして、貫通ホール１７ｂの内部に非晶質シリコンを埋め込むことにより、シリコンピラーＳＰの中央部を形成する。これにより、シリコンピラーＳＰと電極膜ＷＬとの交差部分にトランジスタが形成され、これがメモリセルとなる。なお、このとき、シリコンピラーＳＰの中央部は、シリコンピラーＳＰの下部と接触する。
【００４４】
次に、図１及び図２に示すように、積層体ＭＬ１の形成工程と同様な工程により、積層体ＭＬ２上に積層体ＭＬ３を形成する。積層体ＭＬ３には上部選択トランジスタＵＳＴが形成される。次に、積層体ＭＬ３上に絶縁膜１８を形成し、絶縁膜１８内にビアホール１８ａを形成すると共に、ビア２０、２１、２２及びコンタクト２３を埋設する。次に、全面に金属膜を形成し、パターニングすることにより、ビット配線ＢＬ、上部選択ゲート配線ＵＳＬ、ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬを形成する。これにより、１回書込型の半導体記憶装置１が製造される。
【００４５】
次に、本実施形態の作用効果について説明する。
本実施形態によれば、積層体ＭＬ２においてメモリセルを３次元的に配列させることができるため、メモリセルの集積度を向上させることができる。また、本実施形態によれば、電極膜ＷＬの積層数に拘わらず、貫通ホール１７ｂを１回のみ形成することにより、メモリセルが３次元的に配列された積層体ＭＬ２を形成することができる。この結果、積層数が増加してもリソグラフィの回数は増加せず、全体の製造コストを抑えることができ、従って、１ビット当たりのコストを低減することができる。これにより、メモリセルの集積度が高く製造コストが低い１回書込型の半導体記憶装置を実現することができる。
【００４６】
また、本実施形態においては、電荷蓄積膜２６を挟む電極側絶縁膜２５及び半導体側絶縁膜２７の膜厚をそれぞれ４ｎｍ以上としている。一般に、絶縁膜の膜厚を４ｎｍ以上とすれば、ダイレクトトンネリングは発生しなくなり、一定以上の電界を印加したときにＦＮトンネリングのみが発生する（例えば、特許文献１参照）。このため、電荷蓄積膜２６に注入された電子が、自己電界に起因するダイレクトトンネリングによって電極側絶縁膜２５を通過して電極膜ＷＬに漏洩したり、半導体側絶縁膜２７を通過してシリコンピラーＳＰに漏洩したりすることがない。この結果、本実施形態に係る１回書込型の半導体記憶装置１はリテンション特性が良好であり、一旦書き込んだデータを長期間安定して保持することができる。
【００４７】
更に、本実施形態においては、電極側絶縁膜２５と半導体側絶縁膜２７とを同じ材料により形成しているため、製造工程を簡略化できる。更にまた、電極側絶縁膜２５及び半導体側絶縁膜２７を低電界リークが少ないシリコン酸化膜によって形成しているため、電荷保持特性が良好であり、リテンション特性をより一層向上させることができる。
【００４８】
更にまた、本実施形態においては、電極側絶縁膜２５を半導体側絶縁膜２７よりも薄く形成しているため、貫通ホール１７の直径を小さくすることができる。これにより、装置１の平面構造を微細化し、メモリセルの集積度をより一層向上させることができる。なお、電極側絶縁膜２５の膜厚及び半導体側絶縁膜２７の膜厚は、例えば、装置１を切断して電極側絶縁膜２５及び半導体側絶縁膜２７の断面を露出させ、この断面をＴＥＭ（transmission electron microscopy：透過型電子顕微鏡）で観察することにより、測定することができる。この場合、各膜の膜厚をそれぞれ複数の部分で測定し、その測定値の平均値を採用してもよい。後述の第２の実施形態についても、同様である。
【００４９】
なお、装置１と同様な構成の装置を、繰り返し書込・消去が可能な記憶装置として使用しようとすると、回路領域に消去回路を設けることが必要になる。これにより、装置の回路領域が大型化する。また、この場合、メモリセルに書き込まれたデータを消去する動作は、シリコンピラーＳＰの電位を電極膜ＷＬの電位よりも高くして、シリコンピラーＳＰから電荷蓄積膜２６に対して正孔を注入し、電荷蓄積膜２６に蓄積されている電子を対消滅させる動作となる。このとき、シリコンピラーＳＰからは電荷蓄積膜２６に対して正孔を注入させつつ、電極膜ＷＬからは電荷蓄積膜２６に対して電子が逆注入されないように、電極側絶縁膜２５を半導体側絶縁膜２７よりも十分に厚くする必要がある。逆に言えば、電極側絶縁膜２５が半導体側絶縁膜２７よりも薄い本実施形態に係る装置１においては、このような消去動作は不可能である。しかしながら、本実施形態に係る装置１は１回書込型の記憶装置であり、消去動作は不要であるため、問題は生じない。
【００５０】
また、一般に、電極側絶縁膜２５が薄いと、データの書込動作にも支障が出ることが考えられる。すなわち、シリコンピラーＳＰから電荷蓄積膜２６に対して電子を注入する際に、電極膜ＷＬから電荷蓄積膜２６に対して正孔が逆注入されてしまう可能性がある。しかし、本実施形態においては、シリコンピラーＳＰの形状を円柱形としているため、外側に配置された電極側絶縁膜２５の曲率半径は内側に配置された半導体側絶縁膜２７の曲率半径よりも大きく、カーブが緩い。このため、電極側絶縁膜２５に印加される電界は半導体側絶縁膜２７に印加される電界よりも緩和され、書込動作に支障は生じない。
【００５１】
次に、本実施形態の変形例について説明する。
先ず、本実施形態の第１の変形例について説明する。
図７は、本変形例に係る１回書込型の半導体記憶装置の貫通ホール内を例示する部分断面図である。
図７に示すように、本変形例に係る１回書込型の半導体記憶装置においては、電極側絶縁膜２５の膜厚と半導体側絶縁膜２７の膜厚とが等しい。これにより、前述の第１の実施形態と比較して、貫通ホール１７の直径はやや大きくなるものの、書込動作をより安定させることができる。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００５２】
次に、本実施形態の第２の変形例について説明する。
図８は、本変形例に係る１回書込型の半導体記憶装置の貫通ホール内を例示する部分断面図である。
図８に示すように、本変形例に係る１回書込型の半導体記憶装置においては、電極側絶縁膜２５の膜厚が半導体側絶縁膜２７の膜厚よりも厚い。これにより、前述の第１の変形例と比較して、貫通ホール１７の直径は更に大きくなるものの、書込動作をより一層安定させることができる。また、シリコンピラーＳＰの形状は円柱形に限定されなくなり、設計の自由度が増加する。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００５３】
次に、本発明の第２の実施形態について説明する。
図９は、本実施形態に係る１回書込型の半導体記憶装置を例示する斜視図である。
前述の第１の実施形態及びその変形例においては、シリコンピラーＳＰの上方にビット線ＢＬが設けられ、シリコンピラーＳＰの下方にセルソースＣＳが設けられ、シリコンピラーＳＰの形状がＩ字形である例を示した。これに対して、本実施形態においては、Ｕ字形のピラーが設けられている例を示す。
【００５４】
図９に示すように、本実施形態に係る１回書込型の半導体記憶装置２（以下、「装置２」ともいう）においては、Ｙ方向において隣り合う１対のシリコンピラーＳＰの下端同士が接続部材２８を介して結合されて、１本のＵ字形のＵ字ピラー２９が形成されている。接続部材２８は、シリコンピラーＳＰと同じ半導体材料によって一体的に形成されている。また、接続部材２８は、絶縁膜１２上に設けられたバックゲート電極膜１９内に埋め込まれている。更に、接続部材２８とバックゲート電極１９との間には、バックゲート電極１９側から順に、電極側絶縁膜２５、電荷蓄積膜２６、半導体側絶縁膜２７が設けられている。また、Ｘ方向に延びるソース線ＳＬが、シリコンピラーＳＰの上方、例えば、上部選択ゲートＵＳＧとビット線ＢＬとの間に設けられている。そして、Ｕ字形のシリコン部材２９の一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されている。更に、電極膜ＷＬはＸ方向に配列されたシリコンピラーＳＰの列毎に分断されている。
【００５５】
装置２は、積層体ＭＬにＵ字形の貫通ホールを形成し、この貫通ホールの内面上にＯＮＯ膜２４を形成した後、貫通ホール内にシリコンを埋め込むことにより、作製することができる。この方法によれば、前述の第１の実施形態と比較して、貫通ホールの底面からＯＮＯ膜２４を除去する必要がないため、プロセスの難易度を下げることができる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。すなわち、装置２においても、電極側絶縁膜２５及び半導体側絶縁膜２７はシリコン酸化物により形成されており、膜厚はそれぞれ４ｎｍ以上である。
【００５６】
次に、本発明の第３の実施形態について説明する。
図１０は、本実施形態に係る１回書込型の半導体記憶装置を例示する平面図であり、
図１１は、図１０に示すＡ−Ａ’線による断面図である。
図１０及び図１１に示すように、本実施形態に係る１回書込型の半導体記憶装置３（以下、単に「装置３」ともいう）は、平面型の記憶装置である。装置３においては、シリコン基板３１が設けられている。
【００５７】
装置３においては、複数のメモリセルが設けられたメモリアレイ領域と、メモリアレイ領域を駆動する周辺回路が設けられた回路領域とが設けられている。回路領域には、メモリアレイ領域の各配線に電位を供給する各ドライバ回路と、これらのドライバ回路を駆動して任意のメモリセルにデータを書き込む書込回路と、任意のメモリセルからデータを読み出す読出回路とが設けられている。なお、装置３は１回書込型の記憶装置であるため、メモリセルに書き込まれたデータを消去する消去回路は設けられていない。
【００５８】
メモリアレイ領域においては、メモリセル領域Ｒｍｃが設定されており、メモリセル領域Ｒｍｃを挟む領域には、一対の選択トランジスタ領域Ｒｓｔが設定されている。以下、説明の便宜上、シリコン基板３１の上面に平行な方向のうち、選択トランジスタ領域Ｒｓｔ、メモリセル領域Ｒｍｃ及び選択トランジスタ領域Ｒｓｔの配列方向を「Ｙ方向」とし、Ｙ方向に対して直交する方向を「Ｘ方向」とする。また、シリコン基板３１の上面に対して垂直な方向を「Ｚ方向」とする。
【００５９】
シリコン基板３１の上層部分には、素子分離絶縁体として、複数本のＳＴＩ（shallow trench isolation）３２が形成されている。ＳＴＩ３２はトレンチ内にシリコン酸化物（ＳｉＯ２）が埋め込まれることにより形成されており、その形状はＹ方向に延びるストライプ状であり、シリコン基板３１の上層部分を複数本の半導体部分３３に区画している。半導体部分３３は、後述するメモリストリングのアクティブエリア（ＡＡ）として機能する。各ＳＴＩ３２及び半導体部分３３は、一方の選択トランジスタ領域Ｒｓｔからメモリセル領域Ｒｍｃを通過して他方の選択トランジスタ領域Ｒｓｔに達するように形成されている。すなわち、ＳＴＩ３２及び半導体部分３３のＹ方向における両端部は選択トランジスタ領域Ｒｓｔに配置されており、中央部はメモリセル領域Ｒｍｃに配置されている。
【００６０】
メモリセル領域Ｒｍｃにおいては、半導体部分３３の直上域に半導体側絶縁膜３７が設けられている。半導体側絶縁膜３７は、ダイレクトトンネリングが発生せず、通常は絶縁性であるが、装置３の駆動電圧の範囲内にある所定の電圧が印加されるとＦＮトンネリングが発生し、トンネル電流を流す膜である。半導体側絶縁膜３７の膜厚は、ダイレクトトンネリングが発生しないような膜厚、すなわち、４ｎｍ以上であり、所定の電圧が印加されるとＦＮトンネリングが発生するような膜厚である。
【００６１】
また、半導体側絶縁膜３７上には電荷蓄積膜３６が設けられている。電荷蓄積膜３６は電荷を保持する能力がある膜であり、例えば、電子のトラップサイトを含む膜であり、例えばシリコン窒化物（ＳｉＮ）により形成されている。更に、電荷蓄積膜３６上には電極側絶縁膜３５が設けられている。電極側絶縁膜３５の膜厚もダイレクトトンネリングが発生しないような膜厚であり、具体的には４ｎｍ以上の膜厚である。半導体側絶縁膜３７及び電極側絶縁膜３５は同じ材料により形成されており、例えば、シリコン酸化物（ＳｉＯ２）により形成されている。
【００６２】
そして、電極側絶縁膜３５上には、Ｘ方向に延びるライン状の制御ゲート電極ＣＧが複数本設けられている。制御ゲート電極ＣＧは例えば金属により形成されている。一方、選択トランジスタ領域Ｒｓｔにおいては、半導体部分３３の直上域に例えばシリコン酸化物からなるゲート絶縁膜（図示せず）が設けられている。また、ゲート絶縁膜上には、Ｘ方向に延びるライン状の選択ゲート電極ＳＧが設けられている。選択ゲート電極ＳＧは例えば金属により形成されている。
【００６３】
また、装置３においては、半導体側絶縁膜３７、電荷蓄積膜３６、電極側絶縁膜３５、制御ゲート電極ＣＧ、ゲート絶縁膜（図示せず）及び選択ゲート電極ＳＧを埋め込むように、層間絶縁膜（図示せず）が設けられている。層間絶縁膜上には、半導体部分３３毎に、Ｙ方向に延びるビット線（図示せず）が設けられている。そして、各ビット線は、層間絶縁膜中に形成されたコンタクト（図示せず）を介して各半導体部分３３に接続されている。
【００６４】
本実施形態に係る装置３においては、アクティブエリア（ＡＡ）として機能する半導体部分３３と、ワード線として機能する制御ゲート電極ＣＧとの最近接点毎に、ＭＯＮＯＳ型のトランジスタからなるメモリセルが形成される。そして、Ｙ方向に沿って配列され、半導体部分３３を共有する複数のメモリセルによってメモリストリングが構成されている。一方、選択ゲート電極ＳＧと半導体部分３３との最近接点毎に、選択トランジスタが形成される。これにより、メモリストリングの両端部に選択トランジスタが接続される。そして、Ｙ方向に延びる半導体部分３３が複数本形成されており、Ｘ方向に延びる制御ゲート電極ＣＧがこれら複数本の半導体部分３３を跨ぐように複数本配設されていることにより、メモリアレイ領域には複数個のメモリセルがマトリクス状に配列されている。各メモリセルに対するデータの書込方法及び読出方法は、前述の第１の実施形態と同様である。
【００６５】
次に、本実施形態の作用効果について説明する。
本実施形態によれば、構成が簡略なＭＯＮＯＳ型トランジスタによってメモリセルを構成し、これを２次元的に配列させているため、製造コストを抑えつつ、メモリセルの集積度を向上させることができる。これにより、メモリセルの集積度が高く製造コストが低い１回書込型の半導体記憶装置を実現することができる。
【００６６】
また、本実施形態においては、電荷蓄積膜３６を挟む電極側絶縁膜３５及び半導体側絶縁膜３７の膜厚をそれぞれ４ｎｍ以上としている。これにより、電荷蓄積膜３６に注入された電子が、自己電界に起因するダイレクトトンネリングによって電極側絶縁膜３５を通過して制御ゲート電極ＣＧに漏洩したり、半導体側絶縁膜３７を通過して半導体部分３３に漏洩したりすることがない。この結果、一旦書き込んだデータを長期間安定して保持することができる。更に、本実施形態においては、電極側絶縁膜３５を半導体側絶縁膜３７よりも薄く形成しているため、製造コストをより一層低減することができる。
【００６７】
更にまた、本実施形態においては、電極側絶縁膜３５と半導体側絶縁膜３７とを同じ材料により形成しているため、製造工程を簡略化できる。更にまた、電極側絶縁膜３５及び半導体側絶縁膜３７を低電界リークが少ないシリコン酸化膜によって形成しているため、電荷保持特性が良好であり、リテンション特性をより一層向上させることができる。
【００６８】
なお、装置３と同様な構成の装置を、繰り返し書込・消去が可能な記憶装置として使用しようとすると、回路領域に消去回路を設けることが必要になる。これにより、装置の回路領域が大型化する。また、この場合、メモリセルに書き込まれたデータの消去は、半導体部分３３の電位を制御ゲート電極ＣＧの電位よりも高くして、半導体部分３３から電荷蓄積膜３６に対して正孔を注入し、電荷蓄積膜３６に蓄積されている電子を対消滅させることにより行うことになる。このとき、平面型の装置３においては、前述の第１の実施形態に係る装置１とは異なり、曲率半径の違いによる電界緩和効果は得られないため、電極側絶縁膜３５及び半導体側絶縁膜３７の誘電率が同じであれば、電極側絶縁膜３５に印加される電界の強度と半導体側絶縁膜３７に印加される電界の強度とは等しくなる。このため、半導体部分３３から電荷蓄積膜３６に対して正孔を注入しようとすると、制御ゲート電極ＣＧから電荷蓄積膜３６に対して電子が逆注入されてしまい、消去動作の実行は不可能である。
【００６９】
このような装置において、消去動作を行うためには、半導体部分３３からは電荷蓄積膜３６に対して正孔を注入させつつ、制御ゲート電極ＣＧからは電荷蓄積膜３６に対して電子が逆注入されないようにする必要がある。そのためには、以下の方法が考えられる。
【００７０】
第１の方法として、印加される電界が同じでも半導体側絶縁膜のみに電流を流すために、半導体側絶縁膜をダイレクトトンネリングが発生する程度まで薄くすることが考えられる。すなわち、半導体側絶縁膜の膜厚を４ｎｍ未満とする。しかしながら、この場合は、電荷蓄積膜に注入された電子が、半導体側絶縁膜を介して漏洩しやすくなり、リテンション特性が低下する。このため、データを長期間安定して保持することが困難になる。
【００７１】
第２の方法として、電極側絶縁膜に印加される電界を緩和するために、電極側絶縁膜を半導体側絶縁膜よりも誘電率が高い材料によって形成することが考えられる。例えば、半導体側絶縁膜をシリコン酸化物（ＳｉＯ２）により形成する場合は、電極側絶縁膜をアルミナ（Ａｌ２Ｏ３）により形成する。しかしながら、この場合は、電極側絶縁膜の低電界リーク電流が大きくなり、やはりリテンション特性が低下する。
【００７２】
このように、本実施形態に係る装置３と同様な構成の装置を、繰り返し書込・消去が可能な記憶装置として使用することは困難である。しかしながら、本実施形態に係る装置３は１回書込型（ＯＴＰ型）の記憶装置であり、消去動作は不要であるため、問題は生じない。
【００７３】
次に、本実施形態の変形例について説明する。
先ず、本実施形態の第１の変形例について説明する。
図１２は、本変形例に係る１回書込型の半導体記憶装置を例示する断面図である。
図１２に示すように、本変形例に係る１回書込型の半導体記憶装置においては、電極側絶縁膜３５の膜厚と半導体側絶縁膜３７の膜厚とが等しい。これにより、前述の第３の実施形態と比較して、電極側絶縁膜３５の成膜時間は長くなるものの、書込動作をより安定させることができる。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第３の実施形態と同様である。
【００７４】
次に、本実施形態の第２の変形例について説明する。
図１３は、本変形例に係る１回書込型の半導体記憶装置を例示する断面図である。
図１３に示すように、本変形例に係る１回書込型の半導体記憶装置においては、電極側絶縁膜３５が半導体側絶縁膜３７よりも厚い。これにより、前述の第３の実施形態の第１の変形例と比較して、電極側絶縁膜３５の成膜時間は更に長くなるものの、書込動作をより一層安定させることができる。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第３の実施形態と同様である。
【００７５】
以上、実施形態及びその変形例を参照して本発明を説明したが、本発明はこれらの実施形態及び変形例に限定されるものではない。前述の各実施形態又は変形例に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００７６】
１、２、３  半導体記憶装置、１１  シリコン基板、１２、１３  絶縁膜、１４  層間絶縁膜、１５、１６  絶縁膜、１７、１７ａ、１７ｂ、１７ｃ  貫通ホール、１８  絶縁膜、１８ａ  ビアホール、１９  バックゲート電極膜、２０、２１、２２  ビア、２３  コンタクト、２４  ＯＮＯ膜、２５  電極側絶縁膜、２６  電荷蓄積膜、２７  半導体側絶縁膜、２８  接続部材、２９  Ｕ字ピラー、３１  シリコン基板、３２  ＳＴＩ、３３  半導体部分、３５  電極側絶縁膜、３６  電荷蓄積膜、３７  半導体側絶縁膜、ＢＬ  ビット配線、ＣＧ  制御ゲート電極、ＣＳ  セルソース、ＣＳＬ  セルソース配線、ＧＤ  ゲート絶縁膜、ＬＳＧ  下部選択ゲート、ＬＳＬ  下部選択ゲート配線、ＬＳＴ  下部選択トランジスタ、ＭＬ、ＭＬ１、ＭＬ２、ＭＬ３  積層体、Ｒｍｃ  メモリセル領域、Ｒｓｔ  選択トランジスタ領域、ＳＧ  選択ゲート電極、ＳＬ  ソース線、ＳＰ  シリコンピラー、ＵＳＧ  上部選択ゲート、ＵＳＬ  上部選択ゲート配線、ＵＳＴ  上部選択トランジスタ、ＷＬ  電極膜、ＷＬＬ  ワード配線
【図１】
2011023464.tif 000003
【図２】
2011023464.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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