(57)【要約】【課題】メモリーの実動作周波数でのテスト等を行うことができる集積回路装置、表示コントローラー及び電子機器等を提供すること。【解決手段】集積回路装置は、内部バス１８０と、テスト回路１６０と、メモリーコントローラー１４０と、を含む。テスト回路１６０は、メモリー２０をテストするテストパターンを出力し、そのテストパターンにより得られるメモリー２０のテスト結果を取得する。メモリーコントローラー１４０は、内部バス１８０を介して、テスト回路１６０とメモリー２０とのインターフェース処理を行う。【選択図】      図３
2011043354.tif 000002
【特許請求の範囲】
【請求項１】
内部バスと、
メモリーをテストするテストパターンを出力し、前記テストパターンにより得られる前記メモリーのテスト結果を取得するテスト回路と、
前記内部バスを介して、前記テスト回路と前記メモリーとのインターフェース処理を行うメモリーコントローラーと、
を含むことを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記テスト回路は、
前記テストパターンにより得られる前記メモリーからの出力信号と、前記出力信号の期待値とを比較して前記テスト結果を取得する比較回路と、
前記テスト結果を記憶する第１のレジスターと、
を含むことを特徴とする集積回路装置。
【請求項３】
請求項２において、
前記テスト回路は、
前記メモリーの各アドレスに対応する書き込みデータを出力し、前記書き込みデータが前記各アドレスに書き込まれた後に前記各アドレスから読み出された読み出しデータを取得し、
前記比較回路は、
前記書き込みデータと前記読み出しデータとを比較してフェイルアドレスとリザルト信号を取得し、
前記第１のレジスターは、
前記フェイルアドレスと前記リザルト信号を前記テスト結果として記憶することを特徴とする集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記テスト回路は、
外部からの制御用データが設定される第２のレジスターを有し、
前記第２のレジスターに設定された前記制御用データに基づいて、前記メモリーのテストを制御することを特徴とする集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記テスト回路は、
前記メモリーのテストが終了した状態であるか否かを設定する第３のレジスターを有することを特徴とする集積回路装置。
【請求項６】
請求項４において、
前記テスト回路は、
前記メモリーのパワーセーブ状態におけるテストの開始を待機する状態であるか否かを設定する第３のレジスターを有し、
前記第３のレジスターに待機状態を示すレジスター値を設定し、前記パワーセーブ状態におけるテストの実行を指示する制御用データが外部から前記第２のレジスターに設定されることで、前記パワーセーブ状態におけるテストを実行することを特徴とする集積回路装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記テスト回路は、
外部からの前記テストパターンが設定される第４のレジスターを有し、
前記第４のレジスターに設定された前記テストパターンに基づいて、前記メモリーのテストを行うことを特徴とする集積回路装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記内部バスの転送周波数がｆ１ヘルツであり、前記内部バスのバス幅がｂ１ビットであり、前記メモリーの動作周波数がｆ２ヘルツであり、前記メモリーのバス幅がｂ２ビットである場合に、ｆ１×ｂ１≧ｆ２×ｂ２を満たすことを特徴とする集積回路装置。
【請求項９】
請求項１乃至８のいずれかに記載の集積回路装置と、
前記集積回路装置にスタックされた前記メモリーと、
を含むことを特徴とする表示コントローラー。
【請求項１０】
請求項１乃至８のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置、表示コントローラー及び電子機器等に関する。
【背景技術】
【０００２】
種々の画像を表示する表示装置には、表示制御を行う表示コントローラー（広義には、集積回路装置）が一般に用いられている（例えば、特許文献１に開示された表示コントローラー）。表示コントローラーは、ホスト等から入力された画像データを画像メモリー（広義には、メモリー）に記憶し、その画像データに基づいて表示制御を行う。この画像メモリーは、例えば表示コントローラーの外部や、表示コントローラーのチップにスタックして設けられ、量産時において表示コントローラーとともにテスト（量産テスト）の対象となる。
【０００３】
例えば、画像メモリーのテスト手法として、テスターから画像メモリーに対してテストパターンを書き込み、その書き込んだテストパターンを読み出して期待値と比較する手法が考えられる。しかしながら、この手法では、汎用ロジックテスター等を用いた場合に、一般的に高周波数で動作する画像メモリーを実動作周波数でテストできなくなってしまう場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１８００２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の幾つかの態様によれば、メモリーの実動作周波数でのテスト等を行うことができる集積回路装置、表示コントローラー及び電子機器等を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、内部バスと、メモリーをテストするテストパターンを出力し、前記テストパターンにより得られる前記メモリーのテスト結果を取得するテスト回路と、前記内部バスを介して、前記テスト回路と前記メモリーとのインターフェース処理を行うメモリーコントローラーと、を含む集積回路装置に関係する。
【０００７】
本発明の一態様によれば、内部バスを介して、テスト回路とメモリーとのインターフェース処理が行われる。そして、テスト回路によって、メモリーをテストするテストパターンが出力され、そのテストパターンにより得られるメモリーのテスト結果が取得される。これにより、メモリーの実動作周波数でのテスト等が可能になる。
【０００８】
また、本発明の一態様では、前記テスト回路は、前記テストパターンにより得られる前記メモリーからの出力信号と、前記出力信号の期待値とを比較して前記テスト結果を取得する比較回路と、前記テスト結果を記憶する第１のレジスターと、を含んでもよい。
【０００９】
このようにすれば、メモリーからの出力信号と出力信号の期待値とを比較することでテスト結果を取得し、そのテスト結果を第１のレジスターに記憶できる。これにより、第１のレジスターにアクセスすることでテスト結果を取得できるため、実動作周波数でメモリーをテストできる。
【００１０】
また、本発明の一態様では、前記テスト回路は、前記メモリーの各アドレスに対応する書き込みデータを出力し、前記書き込みデータが前記各アドレスに書き込まれた後に前記各アドレスから読み出された読み出しデータを取得し、前記比較回路は、前記書き込みデータと前記読み出しデータとを比較してフェイルアドレスとリザルト信号を取得し、前記第１のレジスターは、前記フェイルアドレスと前記リザルト信号を前記テスト結果として記憶してもよい。
【００１１】
このようにすれば、テストパターンとして書き込みデータを出力し、メモリーの出力信号として読み出しデータを取得できる。そして、読み出しデータと、期待値としての書き込みデータとを比較することで、フェイルアドレスとリザルト信号をテスト結果として取得し、第１のレジスターに記憶できる。
【００１２】
また、本発明の一態様では、前記テスト回路は、外部からの制御用データが設定される第２のレジスターを有し、前記第２のレジスターに設定された前記制御用データに基づいて、前記メモリーのテストを制御してもよい。
【００１３】
このようにすれば、外部から第２のレジスターに制御データが設定されることで、メモリーのテストを制御できる。
【００１４】
また、本発明の一態様では、前記テスト回路は、前記メモリーのテストが終了した状態であるか否かを設定する第３のレジスターを有してもよい。
【００１５】
このようにすれば、第３のレジスターにアクセスすることで、メモリーのテストが終了した状態であることを検出できる。
【００１６】
また、本発明の一態様では、前記テスト回路は、前記メモリーのパワーセーブ状態におけるテストの開始を待機する状態であるか否かを設定する第３のレジスターを有し、前記第３のレジスターに待機状態を示すレジスター値を設定し、前記パワーセーブ状態におけるテストの実行を指示する制御用データが外部から前記第２のレジスターに設定されることで、前記パワーセーブ状態におけるテストを実行してもよい。
【００１７】
このようにすれば、第３のレジスターにアクセスすることで、メモリーのパワーセーブ状態におけるテストの開始を待機する状態であるか否かを検出できる。そして、パワーセーブ状態におけるテストの開始を待機する状態であることが検出された後に第２のレジスターに制御用データが設定されることで、パワーセーブ状態におけるテストを実行できる。
【００１８】
また、本発明の一態様では、前記テスト回路は、外部からの前記テストパターンが設定される第４のレジスターを有し、前記第４のレジスターに設定された前記テストパターンに基づいて、前記メモリーのテストを行ってもよい。
【００１９】
このようにすれば、外部からのテストパターンが第４のレジスターに設定されることで、テストパターンを修正でき、任意のテストパターンに基づいてメモリーを実動作周波数でテストできる。
【００２０】
また、本発明の一態様では、前記内部バスの転送周波数がｆ１ヘルツであり、前記内部バスのバス幅がｂ１ビットであり、前記メモリーの動作周波数がｆ２ヘルツであり、前記メモリーのバス幅がｂ２ビットである場合に、ｆ１×ｂ１≧ｆ２×ｂ２を満たしてもよい。
【００２１】
このようにすれば、テスト回路とメモリーとの間の転送レートｆ１×ｂ１を、メモリーの動作レートｆ２×ｂ２以上にできる。これにより、メモリーを実動作周波数でテストするために必要なテストパターンの転送レートを確保できる。
【００２２】
また、本発明の他の態様は、上記のいずれかに記載の集積回路装置と、前記集積回路装置にスタックされた前記メモリーと、を含む表示コントローラーに関係する。
【００２３】
また、本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００２４】
【図１】比較例の表示コントローラーの接続構成例。
【図２】図２（Ａ）、図２（Ｂ）は、比較例の動作説明図。
【図３】本実施形態の表示コントローラーの構成例。
【図４】本実施形態のタイミングチャート例。
【図５】本実施形態の動作説明図。
【図６】本実施形態の動作説明図。
【図７】テスト回路の詳細な構成例。
【図８】電子機器の構成例。
【発明を実施するための形態】
【００２５】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２６】
１．比較例
以下では、本実施形態の集積回路装置が、電気光学装置の表示制御を行う表示コントローラーであり、テスト対象のメモリーが画像メモリーである場合を例に説明する。但し本実施形態の集積回路装置は、表示制御以外の他の機能を有する装置であってもよく、テスト対象のメモリーが他のメモリーであってもよい。
【００２７】
まず、図１、図２（Ａ）、図２（Ｂ）を用いて本実施形態の比較例について説明する。図１に、比較例の表示コントローラーＤＣの接続構成例を示す。通常動作時には、画像処理回路ＰＣが、図示しないホスト等から受信した画像データを画像処理し、メモリーコントローラーＭＣが、画像処理後の画像データを画像メモリーＰＭに書き込む。そして、表示制御回路ＤＩＦが、画像メモリーＰＭから画像データを読み出して電気光学装置ＤＰに画像を表示する。これらの動作は、内蔵のクロック生成回路ＰＬＬが生成するクロックに同期して行われる。
【００２８】
一方、画像メモリーＰＭのテスト時には、外部のテスターＴＳが、ホストＩ／Ｆ回路ＩＦを介して画像メモリーＰＭにアクセスする。テスターＴＳは、画像メモリーＰＭに対してテストパターン（書き込みデータ）を書き込む。そして、書き込んだデータを画像メモリーＰＭから読み出し、その読み出しデータと期待値（書き込みデータ）とを比較してテスト結果を取得する。これらの動作は、テスターＴＳが供給するクロックに同期して行われる。
【００２９】
例えば、画像メモリーＰＭは、ＳＤＲＡＭ等で構成され、表示コントローラーＤＣのチップにスタックされて１つのＬＳＩとしてパッケージされる。このＬＳＩには、表示コントローラーＤＣを構成するロジック回路と、画像メモリーＰＭを構成するＳＤＲＡＭ等が混在する。そのため、このＬＳＩの量産テストを、画像メモリーＰＭを含めて汎用ロジックテスターにより行う場合がある。この場合、画像メモリーＰＭの動作周波数は他のロジック回路よりも一般に高いため、画像メモリーＰＭの実動作周波数で画像メモリーＰＭをテストできない等の問題が生ずる場合がある。
【００３０】
例えば、図２（Ａ）に示すように、テスターＴＳからのクロックＴＣＫに同期して、画像メモリーＰＭのテストを行うものとする。このとき、各アドレスからの読み出しデータＲＤａｔａと書き込みデータとの比較結果は、信号Ｓｔａｔｕｓとして出力される。Ａ１に示すように、アドレス２の読み出しデータＤ２’が書き込みデータと異なる場合、Ａ２に示すように、アドレス２に対応する信号Ｓｔａｔｕｓがローレベルになる。そして、Ａ３に示すように、信号Ｒｅｓｕｌｔがハイレベルになることで、テスターＴＳがフェイルを検出する。
【００３１】
このように、テスターＴＳからのクロックＴＣＫに基づいてテストを行った場合、テスト時の動作周波数はクロックＴＣＫの周波数で制限されてしまう。そのため、クロックＴＣＫの最大周波数が、画像メモリーＰＭの動作周波数（ＰＬＬのクロックＰＣＫの周波数）よりも低い場合には、画像メモリーＰＭを実動作周波数でテストできなくなってしまう。また、実動作周波数より低い周波数でテストするため、実動作周波数でテストした場合と比べてテスト時間（パターン長）が長くなってしまう。
【００３２】
この点を解決するために、図２（Ｂ）に示すように、ＰＬＬのクロックＰＣＫに同期して画像メモリーＰＭのテストを行う手法が考えられる。しかしながら、この手法では、読み出しデータＲＤａｔａは、ＰＬＬのクロックＰＣＫに同期して出力される。そのため、テスターＴＳのクロックＴＣＫとの同期がとれず、テストパターンの作り込みが困難となる。例えば、クロックＰＣＫより周波数が低いテスターＴＳのクロックＴＣＫでは、信号Ｓｔａｔｕｓを取得できなくなってしまう。テスト開発やサンプル評価、不良解析の際にはフェイルアドレスを知る必要があるが、ＰＬＬのクロックＰＣＫに基づいてテストするとテスターＴＳがフェイルアドレスを取得できなくなってしまう。
【００３３】
また、ホストＩ／Ｆ回路を介してテストパターンの書き込み及び読み出しを行うと、画像メモリーＰＭに対する書き込み及び読み出しのバースト長を制御できない場合がある。そのため、所望のアクセス方法で画像メモリーＰＭをテストできなくなってしまう場合がある。
【００３４】
２．構成例
図３に、本実施形態の表示コントローラーの構成例を示す。この表示コントローラー１００（広義には、集積回路装置）は、ホストＩ／Ｆ回路１１０、画像処理回路１２０、メモリーコントローラー１４０、表示制御回路１５０、テスト回路１６０、クロック生成回路１７０を含む。なお、本実施形態はこの構成に限定されず、その構成要素の一部を省略したり（例えば、画像処理回路、クロック生成回路）、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００３５】
図３に示す表示コントローラー１００は、内部バス１８０に接続されるテスト回路１６０を含むことで、画像メモリー２０の実動作周波数でのテストやテスト回路の再利用を実現するためのものである。
【００３６】
ホストＩ／Ｆ回路１１０（ホストインターフェース回路）は、テスター１０（外部の装置、外部の回路）や図示しないホストとの種々のインターフェース処理を行う。例えばテスター１０やホストとの間で、データ信号、アドレス信号、或いはライト／リード信号等のインターフェース信号のやり取りを行って、テスター１０やホストとの間のインターフェースを実現する。そして、ホストＩ／Ｆ回路１１０は、テスター１０からの（外部からの）テストパターンやテスト制御信号を受信したり、テスター１０に対してテスト結果を送信したりする。また、ホストＩ／Ｆ回路１１０は、ホストからのストリーム画像データ（広義には、画像データ）を受信する。
【００３７】
画像処理回路１２０は、ホストＩ／Ｆ回路１１０により受信した画像（画像データ）を画像処理するためのものである。例えば、画像処理回路１２０は、画像の回転、平滑化、トリミング、輝度強調、または色彩強調などの処理を行う。画像処理回路１２０は、図示しないラインバッファを含んでもよい。このラインバッファは、例えばＳＲＡＭにより構成され、画像メモリー２０に対して転送する画像データをバッファリング（一時的に記憶）する。また、画像処理回路１２０は、図示しないバスコントローラーを含んでもよい。このバスコントローラーは、内部バス１８０に接続される各構成要素間のデータ転送（データ通信）を制御する。例えば、メモリーコントローラー１４０に対してライトコマンドやデータ信号、アドレス信号等を送信して、画像処理後の画像データを転送する。
【００３８】
メモリーコントローラー１４０は、内部バス１８０とのインターフェース処理や、画像メモリー２０に対するリード／ライト制御を行う。具体的には、画像処理回路１２０からの画像データを受けて、その画像データを画像メモリー２０に書き込む（格納する）。また、画像メモリー２０に記憶された画像データを読み出し、読み出したデータを表示制御回路１５０に転送（送信）する。例えば、開始アドレスを指定してバーストモードによりリード／ライト制御を行ってもよく、各アドレス個別にリード／ライト制御を行ってもよい。
【００３９】
ここで、画像メモリー２０（ビデオメモリー、ＶＲＡＭ）は、例えばＤＲＡＭ、ＳＤＲＡＭ、またはＳＲＡＭ等により構成され、電気光学装置３０に表示する画像の画像データを記憶するためのものである。この画像メモリー２０は、表示コントローラー１００の外部メモリーとして構成されてもよい。すなわち、表示コントローラー１００とは別個の集積回路装置として構成されてもよい。あるいは、画像メモリー２０は、表示コントローラー１００に含まれてもよい。例えば、表示コントローラー１００のチップ（ダイ）に内蔵されてもよく、表示コントローラー１００のチップに画像メモリー２０のチップがスタックされてもよい。
【００４０】
表示制御回路１５０は、メモリーコントローラー１４０からの画像データに基づいて、電気光学装置３０の表示制御を行う。例えば、表示制御回路１５０は、表示データ信号や制御信号（同期信号等）を電気光学装置３０に出力する。電気光学装置３０は、例えば液晶パネルや電気泳動パネルなどの電気光学パネルと、電気光学パネルのデータ線（ソース線）を駆動するデータードライバー（ソースドライバー）と、電気光学パネルの走査線（ゲート線）を駆動する走査ドライバー（ゲートドライバー）などを含むことができる。
【００４１】
テスト回路１６０は、画像メモリー２０をテスト（例えば、量産テスト、不良解析）するための回路である。具体的には、テスト回路１６０は、画像メモリー２０をテストするためのテストパターンを生成し、そのテストパターンを、内部バス１８０を介してメモリーコントローラー１４０に出力する。そして、テストパターンにより得られた画像メモリー２０からの出力信号（出力パターン）を受けて、その出力信号と期待値とを比較してテスト結果を取得する。
【００４２】
より具体的には、テスト回路１６０は、レジスター１６２を含む。レジスター１６２には、テスト回路１６０により取得されたテスト結果が格納される。そして、テスター１０は、ホストＩ／Ｆ回路１１０を介してレジスター１６２にアクセス（読み出しまたは書き込み）することで、テスト結果を取得する。また、レジスター１６２には、テスター１０からの制御用データ（制御信号、制御用のレジスター値）が格納されてもよく、テスト回路１６０は、この制御用データに基づいてテストを制御してもよい。また、レジスター１６２には、テスター１０からのテストパターンが格納されてもよく、テスト回路１６０は、レジスター１６２に格納されたテストパターンに基づいてテストを行ってもよい。例えば、テスト回路１６０は、ＢＩＳＴ回路（Built In Self-Test Circuit）等の自動テスト回路により実現でき、ゲートアレイ等により構成できる。
【００４３】
クロック生成回路１７０は、例えばＰＬＬ（Phase Locked Loop）により構成され、各構成要素にクロックを供給するための回路である。具体的には、メモリーコントローラー１４０に対して画像メモリー２０の動作クロックを供給したり、画像処理回路１２０や表示制御回路１５０、テスト回路１６０に動作クロックを供給したり、内部バス１８０用のシステムクロック（バスクロック）を供給したりする。例えば、周波数１３３ＭＨｚのクロックを画像メモリー２０の動作クロックとして生成し、そのクロックを分周した６６．５ＭＨｚのクロックを内部バス１８０用のシステムクロックとして出力する。なお、本実施形態では、クロック生成回路１７０を含まなくてもよく、表示コントローラー１００の外部からクロックが供給されてもよい。
【００４４】
３．動作例
図４に、本実施形態のタイミングチャート例を示す。以下では、便宜的に、画像メモリー２０がアドレス０〜２５５のアドレス空間を有するものとして説明する。また以下では、第１の論理レベルがローレベル（０）であり、第２の論理レベルがハイレベル（１）である場合を例に説明する。但し本実施形態では、第１の論理レベルがハイレベルであり、第２の論理レベルがローレベルであってもよい。
【００４５】
図４のＢ１に示すように、開始トリガーに対応するレジスター値ＲｅｇＡ（制御データ）が、ローレベル（広義には、第１の論理レベル）からハイレベル（広義には、第２の論理レベル）にされる。テスト回路１６０は、ＲｅｇＡがハイレベルにされたことを受けて、画像メモリー２０のテストを開始する。
【００４６】
Ｂ２に示すように、書き込みデータＤ０〜Ｄ２５５（テストパターン）が出力され、画像メモリー２０のアドレス０〜２５５にＤ０〜Ｄ２５５が書き込まれる。Ｂ３に示すように、画像メモリー２０のアドレス０〜２５５からデータが読み出され、その読み出しデータと書き込みデータ（期待値）が比較される。Ｂ４に示すように、アドレス２の読み出しデータＤ２’が書き込みデータＤ２と異なる場合、Ｂ５に示すように、ステータス信号Ｓｔａｔｕｓがローレベルにされる。読み出しデータと書き込みデータが一致するアドレスでは、Ｓｔａｔｕｓがハイレベルにされる。そして、Ｂ６に示すように、最初にＳｔａｔｕｓがローレベルになったときにリザルト信号Ｒｅｓｕｌｔがハイレベルにされ、その後もＲｅｓｕｌｔがハイレベルに維持される。
【００４７】
Ｂ７に示すように、最初のフェイルアドレスであるアドレス２が、レジスター値ＲｅｇＢとして格納される。Ｂ８に示すように、最初のフェイルアドレスの読み出しデータＤ２’がレジスター値ＲｅｇＣとして格納される。また、Ｂ９に示すように、リザルト信号Ｒｅｓｕｌｔの信号レベルがレジスター値ＲｅｇＤとして格納される。そして、Ｂ１０に示すように、テストが終了すると、レジスター値ＲｅｇＥがローレベルからハイレベル（テスト終了状態）にされる。テスター１０は、ＲｅｇＥがハイレベルであることを検出して、画像メモリー２０のテストが終了したことを検出する。
【００４８】
例えば、これらの動作は、クロック生成回路１７０からのクロックＰＣＫの立ち上がりエッジまたは立ち下がりエッジに同期して行われる。但し、開始トリガー等の制御データの書き込みは、テスター１０が生成するクロックに同期して行われてもよい。
【００４９】
ここで、図１の比較例のように、テスターＴＳから画像メモリーＰＭに対してテストパターンの書き込み及び読み出しを行う場合には、画像メモリーＰＭの実動作周波数でテストできないという課題があった。また、実動作周波数でテストできないためテスト時間（パターン長）が長くなるという課題や、バースト長を制御できない場合があるという課題もあった。
【００５０】
この点、本実施形態によれば、内部バス１８０と、内部バス１８０に接続されるテスト回路１６０と、内部バス１８０に接続されるメモリーコントローラー１４０を有する。そして、テスト回路１６０が、画像メモリー２０（広義には、メモリー）をテストするテストパターンを出力し、そのテストパターンにより得られる画像メモリー２０のテスト結果Ｓｔａｔｕｓ、Ｒｅｓｕｌｔを取得する。メモリーコントローラー１４０が、内部バス１８０を介して、テスト回路１６０と画像メモリー２０とのインターフェース処理を行う。
【００５１】
本実施形態によれば、テスト回路１６０が内部バス１８０に接続されることで、内蔵のテスト回路１６０による画像メモリー２０の自動テストを行うことができる。これにより、画像メモリー２０の実動作周波数でのテスト等が可能になる。また、ホストＩ／Ｆ回路（または、バスコントローラー）を介さずテストパターンの書き込み及び読み出しを行うことができるため、画像メモリーＰＭに対する書き込み及び読み出しのバースト長を制御できる。
【００５２】
また、本実施形態によれば、内部バス１８０を介してテスト回路１６０と画像メモリー２０とがインターフェース処理されるため、画像メモリー２０の規格や構成に関わらず、テスト回路１６０は内部バス１８０の規格を満たしていればよい。そのため、画像メモリー２０の規格や構成によらずテスト回路１６０を再利用（ＩＰ化）できる。
【００５３】
また、テスト回路１６０が内部バス１８０に接続されることで、画像メモリー２０から他の構成要素（例えば表示制御回路１５０）へのデータ転送タイミングを検証できる。すなわち、図５に示すように、メモリーコントローラー１４０の動作クロックＳＣＫと、内部バス１８０におけるクロックＢＣＫとの間にはディレイやスキューが生じる場合がある。例えば、読み出しデータＲＤａｔａはＳＣＫの立ち上がりエッジ（立ち下がりエッジ）に同期して読み出され、表示制御回路１５０はＢＣＫの立ち上がりエッジ（立ち下がりエッジ）に同期してＲＤａｔａを取り込む。そのため、ＳＣＫとＢＣＫの位相関係によって取り込みのセットアップタイムやホールドタイムが不足する場合がある。このような場合でも、テスト回路１６０が内部バス１８０に接続されることで、表示制御回路１５０の取り込みデータＴＤａｔａを検証し、読み出しデータＲＤａｔａが正常に取り込まれることをテストできる。
【００５４】
本実施形態では、テスト回路１６０は、レジスター１６２を含んでもよい。このようにすれば、テスター１０はレジスター１６２にアクセス（読み出しまたは書き込み）することで、テストを制御したりテスト結果を取得したりできる。これにより、テスター１０は、テスター１０の動作周波数でテスト回路１６０にアクセスできるため、テスト回路１６０は画像メモリー２０のテストを実動作周波数で行うことができる。そして、画像メモリー２０のテストを実動作周波数で行うことで、テスト時間の増大を抑制できる。
【００５５】
より具体的には、本実施形態では、テスト回路１６０が第１のレジスター（例えば、図７で後述する結果レジスター２４０）を含んでもよい。そして、テスト回路１６０が、テストパターンにより得られる画像メモリー２０からの出力信号と、出力信号の期待値とを比較してテスト結果を取得し、第１のレジスターが、そのテスト結果を記憶してもよい。
【００５６】
このようにすれば、画像メモリー２０からの出力信号と出力信号の期待値とを比較することでテスト結果を取得し、そのテスト結果を第１のレジスターに記憶できる。そして、テスター１０は、第１のレジスターにアクセスすることで、テスト結果を取得できる。これにより、テスター１０の動作周波数が画像メモリーの実動作周波数より低い場合であっても、実動作周波数で画像メモリー２０をテストし、そのテスト結果を取得できる。
【００５７】
例えば、図４で前述のように、テスト回路１６０が、画像メモリー２０の各アドレスに対応する書き込みデータＷＤａｔａを出力し、その書き込みデータＷＤａｔａが各アドレスに書き込まれた後に各アドレスから読み出された読み出しデータＲＤａｔａを取得してもよい。そして、テスト回路１６０が、書き込みデータＷＤａｔａと読み出しデータＲＤａｔａとを比較してフェイルアドレスＲｅｇＢとリザルト信号ＲｅｇＤを取得してもよく、第１のレジスターが、そのフェイルアドレスＲｅｇＢとリザルト信号ＲｅｇＤをテスト結果として記憶してもよい。
【００５８】
このようにすれば、テストパターンとして各アドレスに対応する書き込みデータを出力し、画像メモリーの出力信号として読み出しデータを取得できる。そして、読み出しデータと、期待値としての書き込みデータとを比較することで、フェイルアドレスとリザルト信号をテスト結果として取得できる。
【００５９】
また、本実施形態では、テスト回路１６０が、テスター１０（外部）からの制御用データが設定される第２のレジスター（例えば、図７で後述する制御レジスター２５０）を有してもよい。そして、第２のレジスターに設定された制御用データ（例えば、図４に示すトリガー信号ＲｅｇＡ）に基づいて、画像メモリー２０のテストを制御してもよい。
【００６０】
このようにすれば、テスター１０等の外部装置から第２のレジスターに制御データが設定されることで、画像メモリー２０のテストを制御できる。これにより、画像メモリー２０の実動作周波数によらず、テスター１０の動作周波数でテスト回路を制御できる。
【００６１】
また、本実施形態では、テスト回路１６０が、画像メモリー２０のテストの状態（ステート）を示す信号を記憶する第３のレジスター（例えば、図７で後述する状態レジスター２６０）を有してもよい。
【００６２】
このようにすれば、テスター１０が第３のレジスターにアクセスすることで、テストの進行状態を検出し、検出した進行状態に基づいてテスト回路１６０を制御できる。
【００６３】
例えば、第３のレジスターには、画像メモリー２０のテストが終了した状態であるか否かが設定されてもよい。
【００６４】
このようにすれば、テスター１０が第３のレジスターにアクセスすることで、画像メモリー２０のテストが終了したことを検出できる。そして、テスター１０が、画像メモリー２０のテストが終了したことを検出した後に第１のレジスターにアクセスすることで、テスト結果を取得できる。
【００６５】
また、第３のレジスターには、画像メモリー２０のパワーセーブ状態におけるテストの開始を待機する状態であるか否かが設定されてもよい。そして、テスト回路１６０が、第３のレジスターに待機状態を示すレジスター値を設定し、パワーセーブ状態におけるテストの実行を指示する制御用データがテスター１０から第２のレジスターに設定されることで、パワーセーブ状態におけるテストを実行してもよい。
【００６６】
例えば、図６のＣ１に示すように、書き込みデータの書き込み終了後に、第３のレジスターのレジスター値ＲｅｇＦがハイレベル（第２の論理レベル）にされる。テスター１０によりレジスター値ＲｅｇＦが読み出され、パワーセーブ状態のテスト待機状態であることが検出される。Ｃ２に示すように、テスター１０によりパワーセーブ制御信号ＰＳがハイレベルにされ、画像メモリー２０がパワーセーブ状態にされる。そして、Ｃ３に示すように、テスター１０により第２のレジスターのレジスター値ＲｅｇＧがハイレベルにされることで、パワーセーブ状態において読み出しデータが読み出される。
【００６７】
このようにすれば、テスター１０が第３のレジスターにアクセスすることで、パワーセーブ状態におけるテストの開始を待機する状態であるか否かを検出できる。そして、テスター１０が、パワーセーブ状態におけるテストの開始を待機する状態であることを検出した後に第２のレジスターに制御用データを設定することで、パワーセーブ状態におけるテストを実行できる。
【００６８】
また、本実施形態では、テスター１０からのテストパターンが設定される第４のレジスター（例えば、図７で後述するパターンレジスター２７０）を有してもよい。そして、テスト回路１６０が、第４のレジスターに設定されたテストパターンに基づいて、画像メモリーのテストを行ってもよい。
【００６９】
このようにすれば、テスター１０からのテストパターンが第４のレジスターに設定されることで、任意のテストパターンを設定できる。これにより、テストパターンの修正等を容易に行うことができる。
【００７０】
ここで、本実施形態では、内部バス１８０の転送周波数がｆ１ヘルツであり、内部バス１８０のバス幅がｂ１ビットであり、画像メモリーの動作周波数がｆ２ヘルツであり、画像メモリーのバス幅がｂ２ビットである場合に、ｆ１×ｂ１≧ｆ２×ｂ２を満たしてもよい。
【００７１】
このようにすれば、テスト回路１６０と画像メモリー２０との間の転送レートｆ１×ｂ１が、画像メモリー２０のリード／ライト動作のレートｆ２×ｂ２以上となる。これにより、画像メモリー２０を実動作周波数でテストするために必要なテストパターンの転送レートを確保できる。
【００７２】
４．詳細な構成例
図７に、テスト回路１６０の詳細な構成例を示す。このテスト回路１６０は、比較回路２００、ステートマシン２１０、パターン出力回路２２０、結果レジスター２４０、制御レジスター２５０、状態レジスター２６０、パターンレジスター２７０、バスＩ／Ｆ回路２９０を含む。なお、本実施形態のテスト回路１６０はこの構成に限定されず、その構成要素の一部を省略したり（例えば、状態レジスター、パターンレジスター、ステートマシン）、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００７３】
結果レジスター２４０（第１のレジスター）には、比較回路２００によりテスト結果が書き込まれる。例えば、図４等で前述したフェイルアドレス、リザルト信号、またはフェイルデータ等が書き込まれる。
【００７４】
制御レジスター２５０（第２のレジスター）には、テスター１０により制御データ（制御信号）が設定される。例えば、図４で前述した開始トリガー信号が設定される。あるいは、テスト結果やテスト回路１６０をリセットするためのリセット信号、またはテストモードを選択するモード選択信号等が設定されてもよい。このモード選択信号は、例えば、複数のテストパターンのうちの出力するテストパターンの選択や、テストパターンの正転出力と反転出力（論理レベルの反転）の選択を指示する。
【００７５】
状態レジスター２６０（第３のレジスター）には、ステートマシン２１０によりテスト状態を示す信号（データ）が書き込まれる。例えば、図４で前述したテスト終了状態を示す信号や、図６で前述したパワーセーブテスト待機状態を示す信号が書き込まれる。あるいは、テストのラン状態（実行状態）を示す信号が書き込まれてもよい。
【００７６】
パターンレジスター２７０（第４のレジスター）には、テスター１０によりテストパターンが書き込まれる。例えば、画像メモリー２０の一連のテストに用いられる１又は複数のテストパターンが設定される。あるいは、モード選択信号により選択される複数のテストパターンが設定されてもよい。
【００７７】
パターン出力回路２２０は、テストパターンを出力する。例えば、パターンレジスター２７０には各アドレスに対応する書き込みデータが設定されてもよく、パターン出力回路２２０が、その書き込みデータを出力してもよい。あるいは、パターン出力回路２２０は、ハードウェアによりテストパターンを自動生成して出力してもよい。
【００７８】
バスＩ／Ｆ回路２９０（バスインターフェース回路、バスコントローラー）は、内部バス１８０を介したインターフェース処理を行う。具体的には、パターン出力回路２２０からのテストパターンに基づいて、データ信号やライト信号等のインターフェース信号を生成し、メモリーコントローラー１４０にテストパターンを転送する。また、メモリーコントローラー１４０からのデータ信号等のインターフェース信号を受けて、画像メモリー２０からの出力パターン（読み出しデータ）を受信する。また、バスＩ／Ｆ回路２９０は、ＦＩＦＯ等のバッファを含んでもよい。このバッファは、前述の内部バスの転送レートｆ１×ｂ１と画像メモリー２０の動作レートｆ２×ｂ２の差をバッファリング（緩衝、吸収）する。テスト回路１６０は、例えば、これらのインターフェース処理によって内部バス１８０に接続される。
【００７９】
比較回路２００は、画像メモリー２０からの出力パターンと、期待値とを比較する。比較回路２００は、期待値として、ハードウェアとして組み込まれたパターンとの比較を行ってもよく、パターン出力回路２２０からのテストパターンとの比較を行ってもよく、パターンレジスター２７０に設定されたテストパターンとの比較を行ってもよい。そして、比較回路２００は、比較結果に基づいてテスト結果を取得し、そのテスト結果を結果レジスター２４０に書き込む。
【００８０】
ステートマシン２１０（制御回路）は、テスト回路１６０の各構成要素の制御を行う。例えば、パターン出力回路２２０のテストパターンの出力タイミングを制御したり、画像メモリー２０からの読み出しタイミングを制御したり、比較回路２００の動作タイミングを制御したりする。また、ステートマシン２１０は、テスト状態を示す信号を状態レジスター２６０に書き込む。
【００８１】
５．電子機器
図８に、本実施形態の表示コントローラーを含む電子機器の構成例を示す。この電子機器は、ホスト１２、表示コントローラー１００（集積回路装置）、電気光学装置３０、記憶部６０、操作部７０、通信部８０を含む。なお、本実施形態はこの構成例に限定されず、その構成要素の一部を省略したり（例えば、通信部）、他の構成要素を追加したりする等の種々の変形実施が可能である。
【００８２】
本実施形態の電子機器として、例えば、携帯電話端末、携帯情報端末、電子ブック端末、携帯ゲーム端末、デジタルフォトフレーム等への適用が想定できる。
【００８３】
ホスト１２は、例えばＣＰＵで実現され、表示コントローラー１００にストリーム画像データを供給したり、各構成要素の制御を行う。テスト時には、ホスト１２としてテスターが接続される。表示コントローラー１００は、例えばＡＳＩＣで実現され、電気光学装置３０に表示データを供給したり、電気光学装置３０の表示制御を行う。電気光学装置３０は、ドライバー３２、電気光学パネル３４を含む。ドライバー３２は、データ電圧や走査信号を出力して電気光学パネル３４を駆動する。電気光学パネル３４は、例えば液晶パネルや電気泳動パネル（ＥＰＤ：Electrophoretic Display）で実現される。記憶部６０は、例えば、ＲＯＭ、ＲＡＭ等のメモリーや、ハードディスクドライブにより実現され、ホスト用のプログラムを記憶したり、ホストのワーキングメモリとして機能したり、ビデオメモリーとして機能したりする。操作部７０は、例えば各種ボタン、タッチパネルにより構成され、操作情報が入力される。通信部８０は、無線通信や有線通信により、画像データや動画データを取得する。
【００８４】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（第１のレジスター、メモリー、集積回路装置等）と共に記載された用語（結果レジスター、画像メモリー、表示コントローラー等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またテスト回路、集積回路装置、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【００８５】
１０  テスター、１２  ホスト、２０  画像メモリー、３０  電気光学装置、
３２  ドライバー、３４  電気光学パネル、６０  記憶部、７０  操作部、
８０  通信部、１００  表示コントローラー、１１０  ホストＩ／Ｆ回路、
１２０  画像処理回路、１４０  メモリーコントローラー、１５０  表示制御回路、
１６０  テスト回路、１６２  レジスター、１７０  クロック生成回路、
１８０  内部バス、２００  比較回路、２１０  ステートマシン、
２２０  パターン出力回路、２４０  結果レジスター（第１のレジスター）、
２５０  制御レジスター（第２のレジスター）、
２６０  状態レジスター（第３のレジスター）、
２７０  パターンレジスター（第４のレジスター）、２９０  バスＩ／Ｆ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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