【事件の表示】
　特願２０１１−２７６５１０「不揮発性デュアルポートメモリ」拒絶査定不服審判事件〔平成２５年　６月２７日出願公開，特開２０１３−１２７８２９，請求項の数（２）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１．手続の経緯
　本願は，平成２３年１２月１６日の出願であって，平成２７年１０月７日付けで拒絶理由が通知され，平成２７年１２月１１付けで意見書が提出されると共に手続補正が提出され，平成２８年５月１３日付けで拒絶査定（原査定）がされ，これに対し，平成２８年８月１１日付けで拒絶査定不服審判の請求がされると同時に手続補正がされ，平成２９年４月１２日付けで拒絶理由通知（以下，「当審拒絶理由」という。）がされ，平成２９年６月１９日付けで意見書とともに手続補正がされ，平成２９年７月２６日付けで拒絶理由通知（以下，「当審拒絶理由（軽微な誤記）」という。）がされ，平成２９年８月４日付けで意見書と共に手続補正がされたものである。
第２．原査定の概要
　原査定（平成２８年５月１３日付け拒絶査定）の概要は次のとおりである。
『（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
・請求項　１，２，４，５
・引用文献等　１−４
　　　　　　　　　　　＜引用文献等一覧＞
１．特開２００７−２１３６３９号公報
２．特開平０５−０２８７７０号公報（周知技術を示す文献）
３．特開２０１０−１４０５２６号公報
４．特開２００５−２６００１４号公報（周知技術を示す文献；新たに引用された文献）
＜拒絶の理由を発見しない請求項＞
　平成２７年１２月１１日付け手続補正書による補正後の請求項（３，６）に係る発明については，現時点では，拒絶の理由を発見しない。』
第３．当審拒絶理由の概要
　当審拒絶理由の概要は次のとおりである。
『１．この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 
 ２．この出願は，明細書，特許請求の範囲及び図面の記載が下記の点で不備のため，特許法第３６条第６項第１号及び第２号に規定する要件を満たしていない。 
 
 　　　　　　　　　　　　　　　　　記　 
 引用文献等一覧 
 引用文献１；特開２０１０−１２３１５７号公報 
 引用文献２；特開２００７−２１３６３９号公報 
 引用文献３；特開２００５−１６６２１０号公報 
 引用文献４；特開平５−２８７７０号公報 』
第４．本願発明
　本願請求項１〜２に係る発明（以下，それぞれ「本願発明１」〜「本願発明２」という。）は，平成２９年８月４日付けの手続補正で補正された特許請求の範囲の請求項１〜２に記載された事項により特定される発明であり，本願発明１〜２は以下のとおりの発明である。
「【請求項１】
　第１ポート用ビット線と共通ノードとの間に介挿され，第１ポート用ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる第１ポート用選択トランジスタと，
　第２ポート用ビット線と前記共通ノードとの間に介挿され，第２ポート用ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる第２ポート用選択トランジスタと，
　前記共通ノードとソース線との間に介挿された抵抗変化型素子とを有した不揮発性メモリセルを複数使用した不揮発性メモリセルアレイと，
　前記不揮発性メモリセルアレイの所望の不揮発性メモリから前記第１ポート用ビット線または前記第２ポート用ビット線を介したデータの読み出しを行う場合に，当該不揮発性メモリセルに接続されたソース線にソース電圧（１．２Ｖ）を与えるとともに，前記ソース電圧よりも低い選択電圧（０．５Ｖ）を前記第1ポート用ワード線または前記第２ポート用ワード線に与えることにより前記第１ポート用選択トランジスタまたは前記第２ポート用選択トランジスタをＯＮさせ，前記第１ポート用ビット線または前記第２ポート用ビット線に流れる電流量から前記第１の論理値または前記第２の論理値のいずれであるかを判定するセンスアンプと，
を備えた不揮発性デュアルポートメモリにおいて，
　前記不揮発性メモリセルアレイの所望の不揮発性メモリセルに対して前記第１ポート用ビット線または前記第２ポート用ビット線を介したデータの書き込みを行う場合に，当該不揮発性メモリセルに接続されたソース線にソース電圧（１．２Ｖ）を与えるとともに，書き込み電圧（０Ｖ）を前記第１ポート用ビット線または前記第２ポート用ビット線に与え，前記データが第１の論理値（“０”）を有する場合には，第1ポート用ワード線または第２ポート用ワード線に第１の選択電圧（１．０Ｖ）を与えることにより前記第１ポート用選択トランジスタまたは前記第２ポート用選択トランジスタをＯＮさせて前記抵抗変化型素子を結晶化させて前記第１の論理値を書き込み，前記データが第２の論理値（“１”）を有する場合には，前記第１の選択電圧より高い電圧値の第２の選択電圧（１．２Ｖ）を前記第1ポート用ワード線または前記第２ポート用ワード線に与えることにより前記第１ポート用選択トランジスタまたは前記第２ポート用選択トランジスタをＯＮさせて前記抵抗変化型素子を非結晶化させて前記第２の論理値を書き込むことを特徴とする不揮発性デュアルポートメモリ。
　　【請求項２】
　複数の不揮発性メモリセルを行列状に配列してなる不揮発性メモリセルアレイを有する不揮発性デュアルポートメモリであって，
　前記不揮発性メモリセルアレイは，
　前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数の第１ポート用ワード線と，
　前記複数の不揮発性メモリセルの行列の各行毎に各々配線された複数の第２ポート用ワード線と，
　前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の第１ポート用ビット線と，
　前記複数の不揮発性メモリセルの行列の各列毎に各々配線された複数の第２ポート用ビット線とを有し，
　前記複数の不揮発性メモリセルの各々は，
　各々が属する列に対応した第１ポート用ビット線と各々の共通ノードとの間に介挿され，各々が属する行の第１ポート用ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる第１ポート用選択トランジスタと，
　各々が属する列に対応した第２ポート用ビット線と各々の共通ノードとの間に介挿され，各々が属する行の第２ポート用ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる第２ポート用選択トランジスタと，
　前記共通ノードとソース線との間に介挿された抵抗変化型素子とを具備し，
　前記複数の不揮発性メモリセルの各ソース線は共通ソース線に接続され，該共通ソース線には前記不揮発性デュアルポートメモリに対する高電位側電源電圧がソース電圧として与えられ，
　前記不揮発性デュアルポートメモリは，
　前記複数の第１ポート用ワード線のうち第１ポート用行アドレスが示す行に対応した第１ポート用ワード線に前記第１ポート用選択トランジスタをＯＮさせる行選択電圧を出力する第１ポート用行デコーダと，
　前記複数の第２ポート用ワード線のうち第２ポート用行アドレスが示す行に対応した第２ポート用ワード線に前記第２ポート用選択トランジスタをＯＮさせる行選択電圧を出力する第２ポート用行デコーダと，
　第１ポート用データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数の第１ポート用ビット線との間に各々介挿された複数の第１ポート用カラム選択スイッチと，第２ポート用データ線と前記複数の不揮発性メモリセルの行列の各列に対応した複数の第２ポート用ビット線との間に各々介挿された複数の第２ポート用カラム選択スイッチとを有し，前記複数の第１ポート用カラム選択スイッチおよび前記複数の第２ポート用カラム選択スイッチがＣＭＯＳトランスファゲートにより各々構成されたカラムゲート部と，
　前記複数の第１ポート用カラム選択スイッチのうち第１ポート用列アドレスが示す列に対応した第１ポート用カラム選択スイッチをＯＮさせる列選択電圧を出力する第１ポート用列デコーダと，
　前記複数の第２ポート用カラム選択スイッチのうち第２ポート用列アドレスが示す列に対応した第２ポート用カラム選択スイッチをＯＮさせる列選択電圧を出力する第２ポート用列デコーダと，
　第１ポートを介したデータ書き込み時に，前記ソース電圧（１．２Ｖ）から所定の電圧だけ負方向に隔たった書き込み電圧（０Ｖ）を前記第１ポート用データ線に与え，第１ポートを介したデータ読み出し時に前記第１ポート用データ線を切り離す第１ポート用書き込みドライバと，
　第２ポートを介したデータ書き込み時に，前記書き込み電圧を前記第２ポート用データ線に与え，第２ポートを介したデータ読み出し時に前記第２ポート用データ線を切り離す第２ポート用書き込みドライバと，
　第１ポートを介したデータ読み出し時に前記第１ポート用データ線に発生する信号に基づいてアクセス先である不揮発性メモリセルからの読み出しデータを判定する第１ポート用センスアンプと，
　第２ポートを介したデータ読み出し時に前記第２ポート用データ線に発生する信号に基づいてアクセス先である不揮発性メモリセルからの読み出しデータを判定する第２ポート用センスアンプとを具備し，
　前記第１ポート用行デコーダは，第１ポートを介したデータ書き込みにおいて書き込むべきデータが第１の論理値（“０”）を有する場合には，所定の電圧値の第１の行選択電圧（１．０Ｖ）を出力することにより前記第１ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ，書き込むべきデータが第２の論理値（“１”）を有する場合には，前記第１の行選択電圧より高い電圧値の第２の行選択電圧（１．２Ｖ）を出力することにより前記第１ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させ，第１ポートを介したデータ読み出しにおいて，アクセス先の前記第１ポート用選択トランジスタをＯＮさせる行選択電圧（１．２Ｖ）を出力する際に，前記ソース電圧より低い電圧（０．５Ｖ）を出力し，前記第２ポート用行デコーダは，第２ポートを介したデータ書き込みにおいて書き込むべきデータが第１の論理値を有する場合には，前記第１の行選択電圧を出力することにより前記第２ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ，書き込むべきデータが第２の論理値を有する場合には，前記第２の行選択電圧を出力することにより前記第２ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させ，第２ポートを介したデータ読み出しにおいて，アクセス先の前記第２ポート用選択トランジスタをＯＮさせる行選択電圧を出力する際に，前記ソース電圧より低い電圧（０．５Ｖ）を出力することを特徴とする不揮発性デュアルポートメモリ。」
第５．引用文献，引用発明等
１．引用文献１について
　当審拒絶理由に引用され，本願出願前に頒布され公衆通信回線を通して閲覧可能となった，特開２０１０−１２３１５７号公報（以下，「引用文献１」という。）には，図面と共に次の事項が記載されている。
ア．「【特許請求の範囲】 
【請求項１】 
　
複数のワード線と，複数のビット線と，前記ワード線及び前記ビット線の交点に配置された複数のＤＲＡＭセルと，対応する前記ビット線対にそれぞれ接続された複数のセンスアンプと，前記複数のセンスアンプにそれぞれ割り当てられた第１及び第２のカラムスイッチとを有するメモリセルアレイと， 
　それぞれ前記第１及び第２のカラムスイッチを介して前記複数のセンスアンプに接続された第１及び第２のデータラインと，
　前記メモリセルアレイに入力されるライトデータ及び前記メモリセルアレイから出力されるリードデータをいずれも入出力可能な第１及び第２のポートと， 
　前記第１及び第２のポートと前記第１及び第２のデータラインを接続する入出力回路と，を備えることを特徴とする半導体記憶装置
【請求項２】 
　前記複数のワード線は，前記第１及び第２のポートに対して共通に設けられていることを特徴とする請求項１に記載の半導体記憶装置。 
 …（中略）… 
【請求項４】 
　
前記入出力回路は， 
　前記第１のポートに入力された前記ライトデータを前記第１のデータラインに供給する第１のライトパスと， 
　前記第２のポートに入力された前記ライトデータを前記第２のデータラインに供給する第２のライトパスと， 
　前記第１のデータラインを介して読み出された前記リードデータを前記第１のポートに供給する第１のリードパスと， 
　前記第２のデータラインを介して読み出された前記リードデータを前記第２のポートに供給する第２のリードパスと，を含んでいる
【請求項５】 
　
第１及び第２のデータラインは，いずれもリード用ラインとライト用ラインを含んでおり， 
　前記第１のライトパスは，前記第１のポートに入力された前記ライトデータを前記第１のデータラインのライト用ラインに供給し， 
　前記第２のライトパスは，前記第２のポートに入力された前記ライトデータを前記第２のデータラインのライト用ラインに供給し， 
　前記第１のリードパスは，前記第１のデータラインのリード用ラインを介して読み出された前記リードデータを前記第１のポートに供給し， 
　前記第２のリードパスは，前記第２のデータラインのリード用ラインを介して読み出された前記リードデータを前記第２のポートに供給する
 　 
イ．「【０００２】 
　デュアルポートメモリとは，入出力ポートを２系統有し，両ポートから同時に，同じメモリ空間にアクセスできるメモリで，ＣＰＵや周辺コントローラなど，メモリに直接アクセスしたり，バッファ領域をランダムにアクセスする必要があるようなデバイス同士が通信する際に，データ受け渡しの仲介役として用いられる。従来のデュアルポートメモリは，主にＳＲＡＭが用いられていたが，これをＤＲＡＭで実現する方法が特許文献１で提案されている。 
【０００３】 
　図１５は，特許文献１にて提案されているデュアルポートメモリの主要部の構成を示す回路図である。 
 …（中略）… 
【０００７】 
　本発明による半導体記憶装置は，複数のワード線と，複数のビット線と，ワード線及びビット線の交点に配置された複数のＤＲＡＭセルと，対応するビット線対にそれぞれ接続された複数のセンスアンプと，複数のセンスアンプにそれぞれ割り当てられた第１及び第２のカラムスイッチとを有するメモリセルアレイと，それぞれ第１及び第２のカラムスイッチを介して複数のセンスアンプに接続された第１及び第２のデータラインと，メモリセルアレイに入力されるライトデータ及びメモリセルアレイから出力されるリードデータをいずれも入出力可能な第１及び第２のポートと，第１及び第２のポートと第１及び第２のデータラインを接続する入出力回路とを備えることを特徴とする。 
【発明の効果】 
【０００８】 
　本発明によれば，デュアルポートメモリの定義を少し緩めた疑似的なデュアルポート構成を採ることによって，クロックサイクルを保持しつつ，適度なデュアルポートアクセスを行える
デュアルポートメモリを提供する
 
ウ．「【００５５】 
　次に，本発明の好ましい第４の実施形態について説明する。 
【００５６】 
　本実施形態は，上述した第３の実施形態をさらに発展させ，同一ロウアドレスに対するリード動作とライト動作の同時動作に加えて，リード動作とリード動作の同時動作，および，異なるカラムアドレス間のライト動作とライト動作の同時動作ができるデュアルポートメモリを提供するものである。」 
 エ．「【００６８】 
　例えば，上記実施形態では，本発明の適用対象がＤＲＡＭである場合を例に説明したが，
本発明の適用対象がＤＲＡＭに限定されるものではなく，ＰＲＡＭなど他の半導体記憶装置に適用することも可能である
 
 オ．図２，図１５ 
 
 
 
 
２．引用発明
　引用文献１に記載された発明について検討する。
（ア）前記ア．の「複数のＤＲＡＭセル・・・メモリセルアレイ・・・半導体記憶装置」に関し，前記エ．の「本発明の適用対象がＤＲＡＭに限定されるものではなく，ＰＲＡＭなど他の半導体記憶装置に適用することも可能である」との記載をふまえると，前記ア．の半導体記憶装置として，「複数のＰＲＡＭセル・・・メモリセルアレイ・・・ＰＲＡＭ半導体記憶装置」であるものをよみとることができる。 
 　 
（イ）前記オ．の図２を参照すると，ＢＬ０（ビットライン）がカラムスイッチ１０６，１０７を介してＲＬＩＮＥ（リード線），ＷＬＩＮＥ（書込線）に接続された様子が示されている。前記ＲＬＩＮＥ（リード線），ＷＬＩＮＥ（書込線）が図１５に示すようなポート１，ポート２を備えることは自明である。 
  
（ウ）前記イ．の「デュアルポートメモリを提供する」との記載から，前記（ア）で言及した半導体記憶装置がデュアルポートメモリに係ることは明らかである。
（エ）前記ア．の「それぞれ前記第１及び第２のカラムスイッチを介して前記複数のセンスアンプに接続された第１及び第２のデータライン」との記載から，「第１及び第２のカラムスイッチを介して第１及び第２のデータラインに接続されたセンスアンプ」を読み取ることができる。
 
（オ）前記（ア）〜（エ）を加味し，前記ア．の下線部の記載をふまえると，次の発明（以下，「引用発明」という。）をよみとることができる。 
 　 
「複数のワード線と，複数のビット線と，前記ワード線及び前記ビット線の交点に配置された複数のＰＲＡＭセルと，対応する前記ビット線対にそれぞれ接続された複数のセンスアンプと，前記複数のセンスアンプにそれぞれ割り当てられた第１及び第２のカラムスイッチとを有するメモリセルアレイと， 
　前記第１及び第２のカラムスイッチを介して第１及び第２のデータラインに接続されたセンスアンプと，
 　前記メモリセルアレイに入力されるライトデータ及び前記メモリセルアレイから出力されるリードデータをいずれも入出力可能な第１及び第２のポートと，
　前記第１及び第２のポートと前記第１及び第２のデータラインを接続する入出力回路と，を備えたデュアルポートメモリ半導体記憶装置において， 
　前記入出力回路は， 
　前記第１のポートに入力された前記ライトデータを前記第１のデータラインに供給する第１のライトパスと， 
　前記第２のポートに入力された前記ライトデータを前記第２のデータラインに供給する第２のライトパスと， 
　前記第１のデータラインを介して読み出された前記リードデータを前記第１のポートに供給する第１のリードパスと， 
　前記第２のデータラインを介して読み出された前記リードデータを前記第２のポートに供給する第２のリードパスと，を備え， 
 　前記第１及び第２のデータラインは，いずれもリード用ラインとライト用ラインを含んでおり， 
　前記第１のライトパスは，前記第１のポートに入力された前記ライトデータを前記第１のデータラインのライト用ラインに供給し， 
　前記第２のライトパスは，前記第２のポートに入力された前記ライトデータを前記第２のデータラインのライト用ラインに供給し， 
　前記第１のリードパスは，前記第１のデータラインのリード用ラインを介して読み出された前記リードデータを前記第１のポートに供給し， 
　前記第２のリードパスは，前記第２のデータラインのリード用ラインを介して読み出された前記リードデータを前記第２のポートに供給するデュアルポートメモリ半導体記憶装置。」
 
３．引用文献２について
　原査定の拒絶の理由に引用され，本願出願前に頒布され公衆通信回線を通して閲覧可能となった，特開２００７−２１３６３９号公報（以下，「引用文献２」という。）には，図面と共に次の事項が記載されている。
　【０００７】には「異なるメモリセルに対して同時にデータ書き込みまたはデータ読み出しを行なうデュアルポートＭＲＡＭ」と記載され，【００３１】には「磁気記憶部Ｓ１は，端子Ｔ１がソース線ＳＬ０に接続され，端子Ｔ２がビット線切り替えトランジスタＭＢ１＿ＥＶＥＮおよびＭＢ１＿ＯＤＤのソースに接続される。ビット線切り替えトランジスタＭＢ１＿ＥＶＥＮのドレインがビット線ＢＬ＿ＥＶＥＮ０に接続され，ゲートがワード線ＷＬ＿ＥＶＥＮ０に接続される。ビット線切り替えトランジスタＭＢ１＿ＯＤＤのドレインがビット線ＢＬ＿ＯＤＤ０に接続され，ゲートがワード線ＷＬ＿ＯＤＤ０に接続される」と記載され，図２を参照すれば「第１ポート用ビット線（ビット線ＢＬ＿ＥＶＥＮ０）と共通ノード（端子Ｔ２）との間に介挿され，第１ポート用ワード線（ワード線ＷＬ＿ＥＶＥＮ０）を介して供給される選択電圧（ビット線切り替えトランジスタＭＢ１＿ＥＶＥＮのゲートに電圧が印加されることは自明）によりＯＮ／ＯＦＦが切り換えられる（ビット線切り替え）」第１ポート用選択トランジスタ（トランジスタＭＢ１＿ＥＶＥＮ），および，「第２ポート用ビット線（ビット線ＢＬ＿ＯＤＤ０）と共通ノード（端子Ｔ２）との間に介挿され，第２ポート用ワード線（ワード線ＷＬ＿ＯＤＤ０）を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる」第２ポート用選択トランジスタ（ビット線切り替えトランジスタＭＢ１＿ＯＤＤ）に相当する技術が示されていることから，
　引用文献２には，抵抗変化型素子（ＭＲＡＭ）が，「共通ノード（端子Ｔ２）とソース線（ソース線ＳＬ０）との間に介挿された」抵抗変化型素子（ＭＲＡＭ）である技術が示されている。 
 　 
４．引用文献３について
　当審拒絶理由に引用され，本願出願前に頒布され公衆通信回線を通して閲覧可能となった，特開２００５−１６６２１０号公報（以下，「引用文献３」という。）には，図面と共に次の事項が記載されている。
　【００１６】には「メモリセルＣをリセットするときは，・・・ＢＬの電位がＶＤＤに立ち上がる」と記載され，【００１７】には「メモリセルＣをセットするときは，・・・ＢＬの電位がＶＤＤに立ち上がる」と記載されていることから，「ソース電圧から所定の電圧（ＶＤＤ）だけ正方向に隔たった」書き込み電圧をよみとることができ，メモリセルに電流を流してエネルギーを与える意味では，「ソース電圧から所定の電圧だけ負方向に隔たった」書き込み電圧を与えるものとは等価な技術である。
　よって，引用文献３には，「ソース電圧から所定の電圧だけ負方向に隔たった」書き込み電圧をＢＬ（ビット線）に与えるものとは等価な「ソース電圧から所定の電圧（ＶＤＤ）だけ正方向に隔たった」書き込み電圧をＢＬ（ビット線）に与える技術が示されている。 
　また，【００１０】には「書込時に相変部に直列に接続された選択トランジスタのワード電圧を３値制御する方法・・・リセット動作時には，・・・選択トランジスタＱＭのゲート電圧にＶＤＤを印可し，相変化部の温度が融点以上になるだけの十分な電流が相変化部１に流れるようにして，電圧パルスを印可する」と記載され，【００１１】には「それに対して，セット動作時には，・・・選択トランジスタＱＭのゲート電圧を例えばＶＤＤの２分の１として，電圧パルスを印可する・・・結晶化が生じる・・・再アモルファス化することは防止される・・・選択トランジスタＱＭに印可するゲート電圧は，選択トランジスタの性能，相変化材料の組成から最適な値を選択する」と記載されていることから，引用文献３には，データが第１の論理値を有する場合（セット動作時；結晶化）には，所定の電圧値の第１の選択電圧（ＶＤＤの２分の１）を与えることにより前記第１ポート用選択トランジスタ（選択トランジスタＱＭ）をＯＮさせて抵抗変化型素子を結晶化させ，前記データが第２の論理値を有する場合（リセット動作時）には，前記第１の選択電圧より高い電圧値の第２の選択電圧（ＶＤＤ）を与えることにより前記第１ポート用選択トランジスタ（選択トランジスタＱＭ）をＯＮさせて前記抵抗変化型素子を非結晶化させ」ることに相当する技術が示されている。 
　更に，【００２１】には「読み出し動作を，図６を用いて詳細に説明する・・・プリチャージ電位Ｖｐｒｅは例えば，０．５Ｖである・・・参照電圧Ｖｒｅｆは例えば０．２Ｖである」と記載され，図６において，ＶＤＤとＶＳＳ（ソース）電源が記載され，ＶＳＳよりも高い電圧がＱＭ（選択トランジスタＱＭ）に与えられることは選択（ＯＮ，ＯＦＦ）からして自明である。即ち，引用文献３には，読出し動作において，ＶＳＳ（ソース）よりも高い電圧がＱＭ（選択トランジスタＱＭ）に与えられる技術が示されている。 
 
５．引用文献４について
　原査定の拒絶の理由に引用され，本願出願前に頒布され公衆通信回線を通して閲覧可能となった，特開平５−２８７７０号公報（以下，「引用文献４」という。）には，図面と共に次の事項が記載されている。
 【０００３】には「図６は従来のマルチポートメモリ回路の中で最も一般的な２ポートメモリ回路の概略構成図であり，これを例にとって説明する。図において４１は共有メモリで，Ａ，Ｂ，２つのポートからそれぞれアクセス可能なように構成されている。具体的にはアドレスバッファＡ４３，行デコーダＡ４４，列デコーダＡ４５，Ｉ／ＯバッファＡ４２で構成したＡポートブロック（記号Ａを付加）とアドレスバッファＢ４７，行デコーダＢ４８，列デコーダＢ４９，Ｉ／ＯバッファＢ４６で構成したＢポートブロック（記号Ｂを付加）を介して各々独立・非同期で共有メモリセルアレイ４１をアクセスする構成となっている。」と記載され，図６を参照すると，
　引用文献４には，マルチポートメモリ回路の中で最も一般的な２ポートメモリ回路において，Ａ，Ｂ，２つのポートからそれぞれアクセス可能なように構成され，具体的にはアドレスバッファＡ４３，行デコーダＡ４４，列デコーダＡ４５，Ｉ／ＯバッファＡ４２で構成したＡポートブロック（記号Ａを付加）とアドレスバッファＢ４７，行デコーダＢ４８，列デコーダＢ４９，Ｉ／ＯバッファＢ４６で構成したＢポートブロック（記号Ｂを付加）を介して各々独立・非同期で共有メモリセルアレイ４１をアクセスする構成が示されている。
第６．対比・判断
１．本願発明１について
（１）対比
　本願発明１と引用発明とを対比すると，次のことがいえる。
あ．引用発明の「第１及び第２のカラムスイッチ」は，ＢＬ０（ビットライン）がカラムスイッチ１０６，１０７（図２からトランジスタであることは明らか。）を介してＲＬＩＮＥ（リード線），ＷＬＩＮＥ（ライト線），ポート１，ポート２につながることからポート１用，ポート２用といえるものであり，本願発明１の「第１ポート用選択トランジスタ」「第２ポート用選択トランジスタ」に相当する。してみれば，引用発明「第１及び第２のカラムスイッチ」と本願発明１の「第１ポート用ビット線と共通ノードとの間に介挿され，第１ポート用ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる第１ポート用選択トランジスタと，　第２ポート用ビット線と前記共通ノードとの間に介挿され，第２ポート用ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる第２ポート用選択トランジスタと」とは，後記する点で相違するものの，「第１ポート用選択トランジスタ」と「第２ポート用選択トランジスタ」を備える点で共通する。 
い．引用発明の「複数のＰＲＡＭセルと，対応する前記ビット線対にそれぞれ接続された複数のセンスアンプと，前記複数のセンスアンプにそれぞれ割り当てられた第１及び第２のカラムスイッチとを有するメモリセルアレイ」を備えた「デュアルポートメモリ半導体記憶装置」に係る前記「ＰＲＡＭセル」は，抵抗変化型素子のセルに含まれ，不揮発性メモリセルと呼べるものであるから，引用発明の前記事項と本願発明１の「前記共通ノードとソース線との間に介挿された抵抗変化型素子とを有した不揮発性メモリセルを複数使用した不揮発性メモリセルアレイ」とは，後記する点で相違するものの，「抵抗変化型素子とを具備することを特徴とする不揮発性メモリセルを複数使用した不揮発性メモリセルアレイ」を備えた「不揮発性デュアルポートメモリ」の点で共通する。 
 　 
う．引用発明の「前記第１及び第２のカラムスイッチを介して第１及び第２のデータラインに接続されたセンスアンプ」に係る当該「第１及び第２のカラムスイッチを介して」とは，書込みないし読出しの際に「第１及び第２のカラムスイッチ」トランジスタのゲートに選択電圧が印加されて前記カラムスイッチスイッチがＯＮになり接続されることを意味するとともに当該「センスアンプに接続された」ことは「データ」をセンスし可変抵抗の「判定」がされる「センスアンプ」を「不揮発性デュアルポートメモリ」が備えることを意味し，これらの点をふまえると，引用発明の「前記第１のリードパスは，前記第１のデータラインのリード用ラインを介して読み出された前記リードデータを前記第１のポートに供給し，　前記第２のリードパスは，前記第２のデータラインのリード用ラインを介して読み出された前記リードデータを前記第２のポートに供給する」ことと本願発明１の「前記不揮発性メモリセルアレイの所望の不揮発性メモリから前記第１ポート用ビット線または前記第２ポート用ビット線を介したデータの読み出しを行う場合に，当該不揮発性メモリセルに接続されたソース線にソース電圧（１．２Ｖ）を与えるとともに，前記ソース電圧よりも低い選択電圧（０．５Ｖ）を前記第１ポート用ワード線または前記第２ポート用ワード線に与えることにより前記第１ポート用選択トランジスタまたは前記第２ポート用選択トランジスタをＯＮさせ，前記第１ポート用ビット線または前記第２ポート用ビット線に流れる電流量から前記第１の論理値または前記第２の論理値のいずれであるかを判定するセンスアンプ」とは，後記する点で相違するものの，「前記不揮発性メモリセルアレイの所望の不揮発性メモリから前記第１ポート用ビット線または前記第２ポート用ビット線を介したデータの読み出しを行う場合に，当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに，前記選択電圧を与えることにより前記第１ポート用選択トランジスタまたは前記第２ポート用選択トランジスタをＯＮさせ，前記第１ポート用ビット線または前記第２ポート用ビット線に発生する信号に基づいて当該不揮発性メモリセルからの読み出しデータを判定するセンスアンプ」を備えた「不揮発性デュアルポートメモリ」の点で共通する。
え．引用発明の「前記第１及び第２のデータラインは，いずれもリード用ラインとライト用ラインを含んでおり，　前記第１のライトパスは，前記第１のポートに入力された前記ライトデータを前記第１のデータラインのライト用ラインに供給し，　前記第２のライトパスは，前記第２のポートに入力された前記ライトデータを前記第２のデータラインのライト用ラインに供給し」の点は，当該ライト（書込）の時にソース線に書込に係る電圧が与えられるものであることは自明である点を加味すれば，引用発明の前記事項と本願発明１の「前記不揮発性メモリセルアレイの所望の不揮発性メモリセルに対して前記第１ポート用ビット線または前記第２ポート用ビット線を介したデータの書き込みを行う場合に，当該不揮発性メモリセルに接続されたソース線にソース電圧（１．２Ｖ）を与えるとともに，書き込み電圧（０Ｖ）を前記第１ポート用ビット線または前記第２ポート用ビット線に与え，前記データが第１の論理値（“０”）を有する場合には，第1ポート用ワード線または第２ポート用ワード線に第１の選択電圧（１．０Ｖ）を与えることにより前記第１ポート用選択トランジスタまたは前記第２ポート用選択トランジスタをＯＮさせて前記抵抗変化型素子を結晶化させて前記第１の論理値を書き込み，前記データが第２の論理値（“１”）を有する場合には，前記第１の選択電圧より高い電圧値の第２の選択電圧（１．２Ｖ）を前記第１ポート用ワード線または前記第２ポート用ワード線に与えることにより前記第１ポート用選択トランジスタまたは前記第２ポート用選択トランジスタをＯＮさせて前記抵抗変化型素子を非結晶化させて前記第２の論理値を書き込むこと」とは，後記する点で相違するものの，「前記不揮発性メモリセルアレイの所望の不揮発性メモリセルに対して前記第１ポート用ビット線または前記第２ポート用ビット線を介したデータの書き込みを行う場合に，当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに，書き込み電圧を前記第１ポート用ビット線または前記第２ポート用ビット線に与え」る点で共通する。 
 
お．前記あ．〜え．の対比によれば，本願発明１と引用発明とは，次の点で一致し，そして，相違する。 
 　 
［一致点］ 
　第１ポート用選択トランジスタと， 
　第２ポート用選択トランジスタと， 
　抵抗変化型素子とを具備することを特徴とする不揮発性メモリセルを複数使用した不揮発性メモリセルアレイと，
　前記不揮発性メモリセルアレイの所望の不揮発性メモリから前記第１ポート用ビット線または前記第２ポート用ビット線を介したデータの読み出しを行う場合に，当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに，前記選択電圧を与えることにより前記第１ポート用選択トランジスタまたは前記第２ポート用選択トランジスタをＯＮさせ，前記第１ポート用ビット線または前記第２ポート用ビット線に発生する信号に基づいて当該不揮発性メモリセルからの読み出しデータを判定するセンスアンプと，
を備えた不揮発性デュアルポートメモリにおいて， 
　前記不揮発性メモリセルアレイの所望の不揮発性メモリセルに対して前記第１ポート用ビット線または前記第２ポート用ビット線を介したデータの書き込みを行う場合に，当該不揮発性メモリセルに接続されたソース線にソース電圧を与えるとともに，書き込み電圧を前記第１ポート用ビット線または前記第２ポート用ビット線に与え， 
　ことを特徴とする不揮発性デュアルポートメモリ。 
 　 
〈相違点１〉
　第１ポート用選択トランジスタが，本願発明１は「第１ポート用ビット線と共通ノードとの間に介挿され，第１ポート用ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる」第１ポート用選択トランジスタであるのに対し，引用発明は，そのような事項を特定していない点。 
〈相違点２〉 
　第２ポート用選択トランジスタが，本願発明１は「第２ポート用ビット線と共通ノードとの間に介挿され，第２ポート用ワード線を介して供給される選択電圧によりＯＮ／ＯＦＦが切り換えられる」第２ポート用選択トランジスタであるのに対し，引用発明は，そのような事項を特定していない点。 
〈相違点３〉
　抵抗変化型素子が，本願発明１は「共通ノードとソース線との間に介挿された」抵抗変化型素子であるのに対し，引用発明は，そのような事項を特定していない点。 
〈相違点４〉
　データの読み出しを行う場合に，本願発明１は「当該不揮発性メモリセルに接続されたソース線にソース電圧（１．２Ｖ）を与えるとともに，前記ソース電圧よりも低い選択電圧（０．５Ｖ）を前記第１ポート用ワード線または前記第２ポート用ワード線に与えることにより前記第１ポート用選択トランジスタまたは前記第２ポート用選択トランジスタをＯＮさせ，前記第１ポート用ビット線または前記第２ポート用ビット線に流れる電流量から前記第１の論理値または前記第２の論理値のいずれであるかを判定するセンスアンプ」と特定しているのに対して，引用発明は，そのような事項を特定していない点。
〈相違点５〉 
　データの書き込みを行う場合に，本願発明１は「当該不揮発性メモリセルに接続されたソース線にソース電圧（１．２Ｖ）を与えるとともに，書き込み電圧（０Ｖ）を前記第１ポート用ビット線または前記第２ポート用ビット線に与え，前記データが第１の論理値（“０”）を有する場合には，第１ポート用ワード線または第２ポート用ワード線に第１の選択電圧（１．０Ｖ）を与えることにより前記第１ポート用選択トランジスタまたは前記第２ポート用選択トランジスタをＯＮさせて前記抵抗変化型素子を結晶化させて前記第１の論理値を書き込み，前記データが第２の論理値（“１”）を有する場合には，前記第１の選択電圧より高い電圧値の第２の選択電圧（１．２Ｖ）を前記第１ポート用ワード線または前記第２ポート用ワード線に与えることにより前記第１ポート用選択トランジスタまたは前記第２ポート用選択トランジスタをＯＮさせて前記抵抗変化型素子を非結晶化させて前記第２の論理値を書き込む」のに対し，引用発明は，そのような事項を特定していない点。
（２）当審の判断
（２−１）相違点５について検討すると，
　引用文献３には，読出し動作において，ＶＳＳ（ソース）よりも高い電圧がＱＭ（選択トランジスタＱＭ）に与えられる技術が示されており，メモリセルに電流を流してエネルギーを与える意味では，「ソース電圧から所定の電圧だけ負方向に隔たった」書き込み電圧を与えるものは等価なものであるとしても，引用発明において，第１のデータラインのライト用ライン（第１ポート用ビット線）または第２のデータラインのライト用ライン（第２ポート用ビット線）に供給する書き込み電圧を０Ｖとすることは，引用文献１から４のいずれにも記載も示唆もない。
　また，第１ポート用ワード線ＷＬＡまたは第２ポート用ワード線ＷＬＢの電圧を第１の論理値（“０”）を書き込む場合は第１の選択電圧（１．２Ｖ）とし，第２の論理値（“１”）を書き込む場合は第２の選択電圧（１．０Ｖ）とし，第１ポート用ビット線または第２ポート用ビット線の書き込み電圧を「０Ｖ」とすることにより，抵抗変化型素子の電圧降下が第１ポート用選択トランジスタ及び第２ポート用選択トランジスタのゲート−ソース間電圧に影響が与えることが無く，第１ポート用選択トランジスタ及び第２ポート用選択トランジスタにバックゲートバイアスが係らずに線形領域で動作でき，このことにより，第１ポート用選択トランジスタの実質的な抵抗が少なくなり，駆動能力が向上するという効果が認められるから，当業者が容易になし得たこととはいえない。
　したがって，相違点５以外について判断するまでもなく，本願発明１は，当業者であっても引用発明，引用文献２〜４に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
２．本願発明２について
　本願発明２には「第１ポートを介したデータ書き込み時に，前記ソース電圧（１．２Ｖ）から所定の電圧だけ負方向に隔たった書き込み電圧（０Ｖ）を前記第１ポート用データ線に与え，第１ポートを介したデータ読み出し時に前記第１ポート用データ線を切り離す第１ポート用書き込みドライバと，
　第２ポートを介したデータ書き込み時に，前記書き込み電圧を前記第２ポート用データ線に与え，第２ポートを介したデータ読み出し時に前記第２ポート用データ線を切り離す第２ポート用書き込みドライバ」と，「前記第１ポート用行デコーダは，第１ポートを介したデータ書き込みにおいて書き込むべきデータが第１の論理値（“０”）を有する場合には，所定の電圧値の第１の行選択電圧（１．０Ｖ）を出力することにより前記第１ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ，書き込むべきデータが第２の論理値（“１”）を有する場合には，前記第１の行選択電圧より高い電圧値の第２の行選択電圧（１．２Ｖ）を出力することにより前記第１ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させ，第１ポートを介したデータ読み出しにおいて，アクセス先の前記第１ポート用選択トランジスタをＯＮさせる行選択電圧（１．２Ｖ）を出力する際に，前記ソース電圧より低い電圧（０．５Ｖ）を出力し，前記第２ポート用行デコーダは，第２ポートを介したデータ書き込みにおいて書き込むべきデータが第１の論理値を有する場合には，前記第１の行選択電圧を出力することにより前記第２ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を結晶化させ，書き込むべきデータが第２の論理値を有する場合には，前記第２の行選択電圧を出力することにより前記第２ポート用データ線に接続されたアクセス先の不揮発性メモリセルの抵抗変化型素子を非結晶化させ，第２ポートを介したデータ読み出しにおいて，アクセス先の前記第２ポート用選択トランジスタをＯＮさせる行選択電圧を出力する際に，前記ソース電圧より低い電圧（０．５Ｖ）を出力すること」という構成が特定されており，これは，上記相違点５に係る構成を備えるものであるから，他の相違点について検討するまでもなく，本願発明１と同じ理由により，当業者が容易に発明できたものとはいえない。
　したがって，本願発明２は，当業者であっても引用発明，引用文献２〜４に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
第７．原査定につての判断
　平成２８年８月１１日付けの手続補正により，原査定において，拒絶理由を発見しないとされた請求項（査定時の請求項３，６）に限定された。これにより，原査定を維持することはできない。
第８．当審拒絶理由について
１．当審拒絶理由について
　当審では，請求項１について『「ソース電圧」（以下「特定事項Ａ」という）と，「ソース電圧から所定の電圧だけ負方向に隔たった書き込み電圧」（以下，「特定事項Ｂ」という）における「所定の電圧」（以下「特定事項Ｃ」という）と，「所定の電圧値の第１の選択電圧」（以下「特定事項Ｄ」という）における「所定の電圧値」（以下「特定事項Ｅ」という）と，「第１の選択電圧より高い電圧値」（以下「特定事項Ｆ」という）との関係が明確でなく，特定事項Ｃと特定事項Ｅとが同じ所定の「電圧値」を示しているのか明確でない。』との拒絶理由と，
，請求項２について『「ソース電圧」（以下「特定事項ａ」という）と，「ソース電圧から所定の電圧だけ負方向に隔たった書き込み電圧」（以下，「特定事項ｂ」という）における「所定の電圧」（以下「特定事項ｃ」という）と，「所定の電圧値の第１の選択電圧」（以下「特定事項ｄ」という）における「所定の電圧値」（以下「特定事項ｅ」という）と，「第１の選択電圧より高い電圧値」（以下「特定事項ｆ」という）との関係が明確でなく，特定事項ｃと特定事項ｅとが同じ所定の「電圧値」を示しているのか明確でない。』との拒絶理由を通知しているが，
　平成２９年６月１９日付けの手続補正において，所定の「電圧値」として第４実施形態として例示された「電圧値」に補正された結果，この拒絶理由は解消した。
２．当審拒絶理由（軽微な誤記）について
　平成２９年８月４日付けの手続補正において，軽微な誤記が補正された結果，この拒絶理由は解消した。
第９．むすび
　以上のとおり，本願発明１〜２は，当業者が引用発明及び引用文献２〜４に記載された技術的事項に基づいて容易に発明することができたものではない。
　したがって，原査定の理由によって，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。