(57)【要約】【課題】パワーデバイスとＣＭＯＳデバイスとを混載することができ、パワーデバイスのアバランシェ耐量及びＥＳＤ耐量が高い半導体装置を提供する。【解決手段】半導体基板１１の上部にＰ型のウェル１２を形成し、ウェル１２にＳＴＩ１３を選択的に設け、ＳＴＩ１３の開口部１４内にＳＴＩ１３の側面１３ａに接するようにＮ＋型のソース層１７及びドレイン層１８を相互に離隔して形成する。また、ソース層１７とドレイン層１８との間に、Ｐ＋型のコンタクト層１９を形成する。コンタクト層１９はソース層１７に接し、ＳＴＩ１３からは離隔するように形成する。更に、ソース電極２１をソース層１７及びコンタクト層１９に接続し、ドレイン電極２２をドレイン層１８に接続し、ＳＴＩ１３上に側面１３ａに沿ってゲート電極２３を設ける。【選択図】図１
2011100933.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上部に形成された第１導電型のウェルと、
前記ウェルに選択的に設けられた素子分離絶縁体と、
前記ウェルの上部に選択的に形成され、前記素子分離絶縁体の側面に接した第２導電型のソース層と、
前記半導体基板の上部に選択的に形成され、前記側面に接し、前記ソース層から離隔した第２導電型のドレイン層と、
前記ソース層と前記ドレイン層との間に形成された第１導電型のコンタクト層と、
前記ソース層及び前記コンタクト層に接続されたソース電極と、
前記ドレイン層に接続されたドレイン電極と、
前記素子分離絶縁体上に前記側面に沿って設けられたゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記コンタクト層は、前記素子分離絶縁体から離隔していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ソース層は、前記コンタクト層と前記素子分離絶縁体との間に進出した延出部を有することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ソース層、前記ドレイン層及び前記コンタクト層は、前記素子分離絶縁体によって挟まれたストライプ状の部分に配置されており、それぞれが前記ストライプ状の部分の幅方向全長にわたって形成されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ドレイン層と前記ウェルとの間に配置され、前記ドレイン層に接し、第２導電型であり、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度よりも低いドリフト層をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記コンタクト層は前記ドリフト層に接していることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記ゲート電極と前記ドレイン層との間の最短距離が、前記ゲート電極と前記ソース層との間の最短距離よりも長いことを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、横型パワーＭＯＳＦＥＴが設けられた半導体装置に関する。
【背景技術】
【０００２】
近年、１チップにパワーデバイスとその制御回路を混載させること等を目的として、ＣＭＯＳ（complementary metal oxide semiconductor：相補型金属酸化膜半導体素子）デバイスにパワーデバイスを集積させることが要求されている。この場合、微細構造を持つＣＭＯＳチップに高電圧が印加される横型パワーＭＯＳＦＥＴを形成することになるが、横型パワーＭＯＳＦＥＴには高い耐圧が要求とされるため、ＣＭＯＳのゲート酸化膜よりも厚いゲート酸化膜が必要となる。一方、ＣＭＯＳにおいては、動作を高速に保つために、ゲート酸化膜をあまり厚くすることはできない。しかしながら、１つのチップに２種類のゲート酸化膜を形成しようとすると、工程数が大幅に増加してしまい、製造コストが上昇してしまう。
【０００３】
そこで、厚いゲート酸化膜を形成する代わりに、ＳＴＩ（shallow trench isolation）を利用する技術が提案されている。例えば、非特許文献１には、Ｐ型のウェルにＳＴＩを形成し、ＳＴＩに短冊状の開口部を形成して、この開口部内の両端部にＮ＋型のソース層及びドレイン層を形成し、ＳＴＩ上にゲート電極を形成する技術が開示されている。この技術によれば、ＳＴＩの上面上にゲート電極を配置し、ＳＴＩの側面上にウェルを配置することにより、ゲート電極とウェルとの間の距離を確保することができる。従って、厚いゲート酸化膜を形成するために工程を追加することなく、マスクレイアウトの変更のみにより、耐圧が高い横型パワーＭＯＳＦＥＴを実現することができる。しかしながら、本発明者等の検討によると、非特許文献１に記載されたデバイスにおいては、アバランシェ耐量及びＥＳＤ（Electrostatic Discharge：静電気放電）耐量が十分ではない可能性がある。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】J.Sonsky et. al., "Towards universal and voltage-scalable high gate- and drain-voltage MOSFETs in CMOS" 2009 International Symposium on Power Semiconductor Devices and ICs, p.315
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、パワーデバイスとＣＭＯＳデバイスとを混載することができ、パワーデバイスのアバランシェ耐量及びＥＳＤ耐量が高い半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板と、前記半導体基板の上部に形成された第１導電型のウェルと、前記ウェルに選択的に設けられた素子分離絶縁体と、前記ウェルの上部に選択的に形成され、前記素子分離絶縁体の側面に接した第２導電型のソース層と、前記半導体基板の上部に選択的に形成され、前記側面に接し、前記ソース層から離隔した第２導電型のドレイン層と、前記ソース層と前記ドレイン層との間に形成された第１導電型のコンタクト層と、前記ソース層及び前記コンタクト層に接続されたソース電極と、前記ドレイン層に接続されたドレイン電極と、前記素子分離絶縁体上に前記側面に沿って設けられたゲート電極と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、パワーデバイスとＣＭＯＳデバイスとを混載することができ、パワーデバイスのアバランシェ耐量及びＥＳＤ耐量が高い半導体装置を実現することができる。
【図面の簡単な説明】
【０００８】
【図１】（ａ）は、本発明の第１の実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＸ−Ｘ’線による断面図であり、（ｃ）は（ａ）に示すＹ−Ｙ’線による断面図である。
【図２】（ａ）は比較例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＹ−Ｙ’線による断面図である。
【図３】（ａ）は本発明の第２の実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＹ−Ｙ’線による断面図である。
【図４】（ａ）は本発明の第３の実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＹ−Ｙ’線による断面図である。
【図５】本発明の第４の実施形態に係る半導体装置を例示する平面図である。
【図６】（ａ）は本発明の第５の実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＹ−Ｙ’線による断面図である。
【図７】第５の実施形態の変形例に係る半導体装置を例示する平面図である。
【図８】（ａ）は本発明の第６の実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＹ−Ｙ’線による断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１（ａ）は、本実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＸ−Ｘ’線による断面図であり、（ｃ）は（ａ）に示すＹ−Ｙ’線による断面図である。
【００１０】
図１（ａ）〜（ｃ）に示すように、本実施形態に係る半導体装置１においては、導電型がＰ−型の半導体基板１１が設けられている。半導体基板１１は、例えば、単結晶のシリコン基板である。半導体基板１１の上部には、導電型がＰ型のウェル１２が選択的に形成されている。ウェル１２の実効的な不純物濃度は、半導体基板１１の実効的な不純物濃度よりも高い。なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００１１】
ウェル１２には、ＳＴＩ１３が選択的に設けられている。ＳＴＩ１３は、半導体装置１全体において、素子分離絶縁体として用いられているものである。例えば、半導体基板１１がシリコンにより形成されている場合には、ＳＴＩ１３はシリコン酸化物により形成されている。ＳＴＩ１３には、ストライプ状の開口部１４が相互に平行に複数本形成されており、開口部１４内にはウェル１２が配置されている。ウェル１２は、ＳＴＩ１３よりも深く形成されている。以下、ウェル１２のうちＳＴＩ１３の開口部１４内及び開口部１４の直下域に配置されている部分を、能動部分１５という。本実施形態においては、能動部分１５の形状は直方体形状である。また、能動部分１５の長手方向における両端部をそれぞれ端部１５ａ及び１５ｂとする。
【００１２】
能動部分１５の一方の端部１５ａの上部には、導電型がＮ＋型のソース層１７が形成されている。ソース層１７は能動部分１５の幅方向全長にわたって形成されており、端部１５ａにおいてＳＴＩ１３の三方の側面１３ａに接している。また、能動部分１５の他方の端部１５ｂの上部には、導電型がＮ＋型のドレイン層１８が形成されている。ドレイン層１８は能動部分１５の幅方向全長にわたって形成されており、端部１５ｂにおいてＳＴＩ１３の三方の側面１３ａに接している。ドレイン層１８はソース層１７から離隔している。
【００１３】
そして、能動部分１５におけるソース層１７とドレイン層１８との間には、導電型がＰ＋型のコンタクト層１９が形成されている。コンタクト層１９の実効的な不純物濃度はウェル１２の実効的な不純物濃度よりも高い。コンタクト層１９はソース層１７に接しており、ＳＴＩ１３からは離隔している。すなわち、能動部分１５の幅方向において、コンタクト層１９の両側、すなわち、コンタクト層１９とＳＴＩ１３との間には、ウェル１２が介在している。
【００１４】
また、ソース層１７及びコンタクト層１９の直上には、ソース電極２１が設けられている。ソース電極２１はソース層１７及びコンタクト層１９に共通接続されている。一方、ドレイン層１８の直上には、ドレイン電極２２が設けられている。ドレイン電極２２はドレイン層１８に接続されている。
【００１５】
更に、ＳＴＩ１３上には、ストライプ状のゲート電極２３が設けられている。ゲート電極２３はＳＴＩ１３の上面上において、側面１３ａに沿って、側面１３ａから一定の距離だけ離隔して配置されている。すなわち、ゲート電極２３の長手方向は開口部１４の長手方向と同じであり、ゲート電極２３とＳＴＩ１３の側面１３ａとの間の距離はほぼ均一である。また、ゲート電極２３は、ソース層１７の近傍からドレイン層１８の近傍まで延びている。例えば、開口部１４が相互に平行に複数本形成されている場合には、ゲート電極２３は開口部１４の相互間及び開口部１４からなる列の両側に配置されている。
【００１６】
次に、本実施形態の動作について説明する。
本実施形態に係る半導体装置１においては、能動部分１５、ＳＴＩ１３及びゲート電極２３により、横型パワーＭＯＳＦＥＴが構成される。例えば、ソース電極２１によりソース層１７及びコンタクト層１９に接地電位が印加され、ドレイン電極２２によりドレイン層１８に正電位が印加されると、Ｐ型のウェル１２とＮ＋型のドレイン層１８との界面から空乏層が広がる。この状態で、ゲート電極２３にしきい値電圧以上の正電位が印加されると、ゲート電極２３とウェル１２との間に電界が生じ、能動部分１５のウェル１２におけるＳＴＩ１３の側面１３ａに沿った部分の上部及びウェル１２の上層部分におけるゲート電極２３に近い部分に反転層２５が形成されて、横型パワーＭＯＳＦＥＴがオン状態となる。
【００１７】
そして、例えば、ドレイン電極２２にインダクタンスが接続された状態で、横型パワーＭＯＳＦＥＴがオン状態からオフ状態になると、ドレイン層１８とソース層１７との間にブレークダウン電圧を超える高電圧が印加される。これにより、ウェル１２内の電界が臨界電界に達し、アバランシェ降伏が生じ、正孔−電子対が発生する。このとき発生した電子はドレイン層１８に流入し、正孔（ホール）はソース層１７に向かう。
【００１８】
しかし、本実施形態においては、ドレイン層１８から見てソース層１７の手前に、ソース電極２１に接続されたＰ＋型のコンタクト層１９が設けられているため、発生したホールの大部分はコンタクト層１９に流入し、コンタクト層１９を介してソース電極２１に排出される。このため、多量のホール電流がソース層１７に流入することがなく、従って、ホール電流の通電に伴う電圧降下により、ソース層１７の電位に対してウェル１２の電位が高くなることがなく、Ｐ型のウェル１２とＮ＋型のソース層１７とのＰＮ界面が順方向にバイアスされることがなく、Ｎ＋型のドレイン層１８、Ｐ型のウェル１２、Ｎ＋型のソース層１７からなる寄生ＮＰＮトランジスタがオン状態となることがない。
【００１９】
半導体装置１において、アバランシェ電流は、Ｐ型のウェル１２及びＮ＋型のソース層１７からなり逆方向にバイアスされたＰＮダイオードを流れる。ＰＮダイオードはＮＰＮトランジスタのようにスナップバックすることがないため、電流が１ヶ所に集中しにくく、能動部分１５の幅方向全体において均一に流れやすい。このため、電流が集中した部分で多量の熱が局所的に発生することがない。この結果、半導体装置１はアバランシェ耐量が高い。
【００２０】
ソース電極２１又はドレイン電極２２にＥＳＤが印加された場合も同様である。すなわち、ＥＳＤ電流は能動部分１５の幅方向において均一に流れ、１ヶ所に集中しにくい。このため、半導体装置１においては、ＥＳＤが印加されても局所的な発熱が生じにくく、ＥＳＤ耐量が高い。
【００２１】
また、上述の如く、半導体装置１においては、横型パワーＭＯＳＦＥＴがオン状態であるときに、ゲート電極２３とウェル１２との間に電界が発生し、能動部分１５におけるＳＴＩ１３の側面１３ａに接した部分の上部及び能動部分１５の上層部分におけるゲート電極２３の近傍に反転層２５が形成される。この反転層２５がコンタクト層１９によって遮られると、横型パワーＭＯＳＦＥＴの実効的なチャネル幅が減少してしまうが、反転層２５における能動部分１５の上層部分に形成される部分については、ゲート電極２３からの電界はゲート電極２３からの距離に反比例して弱くなるため、反転層２５の電荷はゲート電極２３に近い部分においてより多く発生し、ゲート電極２３から離れた部分においてより少なく発生する。そして、コンタクト層１９はＳＴＩ１３から離隔しているため、反転層２５がコンタクト層１９によって遮られるとしても、遮られる部分の電荷は少なく、影響は小さい。また、反転層２５におけるＳＴＩ１３の側面１３ａに接した部分については、コンタクト層１９はＳＴＩ１３から離隔しているため、コンタクト層１９によって遮られることがない。この結果、コンタクト層１９の存在による実効的なチャネル幅の減少を抑えながら、アバランシェ耐量及びＥＳＤ耐量を改善することができる。これに対して、通常のＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散ＭＯＳ）において、ソース層から見てドレイン側にこのようなコンタクト層を形成すると、コンタクト層を設けた分だけチャネル幅が減少してしまい、オン電流が減少してしまう。
【００２２】
以下、本実施形態の効果について説明する。
本実施形態によれば、ＳＴＩ１３上にゲート電極２３を設けることにより、パワーデバイス専用の厚いゲート酸化膜を形成することなく、ウェル１２とゲート電極２３との間の距離を確保し、耐圧を確保することができる。これにより、工程を大きく追加することなく、マスクレイアウトの変更により、ＣＭＯＳデバイスにパワーデバイスを混載することができる。
【００２３】
また、本実施形態によれば、上述の動作により、アバランシェ電流及びＥＳＤ電流を均一に流すことができるため、電流集中による局所的な発熱を防止することができる。これにより、本実施形態に係る半導体装置１はアバランシェ耐量及びＥＳＤ耐量が高い。
【００２４】
更に、本実施形態においては、コンタクト層１９がＳＴＩ１３から離隔しているため、コンタクト層１９の存在による実効的なチャネル幅の減少を抑えることができ、オン電流の減少を抑制することができる。
【００２５】
次に、本実施形態の比較例について説明する。
図２（ａ）は本比較例に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＹ−Ｙ’線による断面図である。
図２（ａ）及び（ｂ）に示すように、本変形例に係る半導体装置１０１においては、第１の実施形態に係る半導体装置１（図１参照）と比較して、ソース層１７とコンタクト層１９の位置関係が逆になっている。すなわち、コンタクト層１９が、ソース層１７から見て、ドレイン層１８の反対側に配置されている。
【００２６】
半導体装置１０１においては、能動部分１５内でアバランシェ降伏が生じると、発生したホール電流が、Ｎ＋型のドレイン層１８、Ｐ型のウェル１２、Ｎ＋型のソース層１７からなる寄生ＮＰＮトランジスタ１１０のベース電流となり、ウェル１２からソース層１７に向かって流れる。このとき、ベースの寄生抵抗１１１にホール電流が流れることによる電圧降下によって、Ｐ型のウェル１２の電位がＮ＋型のソース層１７の電位よりも高くなり、ベース−エミッタ間、すなわち、Ｐ型のウェル１２とＮ＋型のソース層１７との間のＰＮ界面が順方向にバイアスされる。この結果、寄生ＮＰＮトランジスタ１１０がオン状態になる。
【００２７】
能動部分１５の幅方向における一部分において、寄生ＮＰＮトランジスタ１１０がオン状態となると、その部分のオン抵抗が低下し、ますます電流が流れるようになる。このため、幅方向における他の部分においては、寄生ＮＰＮトランジスタ１１０はオン状態とならず、最初にオン状態となった部分に集中して電流が流れてしまう。そして、電流が集中している部分において、温度が局所的に上昇し、半導体基板１１が溶融し、半導体装置１０１が物理的に破壊されてしまう。特に、半導体装置１０１においては、通常のＬＤＭＯＳと比較して、能動部分１５がＳＴＩ１３に囲まれているため発生した熱が逃げにくく、温度が局所的に上昇しやすい。このため、半導体装置１０１はアバランシェ耐量が低い。同様な理由により、半導体装置１０１はＥＳＤ耐量も低い。
【００２８】
次に、本発明の第２の実施形態について説明する。
図３（ａ）は本実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＹ−Ｙ’線による断面図である。
図３（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置２においては、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、コンタクト層１９が能動部分１５の幅方向全長にわたって形成されており、能動部分１５の幅方向両側においてＳＴＩ１３の側面１３ａに接している。
【００２９】
図３（ｂ）に示すように、半導体装置２においては、横型パワーＭＯＳＦＥＴがオン状態となったときは、反転層２５がウェル１２における側面１３に接した部分に形成される。そして、オン電流を構成する電子は、反転層２５内においてコンタクト層１９の下方を回り込むように流れる。本実施形態における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
【００３０】
本実施形態においては、前述の第１の実施形態と比較して、ソース層１７及びドレイン層１８だけでなく、コンタクト層１９についても、ストライプ状の能動部分１５の幅方向全長にわたって形成されている。これにより、ＳＴＩ１３とコンタクト層１９の間に隙間を設ける必要がないため、半導体装置２を微細化しても、コンタクト層１９を安定して形成することができる。このため、半導体装置２の製造が容易であり、特性が安定する。このように、本実施形態の構造は、微細化に対して有利である。
【００３１】
本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。すなわち、本実施形態においても、ＳＴＩ１３上にゲート電極２３を設けることにより、工程を大きく追加することなく、ＣＭＯＳデバイスにパワーデバイスを混載することができる。また、ソース層１７から見てドレイン層１８側にコンタクト層１９を形成することにより、アバランシェ耐量及びＥＳＤ耐量を向上させることができる。
【００３２】
次に、本発明の第３の実施形態について説明する。
図４（ａ）は本実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＹ−Ｙ’線による断面図である。
図４（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置３においては、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、ドリフト層が形成されている点、及びゲート電極の形状が異なっている。
【００３３】
すなわち、本実施形態に係る半導体装置３においては、ＳＴＩ１３の開口部１４内において、ウェル１２がソース層１７側のみに形成されている。そして、ドレイン層１８とウェル１２との間には、ドリフト層３１が形成されている。ドリフト層３１はドレイン層１８及びウェル１２の双方に接している。ドリフト層３１の導電型はＮ型であり、その実効的な不純物濃度はドレイン層１８の実効的な不純物濃度よりも低い。
【００３４】
また、半導体装置３においては、ＳＴＩ１３上に、ゲート電極３３が設けられている。ゲート電極３３の形状はストライプ状であるが、その幅は長手方向において異なっている。すなわち、ゲート電極３３においては、ソース層１７及びウェル１２の近傍に配置されたソース側部分３３ａと、ドリフト層３１及びドレイン層１８の近傍に配置されたドレイン側部分３３ｂとが設けられている。ソース側部分３３ａとドレイン側部分３３ｂとは、一体的に形成されている。そして、ソース側部分３３ａの中心軸とドレイン側部分３３ｂの中心軸とは同一直線上に配置されており、ドレイン側部分３３ｂはソース側部分３３ａよりも細くなっている。これにより、半導体装置３においては、ゲート電極３３とドレイン層１８との間の最短距離が、ゲート電極３３とソース層１７との間の最短距離よりも長くなっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００３５】
本実施形態においては、Ｎ＋型のドレイン層１８とＰ型のウェル１２との間にＮ型のドリフト層３１を設けることにより、ドレイン層１８とウェル１２との間に印加される電界を緩和することができ、ドレイン−ソース間の耐圧を改善することができる。また、ゲート電極３３とドレイン層１８との間の距離を長くすることにより、ゲート−ドレイン間の電界を緩和することができる。この結果、ゲート−ドレイン間でブレークダウンが生じにくくなり、ゲート−ドレイン間の耐圧を改善することができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００３６】
次に、本発明の第４の実施形態について説明する。
図５は本実施形態に係る半導体装置を例示する平面図である。
図５に示すように、本実施形態においては、前述の第１の実施形態と比較して、ＳＴＩの形状が異なっている。前述の第１〜第３の実施形態においては、ＳＴＩ１３に囲まれた短冊状の領域に横型パワーＭＯＳＦＥＴを形成する例を示したが、本実施形態においては、ＳＴＩを複数本のストライプ状に形成し、２本のＳＴＩによって挟まれた領域に横型パワーＭＯＳＦＥＴが形成されている。
【００３７】
すなわち、図５に示すように、本実施形態に係る半導体装置４においては、Ｐ−型の半導体基板１１の上部にＰ型のウェル１２が形成されており、ウェル１２の上部にＮ＋型のソース層１７及びドレイン層１８が相互に離隔して形成されている。ウェル１２においては、ソース層１７及びドレイン層１８を貫くように、複数本のストライプ状のＳＴＩ４３が相互に離隔して且つ相互に平行に設けられている。そして、ウェル１２におけるＳＴＩ４３に挟まれた領域毎に、Ｐ＋型のコンタクト層１９が形成されている。コンタクト層１９はソース層１７に接しており、ＳＴＩ４３からは離隔している。また、ＳＴＩ４３上には、ＳＴＩ４３と平行にゲート電極２３が設けられている。ゲート電極２３はＳＴＩ４３の側面４３ａに沿って側面４３ａから一定の距離を隔てて配置されており、ソース層１７の近傍からドレイン層１８の近傍まで延びている。本実施形態における上記以外の構成及び動作は、前述の第１の実施形態と同様である。本実施形態によっても、前述の第１の実施形態と同様な効果を得ることができる。
【００３８】
次に、本発明の第５の実施形態について説明する。
図６（ａ）は本実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＹ−Ｙ’線による断面図である。
図６（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置５においては、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、ソース層の形状及びゲート電極の長さが異なっている。
【００３９】
すなわち、半導体装置５においては、Ｎ＋型のソース層１７の幅方向両端部に、ドレイン層１８に向かって延出した延出部１７ａが設けられている。このため、上方から見て、ソース層１７全体の形状はコ字状である。延出部１７ａは、ＳＴＩ１３とコンタクト層１９との間に進出している。ソース層１７からドレイン層１８に向かう方向において、延出部１７ａの先端の位置は、コンタクト層１９の先端の位置とほぼ等しい。
【００４０】
また、半導体装置５においては、延出部１７ａが延出している分、ゲート電極２３の長さが短くなっている。すなわち、ソース層１７からドレイン層１８に向かう方向において、ゲート電極２３のソース層１７側の端縁の位置は、延出部１７ａにおけるドレイン層１８側の端縁の位置とほぼ等しい。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００４１】
本実施形態においては、ソース層１７に延出部１７ａを設けることにより、延出部１７ａの長さの分だけ、チャネル長を短くすることができる。チャネル長を短くすることにより、横型パワーＭＯＳＦＥＴの電流駆動能力を向上させることができる。一方、延出部１７ａはＳＴＩ１３とコンタクト層１９との間に配置されており、ドレイン層１８とコンタクト層１９との間には介在していないため、アバランシェ降伏により発生したホール電流は、延出部１７ａによって妨げられることなく、コンタクト層１９に流入する。このため、このホール電流の電圧降下に起因して、ソース層１７の電位に対してウェル１２におけるソース層１７に接する部分の電位が高くなることがなく、寄生ＮＰＮトランジスタがオン状態となることがない。従って、延出部１７ａを設けることにより、アバランシェ耐量が低下することはない。同様に、ＥＳＤ電流も延出部１７ａによって妨げられることなくコンタクト層１９に流入するため、寄生ＮＰＮトランジスタをオン状態とすることがなく、ＥＳＤ耐量が低下することはない。このように、本実施形態によれば、前述の第１の実施形態と比較して、アバランシェ耐量及びＥＳＤ耐量を同じレベルに維持しつつ、電流駆動能力を向上させることができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００４２】
次に、本実施形態の変形例について説明する。
図７は、本変形例に係る半導体装置を例示する平面図である。
図７に示すように、本変形例に係る半導体装置５ａにおいては、ソース層１７からドレイン層１８に向かう方向において、コンタクト層１９の先端の位置が、延出部１７ａの先端の位置よりもドレイン層１８側に突出している。これにより、アバランシェ降伏により発生したホール電流をより確実にコンタクト層１９に流入させることができる。本変形例における上記以外の構成、動作及び効果は、前述の第５の実施形態と同様である。
【００４３】
次に、本発明の第６の実施形態について説明する。
図８（ａ）は本実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＹ−Ｙ’線による断面図である。
図８（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置６においては、前述の第３の実施形態に係る半導体装置３（図４参照）と比較して、主として、Ｐ型のウェル１２とＮ型のドリフト層３１との境界がソース層１７側に移動している点、及び、Ｐ＋型のコンタクト層１９がドリフト層３１に接している点が異なっている。
【００４４】
より詳細には、第３の実施形態と比較して、Ｐ型のウェル１２がソース層１７側に後退しており、その分、Ｎ型のドリフト層３１がソース層１７側に進出している。また、ウェル１２とドリフト層３１との境界の移動に合わせて、ゲート電極３３のソース側部分３３ａとドレイン側部分３３ｂとの境界もソース層１７側に移動している。すなわち、第３の実施形態と比較して、ソース側部分３３ａがより短くなり、ドレイン側部分３３ｂがより長くなっている。更に、第３の実施形態と比較して、コンタクト層１９はドレイン層１８側に進出している。これにより、コンタクト層１９はウェル１２からはみ出し、ドリフト層３１内に進入し、ドリフト層３１に接している。本実施形態における上記以外の構成は、前述の第３の実施形態と同様である。
【００４５】
本実施形態においては、Ｐ型のウェル１２とＮ型のドリフト層３１との境界をソース層１７側に移動させることにより、チャネル長、すなわち、ソース層１７とドリフト層３１との間の距離を短くしている。これにより、横型パワーＭＯＳＦＥＴの電流駆動能力を向上させることができると共に、素子サイズを縮小することができる。
【００４６】
なお、横型パワーＭＯＳＦＥＴがオフ状態にあるときに、ソース層１７とドレイン層１８との間に電圧が印加されると、ウェル１２とドリフト層３１の界面から空乏層が発生する。このとき、ドリフト層３１における不純物ドーズ量をウェル１２における不純物ドーズ量よりも低く設定しておくと、空乏層は主としてドリフト層３１側に伸びるが、多少はウェル１２側にも伸びる。そして、ウェル１２側に伸びた空乏層がソース層１７に到達すると、ソース層１７から空乏層に対して電子が注入され、リーク電流が流れてしまう。
【００４７】
しかしながら、本実施形態においては、Ｐ＋型のコンタクト層１９がドリフト層３１まで延びているため、空乏層はコンタクト層１９とドリフト層３１との界面から発生する。この場合、コンタクト層１９はウェル１２よりも不純物濃度が高いため、コンタクト層１９内における空乏層の伸びは少ない。このため、空乏層はコンタクト層１９内において停止し、ソース層１７までは到達しない。これにより、本実施形態においては、チャネル長を短くしても、リーク電流は発生しにくい。
【００４８】
また、アバランシェ降伏により発生したホール電流は、ソース層１７によって妨げられることなく、コンタクト層１９に流入する。ＥＳＤ電流も同様である。このため、本実施形態においても、前述の第３の実施形態と同様に、良好なアバランシェ耐量及びＥＳＤ耐量を得ることができる。すなわち、本実施形態によれば、前述の第３の実施形態と比較して、アバランシェ耐量及びＥＳＤ耐量を同じレベルに維持しつつ、電流駆動能力を向上させることができる。本実施形態における上記以外の動作及び効果は、前述の第３の実施形態と同様である。
【００４９】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００５０】
例えば、前述の各実施形態においては、半導体基板、ウェル及びコンタクト層の導電型をＰ型とし、ソース層及びドレイン層の導電型をＮ型とする例を示したが、これらの導電型は逆にしてもよい。また、前述の各実施形態においては、ＳＴＩに囲まれた領域又はＳＴＩに挟まれた領域に横型パワーＭＯＳＦＥＴを形成する例を示したが、ＳＴＩ並びにソース層及びドレイン層のレイアウトはこれに限定されず、ソース層及びドレイン層がＳＴＩの側面に接するように形成されていればよい。
【符号の説明】
【００５１】
１、２、３、４、５、５ａ、６  半導体装置、１１  半導体基板、１２  ウェル、１３  ＳＴＩ、１３ａ  側面、１４  開口部、１５  能動部分、１５ａ、１５ｂ  端部、１７  ソース層、１７ａ  延出部、１８  ドレイン層、１９  コンタクト層、２１  ソース電極、２２  ドレイン電極、２３  ゲート電極、２５  反転層、３１  ドリフト層、３３  ゲート電極、３３ａ  ソース側部分、３３ｂ  ドレイン側部分、４３  ＳＴＩ、４３ａ  側面、１０１  半導体装置、１１０  寄生ＮＰＮトランジスタ、１１１  寄生抵抗
【図１】
2011100933.tif 000003
【図２】
2011100933.tif 000004
【図３】
2011100933.tif 000005
【図４】
2011100933.tif 000006
【図５】
2011100933.tif 000007
【図６】
2011100933.tif 000008
【図７】
2011100933.tif 000009
【図８】
2011100933.tif 000010