(57)【要約】【課題】本発明の課題は、パラメータを設定することにより各種ＳＤＲＡＭを共通にコントロールするＳＤＲＡＭコントローラを提供することにある。【解決手段】本発明は、ＦＰＧＡ１３内の回路として構成され、所定のパラメータに基づいて回路生成を行ってＳＤＲＡＭ１４の動作を制御するＳＤＲＡＭコントローラ２５と、前記ＳＤＲＡＭコントローラ２５の回路生成を行うパラメータがＳＤＲＡＭ１４の仕様に対応して設定されるパラメータ設定部２６とを具備することを特徴とするものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＦＰＧＡ内の回路として構成され、所定のパラメータに基づいて回路生成を行ってＳＤＲＡＭの動作を制御するＳＤＲＡＭコントローラと、
前記ＳＤＲＡＭコントローラの回路生成を行うパラメータがＳＤＲＡＭの仕様に対応して設定されるパラメータ設定部と
を具備することを特徴とするパラメータ設定によるＳＤＲＡＭコントローラ。
【請求項２】
パラメータ設定部は、予め各種ＳＤＲＡＭの仕様に対応した複数パターンのパラメータが設定され、所定のＳＤＲＡＭの仕様に対応したパターンのパラメータが選択して設定されることを特徴とする請求項１記載のパラメータ設定によるＳＤＲＡＭコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気機器に多く使われているＳＤＲＡＭの制御を行うためのパラメータ設定によるＳＤＲＡＭコントローラに関するものである。
【背景技術】
【０００２】
汎用の揮発性メモリであるＳＤＲＡＭを使用する場合、データはコンデンサに電荷として記憶されるため、メモリ内容が消えないように一定の間隔でリフレッシュする必要がある。また、ＳＤＲＡＭにアクセスする制御コマンドを送出する必要がある。
【０００３】
従来、各種ＳＤＲＡＭ毎にタイミング等の仕様を調査し、毎回その仕様に合致するよう回路を組んでいた。このため、各装置、各基板毎に設計が異なることになり効率が悪いことや、不都合が生じた際には同じＳＤＲＡＭを使っていたとしても原因の特定に時間が掛かっていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２２５８９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳＤＲＡＭは、ＳＲＡＭと比較して大容量、低コストなどの利点があるが、構造上、リフレッシュ動作が必要なことや、処理動作ごとにコマンドを送出する必要があり、設計を行う上での考慮事項が多くなっている。これらの考慮を各装置や基板毎に行っていたのでは非常に効率が悪く、不都合が生じた際には、同じＳＤＲＡＭを用いていたとしても設計が基板毎に異なるため、原因の特定に時間がかかる可能性がある。
【０００６】
また、製品毎に異なる仕様のＳＤＲＡＭを使用するが、その度に専用のＳＤＲＡＭコントローラを開発していては、非常に工数がかかり、またデバッグもそれぞれ行う必要がある。同一仕様のＳＤＲＡＭを使用すれば、コントローラを流用することが可能であるが、製品に適切なＳＤＲＡＭを選択できないという問題点が残る。
【０００７】
そこで、本発明の課題はＳＤＲＡＭコントローラに対し、使用するＳＤＲＡＭ毎の仕様をパラメータとして設定することが可能な機能を持たせることにより、１つのＳＤＲＡＭコントローラの使い方を理解するだけで、様々なＳＤＲＡＭを使用することが可能になり、工数の削減やデバッグの効率化を図ることができ、パラメータを設定することにより各種ＳＤＲＡＭを共通にコントロールするＳＤＲＡＭコントローラを提供することにある。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明のパラメータ設定によるＳＤＲＡＭコントローラは、ＦＰＧＡ内の回路として構成され、所定のパラメータに基づいて回路生成を行ってＳＤＲＡＭの動作を制御するＳＤＲＡＭコントローラと、前記ＳＤＲＡＭコントローラの回路生成を行うパラメータがＳＤＲＡＭの仕様に対応して設定されるパラメータ設定部とを具備することを特徴とするものである。
【０００９】
また本発明は、前記パラメータ設定によるＳＤＲＡＭコントローラにおいて、パラメータ設定部は、予め各種ＳＤＲＡＭの仕様に対応した複数パターンのパラメータが設定され、所定のＳＤＲＡＭの仕様に対応したパターンのパラメータが選択して設定されることを特徴とするものである。
【発明の効果】
【００１０】
本発明は、ＳＤＲＡＭコントローラに対し、使用するＳＤＲＡＭ毎に対応した仕様をパラメータとして設定することが可能な機能を持たせることにより、各種ＳＤＲＡＭの使用において共通化が図れ、生産性向上に繋がる効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係るＳＤＲＡＭコントローラの使用状態を示す構成説明図である。
【図２】本発明の実施形態に係るＳＤＲＡＭコントローラの動作を示すフロー図である。
【図３】本発明の実施形態に係るパラメータの設定例１を示す説明図である。
【図４】本発明の実施形態に係るパラメータの設定例２を示す説明図である。
【図５】本発明の実施形態に係るＳＤＲＡＭコントローラの使用例１を示す構成説明図である。
【図６】本発明の実施形態に係るＳＤＲＡＭコントローラの使用例２を示す構成説明図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、詳細に説明する。
【００１３】
図１は本発明の実施形態に係るＳＤＲＡＭコントローラの使用状態を示す構成説明図である。図１において、１１はＶＭＥバス（ＶＥＲＳＡ  ｍｏｄｕｌｅ  Ｅｕｒｏｃａｒｄ  ｂｕｓ）、１２はＣＰＵ、１３はＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、１４はＳＤＲＡＭ、１５はバスインタフェースモジュール、１６はバッファ制御モジュール、１７はステートマシン、１８はアドレス変換部、１９はデータ変換部、２０はデータ変換部、２１はコマンド生成部、２２はアドレス生成部、２３はデータ出力部、２４はデータ入力部、２５はＳＤＲＡＭコントローラ、２６はパラメータ設定部である。
【００１４】
ステートマシン１７、アドレス変換部１８、データ変換部１９、データ変換部２０、コマンド生成部２１、アドレス生成部２２、データ出力部２３、データ入力部２４はＳＤＲＡＭコントローラ２５を構成し、バスインタフェースモジュール１５、バッファ制御モジュール１６、ＳＤＲＡＭコントローラ２５、パラメータ設定部２６はＦＰＧＡ１３内に構成される。
【００１５】
ＶＭＥバス１１とバスインタフェースモジュール１５は接続されると共に、ＣＰＵ１２とバッファ制御モジュール１６は接続され、ＳＤＲＡＭコントローラ２５とパラメータ設定部２６は接続される。バスインタフェースモジュール１５からＳＤＲＡＭコントローラ２５にアドレス信号、リクエスト信号、ライトデータ信号が送信され、ＳＤＲＡＭコントローラ２５からバスインタフェースモジュール１５にリードデータ信号、アクノリッジ信号が送信される。バッファ制御モジュール１６からＳＤＲＡＭコントローラ２５に開始アドレス信号、リクエスト信号が送信されると共にＳＤＲＡＭコントローラ２５からバッファ制御モジュール１６にレディ信号が送信され、バッファ制御モジュール１６からＳＤＲＡＭコントローラ２５にライトイネーブル信号、ライドデータ信号が送信されると共にＳＤＲＡＭコントローラ２５からバッファ制御モジュール１６にリードイネーブル信号、リードデータ信号が送信される。ＳＤＲＡＭコントローラ２５からＳＤＲＡＭ１４にコマンド信号、アドレス信号が送信され、ＳＤＲＡＭコントローラ２５とＳＤＲＡＭ１４間でデータ信号が相互に送信される。
【００１６】
図１に示すように、ＶＭＥバス１１からのアクセスとＣＰＵ１２からのアクセスを想定した場合、ＳＤＲＡＭコントローラ２５は、コマンド生成部２１、アドレス生成部２２、データ出力部２３、データ入力部２４を制御するステートマシン１７により構成され、パラメータ設定部２６のパラメータの設定に基づいてＳＤＲＡＭコントローラ２５の回路が生成する。ＦＰＧＡ１３へ書き込むソースをコンパイルする際にパラメータが参照され、設定したパラメータに基づいてＳＤＲＡＭコントローラ２５の回路を生成する。
【００１７】
すなわち、ＳＤＲＡＭコントローラ２５は、ＦＰＧＡ１３内の回路として構成され、所定のパラメータに基づいて回路生成を行ってＳＤＲＡＭ１４の動作を制御する。この場合、パラメータ設定部２６には、ＳＤＲＡＭコントローラ２５の回路生成を行うパラメータがＳＤＲＡＭ１４の仕様に対応して設定される。尚、パラメータ設定部２６は、予め各種ＳＤＲＡＭ１４の仕様に対応した複数パターンのパラメータが設定され、所定のＳＤＲＡＭ１４の仕様に対応したパターンのパラメータが選択して設定されるようにしてもよい。
【００１８】
また、ＳＤＲＡＭコントローラ２５は制御信号を備え、ユーザはＳＤＲＡＭ１４のコマンドを意識することなく操作を行うことができる。このＳＤＲＡＭコントローラ２５では、バッファが必要な場合は外部に用意することで、ＳＤＲＡＭ１４がアクセス可能になったら即座に処理を行うことができるようにしている。
【００１９】
次に、図１において、ＳＤＲＡＭコントローラ２５ではＣＰＵ１２からの連続データとＶＭＥバス１１からの処理を行う。各リクエスト信号には優先順位が設定されており、同時にリクエスト信号が入力された場合には優先順位に従って処理を行う。この場合は、ＶＭＥバス１１の処理を優先し、その後ＣＰＵ１２からの処理を行う。また、ＣＰＵ１２からの処理中にＶＭＥバス１１のリクエストが入力された場合、ＣＰＵ１２の処理を無視して、ＶＭＥバス１１の処理を割り込みとして優先的に処理することも可能である。この場合、ＣＰＵ１２に対する処理を止めていなければ、ＶＭＥバス１１の割り込み中のデータは失われるが、デバッグ時などに処理を止めずにデータを確認することができる。
【００２０】
次に、図１のＣＰＵ１２からのライトアクセス時について説明する。ＣＰＵ１２はＦＰＧＡ１３に対し、書き込み命令及び書き込みデータとアドレスを出力するので、ＦＰＧＡ１３は一時的にバッファにデータを蓄積する。バッファ制御モジュール１６はＣＰＵ１２からの書き込み命令が来ると、ＳＤＲＡＭコントローラ２５に対しリクエスト信号と開始アドレス信号を出力する。
【００２１】
ＳＤＲＡＭコントローラ２５はリクエスト信号を処理し、ＳＤＲＡＭ１４に対してコマンド信号を発行し、書き込み準備が完了すると、バッファ制御モジュール１６に対しレディ信号を出力（準備完了を通知）する。バッファ制御モジュール１６はレディ信号を受けて、ライトデータ信号とライトイネーブル信号をＳＤＲＡＭコントローラ２５に出力し、ＳＤＲＡＭ１４にデータ信号を蓄積する。ＳＤＲＡＭコントローラ２５はライトイネーブル信号が入力されなくなると、ＳＤＲＡＭ１４に対し終了処理のためのコマンド信号を発行する。
【００２２】
図２は本発明の実施形態に係るＳＤＲＡＭコントローラの動作を示すフロー図である。すなわち、ＳＤＲＡＭコントローラ２５は制御信号の入力に従いＳＤＲＡＭ１４の動作を制御し、結果を出力する。
【００２３】
次に、パラメータを設定できる機能について説明する。
【００２４】
ＳＤＲＡＭコントローラ２５では、使用するＳＤＲＡＭ１４の仕様に合わせてＳＤＲＡＭコントローラ２５を用いることができるように、主要な設定に関してはパラメータにて変更可能な設計を行っている。
【００２５】
図３は例としてＩＳＳＩ製の２５６Ｍｂｉｔ，ＳＤＲＡＭ“ＩＳ４２Ｓ３２８００−７ＢＬ”を使用する場合の設定項目を示す（１００ＭＨｚの場合）。
【００２６】
また、使用するパラメータ設定によってＳＤＲＡＭのデータやアドレスに必要な信号本数が変わるため、どの容量のＳＤＲＡＭで、何ビットデータにアクセスするかにより、パラメータ設定を選択できるようにしている（予め、いくつかのパターンのパラメータを用意している）。
【００２７】
図４は例として２５６Ｍｂｉｔ，ＳＤＲＡＭでデータ幅３２ｂｉｔ、バスはＶＭＥバスを想定し、アドレス３２ｂｉｔを用いた場合に選択するパラメータを示す。これにより、ユーザが意識するのはＳＤＲＡＭの仕様の入力と、ＳＤＲＡＭのパラメータ設定を選択することのみになるので、容易にＳＤＲＡＭに合わせたパラメータ設定を行うことができる。
【００２８】
次に、本発明の実施形態に係るＳＤＲＡＭコントローラの使用例について説明する。ＳＤＲＡＭコントローラ２５はＦＰＧＡ１３内の回路として構成されており、任意のパラメータに変更して回路生成を行うことで、様々なＳＤＲＡＭ１４に対応することが可能になる。
【００２９】
例えば、図５に示すようにＦＰＧＡ１３とＳＤＲＡＭ１４、バスインタフェースモジュール１５を備えたシステムを開発する場合について説明する。バスインタフェースのデータバス幅は１６ビットであり、そのデータを蓄積するために容量２５６Ｍｂｉｔ（ＭＢ）のＳＤＲＡＭ１４を使用するものとする。この場合にはＳＤＲＡＭコントローラ２５のパラメータの内、データバス幅の設定を１６ｂｉｔ、容量を２５６Ｍｂｉｔの設定を選択し、その他の性能の値を入力するだけで、ＳＤＲＡＭコントローラ２５を使用することが可能になる。
【００３０】
また、図６に示すように他のシステムでＳＤＲＡＭ１４の容量やビット幅が変わる場合にも、前述の設定したパラメータを変更するだけで、対応することができるようになる。この場合、同じＳＤＲＡＭコントローラ２５を使用しているため、使用方法も同様となり、使用した実績もあるのでデバッグが大変容易となる。
【００３１】
以上のように、各種ＳＤＲＡＭの仕様に対応したパラメータを設定できる機能を付加することにより、細部のメモリとのやりとり（制御コマンドの送出等）はＳＤＲＡＭコントローラが実行してくれる。従って、ユーザは必要最小限のパラメータ設定を行うだけで各種ＳＤＲＡＭに対応できるため効率向上、品質確保が図れる。
【００３２】
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【００３３】
１１…ＶＭＥバス（ＶＥＲＳＡ  ｍｏｄｕｌｅ  Ｅｕｒｏｃａｒｄ  ｂｕｓ）、１２…ＣＰＵ、１３…ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、１４…ＳＤＲＡＭ、１５…バスインタフェースモジュール、１６…バッファ制御モジュール、１７…ステートマシン、１８…アドレス変換部、１９…データ変換部、２０…データ変換部、２１…コマンド生成部、２２…アドレス生成部、２３…データ出力部、２４…データ入力部、２５…ＳＤＲＡＭコントローラ、２６…パラメータ設定部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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