(57)【要約】【課題】高い周波数のクロックを用いずに並列に入力させるデータを高レートの直列データに変換するマルチブレクサを備えた半導体装置、その制御方法、その半導体装置を用いたデータ処理システムを提供する。【解決手段】マルチプレクサと、出力バッファと、を備え、マルチプレクサが、入力側にそれぞれ異なるデータ信号を受けて出力側が出力バッファの入力ノードに接続されたｎ個（ｎは２以上の整数）のスイッチと、スイッチ毎に設けられ、スイッチをそれぞれ１／ｎ周期ずつ位相の異なる第１の周期でオンさせ、対応する入力側のデータ信号が出力側の端子に表れたことを検出して対応するスイッチをオフさせる複数のスイッチ制御回路と、を備え、ｎ個のスイッチへ並列に入力される第１の周期で変化するデータを第１の周期の１／ｎの周期で変化する直列データに変換して出力バッファから出力する。【選択図】図２
2011108300.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが入力ノードと出力ノードを有する複数のスイッチと、
前記複数のスイッチの電気的な導通と非導通をそれぞれ制御する複数のスイッチ制御回路と、を含むマルチプレクサ、を備え、
前記複数のスイッチの出力ノードは、共通に第１のノードに接続され、
前記複数のスイッチ制御回路は、それぞれ対応する検知回路を含み、
前記複数のスイッチ制御回路は、第１の周期でそれぞれ対応する前記複数のスイッチを時系列に電気的に導通し、且つ、前記複数の検知回路が、それぞれ対応する前記入力ノードのデータ信号が前記出力ノードに表れたことを検知することによって、それぞれ対応する前記スイッチを電気的に非導通にする、ことを特徴とする半導体装置。
【請求項２】
前記スイッチ制御回路は、前記非導通させたスイッチの後にその他の前記スイッチが導通したことによる前記第１のノードのデータ信号の変化によらず、且つ、前記非導通させたスイッチに関連する次の前記第１の周期が到来するまで前記非導通させたスイッチを非導通に維持する、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の周期は、前記複数のスイッチの入力ノードのデータ信号の周期であり、
前記第１のノードのデータ信号の周期は、前記複数のスイッチの数をｎとした場合、前記第１の周期の１／ｎの周期である、ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記半導体装置には、外部からシステムクロックが供給され、
前記第１の周期はシステムクロックの周期のｎ／２であり、前記第１のノードの直列なデータ信号の周期は前記システムクロックの周期の１／２である、ことを特徴とする請求項３記載の半導体装置。
【請求項５】
更に、それぞれが１／ｎ周期ずつ位相が異なり且つ前記第１の周期を有するｎ相の複数のクロック信号を生成するクロック生成回路を備え、
前記複数のスイッチは、それぞれ対応する前記複数のクロック信号の活性化により、電気的に非導通から導通に制御される、ことを特徴とする請求項３又は４記載の半導体装置。
【請求項６】
前記スイッチが電気的に導通を維持する時間は、対応する前記クロック信号の活性化時間よりも短い、ことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記スイッチは、２値の論理出力の状態とハイインピーダンス状態を有するトライステートバッファで構成される、ことを特徴とする請求項１乃至６いずれか１項記載の半導体装置。
【請求項８】
更に、前記第１のノードのデータ信号を外部の端子に出力する出力バッファを備える、ことを特徴とする請求項１乃至７いずれか１項記載の半導体装置。
【請求項９】
前記出力バッファは、第１と第２の入力ノードを含み、
前記複数のスイッチのそれぞれは、対応する一つの前記入力ノードのデータ信号を共通に入力する第１と第２の前記スイッチを含み、
前記出力バッファは、
第１の電源と前記外部の端子との間に接続され、前記第１の入力ノードの電位に基づいて電気的な導通と非導通が制御される第１の出力トランジスタと、
第２の電源と前記外部の端子との間に接続され、前記第２の入力ノードの電位に基づいて電気的な導通と非導通が制御される第２の出力トランジスタと、を含む２値の論理出力の状態とハイインピーダンス状態を有するトライステート出力バッファであり、
前記複数のスイッチに夫々含まれる複数の前記第１のスイッチの出力ノードが、前記第１の入力ノードに共通に接続され、
前記複数のスイッチに夫々含まれる複数の前記第２のスイッチの出力ノードが、前記第２の入力ノードに共通に接続される、ことを特徴とする請求項１乃至８のいずれか一項記載の半導体装置。
【請求項１０】
マルチプレクサと、
出力バッファと、を備え、
前記マルチプレクサは、
入力側にそれぞれ異なる複数のデータ信号を受け、出力側が前記出力バッファの入力ノードに共通に接続されたｎ個（ｎは２以上の整数）のスイッチと、
前記ｎ個のスイッチにそれぞれ対応する複数のスイッチ制御回路と、を含み、
前記複数のスイッチ制御回路は、前記ｎ個のスイッチをそれぞれ１／ｎ周期ずつ位相の異なる第１の周期で電気的に導通させ、前記ｎ個のスイッチの出力側のデータ信号がそれぞれ対応する前記ｎ個のスイッチの入力側のデータ信号に一致したことを検出して電気的に非導通させ、且つ
前記ｎ個のスイッチへ並列に入力される前記第１の周期で変化するｎ個のデータを、前記第１の周期の１／ｎの周期で変化する直列なデータに変換して前記出力バッファの出力ノードから出力する、ことを特徴とする半導体装置。
【請求項１１】
更に、それぞれが１／ｎ周期ずつ位相が異なり且つ前記第１の周期を有するｎ相の複数のクロック信号を生成するクロック生成回路を備え、
前記ｎ個のスイッチは、それぞれ対応する前記複数のクロック信号の活性化により、電気的に非導通から導通に制御され、
前記スイッチが電気的に導通を維持する時間は、対応する前記クロック信号の活性化時間よりも短い、ことを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記スイッチ制御回路は、前記非導通させたスイッチの後にその他の前記スイッチが導通したことによる前記出力バッファの入力ノードのデータ信号の変化によらず、且つ、前記非導通させたスイッチに関連する次の前記第１の周期が到来するまで前記非導通させたスイッチを非導通に維持する、ことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
更に、それぞれが前記１／ｎ周期ずつ位相が異なり且つ第１の周期を有するｎ相の複数のクロック信号を生成するクロック生成回路を備え、
前記ｎ相のクロック信号が、それぞれ対応する前記複数のスイッチ制御回路に接続され、
前記スイッチ制御回路は、
それぞれ対応する前記クロック信号が第一の論理のときにセットされ、前記一致の検出によりリセットされるセットリセット回路を含み、
前記それぞれ対応するクロック信号が第二の論理で、かつ、前記セットリセット回路がセット状態のときに前記スイッチを電気的に導通させ、前記それぞれ対応するクロック信号が第一の論理、または、前記セットリセット回路がリセット状態のときに前記スイッチが電気的に非導通となるように制御する、ことを特徴とする請求項１０又は１２に記載の半導体装置。
【請求項１４】
前記ｎ個のスイッチが、それぞれ２値の論理出力の状態とハイインピーダンス状態を有するトライステートバッファで構成される、ことを特徴とする請求項１０乃至１３いずれか１項記載の半導体装置。
【請求項１５】
前記トライステートバッファは、入力と出力の論理が反転であるトライステート反転バッファで構成され、
前記検出は、前記スイッチの出力側のデータ信号の論理と、入力側のデータ信号の反転論理との比較である、ことを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記出力バッファの入力ノードは、第１と第２の入力ノードを含み、
前記出力バッファは、
第１の電源と前記出力ノードとの間に接続され、前記第１の入力ノードの電位に基づいて電気的な導通と非導通が制御される第１の導電型の出力トランジスタと、
第２の電源と前記出力ノードとの間に接続され、前記第２の入力ノードの電位に基づいて電気的な導通と非導通が制御される第２の導電型の出力トランジスタと、を含む２値の論理出力の状態とハイインピーダンス状態を有するトライステート出力バッファであり、
前記ｎ個のスイッチのそれぞれは、対応する一つの前記入力側のデータ信号を共通に入力する第１と第２の前記スイッチを含み、
前記ｎ個のスイッチに夫々含まれる複数の前記第１のスイッチの出力側が、前記第１の入力ノードに共通に接続され、
前記ｎ個のスイッチに夫々含まれる複数の前記第２のスイッチの出力側が、前記第２の入力ノードに共通に接続される、ことを特徴とする請求項１０乃至１５いずれか１項記載の半導体装置。
【請求項１７】
前記スイッチ制御回路は、出力イネーブル信号が接続され、
前記出力イネーブル信号がイネーブルの場合、前記スイッチ制御回路は、前記第１及び第２のスイッチを前記第１の周期でそれぞれ電気的に導通させ、前記第１及び第２のスイッチのそれぞれの出力側のデータ信号がそれぞれ対応する入力側のデータ信号にそれぞれ一致したことを検出してそれぞれ電気的に非導通させ、
前記出力イネーブル信号がディセーブルの場合、前記スイッチ制御回路は、前記出力バッファの出力をハイインピーダンスとするように前記第１及び第２のスイッチを制御する、ことを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記ハイインピーダンスの制御は、前記第１及び第２の入力ノードのそれぞれの電位を、前記第１導電型の出力トランジスタ及び前記第２導電型の出力トランジスタが共に電気的に非導通とするように前記第１及び第２のスイッチを制御する、ことを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記出力バッファの入力ノードにデータ保持回路が接続されている、ことを特徴とする請求項１０乃至１８いずれか１項記載の半導体装置。
【請求項２０】
前記出力バッファの出力ノードは、外部の端子に接続され、
前記出力バッファの出力ノードが、前記直列なデータを前記外部の端子に出力する外部出力バッファである、ことを特徴とする請求項１０乃至１９いずれか１項記載の半導体装置。
【請求項２１】
更に、複数の情報を記憶するメモリを備え、
前記メモリから並列に読み出された前記複数の情報である複数のデータが、前記各スイッチの入力側にそれぞれ入力される、ことを特徴とする請求項１０乃至２０いずれか１項記載の半導体装置。
【請求項２２】
前記半導体装置には、外部からシステムクロックが供給され、
前記第１の周期はシステムクロックの周期のｎ／２であり、前記出力バッファから出力される直列なデータの周期は前記システムクロックの周期の１／２である、ことを特徴とする請求項１０乃至２１いずれか１項記載の半導体装置。
【請求項２３】
複数の出力ノードがワイヤード接続された複数のスイッチにそれぞれ並列に入力される複数のデータを、前記複数のスイッチを時分割で電気的に導通させて直列な複数のデータに変換するマルチプレクサを備えた半導体装置の制御方法において、
前記複数のスイッチのうち第１のスイッチを時分割信号に同期して電気的に導通させ、
前記第１のスイッチを導通させた後、前記第１のスイッチの出力側のデータ信号が前記第１のスイッチの入力側のデータ信号に一致したことを検知し、
前記検知により、前記複数のスイッチのうち第２のスイッチが前記時分割信号に同期して導通する前に、前記第１のスイッチを電気的に非導通させる、ことを特徴とする半導体装置の制御方法。
【請求項２４】
前記第１のスイッチの非導通の後に前記第２のスイッチを導通したことによる前記ワイヤードオア接続されたノードのデータ信号の変化によらず、且つ、前記非導通させた第１のスイッチに関連する次の導通への制御が到来するまで前記第１のスイッチを非導通に維持する、ことを特徴とする請求項２３記載の半導体装置の制御方法。
【請求項２５】
前記複数のスイッチを、それぞれ対応する複数の位相の異なるクロックのエッジに同期して電気的に導通するように制御する、ことを特徴とする請求項２３又は２４記載の半導体装置の制御方法。
【請求項２６】
前記スイッチは、前記入力側の信号のデータ信号の論理を反転させて出力する反転スイッチであり、
前記検知は、前記スイッチの出力側のデータ信号の論理と、当該スイッチの入力側のデータ信号の反転論理とを比較する、ことを特徴とする請求項２３乃至２５いずれか１項記載の半導体装置の制御方法。
【請求項２７】
前記半導体装置がメモリを備え、
前記メモリは、外部から与えられた信号に応答してデータを並列に読出し、
前記マルチプレクサは、前記メモリから並列に読み出されたデータを前記時分割で直列データに変換し、
前記半導体装置は、前記マルチプレクサにより直列データに変換された前記メモリの読出しデータを外部に出力する、ことを特徴とする請求項２３乃至２６いずれか１項記載の半導体装置の制御方法。
【請求項２８】
第１の半導体装置と、
第２の半導体装置と、
前記第１と前記第２の半導体装置との間を接続するシステムバスと、を備え、
前記第２の半導体装置は、
出力バッファと、
それぞれが入力ノードと出力ノードを有する複数のスイッチと、前記複数のスイッチの電気的な導通と非導通をそれぞれ制御する複数のスイッチ制御回路と、を含むマルチプレクサと、
前記複数のスイッチの出力ノードは、前記出力バッファの入力ノードに共通に接続され、
前記複数のスイッチ制御回路は、それぞれ対応する検知回路を含み、
前記複数のスイッチ制御回路は、第１の周期でそれぞれ対応する前記複数のスイッチを時系列に電気的に導通し、且つ、前記複数の検知回路が、それぞれ対応する前記複数のスイッチの入力ノードのデータ信号が前記出力ノードに表れたことを検知することによって、それぞれ対応する前記スイッチを電気的に非導通にし、
前記第１の半導体装置の要求に応答して、前記システムバスに前記出力バッファから直列なデータに変換されたデータを出力する、ことを特徴とするデータ処理システム。
【請求項２９】
前記第１の半導体装置は、システムクロックを前記第２の半導体装置に供給し、
前記第２の半導体装置は、前記システムクロックに基づいて周期が前記システムクロックの周期よりも長く且つ、前記複数のスイッチ制御回路の個数をｎとし、それぞれ位相の異なるｎ相の内部クロックを生成し、前記複数のスイッチのそれぞれの導通を対応する前記ｎ相の内部クロックに同期して行う、ことを特徴とする請求項２８記載のデータ処理システム。
【請求項３０】
前記第２の半導体装置は、前記データを記憶するメモリを備え、前記第１の半導体装置からの要求に応答して、前記メモリからデータを並列に読み出し、前記マルチプレクサが前記メモリから並列に読み出されたデータを直列なデータに変換し、前記出力バッファから前記システムバスへ出力する、ことを特徴とする請求項２８又は２９記載のデータ処理システム。
【請求項３１】
前記第２の半導体装置は、前記直列なデータが変化するタイミングに同期して同期信号を前記第１の半導体装置へ出力し、前記第１の半導体装置は、前記同期信号に基づいて前記直列なデータを受信する、ことを特徴とする請求項２８乃至３０いずれか１項記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその制御方法並びに半導体装置を備えたデータ処理システムに関する。特に、複数の並列に入力されるデータを直列データに変換するマルチプレクサを備えた半導体装置及びその制御方法並びにその半導体装置を含むテータ処理システムに関する。
【背景技術】
【０００２】
複数の半導体装置の間でデータを転送する場合や、データプロセッサからの要求に応じて半導体装置がデータを転送する場合、半導体装置内部の並列データを直列データに変換してクロックに同期して高速にデータを転送することが行われている。たとえば、ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ半導体技術協会で標準が定められている各種ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では、メモリコントローラから直列に転送される複数のアドレスのデータをメモリ装置の内部で並列データに変換し、メモリに書き込み、メモリから並列に読み出した複数のアドレスのデータを直列にデータに変換してメモリコントローラ側にデータを転送することが行われる。特に並列データを直列データに変換する場合には、マルチプレクサが用いられる。
【０００３】
特許文献１には、メモリから並列に読み出したデータを高速に直列データに変換するメモリ装置が記載されている。特許文献１の図３には、２つの並列に入力されるメモリから読み出されたデータを直列データに変換するマルチプレクサを３段直列に重ねて８ビットの並列データを８ビットの直列データに変換する回路が記載されている。特許文献１には、マルチプレクサそのものの構成の説明はないが、一般的には、特許文献２の図１４に記載されているような入力側がそれぞれ並列に入力されるデータに接続され出力側がワイヤードオア接続された２つのトランスミッションゲートによる２対１のマルチプレクサを用いるのが一般的である。特許文献２では２つのトランスミッションゲートを同一のクロックのエッジで切り替えている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２１１８００号公報
【特許文献２】特開２００１−１１８３８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明により与えられる。並列データを直列データに変換してデータを転送しようとする場合、特許文献１のようにマルチプレクサを何段も直列に重ねると遅延が大きくなる。また、特許文献２に記載のようにトランスミッションゲートによるスイッチをオフするタイミングとオンするタイミングを同じ信号を用いて切り替えたのでは、特に高速にスイッチを切り替える場合、データ間の干渉が生じ望ましくない。データ間の干渉を防ぐためには、（１）スイッチのオンオフの制御を高い周波数のクロックを用いてオフするタイミングとオンするタイミングの間隔を開ける、（２）遅延回路を用いてオンするタイミングをオフするタイミングより遅らせる、（３）ＤＬＬやＰＬＬを用いて位相が先行するクロックを生成し、位相が先行するクロックのエッジでスイッチをオフするなどの対策が考えられる。しかし、（１）や（３）の方法ではアクセスが必要でないときも消費電力が増加するので好ましくない。また、（２）の方法では、基準となるクロックに対してデータの出力タイミングが遅延し、また、その遅延時間もバラツキが生じるので好ましくない。
【課題を解決するための手段】
【０００６】
本発明の第１の側面による半導体装置は、それぞれが入力ノードと出力ノードを有する複数のスイッチと、前記複数のスイッチの電気的な導通と非導通をそれぞれ制御する複数のスイッチ制御回路と、を含むマルチプレクサ、を備え、前記複数のスイッチの出力ノードは、共通に第１のノードに接続され、前記複数のスイッチ制御回路は、それぞれ対応する検知回路を含み、前記複数のスイッチ制御回路は、第１の周期でそれぞれ対応する前記複数のスイッチを時系列に電気的に導通し、且つ、前記複数の検知回路が、それぞれ対応する前記入力ノードのデータ信号が前記出力ノードに表れたことを検知することによって、それぞれ対応する前記スイッチを電気的に非導通にする。
【０００７】
本発明の第２の側面による半導体装置は、マルチプレクサと、出力バッファと、を備え、前記マルチプレクサは、入力側にそれぞれ異なる複数のデータ信号を受け、出力側が前記出力バッファの入力ノードに共通に接続されたｎ個（ｎは２以上の整数）のスイッチと、前記ｎ個のスイッチにそれぞれ対応する複数のスイッチ制御回路と、を含み、前記複数のスイッチ制御回路は、前記ｎ個のスイッチをそれぞれ１／ｎ周期ずつ位相の異なる第１の周期で電気的に導通させ、前記ｎ個のスイッチの出力側のデータ信号がそれぞれ対応する前記ｎ個のスイッチの入力側のデータ信号に一致したことを検出して電気的に非導通させ、且つ、前記ｎ個のスイッチへ並列に入力される前記第１の周期で変化するｎ個のデータを、前記第１の周期の１／ｎの周期で変化する直列なデータに変換して前記出力バッファの出力ノードから出力する。
【０００８】
本発明の第３の側面による半導体装置の制御方法は、複数の出力ノードがワイヤード接続された複数のスイッチにそれぞれ並列に入力される複数のデータを、前記複数のスイッチを時分割で電気的に導通させて直列な複数のデータに変換するマルチプレクサを備えた半導体装置の制御方法において、前記複数のスイッチのうち第１のスイッチを時分割信号に同期して電気的に導通させ、前記第１のスイッチを導通させた後、前記第１のスイッチの出力側のデータ信号が前記第１のスイッチの入力側のデータ信号に一致したことを検知し、前記検知により、前記複数のスイッチのうち第２のスイッチが前記時分割信号に同期して導通する前に、前記第１のスイッチを電気的に非導通させる。
【０００９】
本発明の第４の側面によるデータ処理システムは、第１の半導体装置と、第２の半導体装置と、前記第１と前記第２の半導体装置との間を接続するシステムバスと、を備え、前記第２の半導体装置は、出力バッファと、それぞれが入力ノードと出力ノードを有する複数のスイッチと、前記複数のスイッチの電気的な導通と非導通をそれぞれ制御する複数のスイッチ制御回路と、を含むマルチプレクサと、前記複数のスイッチの出力ノードは、前記出力バッファの入力ノードに共通に接続され、前記複数のスイッチ制御回路は、それぞれ対応する検知回路を含み、前記複数のスイッチ制御回路は、第１の周期でそれぞれ対応する前記複数のスイッチを時系列に電気的に導通し、且つ、前記複数の検知回路が、それぞれ対応する前記複数のスイッチの入力ノードのデータ信号が前記出力ノードに表れたことを検知することによって、それぞれ対応する前記スイッチを電気的に非導通にし、前記第１の半導体装置の要求に応答して、前記システムバスに前記出力バッファから直列なデータに変換されたデータを出力する。
【発明の効果】
【００１０】
本発明によれば、スイッチの切り替え時の干渉を防ぎ、かつ、並列データの周期である第１の周期より周期の短いクロックを用いずに第１の周期の１／ｎの周期の直列データに遅延なく変換することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施例による半導体装置全体のブロック図である。
【図２】実施例１におけるマルチプレクサ周辺のブロック図である。
【図３】実施例１におけるマルチプレクサのスイッチとスイッチ制御回路の回路ブロック図である。
【図４】実施例１におけるマルチプレクサ全体の動作波形図である。
【図５】実施例１におけるスイッチ制御回路の動作波形図である。
【図６】実施例１におけるスイッチ切り替え時のスキューについて説明する図面である。
【図７】データ処理システムの実施例のブロック図である。
【図８】実施例１の変形例によるマルチプレクサ周辺のブロック図である。
【発明を実施するための形態】
【００１２】
本発明の実施例について詳細に説明する前に、本発明の実施形態の概要を説明しておく。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１３】
一例を図２に示すように本発明の一実施形態の半導体装置は、マルチプレクサ３１は、入力側にそれぞれ異なるデータ信号を受けて出力側が出力バッファ３５の入力ノードに接続されたｎ個（ｎは２以上の整数。図２ではｎ＝４。）のスイッチ（３３、３４。図２では、スイッチ３３と３４を１個のスイッチと定義している。図示を省略している３１ｂ〜３１ｄのスイッチと合わせて、一つの出力バッファ３５の入力ノードに対して、合計４個のスイッチである。）と、スイッチ毎に対応して設けられ、当該スイッチをそれぞれ１／ｎ周期ずつ位相の異なる第１の周期でオンさせ、且つ当該スイッチの出力側の論理レベルが入力側の論理レベルに合致（一致）していることを検出してオフさせる複数のスイッチ制御回路３２（スイッチ制御回路は、内部の図示を省略している３１ｂ〜３１ｄにも存在する。）と、を含んでいる。言い換えれば、スイッチを第１の周期で電気的に非導通から導通させ、それによって入力側のデータ信号が出力側のノードに表れたら、対応するスイッチを電気的に導通から非導通に制御する。マルチプレクサ３１は、ｎ個のスイッチへ並列に入力される第１の周期で変化するデータ（２１ａ〜２１ｄからのデータ）を、第１の周期の１／ｎの周期で変化する直列なデータに変換する。上記構成によれば、スイッチ制御回路によりスイッチの出力側の論理レベル（データ信号）が入力側の論理レベル（データ信号）に合致していることを検出して、該スイッチがオフされる。言い換えれば、オンさせたスイッチをオフさせるタイミングについて、スイッチをオンさせるクロック（第１の周期の制御信号）を用いずに自らのスイッチが電気的に導通したことによってスイッチの出力側に表れた対応する入力側のデータを検知したタイミング（セルフタイミング）で、スイッチをオフする。よって、複数のスイッチをそれぞれオンに制御する複数の制御信号は、スイッチの個数分に対応する位相を有し、且つそれぞれが第１の周期を有する信号であり、複数のスイッチをそれぞれオフに制御する信号は、前記セルタイミングによって生成された信号である。前記セルタイミングによって、夫々の制御信号が第１の周期を有するも、複数のスイッチ間の切り替え（オフするスイッチとオンするスイッチ）時の干渉（夫々のスイッチの出力端子が共通に接続された出力ノードのバスファイト）を防ぐことができる。この技術思想によって、並列に接続されるスイッチの数ｎがｍに多くなっても、複数（ｍ）のスイッチをそれぞれオフする制御は前記セルフタイミングであるので、複数（ｍ）の制御信号のそれぞれは、第１の周期より早い周波数のクロック（ｍ倍の周波数のクロック）を有する必要はなく、それぞれが第１の周期でよい。この技術思想は、データの変化する周期（データレート）が第１の周期の１／ｎの周期であっても、１／ｎによるタイミングスキューを排除した直列な複数のデータに変換することができる。尚、本願明細書においては「オン」を電気的に導通、「オフ」を電気的に非導通と定義する。
【００１４】
更に、スイッチ制御は、対応するスイッチの導通から非導通への履歴を一回のみに制御するセットリセット回路を有するので、スイッチ回路の発振を防止することができる。  
【００１５】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００１６】
図１は、実施例１の半導体装置全体の構成を示すブロック図である。図１に一例として示す半導体装置１０は、８バンク構成のＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ：クロックの立ち上がりと立ち下がりの両エッジに同期してデータをやり取りする）ＳＤＲＡＭである。図１において、ロウデコーダ１４は、ロウアドレスをデコードし選択されたワード線（不図示）を駆動する。センスアンプ１２は、メモリセルアレイ１１のビット線（不図示）に読み出されたデータを増幅し、リフレッシュ動作時にはリフレッシュアドレスで選択されたワード線のセルに接続するビット線に読み出されたセルデータを増幅して該セルへ書き戻す。カラムデコーダ１３は、カラムアドレスをデコードし、選択されたＹスイッチ（不図示）をオンとしてビット線を選択し、ＩＯ線（不図示）に接続する。コマンドデコーダ１９は、所定のアドレス信号と、制御信号として、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力し、コマンドをデコードする（なお、信号名の／はロウレベルになるとアクティブになる信号であることを示す）。カラムアドレスバッファ及びバーストカウンタ１７は、コマンドデコーダ１９からの制御信号を受けるコントロールロジック２０（クロック生成回路）の制御のもと、入力されたカラムアドレスから、バースト長分のアドレスを生成し、カラムデコーダ１３に供給する。モードレジスタ１５は、アドレス信号とバンク選択用（８バンクの中の１つを選択）の信号ＢＡ０、ＢＡ１、ＢＡ２を入力し、コントロールロジック２０に制御信号を出力する。
【００１７】
ロウアドレスバッファ及びリフレッシュカウンタ１６のロウアドレスバッファは、入力されたロウアドレスを受けて、ロウデコーダ１４に出力し、リフレッシュカウンタは、リフレッシュコマンドを入力してカウントアップ動作し、カウント出力を、リフレッシュアドレスとして出力する。ロウアドレスバッファからのロウアドレスとリフレッシュカウンタからのリフレッシュアドレスはマルチプレクサ（不図示）に入力され、リフレッシュ時には、リフレッシュアドレスが選択され、それ以外は、ロウアドレスバッファからのロウアドレスが選択され、ロウデコーダ１４に供給される。
【００１８】
クロックジェネレータ２４は、ＤＲＡＭデバイスに供給される相補の外部クロックＣＫ、／ＣＫを受け、クロックイネーブル信号ＣＫＥがハイレベルのとき、内部クロックを出力し、クロックイネーブル信号ＣＫＥがロウレベルとなると、以降、クロックの供給を停止する。なお、実施例１では、クロックジェネレータは、システムクロックである外部クロックＣＫ、／ＣＫに基づいて、外部クロックに対して周期が２倍でそれぞれ１／４ずつ位相がずれた４相の内部クロック１〜４を生成する。４相の内部クロック１〜４は、外部クロックＣＫ、／ＣＫの各交差点から生成しても良いし、一つの交差点からシリアルに生成してもよい。
【００１９】
データコントロール回路１８は、書き込みデータと読み出しデータの入出力を行う。ラッチ回路２１は書き込みデータと読出しデータをラッチする。
【００２０】
ＤＭはライトデータのデータマスク信号であり、ライト時、ＤＭ信号がロウレベルのときデータは書き込まれる。ＤＱＳ、／ＤＱＳは、データのライト、リードのタイミングを規定する差動のデータストローブ信号であり、ライト動作時に入力信号、リード動作時に出力信号のＩＯ信号である。
【００２１】
ＤＱＳ制御回路２３は、半導体装置１０のリードライト動作に合わせて、ＤＱＳ入出力バッファ２２の制御を行う。なお、図１の半導体装置１０では、消費電力を抑制するため、ＤＬＬは設けていない。
【００２２】
ＤＱ入出力バッファ２５は、データ端子ＤＱからのデータの入出力を行う回路である。ＤＱ入出力バッファ２５には、リードデータの出力を制御する信号として、出力イネーブル信号ＯＥＢと内部クロック１〜４が接続されている。リードデータの出力時には、出力イネーブル信号ＯＥＢがロウレベル（イネーブル）となり、ラッチ回路２１から並列に送られてくるデータ１〜４が４相の内部クロック１〜４に同期して直列データに変換され、ＤＱ出力バッファから出力される。また、ＤＱ出力バッファから出力されるデータに同期してＤＱＳ入出力バッファ２２からＤＱＳ、／ＤＱＳ信号がデータストローブ信号として出力される。
【００２３】
図２は、図１のデータコントロール回路１８、ラッチ回路２１、ＤＱ入出力バッファ２５の部分拡大ブロック図である。図２では、ＤＱ端子からリードデータを出力する回路について記載しており、ライトデータを入力する回路については、記載を省略している。図２では、データコントロール回路１８、ラッチ回路２１は、それぞれ４系統、４チャンネル設けている。図１のＤＱ入出力バッファ２５は、マルチプレクサ３１と出力バッファ３５により構成される。レイアウトによっては、データコントロール回路１８、ラッチ回路２１は、メモリセルアレイ１１の近傍に配置され、マルチプレクサは、外部端子（ＤＱ端子）近傍に配置されることがあるが、ラッチ回路２１からマルチプレクサ３１までを４系統（４チャンネル）に分けて並列にデータを送っているので半導体装置１０内部のデータ転送のレートを下げることができる。マルチプレクサ３１は、コントロールロジック２０が出力する４相の内部クロック１〜４と出力イネーブル信号ＯＥＢによって制御され、出力イネーブル信号ＯＥＢがロウレベルのとき、内部クロック１〜４に同期してラッチ回路２１ａ〜２１ｄから４系統に分けて並列に送られてくるデータを直列データに変換する。また、データコントロール回路１８ａ〜１８ｄ、ラッチ回路２１ａ〜２１ｄがそれぞれ４系統設けられているので、データコントロール回路１８ａ〜１８ｄによって、メモリセルアレイ１１から並列にデータを読み出し、並列に読み出されたデータをラッチ回路２１ａ〜２１ｄによって、保持しておくことができる。
【００２４】
マルチプレクサ３１は、系統（チャンネル）毎に４つのスイッチ部３１ａ〜３１ｄに分けられる。図２では、この４つのスイッチ部３１ａ〜３１ｄのうち、一つのチャンネルに相当するスイッチ部３１ａの内部構成について示している。スイッチ部３１ａに示すように、各スイッチ部３１ａ〜３１ｄは、チャンネル毎に入力側のデータ（ラッチ回路２１ａの出力）を出力側（出力バッファ３５の入力ノードＯＵＴ、ＯＵＴＢ）に伝えるスイッチ３３、３４とスイッチを制御するスイッチ制御回路３２により構成される。スイッチ制御回路３２には、内部クロック１から４のいずれか一つの信号と、ＯＵＴ、ＯＵＴＢの信号及びラッチ回路２１ａの出力信号が入力され、内部クロック１から４のいずれか一つの信号によりスイッチ３３が電気的に導通し、ラッチ回路２１ａの出力信号とＯＵＴの信号との比較結果によりスイッチ３３が電気的に非導通する。他方、内部クロック１から４のいずれか一つの信号によりスイッチ３４が電気的に導通し、ラッチ回路２１ａの出力信号とＯＵＴＢの信号との比較結果によりスイッチ３４が電気的に非導通する。詳細は、後述する。尚、出力バッファ３５の入力ノードＯＵＴ、ＯＵＴＢは、各スイッチ部３１ａ〜３１ｄのそれぞれの出力が共通に接続される複数の第１のノードである。スイッチ制御回路３１ａ〜３１ｄには、出力イネーブル信号ＯＥＢと４相の内部クロック１〜４のうち、それぞれ異なる位相の内部クロックが接続される。スイッチ制御回路３２のスイッチの制御は、出力イネーブル信号ＯＥＢがイネーブルの場合と、非イネーブル（ディセーブル）の場合で制御が異なる。出力イネーブル信号ＯＥＢがロウレベルでイネーブルのときは、内部クロック１〜４のうち、対応する内部クロックのエッジでスイッチ３３、３４をオン（導通）させる。スイッチ３３、３４のオフは、スイッチの出力側の論理レベルが入力側の論理レベルに合致していることを検出したときに行う。すなわち、スイッチが入力側と同相のデータを出力するスイッチである場合は、出力側の論理レベル（ハイレベルかロウレベルか）が入力側の論理レベルと同一の論理になったらスイッチをオフする。また、スイッチ３３、３４が入力側に対して反転したデータを出力側に出力するスイッチである場合は、出力側の論理レベルが入力側の論理レベルの反転レベルと同一であることを検出するとスイッチ３３、３４をオフする。よって、「合致（一致）」とは、例えば、検知回路（３２）が、スイッチ（３３）の入力ノードのデータ信号（２１ａの出力信号）が出力ノード（ＯＵＴ）に表れたことを意味する。
【００２５】
各スイッチをオンさせるタイミングは、内部クロックに同期して行うが、スイッチのオフはスイッチがオンすることによりスイッチの出力側の論理が入力側の論理と合致したことを検出することによりオフするので、スイッチの切り替え時に他のスイッチとオンしている状態が重なり、干渉を起こすことがない。また、スイッチをオンするタイミングは、内部クロックに同期して行うので、スイッチをオンするタイミング、すなわち、直列に変換されたデータが外部端子３８から出力されるタイミングの内部クロックからの遅延や、タイミングのばらつきについてＤＬＬを用いない場合であっても、最小限に抑えることができる。
【００２６】
なお、出力イネーブル信号ＯＥＢがイネーブルの場合は、スイッチ３３とスイッチ３４のオンオフの制御は同じであり、ノードＯＵＴとノードＯＵＴＢの電位は実質的に等しい。
【００２７】
出力イネーブル信号ＯＥＢがハイレベル（ディセーブル）の場合は、スイッチ制御回路３２は、ノードＯＵＴの電位がハイレベル、ノードＯＵＴＢの電位がロウレベルに固定されるようにスイッチ３３とスイッチ３４を別々に制御する。
【００２８】
出力バッファ３５は、第１の電源ＶＣＣに接続され、第１のノードＯＵＴの電位に基づいてオンオフ（導通非導通）が制御される第１導電型の出力トランジスタＰ型ＭＯＳトランジスタ３６と、第２の電源ＶＳＳに接続され、第２のノードＯＵＴＢの電位に基づいてオンオフ（導通非導通）が制御される第２導電型の出力トランジスタＮ型ＭＯＳトランジスタ３７によって構成される。入力ノードＯＵＴ、ＯＵＴＢの電位を別々に制御することにより、出力バッファ３５はハイレベル出力、ロウレベル出力、出力ハイインピーダンスのトライステート出力バッファとして機能する。つまり、トライステート出力バッファは、２値の論理出力の状態とハイインピーダンス状態を有する。なお、出力バッファ３５のドレインは外部端子（ＤＱ端子）３８に接続されており、マルチプレクサ３１により直列データに変換したデータを外部端子３８から半導体装置１０の外部へ出力することができる。
【００２９】
なお、図２では、チャンネル数は４であるが、一般的に、チャンネルの数はｎ（ｎは２以上の整数）とすることができる。チャンネルの数をｎとする場合は、図１のクロックジェネレータ２４でｎ相の内部クロックを生成する必要がある。また、データコントロール回路１８ａ〜ｄ、ラッチ回路２１ａ〜ｄ、スイッチ部３１ａ〜ｄの数をチャンネル数ｎに合わせて増減する。チャンネル数ｎはシステムに合わせて必要な数とすることができる。
【００３０】
図３は、スイッチ３３、３４とスイッチ制御回路３２の内部の回路構成の一例を示す回路ブロック図である。図３に示す各回路構成のうち、スイッチ３３、３４以外の回路は、すべてスイッチ制御回路３２の内部回路を構成する回路である。また、データ１は、ラッチ回路２１ａが出力するデータである。
【００３１】
スイッチ３３は、Ｐ型ＭＯＳトランジスタ４１とＮ型ＭＯＳトランジスタ４２を含んである。スイッチ３３は、スイッチ制御回路３２の制御によりデータ１の反転データを出力するトライステートの反転スイッチである。すなわち、スイッチ３３はオンするとき、データ１の反転信号を出力する。つまり、スイッチ３３、３４のそれぞれは、２値の論理出力の状態とハイインピーダンス状態を有するトライステートバッファである。また、スイッチ３４の構成は、スイッチ３３と同様であるので重複する説明は省略する。
【００３２】
また、スイッチ制御回路３２は、スイッチ３３を制御する回路とスイッチ３４を制御する回路で別れている。スイッチ３３を制御する回路は、図３の上側に記載されており、スイッチ３４を制御する回路は、図３の下側に記載されている。なお、スイッチ３３を制御する回路とスイッチ３４を制御する回路では、スイッチ３３を制御する回路の出力イネーブル信号ＯＥＢの反転信号を受けるＮＡＮＤゲート７２がスイッチ３４を制御する回路では、出力イネーブル信号ＯＥＢを受けるＮＯＲゲート９２に置き換わっていることを除いて同一である。出力イネーブル信号ＯＥＢがロウレベルで出力イネーブル状態のときは、ＮＡＮＤゲート７２、ＮＯＲゲート９２は共にデータ１の反転信号を出力するので、スイッチ３３を制御する回路とスイッチ３４を制御する回路で回路の構成も動作も同一である。従って、スイッチ３３を制御する回路のみについて説明する。
【００３３】
スイッチ３３を制御する回路のうち、インバータ６５とＮＡＮＤゲート６７、インバータ６６とＮＡＮＤゲート６８は、スイッチ３３の入力側の論理レベルと出力側の論理レベルが一致していることを検出する回路（検知回路）として機能する。スイッチ３３は、入力側のデータを反転して出力するスイッチであるので、入力側の論理レベルであるノードＮ０、ノードＮ１の論理レベルに対して出力側のノードであるノードＯＵＴの論理レベルが反転しているときは、ＮＡＮＤゲート６７、またはＮＡＮＤゲート６８のどちらかがロウレベルとなる。より具体的には、Ｐ型ＭＯＳトランジスタ４１をオンさせてノードＯＵＴをハイレベルにしようとするときは、ノードＯＵＴがハイレベルになるとＮＡＮＤゲート６７はロウレベルを出力する。また、Ｎ型ＭＯＳトランジスタ４２をオンさせてノードＯＵＴをロウレベルにしようとするときは、ノードＯＵＴがロウレベルになるとＮＡＮＤゲート６８はロウレベルを出力する。
【００３４】
ＮＡＮＤゲート６９とＮＡＮＤゲート７０は、セットリセット回路を構成している。セットリセット回路のノードＮ５、Ｎ４は、ＮＡＮＤゲート６７、ＮＡＮＤゲート６８のいずれかが、ロウレベルとなって、スイッチの出力側の論理が入力側の論理に合致するとリセットされる。また、内部クロック１がハイレベルになるとセットされる。また、ＣＭＯＳトランスファーゲート６１は、遅延時間の調整用であり、論理的には、常時オンしている。なお、上記の構成については、スイッチ３４を制御する回路もスイッチ３３を制御する回路と同一である。従って、重複した説明は省略する。
【００３５】
次に、図４の動作波形図を用いて、半導体装置１０のデータ出力時の動作について説明する。ＣＬＫ、ＣＬＫＢは、外部から半導体装置１０に供給されるシステムクロックの波形である。ＣＬＫとＣＬＫＢは位相が反転した同一周波数のクロックで、図１のクロックジェネレータ２４は、ＣＬＫとＣＬＫＢから内部クロック１〜４を生成する。クロックジェネレータ２４で生成される内部クロック１〜４は、システムクロックＣＬＫ、ＣＬＫＢに対して周期が２倍のクロックであり、内部クロック１〜４の位相は、１／４周期ずつ位相が遅れている。各内部クロックの位相の遅れは、システムクロックＣＬＫ、ＣＬＫＢの半周期分なので、内部クロック１〜４は、システムクロックＣＬＫ、ＣＬＫＢから容易に合成できる。
【００３６】
また、図４では、チャンネル１のデータであるデータ１と、チャンネル３のデータであるデータ３はハイレベルに固定されており、チャンネル２のデータであるデータ２と、チャンネル４のデータであるデータ４はロウレベルに固定されている。したがって、図２のノードＯＵＴ、ＯＵＴＢは、内部クロック１の立ち下がりに同期してロウレベルとなり、内部クロック２の立ち下がりに同期してハイレベルとなり、以下、内部クロックの立ち下がりエッジに同期してハイレベルとロウレベルが繰り返される。
【００３７】
ＤＱ端子に出力される波形はノードＯＵＴ、ＯＵＴＢから位相が遅れているが、ノードＯＵＴ、ＯＵＴＢが立ち下がるとＤＱ端子は遅延して立ち上がり、ＯＵＴ、ＯＵＴＢが立ち下がるとＤＱ端子は遅延して立ち上がっている。すなわち、内部クロック１周期の間に
内部クロックの相数に相当する４つのデータが直列データに変換されてＤＱ端子から出力されている。
【００３８】
次に図５は、図３のスイッチ３３、３４とスイッチ制御回路３２における内部クロック、ノードＮ０〜Ｎ７、ＯＵＴ、ＯＵＴＢの動作波形図である。図５の動作波形図を用いて図３において、出力イネーブル信号ＯＥＢがロウレベルであるときの回路の動作を説明する。図５では、データ１はハイレベルで固定である。
【００３９】
図５において、最初に内部クロック１がハイレベルであるときは、ノードＮ０がハイレベル、ノードＮ１がロウレベルであるので、スイッチ３３はオフする。ＮＡＮＤゲート６９と７０で構成されるセットリセット回路は、セット状態となり、ノードＮ４、Ｎ５はハイレベルとなる。内部クロック１が立ち下がると、データ１がハイレベルであるのでノードＮ１が立ち上がる。ノードＮ１が立ち上がると、スイッチ３３のＮＭＯＳトランジスタ４２がオンし、ノードＯＵＴが立ち下がる。すると、ＮＡＮＤゲート６８はロウレベルを出力し、ＮＡＮＤゲート６９と７０で構成されるセットリセット回路はリセットされ、ノードＮ５、Ｎ４はロウレベルとなる。ノードＮ４がロウレベルとなることにより、ノードＮ１はロウレベルとなり、ＮＭＯＳトランジスタ４２はオフし、スイッチ３３はオフ状態となる。
【００４０】
次に、内部クロック１がハイレベルとなると、ＮＡＮＤゲート６９と７０で構成されるセットリセット回路はセットされ、ノードＮ５はハイレベル、それによりノードＮ４もハイレベルとなり、最初の状態に戻る。
【００４１】
なお、図５の動作波形図では、データ１がハイレベルで固定であるので、ノードＮ０はハイレベル固定となり、ＮＡＮＤゲート６７の出力がロウレベルとなることはないが、データ１がロウレベルであれば、内部クロック１の立ち下がりに同期してノードＮ０はロウレベルとなり、ノードＯＵＴがハイレベルになるとＮＡＮＤゲート６７はロウレベルを出力する。図３の回路では、内部クロック１の立ち下がりに同期してスイッチ３３を導通（オン）させてデータ１の反転データをノードＯＵＴに出力し、ノードＯＵＴの論理がデータ１の反転データと同一になり、スイッチの入力側の論理とスイッチの出力側の論理が合致すると、スイッチ３３はオフする。なお、図３の回路では、ＮＡＮＤゲート６９と７０で構成されるセットリセット回路を設けているので、スイッチ３３がオフした後、内部クロック１がロウレベル期間中に他のスイッチにより、スイッチ３３の入力側の論理と出力側の論理が合致しなくなっても、再びスイッチ３３がオンすることはない。つまり、本願の特徴は、スイッチ制御回路は、非導通させたスイッチの後にその他のスイッチが導通したことによる第１のノードのデータ信号の変化によらず、且つ、非導通させたスイッチに関連する次の第１の周期が到来するまで非導通させたスイッチを非導通に維持する。
【００４２】
以上、スイッチ３３に関連するノードＮ０、Ｎ１、Ｎ４、Ｎ５、ＯＵＴについて説明したが、スイッチ３４に関連するノードＮ２、Ｎ３、Ｎ７、Ｎ６、ＯＵＴＢについても出力イネーブル信号ＯＥＢがロウレベルであるときの動作は同一である。従って、重複する説明は省略する。
【００４３】
なお、図３において、出力イネーブル信号ＯＥＢがハイレベルの場合は、ＮＡＮＤゲート７２の出力がハイレベルに固定される。これは、スイッチ３３に取っては、出力イネーブル信号ＯＥＢがロウレベルのときにデータ１がロウレベルに固定されているのと同一の論理となる。ノードＯＵＴはハイレベルに固定される。
【００４４】
一方、出力イネーブル信号ＯＥＢがハイレベルの場合は、ＮＯＲゲート９２の出力はロウレベルに固定される。これは、スイッチ３４に取って、データ１がハイレベルに固定されているのと同一の論理となる。ノードＯＵＴＢはロウレベルに固定される。従って、図２の出力バッファ３５は出力ハイインピーダンス状態となる。
【００４５】
図６は、実施例１におけるスイッチ切り替え時のスキューについて説明する図面である。図６では、図５と同一の図面の右上に模式的に内部クロック１に続く内部クロック２に基づく動作を書き加えている。ノードＮ１はスイッチ３３のＮ型ＭＯＳトランジスタのゲート電圧に印加される信号であるので、ノードＮ１がハイレベルのときに、スイッチ３３のＮ型ＭＯＳトランジスタ４２が導通する。従って、スイッチ３３のＮ型ＭＯＳトランジスタ４２は、チャンネル間のスキューを考慮して次の内部クロック２が供給されるスイッチＰ型ＭＯＳトランジスタがオンするまでにオフさせる必要がある。図６に示すとおり、ノードＮ１は、ノードＯＵＴの電位が立ち下がったことを検出すると自動的に立ち下がる。したがって、次の内部クロック２に基づいて、スイッチが導通するまでに出力スキュー時間を確保することができる。データ１がロウレベルとなりスイッチ３３のＰ型ＭＯＳトランジスタ４１がオンする場合も同様に、次の内部クロック２が供給されるスイッチのＮ型ＭＯＳトランジスタがオンするまでにＰ型ＭＯＳトランジスタ４１をオフさせることができる。つまり、本願の特徴は、スイッチが電気的に導通を維持する時間（ＭＵＸ出力時間１等）は、対応するクロック信号の活性化時間（内部クロック１等のＬｏｗの期間）よりも短い。
【００４６】
図８は、実施例１の変形例によるマルチプレクサ周辺のブロック図である。図８は、実施例１の図２に対して保持回路３９がノードＯＵＴとＯＵＴＢに付加されている。その他の構成は、実施例１と同一である。保持回路３９を設けることにより、ノードＯＵＴ、ＯＵＴＢの電位を各スイッチがオフした後も保持することができる。保持回路３９の出力トランジスタは、マルチプレクサ３１の各スイッチがいずれもオフのときに、ノードＯＵＴ、ＯＵＴＢの電位を保持するのに必要かつ十分な小さい駆動能力を持つトランジスタで構成している。システムクロックに遅い周波数のクロックを用いることがある場合や、マルチプレクサに供給される内部クロックが停止した後も出力データを保持する必要がある場合は、このような保持回路を設けることにより、出力端子の論理レベルを安定して保持することができる。
【実施例２】
【００４７】
図７は、半導体装置１０を用いたデータ処理システムのブロック図である。図に示すデータ処理システム５００は、データプロセッサ５２０と、半導体装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続されている。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図７においては説明を簡単にするため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ５３０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【００４８】
また、図７には、説明を簡単にするためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図に示すデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００４９】
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。
【００５０】
また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
【００５１】
さらに、図に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００５２】
実施例２において、ＤＲＡＭを制御するコントローラ（例えばデータプロセッサ５２０）は、システムクロックＣＫ，ＣＫＢとその他の制御信号を利用してＤＲＡＭ１０へデータのリードアクセスに関連する各種コマンドを発行する。コントローラからリードコマンドを受けた半導体装置１０は、内部に保持する記憶情報を読み出し、ＤＱ入出力バッファ２５（図１）を介してシステムバス５１０へそのデータを出力する。尚、コントローラが発行する前記複数のコマンドは、所謂、周知の半導体装置を制御する業界団体（ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ）で規定されるコマンド（システムとしてのコマンド）である。
【００５３】
また、実施例２において、ＤＲＡＭ１０だけでなく、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０も、実施例１で説明したマルチプレクサを採用した半導体装置とすることができる。データプロセッサからの要求に応答して各チップの内部では並列に準備したデータを図２で説明したマルチプレクサ３１を用いて並列データを直列データに変換し、出力バッファから高速にデータプロセッサへデータを転送することができる。
【００５４】
なお、上記の実施例では、主にマルチプレクサがメモリからのリードデータの出力に用いられる場合について説明した。しかし、本発明の半導体装置はこれに限られるものではない。多相クロックの内部クロックを生成する回路、ラッチ回路２１、出力トランジスタ３５はどのような回路構成にしてもよい。また、スイッチとスイッチ制御回路の具体的な構成は、図３に開示したものに限られず、任意の構成を取ることができる。
【００５５】
また、本発明によるマルチプレクサを搭載した半導体装置は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｃｉｒｃｕｉｔ）等の半導体装置全般に、適用することができる。このような本発明による半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００５６】
また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に限定されず、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。更に一部がバイポーラ型トランジスタであっても良い。ＦＥＴ以外のトランジスタであっても良い。
【００５７】
なお、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００５８】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５９】
１０：半導体装置（ＤＲＡＭ）
１１：メモリセルアレイ（Ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）
１２：センスアンプ（Ｓｅｎｓｅ  ａｍｐ．）
１３：カラムデコーダ（Ｃｏｌｕｍｎ  ｄｅｃｏｒｄｅｒ）
１４：ロウデコーダ（Ｒｏｗ  ｄｅｃｏｒｄｅｒ）
１５：モードレジスタ（Ｍｏｄｅ  ｒｅｇｉｓｔｅｒ）
１６：ロウアドレスバッファ及びリフレッシュカウンタ（Ｒｏｗ  ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ａｎｄ  ｒｅｆｒｅｓｈ  ｃｏｕｎｔｅｒ）
１７：カラムアドレスバッファ及びバーストカウンタ（Ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ａｎｄ  ｂｕｒｓｔ  ｃｏｕｎｔｅｒ）
１８、１８ａ〜１８ｄ：データコントロール回路（Ｄａｔａ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）
１９：コマンドデコーダ（Ｃｏｍｍａｎｄ  ｄｅｃｏｒｄｅｒ）
２０：コントロールロジック（Ｃｏｎｔｒｏｌ  ｌｏｇｉｃ）
２１、２１ａ〜２１ｄ：ラッチ回路（Ｌａｔｃｈ  ｃｉｒｃｕｉｔ）
２２：ＤＱＳ入出力バッファ（ＤＱＳ  Ｉ／Ｏ  ｂｕｆｆｅｒ）
２３：ＤＱＳ制御回路（Ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ  ｆｏｒ  ＤＱＳ）
２４：クロックジェネレータ（Ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）
２５：ＤＱ入出力バッファ（ＤＱ  Ｉ／Ｏ  ｂｕｆｆｅｒ）
３１、３１ａ〜３１ｄ：マルチプレクサ（スイッチ部）
３２：スイッチ制御回路
３３、３４：スイッチ
３５：出力バッファ
３６：第１導電型の出力トランジスタ（Ｐ型ＭＯＳトランジスタ）
３７：第２導電型の出力トランジスタ（Ｎ型ＭＯＳトランジスタ）
３８：外部端子
３９：保持回路
４１、５１：Ｐ型ＭＯＳトランジスタ（スイッチ）
４２、５２：Ｎ型ＭＯＳトランジスタ（スイッチ）
６１、８１：トランスファーゲート
６２、６３、６７〜７０、７２、７４、８２、８３、８７〜９０：ＮＡＮＤゲート
６５、６６、７１、７３、８５、８６、９１：インバータ
６４、８４、９２：ＮＯＲゲート
５１０：システムバス
５２０：データプロセッサ
５４０：ストレージデバイス
５５０：Ｉ／Ｏデバイス
５６０：ＲＯＭ
Ｎ８、Ｎ９：出力バッファの入力ノード
【図１】
2011108300.tif 000003
【図２】
2011108300.tif 000004
【図３】
2011108300.tif 000005
【図４】
2011108300.tif 000006
【図５】
2011108300.tif 000007
【図６】
2011108300.tif 000008
【図７】
2011108300.tif 000009
【図８】
2011108300.tif 000010
【手続補正書】
【提出日】平成22年11月10日(2010.11.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
前記出力バッファは、第１と第２の入力ノードを含み、
前記複数のスイッチのそれぞれは、対応する一つの前記入力ノードのデータ信号を共通に入力する第１と第２の前記スイッチを含み、
前記出力バッファは、
第１の電源と前記外部の端子との間に接続され、前記第１の入力ノードの電位に基づいて電気的な導通と非導通が制御される第１の出力トランジスタと、
第２の電源と前記外部の端子との間に接続され、前記第２の入力ノードの電位に基づいて電気的な導通と非導通が制御される第２の出力トランジスタと、を含む２値の論理出力の状態とハイインピーダンス状態を有するトライステート出力バッファであり、
前記複数のスイッチに夫々含まれる複数の前記第１のスイッチの出力ノードが、前記第１の入力ノードに共通に接続され、
前記複数のスイッチに夫々含まれる複数の前記第２のスイッチの出力ノードが、前記第２の入力ノードに共通に接続される、ことを特徴とする請求項８記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
マルチプレクサ３１は、系統（チャンネル）毎に４つのスイッチ部３１ａ〜３１ｄに分けられる。図２では、この４つのスイッチ部３１ａ〜３１ｄのうち、一つのチャンネルに相当するスイッチ部３１ａの内部構成について示している。スイッチ部３１ａに示すように、各スイッチ部３１ａ〜３１ｄは、チャンネル毎に入力側のデータ（ラッチ回路２１ａの出力）を出力側（出力バッファ３５の入力ノードＯＵＴ、ＯＵＴＢ）に伝えるスイッチ３３、３４とスイッチを制御するスイッチ制御回路３２により構成される。スイッチ制御回路３２には、内部クロック１から４のいずれか一つの信号と、ＯＵＴ、ＯＵＴＢの信号及びラッチ回路２１ａの出力信号が入力され、内部クロック１から４のいずれか一つの信号によりスイッチ３３が電気的に導通し、ラッチ回路２１ａの出力信号とＯＵＴの信号との比較結果によりスイッチ３３が電気的に非導通する。他方、内部クロック１から４のいずれか一つの信号によりスイッチ３４が電気的に導通し、ラッチ回路２１ａの出力信号とＯＵＴＢの信号との比較結果によりスイッチ３４が電気的に非導通する。詳細は、後述する。尚、出力バッファ３５の入力ノードＯＵＴ、ＯＵＴＢは、各スイッチ部３１ａ〜３１ｄのそれぞれの出力が共通に接続される複数の第１のノードである。スイッチ部３１ａ〜３１ｄには、出力イネーブル信号ＯＥＢと４相の内部クロック１〜４のうち、それぞれ異なる位相の内部クロックが接続される。スイッチ制御回路３２のスイッチの制御は、出力イネーブル信号ＯＥＢがイネーブルの場合と、非イネーブル（ディセーブル）の場合で制御が異なる。出力イネーブル信号ＯＥＢがロウレベルでイネーブルのときは、内部クロック１〜４のうち、対応する内部クロックのエッジでスイッチ３３、３４をオン（導通）させる。スイッチ３３、３４のオフは、スイッチの出力側の論理レベルが入力側の論理レベルに合致していることを検出したときに行う。すなわち、スイッチが入力側と同相のデータを出力するスイッチである場合は、出力側の論理レベル（ハイレベルかロウレベルか）が入力側の論理レベルと同一の論理になったらスイッチをオフする。また、スイッチ３３、３４が入力側に対して反転したデータを出力側に出力するスイッチである場合は、出力側の論理レベルが入力側の論理レベルの反転レベルと同一であることを検出するとスイッチ３３、３４をオフする。よって、「合致（一致）」とは、例えば、検知回路（３２）が、スイッチ（３３）の入力ノードのデータ信号（２１ａの出力信号）が出力ノード（ＯＵＴ）に表れたことを意味する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
ＤＱ端子に出力される波形はノードＯＵＴ、ＯＵＴＢから位相が遅れているが、ノードＯＵＴ、ＯＵＴＢが立ち下がるとＤＱ端子は遅延して立ち上がり、ＯＵＴ、ＯＵＴＢが立ち上がるとＤＱ端子は遅延して立ち下がっている。すなわち、内部クロック１周期の間に
内部クロックの相数に相当する４つのデータが直列データに変換されてＤＱ端子から出力されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
図７は、半導体装置１０を用いたデータ処理システムのブロック図である。図に示すデータ処理システム５００は、データプロセッサ５２０と、半導体装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続されている。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図７においては説明を簡単にするため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ１０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
なお、上記の実施例では、主にマルチプレクサがメモリからのリードデータの出力に用いられる場合について説明した。しかし、本発明の半導体装置はこれに限られるものではない。多相クロックの内部クロックを生成する回路、ラッチ回路２１、出力バッファ３５はどのような回路構成にしてもよい。また、スイッチとスイッチ制御回路の具体的な構成は、図３に開示したものに限られず、任意の構成を取ることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
１０：半導体装置（ＤＲＡＭ）
１１：メモリセルアレイ（Ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）
１２：センスアンプ（Ｓｅｎｓｅ  ａｍｐ．）
１３：カラムデコーダ（Ｃｏｌｕｍｎ  ｄｅｃｏｒｄｅｒ）
１４：ロウデコーダ（Ｒｏｗ  ｄｅｃｏｒｄｅｒ）
１５：モードレジスタ（Ｍｏｄｅ  ｒｅｇｉｓｔｅｒ）
１６：ロウアドレスバッファ及びリフレッシュカウンタ（Ｒｏｗ  ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ａｎｄ  ｒｅｆｒｅｓｈ  ｃｏｕｎｔｅｒ）
１７：カラムアドレスバッファ及びバーストカウンタ（Ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ａｎｄ  ｂｕｒｓｔ  ｃｏｕｎｔｅｒ）
１８、１８ａ〜１８ｄ：データコントロール回路（Ｄａｔａ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）
１９：コマンドデコーダ（Ｃｏｍｍａｎｄ  ｄｅｃｏｒｄｅｒ）
２０：コントロールロジック（Ｃｏｎｔｒｏｌ  ｌｏｇｉｃ）
２１、２１ａ〜２１ｄ：ラッチ回路（Ｌａｔｃｈ  ｃｉｒｃｕｉｔ）
２２：ＤＱＳ入出力バッファ（ＤＱＳ  Ｉ／Ｏ  ｂｕｆｆｅｒ）
２３：ＤＱＳ制御回路（Ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ  ｆｏｒ  ＤＱＳ）
２４：クロックジェネレータ（Ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）
２５：ＤＱ入出力バッファ（ＤＱ  Ｉ／Ｏ  ｂｕｆｆｅｒ）
３１、３１ａ〜３１ｄ：マルチプレクサ（スイッチ部）
３２：スイッチ制御回路
３３、３４：スイッチ
３５：出力バッファ
３６：第１導電型の出力トランジスタ（Ｐ型ＭＯＳトランジスタ）
３７：第２導電型の出力トランジスタ（Ｎ型ＭＯＳトランジスタ）
３８：外部端子
３９：保持回路
４１、５１：Ｐ型ＭＯＳトランジスタ（スイッチ）
４２、５２：Ｎ型ＭＯＳトランジスタ（スイッチ）
６１、８１：トランスファーゲート
６２、６３、６７〜７０、７２、７４、８２、８３、８７〜９０：ＮＡＮＤゲート
６５、６６、７１、７３、８５、８６、９１：インバータ
６４、８４、９２：ＮＯＲゲート
５１０：システムバス
５２０：データプロセッサ
５４０：ストレージデバイス
５５０：Ｉ／Ｏデバイス
５６０：ＲＯＭ
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2011108300.tif 000011
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2011108300.tif 000012
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2011108300.tif 000013