(57)【要約】【課題】画素部全体を複数行を１グループとする複数グループの分割画素部に分割して時分割に駆動するときに発生することのある、横線状ノイズを低減し、画像ノイズが少なく高品質な画像を表示する。【解決手段】（Ｇ）に示すように、負荷特性制御信号Ｂ(2)が時刻ｔ２７でハイレベルに変化する（隣接分割画素部の複数の各画素の定電流負荷トランジスタがオンに変化する）時のクロストークと、時刻ｔ２９で上記トランジスタがオフに変化する時のクロストークとが正負異なる方向で発生する。その結果、それらのクロストークが相殺され、隣接分割画素部の最上段のラインの各画素に隣接する分割画素部内の最下段のラインの複数の各画素の液晶駆動電圧ＶＰＥ(1')は、（Ｈ）に点線で示すように、クロストークによる電位変動はほぼ０となる。【選択図】図９
2011043791.tif 000002
【特許請求の範囲】
【請求項１】
対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、
正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、
負極性映像信号をサンプリングして前記一定期間保持する第２のサンプリング及び保持手段と、
第１のゲート制御信号入力時は前記第１のサンプリング及び保持手段により保持された前記正極性映像信号をインピーダンス変換して前記画素駆動電極に印加し、第２のゲート制御信号入力時は前記第２のサンプリング及び保持手段により保持された前記負極性映像信号をインピーダンス変換して前記画素駆動電極に印加するスイッチング手段と、
前記スイッチング手段の出力端子と前記画素駆動電極との接続点と接地電位間または電源電位間に接続された、前記インピーダンス変換のための定電流負荷素子と、
を有する画素が、２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられており、
前記複数組のデータ線に対してそれぞれ設けられており、一組の前記２本のデータ線の一方に前記正極性映像信号を供給し、かつ、他方のデータ線に前記負極性映像信号を供給することを、前記複数組のデータ線に対して組単位で順次行う複数のスイッチと、
前記複数のスイッチを水平走査期間内で前記組単位で駆動する水平方向駆動と、複数本の前記ゲート線を水平走査期間毎に選択する垂直方向駆動とを行う水平方向及び垂直方向駆動手段と、
前記複数の画素からなる画素部全体を、連続する複数行の各画素を１グループとするｈ個（ｈは２以上の自然数）のグループの分割画素部に分割したとき、前記第１のゲート制御信号を前記ｈ個の分割画素部の各分割画素部毎に時分割的に供給した後、前記第２のゲート制御信号を前記ｈ個の分割画素部の各分割画素部毎に時分割的に供給することを、前記分割画素部の前記複数行数に対応した所定の垂直走査周期毎に交互に繰り返すゲート制御信号供給手段と、
前記ｈ個の分割画素部のうち、第ｎ番目（ｎ＝１，２，・・・，ｈ−１）の前記分割画素部内の前記定電流負荷素子のアクティブ期間と、第ｎ＋１番目の前記分割画素部内の前記定電流負荷素子のアクティブ期間とが重複しないように、前記ｈ個の分割画素部内の前記定電流負荷素子に制御信号を前記ｈ個の分割画素部の各分割画素部毎に時分割的に供給する負荷素子制御信号供給手段と
を有することを特徴とする液晶表示装置。
【請求項２】
前記ゲート制御信号供給手段は、
前記ｈ個の分割画素部のうち、前記第ｎ番目の前記分割画素部内の前記スイッチング手段のアクティブ期間と、前記第ｎ＋１番目の前記分割画素部内の前記スイッチング手段のアクティブ期間とが重複しないように、前記ｈ個の分割画素部内の前記スイッチング手段に前記第１及び第２のゲート制御信号を各分割画素部毎に時分割的に供給することを特徴とする請求項１記載の液晶表示装置。
【請求項３】
対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、
正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、
負極性映像信号をサンプリングして前記一定期間保持する第２のサンプリング及び保持手段と、
第１のゲート制御信号入力時は前記第１のサンプリング及び保持手段により保持された前記正極性映像信号をインピーダンス変換して前記画素駆動電極に印加し、第２のゲート制御信号入力時は前記第２のサンプリング及び保持手段により保持された前記負極性映像信号をインピーダンス変換して前記画素駆動電極に印加するスイッチング手段と、
前記スイッチング手段の出力端子と前記画素駆動電極との接続点と接地電位間または電源電位間に接続された、前記インピーダンス変換のための定電流負荷素子と、
を有する画素が、２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられており、
前記複数組のデータ線に対してそれぞれ設けられており、一組の前記２本のデータ線の一方に前記正極性映像信号を供給し、かつ、他方のデータ線に前記負極性映像信号を供給することを、前記複数組のデータ線に対して組単位で順次行う複数のスイッチと、
前記複数のスイッチを水平走査期間内で前記組単位で駆動する水平方向駆動と、複数本の前記ゲート線を水平走査期間毎に選択する垂直方向駆動とを行う水平方向及び垂直方向駆動手段と、
前記複数の画素からなる画素部全体を、連続する複数行の各画素を１グループとするｈ個（ｈは２以上の自然数）のグループの分割画素部に分割したとき、前記第１のゲート制御信号を前記ｈ個の分割画素部のうち、１つおきの順番に配置された前記分割画素部のすべてに時分割的に供給することを、前記分割画素部の前記複数行数に対応した所定の垂直走査周期毎に繰り返す第１のゲート制御信号供給手段と、
前記第１のゲート制御信号が前記１つおきの順番に配置された前記分割画素部のすべてに供給された後、前記第２のゲート制御信号を前記ｈ個の分割画素部のうち、前記第１のゲート制御信号が供給されない残りの１つおきの順番に配置された前記分割画素部のすべてに時分割的に供給することを、前記所定の垂直走査周期毎に繰り返す第２のゲート制御信号供給手段と
を有することを特徴とする液晶表示装置。
【請求項４】
２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられた複数の画素と、
前記複数組のデータ線に対してそれぞれ設けられており、一組の前記２本のデータ線の一方に正極性映像信号を供給し、かつ、他方のデータ線に負極性映像信号を供給することを、前記複数組のデータ線に対して組単位で順次行う複数のスイッチと、
前記複数のスイッチを水平走査期間内で前記組単位で駆動する水平方向駆動と、複数本の前記ゲート線を水平走査期間毎に選択する垂直方向駆動とを行う水平方向及び垂直方向駆動手段と、
を有し、前記複数の画素のそれぞれは、
対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、
前記正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、
前記負極性映像信号をサンプリングして前記一定期間保持する第２のサンプリング及び保持手段と、
第１のゲート制御信号入力時は前記第１のサンプリング及び保持手段により保持された前記正極性映像信号をインピーダンス変換して前記画素駆動電極に印加し、第２のゲート制御信号入力時は前記第２のサンプリング及び保持手段により保持された前記負極性映像信号をインピーダンス変換して前記画素駆動電極に印加するスイッチング手段と、
前記スイッチング手段の出力端子と前記画素駆動電極との接続点と接地電位間または電源電位間に接続された、前記インピーダンス変換のための定電流負荷素子と、
を有する構成の液晶表示装置に対して、
前記複数の画素からなる画素部全体を、連続する複数行の各画素を１グループとするｈ個（ｈは２以上の自然数）のグループの分割画素部に分割したとき、前記第１のゲート制御信号を前記ｈ個の分割画素部の各分割画素部毎に時分割的に供給した後、前記第２のゲート制御信号を前記ｈ個の分割画素部の各分割画素部毎に時分割的に供給することを、前記分割画素部の前記複数行数に対応した所定の垂直走査周期毎に交互に繰り返すと共に、
前記ｈ個の分割画素部のうち、第ｎ番目（ｎ＝１，２，・・・，ｈ−１）の前記分割画素部内の前記定電流負荷素子のアクティブ期間と、第ｎ＋１番目の前記分割画素部内の前記定電流負荷素子のアクティブ期間とが重複しないように、前記ｈ個の分割画素部内の前記定電流負荷素子に制御信号を前記ｈ個の分割画素部の各分割画素部毎に時分割的に供給することを特徴とする液晶表示装置の駆動方法。
【請求項５】
前記ｈ個の分割画素部のうち、前記第ｎ番目の前記分割画素部内の前記スイッチング手段のアクティブ期間と、前記第ｎ＋１番目の前記分割画素部内の前記スイッチング手段のアクティブ期間とが重複しないように、前記ｈ個の分割画素部内の前記スイッチング手段に前記第１及び第２のゲート制御信号を各分割画素部毎に時分割的に供給することを特徴とする請求項４記載の液晶表示装置の駆動方法。
【請求項６】
２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられた複数の画素と、
前記複数組のデータ線に対してそれぞれ設けられており、一組の前記２本のデータ線の一方に正極性映像信号を供給し、かつ、他方のデータ線に負極性映像信号を供給することを、前記複数組のデータ線に対して組単位で順次行う複数のスイッチと、
前記複数のスイッチを水平走査期間内で前記組単位で駆動する水平方向駆動と、複数本の前記ゲート線を水平走査期間毎に選択する垂直方向駆動とを行う水平方向及び垂直方向駆動手段と、
を有し、前記複数の画素のそれぞれは、
対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、
前記正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、
前記負極性映像信号をサンプリングして前記一定期間保持する第２のサンプリング及び保持手段と、
第１のゲート制御信号入力時は前記第１のサンプリング及び保持手段により保持された前記正極性映像信号をインピーダンス変換して前記画素駆動電極に印加し、第２のゲート制御信号入力時は前記第２のサンプリング及び保持手段により保持された前記負極性映像信号をインピーダンス変換して前記画素駆動電極に印加するスイッチング手段と、
前記スイッチング手段の出力端子と前記画素駆動電極との接続点と接地電位間または電源電位間に接続された、前記インピーダンス変換のための定電流負荷素子と、
を有する構成の液晶表示装置に対して、
前記複数の画素からなる画素部全体を、連続する複数行の各画素を１グループとするｈ個（ｈは２以上の自然数）のグループの分割画素部に分割したとき、前記第１のゲート制御信号を前記ｈ個の分割画素部のうち、１つおきの順番に配置された前記分割画素部のすべてに時分割的に供給することを、前記分割画素部の前記複数行数に対応した所定の垂直走査周期毎に繰り返し、
前記第１のゲート制御信号が前記１つおきの順番に配置された前記分割画素部のすべてに供給された後、前記第２のゲート制御信号を前記ｈ個の分割画素部のうち、前記第１のゲート制御信号が供給されない残りの１つおきの順番に配置された前記分割画素部のすべてに時分割的に供給することを、前記所定の垂直走査周期毎に繰り返すことを特徴とする液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置及び液晶表示装置の駆動方法に係り、特にアクティブマトリクス型の液晶表示装置及び液晶表示装置の駆動方法に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明電極、液晶層、マトリクス状に配置された反射電極、及びシリコン基板上に液晶駆動回路が形成された液晶駆動素子などが重なった構造を有している。
【０００３】
この液晶表示装置は、複数本のデータ線（列信号線）と複数本のゲート線（行走査線）との各交差部に画素が配置されている。各画素は、図１５に示すように、画素選択トランジスタＱ、信号保持容量Ｃs、及び反射電極ＰＥを備えている。画素選択トランジスタＱは、ゲートがゲート線（行走査線）Ｇに接続され、ドレインがデータ線（列信号線）Ｄに接続されている。また、図１５に示すように、液晶素子ＬＣは、対向する反射電極（画素駆動電極）ＰＥと対向電極（共通電極）ＣＥとの間に液晶表示体（液晶層）ＬＣＭが挟持された構成とされている。
【０００４】
液晶素子ＬＣは、共通電極ＣＥに固定電圧Ｖcomが印加され、反射電極（画素駆動電極）ＰＥに映像信号に応じた様々な電圧が供給されることで、液晶表示体ＬＣＭの光変調率を制御し、映像として表示する。普通、液晶素子は交流駆動した方が信頼性の長期安定化が図れることから、共通電極ＣＥの固定電圧Ｖcomに対して、反射電極（画素駆動電極）ＰＥには映像信号に応じて光の変調率が同じになるような正側と負側の電圧を交互に与えて交流駆動を行っている。
【０００５】
場合によっては、映像信号のダイナミックレンジ縮小などの目的で、正側と負側の電圧で駆動するタイミングに合わせて、対向電極の電圧を切り替えたりする応用例もあるが、基本的な考え方は同じである。
【０００６】
従来の液晶表示装置においては、通常、各画素への映像信号の書き込みは１フレームに１回行われ、１フレーム毎に交互に、共通電極ＣＥに対して正側と負側の映像信号を信号保持容量Ｃsに書き込んだ後、その保持電圧を反射電極（画素駆動電極）ＰＥに印加して液晶素子ＬＣを交流駆動することになる。なお、この場合の書き込み周波数の２倍の周波数で液晶を交流駆動する倍速駆動の例もあるが、周波数としては、６０Ｈｚが１２０Ｈｚになる程度であり、いずれにしても高い周波数ではない。
【０００７】
一方、液晶素子に対しては、より高い周波数で交流駆動することで、反射電極（画素駆動電極）ＰＥと共通電極ＣＥとの間の直流分をゼロにできれば、焼き付き防止など信頼性の向上につながり、画像の表示品質も高まる。
【０００８】
これまで、画素選択トランジスタの寄生容量に起因するフィードスルーへの対策（例えば、特許文献１参照）や保持容量のリーク対策（例えば、特許文献２参照）など、書き込まれた信号分の劣化を防止する方法が開示されている。しかしながら、液晶をより高い周波数で交流駆動する取り組みはあまり検討されてこなかったようである。
【０００９】
なお、同一の走査線に接続された複数個の画素毎に、各画素の保持容量をその走査線に対応する保持容量線と隣接する走査線に対応する別の保持容量線とに交互に接続し、画素駆動電極と対向電極の間の直流分を補償するための補償電圧を、保持容量線毎に反転させて与えることにより、共通電極線や共通電極の電位変動等に起因する画質劣化の発生を防止するようにした液晶表示装置は従来知られている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−１０８９７号公報
【特許文献２】特開２００２−２５０９３８号公報
【特許文献３】特開２００４−３５４７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
前述したように、液晶素子の焼き付き防止などの信頼性を高める手段として、高い周波数で液晶素子を交流駆動することが望ましいが、画素への書き込み時間などの制約から対向電極電圧に対して正側と負側の映像信号を交互に高速に書き込むことは難しく、従来は交流駆動の周波数はフレームレートあるいはその２倍ぐらいの周波数でしか行われていない。
【００１２】
また、特許文献３記載の液晶表示装置では、補償電圧はフレーム毎にしか極性反転ができず、また、画像信号電圧は共通電極の電圧Ｖcomに対して正側と負側の２種類の電圧が必要である。
【００１３】
本発明は以上の点に鑑みなされたもので、液晶素子を従来よりも高速に交流駆動すると共に、画素部全体を、複数行を１グループとする複数グループの分割画素部に分割して時分割に駆動するときに発生することのある、横線状ノイズを低減し、画像ノイズが少なく高品質な画像を表示し得る液晶表示装置及び液晶表示装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明の液晶表示装置は、対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、第１のゲート制御信号入力時は第１のサンプリング及び保持手段により保持された正極性映像信号をインピーダンス変換して画素駆動電極に印加し、第２のゲート制御信号入力時は第２のサンプリング及び保持手段により保持された負極性映像信号をインピーダンス変換して画素駆動電極に印加するスイッチング手段と、スイッチング手段の出力端子と画素駆動電極との接続点と接地電位間または電源電位間に接続された、インピーダンス変換のための定電流負荷素子と、を有する画素が、２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられており、
複数組のデータ線に対してそれぞれ設けられており、一組の２本のデータ線の一方に正極性映像信号を供給し、かつ、他方のデータ線に負極性映像信号を供給することを、複数組のデータ線に対して組単位で順次行う複数のスイッチと、複数のスイッチを水平走査期間内で組単位で駆動する水平方向駆動と、複数本のゲート線を水平走査期間毎に選択する垂直方向駆動とを行う水平方向及び垂直方向駆動手段と、複数の画素からなる画素部全体を、連続する複数行の各画素を１グループとするｈ個（ｈは２以上の自然数）のグループの分割画素部に分割したとき、第１のゲート制御信号をｈ個の分割画素部の各分割画素部毎に時分割的に供給した後、第２のゲート制御信号をｈ個の分割画素部の各分割画素部毎に時分割的に供給することを、分割画素部の複数行数に対応した所定の垂直走査周期毎に交互に繰り返すゲート制御信号供給手段と、ｈ個の分割画素部のうち、第ｎ番目（ｎ＝１，２，・・・，ｈ−１）の分割画素部内の定電流負荷素子のアクティブ期間と、第ｎ＋１番目の分割画素部内の定電流負荷素子のアクティブ期間とが重複しないように、ｈ個の分割画素部内の定電流負荷素子に制御信号をｈ個の分割画素部の各分割画素部毎に時分割的に供給する負荷素子制御信号供給手段とを有することを特徴とする。
【００１５】
また、本発明の液晶表示装置は、上記のゲート制御信号供給手段を、ｈ個の分割画素部のうち、第ｎ番目の分割画素部内のスイッチング手段のアクティブ期間と、第ｎ＋１番目の分割画素部内のスイッチング手段のアクティブ期間とが重複しないように、ｈ個の分割画素部内のスイッチング手段に第１及び第２のゲート制御信号を各分割画素部毎に時分割的に供給することを特徴とする。
【００１６】
また、上記の目的を達成するため、本発明の液晶表示装置は、対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、第１のゲート制御信号入力時は第１のサンプリング及び保持手段により保持された正極性映像信号をインピーダンス変換して画素駆動電極に印加し、第２のゲート制御信号入力時は第２のサンプリング及び保持手段により保持された負極性映像信号をインピーダンス変換して画素駆動電極に印加するスイッチング手段と、スイッチング手段の出力端子と画素駆動電極との接続点と接地電位間または電源電位間に接続された、インピーダンス変換のための定電流負荷素子と、を有する画素が、２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられており、
複数組のデータ線に対してそれぞれ設けられており、一組の２本のデータ線の一方に正極性映像信号を供給し、かつ、他方のデータ線に負極性映像信号を供給することを、複数組のデータ線に対して組単位で順次行う複数のスイッチと、複数のスイッチを水平走査期間内で組単位で駆動する水平方向駆動と、複数本のゲート線を水平走査期間毎に選択する垂直方向駆動とを行う水平方向及び垂直方向駆動手段と、複数の画素からなる画素部全体を、連続する複数行の各画素を１グループとするｈ個（ｈは２以上の自然数）のグループの分割画素部に分割したとき、第１のゲート制御信号をｈ個の分割画素部のうち、１つおきの順番に配置された分割画素部のすべてに時分割的に供給することを、分割画素部の複数行数に対応した所定の垂直走査周期毎に繰り返す第１のゲート制御信号供給手段と、第１のゲート制御信号が１つおきの順番に配置された分割画素部のすべてに供給された後、第２のゲート制御信号をｈ個の分割画素部のうち、第１のゲート制御信号が供給されない残りの１つおきの順番に配置された分割画素部のすべてに時分割的に供給することを、所定の垂直走査周期毎に繰り返す第２のゲート制御信号供給手段とを有することを特徴とする。
【００１７】
また、上記の目的を達成するため、本発明の液晶表示装置の駆動方法は、２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられた複数の画素と、複数組のデータ線に対してそれぞれ設けられており、一組の２本のデータ線の一方に正極性映像信号を供給し、かつ、他方のデータ線に負極性映像信号を供給することを、複数組のデータ線に対して組単位で順次行う複数のスイッチと、複数のスイッチを水平走査期間内で組単位で駆動する水平方向駆動と、複数本のゲート線を水平走査期間毎に選択する垂直方向駆動とを行う水平方向及び垂直方向駆動手段と、を有し、複数の画素のそれぞれは、
対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、第１のゲート制御信号入力時は第１のサンプリング及び保持手段により保持された正極性映像信号をインピーダンス変換して画素駆動電極に印加し、第２のゲート制御信号入力時は第２のサンプリング及び保持手段により保持された負極性映像信号をインピーダンス変換して画素駆動電極に印加するスイッチング手段と、スイッチング手段の出力端子と画素駆動電極との接続点と接地電位間または電源電位間に接続された、インピーダンス変換のための定電流負荷素子と、を有する構成の液晶表示装置に対して、
複数の画素からなる画素部全体を、連続する複数行の各画素を１グループとするｈ個（ｈは２以上の自然数）のグループの分割画素部に分割したとき、第１のゲート制御信号をｈ個の分割画素部の各分割画素部毎に時分割的に供給した後、第２のゲート制御信号をｈ個の分割画素部の各分割画素部毎に時分割的に供給することを、分割画素部の複数行数に対応した所定の垂直走査周期毎に交互に繰り返すと共に、ｈ個の分割画素部のうち、第ｎ番目（ｎ＝１，２，・・・，ｈ−１）の分割画素部内の定電流負荷素子のアクティブ期間と、第ｎ＋１番目の分割画素部内の定電流負荷素子のアクティブ期間とが重複しないように、ｈ個の分割画素部内の定電流負荷素子に制御信号をｈ個の分割画素部の各分割画素部毎に時分割的に供給することを特徴とする。
【００１８】
また、本発明の液晶表示装置の駆動方法は、上記の複数グループの複数の分割画素部のうち、第ｎ番目（ｎは自然数）の分割画素部内のスイッチング手段のアクティブ期間と、第ｎ＋１番目の分割画素部内のスイッチング手段のアクティブ期間とが重複しないように、複数グループの分割画素部内のスイッチング手段に第１及び第２のゲート制御信号を時分割的に供給することを特徴とする。
【００１９】
また、上記の目的を達成するため、本発明の液晶表示装置の駆動方法は、２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられた複数の画素と、複数組のデータ線に対してそれぞれ設けられており、一組の２本のデータ線の一方に正極性映像信号を供給し、かつ、他方のデータ線に負極性映像信号を供給することを、複数組のデータ線に対して組単位で順次行う複数のスイッチと、複数のスイッチを水平走査期間内で組単位で駆動する水平方向駆動と、複数本のゲート線を水平走査期間毎に選択する垂直方向駆動とを行う水平方向及び垂直方向駆動手段と、を有し、複数の画素のそれぞれは、
対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、第１のゲート制御信号入力時は第１のサンプリング及び保持手段により保持された正極性映像信号をインピーダンス変換して画素駆動電極に印加し、第２のゲート制御信号入力時は第２のサンプリング及び保持手段により保持された負極性映像信号をインピーダンス変換して画素駆動電極に印加するスイッチング手段と、スイッチング手段の出力端子と画素駆動電極との接続点と接地電位間または電源電位間に接続された、インピーダンス変換のための定電流負荷素子と、を有する構成の液晶表示装置に対して、
複数の画素からなる画素部全体を、連続する複数行の各画素を１グループとするｈ個（ｈは２以上の自然数）のグループの分割画素部に分割したとき、第１のゲート制御信号をｈ個の分割画素部のうち、１つおきの順番に配置された分割画素部のすべてに時分割的に供給することを、分割画素部の複数行数に対応した所定の垂直走査周期毎に繰り返し、第１のゲート制御信号が１つおきの順番に配置された分割画素部のすべてに供給された後、第２のゲート制御信号をｈ個の分割画素部のうち、第１のゲート制御信号が供給されない残りの１つおきの順番に配置された分割画素部のすべてに時分割的に供給することを、所定の垂直走査周期毎に繰り返すことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、液晶素子を従来よりも高速に交流駆動すると共に、画素部全体を複数行を１グループとする複数グループの分割画素部に分割して時分割に駆動するときに発生することのある、横線状ノイズを低減し、画像ノイズが少なく高品質な画像を表示することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の液晶表示装置の一実施の形態の基本構成図である。
【図２】本発明の液晶表示装置の画素回路の一例の回路図である。
【図３】本発明の液晶表示装置の交流駆動制御の概要を説明するためのタイミングチャートである。
【図４】液晶表示装置の画素に書込まれる正極性映像信号と、負極性映像信号の黒レベルから白レベルまでの関係を示す図である。
【図５】本発明の液晶表示装置の要部の第１の実施の形態の構成図である。
【図６】図５の各部の信号のタイミングチャートである。
【図７】横線状ノイズの発生を説明するためのタイミングチャートである。
【図８】横線状ノイズの一例を示す図である。
【図９】本発明装置の一実施の形態により横線状ノイズを抑制する方法を説明するためのタイミングチャートである。
【図１０】本発明装置の要部の駆動回路の一実施の形態の回路図である。
【図１１】本発明の液晶表示装置の要部の第２の実施の形態の構成図である。
【図１２】図１１の各部の信号のタイミングチャートである。
【図１３】本発明の液晶表示装置の要部の第３の実施の形態の構成図である。
【図１４】図１３の各部の信号のタイミングチャートである。
【図１５】従来の液晶表示装置の一画素の一例の構成図である。
【発明を実施するための形態】
【００２２】
以下、図面を用いて本発明の実施の形態について説明する。
【００２３】
図１は、本発明になる液晶表示装置の一実施の形態の基本構成図を示す。図１に示すように、本実施の形態の液晶表示装置１００は、水平方向駆動回路１０、垂直方向駆動回路２０、画素部３０、共通電極電圧に対して正側の映像信号７１ａと、負側の映像信号７１ｂとを２系統のビデオスイッチ１−１ａと１−１ｂ、１−２ａと１−２ｂ、・・・に別々に供給する２系統の水平信号線５ａ、５ｂと、２系統のデータ線６−１ａと６−１ｂ、６−２ａと６−２ｂ、・・・、及びゲート線８−１、８−２、・・・などから構成されている。なお、図中で、各符号のハイフン後のサフィックス番号は、同一種類の構成要素で異なった位置にあることを示している。また、サフィックス番号に続くアルファベットの小文字ａは２系統のうちの１系統目、ｂは２系統目であることを示す。なお、この図１は構成要素全体の一部を示したものである。また、図１は本発明になる液晶表示装置の基本構成を示したもので、具体的には本実施の形態の液晶表示装置は、後述するように、画素部３０を、複数行を１グループとする複数グループの分割画素部に垂直方向に分割して時分割に駆動する液晶表示装置である。
【００２４】
画素部３０は、２系統のデータ線（６−１ａと６−１ｂ、・・・）とゲート線（８−１、８−２、・・・）の交差部にマトリクス状に配置された、画素４１、４２、５１、５２等からなる。水平方向駆動回路１０は２系統のスイッチ１−１ａ、１−１ｂと２系統のデータ線６−１ａ、６−１ｂを介して第１列目の画素４１、５１、・・・の画素選択トランジスタＱ１、Ｑ２のドレインにそれぞれ接続されている。
【００２５】
同様に、水平方向駆動回路１０は、２系統のスイッチ１−２ａ、１−２ｂと２系統のデータ線６−２ａ、６−２ｂを介して第２列目の画素４２、５２、・・・の画素選択トランジスタのドレインにそれぞれ接続され、第３列目以降の画素の２つの画素選択トランジスタのドレインにも同様に２系統のスイッチと２系統のデータ線を介してそれぞれ接続されている。
【００２６】
垂直方向駆動回路２０は、ゲート線８−１を介して画素部３０内の第１行目の画素４１、４２、・・・のそれぞれ２つの画素選択トランジスタＱ１及びＱ２のゲートに共通接続されている。同様に、垂直方向駆動回路２０は、各ゲート線を介して画素部３０内の同じ行の画素のそれぞれ２つの画素選択トランジスタのゲートに共通接続されている。
【００２７】
また、コントローラ６０は、入力映像信号７１ａ、７１ｂに同期するように生成した各種クロック信号を水平方向駆動回路１０と垂直方向駆動回路２０に供給し（経路は図示せず）、入力映像信号７１ａ、７１ｂと同期した形でデータ線（６−１ａ、６−１ｂ、・・・）、ゲート線（８−１、８−２、・・・）をそれぞれ駆動することで、水平と垂直の各走査を伴った画素選択を行う。
【００２８】
次に、図１に示す実施の形態の動作の概要について説明する。データ線６−１ａは、液晶の共通電極電圧に対して正側の映像信号７１ａを供給する。また、これと同時に、データ線６−１ｂは、共通電極電圧に対して負側の映像信号７１ｂを供給する。画素選択トランジスタＱ１及びＱ２は、ゲート線８−１を介してゲートに印加される電圧により同時にオンになる。これにより、データ線６−１ａから供給される正側の映像信号７１ａが、画素選択トランジスタＱ１のドレイン、ソースを介して保持容量Ｃ１に書き込まれる。一方、これと同時に、データ線６−１ｂから供給される負側の映像信号７１ｂが、画素選択トランジスタＱ２のドレイン、ソースを介して保持容量Ｃ２に書き込まれる。
【００２９】
続いて、画素選択トランジスタＱ１及びＱ２は、ゲート線８−１を介してゲートに印加される電圧により同時にオフになる。これにより、画素選択トランジスタＱ１及びＱ２が次にオンとなる次の映像信号７１ａ、７１ｂの書き込みまで、保持容量Ｃ１、Ｃ２に正側と負側の映像信号７１ａ、７１ｂがそれぞれ保持される。
【００３０】
保持容量Ｃ１、Ｃ２にそれぞれ保持された正側と負側の映像信号７１ａ、７１ｂは、それぞれ高入力抵抗のインピーダンス変換回路であるバッファアンプＡ１、Ａ２を介して読み出され、切り替えスイッチＳ１、Ｓ２で交互に選択されて、反射電極４（画素駆動電極ＰＥ）の電圧を変化させることで液晶を交流駆動する。
【００３１】
図２は、図１に示した本実施の形態の液晶表示装置１００を構成する一つの画素をより詳細に表した画素回路図を示す。図２に示すように、液晶表示装置１００の一つの画素は、正極性、負極性の画素信号を書き込むための画素選択トランジスタＱ１及びＱ２と、各々の極性の画像信号電圧を並列的に保持する独立した２つの保持容量Ｃs1及びＣs2（図１のＣ１、Ｃ２に相当）と、トランジスタＱ３〜Ｑ６及びＱ９、画素駆動電極（反射電極）ＰＥ等からなる図１５に示した従来の液晶素子と同じ構成の液晶素子ＬＣとからなる。
【００３２】
トランジスタＱ１と保持容量Ｃs1とは、正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段を構成している。また、トランジスタＱ２と保持容量Ｃs2とは、負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段を構成している。
【００３３】
トランジスタＱ３、Ｑ５及びＱ９からなるインピーダンス変換用ソースフォロワ回路は、図１のバッファアンプＡ１を構成している。トランジスタＱ４、Ｑ６及びＱ９からなるインピーダンス変換用ソースフォロワ回路は、図１のバッファアンプＡ２を構成している。また、トランジスタＱ３のソースにドレインが接続されたトランジスタＱ５と、トランジスタＱ４のソースにドレインが接続されたトランジスタＱ６とは、それぞれ図１の切り替えスイッチＳ１、Ｓ２に相当するスイッチングトランジスタである。トランジスタＱ５及びＱ６の各ソースは液晶素子ＬＣの反射電極（画素駆動電極）ＰＥに接続されている。
【００３４】
なお、図１の保持容量Ｃ３は図２には図示されていない。保持容量Ｃ３は、トランジスタＱ５及びＱ６の寄生容量や液晶の寄生容量で代用することが可能であり、また反射電極ＰＥのノードのリーク電流が充分に小さい場合は作成しなくてもよいためである。
【００３５】
画素部データ線は、各画素回路について正極性用データ線Ｄi+、負極性用データ線Ｄi-の２本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。画素選択トランジスタＱ１、Ｑ２の各ドレイン端子は各々正極性用データ線Ｄｉ+（図１の例えば６−１ａに相当）、負極性用データ線Ｄｉ-（図１の例えば６−１ｂに相当）に接続され、各ゲート端子は同一行について行走査線Ｇj（図１の例えばゲート線８−１に相当）に接続されている。
【００３６】
トランジスタＱ３及びＱ５は、配線Ｓ+を介して第１のゲート制御信号が入力される時に保持容量Ｃs1に保持された正極性映像信号をインピーダンス変換して画素駆動電極ＰＥに印加するスイッチング手段を構成し、また、トランジスタＱ４及びＱ６は、配線Ｓ-を介して第２のゲート制御信号が入力される時に保持容量Ｃs2に保持された負極性映像信号をインピーダンス変換して画素駆動電極ＰＥに印加するスイッチング手段を構成する。また、トランジスタＱ９は定電流負荷トランジスタである。
【００３７】
次に、本実施の形態の液晶表示装置１００の交流駆動制御の概要について図３のタイミングチャートを併せ参照して説明する。図３は、本発明になる液晶表示装置の交流駆動制御の概要を説明するためのタイミングチャートを示す。図３（Ａ）は、垂直同期信号ＶＤを示し、図３（Ｂ）は、図２の画素回路におけるトランジスタＱ９のゲートに印加される配線Ｂの制御信号を示す。トランジスタＱ９は、ソースフォロワ・バッファ回路の定電流負荷素子であるので、上記の配線Ｂの制御信号は負荷素子制御信号（以下、負荷特性制御信号ともいう）である。また、図３（Ｃ）は、上記画素回路における正極性側駆動電圧を転送するスイッチングトランジスタＱ５のゲートに印加される配線Ｓ+のゲート制御信号、同図（Ｄ）は、上記画素回路における負極性側駆動電圧を転送するスイッチングトランジスタＱ６のゲートに印加される配線Ｓ-のゲート制御信号の各信号波形を示す。
【００３８】
なお、図４は、画素に書込まれる正極性映像信号Iと、負極性映像信号IIの黒レベルから白レベルまでの関係を示す。正極性映像信号Iは、レベルが最小のとき黒レベル、最大のとき白レベルであるのに対し、負極性映像信号IIは、レベルが最小のとき白レベル、最大のとき黒レベルである。正極性映像信号Iと負極性映像信号IIの反転中心は、IIIで示される。
【００３９】
図４では、正極性映像信号Iは、レベルが最小のとき黒レベル、最大のとき白レベルで、負極性映像信号IIは、レベルが最小のとき白レベル、最大のとき黒レベルの場合を示しているが、本発明の液晶表示装置の画素回路では、正極性映像信号Iは、レベルが最小のとき白レベル、最大のとき黒レベルで、負極性映像信号IIは、レベルが最小のとき黒レベル、最大のとき白レベルであってもよい。
【００４０】
図２に示した画素回路において、垂直方向駆動回路（図１の２０）より走査パルスが供給されると画素選択トランジスタＱ１、Ｑ２は同時にオン状態となり、保持容量Ｃs1、Ｃs2に各々正極性、負極性の映像信号電圧が蓄積される。トランジスタＱ３、Ｑ５及びＱ９からなる回路部と、トランジスタＱ４、Ｑ６及びＱ９からなる回路部は、前述したようにインピーダンス変換用ソースフォロワ回路（所謂ソースフォロワ・バッファ）であり、トランジスタＱ３、Ｑ４が信号入力トランジスタ、トランジスタＱ５、Ｑ６が極性切り替えスイッチングトランジスタ、トランジスタＱ９が定電流源負荷として機能する。
【００４１】
上記のソースフォロワ・バッファの入力抵抗はほぼ無限大である。このため、従来のアクティブマトリクス型液晶表示装置と同様に、保持容量Ｃs1及びＣs2の蓄積電荷はリークすることなく、１フレーム後に信号が新たに書き込まれるまで保持される。
【００４２】
スイッチングトランジスタＱ５、Ｑ６は、ソースフォロワ・バッファの出力信号を反射電極（画素駆動電極）ＰＥ、液晶表示体（以下、液晶層ともいう）ＬＣＭ及び共通電極ＣＥからなる液晶素子ＬＣにスイッチして送出する。正極性映像信号のスイッチングを行うトランジスタＱ５と、負極性映像信号のスイッチングを行うトランジスタＱ６の各々のゲート端子は独立しており、各々が同一行画素について行方向の配線Ｓ+、Ｓ-に接続されている。
【００４３】
図３（Ｃ）に示す配線Ｓ+のゲート制御信号がハイレベルの期間、正極性側スイッチングトランジスタＱ５がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を図３（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファ回路がアクティブとなり、画素駆動電極ＰＥノードが正極性の映像信号レベルに充電される。画素駆動電極ＰＥの正極性駆動電圧が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ+のゲート制御信号もローレベルに切り替えると、画素駆動電極ＰＥはフローティングとなり、液晶容量に正極性駆動電圧が保持される。
【００４４】
一方、図３（Ｄ）に示す配線Ｓ-のゲート制御信号がハイレベルの期間、負極性側スイッチングトランジスタＱ６がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を同図（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファ回路がアクティブとなり、画素駆動電極ＰＥノードが負極性の映像信号レベルに充電される。画素駆動電極ＰＥの負極性駆動電圧が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ-のゲート制御信号もローレベルに切り替えると、画素駆動電極ＰＥはフローティングとなり、液晶容量に負極性駆動電圧が保持される。
【００４５】
以下、上記のスイッチングトランジスタＱ５及びＱ６を交互にオンとするスイッチングに同期して、定電流負荷トランジスタＱ９を間欠的にアクティブとする動作を繰り返すことで液晶素子の画素駆動電極ＰＥには正極性と負極性の各映像信号で交流化された駆動電圧ＶＰＥが図３（Ｅ）に示すように印加される。
【００４６】
本実施の形態では、保持電荷を直接画素駆動部に転送するのではなく、ソースフォロワ・バッファ回路を介して電圧を供給する構成のため、正負の両極性での繰り返し充放電を行っても電荷の中和の問題はなく、極性切り替えを多数回行っても電圧レベルの減衰がない駆動が実現できる。
【００４７】
また、図３（Ｆ）に示すＶcomは、液晶表示装置の対向基板に形成した共通電極ＣＥに印加する電圧を表している。液晶表示体ＬＣＭの実質的な交流駆動電圧は、この共通電極ＣＥの印加電圧Ｖcomと画素駆動電極ＰＥの印加電圧との差電圧である。本実施の形態では、図３（Ｆ）に示すように、共通電極ＣＥの印加電圧Ｖcomは、画素駆動電極電位の反転基準レベルＶcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。これにより、共通電極ＣＥの印加電圧Ｖcomと画素駆動電極ＰＥの印加電圧との電位差の絶対値が常に同一となり、液晶表示体ＬＣＭには図３（Ｇ）に示すような直流成分のない交流電圧ＶＬＣが印加される。この共通電極ＣＥの印加電圧Ｖcomは、図１に示したコントローラ６０より出力される。
【００４８】
このように、本実施の形態は、１フレームに１度、正側と負側の映像信号７１ａ、７１ｂを保持容量Ｃ１(Cs1)、Ｃ２(Cs2)に書き込んでしまえば、次のフレームの映像信号が書き込まれるまでの１フレーム期間、何回でも切り替えスイッチＳ１(Q5)及びＳ２(Q6)を交互に切り替えて液晶素子を交流駆動できる。
【００４９】
つまり、図１及び図２の画素によれば、液晶素子の交流駆動周波数を、垂直走査周波数によらず、正負極性の駆動電圧の切り替え周期で自由に設定することができ、従来の液晶表示装置と比較して液晶駆動周波数を飛躍的に高めることができる。これにより、本実施の形態は、焼き付き防止、信頼性向上を実現できる。
【００５０】
また、本実施の形態では、共通電極ＣＥの印加電圧を画素駆動電極ＰＥの印加駆動電圧と逆相で切り替えることによって、画素（ＰＥ）側の駆動電圧の振幅を１/２程度以下に低減できる。これにより、画素回路や周辺走査回路を構成するトランジスタの必要耐圧が大幅に低減され、特殊な高耐圧構造、プロセスの適用が不要となり、装置コストが低減できる。
【００５１】
また、本実施の形態では、上記のように低耐圧、小型トランジスタで画素回路などの駆動部が構成できるため、より高画素密度の液晶表示装置が実現でき、トランジスタ耐圧の低減により単位チャンネル幅あたりの駆動能力の高いトランジスタの採用が可能となるため、高速駆動動作への対応が容易となる、という効果が得られる。
【００５２】
また、本実施の形態では、図３（Ａ）に示すように、配線Ｂの負荷特性制御信号をパルス列として、ソースフォロワ・バッファ回路の定電流負荷トランジスタ（図２のQ９）を常時アクティブにせず、極性切り替え用スイッチングトランジスタ（図２のQ5、Q6）の導通期間内の限られた期間でのみアクティブになるように制御を行っている。液晶表示装置での消費電流低減を考慮したためである。例えば、１画素回路あたりの定常的なソースフォロワ・バッファ回路の電流が１μＡの微少電流であったとしても、液晶表示装置の全画素が定常的に電流を消費する条件では多大な消費電流となってしまう、という問題がある。例えば、フルハイビジョン（２００万画素）の液晶表示装置では、消費電流が２Ａにも達してしまう。
【００５３】
そのため、本実施の形態では、図３（Ａ）〜（Ｃ）に示したように、配線Ｓ+、Ｓ-を介して供給されるゲート制御信号がハイレベルである極性切り替え用スイッチングトランジスタ（Q5、Q6）の導通期間内のみ、配線Ｂを介して供給される負荷特性制御信号をハイレベルとしてソースフォロワ・バッファ回路の定電流負荷トランジスタ（図２のQ９）の駆動期間を制限している。これにより、液晶素子の電極電圧ＶＰＥが図３（Ｅ）に示すように目標レベルまで充放電された直後には、即座に負荷特性制御信号をローレベルとして定電流負荷トランジスタ（Q９）がオフし、ソースフォロワ・バッファ回路の電流が停止する。従って、本実施の形態によれば、全画素にソースフォロワ・バッファ回路（バッファアンプ）を備えた構成でありながら、実質的な消費電流を小さく抑えることが可能である。
【００５４】
また、本実施の形態によれば、スイッチング手段により正負極性の駆動電圧を切り替えて液晶素子ＬＣを交流駆動する際に、保持容量Ｃ１、Ｃ２（Ｃs1、Ｃs2）で保持された信号電圧を直接画素駆動電極ＰＥに伝達するのではなく、バッファアンプＡ１（Ｑ３）、Ａ２（Ｑ４）を介して画素駆動電極ＰＥを駆動するため、スイッチングトランジスタＱ５、Ｑ６の交互切り替えを複数回高速で行っても信号電圧のレベルが低下することがなく、より理想的な交流駆動が実現できるという利点が得られる。
【００５５】
更に、本実施の形態によれば、図２に示したように、スイッチングトランジスタＱ５、Ｑ６の出力端子と接地電位間に２つのバッファアンプの共通の負荷素子としてトランジスタＱ９を接続したことにより、１画素当たりのトランジスタ数を減らすことができ、より高い画素密度を実現できる。また、トランジスタ数の削減により、画素回路の高歩留まり化、低コスト化などの特長が得られる。
【００５６】
ところで、図３のタイミングチャートと共に説明した上記の実施の形態では、ソースフォロワ・バッファ回路に定常的に電流が流れないように、間欠的なアクティブ制御を行う例について述べた。以下説明する実施の形態では、さらに、全画素が同時にオン状態とならないような制御手段を設けたことを特徴とする。
【００５７】
図５は、本発明になる液晶表示装置の要部の第１の実施の形態の構成図を示す。この実施の形態は、極性反転制御及びソースフォロワ・バッファ回路のアクティブ制御を画面の垂直方向について時間差を持たせて実現する実施の形態である。
【００５８】
図５に示すように、本実施の形態は、図１の画素部３０が垂直方向にｈ分割（ｈは２以上の自然数）された分割画素部９０−１、９０−２、・・・、９０−ｈと、配線Ｓ+の極性切替用ゲート制御信号、配線Ｓ-の極性切替用ゲート制御信号、配線Ｂの負荷特性制御信号をそれぞれ同じシフトクロックＳＣＫに同期してシフトするｈ段のシフトレジスタ９１ａ、９１ｂ及び９１ｃとを有する構成である。シフトレジスタ９１ａ、９１ｂ及び９１ｃは、それぞれ図１に示した垂直方向駆動回路２０に相当する。なお、図５には、ソースフォロワ・バッファ回路のアクティブ制御に必要な回路部のみを図示してあり、水平方向駆動回路１０等の図示は省略してある。
【００５９】
分割画素部９０−１、９０−２、・・・及び９０−ｈのそれぞれは、図１の画素部３０の複数行を１グループとするグループ＃１、＃２、・・・及び＃ｈの分割画素部である。シフトレジスタ９１ａは、分割画素部９０−１、９０−２、・・・及び９０−ｈの各入力端子S+(1)、S+(2)、・・・及びS+(h)に、配線Ｓ+の極性切替用ゲート制御信号を１段目、２段目、・・・ｈ段目の出力端子から供給する。また、シフトレジスタ９１ｂは、分割画素部９０−１、９０−２、・・・及び９０−ｈの各入力端子S-(1)、S-(2)、・・・及びS-(h)に、配線Ｓ-の極性切替用ゲート制御信号を１段目、２段目、・・・ｈ段目の出力端子から供給する。更に、シフトレジスタ９１ｃは、分割画素部９０−１、９０−２、・・・及び９０−ｈの各入力端子B(1)、B(2)、・・・及びB(h)に、配線Ｂの負荷特性制御信号を１段目、２段目、・・・ｈ段目の出力端子から供給する。
【００６０】
図６は、図５の各部の信号のタイミングチャートを示す。図６（Ａ）はシフトレジスタ９１ａ、９１ｂ及び９１ｃに供給されるシフトクロックＳＣＫを示す。このシフトクロックＳＣＫに同期してシフトレジスタ９１ａは、図６（Ｂ）に示す配線Ｓ+の極性切替用ゲート制御信号をシフトして１段目、２段目、ｈ段目の出力端子から図６（Ｃ）、（Ｄ）、（Ｅ）に示すゲート制御信号を出力し、分割画素部９０−１、９０−２、９０−ｈの各入力端子S+(1)、S+(2)、S+(h)に供給する。続いて、シフトレジスタ９１ｂは、図６（Ｆ）に示す配線Ｓ-の極性切替用ゲート制御信号をシフトして１段目、２段目、ｈ段目の出力端子から図６（Ｇ）、（Ｈ）、（Ｉ）に示すゲート制御信号を出力し、分割画素部９０−１、９０−２、９０−ｈの各入力端子S-(1)、S-(2)、S-(h)に供給する。
【００６１】
一方、シフトレジスタ９１ｃは、図６（Ｊ）に示す配線Ｂの負荷特性制御信号をシフトして１段目、２段目、ｈ段目の出力端子から図６（Ｋ）、（Ｌ）、（Ｍ）に示す負荷特性制御信号を出力し、分割画素部９０−１、９０−２、９０−ｈの各入力端子B(1)、B(2)、B(h)に供給する。
【００６２】
この実施の形態によれば、画面の垂直方向の分割グループについて、時間差を持たせた極性反転とバッファアクティブ制御とが可能となり、電流値が時間的に分散、平均化するため、瞬時過大電流による誤動作や故障などを回避できる。制御の時間差の影響が表示特性に影響しないようにするには、シフトクロックＳＣＫの周波数を極性反転周波数に対して十分高い周波数に選定すればよい。
【００６３】
このように、図５に示す実施の形態では、表示画面を構成する複数の画素からなる画素部３０全体を、連続する複数行の各画素を１グループとする複数のグループの分割画素部９０−１〜９０−ｈに分割したとき、複数の分割画素部内の複数の定電流負荷トランジスタＱ９を、各分割画素部単位で所定の時間差を持たせて時分割的にアクティブに制御することにより、全画素のバッファアンプが同時にアクティブにならないようにする。
【００６４】
これにより、本実施の形態では、バッファアンプによる消費電流が全画素で一括、集中して流れることを防止し、電源系配線パターンなどの信頼性確保や動作安定化を実現することが可能となるという効果が得られるが、副作用も生じる。この現象について図７を参照しながら以下に説明する。
【００６５】
図７は、図６のタイミングチャートの一部を拡大したもので、特に図５におけるグループ＃１の分割画素部９０−１とグループ＃２の分割画素部９０−２のゲート制御信号及び負荷特性制御信号と、液晶層ＬＣＭにかかる液晶駆動電圧ＶＰＥの波形も併記されている。なお、図３のタイミングチャートに比べて、図７のタイミングチャートは時間軸を拡大して示している。
【００６６】
図７（Ａ）に示すシフトクロックＳＣＫに同期して、時刻ｔ１で図７（Ｂ）に示すように、前述した入力端子Ｓ+(1)に入力される極性切替用ゲート制御信号（以下、正極性スイッチ制御信号Ｓ+(1)という）がハイレベルになると、グループ＃１の分割画素部９０−１の複数の各画素の図２に示したトランジスタＱ５がオンとなるが、この時点では図７（Ｄ）に示すように前述した入力端子Ｂ(1)に入力される負荷特性制御信号Ｂ(1)がローレベルであるので、それ以前と同じオフ状態となっている。このため、トランジスタＱ５のゲートの寄生容量により、液晶駆動電圧ＶＰＥが図７（Ｈ）に示すように、一旦上昇する。なお、図７（Ｈ）に点線で示す液晶駆動電圧ＶＰＥ(1')は、分割画素部９０−１内の複数ラインの画素のうち、最も分割画素部９０−２に近接するラインの画素の液晶駆動電圧ＶＰＥを示し、実線で示す液晶駆動電圧ＶＰＥ(1)は、それ以外のラインの分割画素部９０−１内の各画素の液晶駆動電圧ＶＰＥを示す。
【００６７】
続いて、シフトクロックＳＣＫの次の立ち上がりの時刻ｔ２から２つ後の立ち上がりの時刻ｔ４までの期間、図７（Ｄ）に示すように、負荷特性制御信号Ｂ(1)がハイレベルになり、これによりグループ＃１の分割画素部９０−１の複数の各画素の図２に示したトランジスタＱ９がオンとなるため、トランジスタＱ５及びＱ９からなるソースフォロワ・バッファ回路がアクティブとなる。この時刻ｔ２〜ｔ４の期間、分割画素部９０−１の各画素はソースフォロワ・バッファ回路により常にドライブされている状態であり、保持容量Ｃs1からの正極性映像信号が画素駆動電極ＰＥに印加されて、液晶駆動電圧は図７（Ｈ）に示すように変化する。
【００６８】
続いて、時刻ｔ４で負荷特性制御信号Ｂ(1)がローレベルになり、分割画素部９０−１の複数の各画素のトランジスタＱ９がオフとなるが、正極性スイッチ制御信号Ｓ+(1)は引き続きハイレベルであるのでトランジスタＱ５はオン状態であるため、液晶駆動電圧は図７（Ｈ）に示すようにトランジスタＱ９のオフの電位に戻る方向に変化する。そして、時刻ｔ５で正極性スイッチ制御信号Ｓ+(1)もローレベルとなると、トランジスタＱ９と同様にトランジスタＱ５もオフとなるため、画素駆動電極ＰＥはフローティングとなり、液晶容量に正極性駆動電圧が保持され、分割画素部９０−１の各画素の液晶駆動電圧は図７（Ｈ）に示すように変化する。
【００６９】
時刻ｔ１から分割画素部９０−１の複数ライン数に対応した垂直走査期間経過後の時刻ｔ７で図７（Ｃ）に示すように、前述した入力端子Ｓ-(1)に入力される極性切替用ゲート制御信号（以下、負極性スイッチ制御信号という）Ｓ-(1)がハイレベルになると、グループ＃１の分割画素部９０−１の複数の各画素の図２に示したトランジスタＱ６がオンとなるが、この時点では図７（Ｄ）に示すように負荷特性制御信号Ｂ(1)がローレベルであるので、トランジスタＱ９はそれ以前と同じオフ状態となっている。このため、トランジスタＱ６のゲートの寄生容量により、液晶駆動電圧ＶＰＥが図７（Ｈ）に示すように、一旦上昇する。
【００７０】
以下、時刻ｔ８からｔ１０に示す、負荷特性制御信号Ｂ(1)がハイレベルの期間では、トランジスタＱ６及びＱ９からなるソースフォロワ・バッファ回路がアクティブとなり、保持容量Ｃs2からの負極性映像信号が画素駆動電極ＰＥに印加されて、分割画素部９０−１内の各画素の液晶駆動電圧は図７（Ｈ）に示すように、正極性映像信号印加時よりも低レベルに変化する。
【００７１】
その後、時刻ｔ１０で負荷特性制御信号Ｂ(1)がローレベルとなり、時刻ｔ１１で負極性スイッチ制御信号Ｓ-(1)がローレベルとなると、分割画素部９０−１内の各画素の液晶駆動電圧は図７（Ｈ）に示すように変化する。
【００７２】
なお、グループ＃２の分割画素部９０−２の入力端子Ｓ+(2)に印加される正極性スイッチ制御信号Ｓ+(2)、入力端子Ｓ-(2)に入力される負極性スイッチ制御信号Ｓ-(2)、入力端子Ｂ(2)に入力される負荷特性制御信号Ｂ(2)は、図７（Ｅ）、（Ｆ）、（Ｇ）に示すように、上記の正極性スイッチ制御信号Ｓ+(1)、負極性スイッチ制御信号Ｓ-(1)、負荷特性制御信号Ｂ(1)よりもシフトクロックＳＣＫの１クロック周期遅延して変化するため、分割画素部９０−２内の各画素の液晶駆動電圧は図７（Ｉ）に示すように変化する。
【００７３】
ここで、分割画素部９０−１内の複数ラインの各画素のうち、最も分割画素部９０−２に近接する最下段のラインの各画素は、分割画素部９０−２の最上段のラインの各画素に隣接しているために、画素駆動電極ＰＥを通じて電位の変動をクロストークし易く、図７（Ｈ）に点線で示したように、分割画素部９０−１内の最下段のラインの各画素の液晶駆動電圧ＶＰＥ(1')は、同図（Ｈ）に実線で示した分割画素部９０−１内の最下段以外のラインの各画素の液晶駆動電圧ＶＰＥ(1)に対して、クロストーク分が重畳した電位になってしまう。
【００７４】
すなわち、分割画素部９０−１の各画素が図７に示す時刻ｔ２〜ｔ４、ｔ８〜ｔ１０の期間は、ソースフォロワ・バッファ回路により常にドライブされている状態であるため、分割画素部９０−２の各画素がドライブされる時刻ｔ３〜ｔ５、ｔ９〜ｔ１１の期間による影響は受けない。しかし、負荷特性制御信号Ｂ(1)がローレベルの期間は、ソースフォロワ・バッファ回路がドライブされておらず電気的に浮いている状態であるため、分割画素部９０−１内の最下段のラインの各画素は、隣接する分割画素部９０−２の最上段のラインの各画素の僅かな電位変化もクロストークされる。結果として、負荷特性制御信号Ｂ(1)がローレベルでトランジスタＱ９がオフの期間に、クロストークされた電位変動が画素電位として保持される。
【００７５】
上記のクロストークの影響は、他の分割画素部９０−２〜９０−ｈにおいても同様であり、各分割画素部の最下段のラインの各画素の液晶駆動電圧ＶＰＥも隣接する分割画素部の最上段のラインの各画素の電位変化分がクロストークとして重畳した電位になってしまう。
【００７６】
クロストークにより重畳した電位変動はそのまま表示画像の輝度差になるため、図８にＮ１〜Ｎｈ-1でそれぞれ示すように、画面上では、分割画素部９０−１〜９０−(ｈ-1)の最下段のラインの各画素の輝度が、他のラインの各画素の輝度に比べて低下してしまい、横線状ノイズとして表示されてしまい、表示画像の著しい品質低下を招くことになる。
【００７７】
そこで、以下説明する本発明の液晶表示装置の駆動方法により上記の横線状ノイズを低減する。
【００７８】
図９は、本発明になる液晶表示装置の駆動方法の第１の実施の形態のタイミングチャートを示す。本実施の形態は、図５に示したような複数の画素からなる画素部を、複数行を１グループとする複数グループの分割画素部に垂直方向に分割して時分割に駆動する液晶表示装置であって、各分割駆動部を図９に示すタイミングチャートに従って駆動するものである。
【００７９】
図９に示すタイミングチャートは、図６のタイミングチャートの時間軸を拡大したもので、特に図５におけるグループ＃１の分割画素部９０−１とグループ＃２の分割画素部９０−２の正極性スイッチ制御信号、負極性スイッチ制御信号及び負荷特性制御信号と、液晶層ＬＣＭにかかる液晶駆動電圧ＶＰＥの波形を示す。
【００８０】
グループ＃１の分割画素部９０−１の各画素は、図７と同様に、図９（Ａ）に示すシフトクロックＳＣＫに同期して、時刻ｔ２１で図９（Ｂ）に示すように正極性スイッチ制御信号Ｓ+(1)がハイレベルになり、図２に示したトランジスタＱ５がオンとなり、トランジスタＱ５のゲートの寄生容量により、液晶駆動電圧ＶＰＥ(1)が図９（Ｈ）に実線で示すように、一旦上昇する。
【００８１】
続いて、シフトクロックＳＣＫの次の立ち上がりの時刻ｔ２２から２つ後の立ち上がりの時刻ｔ２４までの期間、図９（Ｄ）に示すように、負荷特性制御信号Ｂ(1)がハイレベルになり、これによりグループ＃１の分割画素部９０−１の複数の各画素の図２に示したトランジスタＱ９がオンとなるため、トランジスタＱ５及びＱ９からなるソースフォロワ・バッファ回路がアクティブとなる。この時刻ｔ２２〜ｔ２４の期間、分割画素部９０−１の各画素はソースフォロワ・バッファ回路により常にドライブされている状態であり、保持容量Ｃs1からの正極性映像信号が画素駆動電極ＰＥに印加されて、液晶駆動電圧ＶＰＥ(1)は図９（Ｈ）に実線で示すように変化する。
【００８２】
続いて、時刻ｔ２４で負荷特性制御信号Ｂ(1)がローレベルになり、分割画素部９０−１の複数の各画素のトランジスタＱ９がオフとなる。一方、時刻ｔ２４では正極性スイッチ制御信号Ｓ+(1)は引き続きハイレベルであるのでトランジスタＱ５はオン状態であるため、液晶駆動電圧ＶＰＥ(1)は図９（Ｈ）に実線で示すようにトランジスタＱ９のオフの電位に戻る方向に変化する。そして、時刻ｔ２５で正極性スイッチ制御信号Ｓ+(1)もローレベルとなると、トランジスタＱ９と同様にトランジスタＱ５もオフとなるため、画素駆動電極ＰＥはフローティングとなり、液晶容量に正極性駆動電圧が保持され、分割画素部９０−１の各画素の液晶駆動電圧ＶＰＥ(1)は図９（Ｈ）に実線で示すように変化する。
【００８３】
ここで、図７の場合は、グループ＃２の分割画素部９０−２の各画素に印加される正極性スイッチ制御信号Ｓ+(2)、負極性スイッチ制御信号Ｓ-(2)、負荷特性制御信号Ｂ(2)は、正極性スイッチ制御信号Ｓ+(1)、負極性スイッチ制御信号Ｓ-(1)、負荷特性制御信号Ｂ(1)よりもシフトクロックＳＣＫの１クロック周期遅延して変化するようにしていた。このため、分割画素部９０−１の各画素の定電流負荷トランジスタＱ９をアクティブに制御する期間（ｔ２〜ｔ４、ｔ８〜ｔ１０）と、分割画素部９０−２の各画素の定電流負荷トランジスタＱ９をアクティブに制御する期間（ｔ３〜ｔ５、ｔ９〜ｔ１１）とが一部オーバーラップしており、分割画素部９０−１の最下段のラインの各画素の液晶駆動電圧ＶＰＥにクロストークの影響が生じていた。
【００８４】
これに対し、本実施の形態では、分割画素部９０−１の各画素のトランジスタＱ５及びＱ９が共にオフとなった時刻ｔ２５の後の時刻ｔ２６で図９（Ｅ）に示すように、正極性スイッチ制御信号Ｓ+(2)をハイレベルとする。そして、その１シフトクロック周期後の時刻ｔ２７から時刻ｔ２９までの期間、図９（Ｇ）に示すように、負荷特性制御信号Ｂ(2)をハイレベルとして、分割画素部９０−２の各画素の定電流負荷トランジスタＱ９をアクティブに制御する。
【００８５】
すなわち、本実施の形態では、分割画素部９０−１の各画素の定電流負荷トランジスタＱ９をアクティブに制御する期間（ｔ２２〜ｔ２４、及び後述のｔ３２〜ｔ３４）と、分割画素部９０−２の各画素の定電流負荷トランジスタＱ９をアクティブに制御する期間（ｔ２７〜ｔ２９、及び後述のｔ３７〜ｔ３９）とがオーバーラップ（重複）しないようにしている。
【００８６】
図９（Ｅ）に示すように、時刻ｔ２６からその４シフトクロック周期後の時刻ｔ３０までの期間、正極性スイッチ制御信号Ｓ+(2)がハイレベルとされ、これにより分割画素部９０−２の複数の各画素の図２に示したトランジスタＱ５がオンとされる。このトランジスタＱ５のオン期間中の時刻ｔ２７から時刻ｔ２９までの期間内で、図９（Ｇ）に示すハイレベルの負荷特性制御信号Ｂ(2)により、分割画素部９０−２の複数の各画素の図２に示したトランジスタＱ９もオンとされる。これにより、分割画素部９０−２の複数の各画素のトランジスタＱ５及びＱ９からなるソースフォロワ・バッファ回路がアクティブとなる。
【００８７】
この時刻ｔ２７から時刻ｔ２９までの期間はソースフォロワ・バッファ回路により常にドライブされている状態であり、分割画素部９０−２の複数の各画素の保持容量Ｃs1からの正極性映像信号が画素駆動電極ＰＥに印加されて、液晶駆動電圧ＶＰＥ(2)は図９（Ｉ）に示すように変化する。
【００８８】
続いて、図９（Ｇ）に示すように、時刻ｔ２９で負荷特性制御信号Ｂ(2)がローレベルになり、分割画素部９０−２の複数の各画素のトランジスタＱ９がオフとなる。一方、時刻ｔ２９では、正極性スイッチ制御信号Ｓ+(2)は引き続きハイレベルであるのでトランジスタＱ５はオン状態であるため、分割画素部９０−２内の各画素の液晶駆動電圧ＶＰＥ(2)は図９（Ｉ）に示すようにトランジスタＱ９のオフの電位に戻る方向に変化する。そして、時刻ｔ３０で正極性スイッチ制御信号Ｓ+(2)もローレベルとなると、分割画素部９０−２内の各画素ではトランジスタＱ９と同様にトランジスタＱ５もオフとなる。
【００８９】
ここで、分割画素部９０−２の複数の各画素のトランジスタＱ５及びＱ９からなるソースフォロワ・バッファ回路がアクティブに制御されている期間（時刻ｔ２７〜ｔ２９）でも、分割画素部９０−１の最下段のラインの複数の画素には、画素駆動電極ＰＥを通じて分割画素部９０−１の最下段のラインの複数の画素からのクロストークが発生する。
【００９０】
しかし、上記の時刻ｔ２７〜ｔ２９に示す期間中は、図９（Ｂ）及び（Ｄ）に示すように、正極性スイッチ制御信号Ｓ+(1)及び負荷特性制御信号Ｂ(1)は常にローレベルで、分割画素部９０−１内の複数の各画素のトランジスタＱ５及びＱ９がそれぞれオフで、それらからなるソースフォロワ・バッファ回路が電気的に浮いている状態となっている。
【００９１】
このため、図９（Ｇ）に示すように、負荷特性制御信号Ｂ(2)が時刻ｔ２７でハイレベルに変化する（分割画素部９０−２の複数の各画素のトランジスタＱ９がオンに変化する）時のクロストークと、時刻ｔ２９でローレベルに変化する（分割画素部９０−２の複数の各画素のトランジスタＱ９がオフに変化する）時のクロストークとが正負異なる方向で発生する。その結果、それらのクロストークが相殺され、分割画素部９０−１内の最下段のラインの複数の各画素の液晶駆動電圧ＶＰＥ(1')は、図９（Ｈ）に点線で示すように、時刻ｔ２７〜時刻ｔ２９の期間でも上記のクロストークによる電位変動はほぼ０となる。
【００９２】
また、上記の現象と同様に、図９（Ｅ）に示す正極性スイッチ制御信号Ｓ+(2)による分割画素部９０−２内の複数の各画素のトランジスタＱ５のオン／オフに伴う画素電極電位変動も、分割画素部９０−１内の最下段のラインの複数の各画素の液晶駆動電圧ＶＰＥに影響を及ぼす可能性がある。
【００９３】
しかし、本実施の形態では、正極性スイッチ制御信号Ｓ+(1)とＳ+(2)とは、図９（Ｂ）、（Ｅ）に示すように、トランジスタＱ５をオンとするハイレベル期間（すなわち、正極性映像信号をインピーダンス変換して画素駆動電極ＰＥに印加するトランジスタＱ３及びＱ５からなるスイッチング手段のアクティブ期間）が全くオーバーラップ（重複）していない。このため、本実施の形態では、上記の分割画素部９０−２内の複数の各画素のトランジスタＱ５のオン／オフに伴う画素電極電位変動が分割画素部９０−１内の最下段のラインの複数の各画素の液晶駆動電圧ＶＰＥに及ぼす影響をなくすことができる。
【００９４】
その後、時刻ｔ２１から分割画素部９０−１の複数ライン数に対応した垂直走査期間経過後の時刻ｔ３１で図９（Ｃ）に示すように、負極性スイッチ制御信号Ｓ-(1)がハイレベルになる。また、時刻ｔ２６から分割画素部９０−１の複数ライン数に対応した垂直走査期間経過後の時刻ｔ３６で図９（Ｆ）に示すように、負極性スイッチ制御信号Ｓ-(2)がハイレベルになる。
【００９５】
これらの負極性スイッチ制御信号Ｓ-(1)及びＳ-(2)は、図９（Ｃ）及び（Ｆ）に示すようにトランジスタＱ６をオンとするハイレベル期間（すなわち、負極性映像信号をインピーダンス変換して画素駆動電極ＰＥに印加するトランジスタＱ４及びＱ５からなるスイッチング手段のアクティブ期間）がオーバーラップ（重複）していない。このため、本実施の形態によれば、上記の分割画素部９０−２内の複数の各画素のトランジスタＱ５のオン／オフに伴う画素電極電位変動が分割画素部９０−１内の最下段のラインの複数の各画素の液晶駆動電圧ＶＰＥに及ぼす影響をなくすことができる。
【００９６】
また、負極性映像信号を保持して画素駆動電極ＰＥに印加する上記の時刻ｔ３１以後の期間内においても、負荷特性制御信号Ｂ(1)及びＢ(2)は、図９（Ｄ）及び（Ｇ）に示すようにハイレベル期間がオーバーラップ（重複）しておらず、分割画素部９０−１の各画素の定電流負荷トランジスタＱ９をアクティブに制御する期間（時刻ｔ３２〜ｔ３４）と、分割画素部９０−２の各画素の定電流負荷トランジスタＱ９をアクティブに制御する期間（時刻ｔ３７〜ｔ３９）とがオーバーラップ（重複）しないようにしている。
【００９７】
このため、負荷特性制御信号Ｂ(2)が時刻ｔ３７でハイレベルに変化する（分割画素部９０−２の複数の各画素のトランジスタＱ９がオンに変化する）時のクロストークと、時刻ｔ３９でローレベルに変化する（分割画素部９０−２の複数の各画素のトランジスタＱ９がオフに変化する）時のクロストークとが正負異なる方向で発生し、その結果、それらのクロストークが相殺され、分割画素部９０−１内の最下段のラインの複数の各画素の液晶駆動電圧ＶＰＥ(1')は、図９（Ｈ）に点線で示すように、時刻ｔ３７〜ｔ３９の期間内でも上記のクロストークによる電位変動はほぼ０となる。
【００９８】
図１０は、上記の図９に示したタイミングチャートの各信号を出力する駆動回路の一実施の形態の回路図を示す。この駆動回路１１０は、図５に示したシフトレジスタ９１ａ〜９１ｃの替りに用いられる回路で、シフトレジスタ１１１及び１１２と、論理回路１１３−１〜１１３−ｈ及び１１４−１〜１１４−ｈとから構成される。
【００９９】
シフトレジスタ１１１は、シフトクロックＳＣＫに同期して、前述した正極性スイッチ制御信号Ｓ+をシフトして、出力信号を論理回路１１３−１〜１１３−ｈへ順次に供給する。シフトレジスタ１１２は、シフトクロックＳＣＫに同期して、前述した負極性スイッチ制御信号Ｓ-をシフトして、出力信号を論理回路１１４−１〜１１４−ｈへ出力する。論理回路１１３−１〜１１３−ｈは、それぞれ同一構成で、３つのＯＲ回路１５１〜１５３と、２つのインバータ１５４及び１５５からなる。
【０１００】
ＯＲ回路１５１は、第１の正極性スイッチ制御信号と、それよりも３シフトクロック周期後に入力される第４の正極性スイッチ制御信号との論理和信号を出力する。ＯＲ回路１５２は、第１の正極性スイッチ制御信号の入力時より１シフトクロック周期後に入力される第２の正極性スイッチ制御信号と、第１の正極性スイッチ制御信号の入力時より２シフトクロック周期後に入力される第３の正極性スイッチ制御信号との論理和信号を出力する。
【０１０１】
ＯＲ回路１５３は、ＯＲ回路１５１及び１５２からそれぞれ出力された論理和信号を論理和演算する。インバータ１５４は、ＯＲ回路１５３から出力される信号を極性反転して負荷特性制御信号Ｂを出力する。インバータ１５５は、ＯＲ回路１５２から出力される信号を極性反転して正極性スイッチ制御信号Ｓ+を出力する。
【０１０２】
論理回路１１３−１〜１１３−ｈは、シフトレジスタ１１１から供給される正極性スイッチ制御信号Ｓ+が順次に供給されることにより、負荷特性制御信号Ｂ(1)〜Ｂ(h)を図９（Ｄ）、（Ｇ）に示したように、ハイレベル期間がオーバーラップしないように時分割的に出力すると共に、正極性スイッチ制御信号Ｓ+(1)〜Ｓ+(h)を図９（Ｂ）、（Ｅ）に示したように、ハイレベル期間がオーバーラップしないように時分割的に出力する。
【０１０３】
論理回路１１４−１〜１１４−ｈは、論理回路１１３−１〜１１３−ｈと同様の回路構成であり、シフトレジスタ１１２から供給される負極性スイッチ制御信号Ｓ-が順次に供給されることにより、負荷特性制御信号Ｂ(1)〜Ｂ(h)を図９（Ｄ）、（Ｇ）に示したように、ハイレベル期間がオーバーラップしないように時分割的に出力すると共に、負極性スイッチ制御信号Ｓ-(1)〜Ｓ-(h)を図９（Ｃ）、（Ｆ）に示したように、ハイレベル期間がオーバーラップしないように時分割的に出力する。
【０１０４】
次に、前述した横線状ノイズを低減するための本発明の第２の実施の形態について説明する。
【０１０５】
図１１は、本発明になる液晶表示装置の要部の第２の実施の形態のブロック図を示す。本実施の形態は、極性反転制御及びソースフォロワ・バッファ回路のアクティブ制御を画面の垂直方向について時間差を持たせて実現する実施の形態である。同図中、図５と同一構成部分には同一符号を付してある。
【０１０６】
図１１に示すように、本実施の形態は、図１の画素部３０が垂直方向にｈ分割（ｈは２以上の自然数）された分割画素部９０−１、９０−２、・・・、９０−ｈと、配線Ｓ+の正極性スイッチ制御信号、配線Ｓ-の負極性スイッチ制御信号、配線Ｂの負荷特性制御信号をそれぞれ同じシフトクロックＳＣＫに同期してシフトするｈ段のシフトレジスタ９３、９４及び９５とを有する構成である。シフトレジスタ９３、９４及び９５は、それぞれ図１に示した垂直方向駆動回路２０に相当する。なお、図５には、ソースフォロワ・バッファ回路のアクティブ制御に必要な回路部のみを図示してあり、水平方向駆動回路１０等の図示は省略してある。分割画素部９０−１、９０−２、・・・及び９０−ｈのそれぞれは、図５と共に説明したように、図１の画素部３０の複数行を１グループとするグループ＃１、＃２、・・・及び＃ｈの分割画素部である。なお、本実施の形態では、ｈは任意の偶数である。
【０１０７】
本実施の形態は、図５に示した第１の実施の形態と以下の点で相違する。図１１において、シフトレジスタ９３は、配線Ｓ+の正極性スイッチ制御信号をシフトして１段目、２段目、・・・、ｈ／２段目の出力端子から出力する前半部分９３ａと、（ｈ／２）＋１段目、（ｈ／２）＋２段目、・・・、ｈ段目の出力端子から出力する後半部分９３ｂとに分けられている。それぞれの出力端子と分割画素部の接続は、シフトレジスタ前半部分９３ａにおいては１段目の出力端子が分割画素部９０−２の入力端子Ｓ+(2)、２段目の出力端子が分割画素部９０−４の入力端子Ｓ+(4)、３段目の出力端子が分割画素部９０−６の入力端子Ｓ+(6)、・・・、及びｈ／２段目の出力端子が分割画素部９０−ｈの入力端子Ｓ+(h)にそれぞれ接続されている。また、シフトレジスタ後半部分９３ｂにおいては、（ｈ／２）＋１段目の出力端子が分割画素部９０−１の入力端子Ｓ+(1)、（ｈ／２）＋２段目の出力端子が分割画素部９０−３の入力端子Ｓ+(3)、（ｈ／２）＋３段目の出力端子が分割画素部９０−５の入力端子Ｓ+(5)、・・・、及び（ｈ／２）＋（ｈ／２）段目（＝ｈ段目）の出力端子が分割画素部９０−（ｈ−１）の入力端子Ｓ+(h-1)にそれぞれ接続されている。
【０１０８】
同様に、シフトレジスタ９４及びシフトレジスタ９５も前半部分９４ａ、９５ａと、後半部分９４ｂ、９５ｂとに分けられて、シフトレジスタ９３の前半部分９３ａ、後半部分９３ｂと同様に分割画素部９０−１〜９０−ｈに接続されている。すなわち、シフトレジスタ前半部分９４ａの各段出力端子は、分割画素部９０−１〜９０−ｈのうちの偶数番目の分割画素部９０−２、９０−４、・・・、９０−ｈの負極性スイッチ制御信号Ｓ-の入力端子に接続され、シフトレジスタ前半部分９５ａの各段出力端子は、偶数番目の分割画素部９０−２、９０−４、・・・、９０−ｈの負荷特性制御信号Ｂの入力端子に接続されている。
【０１０９】
また、シフトレジスタ後半部分９４ｂの各段出力端子は、分割画素部９０−１〜９０−ｈのうちの奇数番目の分割画素部９０−１、９０−３、・・・、９０−（ｈ−１）の負極性スイッチ制御信号Ｓ-の入力端子に接続され、シフトレジスタ後半部分９５ｂの各段出力端子は、奇数番目の分割画素部９０−１、９０−３、・・・、９０−（ｈ−１）の負荷特性制御信号Ｂの入力端子に接続されている。
【０１１０】
次に、本実施の形態の動作について、図１２のタイミングチャートを併せ参照して説明する。図１２（Ａ）はシフトレジスタ９３、９４及び９５に供給されるシフトクロックＳＣＫを示す。このシフトクロックＳＣＫに同期してシフトレジスタ９３は、図１２（Ｂ）に示す正極性スイッチ制御信号Ｓ+をシフトして、１段目、２段目、・・・ｈ段目の各段の出力端子から順次に正極性スイッチ制御信号を出力する。このとき、シフトレジスタ９３の前半部分９３ａの１段目、２段目、３段目、・・・、ｈ／２段目の各出力端子から出力された正極性スイッチ制御信号は、図１２（Ｄ）、（Ｆ）、（Ｈ）、・・・、（Ｊ）に示すように、偶数番目の分割画素部９０−２の入力端子Ｓ+(2)、９０−４の入力端子Ｓ+(4)、９０−６の入力端子Ｓ+(6)、・・・、９０−ｈの入力端子Ｓ+(h)に順次に供給される。
【０１１１】
続いて、シフトレジスタ９３の(h/2)＋１段目（後半部分９３ｂの１段目）、(h/2)＋２段目、(h/2)＋３段目、・・・、ｈ段目（後半部分９３ｂのｈ／２段目）の各出力端子から順次に出力された正極性スイッチ制御信号は、図１２（Ｃ）、（Ｅ）、（Ｇ）、・・・、（Ｉ）に示すように、奇数番目の分割画素部９０−１の入力端子Ｓ+(1)、９０−３の入力端子Ｓ+(3)、９０−５の入力端子Ｓ+(5)、・・・、９０−（ｈ−１）の入力端子Ｓ+(h-1)に順次に供給される。
【０１１２】
シフトレジスタ９３の最終段の出力端子ｈから正極性スイッチ制御信号が出力された後、各分割画素部９０−１〜９０−ｈの複数ラインに対応した所定期間後に、シフトレジスタ９４に図１２（Ｋ）に示すように負極性スイッチ制御信号Ｓ-が入力される。シフトレジスタ９４は、シフトクロックＳＣＫに同期してこの負極性スイッチ制御信号Ｓ-をシフトして、１段目、２段目、・・・ｈ段目の各段の出力端子から順次に正極性スイッチ制御信号を出力する。
【０１１３】
このとき、シフトレジスタ９４の前半部分９４ａの１段目、２段目、３段目、・・・、ｈ／２段目の各出力端子から図１２（Ｍ）、（Ｏ）、（Ｑ）、・・・、（Ｓ）に示すように順次に出力された負極性スイッチ制御信号は、偶数番目の分割画素部９０−２の入力端子Ｓ-(2)、９０−４の入力端子Ｓ-(4)、９０−６の入力端子Ｓ-(6)、・・・、９０−ｈの入力端子Ｓ-(h)に供給される。
【０１１４】
続いて、シフトレジスタ９４の(h/2)＋１段目（後半部分９４ｂの１段目）、(h/2)＋２段目、(h/2)＋３段目、・・・、ｈ段目（後半部分９４ｂのｈ／２段目）の各出力端子から図１２（Ｌ）、（Ｎ）、（Ｐ）、・・・、（Ｒ）に示すように順次に出力された負極性スイッチ制御信号は、奇数番目の分割画素部９０−１の入力端子Ｓ+(1)、９０−３の入力端子Ｓ+(3)、９０−５の入力端子Ｓ+(5)、・・・、９０−（ｈ−１）の入力端子Ｓ+(h-1)に供給される。
【０１１５】
一方、シフトレジスタ９５は、入力される図１２（Ｔ）に示す負荷特性制御信号Ｂを、シフトクロックＳＣＫに同期してシフトし、１段目、２段目、３段目、・・・ｈ段目の各段の出力端子から順次に負荷特性制御信号を出力する。このとき、シフトレジスタ９５の前半部分９５ａの１段目、２段目、３段目、・・・、ｈ／２段目の各出力端子から出力された負荷特性制御信号は、図１２（Ｖ）、（Ｘ）、（Ｚ）、・・・、（ロ）に示すように、偶数番目の分割画素部９０−２の入力端子Ｂ(2)、９０−４の入力端子Ｂ(4)、９０−６の入力端子Ｂ(6)、・・・、９０−ｈの入力端子Ｂ(h)に順次に供給される。
【０１１６】
続いて、シフトレジスタ９５の(h/2)＋１段目（後半部分９５ｂの１段目）、(h/2)＋２段目、(h/2)＋３段目、・・・、ｈ段目（後半部分９５ｂのｈ／２段目）の各出力端子から順次に出力された負荷特性制御信号は、図１２（Ｕ）、（Ｗ）、（Ｙ）、・・・、（イ）に示すように、奇数番目の分割画素部９０−１の入力端子Ｂ(1)、９０−３の入力端子Ｂ(3)、９０−５の入力端子Ｂ(5)、・・・、９０−（ｈ−１）の入力端子Ｂ(h-1)に順次に供給される。
【０１１７】
このように、本実施の形態は、シフトレジスタ９３、９４及び９５の各前半部分９３ａ、９４ａ及び９５ａで分割画素部９０−１〜９０−ｈのうちの偶数番目の分割画素部を先に駆動し、続いてシフトレジスタ９３、９４及び９５の各後半部分９３ｂ、９４ｂ及び９５ｂで分割画素部９０−１〜９０−ｈのうちの奇数番目の分割画素部を駆動する構成が特徴である。
【０１１８】
次に、本実施の形態の効果について説明する。
【０１１９】
図７及び図８で既に説明したように、隣接する２つの分割画素部が連続して駆動している場合には、分割画素部の最下段のラインの各画素の液晶駆動電圧ＶＰＥは、隣接する分割画素部を駆動する際のクロストーク分が重畳した電位になってしまう。しかし、本実施の形態では、駆動の順序を変え、分割画素部９０−１〜９０−ｈを１つ飛ばしに駆動していくようにしているため、隣接する分割画素部からのクロストークを回避することができる。結果として表示画像の輝度差はなくなり、図８に示すような横線状ノイズを抑制することが可能となる。
【０１２０】
次に、前述した横線状ノイズを低減するための本発明の第３の実施の形態について説明する。
【０１２１】
図１３は、本発明になる液晶表示装置の要部の第３の実施の形態のブロック図を示す。本実施の形態は、第１、第２の実施の形態と同様に、極性反転制御及びソースフォロワ・バッファ回路のアクティブ制御を画面の垂直方向について時間差を持たせて実現する実施の形態である。同図中、図５と同一構成部分には同一符号を付してある。
【０１２２】
図１３に示すように、本実施の形態は、図１の画素部３０が垂直方向にｈ分割（ｈは２以上の自然数）された分割画素部９０−１、９０−２、・・・、９０−ｈと、配線Ｓ+の正極性スイッチ制御信号、配線Ｓ-の負極性スイッチ制御信号、配線Ｂの負荷特性制御信号をそれぞれ同じシフトクロックＳＣＫに同期してシフトするｈ段のシフトレジスタ９７、９８及び９９とを有する構成である。シフトレジスタ９７、９８及び９９は、それぞれ図１に示した垂直方向駆動回路２０に相当する。なお、図５には、ソースフォロワ・バッファ回路のアクティブ制御に必要な回路部のみを図示してあり、水平方向駆動回路１０等の図示は省略してある。分割画素部９０−１、９０−２、・・・及び９０−ｈのそれぞれは、図５と共に説明したように、図１の画素部３０の複数行を１グループとするグループ＃１、＃２、・・・及び＃ｈの分割画素部である。なお、本実施の形態では、ｈは任意の偶数である。
【０１２３】
本実施の形態は、図５、図１１に示した第１、第２の実施の形態と以下の点で相違する。図１３において、シフトレジスタ９７、９８及び９９のそれぞれは、３つの各段出力端子を有し、かつ、互いに直列に接続された全部でｋ個（ｋ＝ｈ／３）のブロック９７1〜９７k、９８1〜９８k、９９1〜９９kに分割されている。
【０１２４】
例えば、正極性スイッチ制御信号をシフトクロックＳＣＫに同期してシフトするシフトレジスタ９７は、１段目、２段目及び３段目の出力端子を有する第１番目のブロック９７1と、４段目、５段目及び６段目の出力端子を有する第２番目のブロック９７2と、同様の繰り返しで、ｈ−５段目、ｈ−４段目及びｈ−３段目の出力端子を有する第ｋ−１番目のブロック９７k-1と、ｈ−２段目、ｈ−１段目及びｈ段目の出力端子を有する第ｋ（＝ｈ／３）番目のブロック９７kとに分割され、それらが直列に接続されている。他のシフトレジスタ９８、９９も同様である。
【０１２５】
ブロック９７1〜９７k、９８1〜９８k、９９1〜９９kそれぞれの出力端子と分割画素部９０−１〜９０−ｈの接続は次の通りである。第１番目のブロック９７1、９８1、９９1は１段目出力端子が分割画素部９０−２に、２段目出力端子が分割画素部９０−４に、３段目出力端子が分割画素部９０−６に接続されている。第２番目のブロック９７2、９８2、９９2は１段目（シフトレジスタ全体では４段目）の出力端子が分割画素部９０−１に、２段目（シフトレジスタ全体では５段目）の出力端子が分割画素部９０−３に、３段目（シフトレジスタ全体では６段目）の出力端子が分割画素部９０−５に接続されている。
【０１２６】
以下同様にして、第ｋ−１番目のブロック９７k-1、９８k-1、９９k-1は１段目（シフトレジスタ全体ではｈ−５段目）の出力端子が分割画素部９０−（ｈ−４）に、２段目（シフトレジスタ全体ではｈ−４段目）の出力端子が分割画素部９０−（ｈ−２）に、３段目（シフトレジスタ全体ではｈ−３段目）の出力端子が分割画素部９０−ｈに接続されている。更に、第ｋ番目のブロック９７k、９８k、９９kは１段目（シフトレジスタ全体ではｈ−２段目）の出力端子が分割画素部９０−（ｈー５）に、２段目（シフトレジスタ全体ではｈ−１段目）の出力端子が分割画素部９０−（ｈー３）に、３段目（シフトレジスタ全体ではｈ段目）の出力端子が分割画素部９０−（ｈ−１）に接続されている。
【０１２７】
次に、本実施の形態の動作について、図１４のタイミングチャートを併せ参照して説明する。図１４（Ａ）はシフトレジスタ９７、９８及び９９に供給されるシフトクロックＳＣＫを示す。なお、シフトクロックＳＣＫはブロック９７2〜９７k、９８2〜９８k、９９2〜９９kにも供給されるが、図１３ではその図示は省略してある。
【０１２８】
シフトクロックＳＣＫに同期してシフトレジスタ９７は、図１４（Ｂ）に示す正極性スイッチ制御信号Ｓ+をシフトして、１段目、２段目、・・・ｈ段目の各段の出力端子から順次に正極性スイッチ制御信号を出力する。このとき、シフトレジスタ９７のブロック９７1の１段目、２段目、３段目の各出力端子から出力された正極性スイッチ制御信号は、図１４（Ｄ）、（Ｆ）、（Ｈ）に示すように、偶数番目の分割画素部９０−２の入力端子Ｓ+(2)、９０−４の入力端子Ｓ+(4)、９０−６の入力端子Ｓ+(6)に順次に供給される。続いて、シフトレジスタ９７のブロック９７2の１段目、２段目、３段目の各出力端子から出力された正極性スイッチ制御信号は、図１４（Ｃ）、（Ｅ）、（Ｇ）に示すように、奇数番目の分割画素部９０−１の入力端子Ｓ+(1)、９０−３の入力端子Ｓ+(3)、９０−５の入力端子Ｓ+(5)に順次に供給される。
【０１２９】
以下、同様に、シフトレジスタ９７のブロック９７k-1の１段目、２段目、３段目の各出力端子から出力された正極性スイッチ制御信号は、図１４（Ｊ）、（Ｌ）、（Ｎ）に示すように、偶数番目の分割画素部９０−（ｈ−４）の入力端子Ｓ+(h-4)、９０−（ｈ−２）の入力端子Ｓ+(h-2)、９０−ｈの入力端子Ｓ+(h)に順次に供給される。そして、シフトレジスタ９７のブロック９７kの１段目、２段目、３段目の各出力端子から出力された正極性スイッチ制御信号は、図１４（Ｉ）、（Ｋ）、（Ｍ）に示すように、奇数番目の分割画素部９０−（ｈ−５）の入力端子Ｓ+(h-5)、９０−（ｈ−３）の入力端子Ｓ+(h-3)、９０−（ｈ−１）の入力端子Ｓ+(h-1)に順次に供給される。
【０１３０】
シフトレジスタ９７の最終段のブロック９７kの３段目（シフトレジスタ全体ではｈ段目）の出力端子ｈから正極性スイッチ制御信号が出力された後、各分割画素部９０−１〜９０−ｈの複数ラインに対応した所定期間後に、シフトレジスタ９８に図１４（Ｏ）に示すように負極性スイッチ制御信号Ｓ-が入力される。シフトレジスタ９８もシフトレジスタ９７と同様に、各ブロック９８1〜９８kから順次にシフトされた負極性スイッチ制御信号を出力して分割画素９０−１〜９０−ｈにシフトレジスタ９７と同様の所定の順番で供給する。図１４（Ｐ）〜（Ｕ）は、分割画素部９０−１〜９０−６に供給される負極性スイッチ制御信号を示す。図１４（Ｖ）〜（イ）は、分割画素部９０−（ｈ−５）〜９０−ｈに供給される負極性スイッチ制御信号を示す。
【０１３１】
シフトレジスタ９９も、図１４（ロ）に示すように入力される負荷特性制御信号Ｂをシフトレジスタ９７及び９８と同様にシフトクロックＳＣＫに同期して、各ブロック９９1〜９９kから順次にシフトされた負荷特性制御信号を出力して分割画素９０−１〜９０−ｈにシフトレジスタ９７、９８と同様の所定の順番で供給する。図１４（ハ）〜（チ）は、分割画素部９０−１〜９０−６に供給される負荷特性制御信号を示す。図１４（リ）〜（カ）は、分割画素部９０−（ｈ−５）〜９０−ｈに供給される負荷特性制御信号を示す。
【０１３２】
このように、本実施の形態は、３つの各段出力端子を有し、かつ、互いに直列に接続されたシフトレジスタのブロック９７1〜９７k、９８1〜９８k、９９1〜９９kにより、分割画素部９０−１〜９０−ｈを隣接する６つの分割画素部ずつ組分けして各組単位で順次に駆動すると共に、各組の６つの分割画素部においては、偶数番目の分割画素部を先に駆動し、続いて奇数番目の分割画素部を駆動する構成が特徴である。
【０１３３】
次に、本実施の形態の効果について説明する。
【０１３４】
図７及び図８で既に説明したように、隣接する２つの分割画素部が連続して駆動している場合には、分割画素部の最下段のラインの各画素の液晶駆動電圧ＶＰＥは、隣接する分割画素部を駆動する際のクロストーク分が重畳した電位になってしまう。しかし、本実施の形態では、駆動の順序を変え、各組の６つの分割画素部において分割画素部を１つ飛ばしに駆動していくことを各組単位で繰り返すようにしているため、隣接する分割画素部からのクロストークを回避することができる。結果として表示画像の輝度差はなくなり、図８に示すような横線状ノイズを抑制することが可能となる。
【０１３５】
なお、上記の第３の実施の形態では、各ブロックは３段ずつの構成としたが、２段以上ｈ／２段以下の構成とすることも可能であり、この場合も横線状ノイズの抑制に対して同様の効果が期待できる。なお、各ブロックの段数が多い場合は隣接する分割画素部が駆動されるタイミングに時間差が多く発生するため、液晶容量による保持電位の低下に差が生じて画像表示上の明暗差が生じる可能性がある。しかし、各ブロックの段数を少なくすることで隣接する分割画素部における液晶保持電位の差を小さくすることができ、高品位な画像表示を実現できる。
【０１３６】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、共通電極電圧Ｖcomの極性と、正極性スイッチ制御信号Ｓ+及び負極性スイッチ制御信号Ｓ-との極性関係は、図３の例とは逆であってもよい。また、第２及び第３の実施の形態では、偶数番目の分割画素部を先に駆動し、続いて奇数番目の分割画素部を駆動するように説明したが、逆の順番でもよい。更に、第２及び第３の実施の形態では、分割画素部の総数であるｈを偶数であるとして説明したが、ｈが奇数であっても所期の効果は得られる。
【符号の説明】
【０１３７】
１−１ａ、１−１ｂ、１−２ａ、１−２ｂ  ビデオスイッチ
４、ＰＥ  反射電極（画素駆動電極）
５ａ、５ｂ  水平信号線
６−１ａ、６−１ｂ、６−２ａ、６−２ｂ、Ｄi+、Ｄi-  データ線（列信号線）
７ 共通電極線
８−１、８−２  ゲート線（行走査線）
１０  水平方向駆動回路
２０  垂直方向駆動回路
３０  画素部
４１、４２、５１、５２  画素
６０  コントローラ
７１ａ  正側の映像信号（正極性映像信号）
７１ｂ  負側の映像信号（負極性映像信号）
９０−１〜９０−ｈ  分割画素部
９１ａ、９１ｂ、９１ｃ、９３〜９５、９７〜９９  シフトレジスタ
９３ａ、９４ａ、９５ａ  シフトレジスタ前半部分
９３ｂ、９４ｂ、９５ｂ  シフトレジスタ後半部分
９７1〜９７k、９８1〜９８k、９９1〜９９k  シフトレジスタのブロック
１００  液晶表示装置
Ｓ１、Ｓ２  切り替えスイッチ
Ｃ１、Ｃ２、Ｃ３、Ｃs1、Ｃs2  信号保持容量
Ａ１、Ａ２  バッファアンプ
Ｑ１、Ｑ２  画素選択トランジスタ
Ｑ３、Ｑ４  バッファアンプ用トランジスタ
Ｑ５、Ｑ６  スイッチング用トランジスタ
Ｑ９  定電流源負荷用トランジスタ
ＣＥ  共通電極（対向電極）
ＬＣＭ  液晶表示体（液晶層）
ＬＣ  液晶素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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