【事件の表示】
　特願２００８−３２０６３７「半導体記憶装置」拒絶査定不服審判事件〔平成２２年　７月　１日出願公開、特開２０１０−１４６６２０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　
第１　手続の経緯
　
　本件審判請求に係る出願（以下，「本願」という。）は，平成２０年１２月１７日の出願であって，その手続の経緯は以下のとおりである。
　
　　平成２３年１０月　３日　　　：出願審査請求書の提出
　　平成２５年１２月１１日付け　：拒絶理由通知
　　平成２６年　６月１１日　　　：意見書，手続補正書の提出
　　平成２６年１１月２６日付け　：拒絶理由通知（最後）
　　平成２７年　６月　２日　　　：意見書，手続補正書の提出
　　平成２７年　７月　１日付け　：平成２７年６月２日の手続補正に
　　　　　　　　　　　　　　　　　ついての補正却下の決定，拒絶査定
　　平成２７年１１月　６日　　　：審判請求書，手続補正書の提出
　　平成２８年　１月２５日　　　：前置報告　
　
　
第２　平成２７年１１月６日付けの手続補正についての補正却下の決定　 
　
 ［補正却下の決定の結論］ 
　
　平成２７年１１月６日付けの手続補正を却下する。
　
 ［理由］ 
　
 １　補正の内容
　
　平成２７年１１月６日付けの手続補正（以下，「本件補正」という。）の内容は，平成２６年６月１１日付けの手続補正により補正された特許請求の範囲の請求項１乃至９の記載
　
「　　【請求項１】
　アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し，対応するバンク選択信号によって選択される複数のメモリバンクと，
　前記バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち，前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに，残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路と，を備え，
　前記複数の回路領域は，第１及び第２の高位側主電源配線と，第１及び第２の高位側疑似電源配線と，低位側電源配線と，前記第１の高位側主電源配線と前記第１の高位側疑似電源配線との間に接続された第１のスイッチと，前記第２の高位側主電源配線と前記第２の高位側疑似電源配線との間に接続された第２のスイッチと，前記第１及び第２の高位側主電源配線，前記第１及び第２の高位側疑似電源配線，並びに，前記低位側電源配線に接続された論理回路とをそれぞれ含み，
　前記選択的活性化回路は，前記アドレス信号及び前記バンク選択信号に基づいて，活性化させる回路領域に含まれる前記第１及び第２のスイッチをオンさせ，非活性化させる回路領域に含まれる前記第１及び第２のスイッチをオフさせることを特徴とする半導体記憶装置。
　　【請求項２】
　前記低位側電源配線は，低位側主電源配線及び低位側疑似電源配線を含み，
　前記複数の回路領域は，それぞれ前記低位側主電源配線と前記低位側疑似電源配線との間に接続された第３のスイッチをさらに含み，
　前記選択的活性化回路は，前記アドレス信号及び前記バンク選択信号に基づいて，活性化させる回路領域に含まれる前記第３のスイッチをオンさせ，非活性化させる回路領域に含まれる前記第３のスイッチをオフさせることを特徴とする請求項１に記載の半導体記憶装置。
　　【請求項３】
　前記論理回路は，前記第１の高位側主電源配線と前記低位側疑似電源配線との間に直列に接続された複数のトランジスタからなる第１の回路と，前記第２の高位側主電源配線と前記低位側疑似電源配線との間に直列に接続された複数のトランジスタからなる第２の回路と，前記第１の高位側疑似電源配線と前記低位側主電源配線との間に直列に接続された複数のトランジスタからなる第３の回路と，前記第２の高位側疑似電源配線と前記低位側主電源配線との間に直列に接続された複数のトランジスタからなる第４の回路とをさらに含むことを特徴とする請求項２に記載の半導体記憶装置。
　　【請求項４】
　アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し，対応するバンク選択信号によって選択される複数のメモリバンクと，
　前記バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち，前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに，残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路と，を備え，
　前記複数の回路領域はワードドライバを含んでおり，
　前記選択的活性化回路は，前記アドレス信号のうち行アドレス信号及び前記バンク選択信号に基づいて，選択されたワードドライバを活性化させるとともに，残りのワードドライバを非活性化させ，
　前記行アドレスの一部をデコードすることによりプリデコード信号を生成する行プリデコーダをさらに備え，
　前記プリデコード信号の各ビットは，それぞれ前記複数の回路領域に含まれるワードドライバに対応しており，
　前記選択的活性化回路は，前記プリデコード信号及び前記バンク選択信号に基づいて，前記ワードドライバの活性化及び非活性化を制御し，
　前記バンク選択信号は，前記行アドレスの入力に応答して活性化し，前記メモリバンクのセンス動作完了に応答して非活性化し，
　前記選択的活性化回路は，前記バンク選択信号及び対応する前記プリデコード信号の少なくとも一方が活性状態であるワードドライバを活性化させることを特徴とする半導体記憶装置。
　　【請求項５】
　前記複数の回路領域は，主電源配線と，疑似電源配線と，前記主電源配線と前記疑似電源配線との間に接続されたスイッチと，前記主電源配線及び前記疑似電源配線に接続された論理回路とを含み，
　前記選択的活性化回路は，前記アドレス信号及び前記バンク選択信号に基づいて，活性化させる回路領域に含まれる前記スイッチをオンさせ，非活性化させる回路領域に含まれる前記スイッチをオフさせることを特徴とする請求項４に記載の半導体記憶装置。
　　【請求項６】
　前記複数の回路領域は２以上のプリデコード信号のいずれが活性状態であっても選択されるセンスアンプコントローラをさらに含んでおり，
　前記選択的活性化回路は，前記プリデコード信号及び前記バンク選択信号に基づいて，選択されたセンスアンプコントローラを活性化させるとともに，残りのセンスアンプコントローラを非活性化させることを特徴とする請求項４又は５に記載の半導体記憶装置。
　　【請求項７】
　前記複数の回路領域はカラム選択回路を含んでおり，
　前記選択的活性化回路は，前記アドレス信号のうち列アドレス信号及び前記バンク選択信号に基づいて，前記カラム選択回路の活性化及び非活性化を制御することを特徴とする請求項４乃至６のいずれか一項に記載の半導体記憶装置。
　　【請求項８】
　ワード線及びビット線に接続された複数のメモリセルを有するメモリバンクと，
　複数のワードドライバを含み，行アドレスに基づいて前記ワード線の選択を行う行デコーダと，
　列アドレスに基づいて前記ビット線の選択を行う列デコーダと，
　前記行アドレスに基づいて，前記複数のワードドライバのいずれかを活性化させ，残りのワードドライバを非活性化させる選択的活性化回路と，を備え，
　前記ワードドライバは，主電源配線と，疑似電源配線と，前記主電源配線と前記疑似電源配線との間に接続されたスイッチと，前記主電源配線及び前記疑似電源配線に接続された論理回路とを含み，
　前記選択的活性化回路は，活性化させる前記ワードドライバに含まれる前記スイッチをオンさせ，非活性化させる前記ワードドライバに含まれる前記スイッチをオフさせ，
　前記選択的活性化回路は，いずれのワードドライバを活性化させるかに関わらず前記複数のワードドライバを全て活性化させ，その後，前記残りのワードドライバを非活性化させることを特徴とする半導体記憶装置。
　　【請求項９】
　前記選択的活性化回路は，前記メモリバンクのセンス動作完了に応答して，前記残りのワードドライバを非活性化させることを特徴とする請求項８に記載の半導体記憶装置。」
（以下，この特許請求の範囲に記載された請求項を「補正前の請求項」という。）
　
を，
　
「　　【請求項１】
　アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し，対応するバンク選択信号によって選択される複数のメモリバンクと，
　前記バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち，前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに，残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路と，を備え，
　前記複数の回路領域は，第１及び第２の高位側主電源配線と，第１及び第２の高位側疑似電源配線と，低位側電源配線と，前記第１の高位側主電源配線と前記第１の高位側疑似電源配線との間に接続された第１のスイッチと，前記第２の高位側主電源配線と前記第２の高位側疑似電源配線との間に接続された第２のスイッチと，前記第１及び第２の高位側主電源配線，前記第１及び第２の高位側疑似電源配線，並びに，前記低位側電源配線に接続された論理回路とをそれぞれ含み，
　前記選択的活性化回路は，前記アドレス信号及び前記バンク選択信号
の両方が活性レベルである場合には
前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には，
　　【請求項２】
　前記低位側電源配線は，低位側主電源配線及び低位側疑似電源配線を含み，
　前記複数の回路領域は，それぞれ前記低位側主電源配線と前記低位側疑似電源配線との間に接続された第３のスイッチをさらに含み，
　前記選択的活性化回路は，前記アドレス信号及び前記バンク選択信号に基づいて，活性化させる回路領域に含まれる前記第３のスイッチをオンさせ，非活性化させる回路領域に含まれる前記第３のスイッチをオフさせることを特徴とする請求項１に記載の半導体記憶装置。
　　【請求項３】
　前記論理回路は，前記第１の高位側主電源配線と前記低位側疑似電源配線との間に直列に接続された複数のトランジスタからなる第１の回路と，前記第２の高位側主電源配線と前記低位側疑似電源配線との間に直列に接続された複数のトランジスタからなる第２の回路と，前記第１の高位側疑似電源配線と前記低位側主電源配線との間に直列に接続された複数のトランジスタからなる第３の回路と，前記第２の高位側疑似電源配線と前記低位側主電源配線との間に直列に接続された複数のトランジスタからなる第４の回路とをさらに含むことを特徴とする請求項２に記載の半導体記憶装置。
　　【請求項４】
　アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し，対応するバンク選択信号によって選択される複数のメモリバンクと，
　前記バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち，前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに，残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路と，を備え，
　前記複数の回路領域はワードドライバを含んでおり，
　前記選択的活性化回路は，前記アドレス信号のうち行アドレス信号及び前記バンク選択信号に基づいて，選択されたワードドライバを活性化させるとともに，残りのワードドライバを非活性化させ，
　前記行アドレスの一部をデコードすることによりプリデコード信号を生成する行プリデコーダをさらに備え，
　前記プリデコード信号の各ビットは，それぞれ前記複数の回路領域に含まれるワードドライバに対応しており，
　前記選択的活性化回路は，前記プリデコード信号及び前記バンク選択信号に基づいて，前記ワードドライバの活性化及び非活性化を制御し，
　前記バンク選択信号は，前記行アドレスの入力に応答して活性化し，前記メモリバンクのセンス動作完了に応答して非活性化し，
　前記選択的活性化回路は，前記バンク選択信号及び対応する前記プリデコード信号の少なくとも一方が活性状態であるワードドライバを活性化させることを特徴とする半導体記憶装置。
　　【請求項５】
　前記複数の回路領域は，主電源配線と，疑似電源配線と，前記主電源配線と前記疑似電源配線との間に接続されたスイッチと，前記主電源配線及び前記疑似電源配線に接続された論理回路とを含み，
　前記選択的活性化回路は，前記アドレス信号及び前記バンク選択信号に基づいて，活性化させる回路領域に含まれる前記スイッチをオンさせ，非活性化させる回路領域に含まれる前記スイッチをオフさせることを特徴とする請求項４に記載の半導体記憶装置。
　　【請求項６】
　前記複数の回路領域は２以上のプリデコード信号のいずれが活性状態であっても選択されるセンスアンプコントローラをさらに含んでおり，
　前記選択的活性化回路は，前記プリデコード信号及び前記バンク選択信号に基づいて，選択されたセンスアンプコントローラを活性化させるとともに，残りのセンスアンプコントローラを非活性化させることを特徴とする請求項４又は５に記載の半導体記憶装置。
　　【請求項７】
　前記複数の回路領域はカラム選択回路を含んでおり，
　前記選択的活性化回路は，前記アドレス信号のうち列アドレス信号及び前記バンク選択信号に基づいて，前記カラム選択回路の活性化及び非活性化を制御することを特徴とする請求項４乃至６のいずれか一項に記載の半導体記憶装置。
　　【請求項８】
　ワード線及びビット線に接続された複数のメモリセルを有するメモリバンクと，
　複数のワードドライバを含み，行アドレスに基づいて前記ワード線の選択を行う行デコーダと，
　列アドレスに基づいて前記ビット線の選択を行う列デコーダと，
　前記行アドレスに基づいて，前記複数のワードドライバのいずれかを活性化させ，残りのワードドライバを非活性化させる選択的活性化回路と，を備え，
　前記ワードドライバは，主電源配線と，疑似電源配線と，前記主電源配線と前記疑似電源配線との間に接続されたスイッチと，前記主電源配線及び前記疑似電源配線に接続された論理回路とを含み，
　前記選択的活性化回路は，活性化させる前記ワードドライバに含まれる前記スイッチをオンさせ，非活性化させる前記ワードドライバに含まれる前記スイッチをオフさせ，
　前記選択的活性化回路は，いずれのワードドライバを活性化させるかに関わらず前記複数のワードドライバを全て活性化させ，その後，前記残りのワードドライバを非活性化させることを特徴とする半導体記憶装置。
　　【請求項９】
　前記選択的活性化回路は，前記メモリバンクのセンス動作完了に応答して，前記残りのワードドライバを非活性化させることを特徴とする請求項８に記載の半導体記憶装置。」
（当審注：下線は，請求人が付与したものである。以下，この特許請求の範囲に記載された請求項を「補正後の請求項」という。）　
　
に補正するものである。
　なお，平成２７年６月２日の手続補正は，平成２７年７月１日付けの補正却下の決定により却下された。
　
　そして，本件補正は，願書に最初に添付した明細書，特許請求の範囲又は図面に記載した事項の範囲内においてなされており，特許法第１７条の２第３項の規定に適合している。
　また，本件補正は，特別な技術的特徴を変更（シフト補正）をしようとするものではなく，特許法第１７条の２第４項の規定に適合している。　
　
　
２　目的要件
　
　本件補正は上記「１　補正の内容」のとおり，本件審判の請求と同時にする補正であり，特許請求の範囲について補正をしようとするものであるから，本件補正が，特許法第１７条の２第５項の規定を満たすものであるか否か，すなわち，本件補正が，特許法第１７条の２第５項に規定する請求項の削除，特許請求の範囲の減縮（特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって，その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る），誤記の訂正，或いは，明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る）の何れかを目的としたものであるかについて，以下に検討する。　
　
（１）補正前の請求項と，補正後の請求項とを比較すると，補正後の請求項１乃至９はそれぞれ，補正前の請求項１乃至９に対応することは明らかである。
　
（２）よって，本件補正は，下記の補正事項１乃至２よりなるものである。
　
＜補正事項１＞　
　補正前の請求項１の
「前記選択的活性化回路は，前記アドレス信号及び前記バンク選択信号に基づいて，活性化させる回路領域に含まれる前記第１及び第２のスイッチをオンさせ，」との記載を，
　補正後の請求項１の
「前記選択的活性化回路は，前記アドレス信号及び前記バンク選択信号
の両方が活性レベルである場合には
　
＜補正事項２＞　
　補正前の請求項１の
「非活性化させる回路領域に含まれる前記第１及び第２のスイッチをオフさせることを特徴とする」との記載を，
　補正後の請求項１の
「
前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には，
　
（３）補正事項１，２について
　
　補正事項１は，発明特定事項である「前記アドレス信号及び前記バンク選択信号に基づいて，活性化させる回路領域に含まれる前記第１及び第２のスイッチをオンさせ，」に，「の両方が活性レベルである場合には，」の限定を加えることを目的とするものであり，
　また，補正事項２は，発明特定事項である「非活性化させる回路領域に含まれる前記第１及び第２のスイッチをオフさせることを特徴とする」に，「前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には，」の限定を加えることを目的とするものであり，本件補正によっても，補正前の請求項に記載された発明とその補正後の請求項に記載される発明の産業上の利用分野及び解決しようとする課題は同一であることは明らかである。
　
（４）したがって，上記補正事項１，２は限定的減縮を目的とするものであるから，本件補正は，特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当すると言えることから，特許法第１７条の２第５項の規定に適合するものである。
　
　
３　独立特許要件
　
　以上のように，本件補正は，特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮（限定的減縮）を目的とする上記補正事項１，２を含むものである。そこで，限定的減縮を目的として補正された補正後の請求項１に記載された発明（以下，「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）以下に検討する。　
　
（１）本件補正発明
　
　本件補正発明は，上記平成２７年１１月６日付けの手続補正により補正された特許請求の範囲，明細書及び図面の記載からみて，その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。　
　
「　アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し，対応するバンク選択信号によって選択される複数のメモリバンクと，
　前記バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち，前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに，残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路と，を備え，
　前記複数の回路領域は，第１及び第２の高位側主電源配線と，第１及び第２の高位側疑似電源配線と，低位側電源配線と，前記第１の高位側主電源配線と前記第１の高位側疑似電源配線との間に接続された第１のスイッチと，前記第２の高位側主電源配線と前記第２の高位側疑似電源配線との間に接続された第２のスイッチと，前記第１及び第２の高位側主電源配線，前記第１及び第２の高位側疑似電源配線，並びに，前記低位側電源配線に接続された論理回路とをそれぞれ含み，
　前記選択的活性化回路は，前記アドレス信号及び前記バンク選択信号の両方が活性レベルである場合には，活性化させる回路領域に含まれる前記第１及び第２のスイッチをオンさせ，前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には，非活性化させる回路領域に含まれる前記第１及び第２のスイッチをオフさせることを特徴とする半導体記憶装置。」　
　
（２）引用例
　
（２−１）引用例１に記載されている技術的事項および引用発明
　
ア　本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となり，原審の拒絶査定の理由である平成２６年１１月２６日付けの拒絶理由通知（最後）において引用された，特開２００２−６４１５０号公報（平成１４年２月２８日出願公開，以下，「引用例１」という。）には，以下の技術的事項が記載されている。
　（当審注：下線は，参考のために当審で付与したものである。）
　
Ａ　「【０４８１】［実施の形態１５］
図９３は，この発明の実施の形態１５に従う半導体装置の全体の構成を概略的に示す図である。図９３においては，半導体装置として，ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が一例として示される。図９３において，このＤＲＡＭは，メモリセルが行列状に配列されるメモリセルアレイ４００を含む。このメモリセルアレイ４００は，複数の行ブロックＲＢ♯１−ＲＢ♯ｍと，複数の列ブロックＣＢ♯１−ＣＢ♯ｎに分割される。
【０４８２】
ＤＲＡＭは，さらに，外部からのロウアドレス信号を受けて内部ロウアドレス信号を生成するロウアドレス入力回路４０２と，ロウアドレス入力回路４０２からのロウアドレス信号（ブロックアドレス信号を含む）を受けてデコード動作を行なうロウデコーダ４０４と，ロウデコーダ４０４のデコード信号に従って選択行ブロックの選択行を選択状態へ駆動するワード線駆動回路および選択行のメモリセルのデータの検知増幅を行なうセンスアンプを動作するセンス系制御回路両者を含むワード線駆動・センス系回路４０６
【０４８３】
ロウデコーダ４０４は，行ブロックＲＢ♯１−ＲＢ♯ｍそれぞれに対応して設けられるブロックロウデコーダを含み，選択行に対応して設けられたブロックロウデコーダのみが動作する。非選択状態のブロックロウデコーダは，スタンバイ状態を維持する。
　
Ｂ　「【０４８４】
図９４は，図９３に示すロウデコーダ４０４およびワード線駆動・センス系回路４０６の１つの行ブロックＲＢ♯ｉ（ｉ＝１−ｍ）に対応する部分の構成を概略的に示す図である。図９４において，行ブロックＲＢ♯ｉに対しブロック選択信号ＢＳｉの活性化時活性化され，内部ロウアドレス信号Ｘをデコードするブロックロウデコーダ４０４ｉと，ブロックロウデコーダ４０４ｉのデコード信号に従って対応の行ブロックＲＢ♯ｉのアドレス指定されたワード線ＷＬを選択状態へ駆動するワード線ドライバ４０６ｉａが設けられる。
【０４８５】
ブロックロウデコーダ４０４ｉ，ワード線ドライバ４０６ｉａおよびセンス系制御回路４０６ｉｂそれぞれに対応して，ゲートトンネル電流低減機構４０５ｉ，４０７ｉ，および４０９ｉが設けられる。
非選択行ブロックに対しては，ゲートトンネル電流低減機構４０５ｉ，４０７ｉおよび４０９ｉにより，ゲートトンネル電流がさらに低減される（スタンバイサイクル時と同じ）。
【０４８６】なお，センスアンプ帯が隣接行ブロックで共有される場合，ゲートトンネル電流低減機構４０９ｉへは，このセンスアンプ帯ＳＡＢ♯ｉを共有する行ブロックに対するブロック選択信号も与えられる。この隣接行ブロックによりセンスアンプ帯が共有されるシェアードセンスアンプ構成の場合，センス系制御回路４０６ｉｂは，ビット線分離ゲート，ビット線プリチャージ／イコライズ回路およびセンス電源ノードイコライズ回路の動作をも制御する。」
　
Ｃ　「【０４８７】
図９５は，図９４に示すゲートトンネル電流低減機構４０５ｉおよび４０７ｉの構成の一例を示す図である。図９５において，ブロックロウデコーダ４０４ｉに含まれる単位ロウデコーダは，ブロック選択信号ＢＳの活性化時イネーブルされ内部ロウデコード信号ＸをデコードするＮＡＮＤ型デコード回路４２０ａと，ＮＡＮＤ型デコード回路４２０ａの出力信号を反転するインバータ４２０ｂを含む。これらのＮＡＮＤ型デコード回路４２０ａおよびインバータ回路４２０ｂの電源ノードは，電源トランジスタ４２２を介して電源ノードに結合される。この電源トランジスタ４２２は，好ましくは，ＩＴＲトランジスタで構成され，そのゲートに補のブロック選択信号／ＢＳｉを受ける。
【０４８８】
ワード線ドライバは，インバータ回路４２０ｂの出力信号を高電圧ＶＰＰレベルの振幅を有する信号に変換するレベルシフタ４２４ａと，レベルシフタ４２４ａの出力信号に従って対応のワード線ＷＬを駆動するインバータ回路４２４ｂを含む。このゲートトンネル電流低減機構は，補のブロック選択信号／ＢＳｉに応答して導通して，これらのレベルシフタ４２４ａおよびインバータ回路４２４ｂへ高電圧ＶＰＰを供給するＩＴＲトランジスタで構成される電源トランジスタ４２６を含む。
【０４８９】この図９５に示す構成の場合，電源トランジスタ４２２はブロックロウデコーダ４０４ｉに含まれる単位ロウデコード回路に共通に設けられ，電源トランジスタ４２６が，ワード線ドライバ４０６ｉａに含まれるワード線ドライブ回路に共通に設けられる。
したがって，スタンバイ状態時においては，これらの電源トランジスタ４２２および４２６がオフ状態となり，ブロックロウデコーダおよびワード線ドライバへの電源電圧の供給が停止される。
　
Ｄ　「【図９５】
」（「疑似電源ノードＡ」，「疑似電源ノードＢ」の注釈は，説明のために当審で付与した。）
　
　
イ　ここで，引用例１に記載されている事項を検討する。　
　
（ア）上記Ａの段落【０４８１】の「図９３は，この発明の実施の形態１５に従う半導体装置の全体の構成を概略的に示す図である。図９３においては，半導体装置として，ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が一例として示される。図９３において，このＤＲＡＭは，メモリセルが行列状に配列されるメモリセルアレイ４００を含む。このメモリセルアレイ４００は，複数の行ブロックＲＢ♯１−ＲＢ♯ｍと，複数の列ブロックＣＢ♯１−ＣＢ♯ｎに分割される。」との記載からすると，「半導体装置」は「メモリセルアレイ」を備え，「メモリセルアレイ」は複数の行ブロックと，複数の列ブロックに分割されることが読み取れる。
　また，上記Ａの段落【０４８２】の「ＤＲＡＭは，さらに，外部からのロウアドレス信号を受けて内部ロウアドレス信号を生成するロウアドレス入力回路４０２と，ロウアドレス入力回路４０２からのロウアドレス信号（ブロックアドレス信号を含む）を受けてデコード動作を行なうロウデコーダ４０４と，ロウデコーダ４０４のデコード信号に従って選択行ブロックの選択行を選択状態へ駆動するワード線駆動回路および選択行のメモリセルのデータの検知増幅を行なうセンスアンプを動作するセンス系制御回路両者を含むワード線駆動・センス系回路４０６」との記載からすると，「行ブロック」は，ブロックアドレス信号を含む「ロウアドレス信号」に従って「ロウデコーダ」により選択されることは明らかであるから，引用例１には，
“メモリセルが行列状に配列され，ロウアドレス信号に従ってロウデコーダにより選択される複数の行ブロックと，複数の列ブロックに分割されるメモリセルアレイ”を備えた“半導体装置”
が記載されていると解される。
　
（イ）上記Ａの段落【０４８３】の「ロウデコーダ４０４は，行ブロックＲＢ♯１−ＲＢ♯ｍそれぞれに対応して設けられるブロックロウデコーダを含み，選択行に対応して設けられたブロックロウデコーダのみが動作する。非選択状態のブロックロウデコーダは，スタンバイ状態を維持する。」との記載からすると，非選択状態の「ブロックロウデコーダ」は，非選択の「行ブロック」に対応する「ブロックロウデコーダ」であることは明らかであり，「ロウデコーダ」は選択された「行ブロック」に対応する「ブロックロウデコーダ」のみが動作し，非選択の「行ブロック」に対応する「ブロックロウデコーダ」はスタンバイ状態を維持するよう制御することが読み取れるから，引用例１には，
“行ブロックそれぞれに対応して設けられるブロックロウデコーダを含み，選択された行ブロックに対応するブロックロウデコーダのみが動作し，非選択の行ブロックに対応するブロックロウデコーダはスタンバイ状態を維持するよう制御するロウデコーダ”を備えた“半導体装置”
が記載されていると解される。
　
（ウ）上記Ｂの段落【０４８４】の「図９４は，図９３に示すロウデコーダ４０４およびワード線駆動・センス系回路４０６の１つの行ブロックＲＢ♯ｉ（ｉ＝１−ｍ）に対応する部分の構成を概略的に示す図である。図９４において，行ブロックＲＢ♯ｉに対しブロック選択信号ＢＳｉの活性化時活性化され，内部ロウアドレス信号Ｘをデコードするブロックロウデコーダ４０４ｉと，ブロックロウデコーダ４０４ｉのデコード信号に従って対応の行ブロックＲＢ♯ｉのアドレス指定されたワード線ＷＬを選択状態へ駆動するワード線ドライバ４０６ｉａが設けられる。」との記載からすると，「行ブロック」に対応して，「ブロックロウデコーダ」と，当該「行ブロック」のアドレス指定されたワード線を選択状態へ駆動する「ワード線ドライバ」とが設けられることが読み取れる。
　また，上記Ｂの段落【０４８５】の「ブロックロウデコーダ４０４ｉ，ワード線ドライバ４０６ｉａおよびセンス系制御回路４０６ｉｂそれぞれに対応して，ゲートトンネル電流低減機構４０５ｉ，４０７ｉ，および４０９ｉが設けられる。…（中略）…非選択行ブロックに対しては，ゲートトンネル電流低減機構４０５ｉ，４０７ｉおよび４０９ｉにより，ゲートトンネル電流がさらに低減される（スタンバイサイクル時と同じ）。」との記載からすると，「ブロックロウデコーダ」，「ワード線ドライバ」それぞれに対応して，「ゲートトンネル電流低減機構４０５ｉ」，「ゲートトンネル電流低減機構４０７ｉ」が設けられることが読み取れることから，引用例１には，
“行ブロックに対応して，ゲートトンネル電流低減機構４０５ｉを備えたブロックロウデコーダと，ゲートトンネル電流低減機構４０７ｉを備えたワード線ドライバと”を備えた“半導体装置”
が記載されていると解される。
　
（エ）上記Ｃの段落【０４８７】の「図９５は，図９４に示すゲートトンネル電流低減機構４０５ｉおよび４０７ｉの構成の一例を示す図である。図９５において，ブロックロウデコーダ４０４ｉに含まれる単位ロウデコーダは，ブロック選択信号ＢＳの活性化時イネーブルされ内部ロウデコード信号ＸをデコードするＮＡＮＤ型デコード回路４２０ａと，ＮＡＮＤ型デコード回路４２０ａの出力信号を反転するインバータ４２０ｂを含む。これらのＮＡＮＤ型デコード回路４２０ａおよびインバータ回路４２０ｂの電源ノードは，電源トランジスタ４２２を介して電源ノードに結合される。この電源トランジスタ４２２は，好ましくは，ＩＴＲトランジスタで構成され，そのゲートに補のブロック選択信号／ＢＳｉを受ける。」との記載，上記Ｄの記載からすると，「ＮＡＮＤ型デコード回路４２０ａおよびインバータ回路４２０ｂの電源ノード」（以下，「疑似電源ノードＡ」という。）は「電源トランジスタ４２２」を介して「高電圧ＶＣＣ電源ノード」に結合されることは明らかであり，そうすると，「疑似電源ノードＡ」は「高電圧ＶＣＣ電源ノードと電源トランジスタ４２２を介して結合される電源ノード」ともみることができ，また，「ブロックロウデコーダ」は「接地ノード」を含むことは明らかであるから，「ＮＡＮＤ型デコード回路およびインバータ回路４２０ｂ」は，「疑似電源ノードＡ」と「接地ノード」との間に接続されることが読み取れる。
　したがって，「ブロックロウデコーダ」は，ＮＡＮＤ型デコード回路と，インバータ回路４２０ｂと，電源トランジスタ４２２と，高電圧ＶＣＣ電源ノードと，疑似電源ノードＡと，接地ノードと，を含み，ＮＡＮＤ型デコード回路およびインバータ回路４２０ｂは，疑似電源ノードＡと，接地ノードとの間に接続されることが読み取れる。
　
（オ）上記Ｃの段落【０４８７】の「図９５は，図９４に示すゲートトンネル電流低減機構４０５ｉおよび４０７ｉの構成の一例を示す図である。」との記載，段落【０４８８】の「ワード線ドライバは，インバータ回路４２０ｂの出力信号を高電圧ＶＰＰレベルの振幅を有する信号に変換するレベルシフタ４２４ａと，レベルシフタ４２４ａの出力信号に従って対応のワード線ＷＬを駆動するインバータ回路４２４ｂを含む。このゲートトンネル電流低減機構は，補のブロック選択信号／ＢＳｉに応答して導通して，これらのレベルシフタ４２４ａおよびインバータ回路４２４ｂへ高電圧ＶＰＰを供給するＩＴＲトランジスタで構成される電源トランジスタ４２６を含む。」との記載，上記Ｄの記載からすると，「高電圧ＶＰＰ」は「高電圧ＶＰＰ電源ノード」とみることができるから，「ワード線ドライバ」は，「接地ノード」とともに，「高電圧ＶＰＰ電源ノードと電源トランジスタ４２６を介して結合される電源ノード」（以下，「疑似電源ノードＢ」という。）を含むことは明らかであり，そうすると，「レベルシフタおよびインバータ回路４２４ｂ」は，「疑似電源ノードＢ」と「接地ノード」との間に接続されることが読み取れる。
　したがって，「ワード線ドライバ」は，レベルシフタと，インバータ回路４２４ｂと，電源トランジスタ４２６と，高電圧ＶＰＰ電源ノードと，疑似電源ノードＢと，接地ノードと，を含み，レベルシフタおよびインバータ回路４２４ｂは，疑似電源ノードＢと，接地ノードとの間に接続されることが読み取れる。
　
（カ）上記（エ），（オ）での検討から，引用例１には，
“ブロックロウデコーダは，ＮＡＮＤ型デコード回路と，インバータ回路４２０ｂと，電源トランジスタ４２２と，高電圧ＶＣＣ電源ノードと，疑似電源ノードＡと，接地ノードと，を含み，ＮＡＮＤ型デコード回路およびインバータ回路４２０ｂは，疑似電源ノードＡと，接地ノードとの間に接続され，
　ワード線ドライバは，レベルシフタと，インバータ回路４２４ｂと，電源トランジスタ４２６と，高電圧ＶＰＰ電源ノードと，疑似電源ノードＢと，接地ノードと，を含み，レベルシフタおよびインバータ回路４２４ｂは，疑似電源ノードＢと，接地ノードとの間に接続され”る
ことが記載されていると解される。
　
（キ）上記Ｃの段落【０４８７】の「図９５において，ブロックロウデコーダ４０４ｉに含まれる単位ロウデコーダは，ブロック選択信号ＢＳの活性化時イネーブルされ内部ロウデコード信号ＸをデコードするＮＡＮＤ型デコード回路４２０ａと，ＮＡＮＤ型デコード回路４２０ａの出力信号を反転するインバータ４２０ｂを含む。これらのＮＡＮＤ型デコード回路４２０ａおよびインバータ回路４２０ｂの電源ノードは，電源トランジスタ４２２を介して電源ノードに結合される。この電源トランジスタ４２２は，好ましくは，ＩＴＲトランジスタで構成され，そのゲートに補のブロック選択信号／ＢＳｉを受ける。」との記載，段落【０４８８】の「ワード線ドライバは，インバータ回路４２０ｂの出力信号を高電圧ＶＰＰレベルの振幅を有する信号に変換するレベルシフタ４２４ａと，レベルシフタ４２４ａの出力信号に従って対応のワード線ＷＬを駆動するインバータ回路４２４ｂを含む。このゲートトンネル電流低減機構は，補のブロック選択信号／ＢＳｉに応答して導通して，これらのレベルシフタ４２４ａおよびインバータ回路４２４ｂへ高電圧ＶＰＰを供給するＩＴＲトランジスタで構成される電源トランジスタ４２６を含む。」との記載，上記Ｄの記載からすると，「ブロック選択信号ＢＳの活性化時」とは，ロウデコーダにより対応する行ブロックが選択された場合とみることができ，その場合，当該行ブロックに対応する電源トランジスタ４２２および電源トランジスタ４２６がオン状態となり，ＮＡＮＤ型デコード回路およびインバータ回路（すなわち，ブロックロウデコーダ）へ高電圧ＶＣＣが供給されるとともに，レベルシフタおよびインバータ回路（すなわち，ワード線ドライバ）へ高電圧ＶＰＰが供給されることは明らかであるから，ロウデコーダにおいて，ブロック選択信号の活性化により行ブロックが選択された場合には，対応する電源トランジスタ４２２および電源トランジスタ４２６をオン状態とし，対応するブロックロウデコーダおよびワード線ドライバへ高電圧を供給することが読み取れる。
　また，上記Ｃの段落【０４８９】の「したがって，スタンバイ状態時においては，これらの電源トランジスタ４２２および４２６がオフ状態となり，ブロックロウデコーダおよびワード線ドライバへの電源電圧の供給が停止される。」との記載からすると，スタンバイ状態とは，ロウデコーダにおいて行ブロックが非選択の状態であることは明らかであるから，行ブロックが非選択の場合には，対応する電源トランジスタ４２２および電源トランジスタ４２６をオフ状態とし，対応するブロックロウデコーダおよびワード線ドライバへの電源電圧の供給を停止することが読み取れる。
　したがって，引用例１には，
“ロウデコーダにおいてブロック選択信号の活性化により行ブロックが選択された場合には，対応する電源トランジスタ４２２および電源トランジスタ４２６をオン状態とし，対応するブロックロウデコーダおよびワード線ドライバへ高電圧を供給し，行ブロックが非選択の場合には，対応する電源トランジスタ４２２および電源トランジスタ４２６をオフ状態とし，対応するブロックロウデコーダおよびワード線ドライバへの電源電圧の供給を停止する”
ことが記載されていると解される。
　
ウ　以上，（ア）乃至（キ）で示した事項から，引用例１には，次の発明（以下，「引用発明」という。）が記載されているものと認める。
　
「メモリセルが行列状に配列され，ロウアドレス信号に従ってロウデコーダにより選択される複数の行ブロックと，複数の列ブロックに分割されるメモリセルアレイと，
　前記行ブロックそれぞれに対応して設けられるブロックロウデコーダを含み，選択された前記行ブロックに対応する前記ブロックロウデコーダのみが動作し，非選択の前記行ブロックに対応する前記ブロックロウデコーダはスタンバイ状態を維持するよう制御する前記ロウデコーダと，
　前記行ブロックに対応して，ゲートトンネル電流低減機構４０５ｉを備えた前記ブロックロウデコーダと，ゲートトンネル電流低減機構４０７ｉを備えた前記ワード線ドライバと，を備え，
　前記ブロックロウデコーダは，ＮＡＮＤ型デコード回路と，インバータ回路４２０ｂと，電源トランジスタ４２２と，高電圧ＶＣＣ電源ノードと，疑似電源ノードＡと，接地ノードと，を含み，前記ＮＡＮＤ型デコード回路および前記インバータ回路４２０ｂは，前記疑似電源ノードＡと，前記接地ノードとの間に接続され，
　前記ワード線ドライバは，レベルシフタと，インバータ回路４２４ｂと，電源トランジスタ４２６と，高電圧ＶＰＰ電源ノードと，疑似電源ノードＢと，接地ノードと，を含み，前記レベルシフタおよび前記インバータ回路４２４ｂは，前記疑似電源ノードＢと，前記接地ノードとの間に接続され，
　前記ロウデコーダにおいてブロック選択信号の活性化により前記行ブロックが選択された場合には，対応する前記電源トランジスタ４２２および前記電源トランジスタ４２６をオン状態とし，対応する前記ブロックロウデコーダおよび前記ワード線ドライバへ高電圧を供給し，前記行ブロックが非選択の場合には，対応する前記電源トランジスタ４２２および前記電源トランジスタ４２６をオフ状態とし，対応する前記ブロックロウデコーダおよび前記ワード線ドライバへの電源電圧の供給を停止する
ことを特徴とする半導体装置。」
　
　
（２−２）引用例２に記載されている技術的事項
　
　本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となり，原審の拒絶査定の理由である平成２６年１１月２６日付けの拒絶理由通知（最後）において引用された，特開２０００−２１１６８号公報（平成１２年１月２１日出願公開，以下，「引用例２」という。）には，以下の技術的事項が記載されている。
　（当審注：下線は，参考のために当審で付与したものである。）
　
Ｅ　「【００１９】
【発明の実施の形態】以下，図面に基づいて本発明の実施形態を説明する。
［第１実施形態］図１は，本発明の第１実施形態に係るシンクロナスＤＲＡＭの概略を示す。斜線部は，後述のセンスアンプ回路等を含むセンス回路の列である。
【００２０】
このシンクロナスＤＲＡＭでは，バンク０〜３がセンス回路列と直角な方向に並べて配置され，バンク０〜３を挟むようにコラムデコーダ１３とセンスバッファ回路１５とが配置されている。バンク０は，センス回路列１２Ａ〜１２Ｃと，センス回路列１２Ａと１２Ｂとの間のメモリブロック０と，センス回路列１２Ｂと１２Ｃとの間のメモリブロック１とを備えている。各メモリブロックに対応して，ワードデコーダが備えられ，例えばワードデコーダ１１は，メモリブロック０に対応している。メモリブロック１はアドレス範囲を除きメモリブロック０と同じであり，バンク１〜３についても，アドレス範囲を除きバンク０と同じである。
…（中略）…
【００２２】
制御回路１８は，アクティベイトコマンドＡＣＴ発行に応答してアドレスバッファレジスタ１７Ａにラッチ信号を供給することにより，バンクアドレス，バンク内ブロックアドレス及びブロック内行アドレスをアドレスバッファレジスタ１７Ａに保持させる。アドレスバッファレジスタ１７Ａの出力はプリデコーダ１０でプリデコードされ，さらにワードデコーダ１１を含むワードデコーダでデコードされて，選択されたバンク，ブロック及びセクション内のワード線ＷＬが立ち上げられる。
　
Ｆ　「【００２５】バンク０，ブロック０かつセクション０の付近の構成例を図３に示す。図３では簡単化のために，行アドレスが３ビットの場合を示している。
プリデコーダ１０では，バンクアドレスが２ビットデコーダ１０１でデコードされてバンク選択信号ＢＮＫ０〜ＢＮＫ３が生成され，ブロックアドレスが１ビットデコーダ１０２でデコードされてブロック選択信号ＢＬＫ０及びＢＬＫ１が生成され，行アドレスが３ビットデコーダ１０３でデコードされる。
【００２６】
ワードデコーダ１１は，バンク０及びブロック０が選択されたときに３ビットデコーダ１０３の出力に対応したワード線ＷＬを立ち上げるための８個の３入力アンドゲートと，複数バンク並列アクセスを可能にするためにその出力を保持する８個のＲＳフリップフロップとを備えている。
　
（２−３）引用例３に記載されている技術的事項
　
　本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となり，原審の拒絶査定の理由である平成２６年１１月２６日付けの拒絶理由通知（最後）において引用された，特開２０００−１８７９７７号公報（平成１２年７月４日出願公開，以下，「引用例３」という。）には，以下の技術的事項が記載されている。
　（当審注：下線は，参考のために当審で付与したものである。）
　
Ｇ　「【００２２】
ロウデコーダユニット１１は，複数のロウデコーダＲＤ♯０，ＲＤ♯１，…，ＲＤ♯ｎを含む（以下総称的にロウデコーダＲＤと記す）。ロウデコーダＲＤのそれぞれは，メモリブロックのそれぞれに対応して配置される。
【００２３】
ロウデコーダＲＤは，メイン電源線およびサブ電源線の２つ電源線から構成される階層電源システムにより動作電源電圧を受けて動作する。
【００２４】図２を参照して，ロウデコーダＲＤは，ＮＡＮＤ回路６１，ならびにインバータ６２および６３を含む。ＮＡＮＤ回路６１，ならびにインバータ６２および６３は，直列に接続される。
【００２５】
ＮＡＮＤ回路６１およびインバータ６３は，メイン電源電圧線Ｌ１およびサブ接地電圧線Ｌ４から動作電源電圧（ＶＣＣ，ＳｕｂＶＳＳ）を受けて論理処理を行なう。
…（中略）…
【００３３】
図５を参照して，電源制御回路はさらに，インバータ２６，ならびにスイッチトランジスタ２７および２８を含む。スイッチトランジスタ２７は，ＰＭＯＳトランジスタであり，スイッチトランジスタ２８は，ＮＭＯＳトランジスタで構成される。
【００３４】インバータ２６は，電源制御信号ＳＶｃｎｔを反転して，電源制御信号／ＳＶｃｎｔを出力する。スイッチトランジスタ２７は，電源制御信号／ＳＶｃｎｔに応答してオンする。スイッチトランジスタ２８は，電源制御信号ＳＶｃｎｔに応答してオンする。スイッチトランジスタ２７がオンすると，電源電圧ＶＣＣを供給するメイン電源電圧線Ｌ１とサブ電源電圧線Ｌ２とが電気的に接続状態になる。スイッチトランジスタ２８がオンすると，接地電圧ＶＳＳを供給するメイン接地電圧線Ｌ３とサブ接地電圧線Ｌ４とが電気的に接続状態になる。
【００３５】図５に示す回路のスタンバイサイクルでの動作を図６を用いて説明する。図６は，図５に示す回路のスタンバイサイクルでの動作を説明するための図である。図中記号（Ｈ），（Ｌ）は，スタンバイサイクルでの各ノードの状態を表わしている。
【００３６】
図６を参照して，インバータ６２は，ＰＭＯＳトランジスタ１２１およびＮＭＯＳトランジスタ１２２を含む。インバータ６３は，ＰＭＯＳトランジスタ１２５およびＮＭＯＳトランジスタ１２６を含む。ＰＭＯＳトランジスタ１２５は，メイン電源電圧線Ｌ１と接続され，ＮＭＯＳトランジスタ１２６は，サブ接地電圧線Ｌ４と接続される。ＰＭＯＳトランジスタ１２１は，サブ電源電圧線Ｌ２と接続され，ＮＭＯＳトランジスタ１２２は，メイン接地電圧線Ｌ３と接続される。
【００３７】
スタンバイサイクルにおいて，インバータ６２の入力ノードはＨレベル，インバータ６３の入力ノードはＬレベルの状態にある。この場合，スイッチトランジスタ２７および２８をオフして，メイン電源線とサブ電源線とをカットオフ状態にする。サブ電源線はフローティング状態になる。これにより，ＰＭＯＳトランジスタ１２１を通じて流れるリーク電流およびＮＭＯＳトランジスタ１２６を通じて流れるリーク電流が抑えられる。
　
（２−４）引用例４に記載されている技術的事項
　
　本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となり，原審の平成２７年７月１日付けの補正却下の決定において引用された，特開２０００−４８５５８号公報（平成１２年２月１８日出願公開，以下，「引用例４」という。）には，以下の技術的事項が記載されている。
　（当審注：下線は，参考のために当審で付与したものである。）
　
Ｈ　「【０１３３】［実施の形態４］図１７は，この発明の実施の形態４に従う半導体記憶装置の全体の構成を概略的に示す図である。
図１７において，この半導体記憶装置は，各々が複数の行ブロックを含む複数のバンクＢ♯０〜Ｂ♯３を含む。バンクＢ♯０〜Ｂ♯３に共通にロウデコーダ／ドライバ５およびコラムデコーダ６が設けられる。
したがって，複数のバンクが選択状態に駆動されているとき，バンクを選択し，そのバンクに含まれる行ブロックに対し，列選択動作を行なう必要がある。
　
Ｊ　「【０１３４】
図１８（Ａ）は，行ブロック選択信号発生部の構成を概略的に示す図である。図１８（Ａ）において，行ブロック選択信号発生部は，外部から与えられるバンクアドレスＢＡをデコードしてバンク指定信号φｂａを生成するバンクデコーダ１０と，外部から与えられるブロックアドレスＢＣＡをデコードし，ブロック指定信号φｂｂを生成するブロックデコーダ１１と，バンクデコーダ１０からのバンク指定信号φｂａおよびブロックデコーダ１１からのブロック指定信号φｂｂとに従って行ブロック選択信号φｒｂを発生するデコード回路１２を含む。このデコード回路１２は，ＡＮＤ回路でたとえば構成される。
　
　
（３）対比
　
ア　本件補正発明と引用発明とを対比する。
　
（ア）引用発明の複数の「行ブロック」は「メモリセルアレイ」の分割された領域であり，アドレス信号の一部であるロウアドレス信号に従って選択されることから，引用発明の「行ブロック」は本件補正発明の「回路領域」に相当すると言える。
　また，引用発明の「メモリセルアレイ」はメモリバンクではないものの，複数の「行ブロック」を有し，本件補正発明の「メモリバンク」とは，“メモリ”である点で一致すると言える。
　そうすると，引用発明の「メモリセルが行列状に配列され，ロウアドレス信号に従ってロウデコーダにより選択される複数の行ブロックと，複数の列ブロックに分割されるメモリセルアレイ」と，本件補正発明の「アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し，対応するバンク選択信号によって選択される複数のメモリバンク」とは，後記する点で相違するものの，“アドレス信号に基づいて選択される複数の回路領域を有するメモリ”である点で共通していると言える。
　
（イ）引用発明の「ロウデコーダ」は，「行ブロックそれぞれに対応して設けられるブロックロウデコーダを含み，選択された前記行ブロックに対応する前記ブロックロウデコーダのみが動作し，非選択の前記行ブロックに対応する前記ブロックロウデコーダはスタンバイ状態を維持するよう制御する」ところ，選択された「行ブロック」が動作状態になるよう活性化するとともに，非選択の残りの「行ブロック」がスタンバイ状態となるよう非活性化すると言えることから，「ロウデコーダ」は「メモリセルアレイ」に含まれる複数の「行ブロック」のうち，アドレス信号に基づいていずれかの「行ブロック」を活性化させるとともに，残りの「行ブロック」の少なくとも一つを非活性化させるとみることができる。
　そうすると，引用発明の「ロウデコーダ」と本件補正発明の「選択的活性化回路」とは選択回路という点で一致すると言えるから，引用発明の「行ブロックそれぞれに対応して設けられるブロックロウデコーダを含み，選択された前記行ブロックに対応する前記ブロックロウデコーダのみが動作し，非選択の前記行ブロックに対応する前記ブロックロウデコーダはスタンバイ状態を維持するよう制御する前記ロウデコーダ」と，本件補正発明の「バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち，前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに，残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路」とは，後記する点で相違するものの，“メモリセルアレイに含まれる複数の回路領域のうち，アドレス信号に基づいていずれかの回路領域を活性化させるとともに，残りの回路領域の少なくとも一つを非活性化させる選択回路”である点で共通していると言える。
　
（ウ）引用発明では，「行ブロックに対応して，ゲートトンネル電流低減機構４０５ｉを備えた前記ブロックロウデコーダと，ゲートトンネル電流低減機構４０７ｉを備えた前記ワード線ドライバと，を備え，前記ブロックロウデコーダは，ＮＡＮＤ型デコード回路と，インバータ回路４２０ｂと，電源トランジスタ４２２と，高電圧ＶＣＣ電源ノードと，疑似電源ノードＡと，接地ノードと，を含み，前記ＮＡＮＤ型デコード回路および前記インバータ回路４２０ｂは，前記疑似電源ノードＡと，前記接地ノードとの間に接続され」るところ，「疑似電源ノードＡ」はスイッチとして動作する「電源トランジスタ４２２」がオンの時に高電圧が供給されることから，高位側疑似電源配線とみることができ，「ＮＡＮＤ型デコード回路および前記インバータ回路４２０ｂ」は論理回路の一つの態様であり，「接地ノード」は論理回路に接続された低位側電源配線であるとみることができるから，引用発明の「高電圧ＶＣＣ電源ノード」，「疑似電源ノードＡ」，「接地ノード」，「電源トランジスタ４２２」は本件補正発明の「第１の高位側主電源配線」，「第１の高位側疑似電源配線」，「低位側電源配線」，「第１のスイッチ」に相当すると言える。
　また，引用発明の「ＮＡＮＤ型デコード回路および前記インバータ回路４２０ｂ」と本件補正発明の「第１及び第２の高位側主電源配線，前記第１及び第２の高位側疑似電源配線，並びに，前記低位側電源配線に接続された論理回路」とは，“第１の高位側疑似電源配線および低位側電源配線に接続された論理回路”である点で共通すると言える。
　
（エ）引用発明では，「ワード線ドライバは，レベルシフタと，インバータ回路４２４ｂと，電源トランジスタ４２６と，高電圧ＶＰＰ電源ノードと，疑似電源ノードＢと，接地ノードと，を含み，前記レベルシフタおよび前記インバータ回路４２４ｂは，前記疑似電源ノードＢと，前記接地ノードとの間に接続され」るところ，「疑似電源ノードＢ」はスイッチとして動作する「電源トランジスタ４２６」がオンの時に高電圧が供給されることから，高位側疑似電源配線とみることができ，「レベルシフタおよび前記インバータ回路４２４ｂ」は論理回路の一つの態様であり，「接地ノード」は論理回路に接続された低位側電源配線であるとみることができるから，引用発明の「高電圧ＶＰＰ電源ノード」，「疑似電源ノードＢ」，「接地ノード」，「電源トランジスタ４２６」は本件補正発明の「第２の高位側主電源配線」，「第２の高位側疑似電源配線」，「低位側電源配線」，「第２のスイッチ」に相当すると言える。
　また，引用発明の「前記レベルシフタおよび前記インバータ回路４２４ｂ」と本件補正発明の「第１及び第２の高位側主電源配線，前記第１及び第２の高位側疑似電源配線，並びに，前記低位側電源配線に接続された論理回路」とは，“第２の高位側疑似電源配線および低位側電源配線に接続された論理回路”である点で共通すると言える。
　
（オ）上記（ウ），（エ）での検討から，引用発明の「前記行ブロックに対応して，ゲートトンネル電流低減機構４０５ｉを備えた前記ブロックロウデコーダと，ゲートトンネル電流低減機構４０７ｉを備えた前記ワード線ドライバと，を備え，
　前記ブロックロウデコーダは，ＮＡＮＤ型デコード回路と，インバータ回路４２０ｂと，電源トランジスタ４２２と，高電圧ＶＣＣ電源ノードと，疑似電源ノードＡと，接地ノードと，を含み，前記ＮＡＮＤ型デコード回路および前記インバータ回路４２０ｂは，前記疑似電源ノードＡと，前記接地ノードとの間に接続され，
　前記ワード線ドライバは，レベルシフタと，インバータ回路４２４ｂと，電源トランジスタ４２６と，高電圧ＶＰＰ電源ノードと，疑似電源ノードＢと，接地ノードと，を含み，前記レベルシフタおよび前記インバータ回路４２４ｂは，前記疑似電源ノードＢと，前記接地ノードとの間に接続され，」と，
　本件補正発明の「前記複数の回路領域は，第１及び第２の高位側主電源配線と，第１及び第２の高位側疑似電源配線と，低位側電源配線と，前記第１の高位側主電源配線と前記第１の高位側疑似電源配線との間に接続された第１のスイッチと，前記第２の高位側主電源配線と前記第２の高位側疑似電源配線との間に接続された第２のスイッチと，前記第１及び第２の高位側主電源配線，前記第１及び第２の高位側疑似電源配線，並びに，前記低位側電源配線に接続された論理回路とをそれぞれ含み，」とは，後記する点で相違するものの，
　“複数の回路領域は，第１及び第２の高位側主電源配線と，第１及び第２の高位側疑似電源配線と，低位側電源配線と，前記第１の高位側主電源配線と前記第１の高位側疑似電源配線との間に接続された第１のスイッチと，前記第２の高位側主電源配線と前記第２の高位側疑似電源配線との間に接続された第２のスイッチと，前記第１及び第２の高位側疑似電源配線，並びに，前記低位側電源配線に接続された論理回路とをそれぞれ含”む点で共通していると言える。
　
（カ）引用発明では，「ロウデコーダにおいてブロック選択信号の活性化により前記行ブロックが選択された場合には，対応する前記電源トランジスタ４２２および前記電源トランジスタ４２６をオン状態とし，対応する前記ブロックロウデコーダおよび前記ワード線ドライバへ高電圧を供給し，前記行ブロックが非選択の場合には，対応する前記電源トランジスタ４２２および前記電源トランジスタ４２６をオフ状態とし，対応する前記ブロックロウデコーダおよび前記ワード線ドライバへの電源電圧の供給を停止する」ところ，上記（イ）での検討から，「ロウデコーダ」は「メモリセルアレイ」に含まれる複数の「行ブロック」のうち，アドレス信号に基づいていずれかの「行ブロック」を活性化させるとともに，残りの「行ブロック」の少なくとも一つを非活性化させるとみることができ，「ブロック選択信号」は，「アドレス信号」に基づいて対応する「行ブロック」が選択される場合に活性化されると言えるから，「ブロック信号の活性化」は「行ブロック」に対応する「アドレス信号」が活性レベルであるとみることができる。
　また，上記（ア），（ウ），（エ）での検討から，引用発明の「行ブロック」，「電源トランジスタ４２２」，「電源トランジスタ４２６」は本件補正発明の「回路領域」，「第１のスイッチ」，「第２のスイッチ」に相当し，引用発明では，「行ブロックが選択された場合には，対応する前記電源トランジスタ４２２および前記電源トランジスタ４２６をオン状態とし」，「前記行ブロックが非選択の場合には，対応する前記電源トランジスタ４２２および前記電源トランジスタ４２６をオフ状態と」することから，活性化させる回路領域に含まれる第１及び第２のスイッチをオンさせ，非活性化させる回路領域に含まれる第１及び第２のスイッチをオフさせるとみることができる。
　そうすると，上記（イ）での検討から，引用発明の「ロウデコーダ」と本件補正発明の「選択的活性化回路」とは選択回路という点で一致すると言えることから，
　引用発明の「ロウデコーダにおいてブロック選択信号の活性化により前記行ブロックが選択された場合には，対応する前記電源トランジスタ４２２および前記電源トランジスタ４２６をオン状態とし，対応する前記ブロックロウデコーダおよび前記ワード線ドライバへ高電圧を供給し，前記行ブロックが非選択の場合には，対応する前記電源トランジスタ４２２および前記電源トランジスタ４２６をオフ状態とし，対応する前記ブロックロウデコーダおよび前記ワード線ドライバへの電源電圧の供給を停止する」と，
　本件補正発明の「選択的活性化回路は，前記アドレス信号及び前記バンク選択信号の両方が活性レベルである場合には，活性化させる回路領域に含まれる前記第１及び第２のスイッチをオンさせ，前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には，非活性化させる回路領域に含まれる前記第１及び第２のスイッチをオフさせる」とは，後記する点で相違するものの，
　“選択回路は，前記アドレス信号が活性レベルである場合には，活性化させる回路領域に含まれる前記第１及び第２のスイッチをオンさせ，前記アドレス信号が非活性レベルである場合には，非活性化させる回路領域に含まれる前記第１及び第２のスイッチをオフさせる”点で共通していると言える。
　
（キ）引用発明の「半導体装置」は「メモリセルアレイ」や「ロウデコーダ」を備えることから，本件補正発明の「半導体記憶装置」とは“半導体記憶装置”である点で共通すると言える。
　
イ　以上から，本件補正発明と引用発明とは，以下の点で一致し，また，以下の点で相違する。
　
＜一致点＞ 
　
「アドレス信号に基づいて選択される複数の回路領域を有するメモリと，
　前記メモリセルアレイに含まれる複数の回路領域のうち，アドレス信号に基づいていずれかの回路領域を活性化させるとともに，残りの回路領域の少なくとも一つを非活性化させる選択回路と，を備え，
　前記複数の回路領域は，第１及び第２の高位側主電源配線と，第１及び第２の高位側疑似電源配線と，低位側電源配線と，前記第１の高位側主電源配線と前記第１の高位側疑似電源配線との間に接続された第１のスイッチと，前記第２の高位側主電源配線と前記第２の高位側疑似電源配線との間に接続された第２のスイッチと，前記第１及び第２の高位側疑似電源配線，並びに，前記低位側電源配線に接続された論理回路とをそれぞれ含み，
　前記選択回路は，前記アドレス信号が活性レベルである場合には，活性化させる回路領域に含まれる前記第１及び第２のスイッチをオンさせ，前記アドレス信号が非活性レベルである場合には，非活性化させる回路領域に含まれる前記第１及び第２のスイッチをオフさせる
ことを特徴とする半導体記憶装置。」
　
＜相違点１＞
　
　複数の回路領域を有するメモリに関し，本件補正発明では，「アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し，対応するバンク選択信号によって選択される複数のメモリバンク」であるのに対して，引用発明では，「メモリセルが行列状に配列され，ロウアドレス信号に従ってロウデコーダにより選択される複数の行ブロックと，複数の列ブロックに分割されるメモリセルアレイ」である点。
　
＜相違点２＞
　
　選択回路に関し，本件補正発明では，「バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち，前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに，残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路」であるのに対して，引用発明では，「行ブロックそれぞれに対応して設けられるブロックロウデコーダを含み，選択された前記行ブロックに対応する前記ブロックロウデコーダのみが動作し，非選択の前記行ブロックに対応する前記ブロックロウデコーダはスタンバイ状態を維持するよう制御する」「ロウデコーダ」である点。
　
＜相違点３＞
　
　複数の回路領域に関し，本件補正発明では，「第１及び第２の高位側主電源配線」「に接続された論理回路」を含むのに対して，引用発明では，「ＮＡＮＤ型デコード回路および前記インバータ回路４２０ｂ」が「高電圧ＶＣＣ電源ノード」に接続されること，「レベルシフタおよび前記インバータ回路４２４ｂ」が「高電圧ＶＰＰ電源ノード」に接続されることについて言及されていない点。
　
＜相違点４＞
　
　選択回路による第１のスイッチと第２のスイッチの動作に関し，本件補正発明では，「選択的活性化回路は，前記アドレス信号及び前記バンク選択信号の両方が活性レベルである場合には，活性化させる回路領域に含まれる前記第１及び第２のスイッチをオンさせ，前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には，非活性化させる回路領域に含まれる前記第１及び第２のスイッチをオフさせる」のに対して，引用発明では，「ロウデコーダにおいてブロック選択信号の活性化により前記行ブロックが選択された場合には，対応する前記電源トランジスタ４２２および前記電源トランジスタ４２６をオン状態とし，対応する前記ブロックロウデコーダおよび前記ワード線ドライバへ高電圧を供給し，前記行ブロックが非選択の場合には，対応する前記電源トランジスタ４２２および前記電源トランジスタ４２６をオフ状態とし，対応する前記ブロックロウデコーダおよび前記ワード線ドライバへの電源電圧の供給を停止する」点。
　
　
（４）当審の判断
　
　上記相違点１乃至４について検討する。
　
ア　相違点１について
　
　引用発明では，「半導体装置」におけるメモリを「メモリセルが行列状に配列され，ロウアドレス信号に従ってロウデコーダにより選択される複数の行ブロックと，複数の列ブロックに分割されるメモリセルアレイ」により構成するところ，複数のメモリブロックを１つのメモリバンクとし，メモリを複数のメモリバンクにより構成することは，例えば引用例２（上記Ｅを参照），引用例４（上記Ｈを参照）に記載されるように，本願出願前には当該技術分野における周知技術であった。
　そして，引用発明において，複数のメモリブロックを含む「メモリセルアレイ」を１つのメモリバンクとなし，メモリ全体を複数のメモリバンクにより構成するか否かは，必要に応じて選択し得た設計的事項である。
　そうすると，引用発明において上記周知技術を適用し，ロウアドレス信号に従ってロウデコーダにより選択される複数の行ブロックと，複数の列ブロックに分割されるメモリセルアレイを１つのメモリバンクとして，適宜，対応するバンク選択信号によって選択される複数のメモリバンクによりメモリを構成すること，すなわち，上記相違点１に係る構成とすることは，当業者が容易に想到し得たことである。
　
イ　相違点２及び相違点４について
　
　引用発明では，「ロウデコーダ」が，「ロウアドレス信号」に従って「選択された前記行ブロックに対応する前記ブロックロウデコーダのみが動作し，非選択の前記行ブロックに対応する前記ブロックロウデコーダはスタンバイ状態を維持するよう制御する」ところ，複数のメモリブロックを含むメモリバンクにおいて，バンク指定信号と，メモリブロックを指定するアドレス信号の両方が指定レベルである場合に，当該メモリブロック選択信号を生成することは，例えば引用例２（上記Ｅ，Ｆ，図１，３を参照），引用例４（上記Ｈ，Ｊ，図１７，１８を参照）に記載されるように，本願出願前には周知技術であった。すなわち，複数のメモリバンクにおいて，バンク選択信号に基づいて選択されるメモリバンクに含まれる複数のメモリブロックのうち，アドレス信号に基づいていずれかのメモリブロックを活性化させるとともに，残りの回路領域の少なくとも一つを非活性化させることは，当該技術分野における周知技術であった。
　そして，引用発明において，ロウデコーダのブロック選択信号の活性化により行ブロックが選択されることに代えて，複数のメモリブロックを含む「メモリセルアレイ」を１つのメモリバンクとなし，メモリ全体を複数のメモリバンクにより構成して，バンク指定信号と，メモリブロックを指定するアドレス信号の両方により，当該メモリブロック選択信号を生成する技術を採用するか否かは，必要に応じて選択し得た設計的事項である。
　そうすると，ブロック選択信号の活性化により回路領域（行ブロック）が選択された場合には対応する第１及び第２のスイッチ（電源トランジスタ）をオンする引用発明において上記周知技術を適用し，適宜，ロウデコーダを，バンク選択信号に基づいて選択されるメモリバンクに含まれる複数の回路領域のうち，アドレス信号に基づいていずれかの回路領域を活性化させるとともに，残りの回路領域の少なくとも一つを非活性化させ，加えて，前記アドレス信号及び前記バンク選択信号の両方が活性レベルである場合には，活性化させる回路領域に含まれる第１及び第２のスイッチをオンさせ，前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には，非活性化させる回路領域に含まれる前記第１及び第２のスイッチをオフさせる選択的活性化回路と成すこと，すなわち，上記相違点２，４に係る構成とすることは，当業者が容易に想到し得たことである。
　
ウ　相違点３について
　
　引用発明では，「ＮＡＮＤ型デコード回路および前記インバータ回路４２０ｂは，前記高電圧ＶＣＣ電源ノードと前記電源トランジスタ４２２を介して結合される電源ノードと，前記接地ノードとの間に接続され，」，「レベルシフタおよび前記インバータ回路４２４ｂは，高電圧ＶＰＰ電源ノードと電源トランジスタ４２６を介して結合される電源ノードと，前記接地ノードとの間に接続され」るところ，メモリブロックに対応して配置されるロウデコーダにおいて，高電圧電源ノードや接地電圧電源ノードに接続したインバータなどの論理回路を含むことは，例えば引用例３（上記Ｇ，図２，５を参照）に記載されるように，本願出願前には当該技術分野における周知技術であった。
　そして，引用発明の「ロウデコーダ」においてもインバータ回路などの論理回路を含む点で上記周知技術に係るロウデコーダと共通している。
　そうすると，引用発明において上記周知技術を適用し，適宜，複数の回路領域がそれぞれ，第１及び第２の高位側主電源配線に接続された論理回路を含むように構成すること，すなわち，上記相違点３に係る構成とすることは，当業者が容易に想到し得たことである。
　
エ　小括
　
　上記で検討したごとく，相違点１乃至４に係る構成は当業者が容易に想到し得たものであり，そして，これらの相違点を総合的に勘案しても，本件補正発明の奏する作用効果は，上記引用発明及び当該技術分野の周知技術の奏する作用効果から予測される範囲内のものにすぎず，格別顕著なものということはできない。
　したがって，本件補正発明は，上記引用発明及び引用例２乃至４に記載の当該技術分野の周知技術に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができない。
　
　
４　補正却下の決定のむすび
　
　上記「３　独立特許要件」で指摘したとおり，補正後の請求項１に記載された発明は，特許出願の際独立して特許を受けることができるものではないから，本件補正は特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
　よって，上記補正却下の決定の結論のとおり決定する。
　
　
第３　本願発明について
　
１　本願発明 
  
　平成２７年１１月６日付けの手続補正は上記のとおり却下されたので，補正後の請求項１に対応する補正前の請求項１に係る発明（以下，「本願発明」という。）は，平成２６年６月１１日付けの手続補正により補正された特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりのものである。
　
「　アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し，対応するバンク選択信号によって選択される複数のメモリバンクと，
　前記バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち，前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに，残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路と，を備え，
　前記複数の回路領域は，第１及び第２の高位側主電源配線と，第１及び第２の高位側疑似電源配線と，低位側電源配線と，前記第１の高位側主電源配線と前記第１の高位側疑似電源配線との間に接続された第１のスイッチと，前記第２の高位側主電源配線と前記第２の高位側疑似電源配線との間に接続された第２のスイッチと，前記第１及び第２の高位側主電源配線，前記第１及び第２の高位側疑似電源配線，並びに，前記低位側電源配線に接続された論理回路とをそれぞれ含み，
　前記選択的活性化回路は，前記アドレス信号及び前記バンク選択信号に基づいて，活性化させる回路領域に含まれる前記第１及び第２のスイッチをオンさせ，非活性化させる回路領域に含まれる前記第１及び第２のスイッチをオフさせることを特徴とする半導体記憶装置。」
　
２　引用例に記載されている技術的事項及び引用発明 
　
　原査定の拒絶の理由に引用された，引用発明は，前記「第２　平成２７年１１月６日付けの手続補正についての補正却下の決定」の「３　独立特許要件」の「（２）引用例」に記載したとおりである。
　
３　対比・判断  
　
　本願発明は，前記「第２　平成２７年１１月６日付けの手続補正についての補正却下の決定」の「３　独立特許要件」で検討した本件補正発明の発明特定事項である「前記選択的活性化回路は，前記アドレス信号及び前記バンク選択信号の両方が活性レベルである場合には，活性化させる回路領域に含まれる前記第１及び第２のスイッチをオンさせ，」から「の両方が活性レベルである場合には，」との限定事項を削除し，さらに，発明特定事項である「前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には，非活性化させる回路領域に含まれる前記第１及び第２のスイッチをオフさせることを特徴とする」から「前記アドレス信号及び前記バンク選択信号の少なくとも一方が非活性レベルである場合には，」との限定事項を削除したものである。
　
　そうすると，本願発明の発明特定事項を全て含む本件補正発明が，前記「第２　平成２７年１１月６日付けの手続補正についての補正却下の決定」の「３　独立特許要件」の「（２）引用例」乃至「（４）当審の判断」に記載したとおり，引用発明及び引用例２乃至４に記載の当該技術分野の周知技術に基づいて当業者が容易に発明をすることができたものであるから，上記特定の限定を省いた本願発明も同様の理由により，引用発明及び当該技術分野の周知技術に基づいて，当業者が容易に発明をすることができたものである。 
　
　
第４　むすび 
　
　以上のとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないものであるから，その余の請求項に係る発明について検討するまでもなく，本願は拒絶すべきものである。 
　
　よって，結論のとおり審決する。