(57)【要約】【課題】本発明は、簡素な工程で、デバイスの特性を均一化することができる半導体装置の製造方法及び半導体集積回路装置を提供することを目的とする。【解決手段】半導体基板４０の表面の所定領域４１に、ＬＯＣＯＳ酸化膜７０を形成するＬＯＣＯＳ酸化膜形成工程と、  該ＬＯＣＯＳ酸化膜７０と前記半導体基板４０の表面の境界を覆うように、ポリシリコン膜９０を形成するポリシリコン形成工程と、  該ポリシリコン膜９０をマスクとして、前記半導体基板４０の表面にイオンの打ち込みを行い、前記半導体基板４０の表面に、不純物領域６０を形成するイオン打ち込み工程と、を含むことを特徴とする。【選択図】図８
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【特許請求の範囲】
【請求項１】
半導体基板の表面の所定領域に、ＬＯＣＯＳ酸化膜を形成するＬＯＣＯＳ酸化膜形成工程と、
該ＬＯＣＯＳ酸化膜と前記半導体基板の表面の境界を覆うように、ポリシリコン膜を形成するポリシリコン膜形成工程と、
該ポリシリコン膜をマスクとして、前記半導体基板の表面にイオンの打ち込みを行い、前記半導体基板の表面に、不純物領域を形成するイオン打ち込み工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ＬＯＣＯＳ酸化膜形成工程と前記ポリシリコン形成工程との間に、前記ＬＯＣＯＳ酸化膜を透過する高エネルギーのイオン打ち込みを行う高エネルギーイオン打ち込み工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物領域は、トランジスタの活性領域であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記トランジスタは、バイポーラトランジスタであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記バイポーラトランジスタは、ＮＰＮ型トランジスタであって、
前記活性領域は、エミッタ領域であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記エミッタ領域の端部は、前記ＬＯＣＯＳ酸化膜の端部と対向していることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板の表面の前記所定領域外に、前記ＬＯＣＯＳ酸化膜形成工程において、ＭＯＳトランジスタの形成領域を定めるＬＯＣＯＳ酸化膜を更に形成し、
前記ポリシリコン膜形成工程において、前記ＭＯＳトランジスタのゲートを更に形成し、
前記不純物形成工程において、前記ＭＯＳトランジスタのドレイン領域及びソース領域を更に形成し、前記所定領域外にＭＯＳトランジスタを同時に形成することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記ＭＯＳトランジスタは、ＣＭＯＳであることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
請求項３乃至８のいずれか一項に記載のトランジスタを用いて、基準電圧生成回路を構成し、
該基準電圧生成回路を含むことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体集積回路装置に関し、特に、半導体基板の表面の所定領域に、ＬＯＣＯＳ酸化膜を形成して半導体装置を製造する半導体装置の製造方法及び半導体集積回路装置に関する。
【背景技術】
【０００２】
従来から、半導体基板の表面に、ＬＯＣＯＳ（Local Oxidation of Silicon）法によりＬＯＣＯＳ酸化膜を形成し、更にレジストを用いて、ＬＯＣＯＳ酸化膜とレジストをマスクとしてイオンの打ち込みを行い、デバイスを形成する半導体装置の製造方法が知られている。
【０００３】
図１０は、従来の半導体装置の製造方法の一例を示した図である。図１０においては、ＮＰＮトランジスタの製造方法の一例を説明する。図１０（ａ）は、ＬＯＣＯＳ酸化膜形成工程を示した図である。左側が平面図、右側が断面図を示している。ＬＯＣＯＳ酸化膜形成工程において、シリコン基板１１０上にＮ層１２０が形成された半導体基板１４０の表面に、ＬＯＣＯＳ法によりＬＯＣＯＳ酸化膜１７０が形成される。左側の平面図に示すように、半導体基板１４０の表面のトランジスタ等のデバイスを形成する領域が、ＬＯＣＯＳ酸化膜１７０で周囲を囲まれる。
【０００４】
図１０（ｂ）は、ベース領域形成工程を示した図である。不純物領域を形成しない部分は、レジスト２００で覆われ、不純物領域を形成する部分は、レジスト２００で覆われないで露出された状態となる。この、レジスト２００がパターニングされた状態で、半導体基板１４０にイオンが打ち込まれ、不純物の注入が行われる。イオンは、例えば、ボロン等が用いられる。イオンは、高エネルギーで打ち込みが行われ、ＬＯＣＯＳ酸化膜１７０のある部分は、ＬＯＣＯＳ酸化膜１７０を透過してイオンが打ち込まれる。ＬＯＣＯＳ酸化膜１７０の無い部分は、直接Ｎ層１２０にイオンが打ち込まれる。イオンが打ち込まれた箇所は、不純物が注入されたベース領域１５０となる。ＬＯＣＯＳ酸化膜１７０が無く、半導体基板１４０のＮ層１２０が露出した箇所は、高濃度ベース領域１５１となり、ＬＯＣＯＳ酸化膜１７０の下の箇所は、低濃度ベース領域１５２となる。
【０００５】
図１０（ｃ）は、熱処理工程を示した図である。図１０（ｂ）において、高エネルギーイオンの打ち込みが行われた後は、レジスト２００が除去され、半導体基板１４０の加熱処理が行われる。これにより、ベース領域１５０の熱拡散が行われ、注入された不純物がベース領域１５０中を拡散し、不純物濃度の濃度分布が平均化の方向に向かうとともに、ベース領域１５０が側方及び下方に拡大する。
【０００６】
図１０（ｄ）は、ゲート酸化膜形成工程を示した図である。ゲート酸化膜形成工程においては、高濃度ベース領域１５１が露出した部分に、ゲート酸化膜１８０が形成される。これにより、高濃度ベース領域１５１の表面は、ゲート酸化膜１８０に覆われる。なお、ゲート酸化膜１８０は、ＭＯＳトランジスタを製造するプロセスにおける、ゲート酸化膜１８０と同様の薄膜状の酸化膜という意味であり、必ずしもその領域にゲートを形成するという意味ではない。
【０００７】
図１１は、従来の半導体装置の製造方法の図１０の続きの工程を示した図である。図１１（ａ）は、エミッタ領域形成工程を示した図である。エミッタ領域形成工程においては、イオンの打ち込みを行わない箇所がレジスト２０２で覆われる。一方、イオンの打ち込みの際、有機物のレジスト２０２が削れてエミッタ領域１６０に混入すると、エミッタ領域１６０の特性に悪影響を与えるため、エミッタ領域１６０の端部は、ＬＯＣＯＳ酸化膜１７０をマスクとしてイオンの打ち込みが行われる。イオンは、例えば、リンが用いられてよい。また、イオンの打ち込みは、ゲート酸化膜１８０の形成された領域に、ＬＯＣＯＳ酸化膜１７０をマスクとして行われるため、ゲート酸化膜１８０を透過し、かつＬＯＣＯＳ酸化膜１７０を透過しない程度の低エネルギーで行われる。低エネルギーイオンの打ち込みにより、不純物領域であるベース領域１５０の表面に、やはり不純物領域であるエミッタ領域１６０が形成される。
【０００８】
図１１（ｂ）は、熱処理工程を示した図である。熱処理工程においては、半導体基板１４０が加熱処理され、エミッタ領域１６０の熱拡散が行われる。これにより、エミッタ領域１６０の不純物濃度が平均化するとともに、エミッタ領域１６０が側方及び下方に拡大する。なお、Ｎ層１２０は、コレクタ領域として機能し、ＮＰＮ型バイポーラトランジスタを形成することができる。なお、Ｎ層１２０は、例えば、エピタキシャル成長により、Ｐ型のシリコン基板の上に形成されてもよい。
【０００９】
また、ＭＯＳ（Metal Oxide Semiconductor）トランジスタとバイポーラトランジスタが同一の半導体基板上に混載されているＢｉ−ＣＭＯＳ（Complementary Metal Oxide Semiconductor）集積回路装置であって、バイポーラトランジスタは、ベース層に接続された、側面に絶縁体の側壁を有するベース引出電極を有し、当該絶縁体の側壁を用いて、エミッタ電極引出開口及びエミッタ層を自己整合的に形成したものが知られている（例えば、特許文献１参照）。
【００１０】
かかるＢｉ−ＣＭＯＳ集積回路装置の絶縁体の側壁の形成は、ベース引出電極上に絶縁膜を形成する工程と、ベース引出電極の側面及びベース引出電極に取り囲まれたエミッタ形成領域を含む半導体基板全体にＴＥＯＳ膜の絶縁膜を成長させる工程と、ＴＥＯＳ膜の絶縁膜を異方性エッチングして、エミッタ形成領域上のベース引出電極側面に側壁を残す工程と、を含んでいる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−１１１８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述の図１０及び図１１の従来技術の構成では、エミッタ領域１１４のサイズが、ＬＯＣＯＳ酸化膜１７０の加工精度及び膜厚に影響を受けてしまい、エミッタ領域１６０の変動により、隣接するデバイスの特性が不均一となるという問題があった。また、エミッタ領域１６０のサイズが大きくなると、ベース領域１５０の高濃度ベース領域１５１のサイズが小さくなり、バイポーラトランジスタを縦方向に動作させたいにも関わらず、横方向の寄生動作が発生するようになり、トランジスタ特性が悪化するとともにバラつきが生じてしまうという問題があった。
【００１３】
図１２は、図１１（ｂ）のＡ部分の拡大図である。図１２に示すように、ＬＯＣＯＳ酸化膜１７０の横方向の位置は、加工精度により変動するおそれがある。また、ＬＯＣＯＳ酸化膜１７０の端部は、外側に向かうにつれて膜厚が減少する、三角形の頂点のような先端が尖った断面形状となっている。このような形状であると、ＬＯＣＯＳ酸化膜１７０の端部の横方向の位置により、膜厚も微妙に変化し、エミッタ領域１６０の横方向の大きさもそれによって影響を受けて変動する。同様に、ＬＯＣＯＳ酸化膜１７０の透過により不純物が注入される高濃度ベース領域１５１は、ＬＯＣＯＳ酸化膜１７０の三角形状の膜厚が変化する部分の下方にあるため、ＬＯＣＯＳ酸化膜１７０の加工精度及び膜厚が、その不純物濃度に影響を受ける。
【００１４】
また、高濃度ベース領域１５１の不純物濃度は、トランジスタの動作中、エミッタ領域１６０から注入された小数キャリアの拡散長に影響を及ぼす。一方、低濃度ベース領域１５２は、ＬＯＣＯＳ酸化膜１７０の厚膜部分を通して打ち込まれているので、高濃度ベース領域１５１よりも、不純物濃度が低い。また、低濃度ベース領域１５２は、不純物濃度が低いので、小数キャリアの拡散長が長い。このように、高濃度ベース領域１５１から低濃度ベース領域１５２にかけて、不純物の濃度勾配があるので、高濃度ベース領域１５１に注入された小数キャリアは、効率よく低濃度ベース領域１５２に移送され、トランジスタの横方向の寄生動作が大きくなってしまうという問題があった。
【００１５】
更に、特許文献１に記載の構成では、エミッタ領域を酸化膜の側壁で精度よく形成することは可能であるが、上述のように、複雑な工程を必要とし、製造工程が複雑化し、コスト増にも繋がるという問題があった。また、通常のＭＯＳトランジスタの製造工程とは異なる工程が多く、バイポーラトランジスタの製造を、ＭＯＳトランジスタの工程と同じ工程で製造することができず、工程数の増加に繋がるという問題があった。
【００１６】
そこで、本発明は、簡素な工程で、デバイスの特性を均一化することができる半導体装置の製造方法及び半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、第１の発明に係る半導体装置の製造方法は、半導体基板（４０）の表面の所定領域（４１）に、ＬＯＣＯＳ酸化膜（７０）を形成するＬＯＣＯＳ酸化膜形成工程と、
該ＬＯＣＯＳ酸化膜（７０）と前記半導体基板（４０）の表面の境界を覆うように、ポリシリコン膜（９０）を形成するポリシリコン形成工程と、
該ポリシリコン膜（９０）をマスクとして、前記半導体基板（４０）の表面にイオンの打ち込みを行い、前記半導体基板（４０）の表面に、不純物領域（６０）を形成するイオン打ち込み工程と、を含むことを特徴とする。
【００１８】
これにより、加工精度の高いポリシリコン膜をマスクとして利用することができ、簡素な製造工程で高精度に不純物領域を形成することができる。
【００１９】
第２の発明は、第１の発明に係る半導体装置の製造方法において、
前記ＬＯＣＯＳ酸化膜形成工程と前記ポリシリコン形成工程との間に、前記ＬＯＣＯＳ酸化膜（７０）を透過する高エネルギーのイオン打ち込みを行う高エネルギーイオン打ち込み工程を含むことを特徴とする。
【００２０】
これにより、高エネルギーイオン打ち込みにより形成された不純物領域の表面に、更に別の不純物領域を形成する半導体装置の製造工程にも利用することができ、種々の半導体装置について高精度な不純物領域の形成を行うことができる。
【００２１】
第３の発明は、第１又は第２の発明に係る半導体装置の製造方法において、
前記不純物領域（６０）は、トランジスタの活性領域であることを特徴とする。
【００２２】
これにより、トランジスタの活性領域を高精度に形成することができ、特性が良好でバラツキの少ないトランジスタを製造することができる。
【００２３】
第４の発明は、第３の発明に係る半導体装置の製造方法において、
前記トランジスタは、バイポーラトランジスタであることを特徴とする。
【００２４】
これにより、特性が良好でバラツキの少ないバイポーラトランジスタを製造することができる。
【００２５】
第５の発明は、第４の発明に係る半導体装置の製造方法において、
前記バイポーラトランジスタは、ＮＰＮ型トランジスタであって、
前記活性領域は、エミッタ領域（６０）であることを特徴とする。
【００２６】
第６の発明は、第５の発明に係る半導体装置の製造方法において、
前記エミッタ領域（６０）の端部は、前記ＬＯＣＯＳ酸化膜（７０）の端部と対向していることを特徴とする。
【００２７】
第７の発明は、第１〜５のいずれかの発明に係る半導体装置の製造方法において、
前記半導体基板の表面の前記所定領域（４１）外に、前記ＬＯＣＯＳ酸化膜形成工程において、ＭＯＳトランジスタの形成領域を定めるＬＯＣＯＳ酸化膜（７０）を更に形成し、
前記ポリシリコン形成工程において、前記ＭＯＳトランジスタのゲートを更に形成し、
前記不純物形成工程において、前記ＭＯＳトランジスタのドレイン領域（６２）及びソース領域（６３）を更に形成し、前記所定領域外にＭＯＳトランジスタを同時に形成することを特徴とする。
【００２８】
これにより、ＭＯＳトランジスタを製造するプロセスを利用しつつ、余分な工程を増やすことなく、特性が良好でバラツキの少ない半導体装置を製造することができる。
【００２９】
第８の発明は、第７の発明に係る半導体装置の製造方法において、
前記ＭＯＳトランジスタは、ＣＭＯＳであることを特徴とする。
【００３０】
第９の発明に係る半導体集積回路装置は、第３〜８のいずれかの発明に係るトランジスタを用いて、基準電圧生成回路を構成し、
該基準電圧生成回路を含むことを特徴とする。
【００３１】
これにより、特性が良好でバラツキの少ない半導体集積回路装置を提供することができる。
【００３２】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
【発明の効果】
【００３３】
本発明によれば、特性が良好で均一な半導体装置又は半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】ＬＯＣＯＳ酸化膜形成工程を示した図である。図１（ａ）は、半導体装置が製造される半導体基板４０の平面図である。図１（ｂ）は、半導体基板４０の断面図である。
【図２】高エネルギーイオン打ち込み工程を示した図である。図２（ａ）は、バイポーラトランジスタ形成領域４１の平面図である。図２（ｂ）は、半導体基板４０の断面図である。
【図３】熱処理工程を示した図である。図３（ａ）は、バイポーラトランジスタ形成領域４１の平面図である。図３（ｂ）は、半導体基板４０の断面図である。
【図４】ゲート酸化膜形成工程を示した図である。図４（ａ）は、バイポーラトランジスタ形成領域４１の平面図である。図４（ｂ）は、半導体基板１０の断面図である。
【図５】ポリシリコン膜形成工程を示した図である。図５（ａ）は、バイポーラトランジスタ形成領域４１の平面図である。図５（ｂ）は、半導体基板４０の断面図である。
【図６】イオン打ち込み工程を示した図である。図６（ａ）は、バイポーラトランジスタ形成領域４１の平面図である。図６（ｂ）は、半導体基板４０の断面図である。
【図７】熱処理工程を示した図である。図７（ａ）は、バイポーラトランジスタ形成領域４１の平面図である。図７（ｂ）は、半導体基板４０の断面図である。
【図８】図７（ｂ）のBの部分を拡大した図である。
【図９】本実施例に係るＮＰＮ型バイポーラトランジスタの動作例を説明する図である。
【図１０】従来の半導体装置の製造方法の一例を示した図である。図１０（ａ）は、ＬＯＣＯＳ酸化膜形成工程を示した図である。図１０（ｂ）は、ベース領域形成工程を示した図である。図１０（ｃ）は、熱処理工程を示した図である。図１０（ｄ）は、ゲート酸化膜形成工程を示した図である。
【図１１】従来の半導体装置の製造方法の図１０の続きの工程を示した図である。図１１（ａ）は、エミッタ領域形成工程を示した図である。図１１（ｂ）は、熱処理工程を示した図である。
【図１２】図１２は、図１１（ｂ）のＡ部分の拡大図である。
【発明を実施するための形態】
【００３５】
以下、図面を参照して、本発明を実施するための形態の説明を行う。
【００３６】
図１乃至図７は、本発明の実施例に係る半導体装置の製造方法の一連の工程を示した図である。
【００３７】
図１は、ＬＯＣＯＳ酸化膜形成工程を示した図である。図１（ａ）は、半導体装置が製造される半導体基板４０の平面図であり、図１（ｂ）は、半導体基板４０の断面図である。
【００３８】
図１（ｂ）において、半導体基板４０は、シリコン基板１０と、Ｎ層２０と、Ｐ層３０とを有する。また、半導体基板４０の表面に、ＬＯＣＯＳ酸化膜７０が形成されている。シリコン基板１０は、他の半導体材料からなる基板であってもよいが、本実施例においては、シリコン基板１０を用いた例を挙げて説明する。N層２０は、例えば、エピタキシャル成長によって形成されてもよい。
【００３９】
半導体基板４０の表面は、バイポーラトランジスタ形成領域４１と、ＭＯＳトランジスタ形成領域４２とを有している。本実施例に係る半導体装置の製造方法は、ＭＯＳトランジスタの通常の製造工程を利用しつつ、高精度に不純物領域が形成された半導体装置を製造することができる。よって、図１乃至図７においては、本実施例に係る半導体装置の製造方法によりＮＰＮ型バイポーラトランジスタを製造するとともに、ＮチャネルＭＯＳトランジスタを同じ半導体基板４０上に形成する例を示すこととする。但し、本実施例に係る半導体装置の製造方法は、ＭＯＳトランジスタを同時に製造する工程だけでなく、単独でデバイスの製造に用いることができるので、ＭＯＳトランジスタの製造は、必ずしも同時に行われる必要は無い。
【００４０】
図１（ｂ）に示すように、ＬＯＣＯＳ酸化膜形成工程においては、ＬＯＣＯＳ法により、半導体基板４０の表面に、ＬＯＣＯＳ酸化膜７０が形成される。ＬＯＣＯＳ酸化膜７０は、素子分離のため、バイポーラトランジスタ形成領域４１と、ＮチャネルＭＯＳトランジスタ４２とを分離する位置に形成される。また、ＬＯＣＯＳ酸化膜７０は、イオン打ち込み時のマスクとしても用いられるため、バイポーラトランジスタ形成領域４１内においては、高濃度の不純物領域を形成しない位置にも設けられている。なお、バイポーラトランジスタ形成領域４１と、ＭＯＳトランジスタ形成領域４２との間には、素子分離を行うべく、半導体基板４０の縦方向（深さ方向）にP層３０が設けられている。
【００４１】
図１（ａ）においては、半導体基板１０の表面の大半がＬＯＣＯＳ酸化膜７０で覆われ、ＬＯＣＯＳ酸化膜７０で覆われていない領域に、半導体基板４０のN層２０が露出した図が示されている。このように、ＬＯＣＯＳ酸化膜形成工程においては、ＬＯＣＯＳ酸化膜７０が半導体基板４０の表面に形成され、ＬＯＣＯＳ酸化膜７０が、素子分離酸化膜又はマスクとして機能する。なお、図１（ａ）においては、バイポーラトランジスタ形成領域４１の表面のみが示されており、図２乃至図７においても同様に、平面図については、バイポーラトランジスタ形成領域４１のみを示すこととする。
【００４２】
また、半導体基板４０は、半導体材料であれば、種々の半導体材料からなる基板として構成することができる。例えば、半導体基板は、シリコン基板として構成されてもよい。また、本実施例に係る半導体装置の製造方法においては、半導体基板４０が、Ｎ型の導電型である場合を例に挙げて説明することとする。
【００４３】
図２は、高エネルギーイオン打ち込み工程を示した図である。図２（ａ）は、バイポーラトランジスタ形成領域４１の平面図であり、図２（ｂ）は、半導体基板４０の断面図である。
【００４４】
図２（ｂ）において、半導体基板４０の表面に、レジスト１００が膜状に塗布され、イオンが打ち込まれた状態が示されている。高エネルギーイオン打ち込み工程においては、半導体基板１０の表面に、不純物であるイオンが高エネルギーで打ち込まれ、ベース領域５０及びＰ型ウェル層５５が形成される。イオンは、例えば、ボロンが用いられてもよい。この場合、Ｎ型の半導体基板１０の表面に、Ｐ型不純物領域であるベース領域５０及びＰ型ウェル層５５が形成されることになる。レジスト１００は、半導体基板４０上のP型不純物領域５０、５５を形成しない部分を覆うように、パターニングされて選択的に形成される。
【００４５】
レジスト１００の形成後は、半導体基板４０にイオンを高エネルギーで打ち込み、ベース領域５０及びＰ型ウェル層５５を形成するが、イオンは高エネルギーで打ち込まれるため、ＬＯＣＯＳ酸化膜７０を透過して、ＬＯＣＯＳ酸化膜７０の下にもベース領域５０及びＰ型ウェル層５５が形成される。なお、ここで言う高エネルギーは、半導体基板１０に打ち込まれたイオンが、ＬＯＣＯＳ酸化膜７０を透過してＬＯＣＯＳ酸化膜７０の下に不純物領域を形成できる程のエネルギーという意味であり、具体的なエネルギー値は、半導体基板４０やイオンの材質等により変化し得る。
【００４６】
ベース領域５０内において、ＬＯＣＯＳ酸化膜７０で覆われていない、半導体基板４０の表面が露出した部分は、不純物の濃度が高い高濃度ベース領域５１となる。また、ＬＯＣＯＳ酸化膜７０に覆われたＬＯＣＯＳ酸化膜７０の下方の部分は、低濃度ベース領域５２となる。ＭＯＳトランジスタ形成領域４２にも同様に、高濃度Ｐ型ウェル層５６及び低濃度P型ウェル層５７を含むP型ウェル層５５が形成される。
【００４７】
図２（ａ）においては、バイポーラトランジスタ形成領域４１の平面図が示されている。枠状にレジスト１００が形成され、レジスト１００の開口１０１に、マスクとして機能するＬＯＣＯＳ酸化膜７０と、ベース領域５０が露出した状態を示している。
【００４８】
図３は、熱処理工程を示した図である。図３（ａ）は、バイポーラトランジスタ形成領域４１の平面図であり、図３（ｂ）は、半導体基板４０の断面図である。
【００４９】
熱処理工程においては、高エネルギーイオン打ち込み工程で用いたレジスト１００が除去された後、半導体基板４０が加熱処理され、ベース領域５０及びＰ型ウェル層５５内の不純物を拡散させ、不純物濃度分布の均一化が図られる。また、熱処理工程において、ベース領域５０及びＰ型ウェル層５５の大きさが、側方及び下方に拡大される。
【００５０】
図３（ｂ）には、図２（ｂ）と比較して、ベース領域５０及びＰ型ウェル層５５が横方向及び下方向に拡大した状態の半導体基板４０が示されている。図３（ｂ）に示すように、半導体基板４０が露出した部分は、高濃度ベース領域５１及び高濃度Ｐ型ウェル層５６が拡大し、ＬＯＣＯＳ酸化膜７０の下方は、低濃度ベース領域５２及び低濃度Ｐ型ウェル層５７が拡大した状態が示されている。
【００５１】
図３（ａ）は、バイポーラトランジスタ形成領域４１の平面図を透過的に示している。なお、参照符号の括弧内の符号が、透過的に表された領域を示している。図２（ａ）において、レジスト１００で覆われていた部分には、ＬＯＣＯＳ酸化膜７０及び半導体基板４０の露出部分が示されている。一方、図２（ａ）において、レジスト１００の開口１０１に該当した部分については、ＬＯＣＯＳ酸化膜７０が形成されていない部分は、高濃度ベース領域５１となり、ＬＯＣＯＳ酸化膜７０が形成されていた部分は、低濃度ベース領域５２となっている。
【００５２】
このように、レジスト１００の有無により、ベース領域５０及びＰ型ウェル層５５の形成領域が制御され、ＬＯＣＯＳ酸化膜７０の有無により、ベース領域５０及びＰ型ウェル層５５内の不純物濃度が制御される。
【００５３】
図４は、ゲート酸化膜形成工程を示した図である。図４（ａ）は、バイポーラトランジスタ形成領域４１の平面図であり、図４（ｂ）は、半導体基板１０の断面図である。
【００５４】
ゲート酸化膜形成工程においては、ベース領域５０及びＰ型ウェル層５５の表面の露出部分に、ゲート酸化膜８０が形成される。ゲート酸化膜８０は、ＭＯＳトランジスタ製造工程において、ゲート形成領域に形成する薄膜状の酸化膜である。この、薄膜状のゲート酸化膜８０を、ＭＯＳトランジスタ形成領域４２だけでなく、バイポーラトランジスタ形成領域４１にも形成する。なお、ゲート酸化膜は、種々の材料で構成されてよいが、例えば、ＳｉＯ２酸化膜で構成されてもよい。
【００５５】
また、ゲート酸化膜８０を形成する領域は、ＬＯＣＯＳ酸化膜７０の存在しない、半導体基板４０の表面が露出した部分であるので、N層２０の表面、高濃度ベース領域５１又は高濃度Ｐ型ウェル層５６のいずれかになる。
【００５６】
図４（ａ）は、バイポーラトランジスタ形成領域４１の透過的な平面図を示しているが、図３（ａ）と略同様の図となる。図４（ａ）において、高濃度ベース領域５１の部分と、半導体基板４０のＮ層２０が露出した部分は、表面が薄膜状のゲート酸化膜８０で覆われるが、透過的に図を描くと、図３（ａ）と同様の平面構成となる。
【００５７】
図５は、ポリシリコン膜形成工程を示した図である。図５（ａ）は、バイポーラトランジスタ形成領域４１の平面図であり、図５（ｂ）は、半導体基板４０の断面図である。
【００５８】
図５（ｂ）のバイポーラトランジスタ形成領域４１において、ＬＯＣＯＳ酸化膜７０と半導体基板４０の表面の境界を覆うように、ポリシリコン膜９０が形成されている。ポリシリコン膜９０は、ＭＯＳトランジスタ製造工程において、ゲートを形成する際に用いる。よって、ＭＯＳトランジスタ形成領域４２においては、ゲートとしてポリシリコン膜９０が形成されている。
【００５９】
一方、バイポーラトランジスタ形成領域４１においては、ポリシリコン膜９０は、マスクとして利用されるために形成される。図１２において説明したように、ＬＯＣＯＳ酸化膜７０の端部は、先端に接近するにつれて先が細くなって厚さが薄くなる形状であり、加工精度を高精度にすることができない。そこで、本実施例に係る半導体装置の製造方法においては、加工精度の高いポリシリコン膜９０を用いて、高精度にマスクを形成している。よって、マスクの端部は、ＬＯＣＯＳ酸化膜７０ではなく、ポリシリコン膜９０となり、マスク端部の位置を高精度に定めることができる。ポリシリコンは、本来的には、ＭＯＳトランジスタのゲートとして用いられる材料であり、ＭＯＳトランジスタのゲート長及びゲート幅は高精度に管理されているので、高精度な加工でポリシリコン膜９０を形成することが、十分に可能となる。
【００６０】
このように、マスクとしての加工精度に問題があるＬＯＣＯＳ酸化膜７０の端部の代わりに、マスクとしての端部を加工精度の高いポリシリコン膜９０で形成することにより、高精度にマスク形状を加工することができる。よって、ポリシリコン膜９０は、ＬＯＣＯＳ酸化膜７０と半導体基板４０の表面の境界を覆うように、半導体基板４０の表面とＬＯＣＯＳ酸化膜７０の傾斜部分に跨るように形成する。これにより、ＬＯＣＯＳ酸化膜７０の厚さが十分ある中央部分はそのままＬＯＣＯＳ酸化膜７０を活かし、加工精度が低下する先端の傾斜部分を覆うようにすれば、最小限のポリシリコン膜９０の形成で機能的に十分なマスク効果を得ることができる。
【００６１】
また、ポリシリコン膜形成工程は、通常のＭＯＳトランジスタの製造プロセスで行われる工程であるから、バイポーラトランジスタを製造するために、ＭＯＳトランジスタの製造工程に余分な工程を追加する必要がなく、ＭＯＳトランジスタの製造プロセスと同じ工程数で高精度なマスクを形成することができる。
【００６２】
図５（ａ）は、バイポーラトランジスタ形成領域１１の平面図を示している。高濃度P型不純物領域５１の周囲を、ポリシリコン膜９０が囲むような平面構成となっている。その他の部分は、図４（ａ）と同様であるので、説明を省略する。
【００６３】
図６は、イオン打ち込み工程を示した図である。図６（ａ）は、バイポーラトランジスタ形成領域４１の平面図であり、図６（ｂ）は、半導体基板４０の断面図である。
【００６４】
図６（ｂ）において、半導体基板４０の表面に、レジスト１０２が選択的に形成されてパターニングされている。また、ベース領域５０の高濃度ベース領域５１の表面に、不純物領域であるエミッタ領域６０が形成されている。同様に、Ｐ型ウェル層５５の表面には、ドレイン領域６２及びソース領域６３が形成されている。イオン打ち込み工程においては、領域５０の表面に、イオンの打ち込みが行われ、更に不純物領域が形成される。また、バーポーラトランジスタ形成領域４１のＮ層２０が露出した部分の表面には、コレクタコンタクト領域６１が形成される。
【００６５】
イオン打ち込み工程においては、まず、レジスト１０２のパターニングが行われ、不純物領域を形成しない部分がレジスト１０２で覆われる。次いで、レジスト１０２と、ＬＯＣＯＳ酸化膜７０と、ポリシリコン膜９０とをマスクとして、イオンの打ち込みが行われる。この場合、ＬＯＣＯＳ酸化膜７０をマスクの一部として用いるので、イオンは、ＬＯＣＯＳ酸化膜７０を透過しない程度の低エネルギーで打ち込まれる。また、ＬＯＣＯＳ酸化膜７０で覆われていない部分は、薄膜状のゲート酸化膜８０で覆われているので、ゲート酸化膜８０は透過するレベルの低エネルギーで、イオンは打ち込まれる。打ち込まれるイオンは、例えば、リンが用いられてもよい。これにより、エミッタ領域６０、コレクタコンタクト領域６１、ドレイン領域６２及びソース領域６３が、Ｐ型不純物領域５０の表面にＮ型の導電型で形成されることになる。なお、ドレイン領域６２とソース領域６３は、同じ不純物領域であるので、配置が逆であってもよい。
【００６６】
エミッタ領域６０の形状及び大きさは、マスクとして機能するポリシリコン膜９０により高精度に定められ、エミッタ領域６０を高精度に形成することができる。これにより、ベース領域５０の、高濃度ベース領域５１の横幅の大きさを適切に確保することができる。
【００６７】
図６（ａ）は、バイポーラトランジスタ形成領域４１の平面図を示しているが、レジスト１０２と、ＬＯＣＯＳ酸化膜７０と、ポリシリコン膜９０により、マスクが形成され、エミッタ領域６０にイオンの打ち込みが行える状態となっていることが示されている。
【００６８】
図７は、熱処理工程を示した図である。図７（ａ）は、バイポーラトランジスタ形成領域４１の平面図であり、図７（ｂ）は、半導体基板４０の断面図である。
【００６９】
熱処理工程においては、レジスト１０２を除去した後、半導体基板４０が加熱処理される。これにより、図７（ｂ）に示すように、半導体基板４０の表面に形成されたエミッタ領域６０、コレクタコンタクト領域６１、ドレイン領域６２及びソース領域６３が側方及び下方に拡大する。
【００７０】
なお、エミッタ領域６０、コレクタコンタクト領域６１、ドレイン領域６２及びソース領域６３は、低エネルギーのイオン打ち込みにより半導体基板４０の表面上に薄く形成され、ベース領域５０及びＰ型ウェル層５５と比較して、厚さが相当に薄い層である。よって、熱拡散による側方への拡大量は、ベース領域５０の熱拡散時に比較して相当に小さくなり、高濃度ベース領域５１に大きく食い込まず、エミッタ領域６０の端部を十分に制御することができる。
【００７１】
また、バイポーラトランジス形成領域４１のポリシリコン膜９０は、ＬＯＣＯＳ酸化膜７０と同様に、半導体基板４０上に残されたままとなるが、ゲート酸化膜８０によりエミッタ領域６０及びベース領域５０とは、電気的に断線されており、電圧が印加される訳ではないので、何らバイポーラトランジスタの動作に悪影響は及ぼさない。また、ＭＯＳトランジスタ形成領域４２においては、ポリシリコン膜９０は、ゲートとして形成され、機能することになる。
【００７２】
図７（ａ）は、バイポーラトランジスタ形成領域４１の平面図を透過的に示しているが、ゲート酸化膜８０で表面を覆われたエミッタ領域６０が、ポリシリコン膜９０に周囲が囲まれている状態が示されている。また、ＬＯＣＯＳ酸化膜７０の下には、低濃度ベース領域５２が形成された状態が示されている。なお、高濃度ベース領域５１が、ポリシリコン膜９０に覆われず、ゲート酸化膜８０にのみ覆われて露出した部分は、ベースコンタクト領域である。ここから、ベースへの電流入力を行うことになる。
【００７３】
このように、本実施例に係る半導体装置の製造方法においては、図１乃至図７に示した一連の工程を経て、ＮＰＮ型バイポーラトランジスタを製造することができる。
【００７４】
図８は、図７（ｂ）のBの部分を拡大した図である。図８において、完成したバイポーラトランジスタのエミッタ領域６０と、ベース領域５０の境界部分が示されている。図８に示すように、ＬＯＣＯＳ酸化膜７０の横方向の位置が変動しても、ポリシリコン膜９０によりマスクが形成されているので、ＬＯＣＯＳ酸化膜７０の影響を受けず、エミッタ領域６０を高精度に形成することができる。これにより、エミッタ領域６０の端部が高濃度ベース領域５１に食い込むことを回避することができ、高濃度ベース領域５１の横方向の領域を十分に確保することができる。
【００７５】
図９は、本実施例に係るＮＰＮ型バイポーラトランジスタの動作例を説明するための図である。図９において、ＮＰＮ型バイポーラトランジスタは、エミッタ領域６０に注入された小数キャリアの電子が、縦に移動してベース領域５０を通過し、コレクタ領域であるＮ層２０に流れ込む動作が好ましい正常な動作である。しかしながら、エミッタ領域６０を側方から囲んでいる高濃度ベース領域５１の幅が小さいと、小数キャリアが縦方向ではなく、横方向に流れてしまう。また、高濃度ベース領域５１と、低濃度ベース領域５２は、不純物の濃度勾配があるので、高濃度ベース領域５１に注入された小数キャリアは、効率良く低濃度ベース領域５２に移送される。つまり、寄生動作をしてしまう。
【００７６】
一方、高濃度ベース領域５１の幅が十分に長ければ、小数キャリアが高濃度ベース領域５１に注入され、更に低濃度ベース領域５２に移動する状態を抑制することができ、寄生動作を防止することができる。
【００７７】
図８に戻る。図８に示すように、加工精度の高いポリシリコン膜９０で、ＬＯＣＯＳ酸化膜７０と半導体基板４０の表面の境界を覆うように形成し、これをマスクとしてイオン打ち込み工程を行うことにより、エミッタ領域６０の端部が、ポリシリコン膜９０に対向するように形成される。また、加工精度の高いポリシリコン膜９０のマスクでエミッタ領域６０の面積を規定することにより、エミッタ領域６０の面積のバラツキを抑えることができる。また、エミッタ領域６０の端部を設計通りに規定して加工することにより、エミッタ領域６０を側方から囲んでいる高濃度ベース領域５１の横方向の長さを大きくし、バイポーラトランジスタを縦方向に動作させることができる。これにより、設計通りの特性を有するバイポーラトランジスタとすることができる。更に、バイポーラトランジスタは、ＭＯＳトランジスタと同様の工程を用いて製造することができ、同一の半導体基板４０上にバイポーラトランジスタとＭＯＳトランジスタを製造する場合にも、効率的に半導体装置を製造することができる。
【００７８】
なお、本実施例に係る半導体装置の製造方法により製造された半導体装置は、種々の電子回路に利用することができ、例えば、基準電圧生成回路として構成することができる。そして、半導体装置をパッケージに収容することにより、半導体集積回路装置として構成することができる。これにより、不純物領域が設計通りに形成され、特性のバラツキの無い優れた特性を有する半導体集積回路装置とすることができる。
【００７９】
また、本実施例においては、半導体装置として、ＮＰＮ型バイポーラトランジスタを製造する例を挙げて説明したが、ＬＯＣＯＳ酸化膜７０をマスクとしてイオン打ち込み工程を実行する半導体製造工程であれば、種々の半導体装置の製造工程に適用することができる。また、ＭＯＳトランジスタ形成領域４２には、ＣＭＯＳを製造するようにしてもよい。ＣＭＯＳの製造工程も、ＭＯＳトランジスタの製造工程と同様であるので、本実施例を同様に適用することができる。
【００８０】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【産業上の利用可能性】
【００８１】
本発明は、バイポーラトランジスタ等を含む半導体装置の製造工程や、これらをデバイスとして用いる半導体集積回路装置に利用することができる。
【符号の説明】
【００８２】
１０、１１０    シリコン基板
２０、１２０    Ｎ層
３０    Ｐ層
４０、１４０    半導体基板
４１    バイポーラトランジスタ形成領域
４２    ＭＯＳトランジスタ形成領域
５０、１５０    ベース領域
５１、１５１    高濃度ベース領域
５２、１５２    低濃度ベース領域
６０、１６０    エミッタ領域
６１    コレクタコンタクト領域
６２    ドレイン領域
６３    ソース領域
７０、１７０    ＬＯＣＯＳ酸化膜
８０、１８０    ゲート酸化膜
９０    ポリシリコン膜
１００、１０２、２００、２０２    レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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