(57)【要約】【課題】高耐圧且つ低オン抵抗な半導体装置及びこれを含む半導体集積回路装置を歩留まり良く、安価に提供する。【解決手段】第１導電型の半導体基板（１）と、前記第１導電型と反対の第２導電型であって前記半導体基板の表面側に形成されたソース領域（１１）、低濃度ドレイン領域（１２）及び高濃度ドレイン領域（１３）と、前記半導体基板上に形成されたゲート絶縁膜（１４）と、前記ゲート絶縁膜上に形成されたゲート電極と、を備える半導体装置（１０）であって、前記ゲート電極は、前記低濃度ドレイン領域の少なくとも一部を覆うように形成され、且つ、前記低濃度ドレイン領域の上方において開孔（１６）を有することを特徴とする半導体装置。前記低濃度ドレイン領域と高濃度ドレイン領域とは互いに隣接することが好ましい。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記第１導電型と反対の第２導電型であって前記半導体基板の表面側に形成されたソース領域、低濃度ドレイン領域及び高濃度ドレイン領域と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を備える半導体装置であって、
前記ゲート電極は、前記低濃度ドレイン領域の少なくとも一部を覆うように形成され、且つ、前記低濃度ドレイン領域の上方において開孔を有することを特徴とする半導体装置。
【請求項２】
前記低濃度ドレイン領域と高濃度ドレイン領域とは互いに隣接することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、平面的に見て前記低濃度ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板は、炭化シリコンを材料とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
第１導電型の半導体基板上に複数の半導体素子を形成して成る半導体集積回路であって、
前記複数の半導体素子の少なくとも１つが、前記第１導電型と反対の第２導電型であって前記半導体基板の表面側に形成されたソース領域、低濃度ドレイン領域及び高濃度ドレイン領域と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を備え、
前記ゲート電極は、前記低濃度ドレイン領域の少なくとも一部を覆うように形成され、且つ、前記低濃度ドレイン領域の上方において開孔を有することを特徴とする半導体集積回路装置。
【請求項６】
前記複数の半導体素子が、第１のＭＯＳＦＥＴと前記第１のＭＯＳＦＥＴよりも高耐圧な第２のＭＯＳＦＥＴとを含む半導体集積回路装置であって、
前記第１のＭＯＳＦＥＴは、前記半導体基板の表面側に形成された第１のソース領域及び第１のドレイン領域を備え、
前記第２のＭＯＳＦＥＴは、前記第２導電型であって前記半導体基板の表面側に形成された第２のソース領域、前記低濃度ドレイン領域及び前記高濃度ドレイン領域と、
前記半導体基板上に形成された前記ゲート絶縁膜と、
前記ゲート絶縁膜上に形成された前記ゲート電極と、を備え、
前記ゲート電極は、前記低濃度ドレイン領域の少なくとも一部を覆うように形成され、且つ、前記低濃度ドレイン領域の上方において開孔を有することを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
第１導電型の半導体基板と、
前記第１導電型と反対の第２導電型であって前記半導体基板の表面側に形成されたソース領域、低濃度ドレイン領域及び高濃度ドレイン領域と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を備える半導体装置の製造方法であって、
前記ゲート電極の一部に開孔を形成する第１の工程と、
前記第１の工程の後、前記ゲート電極をマスクとしてイオン注入して前記低濃度ドレイン領域を形成する第２の工程と、を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体集積回路装置及び半導体装置の製造方法に関し、特にＧＯＬＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有する半導体装置及び半導体集積回路装置並びにその製造方法に関する。
【背景技術】
【０００２】
ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）型のＭＯＳＦＥＴは、高耐圧半導体装置として知られ、特に低耐圧なロジック系のＭＯＳＦＥＴと高耐圧なパワー系のＭＯＳＦＥＴとが同一の半導体基板上に形成される半導体集積回路装置に用いられる。ＬＤＤ型のＭＯＳＦＥＴは、ドレイン領域に形成される低濃度領域がゲート・ドレイン間の電界を緩和することで高耐圧化が達成される。また、ＧＯＬＤ構造を有するＭＯＳＦＥＴは、高耐圧且つ低オン抵抗な半導体装置として知られる。ＧＯＬＤ型のＭＯＳＦＥＴは、低濃度領域がゲート電極と重なり合う領域を有する。この領域を制御することで、高耐圧化と低オン抵抗化とを同時に得ることができる。
【０００３】
特許文献１には、ＭＯＳＦＥＴのゲート電極を形成する工程において、ポリシリコンをパターニングするためのレジストマスクとしてポジ型化学増幅レジストを使用することが開示される。ポジ型化学増幅レジストをマスクとしてポリシリコンをエッチングすることで、断面的に見て凸形状のゲート電極が形成される。凸形状のゲート電極をマスクとしてイオン注入することで、ゲート電極と重なり合う低濃度領域が得られる。
【０００４】
また、特許文献２には、ＭＯＳＦＥＴのゲート電極上に積層した酸化膜とレジストパターンとを使用することが開示される。酸化膜はゲート電極よりも狭幅にエッチングされ、レジストパターンはゲート電極炉等幅に形成される。レジストパターンをマスクとしてイオン注入することで高濃度領域が形成され、レジストパターンを除去した後、酸化膜をマスクとしてイオン注入することでゲート電極と重なり合う低濃度領域が形成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２９３４２１号公報
【特許文献２】特開２００７−２４２７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１は、ポジ型化学増幅レジストを露光及び現像した後に残存する庇状のレジスト幅を制御することが困難である。その結果、ゲート電極の形状及び低濃度領域が安定して得られにくく、ＭＯＳＦＥＴの製造歩留まりが低くなるという問題点がある。
【０００７】
また、特許文献２は、ゲート電極上に酸化膜とレジストパターンとを形成する工程及び除去する工程とが必要であり、製造工程が複雑化してしまう。その結果、ＭＯＳＦＥＴが高コスト化してしまうという問題点がある。
【０００８】
本発明は、上記の課題に鑑み、高耐圧且つ低オン抵抗な半導体装置及びこれを含む半導体集積回路装置を歩留まり良く、安価に提供することである。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明に係る半導体装置は、第１導電型の半導体基板と、前記第１導電型と反対の第２導電型であって前記半導体基板の表面側に形成されたソース領域、低濃度ドレイン領域及び高濃度ドレイン領域と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備える半導体装置であって、
前記ゲート電極は、前記低濃度ドレイン領域の少なくとも一部を覆うように形成され、且つ、前記低濃度ドレイン領域の上方において開孔を有することを特徴とする。
また、本発明に係る半導体集積回路装置は、第１導電型の半導体基板上に複数の半導素子を形成して成る半導体集積回路であって、
前記複数の半導体素子の少なくとも１つが、前記第１導電型と反対の第２導電型であって前記半導体基板の表面側に形成されたソース領域、低濃度ドレイン領域及び高濃度ドレイン領域と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、
前記ゲート電極は、前記低濃度ドレイン領域の少なくとも一部を覆うように形成され、且つ、前記低濃度ドレイン領域の上方において開孔を有することを特徴とする。
また、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板と、前記第１導電型と反対の第２導電型であって前記半導体基板の表面側に形成されたソース領域、低濃度ドレイン領域及び高濃度ドレイン領域と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備える半導体装置の製造方法であって、
前記ゲート電極の一部に開孔を形成する第１の工程と、前記第１の工程の後、前記ゲート電極をマスクとしてイオン注入して前記低濃度ドレイン領域を形成する第２の工程と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明は以上のように構成されているので、高耐圧且つ低オン抵抗な半導体装置及びこれを含む半導体集積回路装置を歩留まり良く、安価に提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る半導体装置及び半導体集積回路装置の主要部の平面図及び断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３】本発明の実施形態の変形例に係る半導体装置の主要部の平面図である。
【図４】本発明の実施形態の変形例に係る半導体装置の主要部の平面図及び断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態に係る半導体装置、半導体集積回路装置及び半導体装置の製造方法について説明する。ただし、図面は模式的なものであり、現実のものとは異なる。
【００１３】
図１（ａ）は、本発明の実施形態に係る半導体集積回路装置１００の主要部の平面構造を示す図であり、図１（ｂ）は、半導体集積回路装置１００の主要部の断面構造を示す図である。
【００１４】
本発明の実施形態に係る半導体集積回路装置１００は、同一の半導体基板１上に形成された高耐圧なＭＯＳＦＥＴセル１０と低耐圧なＭＯＳＦＥＴセル２０とを有する。ＭＯＳＦＥＴ１０及びＭＯＳＦＥＴ２０は、それぞれ横型ＭＯＳＦＥＴであり、半導体基板１の表面側（図１（ｂ）における上側）において、それぞれの間には素子分離領域としてのフィールド酸化膜２が形成される。
【００１５】
ＭＯＳＦＥＴ１０は、本発明における半導体装置であり、ｐ型の半導体基板１と、半導体基板１の表面側に形成されるｎ＋型のソース領域１１、ｎ−型の低濃度ドレイン領域１２及びｎ＋型の高濃度ドレイン領域１３と、半導体基板１上に形成されるゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されるゲート電極１５と、を備える。ソース領域及びドレイン領域は、図示しない開孔部においてソース電極及びドレイン電極に接続される。低濃度ドレイン領域１２は、高濃度ドレイン領域１３よりも低い不純物濃度を有する拡散層である。また、図１（ａ）に示す破線は、低濃度ドレイン領域１２のソース領域１１側の端部を示す。
【００１６】
ＭＯＳＦＥＴ１０は、ＧＯＬＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有し、ＭＯＳＦＥＴ２０よりも高耐圧なＭＯＳＦＥＴである。即ち、低濃度ドレイン領域１２が高濃度ドレイン領域１３に隣接して形成され、低濃度ドレイン領域１２の一部とゲート電極１５の一部とは互いに重なり合う領域を有する。ゲート電極１５は、例えばポリシリコンで形成され、低濃度ドレイン領域１２と重なり合う領域には平面的に見て凹型の開孔１６が複数形成される。開孔１６は、断面的に見てゲート電極１５を貫通するように形成されることが好ましい。開孔１６の幅、長さ及び隣接する開孔との間隔は、ＭＯＳＦＥＴ１０に要求される特性によって決定される。
【００１７】
ＭＯＳＦＥＴ２０は、本発明における半導体素子であり、ｐ型の半導体基板１と、半導体基板１の表面側に形成されるｎ＋型のソース領域２１及びｎ＋型の高濃度ドレイン領域２３と、半導体基板１上に形成されるゲート絶縁膜２４と、ゲート絶縁膜２４上に形成されるゲート電極２５と、を備える。ソース領域及びドレイン領域は、図示しない開孔部においてソース電極及びドレイン電極に接続される。
【００１８】
図２は、本発明の実施形態に係る半導体装置の製造方法を示す工程断面図である。図２を用いて半導体集積回路装置１００におけるＭＯＳＦＥＴ１０の製造方法について説明する。
【００１９】
図２（ａ）に示すように、ｐ型の半導体基板１上にゲート絶縁膜１４が形成される。また、ゲート絶縁膜１４上にポリシリコン膜１５’が形成される。ゲート絶縁膜１４は、周知の熱酸化法或いはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成され、ポリシリコン膜１５’は、周知のＣＶＤ法によって形成される。
【００２０】
次に、図２（ｂ）に示すように、ポリシリコン膜１５’が周知のフォトリソグラフィ工程によりパターニングされ、ゲート電極１５が形成される（第１の工程）。フォトリソグラフィ工程は、平面的に見て凹型の開孔を有するレジストパターンから成るマスク１７を形成する工程と、マスク１７を介してポリシリコン膜１５’をエッチングするＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等のドライエッチング工程を含むことが好ましい。ドライエッチング工程において、ゲート絶縁膜１４は、エッチングストッパ層としての役割を果たすため、ゲート電極１５を貫通する開孔１６が容易に形成される。
【００２１】
次に、図２（ｃ）に示すように、ゲート電極１５をマスクとしてイオン注入工程を行い、低濃度領域１２’が形成される（第２の工程）。本実施形態における低濃度領域１２’は、不純物濃度が１×１０１３ｃｍ−３程度になるように半導体基板１にＰ（リン）イオンを注入することで形成される。低濃度領域１２’は、半導体基板１の表面のうちゲート電極１５が形成されていない領域に形成される。即ち、低濃度領域１２’は、半導体基板１においてゲート電極１５の開孔によって露出する領域にも形成される。イオン注入工程の後、熱拡散工程によって低濃度領域１２’の不純物がゲート電極１５直下の領域にも拡散し、低濃度ドレイン領域１２が形成される。従って、ゲート電極１５と低濃度ドレイン領域１２とは、平面的に見て互いに重なり合う領域を有する。
【００２２】
次に、図２（ｄ）に示すように、周知のフォトリソグラフィ工程によりゲート電極１５の上にマスク１８を形成する（第３の工程）。その後、マスク１８を介してイオン注入工程を行い、ソース領域１１及び高濃度ドレイン領域１３が形成される（第４の工程）。本実施形態におけるソース領域１１及び高濃度ドレイン領域１３は、不純物濃度が１×１０１６ｃｍ−３程度になるようにＰイオンを注入することで形成される。イオン注入工程の後、マスク１８の除去工程等を経て、ＭＯＳＦＥＴ１０が得られる。
【００２３】
本実施形態に係るＭＯＳＦＥＴ１０及び半導体集積回路装置１００の作用効果について説明する。
【００２４】
ＭＯＳＦＥＴ１０のゲート電極１５は、複数の凹型の開孔１６を有する。低濃度ドレイン領域１２は、開孔１６から半導体基板１の表面にイオン注入された不純物が拡散して形成されるため、ゲート電極１５と低濃度ドレイン領域１２とが互いに重なり合うＧＯＬＤ構造を有するＭＯＳＦＥＴ１０が得られる。従って、高耐圧且つ低オン抵抗な半導体装置及びこれを含む半導体集積回路装置を提供することができる。
【００２５】
ゲート電極１５と低濃度ドレイン領域１２とが互いに重なり合う領域は、ゲート電極１５における凹型の開孔１６の寸法（幅、長さ及び間隔）と、不純物の拡散条件（温度、時間）と、によって精度良く制御される。従って、高耐圧且つ低オン抵抗なＭＯＳＦＥＴ及びこれを含む半導体装置の製造歩留まりが、従来の半導体装置に比べて改善される。
【００２６】
低濃度領域１２’（低濃度ドレイン領域１２）は、凹型の開孔１６を有するゲート電極１５をマスクとするイオン注入工程（第２の工程）によって形成される。従って、低濃度領域を形成するためのマスク形成工程を行う必要がなくなり、従来の半導体装置に比べて高耐圧なＭＯＳＦＥＴ及びこれを含む半導体装置を安価に提供することができる。また、低濃度領域１２’がゲート電極１５に対し自己整合的に形成されるため、半導体装置が小型化される。
【００２７】
なお、開孔１６がゲート電極１５を貫通しないように形成された場合においても、上記の作用効果は得られる。
【００２８】
図３は、本発明の実施形態の変形例に係る半導体装置の主要部の平面構造を示す図である。
【００２９】
本実施形態の変形例に係るＭＯＳＦＥＴ１０ａ〜１０ｃは、ゲート電極１５ａ〜１５ｃの開孔形状が、図１（ａ）に示すゲート電極１５の凹型の開孔１６と異なる。例えば、本実施形態の第１の変形例に係るＭＯＳＦＥＴ１０ａは、図３（ａ）に示すように、ゲート電極１５ａが方形の開孔１６ａを有し、第２の変形例に係るＭＯＳＦＥＴ１０ｂは、図３（ｂ）に示すように、ゲート電極１５ｂが円形の開孔１６ｂを有し、第３の変形例に係るＭＯＳＦＥＴ１０ｃは、図３（ｃ）に示すように、ゲート電極１５ｃがアンテナ型の開孔１６ｃを有する。なお、各変形例においてゲート絶縁膜１４の形状は、それぞれ異なっても良い。
【００３０】
本実施形態の変形例に係るＭＯＳＦＥＴによれば、本実施形態に係るＭＯＳＦＥＴ１０及び半導体集積回路装置１００と同様の作用効果が得られる。
【００３１】
図４（ａ）は、本実施形態の第４の変形例に係るＭＯＳＦＥＴ１０ｄの主要部の平面構造を示す図であり、図４（ｂ）は、ＭＯＳＦＥＴ１０ｄの主要部の断面構造を示す図である。
【００３２】
本実施形態の第４の変形例に係るＭＯＳＦＥＴ１０ｄは、半導体基板１’がＳｉＣ（炭化シリコン）の単結晶基板で構成される。その他の構造及び製造方法は、本実施形態に係るＭＯＳＦＥＴ１０と実質的に同一である。
【００３３】
本実施形態の第４の変形例に係るＭＯＳＦＥＴ１０ｄは、半導体基板１’がＳｉＣ（炭化シリコン）の単結晶基板で構成される。その他の構造及び製造方法は、本実施形態に係るＭＯＳＦＥＴ１０と実質的に同一である。
【００３４】
ＳｉＣは、Ｓｉ（シリコン）に比べ不純物の拡散係数が小さいことが知られる。即ち、イオン注入によって半導体基板１’に導入された不純物イオンは、熱拡散工程によって深さ方向及び横方向に拡散しにくい。そのため、ゲート電極１５ｄは、開孔１６ｄの形状が本実施形態に係るＭＯＳＦＥＴ１０のゲート電極１５と実質的に同一であるが、開孔１６ｄの幅及び長さはより大きく形成されることが好ましい。
【００３５】
本実施形態の変形例に係るＭＯＳＦＥＴ１０ｄによれば、本実施形態に係るＭＯＳＦＥＴ１０及び半導体集積回路装置１００と同様の作用効果が得られる。
【００３６】
以上、本発明の実施形態の一例について説明したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において種々の変更が可能である。例えば、ドレイン領域に加えソース領域にも低濃度領域が形成される構造においても本発明の実施は可能である。また、上記の実施形態におけるｐ型及びｎ型の導電型を入れ替えても良く、ゲート電極における開孔の形状及び配置は上記以外の様々な選択が可能である。また、半導体集積回路装置においてＧＯＬＤ型のＭＯＳＦＥＴとともに同一基板上に形成される半導体素子は、ＭＯＳＦＥＴに限定されない。
【符号の説明】
【００３７】
１、１’    半導体基板
２    フィールド酸化膜
１０、２０  ＭＯＳＦＥＴ
１１、２１  ソース領域
１２  低濃度ドレイン領域
１３、２３  高濃度ドレイン領域
１４、２４  ゲート絶縁膜
１５、２５  ゲート電極
１６  開孔
１００  半導体集積回路装置
【図１】
2011100761.tif 000003
【図２】
2011100761.tif 000004
【図３】
2011100761.tif 000005
【図４】
2011100761.tif 000006