【事件の表示】
　特願２０１１−　３５６８３「半導体装置」拒絶査定不服審判事件〔平成２４年　９月１０日出願公開、特開２０１２−１７５４１６、請求項の数（７）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯　
　本願は，平成２３年２月２２日の出願であって，平成２６年１０月２２日付けで拒絶理由が通知され，平成２７年１月２２日付けで意見書が提出がされ，同年３月４日付けで拒絶査定（以下，「原査定」という）がされ，これに対し，同年７月８日に拒絶査定不服審判が請求され，その後，当審において平成２８年６月１６日付けで拒絶理由（以下，「当審拒絶理由」という）が通知され，同年９月６日付けで手続補正がされたものである。
第２　本願発明
　本願の請求項１−７に係る発明は，平成２８年９月６日付けの手続補正で補正された特許請求の範囲の請求項１−７に記載された事項により特定されるものと認められるところ，本願の請求項１に係る発明（以下，「本願発明」という。）は以下のとおりである。
「【請求項１】
　キャリブレーション端子を駆動するレプリカバッファと，
　基準電位を生成する基準電位生成回路と，
　前記キャリブレーション端子に現れる電位と前記基準電位とを比較する比較回路と，
　前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるコントロール回路と，を備え，
　前記基準電位生成回路は，イネーブル信号に応答して活性化される第１の電位発生部と，前記イネーブル信号に関わらず活性化される第２の電位発生部とを含み，前記第１の電位発生部の出力ノードと前記第２の電位発生部の出力ノードが前記比較回路に共通接続されており，
　前記基準電位発生回路は，前記第１及び第２の電位発生部の出力ノードに接続されたローパスフィルタ回路と，前記ローパスフィルタ回路の入力ノードに接続された補償容量とをさらに含むことを特徴とする半導体装置。」　
第３　原査定の理由について
１．原査定の理由の概要
　平成２６年１０月２２日付け拒絶理由通知には，以下の理由が記載されている。
「　この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
請求項：１−８
引用文献：１，２
備考：
　出力電圧を比較器に入力するためのものであるが，モードコントローラからの信号（本願請求項記載の「イネーブル信号」に相当）に応じて活性化される電位発生部の出力ノードとイネーブル信号に関わらず活性化される電位発生部の出力ノードを共通接続して比較回路に入力することが下記引用文献２（図１１等参照）に記載されており，下記引用文献１に開示のキャリブレーション回路の基準電位生成回路として採用することは容易である。
　必要に応じてローパスフィルタを介することは設計事項である。
（中略）
　　　　　　　　　　　引　用　文　献　等　一　覧
１.特開２００８−０４８３６１号公報
２.特開２００４−１４０１４４号公報」
　平成２７年３月４日付け拒絶査定には，以下の事項が記載されている。
「この出願については，平成２６年１０月２２日付け拒絶理由通知書に記載した理由によって，拒絶をすべきものです。
　なお，意見書の内容を検討しましたが，拒絶理由を覆すに足りる根拠が見いだせません。
備考
　意見書においては，引用文献２に記載されているのは基準電位を生成するための基準電位生成回路ではないので，引用文献１に組み合わせるのは不合理であり，本願発明を容易に発明できたものではない旨の主張がされている。
　しかし，引用文献２（特に【０００４】−【０００７】欄，図１１参照）には，比較器に入力するための所定の電圧ＮＲＥＦを出力電圧ＶＯＵＴから生成するにあたって，アイクティブモードで活性状態になる低抵抗値の抵抗素子ｒａ１およびｒａ２（本願請求項記載の「第１の電位発生部」に相当）の出力ノードと，スタンバイモードで用いられる高抵抗値の抵抗素子ＲＳ１およびＲＳ２（本願請求項記載の「第２の電位発生部」に相当）の出力ノードとを共通接続することにより，スタンバイモード時に消費電力を低減させることが開示されており，これを，引用文献１の基準電位生成回路（【図１】の抵抗１７１および１７２）に採用することは，当業者であれば容易になしえたものである。
　従って，上記主張を採用することはできず，本願請求項１−８に記載された発明は，引用文献１および引用文献２により，容易に発明できたものである。」
２．当審における原査定の理由の判断
（１）引用文献の記載事項
ア　引用発明
　原査定で引用された引用文献１（特開２００８−０４８３６１号公報）には，「半導体装置に設けられた出力バッファのインピーダンスを調整するためのキャリブレーション回路」（【０００１】）に関して，図面とともに以下の事項が記載されている。
「【発明を実施するための最良の形態】
【００１７】
　以下，添付図面を参照しながら，本発明の好ましい実施の形態について詳細に説明する。
【００１８】
　図１は，本発明の好ましい実施形態によるキャリブレーション回路１００の回路図である。
【００１９】
　図１に示すように，本実施形態によるキャリブレーション回路１００は，レプリカバッファ１１０，１２０，１３０と，レプリカバッファ１１０，１２０のインピーダンスを制御するカウンタ１４１と，レプリカバッファ１３０のインピーダンスを制御するカウンタ１４２と，カウンタ１４１，１４２を制御するコンパレータ１５１，１５２及び制御信号生成回路１６０とを備えている。
【００２０】
　レプリカバッファ１１０，１２０，１３０は，後述する出力バッファの一部と同じ回路構成を有している。そして，レプリカバッファ１１０，１２０，１３０を用いて出力インピーダンスの調整を行い，その結果を出力バッファに反映させることによって，出力バッファのインピーダンスを所望の値に設定する。これがキャリブレーション回路１００の役割である。
【００２１】
　図２は，レプリカバッファ１１０の回路図である。
【００２２】
　図２に示すように，レプリカバッファ１１０は，電源電位ＶＤＤに対して並列接続された５つのＰチャンネルＭＯＳトランジスタ１１１〜１１５と，一端がこれらトランジスタのドレインに接続された抵抗１１９によって構成されている。抵抗１１９の他端は，キャリブレーション端子ＺＱに接続されている。レプリカバッファ１１０はプルアップ機能のみを有し，プルダウン機能は有していない。
【００２３】
　トランジスタ１１１〜１１５のゲートには，カウンタ１４１よりインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。これにより，レプリカバッファ１１０に含まれる５個のトランジスタは，個別にオン／オフ制御を行うことができる。尚，図１及び図２においては，インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５を纏めてＤＲＺＱＰと表記している。
【００２４】
　トランジスタ１１１〜１１５からなる並列回路は，導通時に所定のインピーダンス（例えば１２０Ω）となるように設計されている。しかしながら，トランジスタのオン抵抗は製造条件によってばらつくとともに，動作時における環境温度や電源電圧によって変動することから，必ずしも所望のインピーダンスが得られるとは限らない。このため，実際にインピーダンスを１２０Ωとするためには，オンさせるべきトランジスタの数を調整する必要があり，かかる目的のために，複数のトランジスタからなる並列回路を用いている。
【００２５】−【００３３】（略）
【００３４】
　図１に戻って，カウンタ１４１は，制御信号ＡＣＴ１が活性化するとカウントアップ又カウントダウンする回路である。具体的には，制御信号ＡＣＴ１の活性化時における比較
信号ＣＯＭＰ１がハイレベルである場合にはカウントアップし，制御信号ＡＣＴ１の活性化時における比較信号ＣＯＭＰ１がローレベルである場合にはカウントダウンする。そして，制御信号ＡＣＴ１の活性化時における比較信号ＣＯＭＰ１の論理レベルが前回の論理レベルと異なる場合には，カウント動作を停止する。本実施形態において，制御信号ＡＣＴ１の活性化とは，制御信号ＡＣＴ１のアクティブエッジを指す。
【００３５】
　コンパレータ１５１の非反転入力端子（＋）はキャリブレーション端子ＺＱに接続されており，反転入力端子（−）は電源電位（ＶＤＤ）とグランド電位（ＧＮＤ）間に接続された抵抗１７１，１７２の中点に接続されている。かかる構成により，コンパレータ１５１は，キャリブレーション端子ＺＱの電位と中間電圧（ＶＤＤ／２）とを比較し，前者の方が高ければその出力である比較信号ＣＯＭＰ１をハイレベルとし，後者の方が高ければ比較信号ＣＯＭＰ１をローレベルとする。
【００３６】
　一方，カウンタ１４２は，制御信号ＡＣＴ２が活性化するとカウントアップ又カウントダウンする回路である。具体的には，制御信号ＡＣＴ２の活性化時における比較信号ＣＯＭＰ２がハイレベルである場合にはカウントアップし，制御信号ＡＣＴ２の活性化時における比較信号ＣＯＭＰ２がローレベルである場合にはカウントダウンする。そして，制御信号ＡＣＴ２の活性化時における比較信号ＣＯＭＰ２の論理レベルが前回の論理レベルと異なる場合には，カウント動作を停止する。本実施形態において，制御信号ＡＣＴ２の活性化とは，制御信号ＡＣＴ２のアクティブエッジを指す。
【００３７】
　コンパレータ１５２の非反転入力端子（＋）はレプリカバッファ１２０，１３０の出力端である接点Ａに接続され，反転入力端子（−）は抵抗１７１，１７２の中点に接続されている。かかる構成により，コンパレータ１５２は，接点Ａの電圧と中間電圧（ＶＤＤ／２）とを比較し，前者の方が高ければその出力である比較信号ＣＯＭＰ２をハイレベルとし，後者の方が高ければ比較信号ＣＯＭＰ２をローレベルとする。
【００３８】
　また，制御信号ＡＣＴ１，ＡＣＴ２が非活性状態である期間においては，カウンタ１４１，１４２はカウント動作を停止し，現在のカウント値を保持する。上述の通り，カウンタ１４１のカウント値はインピーダンス制御信号ＤＲＺＱＰとして用いられ，カウンタ１４２のカウント値はインピーダンス制御信号ＤＲＺＱＮとして用いられる。」（５〜７頁）
　図１に記載されたキャリブレーション回路１００は，
　キャリブレーション端子ＺＱを駆動するレプリカバッファ１１０（【００２２】，図１，図２）と，
　電源電位（ＶＤＤ）とグランド電位（ＧＮＤ）間に接続された抵抗１７１，１７２の中点から中間電圧（ＶＤＤ／２）を出力する手段（【００３５】，図１）と，
　前記キャリブレーション端子ＺＱの電位と前記中間電圧とを比較するコンパレータ１５１（【００３５】，図１）と，
　前記コンパレータ１５１の比較結果に応じてカウントし，そのカウント値を用いたインピーダンス制御信号ＤＲＺＱＰにより前記レプリカバッファ１１０のインピーダンスを制御するカウンタ１４１（【００２６】，【００３４】，【００３５】，【００３８】，図１，図２）と，
を備えていると認められる。
　
　そうすると，引用文献１には，次の発明（以下，「引用発明」という。）が記載されていると認める。
「半導体装置に設けられた出力バッファのインピーダンスを調整するためのキャリブレーション回路であって，
　キャリブレーション端子を駆動するレプリカバッファと， 
　中間電圧を出力する手段と， 
　前記キャリブレーション端子の電位と前記中間電圧とを比較するコンパレータと， 
　前記コンパレータの比較結果に応じて，前記レプリカバッファのインピーダンスを制御するカウンタと，
　を備えるキャリブレーション回路。」
イ　引用発明２
　原査定で引用された引用文献２（特開２００４−１４０１４４号公報）には，図１１（ａ）「半導体装置」に関して，以下の事項が記載されている。
「【０００４】
図１１（ａ）は従来の半導体基板上に形成された抵抗素子を用いた半導体装置の回路図，図１１（ｂ）はＰ型半導体基板上に形成されたＮ型拡散領域（抵抗素子ｒａ１）が，寄生容量Ｃｐを有する様子を模式的に示したものである。この図１１（ａ）に示した半導体装置はアクティブモード，すなわち活性状態と，スタンバイモード，すなわち非活性状態の２つの状態を切り替えて使用する半導体装置である。
【０００５】
図１１（ａ）において，アクティブモードではスイッチＳＷ１，ＳＷ２が閉じられ，出力電圧ＶＯＵＴが２個の低い抵抗値を有する抵抗素子ｒａ１，ｒｂ１によって抵抗分圧され，参照ノードＮＲＥＦに参照電位として供給される。この参照電位は比較回路１００により固定電位ＶＦＩＸと比較され，この比較出力が出力調整素子であるＰＭＯＳトランジスタ１０１のゲートに供給され，アクティブモードに対応した出力電圧ＶＯＵＴが生成される。
【０００６】
出力電圧ＶＯＵＴが負荷の変動などの何らかの原因で変動すると，この変動による影響が参照電位の変化として参照ノードＮＲＥＦに現れ，比較回路１００にフィードバックされる。このようにして出力電圧ＶＯＵＴを一定に保つ制御を行うものである。
【０００７】
このように，半導体装置がアクティブモードの場合は，低抵抗値の抵抗素子ｒａ１およびｒａ２によって出力電圧ＶＯＵＴの制御が行われる。半導体装置がスタンバイモードの場合は，スイッチＳＷ１，ＳＷ２が開放され，高抵抗値の抵抗素子ＲＳ１およびＲＳ２を用いて消費電力が少ない状態でスタンバイモードが設定される。」（５ページ）
　上記記載及び図１１（ａ）より，引用文献２には，次の発明（以下，「引用発明２」という。）が記載されていると認める。
「活性状態で出力電圧を低い抵抗値を有する抵抗素子によって抵抗分圧して参照電位をノードに出力するアクティブモード用の分圧回路と，常に前記出力電圧を高い抵抗値を有する抵抗素子によって抵抗分圧して参照電位を前記ノードに出力するスタンバイモード用の分圧回路とを備える分圧回路。」
（２）対比
　本願発明と引用発明とを対比すると，
　引用発明の「半導体装置に設けられた出力バッファのインピーダンスを調整するためのキャリブレーション回路」は，本願発明の「半導体装置」に含まれる。
　引用発明の「キャリブレーション端子を駆動するレプリカバッファ」は，本願発明の「キャリブレーション端子を駆動するレプリカバッファ」に相当する。
　引用発明の「中間電圧」は，キャリブレーション端子の電位との比較の基準となる電圧であるから，本願発明の「基準電位」に相当し，引用発明の「中間電圧を出力する手段」は，本願発明の「基準電位生成回路」に相当する。
　そうすると，引用発明の「コンパレータ」は，「前記キャリブレーション端子に現れる電位と前記基準電位とを比較する」といえるから，本願発明の「比較手段」に相当する。
　引用発明の「前記コンパレータの比較結果」及び「前記レプリカバッファのインピーダンス」は，それぞれ本願発明の「前記比較回路による比較の結果」及び「前記レプリカバッファの出力インピーダンス」に相当し，引用発明の「インピーダンスを制御する」ことは，本願発明の「出力インピーダンスを変化させる」ことといえるから，引用発明の「カウンタ」は本願発明の「コントロール回路」に相当する。
　そうすると，本願発明と引用発明とは，以下の点で一致ないし相違する。
（一致点）
「キャリブレーション端子を駆動するレプリカバッファと，
　基準電位を生成する基準電位生成回路と，
　前記キャリブレーション端子に現れる電位と前記基準電位とを比較する比較回路と，
　前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるコントロール回路と，
　を備える半導体装置。」
（相違点）
　一致点である「基準電位生成回路」について，本願発明では，「前記基準電位生成回路は，イネーブル信号に応答して活性化される第１の電位発生部と，前記イネーブル信号に関わらず活性化される第２の電位発生部とを含み，前記第１の電位発生部の出力ノードと前記第２の電位発生部の出力ノードが前記比較回路に共通接続されており，前記基準電位発生回路は，前記第１及び第２の電位発生部の出力ノードに接続されたローパスフィルタ回路と，前記ローパスフィルタ回路の入力ノードに接続された補償容量とをさらに含む」点でさらに特定されているのに対し，引用発明では，この点が特定されていない点。
（３）判断
　上記相違点について検討する。
　引用文献２には，「活性状態で出力電圧を低い抵抗値を有する抵抗素子によって抵抗分圧して参照電位をノードに出力するアクティブモード用の分圧回路と，常に前記出力電圧を高い抵抗値を有する抵抗素子によって抵抗分圧して参照電位を前記ノードに出力するスタンバイモード用の分圧回路とを備える分圧回路。」（引用発明２）が記載されている。
　そして、引用発明の「中間電圧を出力する手段」と引用発明２の「分圧回路」とは、所定の電位を抵抗分圧して出力する点で共通し、両者を組み合わせることを阻害する要件も見当たらないから、引用発明の「中間電圧を出力する手段」を引用発明２の分圧回路で構成することは、当業者が容易に想到し得たものといえる。
　しかしながら、引用発明の「中間電圧を出力する手段」の構成を引用発明２の「分圧回路」の構成に置き換えたとしても，前記相違点に係る「前記基準電位発生回路は，前記第１及び第２の電位発生部の出力ノードに接続されたローパスフィルタ回路と，前記ローパスフィルタ回路の入力ノードに接続された補償容量とをさらに含む」点までは充足することができない。
　そして、本願発明は、前記の点により、「イネーブル信号ＥＮが活性化すると、ハイインピーダンス状態であった電位発生部２１０から基準電位ＶＲＥＦの出力が開始されるため、過渡的に基準電位ＶＲＥＦのレベルが変動しうるが、この変動はローパスフィルタ回路２３０によって遮断される。」（【００３６】）という効果を奏するから，前記の点を自明な事項とすることはできない。
（４）小括
　したがって，本願発明は，当業者が引用発明と引用発明２に基づいて容易に発明をすることができたとはいえない。
　本願の請求項２−７に係る発明は，本願発明をさらに限定したものであるので，本願発明と同様に，当業者が引用発明と引用発明２に基づいて容易に発明をすることができたとはいえない。
　よって，原査定の理由によっては，本願を拒絶することはできない。
第４　当審拒絶理由について
１．当審拒絶理由の概要
　（進歩性）この出願の下記の請求項に係る発明は，その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明することができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 
 　 
 　　　　　記　　　（引用文献等については引用文献等一覧参照） 
  
 ・請求項１−２ 
 ・引用文献１−３ 
 ・備考 
 　引用文献１の図１及びその説明箇所には， 
 「キャリブレーション端子ＺＱを駆動するレプリカバッファ１１０と， 
 　基準電位を生成する基準電位生成回路（抵抗１７１，１７２，電源電位ＶＣＣ，グランド電位ＧＮＤ）と， 
 　前記キャリブレーション端子に現れる電位と前記基準電位とを比較する比較回路１５１と， 
 　前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるコントロール回路（カウンタ１４１）と，を備える半導体装置（キャリブレーション回路）。」 
 の発明（以下，「引用発明」という。）が開示されている。 
 　一方，引用文献２の図５，図６及びそれらの説明箇所には，基準電圧発生回路において，スタンバイ状態から通常動作状態への復帰時間を短縮し，消費電力を低減するために，常に電圧を出力する構成と，通常動作状態のみ電圧を出力する構成を含み，両構成が共通の出力端子に接続され，前記スタンバイ状態と通常動作状態とで出力する基準電圧が変化しないことが記載されている。また，引用文献３の図１及びその説明箇所には，基準電圧発生回路において，消費電流を低減するために，常に基準電圧を出力する第２基準電圧発生回路１４と，動作時のみ制御信号ＣＳにより基準電圧を出力する第１基準電圧発生回路１２を備え，前記第２及び第１の基準電圧発生回路で発生する基準電圧を基準電圧ラインＬ１に出力することが記載されており，引用文献２，３に記載された基準電圧発生回路はいずれも 
 「前記基準電位生成回路は，イネーブル信号に応答して活性化される第１の電位発生部と，前記イネーブル信号に関わらず活性化される第２の電位発生部とを含み，前記第１の電位発生部の出力ノードと前記第２の電位発生部の出力ノードが共通接続されている」 
 構成を備えているといえる。 
 　そうすると，引用発明の基準電位発生回路において，消費電力を低減するために，同様に基準電圧発生回路に関する引用文献２，３の前記構成を採用することは，当業者が容易に想到し得たものであり，請求項１−２に係る発明の奏する作用効果についても，当業者が予測し得る範囲内のものである。 
 　 
 ・請求項３ 
 ・引用文献１−３ 
 ・備考 
 　引用文献２（段落２５）には，容量１０３の説明として「１０３は，基準電圧発生回路１０１の出力電圧Ｖｒを安定させる基準電圧安定化容量である。」と記載されている。即ち，当該容量が出力を安定させるローパスフィルタの作用をしていることは当業者には自明のことであり，この記載に基づいて「電位発生部の出力ノードに接続されたローパスフィルタを更に含む」ように構成することも当業者であれば適宜なし得ることである。 
  
（中略）
  
 ＜引用文献等一覧＞ 
 １．特開２００８−４８３６１号公報 
 ２．特開２００４−３４２６８４号公報（新たに引用） 
 ３．特開２００５−５０４７３号公報（新たに引用） 
２．当審拒絶理由の判断
（１）引用文献の記載事項
ア　引用発明
　当審拒絶理由で引用した引用文献１は，原査定の理由で引用した引用文献１と同じである。以下，引用文献１に記載された引用発明を再掲する。
「半導体装置に設けられた出力バッファのインピーダンスを調整するためのキャリブレーション回路であって，
　キャリブレーション端子を駆動するレプリカバッファと， 
　中間電圧を出力する手段と， 
　前記キャリブレーション端子の電位と前記中間電圧とを比較するコンパレータと， 
　前記コンパレータの比較結果に応じて，前記レプリカバッファのインピーダンスを制御するカウンタと，
　を備えるキャリブレーション回路。」
イ　公知事項
　当審拒絶理由で引用した引用文献２には，図１，図５及び図６とともに以下の事項が記載されている。
（ア）「【００１７】
【発明の実施の形態】
以下に，本発明の実施の形態について，図面を参照しながら説明する。
（実施の形態１）
図１（ａ）は本発明の実施の形態１における半導体集積回路を示したものである。
図において，１０１は，基準となる電圧を発生させる基準電圧発生回路，１０２は，基準電圧発生回路１０１の出力電圧Ｖｒを用いて動作するアナログ回路，１０３は，基準電圧発生回路１０１の出力電圧Ｖｒを安定させる基準電圧安定化容量である。
【００１８】
本実施の形態１において，基準電圧発生回路１０１の出力端子がアナログ回路１０２に入力され，アナログ回路１０２は基準電圧発生回路１０１の出力電圧Ｖｒを用いて動作している。さらに，出力電圧Ｖｒの安定化のため，基準電圧発生回路１０１の出力端子とグランドとの間には，基準電圧安定化容量１０３が接続されている。そして，スタンバイ信号Ｐｄｎは，基準電圧発生回路には入力されず，アナログ回路１０２に入力され，Ｈの時にアナログ回路１０２がオフし，Ｌの時にオンする。」（５頁）
（イ）「【００３２】
（実施の形態３）
本発明の実施の形態３に係る半導体集積回路は，スタンバイ状態から通常動作状態への復帰時間の短縮と，スタンバイ時の低消費電力化とを図るため，実施の形態２の基準電圧発生回路にＮ（Ｎは２以上の自然数）個の並列接続された電流源と，Ｎ個の並列接続された抵抗性負荷とを備え，スタンバイ時に該それぞれＮ個の電流源，及び抵抗性負荷のうち，それぞれＭ（Ｍは１以上の自然数）個の電流源，及び抵抗性負荷を切り離すものである。
【００３３】
図５は本発明の実施の形態３における半導体集積回路の基準電圧発生回路を示したものである。
図において，基準電圧発生回路３０１は，Ｎ個の電流源ＩＢＩＡＳ１〜ＩＢＩＡＳｎとそれぞれＮ個のスイッチＳＷＡ２〜ＳＷＡｎ，ＳＷＢ２〜ＳＷＢｎと，Ｎ個の抵抗素子ＲＥＳ１〜ＲＥＳｎとから構成される。電流源ＩＢＩＡＳ１の出力は，抵抗素子ＲＥＳ１の片方の端子に接続されるとともに，基準電圧発生回路３０１の出力端子１０４に接続されている。抵抗素子ＲＥＳ１の他方の端子はグランドに接続されている。
【００３４】
電流源ＩＢＩＡＳ２の出力はスイッチＳＷＡ２を介して出力端子１０４に接続され，また一端をグランドに接続された抵抗素子ＲＥＳ２はスイッチＳＷＢ２を介して出力端子１０４に接続される。以下，ＩＢＩＡＳｎ，及びＲＥＳｎまで同様の接続が繰り返される。なお，本実施の形態３において，電流源ＩＢＩＡＳ１〜ＩＢＩＡＳｎのそれぞれの電流値は同一とし，また，抵抗素子ＲＥＳ１〜ＲＥＳｎのそれぞれの抵抗値は同一とする。
【００３５】
次に，本発明の実施の形態３に係る半導体集積回路の動作を説明する。
通常動作時は，スイッチＳＷＡ２〜ＳＷＡｎ，およびＳＷＢ２〜ＳＷＢｎは閉じており，電流源ＩＢＩＡＳ１〜ＩＢＩＡＳｎからの電流が抵抗素子ＲＥＳ１〜ＲＥＳｎに流れ込むことによって，出力端子電圧Ｖｒを発生する。
【００３６】
スタンバイ時には，スタンバイ信号を受けてスイッチＳＷＡ２〜ＳＷＡｎ，およびＳＷＢ２〜ＳＷＢｎが開くことにより，電流源ＩＢＩＡＳ２〜ＩＢＩＡＳｎがオフになり，また，抵抗素子ＲＥＳ２〜ＲＥＳｎに電流は流れない。一方，電流源ＩＢＩＡＳ１と抵抗素子ＲＥＳ１とで構成される回路は，スタンバイ時でも動作し続ける。この場合，電流源の電流は通常動作時の１／ｎとなり，抵抗素子の抵抗値はｎ倍となるため，出力端子電圧は通常動作時とかわらない。したがって，図２に示す出力電圧波形図と同様に，スタンバイ時においても出力電圧Ｖｒは変化せず，基準電圧安定化容量に蓄えられた電荷は変化しない。
【００３７】
これにより，スタンバイが解除された場合には，基準電圧安定化容量を再充電する必要がないため，アナログ回路が通常動作するまでの時間を短縮することができる。
【００３８】
以上のように，本発明の実施の形態３に係る半導体集積回路は，基準電圧発生回路３０１にＮ個の電流源ＩＢＩＡＳと，Ｎ個の抵抗性負荷ＲＥＳとを備え，スタンバイ時に，該それぞれＮ個の電流源，及び抵抗性負荷のうち，それぞれＭ個の電流源，及び抵抗性負荷を切り離すので，スタンバイ時のさらなる低消費電力化を可能にするとともに，出力端子電圧は通常動作時と変わらないため，スタンバイ状態から通常動作状態への復帰時間の短縮を可能にする。」（７〜８頁）
（ウ）「【００３９】
（実施の形態４）
本発明の実施の形態４に係る半導体集積回路は，スタンバイ状態から通常動作状態への復帰時間の短縮と，スタンバイ時の低消費電力化とを図るため，実施の形態２の基準電圧発生回路にＮ（Ｎは２以上の自然数）個の並列接続された電流源と，抵抗性負荷としてＮ個の並列接続されたトランジスタとを備え，スタンバイ時に該それぞれＮ個の電流源，及びトランジスタのうち，それぞれＭ（Ｍは１以上の自然数）個の電流源，及びトランジスタを切り離すものである。
【００４０】
図６は本発明の実施の形態４における半導体集積回路を示したものである。実施の形態３では抵抗性負荷として抵抗素子を用いたが，トランジスタを抵抗性負荷として用いた場合を示している。
【００４１】
図において，基準電圧発生回路４０１は，電流源ＩＢＩＡＳ１〜ＩＢＩＡＳｎとスイッチＳＷＡ２〜ＳＷＡｎ，ＳＷＢ２〜ＳＷＢｎ，およびＮチャンネルトランジスタＮＴＲ１〜ＮＴＲｎから構成される。電流源ＩＢＩＡＳ１の出力は，ＮチャンネルトランジスタＮＴＲ１のドレイン端子およびゲート端子に接続されるとともに，基準電圧発生回路４０１の出力端子１０４に接続される。また，電流源ＩＢＩＡＳ２の出力はスイッチＳＷＡ２を介して出力端子１０４に接続され，ＮチャンネルトランジスタＮＴＲ２のドレイン端子はスイッチＳＷＢ２を介して出力端子１０４に接続されるとともに，ＮチャンネルトランジスタＮＴＲ２のゲート電圧も出力端子１０４に接続される。以下，ＩＢＩＡＳｎ，及びＮＴＲｎまで同様の接続が繰り返される。なお，本実施の形態３０２において，電流源ＩＢＩＡＳ１〜ＩＢＩＡＳｎのそれぞれの電流値は同一とし，トランジスタＮＴＲ１〜ＮＴＲｎの各チャンネルのサイズは同一とする。
【００４２】
次に，本発明の実施の形態４に係る半導体集積回路の動作の説明を行う。
通常動作時，スイッチＳＷＡ２〜ＳＷＡｎ，およびＳＷＢ２〜ＳＷＢｎは閉じている。このとき，ＮチャンネルトランジスタＮＴＲ１〜ＮＴＲｎは抵抗性負荷の機能を果たすため，電流源ＩＢＩＡＳ１〜ＩＢＩＡＳｎからの電流が流れることによって，出力端子電圧Ｖｒを発生する。
【００４３】
スタンバイ時には，スタンバイ信号を受けてスイッチＳＷＡ２〜ＳＷＡｎ，およびＳＷＢ２〜ＳＷＢｎが開くことにより，電流源ＩＢＩＡＳ２〜ＩＢＩＡＳｎがオフになり，また，抵抗性負荷であるＮチャンネルトランジスタＮＴＲ２〜ＮＴＲｎに電流は流れない。一方，電流源ＩＢＩＡＳ１と抵抗性負荷であるＮチャンネルトランジスタＮＴＲ１とで構成される回路は，スタンバイ時でも動作をし続ける。この場合，電流源の電流は通常動作時の１／ｎとなり，Ｎチャンネルトランジスタのサイズは１／ｎ倍となるため，出力端子電圧は通常動作時とかわらない。したがって，図２に示す出力電圧波形図と同様に，スタンバイ時においても出力電圧Ｖｒは変化せず，基準電圧安定化容量に蓄えられた電荷は変化しない。
【００４４】
これにより，スタンバイが解除された場合には，基準電圧安定化容量を再充電する必要がないため，アナログ回路が通常動作するまでの時間を短縮することができる。
【００４５】
以上のように，本発明の実施の形態４に係る半導体集積回路は，基準電圧発生回路４０１にＮ（Ｎは２以上の自然数）個の電流源と，抵抗性負荷として，Ｎ個のトランジスタとを備え，スタンバイ時に，該それぞれＮ個の電流源，及びトランジスタのうち，それぞれＭ（Ｍは１以上の自然数）個の電流源，及びトランジスタを切り離すことによって，スタンバイ時のさらなる低消費電力化を可能にするとともに，出力端子電圧は通常動作時と変わらないため，スタンバイ状態から通常動作状態への復帰時間の短縮を可能にする。」（８〜９頁）
　上記（ア）ないし（ウ）より，次の事項（以下，「公知事項」という。）が公知である。
「（Ａ）基準電位生成回路は，イネーブル信号に応答して活性化される第１の電位発生部と，前記イネーブル信号に関わらず活性化される第２の電位発生部とを含み，前記第１の電位発生部の出力ノードと前記第２の電位発生部の出力ノードが共通の出力端子に接続され，
（Ｂ）前記出力端子とグランドとの間に，出力電圧を安定させる基準電圧安定化容量を接続すること。」
　なお，当審拒絶理由で引用した引用文献３には，当審拒絶理由で引用した引用文献２に記載された上記（Ａ）と同様の事項が記載されている。
（２）対比
　本願発明と引用発明との一致点，相違点は，前述のとおりであり，再掲すると，
（一致点）
「キャリブレーション端子を駆動するレプリカバッファと，
　基準電位を生成する基準電位生成回路と，
　前記キャリブレーション端子に現れる電位と前記基準電位とを比較する比較回路と，
　前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるコントロール回路と，
　を備える半導体装置。」
（相違点）
　一致点である「基準電位生成回路」について，本願発明では，「前記基準電位生成回路は，イネーブル信号に応答して活性化される第１の電位発生部と，前記イネーブル信号に関わらず活性化される第２の電位発生部とを含み，前記第１の電位発生部の出力ノードと前記第２の電位発生部の出力ノードが前記比較回路に共通接続されており，前記基準電位発生回路は，前記第１及び第２の電位発生部の出力ノードに接続されたローパスフィルタ回路と，前記ローパスフィルタ回路の入力ノードに接続された補償容量とをさらに含む」点でさらに特定されているのに対し，引用発明では，この点が特定されていない点。
（３）判断
　上記相違点について検討する。
　上述のとおり，「基準電位生成回路は，イネーブル信号に応答して活性化される第１の電位発生部と，前記イネーブル信号に関わらず活性化される第２の電位発生部とを含み，前記第１の電位発生部の出力ノードと前記第２の電位発生部の出力ノードが共通の出力端子に接続され，前記出力端子とグランドとの間に，出力電圧を安定させる基準電圧安定化容量を接続すること。」（公知事項）は，公知である。
　そして，引用発明において，同様に固定電圧である基準電位を出力する公知事項を採用し，中間電圧を出力する手段を公知の基準電位生成回路で構成するとともに，前記基準電位生成回路の出力端子に基準電圧安定化容量を接続することは，当業者が容易に想到し得たものといえる。
　しかしながら，引用発明に公知事項を採用しても，前記相違点に係る構成における「前記基準電位発生回路は，前記第１及び第２の電位発生部の出力ノードに接続されたローパスフィルタ回路」をさらに備えることまでは，充足することはできない。
　そして，本願発明は，前記「ローパスフィルタ回路」を備えることで，「イネーブル信号ＥＮが活性化すると，ハイインピーダンス状態であった電位発生部２１０から基準電位ＶＲＥＦの出力が開始されるため，過渡的に基準電位ＶＲＥＦのレベルが変動しうるが，この変動はローパスフィルタ回路２０３によって遮断される。」（【００３６】）という効果を奏するから，前記「ローパスフィルタ回路」に関する事項を自明な事項とすることはできない。
（４）小括
　したがって，本願発明は，当業者が引用発明と公知事項に基づいて容易に発明をすることができたものとはいえなくなった。
　本願の請求項２−７に係る発明についても，本願発明をさらに限定したものであるので，本願発明と同様に，当業者が引用発明と公知事項に基づいて容易に発明をすることができたものとはいえなくなった。
　そうすると，もはや，当審で通知した拒絶理由によって本願を拒絶することはできない。
第５　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。