(57)【要約】      （修正有）【課題】横型トランジスタが搭載され、ボンディング抵抗及び配線抵抗が低い半導体パッケージ及びこれを用いたＤＣ−ＤＣコンバータを提供する。【解決手段】半導体パッケージ１において、内部に横型トランジスタが形成され、表面にトップソース電極及びトップドレイン電極が露出したチップ１５と、トップソース電極上及びトップドレイン電極上にそれぞれ搭載された複数個のバンプと、バンプを介してトップソース電極に接続されたプレート状のソース用フレーム１１と、バンプを介してトップドレイン電極に接続されたプレート状のドレイン用フレーム１２とを設ける。また、チップ１５、バンプ、ソース用フレーム及びドレイン用フレームをモールド部材２０により埋め込む。【選択図】図１
2011100932.tif 000002
【特許請求の範囲】
【請求項１】
内部に横型トランジスタが形成され、表面にトップソース電極及びトップドレイン電極が露出したチップと、
前記トップソース電極上及び前記トップドレイン電極上にそれぞれ搭載された複数個のバンプと、
前記バンプを介して前記トップソース電極に接続されたソース用フレームと、
前記バンプを介して前記トップドレイン電極に接続されたドレイン用フレームと、
前記チップ、前記バンプ、前記ソース用フレーム及び前記ドレイン用フレームのそれぞれの少なくとも一部を埋め込むモールド部材と、
を備えたことを特徴とする半導体パッケージ。
【請求項２】
前記ソース用フレームの形状は、前記トップソース電極に対向する領域に配置され、前記トップドレイン電極に対向する領域には配置されないような形状であり、
前記ドレイン用フレームの形状は、前記トップドレイン電極に対向する領域に配置され、前記トップソース電極に対向する領域には配置されないような形状であることを特徴とする請求項１記載の半導体パッケージ。
【請求項３】
前記トップソース電極及び前記トップドレイン電極の形状はストライプ状であり、
複数本の前記トップソース電極及び複数本の前記トップドレイン電極が前記チップの表面において交互に配置されており、
前記ソース用フレーム及び前記ドレイン用フレームの形状は櫛状であり、
前記ソース用フレームの櫛歯部分が前記トップソース電極に対向しており、
前記ドレイン用フレームの櫛歯部分が前記トップドレイン電極に対向していることを特徴とする請求項２記載の半導体パッケージ。
【請求項４】
前記トップソース電極に接続された前記バンプの相互間には、前記トップドレイン電極に接続された前記バンプは配置されておらず、
前記トップドレイン電極に接続された前記バンプの相互間には、前記トップソース電極に接続された前記バンプは配置されていないことを特徴とする請求項１記載の半導体パッケージ。
【請求項５】
前記ソース用フレーム及び前記ドレイン用フレームにおける前記バンプが接合されていない側の面は、前記モールド部材から露出していることを特徴とする請求項１〜４のいずれか１つに記載の半導体パッケージ。
【請求項６】
前記チップの裏面は前記モールド部材から露出していることを特徴とする請求項１〜５のいずれか１つに記載の半導体パッケージ。
【請求項７】
前記チップの裏面に取り付けられたヒートシンクをさらに備えたことを特徴とする請求項６記載の半導体パッケージ。
【請求項８】
内部に横型トランジスタが形成され、表面にトップソース電極及びトップドレイン電極が露出した第１のチップと、
前記トップソース電極上及び前記トップドレイン電極上にそれぞれ搭載された複数個のバンプと、
内部に縦型トランジスタが形成され、表面にソース電極及びドレイン電極のうちの一方の電極が露出し、裏面にソース電極及びドレイン電極のうちの他方の電極が露出した第２のチップと、
前記バンプを介して前記トップソース電極及び前記トップドレイン電極のうちの一方のトップ電極に接続された第１フレームと、
前記バンプを介して前記トップソース電極及び前記トップドレイン電極のうちの他方のトップ電極、並びに前記一方の電極に接続された第２フレームと、
前記他方の電極に接続された第３フレームと、
前記第１のチップ、前記バンプ、前記第２のチップ、前記第１フレーム、前記第２フレーム及び前記第３フレームのそれぞれの少なくとも一部を埋め込むモールド部材と、
を備えたことを特徴とする半導体パッケージ。
【請求項９】
前記第１のチップには、前記横型トランジスタのゲート電位及び前記縦型トランジスタのゲート電位を供給するドライバ回路が形成されていることを特徴とする請求項８記載の半導体パッケージ。
【請求項１０】
前記第１フレームの形状は、前記一方のトップ電極に対向する領域に配置され、前記他方のトップ電極に対向する領域には配置されないような形状であり、
前記第２フレームの形状は、前記他方のトップ電極に対向する領域に配置され、前記一方のトップ電極に対向する領域には配置されないような形状であることを特徴とする請求項８または９に記載の半導体パッケージ。
【請求項１１】
前記トップソース電極及び前記トップドレイン電極の形状はストライプ状であり、
複数本の前記トップソース電極及び複数本の前記トップドレイン電極が前記第１のチップの表面において交互に配置されており、
前記第１フレームの形状及び前記第２フレームにおける前記第１のチップに対向している部分の形状は櫛状であり、
前記第１フレームの櫛歯部分が前記一方のトップ電極に対向しており、
前記第２フレームの櫛歯部分が前記他方のトップ電極に対向していることを特徴とする請求項１０記載の半導体パッケージ。
【請求項１２】
前記第１フレーム及び前記第２フレームにおける前記バンプが接合されていない側の面、並びに前記第３フレームにおける前記他方の電極に接続されてない側の面は、前記モールド部材から露出していることを特徴とする請求項８〜１１のいずれか１つに記載の半導体パッケージ。
【請求項１３】
前記他方の電極と前記第３フレームとの間に接続された導電板をさらに備え、
前記第１のチップの裏面及び前記導電板における前記第２のチップに接続されていない側の面は、前記モールド部材から露出していることを特徴とする請求項８〜１２のいずれか１つに記載の半導体パッケージ。
【請求項１４】
前記第１のチップの裏面及び前記導電板における前記第２のチップに接続されていない側の面に接続されたヒートシンクをさらに備えたことを特徴とする請求項１３記載の半導体パッケージ。
【請求項１５】
請求項８〜１４のいずれか１つに記載の半導体パッケージと、
一端が前記第２フレームに接続されたインダクタと、
前記インダクタの他端と基準電位との間に接続されたキャパシタと、
を備え、
前記第１フレームには高電位側電源電位が印加され、前記第３フレームには低電位側電源電位が印加されることを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ及びＤＣ−ＤＣコンバータに関し、特に、横型トランジスタを内蔵するチップが搭載された半導体パッケージ及びＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
近年、コンピュータ等のＣＰＵ（central processing unit：中央演算処理装置）の駆動電圧の低電圧化に伴い、ＣＰＵの電源として同期整流方式の電源が多用されている。同期整流方式の電源には例えばＤＣ−ＤＣコンバータがある。ＤＣ−ＤＣコンバータにおいては、２つのパワートランジスタが電源電位と接地電位との間に直列に接続されており、これらのパワートランジスタの接続点と出力端子との間にＬＣ回路が接続されている。そして、２つのパワートランジスタを交互に導通状態にすることにより、接続点から高周波電流が出力され、これがＬＣ回路で平滑化されることにより、出力端子から直流電圧が出力される。また、ドライバ回路が２つのパワートランジスタが導通状態にある時間の比を制御することにより、直流電流の電位を制御する。
【０００３】
ＤＣ−ＤＣコンバータを構成するパワートランジスタには大電流が流れるため、従来より、これらのパワートランジスタには縦型トランジスタ、特に縦型トレンチＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が用いられている（例えば、特許文献１参照。）。縦型トランジスタが形成されたチップにおいては、ソース電極とドレイン電極がチップの別々の面に設けられており、電流が縦方向に流れるため、単位面積当たりのオン抵抗を低減しやすい構造であり、これらの電極はワイヤボンディングではなくプレート状の導電板を接合することができ、ボンディング抵抗及び配線抵抗を低減できるという利点がある。
【０００４】
しかし、近年、ＣＰＵ用の電源においては、応答性（ｄｉ／ｄｔ）及びリップルの抑制に対する要求が高まっており、電源の高速化（高いスイッチング周波数）が重要になっている。電源の高速化に対しては、以下の理由から、縦型トレンチＭＯＳＦＥＴよりも横型ＭＯＳＦＥＴの方が有利である。すなわち、縦型トレンチＭＯＳＦＥＴにおいては、トレンチ内に埋め込まれたゲート電極がベース層を突き抜けてドレイン層内に進入しているため、スイッチング速度に影響を与えるゲート−ドレイン間容量が大きく、且つばらつきやすい。また、ゲート電極がトレンチ内に埋め込まれているため、ゲート電極全体のシリサイド化が困難であり、ゲート抵抗が高くなる抵抗にある。このため、縦型トレンチＭＯＳＦＥＴにおいてスイッチング周波数を高くすると、スイッチング損失が大きくなる。
【０００５】
これに対して、横型ＭＯＳＦＥＴにおいては、ゲート電極をマスクとして不純物注入を行うセルフアラインプロセスによってドレイン層を形成することができるため、ゲート−ドレイン間の容量を十分に小さく且つ均一にすることができる。また、ゲート電極はシリコン基板上に設けられているため、ゲート電極全体のシリサイド化が容易であり、ゲート抵抗を低減することができる。これらにより、高周波スイッチング動作時のスイッチング損失を低減することができるため、高速動作が可能となり、応答性を高めると共に、リップルを抑制することができる。
【０００６】
しかしながら、横型トランジスタにおいては、チップの一方の面にソース電極及びドレイン電極の双方が設けられているため、縦型トランジスタのようにプレート状の導電板を接合することができず、実装はワイヤボンディングによって行われる。このため、ボンディング抵抗及び配線抵抗が高く、大電流を流す必要があるＤＣ−ＤＣコンバータのような用途には不向きであるという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３６８２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、横型トランジスタが搭載され、ボンディング抵抗及び配線抵抗が低い半導体パッケージ及びこれを用いたＤＣ−ＤＣコンバータを提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、内部に横型トランジスタが形成され、表面にトップソース電極及びトップドレイン電極が露出したチップと、前記トップソース電極上及び前記トップドレイン電極上にそれぞれ搭載された複数個のバンプと、前記バンプを介して前記トップソース電極に接続されたソース用フレームと、前記バンプを介して前記トップドレイン電極に接続されたドレイン用フレームと、前記チップ、前記バンプ、前記ソース用フレーム及び前記ドレイン用フレームのそれぞれの少なくとも一部を埋め込むモールド部材と、を備えたことを特徴とする半導体パッケージが提供される。
【００１０】
本発明の他の一態様によれば、内部に横型トランジスタが形成され、表面にトップソース電極及びトップドレイン電極が露出した第１のチップと、前記トップソース電極上及び前記トップドレイン電極上にそれぞれ搭載された複数個のバンプと、内部に縦型トランジスタが形成され、表面にソース電極及びドレイン電極のうちの一方の電極が露出し、裏面にソース電極及びドレイン電極のうちの他方の電極が露出した第２のチップと、前記バンプを介して前記トップソース電極及び前記トップドレイン電極のうちの一方のトップ電極に接続された第１フレームと、前記バンプを介して前記トップソース電極及び前記トップドレイン電極のうちの他方のトップ電極、並びに前記一方の電極に接続された第２フレームと、前記他方の電極に接続された第３フレームと、前記第１のチップ、前記バンプ、前記第２のチップ、前記第１フレーム、前記第２フレーム及び前記第３フレームのそれぞれの少なくとも一部を埋め込むモールド部材と、を備えたことを特徴とする半導体パッケージが提供される。
【００１１】
本発明の更に他の一態様によれば、前記半導体パッケージと、一端が前記第２フレームに接続されたインダクタと、前記インダクタの他端と基準電位との間に接続されたキャパシタと、を備え、前記第１フレームには高電位側電源電位が印加され、前記第３フレームには低電位側電源電位が印加されることを特徴とするＤＣ−ＤＣコンバータが提供される。
【発明の効果】
【００１２】
本発明によれば、横型トランジスタが搭載され、ボンディング抵抗及び配線抵抗が低い半導体パッケージ及びこれを用いたＤＣ−ＤＣコンバータを実現することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る半導体パッケージを例示する平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】第１の実施形態に係る半導体パッケージのチップ、バンプ及びフレームを例示する平面図である。
【図４】第１の実施形態に係る半導体パッケージのチップ及びバンプを例示する平面図である。
【図５】図４に示すＢ−Ｂ’線による断面図である。
【図６】本発明の第２の実施形態に係る半導体パッケージを例示する断面図である。
【図７】本発明の第３の実施形態に係る半導体パッケージのチップ、バンプ及びフレームを例示する平面図である。
【図８】第３の実施形態に係る半導体パッケージのチップ及びバンプを例示する平面図である。
【図９】図８に示すＣ−Ｃ’線による断面図である。
【図１０】本発明の第４の実施形態に係るＤＣ−ＤＣコンバータを例示する回路図である。
【図１１】第４の実施形態に係る半導体パッケージのチップ及びバンプを例示する平面図である。
【図１２】第４の実施形態に係る半導体パッケージのチップ、バンプ及びフレームを例示する平面図である。
【図１３】第４の実施形態に係る半導体パッケージを例示する平面図である。
【図１４】図１３に示すＤ−Ｄ’線による断面図である。
【図１５】本発明の第５の実施形態に係る半導体パッケージを例示する平面図である。
【図１６】本発明の第６の実施形態に係る半導体パッケージを例示する断面図である。
【図１７】本発明の第７の実施形態に係る半導体パッケージのチップ、バンプ及びフレームを例示する平面図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体パッケージを例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による断面図であり、
図３は、本実施形態に係る半導体パッケージのチップ、バンプ及びフレームを例示する平面図であり、
図４は、本実施形態に係る半導体パッケージのチップ及びバンプを例示する平面図であり、
図５は、図４に示すＢ−Ｂ’線による断面図である。
【００１５】
先ず、本実施形態に係る半導体パッケージ１の全体的な構成について説明する。
図１及び図２に示すように、半導体パッケージ１においては、プレート状のソース用フレーム１１、ドレイン用フレーム１２及びゲート用フレーム１３が設けられている。ソース用フレーム１１、ドレイン用フレーム１２及びゲート用フレーム１３（第１〜第３の実施形態においては、これらを総称して「フレーム」ともいう）は金属、例えば銅からなり、同一平面上に相互に離隔して配置されている。また、フレーム上にはチップ１５が設けられている。チップ１５はバンプ１６によってフレームに実装されている。
【００１６】
そして、各フレームの一部、バンプ１６の全体及びチップ１５の一部を埋め込むように、モールド樹脂からなるモールド部材２０が設けられている。モールド部材２０からは各フレームの一部分が引き出されている。なお、上方から見て、各フレームはモールド部材２０からはみ出していなくてもよい。また、各フレームには、半導体パッケージ１が実装されるマザーボード等のコネクタに合わせて、接続用の延出部が形成されていてもよい。また、各フレームにおけるバンプ１６に接合されていない側の面は、モールド部材２０の下面において露出している。更に、チップ１５の裏面１５ｂは、モールド部材２０の上面において露出している。
【００１７】
以下、各部の詳細な構成について説明する。
図２及び図３に示すように、チップ１５の内部には横型ＭＯＳＦＥＴが形成されており、表面１５ａにはトップソース電極１７、トップドレイン電極１８及びトップゲート電極１９（第１〜第３の実施形態においては、これらを総称して「トップ電極」ともいう）が設けられており、表面１５ａにおいて露出している。各トップ電極は金属、例えば銅又はアルミニウムにより形成されている。また、チップ１５の表面１５ａはフレームに対向している。トップソース電極１７及びトップドレイン電極１８の形状はストライプ状であり、トップソース電極１７及びトップドレイン電極１８はそれぞれ複数本設けられており、相互に平行に且つ交互に配置されている。トップゲート電極１９の形状は矩形状であり、チップ１５の角部に配置されている。例えば、チップ１５の端に設けられた１本のトップドレイン電極１８ａが他のトップドレイン電極１８よりも少し短くなっており、空いたスペースにトップゲート電極１９が配置されている。なお、チップ１５の裏面１５ｂにはトップ電極は設けられていない。
【００１８】
図３及び図４に示すように、チップ１５のトップソース電極１７、トップドレイン電極１８及びトップゲート電極１９上には、それぞれバンプ１６が搭載されている。バンプ１６は例えば半田ボールである。各トップソース電極１７上にはトップソース電極１７の長手方向に沿って複数個のバンプ１６が一列に配列されている。同様に、各トップドレイン電極１８上にはトップドレイン電極１８の長手方向に沿って複数個のバンプ１６が一列に配列されている。また、トップゲート電極１９上には例えば１個のバンプ１６が搭載されている。
【００１９】
そして、ソース用フレーム１１は、トップソース電極１７に対向する領域に配置され、トップドレイン電極１８及びトップゲート電極１９に対向する領域に配置されないような形状とされている。同様に、ドレイン用フレーム１２は、トップドレイン電極１８に対向する領域に配置され、トップソース電極１７及びトップゲート電極１９に対向する領域に配置されないような形状とされている。また、ゲート用フレーム１３も、トップゲート電極１９に対向する領域に配置され、トップソース電極１７及びトップドレイン電極１８に対向する領域に配置されないような形状とされている。
【００２０】
具体的には、ソース用フレーム１１及びドレイン用フレーム１２の形状は櫛状であり、相互にかみ合うように配置されている。そして、ソース用フレーム１１及びドレイン用フレーム１２の各櫛歯部分が、各トップソース電極１７及び各トップドレイン電極１８に対向している。また、ドレイン用フレーム１２の端に配置された１本の櫛歯部分が他の櫛歯部分よりも短くなっており、空いたスペースにゲート用フレーム１３が配置されている。ゲート用フレーム１３の形状は例えば矩形であり、半導体パッケージ１の角部に配置されている。これにより、ソース用フレーム１１はバンプ１６を介してトップソース電極１７のみに接続され、ドレイン用フレーム１２はバンプ１６を介してトップドレイン電極１８のみに接続され、ゲート用フレーム１３はバンプ１６を介してトップゲート電極１９のみに接続されている。
【００２１】
図５に示すように、チップ１５においては、シリコン基板２１が設けられており、シリコン基板２１上には、多層配線層２２が設けられている。シリコン基板２１の上層部分には、ストライプ状のソース層２６及びドレイン層２７が交互に形成されており、ソース層２６とドレイン層２７との間がチャネル領域２８となっている。また、シリコン基板２１の上面にはゲート酸化膜（図示せず）が形成されており、ゲート酸化膜上におけるチャネル領域２８の直上域には、ソース層２６及びドレイン層２７と同じ方向に延びるゲート電極２９が設けられている。ゲート電極２９はシリサイド化されたポリシリコンにより形成されている。これにより、横型ＭＯＳＦＥＴが形成されている。
【００２２】
多層配線層２２には、層間絶縁膜３０の内部に、下層側から順に、それぞれ複数のコンタクト３１、第１配線３２、第１ビア３３、第２配線３４、第２ビア３５、第３配線３６が埋め込まれている。第３配線３６は層間絶縁膜３０の表面において露出している。第３配線３６が上述のトップ電極である。チップ１５の表面１５ａ側から見て、コンタクト３１はマトリクス状に配列されており、ソース層２６又はドレイン層２７に接続されている。第１配線３２は、ソース層２６又はドレイン層２７の直上域毎にストライプ状に設けられており、コンタクト３１を介してソース層２６又はドレイン層２７に接続されている。第１ビア３３はマトリクス状に配列されており、第１配線３２に接続されている。第２配線３４は、第１配線３２よりも太く、第１配線３２に対して直交する方向に延び、第１ビア３３を介して、ソース層２６に接続された第１配線３２又はドレイン層２７に接続された第１配線３２に接続されている。同様に、第２ビア３５はマトリクス状に配列されており、第２配線３４に接続されている。第３配線３６は、第２配線３４よりも太く且つ厚く、第２配線３４に対して直交する方向に延び、第２ビア３５を介して、ソース層２６に接続された第２配線３４又はドレイン層２７に接続された第２配線３４に接続されている。第３配線３６の厚さは例えば３ミクロン程度である。
【００２３】
このようにして、微細で多数のソース層２６及びドレイン層２７が、比較的少数の第３配線３６に集約されて引き出されている。第３配線３６のうち、ソース層２６に接続された配線がトップソース電極１７であり、ドレイン層２７に接続された配線がトップドレイン電極１８である。すなわち、トップソース電極１７は多層配線層２２内の配線等を介して複数のソース層２６に接続されており、トップドレイン電極１８は多層配線層２２内の配線等を介して複数のドレイン層２７に接続されている。また、第３配線３６のうち、ゲート電極２９に接続された配線がトップゲート電極１９であり、従って、トップゲート電極１９は多層配線層２２内の配線等を介して全てのゲート電極２９に接続されている。
【００２４】
次に、本実施形態の作用効果について説明する。
本実施形態に係る半導体パッケージ１においては、ソース用フレーム１１が、トップソース電極１７に対向する領域に配置され、トップドレイン電極１８及びトップゲート電極１９に対向する領域に配置されないような形状とされているため、ソース用フレーム１１はバンプ１６を介してトップソース電極１７のみに接続されている。同様に、ドレイン用フレーム１２が、トップドレイン電極１８に対向する領域に配置され、トップソース電極１７及びトップゲート電極１９に対向する領域に配置されないような形状とされているため、ドレイン用フレーム１２はバンプ１６を介してトップドレイン電極１８のみに接続されている。また、ゲート用フレーム１３が、トップゲート電極１９に対向する領域に配置され、トップソース電極１７及びトップドレイン電極１８に対向する領域に配置されないような形状とされているため、ゲート用フレーム１３はバンプ１６を介してトップゲート電極１９のみに接続されている。
【００２５】
これにより、チップ１５の各トップ電極を、プレート状の各フレームにそれぞれ接続して相互に独立して引き出すことができる。そして、多層配線層２２のトップ配線である第３配線３６、すなわち、トップ電極のほぼ全面にバンプ１６を搭載し、バンプ１６をフレームに接続しているため、チップ１５に入出力される電流経路のうち、トップ電極を流れる部分の距離を短くし、フレームを流れる部分の距離を長くすることができる。フレームのシート抵抗はトップ電極のシート抵抗よりもかなり小さいため、全体の配線抵抗を大きく低減することができる。また、各トップ電極上のほぼ全面にバンプ１６を搭載することにより、ボンディング抵抗を低減することができる。
【００２６】
また、本実施形態に係る半導体パッケージ１においては、ワイヤボンディングが設けられていないため、チップ１５の裏面１５ｂをモールド部材２０から露出させることができる。これにより、チップ１５の裏面１５ｂがモールド部材２０によって覆われず、外気に触れるため、熱抵抗を低減することができ、チップ１５を効率的に冷却することができる。また、各フレームにおけるバンプ１６が接合されていない側の面もモールド部材２０から露出させることにより、熱抵抗をより一層低減することができる。一般に、チップ１５が動作すると、チップ１５内部の導通損失により、チップ１５の温度が上昇する。チップ１５の温度が上昇すると、オン抵抗が増加してしまう。しかしながら、本実施形態によれば、チップ１５を効率的に冷却することにより、オン抵抗の増加を抑制することができる。ここで、チップの厚さを薄くすることにより、更に放熱性を改善することができる。
【００２７】
次に、本発明の第２の実施形態について説明する。
図６は、本実施形態に係る半導体パッケージを例示する断面図である。
図６に示すように、本実施形態に係る半導体パッケージ２においては、前述の第１の実施形態に係る半導体パッケージ１（図２参照）の構成に加えて、ヒートシンク４１が設けられている。ヒートシンク４１は、例えば銅からなり、モールド部材２０の外部に配置されており、チップ１５の裏面１５ｂに取り付けられることにより、チップ１５に熱的に接続されている。例えば、ヒートシンク４１はチップ１５の裏面１５ｂに接触している。なお、ヒートシンク４１とチップ１５との間には、熱伝導性が優れた接合層が介在していてもよい。ヒートシンク４１におけるチップ１５と接触していない側の面には、複数枚の放熱フィン４２が形成されている。
【００２８】
本実施形態によれば、ヒートシンク４１を設けることにより、チップ１５の裏面１５ｂからの放熱をより一層促進することができ、チップ１５をより効果的に冷却することができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００２９】
次に、本発明の第３の実施形態について説明する。
図７は、本実施形態に係る半導体パッケージのチップ、バンプ及びフレームを例示する平面図であり、
図８は、本実施形態に係る半導体パッケージのチップ及びバンプを例示する平面図であり、
図９は、図８に示すＣ−Ｃ’線による断面図である。
【００３０】
図７乃至図９に示すように、本実施形態に係る半導体パッケージ３は、前述の第１の実施形態に係る半導体パッケージ１（図３参照）と比較して、トップ電極上に付加配線４６が設けられている点、バンプ１６の配置及びフレームの形状が異なっている。すなわち、半導体パッケージ３においては、トップ電極である第３配線３６の直上域に付加配線４６が設けられている。付加配線４６は、例えば銅からなり、その厚さはトップ電極（第３配線３６）の厚さよりも厚く、トップ電極毎にトップ電極上のほぼ全面に設けられており、各トップ電極に接続されている。また、半導体パッケージ３においては、バンプ１６のうち、トップソース電極１７に接続されたバンプ１６は、チップ１５の表面１５ａにおける一方の側の領域１５ｃに配置されており、トップドレイン電極１８に接続されたバンプ１６は、チップ１５の表面１５ａにおける他方の側の領域１５ｄに配置されている。これにより、トップソース電極１７に接続されたバンプ１６の相互間にはトップドレイン電極１８に接続されたバンプ１６は配置されておらず、トップドレイン電極１８に接続されたバンプ１６の相互間にはトップソース電極１７に接続されたバンプ１６は配置されていない。更に、ソース用フレーム１１の形状は矩形であり、ドレイン用フレーム１２の形状はＬ字形である。
【００３１】
本実施形態によれば、トップソース電極１７に接続されたバンプ１６及びトップドレイン電極１８に接続されたバンプ１６を、チップ１５の表面１５ａにおける相互に反対側の領域１５ｃ及び領域１５ｄに分けて配置することにより、ソース用フレーム１１及びドレイン用フレーム１２の形状を単純にすることができる。これにより、各フレームの加工が容易になる。また、フレームにチップ１５を実装する際の位置合わせが容易になる。更に、フレーム内の配線抵抗をより一層低減することができる。更にまた、フレームの面積が増加するため、放熱性がより向上する。一方、バンプ１６の数を減らすことによる抵抗の増加は、付加配線４６を設けることによって補うことができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００３２】
次に、本発明の第４の実施形態について説明する。
本実施形態は、ＤＣ−ＤＣコンバータ及びこれに用いられる半導体パッケージの実施形態である。
図１０は、本実施形態に係るＤＣ−ＤＣコンバータを例示する回路図であり、
図１１は、本実施形態に係る半導体パッケージのチップ及びバンプを例示する平面図であり、
図１２は、本実施形態に係る半導体パッケージのチップ、バンプ及びフレームを例示する平面図であり、
図１３は、本実施形態に係る半導体パッケージを例示する平面図であり、
図１４は、図１３に示すＤ−Ｄ’線による断面図である。
【００３３】
先ず、ＤＣ−ＤＣコンバータの全体構成について説明する。
図１０に示すように、本実施形態に係るＤＣ−ＤＣコンバータ５１においては、高電位側電源電位である入力電位Ｖｉｎと、低電位側電源電位である接地電位ＧＮＤとの間に、ハイサイドトランジスタ５２及びローサイドトランジスタ５３が直列に接続されている。ハイサイドトランジスタ５２は横型パワーＭＯＳＦＥＴであり、ローサイドトランジスタ５３はトレンチ型の縦型パワーＭＯＳＦＥＴである。ハイサイドトランジスタ５２及びローサイドトランジスタ５３の導電型は、例えばいずれもＮ型である。従って、ハイサイドトランジスタ５２のドレインがノードＮａにて入力電位Ｖｉｎに接続され、ハイサイドトランジスタ５２のソースがノードＮｂにてローサイドトランジスタ５３のドレインに接続され、ローサイドトランジスタ５３のソースがノードＮｃにて接地電位ＧＮＤに接続されている。ローサイドトランジスタ５３のソース・ドレイン間には、ソースからドレインに向かう方向のみに電流を流すダイオード５９が接続されている。
【００３４】
また、ＤＣ−ＤＣコンバータ５１においては、ハイサイドトランジスタ５２のゲート及びローサイドトランジスタ５３のゲートにそれぞれゲート電位を供給するドライバ回路５４が設けられている。ハイサイドトランジスタ５２及びドライバ回路５４は、１つの横型のチップ５５に形成されている。また、ローサイドトランジスタ５３及びダイオード５９は別の縦型のチップ５６に形成されている。そして、チップ５５及び５６は１つの半導体パッケージ４に実装されている。
【００３５】
更に、ＤＣ−ＤＣコンバータ５１における半導体パッケージ４の外部には、インダクタ５７及びキャパシタ５８が設けられており、ＬＣ回路が構成されている。インダクタ５７は例えばチョークコイルにより構成されている。インダクタ５７の一端はノードＮｂに接続されており、他端はノードＮｄに接続されている。また、キャパシタ５８はノードＮｄと接地電位ＧＮＤとの間に接続されている。ノードＮｄはＤＣ−ＤＣコンバータ５１の出力端子Ｔに接続されている。
【００３６】
次に、チップ５５の構成について説明する。
図１１に示すように、チップ５５内には、ハイサイドトランジスタ５２及びドライバ回路５４が形成されている。チップ５５におけるハイサイドトランジスタ５２が形成されている部分の構成は、前述の第１の実施形態におけるチップ１５とほぼ同様であるが、トップゲート電極は設けられていない。ハイサイドトランジスタ５２のゲート電位は、同じチップ５５内に形成されたドライバ回路５４から直接供給される。チップ５５の表面５５ａには、ストライプ状のトップソース電極６７及びトップドレイン電極６８が交互に配置されている。一方、チップ５５におけるドライバ回路５４が形成されている部分においては、表面５５ａに信号トップ電極６９が設けられている。トップソース電極６７、トップドレイン電極６８及び信号トップ電極６９（本実施形態においては、これらを総称して「トップ電極」ともいう）は、例えば銅によって形成されている。チップ５５における上記以外の構成は、前述の第１の実施形態におけるチップ１５の構成と同様である。また、トップ電極上には、バンプ６６が搭載されている。バンプ６６は例えば半田ボールである。
【００３７】
次に、チップ５６の構成について説明する。
図１２に示すように、チップ５６は縦型のチップであり、表面５６ａのほぼ全面においてソース電極７１が露出しており、表面５６ａの角部にはゲート電極７２が露出している。チップ５６の裏面５６ｂのほぼ全面にはドレイン電極（図示せず）が露出している。ソース電極７１、ゲート電極７２及びドレイン電極（以下、総称して「電極」ともいう）は金属、例えば銅によって形成されている。
【００３８】
次に、チップ５５及び５６の実装の態様について説明する。
図１２〜図１４に示すように、半導体パッケージ４においては、プレート状の高電位側フレーム６１（第１フレーム）、出力側フレーム６２（第２フレーム）、低電位側フレーム６３（第３フレーム）、ゲート用フレーム６４、並びにドライバ回路用フレーム６５ａ、６５ｂ及び６５ｃ（本実施形態においては、これらを総称して「フレーム」ともいう）が設けられている。各フレームは金属、例えば銅からなり、同一平面上において相互に離隔して配置されている。
【００３９】
高電位側フレーム６１、出力側フレーム６２、ゲート用フレーム６４、ドライバ回路用フレーム６５ａ、６５ｂ、６５ｃ上にはチップ５５が設けられており、チップ５５の表面５５ａはこれらのフレームに対向している。そして、前述の第１の実施形態と同様に、高電位側フレーム６１は、チップ５５のトップドレイン電極６８に対向する領域に配置され、トップソース電極６７及び信号トップ電極６９に対向する領域には配置されないような形状とされている。また、出力側フレーム６２のうち、チップ５５に対向している部分は、トップソース電極６７に対向する領域に配置され、トップドレイン電極６８及び信号トップ電極６９に対向する領域には配置されないような形状とされている。更に、ゲート用フレーム６４並びにドライバ回路用フレーム６５ａ、６５ｂ及び６５ｃは、それぞれ信号トップ電極６９に対向する領域に配置され、トップソース電極６７及びトップドレイン電極６８に対向する領域に配置されないような形状とされている。
【００４０】
具体的には、高電位側フレーム６１の形状は櫛状であり、各櫛歯部分６１ａが各トップドレイン電極６８に対向している。また、出力側フレーム６２には、矩形部分６２ａ及びこの矩形部分６２ａから一方向に延出した複数本の櫛歯部分６２ｂが設けられており、各櫛歯部分６２ｂが各トップソース電極６７に対向している。櫛歯部分６１ａと櫛歯部分６２ｂとは、かみ合うように交互に配置されている。これにより、高電位側フレーム６１はバンプ６６を介してトップドレイン電極６８に接続されており、出力側フレーム６２の櫛歯部分６２ｂはバンプ６６を介してトップソース電極６７に接続されており、ゲート用フレーム６４並びにドライバ回路用フレーム６５ａ、６５ｂ及び６５ｃは、それぞれバンプ６６を介して、各信号トップ電極６９に接続されている。
【００４１】
一方、出力側フレーム６２の矩形部分６２ａ上にはチップ５６が設けられている。チップ５６はその裏面５６ｂが出力側フレーム６２に対向しており、裏面５６ｂに形成されたドレイン電極（図示せず）が半田層（図示せず）等を介して矩形部分６２ａに接続されている。また、低電位側フレーム６３の形状はＬ字形であり、出力側フレーム６２の矩形部分６２ａの２辺に対向するように配置されている。そして、チップ５６の表面５６ａに設けられたソース電極７１上には、例えば銅からなる導電板７６が設けられており、ソース電極７１に接続されている。導電板７６はチップ５６の直上域から低電位側フレーム６３に向かう方向に延出し、屈曲してチップ５６の側方を回り込み、低電位側フレーム６３に接続されている。
【００４２】
このようにして、高電位側フレーム６１−チップ５５のトップドレイン電極６８−チップ５５のトップソース電極６７−出力側フレーム６２−チップ５６のドレイン電極−チップ５６のソース電極７１−導電板７６−低電位側フレーム６３がこの順に配列された電流経路が形成される。図１０に示す回路図に当てはめると、高電位側フレーム６１はノードＮａに相当し、出力側フレーム６２はノードＮｂに相当し、低電位側フレーム６３はノードＮｃに相当する。また、チップ５５の信号トップ電極６９のうちの１つは、バンプ６６を介してゲート用フレーム６４に接続されており、ゲート用フレーム６４はワイヤ７７を介してチップ５６のゲート電極７２に接続されている。
【００４３】
図１３及び図１４に示すように、半導体パッケージ４においては、各フレーム、チップ５５及び５６、バンプ６６並びに導電板６７を埋め込むように、モールド樹脂からなるモールド部材８０が設けられており、各フレームの一部分がモールド部材８０から接続端子として引き出されている。また、各フレームの下面、すなわち、高電位側フレーム６１、出力側フレーム６２、ゲート用フレーム６４、ドライバ回路用フレーム６５ａ、６５ｂ、６５ｃにおけるバンプ６６が接合されていない側の面、及び低電位側フレーム６３における導電板７６が接続されていない側の面は、モールド部材８０の下面において露出している。更に、チップ５５の裏面５５ｂ及び導電板７６のチップ５６に接続されていない側の面は、モールド部材８０の上面おいて露出している。
【００４４】
本実施形態に係るＤＣ−ＤＣコンバータ５１においては、高電位側フレーム６１（ノードＮａ）に入力電位Ｖｉｎを印加し、低電位側フレーム６３（ノードＮｃ）に接地電位ＧＮＤを印加した状態で、ドライバ回路５４がハイサイドトランジスタ５２及びローサイドトランジスタ５３を交互に導通状態とする。これにより、出力側フレーム６２（ノードＮｂ）から電位レベルが入力電位Ｖｉｎ及び接地電位ＧＮＤの２つの値をとる高周波電流ＳＷが出力される。この高周波電流ＳＷがインダクタ５７及びキャパシタ５８からなるＬＣ回路によって平滑化され、出力端子Ｔから一定の出力電位Ｖｏｕｔの直流電流となって出力される。このとき、ドライバ回路５４がハイサイドトランジスタ５２及びローサイドトランジスタ５３の導通時間の比を制御することにより、出力電位Ｖｏｕｔを制御する。
【００４５】
次に、本実施形態の作用効果について説明する。
本実施形態に係るＤＣ−ＤＣコンバータ５１においては、ハイサイドトランジスタ５２として横型パワーＭＯＳＦＥＴを使用している。これにより、特に高速化が要求されるＤＣ−ＤＣコンバータのハイサイドトランジスタにおいて、ゲート−ドレイン間の容量を低減し均一化すると共に、ゲート抵抗を低減することができる。この結果、ハイサイドトランジスタ５２の応答性が高まると共にリップルが抑制され、ＤＣ−ＤＣコンバータ５１の高速動作が可能となる。
【００４６】
また、従来、ＤＣ−ＤＣコンバータに横型ＭＯＳＦＥＴを搭載した場合には、チップをワイヤボンディングによって実装するため、ボンディング抵抗及び配線抵抗が高いという問題があった。しかしながら、本実施形態によれば、上述のような構成によってチップ５５をフレームに実装することにより、前述の第１の実施形態と同様に、横型ＭＯＳＦＥＴのソース層及びドレイン層をプレート状のフレームによって引き出すことができ、ボンディング抵抗及び配線抵抗を低減することができる。これにより、寄生インダクタンスの影響を抑制し、スイッチング損失を低減することができる。この結果、ハイサイドトランジスタ５２に大電流を高い周波数で導通させることができる。
【００４７】
一方、ローサイドトランジスタ５３については、高速化よりも導通損失の低減が優先されるため、よりオン抵抗が低い縦型トレンチＭＯＳＦＥＴによって構成している。このように、本実施形態においては、ハイサイドトランジスタ及びローサイドトランジスタにそれぞれ要求される特性に合わせて、最適なデバイスを組み合わせることができる。
【００４８】
更に、本実施形態に係るＤＣ−ＤＣコンバータ５１においては、ハイサイドトランジスタ５２、ローサイドトランジスタ５３及びドライバ回路５４を単一の半導体パッケージ４内に設けているため、ドライバ回路５４からハイサイドトランジスタ５２及びローサイドトランジスタ５３に対してゲート電位を供給する際に、寄生インダクタンスの影響を抑制することができ、スイッチング損失を低減することができる。特に、高速性がより強く要求されるハイサイドトランジスタ５２については、ドライバ回路５４と同一のチップ５５内に形成されているため、ゲート電位の供給に及ぼす寄生インダクタンスの影響をより効果的に抑制することができる。
【００４９】
更にまた、本実施形態に係る半導体パッケージ４においては、ワイヤボンディングが設けられていないため、各フレームの下面、チップ５５の裏面５５ｂ、導電板７６の片面をモールド部材７０の表面において露出させることができ、放熱性を向上させることができる。なお、図１４に示すように、縦型のチップ５６の厚さは、横型のチップ５５の厚さよりも薄いが、チップ５５及びバンプ６６の合計の厚さは、チップ５６及び導電板７６の合計の厚さに等しくなっている。縦型トレンチＭＯＳＦＥＴが形成されたチップ５６においては、電流がチップの厚さ方向に流れるため、チップを薄くした方がオン抵抗を低減できるのに対して、横型ＭＯＳＦＥＴが形成されたチップ５５においては、電流はチップの表面を流れるため、チップの厚さはオン抵抗には影響しない。従って、横型のチップ５５の厚さを、チップ５５の電気的特性には影響を与えずに調整し、チップ５５及びバンプ６６の合計の厚さを、チップ５６及び導電板７６の合計の厚さと一致させることは容易である。
【００５０】
次に、本発明の第５の実施形態について説明する。
図１５は、本実施形態に係る半導体パッケージを例示する平面図である。
図１５に示すように、本実施形態に係る半導体パッケージ５おいては、チップ５５及び導電板７６がモールド部材８０によって覆われている。これにより、前述の第４の実施形態と比較して、放熱性は低下するものの、チップ５５及び導電板７６をモールド部材８０によって確実に保護することができる。本実施形態における上記以外の構成及び作用効果は、前述の第４の実施形態と同様である。
【００５１】
次に、本発明の第６の実施形態について説明する。
図１６は、本実施形態に係る半導体パッケージを例示する断面図である。
図１６に示すように、本実施形態は、前述の第２の実施形態と第４の実施形態とを組み合わせた例である。すなわち、本実施形態に係る半導体パッケージ６においては、前述の第４の実施形態に係る半導体パッケージ４（図１４等参照）の構成に加えて、ヒートシンク９１が設けられている。ヒートシンク９１は、例えば銅からなり、モールド部材８０の外部に配置されており、チップ５５の裏面５５ｂ及び導電板７６の裏面に直接、又は熱伝導性が優れた接合層等を介して取り付けられることにより、チップ５５及び導電板７６に熱的に接続されている。裏面の電位は低電位であるため、チップ５５の裏面５５ｂと導電板７６の裏面が電気的に接続されても問題はない。ヒートシンク９１におけるチップ５５及び導電板７６と接触していない側の面には、複数枚の放熱フィン９２が形成されている。本実施形態によれば、ヒートシンク９１を設けることにより、チップ５５及び５６からの放熱をより一層促進することができる。本実施形態における上記以外の構成及び作用効果は、前述の第４の実施形態と同様である。
【００５２】
次に、本発明の第７の実施形態について説明する。
図１７は、本実施形態に係る半導体パッケージのチップ、バンプ及びフレームを例示する平面図である。
図１７に示すように、本実施形態に係る半導体パッケージ７においては、前述の第４の実施形態に係る半導体パッケージ４（図１２参照）と比較して、導電板７６が設けられておらず、その代わりに複数本のワイヤ９３が設けられている。各ワイヤ９３の一端はソース電極７１に接続されており、他端は低電位側フレーム６３に接続されている。これにより、チップ５６のソース電極７１がワイヤ９３を介して低電位側フレーム６３に接続されている。また、ワイヤ９３はモールド部材８０（図１２参照）により覆われている。
【００５３】
これにより、ワイヤ９３を介してチップ５６のソース電極７１を低電位側フレーム６３に接続する工程を、ワイヤ７７を介してゲート電極７２をドライバ回路５４の信号トップ電極６９に接続する工程と共通化することができ、製造工程を簡略化することができる。本実施形態における上記以外の構成及び作用効果は、前述の第４の実施形態と同様である。なお、チップ５５の裏面５５ｂはモールド部材８０から露出していてもよく、モールド部材８０によって覆われていてもよい。
【００５４】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態は、相互に組み合わせて実施することができる。例えば、前述の第４の実施形態に係るＤＣ−ＤＣコンバータ５１において、半導体パッケージ４を前述の第５〜第７の実施形態に係る半導体パッケージ５〜７のいずれかに置き換えてもよい。また、前述の第１〜第３の実施形態に係る半導体パッケージ１〜３をハイサイドトランジスタとして用いて、ＤＣ−ＤＣコンバータを構成してもよい。更に、前述の各実施形態に係る半導体パッケージは、ＤＣ−ＤＣコンバータ以外の用途に使用してもよい。更にまた、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、モールド部材がチップ、バンプ及びフレーム等を覆う範囲は、半導体パッケージの耐久性及び放熱性等を考慮して任意に設計することができる。モールド部材は、上述の各チップ、バンプ及び各フレームのそれぞれの少なくとも一部を埋め込んでいればよい。
【符号の説明】
【００５５】
１、２、３、４、５、６、７  半導体パッケージ、１１  ソース用フレーム、１２  ドレイン用フレーム、１３  ゲート用フレーム、１５  チップ、１５ａ  表面、１５ｂ  裏面、１５ｃ、１５ｄ  領域、１６  バンプ、１７  トップソース電極、１８、１８ａ  トップドレイン電極、１９  トップゲート電極、２０  モールド部材、２１  シリコン基板、２２  多層配線層、２６  ソース層、２７  ドレイン層、２８  チャネル領域、２９  ゲート電極、３０  層間絶縁膜、３１  コンタクト、３２  第１配線、３３  第１ビア、３４  第２配線、３５  第２ビア、３６  第３配線、４１  ヒートシンク、４２  放熱フィン、４６  付加配線、５１  ＤＣ−ＤＣコンバータ、５２  ハイサイドトランジスタ、５３  ローサイドトランジスタ、５４  ドライバ回路、５５  チップ、５５ａ  表面、５５ｂ  裏面、５６  チップ、５６ａ  表面、５６ｂ  裏面、５７  インダクタ、５８  キャパシタ、５９  ダイオード、６１  高電位側フレーム、６１ａ  櫛歯部分、６２  出力側フレーム、６２ａ  矩形部分、６２ｂ  櫛歯部分、６３  低電位側フレーム、６４  ゲート用フレーム、６５ａ、６５ｂ、６５ｃ  ドライバ回路用フレーム、６６  バンプ、６７  トップソース電極、６８  トップドレイン電極、６９  信号トップ電極、７１  ソース電極、７２  ゲート電極、７６  導電板、７７  ワイヤ、８０  モールド部材、９１  ヒートシンク、９２  放熱フィン、９３  フレーム、Ｎａ、Ｎｂ、Ｎｃ、Ｎｄ  ノード、Ｔ  出力端子
【図１】
2011100932.tif 000003
【図２】
2011100932.tif 000004
【図３】
2011100932.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2011100932.tif 000013
【図１２】
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【図１３】
2011100932.tif 000015
【図１４】
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【図１５】
2011100932.tif 000017
【図１６】
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【図１７】
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