(57)【要約】【課題】ゲート電極と拡散層に接続する共通コンタクトにおけるリークを防ぐ。【解決手段】半導体装置は、拡散層が形成された基板と、基板上に形成されたゲート電極と、基板上にゲート電極よりも高い位置まで形成された第１絶縁層と、拡散層に電気的に接続され、第１絶縁層を貫通する第１コンタクトと、ゲート電極と電気的に接続された第２コンタクトと、第１絶縁層の上に形成された第２絶縁層とを備える。第１コンタクトと第２コンタクトとは第１絶縁層の上面以上の高さにおいて電気的に接続する。ゲート電極上と拡散層上は異なるコンタクトで形成されているため、ゲート電極のサイドウォールが減少することなく、リークを防ぐことができる。【選択図】図３Ａ
2011108757.tif 000002
【特許請求の範囲】
【請求項１】
拡散層が形成された基板と、
前記基板上に形成されたゲート電極と、
前記基板上に前記ゲート電極よりも高い位置まで形成された第１絶縁層と、
前記拡散層に電気的に接続され、前記第１絶縁層を貫通する第１コンタクトと、
前記ゲート電極と電気的に接続された第２コンタクトと、
前記第１絶縁層の上に形成された第２絶縁層とを具備し、
前記第１コンタクトと前記第２コンタクトとは前記第１絶縁層の上面以上の高さにおいて電気的に接続する
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記第１コンタクトは前記第１絶縁層の上面の高さに上端を有し、
前記第２コンタクトは前記第２絶縁層の上面の高さに上端を有し、
前記第１コンタクトと前記第２コンタクトとは前記第１絶縁層の上面の高さに下端を有する第３コンタクトを介して前記第２絶縁層が形成された層内で電気的に接続する
半導体装置。
【請求項３】
請求項１又は２に記載された半導体装置であって、
前記第１コンタクトは前記第１絶縁層の上面の高さに上端を有し、
前記第２コンタクトは前記第１コンタクトの上端上にも形成されることにより前記第１コンタクトと電気的に接続し、
更に、前記第２コンタクトの上端と接続された下端を有する第３コンタクトを具備する
半導体装置。
【請求項４】
請求項２又は３に記載された半導体装置であって、
更に、前記第２絶縁層が形成された層において、前記基板の表面に水平な方向に延長する配線を具備し、
前記配線は、前記基板の表面に垂直な方向に見て前記ゲート電極のサイドウォールに対して上側に配置される
半導体装置。
【請求項５】
請求項２から４のいずれかに記載された半導体装置であって、
更に、前記第２絶縁層の上に形成された第３絶縁層と、
前記第３絶縁層の上に形成され、前記第３コンタクトに接続された第１配線
とを具備する半導体装置。
【請求項６】
請求項５に記載された半導体装置であって、
更に、前記基板に形成された他の拡散層と前記第１絶縁層の表面の高さに有する上端とを電気的に接続する第４コンタクトと、
前記第２絶縁層と前記第３絶縁層とを貫通する第５コンタクト
とを具備する半導体装置。
【請求項７】
請求項５又は６に記載された半導体装置であって、
前記半導体装置は、前記基板上の第１領域に形成されたＳＲＡＭと第２領域に形成されたＤＲＡＭとを備え、
前記拡散層と前記ゲート電極とは前記第１領域に形成され、
前記ＤＲＡＭのソース又はドレインを形成する拡散層は、ＤＲＡＭ側第１コンタクトを介して、前記第２絶縁層が形成された層においてビット線に接続される
半導体装置。
【請求項８】
請求項７に記載された半導体装置であって、
前記ＤＲＡＭのソース又はドレインを形成する拡散層は、ＤＲＡＭ側第２コンタクトを介して、前記第３絶縁層が形成された層に形成されたキャパシタに電荷を蓄積することにより情報を記憶する
半導体装置。
【請求項９】
基板に拡散層とゲート電極とを形成する工程と、
前記拡散層と前記ゲート電極とを覆う第１絶縁層を形成する工程と、
前記拡散層と前記第１絶縁膜の上面の高さに位置する上端とを電気的に接続する第１コンタクトを形成する工程と、
前記第１絶縁層の上に第２絶縁層を形成する工程と、
前記第２絶縁層を形成した後で、前記ゲート電極に接続する下端と前記第２絶縁層の上面の高さに位置する上端とを有する第２コンタクトを形成する工程と、
前記第１絶縁層の上面以上の高さにおいて前記第１コンタクトと前記第２コンタクトを電気的に接続する工程
とを具備する半導体装置の製造方法。
【請求項１０】
請求項９に記載された半導体装置の製造方法であって、
前記基板上の第１領域にはＳＲＡＭが形成され、前記基板上の第２領域にはＤＲＡＭが形成され、
前記第１コンタクトは前記第１領域に形成され、
前記第１コンタクトを形成する工程において、前記基板の前記第２領域に形成された拡散層と、前記第１絶縁膜の上面の高さに位置する上端とを電気的に接続するＤＲＡＭ側第１コンタクトが共に形成され、
更に、前記第２絶縁層を形成する工程の前に、前記第２絶縁層が形成される高さに、前記ＤＲＡＭ側第１コンタクトに電気的に接続するビット線を形成する工程
を具備する半導体装置の製造方法。
【請求項１１】
請求項１０に記載された半導体装置の製造方法であって、
更に、前記ＤＲＡＭが情報を記憶するためのキャパシタを形成する工程と、
前記第１コンタクトと前記第２コンタクトとを電気的に接続する第３コンタクトを、前記キャパシタが形成された層よりも高い層に形成される配線と電気的に接続する工程
とを具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にゲート電極と拡散層とを電気的に接続するコンタクトの構造に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を構成するＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）では、ゲート電極と拡散層（ソース、ドレインのいずれか一方、以下、拡散層とする）とを電気的に接続する構成が必要とされる。
【０００３】
特許文献１の図１に、ゲート電極と拡散層とを電気的に接続する構成の一例が記載されている。この技術では、ゲート電極上と拡散層上にそれぞれコンタクトが形成される。それぞれのコンタクトは、上層に形成された同一の配線層に接続される。
【０００４】
近年、素子の微細化に伴い、面積を縮小化させるため、ゲート電極上と拡散層上に共通の１つのコンタクトを形成する技術（共通コンタクト）が一般に用いられるようになった（たとえば、特許文献１の図７、特許文献２参照）。この技術では、１つの共通コンタクトの片側の底面がゲート電極上部と接続され、もう一方の側の底面が拡散層上と接続される。ゲート電極の側壁には、サイドウォールが形成されている。
【０００５】
特許文献２には、ＤＲＡＭ部とＳＲＡＭ部が混載された半導体装置が記載されている。このような混載型の半導体装置では、一般的にＤＲＡＭ部においてＣＯＢ構造（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔ  Ｌｉｎｅ）またはＣＵＢ構造（Ｃａｐａｃｉｔｏｒ  Ｕｎｄｅｒ  Ｂｉｔ  Ｌｉｎｅ）が採用される。これらの構造では、金属配線層下、つまりシリコン基板上と最下層の金属配線（第１配線）との間にも複数の層の層間絶縁膜が形成される。そのため、その構造にあわせて、ＳＲＡＭ部でも、複数の層の層間絶縁膜の各層に設けられ接続されたコンタクト（複数の段からなるコンタクト）、あるいは複数の層間絶縁膜を貫くコンタクトが形成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−０４３０８２号公報
【特許文献２】特開２００３−０２３１１１号公報
【特許文献３】特開２００５−３１１２３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、本発明を説明するための参考例として、複数の段からなるコンタクトを有し、ゲート電極上と拡散層上に共通コンタクトを形成する構造について、図１を参照して説明する。本参考例では、３段のコンタクトが形成される。
【０００８】
ＤＲＡＭ混載デバイスなどの複数段のコンタクトを用いるデバイスにおいて、共通コンタクトは、基板上の複数の層に渡って積み上げることによって形成される。第１段目のコンタクト（セルコンタクト）の一端は、拡散層上とゲート電極上に接続する。
【０００９】
図２Ａ〜図２Ｆは、こうしたコンタクトの製造工程を示す。素子分離領域、ゲート電極、第１段目の層間膜を形成した後に、セルコンタクト１０１を形成する。セルコンタクト１０１の下端は、拡散層上とゲート上に同時に接続する（図２Ａ）。層間膜の上に形成された層にビットコンタクトとビットラインが形成される。ビットラインは、セルコンタクト１０１を介して拡散層と接続される（図２Ｂ）。第２段目の層間膜を形成した後に、容量コンタクトを形成する。容量コンタクトの下端はセルコンタクトの上端に接続する（図２Ｃ）。
【００１０】
２段目の層間膜の上に、容量と第３段目の層間膜が形成される（図２Ｄ）。第３段目の層間膜にスタックコンタクトが形成される。スタックコンタクトの下端は容量コンタクトの上端に接続する（図２Ｅ）。第３段目の層間膜の上に、第４段目の層間膜と配線が形成される。配線の下端はスタックコンタクトの上端に接続される（図２Ｆ）。
【００１１】
こうした共通コンタクトによれば、ゲート電極上と拡散層上とに別々にコンタクトを形成し配線層で接続する場合に比べて、面積を縮小することが可能である。
【００１２】
しかしながら、このような共通コンタクトには、以下のような問題点が考えられる。すなわち、共通コンタクト形成のエッチングの際に、ゲート電極のサイドウォール１０２がエッチングされて減少してしまい、本来サイドウォール１０２が残存しているべき部分の下のシリコン基板が露出してしまう。サイドウォール１０２の下のシリコン基板は、イオン注入が施されていなく、またシリサイド化もされていない。そのような状態で共通コンタクトに導電性材料を形成すると、シリコン基板へのリークが発生してしまう。
【００１３】
この種のリークの問題を解決することを目的とする技術の一例が特許文献３に記載されている。この文献では、ゲート電極上と拡散層上に開口部を有し、かつその一部がつながったマスクを用いてコンタクトホールの開口が行われる。このマスクを用いて、所定のテーパー（角度）を有するエッチングが行われる。テーパーを有するコンタクトホールを形成することによって、サイドウォールのエッチングを避け、かつ上部が共通したコンタクトが形成される。
【００１４】
しかしながら、特許文献３の技術では、マスクにおいてゲート電極上と拡散層上の開口のつながった部分の寸法設計が難しい。その上、エッチングにおいて所定のテーパーを形成する条件が必要となり、そのエッチングの条件設定やテーパーの制御が難しい。また、特許文献３には、複数の層の層間絶縁膜や、複数の段からなるコンタクト構造は開示されていない。
【００１５】
本発明は、複数の層の層間絶縁膜に形成され、ゲート電極と拡散層とを電気的に接続するコンタクトにおいて、以下の特長のうち少なくとも１つを向上することを可能とするコンタクトの構造を提供する。（１）サイドウォールの減少によるリークを抑制する。（２）面積の増加を抑制する。（３）また形成に際して特殊な条件下でのエッチングなど特殊な技術の使用を抑制する。
【課題を解決するための手段】
【００１６】
以下に、［発明を実施するための形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
本発明の一実施形態における半導体装置は、拡散層（３）が形成された基板（１）と、基板上に形成されたゲート電極（９）と、基板上にゲート電極よりも高い位置まで形成された第１絶縁層（１２）と、拡散層に電気的に接続され、前記第１絶縁層を貫通する第１コンタクト（６）と、ゲート電極と電気的に接続され第１及び第２絶縁膜を貫通する第２コンタクト（１８）と、第１絶縁層の上に形成された第２絶縁層（１６）とを備える。第１コンタクトと第２コンタクトとは第１絶縁層の上面以上の高さにおいて電気的に接続する。
【００１８】
本発明の一実施形態における半導体装置の製造方法は、基板（１）に拡散層（３）とゲート電極（９）とを形成する工程と、拡散層とゲート電極とを覆う第１絶縁層（１２）を形成する工程と、拡散層と第１絶縁膜の上面の高さに位置する上端とを電気的に接続する第１コンタクト（６）を形成する工程と、第１絶縁層の上に第２絶縁層（１６）を形成する工程と、第２絶縁層を形成した後で、ゲート電極に接続する下端と第２絶縁層の上面の高さに位置する上端とを有する第２コンタクト（１８）を形成する工程と、第１絶縁層の上面以上の高さにおいて第１コンタクトと第２コンタクトを電気的に接続する工程とを備える。
【発明の効果】
【００１９】
本発明によれば、ゲート電極上と拡散層上は異なるコンタクトで形成されているため、ゲート電極のサイドウォールが減少することなく、リークを防ぐことができる。さらに、ゲート電極と拡散層が共通のコンタクトで接続されているため、面積の増大が抑制される。また、それぞれのコンタクトの形成は通常の方法で形成できるため、特殊なマスクやエッチング条件を必要としない。
【図面の簡単な説明】
【００２０】
【図１】参考例における半導体装置の断面図である。
【図２Ａ】参考例における半導体装置の製造方法を工程順に示す断面図である。
【図２Ｂ】参考例における半導体装置の製造方法を工程順に示す断面図である。
【図２Ｃ】参考例における半導体装置の製造方法を工程順に示す断面図である。
【図２Ｄ】参考例における半導体装置の製造方法を工程順に示す断面図である。
【図２Ｅ】参考例における半導体装置の製造方法を工程順に示す断面図である。
【図２Ｆ】参考例における半導体装置の製造方法を工程順に示す断面図である。
【図３Ａ】第１実施形態における半導体装置の断面図である。
【図３Ｂ】第１実施形態における半導体装置のＡ−Ａ断面図である。
【図４Ａ】第２実施形態における半導体装置の断面図である。
【図４Ｂ】第２実施形態における半導体装置のＡ−Ａ断面図である。
【図５】第３実施形態における半導体装置の断面図である。
【図６】第４実施形態における半導体装置の断面図である。
【図７】第５実施形態における半導体装置の断面図である。
【図８Ａ】第１実施形態の半導体装置の製造方法を工程順に示す断面図である。
【図８Ｂ】第１実施形態の半導体装置の製造方法を工程順に示す断面図である。
【図８Ｃ】第１実施形態の半導体装置の製造方法を工程順に示す断面図である。
【図８Ｄ】第１実施形態の半導体装置の製造方法を工程順に示す断面図である。
【図８Ｅ】第１実施形態の半導体装置の製造方法を工程順に示す断面図である。
【図８Ｆ】第１実施形態の半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００２１】
以下に、本発明の実施の形態を、図面を用いて説明する。
【００２２】
［第１実施形態］
第１実施形態においては、拡散層が形成された領域にセルコンタクトを形成し、ゲート電極が形成された領域に容量コンタクトが形成され、セルコンタクトと容量コンタクトを接続する上層のスタックコンタクトが形成される。この構造によって、サイドウォール部をエッチングすることなく、共通コンタクトを形成することができる。その結果、シリサイド化されていないサイドウォール下のシリコンとコンタクトが接触することがなく、リーク電流は生じない。コンタクトの材料に関しては、通常コンタクト抵抗を低減するために、タングステンが用いられることが多いが、その他の材料、例えばポリシリコンなどでも実現可能である。
【００２３】
図面を参照して、第１実施形態における半導体装置について詳細に説明する。図８Ａ〜図８Ｆは、第１実施形態における半導体装置の製造工程を示す。図面の中央付近に垂直に描かれた破線の右側はＳＲＡＭが形成される領域を示し、左側はＤＲＡＭが形成される領域を示す。
【００２４】
基板１に素子分離領域２が形成される。フォトリソグラフィーによりゲート電極９、サイドウォール１１が形成される。イオン注入により拡散層３が形成される。拡散層３とゲート電極９のそれぞれの上部にシリサイド化が施されることによりシリサイド膜４、１０が形成される。拡散層３とゲート電極９の上部にシリサイド化が施される。このような処理によりトランジスタなどの素子が形成される。次に、層間絶縁膜１２を形成した後、セルコンタクトを開口し、導電体で埋設してコンタクトプラグを形成する。セルコンタクトは、拡散層３と上部に形成される第１配線とを接続する１段目コンタクト５、拡散層３上に形成され後の工程で共通コンタクトに接続される１段目コンタクト６、拡散層３とビットライン１５とを接続する１段目コンタクト７、拡散層３と容量Ｃとを接続する１段目コンタクト８、ＤＲＡＭ周辺回路やＬｏｇｉｃ部の配線のためのコンタクト、駆動回路等からゲート電極のみに信号を伝達するためのコンタクトを含む（図８Ａ）。
【００２５】
次に、層間絶縁膜１２上に絶縁膜１３が形成される。絶縁膜１３にビットコンタクト１４が形成され、ビットライン１５が形成される。ビットライン１５は、ビットコンタクト１４を介して１段目コンタクト７に接続される。絶縁膜１３とビットライン１５を覆う２段目の層間絶縁膜１６が形成される（図８Ｂ）。
【００２６】
層間絶縁膜１６に、コンタクト１７、１８、１９を開口し埋設してコンタクトプラグを形成する。これらは容量が形成される層を上端とする容量コンタクトである。容量コンタクトは、１段目コンタクト５の上端と２段目の層間絶縁膜１６の上端とを接続する２段目コンタクト１７、ゲート電極９と２段目の層間絶縁膜１６の上端とを接続するコンタクト１８、１段目コンタクト８の上端と容量を接続する２段目コンタクト１９、ＤＲＡＭ周辺回路やＬｏｇｉｃ部の配線のためのコンタクト等を含む（図８Ｃ）。
【００２７】
次に、ストッパ膜２１を形成し、容量と２段目コンタクト１９を接続する領域に開口を形成し、容量Ｃの下部電極２４、容量絶縁膜２５、第１上部電極２６、第２上部電極２７、層間絶縁膜２２を形成する（図８Ｄ）。
【００２８】
次に、層間絶縁膜２２およびストッパ膜２１に、スタックコンタクト２０、２３を開口し埋設してコンタクトプラグを形成する。スタックコンタクト２０、２３は、拡散層３に接続する１段目コンタクト６とゲート電極９に接続するコンタクト１８とを２段目の層間絶縁膜１６の高さにおいてショートさせ、３段目の層間絶縁膜２２の上端に接続する共通コンタクト２０と、コンタクト１７の上端と３段目の層間絶縁膜２２の上端を接続する３段目コンタクト２３と、ＤＲＡＭ周辺回路やＬｏｇｉｃ部の配線のためのコンタクト等を含む。本実施形態における共通コンタクト２０は、その下端が接続する拡散層３とゲート電極９とを結ぶ方向に長い長手コンタクトである。このような長手コンタクトは、ミスアライメントに対するマージンが大きいという点で望ましい（図８Ｅ）。
【００２９】
次に、層間絶縁膜２２の上の第１配線層に、絶縁層２８に埋め込まれた第１配線２９を形成する。共通コンタクト２０と３段目コンタクト２３は第１配線２９に接続される（図８Ｆ）。以上の工程により、図３Ａの断面図に示される第１実施形態の半導体デバイスが形成される。図３Ｂは、図３ＡにおけるＡ−Ａ断面における長手コンタクトである共通コンタクト２０を示す。
【００３０】
こうした構成においては、ゲート電極９と拡散層３が共通コンタクト２０で接続されているため、これらを上層の配線層と接続するコンタクトを小さい領域に形成することができる。しかも共通コンタクト２０は、ゲート電極９の高さにおいては、拡散層３の１段目コンタクト６とゲート電極９のコンタクト１８とに分かれているため、共通コンタクト２０の形成によってゲート電極のサイドウォールが減少することなく、リークを防ぐことができる。
【００３１】
［第２実施形態］
図４Ａは、第２実施形態における半導体装置の断面図である。図４Ｂは、そのＢ−Ｂ断面を示す。第２実施形態においては、スタックコンタクトとして、第１実施形態における長手コンタクト（図３Ｂの共通コンタクト２０）に替えて、粒コンタクト（図４Ｂの共通コンタクト２０ａ）が形成されている。それ以外の構成は第１実施形態と同じである。長手コンタクトはリソグラフィーの形状の合わせ込みが難しく、また、サイズが大きいことからエッチングレートが速くなり易く、同時にエッチングするのが難しい。そのため、粒コンタクトの方が、容易に形成することができる。従って、ミスアライメントに対するマージンを大きく取る必要が無い場合は、こうした粒コンタクトの方が望ましい。
【００３２】
［第３実施形態］
図５は、第３実施形態における半導体装置の断面図である。第３実施形態においては、拡散層とゲート電極との共通コンタクト以外のコンタクトが、セルコンタクトとスタックコンタクトの２層に対して一体的に形成される（図５のコンタクト２３ａ）。共通コンタクトを含むそれ以外の構成は第１実施形態または第２実施形態と同じである。
【００３３】
図８Ａ〜図８Ｆを参照して説明した製造工程において、共通コンタクト２０は、３段目の層間絶縁膜２２の上端からセルコンタクト（１段目コンタクト６）の上部までエッチングし埋設することによって形成された。この際に、共通コンタクト２０以外のコンタクトも同様にエッチングし埋設することにより、第３実施形態におけるコンタクト２３ａを形成することができる。このような構造は、コンタクト抵抗を低減することができる利点があり、特に容量コンタクトをポリシリコンなどの抵抗の高い材料のデバイスにおいては好ましい構造である。
【００３４】
［第４実施形態］
図６は、第４実施形態における半導体装置の断面図である。本実施形態においては、拡散層とゲート電極の共通コンタクトの構成が第１〜第３実施形態と異なる。それ以外の構成は第１〜第３実施形態の任意の一つと同じである。第１実施形態の図８Ｃのゲート電極９に接続するコンタクト１８を形成する工程において、コンタクト１８に対応するコンタクト１８ａが１段目コンタクト６上にも形成される。このコンタクト１８ａは、１段目の層間絶縁膜１２の高さ範囲においてセルコンタクト６とショートする。このような構成ではサイドウォールが若干エッチングされてしまうが、拡散層までエッチングする必要はない。そのため、図２Ａ〜図２Ｆで説明した製造方法よりもサイドウォール残膜を確保することは容易である。
【００３５】
［第５実施形態］
図７は、第５実施形態における半導体装置の断面図である。本実施形態においては、拡散層とゲート電極の共通コンタクトに、他の素子が接続される。図７の例では、この素子としてビットライン３１がビットコンタクト３０を介して１段目コンタクト６の上端に接続される。ビットライン３１の上端は、ゲート電極９に接続されたコンタクト１８に接続される。ビットライン３１の一部は、ゲート電極９のサイドウォールの上方に配置される。こうした構成においては、共通コンタクトを形成する際に、他の素子（図７のビットライン３１）が存在するために、サイドウォールはエッチングされない。また、第４実施形態と同様にコンタクトが２段のデバイスにおいても形成することができる。
【００３６】
以上で説明した実施形態では、ＳＲＡＭ部とＣＯＢ構造を有するＤＲＡＭ部とが混載された半導体装置を例に説明した。しかしながら、本発明はこうした構成に限定されるものではない。ＤＲＡＭ部はＣＵＢ構造でもよく、もちろん、ＤＲＡＭとＳＲＡＭが混載された半導体装置に限定されない。それ以外の半導体装置に対しても、上記の実施形態で説明した共通コンタクトの構成を採用することにより同様の効果が得られる。また、複数の段からなりゲート電極と拡散層とを電気的に接続するコンタクトであれば、ＳＲＡＭが形成される領域の共通コンタクトに限定されるものでもない。
【００３７】
本発明の実施形態においては、複数の段からなりゲート電極と拡散層とを電気的に接続するコンタクト構造において、ゲート電極上と拡散層上は異なるコンタクトで形成される。この異なるコンタクト同士は、ゲート電極が形成される層で、あるいはその上層のコンタクトを介して、接続される。そのため、特殊なマスクやエッチング条件を必要とせずに製造できる。また、面積の増大を招くことなく、サイドウォールの減少を防ぎ、リークを防ぐことが可能である。
【符号の説明】
【００３８】
１  基板
２  素子分離領域
３  拡散層
４  シリサイド膜
５、６、７、８  １段目コンタクト
９  ゲート電極
１０  シリサイド膜
１１  サイドウォール
１２  層間絶縁膜
１３  絶縁膜
１４  ビットコンタクト
１５  ビットライン
１６  層間絶縁膜
１７  ２段目コンタクト
１８  コンタクト
１９  ２段目コンタクト
２０  共通コンタクト
２１  ストッパ膜
２２  層間絶縁膜
２３  ３段目コンタクト
２４  下部電極
２５  容量絶縁膜
２６  第１上部電極
２７  第２上部電極
２８  絶縁層
２９  第１配線
３０  ビットコンタクト
３１  ビットライン
Ｃ  容量
１０１  セルコンタクト
１０２  サイドウォール
【図１】
2011108757.tif 000003
【図２Ａ】
2011108757.tif 000004
【図２Ｂ】
2011108757.tif 000005
【図２Ｃ】
2011108757.tif 000006
【図２Ｄ】
2011108757.tif 000007
【図２Ｅ】
2011108757.tif 000008
【図２Ｆ】
2011108757.tif 000009
【図３Ａ】
2011108757.tif 000010
【図３Ｂ】
2011108757.tif 000011
【図４Ａ】
2011108757.tif 000012
【図４Ｂ】
2011108757.tif 000013
【図５】
2011108757.tif 000014
【図６】
2011108757.tif 000015
【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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