(57)【要約】【課題】半導体装置における高速読み出しを実現する。【解決手段】この半導体装置は、メモリセルＣ０〜Ｃ３、第１デジット線Ｄ０、第２デジット線＃Ｄ０、第１、第２センスノードＳＡＮ０、＃ＳＡＮ０を有するセンスアンプ１０、第１のスイッチＤＳＷ０と、第２のスイッチ＃ＤＳＷ０、第１スイッチＤＳＷ０及び第２スイッチ＃ＤＳＷ０の導通状態を制御する第１制御信号及び第２制御信号を出力する制御回路を備える。制御回路は、センスアンプの活性開始時には、第１スイッチＤＳＷ０及び第２スイッチ＃ＤＳＷ０を導通状態とし、第１、第２センスノードＳＡＮ０、＃ＳＡＮ０の差電位に応じて読み出し対象のメモリセルが接続されないデジット線Ｄ０又は＃Ｄ０に対応する第１スイッチＤＳＷ０又は第２スイッチ＃ＤＳＷ０のいずれか一方を切断状態とする。【選択図】図１
2011023079.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
そのいずれか一方に前記メモリセルのうち読み出し対象のメモリセルが結合する第１デジット線と第２デジット線と、
前記第１、第２デジット線とそれぞれ結合する第１、第２センスノードを有するセンスアンプと、
前記第１デジット線と前記第１センスノードとの間の第１スイッチと、
前記第２デジット線と前記第２センスノードとの間の第２スイッチと、
前記第１スイッチ及び前記第２スイッチの導通状態を制御する第１制御信号及び第２制御信号を出力する制御回路と、を備え、
前記制御回路は、
前記センスアンプの活性開始時には、前記第１スイッチ及び前記第２スイッチを導通状態とし、前記第１、第２センスノードの差電位に応じて前記読み出し対象のメモリセルが接続されないデジット線に対応する前記第１スイッチ又は前記第２スイッチのいずれか一方を切断状態とする半導体装置。
【請求項２】
前記制御回路は、前記読み出し対象のメモリセルの読み出し動作が行われる期間において、前記読み出し対象のメモリセルが接続されたデジット線と当該読み出しデジット線に対応した前記第１スイッチ又は前記第２スイッチのいずれか一方の導通状態を維持する請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、前記読み出し対象のメモリセルを選択するワード線を活性化させるワード線選択制御信号に基づいて、前記第１スイッチ及び前記第２スイッチを制御する請求項１又は２に記載の半導体装置。
【請求項４】
前記制御回路は、前記センスアンプの活性開始時からの経過時間に基づき前記第１スイッチ及び前記第２スイッチを制御する請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１センスノードと第１読み出しノードとの間に接続される第１読み出しスイッチと、
前記第２センスノードと第２読み出しノードとの間に接続される第２読み出しスイッチと、
前記第１読み出しスイッチ及び前記第２読み出しスイッチの導通状態を制御する読み出し制御信号を出力する読み出し制御回路と、を備え、
前記読み出し制御回路は、前記第１スイッチ又は第２スイッチのいずれか一方が切断される期間において、前記第１読み出しスイッチ及び前記第２読み出しスイッチを導通状態とする請求項１乃至４のうちいずれか１項に記載の半導体装置。
【請求項６】
前記メモリセルは、ＤＲＡＭのメモリセルである請求項１乃至５のうちいずれか１項に記載の半導体装置。
【請求項７】
複数のメモリセル、そのいずれか一方に前記メモリセルのうち読み出し対象のメモリセルが結合する第１デジット線と第２デジット線、及び前記第１、第２デジット線とそれぞれ結合する第１、第２センスノードを有するセンスアンプと、を備えた半導体装置のデータ読み出し方法であって、
前記センスアンプの活性開始時には、前記第１、第２デジット線を前記第１、第２センスノードに接続し、前記第１、第２センスノードの差電位に応じて前記読み出し対象のメモリセルが接続されない第１デジット線又は第２デジット線のいずれか一方を前記センスアンプから切り離す、データの読み出し方法。
【請求項８】
前記読み出し対象のメモリセルの読み出し動作が行われる期間において、前記読み出し対象のメモリセルが接続されるデジット線と当該デジット線に対応した前記第１センスノード又は第２センスノードのいずれか一方の接続状態を維持する請求項７に記載のデータの読み出し方法。
【請求項９】
前記読み出し対象のメモリセルを選択するワード線を活性化させるワード線選択制御信号に基づいて、前記第１デジット線及び前記第２デジット線の前記センスアンプへの接続を制御する請求項７又は８に記載の読み出し方法。
【請求項１０】
前記センスアンプの活性開始時からの経過時間に基づいて、前記第１デジット線及び前記第２デジット線の前記センスアンプへの接続を制御する請求項７乃至９のいずれか１項に記載の読み出し方法。
【請求項１１】
前記第１、第２デジット線のいずれか一方を前記センスアンプから切断する期間において、前記第１センスノードの電圧を第１読み出しノードに伝達し、前記第２センスノードの電圧を第２読み出しノードに伝達する請求項７乃至１０のいずれか１項に記載の読み出し方法。
【請求項１２】
前記メモリセルは、ＤＲＡＭのメモリセルである請求項７乃至１１のうちいずれか１項に記載の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びデータの読み出し方法に関する。
【背景技術】
【０００２】
近年、インターネットの普及に伴い、ルータ等のネットワーク用端末が広く市場に出回るようになってきている。ルータ内のメモリは通常ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が使用されている。ルータ等のネットワーク用端末にＳＲＡＭが利用される理由の一つとしては、メモリへデータ出力を要求した際に、最初のデータが読み出されるまでに要する時間が短いことが挙げられる。
【０００３】
しかしながら、一般的にＳＲＡＭは、コンデンサ１つでデータを記憶することができるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に比べ、同一容量を記憶する場合のチップ面積が大きいとう問題点を有する。
【０００４】
よって、理想的には、最初のデータが読み出されるまでに要する時間がＳＲＡＭと同等程度のＤＲＡＭが実現できれば、読み出し速度を向上させると共に、ルータ内にチップ面積の小さなＤＲＡＭを搭載することができ、ルータの小型化に寄与できることになる。
【０００５】
図４は、特許文献１に記載された半導体装置の構成を示す図である。この半導体装置は、デジット線Ｄ０、＃Ｄ０と、センスアンプ４０を備えている。センスアンプ４０は、２本の同一長のデジット線Ｄ０、＃Ｄ０が接続され、このデジット線対の電位差の増幅を行う。
【０００６】
紙面上方には、センスアンプ４０を中心としてメモリセルＣ０〜Ｃ３と対称に配置されたセルを有するセルアレイ（図示せず）が形成されている。図示しないセルアレイと図示されたセルアレイは、１つのセンスアンプ４０を共有している。図示されたセルアレイとセンスアンプ４０の間には、スイッチＳＷ０、＃ＳＷ０が設けられている。同様に、図示しないセルアレイとセンスアンプ４０の間には、スイッチＤＳＷ０及び＃ＤＳＷ０（図示せず）が設けられている。センスアンプ４０をいずれかのセルアレイに接続するかは、センスアンプ４０とそれぞれのセルアレイとの間に介されたスイッチＤＳＷ０及び＃ＤＳＷ０をＯＮ／ＯＦＦすることによって切り替えることができる。
【０００７】
センスアンプ４０と図示されたセルアレイとの間に介されたスイッチＤＳＷ０及び＃ＤＳＷ０は、制御信号ＣＵＴＤ０によってＯＮ／ＯＦＦが制御されている。同様に、図示しないセルアレイとセンスアンプ４０の間のスイッチＤＳＷ０及び＃ＤＳＷ０（図示せず）は、制御信号ＣＵＴＤ０（図示しない）によって共通にＯＮ／ＯＦＦされる。
【０００８】
センスアンプ４０と図示されたセルアレイを接続する際には、センスアンプ４０と図示されたセルアレイの間に介されたスイッチＤＳＷ０及び＃ＤＳＷ０を同時にＯＮとし、センスアンプ４０と図示しないメモリセルとの間のスイッチＤＳＷ０及び＃ＤＳＷ０を同時にＯＦＦとする。同様に、センスアンプ４０と図示しないセルアレイを接続する際には、センスアンプ４０と図示されたセルアレイとの間に介されたスイッチＤＳＷ０及び＃ＤＳＷ０を同時にＯＦＦとし、センスアンプ４０と図示しないメモリセルとの間のスイッチＤＳＷ０及び＃ＤＳＷ０を同時にＯＮとする。以下では、図示されたセルアレイからデータ読み出しを行う場合の従来の半導体装置の動作について説明する。
【０００９】
センスアンプ４０によるデジット線対の増幅期間中には、制御信号ＣＵＴＤ０を活性化し、図示されたメモリセルとセンスアンプ４０との間に接続されたスイッチＤＳＷ０及びスイッチ＃ＤＳＷ０をいずれもＯＮとする。この状態で、読み出しを行うメモリセルＣ０〜Ｃ３が接続された所望のワード線ＷＬ０〜ＷＬ３を選択することで、選択されたワード線に対応するセルに接続されたデジット線（例えばＤ０）と、選択されたワード線に対応するメモリセルに接続していないデジット線（例えば＃Ｄ０）との間に差電位が生じる。センスアンプ４０は、この差電位を増幅することにより、メモリセルＣ０〜Ｃ３に格納されたデータの読み出し動作を行う。
【００１０】
また、特許文献２には、ＤＲＡＭにおけるリフレッシュ方法が開示されている。特許文献２では、リフレッシュ対象となっているメモリセルが連結された１対のデジット線からセンスノードにデータを読み出し、１対のデジット線とセンスノードとを切り離した後に、センスノードに生じた電位差をセンスアンプにより増幅する。そして、センスアンプによりセンスノードの電位差が十分に大きくなった後に、メモリセルが連結されているデジット線のみを選択してデータを再記録する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−１４９５５１号公報
【特許文献２】特開２００１−２７３７７１号公報、図４（ａ）〜（ｃ）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１に開示された回路構成（図４）を有するＤＲＡＭにおいては、センスアンプ４０によってデジット線対の差電位を増幅する際に、増幅全期間中において、センスアンプ４０は２本の同一長のデジット線を駆動する必要がある。
【００１３】
一般に、デジット線対はメモリサブアレイの端から端まで形成される。そのため、特許文献１に開示された半導体装置においては、選択されたワード線に対応するセルに接続されたデジット線（大きな配線抵抗や容量を持つ）を増幅する際に、センスアンプ４０に負荷がかかり、増幅時間が長くなる。これによって、データの読み出し速度が遅くなるという問題があった。
【００１４】
一方、特許文献２に開示された方法は、ＤＲＡＭにおけるデータのリフレッシュ方法であり、特許文献２には、データの読み出し方法については何ら言及されていない。特許文献２では、１対のデジット線からセンスノードに読み出されたデータにより生じた電位差を増幅する段階でデジット線対を構成する２本のデジット線のいずれもがセンスノードと切り離され、その後、リフレッシュ対象のメモリセルが接続されるデジット線とセンスノードとを接続する（特許文献２の図４（ｂ））。そのため、例え、特許文献２に開示されたリフレッシュ方法をデータの読み出し方法に適用した場合であっても、センスノードとデジット線対との切断動作に起因してデータの読み出し時間が長くなるという問題がある。
【課題を解決するための手段】
【００１５】
本発明に係る半導体装置の一態様は、複数のメモリセルと、そのいずれか一方に前記メモリセルのうち読み出し対象のメモリセルが結合する第１デジット線と第２デジット線と、前記第１、第２デジット線とそれぞれ結合する第１、第２センスノードを有するセンスアンプと、前記第１デジット線と前記第１センスノードとの間の第１スイッチと、前記第２デジット線と前記第２センスノードとの間の第２スイッチと、前記第１スイッチ及び前記第２スイッチの導通状態を制御する第２制御信号を出力する制御回路と、を備える。前記制御回路は、前記センスアンプの活性開始時には、前記第１スイッチ及び前記第２スイッチを導通状態とし、第１、第２センスノードの差電位に応じて読み出し対象の前記メモリセルが接続されないデジット線に対応する前記第１スイッチ又は前記第２スイッチのいずれか一方を切断状態とする、ことを特徴とする。
【００１６】
このように、センスアンプの活性開始から第１、第２デジット線を共にセンスアンプに接続し、その後、第１センスノードと第２センスノードの差電位に応じて、読み出しを行うメモリセルが接続されないデジット線をセンスアンプから切り離すことで、第１、第２デジット線間の差電位の増幅期間中のセンスアンプの負荷を軽減することができ、差電位の増幅時間の短縮を図ることができる。
【発明の効果】
【００１７】
本発明によれば、データ読み出しの高速化を実現する半導体装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態にかかる半導体装置の構成例を示す図である。
【図２】実施の形態にかかる半導体装置の動作例を示す図である。
【図３】実施の形態にかかる半導体装置の他の動作例を示す図である。
【図４】従来の半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１９】
以下、添付した図面を参照し、本発明の最良な実施の形態について説明する。図１は、本発明の実施の形態に係る半導体装置の構成例を示す図である。なお、図１では、本実施の形態に係る半導体装置を説明するために、半導体装置の一部分のみを示している。
【００２０】
この半導体装置は、複数のメモリセルＣ０〜Ｃ３と、そのいずれか一方にメモリセルＣ０〜Ｃ３のうち読み出し対象のメモリセルが結合する第１デジット線Ｄ０、第２デジット線＃Ｄ０とを備えている。また、この半導体装置は、第１、第２デジット線Ｄ０、＃Ｄ０とそれぞれ結合する第１、第２センスノードを有するセンスアンプ１０と、第１デジット線Ｄ０と第１センスノードＳＡＮ０との間の第１スイッチＤＳＷ０と、第２デジット線＃Ｄ０と第２センスノード＃ＳＡＮ０との間の第２スイッチ＃ＤＳＷ０と、第１スイッチＤＳＷ０及び第２スイッチ＃ＤＳＷ０の導通状態を制御する第１制御信号ＣＵＴＤ０及び第２制御信号＃ＤＳＷ０を出力する制御回路１１と、を備えている。
【００２１】
制御回路１１は、センスアンプ１０の活性開始時には、第１スイッチＤＳＷ０及び第２スイッチ＃ＤＳＷ０を導通状態とする。その後、制御回路１１は、第１、第２センスノードＳＡＮ０、＃ＳＡＮ０の差電位に応じて読み出し対象のメモリセルが接続されないデジット線Ｄ０又は＃Ｄ０に対応する第１スイッチＤＳＷ０又は第２スイッチ＃ＤＳＷ０のいずれか一方を切断状態とする。ここで、以下の説明では、読み出し対象のメモリセルが接続されたデジット線を読み出しデジット線と呼ぶ。また、読み出しデジット線と対となるデジット線であり、読み出し対象のメモリセルが接続されていないデジット線を非読み出しデジット線と呼ぶ。
【００２２】
このように、データの読み出し時において、第１センスノードＳＡＮと第２センスノード＃ＳＡＮ０との差電位（デジット線間の電位差）に応じて、読み出し対象のメモリセルが接続されない非読み出しデジット線をセンスアンプ１０から切り離すことで、デジット線対（Ｄ０、＃Ｄ０）の差電位の増幅時におけるセンスアンプ１０の負荷を小さくすることができる。
【００２３】
以下、本実施の形態に係る半導体装置の構成及び動作について更に詳細に説明する。
【００２４】
図１に示すように、それぞれのメモリセルＣ０〜Ｃ３は、第１デジット線Ｄ０又は第２デジット線＃Ｄ０のいずれか一方に接続されている。メモリセルＣ０〜Ｃ３のそれぞれは、データを電荷として蓄積するコンデンサ（図示せず）と、コンデンサを第１デジット線Ｄ０、第２デジット線＃Ｄ０に接続するか否かを切り替えるスイッチングトランジスタ（図示せず）を備えている。スイッチングトランジスタのゲートには、ワード線ＷＬ０〜ＷＬ３が接続されている。メモリセルＣ０〜Ｃ３は、活性化するワード線ＷＬ０〜ＷＬ３を選択するワード線選択制御信号Ｘ０、Ｘ１によって、第１デジット線Ｄ０又は第２デジット線＃Ｄ０に接続されるか否かが切り替えられる。
【００２５】
デコーダ１３は、外部より入力されるワード線選択制御信号Ｘ０、Ｘ１に応じて、活性化するワード線Ｗ０〜ＷＬ３を選択する。具体的には、デコーダ１３は、ワード線アドレスを構成する所定のビットのうち、ワード線選択信号Ｘ０を指定するビットとワード線選択信号Ｘ１を指定するビットによる４通りの組合せに応じて、それぞれの組合せに対応するワード線ＷＬ０〜ＷＬ３を選択する。具体的には、ワード線選択信号Ｘ１は、ワード線ＷＬ０及びＷＬ１のペア、又は、ワード線ＷＬ２及びＷＬ３のペアのうちいずれかの一方のペアを選択する。ワード線選択信号Ｘ０は、ワード線選択信号Ｘ１によって選択されたペアの中からいずれか一方のワード線を選択する。
【００２６】
なお、ワード線選択信号Ｘ１は、上記にように、活性化させるワード線ＷＬ０〜ＷＬ３の選択に用いられると共に、第１制御信号ＣＵＴＤ０及び第２制御信号＃ＣＵＴＤ０の生成にも用いられる。例えば、ワード線選択信号Ｘ１は、Ｈレベルで第１制御信号ＣＵＴＤ０を選択かつ第２制御信号＃ＣＵＴＤ０を非選択とし、Ｌレベルで第１制御信号ＣＵＴＤ０を非選択かつ第２制御信号＃ＣＵＴＤ０を選択する。
【００２７】
第１デジット線Ｄ０と第１センスノードＳＡＮ０の間には、第１デジット線Ｄ０のセンスアンプ１０への接続に許可を与える第１スイッチＤＳＷ０が設けられている。また、第２デジット線＃Ｄ０と第２センスノード＃ＳＡＮ０の間には、第２デジット線＃Ｄ０のセンスアンプ１０への接続に許可を与える第２スイッチ＃ＤＳＷ０が設けられている。制御回路１１は、上記のようにワード線選択信号Ｘ１に応じて第１制御信号ＣＵＴＤ０を生成し、第１スイッチＤＳＷ０に出力すると共に、ワード線選択信号Ｘ１に応じて第２制御信号＃ＣＵＴＤ０を生成し、第２スイッチ＃ＤＳＷ０に出力する。
【００２８】
換言すれば、制御回路１１は、第１制御信号ＣＵＴＤ０によって第１スイッチＤＳＷ０の導通状態を制御することで、第１デジット線Ｄ０をセンスアンプ１０に接続するか否かを切り替える。また、制御回路１１は、第２制御信号＃ＣＵＴＤ０によって第２スイッチ＃ＤＳＷ０の導通状態を制御することで、第２デジット線＃Ｄ０をセンスアンプ１０に接続するか否かを切り替える。第１スイッチＤＳＷ０及び第２スイッチ＃ＤＳＷ０は、例えばトランジスタによって構成することができる。
【００２９】
このように、本実施形態に係る半導体装置においては、制御回路１１は、第１制御信号ＣＵＴＤ０及び第２制御信号＃ＣＵＴＤ０をそれぞれ生成することで、第１スイッチＤＳＷ０、第２スイッチ＃ＤＳＷ０の導通状態を別々に制御できる構成とする。これにより、個別に第１デジット線Ｄ０、第２デジット線＃Ｄ０を活性、非活性とすることができる。
【００３０】
さらに、この半導体装置は、第１センスノードＳＡＮ０と第１読み出しノードＧＩＯＤ０との間に接続される第１読み出しスイッチＳＷ０と、第２センスノード＃ＳＡＮ０と第２読み出しノード＃ＧＩＯＤ０との間に接続される第２読み出しスイッチ＃ＳＷ０と、第１読み出しスイッチＳＷ０及び第２読み出しスイッチ＃ＳＷ０の導通状態を制御する読み出し制御信号を出力する読み出し制御回路１２と、を備えている。
【００３１】
読み出し制御回路１２は、第１スイッチＤＳＷ０又は第２スイッチ＃ＤＳＷ０のいずれか一方が切断される期間において、第１読み出しスイッチＳＷ０及び第２読み出しスイッチ＃ＳＷ０をいずれも導通状態とし、第１センスノードＳＡＮ０の電圧を第１読み出しノードＧＩＯＤ０に伝達し、かつ、第２センスノード＃ＳＡＮ０の電圧を第２読み出しノード＃ＧＩＯＤ０に伝達する。
【００３２】
次に、このように構成された半導体装置の読み出し動作について説明する。図２は、本発明の実施の形態に係る半導体装置の動作を示す図である。なお、図２において、縦軸は電圧、横軸は時間を示している。なお、以下では、メモリセルＣ０に蓄積されたデータを読み出す場合を例として説明する。図２において、実線は、本実施の形態に係る半導体装置のワード線ＷＬ０、デジット線Ｄ０、＃Ｄ０の電圧を示しており、点線は、図４に示す従来の半導体装置におけるデジット線Ｄ０、＃Ｄ０の電圧を示している。
【００３３】
時間Ｔ１において、ワード線ＷＬ０及びワード線ＷＬ１を活性化させるワード線選択制御信号Ｘ１が０となると、ワード線ＷＬ０の電圧が上昇する。そして、ワード線ＷＬ０は、電圧が電源電圧レベルに達し、一定となる。また、第１デジット線対Ｄ０、第２デジット線＃Ｄ０は、いずれもプリチャージ電圧（ＶＣＣ／２）となっている。
【００３４】
時間Ｔ１においてワード線ＷＬ０が活性化されると、ワード線ＷＬ０に接続されたメモリセルＣ０がデジット線Ｄ０に接続される。これにより、選択されたワード線ＷＬ０に接続されたメモリセルＣ０が接続された第１デジット線Ｄ０と、メモリセルＣ０が接続されていない第２デジット線＃Ｄ０との間には、メモリセルＣ０に蓄積されたデータの値に応じた差電位が発生することとなる（時間Ｔ２）。具体的には、読み出し対象であるメモリセルＣ０が接続された第１デジット線Ｄ０は、電圧がＶＣＣ／２＋αとなる。一方、読み出し対象であるメモリセルＣ０が接続されていない第２デジット線＃Ｄ０は、電圧がＶＣＣ／２のままとなる。よって、デジット線対の差電位は、αである。ここで、αは、蓄積されたデータに応じて正負どちらかの値をとるが、図２においては、α、βが正である場合について説明するものとする。
【００３５】
次に、時間Ｔ３において、デジット線対間に増幅するのに十分な差電位（α）が生じた後に、センスアンプ１０が活性化される。これにより、デジット線間の差電位の増幅が開始される。このとき、第１スイッチＤＳＷ０及び第２スイッチ＃ＤＳＷ０は、第１制御信号ＣＵＴＤ０及び第２制御信号＃ＣＵＴＤ０によっていずれもＯＮとなっている。なお、第１スイッチＤＳＷ０及び第２スイッチ＃ＤＳＷ０は、少なくともセンスアンプ１０の活性開始時にはＯＮとなっていればよく、センスアンプ１０の活性化が開始される時間Ｔ３より前に第１スイッチＤＳＷ０及び第２スイッチ＃ＤＳＷ０がＯＮとなっていてもよい。
【００３６】
その後、制御回路１１は、増幅されたデジット線間の差電位（第１、第２センスノードＳＡＮ０、＃ＳＡＮ０の差電位）が電気的なノイズ等の影響によりその大小関係が反転しない程度に大きくなったことに応じて、第２スイッチ＃ＤＳＷ０をＯＮからＯＦＦにし、非読み出しデジット線である第２デジット線＃Ｄ０をセンスアンプ１０から切り離す。本実施の形態では、センスアンプ１０の能力を設計段階において見積もり、時間Ｔ３から時間Ｔ４までの期間の長さ（例えば、所定の時間）を設定する。そして、当該所定の時間に基づき第２スイッチ＃ＤＳＷ０をＯＮからＯＦＦにする。具体的には、時間Ｔ３から所定の時間が経過後に（時間Ｔ４）、制御信号＃ＣＵＴＤ０を切り替えることで、第２スイッチ＃ＤＳＷ０をＯＮからＯＦＦにすればよい。
【００３７】
なお、読み出しを行うメモリセルＣ０が接続されていない第２デジット線＃Ｄ０（非読み出しデジット線）をセンスアンプ１０から切り離すタイミング（時間Ｔ４）、すなわち、第２スイッチ＃ＤＳＷ０をＯＮからＯＦＦに切り替えるタイミングは、各種製品の設計時の調整により定めることが可能である。
【００３８】
時間Ｔ４以降、読み出しを行うメモリセルＣ０が接続された第１デジット線Ｄ０のみがセンスアンプ１０によって増幅され、その電圧はＶＣＣ／２からβだけ上がった電圧まで上昇する。一方、読み出しを行うメモリセルＣ０が接続されていない第２デジット線＃Ｄ０（非読み出しデジット線）の電圧は、ＶＣＣ／２からβだけ下がった電圧まで下降する。ここで、読み出し対象のメモリセルＣ０が接続された第１デジット線Ｄ０は、従来の半導体装置よりも早くＶＣＣ／２＋βまで電圧が上昇する。また、読み出し対象のメモリセルＣ０が接続されない第２デジット線＃Ｄ０においても、従来の半導体装置よりも早くＶＣＣ／２−βまで電圧が下降する。
【００３９】
次に、αが負の場合について説明する。なお、βは正の値であるものとする。図３は、αが負の場合の半導体装置の動作を示す図である。図３に示すように、時間Ｔ１においてワード線ＷＬ０が活性化されると、時間Ｔ２においてデジット線間にはメモリセルＣ０に蓄積されたデータに応じた差電位αが発生する。
【００４０】
時間Ｔ３において、デジット線対間に増幅するのに十分な差電位（α）が生じた後に、センスアンプ１０が活性化される。これにより、デジット線間の差電位の増幅が開始される。このとき、第１スイッチＤＳＷ０及び第２スイッチ＃ＤＳＷ０は、第１制御信号ＣＵＴＤ０及び第２制御信号＃ＣＵＴＤ０によっていずれもＯＮとなっている。
【００４１】
制御回路１１は、デジット線間の差電位（第１、第２センスノードＳＡＮ０、＃ＳＡＮ０の差電位）が電気的なノイズ等の影響によりその大小関係が反転しない程度に大きくなると、第２スイッチ＃ＤＳＷ０をＯＮからＯＦＦにする。すなわち、読み出し対象のメモリセルＣ０が接続されていない第２デジット線＃Ｄ０（非読み出しデジット線）をセンスアンプ１０から切り離す。これにより、時間Ｔ４以降、読み出しを行うメモリセルＣ０が接続された第１デジット線Ｄ０（読み出しデジット線）のみがセンスアンプ１０によって増幅され、これにより第１デジット線Ｄ０の電圧はＶＣＣ／２−βまで下降する。一方、読み出しを行うメモリセルＣ０が接続されていない第２デジット線＃Ｄ０（非読み出しデジット線）は、ＶＣＣ／２からβ（＞０）だけ電圧が上昇する。
【００４２】
図２、３において説明した増幅後の第１デジット線Ｄ０の電位は、従来と同様に、第１読み出しスイッチＳＷ０、第２読み出しスイッチ＃ＳＷ０を切り替えることで、第１読み出しノードＧＩＯＤ０、第２読み出しノード＃ＧＩＯＤ０に接続されたデジット線選択回路（図示せず）を通してメモリアレイ外へ転送され、半導体装置の外に読み出すことができる。
【００４３】
上記のメモリセルＣ０の読み出し動作と同様に、第２デジット線＃Ｄ０に接続されたメモリセルＣ２に蓄積されたデータの読み出しを行う場合には、Ｘ１＝１とし、ワード線ＷＬ２を活性化させる。そして、図３の時間Ｔ５において第１スイッチＤＳＷ０をＯＮからＯＦＦに切り替え、第２スイッチ＃ＤＳＷ０をＯＮのままとするよう制御信号ＣＵＴＤ０及び＃ＣＵＴＤ０を制御する。換言すれば、センスアンプ１０においてデジット線対の差電位の増幅期間中に、アクセスするメモリセルＣ２が接続された第２デジット線＃Ｄ０をセンスアンプ１０に常に接続する一方、データを読み出すメモリセルＣ２が接続されていない第１デジット線Ｄ０は、センスアンプ１０との接続を途中で中止する。これによって、メモリセルＣ２のデータが読み出される。
【００４４】
次に、このように構成された本実施の形態に係る半導体装置の効果について説明する。本実施の形態においては、上記のように、センスアンプ１０の活性化後、制御回路１１は、デジット線対間のデータが何らかの電気的ノイズにより誤増幅されないレベルまで増幅されたら、データ読み出しを行うメモリセルが接続されていないデジット線（非読み出しデジット線）をセンスアンプ１０から切り離す。これにより、センスアンプ１０が増幅すべきデジット線対Ｄ０、＃Ｄ０は、センスアンプ１０に対し実効的に抵抗及び容量が著しく減少した状態となる。これによって、増幅期間中のセンスアンプ１０の負荷が削減され、デジット線の増幅に要する時間は、２本のデジット線の電圧を増幅していた従来の半導体装置よりも高速化される。
【００４５】
また、読み出しを行うメモリセルが接続されていないデジット線は、増幅開始後即座にセンスアンプ１０から切り離されるため、直ぐに電位安定点ＶＣＣ／２−β（又はＶＣＣ／２＋β）となる。従来では、読み出しを行うメモリセルが接続されていないデジット線は、センスアンプ１０の駆動能力によって電圧がＶＣＣ／２−β（又はＶＣＣ／２＋β）となるよう制御されていたが、本実施の形態では、直ぐに電位安定点ＶＣＣ／２−β（又はＶＣＣ／２＋β）となるため、読み出しを行うメモリセルが接続されたデジット線（読み出しデジット線）に対するセンスアンプ１０の駆動能力を高めることができる。
【００４６】
また、増幅すべきデジット線のトータルの長さを削減することが出来るため、増幅期間中の消費電流も削減することができる。
【００４７】
なお、本実施の形態に係る半導体装置は、ルータ等の高速読み出しが求められる通信機器のメモリとして使用されることが好ましい。これにより、ルータ等の通信機器において、小型化を実現すると共に、高速読み出しを実現することができる。
【００４８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【００４９】
例えば、上記の説明では、データを読み出すメモリセルが接続されていないデジット線をセンスアンプ１０から切り離すタイミングは、センスアンプ１０の能力を設計段階において見積もることで予め設定したが、デジット線対の電位差をモニタし、電位差がしきい値以上となったときに、当該デジット線をセンスアンプ１０から切り離すよう構成することもできる。
【符号の説明】
【００５０】
Ｄ０  デジット線
＃Ｄ０  デジット線
Ｃ０〜Ｃ３  メモリセル
ＤＳＷ０  第１スイッチ
＃ＤＳＷ０  第２スイッチ
ＳＷ０  第１読み出しスイッチ
＃ＳＷ０  第２読み出しスイッチ
ＣＵＴＤ０  制御信号
＃ＣＵＴＤ０  制御信号
１０、４０  センスアンプ
１１  制御回路
１２  読み出し制御回路
１３  デコーダ
【図１】
2011023079.tif 000003
【図２】
2011023079.tif 000004
【図３】
2011023079.tif 000005
【図４】
2011023079.tif 000006