(57)【要約】【課題】ソース−ドレイン間等の電圧−電流特性を改善することができる薄膜トランジスタ、発光装置、電子機器、及び、薄膜トランジスタの形成方法を提供する。【解決手段】薄膜トランジスタ１００は、半導体膜１１９と、半導体膜１１９の上方に形成されたソース電極層１４０と、半導体膜１１９の上方に形成されたドレイン電極層１４２と、ソース電極層１４０とドレイン電極層１４２との間、かつ、半導体膜１１９の上方に形成されたチャネル保護膜１１３と、を備える薄膜トランジスタであって、ソース電極層１４０とドレイン電極層１４２の少なくとも何れか一方は、チャネル保護膜１１３と接し、その上面がチャネル保護膜１１３の上面を超えない接触領域を有して、チャネル保護膜１１３の上面と重なっていない。【選択図】図８
2011100951.tif 000002
【特許請求の範囲】
【請求項１】
半導体膜と、
前記半導体膜の上方に形成された第１および第２の電極層と、
前記第１の電極層と前記第２の電極層との間、かつ、前記半導体膜の上方に形成された保護絶縁膜と、
を備え、
前記第１の電極層と前記第２の電極層の少なくとも何れか一方は、前記保護絶縁膜の側面に接し、その上面が前記保護絶縁膜の上面の高さを超えない接触領域を有して、前記保護絶縁膜の上面と重なっていないことを特徴とする薄膜トランジスタ。
【請求項２】
前記第１の電極層と前記第２の電極層の両方が前記接触領域を有して、前記保護絶縁膜の上面と重なっていないことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第１の電極層及び前記第２の電極層は、不純物が添加された不純物半導体層と、前記不純物半導体層上に形成された導電性材料からなる導電体層と、からなることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記導電性材料は、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、ＡｌＮｄＴｉ合金膜、及び、ＭｏＮｂ合金膜、の何れかからなることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項５】
前記保護絶縁膜の側面は、前記保護絶縁膜の膜厚方向に対して傾斜を有し、
前記第１の電極層及び前記第２の電極層における前記導電体層は、前記側面の上方を覆い、前記保護絶縁膜の上面と面一とされた面をなすことを特徴とする請求項３又は４に記載の薄膜トランジスタ。
【請求項６】
請求項１乃至５のいずれか１項に記載の薄膜トランジスタを備える発光装置。
【請求項７】
請求項１乃至５のいずれか１項に記載の薄膜トランジスタを備える電子機器。
【請求項８】
基板上に半導体膜を形成する半導体膜形成ステップと、
前記半導体膜の上方にパターニングされた保護絶縁膜を形成する保護絶縁膜形成ステップと、
前記半導体膜の上方に、前記保護絶縁膜を挟む第１の電極層及び第２の電極層を形成し、前記第１の電極層と前記第２の電極層の少なくとも何れか一方を、前記保護絶縁膜の側面に接し、その上面が前記保護絶縁膜の上面の高さを超えない接触領域を有するように形成する電極層形成ステップと、
を含むことを特徴とする薄膜トランジスタの形成方法。
【請求項９】
前記保護絶縁膜形成ステップは、前記半導体膜の上に絶縁層を形成する絶縁層形成ステップと、前記絶縁層形成ステップで形成した前記絶縁層上にフォトレジストを塗布し、パターニングして前記保護絶縁膜を形成する絶縁層パターニングステップと、を含み、
前記電極層形成ステップは、前記絶縁層パターニングステップで形成した前記保護絶縁膜上に残存する前記フォトレジストを覆うとともに、前記半導体膜の上面を覆うように導電層を形成する導電層形成ステップと、形成した前記導電層をパターニングして前記第１の電極層と前記第２の電極層の少なくとも何れか一方を形成する導電層パターニングステップと、前記導電層のうちの前記フォトレジストを覆う部分を除去して、前記保護絶縁膜を露出させる不要部分除去ステップと、を含むことを特徴とする請求項８に記載の薄膜トランジスタの形成方法。
【請求項１０】
前記導電層パターニングステップは、前記フォトレジストを覆う前記導電層に、前記フォトレジストを露出する貫通孔を形成する貫通孔形成ステップを含み、
前記不要部分除去ステップは、前記貫通孔を介して、レジスト剥離液を用いて前記フォトレジストを溶解して除去するフォトレジスト除去ステップと、前記フォトレジストが除去された後の、前記フォトレジストを覆っていた前記導電層を水洗又は気体の吹きつけによって除去する導電層除去ステップと、を含むことを特徴とする請求項９に記載の薄膜トランジスタの形成方法。
【請求項１１】
前記導電層形成ステップは、前記半導体膜の上方に、不純物が添加された不純物半導体層を形成するステップと、前記不純物半導体層上に導電性材料からなる導電体層を形成するステップと、を含み、
前記導電層パターニングステップは、前記導電体層をパターニングするステップと、前記不純物半導体層をパターニングするステップと、を含むことを特徴とする請求項９に記載の薄膜トランジスタの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、発光装置、電子機器、及び、薄膜トランジスタの形成方法に関する。
【背景技術】
【０００２】
従来、画素に光学要素として、有機ＥＬ（Electro-Luminescence）、無機ＥＬ又はＬＥＤ（Light Emitting Diode）等のような電流制御型の発光素子を有し、画素の発光素子が発光するように構成された発光装置が知られている。
【０００３】
特に、アクティブマトリクス駆動方式の発光装置は、高輝度、高コントラスト、高精細、低電力等の点で、優位性を有しており、発光素子として、特に、有機ＥＬ素子が注目されている。
【０００４】
このようなアクティブマトリクス駆動方式を有し、発光素子としての有機ＥＬ素子を画素に有する発光装置は、発光素子を駆動するための複数の薄膜トランジスタを画素に有して構成されている（例えば、特許文献１参照）。
【０００５】
有機ＥＬ素子等の電流制御型の発光素子の発光輝度は、供給される電流の電流値に応じて制御されるため、発光素子を好適に発光させて所定の表示性能を得るためには、画素に用いられる発光素子の駆動用の薄膜トランジスタのソース−ドレイン間に、所望の発光輝度を得るのに必要な電流値の電流が流れなければならない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１４７６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、従来の薄膜トランジスタの構造では、薄膜トランジスタのソース−ドレイン間に流れる電流の電流値はチャネル幅とチャネル長とに応じて決まることから、所望の電流値を得るためには、チャネル幅の増大あるいはチャネル長の縮小を行う必要があった。しかし、前者においてはトランジスタサイズの増大をもたらして画素における開口率の低下を招き、後者においては歩留まりの低下をもたらして、コストの上昇を招くという問題があった。
【０００８】
本発明は、上記の点に鑑みてなされたものであり、その目的とするところは、薄膜トランジスタのトランジスタサイズを変えることなく、ソース−ドレイン間等の電圧−電流特性を改善することができる薄膜トランジスタ、発光装置、電子機器、及び、薄膜トランジスタの形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の観点に係る薄膜トランジスタは、
半導体膜と、
前記半導体膜の上方に形成された第１および第２の電極層と、
前記第１の電極層と前記第２の電極層との間、かつ、前記半導体膜の上方に形成された保護絶縁膜と、
を備え、
前記第１の電極層と前記第２の電極層の少なくとも何れか一方は、前記保護絶縁膜の側面に接し、その上面が前記保護絶縁膜の上面の高さを超えない接触領域を有して、前記保護絶縁膜の上面と重なっていない。
【００１０】
また、
（１）前記第１の電極層と前記第２の電極層の両方が前記接触領域を有して、前記保護絶縁膜の上面と重なっていなくてもよい。
（２）前記第１の電極層及び前記第２の電極層は、不純物が添加された不純物半導体層と、前記不純物半導体層上に形成された導電性材料からなる導電体層と、からなってもよい。
（３）前記導電性材料は、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、ＡｌＮｄＴｉ合金膜、及び、ＭｏＮｂ合金膜、の何れかからなってもよい。
（４）前記保護絶縁膜の側面は、前記保護絶縁膜の膜厚方向に対して傾斜を有し、
前記第１の電極層及び前記第２の電極層における前記導電体層は、前記側面の上方を覆い、前記保護絶縁膜の上面と面一とされた面をなしてもよい。
【００１１】
本発明の第２の観点に係る発光装置は、
前記いずれかの薄膜トランジスタを備える。
【００１２】
本発明の第３の観点に係る電子機器は、
前記いずれかの薄膜トランジスタを備える。
【００１３】
本発明の第４の観点に係る薄膜トランジスタの形成方法は、
基板上に半導体膜を形成する半導体膜形成ステップと、
前記半導体膜の上方にパターニングされた保護絶縁膜を形成する保護絶縁膜形成ステップと、
前記半導体膜の上方に、前記保護絶縁膜を挟む第１の電極層及び第２の電極層を形成し、前記第１の電極層と前記第２の電極層の少なくとも何れか一方を、前記保護絶縁膜の側面に接し、その上面が前記保護絶縁膜の上面の高さを超えない接触領域を有するように形成する電極層形成ステップと、
を含む。
【００１４】
また、
（１）前記保護絶縁膜形成ステップは、前記半導体膜の上に絶縁層を形成する絶縁層形成ステップと、前記絶縁層形成ステップで形成した前記絶縁層上にフォトレジストを塗布し、パターニングして前記保護絶縁膜を形成する絶縁層パターニングステップと、を含み、
前記電極層形成ステップは、前記絶縁層パターニングステップで形成した前記保護絶縁膜上に残存する前記フォトレジストを覆うとともに、前記半導体層の上面を覆うように導電層を形成する導電層形成ステップと、形成した前記導電層をパターニングして前記第１の電極層と前記第２の電極層の少なくとも何れか一方を形成する導電層パターニングステップと、前記導電層のうちの前記フォトレジストを覆う部分を除去して、前記保護絶縁膜を露出させる不要部分除去ステップと、を含んでもよい。
（２）前記導電層パターニングステップは、前記フォトレジストを覆う前記導電層に、前記フォトレジストを露出する貫通孔を形成する貫通孔形成ステップを含み、
前記不要部分除去ステップは、前記貫通孔を介して、レジスト剥離液を用いて前記フォトレジストを溶解して除去するフォトレジスト除去ステップと、前記フォトレジストが除去された後の、前記フォトレジストを覆っていた前記導電層を水洗又は気体の吹きつけによって除去する導電層除去ステップと、を含んでもよい。
（３）前記導電層形成ステップは、前記半導体膜の上方に、不純物が添加された不純物半導体層を形成するステップと、前記不純物半導体層上に導電性材料からなる導電体層を形成するステップと、を含み、
前記導電層パターニングステップは、前記導電体層をパターニングするステップと、前記不純物半導体層をパターニングするステップと、を含んでもよい。
【発明の効果】
【００１５】
本発明に係る薄膜トランジスタ、発光装置、電子機器、及び、薄膜トランジスタの形成方法によれば、ソース−ドレイン間等の電圧−電流特性を改善した薄膜トランジスタが得られる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る薄膜トランジスタの形成方法を説明するための概略断面図である。
【図２】本発明の一実施形態に係る薄膜トランジスタの形成方法を説明するための概略断面図である。
【図３】本発明の一実施形態に係る薄膜トランジスタの形成方法を説明するための概略断面図である。
【図４】本発明の一実施形態に係る薄膜トランジスタの形成方法を説明するための概略断面図である。
【図５】本発明の一実施形態に係る薄膜トランジスタの形成方法を説明するための概略断面図である。
【図６】本発明の一実施形態に係る薄膜トランジスタの形成方法を説明するための概略断面図である。
【図７】本発明の一実施形態に係る薄膜トランジスタの形成方法を説明するための概略断面図である。
【図８】本発明の一実施形態に係る薄膜トランジスタの形成方法を説明するための概略断面図である。
【図９】チャネル保護膜の上面とソース電極層及びドレイン電極層とが重なり、絶縁膜の上面と不純物半導体層とが重なった薄膜トランジスタの概略断面図である。
【図１０】Ｖｄ−Ｉｄ特性の一例を示すグラフの図である。
【図１１】バックゲート効果の影響を受ける薄膜トランジスタのモデル図である。
【図１２】Ｉｏｎと、Ｂ１値（＝Ｂ２値）との関係の一例を示すグラフの図である。
【図１３】本発明の一実施形態に係る薄膜トランジスタを使用する発光装置が有する回路を示す回路図である。
【図１４】本発明の一実施形態に係る薄膜トランジスタを使用したデジタルカメラの図である。
【図１５】本発明の一実施形態に係る薄膜トランジスタを使用したデジタルカメラの図である。
【図１６】本発明の一実施形態に係る薄膜トランジスタを使用したノートパソコンの図である。
【図１７】本発明の一実施形態に係る薄膜トランジスタを使用した携帯電話機の図である。
【発明を実施するための形態】
【００１７】
本発明の一実施形態について図面を参照して説明する。なお、本発明は下記で説明する実施形態（図面に記載された内容も含む。）によって限定されるものではない。下記で説明する実施形態に変更を加えることが出来る。特に、下記で説明する実施形態の構成要素を適宜削除してもよい。
【００１８】
まず、本実施形態に係る薄膜トランジスタ１００の形成方法について説明する。なお、基板１０１の厚さ方向（後述する半導体膜１１９等の、基板１０１の上方に形成される層又は膜の膜厚方向であってもよい。以下同じ。）から見た形状を平面形状という。また、表面とは、後述の層又は膜を積層する方の面をいい、裏面とは、表面とは反対側の面をいう。また、下とは、基板１０１側の方向をいい、上とは、基板１０１に層又は膜を積層する方向をいう。また、ある部材の上方又は下方に他の部材を形成するとは、ある部材（例えば、半導体膜１１９）の上面又は下面に他の部材（例えば、導電体層１２５又は１２７）を直接形成する他、層又は膜（例えば、不純物半導体層１２１又は１２３）を介して他の部材（例えば、ソース電極層１４０及びドレイン電極層１４２）を形成することも含む。
【００１９】
まず、ガラス基板等からなる基板１０１を用意する。なお、図１から９において、断面を表す、基板１０１のハッチングは省略されている。
【００２０】
次に、この基板１０１上に、スパッタ法又は真空蒸着法等により例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、ＡｌＮｄＴｉ合金膜、又は、ＭｏＮｂ合金膜等からなる導電体層を形成する。次いで、形成した導電体層を平面形状が所定の形状になるようにパターニングして、ゲート電極１０３を形成する（図１参照）。
【００２１】
続いて、ＣＶＤ（Chemical Vapor Deposition）法等によりゲート電極１０３を覆う絶縁層１０５をＳｉＮ等で形成する（図１参照）。
【００２２】
次に、絶縁層１０５上に、ＣＶＤ法等により、アモルファスシリコン、微結晶シリコン等からなる半導体層１０７（ｉ−Ｓｉ）を形成する（図１参照）。なお、微結晶シリコンは、例えば、結晶粒径が、概ね５０〜１００nmの結晶性シリコンをいう。
【００２３】
次に、半導体層１０７上に、ＣＶＤ法等により、例えばＳｉＮ等からなる絶縁層１０９を形成する（図１参照）。
【００２４】
以上の成膜行程は、公知の方法を適宜採用できる。
【００２５】
続いて、フォトレジスト１１１を例えば、膜厚１．５μｍで、かつ、所定のパターンで、絶縁層１０９上に塗布し（図２参照）、ドライエッチングを行う。これによって、絶縁層１０９はパターニングされてチャネル保護膜（保護絶縁膜）１１３が形成される（図３参照）。なお、前記のパターニングで形成されたチャネル保護膜１１３の側面１１３ａは、通常、半導体層１０７の膜厚方向に対して傾斜を有する。そして、フォトレジスト１１１の下面の一部１１１ａが、半導体層１０７と接触せずに露出する。つまり、フォトレジスト１１１の側面１１１ｂの下端部と、前記のパターニングで形成されたチャネル保護膜１１３の側壁１１３ａの上端部とは、段差を形成する。なお、このチャネル保護膜１１３は、半導体層１０７を保護する保護膜でもある。
【００２６】
その後、フォトレジスト１１１の剥離は行わずに、チャネル保護膜１１３の表面上に残ったフォトレジスト１１１を覆い隠すように、フォトレジスト１１１が炭化しない温度（例えば１４０℃以下）でＣＶＤ法等により、ｎ型不純物が含まれたアモルファスシリコン等からなる、低抵抗の不純物半導体層１１５（１１５ａと１１５ｂとを総称して１１５という。なお、不純物半導体層１１５の膜厚（特に不純物半導体層１１５ａの膜厚）は、例えば、２５０Åとする。）の成膜を行う（図４参照）。
【００２７】
続けて、スパッタ法又は真空蒸着法等により例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、ＡｌＮｄＴｉ合金膜、又は、ＭｏＮｂ合金膜等の何れかからなる導電体層１１７（１１７ａと１１７ｂとを総称して１１７という。なお、導電体層１１７の膜厚（特に導電体層１１７ａの膜厚）は、例えば、１５００Åとする。）を形成する（図４参照）。
【００２８】
なお、不純物半導体層１１５及び導電体層１１７は、成膜時、フォトレジスト１１１の側面１１１ｂの下端部とチャネル保護膜１１３の側面１１３ａの上端部とによって形成される段差部分に殆ど回り込めず、不純物半導体層１１５及び導電体層１１７は、この段差部分において、薄肉部を形成する（図４の２点鎖線丸内参照）。なお、半導体層１０７上に形成された不純物半導体層１１５ａ及び導電体層１１７ａと、フォトレジスト１１１を覆う不純物半導体層１１５ｂ及び導電体層１１７ｂと、は接続しない場合もある。ここで、不純物半導体層１１５及び導電体層１１７を総称して導電層ともいう。
【００２９】
続いて、後述の半導体膜１１９のパターン形成まで使用するフォトレジストを所定のパターンで塗布し、パターン形成後、導電体層１１７をウェットエッチングする。その後、ドライエッチング法を用いて、半導体層１０７及び不純物半導体層１１５を一括で異方性エッチングする。この行程によって、所定の平面形状を有する半導体膜１１９が形成されるとともに、半導体膜１１９上に、ソース電極をなす、所定の平面形状に形成された不純物半導体層１２１と導電体層１２５とからなるソース電極層（第１の電極層）１４０、及び、ドレイン電極をなす、所定の平面形状に形成された不純物半導体層１２３と導電体層１２７とからなるドレイン電極層（第２の電極層）１４２、が形成される（図５参照）。また、不純物半導体層１１５ｂ及び導電体層１１７ｂの上部にフォトレジスト１１１を露出させる貫通孔１２９が形成される。なお、図５においては、貫通孔１２９が形成された時にフォトレジスト１１１がそのまま残っているように記載したが、これは便宜上このように記載したに過ぎず、この時点でフォトレジスト１１１の一部がドライエッチングによって一部が除去されてしまっても構わない。
【００３０】
次に、貫通孔１２９を介して、レジスト剥離液を用いて、フォトレジスト１１１を除去する（図６参照）。これによってフォトレジスト１１１は溶解され、貫通孔１２９を通って除去される。これによって、不純物半導体層１１５ｂ及び導電体層１１７ｂがある場所には、不純物半導体層１１５ｂが規定する空間１３１が形成される。
【００３１】
その後、水洗又は空気、窒素等の気体の吹きつけ等を行い、チャネル保護膜１１３の直上にある不要な不純物半導体層１１５ｂ及び導電体層１１７ｂを除去する（図７参照）。ここで、この不要な不純物半導体層１１５ｂ及び導電体層１１７ｂは、導電体層１２５，１２７と、不純物半導体層１１５ｂ及び導電体層１１７ｂの薄肉部（図６の２点鎖線丸内参照）を介して接続されており、この薄肉部の部分は膜の厚さが薄くなっているため、その強度が弱くなっている。このため、この薄肉部を境に、不純物半導体層１１５ｂ及び導電体層１１７ｂを、水洗又は空気の吹きつけ等の適宜の除去方法で簡単に除去できる。これにより、導電体層１２５の上面のチャネル保護膜１１３と接する部分には、例えば、チャネル保護膜１１３の上面１１３ｂと面一にされた面を有する平坦部１２５ａが形成され、導電体層１２７の上面のチャネル保護膜１１３と接する部分には、チャネル保護膜１１３の上面１１３ｂと面一にされた面を有する平坦部１２７ａが形成される。
【００３２】
なお、上記においては、導電体層１２５，１２７の上面のチャネル保護膜１１３と接する部分にチャネル保護膜１１３の上面１１３ｂと面一にされた平坦部１２５ａ，１２７ａが形成されるとしたが、これに限るものではなく、導電体層１２５，１２７の上面のチャネル保護膜１１３と接する部分の上面がチャネル保護膜１１３の上面１１３ｂの高さを超えなければよく、例えば導電体層１２５，１２７の上面のチャネル保護膜１１３と接する部分の上面がチャネル保護膜１１３の上面１１３ｂの高さより低くなっていてもよい。
【００３３】
続いて、不純物半導体層１２１及び不純物半導体層１２３の活性化も兼ねて、２５０℃以上でＣＶＤ法等により、導電体層１２５の上面、及び、導電体層１２７の上面を覆うように、ＳｉＮ等で絶縁層１３３（膜厚６０００Å）の成膜を行う（図８参照）。
【００３４】
以上により、薄膜トランジスタ１００が完成する（図８参照）。
【００３５】
上記薄膜トランジスタ１００の形成方法では、チャネル保護膜１１３の厚さ方向において、チャネル保護膜１１３の上面１１３ｂとソース電極層１４０及びドレイン電極層１４２とが重ならないように、ソース電極層１４０及びドレイン電極層１４２を形成する。
【００３６】
このような行程として、例えば、半導体層１０７の上に絶縁層１０９を形成し、形成した絶縁層１０９上にフォトレジスト１１１を塗布し、パターニングしてチャネル保護膜１１３を形成する。さらに、形成したチャネル保護膜１１３上に残存するフォトレジスト１１１を覆うように半導体層１０７の上方に導電体層１１７を形成するとともに、この導電体層１１７及び半導体層１０７をパターニングしてソース電極層１４０及びドレイン電極層１４２と半導体膜１１９とを形成する。さらに、導電体層１１７のうちのフォトレジストを覆う部分（符号１１７ａ）を除去して、チャネル保護膜１１３を露出させ、チャネル保護膜１１３の厚さ方向において、チャネル保護膜１１３の上面１１３ｂとソース電極層１４０及びドレイン電極層１４２とが重ならないようにする。
【００３７】
このように形成した薄膜トランジスタ１００（例えばアモルファスシリコンＴＦＴ）は、図８のように、半導体膜１１９と、半導体膜１１９の上方に形成されたソース電極層１４０及びドレイン電極層１４２と、ソース電極層１４０とドレイン電極層１４２との間、かつ、半導体膜１１９の上方に形成されたチャネル保護膜１１３と、を備える。そして、チャネル保護膜１１３の厚さ方向において、チャネル保護膜１１３の上面１１３ｂとソース電極層１４０及びドレイン電極層１４２とは重なっていない。ソース電極層１４０及びドレイン電極層１４２は、半導体膜１１９の上方に形成された不純物半導体層１２１及び１２３と、不純物半導体層１２１及び１２３を覆って形成された導電体層１２５及び導電体層１２７からなり、チャネル保護膜１１３の厚さ方向において、チャネル保護膜１１３の上面１１３ｂと不純物半導体層１２１，１２３及び導電体層１２５，１２７とは重なっていない。なお、ソース電極層１４０又はドレイン電極層１４２は、それぞれ、不純物半導体層１２１又は１２３を備えなくても良い。
【００３８】
このような薄膜トランジスタ１００では、例えば、ゲート電極層にゲート電圧（以下Ｖｇ：例えば５Ｖ）、ソース電極層−ドレイン電極層間にソースドレイン電圧（以下Ｖｄ：例えば１０Ｖ）を印加すると、半導体膜（チャネル層）１１９を介してソース電極−ドレイン電極間にＯＮ電流（以下Ｉｏｎ）が流れる。
【００３９】
ここで、本発明の効果を説明するために、比較対象として、ソース電極をなす、不純物半導体層２２１と導電体層２２５からなるソース電極層２４０、及び、ドレイン電極をなす、不純物半導体層２２３と導電体層２２７からなるドレイン電極層２４２を有し、チャネル保護膜１１３の厚さ方向において、チャネル保護膜１１３の上面１１３ｂの一部とソース電極層２４０及びドレイン電極層２４２とが重なった構造を有する、従来の薄膜トランジスタを考えると、このような薄膜トランジスタは、図９に示す薄膜トランジスタ２００になる。この薄膜トランジスタ２００の形成方法は、公知の方法によって適宜行われる。
【００４０】
図８と図９との対比において、ソース電極層２４０はソース電極層１４０に、ドレイン電極層２４２はドレイン電極層１４２に、不純物半導体層２２１，２２３は不純物半導体層１２１，１２３に、導電体層２２５，２２７は導電体層１２５，１２７に、対応する。また、同一符号をした部材も互いに対応したものである。
【００４１】
この薄膜トランジスタ２００（アモルファスシリコンＴＦＴ）では、薄膜トランジスタ１００と同様、チャネル保護膜１１３の側面に傾斜（θ：６５〜８０度）がある（２点鎖線２９１参照）。また、ソース電極層２４０及びドレイン電極層２４２は、チャネル保護膜１１３の上面の一部を覆っている（２点鎖線２９０参照）。
【００４２】
このような薄膜トランジスタ２００は、例えば、有機ＥＬディスプレイに用いられることが考えられる。この薄膜トランジスタ２００を有機ＥＬディスプレイに用いる場合、Ｉｏｎは２μＡ以上の電流値を有していることが好ましい。
【００４３】
しかし、実際の薄膜トランジスタ２００を測定してみると、チャネル幅Ｗが３５０μｍ、チャネル長Ｌが７μｍ、Ｖｇが５Ｖ、Ｖｄが０〜１２Ｖであるとき、薄膜トランジスタ２００のＶｄ−Ｉｄ（Ｉｄは、ソースドレイン間に流れる電流。以下Ｉｄ。）特性（ソースドレイン間の電圧−電流特性）は、図１０に示すように、Ｉｏｎに相当するＩｄは最大１μＡ程度となっており、電流値が不足していた。なお、チャネル長Ｌは、図９においては、チャネル保護膜１１３の下面の、ソース電極層２４０とドレイン電極層２４２の対向方向に沿った方向の幅に相当し、図８においては、チャネル保護膜１１３の下面の、ソース電極層１４０とドレイン電極層１４２の対向方向に沿った方向の幅に相当する。
【００４４】
Ｉｏｎの値はチャネル長Ｌに反比例することが知られているため、Ｉｏｎの値を増加させるためにチャネル長Ｌを短くすることが考えられる。しかし、上記図９に示す薄膜トランジスタ２００の構造において、チャネル長Ｌを短くするためにチャネル保護膜１１３のチャネル長方向の幅を短くすると、チャネル保護膜１１３の上面でソース電極層２４０の端面とドレイン電極層２４２の端面とが近接することになる。このため、両者間にリーク電流が発生することがある。これがＩｏｎ増加の妨げになるため、チャネル長Ｌを短くすることは好ましくなかった。そこで、図９に示す薄膜トランジスタ２００の構造において、Ｉｏｎの値を増減する要因を検討したところ、バッグゲート効果の影響があることを本発明者らは見出し、トランジスタサイズを変えずにＩｏｎの電流値を増加させるには、バックゲート効果の影響を抑制することが有効であることが判った。
【００４５】
図１１は、このバックゲート効果を説明するための、薄膜トランジスタ２００のモデル図を示す。図１１の薄膜トランジスタ２００では、半導体膜１１９、チャネル保護膜１１３等の厚さ方向（基板１０１の厚さ方向）において、ソース電極層２４０及びドレイン電極層２４２がチャネル保護膜１１３の上面の一部を覆っている、つまり、チャネル保護膜１１３のチャネル長Ｌ方向に沿った両端側で、ソース電極層２４０及びドレイン電極層２４２がチャネル保護膜１１３の上面の一部にオーバーラップしているため、図１１の薄膜トランジスタ２００は、次の３つのゾーンに分けられて考えられる。
【００４６】
ａゾーン：ソース電極層２４０側で、チャネル保護膜１１３とソース電極層２４０とがオーバーラップしている領域（以下、オーバーラップしているチャネル長Ｌ方向に沿った幅をＢ１値という）。
ｂゾーン：薄膜トランジスタ２００中央部で、チャネル保護膜１１３とソース電極層２４０及びドレイン電極層２４２とがオーバーラップしていない領域。
ｃゾーン：ドレイン電極層２４２側で、チャネル保護膜１１３とドレイン電極層２４２とがオーバーラップしている領域（以下、オーバーラップしているチャネル長Ｌ方向に沿った幅をＢ２値という）。
【００４７】
このうち、半導体膜１１９に形成されるチャネルは、ｂゾーンでは、ゲート電極１０３のみで制御されるが、ａゾーンとｃゾーンとは、チャネル保護膜１１３上にオーバーラップしたソース電極層２４０及びドレイン電極層２４２の電位による影響を受ける。すなわち、ａゾーンは、ソース電極層２４０が、例えば０Ｖの、比較的低い電位に設定されているため、チャネルが弱まり、電流が流れにくい領域となる。逆に、ｃゾーンは、ドレイン電極層２４２が、例えば１０Ｖ程度の、比較的高い電位に設定されているため、チャネルが強まり、電流が流れやすい領域となる。
【００４８】
ここで、ソース電極層２４０及びドレイン電極層２４２のオーバーラップ幅を変えたときの薄膜トランジスタ２００の測定結果を図１２に示す。横軸にソース電極層２４０及びドレイン電極層２４２のオーバーラップ幅を表すＢ１値（＝Ｂ２値）を示す。ここで、横軸のＢ１値とＢ２値とは、常に同じ値に設定した。縦軸は、Ｉｏｎ（Ａ）（Ｖｇ＝５Ｖ、Ｖｄ＝１０Ｖ）を示す。なお、図１２において黒菱形で示す測定結果［Ｉｏｎ］は、ソース電極層２４０を０Ｖ、ドレイン電極層２４２を１０Ｖにしたときの値を示し、網掛け四角で示す［Ｉｏｎ_ＳＤ入換］は、逆に、ソース電極層２４０を１０Ｖ、ドレイン電極層２４２を０Ｖにしたときの値を示す。この結果からバックゲートの効果が大きくなるＢ１値（＝Ｂ２値）が大きくなるほど、ＯＮ電流（Ｉｏｎ）が低下する傾向になることがわかる。
【００４９】
そして、Ｂ１値（＝Ｂ２値）を小さくすることで、Ｉｏｎを増加させることが可能となることが判る。図１２によれば、Ｂ１値（＝Ｂ２値）を概ね０．５μｍ以下にすることで、トランジスタサイズ（チャネル幅Ｗ、チャネル長Ｌ）を変えることなく、有機ＥＬディスプレイに必要とされる２μＡ以上のＩｏｎを得ることが可能であることが判断できる。
【００５０】
しかしながら、図９に示した従来の薄膜トランジスタ２００において、Ｂ１値（＝Ｂ２値）を１μｍより小さくすることは、アライメント精度の点から考えて、非常に困難であった。
【００５１】
一方、図８に示す本実施形態の薄膜トランジスタ１００によれば、上述の通り、チャネル保護膜１１３の厚さ方向において、ソース電極層１４０及びドレイン電極層１４２がチャネル保護膜１１３の上面１１３ｂと重ならない構造とすることができる。したがって、上記のＢ１値（＝Ｂ２値）を０又は略０にできる。
【００５２】
このため、薄膜トランジスタ１００は、ゲート電極にＶｇ、ソース電極−ドレイン電極間にＶｄを印加しても、バックゲート効果の影響を抑制することができ、また、トランジスタサイズを変えずにＩｏｎを大きくでき、例えば、Ｉｏｎを有機ＥＬディスプレイに必要な２μＡ以上にすることができる。
【００５３】
なお、このような効果は、チャネル保護膜１１３の厚さ方向において、チャネル保護膜１１３の上面１１３ｂとソース電極層１４０及びドレイン電極層１４２のうちの特にソース電極層１４０が重なっていなければ、バックゲート効果の影響はある程度抑えられると考えられる。
【００５４】
このように、バックゲート効果の影響を抑制することで、本実施形態の薄膜トランジスタ１００は、ソース−ドレイン間等の電圧−電流特性を改善したトランジスタとなる。なお、チャネル保護膜１１３の側面１１３ａの傾斜の角度（半導体膜１１９の上面に対しての角度）は、半導体膜１１９の上面に対して垂直（側面１１３ａの上下方向がチャネル保護膜１１３の厚さ方向と平行）に近ければ近いほど上記のバックゲート効果を抑制できるので、チャネル保護膜１１３の側面１１３ａの角度をチャネル保護膜１１３（基板１０１）の上面に対して垂直（チャネル保護膜１１３の厚さ方向と平行）に近づけるほど、ソース−ドレイン間等の電圧−電流特性をより改善できる。理想的には、チャネル保護膜１１３の側面１１３ａは、チャネル保護膜１１３（基板１０１）の上面に対して垂直（チャネル保護膜１１３の厚さ方向と平行）になっていることが望ましい。
【００５５】
なお、本実施形態に係る薄膜トランジスタ１００は、例えば、図１３のような回路を有する発光装置のトランジスタに使用される。図１３の発光装置の回路ＤＳは、選択トランジスタＴｒ１１、駆動トランジスタＴｒ１２、キャパシタＣｓ、有機ＥＬ素子（発光素子）ＯＥＬと、を備える。この回路ＤＳは、一画素分の回路である。また、選択トランジスタＴｒ１１及び又は駆動トランジスタＴｒ１２に、薄膜トランジスタ１００が使用される。
【００５６】
図１３に示すように、選択トランジスタＴｒ１１は、ゲート端子が走査ラインＬｓに、ドレイン端子がデータラインＬｄに、ソース端子が接点Ｎ１１にそれぞれ接続される。また、駆動トランジスタＴｒ１２は、ゲート端子が接点Ｎ１１に接続されており、ドレイン端子がアノードラインＬａに、ソース端子が接点Ｎ１２にそれぞれ接続されている。キャパシタＣｓは、駆動トランジスタＴｒ１２のゲート端子とソース端子との間に接続されている。なお、キャパシタＣｓは、駆動トランジスタＴｒ１２のゲート−ソース間に付加的に設けられた補助容量、もしくは駆動トランジスタＴｒ１２のゲート−ソース間の寄生容量と補助容量からなる容量成分である。また、有機ＥＬ素子ＯＥＬは、アノード端子（画素電極）が接点Ｎ１２に接続され、カソード端子（対向電極）に基準電圧Ｖｓｓが印加されている。
【００５７】
走査ラインＬｓは、画素基板の周縁部に配置された走査ドライバ（図示せず）に接続されており、所定タイミングで行方向に配列された複数の画素を選択状態に設定するための選択電圧信号（走査信号）が印加される。また、データラインＬｄは、画素基板の周縁部に配置されたデータドライバ（図示せず）に接続され、上記画素の選択状態に同期するタイミングで発光データに応じたデータ電圧（階調信号）が印加される。行方向に配列された複数の駆動トランジスタＴｒ１２が、当該駆動トランジスタＴｒ１２に接続された有機ＥＬ素子ＯＥＬの画素電極（例えばアノード電極）に発光データに応じた駆動電流を流す状態に設定するように、アノードラインＬａ（供給電圧ライン）は、所定の高電位電源に直接又は間接的に接続されている。つまり、アノードラインＬａは、有機ＥＬ素子ＯＥＬの対向電極に印加される基準電圧Ｖｓｓより十分電位の高い所定の高電位（供給電圧Ｖｄｄ）が印加される。また、対向電極は、例えば、所定の低電位電源に直接又は間接的に接続され、基板上にアレイ状に配列された全ての画素に対して単一の電極層により形成されており、所定の低電圧（基準電圧Ｖｓｓ、例えば接地電位ＧＮＤ）が共通に印加されるように設定されている。
【００５８】
本実施形態に係る薄膜トランジスタ１００は、例えば、デジタルカメラ、パーソナルコンピュータ、又は携帯電話等の電子機器に用いられる。特に薄膜トランジスタ１００（又は上記の発光装置）は、電子機器の表示部（ディスプレイ）等として、使用される。例えば、デジタルカメラ１９１０は、例えば図１４及び図１５のように、操作部１９１１と、表示部１９１２と、を備える。この表示部１９１２に薄膜トランジスタ１００又は前記の発光装置が用いられる。同様に、ノートパソコン（ノート型パーソナルコンピュータ）１９２０は図１６に示すように、表示部１９２１を備え、薄膜トランジスタ１００又は前記の発光装置は表示部１９２１に使用される。更に、図１７のように、携帯電話機１９３０は表示部１９３１を備え、薄膜トランジスタ１００又は前記の発光装置は表示部１９３１に使用される。
【符号の説明】
【００５９】
１００，２００・・・薄膜トランジスタ、１０１・・・基板、１０３・・・ゲート電極、１０５・・・絶縁層、１０７・・・半導体層、１０９・・・絶縁層、１１１・・・フォトレジスト、１１１ａ・・・下面の一部、１１１ｂ・・・側面、１１３・・・チャネル保護膜（保護絶縁膜）、１１３ａ・・・側面、１１３ｂ・・・上面、１１５・・・不純物半導体層、１１７，１２５，１２７，２２５，２２７・・・導電体層、１１９・・・半導体膜、１２１，１２３，２２１，２２３・・・不純物半導体層、１２５ａ，１２７ａ・・・平坦部、１２９・・・貫通孔、１３１・・・空間、１３３・・・絶縁層、１４０、２４０・・・ソース電極層、１４２，２４２・・・ドレイン電極層、１９１０・・・デジタルカメラ、１９１１・・・操作部、１９１２・・・表示部、１９２０・・・ノートパソコン、１９２１・・・表示部、１９３０・・・携帯電話機、１９３１・・・表示部、ＤＳ・・・回路、Ｔｒ１１・・・選択トランジスタ、Ｔｒ１２・・・駆動トランジスタ、Ｃｓ・・・キャパシタ、ＯＥＬ・・・有機ＥＬ素子、Ｌａ・・・アノードライン、Ｌｓ・・・走査ライン、Ｌｄ・・・データライン、Ｎ１１，Ｎ１２・・・接点、Ｃｓ・・・キャパシタ
【図１】
2011100951.tif 000003
【図２】
2011100951.tif 000004
【図３】
2011100951.tif 000005
【図４】
2011100951.tif 000006
【図５】
2011100951.tif 000007
【図６】
2011100951.tif 000008
【図７】
2011100951.tif 000009
【図８】
2011100951.tif 000010
【図９】
2011100951.tif 000011
【図１０】
2011100951.tif 000012
【図１１】
2011100951.tif 000013
【図１２】
2011100951.tif 000014
【図１３】
2011100951.tif 000015
【図１４】
2011100951.tif 000016
【図１５】
2011100951.tif 000017
【図１６】
2011100951.tif 000018
【図１７】
2011100951.tif 000019