(57)【要約】【課題】  光起電力素子のさらなる特性の向上が望まれていた。【解決手段】  本発明に係る光起電力素子の製造方法は、ｎ型の半導体基板と、前記半導体基板上に設けられる非晶質又は微結晶のｎ型半導体層と、前記半導体基板上に設けられる非晶質又は微結晶のｐ型半導体層と、を備える光起電力素子の製造方法であって、前記ｎ型半導体層を形成する工程を経た後に前記ｐ型半導体層を形成する工程を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ型の半導体基板と、前記半導体基板上に設けられる非晶質又は微結晶のｎ型半導体層と、前記半導体基板上に設けられる非晶質又は微結晶のｐ型半導体層と、を備える光起電力素子の製造方法であって、
前記ｎ型半導体層を形成する工程を経た後に前記ｐ型半導体層を形成する工程を含む光起電力素子の製造方法。
【請求項２】
請求項１に記載の光起電力素子の製造方法において、
前記光起電力素子は、前記半導体基板と前記ｎ型半導体層との間に真性の非晶質又は微結晶からなる第１の真性半導体層と、前記半導体基板と前記ｐ型半導体層との間に真性の非晶質又は微結晶からなる第２の真性半導体層と、をさらに備え、
前記第１の真性半導体層を前記半導体基板上に形成する工程と、
前記第２の真性半導体層を前記半導体基板上に形成する工程と、をさらに含む光起電力素子の製造方法。
【請求項３】
請求項２に記載の光起電力素子の製造方法において、
前記ｎ型半導体層、前記ｐ型半導体層、前記第１の真性半導体層及び前記第２の真性半導体層をＣＶＤ法により形成する光起電力素子の製造方法。
【請求項４】
請求項１〜３に記載の光起電力素子の製造方法において、
前記ｎ型半導体層を前記半導体基板の一主面上に形成し、
前記ｐ型半導体層を前記半導体基板の他の主面上に形成する光起電力素子の製造方法。
【請求項５】
請求項４に記載の光起電力素子の製造方法において、
前記一主面を前記半導体基板の裏面とし、前記他の主面を前記半導体基板の表面として、前記ｎ型半導体層及び前記ｐ型半導体層を前記半導体基板上に形成する光起電力素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光起電力素子の製造方法に関する。
【背景技術】
【０００２】
従来の光起電力素子の構造、製造方法が、特開平９-１２９９０４号に開示されている。結晶系半導体基板の各面上の略全面に、非晶質からなる真性半導体層及び導電型半導体層の積層体を備えた光起電力素子においては、一方の面に形成される非晶質の半導体層が、半導体基板の側面又は他面に不所望に回り込むことにより特性が低下するのを防止するために、上記特許公報の図８に示されるように、両面において半導体基板より小面積に非晶質半導体層を形成していた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９-１２９９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような従来の収納構造においては、上記のように回り込みによる特性低下は低減できるものの、半導体基板の外周部が無効部となるため、この分、特性が低くかった。
【０００５】
本発明は、上述のような問題点を解決するために成されたものであり、回り込みによる特性低下を低減すると共に、無効部を低減する光起電力素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る光起電力素子の製造方法は、ｎ型の半導体基板と、前記半導体基板上に設けられる非晶質又は微結晶のｎ型半導体層と、前記半導体基板上に設けられる非晶質又は微結晶のｐ型半導体層と、を備える光起電力素子の製造方法であって、前記ｎ型半導体層を形成する工程を経た後に前記ｐ型半導体層を形成する工程を含む。
【発明の効果】
【０００７】
本発明によると、光起電力素子の特性が良好である。
【図面の簡単な説明】
【０００８】
【図１】本発明の第1実施例を示す断面図であり、（a）は第1工程図、（ｂ）は第2工程図、（ｃ）は第3工程図である。
【図２】比較例を示す図であり、（ａ）は断面図、（ｂ）は端部の拡大断面図である。
【図３】本発明の第1実施例の出力特性を示すグラフである。
【図４】本発明の第2実施例を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、図面に基づいて本発明の実施形態を詳述する。
【００１０】
本発明の第1実施例を、図面を用いて、詳細に説明する。まず、図１（ａ）に示す工程において、１００ｍｍ角の正方形で、厚さ約１００〜５００μmのｎ型の単結晶シリコン（抵抗率＝約０．５〜4Ωｃｍ）からなる結晶系半導体基板１の裏面上に、プラズマＣＶＤ法を用いて非晶質シリコンの真性半導体層２（約５０〜２００Å）、及びｎ型非晶質シリコンの導電型半導体層３（約１００〜５００Å）を順次形成する。ここで、真性半導体層２及び導電型半導体層３は、金属マスクを用いて、半導体基板１より小面積に形成される。また、真性半導体層２、導電型半導体層３には、非晶質シリコンを用いているが、微結晶シリコンを用いても良い。
【００１１】
続いて、図１（ｂ）に示す工程において、半導体基板１の表面上の略全面に、プラズマＣＶＤ法を用いて非晶質シリコンの真性半導体層４（約５０〜２００Å）、及びｐ型非晶質シリコンの導電型半導体層５（約５０〜１５０Å）を順次形成する。また、真性半導体層４、導電型半導体層５には、非晶質シリコンを用いているが、微結晶シリコンを用いても良い。
【００１２】
以上のように、本実施例においては、半導体基板１の裏面側より、真性半導体層２及び導電型半導体層３を形成しているが、仮に、半導体基板１の表面側から最初に、真性半導体層及びｐ型導電型半導体層を形成するなら、良好な特性を得ることができない。特性が良くない理由としては、光起電力素子の裏面側においては内部電界が弱いので、裏面側に後から半導体層を形成すると、前工程で表面側に半導体層を形成するに伴い基板１裏面界面に傷、汚れ等ができ、電子がトラップされ、再結合して発電に寄与せず出力特性が低下するものと考えられる。よって、本実施例の製造工程のように、基板１の裏面側から最初に、真性半導体層及びｎ型導電型半導体層を形成する場合には、基板１裏面界面の傷、汚れ等が少なく、特性が良好である。
【００１３】
次に、半導体基板１の両面において、導電型半導体層３、５上に、各々、これらと略同面積のＩＴＯからなる透明導電膜６、７を形成し、これらの上に、銀ペースト等からなる集電極８，９を形成する。以上の工程にて、本実施例の光起電力素子が完成する。なお、本実施例では、裏面側においても透明導電膜６を採用しているので、裏面側に光が入射しても発電される。
【００１４】
次に、本実施例の出力特性を比較するために、比較例の光起電力素子を作成した。その構造を、図２に示す。図においては、本実施例と同一の構造については、同一の符号を付し、説明を省略する。上記実施例との違いは、半導体基板１の裏面上の略全面に、プラズマＣＶＤ法を用いて非晶質シリコンの真性半導体層１２（約１００Å）、及びｎ型非晶質シリコンの導電型半導体層１３（約２００Å）を順次形成した点である。
【００１５】
そして、従来の技術で説明したように、基板１の略全面に非晶質半導体層を形成するとき、基板１の側面又は他面にも、非晶質半導体層が形成されることになり、基板１の端部（側面側）の拡大断面図である図２（ｂ）に示されるように、非晶質半導体層が形成されることになる。特に、本実施例及び比較例の製造工程においては、基板１の裏面側から最初に、真性半導体層及びｎ型導電型半導体層が形成されるので、基板１の側面、特に、表面の端部において、外側から見て、非晶質シリコンのｐｉｎ層が形成されることになる。光起電力素子としての発電は、通常は、主に、非晶質シリコンｐｉ／ｎ型結晶系半導体基板の接合で発生し、表面側、裏面側より出力を取り出すことができる。しかしながら、比較例においては、基板１の側面、表面の端部に通常でない非晶質層のｐｉｎ層が形成される。これにより、発生した電子・正孔がこの部分で消滅し、発電に寄与せず、出力特性が低下すると考えられる。
【００１６】
図３は、本実施例の光起電力素子において、裏面側の真性半導体層２及びｎ型導電型半導体層３の面積を変更したときの、出力特性（Ｐｍａｘ）変化を示すグラフである。グラフの横軸は、半導体基板１の端部からの距離を示し、この距離は、基板１の端部より全周でこの距離だけ小面積に、半導体層を形成したことを意味している（図１（ｂ）に示す距離Ｘである）。また、縦軸は、図２の比較例の出力特性を１としたときの相対値である。各距離Ｘにおいて、１０個の光起電力素子の平均出力特性（Ｐｍａｘ）が、プロットされている。なお、特性測定をした光起電力素子においては、基板１が１００ｍｍ角、厚さ約２５０μmのｎ型の単結晶シリコン基板１（抵抗率＝約１Ωｃｍ、１００面の表面テクスチャー形状）、真性半導体層２が約１００Å、導電型半導体層３が２００Å、真性半導体層４が約１００Å、導電型半導体層５が約１００Åである。
【００１７】
グラフより理解できるように、基板の端部からの距離が１．４〜３．２ｍｍ以内であれば、比較例と同等以上の出力特性が得ることができる。真性半導体層２及びｎ型導電型半導体層３が小面積であるので、基板１の側面、表面側の端部にこれら層が付着することないので特性が低下することがないと共に、小面積にもかかわらず、距離X（約１．４〜３．２ｍｍ）であれば、発電された電子或は正孔が消滅することなくある程度発電に寄与でき、総合的には、図３に示すように、比較例と同等以上出力が得ることができると考えられる。また、単結晶シリコン基板１の抵抗率の値は、約０．５〜４Ωcmの範囲であれば、図３と同様の結果となる。
【００１８】
次に、本発明の第2実施例を、図４を用いて説明する。まず、厚さ約５００μmのｎ型の単結晶シリコンからなる結晶系半導体基板２１の裏面上の略全面に、プラズマＣＶＤ法を用いて非晶質シリコンの真性半導体層２２（約１００Å）を形成する。
【００１９】
次に、基板２１の表面（＝受光面）上の略全面に、非晶質シリコンの真性半導体層２３（約１００Å）、及びｐ型非晶質シリコンの導電型半導体層２４（約１００Å）を順次形成する。
【００２０】
その後、裏面側の真性半導体層２２上に、基板２１の裏面上の略全面に、ｎ型非晶質シリコンの導電型半導体層２５（約２００Å）を形成する。
【００２１】
上述したように、基板２１の略全面に非晶質半導体層を形成するとき、基板２１の側面又は他面にも、非晶質半導体層が形成されることになるが、本実施例においては、図４に示すように、基板２１の側面、特に、表面の端部において、外側から見て、非晶質シリコンのｎｐ層が形成される。このｎｐ層では、光起電力素子として発電することがないので、本実施例の出力特性に影響を及ぼすことは少ないと考えられる。
【００２２】
本実施例においては、両面の真性半導体層を、導電型半導体層の形成に先立って形成することにより、基板の側面又は表面側の端部において、特性を低下させる半導体層が形成されず、半導体層は基板の略全面に形成されるので無効部が少なく、特性が良好である。
【符号の説明】
【００２３】
１、２１  結晶系半導体基板、２、４、２２、２３  真性半導体層、３、５、２４、２５  導電型半導体層。
【図１】
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【図２】
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【図３】
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【図４】
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