【事件の表示】
　特願２０１２−１２０７８２「半導体装置」拒絶査定不服審判事件〔平成２５年　１月１７日出願公開、特開２０１３−　１２７３０、請求項の数（１）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２４年５月２８日の出願（国内優先権主張　平成２３年６月１日）であって，その手続の経緯は以下のとおりである。
平成２７年　４月２０日　審査請求
平成２８年　４月２５日　拒絶理由通知
平成２８年　６月　２日　意見書・補正書
平成２８年１１月２９日　拒絶査定（以下、「原査定」という。）
平成２９年　３月　１日　審判請求・補正書
平成２９年　６月２１日　拒絶理由通知（以下、「当審拒絶理由通知」という。）
平成２９年　８月　９日　意見書・補正書
第２　原査定の概要
　原査定の概要は次のとおりである。
（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
●進歩性について（特許法第２９条第２項）
・請求項　５
・引用文献等　１−７
　出願人は、平成２８年６月２日付けの意見書において、
「審査官のご指摘のように上層のトランジスタであるトランジスタ２６２のゲート電極２４８ａと、トランジスタ２６２のソース電極またはドレイン電極２４２ａとを電気的に接続させた場合、トランジスタ２６２のオン状態及びオフ状態の制御によるトランジスタ２６０のゲート電極への電荷の書き込み及び読み出しを行うことができず、引用文献１に記載された発明が機能しなくなります。してみると、そのような適用を当業者があえて試みることはあり得ないものであり、審査官殿の上記ご指摘は不適当であると思料します。」と、主張している。
　出願人の主張について検討する。
　引用文献６（図２）、引用文献７（図１５Ｃ）に記載されているように、トランジスタのゲート電極、ソース・ドレイン電極の一方、キャパシタの電極の一方とを電気的に接続する回路構成は周知に過ぎない。
　引用文献１の段落［０２７０］に記載されているように、引用文献１は情報を保持するために酸化物半導体を用いることが本質であるため、その回路構成は実施例のものに限られず、当業者が適宜変更できることに過ぎないため、引用文献６、７に記載されているような周知の接続関係とすることは、当業者が容易になし得たことである。
　そして、引用文献６（段落［００７３］）にはキャパシタに電圧を保持することが記載されているため、情報を保持するために酸化物半導体を用いる引用文献１をこのような周知の接続関係とすることに、阻害要因があるとも認められない。
　よって、出願人の主張は採用できない。
　その余の点は、前記拒絶理由通知書に記載のとおりである。
　よって、請求項５に係る発明は、引用文献１に記載された発明、引用文献５に記載された技術及び引用文献２−４、６、７に記載された周知技術に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第２９条第２項の規定により特許を受けることができない。
＜引用文献等一覧＞
１.国際公開第２０１１／０５２３９６号
２.特開２００９−９４４９２号公報
３.特開平１１−２３３７８９号公報
４.特開平１０−２０９３８９号公報
５.特開平１１−３４０４１８号公報
６.特開２００８−８３１７１号公報
７.国際公開第２０１１／０５２４３７号
第３　当審拒絶理由の概要
　当審拒絶理由の概要は次のとおりである。
(進歩性)この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
  　 
 　　　　　記　　　（引用文献等については引用文献等一覧参照） 
・請求項　１ 
・引用文献　１−３ 
・備考 
　引用文献１の，特に，第６図には，トップゲートコンタクト構造のＴＦＴ素子Ａのドレイン電極６Ｄと容量素子Ｂの第２電極６Ｂが同時に形成された電極（請求項１に係る発明の「共通電極」に対応）を備え，当該同時に形成された電極の上方に容量素子Ｂの第１電極（請求項１に係る発明の「容量素子の他方の電極」に対応）が配置されている半導体装置が開示されている。 
　また，引用文献２の，特にＦｉｇ．１５Ｃには，ＴＦＴトランジスタ２２０のゲート電極と容量素子２２２の一方の電極を配線２２５によって接続される保護回路技術が開示されている。 
　さらに，引用文献３の，特に，第１図には，容量素子の下部電極３の電気的接続を可能にするために、上部電極５の開口部を介して上部電極５の上層に第１の配線８を設ける配線技術が開示されている。 
　ここで，引用文献１に開示されたＴＦＴを備えた半導体装置において，ＴＦＴ素子に一般的に必要とされる保護回路を形成するために，引用文献３に開示された配線技術に配慮して，引用文献２に開示された保護回路技術を採用する事は，当業者が容易に想到し得た事項である。 
 　 
＜引用文献等一覧＞ 
１．特開２０１１−７７１０６号公報 
２．国際公開第２０１１／０５２４３７号 （原審引用文献７と同じ）
３．特開平１１−３４０４１８号公報（原審引用文献５と同じ） 
第４　本願発明
　本願請求項１に係る発明（以下、「本願発明」という。）は、平成２９年８月９日付けの手続補正で補正された特許請求の範囲の請求項１に記載された事項により特定される発明であり、本願発明は以下のとおりの発明である。
「【請求項１】
　トランジスタと、容量素子と、を有し、
　前記トランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、を兼ねる共通電極を有し、
　前記共通電極の上方に、前記容量素子の他方の電極が配置されており、
　前記トランジスタのゲートと前記共通電極とは、前記容量素子の他方の電極の上方に設けられた配線を用いて電気的に接続され、
　前記配線と前記共通電極とは、前記容量素子の他方の電極に設けられた開口部を介して電気的に接続され、
　前記配線と前記共通電極とが電気的に接続される領域は、前記トランジスタのチャネル形成領域を有する半導体層と重なる領域を有することを特徴とする半導体装置。」
第５　引用文献、引用発明等
１．原査定における引用文献１について
（１）原審引用文献１の記載事項
　原査定の拒絶の理由に引用された国際公開第２０１１／０５２３９６号（以下、「原審引用文献１」という。）には、図面とともに次の事項が記載されている。（下線部は、当審で追加した。以下、同じ。）（訳文は、対応する国内特許出願の公開公報（特開２０１１−１７１７０２号公報）を参考に当審で作成した。）
　ア「SEMICONDUCTOR DEVICE TECHNICAL FIELD 
[0001]  
 The invention disclosed herein relates to a semiconductor device using a semiconductor element and a method for manufacturing the semiconductor device.」
（訳：【半導体素子技術分野】
【０００１】
　本発明は、
半導体素子を利用した半導体装置
　イ「 [0269]  
 <Cross-sectional Structure and Planar Structure of Semiconductor Device> 
 FIGS. 22A and 22B illustrate an example of a structure of the semiconductor device. FIG 22A illustrates a cross section of the semiconductor device, and FIG 22B illustrates a plan view of the semiconductor device. Here, FIG 22A corresponds to a cross section along line C1-C2 and line D1-D2 in FIG. 22B. In the plan view of FIG. 22B, some of components, such as the source/drain electrode 254 and the line 256, are omitted to avoid complexity. 
The semiconductor device illustrated in FIGS. 22A and 22B includes the transistor 260 including a semiconductor material other than an oxide semiconductor in a lower portion, and the transistor 262 including an oxide semiconductor in an upper portion. 
 
（訳：【０２６９】
〈半導体装置の断面構成および平面構成〉
図２２は、上記半導体装置の構成の一例である。図２２Ａには、半導体装置の断面を、図２２Ｂには、半導体装置の平面を、それぞれ示す。ここで、図２２Ａは、図２２ＢのＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。図２２Ｂの平面図においては、煩雑になることを避けるため、ソース電極またはドレイン電極２５４や、配線２５６など、構成要素の一部を省略している。
図２２Ａおよび図２２Ｂに示される半導体装置は、下部に酸化物半導体以外の半導体材料を用いたトランジスタ２６を有し、上部に酸化物半導体を用いたトランジスタ２６２を有するものである
　ウ「[0286] 
 Then, over the gate insulating layer 246, the gate electrode 248a is formed in a region overlapping with a region of the transistor 262, which serves as a channel formation region, and
 the electrode 248b is formed in a region overlapping with the source electrode 242a
（訳：【０２８６】
次に、ゲート絶縁層２４６上において、トランジスタ２６２のチャネル形成領域となる領域と重畳する領域にゲート電極２４８ａを形成し、
ソース電極またはドレイン電極２４２ａと重畳する領域に電極２４８ｂを形成する
　エ　また、図２２Ａには、以下の事項が記載されている。
　「酸化物半導体を用いたトランジスタ２６２のソース・ドレイン領域とキャパシタ２６４の一電極が共通であるトランジスタ２６２とキャパシタ２６４から構成される半導体装置。」
（２）原審引用文献１発明
　前記（１）の記載事項から、原審引用文献１には、次の発明（以下、「原審引用発明１」という。）が記載されていると認められる。
　「酸化物半導体を用いたトランジスタのソース・ドレイン領域とキャパシタの一電極が共通であるトランジスタとキャパシタから構成される半導体装置。」
２．原査定における引用文献２について
（１）原審引用文献２の記載事項
　原査定の拒絶の理由に引用された特開２００９−９４４９２号公報（以下、「原審引用文献２」という。）には、図面とともに次の事項が記載されている。
　ア「【技術分野】
【０００１】
　本発明は表示装置に関する。特に、本発明は
絶縁表面に半導体層が設けられた電界効果トランジスタを用いて３次元的に画素回路
　イ「【００３７】
　下層の半導体層と上層の半導体層とが重なって積層する電界効果トランジスタで構成された表示装置の画素の例を図２（Ａ）および図２（Ｂ）に示す。図２（Ａ）において、下層の半導体素子である電界効果トランジスタ２３０の半導体層２０４（不純物領域２０８ａ）、及び上層の半導体素子である電界効果トランジスタ２３１の半導体層２１６（不純物領域２２０ｂ）は一部重なって積層している。電界効果トランジスタ２３０及び電界効果トランジスタ２３１を電気的に接続する
配線層２３５は、ゲート絶縁層２０５、絶縁層２１０、平坦化層２１１、絶縁層２１２、半導体層２１６（不純物領域２２０ｂ）、ゲート絶縁層２１７、絶縁層２２２、及び平坦化層２２３を貫通し半導体層２０４（不純物領域２０８ａ）に達して形成されている。
　ウ　また、図２には、以下の事項が記載されている。
　絶縁層を貫通して配線層２３５により接続されている上層にある電界効果トランジスタ２３０と下層にある電界効果トランジスタ２３１からなる半導体装置。
（２）原審引用発明２
　前記（１）の記載事項から、原審引用文献２には、次の発明（以下、「原審引用発明２」という。）が記載されていると認められる。
　「絶縁層を貫通して配線層により接続されている上層にある電界効果トランジスタと下層にある電界効果トランジスタからなる半導体装置。」
３．原査定における引用文献３について
（１）原審引用文献３の記載事項
　原査定の拒絶の理由に引用された特開平１１−２３３７８９号公報（以下、「原審引用文献３」という。）には、図面とともに次の事項が記載されている。
　ア「【０００１】
【発明が属する技術分野】本明細書で開示する発明は、単結晶半導体基板に形成された
絶縁ゲイト型トランジスタ等の半導体素子と、結晶性半導体薄膜を利用した薄膜トランジスタとを３次元的に集積化した半導体装置
　イ「【００２１】また図１に示すように、
ピニングＦＥＴ１１、１２を覆う絶縁層３が形成され、この絶縁層３上にＮチャネル型とＰチャネル型ＴＦＴ（薄膜トランジスタ）２１、２２でなる第２のCMOS回路層が形成されている
ドレイン電極３と４とは電気的に接続されている
」
　ウ　また、図１には、以下の事項が記載されている。
　ＦＥＴ１１、１２を覆う絶縁層３とこの絶縁層３上にドレイン電極が電気的に接続されたＮチャネル型とＰチャネル型ＴＦＴ（薄膜トランジスタ）２１、２２でなる第２のCMOS回路からなる半導体装置。
（２）原審引用発明３
　前記（１）の記載事項から、原審引用文献３には、次の発明（以下、「原審引用発明３」という。）が記載されていると認められる。
　「複数のＦＥＴを覆う絶縁層とこの絶縁層上にドレイン電極が電気的に接続されたＮチャネル型とＰチャネル型ＴＦＴ（薄膜トランジスタ）でなるCMOS回路からなる半導体装置。」
４．原査定における引用文献４について
（１）原審引用文献４の記載事項
　原査定の拒絶の理由に引用された特開平１０−２０９３８９号公報（以下、「原審引用文献４」という。）には、図面とともに次の事項が記載されている。
　ア「【０００１】
【発明の属する技術分野】本発明は
半導体装置
　イ「【００４９】まず、本発明の第１実施例に係る半導体装置を説明する。図１を参照すれば、半導体基板１０に活性領域Ａとフィールド領域とに分つフィールド酸化膜１２が所定間隔を開けて形成されている。前記フィールド酸化膜１２はトレンチ型フィールド酸化膜である。前記
半導体基板１０の活性領域Ａ上には第１ゲート積層物２２の形成された第１トランジスタ
　ウ「【００５４】この様に
第１ゲート積層物２２の形成された第１トランジスタを具備する前記第１構造物は前記導電性パッド層４０を通して前記の様な第１ゲート積層物を含んでいない通常の第２トランジスタが形成されている第２構造物と連結されている
　エ　また、図１には、以下の事項が記載されている。
　「第１ゲート積層物２２の形成された第１トランジスタと導電性パッド層４０を通して連結された通常の第２トランジスタからなる半導体装置。」　
　
（２）原審引用発明４
　前記（１）の記載事項から、原審引用文献４には、次の発明（以下、「原審引用発明４」という。）が記載されていると認められる。
　
　「第１ゲート積層物の形成された第１トランジスタと導電性パッド層を通して連結された通常の第２トランジスタからなる半導体装置。」
５．原査定における引用文献５について
（１）原審引用文献５の記載事項　
　原査定の拒絶の理由に引用された特開平１１−３４０４１８号公報（以下、「原審引用文献５」という。）には、図面とともに次の事項が記載されている。なお、本文献は、当審拒絶理由通知における引用文献３と同じ文献である。
　ア「【０００１】
【発明の属する技術分野】本発明は、半導体装置に関し、特に、導電体からなる電極と誘電体膜から構成される容量素子を含む半導体装置に関する。」
　イ「【００１８】本発明に係る半導体装置２０の構成をより詳細に図１を参照しながら説明する。即ち、
図１（ａ）は本発明の第１の具体例の構成を示す容量素子を含む半導体装置２０の平面図であり、図１（ｂ）は図１（ａ）のＡ−Ｂ断面図である。
【００１９】次いで、
下部電極３を形成後、シリコン基板１上の当該下部電極３全面に、容量の誘電体膜４となるシリコン酸化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  ＶａｐｅｒＤｅｐｏｓｉｔｉｏｎ）技術を用いて、膜厚１０〜４０ｎｍ成長する。その後、下部電極３と同様に多結晶シリコン膜層を形成し、シート抵抗５０〜１００Ω／□の第２の導電体を構成する上部電極５を形成する。
【００２０】ここで、
上部電極５用のレイアウトパターンは、予め定められた部分の上部電極５を部分的に除去した開口部領域１０を得るようにしておく。
【００２１】この絶縁膜１１の膜厚は、上部電極５と後工程で形成する配線との縦方向の間隔が５００ｎｍ〜１０００ｎｍ程度になるように成長させ、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｉｎｇ）技術等を用い平坦化を施すのがよい。前工程で形成した
上部電極５の開口部領域１０の孔にも、この絶縁膜１１が埋め込まれる。
【００２２】次に、
下部電極３と接続する第１のコンタクトホール６と上部電極５と接続する第２のコンタクトホール７を同時に形成する。
【００２３】次に、
第１の配線８と第２の配線９を同時に形成し、容量素子ができ上がる。
　ウ　また、図１（ａ），（ｂ）には、以下の事項が記載されている。
 「容量素子の下部電極３の電気的接続を可能にするために、上部電極５の開口部を介して上部電極５の上層に第１の配線８を設ける配線技術。」
（２）原審引用発明５
　前記（１）の記載事項から、原審引用文献５には、次の発明（以下、「原審引用発明５」という。）が記載されていると認められる。
　「容量素子の下部電極の電気的接続を可能にするために、上部電極の開口部を介して上部電極の上層に第１の配線を設ける配線技術。」
６．原査定における引用文献６について
（１）原審引用文献６の記載事項
　原査定の拒絶の理由に引用された特開２００８−８３１７１号公報（以下、「原審引用文献６」という。）には、図面とともに次の事項が記載されている。
 
　ア「【技術分野】
【０００１】
　本発明は、画素駆動回路及び画像表示装置に関し、特に、階調信号に応じた発光駆動電流に基づいて、電流制御型の発光素子を所定の輝度階調で発光動作させるための画素駆動回路、及び、該画素駆動回路と上記発光素子とからなる表示画素を２次元配列した表示パネルを備えた画像表示装置に関する。」
　イ「【００４７】
　本実施形態に係る表示画素ＥＭは、図２に示すように、上述した表示パネル１１０に相互に直交するように配設された走査ラインＳＬとデータラインＤＬとの各交点近傍に、例えば、ゲート端子が走査ラインＳＬに、ドレイン端子が電源電圧ラインＶＬに、ソース端子が接点Ｎ１１に各々接続されたトランジスタ（階調信号制御手段）Ｔｒ１１と、ゲート端子が走査ラインＳＬに、ドレイン端子がデータラインＤＬに、ソース端子が接点Ｎ１２に各々接続されたトランジスタ（階調信号制御手段）Ｔｒ１２と、ボトムゲート端子ＢＧが接点Ｎ１１に、ドレイン端子Ｄが電源電圧ラインＶＬに、トップゲート端子ＴＧ及びソース端子Ｓが接点Ｎ１２に各々接続された
ダブルゲート型のトランジスタ（ダブルゲート型トランジスタ；駆動電流制御手段）Ｔｒ１３と、接点Ｎ１１と接点Ｎ１２の間（すなわち、ダブルゲート型トランジスタＴｒ１３のボトムゲート−ソース間）に接続されたキャパシタ（電荷保持手段）Ｃｓと、を備えた画素駆動回路ＤＣ
　ウ「【００７３】
　このとき、
キャパシタＣｓには、接点Ｎ１１及びＮ１２間（ダブルゲート型トランジスタＴｒ１３のボトムゲート−ソース間）に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）
　エ　また、図２には、以下の事項が記載されている。
「ダブルゲート型のトランジスタ（ダブルゲート型トランジスタ；駆動電流制御手段）Ｔｒ１３と、接点Ｎ１１と接点Ｎ１２の間（すなわち、ダブルゲート型トランジスタＴｒ１３のボトムゲート−ソース間）に接続されたキャパシタ（電荷保持手段）Ｃｓと、を備えた画素駆動回路ＤＣ。」
（２）原審引用発明６
　前記（１）の記載事項から、原審引用文献６には、次の発明（以下、「原審引用発明６」という。）が記載されていると認められる。
　「ダブルゲート型トランジスタＴｒのボトムゲート−ソース間に接続されたキャパシタＣｓを備えた画素駆動回路。」
７．原査定における引用文献７ついて
（１）原審引用文献７の記載事項
　原査定の拒絶の理由に引用された国際公開第２０１１／０５２４３７号（以下、「原審引用文献７」という。）には、図面とともに次の事項が記載されている。なお、本文献は、当審拒絶理由通知における引用文献２と同じ文献である。
（訳文は、対応する国内特許出願の公開公報（特開２０１１−１１９６７３号公報）を参考に当審で作成した。）
　ア「TECHNICAL FIELD 
[0001] 
 An embodiment of the present invention relates to 
a non-linear element (e.g., a diode) including an oxide semiconductor and a semiconductor device such as a display device including the non-linear element
（訳：
【技術分野】
【０００１】
　本発明の一態様は
、酸化物半導体を用いた非線形素子（例えば、ダイオード）とこれを有する表示装置などの半導体装置
　イ「 [0247] 
 Here, as an example, the case is described in which n-channel thin film transistors having the threshold voltage V t h = 0 are used for the protection diode 220 and the protection diode 221 in FIG 15B. ・・・
[0250] 
  Even in the case of Vｉｎ ＜V ｄｄ  or V ｄｄ ＜ V ｉｎ  in this manner, operations can be performed in a range of Vｓｓ ＜V ｏｕｔ ＜Vｄｄ Therefore, even in the case where V ｉｎ is too high or too low. Accordingly, for example, even when the electric potential V ｉｎ is lower than the electric potential Vｓｓ due to noise or the like, the electric potential of the wiring 225 does not become extremely lower than the electric potential V ｓｓ.  Further, 
the capacitor 222 and the capacitor 223 reduce pulsed noise of the input electric potential V
ｉｎ
 and relieve a steep change in electric potential. 
 [0252] 
 The protection circuit illustrated in FIG. 15C is a protection circuit in which two n-channel thin film transistors are used for each of the protection diode 220 and the protection diode 221. 」
（訳：【0247】
　ここで、一例として、図１５Ｂの保護ダイオード２２０及び保護ダイオード２２１に閾値電圧Ｖｔｈ＝０のｎ型薄膜トランジスタを用いた場合について説明する。・・・
【0250】
　このように、Ｖｉｎ＜ＶｓｓまたはＶｄｄ＜Ｖｉｎとなる場合であっても、Ｖｓｓ＜Ｖｏｕｔ＜Ｖｄｄの範囲で動作させることができる。従って、Ｖｉｎが過大な場合または過小な場合であっても、Ｖｏｕｔが過大になりまたは過小となることを防止することができる。従って、例えばノイズ等により、電位Ｖｉｎが電位Ｖｓｓより低くなる場合であっても、配線２２５の電位は、電位Ｖｓｓよりも遙かに低くなることはない。さらに、
容量素子２２２及び容量素子２２３は、入力電位Ｖ
ｉｎ
が有するパルス状のノイズを鈍らせ、電位の急峻な変化を緩和する働きをする。
【0252】
　図１５Ｃに示す保護回路は、保護ダイオード２２０及び保護ダイオード２２１を、それぞれ２つのｎ型薄膜トランジスタで代用したものである。）
　ウ　また、図１５Ｂ，Ｃには、以下の事項が記載されている。
「ＴＦＴトランジスタ２２０のゲート電極と容量素子２２２の一方の電極が配線２２５によって接続される保護回路技術。」
（２）原審引用発明７
　前記（１）の記載事項から、原審引用文献７には、次の発明（以下、「原審引用発明７」という。）が記載されていると認められる。
　「ＴＦＴトランジスタのゲート電極と容量素子の一方の電極が配線によって接続される保護回路技術。」
８．当審における引用文献１について
１．当審引用文献１について
（１）当審引用文献１の記載事項
　当審拒絶理由通知の拒絶の理由に引用された特開２０１１−７７１０６号公報（以下、「当審引用文献１」という。）には、図面とともに次の事項が記載されている。
　ア「【技術分野】
【０００１】
　本発明は、例えば盗難防止、入退場管理、物品棚卸し等に使われるＩＣタグ等を透明にした
透明薄膜集積回路装置
に関する
　イ「【００８９】
［第４実施形態］
　次に、
トップゲートトップコンタクト構造のＴＦＴ素子Ａと、容量素子Ｂ
【００９０】
  「ＴＦＴ素子Ａ」は、図６に示すように、透明基板１と、透明基板１上に設けられた透明な半導体膜４と、半導体膜４上に離間して設けられた透明なソース電極６Ｓ及びドレイン電極６Ｄと、ソース電極６Ｓ及びドレイン電極６Ｄを覆う透明なゲート絶縁膜３Ａと、ゲート絶縁膜３Ａ上に設けられた透明なゲート電極２Ａとで少なくとも構成され、その順で積層方向Ｚに積層されている。図６に示すように、透明基板１上への各層の形成手順は上記第１〜第３実施形態とは異なるが、各層の形成材料や形成手段等の技術的事項は同じである。
【００９１】
　このＴＦＴ素子Ａにおいて、透明基板１上には、半
導体膜４が所定のパターンで形成され、その半導体膜４上には、ソース電極６Ｓ及びドレイン電極６Ｄが所定のパターンで形成される。そのソース電極６Ｓ及びドレイン電極６Ｄの形成時には、上記第３実施形態と同様、同じ電極材料で、同時に、第２電極６Ｂ、第３電極６Ｅ及び第４電極６Ｆが形成される
　ウ　また、図６には、以下の事項が記載されている。
　「トップゲートコンタクト構造のＴＦＴ素子Ａのドレイン電極６Ｄと容量素子Ｂの第２電極６Ｂが同時に形成された電極を備え，当該同時に形成された電極の上方に容量素子Ｂの第１電極が配置されている半導体装置。」
（２）当審引用発明１
　前記（１）の記載事項から、当審引用文献１には、次の発明（以下、「当審引用発明１」という。）が記載されていると認められる。
　「トップゲートコンタクト構造のＴＦＴ素子のドレイン電極と容量素子の第２電極が同時に形成された電極を備え，当該同時に形成された電極の上方に容量素子の第１電極が配置されている半導体装置。」
９．当審における引用文献２について
　当審拒絶理由通知の拒絶の理由に引用された国際公開第２０１１／０５２４３７号（以下、「当審引用文献２」という。）は、原審引用文献７と同じであるから、前記「７．原審における引用文献７について」を参照し、当審引用文献２に記載された発明（以下、「当審引用発明２」という。）は、「原審引用発明７」と同じ内容とする。
１０．当審における引用文献３について
　当審拒絶理由通知の拒絶の理由に引用された特開平１１−３４０４１８号公報（以下、「当審引用文献３」という。）は、原審引用文献５と同じであるから、前記「５．原審における引用文献５について」を参照し、当審引用文献３に記載された発明（以下、「当審引用発明３」という。）は、「原審引用発明５」と同じ内容とする。
第６　対比・判断
１．本願発明について
（１）本願発明と当審引用発明１の対比
　
　ア　当審引用発明１の「トップゲートコンタクト構造のＴＦＴ素子」は、本願発明の「トランジスタ」に相当する。
　イ  当審引用発明１の「トップゲートコンタクト構造のＴＦＴ素子のドレイン電極と容量素子の第２電極が同時に形成された電極」は、物理的に一体であるから、本願発明の「トランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、を兼ねる共通電極」に相当する。
　ウ　当審引用発明１の「当該同時に形成された電極の上方に容量素子の第１電極」は、容量素子の上部電極であるから、本願発明の「容量素子の他方の電極」に相当する。
　とすると、本願発明と当審引用発明１は以下のエの点で一致し、以下のオの点で相違する。
　エ　一致点
　トランジスタと、容量素子と、を有し、
　前記トランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、を兼ねる共通電極を有し、
　前記共通電極の上方に、前記容量素子の他方の電極が配置されている半導体装置。
　オ　相違点
　相違点（１）
　本願発明では、トランジスタのゲートと共通電極とは、容量素子の他方の電極の上方に設けられた配線を用いて電気的に接続されているのに対して、当審引用発明１には、トランジスタのゲートと共通電極の接続態様について明記していない点。
　相違点（２）
　本願発明では、配線と共通電極とは、前記容量素子の他方の電極に設けられた開口部を介して電気的に接続されるのに対して、当審引用発明１では、配線と共通電極の接続態様について明記していない点。
　相違点（３）
　本願発明では、配線と共通電極とが電気的に接続される領域は、トランジスタのチャネル形成領域を有する半導体層と重なる領域を有するのに対して、当審引用発明１では、配線と共通電極とが電気的に接続される領域とトランジスタのチャネル形成領域を有する半導体層との関係について明記していない点。
（２）相違点についての判断
　以下、相違点（３）について検討する。
　相違点（３）に関する構成は、いずれの引用文献にも記載されておらず、示唆もされていない。
　また、本願発明は、当該構成を有することにより、導電層とコンタクト領域との距離を短くでき、導電層の抵抗値を低減することが可能となり、その結果、セルに占める面積を小さく、配線抵抗の低い容量素子とトランジスタを有する回路要素を実現できる（本願明細書段落【０３５８】、【０３５９】）。
　したがって、他の相違点について判断するまでもなく、本願発明は、当業者であっても当審引用文献１ないし３及び原審引用文献１ないし４，６に記載された事項に基づいて容易に発明をすることができたとはいえない。
第７　原査定についての判断
　平成２９年８月９日付けの補正により、補正後の請求項１は、「配線と共通電極とが電気的に接続される領域は、トランジスタのチャネル形成領域を有する半導体層と重なる領域を有する」という技術的事項を有するものとなった。
　当該技術的事項は、原審引用文献１ないし７には記載されておらず、本願優先日前における周知技術でもないので、本願発明は、当業者であっても、原審引用文献１ないし７に記載された事項に基づいて容易に発明できたものではない。
　したがって、原査定を維持することはできない。
第８　むすび
　以上のとおり、原査定の理由によって、本願を拒絶することはできない。
　他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。