(57)【要約】【課題】  電子機器類において、その電極／接合バンプの接触抵抗を低くし、かつ接合強度を高くすることができる、電子機器、バンプ接合された複合型電子機器、検出装置、受光素子アレイ、および、これらの製造方法を提供する。【解決手段】  接合バンプ９に接合される電極を有する電子機器５０,７０であって、電極１１，７１，１２，７２に、凹部Ｋが、該凹部の底部と該凹部以外の電極の面である頂部との平均垂直距離が１００ｎｍ以上となるように、該電極の面にわたって形成されており、かつ、凹部がエッチングにより付されたものであることを特徴とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
接合バンプに接合される電極を有する電子機器であって、
前記電極に、凹部が、該凹部の底部と該凹部以外の前記電極の面である頂部との平均垂直距離が１００ｎｍ以上となるように、該電極の面にわたって形成されており、かつ、前記凹部がエッチングにより付されたものであることを特徴とする、電子機器。
【請求項２】
第１の半導体チップと、第２の半導体チップとを備え、前記第１の半導体チップの電極と前記第２の半導体チップの電極とが接合バンプで接合された複合型電子機器であって、
前記第１の半導体チップの電極、および／または、前記第２の半導体チップの電極に、凹部が、該凹部の底部と該凹部以外の前記電極の面である頂部との平均垂直距離が１００ｎｍ以上となるように、該電極の面にわたって形成されており、かつ、前記凹部がエッチングにより付されたものであり、
前記凹部が前記接合バンプによって、部分的または全面的に充填されていることを特徴とする、複合型電子機器。
【請求項３】
近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列された受光素子アレイと、前記受光素子ごとに光電荷を読み出す読み出し回路とを備えたハイブリッド型の検出装置であって、
前記受光素子の電極、および／または、前記読み出し回路の読み出し電極に、凹部が、該凹部の底部と該凹部以外の前記電極の面である頂部との平均垂直距離が１００ｎｍ以上となるように、該電極の面にわたって形成されており、かつ、前記凹部がエッチングにより付されたものであり、
前記凹部が前記接合バンプによって、部分的または全面的に充填されていることを特徴とする、検出装置。
【請求項４】
前記受光素子アレイは、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、（ＧａＡｓＳｂ／ＩｎＧａＡｓ）のタイプ２の多重量子井戸構造、または、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮ）、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＰ）、および（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＳｂ）のうちのいずれかのタイプ２の多重量子井戸構造、であり、かつ、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層内の各層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たすことを特徴とする、請求項３に記載の検出装置。
【請求項５】
前記受光素子アレイは、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、ＩｎＧａＡｓ、ＩｎＧａＡｓＮ、ＩｎＧａＡｓＮＰ、およびＩｎＧａＡｓＮＳｂのうちのいずれかであり、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たすことを特徴とする、請求項３に記載の検出装置。
【請求項６】
近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列された受光素子アレイであって、
前記受光素子は、前記化合物半導体のエピタキシャル積層体の表層からｐ型不純物を選択拡散して形成されたｐｎ接合を有し、非拡散領域によって隔てられており、
前記ｐ型不純物が選択拡散されたｐ型領域にオーミック接触するｐ側電極を受光素子ごとに備え、
前記ｐ側電極に、凹部が、該凹部の底部と該凹部以外の前記電極の面である頂部との平均垂直距離が１００ｎｍ以上となるように、該電極の面にわたって形成されており、かつ、前記凹部がエッチングにより付されたものであることを特徴とする、受光素子アレイ。
【請求項７】
前記ｐ側電極ごとに接合バンプを備え、前記凹部が前記接合バンプによって、部分的または全面的に充填されていることを特徴とする、請求項６に記載の受光素子アレイ。
【請求項８】
前記凹部は、前記底部と底部との平均ピッチが３００ｎｍ以下または前記頂部と頂部との平均ピッチが３００ｎｍ以下、となるように形成されていることを特徴とする、請求項１に記載の電子機器、請求項２に記載の複合型電子機器、請求項３〜５のいずれか１項に記載の検出装置、または、請求項６若しくは７に記載の受光素子アレイ。
【請求項９】
接合バンプに接合される電極を有する電子機器の製造方法であって、
電子ビーム露光方法によって、レジストパターンを形成するための凹凸パターンが付された原版を作製する原版作製工程と、
前記電子機器の電極にレジスト膜を塗布する工程と、
前記電極上のレジスト膜に前記原版の凹凸パターンを押し当てて、前記レジストパターンを形成する工程と、
前記レジストパターンが付された前記電極にエッチングによって凹部を形成する工程とを備えることを特徴とする、電子機器の製造方法。
【請求項１０】
第１の半導体チップと、第２の半導体チップとを備え、前記第１の半導体チップの電極と前記第２の半導体チップの電極とが接合バンプで接合された複合型電子機器の製造方法であって、
電子ビーム露光方法によって、レジストパターンを形成するための凹凸パターンが付された原版を作製する原版作製工程と、
前記第１の半導体チップの電極、および／または、前記第２の半導体チップの電極、の面に、レジスト膜を塗布する工程と、
前記電極上のレジスト膜に前記原版の凹凸パターンを押し当てて、前記レジストパターンを形成する工程と、
前記レジストパターンが付された前記電極にエッチングによって凹部を形成する工程と、
前記第１の半導体チップの電極、および／または、前記第２の半導体チップの電極に、接合バンプを設ける工程と、
前記第１の半導体チップの電極および前記第２の半導体チップの電極を、前記接合バンプを介して導電接続することを特徴とする、複合型電子機器の製造方法。
【請求項１１】
近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列された受光素子アレイと、前記受光素子ごとに光電荷を読み出す読み出し回路とが接合バンプで接合されたハイブリッド型の検出装置の製造方法であって、
電子ビーム露光方法によって、レジストパターンを形成するための凹凸パターンが付された原版を作製する原版作製工程と、
前記受光素子アレイの電極、および／または、前記読み出し回路の読み出し電極、の面に、レジスト膜を塗布する工程と、
前記電極上のレジスト膜に前記原版の凹凸パターンを押し当てて、前記レジストパターンを形成する工程と、
前記レジストパターンが付された前記電極にエッチングによって凹部を形成する工程と、
前記受光素子アレイの電極、および／または、前記読み出し回路の読み出し電極に、接合バンプを設ける工程と、
前記受光素子アレイの電極および前記読み出し回路の読み出し電極を、前記接合バンプを介して導電接続することを特徴とする、検出装置の製造方法。
【請求項１２】
近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列された受光素子アレイの製造方法であって、
電子ビーム露光方法によって、レジストパターンを形成するための凹凸パターンが付された原版を作製する原版作製工程と、  
前記受光素子ごとに前記化合物半導体のエピタキシャル積層体の表層からｐ型不純物を選択拡散してｐｎ接合を、非拡散領域によって隔てられるように、形成する工程と、
前記ｐ型不純物が選択拡散されたｐ型領域にオーミック接触するｐ側電極を形成する工程と、
前記ｐ側電極、の面に、レジスト膜を塗布する工程と、
前記ｐ側電極上のレジスト膜に前記原版の凹凸パターンを押し当てて、前記レジストパターンを形成する工程と、
前記レジストパターンが付された前記ｐ側電極にエッチングによって凹部を形成する工程とを備えることを特徴とする、受光素子アレイの製造方法。
【請求項１３】
前記原版の凹凸パターンをレジスト膜に押し当ててレジストパターンを形成した後で、前記エッチングによって凹部を形成する前に、前記レジストパターンの凹部の底部に前記電極が露出するように、前記レジストパターンを限定的にエッチングする工程を備えることを特徴とする、請求項９に記載の電子機器の製造方法、請求項１０に記載の複合型電子機器の製造方法、請求項１１に記載の検出装置の製造方法、または、請求項１２に記載の受光素子アレイの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極がバンプ接合される、電子機器、当該バンプ接合された複合型電子機器、検出装置、受光素子アレイ、および、これらの製造方法に関するものである。
【背景技術】
【０００２】
化合物半導体に形成されたフォトダイオードアレイ（ＰＤＡ:Photo-Diode  Array）を有する検出装置では、信号読み出し用シリコンＩＣ（ＲＯＩＣ:Read  Out  IC）の読み出し電極と、当該フォトダイオードの電極とが向き合って、両方の間に介在するバンプによって導通がとられる。ＰＤＡは、可視域より長波長側の近赤外域または赤外域では、化合物半導体により形成されるため、化合物半導体とシリコン（ＩＣ）とのハイブリッド構成と呼ばれることがある。上記の化合物半導体のエピタキシャル積層体は、機械的力には弱いため、ほとんどの場合上記のバンプには、融点が低く柔らかいインジウム（Ｉｎ）が用いられる。
インジウムバンプによって、ＰＤＡの電極とＲＯＩＣの読み出し電極とを接合するとき、高温域に加熱することは好ましくないので、熱圧着によっている。このとき、インジウムの表面に酸化被膜が形成されやすく、導通不良、接触抵抗の増大に起因するノイズ発生、さらにはＰＤＡとＲＯＩＣとの剥離を生じる。
【０００３】
上記の問題を解決するため、多くの提案がなされてきた。たとえば、上記ハイブリッド構成におけるＩｎバンプの酸化被膜による接触不良を防止するために、（インジウム／ガリウム／インジウム）の積層構造のバンプの提案がなされている（特許文献１）。また、インジウムバンプを用いたハイブリッド型赤外線撮像素子の製造において、接続部の剥離が生じないように、ＰＤＡの電極上に金属めっきを施す方法が提案されている（特許文献２）。さらに、蒸着法でインジウムバンプを形成する場合、インジウムに低融点化する物質を含有させて溶融しやすくする提案がなされている（特許文献３）。この方法によれば、レジストパターンをリフトオフするとき、レジスト膜上のインジウム合金と電極上のインジウム合金とを分離しやすくでき、電極上に形状の整ったインジウムバンプを得ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−２７６７５０号公報
【特許文献２】特開平５−３３５３７５号公報
【特許文献３】特開平５−１３６１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のＰＤＡチップおよびＲＯＩＣチップの電極表面は、一つの平坦面または数個の平坦面であり、インジウムバンプと接触する面はその平坦面の面積を最大とする。また、上記の平坦面からなる電極表面は、酸化膜や接合を阻害する、有機物汚れなどの不純物の影響を受けやすい。このため、接触抵抗が大きくなりやすく、素子間および画素間の性能のばらつきの原因となる。
【０００６】
本発明は、接合バンプを用いて圧着される、ハイブリッド型撮像装置などの電子機器類において、その電極／接合バンプの接触抵抗を低くし、かつ接合強度を高くすることができる、電子機器、バンプ接合された複合型電子機器、検出装置、受光素子アレイ、および、これらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の電子機器は、接合バンプに接合される電極を有する電子機器である。この電子機器では、電極に、凹部が、該凹部の底部と該凹部以外の電極の面である頂部との平均垂直距離が１００ｎｍ以上となるように、該電極の面にわたって形成されており、かつ、凹部がエッチングにより付されたものであることを特徴とする。
【０００８】
上記の構成によって、上記電極に圧着した接合バンプは、深さが１００ｎｍ以上ある凹部への部分的な充填または完全な充填によるアンカー効果によって、電極との接合強度を高めることができる。さらに微細な凹部への接合バンプの実質的な（部分的または完全な）充填によって、接合バンプと電極との接触面積を大幅に増大させることで、接触抵抗を低減することができる。なお、凹部は凹部パターン、溝パターンなどと呼ぶ場合がある。
塑性加工などによって凹部を形成しないので、高格子欠陥密度の塑性変形領域を生じない。このため、電極表面の電気抵抗を低くすることができる。また、エッチングで凹部を形成すると、ショットブラスト処理等では到底不可能な、１００ｎｍ以上の大きな深さの凹部を容易に得ることができる。また、ショットブラスト等と異なり、深さが深く、かつ揃った微細なピッチの凹部を容易に形成できる。このため、上記の接合強度および接触面積の増大をより高いレベルで実現することができる。また、凹部パターン付き電極と接合バンプとの接合が促進されることから、圧着のとき大きな圧力をかける必要がなくなり、比較的脆弱な半導体積層構造などへの荷重を軽減することができる。さらに圧着の温度についても低下することができ、半導体の結晶構造の劣化を抑止することができる。
この結果、接触抵抗や接合強度等において、同じ電子機器内の電極間のばらつき、また電子機器間でのばらつき、を共に低減させることができ、品質の均一化等により高信頼性を得ることができる。また、圧着の際の条件の緩和は、電子機器の性能のばらつきではなく、性能の平均値の向上に寄与する。
なお、上記の底部と頂部との垂直平均距離は、底部を通る電極面に平行な面と、頂部を通る電極面に平行な面との間の面間距離をいい、平均化した値である。凹部は、塑性変形によるものではなく、したがって凹部形状に対応した格子欠陥密度分布などは存在しない。凹部の形態は、上記の要件を満たせばどのようなものでもよい。たとえば線状の溝（底部は線状溝の底であり、頂部は溝以外の電極面である）であってもよいし、そのような線状溝が交差することで形成される格子状の溝（底部は格子状溝の底であり、頂部は格子状溝以外の電極面である）であってもよい。
【０００９】
本発明の複合型電子機器は、第１の半導体チップと、第２の半導体チップとを備え、第１の半導体チップの電極と第２の半導体チップの電極とが接合バンプで接合されている。この複合型電子機器では、第１の半導体チップの電極、および／または、第２の半導体チップの電極に、凹部が、該凹部の底部と該凹部以外の電極の面である頂部との平均垂直距離が１００ｎｍ以上となるように、該電極の面にわたって形成されており、かつ、凹部がエッチングにより付されたものであり、凹部が接合バンプによって、部分的または全面的に充填されていることを特徴とする。
【００１０】
電極に接合した接合バンプは、深さ１００ｎｍ以上の凹部に入り込むことで電極との密着力が高くなり、かつ接触面積の増大に起因する接触抵抗の低減を得るので、同じ複合型電子機器内の電極間のばらつき、また複合型電子機器間でのばらつき、を共に低減させることができる。さらに塑性加工などによって凹凸を形成しないので、高格子欠陥密度の塑性変形領域を生じない。このため、電極表面の電気抵抗を低くすることができる。さらに圧着の際の圧力および温度を低くできるので、半導体積層体を含む装置の平均性能の向上を得ることができる。繰り返すが、エッチングで凹部を形成すると、ショットブラスト処理等では到底不可能な、１００ｎｍ以上の大きな深さの凹部を容易に得ることができる。このため、上記の接合強度および接触面積の増大をより高いレベルで実現することができる。
複合型電子機器では、接合バンプは、第１の半導体チップと第２の半導体との組み立て（接続）前に、第１の半導体チップおよび第２の半導体チップの両方に設けられてもよいし、またはいずれか一方に設けられていてもよい。
【００１１】
本発明の検出装置は、近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列された受光素子アレイと、受光素子ごとに光電荷を読み出す読み出し回路とを備えたハイブリッド型の検出装置である。この検出装置では、受光素子の電極、および／または、読み出し回路の読み出し電極に、凹部が、該凹部の底部と該凹部以外の電極の面である頂部との平均垂直距離が１００ｎｍ以上となるように、該電極の面にわたって形成されており、かつ、凹部がエッチングにより付されたものであり、凹部が接合バンプによって、部分的または全面的に充填されていることを特徴とする。
【００１２】
検出装置についても、接合バンプは、組み立て（接続）前に、受光素子アレイおよびＲＯＩＣの両方の電極、またはいずれか一方の電極に、設けられていればよい。１００ｎｍ以上の深さの凹部が形成された電極に接合した接合バンプは、電極との密着力が高くなるため、同じ検出装置内の電極間のばらつき、また検出装置間でのばらつき、を共に低減させることができる。また１００ｎｍ以上の深さの凹部への接合バンプの実質的な（部分的または完全な）充填によって、接合バンプと電極との接触面積を大幅に増大させることで、接触抵抗を低減することができる。また、塑性変形に起因する高格子欠陥密度が付随しないので、電極の表層の電気抵抗を低く維持することができる。この結果、品質の均一化等により高信頼性を得ることができる。さらに圧着の際の圧力および温度を低くできるので、半導体積層体を含む装置の平均性能の向上を得ることができる。
【００１３】
上記の受光素子アレイは、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、（ＧａＡｓＳｂ／ＩｎＧａＡｓ）のタイプ２の多重量子井戸構造、または、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮ）、（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＰ）、および（ＧａＡｓＳｂ／ＩｎＧａＡｓＮＳｂ）のうちのいずれかのタイプ２の多重量子井戸構造、であり、かつ、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層内の各層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たすことができる。これによって、暗電流が非常に小さく、長波長域にまで高感度を有してＳ／Ｎ比が大きい、近赤外域の検出装置を得ることができる。
【００１４】
受光素子アレイは、ＩｎＰ基板と、該ＩｎＰ基板上に形成された、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層とを有し、該受光層は、ＩｎＧａＡｓ、ＩｎＧａＡｓＮ、ＩｎＧａＡｓＮＰ、およびＩｎＧａＡｓＮＳｂのうちのいずれかであり、その受光層は、ＩｎＰ基板との格子整合条件、｜Δａ／ａ｜≦０．００２（ただし、ａｉを受光層の格子定数、ａをＩｎＰ基板の格子定数として、Δａ＝ａｉ−ａ、である）を満たすことができる。これによって、簡単な構造の受光層によって、暗電流が小さく、Ｓ／Ｎ比が大きい、近赤外域の検出装置を得ることができる。
【００１５】
本発明の受光素子アレイは、近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列されている。この受光素子アレイでは、受光素子は、化合物半導体のエピタキシャル積層体の表層からｐ型不純物を選択拡散して形成されたｐｎ接合を有し、非拡散領域によって隔てられており、ｐ型不純物が選択拡散されたｐ型領域にオーミック接触するｐ側電極を受光素子ごとに備え、ｐ側電極に、凹部が、該凹部の底部と該凹部以外の電極の面である頂部との平均垂直距離が１００ｎｍ以上となるように、該電極の面にわたって形成されており、かつ、凹部がエッチングにより付されたものであることを特徴とする。
また、上記の受光素子アレイでは、ｐ側電極ごとに接合バンプを備え、凹部が前記接合バンプによって、部分的または完全に充填されていることができる。
【００１６】
上記電極に接合した接合バンプは、上記と同様に、電極との密着力が高くなるため、同じ受光素子アレイ内の電極間のばらつき、また受光素子アレイ間でのばらつき、を共に低減させることができる。さらに深さ１００ｎｍ以上の凹部への接合バンプの実質的な（部分的または完全な）充填によって、接合バンプと電極との接触面積を大幅に増大させることで、接触抵抗を低減することができる。この結果、品質の均一化等により高信頼性を得ることができる。さらに圧着の際の圧力および温度を低くできるので、受光素子アレイとのハイブリッド検出装置等の平均性能の向上を得ることができる。
【００１７】
凹部は、底部と底部との平均ピッチが３００ｎｍ以下または頂部と頂部との平均ピッチが３００ｎｍ以下、となるように形成することができる。これによって、十分高密度で深さ１００ｎｍ以上の凹部を配置して、上記の接合強度の向上および接触面積の増大を得ることができる。凹部が電極にわたって連続している場合には、頂部と頂部との平均ピッチにより、凹凸密度を判定ことができる。
【００１８】
本発明の電子機器の製造方法は、接合バンプに接合される電極を有する電子機器を製造する。この製造方法では、電子ビーム露光方法によって、レジストパターンを形成するための凹凸パターンが付された原版を作製する原版作製工程と、電子機器の電極にレジスト膜を塗布する工程と、電極上のレジスト膜に原版の凹凸パターンを押し当てて、レジストパターンを形成する工程と、レジストパターンが付された電極にエッチングによって凹部を形成する工程とを備えることを特徴とする。
上記の方法によって、電子機器の電極に、簡単にファインピッチの深さが深い凹部を形成することができる。
【００１９】
本発明の複合型電子機器の製造方法は、第１の半導体チップと、第２の半導体チップとを備え、第１の半導体チップの電極と第２の半導体チップの電極とが接合バンプで接合された複合型電子機器を製造する。この製造方法では、電子ビーム露光方法によって、レジストパターンを形成するための凹凸パターンが付された原版を作製する原版作製工程と、第１の半導体チップの電極、および／または、第２の半導体チップの電極、の面に、レジスト膜を塗布する工程と、電極上のレジスト膜に原版の凹凸パターンを押し当てて、レジストパターンを形成する工程と、レジストパターンが付された電極にエッチングによって凹部を形成する工程と、第１の半導体チップの電極、および／または、第２の半導体チップの電極に、接合バンプを設ける工程と、第１の半導体チップの電極および第２の半導体チップの電極を、接合バンプを介して導電接続することを特徴とする。
上記の方法によって、第１の半導体チップの電極と第２の半導体チップの電極とは、高い接合強度で接合され、また接触抵抗を低くすることができる。さらに圧着の際の圧力および温度を低くできるので、受光素子アレイとのハイブリッド検出装置等の平均性能の向上を得ることができる。このため、品質が高く揃った複合型電子機器を得ることができる。
【００２０】
本発明の検出装置の製造方法は、近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列された受光素子アレイと、受光素子ごとに光電荷を読み出す読み出し回路とが接合バンプで接合されたハイブリッド型の検出装置を製造する。この製造方法では、電子ビーム露光方法によって、レジストパターンを形成するための凹凸パターンが付された原版を作製する原版作製工程と、受光素子アレイの電極、および／または、読み出し回路の読み出し電極、の面に、レジスト膜を塗布する工程と、電極上のレジスト膜に前記原版の凹凸パターンを押し当てて、レジストパターンを形成する工程と、レジストパターンが付された電極にエッチングによって凹部を形成する工程と、受光素子アレイの電極、および／または、読み出し回路の読み出し電極に、接合バンプを設ける工程と、受光素子アレイの電極および読み出し回路の読み出し電極を、接合バンプを介して導電接続することを特徴とする。
上記の方法によって、受光素子アレイの電極と、ＲＯＩＣの電極とは、高い接合強度および低い接触抵抗で接続される。さらに圧着の際の圧力および温度を低くできるので、受光素子アレイとのハイブリッド検出装置等の平均性能の向上を得ることができる。この結果、高品質の検出装置を得ることができる。
【００２１】
本発明の受光素子アレイの製造方法は、近赤外域に受光感度を持つ化合物半導体に受光素子が複数配列された受光素子アレイを製造する。この製造方法は、電子ビーム露光方法によって、レジストパターンを形成するための凹凸パターンが付された原版を作製する原版作製工程と、受光素子ごとに化合物半導体のエピタキシャル積層体の表層からｐ型不純物を選択拡散してｐｎ接合を、非拡散領域によって隔てられるように、形成する工程と、ｐ型不純物が選択拡散されたｐ型領域にオーミック接触するｐ側電極を形成する工程と、ｐ側電極、の面に、レジスト膜を塗布する工程と、ｐ側電極上のレジスト膜に原版の凹凸パターンを押し当てて、レジストパターンを形成する工程と、レジストパターンが付されたｐ側電極にエッチングによって凹部を形成する工程とを備えることを特徴とする。
この方法によって、ＲＯＩＣ等との接続について、電極間の接合強度を向上し、接触抵抗を低下させることができる受光素子アレイを得ることができる。
【００２２】
上記の各製造方法では、原版の凹凸パターンをレジスト膜に押し当ててレジストパターンを形成した後で、エッチングによって凹部を形成する前に、レジストパターンの凹部の底部に電極が露出するように、レジストパターンを限定的にエッチングする工程を備えることができる。これによって、レジストパターンは露出した電極を点在させることになり、エッチング、なかでもウエットエッチングによって、簡単かつ確実に、電極に凹部を形成することができる。
【発明の効果】
【００２３】
本発明の電子機器等によれば、接合バンプを用いて接合される、ハイブリッド型撮像装置などの電子機器類において、その電極／接合バンプの接触抵抗を低く、かつ接合強度を高くすることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態における検出装置を示す断面図である。
【図２】図１の検出装置における、ｐ側電極／接合バンプ／読み出し電極の拡大図である。
【図３】ｐ側電極、および／または、読み出し電極、の凹部パターンを示し、（ａ）は線状凹部パターン、（ｂ）は格子状凹部パターン、を示す図である。
【図４】図１の検出装置におけるＰＤＡの画素配列を示す平面図である。
【図５】図４における画素を示す平面図である。
【図６】ＰＤＡのｐ側電極に凹部パターンを形成する方法を示すフローチャートである。
【図７】ＲＯＩＣの読み出し電極に凹部パターンを形成する方法を示すフローチャートである。
【図８】接合バンプを設けたＲＯＩＣと、凹部パターンをｐ側電極に付したＰＤＡとの熱圧着を示す図である。
【図９】接合バンプを設けたＰＤＡと、凹部パターンを読み出し電極に付したＲＯＩＣとの熱圧着を示す図である。
【図１０】ＰＤＡの構造を説明するための図である。
【発明を実施するための形態】
【００２５】
図１は、本発明の実施の形態における検出装置１００を示す断面図である。本実施の形態の特徴は、受光素子アレイ５０の電極１１，１２（１２ｅ）、および読み出し回路であるＣＭＯＳ７０の電極７１，７２にあり、それについては、全体構成を説明した後に詳説する。
受光素子アレイ５０は、ｎ型ＩｎＰ基板１／ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓバッファ層２／受光層（光吸収層）３／拡散濃度分布調整層４／ＩｎＰキャップ層５、の積層体に形成されている。上記のｎ型ＩｎＧａＡｓバッファ層２は、ｎ型ＩｎＰバッファ層２と置き換えてもよい。またＩｎＰキャップ層５の上にＩｎ０．５３Ｇａ０．４７Ａｓコンタクト層を設けてもよい。
各受光素子では、ｐ型不純物の亜鉛（Ｚｎ）が選択拡散されてｐ型領域６が形成され、ｐ型領域６の先端部にｐｎ接合１５が形成されている。ｐ型領域６は受光層３にまで届き、ｐｎ接合１５は受光層３内に位置している。ｐｎ接合１５については受光素子５０に合わせて、図１０を用いて説明する。画素Ｐを構成する受光素子の主体をなすｐ型領域６は、隣り合うｐ型領域とは非選択拡散領域によって隔てられている。このためメサ構造などを形成することなく簡単な構造で、暗電流の低い受光素子アレイ５０を得ることができる。
受光層３は、波長１μｍ〜３μｍに受光感度を持てば、どのような化合物半導体でもよい。たとえばＧａＩｎＮＡｓＰ、ＧａＩｎＮＡｓＳｂ、およびＧａＩｎＮＡｓのうちのいずれかを用いてもよいが、本実施の形態では、タイプ２の多重量子井戸構造（ＭＱＷ：Multi-Quantum  Well）の例について説明している。図１において、受光層３がタイプ２のＭＱＷの場合には、ｐ型不純物である亜鉛（Ｚｎ）を拡散するとき、ＭＱＷにおけるＺｎ濃度を所定レベル以下に抑制するために、拡散濃度分布調整層４をＩｎＰキャップ層５の側に設ける。受光層３をタイプ２のＭＱＷとする場合の具体的構造については、あとで説明する。
ハイブリッド検出装置１００の読み出し回路７０は、読み出し電極７１を有するＣＭＯＳ(Complimentary  Metal  Oxide  Semiconductor)によって構成される。
光が入射される入射面となるＩｎＰ基板１の裏面にはＳｉＯＮ膜の反射防止膜３５が配置されている。また、ｐ型領域６の形成のための選択拡散に用いられたＳｉＮの選択拡散マスクパターン３６は、そのまま残される。さらに、選択拡散マスクパターン３６の開口部またはＩｎＰキャップ層５の表面、および当該選択拡散マスクパターン３６を被覆するＳｉＯＮ等の保護膜４３が設けられている。
【００２６】
１．電極の表層構造
ＰＤＡ５０のｐ型領域６には、受光素子または画素Ｐの電極であるｐ側電極１１がオーミック接触するように設けられ、そのｐ側電極は接合バンプ９によってＣＭＯＳ７０の読み出し電極７１と導電接続している。画素電極であるｐ側電極１１に対して共通の接地電位を与えるｎ側電極１２は、ｎ型バッファ層２にオーミック接触して、配線電極１２ｅによって、画素電極１１と同じ高さ面を有している。そして、間に接合バンプ９を介在させてＣＭＯＳ７０側の接地電極７２と導電接続されている。接合バンプ９は、図１に示す検出装置に組み上げる前には、たとえばＣＭＯＳ７０の電極７１，７２に設けられており、組み上げるときにＰＤＡ５０の電極１１，１２とＣＭＯＳ７０の電極７１，７２と位置合わせをした上で、ＣＭＯＳ７０上の接合バンプ９をＰＤＡ５０の電極１１，１２に圧着する。加熱して圧着する場合がほとんどであるが、熱を加えない場合もある。この圧着において接触抵抗を増大させず、かつ電極１１，１２（１２ｅ）と接合バンプ９との接合強度を低下させないことが、本発明の目的である。
上記の目的を達成するために、本実施の形態における最大の特徴は、ｐ側電極１１、および／または、読み出し電極７１の表面に、凹部パターンまたは溝パターンＫを設けた点にある。凹部の深さは１００ｎｍ以上であり、また凹部の底と底との平均ピッチが３００ｎｍ以下、または、凹部以外の電極面箇所である頂部と頂部との平均ピッチが３００ｎｍ以下、とされている。図１では、ｐ側電極１１および読み出し電極７１の両方に凹部パターンＫが設けられている場合を示す。図１では、さらにＰＤＡ５０のｎ側電極１２（１２ｅ）およびＣＭＯＳ７０の接地電極７２の両方にも設けられている。この結果、電極１１，１２（１２ｅ），７１，７２の表層に深い凹部パターンが一面に形成される。このようなファインピッチの深い凹部または溝のために、接合バンプ９は、凹部Ｋに侵入し、または凹部Ｋを部分的または完全に充填すると、充填部が接合バンプの錨または根っこのように作用（アンカー効果）して、接触面積の飛躍的な増大と、強固な接合強度を得ることができる。
図１では、すべての電極１１，１２（１２ｅ），７１，７２に凹部パターンＫが設けられているが、重要な電極は、膨大な数の、画素電極１１および読み出し電極７１である。接地電極７２またはｎ側電極１２（１２ｅ）に凹部パターンＫを形成することは、読み出し電極７１またはｐ側電極１１に凹部パターンＫを形成する際に、膨大な数の前者の電極の一つを増やす感覚で実行できる。
また、圧着前に予めフォトリソプロセスで接合バンプ９を片方の電極１１または７１に形成するときは比較的トラブル原因を生じないので、接合バンプ９の形成の際に凹部パターンＫを設けておく重要性はそれほど高くない。しかし、接合バンプ９の形成に際し凹部パターンＫを電極１１，７１に設けておいてもよい。ＰＤＡ５０およびＣＭＯＳ７０の両方に接合バンプ９を設けておき、接合バンプ９同士を圧着することもあり得るが、実際は、ＰＤＡ５０およびＣＭＯＳ７０の一方に接合バンプ９を形成するのが普通である。
【００２７】
図２は、接合バンプ９が電極１１，７１の凹部Ｋを完全に充填した状態を模式的に示す断面図である。凹部Ｋは、底部Ｋｂおよび頂部Ｋｔを有する。頂部Ｋｔは、凹部パターンＫを形成する前の電極１１，７１の表面１１ａ，７１ａに一致する。凹部パターンＫは、線状溝でもよいし、格子状溝でもよい。図３（ａ）は、線状溝から構成される凹部パターンＫを示す平面図であり、平均底部ピッチまたは平均頂部ピッチは、たとえば光学顕微鏡１０視野で２０箇所／視野についての平均値<Ｐ１>である。図３（ｂ）は、格子状溝から構成される凹部パターンＫを示す平面図であり、直交する２方向についての、同様の平均値<Ｐ１>および<Ｐ２>の平均値である（<Ｐ１>＋<Ｐ２>）／２、である。
このような深い凹部パターンＫは、たとえばショットブラストのような塑性変形によるものでは、金属の加工硬化などが生じて到底不可能であり、エッチング、とくにウエットエッチングによってはじめて可能である。従来、電極面の濡れ性を向上させるために電極にショットブラスト処理を施すことは行われることがあった。しかし、電極１１，７１と接合バンプ９との圧着において、上記のような凹部パターンＫを用いた例は見聞したことがない。上記の凹部パターンＫによる作用は次のとおりである。
（Ｅ１）接合バンプ９の凹部Ｋへの部分的または完全な充填によって生じるアンカー効果を得て、接合強度を大きく向上することができる。
（Ｅ２）接触面積の増大によって接触抵抗の低減を実現することができる。
（Ｅ３）上記の（Ｅ１）および（Ｅ２）の作用として現れるが、次のような現象も付随している。上記（Ｅ１）における凹部Ｋへの充填に際して、接合バンプ９の表面に生じた酸化膜などの破壊および排除（または部分的排除）を得て、酸化膜の大きな悪影響を無害化することができる。すなわち、酸化膜は、電極と接合バンプとの境界（接合バンプの表面）に位置することで大きな悪影響を及ぼすが、圧着−充填の際に破壊されることで、溶融または半溶融状態の接合バンプ内に取り込まれ、および／または、接合バンプ外へ排除される。これによって接合バンプ９の表面に生じた酸化膜を無害化することができる。
（Ｅ４）エッチングによる凹部Ｋであるため、塑性加工に伴う高格子欠陥密度は表層部には生じないので、電気抵抗は電極を構成する材料本来の値である。また、長期間の使用中の腐食の起点など、経年的な劣化要因を内在しない。
（Ｅ５）凹部パターンＫによって凹部パターン付き電極１１または７１と、接合バンプ９との接合が促進されることから、圧着のとき大きな圧力をかける必要がなくなり、比較的脆弱な半導体積層構造などへの荷重を軽減することができる。さらに圧着の温度についても低下することができ、半導体の結晶構造の劣化を抑止することができる。圧着の際の条件の緩和は、電子機器の性能のばらつきではなく、性能の平均値の向上に寄与する。
【００２８】
図４は、ＰＤＡ５０をＣＭＯＳ７０の側から見た図である。たとえば、画素Ｐは３２０×２５６個（約８．２万画素）、ピッチ３０μｍである。
図５は、画素Ｐを示す図である。破線の円形はｐ型領域６を示し、ｐ型領域６の端から内側へと順に、Ｚｎ選択拡散マスク３６の開口端／ＳｉＯＮ保護膜４３の開口端／凹部パターンＫ付きｐ側電極１１、が位置している。ｐ側電極１１の表層に凹部パターンＫが形成されている点が大きい特徴である。図５では、凹部パターンＫは格子状である。上述のように、接合バンプ９はＣＭＯＳ７０に設けられており、圧着によって接合バンプ９はｐ側電極１１の凹部Ｋを充填するように接合する。
受光素子と画素Ｐとは、面的な領域という意味では厳密には一致しないが、画素Ｐと受光素子とは１対１に対応するので、本説明では、受光素子と画素Ｐとを同列に扱う。
【００２９】
２．電極の表層構造の作製方法
図６および図７は、本実施の形態における検出装置１００を作製する方法のフローチャートである。まず、図６に示すように、ＰＤＡ５０の作製において、ＩｎＰ基板１上に受光層３等を含むエピタキシャル積層体を形成し、画素電極となるｐ側電極１１を形成する。一方で、押し当て原版を作製しておく。この押し当て原版は、微細な加工を行うため電子ビーム露光によるリソグラフィによって凹凸を付ける。上記のｐ側電極１１にレジスト膜を塗布しておき、そのレジスト膜が非乾燥状態のうちに、押し当て原版をレジスト膜に押し当ててｐ側電極１１に向かう圧力をかける。この押し当てによってｐ側電極１１の表面に微細な凹凸が付いたレジストパターンが形成される。次いで、レジストパターン凹部の底においてｐ側電極１１が露出するように、限定的なエッチングを行う（Ｒ処理）。このあと、レジスト膜に対するエッチング性がなく、ｐ側電極１１の金属に対する選択エッチング性が高いエッチング液などを用いてｐ側電極１１に凹部パターンＫを設ける。ウエットエッチングでなく、ガスエッチングなどを用いてもよい。この後、凹部パターンＫが付されたｐ側電極１１に接合バンプを設けない場合には、個片化することで、ｐ側電極１１に凹部パターンＫが付されたＰＤＡ５０を得ることができる。このあと、読み出し電極７１上に接合バンプ９が設けられたＲＯＩＣ７０と、圧着プロセスによって、ＰＤＡ５０は接合バンプ９を介して接続される。図６では、熱圧着と表記されているが、加熱しない場合もある。
【００３０】
接合バンプ９をＰＤＡ５０側に形成する場合には、個片化する前に、接合バンプ９をフォトリソプロセスによって凹部パターンＫ付きｐ側電極１１に形成する。このあと個片化することで、凹部パターン付きｐ側電極１１に接合バンプ９が形成されたＰＤＡ５０を得ることができる。このあと、接合バンプ９を持たないＲＯＩＣ７０の読み出し電極７１と、ＰＤＡ５０のｐ側電極１１上の接合バンプ９とは、圧着プロセスで接続される。
【００３１】
ＲＯＩＣ７０については、図７に示すように、大きくは、凹部パターンＫ付き読み出し電極７１か、または、凹部パターン無し読み出し電極７１、の場合に分けられる。凹部パターンＫ付き読み出し電極７１の場合は、図６に示した方法と同様に押し当て原版を用いて、読み出し電極７１に凹部パターンＫを設ける。接合バンプ９は、ＲＯＩＣ７０の側に設けてもよいし、設けなくてもよい。ＲＯＩＣ７０に接合バンプ９を持たない場合、ＲＯＩＣ７０の読み出し電極７１には凹部パターンＫが設けられていることが望ましい。
ＲＯＩＣ７０についての上記の処理工程において、凹部パターンを形成する場合、ウェハの状態で加工を施す。従って、凹部パターン形成後に個片化を行う。また、ＲＯＩＣに接合バンプを形成する場合も同様で、接合バンプ形成後に個片化の工程を入れる。
接合バンプ９においてトラブルが発生するのは、圧着プロセスの時である場合がほとんどである。このようなトラブルを避けるために、圧着における接合バンプ９の接続相手側はその電極１１または７１に、凹部パターンＫを設けておくことが望ましい。したがって、ＲＯＩＣ７０の読み出し電極７１に接合バンプ９を配置した場合、ＰＤＡ５０のｐ側電極１１には凹部パターンＫを設けておくのがよい。  
【００３２】
３．圧着
図８は、圧着プロセスにおけるＰＤＡ５０およびＲＯＩＣ７０を示す断面図である。この場合、図１の検出装置１００と異なり、既に接合バンプ９が設けられたＲＯＩＣ７０の読み出し電極７１には凹部パターンＫを設けていない。接合バンプ９が、圧着プロセス前に形成される場合、フォトリソプロセスによって形成されるので、トラブル発生の原因が生じることはほとんどない。このため、接合バンプ９が圧着前に形成されたＲＯＩＣ７０側には凹部パターンＫを設けず、圧着において接合バンプ９の接合相手となるＰＤＡ５０のｐ側電極１１に凹部パターンＫを設けてある。これによって、接合バンプ９の表面が酸化されても、凹部パターンの角などで酸化膜は破壊され、接合バンプ９が凹部内に入り込むことで問題を生じないようにされる。
図９は、逆に、ＰＤＡ５０側に予め接合バンプ９を形成し、圧着のときに、接合バンプ９を読み出し電極７１に接合する。このため、読み出し電極７１に凹部パターンＫを形成し、フォトリソプロセスで接合バンプ９が形成されるｐ側電極１１には凹部パターンＫを設けていない。これによって、比較的小さい工数で確実な、ｐ側電極１１／読み出し電極７１、の接続を得ることができる。
勿論、凹部パターンＫは、接合バンプ９を予めどちらに形成しようが、読み出し電極７１およびｐ側電極１１の両方に設けてよい。
【００３３】
接合バンプ９の材料としては、Ｉｎ１００％、Ｉｎ９６％−Ｚｎ４％、Ｉｎ９７％−Ａｇ３％、Ｉｎ１００％、Ｓｎ９６．５％−Ａｇ３．５％、などを用いることができる。また、その他の材料を用いてもよい。
受光素子アレイ５０とＣＭＯＳ７０との圧着条件は、たとえば、接合バンプにＩｎ１００％を用いた場合、２５℃〜１８０℃の適当な温度、および窒素などの不活性雰囲気において、または常温大気中で、受光素子アレイ５０とＣＭＯＳ７０とに圧力を付加して行う。圧力は１ＭＰａ〜１０ＭＰａとするのがよい。
【００３４】
４．受光素子アレイ（ＰＤＡ）
本実施の形態におけるＰＤＡ５０の受光層３を、図１０を用いて詳細に説明する。図１０において、各画素の受光素子Ｐは、ＩｎＰ基板１の上に次の構成のＩＩＩ−Ｖ族半導体積層構造（エピタキシャルウエハ）を有する。
（ＩｎＰ基板１／ｎ型バッファ層２／タイプ２のＩｎＧａＡｓとＧａＡｓＳｂとのＭＱＷの受光層３／拡散濃度分布調整層４／ＩｎＰキャップ層５）
ＩｎＰキャップ層５からＭＱＷの受光層３にまで届くように位置するｐ型領域６は、ＳｉＮ膜の選択拡散マスクパターン３６の開口部から、ｐ型不純物のＺｎが選択拡散されることで形成される。各画素の周縁部の内側に、平面的に周囲限定されての拡散導入は、上記ＳｉＮ膜の選択拡散マスクパターン３６を用いて拡散することによって実現される。周囲限定されるため、ｐ型領域６は非選択拡散領域によって隔てられる。
画素電極のｐ側電極１１は、オーミック接触をとり、かつ所定レベルの強度を備える上で、Ａｕ／Ｚｎ／Ａｕ／Ｔｉ／Ａｕによって形成するのがよい。またｎ型バッファ層２には図示しないＡｕＧｅＮｉ／Ｔｉ／Ａｕのｎ側電極が、オーミック接触するように設けられている（図１参照）。
【００３５】
タイプ２のＭＱＷの受光層３には、上記のｐ型領域６の境界フロントに対応する位置にｐｎ接合１５が形成され、上記の接合バンプ９およびｎ側電極１２間に逆バイアス電圧を印加することにより、ｎ型不純物濃度が低い側（ｎ型不純物バックグラウンド）により広く空乏層を生じる。
タイプ２のＭＱＷの受光層３におけるバックグラウンドは、ｎ型不純物濃度（キャリア濃度）で５×１０１５／ｃｍ３程度またはそれ以下である。そして、ｐｎ接合の位置１５は、ＭＱＷの受光層３のバックグラウンド（ｎ型キャリア濃度）と、ｐ型不純物のＺｎの濃度プロファイルとの交点で決まる。ＭＱＷの受光層３が、ｐ型不純物の選択拡散導入によって、結晶性を損なわれないようにした上で接合バンプ９との電気伝導性を良好にするために、受光層３とキャップ層５との間に、拡散濃度分布調整層４を挿入する。拡散濃度分布調整層４内のキャップ層５の側の厚み部分では、Ｚｎ濃度を高くして、受光層３の側の厚み部分ではＺｎ濃度を、上記のように低めにする。拡散濃度分布調整層４内では、ＩｎＰキャップ層５の表面から選択拡散されたｐ型不純物の濃度が、ＩｎＰキャップ層５側における１×１０１８／ｃｍ３以上の高濃度から受光層側にかけて急峻に低下するようにする。この拡散濃度分布調整層４はバンドギャップエネルギが比較的低いために不純物濃度が低い厚み部分（受光層側の所定厚み部分）があっても電気抵抗が大きくなりにくいＩｎ０．５３Ｇａ０．４７Ａｓで形成するのがよい。拡散濃度分布調整層４はなくてもよいが、ＭＱＷの受光層３の結晶性を良好にするためには、拡散濃度分布調整層４はあったほうがよい。
上記のような拡散濃度分布調整層４の挿入によって、受光層３内では、Ｚｎ濃度は５×１０１６／ｃｍ３以下の不純物濃度を容易に安定して実現することができる。本発明が対象とする受光素子アレイ５０は、近赤外域からその長波長側に受光感度を有することを追求するので、キャップ層５には、受光層３のバンドギャップエネルギより大きいバンドギャップエネルギの材料を用いるのが好ましい。このため、キャップ層５には、通常、受光層よりもバンドギャップエネルギが大きく、格子整合の良い材料であるＩｎＰが用いられる。ＩｎＰとほぼ同じバンドギャップエネルギを有するＩｎＡｌＡｓを用いてもよい。
【００３６】
受光層３は、タイプ２のＭＱＷを用いるのがよい。タイプＩの量子井戸構造では、バンドギャップエネルギの小さい半導体層を、バンドギャップエネルギの大きい半導体層で挟みながら、近赤外域に受光感度を持たせる受光素子の場合、小さいバンドギャップエネルギの半導体層のバンドギャップにより受光感度の波長上限（カットオフ波長）が定まる。すなわち、光による電子または正孔の遷移は、小さいバンドギャップエネルギの半導体層内で行われる（直接遷移）。この場合、カットオフ波長をより長波長域まで拡大する材料は、ＩＩＩ−Ｖ族化合物半導体内で、非常に限定される。これに対して、タイプ２のＭＱＷでは、フェルミエネルギを共通にして異なる２種の半導体層が交互に積層されたとき、第１の半導体の伝導帯と、第２の半導体の価電子帯とのエネルギ差が、受光感度の波長上限（カットオフ波長）を決める。すなわち、光による電子または正孔の遷移は、第２の半導体の価電子帯と、第１の半導体の伝導帯との間で行われる（間接遷移）。このため、第２の半導体の価電子帯のエネルギを、第１の半導体の価電子帯より高くし、かつ第１の半導体の伝導帯のエネルギを、第２の半導体の伝導帯のエネルギより低くすることにより、１つの半導体内の直接遷移による場合よりも、受光感度の長波長化を実現しやすい。
【００３７】
上述のように、選択拡散マスクパターン３６を用いて選択拡散により、受光素子の周縁部より内側に、平面的に周囲限定してｐ型不純物を拡散導入するので、上記のｐｎ接合１５は受光素子の端面に露出しない。この結果、光電流のリークは抑制される。図１等に示すように、画素Ｐが、複数個、素子分離溝なしに配列されている。上述のように、画素Ｐの内側にｐ型領域６が限定され、隣接する画素Ｐとは非選択拡散領域に隔てられることで、確実に区分けされている。
ＩｎＰ基板１上に、２μｍ厚みのｎ型ＩｎＧａＡｓバッファ層２、またはｎ型ＩｎＰバッファ層２、を成膜する。次いで、（ＩｎＧａＡｓ／ＧａＡｓＳｂ）または（ＧａＩｎＮＡｓ／ＧａＡｓＳｂ）の多重量子井戸構造の受光層３を形成する。ＩｎＰと格子整合するようＩｎＧａＡｓの組成はＩｎ0.53Ｇａ0.47Ａｓとし、ＧａＡｓＳｂの組成はＧａＡｓ0.52Ｓｂ0.48とする。これにより格子整合度（｜Δａ／ａ｜：ただし、ａはＩｎＰ基板の格子定数、Δａ＝ａｉ−ａ（ａｉは各層の格子定数）は、ＩｎＰ基板との間の格子定数差）を０．００２以下とすることができる。
単位量子井戸構造を形成する、ＩｎＧａＡｓ層の厚みは５ｎｍ、またＧａＡｓＳｂ層の厚みは５ｎｍであり、ペア数（単位量子井戸の繰り返し数）は２５０である。このタイプ２の多重量子井戸構造の（ＧａＩｎＮＡｓ／ＧａＡｓＳｂ）のエピタキシャル成長には、ＭＢＥ法でもＭＯＶＰＥ法でもどちらでも用いることができる。
次いで、受光層３の上に、Ｚｎ拡散導入の際の拡散濃度分布調整層４として、厚み１μｍのＩｎ０．５３Ｇａ０．４７Ａｓ層をエピタキシャル成長し、次いで、最後に厚み１μｍのＩｎＰキャップ層５をエピタキシャル成長する。上記のタイプ２の多重量子井戸構造の受光層３をＭＢＥ法でエピタキシャル成長した場合には、ＩｎＰキャップ層５はＭＯＶＰＥ法でエピタキシャル成長させることが望ましい。
【００３８】
ｎ側電極１２はｎ型バッファ層２にオーミック接触して、配線電極１２ｅによってＣＭＯＳ７０の接地電極７２に対向する。また、ＩｎＰ基板１を導電性にしてＩｎＰ基板１の裏面にｎ側電極１２を設けて、ＣＭＯＳ７０の接地電極７２とともに外部の接地部位に接続することもできる。ＩｎＰ基板１をｎ型導電性にするには、ＳあるいはＳｎといったｎ型不純物を所定レベル以上含ませるのがよい。たとえばＳなどｎ型ドーパントを１×１０１８／ｃｍ３程度またはそれ以上含むものがよい。
ＩｎＧａＡｓ／ＧａＡｓＳｂのタイプ２のＭＱＷの受光層３、ＩｎＧａＡｓの拡散濃度分布調整層４、ＩｎＰキャップ層５は、ノンドープが望ましいが、Ｓｉなどｎ型ドーパントを極微量（たとえば２×１０１５／ｃｍ３程度）ドーピングしてもよい。
【００３９】
図１０等において、ｐｎ接合１５は、次のように、広く解釈されるべきである。受光層３内において、ｐ型不純物元素Ｚｎが選択拡散で導入される側と反対の面側の領域の不純物濃度が、真性半導体とみなせるほど低い不純物領域（ｉ領域と呼ばれる）であり、上記拡散導入されたｐ型領域６と当該ｉ領域との間に形成される接合をも含むものである。すなわち上記のｐｎ接合は、ｐｉ接合などであってもよく、さらに、これらｐｉ接合におけるｐ濃度が非常に低い場合も含むものである。上記のように、受光層３ではＺｎ濃度を低くしなければならず、実際はごく低い濃度のＺｎが受光層３にまで届いて、そこで上述のｐｎ接合またはｐｉ接合を形成している。  
【００４０】
上述のように、ＩｎＰキャップ層５の表面に形成したＳｉＮ選択拡散マスクパターン３６を用いて、その開口部からＺｎを選択拡散してＩｎＧａＡｓ／ＧａＡｓＳｂのＭＱＷの受光層３内に届くようにｐ型領域６を形成する。ｐ型領域６のフロント先端部がｐｎ接合１５を形成する。このとき、Ｚｎ濃度が１×１０１８／ｃｍ３程度以上の高濃度領域は、ＩｎＧａＡｓ拡散濃度分布調整層４内に限定されるようにするのがよい。すなわち、上記高濃度不純物分布は、ＩｎＰキャップ層５の表面から深さ方向に、ＩｎＧａＡｓ拡散濃度分布調整層４内にまで連続し、さらに拡散濃度分布調整層４内のより深い位置で５×１０１６／ｃｍ３以下に低下するようにする。受光層３内のｐｎ接合１５の近傍におけるＺｎ濃度は、上記のように低くされている。
【００４１】
上記の製造方法によれば、受光素子アレイ５０は、素子分離用のメサエッチングをすることなくＺｎの選択拡散（受光素子の周縁部の内側になるように平面的に周囲限定した拡散）によって、隣り合う受光素子どうし分離する。すなわち、Ｚｎ選択拡散領域６が１つの画素部Ｐの主要部となるが、Ｚｎが拡散していない領域が、各画素を分離する。このため、メサエッチングに付随する結晶の損傷などを受けることがなく、暗電流を抑制することができる。
【００４２】
不純物の選択拡散によってｐｎ接合１５を形成する場合、拡散が深さ方向だけでなく横方向（深さ直交方向）にも進行するので、素子間隔を一定以上、狭くすることができない懸念があるが、実際にＺｎの選択拡散を行ってみると、最表面にＩｎＰキャップ層５があり、その下にＩｎＧａＡｓ拡散濃度分布調整層４が配置された構造では、横方向の拡散は、深さ方向と同程度またはそれ以下に収まることが確認された。すなわち、Ｚｎの選択拡散において、Ｚｎは選択拡散マスクパターン３６の開口径よりも横方向に広がるが、その程度は小さく、図１、図１０などに示すように、選択拡散マスクパターン３６の開口部よりも少し広がるだけである。
【００４３】
選択拡散マスクパターン３６、およびＩｎＰキャップ層５を、ＳｉＯＮなどからなる保護膜４３で被覆する。次いで、フォトリソグラフィ法などによって、保護膜４３を貫通して、ｐ型領域６とオーミック接触するｐ側電極１１を形成する。
接合バンプ９をｐ側電極上に設ける場合は、接合バンプ９は、直径１５μｍ程度として、保護膜４３から大きく突き出すようにする。成膜法にはスパッタリング法、電子ビーム蒸着法などを用いて、Ｉｎ１００％で形成するのがよい。所定の初期形状を形成した後、めっき法を上述のＩｎ合金に用して金属厚みを増大させてもよい。このとき、ｐ側電極１１には、凹部パターンＫが設けられていてもよいし、凹部パターンＫなしであってもよい。上記のように、ｐ側電極１１に直接接合バンプ９を設ける場合は、熱圧着プロセスを用いないので、凹部パターンＫの重要性は大きくない。
【００４４】
凹部パターンＫによって、上述のように（Ｅ１）〜（Ｅ５）の作用効果を得ることができる。このほか、ＰＤＡ５０に特有の作用として、（Ｅ６）高密度の電極１１，７１の配置によって、隣り合う接合バンプ同士が短絡することが生じる場合があるが、大きな圧力等をかけることなく容易に接合バンプ９と凹部パターンＫ付き電極１１，７１とを接合できるので、凹部パターンＫを設けることで短絡を減少させることが可能である。
また、とくにＩｎＰ系化合物半導体は比較的脆弱なので、（Ｅ５）のように、圧着における圧力および温度の低下は、ＩｎＰ系半導体の劣化を抑止する上で非常に有効である。
【００４５】
（他の実施の形態）
上記の本発明の実施の形態では、電子機器として受光素子アレイをセンサとする検出装置を取り上げて詳しく説明したが、電子機器として、広くは受光素子アレイを用いた検出装置に限定されず、他のものであってもよい。また、受光素子アレイについても、常温で使用できるＩｎＰ系受光素子アレイを用い、冷却なしの検出装置の例について説明したが、それに限定されない。冷却をするＭＣＴに用いてもよい。また、上記本発明の実施の形態で説明したＩｎＰ系受光素子アレイについて、冷却を行う検出装置に用いてもよい。また、受光素子アレイの受光層には、タイプ２のＭＱＷの場合について説明したが、バンドギャップ波長が１．６５μｍ〜３．０μｍの受光層を持てば、ＩｎＧａＡｓ、ＩｎＧａＡｓＮ、ＩｎＧａＡｓＮＰ、およびＩｎＧａＡｓＮＳｂのうちのいずれかであってもよい。
【００４６】
上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００４７】
本発明によれば、接合バンプを用いて圧着される、ハイブリッド型撮像装置などの電子機器類において、その電極／接合バンプの接触抵抗を低くし、かつ接合強度を高くすることができる。電極と接合バンプとの圧着は多くの電子機器で採用されており、汎用的に利用される。
【符号の説明】
【００４８】
１  ＩｎＰ基板、２  バッファ層、３  受光層、４  拡散濃度分布調整層、５  キャップ層、６  ｐ型領域、９  接合バンプ、１２  ｎ側電極、１５  ｐｎ接合、３５  反射防止膜、３６  選択拡散マスクパターン、４３  ＳｉＯＮ保護膜、５０  受光素子アレイ、７０  読み出し回路、７１  読み出し電極、７２  接地電極、１００  検出装置、Ｋ  凹部パターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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