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　特願２００７−３２６２２０「半導体装置」拒絶査定不服審判事件〔平成２１年　７月　９日出願公開、特開２００９−１５２６５８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は，平成１９年１２月１８日の出願であって，平成２２年９月１６日付けで手続補正がなされ，平成２５年１１月２６日付けの拒絶理由通知に対して平成２６年５月２８日付けで意見書が提出されたが，同年１１月１０日付けで拒絶査定がなされ，これに対して平成２７年３月１６日に拒絶査定不服審判の請求がなされ，平成２８年２月１２日付けの当審の拒絶理由通知に対して，同年８月９日付けで意見書が提出されるとともに手続補正がなされたものである。
２．本願発明
　本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２８年８月９日付けの手続補正書により補正された特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。
　
「入力クロック信号から，第１の周期を有する第１のクロック信号を生成する第１のクロック生成回路と，
　前記入力クロック信号から，第２の周期を有し，前記第１のクロック信号の周波数を逓倍した第２のクロック信号を生成する第２のクロック生成回路と，
　前記第１のクロック信号と，前記第２のクロック信号と，活性化信号と，遅延時間を選択する選択信号とを受け，前記活性化信号の活性化から，前記選択信号によって規定される，前記第１の周期の所定倍の時間と，前記第２の周期の所定倍の時間とを合成した時間に対応した遅延量，遅延させたタイミング信号を出力するタイミング生成回路と，
　を備えたことを特徴とする半導体装置。」
　
３．引用例
（１）引用例１
　本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となり，当審の拒絶理由通知において引用された，特開昭５９−７００１９号公報（昭和５９年４月２０日出願公開，以下，「引用例１」という。）には，関連する図面とともに，以下の技術的事項が記載されている。（当審注：下線は，参考のために当審で付与したものである。）
Ａ　「１．　
所定の遅延カウント数を有する粗遅延装置と前記第１の遅延装置に直列に接続され，また所定の遅延カウント数を有する細密遅延装置とによってデータ信号を遅延させる方法
　前記細密遅延装置カウントの持続時間を制御する周波数を有する前記細密遅延装置にクロック信号を与える段階と，
　前記粗遅延装置カウントの持続時間を制御する前記粗遅延装置にクロック信号を与える段階とから成り，
　前記粗遅延装置クロック信号に対する前記細密遅延装置クロック信号の比率は前記所定の細密遅延装置カウント数にほぼ等しくなっていることを特徴とする前記方法。」（第１頁左下欄５〜１９行）
Ｂ　「
本発明は遅延回路すなわち位相調整回路に関するものであり
Ｃ　「
次に本発明の実施例について説明する。
　
図面において，第１と第２のシフトレジスタ５１と５２が示されている
　この型式のシフトレジスタは常に１の最少の遅延長さを与えるので，所定の遅延ビットの数は作動された長さ制御端子のＬの数プラス１の和に等しく，遅延の長さ１は該レジスタに与えられたクロックパルスの周期に等しい長さの時間に対する１ビットセルのデータの遅延となっていることが分かる。
　簡略化するために，図は２つのシフトレジスタを図示しただけであるが，さらにシフトレジスタを付加し得ることは容易に理解できる。第１レジスタ５１の入力端子ＩＮはデータ源５３に接続されて遅延すなわち位相調整され，さらに，第２レジスタ５２の出力端子ＯＵＴは適切なデータ利用回路５４に接続される。
適切な導線５５は，第１レジスタ５１の出力端子ＯＵＴを第２レジスタ５２の入力端子ＩＮに接続し，
　
２つのシフトレジスタ５１と５２にクロックパルス入力を与えるために，クロック発生装置５６が設けられ，第２シフトレジスタ５２におけるデータ波形の遷移に同期している負の方向の遷移を有するパルスなりを工合よく発生する。該クロック発生装置５６は，導線５７によって第２レジスタ５２のクロック端子ＣＥバーに接続された出力を有している。
　
クロック発生装置５６の出力はまた導線５８によって分割器６１の入力端子Ｃバー（当審注：記号「Ｃ」の反転を「Ｃバー」で表現した。）に与えられており，
該分割器は導線６２によって第１シフトレジスタ５１のクロック入力ＣＥバーに接続された出力端子Ｑ６を有している。
　本発明の実施例によれば，第２シフトレジスタ５２は１−６４ビット遅延レジスタであり，分割器６１は６４で分割する単位分割器であって，第１シフトレジスタ５１の入力端子ＩＮに与えられるデータ波形の遷移に同期するパルス列の負の方向の遷移を有するパルスを発生する。
　先に示した通り，シフトレジスタ５１と５２の各々によって発生される遅延の長さは，クロック入力ＣＥバーに与えられたクロックパルスの周期および各シフトレジスタのビット数の関数となっており，各シフトレジスタはその制御端子であるＬ３２，Ｌ１６，Ｌ８，Ｌ４，Ｌ２，Ｌ１へ制御入力を与えることによって作動し始める。該良好な実施例において，これらの入力は制御端子と制御回路６７との間に接続された１組の導線６６を介して与えられるのであるが，該制御回路はマイクロプロセサ（図示せず）またはその他の装置を含むものであってよく，入力端子６８によって与えられる命令入力に応答してシフトレジスタ制御端子に適切な信号を発生する。
　本発明によるシフトレジスタの構成上の性質のために，通常のマイクロプロセサ出力を利用することができるが，その際に１２ビットワードがシフトレジスタに与えられ，最下位ビット（ＬＳＢ）はシフトレジスタ５２のＬ１端子に与えられ，また，最上位ビット（ＭＳＢ）は第１シフトレジスタ５１の制御端子３２に与えられ，かつ，隣接するビット間の重みづけファクタは，第１と第２のシフトレジスタに与えられたビット間のいかなる不連続性をも必要とせずに２対１となっている。すなわち，第１シフトレジンタ５１の制御端子Ｌ１に与えられたビットの重みづけファクタは，第２シフトレジスタ５２の制御端子Ｌ３２に与えられたビットの重みづけファクタの２倍のファクタとなっているのである。容易に明らかなことではあるが，マイクロプロセサの出力ワードを作動線等を利用して特定コードに変換する必要のあった先行技術の諸問題を回避することができ，さらにマイクロプロセサ出力あるいはその他の適切な２進コードがシフトレジスタに直接与えられて，遅延の長さの完全な制御を行なうのである。
　
制御回路６７は，好ましいことに適切な線６６に連続的に信号を発生するよう適切にプログラムされているので，レジスタ５１と５２はデータ源５３からの入力データの所望の遅延を発生し，データ利用回路５４に供給する。
　シフトレジスタ５１と５２とによって発生された遅延を制御するに際して，本説明で明らかにされたシフトレジスタの各々は，制御端子のいずれもが付勢されない場合に，固有の１パルス遅延を有しているということを憶い出していたゞきたい。もちろん，少なくとも１つの制御端子が付勢されるのでなければ遅延を発生しないシフトレジスタについては周知であり，また，必要があれば置換することもできる。
分割器６１は，シフトレジスタ５１に対して，それが受信する各６４入力パルスに対し１出力クロックパルスを発生するので，シフトレジスタ５１は各クロックパルスに対して遅延を与えるが，該遅延は，シフトレジスタ５２に与えられたｔクロツクパルスにより与えられる遅延の長さの６４倍となっている。
シフトレジスタ５２は１から６４までの遅延を与え，さらにシフトレジスタ５１は６４から４０９６までの遅延を与え，
各シフトレジスタの端子Ｌ１〜Ｌ３２に制御信号を与えることにより各シフトレジスタで発生される遅延を適切に制御する
最小値６５から最大値４１６０までのいかなる遅延をも，僅か２つのシフトレジスタを利用することによって与えることができる
　０から６３までの遅延範囲を有するシフトレジスタを利用することによって，０から４０９５までの遅延範囲を得られることが容易に明らかになるであろう。明らかに，第１シフトレジスタ５１は「粗」遅延装置として働き，また，第２レジスタは「細密」遅延装置として働くのである。
　例えば，３２５０の遅延を発生することを所望する場合，シフトレジスタ５１と５２とは，両シフトレジスタの端子に制御された入力が無い場合に生ずる固有の遅延６５より３１８５大きい遅延を発生するようにされなければならない。従って，数３１８５に対する２進ワードとなっている導線６６に沿って制御回路６７の出力とに発生することだけが必要である。従って，最上位ビットから最下位ビットまでを読み出すこと，制御回路６７の出力１１０００１１１０００１が，細密シフトレジスタ５２の５２５０クロツクパルスについての所望の遅延となるのである。
　前述した通り，この２つの縦続接続されたシフトレジスタの組み合わせは，説明を簡単にするために選定されたものである。しかし，同じ原理はより多くの遅延を必要とする２つ以上のレジスタの組み合わせにも適用することができる。例えば，このような１−６４ビットの３つの縦続接続された可変シフトレジスタは，第２レジスタは第３レジスタのレートの１／６４でクロックされ，かつ，第１レジスタは第２レジスタのレートの１／６４でクロックされて利用されることができ，（第１レジスタのレートの１／４０９６）かつより長い遅延性能が得られる。この結果の回路は細密遅延レジスタのクロックレートでクロックされ，かつその遅延分解能を有する一方，粗遅延シフトレジスタのデータ分解能を有する２６２，１４４ビットシフトレジスタと同等である。１−６４ビットレジスタによって，最大遅延２６６，３０４および最小遅延４１６１を得ることができるのである。
　これらのシフトレジスタは同じビット数のものである必要はないということも注意されたい。各レジスタへのクロック信号は，その後に続くレジスタのビット数に等しい数で分割されれば，全範囲の遅延値が得られるのである。」（第４頁右上欄１１行〜第６頁左下欄４行）
　ここで，上記引用例１に記載されている事項を検討する。
（ａ）上記Ｂの「本発明は遅延回路すなわち位相調整回路に関するものであり」との記載，及び上記Ｃの「次に本発明の実施例について説明する。図面において，第１と第２のシフトレジスタ５１と５２が示されている」との記載から，引用例１の“遅延回路”には，“シフトレジスタ”が用いられていることが読み取れるから，引用例１には，シフトレジスタを用いた“シフトレジスタ遅延回路”が記載されていると認められる。
（ｂ）上記Ｃの「２つのシフトレジスタ５１と５２にクロックパルス入力を与えるために，クロック発生装置５６が設けられ，第２シフトレジスタ５２におけるデータ波形の遷移に同期している負の方向の遷移を有するパルスなりを工合よく発生する。」との記載から，“シフトレジスタ遅延回路”の“クロック発生装置”が，クロックパルス入力を与えるために，“クロックパルス”を“発生”することが読み取れるから，引用例１には，“シフトレジスタ遅延回路”が，“クロックパルスを発生するクロック発生装置”を“備え”ることが記載されていると認められる。
（ｃ）上記Ｃの「クロック発生装置５６の出力はまた導線５８によって分割器６１の入力端子Ｃバー（当審注：記号「Ｃ」の反転を「Ｃバー」で表現した。）に与えられており，」との記載，同じく上記Ｃの「分割器６１は，シフトレジスタ５１に対して，それが受信する各６４入力パルスに対し１出力クロックパルスを発生する」との記載，及び図面の記載から，“シフトレジスタ遅延回路”の“分割器”は，“クロック発生装置”が出力する“クロックパルス”を“入力する”こと，及び，“分割器”は，“受信する各６４入力パルスに対し１出力クロックパルスを発生する”ことが読み取れ，ここで，“受信する各６４入力パルスに対し１出力クロックパルスを発生する”ことは，受信した“クロックパルス”を６４分の１に“分周する”ことであると言えるから，引用例１には，“シフトレジスタ遅延回路”が，“クロック発生装置からのクロックパルスを分周する分割器”を“備え”ることが記載されていると認められる。
　
（ｄ）上記Ｃの「該分割器は導線６２によって第１シフトレジスタ５１のクロック入力ＣＥバーに接続された出力端子Ｑ６を有している。」との記載，及び図面の記載から，“分割器”からの“クロックパルス”が“第１シフトレジスタ”に“入力”されることが読み取れる。
　上記Ｃの「制御回路６７は，好ましいことに適切な線６６に連続的に信号を発生するよう適切にプログラムされているので，レジスタ５１と５２はデータ源５３からの入力データの所望の遅延を発生し，データ利用回路５４に供給する。」との記載，同じく上記Ｃの「各シフトレジスタの端子Ｌ１〜Ｌ３２に制御信号を与えることにより各シフトレジスタで発生される遅延を適切に制御する」との記載，及び図面の記載から，“シフトレジスタ遅延回路”の“第１シフトレジスタ”は，“制御回路”から“制御端子”へ入力される“制御信号”に“応じ”て“データ源からの入力データ”を所定の“遅延時間”だけ“遅延”させて“出力する”ことが読み取れる。
　ここで，上記Ａの「所定の遅延カウント数を有する粗遅延装置」との記載，及び技術常識を考慮すれば，上記“遅延”が，“第１シフトレジスタ”に入力される“分割器からのクロックパルス”を“制御回路からの制御信号に応じた数だけカウントする”ことで“発生”させていることは明らかである。
　以上の検討から，引用例１には，“シフトレジスタ遅延回路”が，“分割器からのクロックパルスを制御回路からの制御信号に応じた数だけカウントすることで，データ源からの入力データを第１の遅延時間だけ遅延させて出力する第１シフトレジスタ”を“備え”ることが記載されていると認められる。
　ここで，第１シフトレジスタ５１における“遅延時間”を後記する第２シフトレジスタ５２における“遅延時間”と区別するために，便宜的に“第１の遅延時間”と表記した。
（ｅ）上記Ｃの「該クロック発生装置５６は，導線５７によって第２レジスタ５２のクロック端子ＣＥバーに接続された出力を有している。」との記載，及び図面の記載から，“第２シフトレジスタ”のクロック端子には，“クロック発生装置”からの“クロックパルス”が入力されていることが読み取れ，上記（ｄ）における制御回路からの制御信号に関する検討も踏まえると，“シフトレジスタ遅延回路”の“第２シフトレジスタ”は，“クロック発生装置からのクロックパルスを制御回路からの制御信号に応じた数だけカウントすることで”，入力されたデータを“所定の遅延時間だけ遅延させて出力”しているものと認められる。
　また，上記Ｃの「適切な導線５５は，第１レジスタ５１の出力端子ＯＵＴを第２レジスタ５２の入力端子ＩＮに接続し，」との記載，及び図面の記載から，“第２シフトレジスタ”には，“第１シフトレジスタの出力”が入力されていることが読み取れるから，“第２シフトレジスタ”は，“第１シフトレジスタの出力”を“遅延させて出力する”ものである。
　以上の検討から，引用例１には，“シフトレジスタ遅延回路”が，“前記クロック発生装置からのクロックパルスを制御回路からの制御信号に応じた数だけカウントすることで，第１シフトレジスタの出力を第２の遅延時間だけ遅延させて出力する第２シフトレジスタ”を“備え”ることが記載されていると認められる。
　ここで，第２シフトレジスタ５２における“遅延時間”を上記した第１シフトレジスタ５１における“遅延時間”と区別するために，便宜的に“第２の遅延時間”と表記した。
（ｆ）上記Ａの「所定の遅延カウント数を有する粗遅延装置と前記第１の遅延装置に直列に接続され，また所定の遅延カウント数を有する細密遅延装置とによってデータ信号を遅延させる方法」との記載，及び，上記Ｃの「分割器６１は，シフトレジスタ５１に対して，それが受信する各６４入力パルスに対し１出力クロックパルスを発生するので，シフトレジスタ５１は各クロックパルスに対して遅延を与えるが，該遅延は，シフトレジスタ５２に与えられたｔクロツクパルスにより与えられる遅延の長さの６４倍となっている。」との記載から，“第１シフトレジスタ”は，“第２シフトレジスタ”の“６４倍”の長さの“遅延”を与える“粗遅延装置”として“機能”することが読み取れる。
　また，上記Ｃの「さらにシフトレジスタ５１は６４から４０９６までの遅延を与え，」との記載から，“第１シフトレジスタ”は，“６４から４０９６までの遅延を与え”ることが“例示”されていることが読み取れる。
　そうすると，引用例１には，“例えば，第１シフトレジスタは，６４から４０９６までの遅延を与える粗遅延装置として機能”することが記載されていると認められる。
（ｇ）上記Ａの「所定の遅延カウント数を有する粗遅延装置と前記第１の遅延装置に直列に接続され，また所定の遅延カウント数を有する細密遅延装置とによってデータ信号を遅延させる方法」との記載，及び，上記Ｃの「分割器６１は，シフトレジスタ５１に対して，それが受信する各６４入力パルスに対し１出力クロックパルスを発生するので，シフトレジスタ５１は各クロックパルスに対して遅延を与えるが，該遅延は，シフトレジスタ５２に与えられたｔクロツクパルスにより与えられる遅延の長さの６４倍となっている。」との記載から，“第２シフトレジスタ”は，“第１シフトレジスタ”の“６４分の１”の長さの“遅延”を与える“細密遅延装置”として“機能”することが読み取れる。
　また，上記Ｃの「シフトレジスタ５２は１から６４までの遅延を与え，」との記載から，“第２シフトレジスタ”は，“１から６４までの遅延を与え”ることが読み取れる。
　そうすると，引用例１には，“第２シフトレジスタは，１から６４までの遅延を与える細密遅延装置として機能”することが記載されていると認められる。
（ｈ）上記Ｃの「最小値６５から最大値４１６０までのいかなる遅延をも，僅か２つのシフトレジスタを利用することによって与えることができる」との記載から，“２つのシフトレジスタ”，すなわち，“第１シフトレジスタ及び第２シフトレジスタ”を“利用する”ことで，“最小値６５から最大値４１６０までのいかなる遅延”をも“与えることができる”ことが読み取れるから，引用例１には，“２つのシフトレジスタを利用することで，最小値６５から最大値４１６０までのいかなる遅延をも与えることができ”ることが記載されていると認められる。
　以上の検討から，引用例１には，次のとおりの発明（以下，「引用発明」という。）が記載されていると認められる。
「クロックパルスを発生するクロック発生装置と， 
 　前記クロック発生装置からのクロックパルスを分周する分割器と， 
 　前記分割器からのクロックパルスを制御回路からの制御信号に応じた数だけカウントすることで，データ源からのデータを第１の遅延時間だけ遅延させて出力する第１シフトレジスタと， 
 　前記クロック発生装置からのクロックパルスを制御回路からの制御信号に応じた数だけカウントすることで，前記第１シフトレジスタの出力を第２の遅延時間だけ遅延させて出力する第２シフトレジスタとを備え， 
 　例えば，第１シフトレジスタは，６４から４０９６までの遅延を与える粗遅延装置として機能し， 
 　第２シフトレジスタは，１から６４までの遅延を与える細密遅延装置として機能し， 
 　２つのシフトレジスタを利用することで，最小値６５から最大値４１６０までのいかなる遅延をも与えることができる，シフトレジスタ遅延回路。」 
（２）引用例２
　本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となり，当審の拒絶理由通知において引用された，特開平６−２５９１６４号公報（平成６年９月１６日出願公開，以下，「引用例２」という。）には，関連する図面とともに，以下の技術的事項が記載されている。
Ｄ　「【００４９】
【実施例５】実施例４における周波数変換回路としては各種のものが考えられるが，分周回路とフェイズロックドループ回路を組み合わせて使用するのが，精度の点からも，ジッタが生じない点からも有用である。
【００５０】フェイズロックドループ（以下ＰＬＬと省略）は位相比較によって入力周波数の整数倍の信号を発生させる回路で，代表的なところではメカトロニクスの回転数制御やテレビのビデオ信号同期などに広く使われている。ＰＬＬの基本原理を図１４に示す。図１４において１４０１は位相比較回路を，１４０２はループフィルタ回路を，１４０３は電圧制御型発振回路を，１４０４は分周回路を，φ０は入力信号を，φ１は出力信号を，φ１／Ｎは帰還信号をそれぞれ示す。出力信号φ１を分周回路１４０４で分周した帰還信号φ１／Ｎと入力信号φ０の位相が常に等しくなるようにフィードバックをかけることで，入力信号φ０の整数Ｎ倍の出力信号φ１を得ることができる。
【００５１】汎用コンピューターシステムで実際によく使用される周波数のクロック信号を例に取って，本発明の周波数変換回路の例を図１３に示す。図１３において１３０１と１３０２と１３０３と１３０４は分周回路を，１３０５と１３０６と１３０７はフェイズロックドループ回路を，φ０とφ１は原クロック信号を，φ２とφ３とφ４とφ５とφ６は編集された結果のクロック信号をそれぞれ示す。
【００５２】図１３に示した例では汎用コンピューターシステムが使用するクロック信号として
　　ＣＰＵ用クロック信号　　　（φ２）　　　２０．００　　　ＭＨｚ
　　外部バス用クロック信号　　（φ３）　　　１４．３１８１８ＭＨｚ
　　シリアル通信用クロック信号（φ４）　　　　１．８４３２　ＭＨｚ
　　外部記憶装置用クロック信号（φ５）　　　２４．００　　　ＭＨｚ
　　内部時計用クロック信号　　（φ６）　　　３２．７６８　　ＫＨｚ
の５種類を考え，原クロック信号として外部バス用クロック信号の２倍の周波数の２８．６３６３６ＭＨｚと時計用クロックの周波数の３２．７６８ＫＨｚの２つのクロック信号を用いる。周波数変換においては第１３図に示すように原クロック信号を１／整数分周した入力をＰＬＬ回路に入力することによって，原クロック信号の整数／整数倍の信号の生成を行う。分周およびＰＬＬの範囲は大きいほど精度が得やすいが，そのぶん回路の規模が大きくなってしまう。図１３の例では１００００までの整数を基準に考え，その範囲で最も目的値に近い値を選んだ。」
Ｅ　「【図１３】
」
Ｆ　「【図１４】
」
（３）引用例３
　本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となり，当審の拒絶理由通知において引用された，特開２００２−６９８２号公報（平成１４年１月１１日出願公開，以下，「引用例３」という。）には，関連する図面とともに，以下の技術的事項が記載されている。
Ｇ　「【０００２】
【従来の技術】従来のこの種のクロック生成システムは，図３に示したブロック図のように構成されている。図３において，ＰＬＬ回路１（以下，ＰＬＬという）の出力であるオリジナルクロック信号（ＣＬＫ）とクロックリセット信号（ＲＳＴ）が入力されるクロックカウンタ回路２は，クロックカウンタバス信号（ＣＴＲ）を出力する。このクロックカウンタバス信号（ＣＴＲ）は４分周デコーダ回路３と６分周デコーダ回路４と２分周デコーダ回路５のそれぞれに接続されている。
【０００３】４分周デコーダ回路３は４分周デコード信号（ＣＬＫ３０）を出力，６分周デコーダ回路４は６分周デコード信号（ＣＬＫ２０）を出力，２分周デコーダ回路５は２分周デコード信号（ＣＬＫ６０）を出力する。これら４分周デコード信号（ＣＬＫ３０），６分周デコード信号（ＣＬＫ２０），２分周デコード信号（ＣＬＫ６０）とクロック制御信号（ＣＴＲＬ）が入力されるクロック制御回路６から，４分周クロック信号Ａ（ＣＬＫ３０Ａ）と４分周クロック信号Ｂ（ＣＬＫ３０Ｂ）と６分周クロック信号Ａ（ＣＬＫ２０Ａ）と６分周クロック信号Ｂ（ＣＬＫ２０Ｂ）と内部ロジック用の２分周クロック信号（ＣＬＫ６０Ｉ）と外部出力用の２分周クロック信号（ＣＬＫ６０Ｏ）を出力する。
【０００４】４分周クロック信号Ａ（ＣＬＫ３０Ａ），４分周クロック信号Ｂ（ＣＬＫ３０Ｂ），６分周クロック信号Ａ（ＣＬＫ２０Ａ），６分周クロック信号Ｂ（ＣＬＫ２０Ｂ），内部回路用の２分周クロック信号（ＣＬＫ６０Ｉ）はＬＳＩ内部の内部ロジックブロック８に入力され，外部出力用の２分周クロック信号（ＣＬＫ６０Ｏ）はＬＳＩ外部にクロックを出力する外部クロック用出力端子７に入力されている。
【０００５】以上のように構成される図３のクロック生成システムの動作について説明する。ここでは，２０ＭＨｚ，３０ＭＨｚ，６０ＭＨｚの複数の周波数を持ち，ＬＳＩ外部にもクロックを供給するクロック生成システムを例とする。
【０００６】クロックリセット信号（ＲＳＴ）によってクロックカウンタ回路２のリセットを解除することにより，ＰＬＬ１において生成された２０ＭＨｚ，３０ＭＨｚ，６０ＭＨｚの最小公倍数である１２０ＭＨｚのオリジナルクロック信号（ＣＬＫ）をもとに，このオリジナルクロック信号（ＣＬＫ）に同期してカウントアップするクロックカウンタ回路２がクロックカウンタバス信号（ＣＴＲ）を出力する。
【０００７】このクロックカウンタバス信号（ＣＴＲ）の入力により４分周デコーダ回路３では３０ＭＨｚの４分周デコード信号（ＣＬＫ３０）を生成，６分周デコーダ回路４では２０ＭＨｚの６分周デコード信号（ＣＬＫ２０）を生成，２分周デコーダ回路５では６０ＭＨｚの２分周デコード信号（ＣＬＫ６０）が生成される。
【０００８】さらに，４分周デコード信号（ＣＬＫ３０），６分周デコード信号（ＣＬＫ２０），２分周デコード信号（ＣＬＫ６０）はクロック制御回路６内でＬＳＩ内部及び外部で必要なクロック系統に分割され，またクロック制御信号（ＣＴＲＬ）によってクロック系統に分割されたそれぞれのクロックについて停止あるいは出力の制御が行われる。
【０００９】クロック制御回路６の出力として，４分周クロック信号Ａ（ＣＬＫ３０Ａ）と４分周クロック信号Ｂ（ＣＬＫ３０Ｂ）と６分周クロック信号Ａ（ＣＬＫ２０Ａ）と６分周クロック信号Ｂ（ＣＬＫ２０Ｂ）と内部回路用の２分周クロック信号（ＣＬＫ６０Ｉ）は，内部回路ロジックブロック８へ入力され，外部出力用の２分周クロック信号（ＣＬＫ６０Ｏ）は外部クロック用出力端子７からＬＳＩ外部へ出力される。
【００１０】次に，前記のクロック生成システムにおけるクロックのタイミングチャートを図４に示す。このタイミングチャートはクロックリセット信号（ＲＳＴ）によりリセットが解除され，各クロックを出力する際に途中までクロック制御信号（ＣＴＲＬ）によって４分周クロック信号Ｂ（ＣＬＫ３０Ｂ）と６分周クロック信号Ｂ（ＣＬＫ２０Ｂ）のクロックを停止している場合を例として示している。
【００１１】図４において，ＲＳＴはクロックリセット信号，ＣＬＫは１２０ＭＨｚのオリジナルクロック信号，ＣＴＲはクロックカウンタバス信号，ＣＬＫ３０は４分周デコード信号，ＣＬＫ２０は６分周デコード信号，ＣＬＫ６０は２分周デコード信号，ＣＴＲＬはクロック制御信号，ＣＬＫ３０Ａは４分周クロック信号Ａ，ＣＬＫ３０Ｂは４分周クロック信号Ｂ，ＣＬＫ２０Ａは６分周クロック信号Ａ，ＣＬＫ２０Ｂは６分周クロック信号Ｂ，ＣＬＫ６０Ｉは内部回路用の２分周クロック信号，ＣＬＫ６０Ｏは外部出力用の２分周クロック信号である。」
Ｈ　「【図３】
」
Ｉ　「【図４】
」
（４）参考文献１
　本願の出願前に頒布又は電気通信回線を通じて公衆に利用可能となった，特開２０００−１６５９０５号公報（平成１２年６月１６日出願公開，以下，「参考文献１」という。）には，関連する図面とともに，以下の技術的事項が記載されている。
Ｊ　「【００１７】
【発明の実施の形態】以下，この発明の実施の一形態を説明する。
実施の形態１．図１はこの発明の実施の形態１によるクロック発生回路を示す構成図であり，図において，１１は基本クロックｆｓｃの周波数を２ｎ倍（ｎは自然数）し，第１のクロックを出力する逓倍回路（第１の逓倍手段），１２は基本クロックｆｓｃの位相と分周回路１６により分周された分周クロックの位相を比較する位相比較回路，１３は位相比較回路１２の比較結果に応じてパルス信号を出力するチャージポンプ回路，１４はチャージポンプ回路１３が出力するパルス信号の高周波成分をカットして，電圧制御発振回路１５に出力するローパスフィルタ回路，１５はローパスフィルタ回路１４から出力される出力電位に比例する周波数の逓倍クロックを発振する電圧制御発振回路，１６は電圧制御発振回路１５から発振された逓倍クロックを２ｎ分周して，その分周クロックを位相比較回路１２に出力する分周回路である。
【００１８】１７は逓倍回路１１から出力された逓倍クロックの周波数を２２７分周し，その分周クロックを出力する分周回路（分周手段），１８は分周回路１７から出力された分周クロックの周波数を１２８倍し，第２のクロックを出力する逓倍回路（第２の逓倍手段），１９は分周回路１７から出力された分周クロックの位相と分周回路２３により分周された分周クロックの位相を比較する位相比較回路，２０は位相比較回路１９の比較結果に応じてパルス信号を出力するチャージポンプ回路，２１はチャージポンプ回路２０が出力するパルス信号の高周波成分をカットして，電圧制御発振回路２２に出力するローパスフィルタ回路，２２はローパスフィルタ回路２１から出力される出力電位に比例する周波数の逓倍クロックを発振する電圧制御発振回路，２３は電圧制御発振回路２２から発振された逓倍クロックを１２８分周して，その分周クロックを位相比較回路１９に出力する分周回路である。」
Ｋ　「【図１】
」
４．対比
　本願発明と引用発明とを対比する。
（ａ）引用発明の「クロック発生装置」が発生する「クロックパルス」が本願発明の「入力クロック信号」に相当する。 
　そして，引用発明では，「分割器」が，上記「クロック発生装置からのクロックパルス」を「分周」して，所定の“周期”の「クロックパルス」を“生成”しているところ，引用発明の「分割器からのクロックパルス」が本願発明の「第１の周期を有する第１のクロック信号」に相当し，また，引用発明の「クロック発生装置からのクロックパルスを分周する分割器」が本願発明の「入力クロック信号から，第１の周期を有する第１のクロック信号を生成する第１のクロック生成回路」に相当する。 
 
（ｂ）引用発明の「クロック発生装置からのクロックパルス」は，分割器で分周される前のクロックパルスであり，「分割器からのクロックパルス」の周期（第１の周期）とは異なる“第２の周期”を“有する”“クロック信号”であるといえるから，引用発明の「クロック発生装置からのクロックパルス」の“周期”が本願発明の「第２の周期」に相当し，また，引用発明の「クロック発生装置からのクロックパルス」が本願発明の「第２の周期を有する第２のクロック信号」に相当する。 
 
（ｃ）引用発明の「データ源からのデータ」は，遅延させる対象を活性化させる“信号”とみることができるから，本願発明の「活性化信号」に相当する。
　そうすると，引用発明の「データ源からのデータ」の“入力”が本願発明の「活性化信号の活性化」に相当する。 
　引用発明の「制御回路からの制御信号」は，第１シフトレジスタ及び第２シフトレジスタの遅延時間を制御するための信号であり，当該信号によって，所望の遅延時間を“選択する”ことができるものであるから，引用発明の「制御回路からの制御信号」が本願発明の「遅延時間を選択する選択信号」に相当する。 
　引用発明の「第１の遅延時間」は，「分割器からのクロックパルス（第１の周期を有する第１のクロック信号）」を制御信号（選択信号）によって“規定される”数だけカウントして得られる「時間」であるから，本願発明の「選択信号によって規定される，第１の周期の所定倍の時間」に相当する。　引用発明の「第２の遅延時間」は，「クロック発生装置からのクロックパルス（第２の周期を有する第２のクロック信号）」を制御信号（選択信号）によって“規定される”数だけカウントして得られる「時間」であるから，本願発明の「選択信号によって規定される，・・・第２の周期の所定倍の時間」に相当する。 
　引用発明では，第１シフトレジスタが，データ源からのデータを第１の遅延時間だけ遅延させ，その後，第２シフトレジスタが，第１シフトレジスタの出力を第２の遅延時間だけ遅延させているから，第１シフトレジスタと第２シフトレジスタとによって，データ源からのデータを，当該データの“入力”から，第１の遅延時間と第２の遅延時間とを“合成した時間に対応した遅延量”だけ“遅延させ”ているといえる。
　引用発明の「第２シフトレジスタ」が出力する“信号”が本願発明の「タイミング信号」に相当する。 
　引用発明では，「第１シフトレジスタ」と「第２シフトレジスタ」とによって，所望の遅延量，すなわち“タイミング”を“生成”しているものであるから，引用発明の「第１シフトレジスタ」と「第２シフトレジスタ」とから構成される“回路”が本願発明の「タイミング生成回路」に相当する。 
　そして，引用発明では，「第１シフトレジスタと第２シフトレジスタとから構成される回路（タイミング生成回路）」が，所定の遅延時間を得るために，「分割器からのクロックパルス（第１のクロック信号）」と，「クロック発生装置からのクロックパルス（第２のクロック信号）」と，「データ源からのデータ（活性化信号）」と，「制御回路からの制御信号（遅延時間を選択する選択信号）」とを“受け”ているものである。 
　以上のことから，引用発明の「第１シフトレジスタと第２シフトレジスタとから構成される回路」が本願発明の「第１のクロック信号と，第２のクロック信号と，活性化信号と，遅延時間を選択する選択信号とを受け，前記活性化信号の活性化から，前記選択信号によって規定される，第１の周期の所定倍の時間と，第２の周期の所定倍の時間とを合成した時間に対応した遅延量，遅延させたタイミング信号を出力するタイミング生成回路」に相当する。 
（ｄ）引用発明の「シフトレジスタ遅延回路」と本願発明の「半導体装置」とは，共に「装置」である点で共通している。 
　そうすると，本願発明と引用発明とは，
　
「入力クロック信号から，第１の周期を有する第１のクロック信号を生成する第１のクロック生成回路と，
　前記第１のクロック信号と，前記第２のクロック信号と，活性化信号と，遅延時間を選択する選択信号とを受け，前記活性化信号の活性化から，前記選択信号によって規定される，前記第１の周期の所定倍の時間と，前記第２の周期の所定倍の時間とを合成した時間に対応した遅延量，遅延させたタイミング信号を出力するタイミング生成回路と，
　を備えたことを特徴とする装置。」
　
　の点で一致し，次の点で相違する。
　
［相違点１］
　本願発明は，「前記入力クロック信号から，第２の周期を有し，前記第１のクロック信号の周波数を逓倍した第２のクロック信号を生成する第２のクロック生成回路」を備えているのに対して，引用発明では，第２シフトレジスタへ入力するクロックパルス（第２のクロック信号）として，クロック発生装置からのクロックパルス（入力クロック信号）をそのまま使用している点。
  
［相違点２］ 
　本願発明の装置は「半導体装置」であるのに対して，引用発明では「シフトレジスタ遅延回路」が「半導体装置」であることは特定されていない点。
５．当審の判断
　上記相違点について検討する。
　
［相違点１］について
　引用発明は，「クロック発生装置からのクロックパルス」と，当該「クロック発生装置からのクロックパルス」を分周した「分割器からのクロックパルス」という周波数の異なる２種類のクロックパルスを使用するものであるところ，入力されたクロック信号から，周波数（周期）の異なる複数のクロック信号を生成して使用することは，例えば引用例２（上記Ｄ，Ｅ，及びＦの記載参照）や引用例３（上記Ｇ，Ｈ，及びＩの記載参照）等に記載されているように周知技術であったと認められ，また，その際，分周回路や逓倍回路を用いて所望の周波数を得るように構成することも，例えば，引用例２（上記Ｄ，Ｅ，及びＦの記載参照）や参考文献１（上記Ｊ及びＫの記載参照）等に記載されているように周知技術であったものと認められるから，引用発明において，周波数の異なる２種類のクロックパルスを生成する際に，クロック発生装置で発生させたクロックパルスを適宜分周または逓倍して，周波数の異なる複数のクロックパルスを生成するように構成すること，すなわち，入力クロック信号から，第１のクロック信号の周波数を逓倍した第２の周期を有する第２のクロック信号を生成する第２のクロック生成回路を備えるように構成することは，当業者が容易に想到し得たことである。
［相違点２］について
　電子回路を半導体装置で構成することは技術常識であるから，引用発明のシフトレジスタ遅延回路を半導体装置で構成することは，当業者が容易に想到し得たことである。 
　
　そして，本願発明の作用効果も，引用発明及び周知技術から当業者が予測できる範囲のものである。
　
　したがって，本願発明は，引用発明及び周知技術に基づいて，当業者が容易に発明をすることができたものである。
６．むすび 
　以上のとおり，本願発明は，引用発明及び周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　したがって，本願は他の請求項について検討するまでもなく拒絶されるべきものである。
　よって，結論のとおり審決する。