【事件の表示】
　特願２０１５−１３６２１６「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成２９年　１月２６日出願公開、特開２０１７−　２２１６７、請求項の数（１２）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２７年７月７日の出願であって、平成２８年９月２３日付け拒絶理由通知に対する応答時、同年１１月１４日付けで手続補正がなされたが、同年１１月３０日付けで拒絶査定（原査定）がなされ、これに対して、平成２９年３月２日付けで拒絶査定不服審判の請求がなされたものである。
第２　原査定の概要
　原査定（平成２８年１１月３０日付け拒絶査定）の概要は次のとおりである。
　・本願請求項１−８に係る発明は、以下の引用文献１−５に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　・本願請求項９−１２に係る発明は、以下の引用文献１〜６に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
　１．特開２０１４−１８３１４２号公報
　２．特開２０１２−１６０５７８号公報
　３．特開２０１１−１５１３２３号公報（周知技術を示す文献）
　４．特開２００６−２０６６９６号公報（周知技術を示す文献）
　５．特開２０１３−１６５１５７号公報（周知技術を示す文献）
　６．特開２０１１−２２８３２２号公報
第３　本願発明
　本願請求項１−１２に係る発明（以下、それぞれ「本願発明１」−「本願発明１２」という。）は、平成２８年１１月１４日付けの手続補正で補正された特許請求の範囲の請求項１−１２に記載された事項により特定される、以下のとおりの発明である。
「【請求項１】
　単層もしくは複数の異なる金属のめっき層により形成されたアイランドと、
　前記アイランドの上面に設けられ、相対向する一対の側部を有する半導体チップと、
　少なくとも前記半導体チップの一対の前記側部の外周側に配置された、単層もしくは複数の異なる金属のめっき層により形成された複数の信号端子と、
　前記信号端子の外周側に配置された、単層もしくは複数の異なる金属のめっき層により形成された接地用端子と、
　前記半導体チップの電極と前記各信号端子とを電気的に接続する導電性接続部材と、
　前記アイランド、前記半導体チップ、前記導電性接続部材、前記信号端子、前記接地用端子を、前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面を外部に露出して封止する封止樹脂と、
　前記封止樹脂の外周側面および上面、および前記接地用端子の一部に膜付けされたシールド金属膜とを備え、
　前記封止樹脂の下面は、前記めっき層により形成された前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面とほぼ同一面とされ、外部に露出されている、半導体装置。
　【請求項２】
　請求項１に記載の半導体装置において、
　前記シールド金属膜は、蒸着、スパッタまたはめっきにより形成された少なくとも１層を有する、半導体装置。
　【請求項３】
　請求項２に記載の半導体装置において、前記シールド金属膜は、０．１〜２０μｍの厚さを有する、半導体装置。
　【請求項４】
　請求項１乃至３のいずれか１項に記載の半導体装置において、
　前記半導体チップは矩形形状を有し、前記信号端子は、前記半導体チップの四辺に沿って配置され、前記接地用端子は、前記信号端子の前記外周側に前記信号端子を囲む連続する環状に形成されている、半導体装置。
　【請求項５】
　請求項１乃至４のいずれか１項に記載の半導体装置において、
　前記接地用端子は、内周部と、前記内周部よりも薄い外周部とを有する段状に形成され、
　前記シールド金属膜は、前記内周部における前記外周部との境界の段部の外周側面に接合されている、半導体装置。
　【請求項６】
　請求項５に記載の半導体装置において、
　前記封止樹脂の前記外周側面は、前記接地用端子の前記段部の前記外周側面と面一である、半導体装置。
　【請求項７】
　請求項５に記載の半導体装置において、
　前記接地用端子の前記外周部は、前記内周部に沿って離間して配列されている、半導体装置。
　【請求項８】
　請求項７に記載の半導体装置において、
　前記接地用端子の前記外周部の離間した部分に、前記封止樹脂が記外周部と同じ厚さに充填されている、半導体装置。
　【請求項９】
　ベース部材の上面に、アイランド、信号端子および前記信号端子の外周側に配置された接地用端子をめっきにより形成し、前記アイランドの上面に半導体チップを搭載し、前記半導体チップの電極と前記信号端子とを導電性接続部材により電気的に接続して電子部品構成体を形成し、
　前記電子部品構成体の前記アイランド、前記信号端子および前記接地用端子を、前記ベース部材の上面側から封止樹脂で封止し、
　前記接地用端子の少なくとも一部に対応する部分の前記封止樹脂を除去すると共に、前記接地用端子の少なくとも一部を外部に露出し、
　前記封止樹脂の外周側面および前記接地用端子の前記一部にシールド金属膜を膜付けし、
　前記ベース部材を、前記アイランド、前記信号端子、前記接地用端子および前記封止樹脂から剥離して、前記封止樹脂の下面と共に前記ベース部材の上面に前記めっきにより形成された前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面を外部に露出する、半導体装置の製造方法。
　【請求項１０】
　請求項９に記載の半導体装置の製造方法において、
　前記接地用端子の少なくとも一部を外部に露出する工程は、前記接地用端子の上部側を除去して前記接地用端子に段部を形成する工程を含み、前記接地用端子の前記一部に前記シールド金属膜を膜付けする工程は、前記接地用端子の前記段部の少なくとも一部に前記シールド金属膜を膜付けする工程を含む、半導体装置の製造方法。
　【請求項１１】
　請求項９または１０に記載の半導体装置の製造方法において、
　前記ベース部材上に前記電子部品構成体を形成する工程は、前記ベース部材上に、複数の前記電子部品構成体を隣接して、かつ、一方の前記電子部品構成体の前記接地用端子と他方の前記電子部品構成体の前記接地用端子とを一体化して形成する工程を含み、
　前記ベース部材を剥離した後、一体化された前記接地用端子を切断して、一方の前記電子部品構成体の前記接地用端子と他方の前記電子部品構成体の前記接地用端子とに分離する工程をさらに備える、半導体装置の製造方法。
　　【請求項１２】
　請求項９に記載の半導体装置の製造方法において、
　前記電子部品構成体の前記アイランド、前記信号端子および前記接地用端子を、前記ベース部材の上面側から封止樹脂で封止した後、前記ベース部材を剥離して前記電子部品構成体をダイシングテープ上に搭載する工程をさらに備え、前記接地用端子の少なくとも一部に対応する部分の前記封止樹脂を除去および前記シールド金属膜の膜付けは、前記ダイシングテープを第２のベース部材として行う、半導体装置の製造方法。」
第４　引用文献、引用発明等
１．引用文献１について
　原査定の拒絶の理由に引用された上記引用文献１には、「半導体装置」について、図面とともに以下の各記載がある（なお、下線は当審で付与した。）。
　ア．「【請求項２】
　
第１の端子と、前記第１の端子よりも厚みの薄い第２の端子とがマウント部の周囲に離間して配置されたリードフレームと
　
前記マウント部にマウントされた半導体チップと
　
前記半導体チップ及び前記リードフレームを封止し、端面の前記第１の端子の上面と前記第２の端子の上面との間の位置に形成された段差を有する封止部材と
　
前記段差において前記第１の端子の上面と接触し、前記封止部材を被覆する導体層と
　
を備える半導体装置
　イ．「【請求項４】
　
前記第１，第２の端子の裏面は、前記封止部材から露出している
　ウ．「【０００９】
（
第１の実施形態
　図１は、第１の実施形態に係る半導体装置１００の構成図である。図１（ａ）は、半導体装置１００の俯瞰図、図１（ｂ）は、図１（ａ）の線分Ｘ−Ｘにおける半導体装置１００の断面図である。図１に示すように、
半導体装置１００は、リード端子が封止部材から突出していないＱＦＰ（quad flat non-lead package）型の半導体装置である
【００１０】
　半導体装置１００は、リードフレーム１０１と、半導体チップ１０２と、ボンディングワイヤ１０３と、封止部材１０４と、導体層１０５とを備える。
リードフレーム１０１は、半導体チップ１０２をマウントするためのマウント部１０１ａと、接地（ＧＮＤ）用端子（第１の端子）１０１ｂと、他の端子、例えば、シグナル用端子などの第２の端子１０１ｃとを備える
【００１１】
　
第１，第２の端子１０１ｂ，１０１ｃは、マウント部１０１ａの周囲に離間して配置されている
第２の端子１０１ｃの先端部の厚みＤ２は、第１の端子１０１ｂの厚みＤ１よりも薄い
【００１２】
　
半導体チップ１０２は、マウント部１０１ａ上にダイボンド材を用いて接着されている。半導体チップ１０２の外部接続用のパッド（不図示）とリードフレーム１０１の第１，第２の端子とが、ボンディングワイヤ１０３により電気的に接合されている
【００１３】
　
封止部材１０４は、エポキシ樹脂を主成分とし
封止部材１０４は、半導体チップ１０２及びリードフレーム１０１を封止する。なお、第１，第２の端子１０１ｂ，１０１ｃは、裏面Ｒ１，Ｒ２が露出するようにして封止部材１０４により封止される
【００１４】
　
封止部材１０４の端面１０４ａには、第１の端子１０１ｂの上面Ｔ１と第２の端子１０１ｃの低いほうの上面Ｔ２（以下、単に上面Ｔ２と記載する）との間の位置に段差１０４ｂが形成されている
Ｄ１＞Ｄ３＞Ｄ２・・・（１）
【００１５】
　なお、封止部材１０４の底面１０４ｃから段差１０４ｂまでの高さ（厚み）Ｄ３は、第１の端子１０１ｂの厚みＤ１よりも２０μｍ程度薄い（低い）ことが好ましい。後述する
導体層１０５と、第１の端子１０１ｂとを確実に導通、つまり電気的につながっている状態とさせる
導体層１０５と、第２の端子１０１ｃとが導通しないようにする
【００１６】
　
導体層１０５は、段差１０４ｂより上側の封止部材１０４を被覆する。導体層１０５は、封止部材１０４の端面１０４ａの段差１０４ｂにおいて、第１の端子１０１ｂと直接接している。導体層１０５は、電気導電性を有する材料で形成されている。このため、導体層１０５は、第１の端子１０１ｂと電気的に直接接続される。導体層１０５は、導電性ペーストを塗布後に焼結または硬化することで形成したり、無電解めっきにより形成することができる
　エ．「【００２４】
　このため、
封止部材１０４上にシールド効果を有する導体層１０５を容易に形成
封止部材１０４の端面１０４ａまで導体層１０５で覆われているため、導体層１０５によるシールド効果が向上する
　・上記引用文献１に記載の「半導体装置」は、上記「ウ．」の段落【０００９】の記載事項、及び図１（ａ）（ｂ）によれば、リード端子が封止部材から突出していないＱＦＰ（quad flat non-lead package）型の半導体装置に関するものであり、
　より具体的には、上記「ア．」、「ウ．」の記載事項、及び図１（ａ）（ｂ）によれば、複数の第１の端子１０１ｂと、第１の端子１０１ｂよりも厚みの薄い複数の第２の端子１０１ｃとがマウント部１０１ａの周囲に離間して配置されたリードフレーム１０１と、マウント部１０１ａにマウントされた半導体チップ１０２と、半導体チップ１０２及びリードフレーム１０１を封止し、端面１０４ａの第１の端子１０１ｂの上面Ｔ１と第２の端子１０１ｃの上面Ｔ２との間の位置に形成された段差１０４ｂを有する、エポキシ樹脂を主成分とする封止部材１０４と、段差１０４ｂにおいて第１の端子１０１ｂの上面と接触し、封止部材１０４を被覆する導体層１０５と、を備える半導体装置である。
　・図１（ａ）（ｂ）によれば、マウント部１０１ａの周囲に離間して配置された複数の第１，第２の端子１０１ｂ，１０１ｃは、より具体的にはマウント部１０１ａの周囲の同一の行または列上に配置されてなるものであると理解ができる。
　・上記「ウ．」の段落【００１０】の記載事項によれば、第１の端子１０１ｂは接地用端子であり、第２の端子１０１ｃは例えばシグナル用端子である。
　・上記「ウ．」の段落【００１２】の記載事項、及び図１（ｂ）によれば、半導体チップ１０２の外部接続用のパッドとリードフレーム１０１の第１，第２の端子１０１ｂ，１０１ｃとが、ボンディングワイヤ１０３により電気的に接合され、当然、ボンディングワイヤ１０３も半導体チップ１０２等とともに封止部材１０４により封止されてなるものである。
　・上記「イ．」、「ウ．」の段落【００１３】の記載事項、図１（ｂ）によれば、第１，第２の端子１０１ｂ，１０１ｃの裏面Ｒ１，Ｒ２、及びマウント部１０１ａの裏面は封止部材１０４から露出しており、封止部材１０４の下面、マウント部１０１ａの裏面、及び第１，第２の端子１０１ｂ，１０１ｃの裏面Ｒ１，Ｒ２は略同一面とされてなるものである。
　・上記「ウ．」の段落【００１４】〜【００１６】の記載事項、及び図１（ａ）（ｂ）によれば、封止部材１０４を被覆する導体層１０５は、封止部材１０４の上面及び端面１０４ａを覆ってなり、導電性ペーストを塗布後に焼結または硬化することで形成したり、無電解めっきにより形成される。
　そして、封止部材１０４の端面１０４ａに形成された段差１０４ｂが第１の端子１０１ｂの上面Ｔ１と第２の端子１０１ｃの上面Ｔ２との間の位置に形成されていることから、導体層１０５は、第１の端子１０１ｂの上面Ｔ１と電気的に接続され、第２の端子１０１ｃの上面Ｔ２とは接触しない（電気的に接続されない）。
　・上記「エ．」の記載事項によれば、導体層１０５はシールド効果を有する。
　
　したがって、図１（ａ）（ｂ）に示される実施形態１に係るものに着目し、上記記載事項及び図面を総合勘案すると、上記引用文献１には、次の発明（以下、「引用発明」という。）が記載されている。
「接地用端子である複数の第１の端子と、前記第１の端子よりも厚みの薄いシグナル用端子である複数の第２の端子とがマウント部から離間して当該マウント部の周囲の同一の行または列上に配置されたリードフレームと、
　前記マウント部にマウントされた半導体チップと、
　前記半導体チップの外部接続用のパッドと前記リードフレームの前記第１，第２の端子とを電気的に接合するボンディングワイヤと、
　前記半導体チップ、前記リードフレーム、及び前記ボンディングワイヤを封止する、エポキシ樹脂を主成分とする封止部材であって、その端面において前記第１の端子の上面と前記第２の端子の上面との間に位置するように形成された段差を有する封止部材と、
　前記封止部材の上面及び端面を被覆するように、導電性ペーストを塗布後に焼結または硬化することで形成したり、無電解めっきにより形成される導体層であって、前記封止部材の前記段差において前記第１の端子の上面とは接触（電気的に接続）し、前記第２の端子の上面とは接触（電気的に接続）しない、シールド効果を有する導体層と、を備え、
　前記マウント部の裏面、及び前記第１，第２の端子の裏面は、前記封止部材から露出しており、前記封止部材の下面、前記マウント部の裏面、及び前記第１，第２の端子の裏面は略同一面とされてなる、ＱＦＰ（quad flat non-lead package）型の半導体装置。」
２．引用文献２について
　同じく原査定の拒絶の理由に引用された上記引用文献２には、「半導体装置」について、図面とともに以下の各記載がある（なお、下線は当審で付与した。）。
　ア．「【請求項１】
　
絶縁基材と、前記絶縁基材の上面側に設けられた第１配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第２配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板と
　
前記回路基板の前記上面側に搭載された半導体素子と
　
前記回路基板の前記上面に設けられ、前記半導体素子および前記導電部材を封止する封止樹脂層と
　
前記封止樹脂層と、前記回路基板の端部の一部と、を覆う導電性シールド層と
　
を備え
　
前記複数のビアのいずれかと、前記導電性シールド層と、は、電気的に接続され
　
前記第２配線層を構成する複数の配線のいずれかは、グランド電位になることが可能であり
　
グランド電位になることが可能な前記第２配線層を構成する複数の配線のいずれかは、前記複数のビアのいずれかに電気的に接続されていることを特徴とする半導体装置
【請求項２】
　前記複数のビアのそれぞれは、前記
回路基板の側面において露出され
た前記複数のビアのそれぞれと、前記導電性シールド層と、が接続されている
　
　イ．「【００１１】
　（第１実施形態）  
　図１は、第１実施形態に係る半導体装置の概要を説明する断面模式図である。  
　図１には、第１実施形態に係る半導体装置１のほかに、半導体装置１を実装する実装基板１００が表示されている。
【００１２】
　
半導体装置１は、ＦＢＧＡ（Fine pitch Ball Grid Array）型の半導体パッケージである。半導体装置１は、回路基板１０を有する。回路基板１０は、インターポーザ基板とも称される。回路基板１０は、絶縁基材１１と、絶縁基材１１の上面側の外周に設けられた第１配線層を構成する複数の配線１２と、絶縁基材１１の下面側に設けられた第２配線層を構成する複数の配線１３と、を有する。回路基板１０は、さらに絶縁基材の上面（第１主面）から下面（第２主面）にまで貫通する複数のビア１４を有する
第２配線層を構成する複数の配線１３のそれぞれは、ランド状の配線層である
【００１３】
　
回路基板１０の上面側には、半導体素子２０が搭載されている。半導体素子２０の上面には、ワイヤ（ボンディングワイヤ）２１の一方の端が接続されている。ワイヤ２１の他方の端は、第１配線層１２に接続されている
【００１４】
　
半導体素子２０の外周およびワイヤ２１は、回路基板１０の上面側に設けられた封止樹脂層３０によって封止されている
封止樹脂層３０と回路基板１０の側面１０ｗの一部とは、導電性シールド層４０によって覆われている。導電性シールド層４０は、回路基板１０の側面（外端）１０ｗに設けられたビア１４に接続されている。回路基板１０の側面１０ｗにおいて露出するビア１４の少なくもと１つは、グランド（ＧＮＤ）電位にすることができる
　
　ウ．「【００１８】
　図２（ａ）に示すように、回路基板１０の上面側においては、複数のビア１４が設けられている。複数のビア１４は、絶縁基材１１の上面から下面にまで貫通している。符号２３で囲う矩形状の領域は、半導体素子２０の素子搭載領域２３である。ビア１４は、素子搭載領域２３、または素子搭載領域２３の領域外に複数配置されている。
第１配線層を構成する複数の配線１２は、素子搭載領域２３外に設けられている
【００１９】
　図２（ｂ）に示すように、回路基板１０の下面側には、複数の外部接続端子１７が縦横に列になって設けられている。複数の外部接続端子１７のそれぞれは、ビア１４を介して、上面側の引き出し線１８に電気的に接続されている。すなわち、
外部接続端子１７は、第２配線層１３、ビア１４、および引き出し線１８を経由して、第１配線層１２に電気的に接続されている
【００２０】
　半導体装置１においては、複数の外部接続端子１７の数より少ない複数の外部接続端子１７からなる群がグランド電位になることが可能である。例えば、半導体装置１が実装基板１００に実装された後、実装基板１００内に設けられたグランド配線によって、外部接続端子１７のいくつかがグランド電位になる。図では、グランド電位になることができる外部接続端子を、符号１６ｇを用いて、外部接続端子１７ｇとしている。換言すれば、
第２配線層を構成する複数の配線１３の数より少ない第２配線層を構成する複数の配線１３からなる群は、グランド電位になることが可能である
【００２１】
　図２（ｂ）では、グランド電位になる外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）のそれぞれは、素子搭載領域２３の４隅に位置している。換言すれば、外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）のそれぞれは、半導体素子の角部に位置している。
【００２２】
　また、回路基板１０においては、回路基板１０の主面全体に設けられた複数のビア１４の数より少ない複数のビア１４からなる群が回路基板１０の側面１０ｗに露出するように配置されている。側面１０ｗに配置された複数のビア１４のそれぞれは、回路基板１０の側面において、製造過程中に使用されるダイシングブレードによって切断され、露出面を有する。
半導体装置１では、側面１０ｗに配置された複数のビア１４のそれぞれの露出面と、導電性シールド層４０と、が接続されている
【００２３】
　また、
グランド電位になる外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）からは、引き出し線１９が延在している
【００２４】
　
引き出し線１９は、さらに側面１０ｗに配置された複数のビア１４のいくつかに接続している。図２（ｂ）では、引き出し線１９に接続されたビアを、符号１４ｇを用いて、ビア１４ｇとしている。これにより、回路基板１０の側面１０ｗに配置された複数のビア１４ｇは、グランド電位になることが可能になる
　
　エ．「【００５４】
　（第３実施形態）  
　図７は、第３実施形態に係る半導体装置の平面模式図およびシールド効果を説明する図である。図７（ａ）には、半導体装置の回路基板の平面模式図が示され、図７（ｂ）には、シールド効果を説明する図である。  
　図７（ａ）には、回路基板１０の下面側の平面が例示されている。
【００５５】
　第３実施形態に係る回路基板１０においては、
第２配線層として
第２配線層１３）の外周に、リング状の配線層１９ｒが設けられている。すなわち
絶縁基材１１の下面側に設けられた
第２配線層１３）を取り囲むリング状の配線層１９ｒがさらに設けられている
　例えば、外部接続端子１７ｇがグランド電位になれば、配線層１９ｒとビア１４ｇの全てがグランド電位になる。」
　・上記引用文献２に記載の「半導体装置」は、上記「イ．」の段落【００１２】、及び図１、図２によれば、ＦＢＧＡ（Fine pitch Ball Grid Array）型の半導体装置（半導体パッケージ）に関するものであり、
　より具体的には、上記「ア．」の【請求項１】、「イ．」、「ウ．」の記載事項、及び図１、図２（ａ）（ｂ）によれば、絶縁基材１１と、絶縁基材１１の上面側に設けられた第１配線層を構成する複数の配線１２と、絶縁基材１１の下面側に設けられたランド状の第２配線層を構成する複数の配線１３と、絶縁基材１１の上面から下面にまで貫通する複数のビア１４と、を有する回路基板（インターポーザ基板）１０と、回路基板１０の上面側に搭載された半導体素子２０と、半導体素子２０と第１配線層を構成する複数の配線１２の少なくとも１つとを接続するワイヤ（導電部材）２１と、回路基板１０の上面に設けられ、半導体素子２０およびワイヤ２１を封止する封止樹脂層３０と、封止樹脂層３０と回路基板１０の端部の一部とを覆う導電性シールド層４０と、を備え、複数のビア１４のいずれかと導電性シールド層４０とは電気的に接続され、第２配線層を構成する複数の配線１３のいずれかはグランド電位になることが可能であり、グランド電位になることが可能な第２配線層を構成する複数の配線１３のいずれかは複数のビア１４のいずれかに引き出し線１９を介して電気的に接続されている半導体装置である。
　・上記「ア．」の【請求項２】、「イ．」、「ウ．」の記載事項、及び図１、図２（ｂ）によれば、導電性シールド層４０と電気的に接続される複数のビア１４のいずれかは、具体的には、回路基板１０の側面において露出する複数のビア１４ｇであり、当該ビア１４ｇの露出面と導電性シールド層４０とが電気的に接続される。
　・上記「ウ．」の段落【００１８】の記載事項、及び図１、図２（ａ）によれば、第１配線層を構成する複数の配線１２は、素子搭載領域２３外に設けられている。
　・上記「エ．」の記載事項、図７（ａ）によれば、絶縁基材１１の下面側において、引き出し線１９と電気的に接続し、第２配線層を構成する複数の配線１３を取り囲むリング状の配線層１９ｒがさらに設けられている。
　したがって、特に図７に示される第３実施形態に係るものに着目し、上記記載事項及び図面を総合勘案すると、上記引用文献２には、次の技術事項が記載されている。
「絶縁基材と、前記絶縁基材の上面側の素子搭載領域外に設けられた第１配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられたランド状の第２配線層を構成する複数の配線と、前記絶縁基材の上面から下面にまで貫通する複数のビアと、を有する回路基板（インターポーザ基板）と、
　前記回路基板の上面側に搭載された半導体素子と、
　前記半導体素子と前記第１配線層を構成する複数の配線の少なくとも１つとを接続するワイヤ（導電部材）と、
　前記回路基板の上面に設けられ、前記半導体素子および前記ワイヤを封止する封止樹脂層と、
　前記封止樹脂層と前記回路基板の端部の一部とを覆う導電性シールド層と、を備えたＦＢＧＡ（Fine pitch Ball Grid Array）型の半導体装置において、
　前記複数のビアのうちの前記回路基板の側面において露出する複数のビアの露出面と前記導電性シールド層とが電気的に接続され、前記第２配線層を構成する複数の配線のうちのグランド電位になることが可能な複数の配線と前記回路基板の側面において露出する複数のビアとを引き出し線を介して電気的に接続し、
　前記引き出し線と電気的に接続し、前記第２配線層を構成する複数の配線を取り囲むリング状の配線層をさらに設けたこと。」
第５　対比・判断
１．本願発明１について
（１）対比
　本願発明１と引用発明とを対比すると、
　ア．引用発明における「接地用端子である複数の第１の端子と、前記第１の端子よりも厚みの薄いシグナル用端子である複数の第２の端子とがマウント部から離間して当該マウント部の周囲の同一の行または列上に配置されたリードフレームと、前記マウント部にマウントされた半導体チップと」によれば、
 (a)引用発明における「マウント部」、マウント部にマウントされた「半導体チップ」、シグナル用端子である「複数の第２の端子」、接地用端子である複数の「第１の端子」は、それぞれ本願発明１でいう「アイランド」、アイランドの上面に設けられた「半導体チップ」、「複数の信号端子」、「接地用端子」に相当し、
 (b)引用発明における、シグナル用端子である「複数の第２の端子」、接地用端子である複数の「第１の端子」はいずれも、マウント部の周囲に配置されるものであることから、少なくとも半導体チップの一対の側部の外周側に配置されたものであるといえ、
 (c)また、引用発明の「半導体チップ」にあっても、相対向する一対の側部を有することは自明といえることである。
　したがって、本願発明１と引用発明とは、「アイランドと、前記アイランドの上面に設けられ、相対向する一対の側部を有する半導体チップと、少なくとも前記半導体チップの一対の前記側部の外周側に配置された複数の信号端子と、少なくとも前記半導体チップの一対の前記側部の外周側に配置された接地用端子と」を備えるものである点で共通するということができる。
　ただし、
　・アイランド、信号端子、及び接地用端子について、本願発明１では、「単層もしくは複数の異なる金属のめっき層により形成された」ものである旨特定するのに対し、引用発明では、そのような特定がない点、
　・さらに、接地用端子について、本願発明１では、「前記信号端子の外周側」に配置されたものである旨特定するのに対し、引用発明では、そのような特定を有していない点、で相違している。
　イ．引用発明における「前記半導体チップの外部接続用のパッドと前記リードフレームの前記第１，第２の端子とを電気的に接合するボンディングワイヤと」によれば、
　引用発明における「ボンディングワイヤ」は、本願発明１でいう「導電性接続部材」に相当し、
　本願発明１と引用発明とは、「前記半導体チップの電極と前記各信号端子とを電気的に接続する導電性接続部材と」を備えるものである点で一致する。
　ウ．引用発明における「前記半導体チップ、前記リードフレーム、及び前記ボンディングワイヤを封止する、エポキシ樹脂を主成分とする封止部材であって、その端面において前記第１の端子の上面と前記第２の端子の上面との間に位置するように形成された段差を有する封止部材と、・・・・前記マウント部の裏面、及び前記第１，第２の端子の裏面は、前記封止部材から露出しており・・」によれば、
 (a)引用発明における、エポキシ樹脂を主成分とする「封止部材」は、本願発明１でいう「封止樹脂」に相当し、
 (b)引用発明にあっても、マウント部の裏面（下面）、及び第１，第２の端子の裏面（下面）が外部に露出するように封止されてなるものであることから、
　本願発明１と引用発明とは、「前記アイランド、前記半導体チップ、前記導電性接続部材、前記信号端子、前記接地用端子を、前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面を外部に露出して封止する封止樹脂と」を備えるものである点で一致する。
　
　エ．引用発明における「前記封止部材の上面及び端面を被覆するように、導電性ペーストを塗布後に焼結または硬化することで形成したり、無電解めっきにより形成される導体層であって、前記封止部材の前記段差において前記第１の端子の上面とは接触（電気的に接続）し、前記第２の端子の上面とは接触（電気的に接続）しない、シールド効果を有する導体層と」によれば、
 (a)引用発明における、無電解めっきなどにより形成されるシールド効果を有する「導体層」は、本願発明１でいう、膜付けされた「シールド金属膜」に相当し、
 (b)引用発明の「導体層」にあっても、封止部材の上面及び端面を被覆し、第１の端子の上面と接触（電気的に接続）されるものであるから、封止部材の外周側面と上面、及び第１の端子の一部に膜付けされてなるものであるといえ、
　本願発明１と引用発明とは、「前記封止樹脂の外周側面および上面、および前記接地用端子の一部に膜付けされたシールド金属膜と」を備えるものである点で一致する。
　
　オ．引用発明における「前記マウント部の裏面、及び前記第１，第２の端子の裏面は、前記封止部材から露出しており、前記封止部材の下面、前記マウント部の裏面、及び前記第１，第２の端子の裏面は略同一面とされてなる」によれば、
　本願発明１と引用発明とは、「前記封止樹脂の下面は、前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面とほぼ同一面とされ、外部に露出されている」点で共通するといえる。
　
　カ．そして、引用発明における「ＱＦＰ（quad flat non-lead package）型の半導体装置」は、本願発明でいう「半導体装置」に相当するものである。
　
　したがって、本願発明１と引用発明とは、
「アイランドと、
　前記アイランドの上面に設けられ、相対向する一対の側部を有する半導体チップと、
　少なくとも前記半導体チップの一対の前記側部の外周側に配置された複数の信号端子と、
　少なくとも前記半導体チップの一対の前記側部の外周側に配置された接地用端子と、
　前記半導体チップの電極と前記各信号端子とを電気的に接続する導電性接続部材と、
　前記アイランド、前記半導体チップ、前記導電性接続部材、前記信号端子、前記接地用端子を、前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面を外部に露出して封止する封止樹脂と、
　前記封止樹脂の外周側面および上面、および前記接地用端子の一部に膜付けされたシールド金属膜とを備え、
　前記封止樹脂の下面は、前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面とほぼ同一面とされ、外部に露出されている、半導体装置。」
である点で一致し、以下の点で相違する。
[相違点１］
　アイランド、信号端子、及び接地用端子について、本願発明１では、「単層もしくは複数の異なる金属のめっき層により形成された」ものである旨特定するのに対し、引用発明では、そのような特定がない点。
［相違点２］
　接地用端子について、本願発明１では、「前記信号端子の外周側」に配置されたものである旨特定するのに対し、引用発明では、そのような特定を有していない点。
（２）相違点についての判断
　まず、上記［相違点２］について検討すると、
　そもそも引用発明は、シグナル用端子である複数の第２の端子の厚みと、接地用端子である複数の第１の端子の厚みとを変えること、具体的には、シグナル用端子である複数の第２の端子の厚みを、接地用端子である複数の第１の端子の厚みよりも薄くすることによって、導電層が、第１の端子の上面とは接触（電気的に接続）し、第２の端子の上面とは接触（電気的に接続）しないように構成したものであって、これら第１の端子及び第２の端子は、マウント部の周囲の同一の行または列上に配置、つまりマウント部から等距離離間して配置されることを前提とするものであるといえ、第１の端子を第２端子の外周側に配置する構成を採用すべき動機付けが見出し難い。
　これに加えて、原査定の拒絶の理由に引用された上記引用文献２についてみても、引用文献２に記載のもの（上記「第４　２．」を参照）はＦＢＧＡ（Fine pitch Ball Grid Array）型の半導体装置であって、上面・下面の配線層やビアを有する回路基板、いわゆるインターポーザ基板を有するタイプのものであるのに対し、引用発明はＱＦＰ（quad flat non-lead package）型の半導体装置（正しくは「ＱＦ
Ｎ
　また、原査定時に提示された上記引用文献３には、「ダイパッド２１及び当該ダイパッド２１周囲の配線導体３０を電解めっきによって形成すること」が記載（段落【００８４】）され、同じく原査定時に提示された上記引用文献４には、「Ｎｉ／Ｐｄめっき製のリードフレームを使用すること」が記載（段落【０００２】）され、同じく原査定時に提示された上記引用文献５には、「めっきやリードフレームで再配線を形成すること」が記載（段落【００４６】）されているにすぎず、本願発明１における、シールド金属膜が膜付けされる接地用端子を「信号端子の外周側」に配置するという発明特定事項については記載も示唆もない。
　なお、原査定の拒絶の理由に引用された上記引用文献６についても、「配線パターンを有する回路基板と、前記回路基板上に実装された電子部品と、前記電子部品を封止する封止樹脂層とを備える電子回路モジュールが分離予定ラインを挟んで複数配列された集合基板に対して、その下面に溝形成用ダイシングテープに貼り付けたこと」が記載（例えば【請求項１】）されているにすぎず、本願発明１の上記発明特定事項については記載も示唆もない。
　したがって、他の相違点（上記［相違点１］）について判断するまでもなく、本願発明１は、引用発明及び引用文献２−５に記載の技術事項に基づいて当業者が容易に発明をすることができたものとすることはできない。
２．本願請求項２−８について
　請求項２−８は、請求項１に従属する請求項であり、本願発明２−８も、本願発明１における、シールド金属膜が膜付けされる接地用端子を「信号端子の外周側」に配置するという発明特定事項を備えるものであるから、本願発明１と同じ理由により、引用発明及び引用文献２−５に記載の技術事項に基づいて当業者が容易に発明をすることができたとはいえない。
３．本願請求項９について
　本願発明９は、本願発明１に対応する方法の発明であり、本願発明１における、シールド金属膜が膜付けされる接地用端子を「信号端子の外周側」に配置するという発明特定事項と同じ発明特定事項を備えるものであるから、本願発明１と同様の理由により、引用発明及び引用文献２−６に記載の技術事項に基づいて当業者が容易に発明をすることができたとはいえない。
４．本願請求項１０−１２について
　請求項１０−１２は、請求項９に従属する請求項であり、本願発明１０−１２も、本願発明９における、シールド金属膜が膜付けされる接地用端子を「信号端子の外周側」に配置するという発明特定事項を備えるものであるから、本願発明９と同じ理由により、引用発明及び引用文献２−６に記載の技術事項に基づいて当業者が容易に発明をすることができたとはいえない。
第６　むすび
　以上のとおり、本願発明１−１２は、引用発明及び引用文献２−６に記載の技術事項に基づいて当業者が容易に発明をすることができたものとすることはできないから、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。