【事件の表示】
　特願２０１０−２９３１９８「集積ダイアモンド変換画素化撮像装置及びその製造方法」拒絶査定不服審判事件〔平成２３年　７月１４日出願公開、特開２０１１−１３９０６９、請求項の数（１８）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２２年１２月２８日（パリ条約による優先権主張２００９年１２月３０日，フランス）の外国語書面出願であって，その手続の経緯は以下のとおりである。
　平成２５年１２月１８日　　審査請求
　平成２６年　９月１６日　　拒絶理由通知（起案日）
　平成２７年　３月　３日　　意見書及び誤訳訂正書の提出
　平成２７年１１月１８日　　拒絶理由通知（起案日）
　平成２８年　５月１７日　　意見書及び誤訳訂正書の提出
　平成２８年　８月３１日　　拒絶査定（起案日）
　平成２９年　１月　５日　　審判請求
第２　原査定の概要
　１　原査定
　原査定（平成２８年８月３１日付け拒絶査定）の概要は次のとおりである。
「この出願については，平成２７年１１月１８日付け拒絶理由通知書に記載した理由１によって，拒絶をすべきものです。
　なお，意見書及び誤訳訂正書の内容を検討しましたが，拒絶理由を覆すに足りる根拠が見いだせません。
［理由１（特許法第２９条第２項）について］
・請求項１〜２，７〜８，１０
・引用例１〜３，６
・備考
　本願の請求項１と引用例１を比較すると，両者は以下の２点で相違し，その余の点で一致するものと認められる。
（１）本願の請求項１は「該ダイアモンド層（１０４）と前記電子回路（１１０，２１０）との間に配置された誘電層（１０６，２０６）」を備えるのに対し，引用例１は備えていない点。
（２）本願の請求項１は「半導体材料層」が「１μｍに等しいかそれより薄い厚さを有し」ているのに対し，引用例１には，半導体材料層の厚さが特定されていない点。
　上記相違点について検討する。
　まず，ダイアモンド層とシリコン層との間に誘電層を備えた基板構造自体は，引用例２，３及び６に記載された周知の構造であるから，引用例１に開示された，ダイヤモンド層とシリコン層の積層構造を含むＳＯＤ検出器を当該周知の基板に形成することは，当業者が容易に想到し得たことであるといえる。よって相違点（１）は進歩性を有さない。
　また，「半導体材料層」の厚さは当業者の設計事項であり，さらに，引用例３の段落［０００５］には，上記周知の基板構造において半導体活性層（半導体材料層に相当）の厚さを０．１〜１μｍとすることが記載されているから，引用例１においてシリコン層の厚さを「１μｍに等しいかそれより薄い厚さ」とすることも，適宜なし得たことであるといえる。よって相違点（２）は進歩性を有さない。
　したがって，本願の請求項１は引用例２〜３，６に示される周知技術に照らし，引用例１に基づいて当業者が容易になし得たものである。また，本願の請求項２，７〜８，１０も同様に，当業者が容易になし得たものである。
　……（中略）……
・請求項３〜６，９
・引用例１〜９
・備考
　上記拒絶理由通知書で指摘したとおり，本願の請求項３〜５は引用例１〜４，６から，本願の請求項６は引用例１〜３，６〜９から，本願の請求項９は引用例１〜４，６から，当業者が容易になし得たものである。
　以上のとおり，本願の請求項１〜１０は引用例１〜９から当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
＜拒絶の理由を発見しない請求項＞
　請求項１１〜１８に係る発明については，現時点では，拒絶の理由を発見しない。
＜引用文献等一覧＞
１.LAGOMARSINO S ET AL，New perspectives of the Silicon-On-Diamond material，9TH INTERNATIONAL CONFERENCE ON LARGE SCALE APPLICATIONS AND RADIATION HARDNESS OF SEMICONDUCTOR MATERIALS，イタリア，２００９年　９月３０日，pp.1-8
２.特開平６−１３２１８４号公報
３.特開平８−１０７２０９号公報
４.特開２００６−２４７８７号公報
５.特開平０５−３０８１４９号公報
６.特開２００９−１５８５２８号公報
７.特開２００１−２９１８５４号公報
８.特開平１−２９１４６０号公報
９.特開昭５７−１１４２９２号公報」
　２　拒絶理由通知
　原査定の根拠となった平成２７年１１月１８日付け拒絶理由通知の概要は次のとおりである。
「１．（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　……（中略）……
　　　　　記　　　（引用文献等については引用文献等一覧参照）
●理由１（進歩性）について
・請求項　１，２，７，８，１０
・引用文献等　１〜３，６
・備考
　引用文献２には，ダイアモンド層３０とＳｉ層２０との間に絶縁層２６を形成した構成が記載されている（段落１１〜段落１７，図１〜図３）。
　引用文献３には，ダイアモンド層１と半導体活性層１９との間に絶縁層２を形成した構成が記載されている。また，半導体活性層１９の厚さは，０．１〜１μｍであることが記載されている。（段落５，段落６，図５）
　引用文献６には，単結晶ＳｉＣ基板１０において，ＳｉＣに代えてダイヤモンドを用いてもよいこと，ＳｉＣ基板上に保護膜１４を介してシリコン層２１を形成し，ＣＭＯＳ回路を形成することが記載されている（段落２９〜段落６７，８９，図１〜図８）。ＣＭＯＳ回路は，絶縁膜２４によって覆われている。
　ダイアモンド層と電子回路層との間に誘電体層を配置することは，引用文献２，引用文献３，引用文献６に記載されているように周知である。
　引用文献２，３，６に記載の周知の技術を，引用文献１に記載の素子に適用し，誘電層がダイアモンド層と電子回路との間に配置されている構成とすることは，当業者が容易になし得ることである。また，半導体活性層の厚さを１μｍ以下とすることも引用文献３に記載されている。
　……（中略）……
・請求項　１，２，３，５，６，９，１０
・引用文献等　３，５
・備考
　引用文献５には，ダイヤモンドの光電変換層を用いた軟Ｘ線検出素子が記載（段落７〜段落１７，図６）されている。ダイヤモンド層と電子回路との間には，第三アルミニウム電極Ｇと絶縁層Ｊが形成されている。絶縁層Ｊは，パシベーション膜に相当する。
　引用文献３に記載されているように，半導体活性層の厚さを１μｍ以下とすることは適宜なし得ることである。
　また，フィルタを設けることは周知技術であり，適宜なし得ることである。
　……（中略）……
＜拒絶の理由を発見しない請求項＞
　請求項（１１−１８）に係る発明については，現時点では，拒絶の理由を発見しない。拒絶の理由が新たに発見された場合には拒絶の理由が通知される。
　　　　　　　　　　　　　＜引用文献等一覧＞
１.LAGOMARSINO S ET AL，New perspectives of the Silicon-On-Diamond material，9TH INTERNATIONAL CONFERENCE ON LARGE SCALE APPLICATIONS AND RADIATION HARDNESS OF SEMICONDUCTOR MATERIALS，イタリア，２００９年　９月３０日，pp.1-8（平成２６年９月１６日付拒絶理由通知の引用文献１）
２.特開平６−１３２１８４号公報（周知技術を示す文献：新たな引用文献）
３.特開平８−１０７２０９号公報（周知技術を示す文献：新たな引用文献）
４.特開２００６−２４７８７号公報（平成２６年９月１６日付拒絶理由通知の引用文献２）
５.特開平０５−３０８１４９号公報（新たな引用文献）
６.特開２００９−１５８５２８号公報（新たな引用文献）
７．特開２００１−２９１８５４号公報（平成２６年９月１６日付拒絶理由通知の引用文献５）
８.特開平１−２９１４６０号公報（平成２６年９月１６日付拒絶理由通知の引用文献６）
９.特開昭５７−１１４２９２号公報（平成２６年９月１６日付拒絶理由通知の引用文献７）」
第３　本願発明
　本願の請求項１〜１８に係る発明（以下，それぞれ「本願発明１」〜「本願発明１８」という。）は，平成２８年５月１７日に提出された誤訳訂正書で補正された特許請求の範囲の請求項１〜１８に記載された事項により特定される以下のとおりのものである。
　１　本願発明１
「　【請求項１】
　数個の画素を含み，各々の画素が少なくとも，
　−第１の電極（１２２，２０４）及び第２の電極（１０２）の間に配置されたダイアモンド層（１０４）の一部であって，光子及び／または高エネルギー粒子放射の電気信号への変換を達成することのできる一部と，
　−前記電気信号の増幅及び／または読出しのための電子回路（１１０，２１０）であって，少なくとも前記第１の電極（１２２，２０４）に電気的に接続され，及び１μｍに等しいかそれより薄い厚さを有し，及び同様に，前記ダイアモンド層（１０４）及び該ダイアモンド層（１０４）と前記電子回路（１１０，２１０）との間に配置された誘電層（１０６，２０６）を含んでいるＳＯＤ型基板の表面層を形成している半導体材料層（１０８）の一部で作られた電子回路（１１０，２１０）と，
　を含んでいる撮像装置（１００，１５０，２００）。」
　２　本願発明２
「　【請求項２】
　前記電子回路（１１０，２１０）は，一つまたはそれ以上のＰＤ−ＳＯＩまたはＦＤ−ＳＯＩ型のトランジスタ（２１０ａ，２１０ｂ）を含んでいる請求項１に記載の撮像装置（１００，１５０，２００）。」
　３　本願発明３
「　【請求項３】
　前記第１の電極（１２２）及び前記電子回路（１１０）は，前記ダイアモンド層（１０４）の第１の面の位置に並んで配置されている請求項１または２に記載の撮像装置（１００，１５０）。」
　４　本願発明４
「　【請求項４】
　前記第１の電極（１２２）は，誘電材料（１１８）により少なくとも部分的に被覆された側壁を含んでおり，前記側壁は，前記ダイアモンド層（１０４）の第１の面に位置する前記第１の電極（１２２）の下部壁と直角にある請求項３に記載の撮像装置（１００，１５０）。」
　５　本願発明５
「　【請求項５】
　前記ダイアモンド層（１０４）の第１の面と対向する第２の面の前面に配置され，おおよそ３８０と７８０ｎｍの間を備えた波長の放射を吸収することのできるフィルタリング手段を含んでいる請求項３または４に記載の撮像装置（１００，１５０）。」
　６　本願発明６
「　【請求項６】
　前記第１の電極（２０４）は，前記ダイアモンド層（１０４）に対して配置されており，及び前記電子回路（２１０）と前記ダイアモンド層（１０４）との間に配置されている請求項１または２に記載の撮像装置（２００）。」
　７　本願発明７
「　【請求項７】
　前記ダイアモンド層（１０４）は，前記第１の面上に位置する核生成部分を含み，前記第１の電極（１２２）が，前記ダイアモンド層（１０４）の前記核生成部分内に形成されたリセス内に部分的に配置されている請求項３ないし５のいずれか一項に記載の撮像装置（１００，１５０）。」
　８　本願発明８
「　【請求項８】
　前記ダイアモンド層（１０４）は，前記第１の電極（１２２）が配置される面とは反対の一面に位置する核生成部分を含む，請求項１ないし６のいずれか一項に記載の撮像装置（１００，１５０，２００）。」
　９　本願発明９
「　【請求項９】
　少なくとも前記電子回路（１１０，２１０）を被覆している少なくとも一つのパッシベイション層（１１２，２１２）をさらに備えており，前記電子回路（１１０，２１０）は，前記パッシベイション層（１１２，２１２）上に配置された電気相互接続層（１２４，２２４）の少なくとも一部を通して，及び少なくとも前記パッシベイション層（１１２，２１２）を通して作られたビア（１２３，２２３）を通して，前記第１の電極（１２２，２０４）に電気的に接続されており，及び前記電気相互接続層（１２４，２２４）の前記部分を前記電子回路（１１０，２１０）に，及び前記第１の電極（１２２，２０４）に電気接続している請求項１ないし８のいずれか一項に記載の撮像装置（１００，１５０，２００）。」
　１０　本願発明１０
「　【請求項１０】
　数個の画素を含む撮像装置（１００，１５０，２００）の製造方法であって，各々の画素は，少なくとも
　−１μｍに等しいかまたはそれより薄い厚さで，及びダイアモンド層（１０４）を含んでいるＳＯＤ型基板の表面層を形成している半導体材料層（１０８）の一部において，電気信号の増幅及び／または読出しのための電子回路（１１０，２１０）を形成する段階であって，前記基板は同様に，前記ダイアモンド層（１０４）と前記電子回路（１１０，２１０）との間に配置された第１の誘電層（１０６，２０６）を含んでいる段階と，
　−第１の電極（１２２，２０４）を作成する段階であって，光子及び／または粒子放射を電気信号に変換することのできる前記ダイアモンド層（１０４）の一部が，前記第１の電極（１２２，２０４）と第２の電極（１０２）との間に配置されるようにする段階と，
　−少なくとも前記第１の電極（１２２，２０４）と前記電子回路（１１０，２１０）との間に電気接続（１２３，１２４，２２３，２２４）を作成する段階と，
　を含んでいる方法。」
　１１　本願発明１１
「　【請求項１１】
　前記第１の電極（１２２）の作成は，少なくとも以下の段階
　ａ）前記電子回路（１１０）及び前記半導体材料層（１０８）を被覆するパッシベイション層（１１２）を堆積する段階と，
　ｂ）前記パッシベイション層（１１２）及び前記半導体層（１０８）内に，及び前記電子回路（１１０）に隣接しているキャビティ（１１４）を形成する段階と，
　ｃ）少なくとも前記キャビティ（１１４）の壁に対して第２の誘電層（１１８）を堆積する段階と，
　ｄ）前記第２の誘電層（１１８）の一部をエッチングする段階であって，前記キャビティ（１１４）内に下部壁を形成し，前記ダイアモンド層（１１４）の第１の面の一部（１２０）を剥離する段階と，
　ｅ）前記ダイアモンド層（１０４）の第１の面に対して，前記キャビティ（１１４）内に位置された導電材料の一部を作成し，前記第１の電極（１２２）を形成する段階と，
　を実施することによって達成される請求項１０に記載の方法。」
　１２　本願発明１２
「　【請求項１２】
　前記第１の電極（１２２）の形成は，少なくとも以下の段階
　ａ）前記半導体材料層（１０８）内に，前記電子回路（１１０）に隣接しているキャビティを形成する段階と，
　ｂ）少なくとも前記キャビティの壁に対して第２の誘電層（１１８）を堆積する段階と，
　ｃ）前記キャビティ内に下部壁を形成するために第２の誘電層（１１８）の一部をエッチングし，前記ダイアモンド層（１０４）の第１の面の一部（１２０）を剥離する段階と，
　ｄ）前記ダイアモンド層（１０４）の第１の面に対して，前記第１の電極（１２２）を形成するために，前記キャビティ内に位置した導電材料の一部を形成する段階と，
　ｅ）前記第１の電極（１２２），前記電子回路（１１０），及び前記半導体材料層（１０８）を被覆するパッシベイション層（１１２）を堆積する段階と，
　を実施することによって達成される請求項１０に記載の方法。」
　１３　本願発明１３
「　【請求項１３】
　前記第１の誘電層（１０６）は，前記ダイアモンド層（１０４）の第１の面と前記半導体材料層（１０８）との間に配置され，エッチングの段階ｄ）または前記キャビティを形成する段階ａ）は同様に，前記キャビティ（１１４）の下部壁上で前記第１の誘電層（１０６）の一部をエッチングする段階を含んでいる請求項１１または１２に記載の方法。」
　１４　本願発明１４
「　【請求項１４】
　前記ダイアモンド層（１０４）は，その第１の面上に位置された核生成部分を含んでおり，エッチングの段階ｃ）またはｄ）は同様に，前記キャビティ（１１４）内の前記ダイアモンド層（１０４）の核生成部分をエッチングする段階を含んでいる請求項１１ないし１３のいずれか一項に記載の方法。」
　１５　本願発明１５
「　【請求項１５】
　前記ＳＯＤ型基板は，前記半導体材料層（１０８）と前記ダイアモンド層（１０４）との間に位置された導電材料からなる層（２０２）を含んでおり，前記第１の電極（２０４）を形成する段階は，少なくとも該第１の電極（２０４）のパターンと一致するパターンに従って，前記半導体層（１０８）と前記導電層（２０２）のエッチングの実施により達成され，前記第１の電極（２０４）は，前記ダイアモンド層（１０４）に対して，及び前記電子回路（２１０）と前記ダイアモンド層（１０４）との間に配置されている請求項１０に記載の方法。」
　１６　本願発明１６
「　【請求項１６】
　前記第１の誘電層（１０６）が，前記導電材料層（２０２）と前記半導体材料層（１０８）との間に位置され，及び前記第１の電極（２０４）の形成の間に，前記第１の電極（２０４）が前記ダイアモンド層（１０４）に対して位置され，及び前記誘電層の残余部分（２０６）と前記ダイアモンド層（１０４）との間に位置されるような方法で，前記第１の誘電層（１０６）を同様に，前記第１の電極（２０４）のパターンと一致するパターンに従ってエッチングする請求項１５に記載の方法。」
　１７　本願発明１７
「　【請求項１７】
　前記第１の電極（２０４）を形成する段階と，前記電気接続（２２３，２２４）を形成する段階との間に，少なくとも前記電子回路（２１０）及び前記第１の電極（２０４）を被覆する平坦化層（２１２）を堆積する段階の実施を追加的に含んでいる請求項１５または１６に記載の方法。」
　１８　本願発明１８
「　【請求項１８】
　前記第１の電極（１２２，２０４）と前記電子回路（１１０，２１０）との間の電気接続（１２３，１２４，２２３，２２４）を形成する段階は，少なくとも以下の段階
　ｆ）前記パッシベイション層（１１２，２１２）及び／または前記第１の電極（１２２，２０４）を通って前記第１の電極（１２２，２０４）及び前記電子回路（１１０，２１０）に電気接続される貫通ビア（１２３，２２３）を形成する段階と，
　ｇ）前記パッシベイション層（１１２，２１２）上に電気相互接続層（１２４，２２４）を形成する段階であって，前記電気相互接続層（１２４，２２４）の少なくとも一部及び前記貫通ビア（１２３，２２３）が前記第１の電極（１２２，２０４）を前記電子回路（１１０，２１０）に電気的に接続させるようにする段階と，
　を実施することによって達成される請求項１１ないし１４のいずれか一項，または請求項１７に記載の方法。」
第４　引用刊行物及び引用発明等
　１　引用例１について
　（１）引用例１の記載
　原査定の拒絶の理由に引用された刊行物である S.Logomarsino et al，“New perspectives for the Silicon-On-Diamond material”，9th International Conference on Large Scale Applications and Radiation Hardness of Semiconductor Detectors，イタリア，2009年9月30日，pp.1-8（以下，「引用例１」という。）には，Figure１〜３とともに次の事項が記載されている（下線は，参考のため，当審において付したもの。以下同様である。）。
　　ア　“1. Semiconductor On Diamond Research
　　Several works have been reported in recent years on the implementaion of the widely diffused Silicon On Insulator system[1] with the Silicon On Diamond (SOD) concept[2,3], due to the extremely favorable thermal propeties of diamond. GaN-On Diamond has also been proposed and commerialized for application in power electronics[4].
 ……
　In the next section we discuss and compare our experimental and theoretical results and in the following ones we discuss the two research lines presently pursued by our collaboration. One line is aimed to develop the prototype of a monolithic SOD radiation detector where the diamond is the sensor connected by Through Silicon Vias (TSV) to the processing electronics.”
（第２頁第２〜３０行，当審訳：１．ダイアモンド上の半導体の研究
　近年，ダイヤモンドのきわめて良好な熱的性質のため，Silicon On Diamond(SOD)の構成[2,3]により，広く拡散したシリコン・オン・インシュレータシステム[1]の実装に関するいくつかの研究が報告されている。GaN-On Diamondもまた，パワーエレクトロニクスの用途向けに，提案され商品化されている[4]。
　……
　次のセクションでは，我々の実験的・理論的結果を議論し，比較し，以下では我々の共同研究によって現在追求されている２つの研究ラインについて議論する。一本目のラインは，モノリシックＳＯＤ放射線検出器のプロトタイプを開発することを目的としており，該検出器は，ダイヤモンドがシリコン貫通ビア（ＴＳＶ）によって処理電子回路に接続されるセンサである。）
　　イ　“3. 
SOD Monolithic Pixel Detectors
　　The development of high resolution sensors has involved a strong research effort during the last three decades[8]. Pixel sensors are routinely used in optical imaging for commercial purposes, but their application in High Energy Physics (HEP) and space experiments is still a subject of intense investigation. Three are the main issues of the development of the pixel technology. One is the pixel sensitive volume which is correlated to the signal-to-noise ratio (S/N) performances. One other is 
the pixel density
the sensor
　……
　　Another interesting item for the pixel detector development is the growth of the 3D integrated electronics technique, where several thin layers (tiers) are stacked together and connected by Through Silicon Via (TSV). Each layer has its functionality and its technology. 3D stacks sitting on an optical sensor with all silicon material are now in agenda.
　　We believe indeed that our SOD technique is a good opportunity to build up a 3D stack based on a diamond sensor. At present we intend to limit ourselves to an unique silicon layer, the read out electronics chip. The aim of the project is sketched in Fig.1 and it is addressed to HEP applications, but the technology can be applied in any field where diamond plays the role of sensor.
　　The fabrication of TSV is the main issue of this line of research. 
Since we want to bond directly an electronic die to diamond, pre or post-processing implementation of TSV has to be followed by ohmic contact fabrication at the Si-diamond interface.
（第４頁第１６行〜第５頁第１０行，当審訳：３．
ＳＯＤモノリシックピクセル検出器
　高分解能センサーの開発には，過去３０年にわたり強い研究努力がなされている[8]。ピクセルセンサーは，商業目的で光学イメージングに日常的に使用されているが，高エネルギー物理学(ＨＥＰ)及び宇宙実験におけるその応用は依然として研究の対象である。ピクセル技術開発の主要な問題は３つある。１つは，信号対雑音比(Ｓ／Ｎ)性能に相関するピクセルの感度である。もう１つは
画素密度
センサー
　……
　ピクセル検出器開発のもう1つの興味深い項目は，いくつかの薄層（層）が一緒に積み重ねられ，貫通シリコンビア(ＴＳＶ)によって接続される３Ｄ集積エレクトロニクス技術の進歩です。３Ｄスタック上に設けられるすべてのシリコン材料を使用した光センサーが現在話題になっている。
　我々のＳＯＤ技術は，ダイヤモンドセンサーに基づく３Ｄスタックを構築する良い機会であると確信する。現在，我々は，独自のシリコン層と，読み出されたエレクトロニクスチップに特化しようと考えている。このプロジェクトの目的は図１に示されており，ＨＥＰアプリケーションに向けられているが，この技術はダイヤモンドがセンサー上で役割を果たすあらゆる分野に適用することができる。
　ＴＳＶの作成は，この研究の主要課題である。
電子ダイを直接ダイヤモンドに結合したいので，Ｓｉ−ダイヤモンド界面でのオーミックコンタクトの形成に引き続くＴＳＶ作成の前処理または後処理が実施されなければならない。
　　ウ　“
　Figure １: Schematics of a monolithic SOD detector. 
Ohmic contacts are coated on the two diamond sides ensuring the required polarization.
Collection of the radiation generated charge
（第５頁の図１及びその説明，当審訳：図１　モノリシックＳＯＤ検出器の概略図。
必要な分極を確保するために，オーミックコンタクトが２つのダイヤモンドの側面上を被覆している
放射線発生電荷の収集は，ＴＳＶのビアを介してＳＯＤチップのシリコン側のフロントエンドエレクトロニクスに接続されているコンタクトで得られる
　　エ　図１には，下面にオーミックコンタクト層が形成されているダイヤモンド層には電界(Ｅ)が印加されていること，
前記ダイヤモンド層内を粒子が通過した軌跡には電子(ｅ)と正孔(ｈ)が生成されていること
前記シリコン(Ｓｉ)層内に形成されたＴＳＶと前記シリコン(Ｓｉ)層上に形成された多層配線を介して，前記ダイヤモンド層の上面に形成された前記薄膜状の層と前記シリコン(Ｓｉ)層上に形成されたトランジスタとが接続されている
　（２）引用例１に記載された発明
　　ア　引用発明１
　上記（１）イの“SOD Monolithic Pixel Detectors”（ＳＯＤモノリシックピクセル検出器），“the pixel density”（画素密度）という記載から，引用例１の「３．ＳＯＤモノリシックピクセル検出器」の節に記載された「センサー」は，複数の「ＳＯＤモノリシックピクセル検出器」で形成されていると認められる。
　また，上記（１）イの“Since we want to bond directly an electronic die to diamond, pre or post-processing implementation of TSV has to be followed by ohmic contact fabrication at the Si-diamond interface.”（当審訳：電子ダイを直接ダイヤモンドに結合したいので，Ｓｉ−ダイヤモンド界面でのオーミックコンタクトの形成に引き続くＴＳＶ作成の前処理または後処理が実施されなければならない。）という記載，上記（１）ウの“Ohmic contacts are coated on the two diamond sidesensuring the required polarization.”（当審訳：Ohmic contacts are coated on the two diamond sidesensuring the required polarization.）という記載，及び，上面に薄膜上の層が設けられ，下面にはオーミックコンタクト層が形成されているダイヤモンド層に電界(Ｅ)が印加されるという図１の記載から，ダイヤモンド層の上面に設けられた前記薄膜上の層は，オーミックコンタクト層となる導電体の層であると認められる。
　したがって，上記（１）ア〜エより，引用例１には次の発明（以下，「引用発明１」という。）が記載されている。
「複数のＳＯＤモノリシックピクセル検出器で形成されるセンサーであって，各ＳＯＤモノリシックピクセル検出器は，
　下面に形成されているオーミックコンタクト層と上面に設けられたオーミックコンタクト層となる導電体の層との間に設けられたダイヤモンド層であって，放射線が照射されると電荷を生成するダイヤモンド層と，
　前記ダイヤモンド層を下層とするＳＯＤ構成の上層となるシリコン(Ｓｉ)層上に形成され，前記導電体の層と前記シリコン(Ｓｉ)層内に形成されたＴＳＶのビア及び前記シリコン(Ｓｉ)層上に形成された多層配線を介して収集された前記生成した電荷が供給されるトランジスタを有する電子ダイと，
を有するセンサー。」
　　イ　引用発明２
　そうすると，引用発明１を製造方法の形式で表現した発明として，引用例１には次の発明（以下，「引用発明２」という。）が記載されていると認められる。
「複数のＳＯＤモノリシックピクセル検出器で形成されるセンサーの製造方法であって，各ＳＯＤモノリシックピクセル検出器の製造は，
　ダイヤモンド層を下層とするＳＯＤ構成の上層となるシリコン(Ｓｉ)層上に，トランジスタを有する電子ダイを形成するステップと，
　放射線が照射されると電荷を生成する前記ダイヤモンド層の上面にオーミックコンタクト層となる導電体の層を設けるステップであって，前記ダイヤモンド層が，その下面に形成されているオーミックコンタクト層と前記導電体の層との間に配置されるように前記オーミックコンタクト層となる導電体の層を設けるステップと，
　前記シリコン(Ｓｉ)層内にＴＳＶのビアを形成し，前記シリコン(Ｓｉ)層上に多層配線を形成して，前記ＴＳＶのビア及び前記多層配線により，前記オーミックコンタクト層となる導電体の層と前記電子ダイが有するトランジスタとを電気的に接続するステップと，
を含む方法。」
　２　引用例２について
　原査定の拒絶の理由に引用された刊行物である特開平６−１３２１８４号公報（以下，「引用例２」という。）には，「埋込み絶縁層を有する接着ウェハ構造」（発明の名称）について図１〜１０とともに次の事項が記載されている。
　（１）「【０００１】
【産業上の利用分野】本発明はウェハ構造及びこの製造方法に関する。詳細にいえば，本発明は絶縁層を含むウェハ構造に関する。
【０００２】
【従来の技術】「埋込み絶縁」層を有するウェハ構造はＢｉＣＭＯＳプロセスによって製造される半導体デバイスに特に有用である。ＢｉＣＭＯＳプロセスは集積回路処理技術で，バイポーラ・トランジスタを相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを含んでいる基板ウェル内に形成できるようにするものである。ＢｉＣＭＯＳ半導体デバイスの例としては，「パワー・ハングリー」エミッタ結合論理（ＥＣＬ）バイポーラ回路をシリコン・オン・インシュレータ（ＳＯＩ）構造上に使用しているものがある。ＥＣＬ回路は論理素子及びバイポーラ・ドライバとして働く。これらのＥＣＬ回路の欠点の１つは，これらの回路がかなりの熱を発生し，発生した熱がトラップされ，温度を正常な作動には受け入れられないところまで上昇させることである。
【０００３】温度に対して敏感であることに加えて，シリコン・デバイスは放射線（たとえば，α線や宇宙線）に敏感である。シリコン・デバイスの放射線感度を低下させるためには，放射線経路に沿った放射線の衝撃によって発生した正孔／電子対に対してデバイスの集合容積を下げる必要がある。集合容積はシリコン・デバイス構造に「埋込み絶縁」層を組み込むことによって下げられる。
　……（中略）……
【０００６】デバイスを低温に維持する他の方法は，米国特許第４９８１８１８号明細書に示されているように，半導体デバイス構造内に多結晶ダイヤモンド層を組み込むことである。…（中略）…
【０００７】しかしながら，上記米国特許の教示にしたがって製造されたデバイスには欠点がある。たとえば，ＳｉＣ上にエピタキシャル成長した半導体の結晶品質には格子不整合などの欠陥が生じる。さらに，ＣＶＤダイヤモンド層は半導体デバイスの支持基板となるものであり，したがって，比較的厚いＣＶＤダイヤモンド層である必要がある。さらにまた，上記米国特許明細書のダイヤモンド基板が露出しているので，酸素中での高温高エネルギー・プロセス（酸化，プラズマ・アッシングなどの）という以降のデバイス製造ステップが基板を腐食する。したがって，上記米国特許のダイヤモンド層によって，絶縁トレンチ形成，フィールド絶縁，及びレジスト剥離などのプロセスに対する処理ステップを行うのはきわめて困難である。
【０００８】
【発明が解決しようとする課題】本発明の目的は，上述の問題のない埋込み絶縁層を有するウェハ構造を提供することである。さらに本発明の目的は，このような構造が格子不整合欠陥をほとんど有さず，また最適な熱拡散性を有し，さらにまた，このような構造が絶縁トレンチ形成に適したものであるウェハ構造を提供することである。」
　（２）「【００１１】
【実施例】図１を参照すると，本発明による接着ウェハ構造１０は第１主ウェハ２０及び２次ハンドル・ウェハ２２からなっている。主ウェハ２０は底面に酸化物層２６ａが形成されている基板２４を含んでいる。基板２４は１００−６５０μｍ程度の厚さを有するシリコン原基板を含んでいることが好ましい。シリコン原基板は約３２ｘ１０−７Ｃ−１の熱膨張係数を有している。さらに，シリコン原基板の不良密度はきわめて低い。基板２４をシリコンに関して説明したが，基板２４をゲルマニウム原基板で構成できることを理解すべきである。
【００１２】酸化物層２６ａは約１０−５００Åの範囲の厚さを有する薄い酸化物層からなっている。酸化物層２６ａを周知の酸化技法によって形成し，これによって基板２４の頂面及び底面の両方を酸化することも，あるいは一方面だけ（説明を簡単にするため，以下では底面だけを取り上げる）を酸化することもできる。酸化物層２６ａは厚さ２５０Åのシリコン酸化物層，たとえば，２酸化シリコン（ＳｉＯ２）からなり，約８００℃の酸素雰囲気中で熱成長させたものであることが好ましい。あるいは，酸化物層２６ａは多結晶付着したＣＶＤ酸化物または蒸着酸化物であって，基板２４上でのシリコンの消費を排除したものであってもかまわない。
【００１３】２次ハンドル・ウェハ２２は頂面に絶縁層３０が形成された基板２８からなる。基板２８は１００−６５０μｍ程度の厚さを有するシリコン原基板を含んでいることが好ましい。基板２８もゲルマニウム原板で構成されていてもかまわない。基板２８の頂面には，絶縁層３０が形成されている。
絶縁層３０は０．０１ないし１．０μｍの範囲の厚さを有するダイヤモンド絶縁層を含む
ダイヤモンドが１８ｘ１０
−７
Ｃ
−１
という熱膨張係数を有しており，これがシリコンの係数（３２ｘ１０
−７
Ｃ
−１
）とほぼ合致している
熱成長ＳｉＯ
２
よりも３桁高い熱伝導度（１８−２０Ｗ／ｃｍ　Ｋ）を有している
ＣＶＤダイヤモンド・フィルムは３ないし６の誘電率（プロセスによって異なる），及び１ｘ１０
１０
ないし１ｘ１０
１６
Ω−ｃｍの低い誘電抵抗率（プロセスによって異なる）を有している
【００１４】さらに図１において，酸化物層２６ｂが絶縁層３０の頂面に形成されている。酸化物層２６ｂには２つの機能がある。第１は，酸化物層２６ｂは絶縁層３０の頂面の粗さを解消するためのバッファ層を提供する。第２に，酸化物層２６ｂを酸化物層２６ａとの接着に使用して，主ウェハ２０を２次ハンドル・ウェハ２２に接着する。好ましい実施例において，絶縁層３０がダイヤモンド層を含んでいるため，酸化物層２６ｂを熱成長させるのではなく，ダイヤモンド層上に付着させなければならない。ダイヤモンド・フィルムの熱酸化によって揮発性材料が生じ，ダイヤモンド・フィルムが分解してしまうからである。酸化物層２６ｂを酸化物層２６ａと同様な材料，すなわちシリコン酸化物で構成するのが好ましい。さらに，酸化物層２６ｂがダイヤモンド層の頂面の粗さを解消するための０．１μｍ超の初期厚さを有する多結晶付着ＳｉＯ２であることが好ましい。次いで，酸化物層２６ｂを０．１μｍ未満の厚さまで，たとえば，適当な周知の化学機械的研磨によって，平面化する。結果として，酸化物層２６ｂは従来技術で使用されている厚さが０．５μｍのＳｉＯ2の絶縁層に関して比較的薄い（すなわち，０．１μｍ未満ないし２０％未満の厚さ）ものとなる。
【００１５】次いで，
主ウェハ２０を２次ハンドル・ウェハ２２に接着させて配置し，酸化物層２６ａ及び２６ｂが密着するようにする。次いで，ウェハ２０及び２２を９００℃と１１００℃の間の温度で，たとえば，２時間の間熱処理する。結果として，酸化物層２６ａ及び２６ｂを接着し，図２に示すように単一の酸化物層２６を形成する
　……（中略）……
【００１７】
得られる図３のウェハ構造１０は，それ故，基板２４に半導体デバイスを形成するのに適したものである
　３　引用例３について
　原査定の拒絶の理由に引用された刊行物である特開平８−１０７２０９号公報（以下，「引用例３」という。）には，「トランジスタ回路」（発明の名称）について図１〜６とともに次の事項が記載されている。
　（１）「【０００３】パワーＭＯＳ電界効果トランジスタとしては，従来ではＶＤＭＯＳ電界効果トランジスタなどの縦形構造の素子が用いられているが，スイッチング電源の小形化の要請に応じたスイッチング周波数の高周波化に併せて寄生容量の小さいＳＯＩ基板を用いた横形パワーＭＯＳ電界効果トランジスタの使用も検討されるようになった（例えばT.Sakai,S.Matsumoto,I.J.Kim,T.Yachi,and T.Fukumitsu,Potential of SOI Power MOSFETs as a Switching Device for Megahertz DC/DC Converters,in Proc.IEEE PESC,Taipei,pp.450-456,1994.）。
【０００４】
図５（ａ），（ｂ）は
ＳＯＩ基板に形成された従来の横形パワーＭＯＳ電界効果トランジスタ回路の構成を説明する
【０００５】このような構成において，
基板１は，単結晶シリコン，多結晶シリコン，窒化アルミニウム，シリコンカーバイト結晶またはダイヤモンド結晶などから形成され，その厚さは２００〜７００μｍである
埋め込み絶縁層２は，酸化シリコン，窒化シリコン，ＳｉＯＮまたは酸化タンタルなどから形成され
【０００６】また，ゲート絶縁膜１７は，酸化シリコン，ＳｉＯＮ，窒化シリコンまたは酸化タンタルなどから形成され，その厚さは１０〜２００ｎｍである。また，ゲート電極１８は，多結晶シリコン，モリブデンシリサイド，タングステンシリサイド，チタンシリサイド，タンタルシリサイド，モリブデン，タングステン，タンタルまたはチタンなどから形成され，その厚さは０．５μｍ程度である。また，
半導体活性層１９は，単結晶シリコンから形成され，その厚さは０．１〜１μｍである
【０００７】このように構成された横形パワーＭＯＳ電界効果トランジスタ回路は，図４に示すようなスイッチング電源の同期整流回路に適用する場合，具体的には，図６に示すようにパワーＭＯＳ電界効果トランジスタを，２チップ（チップＣ１，チップＣ２）で構成し，各ソース電極のリード端子２４を導体パターン２５により接続して用いていた。また，パワーＭＯＳ電界効果トランジスタの各電極から端子を取り出すためには，各チップＣ１，Ｃ２上にソースパッド２６Ｓ，ドレインパッド２６Ｄ，ゲートパッド２６Ｇなどのパッド部２６を設ける必要がある。
パワー素子では，このパッド部２６の面積が素子の活性部の面積に比較して無視できないほど大きく，一般的にチップＣ
１
，Ｃ
２
の面積が大きくなる
　（２）「【０００９】
【発明が解決しようとする課題】このようにスイッチング電源同期整流回路に用いられる従来の横形パワーＭＯＳ電界効果トランジスタは，２チップで構成され，各電極のパッドを独立して形成しているため，チップ面積が大きくなり，素子の歩留まり低下やチップコストが上昇するという問題があった。」
　（３）「【００１５】
【実施例】以下，図面を用いて本発明の実施例を詳細に説明する。
（実施例１）図１は，本発明によるトランジスタ回路の一実施例による
ＳＯＩ基板に形成された横形パワーＭＯＳ電界効果トランジスタ回路の構成
　……（中略）……
【００１８】このような構成において，
基板１は，単結晶シリコン，多結晶シリコン，窒化アルミニウム，シリコンカーバイト結晶またはダイヤモンド結晶などから形成され
埋め込み絶縁層２は，酸化シリコン，窒化シリコン，ＳｉＯＮまたは酸化タンタルなどから形成され
【００１９】また，ゲート絶縁膜１０，１１は，酸化シリコン，ＳｉＯＮ，窒化シリコンまたは酸化タンタルなどから形成され，その厚さは１０〜２００ｎｍである。また，ゲート電極１２，１３は，多結晶シリコン，モリブデンシリサイド，タングステンシリサイド，チタンシリサイド，タンタルシリサイド，モリブデン，タングステン，タンタルまたはチタンなどから形成され，その厚さは０．５μｍ程度である。また，
半導体活性層１９は，単結晶シリコンから形成され，その厚さは０．１〜１μｍである
【００２０】このような構成において，ソース領域３は互いに共通接続されてソース配線Ｓに接続され，第１のゲート電極１２と第２のゲート電極１３とがそれぞれ互いに異なるゲート配線Ｇ１とゲート配線Ｇ２とに接続され，第１のドレイン領域８と第２のドレイン領域９とがそれぞれ互いに異なるドレイン配線Ｄ１とドレイン配線Ｄ２とにそれぞれ接続されている。
【００２１】また，このように構成される横形パワーＭＯＳ電界効果トランジスタ回路は，例えば図２に示すように１つのチップＣ内に第１の横形パワーＭＯＳ電界効果トランジスタＴ1 と第２の横形パワーＭＯＳ電界効果トランジスタＴ2 とが形成される構造となっている。
【００２２】つまり，この場合，図示されないがチップＣ上には図１に示すソース領域３のソース配線Ｓ，第１のゲート電極１２のゲート配線Ｇ１，第２のゲート電極１３のゲート配線Ｇ２，第１のドレイン領域８のドレイン配線Ｄ１，第２のドレイン領域９のドレイン配線Ｄ２に対応する５個のパッド部が形成される構造となっている。なお，図２では，第１のゲート電極Ｇ１および第２のゲート電極Ｇ２に対応するパッド部は省略されている。
【００２３】このような構成によれば，第１の横形パワーＭＯＳ電界効果トランジスタＴ１と第２の横形パワーＭＯＳ電界効果トランジスタＴ２とがそのソース領域３を共通とすることができるので，ソース領域３の面積およびその電極取り出しのためのソースパッドの面積を従来に比べて約半減することができ，チップＣの面積の低減が図れる。」
　（４）図１及び図５のいずれの図面にも，基板１上に埋め込み絶縁層２を介して半導体活性層１９を設け，当該半導体活性層１９に複数のトランジスタを形成したことが記載されている。
　４　引用例４について
　原査定の拒絶の理由に引用された刊行物である特開２００６−２４７８７号公報（以下，「引用例４」という。）には，「固体撮像装置及びその製造方法」（発明の名称）について図１〜１４とともに次の事項が記載されている。
　（１）「【００３８】
　本実施の形態においては，ｎ型半導体基板２１に第２導電型のｐ型の半導体ウエル領域２５が形成され，このｐ型半導体ウエル領域２５に受光部となるフォトダイオード３と，フォトダイオード３からの信号電荷を読み出すｎチャネル型の読み出しトランジスタ４と，ｎチャネル型のリセットトランジスタ（図示せず）とか形成される。一方，選択除去されずに残ったｐ型半導体層２３ｐに，特に能力を必要とするトランジスタであるｎチャンネル型アンプトランジスタ６と，同時にこれに接続されるｎチャネル型垂直選択トランジスタ７が形成される。
【００３９】
　ｎチャネル型のアンプトランジスタ６は，絶縁層２２上のｐ型半導体層２３ｐに形成したｎ型ソース・ドレイン領域２６とｎ型ソース・ドレイン領域２７とゲート絶縁膜上のゲート電極２８で形成され，ｎ型ソース・ドレイン領域２６が電源電圧Ｖｄｄに接続され，ゲート電極２８，
接続導体３１及び配線３２を介して読み出しトランジスタ４の一方のソース・ドレイン領域３３となるフローティング・ディフュージョン（ＦＤ）に接続される
【００４０】
　フォトダイオード３は，基板２１の表面側に形成した高不純物濃度のｐ型半導体領域（ｐ＋領域）３４と，これに接して基板２１の裏面側に向かう深さ方向に形成された高濃度不純物領域（ｎ＋領域）３５ａ及び低不純物濃度領域（ｎ領域）３５ｂからなるｎ型半導体領域３５とにより構成される。フォトダイオード３の主たるｐｎ接合ｊは，ｐ＋領域（いわゆるｐ＋アキュミュレーション層）３４とｎ＋領域３５ａで形成される。
【００４１】
　そして，一方の
ｎ＋ソース・ドレイン領域３３と，フォトダイオード３のｎ＋領域３５ａと，ゲート電極３６とにより，電荷読み出しトランジスタ４が構成される
ｎ＋ソース・ドレイン領域３３は，前述したようにＦＤ（フローティング・ディフュージョン）となる
　このＣＭＯＳ型固体撮像装置１１は，基板表面側から光Ｌが照射される表面照射型の固体撮像装置として構成される。」
　（２）「【００７３】
　次に図１２Ｆに示すように，
各配線は，絶縁膜３７で覆われている
　（３）図１には，電荷読み出しトランジスタ４のゲート電極３６と，フローティング・ディフュージョンとなるｎ＋ソース・ドレイン領域３３から電荷を引き出す電極である接続導体３１とは，絶縁層２２と半導体層２３ｐからなるＳＯＩ基板２０と並べて配置されていること，前記ＳＯＩ基板２０の上層である前記半導体層２３ｐにアンプトランジスタ６及び垂直選択トランジスタ７が形成されていること，が記載されている。
　また，図１には，前記ゲート電極３６及び接続導体３１を含む電極または配線は，絶縁膜３７で覆われていることが記載されている。
　５　引用例５について
　（１）引用例５の記載
　原査定の拒絶の理由に引用された刊行物である特開平５−３０８１４９号公報（以下，「引用例５」という。）には，「軟Ｘ線検出素子」（発明の名称）について図１〜９とともに次の事項が記載されている。
　　ア　「【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は，光検出素子，特に
軟Ｘ線（波長数Åから数１００Åの光）の検出や軟Ｘ線による物体の観察等に用いられる光検出素子
　　イ　「【０００２】
【従来の技術】この種の光検出素子は，Ｘ線望遠鏡，Ｘ線顕微鏡，軟Ｘ線検査装置等の撮像素子として利用されるが，軟Ｘ線を検出できる素子としては，ＭＣＰ（マイクロチャンネルプレート），イメージングプレート，半導体検出素子，ＣＣＤ等がある。
　……（中略）……
【０００７】これに対し，最近，複数の電極（画素電極）の上に光電変換層を設け，更にその上に電極層を設けることにより高感度化を実現した軟Ｘ線用固体検出素子が提案された。図６及び７は，この種の検出素子の一例である内部増幅型固体撮像素子（ＡＭＩ）の要部断面と等価回路を示す図で，図６は図７中の一点鎖線で囲んだ部分に対応する構造を示している。
【０００８】図６において，
Ｐ型基板Ａの表面には，ｎ
＋
型領域Ｂを設けて構成したダイオードＤ
基板Ａの表面を覆うフィールド酸化膜Ｃ
ダイオードＤのコンタクト部Ｄ′は，第一アルミニウム層Ｅ，第二アルミニウム層Ｆ及び第三アルミニウム層Ｇを介して，光電変換層３０に結合されている
第一アルミニウム層Ｅ，第二アルミニウム層Ｆ及び第三アルミニウム層Ｇの相互間を電気的に絶縁するためのＳｉＯ
２
等からなる絶縁層
３１は光電変換層３０の表面に設けられた表面電極層
３２は画素電極
光電変換を行う光電変換層３０は薄い表面電極層３１に覆われているだけであるので，入射する軟Ｘ線３３は減衰することなく光電変換層３０に到着する
【０００９】光電変換層３０にはＳｉやＧａＡｓＰ等の半導体が用いられるが，これらのものは軟Ｘ線に対する感度即ち量子効率が大きい。……（以下，省略）」
　　ウ　「【００１２】
【発明が解決しようとする課題】しかしながら，上述のように軟Ｘ線に対し高い感度をもち且つ高い分解能を有する軟Ｘ線用固体検出素子も下記のような欠点を有する。即ち，ＳｉやＧａＡｓＰ等から成る光電変換層３０は，可視光領域から軟Ｘ線領域までの広い波長域で感度をもつ。軟Ｘ線により物体の画像を検出する場合，存在する光は所望の波長の光（軟Ｘ線）だけとは限らない。例えば，レーザープラズマ光源や放射光のような白色光源の場合，所望の軟Ｘ線のみならず可視光や紫外光も多く含んでいる。従って，軟Ｘ線顕微鏡のように波長の短い軟Ｘ線のみを用いて解像力を得たい場合に可視光なども重ねて検出するのは望ましくなく，軟Ｘ線以外の光を除く必要がある。しかし，分光器等によって予め所望の波長の光だけにしようとすると，装置が大掛かりになってしまうという問題がある。」
　　エ　「【００１６】一方，軟Ｘ線は，大体２０ｅＶ以上の光子エネルギーがあるので，充分に価電子を導電帯まで励起させることができる。
特に，ダイアモンドは，バンドギャップが５ｅＶ以上もあり，可視光と紫外光に対して極めて感度が弱い。しかも，キャリアの移動度も極めて高く，特に軟Ｘ線の検出には向いている
　　オ　「【００１７】
【実施例】以下，実施例として，本発明に係る軟Ｘ線検出素子を，一番効果が期待される生物観察用軟Ｘ線顕微鏡用の検出器に応用した場合について説明する。図３は，光源１としてレーザープラズマ光源を，対物レンズ２としてシュヴァルツシルド型光学系を夫々用いたＸ線顕微鏡の一例を示している。シュヴァルツシルド型光学系は，凸面鏡と凹面鏡から成り，特定の波長の軟Ｘ線に対して反射率を高めるために反射面には多層膜鏡がコートされている。レーザープラズマ光源１は，白色光源であり，強い強度の可視光や紫外光を含んでいる。従って，シュヴァルツシルド型光学系で結像するとき，軟Ｘ線のほかに金属反射した可視光や紫外光も結像する。尚，図中，３はプラズマを発生させるターゲット，４はフィルタ，５はコンデンサ，６はサンプル，７は可視光と紫外光を除去し必要な軟Ｘ線のみを結像できる，
光電変換層３０（図６参照）にダイアモンドを利用した，軟Ｘ線検出素子としての積層型軟Ｘ線撮像素子
結像する軟Ｘ線の波長：３９．８Å
表面電極層３１（図６参照）：材質Ａｌ，厚さ０．０５μｍ
光電変換層３０（図６参照）：材質Ｃダイアモンド
【００１８】ヘンケ（Henke ）等のデータ（図９（ａ）及び（ｂ）：B.H,Henke,Atomic Data  Nuclear Data Table 1983 参照）により，表面電極層の可視光と軟Ｘ線の透過率を式（１）により見積ると，可視光は４．８×１０−４，軟Ｘ線は０．７３となり，可視光は光電変換層に到達してしまう。
　　　Ｔ＝ｅｘｐ｛−４πＫｄ／λ｝　　　　　　　　　　（１）
ここで，Ｔは透過率，Ｋは吸収係数，ｄは表面電極層の厚さ，λは波長である。
【００１９】しかし，光電変換層を構成するダイアモンドのバンドギャップは図２から明らかなように５ｅＶ以上もあるので，０．２μｍ以上の波長の可視光と紫外光は光電変換層内でキャリアを発生させることはできず，本検出素子では，これらの光を全く検出しなかった。尚，式（１）より，光電変換層としてのダイアモンド層は厚さが０．２μｍ以上あれば，３９．８Åの波長の軟Ｘ線は９０％以上が吸収され，効率的に検出されることが分かる。」
　（２）引用例５に記載された事項
　以上のア〜オと引用例５の図６とから，引用例５には，上面にダイオードＤを形成したＰ型基板Ａの上に，フィールド酸化膜Ｃと，複数のアルミニウム層とＳｉＯ２からなる層間絶縁層が交互に積層された多層配線層とを介して，バンドギャップが５ｅＶ以上であるため可視光と紫外光に対しては感度が弱いが軟Ｘ線の検出には好適なダイヤモンドからなる光電変換層３０を積層した積層型軟Ｘ線撮像素子，が記載されていると認められる。
　６　引用例６について
　原査定の拒絶の理由に引用された刊行物である特開２００９−１５８５２８号公報（以下，「引用例６」という。）には，「半導体装置」（発明の名称）について図１〜１４とともに次の事項が記載されている。
　（１）「【００２０】
　また，一の局面による半導体装置では，上記のように，シリコンよりも大きいバンドギャップを有し，第１トランジスタが形成された半導体層と，
半導体層の主表面よりも上側の所定領域に形成されるとともに，制御回路用の第２トランジスタが形成され，半導体層とは別の層からなるシリコン層とを設ける
【００２１】
　上記一の局面による半導体装置において，好ましくは，
半導体層は，ＳｉＣ，ＧａＮまたはダイヤモンドを含む
【００２２】
　上記一の局面による半導体装置において，好ましくは，
半導体層とシリコン層との間には，保護膜が形成されている
半導体層にダメージが加わるのを抑制しながら，シリコン層を除去することができる
　（２）「【００３０】
　本発明の第１実施形態による半導体装置１は，ＤＣ／ＤＣコンバータ，ＡＣ／ＤＣコンバータおよびレギュレータＩＣ等の電気エネルギー変換デバイスとして，電気機器の電源系で使用される。
【００３１】
　また，半導体装置１は，図１に示すように，パワートランジスタ２が形成された下部領域１ａと，
制御回路用のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４が形成された上部領域１ｂ
　（３）図１には，制御回路用のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４が形成された上部領域１ｂと，各トランジスタに接続される配線５とは，並べて配置されていることが記載されている。
　また，図１には，前記配線の側面は絶縁膜２４によって覆われていることが記載されている。
　７　引用例７について
　原査定の拒絶の理由に引用された刊行物である特開２００１−２９１８５４号公報（以下，「引用例７」という。）には，「２次元Ｘ線センサおよびその製造方法」（発明の名称）について図１〜４とともに次の事項が記載されている。
　（１）「【００２４】以上のように構成された各画素を備えた２次元Ｘ線センサについて，以下その動作について説明する。まず，
ガラス基板５側より入射したＸ線はＣｄＴｅ膜１にて電荷に変換され，この電荷は印加電圧１１により生じた電界により画素電極２に集められ，画素容量３に蓄積される
保護膜１２は，集荷すべき電荷が画素電極２以外の箇所に行かないよう絶縁する役割を果たしている
　（２）「【００３３】図３は本発明の第３の実施例の２次元Ｘ線センサの各画素の断面図である。なお，図１と同一符号の構成要素についてはその構成・動作において前記第１の実施例とほぼ同一であるが，
ＣｄＴｅ膜１と画素電極２やＴＦＴ４との間に基板５が存在する
　８　引用例８について
　原査定の拒絶の理由に引用された刊行物である特開平１−２９１４６０号公報（以下，「引用例８」という。）には，「固体撮像装置」（発明の名称）について第１図〜第３図とともに次の事項が記載されている。
「すなわち，この第１図実施例構成において，符号１２は少なくとも外部からの入射光を受光する画素対応部分が平担化されたガラスなどによる透明基板，１０はこの透明基板１２上に形成された透明導電膜，
９はこの透明導電膜１０上に堆積形成され，外部からの入射光１１を電気信号に変換する光電変換膜
層間絶縁膜８を介して堆積形成されるアモルファス，多結晶，あるいは再結晶化した単結晶の半導体層であり
２，３，および４は前記半導体層１３に形成されて，前記と同様に信号電荷を外部に読み出すための素子構成，こゝでも，いわゆるＭＯＳＦＥＴを構成するそれぞれにソース領域，ドレイン領域，およびゲート電極を示し
　そして，この実施例装置の場合には，まず，少なくとも外部からの入射光を受光する画素対応部分が平担化された透明基板１２上にあって，透明導電膜１０を形成させると共に，
この透明導電膜１０上に外部からの入射光１１を電気信号に変換する光電変換膜９を平担な状態で堆積形成させ，ついで，この光電変換膜９上での所要部分に金属配線層７ａを施し，かつ層間絶縁膜８を形成した上で，この層間絶縁膜８を通してドレイン電極配線７を形成させ，さらに，その後，半導体層１３を堆積形成させる
　９　引用例９について
　原査定の拒絶の理由に引用された刊行物である特開昭５７−１１４２９２号公報（以下，「引用例９」という。）には，「薄膜撮像素子」（発明の名称）について第１図〜第４図とともに次の事項が記載されている。
「
６は
前記不透明電極５と前記第１半導体層３の上面を被覆するように形成された第１絶縁体層である
　なお，前記第１半導体層３と不透明電極５との接合部分においてショットキ接合ダイオードを形成する。
　
前記透明基板１，透明電極２，第１半導体層３，不透明電極５，および第１絶縁体層６によって光電変換部１３を形成している
　７ａは前記第１絶縁体層６の上面に接し，かつ前記コンタクトホール１６を通して前記不透明電極５に接続された第１上部電極，７ｂは前記第１上部電極と対向するように前記第１絶縁層の上面に接して設けられた第２上部電極，また８は前記第１，第２上部電極７ａ，７ｂと前記第１絶縁体層６を被覆するように形成された第２半導体層である。
　９は前記第２半導体層８の上面を被覆した第２絶縁体層，１０は前記第２絶縁体層９の上面に接し，かつ前記第２上部電極７ｂから第１上部電極７ａに至る電流チャネルの導通を制御するために設けたゲート電極，１１は前記ゲート電極と前記第２絶縁体層９を被覆してなるパッシベーション膜，２０は増幅器である。
　
前記，第１，第２上部電極７ａ，７ｂ，第２半導体層８，第２絶縁体層９，ゲート電極１０，およびパッシベーション膜１１によって，ＦＥＴトランジスタよりなるスイッチング素子１２を形成している
第５　対比・判断
　１　本願発明１について
　（１）対比
　本願発明１と引用発明１とを対比する。
　　ア　引用発明１における「ＳＯＤモノリシックピクセル検出器」は，「ピクセル」に照射された「放射線」を検出するものであるから，本願発明１における「画素」に相当する。
　　イ　引用発明１における「下面に形成されているオーミックコンタクト層」，「上面に設けられたオーミックコンタクト層となる導電体の層」及び「下面に形成されているオーミックコンタクト層と上面に設けられたオーミックコンタクト層となる導電体の層との間に設けられたダイヤモンド層」は，それぞれ，本願発明１における「第２の電極（１０２）」，「第１の電極（１２２，２０４）」及び「第１の電極（１２２，２０４）及び第２の電極（１０２）の間に配置されたダイアモンド層（１０４）の一部」に相当する。
　そして，引用発明１における「放射線が照射されると電荷を生成するダイヤモンド層」は，本願発明１における「光子及び／または高エネルギー粒子放射の電気信号への変換を達成することのできる一部」に相当する。
　したがって，引用発明１における「下面に形成されているオーミックコンタクト層と上面に設けられたオーミックコンタクト層となる導電体の層との間に設けられたダイヤモンド層であって，放射線が照射されると電荷を生成するダイヤモンド層」は，本願発明１における「第１の電極（１２２，２０４）及び第２の電極（１０２）の間に配置されたダイアモンド層（１０４）の一部であって，光子及び／または高エネルギー粒子放射の電気信号への変換を達成することのできる一部」に相当する。
　　ウ　引用発明１における「トランジスタ」は，「供給」される「収集された前記生成した電荷」の信号を増幅ないしは読み出すためのものであることは自明である。したがって，引用発明１における「収集された前記生成した電荷が供給されるトランジスタを有する電子ダイ」は，本願発明１における「前記電気信号の増幅及び／または読出しのための電子回路（１１０，２１０）」に相当する。
　そして，引用発明１において前記「トランジスタを有する電子ダイ」に「ダイヤモンド層」の「下面」に形成された「前記導電体の層と前記シリコン(Ｓｉ)層内に形成されたＴＳＶのビア及び前記シリコン(Ｓｉ)層上に形成された多層配線を介して収集された前記生成した電荷が供給される」ことは，本願発明１において前記「電子回路（１１０，２１０）」が「少なくとも前記第１の電極（１２２，２０４）に電気的に接続され」ていることに相当する。
　また，引用発明１において前記「トランジスタを有する電子ダイ」が「前記ダイヤモンド層を下層とするＳＯＤ構成の上層となるシリコン(Ｓｉ)層上に形成され」ていることと，本願発明１において前記「電子回路（１１０，２１０）」が「前記ダイアモンド層（１０４）及び該ダイアモンド層（１０４）と前記電子回路（１１０，２１０）との間に配置された誘電層（１０６，２０６）を含んでいるＳＯＤ型基板の表面層を形成している半導体材料層（１０８）の一部で作られた」こととは，「前記ダイアモンド層（１０４）」を含んでいる「ＳＯＤ型基板の表面層を形成している半導体材料層（１０８）の一部で作られた」点で共通する。
　以上から，引用発明１における「前記ダイヤモンド層を下層とするＳＯＤ構成の上層となるシリコン(Ｓｉ)層上に形成され，前記導電体の層と前記シリコン(Ｓｉ)層内に形成されたＴＳＶのビア及び前記シリコン(Ｓｉ)層上に形成された多層配線を介して収集された前記生成した電荷が供給されるトランジスタを有する電子ダイ」と，本願発明１における「前記電気信号の増幅及び／または読出しのための電子回路（１１０，２１０）であって，少なくとも前記第１の電極（１２２，２０４）に電気的に接続され，及び１μｍに等しいかそれより薄い厚さを有し，及び同様に，前記ダイアモンド層（１０４）及び該ダイアモンド層（１０４）と前記電子回路（１１０，２１０）との間に配置された誘電層（１０６，２０６）を含んでいるＳＯＤ型基板の表面層を形成している半導体材料層（１０８）の一部で作られた電子回路（１１０，２１０）」とは，「前記電気信号の増幅及び／または読出しのための電子回路（１１０，２１０）であって，少なくとも前記第１の電極（１２２，２０４）に電気的に接続され」，「及び同様に，前記ダイアモンド層（１０４）」を「含んでいるＳＯＤ型基板の表面層を形成している半導体材料層（１０８）の一部で作られた電子回路（１１０，２１０）」である点で共通する。
　　エ　そうすると，引用発明１の「複数のＳＯＤモノリシックピクセル検出器で形成されるセンサー」は，以下の相違点を除き，本願発明１の「複数の画素」を含む「撮像装置（１００，１５０，２００）」に相当する。
　（２）一致点及び相違点
　したがって，本願発明１と引用発明１との間には，次の一致点，相違点があるといえる。
＜一致点＞
「数個の画素を含み，各々の画素が少なくとも，
　−第１の電極（１２２，２０４）及び第２の電極（１０２）の間に配置されたダイアモンド層（１０４）の一部であって，光子及び／または高エネルギー粒子放射の電気信号への変換を達成することのできる一部と，
　−前記電気信号の増幅及び／または読出しのための電子回路（１１０，２１０）であって，少なくとも前記第１の電極（１２２，２０４）に電気的に接続され，及び同様に，前記ダイアモンド層（１０４）を含んでいるＳＯＤ型基板の表面層を形成している半導体材料層（１０８）の一部で作られた電子回路（１１０，２１０）と，
　を含んでいる撮像装置（１００，１５０，２００）。」
＜相違点＞
　《相違点１》本願発明１の「半導体材料層（１０８）」は「１μｍに等しいかそれより薄い厚さを有し」ているという構成を備えるのに対し，引用発明１はそのような構成を備えていない点。
　《相違点２》本願発明１は「該ダイアモンド層（１０４）と前記電子回路（１１０，２１０）との間に配置された誘電層（１０６，２０６）」という構成を備えるのに対し，引用発明１はそのような構成を備えていない点。
（３）相違点についての判断
　　ア　相違点１について検討する。
　　イ　引用例１には，「ＳＯＤ構成の上層となるシリコン(Ｓｉ)層」の厚さについて，何ら記載されていない。
　　ウ　一方，第４の３（１）及び（３）で記載したとおり，引用例３の段落【０００６】及び【００１９】には，「半導体活性層１９は，単結晶シリコンから形成され，その厚さは０．１〜１μｍである。」と記載されている。
　したがって，第４の３（１）〜（４）の記載を総合すれば，引用例３には，ＳＯＩ基板において，厚さが０．１〜１μｍである半導体活性層１９にトランジスタを形成すること，前記半導体活性層１９を支持する基板１はダイヤモンド結晶で形成してもよいこと，が記載されている。
　　エ　これに対して，引用発明１の「ダイヤモンド層」は，単に「ＳＯＤ構成」の「下層」として「上層となるシリコン(Ｓｉ)層」を支持するだけでなく，「放射線が照射されると電荷を生成する」ことで「放射線」を検出するものである。すなわち，引用例３のＳＯＩ基板に関する技術と，引用発明１の「複数のＳＯＤモノリシックピクセル検出器で形成されるセンサー」とは，技術分野が異なる。
　そして，引用例１には“Three are the main issues of the development of the pixel technology. One is the pixel sensitive volume which is correlated to the signal-to-noise ratio (S/N) performances. One other is the pixel density, which implies read out complexity and power budget, mostly in case of large detector mosaics. The last issue concerns the radiation resistance of the detector both for the sensor and the electronics parts.”（第４頁第２０〜２４行，当審訳：ピクセル技術開発の主要な問題は３つある。１つは，信号対雑音比(Ｓ／Ｎ)性能に相関するピクセルの感度である。もう１つは画素密度であり，検出器の大規模なモザイクの場合，読み取りの複雑さと高消費電力を意味する。最後の問題は，センサーと電子部品の両方の放射線抵抗に関する。）と記載され，引用発明１の「トランジスタ」を形成する「上層となるシリコン(Ｓｉ)層」には，「信号対雑音比(Ｓ／Ｎ)性能に相関するピクセルの感度」を維持し「読み取りの複雑さと高消費電力」に対応するとともに，「センサーと電子部品の両方の放射線抵抗」を考慮するという，「複数のＳＯＤモノリシックピクセル検出器で形成されるセンサー」に特有な機能が要求されることが記載されている。
　　オ　したがって，ＳＯＩ基板において半導体活性層の厚さを０．１〜１μｍにすることが引用例３に記載されているからといって，引用例３のＳＯＩ基板における半導体活性層１９に関する技術を，特段の動機付けなく，技術分野が異なる引用発明１の「ＳＯＤ構成の上層となるシリコン(Ｓｉ)層」に適用することを，当業者が想起したとは認められない。
　　カ　また，ピクセル検出器で用いるシリコン(Ｓｉ)層の厚さを「おおよそ１μｍに等しいかそれより薄い厚さ」とすることは，引用例２，引用例４ないし９には記載も示唆もされていない。
　　キ　一方，本願明細書には，段落【００２３】に「前記半導体材料層は，おおよそ１μｍに等しいかそれより薄い厚さを有しうる。そのような厚さは，半導体と受け取られる放射との間の相互作用を制限することができ，前記電子回路の起こり得る劣化及び電極端子での誤った電気信号の出現を低減させることができる。この薄層は同様に，より高い電極の形成を容易にさせ，前記電気信号の収集を最大化させうる。」と記載されている。
　したがって，本願明細書には，本願発明１の「１μｍに等しいかそれより薄い厚さを有し」ている「半導体材料層」を備えることで，半導体と受け取られる放射との間の相互作用を制限して，電気信号の収集を最大化させることにより，電子回路の起こり得る劣化及び電極端子での誤った電気信号の出現を低減させることができるという，格別の作用効果を奏することが記載されている。
　　ク　そうすると，仮に引用例３のＳＯＩ基板に関する技術を引用発明１に適用することを想起できたとしても，この場合に，「１μｍに等しいかそれより薄い厚さを有し」ている「半導体材料層」を「撮像装置」に適用する場合にのみ奏する，半導体と受け取られる放射との間の相互作用を制限して，電気信号の収集を最大化させることにより，電子回路の起こり得る劣化及び電極端子での誤った電気信号の出現を低減させることができるという作用効果が得られることを，当業者が想到できたとは認められない。
　　ケ　以上から，相違点２について判断するまでもなく，本願発明１は，当業者であっても，引用発明１及び引用文献２ないし９に記載された技術的事項に基づいて容易に発明をすることができたとはいえない。
　２　本願発明２ないし９について
　本願発明２ないし９は，本願発明１を引用する発明であり，本願発明１をさらに限定した発明である。
　したがって，本願発明２ないし９は，本願発明１と同じ理由により，当業者であっても，引用発明１及び引用文献２ないし９に記載された技術的事項に基づいて容易に発明をすることができたとはいえない。
　３　本願発明１０について
　（１）対比
　本願発明１０と引用発明２とを対比する。
　　ア　引用発明２における「ＳＯＤモノリシックピクセル検出器」は，「ピクセル」に照射された「放射線」を検出するものであるから，本願発明１０における「画素」に相当する。
　　イ　引用発明２における「ダイヤモンド層を下層とするＳＯＤ構成の上層となるシリコン(Ｓｉ)層上に，トランジスタを有する電子ダイを形成するステップ」は，本願発明１０における「ダイアモンド層（１０４）を含んでいるＳＯＤ型基板の表面層を形成している半導体材料層（１０８）の一部において，電気信号の増幅及び／または読出しのための電子回路（１１０，２１０）を形成する段階」に一致する。
　したがって，引用発明２における「ダイヤモンド層を下層とするＳＯＤ構成の上層となるシリコン(Ｓｉ)層上に，トランジスタを有する電子ダイを形成するステップ」と，本願発明１０における「１μｍに等しいかまたはそれより薄い厚さで，及びダイアモンド層（１０４）を含んでいるＳＯＤ型基板の表面層を形成している半導体材料層（１０８）の一部において，電気信号の増幅及び／または読出しのための電子回路（１１０，２１０）を形成する段階であって，前記基板は同様に，前記ダイアモンド層（１０４）と前記電子回路（１１０，２１０）との間に配置された第１の誘電層（１０６，２０６）を含んでいる段階」とは，「ダイアモンド層（１０４）を含んでいるＳＯＤ型基板の表面層を形成している半導体材料層（１０８）の一部において，電気信号の増幅及び／または読出しのための電子回路（１１０，２１０）を形成する段階」である点で共通する。
　　ウ　引用発明２における「放射線が照射されると電荷を生成する前記ダイヤモンド層の上面にオーミックコンタクト層となる導電体の層を設けるステップであって，前記ダイヤモンド層が，その下面に形成されているオーミックコンタクト層と前記導電体の層との間に配置されるように前記オーミックコンタクト層となる導電体の層を設けるステップ」は，本願発明１０における「第１の電極（１２２，２０４）を作成する段階であって，光子及び／または粒子放射を電気信号に変換することのできる前記ダイアモンド層（１０４）の一部が，前記第１の電極（１２２，２０４）と第２の電極（１０２）との間に配置されるようにする段階」に相当する。
　　エ　引用発明２における「前記シリコン(Ｓｉ)層内にＴＳＶのビアを形成し，前記シリコン(Ｓｉ)層上に多層配線を形成して，前記ＴＳＶのビア及び前記多層配線により，前記オーミックコンタクト層となる導電体の層と前記電子ダイが有するトランジスタとを電気的に接続するステップ」は，本願発明１０における「少なくとも前記第１の電極（１２２，２０４）と前記電子回路（１１０，２１０）との間に電気接続（１２３，１２４，２２３，２２４）を作成する段階」に相当する。
　　オ　そうすると，引用発明２の「複数のＳＯＤモノリシックピクセル検出器で形成されるセンサーの製造方法」は，以下の相違点を除き，本願発明１０の「複数の画素を含む撮像装置（１００，１５０，２００）の製造方法」に相当する。
　（２）一致点及び相違点
　したがって，本願発明１０と引用発明２との間には，次の一致点，相違点があるといえる。
＜一致点＞
「数個の画素を含む撮像装置（１００，１５０，２００）の製造方法であって，各々の画素は，少なくとも
　−ダイアモンド層（１０４）を含んでいるＳＯＤ型基板の表面層を形成している半導体材料層（１０８）の一部において，電気信号の増幅及び／または読出しのための電子回路（１１０，２１０）を形成する段階と，
　−第１の電極（１２２，２０４）を作成する段階であって，光子及び／または粒子放射を電気信号に変換することのできる前記ダイアモンド層（１０４）の一部が，前記第１の電極（１２２，２０４）と第２の電極（１０２）との間に配置されるようにする段階と，
　−少なくとも前記第１の電極（１２２，２０４）と前記電子回路（１１０，２１０）との間に電気接続（１２３，１２４，２２３，２２４）を作成する段階と，
　を含んでいる方法。」
＜相違点＞
　《相違点３》本願発明１０の「半導体材料層（１０８）」は「１μｍに等しいかまたはそれより薄い厚さ」を有しているという構成を備えるのに対し，引用発明２はそのような構成を備えていない点。
　《相違点４》本願発明１０の「電子回路（１１０，２１０）を形成する段階」は「前記基板は同様に，前記ダイアモンド層（１０４）と前記電子回路（１１０，２１０）との間に配置された第１の誘電層（１０６，２０６）を含んでいる段階」であるのに対し，引用発明２はそのような構成を備えていない点。
（３）相違点についての判断
　上記相違点３及び相違点４は，本願発明１と引用発明１との相違点である相違点１及び相違点２と，それぞれ，実質的に同一の相違点であると認められる。
　そうすると，相違点３について検討すると，第５の１（３）ア〜ケで記載した理由により，相違点４について判断するまでもなく，本願発明１０は，当業者であっても，引用発明２及び引用文献２ないし９に記載された技術的事項に基づいて容易に発明をすることができたとはいえない。
　４　本願発明１１ないし１８について
　本願発明１１ないし１８は，本願発明１０を引用する発明であり，本願発明１０をさらに限定した発明である。
　したがって，本願発明１１ないし１８は，本願発明１０と同じ理由により，当業者であっても，引用発明２及び引用文献２ないし９に記載された技術的事項に基づいて容易に発明をすることができたとはいえない。
第６　むすび
　以上のとおり，本願発明１ないし１８は，引用発明１，引用発明２及び引用文献２ないし９に記載された技術的事項に基づいて，当業者が容易に発明をすることができたものではない。
　したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。