【事件の表示】
　特願２０１３−２１４７５８「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成２６年　７月１７日出願公開、特開２０１４−１３２６３６、請求項の数（１４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２５年１０月１５日（優先権主張平成２４年１２月４日）の出願であって、その手続の経緯は以下のとおりである。
　平成２６年　５月２８日　　　審査請求
　平成２６年１２月　９日　　　拒絶理由通知（起案日）
　平成２７年　２月１３日　　　意見書の提出
　平成２７年　２月２６日　　　拒絶査定（起案日）
　平成２７年　５月２２日　　　審判請求及び補正書の提出
　平成２７年　９月３０日　　　上申書の提出
　平成２８年　８月２２日　　　当審拒絶理由通知（起案日）
　平成２８年１０月２０日　　　意見書及び補正書の提出
第２　本願発明
　本願の請求項１ないし１４に係る発明は、平成２８年１０月２０日付けの手続補正で補正された特許請求の範囲の請求項１ないし１４に記載された事項により特定されるものと認められるところ、本願の請求項１に係る発明（以下「本願発明」という。）は以下のとおりである。
「表面および裏面を有する第１導電型の半導体基板（３）と、
　前記半導体基板の表面側に、不純物濃度が１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３に設定された第１導電型カラム（４ｂ）および第２導電型カラム（４ａ）とが前記半導体基板の表面と平行に繰り返された繰り返し構造からなるスーパージャンクション構造（４）と、
　前記半導体基板の外周側を外周領域（２）、該外周領域の内側を縦型半導体素子が形成されるセル領域（１）として、前記セル領域および前記外周領域において前記スーパージャンクション構造の上に形成された第２導電型の半導体層（５）と、
　前記セル領域において前記スーパージャンクション構造の上の前記半導体層に形成され、前記半導体層よりも高不純物濃度とされた第２導電型の高不純物層（１０）と、
　前記セル領域から前記外周領域に入り込んで形成され、前記高不純物層に接して形成された表面電極（１２）と、
　前記半導体基板の裏面側に電気的に接続された裏面電極（１３）と、
　空乏化しない１×１０１７ｃｍ−３以上６×１０１７ｃｍ−３以下のピーク不純物濃度で構成されるとともに、前記半導体層の表面から所定深さの位置から形成され、前記高不純物層と接すると共に前記スーパージャンクション構造と接し、基板法線方向から見て、前記表面電極における前記高不純物層と接している部分のうち最も外周側となる第１端部（Ｐ１）と前記高不純物層における外周側の端部との間とオーバーラップして形成された第２導電型のディープ層（１８）と、を有していることを特徴とする半導体装置。」
第３　原査定の理由について
　１　原査定の理由の概要
（１）拒絶理由通知の概要
　原査定の根拠となった平成２６年１２月９日付けの拒絶理由通知の概要は以下のとおりである。
「１．この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
２．この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　記　　　（文献については文献一覧参照）
・理由１−２
・請求項１−４，７−１１，１３−１５
・文献１
　文献１の特に段落【0028】,【0062】-【0072】，第17 図には、ベース領域５（「第２導電型の高不純物層（１０）」に対応する。）を有するセル領域と高抵抗層１３（「半導体層（５）」に対応する。）を有する終端部の両方にスーパージャンクション構造を有するＭＯＳＦＥＴにおいて、最外ベース領域５ａに接し半導体層表面から一定の深さ、かつ、ソース電極９と前記最外ベース領域５ａとが接している部分のうち最も外周となる端部にオーバーラップするように、低不純物濃度の埋め込みガードリング層１４（「第２導電型のディープ層（１８）」に対応する。）を設けることが開示されている。また、同文献の特に段落【0069】，第20図には、高抵抗層１３の表面にリサーフ層１８を設けても良いことが記載されている。
・理由２
・請求項５−６，１２
・文献１
　文献１の埋め込みガードリング層１４の不純物濃度及び形成位置の具体的寸法は、当業者が適宜設計すべき事項である。
　　　　　　　　　　　　　　　文　献　一　覧
１.特開２００８−００４６４３号公報」
（２）拒絶査定の概要
　原査定の理由の概要は以下のとおりである。
「この出願については、平成２６年１２月　９日付け拒絶理由通知書に記載した理由１−２によって、拒絶をすべきものです。
　……（中略）……
備考
・理由１−２
・請求項１−４，７−１１，１３−１５
・文献１
　意見書では、「本願請求項１に記載の発明における第２導電型の第２不純物層は、ＳＪ構造よりも第２導電型不純物濃度が高くされたディープ層であり、引用文献１に記載の発明のように、第２導電型の第２不純物層がＳＪ構造よりも第２導電型不純物濃度が低くされた低不純物層とされた構造とは異なっている。」としているが、文献１の段落[0021]には、「埋め込みガードリング層１４の不純物濃度は、ｐ型ピラー領域４の不純物濃度の０．５〜２倍程度とすることが望ましい」との記載があり、埋め込みガードリング層１４の不純物濃度を、ｐ型ピラー４の不純物濃度よりも高くすることは記載されているといえるから、先の拒絶理由通知に示した通り、本願請求項１に係る発明と文献１に記載された発明とは相違しない。
・理由２
・請求項５−６，１２
・文献１
　先の拒絶理由通知に記載した通りである。
　したがって、本願請求項１−１５に係る発明についての拒絶理由は、依然として解消していない。」
　２　原査定の拒絶の理由についての判断
　（１）引用文献
　　ア　引用文献の記載事項
　平成２６年１２月９日付けの拒絶理由通知に引用された刊行物である特開２００８−４６４３号公報（以下「引用文献」という。）には、以下の事項が記載されている。
　　（ア）「【特許請求の範囲】
【請求項１】
　第１導電型の第１の半導体層と、
　前記第１の半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
　前記第１の半導体層の前記主面に対して略平行な方向に前記第１の半導体ピラー領域と共に周期的配列構造を形成するように、前記第１の半導体ピラー領域に隣接して前記第１の半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
　前記第１の半導体層の前記主面の反対側に設けられた第１の主電極と、
　
前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の上に選択的に設けられた第２導電型の第１の半導体領域
　前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、
　前記第１の半導体領域及び前記第２の半導体領域に接して設けられた第２の主電極と、
　前記第１の半導体領域、前記第２の半導体領域および前記第１の半導体ピラー領域の上に絶縁膜を介して設けられた制御電極と、
　前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の周期的配列構造が形成された
素子部の外側の終端部における前記第１の半導体層の上に設けられ、前記第１の半導体ピラー領域よりも不純物濃度が低い第１導電型の第２の半導体層
　前記第２の半導体層中に選択的に埋め込まれた第２導電型半導体の埋め込みガードリング層と、
　を備えたことを特徴とする半導体装置。」
　　（イ）「【発明が解決しようとする課題】
【０００７】
　本発明は、終端部での局所的な電界集中を抑えることで、高信頼性、高耐量が得られる半導体装置を提供する。」
　　（ウ）「【００１２】
　［第１の実施形態］
　図１は本発明の第1の実施形態に係る半導体装置の要部断面構造を例示する模式図である。  
　図２（ｂ）は、図１における要部の拡大図であり、図２（ａ）は、その要部の平面パターンの一例を示す模式図である。  
　図３（ｂ）は、図２（ｂ）と同様に図１における要部の拡大図であり、図３（ａ）は、その要部の平面パターンの他の具体例を示す模式図である。
【００１３】
　
高不純物濃度のｎ
＋
型シリコンからなるドレイン層（第１の半導体層）２の主面上に、ｎ型シリコンからなる第１の半導体ピラー領域３（以下、単に「ｎ型ピラー領域」とも称する）と、ｐ型シリコンからなる第２の半導体ピラー領域４（以下、単に「ｐ型ピラー領域」とも称する）とが、ドレイン層２の主面に対して略平行な方向に周期的に配列されて設けられている
【００１４】
　本実施形態に係る半導体装置は、ｎ型ピラー領域３及びｐ型ピラー領域４の周期的配列構造が形成された
素子部（セル部）と、この素子部を囲むように素子部の外側に設けられた終端部とに大きく分けられる
高抵抗層（第２の半導体層）１３は、ｎ型ピラー領域３よりも不純物濃度が低い（高抵抗な）例えばｎ型シリコンからなる
【００１５】
　
素子部におけるｐ型ピラー領域４の上には、ｐ型シリコンからなるベース領域（第１の
半導体領域）５が、ｐ型ピラー領域４に接して設けられている
ベース領域５も、ｐ型ピラー領域４と同様に、ｎ型ピラー領域３に隣接してｐｎ接合部を形成している
ベース領域５の表面には、ｎ
＋
型シリコンからなるソース領域（第２の半導体領域）６が選択的に設けられている
終端部との境界近くのｎ型ピラー領域３及びｐ型ピラー領域４の上に、ベース領域５の最外部５ａが設けられている
【００１６】
　ｎ型ピラー領域３から、ベース領域５を経てソース領域６に至る部分の上には、絶縁膜７が設けられている。絶縁膜７は、例えば、シリコン酸化膜であり、膜厚は約０．１μｍである。絶縁膜７の上には、制御電極（ゲート電極）８が設けられている。
【００１７】
　
ソース領域６の一部、およびベース領域５におけるソース領域６間の部分の上には、ソース電極（第２の主電極）９が設けられている
ドレイン層２の主面の反対側の面には、ドレイン電極（第１の主電極）１が設けられている
【００１８】
　スーパージャンクション構造の最外部にあたるピラー領域は、ｐ型ピラー領域４でもｎ型ピラー領域３でもよい。但し、最外ピラー領域は、高抵抗層１３よりも不純物濃度が高い為、高電圧印加時に高抵抗層１３から最外ピラー領域に向かって空乏層は伸びず、隣のピラー領域からのみ空乏層が伸びる。最外ピラー領域を完全空乏化させるために、最外ピラー領域の不純物量は、他のピラー領域の０．３５〜０．６５倍程度とすることが望ましい。
【００１９】
　終端最外部には、高電圧印加時に空乏層がダイシングラインまで到達しないように、ｎ型のフィールドストップ層１２が形成されている。フィールドストップ層１２は、ｎ型ピラー領域３と同時に形成することができる。また、フィールドストップ層１２上部にフィールドストップ電極を形成しても実施可能である。
【００２０】
　終端部における高抵抗層１３の表面には、ｐ型シリコンからなるガードリング層１０が形成されている。高抵抗層１３、ガードリング層１０およびフィールドストップ層１２の表面は、フィールド絶縁膜１１で覆われている。ガードリング層１０を形成することで、最外ベース領域５ａ端部における電界集中を抑制し、高耐圧を実現する。また、終端部にスーパージャンクション構造を設けず、高抵抗（低不純物濃度）層１３を設けることで空乏層が伸び易く、素子部よりも高い終端耐圧を実現することができる。高耐圧な終端耐圧を実現するために、高抵抗層１３の不純物濃度は、ｎ型ピラー領域３の濃度の１／１００〜１／１０程度とすることが望ましい。
【００２１】
　
高抵抗層１３中には、最外ベース領域５ａ及びガードリング層１０のそれぞれの外側のコーナー部に接して覆うように、ｐ型シリコンからなる埋め込みガードリング層１４が埋め込まれている
　……（中略）……
【００２６】
　本実施形態では、最外ベース領域５ａ及びガードリング層１０の外側コーナー部などの電界集中が起きやすい部分に、
埋め込みガードリング層１４を埋め込むことで、それら部分での局所的な電界集中を抑えて電界を緩和することができる
【００２７】
　埋め込みガードリング層１４を形成することで、最外ベース領域５ａ及びガードリング層１０の外側コーナー部の曲率が大きくなる。そして、高電圧印加時に、埋め込みガードリング層１４が空乏化することで、埋め込みガードリング層１４中にも電界が加わるようになり、図４（ｂ）において実線で表されるように緩やかな電界分布となる。埋め込みガードリング層１４が空乏化することで、ピーク以外の電界は大きくなるが、ピークの電界が下がることで局所的なアバランシェ降伏が起き難くなって、高信頼性、高耐量を実現することができる。
【００２８】
　埋め込みガードリング層１４は、ｐ型ピラー領域４と同時に形成することで、高電圧印加時に空乏化する低濃度な埋め込み層を形成することができる。また、埋め込みガードリング層１４をあまり深く形成すると、高抵抗層１３の厚さが薄くなったのと同じになり耐圧が低下してしまう。このため、埋め込みガードリング層１４の深さは、ｐ型ピラー領域４よりも浅いことが望ましい。」
　　（エ）「【００６２】
　［第７の実施形態］
　図１７は本発明の第７の実施形態に係る半導体装置の要部断面構造を例示する模式図である。  
　図１８（ｂ）は、図１７における要部の拡大図であり、図１８（ａ）は、その要部の平面パターンの一例を示す模式図である。  
　図１９（ｂ）は、図１８（ｂ）と同様に図１７における要部の拡大図であり、図１９（ａ）は、その要部の平面パターンの他の具体例を示す模式図である。
【００６３】
　図１７に示す構造では、終端部にもスーパージャンクション構造が形成されている。この場合においても、
最外ベース領域５ａ端部やフィールドプレート電極１５端部などの電界集中しやすい箇所に、埋め込みガードリング層１４を形成することで、高信頼性、高耐量を得ることができる
【００６４】
　埋め込みガードリング層１４は、スーパージャンクション構造の位置とは独立に配置することが可能であり、例えば、図１８に示すように、ｎ型ピラー領域３とｐ型ピラー領域４とはストライプ状に形成され、
埋め込みガードリング層１４は、最外ベース領域５ａのコーナー部、フィールドプレート電極１５のコーナー部を覆うようにそれらと同心円状に形成される
【００６５】
　また、図１９に示すようにｐ型ピラー領域４が格子状に配置されていても実施可能である。あるいは、ｐ型ピラー領域４が千鳥状に配置されていても実施可能である。
【００６６】
　終端部の耐圧を高くするために、終端部のスーパージャンクション構造や埋め込みガードリング層１４は、
空乏化し易いように、素子部のスーパージャンクション構造よりも不純物濃度が低い
【００６７】
　素子部スーパージャンクション構造の最外部は、ｐ型ピラー領域でも、ｎ型ピラー領域でも同等の効果を得ることができる。
【００６８】
　ＭＯＳゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限ら
ず、格子状や千鳥状に形成してもよい。ＭＯＳゲート構造はプレーナ構造にて説明したが、トレンチ構造でも実施可能である。
【００６９】
　前述した実施形態では、終端部表面は、ガードリング構造やフィールドプレート構造を用いた構造を示したが、図２０に表すように、高抵抗層１３表面にリサーフ（ＲＥＳＵＲＦ：Reduced-Surface-Field）層１８を設けた構造、図２１に表すように、フィールド絶縁膜１１上にフローティングフィールドプレート電極１９を設けた構造、図２２に表すように、埋め込みガードリング層１４のみの構造などでも実施可能であり、終端部表面の構造には限定されない。
【００７０】
　複数の埋め込みガードリング層１４を形成する場合には、終端最外部に向かって、隣り合う埋め込みガードリング層１４間の間隔を広げていった方が、終端部における電界分布をより緩やかにできる。
【００７１】
　ｐ型ピラー領域４は、ドレイン層２に接していなくとも実施可能である。高抵抗層１３が成長されている基板表面にイオン注入を行うことでスーパージャンクション構造を形成すると、ｐ型ピラー領域４はドレイン層２に接しているが、ドレイン層２上にｎ型半導体層を成長させることで、ｐ型ピラー領域がドレイン層２に接していない構造を形成することも可能である。
【００７２】
　前述した具体例では、スーパージャンクション構造を有するＭＯＳＦＥＴで説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤ（Schottky Barrier Diode）、ＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ（Static Induction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも適用可能である。」
　　（オ）図１には、ドレイン層（第１の半導体層）２の上に形成される半導体層１３は、素子部にあってはスーパージャンクション構造の上に設けられることが、また、その脚注には、「１３」の層は「ｎ−層（第２の半導体層）」であることが記載されている。
　　（カ）図１７には、
ａ　スーパージャンクション構造の上の、ソース電極９の直下の領域には、ベース領域５及び当該ベース領域５の最外部５ａが半導体層１３の上に選択的に設けられていること、
ｂ　終端部の前記半導体層１３上のフィールド絶縁膜１１の上に形成されるフィールドプレート電極１５は、前記ソース電極９と接続されていること、
が、それぞれ記載されている。
　　イ　引用発明
　以上の（ア）〜（カ）から、引用文献には、次の発明（以下「引用発明」という。）が記載されていると認められる。
「高不純物濃度のｎ＋　型シリコンからなるドレイン層２と、
　前記ドレイン層２の主面上に、ｎ型ピラー領域３とｐ型ピラー領域４とが、前記主面に対して略平行な方向に周期的に配列され、前記ドレイン層２の終端部まで設けられているスーパージャンクション構造と、
　前記ドレイン層２の素子部と終端部とにおいて、前記スーパージャンクション構造上に形成され、前記ｎ型ピラー領域３よりも不純物濃度が低いｎ型の高抵抗層１３と、
　前記素子部において前記高抵抗層１３に選択的に設けられ、前記ｐ型ピラー領域４に接するとともに、前記ｎ型ピラー領域３に隣接してｐｎ接合部を形成するｐ型のベース領域５と、
　前記終端部との境界近くの前記ｎ型ピラー領域３及び前記ｐ型ピラー領域４の上に設けられた、前記ベース領域５の最外部５ａと、
　前記ベース領域５の表面に選択的に設けられたｎ＋　型ソース領域６と、
　前記ソース領域６の一部、及び、前記ベース領域５における前記ソース領域６間の部分の上に設けられたソース電極９と、
　前記終端部の半導体層１３上のフィールド絶縁膜１１の上に形成され、前記ソース電極９と接続されるフィールドプレート電極１５と、
　前記ドレイン層２の主面の反対側の面に設けられたドレイン電極１と、
　電界集中しやすい箇所である前記ベース領域５の最外部５ａの端部、前記フィールドプレート電極１５のコーナー部、及び、前記フィールドプレート電極１５の端部を覆うように前記高抵抗層１３中に埋め込まれて形成され、空乏化し易いように前記素子部のスーパージャンクション構造よりも不純物濃度が低く、局所的な電界集中を抑えて電界を緩和するｐ型の埋め込みガードリング層１４と、を有していることを特徴とする半導体装置。」
　（２）本願発明と引用発明との対比
　本願発明と引用発明とを対比すると、以下の点で一致するとともに、以下の点で相違する。
　　ア　一致点
「表面および裏面を有する第１導電型の半導体基板（３）と、
　前記半導体基板の表面側に、第１導電型カラム（４ｂ）および第２導電型カラム（４ａ）とが前記半導体基板の表面と平行に繰り返された繰り返し構造からなるスーパージャンクション構造（４）と、
　前記半導体基板の外周側を外周領域（２）、該外周領域の内側を縦型半導体素子が形成されるセル領域（１）として、前記セル領域および前記外周領域において前記スーパージャンクション構造の上に形成された半導体層と、
　前記セル領域において前記スーパージャンクション構造の上の前記半導体層に形成された、第２導電型の不純物層（１０）と、
　前記セル領域から前記外周領域に入り込んで形成され、前記不純物層に接して形成された表面電極（１２）と、
　前記半導体基板の裏面側に電気的に接続された裏面電極（１３）と、
　前記半導体層の表面から所定深さの位置から形成され、前記不純物層と接すると共に前記スーパージャンクション構造と接し、第２導電型のディープ層と、を有していることを特徴とする半導体装置。」
　　イ　相違点
　　（ア）相違点１
　本願発明の「第１導電型カラム（４ｂ）および第２導電型カラム（４ａ）」は「不純物濃度が１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３に設定された」のに対して、引用発明の「ｎ型ピラー領域３とｐ型ピラー領域４」の設定不純物濃度が不明である点。
　　（イ）相違点２
　セル領域および外周領域においてスーパージャンクション構造の上に形成された半導体層が、本願発明においては「第２導電型の半導体層（５）」であるのに対して、引用発明においては「ｎ型の高抵抗層１３」である点。
　　（ウ）相違点３
　本願発明の「第２導電型の高不純物層（１０）」は「前記半導体層よりも高不純物濃度とされた」「高」不純物層であるのに対して、引用発明の「ｐ型のベース領域５」ないし「前記ベース領域５の最外部５ａ」は前記「ｎ型の高抵抗層１３」より高不純物濃度であるかどうか不明である点。
　　（エ）相違点４
　本願発明の「表面電極」は「高不純物層に接して形成された」のに対して、引用発明の「ソース電極９」は「前記ベース領域５における前記ソース領域６間の部分の上に設けられた」点。
　　（オ）相違点５
　前記半導体層に埋め込まれた層である第２導電型のディープ層が、本願発明においては、「空乏化しない１×１０１７ｃｍ−３以上６×１０１７ｃｍ−３以下のピーク不純物濃度で構成される」とともに「前記高」不純物層と接し、かつ、「基板法線方向から見て、前記表面電極における前記高不純物層と接している部分のうち最も外周側となる第１端部（Ｐ１）と前記高不純物層における外周側の端部との間とオーバーラップして形成された」のに対して、引用発明の「ｐ型の埋め込みガードリング層１４」は「前記ベース領域５の最外部５ａの端部」を「覆うように前記高抵抗層１３中に埋め込まれて形成され、空乏化し易いように前記素子部のスーパージャンクション構造よりも不純物濃度が低」い点。
　（３）本願発明についての判断
　　ア　上記のように、本願発明は引用発明と相違点を有しており、引用発明は本願発明と同一の発明ではない。
　したがって、本願発明は引用文献に記載された発明であるとはいえない。
　　イ　次に、本願発明の進歩性については、上記の相違点１、相違点２及び相違点５について検討する。
　さて、引用発明の「前記スーパージャンクション構造上に形成され」た半導体層は、「不純物濃度が低いｎ型の高抵抗層１３」である。
　また、前記半導体層に埋め込まれた層である「ｐ型の埋め込みガードリング層１４」については、引用文献には、「空乏化する低濃度」で形成すること（段落【００２８】）や、「空乏化し易いように……不純物濃度が低い」（段落【００６６】）ものとすることが記載されているだけである。
　そして、「前記セル領域および前記外周領域において前記スーパージャンクション構造の上に形成された」半導体層をｐ型の半導体層とし、かつ、前記「ｐ型の埋め込みガードリング層１４」を「空乏化しない１×１０１７ｃｍ−３以上６×１０１７ｃｍ−３以下のピーク不純物濃度で構成」することは、引用文献には、記載も示唆もされていない。
　　ウ　これに対して、本願明細書の段落【００３２】には、「ｐ型ディープ層１８は、ｐ型不純物濃度が少なくともｐ型層５（より詳しくは、ｐ型層５のうちの外周領域２に位置するリサーフ層として機能する部分）よりも濃く設定されている。このため、ｐ型ディープ層１８は、ｐ型層５よりも内部抵抗が小さくなり、ＭＯＳＦＥＴのリカバリ動作時に、外周領域２におけるｐ型層５を通じて移動する注入電荷がｐ型高不純物層１０に移動して表面電極１２に排出される際の通過経路となる。また、従来ではｐ型層５の表面側に集中していた電荷をｐ型ディープ層１８の深さ方向の広範囲において取り込めるため、ｐ型層５の表面側への電荷の集中を抑制できる。……またｐ型ディープ層１８は空乏化しないことが望ましい。空乏化しないことにより、電荷を分散する効果が高まるだけでなく、ゲート絶縁膜８の電界が抑制される。したがって、ｐ型層５の表面側、特に表面電極１２におけるｐ型高不純物層１０との接触部位のうちの最も外周側の端部Ｐ１において発熱を抑制でき、ゲート絶縁膜８や表面電極１２とｐ型高不純物層１０との境界位置などの破壊を抑制できる。」と、段落【００３６】に「例えばリカバリ耐量３００Ａ／μｓ以上を定格とする場合、ｐ型ディープ層１８の不純物濃度を１×１０１７ｃｍ−３以上に設定すれば、定格となるリカバリ耐量以上の耐量を得ることが可能となる。」と記載されている。
　　エ　したがって、本願発明は、相違点１、相違点２及び相違点５に係る構成を有することで、「従来ではｐ型層５の表面側に集中していた電荷をｐ型ディープ層１８の深さ方向の広範囲において取り込めるため、ｐ型層５の表面側への電荷の集中を抑制でき」、「表面電極１２におけるｐ型高不純物層１０との接触部位のうちの最も外周側の端部Ｐ１において発熱を抑制でき、ゲート絶縁膜８や表面電極１２とｐ型高不純物層１０との境界位置などの破壊を抑制でき」、さらに、「定格となるリカバリ耐量以上の耐量を得ることが可能となる」という本願明細書に記載された格別の効果を奏するものである。
　　オ　したがって、本願発明は、引用文献に記載された発明から当業者が容易に発明をすることができたとは認められない。
　（４）本願の請求項２ないし請求項１４に係る発明について
　本願の請求項２ないし請求項１４に係る発明は、いずれも、本願発明をさらに限定したものであるので、本願発明と同様に、引用文献に記載された発明であるとすることはできず、また、引用文献に記載された発明から当業者が容易に発明をすることができたとも認められない。
　（５）小括
　したがって、原査定の理由によっては、本願を拒絶することはできない。
第４　当審拒絶理由について
　１　当審拒絶理由の概要
　当審より平成２８年８月２２日付けで通知した拒絶理由の概要は以下のとおりである。
「１．この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。
　２．この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない。
 　 
 　　　　　　　　　　　　　　　　　記
 　 
　……（中略）……
ア　理由Ａ
・条文　：１、２
・請求項：１〜１５
・備考 
　請求項１には「ディープ層（１８）」が「前記スーパージャンクション構造の１０倍以上の空乏化しない高不純物濃度で構成される」と記載されている。
　しかしながら、
（ア）上記の記載では、前記「ディープ層（１８）」の「不純物濃度」の上限が特定されておらず、前記「ディープ層（１８）」の構成が不明瞭となっている。
（イ）前記「高不純物濃度」の記載における「不純物濃度」とは、「ピーク濃度」であるのか、他の「濃度」、たとえば平均「濃度」であるのか、不明である。
　なお、明細書の段落【００３６】の「例えばリカバリ耐量３００Ａ／μｓ以上を定格とする場合、ｐ型ディープ層１８の不純物濃度を１×１０１７ｃｍ−３以上に設定すれば、定格となるリカバリ耐量以上の耐量を得ることが可能となる。」との記載における「ｐ型ディープ層１８の不純物濃度」とは、段落【００３５】の「ｐ型ディープ層１８の中心深さおよびピーク濃度を調整してリカバリ耐量を調べたところ、図５に示す結果が得られた。」という記載及び図５を参照すれば、「ピーク濃度」を意味するものと解される。
（ウ）本願明細書の段落【００１９】には「これらｐ型カラム４ａおよびｎ型カラム４ｂの不純物濃度は、例えば１×１０１５〜１×１０１６ｃｍ−３に設定されている。」と、段落【００３６】には「ｐ型ディープ層１８の不純物濃度を１×１０１７ｃｍ−３以上に設定すれば、定格となるリカバリ耐量以上の耐量を得ることが可能となる。」と記載されている。
　請求項１の上記の記載では、「スーパージャンクション構造」の不純物濃度が１×１０１５ｃｍ−３であり、「ディープ層」の不純物濃度が１×１０１６ｃｍ−３であるとの態様を包含している。しかし、本願明細書の発明の詳細な説明には、そのような態様は記載されていない。
（エ）そして、上記（ウ）で指摘したように「ディープ層」の不純物濃度が１×１０１７ｃｍ−３以下の態様の半導体装置では、段落【００３６】の記載によれば、「定格となるリカバリ耐量以上の耐量を得る」ことが不可能となるおそれがあると認められる。
　一方、前記（ア）で指摘したように、「ディープ層（１８）」の「不純物濃度」の上限が特定されていないから、請求項１に係る発明の「ディープ層（１８）」は、段落【００２３】に記載された「ｐ型高不純物層１０の不純物濃度」よりも高い「不純物濃度」を有するものを包含している。そうすると、本願明細書の段落【００３８】の記載によれば、請求項１に係る発明の「ディープ層（１８）」の第２導電型の「不純物濃度」が「高不純物層（１０）」よりも高く設定された半導体装置では、「よりｐ型ディープ層１８とｐ型高不純物層１０との接続部位で電荷が集中することを緩和でき、当該部位での破壊を抑制できるようにしている。」という前記段落【００３８】に記載された効果を奏することができないおそれがあると認められる。
　以上から、請求項１に係る発明は、段落【０００８】に記載の「注入電荷の集中を緩和して、素子の破壊を抑制することができるＳＪ構造の縦型半導体素子を有する半導体装置およびその製造方法を提供する」という本願に係る発明の課題を解決することができないと認められる。
　したがって、請求項１に係る発明は、当業者が本願に係る発明の課題を解決できると認識できる範囲のものであるとは認められないから，本願明細書の発明の詳細な説明に記載された発明であるとは認められない。
  
　以上は、請求項１を引用する請求項２〜１５においても同様である。
  
イ　理由Ｂ
・条文　：１、２
・請求項：１、３〜１５
・備考 
　請求項１においては、「半導体基板（３）」、「カラム（４ｂ）」、「カラム（４ａ）」、「高不純物層（１０）」及び「ディープ層（１８）」の導電型は特定されているものの、「半導体層（５）」の導電型は特定されていない。
（ア）したがって、前記「半導体層（５）」の構成が不明瞭となっている。
（イ）また、請求項１に係る発明は、前記「半導体層（５）」がｎ型層であるという態様を包含しているが、そのような態様は、本願明細書の発明の詳細な説明には記載されていない。
  
　以上は、請求項１を引用する請求項３〜１５においても同様である。
  
ウ　理由Ｃ 
・条文　：１
・請求項：１２
・備考
　請求項１２には、「前記ディープ層における外周側の端部は、前記第１端部より４μ〜１３μｍ内周側である」と記載されている。
　これに対して、本願明細書には、段落【００４７】に「リカバリ耐量を得るためには、半導体装置の上方から見て、ｐ型ディープ層１８の内周側の端部が端部Ｐ１よりも内側にあることが必要である。このため、図８に示すように、ｐ型ディープ層１８の内周側の端部から端部Ｐ１までのｐ型ディープ層１８とｐ型高不純物層１０とのオーバーラップ量をオーバーラップ長Ｌ２と定義し」と、段落【００４８】に「リカバリ耐量が６００Ａ／μｓ以上を得るのであれば、オーバーラップ長Ｌ２を４〜１３μｍの範囲に設定すればよい。」と記載されている。
　すなわち、本願明細書には、ｐ型ディープ層１８の内周側の端部は、端部Ｐ１より, ４μ〜１３μｍ内周側であることが望ましいことが記載されている。
　しかし、本願明細書の他の記載、たとえば段落【００４１】〜【００４４】の記載を参照しても、「前記ディープ層における外周側の端部は、前記第１端部より４μ〜１３μｍ内周側である」ことが、本願明細書の発明の詳細な説明に記載されているとは認められない。
  
エ　理由Ｄ
・条文　：１、２
・請求項：１５
・備考 
　請求項１５には、請求項１ないし１２を引用して、「前記スーパージャンクション構造の表面に前記第２導電型層を形成する工程」及び「前記ディープ層の形成予定領域が開口するマスクを用いて前記第２導電型層の上から第２導電型不純物を高加速イオン注入することにより前記ディープ層を形成する工程」と記載されている。
（ア）しかしながら、請求項１には「第２導電型層」という記載は存在しないから、上記の記載は不明瞭である。
　よって、請求項１を引用する請求項１５に係る発明は明確でない。
（イ）また、請求項２には、「前記半導体層は、前記外周領域ではリサーフ層を構成している第２導電型層（５）である」との記載は存在する。しかしながら、請求項２の「第２導電型層（５）」は、「外周領域」における「前記半導体層」のみを指している。
　これに対して、本願明細書の段落【００５６】〜【００５９】の記載を参照しても、「外周領域」における「スーパージャンクション構造の表面」のみに「第２導電型」の「半導体層」を形成することも、「外周領域」における「スーパージャンクション構造の表面」の「第２導電型」の「半導体層」上のみに「ディープ層」を形成することも、本願明細書の発明の詳細な説明には記載されていない。
　よって、請求項２を引用する請求項１５に係る発明は、発明の詳細な説明に記載したものでない。」
　２　当審拒絶理由についての判断
　（１）理由Ａについて
　平成２８年１０月２０日付けの手続補正によって、請求項１において、補正前の「第１導電型カラム（４ｂ）および第２導電型カラム（４ａ）とが前記半導体基板の表面と平行に繰り返された繰り返し構造からなるスーパージャンクション構造（４）」という記載を「不純物濃度が１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３に設定された第１導電型カラム（４ｂ）および第２導電型カラム（４ａ）とが前記半導体基板の表面と平行に繰り返された繰り返し構造からなるスーパージャンクション構造（４）」と補正し、補正前の「前記スーパージャンクション構造の１０倍以上の空乏化しない高不純物濃度で構成される……ディープ層（１８）」という記載を「空乏化しない１×１０１７ｃｍ−３以上６×１０１７ｃｍ−３以下のピーク不純物濃度で構成される……ディープ層（１８）」と補正し、補正前の請求項５を削除したことで、補正後の請求項１に係る発明は明確になり、発明の詳細な説明に記載されたものとなった。
　したがって、当審拒絶理由の理由Ａは解消した。
　（２）理由Ｂについて
　平成２８年１０月２０日付けの手続補正によって、請求項１において、補正前の「半導体層（５）」という記載を、「第２導電型の半導体層（５）」と補正したことで、補正後の請求項１に係る発明は明確になり、発明の詳細な説明に記載されたものとなった。
　したがって、当審拒絶理由の理由Ｂは解消した。
　（３）理由Ｃについて
　平成２８年１０月２０日付けの手続補正によって、補正前の請求項１２の「前記ディープ層における外周側の端部」という記載を、補正後の請求項１１の「前記ディープ層における内周側の端部」と補正したことで、補正後の請求項１１に係る発明は発明の詳細な説明に記載されたものとなった。
　したがって、当審拒絶理由の理由Ｃは解消した。
　（４）理由Ｄについて
　平成２８年１０月２０日付けの手続補正によって、補正前の請求項１５の「前記第２導電型層」という記載を、補正後の請求項１４の「前記第２導電型の半導体層」と補正したことで、と補正したことで、補正後の請求項１４に係る発明は明確になり、発明の詳細な説明に記載されたものとなった。
　したがって、当審拒絶理由の理由Ｄは解消した。
 
　（５）小括
　したがって、平成２８年１０月２０日付けの手続補正によって、当審拒絶理由の理由Ａないし理由Ｄはすべて解消した。
　そうすると、もはや、当審で通知した拒絶理由によって本願を拒絶することはできない。
第５　むすび
　以上のとおりであるから、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。