(57)【要約】【課題】動作可能な電源電圧の範囲を拡大を図ること。【解決手段】ＳＲＡＭ１０のメモリセルマトリックス１１は、同じビット線対ＢＬ０ｚ，ＢＬ０ｘに接続されたメモリセルＣ０ａ，Ｃ０ｂを含む。メモリセルＣ０ａは、１つのセル部３１ａと２つの転送ゲート３２ａ，３３ａを含む。セル部３１ａの２つのインバータ回路３４ａ，３５ａは互いの入力端子と出力端子とが接続されている。メモリセルＣ０ｂは、１つのセル部３１ｂと２つの転送ゲート３２ｂ，３３ｂを含む。セル部３１ｂの２つのインバータ回路３４ｂ，３５ｂは互いの入力端子と出力端子とが接続されている。メモリセルＣ０ａに含まれる２つのポートＰ１ａ，Ｐ２ａは、スイッチ回路Ｓ０ｚ，Ｓ０ｘを介してメモリセルＣ０ｂに含まれる２つのポートＰ１ｂ，Ｐ２ｂとそれぞれ接続されている。【選択図】図２
2011108345.tif 000002
【特許請求の範囲】
【請求項１】
互いの出力信号を入力する２つのインバータ回路を含み前記インバータ回路の出力端子が接続された入出力ポートを有するセル部と、前記入出力ポートとビット線との間に接続された転送ゲートとを含む第１及び第２のメモリセルと、
前記第１のメモリセルの前記入出力ポートと、前記第２のメモリセルの前記入出力ポートとの間に接続された第１のスイッチ回路と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記第１のメモリセルの前記転送ゲートに接続された第１のワード線と、前記第２のメモリセルの前記転送ゲートに接続された第２のワード線とを活性化又は非活性化するワード線制御回路を有し、
前記ワード線制御回路は、信号に基づいて動作モードを変更し、前記動作モードが第１のモードのときに前記第１のワード線と前記第２のワード線とを個別に活性化し、前記動作モードが前記第１のモードと異なる第２のモードのときに前記第１のワード線と前記第２のワード線とを同時に活性化する、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のメモリセルのインバータ回路には第１の高電位電圧が供給され、
前記第２のメモリセルのインバータ回路に供給する第２の高電位電圧を動作モードに応じて制御する電圧制御回路を有する、
ことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
第１及び第２のサブメモリと、前記サブメモリのアクセスを制御するアクセス制御回路と、を有し、
前記第２のサブメモリは、２つのメモリセルの入出力ポート間に接続されたスイッチ回路を有する半導体記憶装置であり、
前記第１のサブメモリは、前記スイッチ回路を有していない半導体記憶装置であり、
前記アクセス制御回路は、
動作モードを第１のモードから第２のモードへ切り替えたときに、前記第１のサブメモリから前記第２のサブメモリへデータを転送した後、前記第１及び第２のサブメモリに対してアクセスのための信号を入出力し、
前記第２のモードから前記第１のモードへ切り替えたときに、前記第２のサブメモリから前記第１のサブメモリへデータを転送した後、前記第１のサブメモリに対するアクセスの信号を前記第２のサブメモリに対して出力する、
ことを特徴とする半導体装置。
【請求項５】
互いの出力信号を入力する２つのインバータ回路を含み前記インバータ回路の出力端子が接続された入出力ポートを有するセル部と、前記入出力ポートとビット線との間に接続された転送ゲートとを含む第１及び第２のメモリセルと、
動作モードが第１のモードの時には、前記第１及び第２のメモリセルをそれぞれ個別に選択し、選択した１つのメモリセルに対してデータの読み出し又は書き込みを行い、
前記動作モードが第２のモードのときには、前記第１のメモリセルの前記入出力ポートと、前記第２のメモリセルの前記入出力ポートとを接続して前記第１及び前記第２のメモリセルに対して１つのデータの読み出し又は書き込みを行うこと、
を特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置、半導体装置、及び半導体記憶装置の制御方法に関する。
【背景技術】
【０００２】
半導体記憶装置の１つにスタティック・ランダム・アクセス・メモリ（Static Random Access Memory:SRAM）がある。ＳＲＡＭは、１つのチップとしてＣＰＵの半導体装置と接続される、又はＣＰＵ等の回路と共に１つのチップ上に形成されてシステムＬＳＩを構成する。システムＬＳＩは、システムオンチップやシステムオンシリコンなどと呼ばれる。
【０００３】
ＳＲＡＭは、１つのデータを記憶するメモリセルを有している。ＳＲＡＭセルは、例えば、２つの転送ゲートとＣＭＯＳ構造の２つのインバータ回路を含む（例えば、特許文献１参照）。２つのインバータ回路は互いの入力端子が互いの出力端子に接続され、各インバータ回路の入力端子（出力端子）がそれぞれ転送ゲートを介して一対のビット線に接続される。そして、ＳＲＡＭは、２つのインバータ回路により構成されるフリップフロップにより相補なデータを保持する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−４９６０号公報（第２図）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳＲＡＭセルに含まれるトランジスタの電気的特性（例えばしきい値電圧）は、ＳＲＡＭセルに供給される電源電圧に応じて設定されている。また、半導体装置の電源電圧は、消費電力の低減化等のため、低電圧化されている。しかしながら、ＳＲＡＭセルに供給する電源電圧を低電圧化すると、ＳＲＡＭセルの安定性を示す静的雑音余裕（Static Noise Margin:ＳＮＭ）が小さくなり、書き込みデータとセルの保持データが異なることや、セルに保持されたデータとビット線を介して読み出されたデータとが異なる等の誤動作を起こすおそれがあった。
【０００６】
この半導体記憶装置で、動作可能な電源電圧の範囲を拡大を図ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、互いの出力信号を入力する２つのインバータ回路を含み前記インバータ回路の出力端子が接続された入出力ポートを有するセル部と、前記入出力ポートとビット線との間に接続された転送ゲートとを含む第１及び第２のメモリセルと、前記第１のメモリセルの前記入出力ポートと、前記第２のメモリセルの前記入出力ポートとの間に接続された第１のスイッチ回路と、を有する。
【発明の効果】
【０００８】
本発明の一観点によれば、動作可能な電源電圧の範囲を拡大することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】第一実施形態の半導体記憶装置のブロック回路図である。
【図２】第一実施形態のメモリセルの回路図である。
【図３】第二実施形態の半導体記憶装置のブロック回路図である。
【図４】第二実施形態のメモリセルの回路図である。
【図５】第三実施形態のメモリセルの回路図である。
【図６】第四実施形態の半導体記憶装置のブロック回路図である。
【図７】第五実施形態の半導体記憶装置のブロック回路図である。
【図８】第五実施形態のメモリセルの回路図である。
【図９】第五実施形態のメモリセルの動作波形図である。
【図１０】第六実施形態の半導体記憶装置のブロック回路図である。
【図１１】第六実施形態のメモリセルの回路図である。
【図１２】第六実施形態のメモリセルの動作波形図である。
【図１３】第七実施形態の半導体装置の概略構成図である。
【図１４】第七実施形態の半導体記憶装置のブロック回路図である。
【図１５】第七実施形態のメモリセルの回路図である。
【図１６】（ａ）〜（ｄ）はメモリの動作説明図である。
【発明を実施するための形態】
【００１０】
（第一実施形態）
以下、第一実施形態を説明する。
図１は、半導体記憶装置の概略ブロック図である。この半導体記憶装置１０は、スタティック・ランダム・アクセス・メモリ（Static Random Access Memory:SRAM）である。以下、ＳＲＡＭ１０として説明する。
【００１１】
ＳＲＡＭ１０は、メモリセルマトリックス(Memory Cell Matrix )１１と、このメモリセルマトリックス１１のメモリセルをアクセスするための各種の回路を含む。
メモリセルマトリックス１１は複数のメモリセルを含み、メモリセルはマトリックス状に配列されている。メモリセルマトリックス１１に含まれるメモリセルの数は、ＳＲＡＭ１０にて記憶するデータの数（記憶容量）と、データのビット数に応じて設定されている。各列のメモリセルはワード線ＷＬに接続され、各行のメモリセルはビット線対に接続されている。即ち、メモリセルマトリックス１１は、メモリセルの配列に応じた本数のワード線ＷＬ及びビット線対を有している。
【００１２】
ＳＲＡＭ１０は、アドレスＡＤＤに応じたワード線ＷＬ及びビット線対を選択し、その選択したワード線ＷＬ及びビット線対に接続されたメモリセルがアクセスの対象となる。そして、対象のメモリセルに対して、入力データＩＤに応じたデータを書き込む。また、対象のメモリセルに保持されたデータを読み出し、そのデータに対応する出力データＯＤを出力する。
【００１３】
アドレスＡＤＤは、アドレスレジスタ(Address Register)１２に入力される。アドレスレジスタ１２は、メモリセルマトリックス(Memory Cell Matrix )１１の構成に応じて、アドレスＡＤＤをローアドレスＲＡとコラムアドレスＣＡとに分けて出力する。ローアドレスＲＡのビット数は、ワード線ＷＬの数に応じて設定され、コラムアドレスＣＡのビット数はビット線対の数に応じて設定されている。ローアドレスＲＡはローデコーダ(Row Decoder )１３に入力され、コラムアドレスＣＡはコラムデコーダ(Column Decoder)１４に入力される。
【００１４】
クロックバッファ(Clock Buffer)１５には、クロック信号ＣＫとチップイネーブル信号ＣＥとライトイネーブル信号ＷＥが入力される。クロック信号ＣＫは所定周期のパルス信号である。ライトイネーブル信号ＷＥは、ＳＲＡＭ１０に対してデータの書き込みが行われるときに活性化される。チップイネーブル信号ＣＥは、ＳＲＡＭ１０に対してアクセスが行われるときに活性化される。クロックバッファ１５は、各信号ＣＫ，ＣＥ，ＷＥをバッファリングした信号を出力する。
【００１５】
パルスジェネレータ(Pulse Generator)１６は、クロックバッファ１５から入力される信号に基づいて、活性化パルスを生成する。活性化パルスは、データ書き込み時に対応するデータ書き込みパルスと、データ読み出し時に対応するデータ読み出しパルスを含む。パルスジェネレータ１６は、生成した活性化パルスを出力する。
【００１６】
ローデコーダ１３は、ローアドレスＲＡと活性化パルスとに基づいて、ローアドレスＲＡをデコードして生成したワード線選択信号をワードラインバッファ(Word Line Buffer)１７に出力する。ＳＲＡＭ１０は、複数のワード線ＷＬにそれぞれ接続されたワードラインバッファ１７を有している。各ワードラインバッファ１７は、ワード線選択信号に応答して１つのワード線ＷＬをそれぞれ活性化する。
【００１７】
コラムデコーダ１４は、コラムアドレスＣＡと活性化パルスとに基づいて、コラムアドレスＣＡをデコードして生成したコラム選択信号を出力する。このコラム選択信号は、コラムセレクタ(Column Selecter )１８に入力される。
【００１８】
コラムセレクタ１８は、複数のビット線対に接続された複数のコラムスイッチを有している。コラムセレクタ１８は、コラム選択信号に応答して、データのビット数と等しい数のビット線対をデータバスに接続する。つまり、コラムセレクタ１８は、コラムアドレスＣＡに対応するビット線対を選択する。
【００１９】
活性化されたワード線ＷＬと選択されたビット線対とに接続されたメモリセルがデータ書き込み又はデータ読み出しの対象セル、つまりアドレスＡＤＤにより直接的に指定されたメモリセルである。
【００２０】
その対象セルには、データ書き込み時に入力データＩＤが、入力データレジスタ(Input Data Register )１９及びライトアンプ(Write Amplifier )２０を介して書き込まれる。また、対象セルから読み出されたデータは、データ読み出し時に、センスアンプ(Sense Amplifier )２１及び出力データレジスタ(Output Data Register)２２を介して、出力データＯＤとして出力される。
【００２１】
データマスクレジスタ(Data Mask Register)２３にはマスクデータＤＭが入力される。データマスクレジスタ２３は、マスクデータＤＭを保持し、その保持したデータを出力する。入力データレジスタ１９は、データマスクレジスタ２３から出力されるマスクデータと入力データＩＤとを論理演算（例えば論理積演算（ＡＮＤ））し、その演算結果に応じた信号を出力する。
【００２２】
上記のアドレスレジスタ１２とセル短絡制御回路(Cell Short)２４には、電圧認識信号ＬＰが入力される。
電圧認識信号ＬＰは、外部からＳＲＡＭ１０に供給する電源電圧ＶＤＤに応じてレベルが設定されて供給される。ＳＲＡＭ１０には、標準的な電圧（第１の電源電圧）、又は標準的な電圧より低い電圧（第２の電源電圧：低電圧）が供給される。標準的な電圧は、例えば、メモリセルの設計時に設定された電圧であって、メモリセルの動作が保証される電圧範囲（許容電圧範囲）の中心付近の電圧（例えば１．１Ｖ）である。
【００２３】
第１の電源電圧がＳＲＡＭ１０に供給されるとき、そのＳＲＡＭ１０にはＬレベルの電圧認識信号ＬＰが供給される。一方、第２の電源電圧がＳＲＡＭ１０に供給されるとき、そのＳＲＡＭ１０にはＨレベルの電圧認識信号ＬＰが供給される。ＳＲＡＭ１０は、Ｌレベルの電圧認識信号ＬＰに応答して通常動作モードにて動作し、Ｈレベルの電圧認識信号ＬＰに応答して低電圧モードにて動作する。
【００２４】
アドレスレジスタ１２は、電圧認識信号ＬＰに基づいて、活性化されるワード線ＷＬの数を変更するようにローアドレスＲＡを出力する。
例えば、アドレスレジスタ１２は、入力されるアドレスＡＤＤのうち、ワード線ＷＬの本数に対応するビット数のアドレスとそのアドレスの反転信号とをローアドレスＲＡとして出力する。そして、アドレスレジスタ１２は、Ｌレベルの電圧認識信号ＬＰに応答して、アドレスＡＤＤに基づいて、ローアドレスＲＡの各ビット位置のアドレスとその反転信号を、相補的に活性化レベルとして出力する。ローデコーダ１３は、そのローアドレスＲＡに基づいて、複数のワード線選択信号のうちの１つを活性化し、その活性化されたワード線選択信号が入力されるワードラインバッファ１７は接続されたワード線ＷＬを活性化する。
【００２５】
一方、アドレスレジスタ１２は、Ｈレベルの電圧認識信号ＬＰに応答して、ローアドレスＲＡの所定ビット位置のアドレスとその反転信号を同時に活性化レベルとして出力する。ローデコーダ１３は、活性化されたアドレスに対応するワード線選択信号と、活性化された反転信号に対応するワード線選択信号とを活性化する。従って、２つのワード線選択信号が同時に活性化され、それぞれのワード線選択信号が入力されるワードラインバッファ１７が接続されたワード線ＷＬを活性化する。
【００２６】
アドレスレジスタ１２の動作例を説明する。
例えば、アドレスＡＤＤは８ビットの信号Ａ７〜Ａ０から構成される。アドレスレジスタ１２は、上位４ビットの信号Ａ７〜Ａ４と、その反転信号Ａ７Ｘ〜Ａ４Ｘを出力する。通常動作モード（ＬＰがＬレベル）のとき、アドレスレジスタ１２は、信号Ａ７と反転信号Ａ７Ｘとを相補的に活性化レベル（例えばＨレベル）とする。すると、コラムデコーダ１４は、１つのワード線選択信号を活性化レベルとするため、１本のワード線ＷＬが活性化される。
【００２７】
低電圧モード（電圧認識信号ＬＰがＨレベル）のとき、アドレスレジスタ１２は、信号Ａ７と反転信号Ａ７Ｘとを同時に活性化レベルとする。すると、コラムデコーダ１４は、２つのワード線選択信号を活性化レベルとするため、２本のワード線ＷＬが同時に活性化される。
【００２８】
セル短絡制御回路２４は、電圧認識信号ＬＰに基づいて、電圧認識信号ＬＰＺをメモリセルマトリックス１１に出力する。例えば、セル短絡制御回路２４は、電圧認識信号ＬＰと等しいレベルの電圧認識信号ＬＰＺを出力する。
【００２９】
メモリセルマトリックス１１の構成を説明する。
図２には、メモリセルマトリックス１１に含まれるメモリセルのうち、４つのメモリセルＣ０ａ，Ｃ０ｂ，Ｃ１ａ，Ｃ１ｂが示されている。
【００３０】
メモリセルＣ０ａは、１つのセル部３１ａと２つの転送ゲート３２ａ，３３ａを含む。セル部３１ａは、２つのインバータ回路３４ａ，３５ａを含み、２つのインバータ回路３４ａ，３５ａは互いの入力端子と出力端子とが接続されている。従って、セル部３１ａは、２つのインバータ回路３４ａ，３５ａをループ状に接続した双安定回路である。
【００３１】
インバータ回路３４ａは、ＰチャネルＭＯＳトランジスタＴ１ａとＮチャネルＭＯＳトランジスタＴ２ａとを直列に接続したＣＭＯＳ構造である。ＰチャネルＭＯＳトランジスタＴ１ａのソースには高電位電圧ＶＤＤが供給され、同トランジスタＴ１ａのドレインはＮチャネルＭＯＳトランジスタＴ２ａのドレインに接続され、同トランジスタＴ２ａのソースには低電位電圧（例えばグランドレベル）が供給されている。
【００３２】
トランジスタＴ１ａのドレインとトランジスタＴ２ａのドレインとを接続した接続点はインバータ回路３４ａの出力端子となる。両トランジスタＴ１ａ，Ｔ２ａのゲートは互いに接続され、その接続点がインバータ回路３４ａの入力端子となる。
【００３３】
同様に、インバータ回路３５ａは、ＰチャネルＭＯＳトランジスタＴ３ａとＮチャネルＭＯＳトランジスタＴ４ａとを直列に接続したＣＭＯＳ構造である。ＰチャネルＭＯＳトランジスタＴ３ａのソースには高電位電圧ＶＤＤが供給され、同トランジスタＴ３ａのドレインはＮチャネルＭＯＳトランジスタＴ４ａのドレインに接続され、同トランジスタＴ４ａのソースには低電位電圧（グランドレベル）が供給されている。
【００３４】
トランジスタＴ３ａのドレインとトランジスタＴ４ａのドレインとを接続した接続点はインバータ回路３５ａの出力端子となる。両トランジスタＴ３ａ，Ｔ４ａのゲートは互いに接続され、その接続点がインバータ回路３５ａの入力端子となる。
【００３５】
インバータ回路３４ａの出力端子とインバータ回路３５ａの入力端子とを接続する接続点（内部ノード）はセル部３１ａの１つの入出力ポートＰ１ａであり、インバータ回路３５ａの出力端子とインバータ回路３４ａの入力端子とを接続する接続点（内部ノード）はセル部３１ａのもう１つの入出力ポートＰ２ａである。両ポートＰ１ａ，Ｐ２ａは転送ゲート３２ａ，３３ａを介してビット線ＢＬ０ｚ，ＢＬ０ｘにそれぞれ接続されている。
【００３６】
転送ゲート３２ａ，３３ａはＮチャネルＭＯＳトランジスタであり、ゲートがワード線ＷＬ１に接続されている。転送ゲート３２ａ，３３ａは、ワード線ＷＬ１が活性化するとオンし、ワード線ＷＬ１が非活性のときにオフする。つまり、ワード線ＷＬ１が活性化することにより、メモリセルＣ０ａの入出力ポートＰ１ａ，Ｐ２ａがビット線対ＢＬ０ｚ，ＢＬ０ｘにそれぞれ接続される。
【００３７】
メモリセルＣ０ｂは、メモリセルＣ０ａと同様に構成されている。即ち、メモリセルＣ０ｂは、１つのセル部３１ｂと２つの転送ゲート３２ｂ，３３ｂを含む。セル部３１ｂは、２つのインバータ回路３４ｂ，３５ｂを含み、互いの入力端子と出力端子とを接続した、即ち２つのインバータ回路３４ｂ，３５ｂをループ状に接続した双安定回路である。
【００３８】
インバータ回路３４ｂは、ＰチャネルＭＯＳトランジスタＴ１ｂとＮチャネルＭＯＳトランジスタＴ２ｂとを直列に接続したＣＭＯＳ構造である。ＰチャネルＭＯＳトランジスタＴ１ｂのソースには高電位電圧ＶＤＤが供給され、同トランジスタＴ１ｂのドレインはＮチャネルＭＯＳトランジスタＴ２ｂのドレインに接続され、同トランジスタＴ２ｂのソースには低電位電圧（グランドレベル）が供給されている。
【００３９】
トランジスタＴ１ｂのドレインとトランジスタＴ２ｂのドレインとを接続した接続点はインバータ回路３４ｂの出力端子となる。両トランジスタＴ１ｂ，Ｔ２ｂのゲートは互いに接続され、その接続点がインバータ回路３４ｂの入力端子となる。
【００４０】
同様に、インバータ回路３５ｂは、ＰチャネルＭＯＳトランジスタＴ３ｂとＮチャネルＭＯＳトランジスタＴ４ｂとを直列に接続したＣＭＯＳ構造である。ＰチャネルＭＯＳトランジスタＴ３ｂのソースには高電位電圧ＶＤＤが供給され、同トランジスタＴ３ｂのドレインはＮチャネルＭＯＳトランジスタＴ４ｂのドレインに接続され、同トランジスタＴ４ｂのソースには低電位電圧（グランドレベル）が供給されている。
【００４１】
トランジスタＴ３ｂのドレインとトランジスタＴ４ｂのドレインとを接続した接続点はインバータ回路３５ｂの出力端子となる。両トランジスタＴ３ｂ，Ｔ４ｂのゲートは互いに接続され、その接続点がインバータ回路３５ｂの入力端子となる。
【００４２】
インバータ回路３４ｂの出力端子とインバータ回路３５ｂの入力端子とを接続する接続点（内部ノード）はセル部３１ｂの１つの入出力ポートＰ１ｂであり、インバータ回路３５ｂの出力端子とインバータ回路３４ｂの入力端子とを接続する接続点（内部ノード）はセル部３１ｂのもう１つの入出力ポートＰ２ｂである。両ポートＰ１ｂ，Ｐ２ｂは転送ゲート３２ｂ，３３ｂを介してビット線ＢＬ０ｚ，ＢＬ０ｘにそれぞれ接続されている。
【００４３】
転送ゲート３２ｂ，３３ｂはＮチャネルＭＯＳトランジスタであり、ゲートがワード線ＷＬ２に接続されている。転送ゲート３２ｂ，３３ｂは、ワード線ＷＬ２が活性化するとオンし、ワード線ＷＬ２が非活性のときにオフする。つまり、ワード線ＷＬ２が活性化することにより、メモリセルＣ０ｂの入出力ポートＰ１ｂ，Ｐ２ｂがビット線対ＢＬ０ｚ，ＢＬ０ｘにそれぞれ接続される。
【００４４】
メモリセルＣ０ａに含まれる２つのポートＰ１ａ，Ｐ２ａは、スイッチ回路Ｓ０ｚ，Ｓ０ｘを介してメモリセルＣ０ｂに含まれる２つのポートＰ１ｂ，Ｐ２ｂとそれぞれ接続されている。
【００４５】
スイッチ回路Ｓ０ｚ，Ｓ０ｘは例えばＮチャネルＭＯＳトランジスタであり、トランジスタのゲートには電圧認識信号ＬＰＺが供給されている。従って、スイッチ回路Ｓ０ｚ，Ｓ０ｘは、Ｈレベルの電圧認識信号ＬＰＺに応答してオンし、Ｌレベルの電圧認識信号ＬＰＺに応答してオフする。
【００４６】
スイッチ回路Ｓ０ｚの両端子は、メモリセルＣ０ａのポートＰ１ａと、メモリセルＣ０ｂのポートＰ１ｂとに接続されている。スイッチ回路Ｓ０ｘの両端子は、メモリセルＣ０ａのポートＰ２ａと、メモリセルＣ０ｂのポートＰ２ｂとに接続されている。
【００４７】
ポートＰ１ａは転送ゲート３２ａを介してビット線ＢＬ０ｚに接続され、ポートＰ１ｂは転送ゲート３２ｂを介してビット線ＢＬ０ｚに接続される。従って、スイッチ回路Ｓ０ｚは、２つのメモリセルＣ０ａ，Ｃ０ｂに含まれるポートのうち、同一のビット線ＢＬ０ｚに接続されるポートＰ１ａとポートＰ１ｂを接離する。
【００４８】
同様に、ポートＰ２ａは転送ゲート３３ａを介してビット線ＢＬ０ｘに接続され、ポートＰ２ｂは転送ゲート３３ｂを介してビット線ＢＬ０ｘに接続される。従って、スイッチ回路Ｓ０ｘは、２つのメモリセルＣ０ａ，Ｃ０ｂに含まれるポートのうち、同一のビット線ＢＬ０ｘに接続されるポートＰ２ａとポートＰ２ｂを接離する。
【００４９】
通常動作モードのとき、電圧認識信号ＬＰ及びＬＰＺはＬレベルであり、スイッチ回路Ｓ０ｚ，Ｓ０ｘがともにオフする。このとき、メモリセルＣ０ａのポートＰ１ａ，Ｐ２ａはメモリセルＣ０ｂのポートＰ１ｂ，Ｐ２ｂと離間される。従って、メモリセルＣ０ａのポートＰ１ａ，Ｐ２ａは、ワード線ＷＬ１の活性化／非活性化に応じてオンオフする転送ゲート３２ａ，３３ａにより、ビット線対ＢＬ０ｚ，ＢＬ０ｘと接離される。同様に、メモリセルＣ０ｂのポートＰ１ｂ，Ｐ２ｂは、ワード線ＷＬ２の活性化／非活性化に応じてオンオフする転送ゲート３２ｂ，３３ｂにより、ビット線対ＢＬ０ｚ，ＢＬ０ｘと接離される。
【００５０】
そして、スイッチ回路Ｓ０ｚ，Ｓ０ｘはＬレベルの電圧認識信号ＬＰＺ、つまり図１に示す電圧認識信号ＬＰに応答してオフし、図１のアドレスレジスタ１２は、Ｌレベルの電圧認識信号ＬＰに応答して、アドレスＡＤＤに応じたローアドレスＲＡを出力する。このため、図２のワードラインバッファ１７は、ワード線ＷＬ１とワード線ＷＬ２をそれぞれ個別に活性化する。従って、２つのメモリセルＣ０ａ，Ｃ０ｂは、１つのデータをそれぞれ保持する個別のメモリセルとして機能する。
【００５１】
低電圧モードのとき、電圧認識信号ＬＰ及びＬＰＺはＨレベルであり、スイッチ回路Ｓ０ｚ，Ｓ０ｘがともにオンする。このとき、メモリセルＣ０ａのポートＰ１ａ，Ｐ２ａはメモリセルＣ０ｂのポートＰ１ｂ，Ｐ２ｂと接続される。従って、両メモリセルＣ０ａ，Ｃ０ｂのポートＰ１ａ，Ｐ１ｂは、ワード線ＷＬ１の活性化／非活性化に応じてオンオフする転送ゲート３２ａと、ワード線ＷＬ２の活性化／非活性化に応じてオンオフする転送ゲート３２ｂとのうちの少なくとも１つにより、ビット線ＢＬ０ｚと接離される。同様に、両メモリセルＣ０ａ，Ｃ０ｂのポートＰ２ａ，Ｐ２ｂは、ワード線ＷＬ１の活性化／非活性化に応じてオンオフする転送ゲート３３ａと、ワード線ＷＬ２の活性化／非活性化に応じてオンオフする転送ゲート３３ｂとのうちの少なくとも１つにより、ビット線ＢＬ０ｘと接離される。
【００５２】
そして、電圧認識信号ＬＰＺ、つまり図１に示す電圧認識信号ＬＰはＨレベルであり、図１のアドレスレジスタ１２は、Ｈレベルの電圧認識信号ＬＰに応答して２つのワード線を同時に活性化するように、ローアドレスＲＡを出力する。このローアドレスＲＡにより、図２のワードラインバッファ１７は、２本のワード線ＷＬ１とワード線ＷＬ２を同時に活性化する。この活性化したワード線ＷＬ１，ＷＬ２により、両メモリセルＣ０ａ，Ｃ０ｂの各ポートが対応するビット線ＢＬ０ｚ，ＢＬ０ｘに接続される。従って、２つのメモリセルＣ０ａ，Ｃ０ｂは、同時に読み出し又は書き込みの対象となり、１つのデータを保持する１つのメモリセルとして機能する。
【００５３】
この１つのメモリセルを、合成セルと呼ぶ。個々のメモリセルは６個のトランジスタから構成され、合成セルは１２個のトランジスタから構成される。従って、メモリセルマトリックス１１に含まれる合成セルの数は、個々のメモリセルの個数の半分となる。
【００５４】
そして、スイッチ回路Ｓ０ｚがオンすることにより、メモリセルＣ０ａのトランジスタＴ１ａと、メモリセルＣ０ｂのトランジスタＴ１ｂは、高電位電圧ＶＤＤを供給する配線と、ポートＰ１ａ，Ｐ１ｂとの間に互いに並列に接続された状態となる。さらに、トランジスタＴ１ａのゲートは、トランジスタＴ１ｂのゲートとスイッチ回路Ｓ０ｘを介して接続されている。従って、両トランジスタＴ１ａ，Ｔ１ｂは、同時にオンオフする。
【００５５】
トランジスタＴ１ａとトランジスタＴ１ｂがともにオンするとき、
同様に、トランジスタＴ２ａとトランジスタＴ２ｂは、ポートＰ１ａ，Ｐ１ｂと、低電位電圧を供給する配線との間に互いに並列に接続された状態となる。また、スイッチ回路Ｓ０ｘによっても、トランジスタＴ３ａとトランジスタＴ３ｂ、トランジスタＴ４ａとトランジスタＴ４ｂが互いに並列に接続された状態となる。そして、２つのメモリセルＣ０ａ，Ｃ０ｂの対応するトランジスタ、つまりトランジスタＴ２ａとトランジスタＴ２ｂ、トランジスタＴ３ａとトランジスタＴ３ｂ、トランジスタＴ４ａとトランジスタＴ４ｂが同時にオンオフする。
【００５６】
メモリセルＣ１ａはメモリセルＣ０ａと同様に構成され、メモリセルＣ１ｂはメモリセルＣ０ｂと同様に構成されている。このため、メモリセルＣ１ａ及びＣ１ｂに含まれる素子については、メモリセルＣ０ａ及びＣ０ｂに含まれる素子と同じ符号を付す。
【００５７】
そして、メモリセルＣ１ａ及びＣ１ｂは、ビット線対ＢＬ１ｚ，ＢＬ１ｘに接続されている。そして、メモリセルＣ１ａのポートＰ１ａ，Ｐ２ａは、スイッチ回路Ｓ１ｚ，Ｓ１ｘを介してメモリセルＣ１ｂのポートＰ１ｂ，Ｐ２ｂとそれぞれ接続されている。
【００５８】
上記のように構成されたＳＲＡＭ１０は、２つのメモリセルを接続して１つのデータを記憶するメモリセルとして動作させることにより、安定度を高め、動作範囲を広げることができる。これは、以下の理由による。
【００５９】
ＳＲＡＭの安定度を示す指標として、スタティックノイズマージン（Static Noise Margin:ＳＮＭ）が用いられている。ＳＮＭは、メモリセルの２つの入出力ポートのそれぞれにおける電圧変化を示す特性波形を重ね合わせ、２つの特性波形に内接する図形の大きさ（例えば正方形の一辺の長さ）にて表される。そして、２つの特性波形の交点が動作点（動作ポイント）となる。
【００６０】
動作点は、メモリセルに含まれるインバータ回路を構成するトランジスタのしきい値電圧と、インバータ回路を構成する負荷トランジスタ（例えばＰチャネルＭＯＳトランジスタ）に流れる電流とドライバトランジスタ（例えばＮチャネルＭＯＳトランジスタ）に流れる電流の比により決定される。この電流比は、インバータ回路のベータレシオ（負荷トランジスタのβ値に対するドライバトランジスタのβ値の比）に対応する。
【００６１】
ＳＲＡＭの動作範囲の１つは、メモリセルにてデータを安定して保持可能な電源電圧範囲である。この電圧範囲は、メモリセルに含まれるトランジスタの特性ばらつきに対応する。特性ばらつきは、上記の電流比のばらつきの要因となる。従って、電流比が小さいインバータ回路を含むメモリセルの安定度によってＳＲＡＭの動作範囲（電源電圧範囲）となる。
【００６２】
図２に示すように、スイッチ回路Ｓ０ｚ，Ｓ０ｘにより互いに接続された２つのメモリセルＣ０ａ，Ｃ０ｂは、メモリセルＣ０ａに含まれるトランジスタＴ１ａ〜Ｔ４ａに対して、メモリセルＣ０ｂに含まれるトランジスタＴ１ｂ〜Ｔ４ｂがそれぞれ並列に接続される。すると、例えば高電位電圧ＶＤＤを供給する配線からポートＰ１ａ及びＰ１ｂに流れる電流量は、トランジスタＴ１ａに流れる電流量とトランジスタＴ１ｂに流れる電流量の合計値となる。そして、ポートＰ１ａ及びＰ１ｂから低電位電圧を供給する配線に流れる電流量は、トランジスタＴ２ａに流れる電流量とトランジスタＴ２ｂに流れる電流量の合計値となる。
【００６３】
すると、電流比は、トランジスタＴ１ａ及びＴ２ａに流れる電流量と、トランジスタＴ１ｂ及びＴ２ｂに流れる電流量の比となる。この電流比は、個々のインバータ回路の電流比の平均値となる。従って、個々のメモリセルを独立して動作させるときのメモリセルマトリックスにおける電流比のばらつきと比べ、２つのメモリセルを互いに接続したときのメモリセルマトリックスにおける電流比のばらつきが小さくなる。
【００６４】
つまり、２つのメモリセルＣ０ａ，Ｃ０ｂをスイッチ回路Ｓ０ｚ，Ｓ０ｘにより互いに接続することは、各メモリセルＣ０ａ，Ｃ０ｂに含まれる素子のばらつきを小さくすることと等価となる。その結果、電源電圧範囲を決定する電流比が大きくなる。このため、メモリセルの安定度が、個々のメモリセルを動作させる場合よりも高くなる。つまり、メモリセルの動作範囲が広くなる。
【００６５】
このように、２つのメモリセルを接続して１つのメモリセルとして動作させることにより、動作範囲を広くすることができる。このため、ＳＲＡＭ１０に供給する高電位電圧ＶＤＤを低電圧化する、即ち低電圧モードにて安定して動作するＳＲＡＭ１０を得ることができる。
【００６６】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ＳＲＡＭ１０のメモリセルマトリックス１１は、同じビット線対ＢＬ０ｚ，ＢＬ０ｘに接続されたメモリセルＣ０ａ，Ｃ０ｂを含む。メモリセルＣ０ａは、１つのセル部３１ａと２つの転送ゲート３２ａ，３３ａを含む。セル部３１ａの２つのインバータ回路３４ａ，３５ａは互いの入力端子と出力端子とが接続されている。メモリセルＣ０ｂは、１つのセル部３１ｂと２つの転送ゲート３２ｂ，３３ｂを含む。セル部３１ｂの２つのインバータ回路３４ｂ，３５ｂは互いの入力端子と出力端子とが接続されている。メモリセルＣ０ａに含まれる２つのポートＰ１ａ，Ｐ２ａは、スイッチ回路Ｓ０ｚ，Ｓ０ｘを介してメモリセルＣ０ｂに含まれる２つのポートＰ１ｂ，Ｐ２ｂとそれぞれ接続されている。
【００６７】
従って、スイッチ回路Ｓ０ｚ，Ｓ０ｘをオフしたとき、メモリセルＣ０ａ，Ｃ０ｂは、それぞれ独立してデータの読み出し又は書き込みが行われる。一方、スイッチ回路Ｓ０ｚ，Ｓ０ｘをオンしたとき、メモリセルＣ０ａ，Ｃ０ｂは、１つのデータを記憶するメモリセルとして動作する。そして、２つのメモリセルＣ０ａ，Ｃ０ｂを互いに接続すると、各メモリセルＣ０ａ，Ｃ０ｂに含まれる素子のばらつきの影響が小さくなり、個々のメモリセルを動作させる場合と比べて、電源電圧範囲を決定する電流比が大きくなる。この結果、メモリセルの安定度を、個々のメモリセルを動作させる場合よりも高くする、つまり、メモリセルの動作範囲を広くすることができる。
【００６８】
（２）メモリセルＣ０ａのポートＰ１ａ，Ｐ２ａとメモリセルＣ０ｂのポートＰ１ｂ，Ｐ２ｂを接続することにより、メモリセルの動作範囲が広くなる。従って、動作電圧としてメモリセルＣ０ａ，Ｃ０ｂに供給する高電位電圧ＶＤＤを低くしても、データを保持することができ、誤動作を防止することができる。従って、ＳＲＡＭ１０を低電圧化することができる。
【００６９】
（第二実施形態）
以下、第二実施形態を説明する。
なお、上記実施形態と同じ構成要素については同じ符号を付す。
【００７０】
図３に示すように、本実施形態のＳＲＡＭ４０は、セル電圧制御回路(VDD2 Gen)４１を含む。
セル電圧制御回路４１は、電圧認識信号ＬＰに基づいて、高電位電圧ＶＤＤ（第１の高電位電圧）、又は高電位電圧ＶＤＤより低い第２の高電位電圧をメモリセルマトリックス１１に供給する。例えば、セル電圧制御回路４１は、Ｌレベルの電圧認識信号ＬＰに応答して高電位電圧ＶＤＤをメモリセルマトリックス１１に供給し、Ｈレベルの電圧認識信号ＬＰに応答して第２の高電位電圧をメモリセルマトリックス１１に供給する。
【００７１】
図４に示すように、ワード線ＷＬ１に接続されたメモリセルＣ０ａ及びＣ１ａには、配線Ｌ１を介して高電位電圧ＶＤＤが供給される。メモリセルＣ０ａは、１つのセル部３１ａと２つの転送ゲート３２ａ，３３ａを含む。セル部３１ａは、２つのインバータ回路３４ａ，３５ａを含む。インバータ回路３４ａのＰチャネルＭＯＳトランジスタＴ１ａと、インバータ回路３５ａのＰチャネルＭＯＳトランジスタＴ３ａは、配線Ｌ１に接続されている。従って、メモリセルＣ０ａのインバータ回路３４ａ，３５ａには、動作電圧として高電位電圧ＶＤＤが供給される。メモリセルＣ１ａは、メモリセルＣ０ａと同様であるため、説明を省略する。
【００７２】
メモリセルＣ０ａと対（ペア）となるメモリセルＣ０ｂは、配線Ｌ２を介してセル電圧制御回路４１に接続されている。
セル電圧制御回路４１は、ＰチャネルＭＯＳトランジスタＴ１１、ＮチャネルＭＯＳトランジスタＴ１２を含む。ＰＭＯＳトランジスタＴ１１のソースには高電位電圧ＶDDが供給され、ドレインは配線Ｌ２に接続され、ゲートに電圧認識信号ＬＰが供給される。ＰＭＯＳトランジスタＴ１１は、電圧認識信号ＬＰに応答してオンオフし、オンしたＰＭＯＳトランジスタＴ１１と配線Ｌ２を介してメモリセルＣ０ｂに高電位電圧ＶＤＤが供給される。
【００７３】
ＮＭＯＳトランジスタＴ１２のソースは配線Ｌ２に接続され、ドレインに高電位電圧ＶＤＤが供給され、ゲートに電圧認識信号ＬＰが供給されている。ＮＭＯＳトランジスタＴ１２は、電圧認識信号ＬＰに応答してオンオフする。即ち、ＰＭＯＳトランジスタＴ１１とＮＭＯＳトランジスタＴ１２は、電圧認識信号ＬＰに応答して相補的にオンオフする。
【００７４】
Ｈレベルの電圧認識信号ＬＰは、高電位電圧ＶＤＤレベルである。このため、ＮＭＯＳトランジスタＴ１２がオンしたとき、そのＮＭＯＳトランジスタＴ１２のソース電位は、ＮＭＯＳトランジスタＴ１２のしきい値電圧ぶん低い電圧となる。従って、セル電圧制御回路４１は、ＮＭＯＳトランジスタＴ１２のしきい値ぶんだけ高電位電圧ＶＤＤから低い電圧を第２の高電位電圧として生成する。そして、この第２の高電位電圧は、配線Ｌ２を介してメモリセルＣ０ｂに供給される。
【００７５】
メモリセルＣ０ｂは、電圧認識信号ＬＰＺに基づいて、スイッチ回路Ｓ０ｚ，Ｓ０ｘを介してペアとなるメモリセルＣ０ａに対して接離される。同様に、メモリセルＣ１ｂは、電圧認識信号ＬＰＺに基づいて、スイッチ回路Ｓ１ｚ，Ｓ１ｘを介してペアとなるメモリセルＣ１ａに対して接離される。なお、両メモリセルＣ０ｂ及びＣ１ｂは同じ構成であり、同じように動作するため、以下では、メモリセルＣ０ｂ及びそのメモリセルＣ０ｂが接離されるメモリセルＣ１ａについて説明する。
【００７６】
電圧認識信号ＬＰ，ＬＰＺによりスイッチ回路Ｓ０ｚ，Ｓ０ｘがオフすると、メモリセルＣ０ｂがメモリセルＣ０ａから切り離される。そして、メモリセルＣ０ｂには、セル電圧制御回路４１から高電位電圧ＶＤＤが供給される。従って、メモリセルＣ０ａ及びＣ０ｂは、それぞれが１つのデータを記憶するメモリセルとして機能する。
【００７７】
一方、電圧認識信号ＬＰ，ＬＰＺによりスイッチ回路Ｓ０ｚ，Ｓ０ｘがオンすると、メモリセルＣ０ｂがメモリセルＣ０ａに接続される。従って、メモリセルＣ０ａ及びＣ０ｂは、協働して１つのデータを保持する１つのメモリセルとして機能する。
【００７８】
このとき、メモリセルＣ０ｂには、セル電圧制御回路４１から第２の高電位電圧が供給される。そして、メモリセルＣ０ｂのポートＰ１ｂ，Ｐ２ｂは、オンしたスイッチ回路Ｓ０ｚ，Ｓ０ｘを介してメモリセルＣ０ａのポートＰ１ａ，Ｐ２ａと接続されているため、同じレベルとなる。
【００７９】
従って、メモリセルＣ０ｂのＰチャネルＭＯＳトランジスタＴ１ｂ，Ｔ３ｂに流れる電流量は、メモリセルＣ０ａのＰチャネルＭＯＳトランジスタＴ１ａ，Ｔ３ａに流れる電流量よりも少なくなる。一方、メモリセルＣ０ｂのＮチャネルＭＯＳトランジスタＴ２ｂ，Ｔ４ｂに流れる電流量は、メモリセルＣ０ａのＮチャネルＭＯＳトランジスタＴ２ａ，Ｔ４ａに流れる電流量と同じとなる。その結果、ＰチャネルＭＯＳトランジスタＴ１ａ，Ｔ３ａ，Ｔ１ｂ，Ｔ３ｂにより流れる電流量に対して、ＮチャネルＭＯＳトランジスタＴ２ａ，Ｔ４ａ，Ｔ２ｂ，Ｔ４ｂにより流れる電流量の比が、それぞれのメモリセルＣ０ａ及びＣ０ｂを別個に動作させる場合と比べて大きくなる。このため、メモリセルの安定度が、個々のメモリセルを動作させる場合よりも高くなる。つまり、メモリセルの動作範囲が広くなる。
【００８０】
そして、メモリセルＣ０ｂの動作電圧を、高電位電圧ＶＤＤよりも低くすることで、インバータ回路３４ｂ，３５ｂの動作特性は、低電位側にシフトする。この結果、２つのメモリセルＣ０ａ及びＣ０ｂの動作範囲は、低電位側に向って広くなる。従って、高電位電圧ＶＤＤを低電圧化しても、所定値以上のＳＮＭとなる、即ち安定度が確保される。
【００８１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）メモリセルＣ０ａに対して、スイッチ回路Ｓ０ｚ，Ｓ０ｘを介してペアとなるメモリセルＣ０ｂを接続し、そのメモリセルＣ０ｂに、セル電圧制御回路４１から高電位電圧ＶＤＤより低い第２の高電位電圧を供給するようにした。これにより、負荷トランジスタＴ１ａ，Ｔ３ａ，Ｔ１ｂ，Ｔ３ｂにより流れる電流量に対して、ドライバトランジスタＴ２ａ，Ｔ４ａ，Ｔ２ｂ，Ｔ４ｂにより流れる電流量の比が、それぞれのメモリセルＣ０ａ及びＣ０ｂを別個に動作させる場合と比べて大きくなる。このため、メモリセルの安定度を、個々のメモリセルを動作させる場合よりも高くする、つまり、メモリセルの動作範囲を広くすることができる。
【００８２】
（２）メモリセルＣ０ｂの動作電圧を、高電位電圧ＶＤＤよりも低くすることで、インバータ回路３４ｂ，３５ｂの動作特性は、低電位側にシフトする。この結果、２つのメモリセルＣ０ａ及びＣ０ｂの動作範囲を、低電位側に向って広くすることができる。従って、高電位電圧ＶＤＤを低電圧化しても、所定値以上のＳＮＭとなる、即ち安定度を確保することができる。
【００８３】
（３）セル電圧制御回路４１はＰチャネルＭＯＳトランジスタＴ１１とＮチャネルＭＯＳトランジスタＴ１２を含み、通常動作モードの時にはトランジスタＴ１１をオンしてメモリセルＣ０ｂに高電位電圧ＶＤＤを供給し、低電圧モードの時にはトランジスタＴ１２をオンして高電位電圧ＶＤＤよりトランジスタＴ１２のしきい値電圧分低い電圧をメモリセルＣ０ｂに供給するようにした。その結果、メモリセルＣ０ｂに供給する高電位電圧を容易に制御することができる。
【００８４】
（第三実施形態）
以下、第三実施形態を説明する。
なお、上記実施形態と同じ構成要素については同じ符号を付す。
【００８５】
図５に示すように、ワード線ＷＬ２に接続されたメモリセルＣ０ｂ，Ｃ１ｂは、セル電圧制御回路５１に接続されている。セル電圧制御回路５１は、メモリセルＣ０ｂ及びＣ１ｂに対応するトランジスタＴ２１，Ｔ２２を含む。尚、図５では、メモリセルＣ０ｂ及びＣ１ｂに対応する構成を示している。
【００８６】
トランジスタＴ２１は例えばＰチャネルＭＯＳトランジスタである。トランジスタＴ２１はソースに高電位電圧ＶＤＤが供給され、ドレインがメモリセルＣ０ｂのインバータ回路３４ｂ，３５ｂの電源端子、即ちインバータ回路３４ｂ，３５ｂに含まれるＰチャネルＭＯＳトランジスタＴ１ｂ，Ｔ３ｂのソースに接続されている。トランジスタＴ２１のゲートには電圧認識信号ＬＰＺが供給される。
【００８７】
トランジスタＴ２２は、トランジスタＴ２１と同様に、ソースに高電位電圧ＶＤＤが供給され、ドレインがメモリセルＣ１ｂのインバータ回路３４ｂ，３５ｂの電源端子に接続され、ゲートに電圧認識信号ＬＰＺが供給される。
【００８８】
トランジスタＴ２１，Ｔ２２は、電圧認識信号ＬＰＺに応答してオンオフする。トランジスタＴ２１，Ｔ２２がオンすると、各メモリセルＣ０ｂ，Ｃ１ｂのインバータ回路３４ｂ，３５ｂに高電位電圧ＶＤＤが供給される。一方、トランジスタＴ２１，Ｔ２２がオフすると、各メモリセルＣ０ｂ，Ｃ１ｂのインバータ回路３４ｂ，３５ｂに対する高電位電圧ＶＤＤの供給が停止される。
【００８９】
即ち、本実施形態のセル電圧制御回路５１は、電圧認識信号ＬＰＺに応答して、高電位電圧ＶＤＤを供給、又は高電位電圧ＶＤＤの供給を停止する。
そして、メモリセルＣ０ｂは、電圧認識信号ＬＰＺに基づいて、スイッチ回路Ｓ０ｚ，Ｓ０ｘを介してペアとなるメモリセルＣ０ａに対して接離される。同様に、メモリセルＣ１ｂは、電圧認識信号ＬＰＺに基づいて、スイッチ回路Ｓ１ｚ，Ｓ１ｘを介してペアとなるメモリセルＣ１ａに対して接離される。なお、両メモリセルＣ０ｂ及びＣ１ｂは同じ構成であり、同じように動作するため、以下では、メモリセルＣ０ｂ及びそのメモリセルＣ０ｂが接離されるメモリセルＣ１ａについて説明する。
【００９０】
電圧認識信号ＬＰ，ＬＰＺによりスイッチ回路Ｓ０ｚ，Ｓ０ｘがオフすると、メモリセルＣ０ｂがメモリセルＣ０ａから切り離される。そして、メモリセルＣ０ｂには、セル電圧制御回路４１から高電位電圧ＶＤＤが供給される。従って、メモリセルＣ０ａ及びＣ０ｂは、それぞれが１つのデータを記憶するメモリセルとして機能する。
【００９１】
一方、電圧認識信号ＬＰ，ＬＰＺによりスイッチ回路Ｓ０ｚ，Ｓ０ｘがオンすると、メモリセルＣ０ｂがメモリセルＣ０ａに接続される。従って、メモリセルＣ０ａ及びＣ０ｂは、協働して１つのデータを保持する１つのメモリセルとして機能する。
【００９２】
このとき、セル電圧制御回路４１は、メモリセルＣ０ｂに対して高電位電圧ＶＤＤの供給を停止する。そして、メモリセルＣ０ｂのポートＰ１ｂ，Ｐ２ｂは、オンしたスイッチ回路Ｓ０ｚ，Ｓ０ｘを介してメモリセルＣ０ａのポートＰ１ａ，Ｐ２ａと接続されているため、同じレベルとなる。
【００９３】
従って、メモリセルＣ０ｂのＰチャネルＭＯＳトランジスタＴ１ｂ，Ｔ３ｂに流れる電流量は、ゼロとなる。一方、メモリセルＣ０ｂのＮチャネルＭＯＳトランジスタＴ２ｂ，Ｔ４ｂに流れる電流量は、メモリセルＣ０ａのＮチャネルＭＯＳトランジスタＴ２ａ，Ｔ４ａに流れる電流量と同じとなる。その結果、ＰチャネルＭＯＳトランジスタＴ１ａ，Ｔ３ａ，Ｔ１ｂ，Ｔ３ｂにより流れる電流量に対して、ＮチャネルＭＯＳトランジスタＴ２ａ，Ｔ４ａ，Ｔ２ｂ，Ｔ４ｂにより流れる電流量の比が、それぞれのメモリセルＣ０ａ及びＣ０ｂを別個に動作させる場合と比べて大きくなる。このため、メモリセルの安定度が、個々のメモリセルを動作させる場合よりも高くなる。つまり、メモリセルの動作範囲が広くなる。
【００９４】
そして、メモリセルＣ０ｂに対して、高電位電圧ＶＤＤの供給を停止することで、インバータ回路３４ｂ，３５ｂの動作特性は、低電位側にシフトする。この結果、２つのメモリセルＣ０ａ及びＣ０ｂの動作範囲は、低電位側に向って広くなる。従って、高電位電圧ＶＤＤを低電圧化しても、所定値以上のＳＮＭとなる、即ち安定度が確保される。
【００９５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）メモリセルＣ０ａに対して、スイッチ回路Ｓ０ｚ，Ｓ０ｘを介してペアとなるメモリセルＣ０ｂを接続し、セル電圧制御回路５１は、メモリセルＣ０ｂに対して高電位電圧ＶＤＤの供給を停止するようにした。これにより、負荷トランジスタＴ１ａ，Ｔ３ａにより流れる電流量に対して、ドライバトランジスタＴ２ａ，Ｔ４ａ，Ｔ２ｂ，Ｔ４ｂにより流れる電流量の比が、それぞれのメモリセルＣ０ａ及びＣ０ｂを別個に動作させる場合と比べて大きくなる。このため、メモリセルの安定度を、個々のメモリセルを動作させる場合よりも高くする、つまり、メモリセルの動作範囲を広くすることができる。
【００９６】
（２）メモリセルＣ０ｂに対して、高電位電圧ＶＤＤの供給を停止することで、インバータ回路３４ｂ，３５ｂの動作特性は、低電位側にシフトする。この結果、２つのメモリセルＣ０ａ及びＣ０ｂの動作範囲を、低電位側に向って広くすることができる。従って、高電位電圧ＶＤＤを低電圧化しても、所定値以上のＳＮＭとなる、即ち安定度を確保することができる。
【００９７】
（３）セル電圧制御回路５１は、メモリセルＣ０ｂのインバータ回路３４ｂ，３５ｂに接続されたＰチャネルＭＯＳトランジスタＴ２１を含み、通常動作モードの時にはトランジスタＴ２１をオンし、低電圧モードの時にはトランジスタＴ２１をオフするようにした。その結果、メモリセルＣ０ｂに供給する高電位電圧ＶＤＤを容易に制御することができる。
【００９８】
（第四実施形態）
以下、第四実施形態を説明する。
なお、上記実施形態と同じ構成要素については同じ符号を付す。
【００９９】
図６に示すように、ＳＲＡＭ６０は、アドレスレジスタ６１を含む。
アドレスレジスタ６１には、アドレスＡＤＤ、ライトイネーブル信号ＷＥ、電圧認識信号ＬＰが入力される。
【０１００】
ライトイネーブル信号ＷＥは、ＳＲＡＭ６０に対してデータの書き込みが行われるときに活性化される。
アドレスレジスタ６１は、電圧認識信号ＬＰに基づいて、通常動作モード時に、アドレスＡＤＤに基づいて１本のワード線ＷＬを活性化するようにローアドレスＲＡを生成する。また、アドレスレジスタ６１は、電圧認識信号ＬＰに基づいて、低電圧モード時に、ライトイネーブル信号ＷＥに応じて、ペアとなる２本のワード線のうちの何れか１本又は２本のワード線ＷＬを活性化するようにローアドレスＲＡを生成する。
【０１０１】
詳しくは、低電圧モードにおいて、アドレスレジスタ６１は、ライトイネーブル信号ＷＥに基づいて、データの読み出し時にペアとなる２本のワード線のうちの何れか１本を活性化し、データの書き込み時にペアとなる２本のワード線ＷＬを同時に活性化するように、ローアドレスＲＡを生成する。
【０１０２】
メモリセルマトリックス１１は第一実施形態と同様に構成されているため、図２を用いてアドレスレジスタ６１の動作を説明する。
メモリセルマトリックス１１は、ワード線ＷＬ１に接続されたメモリセルＣ０ａと、ワード線ＷＬ２に接続されたメモリセルＣ０ｂを有し、両メモリセルＣ０ａ，Ｃ０ｂはスイッチ回路Ｓ０ｚ，Ｓ０ｘを介して互いに接離される。つまり、メモリセルＣ０ａとメモリセルＣ０ｂはペアとなる２つのメモリセルである。
【０１０３】
アドレスレジスタ６１は、Ｈレベルの電圧認識信号ＬＰと、活性化されたライトイネーブル信号ＷＥとに基づいて、２つのワード線ＷＬ１，ＷＬ２を選択するべくローアドレスＲＡを出力し、そのローアドレスＲＡに基づいてワード線ＷＬ１とワード線ＷＬ２が活性化される。活性化されたワード線ＷＬ１，ＷＬ２に基づいて、メモリセルＣ０ａの転送ゲート３２ａ，３３ａと、メモリセルＣ０ｂの転送ゲート３２ｂ，３３ｂがオンする。この結果、両メモリセルＣ０ａ及びＣ０ｂのポートＰ１ａ及びＰ１ｂは、オンした２つの転送ゲート３２ａ，３２ｂを介してビット線ＢＬ０ｚに接続され、ポートＰ２ａ及びＰ２ｂは、オンした２つの転送ゲート３３ａ，３３ｂを介してビット線ＢＬ０ｘに接続される。
【０１０４】
一方、アドレスレジスタ６１は、Ｈレベルの電圧認識信号ＬＰと、非活性のライトイネーブル信号ＷＥとに基づいて、１つのワード線ＷＬ１を選択するべくローアドレスＲＡを出力し、そのローアドレスＲＡに基づいてワード線ＷＬ１が活性化される。このとき、ワード線ＷＬ２は活性化されていない、つまり非活性である。すると、メモリセルＣ０ａの転送ゲート３２ａ，３３ａはオンし、メモリセルＣ０ｂの転送ゲート３２ｂ，３３ｂはオフする。この結果、両メモリセルＣ０ａ及びＣ０ｂのポートＰ１ａ及びＰ１ｂは、オンした１つの転送ゲート３２ａを介してビット線ＢＬ０ｚに接続され、ポートＰ２ａ及びＰ２ｂは、オンした１つの転送ゲート３３ａを介してビット線ＢＬ０ｘに接続される。
【０１０５】
そして、両メモリセルＣ０ａ及びＣ０ｂは、スイッチ回路Ｓ０ｚ，Ｓ０ｘを介して互いに接続され、合成セルを構成する。従って、アドレスレジスタ６１は、書き込み時と非書き込み時とで、合成セルをビット線対ＢＬ０ｚ，ＢＬ０ｘと接続する転送ゲートの数が変更する。従って、転送ゲートの電流量に対するドライバトランジスタ（本実施形態では入出力ポートと低電位電圧が供給される配線との間に接続されたトランジスタ）の電流量の比が、書き込み時と比べて大きくなる。つまり、非読み出し時（読み出し時及び非アクセス時）におけるメモリセルの安定度（ＳＮＭ）が、書き込み時における安定度よりも高くなる。従って、動作電圧が低電圧化されても、安定してデータを保持することができる。また、読み出し時における安定度が高くなるため、読み出し動作時において、入出力ポートのレベルが反転して誤ったデータが保持されるなどの誤動作を防ぐことができる。上記は、言い換えれば、書き込み時における安定度が、非読み出し時（読み出し時及び非アクセス時）における安定度よりも低くなる。従って、ビット線ＢＬ０ｚ，ＢＬ０ｘからデータを容易に保持させることができる。
【０１０６】
尚、本実施形態のアドレスレジスタ６１を、第二及び第三実施形態のＳＲＡＭに適用してもよい。例えば、第二実施形態のＳＲＡＭ４０の場合、合成セルを構成したときの動作範囲が、個々のメモリセルとした場合よりも広く、低電圧方向にシフトされている。従って、本実施形態のアドレスレジスタ６１を適用すると、動作電圧が低電圧化されたときに、非書き込み時における合成セルの安定度を増すことができる。
【０１０７】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）アドレスレジスタ６１は、電圧認識信号ＬＰに基づいて、通常動作モード時に、アドレスＡＤＤに基づいて１本のワード線ＷＬを活性化するようにローアドレスＲＡを生成し、低電圧モード時に、ライトイネーブル信号ＷＥに応じて、ペアとなる２本のワード線のうちの何れか１本又は２本のワード線ＷＬを活性化するようにローアドレスＲＡを生成する。このローアドレスＲＡに基づいて、書き込み動作時にワード線ＷＬ１，ＷＬ２が活性化される。一方、非書き込み動作時にワード線ＷＬ１が活性化され、ワード線ＷＬ２は非活性化される。その結果、非読み出し時（読み出し時及び非アクセス時）におけるメモリセルの安定度（ＳＮＭ）を、書き込み時における安定度よりも高くすることができる。従って、動作電圧が低電圧化されても、安定してデータを保持することができる。また、読み出し時における安定度が高くなるため、読み出し動作時において、入出力ポートのレベルが反転して誤ったデータが保持されるなどの誤動作を防ぐことができる。
【０１０８】
（２）また、書き込み時における安定度を、非読み出し時（読み出し時及び非アクセス時）における安定度よりも低くすることになり、ビット線ＢＬ０ｚ，ＢＬ０ｘからデータを容易に書き込むことができる。
【０１０９】
（第五実施形態）
以下、第五実施形態を説明する。
なお、上記実施形態と同じ構成要素については同じ符号を付す。
【０１１０】
図７に示すように、ＳＲＡＭ７０は、メモリセルマトリックス７１、アドレスレジスタ７２、セル短絡制御回路７３を含む。
アドレスレジスタ７２には、アドレスＡＤＤ、ライトイネーブル信号ＷＥ、電圧認識信号ＬＰが入力される。
【０１１１】
アドレスレジスタ７２は、上記実施形態と同様に、電圧認識信号ＬＰに基づいて、Ｌレベルの信号ＬＰに応答して通常動作モードにて動作し、Ｈレベルの信号ＬＰに応答して低電圧モードにて動作する。さらに、アドレスレジスタ７２は、電圧認識信号ＬＰの立上がりタイミングから所定の期間をデータ転送期間とし、このデータ転送期間において、ペアとなる２つのメモリセルのうちの１つが接続されたワード線ＷＬを、一定の期間活性化するようにローアドレスＲＡを出力する。ここで、ペアとなる２つのメモリセルのうち、データ転送期間に活性化されないワード線に接続されたメモリセルをメインセルと呼び、データ転送期間に活性化されるワード線に接続されたメモリセルをサブセルと呼ぶことにする。
【０１１２】
セル短絡制御回路７３は、電圧認識信号ＬＰに基づいて、信号ＬＰＺ，ＬＰＸＰ，ＬＰＺ２を生成する。これらの信号ＬＰＺ，ＬＰＸＰ，ＬＰＺ２は、メモリセルマトリックス７１に供給される。尚、図７には、信号名としてＬＰＺのみが示されている。
【０１１３】
セル短絡制御回路７３は、図９に示すように、電圧認識信号ＬＰがＬレベルのとき、Ｌレベルの信号ＬＰＺ，ＬＰＺ２と、Ｈレベルの信号ＬＰＸＰを出力する。セル短絡制御回路７３は、Ｈレベルの電圧認識信号ＬＰに応答して、Ｌレベルの信号ＬＰＸＰと、Ｈレベルの信号ＬＰＺ２を出力する。そして、Ｈレベルの信号ＬＰが入力されてから所定時間経過すると、Ｈレベルの信号ＬＰＺを出力する。更に、所定時間経過すると、Ｈレベルの信号ＬＰＸＰを出力する。
【０１１４】
Ｈレベルの電圧認識信号ＬＰが入力されてから、Ｈレベルの信号ＬＰＸＰを出力するまでの期間がデータ転送期間である。上記実施形態と同様に、ワード線ＷＬ１及びＷＬ２が、ペアとなる２つのメモリセルがそれぞれ接続されたワード線である。このデータ転送期間内において、図７に示すアドレスレジスタ７２は、ワード線ＷＬ２を、一定期間活性化（Ｈレベル）とする。そして、図７に示すセル短絡制御回路７３は、ワード線ＷＬ２が非活性化された後に、Ｈレベルの信号ＬＰＺを出力する。なお、本実施形態では、アドレスレジスタ７２及びセル短絡制御回路７３は、Ｈレベルの電圧認識信号ＬＰが入力されてから、時定数等によって設定される時間の経過後に、ローアドレスＲＡと信号ＬＰＺをそれぞれ変更するように構成されている。
【０１１５】
次に、メモリセルマトリックス７１の構成を説明する。
図８には、図７のメモリセルマトリックス７１に含まれる４つのメモリセルＣ０ａ，Ｃ０ｂ２，Ｃ１ａ，Ｃ１ｂ２が示されている。メモリセルＣ０ａ，Ｃ１ａはワード線ＷＬ１に接続され、メモリセルＣ０ｂ２，Ｃ１ｂ２は、ワード線ＷＬ２に接続されている。即ち、メモリセルＣ０ａ，Ｃ１ａはメインセルであり、メモリセルＣ０ｂ２，Ｃ１ｂ２はサブセルである。
【０１１６】
メモリセルＣ０ｂ２は、セル部３１ｂ、転送ゲート３２ｂ，３３ｂ、スイッチ回路Ｓ０Ｈ，Ｓ０Ｌを含む。セル部３１ｂは、スイッチ回路Ｓ０Ｈを介して高電位電圧ＶＤＤを供給される配線に接続されるとともに、スイッチ回路Ｓ０Ｌを介して低電位電圧を供給する配線に接続されている。
【０１１７】
スイッチ回路Ｓ０Ｈは例えばＰチャネルＭＯＳトランジスタであり、このトランジスタのソースに高電位電圧ＶＤＤが供給され、ドレインがセル部３１ｂに接続されている。スイッチ回路Ｓ０Ｌは例えばＮチャネルＭＯＳトランジスタであり、このトランジスタのソースに低電位電圧が供給され、ドレインがセル部３１ｂに接続されている。
【０１１８】
セル部３１ｂは、上記したように、２つのインバータ回路３４ｂ，３５ｂを含み、インバータ回路３４ｂはトランジスタＴ１ｂとトランジスタＴ２ｂとを含み、インバータ回路３５ｂはトランジスタＴ３ｂとトランジスタＴ４ｂを含む。従って、ＰＭＯＳトランジスタＴ１ｂ，Ｔ３ｂのソースがスイッチ回路Ｓ０Ｈに接続され、ＮＭＯＳトランジスタＴ２ｂ，Ｔ４ｂのソースがスイッチ回路Ｓ０Ｌに接続されている。つまり、スイッチ回路Ｓ０Ｈは、インバータ回路３４ｂ，３５ｂの高電位側電源端子に接続され、スイッチ回路Ｓ０Ｌは、インバータ回路３４ｂ，３５ｂの低電位側電源端子に接続されている。
【０１１９】
スイッチ回路Ｓ０Ｈは、図７に示すセル短絡制御回路７３から出力される信号ＬＰＺ２に応答してオンオフし、スイッチ回路Ｓ０Ｌは同セル短絡制御回路７３から出力される信号ＬＰＸＰに応答してオンオフする。信号ＬＰＺ２は、電圧認識信号ＬＰに基づいて、低電圧モードの間、Ｈレベルとなる。従って、スイッチ回路Ｓ０Ｈは、通常動作モードの間オンし、低電圧モードの間オフする。つまり、第四実施形態と同様に、セル部３１ｂには、通常動作モードの間、高電位電圧ＶＤＤが供給され、低電圧モードの間、高電位電圧ＶＤＤの供給が停止される。
【０１２０】
信号ＬＰＸＰは、データ転送期間の間、Ｌレベルとなる。従って、スイッチ回路Ｓ０Ｌは、通常動作モードの間オンする。また、スイッチ回路Ｓ０Ｌは、低電圧モードにおいて、データ転送期間の間オフし、データ転送期間の後はオンする。従って、セル部３１ｂは、データ転送期間の間、高電位電圧ＶＤＤを供給する配線と、低電位電圧を供給する配線とから切り離された、いわゆるフローティング状態となる。
【０１２１】
このデータ転送期間において、ワード線ＷＬ２が活性化されることにより、メモリセルＣ０ｂ２の転送ゲート３２ｂ，３３ｂはオンし、セル部３１ｂの入出力ポートＰ１ｂ，Ｐ２ｂはビット線ＢＬ０ｚ，ＢＬ０ｘにそれぞれ接続される。ビット線対ＢＬ０ｚ，ＢＬ０ｘは、例えばコラムセレクタ１８（図１参照）によって、読み出し動作と書き込み動作以外のときに高電位電圧ＶＤＤレベル（Ｈレベル）のリセットされている。従って、ポートＰ１ｂ，Ｐ２ｂの電位は、転送ゲート３２ｂ，３３ｂがオンすることにより、図９に示すように、ビット線対ＢＬ０ｚ，ＢＬ０ｘの電位、つまりＨレベルに向って上昇する。
【０１２２】
次に、図９に示すように、ワード線ＷＬ２が非活性化されると、転送ゲート３２ｂ、３３ｂがオフし、ポートＰ１ｂ，Ｐ２ｂはビット線ＢＬ０ｚ，ＢＬ０ｘから切り離される。
次に、図９に示すように、Ｈレベルの信号ＬＰＺがセル短絡制御回路７３（図７参照）から出力されると、スイッチ回路Ｓ０ｚ，Ｓ０ｘがオンし、メモリセルＣ０ｂ２のポートＰ１ｂ，Ｐ２ｂは、メモリセルＣ０ａのポートＰ１ａ，Ｐ２ｂにそれぞれ接続される。すると、サブセルＣ０ｂ２のポートＰ１ｂ，Ｐ２ｂのレベルは、接続されたメインセルＣ０ａのポートＰ１ａ，Ｐ２ａのレベルに応じて変化し、やがてメインセルＣ０ａのポートＰ１ａ，Ｐ２ａのレベルと等しくなる。
【０１２３】
次に、Ｈレベルの信号ＬＰＸＰがセル短絡制御回路７３（図７参照）から出力されると、スイッチ回路Ｓ０Ｌがオンし、メモリセルＣ０ｂ２のセル部３１ｂが、低電位電圧を供給する配線に接続される。
【０１２４】
メインセルＣ０ａのポートＰ１ａ，Ｐ２ａのレベルは、このメインセルＣ０ａが保持するデータに対応する。つまり、メインセルＣ０ａに保持しているデータが、サブセルＣ０ｂ２に転送される。
【０１２５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）メモリセルＣ０ｂにおいて、インバータ回路３４ｂ、３５ｂに接続したスイッチ回路Ｓ０Ｈ，Ｓ０Ｌをオフしてインバータ回路３４ｂ，３５ｂに高電位電圧ＶＤＤ及び低電位電圧の供給を停止した後、スイッチ回路Ｓ０ｚ，Ｓ０ｘをオンするようにした。その結果、メモリセルＣ０ｂのポートＰ１ｂ，Ｐ２ｂのレベルは、メモリセルＣ０ａのポートＰ１ａ，Ｐ２ａのレベルと等しくなる、即ち、メモリセルＣ０ａのデータをメモリセルＣ０ｂに転送することができる。従って、通常動作モードから低電圧モードに切り替えたときに、メモリセルＣ０ａのデータを保持することができる。
【０１２６】
（２）メモリセルＣ０ｂのインバータ回路３４ｂ、３５ｂに接続したスイッチ回路Ｓ０Ｈ，Ｓ０Ｌをオフし、メモリセルＣ０ｂに対応するワード線ＷＬ２を活性化する。このワード線ＷＬ２の活性化により、メモリセルＣ０ｂのポートＰ１ｂ，Ｐ１ｂのレベルは、ビット線対ＢＬ０ｚ，ＢＬ０ｘのレベル、即ち高電位電圧ＶＤＤレベルに向って上昇する。そして、ワード線ＷＬ２が非活性化した後、スイッチ回路Ｓ０ｚ，Ｓ０ｘをオンする。すると、メモリセルＣ０ａのＬレベルを保持したポートのドライバトランジスタ（Ｔ２ａ又はＴ４ａ）によって、メモリセルＣ０ｂの対応するポートのレベルが低電位電圧レベルへと変化する。この結果、Ｈレベルを保持したポートのレベルが、メモリセルＣ０ｂを接続しても変化しない、つまり、メモリセルＣ０ａのデータを保持し、そのデータをメモリセルＣ０ｂに転送することができる。
【０１２７】
（第六実施形態）
以下、第六実施形態を説明する。
なお、上記実施形態と同じ構成要素については同じ符号を付す。
【０１２８】
図１０に示すように、ＳＲＡＭ８０は、メモリセルマトリックス８１、セル短絡制御回路８２を含む。
セル短絡制御回路８２は、電圧認識信号ＬＰに基づいて、信号ＬＰＺ，ＬＰＸＰ，ＬＰＺＰを生成する。これらの信号ＬＰＺ，ＬＰＸＰ，ＬＰＺＰは、メモリセルマトリックス８１に供給される。尚、図１０には、信号名としてＬＰＺのみが示されている。
【０１２９】
セル短絡制御回路８２は、図１２に示すように、電圧認識信号ＬＰがＬレベルのとき、Ｌレベルの信号ＬＰＺ，ＬＰＺＰと、Ｈレベルの信号ＬＰＸＰを出力する。セル短絡制御回路８２は、Ｈレベルの電圧認識信号ＬＰに応答して、Ｌレベルの信号ＬＰＸＰを出力する。そして、Ｈレベルの信号ＬＰが入力されてから所定時間経過すると、Ｈレベルの信号ＬＰＺを出力する。更に、所定時間経過すると、Ｈレベルの信号ＬＰＸＰを出力する。Ｈレベルの電圧認識信号ＬＰが入力されてから、Ｈレベルの信号ＬＰＸＰを出力するまでの期間がデータ転送期間である。また、セル短絡制御回路８２は、電圧認識信号ＬＰの立上がりタイミングから一定の期間、Ｈレベルの信号ＬＰＺＰを出力する。
【０１３０】
信号ＬＰＸＰ及び信号ＬＰＺＰは、ペアとなる２つのメモリセルのうちの一方であり、非書き込み時にワード線が活性化されないメモリセルに供給される。このメモリセルをサブセルとよび、非書き込み時に活性化されるワード線に接続されたメモリセルをメインセルと呼ぶことにする。
【０１３１】
次に、メモリセルマトリックス８１の構成を説明する。
図１１には、図１０のメモリセルマトリックス８１に含まれる４つのメモリセルＣ０ａ，Ｃ０ｂ３，Ｃ１ａ，Ｃ１ｂ３が示されている。メモリセルＣ０ａ，Ｃ１ａはワード線ＷＬ１に接続され、メモリセルＣ０ｂ３，Ｃ１ｂ３は、ワード線ＷＬ２に接続されている。そして、上記の信号ＬＰＸＰ，ＬＰＺＰはメモリセルＣ０ｂ３，Ｃ１ｂ３に供給される。図１０に示すアドレスレジスタ６１は、非書き込み時にワード線ＷＬ１を活性化するようにローアドレスＲＡを出力する。即ち、メモリセルＣ０ａ，Ｃ１ａはメインセルであり、メモリセルＣ０ｂ３，Ｃ１ｂ３はサブセルである。
【０１３２】
メモリセルＣ０ｂ３は、セル部３１ｂ、転送ゲート３２ｂ，３３ｂ、スイッチ回路Ｓ０Ｓ，Ｓ０Ｌを含む。セル部３１ｂは、スイッチ回路Ｓ０Ｌを介して低電位電圧を供給する配線に接続されている。
【０１３３】
スイッチ回路Ｓ０Ｌは例えばＮチャネルＭＯＳトランジスタであり、このトランジスタのソースに低電位電圧が供給され、ドレインがセル部３１ｂに接続されている。セル部３１ｂは、上記したように、２つのインバータ回路３４ｂ，３５ｂを含み、インバータ回路３４ｂはトランジスタＴ１ｂとトランジスタＴ２ｂとを含み、インバータ回路３５ｂはトランジスタＴ３ｂとトランジスタＴ４ｂを含む。そして、ＰＭＯＳトランジスタＴ１ｂ，Ｔ３ｂのソースに高電位電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＴ２ｂ，Ｔ４ｂのソースがスイッチ回路Ｓ０Ｌに接続されている。
【０１３４】
スイッチ回路Ｓ０Ｌは、図１０に示すセル短絡制御回路８２から出力される信号ＬＰＸＰに応答してオンオフする。信号ＬＰＸＰは、データ転送期間の間、Ｌレベルとなる。従って、スイッチ回路Ｓ０Ｌは、通常動作モードの間オンする。また、スイッチ回路Ｓ０Ｌは、低電圧モードにおいて、データ転送期間の間オフし、データ転送期間の後はオンする。従って、セル部３１ｂは、データ転送期間の間、低電位電圧を供給する配線とから切り離された状態となる。
【０１３５】
スイッチ回路Ｓ０Ｓは、ポートＰ１ｂとポートＰ２ｂとの間に接続されている。スイッチ回路Ｓ０Ｓは、例えばＮチャネルＭＯＳトランジスタであり、信号ＬＰＺＰに応答してオンオフする。この信号ＬＰＺＰは、上記したように、データ転送期間において、一定期間Ｈレベルとなる。従って、スイッチ回路Ｓ０Ｓは、Ｈレベルの信号ＬＰＺＰに応答して一定期間オンする。このオンしたスイッチ回路Ｓ０Ｓは、両ポートＰ１ｂ，Ｐ２ｂを互いに接続する、即ち両ポートＰ１ｂ，Ｐ２ｂ間を短絡する。
【０１３６】
図１２に示すように、ワード線ＷＬ１，ＷＬ２は活性化されないため、両メモリセルＣ０ａ，Ｃ０ｂ３の転送ゲート３２ａ，３３ａ，３２ｂ，３３ｂはオフしている。データ転送期間において、Ｌレベルの信号ＬＰＸＰが入力されると、スイッチ回路Ｓ０Ｌがオフする。そして、Ｈレベルの信号ＬＰＺＰが入力されると、スイッチ回路Ｓ０Ｓがオンする。このオンしたスイッチ回路Ｓ０Ｓにより、インバータ回路３４ｂ，３５ｂそれぞれの入出力端子間が短絡される。通常動作モードにおいて、両ポートＰ１ｂ，Ｐ２ｂのレベルは、メモリセルＣ０ｂ３が保持したデータに応じて相補的なレベルとなっている。両ポートＰ１ｂ，Ｐ２ｂが互いに接続されることにより、両ポートＰ１ｂ，Ｐ２ｂのレベルは、中間レベル（高電位電圧ＶＤＤと低電位電圧の中間の電位）に向って変化する。
【０１３７】
次に、図１２に示すように、Ｈレベルの信号ＬＰＺがセル短絡制御回路８２（図１０参照）から出力されると、スイッチ回路Ｓ０ｚ，Ｓ０ｘがオンし、メモリセルＣ０ｂ３のポートＰ１ｂ，Ｐ２ｂは、メモリセルＣ０ａのポートＰ１ａ，Ｐ２ｂにそれぞれ接続される。すると、サブセルＣ０ｂ３のポートＰ１ｂ，Ｐ２ｂのレベルは、接続されたメインセルＣ０ａのポートＰ１ａ，Ｐ２ａのレベルに応じて変化し、やがてメインセルＣ０ａのポートＰ１ａ，Ｐ２ａのレベルと等しくなる。
【０１３８】
次に、Ｈレベルの信号ＬＰＸＰがセル短絡制御回路８２（図１０参照）から出力されると、スイッチ回路Ｓ０Ｌがオンし、メモリセルＣ０ｂ３のセル部３１ｂが、低電位電圧を供給する配線に接続される。
【０１３９】
メインセルＣ０ａのポートＰ１ａ，Ｐ２ａのレベルは、このメインセルＣ０ａが保持するデータに対応する。つまり、メインセルＣ０ａに保持しているデータが、サブセルＣ０ｂ３に転送される。
【０１４０】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）メモリセルＣ０ｂにおいて、インバータ回路３４ｂ、３５ｂに接続したスイッチ回路Ｓ０Ｌをオフしてインバータ回路３４ｂ，３５ｂに低電位電圧の供給を停止し、ポートＰ１ｂ，Ｐ２ｂ間のスイッチ回路Ｓ０Ｓをオンする。このスイッチ回路Ｓ０Ｓにより、両ポートＰ１ｂ，Ｐ２ｂのレベルは、メモリセルＣ０ｂのポートＰ１ｂ，Ｐ２ｂのレベルの中間レベルとなる。そして、スイッチ回路Ｓ０ｚ，Ｓ０ｘをオンすることで、メモリセルＣ０ｂのポートＰ１ｂ，Ｐ２ｂのレベルは、メモリセルＣ０ａのポートＰ１ａ，Ｐ２ａのレベルと等しくなる、即ち、メモリセルＣ０ａのデータをメモリセルＣ０ｂに転送することができる。従って、通常動作モードから低電圧モードに切り替えたときに、メモリセルＣ０ａのデータを保持することができる。
【０１４１】
（２）ポートＰ１ｂ，Ｐ２ｂを中間レベルとすることにより、一方のポートのレベルを、ＨレベルからＬレベルへと変化させるのに要する時間に比べて、短時間でポートＰ１ｂ，Ｐ２ｂのレベルをポートＰ１ａ，Ｐ２ａのレベルと等しくすることができ、ひいてはデータ転送期間を短縮することができる。
【０１４２】
（第七実施形態）
以下、第七実施形態を説明する。
なお、上記実施形態と同じ構成要素については同じ符号を付す。
【０１４３】
図１３に示す半導体装置９０は例えばシステムＬＳＩであり、１つのチップ上に形成されたコア回路９１、周辺回路９２、メモリ９３を含む。各回路はバス９４を介して相互に接続されている。
【０１４４】
コア回路９１は、例えばＣＰＵである。コア回路９１は、バス９４を介して周辺回路９２，メモリ９３をアクセスする。そして、バス９４は、アクセスのためのアドレス、制御信号、データ、等を転送する。周辺回路９２は、１つ又は複数の回路を含む。周辺回路９２に含まれる回路は、例えば、ロジック回路、インタフェース回路、処理回路がある。メモリ９３は、処理のためのデータを一時的に格納するメモリ、キャッシュメモリ、バッファメモリ、等として利用される。
【０１４５】
メモリ９３は、アクセス制御回路９５と２つのサブメモリ９６，９７を含む。アクセス制御回路９５はバス９４と接続され、２つのサブメモリ９６，９７はアクセス制御回路９５と接続されている。
【０１４６】
第１のサブメモリ９６は、例えば図１４に示すように構成される。このサブメモリ９６は、上記実施形態のＳＲＡＭのうちの１つ、例えば第一実施形態のＳＲＡＭ１０（図１参照）の構成に対し、メモリセルマトリックス１０１、アドレスレジスタ１０２を含み、セル短絡制御回路２４を有していない。
【０１４７】
図１５には、図１４のメモリセルマトリックス１０１に含まれる４つのメモリセルＣ０ａ，Ｃ０ｂ，Ｃ１ａ，Ｃ１ｂが示されている。つまり、このメモリセルマトリックス１０１は、第一実施形態のメモリセルマトリックス１１の構成に対し、スイッチ回路Ｓ０ｚ，Ｓ０ｘ，Ｓ１ｚ，Ｓ１ｘを有していない。アドレスレジスタ１０２は、アドレスＡＤＤをローアドレスＲＡとコラムアドレスＣＡとに分けて出力する。
【０１４８】
図１３に示す第２のサブメモリ９７は、上記実施形態のＳＲＡＭのうちの１つ、例えば第二実施形態のＳＲＡＭ４０である。従って、第２のサブメモリ９７は、電圧認識信号ＬＰに基づいて、低電圧モードにて動作し、このモードの時の動作電圧範囲は、通常動作モードよりも広く低電圧側にシフトされている。つまり、第２のサブメモリ９７は、動作電圧範囲を広くすることが可能なワイドレンジメモリである。
【０１４９】
一方、第１のサブメモリ９６は、スイッチ回路Ｓ０ｚ，Ｓ０ｘ等を有していないため、動作電圧範囲は第２のサブメモリ９７の通常動作モードにおける動作電圧範囲とほぼ等しい。この第１のサブメモリ９６を、通常メモリとよぶ。
【０１５０】
半導体装置９０を低電圧でも動作可能とするためには、第２のサブメモリ９７のように、低電圧化に対応したＳＲＡＭ、つまりワイドレンジメモリを備えればよい。しかし、ワイドレンジメモリは、２つのメモリセルにつき、２つのスイッチ回路が必要である。このため、メモリセルマトリックスの占有面積が、通常メモリよりも大きくなる。このことは、半導体装置のチップ面積を増大させる要因となる。また、低電圧化したときには、コア回路９１や周辺回路９２の動作が制限されるため、保持すべきデータ量が少なくなる。このため、通常メモリである第１のサブメモリ９６と、ワイドレンジメモリである第２のサブメモリ９７とを１つのチップ上に搭載することで、低電圧化に対応し、チップ面積の増大を抑制している。
【０１５１】
アクセス制御回路９５には、アドレスＡＤＤ、制御信号ＣＮＴ、データＤＩが入力される。制御信号ＣＮＴは、上記のクロック信号ＣＫ、チップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、電圧認識信号ＬＭ、を含む。
【０１５２】
アクセス制御回路９５は、電圧認識信号ＬＭに基づいて、通常動作モードと低電圧モードとの間でモードを切り替えるように構成されている。
アクセス制御回路９５は、バス９４を介して外部回路から入力される各種の信号に基づいてアクセス（読み出し／書き込み）の対象を制御する。例えば、通常動作モードのとき、アクセス制御回路９５は、第１のサブメモリ９６と第２のサブメモリ９７を、外部回路のアクセス対象とする。一方、低電圧モードのとき、アクセス制御回路９５は、第１のサブメモリ９６を外部回路の非アクセス対象とし、第２のサブメモリ９７を外部回路のアクセス対象とする。
【０１５３】
メモリ９３をアクセスする外部回路の１つはコア回路９１である。コア回路９１は、メモリ９３にアクセスするために、アドレスＡＤＤ、制御信号を出力する。また、コア回路９１は、メモリ９３に書き込むデータＤＩを出力し、メモリ９３から読み出されたデータＤＯを入力する。
【０１５４】
アドレスＡＤＤのビット数は、メモリ９３の記憶容量と、設定された記憶領域に対応する。メモリ９３の記憶容量は、第１のサブメモリ９６の記憶容量と、第２のサブメモリ９７の記憶容量との合計値となる。例えば、第１のサブメモリ９６のアクセスに必要なビット数を７ビット（Ａ７〜Ａ０）とする。同様に、第２のサブメモリ９７のアクセスに必要なビット数を７ビット（Ａ７〜Ａ０）とする。また、第１のサブメモリ９６と第２のサブメモリ９７の記憶領域が連続するように設定されている。
【０１５５】
通常動作モードにおいて、
アクセス制御回路９５は、アドレスＡＤＤのうち、第１のサブメモリ９６及び第２サブメモリ９７のアドレスより上位の１ビット（例えばＡ８）に基づいて、アドレスＡＤ１又はアドレスＡＤ２を出力する。本実施形態において、アクセス制御回路９５は、該当するビットが０の場合にアドレスＡＤＤの下位複数ビット（本実施形態では８ビット）をアドレスＡＤ１として第１のサブメモリ９６に出力し、ビットが１の場合にアドレスＡＤＤの下位８ビットをアドレスＡＤ２として第１のサブメモリ９６に出力する。
【０１５６】
また、アクセス制御回路９５は、制御信号ＣＮＴと実質的に等しい制御信号ＣＮ１を第１のサブメモリ９６に出力し、制御信号ＣＮＴと実質的に等しい制御信号ＣＮ２を第２のサブメモリ９７に出力する。なお、アクセス制御回路９５は、制御信号ＣＮ２に電圧認識信号ＬＰを含めて出力し、制御信号ＣＮ１には信号ＬＰを含めない。
【０１５７】
また、アクセス制御回路９５は、データＤＩを、データＤＩ１，ＤＩ２として第１，第２のサブメモリ９６，９７にそれぞれ出力する。そして、アクセス制御回路９５は、第１，第２のサブメモリ９６，９７から出力されるデータＤＯ１，ＤＯ２を、データＤＯとしてバス９４に出力する。
【０１５８】
一方、低電圧モードにおいて、アクセス制御回路９５は、アクセス対象とした第２のサブメモリ９７に対して、第１のサブメモリ９６の記憶領域の一部をアクセスするアドレスＡＤＤを、アドレスＡＤ２として出力する。第１のサブメモリ９６の記憶領域の一部は、コア回路９１が第１のサブメモリ９６に格納するデータのうち、動作の継続に必要なデータを記憶する領域である。
【０１５９】
例えば、コア回路９１は、低電圧モードにおいて、並行して実行する処理の数や、データの量（例えば、命令のプリフェッチする命令の数、キャッシュのデータ量）が、通常動作モードにおけるこれらの量よりも制限されている。一方、システムのサービス等の処理は、動作モードを切り替えても、継続した動作が求められる。このような処理に必要なデータを記憶する領域は、第１のサブメモリ９６の記憶領域に設定されている。
【０１６０】
しかし、第１のサブメモリ９６は、低電圧モードにおいて、動作範囲の観点から、データを確実に保持することができないおそれがある。このため、必要なデータのアクセス先を、通常動作モードから低電圧モードに切り替わるときに、第２のサブメモリ９７に設定することにより、データを確実に保持することができるようになる。
【０１６１】
ところで、動作の継続には、第１のサブメモリ９６に記憶したデータを、第２のサブメモリ９７に格納する必要がある。また、低電圧モードから通常動作モードに切り替えた後、再び第１のサブメモリ９６に対してリード／ライトする必要がある。このため、アクセス制御回路９５は、第１のサブメモリ９６と第２のサブメモリ９７との間で、データを転送するデータ転送回路（データ転送機能）を有している。
【０１６２】
データ転送回路は、第１のサブメモリ９６と第２のサブメモリ９７をアクセスするためのアドレスＡＤ１，ＡＤ２を生成するとともに、第１のサブメモリ９６及び第２のサブメモリ９７に対してリード／ライトを行うための制御信号を生成する。そして、データ転送回路は、第１のサブメモリ９６から読み出したデータを第２のサブメモリ９７に格納する第１のデータ転送と、第２のサブメモリ９７から読み出したデータを第１のサブメモリ９６に格納する第２のデータ転送とを選択的に実行する。
【０１６３】
即ち、図１６（ａ）に示すように、アクセス制御回路９５は、通常動作モードにおいて、バス９４（図１３参照）を介して入力されるアドレス等を、対応する第１のサブメモリ９６と第２のサブメモリ９７に出力する。これにより、第１のサブメモリ９６と第２のサブメモリ９７に対してそれぞれアクセスされ、アクセス制御回路９５は、第１のサブメモリ９６と第２のサブメモリ９７に対してデータの入出力を行う。
【０１６４】
次に、電圧認識信号ＬＭにより低電圧モードに切り替えると、アクセス制御回路９５は、第２のサブメモリ９７に対してＨレベルの電圧認識信号ＬＰを出力し、第２のサブメモリ９７は、その電圧認識信号ＬＰに応答して低電圧モードにて動作する。そして、アクセス制御回路９５は、低電圧モード開始時のデータ転送期間において、図１６（ｂ）に示すように、データ転送回路９５ａにより、第１のサブメモリ９６から低電圧時に必要なデータを読み出し、そのデータを第２のサブメモリ９７に書き込む。つまり、第１のサブメモリ９６から第２のサブメモリ９７へデータを転送する。
【０１６５】
データ転送を終了すると、アクセス制御回路９５は、図１６（ｃ）に示すように、入力されるアドレス等を、第２のサブメモリ９７に出力する。これにより、第２のサブメモリ９７がアクセス対象となり、アクセス制御回路９５は、データの入出力を行う。
【０１６６】
次に、電圧認識信号ＬＭにより通常動作モードに切り替えると、
アクセス制御回路９５は、通常動作モード開始時のデータ転送期間において、図１６（ｄ）に示すように、データ転送回路９５ａにより、第２のサブメモリ９７からデータを読み出し、そのデータを第１のサブメモリ９６に書き込む。つまり、第２のサブメモリ９７から第１のサブメモリ９６へデータを転送する。
【０１６７】
そして、アクセス制御回路９５は、第２のサブメモリ９７に対してＬレベルの電圧認識信号ＬＰを出力し、第２のサブメモリ９７は、その電圧認識信号ＬＰに応答して通常動作モードにて動作する。
【０１６８】
データ転送を終了すると、アクセス制御回路９５は、図１６（ａ）に示すように、入力されるアドレス等を、対応する第１のサブメモリ９６と第２のサブメモリ９７に出力する。これにより、第１のサブメモリ９６と第２のサブメモリ９７に対してそれぞれアクセスされ、アクセス制御回路９５は、第１のサブメモリ９６と第２のサブメモリ９７に対してデータの入出力を行う。
【０１６９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）メモリ９３は、通常のメモリである第１のサブメモリ９６と、低電圧化に対応した第２のサブメモリ９７を有している。アクセス制御回路９５は、動作モードを切り替えたときに、それぞれの動作モードの開始から所定期間をデータ転送期間とする。そして、通常動作モードから低電圧モードに切り替えたとき、データ転送期間において、第１のサブメモリ９６から第２のサブメモリ９７へデータを転送する。また、低電圧モードから通常動作モードに切り替えたとき、データ転送期間において、第２のサブメモリ９７から第１のサブメモリ９６へデータを転送するようにした。通常動作モードにおいて、第１のサブメモリ９６には、コア回路９１等の動作を継続するために必要なデータが格納される。従って、このデータを低電圧化に対応した第２のサブメモリ９７に転送することにより、低電圧化したのちも動作を安定して継続することができる。
【０１７０】
（２）メモリ９３は、通常のメモリである第１のサブメモリ９６と、低電圧化に対応した第２のサブメモリ９７を有している。従って、システムＬＳＩ９０の低電圧化を行うことができる。そして、第１のサブメモリ９６と第２のサブメモリ９７とを備えることにより、全てのメモリを低電圧化に対応させる場合と比べて、メモリ９３の占有面積が小さくなる、つまり、メモリによるチップ面積の増大を抑制することができる。
【０１７１】
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態では、ＣＭＯＳ構造のメモリセルを含むＳＲＡＭに具体化したが、メモリセルの構成を適宜変更してもよい。例えば、負荷トランジスタをＮチャネルＭＯＳトランジスタ（ＮＭＯＳ負荷形）、抵抗（抵抗負荷形）としてもよい。
【０１７２】
また、ビット線対のうちの何れか一方のビット線にセル部を接続する転送ゲートを省略した、所謂５トランジスタ型のメモリセルとしてもよい。
・上記各実施形態では、入出力ポートをビット線に接続する転送ゲートをＮチャネルＭＯＳトランジスタとしたが、ＰチャネルＭＯＳトランジスタを用いても良い。また、互いに並列接続したＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタ、つまりＣＭＯＳ構造としてもよい。
【０１７３】
・上記各実施形態では、２つのセルの入出力ポートを接離するスイッチ回路をＮチャネルＭＯＳトランジスタとしたが、ＰチャネルＭＯＳトランジスタを用いても良い。また、互いに並列接続したＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタ、つまりＣＭＯＳ構造としてもよい。
【０１７４】
・上記第一，第二実施形態では、第１のメモリセルと、第１のメモリセルが接続されたビット線対に接続された第２のメモリセルとを、互いの出力ノードの間に接続されたスイッチ回路を介して接離するようにしたが、互いに異なるビット線対に接続された２つのメモリセルの出力ノードをスイッチ回路を介して互いに接離するようにしてもよい。
【０１７５】
・第五実施形態において、ビット線対をリセットするレベルを適宜変更してもよい。例えば、高電位電圧ＶＤＤと低電位電圧との間の中間レベル（例えばＶＤＤ／２）とする。
・第七実施形態において、低電圧モードのときに低電圧化に対応してない第１のサブメモリ９６に対する動作電圧（高電位電圧ＶＤＤ）の供給を停止するようにしてもよい。この動作モードにおいて使用しない回路に対する動作電圧の供給を停止することで、消費電流を低減することができる。
【０１７６】
・第七実施形態において、アクセス制御回路９５は、応答を保留する、データ転送期間、処理中である旨を示す信号（例えばビジー信号）を出力する等を行っても良い。
・第七実施形態において、第１のサブメモリ９６の記憶容量と、第２のサブメモリ９７の記憶容量とを、互いに異なる値に設定してもよい。また、低電圧モードにおいて、第２のサブメモリ９７に対して出力するアドレスＡＤ２の範囲を、コア回路９１や周辺回路９２が必要とするデータを記憶する領域に応じて、適宜変更しても良い。なお、第１のＳＲＡＭ９６の記憶領域と、第２のＳＲＡＭ９７の記憶領域は、連続していなくてもよい。
【０１７７】
上記各実施形態に関し、以下の付記を開示する。
（付記１）
互いの出力信号を入力する２つのインバータ回路を含み前記インバータ回路の出力端子が接続された入出力ポートを有するセル部と、前記入出力ポートとビット線との間に接続された転送ゲートとを含む第１及び第２のメモリセルと、
前記第１のメモリセルの前記入出力ポートと、前記第２のメモリセルの前記入出力ポートとの間に接続された第１のスイッチ回路と、
を有することを特徴とする半導体記憶装置。
（付記２）
前記第１のメモリセルの前記転送ゲートに接続された第１のワード線と、前記第２のメモリセルの前記転送ゲートに接続された第２のワード線とを活性化又は非活性化するワード線制御回路を有し、
前記ワード線制御回路は、信号に基づいて動作モードを変更し、前記動作モードが第１のモードのときに前記第１のワード線と前記第２のワード線とを個別に活性化し、前記動作モードが前記第１のモードと異なる第２のモードのときに前記第１のワード線と前記第２のワード線とを同時に活性化する、
ことを特徴とする付記１に記載の半導体記憶装置。
（付記３）
前記第１のメモリセルのインバータ回路には第１の高電位電圧が供給され、
前記第２のメモリセルのインバータ回路に供給する第２の高電位電圧を動作モードに応じて制御する電圧制御回路を有する、
ことを特徴とする付記１又は２に記載の半導体記憶装置。
（付記４）
前記電圧制御回路は、前記第１のモードのときに前記第１の高電位電圧と等しい第２の高電位電圧を前記第２のメモリセルに供給し、前記第２のモードのときに前記第１の高電位電圧より低い第２の高電位電圧を前記第２のメモリセルに供給する、
ことを特徴とする付記３に記載の半導体記憶装置。
（付記５）
前記電圧制御回路は、前記第１のモードのときに前記第１の高電位電圧と等しい第２の高電位電圧を前記第２のメモリセルに供給し、前記第２のモードのときに前記第２の高電位電圧の供給を停止する、
ことを特徴とする付記３に記載の半導体記憶装置。
（付記６）
前記ワード線制御回路は、前記第２のモードのとき、ライトイネーブル信号に基づいて、書き込み動作時に前記第１及び前記第２のワード線を活性化し、非書き込み動作時に前記第１のワード線を活性化し前記第２のワード線を非活性とする、
ことを特徴とする付記２に記載の半導体記憶装置。
（付記７）
前記第２のメモリセルは、
前記インバータ回路の高電位側電源端子と前記高電位電圧を供給する配線との間に接続された第２のスイッチ回路と、
前記インバータ回路の低電位側電源端子と前記低電位電圧を供給する配線との間に接続された第３のスイッチ回路と、
を有する、ことを特徴とする付記１〜６のうちの何れか一項に記載の半導体記憶装置。
（付記８）
前記ワード線制御回路は、動作モードを変更する信号に応答して所定期間、前記第２のワード線を活性化し、
前記動作モードを変更する信号に応答して前記第１〜第３のスイッチ回路を制御するセル短絡制御回路を有し、
前記セル短絡制御回路は、
前記動作モードを変更する信号に応答して前記第２及び前記第３のスイッチ回路をオフし、前記第１のスイッチ回路をオンし、前記第３のスイッチ回路をオンする、
ことを特徴とする付記７に記載の半導体記憶装置。
（付記９）
前記第２のメモリセルは、
２つの入出力ポート間に接続された第２のスイッチ回路と、
前記インバータ回路の低電位側電源端子と前記低電位電圧を供給する配線との間に接続された第３のスイッチ回路と、
を有する、ことを特徴とする付記１〜６のうちの何れか一項に記載の半導体記憶装置。
（付記１０）
動作モードを変更する信号に応答して前記第１〜第３のスイッチ回路を制御するセル短絡制御回路を有し、
前記セル短絡制御回路は、
前記動作モードを変更する信号に応答して前記第３のスイッチ回路をオフし、前記第２のスイッチ回路をオンし、前記第１のスイッチ回路をオンし、前記第３のスイッチ回路をオンする、
ことを特徴とする付記９に記載の半導体記憶装置。
（付記１１）
第１及び第２のサブメモリと、前記サブメモリのアクセスを制御するアクセス制御回路と、を有し、
前記第２のサブメモリは、２つのメモリセルの入出力ポート間に接続されたスイッチ回路を有する半導体記憶装置であり、
前記第１のサブメモリは、前記スイッチ回路を有していない半導体記憶装置であり、
前記アクセス制御回路は、
動作モードを第１のモードから第２のモードへ切り替えたときに、前記第１のサブメモリから前記第２のサブメモリへデータを転送した後、前記第１及び第２のサブメモリに対してアクセスのための信号を出力し、
前記第２のモードから前記第１のモードへ切り替えたときに、前記第２のサブメモリから前記第１のサブメモリへデータを転送した後、前記第１のサブメモリに対するアクセスの信号を前記第２のサブメモリに対して出力する、
ことを特徴とする半導体装置。
（付記１２）
互いの出力信号を入力する２つのインバータ回路を含み前記インバータ回路の出力端子が接続された入出力ポートを有するセル部と、前記入出力ポートとビット線との間に接続された転送ゲートとを含む第１及び第２のメモリセルと、
動作モードが第１のモードの時には、前記第１及び第２のメモリセルをそれぞれ個別に選択し、選択した１つのメモリセルに対してデータの読み出し又は書き込みを行い、
前記動作モードが第２のモードのときには、前記第１のメモリセルの前記入出力ポートと、前記第２のメモリセルの前記入出力ポートとを接続して前記第１及び前記第２のメモリセルに対して１つのデータの読み出し又は書き込みを行うこと、
を特徴とする半導体記憶装置の制御方法。
【符号の説明】
【０１７８】
Ｃ０ａ，Ｃ０ｂ  メモリセル
３１ａ，３１ｂ  セル部
３２ａ，３３ａ，３２ｂ，３３ｂ  転送ゲート
３４ａ，３５ａ，３４ｂ，３５ｂ  インバータ回路
Ｐ１ａ，Ｐ２ａ，Ｐ１ｂ，Ｐ２ｂ  入出力ポート
Ｓ０ｚ，Ｓ０ｘ  スイッチ回路
Ｓ０Ｈ，Ｓ０Ｌ  スイッチ回路
Ｓ０Ｓ  スイッチ回路
ＷＬ，ＷＬ１，ＷＬ２  ワード線
ＢＬ０ｚ，ＢＬ０ｘ  ビット線
１２  アドレスレジスタ（ワード線制御回路）
１３  ローデコーダ（ワード線制御回路）
１７  ワードラインバッファ（ワード線制御回路）
２４  セル短絡制御回路
【図１】
2011108345.tif 000003
【図２】
2011108345.tif 000004
【図３】
2011108345.tif 000005
【図４】
2011108345.tif 000006
【図５】
2011108345.tif 000007
【図６】
2011108345.tif 000008
【図７】
2011108345.tif 000009
【図８】
2011108345.tif 000010
【図９】
2011108345.tif 000011
【図１０】
2011108345.tif 000012
【図１１】
2011108345.tif 000013
【図１２】
2011108345.tif 000014
【図１３】
2011108345.tif 000015
【図１４】
2011108345.tif 000016
【図１５】
2011108345.tif 000017
【図１６】
2011108345.tif 000018