(57)【要約】【課題】ＮＡＮＤ型フラッシュメモリにおいて、微細化にともなうソース領域およびドレイン領域の導通を回避できるようにする。【解決手段】たとえば、ｐ型ウェル１２の少なくとも表面領域のボロン濃度が１Ｅ１５ｃｍ-3以下となるように設定する。また、そのｐ型ウェル１２の表面部に、ソース領域およびドレイン領域を有さず、トンネル酸化膜２１を介して設けられた浮遊ゲートＦＧと、この浮遊ゲートＦＧ上に絶縁膜２２を介して設けられたワード線ＷＬとなる制御ゲートＣＧとを有するゲート電極を備える、複数のフラッシュメモリセルＭＣｎを設けてなる構成とされている。【選択図】図６
2011023705.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
電荷蓄積層を有する第１ゲート電極を備え、前記半導体基板上において隣接して配列された複数の不揮発性のメモリセルと、
隣接する前記メモリセルの前記第１ゲート電極間の領域を埋め込むようにして前記半導体基板上に形成された第１絶縁膜と
を具備し、前記半導体基板は少なくとも表面領域に、動作対象となる選択メモリセル以外の非選択メモリセルの第１ゲート電極に電圧が印加された際に、前記選択メモリセルのソース領域またはドレイン領域として機能する電流パスが形成される第１不純物領域を備える
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体基板は、前記第１不純物領域の下層に設けられ、且つ前記第１不純物領域よりも高い不純物濃度を有する第２不純物領域を更に備え、
前記第１不純物領域の深さは、前記第１ゲート電極に前記電圧が印加された際に前記第１不純物領域に形成される空乏層の底部が前記第２不純物領域に達するように設定される
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記半導体基板は、前記第１不純物領域の下層に設けられた絶縁体層を更に備え、
前記第１不純物領域の深さは、前記第１ゲート電極に前記電圧が印加された際に前記第１不純物領域に形成される空乏層の底部が前記絶縁体層に達するように設定される
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
読み出し動作時に、前記メモリセルに第１の電圧及び第２の電圧を印加する第１の電圧回路を更に備え、
前記第１の電圧回路によって、前記選択メモリセルの第１ゲート電極に前記第１の電圧が印加され、前記非選択メモリセルの第１ゲート電極に前記第２の電圧が印加されると、前記選択メモリセルのデータに応じて、前記選択メモリセルと前記非選択メモリセルとを相互に接続する電流パスが、前記第１不純物領域の表面内に形成される
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記読み出し動作時に、前記半導体基板に第３の電圧を印加する第２の電圧回路を更に備える
ことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記半導体基板上に、いずれかの前記メモリセルと隣接して設けられ、第２ゲート電極を備えた選択ゲートと、
前記半導体基板上に、前記いずれかのメモリセルの前記第１ゲート電極と前記第２ゲート電極との間の領域を埋め込むようにして設けられ、シリコン酸化膜よりも高い誘電率を有する第２絶縁膜と
を更に備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記半導体基板上に、いずれかの前記メモリセルと隣接して設けられ、電荷蓄積層を有する第２ゲート電極を備えた第１ダミー素子と、
前記半導体基板上に、前記第１ダミー素子と隣接して設けられ、第３ゲート電極を備えた選択ゲートと
を更に備え、データの書き込み時において、前記非選択メモリセルの前記第１ゲート電極には保持するデータに関わらず該非選択メモリセルをオンさせる第１電圧が印加され、前記選択メモリセルの前記第１ゲート電極には前記第１電圧よりも高い第２電圧が印加され、
前記第１ダミー素子は、前記第１電圧よりも高い第３電圧が前記第３ゲート電極に印加されることにより、隣接する前記メモリセルと前記選択ゲートとを接続する電流パスを形成する
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項８】
前記半導体基板上に、前記いずれかのメモリセルと前記第１ダミー素子との間に設けられ、電荷蓄積層を有する第４ゲート電極を備えた第２ダミー素子を更に備え、
前記第２ダミー素子は、前記第３電圧よりも低い第４電圧が前記第４ゲート電極に印加されることにより、隣接する前記メモリセルと前記第１ダミー素子とを接続する電流パスを形成する
ことを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。たとえば、不揮発性メモリセル間に不純物拡散層（ソース領域およびドレイン領域）を有さない、ＮＡＮＤセル型ＥＥＰＲＯＭ（ＮＡＮＤ型フラッシュメモリ）に関する。
【背景技術】
【０００２】
従来、電気的にデータの書き換えが可能なＮＡＮＤ型フラッシュメモリは、電荷蓄積層（浮遊ゲート）と制御ゲートとを積層してなる積層ゲート構造のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを不揮発性の記憶素子（フラッシュメモリセル）として用いている。たとえば、浮遊ゲートに電子を注入し、ＭＯＳトランジスタのしきい値（Ｖｔｈ）を変化させることによって、フラッシュメモリセルに対するデータの書き込み（プログラム動作またはライト動作）が行われる。データの読み出し（リード動作）は、ＭＯＳトランジスタのしきい値の変化、つまりは、浮遊ゲートへの電子の注入／非注入に応じて変化する、セル電流をセンスアンプによりセンスすることによって行われる。
【０００３】
このようなＮＡＮＤ型フラッシュメモリにおいては、フラッシュメモリセルの微細化が進められている。これにより、チップの小型化または１チップあたりの記憶容量の増加が図られている。しかしながら、フラッシュメモリセルの微細化にともない原子１個あたりの影響が顕在化し、不純物のゆらぎによるしきい値のバラつきが大きくなるという問題があった。
【０００４】
不純物のゆらぎを低減させる方法としては、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）において、チャネル部の反転層となる基板表面の不純物濃度を小さく（薄く）する方法が、既に提案されている（たとえば、特許文献１または特許文献２参照）。
【０００５】
しかしながら、チャネル部の不純物濃度を薄くすると、ＭＩＳＦＥＴのソース領域とドレイン領域とが導通しやすくなる。特に、微細化が進むと、ソース領域とドレイン領域との間の距離が小さく（短く）なるため、より導通しやすくなる。万が一、フラッシュメモリセル間のソース領域とドレイン領域とが導通した場合、フラッシュメモリセルとしての機能を果たせなくなるという問題があった。
【０００６】
また、ソース領域及びドレイン領域を設けないＭＩＳＦＥＴの構成も提案されている（例えば特許文献３参照）。しかしながら本構成では、隣接するＭＩＳＦＥＴのゲート電極間に導電層を設ける必要がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−４０７６４号公報
【特許文献２】特開平１１−１４５３０４号公報
【特許文献３】特許第３５２２８３６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、不揮発性メモリセルのチャネル部の不純物濃度を低下できるとともに、不揮発性メモリセルを微細化することが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、半導体基板と、電荷蓄積層を有する第１ゲート電極を備え、前記半導体基板上において隣接して配列された複数の不揮発性のメモリセルと、隣接する前記メモリセルの前記第１ゲート電極間の領域を埋め込むようにして前記半導体基板上に形成された第１絶縁膜とを具備し、前記半導体基板は少なくとも表面領域に、動作対象となる選択メモリセル以外の非選択メモリセルの第１ゲート電極に電圧が印加された際に、前記選択メモリセルのソース領域またはドレイン領域として機能する電流パスが形成される第１不純物領域を備える不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１０】
本発明によれば、不揮発性メモリセルのチャネル部の不純物濃度を低下できるとともに、不揮発性メモリセルを微細化することが可能な不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態にしたがった不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示すブロック図である。
【図２】図１のＮＡＮＤ型フラッシュメモリにおける、メモリセルアレイの構成例を示すブロック図である。
【図３】図２のメモリセルアレイにおけるブロックの構成例を示す回路図である。
【図４】図２のメモリセルアレイの、カラム方向の構造を示す断面図である。
【図５】図１のＮＡＮＤ型フラッシュメモリにおける、カラム制御回路の構成例を示す回路図である。
【図６】第１実施形態に係るフラッシュメモリセルの構成例を示す断面図である。
【図７】図６のフラッシュメモリセルにおける反転層の形成例を示す断面図である。
【図８】図６のフラッシュメモリセルにおけるソース領域およびドレイン領域での電子濃度分布を示す断面図である。
【図９】本発明の第２実施形態に係る、フラッシュメモリセルを説明するために示す図である。
【図１０】フラッシュメモリセルの特性について説明するために示す図である。
【図１１】本発明の第３実施形態に係る、フラッシュメモリセルの構成例を示す断面図である。
【図１２】本発明の第４実施形態に係る、フラッシュメモリセルの特性について説明するために示す図である。
【図１３】図１２のフラッシュメモリセルの特性について説明するために示す図である。
【図１４】第５実施形態に係るＮＡＮＤ型メモリユニットの断面図。
【図１５】第５実施形態に係るＮＡＮＤ型メモリユニットの断面図。
【図１６】第５実施形態に係るＮＡＮＤ型メモリユニットの断面図。
【図１７】第５実施形態に係るＮＡＮＤ型メモリユニットにおけるＶＩ特性を示すグラフ。
【図１８】第６実施形態に係るＮＡＮＤ型メモリユニットの断面図。
【図１９】第６実施形態に係るＮＡＮＤ型メモリユニットの断面図。
【図２０】第６実施形態に係るＮＡＮＤ型メモリユニットの断面図。
【図２１】第６実施形態に係るＮＡＮＤ型メモリユニットにおけるＶＩ特性を示すグラフ。
【図２２】第６実施形態に係るメモリセルアレイの回路図。
【図２３】第６実施形態の変形例に係るメモリセルアレイの回路図。
【図２４】第１実施形態の第１変形例に係るフラッシュメモリセルの断面図。
【図２５】第１実施形態の第１変形例に係るフラッシュメモリセルの断面図。
【図２６】第１実施形態の第２変形例に係るフラッシュメモリセルの断面図。
【図２７】第１実施形態の第２変形例に係るフラッシュメモリセルの断面図。
【図２８】第１実施形態の第２変形例に係るフラッシュメモリセルの断面図。
【図２９】第１実施形態の第３変形例に係るフラッシュメモリセルの断面図。
【図３０】第１実施形態の第４変形例に係るフラッシュメモリセルの断面図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施例は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１３】
［第１実施形態］  
図１は、本発明の第１実施形態にしたがった不揮発性半導体記憶装置の構成例を示すものである。第１実施形態では、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明する。
【００１４】
＜ＮＡＮＤ型フラッシュメモリの全体構成について＞  
図示するように、本実施形態に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、カラム制御回路２、ロウ制御回路３、ソース線制御回路４、ｐウェル制御回路５、データ入出力バッファ６、コマンド・インターフェイス７、及びステートマシン８を備えている。
【００１５】
メモリセルアレイ１は、複数のフラッシュメモリセル（ＮＡＮＤセル）、複数のビット線、および複数のワード線を備えている。複数のフラッシュメモリセルは、不揮発性の記憶素子であって、たとえばマトリクス状に配置されている。
【００１６】
カラム制御回路２は、メモリセルアレイ１に隣接して設けられている。カラム制御回路２は、メモリセルアレイ１内のビット線を制御し、フラッシュメモリセルのデータの消去、フラッシュメモリセルへのデータの書き込み、さらには、フラッシュメモリセルからのデータの読み出しを行う。カラム制御回路２内には、複数のセンスアンプ回路２００が設けられている。
【００１７】
ロウ制御回路（第１の電圧回路）３は、メモリセルアレイ１に隣接して設けられている。ロウ制御回路３は、メモリセルアレイ１内のワード線を選択し、選択／非選択のワード線に、消去、書き込み、または、読み出しに必要な電圧（ワード線電圧）を供給する。
【００１８】
ソース線制御回路４及びｐウェル制御回路（第２の電圧回路）５は、メモリセルアレイ１の近傍に設けられている。ソース線制御回路４は、メモリセルアレイ１内のソース線を制御する。ｐウェル制御回路５は、メモリセルアレイ１が形成されるｐ型ウェルを制御する。
【００１９】
データ入出力バッファ６は、外部Ｉ／Ｏ線を介して、ホスト（図示していない）に接続されている。このデータ入出力バッファ６は、ホストからの書き込みデータの受け取り、ホストへの読み出しデータの出力、および、ホストからのアドレスデータおよびコマンドデータの受け取りを行う。データ入出力バッファ６で受け取った書き込みデータは、カラム制御回路２に送られる。また、データ入出力バッファ６は、カラム制御回路２を介して、メモリセルアレイ１内から読み出された読み出しデータを受け取る。
【００２０】
データ入出力バッファ６で受け取ったホストからのアドレスデータは、メモリセルアレイ１内のフラッシュメモリセルの選択を行うため、コマンド・インターフェイス７およびステートマシン８を介して、カラム制御回路２およびロウ制御回路３に送られる。
【００２１】
また、データ入出力バッファ６で受け取ったホストからのコマンドデータは、コマンド・インターフェイス７に送られる。コマンド・インターフェイス７は、ホストからの外部制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータか、コマンドデータか、アドレスデータかを判断し、コマンドデータであれば、それを受け取りコマンド信号としてステートマシン８に転送する。
【００２２】
ステートマシン８は、フラッシュメモリ全体の管理を行う。そして、コマンド・インターフェイス７からのコマンド信号に応じて、読み出し、書き込み、消去の各動作およびデータの入出力管理を行う。
【００２３】
＜メモリセルアレイ１の構成について＞  
次に、上記メモリセルアレイ１の構成の詳細について説明する。図２は、上記したメモリセルアレイ１の構成例を示すブロック図である。
【００２４】
図示するようにメモリセルアレイ１は、複数のブロックＢＬＯＣＫ（本例の場合、ＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３の１０２４個であるが、これは一例に過ぎない）を備えている。ブロックＢＬＯＣＫは消去の最小単位である。各ブロックＢＬＯＣＫ内には、それぞれ図３に示すように、複数（たとえば、８５１２個）のＮＡＮＤ型メモリユニットＭＵが設けられている。図３は、あるブロックＢＬＯＣＫｉ（ｉは０〜１０２３の自然数）の内部構成を示す回路図である。
【００２５】
図示するようにブロックＢＬＯＣＫｉは、複数のＮＡＮＤ型メモリユニットＭＵを備えている。各ＮＡＮＤ型メモリユニットＭＵは、直列に接続された、たとえば４個のフラッシュメモリセルＭＣを備えている。ＮＡＮＤ型メモリユニットＭＵ内のフラッシュメモリセルＭＣの個数は４個に限られず、８個、１６個、３２個、６４個など、適宜選択出来る。一方の端部のフラッシュメモリセルＭＣは、それぞれ、選択ゲート線ＳＧＤ＿ｉに共通に接続された選択ゲートＳ１を介して、対応するビット線ＢＬ（ＢＬｅ０〜ＢＬｅ４２５５，ＢＬｏ０〜ＢＬｏ４２５５）に接続されている。他方の端部のフラッシュメモリセルＭＣは、それぞれ、選択ゲート線ＳＧＳ＿ｉに共通に接続された選択ゲートＳ２を介して、共通ソース線Ｃ−ｓｏｕｒｃｅに接続されている。
【００２６】
それぞれのフラッシュメモリセルＭＣは、制御ゲートおよび電荷蓄積層（例えば浮遊ゲート）を有しているが、ソース領域及びドレイン領域となる不純物拡散層を有していない。各ＮＡＮＤ型メモリユニットＭＵに含まれる４個のフラッシュメモリセルＭＣの各制御ゲートは、それぞれ、対応するワード線ＷＬ（ＷＬ０＿ｉ〜ＷＬ３＿ｉ）のうちのいずれかに共通に接続されている。
【００２７】
データの書き込み及び読み出しは、０から数えて偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏとに対し、互いに独立に行われる。たとえば、１本のワード線ＷＬに制御ゲートが共通に接続されている８５１２個のフラッシュメモリセルＭＣのうち、偶数番目のビット線ＢＬｅに接続される４２５６個のフラッシュメモリセルＭＣに対して、同時に、データの書き込みと読み出しとが行われる。なお、各フラッシュメモリセルＭＣがそれぞれ１ビットのデータを記憶する場合、４２５６個のフラッシュメモリセルＭＣに記憶される４２５６ビットのデータが、ページという単位を構成する。
【００２８】
図４は、上記したメモリセルアレイ１の、カラム方向（ビット線ＢＬに沿う方向）の断面図である。図示するように、例えばｐ型半導体基板１０上にｎ型ウェル１１が形成され、ｎ型ウェル１１内に低濃度領域であるｐ型ウェル（ｐ型不純物濃度が１Ｅ１５ｃｍ-3以下）１２が形成されている。各フラッシュメモリセルＭＣは、ｐ型ウェル１２の表面部のチャネル領域上にトンネル酸化膜２１を介して設けられた浮遊ゲートＦＧと、この浮遊ゲートＦＧ上に絶縁膜２２を介して設けられた制御ゲートＣＧと、を含む積層ゲートを備えている。そして制御ゲートＣＧがワード線ＷＬとして機能する。
【００２９】
各選択ゲートＳ１は、ｎ型の不純物拡散層１３で形成されたソースおよびドレインと、例えば多結晶シリコン層が積層された二重構造のゲート電極ＳＧと、を含むＭＯＳトランジスタである。ゲート電極ＳＧは、選択ゲート線ＳＧＤ＿ｉに接続されている。選択ゲート線ＳＧＤ＿ｉおよびワード線ＷＬは、ともに、図１中のロウ制御回路３に接続され、そのロウ制御回路３からの出力信号によって制御される。
【００３０】
各選択ゲートＳ２は、ｎ型の不純物拡散層１３で形成されたソースおよびドレインと、例えば多結晶シリコン層が積層された二重構造のゲート電極ＳＧと、を含むＭＯＳトランジスタである。ゲート電極ＳＧは、選択ゲート線ＳＧＳ＿ｉに接続されている。選択ゲート線ＳＧＳ＿ｉおよびワード線ＷＬは、ともに、図１中のロウ制御回路３に接続され、そのロウ制御回路３からの出力信号によって制御される。
【００３１】
隣接する各メモリユニットＭＵは、選択ゲートＳ１または選択ゲートＳ２のソース／ドレインを共有している。
【００３２】
４個のフラッシュメモリセルＭＣと選択ゲートＳ１，Ｓ２とを備えたＮＡＮＤ型メモリユニットＭＵの一端（選択ゲートＳ１のドレイン）は、コンタクト電極ＣＢ１を介して、第１層目のメタル配線層Ｍ０に接続されている。このメタル配線層Ｍ０は、ヴィア電極Ｖ１を介して、ビット線ＢＬに接続されている。ビット線は、第１層目のメタル配線層Ｍ０よりも上層にある第２層目のメタル配線層Ｍ１で形成される。そしてビット線ＢＬは、図１中のカラム制御回路２に接続されている。
【００３３】
ＮＡＮＤ型メモリユニットＭＵの他端（選択ゲートＳ２のソース）は、コンタクト電極ＣＢ２を介して、共通ソース線Ｃ−ｓｏｕｒｃｅとなる第１層目のメタル配線層Ｍ２に接続されている。共通ソース線Ｃ−ｓｏｕｒｃｅは、図１中のソース線制御回路４に接続されている。
【００３４】
ｎ型ウェル１１の表面にはｎ型の不純物拡散層１４が形成され、ｐ型ウェル１２の表面にはｐ型の不純物拡散層１５が形成されている。ｎ型の不純物拡散層１４およびｐ型の不純物拡散層１５は、コンタクト電極ＣＢ３、ＣＢ４をそれぞれ介して、ウェル線Ｃ−ｐ−ｗｅｌｌとなる第１層目のメタル配線層Ｍ３に共に接続されている。ウェル線Ｃ−ｐ−ｗｅｌｌは、図１中のＰウェル制御回路５に接続されている。
【００３５】
＜カラム制御回路２の構成について＞  
次に、上記カラム制御回路２の構成の詳細について説明する。図５は、上記したカラム制御回路２の構成例を示す回路図である。
【００３６】
図示するようにカラム制御回路２は、ｎチャネルＭＯＳトランジスタＱｎ１、Ｑｎ２、及びセンスアンプ回路２００を備えている。本実施形態に係る構成であると、センスアンプは、同一のカラム番号の偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏとからなる２本のビット線ＢＬごとに、センスアンプ回路２００が設けられている。
【００３７】
ＭＯＳトランジスタＱｎ１は、上記センスアンプ回路２００と偶数番目のビット線ＢＬｅとの間に接続される。またＭＯＳトランジスタＱｎ２は、センスアンプ回路２００と奇数番目のビット線ＢＬｏとの間に接続されている。ｎチャネルＭＯＳトランジスタＱｎ１のゲートには信号ＥＶＥＮＢＬが、ｎチャネルＭＯＳトランジスタＱｎ２のゲートには信号ＯＤＤＢＬが、たとえば、上記ステートマシン８よりそれぞれ与えられる。
【００３８】
偶数番目および奇数番目のビット線ＢＬｅ，ＢＬｏは、ｎチャネルＭＯＳトランジスタＱｎ１，Ｑｎ２によっていずれか一方が選択され、それぞれ、対応するセンスアンプ回路２００に接続されて、データ書き込みあるいはデータ読み出しのための制御が行われる。すなわち、信号ＥＶＥＮＢＬがハイレベル（Ｈ）、信号ＯＤＤＢＬがローレベル（Ｌ）のときは、ｎチャネルＭＯＳトランジスタＱｎ１が導通して偶数番目のビット線ＢＬｅが選択され、そのビット線ＢＬｅがセンスアンプ回路２００に接続される。信号ＥＶＥＮＢＬがＬレベル、信号ＯＤＤＢＬがＨレベルのときは、ｎチャネルＭＯＳトランジスタＱｎ２が導通して奇数番目のビット線ＢＬｏが選択され、そのビット線ＢＬｏがセンスアンプ回路２００に接続される。なお、上記信号ＥＶＥＮＢＬは、偶数番目のビット線ＢＬｅに接続されている全てのカラム選択用のｎチャネルＭＯＳトランジスタＱｎ１に共通に供給され、上記信号ＯＤＤＢＬは、奇数番目のビット線ＢＬｏに接続されている全てのカラム選択用のｎチャネルＭＯＳトランジスタＱｎ２に共通に供給される。なお、非選択のビット線ＢＬ（ＢＬｅ，ＢＬｏ）については、図示していない他の回路で制御される。
【００３９】
＜フラッシュメモリセルＭＣの構成について＞  
次に、上記フラッシュメモリセルＭＣの構成の詳細について説明する。図６及び図７はフラッシュメモリセルＭＣの断面図であり、あるＮＡＮＤ型メモリユニットＭＵにおけるフラッシュメモリセルＭＣｎ−１，ＭＣｎ，ＭＣｎ＋１を例示している。なお、図６はフラッシュメモリセルＭＣの基本的な素子構造を示し、図７は図６の構成において反転層（チャネル、空乏層）が形成された際の様子を示している。
【００４０】
本実施形態では、ｐ型ウェル（低不純物濃度領域）１２は、少なくともその表面部において、ｐ型不純物濃度が薄く、たとえばボロン濃度が１Ｅ１５ｃｍ-3以下である。但し、ｐ型不純物のインプランテーションを行っていない生のウェーハの不純物濃度（例えば４Ｅ１４ｃｍ−３程度）と同じであるか、それよりも高い。そしてその表面部では、濃度はほぼ均一とされる。これにより、微細化にともなう、不純物のゆらぎによるフラッシュメモリセルＭＣのしきい値（Ｖｔｈ）のバラつきを軽減できる。
【００４１】
また、各フラッシュメモリセルＭＣの浮遊ゲートＦＧおよび制御ゲートＣＧ（積層ゲート）のゲート電極幅Ｌｗ、及び隣接する積層ゲート間距離Ｌｓは、例えば共に２２ｎｍとされている。勿論、Ｌｗ及びＬｓの値は２２ｎｍに限定されるものでは無く、またＬｗ≠Ｌｓであっても良い。
【００４２】
したがって、たとえば図７に示すように、従来、ゲート電極間に配置していたソース領域およびドレイン領域を形成しなくても、ｐ型ウェル１２の表面部（チャネル領域）において、隣接するフラッシュメモリセルＭＣｎ−１，ＭＣｎ，ＭＣｎ＋１の浮遊ゲートＦＧｎ−１，ＦＧｎ，ＦＧｎ＋１による反転層ＣＰｎ−１，ＣＰｎ，ＣＰｎ＋１を相互に接続させることが可能となる。浮遊ゲートＦＧｎ−１，ＦＧｎ，ＦＧｎ＋１における電子（データ）の有無に応じて形成される反転層ＣＰｎ−１，ＣＰｎ，ＣＰｎ＋１は、たとえば、制御ゲートＣＧｎ−１，ＣＧｎ，ＣＧｎ＋１に与えられるゲート電圧（ワード線電圧）、および／または、Ｐウェル制御回路５より与えられるｐ型ウェル１２の電圧（Ｖｓｕｂ）によって、その形成が制御される。すなわち、反転層ＣＰｎ−１，ＣＰｎ，ＣＰｎ＋１の形成は、後述する従来におけるソース領域およびドレイン領域に相当する領域の電子濃度分布（ＳＤＳ，ＳＤＤ）に依存する。
【００４３】
図８は、図６の構成におけるｐ型ウェル１２内の電子濃度分布のシミュレーション結果を示す。図８では、フラッシュメモリセルＭＣｎ−１、ＭＣｎ、ＭＣｎ＋１に反転層（チャネル）が形成されておらず、またフラッシュメモリセルＭＣｎ＋１、ＭＣｎ−１に隣接して、それぞれ選択ゲートＳ１、Ｓ２が設けられている場合について示している。なお、隣接する積層ゲート間には、絶縁膜３０（例えばシリコン酸化膜）が埋め込まれている。
【００４４】
図示するように、ｐ型ウェル１２内において、フラッシュメモリセルＭＣｎとＭＣｎ＋１との間の領域、及びフラッシュメモリセルＭＣｎとＭＣｎ−１との間の領域には、電子濃度の高い領域（すなわち、従来のソース及びドレイン領域）が設けられていない。言い換えれば、ｐ型ウェル１２の表面内において、フラッシュメモリセルＭＣｎ−１からＭＣｎ＋１までの間の領域は、均一な電子濃度（例えば１Ｅ１５ｃｍ−３）のｐ型領域とされている。
【００４５】
これに対して、フラッシュメモリセルＭＣｎ＋１と選択ゲートＳ１との間には、電子濃度の高い領域（例えば最も電子濃度の高い領域で１．５Ｅ１８ｃｍ−３）が設けられている。これは、選択ゲートＳ１のソース領域１３として機能する領域である。また、フラッシュメモリセルＭＣｎ−１と選択ゲートＳ２との間にも、電子濃度の高い領域が設けられている。これは、選択ゲートＳ２のドレイン領域１３として機能する領域である。
【００４６】
以上の構成において、図７に示すようにフラッシュメモリセルＭＣｎ−１、ＭＣｎ、ＭＣｎ＋１はそれぞれ、浮遊ゲートＦＧｎ−１，ＦＧｎ，ＦＧｎ＋１内の電荷密度に応じて、反転層（チャネル）ＣＰｎ−１，ＣＰｎ，ＣＰｎ＋１を形成する。この反転層ＣＰｎ−１，ＣＰｎ，ＣＰｎ＋１は、隣接するもの同士で接触する。つまり、反転層ＣＰｎ−１，ＣＰｎ，ＣＰｎ＋１が、フラッシュメモリセルＭＣｎ−１、ＭＣｎ、ＭＣｎ＋１のチャネルとしてだけでなく、ソース領域及びドレイン領域としても機能する。
【００４７】
＜ＮＡＮＤ型フラッシュメモリのプログラム動作について＞  
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリのプログラム動作について、以下説明する。フラッシュメモリセルＭＣに対するデータの書き込みはページ単位で行われる。以下では、消去状態のフラッシュメモリセルＭＣの保持するデータを“１”データと呼ぶ。“１”データを保持するフラッシュメモリセルＭＣの閾値電圧は、例えば負の値である。また、浮遊ゲートＦＧに電子が注入されて閾値電圧が正の値とされたフラッシュメモリセルＭＣの保持するデータを、“０”データと呼ぶ。
【００４８】
まずロウ制御回路３は、プログラム対象となるフラッシュメモリセルＭＣ（これを選択フラッシュメモリセルＭＣと呼ぶ）の接続されたワード線ＷＬ（制御ゲートＣＧ）に、高電圧（書き込み電圧Ｖｐｇｍ）の書き込みパルスを印加する。また、その他の非選択のワード線ＷＬの電位をＶＰＡＳＳとする。ＶＰＡＳＳは、フラッシュメモリセルＭＣを、保持するデータに関わらずオン状態とする（チャネルを形成させる）電圧であり、Ｖｐｇｍよりも低い電圧である。
【００４９】
この結果、選択フラッシュメモリセルＭＣを含むＮＡＮＤ型メモリユニットＭＵ内の全てのフラッシュメモリセルＭＣに、チャネルが形成される。つまり、このＮＡＮＤ型メモリユニットＭＵ内において、ｐ型ウェル１２の表面に反転層が形成される。そして、隣接するフラッシュメモリセルＭＣは、このチャネルによって接続され、当該ＮＡＮＤ型メモリユニットＭＵ内では全てのフラッシュメモリセルＭＣが導通状態となる。
【００５０】
そしてカラム制御回路２が、“０”データの書き込みの対象となる選択フラッシュメモリセルＭＣが接続されるビット線ＢＬの電位レベルを電圧ＶＳＳにバイアスするとともに、ロウ制御回路３が、選択ゲートＳ１をオン（ＳＧＤ＿０＝Ｖｓｇ，ＳＧＳ＿０＝０Ｖ）させる。
【００５１】
この結果、ｐ型ウェル１２の表面に形成された反転層の電位は、電圧ＶＳＳ（０Ｖ）に設定される。そして、選択フラッシュメモリセルＭＣにおいては、浮遊ゲートＦＧとｐ型ウェル１２の表面領域との間に高電界がかかる。そのため、ｐ型ウェル１２の表面領域側から浮遊ゲートＦＧに電子が注入される。これにより、選択フラッシュメモリセルＭＣの閾値電圧が上昇する。すなわち、“０”データが書き込まれる。
【００５２】
またカラム制御回路２は、“０”データを書き込まない選択フラッシュメモリセルＭＣが接続されるビット線ＢＬについては、その電位レベルを電圧ＶＤＤ（＞ＶＳＳ）にバイアスする。そしてロウ制御回路３が、選択ゲートＳ１をカットオフ（ＳＧＤ＿０＝０Ｖ，ＳＧＳ＿０＝０Ｖ）させる。
【００５３】
すると、当該選択フラッシュメモリセルＭＣを含むＮＡＮＤ型メモリユニットＭＵでは、反転層（ｐ型ウェル１２の表面領域）は、電気的にフローティングの状態となる。そして、この反転層の電位は、制御ゲートＣＧとのカップリングにより、ある電位Ｖinhibitまで上昇する。このため、浮遊ゲートＦＧとｐ型ウェル１２の表面領域との間に高電界がかからない。その結果、選択フラッシュメモリセルＭＣには電子が注入されず、“１”データを保持したままの状態が維持される。
【００５４】
通常、ＮＡＮＤ型フラッシュメモリにおけるプログラム動作は、対応するロウデコーダにより、選択ワード線ＷＬに書き込みパルスを印加して選択フラッシュメモリセルＭＣへのデータの書き込みを行い、その後、選択ワード線ＷＬにベリファイパルスを印加してベリファイを行う。そして、選択フラッシュメモリセルＭＣの閾値電圧が所望の値に達するまで、この書き込み動作とベリファイ動作が繰り返される。
【００５５】
＜ＮＡＮＤ型フラッシュメモリの読み出し動作について＞  
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作について、例えば選択フラッシュメモリセルＭＣｎからデータを読み出す場合を例に挙げて、以下説明する。
【００５６】
ロウ制御回路３は、非選択の全フラッシュメモリセルＭＣｎ−１、ＭＣｎ＋１の制御ゲートＣＧｎ−１，ＣＧｎ＋１、すなわちワード線ＷＬｎ−１、ＷＬｎ＋１に、所定の第１のリード電圧Ｖｃｇ１を印加する。第１のリード電圧Ｖｃｇ１は、保持するデータに関わらず、フラッシュメモリセルＭＣをオンさせる電圧である。その結果、フラッシュメモリセルＭＣｎ−１、ＭＣｎ＋１はオン状態となり、反転層ＣＰｎ−１、ＣＰｎ＋１をそれぞれ形成する。
【００５７】
またロウ制御回路３は、選択フラッシュメモリセルＭＣｎの制御ゲートＣＧｎ、すなわちＷＬｎに、所定の第２のリード電圧Ｖｃｇ２を印加する。第２のリード電圧Ｖｃｇ２は、第１のリード電圧Ｖｃｇ１よりも低い電圧であり、また読み出しレベルに応じた値である。
【００５８】
すると、選択フラッシュメモリセルＭＣｎに所望のデータが記憶されている場合、選択フラッシュメモリセルＭＣｎはオン状態となる。すなわち、選択フラッシュメモリセルＭＣｎは、ｐ型ウェル１２の表面に反転層ＣＰｎを形成する。この反転層ＣＰｎは、反転層ＣＰｎ−１、ＣＰｎ＋１と接触し、これらによって電流パス（連続したチャネル領域）が形成される。そのため、ビット線ＢＬからソース線ＳＬに電流が流れる。
【００５９】
これに対し、選択フラッシュメモリセルＭＣｎに所望のデータが記憶されていない場合、選択フラッシュメモリセルＭＣｎはオフ状態となる。すなわち、選択フラッシュメモリセルＭＣｎは、反転層ＣＰｎを形成しない。よって、ＮＡＮＤ型メモリユニットＭＵ内にはビット線ＢＬからソース線ＳＬまでの連続した電流パスが形成されない。そのため、ビット線ＢＬからソース線ＳＬに電流は流れない。
【００６０】
以上のように、電流パスの形成を判別することにより、つまり、対応するセンスアンプ回路２００によって電流パスの形成に応じて流れるセル電流をセンスすることにより、選択フラッシュメモリセルＭＣｎのデータを読み出し、データが“０”であるか“１”であるかを判定出来る。
【００６１】
＜効果＞  
以上のように、この発明の第１実施形態に係るＮＡＮＤ型フラッシュメモリであると、フラッシュメモリセルのサイズを微細化させつつ、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
【００６２】
すなわち、本実施形態に係る構成では、積層ゲート間のソース領域およびドレイン領域を形成することなしに、データの書き替えが可能なフラッシュメモリセルを構成できるようにしている。
【００６３】
より具体的には、フラッシュメモリセルのｐ型ウェル（基板）は、その不純物濃度が１Ｅ１５ｃｍ-3以下になるようにインプラされる。そして、フラッシュメモリセルが微細化された際には、言い換えれば隣接する積層ゲート間隔が小さくなった際には、隣接するフラッシュメモリセルの浮遊ゲートによる反転層の形成によって、その反転層間（チャネル領域）が接続されるようにしている。
【００６４】
これにより、ソース領域およびドレイン領域を形成せずとも、フラッシュメモリセルとしての機能を果たすことができるようになる。したがって、フラッシュメモリセルを微細化した場合にも、ソース領域とドレイン領域とが導通するといった不具合をなくしつつ、微細なフラッシュメモリセルでの不純物のゆらぎによるしきい値のバラつきを低減することが可能となる。
【００６５】
また、隣接するフラッシュメモリセルの積層ゲート間は絶縁膜で埋め込まれ、この領域に導電層は不要である。このことによっても、メモリセルアレイ１のサイズを縮小化出来る。
【００６６】
［第２の実施形態］  
次に、この発明の第２実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、ｐ型ウェル１２を、表面側の低濃度領域と、深部側の高濃度領域とを含むように形成したものである。以下では、第１実施形態と異なる点についてのみ説明する。
【００６７】
図９は、第２実施形態に係るフラッシュメモリセルＭＣの一例を示すものである。図９（ａ）は、フラッシュメモリセルＭＣの断面図であり、ｐ型ウェル１２におけるｐ型不純物濃度（例えばボロン濃度）の分布を示している。また図９（ｂ）は、ゲート電圧Ｖｃｇ２とドレイン電流Ｉｄｒａｉｎとの関係（Ｉｄ−Ｖｃｇ２特性）を示す。また、上記した第１実施形態と同一部分には同一符号を付して、詳しい説明は割愛する。
【００６８】
図９（ａ）に示すように、本実施形態に係る構成であると、ｐ型ウェル１２は、低濃度領域１２ａと高濃度領域１２ｂとを備えている。低濃度領域１２ａでは、例えばボロン濃度が１Ｅ１５ｃｍ-3以下とされ、例えばｐ型不純物が注入されていない生のウェーハの不純物濃度（例えば４Ｅ１４ｃｍ−３程度）と同じか、それより高い。高濃度領域１２ｂは、低濃度領域１２ａよりもｐ型不純物濃度（例えばボロン濃度）が高く、その濃度は例えば１Ｅ１８ｃｍ−３程度である。
【００６９】
低濃度領域１２ａは、ｐ型ウェル１２の表面内に形成され、高濃度領域１２ｂは低濃度領域１２ａの下層に形成され、両者は接している。低濃度領域１２ａの厚さ（トンネル酸化膜２１との界面であるｐ型ウェル１２の表面部からの深さ）は、たとえば２０ｎｍ以下とされている。
【００７０】
理想的には、低濃度領域１２ａは、フラッシュメモリセルＭＣによって形成される空乏層の深さと同一であることが望ましい。言い換えれば、空乏層の下端が高濃度領域１２ｂに接するように、低濃度領域１２ａの深さを設定することが望ましい。
【００７１】
＜効果＞
上記のように、本実施形態に係るＮＡＮＤ型フラッシュメモリであると、例えば図９（ａ）に示したように、低濃度領域１２ａの下層に高濃度領域１２ｂを形成することで、選択フラッシュメモリセルＭＣｎを、より確実にカットオフさせることが可能となる。すなわち、選択フラッシュメモリセルＭＣｎに隣接するフラッシュメモリセルＭＣｎ−１，ＭＣｎ＋１の制御ゲートＣＧｎ−１，ＣＧｎ＋１に与える第１のリード電圧Ｖｃｇ１をたとえば６Ｖとした場合、制御ゲートＣＧｎに与える第２のリード電圧Ｖｃｇ２を、たとえば−６Ｖ程度とすることによって、選択フラッシュメモリセルＭＣｎを確実にカットオフさせることが可能である（図９（ｂ）参照）。
【００７２】
これは、高濃度領域１２ｂでは、低濃度領域１２ａに比べて空乏層が延びにくいためである。すなわち、反転層ＣＰｎ−１とＣＰｎ＋１とが、ｐ型ウェル１２の深部の領域を介して導通してしまうことを抑制できるからである。
【００７３】
図１０は、高濃度領域１２ｂを設けずにｐ型ウェル１２を形成した際のシミュレーション結果である。図１０（ａ）は、フラッシュメモリセルの断面図であり、ｐ型ウェル１２内の電子濃度分布を示す。図１０（ａ）のシミュレーション条件は、Ｖｃｇ１＝８Ｖ、Ｖｃｇ２＝−６Ｖである。また図１０（ｂ）は、ゲート電圧Ｖｃｇ２とドレイン電流Ｉｄｒａｉｎとの関係（Ｉｄ−Ｖｃｇ２特性）を示す。
【００７４】
図１０（ａ）に示すように、フラッシュメモリセルＭＣｎはオフ状態であるので、チャネルは形成されない。よって、フラッシュメモリセルＭＣｎの積層ゲート直下の領域では、電子濃度は十分に低い。しかし、フラッシュメモリセルＭＣｎ−１により形成された空乏層と、フラッシュメモリセルＭＣｎ＋１により形成された空乏層とが、ｐ型ウェル１２の深い領域でつながっている。すなわち、電流経路が形成される。そのため、図１０（ｂ）に示すように、電圧Ｖｃｇ２を十分に低くしても、多くのドレイン電流が流れてしまうおそれがある。言い換えれば、フラッシュメモリセルＭＣｎをカットオフできない。
【００７５】
この点、本実施形態に係る構成であると、隣接するフラッシュメモリセルＭＣｎ−１，ＭＣｎ＋１の制御ゲートＣＧｎ−１，ＣＧｎ＋１に与える第１のリード電圧Ｖｃｇ１によっては（図１０（ａ）の例では８Ｖ）、たとえ選択フラッシュメモリセルＭＣｎの制御ゲートＣＧｎに与える第２のリード電圧Ｖｃｇ２を−６Ｖ程度とした場合でも、選択フラッシュメモリセルＭＣｎをカットオフできない、といった動作不良の発生を防ぐことが可能となる。
【００７６】
以上のように、本実施形態の構成によれば、高濃度領域１２ｂを設けたことにより、ｐ型ウェル１２の深部において、隣接するフラッシュメモリセルＭＣｎ−１，ＭＣｎ＋１の浮遊ゲートＦＧｎによる反転層ＣＰｎ−１，ＣＰｎ＋１が導通するのを防止できるようになる。その結果、第１実施形態で説明した効果に加えて、選択フラッシュメモリセルＭＣｎを確実にカットオフさせることが可能となり、動作性能（特に、リード動作の精度）を向上できる。
【００７７】
［第３の実施形態］  
次に、この発明の第３実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１実施形態で説明した構成を、ＳＯＩ（Silicon On Insulator）基板に適用したものである。以下では、第１実施形態と異なる点についてのみ説明する。
【００７８】
図１１は、本実施形態に係るフラッシュメモリセルＭＣの一例を示す断面図である。ここでは、隣接するフラッシュメモリセルＭＣｎ−１，ＭＣｎ＋１の浮遊ゲートＦＧｎにより形成された反転層ＣＰｎ−１，ＣＰｎ＋１が導通するのを、絶縁体層によって防止するようにした場合について説明する。なお、上記した第１実施形態と同一部分には同一符号を付して、詳しい説明は割愛する。
【００７９】
図示するように、第１の実施形態で説明した図６及び図８の構成において、ｐ型ウェル１２内に絶縁層２３が形成されている。絶縁層２３は、例えばシリコン酸化膜を材料に形成される。そして、絶縁層２３上のｐ型ウェル１２上にフラッシュメモリセルＭＣが形成されている。絶縁層２３上のｐ型ウェル１２の厚さは（表面部（ゲート酸化膜２１との界面）からの深さ）は、例えば２０ｎｍ程度またはそれ以下とされる。
【００８０】
理想的には、絶縁層２３は、フラッシュメモリセルＭＣによって形成される空乏層の下方に配置されるのが望ましい。または、空乏層の下端に接することが望ましい。
【００８１】
＜効果＞  
本実施形態に係る構成とした場合にも、絶縁層２３によってパンチスルーを抑制できる。よって、第２実施形態と同様の効果が得られる。つまり、選択フラッシュメモリセルＭＣｎを確実にカットオフさせることが可能となり、動作性能（特に、リード動作の精度）を向上できる。
【００８２】
［第４の実施形態］  
次に、この発明の第４実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１実施形態で説明した構成において、ｐウェル制御回路５によって、ｐ型ウェル１２に基板電圧Ｖｓｕｂ（≠０Ｖ）を印加することにより、フラッシュメモリセルＭＣをカットオフさせるものである。以下では、第１実施形態と異なる点についてのみ説明する。
【００８３】
図１２（ａ）〜（ｃ）は、本実施形態に係るフラッシュメモリセルＭＣの断面図であり、特に電圧Ｖｃｇ２によるｐ型ウェル１２内における電子濃度分布の変化を示すシミュレーション結果である。なお、Ｖｃｇ１は４Ｖ一定である。フラッシュメモリセルＭＣの構造は、第１実施形態で説明した構造と同じである（各要素は第１実施形態と同じ参照符号で示してある）。
【００８４】
図示するように、データの読み出し時において、ｐウェル制御回路５は、ｐ型ウェル１２に基板電圧Ｖｓｕｂとして例えば負電圧、例えば−５Ｖを印加する。また、フラッシュメモリセルＭＣｎに隣接するフラッシュメモリセルＭＣｎ−１，ＭＣｎ＋１の制御ゲートＣＧｎ−１，ＣＧｎ＋１に第１のリード電圧Ｖｃｇ１として４Ｖが印加される場合、選択フラッシュメモリセルＭＣｎの制御ゲートＣＧｎに与えられる第２のリード電圧Ｖｃｇ２に応じて、ｐ型ウェル１２の表面部（チャネル領域）での電子濃度分布が変化する。
【００８５】
すなわち、ｐ型ウェル１２に基板電圧Ｖｓｕｂとして−５Ｖの負電圧を与えるようにしたＮＡＮＤ型フラッシュメモリにおいて、第１のリード電圧Ｖｃｇ１を４Ｖとした場合には、第２のリード電圧Ｖｃｇ２を−４Ｖに設定することによって、たとえば図１３に示すように、選択フラッシュメモリセルＭＣｎを十分にカットオフさせることが可能となる。図１３は、ゲート電圧Ｖｃｇ２とドレイン電流Ｉｄｒａｉｎとの関係（Ｉｄ−Ｖｃｇ２特性）を示すグラフである。
【００８６】
また、第２のリード電圧Ｖｃｇ２を−２Ｖ程度に設定することによって、選択フラッシュメモリセルＭＣｎに対応するｐ型ウェル１２の表面部に、反転層ＣＰｎ−１，ＣＰｎ＋１間をつなぐ電流パスを形成することが可能となる。ゆえに、微細化した際においても、ソース領域とドレイン領域とが導通するといった不具合をなくしつつ、微細なフラッシュメモリセルでの不純物のゆらぎによるしきい値のバラつきを低減でき、動作性能（特に、リード動作の精度）を向上することが可能となるものである。
【００８７】
＜効果＞  
以上のように、本実施形態に係る構成であると、ｐ型ウェル１２に電位を与えることによって、ｐ型ウェル１２内部に高濃度領域や絶縁層を設けることなく、フラッシュメモリセルＭＣをカットオフ出来る。勿論、本実施形態は第２、第３実施形態と組み合わせても良い。つまり、第２、第３実施形態において、低濃度領域１２ａ、または絶縁層３１上のウェル領域１２に基板電位Ｖｓｕｂを印加するようにしても良い。なお、図１２（ａ）〜（ｃ）ではデータの読み出し時を例に説明したが、書き込み時も同様である。書き込み時には、選択ワード線にはＶｐｇｍが印加され、非選択ワード線にはＶＰＡＳＳが印加される。このことは、以後の実施形態でも同様である。
【００８８】
［第５の実施形態］  
次に、この発明の第５実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、選択ゲートＳ１、Ｓ２とフラッシュメモリセルＭＣとの間のｎ型不純物拡散層を排すると共に、フラッシュメモリセルＭＣの積層ゲートと選択ゲートＳ１、Ｓ２のゲート電極との間に高誘電体層を設けたものである。その他の構成は第１実施形態と同様であるので、以下では特に第１実施形態と異なる点に着目して説明する。
【００８９】
図１４は、本実施形態に係るＮＡＮＤ型メモリユニットＭＵの断面図である。図示するように、フラッシュメモリセルＭＣ０〜ＭＣ３が、選択ゲートＳ２とＳ１との間に順次設けられている。第１実施形態と同様に、フラッシュメモリセルＭＣはソース領域及びドレイン領域となるｎ型不純物拡散層を有しない。更に本実施形態では、選択ゲートＳ１におけるソース領域及び選択ゲートＳ２におけるドレイン領域として機能するｎ型不純物拡散層１３が排されている。
【００９０】
第１実施形態と同様に、フラッシュメモリセルＭＣ０〜ＭＣ３の積層ゲートの周囲は絶縁膜３０によって取り囲まれ、隣接するフラッシュメモリセルＭＣの積層ゲート間の領域は絶縁膜３０によって完全に埋め込まれている。また、選択ゲートＳ１、Ｓ２のゲート電極の周囲も絶縁膜３０によって取り囲まれている。絶縁膜３０は、例えばシリコン酸化膜などである。
【００９１】
そして、フラッシュメモリセルＭＣ３の積層ゲートと、選択ゲートＳ１のゲート電極との間の領域には、高誘電体層３１が設けられている。高誘電体層３１は、例えばシリコン窒化膜（ＳｉＮ）よりも誘電率の高い材料で形成され、例えばＨｆＯ２やアルミナ（Ａｌ２Ｏ３）等である。同様に、フラッシュメモリセルＭＣ０の積層ゲートと、選択ゲートＳ２のゲート電極との間の領域にも、高誘電体層３１が設けられている。すなわち、隣接するフラッシュメモリセルＭＣと選択ゲートＳ１、Ｓ２との間の領域は、絶縁膜３０及び高誘電体層３１によって完全に埋め込まれている。なお、高誘電体層３１の代わりに、シリコン酸化膜よりも誘電率の高い材料、例えばシリコン窒化膜を設けても良い。
【００９２】
そして、上記の構成を被覆するように、半導体基板の全面に、図示せぬ層間絶縁膜（例えばシリコン酸化膜）が形成される。
【００９３】
以上の構成において、選択ゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬ０〜ＷＬ３に電圧を印加して、ＮＡＮＤ型メモリユニットＭＵを導通させた際の様子を図１５に示す。図１５はＮＡＮＤ型メモリユニットＭＵの断面図であり、図１４で説明した領域と対応している。
【００９４】
図示するように、フラッシュメモリセルＭＣ０〜ＭＣ３には反転層ＣＰ０〜ＣＰ３がそれぞれ形成され、これらは隣接するもの同士で接触する。また、選択ゲートＳ１、Ｓ２においても反転層ＣＰsgが形成される。これらは第１実施形態と同様である。
【００９５】
更に本実施形態では、高誘電体層３１によって、ｐ型ウェル１２における高誘電体層３１直下の領域にも反転層ＣＰｘが形成される。そして、反転層ＣＰ３とＣＰsgは反転層ＣＰｘによって接続され、また反転層ＣＰ０とＣＰsgも反転層ＣＰｘによって接続される。この結果、ＮＡＮＤ型メモリユニットＭＵが導通する。
【００９６】
その他の構成及び動作は第１実施形態で説明した通りである。
【００９７】
＜効果＞  
以上のように、第５実施形態に係る構成であると、選択ゲートＳ１、Ｓ２とフラッシュメモリセルＭＣとの間のｎ型不純物拡散層を排しつつ、ＮＡＮＤ型メモリユニットＭＵを確実に導通させることが出来る。本効果につき、以下説明する。
【００９８】
ＮＡＮＤ型フラッシュメモリでは通常、ワード線ＷＬとこれに隣接する選択ゲート線ＳＧＤ、ＳＧＳとの間の間隔は、隣接するワード線ＷＬの間隔よりも大きい。これは、フォトリソグラフィーの制約によるものである。具体的には、ワード線ＷＬとこれに隣接する選択ゲート線ＳＧＤ、ＳＧＳとの間隔は、例えば５０ｎｍ程度である。
【００９９】
従って、選択ゲートＳ１、Ｓ２とこれに隣接するフラッシュメモリセルＭＣとの間には、両者を接続するｎ型不純物拡散層が必要となる。これを仮に排した場合、その間隔が大きいために両者の反転層は十分に接することが出来ず、この領域が高抵抗領域となり、ＮＡＮＤ型メモリユニットＭＵが導通出来なくなるおそれがある。
【０１００】
この点、本実施形態に係る構成であると、隣接する選択ゲートＳ１、Ｓ２とフラッシュメモリセルＭＣとの間に、シリコン酸化膜よりも誘電率の高い材料で形成された層（高誘電体層３１）を設けている。データの書き込み時及び読み出し時においてこの層３１の電位は、隣接する選択ゲートＳ１、Ｓ２のゲート電極、及び隣接するフラッシュメモリセルＭＣの積層ゲートとのカップリングにより上昇される。その結果、ｐ型ウェル１２の表面には、層３１によって反転層ＣＰｘが形成される。これにより、選択ゲートＳ１、Ｓ２とフラッシュメモリセルＭＣとの間の電気的接続を図ることが出来、ＮＡＮＤ型メモリユニットＭＵを導通させることが出来る。
【０１０１】
＜変形例＞  
なお、本実施形態は上記第２乃至第４実施形態に適用することも可能である。図１６は、本実施形態を第２実施形態に適用した際のＮＡＮＤ型メモリユニットＭＵの断面図であり、特にｐ型ウェル１２におけるｐ型不純物濃度分布のシミュレーション結果を示している。
【０１０２】
図示するようにｐ型ウェル１２は、高濃度領域１２ｂにおいて１Ｅ１８ｃｍ−３のｐ型不純物濃度を有し、低濃度領域１２ａにおいて１Ｅ１５ｃｍ−３のｐ型不純物濃度を有する。そして選択ゲートＳ１、Ｓ２とこれに隣接するフラッシュメモリセルＭＣとの間の領域からは、ｎ型不純物拡散層が排されている。
【０１０３】
以上の構成を有するＮＡＮＤ型メモリユニットＭＵにおけるＶＩ特性を図１７に示す。図１７は、選択ワード線ＷＬにＶｃｇ２＝６Ｖを印加し、非選択ワード線ＷＬにＶｃｇ１＝６Ｖを印加し、ビット線ＢＬに０．７Ｖを印加した際に、選択ゲート線ＳＧＤの電圧Ｖsgを０〜２Ｖの間で変化させた際の、選択ゲートＳ１に流れる電流をＩdrain（ビット線ＢＬからソース線Ｃ-sourceに流れる電流）をシミュレーションしたグラフである。選択ゲート線ＳＧＤと、これに隣接するワード線ＷＬ３との間隔は、例えば８０ｎｍである。図中では、第１実施形態と同様にＡｓなどを用いてｎ型不純物拡散層を形成した場合（Reference）、高誘電体層３１としてＨｆＯ２層を設けた場合、高誘電体層３１の代わりにＳｉＮ層を設けた場合、及び高誘電体層３１の代わりにＳｉＯ２層を設けた場合について示している。
【０１０４】
図示するようにＳｉＯ２層（誘電率ε＝３．９）を設けた場合、ｐ型ウェル１２が高抵抗領域となり、ドレイン電流は減少する。これに対してＨｆＯ２（誘電率ε＝２０を設けた場合には、ｎ型不純物拡散層を設けた場合とほぼ同様の特性が得られる。また、ＳｉＮ（ε＝７．５）を用いた場合にも、ＳｉＯ２を用いる場合よりは優れた特性が得られる。
【０１０５】
以上のように、選択ゲートＳ１、Ｓ２とフラッシュメモリセルＭＣとの間を埋め込む材料は、誘電率が高いほど好ましい。このことは、図１４及び図１５で説明した構造でも同様である。
【０１０６】
また、本実施形態においても、第３実施形態のようにＳＯＩ基板を用いても良いし、または第４実施形態のように基板電位Ｖsubを与えても良いし、これらを適宜組み合わせても良い。
【０１０７】
［第６実施形態］  
次に、この発明の第６実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、ダミーワード線を設けることで、第５実施形態と同様に選択ゲートＳ１、Ｓ２とフラッシュメモリセルＭＣとの間のｎ型不純物拡散層を排したものである。その他の構成は第１実施形態と同様であるので、以下では第１実施形態と異なる点についてのみ説明する。
【０１０８】
図１８は、本実施形態に係るＮＡＮＤ型メモリユニットＭＵの断面図である。図示するように、フラッシュメモリセルＭＣ０〜ＭＣ３が、選択ゲートＳ２とＳ１との間に順次設けられている。第１実施形態と同様に、フラッシュメモリセルＭＣはソース領域及びドレイン領域となるｎ型不純物拡散層を有しない。
【０１０９】
更に本実施形態では、選択ゲートＳ１とこれに隣接するフラッシュメモリセルＭＣ３との間、及び選択ゲートＳ２とこれに隣接するフラッシュメモリセルＭＣ０との間に、ダミーセルＤＣが形成されている。ダミーセルＤＣは、フラッシュメモリセルＭＣと同様の構造を有しているが、実際にデータを保持するためには用いられないセルである。すなわちダミーセルＤＣは、電荷蓄積層（例えば浮遊ゲートＦＧ）と、電荷蓄積層上にゲート間絶縁膜２２を介在して設けられた制御ゲートＣＧとを含む積層ゲートを備えている。そして、制御ゲートＣＧはダミーワード線ＤＷＬに接続され、例えばロウ制御回路３によって電圧が供給される。そして、ダミーセルＤＣもフラッシュメモリセルＭＣと同様に、ソース及びドレイン領域となるｎ型不純物拡散層を有しない。従って、選択ゲートＳ１、Ｓ２とダミーセルＤＣとの間には、ｎ型不純物拡散層１３は存在しない。
【０１１０】
フラッシュメモリセルＭＣ０〜ＭＣ３及びダミーセルＤＣの積層ゲートの周囲は絶縁膜３０によって取り囲まれ、隣接するフラッシュメモリセルＭＣの積層ゲート間の領域は絶縁膜３０によって完全に埋め込まれている。また、選択ゲートＳ１、Ｓ２のゲート電極の周囲も絶縁膜３０によって取り囲まれている。更に、ダミーセルＤＣの積層ゲートと、選択ゲートＳ１、Ｓ２のゲート電極との間の領域には、絶縁膜３２が埋め込まれている。絶縁膜３０、３２は、例えばシリコン酸化膜などである。
【０１１１】
以上の構成において、選択ゲート線ＳＧＤ、ＳＧＳ、ワード線ＷＬ０〜ＷＬ３、及びダミーワード線ＤＷＬに電圧を印加して、ＮＡＮＤ型メモリユニットＭＵを導通させた際の様子を図１９に示す。図１９はＮＡＮＤ型メモリユニットＭＵの断面図であり、図１８で説明した領域と対応している。図１９の例では、ワード線ＷＬ０〜ＷＬ３には、第１実施形態で説明したように電圧Ｖｃｇ１またはＶｃｇ２が印加される。ダミーワード線ＤＷＬには、Ｖｃｇ０が印加される。Ｖｃｇ０は、Ｖｃｇ１と同等かそれよりも高い電圧である。
【０１１２】
図示するように、フラッシュメモリセルＭＣ０〜ＭＣ３には反転層ＣＰ０〜ＣＰ３がそれぞれ形成され、これらは隣接するもの同士で接触する。また、選択ゲートＳ１、Ｓ２においても反転層ＣＰsgが形成される。これらは第１実施形態と同様である。
【０１１３】
更に本実施形態では、ダミーセルＤＣによって、ｐ型ウェル１２におけるダミーセルＤＣの積層ゲート直下の領域にも反転層ＣＰｘが形成される。そして、反転層ＣＰ３とＣＰsgは反転層ＣＰｘによって接続され、また反転層ＣＰ０とＣＰsgも反転層ＣＰｘによって接続される。この結果、ＮＡＮＤ型メモリユニットＭＵが導通する。
【０１１４】
その他の構成及び動作は第１実施形態で説明した通りである。
【０１１５】
図２０は、図１９においてＶｃｇ１＝Ｖｃｇ２＝６Ｖとし、ＤＷＬ（Ｖｃｇ０）＝１４Ｖ（＞ＶＰＡＳＳ）とし、ＳＧＤ＝２Ｖとした際のＮＡＮＤ型メモリユニットＭＵの断面図であり、特にｐ型ウェル１２内における電子濃度分布のシミュレーション結果を示している。図示するように、ＮＡＮＤ型メモリユニットＭＵにおけるｐ型ウェル１２の表面に沿って、電子濃度の高い領域、すなわち電流パスが形成されている。
【０１１６】
また図２１は、図２０において、ダミーワード線ＤＷＬの電圧を６Ｖ、１０Ｖ、１４Ｖとした場合のＮＡＮＤ型メモリユニットＭＵにおけるＶＩ特性を示すグラフである。図２１は、ビット線ＢＬに０．７Ｖを印加した際に、選択ゲート線ＳＧＤの電圧Ｖsgを０〜２Ｖの間で変化させた際の、選択ゲートＳ１に流れる電流をＩdrain（ビット線ＢＬからソース線Ｃ-sourceに流れる電流）をシミュレーションしたグラフである。選択ゲート線ＳＧＤと、これに隣接するダミーワード線ＤＷＬとの間隔は、例えば８０ｎｍである。図中では、第１実施形態と同様にＡｓなどを用いてｎ型不純物拡散層を形成した場合（Reference）を合わせて示している。図示するように、ダミーワード線ＤＷＬに電圧を与えることで、ｎ型不純物拡散層を設けた場合とほぼ同様の特性が得られる。そしてダミーワード線ＤＷＬに印加する電圧は大きいほど好ましい。
【０１１７】
図２２は、本実施形態に係るブロックＢＬＯＣＫの一部領域の回路図である。図示するように、同一行にあるダミーセルＤＣは、同一のダミーワード線ＤＷＬに接続される。
【０１１８】
＜効果＞  
以上のように、第６実施形態に係る構成であると、選択ゲートＳ１のソース領域及び選択ゲートＳ２のドレイン領域を排しつつ、ＮＡＮＤ型メモリユニットＭＵを確実に導通させることが出来る。本効果につき、以下説明する。
【０１１９】
第５実施形態で説明したように、選択ゲートＳ１、Ｓ２とこれに隣接するフラッシュメモリセルＭＣとの間のｎ型不純物拡散層を排すると、ＮＡＮＤ型メモリユニットにおけるＭＵが導通出来なくなるおそれがある。
【０１２０】
この点、本実施形態に係る構成であると、隣接する選択ゲートＳ１、Ｓ２とフラッシュメモリセルＭＣとの間に、ダミーセルＤＣを設けている。そしてダミーセルＤＣによって、ｐ型ウェル１２に反転層ＣＰｘを形成している。ダミーセルＤＣはフラッシュメモリセルＭＣと同じサイズで形成される。従って、ダミーワード線ＤＷＬと選択ゲート線ＳＧＤ、ＳＧＳの間隔は、隣接するワード線ＷＬの間隔よりも大きい。
【０１２１】
そこで本実施形態では、ダミーワード線ＤＷＬに例えばＶＰＡＳＳまたはＶｃｇ１以上の電圧を印加する。これにより、ダミーセルＤＣによって形成される反転層ＣＰｘは、ｐ型ウェル１２内に広く拡がり、これにより、選択ゲートＳ１、Ｓ２とフラッシュメモリセルＭＣとの間の電気的接続を図ることが出来る。
【０１２２】
＜変形例＞  
なお、図１８〜図２２では、ワード線ＷＬとこれに隣接する選択ゲート線ＳＧＤ、ＳＧＳ間のダミーセルＤＣの数が１個である場合を例に説明した。しかし、ダミーセルＤＣは複数個あっても良い。
【０１２３】
図２３は、上記ダミーセルＤＣの数を２個にした場合のメモリセルアレイ１の回路図である。図示するように、選択ゲートＳ１とフラッシュメモリセルＤＣとの間には、２つのダミーセルＤＣが設けられ、それぞれダミーワード線ＤＷＬ０、ＤＷＬ１に接続されている。また選択ゲートＳ２とフラッシュメモリセルＤＣとの間にも、２つのダミーセルＤＣが設けられ、それぞれダミーワード線ＤＷＬ０、ＤＷＬ１に接続されている。
【０１２４】
以上の構成において、選択ゲート線Ｓ１、Ｓ２に近いダミーワード線ＤＷＬ０に対しては、ダミーワード線ＤＷＬ１よりも高い電圧が印加される。例えば、ダミーワード線ＤＷＬ０にはＶＰＡＳＳまたはＶｃｇ１よりも高い電圧が印加され、ダミーワード線ＤＷＬ１にはＶＰＡＳＳまたはＶｃｇ１と同等の電圧が印加される。
【０１２５】
なお、選択ゲート線Ｓ１、Ｓ２と、これに隣接するワード線ＷＬとの間に設けるダミーワード線ＤＷＬの数は３本以上であっても良い。この場合も、選択ゲート線Ｓ１、Ｓ２に近いダミーワード線ＤＷＬほど、印加される電圧は高くされる。
【０１２６】
これにより、ワード線ＷＬとダミーワード線ＤＷＬとの間に発生する電位差を小さくでき、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
【０１２７】
また、ダミーワード線ＤＷＬに印加する電圧は適宜選択可能である。例えば図２２においては、データの読み出し時にはダミーワード線ＤＷＬの電圧Ｖｃｇ０の値を電圧Ｖｃｇ１以上とし、書き込み時には電圧ＶＰＡＳＳ以上としても良いし、データの読み出し時と書き込み時とで同じ値の電圧としても良い。前述の通り、電圧Ｖｃｇ１も電圧ＶＰＡＳＳも、共に保持するデータに関わらずフラッシュメモリセルＭＣをオンさせる電圧である。
【０１２８】
また、本実施形態においても、第３実施形態のようにＳＯＩ基板を用いても良いし、または第４実施形態のように基板電位Ｖsubを与えても良いし、これらを適宜組み合わせても良い。
【０１２９】
更に、本実施形態に係る構成であると、選択ゲートＳ１、Ｓ２を排しても良い。すなわち、ダミーワード線ＤＷＬに印加する電圧によりダミーセルＤＣのオン／オフを制御することで、ダミーセルＤＣを選択ゲートＳ１、Ｓ２として機能させることも出来る。逆に、選択ゲートＳ１、Ｓ２に、ダミーセルＤＣと同様の機能を持たせても良い。すなわち、選択ゲートＳ１、Ｓ２をオンさせる際に、選択ゲート線ＳＧＤ、ＳＧＳに対して電圧Ｖｃｇ０を印加するようにしても良い。これにより、選択ゲートＳ１、Ｓ２によって形成される反転層は大きく延びることが出来、ダミーセルＤＣを設けることなく、本実施形態の効果が得られる。
【０１３０】
以上のように、上記第１乃至第６実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリは、メモリセルＭＣと、第１絶縁膜３０とを備える。メモリセルＭＣは、半導体基板１０上に複数、隣接して設けられ、電荷蓄積層ＦＧを有する第１ゲート電極（ＦＧ、ＣＧ）を備える。第１絶縁膜３０は、隣接するメモリセルＭＣの第１ゲート電極間の領域を埋め込むようにして半導体基板１０上に形成される。半導体基板１０は少なくとも表面領域に、動作対象となる選択メモリセルＭＣｎ（図７）以外の非選択メモリセルＭＣｎ−１、ＭＣｎ＋１（図７）の第１ゲート電極に電圧Ｖｃｇ１、ＶＰＡＳＳが印加された際に、前記選択メモリセルＭＣｎ（図７）のソース領域またはドレイン領域として機能する電流パスＣＰｎ−１、ＣＰｎ＋１（図７）が形成される第１不純物領域１２を備える。
【０１３１】
本構成により、メモリセルＭＣにおいてソース及びドレインとして機能する不純物拡散層を不要としつつ、メモリセルＭＣをＭＯＳトランジスタとして機能させることが出来る。その結果、非常に微細化が進展したＮＡＮＤ型フラッシュメモリにおいても、その動作信頼性を向上出来る。
【０１３２】
なお、上記した各実施形態においては、いずれの場合も、対のビット線ごとにセンスアンプ回路が接続された構成に限らない。例えば、各ビット線にそれぞれセンスアンプ回路２００が接続されても良い。
【０１３３】
また、上記第１乃至第６実施形態では、ｐ型ウェル１２に注入された不純物がボロンである場合を例に説明したが、ｐ型不純物であればボロン以外であっても良い。更に、ｐ型不純物の濃度は、上記実施形態で説明した例に限定されるものではない。すなわち、反転層ＣＰｎ−１、ＣＰｎ、ＣＰｎ＋１を適切に接続できるか否かは、フラッシュメモリセルＭＣのゲート電圧、隣接するゲート間隔、及びウェルの不純物濃度等の相互関係に依存し、これらの関係は様々に設定出来る。よって、例えば図６ではゲート間隔Ｌｓが２２ｎｍである場合を例に説明したが、これに限定されるものでは無いし、データの読み出し及び書き込み時に印加されるゲート電圧も、上記説明した値に限定されない。種々の例について、以下に説明する。
【０１３４】
＜第１の例＞  
まず第１の例について説明する。図２４及び図２５は、隣接ゲート間隔Ｌｓが２５ｎｍ、ｐ型ウェル１２のｐ型不純物濃度が１Ｅ１５ｃｍ−３、Ｖｃｇ１＝０Ｖとした際の、ＮＡＮＤ型メモリユニットＭＵの断面図であり、特にｐ型ウェル１２内の電子濃度分布のシミュレーション結果を示している。また図２４ではＶｃｇ＝５Ｖとされ、図２５ではＶｃｇ２＝１Ｖとされている。図２４、図２５に示すように、本例であると、Ｖｃｇ２＝５Ｖの際は勿論、Ｖｃｇ２が１Ｖまで低下しても、反転層が残存する。
【０１３５】
＜第２の例＞  
次に第２の例について説明する。図２６乃至図２８は、隣接ゲート間隔Ｌｓが２５ｎｍ、ｐ型ウェル１２のｐ型不純物濃度が１Ｅ１８ｃｍ−３、Ｖｃｇ１＝０Ｖとした際の、ＮＡＮＤ型メモリユニットＭＵの断面図であり、特にｐ型ウェル１２内の電子濃度分布のシミュレーション結果を示している。また図２６ではＶｃｇ＝５Ｖとされ、図２７ではＶｃｇ２＝３Ｖとされ、図２８ではＶｃｇ２＝１Ｖとされている。図２６に示すように、Ｖｃｇ２＝５Ｖの際には反転層が形成されている。しかし図２７に示すように、Ｖｃｇ２＝３Ｖになると反転層は消失し始め、Ｖｃｇ２＝１Ｖでは反転層は完全に消失する。よって、この場合には、第１の例に比べてＶｃｇ２を十分に高くする必要がある。
【０１３６】
＜その他の例＞  
次にその他の例について説明する。図２９及び図３０は、Ｌｓ＝２５ｎｍ、Ｖｃｇ１＝０Ｖ、Ｖｃｇ２＝１Ｖとした際の、ＮＡＮＤ型メモリユニットＭＵの断面図であり、特にｐ型ウェル１２内の電子濃度分布のシミュレーション結果を示している。図２９ではｐ型ウェル１２のｐ型不純物濃度が１Ｅ１６ｃｍ−３とされ、図３０では１Ｅ１７ｃｍ−３とされている。図示するように、ｐ型不純物濃度以外の条件が同じであれば、ｐ型不純物濃度の低い図２９の例の方が、図３０の例よりも十分に反転層が形成されることが分かる。
【０１３７】
また、第２実施形態では、図９（ａ）においてｐ型ウェル１２が低濃度領域１２ａと高濃度領域１２ｂとを含む２層構造であり、低濃度領域１２ａの深さが２０ｎｍである場合を例に説明した。しかし、低濃度領域１２ａの深さは２０ｎｍに限らず、上記図２４乃至図３０で説明したような空乏層の延び方に応じて適宜設定出来る。このことは第３実施形態でも同様である。またｐ型ウェル１２は、３層構造または４層構造として、表面から深くなるにつれてｐ型不純物濃度が高くなるようにしても良い。更にｐ型ウェル１２は、複数の層に明確に分離されている必要は無く、例えば表面から深くなるにつれてｐ型不純物濃度が連続的に増加するような不純物濃度プロファイルを有するように形成されても良い。
【０１３８】
更に第３実施形態では、図１１を用いてＳＯＩ基板を用いる例について説明した。しかし絶縁層２３は、必ずしもシリコン酸化膜に限られるものでは無く、その他の絶縁膜であっても良い。
【０１３９】
更に第４実施形態では、図１２を用いて基板電圧Ｖsubとして−５Ｖを印加してデータを読み出す場合を例に説明した。しかし基板電圧Ｖsubは−５Ｖに限らず、適宜設定できる。また負電圧に限らず、空乏層の延び方等によっては正電圧であっても良い。また、書き込み動作時にも同様に適用できることは言うまでもない。
【０１４０】
更に第５実施形態では、高誘電体層３１としてＨｆＯ２及びアルミナを使用し、また代わりにＳｉＮを使用する例について説明した。しかし、これらの材料に限らず、選択ゲート線及びワード線とのカップリングにより電位が上昇され、これにより反転層ＣＰｘを形成出来る材料であれば限定されるものではない。
【０１４１】
更に第６実施形態においては、ダミーワード線ＤＷＬに印加する電圧Ｖｃｇ０が、ＶＰＡＳＳまたはＶｃｇ１より大きい場合を例に説明した。しかしながら、反転層ＣＰｘを十分に延ばして反転層ＣＰ０、ＣＰ３とＣＰsgを適切に接続できる電圧であれば、これに限定されるものではない。
【０１４２】
また、上記第１乃至第６実施形態はＮＡＮＤ型フラッシュメモリを例に挙げて説明したが、微細化が進展してソースとドレインとの短絡が問題となるような半導体メモリであれば、全般に適用可能である。
【０１４３】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１４４】
１…メモリセルアレイ、２…カラム制御回路、１２…ｐ型ウェル、１２ａ…低濃度領域、１２ｂ…中濃度領域、１３…ｎ型不純物拡散層、２１…トンネル酸化膜、２２、３０、３２…絶縁膜、２３…ＳＯＩ領域、３１…高誘電体層、２００…センスアンプ回路、ＢＬ（ＢＬｅ，ＢＬｏ）…ビット線、ＭＣ（ＭＣｎ−１，ＭＣｎ，ＭＣｎ＋１）…フラッシュメモリセル、ＷＬ…ワード線、ＦＧ（ＦＧｎ−１，ＦＧｎ，ＦＧｎ＋１）…浮遊ゲート、ＣＧ（ＣＧｎ−１，ＣＧｎ，ＣＧｎ＋１）…制御ゲート、ＣＰｎ−１，ＣＰｎ，ＣＰｎ＋１、ＣＰｘ、ＣＰsg…反転層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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