【事件の表示】
　特願２０１０−２３０８２０「半導体装置及び電源装置」拒絶査定不服審判事件〔平成２４年　４月２６日出願公開、特開２０１２−　８４７４３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２２年１０月１３日の出願であって、その手続の経緯は以下のとおりである。
　平成２５年　６月２７日　審査請求
　平成２６年　８月　６日　拒絶理由通知
　平成２６年１０月　３日　意見書・手続補正書
　平成２７年　３月１２日　拒絶査定
　平成２７年　６月１２日　審判請求・手続補正書
　平成２８年　６月２８日　拒絶理由通知（当審）
　平成２８年　８月１９日　意見書・手続補正書
第２　本願発明の進歩性の有無について
１　本願発明
　本願の請求項１ないし７に係る発明は、平成２８年８月１９日に提出された手続補正書により補正された特許請求の範囲の請求項１ないし７に記載された事項により特定されるものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、次のとおりのものと認める。
　「【請求項１】
基板上に形成されたＧａＮ系半導体積層構造を有する第１トランジスタと、
前記ＧａＮ系半導体積層構造を有する第２トランジスタとを備え、
前記第１トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第１フィンガを有する第１ゲート電極と、前記第１フィンガに沿って設けられた複数の第１ドレイン電極と、前記第１フィンガに沿って設けられた複数の第１ソース電極とを備え、
前記第２トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第２フィンガを有する第２ゲート電極と、前記第２フィンガに沿って設けられた複数の第２ドレイン電極と、前記第２フィンガに沿って設けられた複数の第２ソース電極とを備え、
前記複数の第１ドレイン電極の上方に設けられ、前記複数の第１ドレイン電極に接続された、露出されたドレインパッドと、
前記複数の第２ソース電極の上方に設けられ、前記複数の第２ソース電極に接続された、露出されたソースパッドと、
前記複数の第１ソース電極及び前記複数の第２ドレイン電極に接続された、露出された共通パッドとを備え、
前記複数の第１ドレイン電極のそれぞれの上方に設けられ、前記複数の第１ドレイン電極のそれぞれに接続された複数の第１ドレイン配線層と、
前記複数の第１ドレイン配線層の上方に設けられ、前記複数の第１ドレイン配線層に接続された略平板状の第１ドレイン再配線層と、
前記複数の第２ソース電極のそれぞれの上方に設けられ、前記複数の第２ソース電極のそれぞれに接続された複数の第２ソース配線層と、
前記複数の第２ソース配線層の上方に設けられ、前記複数の第２ソース配線層に接続された略平板状の第２ソース再配線層とを備え、
前記ドレインパッドは、前記第１ドレイン再配線層の一部であり、前記第１ドレイン再配線層の表面であって、絶縁膜に覆われていない露出部分であり、
前記ソースパッドは、前記第２ソース再配線層の一部であり、前記第２ソース再配線層の表面であって、絶縁膜に覆われていない露出部分であり、
前記第１フィンガと前記第１ドレイン電極との間の距離は、前記第１フィンガと前記第１ソース電極との間の距離よりも大きく、
前記第２フィンガと前記第２ドレイン電極との間の距離は、前記第２フィンガと前記第２ソース電極との間の距離よりも大きいことを特徴とする半導体装置。」
２　当審拒絶理由の概要
　平成２８年６月２８日付けで当審より通知した拒絶理由（以下「当審拒絶理由」という。）の概要は、次のとおりである。
　「１．（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
……（中略）……
　　　　　　　　記（引用文献等については引用文献等一覧参照）
●理由１（進歩性）について
・請求項　１
・引用文献　１−５
・備考
　引用文献１の段落［００１６］−［００１８］、ＦＩＧ．２等には、共通のダイ上に形成されたIII族窒化物からなる２つのスイッチを含むハーフブリッジについて記載されている。また、引用文献１の段落［００２０］−［００２１］、ＦＩＧ．３等には、ハーフブリッジの各スイッチが、基板上に形成されたＧａＮ系の半導体積層構造からなることについて記載されている。引用文献１のＦＩＧ．２において上側に形成されたスイッチは、本願発明の「第１トランジスタ」に相当し、下側に形成されたスイッチは、本願発明の「第２のトランジスタ」に相当する。上記より、引用文献１には、「基板上に形成されたＧａＮ系半導体積層構造を有する第１トランジスタと、前記ＧａＮ系半導体積層構造を有する第２トランジスタとを備え」という点について記載されているものと認められる。
　引用文献１の段落［００１６］−［００１８］、ＦＩＧ．２等に記載されるゲートフィンガ１４のうち、ＦＩＧ．２において上側に形成されたもの（ゲートレール３０及びゲートパッド３４に接続されたもの。以下、「第１ゲートフィンガ」という。）は、本願発明の「複数の第１フィンガ」に相当し、第１ゲートフィンガとゲートレール３０とを合わせたものは、本願発明の「第１ゲート電極」に相当する。また、引用文献１の段落［００１６］−［００１８］、ＦＩＧ．２等に記載されるドレインフィンガ１０のうち、ＦＩＧ．２において上側に形成されたもの（ドレインレール２０及びドレインパッド２２に接続されたもの。以下、「第１ドレインフィンガ」という。）は、本願発明の「第１のドレイン電極」に相当する。また、引用文献１の段落［００１６］−［００１８］、ＦＩＧ．２等に記載されるソースフィンガ１２のうち、ＦＩＧ．２において上側に形成されたもの（共通導電レール１６及び導電パッド１８に接続されたもの。以下、「第１ソースフィンガ」という。）は、本願発明の「第１のソース電極」に相当する。引用文献１のＦＩＧ．３等の記載から、第１ゲートフィンガ、ゲートレール３０、第１ドレインフィンガ、第１ソースフィンガはいずれも、ＧａＮ系半導体積層構造の上方に形成されるものと認められる。また、引用文献１のＦＩＧ．２等の記載から、第１ドレインフィンガ及び第１ソースフィンガはいずれも、第１ゲートフィンガに沿って設けられるものと認められる。上記より、引用文献１には、「前記第１トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第１フィンガを有する第１ゲート電極と、前記第１フィンガに沿って設けられた複数の第１ドレイン電極と、前記第１フィンガに沿って設けられた複数の第１ソース電極とを備え」という点について記載されているものと認められる。
　引用文献１の段落［００１６］−［００１８］、ＦＩＧ．２等に記載されるゲートフィンガ１４のうち、ＦＩＧ．２において下側に形成されたもの（ゲートレール２８及びゲートパッド３２に接続されたもの。以下、「第２ゲートフィンガ」という。」）は、本願発明の「複数の第２フィンガ」に相当し、第２ゲートフィンガとゲートレール２８とを合わせたものは、本願発明の「第２ゲート電極」に相当する。また、引用文献１の段落［００１６］−［００１８］、ＦＩＧ．２等に記載されるドレインフィンガ１０のうち、ＦＩＧ．２において下側に形成されたもの（共通導電レール１６及び導電パッド１８に接続されたもの。以下、「第２ドレインフィンガ」という。）は、本願発明の「第２のドレイン電極」に相当する。また、引用文献１の段落［００１６］−［００１８］、ＦＩＧ．２等に記載されるソースフィンガ１２のうち、ＦＩＧ．２において下側に形成されたもの（ソースレール２４及びソースパッド２６に接続されたもの。以下、「第２ソースフィンガ」という。）は、本願発明の「第２のソース電極」に相当する。引用文献１のＦＩＧ．３等の記載から、第２ゲートフィンガ、ゲートレール２８、第２ドレインフィンガ、第２ソースフィンガはいずれも、ＧａＮ系半導体積層構造の上方に形成されるものと認められる。また、引用文献１のＦＩＧ．２等の記載から、第２ドレインフィンガ及び第２ソースフィンガは、いずれも第２ゲートフィンガに沿って設けられるものと認められる。上記より、引用文献１には、「前記第２トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第２フィンガを有する第２ゲート電極と、前記第２フィンガに沿って設けられた複数の第２ドレイン電極と、前記第２フィンガに沿って設けられた複数の第２ソース電極とを備え」という点について記載されているものと認められる。
　引用文献１の段落［００１６］−［００１８］、ＦＩＧ．２等には、ドレインパッド２２がドレインレール２０に接続される旨の記載がある。また、引用文献１の段落［００１８］等の記載から、ドレインパッド２２が露出していることは明らかである。上記ドレインパッド２２は、本願発明の「ドレインパッド」に相当する（ただし、後述の点において相違する）。上記より、引用文献１には「前記複数の第１ドレイン電極に接続された、露出されたドレインパッド」について記載されているものと認められる。
　引用文献１の段落［００１６］−［００１８］、ＦＩＧ．２等には、ソースパッド２６がソースレール２４に接続される旨の記載がある。また、引用文献１の段落［００１８］等の記載から、ソースパッド２６が露出していることは明らかである。当該ソースパッド２６は、本願発明の「ソースパッド」に相当する（ただし、後述の点において相違する）。上記より、引用文献１には「前記複数の第２ソース電極に接続された、露出されたソースパッド」について記載されているものと認められる。
　引用文献１の段落［００１６］−［００１８］、ＦＩＧ．２等には、導通パッド１８が、共通導通レール１６を介して、第１ソースフィンガ及び第２ドレインフィンガと接続される旨の記載がある。また、引用文献１の段落［００１７］等の記載から、導通パッド１８が露出していることは明らかである。上記導通パッド１８は、本願発明の「共通パッド」に相当する。上記より、引用文献１には、「前記複数の第１ソース電極及び前記複数の第２ドレイン電極に接続された、露出された共通パッド」について記載されているものと認められる。
　本願発明と引用文献１に記載された発明とを比較すると、下記の点において相違する。
（相違点１）本願発明においては、前記複数の第１ドレイン電極のそれぞれの上方に設けられ、前記複数の第１ドレイン電極のそれぞれに接続された複数の第１ドレイン配線層と、前記複数の第１ドレイン配線層の上方に設けられ、前記複数の第１ドレイン配線層に接続された第１ドレイン再配線層と、前記複数の第２ソース電極のそれぞれの上方に設けられ、前記複数の第２ソース電極のそれぞれに接続された複数の第２ソース配線層と、前記複数の第２ソース配線層の上方に設けられ、前記複数の第２ソース配線層に接続された第２ソース再配線層とを備えており、前記ドレインパッドは前記第１ドレイン再配線層の一部として前記複数の第１ドレイン電極の上方又は下方に設けられており、前記ソースパッドは前記第２ソース再配線層の一部として前記複数の第２ソース電極の上方又は下方に設けられているのに対し、引用文献１に記載された発明は、複数の第１ドレイン配線層、第１ドレイン再配線層、複数の第２ソース配線層及び第２ソース再配線層を備えておらず、ドレインパッド２２は前記第１ドレイン再配線層の一部として第１ドレインフィンガの上方又は下方に設けられたものではなく、ソースパッド２６は前記第２ソース再配線層の一部として第２ソースフィンガの上方又は下方に設けられたものではない点。
（相違点２）本願発明においては、前記第１フィンガと前記第１ドレイン電極との間の距離は、前記第１フィンガと前記第１ソース電極との間の距離よりも大きく、かつ、前記第２フィンガと前記第２ドレイン電極との間の距離は、前記第２フィンガと前記第２ソース電極との間の距離よりも大きいのに対し、引用文献１に記載された発明においては、第１ゲートフィンガと第１ドレインフィンガとの間の距離と、第１ゲートフィンガと第１ソースフィンガとの間の距離のうち、いずれが大きいのかが不明であり、また、第２ゲートフィンガと第２ドレインフィンガとの間の距離と、第２ゲートフィンガと第２ソースフィンガとの間の距離のうち、いずれが大きいのかが不明である点。
　上記相違点１について検討する。引用文献２の段落［００１５］−［００２２］、［図２］−［図４］、［図６］等には、ハイサイド・トランジスタＨＱの上方に第１ドレイン配線、第２ドレイン配線及び第３ドレイン配線からなる多層配線層を形成し、当該多層配線層をハイサイド・トランジスタＨＱのドレイン領域と接続すること、及び、ローサイド・トランジスタＬＱの上方に第１ソース配線、第２ソース配線及び第３ソース配線からなる多層配線層を形成し、当該多層配線層をローサイト・トランジスタＬＱのソース領域と接続することについて記載されている。また、引用文献２の段落［００２４］−［００２９］、［図２］、［図６］等には、ハイサイド・トランジスタＨＱの上方に設けられた多層配線層の上方にプレート状の突起電極２６ｂを設けて上記多層配線層と接続すること、及び、ローサイド・トランジスタＬＱの上方に設けられた多層配線層の上方にプレート状の突起電極２６ｄを設けて上記多層配線層と接続することについて記載されている。引用文献１、２に記載された発明は、半導体材料において相違が見られるものの、ハイサイド・トランジスタ及びローサイド・トランジスタを同一の基板上に実装する点、ハイサイド・トランジスタのドレイン端子に接続するドレインパッドを備える点、ローサイド・トランジスタのソース端子に接続するソースパッドを備える点において、共通している。また、引用文献２に記載される発明が解決しようとする課題は配線抵抗を低減すること（引用文献２の段落［０００８］）であるところ、当該課題は半導体技術分野において周知のものであり、また、引用文献２に記載された多層配線層及び突起電極からなる構造が半導体材料の異同に関わらず採用可能なものであることは、当業者であれば容易に理解しうる事項である。してみれば、引用文献１に記載された発明において、配線抵抗を低減するために、引用文献２に記載された発明を採用し、第１ドレインフィンガの上方に当該第１ドレインフィンガと接続された多層配線層（本願発明の「複数の第１ドレイン配線層」に相当）を形成し、当該多層配線層の上方に当該多層配線層と接続されたプレート状の突起電極（本願発明の「第１ドレイン再配線層」に相当）を設けてドレインパッドとし、第２ソースフィンガの上方に当該第２ソースフィンガと接続された多層配線層（本願発明の「複数の第２ソース配線層」に相当）を形成し、当該多層配線層の上方に当該多層配線層と接続されたプレート状の突起電極（本願発明の「第２ソース再配線層」に相当）を設けてソースパッドとすることは、当業者であれば容易になし得たことである。
　上記相違点２について検討する。ＧａＮ系半導体積層構造を有するトランジスタにおいて、ゲート電極とドレイン電極との間の距離を、ゲート電極とソース電極との間の距離よりも大きくすることは、例えば引用文献３（段落［００２７］−［００２８］、図５等）、引用文献４（段落［０００８］、図１等）、引用文献５（ＦＩＧ．１０等）に記載されているように、本願出願時において周知であったから、当業者であれば適宜採用することができたものである。
……（中略）……
　　　　　　　　引　用　文　献　等　一　覧
１．米国特許出願公開第２００９／００７８９６５号明細書
２．特開２００９−２６０２１５号公報
３．特開２００７−０３５９０５号公報
４．特開２００７−０５９５８９号公報
５．国際公開第２００９／０３６２６６号
６．特開２００８−１７７５２７号公報
７．特開２０１０−１０３１５８号公報
８．特開平５−２９４８３号公報
９．特開２００５−１２３５３５号公報
１０．特開２００２−１１０６９８号公報
１１．特開２００５−１４２３７６号公報」
３　引用文献の記載事項
（１）引用文献１の記載事項と引用発明１
　ア　引用文献１の記載事項
　当審拒絶理由に引用され、本願の出願の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である米国特許出願公開第２００９／００７８９６５号明細書（以下「引用文献１」という。）には、図面とともに、次の事項が記載されている（当審注．下線は、参考のために当審において付したものであり、訳は、当審で作成したものである。以下において同じ。）。
（ア）「[0002] 
The present invention relates
to III-nitride based heterojunction power devices.
[0003] III-nitride as referenced to herein includes semiconductor alloys from the InAlGaN system, including GaN, AlGaN, InGaN, AlN, InAlGaN and the like.
[0004] FIG. 1 schematically illustrates a multi-phase half-bridge arrangement according to the present invention.
[0005] FIG. 2 illustrates a top plan view of a III-nitride device according to the present invention.
[0006] FIG. 3 illustrates a cross-sectional view along line 3-3 in FIG. 2 of a switch in any one of the half-bridges in a device according to the present invention viewed in the direction of the arrows.」
（訳：[0002] 
本発明は
III族窒化物ヘテロ接合パワーデバイスに関するものである。
[0003] 本明細書中において、「III族窒化物」には、GaN, AlGaN, InGaN, AlN, InAlGaNなどのInAlGaN系半導体合金が含まれる。
[0004] 図１は、本発明に係る多相ハーフブリッジ構成を模式的に示したものである。
[0005] 図２は、本発明に係るIII族窒化物デバイスの平面図である。
[0006] 図３は、図２中の３−３線断面図（矢印の方向から描いたもの）であり、本発明に係るデバイスに含まれるハーフブリッジのスイッチのうちの一つを示したものである。）
（イ）「[0013] FIG. 1 shows a circuit diagram of a plurality of half-bridge circuits A, B, C, D connected in parallel. 
Each half-bridge circuit includes a high side switch AH, BH, CH, DH, series connected with a low side switch AL, BL, CL, DL.
the source electrode of each high side switch is connected to the drain electrode of a corresponding low side switch.
[0014] According to one aspect of the present invention, 
each switch in each half-bridge is a III-nitride heterojunction power switch, for example, a high electron mobility transistor.
・・・
[0016] Referring to FIGS. 2, 3 and 4, 
a half-bridge according to the present invention includes two III-nitride switches formed in a common die. Each switch in each half-bridge includes a plurality of drain fingers 10, a plurality of source fingers 12, and a plurality of gate fingers 14, each disposed between a respective drain finger 10 and a respective source finger 12.
[0017] Note that, according to an aspect of the present invention, 
source fingers 12 of one device are connected to drain fingers 10 of the other device through a common conductive rail 16. Common conductive rail 16 may be then connected to a conductive pad 18 which will serve as the connection to the switched node of the half-bridge; i.e. the output of the half-bridge
[0018] Note that 
drain fingers 10 of one switch are connected to a drain rail 20, which is then connected to a drain pad 22, serving as a connection to, for example, the high rail V+ of the half-bridge.
source fingers 12 of the other switch are connected to the source rail 24, which is then connected to a conductive source pad 26, serving as a connection to the ground voltage of the half-bridge.
[0019] Note that FIG. 2 is a basic half-bridge block which can be used both in the drive stage and the power stage of a device according to the present invention as set forth below.
[0020] Referring now to FIG. 3, 
each switch in the half-bridge includes an active heterojunction 38 formed over a support body 40. Active heterojunction 38 includes a first III-nitride body 41 (e.g., GaN), and a second III-nitride body 42 (e.g., AlGaN) having a band gap different from the band gap of first III-nitride body 41 formed on first III-nitride body 41, having a thickness and composition to generate a two dimensional electron gas (2-DEG) at its junction with body 41.
[0021] 
Support body 40 may include a silicon substrate 44
（訳：[0013] 図１は、複数のハーフブリッジ回路Ａ，Ｂ，Ｃ，Ｄが並列接続された回路を示す回路図である。
各ハーフブリッジ回路は、ローサイドスイッチＡＬ，ＢＬ，ＣＬ，ＤＬに直列接続されたハイサイドスイッチＡＨ，ＢＨ，ＣＨ，ＤＨを含む。
各ハイサイドスイッチのソース電極は、対応するローサイドスイッチのドレイン電極に接続されている。
[0014] 本発明の一態様では、
各ハーフブリッジの各スイッチはIII族窒化物ヘテロ接合パワースイッチであり、例えば高電子移動度トランジスタである。
・・・
[0016] 図２、図３及び図４に示されるように、
本発明に係るハーフブリッジは、共通のダイ上に形成された２つのIII族窒化物スイッチを備える。各ハーフブリッジの各スイッチは、複数のドレインフィンガ１０、複数のソースフィンガ１２、及び各ドレインフィンガ１０と各ソースフィンガ１２との間にそれぞれ設けられた複数のゲートフィンガ１４を備える。
[0017] 本発明の一態様においては、
一方のデバイスのソースフィンガ１２と他方のデバイスのドレインフィンガ１０とが、共通導電レール１６を介して接続される
共通導電レール１６は、ハーフブリッジのスイッチノードとの接続点（つまり、ハーフブリッジの出力）となる導電パッド１８に接続することができる。
[0018] 
一方のスイッチのドレインフィンガ１０は、ドレインレール２０に接続され、ドレインレール２０は、例えばハーフブリッジのハイレールＶ＋との接続点となるドレインパッド２２に接続される
他方のスイッチのソースフィンガ１２は、ソースレール２４に接続され、ソースレール２４は、ハーフブリッジの接地電位への接続点となるソースパッド２６に接続される。
[0019] 図２は、後述するように、本発明に係るデバイスの駆動段及び電力段のいずれにも用いることができる基本ハーフブリッジブロックである点に留意されたい。
[0020] 次に図３を参照すると、
ハーフブリッジの各スイッチは、支持体４０の上に形成された活性ヘテロ接合３８を備える。活性ヘテロ接合３８は、第１のIII族窒化物体４１（GaN等）と、第１のIII族窒化物体４１の上に形成され第１のIII族窒化物体４１とは異なるバンドギャップを有する第２のIII族窒化物体４２（AlGaN等）とからなり、第２のIII族窒化物体４２は、第１のIII族窒化物体４１との界面において二次元電子ガス(2-DEG)を生じさせるような厚さと組成を有している。
[0021] 
支持体４０はシリコン基板４４
　イ　引用発明１
　上記アの引用文献１の記載と当該技術分野における技術常識より、引用文献１には、次の発明（以下「引用発明１」という。）が記載されていると認められる。
　「共通のダイ上に形成されたハイサイドスイッチ及びローサイドスイッチを備えるハーフブリッジであって、
　上記ハイサイドスイッチ及びローサイドスイッチはそれぞれ、シリコン基板４４の上に形成された活性ヘテロ接合３８を備え、当該活性ヘテロ接合３８はＧａＮ層とその上に形成されたＡｌＧａＮ層とからなり、
　上記ハイサイドスイッチ及びローサイドスイッチはそれぞれ、複数のドレインフィンガ１０、複数のソースフィンガ１２、及び上記ドレインフィンガ１０と上記ソースフィンガ１２との間にそれぞれ設けられた複数のゲートフィンガ１４を備え、
　上記ハイサイドスイッチが備える上記複数のソースフィンガ１２、及び上記ローサイドスイッチが備える上記複数のドレインフィンガ１０は、共通導電レール１６を介して、上記ハーフブリッジの出力となる導電パッド１８に接続され、
　上記ハイサイドスイッチが備える上記複数のドレインフィンガ１０は、ドレインレール２０を介して、ハイレールＶ＋との接続点となるドレインパッド２２に接続され、
　上記ローサイドスイッチが備える上記複数のソースフィンガ１２は、ソースレール２４を介して、ハーフブリッジの接地電位への接続点となるソースパッド２６に接続される、
　ハーフブリッジ。」
（２）引用文献２の記載事項と引用発明２
　ア　引用文献２の記載事項
　当審拒絶理由に引用され、本願の出願の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００９−２６０２１５号公報（以下「引用文献２」という。）には、図面とともに、次の事項が記載されている。
（ア）「【０００８】
　
本発明の目的は、配線抵抗が低い半導体装置を提供することである。
（イ）「【００１１】
　以下、図面を参照しつつ、本発明の実施形態について説明する。
　先ず、本発明の第１の実施形態について説明する。
　図１は、本実施形態に係る半導体装置を例示する回路図であり、
　図２は、本実施形態に係る半導体装置の半導体チップの最上層を例示する平面図であり、
　図３は、図２に示す半導体チップの出力回路領域の第３配線層を例示する平面図であり、
　図４は、図３に示す半導体チップの出力回路領域の第２配線層を例示する平面図である。
　なお、図３は図２よりも下層で且つ限定された領域を示し、図４は図３よりも下層で且つ限定された領域を示す。
　
図５は、図２に示すＡ−Ａ’線による断面図であり、
　
図６は、図２に示すＢ−Ｂ’線による断面図である。
【００１２】
　本実施形態に係る半導体装置はＤＣ−ＤＣコンバータであり、例えば、高速スイッチング向け非絶縁型ＤＣ−ＤＣコンバータである。図１に示すように、本実施形態に係るＤＣ−ＤＣコンバータ１においては、入力電位Ｖｉｎと、基準電位としての接地電位ＧＮＤとの間に、出力回路１１が接続されている。
出力回路１１においては、
Ｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）からなるハイサイド・トランジスタＨＱと、
Ｎ型のＭＯＳＦＥＴからなるローサイド・トランジスタＬＱとが直列に接続されている。
ハイサイド・トランジスタＨＱのドレインに入力電位Ｖ
ｉｎ
が印加され、ハイサイド・トランジスタＨＱのソースはローサイド・トランジスタＬＱのドレインに接続されており、ローサイド・トランジスタＬＱのソースに接地電位ＧＮＤが印加される。
【００１３】
　また、ＤＣ−ＤＣコンバータ１においては、出力回路１１を制御するコントロール回路１２が設けられている。コントロール回路１２は、ハイサイド・トランジスタＨＱのゲート電位及びローサイド・トランジスタＬＱのゲート電位を制御することにより、トランジスタＨＱ及びＬＱの導通／非導通をそれぞれ切替える回路である。コントロール回路１２は、例えば、Ｐ型のＭＯＳＦＥＴ及びＮ型のＭＯＳＦＥＴからなるＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）回路から構成されている。そして、出力回路１１及びコントロール回路１２は、単一の半導体チップ２０に形成されている。」
（ウ）「【００１５】
　以下、
半導体チップ２０
　図２〜図６に示すように、
半導体チップ２０においては、半導体基板として、例えばシリコン基板２１が設けられている。シリコン基板２１上には、多層配線層２２が設けられている。シリコン基板２１及び多層配線層２２には、上述の出力回路１１及びコントロール回路１２が形成されている。出力回路１１は、半導体チップ２０の出力回路領域Ｒ
Ｏ
に形成されており
出力回路領域Ｒ
Ｏ
は、更に、ハイサイド・トランジスタＨＱが形成されているハイサイド領域Ｒ
Ｈ
と、ローサイド・トランジスタＬＱが形成されているローサイド領域Ｒ
Ｌ
とに分かれている。
【００１６】
　図５及び図６に示すように、
多層配線層２２においては、複数層、例えば３層の配線層が積層されている。すなわち、シリコン基板２１側から順に、第１配線層Ｌ
１
、第２配線層Ｌ
２
、第３配線層Ｌ
３
がこの順に形成されている。
【００１７】
　図４及び図６に示すように、
ハイサイド領域Ｒ
Ｈ
の第１配線層Ｌ
１
においては、第１ソース配線Ｗ
１Ｓ
及び第１ドレイン配線Ｗ
１Ｄ
が相互に平行且つ交互に設けられている。第１ソース配線Ｗ
１Ｓ
及び第１ドレイン配線Ｗ
１Ｄ
は、それぞれ絶縁膜Ｄ
０
内に埋設されたコンタクトＣを介して、ハイサイド・トランジスタＨＱのソース領域及びドレイン領域に接続されている。
シリコン基板２１における各第１ソース配線Ｗ
１Ｓ
の直下域にソース領域が形成されており、各第１ドレイン配線Ｗ
１Ｄ
の直下域にドレイン領域が形成されており、ソース領域とドレイン領域との間の領域に、チャネル領域が形成されている。
【００１８】
　同様に、
ローサイド領域Ｒ
Ｌ
においても、第１ソース配線Ｗ
１Ｓ
及び第１ドレイン配線Ｗ
１Ｄ
が相互に平行且つ交互に配設されており、トランジスタＬＱのソース領域及びドレイン領域にそれぞれ接続されている。
【００１９】
　第２配線層Ｌ２においては、第２ソース配線Ｗ２Ｓ及び第２ドレイン配線Ｗ２Ｄが相互に平行且つ交互に設けられている。第２ソース配線Ｗ２Ｓ及び第２ドレイン配線Ｗ２Ｄが延びる方向は、第１配線層Ｌ１の第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄが延びる方向に対して直交している。また、第２ソース配線Ｗ２Ｓ及び第２ドレイン配線Ｗ２Ｄの配列周期は、第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄの配列周期よりも大きく、例えば数十ミクロンである。更に、第２ソース配線Ｗ２Ｓ及び第２ドレイン配線Ｗ２Ｄの幅は、第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄの幅よりも大きい。そして、
第２ソース配線Ｗ
２Ｓ
は、ビアＶ
１Ｓ
を介して第１ソース配線Ｗ
１Ｓ
に接続されており、第２ドレイン配線Ｗ
２Ｄ
は、ビアＶ
１Ｄ
を介して第１ドレイン配線Ｗ
１Ｄ
に接続されている。
【００２０】
　図３に示すように、第３配線層Ｌ３においては、第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄが相互に平行且つ交互に設けられている。第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄは、例えば、アルミニウム（Ａｌ）によって形成されている。第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄが延びる方向は、第２配線層Ｌ２の第２ソース配線Ｗ２Ｓ及び第２ドレイン配線Ｗ２Ｄが延びる方向に対して直交しており、従って、第１配線層Ｌ１の第１ソース配線Ｗ１Ｓ及び第１ドレイン配線Ｗ１Ｄが延びる方向と一致している。また、第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄの配列周期は、第２ソース配線Ｗ２Ｓ及び第２ドレイン配線Ｗ２Ｄの配列周期よりも大きく、例えば数百ミクロンである。更に、第３ソース配線Ｗ３Ｓ及び第３ドレイン配線Ｗ３Ｄの幅は、第２ソース配線Ｗ２Ｓ及び第２ドレイン配線Ｗ２Ｄの幅よりも大きい。
【００２１】
　そして、
第３ソース配線Ｗ
３Ｓ
は、ビアＶ
２Ｓ
を介して第２ソース配線Ｗ
２Ｓ
に接続されており、第３ドレイン配線Ｗ
３Ｄ
は、ビアＶ
２Ｄ
を介して第２ドレイン配線Ｗ
２Ｄ
に接続されている。
【００２２】
　このように、
多層配線層２２は、出力回路１１におけるそれぞれ複数個の各端子、すなわち、トランジスタＨＱのソース端子及びドレイン端子、並びにトランジスタＬＱのソース端子及びドレイン端子を、多層配線層２２の最上層配線である第３ソース配線Ｗ
３Ｓ
及び第３ドレイン配線Ｗ
３Ｄ
に束ねている。
（エ）「【００２４】
　そして、図２、図５、図６に示すように、多層配線層２２上には、引出配線２３が設けられている。引出配線２３は例えば銅（Ｃｕ）からなり、下層部分にバリアメタル層２３ｂが形成されている。引出配線２３は、第３配線層Ｌ３に形成されたビアＶ３を介して、第３配線層Ｌ３の所定の配線に接続されている。引出配線２３の厚さは、例えば、５．５ミクロンである。
【００２５】
　上方から見て、引出配線２３の形状は、その引出配線２３が形成されている領域によって異なっている。すなわち、コントロール回路領域ＲＣにおいて第３制御配線Ｗ３Ｃに接続された引出配線２３の形状はライン状である。これに対して、出力回路領域ＲＯにおいて第３ソース配線Ｗ３Ｓ又は第３ドレイン配線Ｗ３Ｄに接続された引出配線２３の形状はシート状である。
【００２６】
　コントロール回路領域ＲＣにおいては、各第３制御配線Ｗ３Ｃは、ビアＶ３を介して、各１本のライン状の引出配線２３に接続されている。一方、
出力回路領域Ｒ
Ｏ
においては、ハイサイド・トランジスタＨＱのドレインに接続された各第３ドレイン配線Ｗ
３Ｄ
は、ビアＶ
３
を介して、単一のシート状の引出配線２３に共通接続されている。また、ハイサイド・トランジスタＨＱのソースに接続された各第３ソース配線Ｗ
３Ｓ
及びローサイド・トランジスタＬＱのドレインに接続された各第３ドレイン配線Ｗ
３Ｄ
は、他のビアＶ
３
を介して、他の単一のシート状の引出配線２３に共通接続されている。更に、ローサイド・トランジスタＬＱのソースに接続された各第３ソース配線Ｗ
３Ｓ
は、更に他のビアＶ
３
を介して、更に他の単一のシート状の引出配線２３に共通接続されている。
【００２７】
　また、
半導体チップ２１
には、多層配線層２２
を覆うように、封止樹脂層２４が設けられている。
【００２８】
　更に、
引出配線２３上には、柱状電極２５が設けられている。
柱状電極２５上には、突起電極２６が設けられている。突起電極２６は、
封止樹脂層２４の上面から突出している。柱状電極２５及び突起電極２６により、接続部材が構成されている。
【００２９】
　そして、
コントロール回路領域Ｒ
Ｃ
においては、
突起電極２６の形状は例えば半球状である。
出力回路領域Ｒ
Ｏ
においては、
突起電極２６の形状もプレート状である。
【００３０】
　従って、コントロール回路領域ＲＣに設けられた柱状電極２５、すなわち、コントロール回路１２の端子に接続された円柱状の柱状電極２５の水平断面積と、出力回路領域ＲＯに設けられた柱状電極２５、すなわち、出力回路１１の端子に接続されたプレート状の柱状電極２５の水平断面積とは大きく異なり、
出力回路１１の端子に接続されたプレート状の柱状電極２５
【００３１】
　
図２においては、コントロール回路領域Ｒ
Ｃ
に設けられ、コントロール回路１２の各端子に接続された半球状の突起電極２６を、突起電極２６ａと表記している。
出力回路領域Ｒ
Ｏ
に設けられ、ハイサイド・トランジスタＨＱのドレイン端子に接続されたプレート状の突起電極２６を突起電極２６ｂと表記し、ハイサイド・トランジスタＨＱのソース端子及びローサイド・トランジスタＬＱのドレイン端子に接続されたプレート状の突起電極２６を突起電極２６ｃと表記し、ローサイド・トランジスタＬＱのソース端子に接続されたプレート状の突起電極２６を突起電極２６ｄと表記している。
　イ　引用発明２
（ア）上記ア（ウ）の引用文献２の記載（段落【００１６】ないし【００２２】）及び引用文献２の【図２】ないし【図４】より、引用文献２には、「ハイサイド領域ＲＨに設けられた第１ソース配線Ｗ１Ｓ、第２ソース配線Ｗ２Ｓ及び第３ソース配線Ｗ３Ｓ」（以下、これらをまとめて「ハイサイド・ソース多層配線」という。）が「ハイサイド・トランジスタＨＱ」のソース領域に接続され、「ハイサイド領域ＲＨに設けられた第１ドレイン配線Ｗ１Ｄ、第２ドレイン配線Ｗ２Ｄ及び第３ドレイン配線Ｗ３Ｄ」（以下、これらをまとめて「ハイサイド・ドレイン多層配線」という。）が「ハイサイド・トランジスタＨＱ」のドレイン領域に接続され、「ローサイド領域ＲＬに設けられた第１ソース配線Ｗ１Ｓ、第２ソース配線Ｗ２Ｓ及び第３ソース配線Ｗ３Ｓ」（以下、これらをまとめて「ローサイド・ソース多層配線」という。）が「ローサイド・トランジスタＬＱ」のソース領域に接続され、「ローサイド領域ＲＬに設けられた第１ドレイン配線Ｗ１Ｄ、第２ドレイン配線Ｗ２Ｄ及び第３ドレイン配線Ｗ３Ｄ」（以下、これらをまとめて「ローサイド・ドレイン多層配線」という。）が「ローサイド・トランジスタＬＱ」のドレイン領域に接続されることが記載されているものと認められる。
（イ）上記ア（ウ）の引用文献２の記載（段落【００１６】ないし【００２２】）並びに引用文献２の【図２】ないし【図４】及び【図６】より、引用文献２には、「ハイサイド・ソース多層配線」が「ハイサイド・トランジスタＨＱ」のソース領域の上方に設けられ、「ハイサイド・ドレイン多層配線」が「ハイサイド・トランジスタＨＱ」のドレイン領域の上方に設けられ、「ローサイド・ソース多層配線」が「ローサイド・トランジスタＬＱ」のソース領域の上方に設けられ、「ローサイド・ドレイン多層配線」が「ローサイド・トランジスタＬＱ」のドレイン領域の上方に設けられることが記載されていると認められる。
（ウ）上記ア（エ）の引用文献２の記載（段落【００２４】ないし【００３１】）並びに引用文献２の【図２】及び【図４】より、引用文献２には、「プレート状の突起電極２６ｂ」が「ハイサイド・ドレイン多層配線」に接続され、「プレート状の突起電極２６ｃ」が「ハイサイド・ソース多層配線」及び「ローサイド・ドレイン多層配線」に接続され、「プレート状の突起電極２６ｄ」が「ローサイド・ソース多層配線」に接続されることが記載されているものと認められる。
（エ）上記アの引用文献２の記載、上記（ア）ないし（ウ）及び当該技術分野における技術常識より、引用文献２には、次の発明（以下「引用発明２」という。）が記載されていると認められる。
　「シリコン基板２１と、
　上記シリコン基板上に形成されたハイサイド・トランジスタＨＱ及びローサイド・トランジスタＬＱと、
　上記シリコン基板２１上に設けられた多層配線層２２であって、
　上記ハイサイド・トランジスタＨＱのソース領域の上方に設けられ、上記ハイサイド・トランジスタＨＱのソース領域に接続されたハイサイド・ソース多層配線と、
　上記ハイサイド・トランジスタＨＱのドレイン領域の上方に設けられ、上記ハイサイド・トランジスタＨＱのドレイン領域に接続されたハイサイド・ドレイン多層配線と、
　上記ローサイド・トランジスタＬＱのソース領域の上方に設けられ、上記ローサイド・トランジスタＬＱのソース領域に接続されたローサイド・ソース多層配線と、
　上記ローサイド・トランジスタＬＱのドレイン領域の上方に設けられ、上記ローサイド・トランジスタＬＱのドレイン領域に接続されたローサイド・ドレイン多層配線と、
　を含む多層配線層２２と、
　上記多層配線層２２を覆う封止樹脂層２４と、
　上記封止樹脂層２４の上面から突出して設けられ、上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極２６ｂと、
　上記封止樹脂層２４の上面から突出して設けられ、上記ハイサイド・ソース多層配線及び上記ローサイド・ドレイン多層配線に接続されたプレート状の突起電極２６ｃと、
　上記封止樹脂層２４の上面から突出して設けられ、上記ローサイド・ソース多層配線に接続されたプレート状の突起電極２６ｄと、
　からなる半導体チップ２０。」
（３）引用文献３ないし５の記載事項と周知技術
　ア　引用文献３の記載事項
　当審拒絶理由に引用され、本願の出願の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００７−０３５９０５号公報（以下「引用文献３」という。）には、図面とともに、次の事項が記載されている。
　「【００２７】
　以下、パワー素子として用いた場合の本発明の実施の形態について説明する。
　図５は、本発明の第２の実施の形態にかかる
ＧａＮ−ＨＦＥＴ
　本図におけるＨＦＥＴが図１に表すＨＦＥＴと異なる部分は、
ゲート・ソース間のオフセット領域Ｌgsに対して、ゲート・ドレイン間のオフセット領域Ｌgdを大きくとっている
　例えば、数１００ボルト程度の耐圧を実現する素子においては、ゲート・ドレイン間の距離Ｌgdが５〜１０マイクロメータであるのに対して、ゲート・ソース間の距離Ｌgsは１マイクロメータ程度である。
【００２８】
　このように、
ゲート・ドレイン間の距離Ｌgdとゲート・ソース間の距離Ｌgsとの関係を
　　　　　　　　　　　　　
Ｌｇｓ＜Ｌｇｄ
とすることによって、高耐圧のパワー素子として適用可能となる。
　イ　引用文献４の記載事項
　当審拒絶理由に引用され、本願の出願の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００７−０５９５８９号公報（以下「引用文献４」という。）には、図面とともに、次の事項が記載されている。
　「【０００８】
　以下、図面を参照しつつ本発明の実施の形態について説明する。
　図１は、本発明の実施形態に係る
窒化物半導体のＨＦＥＴ構造
　同図に表すように、
アンドープＧａＮなどからなるチャネル層１０の主面上にアンドープＡｌＧａＮなどからなるバリア層２０が積層され、さらに、その主面上にショットキー接合を形成するゲート電極４０が設けられている。
ゲート電極４０の両側には、ソース電極３０と、ドレイン電極５０と、が設けられている。
ここで、ゲート電極４０とドレイン電極５０の間の距離Ｄｇｄが、ソース電極３０とゲート電極４０の間の距離Ｄｓｇより長くなるよう非対称に形成すると、耐圧の高いスイッチング素子が得られる。
　ウ　引用文献５の記載事項
（ア）当審拒絶理由に引用され、本願の出願の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である国際公開第２００９／０３６２６６号（以下「引用文献５」という。）には、図面とともに、次の事項が記載されている。
　ａ「The switch in Figure 4 can be implemented using two discrete III-N HEMTs, wherein the sources of the two HEMTs are externally connected. Alternatively, the HEMTs which make up the switch may be integrated on a single chip, as illustrated in Figure 5. Referring to Figure 5a, a cross-sectional schematic view of the switch in Figure 4 illustrates an E-Mode N-polar embodiment of how the switch is implemented using III-N HEMT technology. In this embodiment, N-polar enhancement mode HEMT structures are used to achieve high source to drain barriers when the HEMTs are in the OFF state, although in general any structure that results in an enhancement mode or depletion mode III-N HEMT could be used.
 The E-mode HEMTs are formed on a substrate 25, with a GaN buffer 24 on the substrate 25. Two layers on the GaN buffer 24 form a two-dimensional electron gas (2DEG) through which current can be conducted, a layer of Al
x
Ga
1-x
N 23 and a layer of GaN 22.
Source 27 and drain 28 ohmic contacts are made
A gate electrode 26 is formed
（訳：図４のスイッチは、２つのディスクリートIII族窒化物HEMTを用いて実装することができ、２つのHEMTのソースは外部で接続される。あるいは、図５に示すように、スイッチを構成する２つのHEMTを単一のチップに集積してもよい。図５ａは図４のスイッチの概略断面図であり、いかにしてIII族窒化物HEMT技術を用いてスイッチを実装するのかについて、EモードN極性の実施例を示している。この実施例では、HEMTがオフの状態におけるソース−ドレイン間の障壁を高めるべく、N極性EモードHEMT構造が用いられているが、EモードまたはDモードのIII族窒化物HEMTとなる任意の構造を利用することが可能である。
EモードHEMTは基板25上に形成され、基板25の上にはGaNバッファ層24が形成される。GaNバッファ層24上の２つの層（Al
x
Ga
1-x
N層23とGaN層22）は、二次元電子ガス(2DEG)を生じさせ、この2DEGを通って電流を導通させることが可能となる。
ソース27及びドレイン28のオーミック電極が形成されている。
ゲート電極26が形成されている。
　ｂ「Referring to Figure 10, plan views of the devices described herein are shown. 
Referring to Figures 10a and 10b, plan views of the embodiments shown in Figures 5
respectively show two gate fingers each connected to a gate pad, where each gate finger is between a source and a drain.
（訳：図１０は、ここで説明する装置の平面図である。
図１０ａ及び図１０ｂは、図５
に示した実施例の平面図であり、それぞれ、ソースとドレインの間にある２つのゲートフィンガがゲートパッドに接続された状態を示す。
（イ）上記（ア）の引用文献５の記載、並びに引用文献５の図５、図１０ａ及び図１０ｂより、引用文献５には、ＧａＮ層とＡｌＸＧａ１−ｘＮ層の積層構造を有するＨＥＭＴにおいて、ゲート電極とドレイン電極との間の距離を、ゲート電極とソース電極との間の距離よりも大きくすることについて記載されているものと認められる。
　エ　周知技術
　上記アないしウより、ＧａＮ系半導体積層構造を有するトランジスタにおいて、耐圧を高めるために、ゲート電極とドレイン電極との間の距離をゲート電極とソース電極との間の距離よりも大きくすることは、引用文献３ないし５にみられるように、本願の出願の前に当該技術分野において周知の技術と認められる。
４　本願発明と引用発明１との対比
（１）本願発明と引用発明１とを対比する。
　ア　引用発明１における「シリコン基板４４」は、「基板」であるといえる。また、引用発明１における「活性ヘテロ接合３８」は、「ＧａＮ層とその上に形成されたＡｌＧａＮ層とからな」るものであるから、「ＧａＮ系半導体積層構造」であるといえる。また、上記３（１）ア（イ）の引用文献１の記載（段落[0014]）及び引用文献１の図１ないし図３より、引用発明１における「ハイサイドスイッチ」及び「ローサイドスイッチ」はいずれもトランジスタであるといえるから、それぞれ「第１のトランジスタ」、「第２のトランジスタ」であるということができる。また、上記３（１）ア（イ）の引用文献１の記載（段落[0016]）並びに引用文献１の図３及び図４より、引用発明１における「ハイサイドスイッチ」及び「ローサイドスイッチ」は、同一のＧａＮ系半導体積層構造を有するものと認められる。
　そうすると、本願発明と引用発明１とは、「基板上に形成されたＧａＮ系半導体積層構造を有する第１トランジスタと、前記ＧａＮ系半導体積層構造を有する第２トランジスタとを備え」る点において共通するといえる。
　イ　引用発明１における「ハイサイドスイッチ」が備える「複数のドレインフィンガ１０」、「複数のソースフィンガ１２」及び「複数のゲートフィンガ１４」はそれぞれ、「複数の第１ドレイン電極」、「複数の第１ソース電極」及び「複数の第１フィンガを有する第１ゲート電極」であるということができ、引用発明１における「ローサイドスイッチ」が備える「複数のドレインフィンガ１０」、「複数のソースフィンガ１２」、及び「複数のゲートフィンガ１４」はそれぞれ、「複数の第２ドレイン電極」、「複数の第２ソース電極」及び「複数の第２フィンガを有する第２ゲート電極」であるということができる。
　また、上記３（１）ア（イ）の引用文献１の記載（段落[0016]）及び引用文献１の図２より、引用発明１における「ハイサイドスイッチ」が備える「複数のドレインフィンガ１０」及び「複数のソースフィンガ１２」は、「ハイサイドスイッチ」が備える「複数のゲートフィンガ１４」に沿って設けられているといえ、引用発明１における「ローサイドスイッチ」が備える「複数のドレインフィンガ１０」及び「複数のソースフィンガ１２」は、「ローサイドスイッチ」が備える「複数のゲートフィンガ１４」に沿って設けられているといえる。
　また、上記３（１）ア（イ）の引用文献１の記載（段落[0016]及び[0020]）並びに引用文献１の図３及び図４より、引用発明１における「複数のドレインフィンガ１０」、「複数のソースフィンガ１２」及び「複数のゲートフィンガ１４」はいずれも、ＧａＮ系半導体積層構造の上方に設けられたものであるということができる。
　そうすると、本願発明と引用発明１とは、「前記第１トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第１フィンガを有する第１ゲート電極と、前記第１フィンガに沿って設けられた複数の第１ドレイン電極と、前記第１フィンガに沿って設けられた複数の第１ソース電極とを備え、前記第２トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第２フィンガを有する第２ゲート電極と、前記第２フィンガに沿って設けられた複数の第２ドレイン電極と、前記第２フィンガに沿って設けられた複数の第２ソース電極とを備え」る点において共通するといえる。
　ウ　引用発明１における「ドレインパッド２２」は、後述する相違点１を除き、本願発明の「ドレインパッド」に相当するということができる。また、引用発明１における「ドレインパッド２２」は、「ハイサイドスイッチ」が備える「複数のドレインフィンガ１０」に接続されており、上記イのとおり、「ハイサイドスイッチ」が備える「複数のドレインフィンガ１０」は「複数の第１ドレイン電極」であるということができるから、引用発明１における「ドレインパッド２２」は「複数の第１ドレイン電極」に接続されているということができる。また、上記３（１）ア（イ）の引用文献１の記載（段落[0018]）及び当該技術分野における技術常識より、引用発明１における「ドレインパッド２２」が露出されていることは明らかであるといえる。
　そうすると、本願発明と引用発明１とは、「前記複数の第１ドレイン電極に接続された、露出されたドレインパッド」を備える点において共通するといえる。
　エ　引用発明１における「ソースパッド２６」は、後述する相違点１を除き、本願発明の「ソースパッド」に相当するということができる。また、引用発明１における「ソースパッド２６」は、「ローサイドスイッチ」が備える「複数のソースフィンガ１２」に接続されており、上記イのとおり、「ローサイドスイッチ」が備える「複数のソースフィンガ１２」は「複数の第２ソース電極」であるということができるから、引用発明１における「ソースパッド２６」は「複数の第２ソース電極」に接続されているということができる。また、上記３（１）ア（イ）の引用文献１の記載（段落[0018]）及び当該技術分野における技術常識より、引用発明１における「ソースパッド２６」が露出されていることは明らかであるといえる。
　そうすると、本願発明と引用発明１とは、「前記複数の第２ソース電極に接続された、露出されたソースパッド」を備える点において共通するといえる。
　オ　引用発明１における「導電パッド１８」は、後述する相違点１を除き、本願発明の「共通パッド」に相当するということができる。また、引用発明１における「導電パッド１８」は、「ハイサイドスイッチ」が備える「複数のソースフィンガ１２」、及び「ローサイドスイッチ」が備える「複数のドレインフィンガ１０」に接続されており、上記イのとおり、「ハイサイドスイッチ」が備える「複数のソースフィンガ１２」、及び「ローサイドスイッチ」が備える「複数のドレインフィンガ１０」はそれぞれ、「複数の第１ソース電極」、「複数の第２ドレイン電極」であるということができるから、引用発明１における「導電パッド１８」は、「複数の第１ソース電極」及び「複数の第２ドレイン電極」に接続されているということができる。また、上記３（１）ア（イ）の引用文献１の記載（段落[0017]）及び当該技術分野における技術常識より、引用発明１における「導電パッド１８」が露出されていることは明らかであるといえる。
　そうすると、本願発明と引用発明１とは、「前記複数の第１ソース電極及び前記複数の第２ドレイン電極に接続された、露出された共通パッド」を備える点において共通するといえる。
　カ　引用発明１の「ハーフブリッジ」は、「半導体装置」であるといえる。したがって、本願発明と引用発明１とは、「半導体装置」である点において共通するといえる。
（２）以上から、本願発明と引用発明１とは、下記アの点で一致し、下記イの点で相違すると認める。
　ア　一致点
　「基板上に形成されたＧａＮ系半導体積層構造を有する第１トランジスタと、
前記ＧａＮ系半導体積層構造を有する第２トランジスタとを備え、
前記第１トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第１フィンガを有する第１ゲート電極と、前記第１フィンガに沿って設けられた複数の第１ドレイン電極と、前記第１フィンガに沿って設けられた複数の第１ソース電極とを備え、
前記第２トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第２フィンガを有する第２ゲート電極と、前記第２フィンガに沿って設けられた複数の第２ドレイン電極と、前記第２フィンガに沿って設けられた複数の第２ソース電極とを備え、
前記複数の第１ドレイン電極に接続された、露出されたドレインパッドと、
前記複数の第２ソース電極に接続された、露出されたソースパッドと、
前記複数の第１ソース電極及び前記複数の第２ドレイン電極に接続された、露出された共通パッドとを備えた、
半導体装置。」
　イ　相違点
　・相違点１
　本願発明は、「前記複数の第１ドレイン電極のそれぞれの上方に設けられ、前記複数の第１ドレイン電極のそれぞれに接続された複数の第１ドレイン配線層」、「前記複数の第１ドレイン配線層の上方に設けられ、前記複数の第１ドレイン配線層に接続された略平板状の第１ドレイン再配線層」、「前記複数の第２ソース電極のそれぞれの上方に設けられ、前記複数の第２ソース電極のそれぞれに接続された複数の第２ソース配線層」及び「前記複数の第２ソース配線層の上方に設けられ、前記複数の第２ソース配線層に接続された略平板状の第２ソース再配線層」を備え、「ドレインパッド」は「前記第１ドレイン電極の上方に設けられ」た「前記第１ドレイン再配線層の一部であり、前記第１ドレイン再配線層の表面であって、絶縁膜に覆われていない露出部分」であり、「ソースパッド」は「前記第２ソース電極の上方に設けられ」た「前記第２ソース再配線層の一部であり、前記第２ソース再配線層の表面であって、絶縁膜に覆われていない露出部分」であるのに対し、引用発明１は「複数の第１ドレイン配線層」、「第１ドレイン再配線層」、「複数の第２ソース配線層」及び「第２ソース再配線層」を備えておらず、「ドレインパッド２２」は「第１ドレインフィンガの上方に設けられ」た「第１ドレイン再配線層の一部であり、第１ドレイン再配線層の表面であって絶縁膜に覆われていない露出部分」ではなく、「ソースパッド２６」は「前記第２ソース電極の上方に設けられ」た「前記第２ソース再配線層の一部であり、前記第２ソース再配線層の表面であって、絶縁膜に覆われていない露出部分」ではない点。
　・相違点２
　本願発明は、「前記第１フィンガと前記第１ドレイン電極との間の距離は、前記第１フィンガと前記第１ソース電極との間の距離よりも大きく、前記第２フィンガと前記第２ドレイン電極との間の距離は、前記第２フィンガと前記第２ソース電極との間の距離よりも大きい」のに対し、引用発明１は、ハイサイドスイッチが備える「ゲートフィンガ１４」と「ドレインフィンガ１０」との間の距離が「ゲートフィンガ１４」と「ソースフィンガ１２」との間の距離よりも大きいとは特定されておらず、ローサイドスイッチが備える「ゲートフィンガ１４」と「ドレインフィンガ１０」との間の距離が「ゲートフィンガ１４」と「ソースフィンガ１２」との間の距離よりも大きいとは特定されていない点。
５　相違点についての検討
（１）相違点１について
　ア　引用発明１と引用発明２は、ハイサイドスイッチ（引用発明２においては、「ハイサイド・トランジスタＨＱ」。以下において同じ。）と、ローサイドスイッチ（引用発明２においては、「ローサイド・トランジスタＬＱ」。以下において同じ。）を同一の基板上に備え、上記ハイサイドスイッチのドレインに接続される電極（引用発明１における「ドレインパッド２２」、引用発明２における「プレート状の突起電極２６ｂ」）と、上記ハイサイドスイッチのソース及び上記ローサイドスイッチのドレインに接続される電極（引用発明１における「導電パッド１８」、引用発明２における「プレート状の突起電極２６ｃ」）と、上記ローサイドスイッチのソースに接続される電極（引用発明１における「ソースパッド２６」、引用発明２における「プレート状の突起電極２６ｄ」）とを設けた基本的構成において共通するものである。
　イ　また、引用発明２が解決しようとする課題である、配線抵抗が低い半導体装置を提供すること（上記３（２）ア（ア））は、当該技術分野において一般的な課題であるといえ、また、引用発明２に係る多層配線層及びプレート状の突起電極からなる構造が、半導体材料の異同に関わらず採用可能なものであることは、当業者にとっては明らかであるといえる。
　ウ　そうすると、引用発明１において、配線抵抗が低い半導体装置を提供するという当該技術分野において一般的な課題を解決するために、引用発明２を適用することは、当業者であれば容易に相当し得たことである。
　エ　そして、引用発明１に対して引用発明２を適用する際に、「ハイサイド・ソース多層配線」を「ハイサイドスイッチ」のソースフィンガ１２の上方に設けて当該ソースフィンガ１２に接続すること、「ハイサイド・ドレイン多層配線」を「ハイサイドスイッチ」のドレインフィンガ１０の上方に設けて当該ドレインフィンガ１０に接続すること、「ローサイド・ソース多層配線」を「ローサイドスイッチ」のソースフィンガ１２の上方に設けて当該ソースフィンガ１２に接続すること、及び「ローサイド・ドレイン多層配線」を「ローサイドスイッチ」のドレインフィンガ１０の上方に設けて当該ドレインフィンガ１０に接続することは、いずれも、当業者であれば適宜なし得たことである。
　オ　上記アないしエより、引用発明１に対して引用発明２を適用し、ハイサイドスイッチが備える複数のソースフィンガ１２の上方に設けられ当該複数のソースフィンガ１２に接続されたハイサイド・ソース多層配線と、ハイサイドスイッチが備える複数のドレインフィンガ１０の上方に設けられ当該複数のドレインフィンガ１０に接続されたハイサイド・ドレイン多層配線と、ローサイドスイッチが備える複数のソースフィンガ１２の上方に設けられ当該複数のソースフィンガ１２に接続されたローサイド・ソース多層配線と、ローサイドスイッチが備える複数のドレインフィンガ１０の上方に設けられ当該複数のドレインフィンガ１０に接続されたローサイド・ドレイン多層配線とからなる多層配線層を設け、当該多層配線層を覆う封止樹脂層を設け、上記封止樹脂層の上面から突出し上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極と、上記封止樹脂層の上面から突出し上記ハイサイド・ソース多層配線及び上記ローサイド・ドレイン多層配線に接続されたプレート状の突起電極と、上記封止樹脂層の上面から突出し上記ローサイド・ソース多層配線に接続されたプレート状の突起電極とを設けた構成とすることは、当業者であれば容易になし得たことである（引用発明１に対して引用発明２を適用した上記の構成を、以下では「構成Ａ」という。）。
　カ　次に、上記構成Ａが相違点１に係る構成を備えたものであるのかについて、検討する。
（ア）上記３（２）イ（ア）のとおり、引用発明２における「ハイサイド・ドレイン多層配線」は「ハイサイド領域ＲＨに設けられた第１ドレイン配線Ｗ１Ｄ、第２ドレイン配線Ｗ２Ｄ及び第３ドレイン配線Ｗ３Ｄ」であり、上記３（２）ア（ウ）の引用文献２の記載（段落【００１６】ないし【００２２】）及び引用文献２の【図６】より、当該「ハイサイド領域ＲＨに設けられた第１ドレイン配線Ｗ１Ｄ、第２ドレイン配線Ｗ２Ｄ及び第３ドレイン配線Ｗ３Ｄ」は複数の配線層であるといえる。また、上記構成Ａにおける「ハイサイド・ドレイン多層配線」は、「ハイサイドスイッチが備える複数のドレインフィンガ１０の上方に設けられ当該ドレインフィンガ１０に接続され」たものであり、上記４（１）イのとおり、引用発明１における「ハイサイドスイッチ」が備える「複数のドレインフィンガ１０」は、本願発明の「複数の第１ドレイン電極」に相当するものといえる。
　したがって、上記構成Ａにおける「ハイサイド・ドレイン多層配線」は、本願発明における「前記複数の第１ドレイン電極のそれぞれの上方に設けられ、前記複数の第１ドレイン電極のそれぞれに接続された複数の第１ドレイン配線層」に相当するといえる。
（イ）上記３（２）イ（ア）のとおり、引用発明２における「ローサイド・ソース多層配線」は「ローサイド領域ＲＬに設けられた第１ソース配線Ｗ１Ｓ、第２ソース配線Ｗ２Ｓ及び第３ソース配線Ｗ３Ｓ」であり、上記３（２）ア（ウ）の引用文献２の記載（段落【００１６】ないし【００２２】）及び引用文献２の【図６】より、当該「ローサイド領域ＲＬに設けられた第１ソース配線Ｗ１Ｓ、第２ソース配線Ｗ２Ｓ及び第３ソース配線Ｗ３Ｓ」は複数の配線層であるといえる。また、上記構成Ａにおける「ローサイド・ソース多層配線」は、「ローサイドスイッチが備える複数のソースフィンガ１２の上方に設けられ当該ソースフィンガ１２に接続され」たものであり、上記４（１）イのとおり、引用発明１における「ローサイドスイッチ」が備える「複数のソースフィンガ１２」は、本願発明の「複数の第２ソース電極」に相当するものといえる。
　したがって、上記構成Ａにおける「ローサイド・ソース多層配線」は、本願発明における「前記複数の第２ソース電極のそれぞれの上方に設けられ、前記複数の第２ソース電極のそれぞれに接続された複数の第２ソース配線層」に相当するといえる。
（ウ）上記３（２）ア（エ）の引用文献２の記載（段落【００２９】及び【００３０】）並びに引用文献２の【図２】及び【図６】より、引用発明２における「上記封止樹脂層の上面から突出し上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極」は、略平板状であり、ハイサイド・ドレイン多層配線の上方に設けられたものであるといえる。したがって、上記構成Ａにおける「上記封止樹脂層の上面から突出し上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極」は、本願発明の「前記複数の第１ドレイン配線層の上方に設けられ、前記複数の第１ドレイン配線層に接続された略平板状の第１ドレイン再配線層」に相当するといえる。
（エ）上記３（２）ア（エ）の引用文献２の記載（段落【００２９】及び【００３０】）並びに引用文献２の【図２】及び【図６】より、引用発明２における「上記封止樹脂層の上面から突出し上記ローサイド・ソース多層配線に接続されたプレート状の突起電極」は、略平板状であり、ローサイド・ソース多層配線の上方に設けられたものであるといえる。したがって、上記構成Ａにおける「上記封止樹脂層の上面から突出し上記ローサイド・ソース多層配線に接続されたプレート状の突起電極」は、本願発明の「前記複数の第２ソース配線層の上方に設けられ、前記複数の第２ソース配線層に接続された略平板状の第２ソース再配線層」に相当するといえる。
（オ）上記３（２）ア（エ）の引用文献２の記載（段落【００２８】）、引用文献２の【図２】、【図６】及び当該技術分野の技術常識より、引用発明２における「上記封止樹脂層の上面から突出し上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極」の一部である上面は、絶縁膜に覆われず、かつ露出しているものと認められる。そうすると、上記構成Ａにおける「上記封止樹脂層の上面から突出し上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極」の一部である上面は、「第１ドレイン電極の上方に設けられ」た「前記第１ドレイン再配線層の一部であり、前記第１ドレイン再配線層の表面であって、絶縁膜に覆われていない露出部分であ」るといえ、本願発明における「露出されたドレインパッド」に相当するといえる。
（カ）上記３（２）ア（エ）の引用文献２の記載（段落【００２８】）、引用文献２の【図２】、【図６】及び当該技術分野の技術常識より、引用発明２における「上記封止樹脂層の上面から突出し上記ローサイド・ソース多層配線に接続されたプレート状の突起電極」の一部である上面は、絶縁膜に覆われず、かつ露出しているものと認められる。そうすると、上記構成Ａにおける「上記封止樹脂層の上面から突出し上記ローサイド・ソース多層配線に接続されたプレート状の突起電極」の一部である上面は、「第２ソース電極の上方に設けられ」た「前記第２ソース再配線層の一部であり、前記第２ソース再配線層の表面であって、絶縁膜に覆われていない露出部分であ」るといえ、本願発明における「露出されたソースパッド」に相当するといえる。
（キ）上記（ア）ないし（カ）より、引用発明１に対して引用発明２を適用した上記構成Ａは、相違点１に係る構成を備えたものであるといえる。
　キ　以上より、引用発明１に対して引用発明２を適用し、相違点１に係る構成とすることは、当業者であれば容易になし得たことである。
（２）相違点２について
　上記３（３）エのとおり、ＧａＮ系半導体積層構造を有するトランジスタにおいて、耐圧を高めるために、ゲート電極とドレイン電極との間の距離を、ゲート電極とソース電極との間の距離よりも大きくすることは、本願の出願の前に、当該技術分野において周知の技術と認められる（以下、当該技術を「周知技術」という。）。
　また、上記４（１）アのとおり、引用発明１における「スイッチ」は、「トランジスタ」であるといえる。
　そうすると、ＧａＮ系半導体積層構造を有するトランジスタの発明である引用発明１において、耐圧を高めるために、上記周知技術を適用し、ハイサイドスイッチ及びローサイドスイッチが備える「ゲートフィンガ１４」と「ドレインフィンガ１０」との間の距離を「ゲートフィンガ１４」と「ソースフィンガ１２」との間の距離よりも大きくすることによって、相違点２に係る構成とすることは、当業者であれば容易になし得たことである。
６　本願発明の作用効果について
　相違点１及び２を総合的に勘案しても、本願発明の奏する作用効果は引用発明１、２及び上記周知技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。
７　請求人の主張について
（１）請求人は、平成２８年８月１９日提出の意見書において、下記の主張をしている。
　「上述したように、本願発明１は、ドレインパッド１５（図１Ｂ参照）及びソースパッド２５（図１Ｄ参照）の形状が、断面からみた状態で略平板状であり、ドレインパッド１５及びソースパッド２５は、第１ドレイン再配線層１７及び第２ソース再配線層２８の表面であって、絶縁膜１４で覆われていない露出部分であるため、抵抗の増大を抑えつつも、簡易に形成することが可能となります。
　この点に関し、引用文献２には、“プレート状の突起電極２６ｂ”（図５、段落番号００２８等参照）が開示されているものの、本願発明１のドレインパッドやソースパッドは、突起しておらず、明らかに構造が異なるものであります。かかる構造では、上述した本願発明１の顕著な効果は得られません。なお、他の引用文献１、３〜１１についても、上述した本願発明１の構成等は一切開示されておらず、示唆すらされておりません。
　そうである以上、たとえ当業者が引用文献１〜１１をいかように組み合わせたとしても、本願発明１には容易に想到し得ません。よって、本願発明１に係る理由１は解消したものと思量致します。」
（２）しかしながら、下記の理由により、請求人の主張は採用できない。
　ア　上記５（１）カ（ウ）のとおり、構成Ａにおける「上記封止樹脂層の上面から突出し上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極」は、略平板状であるといえるから、本願発明における「略平板状の第１ドレイン再配線層」とは、形状において相違しない。
　イ　上記５（１）カ（エ）のとおり、構成Ａにおける「上記封止樹脂層の上面から突出し上記ローサイド・ソース多層配線に接続されたプレート状の突起電極」は、略平板状であるといえるから、本願発明における「略平板状の第２ソース再配線層」とは、形状において相違しない。
　ウ　上記５（１）カ（オ）のとおり、構成Ａにおける「上記封止樹脂層の上面から突出し上記ハイサイド・ドレイン多層配線に接続されたプレート状の突起電極」の一部である上面は、本願発明における「露出されたドレインパッド」に相当するといえる。
　エ　上記５（１）カ（カ）のとおり、構成Ａにおける「上記封止樹脂層の上面から突出し上記ローサイド・ソース多層配線に接続されたプレート状の突起電極」の一部である上面は、本願発明における「露出されたソースパッド」に相当するといえる。
　オ　そうすると、上記請求人の主張は、本願発明と、引用発明１に対して引用発明２を適用した上記構成Ａとの相違に基づくものではないから、採用することができない。
　カ　なお、請求人は、上記（１）のとおり、引用文献２の「プレート状の突起電極２６ｂ」の形状に関して引用文献２の【図５】を参照しているが、上記３（２）ア（イ）及び（エ）の引用文献２の記載（段落【００１１】及び【００２９】）より、引用文献２の【図５】は、【図２】に示すＡ−Ａ’線による断面図であり、「プレート状の突起電極２６ｂ」の形状ではなく「突起電極２６ａ」の形状を示したものと認められる。
８　まとめ
　以上のとおり、本願発明は、引用発明１、２及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができないものである。
第３　むすび
　以上のとおり、本願発明は、引用発明１、２及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。