(57)【要約】【課題】製造マージンの評価や製造マージンの管理を容易にする半導体装置を提供する。【解決手段】セルアレイを含む半導体装置において、セルアレイの周囲に設けられたダミー領域にセルアレイのセルと略同一形状のレイアウトパターンを有するプロセス不良検出回路を設ける。特に、プロセス不良検出回路がセルアレイの周辺部に設けられたダミーパターンとしての機能を備えることによって、プロセス不良検出回路によるチップ面積を抑制できる。【選択図】図１
2011023646.tif 000002
【特許請求の範囲】
【請求項１】
セルアレイを含む半導体装置において、
前記セルアレイの周囲に設けられたダミー領域に前記セルアレイのセルと略同一形状のレイアウトパターンを有するプロセス不良検出回路を設けることを特徴とする半導体装置。
【請求項２】
前記セルアレイの周辺部に設けられたダミーパターンを前記プロセス不良検出回路として機能させることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記プロセス不良検出回路は、前記セルアレイのセルのレイアウトパターンに対して、少なくとも１工程のパターンマージンを厳しくしたレイアウトパターンを有することを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記セルアレイのセルのレイアウトパターンに対して、それぞれ異なる製造工程のパターンマージンを厳しくしたレイアウトパターンを有する前記プロセス不良検出回路を複数含むことを特徴とする請求項１乃至３いずれか１項記載の半導体装置。
【請求項５】
前記プロセス不良検出回路は、前記セルアレイのセルのレイアウトパターンに対して、配線又はビアのいずれかを含む配線系パターンを厳しくした配線系プロセス不良検出回路と、ゲート、コンタクト、フィールドのいずれかを含む下地系パターンを厳しくした下地系プロセス不良検出回路と、を含むことを特徴とする請求項３又は４記載の半導体装置。
【請求項６】
前記パターンマージンが第１のパターンの最小寸法と、第２のパターンの最小寸法と、が決まっている場合に、前記プロセス不良検出回路は、前記第１のパターンの寸法と第２のパターンの寸法の合計値を変えずに、前記第１のパターンの寸法を上限方向に厳しくしたプロセス不良検出回路と、下限方向に厳しくしたプロセス不良検出回路と、を含むことを特徴とする請求項３ないし５いずれか１項記載の半導体装置。
【請求項７】
前記セルアレイがメモリセルアレイであり、前記プロセス不良検出回路は、前記メモリセルアレイとリードライト回路を共用していることを特徴とする請求項１乃至６いずれか１項記載の半導体装置。
【請求項８】
セルアレイを有する半導体装置の前記セルアレイ周囲のダミー領域に、前記セルアレイのセルと略同一形状のレイアウトパターンを有するプロセス不良検出回路であって、前記半導体装置の各製造工程のうち、それぞれ異なる工程のパターンマージンを厳しくした複数種類のプロセス不良検出回路パターンが配置された半導体装置の製造管理方法であって、
前記半導体装置のウェハー段階の各製造工程において、当該製造工程のパターンマージンを厳しくしたプロセス不良検出回路パターンを用いて外観検査し、異常があれば当該製造工程の製造条件にフィードバックする工程と、
前記ウェハー段階の製造が終了し、前記外観検査で異常がない場合に、前記複数種類のプロセス不良検出回路に対して機能テストを行い、異常が確認された場合には、異常が確認されたプロセス不良検出回路の種類によって、異常の原因となる製造工程を判定する工程と、
前記半導体装置のウェハーテストにおいて、不良が発生している場合には、ウェハーテストによって不良が発生した半導体装置のウェハー内位置と、前記プロセス不良検出回路の種類毎のウェハー内不良発生位置と、不良発生頻度から、前記半導体装置の不良原因を解析し、製造工程にフィードバックする工程と、
を有することを特徴とする半導体装置の製造管理方法。
【請求項９】
前記セルアレイがメモリセルアレイであり、前記プロセス不良検出回路に対する機能テストは、前記メモリセルアレイの側から前記プロセス不良検出回路に対するリードライトアクセスを行ってテストすることを特徴とする請求項８記載の半導体装置の製造管理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造管理方法に関する。特に、プロセス不良検出回路を備えた半導体装置及びそのプロセス不良検出回路を用いた半導体装置の製造管理方法に関する。
【背景技術】
【０００２】
半導体ウェハーの製造工程は各工程の出来栄えをその場で直接確認することが難しいため、様々な方法を使って製造工程を管理することが行われる。その方法の一つとして、製品となる半導体ウェハー以外に、各製造工程の出来栄えや半導体素子の設計上や製造上の問題点を見つけ出すための素子を形成したＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）ウェハーを製造ラインに流し、そのＴＥＧを外観検査や素子の特性の測定に利用することにより、半導体ウェハーの製造ラインを管理することも行われる。
【０００３】
しかし、ＴＥＧ専用ウェハーを製造ラインに流すために、その間、実際の製品の製造はストップしてしまい、実際の製品のウェハーの製造の流れを止めてＴＥＧ専用ウェハーを流すため、その製造ラインの切り換えにも時間を要する。
【０００４】
また、実際の製品と、ＴＥＧでは、そのレイアウトパターンや機能が同一ではないため、ＴＥＧの評価結果と、実際の製品の特性との相関関係を調査する必要がある。
【０００５】
さらに、製品のウェハーとＴＥＧのウェハーとは異なる半導体ウェハーであるため、かならずしも不良が発生した製品の半導体ウェハーの製造条件を再現できず、実製品において、不具合が発生した場合にその原因究明を短時間で行うことが困難である場合もある。
【０００６】
この様な問題があるため、実際の製品となる半導体ウェハー内のスクライブ線上や製品となる半導体チップの一部の領域にその半導体装置の製造工程を管理するためのＴＥＧパターンを設け、半導体装置の製造工程の管理に用いることが行われる。
【０００７】
図１０は、特許文献１に記載されている従来のＴＥＧパターンを有する半導体装置のチップ構成を示す平面図である。この特許文献１記載の半導体装置は、ゲートアレイであり、基本ゲート・アレイ・セル１のうち、未使用の空き領域５にＴＥＧとなるテストパターン（プロセス不良検出回路）６を設けている。特許文献１には、「ゲートアレイでは、基本ゲート・アレイ・セルを列単位に規則正しく全面に予め作って配置しておき、所望の論理回路をＣＡＤにより配線して形成するものであるため、配線によって回路構成が決定され、配線されない部分、すなわち空き領域が生じる。」と記載されている（段落０００６）。
【０００８】
また、特許文献１には、プロセス不良検出回路（テストパターン）を下層の金属配線のみを用いて構成する実施例１と、最上層の金属配線を製品回路より大きなプロセスマージンで形成する実施例２と、金属配線下のコンタクトホールを製品回路より大きなプロセスマージンで形成する実施例３とが記載されている。
【０００９】
また、特許文献２の従来技術には、メモリセルアレイの周辺に粗密ができないようにダミーセルを設けることが記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平８−０８８２８２号公報
【特許文献２】特開２００３−２８２７３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以下の分析は本発明により与えられる。特許文献１はゲートアレイを対象にしており、ゲートアレイでは、あらかじめ、基本ゲート・アレイ・セル１をチップ全面に形成しておき、製品の仕様によって、必要なセルのみを使用して製品を設計するので、未使用となる領域が、生じやすい。しかし、製品の仕様に合わせて下地からレイアウトを行うセルベースの半導体装置では、その様な未使用領域は発生しない。また、プロセス不良検出回路としてメモリセルを用いる場合には、メモリのデコード回路やリードライト回路も新たに設ける必要もある。
【課題を解決するための手段】
【００１２】
本発明の１つの側面による半導体装置は、セルアレイを含む半導体装置において、前記セルアレイの周囲に設けられたダミー領域に前記セルアレイのセルと略同一形状のレイアウトパターンを有するプロセス不良検出回路を設ける。
【００１３】
また、本発明の別な側面による半導体装置の製造管理方法は、セルアレイを有する半導体装置の前記セルアレイ周囲のダミー領域に、前記セルアレイのセルと略同一形状のレイアウトパターンを有するプロセス不良検出回路であって、前記半導体装置の各製造工程のうち、それぞれ異なる工程のパターンマージンを厳しくした複数種類のプロセス不良検出回路パターンが配置された半導体装置の製造管理方法であって、前記半導体装置のウェハー段階の各製造工程において、当該製造工程のパターンマージンを厳しくしたプロセス不良検出回路パターンを用いて外観検査し、異常があれば当該製造工程の製造条件にフィードバックする工程と、前記ウェハー段階の製造が終了し、前記外観検査で異常がない場合に、前記複数種類のプロセス不良検出回路に対して機能テストを行い、異常が確認された場合には、異常が確認されたプロセス不良検出回路の種類によって、異常の原因となる製造工程を判定する工程と、前記半導体装置のウェハーテストにおいて、不良が発生している場合には、ウェハーテストによって不良が発生した半導体装置のウェハー内位置と、前記プロセス不良検出回路の種類毎のウェハー内不良発生位置と、不良発生頻度から、前記半導体装置の不良原因を解析し、製造工程にフィードバックする工程と、を有する。
【発明の効果】
【００１４】
本発明によれば、セルアレイ周囲のダミー領域にプロセス不良検出回路を設けたので、プロセス不良検出回路によるチップ面積の増加が抑制できる。すなわち、プロセス不良検出回路をダミーパターンとして機能させることができる。
【図面の簡単な説明】
【００１５】
【図１】（ａ）は、本発明の一実施例による半導体装置全体のレイアウト図、（ｂ）は、メモリマクロ部の拡大レイアウト図、（ｃ）は、メモリマクロ部における１メモリブロック内のプロセス不良検出回路アレイとメモリセルアレイの一部をさらに拡大したレイアウト図である。
【図２】一実施例におけるプロセス不良検出回路の一例の構成を説明する図面である。（ａ）はフィールド不良検出回路のフィールド層レイアウト図、（ｂ）は、ゲート不良検出回路のゲート層レイアウト図である。
【図３】一実施例におけるプロセス不良検出回路の実寸値の目標を説明する図面である。
【図４】一実施例における複数工程のプロセス不良検出回路の配置図である。
【図５】一実施例におけるコンタクト不良検出回路の配置図である。
【図６】コンタクト又はビアの径について（ａ）標準値と、（ｂ）上限値と、（ｃ）下限値とを説明する図面である。
【図７】一実施例において、工程別プロセス不良検出回路の不良ビットマップの一例を示す図面である。
【図８】一実施例において、（ａ）製品のウェハーレベル不良ビットマップと、（ｂ）フィールド不良検出回路のウェハーレベル不良ビットマップと、（ｃ）コンタクト不良検出回路のウェハーレベル不良ビットマップである。
【図９】一実施例におけるプロセス不良検出回路を用いた製造管理方法のフロー図である。
【図１０】特許文献１に記載の従来の半導体装置のチップ構成を示す平面図である。
【発明を実施するための形態】
【００１６】
本発明の実施例について詳細に説明する前に、本発明の実施形態の概要について説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１７】
本発明の一実施形態の半導体装置は、例えば図１に示すように、セルアレイ１５を含む半導体装置１１において、セルアレイ１５の周囲に設けられたダミー領域１６にセルアレイ１５のセル１７と略同一形状のレイアウトパターンを有するプロセス不良検出回路１８を設ける。従って、プロセス不良検出回路１８を設けることによるチップ面積の増加を抑制することができる。セルアレイ１５の周辺部に設けられたダミーパターンをプロセス不良検出回路１８として機能させる。プロセス不良検出回路１８は、セルアレイ１５のセル１７と略同一形状であるので、セルアレイ１５の周囲にプロセス不良検出回路１８を設けることにより、セルアレイ１５の中心部のセル１７と周辺部のセル１７との間で周囲のパターンの粗密が生じなくなる。従って、セルアレイ１５の中心部のセル１７と周辺部のセル１７でレイアウトパターンの粗密による回路特性の差異がなくなる。なお、セルアレイは、メモリセルアレイ１５以外にも、ＡＤ変換器のセルアレイや乗算器のセルアレイ等であってもよい。なお、ダミーパターンとしての機能は、特許文献２に記載されているダミーセルと同等のものである。
【００１８】
また、一例として図２に示すように、プロセス不良検出回路１８は、セルアレイ１５のセル１７のレイアウトパターンに対して、少なくとも１工程のパターンマージンを厳しくしたレイアウトパターンを有する。パターンマージンを厳しくする方向であるので、プロセス不良検出回路１８は、セルアレイ１５のセル１７と同一ピッチでレイアウトすることができる。例えば、特許文献１のようにプロセス不良検出回路１８を製品より大きなプロセスマージンで形成するためには、セルアレイ１５と同一ピッチでレイアウトすることはできない。
【００１９】
また、一例として図４に示すように、セルアレイ１５のセル１７のレイアウトパターンに対して、それぞれ異なる製造工程のパターンマージンを厳しくしたレイアウトパターンを有するプロセス不良検出回路（２１〜２７）を複数含む。従って、図７に示すような不良ビットマップを取ることにより、異常の原因となる製造工程を容易に判定することができる。また、プロセス不良検出回路１８は、セルアレイ１５のセル１７のレイアウトパターンに対して、配線又はビアのいずれかを含む配線系パターンを厳しくした配線系プロセス不良検出回路（例えば２１〜２４）と、ゲート、コンタクト、フィールドのいずれかを含む下地系パターンを厳しくした下地系プロセス不良検出回路（例えば２５〜２７）と、を含むことができる。
【００２０】
さらに、一例として図６に示すように、パターンマージンが第１のパターンの最小寸法（例えばＷ１）と、第２のパターンの最小寸法（例えばＤ１）と、が決まっている場合に、プロセス不良検出回路１８は、第１のパターンの寸法と第２のパターンの寸法の合計値（Ｗ１＋Ｄ１）を変えずに、前記第１のパターンの寸法を上限方向に厳しくしたプロセス不良検出回路（図６（ｂ））と、下限方向に厳しくしたプロセス不良検出回路（図６（ｃ））と、を含むことができる。
【００２１】
また、セルアレイがメモリセルアレイ１５であり、プロセス不良検出回路１８は、メモリセルアレイ１５とリードライト回路を共用することができる。プロセス不良検出回路１８は、メモリセルアレイ１５と隣接し、ビット線、ワード線のピッチも揃えることができるので、メモリセルアレイ１５とのリードライト回路の共用は容易である。
【００２２】
また、本発明の一実施形態の半導体装置の製造管理方法は、一例として図９に示すように、セルアレイ１５を有する半導体装置のセルアレイ１５周囲のダミー領域１６に、セルアレイ１５のセル１７と略同一形状のレイアウトパターンを有するプロセス不良検出回路１８であって、半導体装置１１の各製造工程のうち、それぞれ異なる工程のパターンマージンを厳しくした複数種類のプロセス不良検出回路パターン（例えば、図４の２１〜２７）が配置された半導体装置１１の製造管理方法であって、半導体装置１１のウェハー段階の各製造工程において、当該製造工程のパターンマージンを厳しくしたプロセス不良検出回路パターン（一例として図２（ａ）、（ｂ））を用いて外観検査し（ステップＳ１）、異常があれば当該製造工程の製造条件にフィードバックする工程（ステップＳ２）と、ウェハー段階の製造が終了し、外観検査で異常がない場合に、複数種類のプロセス不良検出回路（図４の２１〜２７）に対して機能テストを行い、異常が確認された場合には、異常が確認されたプロセス不良検出回路１８の種類によって、異常の原因となる製造工程を判定する工程（ステップＳ５）と、半導体装置１１のウェハーテストにおいて、不良が発生している場合には、ウェハーテストによって不良が発生した半導体装置のウェハー内位置（例えば図８（ａ））と、プロセス不良検出回路１８の種類毎のウェハー内不良発生位置（図８（ｂ）、（ｃ））と、不良発生頻度から、半導体装置１１の不良原因を解析し、製造工程にフィードバックする工程（ステップＳ７）と、を有する。
【００２３】
セルアレイがメモリセルアレイ１５であり、プロセス不良検出回路１８に対する機能テストは、メモリセルアレイ１５の側からプロセス不良検出回路１８に対するリードライトアクセスを行ってテストする。すなわち、メモリセルアレイ１５とプロセス不良検出回路１８はワード線、ビット線のピッチを同一にすることができるので、リードライト回路も容易に兼用することができる。以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００２４】
図１（ａ）は、実施例１による半導体装置１１全体のレイアウト図である。半導体装置１１は、内部に複数のマクロブロックを含んで構成されている。この中で１２は、メモリマクロである。図１（ｂ）は、そのメモリマクロ１２の拡大レイアウト図である。メモリマクロ１２は、左右にそれぞれ１６個ずつのメモリブロック１３を備えている。メモリブロック１３は、それぞれＹ軸方向（図１の縦方向）に３２ビットのメモリセルが、Ｙ軸方向とは直交するＸ軸方向（図１の横方向）に１２８ビットのメモリセルが配置されている。なお、各メモリブロックは、Ｙ軸方向に１２８本のワード線が、Ｘ軸方向に３２本のビット線が配線されており、各メモリセルはその交点に対応して配置されている。すなわち、各メモリブロックは、３２ビット×１２８ビットのメモリセルを含んでいる。また、各メモリブロック１３の端には、メモリブロック１３の中央部と周辺部とでレイアウトパターンの粗密ができないようにダミー領域が設けられている。
【００２５】
１つのメモリブロック１３のダミー領域を含む端の領域１４を拡大したのが図１（ｃ）である。図１（ｃ）には、1つのメモリブロック１３の端の領域のレイアウトが示されており、メモリセルアレイ１５の端の周辺部には、プロセス不良検出回路アレイ１６が設けられている。プロセス不良検出回路アレイ１６には、プロセス不良検出回路１８がＸ軸方向に３列、Ｙ軸方向にメモリセルアレイ１５と同じ３２セルが配置されている。すなわち、メモリブロック１３のＸ軸方向の一方の端には、３ビット×３２ビット＝９６ビットのプロセス不良検出回路１８を配置することが可能である。１６個のメモリブロック１３のそれぞれＸ軸方向の一方の端にプロセス不良検出回路１８を設ける場合には、１つのメモリマクロ１２で９６ビット×１６ブロック＝１５３６個のプロセス不良検出回路１８を設けることができる。なお、プロセス不良検出回路アレイ１６は、１つのセル毎にレイアウト寸法を少しずつ変えることが可能である。また、プロセス不良検出回路アレイ１６のセルであるプロセス不良検出回路１８は、一部の工程の寸法のマージンがメモリセルアレイ１５のセルより厳しくされていることを除いて、基本的にメモリセルアレイ１５のメモリセル１７と同一のセルである。また、Ｘ軸方向に配線されるビット線は、メモリセルアレイ１５と共用されている。ワード線は、Ｙ軸方向に配線されている。プロセス不良検出回路１８は、テスト時に、メモリブロック１３の外から、メモリセルアレイ１５を介してメモリセルアレイ１５と共用するビット線を通じてデータのリードライトすることが可能である。従って、プロセス不良検出回路アレイ１６専用のリードライト回路を設ける必要はない。
【００２６】
なお、図１（ｃ）では、メモリブロック１３のＸ軸方向の一方の端の領域にプロセス不良検出回路アレイ１６を設けているが、プロセス検出回路アレイ１６のプロセス検出回路１８は、ダミーパターンとしての機能を有している。ダミーパターンは、メモリセルアレイ１５の周囲に設ける必要がある。ただし、Ｙ軸方向に他のメモリブロック１３のメモリセルアレイ１５が隣接して配置される場合には、ダミーパターンを設ける必要はない。ダミーパターンは、セルが規則的に配置されているメモリセルアレイ１５の配置の規則性が途切れるメモリセルアレイ１５の周辺部に一定の範囲で設けられ、メモリセルアレイ１５の中央に配置されたメモリセル１７と周囲の端に配置されたメモリセル１７で周囲のパターンの粗密により、メモリセル１７の特性が変わらないようにする。このように、ダミーパターンはメモリマクロ１２のメモリセルアレイ１５の周囲に設けられるが、プロセス不良検出回路１８は、このダミーパターンが配置される領域の一部又は全部を使って配置される。したがって、プロセス不良検出回路１８の配置によるチップ面積の増加は生じない。また、プロセス不良検出回路１８は、メモリセル１７と略同一形状であり、メモリセル１７と等ビッチに配置できるので、ダミーパターンとしての機能を果たすことができる。
【００２７】
ここで、プロセス不良検出回路１８についてさらに詳しく説明する。図２（ａ）は、プロセス不良検出回路１８のうち、フィールド不良を検出するためのプロセス不良検出回路であるフィールド不良検出回路のフィールド層のレイアウトパターンを示すレイアウト図である。フィールド不良検出回路は、フィールド層のレイアウトパターンがメモリセル１７のレイアウト寸法と若干違うことを除いては、メモリセルアレイ１５のメモリセル１７と同一の回路構成、同一のレイアウトパターン、同一の機能を備えている。フィールド不良検出回路のフィールド層のレイアウトパターンの寸法は、図２（ａ）のＦ１〜Ｆ５で示す部分の寸法がメモリセルアレイ１５のメモリセル１７より若干厳しくなっている。なお、プロセス不良検出回路１８の厳しくしたレイアウトパターンの寸法は、図３に示すように、製品の製造規格として決められている寸法の上限と下限のぎりぎりの寸法となるように決められている。
【００２８】
また、図２（ｂ）は、プロセス不良検出回路１８のうち、ゲート不良を検出するためのプロセス不良検出回路１８であるゲート不良検出回路のゲート層のレイアウトパターンを示すレイアウト図である。ゲート不良検出回路のゲート層のレイアウトパターンの寸法は、図２（ｂ）のＧ１〜Ｇ６で示す部分の寸法がメモリセルアレイ１５のメモリセル１７より若干厳しくなっている。ゲート層のレイアウトパターンの寸法以外は、メモリセルアレイ１５のメモリセル１７と回路構成、機能は同一である。なお、ゲート不良検出回路のゲート層のレイアウト寸法も図３に示す製品の製造規格といて決められている寸法の上限と下限ぎりぎりの寸法を狙って決められている。
【００２９】
なお、プロセス不良検出回路１８の製造ばらつきを考えると、当然製品の製造規格を外れるものが含まれることが考えられる。しかし、プロセス不良検出回路１８は、実際の製品の仕様としては使われないので、その機能が不良となっても全体の歩留まりや製品の性能に影響を与えることはない。なお、ビット線やワード線をメモリセルアレイ１５や他のプロセス不良検出回路１８と共用しているので、図２に示す厳しくする寸法は、共有部分の機能や、不良によって非選択時の電流が増加するような不良モードは発生しないように考慮して厳しくする寸法が決められる。例えば、メモリセル１７がＳＲＡＭセルであり、そのＳＲＡＭセルをプロセス不良検出回路１８として用いる場合には、セルインバータの入力がオープンの場合は、常時貫通電流が流れてしまう可能性が生じる。プロセス不良検出回路１８が製品の仕様として未使用の回路であるとしても貫通電流が流れると製品としての消費電力に影響を与える。一方、セルインバータの出力がオープンになる不良であれば、そのプロセス不良検出回路１８がメモリセル１６として機能しないだけであり、プロセス不良検出回路１８は製品の仕様として使われることはないので、製品としての性能に影響を与えることはない。したがって、プロセス不良検出回路のパターンを厳しくする部分は、考えられる不良モードを考慮した上、決められる。
【００３０】
また、プロセス不良検出回路１８は、ダミー領域に配置されるので、周辺部のパターンの粗密の影響を受け、たとえ、レイアウトパターンがメモリセルアレイ１６のメモリセル１８と同一であっても、同一の特性を示さない可能性がある。しかし、プロセス不良検出回路は、同一ウェハーの他のチップや他のウェハーのチップと比較して評価ができればよいので、プロセス不良検出回路１８は、メモリセルアレイ１６のメモリセル１８と同一の特性を示すものである必要はかならずしもない。
【００３１】
図４は、メモリマクロ１２内部のレイアウトパターン配置において、複数工程のプロセス不良検出回路１８の配置を示す配置図である。図４では、メモリブロック１３毎に異なる製造工程の不良を検出するプロセス不良検出回路１８を設けている。第２ビア不良検出回路配置領域２１には、図１（ｃ）に示す３ビット×３２ビット＝９６ビットの第２ビア不良検出回路を設ける。第２ビア不良検出回路は、第２ビア製造工程の不良を検出するためのプロセス不良検出回路１８である。同様に、第２メタル層不良検出回路配置領域２２、第１ビア不良検出回路配置領域２３、第１メタル層不良検出回路配置領域２４、コンタクト不良検出回路配置領域２５、ゲート不良検出回路配置領域２６、フィールド不良検出回路配置領域２７には、それぞれ、３ビット×３２ビット＝９６ビットずつの第２メタル層不良検出回路、第１ビア不良検出回路、第１メタル層不良検出回路、コンタクト不良検出回路、ゲート不良検出回路、フィールド不良検出回路をそれぞれ設ける。上記プロセス不良検出回路１８の種類は例示であり、必要に応じてプロセス不良検出回路１８が検出する製造工程の数、プロセス不良検出回路の種類は増やすことができる。
【００３２】
図５は、図４に示す多数のプロセス不良検出回路アレイ(２１〜２７)のうち、一つのプロセス不良検出回路アレイの内部のプロセス不良検出回路１８の配置を示す配置図である。図５では、具体的な例としてコンタクト不良検出回路アレイ２５におけるコンタクト不良検出回路２９の配置図を示す。
【００３３】
ここで、コンタクトやビアのパターン寸法と生じうる不良モードについて説明しておく。図６は、コンタクト又はビアの径について（ａ）標準値と、（ｂ）上限値と、（ｃ）下限値とを説明する図面である。図６（ａ）に示すように製品のコンタクト又はビアの径の標準値はＷ１と決められているとする。このとき、コンタクト又はビア間の間隔の標準値はＤ１である。また、コンタクト又はビア間のピッチ（Ｗ１＋Ｄ１）は一定であるとする。
【００３４】
図６（ｂ）は、図６（ａ）のコンタクト又はビアの径の標準値Ｗ１がＷ１＋αに増加した場合のパターンである。コンタクト又はビア間のピッチ（Ｗ１＋Ｄ１）が一定であるとすると、コンタクト又はビア径を増加させると、コンタクト又はビア間の間隔Ｄ１がＤ１−αに狭くなり、コンタクト又はビア間がショートしてしまう不良が起こりやすくなる。
【００３５】
一方、図６（ｃ）のようにコンタクト又はビア径が標準値Ｗ１からＷ１−αに減少した場合は、コンタクト又はビア間の間隔Ｄ１がＤ１＋αに増加するが、コンタクト又はビア径が減少したことに伴いコンタクト又はビアが貫通しなくなる不良が発生しやすくなる。
従って、例えば、ビアやコンタクトなどのパターンでは、レイアウトのピットを変えない限り、パターンが大きくなる方向に照準値からずれた場合、許容範囲の上限を超えると不良となり、逆にパターンが小さくなる方向に照準値からずれた場合にも、許容範囲の下限を超えると不良となる。
【００３６】
そのため、コンタクト不良検出回路２９としては、コンタクトの径Ｗ１の寸法をその径の製造上の上限方向に厳しくしたコンタクト不良検出回路２９と、コンタクトの径Ｗ１の寸法をその径の製造上の下限方向に厳しくしたコンタクト不良検出回路２９の２種類のプロセス不良検出回路１８を設ける必要がある。
【００３７】
図５に戻って説明を続けると、コンタクト不良検出回路配置領域２５にＹ軸方向に３２個配置したコンタクト不良検出回路２９のうち、Ｙ軸の座標の最も大きい位置にコンタクト径が最も大きくなる方向にパターン寸法を厳しくしたコンタクト不良検出回路２９（コンタクト径Ｗｍａｘ）を配置し、Ｙ軸の座標が小さくなる方向に１６個徐々にコンタクト径を小さくしたコンタクト不良検出回路２９を配置する。１６個目のコンタクト不良検出回路２９のコンタクト径は標準値Ｗｔｙｐとする。コンタクト径が標準値Ｗｔｙｐのコンタクト不良検出回路２９の次（Ｙ軸のマイナス方向）にはコンタクト径Ｗ１をその製造上の下限方向に最も厳しくしたコンタクト不良検出回路２９（コンタクト径Ｗｍｉｎ）を配置する。さらにコンタクト径が下限Ｗｍｉｎのコンタクト不良検出回路２９よりＹ軸の座標が小さくなる方向には、Ｙ軸の座標が最も小さい端に配置する標準のコンタクト不良検出回路２９（コンタクト径Ｗｔｙｐ）に向けて、徐々にコンタクト径が大きくなるようにそれぞれ異なるコンタクト径のコンタクト不良検出回路２９を配置する。
【００３８】
なお、Ｘ軸方向に配置する３個のコンタクト不良検出回路２９はコンタクト径が同じものでもかまわないし、コンタクト径をそれぞれ変えてもよい。また、Ｙ軸方向に３２個のコンタクト不良検出回路２９を配置するので、Ｙ軸の座標が大きいほうから１６個目の３２個目のコンタクト径がＷｔｙｐのコンタクト不良検出回路のコンタクト径は同一であるとしてもコンタクト径が異なるコンタクト不良検出回路２９を３１種類配置することができる。ただし、この様に多くの種類のそれぞれコンタクト径の異なるコンタクト不良検出回路を設けられない場合は、コンタクト径を標準値より大きい上限方向に厳しくしたコンタクト不良検出回路と、標準値より小さい下限方向に厳しくしたコンタクト不良検出回路２９の２種類の径のコンタクト不良検出回路２９を設ければ評価や製造条件の管理を行うことが可能である。
【００３９】
図９は、プロセス不良検出回路１８を備えた半導体装置１１の製造管理方法を説明するフロー図である。図９を用いて、半導体装置１１のウェハー段階の製造工程において、プロセス不良検出回路１８を用いてどのように製造方法の管理を行うのか説明する。プロセス不良検出回路１８を備えた半導体装置１１は、その半導体ウェハー製造工程において、製造工程毎に当該工程のプロセス不良検出回路１８を外観検査に用いて各製造工程の管理を行う（ステップＳ１）。たとえば、フィールド層の形成工程の管理であれば、フィールド不良検出回路アレイ２７のフィールド層のレイアウトパターンは、メモリセルアレイ１５のフィールド層のレイアウトパターンより製造条件が厳しくなるようなレイアウトパターンを備えている。したがって、フィールド層の形成工程の後でフィールド不良検出回路アレイ２７について外観検査を行うことによりフィールド層の製造工程の不良を早期に発見することができる。フィールド不良検出回路アレイ２７の部分で外観検査の不良が発生した場合には、その外観不良が製品の不良に結びつく不良であるか否か検討を行い、製品の不良に結びつくような不良である場合には、フィールド層の製造工程へフィードバックが行われ、フィールド工程の不良が発生しないように、フィールド層の製造工程の製造条件に変更が加えられる（ステップＳ２）。
【００４０】
次にウェハー段階での製造工程が終了すると、ＬＳＩテスターによって、ウェハーの状態で半導体装置１１の機能テストが行われる（ステップＳ３）。この機能テストの中で、プロセス不良検出回路１８についてもテストが行われる。ただし、プロセス不良検出回路１８の不良は、一般的には、直接製品の不良とはならないので、製品自体のウェハーテストとは、別にテスト結果が管理される。ウェハーテストの結果、製品自体のテスト結果や、プロセス不良検出回路１８のテスト結果に問題がなければ、次の工程に進み、半導体装置１１を半導体ウェハーから切り離して、パッケージに組み立てる等の製造工程に進む（ステップＳ４）。
【００４１】
ウェハーテスト（ステップＳ３）で、製品のテストやプロセス不良検出回路１８のテストで不良が検出された場合には、特定の製造工程に問題があるか否かを調査するため、不良セルの調査が行われる（ステップＳ５）。特にプロセス不良検出回路１８のテストで不良が発生した場合には、どの製造工程のプロセス不良検出回路１８で不良が発生したのか、また、一つの製造工程のプロセス不良検出回路１８で寸法の上限のプロセス検出回路と寸法の下限のプロセス不良検出回路など複数種類のプロセス不良検出回路を設ける場合には、どのプロセス不良検出回路でどのような不良が発生したのか調査する。
【００４２】
その調査の方法としては、図７に示すように工程別プロセス不良検出回路１８の不良ビットマップを作成し調査を行ってもよい。図７では、複数の半導体装置１１のテスト結果について、不良が検出された不良検出回路の位置を重ね合わせてビットマップの形で表示している。図７では、テスト結果が不良であったプロセス不良検出回路１８の位置を不良ビット４９として×印で表示している。メモリマクロ１３には、製造工程ごとのプロセス不良検出回路１８が領域に分けてレイアウト配置されているので、図７の不良ビットマップでは、その製造工程毎の不良検出回路１８の配置をイメージしてビットマップの形で表示している。
【００４３】
図７において、図４の２１〜２７の第２ビア不良検出回路アレイ２１、第２メタル層不良検出回路アレイ２２等について発生した不良をそれぞれ対応する位置に表示させるように、第２ビア不良検出回路ビットマップ領域４１、第２メタル層不良検出回路ビットマップ４２、第１ビア不良検出回路ビットマップ領域４３、第１メタル層不良検出回路ビットマップ領域４４、コンタクト不良検出回路ビットマップ領域４５、ゲート不良検出回路ビットマップ領域４６、フィールド不良検出回路ビットマップ領域４７を設けて表示している。また各プロセス不良検出回路アレイの中での不良が発生したセルの位置もできるだけ確認できるように図５等に示すレイアウト上の配置位置に対応する位置に表示させる。たとえば、図７では、コンタクト不良検出回路ビットマップ領域４５に×印が多く、コンタクト不良検出回路で多く不良が発生していることがわかる。さらに、コンタクト不良検出回路ビットマップ領域４５の中でも、Ｙ座標がセンターよりマイナスの領域に×印が集中しており、図５を参照すると、コンタクト径が下限値の領域で不具合が多く発生していることがわかる。
【００４４】
さらに、ビットマップは、図７のようなブロック単位や製品単位のビットマップの他に、図８に示すようにウェハーレベルでのビットマップも作成する。図８において、（ａ）は製品としてのテストで不良となった半導体装置１１の半導体ウェハー５５上での位置を示すウェハーレベルの製品ビットマップ５１である。図８（ａ）では、半導体ウェハー５５上で不良となった半導体装置１１の位置を不良チップ位置５４として×印で示す。
【００４５】
また、図８（ｂ）、（ｃ）は、それぞれフィールド不良検出回路アレイ２７に含まれるフィールド不良検出回路のウェハーレベルでの不良位置を示すフィールド不良検出回路ビットマップ５２と、コンタクト不良検出回路アレイ２５に含まれるコンタクト不良検出回路のウェハーレベルでの不良位置を示すコンタクト不良検出回路ビットマップ５３である。図８（ｂ）、図８（ｃ）でも、それぞれ図８（ａ）と同様に不良チップ位置５４を×印で示している。図８（ａ）〜（ｃ）を比べると、図８（ａ）の製品ビットマップ５１では、不良が半導体ウェハー５５の中心部で集中して製品不良が発生しているのに対して、図８（ｂ）のフィールド不良検出回路ビットマップ５２では半導体ウェハー５５の周辺部でフィールド不良検出回路の不良が発生し、図８（ｃ）のコンタクト不良検出回路ビットマップ５３では半導体ウェハー５５の中心部でコンタクト不良検出回路の不良が発生していることがわかる。なお、ウェハーレベルのビットマップは、必要に応じて不良が発生している製造工程のウェハーレベルプロセス不良検出回路ビットマップを作成する。
【００４６】
図９の製造管理方法のフロー図に戻って、ステップＳ６のウェハー面内傾向調査では、図８（ａ）〜（ｃ）のようなウェハーレベルの不良ビットマップを用いて製品の不良が発生しているウェハー面内の傾向（半導体ウェハーの中心部で不良が発生しているか、周辺部で不良が発生しているか等の傾向）とプロセス不良検出回路の不良が発生しているウェハー面内の傾向と、不良の発生頻度を考慮してウェハー面内傾向調査を行う。たとえば、図８の例では、製品ビットマップ５１では、ウェハーの中心部で不良が発生しているのに対して、フィールド不良検出回路ビットマップ５２では、ウェハーの周辺部で不良が発生しているため、製品で不良が発生している原因は、フィールド工程は直接の関係はないと推定できる。一方、コンタクト不良検出回路ビットマップ５３では、半導体ウェハー５５の中心部で不良が多数発生しているので、製品の不具合の原因は、コンタクト製造工程にあることが推定できる。この様な場合は、製品ビットマップ５１とコンタクト不良検出回路ビットマップ５３とで相関があるので、該当整合工程であるコンタクト製造工程の製造条件にフィードバックすることができる（ステップＳ７）。
【００４７】
一方、製品のウェハーレベルビットマップと各製造工程の不良検出回路ビットマップで相関が得られない場合は、さらに、半導体装置１１全体と、プロセス不良検出回路アレイ１６の外観不良検査を行い（ステップＳ８）、問題があれば、当該製造工程にフィードバックし（ステップＳ９）、外観検査上問題がなければ、次の工程へ進む（ステップＳ１０）。
【００４８】
以上の説明のように、本発明の半導体装置はプロセス不良検出回路によって、製造工程の問題を早期、かつ、容易に発見し、問題のある製造工程にフィードバックすることができる。また、プロセス不良検出回路を、セルアレイの周囲のダミー領域に配置するので、チップ面積の増加にはならない。さらに、プロセス不良検出回路は、セルアレイと等ピットにセルアレイのセルと略同一形状とする回路を配置すれば、ダミーパターンとして機能させることができる。
【００４９】
なお、以上の実施例では、セルアレイがメモリセルアレイである場合について特に説明したが、セルアレイは、メモリセルアレイ以外にも、ＡＤコンバータやＤＡコンバータに使用される抵抗セルや電源源回路セルのセルアレイにも適用することができる。メモリセルアレイの周辺にプロセス不良検出回路を設ける場合と同様にセルアレイの周辺に設けるダミー領域に上記抵抗セルや電流源回路セルと略同一形状のレイアウトパターンを設けプロセス不良検出回路とすることが可能である。また、プロセス不良検出回路のテストも、ＡＤコンバータやＤＡコンバータの側から、プロセス不良検出回路を抵抗セルや電源源回路セルとして扱うことによりテストすることができる。すなわち、セルアレイはメモリセルアレイ以外のセルアレイであっても、同一形状のセルが規則的に配置されたセルアレイで、その周辺の領域にダミー領域を設ける場合に適用できる。
【００５０】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５１】
１１：半導体装置
１２：メモリマクロ
１３：メモリブロック
１４：メモリブロックの一部領域（メモリセルアレイの一部とプロセス不良検出アレイとを含む）
１５：メモリセルアレイ（メモリセル配置領域；セルアレイ）
１６：プロセス不良検出回路アレイ（ダミー領域）
１７：メモリセル（セル）
１８：プロセス不良検出回路（ダミーパターン）
２１：第２ビア不良検出回路アレイ（第２ビア不良検出回路配置領域）
２２：第２メタル層不良検出回路アレイ（第２メタル層不良検出回路配置領域）
２３：第１ビア不良検出回路配置アレイ（第１ビア不良検出回路配置領域）
２４：第１メタル層不良検出回路アレイ（第１メタル層不良検出回路配置領域）
２５：コンタクト不良検出回路アレイ（コンタクト不良検出回路配置領域）
２６：ゲート不良検出回路アレイ（ゲート不良検出回路配置領域）
２７：フィールド不良検出回路アレイ（フィールド不良検出回路配置領域）
２９：コンタクト不良検出回路
３１：標準サイズのコンタクト又はビア
３２：上限サイズのコンタクト又はビア
３３：下限サイズのコンタクト又はビア
４１：第２ビア不良検出回路ビットマップ領域
４２：第２メタル層不良検出回路ビットマップ領域
４３：第１ビア不良検出回路ビットマップ領域
４４：第１メタル層不良検出回路ビットマップ領域
４５：コンタクト不良検出回路ビットマップ領域
４６：ゲート不良検出回路ビットマップ領域
４７：フィールド不良検出回路ビットマップ領域
４９：不良ビット
５１：製品（のウェハーレベル不良）ビットマップ
５２：フィールド不良検出回路（のウェハーレベル不良）ビットマップ
５３：コンタクト不良検出回路（のウェハーレベル不良）ビットマップ
５４：不良チップ位置
５５：半導体ウェハー
１：基本ゲート・アレイ・セル
２：ダイシング用スクライブライン
３：チップ周辺部に配置される入出力回路領域
５：空き領域
６：プロセス不良検出回路としてのテストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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