(57)【要約】【課題】  高感度な半導体受光装置を構成可能な半導体受光素子、それを用いた半導体受光装置および半導体受光素子の製造方法を提供する。【解決手段】  本発明の半導体受光素子１０は、基板１１上に、光信号を電気信号に変換するフォトダイオード層１２と、半導体抵抗層１３とが、前記順序で積層され、前記フォトダイオード層１２と前記半導体抵抗層１３とが、電気的に接続されていることを特徴とする。【選択図】  図１Ｂ
2011108852.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、光信号を電気信号に変換するフォトダイオード層と、半導体抵抗層とが、前記順序で積層され、
前記フォトダイオード層と前記半導体抵抗層とが、電気的に接続されていることを特徴とする半導体受光素子。
【請求項２】
前記フォトダイオード層が、アバランシェ・フォトダイオード層であることを特徴とする請求項１記載の半導体受光素子。
【請求項３】
前記半導体抵抗層が、メサ構造を有し、
半導体受光素子を半導体層平面に垂直方向から見た場合に、前記半導体抵抗層の少なくとも一部の最大径が、前記フォトダイオード層の前記半導体抵抗層が積層されている面の最大径より小さく、かつ前記半導体抵抗層が、前記フォトダイオード層の前記半導体抵抗層が積層されている面内に存在することを特徴とする請求項１または２記載の半導体受光素子。
【請求項４】
前記半導体抵抗層は、前記フォトダイオード層側から第１のｐ型半導体層とｐ−型半導体層と第２のｐ型半導体層とが、前記順序で積層された層、または前記フォトダイオード層側から第１のｐ型半導体層とｉ型半導体層と第２のｐ型半導体層とが、前記順序で積層された層であることを特徴とする請求項１から３のいずれか一項に記載の半導体受光素子。
【請求項５】
前記半導体抵抗層が、二段メサ構造を有し、
前記半導体抵抗層における二段目のメサ構造が、
少なくとも前記第２のｐ型半導体層の前記ｐ−型半導体層または前記ｉ型半導体層側の面まで形成されていることを特徴とする請求項４記載の半導体受光素子。
【請求項６】
前記二段目のメサ構造が形成された層の最大径が、８〜８０μｍの範囲であることを特徴とする請求項５記載の半導体受光素子。
【請求項７】
前記ｐ−型半導体層または前記ｉ型半導体層の層厚が、０．１〜１μｍの範囲であることを特徴とする請求項４から６のいずれか一項に記載の半導体受光素子。
【請求項８】
前記第１のｐ型半導体層を形成する材料が、ＩｎＰまたはＩｎＧａＡｓＰであり、
前記第２のｐ型半導体層を形成する材料が、ＩｎＡｌＡｓまたはＩｎＡｌＧａＡｓであることを特徴とする請求項４から７のいずれか一項に記載の半導体受光素子。
【請求項９】
前記ｐ−型半導体層または前記ｉ型半導体層を形成する材料が、ＩｎＰまたはＩｎＧａＡｓＰであることを特徴とする請求項４から８のいずれか一項に記載の半導体受光素子。
【請求項１０】
さらに、ｐ型電極と、ｎ型電極と、ｐ型コンタクト層とを備え、
前記ｐ型電極が、前記ｐ型コンタクト層を介して前記半導体抵抗層に電気的に接続され、
前記ｎ型電極が、前記基板に電気的に接続されていることを特徴とする請求項１から９のいずれか一項に記載の半導体受光素子。
【請求項１１】
パッケージ化されていることを特徴とする請求項１から１０のいずれか一項に記載の半導体受光素子。
【請求項１２】
請求項１１記載の半導体受光素子と、前記半導体受光素子にバイアス電圧を印加するバイアス電源とを備えることを特徴とするパッシブ・クエンチ型の半導体受光装置。
【請求項１３】
さらに、前記半導体受光素子のバイアス入力側端子に電気的に接続されている電源電圧安定化コンデンサを備えることを特徴とする請求項１２記載の半導体受光装置。
【請求項１４】
前記電源電圧安定化コンデンサの容量が、０．０５〜２０μＦの範囲であることを特徴とする請求項１３記載の半導体受光装置。
【請求項１５】
請求項１１記載の半導体受光素子と、前記半導体受光素子にバイアス電圧を印加するバイアス電源およびゲートパルスを加算するゲートパルス発生装置を含むゲーテッド・ガイガーモード回路とを備え、
前記半導体受光素子の半導体抵抗層によるパッシブ・クエンチ時間が、前記ゲートパルスの印加ゲート時間より短く設定されていることを特徴とするゲーテッド・ガイガーモード動作の半導体受光装置。
【請求項１６】
基板上に、光信号を電気信号に変換するフォトダイオード層を積層するフォトダイオード層積層工程と、
前記フォトダイオード層上に、半導体抵抗層を積層する半導体抵抗層積層工程とを含むことを特徴とする半導体受光素子の製造方法。
【請求項１７】
さらに、前記半導体抵抗層の少なくとも一部の最大径が、前記フォトダイオード層の前記半導体抵抗層が積層された面の最大径より小さくなるように、前記半導体抵抗層の一部を除去してメサ構造を形成するメサ構造形成工程を含むことを特徴とする請求項１６記載の半導体受光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体受光素子、半導体受光装置および半導体受光素子の製造方法に関する。
【背景技術】
【０００２】
光通信等における光信号の検出には、例えば、フォトダイオード等の半導体受光素子が用いられる（例えば、特許文献１および２参照）。
【０００３】
半導体受光素子を用いた光検出器（半導体受光装置）により光信号を検出する場合において、半導体受光装置を構成する信号検出回路には、種々の回路が用いられる。これらの信号検出回路を工夫し、半導体受光素子、特にアバランシェ・フォトダイオード（ＡＰＤ）を用いれば、例えば、光子レベルの微弱信号を検出可能であることが知られている。
【０００４】
前述の半導体受光装置による光信号の検出態様（動作形態、動作モード）としては、例えば、動作上の特徴により分類される、下記の検出態様１から４が知られている（非特許文献１）。
検出態様１：ＤＣバイアス＋パッシブ・クエンチモード
検出態様２：ＤＣバイアス＋アクティブ・クエンチモード
検出態様３：ゲーテッド・ガイガーモード
検出態様４：前記検出態様１と前記検出態様２との組み合わせ、前記検出態様１と前記検出態様３との組み合わせ、および前記検出態様２と前記検出態様３との組み合わせ
【０００５】
前述のいずれの検出態様においても、一光子を光信号として検出するために、大きな利得を有する状態で信号を待つ必要がある。加えてＡＰＤが、一旦光信号を検出して増幅（増倍）された後は、信号を減衰させるために利得を抑える必要がある。
このため、前記検出態様１および２は、前述のように、（Ａ）利得を得るためのバイアス状態を保持する機能と、（Ｂ）光検出の際に半導体受光素子内部に発生した大量のキャリアを除去して、前述のバイアス状態に戻す機能とを有する。前記バイアス状態に戻す機能をクエンチ機能という。このクエンチ機能により、ＡＰＤにおける増倍を停止させて、前述のバイアス状態に戻す。このようにして、つぎの光子検出に備える。
一方、前記検出態様３は、ブレークダウン近傍のバイアス状態にあるＡＰＤに対して、ブレークダウン電圧を越えるようなゲートパルスを加算して光検出を行う。パルス印加時にのみ利得が生じるため、パルスがオフになるとともに利得がほぼなくなり、半導体受光素子内のキャリアが除去される。このようにして、つぎの光子検出に備える。したがって、この検出態様３では、クエンチ回路が必ずしも必要ではない。
【０００６】
前述のクエンチ機能を有する回路には、例えば、ダイオード、トランジスタ、ＩＣ等を用いたアクティブ・クエンチ回路と、ＬＣＲ部品により構成されたパッシブ・クエンチ回路とがある。
前記アクティブ・クエンチ回路は、動作条件の微調整や高速化が可能であるが、回路が複雑になる。また、高速な制御をする場合には高度な回路技術が要求される。
一方、前記パッシブ・クエンチ回路は、複雑な調整機能はないが、回路が単純である。前記パッシブ・クエンチ回路としては、例えば、半導体受光素子に対して直列に抵抗ＲＬを実装したものがあげられる。このパッシブ・クエンチ回路は、構造が単純で、かつ有効なクエンチ機能を有する。
【０００７】
図９に、非特許文献１記載のパッシブ・クエンチ回路を示す。このパッシブ・クエンチ回路では、バイアス９９とアバランシェ・フォトダイオード（ＡＰＤ）９２との間に、抵抗ＲＬ９３が直接挿入されている。この状態で、信号電流がパッシブ・クエンチ回路に流れた際に、前記抵抗ＲＬ９３の両端で電位差が生じる。このため、前記ＡＰＤ９２に印加されているバイアス電圧が降下する。この結果、バイアス電圧が低下して、ブレークダウンが停止する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−２２６６８７号公報
【特許文献２】特開２００７−２８８０８９号公報
【非特許文献】
【０００９】
【非特許文献１】Ｓ．Ｃｏｖａ，  ｅｔ  ａｌ．，  “Ａｖａｌａｎｃｈｅ  ｐｈｏｔｏｄｉｏｄｅｓ  ａｎｄ  ｑｕｅｎｃｈｉｎｇ  ｃｉｒｃｕｉｔｓ  ｆｏｒ  ｓｉｎｇｌｅ−ｐｈｏｔｏｎ  ｄｅｔｅｃｔｉｏｎ”，  Ａｐｐｌｉｅｄ  Ｏｐｔｉｃｓ，  ｖｏｌ．３５，  Ｎｏ．１２，  １９９６，  ｐ．１９５６
【発明の概要】
【発明が解決しようとする課題】
【００１０】
前述のとおり、前記非特許文献１記載のパッシブ・クエンチ回路では、パッシブ・クエンチのために、バイアスとＡＰＤとの間に抵抗ＲＬが挿入される。一方、ＡＰＤは、ＣＡＮ等のパッケージやモジュールに納められた状態で、半導体受光装置に用いられるのが一般的である。この場合、パッケージにおけるステムのピン（足）やワイヤボンディング等を介して、ＡＰＤと抵抗ＲＬとが接続される。このため、前記ピンや前記ワイヤボンディング等が、インダクタンスＬ成分として寄与してしまい、パッシブ・クエンチ後のバイアス電圧の回復時間に遅れが生じる。この結果、パッシブ・クエンチ回路の高速な応答が妨げられ、半導体受光装置の感度が低下する問題がある。
【００１１】
また、前述のゲーテッド・ガイガーモードでは、ゲートパルスの印加が終了するまでブレークダウンが継続するため、この間にダークカウントの増倍が進み、増倍層が加熱されるおそれがある。この加熱効果により、半導体受光装置の感度が低下するおそれがある。
【００１２】
本発明の目的は、高感度な半導体受光装置を構成可能な半導体受光素子、それを用いた半導体受光装置および半導体受光素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
前記目的を達成するために、本発明の半導体受光素子は、
基板上に、光信号を電気信号に変換するフォトダイオード層と、半導体抵抗層とが、前記順序で積層され、
前記フォトダイオード層と前記半導体抵抗層とが、電気的に接続されていることを特徴とする。
【００１４】
また、本発明の第１の半導体受光装置は、
パッケージ化された前記本発明の半導体受光素子と、前記半導体受光素子にバイアス電圧を印加するバイアス電源とを備えることを特徴とする。
【００１５】
また、本発明の第２の半導体受光装置は、
パッケージ化された前記本発明の半導体受光素子と、前記半導体受光素子にバイアス電圧を印加するバイアス電源およびゲートパルスを加算するゲートパルス発生装置を含むゲーテッド・ガイガーモード回路とを備え、
前記半導体受光素子の半導体抵抗層によるパッシブ・クエンチ時間が、前記ゲートパルスの印加ゲート時間より短く設定されていることを特徴とする。
【００１６】
また、本発明の半導体受光素子の製造方法は、
基板上に、光信号を電気信号に変換するフォトダイオード層を積層するフォトダイオード層積層工程と、
前記フォトダイオード層上に、半導体抵抗層を積層する半導体抵抗層積層工程とを含むことを特徴とする。
【発明の効果】
【００１７】
本発明の半導体受光素子は、高感度な半導体受光装置を構成可能である。したがって、前記本発明の半導体受光素子を備える本発明の半導体受光装置は、高感度である。このように優れた性能を有する前記本発明の半導体受光素子は、本発明の半導体受光素子の製造方法により製造可能である。ただし、本発明の半導体受光素子を製造する方法は、前記本発明の半導体受光素子の製造方法に限定されない。
【図面の簡単な説明】
【００１８】
【図１Ａ】本発明の半導体受光素子の実施形態１における一例の構成を示す平面図である。
【図１Ｂ】図１Ａに示す半導体受光素子のＩ−Ｉ方向に見た断面図である。
【図１Ｃ】最大径の一例を示す図である。
【図２Ａ】前記一例における製造方法の一工程を示す断面図である。
【図２Ｂ】前記製造方法のその他の工程を示す断面図である。
【図２Ｃ】前記製造方法のさらにその他の工程を示す断面図である。
【図２Ｄ】前記製造方法のさらにその他の工程を示す断面図である。
【図２Ｅ】前記製造方法のさらにその他の工程を示す断面図である。
【図３Ａ】本発明の半導体受光素子の実施形態２における一例の構成を示す平面図である。
【図３Ｂ】図３Ａに示す半導体受光素子のＩＩ−ＩＩ方向に見た断面図である。
【図４Ａ】本発明の半導体受光素子の実施形態３における一例の構成を示す断面図である。
【図４Ｂ】図４Ａに示す半導体受光素子の回路ブロック図である。
【図５】本発明の半導体受光装置の実施形態４における一例の構成を示す回路ブロック図である。
【図６】本発明の半導体受光装置の実施形態５における一例の構成を示す回路ブロック図である。
【図７】前記一例における半導体抵抗層の抵抗値と遮断周波数との関係を示すグラフである。
【図８】前記一例におけるパッシブ・クエンチ効果を説明する波形図である。
【図９】非特許文献１記載のパッシブ・クエンチ回路を示す回路ブロック図である。
【図１０】関連技術の半導体受光装置の一例の構成を示す回路ブロック図である。
【発明を実施するための形態】
【００１９】
以下、本発明の半導体受光素子、半導体受光素子の製造方法および半導体受光装置について、詳細に説明する。ただし、本発明は、以下の実施形態に限定されない。
【００２０】
（実施形態１）
図１Ａおよび図１Ｂに、本実施形態の半導体受光素子の一例の構成を示す。図１Ａは、本実施形態の半導体受光素子の平面図である。図１Ｂは、図１ＡのＩ−Ｉ方向に見た断面図である。前記両図において、同一部分には同一符号を付している。図１Ａおよび図１Ｂに示すとおり、この半導体受光素子１０は、ｎ型半導体基板１１上に、メサ構造１９ａを有する円形のアバランシェ・フォトダイオード（ＡＰＤ）層１２と、メサ構造１９ａを有する円形の半導体抵抗層１３とが、前記順序で積層されている。前記メサ構造１９ａは、前記ｎ型半導体基板１１の厚み方向の途中まで形成されている。前記ＡＰＤ層１２と前記半導体抵抗層１３とは、電気的に接続されている。前記半導体抵抗層１３の前記ＡＰＤ層１２側の面とは反対側の面には、ｐ＋型コンタクト層１４が形成されている。前記ｎ型半導体基板１１の前記ＡＰＤ層１２側の面とは反対側の面には、反射防止膜１８が形成されている。前記ｎ型半導体基板１１の前記反射防止膜１８側の面とは反対側の面、前記ＡＰＤ層１２、前記半導体抵抗層１３、前記ｐ＋型コンタクト層１４の表面には、パッシベーション膜１５が設けられている。前記ｐ＋型コンタクト層１４上部には、前記パッシベーション膜１５が設けられていない部分が形成されている。この部分には、ｐ型電極１６が形成されている。前記ｐ型電極１６は、前記ｐ＋型コンタクト層１４を介して、前記半導体抵抗層１３に電気的に接続されている。前記ｎ型半導体基板１１の上部には、前記パッシベーション膜１５が設けられていない部分が形成されている。この部分には、ｎ型電極１７が形成されている。
なお、本実施形態の半導体受光素子において、前記ＡＰＤ層および前記半導体抵抗層は、円形であるが、本発明は、この例に限定されない。前記両層は、例えば、楕円形等であってもよい。なお、前記円形および楕円形には、例えば、極めて円形や楕円形に近い多角形を含むものとする。
【００２１】
前記ＡＰＤ層１２は、前記ｎ型半導体基板１１から前記半導体抵抗層１３に向かって、第１のｎ＋型バッファ層１２１と、第２のｎ＋型バッファ層１２２と、ｉ型増倍層１２３と、ｐ＋型電界緩和層１２４と、ｐ−型光吸収層１２５と、第１のｐ＋型バッファ層１２６とが、前記順序で積層されている。
【００２２】
前記半導体抵抗層１３は、前記ＡＰＤ層１２から前記ｐ＋型コンタクト層１４に向かって、第２のｐ＋型バッファ層１３１と、ｐ−型バッファ層１３２と、第３のｐ＋型バッファ層１３３とが、前記順序で積層されている。前記半導体抵抗層１３は、二段メサ構造を有する。前記半導体抵抗層１３における二段目のメサ構造１９ｂは、前記第３のｐ＋型バッファ層１３３側の面から前記第３のｐ＋型バッファ層１３３の下端面まで形成されている。前記第３のｐ＋型バッファ層１３３は、円形の前記ＡＰＤ１２層における前記第１のｐ＋型バッファ層１２６より、小さい径を有する円形である。すなわち、この半導体受光素子を半導体層平面に垂直方向から見た場合に、前記半導体抵抗層１３の少なくとも一部の最大径は、前記ＡＰＤ層１２における前記半導体抵抗層１３が積層されている面の最大径より小さく、かつ前記半導体抵抗層１３は、前記ＡＰＤ層１２の前記半導体抵抗層１３が積層されている面内に存在する。前記ｐ＋型コンタクト層１４は、前記第３のｐ＋型バッファ層１３３と同様のメサ構造を有する。
なお、前記「最大径」とは、層の外周上の任意の一点と、それ以外の一点とを結ぶ直線の径のうち、最も長くなる直線の径をいう。例えば、図１Ｃに示すように、層の外周上の点Ａ１と点Ａ２とを結ぶ直線の径が、「最大径」である。一方、点Ｂ１と点Ｂ２とを結ぶ直線の径は、「最大径」ではない。層の外周が円形である場合には、前記「最大径」は、直径であり、層の外周が楕円形である場合には、前記「最大径」は、長径である。
また、本実施形態の半導体受光素子では、前記二段目のメサ構造が形成された層（第３のｐ＋型バッファ層）は、円形であるが、本発明は、この例に限定されない。前記層は、例えば、楕円形等であってもよい。なお、前記円形および楕円形には、例えば、極めて円形や楕円形に近い多角形を含むものとする。
【００２３】
前記ｎ型半導体基板１１を形成する材料は、特に制限されず、例えば、ＩｎＰ等があげられる。
【００２４】
前記ＡＰＤ層１２は、光信号を電気信号に変換する。前記ＡＰＤ層１２において、前記ｐ−型光吸収層１２５は、光信号を受けて光キャリアを発生させる。前記ｉ型増倍層１２３は、前記ｐ−型光吸収層１２５で発生したキャリアを増倍させる。前記ｐ＋型電界緩和層１２４は、前記ｉ型増倍層１２３と前記ｐ−型光吸収層１２５との間に、大きな電界強度差を持たせる。前記第１のｐ＋型バッファ層１２６は、充分な不純物濃度と厚みを有し、動作電圧を印加した場合でも空乏化しないことが好ましい。
本実施形態の半導体受光素子において、フォトダイオード層は、アバランシェ・フォトダイオード層である。本発明は、この例に限定されないが、アバランシェ・フォトダイオード層であれば、例えば、単一光子（シングルフォトン）のような非常に弱い光であっても増幅により検知可能である。
【００２５】
前記半導体抵抗層１３は、抵抗成分を前記ＡＰＤ層１２に直列に付加する層である。前記半導体抵抗層１３において、前記ｐ−型バッファ層１３２は、電流が流れる際に抵抗成分として機能する。前記半導体抵抗層１３の各層を形成する材料は、特に制限されないが、光信号のエネルギーと比較して、より大きなバンドギャップを有する材料であることが好ましい。このような材料であれば、例えば、各層での光信号の吸収を防止可能である。前記第２のｐ＋型バッファ層１３１を形成する材料としては、例えば、ＩｎＰ、ＩｎＧａＡｓＰ等があげられる。前記第３のｐ＋型バッファ層１３３を形成する材料としては、例えば、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓ等があげられる。前記ｐ−型バッファ層１３２を形成する材料としては、例えば、ＩｎＰ、ＩｎＧａＡｓＰ等があげられる。
前記半導体抵抗層１３の各層の層厚は、特に制限されない。前記ｐ−型バッファ層１３２の層厚は、例えば、０．１〜１μｍの範囲であり、好ましくは０．２〜０．６μｍの範囲であり、より好ましくは０．２〜０．４μｍの範囲である。
なお、本実施形態の半導体受光素子において、抵抗成分として機能する層は、ｐ−型バッファ層であるが、本発明は、この例に限定されない。前記抵抗成分として機能する層は、例えば、ｉ型バッファ層であってもよい。
【００２６】
前述のとおり、前記半導体抵抗層１３における前記第３のｐ＋型バッファ層１３３の直径は、前記ＡＰＤ１２における前記第１のｐ＋型バッファ層１２６の直径より小さい。このようにすることで、前記ＡＰＤ層１２による受光に必要な直径を確保するとともに、前記半導体抵抗層の抵抗値を調整可能である。また、このようにすることで、前記パッシベーション膜界面経由の電流パスを、半導体抵抗層内部を流れる電流パスより長くすることができる。このため、低抵抗な電流パスを生じにくくでき、メサ構造側壁電流を低減することができる。この結果、本実施形態の半導体受光素子は、長時間の動作にも劣化しにくく、安定的に動作可能である。前記二段目のメサ構造１９ｂが形成された層（第３のｐ＋型バッファ層１３３）の直径は、例えば、８〜８０μｍの範囲であり、好ましくは８〜４０μｍの範囲であり、より好ましくは８〜２０μｍの範囲である。また、前記二段目のメサ構造１９ｂの下端面の端部（前記第３のｐ＋型バッファ層１３３の前記ｐ−型バッファ層１３２側の面の端部）から、前記メサ構造１９ａの上端面の端部（前記ｐ−型バッファ層１３２の前記第３のｐ＋型バッファ層１３３側の面の端部）までの距離（張り出し量、例えば、図１Ａにおける両矢印）は、特に制限されない。前記張り出し量は、例えば、４〜８０μｍの範囲であり、好ましくは４〜４０μｍの範囲であり、より好ましくは８〜２０μｍの範囲である。なお、前記二段目のメサ構造が形成された層が楕円形である場合には、前記層は、例えば、前記数値範囲の長径を有してもよい。また、前記層が、円形または楕円形以外の場合には、例えば、その最大径が、前記数値範囲であってもよい。前記「最大径」は、前述と同様である。
なお、本実施形態の半導体受光素子では、前記二段目のメサ構造が、前記第３のｐ＋型バッファ層の下端面まで形成されているが、本発明は、この例に限定されない。前記二段目のメサ構造は、少なくとも前記第３のｐ＋型バッファ層の下端面まで形成されていればよく、例えば、前記第２のｐ＋型バッファ層の途中まで形成されていてもよい。
【００２７】
前記ｐ＋型コンタクト層１４は、特に制限されず、従来公知のものを使用可能である。前記ｐ＋型コンタクト層１４を形成する材料としては、例えば、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ等があげられる。
【００２８】
前記パッシベーション膜１５は、絶縁性を有する。前記パッシベーション膜１５を形成する材料としては、例えば、ＳｉＮｘ、ＳｉＯＮ、ＳｉＯ２等のＳｉ（シリコン）系材料；ポリイミド、ＢＣＢ（ベンゾシクロブテン）等の樹脂系材料等があげられる。前記パッシベーション膜１５の膜厚は、前記Ｓｉ系材料では、例えば、０．１〜０．４μｍの範囲であり、前記樹脂系材料では、例えば、０．２〜２μｍの範囲である。前記パッシベーション膜の形成方法は、後述する。
【００２９】
前記ｐ型電極１６および前記ｎ型電極１７は、特に制限されず、従来公知のものを使用可能である。前記両電極を形成する材料としては、例えば、Ｔｉ、Ｐｔ、Ａｕ等の金属があげられる。前記金属は、一種類を単独で用いてもよいし、二種類以上を併用してもよい。前記両電極の形成方法は、後述する。
【００３０】
前記反射防止膜１８は、特に制限されず、従来公知のものを使用可能である。前記反射防止膜１８を形成する材料としては、例えば、ＳｉＮｘ等があげられる。前述の材料を用いて、例えば、屈折率が１．９付近、厚みｄの反射防止膜を形成することができる。前記厚みｄは、例えば、信号波長λｓ、反射防止膜の屈折率をｎとすると、下記式（Ｉ）により設定することができる。
ｄ＝λ／４ｎ    （Ｉ）
【００３１】
本実施形態の半導体受光素子を、例えば、下記のパラメータを用いて構成する場合、例えば、前記半導体抵抗層１３の抵抗値は、例えば、３５０Ω程度と見積もられる。
（１）メサ構造１９ａの直径：３０μｍ
（２）二段目のメサ構造１９ｂの直径：１０μｍ（張り出し量：１０μｍ×２）
（３）第２のｐ＋型バッファ層１３１：ＩｎＰ層（不純物濃度：２×１０１８ｃｍ−３、厚み：０．２μｍ）
（４）ｐ−型バッファ層１３２：ＩｎＰ層（アンドープ（不純物濃度：３×１０１５ｃｍ−３）、厚み：０．２μｍ）
（５）第３のｐ＋型バッファ層１３３：ＩｎＡｌＡｓ層（不純物濃度：２×１０１８ｃｍ−３、厚み：０．２μｍ）
なお、前記ｐ−型バッファ層１３２の層厚を、０．５μｍ、１．０μｍとする場合には、前記半導体抵抗層１３の抵抗値は、例えば、それぞれ、８９０Ω、１７８０Ωと見込まれる。このように、受光領域を直径３０μｍの大きさで確保しつつ、ｐ−型バッファ層の層厚を適宜設定することにより、例えば、半導体抵抗層の抵抗値を、前述のように１ｋΩ以上とすることができる。
【００３２】
本実施形態の半導体受光素子は、例えば、以下のようにして動作する。図１Ｂに示すように、信号光２０が前記ｎ型半導体基板１１側から、この半導体受光素子１０に入射されると、前記ＡＰＤ層１２は、前記信号光２０を受光、増幅して、光電流を発生させる。この光電流を受けて、前記半導体抵抗層１３の厚み方向の両端に電位差が発生する。この電位差の発生により、前記ＡＰＤ層１２に配分印加される電圧が低下する。このため、利得が低下する。この結果、前記ＡＰＤ層１２内でのキャリア総数が減少し、パッシブ・クエンチ効果が得られる。
例えば、一光子を検出（受光）する際の出力電流（光電流）は、５０Ω負荷時、１００ｍＶ程度のピーク電圧を得る場合、２ｍＡ程度の最大値とすることができる。瞬時の出力電流が２ｍＡ程度流れた場合には、１ｋΩの抵抗値を有する前述の半導体抵抗層を用いると、瞬時のバイアス電圧が２Ｖ程度降下する。この降下により、増倍が停止する。
【００３３】
つぎに、図２に基づき、本実施形態の半導体受光素子の製造方法を説明する。図２において、図１と同一部分には同一符号を付している。本実施形態の半導体受光素子の製造方法は、エピタキシャル結晶層積層工程と、プロセス工程とを含む。前記エピタキシャル結晶層積層工程は、ＡＰＤ層積層工程と、半導体抵抗層積層工程とを含む。前記プロセス工程は、第１のメサ構造形成工程と、第２のメサ構造形成工程と、パッシベーション膜形成工程と、電極形成工程と、研磨工程と、反射防止膜形成工程とを含む。図２Ａに、エピタキシャル結晶層積層工程を示す。図２Ｂに、第１のメサ構造形成工程を示す。図２Ｃに、第２のメサ構造形成工程と、パッシベーション膜形成工程とを示す。図２Ｄに、電極形成工程を示す。図２Ｅに、研磨工程と、反射防止層形成工程とを示す。
【００３４】
まず、図２Ａに示すように、ｎ型半導体基板１１上に、ＡＰＤ層１２となるエピタキシャル結晶層を積層し（ＡＰＤ層積層工程）、このＡＰＤ層１２上に、半導体抵抗層１３となるエピタキシャル結晶層を積層する（半導体抵抗層積層工程）。前記ＡＰＤ層１２の各層および前記半導体抵抗層１３の各層は、前述のとおりである。前記両層は、分子線エピタキシー（ＭＢＥ）、有機金属気相成長（ＭＯＶＰＥ）等により積層される。前記半導体抵抗層１３上に、ｐ＋型コンタクト層１４を積層する。なお、本実施形態の半導体受光素子の製造方法では、前記エピタキシャル結晶層積層工程における、前記ＡＰＤ層積層工程と前記半導体抵抗層積層工程とを連続的に行っているが、本発明は、この例に限定されない。
【００３５】
つぎに、図２Ｂに示すように、前記ｐ＋型コンタクト層１４および第３のｐ＋型バッファ層１３３の一部をエッチングにより除去する。このようにして、第１のメサ構造（図１Ａに示すメサ構造（二段目のメサ構造）１９ｂに相当）を形成する（第１のメサ構造形成工程）。前記エッチングは、例えば、前記ｐ＋型コンタクト層１４および前記第３のｐ＋型バッファ層１３３をＩｎＡｌＡｓ層とし、ｐ−型バッファ層１３２をＩｎＰ層とする場合には、リン酸系エッチング液、クエン酸エッチング液等の選択エッチング液等を用いて、選択エッチングすることができる。
【００３６】
つぎに、図２Ｃに示すように、前記第１のメサ構造の外縁部より外側に、この外縁部より大きな外縁部を有するマスクを形成する。この状態で、例えば、ブロム・水またはブロム・メタノール等の非選択エッチング液を用いて、前記ｎ型半導体基板１１の途中までエッチングする。このようにして、第２のメサ構造（図１Ａに示すメサ構造１９ａに相当）を形成する（第２のメサ構造形成工程）。ついで、形成された両メサ構造および前記ｎ型半導体基板１１の全面にパッシベーション膜１５を形成する（パッシベーション膜形成工程）。
【００３７】
つぎに、図２Ｄに示すように、前記ｐ＋型コンタクト層１４上のパッシベーション膜１５の一部、および前記ｎ型半導体基板１１上のパッシベーション膜１５の一部を除去する。この部分に、前述の金属を形成して電極を形成する。このようにして、前記ｐ＋型コンタクト層１４に接触させたｐ型電極１６と、前記ｎ型半導体基板１１に接触させたｎ型電極１７とを形成する（電極形成工程）。
【００３８】
つぎに、図２Ｅに示すように、前記ｎ型半導体基板１１の前記ＡＰＤ層１２が形成されている側の面とは反対側の面を研磨して、前記ハンドリングに適当な厚みまで薄くする。また、この面を鏡面研磨して、鏡面化する（研磨工程）。ついで、前記ｎ型半導体基板１１の鏡面研磨を行った面に、反射防止膜１８を形成する（反射防止膜形成工程）。前記形成には、例えば、プラズマ化学気相成長（ｐ−ＣＶＤ）等を用いることができる。このようにして、本実施形態の半導体受光素子を製造可能である。ただし、本実施形態の半導体受光素子の製造方法は、この例に限定されない。
【００３９】
（実施形態２）
図３に、本実施形態の半導体受光素子の一例の構成を示す。図３Ａは、本実施形態の半導体受光素子の平面図である。図３Ｂは、図３ＡのＩＩ−ＩＩ方向に見た断面図である。前記両図において、図１と同一部分には同一符号を付している。図３Ａおよび図３Ｂに示すとおり、この半導体受光素子３０は、ｎ型半導体基板１１上に、メサ構造３９ａを有する卵型のアバランシェ・フォトダイオード（ＡＰＤ）層３２と、メサ構造３９ａを有する卵型の半導体抵抗層３３とが、前記順序で積層されている。前記卵型とは、例えば、２つの異なる直径を有する円が外接線で接続された外周を有することを示す。前記メサ構造３９ａは、前記ｎ型半導体基板１１の厚み方向の途中まで形成されている。前記ＡＰＤ層３２と前記半導体抵抗層３３とは、電気的に接続されている。前記半導体抵抗層３３の前記ＡＰＤ層３２側の面とは反対側の面には、ｐ＋型コンタクト層３４が形成されている。前記ｎ型半導体基板１１の前記ＡＰＤ層１２側の面とは反対側の面には、反射膜３８が形成されている。前記ｎ型半導体基板１１の前記反射膜３８側の面とは反対側の面、前記ＡＰＤ層３２、前記半導体抵抗層３３、前記ｐ＋型コンタクト層３４の表面には、パッシベーション膜３５が設けられている。
なお、本実施形態の半導体受光素子において、前記ＡＰＤ層および前記半導体抵抗層は、卵型であるが、本発明は、この例に限定されない。前記両層は、例えば、楕円形、鍵穴型、雪だるま状の形態等であってもよい。前記雪だるま状の形態とは、例えば、異なる直径の２つの円同士、もしくは異なる大きさの２つの多角形同士が一部重なった状態で隣接している形態をいう。
【００４０】
前記ＡＰＤ層３２は、前記ｎ型半導体基板１１から前記半導体抵抗層３３に向かって、第１のｎ＋型バッファ層３２１と、第２のｎ＋型バッファ層３２２と、ｎ−型光吸収層３２３と、ｎ＋型電界緩和層３２４と、ｎ−型増倍層３２５と、第１のｐ＋型バッファ層３２６とが、前記順序で積層されている。前記ＡＰＤ層３２では、増倍層がホール増倍型の材料で形成されている。
【００４１】
前記半導体抵抗層３３は、前記ＡＰＤ層３２から前記ｐ＋型コンタクト層３４に向かって、第２のｐ＋型バッファ層３３１と、ｐ−型バッファ層３３２と、第３のｐ＋型バッファ層３３３とが、前記順序で積層されている。前記半導体抵抗層３３は、二段メサ構造を有する。前記半導体抵抗層３３における二段目のメサ構造３９ｂは、前記半導体抵抗層３３における前記第３のｐ＋型バッファ層３３３側の面から前記第３のｐ＋型バッファ層３３３の下端面まで形成されている。前記第３のｐ＋型バッファ層３３３は、卵型の前記ＡＰＤ層３２における前記第１のｐ＋型バッファ層３２６より、小さい最大径を有する鍵穴型である。前記最大径は、前述と同様である。すなわち、この半導体受光素子を半導体層平面に垂直方向から見た場合に、前記半導体抵抗層３３の少なくとも一部の最大径は、前記ＡＰＤ層３２における前記半導体抵抗層３３が積層されている面の最大径より小さく、かつ前記半導体抵抗層３３は、前記ＡＰＤ層３２の前記半導体抵抗層３３が積層されている面内に存在する。前記ｐ＋型コンタクト層３４は、前記第３のｐ＋型バッファ層３３３と同様のメサ構造を有する。前記第３のｐ＋型バッファ層３３３および前記ｐ＋型コンタクト層３４は、その中心部が円形に除去され、受光部３１が形成されている。
なお、本実施形態の半導体受光素子では、前記二段目のメサ構造が形成された層（第３のｐ＋型バッファ層）は、鍵穴型であるが、本発明は、この例に限定されない。前記層は、例えば、卵型、楕円形等であってもよい。
【００４２】
前記ｐ＋型コンタクト層３４上の前記パッシベーション膜３５には、リング状の開口部が形成され、この開口部には、ｐ型電極３６が形成されている。前記ｐ型電極３６は、メサ構造３９ｃを有する。前記ｐ型電極３６は、前記ｐ＋型コンタクト層３４を介して、前記半導体抵抗層３３に電気的に接続されている。前記ｐ型電極３６は、鍵穴型の前記第３のｐ＋型バッファ層３３３および前記ｐ＋型コンタクト層３４より、小さい最大径を有する鍵穴型である。前記最大径は、前述と同様である。前記ｐ型電極３６の最も広い部分では、ワイヤ等により外部端子との接続が可能である。上記した点を除いて、この半導体受光素子３０は、前述の半導体受光素子１０と同様の構成である。
なお、本実施形態の半導体受光素子では、前記ｐ型電極は、鍵穴型であるが、本発明は、この例に限定されない。前記ｐ型電極は、例えば、卵型、楕円形等であってもよい。
【００４３】
前記反射膜３８は、例えば、信号光を反射して量子効率を向上させる。前記反射膜３８を形成する材料としては、例えば、Ｔｉ／Ａｕ積層構造等があげられる。
【００４４】
本実施形態の半導体受光素子は、例えば、以下のようにして動作する。図３Ｂに示すように、信号光４０が、前記半導体抵抗層３３側からこの半導体受光素子３０に入射されると、前記ＡＰＤ層３２における前記ｎ−型光吸収層３２３でキャリアが発生する。前記キャリアは、前記ｎ−型増倍層３２５で増倍される。このキャリアのうち、ホールのみが前記第１のｐ＋型バッファ層３２６を経由して、前記半導体抵抗層３３に注入される。このため、前記ＡＰＤ層３２内で電圧降下が生じて利得が減少する。この結果、前記ＡＰＤ層３２内でのキャリア総数が減少し、パッシブ・クエンチ効果が得られる。この効果に加えて、本実施形態の半導体受光素子では、光信号の入射方向を半導体抵抗層側とすることができる。
【００４５】
本実施形態の半導体受光素子は、例えば、下記の４点を除き、前述の半導体受光素子１０の製造方法と同様にして製造可能である。ただし、本実施形態の半導体受光素子の製造方法は、この例に限定されない。
（１）前述の第１のメサ構造形成工程において、ｐ＋型コンタクト層３４および第３のｐ＋型バッファ層３３３を、前述の鍵穴型となるようにエッチングする。同時に受光部３１となる部分を円形状にエッチングする。
（２）前述の第２のメサ構造形成工程において、ｎ型半導体基板１１の途中まで、前述の卵型となるようにエッチングする。
（３）前述の電極形成工程において、ｐ＋型コンタクト層３４上のパッシベーション膜３５にリング状の開口部を形成する。この開口部に、前述の金属を形成して、前述の鍵穴型のｐ型電極３６を形成する。
（４）前述の反射防止膜形成工程に代えて、反射膜形成工程を行う。前記反射膜形成工程は、前述の形成材料を用いて、従来公知の方法により行うことができる。
なお、例えば、前記ＡＰＤ層の各層および前記半導体抵抗層の各層を、以下のようにすることで、前述の第１のメサ構造形成工程において、前述の選択エッチングに対応させることができる。
（１）第１のｎ＋型バッファ層３２１  形成材料：ＩｎＰ、厚み：０．２μｍ
（２）第２のｎ＋型バッファ層３２２  形成材料：ＩｎＰ、厚み：０．２μｍ
（３）ｎ−型光吸収層３２３  形成材料：ＩｎＧａＡｓ、厚み：１．０μｍ
（４）ｎ＋型電界緩和層３２４  形成材料：ＩｎＰ、厚み：０．２μｍ
（５）ｎ−型増倍層３２５  形成材料：ＩｎＰ、厚み：０．２μｍ
（６）第１のｐ＋型バッファ層３２６  形成材料：ＩｎＰ、厚み：０．２μｍ
（７）第２のｐ＋型バッファ層３３１  形成材料：ＩｎＰ、厚み：０．２μｍ
（８）ｐ−型バッファ層３３２  形成材料：ＩｎＰ、厚み：０．５μｍ
（９）第３のｐ＋型バッファ層３３３  形成材料：ＩｎＡｌＡｓ、厚み：０．２μｍ
（１０）ｐ＋型コンタクト層３４  形成材料：ＩｎＧａＡｓ、厚み：０．１μｍ
【００４６】
（実施形態３）
図４Ａに、本実施形態の半導体受光素子の一例の構成を示す。同図において、図１と同一部分には同一符号を付している。図４Ａに示すとおり、この半導体受光素子４００は、ＣＡＮパッケージ化された半導体受光素子である。前記「パッケージ化」とは、例えば、前記半導体受光素子が、気密を確保できるパッケージ内に、溶接などにより封止されていることを意味する。この半導体受光素子４００は、前述の半導体受光素子１０と、チップキャリア４１と、ステム４２と、キャップ４３とを備える。前記ステム４２は、ステム足４２ａおよび４２ｂと、ステム本体４２ｃとを備える。前記チップキャリア４１は、絶縁体で形成され、表面に金属配線が形成されている。前記半導体受光素子１０は、前記チップキャリア４１上に、バンプを介して実装されている。前記チップキャリア４１に実装された半導体受光素子１０は、前記ステム本体４２ｃに搭載されている。前記チップキャリア４１のｐ型電極端子４１ａは、前記ステム足４２ａの端部に設けられたＰ端子４２ｄに、金ワイヤボンド４４ａにより配線されている。前記チップキャリア４１のｎ型電極端子４１ｂは、ステム足４２ｂの端部に設けられたＮ端子４２ｅに、金ワイヤボンド４４ｂにより配線されている。このようにすることで、前記半導体受光素子１０のｐ型電極およびｎ型電極（ともに、図示せず）は、前記チップキャリア４１の金属配線を介して、前記ステム足４２ａおよび４２ｂに電気的に接続されている。前記キャップ４３は、前記ステム本体４２ｃに溶接されている。このようにすることで、前記半導体受光素子１０は、ＣＡＮパッケージ化されている。
なお、本実施形態の半導体受光素子では、半導体受光素子として、実施形態１の半導体受光素子を用いているが、本発明は、この例に限定されない。前記半導体素子は、本発明の半導体受光素子であればよく、例えば、実施形態２の半導体受光素子であってもよい。
【００４７】
本実施形態の半導体受光素子は、前述のとおり、ＣＡＮパッケージ化されている。このようにすることで、例えば、後述するパッシブ・クエンチ型の半導体受光装置、ガイガー・ゲーテッドモード動作の半導体受光装置等に適用しやすくなる。前記ステム、前記キャップ等の前記ＣＡＮパッケージを構成する部材は、特に制限されず、従来公知のものを使用可能である。
なお、本実施形態の半導体受光素子では、ＣＡＮパッケージ化されているが、本発明は、この例に限定されない。パッケージとしては、前記ＣＡＮパッケージのほか、例えば、バタフライ・パッケージ等があげられる。
【００４８】
前記バンプの材料は、特に制限されず、例えば、ＰｂＳｎはんだ、Ｐｂフリーはんだ等があげられる。前記Ｐｂフリーはんだとしては、例えば、ＡｕＳｎ、ＡｇＳｎＣｕ等があげられる。
【００４９】
図４Ｂに、本実施形態の半導体受光素子の回路ブロック図を示す。図示のとおり、前記ステム足４２ａ（Ｌ１：１０ｎＨ）と、前記金ワイヤボンド４４ａ（Ｌ２：１ｎＨ）と、前記金ワイヤボンド４４ｂ（Ｌ３：１ｎＨ）と、前記ステム足４２ｂ（Ｌ４：１０ｎＨ）とは、それぞれ、インダクタンスを有する。また、前記ステム足４２ａおよび前記ステム本体４２ｃ（Ｃ１）と、前記チップキャリアのｐ型電極端子４１ａ（Ｃ２）と、前記チップキャリアのｎ型電極端子４１ｂ（Ｃ３）と、前記ステム足４２ｂおよび前記ステム本体４２ｃ（Ｃ４）とは、キャパシタンスを有する。
【００５０】
本実施形態の半導体受光素子は、例えば、前記キャップ４３の上部におけるスリット部分から、光信号４５がＣＡＮパッケージ内に入射されて、前記半導体受光素子１０に入射される。この点を除いて、本実施形態の半導体受光素子は、前述の半導体受光素子１０と同様に動作する。
【００５１】
本実施形態の半導体受光素子は、例えば、前述の実施形態１の半導体受光素子の製造方法により、前記半導体受光素子１０を製造し、前述のパッケージ部材等を用いて、従来公知の方法により、製造可能である。ただし、本実施形態の半導体受光素子を製造する方法は、この例に限定されない。
【００５２】
（実施形態４）
図５に、本実施形態の半導体受光装置の一例の構成を示す。同図において、図４Ａと同一部分には同一符号を付している。この半導体受光装置は、パッシブ・クエンチ型の半導体受光装置である。図５に示すとおり、この半導体受光装置５０は、前述の半導体受光素子４００と、ＤＣ電源５１と、電源電圧安定化コンデンサ５２と、増幅器５３とを備える。前記半導体受光素子４００のバイアス入力側端子には、前記ＤＣ電源５１が電気的に接続されている。前記半導体受光素子４００の信号出力側端子には、前記増幅器５３が電気的に接続されている。前記半導体受光素子４００のバイアス入力側端子とＧＮＤ端子との間には、前記電源電圧安定化コンデンサ５２が実装されている。これにより、前記バイアス入力側端子と前記ＧＮＤ端子とが、直接接続されている。符号５４は、信号電流の波形を示す。前記ＤＣ電源５１および前記増幅器５３は、特に制限されず、従来公知のものを使用可能である。
【００５３】
本実施形態の半導体受光装置では、前述のとおり、半導体抵抗層がＡＰＤ層に積層された半導体受光素子を用いている。このため、本実施形態の半導体受光装置は、パッシブ・クエンチ用抵抗とＡＰＤとの間の配線を必要としない（図４Ｂ参照）。この結果、本実施形態の半導体受光装置は、ＬやＣ成分による信号の遅れが生じず、高速なパッシブ・クエンチ効果を得ることができ、高感度である。
また、本実施形態の半導体受光装置は、パッシブ・クエンチ回路の配置、設計、製作にかかる費用を低減することができる。この結果、低コストに半導体受光装置を製造可能である。
また、本実施形態の半導体受光装置は、パッケージ外部に、パッシブ・クエンチ用抵抗を設ける必要がないため、小サイズ化も可能である。
【００５４】
本実施形態の半導体受光装置では、前記電源電圧安定化コンデンサが、前述のように実装されている。このため、本実施形態の半導体受光装置では、例えば、外部回路要因によるクエンチ速度の低下を防止して高速なクエンチが可能となるとともに、ＡＰＤのバイアス電圧をより安定化し、かつ外来ノイズの影響を低下することができる。前記電源電圧安定化コンデンサの容量は、例えば、０．０５〜２０μＦの範囲であり、好ましくは０．０８〜１０μＦの範囲であり、より好ましくは０．１〜１μＦの範囲である。
【００５５】
一方、図１０に、関連技術のパッシブ・クエンチ型の半導体受光装置の一例の構成を示す。同図において、図５と同一部分には同一符号を付している。図１０に示すとおり、この半導体受光装置１００は、ＣＡＮパッケージ化されたアバランシェ・フォトダイオード（ＡＰＤ）１０１と、ＤＣ電源５１と、増幅器５３と、パッシブ・クエンチ用抵抗１０３とを備える。前記パッシブ・クエンチ用抵抗１０３は、前記ＤＣ電源５１と前記ＡＰＤ１０１との間に配置されている。また、この半導体受光装置１００には、前述の電源電圧安定化コンデンサが実装されていない。これらの点を除き、この半導体受光装置１００は、前述の半導体受光装置５０と同様の構成を有する。符号１０４は、信号電流の波形を示す。
このような構成の半導体受光装置では、前記ＡＰＤ１０１と前記パッシブ・クエンチ用抵抗１０３との間には、前述の電源安定化コンデンサを実装することが困難である。前記パッシブ・クエンチ用抵抗１０３によるクエンチ効果が、電源電圧安定化コンデンサにより相殺されてしまうためである。
したがって、このような構成の半導体受光装置では、前述の電源電圧安定化コンデンサは、前記パッシブ・クエンチ用抵抗より電源側にしか配置することができない。このため、パッケージ化されたＡＰＤと電源電圧安定化コンデンサとの距離が遠くなってしまう。
【００５６】
本実施形態の半導体受光装置は、例えば、以下のように動作する。まず、前記ＤＣ電源の電圧をブレークダウン近傍に設定して、前記半導体受光素子にバイアス電圧を印加する。このようにして、半導体受光素子を信号検出（信号光受光）の待機状態にする。この状態で、信号光を検出（受光）すると、光子検出信号（波形５４）が発生する。ついで、前記半導体抵抗層により、バイアス電圧が降下され、増倍が停止される。このようにして、半導体受光素子は、つぎの信号光の検出（受光）に備えて、待機状態に戻る。
例えば、一光子を検出（受光）する際の出力電流（光電流）は、５０Ω負荷（抵抗ＲＬ）時に、１００ｍＶ程度のピーク電圧を得る場合、２ｍＡ程度の最大値とすることができる。瞬時の出力電流が２ｍＡ程度流れた場合には、１ｋΩの抵抗値を有する前述の半導体抵抗層を用いると、２Ｖ程度の瞬時のバイアス電圧降下の効果が奏される。
【００５７】
（実施形態５）
図６に、本実施形態の半導体受光装置の一例の構成を示す。同図において、図４と同一部分には同一符号を付している。この半導体受光装置は、ゲーテッド・ガイガーモード動作の半導体受光装置である。図示のとおり、この半導体受光装置６０は、前述の半導体受光素子４００と、ＤＣ電源６１と、パターンジェネレータ６５と、インダクタンスとコンデンサとを含むバイアスＴ６７と、増幅器６３とを備える。前記ＤＣ電源６１および前記パターンジェネレータ６５は、前記半導体受光素子４００に電気的に接続されている。前記ＤＣ電源６１および前記パターンジェネレータ６５と、前記半導体受光素子４００との間には、前記バイアスＴ６７が形成されている。前記増幅器６３は、前記半導体受光素子４００に電気的に接続されている。
【００５８】
前記ＤＣ電源６１は、前記半導体受光素子４００に前記バイアスＴ６７を介して、バイアス電圧を印加する。前記バイアス電圧は、半導体受光素子により適宜選択される。
【００５９】
前記パターンジェネレータ６５は、前記半導体受光素子４００に前記バイアスＴ６７を介して、例えば、０．５〜１０Ｖ程度のゲートパルス６６を加算する。本実施形態の半導体受光装置では、前記ゲートパルス６６の印加ゲート時間（Ｔ）に対して、前記半導体抵抗層によるパッシブ・クエンチ時間が短く設定されている。このため、本実施形態の半導体受光装置では、ブレークダウンにおいて、ゲート終了前にブレークダウンをクエンチさせることができ、増倍層の加熱を防止できる。この結果、ダークカウントの増大を防止できるため、本実施形態の半導体受光装置は、高感度である。
【００６０】
本実施形態の半導体受光装置において、前記パッシブ・クエンチ時間は、半導体受光素子の容量（Ｃ）と半導体抵抗層の抵抗値（Ｒ）とから算出される。図７に、半導体受光素子の容量Ｃを０．２ｐＦとした場合の、半導体抵抗層の抵抗値とパッシブ・クエンチ時間との関係を示す。前記パッシブ・クエンチ時間は、遮断周波数として下記式（ＩＩ）を用いて算出される。
ｆｃ＝１／（２πＲＣ）    （ＩＩ）
ｆｃ：遮断周波数（Ｈｚ）
Ｒ  ：半導体抵抗層の抵抗値（Ω）
Ｃ  ：半導体受光素子の容量（Ｆ）
図７に示すように、本実施形態の半導体受光装置では、例えば、半導体抵抗層の抵抗値を１ｋΩとした場合、７９０ＭＨｚ程度の遮断周波数を有することとなる。したがって、ゲートパルスの周波数を、この遮断周波数程度までとすることができる。
また、本実施形態の半導体受光装置では、図７に示すように、半導体抵抗層の抵抗値が、１００Ω〜１０ｋΩである場合には、同様に前記式（ＩＩ）により算出される遮蔽周波数より小さい周波数のゲートパルスを適用可能である。
【００６１】
前述のとおり、本実施形態の半導体受光装置では、前記ゲートパルスの印加ゲート時間（Ｔ）に対して、前記半導体抵抗層によるパッシブ・クエンチ時間が短く設定されている。本実施形態の半導体受光装置において、例えば、半導体受光素子の容量（Ｃ）を０．２ｐＦとし、半導体抵抗層の抵抗値（Ｒ）を１ｋΩとする場合には、前記式（ＩＩ）より、遮断周波数（パッシブ・クエンチ時間、ｆｃ）は、約１．３ｎ秒となる。これに対して、印加ゲート時間（Ｔ）を、例えば、１０ｎ秒とすれば、ｆｃ＜Ｔとなるため、上記効果が奏される。
【００６２】
本実施形態の半導体受光装置は、例えば、以下のようにして動作する。まず、前記ＤＣ電源６１からバイアス電圧を印加して、前記半導体受光素子４００を、ブレークダウン近傍のバイアス状態とする。この状態で、前記パルスジェネレータ６５からブレークダウン電圧を超えるゲートパルス（波形６６）を加算して信号光の検出（波形６４）を行う。
【００６３】
図８に、ゲートモード動作にパッシブ・クエンチを適用した際の応答波形を示す。パッシブ・クエンチなしでは、ゲートパルスが終了するまでブレークダウンが連続して利得が上昇する（応答波形８１）。パッシブ・クエンチありでは、ゲートパルスが終了する前にブレークダウンを停止させることができる（応答波形８２）。
このように、ゲートパルス印加の終了前にブレークダウンを停止することにより、半導体受光素子におけるＡＰＤ層の過度のブレークダウンを防止することができる。この結果、前述のとおり、ダークカウントを低減可能である。
【００６４】
前述のとおり、本発明の半導体受光素子は、高感度な半導体受光装置を製造可能である。したがって、本発明の半導体受光素子を備える本発明の半導体受光装置は、高感度である。本発明の半導体受光装置の用途としては、例えば、光通信、光計測等があげられる。ただし、その用途は限定されず、広い分野に適用可能である。
【実施例】
【００６５】
つぎに、本発明の実施例について説明する。なお、本発明は、下記の実施例によってなんら限定ないし制限されない。
【００６６】
［実施例１］
図６に示すゲーテッド・ガイガーモード動作の半導体受光装置６０を作製した。以下に、実施例１で用いた半導体受光装置６０の構成について説明する。
【００６７】
〔半導体受光素子の作製〕
まず、図１に示す半導体受光素子１０を、前述の実施形態１で述べた半導体受光素子の製造方法により作製した。まず、ＭＢＥ結晶成長装置を用いて、ｎ型半導体基板１１上に、ＡＰＤ層１２となるエピタキシャル結晶層と半導体抵抗層１３となるエピタキシャル結晶層とを積層した（エピタキシャル結晶層積層工程）。さらに、前記半導体抵抗層１３上に、ｐ＋型コンタクト層１４を積層した。下記表１に、この半導体受光素子１０における各層の材料、不純物濃度、層厚を示す。下記表１中の符号は、図１における符号と対応している。なお、半導体抵抗層におけるアンドープＩｎＰ層（ｉ−ＩｎＰ層１３２）は、ドーピングを特に行っていないため、その不純物濃度は、背景不純物濃度、製造装置、製造条件等に依存するが、３×１０１５ｃｍ−３程度と見込まれる。
【００６８】
【表１】
2011108852.tif 000003
【００６９】
この積層体の半導体抵抗層側の面に、マスク（直径：１０μｍ、ネガレジストまたはＳｉＯ２）を形成した。この状態で、選択エッチング液（クエン酸エッチング液またはリン酸系エッチング液）を用いて、選択エッチングした。前記マスクが形成された部分以外のｐ＋型コンタクト層１４および第３のｐ＋型バッファ層１３３を除去した。このようにして、第１のメサ構造（図１Ａに示すメサ構造（二段目のメサ構造）１９ｂに相当）を形成した（第１のメサ構造形成工程）。
【００７０】
前記マスクを除去した後に、前記第１のメサ構造を含むマスク（直径：３０μｍ、ネガレジストまたはＳｉＯ２）を形成した。この状態で、非選択エッチング液（ブロム・水またはブロム・メタノール等）を用いて、前記ｎ型半導体基板１１の途中までエッチングした。このようにして、第２のメサ構造（図１Ａに示すメサ構造１９ａに相当）を形成した（第２のメサ構造形成工程）。
【００７１】
前記マスクを除去した後に、形成された両メサ構造および前記ｎ型半導体基板１１の全面にパッシベーション膜１５（材料：ＳｉＮｘ）を形成した（パッシベーション膜形成工程）。
【００７２】
電極とのコンタクトをとるために、まず、前記パッシベーション膜１５の全面にマスク（ネガレジストまたはＳｉＯ２）を形成した。ついで、このマスクの前記ｐ＋型コンタクト層１４上に位置する部分を、直径５μｍの大きさで除去した。また、このマスクのｎ型半導体基板１１上に位置する一部を除去した。この状態で、バッファード・フッ酸等により、前記マスクが除去された部分に対応するパッシベーション膜１５を除去した。このようにして、電極を接続するための窓を形成した。つぎに、前記マスクを除去した後に、全面にＴｉ／ＡｕやＴｉ／Ｐｔ／Ａｕの順序で金属を形成して電極を形成した。形成された電極のうち、ｐ型電極およびｎ型電極に該当する部分にマスクを形成した。この状態で、ミリング装置等を用いて、アルゴンガス（アルゴンイオンビーム）を照射して、ｐ型電極およびｎ型電極に該当する以外の部分の金属を除去した。このようにして、前記ｐ＋型コンタクト層１４に接触させたｐ型電極１６と、前記ｎ型半導体基板１１に接触させたｎ型電極１７とを形成した（電極形成工程）。
【００７３】
つぎに、前記ｎ型半導体基板１１の前記ＡＰＤ層１２が形成されている側の面とは反対側の面を研磨して、前記ｎ型半導体基板１１を１５０μｍ程度まで薄くするとともに、この面に鏡面研磨を行い、鏡面化した（研磨工程）。
【００７４】
前記ｎ型半導体基板１１の鏡面化した面に、ｐ−ＣＶＤまたはスパッタ装置等を用いて、反射防止膜１８（ＳｉＮｘ膜、膜厚：２０００Å（２００ｎｍ）程度）形成した（反射防止膜形成工程）。このようにして、本実施例に用いる半導体受光素子１０を作製した。この半導体受光素子１０における前記半導体抵抗層１３の抵抗値は、１ｋΩと見込まれる。
【００７５】
〔半導体受光素子のパッケージ化〕
以下のようにして、図４Ａに示すように、この半導体受光素子１０をＣＡＮパッケージ化した。まず、絶縁体で形成され、表面に金属配線が形成されたチップキャリア４１を準備した。このチップキャリア４１上に、前記半導体受光素子１０を、バンプ（材料：ＡｕＳｎ等）を介して実装した。つぎに、ＣＡＮパッケージのステム４２と、キャップ４３とを準備した。前記チップキャリア４１に実装された半導体受光素子１０を、ステム本体４２ｃに搭載した。この状態で、金ワイヤボンド４４ａおよび４４ｂを介して、前記半導体受光素子１０の両電極と、ステム足４２ａおよび４２ｂとを電気的に接続した。前記キャップ４３を、前記ステム本体４２ｃに溶接して、前記半導体受光素子１０を封止した。このようにして、図４Ａに示すＣＡＮパッケージ化された半導体受光素子４００を作製した。この半導体受光素子に、さらに、レンズ等でアライメントして、光ファイバを溶接により接続した。
【００７６】
〔ゲーテッド・ガイガーモード動作の半導体受光装置の作製〕
前述のＣＡＮパッケージ化された半導体受光素子４００を、ゲートモード回路に電気的に接続した。このようにして、本実施例のゲーテッド・ガイガーモード動作の半導体受光装置６０を作製した。
【００７７】
〔ゲーテッド・ガイガーモード動作の半導体受光装置の動作〕
前記パッケージ化された半導体受光素子４００を、−４０℃程度に冷却した。このようにすることで、半導体受光素子の暗電流レベル（背景雑音レベル）を低減することができる。ＤＣバイアス電源６１の電圧を、ブレークダウン電圧Ｖｂ−３．０Ｖに設定した。ゲートパルス６５（振幅：５．０Ｖ、印加ゲート時間：５．０ｎ秒、繰り返し周波数：１００ＭＨｚ（パルス間隔：１０ｎ秒）を印加した。この状態で、１パルスあたり光子密度が、１．０光子となるように設定した光パルス信号を、前記ゲートパルス６５に同期させて照射した。このようにして、本実施例の半導体受光装置に光信号を検出させた。
本実施例の半導体受光装置では、前記半導体受光素子の容量（Ｃ）５２ｆＦと見込まれる。このため、パッシブ・クエンチ時間は、前記式（ＩＩ）より、０．３３ｎ秒（遮断周波数ｆｃ：３ＧＨｚ）と算出される。したがって、パッシブ・クエンチ時間が前記印加ゲート時間（５．０ｎ秒）より短い。この結果、例えば、ゲート印加開始から、２．０ｎ秒後にブレークダウンして１ｎ秒程度で振幅が上昇したとすると、２．０ｎ秒残した状態で、ブレークダウンを停止することができる。
また、光信号を検出した際、ゲートにあわせて光子検出がある一定の確率で発生する。バイアス電圧を再調整することにより、この確率を１０％程度に設定することができる。このようにすれば、ゲート印加開始直後からゲート印加終了０．５ｎ秒前までの、十分大きく成長した増倍信号に対してブレークダウンを停止できる。
【符号の説明】
【００７８】
１０、３０、４００      半導体受光素子
１１      ｎ型半導体基板（基板）
１２、３２      アバランシェ・フォトダイオード（ＡＰＤ）層（フォトダイオード層）
１３、３３      半導体抵抗層
１４、３４      ｐ＋型コンタクト層（ｐ型コンタクト層）
１５、３５      パッシベーション膜
１６、３６      ｐ型電極
１７      ｎ型電極
１８      反射防止膜
１９ａ、１９ｂ、３９ａ、３９ｂ、３９ｃ    メサ構造
２０、４０、４５      信号光
３１      受光部
３８      反射膜
４１      チップキャリア
４１ａ    チップキャリアのｐ型電極端子
４１ｂ    チップキャリアのｎ型電極端子
４２      ステム
４２ａ、４２ｂ      ステム足
４２ｃ    ステム本体
４２ｄ    Ｐ端子
４２ｅ    Ｎ端子
４３      キャップ
４４ａ、４４ｂ      金ワイヤボンド
５０      パッシブ・クエンチ型の半導体受光装置
５１、６１      ＤＣ電源
５２      電源電圧安定化コンデンサ
５３、６３      増幅器
５４、６４      光子検出信号
６０      ゲーテッド・ガイガーモード動作の半導体受光装置
６５      パターンジェネレータ
６６      ゲートパルス
６７      バイアスＴ
８１、８２      応答波形
９２      アバランシェ・フォトダイオード（ＡＰＤ）
９３、１０３    パッシブ・クエンチ用抵抗
９９      バイアス
１００    関連技術のパッシブ・クエンチ型の半導体受光装置
１０１    アバランシェ・フォトダイオード（ＡＰＤ）
１０４    信号電流の波形
１２１、３２１    第１のｎ＋型バッファ層
１２２、３２２    第２のｎ＋型バッファ層
１２３    ｉ型増倍層
１２４    ｐ＋型電界緩和層
１２５    ｐ−型光吸収層
１２６、３２６    第１のｐ＋型バッファ層
１３１、３３１    第２のｐ＋型バッファ層
１３２、３３２    ｐ−型バッファ層
１３３、３３３    第３のｐ＋型バッファ層
３２３    ｎ−型光吸収層
３２４    ｎ＋型電界緩和層
３２５    ｎ−型増倍層
Ａ１、Ａ２、Ｂ１、Ｂ２      外周上の点
Ｃ１、Ｃ２、Ｃ３、Ｃ４      キャパシタンス
Ｌ１、Ｌ２、Ｌ３、Ｌ４      インダクタンス
【図１Ａ】
2011108852.tif 000004
【図１Ｂ】
2011108852.tif 000005
【図１Ｃ】
2011108852.tif 000006
【図２Ａ】
2011108852.tif 000007
【図２Ｂ】
2011108852.tif 000008
【図２Ｃ】
2011108852.tif 000009
【図２Ｄ】
2011108852.tif 000010
【図２Ｅ】
2011108852.tif 000011
【図３Ａ】
2011108852.tif 000012
【図３Ｂ】
2011108852.tif 000013
【図４Ａ】
2011108852.tif 000014
【図４Ｂ】
2011108852.tif 000015
【図５】
2011108852.tif 000016
【図６】
2011108852.tif 000017
【図７】
2011108852.tif 000018
【図８】
2011108852.tif 000019
【図９】
2011108852.tif 000020
【図１０】
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