【事件の表示】
　特願２０１４−５１８５５０「複数ダイ相互接続冗長制御を自己アニールするための方法および装置」拒絶査定不服審判事件〔平成２５年　１月１０日国際公開，ＷＯ２０１３／００６２１１，平成２６年１０月１６日国内公表，特表２０１４−５２７７３１〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　出願の経緯と本願発明
　本願は，２０１２年２月８日（パリ条約による優先権主張外国庁受理　２０１１年７月５日　米国）を国際出願日とする出願であって，平成２７年５月２８日付けで拒絶理由の通知がされ，これに対して同年８月１９日付けで手続補正がされたが，平成２８年１月２６日付けで拒絶査定（原査定）がされ，これに対し，同年５月３０日に拒絶査定不服審判が請求されると同時に手続補正がされたものである。
　そして，請求項１に係る発明は，明細書，特許請求の範囲及び図面の記載からみて，平成２８年５月３０日付けの手続補正書により補正された特許請求の範囲の請求項１に記載された次のとおりのもの（以下，「本願発明」という。）と認める。
　
「　複数ダイデバイスの第１のダイと第２のダイとを相互接続するための装置であって，
　前記複数ダイデバイスの前記第１のダイとインターフェイスするマスタ制御ブロックと，
　前記複数ダイデバイスの前記第２のダイとインターフェイスするスレーブ制御ブロックと，
　前記スレーブ制御ブロックに結合された第１のメモリと，
　前記マスタ制御ブロックに結合された第２のメモリと，
　前記第１のダイと前記第２のダイとの間の複数のμバンプとを備え，
　前記マスタ制御ブロックおよび前記スレーブ制御ブロックは，前記μバンプのうち１つを欠陥μバンプとして同定し，同定された前記欠陥μバンプに対応する第１の値を前記第１のメモリに記憶し，同定された前記欠陥μバンプに対応する第２の値を前記第２のメモリに記憶し，前記第１および第２のメモリに記憶される前記値に少なくとも部分的に基づいて，前記欠陥μバンプの機能性を前記複数のμバンプのうち別の１つの機能性で置き換えるように構成され，前記第１のメモリと前記第２のメモリとが前記μバンプの１つのためのメモリの対を構成し，前記装置はさらに他のマイクロバンプ各々のための追加のメモリの対を含み，
　前記スレーブ制御ブロックはスレーブクロック周波数で動作し，前記マスタ制御ブロックはマスタクロック周波数で動作し，前記マスタクロック周波数は前記スレーブクロック周波数とは異なる，装置。」
第２　引用例，引用発明等 
１　引用例について
　原査定の拒絶の理由に引用された米国特許出願公開第２０１０／００６０３１０号明細書（以下，「引用例」という。）には，「Systems and Methods Utilizing Redundancy in Semiconductor Chip Interconnects」（発明の名称）（［当審仮訳］半導体チップ相互接続において冗長性を使用するシステム及び方法）に関して，図面とともに以下の事項が記載されている。
ア　「TECHNICAL FIELD 
[0002] The present disclosure generally relates to semiconductor chips and, more specifically, to redundant interconnects in semiconductor chips.
BACKGROUND 
[0003] Current technology employs stacking semiconductor chips (e.g., microprocessors, digital signal processors, etc.) or arranging the chips side-by-side. Communication between the chips is sometimes achieved by connecting them using bond wires that hang loose outside of the die space of the chips. Other embodiments use Through Silicon Vias (TSVs) instead of, or in addition to, bond wires. Bond wires, TSVs, and the like are generally referred to as interconnects.
[0004] As die stacks use more and more interconnects, issues of failure and yield are presented. For instance, if a failure rate for a particular high-density interconnect is one in one thousand, and there are one thousand of the high-density interconnects in each device, then on average every device should experience an interconnect failure. Such a low yield is generally considered to be unacceptable.
（…中略…）
BRIEF SUMMARY 
[0006] Various embodiments of the present disclosure include an integrated circuit (IC) that comprise a primary interconnect and a redundant interconnect and circuitry connecting the primary and redundant interconnects allowing selection of the redundant interconnect to bypass the primary interconnect.
[0007] In another example, a system includes a primary interconnect and a redundant interconnect, a module testing for operability of the primary interconnect, and circuitry selecting the redundant interconnect. The redundant interconnect is used in parallel with the primary interconnect when a result of the testing indicates operability of the primary interconnect.
[0008] In another example, a method includes testing the primary interconnect for operability, through the testing, discerning a failure in the primary interconnect, and selecting the redundant interconnect to reroute a signal path through the redundant interconnect.」（第１ページ）
（［当審仮訳］
技術分野
［０００２］　本開示は，一般的に，半導体チップに関し，より具体的には，半導体チップにおける冗長的な相互接続に関するものである。
背景
［０００３］　現在の技術は，半導体チップ（例えば，マイクロプロセッサ，デジタル信号プロセッサなど）を積層し，又は，横に並べる方式を採用している。チップ間の通信は，チップのダイ空間の外側に固定されずに垂れ下がるボンドワイヤを用いてチップを接続することにより実現される場合がある。他の実施形態においては，ボンドワイヤに替えて，又はこれに加えて，シリコン貫通ビア（ＴＳＶｓ）を使用する。ボンドワイヤ，ＴＳＶｓ等は，一般に，「相互接続」（interconnects）と称する。
［０００４］　ダイスタックは，非常に多くの相互接続を使用するため，不良及び歩留まりの問題が生じる。例えば，特に高密度の相互接続の不良率が１０００分の１であり，各デバイスに１０００個の相互接続があれば，平均して各デバイスが相互接続不良を有することとなる。そのような低い歩留まりは，一般的には受容することができない。
（…中略…）
概要
［０００６］　本開示の様々な実施形態は，一次的な相互接続及び冗長的な相互接続を含む集積回路（ＩＣ）並びに一次的な相互接続を迂回して冗長的な相互接続を選択することを可能とする，一次的な及び冗長的な相互接続を接続する回路を含む。
［０００７］　別の例において，システムは，一次的な相互接続及び冗長的な相互接続，一次的な相互接続の使用可能性（operability）を試験するモジュール，並びに，冗長的な相互接続を選択する回路を含む。冗長的な相互接続は，試験結果が一次的な相互接続が使用可能であることを示しているときには，一次的な相互接続と並列して使用される。
［０００８］　別の例において，方法は，一次的な相互接続の操作可能性を試験し，この試験を介して，一次的な相互接続における不良を識別し，冗長的な相互接続を通る信号経路に経路変更するように，冗長的な相互接続を選択することを含む。）
イ　「[0032] FIG. 1 is an illustration of the exemplary system 100, adapted according to one embodiment of the disclosure. The system 100 includes the TSVs 101-106. It should be noted that while the examples illustrated herein show TSVs, the embodiments are not limited to TSVs but can include any type of interconnect, such as bond wires, routing through RDLs, and the like.
[0033] The system 100 includes the primary TSVs 101, 103, and 105 and also includes the redundant TSVs 102, 104, and 106. The TSVs 101-106 provide for inter-die communication in a stack of dies, though the dies are not shown for convenience of illustration. The Xs in each of the TSVs 101-106 are contacts, such as solder balls or bumps, and each of the TSVs 101-106 extends through the silicon substrate of at least one die. The system 100 shows 1:1 redundancy, which is merely one redundancy scheme out of many possible redundancy schemes.」（第２ページ）
（［当審仮訳］
［００３２］　図１は，例示的なシステム１００を示す図で，本発明の実施形態にかかるものである。システム１００は，ＴＳＶ１００−１０６を備えている。ここで示された実施例は，ＴＳＶを示しているが，実施形態は，ＴＳＶに限定されず，ボンドワイヤ，ＲＤＬを介した経路等の任意のタイプの相互接続であり得ることに留意されたい。
［００３３］　システム１００は，一次的なＴＳＶ１０１，１０３及び１０５を含み，また，冗長的なＴＳＶ１０２，１０４及び１０６も含む。ＴＳＶ１０１−１０６は，スタックダイにおけるダイ間通信を提供する。ただし，ダイは，便宜上，図示していない。ＴＳＶ１０１−１０６の各々における”Ｘ”は，ソルダーボール又はバンプのような接点であり，ＴＳＶ１０１−１０６の各々は，少なくとも１つのダイのシリコン基板まで延在している。システム１００は，１：１の冗長性を示し，これは，多くの可能な冗長方式の中の１つの冗長性方式にすぎない。）
ウ　「[0038] FIG.7 is an illustration of the exemplary system 700, adapted according to one embodiment of the disclosure. The system 700 includes at least two stacked dies, which are not shown for convenience of illustration. The system 700 also includes the TSVs 701-705, where the TSV 705 is a redundant TSV. The system 700 also includes the muxes 711-714 and 722-724, which route signal paths. Although not shown in FIG.7, it is understood that the muxes 711-714 and 722-724 are controlled by logic, either internal or external to the chip.
[0039] In this example, the TSV 702 is defective, as shown by the large X. The muxes 712-714 and 723-724 are controlled to create signal paths (shown as dashed lines) which bypass the defective TSV 702. TSV 703 carries the signal that would ordinarily go through the TSV 702 but for the failure of the TSV 702. The TSV 704 carries the signal that would ordinarily pass through the TSV 703, and the TSV 705 carries the signal that would ordinarily pass through the TSV 704. This pattern can be referred to as offset, where the signal paths for the TSVs 702, 703, and 704 are all offset by one place so that the corrective action for the TSV 702 ripples through some of the other TSVs. While not explicitly shown herein, a mux driving TSV 701 can be optionally included to reduce current leakage if the TSV 701 is leaky or shorted. The additional mux can switch TSV 701 to either a high or low state, whichever is desirable to eliminate or minimize the power leakage.」（第３ページ）
（［当審仮訳］
［００３８］　図７は，例示的なシステム７００を示す図で，本発明の一実施形態に係るものである。システム７００は，少なくとも２個の積層されたダイ（便宜上図示しない）を含む。システム７００はまた，ＴＳＶ７０１−７０５（ＴＳＶ７０５は，冗長的なＴＳＶである。）を含む。システム７００はまた，信号経路をルーティングするマルチプレクサ７１１−７１４及び７２２−７２４を含む。図７には示されないが，マルチプレクサ７１１−７１４及び７２２−７２４は，チップの内部又は外部による論理により制御される。
［００３９］　本例は，ＴＳＶ７０２が欠陥である（大きな「Ｘ」により示される。）場合である。マルチプレクサ７１２−７１４及び７２３−７２４は，欠陥のＴＳＶ７０２をバイパスする信号経路（点線で示す。）を生成するように制御される。ＴＳＶ７０３は，ＴＳＶ７０２が欠陥でない通常時にＴＳＶ７０２を通るべき信号を搬送する。ＴＳＶ７０４は，通常時にＴＳＶ７０３を通るべき信号を搬送し，ＴＳＶ７０５は，通常時にＴＳＶ７０４を通るべき信号を搬送する。このようなパターンを「オフセット」と称する。すなわち，ＴＳＶ７０２のための補正動作は，いくつかの他のＴＳＶに波及するため，ＴＳＶ７０２，７０３及び７０４のための信号経路は，すべて１つの位置だけオフセットする。ここでは明示しないが，もし，ＴＳＶ７０１に電流漏洩又は短絡のおそれがある場合は，電流漏洩を削減するためにＴＳＶ７０１を駆動するマルチプレクサを，オプションとして付加してもよい。付加的なマルチプレクサは，ＴＳＶ７０１をハイ又はローのいずれかの状態，すなわち，電力漏洩を削減又は最小化する望ましい方にスイッチすることができる。）
エ　「[0041] FIG. 8A is an illustration of the exemplary system 800, adapted according to one embodiment of the disclosure. The system 800 includes the TSVs 801-805, the muxes 811-815 and 821-825, and the controlling components 831-835 and 841-845. In FIG.8A, all TSVs are operational, and each of the TSVs 801-804 conveys a signal on a respective signal path, as shown in dashed lines. The TSV 805 is a redundant TSV and may either carry no signal or may be used to increase signal bandwidth when redundancy isn't necessary. In an example embodiment, the system 800 can be included in a chip that has a built-in self test(BIST) or built-in self repair(BISR) that is performed periodically or at startup, or built-in redundancy analysis(BIRA) that is performed during manufacturing testing.
[0042] In FIG.8B, the TSV 802 is determined to be defective (e.g., from testing at startup) and, thus, the system 800 reroutes the signal that would otherwise be conveyed by the TSV 802. The system 800 then configures the controlling components to set the select inputs of the muxes 813-815 and 822-824 to 1, thereby achieving an offset pattern similar to that illustrated in FIG.7.
[0043] In FIG.8A, the muxes 815 and 825 are shown receiving a signal d, which is a testing signal. In the case of FIG.8B, it is determined that the TSV 802 is defective, and the system performs a built-in repair by rerouting the signal paths. The built-in self testing and repair can be controlled by hardware and/or software internal or external to the chip. In this particular example, the control devices 831-835 and 841-845 send control signals to the muxes 811-815 and 821-825. The control devices 831-835 and 841-845 are themselves controlled by signals on the control lines 850 and 860 from Built-In Redundancy Analysis(BIRA) and Built-In Self Repair(BISR) unit 890, which may be a logic device that analyzes failures and controls routing and rerouting of signal paths. Analysis and self-repair tasks can be performed by the same or different units. While the embodiments of FIGS.8A and B show the control devices 831-835 and 841-845 in a scan chain arrangement, other embodiments may use different arrangements. For instance, as explained in detail below, FIG.9 shows an embodiment that employs one large mux at the top of the circuit.」（第３ページ）
（［当審仮訳］
［００４１］　図８Ａは，例示的なシステム８００を示す図で，本発明の実施形態に係るものである。システム８００は，ＴＳＶ８０１−８０５，マルチプレクサ８１１−８１５と８２１−８２５，並びに，制御要素８３１−８３５及び８４１−８４５を備えている。図８Ａにおいては，すべてのＴＳＶは使用可能であり，ＴＳＶ８０１−８０４の各々は，それぞれの信号経路上の信号を，破線で示すように搬送する。ＴＳＶ８０５は，冗長的なＴＳＶであり，いずれの信号も搬送しなくてもよく，あるいは，冗長性が必要でないときに，信号の帯域幅を増加させるために使用してもよい。一実施形態では，システム８００は，ビルトイン自己試験（built-in self test：ＢＩＳＴ），定期的に又は起動時に実行されるビルトイン自己修復（built-in self repair：ＢＩＳＲ），又は，製造試験中に実行されるビルトイン冗長性解析（built-in redundancy analysis：ＢＩＲＡ）を有するチップに含むことができる。
［００４２］　図８Ｂにおいては，ＴＳＶ８０２が欠陥と判定される（例えば，起動時の試験から）と決定され，よって，システム８００が，欠陥と判定されなかった場合にはＴＳＶ８０２により搬送されるべき信号を経路変更する。システム８００は，次いで，マルチプレクサ８１３−８１５及び８２２−８２４に”１”を選択的に入力し，図７に図示したようなオフセットパターンを実現する。
［００４３］　図８Ａにおいて，マルチプレクサ８１５及び８２５が試験信号”ｄ”を受信することが示されている。図８Ｂの場合には，ＴＳＶ８０２が欠陥と判定され，システムは，信号経路を変更して，ビルトイン修復を実行する。ビルトイン自己試験及び修復は，チップ内部又は外部のハードウェア及び／又はソフトウェアによって制御することができる。この特定の例において，制御装置８３１−８３５及び８４１−８４５は，それら自身が，ビルトイン冗長性解析（ＢＩＲＡ）及びビルトイン自己修復（ＢＩＳＲ）ユニット８９０からの，制御線８５０及び８６０上の信号によって制御される。このユニットは，障害を解析し，信号経路の経路及び経路変更を制御する論理デバイスである。解析及び自己修復タスクは，同じ又は異なるユニットによって実行される。図８Ａ及び図８Ｂの実施形態においては，制御装置８３１−８３５及び８４１−８４５はスキャンチェーンを構成を採っているが，他の実施形態として，異なる構成を採ってもよい。例えば，以下に説明するように，図９は，回路の上部に１つの大きなマルチプレクサを採用した例である。
オ　「[0048] FIG.12 is an illustration of the exemplary system 1200 adapted according to one embodiment of the disclosure. The system 1200 shows a configuration for testing equipment or hardware that can be used by some embodiments to test for defects in interconnects. However, for clarity of illustration other circuitry (such as muxes and flip-flops shown in the embodiments described above), is not shown, but it is understood that such circuitry can be included in various embodiments. The system 1200 includes the TSVs 1201 and 1202. The TSV 1201 is connected to the registers 1203 and 1204, and a signal can be driven from the register 1203 to the register 1204. Similarly, for the TSV 1202, a signal can be driven from the register 1205 to the register 1206. In this example data moves from test processor 1210 to test processor 1220, however, using similar configurations data can be moved from test processor 1220 to test processor 1210 or any combination thereof, including bi-directional data transfer, depending on the processors' 1210, 1220 directional control through the TSVs 1201 and 1202. In this example, a value is driven from the registers 1203 and 1205 to the registers 1204 and 1206 (respectively). The test processor 1220 checks the registers 1204 and 1206 to see if the correct values are stored therein. If the values do not match the interconnect is considered defective, and the signal path is rerouted utilizing a redundant interconnect. ERC (error-correcting codes) may also be used, especially in the most critical high speed and low latency interconnect applications to choose between redundant vias. The system 1200 is shown with two interconnects, but it is understood that the configuration is scalable for a larger number of components. In fact, any of the embodiments shown herein are scalable and adaptable for any of a variety of uses.
[0049] The circuit topology in FIG.12 is not limited to test equipment, but applies to any testing regardless of whether the source of the stimulus or the destination of the response is equipment, a test processor, a software routine in a general processor, a circuit, an external device, or device within the same package. In one embodiment, test or other critical signals between devices within the same package are connected using the schemes shown in FIGS. 1 through 5, to increase reliability, while the remaining less critical signals use the configurations shown in FIGS.7 through 11. Non-critical signals may have no redundancy at all.
[0050] FIG.12 shows an embodiment in a shift configuration with a test processor. Other embodiments can be constructed in a parallel configuration and/or using another type of processor, such as a general purpose processor.
[0051] Various embodiments of the disclosure include methods for self test and self repair that utilize redundant interconnects. A defect can either be detected by an external device or by an on-board or on-chip error detection unit. Further, a tristate mux implementation may also be used.
[0052] One method for driving the interconnect is by using a register cell or a boundary register cell. The Registers 1203-1206 are illustrative of flip-flops, scan flops, or boundary scan registers. Register cells and flip-flops ultimately receive their data from a test unit or other processing unit containing the test algorithm. The register cell or flip-flop can either send a signal to, or receive a signal from, the interconnect depending on its configuration. As shown in FIG.12, the registers 1203-1206 can also be configured as scan cells, in which case the registers 1203-1206 can be arranged in scan chains, with each scan cell capable of sending data to one or more other scan cells in its scan chain. Thus, all the output register cells on both sides of a die-to-die interface can be loaded with data and then propagated and captured on the other side of the interface. Such process can be performed using any of various configurations, such as through a serial chain, in parallel, or in multiple parallel chains. A parallel approach can be used to save time. As illustrated in FIG.12, a serial approach can be used to reduce area overhead and simplify the interface to the register cell. The data can be sent either directly or indirectly to the register cell.」（第４ページ）
（［当審仮訳］
［００４８］　図１２は，本発明の一実施形態に従って適合された例示的なシステム１２００の図である。システム１２００は，いくつかの実施形態によって使用することができ，相互接続における欠陥を試験するための試験装置又はハードウェアの構成を示す。図を見やすくするために他の回路（上記実施形態で示したマルチプレクサ及びフリップフロップ等）は図示していないが，このような回路は，様々な実施形態に含まれ得ることは理解されよう。システム１２００は，ＴＳＶ１２０１及び１２０２を含む。ＴＳＶ１２０１は，レジスタ１２０３及び１２０４に接続されており，信号は，レジスタ１２０３からレジスタ１２０４へ搬送される。同様に，ＴＳＶ１２０２に関して，信号は，レジスタ１２０５からレジスタ１２０６へ搬送される。この例において，データは，試験プロセッサ１２１０から試験プロセッサ１２２０に移動するが，同様の構成を使用すれば，データは，試験プロセッサ１２２０から試験プロセッサ１２１０への移動，又は，双方向データ転送も含め，プロセッサ１２１０及び１２２０によるＴＳＶ１２０１及び１２０２を介した方向制御に依存するいかなる組み合わせによる移動も可能である。この例において，レジスタ１２０３及び１２０５のそれぞれからレジスタ１２０４及び１２０６のそれぞれに，値が搬送される。試験プロセッサ１２２０は，正しい値が格納されているかどうか，レジスタ１２０４及び１２０６をチェックする。値が一致しない場合，相互接続は欠陥と判断され，冗長的な相互接続を利用する経路に信号経路が変更される。冗長的なビアの間から選択する，最もクリティカルな高速かつ低遅延相互接続への応用においては特に，ＥＲＣ（エラー訂正符号）もまた使用される。システム１２００は，２つの相互接続が図示されるが，要素の数に応じて，コンフィギュレーションはスケーラブルであることが理解されよう。実際，ここで示される実施例は，使用のいかなる多様性に対しても，スケーラブルで適応的である。
［００４９］　図１２の回路トポロジは，試験“機器”（equipment）に限定されるのものではなく，刺激源又は応答先が装置，試験プロセッサ，汎用プロセッサ内のソフトウェアルーチン，回路，外部デバイス，又は同一パッケージ内のデバイスであるか否かにかかわらず，いかなる試験にも適用される。一実施形態では，同一のパッケージ内のデバイス間の試験信号等のクリティカルな信号については，接続信頼性を高めるために，図１ないし図５に示した方法を使用し，それ以外のそれほどクリティカルでない信号は，図７ないし図１１に示した構成を使用する。非クリティカルな信号は，全く冗長性を有していなくてもよい。
［００５０］　図１２は，試験プロセッサを伴うシフト構成の実施例である。他の実施形態は，並列構成において及び／又は他のタイプのプロセッサ，汎用プロセッサなどを用いて構成することができる。
［００５１］　開示の様々な実施形態は，冗長的な相互接続を利用する自己試験及び自己修復のための方法を含む。欠陥は，外部デバイスもしくはオンボード又はオンチップのエラー検出ユニットによって検出することができる。さらに，３状態マルチプレクサによる実装も可能である。
［００５２］　相互接続を駆動する１つの方法は，レジスタセル又は境界レジスタセルを使用することである。レジスタ１２０３−１２０６は，例えば，フリップフロップ，スキャンフロップ，又は境界スキャンレジスタである。レジスタセル及びフリップフロップは，最終的には，試験ユニット又は試験アルゴリズムを含む他の処理ユニットからのデータを受信する。レジスタセル又はフリップフロップは，その構成に応じて相互接続との間で，信号を送信又は送信することができる。図１２に示すように，レジスタ１２０３−１２０６は，スキャンセルとしても構成することができ，この場合，レジスタ１２０３−１２０６は，各スキャンセルが，データを１つ以上の他のスキャンセルにデータを送信することができるスキャンチェーンに配置することができる。よって，ダイ間のインタフェースの両側の全ての出力レジスタセルは，データをロードすることができ，その後，データは伝播され，他の側のインタフェースに捕捉される。このような処理は，シリアルチェーン，並列チェーン，複数の並列チェーンなど，様々な構成を使用して実行することができる。並列方式は，時間を節約することができる。図１２に示すように，シリアル方式は，面積オーバヘッドを削減し，レジスタセルに対するインタフェースを単純化するために使用することができる。データは，直接に又は間接的にレジスタセルに送信することができる。）
カ　「
」（Sheet 1 of 18）
キ　「
」（Sheet 5 of 18）
ク　「
」（Sheet 6 of 18）
ケ　「
」（Sheet 7 of 18）
コ　「
」（Sheet 11 of 18）
　以下，前記アないしコの記載及び本願の優先日における技術常識を考慮しつつ，引用例に記載された技術事項について検討する。
ａ．前記アの特に［０００６］及び［０００７］，前記イの［００３３］，前記ク（図８Ａ）並びに前記ケ（図８Ｂ）より，引用例には，スタックダイにおけるダイ（ダイｎとダイｎ＋１）間を相互接続するための冗長的なシステムが記載されている。
　よって，引用例には，「スタックダイにおけるダイｎとダイｎ＋１とを相互接続するための冗長的なシステム」が記載されているといえる。
ｂ．前記イ，前記カ（図１）等より，前記システムにおいて，ダイ間は，シリコン貫通ビア（ＴＳＶ）により相互接続され，かつ，ＴＳＶは，２つのバンプ（”Ｘ”印）を介して各ダイに接続されているといえる。
ｃ．前記ウ及び前記キ（図７）より，前記システムの基本原理は，一次的なＴＳＶ（一次ＴＳＶ）と，冗長的なＴＳＶ（冗長ＴＳＶ）を備え，一次的なＴＳＶの一つが欠陥である場合に，その欠陥ＴＳＶをバイパスして，欠陥ＴＳＶ及び当該欠陥ＴＳＶよりも冗長ＴＳＶ側に入力される信号を，一次ＴＳＶの方に１つずつオフセットするようにマルチプレクサを制御して，信号経路を変更することである。
ｄ．前記ウ，前記ク（図８Ａ）及び前記ケ（図８Ｂ）より，前記システムの詳細な構成は，ダイｎ側に，マルチプレクサ８２１〜８２５及びレジスタ８４１〜８４５を備え，ダイｎ＋１側にマルチプレクサ８１１〜８１５及びレジスタ８３１〜８３５を備え，マルチプレクサ８１１〜８１４のそれぞれと，マルチプレクサ８２１〜８２４のそれぞれの間に，一次ＴＳＶ８０１〜８０４が接続され，マルチプレクサ８２１〜８２５及び８１１〜８１５のそれぞれは，レジスタ８４１〜８４５及び８３１〜８３５の出力により制御され，さらに，レジスタ８４１〜８４５及び８３１〜８３５と制御線８６０及び８５０を介して接続され，前記レジスタを制御し，障害を解析し，信号経路を制御する論理デバイスである，ビルトイン冗長性解析（ＢＩＲＡ）及びビルトイン自己修復（ＢＩＳＲ）ユニット（８９０）（図８Ａ及び図８Ｂにならって，以降は，「ＢＩＲＡユニット」と称することとする。）を備えるものである。
ｅ．前記ウの［００４３］より，前記ケ（図８Ｂ）は，「ＴＳＶ８０２が欠陥と判定され」た場合を示す図であり，この図８Ｂによると，欠陥ＴＳＶ８０２に接続される，ダイｎ側のマルチプレクサ８２２には，「１」が入力されることにより欠陥ＴＳＶ８０２からの出力をバイパスすることが見て取れ，よって，当該マルチプレクサ８２２に「１」を出力するレジスタ８４２には，「１」が記憶されていることは明らかである。
　同様に，欠陥ＴＳＶ８０２の１つ右側（冗長ＴＳＶ８０５側）のＴＳＶ８０３に接続される，ダイｎ＋１側のマルチプレクサ８１３には，「１」が入力されることにより欠陥ＴＳＶ８０２への入力をバイパスすることが見て取れ，よって，当該マルチプレクサ８１３に接続され，ダイｎ＋１側のマルチプレクサ８１３に「１」を出力するレジスタ８３３には，「１」が記憶されていることは明らかである。
　同様に，ダイｎ側におけるレジスタ８４３及び８４４と，ダイｎ＋１側におけるレジスタ８３４及び８３５には，「１」が記憶され，このことにより，前記ｃ．で検討した「オフセット」が実現されているといえる。
　前記ｄ．の検討を考慮すれば，レジスタの制御は，ＢＩＲＡユニットが行うものであるから，各レジスタに対するデータの記憶を当該ＢＩＲＡユニットが行うことは自明である。
ｆ．前記エ及び前記コ（図１２）より，前記システムの変形例の構成は，ダイｎ側のレジスタ１２０４と１２０６及び試験プロセッサ１２２０をシリアルに接続し，ダイｎ＋１側のレジスタ１２０３と１２０５及び試験プロセッサ１２１０をシリアルに接続し，レジスタ１２０３と１２０４との間をＴＳＶ１２０１により相互接続し，レジスタ１２０５と１２０６との間をＴＳＶ１２０２により相互接続し，試験プロセッサ１２１０からロードされたデータが，レジスタ１２０３及び１２０５のそれぞれから，ＴＳＶ１２０１及び１２０２のそれぞれを介して，レジスタ１２０４及び１２０６のそれぞれに伝搬し，試験プロセッサ１２２０が，正しいデータが格納されているかどうかをチェックすることにより，ＴＳＶの欠陥を判定するものである。
　ここで，前記ク（図８Ａ）及び前記ケ（図８Ｂ）に係る前記システムの詳細な構成において，ダイｎ側のレジスタ８４１〜８４５，ダイｎ＋１側のレジスタ８３１〜８３５は，ＢＩＲＡユニットを含めて，実質的にチェーン接続されているといえるから，前記変形例の構成は，前記システムの詳細な構成において，ＢＩＲＡユニットを，ダイｎ側の試験プロセッサ１２２０と，ダイｎ＋１側の試験プロセッサ１２１０とに分けたものといえる。そのような構成によれば，試験プロセッサ１２２０は，直接又は間接的に，レジスタ８４１〜８４５と接続し，試験プロセッサ１２１０は，レジスタ８３１〜８３５に接続し，試験プロセッサ１２１０は，一次ＴＳＶ８０１〜８０４のそれぞれと接続するレジスタ８３１〜８３４のそれぞれにデータをロードし，試験プロセッサ１２２０は，一次ＴＳＶ８０１〜８０４のそれぞれと接続するレジスタ８４１〜８４５のデータをチェックすることにより，一次ＴＳＶ８０１〜８０４の欠陥を判定するものといえる。また，一次ＴＳＶのいずれかに欠陥があると判定された場合における，レジスタへのデータの記憶は，ダイｎ側のレジスタについては，試験プロセッサ１２２０が，また，ダイｎ＋１のレジスタについては，試験プロセッサ１２１０が行うこととなることは自明である。
　前記アないしケ及びａ．ないしｆ．の検討から，引用例には，以下の発明（以下，「引用発明」という。）が記載されていると認める。
「　スタックダイにおけるダイｎとダイｎ＋１とを相互接続するための冗長的なシステムであって，
　前記スタックダイにおけるダイｎ側の試験プロセッサ１２２０と，
　前記スタックダイにおけるダイｎ＋１側の試験プロセッサ１２１０と，
　前記試験プロセッサ１２２０と接続されたレジスタ８４２と，
　前記試験プロセッサ１２１０と接続されたレジスタ８３１と，
　前記ダイｎと前記ダイｎ＋１との間に接続された複数のシリコン貫通ビア（ＴＳＶ）８０１〜８０５と，ここで，前記各ＴＳＶは，バンプを介して前記ダイｎ及びダイｎ＋１と接続され，
　試験プロセッサ１２１０は，一次ＴＳＶ８０１〜８０４のそれぞれと接続するレジスタ８３１〜８３４のそれぞれにデータをロードし，試験プロセッサ１２２０は，一次ＴＳＶ８０１〜８０４のそれぞれと接続するレジスタ８４１〜８４５のデータをチェックすることにより，一次ＴＳＶ８０１〜８０４の欠陥を判定し，一次ＴＳＶ８０２に欠陥があると判定された場合には，試験プロセッサ１２２０は，欠陥と判定された前記一次ＴＳＶ８０２（欠陥ＴＳＶ）に接続するレジスタ８４２に「１」を記憶し，試験プロセッサ１２１０は，前記欠陥ＴＳＶの１つ冗長ＴＳＶ側の一次ＴＳＶ８０３に接続するレジスタ８３３に「１」を記憶するとともに，一次ＴＳＶ８０３及びＴＳＶ８０４に接続するレジスタ８４３及び８４４，並びに，一次ＴＳＶ８０４及び冗長ＴＳＶ８０５に接続するレジスタ８３４及び８３５のそれぞれにも「１」を記憶することにより，前記欠陥ＴＳＶをバイパスして，前記欠陥ＴＳＶ及び前記欠陥ＴＳＶよりも冗長ＴＳＶ側に入力される信号を，一次ＴＳＶの方に１つずつオフセットするように信号経路を変更する，システム。」
２　周知例について
　原査定の拒絶の理由に引用された米国特許出願公開第２０１０／０２９５６００号明細書（以下，「周知例」という。）には，「Method and Apparatus for Providing Through Silicon VIA (TSV) Redundancy」(発明の名称）（［当審仮訳］シリコン貫通ビア（ＴＳＶ）冗長性を提供するための方法及び装置）に関して，図面とともに以下の事項が記載されている。
サ　「[0003] Connections may be formed between circuit elements on a first die and circuit elements on a die stacked on the first die by using through silicon vias (TSV's). As the name suggest, a TSV is a conductive via formed through a layer of silicon that provides electrical connections between elements on both sides of the via. A conventional die stacking arrangement using TSV's is illustrated in FIG. 1. A first die 100 includes a substrate 102 on which conventional layers of circuitry are formed and a top metal layer 104. A through silicon via 106 is formed in the substrate 102 by conventional processes, which may involve thinning the substrate to expose an end of the TSV 106, and a redistribution layer 108 is added to the side of the substrate opposite the conventional layers of circuitry. A microbump 110 may be formed on the redistribution layer to provide an electrical connection to the TSV 106. A second die 112 that is to be stacked on the first die 100 includes a substrate 114, a top metal layer 116, and a microbump 118. Electrical connections are formed between the first die 100 and the second die 112 by inverting the second die 112 and connecting the microbump 118 on the second die 112 with the microbump 110 on the first die 100.」（第３ページ）
（［当審仮訳］
［０００３］　接続は，第１の第上の回路素子と，シリコン貫通ビア（ＴＳＶ’ｓ）を使用することによって第１のダイ上に積み重ねられたダイ上の回路要素との間に形成することができる。名前が示唆するように，ＴＳＶは，ビアの両側の要素間の電気的接続を提供するシリコンの層を通して形成された導通性ビアである。ＴＳＶを使用する従来のダイスタックの構成が図１に示されている。第１のダイ１００は，従来の回路層が形成される基板１０２と，上部金属層１０４を含む。シリコン貫通ビア１０６は，基板１０２を薄くしてＴＳＶ１０６の端部を露出させ，基板の，従来の回路層の反対側に再配線層１０８が付加するといった従来のプロセスにより基板１０２内に形成される。マイクロバンプ１１０は，ＴＳＶ１０６に電気接続を提供するために，再配線層上に形成することができる。第１のダイ１００上に積み重ねられる第２のダイ１１２は，基板１１４，上部金属層１１６，及びマイクロバンプ１１８を備える。第１のダイ１００と第２のダイ１１２との第の電気接続は，第２のダイ１１２を反転して第２のダイ１１２上のマイクロバンプ１１８を第１のダイ１１０上のマイクロバンプ１１０とを接続することにより形成される。）
シ　「
」（sheet 1 of 6）
　前記サ及びシ並びに本願の優先日における技術常識から，周知例には，以下の事項（以下，「周知事項」という。）が記載されていると認める。
「　第１の第と第２のダイとの間をマイクロバンプにより接続すること。」
第３　対比・判断
１　対比
　本願発明と引用発明とを対比する。
（ア）引用発明において，「スタックダイ」は，複数のダイを積み重ねたデバイスであるから，本願発明における「複数ダイデバイス」に相当する。
　また，引用発明における「相互接続するための冗長的なシステム」は，「相互接続するための装置」といい得るものである。
（イ）本願発明における「前記複数ダイデバイスの前記第１のダイとインターフェイスするマスタ制御ブロック」及び「前記複数ダイデバイスの前記第２のダイとインターフェイスするスレーブ制御ブロック」のそれぞれと，引用発明における「前記スタックダイにおけるダイｎ側の試験プロセッサ１２２０」及び「前記スタックダイにおけるダイｎ＋１側の試験プロセッサ１２１０」のそれぞれとは，「前記複数ダイデバイスの第１の制御要素」及び「前記複数ダイデバイスの第２の制御要素」である点において共通する。
（ウ）引用発明における「結合」は，「接続」と同義であり，また，引用発明における「レジスタ」は，「メモリ」の一種である。
　そうすると，前記（イ）を考慮すれば，本願発明における「前記スレーブ制御ブロックに結合された第１のメモリ」及び「前記マスタ制御ブロックに結合された第２のメモリ」のそれぞれと，引用発明における「前記試験プロセッサ１２２０と接続されたレジスタ８４２」及び「前記試験プロセッサ１２１０と接続されたレジスタ８３１」のそれぞれとは，「前記第１の制御要素に結合された第１のメモリ」及び「前記第２の制御要素に結合された第２のメモリ」である点において共通する。
（エ）引用発明において，「前記各ＴＳＶは，バンプを介して前記ダイｎ及びダイｎ＋１と接続され」るから，「ダイｎ」と「ダイｎ＋１」とは，「シリコン貫通ビア（ＴＳＶ）」及び「バンプ」を介して相互接続されているといえる。よって，本願発明における「μバンプ」と，引用発明における「シリコン貫通ビア（ＴＳＶ）」及び「バンプ」とは，「第１のダイ」と「第２のダイ」との間に複数備えられる「相互接続部材」であり，かつ，「欠陥相互接続部材」として判定すなわち同定され得るものである点において共通する。
　ただし，引用発明における「バンプ」は，「第１のダイ」と「第２のダイ」との間に備えられているものの，「欠陥」と判定される対象ではなく，引用発明において，「欠陥」があると判定される対象は「シリコン貫通ビア（ＴＳＶ）」である。
（オ）前記（イ）及び（エ）を考慮すれば，本願発明における「前記マスタ制御ブロックおよび前記スレーブ制御ブロックは，前記μバンプのうち１つを欠陥μバンプとして同定し」と，引用発明における「試験プロセッサ１２１０は，一次ＴＳＶ８０１〜８０４のそれぞれと接続するレジスタ８３１〜８３４のそれぞれにデータをロードし，試験プロセッサ１２２０は，一次ＴＳＶ８０１〜８０４のそれぞれと接続するレジスタ８４１〜８４５のデータをチェックすることにより，一次ＴＳＶ８０１〜８０４の欠陥を判定し」とは，「前記第１の制御要素および前記第２の制御要素は，前記相互接続部材のうち１つを欠陥相互接続部材として同定し」である点において共通する。
（カ）前記（エ）を考慮すれば，本願発明における「欠陥μバンプ」と，引用発明において，欠陥と判定された「ＴＳＶ８０２」とは，「欠陥相互接続部材」である点において共通する。
　また，引用発明における「レジスタ８４２」と「レジスタ８３３」は，「欠陥ＴＳＶ」（ＴＳＶ８０２）に入力される信号をバイパスして，１つ右側（冗長ＴＳＶ側）に信号経路をオフセットするために「１」が記憶されているといえるから，「欠陥ＴＳＶ」のための「メモリの対」を構成しているといえる。そして，「レジスタ８４２」に記憶される値及び「レジスタ８３３」に記憶される値のそれぞれを，「第１の値」及び「第２の値」と称することは任意である。同様に，引用発明において，「レジスタ８４３」と「レジスタ８３４」，「レジスタ８４４」と「レジスタ８３５」とは，それぞれ，「ＴＳＶ８０３」及び「ＴＳＶ８０４」をバイパスして１つ右側（冗長ＴＳＶ側）に信号経路をオフセットするために使用されているから，「他のＴＳＶ」のための追加の「メモリの対」を構成しているといえる。
　引用発明においては，上記のように複数の「メモリの対」に「１」を記憶することにより，「前記欠陥ＴＳＶをバイパスして，前記欠陥ＴＳＶ及び前記欠陥ＴＳＶよりも冗長ＴＳＶ側に入力される信号を，一次ＴＳＶの方に１つずつオフセットするように信号経路を変更する」ことを実現しているから，この実現は，「レジスタ８４２」と「レジスタ８３３」の「メモリの対」に記憶される値に「少なくとも部分的に基づいて」なされているといえる。
　さらに，引用発明において，「前記欠陥ＴＳＶをバイパスして，前記欠陥ＴＳＶ及び前記欠陥ＴＳＶよりも冗長ＴＳＶ側に入力される信号を，一次ＴＳＶの方に１つずつオフセットするように信号経路を変更する」ことは，欠陥ＴＳＶを，冗長ＴＳＶの機能性，すなわち，複数のＴＳＶのうちの別の１つの機能性で置き換えることに他ならない。
　これらを総合し，また，前記（イ）及び（エ）を考慮すれば，本願発明における「同定された前記欠陥μバンプに対応する第１の値を前記第１のメモリに記憶し，同定された前記欠陥μバンプに対応する第２の値を前記第２のメモリに記憶し，前記第１および第２のメモリに記憶される前記値に少なくとも部分的に基づいて，前記欠陥μバンプの機能性を前記複数のμバンプのうち別の１つの機能性で置き換えるように構成され，前記第１のメモリと前記第２のメモリとが前記μバンプの１つのためのメモリの対を構成し，前記装置はさらに他のマイクロバンプ各々のための追加のメモリの対を含み」と，引用発明における「一次ＴＳＶ８０２に欠陥があると判定された場合には，試験プロセッサ１２２０は，欠陥と判定された前記一次ＴＳＶ８０２（欠陥ＴＳＶ）に接続するレジスタ８４２に「１」を記憶し，試験プロセッサ１２１０は，前記欠陥ＴＳＶの１つ冗長ＴＳＶ側の一次ＴＳＶ８０３に接続するレジスタ８３３に「１」を記憶すると共に，一次ＴＳＶ８０３及びＴＳＶ８０４に接続するレジスタ８４３及び８４４，並びに，一次ＴＳＶ８０４及び冗長ＴＳＶ８０５に接続するレジスタ８３４及び８３５のそれぞれにも「１」を記憶することにより，前記欠陥ＴＳＶをバイパスして，前記欠陥ＴＳＶ及び前記欠陥ＴＳＶよりも冗長ＴＳＶ側に入力される信号を，一次ＴＳＶの方に１つずつオフセットするように信号経路を変更する」とは，「同定された前記欠陥相互接続部材に対応する第１の値を前記第１のメモリに記憶し，同定された前記欠陥相互接続部材に対応する第２の値を前記第２のメモリに記憶し，前記第１および第２のメモリに記憶される前記値に少なくとも部分的に基づいて，前記欠陥相互接続部材の機能性を前記複数の相互接続部材のうち別の１つの機能性で置き換えるように構成され，前記第１のメモリと前記第２のメモリとが前記相互接続部材の１つのためのメモリの対を構成し，前記装置はさらに他の相互接続部材各々のための追加のメモリの対を含み」である点において共通する。
２　一致点・相違点
　前記１の検討から，本願発明と引用発明１とは，以下の点で一致ないし相違している。
［一致点］
「　複数ダイデバイスの第１のダイと第２のダイとを相互接続するための装置であって，
　前記複数ダイデバイスの前記第１のダイとインターフェイスする第１の制御要素と，
　前記複数ダイデバイスの前記第２のダイとインターフェイスする第２の制御要素と，
　前記第１の制御要素に結合された第１のメモリと，
　前記第２の制御要素に結合された第２のメモリと，
　前記第１のダイと前記第２のダイとの間の複数の相互接続部材とを備え，
　前記第１の制御要素および前記第２の制御要素は，前記相互接続部材のうち１つを欠陥相互接続部材として同定し，同定された前記欠陥相互接続部材に対応する第１の値を前記第１のメモリに記憶し，同定された前記欠陥相互接続部材に対応する第２の値を前記第２のメモリに記憶し，前記第１および第２のメモリに記憶される前記値に少なくとも部分的に基づいて，前記欠陥相互接続部材の機能性を前記複数の相互接続部材のうち別の１つの機能性で置き換えるように構成され，前記第１のメモリと前記第２のメモリとが前記相互接続部材の１つのためのメモリの対を構成し，前記装置はさらに他のマイクロバンプ各々のための追加のメモリの対を含む，装置。」
［相違点１］
　「相互接続部材」が，本願発明においては，「μバンプ」であり，当該「μバンプ」が，「欠陥」と同定され得るのに対し，引用発明においては，「シリコン貫通ビア（ＴＳＶ）」及び「バンプ」であり，「欠陥」と判定されるのは「ＴＳＶ」である点。
［相違点２］
　「第１の制御要素」及び「第２の制御要素」が，本願発明においては，「マスタ制御装置」及び「スレーブ制御装置」であるのに対し，引用発明においては，「試験プロセッサ１２２０」及び「試験プロセッサ１２１０」であって，引用発明においては，当該「試験プロセッサ１２２０」と「試験プロセッサ１２１０」とが，「マスタ」と「スレーブ」の関係にあるのか否かについて具体的に特定していない点。
［相違点３］
　本願発明は，前記スレーブ制御ブロックはスレーブクロック周波数で動作し，前記マスタ制御ブロックはマスタクロック周波数で動作し，前記マスタクロック周波数は前記スレーブクロック周波数とは異なる」との構成を備えるのに対し，引用発明においては，「試験プロセッサ１２２０」及び「試験プロセッサ１２１０」は，どのような「クロック周波数」で動作するのかについて特定していない点。
３　判断
　上記各相違点について検討する。
（１）［相違点１］について
　周知例に記載されているように，
「　第１の第と第２のダイとの間をマイクロバンプにより接続すること。」
は周知事項である。また，（マイクロ）バンプ自体が，「欠陥」となり得ることも本願の優先日における技術常識である。また，引用発明においては，試験プロセッサが，レジスタのデータをチェックすることにより欠陥を判定しているので，仮に，「バンプ」自体に欠陥があっでも，「ＴＳＶ」に欠陥があった場合と区別することができないことも自明である。
　よって，引用発明において，「欠陥」と判定され得，ダイ間を接続するものとして，「シリコン貫通ビア（ＴＳＶ）」に替えて「μバンプ」とすることは，当業者が周知事項を参酌することにより容易に想到し得たことである。
（２）［相違点２］及び［相違点３］について
　引用発明において，第１のダイを制御する「試験プロセッサ１２２０」と第２のダイを制御する「試験プロセッサ１２１０」とは，異なるプロセッサであるから，両者のクロック周波数は当然に異なり得るものであり，非同期であり得るものである。しかしながら，引用発明は，「試験プロセッサ１２１０は，一次ＴＳＶ８０１〜８０４のそれぞれと接続するレジスタ８３１〜８３４のそれぞれにデータをロードし，試験プロセッサ１２２０は，一次ＴＳＶ８０１〜８０４のそれぞれと接続するレジスタ８４１〜８４５のデータをチェックすることにより，一次ＴＳＶ８０１〜８０４の欠陥を判定」するとの構成を備えているから，「試験プロセッサ１２１０」による「データをロード」するタイミングと，「試験プロセッサ１２２０」における「データをチェック」するタイミングとが同期していなければ，正しい試験とならないことも自明である。
　そうすると，「試験プロセッサ１２１０」と「試験プロセッサ１２２０」との間の同期を確保するために，いずれか一方が「マスタ」となり他方が「スレーブ」となり，「マスタ」が試験等のタイミングを「スレーブ」に指示するようにすることは，当業者にとって自明ないし容易に想到し得たことである。
　よって，引用発明において，「試験プロセッサ１２２０」を「マスタクロック周波数」で動作する「マスタ」，「試験プロセッサ１２１０」を前記「マスタクロック周波数」とは異なる「スレーブクロック周波数」で動作する「スレーブ」とすることは，当業者が容易に想到し得たことである。
　そして，本願発明の作用効果も，引用発明１及び周知事項に基づいて当業者が予測し得る範囲のものであり，格別なものではない。
第４　むすび　
　以上のとおり，本願発明は，当業者が引用例１に基づいて周知事項を参酌することにより容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　したがって，本願は，その余の請求項に論及するまでもなく拒絶すべきものである。
　よって，結論のとおり審決する。