【事件の表示】
　特願２０１５−５３２１９１「集積受動デバイスを有する回路基板」拒絶査定不服審判事件〔２０１４年５月８日国際公開、ＷＯ２０１４／０７０５８６、平成２７年１２月３日国内公表、特表２０１５−５３４７２８、請求項の数（１６）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯 
　本願は、２０１３年１０月２４日（パリ条約による優先権主張外国庁受理２０１２年１０月３０日、米国）を国際出願日とする出願であって、平成２８年１月２９日付けで拒絶理由が通知され、その指定期間内の同年５月６日に手続補正されたが、同年５月２５日付けで拒絶査定（以下「原査定」という。発送日：同年５月３１日）され、これに対し、同年９月２８日に拒絶査定不服審判が請求されたものである。
　
第２　原査定の概要
　原査定の概要は、次のとおりである。
　本願の平成２８年５月６日に手続補正された以下の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された以下の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　１　請求項１〜６、９、１１〜２０について
　刊行物１には、コア基板と、ビルドアップ部と、層状コンデンサ部と、応力緩和部とをこの順に積層してなり、コア基板から見て層状コンデンサ部側の主面には、半導体素子を実装する実装部を備えている多層プリント配線板（段落【００２０】、図１、図２）であって、この層状コンデンサ部は、高誘電体層と、この高誘電体層を挟む第１層状電極及び第２層状電極とで構成され、第２層状電極はバイヤホールを介して実装部に設けられた電源用パッドに接続され、第１層状電極はバイヤホールを介して実装部に設けられたグランド用パッドに電気的に接続され、グランド用パッドは層状コンデンサ部の第１層状電極を介して多層プリント基板の実装部とは反対側の面にある外部電源の負極に接続され、各電源用パッドは第２層状電極を介して多層プリント基板の実装部とは反対側の面にある外部電源の正極に接続される（段落【００２３】、段落【００２４】、段落【００２６】、図１〜３）ものとすることで、十分なデカップリング効果をコンデンサに発揮させる（段落【００１８】）ものにおいて、半導体素子は裏面に多数のはんだバンプが配列されたものであって、多層プリント基板の実装部に設けられたパッドと半導体素子の端子とをリフロー接合する（段落【００２７】）ものが記載されている。
　請求項１に係る発明を刊行物１に記載された発明と対比する。
　刊行物１に記載された発明における多層プリント配線板は、請求項１における回路基板に相当する。
　刊行物１に記載された発明におけるコア基板から見て層状コンデンサ部側の主面であって、半導体素子を実装する実装部を備える面は、請求項１における第１の表面に相当する。
　刊行物１に記載された発明における層状コンデンサは、請求項１における回路基板に集積された受動デバイスに相当する。
　刊行物１に記載された発明における電源用パッドは、請求項１におけるダイの電力と結合するように構成された入力端子に相当する。
　刊行物１に記載された発明におけるグランド用パッドは、請求項１におけるダイの電力と結合するように構成された出力端子に相当する。
　刊行物１に記載された多層プリント基板内における層状コンデンサや電源ラインの接続から、請求項１における電気ルーティング機構が第１の表面と第２の表面との間に配置されていることは文献１に記載されているものである。
　刊行物１に記載された多層プリント基板内における層状コンデンサは電源用パッドとグランド用パッドにそれぞれ接続されておりデカップリング効果を奏するものである。このことから、電源ノイズをルーティングしていることは明らかである。してみると、請求項１における入力端子と出力端子との間で電力をルーティングするように結合されていることは明らかである。
　刊行物１に記載された発明における電源用パッドは、半導体素子のはんだバンプを介して半導体素子と接続されるものであるから、請求項１における入力端子はダイを含んだダイパッケージアセンブリのはんだボールを受けるように構成された表面を含むことは刊行物１に記載されているものである。
　
　刊行物２には、パッケージ基板にハンダ・バンプを介して電気的に接合されたダイからなる集積回路（段落【０００５】〜段落【０００７】、図１）であって、基板を埋め込みインダクタを具備する領域を有する基板とし、この領域の上にダイを接合するように構成する（段落【０００８】、図２）とともに、基板にはこの埋め込みインダクタ及びキャパシタを含むスイッチング・パワー・コンバータを実装する（段落【０００９】〜段落【００１２】、図３）ことで、トレース層資源を過度に消費せず、十分な電流容量及び高いＱ値を有するインダクタとした（段落【０００３】）ものが記載されている。
　刊行物２に記載されたトレース層資源を過度に消費しない旨の作用効果は、本願明細書段落【０００２】におけるより大きいサイズを有する旨の課題を解決することを示唆するものであり、当該課題を解決することは進歩性を肯定するに足る顕著な作用効果であるとは言えない。
　刊行物２に記載された十分な電流容量を提供する旨の作用効果は、本願明細書段落【０００２】における過度に大きい電力を消費し電池寿命を短縮する旨の課題を解決することを示唆するものであり、当該課題を解決することは進歩性を肯定するに足る顕著な作用効果であるとは言えない。
　刊行物２に記載された発明におけるインダクタに対し、刊行物１に記載されている様に基板に内蔵されたものとすることに、格段の困難を要するものではないし、顕著な作用効果を奏するものでもない。
　
　集積された受動デバイスがインダクタでなくキャパシタであるものは、刊行物１に記載されているものである。これを、同じく半導体ダイ用の電源回路を実装した回路基板を開示した刊行物２に記載されている様にインダクタとすることに、格段の困難を要するものではないし、顕著な作用効果を奏するものでもない。
　
　刊行物２の図６ないし図１１に記載された複数のインダクタの配置の例から見て、一方の端子を図９に記載されている様に１列に並べ、他方の端子を図７に記載されている様に左右に振り分けて配置し結果として図１１に記載のように互い違いになるように並べることは、これらの配置例を適宜組み合わせることからなる実装上の微差にすぎず、進歩性を肯定するものではない。
　
　２　請求項７に対して
　刊行物２に記載された発明におけるインダクタを内蔵するにあたり、インダクタ周辺の構成を文献１に記載されたものとすることに、格段の困難を要するものではないし、顕著な作用効果を奏するものでもない。
　
　３　請求項８に対して
　刊行物２には、複数のインダクタを一の基板に埋め込むこと（段落【００１７】〜段落【００２１】、図６〜１１）が記載されている。
　
　４　請求項１０に対して
　電源回路の一部として、必要に応じて分圧回路を形成することは、刊行物３（段落【００１９】、図８）に記載されている様に当業者が通常行っている事項である。
　刊行物２に記載された電源回路を刊行物１に記載されている様に基板に埋め込んだ受動デバイスにより実装するにあたり、その受動デバイスの一部を周知技術に基づいて抵抗とすることに、格段の困難を要するものではないし、顕著な作用効果を奏するものでもない。
　
　刊行物１：特開２００５−１９１５５９号公報
　刊行物２：特表２０１０−５０７２２５号公報
　刊行物３：特開２０１１−１４６５１７号公報（周知技術を示す文献）
　
第３　本願発明
　本願の請求項１ないし１６に係る発明（以下、それぞれ「本願発明１」ないし「本願発明１６」という。）は、平成２８年５月６日の手続補正により補正された特許請求の範囲の請求項１ないし１６に記載された次のとおりのものである。
   
「【請求項１】
　第１の表面と該第１の表面の反対側の第２の表面とを有する回路基板と、
　前記回路基板に集積された複数のインダクタであり、当該複数のインダクタの個々のインダクタが、
　　ダイの電力と結合するように構成された入力端子と、
　　前記入力端子と電気的に結合された出力端子と、
　　前記回路基板の前記第１の表面と前記第２の表面との間に配置され、且つ前記入力端子と前記出力端子との間で前記電力をルーティングするように前記入力端子及び前記出力端子と結合された電気ルーティング機構と
　を有する、複数のインダクタと、
　を有し、
　前記入力端子は、前記ダイを含んだダイパッケージアセンブリのはんだボール接続を受けるように構成された表面を含み、
　前記個々のインダクタは、前記個々のインダクタの前記入力端子が列を形成し、前記個々のインダクタの前記出力端子が該列の両側に交互に配置されるように、互い違い構成にある、
　装置。
　【請求項２】
　前記回路基板は、前記入力端子及び前記出力端子の表面を露出させる開口を有するソルダーレジスト層を有する、請求項１に記載の装置。
　【請求項３】
　前記入力端子及び前記出力端子は、前記ダイパッケージアセンブリのそれぞれのはんだボール接続を受けるように構成されたはんだパッドであり、
　前記電気ルーティング機構は、前記入力端子と結合された第１のめっきスルーホール（ＰＴＨ）と、前記出力端子と結合された第２のＰＴＨとを含み、
　前記回路基板はエポキシラミネート材料を含み、
　前記ＰＴＨは前記エポキシラミネート材料を貫通し、且つ
　前記電気ルーティング機構は金属を含む、
　請求項２に記載の装置。
　【請求項４】
　前記インダクタの前記電気ルーティング機構は、前記入力端子と結合された入力部と、
前記出力端子と結合された出力部とを有する第１の層を有し、且つ
　前記入力部は、前記第１の層の面内で、前記出力部から電気絶縁されている、
　請求項１乃至３の何れかに記載の装置。
　【請求項５】
　前記インダクタの前記電気ルーティング機構は更に、
　前記第１の層の前記入力部と結合された第１のビア構造と、
　前記第１の層の前記出力部と結合された第２のビア構造と、
　前記第１のビア構造によって前記第１の層の前記入力部と電気的に結合され、且つ前記第２のビア構造によって前記第１の層の前記出力部と電気的に結合された第２の層と
　を有する、請求項４に記載の装置。
　【請求項６】
　前記インダクタの前記電気ルーティング機構は更に、
　前記第１の層と前記第２の層との間に配置された１つ以上の更なる層であり、前記第１のビア構造によって前記第１の層の前記入力部と電気的に結合され、且つ前記第２のビア構造によって前記第１の層の前記出力部と電気的に結合された、１つ以上の更なる層
　を有する、請求項５に記載の装置。
　【請求項７】
　回路に集積された受動デバイスを製造する方法であって、
　第１の表面と該第１の表面の反対側の第２の表面とを有する回路基板を形成することと、
　前記回路基板を形成することの一部として、前記回路基板に集積された複数のインダクタを形成することであり、前記複数のインダクタの個々のインダクタが、
　　ダイの電力と結合するように構成された入力端子と、
　　前記入力端子と電気的に結合された出力端子と、
　　前記回路基板の前記第１の表面と前記第２の表面との間に配置され、且つ前記入力端子と前記出力端子との間で前記電力をルーティングするように前記入力端子及び前記出力端子と結合された電気ルーティング機構と
　を有し、前記入力端子は、前記ダイを含んだダイパッケージアセンブリのはんだボール接続を受けるように構成された表面を含み、前記個々のインダクタは、前記個々のインダクタの前記入力端子が列を形成し、前記個々のインダクタの前記出力端子が該列の両側に交互に配置されるように、互い違い構成にある、複数のインダクタを形成することと、
　を有する方法。
　【請求項８】
　前記回路基板を形成することの一部として、前記回路基板に集積された前記複数のインダクタを形成することは、
　　前記回路基板の電気絶縁材料内に第１のビア構造を形成し、且つ
　　前記回路基板の前記電気絶縁材料内に第２のビア構造を形成する
　ことによって、前記電気ルーティング機構を形成することを有する、請求項７に記載の方法。
　【請求項９】
　前記第１のビア構造及び前記第２のビア構造は、めっきスルーホール（ＰＴＨ）である、請求項８に記載の方法。
　【請求項１０】
　前記回路基板を形成することの一部として、前記回路基板に集積された前記複数のインダクタを形成することは更に、入力部と出力部とを有する第１の層を形成することによって、前記電気ルーティング機構を形成することを有し、前記入力部は前記第１のビア構造と結合され、前記出力部は前記第２のビア構造と結合され、且つ前記入力部は、前記第１の層の面内で前記出力部から電気絶縁される、請求項８又は９に記載の方法。
　【請求項１１】
　前記回路基板を形成することの一部として、前記回路基板に集積された前記複数のインダクタを形成することは更に、
　　前記第１の層の前記入力部の上に前記入力端子を形成することと、
　　前記第１の層の前記出力部の上に前記出力端子を形成することと
　を有する、請求項１０に記載の方法。
　【請求項１２】
　前記回路基板を形成することは、前記入力端子及び前記出力端子を露出させる開口を有するソルダーレジスト層を形成することを有する、請求項１１に記載の方法。
　【請求項１３】
　前記回路基板を形成することの一部として、前記回路基板に集積された前記複数のインダクタを形成することは更に、第２の層を形成することによって、前記電気ルーティング機構を形成することを有し、前記第２の層は、前記第１のビア構造によって前記第１の層の前記入力部と電気的に結合され、且つ前記第２のビア構造によって前記第１の層の前記出力部と電気的に結合される、請求項１０に記載の方法。
　【請求項１４】
　前記電気ルーティング機構を形成することは更に、前記第１の層と前記第２の層との間に配置される１つ以上の更なる層を形成することを有し、前記１つ以上の更なる層は、前記第１のビア構造によって前記第１の層の前記入力部と電気的に結合され、且つ前記第２のビア構造によって前記第１の層の前記出力部と電気的に結合される、請求項１３に記載の方法。
　【請求項１５】
　集積回路（ＩＣ）パッケージアセンブリであって、
　第１の表面と該第１の表面の反対側の第２の表面とを有する回路基板であり、当該回路基板は、当該回路基板に集積された複数のインダクタを含み、該複数のインダクタの個々のインダクタが、
　　ダイの電力と結合される入力端子と、
　　前記入力端子と電気的に結合された出力端子と、
　　当該回路基板の前記第１の表面と前記第２の表面との間に配置され、且つ前記入力端子と前記出力端子との間で前記電力をルーティングするように前記入力端子及び前記出力端子と結合された電気ルーティング機構と
　を有し、前記個々のインダクタは、前記個々のインダクタの前記入力端子が列を形成し、前記個々のインダクタの前記出力端子が該列の両側に交互に配置されるように、互い違い構成にある、回路基板と、
　前記ダイを含んだダイパッケージアセンブリであり、当該ダイパッケージアセンブリは前記回路基板と結合され、前記入力端子が、はんだボールによって当該ダイパッケージアセンブリに結合された表面を含む、ダイパッケージアセンブリと、
　を有するアセンブリ。
　【請求項１６】
　前記複数のインダクタは、前記回路基板のダイシャドウ領域に配置され、
　前記ダイパッケージアセンブリは、はんだボールを用いて前記回路基板と結合され、且つ
　前記回路基板は、前記入力端子と一致する開口を有するソルダーレジスト層を含む、
　請求項１５に記載のアセンブリ。」 
   
第４　刊行物
　１　刊行物１
　原査定に引用され、本願の優先日前に頒布された刊行物１（特開２００５−１９１５５９号公報）には、「多層プリント配線板」に関して、図面（特に、図１ないし図３参照）とともに、次の事項が記載されている。
　
（１）「【０００１】
　本発明は、絶縁層を介して複数積層された配線パターン同士を前記絶縁層内のバイアホールによって電気的に接続することにより構成されるビルドアップ部を備えた多層プリント配線板に関する。」
　
（２）「【００２０】
［実施例１］
　次に、本発明の実施の形態を図面に基づいて説明する。図１は本発明の一実施例である多層プリント配線板１０の平面図、図２はこの多層プリント配線板１０の縦断面図（中心線の左側のみ示す）、図３は層状コンデンサ部４０を模式的に示した斜視図である。本実施例の多層プリント配線板１０は、図２に示すように、表裏面に形成された配線パターン２２同士をスルーホール導体２４を介して電気的に接続するコア基板２０と、このコア基板２０の上面にて樹脂絶縁層３６を介して複数積層された配線パターン３２，２２をバイアホール３４によって電気的に接続することにより構成したビルドアップ部３０と、高誘電体層４３とこの高誘電体層４３を挟む第１及び第２層状電極４１，４２とで構成された層状コンデンサ部４０と、弾性材料で形成された応力緩和部５０と、半導体素子を実装する実装部６０と、この実装部６０の周囲に設けられたチップコンデンサ配置領域７０とを備えている。」
　
（３）「【００２３】
　層状コンデンサ部４０は、セラミック系の高誘電体材料を高温で焼成した高誘電体層４３と、この高誘電体層４３を挟む第１層状電極４１及び第２層状電極４２とで構成されている。この層状コンデンサ部４０のうち、第１層状電極４１は銅電極であり実装部６０のグランド用パッド６１に電気的に接続され、第２層状電極４２は銅電極であり実装部６０の電源用パッド６２に電気的に接続される。このため、第１及び第２層状電極４１，４２はそれぞれ実装部に実装される半導体素子のグランドライン及び電源ラインに接続される。また、第１層状電極４１は、高誘電体層４３の下面に形成されたベタパターンであって電源用パッド６２に接続されたバイアホール６２ｂを非接触な状態で貫通する通過孔４１ａを有している。各電源用パッド６２はそれぞれバイアホール６２ａを介して第２層状電極４２に接続されているが、バイアホール６２ｂは一部のバイアホール６２ａに対応して設けられている。これは、各バイアホール６２ａは第２層状電極４２に接続されているため、第２層状電極４２から下方へ延びるバイアホール６２ｂが少なくとも１つあればそのバイアホール６２ｂを通じてグランドラインへ接続できるからである。一方、第２層状電極４２は、高誘電体層４３の上面に形成されたベタパターンであってグランド用パッド６１に接続されたバイアホール６１ａを非接触な状態で貫通する通過孔４２ａを有している。また、第１及び第２層状電極４１，４２の間の距離は１０μｍ以下であって実質的に短絡しない距離に設定されている。また、高誘電体層４３は、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＴａＯ３、Ｔａ２Ｏ５、ＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰＣＺＴ、ＰＳＺＴからなる群より選ばれた１種又は２種以上の金属酸化物を含んでなる高誘電体材料を０．１〜１０μｍの薄膜状にしたあと焼成してセラミックにしたものである。なお、層状コンデンサ部４０の詳細な製造工程については後述する。
【００２４】
　ここで、層状コンデンサ部４０について、先ほどの説明と一部重複するところもあるが、更に詳説する。層状コンデンサ部４０のうち、第１層状電極４１は実装部６０のグランド用パッド６１にバイアホール６１ａを介して電気的に接続され、第２層状電極４２は実装部６０の電源用パッド６２にバイアホール６２ａを介して電気的に接続されている。このため、第１及び第２層状電極４１，４２は、それぞれ実装部６０に実装される半導体素子のグランドライン及び電源ラインに接続される。また、第１層状電極４１は、高誘電体層４３の下面に形成されたベタパターンであって第２層状電極４２に接続されたバイアホール６２ｂを非接触な状態で貫通する通過孔４１ａを有している。なお、バイアホール６２ｂは、すべての電源用パッド６２に対応して設けられていてもよいが、ここでは、一部の電源用パッド６２に対応して設けられている。これは、第２層状電極４２は各バイアホール６２ａを介して各電源用パッド６２に接続されているため、第２層状電極４２から下方へ延びるバイアホール６２ｂが少なくとも１つあればそのバイアホール６２ｂを通じてすべての電源用パッド６２を外部の電源ラインへ接続できるからである。このように、一部の電源用パッド６２に対応してバイアホール６２ｂを設けることにより第１層状電極４１に設ける通過孔４１ａの数が少なくて済むことから、第１層状電極４１の面積が大きくなるため、層状コンデンサ部４０の静電容量を大きくすることができる。なお、通過孔４１ａを形成する位置は、層状コンデンサ部４０の静電容量やバイアホール６２ａの配置等を考慮して決められる。一方、第２層状電極４２は、高誘電体層４３の上面に形成されたベタパターンであってグランド用パッド６１に接続されたバイアホール６１ａを非接触な状態で貫通する通過孔４２ａを有している。通過孔４２ａは、すべてのグランド用パッド６１に対応して設けてもよいが、ここでは、複数のグランド用パッド６１を第２層状電極４２より上側で結線し、そのうちの一部のグランド用パッド６１にのみバイアホール６１ａを形成して第２層状電極４２の通過孔４２ａを非接触な状態で貫通するようにしている。このように、一部のグランド用パッド６１に対応してバイアホール６１ａを設けることにより第２層状電極４２に設ける通過孔４２ａの数が少なくて済むことから、第２層状電極４２の面積が大きくなるため、層状コンデンサ部４０の静電容量を大きくすることができる。なお、通過孔４２ａを形成する位置は、層状コンデンサ部４０の静電容量やバイアホール６２ａの配置等を考慮して決められる。」
　
（４）「【００２６】
　実装部６０は、半導体素子を実装する領域であり、多層プリント配線板１０の表面に形成されている。この実装部６０には、グランド用パッド６１、電源用パッド６２、シグナル用パッド６３が格子状又は千鳥状に配列されている（図１参照）。なお、グランド用パッド６１と電源用パッド６２を中央付近に格子状又は千鳥状に配列し、その周りにシグナル用パッド６３を格子状又は千鳥状又はランダムに配列してもよい。グランド用パッド６１と電源用パッド６２は交互に配列するのが好ましい。実装部６０の端子数は、１０００〜３０００００である。この実装部６０の周囲には、チップコンデンサ配置領域７０（図１参照）が複数形成されている。このチップコンデンサ配置領域７０には、チップコンデンサ７３のグランド用端子及び電源用端子とそれぞれ接続するためのグランド用パッド７１及び電源用パッド７２が複数対形成されている。なお、各グランド用パッド７１は層状コンデンサ部４０の第１層状電極４１を介して外部電源の負極に接続され、各電源用パッド７２は第２層状電極４２を介して外部電源の正極に接続される。
【００２７】
　次に、このように構成された多層プリント配線板１０の使用例について説明する。まず、チップコンデンサ７３の電源用端子とグランド用端子をそれぞれチップコンデンサ配置領域７０のグランド用パッド７１と電源用パッド７２にはんだにより接合する。次に、裏面に多数のはんだバンプが配列された半導体素子を実装部６０に載置する。このとき、半導体素子のグランド用端子、電源用端子、シグナル用端子をそれぞれ実装部６０のグランド用パッド６１、電源用パッド６２、シグナル用パッド６３と接触させる。続いて、リフローにより各端子をはんだにより接合する。その後、多層プリント配線板１０をマザーボード等の他のプリント配線板に接合する。このとき、予め多層プリント配線板１０の裏面に形成されたパッドにはんだバンプを形成しておき、他のプリント配線板上の対応するパッドと接触させた状態でリフローにより接合する。」
　
（５）「【００４０】
　更に、層状コンデンサ部４０を構成する第１層状電極４１は、高誘電体層４３の両面のうち実装部６０から遠い第１面つまり高誘電体層４３の下面に形成されたベタパターンであり、第２層状電極４２は、実装部６０に近い第２面つまり高誘電体層４３の上面に形成されたベタパターンであって第１層状電極４１に接続されるバイアホール６１ａを非接触状態で通過させる通過孔４２ａを有している形状であるため、各層状電極４１，４２の面積を十分大きくすることができ、この層状コンデンサ部４０の静電容量を大きくすることができる。ここで、第１層状電極４１に接続されるバイアホール６１ａと第２層状電極４２に接続されるバイアホール６２ａは、格子状に交互に並んでいるため、ループインダクタンスが低くなるので電源電位の瞬時低下を防止しやすくなる。なお、バイアホール６１ａとバイアホール６２ａは千鳥状に交互に並んでいてもよく、この場合も同様の効果が得られる。」
　
　上記記載事項及び図面の図示内容を総合し、本願発明１の記載ぶりに則って整理すると、刊行物１には、次の発明（以下「引用発明」という。）が記載されている。
　
「表面と該表面の反対側の裏面とを有する多層プリント配線板１０と、
　前記多層プリント配線板１０に集積された層状コンデンサ部４０であり、当該層状コンデンサ部４０が、
　　半導体素子の電源ラインと結合するように構成された電源用パッド６２と、
　　前記電源用パッド６２と電気的に結合されたグランド用パッド６１と、
　　前記多層プリント配線板１０の前記表面と前記裏面との間に配置され、且つ前記電源用パッド６２と前記グランド用パッド６１との間で電気的に接続するように前記電源用パッド６２及び前記グランド用パッド６１と結合されたバイアホール６２ａ、第２層状電極４２、高誘電体層４３、第１層状電極４１、及びバイアホール６１ａと
　を有する、層状コンデンサ部４０と、
　を有し、
　前記電源用パッド６２は、前記半導体素子のはんだバンプによる接合を受けるように構成された表面を含み、
　前記電源用パッド６２と前記グランド用パッド６１が格子状又は千鳥状に交互に配列される、
　前記半導体素子を実装した多層プリント配線板１０。」
　
　２　刊行物２
　原査定に引用され、本願の優先日前に頒布された刊行物２（特表２０１０−５０７２２５号公報）には、「集積されたインダクタ」に関して、図面（特に、図２、図４Ａ、図４Ｂ、図６ないし図１１参照）とともに、次の事項が記載されている。
　
（１）「【０００１】
　本発明は、集積されたインダクタに関する。
【背景技術】
【０００２】
　インダクタは、スイッチング・パワー・コンバータのような電圧レギュレータを含む多様な集積回路アプリケーション内で使用される。インダクタは、導体に隣接する磁界にエネルギーを格納するという方法により形成される導体である。インダクタは、典型的には１またはそれ以上の「巻線(turns)」を有し、それが、インダクタの巻線内に画定された「誘導(inductive)」領域内に、導体の各巻線を通って流れる電流によって誘起される磁束を集中させる。ある場合には、巻線の縦横比を大きくすることができ、巻線は長方形または楕円形に形成される。縦横比が非常に大きくなることによって、そのリターン・パスを有するインダクタの巻線は伝送路を形成する。」
　
（２）「【０００８】
　図２は、本発明のいくつかの実施例に従ったＩＣ２００を示す。それは、一般に、少なくとも１つのＩＣダイ１０２を含み、そのＩＣダイは、ここに示された実施例に従って、１またはそれ以上の埋込みインダクタを具備する領域２０６を有する基板２０４に電気的に結合される。ＩＣ２００は、単一のダイ１０２のみを示すが、それは複数の付加的なダイを含んでもよく、また、様々な機能を実行してもよい。例えば、いくつかの実施例において、それは、後述する回路のような１またはそれ以上のパワー・コンバータ回路を含み、それは、埋込みインダクタ領域２０６から１またはそれ以上のインダクタを使用する。」
　
（３）「【００１３】
　図４Ａおよび図４Ｂは、いくつかの実施例に従ったインダクタを示す。それらは、導電層部分４０６によって共通の終端で互いに結合された、間隔を空けて配置されたビア４０４を含む。それらは、もう一方の終端で、第１および第２インダクタの端子としての役割を果たす導電層部分４０２に結合される。
【００１４】
　間隔を空けて配置されたビア４０４およびこれらを結合する導電層部分４０６は、単一のインダクタの「巻線」を形成する（巻線が端子間に空間を残しているという事実にかかわらず、これは必ずしも必要ではない）。ビアおよび結合層部分は、全体として長方形の断面を有するコア領域（またはインダクタ領域）を画定する。図示された形状において、インダクタ領域（ループ上の断面）が基板内の導体層に対してほぼ垂直であり、それによって、インダクタが導体層トレース内の信号に対して有するネガティブなインパクトと同様に、それらがインダクタのパフォーマンスに対して有する悪影響を低減するということを指摘する価値がある。」
　
（４）「【００１７】
　図６は、２つの隣接する列に配置された複数のインダクタを示し、各列が４つのインダクタを有する。図示された実施例では、各インダクタは、端子部分およびビアを互いに結合する層部分が単一の層で形成されているが、図４Ａ、図４Ｂ、または図５のインダクタのように形成することができる。
【００１８】
　図７は、共通端子を形成するために各インダクタからの端子が導電層部分７０２によって互いに結合された、図６のインダクタを示す。例えば、このような形状は、図３のパワー・コンバータのような電圧レギュレータ内でインダクタを実現するために使用することができる。
【００１９】
　図８は、一列に配置された複数のインダクタ（図示された実施例では８個）の他の実施例を示す。これは、各インダクタにより大きいインダクタ領域を許容するだけでなく、全ての端子に対して容易な経路アクセスを提供することができる。
【００２０】
　図９は、各インダクタからの端子が導電層部分９０２に結合された、図８の複数のインダクタを示す。このような共通して接続された端子のセットは、例えばマルチフェーズ・パワー・コンバータに共通の出力を提供することができる。
【００２１】
　図１０は、他の実施例に従って形成された複数のインダクタを示す。それは、ジグザグに挟み込まれた（または斜置された）インダクタを含む。図示されるように、これによって、インダクタの端子層部分を、共通のラインに沿って配置されていない隣接するインダクタの端子層部分に対して互いに接近して配置することができる。図１１は、全てのインダクタに共通端子を提供するために、各インダクタから共通層部分１１０２に結合された端子を具備するインダクタを示す。」
　
　上記記載事項及び図面の図示内容を総合し、本願発明１の記載ぶりに則って整理すると、刊行物２には、次の発明（以下「刊行物２に記載された発明」という。）が記載されている。
　
「第１の表面と該第１の表面の反対側の第２の表面とを有する基板２０４と、
　前記基板２０４に集積された複数のインダクタであり、当該複数のインダクタの個々のインダクタが、
　　第１の導電層部分４０２と、
　　前記第１の導電層部分４０２と電気的に結合された第２の導電層部分４０２と、
　　前記基板２０４の前記第１の表面と前記第２の表面との間に配置され、且つ前記第１の導電層部分４０２と前記第２の導電層部分４０２との間で電気的に接続するように前記第１の導電層部分４０２及び前記第２の導電層部分４０２と結合されたビア４０４，４０４及び導電層部分４０６と
　を有する、複数のインダクタと、
　を有し、
　前記個々のインダクタは、ジグザグに挟み込まれ又は斜置され、これによって、インダクタの導電層部分を隣接するインダクタの導電層部分に対して互いに接近して配置する、
　ＩＣ２００。」
　
第５　対比・判断   
　１　本願発明１について 
　本願発明１と引用発明とを対比すると、後者の「多層プリント配線板１０」は前者の「回路基板」に相当し、以下同様に、「表面」と「該表面の反対側の裏面」は「第１の表面」と「該第１の表面の反対側の第２の表面」に、「半導体素子」は「ダイ」に、「電源ラインと結合するように構成された電源用パッド６２」は「電力と結合するように構成された入力端子」に、「グランド用パッド６１」は「出力端子」に、「はんだバンプによる接合を受けるように構成された表面」は「はんだボール接続を受けるように構成された表面」に、「前記半導体素子を実装した多層プリント配線板１０」は「装置」にそれぞれ相当する。 
   
　前者の「前記電力をルーティングする」ことについて、本願明細書の「一部の実施形態において、受動デバイス２１６はインダクタである。例えば、電気ルーティング機構（例えば、第１の層２２８、入力部２２８ａ、出力部２２８ｂ、第２の層２３０、第１のビア２３２、及び第２のビア２３４）は、見て分かるように、誘導結合によって入力端子２２４と出力端子２２６との間でダイの電力をルーティングするように構成され得る。」（段落【００２８】）との記載、及び「一部の実施形態において、受動デバイス２１６はキャパシタである。出力端子２２６が入力端子２２４と容量結合され得る。例えば、電気ルーティング機構（例えば、第１の層２２８、入力部２２８ａ、出力部２２８ｂ、第２の層２３０、第１のビア２３２、及び第２のビア２３４）は、見て分かるように、容量結合によって入力端子２２４と出力端子２２６との間でダイの電力をルーティングするように構成され得る。誘電体材料の薄層が、これらの電気ルーティング機構のうちの１つ以上の間に配置されて、入力端子２２４と出力端子２２６との間に該誘電体材料を横切っての容量結合を提供し得る」（段落【００３２】）との記載に照らせば、後者の「前記電源用パッド６２と前記グランド用パッド６１との間で電気的に接続する」ことは前者の「前記電力をルーティングする」ことに相当し、後者の「前記電源用パッド６２及び前記グランド用パッド６１と結合されたバイアホール６２ａ、第２層状電極４２、高誘電体層４３、第１層状電極４１、及びバイアホール６１ａ」は前者の「前記入力端子及び前記出力端子と結合された電気ルーティング機構」に相当する。
　　
　また、前者の「複数のインダクタ」について、本願明細書の「例えば、インダクタ、キャパシタ及び抵抗などの受動デバイス」（段落【０００２】）との記載に照らせば、後者の「層状コンデンサ部４０」と前者の「複数のインダクタ」とは、「受動デバイス」という限りで共通する。
　
　したがって、両者は、 
「第１の表面と該第１の表面の反対側の第２の表面とを有する回路基板と、
　前記回路基板に集積された受動デバイスであり、当該受動デバイスが、
　　ダイの電力と結合するように構成された入力端子と、
　　前記入力端子と電気的に結合された出力端子と、
　　前記回路基板の前記第１の表面と前記第２の表面との間に配置され、且つ前記入力端子と前記出力端子との間で前記電力をルーティングするように前記入力端子及び前記出力端子と結合された電気ルーティング機構と
　を有する、受動デバイスと、
　を有し、
　前記入力端子は、はんだボール接続を受けるように構成された表面を含む、
　装置。」
　で一致し、次の点で相違する。 
       
〔相違点１〕 
　受動デバイスについて、本願発明１は、「複数のインダクタ」であり「当該複数のインダクタの個々のインダクタ」が入力端子と出力端子と電気ルーティング機構とを有し、「前記個々のインダクタは、前記個々のインダクタの前記入力端子が列を形成し、前記個々のインダクタの前記出力端子が該列の両側に交互に配置されるように、互い違い構成にある」のに対し、
　引用発明は、「層状コンデンサ部４０」であり「層状コンデンサ部４０」が電源用パッド６２とグランド用パッド６１とバイアホール６２ａ、第２層状電極４２、高誘電体層４３、第１層状電極４１、及びバイアホール６１ａとを有し、「前記電源用パッド６２と前記グランド用パッド６１が格子状又は千鳥状に交互に配列される」点。
　
〔相違点２〕 
　本願発明１は、入力端子が「ダイを含んだダイパッケージアセンブリ」の接続を受けるのに対し、  
　引用発明は、電源用パッド６２が「半導体素子」の接合を受ける点。
　
　そこで、相違点１について検討する。
　刊行物１には、層状コンデンサ部４０について、第１層状電極４１及び第２層状電極４２が高誘電体層４３の上下面に形成されたベタパターンであり、複数の電源用パッド６２及び複数のグランド用パッド６１がそれぞれに接続することが記載（段落【００２４】、図３）されているが、第１層状電極４１及び第２層状電極４２を複数設けることや、層状コンデンサ部４０を他の受動デバイスに換えることに関して何ら記載されていない。
　
　また、刊行物２に記載された発明は、基板２０４に集積された複数のインダクタの個々のインダクタが第１の導電層部分４０２と、前記第１の導電層部分４０２と電気的に結合された第２の導電層部分４０２と、前記第１の導電層部分４０２と前記第２の導電層部分４０２との間で電気的に接続するように前記第１の導電層部分４０２及び前記第２の導電層部分４０２と結合されたビア４０４，４０４及び導電層部分４０６とを有し、個々のインダクタが、ジグザグに挟み込まれ又は斜置されることによってインダクタの導電層部分を隣接するインダクタの導電層部分に対して互いに接近して配置するものであるが、刊行物２には、複数のインダクタを他の受動デバイスに換えることに関して何ら記載されていない。
　
　そうすると、引用発明の層状コンデンサ部４０を複数のインダクタに換えることは、刊行物１及び２に動機付けとなる記載が存在しないから、当業者が容易に想到し得たとはいえない。
　
　また、仮に、引用発明の層状コンデンサ部４０を複数のインダクタに換えることを容易に想到し得たとしても、刊行物２には、図７、図９、図１１に、複数のインダクタの個々のインダクタの端子が互いに結合して共通端子を形成することは記載されているものの、相違点１に係る本願発明１の構成のうち「個々のインダクタは、前記個々のインダクタの前記入力端子が列を形成し、前記個々のインダクタの前記出力端子が該列の両側に交互に配置されるように、互い違い構成にある」との事項は記載されていない。
　
　また、原査定に引用され、本願の優先日前に頒布された刊行物３（特開２０１１−１４６５１７号公報）にも本願発明１の上記事項に関して何ら記載されていない。
　
　そうすると、刊行物１ないし３には、本願発明１の上記事項について何ら記載しておらず、しかも、本願発明１の上記事項が設計事項であるともいえないので、引用発明に刊行物２に記載された発明及び刊行物３に記載された事項を適用して、本願発明１の上記事項とすることは、当業者が容易に想到し得たとはいえない。
　
　よって、本願発明１は、相違点２を検討するまでもなく、引用発明、刊行物２に記載された発明及び刊行物３に記載された事項に基いて、当業者が容易に発明をすることができたとはいえない。
   
　２　本願発明７及び１５について 
　本願発明７及び１５は、装置の発明である本願発明１を、それぞれ方法の発明及びアセンブリの発明としたものであって、相違点１に係る本願発明１の構成を備えるものであるから、本願発明１と同様に、引用発明、刊行物２に記載された発明及び刊行物３に記載された事項に基いて当業者が容易に発明をすることができたとはいえない。
　
　３　本願発明２ないし６、８ないし１４及び１６について
　本願発明２ないし６は本願発明１をさらに限定したものであり、本願発明８ないし１４は本願発明７をさらに限定したものであり、また、本願発明１６は本願発明１５をさらに限定したものであるから、それぞれ本願発明１、７及び１５と同様に、引用発明、刊行物２に記載された発明及び刊行物３に記載された事項に基いて当業者が容易に発明をすることができたとはいえない。
　
第６　むすび
　以上のとおり、本願発明１ないし１６は、いずれも、引用発明、刊行物２に記載された発明及び刊行物３に記載された事項に基いて当業者が容易に発明をすることができたとはいえない。
　したがって、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。