(57)【要約】【課題】貫通電極の基板からの抜け落ちを防止する。【解決手段】半導体装置は、基板８０と、基板８０に設けられた１又は複数のビアホール９１と、１又は複数のビアホール９１内にそれぞれ設けられた貫通電極ＴＳＶとをそれぞれ有する複数のコアチップと、貫通電極ＴＳＶを通じて各コアチップと電気的に接続するインターフェースチップとを備え、ビアホール９１は、両端部の径ｒ１，ｒ３に比べて中央部ｒ２の径が大きいボーイング形状部分９１ａを有する。【選択図】図７
2011100963.tif 000002
【特許請求の範囲】
【請求項１】
１又は複数のビアホールと、前記１又は複数のビアホール内にそれぞれ設けられた貫通電極とを有する半導体基板を備え、
前記ビアホールは、両端部の径と中央部の径とが異なる部分を有することを特徴とする半導体装置。
【請求項２】
前記部分は、両端部の径に比べて中央部の径が大きいボーイング形状部分であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ビアホールの一方端部の開口径は、該ボーイング形状部分の前記一方端部側端部の径に比べて大きいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ビアホールの他方端部の開口径は、該ボーイング形状部分の前記他方端部側端部の径に比べて大きいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
それぞれ前記半導体基板を有する複数のコアチップと、
前記貫通電極を通じて前記各コアチップと電気的に接続するインターフェースチップとを備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
貫通電極を有する半導体基板を用いる半導体装置の製造方法であって、
前記半導体基板の一方表面に、平面視で前記貫通電極を形成すべき位置に開口を有するマスクパターンを形成するマスクパターン形成工程と、
前記マスクパターンの上から前記半導体基板をエッチングすることで、両端部の径に比べて中央部の径が大きいボーイング形状を有する第１のビアホールを形成する第１のビアホール形成工程と、
前記第１のビアホール内が導電物質で埋まるよう導電物質を成膜することにより、貫通電極を形成する貫通電極形成工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記半導体基板の他方表面に絶縁膜を形成する工程と、
前記絶縁膜をストッパとして用いて前記第１のビアホール内をエッチングすることで、前記第１のビアホールとの接続端部の径に比べて前記絶縁膜との接続端部の径が大きい第２のビアホールを形成する第２のビアホール形成工程とをさら備えることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２のビアホール形成工程では、前記第１のビアホール形成工程に比べて低いバイアス電力を用いることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜の表面に配線層を形成する工程と、
前記第２のビアホール底面に露出した前記絶縁膜をエッチングすることで、前記配線層を露出させる配線層露出工程とをさらに備えることを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第１及び第２のビアホール形成工程ではエッチングガスとしてＳＦ６ガスを用い、
前記配線層露出工程ではエッチングガスとしてＣＦ４ガスを用いることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１のビアホール形成工程を行う前に前記マスクパターンの上から前記半導体基板をエッチングすることで、開口端部の径が底面の径に比べて大きい第３のビアホールを形成する第３のビアホール形成工程をさらに備えることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、複数のコアチップとこれを制御するインターフェースチップからなる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。この要求を満たすために１つのメモリチップの記憶容量を増加させようとすると、従来以上の微細加工が必要になって歩留まりが確保できないため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、単体で動作する通常のメモリチップであることから、各メモリチップには外部とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、１チップ当たりの記憶容量を大幅に増大させることは困難である。
【０００３】
しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。
【０００４】
このような問題を解決する方法として、複数のメモリチップからフロントエンド部を切り離して１つのインターフェースチップにまとめ、これらを積層することによって一つの半導体装置を構成する方法が提案されている。この方法によれば、メモリチップ（以下、フロントエンド部を切り離したメモリチップを「コアチップ」という。）については、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たりの記憶容量を増大させることが可能となる。一方、フロントエンド部が集積されたインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てるため、全体として非常に大容量且つ高速な半導体装置を提供することが可能となる。
【０００５】
ところで、コアチップとインターフェースチップは、コアチップの基板を貫通するビアホール内に設けられた貫通電極を介して互いに接続される。特許文献１には、半導体基板にビアホールを形成する方法が開示されている。同方法によれば、半導体基板表面に垂直な形状の側面（ボーイング形状を有しない側面）を有するビアホールを形成することが可能になる。この特許文献１にも開示されるように、従来、ビアホールの側面は垂直形状とされ、ボーイング形状を有するビアホールを製品化することはない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１５０４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、複数のコアチップとインターフェースチップからなる半導体装置では、貫通電極を埋め込むビアホールの側面が基板表面に垂直であると、特に組み立て工程において、貫通電極が基板から抜け落ちてしまうという問題がある。すなわち、貫通電極はＣｕやＷなどの導電物質により構成されるため、半導体基板との密着性が低い。また、組み立て工程のはんだ接続時には、数Ｎから数十Ｎの荷重が貫通電極にかかる。これらの理由により貫通電極が基板から抜け落ちてしまう場合があり、改善が求められている。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、１又は複数のビアホールと、前記１又は複数のビアホール内にそれぞれ設けられた貫通電極とを有する半導体基板を備え、前記ビアホールは、両端部の径と中央部の径とが異なる部分を有することを特徴とする。
【０００９】
本発明による半導体装置の製造方法は、貫通電極を有する半導体基板を用いる半導体装置の製造方法であって、前記半導体基板の一方表面に、平面視で前記貫通電極を形成すべき位置に開口を有するマスクパターンを形成するマスクパターン形成工程と、記マスクパターンの上から前記半導体基板をエッチングすることで、両端部の径に比べて中央部の径が大きいボーイング形状を有する第１のビアホールを形成する第１のビアホール形成工程と、前記第１のビアホール内が導電物質で埋まるよう導電物質を成膜することにより、貫通電極を形成する貫通電極形成工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ビアホールにボーイング形状部分を設けたので、貫通電極が半導体基板から抜け落ちてしまうことが防止される。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられた貫通電極の種類を説明するための図である。
【図３】図２（ａ）に示すタイプの貫通電極の構造を示す断面図である。
【図４】本発明の背景技術による貫通電極の構造を示す断面の模式図である。
【図５】本発明の背景技術による貫通電極の他の構造を示す断面の模式図である。
【図６】本発明の背景技術による貫通電極のさらに他の構造を示す断面の模式図である。
【図７】本発明の好ましい実施形態による半導体装置の断面のうち、同一のコアチップに隣接して設けられた２つの貫通電極の断面を含む部分の模式図である。
【図８】本発明の好ましい実施形態による半導体装置のより広い部分の断面の模式図である。
【図９】本発明の好ましい実施形態による半導体装置の製造方法を説明するための工程図である。
【図１０】本発明の好ましい実施形態による半導体装置の製造方法を説明するための工程図である。
【図１１】本発明の好ましい実施形態による半導体装置の製造方法を説明するための工程図である。
【図１２】本発明の好ましい実施形態による半導体装置の製造方法を説明するための工程図である。
【図１３】本発明の好ましい実施形態による半導体装置の製造方法を説明するための工程図である。
【図１４】本発明の好ましい実施形態による半導体装置の製造方法を説明するための工程図である。
【図１５】本発明の好ましい実施形態による半導体装置の製造方法を説明するための工程図である。
【図１６】本発明の好ましい実施形態による半導体装置の製造方法を説明するための工程図である。
【図１７】本発明の好ましい実施形態による半導体装置の製造方法を説明するための工程図である。
【図１８】本発明の好ましい実施形態による半導体装置の製造方法を説明するための工程図である。
【図１９】本発明の好ましい実施形態の変形例による半導体装置の断面のうち、１つの貫通電極の断面を含む部分の模式図である。
【図２０】本発明の好ましい実施形態の変形例による半導体装置の製造方法を説明するための工程図である。
【図２１】本発明の好ましい実施形態の変形例による半導体装置の断面のうち、同一のコアチップに隣接して設けられた２つの貫通電極の断面を含む部分の模式図である。
【図２２】半導体装置の回路構成を示すブロック図である。
【図２３】本発明の好ましい実施形態による半導体装置を用いたデータ処理システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１４】
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦは半導体基板（シリコン基板）を用いた半導体チップであり、いずれも半導体基板を貫通する多数の貫通電極（Through Silicon Via）ＴＳＶによって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００１５】
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
【００１６】
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００１７】
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極２０１をスルーホール電極２０２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層２０３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
【００１８】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）２０４及びリードフレーム２０５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル２０６で充填され、またその周囲は封止樹脂２０７によって覆われている。これにより、各チップが物理的に保護される。
【００１９】
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００２０】
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
【００２１】
さらに他の一部の貫通電極ＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
【００２２】
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（貫通電極ＴＳＶ１〜貫通電極ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，貫通電極ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００２３】
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【００２４】
図３に示すように、貫通電極ＴＳＶ１は半導体基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００２５】
半導体基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００２６】
以下、貫通電極ＴＳＶがコアチップの半導体基板８０から抜け落ちてしまわないようにするための構成について具体的に説明していく。
【００２７】
初めに、図４は、本発明の背景技術による貫通電極ＴＳＶの構造を示す断面の模式図である。同図は図３を模式的に描いたものであり、図３と同一の符号を使用している。同図に示すように、背景技術では、貫通電極ＴＳＶを埋め込むためのビアホール９０の側面が半導体基板８０の表面に垂直となっている。また、貫通電極ＴＳＶはＣｕやＷなどの導電物質により構成され、半導体基板８０との密着性が低い。そのため、組み立て工程においてはんだ接続を行う際にかかる荷重により、図示したＡ方向に貫通電極ＴＳＶが抜けてしまう場合がある。その結果、図４に示すように、配線層Ｌ０〜Ｌ３が破断してしまうこともある。
【００２８】
また、図５は、本発明の背景技術による貫通電極ＴＳＶの他の構造を示す断面の模式図である。同図の例は３層のコアチップを積層した場合の貫通電極ＴＳＶの例を示している。同図に示すように、３層に積層したコアチップの最上面から最下面まで垂直方向に貫通していない一連の貫通電極ＴＳＶ群であっても、はんだ接続の際に荷重が集中して一部の貫通電極ＴＳＶが抜け落ちてしまう場合がある。
【００２９】
また、図６は、本発明の背景技術による貫通電極ＴＳＶのさらに他の構造を示す断面の模式図である。同図の例は２層のコアチップを積層した場合の貫通電極ＴＳＶの例であるが、貫通電極ＴＳＶごとに設けられた裏面バンプ８４と表面バンプ８５のうち、図示した裏面バンプ８４ａと表面バンプ８５ａのみが他よりも大きくなってしまっている。これにより、図示した貫通電極ＴＳＶａに荷重が集中し、抜け落ちてしまっている。
【００３０】
図７は、本実施形態による半導体装置１０の断面のうち、同一のコアチップに隣接して設けられた２つの貫通電極ＴＳＶの断面を含む部分の模式図である。同図に示すように、本実施形態による貫通電極ＴＳＶが設けられるビアホール９１は、側面が外側に向かって弓なりに曲がり、両端部の径ｒ１，ｒ３に比べて中央部の径ｒ２が大きくなっているボーイング（弓なり, bowing）形状部分９１ａを有している。ボーイング形状は、言い換えれば、中央部が外側に向かって膨らんだビア樽（a beer barrel）のような形状である。
【００３１】
また、貫通電極ＴＳＶの下側端部にあたるビアホール９１の開口径ｒ４は、ボーイング形状部分９１ａの下端の径ｒ３に比べて大きくなっている。つまり、ボーイング形状部分９１ａの下端より下の部分は外側に向かって抉られた切り込み９１ｂを構成しており、この切り込み９１ｂを設けたことにより、ボーイング形状部分９１ａの下端はビアホール９１の内側に突出している。
【００３２】
各径の比は、例えばｒ１＝Ｒ３、（ｒ２／ｒ１）×１００＝１０５％、（ｒ４／ｒ３）×１００＝１０３％とすることができる。しかしながら、本発明による各径の比がこの数値に限定されるものではない。（ｒ２／ｒ１）×１００、（ｒ４／ｒ３）×１００の値が各々大きいほどより効果が高くなる。ただし、ボーイング形状の膨らみ（ｒ２とｒ１の比）及び切り込み９１ｂ（ｒ４とｒ３の比）を大きくし過ぎると、ビアホール９１内に導電物質を埋め込む際にビアホール９１内壁と導電物質との間に空間ができてしまうことがあるため、（ｒ２／ｒ１）×１００、（ｒ４／ｒ３）×１００の値は、各々１５０％より小さい値が好ましい。
【００３３】
ビアホール９１が以上の構成を有することにより、ビアホール９１内に埋め込まれた貫通電極ＴＳＶは、従来に比べて半導体基板８０から抜け落ちにくくなっている。したがって、貫通電極ＴＳＶが図４〜図６に示したように半導体基板８０から抜け落ちてしまうことが防止されている。
【００３４】
図８は、本実施形態による半導体装置１０のより広い部分の断面の模式図である。同図には、３層分のコアチップと、それぞれに設けた貫通電極ＴＳＶ１（図２（ａ）に示したタイプの貫通電極ＴＳＶ）を示している。同図に示すように各層に設けられる貫通電極ＴＳＶ１すべてに図７に示したボーイング形状部分９１ａ及び切り込み９１ｂを設けることが好ましいが、必ずしもすべての貫通電極ＴＳＶ１がボーイング形状部分９１ａ及び切り込み９１ｂを有していなくてもよく、少なくとも、はんだ接続時に特に荷重のかかる貫通電極ＴＳＶ１にボーイング形状部分９１ａ及び切り込み９１ｂを設ければよい。また、図８には貫通電極ＴＳＶ１のみを示したが、図２（ｂ）に示したタイプの貫通電極ＴＳＶ２や図２（ｃ）に示したタイプの貫通電極ＴＳＶ３についても、同様にボーイング形状部分９１ａ及び切り込み９１ｂを設けることが好ましいことは言うまでもない。
【００３５】
次に、図７に示した貫通電極ＴＳＶを含む半導体装置１０の製造方法（貫通電極ＴＳＶの製造に関する部分のみ）について説明する。
【００３６】
図９〜図１８は、半導体装置１０の製造方法を説明するための工程図である。各図は、半導体装置１０の図７に対応する断面の模式図である。
【００３７】
初めに、図９の状態まで半導体装置１０を製造する。つまり、トランジスタなどを形成した半導体基板８０の表面（図９では下側に位置する表面）に層間絶縁膜８１を形成し、さらにその表面に配線層Ｌ０〜Ｌ３及びバンプ８５を形成する。なお、配線層Ｌ０〜Ｌ３内には、図３に示したパッドＰ０〜Ｐ３やパッド間を接続するスルーホール電極ＴＨ１〜ＴＨ３、その他トランジスタやキャパシタなどが設けられるが、これらについての詳しい説明は省略する。また、トランジスタやキャパシタは貫通電極ＴＳＶとは平面視で異なる位置に設けられるため、図面には現れていない。次に、半導体基板８０を裏返し、その表面（図９では上側に位置する表面）に層間絶縁膜８７を形成する。さらに層間絶縁膜８７の上にレジストを塗布して露光することにより、貫通電極ＴＳＶを形成するためのマスクパターン１００（平面視で貫通電極ＴＳＶを形成すべき位置に開口を有するマスクパターン）を形成する。
【００３８】
次に、図１０に示すように、ドライエッチングによりボーイング形状部分９１ａ（第１のビアホール）を形成する。このときのエッチング条件としては、例えばエッチングガスとしてＳＦ６（六フッ化硫黄）ガスやＣ４Ｆ８（オクラフルオロシクロブタン）ガスを用い、バイアス電力３００Ｗとする。また、エッチング時間をコントロールし、層間絶縁膜８１が露出しないようにする。両端部の径ｒ１，ｒ３に比べて中央部の径ｒ２が大きいボーイング形状は、例えば、第１のビアホールの中間部分において、エッチング時の反応生成物の側壁への堆積量（デポジション量）を減し側壁のエッチングを促進することで形成される。また、ＳＦ６ガスのようなエッチング性の高いガスを用いることで、エッチングレートの向上を望める。
【００３９】
次に、バイアス電力を下げて１００Ｗとし、エッチングをさらに進める。このエッチングでは、層間絶縁膜８１が露出した後もエッチングを進めてオーバーエッチング状態とする。バイアス電力を下げるのは層間絶縁膜８１に対する選択比を高め、層間絶縁膜８１をストッパとして用いるためであり、層間絶縁膜８１はほとんどエッチングされない一方、層間絶縁膜８１との界面付近で半導体基板８０のサイドエッチングが進行する。その結果、図１１に示すように、ボーイング形状部分９１ａとの接続端部の径ｒ３に比べてその反対側の端部（層間絶縁膜８１との接続端部）の径ｒ４が大きい切り込み９１ｂ（第２のビアホール）が形成される。このエッチングにより、半導体基板８０の厚さバラツキやドライエッチングの面内でのエッチングレートバラツキは吸収される。
【００４０】
次に、エッチングガスをＣＦ４（四フッ化メタン）ガスに変更し、バイアス電力を３００Ｗ以上（例えば１０００Ｗ）にして、さらにエッチングを行う。このエッチングにより、図１２に示すように、切り込み９１ｂの底面に露出した層間絶縁膜８１をエッチングし、配線層Ｌ０内に形成されたパッドＰ０の表面を露出させる。なお、パッドＰ０を露出させる直前でＣＦ４ガスの量を減らしパッドＰ０へのエッチング選択比を高めることでエッチングによるダメージをなくすことができる。
【００４１】
次に、マスクパターン１００を除去し、ＲＦとバイアス電力を用いる方式のスパッタ装置を用いて銅を成膜することにより、ビアホール９１の内壁及び上面に、図１３に示すように薄いシード層１０１を形成する。ＲＦとバイアス電力を用いる方式のスパッタ装置を用いることで、ビアホール９１の内壁にもカバレッジよくシード層１０１を成膜することができる。
【００４２】
次に、上面にレジストを塗布して露光することにより、図１４に示すように、平面視で貫通電極ＴＳＶを形成すべき位置に穴の空いたマスクパターン１０２を形成する。
【００４３】
次に、電気メッキにより銅などの導電物質を成膜し、図１５に示すように、ビアホール９１内を導電物質１０３で埋める。さらに、電気メッキによりニッケルとアルミの合金を成膜し、図１６に示すように、ビアホール９１の上部にバンプ１０４を形成する。その後、図１７に示すように、マスクパターン１０２を除去する。
【００４４】
次に、バンプ１０４をマスクとして用いて銅をエッチングすることで、図１８に示すように、上面のシード層１０１を除去する。以上で図７に示した貫通電極ＴＳＶ及びパンプ８４が完成する。
【００４５】
以上説明したように、本製造方法によれば、ボーイング形状部分９１ａと切り込み９１ｂとを有する貫通電極ＴＳＶを含む半導体装置１０を製造することが可能になる。
【００４６】
図１９は、本実施形態の変形例による半導体装置１０の断面のうち、１つの貫通電極ＴＳＶの断面を含む部分の模式図である。同図に示すように、本変形例による貫通電極ＴＳＶが設けられるビアホール９１は、貫通電極ＴＳＶの下側端部に設けられた切り込み９１ｂの他に、上側端部にも切り込み９１ｃを有しており、貫通電極ＴＳＶの上側端部にあたるビアホール９１の開口端部の径ｒ５は、ボーイング形状部分９１ａの上端の径ｒ１に比べて大きくなっている。
【００４７】
径ｒ５と径ｒ１の比は、例えば（ｒ５／ｒ１）×１００＝１０７％とすることができる。他の径の比は、上記実施形態で示したとおりである。しかしながら、本発明による各径の比がこの数値に限定されるものではない。
【００４８】
ビアホール９１が以上の構成を有することにより、本変形例による貫通電極ＴＳＶは、図７に示した貫通電極ＴＳＶに比べて、半導体基板８０から抜け落ちにくくなる効果が増大している。
【００４９】
次に、図１９に示した貫通電極ＴＳＶを含む半導体装置１０の製造方法（貫通電極ＴＳＶの製造に関する部分のみ）について説明する。
【００５０】
図１９に示した貫通電極ＴＳＶは、上述した製造方法のうち図９に示した工程と図１０に示した工程の間に、図２０に示す工程を挿入することで形成可能である。図２０に示す工程では、エッチングガスとしてＳＦ６ガスを用い、バイアス電力１００Ｗとして短時間（例えば６０秒以下）だけエッチングを行う。これにより、図２０に示したように、開口端部の径ｒ５に比べて底面の径ｒ１が小さい切り込み９１ｃが形成される。これ以降は、図１０〜図１８に示した工程を実施することで、図１９に示した貫通電極ＴＳＶが完成する。
【００５１】
以上説明したように、本製造方法によれば、ボーイング形状部分９１ａと切り込み９１ｂ，９１ｃとを有する貫通電極ＴＳＶを含む半導体装置１０を製造することが可能になる。
【００５２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５３】
例えば、上記実施形態においては、ボーイング形状部分と切り込みの両方を有するビアホールの例を取り上げたが、例えば図２１に示す変形例（ボーイング形状部分のみを有し、切り込みを有しない例）のように、いずれか一方のみを有することとしてもよい。また、図２１の例においてｒ２＞ｒ１，ｒ３としてもよい。この場合、ビアホールは中央部が内側に向かって膨らんだ形状となる。要するに、ビアホールに両端部の径と中央部の径とが異なる部分を設けることで、貫通電極ＴＳＶが図４〜図６に示したように半導体基板８０から抜け落ちてしまうことが防止される。
【００５４】
また、上記実施形態においては、コアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、フラッシュメモリなど）であっても構わない。さらには、コアチップは、ロジック半導体（ＣＰＵ、ＡＳＩＣなど）のような半導体メモリ以外の半導体装置であっても構わない。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。
【００５５】
最後に、半導体装置１０の全体構成について説明する。
【００５６】
図２２は、半導体装置１０の回路構成を示すブロック図である。
【００５７】
図２２に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
【００５８】
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
【００５９】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００６０】
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
【００６１】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００６２】
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
【００６３】
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
【００６４】
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
【００６５】
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
【００６６】
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なる貫通電極ＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を半分（３２個）に削減しても構わない。
【００６７】
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
【００６８】
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
【００６９】
層アドレスコントロール回路４５は、本実施形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、貫通電極ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
【００７０】
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
【００７１】
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【００７２】
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【００７３】
図２２に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図２２においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
【００７４】
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。貫通電極ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
【００７５】
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
【００７６】
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間は貫通電極ＴＳＶを介してパラレルに接続される。
【００７７】
コントロールロジック回路６３は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。
【００７８】
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプの貫通電極ＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）が貫通電極ＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
【００７９】
層アドレス発生回路４６には、貫通電極ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
【００８０】
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
【００８１】
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
【００８２】
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。貫通電極ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
【００８３】
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
【００８４】
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
【００８５】
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
【００８６】
以上が本実施形態による半導体装置１０の全体構成である。このように、本実施形態による半導体装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
【００８７】
図２３は、本実施形態による半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
【００８８】
図に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図９においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ５３０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【００８９】
また、図には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図に示すメモリシステムデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００９０】
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。
【００９１】
また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
【００９２】
さらに、図に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【符号の説明】
【００９３】
１〜３    ＴＳＶ
４〜６  内部回路
１０      半導体装置
１１ａ，１１ｂ  クロック端子
１１ｃ    クロックイネーブル端子
１２ａ〜１２ｅ  コマンド端子
１３      アドレス端子
１４      データ入出力端子
１５ａ，１５ｂ  データストローブ端子
１６      キャリブレーション端子
１７ａ，１７ｂ  電源端子
２１      クロック発生回路
２２      ＤＬＬ回路
２３      入出力バッファ回路
２４      キャリブレーション回路
２５      データラッチ回路
３１      コマンド入力バッファ
３２      コマンドデコーダ
３３      不良チップ情報保持回路
４１      アドレス入力バッファ
４２      モードレジスタ
４３      パワーオン検出回路
４４      層アドレス設定回路
４５      層アドレスコントロール回路
４６      層アドレス発生回路
４７      層アドレス比較回路
５０      メモリセルアレイ
５１      ロウデコーダ
５２      カラムデコーダ
５３      センス回路
５４      データコントロール回路
５５      入出力回路
６１      ロウ制御回路
６１ａ    アドレスバッファ
６１ｂ    リフレッシュカウンタ
６２      カラム制御回路
６２ａ    アドレスバッファ
６２ｂ    バーストカウンタ
６３      コントロールロジック回路
６４      モードレジスタ
６５      コマンドデコーダ
７０      内部電圧発生回路
７１      パワーオン検出回路
８０      半導体基板
８１      層間絶縁膜
８２      絶縁リング
８３，８６  貫通電極ＴＳＶの端部
８４      裏面バンプ
８５      表面バンプ
８７      層間絶縁膜
９０      半導体基板
９１      ビアホール
９１ａ    ボーイング形状部分
１００    マスクパターン
１０１    シード層
１０２    マスクパターン
１０３    導電物質
１０４    バンプ
２０１    電極
２０２    スルーホール電極
２０３    再配線層
２０４    ＮＣＦ
２０５    リードフレーム
２０６    アンダーフィル
２０７    封止樹脂
５００    データ処理システム
５１０    システムバス
５２０    データプロセッサ
５４０    ストレージデバイス
５５０    Ｉ／Ｏデバイス
ＣＣ０〜ＣＣ７  コアチップ
ＩＦ      インターフェースチップ
ＩＰ      インターポーザ
Ｌ０〜Ｌ３  配線層
ＴＳＶ    貫通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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