【事件の表示】
　特願２０１２−１１７７２６「トランジスタデバイスおよび高電子移動度トランジスタ（ＨＥＭＴ）」拒絶査定不服審判事件〔平成２４年１０月　４日出願公開、特開２０１２−１９１２２４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１９年９月１３日（パリ条約による優先権主張　外国庁受理２００６年１１月１３日，米国）を出願日とする特願２００７−２３８１４７号（以下，「原出願」という。）の一部を平成２４年５月２３日に新たな出願としたものであって，その手続の経緯は以下のとおりである。
平成２４年　６月２１日　手続補正・審査請求
平成２５年１２月１９日　拒絶理由通知
平成２６年　６月２０日　意見書・手続補正
平成２７年　１月２３日　拒絶査定
平成２７年　５月２７日　審判請求・手続補正
平成２７年１０月１９日　上申書
　
第２　補正の却下の決定
［補正却下の決定の結論］
　平成２７年５月２７日にされた手続補正（以下，「本件補正」という。）を却下する。
［理由］
１　本件補正の内容
　本件補正により，本件補正前の特許請求の範囲の請求項１は本件補正後の請求項１へ補正された。
（１）本件補正前の特許請求の範囲
　本件補正前の，特許請求の範囲の請求項１の記載は次のとおりである。
「複数の半導体層を含む半導体構造と，
　前記半導体構造に電気的に接触しているソース電極と，
　前記半導体構造に電気的に接触しているドレイン電極と，
　前記ソース電極および前記ドレイン電極の間にあるゲートと
　を備え，
　前記ゲートは垂直部分および水平部分を有し，
　前記垂直部分は前記半導体構造のリセス領域にあり，
　前記水平部分は前記半導体構造上にあり，片側は前記ドレイン電極に向かって延びており，かつ，もう片側は前記ソース電極に向かって延びており，
　前記水平部分の下面と前記半導体構造との間に空間が存在するように前記水平部分が配置されており，
　前記水平部分の少なくとも一部の下には，複数のスペーサ層が，前記半導体層上に直接設けられていることを特徴とするトランジスタデバイス。」
（２）本件補正後の特許請求の範囲の記載
　本件補正後の，特許請求の範囲の請求項１の記載は，次のとおりである。（当審注。訂正個所に下線を付した。下記（３）も同じ。）
「複数の半導体層を含む半導体構造と，
　前記半導体構造に電気的に接触しているソース電極と，
　前記半導体構造に電気的に接触しているドレイン電極と，
　前記ソース電極および前記ドレイン電極の間にあるゲートと
　を備え，
　
前記複数の半導体層は障壁層を含み，
　前記ゲートは垂直部分および水平部分を有し，
　前記垂直部分は前記
障壁層内に
され
　前記水平部分は前記半導体構造上にあり，片側は前記ドレイン電極に向かって延びており，かつ，もう片側は前記ソース電極に向かって延びており，
　前記水平部分の下面と前記半導体構造との間に空間が存在するように前記水平部分が配置されており，
　前記水平部分の少なくとも一部の下には，複数のスペーサ層が，前記半導体層上に直接設けられていることを特徴とするトランジスタデバイス。」
（３）補正事項１
　本件補正は，補正前請求項１の「複数の半導体層」を「
前記複数の半導体層は障壁層を含み
障壁層内に
され
２　補正の適否
　本願の願書に最初に添付した明細書の段落００５２及び図６の記載からみて，補正事項１は，本願の願書に最初に添付した明細書，特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることは明らかであるので，補正事項１は，特許法第１７条の２第３項の規定に適合する。
　そして，本件補正は前記１（３）のとおり，本件補正前の請求項１に記載された発明特定事項を限定的に減縮するものであるから，特許法第１７条の２第４項の規定に適合することは明らかであり，また，同法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そこで，補正後の請求項１に記載された発明（以下，「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否か（特許法第１７条の２第６項で準用する同法第１２６条第７項）につき，更に検討する。
（１）本願補正発明
　本願補正発明は，本件補正後の請求項１に記載された，次のとおりのものと認める。（再掲）
「複数の半導体層を含む半導体構造と，
　前記半導体構造に電気的に接触しているソース電極と，
　前記半導体構造に電気的に接触しているドレイン電極と，
　前記ソース電極および前記ドレイン電極の間にあるゲートと
　を備え，
　前記複数の半導体層は障壁層を含み，
　前記ゲートは垂直部分および水平部分を有し，
　前記垂直部分は前記障壁層内にリセスされ，
　前記水平部分は前記半導体構造上にあり，片側は前記ドレイン電極に向かって延びており，かつ，もう片側は前記ソース電極に向かって延びており，
　前記水平部分の下面と前記半導体構造との間に空間が存在するように前記水平部分が配置されており，
　前記水平部分の少なくとも一部の下には，複数のスペーサ層が，前記半導体層上に直接設けられていることを特徴とするトランジスタデバイス。」
（２）引用文献の記載と引用発明
　ア　引用文献
　原査定の拒絶の理由に引用された，原出願の優先日前に日本国内において頒布された刊行物である，特開２００３−１００７７５号公報（以下，「引用文献」という。）には，図面とともに，次の記載がある。（当審注。下線は当審において付加した。以下同じ。）
（ア）「【０００１】
【発明の属する技術分野】本発明は，半導体装置およびその製造方法に関し，特に，
マイクロ波ＦＥＴなどの半導体装置
【０００２】
【従来の技術】ＧａＡｓのような化合物半導体を用いて，
金属と半導体とのショットキー接合をゲート電極に用いるショットキーゲート型ＦＥＴ（以下，ＭＥＳＦＥＴという）
（イ）「【０００８】
【発明の実施の形態】次に，本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］図１は，本発明の第１の実施の形態の半導体装置の断面図である。図１に示すように，本実施の形態の
半導体装置は，リセスが形成された半導体基板１と，半導体基板１の上に形成された第１の絶縁体層２と，第１の絶縁体層２の上に形成された第２の絶縁体層３と，第１の絶縁体層２と第２の絶縁体層３との開口部に形成されたゲート電極４と，ゲート電極４を挟んで半導体基板１の表面上に形成されたソース電極５とドレイン電極６とを有している。
ゲート電極４は１層あるいは複数層からなり，半導体基板１に接する最下層にはＧａＡｓに対してショットキー接合を形成
ソース電極５およびドレイン電極６は，半導体基板１に対してオーミック接合を形成している。
【０００９】第１の絶縁体層２および第２の絶縁体層３は，ともにゲートスペーサ層の一部として用いられた絶縁膜であって，素子形成工程中および素子形成工程終了後表面保護膜として機能する膜であり，それらの開口部における側壁は，ゲート電極４に密接している。図１において，第２の絶縁体層３がゲート電極４と接する位置で半導体基板１の表面に向かって下方に湾曲しているが，湾曲せずに第１の絶縁体層２と第２の絶縁体層３とが平行してゲート電極４に接していてもよい。
第１の絶縁体層２は，半導体基板１との界面に接する下地層であり，ＧａＡｓとの界面特性が安定なＳｉＯ
２
膜より形成されている。
・・・
【００１１】
ゲート電極４は，ほぼＴ字の断面形状を有しており，その基板に垂直な部分の高さは４０００〜６０００Å程度である。
第２の絶縁体層３の膜厚および第１の絶縁体層２と第２の絶縁体層３との合計の膜厚が１０００Å以下であれば，ゲート電極４の大部分は大気中に露出することになり，ゲート電極４に係る容量は，ゲート電極の柱状部の全体が誘電体（ゲートスペーサ層）で囲まれている場合に比して，非常に低減される。
（ウ）「【００３１】以上，本発明をその好適な実施の形態に基づいて説明したが，本発明の半導体装置およびその製造方法は，上述した実施の形態のみに制限されるものではなく，本願発明の要旨を変更しない範囲で種々の変化を施した半導体装置およびその製造方法も，本発明の範囲に含まれる。例えば，半導体基板は，ＧａＡｓ基板に限られるわけではなく，ＩｎＰなどの他の化合物半導体基板でもよいし，Ｓｉ基板であってもよい。また，
あらかじめリセスが形成された基板を用いたが，ゲート形成の前の適当な段階でリセスを形成することも可能であり
本発明はＨＥＭＴなどの半導体装置にも適用が可能なものである。
（エ）図１には、
ほぼＴ字の断面形状を有するゲート電極４が半導体基板１に対して垂直な部分と水平な部分とを有し、ゲート電極４の垂直な部分が半導体基板１のリセスの中にあり、ゲート電極４の水平な部分は半導体基板１上にあり、片側はドレイン電極６に向かって延びており、かつもう片側はソース電極５に向かって延びている
　イ　上記アより，引用文献には次の発明（以下，「引用発明」という。）が記載されていると認められる。
「半導体基板と、
　前記半導体基板の上に形成された第１の絶縁体層と、
　前記第１の絶縁体層の上に形成された第２の絶縁体層と、
　前記第１の絶縁体層と前記第２の絶縁体層との開口部に形成され、前記半導体基板に対してオーミック接合を形成しているソース電極と、
　前記第１の絶縁体層と前記第２の絶縁体層との開口部に形成され、前記半導体基板に対してオーミック接合を形成しているドレイン電極と、
　前記第１の絶縁体層と前記第２の絶縁体層との開口部に形成され、前記半導体基板に接し、前記ソース電極と前記ドレイン電極に挟まれて形成されたゲート電極とを備え、
　前記ゲート電極は、ほぼＴ字の断面形状を有し、前記半導体基板に対して垂直な部分と水平な部分とを有し、
　前記ゲート電極の垂直な部分は前記半導体基板のリセスの中にあり、
　前記ゲート電極の水平な部分は前記半導体基板上にあり、片側は前記ドレイン電極に向かって延びており、かつもう片側は前記ソース電極に向かって延びており、
　前記ゲート電極の垂直な部分の高さが４０００〜６０００Å程度であり、前記第１の絶縁体層と前記第２の絶縁体層との合計の膜厚を１００〜１０００Åとして、前記ゲート電極の大部分を大気中に露出した半導体装置。」
（３）周知技術
　ア　周知例１
　原査定の拒絶の理由に引用された，原出願の優先日前に外国において頒布された刊行物である，米国特許出願公開第２００５／００５１７９６号明細書（以下，「周知例１」という。）には，図面とともに次の記載がある。（当審注。訳は，対応する日本出願の公表公報（特表２００７−５０５５０１号公報）による。）
（ア）「[0036] A barrier layer  18  is formed on the buffer layer  16  such that the buffer layer  16  is sandwiched between the barrier layer  18  and the nucleation layer  14 . Each of the buffer layer  16  and barrier layer  18  can comprise doped or undoped layers of Group III-nitride materials. 
The barrier layer  18  can comprise one of more layers of different materials such as InGaN, AlGaN, AlN, or combinations thereof.
A two dimensional electron gas (2DEG) layer/channel  17  is formed at the heterointerface between the buffer and barrier layer  16 ,  18 
HEMT
（訳：バリア層１８が，バッファ層１６がバリア層１８と核生成層１４との間にはさまれるように，バッファ層上に形成されている。バッファ層１６およびバリア層１８のそれぞれは，ドープされた又はアンドープのＩＩＩ族窒化物材料からなることができる。
バリア層１８は，ＩｎＧａＮ，ＡｌＧａＮ，ＡｌＮ，またはそれらの組み合わせなどの異なる材料の１つまたは複数の層からなる
二次元電子ガス（２ＤＥＧ）層／チャネル１７が，バッファ層１６とバリア層１８との間のヘテロ界面に形成されている。
ＨＥＭＴ
（イ）「[0055] The gate and field plate structures according to the present invention can be used in many different ways beyond those shown in  FIGS. 1-7  above.  FIGS. 8, 9  and  10  show HEMTs  110 ,  130  and  140 , respectively, with each 
HEMT having 
buffer layer  16 , 2DEG  17 , barrier layer  18 
The HEMT  110  ( FIG. 8 )
its gate  112  is recessed in the barrier layer  18 
（訳：本発明によるゲートおよびフィールドプレート構造は，図１〜７に示されている形を越えて多くの異なる方法で用いることができる。図８，９，および１０はＨＥＭＴ１１０，１３０，および１４０をそれぞれ示し，各
ＨＥＭＴは
バッファ層１６，２ＤＥＧ１７，バリア層１８，
を備える。ＨＥＭＴ１１０（図８）は，ゲート１１２がバリア層１８内にリセス化されて（ｒｅｃｅｓｓｅｄ）いる
　イ　周知例２
　原出願の優先日前に日本国内において頒布された刊行物である，特開２００３−０６８７６９号公報には，図面とともに次の記載がある。
（ア）「【０００９】図示したＦＥＴ１のようにエピタキシャル成長層を基板として用いる場合，ゲート電極１０を形成する前に，ゲートリセス９をソース電極７およびドレイン電極８間に形成することが一般的である。ゲートリセス９は，所望のピンチオフ電圧（Ｖp ）および飽和ドレイン電流（Ｉdss ）を得ることを目的とするもので，最上層であるコンタクト層６をエッチングし，障壁層５の表面を露出させるように形成される。」
（イ）「【００６０】
【発明の実施の形態】図１は，この発明の一実施形態による製造方法によって得られた，
ヘテロ接合構造を有する電界効果トランジシスタ（ＦＥＴ）
【００６１】図１に示したＦＥＴ３１は，たとえばＧａＡｓまたはＩｎＰからなる半絶縁性基板３２を備えている。半絶縁性基板３２上には，それぞれ，ＭＢＥ，ＭＯＣＶＤ等を用いたエピタキシャル成長法により，バッファ層３３，下部障壁層３４，
チャンネル層３５，障壁層３６，
【００６２】なお，このＦＥＴ３１においては，図３または図４に示したＦＥＴ１または１ａと比較したとき，バッファ層３３とチャンネル層３５との間に下部障壁層３４が形成されているが，このことは本質的な特徴ではなく，図３または図４に示すような積層構造を有していてもよい。
【００６３】第２のコンタクト層３９の表面には，オーミック電極からなるソース電極４０およびドレイン電極４１が形成され，それによって，ソース領域およびドレイン領域がそれぞれ形成される。
【００６４】また，第２のコンタクト層３９から第１のコンタクト層３７にわたって，各々の一部が除去され，それによって，ゲートリセス４２が形成される。ゲートリセス４２は，第２のコンタクト層３９の一部を除去して形成された第１のリセス４３と，第１のリセス４３内において，ストッパ層３８から第１のコンタクト層３７にわたって一部が除去されて形成された第２のリセス４４とからなる２段リセス構造を有している。
【００６５】
ゲートリセス４２，より特定的には第２のリセス４４の形成によって露出した障壁層３６上には，ショットキー電極からなるゲート電極４５が形成され，ここにゲート領域が形成される。なお，図１に示した実施形態では，ゲート電極４５は，その下部が障壁層３６に埋め込まれるように形成されている
　ウ　周知例３
　原出願の優先日前に日本国内において頒布された刊行物である，特開２００５−２１０１０５号公報には，図面とともに次の記載がある。
（ア）「【００５８】
　図１（ａ）は本発明の第１の実施形態に係るIII-Ｖ族窒化物半導体装置の断面構成を示している。図１（ａ）に示すように，例えば，炭化珪素（ＳｉＣ）からなる基板１１の上には，厚さが約１０ｎｍ〜２００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層１２と，厚さが約２μｍ〜３μｍのアンドープの窒化ガリウム（ＧａＮ）からなるチャネル層１３と，厚さが約２０ｎｍ〜３０ｎｍでｎ型の
窒化アルミニウムガリウム（ＡｌＧａＮ）からなるキャリア供給層１４
【００５９】
　
キャリア供給層１４の上部には凹部１４ａが設けられており，キャリア供給層１４の上には，凹部１４ａを充填するように，キャリア供給層１４に対してショットキ接合が形成される金属材料からなるゲート電極１５が設けられている。
【００６０】
　キャリア供給層１４の上には，ゲート電極１５の側方に間隔をおいて，キャリア供給層１４に対してオーミックコンタクトが形成される金属材料からなるソース電極１６及びドレイン電極１７が設けられている。ここで，ゲート電極１５は，ニッケル（Ｎｉ）と金（Ａｕ）との積層膜，パラジウム（Ｐｄ）又はパラジウムシリコン（ＰｄＳｉ）からなる単層膜を用いることができ，一方，ソース電極１６及びドレイン電極１７にはチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層膜を用いることができる。
【００６１】
　第１の実施形態のIII-Ｖ族窒化物半導体装置は，
チャネル層１３とキャリア供給層１４とのヘテロ接合により，チャネル層１３におけるキャリア供給層１４との界面付近に２次元電子ガス層（２ＤＥＧ層）が形成されるヘテロ接合型の電界効果トランジスタ（ＨＦＥＴ）として機能する。
【００６２】
　第１の実施形態のIII-Ｖ族窒化物半導体装置において，凹部１４ａの深さ寸法を適当に調整することにより，ゲート電極１５の底面側に設けられた凸部，すなわちゲート電極１５における凹部１４ａに埋め込まれた部分が実質的にゲート電極として機能するように設定されている。
【００６３】
　ここで，第１のしきい値電圧Ｖｔｈ１の値は凹部１４ａの下端からチャネル層１３の上面までの距離に比例し，第２のしきい値電圧Ｖｔｈ２の値はキャリア供給層１４の膜厚に比例するため，キャリア供給層１４の膜厚に応じて凹部１４ａの深さ寸法を調節することにより，Ｖｔｈ１及びＶｔｈ２の値を適当な値に設定することができる。
【００６４】
　このような構成により，キャリア供給層１４の上面とチャネル領域（２ＤＥＧ層）との距離を大きくしても，ゲート１５における凹部１４ａに設けられた部分を用いてチャネル領域を走行するキャリア量を調整できる。従って，凹部１４ａの底部からチャネル領域までの距離と，平坦なキャリア供給層の上面からチャネル領域までの距離が同一であれば，平坦なキャリア供給層の上面にゲート電極が設けられた従来の構成と比べて，キャリア供給層１４の上面とゲート電極１５の底面との間のトラップがチャネル領域に与える影響を凹部１４ａの深さ寸法分だけ小さくすることができるため，周波数分散が抑制されて高周波特性を向上することができる。」
　エ　周知技術
　前記アないしウより，本願の優先日前，下記の事項は周知技術と認められる。
「障壁層内のリセスにゲートを設けたＨＥＭＴ」
（４）本願補正発明と引用発明との対比
　ア　本願補正発明の「複数の半導体層を含む半導体構造」と引用発明の「半導体基板」とは、いずれも半導体からなる部分といえるから、両者は「半導体部」である点で共通するということができる。
　イ　引用発明の「ソース電極」及び「ドレイン電極」は、いずれも、「前記第１の絶縁体層と前記第２の絶縁体層との開口部に形成され、前記半導体基板に対してオーミック接合を形成して」おり、「半導体基板」に電気的に接触しているといえる。
　そうすると、本願補正発明の「前記半導体構造に電気的に接触しているソース電極」及び「前記半導体構造に電気的に接触しているドレイン電極」と、引用発明の「前記第１の絶縁体層と前記第２の絶縁体層との開口部に形成され、前記半導体基板に対してオーミック接合を形成しているソース電極」及び「前記第１の絶縁体層と前記第２の絶縁体層との開口部に形成され、前記半導体基板に対してオーミック接合を形成しているドレイン電極」とは、それぞれ、「半導体部に電気的に接触しているソース電極」及び「半導体部に電気的に接触しているドレイン電極」である点で共通するといえる。
　ウ　引用発明の「前記第１の絶縁体層と前記第２の絶縁体層との開口部に形成され、前記半導体基板に接し、前記ソース電極と前記ドレイン電極に挟まれて形成されたゲート電極」は、本願補正発明の「前記ソース電極および前記ドレイン電極の間にあるゲート」に相当するといえる。
　エ　引用発明の「前記ゲート電極は、ほぼＴ字の断面形状を有し、前記半導体基板に対して垂直な部分と水平な部分とを有」するとの構成は、本願補正発明の「前記ゲートは垂直部分および水平部分を有」するとの構成に相当するといえる。
　オ　本願補正発明の「前記水平部分は前記半導体構造上にあり、片側は前記ドレイン電極に向かって延びており、かつ、もう片側は前記ソース電極に向かって延びており」との構成と、引用発明の「前記ゲート電極の水平な部分は前記半導体基板上にあり、片側は前記ドレイン電極に向かって延びており、かつもう片側は前記ソース電極に向かって延びており」との構成は、「前記水平部分は前記半導体部上にあり、片側は前記ドレイン電極に向かって延びており、かつ、もう片側は前記ソース電極に向かって延びて」いる点で共通するといえる。
　カ　引用発明では、「ほぼＴ字の断面形状を有し、前記半導体基板に対して垂直な部分と水平な部分とを有」する「ゲート電極」の「垂直な部分の高さ」を「４０００〜６０００Å程度」とし、「前記半導体基板の上に形成された第１の絶縁体層」と「前記第１の絶縁体層の上に形成された第２の絶縁体層」との合計の膜厚を「１００〜１０００Å」として、「ゲート電極の大部分を大気中に露出」しているから、引用発明において、「ゲート電極」の「前記半導体基板に対して」「水平な部分」の下面と「半導体基板」との間に空間が存在することは明らかである。
　また、引用発明において、「ゲート電極」の「前記半導体基板に対して」「水平な部分」の少なくとも一部の下には、「前記半導体基板の上に形成された第１の絶縁体層」と「前記第１の絶縁体層の上に形成された第２の絶縁体層」とが設けられていることも明らかである。
　さらに、引用発明の「第１の絶縁体層」は，「半導体基板との界面に接し」ているから半導体基板上に「直接設けられる」ものであり，この「第１の絶縁体層」の上に「第２の絶縁体層」が形成されているから，結局引用発明の「第１の絶縁体層と第２の絶縁体層」はまとめて，半導体基板上に「直接設けられる」ものであると認められる。
　そして、引用文献における「また、第２の絶縁体層３および第１の絶縁体層との合計の膜厚が１０００Å以下であれば、ゲート電極４に係る容量は、ゲート電極の柱状部の全体が誘電体（ゲートスペーサ層）で囲まれている場合に比して、非常に低減される。」（【００１１】、前記（２）ア（イ））との記載より、引用発明の「第１の絶縁体層」及び「第２の絶縁体層」は、「ゲートスペーサ層」としての機能を果たすものと認められるから、本願補正発明の「複数のスペーサ層」に相当するといえる。
　そうすると、本願補正発明と引用発明とは、「（ゲートの）水平部分の下面と半導体部との間に空間が存在するように前記水平部分が配置されて」いるとの構成、及び「前記水平部分の少なくとも一部の下には、複数のスペーサ層が、前記半導体部上に直接設けられている」との構成を備える点で一致するといえる。
　キ　引用発明の「半導体装置」は、「ゲート電極」、「ソース電極」及び「ドレイン電極」を備えるから、後述する相違点に係る構成を除き、本願補正発明の「トランジスタデバイス」に相当するといえる。
　ク　してみると，本願補正発明と引用発明とは，下記（ア）の点で一致し，下記（イ）の点で相違するものと認められる。
（ア）一致点
「半導体部と、
　前記半導体部に電気的に接触しているソース電極と、
　前記半導体部に電気的に接触しているドレイン電極と、
　前記ソース電極および前記ドレイン電極の間にあるゲートと
　を備え、
　前記ゲートは垂直部分および水平部分を有し、
　前記水平部分は前記半導体部上にあり、片側は前記ドレイン電極に向かって延びており、かつ、もう片側は前記ソース電極に向かって延びており、
　前記水平部分の下面と前記半導体部との間に空間が存在するように前記水平部分が配置されており、
　前記水平部分の少なくとも一部の下には、複数のスペーサ層が、前記半導体部上に直接設けられているトランジスタデバイス。
（イ）相違点
　ａ　相違点１
　本願補正発明の「半導体部」は「複数の半導体層を含む半導体構造」であり，「前記複数の半導体層は障壁層を含」むのに対し，引用発明の「半導体部」は「半導体基板」である点。
　ｂ　相違点２
　本願補正発明の「ソース電極」及び「ドレイン電極」は、いずれも、「前記半導体構造に電気的に接触している」のに対し、引用発明の「ソース電極」及び「ドレイン電極」は、いずれも、「前記半導体基板に対してオーミック接合を形成している」点。
　ｃ　相違点３
　本願補正発明において「複数の半導体層は障壁層を含み」、「前記垂直部分は前記障壁層内にリセスされ」るのに対し、引用発明における「前記ゲート電極の垂直な部分は前記半導体基板のリセスの中にある」点。
　ｄ　相違点４
　本願補正発明の「複数のスペーサ層」は「前記半導体層上に直接設けられ」るのに対し，引用発明の「第１の絶縁体層と第２の絶縁体層」は「半導体基板上に直接設けられ」る点。
（５）相違点についての検討
　相違点１ないし４についてまとめて検討する。
　引用文献には、「さらに、本発明はＨＥＭＴなどの半導体装置にも適用が可能なものである。」（【００３１】、前記（２）ア（ウ））と記載されており、ＨＥＭＴが、「複数の半導体層を含む半導体構造と、前記半導体構造に電気的に接触しているソース電極と、前記半導体構造に電気的に接触しているドレイン電極と、前記ソース電極および前記ドレイン電極の間にあるゲートとを備え、前記複数の半導体層は障壁層を含」む「半導体装置」であることは、当該技術分野では技術常識であるから、引用発明において「複数の半導体層を含む半導体構造」であって「前記複数の半導体層は障壁層を含」む構成（相違点１に係る構成）とすることは、引用文献に実質的に記載されていると認められ、この点は、本願補正発明との実質的な相違点であるとはいえない。
　仮にそうでないとしても、引用発明において上記の構成とすることは、引用文献の上記の記載に接した当業者が普通に行い得るものといえる。
　そして、引用発明において「複数の半導体層を含む半導体構造」であって「前記複数の半導体層は障壁層を含」む構成とすることで、引用発明の「ソース電極」及び「ドレイン電極」が、いずれも「複数の半導体層を含む半導体構造」に電気的に接触している構成（相違点２に係る構成）となること、並びに引用発明の「第１の絶縁体層」及び「第２の絶縁体層」が「複数の半導体層を含む半導体構造」の「半導体層」上に直接設けられる構成（相違点４に係る構成）となることは、自明であると認められる。
　また、前記（３）のとおり、障壁層内のリセスにゲートを設けたＨＥＭＴは、周知例１ないし３にみられるように当該技術分野では周知の技術であるから、引用発明において、「複数の半導体層を含む半導体構造」であって「前記複数の半導体層は障壁層を含」む構成とする際に、「前記ゲート電極の垂直な部分」は「前記障壁層内にリセスされ」る構成（相違点３に係る構成）とすることは、上記周知技術に基づいて、当業者が容易に想到し得たものと認められる。
　以上から、相違点１ないし４に係る構成は、引用発明において上記周知技術に基づいて、当業者が容易に想到し得たものと認められる。
（６）本願補正発明の効果について
　本願補正発明の効果は，引用発明の構成及び周知例１にみられるような周知技術から当業者が予測できる程度のもので，格別なものではない。
（７）まとめ
　本願補正発明は，引用文献に記載された発明及び周知例１にみられるような周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
３　むすび 
　したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明の特許性の有無について
１　本願発明について 
　平成２７年５月２７日にされた手続補正は前記のとおり却下された。
　そして，本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２６年６月２０日付け手続補正による補正がされた特許請求の範囲の請求項１に記載された，次のとおりのものと認める。（再掲）
「複数の半導体層を含む半導体構造と，
　前記半導体構造に電気的に接触しているソース電極と，
　前記半導体構造に電気的に接触しているドレイン電極と，
　前記ソース電極および前記ドレイン電極の間にあるゲートと
　を備え，
　前記ゲートは垂直部分および水平部分を有し，
　前記垂直部分は前記半導体構造のリセス領域にあり，
　前記水平部分は前記半導体構造上にあり，片側は前記ドレイン電極に向かって延びており，かつ，もう片側は前記ソース電極に向かって延びており，
　前記水平部分の下面と前記半導体構造との間に空間が存在するように前記水平部分が配置されており，
　前記水平部分の少なくとも一部の下には，複数のスペーサ層が，前記半導体層上に直接設けられていることを特徴とするトランジスタデバイス。」
２　引用発明
　引用発明は，前記第２の２（２）で認定したとおりである。
３　本願発明と引用発明との対比
　本願発明と引用発明とを対比すると、前記第２の２（４）のとおりであり、加えて、本願発明の「前記垂直部分は前記半導体構造のリセス領域にあり」との構成と、引用発明の「前記ゲート電極の垂直な部分は前記半導体基板のリセスの中にあり」との構成とは、「前記垂直部分は前記半導体部のリセス領域にあ」る点で共通するといえる。
　そうすると、本願発明と引用発明とは、下記（１）の点で一致し、下記（２）の点で相違すると認められる。
（１）一致点
「半導体部と、
　前記半導体部に電気的に接触しているソース電極と、
　前記半導体部に電気的に接触しているドレイン電極と、
　前記ソース電極および前記ドレイン電極の間にあるゲートと
　を備え、
　前記ゲートは垂直部分および水平部分を有し、
　前記垂直部分は前記半導体部のリセス領域にあり、
　前記水平部分は前記半導体部上にあり、片側は前記ドレイン電極に向かって延びており、かつ、もう片側は前記ソース電極に向かって延びており、
　前記水平部分の下面と前記半導体部との間に空間が存在するように前記水平部分が配置されており、
　前記水平部分の少なくとも一部の下には、複数のスペーサ層が、前記半導体部上に直接設けられているトランジスタデバイス。」
（２）相違点
　ア　相違点１
　本願発明の「半導体部」は「複数の半導体層を含む半導体構造」であるのに対し，引用発明の「半導体部」は「半導体基板」である点。
　イ　相違点２
　本願発明の「ソース電極」及び「ドレイン電極」は、いずれも、「前記半導体構造に電気的に接触している」のに対し、引用発明の「ソース電極」及び「ドレイン電極」は、いずれも、「前記半導体基板に対してオーミック接合を形成している」点。
　ウ　相違点３
　一致点における「前記垂直部分は前記半導体部のリセス領域にあり」との構成について、本願発明は、「前記垂直部分は前記半導体構造のリセス領域にあ」るのに対し、引用発明において「前記ゲート電極の垂直な部分は前記半導体基板のリセスの中にある」点。
　エ　相違点４
　　本願発明の「複数のスペーサ層」は「前記半導体層上に直接設けられ」るのに対し，引用発明の「第１の絶縁体層と第２の絶縁体層」は「半導体基板上に直接設けられ」る点。
４　判断
　相違点１ないし４についてまとめて検討する。
　前記第２の２（５）で示した当該技術分野における技術常識を参酌すれば、引用文献の「さらに、本発明はＨＥＭＴなどの半導体装置にも適用が可能なものである。」（【００３１】、前記（２）ア（ウ））との記載から、引用発明において「複数の半導体層を含む半導体構造」を用いた構成（相違点１に係る構成）とすることは、引用文献に実質的に記載されていると認められ、仮にそうでないとしても、引用文献の上記の記載に接した当業者が普通に行い得るものといえる。
　そして、その結果、引用発明の「ソース電極」及び「ドレイン電極」が、いずれも「複数の半導体層を含む半導体構造」に電気的に接触している構成（相違点２に係る構成）となること、並びに引用発明の「第１の絶縁体層」及び「第２の絶縁体層」が「複数の半導体層を含む半導体構造」の「半導体層」上に直接設けられる構成（相違点４に係る構成）となることは、自明であると認められる。
　また、引用発明における「前記ゲート電極の垂直な部分」が、「複数の半導体層を含む半導体構造」の「リセスの中にある」こと、すなわち、「前記半導体構造のリセス領域にあ」る構成（相違点４に係る構成）となることも、自明であると認められる。
　そうすると、相違点１ないし４に係る構成は、当該技術分野における技術常識を参酌すれば、いずれも、実質的に引用文献に記載されているに等しい事項と認められるから、本願発明と引用発明との実質的な相違点であるとは認められず、また、仮にそうでないとしても、引用発明において、引用文献の記載に接した当業者が、普通に行い得るものと認められる。
　以上から、本願発明は、引用発明と実質的に同一の発明と認められ、そうでないとしても、引用発明に基づいて、当業者が容易に想到し得たものと認める。
５　まとめ
　以上のとおり，本願発明は，引用文献に記載された発明であり，又は，引用文献に記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第１項第３号に該当し，又は同条第２項の規定により，特許を受けることができない。
　
第４　結言 
　したがって，本願の請求項１に係る発明は，特許法第２９条第１項第３号に該当し，又は同条第２項の規定により，特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。 
　
　よって，結論のとおり審決する。