(57)【要約】      （修正有）【課題】ＴＭＲ素子の故障時に発生しうる短絡事故を、有効に防止しうる小型で低コストな電子回路基板、これを用いた磁気センサ、及びＴＭＲ素子を含む電子回路の電源部の保護方法を提供する。【解決手段】電子回路基板は、２つの端子ｓ１，ｓ２が、少なくともリードＬ１１〜Ｌ１５を介して、電源とグランドにそれぞれ接続されたＴＭＲ素子１１〜１４を含む。リードＬ１１，Ｌ１２の少なくとも一部は、ＴＭＲ素子のトンネルバリア膜が破壊された後、２つの端子ｓ１，ｓ２間の短絡により発生する過電流によって断線する。これによると、ＴＭＲ素子１１〜１４の故障により両端子ｓ１，ｓ２間が短絡した場合、電源とグランドが短絡されて過電流が発生する。その過電流によって、リードＬ１１，Ｌ１２の少なくとも一部が断線されるようにしており、これにより、過電流を遮断して電源を保護することができる。【選択図】図４
2011185918.tif 000002
【特許請求の範囲】
【請求項１】
２つの端子が、少なくともリードを介して、電源とグランドにそれぞれ接続されたＴＭＲ素子を含む電子回路基板であって、
前記リードの少なくとも一部は、前記ＴＭＲ素子のトンネルバリア膜が破壊された後、前記２つの端子間の短絡により発生する過電流によって断線する、
電子回路基板。
【請求項２】
請求項１に記載された電子回路基板であって、
前記過電流は、前記ＴＭＲ素子の抵抗値が、外部磁界の方向に応じて取り得る値の範囲内における最小値の９５％以下の値となったときに流れる電流である、
電子回路基板。
【請求項３】
請求項１または２に記載された電子回路基板であって、
前記一部は、他の部位より断面積が小さい部位を有し、この部位が溶けることによって断線する、
電子回路基板。
【請求項４】
請求項１または２に記載された電子回路基板であって、
前記一部は、融点が他の部位より低い、異なる材質からなる部位を有し、この部位が溶けることによって断線する、
電子回路基板。
【請求項５】
請求項１乃至４の何れかに記載された電子回路基板であって、
前記リードが配された層に隣接してグランド層が設けられ、
前記一部は、前記ＴＭＲ素子から前記電源に連なるリードである、
電子回路基板。
【請求項６】
請求項１乃至５の何れかに記載された電子回路基板を含み、
前記ＴＭＲ素子によって外部磁界を検知する、
磁気センサ。
【請求項７】
２つの端子が、少なくともリードを介して、電源とグランドにそれぞれ接続されたＴＭＲ素子を含む電子回路の電源部の保護方法であって、
前記ＴＭＲ素子のトンネルバリア膜が破壊されたことによって前記２つの端子間が短絡した後、前記短絡により発生する過電流によって前記リードの少なくとも一部を断線させる、
電源部の保護方法。
【請求項８】
請求項７に記載された電源部の保護方法であって、
前記過電流は、前記ＴＭＲ素子の抵抗値が、外部磁界の方向に応じて取り得る値の範囲内における最小値の９５％以下の値となったときに流れる電流である、
電源部の保護方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＭＲ素子を備えた電子回路基板、これを用いた磁気センサ、及び、電子回路の電源部の保護方法に関する。
【背景技術】
【０００２】
ＴＭＲ素子、ＧＭＲ素子などの磁気抵抗効果素子を用いた磁気センサは、産業上、様々な分野で利用されており、例えば、自動車の分野では、ステアリングの角度検出や速度検出に用いられている。
【０００３】
磁気センサは、特許文献１に示されるように、電源（Ｖｃｃ）とグランド（ＧＮＤ）の間に磁気抵抗効果素子を接続した回路構成を有している（特許文献１の図８を参照）。ここで、磁気抵抗効果素子としてＧＭＲ素子、あるいはＡＭＲ素子を採用した場合、これらは、電流が膜の面と平行に流れるため、故障により磁性膜が破壊されたとしても、電源とグランドの間が開放されるだけであって、その故障により電子回路全体が致命的なダメージを受けることはない。
【０００４】
一方、磁気抵抗効果素子としてＴＭＲ素子を採用した場合、これらはトンネルバリアを介して２つの磁性層を対向させた構造を有しているため、故障によってトンネルバリアが破壊されれば、電源とグランドを短絡、すなわちショートさせてしまう。したがって、その故障によって、回路全体が致命的なダメージを受ける危険性があるだけでなく、例えば電源から出火すれば、火災などの危険な事態に至るケースもありうる。このような事態の発生は、とりわけ、上述したような自動車の用途においては、人命に関わるので、到底許されるものではない。
【０００５】
このような観点から、ＴＭＲ素子を用いた磁気センサについて、いわゆるフェイルセーフの実現を求める声が高まっている。また、上述したような回路構成は、磁気センサに限られずに採用され得るため、ＴＭＲ素子を用いた他の装置分野においても、フェイルセーフは実現されるべきである。
【０００６】
磁気抵抗効果素子に関する保護回路としては、例えば特許文献２に、ダイオードを磁気抵抗効果素子と並列に接続したものや、ヒューズを磁気抵抗効果素子と直列に接続したものが開示されている。しかしながら、この回路は、磁気抵抗効果素子を過電流から保護するものであって、電源を過電流から保護するものではない。したがって、この回路により、ＴＭＲ素子の故障時に発生しうる短絡事故を防止することはできない。
【０００７】
また、特許文献３には、磁界変化検出素子の出力信号の変動を検知したことを契機として動作を停止制御することにより、磁界変化検出素子が故障した場合のフェイルセーフを実現する回路が開示されている。しかしながら、このような方法によると、故障検出から停止制御に至るまでの時間で、瞬時に流れる過電流を有効に防止することは困難であるし、複雑な制御手段を必要とするので小型化、及びコスト面からも不利である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−３０３５３６号公報
【特許文献２】特開平９−２８８８０５号公報
【特許文献３】特開２００８−２０２９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の課題は、ＴＭＲ素子の故障時に発生しうる短絡事故を、有効に防止しうる小型で低コストな電子回路基板、これを用いた磁気センサ、及びＴＭＲ素子を含む電子回路の電源の保護方法を提供することである。
【課題を解決するための手段】
【００１０】
上述した課題を解決するため、本発明に係る電子回路基板は、２つの端子が、少なくともリードを介して、電源とグランドにそれぞれ接続されたＴＭＲ素子を含む。そして、前記リードの少なくとも一部は、前記ＴＭＲ素子のトンネルバリア膜が破壊された後、前記２つの端子間の短絡により発生する過電流によって断線する。
【００１１】
本発明に係る電子回路基板によると、ＴＭＲ素子の２つの端子が、少なくともリードを介して電源とグランドの間に接続されているから、ＴＭＲ素子の故障によりトンネルバリア膜が破壊されて両端子間が短絡した場合、電源とグランドが短絡されて過電流が発生する。
【００１２】
そこで、本発明に係る電子回路基板では、その過電流によって、リードの少なくとも一部が断線されるようにしており、これにより、過電流を遮断して電源を保護することができる。しかも、リードの断線のみによって過電流を遮断するから、複雑な制御手段を必要とせず、電子回路基板を容易に小型化、並びに低コスト化することができる。
【００１３】
したがって、本発明に係る電子回路基板によれば、ＴＭＲ素子の故障時に発生しうる短絡事故を、有効に防止しうる。
【００１４】
次に、本発明に係る磁気センサは、上述した電子回路基板を含み、前記ＴＭＲ素子によって外部磁界を検知する。このため、本発明に係る磁気センサによれば、上記の効果を同様に得ることができる。
【００１５】
次に、本発明に係る電源の保護方法は、２つの端子が、少なくともリードを介して、電源とグランドにそれぞれ接続されたＴＭＲ素子を含む電子回路の電源を保護する方法であって、前記ＴＭＲ素子の故障により前記２つの端子間が短絡した後、前記短絡により発生する過電流によって前記リードの少なくとも一部を断線させるものである。
【００１６】
このように、本発明に係る電源の保護方法は、実質的に、上述した電子回路基板と同一の内容であるから、上記の効果を同様に得ることができる。
【発明の効果】
【００１７】
以上述べたように、本発明によれば、ＴＭＲ素子の故障時に発生しうる短絡事故を、有効に防止しうる小型で低コストな電子回路基板、これを用いた磁気センサ、及びＴＭＲ素子を含む電子回路の電源の保護方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る磁気センサの回路図である。
【図２】ＴＭＲ素子の断面図である。
【図３】外部磁界に対する出力電圧の変化を示すグラフである。
【図４】本発明に係る電子回路基板のパタン図である。
【図５】過電流の遮断の様子を示す。
【図６】ＴＭＲ素子の印加電圧に対する抵抗変化を示すグラフである。
【図７】図４におけるＶＩＩ−ＶＩＩ線に沿った断面図である。
【図８】本発明に係る電子回路基板の変形例を示す。
【図９】本発明に係る電子回路基板の変形例を示す。
【図１０】他の実施形態に係る磁気センサの回路図である。
【図１１】図１０に示された実施形態に係る電子回路基板のパタン図である。
【発明を実施するための形態】
【００１９】
図１は、本発明に係る磁気センサの回路図である。この磁気センサ回路は、測定対象物の回転角を検出する回転角センサに用いられるものであって、それぞれ第１〜第４のＴＭＲ素子１１〜１４，２１〜２４を含む第１及び第２のブリッジ回路１，２を有している。なお、図中、第１〜第４のＴＭＲ素子１１〜１４，２１〜２４の各々は、１個のＴＭＲ素子で表されているが、複数個のＴＭＲ素子であってもよい。
【００２０】
第１のブリッジ回路１は、第１のＴＭＲ素子１１と第２のＴＭＲ素子１２、並びに第３のＴＭＲ素子１３と第４のＴＭＲ素子１４が、それぞれ直列接続され、これらの直列回路が互いに並列接続されてなる。そして、第１のＴＭＲ素子１１と第３のＴＭＲ素子１３の接続端が電源端子Ｖｃｃに接続され、第２のＴＭＲ素子１２と第４のＴＭＲ素子１４の接続端がグランド端子（接地端子）ＧＮＤに接続されている。
【００２１】
また、第１のＴＭＲ素子１１と第２のＴＭＲ素子１２の接続端は第１の出力端子Ｔ１１に接続され、第３のＴＭＲ素子１３と第４のＴＭＲ素子１４の接続端は第２の出力端子Ｔ１２に接続されている。第２の出力端子Ｔ１２に対する第１の出力端子Ｔ１１の電位は、第１の出力電圧Ｖ１として検出される。
【００２２】
一方、第２のブリッジ回路２は、第１〜第４のＴＭＲ素子２１〜２４が、第１のブリッジ回路１と同様に接続されてなり、第２の出力端子Ｔ２２に対する第１の出力端子Ｔ２１の電位が、第２の出力電圧Ｖ２として検出される。
【００２３】
ＴＭＲ素子１１〜１４，２１〜２４は、図２に示されるように、反強磁性層４１、ピンド層４２、絶縁層４３、フリー層４４が、この順に積層された構造を有している。周知の通り、フリー層４４は、外部磁界に従って磁化の向きＤ２が変化するのに対して、ピンド層４２は磁化の向きＤ１が固定されている。図１に示された第１〜第４のＴＭＲ素子１１〜１４，２１〜２４に付された矢印は、このピンド層４２は磁化方向Ｄ１を示すものである。また、絶縁層４３は、上述したトンネルバリアである。
【００２４】
第１のブリッジ回路１では、ピンド層４２の磁化方向について、対向関係にある第１のＴＭＲ素子１１と第４のＴＭＲ素子１４、並びに第２のＴＭＲ素子１２と第３のＴＭＲ素子１３が、それぞれ、互いに同一となっている。そして、第１のＴＭＲ素子１１と第４のＴＭＲ素子１４のピンド層４２の磁化方向と、第２のＴＭＲ素子１２と第３のＴＭＲ素子１３のピンド層４２の磁化方向とは、互いに反平行（正反対）の関係にある。
【００２５】
一方、第２のブリッジ回路２では、ピンド層４２の磁化方向について、同様に、対向関係にある第１のＴＭＲ素子２１と第４のＴＭＲ素子２４、並びに第２のＴＭＲ素子２２と第３のＴＭＲ素子２３が、それぞれ、互いに同一となっている。そして、第１のＴＭＲ素子２１と第４のＴＭＲ素子２４のピンド層４２の磁化方向と、第２のＴＭＲ素子２２と第３のＴＭＲ素子２３のピンド層４２の磁化方向とは、互いに反平行の関係にある。
【００２６】
図１の矢印に示されるように、第１のブリッジ回路１の各ＴＭＲ素子１１〜１４と第２のブリッジ回路２の各ＴＭＲ素子２１〜２４は、ピンド層４２の磁化方向が互いに直交する関係にある。
【００２７】
周知の通り、ＴＭＲ素子１１〜１４，２１〜２４の特徴は、ピンド層４２の磁化方向とフリー層４４の磁化方向が同一であるときに抵抗値が最小となり、これらが反平行（正反対）であるときに抵抗値が最大となることである。これに基づき、図１に示す外部磁界Ｈの角度θに対するＴＭＲ素子１１〜１４，２１〜２４の抵抗値の変化を、次に説明する。なお、角度θは、外部磁界Ｈの方向が第１のＴＭＲ素子１１と第４のＴＭＲ素子１４のピンド層４２の磁化方向と同一である場合に、０度を示すものと定義する。
【００２８】
まず、角度θが０度であるとき、第１のブリッジ回路１では、第１のＴＭＲ素子１１と第４のＴＭＲ素子１４の抵抗値が最小となり、第２のＴＭＲ素子１２と第３のＴＭＲ素子１３の抵抗値が最大となる。他方、第２のブリッジ回路２では、各ＴＭＲ素子２１〜２４の抵抗値は、上記の最大値と最小値の中間値となる。
【００２９】
次に、角度θが９０度であるとき、つまり、外部磁界Ｈの方向が、ＴＭＲ素子２２，２３のピンド層４２の磁化方向と同一であるとき、第１のブリッジ回路１では、各ＴＭＲ素子１１〜１４の抵抗値は、上記の最大値と最小値の中間値となる。他方、第２のブリッジ回路２では、第１のＴＭＲ素子２１と第４のＴＭＲ素子２４の抵抗値が最大となり、第２のＴＭＲ素子２２と第３のＴＭＲ素子２３の抵抗値が最小となる。
【００３０】
次に、角度θが１８０度であるとき、第１のブリッジ回路１では、第１のＴＭＲ素子１１と第４のＴＭＲ素子１４の抵抗値が最大となり、第２のＴＭＲ素子１２と第３のＴＭＲ素子１３の抵抗値が最小となる。他方、第２のブリッジ回路２では、各ＴＭＲ素子２１〜２４の抵抗値は、上記の最大値と最小値の中間値となる。
【００３１】
最後に、角度θが２７０度であるとき、第１のブリッジ回路１では、各ＴＭＲ素子１１〜１４の抵抗値は、上記の最大値と最小値の中間値となる。他方、第２のブリッジ回路２では、第１のＴＭＲ素子２１と第４のＴＭＲ素子２４の抵抗値が最小となり、第２のＴＭＲ素子２２と第３のＴＭＲ素子２３の抵抗値が最大となる。
【００３２】
したがって、図３に示されるように、第１のブリッジ回路１の出力電圧Ｖ１（Ｖ）は、角度θの変化に対してＣＯＳ関数状の波形をなし、一方、第２のブリッジ回路２の出力電圧Ｖ２（Ｖ）は、角度θの変化に対してＳＩＮ関数状の波形をなす。なお、ＴＭＲ素子１１〜１４，２１〜２４は、全て同一の特性を有するものとする。
【００３３】
この事実に基づき、検出対象の角度θは、出力電圧Ｖ１（Ｖ）及びＶ２（Ｖ）から以下の式で求められる。
θ＝ａｒｃｔａｎ（Ｖ２／Ｖ１）
【００３４】
このように、回転角センサは、ＴＭＲ素子１１〜１４，２１〜２４により外部磁界Ｈを検知することによって、測定対象物の回転角を検出することができる。
【００３５】
次に、このような磁気センサに用いられる、本発明に係る電子回路基板について説明する。図４は、本発明に係る電子回路基板のパタン図である。
【００３６】
図４では、上述した第１のブリッジ回路１のパタンのみが示され、第２のブリッジ回路２のパタンは、これと同様であるから、省略されている。また、図４では、説明の便宜上、パタンの各構成要素が、平面視で電子回路基板の同一層の表面に形成されているかのように描かれているが、本来、複数層にわたって形成されることもあり得ることは言うまでもない。
【００３７】
電子回路基板は、ＴＭＲ素子１１〜１４と、リードＬ１１〜Ｌ１５と、電源端子Ｖｃｃと、グランド端子ＧＮＤと、出力端子Ｔ１１，Ｔ１２とを含む。
【００３８】
各ＴＭＲ素子１１〜１４は、２つの端子ｓ１，ｓ２を備えており、図２に示されるように、入力端子ｓ１は反強磁性層４１側に設けられ、出力端子ｓ２はフリー層４４側に設けられている。このため、各ＴＭＲ素子１１〜１４を流れる電流Ｉは、反強磁性層４１からフリー層４４に向かう。
【００３９】
また、各ＴＭＲ素子１１〜１４は、一対ごとに、図４の符号Ｃで示される点を中心として、一端を向かい合わせ、全体的に十字をなすように配置されている。電子回路基板は、角度θが正確に検出されるように、この中心点Ｃが、強磁性体である測定対象物３の中性点と平面視で重なるように配置されている。
【００４０】
各リードＬ１１〜Ｌ１５は、アルミ、銅、または金などの導電性金属膜により形成され、その周囲を絶縁性の保護膜によって覆われている。もっとも、各リードＬ１１〜Ｌ１５として、金属線を採用してもよい。
【００４１】
電源端子Ｖｃｃとグランド端子ＧＮＤは、電源部、つまり、外部に備えられた電源ユニットに接続される。もっとも、電子回路基板自体に小型の電源ユニットを搭載してもよく、この場合、電源端子Ｖｃｃとグランド端子ＧＮＤは、その電源ユニットの端子に相当するものとなる。
【００４２】
各出力端子Ｔ１１，Ｔ１２は、上記の角度θを算出する演算回路に接続される。なお、各出力端子Ｔ１１，Ｔ１２、電源端子Ｖｃｃ、グランド端子ＧＮＤは、設計に応じて、電極パッド、コネクタ、あるいはスルーホールなどの適宜な形態を採り得る。
【００４３】
図４に示されたパタンを参照すると、ＴＭＲ素子１１〜１４は、２つの端子ｓ１，ｓ２が、少なくともリードＬ１１〜Ｌ１５を介して、電源とグランドにそれぞれ接続されている。
【００４４】
具体的には、第１のＴＭＲ素子１１は、リードＬ１１を介して電源端子Ｖｃｃに接続され、第３のＴＭＲ素子１３は、リードＬ１２を介して電源端子Ｖｃｃに接続されている。また、第２のＴＭＲ素子１２と第４のＴＭＲ素子１４は、リードＬ１５を介してグランド端子ＧＮＤに接続されている。
【００４５】
さらに、第１のＴＭＲ素子１１と第２のＴＭＲ素子１２は、リードＬ１３を介して第１の出力端子Ｔ１１に接続され、第３のＴＭＲ素子１３と第４のＴＭＲ素子１４は、リードＬ１４を介して第２の出力端子Ｔ１２に接続されている。
【００４６】
本発明に係る回路基板の特徴は、上記のリードＬ１１〜Ｌ１５の少なくとも一部が、２つの端子ｓ１，ｓ２間の短絡により発生する過電流によって断線する点にある。すなわち、リードＬ１１，Ｌ１２には、それぞれ、他の部位より幅の狭い部位Ｐ１，Ｐ２が形成されており、この部位Ｐ１，Ｐ２が溶けることによって断線、つまり、溶断するのである。
【００４７】
ここで、溶断させる部位の形態としては、上記の幅狭の形態に限られず、当該部位の厚みを他の部位より小さくする形態を採ってもよく、当該部位の断面積が他の部位より小さければ如何なる形態であってもよい。
【００４８】
また、ここでいう過電流とは、図２に示された絶縁層４３が、経年劣化などの要因で抵抗値が減少して実質的な絶縁破壊、つまり、トンネルバリア膜の破壊に至り、このとき、２つの端子ｓ１，ｓ２間が実質的に短絡することにより電源からグランドに向かって流れる大きな電流を指す。
【００４９】
過電流は、ＴＭＲ素子１１〜１４の何れか１つにおいて絶縁破壊が起これば、発生しうる。これは、絶縁破壊が起きたＴＭＲ素子１１〜１４に直列接続された他のＴＭＲ素子１１〜１４に、定格より大きな電圧が加わるため、結局、当該他のＴＭＲ素子１１〜１４も絶縁破壊に至るからである。
【００５０】
上記の部位Ｐ１，Ｐ２は、幅狭に形成されているから、抵抗値が高く、過電流が流れると高い熱を発生して溶解に至る。そして、これによって過電流は遮断される。
【００５１】
図５は、このときの過電流の遮断の様子を示す。各ＴＭＲ素子１１〜１４を流れる電流Ｉは、時間ｔ１において故障が発生すると、定常値Ｉｏから増加を開始し、そして、時間ｔ２において閾値Ｉｔｈを上回ると、上記の部位Ｐ１，Ｐ２が溶解して０となる。
【００５２】
また、図６は、ＴＭＲ素子の印加電圧に対する抵抗変化を示すグラフである。縦軸のＲ／Ｒ０（％）は、ＴＭＲ素子の初期抵抗値Ｒ０に対する実際の抵抗値Ｒの百分率である。発明者の実験によれば、ＴＭＲ素子は、スパイク電圧などのストレス印加によって抵抗比Ｒ／Ｒ０が９５（％）以下に減少すると（図中の○印を参照）、故障したとみなされることが見出された。
【００５３】
したがって、仮にＴＭＲ素子の抵抗値を１００（Ω）、電流の定常値Ｉｏを０．１（ｍＡ）とした場合、抵抗値が９５（Ω）に減少すれば、ＴＭＲ素子は故障したとみなされるので、上記の閾値Ｉｔｈを０．１０５（ｍＡ）に設定すればよいことになる。つまり、過電流とみなすことのできる閾値Ｉｔｈは、ＴＭＲ素子の抵抗値がその９５％の値になったときに流れる電流として定義すればよいのである。
【００５４】
ただし、上述したとおり、ＴＭＲ素子は、外部磁界Ｈの方向θに応じてフリー層の磁化方向が変化し、これにより抵抗値が変化するという特徴を有する。
【００５５】
本来的には、抵抗比Ｒ／Ｒ０≦９５（％）の条件は、外部磁界Ｈの方向θ、あるいは外部磁界Ｈの有無に関わらず、共通であることが判明している。しかし、仮に、閾値Ｉｔｈを、単に抵抗比Ｒ／Ｒ０≦９５（％）を満たす電流値として設定すると、上記の変動幅のために問題を生ずる。つまり、初期抵抗値Ｒ０を外部磁界Ｈの方向に応じて取り得る値の範囲内における最大値、またはこれに近い値として定めると、抵抗値Ｒが外部磁界Ｈの方向θに応じて取り得る値の範囲内における最小値となったときに、抵抗比Ｒ／Ｒ０≦９５（％）を満たしてしまい、結果として、ＴＭＲ素子が故障していないにも関わらず、上記の部位Ｐ１，Ｐ２が誤って断線してしまうのである。
【００５６】
これを回避するためには、閾値Ｉｔｈを、初期抵抗値Ｒ０が外部磁界Ｈの方向に応じて取り得る値の範囲内における最小値であるものとして定義すればよい。すなわち、ピンド層とフリー層の磁化方向を互いに反平行としたときの初期抵抗値Ｒ０を基準とすれば、抵抗比Ｒ／Ｒ０について、上記の抵抗値の変動幅に対するマージンを確保することができるから、部位Ｐ１，Ｐ２が誤って断線することはないのである。
【００５７】
もっとも、抵抗比Ｒ／Ｒ０によらずに閾値Ｉｔｈを定義することもできる。つまり、閾値Ｉｔｈを、抵抗値Ｒが外部磁界Ｈの方向θに応じて取り得る値の範囲内における最小値となったときに流れる電流値Ｉｏの１０５（％）の値として定義すればよいのである。
【００５８】
よって、上記の部位Ｐ１，Ｐ２の幅は、この閾値ＩｔｈとリードＬ１１，Ｌ１２の材質などに基づいて適宜に決定される必要がある。
【００５９】
本発明に係る電子回路基板によると、ＴＭＲ素子１１〜１４の２つの端子ｓ１，ｓ２が、少なくともリードＬ１１〜Ｌ１５を介して電源とグランドの間に接続されているから、ＴＭＲ素子１１〜１４の故障により両端子ｓ１，ｓ２間が短絡した場合、電源とグランドが短絡されて過電流が発生する。
【００６０】
そこで、本発明に係る電子回路基板では、その過電流によって、リードＬ１１〜Ｌ１５の少なくとも一部Ｌ１１，Ｌ１２が断線されるようにしており、これにより、過電流を遮断して電源を保護することができる。しかも、リードＬ１１，Ｌ１２の断線のみによって過電流を遮断するから、複雑な制御手段を必要とせず、電子回路基板を容易に小型化、並びに低コスト化することができる。
【００６１】
したがって、本発明に係る電子回路基板によれば、ＴＭＲ素子の故障時に発生しうる短絡事故を、有効に防止しうる。
【００６２】
上述した実施形態においては、ＴＭＲ素子１１，１３から電源端子Ｖｃｃに連なるリードＬ１１，Ｌ１２のみが過電流により断線するようにしたが、これに限定されるものではなく、これに加えて、又はこれに代えて、ＴＭＲ素子１２，１４からグランド端子ＧＮＤに連なるリードＬ１５のうち、ＴＭＲ素子１４から電源端子ＧＮＤに至る部分の何れかの部位が断線するようにしてもよい。あるいは、リードＬ１３のうち、ＴＭＲ素子１１からＴＭＲ素子１２に至る部分の何れかの部位とともに、リードＬ１４のうち、ＴＭＲ素子１３からＴＭＲ素子１４に至る部分の何れかの部位が断線するようにしてもよい。
【００６３】
つまり、過電流が電源端子Ｖｃｃからグランド端子ＧＮＤに至ることを完全に遮断できる部位であれば、リードＬ１１〜Ｌ１５の何れの部位であってもよいのである。
【００６４】
ここで、電気的特性の安定化を目的として、リードＬ１１，Ｌ１２が配された層に隣接してグランド層が設けられている場合、本実施形態のように、断線する部位Ｐ１，Ｐ２を、ＴＭＲ素子１１，１３から電源端子ＧＮＤに連なるリードＬ１１，Ｌ１２に設けると好適である。
【００６５】
これに関して説明すると、図７は、図４におけるＶＩＩ−ＶＩＩ線に沿った断面図である。ここで、リードＬ１１は、上下から絶縁性の保護層６１，６２に挟まれており、下側の保護層６２の下に隣接してグランド層５が設けられている。
【００６６】
グランド層５は、スルーホール等を介してグランド端子ＧＮＤと電気的に接続されているから、これを、電子回路基板全面、あるいは、少なくとも面の一部、例えば平面視でリードＬ１１〜Ｌ１５と重なるように設けることによって、電磁気的なシールドとして機能させることができる。
【００６７】
図示された層構成を採用すれば、耐ノイズ性が向上して回路全体に電気的な安定性がもたらされるが、その反面、下側の保護層６２が劣化して絶縁破壊が起こると、電源とグランドの間でショートが起こる危険性がある。この絶縁破壊を回避するために、保護層６２の厚みｄをより大きく設定しても良いが、電子回路基板全体の厚みが増すために、製品の小型化の観点から望ましくない。
【００６８】
そこで、断線する部位Ｐ１をリードＬ１１に設ければ、図中の符号ｘの範囲で保護層６２の絶縁破壊が起こっても、部位Ｐ１の溶断により電源とグランドの間のショートを回避できる。もっとも、この範囲ｘは広いほど良いので、基板製造時の印刷位置のばらつき等を考慮した上で、部位Ｐ１を電源端子Ｖｃｃのできるだけ近くに配置するとよい。なお、このような実施態様は、部位Ｐ２についても同様に適用されることは容易に理解されよう。
【００６９】
これまで述べた実施形態では、断線する部位Ｐ１，Ｐ２として、リードＬ１１，Ｌ１２の一部を幅狭に形成したものを開示したが、これに限定されるものではない。
【００７０】
例えば、図８は、本発明の変形例に係る部位Ｐ１を平面視で表したものである。この実施形態では、リードＬ１１の部位Ｐ１が他の部位とは異なる材質から構成されている。部位Ｐ１の材質は、他の部位より融点が低く、上述した過電流によって容易に溶断する。このような材質としては、例えばインジウムやガリウムが挙げられる。もっとも、これに代えて、ヒューズを部位Ｐ１に設けても良いが、この場合、部品数の増加や実装面積の増加が懸念されるため、低コストと小型化の観点から、あまり好ましくはない。
【００７１】
また、図９は、本発明の別の変形例に係る部位Ｐ１を、図７と同様の水平視断面で表したものである。この実施形態では、断線させる部位Ｐ１の下に気化物質８が設けられており、上述した過電流の熱によって気化物質８が昇華してガスを発生させ、そのガス圧によって当該部位Ｐ１を断線させることができる。ガス圧は、当該部位Ｐ１を確実に断線させるように、上側の保護膜６１ごと破裂させる程度の圧力であることが望ましい。このようなガス圧を発生する気化物質８としては、例えば重合体（ポリマー）物質を採用することができる。
【００７２】
これまで図１に示されるフルブリッジ回路を例に挙げて説明したが、回転角センサに採用し得る回路は、これに限定されない。図１０は、ハーフブリッジ回路を用いて構成した磁気センサの回路図である。
【００７３】
この実施形態において、磁気センサ回路はブリッジ回路１０を有している。ブリッジ回路１０は、互いに直列接続されたＴＭＲ素子１０１、及び抵抗素子１０２を含む。この直列回路の両端は、電源Ｖｃｃとグランド端子ＧＮＤの各々に接続されている。また、ＴＭＲ素子１０１と抵抗素子１０２の接続端は、第１の出力端子Ｔ３１に接続されており、グランド端子ＧＮＤに接続された端子Ｔ３２の電位に対する第１の出力端子Ｔ３１の電位は、出力電圧Ｖ１０として検出される。
【００７４】
ここで、抵抗素子１０２は、ＴＭＲ素子ではなく、通常の抵抗素子であることに留意されたい。もっとも、抵抗素子１０２に代えて、ＴＭＲ素子を採用し得るのは言うまでもない。
【００７５】
出力電圧Ｖ１０は、先に示した図３と同様に、検出対象である外部磁界Ｈの方向θに応じて変化する。したがって、この回路を用いて、先の実施形態と同様に、磁界ＨのＳＩＮ成分とＣＯＳ成分を検出し、角度θを所定の計算式で算出することができる。
【００７６】
図１１は、本実施形態に係る電子回路基板のパタン図である。ここでは、図５に示された実施形態と共通する事項については、説明を省略する。
【００７７】
電子回路基板は、ＴＭＲ素子１０１と、抵抗素子１０２と、リードＬ２１〜Ｌ２４と、電源端子Ｖｃｃと、グランド端子ＧＮＤと、出力端子Ｔ３１，３２とを含む。電子回路基板は、角度θが正確に検出されるように、ＴＭＲ素子１０１の中心Ｏを測定対象物３（図示省略）の中性点に合わせて配置されている。
【００７８】
図示されたパタンを参照すると、まず、ＴＭＲ素子１０１は、リードＬ２１を介して電源端子Ｖｃｃと接続されている。このリードＬ２１には、上述した実施形態における部位Ｐ１，Ｐ２と同様に、過電流により断線する部位Ｐ３が設けられている。
【００７９】
また、ＴＭＲ素子１０１は、リードＬ２２を介して、抵抗素子１０２と接続されるとともに、出力端子Ｔ３１と接続されている。さらに、抵抗素子１０２とグランド端子ＧＮＤは、リードＬ２３を介して互いに接続され、グランド端子ＧＮＤと出力端子Ｔ３２は、リードＬ２４を介して互いに接続されている。
【００８０】
本実施形態によれば、先の実施形態と同様に部位Ｐ３により過電流から電源を保護できるだけでなく、磁気センサ回路に使用するＴＭＲ素子の数を減少させることができるから、低コスト化と小型化の両方の利点を得ることができる。
【００８１】
次に、本発明に係る電源の保護方法について説明する。本発明に係る電源の保護方法は、２つの端子が、少なくともリードを介して、電源とグランドにそれぞれ接続されたＴＭＲ素子を含む電子回路の電源を保護する方法であって、既に述べたように、ＴＭＲ素子のトンネルバリア膜が破壊されたことによって２つの端子間が短絡した後、短絡により発生する過電流によってリードの少なくとも一部を断線させるものである。ここで、過電流は、ＴＭＲ素子の抵抗値が、外部磁界の方向に応じて取り得る値の範囲内における最小値の９５％以下の値となったときに流れる電流であるとして定義するとよい。
【００８２】
このように、本発明に係る電源の保護方法は、実質的に、上述した電子回路基板と同一の内容であるから、同様の効果を得ることができる。
【００８３】
これまで、本発明に係る電子回路基板及び電源の保護方法の典型的な適用例として、磁気センサを挙げて説明したが、発明の技術的思想からすると、同様の回路構成を有する他のデバイスや装置などにも適用できることは容易に理解されよう。したがって、同様にＴＭＲ素子を利用するＭＲＡＭ（Magnetoresistive Random Access Memory）やハードディスク装置の磁気ヘッドなども本発明の適用範囲に含まれることは言うまでもない。
【００８４】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。
【符号の説明】
【００８５】
１１〜１４，２１〜２４，１０１            ＴＭＲ素子
５                                        グランド層
ｓ１，２                                  端子
Ｌ１１〜Ｌ１５                            リード
Ｖｃｃ                                    電源端子
ＧＮＤ                                    グランド端子
Ｐ１，Ｐ２，Ｐ３                          リードの断線部位
【図１】
2011185918.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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