(57)【要約】【課題】付加レイテンシを有する半導体装置を提供する。【解決手段】コマンドを受信し、コマンドが受信された時点から始まる付加レイテンシ区間の終了時点で、対応するメモリアクセス動作を行い、位相制御部及び制御部を具備でき、位相制御部は、クロック信号の位相を制御して位相制御クロック信号を生成でき、制御部は、付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の位相制御部をイネーブルさせる第１論理状態の制御信号を生成して出力できる半導体装置である。【選択図】図１
2011108353.tif 000002
【特許請求の範囲】
【請求項１】
コマンドを受信し、前記コマンドが受信された時点から始まる付加レイテンシ区間の終了時点で、対応するメモリアクセス動作を行う半導体装置において、
クロック信号の位相を制御して位相制御クロック信号を生成する位相制御部と、
前記付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の前記位相制御部をイネーブルさせる第１論理状態の制御信号を生成して出力する制御部と、を具備することを特徴とする半導体装置。
【請求項２】
前記制御部は、
前記所定の時点から前記メモリアクセス動作の終了時点まで、前記制御信号を第１論理状態に維持し、残りの時点では、前記位相制御部をディスエーブルさせるために、前記制御信号を第２論理状態に変更することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記位相制御部は、
前記クロック信号の位相を制御する遅延固定ループと、
前記制御信号に応答し、前記クロック信号を前記遅延固定ループに伝達したり、またはそれを遮断する連結部と、を具備することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記位相制御部は、
前記クロック信号の位相を制御する位相固定ループと、
前記制御信号に応答し、前記クロック信号を前記遅延固定ループに伝達したり、またはそれを遮断する連結部と、を具備することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記コマンドは、
リードコマンド、ライトコマンドまたはＯＤＴコマンドであることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記制御部は、
直列に連結され、前記クロック信号に応答し、前記受信されたコマンドを遅延させて出力する複数の遅延部と、
前記受信されたコマンド、及び前記遅延部の出力信号のうち少なくとも２つの信号を論理和演算し、前記制御信号として出力する論理和ゲートと、を具備することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記半導体装置は、
前記位相制御クロック信号に応答し、複数のレイテンシ制御信号を生成して出力するレイテンシ制御部と、
前記コマンドに応答し、前記付加レイテンシ区間が終了した後に内部コマンドを出力する内部コマンド生成部と、
前記内部コマンド及び前記レイテンシ制御信号に応答し、前記メモリアクセス動作を制御するコマンド実行制御部と、を具備し、
前記制御信号は、前記付加レイテンシ区間のうち所定の時点から、前記位相制御部、前記レイテンシ制御部及び前記コマンド実行制御部のうちディスエーブル状態であるユニットをイネーブルさせる制御信号を生成して出力する制御部を具備することを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記制御信号は、
前記メモリアクセス動作が完了する時点まで、前記位相制御部、前記レイテンシ制御部及び前記コマンド実行制御部をイネーブルさせ、残りの時点では、前記位相制御部、前記レイテンシ制御部及び前記コマンド実行制御部のうち少なくとも一つをディスエーブルさせることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記制御部は、
前記コマンド及び前記内部コマンドを論理和演算する第１論理和ゲートと、
直列に連結され、前記クロック信号に応答し、前記第１論理和ゲートの出力信号を遅延させて出力する複数の遅延部と、
前記第１論理和ゲートの出力信号と、前記遅延部の出力信号とのうち少なくとも２つの信号を論理和演算し、前記制御信号として出力する第２論理和ゲートと、を具備することを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記内部コマンド生成部は、
直列に連結する複数の遅延部を具備し、
それぞれの遅延部は、前記クロック信号に応答し、前記受信されたコマンドを遅延させて出力することを特徴とする請求項７に記載の半導体装置。
【請求項１１】
前記レイテンシ制御部は、
直列に連結され、前記位相制御部の出力信号を遅延させ、前記レイテンシ制御信号として出力する複数の遅延部と、
前記制御信号に応答し、前記位相制御部と前記遅延部との連結を制御したり、または前記遅延部間の連結を制御する連結部と、を具備することを特徴とする請求項７に記載の半導体装置。
【請求項１２】
前記コマンド実行制御部は、
直列に連結され、前記レイテンシ制御信号のうち対応するレイテンシ制御信号に応答し、前記内部コマンドを遅延させる遅延部と、
前記制御信号に応答し、前記レイテンシ制御部と前記遅延部との連結を制御したり、または前記内部コマンド生成部と前記遅延部との連結を制御したり、または前記遅延部間の連結を制御する連結部と、を具備することを特徴とする請求項７に記載の半導体装置。
【請求項１３】
リードコマンドまたはライトコマンドを受信された時点から始まる第１付加レイテンシ区間が経過した後に、前記リードコマンドまたはライトコマンドに対応する動作を行い、ＯＤＴコマンドが受信された時点から始まる第２付加レイテンシ区間が経過した後に、前記ＯＤＴの動作を実行する半導体装置において、
クロック信号の位相を制御して出力する位相制御部と、
前記第１付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の前記位相制御部をイネーブルさせる第１制御信号を生成して出力する第１制御部と、
前記第２付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の前記位相制御部をイネーブルさせる第２制御信号を生成して出力する第２制御部と、を具備することを特徴とする半導体装置。
【請求項１４】
前記第１制御部は、
前記第１付加レイテンシ区間のうち所定の時点から、前記リードまたはライトの動作が完了する時点まで、前記位相制御部をイネーブルさせるための第１論理状態の前記第１制御信号を出力し、残りの時点では、前記位相制御部をディスエーブルさせるための第２論理状態の前記第１制御信号を生成して出力し、
前記第２制御部は、
前記第２付加レイテンシ区間のうち所定の時点から、前記ＯＤＴの動作が完了する時点まで、前記位相制御部をイネーブルさせるための第１論理状態の第２制御信号を出力し、残りの時点では、前記位相制御部をディスエーブルさせるための第２論理状態の前記第２制御信号を生成して出力することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１制御部は、
直列に連結され、前記クロック信号に応答し、前記受信されたリードコマンドまたはライトコマンドを遅延させて出力する複数の第１遅延部と、
前記受信されたリードコマンドまたはライトコマンドと、前記第１遅延部の出力信号とのうち少なくとも２つの信号を論理和演算し、前記第１制御信号として出力する第１論理和ゲートと、を具備し、
前記第２制御部は、
直列に連結され、前記クロック信号に応答し、前記受信されたＯＤＴコマンドを遅延させて出力する複数の第２遅延部と、
前記受信されたＯＤＴコマンドと、前記第２遅延部の出力信号とのうち少なくとも２つの信号を論理和演算し、前記第２制御信号として出力する第２論理和ゲートと、を具備することを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
リードコマンドまたはライトコマンドを受信された時点から始まる第１付加レイテンシ区間が経過した後に、前記リードコマンドまたはライトコマンドに対応する動作を行い、ＯＤＴコマンドが受信された時点から始まる第２付加レイテンシ区間が経過した後に、前記ＯＤＴの動作を実行する半導体装置において、
クロック信号の位相を制御し、位相制御クロック信号を出力する位相制御部と、
前記位相制御クロック信号に応答し、複数のレイテンシ制御信号を生成して出力するレイテンシ制御部と、
前記リードコマンドまたはライトコマンドを利用し、前記第１付加レイテンシ区間が終了した後に内部リードコマンドまたは内部ライトコマンドを出力する第１内部コマンド生成部と、
前記内部リードコマンド及び前記レイテンシ制御信号を利用し、前記リードコマンドに対応する動作を実行するように制御したり、または前記内部ライトコマンド及び前記レイテンシ制御信号を利用し、前記ライトコマンドに対応する動作を実行するように制御する第１コマンド実行制御部と、
前記ＯＤＴコマンドに応答し、前記第２付加レイテンシ区間が終了した後に内部ＯＤＴコマンドを出力する第２内部コマンド生成部と、
前記内部ＯＤＴコマンド及び前記レイテンシ制御信号を利用し、前記ＯＤＴの動作を実行するように制御する第２コマンド実行制御部と、
前記リードコマンドまたはライトコマンドが受信された場合、前記第１付加レイテンシ区間のうち所定の時点で、前記位相制御部、前記レイテンシ制御部及び前記第１コマンド実行制御部のうちディスエーブル状態であるユニットをイネーブルさせる前記第１制御信号を生成して出力する第１制御部と、
前記ＯＤＴコマンドが受信された場合、前記第２付加レイテンシ区間のうち所定の時点で、前記位相制御部、前記レイテンシ制御部及び前記第２コマンド実行制御部のうちディスエーブル状態であるユニットをイネーブルさせる第２制御信号を生成して出力する第２制御部と、を具備することを特徴とする半導体装置。
【請求項１７】
前記第１制御部は、
前記第１付加レイテンシ区間のうち所定の時点から、前記リードコマンドまたはライトコマンドに対応する動作が完了する時点まで、前記位相制御部、前記レイテンシ制御部及び前記第１コマンド実行制御部をイネーブルさせるための前記第１制御信号を生成して出力し、残りの時点では、前記位相制御部、前記レイテンシ制御部及び前記第１コマンド実行制御部のうち少なくとも一つをディスエーブルさせるための前記第１制御信号を生成して出力し、
前記第２制御部は、
前記第２付加レイテンシ区間のうち所定の時点から、前記ＯＤＴコマンドに対応する動作が完了する時点まで、前記位相制御部、前記レイテンシ制御部及び前記第２コマンド実行制御部をイネーブルさせるための前記第２制御信号を生成し、残りの時点では、前記位相制御部、前記レイテンシ制御部及び前記第２コマンド実行制御部のうち少なくとも一つをディスエーブルさせるための前記第２制御信号を生成して出力することを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第１制御部は、
前記リードコマンド及び前記内部リードコマンドを論理和演算したり、または前記ライトコマンド及び前記内部ライトコマンドを論理和演算する第１論理和ゲートと、
直列に連結され、前記クロック信号に応答し、前記第１論理和ゲートの出力信号を遅延させて出力する複数の第１遅延部と、
前記第１論理和ゲートの出力信号と、前記第１遅延部の出力信号とのうち少なくとも２つの信号を論理和演算し、前記第１制御信号として出力する第２論理和ゲートと、を具備し、
前記第２制御部は、
前記ＯＤＴコマンド及び前記内部ＯＤＴコマンドを論理和演算する第３論理和ゲートと、
直列に連結され、前記クロック信号に応答し、前記第３論理和ゲートの出力信号を遅延させて出力する複数の第２遅延部と、
前記第３論理和ゲートの出力信号と、前記第２遅延部の出力信号とのうち少なくとも２つの信号を論理和演算し、前記第２制御信号として出力する第４論理和ゲートと、を具備することを特徴とする請求項１６に記載の半導体装置。
【請求項１９】
前記レイテンシ制御部は、
直列に連結され、前記位相制御部の出力信号を遅延させ、前記レイテンシ制御信号のうち対応するレイテンシ制御信号として出力する複数の遅延部と、
前記第１制御信号または前記第２制御信号に応答し、前記位相制御部と前記遅延部との連結を制御したり、または前記連結部間の連結を制御する連結部と、を具備することを特徴とする請求項１６に記載の半導体装置。
【請求項２０】
前記第１コマンド実行制御部は、
直列に連結され、前記レイテンシ制御信号のうち対応するレイテンシ制御信号に応答し、前記内部リードコマンドまたは前記内部ライトコマンドを遅延させる複数の第１遅延部と、
前記第１制御信号に応答し、前記レイテンシ制御部と前記第１遅延部との連結を制御したり、または前記第１内部コマンド生成部と前記第１遅延部との連結を制御したり、または前記第１遅延部間の連結を制御する第１連結部と、を具備し、
前記第２コマンド実行制御部は、
直列に連結され、前記レイテンシ制御信号のうち対応するレイテンシ制御信号に応答し、前記内部ＯＤＴコマンドを遅延させる複数の第２遅延部と、
前記第２制御信号に応答し、前記レイテンシ制御部と前記第２遅延部との連結を制御したり、または前記第２内部コマンド生成部と前記第２遅延部との連結を制御したり、または前記第２遅延部間の連結を制御する第２連結部と、を具備することを特徴とする請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、付加レイテンシ（additive latency）を有する半導体装置に関する。
【背景技術】
【０００２】
メモリ装置は、集積度の増加と動作速度とを向上させるために、続けて改善されてきた。動作速度を向上させるために、メモリチップ外部から与えられるクロック信号と同期して動作できる同期式（synchronous）メモリ装置が登場した。前記同期式メモリ装置の動作のために追加された動作概念に、付加レイテンシ（additive latency）がある。前記付加レイテンシは、前記同期式メモリ装置で、所定のコマンドが入力される時点から、前記所定のコマンドが実行される時点までのクロック数を意味する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、アイドル（idle）状態でトグリング（toggling）しているクロック信号及び電流を除き、電流消耗を最小化できる半導体装置を提供するところにある。
【課題を解決するための手段】
【０００４】
本発明の一実施形態による半導体装置は、コマンドを受信し、前記コマンドが受信された時点から始まる付加レイテンシ（additive latency）区間の終了時点で、対応するメモリアクセス動作を行い、位相制御部及び制御部を具備できる。前記位相制御部は、クロック信号の位相を制御して位相制御クロック信号を生成できる。前記制御部は、前記付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の前記位相制御部をイネーブルさせる第１論理状態の制御信号を生成して出力できる。
【０００５】
前記制御部は、前記所定の時点から前記メモリアクセス動作の終了時点まで、前記制御信号を第１論理状態に維持し、残りの時点では、前記位相制御部をディスエーブルさせるために、前記制御信号を第２論理状態に変更できる。
前記制御部は、直列に連結され、前記クロック信号に応答し、前記受信されたコマンドを遅延させて出力する複数の遅延部と、前記受信されたコマンドと前記遅延部の出力信号とのうち少なくとも２つの信号を論理和演算し、前記制御信号として出力する論理和ゲートと、を具備できる。
【０００６】
前記半導体装置は、前記位相制御クロック信号に応答して複数のレイテンシ制御信号を生成して出力するレイテンシ制御部、前記コマンドに応答し、前記付加レイテンシ区間が終了した後に内部コマンドを出力する内部コマンド生成部、前記内部コマンド及び前記レイテンシ制御信号に応答し、前記メモリアクセス動作を制御するコマンド実行制御部を具備し、前記制御信号は、前記付加レイテンシ区間のうち所定の時点から、前記位相制御部、前記レイテンシ制御部及び前記コマンド実行制御部のうちディスエーブル状態であるユニットをイネーブルさせる制御信号を生成して出力できる。
【０００７】
前記制御信号は、前記メモリアクセス動作が完了する時点まで、前記位相制御部、前記レイテンシ制御部及び前記コマンド実行制御部をイネーブルさせ、残りの時点では、前記位相制御部、前記レイテンシ制御部及び前記コマンド実行制御部のうち少なくとも一つをディスエーブルさせうる。
【０００８】
前記制御部は、前記コマンド及び前記内部コマンドを論理和演算する第１論理和ゲートと、直列に連結され、前記クロック信号に応答し、前記第１論理和ゲートの出力信号を遅延させて出力する複数の遅延部と、前記第１論理和ゲートの出力信号と前記遅延部の出力信号とのうち少なくとも２つの信号を論理和演算し、前記制御信号として出力する第２論理和ゲートと、を具備できる。
【０００９】
本発明の他の一実施形態による半導体装置は、リードコマンドまたはライトコマンドを受信された時点から始まる第１付加レイテンシ区間が経過した後に、前記リードコマンドまたはライトコマンドに対応する動作を行い、ＯＤＴ（on die termination）コマンドが受信された時点から始まる第２付加レイテンシ区間が経過した後に、前記ＯＤＴ動作を行うことができ、位相制御部、第１制御部及び第２制御部を具備できる。前記位相制御部は、クロック信号の位相を制御して出力できる。前記第１制御部は、前記第１付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の前記位相制御部をイネーブルさせる第１制御信号を生成して出力できる。前記第２制御部は、前記第２付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の前記位相制御部をイネーブルさせる第２制御信号を生成して出力できる。
【００１０】
前記第１制御部は、前記第１付加レイテンシ区間のうち所定の時点から、前記リードまたはライト動作が完了する時点まで、前記位相制御部をイネーブルさせるための第１論理状態の前記第１制御信号を出力し、残りの時点では、前記位相制御部をディスエーブルさせるための第２論理状態の前記第１制御信号を生成して出力し、前記第２制御部は、前記第２付加レイテンシ区間のうち所定の時点から、前記ＯＤＴ動作が完了する時点まで、前記位相制御部をイネーブルさせるための第１論理状態の第２制御信号を出力し、残りの時点では、前記位相制御部をディスエーブルさせるための第２論理状態の前記第２制御信号を生成して出力できる。
【００１１】
前記第１制御部は、直列に連結され、前記クロック信号に応答し、前記受信されたリードコマンドまたはライトコマンドを遅延させて出力する複数の第１遅延部と、前記受信されたリードコマンドまたはライトコマンドと前記第１遅延部の出力信号とのうち少なくとも２つの信号を論理和演算し、前記第１制御信号として出力する第１論理和ゲートと、を具備し、前記第２制御部は、直列に連結され、前記クロック信号に応答し、前記受信されたＯＤＴコマンドを遅延させて出力する複数の第２遅延部と、前記受信されたＯＤＴコマンドと前記第２遅延部の出力信号とのうち少なくとも２つの信号を論理和演算し、前記第２制御信号として出力する第２論理和ゲートと、を具備できる。
【００１２】
本発明の他の一実施形態による半導体装置は、リードコマンドまたはライトコマンドを受信された時点から始まる第１付加レイテンシ区間が経過した後に、前記リードコマンドまたはライトコマンドに対応する動作を行い、ＯＤＴコマンドが受信された時点から始まる第２付加レイテンシ区間が経過した後に、前記ＯＤＴ動作を行うことができ、位相制御部、レイテンシ制御部、第１内部コマンド生成部、第１コマンド実行制御部、第２内部コマンド生成部、第２コマンド実行制御部、第１制御部及び第２制御部を具備することができる。前記位相制御部は、クロック信号の位相を制御して位相制御クロック信号を出力できる。前記レイテンシ制御部は、前記位相制御クロック信号に応答して複数のレイテンシ制御信号を生成して出力できる。前記第１内部コマンド生成部は、前記リードコマンドまたはライトコマンドを利用し、前記第１付加レイテンシ区間が終了した後に内部リードコマンドまたは内部ライトコマンドを出力できる。前記第１コマンド実行制御部は、前記内部リードコマンド及び前記レイテンシ制御信号を利用し、前記リードコマンドに対応する動作を実行するように制御したり、または前記内部ライトコマンド及び前記レイテンシ制御信号を利用し、前記ライトコマンドに対応する動作を実行するように制御できる。前記第２内部コマンド生成部は、前記ＯＤＴコマンドに応答し、前記第２付加レイテンシ区間が終了した後に内部ＯＤＴコマンドを出力できる。前記第２コマンド実行制御部は、前記内部ＯＤＴコマンド及び前記レイテンシ制御信号を利用し、前記ＯＤＴ動作を実行するように制御できる。前記第１制御部は、前記リードコマンドまたはライトコマンドが受信された場合、第１前記付加レイテンシ区間のうち所定の時点で、前記位相制御部、前記レイテンシ制御部及び前記第１コマンド実行制御部のうちディスエーブル状態であるユニットをイネーブルさせる前記第１制御信号を生成して出力できる。前記第２制御部は、前記ＯＤＴコマンドが受信された場合、前記第２付加レイテンシ区間のうち所定の時点で、前記位相制御部、前記レイテンシ制御部及び前記第２コマンド実行制御部のうちディスエーブル状態であるユニットをイネーブルさせる第２制御信号を生成して出力できる。
【００１３】
前記第１制御部は、前記第１付加レイテンシ区間のうち所定の時点から、前記リードコマンドまたはライトコマンドに対応する動作が完了する時点まで、前記位相制御部、前記レイテンシ制御部及び前記第１コマンド実行制御部をイネーブルさせるための前記第１制御信号を生成して出力し、残りの時点では、前記位相制御部、前記レイテンシ制御部及び前記第１コマンド実行制御部のうち少なくとも一つをディスエーブルさせるための前記第１制御信号を生成して出力し、前記第２制御部は、前記第２付加レイテンシ区間のうち所定の時点から、前記ＯＤＴコマンドに対応する動作が完了する時点まで、前記位相制御部、前記レイテンシ制御部及び前記第２コマンド実行制御部をイネーブルさせるための前記第２制御信号を生成し、残りの時点では、前記位相制御部、前記レイテンシ制御部及び前記第２コマンド実行制御部のうち少なくとも一つをディスエーブルさせるための前記第２制御信号を生成して出力できる。
【００１４】
前記第１制御部は、前記リードコマンド及び前記内部リードコマンドを論理和演算したり、または前記ライトコマンド及び前記内部ライトコマンドを論理和演算する第１論理和ゲートと、直列に連結され、前記クロック信号に応答し、前記第１論理和ゲートの出力信号を遅延させて出力する複数の第１遅延部と、前記第１論理和ゲートの出力信号と前記第１遅延部の出力信号とのうち少なくとも２つの信号を論理和演算し、前記第１制御信号として出力する第２論理和ゲートと、を具備し、前記第２制御部は、前記ＯＤＴコマンド及び前記内部ＯＤＴコマンドを論理和演算する第３論理和ゲートと、直列に連結され、前記クロック信号に応答し、前記第３論理和ゲートの出力信号を遅延させて出力する複数の第２遅延部と、前記第３論理和ゲートの出力信号と前記第２遅延部の出力信号とのうち少なくとも２つの信号を論理和演算し、前記第２制御信号として出力する第４論理和ゲートと、を具備できる。
【００１５】
前記レイテンシ制御部は、直列に連結され、前記位相制御部の出力信号を遅延させて前記レイテンシ制御信号のうち対応するレイテンシ制御信号として出力する複数の遅延部と、前記第１制御信号または前記第２制御信号に応答し、前記位相制御部と前記遅延部との連結を制御したり、または前記連結部間の連結を制御する連結部と、を具備できる。
【００１６】
前記第１コマンド実行制御部は、直列に連結され、前記レイテンシ制御信号のうち対応するレイテンシ制御信号に応答し、前記内部リードコマンドまたは前記内部ライトコマンドを遅延させる複数の第１遅延部と、前記第１制御信号に応答し、前記レイテンシ制御部と前記第１遅延部の連結を制御したり、または前記第１内部コマンド生成部と前記第１遅延部との連結を制御したり、または前記第１遅延部間の連結を制御する第１連結部と、を具備し、前記第２コマンド実行制御部は、直列に連結され、前記レイテンシ制御信号のうち対応するレイテンシ制御信号に応答し、前記内部ＯＤＴコマンドを遅延させる複数の第２遅延部と、前記第２制御信号に応答し、前記レイテンシ制御部と前記第２遅延部との連結を制御したり、または前記第２内部コマンド生成部と前記第２遅延部との連結を制御したり、または前記第２遅延部間の連結を制御する第２連結部と、を具備できる。
【発明の効果】
【００１７】
本発明による付加レイテンシを有する半導体装置は、区間によって、少なくとも１つのユニットをイネーブルまたはディスイネーブルすることによって、アイドル状態でトグリングしているクロック信号または電流を除き、電流消耗を最小化できる。すなわち、該半導体装置は、前記少なくとも１つのユニットの動作を最小化して電流消耗を最小化しつつ、受信されたコマンドに対応する動作を正常に行える。
【図面の簡単な説明】
【００１８】
【図１】本発明の技術的思想によるところの一実施形態による半導体装置のブロック図である。
【図２】図１の制御部の一実施形態によるブロック図である。
【図３Ａ】図１の位相制御部の一実施形態によるブロック図である。
【図３Ｂ】図１の位相制御部の他の一実施形態によるブロック図である。
【図４】図１の半導体装置の動作を説明するためのタイミング図である。
【図５】本発明の技術的思想によるところの他の一実施形態による半導体装置のブロック図である。
【図６】図５の内部コマンド生成部の一実施形態によるブロック図である。
【図７】図５の制御部の一実施形態によるブロック図である。
【図８】図５の位相制御部、レイテンシ制御部及びコマンド実行制御部を図示した図面である。
【図９】図５の半導体装置の動作を説明するためのタイミング図である。
【図１０】本発明の技術的思想によるところの一実施形態による半導体装置のブロック図である。
【図１１】図１０の第１制御部の一実施形態によるブロック図である。
【図１２】図１０の第２制御部の一実施形態によるブロック図である。
【図１３】図１０の半導体装置の動作を説明するためのタイミング図である。
【図１４】本発明の技術的思想によるところの他の一実施形態による半導体装置のブロック図である。
【図１５】図１４の第１内部コマンド生成部の一実施形態によるブロック図である。
【図１６】図１４の第１制御部の一実施形態によるブロック図である。
【図１７】図１４の第２内部コマンド生成部の一実施形態によるブロック図である。
【図１８】図１４の第２制御部の一実施形態によるブロック図である。
【図１９】図１４の位相制御部、レイテンシ制御部、第１コマンド実行制御部及び第２コマンド実行制御部を図示した図である。
【図２０】図１４の半導体装置の動作を説明するためのタイミング図である。
【図２１】本発明の技術的思想によるところの一実施形態による半導体装置を含むコンピューティングシステム装置を示すブロック図である。
【図２２】本発明の一実施形態による半導体装置を含むメモリカードを示すブロック図である。
【発明を実施するための形態】
【００１９】
本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００２０】
以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
【００２１】
図１は、本発明の技術的思想によるところの一実施形態による半導体装置１００のブロック図である。
図１を参照すれば、半導体装置１００は、制御部１１０及び位相制御部１５０を具備できる。制御部１１０は、付加レイテンシ（additive latency）区間のうち所定の時点から、受信されたコマンドＣＭＤに対応する動作が完了する時点まで、ディスエーブル状態の位相制御部１５０をイネーブルさせることができる第１論理状態の制御信号ＣＯＮを生成して出力できる。そして、制御部１１０は、位相制御部１５０をディスエーブルさせることができる第２論理状態の制御信号ＣＯＮを生成して出力できる。以下、第１論理状態は論理ハイ状態であり、第２論理状態は論理ロー状態でありうる。ただし、本発明がこの場合に限定されるものではなく、位相制御部１５０が論理ロー状態の制御信号ＣＯＮに応答してイネーブルされる場合、前記第１論理状態は論理ロー状態であり、前記第２論理状態は論理ハイ状態でありうる。
【００２２】
前記付加レイテンシ区間は、半導体装置１００を含むメモリ装置にコマンドＣＭＤが受信された時点と、ロウアドレス・ストローブ（ＲＡＳ）からコラムアドレス・ストローブ（ＣＡＳ）までの遅延であるｔＲＣＤ（ＲＡＳ to ＣＡＳ delay）の終了時点との間の区間でありうる。すなわち、前記付加レイテンシ区間は、前記メモリ装置がコマンドＣＭＤを受信した時点から、前記ｔＲＣＤの終了時点まででありうる。前記付加レイテンシ区間は、半導体装置１００のタイミングを制御するクロック信号ＣＬＫのクロック数であると測定できる。
【００２３】
以下、前記メモリ装置は、前記所定のコマンドに対応する動作を行うことができるあらゆるユニットを含んでいる装置を意味することができる。例えば、前記付加レイテンシが２である場合、半導体装置１００を含む前記メモリ装置にリードコマンドが入力された時点から２クロック後に、前記メモリ装置は、リード動作を実行する。
【００２４】
コマンドＣＭＤはリードコマンド、ライトコマンド及びＯＤＴ（on die termination）コマンドでありうる。前記リードコマンドは、半導体装置１００を含む前記メモリ装置にリード動作を行わせるためのコマンドであり、前記ライトコマンドは、半導体装置１００を含む前記メモリ装置にライト動作を行わせるためのコマンドである。また、前記ＯＤＴコマンドは、半導体装置１００を含む前記メモリ装置にＯＤＴ動作を行わせるためのコマンドである。前記ＯＤＴ動作とは、半導体装置１００を含む前記メモリ装置にデータが入出力される場合、信号反射（signal reflection）などを最小化するために導入された概念である。
【００２５】
制御部１１０の一実施形態による構成及び具体的な動作については、図２及び図４を参照しつつさらに詳細に説明する。
位相制御部１５０は、位相制御クロック信号ＣＬＫＤを生成するために、クロック信号ＣＬＫの位相を制御し、位相制御クロック信号ＣＬＫＤを、前記メモリ装置の所定のユニットに出力できる。そして、位相制御部１５０は、制御信号ＣＯＮに応答し、イネーブルまたはディスエーブルされうる。すなわち、位相制御部１５０は、制御信号ＣＯＮに応答し、前記付加レイテンシ区間のうち所定の時点から、受信されたコマンドＣＭＤに対応する動作が完了する時点まで、イネーブルされうる。そして、位相制御部１５０は、制御信号ＣＯＮに応答し、受信されたコマンドＣＭＤに対応する動作が完了した後からディスエーブルされ、半導体装置１００を含む前記メモリ装置がアクティブ状態になっても、イネーブルされずに、ディスエーブル状態を維持する。すなわち、位相制御部１５０は、制御信号ＣＯＮに応答し、半導体装置１００を含む前記メモリ装置が受信されたコマンドＣＭＤに対応する動作を実行する前にイネーブルされうる。従って、半導体装置１００を含む前記メモリ装置は、電流消耗を最小化しつつ、受信されたコマンドＣＭＤに対応する動作を正常に実行できる。位相制御部１５０の一実施形態による構成及び具体的な動作については、図３Ａないし図４を参照しつつ、さらに詳細に説明する。
【００２６】
図２は、図１の制御部１１０の一実施形態によるブロック図である。
図１及び図２を参照すれば、制御部１１０は、ｎ個（ｎは自然数）の遅延部２１０＿１，２１０＿２，２１０＿３，…，２１０＿ｎ及び論理和ゲート２５０を具備できる。
【００２７】
遅延部２１０＿１，２１０＿２，２１０＿３，…，２１０＿ｎは、直列に連結され、遅延部２１０＿１はクロック信号に応答し、受信されたコマンドＣＭＤを遅延させて出力できる。遅延部２１０＿２，２１０＿３，…，２１０＿ｎそれぞれは、クロック信号に応答し、先行遅延部の出力信号を遅延させて出力できる。論理和ゲート２５０は、受信されたコマンドＣＭＤと、遅延部２１０＿１，２１０＿２，２１０＿３，…，２１０＿ｎの出力信号のうち少なくとも２つの信号とを入力され、前記入力受けた信号を論理和演算して制御信号ＣＯＮとして出力できる。
【００２８】
図２の場合には、受信されたコマンドＣＭＤ、及び遅延部２１０＿１，２１０＿２，２１０＿３，…，２１０＿ｎの出力信号のいずれもと論理和演算して制御信号ＣＯＮとして出力している。ただし、本発明は、この場合に限定されるものではなく、制御部１１０は、必要によって、受信されたコマンドＣＭＤと、遅延部２１０＿１，２１０＿２，２１０＿３，…，２１０＿ｎの出力信号のうち少なくとも２つの信号とを論理和演算して制御信号ＣＯＮを生成できる。また、図２の場合、制御部１１０は、受信されたコマンドＣＭＤを遅延させて制御信号ＣＯＮを生成しているが、本発明は、この場合に限定されるものではなく、制御部１１０は、コマンドＣＭＤが受信された時点が分かる他の所定の信号を利用しても、同様に制御信号ＣＯＮを生成できる。また、図２の場合、遅延部２１０＿１，２１０＿２，２１０＿３，…，２１０＿ｎそれぞれが、フリップフロップである場合を図示しているが、遅延部２１０＿１，２１０＿２，２１０＿３，…，２１０＿ｎそれぞれが、必ずしもフリップフロップでなければならないわけではなく、以上で説明したような論理状態を有する制御信号ＣＯＮを生成できるものであるならば、他の素子を利用することもできる。
【００２９】
図３Ａは、図１の位相制御部１５０の一実施形態によるブロック図である。
図１及び図３Ａを参照すれば、位相制御部１５０は、連結部３１０と、遅延固定ループ（delay lock loop）３３０とを具備できる。連結部３１０は、制御信号ＣＯＮに応答し、クロック信号ＣＬＫを遅延固定ループ３３０に伝達したり、またはそれを遮断できる。すなわち、連結部３１０は、第１論理状態の制御信号ＣＯＮに応答し、クロック信号ＣＬＫを遅延固定ループ３３０に伝達でき、第２論理状態の制御信号ＣＯＮに応答し、遅延固定ループ３３０へのクロック信号ＣＬＫの伝達を遮断できる。
【００３０】
遅延固定ループ３３０は、位相検出部３３１、遅延制御部３３２及び遅延部３３３を具備できる。位相検出部３３１は、クロック信号ＣＬＫと位相制御クロック信号ＣＬＫＤとを比較し、その位相差を検出して出力する。遅延制御部３３２は、位相検出部３３１の出力信号に応答し、遅延部３３３を制御するための遅延制御信号ＣＯＮＤを出力する。遅延部３３３は、遅延制御信号ＣＯＮＤに応答し、クロック信号ＣＬＫを所定時間遅延させて位相制御クロック信号ＣＬＫＤとして出力する。遅延部３３３は、複数の遅延部（図示せず）を具備でき、前記遅延部は、インバータまたはフリップフロップを含むことができる。
【００３１】
図３Ｂは、図１の位相制御部１５０の他の一実施形態によるブロック図である。
図１及び図３Ｂを参照すれば、位相制御部１５０は、連結部３５０と、位相固定ループ３７０とを具備できる。連結部３５０は、制御信号ＣＯＮに応答し、クロック信号ＣＬＫを位相固定ループ３７０に伝達したり、またはそれを遮断できる。すなわち、連結部３５０は、第１論理状態の制御信号ＣＯＮに応答し、クロック信号ＣＬＫを位相固定ループ３７０に伝達でき、第２論理状態の制御信号ＣＯＮに応答し、遅延固定ループ３７０へのクロック信号ＣＬＫの伝達を遮断できる。
【００３２】
位相固定ループ３７０は、位相周波数検出器（ＰＦＤ：phase frequency detector）３７１、電荷ポンプ及びループフィルタ（ＣＰ／ＬＰ：charge pump/loop filter）３７２、電圧制御発振器（ＶＣＯ：voltage controlled oscillator）３７３及び分周器（ＤＩＶ：divider）３７４を具備できる。
【００３３】
位相周波数検出器３７１は、クロック信号ＣＬＫと分周器３７４の出力信号とを比較し、その位相差を検出して出力する。電荷ポンプ及びループフィルタ３７２は、位相周波数検出器３７１の出力信号を電圧信号に変換し、電圧制御発振器３７３を制御するための制御電圧信号Ｖｃｔｒｌとして出力する。電圧制御発振器３７３は、制御電圧信号Ｖｃｔｒｌに応答し、所定の周波数を有する位相制御クロック信号ＣＬＫＤを出力する。分周器３７４は、電圧制御発振器３７３から出力されるクロック信号ＣＬＫを分周して出力する。
【００３４】
図３Ａ及び図３Ｂでは、連結部３１０，３５０が、制御信号ＣＯＮに応答してオン（on）またはオフ（off）されるスイッチの場合について図示している。ただし、本発明がこの場合に限定されるものではなく、制御信号ＣＯＮの論理状態によって、クロック信号ＣＬＫを遅延固定ループ３３０、または位相固定ループ３７０に伝達したり、またはそれを遮断できる他の素子、例えば、トランジスタなどを利用し、連結部３１０，３５０を具現することもできる。また、図３Ａでは、連結部３１０がクロック信号ＣＬＫを伝達したり遮断する場合について図示しているが、本発明がこの場合に限定されるものではなく、連結部３１０は、遅延固定ループ３１０のユニット間で信号を伝達したり遮断することもできる。図３Ｂの場合にも、連結部３５０が、クロック信号ＣＬＫを伝達したり遮断する場合について図示しているが、本発明がこの場合に限定されるものではなく、連結部３５０は、位相固定ループ３７０のユニット間で信号を伝達したり遮断することもできる。
【００３５】
図４は、図１の半導体装置１００の動作について説明するためのタイミング図である。
以下、図１ないし図４を参照しつつ、半導体装置１００の動作について説明する。以下、説明の便宜上、前記受信されたコマンドがリードコマンドＲＤである場合を仮定して説明する。図４の場合、前記付加レイテンシＡＬが４であり、ＣＡＳ（column address strobe）レイテンシ（ＣＬ：ＣＡＳ latency）が５である。すなわち、ｔ２時点でリードコマンドＲＤが受信され、ｔ２時点から４クロックが経過したｔ３時点で、半導体装置１００を含む前記メモリ装置は、リード動作を実行する。そして、半導体装置１００を含む前記メモリ装置は、ｔ３時点から５クロックが経過したｔ４時点からｔ５時点までリードされたデータを出力する。
【００３６】
制御部１１０は、ｔ２時点以前には、第２論理状態であり、ｔ２時点からｔ５時点まで第１論理状態であり、ｔ５時点以後に、第２論理状態を有する制御信号ＣＯＮを生成できる。すなわち、制御信号ＣＯＮは、アクティブ状態であるｔ１時点で第２論理状態を維持し、ｔ２時点からｔ３時点までの付加レイテンシ区間ＡＬ中に、第２論理状態から第１論理状態に変更される。
【００３７】
制御部１１０が、図２のように具現された場合、制御信号ＣＯＮは、図４のような形態を有する。すなわち、図２の制御部１１０において論理和ゲート２５０は、受信されたコマンドＣＭＤ、及び遅延部２１０＿１，２１０＿２，２１０＿３，…，２１０＿ｎの出力信号をいずれも論理和演算しているので、制御信号ＣＯＮは、図４のように、ｔ２時点で第２論理状態から第１論理状態に変更される。もし図２の制御部１１０において論理和ゲート２５０が、遅延部２１０＿２，２１０＿３，…，２１０＿ｎの出力信号だけを論理和演算しているならば、制御信号ＣＯＮは、ｔ２時点から２クロック後に、第２論理状態から第１論理状態に変更されるであろう。このように、図２の制御部１１０において論理和ゲート２５０で、論理和演算を行う信号を調節することによって、制御信号ＣＯＮが第２論理状態から第１論理状態に変更される時点を調節できる。
【００３８】
制御信号ＣＯＮが、ｔ２時点からリードされたデータ出力が完了するｔ５時点まで、第１論理状態を有し、残りの時点で第２論理状態を有するので、位相制御部１５０は、ｔ２時点からｔ５時点までイネーブルされ、残りの時点でディスエーブルされる。すなわち、本発明の技術的思想によるところの一実施形態による半導体装置１００は、アクティブ状態後にも、位相制御部１５０がディスエーブル状態を維持し、付加レイテンシ区間ＡＬ中の所定の時点でイネーブルされるので、位相制御部１５０の動作による不要な電流消耗を防止できる。
【００３９】
図５は、本発明の技術的思想によるところの他の一実施形態による半導体装置５００のブロック図である。
図５を参照すれば、半導体装置５００は、内部コマンド生成部５１０、制御部５２０、位相制御部５３０、レイテンシ制御部５４０及びコマンド実行制御部５５０を具備できる。
【００４０】
内部コマンド生成部５１０は、コマンドＣＭＤを受信し、受信されたコマンドＣＭＤを利用し、前記付加レイテンシ区間が終了した後、内部コマンドＣＭＤ＿ＩＮＴを生成して出力できる。図１ないし図４と関連して説明したように、前記付加レイテンシ区間は、半導体装置５００を含むメモリ装置に、アクティブ状態後に所定のコマンドが入力された時点から、ｔＲＣＤまでのクロック数を意味する。そして、図１ないし図４と関連して説明したように、コマンドＣＭＤは、前記リードコマンド、前記ライトコマンド及び前記ＯＤＴコマンドでありうる。内部コマンド生成部５１０の構成及び動作については、図６及び図９を参照しつつ、さらに詳細に説明する。
【００４１】
制御部５２０は、前記付加レイテンシ区間のうち所定の時点から、位相制御部５３０、レイテンシ制御部５４０及びコマンド実行制御部５５０のうちディスエーブル状態であるユニットをイネーブルさせる制御信号ＣＯＮを発生させて出力できる。すなわち、制御部５２０は、前記所定の時点から受信されたコマンドＣＭＤに対応する動作が完了する時点まで、位相制御部５３０、レイテンシ制御部５４０及びコマンド実行制御部５５０をイネーブルさせ、残りの時点では、位相制御部５３０、レイテンシ制御部５４０及びコマンド実行制御部５５０のうち少なくとも一つをディスエーブルさせる制御信号ＣＯＮを生成して出力できる。前記所定の時点から受信されたコマンドＣＭＤに対応する動作が完了する時点まで、制御信号ＣＯＮは第１論理状態を有し、残りの時点で制御信号ＣＯＮは、第２論理状態を有することができる。制御部５２０の一実施形態による構成及び具体的な動作については、図７及び図９を参照しつつ、さらに詳細に説明する。
【００４２】
位相制御部５３０は、クロック信号ＣＬＫの位相を制御して位相制御クロック信号ＣＬＫＤを生成し、位相制御クロック信号ＣＬＫＤをレイテンシ制御部５４０に出力できる。そして、位相制御部５３０は、制御信号ＣＯＮに応答し、イネーブルまたはディスエーブルされうる。位相制御部５３０は、図３Ａまたは図３Ｂのような構成を有することができる。位相制御部５３０の構成と関連しては、図３Ａ及び図３Ｂと関連して詳細に説明したので、以下では具体的な構成に係わる説明は省略する。
【００４３】
レイテンシ制御部５４０は、位相制御部５３０から出力される位相制御クロック信号ＣＬＫＤを利用し、複数のレイテンシ制御信号ＣＬＫＬを生成し、コマンド実行制御部５５０に出力できる。そして、レイテンシ制御部５４０は、制御信号ＣＯＮに応答し、イネーブルまたはディスエーブルされうる。レイテンシ制御部５４０の具体的な構成及び動作については、図８を参照しつつ、さらに詳細に説明する。
【００４４】
コマンド実行制御部５５０は、内部コマンド生成部５１０から出力される内部コマンドＣＭＤ＿ＩＮＴ及びレイテンシ制御部５４０から出力されるレイテンシ制御信号ＣＬＫＬを利用し、受信されたコマンドＣＭＤに対応する動作を実行するように制御できるイネーブル信号ＣＭＤ＿ＥＮを生成して出力できる。そして、コマンド実行制御部５４０は、制御信号ＣＯＮに応答し、イネーブルまたはディスエーブルされうる。例えば、受信されたコマンドＣＭＤが、前記リードコマンドである場合、コマンド実行制御部５５０は、イネーブル信号ＣＭＤ＿ＥＮを前記メモリ装置のデータ出力バッファ（図示せず）に出力できる。前記出力バッファは、イネーブル信号ＣＭＤ＿ＥＮに応答し、前記メモリ装置のメモリセルからリードされたデータを、データ出力パッドを介して、前記メモリ装置の外部に出力できる。コマンド実行制御部５５０の具体的な構成及び動作については、図８を参照しつつ、さらに詳細に説明する。
【００４５】
位相制御部５３０、レイテンシ制御部５４０及びコマンド実行制御部５５０は、制御信号ＣＯＮに応答し、前記付加レイテンシ区間のうち所定の時点から、受信されたコマンドＣＭＤに対応する動作が完了する時点まで、イネーブルされうる。そして、位相制御部５３０、レイテンシ制御部５４０及びコマンド実行制御部５５０のうち少なくとも１つのユニットは、制御信号ＣＯＮに応答し、受信されたコマンドＣＭＤに対応する動作が完了した後からディスエーブルされ、半導体装置５００を含む前記メモリ装置が、アクティブ状態になってもイネーブルされず、ディスエーブル状態を維持する。すなわち、位相制御部５３０、レイテンシ制御部５４０及びコマンド実行制御部５５０のうちディスエーブル状態であるユニットは、制御信号ＣＯＮに応答し、半導体装置５００を含む前記メモリ装置が、受信されたコマンドＣＭＤに対応する動作を実行する前にイネーブルされうる。従って、半導体装置５００を含む前記メモリ装置は、電流消耗を最小化しつつ、受信されたコマンドＣＭＤに対応する動作を正常に実行できる。
【００４６】
図６は、図５の内部コマンド生成部５１０の一実施形態によるブロック図である。
図５及び図６を参照すれば、内部コマンド生成部５１０は、ｍ個（ｍは自然数）の第１遅延部６１０＿１，６１０＿２，６１０＿３，…，６１０＿ｍを具備できる。第１遅延部６１０＿１，６１０＿２，６１０＿３，…，６１０＿ｍは直列に連結され、第１遅延部６１０＿１はクロック信号に応答し、受信されたコマンドＣＭＤを遅延させて出力できる。第１遅延部６１０＿２，６１０＿３，…，６１０＿ｍそれぞれは、クロック信号に応答し、先行第１遅延部の出力信号を遅延させて出力できる。すなわち、内部コマンド生成部５１０は、受信されたコマンドＣＭＤを、第１遅延部６１０＿１，６１０＿２，６１０＿３，…，６１０＿ｍを介して所定時間遅延させ、内部コマンドＣＭＤ＿ＩＮＴとして出力できる。
【００４７】
図７は、図５の制御部５２０の一実施形態によるブロック図である。
図５及び図７を参照すれば、制御部５２０は、第１論理和ゲート７１０、ｐ個（ｐは自然数）の第２遅延部７１０＿１，７１０＿２，７１０＿３，…，７１０＿ｐ、及び第２論理和ゲート７５０を具備できる。
【００４８】
第１論理和ゲート７１０は、受信されたコマンドＣＭＤ及び内部コマンドＣＭＤ＿ＩＮＴを論理和演算できる。第２遅延部７３０＿１，７３０＿２，７３０＿３，…，７３０＿ｐは直列に連結され、第２遅延部７３０＿１はクロック信号に応答し、第１論理和ゲート７１０の出力信号を遅延させて出力できる。第２遅延部７３０＿２，７３０＿３，…，７３０＿ｐそれぞれはクロック信号に応答し、先行第２遅延部の出力信号を遅延させて出力できる。第２論理和ゲート７５０は、第１論理和ゲート７１０の出力信号、及び第２遅延部７３０＿１，７３０＿２，７３０＿３，…，７３０＿ｐの出力信号のうち少なくとも２つの信号が入力され、前記入力された信号を論理和演算し、制御信号ＣＯＮとして出力できる。
【００４９】
図７の場合には、第１論理和ゲート７１０の出力信号、及び第２遅延部７３０＿１，７３０＿２，７３０＿３，…，７３０＿ｐの出力信号をいずれも論理和演算し、制御信号ＣＯＮとして出力している。ただし、本発明がこの場合に限定されるものではなく、制御部５２０は、必要によっては、第１論理和ゲート７１０の出力信号と、第２遅延部７３０＿１，７３０＿２，７３０＿３，…，７３０＿ｐの出力信号とのうち少なくとも２つの信号を論理和演算し、制御信号ＣＯＮを生成できる。また、図７の場合、制御部５２０は、第１論理和ゲート７１０の出力信号を遅延させて制御信号ＣＯＮを生成しているが、本発明がこの場合に限定されるものではなく、制御部５２０は、コマンドＣＭＤ及び内部コマンドＣＭＤ＿ＩＮＴが受信された時点が分かる他の所定の信号を利用しても、同様に制御信号ＣＯＮを生成できる。また、図７の場合、第２遅延部７３０＿１，７３０＿２，７３０＿３，…，７３０＿ｐそれぞれが、フリップフロップである場合を図示しているが、第２遅延部７３０＿１，７３０＿２，７３０＿３，…，７３０＿ｐそれぞれが、必ずしもフリップフロップでなければならないわけではなく、以上で説明したような論理状態を有する制御信号ＣＯＮを生成できるものであるならば、他の素子を利用することもできる。
図８は、図５の位相制御部５３０、レイテンシ制御部５４０及びコマンド実行制御部５５０を図示した図面である。
【００５０】
図５及び図８を参照すれば、位相制御部５３０は、クロック信号ＣＬＫの位相を制御し、位相制御クロック信号ＣＬＫＤとして出力する。位相制御部５３０の構成については、図３Ａ及び図３Ｂと関連して詳細に説明したので、具体的な説明は省略する。
【００５１】
レイテンシ制御部５４０は、第１連結部８００、及びｑ個（ｑは自然数）の第３遅延部８１０＿１，…，８１０＿ｑ−１，８１０＿ｑを具備できる。第１連結部８００は、制御信号ＣＯＮに応答し、位相制御クロック信号ＣＬＫＤを第３遅延部８１０＿ｑに伝達したり、またはそれを遮断できる。すなわち、第１連結部８００は、第１論理状態の制御信号ＣＯＮに応答し、位相制御クロック信号ＣＬＫＤを第３遅延部８１０＿ｑに伝達でき、第２論理状態の制御信号ＣＯＮに応答し、第３遅延部８１０＿ｑへの位相制御クロック信号ＣＬＫＤの伝達を遮断できる。
【００５２】
第３遅延部８１０＿１，…，８１０＿ｑ−１，８１０＿ｑは直列に連結され、第３遅延部８１０＿ｑは位相制御クロック信号ＣＬＫＤを遅延させ、レイテンシ制御信号ＣＬＫＬ＿ｑとして出力できる。第３遅延部８１０＿１，…，８１０＿ｑ−１それぞれは、先行遅延部の出力信号を遅延させ、レイテンシ制御信号ＣＬＫＬ＿１，…，ＣＬＫＬ＿ｑ−１のうち対応するレイテンシ制御信号を出力できる。
【００５３】
コマンド実行制御部５５０は、第２連結部８２０、及びｑ個の第４遅延部８３０＿１，…，８３０＿ｑ−１，８３０＿ｑを具備できる。第２連結部８２０は、制御信号ＣＯＮに応答し、内部コマンドＣＭＤ＿ＩＮＴを第４遅延部８３０＿１に伝達したり、またはそれを遮断できる。すなわち、第２連結部８２０は、第１論理状態の制御信号ＣＯＮに応答し、内部コマンドＣＭＤ＿ＩＮＴを第４遅延部８３０＿１に伝達でき、第２論理状態の制御信号ＣＯＮに応答し、第４遅延部８３０＿１への内部コマンドＣＭＤ＿ＩＮＴの伝達を遮断できる。
【００５４】
第４遅延部８３０＿１，…，８３０＿ｑ−１，８３０＿ｑは直列に連結され、第４遅延部８３０＿１は、第３遅延部８１０＿１から出力されるレイテンシ制御信号ＣＬＫＬ＿１に応答し、内部コマンドＣＭＤ＿ＩＮＴを遅延させて出力できる。第４遅延部８３０＿１，…，８３０＿ｑ−１それぞれは、レイテンシ制御信号ＣＬＫＬ＿１，…，ＣＬＫＬ＿ｑ−１のうち対応するレイテンシ制御信号に応答し、先行第４遅延部の出力信号を遅延させて出力できる。すなわち、コマンド実行制御部５５０は、内部コマンドＣＭＤ＿ＩＮＴを第４遅延部８１０＿１，…，８１０＿ｑ−１，８１０＿ｑを介して所定時間遅延させ、イネーブル信号ＣＭＤ＿ＥＮとして出力できる。
【００５５】
図８では、第１連結部８００及び第２連結部８２０が制御信号ＣＯＮに応答し、オンまたはオフされるスイッチの場合について図示している。ただし、本発明がこの場合に限定されるものではなく、制御信号ＣＯＮの論理状態によって、レイテンシ制御部５４０またはコマンド実行制御部５５０をイネーブルまたはディスエーブルさせることができるものであるならば、他の素子、例えばトランジスタなどを利用し、第１連結部８００または第２連結部８２０を具現することもできる。また、図８では、第１連結部８００が位相制御クロック信号ＣＬＫＤを伝達したり遮断する場合について図示しているが、本発明がこの場合に限定されるものではなく、第１連結部８００が、第３遅延部８１０＿１，…，８１０＿ｑ−１，８１０＿ｑ間で信号を伝達したり遮断することもできる。同様に、図８では、第２連結部８２０が内部コマンドＣＭＤ＿ＩＮＴを伝達したり遮断する場合について図示しているが、本発明がこの場合に限定されるものではなく、第２連結部８２０が、第４遅延部８３０＿１，…，８３０＿ｑ−１，８３０＿ｑ間で信号を伝達したり遮断することもでき、第３遅延部８１０＿１，…，８１０＿ｑ−１，８１０＿ｑと、第４遅延部８３０＿１，…，８３０＿ｑ−１，８３０＿ｑとの間で、レイテンシ制御信号ＣＬＫＬ＿１，…，ＣＬＫＬ＿ｑ−１の一部または全部の連結を遮断することもできる。
【００５６】
図８の場合、第３遅延部８１０＿１，…，８１０＿ｑ−１，８１０＿ｑそれぞれはインバータであり、第４遅延部８３０＿１，…，８３０＿ｑ−１，８３０＿ｑそれぞれはフリップフロップである場合を図示しているが、本発明が必ずしもこの場合に限定されるものではなく、前述のようなレイテンシ制御信号ＣＬＫＬ＿１，ＣＬＫＬ＿ｑ−１，ＣＬＫＬ＿ｑまたはイネーブル信号ＣＭＤ＿ＥＮを生成できるものであるならば、他の素子を利用することもできる。
【００５７】
図９は、図５の半導体装置５００の動作について説明するためのタイミング図である。
以下、図５ないし図９を参照しつつ、半導体装置５００の動作について説明する。以下、説明の便宜上、前記受信されたコマンドがリードコマンドＲＤである場合を仮定して説明する。図９の場合、前記付加レイテンシＡＬが４であり、前記ＣＡＳレイテンシＣＬが５である。すなわち、ｔ２時点でリードコマンドＲＤが受信され、ｔ２時点から４クロックが経過したｔ３時点で、内部コマンド生成部５１０は、内部コマンドＣＭＤ＿ＩＮＴを出力し、半導体装置５００を含む前記メモリ装置は、リード動作を実行する。そして、半導体装置５００を含む前記メモリ装置は、ｔ３時点から５クロックが経過したｔ４時点からｔ５時点まで、リードされたデータを出力する。
【００５８】
制御部５２０は、受信されたコマンドＣＭＤ及び内部コマンドＣＭＤ＿ＩＮＴを利用し、ｔ２時点以前には第２論理状態であり、ｔ２時点からｔ５時点まで第１論理状態であり、ｔ５時点以後に、第２論理状態を有する制御信号ＣＯＮを生成できる。すなわち、制御信号ＣＯＮは、アクティブ状態であるｔ１時点で第２論理状態を維持し、ｔ２時点からｔ３時点までの付加レイテンシ区間ＡＬ中に、第２論理状態から第１論理状態に変更される。
【００５９】
制御部５２０が、図７のように具現された場合、制御信号ＣＯＮは、図９のような形態を有する。すなわち、図７の制御部５２０において第２論理和ゲート７５０は、第１論理和ゲート７１０の出力信号、及び遅延部７３０＿１，７３０＿２，７３０＿３，…，７３０＿ｐの出力信号をいずれも論理和演算しているので、制御信号ＣＯＮは、図９のように、２時点で第２論理状態から第１論理状態に変更される。もし図７の制御部５２０において第２論理和ゲート７５０が、遅延部７３０＿３，…，７３０＿ｐの出力信号だけを論理和演算しているならば、制御信号ＣＯＮは、ｔ２時点から３クロック後に、第２論理状態から第１論理状態に変更されるであろう。このように、図７の制御部５２０において第２論理和ゲート７５０で、論理和演算を行う信号を調節することによって、制御信号ＣＯＮが第２論理状態から第１論理状態に変更される時点を調節できる。
【００６０】
制御信号ＣＯＮが、ｔ２時点からリードされたデータ出力が完了するｔ５時点まで、第１論理状態であり、残りの時点で第２論理状態を有するので、位相制御部５３０、レイテンシ制御部５４０及びコマンド実行制御部５５０は、ｔ２時点からｔ５時点までイネーブルされ、残りの時点でディスエーブルされる。図５の場合、制御部５２０が、１つの制御信号ＣＯＮで、位相制御部５３０、レイテンシ制御部５４０及びコマンド実行制御部５５０を制御しているが、制御部５２０が、別途の論理状態を有する制御信号を利用し、位相制御部５３０、レイテンシ制御部５４０及びコマンド実行制御部５５０それぞれを、個別に制御することもできる。
【００６１】
本発明の技術的思想によるところの一実施形態による半導体装置５００は、アクティブ状態後にも、位相制御部５３０、レイテンシ制御部５４０及びコマンド実行制御部５５０のうち少なくとも１つのユニットがディスエーブル状態を維持し、付加レイテンシ区間ＡＬのうち所定の時点でイネーブルされるので、前記ディスエーブルされたユニットの動作による不要な電流消耗を防止できる。
【００６２】
図１０は、本発明の技術的思想によるところの一実施形態による半導体装置１０００のブロック図である。
図１０を参照すれば、半導体装置１０００は、第１制御部１０１０、第２制御部１１２０及び位相制御部１０５０を具備できる。第１制御部１０１０は、前記付加レイテンシ区間のうち所定の時点から、ディスエーブル状態の位相制御部１０５０をイネーブルさせる第１制御信号ＣＯＮ＿１を発生させて出力できる。すなわち、第１制御部１０１０は、前記所定の時点から受信されたリードコマンドＲＤまたはライトコマンドＷＲに対応する動作が完了する時点まで、位相制御部１０５０をイネーブルさせ、残りの時点では、位相制御部１０５０をディスエーブルさせる第１制御信号ＣＯＮ＿１を生成して出力できる。前記所定の時点から受信されたリードコマンドＲＤまたはライトコマンドＷＲに対応する動作が完了する時点まで、第１制御信号ＣＯＮ＿１は第１論理状態を有し、残りの時点で第１制御信号ＣＯＮ＿１は、第２論理状態を有することができる。図１ないし図４と関連して説明したように、前記付加レイテンシ区間は、半導体装置１０００を含むメモリ装置にアクティブ状態後に所定のコマンドが入力された時点から、ｔＲＣＤまでのクロック数を意味する。第１制御部１０１０の一実施形態による構成及び具体的な動作については、図１１及び図１３を参照しつつ、さらに詳細に説明する。
【００６３】
第２制御部１０２０は、前記付加レイテンシ区間のうち所定の時点から、ディスエーブル状態の位相制御部１０５０をイネーブルさせる第２制御信号ＣＯＮ＿２を発生させて出力できる。すなわち、第２制御部１０２０は、前記所定の時点から受信されたＯＤＴコマンドＯＤＴに対応する動作が完了する時点まで、位相制御部１０５０をイネーブルさせ、残りの時点では、位相制御部１０５０をディスエーブルさせる第２制御信号ＣＯＮ＿２を生成して出力できる。前記所定の時点から受信されたＯＤＴコマンドＯＤＴに対応する動作が完了する時点まで、第２制御信号ＣＯＮ＿２は第１論理状態を有し、残りの時点で第２制御信号ＣＯＮ＿２は、第２論理状態を有することができる。第１制御部１０２０の一実施形態による構成及び具体的な動作については、図１２及び図１３を参照しつつ、さらに詳細に説明する。
【００６４】
位相制御部１０５０は、クロック信号ＣＬＫの位相を制御して位相制御クロック信号ＣＬＫＤを生成できる。そして、位相制御部１０５０は、第１制御信号ＣＯＮ＿１または第２制御信号ＣＯＮ＿２に応答し、イネーブルまたはディスエーブルされうる。位相制御部１０５０は、図３Ａまたは図３Ｂのような構成を有することができる。位相制御部１０５０の構成と関連しては、図３Ａ及び図３Ｂと関連して詳細に説明したので、以下、具体的な構成に係わる説明は省略する。
【００６５】
図１１は、図１０の第１制御部１０１０の一実施形態によるブロック図である。
図１０及び図１１を参照すれば、第１制御部１０１０は、ｎ個（ｎは自然数）の第１遅延部１１１０＿１，１１１０＿２，１１１０＿３，…，１１１０＿ｎ、及び第１論理和ゲート１１５０を具備できる。
【００６６】
第１遅延部１１１０＿１，１１１０＿２，１１１０＿３，…，１１１０＿ｎは直列に連結され、第１遅延部１１１０＿１はクロック信号に応答し、受信されたリードコマンドＲＤまたはライトコマンドＷＲを遅延させて出力できる。第１遅延部１１１０＿１，１１１０＿２，１１１０＿３，…，１１１０＿ｎそれぞれはクロック信号に応答し、先行第１遅延部の出力信号を遅延させて出力できる。第１論理和ゲート１１５０は、受信されたリードコマンドＲＤと、第１遅延部１１１０＿１，１１１０＿２，１１１０＿３，…，１１１０＿ｎの出力信号とのうち少なくとも２つの信号を入力され、前記入力された信号を論理和演算し、第１制御信号ＣＯＮ＿１として出力できる。また、第１論理和ゲート１１５０は、受信されたライトコマンドＷＲと、第１遅延部１１１０＿１，１１１０＿２，１１１０＿３，…，１１１０＿ｎの出力信号とのうち少なくとも２つの信号を入力され、前記入力された信号を論理和演算し、第１制御信号ＣＯＮ＿１として出力できる。
【００６７】
図１２は、図１０の第２制御部１０２０の一実施形態によるブロック図である。
図１０及び図１２を参照すれば、第２制御部１０２０は、ｎ個（ｎは自然数）の第２遅延部１２１０＿１，１２１０＿２，１２１０＿３，…，１２１０＿ｎ、及び第２論理和ゲート１２５０を具備できる。
【００６８】
第２遅延部１２１０＿１，１２１０＿２，１２１０＿３，…，１２１０＿ｎは直列に連結され、第２遅延部１２１０＿１はクロック信号に応答し、受信されたＯＤＴコマンドＯＤＴを遅延させて出力できる。第２遅延部１２１０＿１，１２１０＿２，１２１０＿３，…，１２１０＿ｎそれぞれは、クロック信号に応答し、先行第２遅延部の出力信号を遅延させて出力できる。第２論理和ゲート１２５０は、受信されたＯＤＴコマンドＯＤＴと、第２遅延部１２１０＿１，１２１０＿２，１２１０＿３，…，１２１０＿ｎの出力信号とのうち少なくとも２つの信号を入力され、前記入力された信号を論理和演算し、第２制御信号ＣＯＮ＿２として出力できる。
【００６９】
図１１の場合には、第１遅延部１１１０＿１，１１１０＿２，１１１０＿３，…，１１１０＿ｎの出力信号をいずれも論理和演算し、第１制御信号ＣＯＮ＿１として出力しているが、本発明がこの場合に限定されるものではなく、必要によっては、受信されたリードコマンドＲＤまたはライトコマンドＷＲと、第１遅延部１１１０＿１，１１１０＿２，１１１０＿３，…，１１１０＿ｎの出力信号とのうち少なくとも２つの信号を論理和演算し、第１制御信号ＣＯＮ＿１を生成できる。また、図１２の場合にも、第２遅延部１２１０＿１，１２１０＿２，１２１０＿３，…，１２１０＿ｎの出力信号をいずれも論理和演算し、第２制御信号ＣＯＮ＿２として出力しているが、本発明がこの場合に限定されるものではなく、必要によっては、受信されたＯＤＴコマンドＯＤＴと、第２遅延部１２１０＿１，１２１０＿２，１２１０＿３，…，１２１０＿ｎとの出力信号のうち少なくとも２つの信号を論理和演算し、第２制御信号ＣＯＮ＿２を生成できる。
【００７０】
そして、図１１の場合、第１制御部１０１０は、受信されたリードコマンドＲＤまたはライトコマンドＷＲを遅延させ、第１制御信号ＣＯＮ＿１を生成しているが、本発明がこの場合に限定されるものではなく、第１制御部１０１０は、リードコマンドＲＤまたはライトコマンドＷＲが受信された時点が分かる他の所定の信号を利用しても、同様に第１制御信号ＣＯＮ＿１を生成できる。また、図１２の場合にも、第２制御部１０２０は、受信されたＯＤＴコマンドＯＤＴを遅延させ、第２制御信号ＣＯＮ＿２を生成しているが、本発明がこの場合に限定されるものではなく、第２制御部１０２０は、ＯＤＴコマンドＯＤＴが受信された時点が分かる他の所定の信号を利用しても、同様に第２制御信号ＣＯＮ＿２を生成できる。
【００７１】
図１１及び図１２の場合、第１遅延部１１１０＿１，１１１０＿２，１１１０＿３，…，１１１０＿ｎ、及び第２遅延部１２１０＿１，１２１０＿２，１２１０＿３，…，１２１０＿ｎそれぞれがフリップフロップである場合を図示しているが、第１遅延部１１１０＿１，１１１０＿２，１１１０＿３，…，１１１０＿ｎ、及び第２遅延部１２１０＿１，１２１０＿２，１２１０＿３，…，１２１０＿ｎそれぞれが、必ずしもフリップフロップでなければならないわけではなく、前述のような論理状態を有する第１制御信号ＣＯＮ＿１または第２制御信号ＣＯＮ＿２を生成できるものであるならば、他の素子を利用することもできる。
【００７２】
図１３は、図１０の半導体装置１０００の動作について説明するためのタイミング図である。
以下、図１０ないし図１３を参照しつつ、半導体装置１０００の動作について説明する。以下、説明の便宜上、リードコマンドＲＤだけ受信された場合を仮定して説明する。図１３の場合、前記付加レイテンシＡＬが４であり、前記ＣＡＳレイテンシＣＬが５である。すなわち、ｔ２時点でリードコマンドＲＤが受信され、ｔ２時点から４クロックが経過したｔ４時点で、半導体装置１０００を含む前記メモリ装置は、リード動作を実行する。そして、半導体装置１０００を含む前記メモリ装置は、ｔ４時点から５クロックが経過したｔ５時点からｔ６時点まで、リードされたデータを出力する。
【００７３】
第１制御部１０１０は、ｔ３時点以前には第２論理状態であり、ｔ３時点からｔ６時点まで第１論理状態であり、ｔ６時点以後に第２論理状態を有する第１制御信号ＣＯＮ＿１を生成できる。すなわち、第１制御信号ＣＯＮ＿１は、アクティブ状態であるｔ１時点で第２論理状態を維持し、ｔ２時点からｔ４時点までの付加レイテンシ区間ＡＬ中のｔ３時点で、第２論理状態から第１論理状態に変更される。
【００７４】
第１制御部１０１０が、図１１のように具現された場合、第１制御信号ＣＯＮ＿１は、図１３のような形態を有する。すなわち、図１１の第１制御部１０１０において第１論理和ゲート１１５０は、第１遅延部１１１０＿１，１１１０＿２，１１１０＿３，…，１１１０＿ｎの出力信号を論理和演算しているので、第１制御信号ＣＯＮは、図１３のように、ｔ２時点から１クロック後に、第２論理状態から第１論理状態に変更される。もし、図１１の第１制御部１０１０において第１論理和ゲート１１５０が、リードコマンドＲＤ及び第１遅延部１１１０＿１，１１１０＿２，１１１０＿３，…，１１１０＿ｎの出力信号をいずれも論理和演算しているならば、第１制御信号ＣＯＮ＿１は、ｔ２時点で第２論理状態から第１論理状態に変更されるであろう。このように、図１１の第１制御部１０１０において第１論理和ゲート１１５０で、論理和演算を行う信号を調節することによって、第１制御信号ＣＯＮ＿１が、第２論理状態から第１論理状態に変更される時点を調節できる。
【００７５】
第１制御信号ＣＯＮ＿１が、ｔ３時点からリードされたデータ出力が完了するｔ６時点まで第１論理状態であり、残りの時点で第２論理状態を有するので、位相制御部１０５０は、ｔ３時点からｔ６時点までイネーブルされ、残りの時点でディスエーブルされる。すなわち、本発明の技術的思想によるところの一実施形態による半導体装置１０００は、アクティブ状態後にも、位相制御部１０５０がディスエーブル状態を維持し、付加レイテンシ区間ＡＬ中の所定の時点でイネーブルされるので、位相制御部１０５０の動作による不要な電流消耗を防止できる。
【００７６】
図１３の場合には、リードコマンドＲＤだけ受信された場合を図示しているので、第１制御信号ＣＯＮ＿１だけ付加レイテンシ区間ＡＬにおいて、第２論理状態から第１論理状態に変更されている。もしリードコマンドＲＤの代わりに、ＯＤＴコマンドＯＤＴが受信された場合には、第２制御信号ＣＯＮ＿２だけ、付加レイテンシ区間ＡＬにおいて、第２論理状態から第１論理状態に変更されうる。またもしリードコマンドＲＤ及びＯＤＴコマンドＯＤＴがいずれも受信された場合には、第１制御信号ＣＯＮ＿１及び第２制御信号ＣＯＮ＿２がいずれも付加レイテンシ区間ＡＬにおいて、第２論理状態から第１論理状態に変更されうる。
【００７７】
図１４は、本発明の技術的思想によるところの他の一実施形態による半導体装置１４００のブロック図である。
図１４を参照すれば、半導体装置１４００は、第１内部コマンド生成部１４１０、第１制御部１４２０、位相制御部１４３０、レイテンシ制御部１４４０、第１コマンド実行制御部１４５０、第２内部コマンド生成部１４６０、第２制御部１４７０及び第２コマンド実行制御部１４８０を具備できる。
【００７８】
第１内部コマンド生成部１４１０は、リードコマンドＲＤまたはライトコマンドＷＲを受信し、受信されたリードコマンドＲＤまたはライトコマンドＷＲを利用し、前記付加レイテンシ区間が終了した後、内部リードコマンドＲＤ＿ＩＮＴまたは内部ライトコマンドＷＲ＿ＩＮＴを生成して出力できる。図１ないし図４と関連して説明したように、前記付加レイテンシ区間は、半導体装置１４００を含むメモリ装置にアクティブ状態後に所定のコマンドが入力された時点から、ｔＲＣＤまでのクロック数を意味する。第１内部コマンド生成部１４１０の構成及び動作については、図１５及び図２０を参照しつつ、さらに詳細に説明する。
【００７９】
第１制御部１４２０は、前記付加レイテンシ区間のうち所定の時点から、位相制御部１４３０、レイテンシ制御部１４４０及び第１コマンド実行制御部１４５０のうちディスエーブル状態であるユニットをイネーブルさせる第１制御信号ＣＯＮ＿１を発生させて出力できる。すなわち、第１制御部１４２０は、前記所定の時点から受信されたリードコマンドＲＤまたはライトコマンドＷＲに対応する動作が完了する時点まで、位相制御部１４３０、レイテンシ制御部１４４０及び第１コマンド実行制御部１４５０をイネーブルさせ、残りの時点では、位相制御部１４３０、レイテンシ制御部１４４０及び第１コマンド実行制御部１４５０のうち少なくとも一つをディスエーブルさせる第１制御信号ＣＯＮ＿１を生成して出力できる。前記所定の時点から受信されたリードコマンドＲＤまたはライトコマンドＷＲに対応する動作が完了する時点まで第１制御信号ＣＯＮ＿１は、第１論理状態を有し、残りの時点で第１制御信号ＣＯＮ＿１は、第２論理状態を有することができる。第１制御部１４２０の一実施形態による構成及び具体的な動作については、図１６及び図２０を参照しつつ、さらに詳細に説明する。
【００８０】
第２内部コマンド生成部１４６０は、ＯＤＴコマンドＯＤＴを受信し、受信されたＯＤＴコマンドＯＤＴを利用し、前記付加レイテンシ区間が終了した後、内部ＯＤＴコマンドＯＤＴ＿ＩＮＴを生成して出力できる。第２内部コマンド生成部１４６０の構成及び動作については、図１７及び図２０を参照しつつ、さらに詳細に説明する。
【００８１】
第２制御部１４７０は、前記付加レイテンシ区間のうち所定の時点から、位相制御部１４３０、レイテンシ制御部１４４０及び第２コマンド実行制御部１４８０のうちディスエーブル状態であるユニットをイネーブルさせる第２制御信号ＣＯＮ＿２を発生させて出力できる。すなわち、第２制御部１４７０は、前記所定の時点から受信されたＯＤＴコマンドＯＤＴに対応する動作が完了する時点まで、位相制御部１４３０、レイテンシ制御部１４４０及び第２コマンド実行制御部１４８０をイネーブルさせ、残りの時点では、位相制御部１４３０、レイテンシ制御部１４４０及び第２コマンド実行制御部１４８０のうち少なくとも一つをディスエーブルさせる第２制御信号ＣＯＮ＿２を生成して出力できる。前記所定の時点から受信されたＯＤＴコマンドＯＤＴに対応する動作が完了する時点まで、第２制御信号ＣＯＮ＿２は第１論理状態を有し、残りの時点で、第２制御信号ＣＯＮ＿２は、第２論理状態を有することができる。第２制御部１４７０の一実施形態による構成及び具体的な動作については、図１８及び図２０を参照しつつ、さらに詳細に説明する。
【００８２】
位相制御部１４３０は、クロック信号ＣＬＫの位相を制御し、位相制御クロック信号ＣＬＫＤを生成し、位相制御クロック信号ＣＬＫＤをレイテンシ制御部１４４０に出力できる。そして、位相制御部１４３０は、第１制御信号ＣＯＮ＿１または第２制御信号ＣＯＮ＿２に応答し、イネーブルまたはディスエーブルされうる。位相制御部１４３０は、図３Ａまたは図３Ｂのような構成を有することができる。位相制御部１４３０の構成と関連しては、図３Ａ及び図３Ｂと関連して詳細に説明したので、以下、具体的な構成に係わる説明は省略する。
【００８３】
レイテンシ制御部１４４０は、位相制御部１４３０から出力される位相制御クロック信号ＣＬＫＤを利用し、複数のレイテンシ制御信号ＣＬＫＬを生成し、第１コマンド実行制御部１４５０または第２コマンド実行制御部１４８０に出力できる。そして、レイテンシ制御部１４４０は、第１制御信号ＣＯＮ＿１または第２制御信号ＣＯＮ＿２に応答し、イネーブルまたはディスエーブルされうる。レイテンシ制御部１４４０の具体的な構成及び動作については、図１９を参照しつつ、さらに詳細に説明する。
【００８４】
第１コマンド実行制御部１４５０は、第１内部コマンド生成部１４１０から出力される内部リードコマンドＲＤ＿ＩＮＴ、及びレイテンシ制御部１４４０から出力されるレイテンシ制御信号ＣＬＫＬを利用し、受信されたリードコマンドＲＤに対応する動作を実行するように制御できるリードイネーブル信号ＲＤ＿ＥＮを生成して出力できる。また、第１コマンド実行制御部１４５０は、第１内部コマンド生成部１４１０から出力される内部ライトコマンドＷＲ＿ＩＮＴ、及びレイテンシ制御部１４４０から出力されるレイテンシ制御信号ＣＬＫＬを利用し、受信されたライトコマンドＷＲに対応する動作を実行するように制御できるライトイネーブル信号ＷＲ＿ＥＮを生成して出力できる。そして、第１コマンド実行制御部１４５０は、第１制御信号ＣＯＮ＿１に応答し、イネーブルまたはディスエーブルされうる。
【００８５】
例えば、リードコマンドＲＤが受信された場合、第１コマンド実行制御部１４５０は、リードイネーブル信号ＲＤ＿ＥＮを、前記メモリ装置のデータ出力バッファ（図示せず）に出力できる。前記出力バッファは、リードイネーブル信号ＲＤ＿ＥＮに応答し、前記メモリ装置のメモリセルからリードされたデータをデータ出力パッドを介して、前記メモリ装置の外部に出力できる。第１コマンド実行制御部１４５０の具体的な構成及び動作については、図１９を参照しつつ、さらに詳細に説明する。
【００８６】
第２コマンド実行制御部１４８０は、第２内部コマンド生成部１４６０から出力される内部ＯＤＴコマンドＯＤＴ＿ＩＮＴ、及びレイテンシ制御部１４４０から出力されるレイテンシ制御信号ＣＬＫＬを利用し、受信されたＯＤＴコマンドＯＤＴに対応する動作を実行するように制御できるＯＤＴイネーブル信号ＯＤＴ＿ＥＮを生成して出力できる。そして、第２コマンド実行制御部１４８０は、第２制御信号ＣＯＮ＿２に応答し、イネーブルまたはディスエーブルされうる。第２コマンド実行制御部１４８０の具体的な構成及び動作については、図１９を参照しつつ、さらに詳細に説明する。
【００８７】
位相制御部１４３０、レイテンシ制御部１４４０及び第１コマンド実行制御部１４５０は、第１制御信号ＣＯＮ＿１に応答し、前記付加レイテンシ区間のうち所定の時点から、受信されたリードコマンドＲＤまたはライトコマンドＷＲに対応する動作が完了する時点までイネーブルされうる。そして、位相制御部１４３０、レイテンシ制御部１４４０及び第１コマンド実行制御部１４５０のうち少なくとも１つのユニットは、第１制御信号ＣＯＮ＿１に応答し、受信されたリードコマンドＲＤまたはライトコマンドＷＲに対応する動作が完了した後からディスエーブルされ、半導体装置１４００を含む前記メモリ装置がアクティブ状態になってもイネーブルされず、ディスエーブル状態を維持する。
【００８８】
また、位相制御部１４３０、レイテンシ制御部１４４０及び第２コマンド実行制御部１４８０は、第２制御信号ＣＯＮ＿２に応答し、前記付加レイテンシ区間のうち所定の時点から、受信されたＯＤＴコマンドＯＤＴに対応する動作が完了する時点までイネーブルされうる。そして、位相制御部１４３０、レイテンシ制御部１４４０及び第２コマンド実行制御部１４８０のうち、少なくとも１つのユニットは、第２制御信号ＣＯＮ＿２に応答し、受信されたＯＤＴコマンドＯＤＴに対応する動作が完了した後からディスエーブルされ、半導体装置１４００を含む前記メモリ装置がアクティブ状態になってもイネーブルされず、ディスエーブル状態を維持する。
【００８９】
すなわち、位相制御部１４３０、レイテンシ制御部１４４０、第１コマンド実行制御部１４５０及び第２コマンド実行制御部１４８０のうちディスエーブル状態であるユニットは、第１制御信号ＣＯＮ＿１または第２制御信号ＣＯＮ＿２に応答し、半導体装置１４００を含む前記メモリ装置が受信されたリードコマンドＲＤ、ライトコマンドＷＲまたはＯＤＴコマンドＯＤＴに対応する動作を実行する前にイネーブルされうる。従って、半導体装置１４００を含む前記メモリ装置は、電流消耗を最小化しつつ、受信されたリードコマンドＲＤ、ライトコマンドＷＲまたはＯＤＴコマンドＯＤＴに対応する動作を正常に実行できる。
【００９０】
図１５は、図１４の第１内部コマンド生成部１４１０の一実施形態によるブロック図である。
図１４及び図１５を参照すれば、第１内部コマンド生成部１４１０は、ｍ個（ｍは自然数）の第１遅延部１５１０＿１，１５１０＿２，１５１０＿３，…，１５１０＿ｍを具備できる。第１遅延部１５１０＿１，１５１０＿２，１５１０＿３，…，１５１０＿ｍは直列に連結され、第１遅延部１５１０＿１はクロック信号に応答し、受信されたリードコマンドＲＤまたはライトコマンドＷＲを遅延させて出力できる。第１遅延部１５１０＿２，１５１０＿３，…，１５１０＿ｍそれぞれはクロック信号に応答し、先行第１遅延部の出力信号を遅延させて出力できる。すなわち、第１内部コマンド生成部１４１０は、受信されたリードコマンドＲＤまたはライトコマンドＷＲを、第１遅延部１５１０＿１，１５１０＿２，１５１０＿３，…，１５１０＿ｍを介して所定時間遅延させ、内部リードコマンドＲＤ＿ＩＮＴまたは内部ライトコマンドＷＲ＿ＩＮＴとして出力できる。
【００９１】
図１６は、図１４の第１制御部１４２０の一実施形態によるブロック図である。
図１４及び図１６を参照すれば、第１制御部１４２０は、第１論理和ゲート１６１０、ｐ個（ｐは自然数）の第２遅延部１６１０＿１，１６１０＿２，１６１０＿３，…，１６１０＿ｐ、及び第２論理和ゲート１６５０を具備できる。
【００９２】
第１論理和ゲート１６１０は、受信されたリードコマンドＲＤ及び内部リードコマンドＲＤ＿ＩＮＴを論理和演算したり、受信されたライトコマンドＷＲ及び内部ライトコマンドＷＲ＿ＩＮＴを論理和演算できる。第２遅延部１６３０＿１，１６３０＿２，１６３０＿３，…，１６３０＿ｐは直列に連結され、第２遅延部１６３０＿１はクロック信号に応答し、第１論理和ゲート１６１０の出力信号を遅延させて出力できる。第２遅延部１６３０＿２，１６３０＿３，…，１６３０＿ｐそれぞれはクロック信号に応答し、先行第２遅延部の出力信号を遅延させて出力できる。第２論理和ゲート１６５０は、第１論理和ゲート１６１０の出力信号と、第２遅延部１６３０＿１，１６３０＿２，１６３０＿３，…，１６３０＿ｐの出力信号とのうち少なくとも２つの信号を入力され、前記入力された信号を論理和演算し、第１制御信号ＣＯＮ＿１として出力できる。
【００９３】
図１６の場合には、第２遅延部１６３０＿１，１６３０＿２，１６３０＿３，…，１６３０＿ｐの出力信号をいずれも論理和演算し、第１制御信号ＣＯＮ＿１として出力しているが、本発明がこの場合に限定されるものではなく、必要によっては、受信されたリードコマンドＲＤまたはライトコマンドＷＲと、第２遅延部１６３０＿１，１６３０＿２，１６３０＿３，…，１６３０＿ｐの出力信号とのうち少なくとも２つの信号を論理和演算し、第１制御信号ＣＯＮ＿１を生成できる。そして、図１６の場合、第１制御部１４２０は、受信されたリードコマンドＲＤまたはライトコマンドＷＲを遅延させ、第１制御信号ＣＯＮ＿１を生成しているが、本発明がこの場合に限定されるものではなく、第１制御部１４２０は、リードコマンドＲＤまたはライトコマンドＷＲが受信された時点が分かる他の所定の信号を利用しても、同様に第１制御信号ＣＯＮ＿１を生成できる。また、図１６の場合、第２遅延部１６３０＿１，１６３０＿２，１６３０＿３，…，１６３０＿ｐそれぞれがフリップフロップである場合を図示しているが、第２遅延部１６３０＿１，１６３０＿２，１６３０＿３，…，１６３０＿ｐそれぞれが、必ずしもフリップフロップでなければならないわけではなく、前述のような論理状態を有する第１制御信号ＣＯＮ＿１を生成できるものであるならば、他の素子を利用することもできる。
【００９４】
図１７は、図１４の第２内部コマンド生成部１４６０の一実施形態によるブロック図である。
図１４及び図１７を参照すれば、第２内部コマンド生成部１４６０は、ｍ個の第３遅延部１７１０＿１，１７１０＿２，１７１０＿３，…，１７１０＿ｍを具備できる。第３遅延部１７１０＿１，１７１０＿２，１７１０＿３，…，１７１０＿ｍは直列に連結され、第３遅延部１７１０＿１はクロック信号に応答し、受信されたＯＤＴコマンドＯＤＴを遅延させて出力できる。第３遅延部１７１０＿２，１７１０＿３，…，１７１０＿ｍそれぞれはクロック信号に応答し、先行第３遅延部の出力信号を遅延させて出力できる。すなわち、第２内部コマンド生成部１４６０は、受信されたＯＤＴコマンドＯＤＴを、第３遅延部１７１０＿１，１７１０＿２，１７１０＿３，…，１７１０＿ｍを介して所定時間遅延させ、内部ＯＤＴコマンドＯＤＴ＿ＩＮＴとして出力できる。
【００９５】
図１８は、図１４の第２制御部１４７０の一実施形態によるブロック図である。
図１４及び図１８を参照すれば、第２制御部１４７０は、第３論理和ゲート１８１０、ｐ個の第４遅延部１８３０＿１，１８３０＿２，１８３０＿３，…，１８３０＿ｐ、及び第４論理和ゲート１８５０を具備できる。
【００９６】
第３論理和ゲート１８１０は、受信されたＯＤＴコマンドＯＤＴ、及び内部ＯＤＴコマンドＯＤＴ＿ＩＮＴを論理和演算できる。第４遅延部１８３０＿１，１８３０＿２，１８３０＿３，…，１８３０＿ｐは直列に連結され、第４遅延部１８３０＿１はクロック信号に応答し、第３論理和ゲート１８１０の出力信号を遅延させて出力できる。第４遅延部１８３０＿２，１８３０＿３，…，１８３０＿ｐそれぞれはクロック信号に応答し、先行第４遅延部の出力信号を遅延させて出力できる。第４論理和ゲート１８５０は、第３論理和ゲート１８１０の出力信号と、第４遅延部１８３０＿１，１８３０＿２，１８３０＿３，…，１８３０＿ｐの出力信号とのうち少なくとも２つの信号を入力され、前記入力された信号を論理和演算し、第２制御信号ＣＯＮ＿２として出力できる。
【００９７】
図１８の場合には、第４遅延部１８３０＿１，１８３０＿２，１８３０＿３，…，１８３０＿ｐの出力信号をいずれも論理和演算し、第２制御信号ＣＯＮ＿２として出力しているが、本発明がこの場合に限定されるものではなく、必要によっては、受信されたＯＤＴコマンドＯＤＴと、第４遅延部１８３０＿１，１８３０＿２，１８３０＿３，…，１８３０＿ｐの出力信号とのうち少なくとも２つの信号を論理和演算し、第２制御信号ＣＯＮ＿２を生成できる。そして、図１８の場合、第２制御部１４７０は、受信されたＯＤＴコマンドＯＤＴを遅延させ、第２制御信号ＣＯＮ＿２を生成しているが、本発明がこの場合に限定されるものではなく、第２制御部１４７０は、ＯＤＴコマンドＯＤＴが受信された時点が分かる他の所定の信号を利用しても、同様に第２制御信号ＣＯＮ＿２を生成できる。また、図１８の場合、第４遅延部１８３０＿１，１８３０＿２，１８３０＿３，…，１８３０＿ｐそれぞれがフリップフロップである場合を図示しているが、第４遅延部１８３０＿１，１８３０＿２，１８３０＿３，…，１８３０＿ｐそれぞれが、必ずしもフリップフロップでなければならないわけではなく、前述のような論理状態を有する第２制御信号ＣＯＮ＿２を生成できるものであるならば、他の素子を利用することもできる。
【００９８】
図１９は、図１４の位相制御部１４３０、レイテンシ制御部１４４０、第１コマンド実行制御部１４５０及び第２コマンド実行制御部１４８０を図示した図面である。
図１４及び図１９を参照すれば、位相制御部１４３０は、クロック信号ＣＬＫの位相を制御し、位相制御クロック信号ＣＬＫＤとして出力する。位相制御部１４３０の構成については、図３Ａ及び図３Ｂと関連して詳細に説明したので、具体的な説明は省略する。
【００９９】
レイテンシ制御部１４４０は、第１連結部１９００、及びｑ個（ｑは自然数）の第５遅延部１９１０＿１，…，１９１０＿ｑ−１，１９１０＿ｑを具備できる。第１連結部１９００は、第１制御信号ＣＯＮ＿１または第２制御信号ＣＯＮ＿２に応答し、位相制御クロック信号ＣＬＫＤを第５遅延部１９１０＿ｑに伝達したり、またはそれを遮断できる。すなわち、第１連結部１９００は、第１論理状態の第１制御信号ＣＯＮ＿１または第２制御信号ＣＯＮ＿２に応答し、位相制御クロック信号ＣＬＫＤを第５遅延部１９１０＿ｑに伝達でき、第２論理状態の第１制御信号ＣＯＮ＿１及び第２制御信号ＣＯＮ＿２に応答し、第５遅延部１９１０＿ｑへの位相制御クロック信号ＣＬＫＤの伝達を遮断できる。
【０１００】
第５遅延部１９１０＿１，…，１９１０＿ｑ−１，１９１０＿ｑは直列に連結され、第５遅延部１９１０＿ｑは、位相制御クロック信号ＣＬＫＤを遅延させ、レイテンシ制御信号ＣＬＫＬ＿ｑとして出力できる。第５遅延部１９１０＿１，…，１９１０＿ｑ−１それぞれは、先行遅延部の出力信号を遅延させ、レイテンシ制御信号ＣＬＫＬ＿１，…，ＣＬＫＬ＿ｑ−１のうち対応するレイテンシ制御信号を出力できる。
【０１０１】
第１コマンド実行制御部１４５０は、第２連結部１９２０、及びｑ個の第６遅延部１９３０＿１，…，１９３０＿ｑ−１，１９３０＿ｑを具備できる。第２連結部１９２０は、第１制御信号ＣＯＮ＿１に応答し、内部リードコマンドＲＤ＿ＩＮＴまたは内部ライトコマンドＷＲ＿ＩＮＴを、第６遅延部１９３０＿１に伝達したり、またはそれを遮断できる。すなわち、第２連結部１９２０は、第１論理状態の第１制御信号ＣＯＮ＿１に応答し、内部リードコマンドＲＤ＿ＩＮＴまたは内部ライトコマンドＷＲ＿ＩＮＴを、第６遅延部１９３０＿１に伝達でき、第２論理状態の第１制御信号ＣＯＮ＿１に応答し、第６遅延部１９３０＿１への内部リードコマンドＲＤ＿ＩＮＴまたは内部ライトコマンドＷＲ＿ＩＮＴの伝達を遮断できる。
【０１０２】
第６遅延部１９３０＿１，…，１９３０＿ｑ−１，１９３０＿ｑは直列に連結され、第６遅延部１９３０＿１は、第５遅延部１９１０＿１から出力されるレイテンシ制御信号ＣＬＫＬ＿１に応答し、内部リードコマンドＲＤ＿ＩＮＴまたは内部ライトコマンドＷＲ＿ＩＮＴを遅延させて出力できる。第６遅延部１９３０＿１，…，１９３０＿ｑ−１それぞれは、レイテンシ制御信号ＣＬＫＬ＿１，…，ＣＬＫＬ＿ｑ−１のうち対応するレイテンシ制御信号に応答し、先行第６遅延部の出力信号を遅延させて出力できる。すなわち、第１コマンド実行制御部１４５０は、内部リードコマンドＲＤ＿ＩＮＴまたは内部ライトコマンドＷＲ＿ＩＮＴを、第６遅延部１９３０＿１，…，１９３０＿ｑ−１，１９３０＿ｑを介して所定時間遅延させ、リードイネーブル信号ＲＤ＿ＥＮまたはライトイネーブル信号ＷＲ＿ＥＮとして出力できる。
【０１０３】
第２コマンド実行制御部１４８０は、第３連結部１９４０、及びｑ個の第７遅延部１９５０＿１，…，１９５０＿ｑ−１，１９５０＿ｑを具備できる。第３連結部１９４０は、第２制御信号ＣＯＮ＿２に応答し、内部ＯＤＴコマンドＯＤＴ＿ＩＮＴを第７遅延部１９５０＿１に伝達したり、またはそれを遮断できる。すなわち、第３連結部１９４０は、第１論理状態の第２制御信号ＣＯＮ＿２に応答し、内部ＯＤＴコマンドＯＤＴ＿ＩＮＴを第７遅延部１９５０＿１に伝達でき、第２論理状態の第２制御信号ＣＯＮ＿２に応答し、第７遅延部１９５０＿１への内部ＯＤＴコマンドＯＤＴ＿ＩＮＴの伝達を遮断できる。
【０１０４】
第７遅延部１９５０＿１，…，１９５０＿ｑ−１，１９５０＿ｑは直列に連結され、第７遅延部１９５０＿１は、第５遅延部１９１０＿１から出力されるレイテンシ制御信号ＣＬＫＬ＿１に応答し、内部ＯＤＴコマンドＯＤＴ＿ＩＮＴを遅延させて出力できる。第７遅延部１９５０＿１，…，１９５０＿ｑ−１それぞれは、レイテンシ制御信号ＣＬＫＬ＿１，…，ＣＬＫＬ＿ｑ−１のうち対応するレイテンシ制御信号に応答し、先行第７遅延部の出力信号を遅延させて出力できる。すなわち、第２コマンド実行制御部１４８０は、内部ＯＤＴコマンドＯＤＴ＿ＩＮＴを、第７遅延部１９５０＿１，…，１９５０＿ｑ−１，１９５０＿ｑを介して所定時間遅延させ、ＯＤＴイネーブル信号ＯＤＴ＿ＥＮとして出力できる。
【０１０５】
図１９では、第１連結部１９００、第２連結部１９２０及び第３連結部１９４０は、第１制御信号ＣＯＮ＿１及び第２制御信号ＣＯＮ＿２のうち対応する信号に応答し、オンまたはオフされるスイッチの場合について図示している。ただし、本発明がこの場合に限定されるものではなく、第１制御信号ＣＯＮ＿１または第２制御信号ＣＯＮ＿２の論理状態によって、レイテンシ制御部１４４０、第１コマンド実行制御部１４５０または第２コマンド実行制御部１４８０をイネーブルまたはディスエーブルさせることができるものであるならば、他の素子、例えばトランジスタなどを利用し、第１連結部１９００、第２連結部１９２０または第３連結部１９４０を具現することもできる。
【０１０６】
図１９では、第１連結部１９００が位相制御クロック信号ＣＬＫＤを伝達したり遮断する場合について図示しているが、本発明がこの場合に限定されるものではなく、第１連結部１９００が、第５遅延部１９１０＿１，…，１９１０＿ｑ−１，１９１０＿ｑ間で信号を伝達したり遮断することもできる。同様に、図１９では、第２連結部１９２０が内部リードコマンドＲＤ＿ＩＮＴまたは内部ライトコマンドＷＲ＿ＩＮＴを伝達したり遮断する場合について図示しているが、本発明がこの場合に限定されるものではなく、第２連結部１９２０が、第６遅延部１９３０＿１，…，１９３０＿ｑ−１，１９３０＿ｑ間で信号を伝達したり遮断することもでき、第５遅延部１９１０＿１，…，１９１０＿ｑ−１，１９１０＿ｑと、第６遅延部１９３０＿１，…，１９３０＿ｑ−１，１９３０＿ｑとの間で、レイテンシ制御信号ＣＬＫＬ＿１，…，ＣＬＫＬ＿ｑ−１の一部または全部を伝達したり遮断することもできる。同様に、図１９では、第３連結部１９４０が内部ＯＤＴコマンドＯＤＴ＿ＩＮＴを伝達したり遮断する場合について図示しているが、本発明がこの場合に限定されるものではなく、第３連結部１９４０が、第７遅延部１９４０＿１，…，１９４０＿ｑ−１，１９４０＿ｑ間で信号を伝達したり遮断することもでき、第５遅延部１９１０＿１，…，１９１０＿ｑ−１，１９１０＿ｑと、第７遅延部１９４０＿１，…，１９４０＿ｑ−１，１９４０＿ｑとの間で、レイテンシ制御信号ＣＬＫＬ＿１，…，ＣＬＫＬ＿ｑ−１の一部または全部を伝達したり遮断することもできる。
【０１０７】
図１９の場合、第５遅延部１９１０＿１，…，１９１０＿ｑ−１，１９１０＿ｑそれぞれはインバータであり、第６遅延部１９３０＿１，…，１９３０＿ｑ−１，１９３０＿ｑ、及び第７遅延部１９４０＿１，…，１９４０＿ｑ−１，１９４０＿ｑそれぞれは、フリップフロップである場合を図示しているが、本発明が必ずしもこの場合に限定されるものではなく、前述のようなレイテンシ制御信号ＣＬＫＬ＿１，ＣＬＫＬ＿ｑ−１，ＣＬＫＬ＿ｑ、リードイネーブル信号ＲＤ＿ＥＮ、ライトイネーブル信号ＷＲ＿ＥＮまたはＯＤＴイネーブル信号ＯＤＴ＿ＥＮを生成できるものであるならば、他の素子を利用することもできる。
【０１０８】
図２０は、図１４の半導体装置１４００の動作について説明するためのタイミング図である。
以下、図１４ないし図２０を参照しつつ、半導体装置１４００の動作について説明する。以下、説明の便宜上、リードコマンドＲＤだけ受信された場合を仮定して説明する。図２０の場合、前記付加レイテンシＡＬが４であり、前記ＣＡＳレイテンシＣＬが５である。すなわち、ｔ２時点でリードコマンドＲＤが受信され、ｔ２時点から４クロックが経過したｔ４時点で、半導体装置１４００を含む前記メモリ装置は、リード動作を実行する。そして、半導体装置１４００を含む前記メモリ装置は、ｔ４時点から５クロックが経過したｔ５時点からｔ６時点までリードされたデータを出力する。
【０１０９】
第１制御部１０１０は、ｔ３時点以前には第２論理状態を有し、ｔ３時点からｔ６時点まで第１論理状態でありｔ６時点以後に、第２論理状態を有する第１制御信号ＣＯＮ＿１を生成できる。すなわち、第１制御信号ＣＯＮ＿１は、アクティブ状態であるｔ１時点で第２論理状態を維持し、ｔ２時点からｔ４時点までの付加レイテンシ区間ＡＬ中のｔ３時点て、第２論理状態から第１論理状態に変更される。
【０１１０】
第１制御部１４２０が図１６のように具現された場合、第１制御信号ＣＯＮ＿１は、図２０のような形態を有する。すなわち、図１６の第１制御部１４２０において第２論理和ゲート１６５０は、第２遅延部１６３０＿１，１６３０＿２，１６３０＿３，…，１６３０＿ｎの出力信号を論理和演算しているので、第１制御信号ＣＯＮは、図２０のように、ｔ２時点から１クロック後に、第２論理状態から第１論理状態に変更される。もし図１６の第１制御部１４２０において第２論理和ゲート１６５０が、リードコマンドＲＤ及び第２遅延部１６３０＿１，１６３０＿２，１６３０＿３，…，１６３０＿ｎの出力信号をいずれも論理和演算しているならば、第１制御信号ＣＯＮ＿１は、ｔ２時点で第２論理状態から第１論理状態に変更されるであろう。このように、図１６の第１制御部１４２０において、第２論理和ゲート１６５０で論理和演算を行う信号を調節することによって、第１制御信号ＣＯＮ＿１が、第２論理状態から第１論理状態に変更される時点を調節できる。
【０１１１】
第１制御信号ＣＯＮ＿１が、ｔ３時点からリードされたデータ出力が完了するｔ６時点まで第１論理状態であり、残りの時点で第２論理状態を有するので、位相制御部１４３０、レイテンシ制御部１４４０及び第１コマンド実行制御部１４５０は、ｔ２時点からｔ５時点までイネーブルされ、残りの時点で、ディスエーブルされる。図１４の場合、第１制御部１４２０が、１つの第１制御信号ＣＯＮ＿１で、位相制御部１４３０、レイテンシ制御部１４４０及び第１コマンド実行制御部１４５０を制御しているが、第１制御部１４２０が別途の論理状態を有する制御信号を利用し、位相制御部１４３０、レイテンシ制御部１４４０及び第１コマンド実行制御部１４５０それぞれを個別的に制御することもできる。
【０１１２】
図２０の場合には、リードコマンドＲＤだけ受信された場合を図示しているので、第１制御信号ＣＯＮ＿１だけ付加レイテンシ区間ＡＬ中に、第２論理状態から第１論理状態に変更されている。もしリードコマンドＲＤの代わりに、ＯＤＴコマンドＯＤＴが受信された場合には、第２制御信号ＣＯＮ＿２だけ付加レイテンシ区間ＡＬ中に、第２論理状態から第１論理状態に変更されうる。また、もしリードコマンドＲＤ及びＯＤＴコマンドＯＤＴがいずれも受信された場合には、第１制御信号ＣＯＮ＿１及び第２制御信号ＣＯＮ＿２が、いずれも付加レイテンシ区間ＡＬ中に、第２論理状態から第１論理状態に変更されうる。
【０１１３】
本発明の技術的思想によるところの一実施形態による半導体装置１４００は、アクティブ状態後にも、位相制御部１４３０、レイテンシ制御部１４４０、第１コマンド実行制御部１４５０及び第２コマンド実行制御部１４８０のうち少なくとも１つのユニットがディスエーブル状態を維持し、付加レイテンシ区間ＡＬ中の所定の時点でイネーブルされるので、前記ディスエーブルされたユニットの動作による不要な電流消耗を防止できる。
図２１は、本発明の技術的思想によるところの一実施形態による半導体装置を含むコンピューティングシステム装置２１００を示すブロック図である。
【０１１４】
図２１を参照すれば、本発明によるコンピューティングシステム装置２１００は、バス２１６０に電気的に連結されたマイクロ・プロセッサ２１３０と、ユーザ・インターフェース２１５０と、そしてメモリ・コントローラ２１１２及びメモリ装置２１１１を具備するメモリシステム装置２１１０とを含むことができる。メモリ装置２１１１は、データが保存される複数のメモリセルを含むことができる。メモリ装置２１１１は、図１ないし図２０の実施形態による前記半導体装置を含むことができる。メモリ・コントローラ２１１２は、メモリ装置２１１１を制御できる。本発明の一実施形態によるコンピューティングシステム装置２１００は、ＲＡＭ（random-access memory）２１４０及びパワー供給装置２１２０をさらに具備できる。
【０１１５】
本発明の一実施形態によるコンピューティングシステム装置２１００がモバイル装置である場合、コンピューティングシステムの動作電圧を供給するためのバッテリ、及びベースバンド・チップセット（baseband chipset）のようなモデムが追加的に提供されうる。また、本発明によるコンピューティングシステム装置２１００には、応用チップセット（application chipset）、カメライメージ・プロセッサ（ＣＩＳ：camera image processor）、モバイルＤＲＡＭ（dynamic ＲＡＭ）などがさらに提供されうることは、この分野の当業者に自明な事項であり、さらに詳細な説明は省略する。
【０１１６】
メモリ・コントローラ２１１２とメモリ装置２１１１は、例えば、データを保存するのに不揮発性メモリを使用するＳＳＤ（solid state drive/disk）を構成できる。
図２２は、本発明の一実施形態による半導体装置を含むメモリカード２２００を示すブロック図である。
【０１１７】
図２２を参照すれば、メモリカード２２００は、メモリ装置２２１０と、メモリ・コントローラ２２２０とを具備できる。メモリ装置２２１０は、データが保存される複数のメモリセルを含むことができる。メモリ装置２２１０は、図１ないし図２０の実施形態による前記半導体装置を含むことができる。メモリ・コントローラ２２２０は、メモリ装置２２１０を制御できる。メモリ・コントローラ２２２０は、ＵＳＢ（universal serial bus）、ＭＭＣ（multimedia card）、ＰＣＩ−Ｅ（peripheral component interconnect express）、ＳＡＴＡ（serial advanced technology attachment）、ＰＡＴＡ（parallel advanced technology attachment）、ＳＣＳＩ（small computer system interface）、ＥＳＤＩ（enhanced small device interface）、そしてＩＤＥ（integrated device electronics）のような多様なインターフェース・プロトコルのうち一つを介して外部（例えば、ホスト）と通信するように構成されるのである。図２２のメモリ・コントローラ２２２０に備わっているＣＰＵ（central processing unit）２２２２、ＳＲＡＭ（synchronous ＲＡＭ）２２２１、ホストＩ／Ｆ（interface）２２２３、ＥＣＣ（error correction code）２２２４、メモリＩ／Ｆ ２２２５及びバス２２２６の構造及び動作は、この分野の当業者に自明な事項であり、さらに詳細な説明は省略する。
【０１１８】
前記の本発明の一実施形態によるメモリ装置は、多様な形態のパッケージを利用して実装されうる。例えば、本発明によるメモリ装置は、ＰｏＰ（package on package）、ＢＧＡ（ball grid array）、ＣＳＰ（chip scale package）、ＰＬＣＣ（plastic leaded chip carrier）、ＰＤＩＰ（plastic dual in-line package）、die in waffle pack、die in wafer form、ＣＯＢ（chip on board）、ＣＥＲＤＩＰ（ceramic dual in-line package）、ＭＱＦＰ（plastic metric quad flat pack）、ＴＱＦＰ（thin quad flat pack）、ＳＯＩＣ（small outline integrated circuit）、ＳＳＯＰ（shrink small outline package）、ＴＳＯＰ（thin small outline package）、ＳＩＰ（system in package）、ＭＣＰ（multi chip package）、ＷＦＰ（wafer-level fabricated package）、ＷＳＰ（wafer-level processed stack package（ＷＳＰ）のようなパッケージを利用して実装されうる。
【０１１９】
以上のように、図面と明細書とで最適実施形態が開示されている。ここで、特定の用語が使われたが、それらは、単に本発明について説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形及び均等な他実施形態が可能であるという点を理解することが可能であろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。
【符号の説明】
【０１２０】
１００，５００，１０００，１４００    半導体装置
１１０，５２０    制御部
１５０，５３０，１０５０，１４３０    位相制御部
２１０＿１，２１０＿２，２１０＿３，…，２１０＿ｎ，３３３    遅延部
２５０    論理和ゲート
３１０，３５０    連結部
３３０，３７０    遅延固定ループ
３３１    位相検出部
３３２    遅延制御部
３７１    位相周波数検出器
３７２    電荷ポンプ及びループフィルタ
３７３    電圧制御発振器
５１０    内部コマンド生成部
５４０，１４４０    レイテンシ制御部
５５０   コマンド実行制御部
610_1, 610_2, 610_3, …, 610_m, 1110_1, 1110_2, 1110_3, …, 1110_n, 1510_1, 1510_2, 1510_3, …, 1510_m    第１遅延部
７１０，１１５０，１６１０    第１論理和ゲート
710_1, 710_2, 710_3, …, 710_q, 1210_1, 1210_2, 1210_3, …, 1210_n, 1610_1, 1610_2, 1610_3, …, 1610_p    第２遅延部
７５０，１２５０，１６５０    第２論理和ゲート
８００，１９００    第１連結部
810_1, …, 810_q-1, 810_q, 1710_1, 1710_2, 1710_3, …,1710_m    第３遅延部
８２０，１９２０    第２連結部
830_1, …, 830_q-1, 830_q, 1810_1, 1810_2, 1810_3, …, 1810_p    第４遅延部
１０１０，１４２０    第１制御部
１０２０，１４７０    第２制御部
１４１０    第１内部コマンド生成部
１４５０    第１コマンド実行制御部
１４６０    第１内部コマンド生成部
１４８０    第２コマンド実行制御部
１８１０    第３論理和ゲート
１８５０    第４論理和ゲート
１９１０＿１，…，１９１０＿ｑ−１，１９１０＿ｑ    第５遅延部
１９３０＿１，…，１９３０＿ｑ−１，１９３０＿ｑ    第６遅延部
１９４０    第３連結部
１９５０＿１，…，１９５０＿ｑ−１，１９５０＿ｑ    第７遅延部
２１００    コンピューティングシステム装置
２１１０    メモリシステム装置
２１１１，２２１０    メモリ装置
２１１２，２２２０    メモリ・コントローラ
２１２０    パワー供給装置
２１３０    マイクロ・プロセッサ
２１４０    ＲＡＭ
２１５０    ユーザ・インターフェース
２１６０，２２２６    バス
２２００    メモリカード
２２２１    ＳＲＡＭ
２２２２    ＣＰＵ
２２２３    ホストＩ／Ｆ
２２２４    ＥＣＣ
２２２５    メモリＩ／Ｆ
【図１】
2011108353.tif 000003
【図２】
2011108353.tif 000004
【図３Ａ】
2011108353.tif 000005
【図３Ｂ】
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【図４】
2011108353.tif 000007
【図５】
2011108353.tif 000008
【図６】
2011108353.tif 000009
【図７】
2011108353.tif 000010
【図８】
2011108353.tif 000011
【図９】
2011108353.tif 000012
【図１０】
2011108353.tif 000013
【図１１】
2011108353.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2011108353.tif 000020
【図１８】
2011108353.tif 000021
【図１９】
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【図２０】
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【図２１】
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【図２２】
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