【事件の表示】
　特願２０１４−　９３８７６「標準セルの製造に使用可能なデータ構造、半導体構造、集積回路設計システム、及び標準セルの製造に使用可能なデータ構造を生成する方法」拒絶査定不服審判事件〔平成２６年１１月２０日出願公開、特開２０１４−２２０５０１、請求項の数（１０）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２６年４月３０日（パリ条約による優先権主張　２０１３年５月２日　米国、２０１３年８月３０日　米国）の出願であって、その手続の経緯は以下のとおりである。
　平成２６年　４月３０日　審査請求
　平成２７年　６月２６日　拒絶理由通知
　平成２７年　９月３０日　意見書・手続補正書
　平成２７年１１月　５日　拒絶査定
　平成２８年　３月１０日　審判請求・手続補正書
　平成２９年　１月２７日　拒絶理由通知（当審）
　平成２９年　６月３０日　意見書・手続補正書
第２　本願発明
　本願の請求項１ないし１０に係る発明（以下、それぞれ「本願発明１」ないし「本願発明１０」という。）は、平成２９年６月３０日付け手続補正書による補正後の特許請求の範囲の請求項１ないし１０に記載される事項により特定される、次のとおりのものと認める。
　「【請求項１】
　標準セルの第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンを含む第一データ要素であって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり、前記第一アクティブ領域は、複数のフィンを備える、第一データ要素、
　前記標準セルの第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンを含む第二データ要素であって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第二データ要素、
　前記標準セルの第一金属構造を形成する第一金属レイアウトパターンを含む第三データ要素であって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置され、前記第一アクティブ領域レイアウトパターンの前記第一および第二部分は、前記複数のフィンに対応する、第三データ要素、および、
　前記標準セルの第二金属構造を形成する第二金属レイアウトパターンを含む第四データ要素であって、この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される、第四データ要素、
　を含む標準セルの製造に使用可能なデータ構造。
【請求項２】
　前記第二金属レイアウトパターンが、前記分離領域と重なるように設置され、前記第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンのチャネル幅方向、または、チャネル長さ方向に沿って、前記第一アクティブ領域レイアウトパターンを越えて、延伸することを特徴とする請求項１に記載のデータ構造。
【請求項３】
　前記標準セルの第二アクティブ領域を形成する第二アクティブ領域レイアウトパターンを含む第五データ要素であって、前記分離領域はまた、前記第二アクティブ領域レイアウトパターンの外側にあり、前記第一アクティブ領域レイアウトパターンはＰ型トランジスタ領域を定義し、前記第二アクティブ領域レイアウトパターンはＮ型トランジスタ領域を定義し、および、前記第一ポリシリコンレイアウトパターンは、前記第二アクティブ領域レイアウトパターン上にある、第五データ要素、
　前記標準セルの第二ポリシリコン構造を形成する第二ポリシリコンレイアウトパターンを含む第六データ要素であって、この第二ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンと重なるように設置される、第六データ要素、および
　前記標準セルの第三金属構造を形成する第三金属レイアウトパターンを含む第七データ要素であって、この第三金属レイアウトパターンは、前記第二ポリシリコンレイアウトパターンと重なるように設置されるとともに、前記第二金属レイアウトパターン、および、前記第三金属レイアウトパターンは、一定の距離で隔てられる、第七データ要素、をさらに含む請求項１に記載のデータ構造。
【請求項４】
　複数のフィンを備える第一および第二部分を有する第一アクティブ領域構造と、
　前記第一アクティブ領域構造を囲む分離構造と、
　前記第一アクティブ領域構造上の第一ポリシリコン構造と、
　前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造、および、
　前記第一アクティブ領域構造上の前記第一ポリシリコン構造の部分の真上にあると共に、接触し、且つ、前記第一アクティブ領域構造の前記第一部分上の前記第一金属構造の部分と接触する第二金属構造、
　を含む半導体構造。
【請求項５】
　前記第二金属構造はさらに、前記第一アクティブ領域構造の前記第二部分、および、前記分離構造の部分の真上にあり、前記第二金属構造は、前記第一アクティブ領域構造のチャネル幅方向、または、チャネル長さ方向に沿って、前記第一アクティブ領域構造を越えて、延伸することを特徴とする請求項４に記載の半導体構造。
【請求項６】
　前記分離構造により囲まれた第二アクティブ領域構造であって、前記第一アクティブ領域構造は、Ｐ型トランジスタの部分を構成し、前記第二アクティブ領域構造は、Ｎ型トランジスタの部分を構成し、前記第一ポリシリコン構造は、前記第二アクティブ領域構造上にある、第二アクティブ領域構造、
　前記第一アクティブ領域構造上の第二ポリシリコン構造、および、
　前記第二ポリシリコン構造の真上にあり、且つ、前記第二ポリシリコン構造と接触する第三金属構造であって、前記第二金属構造、および、前記第三金属構造は、一定の距離で隔てられること、をさらに含む請求項４に記載の半導体構造。
【請求項７】
　標準セルのレイアウト設計を格納する非一時的ストレージ媒体を含む集積回路設計システムにおいて、
前記レイアウト設計は、
　標準セルの第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンであって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり、第一アクティブ領域は複数のフィンを備える、第一アクティブ領域レイアウトパターン、
　前記標準セルの第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンであって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第一ポリシリコンレイアウトパターン、
　前記標準セルの第一金属構造を形成する第一金属レイアウトパターンであって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置され、前記第一アクティブ領域レイアウトパターンの前記第一および第二部分は、前記複数のフィンに対応する、第一金属レイアウトパターン、および
　前記標準セルの第二金属構造を形成する第二金属レイアウトパターンであって、この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される、第二金属レイアウトパターンを含み、
および
　前記非一時的ストレージ媒体に通信可能に結合され、且つ、オリジナルの回路設計、および、前記標準セルの前記レイアウト設計に基づいて、集積回路レイアウトを生成する一組の命令を実行するように設置されるハードプロセッサ、を含む集積回路設計システム。
【請求項８】
　前記非一時的ストレージ媒体中に格納される前記標準セルの前記レイアウト設計は、さらに、前記標準セルの第二アクティブ領域を形成する第二アクティブ領域レイアウトパターンであって、前記分離領域はまた、前記第二アクティブ領域レイアウトパターンの外側にあり、前記第一アクティブ領域レイアウトパターンはＰ型トランジスタ領域にあり、前記第二アクティブ領域レイアウトパターンはＮ型トランジスタ領域にあり、および、前記第一ポリシリコンレイアウトパターンは、前記第二アクティブ領域レイアウトパターン上にある、第二アクティブ領域レイアウトパターン、
　前記標準セルの第二ポリシリコン構造を形成する第二ポリシリコンレイアウトパターンであって、この第二ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンと重なるように設置される、第二ポリシリコンレイアウトパターン、
および
　前記標準セルの第三金属構造を形成する第三金属レイアウトパターンであって、この第三金属レイアウトパターンは、前記第二ポリシリコンレイアウトパターンと重なるように設置されるとともに、前記第二金属レイアウトパターン、および、前記第三金属レイアウトパターンは、一定の距離で隔てられる、第三金属レイアウトパターン、を含むことを特徴とする請求項７に記載の集積回路設計システム。
【請求項９】
　標準セルのアクティブ領域を形成するアクティブ領域レイアウトパターンを含む第一データ要素を生成する工程であって、分離領域は、少なくとも前記アクティブ領域レイアウトパターンの外側にあり、前記第一アクティブ領域は、複数のフィンを備える、工程と、
　前記標準セルのポリシリコン構造を形成するポリシリコンレイアウトパターンを含む第二データ要素を生成する工程であって、前記ポリシリコンレイアウトパターンは、前記アクティブ領域レイアウトパターンの第一部分と重なるように設置される、工程と、
　前記標準セルの第一金属構造を形成する第一金属レイアウトパターンを含む第三データ要素を生成する工程であって、前記第一金属レイアウトパターンは、前記アクティブ領域レイアウトパターンの第二部分と重なるように設置され、前記第一アクティブ領域レイアウトパターンの前記第一および第二部分は、前記複数のフィンに対応する、工程と、
　前記標準セルの第二金属構造を形成する第二金属レイアウトパターンを含む第四データ要素を生成する工程であって、前記第二金属レイアウトパターンは、前記アクティブ領域レイアウトパターンの前記第一部分と重なる前記ポリシリコンレイアウトパターンの部分と前記アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される、工程と、
　を含むことを特徴とする標準セルの製造に使用可能なデータ構造を生成する方法。
【請求項１０】
　設計ルールチェックを実行して、前記第二金属レイアウトパターンに関連する設計ルール違反が存在するか判断する工程、および、
　前記第二金属レイアウトパターンを前記分離領域へと移す、または、さらに移すことにより、前記設計ルール違反を解決する工程、
　を含むことを特徴とする請求項９に記載の方法。」
第３　原査定の理由について
　１　原査定の理由の概要
　原査定の理由の概要は、次のとおりである。
　「この出願については、平成２７年　６月２６日付け拒絶理由通知書に記載した理由１、２によって、拒絶をすべきものです。
　なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。
備考
●理由１（特許法第３６条第６項第２号について）
・請求項１、７、９には、『重なり合う』との記載があるが、当該記載は接して重なっているのか、他の膜を介して重なることも含んでいるのか不明瞭であるため、上下位置関係が不明瞭である。請求項１、７、９に従属する請求項２、３、８、１０についても同様である。
　当該記載に対して、出願人は意見書において、『重複』という文言を、『重なり合う』に変更したことで、レイアウトパターンは、２次元配置であり上下の位置関係はなく、層間絶縁膜を介して交差することを含むかは考慮すべきでないと主張している。
　しかしながら、例えば、請求項１、７、９には、ポリシリコンレイアウトパターンとアクティブ領域レイアウトパターンが重なり合うと記載されているが、本願明細書の[0012]、[0021]段落を参照すれば、ポリシリコンレイアウトパターンはゲート電極であり、誘電体層を介してアクティブ領域レイアウトパターンと重なっている。また、請求項２には、第二金属レイアウトパターンが、分離領域と重なり合うことが記載されているが、第二金属レイアウトパターンと分離領域とが接することは本願明細書に記載も示唆もされていない。
　一方、請求項１、７、９には、第一金属レイアウトパターンとアクティブ領域レイアウトパターンが重なり合うと記載されており、第一金属レイアウトパターンは、本願明細書の[0011]段落を参照すれば、ソース／ドレイン電極であるため、アクティブ領域レイアウトパターンと接して重なっている。また、第二金属レイアウトパターンも、ポリシリコンレイアウトパターンと第一金属レイアウトパターンと接して重なっている。
　そうすると、『重なり合う』とは、出願人が主張するような２次元配置のみとは認められない。また、他の膜を介して重なることも含む場合には、当然に、層間絶縁膜を介して交差することも含まれることに留意されたい。
●理由２（特許法第２９条第２項について）
請求項１〜９について
引用文献１〜３
　引用文献１の第１〜３図を参照のこと。
　ここで、引用文献１の[0010]段落には、ゲート電極１１３（ポリシリコンレイアウトパターンに対応）がポリシリコンであることが記載され、[0012]段落には、導電線１１２（第一金属レイアウトパターンに対応）がタングステン、銅、または、アルミニウムであることが記載されている。
　そして、引用文献２の第４図（ＢＣ１を参照）に開示されるように、所望とする回路に応よってはゲート電極とアクティブ領域とは接続されるものであり、その際に、引用文献３の第１、２図に開示されているゲート電極直上の配線層に形成される金属層Ｍ１（第二金属レイアウトパターンに対応）により接続する技術を用いることは当業者が容易に想到し得ることである。
　なお、引用文献１において、引用文献２に開示された技術を用いた際には、引用文献１に記載された導電プラグ１３２を形成せずに、金属層１３６が、導電線１１２とゲート電極１１３の直上に形成されるものと認められる。
　また、引用文献１に記載された発明を、標準セルのレイアウト設計に適用することに何の困難性も認められない。
　さらに、標準セルのレイアウト設計に際して、設計支援システムを用いて設計を行うことは慣用手段である。
請求項１０について
引用文献１〜４
　引用文献４の[0002]〜[0004]段落に記載されているように、ＤＲＣを行い、レイアウト修正を行うことは周知技術に過ぎない。
　　　　　　　　　　　　　　　＜引用文献等一覧＞
１．特開２０１０−０７４１５８号公報
２．特開２００５−２５１８６２号公報
３．特開２００１−１２７１６９号公報
４．特開２０１２−２３８１４４号公報（周知技術を示す文献）」
　２　原査定の理由についての当審の判断
（１）原査定の理由１（特許法第３６条第６項第２号）について
　ア　原査定の「理由１」において、請求項１、７、９の「重なり合う」との記載は、接して重なっているのか、他の膜を介して重なることも含んでいるのか不明瞭であるため、上下位置関係が不明瞭であり、また、請求項１、７、９を引用する請求項２、３、８、１０についても同様の理由により不明瞭であるから、請求項１ないし３及び７ないし１０に係る発明は明確でない旨が指摘されたので、この点について以下に検討する。
　イ　本願の発明の詳細な説明には、「また、当業者ならわかるように、
レイアウトパターンは、順番に集積回路に標準セルを製造するのに利用可能な一組のマスクを作成するのに用いられる。
　上記記載及び当該技術分野における技術常識より、本願発明１ないし３及び７ないし１０における各「レイアウトパターン」は、標準セルを構成する各要素の
平面配置
上下位置関係
　ウ　そして、本願の請求項１には、「前記標準セルの第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンを含む第二データ要素であって、
この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される
上下位置関係
平面配置
　エ　同様に、本願の請求項１の「前記標準セルの第一金属構造を形成する第一金属レイアウトパターンを含む第三データ要素であって、
この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置され、
この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される
　オ　同様に、本願の請求項２の「
前記第二金属レイアウトパターンが、前記分離領域と重なるように設置され
この第二ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンと重なるように設置される
この第三金属レイアウトパターンは、前記第二ポリシリコンレイアウトパターンと重なるように設置される
この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、
この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置され
この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される
この第二ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンと重なるように設置される
この第三金属レイアウトパターンは、前記第二ポリシリコンレイアウトパターンと重なるように設置される
前記ポリシリコンレイアウトパターンは、前記アクティブ領域レイアウトパターンの第一部分と重なるように設置される
前記第一金属レイアウトパターンは、前記アクティブ領域レイアウトパターンの第二部分と重なるように設置され
前記第二金属レイアウトパターンは、前記アクティブ領域レイアウトパターンの前記第一部分と重なる前記ポリシリコンレイアウトパターンの部分と前記アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される
　カ　したがって、原査定の「理由１」によっては、本願を拒絶することはできない。
（２）原査定の理由２（特許法第２９条第２項）について
　ア　引用文献の記載事項及び引用発明
（ア）引用文献１の記載事項及び引用発明
　ａ　引用文献１の記載事項
　原査定の理由に引用され、本願についての優先権の主張の基礎とした最先の出願の日（以下「本願の優先日」という。）の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２０１０−０７４１５８号公報（以下「引用文献１」という。）には、図面とともに、次の事項が記載されている。
　「【０００１】
　本発明は、半導体装置技術に関し、特に、低接触抵抗を有するローカルインタコネクト（ｌｏｃａｌ　ｉｎｔｅｒｃｏｎｎｅｃｔｓ）を備えた半導体装置に関するものである。
・・・
【実施例】
【０００９】
　図１と図２は、ローカルインタコネクトを備えた半導体装置の実施例を表しており、図１は、平面図であり、図２は、図１に表されたライン２−２’に沿った断面図である。図１と図２を参照して、
半導体装置２００は、例えば、シリコン基板または他の半導体基板の基板１００を含む。
基板は、互いに分離した少なくとも２つの活性領域１００ａと１００ｂを有し、分離構造１１０、例えばシャロートレンチアイソレーション（ＳＴＩ）構造によって囲まれる。
【００１０】
　誘電体層１２０は、基板上１００に形成され、ＩＬＤ層として用いられる。誘電体層１２０は、二酸化ケイ素、リンケイ酸ガラス（ＰＳＧ）、ボロホスホシリケイトガラス（ＢＰＳＧ）、または例えばフッ化ケイ酸ガラス（ＦＳＧ）または有機ケイ酸塩ガラス（ＯＳＧ）などの低誘電率（ｋ）材料であることができる。
第１ゲート線構造１１６は、誘電体層１２０内と活性層１００ａの基板１００上に配置される。第２ゲート線構造１１８は、誘電体層１２０内と活性層１００ｂの基板１００上に配置される。
ポリシリコンのゲート電極１１３
【００１１】
　第１対ソース／ドレイン領域１０１は、第１活性層１００ａの基板１００上に形成され、第１ゲート線構造１１６の両側に設置される。第２対ソース／ドレイン領域１０３は、第２活性層１００ｂの基板１００上に形成され、第２ゲート線構造１１８の両側に設置される。結果、２つのトランジスタが第１と第２活性層１００ａと１００ｂ上にそれぞれ形成される。実施例では、第１対ソース／ドレイン領域１０１と第２対ソース／ドレイン領域１０３は、例えばＮ型、またはＰ型の同じ導電型、または異なる導電型を有することができる。例えば、第１対ソース／ドレイン領域１０１と第２対ソース／ドレイン領域１０３が同じ導電型を有する場合、第１ゲート線構造１１６と第２ゲート線構造１１８のゲート電極１１３は、図３に示されるように一体化して共通ゲート線構造を形成することができる。
【００１２】
　
一対の導電線１１２は、誘電体層（絶縁膜）１２０と第１ゲート線構造１１６と第２ゲート線構造１１８の両側の基板１００上に位置される。
一対の導電線１１２はタングステン、銅、またはアルミニウムを含むことができる。
【００１３】
　誘電体層（絶縁膜）１３０は、誘電体層１２０と一対の導電線１１２の上方に形成され、ＩＭＤ層として用いられる。誘電体層１３０は、単一層または多層構造であることができる。また、誘電体層１３０は、誘電体層１２０と同じまたは類似の材料を含むことができる。例えばタングステンまたは銅プラグの少なくとも１つの導電プラグ１３２は、それに接続されるように誘電体層１３０と一対の導電線１１２の１つの上に配置される。
例えば銅層の金属層１３６は、誘電体層１３０と導電プラグ１３２の上方に配置され、その下方の導電線１１２によって２つのトランジスタに電気的接続される。
【００１４】
　本発明に基づくと、第１と第２活性層１００ａと１００ｂ上に形成された２つのトランジスタが、従来の導電プラグに比べ、より大きな接触領域を提供する導電線１１２によって互いに電気的接続されることから、導電線１１２の接触抵抗は、従来の導電プラグより低い。即ち、半導体装置の装置密度は、従来の導電プラグを用いることと比較した時、ローカルインタコネクトとなる導電線１１２の低接触抵抗により、更に減少されることができる。また、２つのトランジスタのゲート電極線１１３が同一線上（即ちゲート電極１１３は、一直線に沿って延伸する）にあることから、ソース／ドレイン領域１０１と１０３の形成のプロセスは、比較的簡単である。また、同一線上のゲート電極１１３が一次元にだけ沿った単一導電層をパターニングすることで形成されることができるため、リソグラフィープロセスの間、よい線幅（ＣＤ）制御を得ることができる。また、ゲート電極１１３と導電線１１２が平行であることから、レイアウトも比較的簡単である。また、本発明に基づいたレイアウトは、比較的高密度のトランジスタレイアウトとなることができる。」
　ｂ　引用発明
（ａ）上記ａの引用文献１の記載（段落【０００９】）並びに引用文献１の図１及び図２の記載より、引用文献１には、「半導体装置２００」が、「活性領域１００ａ」と、当該「活性領域１００ａ」を囲む「分離構造１１０」を備えることが記載されていると認められる。
（ｂ）上記ａの引用文献１の記載（段落【００１０】）並びに引用文献１の図１及び図２の記載より、引用文献１には、「半導体装置２００」が、「活性領域１００ａ」上の「ポリシリコンからなるゲート電極１１３」を備えることが記載されていると認められる。
（ｃ）上記ａの引用文献１の記載（段落【００１２】）並びに引用文献１の図１及び図２の記載より、引用文献１には、「半導体装置２００」が、「活性領域１００ａ」上の「導電線１１２」を備えることが記載されていると認められる。
（ｄ）上記ａの引用文献１の記載（段落【００１３】）並びに引用文献１の図１及び図２の記載より、引用文献１には、「半導体装置２００」が、「導電線１１２」上の「金属層１３６」を備えることが記載されていると認められる。
（ｅ）上記ａの引用文献１の記載、上記（ａ）ないし（ｄ）、及び当該技術分野における技術常識より、引用文献１には次の発明（以下「引用発明」という。）が記載されていると認められる。
　「活性領域１００ａと、
　前記活性領域１００ａを囲む分離構造１１０と、
　前記活性領域１００ａ上のゲート電極１１３であって、ポリシリコンからなるゲート電極１１３と、
　前記活性領域１００ａ上の導電線１１２と、
　前記導電線１１２上の金属層１３６と、
　を備える半導体装置２００。」
（イ）引用文献２の記載事項
　原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００５−２５１８６２号公報（以下「引用文献２」という。）には、図面とともに、次の事項が記載されている。
　「【００２３】
　図４は、たとえば図３（Ａ）のＡ部に示す範囲のように、ゲートアレイ領域ＧＡの部分と同一行で隣接するスタンダードセル領域ＳＣの部分とを拡大して示す平面パターン図である。
　図４に示す例では、ゲートアレイ領域ＧＡの部分が５つのベーシックセルＢＣ１〜ＢＣ５からなり、ベーシックセルＢＣ３〜ＢＣ５はＰＭＯＳスイッチトランジスタとＮＭＯＳスイッチトランジスタが対で設けられたセル、ベーシックセルＢＣ１とＢＣ２は、特性調整用のセルとして仮想線電位安定化用のキャパシタがそれぞれ１つずつ設けられたセルである。
【００２４】
　ベーシックセルＢＣ３〜ＢＣ５は同じ構成であることから、ベーシックセルＢＣ５で代表して説明すると、ベーシックセルＢＣ５は、ＰＭＯＳスイッチトランジスタ４３が形成されるＮ型不純物拡散領域５１と、ＮＭＯＳスイッチトランジスタが形成されるＰ型不純物拡散領域５２とを有する。Ｎ型とＰ型の不純物拡散領域５１と５２のそれぞれに、２本のゲート線５３が交差して配置されている。２本のゲート線５３は図示を省略した上層配線層からなる制御ゲート線ＣＧ１またはＣＧ２に接続される。
【００２５】
　スタンダードセル領域ＳＣのランダムロジック回路に電圧を供給するＶ−Ｖｄｄ線が、図４において斜線によって表示する第１層メタル配線（１ＭＴ）から構成されている。このＶ−Ｖｄｄ線は、スタンダードセル領域ＳＣにおいては行方向のセル境界の一方に沿って配線され、隣接するスタンダードセル行で共有されるが、ゲートアレイ領域ＧＡではベーシックセルＢＣ５の内側に屈曲し、Ｎ型不純物拡散領域５１とＰ型不純物拡散領域５２との間を通る。そして、Ｖ−Ｖｄｄ線は、Ｎ型不純物拡散領域５１において２本のゲート線５３の間のドレイン領域Ｄに接続されている。
　一方、ゲートアレイ領域ＧＡ内においては、行方向のセル境界の一方に沿って１ＭＴからなるＶｄｄ線が配線され、Ｖｄｄ線の分岐線がセルごとに２本、Ｎ型不純物領域５１側に延び、２本のゲート線外側の２つのソース領域Ｓにそれぞれ接続されている。
【００２６】
　スタンダードセル領域ＳＣの行方向のセル境界の他方に沿っては、１ＭＴからなるＶ―Ｖｓｓ線が配線されて、隣接するスタンダードセル行で共有されている。Ｖ―Ｖｓｓ線はゲートアレイ領域ＧＡではベーシックセルＢＣ５の内側に屈曲し、Ｎ型不純物拡散領域５1とＰ型不純物拡散領域５２との間を通る。そして、Ｖ−Ｖｓｓ線は、Ｐ型不純物拡散領域５２において２本のゲート線５３の間のドレイン領域Ｄに接続されている。
　一方、ゲートアレイ領域ＧＡ内においては、行方向のセル境界の他方に沿って１ＭＴからなるＶｓｓ線が配線され、Ｖｓｓ線の分岐線がセルごとに２本、Ｐ型不純物領域５２側に延び、２本のゲート線外側の２つのソース領域Ｓにそれぞれ接続されている。
【００２７】
　このように、ゲートアレイ領域ＧＡ内の一方のセル境界に沿って配線されているＶｄｄ線（１ＭＴ）、他方のセル境界に沿って配線されているＶｓｓ線（１ＭＴ）は、それぞれ隣接するセル行で共有されている。また、適宜コンタクトにより上層の第２層メタル配線（２ＭＴ）に接続されている。Ｖｄｄ線（２ＭＴ）およびＶｓｓ線（２ＭＴ）は、それぞれのセル境界に沿って配線され、スタンダードセル領域ＳＣにおいては、電源供給に用いられるＶ−Ｖｄｄ線（１ＭＴ）またはＶ−Ｖｓｓ線（１ＭＴ）の上層を平行にスルーで配線されている。」
（ウ）引用文献３の記載事項
　原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００１−１２７１６９号公報（以下「引用文献３」という。）には、図面とともに、次の事項が記載されている。
　「【００４４】
【発明の実施の形態】（1.実施の形態１）
はじめに、実施の形態の半導体装置について説明する。
（1.1.装置の構成）図１は、実施の形態の半導体装置の構成を示す断面図である。この半導体装置１０１は、主面を有する単結晶シリコンの半導体基板１を備えている。従来の半導体装置１５１，１５２の半導体基板５１と同様に、半導体基板１の主面には、複数の素子領域が設定されており、複数の素子領域の各々にMOSFETが作り込まれている。複数の素子領域の配置は、例えば、図２０と同様に描かれる。なお、以下の説明では、実施の形態２をも含めて、半導体基板１が最も代表的なシリコンを母材とする例を取り上げるが、本発明はこの例に限定されるものではない。
【００４５】半導体基板１の主面の中で、複数の素子領域の間の領域に、溝型素子分離領域としての素子分離絶縁膜２が、選択的に形成されている。半導体基板１および素子分離絶縁膜２は、製造工程において鋳型として機能する絶縁層７によって覆われている。絶縁層７は、例えばシリコン酸化膜として形成されている。
【００４６】半導体基板１の主面には、例えばシリコン酸化膜によって、ゲート絶縁膜３が選択的に形成され、その上には、不純物がドープされたポリシリコン層で形成された導電層４が配設されている。導電層４は、ゲート電極１２の一部としてのゲート下部電極を構成する。導電層４の側面には、例えばシリコン酸化物によって、サイドウォール６が形成されている。絶縁層７には、上面から下面まで貫通する開口部２７が選択的に設けられており、ゲート絶縁膜３、導電層４、および、サイドウォール６は、開口部２７に収納されている。
【００４７】半導体基板１には、複数の素子領域の各々ごとに、主面に選択的に露出するチャネル領域５、および、このチャネル領域５を挟んで主面に選択的に露出する一対のソースドレイン領域２０が、形成されている。チャネル領域５は、ゲート絶縁膜３を介して導電層４に対向している。また、ゲート絶縁膜３と素子分離絶縁膜２とは、一体的に連結しており、導電層４は、ゲート絶縁膜３と素子分離絶縁膜２との双方に跨るように配設されている（図２０参照）。サイドウォール６は、これら双方に跨る導電層４の側面に連続して形成されている。
【００４８】絶縁層７には、さらに、ソースドレイン領域２０の上方において、上面から下面まで貫通する開口部２１が選択的に設けられている。この開口部２１には、金属層１１が埋設されている。金属層１１は、ソースドレイン領域２０を他の部位と電気的に接続するためのプラグとして機能する。金属層１１は、例えば、タングステンを主成分としている。
【００４９】絶縁層７に設けられた開口部２１，２７は、互いに分離された複数の部分を含んでいる。例えば、開口部２１と開口部２７は、互いに分離して形成され、互いに異なる素子分離領域の間では、開口部２１どうし、および、開口部２７どうしも、互いに分離されている。
【００５０】絶縁層７の上には、絶縁層７とは異なる材料、例えばシリコン窒化物で形成された絶縁層８が配設されている。絶縁層８には、上面から下面まで貫通する開口部が、絶縁層７に設けられた開口部２１，２７に連通するように選択的に設けられている。絶縁層８は、製造工程において、下層の絶縁層７の選択的エッチングのための遮蔽体として機能する。
【００５１】絶縁層８の上には、絶縁層８とは異なる材料で、好ましくは、絶縁層７と同一材料で形成された絶縁層１６が配設されている。絶縁層１６には、上面から下面に貫通する開口部２２，２３，２４が選択的に設けられており、製造工程において、鋳型として機能する。開口部２２，２３，２４は、絶縁層８に設けられた開口部を含むように開口するとともに、絶縁層７に設けられた開口部２１，２７に含まれる互いに分離された複数の部分の中で、少なくとも一組を互いに連通させるように開口している。
【００５２】図１の例では、開口部２２は、開口部２１に連通し、開口部２３は開口部２７に連通し、開口部２４は、別の開口部２１に連通する。さらに、開口部２４は、互いに異なる素子領域に属するソースドレイン領域２０の上に、互いに分離して設けられた二つの開口部２１を連通するように開口している。
【００５３】絶縁層８に設けられた開口部、および、絶縁層１６に設けられた開口部２２，２３，２４には、金属層１１と同一材料の金属層１０，１４，１５が埋設されている。金属層１４，１５は金属層１１と一体的に連結している。金属層１０は導電層４の上面に接続され、ゲート電極１２の一部であるゲート上部電極を構成する。金属層１５は、金属層１１の上面に連結する部分である。また、金属層１４は、異なる素子領域に属する金属層１１の間を、金属層１５を通じて連結する部分である。このように、半導体装置１０１では、異なる部位どうしが、ゲート上部電極１０の高さで、互いに電気的に接続される。
【００５４】ゲート上部電極１０と同じ高さの金属層１４を通じて電気的に接続される異なる部位は、互いに異なる素子領域に属する部位に限定されない。図２は、金属層１４を通じて電気的に接続される異なる部位として、ゲート電極４とソースドレイン領域２０が含まれる例を示している。
【００５５】図２が示すように、半導体装置１０１では、金属層１４が第１配線層Ｍ１を構成する。すなわち、第１配線層Ｍ１が、ゲート上部電極１０と同じ高さに配設される。このため、図３３と比較すると明白であるように、近接した部位どうしが実効的に短い配線によって接続されることとなり、配線遅延が従来装置に比べて低減される。また、コンタクトホール２５に埋設された配線材料を通じて接続される多層の配線層Ｍ２〜Ｍ５が、従来装置の配線層Ｍ１〜Ｍ５に比べて、１層分節減される。これにより、製造コストが節減される。あるいは、１層分を節減せずに、その分、レイアウト上の自由度を拡大し、それにより、半導体基板１のサイズ、すなわち、チップサイズを縮小することも、可能となる。
【００５６】さらに、絶縁層１６の上面および金属層１４，１５の上面は、図１が示すように平坦であり、しかも半導体基板１の主面から同一の高さに位置している。また、コンタクトホール２５は、同一材料でしかも同一高さである金属層１４，１５の上面に形成すればよいので、従来装置１５２と同様に、コンタクトホール２５を形成する上での技術的困難性は解消される。」
（エ）引用文献４の記載事項
　原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２０１２−２３８１４４号公報（以下「引用文献４」という。）には、図面とともに、次の事項が記載されている。
　「【０００２】
　近年、半導体集積回路（ＬＳＩ：Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）の微細化、大規模化に伴い、デザインルールチェック（ＤＲＣ：Ｄｅｓｉｇｎ　Ｒｕｌｅ　Ｃｈｅｃｋ）検証に入力されるレイアウトパタンデータが大量になっている。
【０００３】
　そのため、ＬＳＩのＤＲＣ検証に要する時間が長くなってきており、製品開発の中でコスト、納期に影響が大きく、ＬＳＩの早期の市場投入のためには、ＤＲＣ検証時間を短くする必要性が高まってきた。
【０００４】
　また、一般的にレイアウト検証後にエラーや変更が発生した場合、レイアウト修正を行い、再度ＤＲＣ検証を実行するという過程を繰り返す必要があるため、ＬＳＩのＤＲＣ検証に要する時間は更に増大することになる。」
　イ　本願発明と引用発明との対比
（ア）本願発明１と引用発明との対比
　ａ　引用発明における「活性領域１００ａ」と、本願発明１における「第一アクティブ領域」とは、「第一アクティブ領域」である点において共通するといえる。
　また、引用発明における「活性領域１００ａ」の平面配置と、本願発明１における「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」とは、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」である点において共通するといえる。
　さらに、引用発明における「分離構造１１０」が形成された領域と、本願発明１における「分離領域」とは、「分離領域」である点において共通するといえる。
　そして、上記ア（ア）ａの引用文献１の記載（段落【０００９】）並びに引用文献１の【図１】及び【図２】の記載より、引用発明において、「分離構造１１０」が形成された領域は、「活性領域１００ａ」の平面配置の外側にあるといえる。
　そうすると、本願発明１と引用発明は、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」を有する点、及び、「分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり」との点において共通し、後述する相違点Ａ−１−１ないしＡ−１−３において相違するといえる。
　ｂ　引用発明における「ポリシリコンからなるゲート電極１１３」と、本願発明１における「第一ポリシリコン構造」とは、「第一ポリシリコン構造」である点において共通するといえる。
　また、引用発明における「ポリシリコンからなるゲート電極１１３」の平面配置と、本願発明１における「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」とは、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」である点において共通するといえる。
　さらに、上記ア（ア）ａの引用文献１の記載（段落【００１０】）並びに引用文献１の【図１】及び【図２】の記載より、引用発明において、「ポリシリコンからなるゲート電極１１３」の平面配置は、「活性領域１００ａ」の平面配置の第一部分と重なるように設置されるといえる。
　そうすると、本願発明１と引用発明は、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」を有する点、及び、「この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される」との点において共通し、後述する相違点Ａ−１−１及びＡ−１−２において相違するといえる。
　ｃ　上記ア（ア）ａの引用文献１の記載（段落【００１２】）より、引用発明における「導電線１１２」は、「タングステン、銅、またはアルミニウムを含む」ものであるから、引用発明における「導電線１１２」と、本願発明１における「第一金属構造」とは、「第一金属構造」である点において共通するといえる。
　また、引用発明における「導電線１１２」の平面配置と、本願発明１における「第一金属構造を形成する第一金属レイアウトパターン」とは、「第一金属構造を形成する第一金属レイアウトパターン」である点において共通するといえる。
　さらに、上記ア（ア）ａの引用文献１の記載（段落【００１２】）並びに引用文献１の【図１】及び【図２】の記載より、引用発明において、「導電線１１２」の平面配置は、「活性領域１００ａ」の平面配置の第二部分と重なるように設置されるといえる。
　そうすると、本願発明１と引用発明は、「第一金属構造を形成する第一金属レイアウトパターン」を有する点、及び、「この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される」との点において共通し、後述する相違点Ａ−１−１、Ａ−１−２及びＡ−１−４において相違するといえる。
　ｄ　引用発明における「金属層１３６」と、本願発明１における「第二金属構造」とは、「第二金属構造」である点において共通するといえる。
　また、引用発明における「金属層１３６」の平面配置と、本願発明１における「第二金属構造を形成する第二金属レイアウトパターン」とは、「第二金属構造を形成する第二金属レイアウトパターン」である点において共通するといえる。
　そうすると、本願発明１と引用発明は、「第二金属構造を形成する第二金属レイアウトパターン」を有する点において共通し、後述する相違点Ａ−１−１、Ａ−１−２及びＡ−１−５において相違するといえる。
　ｅ　本願発明１は「データ構造」であり、引用発明は「半導体装置２００」であるから、本願発明１と引用発明とは「物」である点において共通し、後述する相違点Ａ−１−１において相違するといえる。
　ｆ　以上から、本願発明１と引用発明との一致点及び相違点は、以下のとおりであると認められる。
（ａ）一致点
　「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンであって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にある、第一アクティブ領域レイアウトパターンと、
　第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンであって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第一ポリシリコンレイアウトパターンと、
　第一金属構造を形成する第一金属レイアウトパターンであって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される、第一金属レイアウトパターンと、
　第二金属構造を形成する第二金属レイアウトパターンと、
　を有する、物。」
（ｂ）相違点
　・相違点Ａ−１−１
　本願発明１は「第一データ要素」ないし「第四データ要素」からなる「標準セルの製造に使用可能なデータ構造」であるのに対し、引用発明は「半導体装置」であって、「第一データ要素」ないし「第四データ要素」からなる「標準セルの製造に使用可能なデータ構造」ではない点。
　・相違点Ａ−１−２
　本願発明１では、「第一アクティブ領域レイアウトパターン」、「第一ポリシリコンレイアウトパターン」、「第一金属レイアウトパターン」及び「第二金属レイアウトパターン」が、「標準セル」の各構成要素を形成するレイアウトパターンであるのに対し、引用発明は、「第一アクティブ領域レイアウトパターン」（「活性領域１００ａ」の平面配置）、「第一ポリシリコンレイアウトパターン」（「ポリシリコンからなるゲート電極１１３」の平面配置）、「第一金属レイアウトパターン」（「導電線１１２」の平面配置）及び「第二金属レイアウトパターン」（「金属層１３６」の平面配置）が、「標準セル」の各構成要素を形成するレイアウトパターンであるとは特定しない点。
　・相違点Ａ−１−３
　本願発明１では、「第一アクティブ領域」が「複数のフィンを備える」のに対し、引用発明は、「第一アクティブ領域」（活性領域１００ａ）が「複数のフィンを備える」とは特定しない点。
　・相違点Ａ−１−４
　本願発明１では、「第一アクティブ領域レイアウトパターンの第一部分」および「第一アクティブ領域レイアウトパターンの第二部分」が「複数のフィンに対応する」のに対し、引用発明は、「第一アクティブ領域レイアウトパターンの第一部分」（「活性領域１００ａ」の平面配置のうち、「ポリシリコンからなるゲート電極１１３」の平面配置が重なる部分）及び「第一アクティブ領域レイアウトパターンの第二部分」（「活性領域１００ａ」の平面配置のうち、「導電線１１２」の平面配置が重なる部分）が「複数のフィンに対応する」とは特定しない点。
　・相違点Ａ−１−５
　本願発明１では、「第二金属レイアウトパターン」が「第一アクティブ領域レイアウトパターン」の第一部分と重なる「第一ポリシリコンレイアウトパターン」の部分、および、「第一アクティブ領域レイアウトパターン」の第二部分と重なる「第一金属レイアウトパターン」の部分と重なるように設置されるのに対し、引用発明は、「第二金属レイアウトパターン」（「金属層１３６」の平面配置）が、「第一アクティブ領域レイアウトパターン」（「活性領域１００ａ」の平面配置）の第一部分と重なる「第一ポリシリコンレイアウトパターン」（「ポリシリコンからなるゲート電極１１３」の平面配置）の部分、および、「第一アクティブ領域レイアウトパターン」（「活性領域１００ａ」の平面配置）の第二部分と重なる「第一金属レイアウトパターン」（「導電線１１２」の平面配置）の部分と重なるように設置されるとは特定しない点。
（イ）本願発明４と引用発明との対比
　ａ　引用発明における「活性領域１００ａ」と、本願発明４における「第一アクティブ領域構造」とは、「第一アクティブ領域構造」である点において共通するといえる。
　また、引用発明における「活性領域１００ａ」が「第一部分」及び「第二部分」を有することは明らかであるといえる。
　そうすると、本願発明４と引用発明は、「第一及び第二部分を有する第一アクティブ領域構造」を有する点において共通し、後述する相違点Ａ−４−１において相違するといえる。
　ｂ　引用発明における「前記活性領域１００ａを囲む分離構造１１０」と、本願発明４における「前記第一アクティブ領域構造を囲む分離構造」とは、「第一アクティブ領域構造を囲む分離構造」である点において共通するといえる。
　そうすると、本願発明４と引用発明は、「前記第一アクティブ領域構造を囲む分離構造」を有する点において共通するといえる。
　ｃ　引用発明における「前記活性領域１００ａ上のゲート電極１１３であって、ポリシリコンからなるゲート電極１１３」と、本願発明４における「前記第一アクティブ領域構造上の第一ポリシリコン構造」とは、「前記第一アクティブ領域構造上の第一ポリシリコン構造」である点において共通するといえる。
　そうすると、本願発明４と引用発明は、「前記第一アクティブ領域構造上の第一ポリシリコン構造」を有する点において共通するといえる。
　ｄ　上記ア（ア）ａの引用文献１の記載（段落【００１２】）より、引用発明における「導電線１１２」は、「タングステン、銅、またはアルミニウムを含む」ものであるから、引用発明における「導電線１１２」と、本願発明４における「第１金属構造」とは、「第１金属構造」である点において共通するといえる。
　そして、引用発明における「前記活性領域１００ａ上の導電線１１２」と、本願発明４における「前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造」とは、「前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造」である点において共通するといえる。
　そうすると、本願発明４と引用発明は、「前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造」を有する点において共通するといえる。
　ｅ　引用発明における「金属層１３６」と、本願発明４における「第二金属構造」とは、「第二金属構造」である点において共通するといえる。
　そうすると、本願発明４と引用発明は、「第二金属構造」を有する点において共通し、後述する相違点Ａ−４−２において相違するといえる。
　ｆ　本願発明４は「半導体構造」であり、引用発明は「半導体装置２００」であるから、両者は「半導体構造」である点において共通するといえる。
　ｇ　以上から、本願発明４と引用発明との一致点及び相違点は、以下のとおりであると認められる。
（ａ）一致点
　「第一および第二部分を有する第一アクティブ領域構造と、
　前記第一アクティブ領域構造を囲む分離構造と、
　前記第一アクティブ領域構造上の第一ポリシリコン構造と、
　前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造、および、
　第二金属構造、
　を含む半導体構造。」
（ｂ）相違点
　・相違点Ａ−４−１
　本願発明４では、「第一アクティブ領域構造」の「第一部分」及び「第二部分」が「複数のフィンを備える」のに対し、引用発明は、「第一アクティブ領域構造」（活性領域１００ａ）の「第一部分」及び「第二部分」が「複数のフィンを備える」とは特定しない点。
　・相違点Ａ−４−２
　本願発明４では、「第二金属構造」が、「第一アクティブ領域構造上の第一ポリシリコン構造の部分の真上にあると共に、接触し、且つ、第一アクティブ領域構造の第一部分上の第一金属構造の部分と接触する」のに対し、引用発明は、「第二金属構造」（金属層１３６）が「第一アクティブ領域構造」（活性領域１００ａ）上の「第一ポリシリコン構造」（ポリシリコンからなるゲート電極１１３）の部分の真上にあると共に、接触し、且つ、「第一アクティブ領域構造」（活性領域１００ａ）の第一部分上の「第一金属構造」（導電線１１２）の部分と接触するとは特定しない点。
（ウ）本願発明７と引用発明との対比
　ａ　引用発明における「活性領域１００ａ」と、本願発明７における「第一アクティブ領域」とは、「第一アクティブ領域」である点において共通するといえる。
　また、引用発明における「活性領域１００ａ」の平面配置と、本願発明７における「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」とは、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」である点において共通するといえる。
　さらに、引用発明における「分離構造１１０」が形成された領域と、本願発明７における「分離領域」とは、「分離領域」である点において共通するといえる。
　そして、上記ア（ア）ａの引用文献１の記載（段落【０００９】）並びに引用文献１の【図１】及び【図２】の記載より、引用発明において、「分離構造１１０」が形成された領域は、「活性領域１００ａ」の平面配置の外側にあるといえる。
　そうすると、本願発明７と引用発明は、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」を有する点、及び、「分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり」との点において共通し、後述する相違点Ａ−７−１ないしＡ−７−３において相違するといえる。
　ｂ　引用発明における「ポリシリコンからなるゲート電極１１３」と、本願発明７における「第一ポリシリコン構造」とは、「第一ポリシリコン構造」である点において共通するといえる。
　また、引用発明における「ポリシリコンからなるゲート電極１１３」の平面配置と、本願発明７における「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」とは、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」である点において共通するといえる。
　さらに、上記ア（ア）ａの引用文献１の記載（段落【００１０】）並びに引用文献１の【図１】及び【図２】の記載より、引用発明において、「ポリシリコンからなるゲート電極１１３」の平面配置は、「活性領域１００ａ」の平面配置の第一部分と重なるように設置されるといえる。
　そうすると、本願発明７と引用発明は、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」を有する点、及び、「この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される」との点において共通し、後述する相違点Ａ−７−１及びＡ−７−２において相違するといえる。
　ｃ　上記ア（ア）ａの引用文献１の記載（段落【００１２】）より、引用発明における「導電線１１２」は、「タングステン、銅、またはアルミニウムを含む」ものであるから、引用発明における「導電線１１２」と、本願発明７における「第一金属構造」とは、「第一金属構造」である点において共通するといえる。
　また、引用発明における「導電線１１２」の平面配置と、本願発明７における「第一金属構造を形成する第一金属レイアウトパターン」とは、「第一金属構造を形成する第一金属レイアウトパターン」である点において共通するといえる。
　さらに、上記ア（ア）ａの引用文献１の記載（段落【００１２】）並びに引用文献１の【図１】及び【図２】の記載より、引用発明において、「導電線１１２」の平面配置は、「活性領域１００ａ」の平面配置の第二部分と重なるように設置されるといえる。
　そうすると、本願発明７と引用発明は、「第一金属構造を形成する第一金属レイアウトパターン」を有する点、及び、「この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される」との点において共通し、後述する相違点Ａ−７−１、Ａ−７−２及びＡ−７−４において相違するといえる。
　ｄ　引用発明における「金属層１３６」と、本願発明７における「第二金属構造」とは、「第二金属構造」である点において共通するといえる。
　また、引用発明における「金属層１３６」の平面配置と、本願発明７における「第二金属構造を形成する第二金属レイアウトパターン」とは、「第二金属構造を形成する第二金属レイアウトパターン」である点において共通するといえる。
　そうすると、本願発明７と引用発明は、「第二金属構造を形成する第二金属レイアウトパターン」を有する点において共通し、後述する相違点Ａ−７−１、Ａ−７−２及びＡ−７−５において相違するといえる。
　ｅ　本願発明７は「集積回路設計システム」であり、引用発明は「半導体装置２００」であるから、本願発明７と引用発明とは「物」である点において共通し、後述する相違点Ａ−７−１において相違するといえる。
　ｆ　以上から、本願発明７と引用発明との一致点及び相違点は、以下のとおりであると認められる。
（ａ）一致点
　「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンであって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にある、第一アクティブ領域レイアウトパターンと、
　第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンであって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第一ポリシリコンレイアウトパターンと、
　第一金属構造を形成する第一金属レイアウトパターンであって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される、第一金属レイアウトパターンと、
　第二金属構造を形成する第二金属レイアウトパターンと、
　を有する、物。」
（ｂ）相違点
　・相違点Ａ−７−１
　本願発明７は「標準セルのレイアウト設計を格納する非一時的ストレージ媒体を含」み、「非一時的ストレージ媒体に通信可能に結合され、且つ、オリジナルの回路設計、および、前記標準セルの前記レイアウト設計に基づいて、集積回路レイアウトを生成する一組の命令を実行するように設置されるハードプロセッサ、を含む集積回路設計システム」であるのに対し、引用発明は「半導体装置」であって、「標準セルのレイアウト設計を格納する非一時的ストレージ媒体を含」み、「非一時的ストレージ媒体に通信可能に結合され、且つ、オリジナルの回路設計、および、前記標準セルの前記レイアウト設計に基づいて、集積回路レイアウトを生成する一組の命令を実行するように設置されるハードプロセッサ、を含む集積回路設計システム」ではない点。
　・相違点Ａ−７−２
　本願発明７では、「第一アクティブ領域レイアウトパターン」、「第一ポリシリコンレイアウトパターン」、「第一金属レイアウトパターン」及び「第二金属レイアウトパターン」が「標準セル」を形成するレイアウトパターンであるのに対し、引用発明は、「第一アクティブ領域レイアウトパターン」（「活性領域１００ａ」の平面配置）、「第一ポリシリコンレイアウトパターン」（「ポリシリコンからなるゲート電極１１３」の平面配置）、「第一金属レイアウトパターン」（「導電線１１２」の平面配置）及び「第二金属レイアウトパターン」（「金属層１３６」の平面配置）が「標準セル」を形成するレイアウトパターンであるとは特定しない点。
　・相違点Ａ−７−３
　本願発明７では、「第一アクティブ領域」が「複数のフィンを備える」のに対し、引用発明は、「第一アクティブ領域」（活性領域１００ａ）が「複数のフィンを備える」とは特定しない点。
　・相違点Ａ−７−４
　本願発明７では、「第一アクティブ領域レイアウトパターンの第一部分」および「第一アクティブ領域レイアウトパターンの第二部分」が「複数のフィンに対応する」のに対し、引用発明は、「第一アクティブ領域レイアウトパターンの第一部分」（「活性領域１００ａ」の平面配置のうち、「ポリシリコンからなるゲート電極１１３」の平面配置が重なる部分）及び「第一アクティブ領域レイアウトパターンの第二部分」（「活性領域１００ａ」の平面配置のうち、「導電線１１２」の平面配置が重なる部分）が「複数のフィンに対応する」とは特定しない点。
　・相違点Ａ−７−５
　本願発明７では、「第二金属レイアウトパターン」が「第一アクティブ領域レイアウトパターン」の第一部分と重なる「第一ポリシリコンレイアウトパターン」の部分、および、「第一アクティブ領域レイアウトパターン」の第二部分と重なる「第一金属レイアウトパターン」の部分と重なるように設置されるのに対し、引用発明は、「第二金属レイアウトパターン」（「金属層１３６」の平面配置）が、「第一アクティブ領域レイアウトパターン」（「活性領域１００ａ」の平面配置）の第一部分と重なる「第一ポリシリコンレイアウトパターン」（「ポリシリコンからなるゲート電極１１３」の平面配置）の部分、および、「第一アクティブ領域レイアウトパターン」（「活性領域１００ａ」の平面配置）の第二部分と重なる「第一金属レイアウトパターン」（「導電線１１２」の平面配置）の部分と重なるように設置されるとは特定しない点。
（エ）本願発明９と引用発明との対比
　ａ　引用発明における「活性領域１００ａ」と、本願発明９における「第一アクティブ領域」とは、「第一アクティブ領域」である点において共通するといえる。
　また、引用発明における「活性領域１００ａ」の平面配置と、本願発明９における「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」とは、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」である点において共通するといえる。
　さらに、引用発明における「分離構造１１０」が形成された領域と、本願発明９における「分離領域」とは、「分離領域」である点において共通するといえる。
　そして、上記ア（ア）ａの引用文献１の記載（段落【０００９】）並びに引用文献１の【図１】及び【図２】の記載より、引用発明において、「分離構造１１０」が形成された領域は、「活性領域１００ａ」の平面配置の外側にあるといえる。
　そうすると、本願発明９と引用発明は、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」を有する点、及び、「分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり」との点において共通し、後述する相違点Ａ−９−１ないしＡ−９−３において相違するといえる。
　ｂ　引用発明における「ポリシリコンからなるゲート電極１１３」と、本願発明９における「第一ポリシリコン構造」とは、「第一ポリシリコン構造」である点において共通するといえる。
　また、引用発明における「ポリシリコンからなるゲート電極１１３」の平面配置と、本願発明９における「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」とは、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」である点において共通するといえる。
　さらに、上記ア（ア）ａの引用文献１の記載（段落【００１０】）並びに引用文献１の【図１】及び【図２】の記載より、引用発明において、「ポリシリコンからなるゲート電極１１３」の平面配置は、「活性領域１００ａ」の平面配置の第一部分と重なるように設置されるといえる。
　そうすると、本願発明９と引用発明は、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」を有する点、及び、「この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される」との点において共通し、後述する相違点Ａ−９−１及びＡ−９−２において相違するといえる。
　ｃ　上記ア（ア）ａの引用文献１の記載（段落【００１２】）より、引用発明における「導電線１１２」は、「タングステン、銅、またはアルミニウムを含む」ものであるから、引用発明における「導電線１１２」と、本願発明９における「第一金属構造」とは、「第一金属構造」である点において共通するといえる。
　また、引用発明における「導電線１１２」の平面配置と、本願発明９における「第一金属構造を形成する第一金属レイアウトパターン」とは、「第一金属構造を形成する第一金属レイアウトパターン」である点において共通するといえる。
　さらに、上記ア（ア）ａの引用文献１の記載（段落【００１２】）並びに引用文献１の【図１】及び【図２】の記載より、引用発明において、「導電線１１２」の平面配置は、「活性領域１００ａ」の平面配置の第二部分と重なるように設置されるといえる。
　そうすると、本願発明９と引用発明は、「第一金属構造を形成する第一金属レイアウトパターン」を有する点、及び、「この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される」との点において共通し、後述する相違点Ａ−９−１、Ａ−９−２及びＡ−９−４において相違するといえる。
　ｄ　引用発明における「金属層１３６」と、本願発明９における「第二金属構造」とは、「第二金属構造」である点において共通するといえる。
　また、引用発明における「金属層１３６」の平面配置と、本願発明９における「第二金属構造を形成する第二金属レイアウトパターン」とは、「第二金属構造を形成する第二金属レイアウトパターン」である点において共通するといえる。
　そうすると、本願発明９と引用発明は、「第二金属構造を形成する第二金属レイアウトパターン」を有する点において共通し、後述する相違点Ａ−９−１、Ａ−９−２及びＡ−９−５において相違するといえる。
　ｅ　本願発明９は「方法」であり、引用発明は「半導体装置２００」であるから、本願発明９と引用発明とは「技術思想」である点において共通し、後述する相違点Ａ−９−１において相違するといえる。
　ｆ　以上から、本願発明９と引用発明との一致点及び相違点は、以下のとおりであると認められる。
（ａ）一致点
　「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンであって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にある、第一アクティブ領域レイアウトパターンと、
　第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンであって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第一ポリシリコンレイアウトパターンと、
　第一金属構造を形成する第一金属レイアウトパターンであって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される、第一金属レイアウトパターンと、
　第二金属構造を形成する第二金属レイアウトパターンと、
　を有する、技術思想。」
（ｂ）相違点
　・相違点Ａ−９−１
　本願発明９は「第一データ要素」ないし「第四データ要素」を生成する工程を含む「標準セルの製造に使用可能なデータ構造を生成する方法」であるのに対し、引用発明は「半導体装置」であって、「第一データ要素」ないし「第四データ要素」を生成する工程を含む「標準セルの製造に使用可能なデータ構造を生成する方法」ではない点。
　・相違点Ａ−９−２
　本願発明９では、「第一アクティブ領域レイアウトパターン」、「第一ポリシリコンレイアウトパターン」、「第一金属レイアウトパターン」及び「第二金属レイアウトパターン」が「標準セル」を形成するレイアウトパターンであるのに対し、引用発明は、「第一アクティブ領域レイアウトパターン」（「活性領域１００ａ」の平面配置）、「第一ポリシリコンレイアウトパターン」（「ポリシリコンからなるゲート電極１１３」の平面配置）、「第一金属レイアウトパターン」（「導電線１１２」の平面配置）及び「第二金属レイアウトパターン」（「金属層１３６」の平面配置）が「標準セル」を形成するレイアウトパターンであるとは特定しない点。
　・相違点Ａ−９−３
　本願発明９では、「第一アクティブ領域」が「複数のフィンを備える」のに対し、引用発明は、「第一アクティブ領域」（活性領域１００ａ）が「複数のフィンを備える」とは特定しない点。
　・相違点Ａ−９−４
　本願発明９では、「第一アクティブ領域レイアウトパターンの第一部分」および「第一アクティブ領域レイアウトパターンの第二部分」が「複数のフィンに対応する」のに対し、引用発明は、「第一アクティブ領域レイアウトパターンの第一部分」（「活性領域１００ａ」の平面配置のうち、「ポリシリコンからなるゲート電極１１３」の平面配置が重なる部分）及び「第一アクティブ領域レイアウトパターンの第二部分」（「活性領域１００ａ」の平面配置のうち、「導電線１１２」の平面配置が重なる部分）が「複数のフィンに対応する」とは特定しない点。
　・相違点Ａ−９−５
　本願発明９では、「第二金属レイアウトパターン」が「第一アクティブ領域レイアウトパターン」の第一部分と重なる「第一ポリシリコンレイアウトパターン」の部分、および、「第一アクティブ領域レイアウトパターン」の第二部分と重なる「第一金属レイアウトパターン」の部分と重なるように設置されるのに対し、引用発明は、「第二金属レイアウトパターン」（「金属層１３６」の平面配置）が、「第一アクティブ領域レイアウトパターン」（「活性領域１００ａ」の平面配置）の第一部分と重なる「第一ポリシリコンレイアウトパターン」（「ポリシリコンからなるゲート電極１１３」の平面配置）の部分、および、「第一アクティブ領域レイアウトパターン」（「活性領域１００ａ」の平面配置）の第二部分と重なる「第一金属レイアウトパターン」（「導電線１１２」の平面配置）の部分と重なるように設置されるとは特定しない点。
　ウ　判断
（ア）本願発明１について
　引用文献１ないし４には、相違点Ａ−１−３ないしＡ−１−５に係る構成について、記載も示唆もされていない。
　また、引用発明において、相違点Ａ−１−３ないしＡ−１−５に係る構成を採用する動機付けを見いだすことができない。
　したがって、相違点Ａ−１−１及びＡ−１−２について検討するまでもなく、本願発明１は、引用発明と、引用文献２ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（イ）本願発明２及び３について
　本願発明２及び３は本願発明１の発明特定事項を全て有する発明である。
　してみれば、本願発明１が、引用発明及び引用文献２ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明２及び３は、引用発明及び引用文献２ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（ウ）本願発明４について
　引用文献１ないし４には、相違点Ａ−４−１及びＡ−４−２に係る構成について、記載も示唆もされていない。
　また、引用発明において、相違点Ａ−４−１及びＡ−４−２に係る構成を採用する動機付けを見いだすことができない。
　したがって、本願発明４は、引用発明と、引用文献２ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（エ）本願発明５及び６について
　本願発明５及び６は本願発明４の発明特定事項を全て有する発明である。
　してみれば、本願発明４が、引用発明及び引用文献２ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明５及び６は、引用発明及び引用文献２ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（オ）本願発明７について
　引用文献１ないし４には、相違点Ａ−７−３ないしＡ−７−５に係る構成について、記載も示唆もされていない。
　また、引用発明において、相違点Ａ−７−３ないしＡ−７−５に係る構成を採用する動機付けを見いだすことができない。
　したがって、相違点Ａ−７−１及びＡ−７−２について検討するまでもなく、本願発明７は、引用発明と、引用文献２ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（カ）本願発明８について
　本願発明８は本願発明７の発明特定事項を全て有する発明である。
　してみれば、本願発明７が、引用発明及び引用文献２ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明８は、引用発明及び引用文献２ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（キ）本願発明９について
　引用文献１ないし４には、相違点Ａ−９−３ないしＡ−９−５に係る構成について、記載も示唆もされていない。
　また、引用発明において、相違点Ａ−９−３ないしＡ−９−５に係る構成を採用する動機付けを見いだすことができない。
　したがって、相違点Ａ−９−１及びＡ−９−２について検討するまでもなく、本願発明９は、引用発明と、引用文献２ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（ク）本願発明１０について
　本願発明１０は本願発明９の発明特定事項を全て有する発明である。
　してみれば、本願発明９が、引用発明及び引用文献２ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明１０は、引用発明及び引用文献２ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
　エ　原査定の理由２についてのまとめ
　以上のとおり、本願発明１ないし１０は、引用発明及び引用文献２ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえないから、原査定の理由２によっては、本願を拒絶することはできない。
　３　原査定の理由についてのまとめ
　以上のとおり、原査定の理由１及び２によっては、本願を拒絶することはできない。
　したがって、原査定の理由によっては、本願を拒絶することはできない。
第４　当審拒絶理由について
　１　当審拒絶理由の概要
　平成２９年１月２７日付けで当審より通知した拒絶理由（以下「当審拒絶理由」という。）の概要は、次のとおりである。
　「１．（明確性）この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない。
２．（新規性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
３．（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
４．（新規事項）平成２８年３月１０日付け手続補正書でした補正は、下記の点で願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものでないから、特許法第１７条の２第３項に規定する要件を満たしていない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
１．理由１（明確性）について
（１）請求項１ないし３について
　本願の請求項１ないし３の末尾には『レイアウト設計配置。』と記載されているが、このような記載では、『物の発明』であるのか『方法の発明』であるのかを特定することができない。
　よって、請求項１ないし３に係る発明は明確でない。
　なお、『構造を有するデータ』を『物の発明』として特許請求の範囲に記載する方法については、『特許・実用新案審査ハンドブック』附属書Ｂ第１章1.2.1.1(2)(ii)を参照されたい。
（２）請求項４ないし６について
　本願の請求項４に『前記第一アクティブ領域構造の第一部分の真上にある第一金属構造』、及び『前記第一ポリシリコン構造の前記第一部分上の前記第一金属構造の部分』と記載されているが、これらの記載が整合していないために、上記『第一部分』が、『第一アクティブ領域構造』の部分であるのか、それとも『第一ポリシリコン構造』の部分であるのかが不明確である。
　請求項４を引用する請求項５及び６についても上記と同様である。
　よって、請求項４ないし６に係る発明は明確でない。
　なお、以下では、本願の請求項４の『前記第一ポリシリコン構造の前記第一部分上の前記第一金属構造の部分』との記載は、『
前記第一アクティブ領域構造の
（３）請求項６について
　本願の請求項６に『前記第二アクティブ領域上』と記載されているが、当該記載より前に『第二アクティブ領域』又は『第二アクティブ領域上』との記載がなく、『前記第二アクティブ領域上』との記載が何を指し示すのかが不明確である。
　よって、請求項６に係る発明は明確でない。
　なお、以下では、本願の請求項６の『前記第二アクティブ領域上』との記載は、『前記第二アクティブ領域
構造
（４）請求項９及び１０について
　本願の請求項９の末尾には、『標準セルの製造に使用可能なレイアウト設計を生成する方法。』と記載されているが、上記『レイアウト設計』が、『構造を有するデータ』であるのか否かが不明確であるため、請求項９に係る発明が『方法の発明』であるのか『物を生産する方法の発明』であるのかを特定することができない。
　請求項９を引用する１０についても上記と同様である。
　よって、請求項９及び１０に係る発明は明確でない。
２．理由２（新規性）について
（１）請求項４について
　下記のとおり、本願の請求項４に係る発明（以下『本願発明４』という。）は、引用文献１に記載された発明（以下『引用発明１』という。）と相違しない。
　ａ　上記１．（２）のとおり、本願の請求項４の『前記第一ポリシリコン構造の前記第一部分上の前記第一金属構造の部分』との記載は、『
前記第一アクティブ領域構造の
　ｂ　引用文献１の段落［００１９］及び［図１］ないし［図３］の記載より、引用発明１における『不純物層６』は、本願発明４の『第１アクティブ領域構造』に相当するといえる。
　ｃ　引用文献１の段落［００１９］及び［図１］ないし［図３］の記載より、引用発明１における『ＳＴＩ４』は、分離構造であり、『不純物層６』を囲むものであるといえる。
　そうすると、引用発明１における『ＳＴＩ４』は、本願発明４の『前記第一アクティブ領域構造を囲む分離構造』に相当するといえる。
　ｄ　引用文献１の段落［００１９］の記載より、引用発明１における『ゲート電極１０』は、『ポリシリコン構造』であるといえる。また、引用文献１の段落［００１９］、［００２０］及び［図１］ないし［図３］の記載より、引用発明１における『ゲート電極１０』は、『不純物層６』の上にあるといえる。
　そうすると、引用発明１における『ゲート電極１０』は、本願発明４の『前記第一アクティブ領域構造上の第一ポリシリコン構造』に相当するといえる。
　ｅ　引用文献１の段落［００２１］及び［図１］ないし［図３］の記載より、引用発明１における『コンタクト２０（Ｗプラグ）』は、金属構造であり、『不純物層６』の第一部分の真上にあるといえる。
　そうすると、引用発明１における『コンタクト２０（Ｗプラグ）』は、本願発明４の『前記第一アクティブ領域構造の第一部分の真上にある第一金属構造』に相当するといえる。
　ｆ　引用文献１の段落［００２１］及び［図１］ないし［図３］の記載より、引用発明１における『メタル膜２２』は、『不純物層６』上の『ゲート電極１０』の部分の真上にあると共に、『コンタクト２０（Ｗプラグ）』を介して『ゲート電極１０』と接触し、かつ、『不純物層６』の第一部分上の『コンタクト２０（Ｗプラグ）』の部分と接触するといえる。
　そうすると、引用発明１における『メタル膜２２』は、本願発明４の『前記第一アクティブ領域構造上の前記第一ポリシリコン構造の部分の真上にあると共に、接触し、且つ、前記第一アクティブ領域構造の前記第一部分上の前記第一金属構造の部分と接触する第二金属構造』に相当するといえる。
　ｇ　引用文献１の段落［００１９］及び［図１］の記載より、引用発明１における『トランジスタ素子』は、本願発明４の『半導体構造』に相当するといえる。
　ｈ　以上より、本願発明４と引用文献１に記載された発明（引用発明１）とは、相違しない。
（２）請求項５について
　下記のとおり、本願の請求項５に係る発明（以下『本願発明５』という。）は、引用文献１に記載された発明（引用発明１）と相違しない。
　ａ　引用文献１の段落［００１６］及び［図１］の記載より、引用発明１における『メタル膜２２』は、『不純物層６』の第二部分及び『ＳＴＩ４』の真上にあり、『不純物層６』のチャネル幅方向又はチャネル長さ方向に沿って『不純物層６』を超えて延伸しているといえる。
　そうすると、引用発明１は、本願発明５の『前記第二金属構造はさらに、前記第一アクティブ領域構造の第二部分、および、前記分離構造の部分の真上にあり、前記第二金属構造は、前記第一アクティブ領域構造のチャネル幅方向、または、チャネル長さ方向に沿って、前記第一アクティブ領域構造を越えて、延伸する』という構成を備えたものであるといえる。
　ｂ　その他の点は、上記（１）と同様である。
　ｃ　以上より、本願発明５と引用文献１に記載された発明（引用発明１）とは、相違しない。
３．理由３（進歩性）について
（１）請求項１について
　下記のとおり、本願の請求項１に係る発明（以下『本願発明１』という。）は、引用文献２に記載された発明（以下『引用発明２』という。）と、引用文献３及び４に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
　ａ　引用文献２の段落［００３８］の記載より、引用発明２における『メモリセル』と、本願発明１の『標準セル』とは、『セル』である点において共通するといえる。
　また、引用文献２の段落［００３８］ないし［００４２］、［図２］及び［図３］の記載より、引用発明２における『活性領域Ａｐ２』は、本願発明１の『第一アクティブ領域』に相当するといえる。
　また、引用文献２の段落［００３８］ないし［００４２］、［図２］及び［図３］の記載より、引用発明２における『素子分離２』が形成される領域は、本願発明１の『分離領域』に相当するといえる。
　また、引用文献２の段落［００４１］の記載より、引用発明２における『素子分離２』は、『活性領域Ａｐ２』の外にあるといえる。
　また、引用発明２の［図３］、［図５］、［図９］及び［図１２］に示される各構成要素の配置と、本願発明１における『レイアウトパターン』とは、『配置』である点において共通するといえる。
　そうすると、本願発明１と引用発明２とは、『セルの第一アクティブ領域を形成する第一アクティブ領域の配置であって、分離領域は、少なくとも第一アクティブ領域の配置の外側にあること』を含む点において共通するといえる。
　ｂ　引用文献２の段落［００４５］及び［００４６］の記載より、引用発明２における『ゲート電極Ｇ』は『ポリシリコン構造』であるといえる。
　また、引用文献２の段落［００４５］、［００４６］及び［図５］の記載より、引用発明２における『ゲート電極Ｇ』の一つは、『活性領域Ａｐ２』の第一部分と重なるように設置されているといえる。
　そうすると、引用発明２における『ゲート電極Ｇ』のうち、『活性領域Ａｐ２』の第一部分と重なるように設置されているものは、本願発明１の『第一ポリシリコン構造』に相当するといえ、本願発明１と引用発明２とは、『セルの第一ポリシリコン構造を形成する第一ポリシリコン構造の配置であって、この第一ポリシリコン構造の配置は、第一アクティブ領域の配置の第一部分と重なるように設置されること』を含む点において共通するといえる。
　ｃ　引用文献２の段落［００５５］及び［００５６］の記載より、引用発明２における『配線ＭＤ２』は『金属構造』であるといえる。
　また、引用文献２の段落［００５５］、［００５６］及び［図９］の記載より、引用発明２における『配線ＭＤ２』は、『活性領域Ａｐ２』の第二部分と重なるように設置されているといえる。
　そうすると、引用発明２における『配線ＭＤ２』は、本願発明１の『第一金属構造』に相当するといえ、本願発明１と引用発明２とは、『セルの第一金属構造を形成する第一金属構造の配置であって、この第一金属構造の配置は、第一アクティブ領域の配置の第二部分と重なるように設置されること』を含む点において共通するといえる。
　ｄ　引用文献２の段落［００５９］より、引用発明２における『上部電極２４』は『金属構造』であるといえる。
　また、引用文献２の段落［００５９］及び［図１２］の記載より、引用発明２における『上部電極２４』は、『ゲート電極Ｇ』の１つが『活性領域Ａｐ２』と重なる部分、及び『配線ＭＤ２』と『活性領域Ａｐ２』が重なる部分と重なるように設置されているといえる。
　そうすると、引用発明２における『上部電極２４』は、本願発明１の『第二金属構造』に相当するといえ、本願発明１と引用発明２とは、『セルの第二金属構造を形成する第二金属構造の配置であって、この第二金属構造の配置は、第一アクティブ領域の配置の第一部分と重なる第一ポリシリコン構造の配置の部分、および、第一アクティブ領域の配置の第二部分と重なる第一金属構造の配置の部分と重なるように設置されること』を含む点において共通するといえる。
　ｅ　本願発明１と引用発明２とを比較すると、本願発明１は『標準セルの第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン』、『標準セルの第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン』、『標準セルの第一金属構造を形成する第一金属レイアウトパターン』及び『標準セルの第二金属構造を形成する第二金属レイアウトパターン』からなる『標準セルの製造に使用可能なレイアウト設計配置』であるのに対し、引用文献２に記載された発明においては、これらの構成について特定されていない点において相違する。
　ｆ　上記の相違について検討する。標準セルのレイアウトパターンを含むデータは当該技術分野において周知であるから（例えば、引用文献３の２ページ上左欄４行ないし１３行、引用文献４の段落［０００５］及び［０００７］）、引用発明２における『活性領域Ａｐ２』、『素子分離２』、『ゲート電極Ｇ』、『配線ＭＤ２』及び『上部電極２４』の配置を『標準セル』の『レイアウトパターン』とし、これらを含む『標準セルの製造に使用可能なレイアウト設計配置』を構成することは、当業者であれば適宜なし得たことである。
　ｇ　以上より、本願発明１は、引用文献２に記載された発明（引用発明２）と、引用文献３及び４に記載された周知技術に基づいて当業者が容易に発明をすることができたものである。
（２）請求項２について
　下記のとおり、本願の請求項２に係る発明（以下『本願発明２』という。）は、引用文献２に記載された発明（引用発明２）と、引用文献３及び４に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
　ａ　引用文献２の段落［００４２］、［００５９］及び［図１２］の記載より、引用発明２における『上部電極２４』は、『素子分離２』と重なるように設置され、『活性領域Ａｐ２』のチャネル幅方向又はチャネル長さ方向に沿って『活性領域Ａｐ２』を超えて延伸するものといえる。
　ｂ　その他の点については、上記（１）と同様である。
　ｃ　以上より、本願発明２は、引用文献２に記載された発明（引用発明２）と、引用文献３及び４に記載された周知技術に基づいて当業者が容易に発明をすることができたものである。
（３）請求項３について
　下記のとおり、本願の請求項３に係る発明（以下『本願発明３』という。）は、引用文献２に記載された発明（引用発明２）と、引用文献３及び４に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
　ａ　引用文献２の段落［００４１］及び［図３］の記載より、引用発明２における『活性領域Ａｎ１』は、本願発明３の『第二アクティブ領域』に相当するといえる（ただし、後述の点において相違する）。また、引用文献２の段落［００４１］の記載より、『素子分離２』は、『活性領域Ａｎ１』の外にあるといえる。
　ｂ　引用文献２の段落［００４１］及び［００４２］の記載より、引用発明２における『活性領域Ａｎ１』上にはＰ型のトランジスタが形成され、『活性領域Ａｐ２』上にはＮ型のトランジスタが形成されるといえる。
　ｃ　引用文献２の段落［００４５］、［００４６］及び［図５］の記載より、引用発明２における『ゲート電極Ｇ』のうち、Ｑｐ２及びＱｄ２のゲート電極となるものは、『活性領域Ａｐ２』の第一部分と重なるように設置され、かつ『活性領域Ａｎ１』上にあるといえ、当該『ゲート電極Ｇ』は、本願発明３の『第一ポリシリコン構造』に相当するといえる。
　ｄ　引用文献２の段落［００４５］、［００４６］及び［図５］の記載より、引用発明２における『ゲート電極Ｇ』のうち、Ｑｔ２のゲート電極となるものは、『活性領域Ａｐ２』と重なるように設置されているといえ、当該『ゲート電極Ｇ』は、本願発明３の『第二ポリシリコン構造』に相当するといえる。
　ｅ　引用文献２の段落［００５５］及び［００５６］の記載より、引用発明２における『プラグＰ１』は『金属構造』であるといえる。また、引用文献２の段落［００５５］、［００５６］、［００５８］、［００５９］、［図９］及び［図１２］の記載より、『プラグＰ１』のうち、Ｑｔ２のゲート電極となるゲート電極Ｇ上に形成されたものは、『上部電極２４』と一定の距離で隔てられているといえ、当該ゲート電極Ｇは、本願発明３の『第三金属構造』に相当するといえる。
　ｆ　本願発明３と引用発明２とを比較すると、本願発明３では『第一アクティブ領域レイアウトパターン』が『Ｐ型トランジスタ領域』を定義し、『第二アクティブ領域レイアウトパターン』が『Ｎ型トランジスタ領域』を定義するのに対し、引用発明２では、『活性領域Ａｐ２』の配置が『Ｎ型トランジスタ領域』を定義し、『活性領域Ａｎ１』の配置が『Ｐ型トランジスタ領域』を定義する点において、相違する。
　ｇ　上記相違について検討する。引用発明２において、活性領域の不純物の型を逆のものとすることは、当業者であれば適宜なし得たことである。
　ｈ　その他の点については、上記（１）と同様である。
　ｉ　以上より、本願発明３は、引用文献２に記載された発明（引用発明２）と、引用文献３及び４に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
（４）請求項４及び５について
　下記のとおり、本願の請求項４に係る発明（以下『本願発明４』という。）及び本願の請求項５に係る発明（以下『本願発明５』という。）は、引用文献１に記載された発明（引用発明１）に基づいて、当業者が容易に発明をすることができたものである。
　ａ　上記２．（１）及び２．（２）と同様である。
　ｂ　なお、引用発明１における『メタル膜２２』は、『コンタクト２０（Ｗプラグ）』を介して『ゲート電極１０』と接触しているが、ゲート電極に直接接触する金属構造は引用文献５の段落［０１０１］ないし［０１１４］、［図２７］及び［図３０］に記載された『局所配線３１』として開示されているので、引用発明１の『メタル膜２２』を『ゲート電極１０』に直接接触するように設けることは、当業者であれば適宜なし得たことである。
　ｃ　以上より、本願発明４及び５は、引用文献１に記載された発明（引用発明１）に基づいて当業者が容易に発明をすることができたものである。
（５）請求項７及び８について
　下記のとおり、本願の請求項７に係る発明（以下『本願発明７』という。）及び本願の請求項８に係る発明（以下『本願発明８』という。）は、引用文献２に記載された発明（引用発明２）と、引用文献３及び４に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
　ａ　記憶装置に記憶された標準セルのレイアウトパターンを含むデータと回路設計とに基づいて集積回路の設計を生成する技術は、当該技術分野において周知であるから（例えば、引用文献３の２ページ上左欄４行ないし１３行、引用文献４の段落［０００５］及び［０００７］）、当業者であれば適宜採用することができたものである。また、その際に、記憶装置として『非一時的ストレージ媒体』を用いることも、当業者であれば適宜なし得たことである。
　ｂ　その他の点については、上記（１）及び（２）と同様である。
　ｃ　以上より、本願発明７及び８は、引用文献２に記載された発明（引用発明２）と、引用文献３及び４に記載された周知技術に基づいて当業者が容易に発明をすることができたものである。
（６）請求項９について
　下記のとおり、本願の請求項９に係る発明（以下『本願発明９』という。）は、引用文献２に記載された発明（引用発明２）と、引用文献３及び４に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
　ａ　本願発明９は、本願発明１と同様の内容を『方法の発明』（又は『物を生産する方法の発明』）として記載したものであるから、上記（１）と同様の理由により、引用発明２に基づいて当業者が容易に発明をすることができたものである。
　ｂ　以上より、本願発明９は、引用文献２に記載された発明（引用発明２）と、引用文献３及び４に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
（７）請求項１０について
　下記のとおり、本願の請求項１０に係る発明（以下『本願発明１０』という。）は、引用文献２に記載された発明（引用発明２）と、引用文献３、４及び６に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
　ａ　設計ルール違反のチェックを行うこと、設計ルール違反を解決する技術はいずれも当該技術分野において周知であるから（例えば、引用文献４の段落［０００５］、引用文献６の段落［０００２］ないし［０００４］等）、当業者であれば適宜採用することができたものである。
　ｂ　その他の点については、上記（４）と同様である。
　ｃ　以上より、本願発明１０は、引用文献２に記載された発明（引用発明２）と、引用文献３、４及び６に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。
４．理由４（新規事項）について
　ａ　平成２８年３月１０日付け手続補正書による補正後の段落［０００５］に『本発明によれば、ポリシリコン構造の真上の標準セル金属構造を提供することにより、セル面積の最小化が可能となるので、レイアウト設計を容易にし、製造コストを低減することができる。』と記載されているが、願書に最初に添付した明細書、特許請求の範囲又は図面には、セル面積の最小化が可能となること、レイアウト設計を容易にすること、及び製造コストを低減することについては、記載されていない。
　ｂ　したがって、平成２８年３月１０日付け手続補正書でした補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものでない。
＜引　用　文　献　等　一　覧＞
１．特開２０１２−２２７２６２号公報
２．特開２００４−２７４０７７号公報
３．特開昭６３−１９４３４７号公報（周知技術を示す文献）
４．特開２０１０−７３７２８号公報（周知技術を示す文献）
５．特開２００９−１６４３９１号公報
６．特開２０１２−２３８１４４号公報（周知技術を示す文献）」
　２　当審拒絶理由についての判断
（１）理由１（明確性）について
　ア　当審拒絶理由の１．（１）において、本願の請求項１ないし３の末尾には「レイアウト設計配置。」と記載されているが、このような記載では、「物の発明」であるのか「方法の発明」であるのかを特定することができない旨が指摘された。
　これに対し、平成２９年６月３０日付け手続補正により、請求項１ないし３の末尾が「データ構造」に補正され、「物の発明」であることが明確となったため、上記拒絶理由は解消した。
　イ　当審拒絶理由の１．（２）において、本願の請求項４に「前記第一アクティブ領域構造の第一部分の真上にある第一金属構造」、及び「前記第一ポリシリコン構造の前記第一部分上の前記第一金属構造の部分」と記載されているが、これらの記載が整合していないために、上記「第一部分」が、「第一アクティブ領域構造」の部分であるのか、それとも「第一ポリシリコン構造」の部分であるのかが不明確である旨が指摘された。
　これに対し、平成２９年６月３０日付け手続補正により、請求項４の「前記第一ポリシリコン構造の前記第一部分上の前記第一金属構造の部分」との記載が「前記第一
アクティブ領域
　ウ　当審拒絶理由の１．（３）において、本願の請求項６に「前記第二アクティブ領域上」と記載されているが、当該記載より前に「第二アクティブ領域」又は「第二アクティブ領域上」との記載がなく、「前記第二アクティブ領域上」との記載が何を指し示すのかが不明確である旨が指摘された。
　これに対し、平成２９年６月３０日付け手続補正により、請求項６の「前記第二アクティブ領域上」との記載が「前記第二アクティブ領域
構造
　エ　当審拒絶理由の１．（４）において、本願の請求項９の末尾には、「標準セルの製造に使用可能なレイアウト設計を生成する方法。」と記載されているが、上記「レイアウト設計」が、「構造を有するデータ」であるのか否かが不明確であるため、請求項９に係る発明が「方法の発明」であるのか「物を生産する方法の発明」であるのかを特定することができない旨が指摘された。
　これに対し、平成２９年６月３０日付け手続補正により、請求項９の末尾が「標準セルの製造に使用可能な
データ構造
　オ　上記アないしエのとおり、当審拒絶理由の「１．理由１（明確性）について」に示した拒絶の理由は全て解消している。
（２）理由２（新規性）について
　ア　当審引用文献１の記載事項及び当審引用発明１
（ア）当審引用文献１の記載事項
　当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２０１２−２２７２６２号公報（以下「当審引用文献１」という。）には、図面とともに、次の事項が記載されている。
　「【００１１】
　以下、本発明の実施形態について詳細に説明する。
＜第１の実施形態＞
　本発明において第１の実施形態に係る半導体集積回路のトランジスタ素子は、ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第１および第２のトランジスタ構造を、少なくとも有し、前記第１のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する応力膜を有し、前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、前記支持基板に応力を印加する応力膜を有さない。
　尚、「大部分」とは、ゲート電極とチャネル領域とが重なる領域の５０％以上を占めることを表す。この「大部分」の定義は、後述の第２および第３の実施形態においても同様である。
【００１２】
　第１のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有しているため、ゲート電極の下部の支持基板に対して応力を加えることができる。このため、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有していない第２のトランジスタ構造と比べ、しきい値電圧を異ならせることができる。
【００１３】
　既述の通り、従来ではトランジスタ毎にしきい値電圧を変えようとする場合、支持基板の不純物濃度を場所によって変化させることで達成していたが、第１実施形態に係るトランジスタ素子によれば、応力膜の有無によってしきい値電圧が制御され、簡易な構成でトランジスタ毎にしきい値電圧を異ならせることができる。
【００１４】
　ここで、第１の実施形態の具体例を図を用いて説明する。図１Ａは第１の実施形態に係るトランジスタ素子の概略断面図を、図１Ｂは該トランジスタ素子の上面平面図を表す。
【００１５】
　図１Ａ，Ｂに示すトランジスタ素子は、基準となるしきい値電圧を有する領域（ＮｏｒｍａｌＶｔ領域）のトランジスタ構造がＮ型トランジスタであり、該ＮｏｒｍａｌＶｔ領域のトランジスタに比べしきい値電圧を変化させたい領域（Ｖｔ１領域）のトランジスタ構造がＰ型トランジスタである、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のゲート構造を有するトランジスタ素子を示す。
【００１６】
　
図１Ａ，Ｂに示すトランジスタ素子は、支持基板としてのＳｉ基板２と、素子分離のためのＳＴＩ４と、不純物層６と、絶縁膜としてのゲート酸化膜８と、ゲート電極１０と、ＬＤＤ層１２と、サイドウォール１４と、Ｎ型トランジスタにおけるソース領域１６Ａおよびドレイン領域１６Ｂと、Ｐ型トランジスタにおけるドレイン領域１６Ｃおよびソース領域１６Ｄと、ゲート電極１０を覆う中間膜１８と、ゲート電極１０、ソース領域１６Ａ、１６Ｄおよびドレイン領域１６Ｂ、１６Ｃとの接続となるコンタクト２０と、中間膜１８上にゲート電極１０、ソース領域１６Ａ、１６Ｄおよびドレイン領域１６Ｂ、１６Ｃと接続される配線としてのメタル膜２２と、を有する。
　
図１Ｂに示す通り、Ｐ型トランジスタ（Ｖｔ１領域）においてソース領域１６Ｄと接続される配線としてのメタル膜２２は、ゲート電極１０とチャネル領域とが重なる領域の大部分を覆うように形成され、
【００１７】
　図１Ａ，Ｂに示す通り、基準となるしきい値電圧を有する領域（ＮｏｒｍａｌＶｔ領域）のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域には、中間膜１８上に、メタル膜２２が設けられておらず、一方ＮｏｒｍａｌＶｔ領域のトランジスタに比べしきい値電圧を変化させたい領域（Ｖｔ１領域）のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域には、中間膜１８上に、ゲート電極１０とチャネル領域とが重なる領域の大部分を覆うようにＳｉ基板２に応力を印加するメタル膜２２が設けられている。該メタル膜２２によりＶｔ１領域のトランジスタにはしきい値電圧に変動が及ぼされ、ＮｏｒｍａｌＶｔ領域のトランジスタと比べしきい値電圧を異ならせることができる。
　また、応力膜がソース領域１６Ｄに接続する配線としてのメタル膜２２と一体成形されていることにより、ソース領域に接続する配線は電源やグランドへの接続箇所が多いため、ノードの電圧変動が少なく、トランジスタの動作に及ぼす影響が軽減できる。
【００１８】
　尚、第１の実施形態では、応力膜としてメタル膜２２を備えた態様を示すが、応力はこれだけに限られず、応力膜としてＰｏｌｙ−Ｓｉ配線や、シリコン窒化膜等の、支持基板に応力を加えることができる膜で置き換えることも可能である。また、後述の第２および第３の実施形態においても同様である。
【００１９】
　ここで、図１Ａ，Ｂに示すトランジスタ素子の製造方法について説明する。
　まず、
Ｓｉ基板２に対し、図２Ａに示すように素子分離としてＳＴＩ４を形成し、Ｓｉ基板２中にＮ型トランジスタであればＰ型不純物（ボロンなど）を、Ｐ型トランジスタであればＮ型不純物（リンなど）をインプラして、不純物層６を形成する。
図２Ａ，Ｂに示すようにゲート電極１０となるＰｏｌｙ−ＳｉをＣＶＤ法により形成する。
【００２０】
　次に、図３Ａ，Ｂに示すようにゲート電極１０およびゲート酸化膜８をホトリソ・エッチングにより形状加工を行なった後、インプラによりＬＤＤ層１２を形成する。その後、ＬＰ−ＴＥＯＳやＬＰ−ＳｉＮといったＣＶＤ膜を形成し、異方性エッチングによりゲート電極１０とソース領域１６Ａ，ドレイン領域１６Ｂとの間、またはゲート電極１０とドレイン領域１６Ｃ，ソース領域１６Ｄとの間のスペーサーとなるサイドウォール１４を形成する。
【００２１】
　次に、図１Ａに示すようにソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃを形成する為に不純物をインプラする。その後ゲート電極１０とメタル膜２２との間の膜となる中間膜１８としてＬＰ−ＴＥＯＳ等のＣＶＤ膜を全面に形成する。次いで、
ゲート電極１０、ソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃの電位が取れるよう、ホトリソ・エッチングによりコンタクトホールを形成し、ＷＣＶＤにより該コンタクトホールを埋め込み、Ｗをエッチバックして、コンタクト２０（Ｗプラグ）を形成する。その後、メタル膜２２をスパッタにより全面に形成し、図１Ａ，Ｂに示すようにホトリソ・エッチングにより、ゲート電極１０、ソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃに接続するコンタクト２０上のメタル膜２２が残るように、形状加工を行なう。
　この際、ＮｏｒｍａｌＶｔ領域のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域にはメタル膜２２を残さず、一方
Ｖｔ１領域のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域には、ソース領域１６Ｄに接続する配線と一体成形された応力膜としてのメタル膜２２が残るよう上記形状加工を行うことにより、図１Ａ，Ｂに示すトランジスタ素子が得られる。
【００２２】
　図１Ａ，Ｂに示すトランジスタ素子では、応力膜の有無によってしきい値電圧が制御されるため、ＮｏｒｍａｌＶｔ領域とＶｔ１領域とでトランジスタ毎にしきい値電圧を異ならせることができる。
　また、従来ではしきい値電圧をトランジスタ毎に変化させるために、支持基板の不純物濃度を場所によって変化させる構成とし、またこの構成を達成するためホトリソレジストによりマスキングを行なった上で支持基板に不純物をインプラする工程を複数回実施する方法によって製造されていた。図１Ａ，Ｂに示すトランジスタ素子では、ゲート電極１０、ソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃに接続するコンタクト２０上に形成されるメタル膜２２のレイアウトを変えるだけで、マスキングおよびインプラの工程を追加することなく、トランジスタ毎にしきい値電圧が異なるトランジスタ素子が得られ、つまりより簡易な方法でトランジスタ毎にしきい値電圧が異なるトランジスタ素子を製造する事ができる。」
（イ）当審引用発明１
　上記（ア）の当審引用文献１の記載及び当該技術分野における技術常識より、当審引用文献１には次の発明（以下「当審引用発明１」という。）が記載されていると認められる。
　「支持基板としてのＳｉ基板２と、
　素子分離のためのＳＴＩ４と、
　不純物層６と、
　絶縁膜としてのゲート酸化膜８と、
　ゲート電極１０と、
　ＬＤＤ層１２と、
　サイドウォール１４と、
　Ｎ型トランジスタにおけるソース領域１６Ａおよびドレイン領域１６Ｂと、
　Ｐ型トランジスタにおけるドレイン領域１６Ｃおよびソース領域１６Ｄと、
　ゲート電極１０を覆う中間膜１８と、
　ゲート電極１０、ソース領域１６Ａ、１６Ｄおよびドレイン領域１６Ｂ、１６Ｃとの接続となるコンタクト２０と、
　中間膜１８上にゲート電極１０、ソース領域１６Ａ、１６Ｄおよびドレイン領域１６Ｂ、１６Ｃと接続される配線としてのメタル膜２２と、を有する
　トランジスタ素子。」
　イ　本願発明４と当審引用発明１との対比
　ａ　当審引用発明１における「不純物層６」と、本願発明４における「第一アクティブ領域構造」とは、「第一アクティブ領域構造」である点において共通するといえる。
　また、当審引用発明１における「不純物層６」が「第一部分」及び「第二部分」を有することは明らかであるといえる。
　そうすると、本願発明４と当審引用発明１は、「第一及び第二部分を有する第一アクティブ領域構造」を有する点において共通し、後述する相違点Ｂ−４−１において相違するといえる。
　ｂ　当審引用発明１における「ＳＴＩ４」と、本願発明４における「分離構造」とは、「分離構造」である点において共通するといえる。
　また、上記ア（ア）の当審引用文献１の記載（段落【００１９】）及び当審引用文献１の図１ないし図３の記載より、当審引用発明１における「ＳＴＩ４」は、「不純物層６」を囲むものであるといえる。
　そうすると、本願発明４と当審引用発明１は、「前記第一アクティブ領域構造を囲む分離構造」を有する点において共通するといえる。
　ｃ　上記ア（ア）の当審引用文献１の記載（段落【００１９】）より、当審引用発明１における「ゲート電極１０」は「Ｐｏｌｙ−ＳｉをＣＶＤ法により形成」したものであるから、当審引用発明１における「ゲート電極１０」と、本願発明４における「第一ポリシリコン構造」とは、「第一ポリシリコン構造」である点において共通するといえる。
　また、上記ア（ア）の当審引用文献１の記載（段落【００１９】）及び当審引用文献１の図１ないし図３の記載より、当審引用発明１における「ゲート電極１０」は、「不純物層６」の上にあるといえる。
　そうすると、本願発明４と当審引用発明１は、「前記第一アクティブ領域構造上の第一ポリシリコン構造」を有する点において共通するといえる。
　ｄ　上記ア（ア）の当審引用文献１の記載（段落【００２１】）及び当審引用文献１の図１ないし図３の記載より、当審引用発明１における「コンタクト２０」は、「不純物層６」の第一部分の真上にある金属構造であるといえる。
　そうすると、本願発明４と当審引用発明１は、「前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造」を有する点において共通するといえる。
　ｅ　上記ア（ア）の当審引用文献１の記載（段落【００２１】）及び当審引用文献１の図１ないし図３の記載より、当審引用発明１における「メタル膜２２」は、「不純物層６」上の「ゲート電極１０」の部分の真上にあると共に、「コンタクト２０」を介して「ゲート電極１０」と接触し、かつ、「不純物層６」の第一部分上の「コンタクト２０」の部分と接触する金属構造であるといえる。
　そうすると、本願発明４と当審引用発明１は、「前記第一アクティブ領域構造上の前記第一ポリシリコン構造の部分の真上にあると共に、接触し、且つ、前記第一アクティブ領域構造の前記第一部分上の前記第一金属構造の部分と接触する第二金属構造」を有する点において共通するといえる。
　ｆ　本願発明４は「半導体構造」であり、当審引用発明１は「トランジスタ素子」であるから、両者は「半導体構造」である点において共通するといえる。
　ｇ　以上から、本願発明４と当審引用発明１との一致点及び相違点は、以下のとおりであると認められる。
（ａ）一致点
　「第一および第二部分を有する第一アクティブ領域構造と、
　前記第一アクティブ領域構造を囲む分離構造と、
　前記第一アクティブ領域構造上の第一ポリシリコン構造と、
　前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造、および、
　前記第一アクティブ領域構造上の前記第一ポリシリコン構造の部分の真上にあると共に、接触し、且つ、前記第一アクティブ領域構造の前記第一部分上の前記第一金属構造の部分と接触する第二金属構造、
　を含む半導体構造。」
（ｂ）相違点
　・相違点Ｂ−４−１
　本願発明４では、「第一アクティブ領域構造」の「第一部分」及び「第二部分」が「複数のフィンを備える」のに対し、当審引用発明１は、「第一アクティブ領域構造」（不純物層６）の「第一部分」（不純物層６のうち、真上にコンタクト２０が形成された部分）及び「第二部分」が「複数のフィンを備える」とは特定しない点。
　ウ　判断
（ア）本願発明４について
　本願発明４と当審引用発明１は上記イｇ（ｂ）に示した相違点Ｂ−４−１において相違するから、本願発明４が当審引用発明１であるとはいえない。
（イ）本願発明５について
　本願発明５は本願発明４の発明特定事項を全て有する発明である。
　してみれば、本願発明４と当審引用発明１が相違する以上、本願発明５が当審引用発明１であるとはいえない。
　エ　理由２（新規性）についてのまとめ
　以上のとおり、本願発明４及び５が当審引用発明１であるとはいえないから、当審拒絶理由の「２．理由２（新規性）について」に示した理由によっては、本願を拒絶することはできない。
（３）理由３（進歩性）について
　ア　当審引用文献の記載事項及び当審引用発明
（ア）当審引用文献１の記載事項及び当審引用発明１
　当審引用文献１（特開２０１２−２２７２６２号公報）の記載事項は、上記（２）ア（ア）において摘記したとおりであり、当審引用発明１は、上記（２）ア（イ）において認定したとおりのものである。
（イ）当審引用文献２の記載事項及び当審引用発明２
　ａ　当審引用文献２の記載事項
　当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００４−２７４０７７号公報（以下「当審引用文献２」という。）には、図面とともに、次の事項が記載されている。
　「【００３７】
　次に、
本実施の形態のＳＲＡＭ
【００３８】
　まず、図２および図３に示すように、
半導体基板１中に素子分離２を形成する。
【００３９】
　その後、半導体基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０nm程度の薄い酸化シリコン膜（図示せず）を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる酸化シリコン膜５と半導体基板１との界面に生じるストレスを緩和するために形成する。
【００４０】
　次に、溝の内部を含む半導体基板１上にＣＶＤ（Chemical Vapor deposition）法で膜厚４５０〜５００nm程度の酸化シリコン膜５を堆積し、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法で溝の上部の酸化シリコン膜５を研磨し、その表面を平坦化する。
【００４１】
　次に、
半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、約１０００℃の熱処理で上記不純物を拡散させることによって、半導体基板１にｐ型ウエル３およびｎ型ウエル４を形成する。図３に示すように、半導体基板１には、２つのｐ型ウエル３および２つのｎ型ウエル４主表面である活性領域Ａｎ１、Ａｎ２、Ａｐ１、Ａｐ２が形成され、これらの活性領域は、酸化シリコン膜５が埋め込まれた素子分離２で囲まれている。
【００４２】
　また、追って詳細に説明するように、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２、Ｑｐ１、Ｑｐ２）のうちｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｄ１）は、活性領域Ａｐ１（ｐ型ウエル３）上に形成され、ｎチャネル型ＭＩＳＦＥＴ（Ｑｔ２、Ｑｄ２）は、活性領域Ａｐ２（ｐ型ウエル３）上に形成される。また、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ２）は、活性領域Ａｎ１（ｎ型ウエル４）上に形成され、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１）は、活性領域Ａｎ２（ｎ型ウエル４）上に形成される。
【００４３】
　次に、半導体基板１の主表面にｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｄ１、Ｑｔ２、Ｑｄ２）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）を形成する。
【００４４】
　まず、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、図４に示すように、約８００℃の熱酸化でｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に膜厚６nm程度の清浄なゲート酸化膜８を形成する。
【００４５】
　次いで、ゲート酸化膜８上にゲート電極Ｇを形成する。図５は、メモリセル約１個分の領域を示す半導体基板の平面図であり、図４は、図５のＡ−Ａ断面と対応する。このゲート電極Ｇは、以下のように形成する。まず、ゲート酸化膜８の上部に膜厚１００nm程度の低抵抗多結晶シリコン膜９をＣＶＤ法で堆積する。
【００４６】
　次に、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜９をドライエッチングすることにより、
多結晶シリコン膜９からなるゲート電極Ｇ
活性領域Ａｐ２上には、転送用ＭＩＳＦＥＴＱｔ２のゲート電極Ｇと、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極Ｇが形成されている。
【００４７】
　次に、ｐ型ウエル３上のゲート電極Ｇの両側にｎ型不純物（リン）を注入することによってｎ−型半導体領域を形成し、また、ｎ型ウエル４上にｐ型不純物（ヒ素）を注入することによってｐ−型半導体領域１４を形成する。
【００４８】
　次いで、半導体基板１上にＣＶＤ法で膜厚４０nm程度の窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォールスペーサ１６を形成する。
【００４９】
　次に、ｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ+型半導体領域（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ+型半導体領域１８（ソース、ドレイン）を形成する。
【００５０】
　ここまでの工程で、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２）が完成する。
【００５１】
　続いて、半導体基板１の表面を洗浄した後、半導体基板１上に、スパッタ法によりＣｏ膜およびＴｉ膜を順次堆積する。次いで、図６に示すように、６００℃で１分間の熱処理を施し、半導体基板１の露出部（ｎ+型半導体領域、ｐ+型半導体領域１８）およびゲート電極Ｇ上に、ＣｏＳｉ２層１９を形成する。
【００５２】
　次いで、未反応のＣｏ膜およびＴｉ膜をエッチングにより除去した後、７００から８００℃で、１分間程度の熱処理を施し、ＣｏＳｉ２層１９を低抵抗化する。
【００５３】
　次いで、図７に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１７を堆積する。なお、窒化シリコン膜１７は、後述するコンタクトホールＣ１等の形成時のエッチングストッパーとしての役割を果たす。
【００５４】
　続いて、窒化シリコン膜１７の上部にＰＳＧ（Phosphor Silicate Glass）膜２０を塗布し、熱処理を行い、平坦化した後、酸化シリコン膜２１を堆積してもよい。この酸化シリコン膜２１は、例えば、テトラエトキシシランを原料とし、プラズマＣＶＤ法により形成する。このＰＳＧ膜２０、酸化シリコン膜２１および窒化シリコン膜１７は、ゲート電極Ｇと第１層配線Ｍ１との間の層間絶縁膜となる。また、ＣＶＤ法で膜厚７００nm〜８００nm程度の酸化シリコン膜２１を窒化シリコン膜１７の上部に堆積した後、酸化シリコン膜２１の表面をＣＭＰ（Chemical Mechanical Polishing）法で研磨してその表面を平坦化してもよい。
【００５５】
　次に、図８および図９に示すように、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜２１およびＰＳＧ膜２０をドライエッチングし、続いて窒化シリコン膜１７をドライエッチングすることによって、ｎ+型半導体領域（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上にコンタクトホールＣ１および配線溝ＨＭを形成する。また、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のゲート電極Ｇ上にコンタクトホールＣ１を形成する。図９中の２つの配線溝ＨＭのうち、一方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ１のドレイン上から負荷用ＭＩＳＦＥＴＱｐ１のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極上まで延在している。また、他方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ２のドレイン上から負荷用ＭＩＳＦＥＴＱｐ２のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極上まで延在している（図９）。
【００５６】
　次いで、
コンタクトホールＣ１および配線溝ＨＭ内に導電性膜を埋め込むことによりプラグＰ１および配線ＭＤ１、ＭＤ２（導電層）を形成する。
ず、コンタクトホールＣ１および配線溝ＨＭの内部を含む酸化シリコン膜２１の上部にスパッタ法により膜厚１０ｎｍ程度のＴｉ膜（図示せず）および膜厚５０ｎｍ程度のＴｉＮ膜を順次し、５００〜７００℃で１分間熱処理を施す。次いでＣＶＤ法によりＷ膜を堆積し、酸化シリコン膜２１の表面が露出するまでエッチバックもしくはＣＭＰを施し、コンタクトホールＣ１および配線溝ＨＭ外部のＴｉ膜、ＴｉＮ膜およびＷ膜を除去することにより、コンタクトホールＣ１内にプラグＰ１を形成し、配線溝ＨＭ内に配線ＭＤ１、ＭＤ２を形成する。
【００５７】
　次いで、図１０に示すように、酸化シリコン膜２１の表面をさらに、エッチングする。この際、プラグＰ１および配線ＭＤ１、ＭＤ２の側壁上部が露出する。なお、ＰＳＧ膜２０を形成している場合は、ＰＳＧ膜２０の表面が露出しないよう酸化シリコン膜２１の膜厚を調整する必要がある。
【００５８】
　次いで、図１１に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ２上に窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極となる配線ＭＤ１、ＭＤ２と後述する上部電極２４との間に形成され、容量絶縁膜となる。
【００５９】
　次に、
窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１上に延在する上部電極２４を形成する（図１２）。
【００６０】
　以上の工程により下部電極となる配線ＭＤ１、ＭＤ２と、窒化シリコン膜２３と上部電極２４とで構成される容量Ｃを形成することができる。
【００６１】
　このように、本実施の形態によれば、配線ＭＤ１、ＭＤ２と接続される容量Ｃを形成したので、ＳＲＡＭのメモリセルに入射したα線によるソフトエラーを低減することができる。また、配線ＭＤ１、ＭＤ２を形成した後、酸化シリコン膜２１の表面をさらに、エッチングしたので、配線ＭＤ１、ＭＤ２の側壁上部が露出し、この側壁に沿って容量絶縁膜となる窒化シリコン膜２３を形成することができるため、容量を増加させることができる。」
　ｂ　当審引用発明２
　上記ａの当審引用文献２の記載及び当該技術分野における技術常識より、当審引用文献２には次の発明（以下「当審引用発明２」という。）が記載されていると認められる。
　「半導体基板１と、
　前記半導体基板１中に形成された素子分離２と、
　前記半導体基板１に形成された活性領域Ａｐ２と、
　前記活性領域Ａｐ２上に形成された多結晶シリコン膜９からなるゲート電極Ｇと、
　配線ＭＤ２と、
　上部電極２４と、
　を含む、ＳＲＡＭのメモリセル。」
（ウ）当審引用文献３の記載事項
　当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開昭６３−１９４３４７号公報（以下「当審引用文献３」という。）には、図面とともに、次の事項が記載されている。
　「処でこの種の集積回路をＭＯＳトランジスタを用いて設計する場合、標準セル方式のように記憶装置に予め登録した回路データ及びレイアウトデータを読み出して行われる。即ちレイアウトセルとしてＮＡＮＤやＮＯＲなどまたはそれらが組合わされた基本回路をマスクパターンの組合せで実現した情報を予め形成し、これを記憶装置に回路データと共にレイアウトデータとして予め登録しておき、必要に応じて読み出すことによってＬＳＩ設計が行われる。」（２ページ上左欄４行ないし１３行）
（エ）当審引用文献４の記載事項
　当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２０１０−７３７２８号公報（以下「当審引用文献４」という。）には、図面とともに、次の事項が記載されている。
　「【０００５】
　図４（１）に示される手順のうち、レイアウト設計Ｓ１０は、更に図４（２）に示す工程を含む。つまり、
（Ｓ１０１）作成するレイアウトの回路情報が記されたネットリストを読み込む工程、
（Ｓ１０２）デザインサイズの作成等のフロアプランを行う工程、
（Ｓ１０３）作成されたフロアプラン上に、マクロセルライブラリやスタンダードセルライブラリなどから読み出したセル情報に従って、ＩＯセル、マクロセル及びスタンダードセルを位置情報に従って配置する工程、
（Ｓ１０４）上述のセルに電源を供給する電源配線のレイアウトを行う工程、
（Ｓ１０５）信号配線のレイアウトを行う工程、及び、
（Ｓ１０６）ＤＲＣエラーの除去・データ変換等の後処理を行う工程
を含んでいる。
【０００６】
　上記のレイアウト設計では、自動配置配線ＣＡＤツールと呼ばれるレイアウト生成ツールが用いられる。これは、インバータ（ｉｎｖｅｒｔｅｒ）やナンド（ＮＡＮＤ）などの基本セルをデータベースに予め登録しておき、そのデータベースから所望の基本セルのデータを読み出して、所定領域に配置配線することで所望の仕様に適合する半導体集積回路の設計を得るものである。
【０００７】
　なお、上記工程Ｓ１０３で利用されるマクロセルやスタンダードセル等（即ち、ＭＯＳ等のファンクション機能を有するセル）の構造等の情報は、通常、予めレイアウトライブラリとしてのデータベースとして準備されており、自動配置配線ＣＡＤツールは、このレイアウトライブラリを参照することによりセル配置を行う。」
（オ）当審引用文献５の記載事項
　当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００９−１６４３９１号公報（以下「当審引用文献５」という。）には、図面とともに、次の事項が記載されている。
　「【０１０１】
　＜実施の形態３＞
　本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の構成を土台として構成されている。本実施の形態に係る半導体装置の断面図を、図２７に示す。図２７に示すように、本実施の形態に係る半導体装置は、図１の構成に加えて、ゲート構造Ｇ２および局所配線３１をさらに備えている。
【０１０２】
　トランジスタＴｒ１に隣接して、他のトランジスタＴｒ２が半導体基板１の上面内に形成されている。当該他のトランジスタＴｒ２は、ゲート構造Ｇ２を有する。当該ゲート構造Ｇ２は、ゲート絶縁膜３とゲート電極（第二のゲート電極と把握できる）４とから構成されている。ゲート電極４は、ゲート絶縁膜３を介して、半導体基板１上に形成されている。また、ゲート構造Ｇ２の側面にもサイドウォール膜ＳＷが形成されている。
【０１０３】
　また、局所配線３１は、第二の層間絶縁膜９内に配設されている。当該局所配設３１は、第一の層間絶縁膜７内に延設された第一のコンタクトプラグ８Ａの上面と、ゲート構造Ｇ２を構成するゲート電極４とを、電気的に接続している。
【０１０４】
　その他の構成は、実施の形態１で説明した構成と同じである。したがって、ここでの当該その他の構成の説明は、省略する。
【０１０５】
　本実施の形態に係る半導体装置は、たとえば次のような工程を含んで製造される。
【０１０６】
　まず、図２〜１３を用いて説明した方法と同様な方法により、図２８に示す所定の断面構成を有する構造体を形成する。ここで、本実施の形態では、半導体基板１の上面内に、トランジスタＴｒ１だけでなく、トランジスタＴｒ２も形成することに注目すべきである。
【０１０７】
　したがって、トランジスタＴｒ２が有するゲート構造Ｇ２等の構成とトランジスタＴｒ１が有するゲート構造Ｇ１等の構成とは、当然同じである。よって、トランジスタＴｒ２側のゲート電極４もフルシリサイド化される。また、ゲート構造Ｇ２の側面にもサイドウォール膜ＳＷが形成される。
【０１０８】
　なお、図２８の平面図である図２９に示すように、本実施の形態では、延設される第一のコンタクトプラグ８Ａのパターンが、図１４で示した第一のコンタクトプラグ８Ａのパターンと異なる。
【０１０９】
　図２８，２９に示す構造体に対して、スパッタ法またはＣＶＤ法を施す。これにより、第一の層間絶縁膜７上全面に導電性膜を成膜する。当該導電性膜としては、たとえばタングステン、ＴｉＮ、ＴａＮ等が採用可能である。その後、当該導電性膜に対して、リソグラフィーとエッチングの組み合わせ処理を施す。これにより、第一のコンタクトプラグ８Ａとゲート構造Ｇ２を構成するゲート電極４とを電気的に接続する、局所配線３１をパターニング形成する（図３０）。
【０１１０】
　その後、実施の形態１で説明した方法と同様な方法により、第二の層間絶縁膜９、第二のコンタクトプラグ１０、第三の層間絶縁膜１１、および銅配線１２等の形成を実施する。これにより、図２７に示した構造を有する半導体装置が完成する。
【０１１１】
　たとえば、トランジスタＴｒ１のソース・ドレイン領域５とトランジスタＴｒ２のゲート電極４とを電気的に接続させる方法として、次のような構成も考えられる（他の構成と称する）。当該他の構成は、当該ゲート電極４と接続するその他のコンタクトプラグを第二の層間絶縁膜９内にも形成される。また、他の構成では、第二のコンタクトプラグ１０とその他のコンタクトプラグとを接続するその他の配線が、第三の層間絶縁膜１１内に配設される。そして、第一、二のコンタクトプラグ８Ａ，１０、その他のコンタクトプラグ、およびその他の配線等を介して、前述したソース・ドレイン領域５とゲート電極４とを接続する。
【０１１２】
　これに対して、本実施の形態では、第一のコンタクトプラグ８Ａとゲート構造Ｇ２を構成するゲート電極４とを電気的に接続する、局所配線３１をさらに備えている。
【０１１３】
　したがって、他の構成において形成されていた、その他のコンタクトプラグやその他の配線を省略できる。したがって、当該省略された層間絶縁膜において、他の回路配線等のためのスペースが確保できる。これにより、上記他の構成と比較して、本実施の形態の方が、より設計の自由度を向上させることができる。
【０１１４】
　なお、本実施の形態は、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの構成に適用すると有益である。なぜなら、ＳＲＡＭでは、同一半導体基板１上に隣接して複数のトランジスタが形成され、一方のトランジスタを構成するゲート電極と他方のトランジスタを構成するソースドレイン領域とを接続する構成を有するからである。」
（カ）当審引用文献６の記載事項
　当審拒絶理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２０１２−２３８１４４号公報（以下「当審引用文献６」という。）の記載事項は、上記第３の２（２）ア（エ）において摘記したとおりである。
　イ　対比
（ア）本願発明１と当審引用発明２との対比
　ａ　当審引用発明２における「活性領域Ａｐ２」と、本願発明１における「第一アクティブ領域」とは、「第一アクティブ領域」である点において共通するといえる。
　また、当審引用発明２における「活性領域Ａｐ２」の平面配置と、本願発明１における「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」とは、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」である点において共通するといえる。
　さらに、当審引用発明２における「素子分離２」が形成された領域と、本願発明１における「分離領域」とは、「分離領域」である点において共通するといえる。
　そして、上記ア（イ）ａの当審引用文献２の記載（段落【００４１】）並びに当審引用文献２の【図３】、【図５】、【図９】及び【図１２】の記載より、当審引用発明２において、「素子分離２」が形成された領域は、「活性領域Ａｐ２」の平面配置の外側にあるといえる。
　そうすると、本願発明１と当審引用発明２は、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」を有する点、及び、「分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり」との点において共通し、後述する相違点Ｂ−１−１ないしＢ−１−３において相違するといえる。
　ｂ　当審引用発明２における「多結晶シリコン膜９からなるゲート電極Ｇ」と、本願発明１における「第一ポリシリコン構造」とは、「第一ポリシリコン構造」である点において共通するといえる。
　また、当審引用発明２における「多結晶シリコン膜９からなるゲート電極Ｇ」の平面配置と、本願発明１における「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」とは、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」である点において共通するといえる。
　さらに、上記ア（イ）ａの当審引用文献２の記載（段落【００４６】）並びに当審引用文献２の【図５】、【図９】及び【図１２】の記載より、当審引用発明２において、「多結晶シリコン膜９からなるゲート電極Ｇ」の平面配置は、「活性領域Ａｐ２」の平面配置の第一部分と重なるように設置されるといえる。
　そうすると、本願発明１と当審引用発明２は、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」を有する点、及び、「この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される」との点において共通し、後述する相違点Ｂ−１−１及びＢ−１−２において相違するといえる。
　ｃ　上記ア（イ）ａの当審引用文献２の記載（段落【００５６】）より、当審引用発明２における「配線ＭＤ２」は、金属構造であるといえるから、当審引用発明２における「配線ＭＤ２」と、本願発明１における「第一金属構造」とは、「第一金属構造」である点において共通するといえる。
　また、当審引用発明２における「配線ＭＤ２」の平面配置と、本願発明１における「第一金属構造を形成する第一金属レイアウトパターン」とは、「第一金属構造を形成する第一金属レイアウトパターン」である点において共通するといえる。
　さらに、上記ア（イ）ａの当審引用文献２の記載（段落【００５６】）並びに当審引用文献２の【図９】及び【図１２】の記載より、当審引用発明２において、「配線ＭＤ２」の平面配置は、「活性領域Ａｐ２」の平面配置の第二部分と重なるように設置されるといえる。
　そうすると、本願発明１と当審引用発明２は、「第一金属構造を形成する第一金属レイアウトパターン」を有する点、及び、「この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される」との点において共通し、後述する相違点Ｂ−１−１、Ｂ−１−２及びＢ−１−４において相違するといえる。
　ｄ　上記ア（イ）ａの当審引用文献２の記載（段落【００５９】）より、当審引用発明２における「上部電極２４」は金属構造であるといえるから、当審引用発明２における「上部電極２４」と、本願発明１における「第二金属構造」とは、「第二金属構造」である点において共通するといえる。
　また、当審引用発明２における「上部電極２４」の平面配置と、本願発明１における「第二金属構造を形成する第二金属レイアウトパターン」とは、「第二金属構造を形成する第二金属レイアウトパターン」である点において共通するといえる。
　さらに、上記ア（イ）ａの当審引用文献２の記載（段落【００５９】）及び当審引用文献２の【図１２】の記載より、当審引用発明２において、「上部電極２４」の平面配置は、「活性領域Ａｐ２」の平面配置の第一部分と重なる「多結晶シリコン膜９からなるゲート電極Ｇ」の平面配置の部分、及び、「活性領域Ａｐ２」の平面配置の第二部分と重なる「配線ＭＤ２」の平面配置の部分と重なるように設置されるといえる。
　そうすると、本願発明１と当審引用発明２は、「第二金属構造を形成する第二金属レイアウトパターン」を有する点、及び、「この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される」との点において共通し、後述する相違点Ｂ−１−１及びＢ−１−２において相違するといえる。
　ｅ　本願発明１は「データ構造」であり、当審引用発明２は「ＳＲＡＭのメモリセル」であるから、本願発明１と当審引用発明２とは「物」である点において共通し、後述する相違点Ｂ−１−１において相違するといえる。
　ｆ　以上から、本願発明１と当審引用発明２との一致点及び相違点は、以下のとおりであると認められる。
（ａ）一致点
　「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンであって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にある、第一アクティブ領域レイアウトパターンと、
　第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンであって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第一ポリシリコンレイアウトパターンと、
　第一金属構造を形成する第一金属レイアウトパターンであって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される、第一金属レイアウトパターンと、
　第二金属構造を形成する第二金属レイアウトパターンであって、この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される、第二金属レイアウトパターンと、
　を有する、物。」
（ｂ）相違点
　・相違点Ｂ−１−１
　本願発明１は「第一データ要素」ないし「第四データ要素」からなる「標準セルの製造に使用可能なデータ構造」であるのに対し、当審引用発明２は「ＳＲＡＭのメモリセル」であって、「第一データ要素」ないし「第四データ要素」からなる「標準セルの製造に使用可能なデータ構造」ではない点。
　・相違点Ｂ−１−２
　本願発明１では、「第一アクティブ領域レイアウトパターン」、「第一ポリシリコンレイアウトパターン」、「第一金属レイアウトパターン」及び「第二金属レイアウトパターン」が、「標準セル」の各構成要素を形成するレイアウトパターンであるのに対し、当審引用発明２は、「第一アクティブ領域レイアウトパターン」（「活性領域Ａｐ２」の平面配置）、「第一ポリシリコンレイアウトパターン」（「多結晶シリコン膜９からなるゲート電極Ｇ」の平面配置）、「第一金属レイアウトパターン」（「配線ＭＤ２」の平面配置）及び「第二金属レイアウトパターン」（「上部電極２４」の平面配置）が、「標準セル」の各構成要素を形成するレイアウトパターンであるとは特定しない点。
　・相違点Ｂ−１−３
　本願発明１では、「第一アクティブ領域」が「複数のフィンを備える」のに対し、当審引用発明２は、「第一アクティブ領域」（活性領域Ａｐ２）が「複数のフィンを備える」とは特定しない点。
　・相違点Ｂ−１−４
　本願発明１では、「第一アクティブ領域レイアウトパターンの第一部分」および「第一アクティブ領域レイアウトパターンの第二部分」が「複数のフィンに対応する」のに対し、当審引用発明２は、「第一アクティブ領域レイアウトパターンの第一部分」（「活性領域Ａｐ２」の平面配置のうち、「多結晶シリコン膜９からなるゲート電極Ｇ」の平面配置が重なる部分）及び「第一アクティブ領域レイアウトパターンの第二部分」（「活性領域Ａｐ２」の平面配置のうち、「配線ＭＤ２」の平面配置が重なる部分）が「複数のフィンに対応する」とは特定しない点。
（イ）本願発明４と当審引用発明１との対比
　本願発明４と当審引用発明１は、上記（２）イｇのとおり、下記（ａ）の点において一致し、下記（ｂ）の点において相違する。
（ａ）一致点
　「第一および第二部分を有する第一アクティブ領域構造と、
　前記第一アクティブ領域構造を囲む分離構造と、
　前記第一アクティブ領域構造上の第一ポリシリコン構造と、
　前記第一アクティブ領域構造の前記第一部分の真上にある第一金属構造、および、
　前記第一アクティブ領域構造上の前記第一ポリシリコン構造の部分の真上にあると共に、接触し、且つ、前記第一アクティブ領域構造の前記第一部分上の前記第一金属構造の部分と接触する第二金属構造、
　を含む半導体構造。」
（ｂ）相違点
　・相違点Ｂ−４−１
　本願発明４では、「第一アクティブ領域構造」の「第一部分」及び「第二部分」が「複数のフィンを備える」のに対し、当審引用発明１は、「第一アクティブ領域構造」（不純物層６）の「第一部分」（不純物層６のうち、真上にコンタクト２０が形成された部分）及び「第二部分」が「複数のフィンを備える」とは特定しない点。
（ウ）本願発明７と当審引用発明２との対比
　ａ　当審引用発明２における「活性領域Ａｐ２」と、本願発明７における「第一アクティブ領域」とは、「第一アクティブ領域」である点において共通するといえる。
　また、当審引用発明２における「活性領域Ａｐ２」の平面配置と、本願発明７における「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」とは、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」である点において共通するといえる。
　さらに、当審引用発明２における「素子分離２」が形成された領域と、本願発明７における「分離領域」とは、「分離領域」である点において共通するといえる。
　そして、上記ア（イ）ａの当審引用文献２の記載（段落【００４１】）並びに当審引用文献２の【図３】、【図５】、【図９】及び【図１２】の記載より、当審引用発明２において、「素子分離２」が形成された領域は、「活性領域Ａｐ２」の平面配置の外側にあるといえる。
　そうすると、本願発明７と当審引用発明２は、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」を有する点、及び、「分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり」との点において共通し、後述する相違点Ｂ−７−１ないしＢ−７−３において相違するといえる。
　ｂ　当審引用発明２における「多結晶シリコン膜９からなるゲート電極Ｇ」と、本願発明７における「第一ポリシリコン構造」とは、「第一ポリシリコン構造」である点において共通するといえる。
　また、当審引用発明２における「多結晶シリコン膜９からなるゲート電極Ｇ」の平面配置と、本願発明７における「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」とは、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」である点において共通するといえる。
　さらに、上記ア（イ）ａの当審引用文献２の記載（段落【００４６】）並びに当審引用文献２の【図５】、【図９】及び【図１２】の記載より、当審引用発明２において、「多結晶シリコン膜９からなるゲート電極Ｇ」の平面配置は、「活性領域Ａｐ２」の平面配置の第一部分と重なるように設置されるといえる。
　そうすると、本願発明７と当審引用発明２は、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」を有する点、及び、「この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される」との点において共通し、後述する相違点Ｂ−７−１及びＢ−７−２において相違するといえる。
　ｃ　上記ア（イ）ａの当審引用文献２の記載（段落【００５６】）より、当審引用発明２における「配線ＭＤ２」は、金属構造であるといえるから、当審引用発明２における「配線ＭＤ２」と、本願発明７における「第一金属構造」とは、「第一金属構造」である点において共通するといえる。
　また、当審引用発明２における「配線ＭＤ２」の平面配置と、本願発明７における「第一金属構造を形成する第一金属レイアウトパターン」とは、「第一金属構造を形成する第一金属レイアウトパターン」である点において共通するといえる。
　さらに、上記ア（イ）ａの当審引用文献２の記載（段落【００５６】）並びに当審引用文献２の【図９】及び【図１２】の記載より、当審引用発明２において、「配線ＭＤ２」の平面配置は、「活性領域Ａｐ２」の平面配置の第二部分と重なるように設置されるといえる。
　そうすると、本願発明７と当審引用発明２は、「第一金属構造を形成する第一金属レイアウトパターン」を有する点、及び、「この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される」との点において共通し、後述する相違点Ｂ−７−１、Ｂ−７−２及びＢ−７−４において相違するといえる。
　ｄ　上記ア（イ）ａの当審引用文献２の記載（段落【００５９】）より、当審引用発明２における「上部電極２４」は金属構造であるといえるから、当審引用発明２における「上部電極２４」と、本願発明７における「第二金属構造」とは、「第二金属構造」である点において共通するといえる。
　また、当審引用発明２における「上部電極２４」の平面配置と、本願発明７における「第二金属構造を形成する第二金属レイアウトパターン」とは、「第二金属構造を形成する第二金属レイアウトパターン」である点において共通するといえる。
　さらに、上記ア（イ）ａの当審引用文献２の記載（段落【００５９】）及び当審引用文献２の【図１２】の記載より、当審引用発明２において、「上部電極２４」の平面配置は、「活性領域Ａｐ２」の平面配置の第一部分と重なる「多結晶シリコン膜９からなるゲート電極Ｇ」の平面配置の部分、及び、「活性領域Ａｐ２」の平面配置の第二部分と重なる「配線ＭＤ２」の平面配置の部分と重なるように設置されるといえる。
　そうすると、本願発明７と当審引用発明２は、「第二金属構造を形成する第二金属レイアウトパターン」を有する点、及び、「この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される」との点において共通し、後述する相違点Ｂ−７−１及びＢ−７−２において相違するといえる。
　ｅ　本願発明７は「集積回路設計システム」であり、当審引用発明２は「ＳＲＡＭのメモリセル」であるから、本願発明７と当審引用発明２とは「物」である点において共通し、後述する相違点Ｂ−７−１において相違するといえる。
　ｆ　以上から、本願発明７と当審引用発明２との一致点及び相違点は、以下のとおりであると認められる。
（ａ）一致点
　「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンであって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にある、第一アクティブ領域レイアウトパターンと、
　第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンであって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第一ポリシリコンレイアウトパターンと、
　第一金属構造を形成する第一金属レイアウトパターンであって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される、第一金属レイアウトパターンと、
　第二金属構造を形成する第二金属レイアウトパターンであって、この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される、第二金属レイアウトパターンと、
　を有する、物。」
（ｂ）相違点
　・相違点Ｂ−７−１
　本願発明７は「標準セルのレイアウト設計を格納する非一時的ストレージ媒体を含」み、「非一時的ストレージ媒体に通信可能に結合され、且つ、オリジナルの回路設計、および、前記標準セルの前記レイアウト設計に基づいて、集積回路レイアウトを生成する一組の命令を実行するように設置されるハードプロセッサ、を含む集積回路設計システム」であるのに対し、当審引用発明２は「ＳＲＡＭのメモリセル」であって、「標準セルのレイアウト設計を格納する非一時的ストレージ媒体を含」み、「非一時的ストレージ媒体に通信可能に結合され、且つ、オリジナルの回路設計、および、前記標準セルの前記レイアウト設計に基づいて、集積回路レイアウトを生成する一組の命令を実行するように設置されるハードプロセッサ、を含む集積回路設計システム」ではない点。
　・相違点Ｂ−７−２
　本願発明７では、「第一アクティブ領域レイアウトパターン」、「第一ポリシリコンレイアウトパターン」、「第一金属レイアウトパターン」及び「第二金属レイアウトパターン」が、「標準セル」の各構成要素を形成するレイアウトパターンであるのに対し、当審引用発明２は、「第一アクティブ領域レイアウトパターン」（「活性領域Ａｐ２」の平面配置）、「第一ポリシリコンレイアウトパターン」（「多結晶シリコン膜９からなるゲート電極Ｇ」の平面配置）、「第一金属レイアウトパターン」（「配線ＭＤ２」の平面配置）及び「第二金属レイアウトパターン」（「上部電極２４」の平面配置）が、「標準セル」の各構成要素を形成するレイアウトパターンであるとは特定しない点。
　・相違点Ｂ−７−３
　本願発明７では、「第一アクティブ領域」が「複数のフィンを備える」のに対し、当審引用発明２は、「第一アクティブ領域」（活性領域Ａｐ２）が「複数のフィンを備える」とは特定しない点。
　・相違点Ｂ−７−４
　本願発明７では、「第一アクティブ領域レイアウトパターンの第一部分」および「第一アクティブ領域レイアウトパターンの第二部分」が「複数のフィンに対応する」のに対し、当審引用発明２は、「第一アクティブ領域レイアウトパターンの第一部分」（「活性領域Ａｐ２」の平面配置のうち、「多結晶シリコン膜９からなるゲート電極Ｇ」の平面配置が重なる部分）及び「第一アクティブ領域レイアウトパターンの第二部分」（「活性領域Ａｐ２」の平面配置のうち、「配線ＭＤ２」の平面配置が重なる部分）が「複数のフィンに対応する」とは特定しない点。
（エ）本願発明９と当審引用発明２との対比
　ａ　当審引用発明２における「活性領域Ａｐ２」と、本願発明９における「第一アクティブ領域」とは、「第一アクティブ領域」である点において共通するといえる。
　また、当審引用発明２における「活性領域Ａｐ２」の平面配置と、本願発明９における「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」とは、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」である点において共通するといえる。
　さらに、当審引用発明２における「素子分離２」が形成された領域と、本願発明９における「分離領域」とは、「分離領域」である点において共通するといえる。
　そして、上記ア（イ）ａの当審引用文献２の記載（段落【００４１】）並びに当審引用文献２の【図３】、【図５】、【図９】及び【図１２】の記載より、当審引用発明２において、「素子分離２」が形成された領域は、「活性領域Ａｐ２」の平面配置の外側にあるといえる。
　そうすると、本願発明９と当審引用発明２は、「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターン」を有する点、及び、「分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にあり」との点において共通し、後述する相違点Ｂ−９−１ないしＢ−９−３において相違するといえる。
　ｂ　当審引用発明２における「多結晶シリコン膜９からなるゲート電極Ｇ」と、本願発明９における「第一ポリシリコン構造」とは、「第一ポリシリコン構造」である点において共通するといえる。
　また、当審引用発明２における「多結晶シリコン膜９からなるゲート電極Ｇ」の平面配置と、本願発明９における「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」とは、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」である点において共通するといえる。
　さらに、上記ア（イ）ａの当審引用文献２の記載（段落【００４６】）並びに当審引用文献２の【図５】、【図９】及び【図１２】の記載より、当審引用発明２において、「多結晶シリコン膜９からなるゲート電極Ｇ」の平面配置は、「活性領域Ａｐ２」の平面配置の第一部分と重なるように設置されるといえる。
　そうすると、本願発明９と当審引用発明２は、「第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターン」を有する点、及び、「この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される」との点において共通し、後述する相違点Ｂ−９−１及びＢ−９−２において相違するといえる。
　ｃ　上記ア（イ）ａの当審引用文献２の記載（段落【００５６】）より、当審引用発明２における「配線ＭＤ２」は、金属構造であるといえるから、当審引用発明２における「配線ＭＤ２」と、本願発明９における「第一金属構造」とは、「第一金属構造」である点において共通するといえる。
　また、当審引用発明２における「配線ＭＤ２」の平面配置と、本願発明９における「第一金属構造を形成する第一金属レイアウトパターン」とは、「第一金属構造を形成する第一金属レイアウトパターン」である点において共通するといえる。
　さらに、上記ア（イ）ａの当審引用文献２の記載（段落【００５６】）並びに当審引用文献２の【図９】及び【図１２】の記載より、当審引用発明２において、「配線ＭＤ２」の平面配置は、「活性領域Ａｐ２」の平面配置の第二部分と重なるように設置されるといえる。
　そうすると、本願発明９と当審引用発明２は、「第一金属構造を形成する第一金属レイアウトパターン」を有する点、及び、「この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される」との点において共通し、後述する相違点Ｂ−９−１、Ｂ−９−２及びＢ−９−４において相違するといえる。
　ｄ　上記ア（イ）ａの当審引用文献２の記載（段落【００５９】）より、当審引用発明２における「上部電極２４」は金属構造であるといえるから、当審引用発明２における「上部電極２４」と、本願発明９における「第二金属構造」とは、「第二金属構造」である点において共通するといえる。
　また、当審引用発明２における「上部電極２４」の平面配置と、本願発明９における「第二金属構造を形成する第二金属レイアウトパターン」とは、「第二金属構造を形成する第二金属レイアウトパターン」である点において共通するといえる。
　さらに、上記ア（イ）ａの当審引用文献２の記載（段落【００５９】）及び当審引用文献２の【図１２】の記載より、当審引用発明２において、「上部電極２４」の平面配置は、「活性領域Ａｐ２」の平面配置の第一部分と重なる「多結晶シリコン膜９からなるゲート電極Ｇ」の平面配置の部分、及び、「活性領域Ａｐ２」の平面配置の第二部分と重なる「配線ＭＤ２」の平面配置の部分と重なるように設置されるといえる。
　そうすると、本願発明９と当審引用発明２は、「第二金属構造を形成する第二金属レイアウトパターン」を有する点、及び、「この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される」との点において共通し、後述する相違点Ｂ−９−１及びＢ−９−２において相違するといえる。
　ｅ　本願発明９は「方法」であり、当審引用発明２は「ＳＲＡＭのメモリセル」であるから、本願発明９と当審引用発明２とは「技術思想」である点において共通し、後述する相違点Ｂ−９−１において相違するといえる。
　ｆ　以上から、本願発明９と当審引用発明２との一致点及び相違点は、以下のとおりであると認められる。
（ａ）一致点
　「第一アクティブ領域を形成する第一アクティブ領域レイアウトパターンであって、分離領域は、少なくとも前記第一アクティブ領域レイアウトパターンの外側にある、第一アクティブ領域レイアウトパターンと、
　第一ポリシリコン構造を形成する第一ポリシリコンレイアウトパターンであって、この第一ポリシリコンレイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第一部分と重なるように設置される、第一ポリシリコンレイアウトパターンと、
　第一金属構造を形成する第一金属レイアウトパターンであって、この第一金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの第二部分と重なるように設置される、第一金属レイアウトパターンと、
　第二金属構造を形成する第二金属レイアウトパターンであって、この第二金属レイアウトパターンは、前記第一アクティブ領域レイアウトパターンの前記第一部分と重なる前記第一ポリシリコンレイアウトパターンの部分、および、前記第一アクティブ領域レイアウトパターンの前記第二部分と重なる前記第一金属レイアウトパターンの部分と重なるように設置される、第二金属レイアウトパターンと、
　を有する、技術思想。」
（ｂ）相違点
　・相違点Ｂ−９−１
　本願発明９は「第一データ要素」ないし「第四データ要素」を生成する工程を含む「標準セルの製造に使用可能なデータ構造を生成する方法」であるのに対し、当審引用発明２は「ＳＲＡＭのメモリセル」であって、「第一データ要素」ないし「第四データ要素」を生成する工程を含む「標準セルの製造に使用可能なデータ構造を生成する方法」ではない点。
　・相違点Ｂ−９−２
　本願発明９では、「第一アクティブ領域レイアウトパターン」、「第一ポリシリコンレイアウトパターン」、「第一金属レイアウトパターン」及び「第二金属レイアウトパターン」が、「標準セル」の各構成要素を形成するレイアウトパターンであるのに対し、当審引用発明２は、「第一アクティブ領域レイアウトパターン」（「活性領域Ａｐ２」の平面配置）、「第一ポリシリコンレイアウトパターン」（「多結晶シリコン膜９からなるゲート電極Ｇ」の平面配置）、「第一金属レイアウトパターン」（「配線ＭＤ２」の平面配置）及び「第二金属レイアウトパターン」（「上部電極２４」の平面配置）が、「標準セル」の各構成要素を形成するレイアウトパターンであるとは特定しない点。
　・相違点Ｂ−９−３
　本願発明９では、「第一アクティブ領域」が「複数のフィンを備える」のに対し、当審引用発明２は、「第一アクティブ領域」（活性領域Ａｐ２）が「複数のフィンを備える」とは特定しない点。
　・相違点Ｂ−９−４
　本願発明９では、「第一アクティブ領域レイアウトパターンの第一部分」および「第一アクティブ領域レイアウトパターンの第二部分」が「複数のフィンに対応する」のに対し、当審引用発明２は、「第一アクティブ領域レイアウトパターンの第一部分」（「活性領域Ａｐ２」の平面配置のうち、「多結晶シリコン膜９からなるゲート電極Ｇ」の平面配置が重なる部分）及び「第一アクティブ領域レイアウトパターンの第二部分」（「活性領域Ａｐ２」の平面配置のうち、「配線ＭＤ２」の平面配置が重なる部分）が「複数のフィンに対応する」とは特定しない点。
　ウ　判断
（ア）本願発明１について
　当審引用文献１ないし６には、相違点Ｂ−１−３及びＢ−１−４に係る構成について、記載も示唆もされていない。
　また、当審引用発明２において、相違点Ｂ−１−３及びＢ−１−４に係る構成を採用する動機付けを見いだすことができない。
　したがって、相違点Ｂ−１−１及びＢ−１−２について検討するまでもなく、本願発明１は、当審引用発明２並びに当審引用文献１及び当審引用文献３ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（イ）本願発明２及び３について
　本願発明２及び３は本願発明１の発明特定事項を全て有する発明である。
　してみれば、本願発明１が、当審引用発明２並びに当審引用文献１及び当審引用文献３ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明２及び３は、当審引用発明２並びに当審引用文献１及び当審引用文献３ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（ウ）本願発明４について
　当審引用文献１ないし６には、相違点Ｂ−４−１に係る構成について、記載も示唆もされていない。
　また、当審引用発明１において、相違点Ｂ−４−１に係る構成を採用する動機付けを見いだすことができない。
　したがって、本願発明４は、当審引用発明１及び当審引用文献２ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（エ）本願発明５及び６について
　本願発明５及び６は本願発明４の発明特定事項を全て有する発明である。
　してみれば、本願発明４が、当審引用発明１及び当審引用文献２ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明５及び６は、当審引用発明１及び当審引用文献２ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（オ）本願発明７について
　当審引用文献１ないし６には、相違点Ｂ−７−３及びＢ−７−４に係る構成について、記載も示唆もされていない。
　また、当審引用発明２において、相違点Ｂ−７−３及びＢ−７−４に係る構成を採用する動機付けを見いだすことができない。
　したがって、相違点Ｂ−７−１及びＢ−７−２について検討するまでもなく、本願発明７は、当審引用発明２並びに当審引用文献１及び当審引用文献３ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（カ）本願発明８について
　本願発明８は本願発明７の発明特定事項を全て有する発明である。
　してみれば、本願発明７が、当審引用発明２並びに当審引用文献１及び当審引用文献３ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明８は、当審引用発明２並びに当審引用文献１及び当審引用文献３ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（キ）本願発明９について
　当審引用文献１ないし６には、相違点Ｂ−９−３及びＢ−９−４に係る構成について、記載も示唆もされていない。
　また、当審引用発明２において、相違点Ｂ−９−３及びＢ−９−４に係る構成を採用する動機付けを見いだすことができない。
　したがって、相違点Ｂ−９−１及びＢ−９−２について検討するまでもなく、本願発明９は、当審引用発明２並びに当審引用文献１及び当審引用文献３ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（ク）本願発明１０について
　本願発明１０は本願発明９の発明特定事項を全て有する発明である。
　してみれば、本願発明９が、当審引用発明２並びに当審引用文献１及び当審引用文献３ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明１０は、当審引用発明２並びに当審引用文献１及び当審引用文献３ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
　エ　理由３（進歩性）についてのまとめ
　以上のとおり、本願発明１ないし１０は、当審引用文献１ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえないから、当審拒絶理由の「３．理由３（進歩性）について」に示した理由によっては、本願を拒絶することはできない。
（４）理由４（新規事項）について
　当審拒絶理由の４．において、平成２８年３月１０日付け手続補正書による補正後の段落【０００５】に「本発明によれば、ポリシリコン構造の真上の標準セル金属構造を提供することにより、セル面積の最小化が可能となるので、レイアウト設計を容易にし、製造コストを低減することができる。」と記載されているが、願書に最初に添付した明細書、特許請求の範囲又は図面には、セル面積の最小化が可能となること、レイアウト設計を容易にすること、及び製造コストを低減することについては、記載されていないから、平成２８年３月１０日付け手続補正書でした補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものでない旨が指摘された。
　これに対し、平成２９年６月３０日付け手続補正により、段落【０００５】の「本発明によれば、ポリシリコン構造の真上の標準セル金属構造を提供することにより、セル面積の最小化が可能となるので、レイアウト設計を容易にし、製造コストを低減することができる。」との記載が「本発明によれば、ポリシリコン構造の真上の標準セル金属構造を提供
することができる
　３　当審拒絶理由についてのまとめ
　以上のとおり、当審拒絶理由の理由１ないし４によっては、本願を拒絶することはできない。
　そうすると、もはや、当審拒絶理由によって本願を拒絶することはできない。
第５　結言
　以上のとおり、原査定の理由及び当審拒絶理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。