(57)【要約】【課題】ビット線方向のセル間干渉を解消する不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、半導体基板１と、半導体基板１を複数の素子領域に分離する素子分離絶縁膜２と、半導体基板１の素子領域上に形成されたトンネル絶縁膜３と、トンネル絶縁膜３上に形成されたフローティングゲート電極４と、積層絶縁膜５を介して、フローティングゲート電極４上及びチャネル幅方向に隣接するフローティングゲート電極４間に形成された第１コントロールゲート電極６と、半導体基板１の素子領域のチャネル幅方向に面する側面に形成されたアシスト絶縁膜７と、アシスト絶縁膜７を介して、複数の素子領域間に形成された第２コントロールゲート電極８と、を備えている。【選択図】図１
2011023637.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板を複数の素子領域に分離する素子分離絶縁膜と、
前記半導体基板の素子領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたフローティングゲート電極と、
積層絶縁膜を介して、前記フローティングゲート電極上及びチャネル幅方向に隣接するフローティングゲート電極間に形成された第１コントロールゲート電極と、
前記半導体基板の素子領域のチャネル幅方向に面する側面に形成されたアシスト絶縁膜と、
前記アシスト絶縁膜を介して、複数の素子領域間に形成された第２コントロールゲート電極と、
を備えていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
読み出し動作において、前記第１及び第２コントロールゲート電極に同一の読み出し電圧が印加される請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
書き込み動作において、前記第１コントロールゲート電極に第１書き込み電圧が印加され、前記第２コントロールゲート電極に前記第１書き込み電圧とは異なる第２書き込み電圧が印加される請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２コントロールゲート電極は、その上面が前記チャネル領域の上面よりも上部に位置するように形成される請求項１乃至３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上にストッパ絶縁膜を形成し、
前記半導体基板を複数の素子領域に分離する素子分離絶縁膜を形成し、
前記半導体基板のアクティブエリアのチャネル領域の側面が露出するように、前記素子分離絶縁膜を所定の深さまでエッチバックし、
前記チャネル領域の側面、前記ストッパ絶縁膜上、及び前記素子分離絶縁膜上にアシスト絶縁膜を形成し、
前記アシスト絶縁膜を介して、複数の前記素子領域間に第２コントロールゲート電極を形成し、
前記半導体基板の素子領域上にトンネル絶縁膜を形成し、
前記トンネル絶縁膜上にフローティングゲート電極を形成し、
前記フローティングゲート電極及び前記第２コントロールゲート電極上に積層絶縁膜を形成し、
前記積層絶縁膜上に第１コントロールゲート電極を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関し、特に、フローティングゲート電極とコントロールゲート電極を有する不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、メモリセルトランジスタの微細化が進んだことによって、隣接するメモリセルトランジスタのピッチが狭くなっている。その結果、隣接するメモリセルトランジスタ同士が干渉する現象（以下、「セル間干渉」という）が発生し易くなっている。
【０００３】
セル間干渉は、フローティングゲートタイプのメモリセルトランジスタにおいて、任意のメモリセルトランジスタへのデータの書き込みを行った後に、そのメモリセルトランジスタに隣接するメモリセルトランジスタへのデータの書き込みを行った場合に、最初に書き込みが行われたメモリセルトランジスタの閾値が上昇して見える現象である。一般的に、セル間干渉は、メモリセルトランジスタからデータの読み出しを行うときのエラー（以下、「読み出しエラー」という）の原因となる。
【０００４】
これに対して、セル間干渉を防ぐために、メモリセルトランジスタ間にシールド電極を有する不揮発性半導体記憶装置が知られている（特許文献１を参照）。
【０００５】
しかしながら、特許文献１の不揮発性半導体記憶装置は、いわゆるワード線方向について、メモリセルトランジスタ間に形成されたシールド電極を有しているが、ビット線方向については考慮されていない。従って、セル間干渉の解決手段としては不十分である。
【０００６】
特に、多値のメモリセルトランジスタでは、ゲート電極下のチャネル領域にのみ電流が流れるので、相互コンダクタンスが低くなり、読み出し動作時の読み出し電流が極めて小さい状態となる。その結果、メモリセルトランジスタの記憶状態を正常に判定することが難しくなるので、読み出しエラーが発生し易くなる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−１８８２８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ビット線方向のセル間干渉を解消する不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１態様によれば、
半導体基板と、
前記半導体基板を複数の素子領域に分離する素子分離絶縁膜と、
前記半導体基板の素子領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたフローティングゲート電極と、
積層絶縁膜を介して、前記フローティングゲート電極上及びチャネル幅方向に隣接するフローティングゲート電極間に形成された第１コントロールゲート電極と、
前記半導体基板の素子領域のチャネル幅方向に面する側面に形成されたアシスト絶縁膜と、
前記アシスト絶縁膜を介して、複数の素子領域間に形成された第２コントロールゲート電極と、
を備えていることを特徴とする不揮発性半導体記憶装置
が提供される。
【００１０】
本発明の第２態様によれば、
半導体基板上にストッパ絶縁膜を形成し、
前記半導体基板を複数の素子領域に分離する素子分離絶縁膜を形成し、
前記半導体基板のアクティブエリアのチャネル領域の側面が露出するように、前記素子分離絶縁膜を所定の深さまでエッチバックし、
前記チャネル領域の側面、前記ストッパ絶縁膜上、及び前記素子分離絶縁膜上にアシスト絶縁膜を形成し、
前記アシスト絶縁膜を介して、複数の前記素子領域間に第２コントロールゲート電極を形成し、
前記半導体基板の素子領域上にトンネル絶縁膜を形成し、
前記トンネル絶縁膜上にフローティングゲート電極を形成し、
前記フローティングゲート電極及び前記第２コントロールゲート電極上に積層絶縁膜を形成し、
前記積層絶縁膜上に第１コントロールゲート電極を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法
が提供される。
【発明の効果】
【００１１】
本発明によれば、ビット線方向のセル間干渉を解消することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図２】本発明の実施形態の変形例に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図３】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法における一工程を示す断面図である。
【図４】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法における図３に続く工程を示す断面図である。
【図５】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法における図４に続く工程を示す断面図である。
【図６】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法における図５に続く工程を示す断面図である。
【図７】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法における図６に続く工程を示す断面図である。
【図８】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法における図７に続く工程を示す断面図である。
【図９】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法における図８に続く工程を示す断面図である。
【図１０】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法における図９に続く工程を示す断面図である。
【図１１】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法における図１０に続く工程を示す断面図である。
【図１２】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法における図１１に続く工程を示す断面図である。
【図１３】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法における図１２に続く工程を示す断面図である。
【図１４】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法における図１３に続く工程を示す断面図である。
【図１５】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法における図１４に続く工程を示す断面図である。
【図１６】図１（Ｂ）の破線Ｂが示す領域の拡大図である。
【図１７】本発明の実施形態の動作例１の比較例を説明するためのグラフである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１４】
本発明の実施形態に係る不揮発性半導体記憶装置の構造について説明する。図１は、本発明の実施形態に係る不揮発性半導体記憶装置の構造を示す断面図である。図１において、（Ａ）は、本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構造を示す平面図であり、（Ｂ）は、（Ａ）の破線Ａに沿った方向の断面を示す断面図である。
【００１５】
図１（Ａ）に示す本発明の実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイにおいて、ビット線（図示せず）に接続されるビット線コンタクトＢＣと、ビット線が延びる方向（図１（Ａ）のＹ方向）について離間して形成された複数の第１コントロールゲート電極６と、コントロールゲートが延びる方向（図１（Ａ）のＸ方向）について積層絶縁膜５及び素子領域を介して形成された複数の第２コントロールゲート電極８（側壁ゲート電極）と、を備えている。以下、Ｘ方向をビット線方向又はチャネル幅方向と称し、Ｙ方向をワード線方向又はチャネル長方向と称する。
【００１６】
図１（Ｂ）に示す本発明の実施形態に係る不揮発性半導体記憶装置は、図１（Ａ）の線Ａ−Ａ方向の断面において、半導体（シリコン）基板１と、チャネル幅方向（図１（Ｂ）のＸ方向）について半導体基板１を複数の素子領域に分離する素子分離絶縁膜（例えば、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）膜）２と、半導体基板１の素子領域上に形成されたトンネル絶縁膜３と、トンネル絶縁膜３上であってチャネル幅方向に離間して形成されたフローティングゲート電極（例えば、ポリシリコン）４と、チャネル幅方向に連続してフローティングゲート電極４を覆うように形成された積層絶縁膜（例えば、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜）５と、積層絶縁膜５を介して、フローティングゲート電極４上及びチャネル幅方向に隣接するフローティングゲート電極４間に形成された第１コントロールゲート電極６と、半導体基板１の素子領域のチャネル幅方向に面する側面に形成されたアシスト絶縁膜（例えば、ＯＮＯ膜）７と、アシスト絶縁膜７を介して、複数の素子領域間に形成された第２コントロールゲート電極（例えば、ポリシリコン）８と、積層絶縁膜５上に形成された金属層（例えば、タングステンシリコン）９と、金属層９上に形成されたＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜１０と、を備えている。アシスト絶縁膜７の中層の窒化膜は、窒化膜トラップ層である。第２コントロールゲート電極８は、その上面が半導体基板１の表面に形成されたチャネル領域の上面よりも上部に位置する。
【００１７】
すなわち、本発明の実施形態に係る不揮発性半導体記憶装置では、基板アクティブエリアのチャネル領域がフローティングゲート電極４の下部だけでなく、フローティングゲート電極４の側壁にも形成される。フローティングゲート電極４の側壁に形成されるチャネル領域は窒化膜に電子をトラップさせる事により不揮発性メモリセルトランジスタとして動作する。このことは、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型の不揮発性メモリセルトランジスタを基板アクティブエリアの側壁に形成することを意味する。
【００１８】
なお、本発明の実施形態の変形例に係る不揮発性半導体記憶装置は、図２に示すように、図１（Ｂ）に示すフローティングゲート電極４の代わりに、窒化膜に電子をトラップさせることによって不揮発性メモリセルトランジスタとして動作するＳＯＮＯＳ型の不揮発性メモリセルトランジスタを備えても良い。この場合には、積層絶縁膜５は、ＯＮＯ膜−シリコン窒化膜−高誘電体膜（例えば、アルミナ）又はシリコン酸化膜−シリコン窒化膜−高誘電体膜を備える積層絶縁膜５’に置き換えられる。
【００１９】
本発明の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図３乃至図１５は、本発明の実施形態に係る不揮発性半導体記憶装置の製造方法における各工程を示す断面図である。図３乃至図１５において、（Ａ）はメモリセルトランジスタ領域の断面を示す断面図であり、（Ｂ）は周辺トランジスタ領域の断面を示す断面図である。
【００２０】
図３（Ａ）及び（Ｂ）に示すメモリセルトランジスタ領域及び周辺回路トランジスタ領域では、半導体基板１上にストッパ絶縁膜となる窒化膜ＳｉＮを堆積する。窒化膜ＳｉＮの厚さは、３００乃至３５０ｎｍの厚さである。次に、リソグラフィープロセスによって、半導体基板１を複数の素子領域に分離する素子分離絶縁膜２を形成する。各素子領域の深さは、半導体基板１の表面から１００乃至５００ｎｍである。次に、リソグラフィープロセスにおいて発生したダメージを回復させるために、後酸化プロセスによって、後酸化膜（図示せず）を形成する。次に、素子分離領域に、例えばシリコン酸化膜又は絶縁性の塗布膜を埋め込む。その後、窒化膜ＳｉＮをストッパとして用いる化学機械的研磨（以下、「ＣＰＭ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）」という）プロセスによって、素子分離絶縁膜２の平坦化を行う。その結果、半導体基板１に素子領域が形成される。なお、本発明の実施形態では、図３（Ａ）に示すメモリセルトランジスタ領域の素子分離絶縁膜２の深さ及び幅は、図３（Ｂ）に示す周辺回路トランジスタ領域とは異なっていても良い。
【００２１】
次に、図４（Ａ）に示すメモリセルトランジスタ領域では、窒化膜ＳｉＮと選択比のあるエッチングプロセスによって、半導体基板１の基板アクティブエリアのチャネル領域の側面が露出するように、素子分離絶縁膜２のエッチバックを行う。このとき、図４（Ｂ）に示す周辺回路トランジスタ領域では、エッチバックを行う必要がないので、全体を覆うようにレジスト２０を形成する。
【００２２】
次に、図５（Ａ）及び（Ｂ）に示す周辺回路トランジスタ領域では、レジスト２０を削除する。その後、メモリセルトランジスタ領域及び周辺回路トランジスタ領域では、基板アクティブエリアの側壁メモリ部となるアシスト絶縁膜７を堆積する。すなわち、アシスト絶縁膜７は、チャネル領域の側面、窒化膜ＳｉＮ上、及び素子分離絶縁膜２上に連続して形成される。アシスト絶縁膜７は、例えば、ＯＮＯ膜であり、上層の酸化膜の膜厚が１５ｎｍ乃至３０ｎｍであり、中層の窒化膜の膜厚が４乃至１０ｎｍであり、下層の酸化膜の膜厚は２乃至４ｎｍである。
【００２３】
次に、図６（Ａ）及び（Ｂ）に示すメモリセルトランジスタ領域及び周辺回路トランジスタ領域では、側壁ゲート電極及びセル間干渉のシールドとしての役割を果たす第２コントロールゲート電極８となるポリシリコンを堆積する。すなわち、第２コントロールゲート電極８は、アシスト絶縁膜７を介して、複数の素子領域間に形成される。
【００２４】
次に、図７（Ａ）及び（Ｂ）に示すメモリセルトランジスタ領域及び周辺回路トランジスタ領域では、窒化膜ＳｉＮをストッパとして用いるＣＭＰプロセスによって、第２コントロールゲート電極８となるポリシリコンの平坦化を行う。このとき、図７（Ｂ）に示すように、周辺回路トランジスタ領域では、窒化膜の上面と素子分離絶縁膜２の上面が同じ高さに位置するので、ＣＭＰプロセスによって、第２コントロールゲート電極８となるポリシリコンの平坦化が行われたときに、アシスト絶縁膜７及び第２コントロールゲート電極８となるポリシリコンは除去される。なお、アシスト絶縁膜７に含まれる窒化膜は膜厚が４乃至１０ｎｍと薄いので、このポリシリコンの平坦化工程において、窒化膜ＳｉＮ、第２コントロールゲート電極８、及び素子分離絶縁膜２上に形成されたアシスト絶縁膜７は除去される。
【００２５】
次に、図８（Ａ）及び（Ｂ）に示すメモリセルトランジスタ領域及び周辺回路トランジスタ領域では、フローティングゲートを形成するときのＣＭＰプロセスのストッパとして用いられる酸化膜ＳｉＯ２を堆積する。次に、フォトレジスト２１を形成する。次に、フォトレジスト２１をマスクとして用いるリソグラフィープロセスによって、開口部を形成する。このとき、開口部は、合わせずれを考慮して、基板アクティブエリアの幅よりも広くなるように形成される。
【００２６】
次に、図９（Ａ）及び（Ｂ）に示すメモリセルトランジスタ領域及び周辺回路トランジスタ領域では、エッチングプロセスによって、窒化膜ＳｉＮが露出するまで酸化膜ＳｉＯ２を除去する。
【００２７】
次に、図１０（Ａ）及び（Ｂ）に示すメモリセルトランジスタ領域及び周辺回路トランジスタ領域では、窒化膜ＳｉＮを除去する。ここで、メモリセルトランジスタ領域においては、半導体基板１から露出したアシスト絶縁膜７（すなわち、アシスト絶縁膜７のうち窒化膜ＳｉＮと接していた部分）も除去される場合がある。次に、トンネル絶縁膜３となるシリコン酸化膜を堆積する。その後、フローティングゲート電極４となるポリシリコンを堆積する。すなわち、トンネル絶縁膜３は、半導体基板１の素子領域上に形成され、フローティングゲート電極４となるポリシリコンは、トンネル絶縁膜３上に形成される。なお、本発明の実施形態では、トンネル絶縁膜３は、第２コントロールゲート電極８の上部側面にも形成される場合がある。
【００２８】
次に、図１１（Ａ）に示すメモリセルトランジスタ領域では、全面をレジスト２２で覆う。このとき、図１１（Ｂ）に示す周辺回路トランジスタに用いられるゲート絶縁膜に必要な膜厚は、メモリセルトランジスタのトンネル酸化膜３に必要な膜厚と異なるので、メモリセルトランジスタ領域をレジスト（図示せず）で覆い、フローティングゲート電極４となるポリシリコン及びトンネル絶縁膜３を除去する。レジストを除去した後、周辺回路トランジスタ用のゲート絶縁膜３’及び下層ゲート電極４’となるポリシリコンを堆積する。
【００２９】
次に、図１２（Ａ）及び（Ｂ）に示すメモリセルトランジスタ領域及び周辺回路トランジスタ領域では、酸化膜ＳｉＯ２をストッパとして用いるＣＭＰプロセスによって、フローティングゲート電極４及び下層ゲート電極４’となるポリシリコン及びの平坦化を行う。次に、エッチングプロセスによって、酸化膜ＳｉＯ２を除去する。
【００３０】
次に、図１３（Ａ）及び（Ｂ）に示すメモリセルトランジスタ領域及び周辺回路トランジスタ領域では、第１コントロールゲート電極６（後述する）とフローティングゲート電極４、及び上層ゲート電極６’（後述する）と下層ゲート電極４’の絶縁のための積層絶縁膜５を堆積する。すなわち、積層絶縁膜５は、メモリセルトランジスタ領域においては、フローティングゲート電極４となるポリシリコン及び第２コントロールゲート電極８となるポリシリコン上に連続して形成される。
【００３１】
次に、図１４（Ａ）及び（Ｂ）に示すメモリセルトランジスタ領域及び周辺回路トランジスタ領域では、第１コントロールゲート電極６及び上層ゲート電極６’となるポリシリコンを堆積する。このとき、図１４（Ｂ）に示す周辺回路トランジスタ領域では、積層絶縁膜５が不要であるので、メモリセルトランジスタ領域をレジスト（図示せず）で覆い、エッチングプロセスによって上層ゲート電極６’となるポリシリコン及び積層絶縁膜５の一部を除去し、上層ゲート電極６’となるポリシリコンを堆積している。すなわち、第１コントロールゲート電極６は、積層絶縁膜５上に形成され、上層ゲート電極６’となるポリシリコンは、下層ゲート電極４’及び積層絶縁膜５上に形成される。
【００３２】
次に、図１５（Ａ）及び（Ｂ）に示すメモリセルトランジスタ領域及び周辺回路トランジスタ領域では、第１コントロールゲート電極６及び上層ゲート電極６’となるポリシリコン上に金属層９を堆積し、金属層９上にＴＥＯＳ膜１０を堆積する。
【００３３】
以上のとおり、図３乃至図１５に示す工程によって、図１に示す本発明の実施形態に係る不揮発性半導体記憶装置が製造される。
【００３４】
本発明の実施形態に係る不揮発性半導体記憶装置の動作について説明する。図１６（Ａ）及び（Ｂ）は、図１（Ｂ）の破線Ｂが示す領域の拡大図である。
【００３５】
本発明の実施形態に係る不揮発性半導体記憶装置の読み出し動作では、図１６（Ａ）及び（Ｂ）に示す第１コントロールゲート電極６は、フローティングゲート電極４を制御するための電極として動作し、第２コントロールゲート電極８は、アシスト絶縁膜７の窒化膜トラップ層を制御するための電極として動作する。このとき、図１６（Ａ）に示す基板アクティブエリアのフローティングゲート電極４の下部に形成されたチャネル領域（以下、「フローティングゲートチャネル領域」という）１ａは、第１コントロールゲート電極６によって制御される。図１６（Ｂ）に示す側壁ゲートに形成されたチャネル領域（以下、「側壁ゲートチャネル領域」という）１ｂ及び１ｃは、第２コントロールゲート電極８によって制御される。すなわち、フローティングゲート電極４とアシスト絶縁膜７の窒化膜トラップ層とがそれぞれ独立に制御される。また、書き込み動作及び消去動作でも、フローティングゲート電極４とアシスト絶縁膜７の窒化膜トラップ層とは、独立して制御することが可能となる。
【００３６】
本発明の実施形態に係る不揮発性半導体記憶装置が４値の不揮発性半導体記憶装置である場合の動作原理について説明する。
【００３７】
（動作例１）フローティングゲート電極とアシスト絶縁膜を１つのメモリセルとして使用する場合
フローティングゲート電極４に対する書き込み動作では、例えば、ソース電圧及び基板電圧が何れも０［Ｖ］であり、第１コントロールゲート電極６に印加する電圧（以下、「第１コントロールゲート電圧」という）及びドレイン電圧に任意の電位（ソース電圧及び基板電圧よりも高い電位（正の電位））が与えられるような電位関係において、チャネルホットキャリアによってフローティングゲート電極４に電子が注入される。このとき、アシスト絶縁膜７の窒化膜トラップ層にもチャネルホットキャリアによって電子が注入されるように、第２コントロールゲート電極８に印加する電圧（以下、「第２コントロールゲート電圧」という）を設定する。すなわち、第１コントロールゲート電極６に、所定の第１書き込み電圧が印加され、第２コントロールゲート電極８に第２書き込み電圧が印加される。これらは１回のシーケンスで行われる。なお、ゲート電圧を変化させ、フローティングゲート電極４及びアシスト絶縁膜７に注入される電子の注入量を調整することによって、４値の不揮発性半導体記憶装置が実現される。なお、第１書き込み電圧と第２書き込み電圧とは、同じ値であっても良いし、異なる値であっても良い。
【００３８】
フローティングゲート電極４に対する消去動作では、例えば、第１コントロールゲート電圧が０［Ｖ］であり、ソースがフローティング状態（ＯＰＥＮ状態）であり、ドレイン電圧及び基板電圧が０［Ｖ］より高い同電位（例えば、２０［Ｖ］）となるような電位関係において、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル効果によってフローティングゲート電極４の電子が引き抜かれる。このとき、アシスト絶縁膜７の窒化膜トラップ層にホールが注入されるように、第２コントロールゲート電圧が設定される。すなわち、第１コントロールゲート電極と第２コントロールゲート電圧を同電位にする。これらは１回のシーケンスで行われる。
【００３９】
フローティングゲート電極４に対する読み出し動作では、例えば、ドレイン電圧が３［Ｖ］であり、ソース電圧及び基板電位が何れも０［Ｖ］となるような電位関係において、側壁ゲート電圧が第１コントロールゲート電圧と等しくなるように読み出し電圧を設定する。この読み出し電圧は、読み出すデータに応じて任意に変化する。すなわち、第１コントロールゲート電極６及び第２コントロールゲート電極８に同一の読み出し電圧が印加される。ここで、メモリセルトランジスタをオン状態にする読み出し電圧が第１コントロールゲート電極６及び第２コントロールゲート電極８に印加されたとき、通常のチャネル領域に加えて、図１６（Ｂ）に示すアシスト絶縁膜７の窒化膜トラップ層に側壁ゲートチャネル領域１ｂ及び１ｃが形成される。すなわち、通常のチャネル領域に加えて、この側壁ゲートチャネル領域１ｂにも電流が流れることによって、相互コンダクタンスが高くなり、読み出し動作時の読み出し電流が極めて大きい状態となる。換言すると、動作例１では、いわゆる読み出し動作のマージンが広がる。
【００４０】
（動作例２）フローティングゲート電極とアシスト絶縁膜を別々のメモリセルとして使用する場合
フローティングゲート電極４に対する書き込み動作では、例えば、ソース電圧及び基板電圧が何れも０［Ｖ］であり、第１コントロールゲート電圧及びドレイン電圧に正の電位が与えられるような電位関係において、チャネルホットキャリアによってフローティングゲート電極４に電子が注入される。このとき、アシスト絶縁膜７の窒化膜トラップ層にはチャネルホットキャリアによって電子が注入されないように、第２コントロールゲート電圧が設定される。例えば、第２コントロールゲート電極８をフローティング状態にする。
【００４１】
図１６（Ｂ）に示す第２コントロールゲート電極８の両側に設けられた側壁ゲートチャネル領域１ｂ及び１ｃに接するアシスト絶縁膜７の窒化膜トラップ層に対する書き込み動作では、例えば、ソース電圧及び基板電圧が何れも０［Ｖ］であり、第２コントロールゲート電圧及びドレイン電圧に正の電位が与えられるような電位関係において、チャネルホットキャリアによってアシスト絶縁膜７の窒化膜トラップ層に電子をトラップする。このとき、フローティングゲート電極４には電子が注入されないように、第１コントロール電圧が設定される。例えば、第１コントロールゲート電極６をフローティング状態にする。
【００４２】
フローティングゲート電極４に対する消去動作では、例えば、第１コントロールゲート電圧が０［Ｖ］であり、ソースがフローティング状態（ＯＰＥＮ状態）であり、ドレイン電圧及び基板電圧が同電位（例えば、２０［Ｖ］）となるような電位関係において、ＦＮトンネル効果によってフローティングゲート電極４の電子が引き抜かれる。このとき、アシスト絶縁膜７の窒化膜トラップ層にはホールが注入されないように、第２コントロールゲート電圧が設定される。例えば、第２コントロールゲート電極８をフローティング状態にする。
【００４３】
図１６（Ｂ）に示す第２コントロールゲート電極８の両側に設けられた側壁ゲートチャネル領域１ｂ及び１ｃに接するアシスト絶縁膜７の窒化膜トラップ層に対する消去動作では、例えば、側壁ゲート電圧が０［Ｖ］であり、ソースがフローティング状態（ＯＰＥＮ状態）であり、ドレイン電圧及び基板電圧が何れも０［Ｖ］となるような電位関係において、チャネルホットキャリアによってアシスト絶縁膜７の窒化トラップ膜にホールを注入する。このとき、フローティングゲート電極４の電子が引き抜かれないように、フローティングゲート電圧が設定される。例えば、フローティングゲート電極４をフローティング状態にする。
【００４４】
フローティングゲート電極４に対する読み出し動作では、例えば、ドレイン電圧が３［Ｖ］であり、ソース電圧及び基板電圧が何れも０［Ｖ］となるような電位関係において、第１コントロールゲート電圧を読み出し電圧に設定する。この読み出し電圧は、読み出すデータに応じて任意に変化する。このとき、アシスト絶縁膜７の窒化トラップ膜からデータが読み出されないように、第２コントロールゲート電圧が設定される。例えば、第２コントロールゲート電極８をフローティング状態にする。
【００４５】
アシスト絶縁膜７に対する読み出し動作では、例えば、ドレイン電圧が３［Ｖ］であり、ソース電圧及び基板電圧が何れも０［Ｖ］となるような電位関係において、第２コントロールゲート電圧を読み出し電圧に設定する。この読み出し電圧は、読み出すデータに応じて任意に変化する。このとき、フローティングゲート電極４からデータが読み出されないように、第１コントロールゲート電圧が設定される。例えば、第１コントロールゲート電極６をフローティング状態にする。
【００４６】
このような動作方法により、フローティングゲート電極４とアシスト絶縁膜７を別々のメモリセルとして使用できる。例えば、フローティングゲート電極４とアシスト絶縁膜７にそれぞれ２値のデータを記憶する場合であっても、メモリセルとしては４値のデータを記憶することができる。
【００４７】
（動作例３）フローティングゲート電極とアシスト絶縁膜にそれぞれ４値のデータを記憶させることによって、１つのメモリセルに８値のデータを記憶する場合
動作例２において、フローティングゲート電極４とアシスト絶縁膜７にそれぞれ４値のデータを記憶させればよい。
【００４８】
（動作例４）フローティングゲート電極とアシスト絶縁膜を１つのメモリセルとして使用することによって、１つのメモリセルに８値のデータを記憶する場合
動作例１において、フローティングゲート電極４とアシスト絶縁膜７に合計８値のデータを記憶させればよい。
【００４９】
本発明の実施形態の動作例１の比較例について説明する。図１７は、本発明の実施形態の動作例１の比較例を説明するためのグラフである。図１７において、（Ａ）は、従来の不揮発性半導体記憶装置（４値）の読み出し特性を示すグラフであり、（Ｂ）は、本発明の実施形態の動作例１に係る不揮発性半導体記憶装置（４値）の読み出し特性を示すグラフであり、（Ｃ）は、本発明の実施形態の動作例４に係る不揮発性半導体記憶装置（８値）の読み出し特性を示すグラフである。図１７において、（Ａ）乃至（Ｃ）は、横軸がゲート電圧（ＶＧ）を示し、縦軸がセル電流（ＩＣ）を示す。このとき、第１コントロールゲート電極６と第２コントロールゲート電極８には同じゲート電圧（ＶＧ）が印加される。すなわち、第１コントロール電圧は、第２コントロール電圧と同じ値になる。
【００５０】
図１７（Ａ）に示すように、従来の不揮発性半導体記憶装置（４値）では、各値（“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”）毎に線形特性を示す。値（“Ｅｒ”）と値（“Ａ”）との間隔はＤＰ１であり、値（“Ａ”）と値（“Ｂ”）との間隔はＤＰ２であり、値（“Ｂ”）と値（“Ｃ”）との間隔はＤＰ３である。
【００５１】
これに対して、図１７（Ｂ）に示すように、本発明の実施形態の動作例１に係る不揮発性半導体記憶装置（４値）では、各値（“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”）毎に、所定のゲート電圧（以下、「変局電圧ＶＨ」という）以下では、図１７（Ａ）に示す従来の不揮発性半導体記憶装置と同様の傾きを示し、変局電圧ＶＨを超えると、図１７（Ａ）に示す従来の不揮発性半導体記憶装置とは異なる傾きを示す。ここで、変局電圧ＶＨとは、第２コントロールゲート電極８に印加されることにより、側壁ゲートチャネル領域にチャネルが形成される電圧である。すなわち、従来の不揮発性半導体記憶装置と同様に図１６（Ａ）に示すフローティングゲートチャネル領域１ａに形成されるチャネルに加えて、図１６（Ｂ）に示す側壁ゲートチャネル領域１ｂ及び１ｃにもチャネルが形成されるので、セル電流（ＩＣ）が増加する。
【００５２】
図１７（Ａ）及び（Ｂ）に示すように、ゲート電圧（ＶＧ）が変局電圧ＶＨを超えたときにセル電流（ＩＣ）が補助されるので、変局電圧ＶＨを超えたときの各値の間隔Ｄ１乃至Ｄ３（読み出し動作のマージン）が図１７（Ａ）に示す従来の不揮発性半導体記憶装置の各値の間隔ＤＰ１乃至ＤＰ２より広がる。すなわち、相互コンダクタンスが高くなり、読み出し動作時の読み出し電流が極めて大きい状態となる。
【００５３】
また、図１７（Ｃ）に示すように、本発明の実施形態の動作例４に係る不揮発性半導体記憶装置（８値）についても、図１７（Ｂ）に示す本発明の実施形態の動作例１に係る不揮発性半導体記憶装置（４値）と同様である。図１７（Ｃ）に示す本発明の実施形態の動作例１に係る不揮発性半導体記憶装置（８値）では、各値（“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ” 、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”）毎に、変局電圧ＶＨ以下では、図１７（Ａ）に示す従来の不揮発性半導体記憶装置と同様の傾きを示し、変局電圧ＶＨを超えると、図１７（Ａ）に示す従来の不揮発性半導体記憶装置とは異なる傾きを示す。すなわち、変局電圧ＶＨを超えたときの各値の間隔Ｄ１乃至Ｄ７（読み出し動作のマージン）が図１７（Ａ）に示す従来の不揮発性半導体記憶装置の各値の間隔ＤＰ１乃至ＤＰ２より広がる。すなわち、相互コンダクタンスが高くなり、読み出し動作時の読み出し電流が極めて大きい状態となる。特に、８値の不揮発性半導体記憶装置では、上限の値“Ｇ”が４値の不揮発性半導体記憶装置と比べてもそれほど高くすることはできないので、各値の間隔Ｄ１乃至Ｄ７を短くすることによって８値のデータを記憶している。換言すると、本発明の実施形態の効果は、１つのメモリセルに記憶する値が多くなるほど大きくなるといえる。
【００５４】
本発明の実施形態によれば、アシスト絶縁膜７の窒化膜トラップ層に側壁ゲートチャネル領域１ｂ及び１ｃが形成されることによって電流が補助されるので、相互コンダクタンスが低くなり、読み出し動作時の読み出し電流が極めて小さい状態となる。すなわち、読み出し動作のマージンを大きくすることができる。その結果、誤読み出しが低減する。
【００５５】
また、本発明の実施形態によれば、第１コントロールゲート電極６と第２コントロールゲート電極８とにそれぞれ異なる電圧が印加される（すなわち、フローティングゲート電極４と側壁ゲート電極とがそれぞれ独立して制御される）ので、メモリセルトランジスタの多値レベルを可変とすることができる。その結果、不揮発性半導体記憶装置の汎用性が向上する。
【００５６】
また、本発明の実施形態によれば、第２コントロールゲート電極８の上面が側壁ゲートチャネル領域１ｂ及び１ｃの上面より高い位置になるように第２コントロールゲート電極８を形成することによって、側壁ゲートチャネル領域１ｂ及び１ｃと積層絶縁膜５との間隔が広がるので、積層絶縁膜５の破壊（いわゆるＩＰＤ（Ｉｎｔｅｒ−Ｐｏｌｙ  Ｄｉｅｌｅｃｔｒｉｃ）破壊）を防止することができる。その結果、不揮発性半導体記憶装置の信頼性が向上する。
【００５７】
また、本発明の実施形態によれば、基板アクティブエリアの側壁に形成された第２コントロールゲート電極８は、セル間干渉のシールドとなるので、隣接するメモリセルトランジスタの閾値の変動を低減することができる。
【００５８】
上述した実施形態は、いずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５９】
１  半導体基板
１ａ  フローティングゲートチャネル領域
１ｂ，１ｃ  側壁ゲートチャネル領域
２  素子分離絶縁膜
３  トンネル絶縁膜
４  フローティングゲート電極
４’  下層ゲート電極
５、５’  積層絶縁膜
６  第１コントロールゲート電極
６’  上層ゲート電極
７  アシスト絶縁膜
８  第２コントロールゲート電極
９  金属層
１０  ＴＥＯＳ膜
ＢＣ  ビット線コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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