【事件の表示】
　特願２０１４−５４７２４２「メモリ応答の順序付けのためのメモリ装置、コンピュータシステムおよび方法」拒絶査定不服審判事件〔平成２５年　６月２０日国際公開、ＷＯ２０１３／０８９９３７、平成２７年　１月　５日国内公表、特表２０１５−５００５４１、請求項の数（１４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯　
　本願は，２０１２年１１月２日（パリ条約による優先権主張外国庁受理２０１１年１２月１３日（以下，「優先日」という。），米国）を国際出願日とする出願であって，平成２６年１０月３１日付けで手続補正がなされ，平成２７年５月１９日付けで拒絶理由が通知され，平成２７年７月２７日付けで意見書が提出されるとともに手続補正がなされたが，平成２７年９月４日付けで拒絶査定がなされ，これに対して，平成２７年１２月２５日に拒絶査定不服審判が請求されたものである。
第２　本願発明
　本願の請求項１−１４に係る発明は，平成２７年７月２７日付けの手続補正で補正された特許請求の範囲の請求項１−１４に記載された事項により特定されるものと認められるところ，本願の請求項１に係る発明（以下，「本願発明」という。）は以下のとおりである。
「コンピューティングシステムであって，
　複数のメモリユニットと，
　システムバススレーブと，
　前記メモリユニットおよび前記システムバススレーブに連結されるメモリコントローラと，
　前記メモリコントローラと前記複数のメモリユニットとの間に複数のチャネルをそれぞれ構成する通信バスと，
　を備えるコンピューティングシステムであって，
　前記メモリコントローラが，
　　複数のコマンドを受け取るキューと，
　　複数の応答を前記複数のメモリユニットから，ある順序で受信するように構成される応答ロジックと，
　　前記応答ロジックに連結され，前記複数の応答を，前記複数の応答が前記応答ロジックによって受信される前記順序とは独立の順序で，前記システムバススレーブに提供させるように構成される順序付けロジックとを備え，
　前記メモリコントローラは，前記複数のコマンドを対応するメモリユニットに提供する際に，前記複数のチャネルが利用可能か否かを判定し，利用可能と判定されたチャネルのメモリユニットに前記複数のコマンドの中の対応するコマンドを提供することを特徴とする，コンピューティングシステム。」
第３　原査定の理由の概要
＜＜拒絶理由＞＞
『３．（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
●理由１（実施可能要件），理由２（サポート要件）について
＜省略＞
●理由３（進歩性）について
・請求項　　　１，４，５，７，８，１３
・引用文献等　１
・備考
　引用文献１（特に，段落［００１８］，［００７５］−［００７７］及び図１Ａ，１４参照。）には，システム（本願の「システムバスマスタ」に相当。）から入ってくるメモリコマンドシーケンス（本願の「複数のコマンド」に相当。）をシステムバスを介して受け取り，それらを再順序付けし，複数の共有リソース（本願の「メモリユニット」に相当。）に発行し，その後，複数の共有リソースからのデータ（本願の「応答」に相当。）の順序をメモリコマンドシーケンスに対応して再順序付けし，システムバスを介してシステムに伝送するメモリコントローラが記載されている。
　引用文献１にはシステムバススレーブが明確に記載されていないが，システムバススレーブは周知技術であるから，引用文献１記載の発明において，システムバススレーブを設けることは，当業者が容易に想到し得たものである。
　したがって，請求項１，４，５，７，８，１３に係る発明は，引用文献１記載の発明及び周知技術に基いて，当業者が容易に想到し得たことである。
・請求項　　　２，３
・引用文献等　１
・備考
　引用文献１には，論理チャネルについて明確な記載がないが，「論理バンク」（特に，段落［００７５］−［００８５］参照。）との記載があることから，引用文献１には，論理チャネルを有する構成が記載されていると認められる。また，それが認められないとしても，複数の論理チャネルを備えるバスによって連結される複数のメモリユニットであって，それぞれのメモリユニットがそれぞれの論理チャネルに対応する技術は，周知技術である。
＜途中省略＞
　また，以下のようにも考えられる。
・請求項　　　１，４，５，７，８，１３
・引用文献等　３
・備考
　引用文献３（特に，段落［０００７］−［０００９］，［００１３］−［００１９］及び図１，２，５，６参照。）には，プロセッサ（本願の「システムバスマスタ」に相当。）からのリクエスト（本願の「複数のコマンド」に相当。）をバスサブシステムを介して受け取り，それら順序を最適化し，メモリサブシステム（本願の「メモリユニット」に相当。）に提供し，その後，メモリサブシステムからのデータ（本願の「応答」に相当。）の順序を初期リクエスト順序に対応して再順序付けし，バスサブシステムを介してプロセッサに伝送するリクエスト再順序付けユニットが記載されている。
　引用文献３にはシステムバス，システムバススレーブが明確に記載されていないが，システムバス，システムバススレーブは周知技術であるから，引用文献３記載の発明において，バスサブシステムをシステムバスとし，また，システムバススレーブを設けることは，当業者が容易に想到し得たものである。
　したがって，請求項１，４，５，７，８，１３に係る発明は，引用文献３記載の発明及び周知技術に基いて，当業者が容易に想到し得たことである。
・請求項　　　２，３
・引用文献等　３
・備考
　引用文献３には，論理チャネルについて明確な記載がないが，「バンク」（特に，段落［００２７］−［００２８］参照。）との記載があることから，引用文献３には，論理チャネルを有する構成が記載されていると認められる。また，それが認められないとしても，複数の論理チャネルを備えるバスによって連結される複数のメモリユニットであって，それぞれのメモリユニットがそれぞれの論理チャネルに対応する技術は，周知技術である。
＜途中省略＞
　　　　　　　　　　　　　＜引用文献等一覧＞
１.特表２００２−５３０７３１号公報
２.特表２０１０−５０８５９９号公報
３.特開平１０−２２８４１７号公報』
＜＜拒絶査定＞＞
『●理由３（特許法第２９条第２項）について
・請求項　　　１−１４
・引用文献等　１又は３
＜途中省略＞
　引用文献１（特に，段落００１８及び図１Ａ参照。）には，共用リソース１０８は，任意の数および種類で構成できることが記載されている。また，例えば，DDR3 SDRAMのようなマルチチャネルメモリ（本願の「複数のチャネル」を有する「メモリユニット」に相当。）は，本願優先日当時周知であった。したがって，引用文献１記載の発明において，上記周知技術を適用し，共用リソース１０８として複数のマルチチャネルメモリとすることで，メモリコントローラと複数のメモリユニットとの間に複数のチャネルをそれぞれ構成する通信バスを有するように構成することは，当業者が容易に想到し得たものである。
　また，引用文献１（特に，段落００５９，００７１−００８７及び図１３Ａ−１７参照。）には，同一のメモリバンクへの先行コマンドとの間の必要な遅延時間を示すコマンド発行時間（Ｃｄ）フィールドによる判定結果に応じて，複数のコマンドの各々を対応するメモリバンクに発行することが記載されている。ここで，この判定は，メモリバンクが利用可能か否かを判定することと実質的な差違はない。そして，メモリバンクが利用可能であれば，そのメモリバンクと接続するチャネルが利用可能であり，メモリバンクが利用不可であれば，そのメモリバンクと接続するチャネルが利用不可であることは明らかである。よって，引用文献１記載の発明において，上記周知技術を適用し，共用リソース１０８を複数のマルチチャネルメモリとする場合，引用文献１記載の発明の上記判定を，複数のチャネルが利用可能か否かの判定とすることは，当業者であれば適宜なし得た程度のことである。したがって，引用文献１記載の発明において，上記周知技術を適用し，共用リソース１０８を複数のマルチチャネルメモリとすることで，メモリコントローラが，複数のチャネルが利用可能か否かを判定し，判定結果に応じて複数のコマンドの各々を対応する複数のチャネルに提供するように構成することは，当業者が容易に想到し得たものである。
　また，引用文献３記載の発明に上記周知技術を適用することからも同様のことがいえる。
　よって，出願人の主張は採用できない。
　したがって，請求項１−１４に係る発明は，引用文献１又は３記載の発明及び周知技術に基いて，当業者が容易に想到し得たことである。
　　　　　　　　　　　　　　＜引用文献等一覧＞
１.特表２００２−５３０７３１号公報
３.特開平１０−２２８４１７号公報』
第４　当審の判断
１．引用例１を引用した場合の判断
１−１．引用例１に記載されている技術的事項及び引用発明
　本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能となり，原審の拒絶査定の理由である平成２７年５月１９日付けの拒絶理由通知において引用された，特表２００２−５３０７３１号公報（平成１４年９月１７日出願公表，以下，「引用例１」という。）には，関連する図面とともに，以下の技術的事項が記載されている。（当審注：下線は，参考のために当審で付与したものである。）
Ａ　「　【００４５】
　４００〜８００Ｍｂ／ｓ／ピンの範囲の速度でバスデータを伝達するシンクロナスリンクＤＲＡＭ（ＳＬＤＲＡＭ）などのパケット指向型高速メモリの発展に伴い，メモリアクセスの衝突に起因する問題は益々増加している。
まず図９Ａを参照すると，発明の実施形態による，例示的なＳＬＤＲＡＭ型マルチプロセッサシステム９００が示される。マルチプロセッサシステム９００は，システムバス９０６によってコントローラ９０４に接続されるプロセッサ９０２を含む。ユニバーサルコントローラ９０４は，次いで，ＳＬＤＲＡＭバスによってシンクロナスリンクＤＲＡＭ（ＳＬＤＲＡＭ）９０８およびＳＬＤＲＡＭ９１０に接続される。ＳＬＤＲＡＭバスは単方向コマンドバス９１２および双方向データバス９１４で構成されている。
Ｂ　「　【００５７】
　次に，本発明の実施形態に従ったメモリコントローラ１０００のブロックダイヤグラムを図解した図１０に言及する。
メモリコントローラ１０００が図１に示されたユニバーサルコントローラ１０４の実施形態の１つ
Ｃ　「　【００７２】
　上に述べたように，
同じメモリバンクへのコマンドは，前に発行されたコマンドの処理を行うために，発行の間に最短の遅延が必要である。
コマンドバスは４つの使用可能なクロックサイクル，すなわち時間帯１，２，５，６の間は，使われずに過ぎることになる。以下で論じるように，この非効率の少なくとも幾分かは，本発明に従ったコマンドの再順序付けによって改善されるであろう。
　【００７３】
　図１３Ｂと図１３Ｃの時刻表１３０４と１３０６はそれぞれ，本発明の特定の実施形態に従った図１３Ａのコマンドの再順序付けと，それにより得られる利点の少なくともいくつかを図解している。この例においては，データバスのコンフリクトは簡便を期して考慮されていない。しかしながら以下に論じるように，メモリコマンドの効果的な再順序付けのためには，そのような考慮に注意が払われねばならない。
ＣＭＤ２とＣＭＤ３がＣＭＤ０とＣＭＤ１とは異なったメモリバンクに差し向けられているという事実のため，二対のコマンドの間にあるメモリ・アクセス待ち時間は問題とならず，無視してもよい。すなわち，コマンドは時刻表１３０４に示されたように配置し直すことができ，ＣＭＤ２をＣＭＤ０の直後の時間帯１に置き，ＣＭＤ３をＣＭＤ１の直後の時間帯４に置く。これは，異なったメモリバンクに差し向けられているという事実により，ＣＭＤ０とＣＭＤ２の発行の間，ＣＭＤ１とＣＭＤ３の発行の間には遅延は必要ないからである。しかしながら，図１３Ｃに示したように，同じバンクに差し向けられたコマンドの対の間には最短の遅延時間，例えば２クロックサイクルが維持されねばならないことが理解されるだろう。すなわち，コマンドの再順序付けは同じメモリバンクへの連続するコマンド間の遅延時間を縮減する試みは含んでいない。
　【００７４】
　
コマンドの再順序付けの結果は図１３Ｃに示されている。ここでは４つのコマンドが５クロックサイクル内に発行され，時間帯２だけが使われずに過ぎている。
　【００７５】
　図１４は，本発明の特定の実施形態に従って構成されたメモリコントローラの一部のブロックダイヤグラムである。再順序付け回路１４００はシステム・プロセッサから入ってくるメモリコマンドシーケンス，すなわち１，２，３というコマンドシーケンスを受け取る。特定の実施形態によれば，メモリコマンドは制限回路（示されていない）を介して再順序付け回路１４００に伝送され，制限回路は上述のように，選択されたコマンドに，関連付けられたメモリの同一の論理バンクに差し向けられた他のコマンドに応じて，発行時間の制約を課す。
コマンドは，コマンドキュー１４０２内で再順序付けされ，そこからコマンドはメモリに向けて発行される
　【００７６】
＜途中省略＞
　【００７７】
　さらに，
メモリからのデータはメモリコントローラによって，プロセッサがメモリコマンドを伝送する元のシーケンスに対応しないシーケンスで受け取られる
このシーケンス（この例では３，２，１）は，コマンドシーケンス１，３，２に対応するデータがデータ読み取り回路１４０６に受け取られるであろう順序を表わしている。
メモリがデータキュー１４０８に格納されたシーケンス（すなわち３，１，２）でメモリコントローラにデータを伝送するとき，データは読み取りデータバッファ１４１０に格納され，ＦＩＦＯ１４０４内の情報とデータキュー１４０８に基づいて，元のコマンドシーケンスの順序に対応する順序，すなわち１，２，３でプロセッサに伝送するように，再順序付けされる
　そうすると，引用例１には，
「複数のＳＬＤＲＡＭと（【００４５】段落，図９Ａ），
　プロセッサと（【００４５】段落，図９Ａ），
　前記ＳＬＤＲＡＭおよび前記プロセッサに連結されるメモリコントローラと（【００４５】，【００５７】段落，図９Ａ），
　前記メモリコントローラと複数のＳＬＤＲＡＭとの間のＳＬＤＲＡＭバスと（【００４５】段落，図９Ａ），
　を備えるマルチプロセッサシステムであって（【００４５】段落，図９Ａ），
　前記メモリコントローラが，
　複数のコマンドを受け取るコマンドキューと（【００７５】段落，図１４），
　コマンドシーケンスに対応する複数のデータを，前記複数のＳＬＤＲＡＭから，プロセッサがメモリコマンドを伝送する元のシーケンスに対応しないシーケンスで受け取るデータ読み取り回路と（【００７７】段落，図１４），
　前記データ読み取り回路に連結され，前記複数のデータを，元のコマンドシーケンスの順序に対応する順序でプロセッサに伝送するように再順序付けさせるＦＩＦＯ及びデータキューとを備え（【００７７】段落，図１４），
　前記メモリコントローラは，前記複数のコマンドをＳＬＤＲＡＭに提供する際に，同じメモリバンクへのコマンドの対の間に最短の遅延時間を維持しつつ，使用可能なクロックサイクルが使われずに過ぎることが改善されるように，コマンドの再順序付けを実行する（【００７２】〜【００７４】段落，図１３Ａ〜図１３Ｃ），
　マルチプロセッサシステム。」
の発明（以下，「引用発明」という。）が記載されている。
１−２．対比
　本願発明と引用発明とを対比する。
（ア）引用発明の「ＳＬＤＲＡＭ」は，メモリの所定の単位，すなわち“メモリユニット”であると言えるから，引用発明の「複数のＳＬＤＲＡＭ」が本願発明の「複数のメモリユニット」に相当する。
　引用発明の「プロセッサ」は，システムバスを介して“コマンド”を送信する主体である点で本願発明の「システムバススレーブ」と共通していることから，引用発明の「プロセッサ」と本願発明の「システムバススレーブ」とは，「コマンド送信手段」である点で共通している。
　そして，引用発明の「メモリコントローラ」が本願発明の「メモリコントローラ」に相当するから，引用発明の「前記ＳＬＤＲＡＭおよび前記プロセッサに連結されるメモリコントローラ」と本願発明の「前記メモリユニットおよび前記システムバススレーブに連結されるメモリコントローラ」とは，「前記メモリユニットおよび前記コマンド送信手段に連結されるメモリコントローラ」である点で共通している。
　引用発明の「前記メモリコントローラと複数のＳＬＤＲＡＭとの間」には，“ＳＬＤＲＡＭバス”による“通信チャネル”が構成されていることは明らかであるから，引用発明の「前記メモリコントローラと複数のＳＬＤＲＡＭとの間のＳＬＤＲＡＭバス」と本願発明の「前記メモリコントローラと前記複数のメモリユニットとの間に複数のチャネルをそれぞれ構成する通信バス」とは，後記する点で相違するものの，「前記メモリコントローラと前記複数のメモリユニットとの間にチャネルを構成する通信バス」である点で共通している。
　引用発明の「マルチプロセッサシステム」は，コンピューティングシステムの一態様であるから，本願発明の「コンピューティングシステム」に対応する。
　以上の検討から，引用発明と本願発明とは，後記する点で相違するものの，
「コンピューティングシステムであって，
　複数のメモリユニットと，
　コマンド送信手段と，
　前記メモリユニットおよび前記コマンド送信手段に連結されるメモリコントローラと，
　前記メモリコントローラと前記複数のメモリユニットとの間にチャネルを構成する通信バスと，
　を備えるコンピューティングシステム」
の点で共通している。
（イ）引用発明の「複数のコマンドを受け取るコマンドキュー」が本願発明の「複数のコマンドを受け取るキュー」に相当する。
　引用発明の「コマンドシーケンスに対応する複数のデータ」は，コマンドに対するメモリからの“複数”の“応答”であるから，本願発明の「複数の応答」に相当する。
　引用発明の「プロセッサがメモリコマンドを伝送する元のシーケンスに対応しないシーケンス」は，所定の“順序”であるから，本願発明の「ある順序」に相当する。
　そうすると，引用発明の「コマンドシーケンスに対応する複数のデータを，前記複数のＳＬＤＲＡＭから，プロセッサがメモリコマンドを伝送する元のシーケンスに対応しないシーケンスで受け取るデータ読み取り回路」が本願発明の「複数の応答を前記複数のメモリユニットから，ある順序で受信するように構成される応答ロジック」に相当する。
　上記のことから，引用発明の“データ読み取り回路”が“コマンドシーケンスに対応する複数のデータ”を受け取る“順序”である，「プロセッサがメモリコマンドを伝送する元のシーケンスに対応しないシーケンス」が本願発明の「前記応答ロジックによって受信される前記順序」に相当する。また，引用発明の「元のコマンドシーケンスの順序に対応する順序」と，「プロセッサがメモリコマンドを伝送する元のシーケンスに対応しないシーケンス」とが互いに“独立”していることは明らかであるから，引用発明の「元のコマンドシーケンスの順序に対応する順序」が本願発明の「前記応答ロジックによって受信される前記順序とは独立の順序」に相当する。
　また，引用発明の「プロセッサ」と本願発明の「システムバススレーブ」とは，コマンドに対する“応答”を“受信する”手段”である点で共通しているから，引用発明の「プロセッサ」と本願発明の「システムバススレーブ」とは，「応答受信手段」である点で共通している。
　また，引用発明の「ＦＩＦＯ及びデータキュー」は，“複数のデータ”の“順序”を“再順序付けさせる”ものであるから，本願発明の「順序付けロジック」に対応する。
　してみれば，引用発明の「前記データ読み取り回路に連結され，前記複数のデータを，元のコマンドシーケンスの順序に対応する順序でプロセッサに伝送するように再順序付けさせるＦＩＦＯ及びデータキュー」と本願発明の「前記応答ロジックに連結され，前記複数の応答を，前記複数の応答が前記応答ロジックによって受信される前記順序とは独立の順序で，前記システムバススレーブに提供させるように構成される順序付けロジック」とは，「前記応答ロジックに連結され，前記複数の応答を，前記複数の応答が前記応答ロジックによって受信される前記順序とは独立の順序で，前記応答受信手段に提供させるように構成される順序付けロジック」である点で共通している。
　以上の検討から，引用発明と本願発明とは，後記する点で相違するものの，
「前記メモリコントローラが，
　　複数のコマンドを受け取るキューと，
　　複数の応答を前記複数のメモリユニットから，ある順序で受信するように構成される応答ロジックと，
　　前記応答ロジックに連結され，前記複数の応答を，前記複数の応答が前記応答ロジックによって受信される前記順序とは独立の順序で，応答受信手段に提供させるように構成される順序付けロジックとを備え」
る点で共通している。
　上記（ア），（イ）の検討から，本願発明と引用発明とは，
　
「コンピューティングシステムであって，
　複数のメモリユニットと，
　コマンド送信手段と，
　前記メモリユニットおよび前記コマンド送信手段に連結されるメモリコントローラと，
　前記メモリコントローラと前記複数のメモリユニットとの間にチャネルを構成する通信バスと，
　を備えるコンピューティングシステムであって，
　前記メモリコントローラが，
　　複数のコマンドを受け取るキューと，
　　複数の応答を前記複数のメモリユニットから，ある順序で受信するように構成される応答ロジックと，
　　前記応答ロジックに連結され，前記複数の応答を，前記複数の応答が前記応答ロジックによって受信される前記順序とは独立の順序で，応答受信手段に提供させるように構成される順序付けロジックとを備える，
　コンピューティングシステム。」
　
の点で一致し，以下の点で相違する。  
　
［相違点１］
　コマンド送信手段が，本願発明では，「システムバススレーブ」であるのに対して，引用発明では，「プロセッサ」である点。
［相違点２］
　メモリコントローラと複数のメモリユニットとの間の通信バスが，本願発明では，「メモリコントローラと複数のメモリユニットとの間に複数のチャネルをそれぞれ構成する」ものであるのに対して，引用発明では，そのように構成されていない点。
［相違点３］
　応答受信手段が，本願発明では，「システムバススレーブ」であるのに対して，引用発明では，「プロセッサ」である点。
［相違点４］
　メモリコントローラが，複数のコマンドを対応するメモリユニットに提供する際に，本願発明では，「前記複数のチャネルが利用可能か否かを判定し，利用可能と判定されたチャネルのメモリユニットに前記複数のコマンドの中の対応するコマンドを提供する」のに対して，引用発明では，「同じメモリバンクへのコマンドの対の間に最短の遅延時間を維持しつつ，使用可能なクロックサイクルが使われずに過ぎることが改善されるように，コマンドの再順序付けを実行する」ものである点。
１−３．判断
　上記相違点について検討する。
［相違点１］及び［相違点３］について
　システムバスに接続されたプロセッサをマスタプロセッサに対するスレーブプロセッサとして動作させることは，例えば特開平７−３６７０４号公報（特に第１図の記載参照），特開平５−１５１１７１号公報（特に第１図の記載参照）等に記載されているように周知技術であるから，引用発明において，プロセッサをスレーブプロセッサとして動作させることで，コマンド送信手段や応答受信手段を「システムバススレーブ」により構成することは，当業者が適宜なし得たことである。
［相違点２］について
　複数のメモリチャネルを有するメモリシステムは，例えば，特開２０１０−２８７０５８号公報（特に【請求項１】の記載参照），国際公開第２０１０／０８０１４１号（特に第２図の記載参照）等に記載されているように周知技術であるものと認められる。
　引用発明は，複数のＳＬＤＲＡＭを備えたシステムであるから，この複数のＳＬＤＲＡＭを複数のメモリチャネルを有するものとすることに格別の困難性は認められない。
［相違点４］について
　引用発明は，「複数のバンクを備えるメモリ」において，複数のコマンドをＳＬＤＲＡＭに提供する際に，同じメモリバンクへのコマンドの対の間に最短の遅延時間を維持しつつ，使用可能なクロックサイクルが使われずに過ぎることが改善されるように，コマンドの再順序付けを実行するというものであるから，引用発明のメモリとして，上記周知の複数のメモリチャネルを有するメモリシステムを適用したとしても，当該周知技術適用後の発明は，同じメモリバンクへのコマンドの対の間に最短の遅延時間を維持しつつ，使用可能なクロックサイクルが使われずに過ぎることを改善するように，コマンドの再順序付けを実行するという発明となるにとどまり，「複数のチャネルが利用可能か否かを判定し，利用可能と判定されたチャネルのメモリユニットに複数のコマンドの中の対応するコマンドを提供する」ように動作する発明となるものではない。
　また，引用発明を，「メモリバンクが利用可能か否かを判定し，判定結果に応じてコマンドを送信する」という発明であるとみても，「メモリバンクが利用可能か否かを判定すること」と「チャネルが利用可能か否かを判定すること」とは，技術的に異なるものであり，両者が任意に置き換え可能なものであるとは認められないことから，引用発明に上記周知の「複数のメモリチャネルを有するメモリシステム」を適用したものにおいて，「メモリバンクが利用可能か否かを判定すること」を「チャネルが利用可能か否かを判定すること」に替える動機付けが無い。
　してみれば，引用発明において，メモリコントローラが，複数のコマンドを対応するメモリユニットに提供する際に，複数のチャネルが利用可能か否かを判定し，利用可能と判定されたチャネルのメモリユニットに複数のコマンドの中の対応するコマンドを提供するように構成すること，すなわち，上記相違点４に係る構成とすることは，当業者が適宜なし得たものであるとすることはできない。
　以上のとおりであるから，本願発明は，当業者が引用発明及び周知技術に基づいて容易に発明をすることができたとはいえない。
　
１−４．本願の請求項２−８に係る発明について
　本願の請求項２−８に係る発明は，本願発明をさらに限定したものであるので，本願発明と同様に，当業者が引用発明及び周知技術に基づいて容易に発明をすることができたとはいえない。
１−５．本願の請求項９に係る発明について
　本願の請求項９に係る発明は，本願発明を「方法の発明」として記載したものであるので，本願発明と同様に，当業者が引用発明及び周知技術に基づいて容易に発明をすることができたとはいえない。
１−６．本願の請求項１０−１４に係る発明について
　本願の請求項１０−１４に係る発明は，請求項９に係る発明をさらに限定したものであるので，本願発明と同様に，当業者が引用発明及び周知技術に基づいて容易に発明をすることができたとはいえない。
　
２．引用例３を引用した場合の判断
２−１．引用例３に記載されている技術的事項及び引用発明３
　本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能となり，原審の拒絶査定の理由である平成２７年５月１９日付けの拒絶理由通知において引用された，特開平１０−２２８４１７号公報（平成１０年８月２５日出願公開，以下，「引用例３」という。）には，関連する図面とともに，以下の技術的事項が記載されている。（当審注：下線は，参考のために当審で付与したものである。）
Ｄ　「【０００９】図２は，本発明の多重プロセッサの実施形態２０１を示すブロック図である。
データ処理システム２０１は，多数のプロセッサＰ１〜Ｐ４（それぞれ，参照番号２０３，２０４，２０５，２０６で示されている）を有している。これらのプロセッサは，メモリバス２１５に接続されている。メモリバス２１５は，リクエスト再順序付けユニット２１４を介して，メモリサブシステム２１６に接続されている。プロセッサＰ１〜Ｐ４は，メモリサブシステム２１６に対するリクエストをメモリバス２１５に発生する。リクエスト再順序付けユニット２１４は，メモリバス２１５からのリクエストを受け入れ，該リクエストを，後述するようにして，本発明の技術に従ってスケジュールする。
Ｅ　「【００１４】
データは，Ｄ９９，Ｄ１１０，Ｄ１，Ｄ１０４，Ｄ２，Ｄ５０の最適順序で，メモリサブシステム２１６から読み取られる（３２４）。これらのデータは，次に，Ｄ１１０，Ｄ１０４，Ｄ９９，Ｄ５０，Ｄ２，Ｄ１（それぞれ，参照番号３１５，３１６，・・・３２０で示されている）の順序３１２に再順序付けされる（３１３）。再順序付けされたデータ順序は，初期リクエスト順序と一致する。再順序付けされたデータは，戻される（３２２）。データは，初期リクエスト順序に従って戻されるので，例えばプロセッサのようなメモリ演算をリクエストする構成要素（図示せず）は，リクエストされた演算がメモリサブシステム２１６により実際に遂行される順序を意識する必要はない。
【００１５】図６は，本発明を具現するデータ処理システム４０１を示す機能的ブロック図である。システムの一部３０１は，メモリアクセスリクエスト３０３およびリクエスト３０３の或るものと関連する「Ｗ」データ４０３を発行する。「Ｗ」データは，リクエストされたメモリ演算（単一および複数）と関連するデータであり，目的メモリ位置（単一および複数）に書き込まれるべきデータを有している。リクエスト３０３および「Ｗ」データ４０３は，例えば，データ処理システムの一部３０１におけるバスサブシステム（図示せず。このバスサブシステムは図１のバスサブシステム１１１と同じである）から発行される。
リクエスト再順序付けユニット２１４内で，アドレス再順序付けサブユニット３１１がリクエスト３０３を受けかつこれらを一時的にバッファに記憶する。
アドレス再順序付けサブユニット３１１に入るとき，リクエスト３０３には初期順序を付すことができる。アドレス再順序付けサブユニット３１１は，下記の技術に従って，リクエストの新しい順序４０８で，メモリサブシステム２１６にリクエストを提供する。
【００１６】リクエスト再順序付けユニット２１４内の第１データ再順序付けサブユニット４０６は，「Ｗ」データ４０３を受ける。第１データ再順序付けサブユニット４０６は，アドレス再順序付けサブユニット３１１からの方向で，「Ｗ」データの新しい順序４１０で，「Ｗ」データをメモリサブシステム２１６に提供する。「Ｗ」データ４０３の新しい順序４１０は，リクエスト３０３の新しい順序４０８に一致する。
メモリサブシステム２１６はリクエストを満たしかつ得られた全ての「Ｒ」データ４１２をリクエスト再順序付けユニット２１４に戻す。「Ｒ」データはリクエストされたメモリ演算（単一または複数）から得られ，目的メモリ位置（単一または複数）からのデータ読取りを含んでいる。
【００１７】
リクエスト再順序付けユニット２１４内で，第２データ再順序付けサブユニット３１３が「Ｒ」データを受けかつ該「Ｒ」データをデータ処理システムの一部３０１に戻す。
第２データ再順序付けサブユニット３１３および第１データ再順序付けサブユニット４０６は，アドレス再順序付けサブユニット３１１からの方向を受けるべく接続された単一ユニットにおいて実施される。
Ｆ　「【００２１】図７は，本発明の実施形態によるアドレス再順序付けサブユニット３１１でのリクエスト順序付けを示すフローチャートである。図６を参照しつつ，図７を説明する。図７の実施形態では，
アドレス再順序付けサブユニット３１１は，ステップ５０２において，再順序付けサブユニット３１１でバッファされたリクエストが，利用可能なアドレスを目的としているか否かを決定する。ＹＥＳ（５０３）であれば，ステップ５０４において，再順序付けサブユニット３１１が，新しい順序４０８へのリクエストをスケジュールし
スケジュールされたリクエストは，ステップ５０４で，アドレス再順序付けサブユニット３１１から取り出される。
【００２２】
リクエストのスケジューリングは，リクエストがメモリサブシステム２１６に供給するリクエストのキューに入れられる。
リクエストはこれらがスケジュールされるやいなや，メモリサブシステム２１６に提供される。
メモリサブシステムはメモリのバンクを有し，メモリアドレスは，メモリアドレスが存在するバンクが利用可能であるときに利用可能である。
　そうすると，引用例３には，
「メモリサブシステム２１６と（【０００９】段落，図２），
　プロセッサと（【０００９】段落，図２），
　前記メモリサブシステム２１６および前記プロセッサに連結されるリクエスト再順序付けユニット２１４と（【０００９】段落，図２），
　前記リクエスト再順序付けユニット２１４と前記メモリサブシステム２１６との間を接続する構成と（【０００９】段落，図２），
　を備えるデータ処理システムであって（【０００９】段落，図２），
　前記リクエスト再順序付けユニット２１４が，
　複数のリクエストを受け取るアドレス再順序付けサブユニット３１１と（【００１５】段落，図６），
　リクエストを満たしかつ得られた全ての「Ｒ」データを，前記メモリサブシステム２１６から，所定の順序で受け取るデータ再順序付けサブユニット３１３と（【００１６】，【００１７】段落，図６），
　前記データ再順序付けサブユニット３１３に連結され，前記全ての「Ｒ」データを，リクエストの初期順序に復元してプロセッサに戻すようにさせるアドレス再順序付けサブユニット３１１とを備え（【００１４】，【００１６】，【００１７】段落，図６），
　前記アドレス再順序付けサブユニット３１１は，メモリサブシステム２１６にリクエストを提供する際に，再順序付けサブユニット３１１でバッファされたリクエストが，利用可能なアドレスを目的としているか否か，すなわち，リクエストのメモリアドレスが存在するバンクが利用可能であるか否かを決定し，利用可能であれば，リクエストをメモリサブシステム２１６に提供する（【００１５】，【００２１】，【００２２】段落，図６，図７），
　データ処理システム。」
の発明（以下，「引用例３発明」という。）が記載されている。
２−２．対比
　本願発明と引用例３発明とを対比する。
（ア）引用例３発明の「メモリサブシステム２１６」は，メモリの所定の単位，すなわち“メモリユニット”であると言えるから，引用例３発明の「メモリサブシステム２１６」が本願発明の「メモリユニット」に相当する。
　引用例３発明の「リクエスト」が本願発明の「コマンド」に相当し，引用例３発明の「プロセッサ」は，“リクエスト”を送信する主体である点で本願発明の「システムバススレーブ」と共通していることから，引用例３発明の「プロセッサ」と本願発明の「システムバススレーブ」とは，「コマンド送信手段」である点で共通している。
　そして，引用例３発明の「リクエスト再順序付けユニット２１４」が本願発明の「メモリコントローラ」に相当するから，引用例３発明の「前記メモリサブシステム２１６および前記プロセッサに連結されるリクエスト再順序付けユニット２１４」と本願発明の「前記メモリユニットおよび前記システムバススレーブに連結されるメモリコントローラ」とは，「前記メモリユニットおよび前記コマンド送信手段に連結されるメモリコントローラ」である点で共通している。
　引用例３発明の「前記リクエスト再順序付けユニット２１４と前記メモリサブシステム２１６との間」には，データを“通信”するために，何らかの“通信チャネル”が構成されていることは明らかであるから，引用例３発明の「前記リクエスト再順序付けユニット２１４と前記メモリサブシステム２１６との間を接続する構成」と本願発明の「前記メモリコントローラと前記複数のメモリユニットとの間に複数のチャネルをそれぞれ構成する通信バス」とは，後記する点で相違するものの，「前記メモリコントローラと前記メモリユニットとの間に構成された通信チャネル」である点で共通している。
　引用例３発明の「データ処理システム」が本願発明の「コンピューティングシステム」に対応する。
　以上の検討から，引用例３発明と本願発明とは，後記する点で相違するものの，
「コンピューティングシステムであって，
　メモリユニットと，
　コマンド送信手段と，
　前記メモリユニットおよび前記コマンド送信手段に連結されるメモリコントローラと，
　前記メモリコントローラと前記メモリユニットとの間に構成された通信チャネルと，
　を備えるコンピューティングシステム」
の点で共通している。
（イ）引用例３発明の「複数のリクエストを受け取るアドレス再順序付けサブユニット３１１」が本願発明の「複数のコマンドを受け取るキュー」に相当する。
　引用例３発明の「リクエストを満たしかつ得られた全ての「Ｒ」データ」は，リクエストに対するメモリサブシステム２１６からの“複数”の“応答”であるから，本願発明の「複数の応答」に相当する。
　引用例３発明の「所定の順序」が本願発明の「ある順序」に相当する。
　そうすると，引用例３発明の「リクエストを満たしかつ得られた全ての「Ｒ」データを，前記メモリサブシステム２１６から，所定の順序で受け取るデータ再順序付けサブユニット３１３」と本願発明の「複数の応答を前記複数のメモリユニットから，ある順序で受信するように構成される応答ロジック」とは，「複数の応答を前記メモリユニットから，ある順序で受信するように構成される応答ロジック」である点で共通する。
　引用例３発明の「所定の順序」が本願発明の「前記応答ロジックによって受信される前記順序」に相当する。また，引用例３発明の「リクエストの初期順序」と，「所定の順序」とが互いに“独立”していることは明らかであるから，引用例３発明の「リクエストの初期順序」が本願発明の「前記応答ロジックによって受信される前記順序とは独立の順序」に相当する。
　また，引用例３発明の「プロセッサ」と本願発明の「システムバススレーブ」とは，コマンドに対する“応答”を“受信する”手段”である点で共通しているから，引用例３発明の「プロセッサ」と本願発明の「システムバススレーブ」とは，「応答受信手段」である点で共通している。
　また，引用例３発明の「アドレス再順序付けサブユニット３１１」は，“全ての「Ｒ」データ”の“順序”を“リクエストの初期順序”に“復元”させるものであるから，本願発明の「順序付けロジック」に対応する。
　してみれば，引用例３発明の「前記データ再順序付けサブユニット３１３に連結され，前記全ての「Ｒ」データを，リクエストの初期順序に復元してプロセッサに戻すようにさせるアドレス再順序付けサブユニット３１１」と本願発明の「前記応答ロジックに連結され，前記複数の応答を，前記複数の応答が前記応答ロジックによって受信される前記順序とは独立の順序で，前記システムバススレーブに提供させるように構成される順序付けロジック」とは，「前記応答ロジックに連結され，前記複数の応答を，前記複数の応答が前記応答ロジックによって受信される前記順序とは独立の順序で，前記応答受信手段に提供させるように構成される順序付けロジック」である点で共通している。
　以上の検討から，引用例３発明と本願発明とは，後記する点で相違するものの，
「前記メモリコントローラが，
　　複数のコマンドを受け取るキューと，
　　複数の応答を前記メモリユニットから，ある順序で受信するように構成される応答ロジックと，
　　前記応答ロジックに連結され，前記複数の応答を，前記複数の応答が前記応答ロジックによって受信される前記順序とは独立の順序で，応答受信手段に提供させるように構成される順序付けロジックとを備え」
る点で共通している。
　上記（ア），（イ）の検討から，本願発明と引用例３発明とは，
　
「コンピューティングシステムであって，
　メモリユニットと，
　コマンド送信手段と，
　前記メモリユニットおよび前記コマンド送信手段に連結されるメモリコントローラと，
　前記メモリコントローラと前記メモリユニットとの間に構成された通信チャネルと，
　を備えるコンピューティングシステムであって，
　前記メモリコントローラが，
　　複数のコマンドを受け取るキューと，
　　複数の応答を前記メモリユニットから，ある順序で受信するように構成される応答ロジックと，
　　前記応答ロジックに連結され，前記複数の応答を，前記複数の応答が前記応答ロジックによって受信される前記順序とは独立の順序で，応答受信手段に提供させるように構成される順序付けロジックとを備える，
　コンピューティングシステム。」
の点で一致し，以下の点で相違する。
　
［相違点１］
　メモリユニットが，本願発明では，「複数のメモリユニット」であるのに対して，引用例３発明では，メモリユニットが複数であることは明記されていない点。
［相違点２］
　コマンド送信手段が，本願発明では，「システムバススレーブ」であるのに対して，引用例３発明では，「プロセッサ」である点。
［相違点３］
　メモリコントローラとメモリユニットとの間のチャネルが，本願発明では，「前記メモリコントローラと前記複数のメモリユニットとの間に複数のチャネルをそれぞれ構成する通信バス」で構成されているのに対して，引用例３発明では，そのように構成されていない点。
［相違点４］
　応答受信手段が，本願発明では，「システムバススレーブ」であるのに対して，引用例３発明では，「プロセッサ」である点。
［相違点５］
　メモリコントローラが，複数のコマンドを対応するメモリユニットに提供する際に，本願発明では，「前記複数のチャネルが利用可能か否かを判定し，利用可能と判定されたチャネルのメモリユニットに前記複数のコマンドの中の対応するコマンドを提供する」のに対して，引用例３発明では，「再順序付けサブユニット３１１でバッファされたリクエストが，利用可能なアドレスを目的としているか否か，すなわち，リクエストのメモリアドレスが存在するバンクが利用可能であるか否かを決定し，利用可能であれば，リクエストをメモリサブシステム２１６に提供する」ものである点。
２−３．判断
　上記相違点について検討する。
［相違点２］及び［相違点４］について
　システムバスに接続されたプロセッサをマスタプロセッサに対するスレーブプロセッサとして動作させることは，例えば特開平７−３６７０４号公報（特に第１図の記載参照），特開平５−１５１１７１号公報（特に第１図の記載参照）等に記載されているように周知技術であるから，引用例３発明において，プロセッサをスレーブプロセッサとして動作させることで，コマンド送信手段や応答受信手段を「システムバススレーブ」とすることは，当業者が適宜なし得たことである。
［相違点１］及び［相違点３］について
　複数のメモリチャネルを有するメモリシステムは，例えば，特開２０１０−２８７０５８号公報（特に【請求項１】の記載参照），国際公開第２０１０／０８０１４１号（特に第２図の記載参照）等に記載されているように周知技術であるものと認められる。
　引用例３発明は，メモリサブシステム２１６を備えたシステムであるところ，上記周知技術を参酌すれば，このメモリサブシステムを複数のメモリユニットで構成し，複数のメモリユニットが複数のメモリチャネルを有するものとすることに格別の困難性は認められない。
［相違点５］について
　引用例３発明は，「複数のバンクを備えるメモリ」において，複数のリクエストをメモリサブシステムに提供する際に，再順序付けサブユニット３１１でバッファされたリクエストが，利用可能なアドレスを目的としているか否か，すなわち，リクエストのメモリアドレスが存在するバンクが利用可能であるか否かを決定し，利用可能であれば，リクエストをメモリサブシステム２１６に提供するというものであるから，引用例３発明のメモリサブシステムとして，上記周知の複数のメモリチャネルを有するメモリシステムを適用したとしても，当該周知技術適用後の発明は，リクエストのメモリアドレスが存在するバンクが利用可能であれば，リクエストをメモリサブシステムに提供するという発明となるにとどまり，「複数のチャネルが利用可能か否かを判定し，利用可能と判定されたチャネルのメモリユニットに複数のコマンドの中の対応するコマンドを提供する」ように動作する発明となるものではない。
　また，「メモリバンクが利用可能か否かを判定すること」と「チャネルが利用可能か否かを判定すること」とは，技術的に異なるものであり，両者が任意に置き換え可能なものであるとは認められないことから，引用例３発明に上記周知の「複数のメモリチャネルを有するメモリシステム」を適用したものにおいて，「メモリバンクが利用可能か否かを判定すること」を「チャネルが利用可能か否かを判定すること」に替える動機付けが無い。
　してみれば，引用例３発明において，メモリコントローラが，複数のコマンドを対応するメモリユニットに提供する際に，複数のチャネルが利用可能か否かを判定し，利用可能と判定されたチャネルのメモリユニットに複数のコマンドの中の対応するコマンドを提供するように構成すること，すなわち，上記相違点５に係る構成とすることは，当業者が適宜なし得たものであるとすることはできない。
　以上のとおりであるから，本願発明は，当業者が引用例３発明及び周知技術に基づいて容易に発明をすることができたとはいえない。
２−４．本願の請求項２−８に係る発明について
　本願の請求項２−８に係る発明は，本願発明をさらに限定したものであるので，本願発明と同様に，当業者が引用例３発明及び周知技術に基づいて容易に発明をすることができたとはいえない。
２−５．本願の請求項９に係る発明について
　本願の請求項９に係る発明は，本願発明を「方法の発明」として記載したものであるので，本願発明と同様に，当業者が引用例３発明及び周知技術に基づいて容易に発明をすることができたとはいえない。
２−６．本願の請求項１０−１４に係る発明について
　本願の請求項１０−１４に係る発明は，請求項９に係る発明をさらに限定したものであるので，本願発明と同様に，当業者が引用例３発明及び周知技術に基づいて容易に発明をすることができたとはいえない。
第５　むすび
　以上のとおり，本願の請求項１−１４に係る発明は，当業者が引用発明及び周知技術に基づいて容易に発明をすることができたものではなく，また，当業者が引用例３発明及び周知技術に基づいて容易に発明をすることができたものでもないから，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。