(57)【要約】【課題】半導体基板のクラックを検知することが可能な半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、第１導電型の半導体基板１０と、外部に露出した第１露出部２６及び第２露出部２６とを具備する。半導体基板１０は、第１導電型の第１半導体領域１２と、第１導電型の逆の第２導電型の第２半導体領域１３Ａとを含む。第１半導体領域１２と第２半導体領域１３Ａとの間にＰＮジャンクションが形成される。第１露出部２６及び第２露出部２６を介してＰＮジャンクションのダイオード特性が計測可能なように、第１半導体領域１２及び第２半導体領域１３Ａがそれぞれ第１露出部２６及び第２露出部２６に接続される。第２半導体領域１３Ａは、半導体基板１０の外周１１に沿って延びる帯状に形成される。第２半導体領域１３Ａの外側端は、半導体基板１０の外周端より内側に位置する。【選択図】図３
2011108750.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
外部に露出した第１露出部及び第２露出部と
を具備し、
前記半導体基板は、前記第１導電型の第１半導体領域と、前記第１導電型の逆の第２導電型の第２半導体領域とを含み、
前記第１半導体領域と前記第２半導体領域との間にＰＮジャンクションが形成され、
前記第１露出部及び前記第２露出部を介して前記ＰＮジャンクションのダイオード特性が計測可能なように、前記第１半導体領域及び前記第２半導体領域がそれぞれ前記第１露出部及び前記第２露出部に接続され、
前記第２半導体領域は、前記半導体基板の外周に沿って延びる帯状に形成され、
前記第２半導体領域の外側端は、前記半導体基板の外周端より内側に位置する
半導体装置。
【請求項２】
前記第２半導体領域は、前記外周の３／４周以上にわたって形成される
請求項１の半導体装置。
【請求項３】
前記半導体基板の表面近傍に素子分離領域が形成され、
前記第２半導体領域は、前記素子分離領域の直下に形成された
請求項２の半導体装置。
【請求項４】
前記半導体基板は、前記第２導電型の第３半導体領域を含み、
前記第１半導体領域と前記第３半導体領域との間にＰＮジャンクションが形成され、
前記第３半導体領域は前記第２露出部に接続され、
前記第３半導体領域は、前記第２半導体領域の内側に配置され、
前記第１半導体領域は、前記第２半導体領域と前記第３半導体領域とに挟まれた部分を含む
請求項２又は３の半導体装置。
【請求項５】
前記半導体基板は、前記第２導電型の深層領域を含み、
前記第１半導体領域と前記深層領域の間にＰＮジャンクションが形成され、
前記深層領域は前記第２露出部に接続され、
前記第１半導体領域は、前記深層領域の上にオーバーハングする部分を含む
請求項２乃至４のいずれかに記載の半導体装置。
【請求項６】
前記深層領域は、前記第２半導体領域の下で前記外周に沿って延びる帯状に形成され、
前記深層領域の外側端は、前記外周端より内側に位置する
請求項５の半導体装置。
【請求項７】
前記第１露出部及び前記第２露出部の各々はボンディングパッドである
請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第１露出部及び前記第２露出部の一方はボンディングパッドであり、他方は前記半導体基板の裏面である
請求項１乃至６のいずれかに記載の半導体装置。
【請求項９】
複数チップ領域を含む第１導電型の半導体ウェーハを加工するステップと、
ダイシングにより前記複数チップ領域を個々のチップ領域に分離するステップと、
前記チップ領域についてクラックを検査するステップと
を具備し、
前記加工するステップは、前記第１導電型の第１半導体領域との間にＰＮジャンクションが形成されるように、前記チップ領域に前記第１導電型と逆の第２導電型の第２半導体領域を形成するステップを含み、
前記第２半導体領域は、前記チップ領域の外周に沿って延びる帯状形状を有するように、且つ、前記第２半導体領域の外側端が前記ダイシング後の前記チップ領域の外周端の内側に位置するように、形成され、
前記検査するステップは、
前記ＰＮジャンクションのダイオード特性を電気的に計測するステップと、
前記ダイオード特性に基づいて前記クラックの有無を判定するステップと
を含む
半導体装置の製造方法。
【請求項１０】
前記第２半導体領域は、前記外周の３／４周以上にわたって形成される
請求項９の半導体装置の製造方法。
【請求項１１】
前記加工するステップは、前記第２半導体領域上に前記第１導電型の半導体層をエピタキシャル成長するステップを含む
請求項１０の半導体装置の製造方法。
【請求項１２】
前記形成するステップにおいて、高エネルギーイオンビーム注入法により前記第２半導体領域を形成する
請求項１０の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置のクラックの検知に関する。
【背景技術】
【０００２】
円形のウェーハと呼ばれる基板は、各々が半導体装置（チップ）に対応する多数のチップ領域を含む。各々のチップ領域に半導体回路が形成され、これらのチップ領域を切り離すダイシング工程を経て、半導体装置が製造される。ダイシングの影響が半導体回路に及ばないようにするために半導体回路とスクライブ線との距離を離すことが望ましい。しかし近年は、ボンディングパッド下にも半導体回路を形成するなど、チップ外周から半導体回路までの距離が縮まる傾向がある。
【０００３】
スクライブ線と半導体回路との距離が縮まったことにより、ダイシング時にチップ外周で発生したクラックが半導体回路に達しやすくなり、半導体回路の電気的特性や信頼性の低下といった問題が生じやすくなった。
【０００４】
従来、肉眼や顕微鏡による外観検査によるクラックの検出が行われていた。外観検査では、微細なクラックが見逃される場合があり、クラックが入ったチップが良品とされる問題が生じていた。容易に且つ確実にクラックが入ったチップを除去できる検査方法が求められている。
【０００５】
特許文献１は、クラックを電気的に検知可能な技術を開示している。図１は、特許文献１に開示された二重バリア２０１を示す。二重バリア２０１は、クラックの拡大及びクラックを経由する汚染の移動を阻止するためにチップ内のチップ端部近傍に形成される。二重バリア２０１の完全性のモニタが可能である。二重バリア２０１は、低誘電率（低ｋ）材料内に形成され、上部金属層から下方の底部金属層までの金属層と、上部金属層から下方の底部金属層までの連続的電気パスをもたらすビア・パスとを含む。二重バリア２０１がクラックの拡大を阻止できない場合、クラックが二重バリア２０１を通過し、これにより二重バリア２０１の電気的特性は検知可能な影響を受ける。モニタ・デバイス２０２を二重バリア２０１に接続してキャパシタンス及び／又は抵抗の大きさを測定することにより、その影響をモニタ及び検出できる。
【０００６】
本発明者の検討によれば、特許文献１に開示された技術においては、二重バリアが最上層メタルから最下層メタルまでの配線層とこれらを接続するビアとから形成されるため、半導体基板に生じたクラックを検知することが困難である。
【０００７】
本発明者の検討によれば、特許文献１に開示された技術においては、二重バリアがチップの外周部に設けられるため、チップ内部に生じたクラックを検知することが困難である。更に、二重バリアが最下層メタルから最上層メタルまでの全ての配線層とこれらを接続するビアとから形成されるため、二重バリアと他の配線とを交差させる場合には二重バリアの一部配線層を欠き取る必要があり、配線配置が制約される。そのため、二重バリアをチップ外周部以外に設けることが難しい。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２１４６２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体基板のクラックを検知することが可能な半導体装置及びその製造方法が求められている。
【課題を解決するための手段】
【００１０】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明による半導体装置は、第１導電型の半導体基板（１０）と、外部に露出した第１露出部（２６、１０ｂ）及び第２露出部（２６、１０ｂ）とを具備する。半導体基板（１０）は、第１導電型の第１半導体領域（１２）と、第１導電型の逆の第２導電型の第２半導体領域（１３Ａ、１３Ｃ）とを含む。第１半導体領域（１２）と第２半導体領域（１３Ａ、１３Ｃ）との間にＰＮジャンクションが形成される。第１露出部（２６、１０ｂ）及び第２露出部（２６、１０ｂ）を介してＰＮジャンクションのダイオード特性が計測可能なように、第１半導体領域（１２）及び第２半導体領域（１３Ａ、１３Ｃ）がそれぞれ第１露出部（２６、１０ｂ）及び第２露出部（２６、１０ｂ）に接続される。第２半導体領域（１３Ａ、１３Ｃ）は、半導体基板（１０）の外周（１１）に沿って延びる帯状に形成される。第２半導体領域（１３Ａ、１３Ｃ）の外側端は、半導体基板（１０）の外周端より内側に位置する。
【００１２】
本発明による半導体装置の製造方法は、複数チップ領域を含む第１導電型の半導体ウェーハを加工するステップ（Ｓ１）と、ダイシングにより複数チップ領域を個々のチップ領域（１０）に分離するステップ（Ｓ２）と、チップ領域（１０）についてクラックを検査するステップ（Ｓ３）とを具備する。加工するステップ（Ｓ１）は、第１導電型の第１半導体領域（１２）との間にＰＮジャンクションが形成されるように、チップ領域（１０）に第１導電型と逆の第２導電型の第２半導体領域（１３Ａ、１３Ｃ）を形成するステップを含む。第２半導体領域（１３Ａ、１３Ｃ）は、チップ領域（１０）の外周（１１）に沿って延びる帯状形状を有するように、且つ、第２半導体領域（１３Ａ、１３Ｃ）の外側端がダイシング後のチップ領域の外周端の内側に位置するように、形成される。検査するステップ（Ｓ３）は、ＰＮジャンクションのダイオード特性を電気的に計測するステップと、ダイオード特性に基づいてクラックの有無を判定するステップとを含む。
【発明の効果】
【００１３】
本発明によれば、半導体基板のクラックを検知することが可能な半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１４】
【図１】図１は、従来の二重バリアの断面図である。
【図２】図２は、本発明の第１の実施形態に係る半導体装置の平面図である。
【図３】図３は、第１の実施形態に係る半導体装置の断面図である。
【図４】図４は、一般配線引き出しパッドの断面図である。
【図５】図５は、検査装置のブロック図である。
【図６】図６は、検査装置により計測されるダイオード特性の例を示すグラフである。
【図７】図７は、第１の実施形態に係る半導体装置の製造方法のフローチャートである。
【図８】図８は、第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図９】図９は、本発明の第２の実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１５】
添付図面を参照して、本発明による半導体装置及びその製造方法を実施するための形態を以下に説明する。
【００１６】
（第１の実施形態）
図２は、本発明の第１の実施形態に係る半導体装置の平面図を示す。半導体装置は、導電型がＰ型の半導体基板１０と、半導体基板１０上に形成されたトランジスタ５０Ａ及び５０Ｂと、半導体装置の上面の周囲部に配置されたＰ型領域引き出しパッド４１、Ｎ型領域引き出しパッド４２、及び一般配線引き出しパッド４３とを備える。Ｐ型領域引き出しパッド４１、Ｎ型領域引き出しパッド４２、及び一般配線引き出しパッド４３は、ボンディングパッドである。半導体基板１０には、クラックを検知するためにＮ型領域１３Ａが形成されている。半導体基板１０のＰ型領域１２とＮ型領域１３Ａとの間にはＰＮジャンクションが形成される。Ｐ型領域引き出しパッド４１はＰ型領域１２に接続され、Ｎ型領域引き出しパッド４２はＮ型領域１３Ａに接続される。各一般配線引き出しパッド４３は、通常の配線に使用され、トランジスタ５０Ａやトランジスタ５０Ｂのような半導体装置の内部回路に接続される。内部回路は、例えば、トランジスタ、ダイオード、サブコンタクト、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護素子である。トランジスタ５０Ａ及び５０Ｂは、半導体装置の外周部分に囲まれた内部に配置され、Ｎ型領域１３Ａに囲まれている。
【００１７】
Ｐ型領域引き出しパッド４１及びＮ型領域引き出しパッド４２は、説明の都合上、図２に示されるように半導体装置の相対する位置に配置されているが、Ｐ型領域１２及びＮ型領域１３Ａに接続可能であれば、他の位置に配置してもよい。また、半導体装置にフリップチップ実装を適用する場合、Ｐ型領域引き出しパッド４１、Ｎ型領域引き出しパッド４２、及び一般配線引き出しパッド４３を半導体装置の上面の中央部分に配置することも可能である。
【００１８】
Ｎ型領域１３Ａは、半導体装置の矩形外周を形成している半導体基板１０の外周１１に沿って延びる帯状形状を有する。Ｎ型領域１３Ａは、外周１１から半導体基板１０の内部に向かって進展するクラックを検知しやすいように、外周１１に沿ってできるだけ長く延びていることが好ましい。しかし、Ｎ型領域１３Ａが閉じたループを形成することによる弊害を考慮すると、Ｎ型領域１３Ａは、閉じたループを形成しないように外周１１の３／４周以上にわたって形成されること（例えば外周１１の３辺にわたって形成されていること）が好ましい。なお、弊害が許容される場合は、Ｎ型領域１３Ａは図２に示されるように閉じたループを形成してもよい。Ｎ型領域１３Ａは、外周１１の３／４周未満、例えば、外周１１の１／２周にわたって形成されてもよい。
【００１９】
図３は、図２のＡ−Ａ’線に沿った本実施形態に係る半導体装置の断面図を示す。半導体装置は、半導体基板１０と、半導体基板１０上に形成された配線形成層２０と、配線形成層２０上に形成されたカバー膜３０とを備える。半導体基板１０は、表面１０ａと、その反対側の裏面１０ｂとを備える。配線形成層２０は、表面１０ａ上に形成され、層間絶縁膜２８を備える。半導体基板１０の表面１０ａ近傍には素子分離領域１６が形成されている。
【００２０】
半導体基板１０において、表面１０ａ近傍に絶縁性の素子分離領域１６が形成され、素子分離領域１６の直下にＮ型領域１３Ａが形成される。Ｎ型領域１３Ａの幅Ｗ１は、例えば、１μｍ以上である。幅Ｗ１は、１μｍより狭くてもよい。Ｎ型領域１３Ａは、Ｎ型領域１３Ａの上面が表面１０ａより下になるように形成されている。Ｎ型領域１３Ａの上面と表面１０ａとの距離Ｄ１は、例えば、０．２μｍ以上である。
【００２１】
Ｐ型領域引き出しパッド４１及びＮ型領域引き出しパッド４２の各々は、コンタクト２１と、第１配線２２と、第１ビア２３と、第２配線２４と、パッドビア２５と、カバー膜３０のカバー開口部３１から外部に露出する露出部としてのパッドメタル２６を備える。コンタクト２１、第１配線２２、第１ビア２３、第２配線２４、パッドビア２５、及びパッドメタル２６は、配線形成層２０に形成されている。Ｐ型領域引き出しパッド４１のパッドメタル２６は、コンタクト２１と、第１配線２２と、第１ビア２３と、第２配線２４と、パッドビア２５により、素子分離領域１６の開口を介して、Ｐ型領域１２に接続されている。Ｐ型領域引き出しパッド４１のコンタクト２１と接するＰ型領域１２の表層部にＰ＋型領域１７が形成されている。Ｎ型領域引き出しパッド４２のパッドメタル２６は、コンタクト２１と、第１配線２２と、第１ビア２３と、第２配線２４と、パッドビア２５により、素子分離領域１６の開口を介してＮ型領域１３Ａに接続されている。Ｎ型領域引き出しパッド４２のコンタクト２１と接するＮ型領域１３Ａの表層部にＮ＋型領域１８が形成されている。
【００２２】
トランジスタ５０Ａは、ＮＭＯＳ（Ｎ−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）トランジスタであり、Ｎ型のドレイン領域５１Ａと、Ｎ型のソース領域５２Ａと、ゲート電極５３Ａとを備える。ドレイン領域５１Ａ及びソース領域５２Ａは、素子分離領域１６の開口内のＰ型領域１２に形成されている。ゲート電極５３Ａは、配線形成層２０に形成されている。
【００２３】
トランジスタ５０Ｂは、ＰＭＯＳ（Ｐ−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）トランジスタであり、Ｐ型のドレイン領域５１Ｂと、Ｐ型のソース領域５２Ｂと、ゲート電極５３Ｂとを備える。ドレイン領域５１Ｂ及びソース領域５２Ｂは、素子分離領域１６の開口に形成されたＮ型領域１４に形成されている。Ｎ型領域１４の直下にはＮ型領域１５が形成されている。ゲート電極５３Ｂは、配線形成層２０に形成されている。
【００２４】
Ｎ型領域１４及び１５は、Ｐ型領域１２及び素子分離領域１６により、Ｎ型領域１３Ａから分離されている。
【００２５】
図４は、一般配線引き出しパッド４３の断面図を示す。一般配線引き出しパッド４３は、第２配線２４と、パッドビア２５と、カバー膜３０のカバー開口部３１から外部に露出する露出部としてのパッドメタル２６を備える。第２配線２４、パッドビア２５、及びパッドメタル２６は、配線形成層２０に形成されている。パッドメタル２６は、第２配線２４及びパッドビア２５により、トランジスタ５０Ａやトランジスタ５０Ｂのような内部回路に接続される。
【００２６】
Ｐ型領域引き出しパッド４１、Ｎ型領域引き出しパッド４２、及び一般配線引き出しパッド４３は、層間絶縁膜２８により互いに分離されている。
【００２７】
本実施形態に係る半導体装置の配線金属層（第１配線２２を含む配線層、第２配線２４を含む配線層）の数は、２つに限定されない。配線金属層の数は、１つでも良く、１０を超えてもよい。また、トランジスタ５０Ａ及び５０Ｂの両方がＮＭＯＳトランジスタ又はＰＭＯＳトランジスタであってもよい。
【００２８】
ＰＮジャンクションのダイオード特性を計測し、その結果に基づいて半導体基板１０のクラックの有無を判定する。ダイオード特性の計測に用いる検査装置１００を図５に示す。検査装置１００は、Ｐ型領域引き出しパッド４１のパッドメタル２６を介してＰ型領域１２に接続され、Ｎ型領域引き出しパッド４２のパッドメタル２６を介してＮ型領域１３Ａに接続される。検査装置１００は、ＰＮジャンクションに可変電圧を印加する可変電圧源１０１と、ＰＮジャンクションに流れる電流を測定する電流計１０２と、このときＰＮジャンクションに印加されている電圧を測定する電圧計１０３とを備える。
【００２９】
図６のグラフを参照して、ＰＮジャンクションがクラックにより破壊されている場合と破壊されていない場合のダイオード特性の違いを説明する。図６において、横軸はＰＮジャンクションに印加される電圧Ｖを示し、縦軸はＰＮジャンクションに流れる電流Ｉを示す。ＰＮジャンクションがクラックにより破壊されていない場合、リーク電流が小さいため、ダイオード特性は曲線６１で示される。ＰＮジャンクションがクラックにより破壊されている場合、リーク電流が大きいため、ダイオード特性は曲線６２で示される。
【００３０】
Ｎ型領域１３Ａが外周１１に達している場合、クラックがなくてもリーク電流が大きくなるので、ＰＮジャンクションのダイオード特性に基づくクラックの検知が難しくなる。したがって、Ｎ型領域１３Ａの外側端が半導体基板１０の外周端より内側に位置することが好ましい。Ｎ型領域１３Ａの外側端と半導体基板１０の外周端との距離Ｌ１は、例えば、０．２μｍ以上である。
【００３１】
次に、図７を参照して、本実施形態に係る半導体装置の製造方法を説明する。半導体装置の製造方法は、ウェーハ加工ステップＳ１、ダイシングステップＳ２、クラック検査ステップＳ３を含む。ウェーハ加工ステップＳ１において、複数チップ領域を含むＰ型の半導体ウェーハを加工する。ダイシングステップＳ２において、複数チップ領域を個々のチップ領域に分離する。外周１１は、ダイシングにおける切り口に形成される。個々のチップ領域が、図２乃至図４に示された半導体装置に対応し、チップ領域の外周が外周１１に対応する。クラック検査ステップＳ３において、個々の半導体装置、すなわちチップ領域について、クラックの有無を検査する。
【００３２】
ウェーハ加工ステップＳ１において、チップ領域に、トランジスタ５０Ａ、トランジスタ５０Ｂ、Ｎ型領域１３Ａ、素子分離領域１６を形成した後、チップ領域の上に配線形成層２０及びカバー膜３０を形成する。Ｎ型領域１３Ａは、Ｐ型領域１２との間にＰＮジャンクションが形成されるように、チップ領域の外周（外周１１）に沿って延びる帯状形状を有するように、且つ、Ｎ型領域１３Ａの外側端がダイシング後のチップ領域の外周端の内側に位置するように、形成される。その結果、外周１１とＮ型領域１３Ａの外側端との間にＰ型領域１２の一部が挟まれ、Ｎ型領域１３Ａが外周１１に達しない。Ｎ型領域１４及び１５を形成するためのフォトリソグラフィ工程で使用するマスクを変更するだけでＮ型領域１３Ａを形成することが可能であり、Ｎ型領域１３Ａを形成するための追加の工程が必要とされない。
【００３３】
クラック検査ステップＳ３は、上述のようにＰＮジャンクションのダイオード特性を計測するステップと、ダイオード特性に基づいてクラックの有無を判定するステップとを含む。
【００３４】
なお、裏面１０ｂが外部に露出している場合、クラック検査ステップＳ３において、検査装置１００をＰ型領域引き出しパッド４１のパッドメタル２６に接続するかわりに裏面１０ｂに接続してもよい。Ｎ型領域１３Ａが露出した裏面１０ｂに達するように形成されている場合、検査装置１００をＮ型領域引き出しパッド４２のパッドメタル２６に接続するかわりにＮ型領域１３Ａの裏面１０ｂの一部を形成している表面に接続してもよい。
【００３５】
次に、図８を参照して、本実施形態に係る半導体装置の変形例を説明する。上述の半導体装置に、Ｎ型領域１３Ａの内側に配置されたＮ型領域１３Ｂが追加される。Ｎ型領域１３Ｂは、Ｐ型領域１２との間にＰＮジャンクションが形成されるように半導体基板１０に形成される。Ｎ型領域１３Ｂは、トランジスタ５０Ａ及び５０Ｂのような内部回路が形成されていない場所や、内部回路の動作に影響しない場所に配置することが可能である。例えば、Ｎ型領域１３Ｂは、素子分離領域１６のトランジスタ５０Ａ及び５０Ｂに挟まれた部分の直下に形成される。Ｎ型領域１３Ｂは、素子分離領域１６及びＰ型領域１２によって上述のＮ型領域１４及１５から分離される。
【００３６】
Ｎ型領域１３Ｂは、Ｎ型領域１３Ｂの上面が表面１０ａより下になるように形成されている。Ｎ型領域１３Ｂの上面と表面１０ａとの距離は、例えば、０．２μｍ以上である。Ｎ型領域１３Ｂは、帯状形状を有することが好ましく、この場合のＮ型領域１３Ｂの幅Ｗ２は１μｍ以上であることが好ましい。幅Ｗ２は、１μｍより狭くてもよい。
【００３７】
Ｎ型領域１３Ｂは、Ｎ型領域１３Ａのような同じ導電型の拡散層や配線を介してＮ型領域引き出しパッド４２のパッドメタル２６に接続される。本変形例においては、Ｎ型領域１３Ｂに係るダイオード特性を上述のように計測することにより、半導体基板１０の内部のクラックも検知することができる。Ｎ型領域１３Ｂは、Ｎ型領域１３Ａと同時に形成することが可能である。
【００３８】
（第２の実施形態）
図９を参照して、本発明の第２の実施形態に係る半導体装置を説明する。本実施形態に係る半導体装置は、第１の実施形態に係る半導体装置にＮ型領域１３Ｃ及び１３Ｄのいずれか一方又は両方が追加されたものである。Ｎ型領域１３Ｃ及び１３Ｄは、トランジスタ５０Ａ及び５０Ｂのような内部回路に影響しないように半導体基板１０の深層に形成される。Ｎ型領域１３Ｃ及び１３Ｄの各々の上面と素子分離領域１６の下面との間に間隔が設けられている。Ｎ型領域１３ＣとＰ型領域１２との間にＰＮジャンクションが形成され、Ｎ型領域１３ＤとＰ型領域１２との間にＰＮジャンクションが形成される。Ｎ型領域１３Ｃ及びＮ型領域１３Ｄは、それぞれ、Ｐ型領域１２によってＮ型領域１４及び１５から分離される。
【００３９】
Ｎ型領域１３Ｃは、Ｎ型領域１３Ａの下で外周１１に沿って延びる帯状形状を有し、Ｎ型領域１３Ｃの外側端は半導体基板１０の外周端より内側に位置する。Ｎ型領域１３Ｃの幅Ｗ３は、例えば、１μｍ以上である。幅Ｗ３は、１μｍより狭くてもよい。Ｎ型領域１３Ｃの上面と表面１０ａとの距離Ｄ３は、例えば、０．２μｍより大きい。Ｎ型領域１３Ｃの外側端と半導体基板１０の外周端との距離Ｌ３は、例えば、０．２μｍ以上である。Ｎ型領域１３Ｃの上にＰ型領域１２の一部がオーバーハングし、Ｐ型領域１２のオーバーハングした部分がＮ型領域１３Ｃと素子分離領域１６の間に挟まれる。Ｎ型領域１３Ｃは、Ｎ型領域１３Ｃと同じ導電型の拡散層としてのＮ型領域１３Ａや配線を介してＮ型領域引き出しパッド４２のパッドメタル２６に接続される。Ｎ型領域１３Ｃは、外周１１の３／４周以上にわたって形成されることが好ましいが、外周１１の３／４周未満、例えば、外周１１の１／２周にわたって形成されてもよい。
【００４０】
Ｎ型領域１３Ｄは、素子分離領域１６のトランジスタ５０Ａ及び５０Ｂに挟まれた部分の下方に形成される。Ｎ型領域１３Ｄは、Ｎ型領域１３Ｄの上面が表面１０ａより下になるように形成されている。Ｎ型領域１３Ｄの上面と表面１０ａとの距離は、例えば、０．２μｍ以上である。Ｎ型領域１３Ｄは、帯状形状を有することが好ましく、この場合のＮ型領域１３Ｄの幅Ｗ４は１μｍ以上であることが好ましい。幅Ｗ４は、１μｍより狭くてもよい。Ｎ型領域１３Ｄの上にＰ型領域１２の一部がオーバーハングし、Ｐ型領域１２のオーバーハングした部分がＮ型領域１３ｄと素子分離領域１６の挟まれた部分との間に挟まれる。Ｎ型領域１３Ｄは、Ｎ型領域１３Ｄと同じ導電型の拡散層としてのＮ型領域１３Ａや１３Ｃ、又は配線を介してＮ型領域引き出しパッド４２のパッドメタル２６に接続される。Ｎ型領域１３Ｄの上に上述のＮ型領域１３Ｂが設けられてもよい。Ｎ型領域１３Ｄにより、半導体基板１０の内部のクラックも検知することができる。
【００４１】
本実施形態に係る半導体装置の製造方法は、第１の実施形態に係る半導体装置の製造方法におけるウェーハ加工ステップＳ１を変更したものである。例えば、高エネルギーイオンビーム注入法によりＮ型領域１３Ｃ及び１３Ｄを半導体ウェーハの深層に形成するステップが追加される。または、Ｎ型領域１３Ｃ及び１３Ｄを半導体ウェーハの表面近傍に形成し、その上にＰ型半導体層をエピタキシャル成長し、成長したＰ型半導体層に素子分離領域１６やＮ型領域１３Ａを形成する。Ｎ型領域１３ＣやＮ型領域１３Ｄのような深層に形成されるＮ型半導体領域は、フォトリソグラフィによりパターニングされる。
【００４２】
深層に形成されるＮ型領域１３Ｃ及び１３Ｄは、トランジスタ５０Ａ及び５０Ｂのような内部回路に影響を与えにくいため、Ｎ型領域１３ＡやＮ型領域１３Ｂに比べて配置が制限されない。したがって、本実施形態によれば、Ｎ型領域１３Ｃ及び１３Ｄに係るダイオード特性を上述のように計測することにより、クラックを高確率で検知することが可能であり、半導体装置の信頼性が向上する。
【００４３】
本実施形態においても、検査装置１００との接続をパッドメタル２６でとるかわりに、裏面１０ｂで接続をとってもよい。また、本実施形態においては、Ｎ型領域１３ＡのうちＮ型領域１３Ｃ及び１３Ｄをパッドメタル２６に引き出すために必要な部分以外はなくてもよい。
【００４４】
深層に形成されるＮ型半導体領域は、半導体ウェーハの全面に形成されてもよい。チップ領域の外周部分から離れた部分はクラックが達する可能性が低いため、その部分に深層のＮ型半導体領域を形成しなくてもよい。チップ領域の外周部分から離れた部分を除いて深層のＮ型半導体領域を形成すれば、深層のＮ型半導体領域を形成しない場合と同様に裏面１０ｂは接続をとることが可能である。
【００４５】
上記技術は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使用した半導体装置にも適用できる。ＳＯＩ基板は、絶縁膜と、その直上のシリコンと、その上のシリコンとを備える。両シリコンは互いに逆の導電型を有する半導体である。両シリコンの間に形成されるＰＮジャンクションのダイオード特性に基づいて、クラックの有無が検知される。
【００４６】
素子分離領域１６の下にＮ型領域１３Ａ〜１３Ｄのいずれかが設けられた構造は、半導体基板１０の下から上に進展するクラックを検知するために好適である。
【００４７】
上記各実施形態において、半導体基板１０の導電型はＮ型であってもよい。その場合、上述のＰ型及びＮ型がそれぞれ逆の導電型となる。
【００４８】
上記各実施形態において、配線形成層２０に上述の二重バリア２０１（図１参照）を設けてもよい。
【符号の説明】
【００４９】
１０…半導体基板
１０ａ…表面
１０ｂ…裏面
１１…外周
１２…Ｐ型領域
１３Ａ〜１３Ｄ、１４、１５…Ｎ型領域
１６…素子分離領域
１７…Ｐ＋型領域
１８…Ｎ＋型領域
２０…配線形成層
２１…コンタクト
２２…第１配線
２３…第１ビア
２４…第２配線
２５…パッドビア
２６…パッドメタル
２８…層間絶縁膜
３０…カバー膜
３１…カバー開口部
４１…Ｐ型領域引き出しパッド
４２…Ｎ型領域引き出しパッド
４３…一般配線引き出しパッド
５０Ａ、５０Ｂ…トランジスタ
５１Ａ、５１Ｂ…ドレイン領域
５２Ａ、５２Ｂ…ソース領域
５３Ａ、５３Ｂ…ゲート電極
６１…曲線
６２…曲線
１００…検査装置
１０１…可変電圧源
１０２…電流計
１０３…電圧計
２０１…二重バリア
２０２…モニタ・デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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