(57)【要約】【課題】プロセッサの負荷を低減するとともに、第三者による不揮発性メモリ内におけるデータの解読、意図的な改ざん・書き換えの防止を防止して悪意ある第三者からのセキュリティを確保することが可能なデータ処理装置を実現すること。【解決手段】  プロセッサと不揮発性メモリ間でデータの書き込みと読み出しをセキュアに行なうデータ処理装置において、前記プロセッサまたは前記不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータのビット配列を変換また復元し、前記不揮発性メモリまたは前記プロセッサに出力するバス変換手段を備えることを特徴とする。【選択図】図１
2011128663.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサと不揮発性メモリ間でデータの書き込みと読み出しをセキュアに行なうデータ処理装置において、
前記プロセッサまたは前記不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータのビット配列を変換また復元し、前記不揮発性メモリまたは前記プロセッサに出力するバス変換手段を備えることを特徴とするデータ処理装置。
【請求項２】
前記バス変換手段は、
前記プロセッサまたは前記不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータをバスの信号線の配列を変えて前記不揮発性メモリまたは前記プロセッサに出力するバス変換手段を備えることを特徴とする請求項１記載のデータ処理装置。
【請求項３】
前記バス変換手段は、
前記バスを介して全ビットデータが入力され、これらの全ビットデータのうち１ビットデータを出力する複数のセレクタと、
前記各セレクタが出力する１ビットデータを指定するセレクタ制御手段を具備し、
前記複数のセレクタを、
少なくとも前記バスから入力されるデータのビット数個備えることを特徴とする請求項１または２に記載のデータ処理装置。
【請求項４】
前記バス変換手段は、
前記プロセッサから複数の信号線から成る第１のデータバスを介して入力された各ビットデータを、データバスの信号線の配列を変えて前記不揮発性メモリに出力すること、または、
前記不揮発性メモリから複数の信号線から成る第２のデータバスを介して入力された各ビットデータを、データバスの信号線の配列を変えて前記プロセッサに出力するデータバス変換手段であることを特徴とする請求項１〜３のいずれかに記載のデータ処理装置。
【請求項５】
前記バス変換手段は、
前記プロセッサから複数の信号線から成る第１のアドレスバスを介して入力されたアドレス指定信号の各ビットデータを、アドレスバスの信号線の配列を変えて前記不揮発性メモリに出力すること、または、
前記不揮発性メモリから複数の信号線から成る第２のアドレスバスを介して入力されたアドレス指定信号の各ビットデータを、アドレスバスの信号線の配列を変えて前記プロセッサに出力するアドレスバス変換手段であることを特徴とする請求項１〜３のいずれかに記載のデータ処理装置。
【請求項６】
前記データバス変換手段および前記アドレスバス変換手段を備えることを特徴とする請求項４または５に記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセッサと不揮発性メモリ間でデータの書き込みと読み出しをセキュアに行なうデータ処理装置に関し、特にプロセッサの負荷の低減、第三者による不揮発性メモリ内におけるデータの解読、意図的な改ざん・書き換えの防止に関する。
【背景技術】
【０００２】
従来、不揮発性メモリが実装されたコンピュータに代表されるデータ処理装置は、ＣＰＵ（Central Processing Unit）などのプロセッサと不揮発性メモリがアドレスバスとデータバスを介して相互に接続され、これらのバスを介してデータのリード（読み出し）・ライト（書き込み）を行っている。
【０００３】
しかし不揮発性メモリは、電源がＯＦＦ状態であってもメモリ内部のデータが揮発せずに存在するので、第三者が不正にデータ処理装置から不揮発性メモリを取り外してデータを解読したり、データを意図的に書き換えたりする危険性があるという問題点があった。
【０００４】
このような問題点の歯止めとして、近年では、データをプロセッサで暗号化して不揮発性メモリに保存するようにして、プロセッサと不揮発性メモリ間でデータの書き込みと読み出しをセキュアに行なうデータ処理装置が検討されている。
【０００５】
このような従来のデータ処理装置に関連する先行技術文献として下記の特許文献１がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１５４９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のデータ処理装置は、プロセッサがバスを介して不揮発性メモリにリード（読み込み）・ライト（書き込み）アクセスするたびにデータの暗号化や暗号化されたデータの復元処理が発生し、ホストプロセッサに多大な負荷が発生してしまうという問題点があった。
本発明は上述の問題点を解決するものであり、その目的は、プロセッサの負荷を低減するとともに、第三者による不揮発性メモリ内におけるデータの解読、意図的な改ざん・書き換えの防止を防止して悪意ある第三者からのセキュリティを確保することが可能なデータ処理装置を実現することにある。
【課題を解決するための手段】
【０００８】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
プロセッサと不揮発性メモリ間でデータの書き込みと読み出しをセキュアに行なうデータ処理装置において、
前記プロセッサまたは前記不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータのビット配列を変換また復元し、前記不揮発性メモリまたは前記プロセッサに出力するバス変換手段を備えることを特徴とするデータ処理装置である。
【０００９】
請求項２記載の発明は、請求項１記載のデータ処理装置において、
前記バス変換手段は、
前記プロセッサまたは前記不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータをバスの信号線の配列を変えて前記不揮発性メモリまたは前記プロセッサに出力するバス変換手段を備えることを特徴とする。
【００１０】
請求項３記載の発明は、請求項１または２記載のデータ処理装置において、
前記バス変換手段は、
前記バスを介して全ビットデータが入力され、これらの全ビットデータのうち１ビットデータを出力する複数のセレクタと、
前記各セレクタが出力する１ビットデータを指定するセレクタ制御手段を具備し、
前記複数のセレクタを、
少なくとも前記バスから入力されるデータのビット数個備えることを特徴とする。
【００１１】
請求項４記載の発明は、請求項１〜３のいずれかに記載のデータ処理装置において、
前記バス変換手段は、
前記プロセッサから複数の信号線から成る第１のデータバスを介して入力された各ビットデータをデータバスの信号線の配列を変えて前記不揮発性メモリに出力すること、または、
前記不揮発性メモリから複数の信号線から成る第２のデータバスを介して入力された各ビットデータをデータバスの信号線の配列を変えて前記プロセッサに出力するデータバス変換手段であることを特徴とする。
【００１２】
請求項５記載の発明は、請求項１〜３のいずれかに記載のデータ処理装置において、
前記バス変換手段は、
前記プロセッサから複数の信号線から成る第１のアドレスバスを介して入力されたアドレス指定信号の各ビットデータをアドレスバスの信号線の配列を変えて前記不揮発性メモリに出力すること、または、
前記不揮発性メモリから複数の信号線から成る第２のアドレスバスを介して入力されたアドレス指定信号の各ビットデータをアドレスバスの信号線の配列を変えて前記プロセッサに出力するアドレスバス変換手段であることを特徴とする。
【００１３】
請求項６記載の発明は、請求項４または５に記載のデータ処理装置において、
前記データバス変換手段および前記アドレスバス変換手段を備えることを特徴とする。
【発明の効果】
【００１４】
このように、本発明によれば、プロセッサまたは不揮発性メモリから複数の信号線から成るバスを介して入力されたデータの各ビットデータのビット配列を変換・復元し、不揮発性メモリまたはプロセッサに出力するバス変換手段を備えることにより従来よりもデータの書き込みをセキュアに行うに際してプロセッサの負荷を低減できる。
【００１５】
また、本発明のデータ処理装置は、また、第三者が不正に不揮発性メモリを取り外して不揮発性メモリ内におけるデータの解読、意図的な改ざん・書き換えの防止を防止することができ、悪意ある第三者からのセキュリティを確保することができる。
【００１６】
また、本発明によれば、プロセッサまたは不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータのビット配列を変換し、不揮発性メモリまたは前記プロセッサに出力するデータバス変換手段およびアドレスバス変換手段を備えることにより、アドレスバス、データバスはそれぞれ、アドレスバス変換手段、データバス変換手段を介して変換されるため、基本機能であるデータのビット配列変更だけではなく、不揮発性メモリの保存先アドレスも変更できるため、データ解釈の難易度が向上する点で有効である。
【００１７】
また、本発明によれば、バス変換手段がバスを介して全ビットデータが入力され、これらの全ビットデータのうち１ビットデータを出力する複数のセレクタと、各セレクタが出力する１ビットデータを指定するセレクタ制御手段を具備し、複数のセレクタを、少なくともバスから入力されるデータのビット数個備えることにより、ハードウェアの単純な組み合わせ回路で実現することができるため、低コストで実現可能であり、データバス変換により無駄な変換時間が発生しないためホストプロセッサの負荷を増大することも無い点でも有効である。
【図面の簡単な説明】
【００１８】
【図１】本発明に係るデータ処理装置の一実施例を示す構成図である。
【図２】本発明に係るデータ処理装置のデータバス変換手段によるデータのビット配列変換前後、いいかえればデータバスにおけるビットデータを出力する信号線の変換（データバスの変換）前後の説明図である。
【図３】本発明に係るデータ処理装置の他の実施例を示す構成図である。
【図４】本発明に係るデータ処理装置のデータバス変換手段の一実施例を示す構成図である。
【発明を実施するための形態】
【００１９】
本発明のデータ処理装置の主な特徴は、プロセッサまたは不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータのビット配列を変換し、不揮発性メモリまたはプロセッサに出力するバス変換手段を備える点である。
以下、図面を用いて本発明のデータ処理装置とその製造方法を説明する。
【００２０】
＜実施例１＞
図１は、本発明に係るデータ処理装置の一実施例を示す構成図であり、以下、説明を簡単にするためバスが４ビットバスである場合を例にして説明する。なお、本発明のデータ処理装置のバスは４ビットバスに限定するものではなく、２ビット以上であればどのようなビットのバスでもよい。
【００２１】
また、本発明のデータ処理装置は、たとえば、コンピュータや汎用サーバ、その他電子機器などのプロセッサと不揮発性メモリを具備しセキュアにデータの読み出し書き込みを行うものであればどのようなものでもよい。
【００２２】
（主な構成の説明）
図１において、データ処理装置は、主に、データ処理装置の各機能を制御可能なＣＰＵなどであって、メモリ等の記憶手段にデータを書き込みまたはメモリからデータを読み出すプロセッサの一例であるホストプロセッサ１と、第１のデータバス１００を介してホストプロセッサ１から入力されるデータの各ビットデータのビット配列を変換・復元し、第２のデータバス２００を介して出力するバス変換手段の一例であるデータバス変換手段２と、第２のデータバス２００を介してデータバス変換手段２から入力されるデータが書き込まれ、このデータを記憶するフラッシュメモリなどの不揮発性メモリ３とから構成される。
【００２３】
なお、このデータバス変換手段２は、プリント基板上のパターン配線や小規模ゲートアレイを用いた単純な組み合わせ回路などで実現できる。
（各構成要素とその配置関係の説明）
【００２４】
ホストプロセッサ１と不揮発性メモリ３はアドレスバス３００を介して相互に接続され、リードアクセス（読み出し）・ライトアクセス（書き込み）したい所望の不揮発性メモリ３のアドレスを指定するアドレス指定信号が入出力される。
【００２５】
ホストプロセッサ１は、図示しないデータ書き込み信号線を介して不揮発性メモリ３にデータ書き込みを要求する書き込み要求信号を出力する。
ホストプロセッサ１は、書き込み要求する際に、アドレスバス３００を介してライトアクセス（書き込み）したい所望の不揮発性メモリ３のアドレスを指定するアドレス指定信号を不揮発性メモリ３に出力する。
さらにホストプロセッサ１は、不揮発性メモリ３に書き込み（ライト）するデータをデータバス１００に出力し、不揮発性メモリ３にデータを書き込みする。
【００２６】
一方、ホストプロセッサ１は、特に図示しないメモリ読み出し信号線を介して不揮発性メモリ３にデータ読み出しを要求する読み出し要求信号も出力する。
このときホストプロセッサ１は、アドレスバス３００を介してリードアクセス（読み出し）したい所望の不揮発性メモリ３のアドレスを指定するアドレス指定信号を不揮発性メモリ３に出力し、不揮発性メモリ３からデータを読み出しする。
【００２７】
不揮発性メモリ３は、読み出し信号線を介して読み出し要求信号が入力されると、アドレスバス３００を介して入力されたアドレス指定信号により指定されているメモリアドレスに格納されているデータを第２のデータバス２００に出力する。
また不揮発性メモリ３は、読み出し信号線を介して読み出し要求信号が入力されると、アドレスバス３００を介して入力されたアドレス指定信号により指定されているメモリアドレスに格納されているデータを第２のデータバス２００に出力する。
【００２８】
データバス変換手段２は、ホストプロセッサ１から第１のデータバス１００を介してデータ（書き込みデータ）が入力されると、入力されたデータの各ビットデータのビット配列を変換して、第２のデータバス２００を介して不揮発性メモリ３に出力する。
またデータバス変換手段２は、不揮発性メモリ３から第２のデータバス２００を介してデータ（読み出しデータ）が入力されると、入力されたデータの各ビットデータのビット配列を変換して、第１のデータバス１００を介してホストプロセッサ１に出力する。
【００２９】
いいかえれば、データバスは、データバス変換手段２を介してホストプロセッサ１と不揮発性メモリ３とに接続される。
【００３０】
図２は、本発明に係るデータ処理装置のデータバス変換手段によるデータのビット配列変換前後、いいかえればデータバスにおけるビットデータを出力する信号線の変換（データバスの変換）前後の説明図である。
図２において、上段のビット配列がホストプロセッサ１内におけるビット配列、下段のビット配列が不揮発性メモリ３で記憶するビット配列である。
【００３１】
図２では、ａ〜ｄは１ビットデータを示し、Ｄ０〜Ｄ３はホストプロセッサ１側のデータバスの各信号線を示す。またｄ０〜ｄ３は不揮発性メモリ３側のデータバスの各信号線を示す。
たとえば図２のように、ホストプロセッサ１内における変換前のデータのビット配列は（Ｄ０：ａ、Ｄ１：ｂ、Ｄ２：ｃ、Ｄ３：ｄ）である。
【００３２】
ホストプロセッサ１内の変換前のデータは、たとえば、本発明のデータ処理装置のデータバス変換手段２によりデータのビット配列変換（データバスの変換）が行なわれ、不揮発性メモリ３で記憶するビット配列は、図２のように変換後のビット配列（ｄ０：ｂ、ｄ１：ｄ、ｄ２：ａ、ｄ３：ｃ）となる。
【００３３】
（動作説明）
このような構成で本発明のデータ処理装置は、以下のＡ：書き込み動作、Ｂ：読み出し動作を行なう。
【００３４】
Ａ：書き込み動作
ホストプロセッサ１は、特に図示しないデータ書き込み信号線を介して不揮発性メモリ３にデータ書き込みを要求する書き込み要求信号を出力する。
このときホストプロセッサ１は、アドレスバス３００を介してライトアクセス（書き込み）したい所望の不揮発性メモリ３のアドレスを指定するアドレス指定信号を不揮発性メモリ３に出力する。
またホストプロセッサ１は、不揮発性メモリ３に書き込み（ライト）するデータを第１のデータバス１００に出力する。
【００３５】
データバス変換手段２は、ホストプロセッサ１から第１のデータバス１００を介してデータ（書き込みデータ）が入力されると、入力されたデータの各ビットデータのビット配列を変換して、第２のデータバス２００を介して不揮発性メモリ３に出力する。
【００３６】
たとえば、データバス変換手段２は、上述の図２で説明したように、ホストプロセッサ１内における変換前のデータのビット配列「Ｄ０：ａ、Ｄ１：ｂ、Ｄ２：ｃ、Ｄ３：ｄ」を変換（データバスを変換）して、変換後のビット配列「ｄ０：ｂ、ｄ１：ｄ、ｄ２：ａ、ｄ３：ｃ」を第２のデータバス２００を介して不揮発性メモリ３に出力する。
【００３７】
このため、ホストプロセッサからのデータは、データバス変換手段２によりデータのビット配列変換（データバス変換）が行なわれることより、不揮発性メモリ内におけるデータのビット配列は、ホストプロセッサにおけるデータのビット配列状態と異なり、第三者にはデータの解釈が不可能な状態となる。
【００３８】
不揮発性メモリ３は、書き込み信号線を介して書き込み要求信号が入力され、第２のデータバス２００を介して書き込みデータが入力されると、アドレスバス３００を介して入力されたアドレス指定信号により指定されているメモリアドレスに書き込む。
【００３９】
このように、本発明のデータ処理装置であれば、書き込みするデータが、データバス変換手段２によりデータ配列が変更されて不揮発性メモリ３に出力されるので、不揮発性メモリ３に保存されているデータのビット配列がホストプロセッサ内データのビット配列と異なる状態となり、第三者にはデータの解釈が不可能な状態でメモリ内に記憶される。
この状態であれば、本発明のデータ処理装置は、第三者が不正に不揮発性メモリを取り外して不揮発性メモリ内におけるデータの解読、意図的な改ざん・書き換えの防止を防止することができ、悪意ある第三者からのセキュリティを確保することができる。
【００４０】
また、本発明のデータ処理装置であれば、プロセッサから複数の信号線から成るバスを介して入力されたデータの各ビットデータのビット配列を変換し、不揮発性メモリに出力するバス変換手段を備えることにより、プロセッサと不揮発性メモリ間でデータの読み出しをセキュアに行なうにあたり、プロセッサの負荷を低減することができる。
【００４１】
Ｂ：読み出し動作
ホストプロセッサ１は、特に図示しないメモリ読み出し信号線を介して不揮発性メモリ３にデータ読み出しを要求する読み出し要求信号を出力する。
このときホストプロセッサ１は、アドレスバス３００を介してリードアクセス（読み出し）したい所望の不揮発性メモリ３のアドレスを指定するアドレス指定信号を不揮発性メモリ３に出力する。
【００４２】
不揮発性メモリ３は、読み出し信号線を介して読み出し要求信号が入力されると、アドレスバス３００を介して入力されたアドレス指定信号により指定されているメモリアドレスに格納されているデータを第２のデータバス２００に出力する。
【００４３】
データバス変換手段２は、不揮発性メモリ３から第２のデータバス２００を介してデータ（読み出しデータ）が入力されると、入力されたデータの各ビットデータのビット配列を変換（復元）して、第１のデータバス１００を介してホストプロセッサ１に出力する。
【００４４】
具体的には、データバス変換手段２は、上述の図２で説明したように、不揮発性メモリ３内におけるデータのビット配列「ｄ０：ｂ、ｄ１：ｄ、ｄ２：ａ、ｄ３：ｃ」を変換（データバスの信号線の配列を変換）して、変換後のビット配列「Ｄ０：ａ、Ｄ１：ｂ、Ｄ２：ｃ、Ｄ３：ｄ」を第１のデータバス１００を介してホストプロセッサ１に出力する。
【００４５】
このため、読み出しするデータは、「Ａ：書き込み動作」の説明で行なったように第三者にはデータの解釈が不可能な状態で不揮発性メモリ３内に保存されているが、データバス変換手段２により不揮発性メモリ３から出力される読み出しデータのビット配列が当初のホストプロセッサ内データのビット配列と同じ状態となり、データの解読が可能な状態に戻る。
【００４６】
データバス変換手段２から出力されたビット配列変換後のデータは、第１のデータバス１００を介してホストプロセッサ１に入力される。
【００４７】
すなわち、不揮発性メモリ３から出力されたデータは、データバス変換手段２でビット配列変換（データバス変換）されてビット配列が復元された状態でホストプロセッサ１に入力されることになる。
【００４８】
このため、本発明のデータ処理装置は、不揮発性メモリから複数の信号線から成る第２のデータバスを介して入力された各ビットデータを、出力する信号線の配列を変えて（出力するデータのビット配列を復元して）第１のデータバス１００を介してプロセッサに出力するデータバス変換手段を備えることにより、第三者にはデータの解釈が不可能な状態で不揮発性メモリ３内に保存されているデータを解読できる状態にする（いいかれば、プロセッサと不揮発性メモリ間でデータの読み出しをセキュアに行なう）にあたり、プロセッサの負荷を低減することができる。
【００４９】
この結果、本発明のデータ処理装置は、プロセッサまたは不揮発性メモリから複数の信号線から成るバスを介して入力されたデータの各ビットデータのビット配列を変換・復元し、不揮発性メモリまたはプロセッサに出力するバス変換手段を備えることにより従来よりもデータの書き込みをセキュアに行うに際してプロセッサの負荷を低減できる。
【００５０】
また、本発明のデータ処理装置は、また、第三者が不正に不揮発性メモリを取り外して不揮発性メモリ内におけるデータの解読、意図的な改ざん・書き換えの防止を防止することができ、悪意ある第三者からのセキュリティを確保することができる。
【００５１】
＜実施例２＞
なお、本発明に係るデータ処理装置は、ホストプロセッサと不揮発性メモリとがデータバス変換手段だけでなく、アドレスバスを変換する（アドレス指定信号のビットデータ配列を変換する）バス変換手段の一例であるアドレスバス変換手段も介して接続されるものでもよい。
【００５２】
（主な構成の説明）
図３は、本発明に係るデータ処理装置の他の実施例を示す構成図であり、図１と共通する部分には同一の符号を付けて適宜説明を省略する。
【００５３】
図３において、本発明のデータ処理装置は、主に、ホストプロセッサ１と、データバス変換手段２と、アドレスバス３００を介してホストプロセッサ１から入力されるアドレス指定信号の各ビットデータのビット配列を変換・復元し、第２のアドレスバス４００を介して出力するバス変換手段の一例であるアドレスバス変換手段４と、第２のデータバス２００を介して入力されるデータがアドレスバス４００を介して入力されるアドレス指定信号により指定されるアドレスに書き込まれるフラッシュメモリなどの不揮発性メモリ３とから構成される。
【００５４】
いいかえれば、データバスは、データバス変換手段２を介してホストプロセッサ１と不揮発性メモリ３とに接続され、アドレスバスはアドレスバス変換手段４を介してホストプロセッサ１と不揮発性メモリ３とに接続される。
【００５５】
アドレスバス変換手段４は、ホストプロセッサ１から第１のアドレスバス３００を介してアドレス指定信号が入力されると、入力されたアドレス指定信号の各ビットデータのビット配列を変換して、第２のアドレスバス４００を介して不揮発性メモリ３に出力する。
またデータバス変換手段２は、不揮発性メモリ３から第２のデータバス２００を介してデータ（読み出しデータ）が入力されると、入力されたデータの各ビットデータのビット配列を変換して、第１のデータバス１００を介してホストプロセッサ１に出力する。
なお、このアドレスバス変換手段４は、プリント基板上のパターン配線や小規模ゲートアレイを用いた単純な組み合わせ回路などで実現できる。
【００５６】
（動作説明）
このような構成で本発明のデータ処理装置は、以下のＣ：書き込み動作、Ｄ：読み出し動作を行なう。
【００５７】
Ｃ：書き込み動作
ホストプロセッサ１は、特に図示しないデータ書き込み信号線を介して不揮発性メモリ３にデータ書き込みを要求する書き込み要求信号を出力する。
このときホストプロセッサ１は、第１のアドレスバス３００を介してライトアクセス（書き込み）したい所望の不揮発性メモリ３のアドレスを指定するアドレス指定信号をアドレスバス変換手段４に出力する。
またホストプロセッサ１は、不揮発性メモリ３に書き込み（ライト）するデータを第１のデータバス１００に出力する。
【００５８】
データバス変換手段２は、ホストプロセッサ１から第１のデータバス１００を介してデータ（書き込みデータ）が入力されると、入力されたデータの各ビットデータのビット配列を変換して、第２のデータバス２００を介して不揮発性メモリ３に出力する。
【００５９】
一方アドレスバス変換手段４は、ホストプロセッサ１から第１のアドレスバス３００を介してアドレス指定信号が入力されると、入力されたアドレス指定信号の各ビットデータのビット配列を変換して、第２のアドレスバス２００を介して不揮発性メモリ３に出力する。
【００６０】
たとえば、アドレスバス変換手段４は、上述の図２で説明したように、ホストプロセッサ１内における変換前のアドレス指定信号のビット配列「Ｄ０：ａ、Ｄ１：ｂ、Ｄ２：ｃ、Ｄ３：ｄ」を変換（データバスの信号線の配列を変換）して、変換後のビット配列「ｄ０：ｂ、ｄ１：ｄ、ｄ２：ａ、ｄ３：ｃ」を第２のアドレスバス４００を介して不揮発性メモリ３に出力する。
【００６１】
不揮発性メモリ３は、書き込み信号線を介して書き込み要求信号が入力され、第２のデータバス２００を介して書き込みデータが入力され、かつ、第２のアドレスバス４００を介してアドレスバス変換後のアドレス指定信号が入力されると、ビット配列（アドレスバス）変換後のアドレス指定信号により指定されているメモリアドレスにビット配列（データバス）変換後のデータを書き込む。
【００６２】
このため、本発明のデータ処理装置であれば、ホストプロセッサからのアドレス指定信号が、アドレス変換手段４によりデータのビット配列変換（アドレスバス変換）が行なわれ、またホストプロセッサからのデータはデータバス変換手段２によりデータのビット配列変換（データバス変換）が行なわれることより、不揮発性メモリ内におけるデータのメモリアドレスは、ホストプロセッサで指定された当初のデータのメモリアドレスの状態（アドレス指定信号のビット配列状態）と異なる上、データのビット配列もホストプロセッサにおける状態と異なるので、第三者にはデータの解釈が不可能な状態でメモリ内に記憶されることになる。
この状態であれば、本発明のデータ処理装置は、第三者が不正に不揮発性メモリを取り外して不揮発性メモリ内におけるデータの解読、意図的な改ざん・書き換えの防止を防止することができ、悪意ある第三者からのセキュリティを確保することができる。
【００６３】
また、本発明のデータ処理装置であれば、プロセッサから複数の信号線から成るバスを介して入力されたデータの各ビットデータのビット配列を変換し、不揮発性メモリに出力するバス変換手段を備えることにより、プロセッサと不揮発性メモリ間でデータの読み出しをセキュアに行なうにあたり、プロセッサの負荷を低減することができる。
【００６４】
Ｄ：読み出し動作
ホストプロセッサ１は、特に図示しないメモリ読み出し信号線を介して不揮発性メモリ３にデータ読み出しを要求する読み出し要求信号を出力する。
このときホストプロセッサ１は、第１のアドレスバス３００を介してリードアクセス（読み出し）したい所望の不揮発性メモリ３のアドレスを指定するアドレス指定信号をアドレス変換手段４に出力する。
【００６５】
アドレスバス変換手段４は、ホストプロセッサ１から第１のアドレスバス３００を介してアドレス指定信号が入力されると、入力されたアドレス指定信号の各ビットデータのビット配列を変換して、第２のアドレスバス４００を介して不揮発性メモリ３に出力する。
【００６６】
不揮発性メモリ３は、読み出し信号線を介して読み出し要求信号が入力されると、アドレスバス変換手段４から第１のアドレスバス３００を介して入力されたビット配列（アドレスバス）変換後のアドレス指定信号により指定されているメモリアドレスに格納されているデータを第２のデータバス４００に出力する。
【００６７】
このため、読み出しするデータは、「Ｃ：書き込み動作」の説明で行なったように第三者にはデータの解釈が不可能な状態（不揮発性メモリ内におけるデータのメモリアドレスは、ホストプロセッサで指定された当初のデータのメモリアドレスの状態（アドレス指定信号のビット配列状態）と異なる状態）で不揮発性メモリ３内に保存されているが、アドレスバス変換手段４により不揮発性メモリ３から出力される読み出しデータのアドレス指定信号で指定されるデータのメモリアドレスが当初のホストプロセッサが出力したアドレス指定信号の指定するメモリアドレスのビット配列と同じ状態となり、データの解読が可能な状態に戻る。
【００６８】
また、データバス変換手段２は、不揮発性メモリ３から第２のデータバス２００を介してデータ（読み出しデータ）が入力されると、入力されたデータの各ビットデータのビット配列を変換して、第１のデータバス１００を介してホストプロセッサ１に出力する。
【００６９】
具体的には、データバス変換手段２は、上述の図２で説明したように、不揮発性メモリ３内におけるデータのビット配列「ｄ０：ｂ、ｄ１：ｄ、ｄ２：ａ、ｄ３：ｃ」を変換（データバスを変換）して、変換後のビット配列「Ｄ０：ａ、Ｄ１：ｂ、Ｄ２：ｃ、Ｄ３：ｄ」を第１のデータバス１００を介してホストプロセッサ１に出力する。
【００７０】
ビット配列変換後のデータは、第１のデータバス１００を介してホストプロセッサ１に入力する。
【００７１】
すなわち、不揮発性メモリ３から出力されたデータは、データバス変換手段２でビット配列変換（データバス変換）されてビット配列が復元された状態でホストプロセッサ１に入力されることになる。
【００７２】
この結果、本発明のデータ処理装置は、プロセッサまたは不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータのビット配列を変換し、不揮発性メモリまたはプロセッサに出力するデータバス変換手段およびアドレスバス変換手段を備えることにより、アドレスバス、データバスはそれぞれ、アドレスバス変換手段、データバス変換手段を介して変換されるため、基本機能であるデータのビット配列変更だけではなく、不揮発性メモリの保存先アドレスも変更できるため、データ解釈の難易度が向上する点で有効である。
これにより、第三者が不正に不揮発性メモリを取り外してデータを解読したり、データを意図的に書き換えたりすることがより困難となり悪意ある第三者からのセキュリティを確保することができる点で有効である。
また、アドレスバス変換手段もデータバス変換手段もハードウェアの単純な組み合わせ回路で実現することができるため、バス変換に無駄な変換時間が発生せず、ホストプロセッサの負荷を増大することも無い点でも有効である。また低コストで実現可能である点でも有効である。
【００７３】
なお、本実施例に係るデータ処理装置は、データバス変換手段およびアドレスバス変換手段を具備するものとして説明しているが、特にこれに限定するものではなく、データ処理装置はアドレスバス変換手段のみを具備するものであってもよい。
この場合の構成であっても本発明のデータ処理装置であれば、プロセッサの負荷を低減するとともに、第三者による不揮発性メモリ内におけるデータの解読、意図的な改ざん・書き換えの防止を防止して悪意ある第三者からのセキュリティを確保することが可能である。
【００７４】
＜実施例３＞
なお、本発明に係るデータ処理装置は、データバス変換手段またはアドレスバス変換手段のバス変換ルール（データのビット配列変換ルール）を変更・制御できるものであってもよい。
【００７５】
（主な構成の説明）
図４は、本発明に係るデータ処理装置のデータバス変換手段の一実施例を示す構成図である。図４では、データバスが４ビットバスの場合の構成を一例として説明するが、特にこれに限定するものではなく、２ビット以上のバスの場合であっても、データバス変換手段がセレクタを少なくともデータバスから入力されるデータのビット数個備えるものであればどのような構成でもよい。また、アドレスバス変換手段４の構成も、データバス変換手段３と同様の構成である。
【００７６】
図４において、データバス変換手段３は、主にホストプロセッサ１から第１のデータバス１００を介して全ビットデータがそれぞれ入力され、これらの全ビットデータのうち１ビットデータを出力する複数のセレクタ３１Ａ〜３１Ｄと、方向性素子の一例であるダイオード３２Ａ〜３２Ｄと、不揮発性メモリ３から第２のデータバス２００を介して全ビットデータが入力され、これらの全ビットデータのうち１ビットデータを出力する複数のセレクタ３３Ａ〜３３Ｄと、方向性素子の一例であるダイオード３４Ａ〜３４Ｄと、各セレクタが出力する１ビットデータを指定するセレクタ制御手段の一例であるセレクタ制御モジュール３５を具備する。
【００７７】
また、データバス変換手段３の複数のセレクタ３１Ａ〜３１Ｄ、ダイオード３２Ａ〜３２Ｄは書き込みデータ変換部３００を構成し、複数のセレクタ３３Ａ〜３３Ｄ、ダイオード３４Ａ〜３４Ｄは読み出しデータ変換部３１０を構成する
【００７８】
（各構成要素とその配置関係の説明）
セレクタ３１Ａ〜Ｄは、ホストプロセッサ１側のデータバスの信号線Ｄ０〜Ｄ３から入力された各１ビットデータのうち任意の１ビットデータをセレクトし、それぞれ不揮発性メモリ３側のデータバスの信号線ｄ０〜ｄ３に出力する。
セレクタ３３Ａ〜３３Ｄは、不揮発性メモリ３側のデータバスの信号線ｄ０〜ｄ３から入力された各１ビットデータのうち任意の１ビットデータをセレクトし、それぞれホストプロセッサ１側のデータバスの信号線Ｄ０〜Ｄ３に出力する。
【００７９】
ダイオード３２Ａ〜３２Ｄは、電流を一定方向にしか流さない機能を有し、セレクタ３１Ａ〜３１Ｄからの出力信号を第２のデータバス２００に出力する。
【００８０】
ダイオード３４Ａ〜３４Ｄは、電流を一定方向にしか流さない機能を有し、セレクタ３３Ａ〜３３Ｄからの出力信号を第１のデータバス１００に出力する。
【００８１】
書き込みデータ変換部３００では、第１のデータバス１００が複数のセレクタ３１Ａ〜３１Ｄの入力端と接続され、ホストプロセッサ１から第１のデータバス１００を介して全ビットデータが各セレクタ３１Ａ〜３１Ｄにそれぞれ入力される。
また複数のセレクタ３１Ａ〜３１Ｄの出力端は、それぞれダイオード３２Ａ〜３２Ｄの入力端と接続され、ダイオード３２Ａ〜３２Ｄの出力端は第２のデータバス２００と接続される。
【００８２】
読み出しデータ変換部３００では、第２のデータバス２００が複数のセレクタ３３Ａ〜３３Ｄの入力端と接続され、ホストプロセッサ１から第２のデータバス２００を介して全ビットデータが各セレクタ３３Ａ〜３３Ｄにそれぞれ入力される。
また複数のセレクタ３３Ａ〜３３Ｄの出力端は、それぞれダイオード３４Ａ〜３４Ｄの入力端と接続され、ダイオード３４Ａ〜３４Ｄの出力端は第１のデータバス１００と接続される。
【００８３】
セレクタ制御モジュール３５の出力端は、セレクタ３１Ａ〜３１Ｄとセレクタ３３Ａ〜３３Ｄの制御端と制御線などを介してそれぞれ接続され、セレクタ制御モジュール３５が外部から入力された「バス変換切替信号」に基づき生成したセレクト信号がセレクタ３１Ａ〜３１Ｄとセレクタ３３Ａ〜３３Ｄにそれぞれ入力される。
【００８４】
ここで、バス変換切替信号とは、バス変換手段のバス変換ルール（いいかえればデータ（またはアドレス指定信号）のビット配列変換ルール）を切り替えるための信号であり、たとえばバス変換手段が行うデータバス変換（ビット配列変換）の所定の変換ルールを、図２のように、変換前（Ｄ０：ａ、Ｄ１：ｂ、Ｄ２：ｃ、Ｄ３：ｄ）→変換後（ｄ０：ｂ、ｄ１：ｄ、ｄ２：ａ、ｄ３：ｃ）としていたものを、変換前（Ｄ０：ａ、Ｄ１：ｂ、Ｄ２：ｃ、Ｄ３：ｄ）→変換後（ｄ０：ｃ、ｄ１：ｄ、ｄ２：ａ、ｄ３：ｂ）とするための信号である。
【００８５】
またセレクト信号とは、セレクタ制御モジュール３５が「バス変換切替信号」に基づき生成するもので、セレクタ３１Ａ〜３１Ｄとセレクタ３３Ａ〜３３Ｄの出力をセレクトするための信号である。
たとえば、セレクタ制御モジュール３５は、入力されたバス変換切替信号がデータ変換ルールを、変換前（Ｄ０：ａ、Ｄ１：ｂ、Ｄ２：ｃ、Ｄ３：ｄ）→変換後（ｄ０：ｃ、ｄ１：ｄ、ｄ２：ａ、ｄ３：ｂ）とするための信号である場合には、セレクタ３１Ａにホストプロセッサ１側のデータバスの信号線Ｄ２に入力されたビットデータを出力すべき「セレクト信号」を出力する。
【００８６】
（動作説明）
このような構成で本発明のデータ処理装置のデータバス変換手段３では、次のようにデータバスの変換（ホストプロセッサ１からのデータの配列変換）を行なう。
【００８７】
まず、ユーザーが図示しない入力手段を介してバス切り替え信号をセレクタ制御モジュール３５に入力する。
セレクタ制御モジュール３５は、セレクタ３１Ａ〜３１Ｄとセレクタ３３Ａ〜３３Ｄにそれぞれセレクト信号を出力する。
セレクタ３１Ａ〜３１Ｄとセレクタ３３Ａ〜３３Ｄは、セレクト制御モジュール３５から受信したセレクト信号に基づき出力すべきビットデータを設定する。
【００８８】
このような状態で、セレクタ３１Ａ〜３１Ｄは、ホストプロセッサ１から第１のデータバス１００を介してデータを受信すると、セレクト制御モジュール３５から受信したセレクト信号に基づき設定されたバス上の個別１ビットを排他的に出力する。
またセレクタ３３Ａ〜３３Ｄも、不揮発性メモリ３から第２のデータバス２００を介してデータを受信すると、セレクト制御モジュール３５から受信したセレクト信号に基づき設定されたバス上の個別１ビットを排他的に出力する。
【００８９】
この結果、本発明のデータ処理装置は、バス変換手段がバスを介して全ビットデータが入力され、これらの全ビットデータのうち１ビットデータを出力する複数のセレクタと、各セレクタが出力する１ビットデータを指定するセレクタ制御手段を具備し、複数のセレクタを、少なくともバスから入力されるデータのビット数個備えることにより、ハードウェアの単純な組み合わせ回路で実現することができるため、低コストで実現可能であり、データバス変換により無駄な変換時間が発生しないためホストプロセッサの負荷を増大することも無い点でも有効である。
【００９０】
なお、本発明のデータ処理装置のバス変換手段は、再構成可能なゲートアレイ(ＦＰＧＡ(Field Programmable Gate Array)など)で実現するものでもよく、これにより、バスのビット配列の変換を変換手段固有に実装することができ、第三者からの不正なデータの解読や意図的なデータの書き換えに対して、より強力に防御することが出来る。
【００９１】
（付記項１）
前記バス変換手段は、
前記プロセッサから出力される書き込みデータのビット配列を変換して前記不揮発性メモリに出力し、前記不揮発性メモリから出力される読み込みデータのビット配列を変換して前記プロセッサに出力するデータバス変換手段であることを特徴とする請求項１または２記載のデータ処理装置。
（付記項２）
前記バス変換手段は、
前記プロセッサから出力される書き込みデータのアドレス指定信号の各ビットデータのビット配列を変換して前記不揮発性メモリに出力し、前記不揮発性メモリから出力される読み込みデータのアドレス指定信号の各ビットデータのビット配列を変換して前記プロセッサに出力するアドレスバス変換手段であることを特徴とする請求項１または２のいずれかに記載のデータ処理装置。
【符号の説明】
【００９２】
１  ホストプロセッサ
２  不揮発性メモリ
３  データバス変換手段
３１Ａ〜３１Ｄ、３３Ａ〜３３Ｄ  セレクタ
３５  セレクタ制御モジュール
４  アドレスバス変換手段
【図１】
2011128663.tif 000003
【図２】
2011128663.tif 000004
【図３】
2011128663.tif 000005
【図４】
2011128663.tif 000006