(57)【要約】【課題】テスト用のパッドを共用可能とする半導体装置テスト接続体を提供する。【解決手段】半導体ウェーハ５と、半導体ウェーハ５に形成され、ダイシングライン１３により個片化される予定の複数の半導体チップ１１と、半導体ウェーハ５に形成され、半導体チップ１１を特定する識別符号の少なくとも一部を付与するシフトレジスタ（３３、３４）と、半導体チップ１１から離間し、半導体ウェーハ５の周辺に設けられ、外部から電気的な接続が可能なテスト用パッド１８が複数配設されたパッド部１７と、ダイシングライン１３にあり、一端が識別符号に基づいて選択された半導体チップ１１に接続され、他端がパッド部１７の側に引き出されたテスト用のバス配線１５と、バス配線１５の他端とパッド部１７との間にあり、バス配線１５を決められたテスト用パッド１８に接続する接続線部１９とを備える。【選択図】  図１
2011100906.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェーハと、
前記半導体ウェーハに形成され、切断領域により個片化される予定の複数の半導体チップ部と、
前記半導体ウェーハに形成され、前記半導体チップ部を特定する識別符号の少なくとも一部を付与する識別符号付与回路と、
前記半導体チップ部から離間し、前記半導体ウェーハの周辺に設けられ、外部から電気的な接続が可能なパッドが複数配設されたパッド部と、
前記切断領域にあり、一端が前記識別符号に基づいて選択された前記半導体チップ部に接続され、他端が前記パッド部の側に引き出されたテスト用配線と、
前記テスト用配線の他端と前記パッド部との間にあり、前記テスト用配線を決められた前記パッドに接続する接続線部と、
を備えていることを特徴とする半導体装置テスト接続体。
【請求項２】
前記識別符号付与回路は、各フリップフロップが行方向に接続される第１のシフトレジスタ及び列方向に接続される第２のシフトレジスタで構成されることを特徴とする請求項１に記載の半導体装置テスト接続体。
【請求項３】
前記識別符号付与回路は、複数の前記半導体チップ部からなるグループ毎に異なる前記識別符号を付与することを特徴とする請求項１または２に記載の半導体装置テスト接続体。
【請求項４】
前記半導体チップ部は、前記グループ内で個々に異なるチップ符号を付与する回路が設けられていることを特徴とする請求項３に記載の半導体装置テスト接続体。
【請求項５】
半導体ウェーハと、
半導体ウェーハに形成され、切断領域により個片化される予定の複数の半導体チップ部と、
前記半導体チップ部から離間し、前記半導体ウェーハの周辺に設けられ、外部から電気的な接続が可能なパッドが複数配設されたパッド部と、
前記切断領域にあり、一端が個々の前記半導体チップ部に接続され、他端が前記パッド部の側に引き出され、前記半導体チップ部の個数に一致するテスト用配線と、
前記テスト用配線と前記パッド部との間にあり、前記テスト用配線を決められた前記パッドに接続する接続線部と、
を備えていることを特徴とする半導体装置テスト接続体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置テスト接続体に関する。
【背景技術】
【０００２】
半導体記憶装置等からなる半導体装置は、電源及び信号用のパッドが、半導体チップ毎に、例えば、半導体チップの周辺部に配設されている。個別の半導体チップに分離される前、半導体装置は、行と列をなすように２次元に配列されて、半導体ウェーハを構成している。
【０００３】
半導体装置は、半導体ウェーハ状態で、電気的性能のテストが行われ、個々の良否が判定される。個々にテストするために、半導体装置毎にテスト用プローブ（プローブカード）を当てる方法が用いられる。テスト効率を上げるために、複数個、例えば、半導体ウェーハに形成された半導体装置の内の半数から全数に、同時に、テスト用プローブを当ててテストが行われる。
【０００４】
また、テスト効率を上げるために、テストのための入力及び出力パッドを半導体ウェーハの周辺部に配置し、テスト入力の配線をスクライブライン領域に配置して複数の半導体チップを接続し、同時に動作させる。そして、テスト出力は個々の出力パッドから出力する半導体ウェーハが開示されている（例えば、特許文献１参照。）。
【０００５】
いずれの方法においても、プローブカードが必要である。半導体ウェーハ径が大きくなるに従い、プローブカードは、大きくなる傾向にある。大きなプローブカードは、プローブ本数の増加を伴うことが多く、プローブ位置精度等の性能確保のために、高価とならざるを得ない。
【０００６】
プローブカードは、半導体装置を構成する回路によってパッド位置が異なるために、半導体装置が異なれば、パッドに合わせたプローブカードが必要となる。例えば、半導体装置において、設計ルールを変えずに記憶容量を２倍にすると、テスト項目、パッド数及びパッド配列が同じでも、半導体装置（半導体チップ）の大きさが大きくなり、パッドに合わせたプローブカードが必要となる。また、微細化可能な新しい設計ルールに代えて、記憶容量を２倍にしても、半導体装置（半導体チップ）のパッド位置を、面積効率を下げずに全く同じにすることは難しい。
【０００７】
つまり、これらの設計変更された半導体装置（半導体チップ）に対して、開示された半導体ウェーハの構成では、テストのためのパッドを半導体ウェーハの周辺部に配置することは可能となるものの、設計変更されたパッドに合わせた新しいプローブカードを作ることは必要である。つまり、開示された特許文献１は、プローブカードのコストを低減するという課題にまで及んでいない。なお、プローブカードは、テスト用のパッドと１対１に対応する関係にあり、テスト用のパッドを共通にできるならプローブカードも共通に使用可能である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００‐３６５２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、テスト用のパッドを共用可能とする半導体装置テスト接続体を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様の半導体装置テスト接続体は、半導体ウェーハと、前記半導体ウェーハに形成され、切断領域により個片化される予定の複数の半導体チップ部と、前記半導体ウェーハに形成され、前記半導体チップ部を特定する識別符号の少なくとも一部を付与する識別符号付与回路と、前記半導体チップ部から離間し、前記半導体ウェーハの周辺に設けられ、外部から電気的な接続が可能なパッドが複数配設されたパッド部と、前記切断領域にあり、一端が前記識別符号に基づいて選択された前記半導体チップ部に接続され、他端が前記パッド部の側に引き出されたテスト用配線と、前記テスト用配線の他端と前記パッド部との間にあり、前記テスト用配線を決められた前記パッドに接続する接続線部とを備えていることを特徴とする。
【００１１】
また、本発明の別態様の半導体装置テスト接続体は、半導体ウェーハと、半導体ウェーハに形成され、切断領域により個片化される予定の複数の半導体チップ部と、前記半導体チップ部から離間し、前記半導体ウェーハの周辺に設けられ、外部から電気的な接続が可能なパッドが複数配設されたパッド部と、前記切断領域にあり、一端が個々の前記半導体チップ部に接続され、他端が前記パッド部の側に引き出され、前記半導体チップ部の個数に一致するテスト用配線と、前記テスト用配線と前記パッド部との間にあり、前記テスト用配線を決められた前記パッドに接続する接続線部と、を備えていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、テスト用のパッドを共用可能とする半導体装置テスト接続体を提供することが可能である。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る半導体装置テスト接続体の構成を模式的に示す平面的な図。
【図２】本発明の第１の実施形態に係る半導体装置テスト接続体を構成する繰り返し単位（レティクル単位）を示す平面的な図。
【図３】本発明の第１の実施形態に係る半導体装置テスト接続体を構成するレティクル単位内のシフトレジスタを模式的に示す図。
【図４】本発明の第１の実施形態に係る半導体装置テスト接続体を構成するシフトレジスタの構成を模式的に示す図。
【図５】本発明の第１の実施形態に係る半導体装置テスト接続体を構成するシフトレジスタの接続を模式的に示す図。
【図６】本発明の第１の実施形態に係る半導体装置テスト接続体を構成する半導体チップを模式的に示す図で、図６（ａ）は半導体チップ内にある回路を示す図、図６（ｂ）はチップ番号付与回路を示す図、図６（ｃ）はチップ番号付与回路から出力されるチップ番号を示す図。
【図７】本発明の第１の実施形態に係る半導体装置テスト接続体を構成する開閉回路を模式的に示す図。
【図８】本発明の第１の実施形態に係る半導体装置テスト接続体を構成する一致回路を模式的に示す図。
【図９】本発明の第１の実施形態の変形例１に係る半導体装置テスト接続体を構成する開閉回路を模式的に示す図。
【図１０】本発明の第１の実施形態の変形例２に係る半導体装置テスト接続体を構成するレティクル単位を模式的に示す図。
【図１１】本発明の第１の実施形態の変形例３に係る半導体装置テスト接続体を構成する一致回路を模式的に示す図。
【図１２】本発明の第２の実施形態に係る半導体装置テスト接続体の構成を模式的に示す平面的な図。
【図１３】本発明の第２の実施形態の変形例に係る半導体装置テスト接続体の構成を模式的に示す平面的な図。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【００１５】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置テスト接続体について、図１乃至図７を参照しながら説明する。
【００１６】
図１に示すように、半導体装置テスト接続体１は、半導体ウェーハ５の上面に形成された半導体記憶装置等を有する半導体装置が横及び縦方向に行列をなして配列されている。個片化された半導体装置は、半導体チップまたはダイと呼ばれる。ここでは、半導体装置テスト接続体１において、個片化される予定の部分（半導体チップ部）も半導体チップ１１と表わす。外部から電気的な接続が可能なパッドであるテスト用パッド１８が配設されたパッド部１７が、半導体ウェーハ５の紙面下側及び左側の周辺部に、半導体チップ１１から離れて配設されている。半導体チップ１１の間または周囲にテスト用配線部であるバス配線１５が配設されている。半導体チップ１１とパッド部１７との間に接続線部１９があり、パッド部１７とバス配線１５とを接続する接続線２０が配設されている。パッド部１７は、別の半導体装置テスト接続体（図示略）にも適用できるような共通性を有し、接続線部１９は、パッド部１７の共通性を確保するために、バス配線１５と接続線２０とをフレキシブルに接続可能とする。
【００１７】
半導体装置テスト接続体１は、例えば、複数の半導体チップ１１用のパターンを有するレティクル（図示略）を使用して作製される。レティクルのパターンは、半導体ウェーハ５上に、並列的に繰り返して転写される。各レティクルに対応する矩形の部分をレティクル単位３１（図１の太線表示）という。レティクル単位３１は、パッド部１７及び接続線部１９に隣接して、規則的に配列されている。
【００１８】
図２に示すように、レティクル単位３１は、例えば、９個の半導体チップ１１で構成されている。半導体チップ１１を個片化するときに、ダイシング装置（図示略）によって切って捨てられる切断領域であるダイシングライン１３は、配列方向の全レティクル単位３１にわたって直線となるように接続される。レティクル単位３１内の、各半導体チップ１１もダイシングライン１３で分離された位置関係に配置されている。なお、ダイシングは、ブレード法に限らず、スクライビング法、レーザ法等が可能である。
【００１９】
ダイシングライン１３上に配設されたバス配線１５、シフトレジスタ３３、３４、及び一致回路４３等は、ダイシング時に消失する。半導体チップ１１は、その周囲内側に、例えば、ボンディングパッド２３が配列されている。一部のボンディングパッド２３は、外側のダイシングライン１３側に向かって伸びた信号線２５に接続されている。信号線２５は、バス配線１５と接続されている。
【００２０】
半導体チップ１１は、個々に識別符号（以下、符号を番号と同義に使う）が与えられている。識別符号は、レティクル単位３１に与えられるレティクル番号（後述の３６）、及びレティクル単位３１内の各半導体チップ１１に与えられるチップ番号（後述の３８）を組み合わせて構成されている。
【００２１】
図３に示すように、レティクル単位３１は、３行３列に配列された半導体チップ１１を有し、横（Ｘ）方向に伸びた半導体チップ１１の紙面上側、及び縦（Ｙ）方向に伸びた半導体チップ１１の紙面右側に主なダイシングライン１３が配設されている。紙面左上位置の半導体チップ１１の紙面上側のダイシングライン１３に、識別符号付与回路の一部である横（Ｘ）方向に接続されるシフトレジスタ３３、及び縦（Ｙ）方向に接続されるシフトレジスタ３４が配設されている。なお、図３では、ダイシングライン１３が相対的に大きく示される。
【００２２】
シフトレジスタ３３、３４は、レティクル単位３１内のダイシングライン１３の他の位置に設けられてもよいし、左上位置の半導体チップ１１の内部に設けられても差し支えない。シフトレジスタ３３、３４から出力されるレティクル番号３６は、半導体チップ１１の記憶場所（図示略）に記憶させることは可能であるが、必ずしも記憶させるは必要ない。
【００２３】
図４（ａ）に示すように、シフトレジスタ３３は、直列接続した４段のＤ形フリップフロップからなる。シリアルデータを初段のフリップフロップの入力端子Ｄに入力し、初段乃至３段目の各フリップフロップの出力端子Ｑの出力を２段目乃至４段目の各フリップフロップの入力端子Ｄに入力する。初段目乃至４段目の各フリップフロップの出力端子Ｑの各出力ＲＸ３、ＲＸ２、ＲＸ１、ＲＸ０が、８桁（８ビット）からなる識別符号の一部の４ビットのＸ軸レティクル番号３６ｘをなす。
【００２４】
図５（ａ）に示すように、最終段のフリップフロップの出力端子Ｑの出力を、横（Ｘ）方向に隣接のレティクル単位３１にあるシフトレジスタ３３の入力端子Ｄに入力する。例えば、Ｘ方向に配列された端部（紙面の最も右端）のレティクル単位３１のシフトレジスタ３３まで直列に接続される。
【００２５】
図４（ｂ）に示すように、シフトレジスタ３４は、シフトレジスタ３３と同様な構成を有する直列接続した４段のＤ形フリップフロップからなる。シフトレジスタ３４は、シフトレジスタ３３と同様に、初段目乃至４段目の各フリップフロップの出力端子Ｑの各出力ＲＹ３、ＲＹ２、ＲＹ１、ＲＹ０が、８ビットからなる識別符号の一部の４ビットのＹ軸レティクル番号３６ｙをなす。つまり、レティクル単位３１は、ＲＸ３、ＲＸ２、ＲＸ１、ＲＸ０、ＲＹ３、ＲＹ２、ＲＹ１、ＲＹ０の８ビットのパラレルデータで構成されるレティクル番号３６を有する。
【００２６】
図５（ｂ）に示すように、最終段のフリップフロップの出力端子Ｑの出力を、Ｙ方向（紙面では横方向に示されている）に隣接のレティクル単位３１にあるシフトレジスタ３４の入力端子Ｄに入力する。例えば、Ｙ方向に配列された端部（紙面の最も右端）のレティクル単位３１のシフトレジスタ３４まで直列に接続される。
【００２７】
識別可能なビット数の範囲内で、直列に接続されるシフトレジスタ３３、３４のそれぞれの数を調整可能である。なお、シフトレジスタ３３、３４は、各フリップフロップにクロック信号が共通に供給される。また、各フリップフロップは、リセット信号によってリセットされるようになっている。
【００２８】
シフトレジスタ３３によるＸ軸レティクル番号３６ｘの設定は次のようになる。まず、シフトレジスタ３３のリセットを行うリセット信号を一定時間「Ｌ」にして、全てのシフトレジスタ３３の出力Ｑを「Ｌ」に設定する。
【００２９】
アドレス、すなわちＸ軸レティクル番号３６ｘの設定は、テスト用パッド１８からＸ軸レティクル番号３６ｘを設定するシリアルデータＸの値を入力して、クロック信号を順次送ることを繰り返して、Ｘ方向の全てのレティクル単位３１に、固有の４ビットのＸ軸レティクル番号３６ｘを設定していく。つまり、クロック信号に従って動作を繰り返すことによって、終端（右端）にあるレティクル単位３１のＸ軸レティクル番号３６ｘの設定まで行うことができる。Ｘ軸レティクル番号３６ｘは、直列に接続されたシフトレジスタ３３毎に、つまりレティクル単位３１毎に異なる識別符号となれば、必ずしも順列である必要はない。
【００３０】
同様に、Ｙ方向のシフトレジスタ３４の設定も行い、レティクル単位３１毎に異なる識別符号、Ｙ軸レティクル番号３６ｙを設定することができる。
【００３１】
図６に示すように、半導体チップ１１は、個々に、識別符号付与回路の一部であるチップ番号付与回路３７が配設されている。チップ番号付与回路３７は、レティクル単位３１内でそれぞれ区別可能な符号を与えるための、例えば、インバータを有する回路である。チップ番号付与回路３７は、信号線２５を介してバス配線１５からテスト開始信号４７（「Ｈ」レベル）を受けて、４ビットのバイナリ信号を出力可能である。例えば、チップ番号０番に「Ｌ（０）」「Ｌ（０）」「Ｌ（０）」「Ｈ（１）」を割り当てるとすると、「Ｈ」の信号はインバータを偶数個（０を含む）で作成、一方、「Ｌ」の信号はインバータを奇数個とすることによって作成可能である。
【００３２】
チップ番号０〜８に対して、例えば、図６（ｃ）に示すようなバイナリ信号を対応させることで可能である。例えば、Ｘ軸レティクル番号３６ｘが「０１０１」、Ｙ軸レティクル番号３６ｙが「００１１」のレティクル単位３１内にあって、チップ番号０の半導体チップ１１は、１２ビットの識別符号「０１０１００１１０００１」とすることが可能である。半導体ウェーハ５上の半導体チップ１１は、それぞれ異なる識別符号が与えられる。なお、Ｘ軸またはＹ軸方向のレティクル単位３１の個数、レティクル単位３１内の半導体チップ１１の個数に応じて、それぞれのビット数を変更することは差し支えない。
【００３３】
図６（ａ）に示すように、半導体チップ１１は開閉回路４１を有している。開閉回路４１は、バス配線１５を介して送られるテスト用信号を、半導体チップ１１の中に導入または遮断の切り替えを行う。開閉回路４１は、図７に示すように、例えば、ｎチャネル型のＭＯＳＦＥＴ（以下、ｎ型ＭＯＳＦＥＴ）のドレイン・ソース間にテスト用信号を流す構成を有する。
【００３４】
ｎ型ＭＯＳＦＥＴのドレイン・ソースの一方が、バス配線１５に接続する信号線２５に接続され、ドレイン・ソースの他方が、ボンディングパッド２３に接続されている。テスト用信号の数だけ、ｎ型ＭＯＳＦＥＴが並列されている。ドレイン・ソース間の導通・非導通は、ゲートに供給される開閉信号５４（後述）により、並列されたｎ型ＭＯＳＦＥＴが同時に制御される。
【００３５】
ｎ型ＭＯＳＦＥＴのゲートは、抵抗４５を介して接地されると共に、ボンディングパッド２３に接続されている。抵抗４５は、例えば１００ｋΩ程度の高抵抗とし、テスト終了後、個々の半導体チップ１１に切り離された場合、ｎ型ＭＯＳＦＥＴのゲートのレベルは抵抗４５によって接地レベルになるので、ｎ型ＭＯＳＦＥＴが活性化されることはなく、遮断された状態を維持することができる。
【００３６】
テスト用信号として、半導体チップ１１に、例えば、電源（ＶＤＤ及びＧＮＤ）、クロック（ＳＫ）、テストモード（ＭＯＤＥ）、データ入出力（ＤＩＯ）等が、バス配線１５から信号線２５を介して入力される。
【００３７】
半導体チップ１１は、識別符号に基づいて選択されて、テストが実行される。半導体チップ１１の選択は、次のように行われる。図８に示すように、それぞれの半導体チップ１１に対応して、ダイシングライン１３上に、一致回路４３が配設されている。
【００３８】
一致回路４３は、半導体チップ１１を特定するシフトレジスタ３３、３４からのレティクル番号３６とチップ番号付与回路３７からのチップ番号３８とを合わせた識別符号が入力される。また、一致回路４３は、チップ選択信号５３が、テスト用パッド１８からバス配線１５を介して入力される。
【００３９】
一致回路４３は、チップ選択信号５３と、半導体チップ１１の識別符号をビット毎に一致しているかどうか照合、判定し、そして、各ビット共に一致している場合に、「Ｈ」なる開閉信号５４を開閉回路４１に出力する。図示を省略するが、一致回路４３は、例えば、排他的論理和の反転論理回路（ＥＸ−ＮＯＲゲート）を有する構成をとる。なお、チップ選択信号５３がパラレルデータの場合、ＥＸ−ＮＯＲゲートに直接入力が可能であるが、シリアルデータの場合、パラレルデータに変換してＥＸ−ＮＯＲゲートに入力される。
【００４０】
開閉回路４１は、導通状態となり、上述のテスト用信号が半導体チップ１１に、入力される。半導体チップ１１内のテストは、例えば、ＢＩＳＴ（Built-in Self Test）回路に基づいて実行される。テスト結果は、半導体チップ１１から、バス配線１５を介して出力され、テスト用パッド１８を経由して、例えば、図示を省略するプローブカードを介して、テスト装置に読み込まれる。
【００４１】
図１に示すように、バス配線１５は、半導体ウェーハ５の紙面下側及び左側の周辺部に引き出されて、パッド部１７にあるテスト用パッド１８に接続線部１９にある接続線２０を介して接続されている。テスト用パッド１８及び接続線２０の一部は図示を省略してある。接続線部１９は、直線で区画される形状、例えば、矩形または矩形の組み合わされた形状である必要は必ずしもない。バス配線１５は、電源用配線、クロック信号線、シフトレジスタ３３、３４のシリアルデータ線、テスト入力信号線、テスト開始信号線、チップ選択信号線、テスト結果出力線を含んでいる。
【００４２】
接続線２０は、テスト用パッド１８とバス配線１５とを、整合性よく接続する。また、接続線２０変更を行うことにより、テスト用パッド１８と、相対的な位置がずれる可能性のある別の半導体装置テスト接続体のバス配線とを、整合性よく接続可能である。接続線部１９は、異なる２つの半導体装置テスト接続体の構成を予測して、接続線２０及び別の接続線が収まるような幅または領域に設定されている。接続線部１９にある接続線２０によって、テスト用パッド１８は、半導体装置テスト接続体１で使用でき、一方、接続線部１９にある別の接続線によって、テスト用パッド１８は、別の半導体装置テスト接続体に対して使用可能である。
【００４３】
レティクル単位３１のＸ軸レティクル番号３６ｘを生成するシフトレジスタ３３に接続される電源用配線、クロック信号線、シリアルデータ線等は、半導体ウェーハ５の紙面左側の周辺部に引き出される。Ｘ軸に並行な方が半導体ウェーハ５上の引き回しが短くなる。一方、レティクル単位３１のＹ軸レティクル番号３６ｙを生成するシフトレジスタ３４に接続される電源用配線、クロック信号線、シリアルデータ線等は、半導体ウェーハ５の紙面下側の周辺部に引き出される。Ｙ軸に並行な方が半導体ウェーハ５上の引き回しが短くなる。
【００４４】
テスト用パッド１８を、異なる種類の半導体チップを有する半導体装置テスト接続体に適用して、同様にテストできることを説明する。テスト用パッド１８の数は、異なる半導体装置テスト接続体に共通に使用できるように予め配設されている。
【００４５】
半導体装置テスト接続体１とは別の半導体装置テスト接続体では、レティクル単位の大きさが同じではなく、レティクル単位３１の大きさに対して、大きくなる場合と、逆に小さくなる場合とが存在する。レティクル単位３１の大きさに対して大きくなる場合、同径の半導体ウェーハ５上に配置されるレティクル単位は、同数または少なくなるので、シフトレジスタの配列数が同数または少なくなり、テスト用パッド１８の数は余る（未使用なものが出る）場合が生じる。
【００４６】
一方、レティクル単位３１の大きさに対して小さくなる場合、同径の半導体ウェーハ５上に配置されるレティクル単位は、同数または多くなるので、シフトレジスタの配列数が同数または多くなり、テスト用パッド１８の数は、別の半導体装置テスト接続体で不足が生じないように予め未使用なものを組み込んでおく。テスト用パッド１８を共有する複数種類の半導体チップ及び半導体装置テスト接続体は予め予測されるので、必要なテスト用パッド１８の数を予め組み込んでおくことが可能である。なお、未使用なテスト用パッド１８は、テスト時、テスト装置（図示略）でソフト的にスキップすることは可能である。
【００４７】
異なる種類の半導体装置テスト接続体で、レティクル単位の大きさがレティクル単位３１の大きさに対して大きくなっても、逆に小さくなっても、レティクル単位３１及び半導体チップ１１と同様に、識別符号を付与することが可能である。なお、レティクル番号及びチップ番号は、識別可能なようにビット数の確保が必要である。識別符号が付与できれば、半導体チップ１１と同様に、個々にテストが可能である。
【００４８】
異なる種類の半導体装置テスト接続体の具体例を説明する。現世代の設計ルールと次世代の設計ルールとの間で、半導体チップのテスト用配線が同じ、つまりテスト項目またはテスト指示項目が同じであれば、テスト用パッドを共通化することが可能である。例えば、次世代の設計ルールを使用して、より微細化及びより低電圧化等を図りつつ、記憶容量を２倍に増加させる場合、半導体チップの面積を２倍以内に収めることが可能である。この場合、２世代の設計ルールにおいて、テスト用パッドを共通に配列することは、現状の半導体チップのテスト用パッド１８を増やすことなく実現可能である。電源電圧等の低電圧化は、テスト用パッド１８の共通化を妨げることはほとんどない。
【００４９】
次世代の設計ルールで現状の半導体チップと同じ記憶容量の半導体チップを作製する場合、予め次世代の設計ルールから予測される半導体チップの大きさを見積もって、次世代の設計ルールの半導体チップに必要なテスト用パッドを設計する。現状の半導体チップへの適用は、このテスト用パッドの内から選択して使用するだけでよい。
【００５０】
また、異なる種類の半導体装置テスト接続体において、上記の条件に加えて（テスト用配線が同じ、つまりテスト項目またはテスト指示項目が同じであり、）直列接続されたシフトレジスタを１つの配列としたシフトレジスタ３３、３４のそれぞれの配列数が、同じであれば、テスト用パッド１８を増減することなく同様にテストすることが可能である。この条件に合う半導体チップは、例えば、記憶容量等が同じ半導体装置で、レイアウト変更等により、半導体チップのボンディングパッドの配列が変更された場合等である。
【００５１】
上述したように、半導体装置テスト接続体１は、半導体ウェーハ５に形成され、チップ番号３８を有し、個片化される予定の複数の半導体チップ１１、半導体チップ１１から離間し、半導体ウェーハ５の周辺に設けられ、外部から電気的な接続が可能なテスト用パッド、半導体チップ１１にレティクル番号３６を付与するシフトレジスタ３３、３４、それぞれの半導体チップ１１に入出力するテスト用信号を接続するバス配線１５、及び、半導体チップ１１の間または周囲に配設されたダイシングライン１３、及び、半導体チップ１１とテスト用パッド１８との間にあり、バス配線１５を決められたテスト用パッド１８に接続する接続線部１９を備えている。
【００５２】
半導体装置テスト接続体１は、別の半導体装置テスト接続体においても使用可能なテスト用パッド１８を有している。従って、テスト用パッド１８に電気的に接続するプローブカード（図示略）を変更することなく、半導体装置テスト接続体１及び別の半導体装置テスト接続体をテストすることが可能となる。接続線部１９の接続線２０を使って、バス配線１５とテスト用パッド１８とを接続する配線工程が必要となるものの、共通のパッド部１７によって、共通のプローブカードを使用でき、コスト低減効果はより大きいものとなる。
【００５３】
本発明の第１の実施形態の変形例１に係る半導体装置テスト接続体について、図９を参照しながら説明する。第１の実施形態とは、開閉回路が昇圧回路を有している点が異なる。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００５４】
図９に示すように、本変形例１の半導体装置テスト接続体は、半導体チップ６１の中の開閉回路６３のｎ型ＭＯＳＦＥＴのゲート電圧が、昇圧回路６５により昇圧されている。ゲートへは、一致回路４３から送られて来る開閉信号５４が、昇圧されて印加される。昇圧回路６５は、周知の昇圧回路であって差し支えなく、また、半導体チップ６１の中の他の昇圧回路の流用等も可能である。本変形例１の半導体装置テスト接続体は、その他、半導体装置テスト接続体１と同様な構成を有する。
【００５５】
本変形例１の半導体装置テスト接続体は、第１の実施形態の半導体装置テスト接続体１が有する効果を同様に有している。その他に、ｎ型ＭＯＳＦＥＴのゲートにより高い電圧が印加されるので、ｎ型ＭＯＳＦＥＴの開閉能力が高められる。
【００５６】
本発明の第１の実施形態の変形例２に係る半導体装置テスト接続体について、図１０を参照しながら説明する。第１の実施形態とは、各半導体チップに対応するシフトレジスタが配設されている点が異なる。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００５７】
図１０に示すように、本変形例２の半導体装置テスト接続体は、半導体チップ７１、レティクルに対応するレティクル単位７２、及びシフトレジスタ７３、７４が、第１の実施形態の半導体装置テスト接続体１とは異なる形態を有している。
【００５８】
半導体チップ７１は、半導体チップ１１とは異なり、チップ番号付与回路を設ける必要がない構成を有する。レティクル単位７２は、レティクル単位３１とは異なり、各半導体チップ７１の紙面上側のダイシングライン１３に、横（Ｘ）方向に接続されるシフトレジスタ７３、及び縦（Ｙ）方向に接続されるシフトレジスタ７４が配設されている。
【００５９】
Ｘ軸チップ番号７６ｘ、Ｙ軸チップ番号７６ｙは、チップ番号付与回路がない分の識別符号のビット数確保のために、例えば、それぞれ、直列接続した６段のＤ形フリップフロップで構成されている。この構成により、各半導体チップ７１は、１２ビットの互いに異なる識別符号、つまりチップ番号７６が付与される。
【００６０】
識別符号がシフトレジスタ７３、７４によって半導体チップ７１毎に付与されるため、レティクル単位７２は、識別符号の付与とは関係なくなる。半導体装置テスト接続体１では、レティクル単位３１が半導体ウェーハ５の上に形成されないと、識別符号が付与できないことが起こる。一方、本変形例２の半導体装置テスト接続体では、半導体チップ７１が半導体ウェーハ５の上にあると、識別符号が付与できることが多くなる。その結果、半導体ウェーハ５の周辺に配置される半導体チップ７１をより多く認識可能となる。本変形例２の半導体装置テスト接続体は、半導体ウェーハ５の上の半導体チップ７１の実数が増える。本変形例２の半導体装置テスト接続体は、その他、半導体装置テスト接続体１と同様な構成を有する。
【００６１】
本変形例２の半導体装置テスト接続体は、第１の実施形態の半導体装置テスト接続体１が有する効果を同様に有している。その他に、半導体ウェーハ５は、テストできるより多くの数の半導体チップ７１を有するので、半導体ウェーハ５当たりの良品数増加が可能となる。
【００６２】
本発明の第１の実施形態の変形例３に係る半導体装置テスト接続体について、図１１を参照しながら説明する。第１の実施形態とは、各半導体チップの選択をテスト結果の読出し時に行う点が異なる。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００６３】
図１１に示すように、本変形例３の半導体装置テスト接続体は、ボンディングパッド２３ａが、半導体チップ１１ａのテスト結果を読み出すためのパッドとなっている。例えば、ボンディングパッド２３ａは、テスト結果の記憶が可能なＢＩＳＴ回路（図示略）の出力端子に接続されている。従って、ボンディングパッド２３ａからのテスト出力信号８３は、バス配線１５のテスト結果出力線に接続される。チップ番号付与回路３７は、結果読出し開始信号８１を受けて、チップ番号３８を出力する。なお、図示を省略するが、テストを開始する時は、半導体チップ１１ａの特定を必要としないので、例えば、全半導体チップ１１ａに、同時にテスト用入力信号５１を送り、テストを実行することが可能である。
【００６４】
本変形例３の半導体装置テスト接続体は、一致回路４３、開閉回路４１が、第１の実施形態の半導体装置テスト接続体１と同様に動作する。その結果、半導体チップ１１ａのテスト結果を、順次読み出すことが可能である。本変形例３の半導体装置テスト接続体は、その他、半導体装置テスト接続体１と同様な構成を有する。
【００６５】
本変形例３の半導体装置テスト接続体は、第１の実施形態の半導体装置テスト接続体１が有する効果を同様に有している。その他に、複数個の半導体チップ１１ａにテスト用入力信号５１を同時に送るので、バス配線等はより大きな電流容量を必要とする場合があるものの、テストを実行している時間を短縮することが可能である。
【００６６】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置テスト接続体について、図１２を参照しながら説明する。第１の実施形態とは、半導体チップの選択をテスト用パッドから直接行う点が異なる。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００６７】
図１２に示すように、半導体装置テスト接続体２は、第１の実施形態の半導体装置テスト接続体１とは異なり、半導体チップ９１のテスト用のバス配線１５が、それぞれ、テスト用パッド１８に、接続線２０を介して接続されている。紙面上部にある半導体チップ９１のバス配線１５は、紙面下部にあるテスト用パッド１８に接続されるため、縦（Ｙ）方向にダイシングライン９３ｙ上に独立して配設されている。なお、ダイシングライン９３ｙ、パッド部１７、及び接続線部１９は、それぞれを表示するのに適するように拡大して示されている。
【００６８】
テスト用パッド１８に最も近接しているダイシングライン９３ｙには、縦（Ｙ）方向に配列される半導体チップ９１のバス配線１５が全て並列される。つまり、ダイシングライン９３ｙは、縦（Ｙ）方向の半導体チップ９１の個数の中で最も大きい個数に対応できる幅に設定されている。なお、横（Ｘ）方向のダイシングライン９３ｘは、ダイシングライン９３ｙより幅を小さくすることが可能である。
【００６９】
テスト用パッド１８に近付くに従って、縦（Ｙ）方向のバス配線１５が増加して行くので、レティクル（図示略）を使用する製造プロセスの場合、縦（Ｙ）方向に異なるレティクルを用意する必要がある。つまり、Ｙ軸上方のレティクル単位９５ａと下方のレティクル単位９５ｂは、それぞれに適合するレティクルによってパターニングされる。
【００７０】
また、半導体チップ９１の数に比例したバス配線１５がテスト用パッド１８に接続されるため、半導体チップ９１の数が、半導体装置テスト接続体１の半導体チップ１１と同数なら、半導体装置テスト接続体２のテスト用パッド１８の数は多くなる。テスト用パッド１８の数が多くなると接続線２０も多くなるので、接続線部１９の幅もより広く必要な場合がある。そして、テスト用パッド１８の数は、第１の実施形態と同様に、異なる半導体装置テスト接続体に共通に使用できるように予め配設されている。
【００７１】
上述したように、半導体装置テスト接続体２は、バス配線１５が各半導体チップ９１から直接テスト用パッド１８に接続されている。各半導体チップ９１を識別するための識別符号を必要としない。テスト用パッド１８は、予め異なる半導体装置テスト接続体に共通に使用できるように配設され、接続線部１９においてバス配線１５と接続される。
【００７２】
その結果、半導体装置テスト接続体２は、半導体装置テスト接続体１が有する効果を同様に有している。その上、半導体装置テスト接続体２は、半導体チップ９１毎に、バス配線１５及びテスト用パッド１８が独立しているので、全ての半導体チップ９１を同時にテストして、同時に結果を得ることが可能となる。
【００７３】
本発明の第２の実施形態の変形例に係る半導体装置テスト接続体について、図１３を参照しながら説明する。第２の実施形態とは、バス配線が半導体チップ上に配設されている点が異なる。なお、第１及び第２の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００７４】
図１３に示すように、半導体装置テスト接続体３は、第２の実施形態の半導体装置テスト接続体２とは異なり、テスト用のバス配線１０５が、半導体チップ１０１の上部、紙面垂直上方に配設されている。第２の実施形態では、バス配線１５は、半導体チップ９１と共通の配線層または同等の配線層として設けられたが、バス配線１０５は、半導体チップ１０１の上面の、例えば、表面保護膜（図示略）の上に形成されている。バス配線１０５は、縦（Ｙ）方向のダイシングライン１０３に並行に、紙面下方のテスト用パッド１８の方向に並列される。バス配線１０５は、ダイシングライン１０３上に形成されても差し支えない。なお、半導体チップ１０１の横（Ｘ）方向、パッド部１７、及び接続線部１９は、それぞれを表示するのに適するように拡大して示されている。
【００７５】
バス配線１０５は、半導体チップ１０１の周辺のダイシングライン１０３に配設される必要がないので、ダイシングライン１０３は、ダイシングに必要な幅に設定される。ダイシングライン１０３は、第２の実施形態のダイシングライン９３ｙより幅が小さくできる可能性がある。また、製造プロセスで使用するレティクル（図示略）にバス配線のパターンを載せる必要はなくなる。
【００７６】
バス配線１０５は、例えば、半導体チップ１０１のボンディングパッド２３が露出するように表面保護膜が形成された後、表面保護膜の上に、一端がボンディングパッド２３に接続され、他端が露出しているテスト用パッド１８に接続されるように、導電性膜、例えば、導電性樹脂がパターニングされ、テスト後完全に除去可能な程度に焼成される。導電性膜のパターニングは、インクジェットプリント法あるいはフォトリソグラフィ法等により行うことが可能である。バス配線１０５は、接続線部１９の接続線２０によって整合が図られ、テスト用パッド１８に接続される。
【００７７】
上述したように、半導体装置テスト接続体３は、第２の実施形態の半導体装置テスト接続体２と同様に、テスト用のバス配線１０５が各半導体チップ１０１から直接テスト用パッド１８に接続されている。バス配線１０５は、半導体チップ１０１の上面に配設され、テスト後除去される。
【００７８】
その結果、半導体装置テスト接続体３は、半導体装置テスト接続体２が有する効果を同様に有している。その上、半導体装置テスト接続体３は、ダイシングライン１０３にバス配線１０５を配設する必要がなく、半導体ウェーハ５当たりの半導体チップ１０１の個数を同じまたは増加させることが可能となる。
【００７９】
以上、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００８０】
本発明は、以下の付記に記載されるような構成が考えられる。  
（付記１）  半導体ウェーハと、前記半導体ウェーハに形成され、切断領域により個片化される予定の複数の半導体チップ部と、前記半導体ウェーハに形成され、前記半導体チップ部を特定する識別符号の少なくとも一部を付与する識別符号付与回路と、前記半導体チップ部から離間し、前記半導体ウェーハの周辺に設けられ、外部から電気的な接続が可能なパッドが複数配設されたパッド部と、前記切断領域にあり、一端が前記識別符号に基づいて選択された前記半導体チップ部に接続され、他端が前記パッド部の側に引き出されたテスト用配線と、前記テスト用配線の他端と前記パッド部との間にあり、前記テスト用配線を決められた前記パッドに接続する接続線部とを備えている半導体装置テスト接続体。
【００８１】
（付記２）  前記半導体チップ部は、前記テスト用配線で送られる信号と前記識別符号とを照合して選択されたことを判定し、テスト用信号を前記半導体チップ部に導入する回路（一致回路及び開閉回路）を更に有している付記１に記載の半導体装置テスト接続体。
【００８２】
（付記３）  前記照合する回路は、前記半導体チップ部の間または周囲に配設される付記２に記載の半導体装置テスト接続体。
【００８３】
（付記４）  前記テスト用信号を導入する回路は、前記半導体チップ部に配設される付記２に記載の半導体装置テスト接続体。
【００８４】
（付記５）  前記テスト用信号の導入は、ＭＯＳＦＥＴのドレイン・ソース間の導通・非導通により行なわれる付記２に記載の半導体装置テスト接続体。
【００８５】
（付記６）  前記テスト用信号の導入は、前記照合する回路から出力される信号が、前記ＭＯＳＦＥＴのゲートに印加されることにより行なわれる付記２に記載の半導体装置テスト接続体。
【００８６】
（付記７）  前記ＭＯＳＦＥＴのゲートは抵抗を介して接地される付記６に記載の半導体装置テスト接続体。
【００８７】
（付記８）  前記テスト用信号は、前記ＭＯＳＦＥＴのゲートに印加される前に、昇圧される付記６に記載の半導体装置テスト接続体。
【００８８】
（付記９）  半導体ウェーハと、半導体ウェーハに形成され、個片化される予定の複数の半導体チップ部と、前記半導体チップ部から離間し、前記半導体ウェーハの周辺に設けられ、外部から電気的な接続が可能なパッドが複数配設されたパッド部と、前記半導体チップ部の表面上方にあり、一端が前記半導体チップ部にそれぞれ接続され、他端が前記パッド部の側に引き出され、前記半導体チップ部の個数に一致するテスト用配線と、前記テスト用配線と前記パッド部との間にあり、前記テスト用配線を決められた前記パッドに接続する接続線部とを備えている半導体装置テスト接続体。
【符号の説明】
【００８９】
１、２、３  半導体装置テスト接続体
５  半導体ウェーハ
１１、１１ａ、６１、７１、９１、１０１  半導体チップ
１３、９３ｘ、９３ｙ、１０３  ダイシングライン
１５、１０５  バス配線
１７  パッド部
１８  テスト用パッド
１９  接続線部
２０  接続線
２３、２３ａ  ボンディングパッド
２５、１０７  信号線
３１、７２、９５ａ、９５ｂ、１０９  レティクル単位
３３、３４、７３、７４  シフトレジスタ
３６  レティクル番号
３６ｘ  Ｘ軸レティクル番号
３６ｙ  Ｙ軸レティクル番号
３７  チップ番号付与回路
３８、７６  チップ番号
４１、６３  開閉回路
４３  一致回路
４５  抵抗
４７  テスト開始信号
５１  テスト用入力信号
５３  チップ選択信号
５４  開閉信号
６５  昇圧回路
７６  チップ番号
７６ｘ  Ｘ軸チップ番号
７６ｙ  Ｙ軸チップ番号
８１  結果読出し開始信号
８３  テスト出力信号
【図１】
2011100906.tif 000003
【図２】
2011100906.tif 000004
【図３】
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【図４】
2011100906.tif 000006
【図５】
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【図６】
2011100906.tif 000008
【図７】
2011100906.tif 000009
【図８】
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【図９】
2011100906.tif 000011
【図１０】
2011100906.tif 000012
【図１１】
2011100906.tif 000013
【図１２】
2011100906.tif 000014
【図１３】
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