(57)【要約】【課題】階段状に加工された複数の導電層と、各導電層に達し深さの異なる複数のコンタクトホールとの接続構造の信頼性を高めた半導体装置及びその製造方法を提供する。【解決手段】本発明の半導体装置は、基板１０の第２のコンタクト領域５上に設けられ、第２のコンタクト領域５と第１のコンタクト領域４との間に段差を形成する下地層４５ｂと、下地層４５ｂを覆って基板１０上に設けられ、下地層４５ｂ上に積層された上段部８１が階段状に加工された下層側積層体９１と、下層側積層体９１における第１のコンタクト領域４上に積層された下段部８２の上に設けられ、階段状に加工された上層側積層体９２と、階段状に加工された部分を覆う層間絶縁層６２と、層間絶縁層６２を貫通し階段状に加工された部分の各々の導電層ＷＬに達して形成されたコンタクトホール内に設けられたコンタクト電極５１と、を備えた。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１のコンタクト領域と第２のコンタクト領域とを有する基板と、
前記第２のコンタクト領域上に設けられ、前記第２のコンタクト領域と前記第１のコンタクト領域との間に段差を形成する下地層と、
前記下地層を覆って前記第２のコンタクト領域及び前記第１のコンタクト領域上に設けられ、交互に積層された複数の導電層と複数の絶縁層とを有し、前記下地層上に積層された上段部が階段状に加工された下層側積層体と、
前記下層側積層体における前記第１のコンタクト領域上に積層された下段部の上に設けられ、交互に積層された複数の導電層と複数の絶縁層とを有し、階段状に加工された上層側積層体と、
前記下層側積層体及び前記上層側積層体の前記階段状に加工された部分を覆う層間絶縁層と、
前記層間絶縁層を貫通し、前記下層側積層体及び前記上層側積層体の前記階段状に加工された部分の各々の前記導電層に達して形成されたコンタクトホール内に設けられたコンタクト電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記階段状に加工された部分と前記層間絶縁層との間に設けられ、前記層間絶縁層とは異なる材料のストッパー膜をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記下層側積層体における上段部表面の前記基板からの高さと、前記上層側積層体表面の前記基板からの高さが略同じであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記基板は、前記下層側積層体と、前記下層側積層体上に積層された前記上層側積層体との積層体が設けられたメモリセル領域をさらに有し、
前記メモリセル領域の前記積層体に前記積層体を貫通するメモリホールが形成され、前記メモリホールの側壁に電荷蓄積層を含む絶縁膜が設けられ、前記メモリホール内における前記絶縁膜の内側にチャネルボディが設けられたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
第１のコンタクト領域と第２のコンタクト領域とを有する基板における前記第２のコンタクト領域上に下地層を設け、前記第２のコンタクト領域と前記第１のコンタクト領域との間に段差を形成する工程と、
前記下地層を覆うように前記第２のコンタクト領域及び前記第１のコンタクト領域上に複数の導電層と複数の絶縁層とを交互に積層し、下層側積層体を形成する工程と、
前記下層側積層体上にさらに複数の導電層と複数の絶縁層とを交互に積層し、上層側積層体を形成する工程と、
前記上層側積層体における前記第２のコンタクト領域上に積層された部分を除去し、前記下層側積層体における前記下地層上の上段部を露出させる工程と、
前記下層側積層体の前記上段部及び前記第１のコンタクト領域上の前記上層側積層体を階段状に加工する工程と、
前記下層側積層体及び前記上層側積層体における前記階段状に加工された部分を層間絶縁層で覆う工程と、
前記層間絶縁層を貫通し、前記階段状に加工された各々の前記導電層に達するコンタクトホールを形成する工程と、
前記コンタクトホール内にコンタクト電極を設ける工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリデバイスにおけるコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積層を形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術が、例えば特許文献１に提案されている。
【０００３】
また、特許文献１には、積層された複数の導電層のそれぞれを上層配線と接続させるための構造として、導電層の階段構造が開示されている。すなわち、導電層を下層ほど長くなるようにしている。そして、階段構造を覆う層間絶縁層に、階段状の各導電層に達するコンタクトホールを形成し、そのコンタクトホール内にコンタクト電極が埋め込まれる。
【０００４】
階段状の各導電層に達する各々のコンタクトホールは深さが異なり、これらを一括してエッチング形成する場合には、上段の導電層と接続されるより浅いコンタクトホールに対するエッチング処理時間が相対的に長くなる。これは、上段側のコンタクトホールが、接続対象とする導電層を突き抜けて、その下の他の導電層に達し、異なる導電層間をショートさせる問題につながり得る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、階段状に加工された複数の導電層と、各導電層に達し深さの異なる複数のコンタクトホールとの接続構造の信頼性を高めた半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１のコンタクト領域と第２のコンタクト領域とを有する基板と、前記第２のコンタクト領域上に設けられ、前記第２のコンタクト領域と前記第１のコンタクト領域との間に段差を形成する下地層と、前記下地層を覆って前記第２のコンタクト領域及び前記第１のコンタクト領域上に設けられ、交互に積層された複数の導電層と複数の絶縁層とを有し、前記下地層上に積層された上段部が階段状に加工された下層側積層体と、前記下層側積層体における前記第１のコンタクト領域上に積層された下段部の上に設けられ、交互に積層された複数の導電層と複数の絶縁層とを有し、階段状に加工された上層側積層体と、前記下層側積層体及び前記上層側積層体の前記階段状に加工された部分を覆う層間絶縁層と、前記層間絶縁層を貫通し、前記下層側積層体及び前記上層側積層体の前記階段状に加工された部分の各々の前記導電層に達して形成されたコンタクトホール内に設けられたコンタクト電極と、を備えたことを特徴とする半導体装置が提供される。  
また、本発明の他の一態様によれば、第１のコンタクト領域と第２のコンタクト領域とを有する基板における前記第２のコンタクト領域上に下地層を設け、前記第２のコンタクト領域と前記第１のコンタクト領域との間に段差を形成する工程と、前記下地層を覆うように前記第２のコンタクト領域及び前記第１のコンタクト領域上に複数の導電層と複数の絶縁層とを交互に積層し、下層側積層体を形成する工程と、前記下層側積層体上にさらに複数の導電層と複数の絶縁層とを交互に積層し、上層側積層体を形成する工程と、前記上層側積層体における前記第２のコンタクト領域上に積層された部分を除去し、前記下層側積層体における前記下地層上の上段部を露出させる工程と、前記下層側積層体の前記上段部及び前記第１のコンタクト領域上の前記上層側積層体を階段状に加工する工程と、前記下層側積層体及び前記上層側積層体における前記階段状に加工された部分を層間絶縁層で覆う工程と、前記層間絶縁層を貫通し、前記階段状に加工された各々の前記導電層に達するコンタクトホールを形成する工程と、前記コンタクトホール内にコンタクト電極を設ける工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、階段状に加工された複数の導電層と、各導電層に達し深さの異なる複数のコンタクトホールとの接続構造の信頼性を高めた半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る半導体装置における主要要素の平面レイアウトを例示する模式図。
【図２】同半導体装置におけるメモリセルアレイの模式図。
【図３】同メモリセルアレイにおける要部の拡大断面図。
【図４】同半導体装置におけるコンタクト構造の模式断面図。
【図５】同コンタクト構造の形成方法を示す模式断面図。
【図６】図５の工程に続く工程を示す模式断面図。
【図７】図６の工程に続く工程を示す模式断面図。
【図８】図７の工程に続く工程を示す模式断面図。
【図９】図８の工程に続く工程を示す模式断面図。
【図１０】図９の工程に続く工程を示す模式断面図。
【図１１】図１０の工程に続く工程を示す模式断面図。
【図１２】図１１の工程に続く工程を示す模式断面図。
【発明を実施するための形態】
【００１０】
図１は、本発明の実施形態に係る半導体装置における主要要素の平面レイアウトを例示する模式図である。図１は１つのチップを示し、その１チップ内の領域は、主としてメモリセル領域１と周辺回路領域６に分けられる。
【００１１】
メモリセル領域１はチップの中央に形成され、そのメモリセル領域１にはメモリセルアレイが形成されている。周辺回路領域６はメモリセル領域１の周辺に形成され、その周辺回路領域６にはロウデコーダ３、センスアンプ２、その他の回路などが形成されている。メモリセルアレイは、ワード電極もしくはコントロールゲートとして機能する複数の導電層を有し、各層の導電層は、メモリセル領域１と、各導電層に電位を印加するロウデコーダ３との間のコンタクト領域７で、上層配線（ワード線）と接続されている。
【００１２】
図２は、本実施形態に係る半導体装置におけるメモリセルアレイの構成を例示する。なお、図２においては、図を見易くするために、メモリホール内に形成された絶縁膜以外の絶縁部分については図示を省略している。また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【００１３】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。複数の導電層ＷＬはＺ方向に積層されている。
【００１４】
基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。バックゲートＢＧ上には、複数の導電層ＷＬと、図示しない絶縁層とが交互に積層されている。導電層ＷＬは、例えば不純物が添加され導電性を有するシリコン層である。
【００１５】
導電層ＷＬは、Ｘ方向に延在する溝によって複数のブロックに分断されている。あるブロックにおける最上層の導電層ＷＬ上には図示しない絶縁層を介してドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の導電層ＷＬ上には図示しない絶縁層を介してソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば不純物が添加され導電性を有するシリコン層である。
【００１６】
ソース側選択ゲートＳＳＧ上には図示しない絶縁層を介してソース線ＳＬが設けられている。ソース線ＳＬは、例えば不純物が添加され導電性を有するシリコン層である。あるいは、ソース線ＳＬとして金属材料を用いてもよい。ソース線ＳＬ及びドレイン側選択ゲートＤＳＧ上には、図示しない絶縁層を介して複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に延在している。
【００１７】
基板１０上の前述した積層体には、Ｕ字状のメモリホールが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下の導電層ＷＬを貫通しＺ方向に延在するメモリホールが形成され、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下の導電層ＷＬを貫通しＺ方向に延在するメモリホールが形成されている。それら両メモリホールは、バックゲートＢＧ内に形成されＹ方向に延在するメモリホールを介してつながっている。
【００１８】
メモリホールの内部には、Ｕ字状のシリコン層としてチャネルボディ２０が設けられている。ドレイン側選択ゲートＤＳＧとチャネルボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧとチャネルボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３６が形成されている。各導電層ＷＬとチャネルボディ２０との間のメモリホールの内壁には、絶縁膜３０が形成されている。バックゲートＢＧとチャネルボディ２０との間のメモリホールの内壁にも、絶縁膜３０が形成されている。絶縁膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００１９】
図３は、チャネルボディ２０が、複数の導電層ＷＬ及び層間の絶縁層２５を貫通する部分の拡大断面を示す。図３では、図２では省略した導電層ＷＬ間の絶縁層を絶縁層２５として示している。
【００２０】
各導電層ＷＬとチャネルボディ２０との間には、導電層ＷＬ側から順に第１の絶縁膜３１、電荷蓄積層３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は導電層ＷＬに接し、第２の絶縁膜３３はチャネルボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積層３２が設けられている。
【００２１】
チャネルボディ２０はチャネルとして機能し、導電層ＷＬはコントロールゲートとして機能し、電荷蓄積層３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２２】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積層３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。第２の絶縁膜３３は、例えばシリコン酸化膜からなり、電荷蓄積層３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積層３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜からなり、電荷蓄積層３２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。
【００２３】
再び図２を参照すると、ドレイン側選択ゲートＤＳＧを貫通するチャネルボディ２０とドレイン側選択ゲートＤＳＧとの間にはゲート絶縁膜３５が設けられ、これらはドレイン側選択トランジスタＤＳＴを構成する。チャネルボディ２０におけるドレイン側選択ゲートＤＳＧより上方に突出する上端部は、対応する各ビット線ＢＬに接続されている。
【００２４】
ソース側選択ゲートＳＳＧを貫通するチャネルボディ２０とソース側選択ゲートＳＳＧとの間にはゲート絶縁膜３６が設けられ、これらはソース側選択トランジスタＳＳＴを構成する。チャネルボディ２０におけるソース側選択ゲートＳＳＧより上方に突出する上端部は、ソース線ＳＬに接続されている。
【００２５】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びバックゲートＢＧとチャネルボディ２０との間の絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００２６】
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、各導電層ＷＬをコントロールゲートとするメモリセルＭＣが、導電層ＷＬの層数に対応して複数設けられている。
【００２７】
同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間にも、各導電層ＷＬをコントロールゲートとするメモリセルＭＣが、導電層ＷＬの層数に対応して複数設けられている。
【００２８】
それらメモリセルＭＣ、ドレイン側選択トランジスタＤＳＴ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＳＴは直列接続され、１つのメモリストリングを構成する。このようなメモリストリングがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００２９】
次に、図４は、各導電層ＷＬを図示しない上層配線と接続させるためのコンタクト領域の断面構造を示す。コンタクト領域は、第１のコンタクト領域４と第２のコンタクト領域５を有する。図１に示すように、第１のコンタクト領域４は、メモリセル領域１とロウデコーダ３との間におけるメモリセル領域１に近い側の領域にレイアウトされ、第２のコンタクト領域５は、メモリセル領域１とロウデコーダ３との間におけるロウデコーダ３に近い側の領域にレイアウトされている。すなわち、メモリセル領域１と第２のコンタクト領域５との間に第１のコンタクト領域４がレイアウトされている。
【００３０】
第２のコンタクト領域５上には下地層４５ｂが設けられている。下地層４５ｂは、例えばシリコン酸化物などの絶縁層であり、後述するように、周辺回路領域６に形成されるトランジスタ間を素子分離するＳＴＩ（Shallow Trench Isolation）構造の素子分離層の形成時に同時に形成される。
【００３１】
下地層４５ｂは基板１０の表面から突出して設けられている。第１のコンタクト領域４には下地層４５ｂは設けられていない。したがって、下地層４５ｂによって、第１のコンタクト領域４と第２のコンタクト領域５との間に段差が形成されている。
【００３２】
前述したメモリセルアレイと同様な導電層ＷＬと絶縁層２５とが交互に積層された積層体は、コンタクト領域にも設けられている。メモリセル領域１には、例えば１６層の導電層ＷＬを含む積層体が基板１０上に積層され、前述したように、各導電層ＷＬをコントロールゲートとする複数のメモリセルＭＣが形成されている。メモリセル領域１の各導電層ＷＬ及び各絶縁層２５は、基板１０の主面に対して略平行な方向に広がっている。
【００３３】
コンタクト領域の積層体を説明するにあたっては、１６層の導電層ＷＬを含む積層体を、例えば、下側８層の導電層ＷＬを含む下層側積層体９１と、上側８層の導電層ＷＬを含む上層側積層体９２とに分けて考える。なお、積層体全体における導電層ＷＬの層数は１６層に限らず任意である。また、下層側積層体９１と上層側積層体９２のそれぞれに含まれる導電層ＷＬの層数も、全体の層数の半分ずつに限らない。
【００３４】
なお、下層側積層体９１の下には、絶縁層２６と導電層２７が形成されている。絶縁層２６及び導電層２７は、下地層４５ｂを覆いつつ、第１のコンタクト領域４及び第２のコンタクト領域５上に形成されている。導電層２７はメモリセル領域１にも形成され、そのメモリセル領域１の導電層２７は図２に示すメモリセルアレイにおけるバックゲートＢＧに対応する。また、導電層２７は周辺回路領域６にも形成され、その周辺回路領域６の導電層２７は選択的に除去されて、残された導電層２７は周辺回路領域６のトランジスタのゲート電極として機能する。
【００３５】
導電層２７上に、下層側積層体９１を構成する複数の絶縁層２５と複数（例えば８層）の導電層ＷＬとが交互に積層されている。下層側積層体９１は、下地層４５ｂを覆いつつ、第１のコンタクト領域４及び第２のコンタクト領域５上に形成されている。したがって、下層側積層体９１には、下地層４５ｂの高さに応じた段差が形成される。すなわち、下層側積層体９１は、下地層４５ｂ上の上段部８１と、第１のコンタクト領域４上の下段部８２とを有する。
【００３６】
下層側積層体９１の上段部８１は、階段状に加工されている。すなわち、第２のコンタクト領域５の下地層４５ｂの上に、下層側積層体９１の階段構造部７１が設けられている。下層側積層体９１の各導電層ＷＬは、メモリセル領域１の下側８層の各導電層ＷＬと同時に形成され一体につながっている。すなわち、階段構造部７１の各導電層ＷＬは、メモリセル領域１における下側８層の導電層ＷＬの各々と電気的につながっている。例えば、階段構造部７１の最下段の導電層ＷＬは、メモリセル領域１における最下層の導電層ＷＬとつながっており、階段構造部７１の最上段の導電層ＷＬは、メモリセル領域１における下から８層目の導電層ＷＬとつながっている。
【００３７】
下層側積層体９１の下段部８２の各導電層ＷＬ及び各絶縁層２５は、第１のコンタクト領域４で基板１０の主面に対して略平行な方向に広がっている。その下段部８２の上に、上層側積層体９２を構成する複数の絶縁層２５と複数（例えば８層）の導電層ＷＬとが交互に積層されている。上層側積層体９２は、下層側積層体９１における階段構造部７１を含む上段部８１の上には積層されていない。
【００３８】
また、上層側積層体９２の最下段の導電層ＷＬと、下層側積層体９１との間には、絶縁層２８が設けられている。絶縁層２８は、後述するように、コンタクト領域の積層体の上面を平坦化する際のストッパー層として機能する。
【００３９】
上層側積層体９２は階段状に加工されている。すなわち、第１のコンタクト領域４上に、上層側積層体９２の階段構造部７２が設けられている。この階段構造部７２の各導電層ＷＬは、メモリセル領域１の上側８層の各導電層ＷＬと同時に形成され一体につながっている。すなわち、階段構造部７２の各導電層ＷＬは、メモリセル領域１における上側８層の導電層ＷＬの各々と電気的につながっている。例えば、階段構造部７２の最下段の導電層ＷＬは、メモリセル領域１における上から８層目の導電層ＷＬとつながっており、階段構造部７２の最上段の導電層ＷＬは、メモリセル領域１における最上層の導電層ＷＬとつながっている。
【００４０】
なお、上層側積層体９２には、階段構造部７２とは別の階段構造部７３も形成されているが、この階段構造部７３は、後述するように、下層側積層体９１の階段構造部７１を形成するときに共に形成されてしまうものであり、この階段構造部７３にはコンタクト構造は設けられない。
【００４１】
階段構造部７１を含む下層側積層体９１の上段部８１上、および階段構造部７２を含む上層側積層体９２上には、ストッパー膜６１が設けられ、さらにストッパー膜６１上に層間絶縁層６２が設けられている。ストッパー膜６１と層間絶縁層６２は互いに異なる材料からなり、例えば、ストッパー膜６１はシリコン窒化膜であり、層間絶縁層６２はシリコン酸化層である。
【００４２】
階段構造部７１、７２上の層間絶縁層６２及びストッパー膜６１には、これらを貫通して複数のコンタクトホール５０（図１２参照）が形成されている。さらに、各コンタクトホール５０は、各段の対応する一層の絶縁層２５を貫通し、その絶縁層２５の下の対応する各段の導電層ＷＬに達している。層間絶縁層６２の上面は平坦化され、各階段構造部７１、７２において層間絶縁層６２上面からの各コンタクトホール５０の深さは異なる。より下層（下段）の導電層ＷＬに達するコンタクトホール５０ほど深い、もしくはアスペクト比（孔径に対する深さの比）が高い。
【００４３】
各コンタクトホール５０内にはコンタクト電極５１が設けられている。コンタクト電極５１としては、例えばチタン、窒化チタンなどの密着性に優れたバリアメタルと、タングステン、銅、ルテニウムなどの埋め込み性に優れた金属との組み合わせを用いることができる。バリアメタルは各コンタクトホール５０の内壁に形成され、その内側にタングステンなどが埋め込まれる。
【００４４】
メモリセル領域１における下側８層の各導電層ＷＬは、下層側積層体９１の階段構造部７１に接続されたコンタクト電極５１を介して上層配線と接続され、メモリセル領域１における上側８層の各導電層ＷＬは、上層側積層体９２の階段構造部７２に接続されたコンタクト電極５１を介して上層配線と接続される。
【００４５】
以上説明した本実施形態によれば、下地層４５ｂによって下層側積層体９１の一部を底上げすることで、下層側の導電層ＷＬの一部（メモリセル領域１に対して離間する方向の端部）を、上層側の導電層ＷＬと同程度の高さに持ち上げた構造が得られる。そして、その持ち上げた部分の上には上層側積層体９２を設けないことで、上層側積層体９２の階段構造部７２と同程度の高さに、下層側積層体９１の階段構造部７１を設けることができる。
【００４６】
この結果、下層側積層体９１の導電層ＷＬに達するコンタクトホールの深さもしくはアスペクト比を低減できる。階段構造部７１、７２に設けられるコンタクトホールのうちで、最も深いコンタクトホールは、メモリセルアレイにおけるすべての導電層ＷＬ（例えば１６層の導電層ＷＬ）を貫通するメモリホールよりも浅い。したがって、すべてのコンタクトホールが、メモリホールよりも浅い。
【００４７】
これにより、下層側積層体９１及び上層側積層体９２を合わせた積層体における最上段の導電層ＷＬに達するコンタクトホールと、最下段に達するコンタクトホールとの深さもしくはアスペクト比の差が小さくなることから、導電層ＷＬの層数に対応する複数のコンタクトホールを一括して形成するエッチング時間を大幅に短縮できる。さらに、コンタクトホール間の深さの差を小さくできることから、浅いコンタクトホールの過剰エッチングを抑制できる。これにより、コンタクトホールの、接続対象以外の他の導電層ＷＬへの突き抜けによる異なる導電層ＷＬ間のショートを防止できる。
【００４８】
例えば、本実施形態では、第１のコンタクト領域４及び第２のコンタクト領域５上の積層体表面（上面）が平坦化された後、階段構造部７１、７２の加工が行われる。したがって、下層側積層体９１の上段部８１表面の基板１０主面からの高さと、上層側積層体９２表面の基板１０主面からの高さとは、略同じである。また、下層側積層体９１の絶縁層２５の厚さと上層側積層体９２の絶縁層２５の厚さとは略等しく、下層側積層体９１の導電層ＷＬの厚さと上層側積層体９２の導電層ＷＬの厚さとは略等しい。また、下層側積層体９１の導電層ＷＬの層数と、上層側積層体９２の導電層ＷＬの層数とが同じである。
【００４９】
したがって、下層側積層体９１の階段構造部７１と上層側積層体９２の階段構造部７２との間で、同じ段の対応する導電層ＷＬどうしは、基板１０主面から略同じ高さに位置する。例えば、下層側積層体９１の階段構造部７１における最上段の導電層ＷＬと、上層側積層体９２の階段構造部７２における最上段の導電層ＷＬとは基板１０主面から略同じ高さに位置し、下層側積層体９１の階段構造部７１における最下段の導電層ＷＬと上層側積層体９２の階段構造部７２における最下段の導電層ＷＬとは基板１０主面から略同じ高さに位置する。
【００５０】
したがって、本実施形態では、下層側積層体９１の階段構造部７１と上層側積層体９２の階段構造部７２との間で、同じ段の導電層ＷＬに達するコンタクトホールどうしの深さもしくはアスペクト比が略同じである。例えば、導電層ＷＬが全部で１６層の場合、それに対応して１６個のコンタクトホールが形成されるが、それらコンタクトホールの深さは１６段階ではなく８段階にわたる変化で済む。これにより、下層側積層体９１の階段構造部７１のコンタクトホール及び上層側積層体９２の階段構造部７２のコンタクトホールを一括してエッチングする際の、エッチング条件の設定が容易になり、エッチング制御性の向上が図れる。
【００５１】
次に、本実施形態に係る半導体装置におけるコンタクト構造の形成方法を、図５〜図１２を参照して説明する。
【００５２】
基板１０上に前述した複数の導電層ＷＬと複数の絶縁層２５とを積層する前に、周辺回路領域６の基板１０表面に周辺回路のトランジスタを形成する。この周辺回路領域６のトランジスタを形成するにあたって、まずトランジスタ間を絶縁分離する素子分離層を形成する。本実施形態では、その素子分離層を形成するときに、前述した下層側積層体９１の一部を底上げするための下地層４５ｂもあわせて形成する。
【００５３】
図５（ａ）〜図６（ｃ）は、周辺回路領域６と、下地層４５ｂが設けられる第２のコンタクト領域５を抽出して示す。
【００５４】
素子分離層は、例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離層である。まず、図５（ａ）に示すように、周辺回路領域６の基板１０表面上にマスク４１を、第２のコンタクト領域５の基板１０表面上にマスク４２を形成する。マスク４１には選択的に開口４１ａが形成され、マスク４２にも選択的に開口４２ａが形成されている。マスク４２の方がマスク４１よりも厚く、開口４２ａの方が開口４１ａよりも深い。
【００５５】
そして、マスク４１、４２を使って、例えばＲＩＥ（Reactive Ion Etching）法で基板１０のエッチングを行う。これにより、図５（ｂ）に示すように、周辺回路領域６及び第２のコンタクト領域５の基板１０表層にトレンチが形成される。なお、図５（ｂ）において、周辺回路領域６における開口４１ａ及び開口４１ａとつながって基板１０に形成されたトレンチをまとめてトレンチ４３として表す。同様に、第２のコンタクト領域５における開口４２ａ及び開口４２ａとつながって基板１０に形成されたトレンチをまとめてトレンチ４４として表す。マスク４２がマスク４１よりも上方に突出してマスク４１よりも厚い分、トレンチ４４の方がトレンチ４３よりも深い。
【００５６】
次に、図５（ｃ）に示すように、周辺回路領域６と第２のコンタクト領域５に、絶縁層（例えばシリコン酸化層）４５を堆積させる。絶縁層４５は、トレンチ４３、４４内に埋め込まれる。絶縁層４５における、周辺回路領域６のトレンチ４３内に埋め込まれた部分は周辺回路のトランジスタ間を絶縁分離する素子分離層４５ａとなり、第２のコンタクト領域５のトレンチ４４内に埋め込まれた部分は前述した下地層４５ｂとなる。
【００５７】
次に、図６（ａ）に示すように、第２のコンタクト領域５におけるマスク４２及びトレンチ４４上の絶縁層４５を除去した後、図６（ｂ）に示すように、トレンチ４４内の下地層４５ｂ上にマスク４８を形成する。その状態で、周辺回路領域６のトレンチ４３内の素子分離層４５ａを所望のレベルまでエッチングする。
【００５８】
その後、マスク４１、４２、４８を除去することで、図６（ｃ）に示すように、周辺回路領域６と第２のコンタクト領域５に、基板１０表面からの突出高さが異なる素子分離層４５ａと下地層４５ｂが形成される。下地層４５ｂの方が素子分離層４５ａよりも、基板１０表面からの突出高さが高い。
【００５９】
本実施形態では、下層側積層体９１の一部を底上げするための構造である下地層４５ｂを、周辺回路領域６の素子分離層４５ａの形成時にあわせて形成するため、工程数の増大を抑えて効率的である。
【００６０】
次に、メモリセル領域１、第１のコンタクト領域４、第２のコンタクト領域５及び周辺回路領域６を含む基板１０の全面にわたって、絶縁層２６を形成し、さらに絶縁層２６上に導電層２７を形成する。メモリセル領域１における導電層２７は、バックゲートＢＧとして機能する。周辺回路領域６における導電層２７はパターニングされて、周辺回路トランジスタのゲート電極として機能する。その後、周辺回路領域６の基板１０表面には不純物の導入などが行われて、周辺回路トランジスタのドレイン領域やソース領域が形成される。
【００６１】
次に、導電層２７上に、絶縁層２５と導電層ＷＬとを交互に複数積層し、図７に示すように、下層側積層体９１を形成する。下層側積層体９１も、メモリセル領域１、第１のコンタクト領域４、第２のコンタクト領域５及び周辺回路領域６を含む基板１０の全面にわたって形成される。なお、この後に積層される上層側積層体９２も、メモリセル領域１、第１のコンタクト領域４、第２のコンタクト領域５及び周辺回路領域６を含む基板１０の全面にわたって形成される。周辺回路領域６にも上記積層体を設けることで、チップ内に大きな段差が生じることを防いでいる。周辺回路領域６の導電層ＷＬは、周辺回路領域６のトランジスタとは絶縁されている。
【００６２】
絶縁層２６、導電層２７、絶縁層２５及び導電層ＷＬは、例えば、ＣＶＤ（chemical vapor deposition）法により形成される。
【００６３】
図７に示すように、下層側積層体９１の一部は下地層４５ｂ上に乗り上げる。これにより、下層側積層体９１に、下地層４５ｂ上の上段部８１と、第１のコンタクト領域４上の下段部８２が形成される。
【００６４】
次に、図８に示すように、下層側積層体９１上に絶縁層２８を形成し、さらに絶縁層２８上に導電層ＷＬと絶縁層２５とを交互に複数積層して上層側積層体９２を形成する。さらに、上層側積層体９２上に絶縁層２９を形成する。
【００６５】
次に、以上の工程にて得られた積層体を例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨し、図９に示すように平坦化する。これにより、下層側積層体９１の上段部８１上の上層側積層体９２が除去され、下層側積層体９１の上段部８１が露出する。このとき、下層側積層体９１の上段部８１と、その上に積層された上層側積層体９２との間に設けられた絶縁層２８は、ＣＭＰのストッパー層として機能する。したがって、下層側積層体９１の研磨を確実に防ぐために、絶縁層２８は比較的厚く形成しておくことが望ましい。例えば、絶縁層２８は、導電層ＷＬ間の絶縁層２５よりも厚い。
【００６６】
同様に、上層側積層体９２上に設けられた絶縁層２９は、第１のコンタクト領域４上の上層側積層体９２のＣＭＰ時のストッパー層として機能する。したがって、絶縁層２９も比較的厚く形成しておくことが望ましい。例えば、絶縁層２９は、導電層ＷＬ間の絶縁層２５よりも厚い。
【００６７】
本実施形態では、第１のコンタクト領域４及び第２のコンタクト領域５上の積層体上面が平坦化された状態で、図９に示すように、下地層４５ｂ上の下層側積層体９１の上段部８１と、下層側積層体９１の下段部８２上の上層側積層体９２との間で、対応する各段の導電層ＷＬの基板１０表面からの高さが略同じになるようにしている。これは、例えば、下地層４５ｂの厚さや、下層側積層体９１と上層側積層体９２との間に設けられる絶縁層２８の厚さを適切に調整することで可能である。
【００６８】
なお、メモリセル領域１においては、第１のコンタクト領域４上の積層体と同様に、下層側積層体９１の上に上層側積層体９２が積層された積層体（例えば１６層の導電層ＷＬを含む）が設けられている。そして、上記ＣＭＰにより、メモリセル領域１の積層体の上面も平坦化される。この平坦化の後、ドレイン側選択ゲートＤＳＧやソース側選択ゲートＳＳＧとなる導電層が絶縁層を介してさらに積層される。その後、メモリホールの形成、電荷蓄積層３２の形成、チャネルボディ２０の形成などが行われ、図２に例示したメモセルアレイが形成される。
【００６９】
ドレイン側選択ゲートＤＳＧやソース側選択ゲートＳＳＧとなる導電層は、第１のコンタクト領域４及び第２のコンタクト領域５上にも設けられるが、第１のコンタクト領域４及び第２のコンタクト領域５上のその導電層は除去される。
【００７０】
その後、下層側積層体９１の上段部８１及び第１のコンタクト領域４上の上層側積層体９２に対して、階段状加工が行われる。
【００７１】
具体的には、レジスト膜の平面サイズを縮小するスリミング工程と、そのレジスト膜をマスクにしてそれぞれ一層分の絶縁層２５及び導電層ＷＬをエッチングする工程とを複数回繰り返す。
【００７２】
例えば、図１０に２点鎖線で示すレジスト膜１００を、最初のエッジ１０１から段階的にエッジ１０２へと平面サイズを縮小していく。レジスト膜１００の平面サイズを１段階スリミングするごとに、その時点でレジスト膜１００から露出している絶縁層２５と導電層ＷＬをそれぞれ１層分ずつエッチングして除去する。
【００７３】
これにより、下層側積層体９１の上段部８１に階段構造部７１が形成され、第１のコンタクト領域４上の上層側積層体９２に階段構造部７２が形成される。なお、上層側積層体９２は、下層側積層体９１の階段構造部７１の形成時に同時に形成される階段構造部７３も有するが、この階段構造部７３にはコンタクト電極が設けられない。本実施形態では、階段構造部７２に上層側積層体９２のコンタクト電極を設ける。
【００７４】
階段構造部７１、７２の形成後、図１１に示すように、階段構造部７１、７２を含む、下層側積層体９１及び上層側積層体９２の表面を覆うストッパー膜６１を形成する。ストッパー膜６１は例えばシリコン窒化物からなる。ストッパー膜６１の形成後、その上に層間絶縁層６２を形成し、平坦化する。層間絶縁層６２は例えばシリコン酸化物からなる。
【００７５】
ストッパー膜６１及び層間絶縁層６２の形成後、図１２に示すように、層間絶縁層６２、ストッパー膜６１および階段構造部７１、７２におけるストッパー膜６１の下の絶縁層２５を貫通する複数のコンタクトホール５０を例えばＲＩＥ法で一括形成する。各コンタクトホール５０は、対応する各段の導電層ＷＬに達する。
【００７６】
本実施形態によれば、下地層４５ｂによって下層側積層体９１の一部を底上げすることで、下層側積層体９１の階段構造部７１の導電層ＷＬに達するコンタクトホール５０の深さもしくはアスペクト比を低減できる。これにより、下層側積層体９１及び上層側積層体９２を合わせた積層体における最上段の導電層ＷＬに達するコンタクトホール５０と、最下段に達するコンタクトホール５０との深さもしくはアスペクト比の差が小さくなることから、導電層ＷＬの層数に対応する複数のコンタクトホール５０を一括して形成するエッチング時間を大幅に短縮できる。さらに、コンタクトホール５０間の深さの差を小さくできることから、浅いコンタクトホール５０の過剰エッチングを抑制できる。これにより、コンタクトホール５０の、接続対象以外の他の導電層ＷＬへの突き抜けによる異なる導電層ＷＬ間のショートを防止できる。
【００７７】
また、コンタクトホール５０の形成時、シリコン窒化物であるストッパー膜６１は、シリコン酸化物である層間絶縁層６２のエッチング時のエッチングストッパーとして機能する。このため、階段構造部７１、７２における深さの異なる複数のコンタクトホール５０を一括形成するにあたって、エッチングの進行の程度の差を緩和し、このことによっても浅いコンタクトホール５０側での、他の導電層ＷＬへの突き抜けを防ぐことができる。
【００７８】
コンタクトホール５０の形成後、各コンタクトホール５０内に導電材を埋め込むことで、図４に示すようにコンタクト電極５１が形成される。例えば、コンタクトホール５０の内壁に、シリサイド用の金属膜として例えばチタン膜を形成し、さらにそれを覆う窒化チタン膜をそれぞれＣＶＤ法で形成する。これら膜の形成後、熱処理してチタン膜と各導電層ＷＬのシリコンを反応させて、各導電層ＷＬにおけるチタン膜に接する部分にチタンシリサイドを形成し低抵抗化を図る。その後、ＣＶＤ法でコンタクトホール５０内に例えばタングステンを埋め込むことで、コンタクト電極５１が形成される。
【００７９】
前述した実施形態では、上層側積層体９２の階段構造部７２を、下地層４５ｂとメモリセル領域１との間に設けたが、上層側積層体９２の階段構造部７２を、下地層４５ｂと周辺回路領域６との間に設けてもよい。その場合でも、下層側積層体９２における下地層４５ｂ上の上段部８１の上の上層側積層体９２は除去する。この上段部８１上の上層側積層体９２の除去により、下地層４５ｂと周辺回路領域６との間の上層側積層体９２の階段構造部７２と、メモリセル領域１側の上層側積層体９２との、上段部８１上の部分を介してのつながりは断たれる。しかし、下地層４５ｂと周辺回路領域６との間の上層側積層体９２の階段構造部７２と、メモリセル領域１側の上層側積層体９２とは、上段部８１の周囲を囲むように形成された部分を通じて接続可能である。
【００８０】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００８１】
メモリストリングの構成はＵ字状に限らず、複数の導電層ＷＬの積層方向に直線状に延びるＩ字状であってもよい。また、導電層ＷＬとチャネルボディ２０との間の絶縁膜構造はＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
さらに、導電層ＷＬと絶縁層２５とが交互に積層された積層体を下側と上側の２つに分けて、各々を上層配線と接続させるため階段状に加工した構造としたが、２段以上の段差を設けた基板１０上において積層体を３つ以上に分け、それぞれ階段状に加工するようにしてもよい。
【符号の説明】
【００８２】
１…メモリセル領域、４…第１のコンタクト領域、５…第２のコンタクト領域、６…周辺回路領域、１０…基板、２０…チャネルボディ、２５…絶縁層、３２…電荷蓄積層、４５ｂ…下地層、５０…コンタクトホール、５１…コンタクト電極、６１…ストッパー膜、６２…層間絶縁層、７１，７２…階段構造部、９１…下層側積層体、９２…上層側積層体、ＷＬ…導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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