【事件の表示】
　特願２０１３−５２３２６７「集積フィンベースの電界効果トランジスタ（ＦｉｎＦＥＴ）およびその製造方法」拒絶査定不服審判事件〔平成２４年　２月　９日国際公開、ＷＯ２０１２／０１８７８９、平成２５年　９月１９日国内公表、特表２０１３−５３６５７７、請求項の数（１８）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２３年８月２日（パリ条約による優先権主張　外国庁受理２０１０年８月２日、米国）を国際出願日とする外国語特許出願であって、その手続の経緯は以下のとおりである。
　平成２５年　４月　１日　特許法第１８４条の４第１項の規定による翻訳文提出
　平成２６年　７月３０日　審査請求
　平成２７年　５月２５日　拒絶理由通知
　平成２７年　８月３１日　意見書
　平成２８年　２月１２日　拒絶査定
　平成２８年　６月１５日　審判請求・手続補正書
　平成２９年　３月２２日　当審による最後の拒絶理由通知
　平成２９年　６月２８日　意見書・手続補正書
第２　本願発明
　本願の請求項１ないし１８に係る発明（以下、それぞれ「本願発明１」ないし「本願発明１８」という。）は、平成２９年６月２８日付け手続補正書による補正後の特許請求の範囲の請求項１ないし１８に記載される事項により特定されるとおりであって、そのうち本願発明１は、次のとおりのものと認める。
　「【請求項１】
　集積フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）を含む装置であって、
　バルク領域と、
　前記バルク領域の第１の部分内に配置される、複数の実質的に平行な浅溝アイソレーション（ＳＴＩ）領域と、
　前記バルク領域の第２の部分において、前記複数のＳＴＩ領域のうち隣接する領域間にそれぞれ配置される、複数のソース領域およびドレイン領域と、
　前記複数のＳＴＩ領域に実質的に垂直に配置される複数のフィン領域であって、それぞれが、前記複数のＳＴＩ領域の一部の上に配置される第１の部分と、前記複数のソース領域およびドレイン領域の一部の内側に配置される第２の部分と、前記複数のＳＴＩ領域の他の部分の上に配置される第３の部分と、を含む複数のフィン領域と、
　複数のゲート領域であって、それぞれが、前記複数のフィン領域のそれぞれの部分と前記複数のＳＴＩ領域のそれぞれの上に、前記複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、複数のゲート領域と、
　を備える装置。」
第３　原査定の理由について
１　原査定の理由の概要
　原査定の理由の概要は、次のとおりである。
　「この出願については、平成２７年　５月２５日付け拒絶理由通知書に記載した理由によって、拒絶をすべきものです。
　なお、意見書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。
備考
●理由（特許法第２９条第２項）について
・請求項１
・引用文献等１
　引用文献１には、ソース領域及びドレイン領域と、チャネルフィン８と、ゲート２０とを有するＦｉｎＦＥＴが記載されている（第３欄第１行−第４欄第５０行、図１，２参照）。
　また、引用文献１には、ＦｉｎＦＥＴを形成する基板として、図２に記載されたＳＯＩ基板に代えて、図３に記載された基板を用いることができる旨記載されている（第４欄第５１行−第４欄第６５行、図３参照）。そして、このように形成されたＦｉｎＦＥＴは、チャネルフィン８が酸化シリコン膜３２上に形成され、ソース領域及びドレイン領域がシリコン基板３０上に形成されるものである。
　ここで、請求項１に係る発明と引用文献１に記載された発明とを比較すると、両者は、以下の点において相違する。
　請求項１に係る発明は、『浅溝アイソレーション（ＳＴＩ）領域』、『ソース領域およびドレイン領域』、『フィン領域』及び『ゲート領域』を、それぞれ複数有するのに対して、引用文献１に記載された発明は、ＦｉｎＦＥＴを複数有していない点（以下、『相違点１』とする。）。
　上記相違点１について検討する。
　ＦｉｎＦＥＴのような半導体素子を基板上に複数形成することにより、半導体集積回路を形成することは、文献を挙げるまでもなく周知である。
　したがって、引用文献１に記載された発明において、ＦｉｎＦＥＴを複数形成することは、当業者が容易になし得たことである。
　ここで、出願人は意見書において『具体的に説明すると、引用文献１のＦＩＧ．３には、横方向に平行に延びた形状を有する２つの酸化シリコン膜３２と、各酸化シリコン膜３２の間に配置されるソースＳおよびドレインＤと、ソースＳおよびドレインＤを接続するように配置されるチャネルフィンＣと、が開示されております。　しかしながら、引用文献１には、チャネルフィンＣが、２つの酸化シリコン膜３２の接続部分において、各酸化シリコン膜３２の延在方向と水平な方向に延びるように設けられていることが単に開示されているに過ぎず、各酸化シリコン膜３２の延在方向と垂直な方向に延びるように設けられていることについて何等言及されておりません。　したがって、引用文献１には、本願請求項１に係る発明の『フィン領域』と同等の構成、すなわち『前記複数のＳＴＩ領域に実質的に垂直に配置され、・・・、前記複数のＳＴＩ領域の一部の上に配置される第１の部分と、前記複数のソース領域およびドレイン領域の一部の内部に配置される第２の部分とを含む』という構成と同等の構成が何等開示又は示唆されておらず、当該構成に想到する動機付けとなり得る事項が全く存在しないことが明らかであります。』と主張している。
　当該主張について検討する。
　引用文献１に記載された発明は、チャネル長方向に延びる２つの酸化シリコン膜３２を有しているが、これと同時に、２つの酸化シリコン膜３２を結ぶ方向（すなわちチャネル幅方向）にも酸化シリコン膜３２を有しており、当該チャネル幅方向に延びる酸化シリコン膜３２上に形成たチャネルフィン８を有している（図３参照）。つまり、引用文献１に記載された発明は、チャネル幅方向に延びる酸化シリコン膜３２と、チャネル幅方向と直交する方向であるチャネル長方向に延びるチャネルフィン８とを有する発明である。
　したがって、引用文献１には、本願発明の『フィン領域』に相当する構成であるチャネルフィン８が記載されているといえる。
　よって、出願人の上記主張は認められない。
　したがって、先の拒絶理由のとおり、本願の請求項１に係る発明は、引用文献１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
・請求項２−１８
・引用文献等１，３−５
　先の拒絶理由のとおり、本願の請求項２−１８に係る発明は、引用文献１，３−５に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
・請求項１
・引用文献等２
　引用文献２には、ソース・ドレイン部６ｂと、チャネル領域１５と、ゲート電極１０とを有するフィン型トランジスタが記載されている（段落００１３−００３２、図１−９参照）。
　そして、引用文献２に記載された発明のチャネル領域１５は、絶縁層４上に形成されるものである。
　ここで、請求項１に係る発明と引用文献２に記載された発明とを比較すると、両者は、以下の点において相違する。
　請求項１に係る発明は、『浅溝アイソレーション（ＳＴＩ）領域』、『ソース領域およびドレイン領域』、『フィン領域』及び『ゲート領域』を、それぞれ複数有するのに対して、引用文献２に記載された発明は、フィン型トランジスタを複数有していない点（以下、『相違点２』とする。）。
　上記相違点２について検討する。
　引用文献２には、『本発明は、半導体装置及びその製造方法に関し、具体的には半導体集積回路などを構成するＭＩＳ(Metal Insulator Semiconductor)型電界効果トランジスタであって、特にＦｉｎ型チャネルトランジスタの構造を有する半導体装置及びその製造方法に関する。』（段落０００１）と記載されている。
　これを踏まえれば、引用文献２に記載された発明において、図１に記載されたフィン型トランジスタを複数形成することは、当業者が容易になし得たことである。
　ここで、出願人は意見書において『また、引用文献２の図１（ａ）〜（ｃ）には、横方向（Ａ−Ａ線方向）に平行に延びた形状を有する複数の絶縁層４と、各絶縁層４の間に配置されるソース・ドレイン部６ｂと、ソース・ドレイン部６ｂを接続するように配置されるチャネル部６ａと、が開示されております。　しかしながら、引用文献２には、チャネル部６ａが、複数の絶縁層４の延在方向と水平な方向（Ａ−Ａ線方向）に延びるように設けられていることが単に開示されているに過ぎず、複数の絶縁層４の延在方向と垂直な方向（Ｂ−Ｂ線方向）に延びるように設けられていることについて何等言及されておりません。　したがって、引用文献２には、本願請求項１に係る発明の『フィン領域』と同等の構成、すなわち『前記複数のＳＴＩ領域に実質的に垂直に配置され、・・・、前記複数のＳＴＩ領域の一部の上に配置される第１の部分と、前記複数のソース領域およびドレイン領域の一部の内部に配置される第２の部分とを含む』という構成と同等の構成が何等開示又は示唆されておらず、当該構成に想到する動機付けとなり得る事項が全く存在しないことが明らかであります。』と主張している。
　当該主張について検討する。
　引用文献２に記載された発明の絶縁層４は、チャネル長方向に延びるとともに、チャネル幅方向にも延びて形成されており、当該チャネル幅方向に延びる絶縁層４上に半導体フィン６が形成されている。つまり、引用文献２に記載された発明は、チャネル幅方向に延びる絶縁層４と、チャネル幅方向と直交する方向であるチャネル長方向に延びる半導体フィン６とを有する発明である。
　したがって、引用文献２には、本願発明の『フィン領域』に相当する構成である半導体フィン６が記載されているといえる。
　よって、出願人の上記主張は認められない。
　したがって、先の拒絶理由のとおり、本願の請求項１に係る発明は、引用文献２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
・請求項１−６，１３−１８
・引用文献等２−５
　先の拒絶理由のとおり、本願の請求項１−６，１３−１８に係る発明は、引用文献２−５に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　＜引用文献等一覧＞
１.米国特許第６４１３８０２号明細書
２.特開２００８−２４４４１３号公報
３.特開２００２−２８０５６２号公報
４.特表２００５−５２８８１０号公報
５.特開２００３−２６４２３２号公報」
　また、平成２７年５月２５日付け拒絶理由通知の概要は、次のとおりである。
　「（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
（１）
・請求項１
・引用文献等１
・備考
　引用文献１には、ソース領域及びドレイン領域と、チャネルフィン８と、ゲート２０とを有するＦｉｎＦＥＴが記載されている（第３欄第１行−第４欄第５０行、図１，２参照）。
　また、引用文献１には、ＦｉｎＦＥＴを形成する基板として、図２に記載されたＳＯＩ基板に代えて、図３に記載された基板を用いることができる旨記載されている（第４欄第５１行−第４欄第６５行、図３参照）。そして、このように形成されたＦｉｎＦＥＴは、チャネルフィン８が酸化シリコン膜３２上に形成され、ソース領域及びドレイン領域がシリコン基板３０上に形成されるものである。
　ここで、請求項１に係る発明と引用文献１に記載された発明とを比較すると、両者は、以下の点において相違する。
　請求項１に係る発明は、『浅溝アイソレーション（ＳＴＩ）領域』、『ソース領域およびドレイン領域』、『フィン領域』及び『ゲート領域』を、それぞれ複数有するのに対して、引用文献１に記載された発明は、ＦｉｎＦＥＴを複数有していない点（以下、『相違点１』とする。）。
　上記相違点１について検討する。
　ＦｉｎＦＥＴのような半導体素子を基板上に複数形成することにより、半導体集積回路を形成することは、文献を挙げるまでもなく周知である。
　したがって、引用文献１に記載された発明において、ＦｉｎＦＥＴを複数形成することは、当業者が容易になし得たことである。
・請求項２，３
・引用文献等１
・備考
　引用文献１には、ソース領域とドレイン領域は、エピタキシャル成長によって形成することができる旨記載されている（第４欄第５５行−第４欄第５７行参照）。
　また、引用文献１には、チャネル膜の材料として、例えば、アモルファスシリコンが挙げられている（第５欄第３４行−第５欄第３５行参照）。
　したがって、請求項２，３に係る発明と引用文献１に記載された発明とを比較すると、両者は、上記相違点１において相違する。
　上記相違点１については、既に検討したとおりである。
・請求項４−６
・引用文献等１，３，４
・備考
　請求項４−６に係る発明と引用文献１に記載された発明とを比較すると、両者は、以下の点において相違する。
　請求項４に係る発明は『前記複数のフィン領域が、ガリウムヒ素膜の複数の部分を備え』、請求項５に係る発明は『前記複数のフィン領域が、ダイヤモンドべースの膜の複数の部分を備え』、請求項６に係る発明は『前記複数のフィン領域が、カーボンナノチューブの膜の複数の部分を備える』のに対して、引用文献１に記載された発明は、チャネルフィン８が、本願の請求項４−６に対応する材料を有していない点（以下、『相違点２』とする。）。
　上記相違点２について検討する。
　引用文献３に『前述した各実施形態では、半導体基板および半導体層の材料としてシリコンを用いる例を示したが、』『ダイヤモンド、ガリウムヒ素、』『などの他の半導体を用いることもできる。』（段落００４８）、引用文献４に『半導体フィルム５０８はシリコンフィルムであることが理想的ではあるが、他の実施形態として、』『ヒ化ガリウム（ＧａＡｓ）、』『カーボン・ナノチューブなどの他の種類の半導体フィルムであってもよい。』（段落００２２）と記載されている。このように、ＦｉｎＦＥＴの半導体層の材料として、ガリウムヒ素、ダイヤモンド、カーボンナノチューブは知られていた。
　したがって、引用文献１に記載された発明において、チャネルフィン８の材料として、ガリウムヒ素、ダイヤモンド、カーボンナノチューブを採用することは、当業者が容易になし得たことである。
・請求項７−１２
・引用文献等１，３，４
・備考
　引用文献１に記載された発明の酸化シリコン膜３２は、シリコン基板３０の一部をエッチングし、充填することによって形成されたものである（第４欄第５５行−第４欄第５７行参照）。
　したがって、請求項７−１２に係る発明と引用文献１に記載された発明とを比較すると、両者は、上記相違点１，２において相違する。
　上記相違点１，２については、既に検討したとおりである。
・請求項１３−１８
・引用文献等１，３−５
・備考
　請求項１３−１８に係る発明と引用文献１に記載された発明とを比較すると、両者は、以下の点において相違する。
　請求項１３−１８に係る発明は、『集積回路設計システムによって実行されるときに、前記集積回路設計システムに集積フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）を作成させる複数の実行可能な命令を備えるコンピュータ可読媒体』のに対して、引用文献１に記載された発明は、ＦｉｎＦＥＴ及びＦｉｎＦＥＴの製造方法に係る発明である点（以下、『相違点３』とする。）。
　上記相違点３について検討する。
　引用文献５に、『本発明の第２の態様は、ＦｉｎＦＥＴ形状を生成するためのコンピュータ可読のプログラム・コードがその中に具体化された、コンピュータが使用可能な媒体を含むコンピュータ・プログラム製品であって、』（段落００１１）と記載されている。
　これを踏まえれば、引用文献１に記載された発明において、ＦｉｎＦＥＴを生成するためのコンピュータ可読のプログラム・コードを、コンピュータが使用可能な媒体に記録することは、当業者が容易になし得たことである。
（２）
・請求項１
・引用文献等２
・備考
　引用文献２には、ソース・ドレイン部６ｂと、チャネル領域１５と、ゲート電極１０とを有するフィン型トランジスタが記載されている（段落００１３−００３２、図１−９参照）。
　そして、引用文献２に記載された発明のチャネル領域１５は、絶縁層４上に形成されるものである。
　ここで、請求項１に係る発明と引用文献２に記載された発明とを比較すると、両者は、以下の点において相違する。
　請求項１に係る発明は、『浅溝アイソレーション（ＳＴＩ）領域』、『ソース領域およびドレイン領域』、『フィン領域』及び『ゲート領域』を、それぞれ複数有するのに対して、引用文献２に記載された発明は、フィン型トランジスタを複数有していない点（以下、『相違点４』とする。）。
　上記相違点４について検討する。
　引用文献２には、『本発明は、半導体装置及びその製造方法に関し、具体的には半導体集積回路などを構成するＭＩＳ(Metal Insulator Semiconductor)型電界効果トランジスタであって、特にＦｉｎ型チャネルトランジスタの構造を有する半導体装置及びその製造方法に関する。』（段落０００１）と記載されている。
　これを踏まえれば、引用文献２に記載された発明において、図１に記載されたフィン型トランジスタを複数形成することは、当業者が容易になし得たことである。
・請求項２，３
・引用文献等２
・備考
　引用文献２に、『次に、図８に表したように、シリコンからなる支持基板２を種結晶としてシリコンをエピタキシャル成長することにより、ソース・ドレイン部６ｂを形成する。すなわち、開口４ａに埋め込み領域６ｃが形成され、さらにその上にソースドレイン部６ｂが形成される。』（段落００２８）と記載されている。
　したがって、請求項２，３に係る発明と引用文献２に記載された発明とを比較すると、両者は、上記相違点４において相違する。
　上記相違点４については、既に検討したとおりである。
・請求項４−６
・引用文献等２−４
・備考
　請求項４−６に係る発明と引用文献２に記載された発明とを比較すると、両者は、以下の点において相違する。
　請求項４に係る発明は『前記複数のフィン領域が、ガリウムヒ素膜の複数の部分を備え』、請求項５に係る発明は『前記複数のフィン領域が、ダイヤモンドべースの膜の複数の部分を備え』、請求項６に係る発明は『前記複数のフィン領域が、カーボンナノチューブの膜の複数の部分を備える』のに対して、引用文献２に記載された発明は、チャネル領域１５が、本願の請求項４−６に対応する材料を有していない点（以下、『相違点５』とする。）。
　上記相違点５について検討する。
　上述したとおり、引用文献３，４に記載されているように、ＦｉｎＦＥＴの半導体層の材料として、ガリウムヒ素、ダイヤモンド、カーボンナノチューブは知られていた。
　したがって、引用文献２に記載された発明において、チャネル領域１５の材料として、ガリウムヒ素、ダイヤモンド、カーボンナノチューブを採用することは、当業者が容易になし得たことである。
・請求項１３−１８
・引用文献等２−５
・備考
　請求項１３−１８に係る発明と引用文献２に記載された発明とを比較すると、両者は、以下の点において相違する。
　請求項１３−１８に係る発明は、『集積回路設計システムによって実行されるときに、前記集積回路設計システムに集積フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）を作成させる複数の実行可能な命令を備えるコンピュータ可読媒体』のに対して、引用文献２に記載された発明は、フィン型トランジスタ及びフィン型トランジスタの製造方法に係る発明である点（以下、『相違点６』とする。）。
　上記相違点６について検討する。
　引用文献５に、『本発明の第２の態様は、ＦｉｎＦＥＴ形状を生成するためのコンピュータ可読のプログラム・コードがその中に具体化された、コンピュータが使用可能な媒体を含むコンピュータ・プログラム製品であって、』（段落００１１）と記載されている。
　これを踏まえれば、引用文献２に記載された発明において、フィン型トランジスタを生成するためのコンピュータ可読のプログラム・コードを、コンピュータが使用可能な媒体に記録することは、当業者が容易になし得たことである。
　　　　　　　　　　　　　＜引用文献等一覧＞
１.米国特許第６４１３８０２号明細書
２.特開２００８−２４４４１３号公報
３.特開２００２−２８０５６２号公報
４.特表２００５−５２８８１０号公報
５.特開２００３−２６４２３２号公報」
２　原査定の理由についての当審の判断
（１）引用文献の記載事項及び引用発明
　ア　引用文献１の記載事項及び引用発明１
（ア）引用文献１の記載事項
　原査定の理由に引用され、本願についての優先権の主張の基礎とした出願の日（以下「本願の優先日」という。）の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である米国特許第６４１３８０２号明細書（以下「引用文献１」という。）には、図面とともに、次の事項が記載されている。（当審注．下線は、参考のために、当審において付したものである。以下において同じ。また、訳は当審において作成したものである。）
　ａ「
FIG.1 is a perspective view of a FinFet device make in accordance with an embodiment of the invention.
FIGS.2(a)-2(f) are perspective views illustrating steps and fabricating a double gate FinFET device in accordance an embodiment of the invention.
FIG.3 is a perspective view illustrating an alternative embodiment of the invention employing epitaxial crystallization.
FIG.4 is a perspective view illustrating a stacked FinFET device operating as a CMOS transistor pair.
FIG.5 is a perspective view of another embodiment of the invention having a plurality of channels between source and drain regions.
FIG.6 is a perspective view illustrating a step in fabricating the device of FIG.5 in accordance with an embodiment of the invention.」（第２欄５１行ないし６７行）
（訳．
図１は、本発明の一実施形態によるＦｉｎＦｅｔデバイスの斜視図である。
　図２（ａ）ないし図２（ｆ）は、本発明の一実施形態による、ダブルゲートＦｉｎＦｅｔデバイスの製造の工程を示す斜視図である。
　
図３は、エピタキシャル結晶化を用いた、本発明の代替的な実施形態を示す斜視図である。
　図４は、ＣＭＯＳトランジスタ対として動作する積層ＦｉｎＦｅｔデバイスを示す斜視図である。
　図５は、ソース領域とドレイン領域の間に複数のチャネルを有する、本発明の他の実施形態の斜視図である。
　図６は、本発明の一実施形態による、図５のデバイスを製造する際の工程を示す斜視図である。）
　ｂ「Referring now to the drawing, 
FIG.1 illustrates in perspective a FinFET transistor in accordance with an embodiment of the present invention.
gate extends across the channel fin 8
（訳．ここで図面を参照すると、
図１は、本発明の一実施形態によるＦｉｎＦＥＴトランジスタを斜視で描いたものである。
ゲートはチャネルフィン８と交差して延びる
　ｃ「
FIGS.2A-2F are perspective views illustrating steps in fabricating a double gate MOSFET device in accordance with one embodiment of the invention.
（訳．
図２Ａないし２Ｆは、本発明の一実施形態によるダブルゲートＭＯＳＦＥＴデバイスの製造における各工程を示す斜視図である。
　ｄ「After the hard mask deposition, a photoresist is applied to the hard mask to define a pattern through use of optical lithography, electron beam lithography, x-ray lithography, or other conventional means to produce a chemical etchant mask 18 as shown in FIG.2B. The orientation of mask 18 (and the underlying Fin to be etched) on the surface of the wafer relative to the crystallographic orientation of the silicon material may be chosen to enhance electrical properties of the device such as carrier mobility. A 1-0-0 crystallographic orientation on the surface provides highest mobility.」（第３欄３７行ないし４７行）
（訳．ハードマスクの堆積後、図２Ｂに示す化学的エッチャントマスク１８を形成する光リソグラフィ、電子ビームリソグラフィ、Ｘ線リソグラフィその他の公知の手段を用いて、パターンを画定するためのフォトレジストがハードマスクに適用される。シリコン材料の結晶方位と関連するウェハ表面上のマスク１８（及びその下のエッチすべきフィン）の方向は、キャリア移動度等のデバイスの電気的特性を向上するように選択することができる。表面での１−０−０結晶方位が、最も高い移動度を提供する。）
　ｅ「After the mask definition, an etch process is used to pattern the hard mask and the device fin structure, and thereafter the lithographic mask is removed as shown in FIG.2C. At this point, a sacrificial oxidation process may be used to repair any damage done to the Fin surface during the etch process. Oxidation may also be used to reduce the Fin width, thereby allowing sublithographic dimensions to be achieved. The oxide is then stripped to expose the thin, clean Fin and a gate dielectric is grown or deposited thereon. This may be thermally grown silicon oxide or deposited silicon oxide, silicon nitride, a high dielectric constant material, or other dielectric insulator which is suitable for use as a gate dielectric. Next, gate material is deposited over the surface which can be polysilicon, silicon-germanium, a refractory metal or compounds such as titanium nitride or molybdenum, or other suitable conductive material. 
As shown in FIG.2D, gate mask 22 is defined and then the underlying gate material is etched to form gate 20 with the etching stopping on the gate oxide and the insulator layer 12.
（訳．マスクの画定後、ハードマスクとデバイスフィン構造を形成するためにエッチ工程が用いられ、その後、図２Ｃに示されるようにリソグラフィーマスクが除去される。この時点で、エッチプロセス中に生じたフィン表面のダメージを修復するために、犠牲酸化工程を用いてもよい。フィンの幅を減らすために酸化を用いることもでき、これにより、サブリソグラフィックの寸法を得ることができる。その後、酸化膜は剥がされ、薄くて綺麗なフィンが露出し、その上にゲート絶縁層が成長又は堆積される。これは、酸化シリコンを熱成長させるか、酸化シリコン、窒化シリコン、高誘電率素材その他のゲート絶縁膜に適した誘電絶縁物を堆積することで行うことができる。次に、ゲート材料が表面上に堆積されるが、このゲート材料は、ポリシリコン、シリコンゲルマニウム、窒化チタンやモリブデンなどの高融点金属又は化合物、又はその他の適切な導電材料でよい。
図２Ｄに示されるように、ゲートマスク２２が画定され、その下のゲート材料がエッチされてゲート２０が形成され、ゲート酸化膜と絶縁層１２の上でエッチが停止する。
　ｆ「After definition of gate 20, masking material 22 can be stripped. At this point, a light implant of appropriate dopants may be used to form a lightly doped drain (LDD) or extension region. Next, a spacer is formed on the sidewalls of the gate and the channel by deposition and selective etching of a dielectric such as silicon nitride or silicon dioxide. The spacer on the sidewalls of the channel can be removed if desired by using an additional etching leaving gate spacers 24 on either side of gate 20 as shown in FIG.2E.」（第４欄４行ないし１３行）
（訳．ゲート２０の画定後、マスク材料２２は剥離しても良い。このとき、ＬＤＤ又は拡張領域を形成するために、適切なドーパントを低濃度注入することができる。次に、窒化シリコンまたは二酸化シリコンなどの誘電体を堆積及び選択エッチすることにより、ゲートとチャネルの側壁にスペーサが形成される。必要に応じて、図２Ｅに示すようにゲート２０の両側にゲートスペーサ２４を残しつつ、追加のエッチングによってチャネル側壁のスペーサを取り除いてもよい。）
　ｇ「After spacer formation, the hard mask 16 over the source and drain can be removed to enable direct access to the underlying source and drain material. This can be achieved by anisotropically etching the hard mask such that it is removed over the source and drain islands. Doping of the source and drain regions make them electrically conductive. The gate may also be doped at this step if necessary. Doping may be accomplished by high end implantation, gas immersion laser doping, ion shower doping, solid or gas source diffusion, or other conventional means. The dopant species is chosen to achieve the required device characteristics, either N-type or P-type, including dopant concentrations. Angled shallow ion implantation may be used to dope the sides and top of the source and drain regions without completely amorphizing them, as could result with a deeper vertical ion implant. Any implant damage or amorphization can be annealed through subsequent exposure to elevated temperatures. The resistance of the source and drain can also be reduced by strapping the source/drain with a conductive material 26 as shown in FIG.2F. This can be a self-aligned silicide process, or other selective conductor deposition such as selective metal, polysilicon, or epitaxial silicon deposition. By removing the hard mask from over the source and drain islands while leaving the spacers on the edges of the source and drain islands and the gate, it is possible to use a number of selective or self-aligned conductor formation techniques to reduce the resistance of the source and drain islands without electrically shorting the source and drain islands to the gate. This can be implemented using a self-aligned silicide technology, for example. The process can make use of silicides that consume small amounts of silicon, such as nickel silicide or palladium silicide. Other possible suicides include titanium silicide and cobalt silicide. In an alternative implementation, the hard mask and source and drain spacers can be removed thereby allowing strapping of the entire source and drain with low resistance conductors and further reducing parasitic resistances.」（第４欄１４行ないし５０行）
（訳．スペーサの形成後、ソースとドレインの上のハードマスク１６を取り除いて、その下にあるソース材料とドレイン材料に直接アクセスできるようにしてもよい。これは、ハードマスクを異方性エッチングすることにより、ソースアイランドとドレインアイランドの上からハードマスクを取り除くことで達成できる。ソース領域とドレイン領域をドーピングすることで両領域を導電性とする。この段階で、必要に応じてゲートもドープして良い。ドーピングは、ハイエンド注入、ガス浸漬レーザドーピング、イオンシャワードーピング、固体又は気体ソース拡散その他の従来技術によって達成できる。ドーパント種は所望のデバイス特性を得られるよう、ドーパントの濃度を含めて、Ｎ型又はＰ型から選択する。垂直に深くイオン注入した場合の結果として起こりうるソース領域とドレイン領域の完全なアモルファス化をおこすことなく両領域の側面と上面をドープするため、角度を付けた浅いイオン注入を用いることができる。注入による損傷やアモルファス化は後で昇温にさらすことによりアニールできる。図２Ｆに示すように、導電材料２６でソース／ドレインをくくることによって、ソースとドレインの抵抗を下げることもできる。これは自己整合シリサイド工程又は選択的な金属、ポリシリコン又はエピタキシャルシリコン堆積等の選択的な導体の堆積により行うことができる。ソースアイランド及びドレインアイランドとゲートの端部にあるスペーサーを残しつつ、ソースアイランドとドレインアイランドの上のハードマスクを除去することで、ソース及びドレインとゲートとの電気的短絡をおこすことなくソースアイランド及びドレインアイランドの抵抗を低減するための多くの選択的又は自己整合的導体形成技術を用いることができる。これは、例えば、自己整合シリサイド技術などを用いて実施することができる。この工程では、ニッケルシリサイドやパラジウムシリサイドといった少量のシリコンを消費するシリサイドを用いることができる。他の可能な自殺（当審注．シリサイドの誤記と認められる）には、チタンシリサイドやコバルトシリサイドが含まれる。代替的な実施態様では、ハードマスク並びにソース及びドレインのスペーサーを取り除くことができ、これによりソースとドレインの全体を低抵抗導電体でくくり、寄生抵抗をさらに低減することもできる。）
　ｈ「
In an alternative embodiment, the method can use a deposited channel film rather than an SOI substrate channel film as in the above described embodiment. As illustrated in FIG.3, the process can be integrated using a bulk silicon process and solid phase epitaxy. In FIG.3, silicon substrate 30 is selectively etched and a planar silicon oxide layer 32 is grown on one surface. Amorphous silicon is then deposited overlying the silicon oxide film 32 and substrate 30 and then patterned as described above to define the transistor structure shown generally at 34. The source S, and drain D, can be epitaxially grown and the channel region, C, which was initially amorphous is epitaxially recrystallized from the source and drain regions. Other steps in the process in fabricating the gate structure and source and drain regions are the same as described above for FIG.2.
（訳．
代替実施形態では、上述した実施例におけるＳＯＩ基板チャネルフィルムの代わりに、堆積チャネルフィルムを用いることができる。図３に示すように、バルクシリコン工程と固相エピタキシャルを用いて工程を統合することができる。図３では、シリコン基板３０が選択的にエッチされ、その一つの面に平坦な酸化シリコン層３２が成長される。そして、酸化シリコンフィルム３２と基板３０を覆うようにアモルファスシリコンが堆積され、３４に概略が示されるトランジスタ構造を画定すべく、上述のとおりパターン化がなされる。ソースＳとドレインＤはエピタキシャル成長させることができ、当初アモルファスであったチャネル領域Ｃは、ソース領域とドレイン領域からエピタキシャル再結晶化される。ゲート構造、ソース領域及びドレイン領域の製造に係る他の工程は図２について上記で説明したのと同様である。
　ｉ「As noted above, the width of the FinFET device is defined by the thickness of the silicon film. Multiple device widths can be achieved on the same substrate by placing multiple fins in parallel as illustrated in FIG.5. The Fins 50 can be defined lithographically or may be achieved by a spacer formation technique in which a sacrificial silicon body is formed, edges are oxidized and then the silicon is removed leaving the oxidized edges as the etchant mask in defining the fins. An advantage of this spacer technique is that the width of the Fin may be of sub lithographic dimensions. Further, the fin pitch is twice the lithographic pitch in fabricating the sacrificial silicon body, thus increasing achievable current density.」（第５欄１０行ないし２２行）
（訳．上述のとおり、ＦｉｎＦＥＴデバイスの幅はシリコンフィルムの厚さで規定される。図５に示すように、同一基板上に複数のフィンを並列に配置することによって、デバイス幅を多重化できる。フィン５０はリソグラフィによって画定することができ、あるいは、犠牲シリコン体を形成して縁部を酸化し、酸化した縁部をフィンを画定するためのエッチャントマスクとして残しつつシリコンの他の部分を除去するスペーサー形成技術によって実現することもできる。このスペーサー技術の利点は、フィンの幅をサブリソグラフィーの寸法とすることができる点にある。さらに、フィンのピッチ幅は犠牲シリコン体の製造におけるリソグラフィーのピッチ幅の二倍であり、得られる電流密度を向上させる。）
　ｊ「To further simplify lithographic concerns, the channels may be formed simply as a set of lines as shown in FIG.6. Again, the spacer formation technique described above can be employed to reduce fin thickness and increase fin density. Since the pattern is then simply a series of lines and spacers, lithographic and non-lithographic techniques can be used aggressively. Source and drain islands may be added later in the process using subsequent deposition and etch steps to wrap the source and drain conductors around the edges of the channel fins. In another embodiment of the process, the channel film can be deposited on any suitable insulating substrate. The channel film can be formed from polycrystalline, microcrystalline, or amorphous silicon.」（第５欄２３行ないし３５行）
（訳．リソグラフィーの問題をさらに簡略化するために、図６に示すような単純な一組のラインとしてチャネルを形成することもできる。フィンの厚さを低減し、フィンの密度を向上するために、上述のスペーサー形成技術をここでも用いることができる。パターンは単なる線と間隔の連続であるから、リソグラフィー技術と非リソグラフィー技術を積極的に用いることができる。ソースアイランド及びドレインアイランドは、ソース導電体とドレイン導電体をチャネルフィンの端部周面に形成する後続の堆積及びエッチを用いる工程において、後から追加することができる。当該プロセスの他の実施態様では、チャネルフィルムは任意の適切な絶縁基板の上に堆積することができる。チャネルフィルムは、多結晶、微結晶又はアモルファスのシリコンにより形成することができる。）
（イ）引用発明１
　ａ　上記（ア）ａ及びｈの引用文献１の記載並びに引用文献１のＦＩＧ．３の記載より、引用文献１には、「ＦｉｎＦＥＴデバイスであって、シリコン基板３０と、酸化シリコン層３２と、フィン３４と、ソース領域及びドレイン領域と、を備えるＦｉｎＦＥＴデバイス。」が記載されているといえる。
　また、上記（ア）ｈの引用文献１の記載より、上記「ＦｉｎＦＥＴデバイス」がゲートを備えることは明らかである。
　ｂ　上記（ア）の引用文献１の記載、上記ａ、及び当該技術分野における技術常識より、引用文献１には次の発明（以下「引用発明１」という。）が記載されていると認められる。
　「ＦｉｎＦＥＴデバイスであって、
　シリコン基板３０と、
　酸化シリコン層３２と、
　フィン３４と、
　ソース領域及びドレイン領域と、
　ゲートと、
　を備えるＦｉｎＦＥＴデバイス。」
　イ　引用文献２の記載事項及び引用発明２
（ア）引用文献２の記載事項
　原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００８−２４４４１３号公報（以下「引用文献２」という。）には、図面とともに、次の事項が記載されている。
「【０００１】
　
本発明は、半導体装置及びその製造方法に関し、具体的には半導体集積回路などを構成するＭＩＳ(Metal Insulator Semiconductor)型電界効果トランジスタであって、特にＦｉｎ型チャネルトランジスタの構造を有する半導体装置及びその製造方法に関する。
・・・
【００１３】
　以下、図面を参照しつつ、本発明の実施の形態について詳細に説明する。
　
図１は、本発明の実施の形態にかかる半導体装置を表す概念図である。すなわち、図１（ａ）はその要部の模式平面図、図１（ｂ）及び（ｃ）は、それぞれ図１（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図である。
【００１４】
　
本具体例の半導体装置は、複数のフィンを有するマルチフィン型のトランジスタである。ｐ型シリコンからなる支持基板２の上には、絶縁層４が設けられている。絶縁層４の上には、半導体フィン６が立設されている。半導体フィン６は、中央付近に設けられた背の高いチャネル部６ａと、その両側に延在し背の低いソース・ドレイン部６ｂと、を有する。チャネル部６ａは、絶縁層４の上に設けられている。一方、下層の絶縁層４には開口４ａが設けられ、ソース・ドレイン部６ｂは、この開口４ａに設けられた埋め込み領域６ｃを介して支持基板２と接続している。
【００１５】
　ソース・ドレイン部６ｂは、ｎ型不純物が導入されたｎ＋型の拡散領域１６と、その表面側に形成されたシリサイド領域１７と、を有する。拡散領域１６は、ソース・ドレイン部６ｂが接続されたチャネル部６ａの側面に沿って形成された不純物領域１４に連なっている。また、シリサイド領域１７も、チャネル部６ａの側面に沿って延設されている。そして、チャネル部６ａにおいて、両側の不純物領域１４に挟まれたチャネル領域１５が設けられている。
【００１６】
　チャネル部６ａの側面にはゲート絶縁膜９が設けられ、チャネル部６ａの上にはチャネル保護膜８が設けられている。そして、
複数の半導体フィン６の延在方向と略直交する方向に延在して立設された共通のゲート電極１０により、チャネル部６ａが取り囲まれている。
【００１７】
　本実施形態の半導体装置においては、チャネル部６ａの両側に延在するソース・ドレイン部６ｂがチャネル部６ａよりも背が低い。つまり、チャネル部６ａに対して、ソース・ドレイン部６ｂは、リセスして設けられている。
【００１８】
　このようにすると、ソース・ドレイン部６ｂの底部にまで不純物を十分に導入して拡散領域１６を形成できる。その結果として、寄生抵抗を下げることができる。また同時に、チャネル領域１５の両側に設けられた不純物領域１４の間隔Ｗを、チャネル部６ａの上端から絶縁層４の近傍に至るまで、ほぼ一定に維持することができる。つまり、チャネル長を一定にすることができ、トランジスタの動作特性のばらつきを抑制できる。
【００１９】
　そして、本実施形態によれば、絶縁層４に開口４ａを設け、その上にソース・ドレイン部６ｂを形成することにより、ソース・ドレイン部６ｂがリセスした構造のフィン型トランジスタを安定的に形成することが可能となる。
【００２０】
　図２〜図９は、本実施形態の半導体装置の製造方法を例示する工程図である。ここで、図２、図３、図５〜図９において、（ａ）はその要部の模式平面図、（ｂ）及び（ｃ）は、それぞれ（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図である。また、図４は、これらＡ−Ａ断面に相当する断面図である。また、図２以降の各図については、既出の図に関して説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００２１】
　またここでは、ｎ型チャネルトランジスタを製造する具体例について説明するが、ｐ型チャネルトランジスタも同様にして製造できる。
【００２２】
　まず、図２に表したように、支持基板２の上に絶縁層４が形成され、絶縁層４の上にＳＯＩ層が形成されたＳＯＩ基板上に、チャネルの保護膜８として窒化シリコンをＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）などで１００ｎｍ程度堆積する。そして、素子分離技術によって、素子分離を行う。さらに、ＳＯＩ層６をパターニングして、チャネルとなる半導体フィン６を形成する。半導体フィンの厚みＴは、例えば１０ｎｍ程度とすることができる。
【００２３】
　次に、図３に表したように、ゲート絶縁膜９として、厚み１ｎｍほどの二酸化シリコンをＲＴＯ（Rapid Thermal Oxidation）などによって形成し、その後、プラズマ窒化をして誘電率を大きくする。なお、ゲート絶縁膜９としては、さらに誘電率の大きいハフニウム・シリケート（ＨｆＳｉＯ、ＨｆＳｉＯＮ）や、ハフニウム・アルミネート（ＨｆＡｌＯ、ＨｆＡｌＯＮ）、ＨｆＯ２、Ｙ２Ｏ３、ランタン・アルミネート(ＬａＡｌＯ）、ランタン・ハフネート（ＬａＨｆＯ）などのhigh-k（高誘電率）材料を用いてもよい。
【００２４】
　その後、ゲート電極１０となるポリシリコン膜をＬＰＣＶＤなどで１００ｎｍ程度の厚みに堆積する。さらにその上に窒化シリコン膜からなるハードマスク層（図示せず）を堆積する。そして、フォトリソグラフィー技術などを用いて、このハードマスク層をパターニングする。その後、パターニングされたハードマスク層をマスクとしてＲＩＥ等でポリシリコン層をパターニングするとゲート電極１０が形成される。ここで、さらにオフセットスペーサーなどを形成する場合もあるが、本具体例においては図示していない。
【００２５】
　次に、図４に表したように、ゲート側壁１２となる窒化シリコン層をＬＰＣＶＤ法によって１００ｎｍ程度の厚みに堆積する。
　そして、図５に表したように、窒化シリコン層１２をパターニングし、ソース・ドレイン部６ｂ（図１参照）に対応する部分のみを開口する。
【００２６】
　しかる後に、ＲＩＥなどの異方性エッチングを用いて垂直方向にエッチング加工する。このエッチングにより、図６に表したように、ゲート側壁１２が形成され、また、ソース・ドレイン部６ｂに対応する部分のＳＯＩ層６は除去されて、チャネル部６ａのみが絶縁層４の上に残される。ここで、ＳｉとＳｉＯ２の選択比の高いガスとして、例えばＨＢｒとＮＦ３とＯ２とＳＦ６との混合ガスや、ＨＢｒとＣｌ２とＯ２との混合ガスなどを用いたＲＩＥを行えば、絶縁層４がエッチング・ストップ層として作用し、正確なエッチングが可能となる。
【００２７】
　その後、図７に表したように、ソース・ドレイン部６ｂ（図１参照）に対応する部分に露出している絶縁層４をエッチングし、開口４ａを形成して、支持基板２を露出させる。このエッチングの際にも、ＳｉとＳｉＯ２の選択比の高いＲＩＥを行えば、支持基板２がエッチングストップ層として作用し、正確なエッチングが可能となる。
【００２８】
　次に、図８に表したように、シリコンからなる支持基板２を種結晶としてシリコンをエピタキシャル成長することにより、ソース・ドレイン部６ｂを形成する。すなわち、開口４ａに埋め込み領域６ｃが形成され、さらにその上にソースドレイン部６ｂが形成される。このとき、絶縁層４の開口４ａに露出している下地の支持基板２の主面の面方位が（１００）Ｓｉであり、Ｆｉｎ形チャネルトランジスタのチャネル方向が一般的な＜１１０＞であると、チャネル部６ａの側面（ソース・ドレイン部６ｂに隣接する側面）の面方位は、（１１０）Ｓｉとなる。一般に、（１００）Ｓｉ面における成長速度は、（１１０）Ｓｉ面における成長速度よりも大きい。気相エピタキシャル成長の場合、（１００）Ｓｉ面における成長速度を、（１１０）Ｓｉ面における成長速度の１０倍あるいはそれ以上にすることも可能である。
【００２９】
　つまり、絶縁層４の開口４ａに露出している支持基板２の表面から上方に向かうシリコンの成長速度Ｖは、チャネル部６ａの側面から横方向に向かうシリコンの成長速度Ｈよりも大きい。その結果として、チャネル部６ａの幅を殆ど変化させることなく、ソース・ドレイン部６ｂを選択的に成長させることができる。また、チャネル部６ａと、ソース・ドレイン部６ｂとの接合部における結晶性の乱れも抑制することができる。
【００３０】
　次に、図９に表したように、ボロンを１ｋｅＶで１×１０１４ｃｍ−２程度イオン注入してハロー領域を形成後、ヒ素を０．５ｋｅＶで２×１０１５ｃｍ−２程度イオン注入してエクステンション領域を形成し、ソース・ドレインの一部となる一対の不純物領域１４を形成する。さらに、ヒ素を３０ｋｅＶで３×１０１５ｃｍ−２程度イオン注入してｎ＋型の拡散領域１６を形成する。図１に関して前述したように、チャネル部６ａのうちで、一対の不純物領域１４の間の部分がチャネル領域１５となる。
【００３１】
　さらに続いて、ニッケルなどの高融点金属をスパッタし、熱処理することにより、セルアラインによるシリサイド領域１７をチャネル部６ａとソース・ドレイン部６ｂに形成するとともにセルフアラインによるフルシリサイドゲート電極を形成する。なおここで、ソース・ドレインとして作用する拡散領域１６は全てシリサイドになっても、一部分のみをシリサイド化してもよい。
【００３２】
　なお、各イオン注入工程後には適宜活性化アニール工程等が入るが、以上の説明においては省略した。また、ハロー領域は必ずしも必要ではないが、短チャネル効果を抑えるためには形成することが望ましい。」
（イ）引用発明２
　上記（ア）の引用文献２の記載、引用文献２の図１ないし図９の記載、及び当該技術分野における技術常識より、引用文献２には次の発明（以下「引用発明２」という。）が記載されていると認められる。
　「複数のフィンを有するマルチフィン型の電界効果トランジスタであって、
　支持基板２と、
　絶縁層４と、
　ソース・ドレイン部６ｂと、
　半導体フィン６と、
　ゲート電極１０と、
　を備える電界効果トランジスタ。」
　ウ　引用文献３の記載事項
　原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００２−２８０５６２号公報（以下「引用文献３」という。）には、図面とともに、次の事項が記載されている。
　「【００４８】４．２　
前述した各実施形態では、半導体基板および半導体層の材料としてシリコンを用いる例を示したが、
ダイヤモンド、ガリウムヒ素
などの他の半導体を用いることもできる。
　エ　引用文献４の記載事項
　原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特表２００５−５２８８１０号公報（以下「引用文献４」という。）には、図面とともに、次の事項が記載されている。
　「【００２２】
　
半導体フィルム５０８はシリコンフィルムであることが理想的ではあるが、他の実施形態として、
ヒ化ガリウム（ＧａＡｓ）
カーボン・ナノチューブなどの他の種類の半導体フィルムであってもよい。
　オ　引用文献５の記載事項
　原査定の理由に引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００３−２６４２３２号公報（以下「引用文献５」という。）には、図面とともに、次の事項が記載されている。
　「【００１１】
本発明の第２の態様は、ＦｉｎＦＥＴ形状を生成するためのコンピュータ可読のプログラム・コードがその中に具体化された、コンピュータが使用可能な媒体を含むコンピュータ・プログラム製品であって、
（２）本願発明１と引用発明との対比
　ア　本願発明１と引用発明１との対比
（ア）引用発明１は「ＦｉｎＦＥＴデバイス」であるから、「集積フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）を含む装置」であるといえる。
　そうすると、本願発明１と引用発明１は、「集積フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）を含む装置」である点において共通するといえる。
（イ）上記（１）ア（ア）ｈの引用文献１の記載より、引用発明１における「シリコン基板３０」は「バルク領域」であるといえる。
　そうすると、本願発明１と引用発明１は、「バルク領域」を備える点において共通するといえる。
（ウ）上記（１）ア（ア）ｈの引用文献１の記載及び引用文献１のＦＩＧ．３の記載より、引用発明１における「シリコン酸化膜３２」は、「シリコン基板３０」を選択的にエッチングし、その表面にシリコン酸化層を成長させることにより形成されるものであるから、「シリコン基板３０内に配置される」ものであるといえる。
　また、上記（１）ア（ア）ｈの引用文献１の記載及び引用文献１のＦＩＧ．３の記載より、引用発明１における「シリコン酸化膜３２」は、「フィン３４」のチャネル領域の下の領域にも形成されるものと認められ、チャネル領域の下の当該領域は、「シリコン基板３０」の「第１の部分」であるといえる。（以下では、引用発明１における「シリコン酸化膜３２」のうち、「シリコン基板３０」の「第１の部分」に形成された部分を、「シリコン酸化膜３２Ａ」という。）
　以上より、引用発明１は、「シリコン基板３０」の「第１の部分」内に配置される「シリコン酸化膜３２Ａ」を備えたものであるといえる。
　そして、引用発明１における「シリコン酸化膜３２Ａ」が形成された領域と、本願発明１における「浅溝アイソレーション（ＳＴＩ）領域」とは、「領域」である点において共通するといえる（以下では、当該領域を「領域Ａ」という。）
　そうすると、本願発明１と引用発明１は、「前記バルク領域の第１の部分内に配置される、領域Ａ」を備える点において共通し、後述する相違点１−１において相違するといえる。
（エ）本願発明１と引用発明１とは、「ソース領域」及び「ドレイン領域」を備える点において共通し、後述する相違点１−２において相違するといえる。
（オ）引用発明１における「フィン３４」が形成された領域は、「フィン領域」であるといえる。
　また、上記（１）ア（ア）ｈの引用文献１の記載及び引用文献１のＦＩＧ．３の記載より、引用発明１における「フィン３４」が形成された領域は、「シリコン酸化膜３２Ａ」が形成された領域に実質的に垂直に配置されるものであって、「シリコン酸化膜３２Ａ」が形成された領域の一部の上に配置される第１の部分を含むものであるといえる。
　そうすると、本願発明１と引用発明１とは、「前記領域Ａに実質的に垂直に配置されるフィン領域であって、前記領域Ａの一部の上に配置される第１の部分を含むフィン領域」を備える点において共通し、後述する相違点１−３において相違するといえる。
（カ）引用発明１における「ゲート」が形成された領域は、「ゲート領域」であるといえる。
　また、上記（１）ア（ア）ｈのとおり、引用文献１には「ゲート構造、ソース領域及びドレイン領域の製造に係る他の工程は図２について上記で説明したのと同様である。」と記載されており、当該記載と、上記（１）ア（ア）ｂないしｇの引用文献１の記載並びに引用文献１のＦＩＧ．１、ＦＩＧ．２ＡないしＦＩＧ．２Ｆ及びＦＩＧ．３の記載より、引用発明１における「ゲート」が形成された領域は、「フィン３４」が形成された領域の部分の上にあり、「シリコン酸化膜３２Ａ」が形成された領域の上にあり、かつ「ソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される」ものであるといえる。
　そうすると、本願発明１と引用発明１とは、「ゲート領域であって、前記フィン領域の部分と前記領域Ａの上に、前記ソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、ゲート領域」を備える点において共通し、後述する相違点１−４において相違するといえる。
（キ）以上から、本願発明１と引用発明１との一致点及び相違点は、以下のとおりであると認められる。
　ａ　一致点
　「集積フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）を含む装置であって、
　バルク領域と、
　前記バルク領域の第１の部分内に配置される、領域Ａと、
　ソース領域およびドレイン領域と、
　前記領域Ａに実質的に垂直に配置されるフィン領域であって、前記領域Ａの一部の上に配置される第１の部分を含むフィン領域と、
　ゲート領域であって、前記フィン領域の部分と前記領域Ａの上に、前記ソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、ゲート領域と、
　を備える装置。」
　ｂ　相違点
　・相違点１−１　本願発明１では、「領域Ａ」が、「複数の実質的に平行な浅溝アイソレーション（ＳＴＩ）領域」であるのに対し、引用発明１では、「領域Ａ」（シリコン酸化膜３２Ａが形成された領域）が、「複数の実質的に平行な浅溝アイソレーション（ＳＴＩ）領域」であるとは特定しない点。
　・相違点１−２　本願発明１では、「ソース領域およびドレイン領域」が、「バルク領域の第２の部分において、複数の領域Ａ（ＳＴＩ領域）のうち隣接する領域間にそれぞれ配置される、複数のソース領域及びドレイン領域」であるのに対し、引用発明１では、「ソース領域およびドレイン領域」が、「バルク領域（シリコン基板３０）の第２の部分において、複数の領域Ａ（シリコン酸化膜３２Ａが形成された領域）のうち隣接する領域間にそれぞれ配置される、複数のソース領域及びドレイン領域」であるとは特定しない点。
　・相違点１−３　本願発明１では、「フィン領域」が、「複数の領域Ａ（ＳＴＩ領域）に実質的に垂直に配置される複数のフィン領域であって、それぞれが、複数の領域Ａ（ＳＴＩ領域）の一部の上に配置される第１の部分と、複数のソース領域およびドレイン領域の一部の内側に配置される第２の部分と、複数の領域Ａ（ＳＴＩ領域）の他の部分の上に配置される第３の部分と、を含む複数のフィン領域」であるのに対し、引用発明１では、「フィン領域」（フィン３４が形成された領域）が、「複数の領域Ａ（シリコン酸化膜３２Ａが形成された領域）に実質的に垂直に配置される複数のフィン領域（フィン３４が形成された領域）であって、それぞれが、複数の領域Ａ（シリコン酸化膜３２Ａが形成された領域）の一部の上に配置される第１の部分と、複数のソース領域およびドレイン領域の一部の内側に配置される第２の部分と、複数の領域Ａ（シリコン酸化膜３２Ａが形成された領域）の他の部分の上に配置される第３の部分と、を含む複数のフィン領域（フィン３４が形成された領域）」であるとは特定しない点。
　・相違点１−４　本願発明１では、「ゲート領域」が、「複数のゲート領域であって、それぞれが、複数のフィン領域のそれぞれの部分と複数の領域Ａ（ＳＴＩ領域）のそれぞれの上に、複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、複数のゲート領域」であるのに対し、引用発明１では、「ゲート領域」（ゲートが形成された領域）が、「複数のゲート領域（ゲートが形成された領域）であって、それぞれが、複数のフィン領域（フィン３４が形成された領域）のそれぞれの部分と複数の領域Ａ（シリコン酸化膜３２Ａが形成された領域）のそれぞれの上に、複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、複数のゲート領域（ゲートが形成された領域）」であるとは特定しない点。
　イ　本願発明１と引用発明２との対比
（ア）引用発明２は「複数のフィンを有するマルチフィン型の電界効果トランジスタ」であるから、「集積フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）を含む装置」であるといえる。
　そうすると、本願発明１と引用発明２は、「集積フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）を含む装置」である点において共通するといえる。
（イ）引用発明２における「支持基板２」と本願発明１における「バルク領域」は、「領域」である点において共通するといえる（以下、当該領域を「領域Ｂ」という。）。
　そうすると、本願発明１と引用発明２は、「領域Ｂ」を備える点において共通し、後述する相違点２−１において相違するといえる。
（ウ）引用発明２における「絶縁層４」と本願発明１における「浅溝アイソレーション（ＳＴＩ）領域」は、「領域」である点において共通するといえる（以下、当該領域を「領域Ｃ」という。）。
　また、上記（１）イ（ア）の引用文献２の記載（段落【００１３】及び【００１４】）及び引用文献２の【図１】（ａ）ないし（ｃ）の記載より、引用発明２における「絶縁層４」のうち、【図１】（ａ）において縦方向に表れる領域は、「複数の実質的に平行」な領域であるといえる。
　そうすると、本願発明１と引用発明２は、「複数の実質的に平行な領域Ｃ」を備える点において共通し、後述する相違点２−２において相違するといえる。
（エ）引用発明２における「ソース・ドレイン部６ｂ」は、「ソース領域およびドレイン領域」であるといえる。
　また、上記（１）イ（ア）の引用文献２の記載（段落【００１３】及び【００１４】）並びに引用文献２の【図１】（ａ）及び（ｂ）の記載より、引用発明２における「ソース・ドレイン部６ｂ」は、「複数の領域Ｃのうち隣接する領域間にそれぞれ配置され」る「複数」の「ソース領域」及び「ドレイン領域」であるといえる。
　そうすると、本願発明１と引用発明２は、「前記複数の領域Ｃのうち隣接する領域間にそれぞれ配置される、複数のソース領域およびドレイン領域」を備える点において共通し、後述する相違点２−３において相違するといえる。
（オ）引用発明２における「半導体フィン６」が形成された領域は、「フィン領域」であるといえる。
　また、上記（１）イ（ア）の引用文献２の記載（段落【００１３】及び【００１４】）並びに引用文献２の【図１】（ａ）及び（ｂ）の記載より、引用発明２における「半導体フィン６」が形成された領域は、「複数の領域Ｃに実質的に垂直に配置され」る「複数」の領域であって、「それぞれが、前記複数の領域Ｃの一部の上に配置される第１の部分」を含むものであるといえる。
　そうすると、本願発明１と引用発明２は、「前記複数の領域Ｃに実質的に垂直に配置される複数のフィン領域であって、それぞれが、前記複数の領域Ｃの一部の上に配置される第１の部分を含む複数のフィン領域」を備える点において共通し、後述する相違点２−４において相違するといえる。
（カ）引用発明２における「ゲート電極１０」が形成された領域は「ゲート領域」であるといえる。
　また、上記（１）イ（ア）の引用文献２の記載（段落【００１３】及び【００１４】）並びに引用文献２の【図１】（ａ）及び（ｂ）の記載より、引用発明２における「ゲート電極１０」が形成された領域は、複数の「半導体フィン６」が形成された領域のそれぞれの部分と、「絶縁層４」の上に、複数の「ソース・ドレイン部６ｂ」のうち隣接する領域から横方向に離れて配置されるものであるといえる。
　そうすると、本願発明１と引用発明２は、「ゲート領域であって、前記複数のフィン領域のそれぞれの部分と前記領域Ｃの上に、前記複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、ゲート領域」を備える点において共通し、後述する相違点２−５において相違するといえる。
（キ）以上から、本願発明と引用発明２との一致点及び相違点は、以下のとおりであると認められる。
　ａ　一致点
　「集積フィンベース電界効果トランジスタ（ＦｉｎＦＥＴ）を含む装置であって、
　領域Ｂと、
　複数の実質的に平行な領域Ｃと、
　前記複数の領域Ｃのうち隣接する領域間にそれぞれ配置される、複数のソース領域およびドレイン領域と、
　前記複数の領域Ｃに実質的に垂直に配置される複数のフィン領域であって、それぞれが、前記複数の領域Ｃの一部の上に配置される第１の部分を含む複数のフィン領域と、
　ゲート領域であって、前記複数のフィン領域のそれぞれの部分と前記領域Ｃの上に、前記複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、ゲート領域と、
　を備える装置。」
　ｂ　相違点
　・相違点２−１　本願発明１では、「領域Ｂ」が「バルク領域」であるのに対し、引用発明２では、「領域Ｂ」（支持基板２）が「バルク領域」であるとは特定しない点。
　・相違点２−２　本願発明１では、「領域Ｃ」が、「領域Ｂ（バルク領域）の第１の部分内に配置され」る「浅溝アイソレーション（ＳＴＩ）領域」であるのに対し、引用発明２では、「領域Ｃ」（絶縁層４）が、「領域Ｂ（支持基板２）の第１の部分内に配置され」る「浅溝アイソレーション（ＳＴＩ）領域」であるとは特定しない点。
　・相違点２−３　本願発明１では、「複数のソース領域およびドレイン領域」が、「領域Ｂ（バルク領域）の第２の部分において・・・配置される」のに対し、引用発明２では、「複数のソース領域およびドレイン領域」（ソース・ドレイン部６ｂ）が「領域Ｂ（支持基板２）の第２の部分において・・・配置される」とは特定しない点。
　・相違点２−４　本願発明１では、「複数のフィン領域」のそれぞれが、「複数のソース領域およびドレイン領域の一部の内側に配置される第２の部分と、複数の領域Ｃ（ＳＴＩ領域）の他の部分の上に配置される第３の部分と、を含む」のに対し、引用発明２では、「複数のフィン領域」（半導体フィン６が形成される領域）のそれぞれが、「複数のソース領域およびドレイン領域（ソース・ドレイン部６ｂ）の一部の内側に配置される第２の部分と、複数の領域Ｃ（絶縁層４）の他の部分の上に配置される第３の部分と、を含む」とは特定しない点。
　・相違点２−５　本願発明１では、「ゲート領域」が「複数」であり、「それぞれが、前記複数の領域Ｃ（ＳＴＩ領域）のそれぞれの上に・・・配置される」のに対し、引用発明２では、「ゲート領域」（ゲート電極１０が形成される領域）が「複数」であり、「それぞれが、前記複数の領域Ｃ（絶縁層４）のそれぞれの上に・・・配置される」とは特定しない点。
（３）判断
　ア　本願発明１について
（ア）本願発明１と引用発明１との相違について
　　引用文献１ないし５には、相違点１−３及び１−４に係る構成について、記載も示唆もされていない。
　したがって、相違点１−１及び１−２について検討するまでもなく、本願発明１は、引用発明１と引用文献２ないし５に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（イ）本願発明１と引用発明２との相違について
　　引用文献１ないし５には、相違点２−４及び２−５に係る構成について、記載も示唆もされていない。
　したがって、相違点２−１ないし２−３について検討するまでもなく、本願発明１は、引用発明２と、引用文献１及び引用文献３ないし５に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
　イ　本願発明２ないし１８について
　　本願の請求項２ないし６は、請求項１を引用しており、本願発明２ないし６は本願発明１の発明特定事項を全て有する発明である。
　また、本願発明７は、上記相違点１−３及び２−４に係る構成に対応する発明特定事項である「それぞれが、前記複数のＳＴＩ領域の一部の上に配置される第１の部分と、前記複数のソース領域およびドレイン領域の一部の内側に配置される第２の部分と、前記複数のＳＴＩ領域の他の部分の上に配置される第３の部分と、を含む複数のフィン領域を、前記複数のＳＴＩ領域に対して実質的に垂直に配置されるように形成すること」、並びに上記相違点１−４及び２−５に係る構成に対応する発明特定事項である「複数のゲート領域を、それぞれ、前記複数のフィン領域のそれぞれの部分と前記複数のＳＴＩ領域のそれぞれの上に、前記複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離して配置すること」という構成を備えたものである。
　また、本願の請求項８ないし１２は、請求項７を引用しており、本願発明８ないし１２は本願発明７の発明特定事項を全て有する発明である。
　また、本願発明１３は、上記相違点１−３及び２−４に係る構成に対応する発明特定事項である「前記複数のＳＴＩ領域に実質的に垂直に配置される複数のフィン領域であって、それぞれが、前記複数のＳＴＩ領域の一部の上に配置される第１の部分と、前記複数のソース領域およびドレイン領域の一部の内側に配置される第２の部分と、前記複数のＳＴＩ領域の他の部分の上に配置される第３の部分と、を含む複数のフィン領域」、並びに上記相違点１−４及び２−５に係る構成に対応する発明特定事項である「複数のゲート領域であって、それぞれが、前記複数のフィン領域のそれぞれの部分と前記複数のＳＴＩ領域のそれぞれ１つの上に、前記複数のソース領域およびドレイン領域のうち隣接する領域から横方向に離れて配置される、複数のゲート領域」という構成を備えたものである。
　また、本願の請求項１４ないし１８は、請求項１３を引用しており、本願発明１４ないし１８は本願発明１３の発明特定事項を全て有する発明である。
　してみれば、本願発明１の相違点１−３及び１−４に係る構成が、引用発明１及び引用文献２ないし５に記載された発明に基づいて当業者が容易に想到し得たものであるとはいえない以上、本願発明２ないし１８は、引用発明１及び引用文献２ないし５に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえず、また、本願発明１の相違点２−４及び２−５に係る構成が、引用発明２並びに引用文献１及び引用文献３ないし５に記載された発明に基づいて当業者が容易に想到し得たものであるとはいえない以上、本願発明２ないし１８は、引用発明２並びに引用文献１及び引用文献３ないし５に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
　３　原査定の理由についてのまとめ
　以上のとおり、本願発明１ないし１８は、引用発明１及び引用文献２ないし５に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえず、また、引用発明２並びに引用文献１及び引用文献３ないし５に記載された発明に基づいて当業者が容易に発明をすることができたものであるともいえないから、原査定の理由によっては、本願を拒絶することはできない。
第４　当審拒絶理由について
１　当審拒絶理由の概要
　平成２９年３月２２日付けで当審より通知した拒絶理由（以下「当審拒絶理由」という。）の概要は、次のとおりである。
　「１．（明確性）この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない。
　　　　　　　　　　　　　　　　　記
１．理由１（明確性）について
（１）請求項１ないし１８について
　ア　本願の請求項１及び請求項１３に『前記複数のＳＴＩ領域に実質的に垂直に配置される複数のフィン領域であって、前記複数のＳＴＩ領域の一部の上に配置される第１の部分と、前記複数のソース領域およびドレイン領域の一部の内部に配置される第２の部分と、前記複数のＳＴＩ領域の他の部分の上に配置される第３の部分と、を含む複数のフィン領域』と記載されているが、複数のフィン領域のそれぞれが第１の部分、第２の部分及び第３の部分を含むことを意味するのか、それとも、複数のフィン領域が全体として第１の部分、第２の部分及び第３の部分を含むことを意味するのかが不明確である。
　請求項７の『前記複数のＳＴＩ領域の一部の上に配置される第１の部分と、前記複数のソース領域およびドレイン領域の一部内に配置される第２の部分と、前記複数のＳＴＩ領域の他の部分の上に配置される第３の部分と、を含む複数のフィン領域を、前記複数のＳＴＩ領域に対して実質的に垂直に配置されるように形成する』との記載についても、上記と同様の点が指摘される。
　また、請求項１を引用する請求項２ないし６、請求項７を引用する請求項８ないし１２、及び請求項１３を引用する請求項１４ないし１８についても、上記と同様の点が指摘される。
　よって、請求項１ないし１８に係る発明は明確でない。
　イ　本願の請求項１及び請求項１３に『前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される』と記載されているが、発明の詳細な説明の記載を考慮しても、『複数のソース領域およびドレイン領域に隣接する領域』がいずれの領域を指しているのかが不明である。
　請求項７の『前記複数のソース領域およびドレイン領域の隣接する領域』との記載についても、上記と同様の点が指摘される。
　また、請求項１を引用する請求項２ないし６、請求項７を引用する請求項８ないし１２、及び請求項１３を引用する請求項１４ないし１８についても、上記と同様の点が指摘される。
　よって、請求項１ないし１８に係る発明は明確でない。
　ウ　本願の請求項１に『前記複数のフィン領域のそれぞれの部分の上に配置され、前記複数のＳＴＩ領域のそれぞれの上に配置され、前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される、複数のゲート領域』と記載されているが、発明の詳細な説明の記載を考慮しても、３種類のゲート領域、すなわち、『複数のフィン領域のそれぞれの部分の上』に配置されるゲート領域、『複数のＳＴＩ領域のそれぞれの上』に配置されるゲート領域、及び『複数のソース領域およびドレイン領域に隣接する領域から横方向に離れ』て配置されるゲート領域が別々に存在するという意味であるのか、それとも、それぞれのゲート領域が、『複数のフィン領域のそれぞれの部分』と『複数のＳＴＩ領域のそれぞれ』の上に、『前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れ』て配置されるという意味であるのかが不明である。
　請求項７の『複数のゲート領域を、前記複数のフィン領域のそれぞれの部分の上に配置し、前記複数のＳＴＩ領域のそれぞれの上に配置し、前記複数のソース領域およびドレイン領域の隣接する領域から横方向に離れて配置する』との記載、及び請求項１３の『前記複数のフィン領域のそれぞれの部分の上に配置され、前記複数のＳＴＩ領域のそれぞれ１つの上に配置され、前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される、複数のゲート領域』との記載についても、上記と同様の点が指摘される。
　また、請求項１を引用する請求項２ないし６、請求項７を引用する請求項８ないし１２、及び請求項１３を引用する請求項１４ないし１８についても、上記と同様の点が指摘される。
　よって、請求項１ないし１８に係る発明は明確でない。
（２）請求項１４ないし１８について
　本願の請求項１４ないし１８に『請求項１３に記載の装置。』と記載されているが、請求項１３には『装置』が記載されていないから、『請求項１３に記載の装置。』との記載の意味が不明である。
　よって、請求項１４ないし１８に係る発明は明確でない。」
２　当審拒絶理由についての判断
（１）当審拒絶理由の１．（１）アにおいて、請求項１ないし１８の記載は、複数のフィン領域のそれぞれが第１の部分、第２の部分及び第３の部分を含むことを意味するのか、それとも、複数のフィン領域が全体として第１の部分、第２の部分及び第３の部分を含むことを意味するのかが不明確である旨が指摘された。
　これに対し、平成２９年６月２８日付け手続補正により、請求項１及び１３の「前記複数のＳＴＩ領域に実質的に垂直に配置される複数のフィン領域であって、前記複数のＳＴＩ領域の一部の上に配置される第１の部分と、前記複数のソース領域およびドレイン領域の一部の内部に配置される第２の部分と、前記複数のＳＴＩ領域の他の部分の上に配置される第３の部分と、を含む複数のフィン領域」が「前記複数のＳＴＩ領域に実質的に垂直に配置される複数のフィン領域であって、
それぞれが、
それぞれが、
（２）当審拒絶理由の１．（１）イにおいて、請求項１及び１３の「前記複数のソース領域およびドレイン領域に隣接する領域」、及び請求項７の「前記複数のソース領域およびドレイン領域の隣接する領域」がいずれの領域を指し示しているのかが不明である旨が指摘された。
　これに対し、平成２９年６月２８日付け手続補正により、請求項１及び１３の「前記複数のソース領域およびドレイン領域に隣接する領域」が「前記複数のソース領域およびドレイン領域
のうち
うち
（３）当審拒絶理由の１．（１）ウにおいて、請求項１の「前記複数のフィン領域のそれぞれの部分の上に配置され、前記複数のＳＴＩ領域のそれぞれの上に配置され、前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される、複数のゲート領域」との記載、請求項７の「複数のゲート領域を、前記複数のフィン領域のそれぞれの部分の上に配置し、前記複数のＳＴＩ領域のそれぞれの上に配置し、前記複数のソース領域およびドレイン領域の隣接する領域から横方向に離れて配置する」との記載、及び請求項１３の「前記複数のフィン領域のそれぞれの部分の上に配置され、前記複数のＳＴＩ領域のそれぞれ１つの上に配置され、前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される、複数のゲート領域」との記載について、「複数のフィン領域のそれぞれの部分の上」に配置されるゲート領域、「複数のＳＴＩ領域のそれぞれの上」に配置されるゲート領域、及び「複数のソース領域およびドレイン領域に隣接する領域から横方向に離れ」て配置されるゲート領域が別々に存在するという意味であるのか、それとも、それぞれのゲート領域が、「複数のフィン領域のそれぞれの部分」と「複数のＳＴＩ領域のそれぞれ」の上に、「前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れ」て配置されるという意味であるのかが不明である旨が指摘された。
　これに対し、平成２９年６月２８日付け手続補正により、請求項１の「前記複数のフィン領域のそれぞれの部分の上に配置され、前記複数のＳＴＩ領域のそれぞれの上に配置され、前記複数のソース領域およびドレイン領域に隣接する領域から横方向に離れて配置される、複数のゲート領域」が「
複数のゲート領域であって、それぞれが、
と
に、
それぞれ、
と
に、
複数のゲート領域であって、それぞれが、
と
に、
（４）当審拒絶理由の１．（２）において、請求項１４ないし１８に「請求項１３に記載の装置。」と記載されているが、請求項１３には「装置」が記載されていないから、「請求項１３に記載の装置。」との記載の意味が不明である旨が指摘された。
　これに対し、平成２９年６月２８日付け手続補正により、請求項１４ないし１８の「請求項１３に記載の装置。」が「請求項１３に記載の
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３　当審拒絶理由についてのまとめ
　以上のとおり、当審拒絶理由の「１．理由１（明確性）について」に示した理由によっては、本願を拒絶することはできない。
　そうすると、もはや、当審拒絶理由によって本願を拒絶することはできない。
第５　結言
　以上のとおり、原査定の理由及び当審拒絶理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。