(57)【要約】【課題】強誘電体膜の結晶化のための焼き締めによる熱処理不足によるメモリ特性の低下、特に強誘電体膜の残留分極特性の低下を防止しながら、製造プロセスの低温熱処理化を実現できる強誘電体メモリ装置を提供する。【解決手段】強誘電体メモリ装置は、ｐ型半導体基板１上に、下部電極１０、ペロブスカイト型結晶構造を持つ強誘電体膜からなる容量絶縁膜１１及び上部電極１２がこの順に積層して形成された強誘電体キャパシタを備えている。上部電極１２上に形成され、集光により強誘電体膜１２を選択的に加熱する凸型レンズ１４をさらに備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、下部電極、ペロブスカイト型結晶構造を持つ強誘電体膜及び上部電極がこの順に積層して形成された強誘電体キャパシタを備えており、
前記上部電極上に形成され、集光により前記強誘電体膜を選択的に加熱する凸型レンズをさらに備えている、強誘電体メモリ装置。
【請求項２】
請求項１に記載の強誘電体メモリ装置において、
前記凸型レンズは、前記上部電極に直接接している、強誘電体メモリ装置。
【請求項３】
請求項１又は２に記載の強誘電体メモリ装置において、
前記凸型レンズは、屈折率が１．４６以上の高屈折率材料からなる、強誘電体メモリ装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の強誘電体メモリ装置において、
前記凸型レンズは、窒化シリコン膜、酸窒化シリコン膜、又は酸化シリコン膜からなる、強誘電体メモリ装置。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の強誘電体メモリ装置において、
前記強誘電体キャパシタを複数個備えており、
互いに隣り合う前記強誘電体キャパシタ間を埋める層間絶縁膜の表面は、前記互いに隣り合う強誘電体キャパシタ上に形成された前記凸型レンズの凸型の表面形状と連続するように凹型の表面形状に形成されている、強誘電体メモリ装置。
【請求項６】
請求項５に記載の強誘電体メモリ装置において、
前記半導体基板上に、前記互いに隣り合う強誘電体キャパシタ上及び前記互いに隣り合う強誘電体キャパシタ間を埋める層間絶縁膜上を連続して覆うように形成された水素バリア膜をさらに備えている、強誘電体メモリ装置。
【請求項７】
半導体基板上に、下部電極、ペロブスカイト型結晶構造を持つ強誘電体膜及び上部電極をこの順に積層して強誘電体キャパシタを形成する工程（ａ）と、
前記上部電極上に凸型レンズを形成する工程（ｂ）と、
前記工程（ｂ）の後に、ラピッドサーマルアニール法を用いて、前記強誘電体膜を結晶化する熱処理を行う工程（ｃ）とを備え、
前記工程（ｃ）は、前記ラピッドサーマルアニール法で使用する光を前記凸型レンズを用いて前記強誘電体膜に集光させることにより、前記強誘電体膜を選択的に加熱する工程を含む、強誘電体メモリ装置の製造方法。
【請求項８】
請求項７に記載の強誘電体メモリ装置の製造方法において、
前記工程（ｂ）は、前記上部電極に直接接するように、前記凸型レンズを形成する工程を含む、強誘電体メモリ装置の製造方法。
【請求項９】
請求項７又は８に記載の強誘電体メモリ装置の製造方法において、
前記工程（ｃ）の前に、前記半導体基板上に、論理回路部を構成するトランジスタを形成する工程（ｄ）をさらに備え、
前記工程（ｃ）は、前記トランジスタの実効チャネル長を実質的に変化させないように、前記熱処理を行う工程を含む、強誘電体メモリ装置の製造方法。
【請求項１０】
請求項７〜９のうちのいずれか１項に記載の強誘電体メモリ装置の製造方法において、
前記工程（ａ）は、前記半導体基板上に、前記強誘電体キャパシタを複数個形成する工程を含み、
前記工程（ｂ）の前に、前記複数の強誘電体キャパシタ間を埋める層間絶縁膜を形成する工程（ｅ）をさらに備え、
前記工程（ｂ）は、互いに隣り合う前記強誘電体キャパシタ間を埋める前記層間絶縁膜の表面を、前記互いに隣り合う強誘電体キャパシタ上に形成される前記凸型レンズの凸型の表面形状と連続するように、凹型の表面形状に形成する工程を含む、強誘電体メモリ装置の製造方法。
【請求項１１】
請求項１０に記載の強誘電体メモリ装置の製造方法において、
前記工程（ｃ）の後に、前記互いに隣り合う強誘電体キャパシタ上及び前記互いに隣り合う強誘電体キャパシタ間を埋める層間絶縁膜上を連続して覆うように水素バリア膜を形成する工程（ｆ）をさらに備える、強誘電体メモリ装置の製造方法。
【請求項１２】
請求項７〜１１のうちのいずれか１項に記載の強誘電体メモリ装置の製造方法において、
前記凸型レンズは、屈折率が１．４６以上の高屈折率材料からなる、強誘電体メモリ装置の製造方法。
【請求項１３】
請求項７〜１２のうちのいずれか１項に記載の強誘電体メモリ装置の製造方法において、
前記凸型レンズは、窒化シリコン膜、酸窒化シリコン膜、又は酸化シリコン膜からなる、強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置及びその製造方法に関する。特には、強誘電体メモリ部と論理回路部とを混載する強誘電体メモリ装置において、強誘電体薄膜の結晶化時に要する温度を低温化しても、良好な強誘電体電気特性を得ることができる強誘電体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップが埋め込まれた運転免許証又はパスポートなどを用いて、個人を認証できる電子サービスを提供する社会インフラ環境が整ってきている。これらのアプリケーションを実現するＩＣカード及び埋込みチップには、小型化と高いセキュリティーとが要求されており、搭載される不揮発性半導体メモリは、メモリ回路と複雑な暗号を高速で処理する論理回路とを混載することが必要となっている。この不揮発性半導体メモリとして、近年、強誘電体メモリ装置が注目されている。
【０００３】
強誘電体メモリ装置は、強誘電体薄膜の高速な分極反転と残留分極とを利用した高速書き換えが可能な不揮発性メモリ装置である。強誘電体メモリ装置のうち、ＦｅＲＡＭ（Ferroelectric random access memory）は、特に消費電力が少なく且つ高速に動作させることができる半導体メモリ装置として有望である。また一方で、上述した通り、複雑な暗号を高速で処理する論理回路を搭載するためには、トランジスタの回路規模が必然的に大きくなる。この解決策の一つとして、プロセス変更、すなわち、トランジスタ寸法の微細化によりＩＣ回路の微細化及び高速化を図るという対策が一般的である。このため、低消費電力及び高速動作を実現しながら、ＦｅＲＡＭ混載ＩＣのトランジスタ回路の微細化を進めてチップサイズの縮小によるコスト競争力の向上に向けた技術開発が盛んに行われている。
【０００４】
しかしながら、トランジスタ寸法の微細化に伴い、トランジスタ形成後の熱処理の高温化を極力避ける必要があるため、熱処理工程の低温化が要求されている。これは、トランジスタ形成後の高温熱処理により、トランジスタの電気特性がシフトしたり、細線部のＰＮ境界において断線による不具合が発生するためである。
【０００５】
微細なソース・ドレイン構造を有する電界トランジスタの製造方法に関する従来例（例えば特許文献１参照）によれば、超高密度集積回路装置を構成する絶縁ゲート型電界効果トランジスタ、特にＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタがスケーリング則に基づいて微細化が進んでいること（同文献の段落［０００２］参照）、ソース及びドレイン用の拡散層における低濃度領域の横方向拡がりの最適化が重要であることが開示されている（同文献の段落［００２３］参照）。また、ソース及びドレイン用の拡散層を形成するためのイオン注入時に形成された非晶質層をレーザー光照射により選択的に溶融及び再結晶化することにより、浅接合のソース及びドレイン用の拡散層の低抵抗化を実現すること、その際、溶融領域とゲート電極との重畳部での短絡等の不良発生を防止するため、ゲート電極の側面にゲート側壁絶縁膜を形成した後に上記イオン注入することにより、非晶質層をゲート電極と重畳しない構造を実現することが開示されている（同文献図７及び対応する説明箇所を参照）。このようにして、上記短絡不良を生じさせることなく非晶質層の選択的な溶融及び再結晶化を実現し、ソース及びドレイン用の拡散層における低濃度領域の横方向拡がりを抑制して良好なトランジスタ特性を実現している。
【０００６】
一方で、ＰＺＴを強誘電体材料とするペロブスカイト型結晶構造の酸化物誘電体膜を有するキャパシタを備える半導体装置及びその製造方法に関する従来例（例えば特許文献２参照）によれば、強誘電体膜としての特性を引き出すためには、強誘電体膜の焼き締め処理が必要であることが開示されている。これは、ペロブスカイト型酸化物誘電体を単に成膜した状態では、該酸化物誘電体は、アモルファス相であったり、結晶化が不十分であったり、また、酸素が欠乏していることもあるため、有用な酸化物誘電体として用いることができず、成膜後、酸化性雰囲気中で高温熱処理することが必要だからである。
【０００７】
具体的には、酸素遮蔽絶縁膜の上に、チタン層と白金層との積層膜からなる下部電極、ＰＺＴからなる誘電体膜、及び白金からなる上部電極が、それぞれスパッタリングにより成膜されており、該ＰＺＴからなる誘電体膜は、堆積したままの状態ではアモルファス相であって分極特性を有しない。そこで、ＰＺＴからの誘電体膜を堆積した後であって、上部電極を堆積する前又は上部電極を堆積した後に、酸素雰囲気中で熱処理を行っている。この熱処理は、詳細には、ラピッドサーマル熱処理（ＲＴＡ）装置を用いて１気圧の酸素雰囲気中で８５０℃、約５秒間の高温熱処理である。なお、ＲＴＡの代わりに、抵抗炉を用いて、８００℃以上、１０分間以上（例えば約３０分間）の高温熱処理を行ってもよいことが開示されている。このような酸素雰囲気中の高温熱処理により、ＰＺＴからなる誘電体膜は多結晶化し、例えば約３０μＣ／ｃｍ２の残留分極率を示すようになる。
【０００８】
このように、強誘電体膜としての特性を引き出すためには、強誘電体の焼き締め処理が必要であるが、低温処理では強誘電体膜の十分な焼き締めが困難であり、強誘電体膜の残留分極特性が低下してしまう。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−２２９５６８号公報
【特許文献２】特開平１１−０５４７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように、絶縁ゲート型電界効果トランジスタ、特にＭＯＳ型電界効果トランジスタの特性確保のためには、製造プロセスの低温熱処理が要求される一方で、強誘電体膜の残留分極特性確保のためには、製造プロセスの高温熱処理が要求される。このように互いに相容れない要求は、ＦｅＲＡＭ混載ＩＣのトランジスタ回路の微細化を進展させる上で、大きな問題となっている。
【００１１】
前記に鑑み、本発明の目的は、強誘電体膜の結晶化のための焼き締めによる熱処理不足によるメモリ特性の低下、特に強誘電体膜の残留分極特性の低下を防止しながら、製造プロセスの低温熱処理化を実現できる強誘電体メモリ装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、 半導体基板上に、下部電極、ペロブスカイト型結晶構造を持つ強誘電体膜及び上部電極がこの順に積層して形成された強誘電体キャパシタを備えており、上部電極上に形成され、集光により強誘電体膜を選択的に加熱する凸型レンズをさらに備えている。
【００１３】
本発明の一側面の強誘電体メモリ装置において、凸型レンズは、上部電極に直接接していてもよい。
【００１４】
本発明の一側面の強誘電体メモリ装置において、凸型レンズは、屈折率が１．４６以上の高屈折率材料からなってもよい。
【００１５】
本発明の一側面の強誘電体メモリ装置において、凸型レンズは、窒化シリコン膜、酸窒化シリコン膜、又は酸化シリコン膜からなってもよい。
【００１６】
本発明の一側面の強誘電体メモリ装置において、強誘電体キャパシタを複数個備えており、互いに隣り合う強誘電体キャパシタ間を埋める層間絶縁膜の表面は、互いに隣り合う強誘電体キャパシタ上に形成された凸型レンズの凸型の表面形状と連続するように凹型の表面形状に形成されていてもよい。
【００１７】
この場合、半導体基板上に、互いに隣り合う強誘電体キャパシタ上及び互いに隣り合う強誘電体キャパシタ間を埋める層間絶縁膜上を連続して覆うように形成された水素バリア膜をさらに備えていてもよい。
【００１８】
本発明の一側面の強誘電体メモリ装置の製造方法は、半導体基板上に、下部電極、ペロブスカイト型結晶構造を持つ強誘電体膜及び上部電極をこの順に積層して強誘電体キャパシタを形成する工程（ａ）と、上部電極上に凸型レンズを形成する工程（ｂ）と、工程（ｂ）の後に、ラピッドサーマルアニール法を用いて、強誘電体膜を結晶化する熱処理を行う工程（ｃ）とを備え、工程（ｃ）は、ラピッドサーマルアニール法で使用する光を凸型レンズを用いて強誘電体膜に集光させることにより、強誘電体膜を選択的に加熱する工程を含む。
【００１９】
本発明の一側面の強誘電体メモリ装置の製造方法は、工程（ｂ）は、上部電極に直接接するように、凸型レンズを形成する工程を含んでもよい。
【００２０】
本発明の一側面の強誘電体メモリ装置の製造方法は、工程（ｃ）の前に、半導体基板上に、論理回路部を構成するトランジスタを形成する工程（ｄ）をさらに備え、工程（ｃ）は、トランジスタの実効チャネル長を実質的に変化させないように、熱処理を行う工程を含んでもよい。
【００２１】
本発明の一側面の強誘電体メモリ装置の製造方法は、工程（ａ）は、半導体基板上に、強誘電体キャパシタを複数個形成する工程を含み、工程（ｂ）の前に、複数の強誘電体キャパシタ間を埋める層間絶縁膜を形成する工程（ｅ）をさらに備え、工程（ｂ）は、互いに隣り合う強誘電体キャパシタ間を埋める層間絶縁膜の表面を、互いに隣り合う強誘電体キャパシタ上に形成される凸型レンズの凸型の表面形状と連続するように、凹型の表面形状に形成する工程を含んでもよい。
【００２２】
この場合、工程（ｃ）の後に、互いに隣り合う強誘電体キャパシタ上及び互いに隣り合う強誘電体キャパシタ間を埋める層間絶縁膜上を連続して覆うように水素バリア膜を形成する工程（ｆ）をさらに備えていてもよい。
【００２３】
本発明の一側面の強誘電体メモリ装置の製造方法において、凸型レンズは、屈折率が１．４６以上の高屈折率材料からなってもよい。
【００２４】
本発明の一側面の強誘電体メモリ装置の製造方法において、凸型レンズは、窒化シリコン膜、酸窒化シリコン膜、又は酸化シリコン膜からなってもよい。
【発明の効果】
【００２５】
本発明の一側面に係る強誘電体メモリ装置及びその製造方法によると、強誘電体キャパシタを構成する上部電極の上に凸型レンズが形成されている。このため、凸型レンズの集光効果により、強誘電体膜が選択的及び効率的に加熱される。したがって、強誘電体メモリ部における強誘電体膜の結晶化の熱処理は、論理回路部におけるトランジスタと比較して高温熱処理となる。その結果、論理回路部における微細化されたトランジスタの特性を維持しながら、良好な強誘電体電気特性を得ることができる。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の一実施形態に係る強誘電体メモリ装置の構造を示す断面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の一実施形態に係る強誘電体メモリ装置の製造方法を工程順に示す断面図である。
【図３】図３（ａ）及び（ｂ）は、本発明の一実施形態に係る強誘電体メモリ装置の製造方法を工程順に示す断面図である。
【図４】図４は、本発明の一実施形態に係る強誘電体メモリ装置の製造方法で用いられるラピッドサーマル熱処理装置を模式的に示す断面図である。
【図５】図５（ａ）は、本発明の一実施形態に係る強誘電体メモリ装置における論理回路部のトランジスタ構造の狙い実効チャネル長（Ｌｇ−ｅｆｌ）と実際の実効チャネル長（Ｌｇ−ｅｆｆ）とを示す断面図であり、図５（ｂ）は、閾値電圧（ＶＴ）の熱処理温度（℃）依存性を示すグラフである。
【図６】図６は、本発明の一実施形態に係る強誘電体メモリ装置における強誘電体キャパシタの分極量を示すグラフである。
【図７】図７（ａ）は、本発明の一実施形態に係る強誘電体メモリ装置における隣り合う強誘電体キャパシタ間の形状を示す断面図であり、図７（ｂ）は、従来の強誘電体メモリ装置における隣り合う強誘電体キャパシタ間の形状を示す断面図である。
【発明を実施するための形態】
【００２７】
以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
【００２８】
（一実施形態）
図１は、本発明の一実施形態に係る強誘電体メモリ装置の構造を示している。なお、図１には、当該強誘電体メモリ装置における強誘電体メモリ部１Ａと論理回路部１Ｂとを示している。
【００２９】
図１に示すように、例えばシリコン（Ｓｉ）からなるｐ型半導体基板１の主面には、例えばＳＴＩ（Shallow Trench Isolation）などからなる素子分離領域２によって区画された複数の素子形成領域が形成されており、図１では、当該素子分離領域２により、強誘電体メモリ部１Ａと論理回路部１Ｂとが区画されている。強誘電体メモリ部１Ａ及び論理回路部１Ｂには、ｐ型半導体基板１における活性領域３の上に、例えば酸化シリコンからなるゲート絶縁膜４ａを介在させて、例えば膜厚約１５０〜２５０ｎｍのポリシリコンからなり、ゲート幅が１８０ｎｍのゲート電極４ｂが形成されている。ゲート電極４ｂの側面には、例えば窒化シリコン膜からなるサイドウォール４ｃが形成されている。ｐ型半導体基板１におけるゲート電極４ｂの側方の領域には、浅いソースドレイン領域５ａが形成されており、ｐ型半導体基板１におけるサイドウォール４ｃの外側方の領域には、深いソースドレイン領域６ａが形成されている。ソースドレイン領域は、浅いソースドレイン領域５ａと深いソースドレイン領域６ａとによって構成されている。また、ｐ型半導体基板１上の全面には、ゲート電極４ｂ及びサイドウォール４ｃを覆うように、例えばＢＰＳＧ（Boron-Phospho Silicate Glass）膜からなる膜厚５００ｎｍの層間絶縁膜７が形成されている。層間絶縁膜７には、ソースドレイン領域と電気的に接続する例えばタングステン（Ｗ）からなるコンタクトプラグ９ａ（プラグ直径１５０〜３００ｎｍ）が形成されている。
【００３０】
また、強誘電体メモリ部１Ａにおける層間絶縁膜７の上には、例えば窒化シリコン膜、酸窒化シリコン膜、酸化アルミ膜（アルミナ）、酸化チタンアルミ膜、酸化タンタルアルミ膜、酸化チタンシリコン膜、及び酸化タンタルシリコン膜等の群から選択されるいずれか１つの材料又は複数の材料からなる膜厚１００ｎｍの下部水素バリア膜８が選択的に形成されている。下部水素バリア膜８及び層間絶縁膜７には、これらを貫通し、ソースドレイン領域と電気的に接続する例えばタングステンからなるコンタクトプラグ９ｂ（プラグ直径１５０〜３００ｎｍ）が形成されている。下部水素バリア膜８の上には、下面がコンタクトプラグ９ｂと接続する例えば白金等からなる膜厚５０ｎｍの下部電極１０が形成されている。なお、下部電極１０は、酸素遮蔽絶縁膜、例えばイリジウム又はイリジウム酸化膜との積層構造からなる膜を用いることが好ましい。下部水素バリア膜８の上及び下部電極１０の側面には、例えばＢＰＳＧ膜からなる膜厚５００ｎｍのスペーサ絶縁膜１１が形成されている。下部電極１０及びスペーサ絶縁膜１１の上には、例えばＰｂＴｉＯ３、Ｐｂ（Ｚｒ２Ｔｉ１−ｘ）Ｏ３若しくはＰｂｙＬａ１−ｙ（ＺｒｘＴｉ１−ｘ）Ｏ３等の鉛系ペロブスカイト型複合酸化物、ＢａｘＳｒ１−ｘＴｉＯ３等のバリウム系ペロブスカイト型複合酸化物、又は、ＳｒＢｉ２Ｔａ２Ｏ９若しくはＢｉ４Ｔｉ３Ｏ１２等のビスマス系層状複合化合物からなる強誘電体膜を構成する膜厚１００ｎｍの容量絶縁膜１２が形成されている。容量絶縁膜１２の上には、例えば白金等からなる膜厚５０ｎｍの上部電極１３が形成されている。下部電極１０、容量絶縁膜１２、及び上部電極１３によって強誘電体キャパシタが構成される。
【００３１】
強誘電体キャパシタを構成する上部電極１３の上には、凸型レンズ１４が形成されており、該凸型レンズ１４は、屈折率が１．４６以上の高屈折率材料からなることが好ましく、具体的には、窒化シリコン膜(屈折率２．０〜２．２)、酸窒化シリコン膜（屈折率１．６〜１．８）、又は酸化シリコン膜（屈折率１．４６）などに代表される屈折率が高い膜であって、且つ、半導体プロセスとの親和性が高いと共にドライエッチング加工が容易な材料を用いることが好ましい。また、凸型レンズ１４の膜厚は、凸状の最も厚い箇所において３００ｎｍ〜７００ｎｍである。また、凸型レンズ１４は、上部電極１３上に直接接するように形成されていることが好ましい。下部水素バリア膜８の上には、スペーサ絶縁膜１１、強誘電体キャパシタ、及び凸型レンズ１４を覆うように、例えば窒化シリコン膜、酸窒化シリコン膜、酸化アルミニウム膜（アルミナ）、酸化チタンアルミニウム膜、酸化タンタルアルミニウム膜、酸化チタンシリコン膜、及び酸化タンタルシリコン膜等の群から選択されるいずれか１つの材料又は複数の材料からなる膜厚約１０〜１００ｎｍの上部水素バリア膜１５が形成されている。このように、強誘電体キャパシタの周囲は、互いに接続する下部水素バリア膜８及び上部水素バリア膜１５によって完全に被覆されている。なお、上部水素バリア膜１５の膜厚は、後述の図６を用いて詳述するが、数ｎｍであっても、高い水素バリア性能が実現される。
【００３２】
また、強誘電体メモリ部１Ａ及び論理回路部１Ｂにおいて、層間絶縁膜７の上には、下部水素バリア膜８及び上部水素バリア膜１５を覆うように、例えばＢＰＳＧ膜からなる膜厚２０００ｎｍの層間絶縁膜１６が形成されている。層間絶縁膜１６には、強誘電体メモリ部１Ａにおいて、該層間絶縁膜１６を貫通してコンタクトプラグ９ａと接続し、強誘電体メモリ部１Ａのメモリトランジスタのソースドレイン領域と電気的に接続する例えばタングステンからなるコンタクトプラグ１７（プラグ直径１５０〜３００ｎｍ）が形成されている。また、論理回路部１Ｂにおいて、層間絶縁膜１６を貫通してコンタクトプラグ９ａと接続し、論理回路部１Ｂのトランジスタのソースドレイン領域と電気的に接続する例えばタングステンからなるコンタクトプラグ１７（プラグ直径１５０〜３００ｎｍ）が形成されている。層間絶縁膜１６の上には、公知の技術を用いて例えばアルミニウム又は銅からなり、強誘電体メモリ部１Ａにおけるコンタクトプラグ１７と接続する膜厚約４００ｎｍで幅７０ｕｍ以上のボンディングパッド１９と論理回路部１Ｂにおけるコンタクトプラグ１７と接続する膜厚約４００ｎｍで幅２５０ｎｍ以上の配線層１８とが形成されている。層間絶縁膜１６の上には、配線層１８及びボンディングパッド１９を覆うように、例えばＢＰＳＧ膜からなる膜厚８００ｎｍの層間絶縁膜２０が形成されている。
【００３３】
以上の構造を有する本実施形態に係る強誘電体メモリ装置は、強誘電体メモリ部１Ａにおいて、強誘電体キャパシタの上に、凸型レンズ１４を備えている。これにより、下記強誘電体メモリ装置の製造方法において詳述するように、凸型レンズ１４を形成した後に、ラピッドサーマル熱処理法を用いて従来技術に比べて低温の熱処理を行っても、凸型レンズ１４の集光効果により、強誘電体キャパシタ領域のみを選択的及び効率的に焼き締めて結晶化できるため、強誘電体メモリ部１Ａにおいて十分な残留分極を有する強誘電体膜からなる容量絶縁膜１２を形成できる。その結果、強誘電体膜の結晶化時の熱処理不足によって強誘電体メモリ特性が十分に得られないということを改善することができる。一方で、論理回路部１Ｂでは、この焼き締め処理においては従来技術に比べて低温の熱処理が行われるのみであるから、トランジスタの特性確保のために要求される製造プロセスの低温熱処理を満足することができる。その結果、微細化されたトランジスタの特性を維持することができる。
【００３４】
次に、本発明の一実施形態に係る強誘電体メモリ装置の製造方法について説明する。
【００３５】
図２（ａ）〜（ｃ）並びに図３（ａ）及び（ｂ）は、本発明の一実施形態に係る強誘電体メモリ装置の製造方法を工程順に示している。なお、図２及び図３において、当該強誘電体メモリ装置における強誘電体メモリ部１Ａと論理回路部１Ｂとを示している。
【００３６】
まず、図２（ａ）に示すように、例えばｐ型半導体基板１の主面に、例えばＳＴＩ法等により素子分離領域２を選択的に形成することにより、ｐ型半導体基板１の主面を複数の素子形成領域に区画し、図では、当該素子分離領域２により、強誘電体メモリ部１Ａと論理回路部１Ｂとに区画する。続いて、ｐ型半導体基板１の全面に、例えば酸化シリコンからなるゲート絶縁膜形成膜、及び例えば膜厚約１５０〜２５０ｎｍのポリシリコンからなるゲート電極形成膜を順に堆積した後に、フォトリソグラフィ及びドライエッチング法を用いて選択的にエッチングすることにより、ゲート絶縁膜４ａ及びゲート幅が１８０ｎｍのゲート電極４ｂを形成する。続いて、ゲート電極４ｂをマスクとして所望のイオン注入を行うことにより、ｐ型半導体基板１におけるゲート電極４ｂの側方下の領域に浅いソースドレイン領域５ａを形成する。続いて、ｐ型半導体基板１の全面に、例えば膜厚１２０ｎｍの窒化シリコン膜を化学的気相堆積法（ＣＶＤ：Chemical Vapor Deposition）法等により堆積した後、堆積した窒化シリコン膜に対して異方性エッチングを行い、ゲート電極４ｂ及びゲート絶縁膜４ａの側面にサイドウォール４ｃを形成する。続いて、ｐ型半導体基板１におけるサイドウォール４ｃの外側方の領域に深いソースドレイン領域６ａを形成する。ソースドレイン領域は、浅いソースドレイン領域５ａ及び深いソースドレイン領域６ａとによって構成されている。
【００３７】
続いて、ｐ型半導体基板１の全面に、ゲート電極４ｂ及びサイドウォール４ｃを覆うように、例えばＢＰＳＧ膜等からなる膜厚５００ｎｍの層間絶縁膜７をＣＶＤ法により堆積した後に、該層間絶縁膜７の表面を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により平坦化する。続いて、リソグラフィ法及びドライエッチング法により、層間絶縁膜７にソースドレイン領域を露出するコンタクトホールを形成した後に、ＣＶＤ法及びエッチバック法、又はＣＶＤ法及びＣＭＰ法の組み合わせを用いて、下端がソースドレイン領域に接続する例えばタングステンからなるコンタクトプラグ９ａ（プラグ直径１５０〜３５０ｎｍ）を形成する。
【００３８】
続いて、強誘電体メモリ部１Ａにおける層間絶縁膜７の上に、例えばＣＶＤ法並びにリソグラフィ法及びドライエッチング法により、例えば窒化シリコン膜、酸窒化シリコン膜、酸化アルミニウム膜（アルミナ）、酸化チタンアルミニウム膜、酸化タンタルアルミニウム膜、酸化チタンシリコン膜、及び酸化タンタルシリコン膜等の群から選択されるいずれか１つの材料又は複数の材料からなる膜厚１５０ｎｍの下部水素バリア膜８を選択的に形成する。
【００３９】
続いて、リソグラフィ法及びドライエッチング法により、下部水素バリア膜８及び層間絶縁膜７に、ソースドレイン領域を開口するコンタクトホールを形成した後に、ＣＶＤ法及びエッチバック法、又はＣＶＤ法及びＣＭＰ法の組み合わせを用いて、下端がソースドレイン領域に接続する例えばタングステンからなるコンタクトプラグ９ｂ（プラグ直径１５０〜３５０ｎｍ）を形成する。
【００４０】
続いて、スパッタ法又はＣＶＤ法により、下部水素バリア膜８の上に、下面がコンタクトプラグ９ｂの上端と接続する例えば白金等からなる膜厚５０ｎｍの下部電極１０を形成する。なお、下部電極１０は、酸素遮蔽絶縁膜、例えばイリジウム又はイリジウム酸化膜との積層構造からなる膜を用いることが好ましい。続いて、ＣＶＤ法により、層間絶縁膜７及び下部水素バリア膜８の上に、下部電極１０を覆うように、例えばＢＰＳＧ膜からなる膜厚５００ｎｍの層間絶縁膜を堆積した後に、該層間絶縁膜を下部電極１０の表面が露出するまでＣＭＰ法により研磨することにより、下部水素バリア膜８の上及び下部電極１０の側面にスペーサ絶縁膜１１を形成する。
【００４１】
続いて、ｐ型半導体基板１上の全面に、有機金属分解（ＭＯＤ）法、有機金属化学的気相堆積（ＭＯＣＶＤ）法又はスパッタ法により、例えばＰｂＴｉＯ３、Ｐｂ（Ｚｒ２Ｔｉ１−ｘ）Ｏ３若しくはＰｂｙＬａ１−ｙ（ＺｒｘＴｉ１−ｘ）Ｏ３等の鉛系ペロブスカイト型複合酸化物、ＢａｘＳｒ１−ｘＴｉＯ３等のバリウム系ペロブスカイト型複合酸化物、又は、ＳｒＢｉ２Ｔａ２Ｏ９若しくはＢｉ４Ｔｉ３Ｏ１２等のビスマス系層状複合化合物からなり、膜厚１００〜２００ｎｍの容量絶縁膜形成膜を形成する。続いて、スパッタ法により、容量絶縁膜形成膜の上に、例えばＰｔからなる膜厚５０〜２００ｎｍの上部電極形成膜を成膜する。続いて、リソグラフィ法及びドライエッチング法により、上部電極形成膜及び容量絶縁膜形成膜をパターニングして、上部電極形成膜から上部電極１３を形成すると共に、容量絶縁膜形成膜から容量絶縁膜１２を形成する。このようにして、下部電極１０、容量絶縁膜１２、及び上部電極１３からなる強誘電体キャパシタが形成される。なお、同図のように、下部電極１０の断面積よりも容量絶縁膜１２及び上部電極１３の断面積が大きくなる場合には、上述のように、下部電極１０の周囲を埋めるスペーサ絶縁膜１１を形成することが好ましい。
【００４２】
次に、図２（ｂ）に示すように、上部電極１３上に入射する光を容量絶縁膜１２の中心方向へ集光させるために、各キャパシタの上部電極１２上にのみ凸型レンズ（マイクロレンズ）１４を設ける。ここで、凸型レンズ１４を形成する方法としては、一般的に固体撮像素子のマイクロレンズを作成する方法と同様であって、酸素（Ｏ２）及び四フッ化メタン（ＣＦ４）よりなる混合ガスをエッチングガスとして用い、ドライエッチングによりレンズ材料を凸型形状に形成する。具体的には、ＣＶＤ法により、上部電極１０上に酸化シリコン膜などからなるレンズ材料を堆積し、この上にレジストを塗布してレジスト層を形成する。続いて、各キャパシタに対応してレジスト層を矩形形状、正方形状、又は円形状などにパターニングする。続いて、レジスト層を１００℃〜２５０℃程度の温度で溶融させた後固化させることで、凸型のレンズ形状とするレンズ材料上に凸型の球面状となるレジストパターンを生成する。続いて、凸型の球面状のレジストパターンをマスクに用いて、凸型のレンズ形状とするレンズ材料をエッチングすることにより、凸型レンズ１４を形成する。なお、凸型レンズ１４の焦点は容量絶縁膜１２の中心に合致するように、凸型レンズ１４を形成することが好ましい。これは凸型レンズ１４による集光効果を最大限に発揮させるためである。また、凸型レンズ１４は、上部電極１３上に直接接するように形成することが好ましい。
【００４３】
ここで、凸型レンズ１４の材料は、屈折率が１．４６以上の高屈折率材料からなることが好ましく、具体的には、窒化シリコン膜(屈折率２．０〜２．２)、酸窒化シリコン膜（屈折率１．６〜１．８）、又は酸化シリコン膜（屈折率１．４６）などに代表される屈折率が高い膜であって、且つ、半導体プロセスとの親和性が高いと共にドライエッチング加工が容易な材料を用いることが好ましい。なお、本実施形態において、凸型レンズ１４の膜厚は、凸状の最も厚い箇所において３００ｎｍ〜７００ｎｍである。また、凸型レンズ１４を形成する際に用いる混合ガスとしては、凸型レンズ１４の材料が酸化シリコン膜である場合にはテトラエトキシシラン（ＴＥＯＳ）及びオゾン（Ｏ３）からなる混合ガス、凸型レンズ１４の材料が窒化シリコン膜である場合にはシラン（ＳｉＨ４）、アンモニア（ＮＨ３）、及び亜酸化窒素（Ｎ２Ｏ）からなる混合ガス、凸型レンズ１４の材料が酸窒化シリコン膜である場合にはシラン（ＳｉＨ４）、アンモニア（ＮＨ３）、亜酸化窒素（Ｎ２Ｏ）及び酸素）Ｏ２）からなる混合ガスを用いることが好ましい。
【００４４】
次に、図２（ｃ）に示すように、ラピッドサーマル熱処理法を用いて、容量絶縁膜１２を構成する強誘電体膜に対して結晶化熱処理を行う。図２（ｃ）には、ラピッドサーマル熱処理における光路２Ｌを模式的に示している。同図に示すように、強誘電体メモリ部１Ａでは、凸型レンズ１４が形成されていることにより、ラピッドサーマル熱処理において光路２Ｌは凸型レンズ１４によって集光され、容量絶縁膜１２は選択的に加熱される。一方で、論理回路部１Ｂでは、上述したようなレンズによる集光機能がないため、その結果、容量絶縁膜１２は論理回路部１Ｂのトランジスタと比較して高温で熱処理がなされることになる。したがって、容量絶縁膜１２を選択的及び効率的に結晶化することができるため、強誘電体膜の結晶化時の熱処理不足によって強誘電体メモリ特性が十分に得られないということを改善することができる。
【００４５】
ここで、本工程において、ラピッドサーマル熱処理がトランジスタ特性及び強誘電体メモリ特性に及ぼす影響について説明する。
【００４６】
下記表１は、本実施形態におけるラピッドサーマル熱処理条件の一例を示している。
【００４７】
【表１】
2011108828.tif 000003
【００４８】
本実施形態では、容量絶縁膜１２を構成する強誘電体膜としてストロンチウムビスマスオキサイドを代表例に用い、酸素が３０００ｓｃｃｍ（３ｍＬ／ｍｉｎ）、温度が７００℃、時間が３０秒である条件下で結晶化熱処理を行う。
【００４９】
また、図４は、上記表１の条件にて、ラピッドサーマル熱処理を行う際に用いるラピッドサーマル熱処理装置の構造を模式的に示している。
【００５０】
図４に示すように、石英チャンバ１０３の内部に、半導体基板１０１（図１などのｐ型半導体基板１に相当する）を搭載するサセプタ１０２が設けられており、その内部は大気圧下である構造となっている。半導体基板１０１は、光源である加熱用ランプ１０４を用いて所定の温度に加熱され、ガス導入口１０５から上記表１に示す条件で酸素が内部に導入され、ガス排気口１０６から外部へ排出される。なお、図４では、加熱用ランプ１０４を用いて加熱処理を行う場合について説明したが、加熱用ランプ１０４の代わりにヒーターを用いたホットウォール型ヒーター加熱方式のラピッドサーマル熱処理を行うこともできる。
【００５１】
また、上記結晶化熱処理は、バッチ式又は枚葉式等の多種多様なラピッドサーマル熱処理方式が存在するが、各種半導体装置に最適な処理条件を用いればよい。その際、強誘電体膜の残留分極量が最大になるように、ラピッドサーマル熱処理装置の温度及び時間を調節すればよい。このように、ラピッドサーマル熱処理条件は、上記表１に示す一例に限定されるものではないことは言うまでもない。
【００５２】
また、図５（ａ）は、本実施形態に係る強誘電体メモリ装置における論理回路部１Ｂのトランジスタ（ＭＯＳ型電界効果トランジスタ）構造の狙い実効チャネル長（Ｌｇ−ｅｆｌ）と実際のチャネル長（Ｌｇ−ｅｆｆ）とを示している。一般的に、ＭＯＳ型トランジスタの実効チャネル長Ｌｇ−ｅｆｆは、ゲート電極４ｂを介して対向する浅いソースドレイン領域５ａ間の距離によって決定されるものであるから、イオン注入後の熱処理によって、実効チャネル長Ｌｇ−ｅｆｆは変化することになる。具体的には、図５（ａ）に示すように、当初目標としていた狙い実効チャネル長Ｌｇ−ｅｆｌは、熱処理工程を経ることによって短くなり、実効チャネル長Ｌｇ−ｅｆｆとなる。その結果、トランジスタ特性はシフトすることになる。
【００５３】
図５（ｂ）は、ＭＯＳ型電界効果トランジスタのトランジスタ特性のひとつである閾値電圧（ＶＴ）の熱処理温度依存性を示している。
【００５４】
図５（ｂ）に示すように、トランジスタ形成後に７００℃以下の熱処理を行った場合、閾値電圧（ＶＴ）はＶＴ＝−０．５５Ｖ〜−０．４５Ｖの間の値となり、所望の閾値電圧を維持している。しかしながら、８００℃の熱処理を行った場合には、閾値電圧（ＶＴ）はＶＴ＝−０．４Ｖ〜−０．３Ｖの間の値となり、所望の閾値電圧から大きくシフトしている。これは、上記図５（ａ）を用いて説明したように、熱処理温度が高すぎると、実効チャネル長Ｌｇ−ｅｆｆが短くなり、トランジスタ特性がシフトした結果であると考えられる。
【００５５】
したがって、上記表１に示した本実施形態におけるラピッドサーマル熱処理条件下で強誘電体膜を結晶化すれば、結晶化温度を７００℃に低温化できるため、熱処理の前後において、実効チャネル長Ｌｇ−ｅｆｆを実質的に変化させることがなく、トランジスタ特性のシフトを防止できる。それと同時に、容量絶縁膜１２は上記の通り、凸型レンズ１４によって選択的及び効率的に結晶化することが可能であるため、結晶化温度７００℃においても、強誘電体膜の結晶化時の熱処理不足によって強誘電体メモリ特性が十分に得られないということを改善することができる。
【００５６】
図６は、本発明の一実施形態に係る強誘電体メモリ装置における強誘電体キャパシタの分極量を示すヒステリシス曲線である。
【００５７】
図６の評価で使用した強誘電体キャパシタは、一例として、下部電極１０の上方より見た投影表面積（図示せず）が０．７μｍ２、白金からなる下部電極１０のＸ軸の長さが０．８３５μｍ、同じくＹ軸の長さが０．８３５μｍで、容量絶縁膜１２の膜厚が１００ｎｍの試料である。
【００５８】
図６に示すように、強誘電体キャパシタに凸型レンズ１４を設けることにより、凸型レンズ１４を設けない場合と比較して、強誘電体分極量は約１．６７倍になっていることが分かる。
【００５９】
以上のように、本実施形態に係る強誘電体装置の製造方法によると、強誘電体メモリとトランジスタとの混載を容易にインテグレーションでき、強誘電体特性とトランジスタ特性との両立を実現することができる。このため、例えば、トランジスタとしてキャッシュデータを格納するためのＳＲＡＭ回路又は暗号化回路に用いられるような大規模の論理回路部のトランジスタが存在する場合に、プロセスが微細化されてもトランジスタの特性シフトが起こらないため、面積縮小によるチップコストの削減などの大きな効果が得られる。
【００６０】
次に、図３（ａ）に示すように、例えばＣＶＤ法を用いて、下部水素バリア膜８の上に、層間絶縁膜１１、強誘電体キャパシタ、及び凸型レンズ１４を覆うように、例えば窒化シリコン膜、酸窒化シリコン膜、酸化アルミニウム膜（アルミナ）、酸化チタンアルミニウム膜、酸化タンタルアルミニウム膜、酸化チタンシリコン膜、及び酸化タンタルシリコン膜等の群から選択されるいずれか１つの材料又は複数の材料からなる膜厚１０〜１００ｎｍの上部水素バリア膜１５を形成する。このようにして、強誘電体キャパシタの周囲を、互いに接続する下部水素バリア膜８及び上部水素バリア膜１５とによって完全に被覆する。
【００６１】
ここで、本実施形態の強誘電体メモリ部１Ａにおける複数の強誘電体メモリ装置が互いに隣り合う構造部分においては、図７（ａ）に示すように、上部電極１３と上部水素バリア膜１５との間にそれぞれ凸型レンズ１４が形成されている。このため、凸型レンズ１４を形成する際に、強誘電体キャパシタ間における層間絶縁膜１３の表面が凹状に３０〜１００ｎｍ程度エッチングされる。その結果、強誘電体キャパシタ上においては凸型レンズ１４の角張った所のない凸型の形状が形成されていると共に、強誘電体キャパシタ間の層間絶縁膜１３においては、凸型レンズ１４の凸型の形状と連続するようにして、凹状のなだらかな傾斜を有する表面が形成される。したがって、連続したなだらか凹凸形状の上に、上部水素バリア膜１５を形成することができるため、その被覆性を良化することができる。それゆえ、上部水素バリア膜１５の膜厚を薄く形成したとしても、高い水素バリア性を維持でき、強誘電体膜の特性劣化を防止できる。なお、本実施形態では、上部水素バリア膜１５の膜厚は１０〜１００ｎｍの範囲で形成する場合を例に挙げたが、本件発明者が得た知見によると、上部水素バリア膜１５の膜厚は数ｎｍあれば十分に水素を遮断できることが分かっている。
【００６２】
これに対し、図７（ｂ）に示すように、互いに隣り合う強誘電体メモリ装置において、上部電極１３と上部水素バリ膜１５との間にそれぞれ凸型レンズ１４を設けない従来の構造の場合、平坦な上面形状を有し且つ端面形状が垂直に近い形状である上部電極１３同士が隣り合って形成された構造に対して、上部水素バリア膜１５を形成することになるため、上部水素バリア膜１５の被覆性は悪化する。その結果、上部水素バリア膜１５の膜厚を薄く形成すると、水素バリア性が低下し、強誘電体膜の特性劣化が大きくなる。
【００６３】
次に、図３（ｂ）に示すように、強誘電体メモリ部１Ａ及び論理回路部１Ｂにおいて、層間絶縁膜７及び下部水素バリア膜８の上に、強誘電体キャパシタを覆うように、例えばＢＰＳＧ膜からなる膜厚１５００〜２５００ｎｍの層間絶縁膜１６を形成した後、ＣＭＰ法を用いてその表面を平坦化して、最終的に、層間絶縁膜１６及び層間絶縁膜７の膜厚合計が１３００〜２５００ｎｍになるように調整する。続いて、強誘電体メモリ部１Ａにおける層間絶縁膜１６に、該層間絶縁膜１６を貫通してコンタクトプラグ９ａを露出するコンタクトホールを形成した後、該コンタクトホールに例えばタングステンを埋め込むことにより、コンタクトプラグ９ａと接続し、且つ、強誘電体メモリ部１Ａのメモリトランジスタのソースドレイン領域と電気的に接続するコンタクトプラグ１７（プラグ直径１５０〜３５０ｎｍ）を形成する。また、同時に、論理回路部１Ｂにおける層間絶縁膜１６に、該層間絶縁膜１６を貫通してコンタクトプラグ９ａを露出するコンタクトホールを形成した後、該コンタクトホールに例えばタングステンを埋め込むことにより、コンタクトプラグ９ａと接続し、且つ、層間絶縁膜１６を貫通してコンタクトプラグ９ａと接続し、論理回路部１Ｂのトランジスタのソースドレイン領域と電気的に接続するコンタクトプラグ１７（プラグ直径１５０〜３５０ｎｍ）を形成する。続いて、層間絶縁膜１６の上に、公知の技術を用いて例えばアルミニウム又は銅からなり、強誘電体メモリ部１Ａにおけるコンタクトプラグ１７と接続する膜厚約４００ｎｍ前後であり幅が７０ｕｍのボンディングパッド１８と論理回路部１Ｂにおけるコンタクトプラグ１７（直径１５０〜３５０ｎｍ）と接続する膜厚約４００ｎｍ前後で幅が２５０ｎｍ以上の配線層１９とを形成する。さらに、ＣＶＤ法及びＣＭＰ法を用いた公知の技術により、層間絶縁膜１６の上に、配線層１８及びボンディングパッド１９を覆うように、表面を平坦化した例えばＢＰＳＧ膜からなる膜厚８００ｎｍの層間絶縁膜２０を形成する。
【００６４】
以上のようにして、本実施形態に係る強誘電メモリ装置が完成する。
【産業上の利用可能性】
【００６５】
本発明は、強誘電体メモリ部と論理回路部とを混載する強誘電体メモリ装置にとって有用である。
【符号の説明】
【００６６】
１Ａ  強誘電体メモリ部
１Ｂ  論理回路部
１  ｐ型半導体基板
２  素子分離領域
２Ｌ  光路
３  活性領域
４ａ  ゲート絶縁膜
４ｂ  ゲート電極
４ｃ  サイドウォール
５ａ  浅いソースドレイン領域
６ａ  深いソースドレイン領域
７  層間絶縁膜
７Ａ、７Ｂ  領域
８  下部水素バリア膜
９ａ  コンタクトプラグ
９ｂ  コンタクトプラグ
１０  下部電極
１１  スペーサ絶縁膜
１２  容量絶縁膜
１３  上部電極
１４  凸型レンズ
１５  上部水素バリア膜
１６  層間絶縁膜
１７  コンタクトプラグ
１８  配線層
１９  ボンディングパッド
２０  層間絶縁膜
１０１  半導体基板
１０２  サセプタ
１０３  石英チャンバ
１０４  ランプ
１０５  ガス導入口
１０６  ガス排出口
Ｌｇ−ｅｆｆ  実効チャネル長
Ｌｇ−ｅｆｌ  狙い実効チャネル長
【図１】
2011108828.tif 000004
【図２】
2011108828.tif 000005
【図３】
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【図４】
2011108828.tif 000007
【図５】
2011108828.tif 000008
【図６】
2011108828.tif 000009
【図７】
2011108828.tif 000010