(57)【要約】      （修正有）【課題】過剰にプログラムされた電界効果トランジスタ（FET）不揮発性メモリ（NVM）セルに応用する閾値電圧降下方法を提供する。【解決手段】（ａ）第一電圧と第二電圧を過剰にプログラムされたFET NVMセルのコントロールゲートとボディにそれぞれ印加する。（ｂ）所定時間内に、信号を前記過剰にプログラムされたFET NVMセルのドレインに印加して、有限閾値電圧減少量を生じさせる。そのうち、前記第一電圧と第二電圧の極性は、前記信号の極性に相反する。これにより、蓄積材料中の電荷配置を特定電荷状態の小さい範囲内に正確に制御し、更に、高デジタル蓄積密度を達成することができる。【選択図】図５ａ
2011100533.tif 000002
【特許請求の範囲】
【請求項１】
過剰にプログラムされた電界効果トランジスタ不揮発性メモリセル（FET NVM cell）に応用される閾値電圧降下方法であって、
第一電圧と第二電圧を前記過剰にプログラムされたFET NVMセルのコントロールゲートとボディにそれぞれ印加するステップと、
所定時間内に、信号を前記過剰にプログラムされたFET NVMセルのドレインに印加して、有限閾値電圧減少量を生じさせるステップとを含み、
そのうち、前記第一電圧と前記第二電圧の極性が前記信号の極性と相反することを特徴とする閾値電圧降下方法。
【請求項２】
前記信号は電圧パルスであることを特徴とする請求項1記載の閾値電圧降下方法。
【請求項３】
前記第二電圧が接地電圧、又は、前記第一電圧と同一極性を有する電圧であることを特徴とする請求項1記載の閾値電圧降下方法。
【請求項４】
前記FET NVMセルは、複数のメモリ状態を有し、且つ各前記メモリ状態は、あるひとつの閾値電圧レベルに対応し、
そのうち、各前記閾値電圧レベルは、第一限界と第二限界を有し、且つ前記有限閾値電圧減少量は、閾値電圧レベルの前記第一限界と前記第二限界の間の電圧差よりも小さく、前記閾値電圧レベルは、選択されたメモリ状態に対応することを特徴とする請求項1記載の閾値電圧降下方法。
【請求項５】
前記過剰にプログラムされたFET NVMセルがN型電界効果トランジスタ（NFET）を主とするNVMセルである場合、前記第一電圧及び前記第二電圧が負極性であることを特徴とする請求項1記載の閾値電圧降下方法。
【請求項６】
前記過剰にプログラムされたFET NVMセルがP型電界効果トランジスタ（PFET）を主とするNVMセルである場合、前記第一電圧及び前記第二電圧が正極性であることを特徴とする請求項1記載の閾値電圧降下方法。
【請求項７】
前記有限閾値電圧減少量は、前記所定時間長さ、又は前記第一電圧、前記第二電圧及び前記信号の振幅に基づき調整されることを特徴とする請求項1記載の閾値電圧降下方法。
【請求項８】
前記有限閾値電圧減少量と前記第一電圧、前記第二電圧及び前記信号の振幅がいずれも固定されているとき、前記所定時間長さは、前記過剰にプログラムされたFET NVMセルの閾値電圧の大きさと関係することを特徴とする請求項1記載の閾値電圧降下方法。
【請求項９】
過剰にプログラムされたFET NVMセルに応用される閾値電圧降下方法であって、
第一電圧と第二電圧を前記過剰にプログラムされたFET NVMセルのドレインとボディにそれぞれ印加するステップと、
所定時間内に、信号を前記過剰にプログラムされたFET NVMセルのコントロールゲートに印加し、有限閾値電圧減少量を生成するステップを有し、
そのうち、前記信号と前記第二電圧の極性は、前記第一電圧の極性に相反することを特徴とする閾値電圧降下方法。
【請求項１０】
前記信号が電圧パルスであることを特徴とする請求項9記載の閾値電圧降下方法。
【請求項１１】
前記第二電圧が接地電圧、又は前記第一電圧と同一の極性を有する電圧であることを特徴とする請求項9記載の閾値電圧降下方法。
【請求項１２】
前記FET NVMセルは、複数のメモリ状態を有し、且つ各前記メモリ状態があるひとつの閾値電圧レベルに対応し、
そのうち、各閾値電圧レベルは、第一限界と第二限界を有し、且つ前記有限閾値電圧減少量は、閾値電圧レベルの前記第一限界と前記第二限界の間の電圧差より小さく、前記閾値電圧レベルが選択されたメモリ状態に対応することを特徴とする請求項9記載の閾値電圧降下方法。
【請求項１３】
前記過剰にプログラムされたFET NVMセルがN型FETを主とするNVMセルである場合、前記第一電圧が正極性であることを特徴とする請求項9記載の閾値電圧降下方法。
【請求項１４】
前記過剰にプログラムされたFET NVMセルがP型FETを主とするNVMセルである場合、前記第一電圧が負極性であることを特徴とする請求項9記載の閾値電圧降下方法。
【請求項１５】
前記有限閾値電圧減少量が、前記所定時間長さ、又は前記第一電圧、前記第二電圧及び前記信号の振幅に基づき調整されることを特徴とする請求項9記載の閾値電圧降下方法。
【請求項１６】
前記有限閾値電圧減少量と前記第一電圧、前記第二電圧及び前記信号の振幅がいずれも固定されているとき、前記所定時間長さは、前記過剰にプログラムされたFET NVMセルの閾値電圧の大きさと関係することを特徴とする請求項9記載の閾値電圧降下方法。
【請求項１７】
FET NVMセルに応用するプログラミング方法であって、前記FET NVMセルは、複数のメモリ状態を有し、各メモリ状態があるひとつの閾値電圧レベルに対応し、前記プログラミング方法は、
少なくとも一の第一信号を印加して、前記FET NVMセルの閾値電圧を増加させるステップと、
前記FET NVMセルの閾値電圧と所定電圧レベルを比較するステップと、
前記FET NVMセルの閾値電圧が前記所定電圧レベルより大きい場合、第一電圧、第二電圧及び第二信号を前記FET NVMセルに印加して、有限閾値電圧減少量を生成するステップを有し、
そのうち、前記第一電圧、前記第二電圧及び前記第二信号の極性がすべて同じではないことを特徴とするプログラミング方法。
【請求項１８】
各前記閾値電圧レベルが第一限界及び第二限界を有し、且つ前記第二限界の電圧が前記第一限界の電圧より大きく、
そのうち、前記有限閾値電圧減少量が前記第一限界と前記第二限界の間の電圧差より小さいことを特徴とする請求項17記載のプログラミング方法。
【請求項１９】
前記所定電圧レベルは、選択されたメモリ状態の閾値電圧レベルの第二限界に対応することを特徴とする請求項18に記載のプログラミング方法。
【請求項２０】
前記第一電圧、前記第二電圧及び前記第二信号を印加するステップは、
前記第一電圧と前記第二電圧を前記FET NVMセルのコントロールゲートとボディにそれぞれ印加するステップと、
所定時間内に、前記第二信号を前記過剰にプログラムされたFET NVMセルのドレインに印加して、前記有限閾値電圧減少量を生成するステップとを有し、
そのうち、前記第一電圧と前記第二電圧の極性は前記第二信号の極性と相反することを特徴とする請求項17記載のプログラミング方法。
【請求項２１】
前記第二信号が電圧パルスであることを特徴とする請求項20記載のプログラミング方法。
【請求項２２】
前記第二電圧は、接地電圧、又は前記第一電圧と同一の極性を有する電圧であることを特徴とする請求項20記載のプログラミング方法。
【請求項２３】
前記過剰にプログラムされたFET NVMセルは、N型FETを主とするNVMセルである場合、前記第一電圧及び前記第二電圧が負極性であることを特徴とする請求項20記載のプログラミング方法。
【請求項２４】
前記過剰にプログラムされたFET NVMセルがP型FETを主とするNVMセルである場合、前記第一電圧及び前記第二電圧が正極性を有することを特徴とする請求項20記載のプログラミング方法。
【請求項２５】
前記有限閾値電圧減少量は、前記所定時間長さ又は、前記第一電圧、前記第二電圧及び前記第二信号の振幅に基づき調整されることを特徴とする請求項20記載のプログラミング方法。
【請求項２６】
前記有限閾値電圧減少量と前記第一電圧、前記第二電圧及び前記第二信号の振幅がいずれも固定されている場合、前記所定時間長さは、前記過剰にプログラムされたFET NVMセルの閾値電圧の大きさと関係することを特徴とする請求項20記載のプログラミング方法。
【請求項２７】
前記第一電圧、前記第二電圧と前記第二信号を印加するステップは、
前記第一電圧と前記第二電圧を前記FET NVMセルのドレインとボディにそれぞれ印加するステップと、
所定時間内に、前記第二信号を前記過剰にプログラムされたFET NVMセルのコントロールゲートに印加して、有限閾値電圧減少量を生成するステップとを有し、
そのうち、前記第二信号と前記第二電圧の極性は前記第一電圧の極性に相反することを特徴とする請求項17記載のプログラミング方法。
【請求項２８】
前記第二信号は電圧パルスであることを特徴とする請求項27記載のプログラミング方法。
【請求項２９】
前記第二電圧が接地電圧、又は前記第一電圧と同一極性を有する電圧であることを特徴とする請求項27記載のプログラミング方法。
【請求項３０】
前記FET NVMセルがN型FET NVMセルである場合、前記第一電圧が正極性であることを特徴とする請求項27記載のプログラミング方法。
【請求項３１】
前記FET NVMセルが P型FET NVMセルである場合、前記第一電圧が負極性であることを特徴とする請求項27記載のプログラミング方法。
【請求項３２】
前記有限閾値電圧減少量は、前記所定時間長さ、又は前記第一電圧、前記第二電圧と前記第二信号の振幅に基づき調整されることを特徴とする請求項27記載のプログラミング方法。
【請求項３３】
前記有限閾値電圧減少量と、前記第一電圧、前記第二電圧及び前記第二信号の振幅がいずれも固定されている場合、前記所定時間長さは、前記過剰にプログラムされたFET NVMセルの閾値電圧の大きさと関係することを特徴とする請求項27記載のプログラムミス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、MLC（Multi Level Cell）の不発揮性フラッシュメモリセルに関し、特に多レベル（MLC）電界効果トランジスタ（FET）不揮発性メモリ（NVM）セルの閾値電圧(threshold voltage)降下方法とプログラミング方法に関する。
【背景技術】
【０００２】
EEPROM(electrical-erasable-programmable read-only memory)は、不発揮性メモリ特性を有する半導体素子であり、電気的にプログラム可能及び電気的に消去可能である。EEPROM NVMセルは、電荷蓄積材料を有するFETを備え、前記電荷蓄積材料はFETの閾値電圧を変更する。例えば、図１A及び図２Aに示されるように、電力が遮断されると、前記不発揮性メモリ特性によって、前記装置は情報を保存し続けることができ、前記情報は、電荷により前記蓄積材料中に保存される。この他、現在、市場では、図１B〜１E及び図２B〜２Eに示されるように、多くのEEPROM蓄積技術が採用されている。フラッシュEEPROMはNVM素子の一種であり、一回式プログラム/消去操作の際に、大量の記憶セルをプログラム又は消去可能である。
【０００３】
前記NVMセルを書き込み状態(programmed state)に設定、及び前記NVMセルを消去状態(erased state)にリセットすることにより、データをバイナリ・フォーマットでNVMセルに蓄積する。通常、トンネル効果又はホットキャリアインジェクションにより、前記蓄積材料に電荷を蓄積する方式でNVMセルの書き込み操作を完成する。
【０００４】
シングルビット蓄積のNVMセルについて、消去状態及び書き込み状態は、それぞれバイナリコード“1”及び“0”に指定される。逆の場合も同じである。NVMセルに蓄積されたビット情報は、書き込み状態及び消去状態の閾値電圧レベルにより表示される。Nレベル蓄積のNVMセルについては、2Nレベルの閾値電圧レベルにより、Nビットバイナリコードの状態を表示する必要がある。例えば、2ビット蓄積の記憶セルは、4レベルの閾値電圧レベルにより、１つの消去状態及び３つの書き込み状態を表示する必要がある。4ビット蓄積の記憶セルは、16レベルの閾値電圧レベルにより、1つの消去状態及び15個の書き込み状態を表示する必要がある。他もこれに同様である。
【０００５】
MLC蓄積技術の目標は、シングルEEPROMセルにおいて、マルチレベル閾値電圧の操作を行えることである。前記蓄積材料中に電荷を蓄積する数量によって、NVMセルの閾値電圧を変更する。マルチビット蓄積(multi-bit storage)技術にとって、正確な電荷配置と検知（sensing）の基本技術は、以下の3つの挑戦に直面している。
１．正確な電荷配置：フラッシュメモリセルのプログラミング工程を正確に制御する場合、プログラミングの物理意義及びメモリセルに印加する電圧の把握とタイミングを詳細に理解する必要がある。
２．正確な電荷検知：MLCメモリのアクセス動作は、基本的にメモリセルに蓄積されたアナログ電荷をデジタルデータに変換するアナログ‐デジタル変換動作に相当し、メモリ素子にとって、新しい概念である。
３．安定した電荷蓄積：データ保存の目標を達成するために、蓄積電荷とリーク率(leakage rate)(毎日一つの電子(electron)が減少する)の間を安定させる必要がある。
【０００６】
通常、所定量のホットキャリアを前記蓄積材料に注入する、又は電荷を前記蓄積材料にトンネリングさせる方式により、MLCを所望の閾値電圧レベルにプログラミングする。メモリアレイの複数のNVMセルがプログラミング工程中に、注入する電荷の総数は、特定目標閾値電圧レベルの分布範囲によって変更する。前記特定目標閾値電圧レベルの分布は、異なる物理機構、例えば、プログラミング電圧バイアスの揺らぎの抑制、又はNVMセルの製造工程中の不一致性により発生する。特定閾値電圧レベルにとって、NVMセルの閾値電圧分布は、閾値電圧レベルの間の解析性(resolvability)に一定程度の制限が生じる。閾値電圧分布の範囲を縮小するため、周知のMLC書き込み操作工程中に、従来では、下限(lower bound)閾値電圧のプログラム検証(programming-verification)方法を用い、すべての目標NVMセルの電圧レベルが、特定閾値電圧レベルの下限閾値電圧より大きくなるまで、複数のNVMセルの閾値電圧を重複して書き込み、検証する。しかし、前記特定閾値電圧レベルは、上限閾値電圧の制限がないため、前記特定閾値電圧レベルに過剰に書き込まれたメモリセルは、その電圧が近傍の高い閾値電圧レベルの下限閾値電圧を超えて、そのために、蓄積ビットデータのアクセスエラーが生じる可能性がある。MLC操作行程中のアクセスエラーを防止するため、閾値電圧レベルの間の距離を大きくする必要があるが、しかし、距離がある程度まで増加すると、有効閾値電圧範囲中の閾値電圧レベルのレベル数が減少する。
【０００７】
より多くの閾値電圧レベルに分割し、且つアクセス解析性を達成して、シングルメモリセル中により多くのビットを蓄積するために、上限閾値電圧を設定して、過剰にプログラムされた(over-programmed)NVMセルの閾値電圧を制限する。図3は、4ビットMLC操作(4-bit MLC operation)の一例を示している。特定閾値電圧レベルに対し、NVMセルの閾値電圧をいずれもその上限閾値電圧と下限閾値電圧の電圧帯範囲内に調整する。図3において、Li、Hiは、それぞれ、下限閾値電圧と上限閾値電圧を表し、Si(i=0,…,14)は、NVMのゲートの電圧を示し、16個の閾値電圧レベルを測定する。前記発明の技術分野において通常の知識を有するものであれば、わかることだが、NVMセルのゲートに印加された電圧がその閾値電圧レベルを超えたとき、前記NVMセルは通電する（オン）。図3に示されるように、前記NVMセルの閾値電圧レベルは電圧レベル(i)の電圧帯範囲内に位置しており、ゲートに印加された電圧がSi-1からSiに変化するとき、前記NVMセルがオフ状態からオン状態に変換される。よって、NVMセルがオフからオンの遷移時期に4つのデジタルビットにより表示される蓄積データのデジタル特徴(digital signature)(24=16個に区分された閾値電圧帯)となすことができる。
【０００８】
一般的に、NVMセルに対して従来のプログラミング及び低下方法により、NVMセルの書き込みやNVM閾値電圧をレベル(i)の閾値電圧帯まで低下させた。従来のプログラミング方法では、トンネリング又はホットキャリア注入のいずれでも、プログラミングパルス数の増加により、NVMセルの閾値電圧が増加する傾向にあった。閾値電圧の増加量はパルス数の増加に伴い、縮小する。下限閾値電圧調整にとって、従来のプログラミング方法はすでに十分である。しかし、過剰にプログラムされたNVMセルは、特定レベル(i)の閾値電圧帯の範囲内まで低下させる必要があるので、閾値電圧の毎回の減少量をレベル(i)の閾値電圧帯幅より小さくして、NVMの閾値電圧を過度に低下させて、NVMの閾値電圧を前記閾値電圧帯の下限より小さくなるのを防止しなければならない。
【０００９】
蓄積材料中から蓄積電荷を除去することにより、書き込み済みNVMセルの閾値電圧を低下させることができ、従来の蓄積電荷除去方法は、蓄積電荷をトンネリング放出したり、又は相反する電荷のホットキャリアを注入したりした。しかし、前記従来方法は、書き込み済みのNVMセルの閾値電圧を低下させ、書き込み状態から過度に離れてしまう。通常、従来の消去操作を複数回行った後、閾値電圧は、消去状態に戻る。従来の電荷除去方法では、非常に小さい閾値電圧減少量を利用して、書き込み済みのNVMセルの閾値電圧を低下させることができない。以下の説明において、非常に小さい閾値電圧減少量によって、書き込み済みNVMセルの閾値電圧を低下させる本発明の閾値電圧降下方法を紹介する。閾値電圧減少量を非常に小さくなるまで調整して、書き込み済みのNLC NVMセルの閾値電圧を特定レベルの所定の閾値電圧帯の範囲内に収めることができる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的の一つは、多レベル（MLC）電界効果トランジスタ（FET）不揮発性メモリ（NVM）セルに応用する閾値電圧降下方法を提供する。本発明の閾値電圧降下方法を利用して閾値電圧を上限閾値電圧以下まで低下させるとともに、従来のプログラミング方法を利用して閾値電圧を下限閾値電圧まで上昇させて、NVMセルの蓄積材料中の電荷配置が特定電荷状態の小さな範囲内に正確に制御され、更に、高デジタル蓄積密度（単位：ビット/メモリセル（(multi-bits/cell))を達成する。
【００１１】
従来のFET NVMセルは、第一伝導型のボディと、第二伝導型のソース及びドレイン（前記第二伝導型は前記第一伝導型と相反する）と、電気的隔離及び電荷保持特性を有する電荷蓄積材料と、コントロールゲートを有し、前記コントロールゲートは、前記電荷蓄積材料から電気的に隔離されるとともに、前記電荷蓄積材料へ電気的に接続されるように構築される。
【課題を解決するための手段】
【００１２】
本発明の閾値電圧降下方法は、N型FETが主であるEEPROM に応用され、前記EEPROMの電荷蓄積材料中に電子を蓄積する。前記方法は、以下のステップを含む。
【００１３】
ステップ1：前記コントロールゲートと前記ボディに対し、それぞれ、二つの負電圧バイアスVgnegとVbneg。を印加する。
ステップ２：所定タイムインターバル間Tpulsにおいて、前記ドレインに正電圧振幅を有する電圧パルスVdposを印加する（図５Aを参照）。
又は、
ステップ１：前記ドレインと前記ボディに、それぞれ正電圧バイアスVdposと負電圧バイアスVbnegを印加する。
ステップ２：所定タイムインターバルTpuls間において、前記コントロールゲートに負電圧振幅を有する電圧パルスVgnegを印加する（図５Bを参照)。
【００１４】
本発明の閾値電圧降下方法は、P型FETが主であるEEPROMに応用され、前記EEPROMの電荷蓄積材料中に電子ホールを蓄積する。前記方法は、以下のステップを含む。
【００１５】
ステップ1：前記コントロールゲートと前記ボディに、それぞれ、二つの正電圧バイアスVgposとVbposを印加する。
ステップ２：所定タイムインターバル間Tpulsにおいて、前記ドレインに負電圧振幅を有する電圧パルスVdnegを印加する（図６Aを参照）。
又は、
ステップ1：前記ドレインと前記ボディに、それぞれ、負電圧バイアスVdnegと正電圧バイアスVbposを印加する。
ステップ２：所定タイムインターバル間Tpulsにおいて、前記コントロールゲートに正電圧振幅を有する電圧パルスVdposを印加する（図６Bを参照）。
【００１６】
以下の3つのステップに基づき、コントロールゲート電圧量Vg、ドレイン電圧量Vd及びボディ電圧量Vbが決定される。
ステップ1：NVMセルを最高閾値電圧レベルまでプログラムする。つまり、N型FETでは、複数の電子が蓄積材料中に蓄積され、P型FETでは、複数の電子ホールが蓄積材料中に蓄積される。
ステップ２：極性がコントロールゲート電圧及びボディ電圧に相反する既知のドレイン電圧に対して、ホディ電圧の大きさは選択されたコントロールゲート電圧の大きさにより調整され、そのため、ボディとドレインとの接面における逆バイアス（reversed bias）はバンド間トンネリング（band to band tunneling）効果を生じ（図7及び図8）、蓄積電荷を消滅(annihilate)又は蓄積材料から蓄積電荷を放出(release)し、更に、NVMセルの閾値電圧が最短電圧パルス持続時間(shortest available pulse duration)内で低下し、最高閾値電圧レベルから所定の閾値電圧減少量まで低下する。
ステップ3：同一バイアス及び電圧パルス振幅の条件のもと、NVMセルの閾値電圧が低い閾値電圧レベルの時、同一の所定閾値電圧減少量を達成する場合、電圧パルス持続時間を増加する必要がある。
【図面の簡単な説明】
【００１７】
【図１ａ】異なるアーキテクチャのN型FET  EEPROMの断面図である。
【図１ｂ】異なるアーキテクチャのN型FET  EEPROMの断面図である。
【図１ｃ】異なるアーキテクチャのN型FET  EEPROMの断面図である。
【図１ｄ】異なるアーキテクチャのN型FET  EEPROMの断面図である。
【図１ｅ】異なるアーキテクチャのN型FET  EEPROMの断面図である。
【図２ａ】異なるアーキテクチャのP型FET EEPROMの断面図である。
【図２ｂ】異なるアーキテクチャのP型FET EEPROMの断面図である。
【図２ｃ】異なるアーキテクチャのP型FET EEPROMの断面図である。
【図２ｄ】異なるアーキテクチャのP型FET EEPROMの断面図である。
【図２ｅ】異なるアーキテクチャのP型FET EEPROMの断面図である。
【図３】４ビット蓄積セル NVMの多レベルセル（MLC）のウィンドウ図である。本発明の閾値電圧レベル降下方法により、目標閾値電圧を各レベルの上限閾値電圧以下まで低下させる。
【図４ａ】NチャンネルEEPROMとPチャンネルEEPROM及びN型FETとP型FETの等価回路である。
【図４ｂ】NチャンネルEEPROMとPチャンネルEEPROM及びN型FETとP型FETの等価回路である。
【図５ａ】コントロールゲートとボディに、それぞれ二つの負電圧バイアスを印加し、ドレインに正電圧パルスを印加する方式を利用して、N型FET  EEPROMの閾値電圧を低下させることを示すものである。
【図５ｂ】コントロールゲートに負電圧パルスを印加し、ボディに負電圧バイアスを、ドレインに正電圧バイアスを印加する方式を利用して、N型FET  EEPROMの閾値電圧を低下させることを示すものである。
【図６ａ】コントロールゲートとボディに、それぞれ二つの正電圧バイアスを印加し、ドレインに負電圧パルスを印加する方式を利用して、PFET EEPROMの閾値電圧を低下させることを示すものである。
【図６ｂ】コントロールゲートに正電圧パルスを印加し、ボディに正電圧バイアスを、ドレインに負電圧バイアスを印加する方式を利用して、PFET EEPROMの閾値電圧を低下させることを示すものである。
【図７】N型FET EEPROMの過剰にプログラムされた閾値電圧の電気的過程の断面図である。
【図８】P型FET EEPROMの過剰にプログラムされた閾値電圧の電気的過程の断面図である。
【図９】0.13μm製造プロセスのN型浮動ゲートFET NVMセルに基づいて、閾値電圧の検知と電圧パルス数の減少との関係を表す図である。そのうち、すべての閾値電圧レベルに対し、各電圧パルス持続時間がほぼ0.2μsから100μsの範囲内であり、閾値電圧減少量は、約10mV/毎電圧パルス（10mV per pulse shot）減少している。
【発明を実施するための形態】
【００１８】
本発明は、閾値電圧降下方法を提供して、多レベル（MLC）電界効果トランジスタ（FET）不揮発性メモリ（NVM）セルの過剰にプログラムされた閾値電圧を低下させる。以下は、本発明のいくつかの実施例を挙げて説明するものであり、当業者であれば、本発明は各種の方式で実施できることが理解でき、下記の実施例又は実施例中の特徴に制限するものではない。
【００１９】
以下は、0.13μm製造プロセスの多浮動ゲート(poly floating gate)NVMセル（図４A及び図４B）を例として、本発明を詳細に説明する。本発明はNVMセルの形態、製造プロセスの世代又は電荷蓄積材料（窒化膜やナノ結晶層など）に制限されない。先ず、プログラミング方法を利用し、N型NVMセルを最高閾値電圧レベルである約９Vまでプログラムする。次に、N型NVMセルの設定を図５Aに示すように、ドレイン電圧振幅とコントロールゲートバイアスをそれぞれ2.7Vと−6Vに設定し、電圧パルス持続時間を0.2μsに設定する。実験において、ボディバイアスを−4Vに設定したとき、図9が示すように、NVMの閾値電圧減少量は、約10mV /毎パルス（10mV per pulse shot）低下する。同一のバイアス及び電圧パルス振幅の条件のもとで、NVMの閾値電圧が低い閾値電圧レベルの時、電圧パルス持続時間を調整して、毎回の電圧パルスがいずれもNVMの閾値電圧を約10mV低下させ、電圧パルス持続時間を100μsまで増加させ、NVMセルの内在閾値電圧レベル、つまり、浮動ゲートに蓄積電荷（電子ホール又は電子）がないときのNVM閾値電圧に近接させる。
【００２０】
別の一実施例において、プログラミング方法を利用して、N型NVMセルを最高閾値電圧レベルである約９Vまでプログラムする。次に、N型NVMセルの設定を図５Bに示すように、ドレインバイアスとボディバイアスをそれぞれ2.7Vと−4Vに設定し、電圧パルス持続時間を0.2μsに設定する。実験において、コントロールゲートパルス振幅を−6Vに設定した場合、図9が示すように、NVMの閾値電圧の減少量が約10mV /毎パルス（10mV per pulse shot）低下する。同一のバイアス及び電圧パルス振幅の条件下では、NVMの閾値電圧が低い閾値電圧レベルの時、電圧パルス持続時間を調整して、毎回の電圧パルスがいずれもNVMの閾値電圧を約10mV低下させ、電圧パルス持続時間を100μsになるまで増加させ、NVMセルの内在閾値電圧レベル、つまり、浮動ゲートに蓄積電荷（電子ホール又は電子）がないときのNVM閾値電圧に近接させる。
【００２１】
以上は、実施例により本発明を説明したが、本発明の範囲をこれに制限されず、本発明の要旨から外れなければ、当業者は、各種の変形又は変更が行うことができる。
【符号の説明】
【００２２】
Vd  ドレイン電圧
Vg  ゲート電圧
Vb  ボディ電圧
Vs  ソース電圧
【図１ａ】
2011100533.tif 000003
【図１ｂ】
2011100533.tif 000004
【図１ｃ】
2011100533.tif 000005
【図１ｄ】
2011100533.tif 000006
【図１ｅ】
2011100533.tif 000007
【図２ａ】
2011100533.tif 000008
【図２ｂ】
2011100533.tif 000009
【図２ｃ】
2011100533.tif 000010
【図２ｄ】
2011100533.tif 000011
【図２ｅ】
2011100533.tif 000012
【図３】
2011100533.tif 000013
【図４ａ】
2011100533.tif 000014
【図４ｂ】
2011100533.tif 000015
【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図７】
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【図８】
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【図９】
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