(57)【要約】【課題】ＭＲＡＭを含む半導体装置において、ＭＲＡＭの特性を向上することができる技術を提供する。【解決手段】配線Ｌ３およびデジット配線ＤＬを形成した層間絶縁膜ＩＬ３の表面に対してプラズマ処理を実施する。まず、半導体基板１Ｓをチャンバ内に搬入し、窒素を含有する分子（アンモニアガス）と窒素を含有しない不活性分子（水素ガス、ヘリウム、アルゴン）とからなる混合ガスをチャンバ内に導入する。このとき、窒素を含有する分子の流量よりも窒素を含有しない不活性分子の流量が多い条件で、混合ガスを導入し、混合ガスをプラズマ化してプラズマ処理を実施する。【選択図】図３０
2011100775.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にＭＩＳＦＥＴを形成する工程と、
（ｂ）前記ＭＩＳＦＥＴの上方に第１層間絶縁膜を形成する工程と、
（ｃ）前記第１層間絶縁膜に第１溝を形成する工程と、
（ｄ）前記第１溝の側面および底面を覆う第１バリア導体膜を形成し、前記第１バリア導体膜上に前記第１溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第１溝内に第１配線を形成する工程と、
（ｅ）前記第１配線の表面と前記第１層間絶縁膜の表面に対して、窒素を含有する分子からなる第１ガスを使用して第１プラズマ処理を実施する工程と、
（ｆ）前記（ｅ）工程後、前記第１配線および前記第１層間絶縁膜上に銅の拡散を抑制する第１銅拡散防止膜を形成する工程と、
（ｇ）前記第１銅拡散防止膜上に第２層間絶縁膜を形成する工程と、
（ｈ）前記第２層間絶縁膜に第２溝を形成する工程と、
（ｉ）前記第２溝の側面および底面を覆うように、強磁性体膜を含む第２バリア導体膜を形成し、前記第２バリア導体膜上に前記第２溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第２溝内に第２配線を形成する工程と、
（ｊ）前記第２配線の表面と前記第２層間絶縁膜の表面に対して、窒素を含有する分子と窒素を含有しない不活性分子とからなる第２ガスを使用し、かつ、前記窒素を含有する分子の流量よりも前記窒素を含有しない不活性分子の流量が多い条件で、第２プラズマ処理を実施する工程と、
（ｋ）前記（ｊ）工程後、前記第２配線および前記第２層間絶縁膜上に銅の拡散を抑制する第２銅拡散防止膜を形成する工程と、
（ｌ）前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程と、
（ｍ）前記第３層間絶縁膜上に磁気抵抗素子を形成する工程とを備え、
前記第２配線は、前記第２配線に電流を流すことにより、前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を発生する機能を有する配線であることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記第２ガスに含まれる前記窒素を含有しない不活性分子は、水素ガス、ヘリウムガス、あるいは、アルゴンガスのいずれかから構成されていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法であって、
前記第１ガスに含まれる前記窒素を含有する分子は、アンモニアガスであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって、
前記（ｊ）工程において、前記窒素を含有しない不活性分子の流量に対する前記窒素を含有する分子の流量は、２％以下であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項２記載の半導体装置の製造方法であって、
前記第２プラズマ処理を実施する際のチャンバ内の温度は、前記第１プラズマ処理を実施する際のチャンバ内の温度よりも低いことを特徴とする半導体装置の製造方法。
【請求項６】
請求項２記載の半導体装置の製造方法であって、
前記第２プラズマ処理を実施する時間は、前記第１プラズマ処理を実施する時間よりも短いことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法であって、
前記第２バリア導体膜は、前記第２溝の側面および底面上に形成された窒化タンタル膜と、前記窒化タンタル膜上に形成された第１タンタル膜と、前記第１タンタル膜上に形成された前記強磁性体膜と、前記強磁性体膜上に形成された第２タンタル膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法であって、
前記強磁性体膜は、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法であって、
前記第１バリア導体膜は、タンタル膜、チタン膜、ルテニウム膜、タングステン膜、マンガン膜、あるいは、これらの窒化物膜や窒化珪化物膜のいずれかを含む膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
前記第１銅拡散防止膜および前記第２銅拡散防止膜は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜のいずれかを含む膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法であって、
前記第１層間絶縁膜および前記第２層間絶縁膜は、ＳｉＯＣ膜、ＨＳＱ膜、ＭＳＱ膜、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＦ膜のいずれかの膜を含むように形成されていることを特徴とする半導体装置の製造方法。
【請求項１２】
（ａ）半導体基板上にＭＩＳＦＥＴを形成する工程と、
（ｂ）前記ＭＩＳＦＥＴの上方に第１層間絶縁膜を形成する工程と、
（ｃ）前記第１層間絶縁膜に第１溝を形成する工程と、
（ｄ）前記第１溝の側面および底面を覆う第１バリア導体膜を形成し、前記第１バリア導体膜上に前記第１溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第１溝内に第１配線を形成する工程と、
（ｅ）前記第１配線の表面と前記第１層間絶縁膜の表面に対して、窒素を含有する分子からなる第１ガスを使用して第１プラズマ処理を実施する工程と、
（ｆ）前記（ｅ）工程後、前記第１配線および前記第１層間絶縁膜上に銅の拡散を抑制する第１銅拡散防止膜を形成する工程と、
（ｇ）前記第１銅拡散防止膜上に第２層間絶縁膜を形成する工程と、
（ｈ）前記第２層間絶縁膜に第２溝を形成する工程と、
（ｉ）前記第２溝の側面および底面を覆うように、強磁性体膜を含む第２バリア導体膜を形成し、前記第２バリア導体膜上に前記第２溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第２溝内に第２配線を形成する工程と、
（ｊ）前記第２配線の表面と前記第２層間絶縁膜の表面に対して、窒素を含有しない不活性分子からなる第２ガスを使用して、第２プラズマ処理を実施する工程と、
（ｋ）前記（ｊ）工程後、前記第２配線および前記第２層間絶縁膜上に銅の拡散を抑制する第２銅拡散防止膜を形成する工程と、
（ｌ）前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程と、
（ｍ）前記第３層間絶縁膜上に磁気抵抗素子を形成する工程とを備え、
前記第２配線は、前記第２配線に電流を流すことにより、前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を発生する機能を有する配線であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記第２ガスを構成する前記窒素を含有しない不活性分子は、水素ガスであることを特徴とする半導体装置の製造方法。
【請求項１４】
情報を記憶する磁気抵抗素子と、前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を、電流を流すことにより発生させるクラッド配線とを有する半導体装置の製造方法であって、
（ａ）半導体基板の上方に層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜に溝を形成する工程と、
（ｃ）前記溝の側面および底面を覆う膜であって強磁性体膜を含むバリア導体膜を形成し、前記バリア導体膜上に前記溝を埋め込むように銅を主体とする銅膜を形成することにより、前記溝内に前記クラッド配線を形成する工程と、
（ｄ）前記クラッド配線の表面と前記層間絶縁膜の表面に対して、窒素を含有する分子と窒素を含有しない不活性分子とからなるガスを使用し、かつ、前記窒素を含有する分子の流量よりも前記窒素を含有しない不活性分子の流量が多い条件で、プラズマ処理を実施する工程と、
（ｅ）前記（ｄ）工程後、前記クラッド配線および前記層間絶縁膜上に銅の拡散を抑制する銅拡散防止膜を形成する工程と、
（ｆ）前記銅拡散防止膜の上方に前記磁気抵抗素子を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
前記ガスに含まれる前記窒素を含有しない不活性分子は、水素ガス、ヘリウムガス、あるいは、アルゴンガスのいずれかから構成されていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法であって、
前記窒素を含有しない不活性分子の流量に対する前記窒素を含有する分子の流量は、２％以下であることを特徴とする半導体装置の製造方法。
【請求項１７】
（ａ）半導体基板上にＭＩＳＦＥＴを形成する工程と、
（ｂ）前記ＭＩＳＦＥＴの上方に第１層間絶縁膜を形成する工程と、
（ｃ）前記第１層間絶縁膜に第１溝を形成する工程と、
（ｄ）前記第１溝の側面および底面を覆う第１バリア導体膜を形成し、前記第１バリア導体膜上に前記第１溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第１溝内に第１配線を形成する工程と、
（ｅ）前記第１配線の表面と前記第１層間絶縁膜の表面に対して、窒素を含有する分子からなる第１ガスを使用して第１プラズマ処理を実施する工程と、
（ｆ）前記（ｅ）工程後、前記第１配線および前記第１層間絶縁膜上に銅の拡散を抑制する第１銅拡散防止膜を形成する工程と、
（ｇ）前記第１銅拡散防止膜上に第２層間絶縁膜を形成する工程と、
（ｈ）前記第２層間絶縁膜に第２溝を形成する工程と、
（ｉ）前記第２溝の側面および底面を覆うように、強磁性体膜を含む第２バリア導体膜を形成し、前記第２バリア導体膜上に前記第２溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第２溝内に第２配線を形成する工程と、
（ｊ）前記第２配線の表面と前記第２層間絶縁膜の表面に対して、窒素を含有する分子と窒素を含有しない不活性分子とからなる第２ガスを使用し、かつ、前記窒素を含有する分子の流量よりも前記窒素を含有しない不活性分子の流量が多い条件で、第２プラズマ処理を実施する工程と、
（ｋ）前記（ｊ）工程後、前記第２配線および前記第２層間絶縁膜上に銅の拡散を抑制する第２銅拡散防止膜を形成する工程と、
（ｌ）前記第２銅拡散防止膜上に直接接触するように磁気抵抗素子を形成する工程とを備え、
前記第２配線は、前記第２配線に電流を流すことにより、前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を発生する機能を有する配線であることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法であって、
前記第２ガスに含まれる前記窒素を含有しない不活性分子は、水素ガス、ヘリウムガス、あるいは、アルゴンガスのいずれかから構成されていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法であって、
前記第１ガスに含まれる前記窒素を含有する分子は、アンモニアガスであることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法であって、
前記（ｊ）工程において、前記窒素を含有しない不活性分子の流量に対する前記窒素を含有する分子の流量は、２％以下であることを特徴とする半導体装置の製造方法。
【請求項２１】
（ａ）半導体基板の上方に形成された溝を有する層間絶縁膜と、
（ｂ）情報を記憶する磁気抵抗素子と、
（ｃ）前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を、電流を流すことにより発生させる機能を有し、かつ、強磁性体膜を含むバリア導体膜と銅を主成分とする銅膜とを前記層間絶縁膜に形成された前記溝に埋め込むように構成されたクラッド配線と、
（ｄ）前記クラッド配線上に形成された銅拡散防止膜とを備え、
前記銅拡散防止膜上に直接接触するように前記磁気抵抗素子が形成されていることを特徴とする半導体装置。
【請求項２２】
請求項２１記載の半導体装置であって、
前記磁気抵抗素子は、
（ｂ１）前記銅拡散防止膜上に直接接触するように形成された下部電極と、
（ｂ２）前記下部電極上に形成され、磁化の方向が固定されている固定層と、
（ｂ３）前記固定層上に形成されたトンネル絶縁膜と、
（ｂ４）前記トンネル絶縁膜上に形成され、磁化の方向を変えることが可能な記録層とを有し、
前記固定層の磁化の方向と前記記録層の磁化の方向が平行となっている場合の抵抗値と、前記固定層の磁化の方向と前記記録層の磁化の方向が反平行となっている場合の抵抗値が異なることを利用して、前記磁気抵抗素子に情報を記憶することを特徴とする半導体装置。
【請求項２３】
請求項２２記載の半導体装置であって、
前記バリア導体膜は、前記溝の側面および底面上に形成された窒化タンタル膜と、前記窒化タンタル膜上に形成された第１タンタル膜と、前記第１タンタル膜上に形成された前記強磁性体膜と、前記強磁性体膜上に形成された第２タンタル膜から形成されていることを特徴とする半導体装置。
【請求項２４】
請求項２３記載の半導体装置であって、
前記強磁性体膜は、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されていることを特徴とする半導体装置。
【請求項２５】
請求項２４記載の半導体装置であって、
前記銅拡散防止膜は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜のいずれかを含む膜から形成されていることを特徴とする半導体装置。
【請求項２６】
請求項２５記載の半導体装置であって、
前記層間絶縁膜は、ＳｉＯＣ膜、ＨＳＱ膜、ＭＳＱ膜、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＦ膜のいずれかの膜を含むように形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＭＲＡＭ（Magnetic Random Access Memory）を含む半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００６−１６５３８８号公報（特許文献１）には、多層配線工程において、低誘電率膜の表面に形成される変質層に起因した埋め込み不良やリソグラフィの解像不良を抑制する技術が記載されている。具体的に、シリコン基板上の低誘電率膜に下層バリアメタル膜および下層金属膜を埋め込んで下層配線を形成する。そして、アルゴンを使用したプラズマ処理により低誘電率膜の表面に所定厚さのダメージ層を形成する。次に、ダメージ層を除去した後、低誘電率膜の表面に露出する変質層を改質する。この変質層の改質は、水素またはヘリウムを使用したプラズマ処理によって行なわれる。その後、下層配線の表面および改質した低誘電率膜の表面上に第１ライナ膜を形成するとしている。
【０００３】
特開２００３−１４２５８０号公報（特許文献２）には、銅配線層の突起の発生を防止し、かつ、銅の拡散を防止することを目的とする技術が記載されている。具体的には、まず、半導体基板の上方に形成された銅配線層の表面をアンモニアガス、窒素と水素との混合ガス、ＣＦ４ガス、Ｃ２Ｆ６ガス、および、ＮＦ３ガスの群から選択されるガスのプラズマに曝す工程を有する。そして、銅配線層の表面をアンモニアガス、エチレンジアミンガス、β−ジケトンガス、アンモニアガスと炭化水素系ガスとの混合ガス、および、窒素ガスと炭化水素系ガスとの混合ガスの群から選択されるガス雰囲気、または、プラズマに曝す工程を有する。その後、銅配線層の上に銅拡散防止絶縁膜を形成する工程を有するとしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１６５３８８号公報
【特許文献２】特開２００３−１４２５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭデバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数のメモリセルを用いて不揮発性のデータ記憶を行ない、かつ、メモリセルのそれぞれに対してランダムアクセスが可能な不揮発性記憶装置である。
【０００６】
一般的に、ＭＲＡＭデバイスのメモリセル（磁気記憶素子）は、磁化方向が固定された強磁性層からなる固定層（ピン層）と、外部磁界に応じて、その磁化方向が変化する強磁性層からなる記録層（フリー層）とが、非磁性層を介して配置されたスピンバルブ（Spin Valve）構造の磁気抵抗素子を含んでいる。そして、このスピンバルブ構造の磁気抵抗素子は、記録層の磁化方向の変化に応じて電気抵抗が変化するので、この磁気抵抗素子の電気抵抗の変化に応じてデータを記憶することで磁気抵抗素子をメモリとして動作させることができる。
【０００７】
言い換えれば、ＭＲＡＭデバイスのメモリセルは、磁性膜からなる固定層と記録層の間に極めて薄いトンネル絶縁膜が配置されている。この固定層と記録層の間にトンネル絶縁膜を介在させた構造は、磁気トンネル接合構造と呼ばれる。この磁気トンネル接合構造は、ＴＭＲ（Tunneling Magneto Resistance）と呼ばれる磁気抵抗素子から構成される。
【０００８】
磁気抵抗素子において、固定層での磁化方向は、一定の方向に固定される。一方、記録層での磁化方向は外部からの磁界により制御可能となっている。固定層の磁化方向と記録層の磁化方向が同じ方向を向いた平行状態である場合、磁気抵抗素子の固定層と記録層間を流れる電流の抵抗値が低くなる。逆に、固定層の磁化方向と記録層の磁化方向が反対方向を向いた反平行状態の場合、磁気抵抗素子の固定層と記録層間を流れる電流の抵抗値は高くなる。したがって、磁化方向の平行状態または反平行状態をデジタル値の「０」または「１」に関連づけて、抵抗値の変化を読み取ることにより、メモリとして動作させることができる。
【０００９】
上述したＭＲＡＭでは、メモリセルを選択するために半導体基板上に形成されたＭＩＳＦＥＴと、情報を記憶する磁気記憶素子とを有しており、ＭＩＳＦＥＴと磁気抵抗素子とは多層配線で接続されている。特に、ＭＩＳＦＥＴは半導体基板上に形成されており、磁気抵抗素子は多層配線層に形成されている。例えば、磁気抵抗素子は、下部電極と、下部電極上に形成された固定層と、固定層上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された記録層と、記録層上に形成された上部電極から構成されている。そして、磁気抵抗素子の下部電極は、多層配線を介して半導体基板上に形成されているＭＩＳＦＥＴに接続されており、磁気抵抗素子の上部電極は、ビット線と接続されている。さらに、磁気抵抗素子の下部電極の下方には、磁気抵抗素子に記憶されている情報を書き換えるため、電流を流すことにより磁場を発生させるデジット配線が形成されている。このように構成されているＭＲＡＭでは、デジット配線とビット線に電流を流すことにより発生する合成磁場により、磁気抵抗素子の記録層の磁化方向を変化させて、磁気抵抗素子に記憶されている情報を書き換えることができる。
【００１０】
ここで、ＭＲＡＭを構成する多層配線は、例えば、銅配線から形成されている。つまり、ＭＲＡＭに限らず半導体装置では、近年、アルミニウムより低い抵抗値を有する銅が配線材料として使用されるようになってきており、この銅を加工して配線を形成する技術としてダマシン（Damascene）と呼ばれる配線形成技術が検討されている。このダマシン法は、シングルダマシン（Single-Damascene）法とデュアルダマシン（Dual-Damascene）法とに大別できる。
【００１１】
シングルダマシン法は、例えば絶縁膜に配線溝を形成した後、その絶縁膜上および配線溝内に配線形成用の銅膜を堆積し、さらに、この銅膜を、例えば化学的機械的研磨法（ＣＭＰ；Chemical  Mechanical  Polishing）によって配線溝内にのみ残るように研磨することにより、配線溝内に埋め込み配線を形成する方法である。
【００１２】
また、デュアルダマシン法は、絶縁膜に配線溝および下層配線との接続を行うための接続孔を形成した後、その絶縁膜上、配線溝および接続孔内に配線形成用の銅膜を堆積し、さらに、堆積した銅膜をＣＭＰによって配線溝および接続孔内にのみ残るように研磨することにより、配線溝および接続孔内に埋め込み配線を形成する方法である。
【００１３】
このように半導体装置の配線を銅配線から構成することにより、配線の低抵抗化を実現することができ、配線を伝達する信号の遅延を防止することができる。特に、低抵抗な銅配線を使用する半導体装置では、さらに信号の遅延を防止するために、層間絶縁膜に酸化シリコン膜よりも低誘電率の低誘電率膜が使用される。すなわち、信号の遅延を抑制するには、配線の低抵抗化と配線間の寄生容量の低減することが有用であるため、配線に低抵抗な銅配線を使用し、かつ、層間絶縁膜に低誘電率膜を使用することが検討されている。
【００１４】
銅配線は上述したようにダマシン法で形成されるが、銅配線を構成する銅原子は、シリコンや酸化シリコン中を移動しやすい性質を有している。このため、銅配線を直接、酸化シリコン膜からなる層間絶縁膜に埋め込むように形成すると、銅原子が熱処理などによって層間絶縁膜やＭＩＳＦＥＴが形成されている半導体基板へ容易に拡散し、ＭＩＳＦＥＴの電気的特性や層間絶縁膜の絶縁特性を劣化させることになる。このため、通常、層間絶縁膜に形成した溝の側面および底面にタンタルや窒化タンタルからなるバリア導体膜を形成し、このバリア導体膜を介して溝に埋め込むように銅膜が形成される。このように構成することにより、銅膜を構成する銅原子はバリア導体膜によって層間絶縁膜や半導体基板への拡散が抑制される。同様に、銅配線の上部には銅の拡散を防止するバリア絶縁膜（ライナー膜）が形成される。つまり、銅配線の上部には、例えば、窒化シリコン膜からなるバリア絶縁膜を形成して、銅配線の上部からの銅原子の拡散を抑制している。このとき、銅配線の表面とバリア絶縁膜との密着性を向上する観点から、銅配線を形成した後、銅配線の表面に対して、アンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を実施し、その後、銅配線上にバリア絶縁膜を形成している。
【００１５】
ここで、ＭＲＡＭでは、消費電力の低減と性能の向上を図るため、メモリセルの書き換え電流の低減と、メモリセル間の書き換え電流のばらつきの低減が求められている。具体的に、メモリセルの書き換え電流の低減を実現するためには、以下に示す手段が考えられる。第１の手段は、磁気抵抗素子とデジット配線との間の距離を短くすることである。このように構成することにより、磁気抵抗素子に供給する磁場を小さくすることなく、デジット配線を流れる電流を低減することができる。すなわち、デジット配線を流れる電流により磁場が発生するが、この磁場は、デジット配線を流れる電流の大きさが大きいほど大きくなるとともに、デジット配線に近い場所ほど大きくなる。したがって、デジット配線と磁気抵抗素子との間の距離を短くすれば、デジット配線を流れる電流を小さくしても、磁気抵抗素子に記憶されている情報の書き換えに必要な磁場の大きさを確保することができる。この結果、磁気抵抗素子の書き換え電流（デジット配線を流れる電流）を低減することができる。
【００１６】
続いて、メモリセルの書き換え電流を低減する第２の手段は、デジット配線の構造を工夫することである。具体的に、デジット配線をクラッド配線構造とすることで、デジット配線を流れる電流によって発生した磁場を効率よく磁気抵抗素子に供給することができるのである。ここでいうクラッド配線とは、通常の銅配線と同様に、層間絶縁膜に形成された溝の側面および底面にバリア導体膜を形成し、このバリア導体膜上で溝を埋め込むように銅を主体とする銅膜を形成する構造をしているが、バリア導体膜が透磁率の高い強磁性体膜を含むように構成している点に特徴がある。このようにバリア導体膜が強磁性体膜を含むように構成されると、発生する磁場が強磁性体膜の内部に沿って通過する結果、通常、デジット配線（クラッド配線）を中心として同心円上に発生する磁場を、強磁性体膜の影響により、デジット配線の上部に配置されている磁気抵抗素子へ集中的に集めることができる。このことは、デジット配線に電流を流すことにより発生した磁場を効率よく磁気抵抗素子に供給できることを意味している。すなわち、デジット配線を流れる書き換え電流を低減しても、デジット配線をクラッド配線構造とすることにより、磁場の利用効率が上昇する結果、磁気抵抗素子に記憶されている情報の書き換えに必要な磁場の大きさを確保することができるのである。
【００１７】
以上のように、ＭＲＡＭにおいては、磁気抵抗素子とデジット配線との間の距離を短くするとともに、デジット配線をクラッド配線構造とすることにより、書き換え電流の低減を図ることができる。
【００１８】
ＭＲＡＭにおけるデジット配線も、バリア導体膜に強磁性体膜を含む点が通常の銅配線と相違するが、基本的にデジット配線の形成方法は、通常の銅配線の形成方法と同様の方法を適用できると考えられる。したがって、ＭＲＡＭにおけるデジット配線を形成した後、デジット配線の表面とバリア絶縁膜との密着性を向上する観点から、デジット配線の表面に対して、アンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を実施し、その後、デジット配線上にバリア絶縁膜を形成することが考えられる。
【００１９】
しかし、デジット配線の表面に対して、アンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を実施すると以下に示すような問題点が生じる。この問題点について説明する。
【００２０】
まず、上述したプラズマ処理は、チャンバ内の温度を約４００℃程度にして実施される。このときの熱処理によって、デジット配線（銅配線）を構成する銅原子が配線中で移動しやすくなり、粒界近傍で突起状の析出物（以下、ヒロックという）が発生しやすくなる。このようなヒロックが発生する場合、デジット配線と磁気抵抗素子との間の距離を充分に確保する必要が生じる。具体的には、デジット配線の上部にヒロックが発生すると、ヒロックが発生したデジット配線上にバリア絶縁膜を形成し、このバリア絶縁膜上に層間絶縁膜が形成されることになる。このとき、デジット配線と同層で他の銅配線も形成され、これらの銅配線に接続するビアを形成するため、バリア絶縁膜上に形成されている層間絶縁膜の表面をＣＭＰ（Chemical Mechanical Polishing）処理で平坦化する。このＣＭＰ処理によって、デジット配線上に形成されているヒロックが露出し、この露出したヒロックから銅膜が溶解してデジット配線中に空洞欠陥が生じる。すると、空洞欠陥が生じたデジット配線上に磁気抵抗素子の下部電極が形成されることになる。この場合、空洞欠陥が生じたデジット配線の表面の凹凸（ラフネス）を反映して磁気抵抗素子の下部電極が形成され、この下部電極上に固定層を介して配置されるトンネル絶縁膜もデジット配線の凹凸が反映されてしまう。この結果、トンネル絶縁膜の均一性が劣化して磁気抵抗素子の抵抗値が変動してしまい、ＭＲＡＭの書き換え特性や読み出し特性が劣化してしまう。
【００２１】
このことから、デジット配線の表面に対して、アンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を実施する場合、デジット配線上にヒロックが発生することを考慮して、バリア絶縁膜上に形成される層間絶縁膜を厚くする必要がある。つまり、層間絶縁膜を厚くすることにより、層間絶縁膜に対してＣＭＰ処理を実施してもヒロックが露出しないようにする必要がある。このことは、デジット配線と層間絶縁膜上に形成される磁気抵抗素子との間の距離が大きくなることを意味し、デジット配線を流れる書き換え電流の低減を図ることができなくなることを意味する。
【００２２】
さらに、デジット配線をクラッド配線から構成する場合には、上述したアンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理によって、メモリセル間で書き換え電流にばらつきが生じる問題点も発生する。例えば、クラッド配線構造の一例として、バリア導体膜に含まれる強磁性体膜をＮｉＦｅ合金から形成する場合、上述したアンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理により、ＮｉＦｅ合金の一部が窒化され、例えば、強磁性体膜がＮｉＦｅ合金とＮｉＦｅＮ合金が混在することになる。このＮｉＦｅＮ合金が形成される割合は、通常、複数のデジット配線ごとに異なると考えられる。このため、複数のデジット配線に同じ書き換え電流を流しても、デジット配線（クラッド配線）中の強磁性体膜の窒化されている割合が異なることから、各メモリセルに供給される磁場も異なることになる。このことは、各メモリセルに記憶されている情報を書き換えるために必要な磁場を与えるために、各デジット配線に流す書き換え電流が異なることを意味する。つまり、複数のメモリセル間で書き換え電流にばらつきが生じてしまうのである。
【００２３】
このように、通常の銅配線を形成した後、銅配線とバリア絶縁膜との密着性を向上させるために行なわれるアンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を、そのまま、クラッド配線構造をしているデジット配線に適用する場合、ＭＲＡＭの書き換え電流の低減だけでなく、書き換え電流のメモリセル間でのばらつきを抑制することも困難になる問題点が発生することを本発明者は見出した。
【００２４】
本発明の目的は、ＭＲＡＭを含む半導体装置において、ＭＲＡＭの特性を向上することができる技術を提供することにある。
【００２５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２７】
代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板上にＭＩＳＦＥＴを形成する工程と、（ｂ）前記ＭＩＳＦＥＴの上方に第１層間絶縁膜を形成する工程と、（ｃ）前記第１層間絶縁膜に第１溝を形成する工程とを有する。そして、（ｄ）前記第１溝の側面および底面を覆う第１バリア導体膜を形成し、前記第１バリア導体膜上に前記第１溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第１溝内に第１配線を形成する工程と、（ｅ）前記第１配線の表面と前記第１層間絶縁膜の表面に対して、窒素を含有する分子からなる第１ガスを使用して第１プラズマ処理を実施する工程とを有する。さらに、（ｆ）前記（ｅ）工程後、前記第１配線および前記第１層間絶縁膜上に銅の拡散を抑制する第１銅拡散防止膜を形成する工程と、（ｇ）前記第１銅拡散防止膜上に第２層間絶縁膜を形成する工程と、（ｈ）前記第２層間絶縁膜に第２溝を形成する工程とを有する。次に、（ｉ）前記第２溝の側面および底面を覆うように、強磁性体膜を含む第２バリア導体膜を形成し、前記第２バリア導体膜上に前記第２溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第２溝内に第２配線を形成する工程と、（ｊ）前記第２配線の表面と前記第２層間絶縁膜の表面に対して、窒素を含有する分子と窒素を含有しない不活性分子とからなる第２ガスを使用し、かつ、前記窒素を含有する分子の流量よりも前記窒素を含有しない不活性分子の流量が多い条件で、第２プラズマ処理を実施する工程とを有する。続いて、（ｋ）前記（ｊ）工程後、前記第２配線および前記第２層間絶縁膜上に銅の拡散を抑制する第２銅拡散防止膜を形成する工程と、（ｌ）前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程と、（ｍ）前記第３層間絶縁膜上に磁気抵抗素子を形成する工程とを備える。ここで、前記第２配線は、前記第２配線に電流を流すことにより、前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を発生する機能を有する配線であることを特徴とするものである。
【００２８】
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板上にＭＩＳＦＥＴを形成する工程と、（ｂ）前記ＭＩＳＦＥＴの上方に第１層間絶縁膜を形成する工程と、（ｃ）前記第１層間絶縁膜に第１溝を形成する工程とを有する。そして、（ｄ）前記第１溝の側面および底面を覆う第１バリア導体膜を形成し、前記第１バリア導体膜上に前記第１溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第１溝内に第１配線を形成する工程と、（ｅ）前記第１配線の表面と前記第１層間絶縁膜の表面に対して、窒素を含有する分子からなる第１ガスを使用して第１プラズマ処理を実施する工程とを有する。さらに、（ｆ）前記（ｅ）工程後、前記第１配線および前記第１層間絶縁膜上に銅の拡散を抑制する第１銅拡散防止膜を形成する工程と、（ｇ）前記第１銅拡散防止膜上に第２層間絶縁膜を形成する工程と、（ｈ）前記第２層間絶縁膜に第２溝を形成する工程とを有する。次に、（ｉ）前記第２溝の側面および底面を覆うように、強磁性体膜を含む第２バリア導体膜を形成し、前記第２バリア導体膜上に前記第２溝を埋め込むように銅を主体とする銅膜を形成することにより、前記第２溝内に第２配線を形成する工程とを有する。続いて、（ｊ）前記第２配線の表面と前記第２層間絶縁膜の表面に対して、窒素を含有する分子と窒素を含有しない不活性分子とからなる第２ガスを使用し、かつ、前記窒素を含有する分子の流量よりも前記窒素を含有しない不活性分子の流量が多い条件で、第２プラズマ処理を実施する工程とを有する。さらに、（ｋ）前記（ｊ）工程後、前記第２配線および前記第２層間絶縁膜上に銅の拡散を抑制する第２銅拡散防止膜を形成する工程と、（ｌ）前記第２銅拡散防止膜上に直接接触するように磁気抵抗素子を形成する工程とを備える。ここで、前記第２配線は、前記第２配線に電流を流すことにより、前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を発生する機能を有する配線であることを特徴とするものである。
【００２９】
また、代表的な実施の形態による半導体装置は、（ａ）半導体基板の上方に形成された溝を有する層間絶縁膜と、（ｂ）情報を記憶する磁気抵抗素子とを備える。そして、（ｃ）前記磁気抵抗素子に記憶されている情報を書き換えるための磁場の一部を、電流を流すことにより発生させる機能を有し、強磁性体膜を含むバリア導体膜と銅を主成分とする銅膜とを前記層間絶縁膜に形成された前記溝に埋め込むように構成されたクラッド配線とを備える。さらに、（ｄ）前記クラッド配線上に形成された銅拡散防止膜とを備える。ここで、前記銅拡散防止膜上に直接接触するように前記磁気抵抗素子が形成されていることを特徴とするものである。
【発明の効果】
【００３０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３１】
ＭＲＡＭを含む半導体装置において、ＭＲＡＭの特性を向上することができる。
【図面の簡単な説明】
【００３２】
【図１】実施の形態１における半導体チップのレイアウト例を示す図である。
【図２】ＭＲＡＭの回路構成を示す回路ブロック図である。
【図３】実施の形態１における半導体装置の構成を示す断面図である。
【図４】デジット配線が強磁性体膜を含まないように構成されている場合において、デジット配線を流れる電流によって発生する磁場を模式的に示す図である。
【図５】デジット配線が強磁性体膜を含むように構成されている場合において、デジット配線を流れる電流によって発生する磁場を模式的に示す図である。
【図６】従来技術の課題を説明する断面図である。
【図７】図６に続く従来技術の課題を説明する断面図である。
【図８】図７に続く従来技術の課題を説明する断面図である。
【図９】図８に続く従来技術の課題を説明する断面図である。
【図１０】図９に続く従来技術の課題を説明する断面図である。
【図１１】図１０に続く従来技術の課題を説明する断面図である。
【図１２】図１１に続く従来技術の課題を説明する断面図である。
【図１３】図１２に続く従来技術の課題を説明する断面図である。
【図１４】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】図３７に続く半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】図４２に続く半導体装置の製造工程を示す断面図である。
【図４４】実施の形態２における半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００３３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００３４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００３５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００３６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３７】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００３８】
（実施の形態１）
図１は本実施の形態１における半導体チップのレイアウト例を示す平面図である。図１に示すように、本実施の形態１における半導体チップＣＨＰには、ＣＰＵ（中央演算処理装置、マイクロプロセッサユニット）１、ＭＲＡＭ（メモリユニット）２、周辺回路３、パワーライン４が形成されている。そして、半導体チップＣＨＰの周辺部には、これらの回路と外部回路とを接続するための入出力用外部端子であるパッドＰＤが形成されている。
【００３９】
ＣＰＵ（回路）１は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）には、半導体チップＣＨＰに形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００４０】
ＭＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、例えば、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類があるが、本実施の形態１では次世代デバイスであるＭＲＡＭを使用している。ＭＲＡＭ２は、磁気を利用した記憶素子であり、電子のスピンをメモリ素子として使用している。ＭＲＡＭ２の構造はＤＲＡＭと似ており、ＤＲＡＭにおけるキャパシタを磁気トンネル接合素子に置き換えたような構造をしている。ＭＲＡＭ２は、記憶に磁化状態を使用しているため不揮発性メモリであり、ＤＲＡＭなどとは相違して電源を切っても記憶状態が保持されるという特徴がある。さらに、ＭＲＡＭ２は、ＳＲＡＭと同様に高速なランダムアクセス機能（数ナノ秒）を有している。つまり、ＭＲＡＭ２は、不揮発性メモリとして機能するだけでなく高速なランダムアクセス機能も有しているメモリ素子ということになる。
【００４１】
周辺回路３は、ＣＰＵ１およびＭＲＡＭ２とともにシステムを構成するための回路であり、例えば、電源回路、クロック回路やリセット回路などから構成されている。この周辺回路３には、デジタル信号の処理を行なうデジタル回路やアナログ信号を処理するアナログ回路を含んでいる。アナログ回路は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば、増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００４２】
パワーライン４は、ＣＰＵ１、ＭＲＡＭ２および周辺回路３を動作させるための電圧を供給するラインであり、電源ラインやグランドラインから構成されている。ＣＰＵ１、ＭＲＡＭ２および周辺回路３は、このパワーライン４と直接的あるいは間接的に接続されており、パワーライン４からの電源供給によって動作できるようになっている。
【００４３】
パッドＰＤは、半導体チップＣＨＰの外部に接続される機器（回路）との入出力を行なうための外部接続端子として機能する。このパッドＰＤを介して半導体チップＣＨＰに形成されているＣＰＵ１などに入力信号が入力されたり、ＣＰＵ１からの出力信号がこのパッドＰＤを介して半導体チップＣＨＰの外部に接続されている機器（回路）に出力されるようになっている。
【００４４】
図１において、複数のパッドＰＤは、半導体チップＣＨＰの周辺部に沿って配置されており、この複数のパッドＰＤに近接してパワーライン４が配置されている。パワーライン４の内側領域にはＣＰＵ１、ＭＲＡＭ２および周辺回路３が配置されている。つまり、ＣＰＵ１、ＭＲＡＭ２および周辺回路３は、パワーライン４で囲まれた半導体チップＣＨＰの中央領域に配置されている。
【００４５】
続いて、ＭＲＡＭ２の内部構成について説明する。図２は、ＭＲＡＭ２の回路構成を示す図である。図２において、ＭＲＡＭ２は、外部からの制御信号およびアドレス信号に基づいて、特定のメモリセルにランダムアクセスを行ない、その後、アクセスした特定のメモリセルに対して、入力データＤｉｎの書き込みや出力データＤｏｕｔの読み出しを実行するように構成されている。以下に、この機能を実現する回路構成について説明する。
【００４６】
図２において、ＭＲＡＭ２は、行方向（横方向）にｎ行、列方向に（縦方向）にｍ列のようにマトリクス状に複数のメモリセルＭＣが配置されている。つまり、ＭＲＡＭ２は、行列状に配置された複数のメモリセルＭＣからなるメモリセルアレイを構成している。
【００４７】
メモリセルアレイの行に沿って、ワード線ＷＬ１〜ＷＬｍと、ソース線ＳＬ１〜ＳＬｍが互いに並行して延在するように配置されている。さらに、メモリセルアレイの行に沿って、デジット線ＤＬ１〜ＤＬｍも並行して配置されている。一方、メモリセルアレイの列に沿って、ビット線ＢＬ１〜ＢＬｎが互いに並行して延在するように配置されている。すなわち、ＭＲＡＭ２を構成するメモリセルアレイにおいては、横方向（行方向）にワード線ＷＬ１〜ＷＬｍと、ソース線ＳＬ１〜ＳＬｍおよびデジッド線ＤＬ１〜ＤＬｍが並行して配置される一方、横方向と直交する縦方向（列方向）にビット線ＢＬ１〜ＢＬｎが配置されている。
【００４８】
次に、メモリセルアレイの行列状の交点にはそれぞれ各メモリセルＭＣが形成されている。各メモリセルＭＣは、磁気トンネル接合構造をした磁気抵抗素子（磁気トンネル接合素子、磁気記憶素子）ＴＭＲと、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなるアクセストランジスタＡＴＲとを有している。磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとは、磁気抵抗素子ＴＭＲを流れるトンネル電流の経路と、アクセストランジスタＡＴＲを流れるチャネル電流の経路とが直列接続されるように連結されている。具体的に、各メモリセルＭＣでは、アクセストランジスタＡＴＲのドレイン領域と磁気抵抗素子ＴＭＲが接続されるように構成されている。
【００４９】
各メモリセルＭＣにおいて、アクセストランジスタＡＴＲのソース領域は、メモリセルアレイを構成するソース線（ソース線ＳＬ１〜ＳＬｍのいずれか）に接続されている。そして、アクセストランジスタＡＴＲのドレイン領域は、磁気抵抗素子ＴＭＲの一端に接続され、この磁気抵抗素子ＴＭＲの他端はメモリセルアレイを構成するビット線（ビット線ＢＬ１〜ＢＬｎのいずれか）に接続されている。さらに、アクセストランジスタＡＴＲのゲート電極は、メモリセルアレイを構成するワード線（ワード線ＷＬ１〜ＷＬｍのいずれか）に接続されている。
【００５０】
続いて、ＭＲＡＭ２は、ワード線ＷＬ１〜ＷＬｍと接続されているワード線ドライバ帯ＷＤを有している。このワード線ドライバ帯ＷＤは、データの読み出し時（データアクセス時とも称される）において、列選択結果に応じ、データアクセスの対象となる特定のメモリセルＭＣに対応するワード線（ワード線ＷＬ１〜ＷＬｍのいずれか）を選択的に活性化する機能を有している。
【００５１】
さらに、ＭＲＡＭ２は、読み出しデータを伝達するためのデータ線ＤＷと、書き込みデータを伝達するための書き込みビット線ＷＢＬと、読み出しソース線ＲＳＬと、カラムデコーダＣＤ１、ＣＤ２と、データ書込回路ＤＷＣと、データ読出回路ＤＲＣとを有している。
【００５２】
読み出しソース線ＲＳＬは、ソース線ＳＬ１〜ＳＬｍのそれぞれとデータ読出回路ＤＲＣとを電気的に接続している。データ線ＤＷは、ビット線ＢＬ１〜ＢＬｎと選択トランジスタを介して接続されており、ビット線ＢＬ１〜ＢＬｎとデータ書込回路ＤＷＣとを電気的に接続している。書き込みビット線ＷＢＬは、デジット線ＤＬ１〜ＤＬｍと選択トランジスタを介して接続されており、デジット線ＤＬ１〜ＤＬｍとデータ書込回路ＤＷＣとを電気的に接続している。
【００５３】
データ書込回路ＤＷＣは、外部からライトイネーブル信号ＷＥおよび入力データＤｉｎを入力すると、データ線ＤＷおよび書き込みビット線ＷＢＬに所定の電圧を印加する機能を有している。データ読出回路ＤＲＣは、外部からリードイネーブル信号ＲＥを入力すると、読み出しソース線ＲＳＬ上の電圧をセンスアンプで増幅し、図示しない参照抵抗の電圧値と比較する。そして、この比較結果に基づいて出力データＤｏｕｔを出力する機能を有している。
【００５４】
また、ＭＲＡＭ２は、メモリセルアレイのそれぞれの列に対応して選択トランジスタを有しており、この選択トランジスタのゲート電極がゲート電極ＣＳＧ１〜ＣＳＧｎで示されている。同様に、ＭＲＡＭ２は、メモリセルアレイのそれぞれの行に対応して選択トランジスタを有しており、この選択トランジスタのゲート電極がゲート電極ＷＣＳＧ１〜ＷＣＳＧｍで示されている。
【００５５】
カラムデコーダＣＤ１は、カラムアドレスＣＡをデコードした結果、この結果に基づいて、データ書き込み時およびデータ読み出し時のそれぞれにおいて、ゲート電極ＣＳＧ１〜ＣＳＧｎを選択的に活性化する機能を有している。活性化されたゲート電極（ＣＳＧ１〜ＣＳＧｎのいずれか）は、データ線ＤＷを、対応するビット線（ビット線ＢＬ１〜ＢＬｎのいずれか）と電気的に接続する機能を有している。
【００５６】
同様に、カラムデコーダＣＤ２は、カラムアドレスＣＡをデコードした結果、この結果に基づいて、データ書き込み時およびデータ読み出し時のそれぞれにおいて、ゲート電極ＷＣＳＧ１〜ＷＣＳＧｍを選択的に活性化する機能を有している。活性化されたゲート電極（ＷＣＳＧ１〜ＷＣＳＧｍのいずれか）は、書き込みビット線ＷＢＬを、対応するデジット線（デジット線ＤＬ１〜ＤＬｍのいずれか）と電気的に接続する機能を有している。
【００５７】
本実施の形態１におけるＭＲＡＭ２の回路は上記のように構成されており、以下では、ＭＲＡＭ２のメモリセルの構造について説明する。
【００５８】
図３は、ＭＲＡＭ２を構成するメモリセルの構成を示す断面図である。図３において、ＭＲＡＭ２を構成するメモリセルは、半導体基板１Ｓ上に形成されたアクセストランジスタＡＴＲと、このアクセストランジスタＡＴＲの上部に形成された多層配線と、多層配線が形成された配線層に形成されている磁気抵抗素子ＴＭＲとを備えている。
【００５９】
まず、半導体基板１Ｓに形成されているアクセストランジスタＡＴＲの構成について説明する。図３に示すように、半導体基板１Ｓの表面（主面）には、複数の素子分離領域ＳＴＩが形成されており、これらの素子分離領域ＳＴＩで区画された活性領域にｐ型ウェルＰＷＬが形成されている。ｐ型ウェルＰＷＬは、半導体基板１Ｓにボロンなどのｐ型不純物を導入して形成されたｐ型半導体領域である。
【００６０】
このｐ型ウェルＰＷＬ上には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇは、例えば、ポリシリコン膜ＰＦとコバルトシリサイド膜ＣＳの積層膜から形成されている。このコバルトシリサイド膜ＣＳは、ゲート電極Ｇのゲート抵抗を低減するために形成されている。
【００６１】
ゲート電極Ｇの両側の側壁にはサイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜と窒化シリコン膜の積層膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜から形成することもできる。
【００６２】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸが形成されている。そして、浅いｎ型不純物拡散領域ＥＸの外側に深いｎ型不純物拡散領域ＮＲが形成され、この深いｎ型不純物拡散領域ＮＲの表面にコバルトシリサイド膜ＣＳが形成されている。
【００６３】
サイドウォールＳＷは、アクセストランジスタＡＴＲの半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、アクセストランジスタのソース領域およびドレイン領域は、浅いｎ型不純物拡散領域ＥＸと深いｎ型不純物拡散領域ＮＲとコバルトシリサイド膜ＣＳより形成されている。このとき、浅いｎ型不純物拡散領域ＥＸの不純物濃度は、深いｎ型不純物拡散領域ＮＲの不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｎ型不純物拡散領域ＥＸとすることにより、ゲート電極Ｇの端部下における電界集中を抑制できる。
【００６４】
以上のようにして、アクセストランジスタＡＴＲが形成されており、このアクセストランジスタＡＴＲの上部には多層配線が形成されている。以下に、多層配線の構成について説明する。図３に示すように、アクセストランジスタＡＴＲを形成した半導体基板１Ｓ上には、アクセストランジスタＡＴＲを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。そして、このコンタクト層間絶縁膜ＣＩＬを貫通して、アクセストランジスタＡＴＲのドレイン領域に達するプラグＰＬＧ１が形成されている。このプラグＰＬＧ１は、例えば、チタン／窒化チタン膜（以下、チタン／窒化チタン膜はチタンとこのチタン上に設けられた窒化チタンで形成される膜を示す）よりなるバリア導体膜ＢＣＦ１と、このバリア導体膜ＢＣＦ１上に形成されたタングステン膜ＷＦ１をコンタクトホールＣＮＴ１に埋め込むことにより形成されている。チタン／窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜で、このタングステン膜が構成される際のＷＦ６（フッ化タングステン）を還元処理するＣＶＤ法において、フッ素アタックがコンタクト層間絶縁膜ＣＩＬや半導体基板１Ｓになされてダメージを与えることを防ぐためのものである。なお、コンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜、あるいは、窒化シリコン膜のいずれかの膜から形成されていてもよい。
【００６５】
続いて、コンタクト層間絶縁膜ＣＩＬ上に第１配線層として配線Ｌ１が形成されている。具体的に、配線Ｌ１は、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に形成されたバリア絶縁膜ＢＩＦ１と層間絶縁膜ＩＬ１に埋め込まれるように形成されている。つまり、バリア絶縁膜ＢＩＦ１と層間絶縁膜ＩＬ１を貫通して底部でプラグＰＬＧ１が露出する配線溝ＷＤ１に、バリア導体膜ＢＣＦ１と、銅を主体とする膜（以下、銅膜ＣＦ１と記載する）を埋め込むことにより、配線Ｌ１が形成されている。つまり、配線Ｌ１は、配線溝ＷＤ１の側面と底面を覆うように形成されたバリア導体膜ＢＣＦ２と、バリア導体膜ＢＣＦ２上で配線溝ＷＤ１を埋め込むように形成された銅膜ＣＦ１から形成されている。
【００６６】
このようにバリア絶縁膜ＢＩＦ１および層間絶縁膜ＩＬ１に形成された配線溝ＷＤ１に直接銅膜を形成せずにバリア導体膜ＢＣＦ１を形成しているのは、銅膜ＣＦ１を構成する銅が熱処理などによって、半導体基板１Ｓを構成するシリコンへ拡散することを防止するためである。すなわち、銅原子のシリコンへの拡散定数は比較的大きいので容易にシリコン中へ拡散する。この場合、半導体基板１ＳにはアクセストランジスタＡＴＲなどの半導体素子が形成されており、これらの形成領域に銅原子が拡散すると耐圧不良などに代表される半導体素子の特性劣化を引き起こす。このことから、配線Ｌ１を構成する銅膜ＣＦ１から銅原子が拡散しないようにバリア導体膜ＢＣＦ１が設けられているのである。つまり、バリア導体膜ＢＣＦ１は、銅原子の拡散を防止する機能を有する膜であることがわかる。
【００６７】
バリア導体膜ＢＣＦ１は、例えば、タンタル膜、チタン膜、ルテニウム膜、タングステン膜、マンガン膜、あるいは、これらの窒化物膜や窒化珪化物膜のいずれかを含む膜から形成されている。さらに、銅膜ＣＦ１は、純粋な銅膜に限らず、銅を主成分とする膜から形成されている。具体的に、銅膜ＣＦ１は、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成されている。
【００６８】
一方、バリア絶縁膜ＢＩＦ１も、バリア導体膜ＢＣＦ１と同様に、配線Ｌ１を構成する銅原子が、層間絶縁膜ＩＬ１や半導体基板１Ｓの内部へ拡散することを防止するために設けられている膜である。このバリア絶縁膜ＢＩＦ１は、例えば、ＳｉＮ膜（窒化シリコン膜）、ＳｉＯＮ膜（酸窒化シリコン膜）、ＳｉＣ膜（炭化シリコン膜）、ＳｉＣＮ膜（炭窒化シリコン膜）、ＳｉＣＯ膜のいずれかを含む膜から形成されている。また、層間絶縁膜は、酸化シリコン膜や酸化シリコン膜よりも低誘電率である低誘電率膜から形成されている。具体的に層間絶縁膜ＩＬ１は、例えば、ＳｉＯＣ膜、ＨＳＱ（ハイドロジェンシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｈ結合を持つ酸化シリコン膜、又は、水素含有シルセスキオキサン）膜、あるいは、ＭＳＱ（メチルシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｃ結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン）膜、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＦ膜から構成されている。
【００６９】
次に、配線Ｌ１を形成した層間絶縁膜ＩＬ１上には、バリア絶縁膜ＢＩＦ２が形成されており、このバリア絶縁膜ＢＩＦ２上に層間絶縁膜ＩＬ２が形成されている。バリア絶縁膜ＢＩＦ２は、上述したバリア絶縁膜ＢＩＦ１と同様の材料から構成されており、層間絶縁膜ＩＬ２は、層間絶縁膜ＩＬ１と同様の材料から形成されている。
【００７０】
このバリア絶縁膜ＢＩＦ２と層間絶縁膜ＩＬ２を貫通するように、配線溝ＷＤ２とビアホールＶ１が形成されている。そして、このビアホールＶ１を埋め込むようにプラグＰＬＧ２が形成されており、配線溝ＷＤ２を埋め込むように配線Ｌ２が形成されている。したがって、配線Ｌ２は、配線Ｌ１とプラグＰＬＧ２を介して電気的に接続されていることになる。配線Ｌ２は、配線溝ＷＤ２の側面および底面を覆うように形成されたバリア導体膜ＢＣＦ３と、このバリア導体膜ＢＣＦ３上で配線溝ＷＤ２を埋め込むように形成された銅膜ＣＦ２から形成されている。同様に、プラグＰＬＧ２は、ビアホールＶ１の側面および底面を覆うように形成されたバリア導体膜ＢＣＦ３と、このバリア導体膜ＢＣＦ３上でビアホールＶ１を埋め込むように形成された銅膜ＣＦ２から形成されている。
【００７１】
なお、バリア導体膜ＢＣＦ３は、バリア導体膜ＢＣＦ２と同様の材料から形成されており、銅膜ＣＦ２も銅膜ＣＦ１と同様の材料から形成されている。
【００７２】
続いて、配線Ｌ２を形成した層間絶縁膜ＩＬ２上には、バリア絶縁膜ＢＩＦ３が形成されており、このバリア絶縁膜ＢＩＦ３上に層間絶縁膜ＩＬ３が形成されている。バリア絶縁膜ＢＩＦ３は、上述したバリア絶縁膜ＢＩＦ１およびバリア絶縁膜ＢＩＦ２と同様の材料から構成されており、層間絶縁膜ＩＬ３は、層間絶縁膜ＩＬ２と同様の材料から形成されている。
【００７３】
このバリア絶縁膜ＢＩＦ３と層間絶縁膜ＩＬ３を貫通するように、配線溝ＷＤ３とビアホールＶ２が形成されている。そして、このビアホールＶ２を埋め込むようにプラグＰＬＧ３が形成されており、配線溝ＷＤ３を埋め込むように配線Ｌ３が形成されている。したがって、配線Ｌ３は、配線Ｌ２とプラグＰＬＧ３を介して電気的に接続されていることになる。配線Ｌ３は、配線溝ＷＤ３の側面および底面を覆うように形成されたバリア導体膜ＢＣＦ４と、このバリア導体膜ＢＣＦ４上で配線溝ＷＤ３を埋め込むように形成された銅膜ＣＦ３から形成されている。同様に、プラグＰＬＧ３は、ビアホールＶ２の側面および底面を覆うように形成されたバリア導体膜ＢＣＦ４と、このバリア導体膜ＢＣＦ４上でビアホールＶ２を埋め込むように形成された銅膜ＣＦ３から形成されている。
【００７４】
さらに、層間絶縁膜ＩＬ３には、配線Ｌ３と同層でデジット配線ＤＬが形成されている。このデジット配線ＤＬも、配線溝ＷＤ３の側面および底面を覆うように形成されたバリア導体膜ＢＣＦ４と、このバリア導体膜ＢＣＦ４上で配線溝ＷＤ３を埋め込むように形成された銅膜ＣＦ３から形成されている。
【００７５】
ここで、配線Ｌ３の一部およびデジット配線ＤＬの一部を構成するバリア導体膜ＢＣＦ４の構成は、上述した配線Ｌ２の一部や配線Ｌ１の一部を構成するバリア導体膜ＢＣＦ２やバリア導体膜ＢＣＦ３の構成と異なっている。すなわち、バリア導体膜ＢＣＦ４は、透磁率の高い強磁性体膜を含むように構成されている。例えば、バリア導体膜ＢＣＦ４は、窒化タンタル膜と、この窒化タンタル膜上に形成された第１タンタル膜と、第１タンタル膜上に形成された強磁性体膜と、強磁性体膜上に形成された第２タンタル膜とからなる積層膜から構成されている。ただし、バリア導体膜ＢＣＦ４を構成する強磁性体膜以外の膜は、タンタル膜、チタン膜、ルテニウム膜、タングステン膜、マンガン膜、あるいは、これらの窒化物膜や窒化珪化物膜のいずれかを含む膜から形成される場合もある。
【００７６】
強磁性体膜は、例えば、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されている。
【００７７】
次に、配線Ｌ３およびデジット配線ＤＬを形成した層間絶縁膜ＩＬ３上には、バリア絶縁膜ＢＩＦ４が形成されており、このバリア絶縁膜ＢＩＦ４上に層間絶縁膜ＩＬ４が形成されている。バリア絶縁膜ＢＩＦ４は、上述したバリア絶縁膜ＢＩＦ１およびバリア絶縁膜ＢＩＦ２と同様の材料から構成されており、層間絶縁膜ＩＬ４は、層間絶縁膜ＩＬ２や層間絶縁膜ＩＬ３と同様の材料から形成されている。
【００７８】
そして、バリア絶縁膜ＢＩＦ４と層間絶縁膜ＩＬ４を貫通するように、ビアホールＶ３が形成されている。このビアホールＶ３を埋め込むようにプラグＰＬＧ４が形成されている。したがって、プラグＰＬＧ４は、配線Ｌ３と電気的に接続されていることになる。プラグＰＬＧ４は、ビアホールＶ３の側面および底面を覆うように形成されたバリア導体膜ＢＣＦ５と、このバリア導体膜ＢＣＦ５上でビアホールＶ３を埋め込むように形成されたタングステン膜ＷＦ２から形成されている。なお、タングステン膜ＷＦ２の代わりに銅膜から形成してもよい。このとき、バリア導体膜ＢＣＦ５は、例えば、バリア導体膜ＢＣＦ２やバリア導体膜ＢＣＦ３と同様の材料から形成されている。
【００７９】
続いて、プラグＰＬＧ４を形成した層間絶縁膜ＩＬ４上に、磁気抵抗素子ＴＭＲが形成されている。以下に、この磁気抵抗素子ＴＭＲの構成について説明する。図３に示すように、まず、層間絶縁膜ＩＬ４に形成されたプラグＰＬＧ４と接続し、かつ、デジット配線ＤＬ上にまで延在するように下部電極ＢＥが形成されている。この下部電極ＢＥは、例えば、タンタル膜、窒化タンタル膜、チタン膜、窒化チタン膜、ルテニウム膜、ニッケル鉄クロム（ＮｉＦｅＣｒ）膜、あるいは、これらの積層膜を含む膜から形成されている。
【００８０】
そして、この下部電極ＢＥ上に磁気抵抗素子ＴＭＲが形成されている。具体的に、磁気抵抗素子ＴＭＲは、下部電極ＢＥ上に形成された固定層ＦＬと、固定層ＦＬ上に形成されたトンネル絶縁膜ＴＩと、トンネル絶縁膜ＴＩ上に形成された記録層ＲＬから形成されている。このとき、磁気抵抗素子ＴＭＲを構成する固定層ＦＬ、トンネル絶縁膜ＴＩおよび記録層ＲＬは、デジット配線ＤＬの上方に形成されており、磁気抵抗素子ＴＭＲとデジット配線ＤＬとは平面的に重なるような配置関係となっている。
【００８１】
固定層ＦＬは、磁化の方向が固定された層であり、外部磁場によって磁化されている方向が変化しないように構成されている。具体的に、固定層ＦＬは、例えば、シード層となる第１非磁性層と、第１非磁性層上に形成された反強磁性層と、反強磁性層上に形成された第１強磁性層と、第１強磁性層上に形成された第２非磁性層と、第２非磁性層上に形成された第２強磁性層から構成されている。このように構成することにより、第２強磁性層の磁化方向を固定することができる。
【００８２】
例えば、非磁性層は、結晶配向性を良好にする機能を有する層であり、タンタル膜、ルテニウム膜、アルミニウム膜、マグネシウム膜などの金属膜から形成されている。一方、反強磁性層は、例えば、プラチナマンガン（ＰｔＭｎ）膜、イリジウムマンガン（ＩｒＭｎ）膜などから形成されている。さらに、強磁性層は、例えば、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されている。
【００８３】
続いて、トンネル絶縁膜ＴＩは、固定層ＦＬと記録層ＲＬとを分離する層であり、かつ、固定層ＦＬと記録層ＲＬとの間にトンネル電流が流れる程度の厚さに制御されている。このトンネル絶縁膜ＴＩは、例えば、酸化アルミニウム膜や酸化マグネシウム膜などの金属酸化物膜から形成されている。
【００８４】
一方、記録層ＲＬは、外部磁場によって磁化方向が可変となるように構成された層であり、強磁性体膜から形成されている。例えば、記録層ＲＬは、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されている。
【００８５】
続いて、記録層ＲＬ上に上部電極ＵＥが形成されている。上部電極ＵＥは、非磁性層から構成されており、例えば、タンタル膜やルテニウム膜から形成されている。このようにして、磁気抵抗素子ＴＭＲが形成されている。
【００８６】
そして、磁気抵抗素子ＴＭＲを覆うように、絶縁膜ＩＦと層間絶縁膜ＩＬ５が形成されている。この絶縁膜ＩＦと層間絶縁膜ＩＬ５を貫通して上部電極ＵＥに達するようにビアホールＶ４が形成されている。このビアホールＶ４の側面には、強磁性体膜を含むバリア導体膜ＢＣＦ６が形成されており、さらに、バリア導体膜ＢＣＦ６上でビアホールＶ４を埋め込むように銅膜ＣＦ４が形成されている。そして、ビアホールＶ４を埋め込んだ銅膜ＣＦ４は、層間絶縁膜ＩＬ５に形成された配線溝にも形成されており、銅膜ＣＦ４上にクラッド膜ＣＬＤ１が形成さている。このようにして、バリア導体膜ＢＣＦ６と、銅膜ＣＦ４とクラッド膜ＣＬＤ１よりなるビット線ＢＬが形成される。
【００８７】
ここで、ビット線ＢＬを構成するバリア導体膜ＢＣＦ６およびクラッド膜ＣＬＤ１は、強磁性体膜を含むように構成されている。この強磁性体膜は、例えば、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されている。また、銅膜ＣＦ４は、銅膜ＣＦ１〜銅膜ＣＦ３と同様の材質の膜から構成されている。以上のようにして、アクセストランジスタＡＴＲと、多層配線および磁気抵抗素子ＴＭＲを備えるメモリセルが構成されている。ここで、アクセストランジスタＡＴＲのドレイン領域と、磁気抵抗素子ＴＭＲの下部電極ＢＥ（固定層ＦＬ）は、多層配線を構成する配線Ｌ１〜配線Ｌ３を介して電気的に接続されている。そして、磁気抵抗素子ＴＭＲの上部電極ＵＥ（記録層ＲＬ）は、ビット線ＢＬと電気的に接続されている。さらに、磁気抵抗素子ＴＭＲの下方にはデジット配線ＤＬが配置されている。これにより、アクセストランジスタＡＴＲと磁気抵抗素子ＴＭＲとは直列接続されている。このようにして、本実施の形態１におけるＭＲＡＭのメモリセルが構成されている。
【００８８】
次に、本実施の形態１のＭＲＡＭにおいて、デジット配線ＤＬは強磁性体膜を含む膜から構成しているが、このように構成する利点について図面を参照しながら説明する。図４は、デジット配線ＤＬが強磁性体膜を含まないように構成されている場合を示している、例えば、図４において、デジット配線ＤＬは、窒化タンタル膜ＴＡＮと、タンタル膜ＴＡと、銅膜ＣＦ３の積層膜から形成されている。そして、デジット配線ＤＬの上方に磁気抵抗素子ＴＭＲが配置されている。この状態で、デジット配線ＤＬに電流Ｉ（書き換え電流の一部）を流すと、この電流Ｉにより磁場Ｈが発生する。磁場Ｈは、電流Ｉの周囲を囲むように同心円上に生成される。
【００８９】
一方、図５は、デジット配線ＤＬが強磁性体膜を含むように構成されている場合を示している。このようにデジット配線ＤＬが強磁性体膜を含むように構成されている配線はクラッド配線（クラッド構造）と呼ばれることがある。この場合、例えば、デジット配線ＤＬは、窒化タンタル膜ＴＡＮ１と、タンタル膜ＴＡ１と、強磁性体膜ＦＭと、タンタル膜ＴＡ２と銅膜ＣＦ３から構成されている。ここで、強磁性体膜ＦＭと配線溝との間に窒化タンタル膜ＴＡＮ１とタンタル膜ＴＡ１を設けている理由は、強磁性体膜ＦＭが層間絶縁膜を構成する酸化シリコン膜に直接接触して、強磁性体膜ＦＭが酸化されてしまうことを防止するためである。一方、強磁性体膜ＦＭと銅膜ＣＦ３の間にタンタル膜ＴＡ２を形成している理由は、強磁性体膜ＦＭを構成する原子が銅膜ＣＦ３へ拡散することを防止するためである。
【００９０】
このように構成されているデジット配線ＤＬに電流Ｉを流すと、磁場Ｈは同心円上に発生するのではなく、デジット配線ＤＬを構成する強磁性体膜の内部を通過するようになる。つまり、電流Ｉによって発生する磁場Ｈは、透磁率の高い強磁性体膜の内部を通るため、磁場Ｈは、デジット配線ＤＬの上方に配置されている磁気抵抗素子ＴＭＲへ集中的に集まる。つまり、デジット配線ＤＬが強磁性体膜を含むように構成されると、発生する磁場Ｈが強磁性体膜の内部に沿って通過する結果、通常、デジット配線ＤＬ（クラッド配線）を中心として同心円上に発生する磁場を、強磁性体膜の影響により、デジット配線ＤＬの上部に配置されている磁気抵抗素子ＴＭＲへ集中的に集めることができる。このことは、デジット配線ＤＬに電流Ｉを流すことにより発生した磁場Ｈを効率よく磁気抵抗素子ＴＭＲに供給できることを意味している。すなわち、デジット配線ＤＬを流れる電流Ｉを低減しても、デジット配線ＤＬをクラッド配線構造とすることにより、磁場Ｈの利用効率が上昇する結果、磁気抵抗素子ＴＭＲに記憶されている情報の書き換えに必要な磁場の大きさを確保することができるのである。このように本実施の形態１によるＭＲＡＭによれば、デジット配線ＤＬをクラッド構造とすることにより、磁気抵抗素子ＴＭＲの記録層ＲＬの磁化方向を少ない書き換え電流で変化させることができる利点がある。
【００９１】
ここで、実際に、磁気抵抗素子ＴＭＲの記録層ＲＬの磁化方向を変化させるための磁場は、デジット配線ＤＬに電流を流すことにより発生する磁場と、ビット線ＢＬに電流を流すことにより発生する磁場との合成磁場を使用している。これは、デジット線ＤＬを流れる電流による磁場だけで、記録層ＲＬの磁化方向が変化してしまうように構成すると、デジット配線ＤＬ上に配置されているすべてのメモリセルで書き換えが起こってしまうからである。そこで、デジット配線ＤＬとビット線ＢＬの交差領域に配置されているメモリセルだけを書き換えることができるように、デジット配線ＤＬとビット線ＢＬの両方に電流を流し、デジット配線ＤＬを流れることにより発生する磁場と、ビット線ＢＬを流れることにより発生する磁場の合成磁場によってはじめて、記録層ＲＬの磁化方向が変化するように構成している。したがって、ビット線ＢＬに電流を流すことにより発生する磁場を効率よく記録層ＲＬに集めることができるように、ビット線ＢＬもクラッド構造をしている。つまり、本実施の形態１では、デジット配線ＤＬとビット線ＢＬをともにクラッド配線構造とすることにより、書き換え電流の低減を図ることができる。
【００９２】
続いて、ＭＲＡＭの動作について図３を参照しながら説明する。まず、書き込み動作について説明する。ビット線ＢＬの所定方向に電流が流れ、かつ、デジット線ＤＬに電流が流れると、両者の電流による第１合成磁界が磁気抵抗素子ＴＭＲに印加される。すると、磁気抵抗素子の記録層ＲＬの磁化方向は第１合成磁界の方向（第１方向）に揃うようになる。
【００９３】
一方、ビット線ＢＬの上述した所定方向とは反対方向に電流が流れ、かつ、デジット線ＤＬに電流が流れると、上述した第１合成磁界と異なる方向に第２合成磁界が発生する。すると、記録層ＲＬの磁化方向は、この第２合成磁界の方向に揃うようになる。これにより、記録層ＲＬの磁化方向は、上述した第１方向とは反対方向である第２方向に一致するようになる。
【００９４】
このように、デジット線ＤＬを通電するとともに、ビット線ＢＬに流す電流の方向を制御することにより、記録層ＲＬの磁化方向を第１方向と第２方向に制御することができる。このことは、記録層ＲＬの磁化方向に対応づけて「０」および「１」の２値状態を記憶できることを意味している。その後、通電をオフにした状態であっても、記録層ＲＬの磁化方向は保持される。なお、第１合成磁界や第２合成磁界が発生しても、固定層ＦＬの磁化方向は変化しない。
【００９５】
次に、読み出し動作について説明する。読み出し動作の場合、デジット線ＤＬは関与せず、電流を以下のように流す。すなわち、アクセストランジスタＡＴＲをオン状態にした状態で、電流をビット線ＢＬ→磁気抵抗素子ＴＭＲ→下部電極ＢＥ→プラグＰＬＧ４→配線Ｌ３→プラグＰＬＧ３→配線Ｌ２→プラグＰＬＧ２→配線Ｌ１→プラグＰＬＧ１→ドレイン領域（深いｎ型不純物拡散領域ＮＲ（左））→チャネル領域→ソース領域（深いｎ型不純物拡散領域ＮＲ（右））→ソース線（図示せず）の経路で供給する。これにより、磁気抵抗素子ＴＭＲを流れる電流の抵抗値の変化をセンスアンプ（図示せず）で検出する。このとき、記録層ＲＬの磁化方向が固定層ＦＬの磁化方向と平行であれば、磁気抵抗素子ＴＭＲの抵抗値は低くなる。一方、記録層ＲＬの磁化方向が固定層ＦＬの磁化方向と反平行であれば、磁気抵抗素子ＴＭＲの抵抗値は高くなる。したがって、記録層ＲＬの２値状態は、磁気抵抗素子ＴＭＲの抵抗値の大小に反映されて外部に読み出される。このようにして、磁気抵抗素子ＴＭＲに記憶されている情報（データ）を読み出すことができる。このようなメモリセルをマトリクス状に配置することにより、大容量のＭＲＡＭを実現することができる。
【００９６】
本実施の形態１におけるＭＲＡＭは上記のように構成されており、以下に、その特徴点について図３を参照しながら説明する。図３において、本実施の形態１におけるＭＲＡＭの第１特徴は、磁気抵抗素子ＴＭＲとデジット配線ＤＬとの間の距離を短縮した点にある。これにより、デジット配線ＤＬに流す書き換え電流を低減しても、磁気抵抗素子ＴＭＲに発生する磁場の大きさを確保できる。つまり、デジット配線ＤＬに流れる書き換え電流によって発生する磁場は、書き換え電流の流れる方向に対して右ねじの進む同心円状に発生する。そしてデジット配線ＤＬから距離が離れるほど磁場の大きさは小さくなる。言い換えれば、デジット配線ＤＬに近いほど磁場が大きくなる。したがって、本実施の形態１のように、デジット配線ＤＬと磁気抵抗素子ＴＭＲとの距離を近づけるように構成する場合、デジット配線ＤＬに流す書き換え電流の大きさを小さくしても、充分に磁気抵抗素子ＴＭＲに記憶されている情報を書き換えることができる。このことは、磁気抵抗素子ＴＭＲに記憶されている情報を書き換えるための書き換え電流を低減することができることを意味し、ＭＲＡＭの低消費電力化を推進することができることを意味している。
【００９７】
具体的に、通常のＭＲＡＭでは、下部電極ＢＥの底面とデジット配線ＤＬの上面との間の距離は２００ｎｍ程度であるが、本実施の形態１では、下部電極ＢＥの底面とデジット配線ＤＬの上面との間の距離を１００ｎｍ程度としている。これにより、デジット配線ＤＬと磁気抵抗素子ＴＭＲとの間の距離が約１／２となるので、同じ磁場を磁気抵抗素子ＴＭＲに発生させる場合、本実施の形態１におけるＭＲＡＭでは、発生する磁場Ｈと流す電流Ｉとの関係（Ｈ＝Ｉ／（２πｒ））から、デジット配線ＤＬに流す書き換え電流を約半分に低減することができる。
【００９８】
さらに、本実施の形態１の第２特徴は、デジット配線ＤＬを、強磁性体膜を含むクラッド配線構造としている点にある。これにより、デジット配線ＤＬに書き換え電流を流すことにより発生する磁場を効率よく磁気抵抗素子ＴＭＲに集めることができる。この結果、磁気抵抗素子ＴＭＲに記憶されている情報を書き換える磁場を発生するために、デジット配線ＤＬに流す書き換え電流の大きさを低減することができる。つまり、本実施の形態１におけるＭＲＡＭでは、磁気抵抗素子ＴＭＲとデジット配線ＤＬとの間の距離を短縮する第１特徴点と、デジット配線ＤＬをクラッド配線構造とする第２特徴点の相乗効果により、書き換え電流の低減を図ることができるという顕著な効果が得られる。
【００９９】
このような構造を実現するためには、ＭＲＡＭの製造方法を工夫する必要がある。このことについて説明する。すなわち、単純に従来から使用されているＭＲＡＭの製造方法を使用する場合には、本実施の形態１におけるＭＲＡＭを製造することが困難になることについて図面を参照しながら説明する。
【０１００】
まず、図６に示すように、例えば、ダマシン法を使用することにより、層間絶縁膜ＩＬ３に配線Ｌ３およびデジット配線ＤＬを形成する。このとき、配線Ｌ３およびデジット配線ＤＬは、バリア導体膜ＢＣＦ４と銅膜ＣＦ３の積層膜から形成されている。そして、配線Ｌ３およびデジット配線ＤＬを構成するバリア導体膜ＢＣＦ４は、強磁性体膜を含む膜から形成されている。したがって、デジット配線ＤＬはクラッド配線構造をしているということができる。
【０１０１】
次に、銅膜ＣＦ３を埋め込んだデジット配線ＤＬと、その後、デジット配線ＤＬ上に形成されるバリア絶縁膜との密着性を向上させるためにプラズマ処理を実施する。このプラズマ処理は、通常、デジット配線ＤＬの表面に対して、アンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマを導入することにより行われる。このときのプラズマ処理は、チャンバ内の温度を約４００℃程度にして実施される。したがって、プラズマ処理で実施される約４００℃程度の熱処理によって、デジット配線（銅配線）を構成する銅原子が配線中で移動しやすくなり、粒界近傍で突起状の析出物（以下、ヒロックＨＲＫという）が発生しやすくなる。実際に、図７では、上述したプラズマ処理によって、銅配線から構成されるデジット配線ＤＬの表面（上面）に突起形状のヒロックＨＲＫが形成されている。
【０１０２】
続いて、図８に示すように、ヒロックＨＲＫが形成されたデジット配線ＤＬ上を含む層間絶縁膜ＩＬ３上にバリア絶縁膜ＢＩＦ４を形成し、このバリア絶縁膜ＢＩＦ４上に層間絶縁膜ＩＬ４を形成する。このとき、ヒロックＨＲＫが形成されているデジット配線ＤＬ上に形成されているバリア絶縁膜ＢＩＦ４および層間絶縁膜ＩＬ４は、ヒロックＨＲＫの突起形状が反映されることになる。
【０１０３】
そして、図９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ４およびバリア絶縁膜ＢＩＦ４を貫通して配線Ｌ３の表面に達するビアホールＶ３を形成する。その後、図１０に示すように、ビアホールＶ３内を含む層間絶縁膜ＩＬ４上にバリア導体膜ＢＣＦ５を形成し、このバリア導体膜ＢＣＦ５上にタングステン膜ＷＦ２を形成する。
【０１０４】
次に、図１１に示すように、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法を使用することにより、層間絶縁膜ＩＬ４上に形成されている不要なタングステン膜ＷＦ２およびバリア導体膜ＢＣＦ５を除去する。これにより、配線Ｌ３と接続するプラグＰＬＧ４が形成される。同時に、デジット配線ＤＬの表面に形成されているヒロックＨＲＫが露出する。
【０１０５】
すると、図１２に示すように、露出したヒロックＨＲＫから銅膜が溶解してデジット配線ＤＬ中に空洞欠陥ＤＦが生じる。そして、図１３に示すように、空洞欠陥ＤＦが生じたデジット配線ＤＬ上に磁気抵抗素子の下部電極ＢＥが形成される。この場合、空洞欠陥ＤＦが生じたデジット配線ＤＬの表面の凹凸（ラフネス）を反映して磁気抵抗素子の下部電極ＢＥが形成され、この下部電極ＢＥ上に固定層を介して配置されるトンネル絶縁膜もデジット配線ＤＬの凹凸が反映されてしまう。この結果、トンネル絶縁膜の均一性が劣化して磁気抵抗素子の抵抗値が変動してしまい、ＭＲＡＭの書き換え特性や読み出し特性が劣化してしまうのである。
【０１０６】
このことから、デジット配線ＤＬの表面に対して、アンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を実施する場合、デジット配線ＤＬ上にヒロックＨＲＫが発生することを考慮して、バリア絶縁膜ＢＩＦ４上に形成される層間絶縁膜ＩＬ４の膜厚を厚くする必要がある。つまり、層間絶縁膜ＩＬ４を厚くすることにより、層間絶縁膜ＩＬ４に対してＣＭＰ処理を実施してもヒロックＨＲＫが露出しないようにする必要がある。このことは、デジット配線ＤＬと層間絶縁膜ＩＬ４上に形成される磁気抵抗素子との間の距離が大きくなることを意味し、デジット配線ＤＬを流れる書き換え電流の低減を図ることができなくなることを意味する。
【０１０７】
さらに、デジット配線ＤＬをクラッド配線構造から構成する場合には、上述したアンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理によって、メモリセル間で書き換え電流にばらつきが生じる問題点も発生する。例えば、クラッド配線構造の一例として、バリア導体膜ＢＣＦ４に含まれる強磁性体膜をＮｉＦｅ合金から形成する場合、上述したアンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理により、ＮｉＦｅ合金の一部が窒化され、例えば、強磁性体膜がＮｉＦｅ合金とＮｉＦｅＮ合金が混在することになる。このＮｉＦｅＮ合金が形成される割合は、通常、複数のデジット配線ＤＬごとに異なると考えられる。このため、複数のデジット配線ＤＬに同じ書き換え電流を流しても、デジット配線ＤＬ中の強磁性体膜の窒化されている割合が異なることから、各メモリセルに供給される磁場も異なることになる。このことは、各メモリセルに記憶されている情報を書き換えるために必要な磁場を与えるために、各デジット配線ＤＬに流す書き換え電流が異なることを意味する。つまり、複数のメモリセル間で書き換え電流にばらつきが生じてしまうのである。
【０１０８】
このように、通常の銅膜ＣＦ３を形成した後、銅膜ＣＦ３とバリア絶縁膜ＢＩＦ４との密着性を向上させるために行なわれるアンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を、そのまま、クラッド配線構造をしているデジット配線ＤＬに適用する場合、ＭＲＡＭの書き換え電流の低減だけでなく、書き換え電流のメモリセル間でのばらつきを抑制することも困難になる。
【０１０９】
つまり、クラッド配線構造をしているデジット配線ＤＬを形成した後、通常行なわれるバリア絶縁膜との密着性を向上するためのアンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を実施すると、本実施の形態１のようなＭＲＡＭ構造を実現することが困難になるのである。具体的には、デジット配線ＤＬを形成した後、アンモニアガスや、アンモニアガスと窒素ガスの混合ガスによるプラズマ処理を実施する場合には、磁気抵抗素子の特性を維持するために、デジット配線ＤＬと磁気抵抗素子との間の距離を大きくとる必要がある。さらに、デジット配線ＤＬをクラッド配線構造とする場合、上述したプラズマ処理を実施すると、メモリセル間で書き換え電流のばらつきが生じてしまい、ＭＲＡＭの特性が劣化することになる。
【０１１０】
したがって、磁気抵抗素子ＴＭＲとデジット配線ＤＬとの間の距離を短縮する第１特徴点と、デジット配線ＤＬをクラッド配線構造とする第２特徴点とを備える本実施の形態１におけるＭＲＡＭを製造するには工夫を施す必要があることがわかる。以下では、この工夫を施した本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。
【０１１１】
まず、図１４に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【０１１２】
次に、素子分離領域ＳＴＩで分離された活性領域に不純物を導入してｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【０１１３】
続いて、ｐ型ウェルＰＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【０１１４】
次に、図１５に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【０１１５】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【０１１６】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態１では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【０１１７】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【０１１８】
続いて、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦを形成する。ポリシリコン膜ＰＦは、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、アクセストランジスタ形成領域に形成されているポリシリコン膜ＰＦ中にリンや砒素などのｎ型不純物を導入する。
【０１１９】
次に、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦを加工して、ゲート電極Ｇを形成する。
【０１２０】
ここで、ゲート電極Ｇには、ポリシリコン膜ＰＦ中にｎ型不純物が導入されている。このため、ゲート電極Ｇの仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、アクセストランジスタのしきい値電圧を低減することができる。
【０１２１】
続いて、図１６に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇに整合した浅いｎ型不純物拡散領域ＥＸを形成する。浅いｎ型不純物拡散領域ＥＸは、半導体領域である。
【０１２２】
次に、半導体基板１Ｓ上に酸化シリコン膜および窒化シリコン膜からなる積層膜を形成する。酸化シリコン膜および窒化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜および窒化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇの側壁に形成する。サイドウォールＳＷは、酸化シリコン膜と窒化シリコン膜の積層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜の単層膜や酸化シリコン膜の単層膜からなるサイドウォールＳＷを形成してもよい。
【０１２３】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、サイドウォールＳＷに整合した深いｎ型不純物拡散領域ＮＲを形成する。深いｎ型不純物拡散領域ＮＲは、半導体領域である。この深いｎ型不純物拡散領域ＮＲと浅いｎ型不純物拡散領域ＥＸによってソース領域が形成される。同様に、深いｎ型不純物拡散領域ＮＲと浅いｎ型不純物拡散領域ＥＸによってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域ＥＸと深いｎ型不純物拡散領域ＮＲで形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１２４】
このようにして、深いｎ型不純物拡散領域ＮＲを形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１２５】
その後、図１７に示すように、半導体基板１Ｓ上にコバルト膜を形成する。このとき、ゲート電極Ｇに直接接するようにコバルト膜が形成される。同様に、深いｎ型不純物拡散領域ＮＲにもコバルト膜が直接接する。
【０１２６】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極Ｇを構成するポリシリコン膜ＰＦとコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇはポリシリコン膜ＰＦとコバルトシリサイド膜ＣＳの積層構造となる。コバルトシリサイド膜ＣＳは、ゲート電極Ｇの低抵抗化のために形成される。同様に、上述した熱処理により、深いｎ型不純物拡散領域ＮＲの表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため、深いｎ型不純物拡散領域ＮＲにおいても低抵抗化を図ることができる。
【０１２７】
そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜、チタンシリサイド膜、あるいは、プラチナシリサイド膜を形成するようにしてもよい。以上のようにして、半導体基板１Ｓ上にアクセストランジスタＡＴＲを形成することができる。
【０１２８】
続いて、図１８に示すように、アクセストランジスタＡＴＲを形成した半導体基板１Ｓ上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、アクセストランジスタＡＴＲを覆うように形成される。具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。なお、オゾンＴＥＯＳ膜の下層に、例えば、窒化シリコン膜よりなるエッチングストッパ膜を形成してもよい。
【０１２９】
コンタクト層間絶縁膜ＣＩＬをＴＥＯＳ膜から形成する理由は、ＴＥＯＳ膜が下地段差に対する被覆性のよい膜であるからである。コンタクト層間絶縁膜ＣＩＬを形成する下地は、半導体基板１ＳにアクセストランジスタＡＴＲが形成された凹凸のある状態である。つまり、半導体基板１ＳにアクセストランジスタＡＴＲが形成されているので、半導体基板１Ｓの表面にはゲート電極Ｇが形成されて凹凸のある下地となっている。したがって、凹凸のある段差に対して被覆性のよい膜でないと、微細な凹凸を埋め込むことができず、ボイドなどの発生原因となる。そこで、コンタクト層間絶縁膜ＣＩＬには、ＴＥＯＳ膜が使用される。なぜなら、ＴＥＯＳを原料とするＴＥＯＳ膜では、原料であるＴＥＯＳが酸化シリコン膜となる前に中間体を作り、成膜表面で移動しやすくなるため、下地段差に対する被覆性が向上するからである。
【０１３０】
次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＮＴ１を形成する。このコンタクトホールＣＮＴ１は、コンタクト層間絶縁膜ＣＩＬを貫通して、半導体基板１Ｓに形成されているアクセストランジスタＡＴＲのドレイン領域に達するように加工される。
【０１３１】
続いて、コンタクト層間絶縁膜ＣＩＬに形成したコンタクトホールＣＮＴ１に金属膜を埋め込むことによりプラグＰＬＧ１を形成する。具体的には、コンタクトホールＣＮＴ１を形成したコンタクト層間絶縁膜ＣＩＬ上に、例えば、スパッタリングを使用してバリア導体膜ＢＣＦ１となるチタン／窒化チタン膜（チタン膜とチタン膜上に形成された窒化チタン膜）を形成する。このチタン／窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜で、このタングステン膜が構成される際のＷＦ６（フッ化タングステン）を還元処理するＣＶＤ法において、フッ素アタックがコンタクト層間絶縁膜ＣＩＬや半導体基板１Ｓになされてダメージを与えることを防ぐためのものである。
【０１３２】
そして、チタン／窒化チタン膜上にタングステン膜ＷＦ１を形成する。これにより、コンタクトホールＣＮＴ１の内壁（側壁および底面）にバリア導体膜ＢＣＦ１が形成され、このバリア導体膜ＢＣＦ１上でコンタクトホールＣＮＴ１を埋め込むようにタングステン膜ＷＦ１が形成される。その後、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なバリア導体膜ＢＣＦ１およびタングステン膜ＷＦ１を、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、コンタクトホールＣＮＴ１内にだけ、バリア導体膜ＢＣＦ１とタングステン膜ＷＦ１を埋め込んだプラグＰＬＧ１を形成することができる。
【０１３３】
続いて、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬの表面に対してプラズマ処理を実施する。具体的には、半導体基板１Ｓをチャンバ内に搬入し、アンモニアガス、あるいは、アンモニアガスと窒素ガスを含む混合ガスをチャンバ内に導入する。その後、チャンバ内の温度を約４００℃とし、チャンバ内に導入したアンモニアガス、あるいは、混合ガスをプラズマ化する。これにより、プラズマ化されたアンモニアガスや窒素ガスによって、コンタクト層間絶縁膜ＣＩＬの表面にプラズマ処理を施す。
【０１３４】
その後、図１９に示すように、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に、例えば、ＣＶＤ法を使用することにより、バリア絶縁膜ＢＩＦ１を形成し、このバリア絶縁膜ＢＩＦ１上に層間絶縁膜ＩＬ１を形成する。このバリア絶縁膜ＢＩＦ１は、例えば、ＳｉＮ膜（窒化シリコン膜）、ＳｉＯＮ膜（酸窒化シリコン膜）、ＳｉＣ膜（炭化シリコン膜）、ＳｉＣＮ膜（炭窒化シリコン膜）、ＳｉＣＯ膜のいずれかを含む膜から形成されている。また、層間絶縁膜ＩＬ１は、酸化シリコン膜や酸化シリコン膜よりも低誘電率である低誘電率膜から形成されている。具体的に層間絶縁膜ＩＬ１は、例えば、ＳｉＯＣ膜、ＨＳＱ（ハイドロジェンシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｈ結合を持つ酸化シリコン膜、又は、水素含有シルセスキオキサン）膜、あるいは、ＭＳＱ（メチルシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｃ結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン）膜、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＦ膜から構成されている。このとき、コンタクト層間絶縁膜ＣＩＬの表面に対して、アンモニアガスによるプラズマ処理が実施されているので、コンタクト層間絶縁膜ＣＩＬとバリア絶縁膜ＢＩＦ１の密着性が向上する。
【０１３５】
そして、図２０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１およびバリア絶縁膜ＢＩＦ１を貫通する配線溝（トレンチ）ＷＤ１を形成する。この配線溝ＷＤ１は、層間絶縁膜ＩＬ１とバリア絶縁膜ＢＩＦ１を貫通して底面がコンタクト層間絶縁膜ＣＩＬに達するように形成される。これにより、配線溝ＷＤ１の底部でプラグＰＬＧ１の表面が露出することになる。
【０１３６】
その後、図２１に示すように、配線溝ＷＤ１を形成した層間絶縁膜ＩＬ１上にバリア導体膜ＢＣＦ２を形成する。具体的に、バリア導体膜ＢＣＦ２は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。言い換えれば、バリア導体膜ＢＣＦ２は、タンタル、チタン、ルテニウム、マンガンのいずれかの金属材料からなる金属材料膜、この金属材料とＳｉ、Ｎ、Ｏ、Ｃのいずれかの元素との化合物膜のいずれかの膜から形成することができる。
【０１３７】
続いて、配線溝ＷＤ１の内部および層間絶縁膜ＩＬ１上に形成されたバリア導体膜ＢＣＦ２上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜ＣＦ１を形成する。この銅膜ＣＦ１は、配線溝ＷＤ１に埋め込まれるように形成される。この銅膜ＣＦ１は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
【０１３８】
次に、図２２に示すように、層間絶縁膜ＩＬ１上に形成された不要なバリア導体膜ＢＣＦ２および銅膜ＣＦ１をＣＭＰ法で除去する。これにより、配線溝ＷＤ１にバリア導体膜ＢＣＦ２と銅膜ＣＦ１を埋め込んだ配線Ｌ１を形成することができる。
【０１３９】
続いて、配線Ｌ１を形成した層間絶縁膜ＩＬ１の表面に対してプラズマ処理を実施する。具体的には、半導体基板１Ｓをチャンバ内に搬入し、アンモニアガス、あるいは、アンモニアガスと窒素ガスを含む混合ガスをチャンバ内に導入する。その後、チャンバ内の温度を約４００℃とし、チャンバ内に導入したアンモニアガス、あるいは、混合ガスをプラズマ化する。これにより、プラズマ化されたアンモニアガスや窒素ガスによって、層間絶縁膜ＩＬ１の表面にプラズマ処理を施す。
【０１４０】
その後、図２３に示すように、配線Ｌ１を形成した層間絶縁膜ＩＬ１上に、例えば、ＣＶＤ法を使用することにより、バリア絶縁膜ＢＩＦ２を形成し、このバリア絶縁膜ＢＩＦ２上に層間絶縁膜ＩＬ２を形成する。このバリア絶縁膜ＢＩＦ２は、例えば、ＳｉＮ膜（窒化シリコン膜）、ＳｉＯＮ膜（酸窒化シリコン膜）、ＳｉＣ膜（炭化シリコン膜）、ＳｉＣＮ膜（炭窒化シリコン膜）、ＳｉＣＯ膜のいずれかを含む膜から形成されている。また、層間絶縁膜ＩＬ２は、酸化シリコン膜や酸化シリコン膜よりも低誘電率である低誘電率膜から形成されている。具体的に層間絶縁膜ＩＬ１は、例えば、ＳｉＯＣ膜、ＨＳＱ（ハイドロジェンシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｈ結合を持つ酸化シリコン膜、又は、水素含有シルセスキオキサン）膜、あるいは、ＭＳＱ（メチルシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｃ結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン）膜、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＦ膜から構成されている。このとき、層間絶縁膜ＩＬ１の表面に対して、アンモニアガスによるプラズマ処理が実施されているので、配線Ｌ１や層間絶縁膜ＩＬ１とバリア絶縁膜ＢＩＦ２の密着性が向上する。
【０１４１】
そして、図２４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２およびバリア絶縁膜ＢＩＦ２を貫通する配線溝（トレンチ）ＷＤ２とビアホールＶ１を形成する。この配線溝ＷＤ２とビアホールＶ１は、層間絶縁膜ＩＬ２とバリア絶縁膜ＢＩＦ２を貫通している。すなわち、ビアホールＶ１の底面で配線Ｌ１の表面が露出することになる。
【０１４２】
その後、図２５に示すように、配線溝ＷＤ２とビアホールＶ１を形成した層間絶縁膜ＩＬ２上にバリア導体膜ＢＣＦ３を形成する。具体的に、バリア導体膜ＢＣＦ３は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。言い換えれば、バリア導体膜ＢＣＦ３は、タンタル、チタン、ルテニウム、マンガンのいずれかの金属材料からなる金属材料膜、この金属材料とＳｉ、Ｎ、Ｏ、Ｃのいずれかの元素との化合物膜のいずれかの膜から形成することができる。
【０１４３】
続いて、配線溝ＷＤ２とビアホールＶ１の内部および層間絶縁膜ＩＬ２上に形成されたバリア導体膜ＢＣＦ３上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜ＣＦ２を形成する。この銅膜ＣＦ２は、配線溝ＷＤ２とビアホールＶ１に埋め込まれるように形成される。この銅膜ＣＦ２は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
【０１４４】
次に、図２６に示すように、層間絶縁膜ＩＬ２上に形成された不要なバリア導体膜ＢＣＦ３および銅膜ＣＦ２をＣＭＰ法で除去する。これにより、配線溝ＷＤ２にバリア導体膜ＢＣＦ３と銅膜ＣＦ２を埋め込んだ配線Ｌ２と、ビアホールＶ１にバリア導体膜ＢＣＦ３と銅膜ＣＦ２とを埋め込んだプラグＰＬＧ２を形成することができる。
【０１４５】
続いて、配線Ｌ２を形成した層間絶縁膜ＩＬ２の表面に対してプラズマ処理を実施する。具体的には、半導体基板１Ｓをチャンバ内に搬入し、アンモニアガス、あるいは、アンモニアガスと窒素ガスを含む混合ガスをチャンバ内に導入する。その後、チャンバ内の温度を約４００℃とし、チャンバ内に導入したアンモニアガス、あるいは、混合ガスをプラズマ化する。これにより、プラズマ化されたアンモニアガスや窒素ガスによって、層間絶縁膜ＩＬ２の表面にプラズマ処理を施す。
【０１４６】
その後、図２７に示すように、配線Ｌ２を形成した層間絶縁膜ＩＬ２上に、例えば、ＣＶＤ法を使用することにより、バリア絶縁膜ＢＩＦ３を形成し、このバリア絶縁膜ＢＩＦ３上に層間絶縁膜ＩＬ３を形成する。このバリア絶縁膜ＢＩＦ３は、例えば、ＳｉＮ膜（窒化シリコン膜）、ＳｉＯＮ膜（酸窒化シリコン膜）、ＳｉＣ膜（炭化シリコン膜）、ＳｉＣＮ膜（炭窒化シリコン膜）、ＳｉＣＯ膜のいずれかを含む膜から形成されている。また、層間絶縁膜ＩＬ３は、酸化シリコン膜や酸化シリコン膜よりも低誘電率である低誘電率膜から形成されている。具体的に層間絶縁膜ＩＬ１は、例えば、ＳｉＯＣ膜、ＨＳＱ（ハイドロジェンシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｈ結合を持つ酸化シリコン膜、又は、水素含有シルセスキオキサン）膜、あるいは、ＭＳＱ（メチルシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｃ結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン）膜、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＦ膜から構成されている。このとき、層間絶縁膜ＩＬ２の表面に対して、アンモニアガスによるプラズマ処理が実施されているので、配線Ｌ２や層間絶縁膜ＩＬ２とバリア絶縁膜ＢＩＦ３の密着性が向上する。
【０１４７】
そして、図２８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ３およびバリア絶縁膜ＢＩＦ３を貫通する配線溝（トレンチ）ＷＤ３とビアホールＶ２を形成する。この配線溝ＷＤ３とビアホールＶ２は、層間絶縁膜ＩＬ３とバリア絶縁膜ＢＩＦ３を貫通している。すなわち、ビアホールＶ２の底面で配線Ｌ２の表面が露出することになる。なお、ビアホールＶ２と接続する配線溝ＷＤ３と同層で、デジット配線用の配線溝ＷＤ３も形成される。
【０１４８】
その後、図２９に示すように、配線溝ＷＤ３とビアホールＶ２を形成した層間絶縁膜ＩＬ３上にバリア導体膜ＢＣＦ４を形成する。具体的に、バリア導体膜ＢＣＦ４の構成は、上述した配線Ｌ２の一部や配線Ｌ１の一部を構成するバリア導体膜ＢＣＦ２やバリア導体膜ＢＣＦ３の構成と異なっている。すなわち、バリア導体膜ＢＣＦ４は、透磁率の高い強磁性体膜を含むように構成されている。例えば、バリア導体膜ＢＣＦ４は、窒化タンタル膜と、この窒化タンタル膜上に形成された第１タンタル膜と、第１タンタル膜上に形成された強磁性体膜と、強磁性体膜上に形成された第２タンタル膜とからなる積層膜から構成されている。ただし、バリア導体膜ＢＣＦ４を構成する強磁性体膜以外の膜は、タンタル膜、チタン膜、ルテニウム膜、タングステン膜、マンガン膜、あるいは、これらの窒化物膜や窒化珪化物膜のいずれかを含む膜から形成してもよい。
【０１４９】
バリア導体膜ＢＣＦ４に含まれる強磁性体膜は、例えば、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されている。
【０１５０】
続いて、配線溝ＷＤ３とビアホールＶ２の内部および層間絶縁膜ＩＬ３上に形成されたバリア導体膜ＢＣＦ４上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜ＣＦ３を形成する。この銅膜ＣＦ３は、配線溝ＷＤ３とビアホールＶ２に埋め込まれるように形成される。この銅膜ＣＦ３は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
【０１５１】
次に、図３０に示すように、層間絶縁膜ＩＬ３上に形成された不要なバリア導体膜ＢＣＦ４および銅膜ＣＦ３をＣＭＰ法で除去する。これにより、配線溝ＷＤ３にバリア導体膜ＢＣＦ４と銅膜ＣＦ３を埋め込んだ配線Ｌ３と、ビアホールＶ２にバリア導体膜ＢＣＦ４と銅膜ＣＦ３とを埋め込んだプラグＰＬＧ３を形成することができる。また、配線Ｌ３と同層で、配線溝ＷＤ３にバリア導体膜ＢＣＦ４と銅膜ＣＦ３を埋め込んだデジット配線ＤＬを形成することができる。本実施の形態１では、バリア導体膜ＢＣＦ４が強磁性体膜を含む構成となっているので、デジット配線ＤＬはクラッド配線構造となっている。
【０１５２】
続いて、配線Ｌ３およびデジット配線ＤＬを形成した層間絶縁膜ＩＬ３の表面に対してプラズマ処理を実施する。このプラズマ処理に本実施の形態１の特徴がある。以下に、本実施の形態１の特徴であるプラズマ処理について説明する。
【０１５３】
まず、半導体基板１Ｓをチャンバ内に搬入し、窒素を含有する分子と窒素を含有しない不活性分子とからなる混合ガスをチャンバ内に導入する。このとき、窒素を含有する分子の流量よりも窒素を含有しない不活性分子の流量が多い条件で、混合ガスを導入し、混合ガスをプラズマ化してプラズマ処理を実施する。
【０１５４】
具体的には、窒素を含有する分子としてアンモニアガスを使用し、窒素を含有しない不活性分子として水素ガス、ヘリウム、あるいは、アルゴンを使用する。そして、窒素を含有しない不活性分子（水素ガス、ヘリウム、アルゴン）の流量に対する窒素を含有する分子（アンモニアガス）の流量が２％以下となるようにしてチャンバ内に混合ガスを導入する。このとき実施されるプラズマ処理の条件は、チャンバ内に圧力が５６０Ｐａ、処理時間が２０秒および電力が１５０Ｗとなっている。さらに、このプラズマ処理は、チャンバ内の温度が約２８０℃で実施される。
【０１５５】
このプラズマ処理の利点について説明する。第１の利点は、プラズマ処理の温度が２８０℃であり、アンモニアガスを単独で使用する従来のプラズマ処理の温度（約４００℃）に比べて温度が低くなっている点である。これにより、銅配線から構成されているデジット配線ＤＬの表面にプラズマ処理による熱負荷でヒロックが発生することを抑制できる。つまり、本実施の形態１におけるプラズマ処理では、処理温度を２８０℃程度に低くすることができるため、デジット配線ＤＬの表面にヒロックが発生することを抑制できるのである。なぜなら、ヒロックはプラズマ処理による処理温度が高くなるほど発生しやすい性質を有しているからである。このように本実施の形態１では、デジット配線ＤＬにヒロックが発生することを抑制できるので、デジット配線ＤＬ上に層間絶縁膜を形成し、この層間絶縁膜に対してＣＭＰ処理を実施した場合にヒロックが露出することを抑制できる。これは、ヒロックが露出することによる空洞欠陥の発生を抑制できることを意味する。
【０１５６】
空洞欠陥が生じる場合、空洞欠陥が形成されたデジット配線ＤＬ上に磁気抵抗素子の下部電極が形成されることになる。この場合、空洞欠陥が生じたデジット配線の表面の凹凸（ラフネス）を反映して磁気抵抗素子の下部電極が形成される。この結果、下部電極上に固定層を介して配置されるトンネル絶縁膜もデジット配線ＤＬの凹凸が反映されてしまう。このため、トンネル絶縁膜の均一性が劣化して磁気抵抗素子の抵抗値が変動してしまい、ＭＲＡＭの書き換え特性や読み出し特性が劣化してしまう。
【０１５７】
これに対し、本実施の形態１では、上述したように、空洞欠陥の発生を抑制することができるので、デジット配線ＤＬ上の平坦性を確保することができる。このことから、磁気抵抗素子を構成するトンネル絶縁膜の均一性を維持することができ、ＭＲＡＭの書き換え特性や読み出し特性の劣化を防止することができる。したがって、本実施の形態１では、デジット配線ＤＬ上の平坦性を確保することができ、ＭＲＡＭの特性劣化を抑制できることから、デジット配線ＤＬと磁気抵抗素子との間の距離を近づけることができる。このことは、デジット配線ＤＬを流れる書き換え電流を低減できることを意味している。したがって、本実施の形態１におけるプラズマ処理を実施することにより、デジット配線ＤＬの上面と磁気抵抗素子の下部電極の底面との間の距離を１００ｎｍ以下とする構造を実現することができる。
【０１５８】
さらに第１の利点に関して、本実施の形態１におけるプラズマ処理では、プラズマ処理の処理時間が２０秒であるという短時間である利点も有している。さらに、熱伝導率の高い水素ガスやヘリウムを使用していることにより、半導体基板１Ｓの実温度が処理温度である２８０℃よりも低くなるという利点もある。したがって、チャンバ内の温度を２８０℃で実施するという第１の利点とともに、本実施の形態１では、アンモニアガスを単独で使用する従来のプラズマ処理よりも処理時間が短いことと、熱伝導率の高い水素ガスやヘリウムガスを使用することの相乗効果により、ヒロックの発生を充分に抑制して、デジット配線ＤＬの平坦性を向上することができる顕著な効果が得られる。
【０１５９】
次に、第２の利点は、プラズマ処理で窒素ガスを使用しないことと、アンモニアガスを不活性ガスで大幅に希釈している点にある。これにより、クラッド配線構造のデジット配線ＤＬに含まれる強磁性体膜の窒化を抑制することができる。
【０１６０】
例えば、強磁性体膜をＮｉＦｅ合金から形成する場合、アンモニアガスを単独で使用したり、アンモニアガスと窒素ガスの混合ガスを使用する従来のプラズマ処理では、高濃度のアンモニアガスによりＮｉＦｅ合金の一部が窒化され、強磁性体膜がＮｉＦｅ合金とＮｉＦｅＮ合金が混在することになる。この場合、ＮｉＦｅＮ合金が形成される割合は、通常、複数のデジット配線ＤＬごとに異なると考えられる。このため、複数のデジット配線ＤＬに同じ書き換え電流を流しても、デジット配線ＤＬ中の強磁性体膜の窒化されている割合が異なることから、各メモリセルに供給される磁場も異なることになる。このことは、各メモリセルに記憶されている情報を書き換えるために必要な磁場を与えるために、各デジット配線ＤＬに流す書き換え電流が異なることを意味する。つまり、複数のメモリセル間で書き換え電流にばらつきが生じてしまう。
【０１６１】
これに対し、本実施の形態１におけるプラズマ処理では、窒素ガスを使用せず、かつ、アンモニアガスを不活性ガスで大幅に希釈しているので、デジット配線ＤＬを構成する強磁性体膜の窒化を抑制することができる。このため、強磁性体膜がほぼ窒化されないので、複数のデジット配線ＤＬに含まれるそれぞれの強磁性体膜の組成が均一となる。したがって、複数のデジット配線ＤＬに同じ書き換え電流を流す場合、各メモリセルに供給される磁場もほぼ均一になる。この結果、メモリセル間の書き換え電流のばらつきを低減することができるのである。
【０１６２】
ここで、窒素を含有する分子であるアンモニアガスは、銅配線からなるデジット配線ＤＬとバリア絶縁膜との密着性を向上するために使用されるガスである。ただし、このアンモニアガス単独のプラズマ処理を実施すると、処理温度も高くなり、かつ、デジット配線ＤＬに含まれる強磁性体膜の窒化が生じてしまう。そこで、本実施の形態１では、窒素を含有する分子であるアンモニアガスを使用するとともに、水素ガス、ヘリウム、アルゴンなどの不活性分子を混合している。これにより、プラズマ処理の処理温度を低くすることができるとともに、アンモニアガスの濃度を希釈することができる。つまり、本実施の形態１で導入される不活性分子（水素ガス、ヘリウム、アルゴン）は、プラズマ処理温度を低くできる機能を有するとともに、アンモニアガスの濃度を希釈する機能を有しているということができる。この結果、不活性分子を含む本実施の形態１におけるプラズマ処理では、プラズマ処理温度が低くできることにより、ヒロックの発生を抑制でき、デジット配線ＤＬの上面の平坦性を向上できる。また、アンモニアガスの濃度を大幅に希釈することができることにより、デジット配線ＤＬに含まれる強磁性体膜の窒化を抑制できるのである。したがって、デジット配線ＤＬと磁気抵抗素子との距離を短縮し、かつ、デジット配線ＤＬをクラッド配線構造とするＭＲＡＭを容易に実現することができる。すなわち、本実施の形態１における半導体装置の製造方法によれば、書き換え電流の低減と、書き換え電流のばらつきの低減を同時に実現する半導体装置を容易に実現することができる。
【０１６３】
なお、本実施の形態１におけるプラズマ処理では、デジット配線ＤＬを形成した層間絶縁膜ＩＬ３とその後形成されるバリア絶縁膜との密着性を向上する観点から、アンモニアガスも含む混合ガスでプラズマ処理を実施している。ただし、デジット配線ＤＬを構成する強磁性体膜の窒化をさらに抑制して、ＭＲＡＭの特性向上を図る観点からは、アンモニアガスを含まないガスでプラズマ処理を実施することもできる。
【０１６４】
つまり、本実施の形態１におけるプラズマ処理を、窒素を含有しない不活性分子からなるガスを使用して実施することもできる。例えば、窒素を含有しない不活性分子からなるガスとして水素ガスを使用することができる。このとき実施されるプラズマ処理の条件は、例えば、水素ガスの流量が１０００ｓｃｃｍ、チャンバ内に圧力が５６０Ｐａ、処理時間が２０秒および電力が１５０Ｗとすることができる。
【０１６５】
続いて、その後の工程について説明する。図３１に示すように、配線Ｌ３およびデジット配線ＤＬを形成した層間絶縁膜ＩＬ３上に、例えば、ＣＶＤ法を使用することにより、バリア絶縁膜ＢＩＦ４を形成し、このバリア絶縁膜ＢＩＦ４上に層間絶縁膜ＩＬ４を形成する。このバリア絶縁膜ＢＩＦ４は、例えば、ＳｉＮ膜（窒化シリコン膜）、ＳｉＯＮ膜（酸窒化シリコン膜）、ＳｉＣ膜（炭化シリコン膜）、ＳｉＣＮ膜（炭窒化シリコン膜）、ＳｉＣＯ膜のいずれかを含む膜から形成されている。また、層間絶縁膜ＩＬ４は、酸化シリコン膜などから形成されている。このとき、層間絶縁膜ＩＬ３の表面に対して、本実施の形態１によるプラズマ処理が実施されているので、配線Ｌ３、デジット配線ＤＬや層間絶縁膜ＩＬ３とバリア絶縁膜ＢＩＦ４の密着性が向上する。
【０１６６】
そして、図３２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ４およびバリア絶縁膜ＢＩＦ４を貫通するビアホールＶ３を形成する。このビアホールＶ３の底面で配線Ｌ３の表面が露出することになる。
【０１６７】
その後、図３３に示すように、ビアホールＶ３を形成した層間絶縁膜ＩＬ４上にバリア導体膜ＢＣＦ５を形成する。具体的に、バリア導体膜ＢＣＦ５は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。言い換えれば、バリア導体膜ＢＣＦ５は、タンタル、チタン、ルテニウム、マンガンのいずれかの金属材料からなる金属材料膜、この金属材料とＳｉ、Ｎ、Ｏ、Ｃのいずれかの元素との化合物膜のいずれかの膜から形成することができる。
【０１６８】
続いて、ビアホールＶ３の内部および層間絶縁膜ＩＬ４上に形成されたバリア導体膜ＢＣＦ５上に、例えば、タングステン膜ＷＦ２をＣＶＤ法により形成する。なお、タングステン膜ＷＦ２に代えて銅膜を形成してもよい。
【０１６９】
次に、図３４に示すように、層間絶縁膜ＩＬ４上に形成された不要なバリア導体膜ＢＣＦ５およびタングステン膜ＷＦ２をＣＭＰ法で除去する。これにより、ビアホールＶ３にバリア導体膜ＢＣＦ５とタングステン膜ＷＦ２を埋め込んだプラグＰＬＧ４を形成することができる。
【０１７０】
そして、図３５に示すように、プラグＰＬＧ４を形成した層間絶縁膜ＩＬ４上に下部電極ＢＥを形成し、この下部電極ＢＥ上に固定層ＦＬを形成する。その後、固定層ＦＬ上にトンネル絶縁膜ＴＩを形成し、このトンネル絶縁膜ＴＩ上に記録層ＲＬを形成する。さらに、記録層ＲＬ上に上部電極ＵＥを形成する。
【０１７１】
下部電極ＢＥは、例えば、タンタル膜、窒化タンタル膜、チタン膜、窒化チタン膜、ルテニウム膜、ニッケル鉄クロム（ＮｉＦｅＣｒ）膜、あるいは、これらの積層膜を含む膜から形成される。また、固定層ＦＬは、非磁性膜、反強磁性体膜および強磁性体膜を含む積層膜から形成される。このとき、非磁性層は、タンタル膜、ルテニウム膜、アルミニウム膜、マグネシウム膜などの金属膜から形成される。一方、反強磁性層は、例えば、プラチナマンガン（ＰｔＭｎ）膜、イリジウムマンガン（ＩｒＭｎ）膜などから形成される。さらに、強磁性層は、例えば、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されている。
【０１７２】
さらに、トンネル絶縁膜ＴＩは、例えば、酸化アルミニウム膜や酸化マグネシウム膜などの金属酸化物膜から形成される。一方、記録層ＲＬは、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成される。また、上部電極ＵＥは、例えば、タンタル膜やルテニウム膜から形成される。
【０１７３】
続いて、図３６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、上部電極ＵＥ、記録層ＲＬ、トンネル絶縁膜ＴＩおよび固定層ＦＬをパターニングする。これにより、記録層ＲＬとトンネル絶縁膜ＴＩと固定層ＦＬを含む磁気抵抗素子ＴＭＲを形成することができる。この磁気抵抗素子ＴＭＲは、デジット配線ＤＬの上方に位置するように形成される。
【０１７４】
次に、図３７に示すように、磁気抵抗素子ＴＭＲを形成した下部電極ＢＥ上に絶縁膜ＩＦを形成し、この絶縁膜ＩＦ上にレジスト膜ＦＲを形成する。そして、このレジスト膜ＦＲに対して露光・現像処理を施すことにより、レジスト膜ＦＲをパターニングする。レジスト膜ＦＲのパターニングは、下部電極ＢＥを残す領域にレジスト膜ＦＲが残るように行なわれる。
【０１７５】
そして、図３８に示すように、パターニングしたレジスト膜ＦＲをマスクにしたエッチングにより、絶縁膜ＩＦと下部電極ＢＥを加工する。その後、図３９に示すように、磁気抵抗素子ＴＭＲを形成した層間絶縁膜ＩＬ４上に層間絶縁膜ＩＬ５を形成する。層間絶縁膜ＩＬ５は、例えば、酸化シリコン膜から形成されている。
【０１７６】
続いて、図４０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ５に配線溝ＷＤ４およびビアホールＶ４を形成する。このとき、ビアホールＶ４は、層間絶縁膜ＩＬ５と絶縁膜ＩＦを貫通して、磁気抵抗素子ＴＭＲの上部電極ＵＥを露出するように形成される。
【０１７７】
次に、図４１に示すように、配線溝ＷＤ４およびビアホールＶ４を形成した層間絶縁膜ＩＬ５上にバリア導体膜ＢＣＦ６を形成する。具体的に、バリア導体膜ＢＣＦ６の構成は、上述した配線Ｌ２の一部や配線Ｌ１の一部を構成するバリア導体膜ＢＣＦ２やバリア導体膜ＢＣＦ３の構成と異なっている。すなわち、バリア導体膜ＢＣＦ６は、透磁率の高い強磁性体膜を含むように構成されている。例えば、バリア導体膜ＢＣＦ６は、窒化タンタル膜と、この窒化タンタル膜上に形成された第１タンタル膜と、第１タンタル膜上に形成された強磁性体膜と、強磁性体膜上に形成された第２タンタル膜とからなる積層膜から構成されている。ただし、バリア導体膜ＢＣＦ６を構成する強磁性体膜以外の膜は、タンタル膜、チタン膜、ルテニウム膜、タングステン膜、マンガン膜、あるいは、これらの窒化物膜や窒化珪化物膜のいずれかを含む膜から形成してもよい。
【０１７８】
バリア導体膜ＢＣＦ６に含まれる強磁性体膜は、例えば、ニッケル膜、鉄膜、コバルト膜、または、これらの膜の合金からなる合金膜、あるいは、前記ニッケル膜、前記鉄膜、前記コバルト膜および前記合金膜にクロム、モリブデン、アルミニウム、シリコン、ジルコニウム、ホウ素のいずれかの元素を添加した膜のいずれかの膜を含むように形成されている。
【０１７９】
その後、図４２に示すように、アルゴンを使用したスパッタエッチング法により、配線溝ＷＤ４の底面およびビアホールＶ４の底面に形成されているバリア導体膜ＢＣＦ６の一部を除去する。具体的には、強磁性体膜および第２タンタル膜を除去する。これにより、配線溝ＷＤ４の側面とビアホールＶ４の側面にだけ強磁性体膜および第２タンタル膜が形成され、配線溝ＷＤ４の底面とビアホールＶ４の側面には窒化タンタル膜および第１タンタル膜が残っていることになる。
【０１８０】
続いて、図４３に示すように、配線溝ＷＤ４とビアホールＶ４の側面に形成されたバリア導体膜ＢＣＦ６と層間絶縁膜ＩＬ５上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜ＣＦ４を形成する。この銅膜ＣＦ４は、配線溝ＷＤ４とビアホールＶ４に埋め込まれるように形成される。この銅膜ＣＦ４は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
【０１８１】
次に、層間絶縁膜ＩＬ５上に形成された不要な銅膜ＣＦ４をＣＭＰ法で除去する。これにより、銅膜ＣＦ４とバリア導体膜ＢＣＦ６からなるビット線ＢＬを形成することができる。その後、図３に示すように、ビット線ＢＬを構成する銅膜ＣＦ４上にクラッド膜ＣＬＤ１を形成することにより、バリア導体膜ＢＣＦ６と銅膜ＣＦ４とクラッド膜ＣＬＤ１からなるビット線ＢＬを形成することができる。クラッド膜ＣＬＤ１は、例えば、強磁性体膜を含む膜から構成されている。本実施の形態１では、ビット線ＢＬを構成するバリア導体膜ＢＣＦ６およびクラッド膜ＣＬＤ１が強磁性体膜を含む構成となっているので、ビット配線ＢＬはクラッド配線構造となっている。以上のようにして、本実施の形態１における半導体装置を製造することができる。
【０１８２】
なお、上述したように、バリア絶縁膜ＢＩＦ２〜ＢＩＦ４を堆積する前に、配線Ｌ１〜Ｌ３の表面のプラズマ処理を行うが、これらのプラズマ処理はバリア絶縁膜ＢＩＦ２〜ＢＩＦ４を堆積する装置で行う。プラズマ処理とバリア絶縁膜ＢＩＦ２〜ＢＩＦ４の堆積工程の間において、配線の表面が大気に曝されると、配線の表面の銅が水分により腐食したり、酸素により酸化したりするからである。
【０１８３】
また、バリア導体膜ＢＣＦ４は強磁性体材料を含んでいる。したがって、バリア絶縁膜ＢＩＦ２．ＢＩＦ３を堆積する装置とバリア絶縁膜ＢＩＦ４を堆積する装置を共用すると、バリア絶縁膜ＢＩＦ２、ＢＩＦ３を堆積する際、強磁性体材料による汚染の問題がある。
【０１８４】
さらに、上述したようなヒロックの問題を解決するために、バリア絶縁膜ＢＩＦ２、ＢＩＦ３の成膜温度（たとえばその前のプラズマ処理と同じく４００度程度）よりもバリア絶縁膜ＢＩＦ４の成膜温度（たとえばその前のプラズマ処理と同じく２８０度程度）を低い条件にて処理するようにしている。これにより、配線Ｌ３に加えられる熱を抑制して、ヒロックを抑えている。したがって、バリア絶縁膜ＢＩＦ２、ＢＩＦ３を堆積する装置とバリア絶縁膜ＢＩＦ４を堆積する装置は少なくとも異なるものであり、動作も異なる。
【０１８５】
例えば、バリア絶縁膜ＢＩＦ４を堆積する前のプラズマ処理条件と同じような条件で、バリア絶縁膜ＢＩＦ２、ＢＩＦ３を堆積する前のプラズマ処理を行う場合、異なる装置でプラズマ処理の条件設定を行う必要が出てくるために、チューニングに時間がかかり開発コストや期間が増大する。このため、バリア絶縁膜ＢＩＦ２、ＢＩＦ３を堆積する前のプラズマ処理と、バリア絶縁膜ＢＩＦ４を堆積する前のプラズマ処理条件とを上述のように分けることにより、バリア絶縁膜ＢＩＦ２、ＢＩＦ３を堆積する前のプラズマ処理は従来から踏襲した条件を用いることが可能となりチューニング期間を短縮することができる。さらに、バリア絶縁膜ＢＩＦ２、ＢＩＦ３を堆積する装置を、ＭＲＡＭを含まない半導体装置の製造と共用することも可能となる。
【０１８６】
（実施の形態２）
前記実施の形態１では、図３に示すように、デジット配線ＤＬ上にバリア絶縁膜ＢＩＦ４と層間絶縁膜ＩＬ４を形成し、この層間絶縁膜ＩＬ４上に磁気抵抗素子ＴＭＲを形成する例について説明した。本実施の形態２では、デジット配線ＤＬ上にバリア絶縁膜ＢＩＦ４を形成し、このバリア絶縁膜ＢＩＦ４上に直接磁気抵抗素子ＴＭＲ（下部電極ＢＥを含む）を形成する例について説明する。
【０１８７】
図４４は、本実施の形態２における半導体装置の構成を示す断面図である。前記実施の形態１における半導体装置の構成を示す図３と、本実施の形態２における半導体装置の構成を示す図４４はほぼ同様である。異なる点は、図４４において、デジット配線ＤＬ上にバリア絶縁膜ＢＩＦ４を形成し、このバリア絶縁膜ＢＩＦ４上に直接磁気抵抗素子ＴＭＲ（下部電極ＢＥを含む）を形成している点である。
【０１８８】
本発明の特徴は、例えば、配線Ｌ３およびデジット配線ＤＬを形成した層間絶縁膜ＩＬ３の表面に対してプラズマ処理を実施する点にある。具体的には、半導体基板１Ｓをチャンバ内に搬入し、窒素を含有する分子と窒素を含有しない不活性分子とからなる混合ガスをチャンバ内に導入する。このとき、窒素を含有する分子の流量よりも窒素を含有しない不活性分子の流量が多い条件で、混合ガスを導入し、混合ガスをプラズマ化してプラズマ処理を実施するものである。
【０１８９】
このようなプラズマ処理によれば、ヒロックに起因した空洞欠陥の発生を抑制することができるので、デジット配線ＤＬ上の平坦性を確保することができる。このことから、デジット配線ＤＬと磁気抵抗素子との間の距離を近づけることができる。
【０１９０】
そこで、本実施の形態２では、デジット配線ＤＬ上にバリア絶縁膜ＢＩＦ４を形成し、バリア絶縁膜ＢＩＦ４上に層間絶縁膜ＩＬ４を形成することなく、直接、磁気抵抗素子ＴＭＲ（下部電極ＢＥを含む）を形成しているのである。このように構成されている本実施の形態２における半導体装置によれば、デジット配線ＤＬと磁気抵抗素子ＴＭＲとの間の距離を前記実施の形態１よりも近づけることができるので、さらに、デジット配線ＤＬに流れる書き込み電流を低減できる効果が得られる。
【０１９１】
なお、本実施の形態２における半導体装置の製造方法は、層間絶縁膜ＩＬ４を形成しない点を除けば、前記実施の形態１における半導体装置の製造方法と同様であるため、その説明は省略する。
【０１９２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１９３】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１９４】
１  ＣＰＵ
１Ｓ  半導体基板
２  ＭＲＡＭ
３  周辺回路
４  パワーライン
ＡＴＲ  アクセストランジスタ
ＢＣＦ１  バリア導体膜
ＢＣＦ２  バリア導体膜
ＢＣＦ３  バリア導体膜
ＢＣＦ４  バリア導体膜
ＢＣＦ５  バリア導体膜
ＢＣＦ６  バリア導体膜
ＢＥ  下部電極
ＢＩＦ１  バリア絶縁膜
ＢＩＦ２  バリア絶縁膜
ＢＩＦ３  バリア絶縁膜
ＢＩＦ４  バリア絶縁膜
ＢＬ  ビット線
ＢＬ１〜ＢＬｎ  ビット線
ＣＡ  カラムアドレス
ＣＤ１  カラムデコーダ
ＣＤ２  カラムデコーダ
ＣＦ１  銅膜
ＣＦ２  銅膜
ＣＦ３  銅膜
ＣＦ４  銅膜
ＣＨＰ  半導体チップ
ＣＩＬ  コンタクト層間絶縁膜
ＣＬＤ１  クラッド膜
ＣＮＴ１  コンタクトホール
ＣＳ  コバルトシリサイド膜
ＣＳＧ１〜ＣＳＧｎ  ゲート電極
ＤＦ  空洞欠陥
Ｄｉｎ  入力データ
ＤＬ  デジット配線
ＤＬ１〜ＤＬｍ  デジット線
Ｄｏｕｔ  出力データ
ＤＲＣ  データ読出回路
ＤＷ  データ線
ＤＷＣ  データ書込回路
ＥＸ  浅いｎ型不純物拡散領域
ＦＬ  固定層
ＦＭ  強磁性体膜
ＦＲ  レジスト膜
Ｇ  ゲート電極
ＧＯＸ  ゲート絶縁膜
Ｈ  磁場
ＨＲＫ  ヒロック
Ｉ  電流
ＩＦ  絶縁膜
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
ＩＬ３  層間絶縁膜
ＩＬ４  層間絶縁膜
ＩＬ５  層間絶縁膜
Ｌ１  配線
Ｌ２  配線
Ｌ３  配線
ＭＣ  メモリセル
ＮＲ  深いｎ型不純物拡散領域
ＰＤ  パッド
ＰＦ  ポリシリコン膜
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
ＰＬＧ３  プラグ
ＰＬＧ４  プラグ
ＰＷＬ  ｐ型ウェル
ＲＥ  リードイネーブル信号
ＲＬ  記録層
ＲＳＬ  読み出しソース線
ＳＬ１〜ＳＬｍ  ソース線
ＳＴＩ  素子分離領域
ＳＷ  サイドウォール
ＴＡ  タンタル膜
ＴＡ１  タンタル膜
ＴＡ２  タンタル膜
ＴＡＮ  窒化タンタル膜
ＴＡＮ１  窒化タンタル膜
ＴＩ  トンネル絶縁膜
ＴＭＲ  磁気抵抗素子
ＵＥ  上部電極
Ｖ１  ビアホール
Ｖ２  ビアホール
Ｖ３  ビアホール
Ｖ４  ビアホール
ＷＢＬ  書き込みビット線
ＷＣＳＧ１〜ＷＣＳＧｍ  ゲート電極
ＷＤ  ワード線ドライバ帯
ＷＤ１  配線溝
ＷＤ２  配線溝
ＷＤ３  配線溝
ＷＤ４  配線溝
ＷＥ  ライトイネーブル信号
ＷＦ１  タングステン膜
ＷＦ２  タングステン膜
ＷＬ１〜ＷＬｍ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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