(57)【要約】  【課題】電子機器において、その回路規模をより小さくするとともに信号配線をより簡単にするための技術を提供する。  【解決手段】電子機器は、ＣＰＵと、当該ＣＰＵとリセット信号線で接続された特定の処理を行う第１処理回路とを備える。省電力モード時には、第１処理回路の電源はオフされる。ここで、リセット信号線はプルダウンされており、第１処理回路の電源がオフである場合に、ＣＰＵはリセット状態になる。【選択図】図２
2011128881.tif 000002
【特許請求の範囲】
【請求項１】
電子機器であって、
ＣＰＵと、前記ＣＰＵとリセット信号線で接続された特定の処理を行う第１処理回路とを備え、
前記リセット信号線はプルダウンされており、
前記第１処理回路の電源がオフである場合に、前記ＣＰＵはリセット状態になる、
ことを特徴とする電子機器。
【請求項２】
請求項１に記載の電子機器であって、
前記ＣＰＵと前記第１処理回路とは少なくとも１以上の制御線で接続されており、
前記ＣＰＵの制御線の出力端子は、リセット状態においてローである、
ことを特徴とする電子機器。
【請求項３】
請求項１又は２に記載の電子機器であって、
省電力モードを設定可能であり、
前記省電力モードが設定された場合に、前記第１処理回路の電源はオフされ、前記ＣＰＵは電源オン且つリセット状態となる、
ことを特徴とする電子機器。
【請求項４】
請求項３に記載の電子機器であって、
電源制御を行う第２処理回路を有し、
前記省電力モードが設定された場合に、前記第２処理回路は、前記第１処理回路の電源をオフにする、
ことを特徴とする電子機器。
【請求項５】
請求項１〜４いずれか一項に記載の電子機器であって、
前記ＣＰＵの電源オン／オフ回数は制限されている、
ことを特徴とする電子機器。
【請求項６】
請求項１〜５いずれか一項に記載の電子機器であって、
プリンター、スキャナー、コピー機、もしくは複合機のいずれか一つである、
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリンター、コピー機、複合機、スキャナー等の電子機器に関する。本発明は、特に、電子機器の省電力技術に関する。
【背景技術】
【０００２】
電子機器には、その消費電力を低減するため、電子機器の使用されていない状態の部分（例えば、特定の処理を行う回路など）の電源をオフにしたり、当該部分をスリープ状態に移行したりする、省電力モードを有するものがある。
【０００３】
例えば、特許文献１には、ＨＤＭＩ制御を行うＬＳＩをリセット状態にして、消費電力を低減することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１５８５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
さて、上述したように、電子機器の省電力モードを実現する方法としては、電子機器内部の各種部品（例えば、メモリー、ＣＰＵ、ＨＤＤ、特定の処理を行う回路など）のうち、一部の部品の電源をオフにし、他の部品の電源をオンのままにする方法がある。
【０００６】
この場合、予期せぬ電流の発生による回路の誤動作や破壊を防ぐため、電源オンの部品から電源オフの部品へ電流が流れ込まないように回路設計を行う必要がある。回路設計としては、通常は、例えば、電源オンの部品と電源オフの部品とを接続する信号線にスリーステートバッファーが設けられる。
【０００７】
しかし、スリーステートバッファーを設けると、回路規模が大きくなったり信号配線が複雑になったりする。
【０００８】
本発明は、電子機器において、その回路規模をより小さくするとともに信号配線をより簡単にするための技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するための本発明の一態様は、電子機器であって、ＣＰＵと、前記ＣＰＵとリセット信号線で接続された特定の処理を行う第１処理回路とを備え、前記リセット信号線はプルダウンされており、前記第１処理回路の電源がオフである場合に、前記ＣＰＵはリセット状態になる、ことを特徴とする。
【００１０】
上記の電子機器であって、前記ＣＰＵと前記第１処理回路とは少なくとも１以上の制御線で接続されており、前記ＣＰＵの制御線の出力端子は、リセット状態においてローである、ことを特徴としていてもよい。
【００１１】
また、上記のいずれかの電子機器であって、省電力モードを設定可能であり、前記省電力モードが設定された場合に、前記第１処理回路の電源はオフされ、前記ＣＰＵは電源オン且つリセット状態となる、ことを特徴としていてもよい。
【００１２】
また、上記の電子機器であって、電源制御を行う第２処理回路を有し、前記省電力モードが設定された場合に、前記第２処理回路は、前記第１処理回路の電源をオフにする、ことを特徴としていてもよい。
【００１３】
また、上記のいずれかの電子機器であって、前記ＣＰＵの電源オン／オフ回数は制限されている、ことを特徴としていてもよい。
【００１４】
また、上記のいずれかの電子機器であって、プリンター、スキャナー、コピー機、もしくは複合機のいずれか一つである、ことを特徴としていてもよい。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態のプリンター１の概略構成を示すブロック図である。
【図２】本発明の一実施形態のコントローラー１０の信号配線を説明する図である。
【図３】本発明の一実施形態の特徴を有さないコントローラー１０の信号配線を説明する図である。
【発明を実施するための形態】
【００１６】
以下に、本発明の一実施形態について説明する。
【００１７】
図１は、本発明の一実施形態のプリンター１の概略構成を示すブロック図である。本実施形態では、電子機器としてプリンターを例に挙げて説明する。もちろん、電子機器は、プリンターに限られず、コピー機、複合機、スキャナー等であってもよい。
【００１８】
プリンター１は、例えば、コントローラー１０と、操作パネル２２と、印刷エンジン３０とを備える、一般的なレーザー方式のページプリンターである。もちろん、プリンター１は、レーザー方式のページプリンターに限られず、例えば、インクジェット方式であってもよいし、シリアルプリンターやラインプリンターであってもよい。
【００１９】
コントローラー１０は、プリンター１を統合的に制御して、プリンターの各種機能を実現する。また、後述するように、コントローラー１は、通常モード及び省電力モードを有し、各モードに応じた電力制御を行うことができる。
【００２０】
コントローラー１０は、ＣＰＵ１１、ＲＡＭ１２、ＲＯＭ１３、メモリー制御ＡＳＩＣ（Application Specific Integrated Circuit）１４、画像処理ＡＳＩＣ１５、印刷制御ＡＳＩＣ１６、ビデオデータＩ／Ｆ（インターフェイス）１７、ネットワークＩ／Ｆ１８、電源回路１９、Ｉ／Ｏ（入出力）制御ＡＳＩＣ２０を有する。Ｉ／Ｏ制御ＡＳＩＣ２０は、サブＣＰＵ２１を有する。
【００２１】
ＣＰＵ１１は、各種プログラムを実行して、コントローラー１０およびプリンター１全体を制御して、プリンター１の各種機能を実現するメインの演算装置である。例えば、ＣＰＵ１１は、ネットワークＩ／Ｆ１８を介して受信された印刷データに基づいて各種の画像処理を行う。
【００２２】
本実施形態では、ＣＰＵ１１は、信頼性および動作が保証される電源のオン／オフ回数の上限値が仕様として定められている。
【００２３】
ＲＡＭ１２は、ＣＰＵ１１が実行するプログラム、画像処理の対象の印刷データ等を一時的に格納する揮発性メモリーである。ＲＡＭ１２は、例えば、ＤＤＲ−ＳＤＲＡＭである。
【００２４】
ＲＯＭ１３は、プリンター１の電源がＯＦＦにされても継続的に保持すべきプログラムや設定データを格納した非揮発性メモリーである。ＲＯＭ１３は、例えば、フラッシュＲＯＭである。
【００２５】
メモリー制御ＡＳＩＣ１４は、ＣＰＵインターフェイス、メモリーインターフェイス、他のＡＳＩＣと接続するインターフェイス等を有し、他の装置からＲＡＭ１２へのアクセス（例えば、リード、ライトなど）を制御する装置である。
【００２６】
画像処理ＡＳＩＣ１５は、印刷時において、ＣＰＵ１１により画像処理された印刷データに基づいて、印刷制御ＡＳＩＣ１６又はビデオデータＩ／Ｆ１７で処理可能な印刷データを生成する装置である。例えば、画像処理ＡＳＩＣ１５は、印刷データに基づいて、色変換、圧縮、伸張、２値化といった処理を行う。
【００２７】
印刷制御ＡＳＩＣ１６は、印刷エンジン３０を制御する装置である。例えば、印刷制御ＡＳＩＣ１６は、画像処理ＡＳＩＣ１５から供給された印刷データに基づくプリントイメージデータを生成し、このプリントイメージデータを印刷エンジン３０に送信して印刷させる。
【００２８】
ビデオデータＩ／Ｆ１７は、印刷エンジン３０にビデオデータを送信して印刷させる装置である。例えば、ビデオデータＩ／Ｆ１７は、画像処理ＡＳＩＣ１５から供給された印刷データをビデオデータに展開し、展開したビデオデータを印刷エンジン３０に送信して印刷させる。
【００２９】
ネットワークＩ／Ｆ１８は、ホストコンピューターなどのネットワーク上の装置と各種データの送受信を行う。例えば、ネットワークＩ／Ｆ１８は、ホストコンピューターから受信した印刷ジョブをＲＡＭ１２に転送する処理などを行う。
【００３０】
電源回路１９は、プリンター１の各デバイスと接続され、各デバイスに電源を供給する。また、電源回路１９は、ＣＰＵ１１又はサブＣＰＵ２１により制御され、各デバイスへの電源の供給をオン／オフする。本実施形態では、電源回路１９は、各デバイスごとに個別に電源をオン／オフ可能である。
【００３１】
Ｉ／Ｏ制御ＡＳＩＣ２０は、各種のＩ／Ｏ装置や外部Ｉ／Ｆを制御する装置である。例えば、Ｉ／Ｏ制御ＡＳＩＣ２０は、操作パネル２２やネットワークＩ／Ｆ１８を制御する。Ｉ／Ｏ制御ＡＳＩＣ２０は、ネットワークＩ／Ｆ１８を介して受信した印刷ジョブを、ＲＡＭ１２にＤＭＡ（Direct Memory Access）転送する。なお、Ｉ／Ｏ制御ＡＳＩＣ２０に接続される装置は、上記に限られず、例えば、ハードディスクなどのストレージ、ＵＳＢ  Ｉ／Ｆ、パラレルＩ／Ｆなどであってもよい。
【００３２】
サブＣＰＵ２１は、コントローラー１０の通常モード及び省電力モードの切り替えを制御する演算装置である。なお、サブＣＰＵ２１は、モードの遷移に関する処理を主に行うため、ＣＰＵ１１と比べて高速、高機能、高消費電力である必要はない。
【００３３】
操作パネル２２は、ユーザーとプリンター１との間の入出力インターフェイスとして、プリンター１の筐体に設けられているユニットである。操作パネル２２は、例えば、液晶ディスプレイ（Liquid Crystal Display）や有機ＥＬディスプレイ（Electro-Luminescence Display）などのディスプレイと、タッチパネルと、ハードスイッチ等を有する。
【００３４】
印刷エンジン３０は、印刷制御ＡＳＩＣ１６又はビデオデータＩ／Ｆ１７から供給されたデータに基づいて、印刷媒体に印刷を行う。印刷エンジン３０は、例えば、トナーカートリッジ、感光体ドラム、レーザー光照射機構、転写機構、紙送り機構、給排紙機構などを有するレーザー方式のエンジンである。もちろん、印刷エンジン３０は、例えば、インクジェット方式であってもよい。
【００３５】
以上、プリンター１の概略構成を説明したが、本願発明の特徴を説明するにあたって主要構成を説明したのであって、上記の構成に限られない。また、一般的なプリンターや電子機器が備える他の構成を排除するものではない。
【００３６】
例えば、ネットワークＩ／Ｆ１８は、コントローラー１０と別体となっていてもよい。ＲＯＭ１３は、Ｉ／Ｏ制御ＡＳＩＣ２０に接続されていてもよい。印刷エンジン３０は、Ｉ／Ｏ制御ＡＳＩＣ２０に接続されていてもよい。メモリー制御ＡＳＩＣ１４とＩ／Ｏ制御ＡＳＩＣ２０とは一体となっていてもよい。
【００３７】
次に、本実施形態におけるコントローラー１０の省電力モード制御について説明する。
【００３８】
プリンター１が通常の動作を行う通常モード中、サブＣＰＵ２１は、操作パネル２２やネットワークＩ／Ｆ１８を介した外部入力（例えば、印刷コマンド、印刷設定の変更、パケット受信など）を監視する。
【００３９】
外部入力が所定時間検出されない場合や、省電力モードを設定するユーザーの操作を検出した場合などに、サブＣＰＵ２１は、電源回路１９に制御信号を送って、図１中の点線で囲まれた各種デバイス（ＲＡＭ１２、ＲＯＭ１３、メモリー制御ＡＳＩＣ１４、画像処理ＡＳＩＣ１５、印刷制御ＡＳＩＣ１６、ビデオデータＩ／Ｆ１７、操作パネル２２）の電源をオフする。印刷エンジン３０も電源をオフするようにしてもよい。なお、省電力モードにおいて、メモリー制御ＡＳＩＣ１４を除く他のデバイスは、電源オフではなく、スリープモード、一部が電源オンとなった状態等であってもよい。
【００４０】
上述したように、ＣＰＵ１１は、仕様上、電源のオン／オフ回数に制限がある。そのため、信頼性や動作保証の観点から、サブＣＰＵ２１は、省電力モード時にＣＰＵ１１の電源をオフしない（電源をオンのままにする）。なお、ＣＰＵ１１は、通常の動作状態よりも消費電力が小さいスリープモードを有し、省電力モード時には、サブＣＰＵ２１からの命令により当該スリープモードに切り替わる。
【００４１】
省電力モード中、サブＣＰＵ２１は、操作パネル２２やネットワークＩ／Ｆ１８を介した外部入力を監視する。
【００４２】
外部入力を検出した場合、サブＣＰＵ２１は、図１中の点線で囲まれたデバイス（ＲＡＭ１２、ＲＯＭ１３、メモリー制御ＡＳＩＣ１４、画像処理ＡＳＩＣ１５、印刷制御ＡＳＩＣ１６、ビデオデータＩ／Ｆ１７、操作パネル２２）の電源をオンする。また、ＣＰＵ１１は、電源オンとなったメモリー制御ＡＳＩＣ１４からクロックの供給を受け付け、スリープモードから通常の電源オンの状態に復帰する。
【００４３】
なお、通常モードから省電力モードへの移行は、ＣＰＵ１１が制御するようにしてもよい。すなわち、ＣＰＵ１１は、外部入力の監視を行う。また、ＣＰＵ１１は、電源回路１９に制御信号を送信して各種デバイスの電源をオフにし、その後、自身はスリープモードに移行する。この場合、サブＣＰＵ２１は、通常モード中はスリープモードで待機し、プリンター１が省電力モードに移行する際に、ＣＰＵ１１から通知を受け取って、上述した省電力モード中の動作を開始するようにすればよい。
【００４４】
以上が、本実施形態におけるコントローラー１０の省電力モード制御である。次に、ＣＰＵ１１およびメモリー制御ＡＳＩＣ１４の関係に注目する。
【００４５】
本実施形態の省電力モードでは、ＣＰＵ１１は電源オン（スリープモード）の状態となり、一方メモリー制御ＡＳＩＣは電源オフの状態となる。従って、省電力モード中に、ＣＰＵ１１側からメモリー制御ＡＳＩＣ１４側に電流が流れ込んで、回路の誤動作や破壊が発生しないようにする必要がある。
【００４６】
上記の要請に応えるため、通常の配線の方法（本実施形態の特徴を有さない配線の方法）に従ってＣＰＵ１１とメモリー制御ＡＳＩＣ１４との間の配線を行うと、次のようになる。図３を参照して説明する。
【００４７】
なお、次の事項を前提として説明する。
（１）ＣＰＵ１１とメモリー制御ＡＳＩＣ１４は、各種の信号線（例えば、データ・アドレス信号線１００、制御信号線２００、制御信号線３００、クロック信号線４００等）で接続される。
（２）各種信号の極性は、ロー（Low）・アクティブである。
（３）ＣＰＵ１１は、省電力モードから通常モードへの復帰時、リセットされる必要がある。ＣＰＵ１１は、リセット状態である場合、入出力端子はハイインピーダンス（HiZ）、出力端子はローである。すなわち、データ・アドレス信号線１００の入出力端子は、ハイインピーダンス、制御信号線２００の出力端子は、ローとなる。
（４）リセット信号は、リセット信号の出力元が電源オンである場合において、省電力モード中、ハイ（Hi）に保たれ、通常モードへの復帰時、一旦ローされてからハイにされる。
（５）クロック信号は、省電力モード中、ＣＰＵ１１のスリープモードを保つため出力されない。省電力モードから通常モードへの復帰時、出力される。
（６）データ・アドレスなどの入出力信号は、省電力モード中、ハイインピーダンスに固定される。すなわち、データ・アドレス信号線１００の入出力端子は、ハイインピーダンスとなる。
（７）その他の制御信号は、省電力モード中、ＣＰＵ１１の入力はハイに保たれ、メモリー制御ＡＳＩＣ１４の入力はハイインピーダンスに固定される又はローに保たれる。省電力モードから通常モードへの復帰時、それぞれ出力される。
【００４８】
以上の前提に基づいて通常の配線を行うと、図３に示すような構成となる。
【００４９】
制御信号線２００について、入力端子にプルアップ抵抗２２０（メモリー制御ＡＳＩＣ１４の電源に接続）が設けられる。また、省電力モード時にメモリー制御ＡＳＩＣ１４の電源がオフになった場合のために、制御信号線２００は、スリーステートバッファー２３０により分断される。また、制御信号線３００について、入力端子にプルアップ抵抗３２０（ＣＰＵ１１の電源に接続）が設けられる。また、省電力モード時にメモリー制御ＡＳＩＣ１４の電源がオフになった場合のために、制御信号線３００は、スリーステートバッファー３３０により分断される。
【００５０】
また、Ｉ／Ｏ制御ＡＳＩＣ２０は、サブＣＰＵ２１がＣＰＵ１１にリセット信号を送るためのリセット信号線５５０により、ＣＰＵ１１と接続される。サブＣＰＵ２１は、省電力モードから通常モードへ復帰時に、ＣＰＵ１１をスリープモードから通常モードに復帰させるために、リセット信号を送る（ハイから一旦ローにする）。
【００５１】
また、Ｉ／Ｏ制御ＡＳＩＣ２０は、サブＣＰＵ２１がスリーステートバッファー２３０及びスリーステートバッファー３３０の状態を切り替える信号を送るためのスリーステートバッファー制御信号線７００により、各スリーステートバッファーと接続される（図中では接続関係を省略して記載している）。サブＣＰＵ２１は、通常モードから省電力モードへの切り替え時、メモリー制御ＡＳＩＣ１４の電源をオフする前にスリーステートバッファーをハイインピーダンスに設定する。
【００５２】
なお、Ｉ／Ｏ制御ＡＳＩＣ２０は、サブＣＰＵ２１が電源回路１９を介してデバイスの電源オン／オフを制御するための電源制御信号線６００により、電源回路１９と接続される。電源回路１９と接続される。
【００５３】
以上が本実施形態の特徴を有さない通常の配線方法を用いた構成である。
【００５４】
しかしながら、上記の構成では、スリーステートバッファー２３０及びスリーステートバッファー３３０、Ｉ／Ｏ制御ＡＳＩＣ２０からのリセット信号線５５０及びスリーステートバッファー制御信号線７００を、ＣＰＵ１１とメモリー制御ＡＳＩＣ１４との間に設ける必要がある。
【００５５】
そのため、ＣＰＵ１１とメモリー制御ＡＳＩＣ１４との間の部品数が増え、配線が複雑になり、また配線が長くなっている。より具体的には、次のような問題が発生することがある。配線が長くなることで、ＣＰＵ１１とメモリー制御ＡＳＩＣ１４間の信号周波数を遅くする必要がある。また、配線がＣＰＵ１１とメモリー制御ＡＳＩＣ１４間の信号を分断することになり、信号のリターン電流の経路を確保できず、信号品質を維持できない。また、配線が長くなることで、基板面積が増え、基板コストが増加する。また、スリーステートバッファーの部品費が増加する。
【００５６】
そこで、本実施形態では、スリーステートバッファーを使用することのないようにＣＰＵ１１とメモリー制御ＡＳＩＣ１４との間の配線を行う。すると、図２のような構成となる。図３と異なる点を中心に説明する。
【００５７】
メモリー制御ＡＳＩＣ１４は、リセット信号線５００によりＣＰＵ１１と接続される。また、リセット信号線５００について、リセット入力端子にプルダウン抵抗５１０が設けられる。また、制御信号線２００について、入力端子にプルアップ抵抗２１０（メモリー制御ＡＳＩＣ１４の電源に接続）が設けられる。また、制御信号線３００について、出力端子にプルアップ抵抗３１０（メモリー制御ＡＳＩＣ１４の電源に接続）が設けられる。
【００５８】
上記のように、リセット信号線５００を配線し且つプルダウン抵抗５１０を設けることにより、省電力モード時にメモリー制御ＡＳＩＣ１４が電源オフとなった場合に、ＣＰＵ１１のリセット信号入力がプルダウン抵抗５１０により自動的にローとなるため、ＣＰＵ１１はリセット状態となる。なお、省電力モードから通常モードへの復帰時メモリー制御ＡＳＩＣ１４が電源オンとなることにより、リセット信号はハイとなるため、ＣＰＵ１１のリセット状態は解除されることになる。
【００５９】
省電力モード中ＣＰＵ１１がリセット状態であることにより、ＣＰＵ１１の出力端子はローとなるため、制御信号線２００にスリーステートバッファー（図３の２３０）を設ける必要がない。なお、ＣＰＵ１１の仕様が、リセット状態において出力端子がハイになる仕様の場合、制御信号線２００にスリーステートバッファー（図３の２３０）を設ける必要がある。
【００６０】
また、省電力モード中ＣＰＵ１１がリセット状態であるため、ＣＰＵ１１の入力はどんな状態であっても問題ない。そのため、ＣＰＵ１１の入力端子のプルアップ抵抗（図３の３２０）と、スリーステートバッファー（図３の３３０）とを設ける必要がない。なお、メモリー制御ＡＳＩＣ１４が電源オンの場合には、待機状態の電位を固定するため、制御信号線３００について、出力端子にプルアップ抵抗３１０（メモリー制御ＡＳＩＣ１４の電源に接続）が設けられている。
【００６１】
上記の構成とすれば、ＣＰＵ１１とメモリー制御ＡＳＩＣ１４との間の余分なスリーステートバッファーをなくす（又は減らす）ことができる。また、ＣＰＵ１１とメモリー制御ＡＳＩＣ１４との間に、Ｉ／Ｏ制御ＡＳＩＣ２０からの信号線をなくす（又は最小限にする）ことができる。その結果、部品数の減少、配線の簡易化、配線を短くすること等の効果が得られる。また、部品費の減少や基板の小型化にもつなげることができる。
【００６２】
以上、本発明の一実施形態について説明した。本実施形態によれば、省電力モードを有する電子機器において、その回路規模をより小さくするとともに信号配線をより簡単にするための技術を提供することができる。
【００６３】
なお、上記の本発明の実施形態は、本発明の要旨と範囲を例示することを意図し、限定するものではない。多くの代替物、修正および変形例が当業者にとって明らかである。
【００６４】
例えば、本発明は、省電力モード時に、ＣＰＵが電源オン、ＣＰＵと直接接続される特定の処理を行う回路の電源がオフとなるコントローラーを有する電子機器に適用可能である。
【符号の説明】
【００６５】
１：プリンター、１０：コントローラー、１１：ＣＰＵ、１２：ＲＡＭ、１３：ＲＯＭ、１４：メモリー制御ＡＳＩＣ、１５：画像処理ＡＳＩＣ、１６：印刷制御ＡＳＩＣ、１７：ビデオデータＩ／Ｆ、１８：ネットワークＩ／Ｆ、１９：電源回路、２０：Ｉ／Ｏ制御ＡＳＩＣ、２１：サブＣＰＵ、２２：操作パネル、３０：印刷エンジン、
１００：データ・アドレス信号線、２００：制御信号線、２１０：プルアップ抵抗、２２０：プルアップ抵抗、２３０：スリーステートバッファー、３００：制御信号線、３１０：プルアップ抵抗、３２０：プルアップ抵抗、３３０：スリーステートバッファー、４００：クロック信号線、５００：リセット信号線、５１０：プルダウン抵抗、５５０：リセット信号線、６００：電源制御信号線、７００：スリーステートバッファー制御信号線
【図１】
2011128881.tif 000003
【図２】
2011128881.tif 000004
【図３】
2011128881.tif 000005