(57)【要約】【課題】映像信号電圧とリセット電圧の差分をＡ／Ｄ変換するＡ／Ｄ変換器をバイナリカウンタを用いて構成する。【解決手段】リセット電圧と第１の参照電圧とを比較し、第１の参照電圧が第１の電圧から変化してリセット電圧と等しくなるまでに費やされる第１の時間を、複数ビットのバイナリカウンタ５１でクロック信号をカウントすることにより計測し、バイナリカウンタ５１の全ビットの信号を反転させた後、映像信号電圧と第２の参照電圧とを比較し、第２の参照電圧が第２の電圧から変化して映像信号電圧と等しくなるまでに費やされた第２の時間を、バイナリカウンタ５１でクロック信号をカウントすることにより計測する。【選択図】    図２
2011023887.tif 000002
【特許請求の範囲】
【請求項１】
第１のアナログ信号電圧と、この第１のアナログ信号電圧よりも大きな第１の電圧から第１のアナログ信号電圧よりも小さな電圧まで一定の傾きで変化する第１の参照電圧とを比較し、前記第１の参照電圧が前記第１の電圧から変化して前記第１のアナログ信号電圧と等しくなるまでに費やされる第１の時間を、複数ビットのバイナリカウンタでクロック信号をカウントすることにより計測し、
前記バイナリカウンタの全ビットの信号を反転させた後、
第２のアナログ信号電圧と、この第２のアナログ信号電圧よりも大きな第２の電圧から第２のアナログ信号電圧よりも小さな電圧まで一定の傾きで変化する第２の参照電圧とを比較し、前記第２の参照電圧が前記第２の電圧から変化して前記第２のアナログ信号電圧と等しくなるまでに費やされた第２の時間を、前記バイナリカウンタで前記クロック信号をカウントすることにより計測し、前記バイナリカウンタで前記第２の時間を計測した後のカウント結果に応じたデジタル値を前記第１、第２のアナログ信号電圧の電位差の変換結果として出力することを特徴とするＡ／Ｄ変換器。
【請求項２】
第１のアナログ信号電圧と、この第１のアナログ信号電圧よりも大きな第１の電圧から第１のアナログ信号電圧よりも小さな電圧まで一定の傾きで変化する第１の参照電圧とを比較するとともに、第２のアナログ信号電圧と、この第２のアナログ信号電圧よりも大きな第２の電圧から第２のアナログ信号電圧よりも小さな電圧まで一定の傾きで変化する第２の参照電圧とを比較するコンパレータと、
前記コンパレータで前記第１のアナログ信号電圧と前記第１の参照電圧とが比較されている際に、クロック信号をカウントすることにより、前記第１の参照電圧が前記第１の電圧から変化して前記第１のアナログ信号電圧と等しくなるまでに費やされる第１の時間を計測し、前記コンパレータで前記第２のアナログ信号電圧と前記第２の参照電圧とが比較されている際に、前記クロック信号をカウントすることにより、前記第２の参照電圧が前記第２の電圧から変化して前記第２のアナログ信号電圧と等しくなるまでに費やされる第２の時間を計測し、前記第２の時間を計測した後のカウント結果に応じたデジタル値を前記第１、第２のアナログ信号電圧の電位差の変換結果として出力する複数ビットのバイナリカウンタとを具備し、
前記バイナリカウンタは、前記第１の時間が計測された後で前記第２の時間の計測が開始される前に、全ビットの信号が反転するように制御される
ことを特徴とするＡ／Ｄ変換器。
【請求項３】
前記バイナリカウンタは、前記ビット数に対応した数の多段接続された複数個の１ビットカウンタを有し、
前記複数個の各１ビットカウンタは、データ入力端子、クロック入力端子、データ出力端子、及び反転データ出力端子をそれぞれ有し、反転データ出力端子とデータ入力端子が接続されたフリップフロップと、最下位ビットでは前記クロック信号と反転制御信号とが入力され、最下位ビット以外では下位ビットのフリップフロップの反転データ出力端子の信号と反転制御信号とがそれぞれ入力され、それぞれ両入力信号の論理積をとって対応するフリップフロップのクロック入力端子に供給する論理積ゲートとを有し、
前記コンパレータで前記第１のアナログ信号電圧と前記第１の参照電圧とが比較されている期間では、前記各１ビットカウンタ内の論理積ゲートに入力される前記反転制御信号をそれぞれ論理“Ｈ”に設定し、
前記第１のアナログ信号電圧と前記第１の参照電圧との比較が終了した後で前記第２のアナログ信号電圧と前記第２の参照電圧との比較が開始される前に、最上位ビットの１ビットカウンタ内の論理積ゲートに入力される前記反転制御信号を論理“Ｌ”、論理“Ｈ”、論理“Ｌ”の順で変化し、続いて、最下位ビットから１ビット上位の１ビットカウンタに渡り上位ビットの１ビットカウンタ内の論理積ゲートから順次、入力される前記反転制御信号を論理“Ｌ”、論理“Ｈ”、論理“Ｌ”の順で変化し、
その後、最下位ビットの１ビットカウンタ内の論理積ゲートに入力される前記反転制御信号を論理“Ｌ”、論理“Ｈ”の順で変化し、
その後、最下位ビットから１ビット上位の１ビットカウンタ内の論理積ゲートに入力される前記反転制御信号を論理“Ｈ”に変化し、続いて、最上位ビットの１ビットカウンタに渡り下位ビットの１ビットカウンタ内の論理積ゲートから順次、入力される前記反転制御信号を論理“Ｈ”に変化することにより、前記コンパレータにおける前記第１のアナログ信号電圧と前記第１の参照電圧との比較が終了した後に、前記各１ビットカウンタ内のフリップフロップの出力データが反転する
ことを特徴とする請求項２記載のＡ／Ｄ変換器。
【請求項４】
請求項１記載のＡ／Ｄ変換器と、
前記第１のアナログ信号電圧としてリセット電圧を発生し、前記第２のアナログ信号電圧として映像信号を発生する画素部と、
前記第１の参照電圧と前記第２の参照電圧を発生する参照電圧発生回路と、
前記画素部で前記リセット電圧が発生する期間に前記参照電圧発生回路で前記第１の参照電圧を発生させ、前記画素部で前記映像信号が発生する期間に前記参照電圧発生回路で前記第２の参照電圧を発生させる制御を行なう制御回路と
を具備したことを特徴とする固体撮像装置。
【請求項５】
第１のアナログ信号電圧と、この第１のアナログ信号電圧よりも大きな第１の電圧から第１のアナログ信号電圧よりも小さな電圧まで一定の傾きで変化する第１の参照電圧とを比較し、前記第１の参照電圧が前記第１の電圧から変化して前記第１のアナログ信号電圧と等しくなるまでに費やされる第１の時間を、複数ビットのバイナリカウンタでクロック信号をカウントすることにより計測し、
前記バイナリカウンタの全ビットの信号を反転させ、全ビット反転後の前記バイナリカウンタのカウント値に１を足した後、
第２のアナログ信号電圧と、この第２のアナログ信号電圧よりも大きな第２の電圧から第２のアナログ信号電圧よりも小さな電圧まで一定の傾きで変化する第２の参照電圧とを比較し、前記第２の参照電圧が前記第２の電圧から変化して前記第２のアナログ信号電圧と等しくなるまでに費やされた第２の時間を、前記バイナリカウンタで前記クロック信号をカウントすることにより計測し、前記バイナリカウンタで前記第２の時間を計測した後のカウント結果に応じたデジタル値を前記第１、第２のアナログ信号電圧の電位差の変換結果として出力することを特徴とするＡ／Ｄ変換器。
【請求項６】
第１のアナログ信号電圧と、この第１のアナログ信号電圧よりも大きな第１の電圧から第１のアナログ信号電圧よりも小さな電圧まで一定の傾きで変化する第１の参照電圧とを比較するとともに、第２のアナログ信号電圧と、この第２のアナログ信号電圧よりも大きな第２の電圧から第２のアナログ信号電圧よりも小さな電圧まで一定の傾きで変化する第２の参照電圧とを比較するコンパレータと、
前記コンパレータで前記第１のアナログ信号電圧と前記第１の参照電圧とが比較されている際に、クロック信号をカウントすることにより、前記第１の参照電圧が前記第１の電圧から変化して前記第１のアナログ信号電圧と等しくなるまでに費やされる第１の時間を計測し、前記コンパレータで前記第２のアナログ信号電圧と前記第２の参照電圧とが比較されている際に、前記クロック信号をカウントすることにより、前記第２の参照電圧が前記第２の電圧から変化して前記第２のアナログ信号電圧と等しくなるまでに費やされる第２の時間を計測する複数ビットのバイナリカウンタとを具備し、
前記バイナリカウンタは、前記第１の時間が計測された後で前記第２の時間の計測が開始される前に、全ビットの信号が反転し、かつ全ビット反転後のカウント値に１を足すように制御される
ことを特徴とするＡ／Ｄ変換器。
【請求項７】
前記バイナリカウンタは、前記ビット数に対応した数の多段接続された複数個の１ビットカウンタを有し、
前記複数個の各１ビットカウンタは、データ入力端子、クロック入力端子、データ出力端子、及び反転データ出力端子をそれぞれ有し、反転データ出力端子とデータ入力端子が接続されたフリップフロップと、最下位ビットでは前記クロック信号と反転制御信号とが入力され、最下位ビット以外では下位ビットのフリップフロップの反転データ出力端子の信号と反転制御信号とがそれぞれ入力され、それぞれ両入力信号の論理積をとって対応するフリップフロップのクロック入力端子に供給する論理積ゲートとを有し、
前記コンパレータで前記第１のアナログ信号電圧と前記第１の参照電圧とが比較されている期間では、前記各１ビットカウンタ内の論理積ゲートに入力される前記反転制御信号をそれぞれ論理“Ｈ”に設定し、
前記第１のアナログ信号電圧と前記第１の参照電圧との比較が終了した後で前記第２のアナログ信号電圧と前記第２の参照電圧との比較が開始される前に、最上位ビットの１ビットカウンタ内の論理積ゲートに入力される前記反転制御信号を論理“Ｌ”、論理“Ｈ”、論理“Ｌ”の順で変化し、続いて、最下位ビットから１ビット上位の１ビットカウンタに渡り上位ビットの１ビットカウンタ内の論理積ゲートから順次、入力される前記反転制御信号を論理“Ｌ”、論理“Ｈ”、論理“Ｌ”の順で変化し、
その後、最下位ビットの１ビットカウンタ内の論理積ゲートに入力される前記反転制御信号を論理“Ｌ”、論理“Ｈ”の順で変化し、
その後、最下位ビットから１ビット上位の１ビットカウンタ内の論理積ゲートに入力される前記反転制御信号を論理“Ｈ”に変化し、続いて、最上位ビットの１ビットカウンタに渡り下位ビットの１ビットカウンタ内の論理積ゲートから順次、入力される前記反転制御信号を論理“Ｈ”に変化し、
その後、最下位ビットの１ビットカウンタ内の論理積ゲートに入力される前記反転制御信号を論理“Ｌ”、論理“Ｈ”の順で変化することにより、前記コンパレータにおける前記第１のアナログ信号電圧と前記第１の参照電圧との比較が終了した後に、全ビットの信号が反転し、かつ全ビット反転後のカウント値に１が足される
ことを特徴とする請求項６記載のＡ／Ｄ変換器。
【請求項８】
前記バイナリカウンタは、前記ビット数に対応した数の多段接続された複数個の１ビットカウンタを有し、
前記複数個の１ビットカウンタのうち最下位ビットの１ビットカウンタは、クロック信号と反転制御信号との論理積をとる第１の論理積ゲートと、前記第１の論理積ゲートの正転及び反転信号が入力され、選択信号に基づいていずれか一方を選択出力する選択ゲートと、前記選択ゲートの出力信号をラッチするラッチ回路と、前記ラッチ回路の出力信号が入力され、出力信号が前記選択信号として前記選択ゲートに供給されるレジスタとを有し、
前記複数個の１ビットカウンタのうち最下位ビット以外の各１ビットカウンタは、データ入力端子、クロック入力端子、データ出力端子、及び反転データ出力端子をそれぞれ有し、反転データ出力端子とデータ入力端子が接続されたフリップフロップと、最下位から１ビット上位のビットでは前記最下位ビットの１ビットカウンタの反転出力信号と反転制御信号とが入力され、最下位から２ビット以上上位のビットでは下位ビットのフリップフロップの反転データ出力端子の信号と反転制御信号とがそれぞれ入力され、それぞれ両入力信号の論理積をとって対応するフリップフロップのクロック入力端子に供給する第２の論理積ゲートとを有し、
前記コンパレータで前記第１のアナログ信号電圧と前記第１の参照電圧とが比較されている期間では、前記第１、第２の論理積ゲートに入力される前記反転制御信号をそれぞれ論理“Ｈ”に設定し、
前記第１のアナログ信号電圧と前記第１の参照電圧との比較が終了した後で前記第２のアナログ信号電圧と前記第２の参照電圧との比較が開始される前に、最上位ビットの１ビットカウンタ内の前記第２の論理積ゲートに入力される前記反転制御信号を論理“Ｌ”、論理“Ｈ”、論理“Ｌ”の順で変化し、続いて、最下位ビットから１ビット上位の１ビットカウンタに渡り上位ビットの１ビットカウンタ内の前記第２の論理積ゲートから順次、入力される前記反転制御信号を論理“Ｌ”、論理“Ｈ”、論理“Ｌ”の順で変化し、
その後、最下位ビットの１ビットカウンタ内の前記第１の論理積ゲートに入力される前記反転制御信号を論理“Ｌ”に変化し、
その後、最下位ビットから１ビット上位の１ビットカウンタ内の前記第２の論理積ゲートに入力される前記反転制御信号を論理“Ｈ”に変化し、続いて、最上位ビットの１ビットカウンタに渡り下位ビットの１ビットカウンタ内の前記第２の論理積ゲートから順次、入力される前記反転制御信号を論理“Ｈ”に変化し、
その後、最下位ビットの１ビットカウンタ内の前記第１の論理積ゲートに入力される前記反転制御信号を論理“Ｈ”に変化することにより、前記コンパレータにおける前記第１のアナログ信号電圧と前記第１の参照電圧との比較が終了した後に、全ビットの信号が反転し、かつ全ビット反転後のカウント値に１が足される
ことを特徴とする請求項６記載のＡ／Ｄ変換器。
【請求項９】
請求項５記載のＡ／Ｄ変換器と、
前記第１のアナログ信号電圧としてリセット電圧を発生し、前記第２のアナログ信号電圧として映像信号を発生する画素部と、
前記第１の参照電圧と前記第２の参照電圧を発生する参照電圧発生回路と、
前記画素部で前記リセット電圧が発生する期間に前記参照電圧発生回路で前記第１の参照電圧を発生させ、前記画素部で前記映像信号が発生する期間に前記参照電圧発生回路で前記第２の参照電圧を発生させる制御を行なう制御回路と
を具備したことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素部から読み出される映像信号をデジタル信号に変換するのに適したＡ／Ｄ変換器及びそれを備えた固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサにおける画素信号をアナログ−デジタル変換（Ａ／Ｄ変換）する方式の１つとして、画素部から読み出された信号電圧と、参照電圧発生回路により発生され、時間の経過と共に一定の傾斜で変化する参照電圧とが同一の値となるまでカウントを行なうことにより、映像信号をＡ／Ｄ変換するものが従来から知られている。具体的には、画素部から読み出される映像信号と該映像信号の基準となるリセット電圧の電位差をＡ／Ｄ変換している。しかし、このような方法であると、上記電位差をサンプリングする際に、サンプリングに起因する熱雑音が生じる。
【０００３】
このような熱雑音の影響を除去するために、従来では、参照電圧発生回路から出力される参照電圧を用いてリセット電圧をＡ／Ｄ変換した後、同様に参照電圧を用いて映像信号をＡ／Ｄ変換し、両Ａ／Ｄ変換結果の差分を最終的なＡ／Ｄ変換値、すなわちデジタル値とする方法が考えられている（非特許文献１参照）。
【０００４】
しかし、この方法では２回分のＡ／Ｄ変換結果を記憶するためのレジスタが必要となり、回路規模が増大するという問題がある。
【０００５】
そこで、さらに従来では、上記２回分のＡ／Ｄ変換の差分の演算を、アップダウンカウンタを用いて実現する方法が提案されている（特許文献１参照）。この方法では、２回分のＡ／Ｄ変換、結果の記憶、差分演算を１つのアップダウンカウンタにより行なう。すなわち、リセット電圧のＡ／Ｄ変換をダウンカウントモードで行い、その後、カウンタをアップカウントモードに切り替え、映像信号のＡ／Ｄ変換をアップカウントする。そして、最終的なカウンタ出力値が映像信号とリセット信号の差分に相当する。この方法を用いることで、レジスタが不要となり、回路規模を削減することができる。
【０００６】
しかし、アップダウンカウンタを必要とするため、単純なバイナリカウンタを用いる場合と比べて素子数が増大し、Ａ／Ｄ変換器の面積が増大するという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−３０３６４８号公報
【非特許文献】
【０００８】
【非特許文献１】Woodward.Yang他,”An Integrated 800x600 CMOS Imaging System,” 1999 IEEE international Solid-State Circuit Conference. Digest of Technical Papers, 1999年2月 pp.304-305
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、従来に比べて素子数を削減でき、小面積化を図ることができるＡ／Ｄ変換器及びそれを備えた固体撮像装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施形態に係るＡ／Ｄ変換器は、第１のアナログ信号電圧と、この第１のアナログ信号電圧よりも大きな第１の電圧から第１のアナログ信号電圧よりも小さな電圧まで一定の傾きで変化する第１の参照電圧とを比較し、前記第１の参照電圧が前記第１の電圧から変化して前記第１のアナログ信号電圧と等しくなるまでに費やされる第１の時間を、複数ビットのバイナリカウンタでクロック信号をカウントすることにより計測し、前記バイナリカウンタの全ビットの信号を反転させた後、第２のアナログ信号電圧と、この第２のアナログ信号電圧よりも大きな第２の電圧から第２のアナログ信号電圧よりも小さな電圧まで一定の傾きで変化する第２の参照電圧とを比較し、前記第２の参照電圧が前記第２の電圧から変化して前記第２のアナログ信号電圧と等しくなるまでに費やされた第２の時間を、前記バイナリカウンタで前記クロック信号をカウントすることにより計測し、前記バイナリカウンタで前記第２の時間を計測した後のカウント結果に応じたデジタル値を前記第１、第２のアナログ信号電圧の電位差の変換結果として出力する。
【００１１】
本発明の一実施形態に係る固体撮像装置は、前記のＡ／Ｄ変換器と、前記第１のアナログ信号電圧としてリセット電圧を発生し、前記第２のアナログ信号電圧として映像信号を発生する画素部と、前記第１の参照電圧と前記第２の参照電圧を発生する参照電圧発生回路と、前記画素部で前記リセット電圧が発生する期間に前記参照電圧発生回路で前記第１の参照電圧を発生させ、前記画素部で前記映像信号が発生する期間に前記参照電圧発生回路で前記第２の参照電圧を発生させる制御を行なう制御回路とを具備する。
【発明の効果】
【００１２】
本発明によれば、従来に比べて素子数を削減でき、小面積化を図ることができるＡ／Ｄ変換器及びそれを備えた固体撮像装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る固体撮像装置の構成を示すブロック図。
【図２】図１の固体撮像装置のセンサコア部の回路図。
【図３】図１の固体撮像装置中のＡ／Ｄ変換器における動作例を示すフローチャート。
【図４】図２中のＡ／Ｄ変換器の動作の一例を示すタイミングチャート。
【図５】図２中のＡ／Ｄ変換器の動作の他の例を示すタイミングチャート。
【図６】図２中のバイナリカウンタの詳細な構成を示す回路図。
【図７】図６のバイナリカウンタの動作の一例を示すタイミングチャート。
【図８】図６のバイナリカウンタの動作の他の例を示すタイミングチャート。
【図９】本発明の第２の実施形態に係るＡ／Ｄ変換器及び固体撮像装置で使用されるバイナリカウンタの詳細な構成を示す回路図。
【図１０】図９のバイナリカウンタの動作の一例を示すタイミングチャート。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明を種々の実施の形態により説明する。なお、種々の実施の形態の説明に際し、図面において対応する箇所には同じ符号を付して重複する説明は省略する。
【００１５】
（第１の実施形態）  
図１は本発明の第１の実施形態に係る固体撮像装置の全体の構成を示すブロック図である。なお、ここでは、ＣＭＯＳ型イメージセンサを例に挙げて説明する。
【００１６】
図１に示すように、固体撮像装置１０は、クロック制御回路（以下、ＶＣＯＰＬＬと称する）１１、シリアルコマンド入出力部１２、シリアルインターフェース（以下、シリアルＩ／Ｆと称する）１３、映像信号処理回路（以下、ＩＳＰと称する）１４、データ出力インターフェース（以下、ＤＯＵＴ  Ｉ／Ｆと称する）１５、基準タイミング発生回路（以下、ＴＧと称する）１６、センサ駆動タイミング発生回路（以下、ＳＴと称する）１７、ランプ波電圧（ＲＡＭＰ）発生回路（以下、ＲＡＭＰＧと称する）１８、センサコア部１９、及びレンズ２０を備えている。センサコア部１９は、画素部３０及び画素部３０に隣接して設けられたＡ／Ｄ変換回路（以下、ＡＤＣと称する）３１を備えている。
【００１７】
次に、図１中の各部の詳細について説明する。  
ＶＣＯＰＬＬ１１は、マスタークロック信号ＭＣＫに基づいて、固体撮像装置１０の内部で使用される種々のクロック信号を生成する。マスタークロック信号ＭＣＫは、固体撮像装置１０の外部に設けられた例えば水晶振動子等からなる発振回路の出力信号を基にして生成される。内部クロック信号の周波数はＶＣＯＰＬＬ１１により制御される。
【００１８】
シリアルＩ／Ｆ１３は、ＩＳＰ１４を含む固体撮像装置１０全体のシステムを動作させるための制御データＤＡＴＡを外部から受け取る。制御データＤＡＴＡは、例えば、コマンドや、全体を動作させるための動作タイミングなどである。そして、シリアルＩ／Ｆ１３は、外部から受け取った制御データをシリアルコマンド入出力部１２に与える。
【００１９】
シリアルコマンド入出力部１２は、シリアルＩ／Ｆ１３から受け取った制御データを、ＶＣＯＰＬＬ１１、ＴＧ１６、ＩＳＰ１４、ＤＯＵＴ  Ｉ／Ｆ１５に供給する。
【００２０】
ＴＧ１６は、シリアルコマンド入出力部１２から出力される制御データＤＡＴＡに基づいてＳＴ１７及びＩＳＰ１４に指示を与え、センサコア部１９及びＩＳＰ１４の動作を制御する。ＴＧ１６は、映像信号処理を行うＩＳＰ１４と、センサコア部１９の動作タイミングを制御するＳＴ１７とに対し、それぞれ動作タイミングを指示する。すなわち、ＴＧ１６は、ＳＴ１７に対し、センサコア部１９で光電変換され、蓄積された信号電荷を映像信号として読み出すタイミング、読み出された映像信号をＡ／Ｄ変換するタイミング、映像信号をＩＳＰ１４に転送するタイミングなどの指示を与える。さらに、ＴＧ１６は、ＩＳＰ１４に対し、センサコア部１９から映像信号が転送されるタイミング、映像信号をＤＯＵＴ  Ｉ／Ｆ１５に出力するタイミングなどを供給する。
【００２１】
ＳＴ１７は、ＴＧ１６から出力される動作タイミングに応じて、センサコア部１９に対し、リセット信号ＲＥＳＥＴ、読み出し信号ＲＥＡＤを供給する。リセット信号ＲＥＳＥＴ及び読み出し信号ＲＥＡＤは“Ｌ”レベルまたは“Ｈ”レベルのいずれかの値を取りうるデジタル信号である。
【００２２】
ＳＴ１７はさらに、ＲＡＭＰＧ１８に対し、ランプ波電圧ＲＡＭＰを発生させる動作タイミング及び回数を指示する。
【００２３】
ＲＡＭＰＧ１８は、ＳＴ１７から出力される動作タイミングに基づいてランプ波電圧ＲＡＭＰを発生し、参照電圧としてＡＤＣ３１に供給する。具体的には、ＲＡＭＰＧ１８は、センサコア部１９からの画素リセット電圧（以下、単にリセット電圧と称する）及び映像信号（画素信号電圧）の読み出し時にそれぞれランプ波電圧ＲＡＭＰを発生する。
【００２４】
画素部３０は、マトリクス状に配置された複数個の画素（以下、ピクセルと称する）を有する。画素部３０では、ＳＴ１７から出力されるリセット信号ＲＥＳＥＴ及び読み出し信号ＲＥＡＤに基づき、複数のピクセルに対してリセット動作及び映像信号の読み出し動作が行われる。画素部３０からは、リセット動作によりリセット電圧が、読み出し動作により映像信号がそれぞれ読み出され、ＡＤＣ３１に供給される。
【００２５】
ＡＤＣ３１は、ＲＡＭＰＧ１８から出力されるランプ波電圧ＲＡＭＰを参照電圧として用い、画素部３０から読み出されるリセット電圧及び映像信号のそれぞれをＡ／Ｄ変換してデジタル信号を生成し、両デジタル信号の差分をとってＡ／Ｄ変換信号としてＩＳＰ１４に供給する。
【００２６】
ＩＳＰ１４は、ＡＤＣ３１から出力されるＡ／Ｄ変換信号に対し、ＴＧ１６から供給されるタイミングに基づいて、ホワイトバランス処理、広ダイナミックレンジ処理、ノイズ低減処理、及び不良画素補正処理などの映像信号処理を行う。そして、ＩＳＰ１４は、上記のような種々の映像信号処理が施されたデジタル信号をＤＯＵＴ  Ｉ／Ｆ１５に供給する。ＤＯＵＴ  Ｉ／Ｆ１５はデジタル信号を固体撮像装置１０の外部に出力する。
【００２７】
レンズ２０は外部からの光を集光し、色分解フィルタを通したのち画素部３０に照射する。色分解フィルタは、例えばＲＧＢ毎に光を分解する。
【００２８】
＜センサコア部１９の詳細＞  
次に、センサコア部１９の詳細な構成を、図２を用いて説明する。図２はセンサコア部１９の回路図である。前述したように、センサコア部１９は画素部３０とＡＤＣ３１とから構成されている。
【００２９】
画素部３０には、ピクセル４０が水平方向に（ｎ＋１）個、及び垂直方向に（ｍ＋１）個配置され、複数個のピクセル４０がマトリクス状に配置されている。これら複数個のピクセル４０は、垂直方向に配列された（ｍ＋１）個のピクセル毎に複数の垂直信号線ＶＬＩｉ（ｉ＝１〜ｎ＋１）の各々に共通に接続されている。各垂直信号線ＶＬＩＮｉの端部には、ＭＯＳトランジスタＴＬと、ＡＤＣ３１を構成する複数の各Ａ／Ｄ変換器３１ａがそれぞれ配置されている。
【００３０】
各ピクセル４０は、ＭＯＳトランジスタＴｂ、Ｔｃ、Ｔｄ、及びフォトダイオードＰＤを備えている。ＭＯＳトランジスタＴｃのゲートにはＳＴ１７から出力されるリセット信号ＲＥＳＥＴｊ（ｊ＝１〜ｍ＋１）が供給され、ドレインには電源電圧ＶＤＤ（例えば、２．８Ｖ）が供給され、ソースはフローティングディフージョン（浮遊拡散、以下、ＦＤと称する）ノードＮ１に接続されている。すなわち、ＭＯＳトランジスタＴｃは、ＦＤノードＮ１を、フォトダイオードＰＤから読み出される映像信号の基準電圧となるリセット電圧に設定するリセットトランジスタとして機能する。ＭＯＳトランジスタＴｄのゲートにはＳＴ１７から出力される読み出し信号ＲＥＡＤｊ（ｊ＝１〜ｍ＋１）が供給され、ドレインはＦＤノードＮ１に接続され、ソースはフォトダイオードＰＤのカソードに接続されている。すなわち、ＭＯＳトランジスタＴｄは、信号電荷読み出し用トランジスタとして機能する。なお、フォトダイオードＰＤのアノードは接地されている。
【００３１】
ＭＯＳトランジスタＴｂのゲートはＦＤノードＮ１に接続され、ドレインには電源電圧ＶＤＤが供給され、ソースは垂直信号線ＶＬＩＮｉに接続されている。すなわち、ＭＯＳトランジスタＴｂは、ＦＤノードＮ１の電圧を増幅して垂直信号線ＶＬＩＮｉに出力する増幅用トランジスタとして機能する。
【００３２】
なお、リセット信号ＲＥＳＥＴｊ、及び読み出し信号ＲＥＡＤｊをそれぞれ伝達する信号線は、垂直信号線ＶＬＩＮｉの延長方向と交差する水平方向に延長され、水平方向に配置された（ｎ＋１）個のピクセル４０に共通に接続されている。
【００３３】
各ＭＯＳトランジスタＴＬのドレインは垂直信号線ＶＬＩＮｉの一端に接続され、ゲートにはバイアス発生回路４１で発生される一定のバイアス電圧ＶＬＬが供給される。ＭＯＳトランジスタＴＬのソースは接地されている。そして、各ＭＯＳトランジスタＴＬとピクセル４０内のＭＯＳトランジスタＴｂとでソースフォロワ回路が形成される。
【００３４】
ＡＤＣ３１は、垂直信号線ＶＬＩＮｉに接続された（ｎ＋１）個のＡ／Ｄ変換器３１ａと、データ転送用の（ｎ＋１）個のレジスタ５２とを備えている。Ａ／Ｄ変換器３１ａはそれぞれ、アナログコンパレータ５０と、リセット・イネーブル・反転機能付きのバイナリカウンタ５１とを有する。コンパレータ５０の反転入力端子にはＭＯＳトランジスタＴＬのドレイン、すなわち垂直信号線ＶＬＩＮｉの信号が供給され、非反転入力端子にはＲＡＭＰＧ１８から出力されるランプ波電圧ＲＡＭＰが供給される。コンパレータ５０は、反転入力端子及び非反転入力端子に供給される両信号の電圧を比較し、その比較結果に応じた信号をカウンタ５１に供給する。
【００３５】
カウンタ５１には、コンパレータ５０の比較結果、ＳＴ１７から出力されるカウンタリセット制御信号ＲＳＴ、カウンタ反転制御信号ＩＮＶ、及びクロック信号ＣＬＫが供給される。なお、クロック信号ＣＬＫはＳＴ１７から供給してもよいし、ＶＣＯＰＬＬ１１から直接供給してもよい。
【００３６】
カウンタ５１は複数ビットからなり、コンパレータ５０から供給される信号をイネーブル信号ＥＮとし、このイネーブル信号ＥＮに応じてクロック信号ＣＬＫをカウントする。例えば、イネーブル信号ＥＮが“Ｈ”レベルのときはクロック信号ＣＬＫをカウントし、“Ｌ”レベルのときはカウントしない。そして、カウンタ５１は、ランプ波電圧ＲＡＭＰが初期値から垂直信号線ＶＬＩＮｉの電位まで低下するのに費やされる時間を、クロック信号ＣＬＫをカウントすることによって計測する。カウンタ５１のカウント値はカウンタリセット制御信号ＲＳＴにより初期化することができ、かつカウンタ反転制御信号ＩＮＶにより複数ビットのカウント値を全ビット反転することができる。ＡＤＣ３１において、例えばｋ（ｋは自然数）ビットのＡ／Ｄ変換を行う場合、カウンタ５１は少なくとも２ｋまでカウントする。例えばｋ＝１０の場合、カウンタ５１は少なくとも１０２４までカウントする。
【００３７】
レジスタ５２にはカウンタ５１のカウント値が格納される。そして、レジスタ５２に格納されたデジタル信号は、該レジスタ５２の動作によって、ＩＳＰ１４に順次転送される。なお、レジスタ５２からＩＳＰ１４に転送されるデジタル信号は、垂直信号線ＶＬＩＮｉと交差する水平方向の１ライン分の（ｎ＋１）個のピクセル４０により得られた映像信号である。すなわち、レジスタ５２は、水平方向の１ライン分の（ｎ＋１）個のピクセル４０から読み出された映像信号を一括してＩＳＰ１４に転送する。
【００３８】
＜ＡＤＣ３１の動作＞  
次に、画素部３０から読み出されるリセット電圧及び映像信号のそれぞれをＡＤＣ３１によってＡ／Ｄ変換する際の動作を、図３のフローチャートを用いて説明する。
【００３９】
まず、ＳＴ１７はカウンタ５１にカウント値をリセットするように命令する。これにより、カウンタ５１はカウント値を０にリセットする（ステップＳ０）。その後、画素部３０からリセット電圧が読み出される。このリセット電圧は、垂直信号線ＶＬＩＮｉを介してコンパレータ５０の反転入力端子に供給される（ステップＳ１）。また、ＲＡＭＰＧ１８によりリセット電圧用のランプ波電圧ＲＡＭＰを発生させる。コンパレータ５０はリセット電圧とリセット電圧用のランプ波電圧ＲＡＭＰとを比較する（ステップＳ２）。次に、例えばＳＴ１７からクロック信号ＣＬＫがカウンタ５１に入力される（ステップＳ３）。カウンタ５１はコンパレータ５０から出力されるイネーブル信号ＥＮに応じてカウント動作を開始する（ステップＳ４）。次に、コンパレータ５０から出力されるイネーブル信号ＥＮが“Ｈ”レベルであるか否かが判定される（ステップＳ５）。“Ｈ”レベル（ＹＥＳ）であれば、ステップＳ４に戻り、カウンタ５１はクロック信号ＣＬＫに同期してカウントアップを行う。“Ｌ”レベル（ＮＯ）であれば、カウンタ５１はクロック信号ＣＬＫのカウントを停止し、Ａ／Ｄ変換が終了する（ステップＳ６）。
【００４０】
次に、画素部４０から映像信号が読み出される（ステップＳ７）。その後、カウンタ５１はバイナリのカウント値を全ビット反転させる（ステップＳ８）。ＲＡＭＰＧ１８により映像信号用のランプ波電圧ＲＡＭＰを発生させる。コンパレータ５０は映像信号電圧と映像信号用のランプ波電圧ＲＡＭＰとを比較する（ステップＳ９）。次に、例えばＳＴ１７からクロック信号ＣＬＫがカウンタ５１に入力される（ステップＳ１０）。そして、カウンタ５１はコンパレータ５０から出力されるイネーブル信号ＥＮに応じてカウント動作を開始する（ステップＳ１１）。次に、コンパレータ５０から出力されるイネーブル信号ＥＮが“Ｈ”レベルであるか否かが判定される（ステップＳ１２）。“Ｈ”レベル（ＹＥＳ）であれば、ステップＳ１１に戻り、カウンタ５１はクロック信号ＣＬＫに同期してカウントアップを行う。“Ｌ”レベル（ＮＯ）であれば、カウンタ５１はクロック信号ＣＬＫのカウントを停止し、Ａ／Ｄ変換が終了する（ステップＳ１３）。その後、データ転送用のレジスタ５２がカウンタ５１のカウント値を格納し（ステップＳ１４）、レジスタ５２はＡ／Ｄ変換結果（カウント値）を出力する（ステップＳ１５）。
【００４１】
＜固体撮像装置の第１の動作例＞  
次に、上記ＡＤＣ３１を備えた固体撮像装置における動作を、図４を用いて説明する。図４は、画素部３０からＡＤＣ３１に供給されるアナログのリセット電圧及び映像信号がそれぞれＡ／Ｄ変換される様子を示すタイミングチャートである。図４には、ＲＡＭＰＧ１８から出力される参照電圧としてのランプ波電圧ＲＡＭＰ、画素部３０から出力されるリセット電圧及び映像信号電圧（図中、Ａ／Ｄ変換入力電圧と表記）、ＶＣＯＰＬＬ１１から出力されるクロック信号ＣＬＫ、及びカウンタ５１のカウント値であるデジタル値（Ａ／Ｄ変換出力）をそれぞれ示している。なお、本例では、ＡＤＣ３１は、画素部３０から出力される映像信号電圧とリセット電圧との差分を４ビットのデジタル値に変換する場合を示している。ＲＡＭＰＧ１８はＳＴ１７により制御され、ＲＡＭＰＧ１８から出力されるランプ波電圧ＲＡＭＰはリセット電圧及び映像信号の電圧振幅範囲よりも大きな値から小さな値まで変化する。具体的には、リセット電圧に対するランプ波電圧ＲＡＭＰはリセット電圧を基準としてａ[Ｖ]（第１の電圧）〜−ａ[Ｖ]までの電圧振幅を有し、映像信号電圧に対するランプ波電圧ＲＡＭＰはリセット電圧を基準としてａ[Ｖ]（第２の電圧）〜−ｂ[Ｖ]までの電圧振幅を有する。ａ[Ｖ]と−ｂ[Ｖ]との間には｜ｂ｜＞｜ａ｜なる関係を有し、第１の電圧と第２の電圧が異なる値でもよい。
【００４２】
また、ＲＡＭＰＧ１８から出力されるランプ波電圧ＲＡＭＰの傾き及びクロック信号ＣＬＫの周波数は、リセット電圧のＡ／Ｄ変換時及び映像信号電圧のＡ／Ｄ変換時においては常に一定である。
【００４３】
まず、時刻ｔ０において、画素部３０からリセット電圧が読み出され、またＲＡＭＰＧ１８からランプ波電圧ＲＡＭＰが出力される。そして、ＡＤＣ３１において、リセット電圧のＡ／Ｄ変換が行われる。すなわち、図３で説明したステップＳ０からＳ６までの処理が実行される。そして、時刻ｔ０では、ＳＴ１７からリセット命令を受けることによって、カウンタ５１のカウント値が‘４’ｂ００００（０）’にリセットされる。このカウント値は、４ビットのバイナリ信号の全ビットが０であり、１０進数の０であることを意味している。ランプ波電圧ＲＡＭＰの初期値はリセット電圧より大きいａ[Ｖ]である。コンパレータ５０は、ランプ波電圧ＲＡＭＰとリセット電圧とを比較する。このとき、リセット電圧に比べてランプ波電圧ＲＡＭＰが大きいので、コンパレータ５０の出力は“Ｈ”レベルとなり、カウンタ５１には“Ｈ”レベルのイネーブル信号ＥＮが入力される。コンパレータ５０における比較動作の開始と同時に、ＳＴ１７からカウンタ５１にクロック信号ＣＬＫの入力が開始される。従って、カウンタ５１はクロック信号ＣＬＫに同期してカウントアップを開始する。ランプ波電圧ＲＡＭＰは時刻ｔ０から一定の傾きで減少を開始する。カウンタ５１はクロック信号ＣＬＫに同期してカウントアップを継続する。そして、時刻ｔ１にランプ波電圧ＲＡＭＰがリセット電圧と一致すると、その後、コンパレータ５０の出力が“Ｌ”レベルに変化し、カウンタ５１には“Ｌ”レベルのイネーブル信号ＥＮが入力され、カウンタ５１はカウントをストップする。例えば、この時、カウンタ５１のカウント値は、＋５カウントされた符号なしバイナリ４ビットの正の値‘４’ｂ０１０１（＋５）’になっているとする。そして、時刻ｔ２になり、ＲＡＭＰＧ１８から出力されるランプ波電圧ＲＡＭＰの振幅が最終値の−ａ[Ｖ]に到達すると、ＳＴ１７の指令によりＲＡＭＰＧ１８から出力されるランプ波電圧ＲＡＭＰが−ａ[Ｖ]からａ[Ｖ]に戻される。また、これと同時にカウンタ５１へのクロック信号ＣＬＫの供給が停止する。これにより、リセット電圧のＡ／Ｄ変換が完了する。時刻ｔ２から時刻ｔ５までの間、ランプ波電圧ＲＡＭＰは一定の振幅ａ[Ｖ]を維持する。
【００４４】
次に時刻ｔ３において、ＳＴ１７の指令により画素部３０から映像信号が読み出され、コンパレータ５０に供給される。その後、ＡＤＣ３１において、映像信号電圧のＡ／Ｄ変換が行われる。すなわち、図３で説明したステップＳ７からＳ１３までの処理が実行される。
【００４５】
映像信号読み出し後、時刻ｔ４では、ＳＴ１７からの反転命令により、カウンタ５１が全ビットの信号を反転する。すなわち、４ビットのカウント値‘４’ｂ０１０１（＋５）’が、２の補数バイナリの負の値‘４’ｂ１０１０（−６）’に変換される。この値は、リセット時の初期値‘０’から反転前のカウント値‘＋５’を差し引き、さらに‘１’を引いた値に相当する。
【００４６】
時刻ｔ５から、ＲＡＭＰＧ１８はランプ波電圧ＲＡＭＰをａ[Ｖ]から一定の傾きで低下させ、コンパレータ５０における比較動作を開始させる。これと同時に、ＳＴ１７からカウンタ５１にクロック信号ＣＬＫの入力が開始される。コンパレータ５０は、ランプ波電圧ＲＡＭＰと映像信号電圧とを比較し、カウンタ５１はイネーブル信号ＥＮが“Ｈ”レベルであればクロック信号ＣＬＫをカウントする。時刻ｔ５では、ランプ波電圧ＲＡＭＰに比べて映像信号電圧の方が大きいので、カウンタ５１はクロック信号ＣＬＫに基づいてカウンタ値‘４’ｂ１０１０（−６）’からカウントアップを開始する。そして、ランプ波電圧ＲＡＭＰが低下し、時刻ｔ６において、ランプ波電圧ＲＡＭＰが映像信号電圧と一致すると、その後、コンパレータ５０の出力が“Ｌ”レベルに変化し、カウンタ５１に“Ｌ”レベルのイネーブル信号ＥＮが入力され、カウンタ５１はカウントをストップする。例えば、この時、カウンタ５１のカウント値は、‘−６’から＋１４カウントされた符号なしバイナリ４ビットの正の値‘４’ｂ１０００（＋８）’となる。この最終的なカウント値は、２の補数の性質より、映像信号電圧に対するＡ／Ｄ変換結果＋１４と、リセット電圧に対するＡ／Ｄ変換結果＋５との差分から１を引いた値１４―５−１＝８となっている。その後、時刻ｔ７になり、ＲＡＭＰＧ１８から出力されるランプ波電圧ＲＡＭＰが最終値の−ｂ[Ｖ]に到達すると、ＳＴ１７の指令により−ｂ[Ｖ]からａ[Ｖ]に戻される。また、これと同時に、カウンタ５１へのクロック信号ＣＬＫの供給が停止する。その後、カウンタ５１のカウント値がレジスタ５２に格納され、さらにレジスタ５２の内容がＩＳＰ１４に供給される。
【００４７】
上記の一連の動作により、ＡＤＣ３１におけるＡ／Ｄ変換結果（カウンタ出力値）は、映像信号電圧に対するＡ／Ｄ変換結果と、リセット電圧に対するＡ／Ｄ変換結果との差分から‘１’を引いた値となる。すなわち、ＡＤＣ３１では、リセット電圧と映像信号電圧の電位差をＡ／Ｄ変換したデジタル信号を得ることができる。
【００４８】
なお、ＡＤＣ３１によって得られるデジタル信号は、図４に示す動作例の場合、映像信号電圧に対するＡ／Ｄ変換結果と、リセット電圧に対するＡ／Ｄ変換結果との差分から１を引いた値となり、本来、得られるべき値の‘９’よりも‘１’だけ足りない。しかし、後段のＩＳＰ１４等により＋１処理すればよく、何等問題は生じない。
【００４９】
＜固体撮像装置の第２の動作例＞  
上記のように第１の動作例では、ＡＤＣ３１によって得られるデジタル信号は、本来、得られるべき値よりも‘１’足りなくなり、後段の回路で補正する必要がある。
【００５０】
次に、後段の回路で＋１補正処理する代わりに、ＡＤＣ３１でこの補正処理を行う場合の動作を、図５を用いて説明する。すなわち、図５に示す動作では、時刻ｔ４でカウンタ５１の全ビットの信号を反転した後、時刻ｔ４’でカウント値に１を加える動作を追加する。この動作により、カウンタ５１の全ビット信号反転後の４ビットのカウント値‘４’ｂ１０１０（−６）’は、２の補数バイナリの負の値‘４’ｂ１０１１（−５）’に補正される。
【００５１】
従って、最終的なＡ／Ｄ変換結果（カウンタ出力値）は、映像信号電圧に対するＡ／Ｄ変換結果と、リセット信号電圧に対するＡ／Ｄ変換結果との差分の値‘４’ｂ１００１（＋９）’となる。
【００５２】
＜バイナリカウンタ５１の構成＞
次に、図２中のバイナリカウンタ５１の詳細な構成を、図６を参照して説明する。図６は、出力信号がＱ［０］〜Ｑ［３］の４ビットの場合のバイナリカウンタ５１の構成を示している。このバイナリカウンタ５１は、クロック信号ＣＬＫとイネーブル信号ＥＮが入力されるＮＡＮＤゲート６１と、多段接続された４個の１ビットカウンタ６２を備えている。ＮＡＮＤゲート６１は、イネーブル信号ＥＮが“Ｈ”レベルのときに、反転クロック信号／ＣＬＫを出力する。
【００５３】
各１ビットカウンタ６２は、フリップフロップ６３とＡＮＤゲート６４とから構成されている。フリップフロップ６３は、データ入力端子（Ｄ）、クロック入力端子、データ出力端子（Ｑ）、及び反転データ出力端子（／Ｑ）をそれぞれ有し、反転データ出力端子（／Ｑ）とデータ入力端子（Ｄ）が接続されている。
【００５４】
最下位ビットである出力信号Ｑ［０］のビットの１ビットカウンタ６２内のＡＮＤゲート６４には、ＡＮＤゲート６１の出力信号／（ＣＬＫ＆ＥＮ）とカウンタ反転制御信号（以下、単に反転制御信号と称する）／ＩＮＶ［０］とが入力される。このＡＮＤゲート６１は、両入力信号の論理積をとって対応するフリップフロップ６３のクロック入力端子に供給する。出力信号Ｑ［１］のビットの１ビットカウンタ６２内のＡＮＤゲート６４には、それより１ビット下位の出力信号Ｑ［０］のビットのフリップフロップ６３の反転データ出力端子（／Ｑ）の信号と反転制御信号／ＩＮＶ［１］とが入力される。このＡＮＤゲート６４は、両入力信号の論理積をとって対応するフリップフロップ６３のクロック入力端子に供給する。それ以外の各ＡＮＤゲート６４には、それより１ビット下位のフリップフロップ６３の反転データ出力端子（／Ｑ）の信号と反転制御信号／ＩＮＶとが入力され、各ＡＮＤゲート６４は、両入力信号の論理積をそれぞれとって対応するフリップフロップ６３のクロック入力端子に供給する。
【００５５】
つまり、図６のバイナリカウンタ５１は、それぞれ入力クロック信号の１／２分周を行なう４ビット構成の一般的な非同期式バイナリカウンタに対し、各フリップフロップの反転データ出力端子と次段のフリップフロップのクロック入力端子との間にＡＮＤゲートを挿入し、各ビットのＡＮＤゲートのもう一方の入力端子にそれぞれ反転制御信号／ＩＮＶ[３：０]を接続することにより構成されている。
【００５６】
図７は、図６のバイナリカウンタ５１の動作の一例を示すタイミングチャートである。なお、以下では、特に全ビットの信号を反転させる際の動作を重点的に説明する。
【００５７】
まず、時刻ｔ０では、カウンタはリセットされた初期状態‘４’ｂ００００（０）’であり、反転制御信号／ＩＮＶ[３：０]は全て論理“Ｈ”に設定されている。時刻ｔ０からｔ１の間にカウンタは５カウント分カウントアップされ、カウント値は‘４’ｂ０１０１（＋５）’となる。次に、時刻ｔ２からｔ５にかけて最上位ビットの反転制御信号／ＩＮＶ[３]から下位ビットの反転制御信号／ＩＮＶ[２]、／ＩＮＶ[１]の順で、それぞれ論理“Ｌ”、論理“Ｈ”、論理“Ｌ”の順に変化する。この時、下位ビットのフリップフロップ６３の反転データ出力端子／Ｑの信号が“Ｈ”である場合のみ、反転制御信号／ＩＮＶが“Ｌ”から”Ｈ”に変化した後に上位ビットのフリップフロップ６３の反転データ出力端子の信号／Ｑが反転する。この例では、時刻ｔ３からｔ４の間に／Ｑ［２］が”Ｌ“から”Ｈ“に反転している。その後、時刻ｔ５からｔ６にかけて、最下位ビットの反転制御信号／ＩＮＶ[０]が論理”Ｌ“から論理”Ｈ“に変化する。これにより、最下位ビットのフリップフロップ６３の反転データ出力端子／Ｑ［０］の信号が反転する。この例では、／Ｑ［０］が”Ｌ“から”Ｈ“に反転している。次に、時刻ｔ６からｔ９にかけて最下位から２ビット目の反転制御信号／ＩＮＶ[１]から最上ビットの反転制御信号／ＩＮＶ[２]、／ＩＮＶ[３]の順で論理”Ｈ“に変化する。この時、下位ビットのフリップフロップ６３の反転データ出力端子／Ｑの信号が”Ｈ“である場合のみ、反転制御信号／ＩＮＶが論理”Ｌ“から論理”Ｈ“に変化した後に反転データ出力端子／Ｑの信号が反転する。この例では、時刻ｔ６からｔ７、及びｔ８からｔ９の間に、／Ｑ［１］の信号が”Ｈ“から”Ｌ“に、／Ｑ［３］の信号が”Ｈ“から”Ｌ“にそれぞれ反転している。この一連の動作により、全ビットの反転動作を実現できる。
【００５８】
すなわち、図７のような動作を行なう図６のバイナリカウンタ５１は、以下のような構成を有する。バイナリカウンタ５１は、多段接続された複数個の１ビットカウンタ６２を有し、各１ビットカウンタ６２は、データ入力端子、クロック入力端子、データ出力端子、及び反転データ出力端子をそれぞれ有し、反転データ出力端子とデータ入力端子が接続されたフリップフロップ６３と、最下位ビットではクロック信号と反転制御信号とが入力され、最下位ビット以外では下位ビットのフリップフロップの反転データ出力端子の信号と反転制御信号とがそれぞれ入力され、それぞれ両入力信号の論理積をとって対応するフリップフロップのクロック入力端子に供給するＡＮＤゲート６４とを有し、コンパレータ５０でリセット電圧とランプ波電圧ＲＡＭＰとが比較されている期間では、各１ビットカウンタ内のＡＮＤゲート６４に入力される反転制御信号をそれぞれ論理“Ｈ”に設定し、リセット電圧とランプ波電圧ＲＡＭＰとの比較が終了した後で映像信号電圧とランプ波電圧ＲＡＭＰとの比較が開始される前に、最上位ビットの１ビットカウンタ６２内のＡＮＤゲート６４に入力される反転制御信号を論理“Ｌ”、論理“Ｈ”、論理“Ｌ”の順で変化し、続いて、最下位ビットから１ビット上位の１ビットカウンタに渡り上位ビットの１ビットカウンタ内のＡＮＤゲート６４から順次、入力される反転制御信号を論理“Ｌ”、論理“Ｈ”、論理“Ｌ”の順で変化し、その後、最下位ビットの１ビットカウンタ内のＡＮＤゲート６４に入力される反転制御信号を論理“Ｌ”、論理“Ｈ”の順で変化し、その後、最下位ビットから１ビット上位の１ビットカウンタ内のＡＮＤゲート６４に入力される反転制御信号を論理“Ｈ”に変化し、続いて、最上位ビットの１ビットカウンタに渡り下位ビットの１ビットカウンタ内のＡＮＤゲート６４から順次、入力される反転制御信号を論理“Ｈ”に変化することにより、コンパレータ５０におけるリセット電圧とランプ波電圧ＲＡＭＰとの比較が終了した後に、各１ビットカウンタ内のフリップフロップ６３の出力データが反転する。
【００５９】
図８は、図６のバイナリカウンタ５１において、全ビットの信号を反転させた後にさらに＋１の動作を追加したタイミングチャートである。このタイミングチャートは、図５に示す＋１補正処理を行う場合の動作に対応している。
【００６０】
図８において、先の図７と異なる点は、全ビット反転後の時刻ｔ９から時刻ｔ９’にかけて、最下位ビットの反転制御信号／ＩＮＶ[０]が論理“Ｌ”、論理“Ｈ”の順で変化する点である。時刻ｔ９から時刻ｔ９’の動作により、最下位ビットのフリップフロップ６３が１クロック分歩進され、＋１の動作を実現することができる。
【００６１】
すなわち、図８のような動作を行なう図６のバイナリカウンタ５１は、以下のような構成を有する。バイナリカウンタ５１は、前記ビット数に対応した数の多段接続された複数個の１ビットカウンタを有し、各１ビットカウンタは、データ入力端子、クロック入力端子、データ出力端子、及び反転データ出力端子をそれぞれ有し、反転データ出力端子とデータ入力端子が接続されたフリップフロップ６３と、最下位ビットではクロック信号と反転制御信号とが入力され、最下位ビット以外では下位ビットのフリップフロップの反転データ出力端子の信号と反転制御信号とがそれぞれ入力され、それぞれ両入力信号の論理積をとって対応するフリップフロップのクロック入力端子に供給するＡＮＤゲート６４とを有し、コンパレータ５０でリセット電圧とランプ波電圧ＲＡＭＰとが比較されている期間では、各１ビットカウンタ内のＡＮＤゲート６４に入力される反転制御信号をそれぞれ論理“Ｈ”に設定し、リセット電圧とランプ波電圧ＲＡＭＰとの比較が終了した後で映像信号電圧とランプ波電圧ＲＡＭＰとの比較が開始される前に、最上位ビットの１ビットカウンタ内のＡＮＤゲート６４に入力される反転制御信号を論理“Ｌ”、論理“Ｈ”、論理“Ｌ”の順で変化し、続いて、最下位ビットから１ビット上位の１ビットカウンタに渡り上位ビットの１ビットカウンタ内のＡＮＤゲート６４から順次、入力される反転制御信号を論理“Ｌ”、論理“Ｈ”、論理“Ｌ”の順で変化し、その後、最下位ビットの１ビットカウンタ内のＡＮＤゲート６４に入力される反転制御信号を論理“Ｌ”、論理“Ｈ”の順で変化し、その後、最下位ビットから１ビット上位の１ビットカウンタ内のＡＮＤゲート６４に入力される反転制御信号を論理“Ｈ”に変化し、続いて、最上位ビットの１ビットカウンタに渡り下位ビットの１ビットカウンタ内のＡＮＤゲート６４から順次、入力される反転制御信号を論理“Ｈ”に変化し、その後、最下位ビットの１ビットカウンタ内のＡＮＤゲート６４に入力される反転制御信号を論理“Ｌ”、論理“Ｈ”の順で変化することにより、コンパレータ５０におけるリセット電圧とランプ波電圧ＲＡＭＰとの比較が終了した後に、全ビットの信号が反転し、かつ全ビット反転後のカウント値に１を足している。
【００６２】
本実施形態のＡ／Ｄ変換器及びそれを備えた固体撮像装置において、反転機能付きバイナリカウンタ５１は、反転データ出力端子とデータ入力端子とを接続したフリップフロップの多段接続による一般的な非同期カウンタ構成に対し、フリップフロップの反転データ出力端子と次段のフリップフロップのクロック入力端子との間にＡＮＤゲートを追加するだけで構成でき、各ＡＮＤゲートの一方の入力端子に、上位ビットから下位ビットにかけて強制的にパルスを印加することで、バイナリカウンタの全ビットの反転動作、あるいは全ビットの反転動作に加えて全ビット反転後のカウント値に１を足すことを実現することができる。すなわち、バイナリカウンタの反転機能を最小限の素子の追加により実現することで、固体撮像装置のＡ／Ｄ変換器の小面積化が実現できる。
【００６３】
（第２の実施形態）  
図９は、本発明の第２の実施形態に係るＡ／Ｄ変換器及び固体撮像装置で使用されるバイナリカウンタ５１の詳細な構成を示す回路図である。図９に示すバイナリカウンタは、図６のバイナリカウンタの代わりに図２中のＡ／Ｄ変換器３１内で使用されるものであり、図６に示すものと同様に、出力信号がＱ［０］〜Ｑ［３］の４ビットの場合のバイナリカウンタの構成を示している。このバイナリカウンタ５１は、４個の多段接続された複数個の１ビットカウンタ６２を有し、最下位ビットである出力信号Ｑ［０］のビットの１ビットカウンタと、それ以外のビットの１ビットカウンタとは構成が異なる。
【００６４】
出力信号Ｑ［０］のビットの１ビットカウンタ６２は、反転クロック信号／ＣＬＫと反転制御信号／ＩＮＶ［０］とが入力されるＡＮＤゲート７１と、ＡＮＤゲート７１の出力信号が供給されるインバータ７２及びバッファ７３と、インバータ７２及びバッファ７３の出力信号が供給され選択信号入力端子（Ｓ）に入力される選択信号ＱＬ［０］に基づいていずれか一方を選択出力する選択ゲート７４と、選択ゲート７４の出力信号をイネーブル信号ＥＮに基づいてラッチするラッチ回路７５と、ラッチ回路７５の出力信号を記憶制御信号ＲＤに基づいて格納し、その出力信号が選択信号ＱＬ［０］として選択ゲート７４に供給されるレジスタ７６とを有している。なお、ラッチ回路７５は、イネーブル信号ＥＮが論理“Ｈ”のときは常に選択ゲート７４の出力信号をそのままデータ出力端子（Ｑ）及び反転データ出力端子（／Ｑ）から出力し、イネーブル信号ＥＮが論理“Ｈ”から論理“Ｌ”に変化するときの立下がりエッジで選択ゲート７４の出力信号をラッチする。
【００６５】
最下位ビット以外の各１ビットカウンタは、それぞれ図６に示した１ビットカウンタと同様の構成を有する。すなわち、これら各１ビットカウンタはフリップフロップ６３とＡＮＤゲート６４とから構成されている。
【００６６】
図９のバイナリカウンタ５１において、最下位ビットの１ビットカウンタ６２は、イネーブル信号ＥＮが論理“Ｈ”の間は反転クロック信号／ＣＬＫそのものを１ビット目のカウント値Ｑ［０］とし、イネーブル信号ＥＮが論理“Ｈ”から論理“Ｌ”に変化する立下りエッジで反転クロック信号／ＣＬＫの値をラッチすることで、１ビットカウンタとして機能させることができる。また、この動作の直後、カウンタ値を保持するため、１ビット目のカウント値Ｑ［０］の値をレジスタ７６に格納し、その結果に応じて、ラッチ回路７５の入力信号として反転クロック信号／ＣＬＫ及び正転クロック信号ＣＬＫのいずれか一方を出力する選択回路７４の選択動作を制御している。
【００６７】
図１０は、図９のバイナリカウンタ５１の動作の一例を示すタイミングチャートである。なお、以下では、特に全ビットの信号を反転させた後にさらに＋１補正処理を行なう動作を重点的に説明する。
【００６８】
まず、時刻ｔ０では、カウンタはリセットされた初期状態‘４’ｂ００００（０）’であり、反転制御信号／ＩＮＶ[３：０]は全て論理“Ｈ”に設定されている。時刻ｔ０からｔ１の間、イネーブル信号ＥＮが論理“Ｈ”から論理“Ｌ”に変化するまでの間に、カウンタは５カウント分カウントアップされ、カウント値は‘４’ｂ０１０１（＋５）’となる。時刻ｔ１からｔ２の間に、記憶制御信号ＲＤが論理“Ｈ”、論理“Ｌ”の順に変化する。このとき、記憶制御信号ＲＤが論理“Ｌ”から論理“Ｈ”に変化する立上がりエッジで、１ビット目の１ビットカウンタのラッチ回路７５の出力信号Ｑ［０］の値がレジスタ７６に格納される。そして、このときのレジスタ７６の出力信号である選択信号ＱＬ［０］の論理レベルに応じて、選択回路７４は反転クロック信号／ＣＬＫと反転制御信号／ＩＮＶ［０］の論理積を取った信号の正転信号または反転信号のいずれかをラッチ回路７５の入力信号として選択する。この例では、時刻ｔ１からｔ２の間、ラッチ回路７５の出力信号Ｑ［０］は論理“Ｈ”であるため、ラッチ回路７５にはインバータ７２によって反転された反転信号が入力される。次に、時刻ｔ２からｔ５にかけて最上位ビットの反転制御信号／ＩＮＶ[３]から下位ビットの反転制御信号／ＩＮＶ[２]、／ＩＮＶ[１]の順で、それぞれ論理“Ｌ”、論理“Ｈ”、論理“Ｌ”の順に変化する。この時、下位ビットのフリップフロップ７５または６３の反転データ出力端子／Ｑの信号が論理“Ｈ”である場合のみ、反転制御信号/ＩＮＶが論理“Ｌ”から論理“Ｈ”に変化した後に上位ビットのフリップフロップ６３の反転データ出力端子／Ｑの信号が反転する。この例では、時刻ｔ３からｔ４の間に／Ｑ［２］が論理“Ｌ”から論理“Ｈ”に反転している。その後、時刻ｔ５からｔ６にかけて、最下位ビットの反転制御信号／ＩＮＶ[０]が論理“Ｌ”に変化する。これにより、最下位ビットのフリップフロップ７５の反転データ出力端子／Ｑの信号／Ｑ［０］が反転する。この例では、／Ｑ［０］は“Ｌ”から“Ｈ”に反転している。次に、時刻ｔ６からｔ９にかけて最下位から２ビット目の反転制御信号／ＩＮＶ[１]から最上ビットの反転制御信号／ＩＮＶ[２]、／ＩＮＶ[３]の順で論理“Ｈ”に変化する。この時、下位ビットのフリップフロップ６３の反転データ出力端子／Ｑの信号が“Ｈ”である場合のみ、反転制御信号／ＩＮＶが論理“Ｌ”から論理“Ｈ”に変化した後に反転データ出力端子／Ｑの信号が反転する。この例では、時刻ｔ６からｔ７、及びｔ８からｔ９の間に、／Ｑ［１］の信号が“Ｈ”から“Ｌ”に、／Ｑ［３］の信号が“Ｈ”から“Ｌ”にそれぞれ反転している。その後、時刻ｔ９から時刻ｔ９’にかけて、反転制御信号／ＩＮＶ[０]が論理“Ｈ”に変化することで、全ビットの反転動作の後、＋１の動作を実現できる。この例では、／Ｑ［０］の信号が“Ｈ”から“Ｌ”に反転している。
【００６９】
この一連の動作により、全ビットの反転動作反転後の＋１の動作を実現することができる。
【００７０】
本実施形態の反転機能付きバイナリカウンタは、第１の実施形態のものと比較して、最下位ビットのカウント値に、クロック入力信号ＣＬＫそのものを利用していため、クロック入力信号ＣＬＫの両エッジでカウント動作を行うことができる。そのため、より高速なカウント動作を行なうことができる。また、第１の実施形態のものと同様に、バイナリカウンタの反転機能を最小限の素子の追加により実現することで、固体撮像装置のＡ／Ｄ変換器の小面積化が実現できる。
【００７１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００７２】
１０…固体撮像装置、１１…クロック制御回路（ＶＣＯＰＬＬ）、１２…シリアルコマンド入出力部、１３…シリアルインターフェース（シリアルＩ／Ｆ）、１４…映像信号処理回路（ＩＳＰ）、１５…データ出力インターフェース（ＤＯＵＴ  Ｉ／Ｆ）、１６…基準タイミング発生回路（ＴＧ）、１７…センサ駆動タイミング発生回路（ＳＴ）、１８ランプ波電圧発生回路（ＲＡＭＰＧ）、１９…センサコア部、２０…レンズ、３０…画素部、３１…Ａ／Ｄ変換回路（ＡＤＣ）、３１ａ…Ａ／Ｄ変換器、４０…ピクセル、５０…アナログコンパレータ、５１…バイナリカウンタ、５２…レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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