(57)【要約】【課題】半導体表面に平坦性の低い領域を設けることによって光取出し効率の改善を図りつつ、該領域上に電極を形成することによるＥＳＤ破壊耐性の低下を抑制した、半導体発光素子を提供する。【解決手段】互いに導電型の異なる第１半導体層および第２半導体層と、該第２半導体層の該第１半導体層側とは反対側の表面に形成された電極膜とを有する半導体発光素子において、前記電極膜に覆われた前記第２半導体層の表面には非平坦領域と平坦領域とが存在しており、該非平坦領域上に該第２半導体層と該電極膜とを隔てる絶縁膜が形成されている。【選択図】図１
2011100839.tif 000002
【特許請求の範囲】
【請求項１】
互いに導電型の異なる第１半導体層および第２半導体層と、該第２半導体層の該第１半導体層側とは反対側の表面に形成された電極膜とを有する半導体発光素子において、
前記電極膜に覆われた前記第２半導体層の表面には非平坦領域と平坦領域とが存在しており、
該非平坦領域上に該第２半導体層と該電極膜とを隔てる絶縁膜が形成されている、
ことを特徴とする半導体発光素子。
【請求項２】
前記平坦領域における前記第２半導体の表面には、ＡＦＭを用いて長さ１μｍの範囲における凹凸を測定したときに、凹凸を構成する凸部の頂部と該凸部に隣接する凹部の底部との高さの差が５ｎｍ以上である凹凸が存在しない、請求項１に記載の半導体発光素子。
【請求項３】
前記平坦領域における前記第２半導体の表面がアズグロン表面である、請求項１または２に記載の半導体発光素子。
【請求項４】
前記電極膜が透明導電膜である、請求項１〜３のいずれかに記載の半導体発光素子。
【請求項５】
前記透明導電膜上の一部に形成されたパッド電極を有し、該パッド電極の直下に前記非平坦領域が存在しない、請求項４に記載の半導体発光素子。
【請求項６】
前記電極膜に覆われた前記第１半導体層の表面に占める前記非平坦領域の面積比が１０％〜９０％である、請求項１〜５のいずれかに記載の半導体発光素子。
【請求項７】
前記非平坦領域および平坦領域が下記（ア）〜（ウ）のいずれかに該当する混在パターンをなしている、請求項１〜６のいずれかに記載の半導体発光素子。
（ア）ストライプ状を呈する平坦領域と非平坦領域とが交互に並んだ混在パターン；
（イ）平坦領域または非平坦領域のいずれかがネット状パターンを呈する混在パターン；（ウ）平坦領域のそれぞれが隣接する平坦領域部と点で接触し、非平坦領域のそれぞれが隣接する非平坦領域と点で接触する混在パターン。
【請求項８】
当該半導体発光素子の内部で発生する光が前記非平坦領域に入射したとき乱反射が生じる、請求項１〜７のいずれかに記載の半導体発光素子。
【請求項９】
前記非平坦領域では、前記平坦領域に比べて、当該半導体発光素子の内部で発生する光の全反射が抑制されている、請求項１〜８のいずれかに記載の半導体発光素子。
【請求項１０】
前記非平坦領域に、フォトニック結晶またはフォトニック準結晶が構成されるように凹部および凸部が配置されている、請求項１〜８のいずれかに記載の半導体発光素子。
【請求項１１】
前記第１半導体層、第２半導体層および活性層がＧａＮ系半導体を含む、請求項１〜１０のいずれかに記載の半導体発光素子。
【請求項１２】
前記第１半導体層がｐ型半導体層であり、前記第２半導体層がｎ型半導体層である、請求項１〜１１のいずれかに記載の半導体発光素子。
【請求項１３】
前記第１半導体層がｎ型半導体層であり、前記第２半導体層がｐ型半導体層である、請求項１〜１１のいずれかに記載の半導体発光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＬＥＤ素子などの半導体発光素子に関し、とりわけ、電極に覆われた半導体表面に平坦性の低い領域を設けることによって光取出し効率の向上を図りつつ、それに伴う静電破壊（ＥＳＤ破壊）への耐性低下を防止した、半導体発光素子に関する。
【背景技術】
【０００２】
発光ダイオード素子（ＬＥＤ素子）などの半導体発光素子においては、相対的に高い屈折率を有する半導体で形成される素子の内部から、相対的に低い屈折率を有する外部媒質（空気または素子を封止する樹脂）に光が効率的に取り出されるようにするために、従来から様々な工夫が行われている。有効な方法のひとつは、半導体表面を粗面とすることにより光の乱反射を発生せしめ、それによって素子内部での多重反射を抑制する方法である（特許文献１）。
この方法は、ＡｌａＩｎｂＧａ１−ａ−ｂＮ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）（以下、ＧａＮ系半導体という）を用いたＧａＮ系ＬＥＤ素子にも適用されている。ＧａＮ系半導体よりも低い屈折率を有するサファイア上に半導体を積層した構造を有するＧａＮ系ＬＥＤ素子の場合、比較的薄い層として形成される半導体層の上面と下面との間で多重反射が発生することから、半導体層の上面を粗面化することが有効となる（特許文献２）。
【０００３】
ところで、ＧａＮ系半導体は、ｎ導電型としたときと比べ、ｐ導電型としたときには高い導電性が得られないことが知られている。そのために、ＧａＮ系ＬＥＤ素子では、ｐ−ｎ接合面の略全面で均一な発光が生じるよう、基板上に積層される半導体の最上層がｐ型層とされ、正電極がそのｐ型層の略全面を覆う膜状に形成される（特許文献３）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公昭５１−２３８６８号公報
【特許文献２】特開平６−２９１３６８号公報
【特許文献３】特開平７−９４７８２号公報
【特許文献４】特開２００６−１００５１８号公報
【特許文献５】特開２００３−８６８３５号公報
【特許文献６】特開２００３−２１８３８３号公報
【特許文献７】特開２００５−３５４０２０号公報
【特許文献８】特表２００８−５１３９８８号公報
【非特許文献】
【０００５】
【非特許文献１】S. H. Kim, et al., Nanotechnology 18 (2007) 055306
【発明の概要】
【発明が解決しようとする課題】
【０００６】
多重反射を抑制するためにｐ型層上面を粗面化したＧａＮ系ＬＥＤ素子では、そのｐ型層上面に形成される正電極の裏面が、ｐ型層上面の形状を反映した凹凸面となる。そのため、電極間に瞬間的に高電圧が加わったときには正電極裏面の凸部に電界が集中し、絶縁破壊が発生し易い。つまり、このようなＧａＮ系ＬＥＤ素子は、ＥＳＤ（Electrostatic
Discharge）破壊への耐性が低い。
【０００７】
本発明は上記事情に鑑みてなされたものであり、半導体表面に平坦性の低い領域を設け
ることによって光取出し効率の改善を図りつつ、該領域上に電極を形成することによるＥＳＤ破壊耐性の低下を抑制した、半導体発光素子を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の実施形態に係る半導体発光素子は次の特徴を備える：
（１）互いに導電型の異なる第１半導体層および第２半導体層と、該第２半導体層の該第１半導体層側とは反対側の表面に形成された電極膜とを有する半導体発光素子において、
前記電極膜に覆われた前記第２半導体層の表面には非平坦領域と平坦領域とが存在しており、
該非平坦領域上に該第２半導体層と該電極膜とを隔てる絶縁膜が形成されている、
ことを特徴とする半導体発光素子。
（２）前記平坦領域における前記第２半導体の表面には、ＡＦＭを用いて長さ１μｍの範囲における凹凸を測定したときに、凹凸を構成する凸部の頂部と該凸部に隣接する凹部の底部との高さの差が５ｎｍ以上である凹凸が存在しない、前記（１）に記載の半導体発光素子。
（３）前記平坦領域における前記第２半導体の表面がアズグロン表面である、前記（１）または（２）に記載の半導体発光素子。
（４）前記電極膜が透明導電膜である、前記（１）〜（３）のいずれかに記載の半導体発光素子。
（５）前記透明導電膜上の一部に形成されたパッド電極を有し、該パッド電極の直下に前記非平坦領域が存在しない、前記（４）に記載の半導体発光素子。
（６）前記電極膜に覆われた前記第１半導体層の表面に占める前記非平坦領域の面積比が１０％〜９０％である、前記（１）〜（５）のいずれかに記載の半導体発光素子。
（７）前記非平坦領域および平坦領域が下記（ア）〜（ウ）のいずれかに該当する混在パターンをなしている、前記（１）〜（６）のいずれかに記載の半導体発光素子。
（ア）ストライプ状を呈する平坦領域と非平坦領域とが交互に並んだ混在パターン；
（イ）平坦領域または非平坦領域のいずれかがネット状パターンを呈する混在パターン；（ウ）平坦領域のそれぞれが隣接する平坦領域部と点で接触し、非平坦領域のそれぞれが隣接する非平坦領域と点で接触する混在パターン。
（８）当該半導体発光素子の内部で発生する光が前記非平坦領域に入射したとき乱反射が生じる、前記（１）〜（７）のいずれかに記載の半導体発光素子。
（９）前記非平坦領域では、前記平坦領域に比べて、当該半導体発光素子の内部で発生する光の全反射が抑制されている、前記（１）〜（８）のいずれかに記載の半導体発光素子。
（１０）前記非平坦領域に、フォトニック結晶またはフォトニック準結晶が構成されるように凹部および凸部が配置されている、前記（１）〜（８）のいずれかに記載の半導体発光素子。
（１１）前記第１半導体層、第２半導体層および活性層がＧａＮ系半導体を含む、前記（１）〜（１０）のいずれかに記載の半導体発光素子。
（１２）前記第１半導体層がｐ型半導体層であり、前記第２半導体層がｎ型半導体層である、前記（１）〜（１１）のいずれかに記載の半導体発光素子。
（１３）前記第１半導体層がｎ型半導体層であり、前記第２半導体層がｐ型半導体層である、前記（１）〜（１１）のいずれかに記載の半導体発光素子。
【発明の効果】
【０００９】
本発明を実施した上記半導体発光素子は、光取出し効率の改善を図るために、電極に覆われた半導体表面に平坦性の低い領域が設けられているにもにもかかわらず、それに伴うＥＳＤ破壊耐性の低下が防止されている。従って、この発光素子は、当該素子を応用した製品の製造工程におけるハンドリングが容易であり、また、その使用中においても故障が
発生し難い。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るＧａＮ系ＬＥＤ素子の模式断面図である。
【図２】ネット状パターンを例示する図である。図２（ａ）〜（ｆ）の各図においては、塗り潰した部分がネット状パターンを呈している。
【図３】非平坦領域のそれぞれが隣接する非平坦領域と点で接触し、平坦領域のそれぞれが隣接する平坦領域と点で接触する混在パターンを例示する図である。図３（ａ）〜（ｇ）の各図においては、塗り潰した部分が非平坦領域であってもよいし、平坦領域であってもよい。
【図４】本発明の実施形態に係るＧａＮ系ＬＥＤ素子の模式断面図である。
【図５】本発明の実施形態に係る半導体発光素子の模式断面図である。
【図６】図５に示す半導体発光素子の製造工程を説明するための模式断面図である。
【図７】図５に示す半導体発光素子の製造工程を説明するための模式断面図である。
【図８】図５に示す半導体発光素子の製造工程を説明するための模式断面図である。
【発明を実施するための形態】
【００１１】
（実施形態１）
図１は、本発明の実施形態１に係る半導体発光素子の構造を示す模式断面図である。
この半導体発光素子１０はＧａＮ系ＬＥＤ素子であり、基板１１と、その上にバッファ層（図示せず）を介して積層されたＧａＮ系半導体層１２を有している。
ＧａＮ系半導体層１２は、基板側から順に、ｎ導電型のＧａＮ系半導体からなるｎ型層１２１と、ｐ導電型のＧａＮ系半導体からなるｐ型層１２２とを有する、積層体である。ｎ型層１２１とｐ型層１２２との間には、発光部となるｐｎ接合部が形成されている。
【００１２】
ｐ型層１２２の上面には、光取出し効率を改善するために、非平坦領域１２２ａが部分的に形成されている。ｐ型層１２２の上面のうち、非平坦領域１２２ａを除く領域は、鏡面状の平坦領域である。
【００１３】
ｐ型層１２２が一部除去された部分にｎ型層１２１が露出しており、その露出面上に負電極１３が形成されている。
ｐ型層１２２の上面には、これを略全面的に覆う正電極１４が形成されている。ただし、非平坦領域１２２ａ上には絶縁膜１６が形成されており、ｐ型層１２２と正電極１４との接触は、平坦領域に限られている。正電極１４は透明導電膜からなる透光性電極であってもよいし、あるいは、不透明な金属膜を含む反射性電極であってもよい。
正電極１４上の一部には金属製のパッド電極１５が形成されている。正電極１４が反射性電極の場合には、パッド電極１５が正電極１４の上面を完全に覆っていてもよい。
【００１４】
負電極１３および正電極１４を通してこの半導体発光素子１０に順方向電流を印加すると、ＧａＮ系半導体層１２内のｐｎ接合部において正負キャリアの再結合に基づく発光が生じる。ｐ型層上面に非平坦領域１２２ａが設けられていることにより、この発光は効率よくＧａＮ系半導体層１２の外部に取り出される。
【００１５】
正電極１４からｐ型層１２２へは、ｐ型層上面の平坦領域を通して電流が流れる。非平坦領域１２２ａでは、ｐ型層１２２と正電極１４とが絶縁膜１６により絶縁されている。そのために、正電極１４の裏面が非平坦領域１２２ａ上に形成された部分で凹凸状となったとしても、ＥＳＤ破壊耐性が低下することはない。
【００１６】
一方、平坦領域におけるｐ型層１２２上面の平坦性が高い程、該領域に接する正電極１４の下面の平坦性が高くなるので、半導体発光素子１０のＥＳＤ破壊耐性が良好となる。
従って、ｐ型層１２２の上面は、平坦領域では、ＡＦＭを用いて長さ１μｍの範囲における凹凸を測定したときに、凹凸を構成する凸部の頂部と該凸部に隣接する凹部の底部との高さの差（ｔ）が５ｎｍ以上である凹凸が存在しない程度に、平坦であることが好ましく、更には、上記測定において、上記ｔが１ｎｍ以上である凹凸が存在しない程度に、平坦であることが好ましい。
平坦領域におけるｐ型層１２２の表面は、例えば、鏡面状に成長させたｐ型層１２２のアズグロン（as-grown）表面である。平坦領域におけるｐ型層１２２の表面は、平坦にエッチング加工された面であってもよい。
【００１７】
非平坦領域１２２ａにおけるｐ型層１２２の表面は、半導体発光素子１０の光取出し効率に対して好ましい影響を与える非平坦面であればよい。この影響はいかなるメカニズムにより生じるものであっても構わない。そのような非平坦面の具体的な形状および形成方法については、公知技術を適宜参照することができる。
【００１８】
一実施形態では、非平坦領域１２２ａにおけるｐ型層１２２の表面は、光を乱反射させる非平坦面とされる。
このような非平坦面を形成するには、ｐ型層１２２の表面をリン酸と硫酸の混酸を用いてエッチングすればよい（特許文献２）。フォトリソグラフィ技法によりパターニングしたＳｉＯ２マスクにより、平坦領域として残すべき領域を保護したうえでエッチング加工する方法を用いて、ｐ型層１２２上面に平坦領域と非平坦領域を任意のパターンに形成することが可能である。
また、ＲＩＥによるエッチングによっても、光を乱反射させる非平坦面を形成することができる（特許文献２）。この方法では、エッチングとデポジションが同時に生じるような条件を選ぶことにより、微細なコーン状突起が密集した形状を有する粗面を得ることもできる（特許文献４）。
【００１９】
ｐ型層の表面は、フォトリソグラフィ技法やナノインプリント技法を用いて微細なマスクパターンを形成したうえでドライエッチング加工を行うことにより、光を乱反射する非平坦面とすることもできる。マスクパターンの代わりに、有機または無機の微粒子をエッチングマスクに用いることも可能である。
その他、ブラスト加工によりｐ型層の表面を粗面化することも可能である。
【００２０】
一実施形態では、非平坦領域１２２ａにおけるｐ型層１２２の表面は、全反射が抑制される非平坦面とされる。この場合、正電極１４は透明導電膜とする。
このような非平坦面の形状およびその作製方法はよく知られており、特許文献５、特許文献６、特許文献７などを参照することができる。典型的には、微細なコーン状突起が密集した形状に加工された表面において、全反射の抑制が効果的に生じる。突起のサイズが大きい場合には、乱反射が伴われることもある。
【００２１】
一実施形態では、非平坦領域１２２ａにおけるｐ型層１２２の表面に、フォトニック結晶構造またはフォトニック準結晶構造が形成されるように、凹部および凸部が配置される。この場合も正電極は透明導電膜とする。
フォトニック結晶構造の具体例および製造方法については非特許文献１などを、フォトニック準結晶構造の具体例および製造方法については特許文献８などを、参照することができる。フォトニック結晶構造やフォトニック準結晶構造が形成された表面では、光の回折が生じる。回折に加えて、乱反射が伴われる場合もある。
【００２２】
ｐ型層１２２の上面には非平坦領域１２２ａと平坦領域とが混在していることが好ましい。ｐｎ接合部における発光は、正電極１４がｐ型層１２２に接している平坦領域の下方で主に発生するところ、非平坦領域と平坦領域とが混在している方が、平坦領域の下方で
生じる光が、非平坦領域の影響を受け易くなるからである。
両領域の混在パターンの具体例として、非平坦領域または平坦領域の一方がネット状パターンを呈す混在パターン、ストライプ状の非平坦領域と平坦領域が交互に並んだ混在パターン、非平坦領域と平坦領域とが市松模様をなす混在パターンなどが挙げられる。なお、非平坦領域と平坦領域のそれぞれが呈すパターンは相補的な関係にあるので、一方の領域がネット状パターンを呈すとき、他方の領域はドット状パターンを呈することになる。
【００２３】
非平坦領域と平坦領域とがなす混在パターンの例をさらに具体的に説明する。
図２（ａ）〜（ｆ）に様々なネット状パターンを例示する。各図においては塗り潰した部分がネット状パターンを呈している。
ネット状パターンにおける開口の形状に限定はなく、図２（ａ）および（ｂ）の例に示す矩形、図２（ｃ）の例に示す平行四辺形、図２（ｄ）の例に示す三角形、図２（ｅ）の例に示す六角形、図２（ｆ）の例に示す円形、その他任意の形状とすることができる。開口の配置パターンに限定がないことは各図より理解されよう。開口のサイズや形状が一定であることも必須ではない。
【００２４】
図３（ａ）〜（ｇ）には非平坦領域と平坦領域が市松模様をなす混在パターン（図３（ａ））と、その変形に係る混在パターンの例を示す。各パターンにおいて、塗り潰した部分は非平坦領域であってもよいし平坦領域であってもよい。図３に示す複数のパターンを総称すると、非平坦領域のそれぞれが隣接する非平坦領域と点で接触し、平坦領域のそれぞれが隣接する平坦領域と点で接触するパターン、ということができる。
【００２５】
ｐ型層１２２の表面で非平坦領域１２２ａと平坦領域がなす混在パターンは、周期的パターンとすることができる。この周期を小さくするほど、ｐ型層の表面における非平坦領域と平坦領域の混在の度合が高くなる結果、ｐｎ接合面に供給される電流量の面内均一性が高くなる。また、平坦領域の下方で生じる光が、非平坦領域の影響を受け易くなる。
よって、この混在パターンを周期的パターンとする場合の繰り返し周期は、３０μｍ以下とすることが好ましく、２０μｍ以下とすることがより好ましく、１０μｍ以下とすることが特に好ましい。一方で、平坦領域におけるｐ型層１２２と正電極１４の間の接触状態が不安定とならないよう、この周期は２μｍ以上とすることが好ましく、４μｍ以上とすることがより好ましい。
【００２６】
正電極１４に覆われたｐ型層１２２の表面に占める非平坦領域１２２ａの面積比に特に限定はないが、１０％〜９０％の間に設定することが好ましい。１０％を下回ると、非平坦領域を設けることによる光取出し効率の改善の程度が小さくなる。９０％を上回ると、ｐ型層１２２と正電極１４との接触面積が小さくなり、順方向電圧が高くなる傾向が生じる。この面積比を３０％〜６０％とすることにより、大きな順方向電圧の上昇を伴うことなく、光取出し効率を好ましく改善することができる。
【００２７】
非平坦領域１２２ａ上に形成する絶縁膜１６は、光吸収性の低い無機絶縁体からなる透光性薄膜である。好適な材料として、酸化ケイ素、酸化アルミニウム、酸化ジルコニウム、酸化ニオブなどの金属酸化物、窒化ケイ素などの金属窒化物、酸窒化ケイ素などの金属酸窒化物、ＰＳＧ（Phospho Silicate Glass）、ＢＰＳＧ（Boro-Phospho  Silicate Glass）などの多成分ガラスが例示できる。
十分な絶縁作用が得られるよう、絶縁膜１６の膜厚は好ましくは０．０５μｍ以上、より好ましくは０．１μｍ以上、特に好ましくは０．２μｍ以上である。ｐ型層１２２と絶縁膜１６の屈折率差が小さすぎると、非平坦領域１２２ａを設けることによる光取出し効率の改善効果が低くなるので、この屈折率差は好ましくは０．１以上、より好ましくは０．２５以上、更に好ましくは０．５以上である。また、絶縁膜１６はｐ型層１２２よりも低屈折率とすることが好ましい。
【００２８】
絶縁膜１６の形成方法に特に限定はなく、成膜材料に応じて適宜選択することができる。好ましい方法として、真空蒸着、スパッタリング、ＣＶＤなどの気相成膜法が挙げられる。絶縁膜１６は、スピンオングラスと呼ばれる、スピンコートによる成膜が可能なガラス材料を用いて形成することもできる。
絶縁膜１６のパターニング方法は、アディティブ法であってもサブトラクティブ法であってもよい。簡便な方法のひとつはリフトオフ法である。
【００２９】
半導体発光素子１０のその他の部位について説明する。
基板１１にＧａＮ系半導体層１２が積層された構造は、サファイア、スピネル、炭化ケイ素、ケイ素、ＧａＮ系半導体（ＧａＮ、ＡｌＧａＮなど）、ヒ化ガリウム、リン化ガリウム、酸化ガリウム、酸化亜鉛、ＬＧＯ、ＮＧＯ、ＬＡＯ、ホウ化ジルコニウム、ホウ化チタンなどの材料からなる結晶基板（単結晶基板、テンプレート）上に、ＭＯＶＰＥ法、ＭＢＥ法、スパッタリング法など、公知の気相エピタキシャル成長法を用いて、ＧａＮ系半導体結晶薄膜を形成することによって得ることができる。
基板１１が導電性を有している場合には、負電極１３を基板１１の裏面に形成することが可能となる。
【００３０】
基板１１は、ＧａＮ系半導体層１２のエピタキシャル成長に用いられた基板（成長用基板）でなくてもよく、成長用基板が除去された後に、ＧａＮ系半導体層１２に接合された支持基板であってもよい。
【００３１】
ＧａＮ系半導体層１２は、ダブルヘテロ構造が形成されるよう、ｎ型層１２１とｐ型層１２２との接合部またはその近傍に、活性層を有していることが好ましい。ＧａＮ系半導層１２はまた、基板１１に接する部分、活性層の直下または直上、活性層内など、適宜な部位にアンドープ層を含んでいてもよい。
【００３２】
負電極１３には、ｎ型ＧａＮ系半導体用のオーミック電極として公知となっているものを、適宜用いることができる。
【００３３】
正電極１４に用い得る透明導電膜としては、透明導電性酸化物（ＴＣＯ）膜、透明導電性窒化物膜（ＴｉＮ、ＺｒＮ、ＨｆＮなど）、金属薄膜などが挙げられる。これらから選ばれる２種以上を積層して用いることもできる。
ＴＣＯ膜には、酸化インジウム系、酸化亜鉛系、酸化錫系、酸化チタン系などがあり、いずれを用いてもよいが、好ましいものとしては、ＩＴＯ（インジウム錫酸化物）、ＩＺＯ（インジウム亜鉛酸化物）、ＡＺＯ（アルミニウム亜鉛酸化物）、ＧＺＯ（ガリウム亜鉛酸化物）、ＦＴＯ（フッ素ドープ酸化錫）などが例示される。
【００３４】
正電極１４に用いるＴＣＯ膜の膜厚は、例えば０．０１μｍ〜１μｍとすることができ、好ましくは０．１μｍ〜０．５μｍ、より好ましくは０．２μｍ〜０．３μｍである。ＴＣＯ膜の形成方法としては、スパッタリング法、反応性スパッタリング法、真空蒸着法、イオンビームアシスト蒸着法、イオンプレーティング法、レーザアブレーション法、ＣＶＤ法、スプレー法、スピンコート法、ディップ法などが例示される。ＴＣＯ膜は、成膜後、必要に応じて熱処理を行ってもよい。
【００３５】
正電極１４を反射性電極とする場合、反射率の高い金属膜を用いることが好ましいのはいうまでもない。例えば、Ａｇ、Ａｌ、Ｒｈ、Ｐｔなどである。反射性電極には、透明導電膜と金属反射膜との積層膜も含まれる。正電極１４を反射性電極とした場合、半導体発光素子１０はフリップチップ実装して用いることが好ましい。
【００３６】
パッド電極１５については、公知となっているものを適宜用いることができる。正電極１４を透明導電膜とする場合は、図４に示す例のように、パッド電極１５の直下に非平坦領域１２２ａを設けないように構成することが好ましい。正電極１４が透光性を有するとき、非平坦領域１２２ａにおいてｐ型層１２２側から正電極１４側への光の脱出が促進されるが、その直上にパッド電極１５が位置していると、せっかく脱出した光がパッド電極１５による吸収や遮蔽を受けることになって損失が大きくなるからである。
【００３７】
（実施形態２）
図５は、本発明の実施形態２に係る半導体発光素子の構造を示す模式断面図である。
この半導体発光素子２０は、基板２１と、その上に積層された半導体層２２を有している。半導体層２２は、基板側から順に、互いに導電型の異なる第１半導体層２２１と第２半導体層２２２を有している。第１半導体層と第２半導体層は、いずれか一方がｐ層、他方がｎ層であり、これらの層の間には発光部となるｐｎ接合部が形成されている。
【００３８】
第２半導体層１２２の上面には、光取出し効率を改善するために、非平坦領域２２２ａが部分的に形成されている。第２半導体層１２２の上面のうち、非平坦領域２２２ａを除く領域は、鏡面状の平坦領域である。
【００３９】
第２半導体層２２２が一部除去された部分に第１半導体層２２１が露出しており、その露出面上に下部電極２３が形成されている。
第２半導体層２２２の上面には、これを略全面的におおう上部電極２４が形成されている。上部電極２４は、第１電極膜２４１と第２電極膜２４２とからなっており、第１電極膜２４１において第２半導体層２２２上面の平坦領域と接している。第２半導体層上面の非平坦領域２２２ａは絶縁膜２６に覆われている。非平坦領域２２２ａ上では、絶縁膜２６を第２電極膜２４２が直接覆っている。
上部電極２４上の一部にはパッド電極２５が形成されている。
【００４０】
半導体発光素子２０は、次に説明する方法を用いて製造される。
【００４１】
（エピタキシャル成長）
図６（ａ）に示すように、基板２１上に、適宜なエピタキシャル成長法を用いて、第１半導体層２２１および第２半導体層２２２を順次形成し、積層構造体を作製する。
【００４２】
（上部電極の形成その１）
図６（ｂ）に示すように、平坦性の高いアズグロン（as-grown）表面である第２半導体層２２２の表面全体に第１電極膜２４１を形成する。
次に、図６（ｃ）に示すように、第１電極膜２４１上にマスク層Ｍを形成する。そして、フォトリソグラフィ技法を用いて、図７（ｄ）に示すように、このマスク層Ｍを所定形状にパターニングする。
【００４３】
次に、マスク層Ｍの上からエッチング加工を行うことにより、図７（ｅ）に示すように、第１電極膜２４１からマスク層Ｍに覆われていない部分を除去する。それによって、第１電極膜２４１はマスク層Ｍと同一の形状にパターニングされる。
【００４４】
（非平坦領域の形成）
図７（ｆ）に示すように、マスク層Ｍおよび第１電極膜２４１が除去された部位に露出した第２半導体層２２２の表面を、エッチング加工またはブラスト加工により非平坦面とすることにより、非平坦領域２２２ａを形成する。
【００４５】
（絶縁膜の形成）
非平坦領域２２２ａの形成後、マスク層Ｍを残したまま、図８（ｇ）に示すように、非平坦領域２２２ａ上に絶縁膜２６を形成する。このとき、マスク層Ｍ上にも絶縁膜２６の材料が堆積する。マスク層Ｍをリフトオフすることにより、図８（ｈ）に示すように、非平坦領域２２２ａ上のみに絶縁膜２６が形成された状態が得られる。
【００４６】
（上部電極の形成その２）
図８（ｉ）に示すように、絶縁膜２６および第１電極膜２４１の両方を覆うように第２電極膜２４２を形成する。それにより、第１電極膜２４１と第２電極膜２４２とからなる上部電極２４の形成が完了する。
【００４７】
上部電極２４の形成後は、通常のフォトリソグラフィおよびエッチング技法により上部電極２４をパターニングするとともに、エッチングにより第１半導体層２４１を部分的に露出させ、下部電極２３およびパッド電極２５の形成を行うことにより、半導体発光素子２０を得ることができる。
【００４８】
この製造方法によれば、絶縁膜２６を、非平坦領域２２２ａにおいて第２半導体層２２２に上部電極２４が接触するのを防止するために必要な最小限の面積に形成することができる。従って、絶縁膜２６の設置による駆動電圧の上昇を最小限に抑えることができる。
【００４９】
上記製造方法の一変形例では、第１電極膜２４１をエッチングによりパターニングする工程（図７（ｅ））で、第２半導体層２２２の表面に第１電極膜の残渣が存在する状態でエッチングを止め、その後、非平坦領域２２２ａを形成する工程において、この残渣をランダムエッチングマスクとして利用することができる。
例えば、第２半導体層２２２がｐ型またはｎ型のＧａＮ系半導体である場合、第１電極膜２４１には導電性酸化物を好ましく用いることができるところ、一般に、酸化物と窒化物では、同じ条件でドライエッチしたときのエッチング速度が異なる。そのため、酸化物からなる電極膜の残渣をＧａＮ系半導体表面にランダムに残した状態でドライエッチを行えば、この残渣に覆われていない部位がより速くエッチングされるので、簡便に、被加工面を平坦性の低い粗面とすることができる。
【００５０】
第２半導体層２２２の表面に第１電極膜２４１の残渣を残すためには、例えば、第１電極膜をパターニングする際のエッチング時間を、残渣を全く残さないようにエッチングする場合よりも短くすればよい。第１電極膜をウェットエッチングでパターニングする場合であれば、成分調整によりエッチャントのエッチング能力を意図的に低下させることによって、残渣を発生させることができる。
【００５１】
以上、本発明を具体例に即して説明したが、本発明は本明細書に明示的に記載された実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変形が可能である。
【符号の説明】
【００５２】
１０  ＧａＮ系ＬＥＤ素子
１１  基板
１２  ＧａＮ系半導体層
１２１  ｎ型層
１２２  ｐ型層
１２２ａ  非平坦領域
１３  負電極
１４  正電極
１５  パッド電極
１６  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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