(57)【要約】【課題】  フィルタ回路の回路規模を小さくする。【解決手段】  フィルタ回路１は、１ライン内に配列された画素データにおける所定の数の注目画素データを１画素ずつずらしながら、所定の数の注目画素データと同一数のフィルタ係数との積に基づきフィルタ処理後の画素データを生成する。そして、フィルタ回路１は、フィルタ係数配列の中央を中心にして値が対称となっている複数のフィルタ係数のうち、同一値を有する２つのフィルタ係数のうちの一方を画素データに乗算する乗算器２１と、それらの２つのフィルタ係数のうちの他方とその画像データとの積を使用するときまで、乗算器による乗算結果の値を遅延させる遅延回路２４，２５とを備える。【選択図】  図２
2011030005.tif 000002
【特許請求の範囲】
【請求項１】
１ライン内に配列された画素データにおける所定の数の注目画素データを前記所定の数より少ない画素数ずつずらしながら、前記所定の数の注目画素データと同一数のフィルタ係数との積に基づきフィルタ処理後の画素データを生成する画像処理装置において、
フィルタ係数配列の中央を中心にしてフィルタ係数の絶対値が対称となっている複数のフィルタ係数のうち、同一の絶対値を有する２つのフィルタ係数のうちの一方を画素データに乗算する乗算器と、
前記２つのフィルタ係数のうちの他方とその画像データとの積を使用するときまで、前記乗算器による乗算結果の値を遅延させる遅延回路と、
を備えることを特徴とする画像処理装置。
【請求項２】
前記乗算器による乗算結果に、前記遅延回路により遅延した前記フィルタ係数と前記画像データとの積を加算してフィルタ処理後の画素データを生成する加算器をさらに備え、
前記複数のフィルタ係数は、フィルタ係数配列の中央を中心にしてフィルタ係数の値が対称となっていること、
を特徴とする請求項１記載の画像処理装置。
【請求項３】
前記乗算器による乗算結果に、前記遅延回路により遅延した前記フィルタ係数と前記画像データとの積の正負を反転させた値を加算してフィルタ処理後の画素データを生成する加算器をさらに備え、
前記複数のフィルタ係数は、フィルタ係数配列の中央を中心にしてフィルタ係数の絶対値が対称となっており、かつ、対称となる２つのフィルタ係数の一方が正であり他方が負であること、
を特徴とする請求項１記載の画像処理装置。
【請求項４】
直列に接続され１ラインの画素データを保持する複数のラインバッファと、
前記複数のラインバッファのそれぞれから出力される画素データと前記フィルタ係数との積を出力する複数のラインフィルタ回路とをさらに備え、
前記ラインバッファの数は、前記注目画素データの数より１だけ少ない数であり、
前記複数のラインフィルタ回路は、前記乗算器および前記遅延回路と同一の乗算器および遅延回路をそれぞれ有すること、
を特徴とする請求項１から請求項３のいずれか１項記載の画像処理装置。
【請求項５】
前記フィルタ係数は、ガウシアンフィルタまたはラプラシアンフィルタのフィルタ係数であることを特徴とする請求項１から請求項４のいずれか１項記載の画像処理装置。
【請求項６】
請求項１から請求項５のいずれか１項記載の画像処理装置を備え、
前記画像処理装置により生成されたフィルタ処理後の画素データに基づいて画像を形成すること、
を特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置および画像形成装置に関するものである。
【背景技術】
【０００２】
近年、コピー機やプリンタなどの画像形成装置において、高品位な印刷が求められるようになっている。このため、ガウシアンフィルタ、ラプラシアンフィルタなどの様々なフィルタ回路を使用して、画像の鮮鋭化、平滑化、エッジ検出などが行われる（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３９５０８７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述のようなフィルタ回路では、フィルタ係数と画像データとの乗算を多く行うため、フィルタ回路の回路規模が大きくなり、コストが高くなってしまう。
【０００５】
本発明は、上記の問題に鑑みてなされたものであり、フィルタ回路の回路規模が小さい画像処理装置および画像形成装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明では以下のようにした。
【０００７】
本発明に係る画像処理装置は、１ライン内に配列された画素データにおける所定の数の注目画素データを所定の数より少ない画素数ずつずらしながら、所定の数の注目画素データと同一数のフィルタ係数との積に基づきフィルタ処理後の画素データを生成する画像処理装置である。そして、本発明に係る画像処理装置は、フィルタ係数配列の中央を中心にしてフィルタ係数の絶対値が対称となっている複数のフィルタ係数のうち、同一の絶対値を有する２つのフィルタ係数のうちの一方を画素データに乗算する乗算器と、それらの２つのフィルタ係数のうちの他方とその画像データとの積を使用するときまで、乗算器による乗算結果の値を遅延させる遅延回路とを備える。
【０００８】
これにより、乗算器の数が少なくなるため、フィルタ回路の回路規模を小さくすることができる。特に、フィルタ係数および画素データのビット数が多いほど乗算器の回路規模が大きくなるため、フィルタ係数および画素データのビット数が多いほど、この効果が顕著になる。
【０００９】
また、本発明に係る画像処理装置は、上記の画像処理装置に加え、次のようにしてもよい。この場合、複数のフィルタ係数は、フィルタ係数配列の中央を中心にしてフィルタ係数の値が対称となっている。そして、画像処理装置は、乗算器による乗算結果に、遅延回路により遅延したフィルタ係数と画像データとの積を加算してフィルタ処理後の画素データを生成する加算器をさらに備える。
【００１０】
これにより、平滑化処理を行うフィルタ回路の回路規模を小さくすることができる。
【００１１】
また、本発明に係る画像処理装置は、上記の画像処理装置に加え、次のようにしてもよい。この場合、複数のフィルタ係数は、フィルタ係数配列の中央を中心にしてフィルタ係数の絶対値が対称となっており、かつ、対称となる２つのフィルタ係数の一方が正であり他方が負である。そして、画像処理装置は、乗算器による乗算結果に、遅延回路により遅延したフィルタ係数と画像データとの積の正負を反転させた値を加算してフィルタ処理後の画素データを生成する加算器をさらに備える。
【００１２】
これにより、エッジ検出処理を行うフィルタ回路の回路規模を小さくすることができる。
【００１３】
また、本発明に係る画像処理装置は、上記の画像処理装置のいずれかに加え、次のようにしてもよい。この場合、画像処理装置は、直列に接続され１ラインの画素データを保持する複数のラインバッファと、複数のラインバッファのそれぞれから出力される画素データとフィルタ係数との積を出力する複数のラインフィルタ回路とをさらに備える。そして、ラインバッファの数は、注目画素データの数より１だけ少ない数であり、複数のラインフィルタ回路は、上述の乗算器および上述の遅延回路と同一の乗算器および遅延回路をそれぞれ有する。
【００１４】
これにより、複数ライン分の画素データを使用してフィルタリングを行う場合、乗算器の数がより少なくなるため、フィルタ回路の回路規模をより小さくすることができる。
【００１５】
また、本発明に係る画像処理装置は、上記の画像処理装置のいずれかに加え、次のようにしてもよい。この場合、上述のフィルタ係数は、ガウシアンフィルタまたはラプラシアンフィルタのフィルタ係数とされる。
【００１６】
本発明に係る画像形成装置は、上記の画像処理装置のいずれかを備え、その画像処理装置により生成されたフィルタ処理後の画素データに基づいて画像を形成する。
【発明の効果】
【００１７】
本発明によれば、フィルタ回路の回路規模が小さい画像処理装置および画像形成装置を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の実施の形態１に係る画像処理装置の構成を示すブロック図である。
【図２】図２は、図１におけるフィルタ回路１の構成を示すブロック図である。
【図３】図３は、図１に示す画像処理装置によるフィルタ係数と画素データとの積の例を示す図である。
【発明を実施するための形態】
【００１９】
以下、図に基づいて本発明の実施の形態を説明する。
【００２０】
実施の形態１．
【００２１】
図１は、本発明の実施の形態１に係る画像処理装置の構成を示すブロック図である。
【００２２】
図１において、フィルタ回路１は、３ラインのうちの各ライン内に配列された画素データにおける３つの注目画素データを１画素ずつずらしながら、その３つの注目画素データと同一数のフィルタ係数との積に基づきフィルタ処理後の画素データを生成する回路である。なお、図１における画像データは、１ラインごとの画素データを含む。
【００２３】
この実施の形態１におけるフィルタ回路１は、３ライン分の画素データを使用して、３行３列の、合計９個のフィルタ係数Ａ１１〜Ａ３３のフィルタ処理を行う。フィルタ処理後の画素データＸ（ｉ，ｊ）は、次式で示される。
【００２４】
Ｘ（ｉ，ｊ）＝Ａ１１×ｄ（ｉ＋１，ｊ−１）＋Ａ１２×ｄ（ｉ，ｊ−１）＋Ａ１３×ｄ（ｉ−１，ｊ−１）＋Ａ２１×ｄ（ｉ＋１，ｊ）＋Ａ２２×ｄ（ｉ，ｊ）＋Ａ２３×ｄ（ｉ−１，ｊ）＋Ａ３１×ｄ（ｉ＋１，ｊ＋１）＋Ａ３２×ｄ（ｉ，ｊ＋１）＋Ａ３３×ｄ（ｉ−１，ｊ＋１）
【００２５】
フィルタ係数Ａ１１〜Ａ３３としては、例えば、ガウシアンフィルタまたはラプラスフィルタのフィルタ係数が使用される。
【００２６】
平滑化処理の場合、各行のフィルタ係数配列の中央を中心にして値が対称とされる。つまり、フィルタ係数Ａ１１，Ａ１３の値は同一とされ、フィルタ係数Ａ２１，Ａ２３の値は同一とされ、フィルタ係数Ａ３１，Ａ３３の値は同一とされる。
【００２７】
また、ラインバッファ２−１，２−２は、直列に接続され１ラインの画素データを保持する記憶回路である。この実施の形態１では、３ライン分の画素データが使用されるため、２つのラインバッファ２−１，２−２が設けられている。
【００２８】
図２は、図１におけるフィルタ回路１の構成を示すブロック図である。
【００２９】
図２に示すように、フィルタ回路１は、画素データのラインごとにラインフィルタ回路１１−１〜１１−３を有し、さらにラインフィルタ回路１１−１〜１１−３の出力値の和を演算する加算器１２を有する。
【００３０】
ラインフィルタ回路１１−１は、外部から供給される画素データとフィルタ係数Ａ３１，Ａ３２，Ａ３３との積を出力する回路である。ラインフィルタ回路１１−２は、ラインバッファ２−１から出力される画素データとフィルタ係数Ａ２１，Ａ２２，Ａ２３との積を出力する回路である。ラインフィルタ回路１１−３は、ラインバッファ２−２から出力される画素データとフィルタ係数Ａ３１，Ａ３２，Ａ３３との積を出力する回路である。
【００３１】
ラインフィルタ回路１１−１では、乗算器２１は、画素データとフィルタ係数Ａ３１との積を演算する。遅延回路２２は、画素データを、次の画素データが供給される時点まで遅延させる。乗算器２３は、遅延回路２２から供給される１つ前の画素データとフィルタ係数Ａ３２との積を演算する。遅延回路２４は、画素データとフィルタ係数Ａ３１との積を、次の画素データが供給される時点まで遅延させる。遅延回路２５は、その画素データとフィルタ係数Ａ３１との積を、次の画素データが供給される時点からさらにその次の画素データが供給される時点まで遅延させる。つまり、遅延回路２４，２５は、２画素分、画素データとフィルタ係数Ａ３１との積を遅延させる。なお、遅延回路２２，２４，２５は例えばＤフリップフロップで実現される。
【００３２】
このように、乗算器２１は、フィルタ係数配列の中央を中心にして値が対称となっている複数のフィルタ係数Ａ３１、Ａ３２，Ａ３３のうち、同一値を有する２つのフィルタ係数Ａ３１，Ａ３３のうちの一方（フィルタ係数Ａ３１）を画素データに乗算する乗算器であり、遅延回路２４，２５は、それらの２つのフィルタ係数Ａ３１，Ａ３３のうちの他方（フィルタ係数Ａ３３）とその画像データとの積を使用するときまで、乗算器２１による乗算結果の値（画素データとフィルタ係数Ａ３１との積）を遅延させる遅延回路である。
【００３３】
なお、ラインフィルタ回路１１−２，１１−３は、ラインフィルタ回路１１−１と同一の回路構成を有する。
【００３４】
次に、上記装置の動作について説明する。
【００３５】
画像データとして、所定の周期で（例えばクロック信号の１クロックごとに）、画素データがフィルタ回路１のラインフィルタ回路１１−１およびラインバッファ２−１に供給され、また、ラインバッファ２−１から、同一列の画素データがフィルタ回路１のラインフィルタ回路１１−２およびラインバッファ２−２に供給され、また、ラインバッファ２−２から、同一列の画素データがフィルタ回路１のラインフィルタ回路１１−３に供給される。
【００３６】
ラインフィルタ回路１１−１では、ある時点において、乗算器２１から、画素データｄ（ｉ＋１，ｊ＋１）とフィルタ係数Ａ３１との積が出力され、乗算器２３から、画素データｄ（ｉ，ｊ＋１）とフィルタ係数Ａ３２との積が出力され、遅延回路２５から、画素データｄ（ｉ−１，ｊ＋１）とフィルタ係数Ａ３１との積が出力される。
【００３７】
なお、フィルタ係数Ａ３１の値とフィルタ係数Ａ３３の値との値は同一であるので、画素データｄ（ｉ−１，ｊ＋１）とフィルタ係数Ａ３１との積の値は、画素データｄ（ｉ−１，ｊ＋１）とフィルタ係数Ａ３３との積の値と同一である。
【００３８】
また、同一の時点において、ラインフィルタ回路１１−２から、画素データｄ（ｉ＋１，ｊ）とフィルタ係数Ａ２１との積、画素データｄ（ｉ，ｊ）とフィルタ係数Ａ２２との積、および、画素データｄ（ｉ−１，ｊ）とフィルタ係数Ａ２１との積が出力される。
【００３９】
また、同一の時点において、ラインフィルタ回路１１−３から、画素データｄ（ｉ＋１，ｊ−１）とフィルタ係数Ａ１１との積、画素データｄ（ｉ，ｊ−１）とフィルタ係数Ａ１２との積、および、画素データｄ（ｉ−１，ｊ−１）とフィルタ係数Ａ１１との積が出力される。
【００４０】
そして、加算器１２は、ラインフィルタ回路１１−１，１１−２，１１−３からの、合計９個のこれらの積の和を演算し、フィルタ処理後の画素データＸ（ｉ，ｊ）として出力する。
【００４１】
ここで、より詳細にラインフィルタ回路１１−１の動作を説明する。図３は、図１に示す画像処理装置によるフィルタ係数と画素データとの積の例を示す図である。
【００４２】
図３（Ａ）は、ラインフィルタ回路１１−１に供給される画素データｄ１〜ｄ８を示す。画素データｄ１〜ｄ８は、ｄ１，ｄ２，・・・，ｄ８の順番でラインフィルタ回路１１−１に供給される。
【００４３】
図３（Ｂ）は、フィルタ処理後の画素データＸ（ｉ，ｊ）を求める際に必要となるフィルタ係数と画素データとの積を示し、図３（Ｃ）は、次の次のフィルタ処理後の画素データＸ（ｉ＋２，ｊ）を求める際に必要となるフィルタ係数と画素データとの積を示している。
【００４４】
図３（Ｂ）に示す時点では、画素データｄ５とフィルタ係数Ａ３１との積が使用される。図３（Ｃ）に示す時点では、画素データｄ５とフィルタ係数Ａ３３との積が使用される。
【００４５】
このため、ラインフィルタ回路１１−１では、遅延回路２４，２５により、画素データｄ５とフィルタ係数Ａ３１との積が２画素分遅延し、フィルタ処理後の画素データＸ（ｉ，ｊ）の演算、およびフィルタ処理後の画素データＸ（ｉ−２，ｊ）の演算に、２度使用される。このため、画素データｄ５とフィルタ係数Ａ３３との積を演算する乗算器が不要となる。
【００４６】
以上のように、上記実施の形態１によれば、フィルタ回路１は、１ライン内に配列された画素データにおける３つの注目画素データを１画素ずつずらしながら、３つの注目画素データと同一数のフィルタ係数との積に基づきフィルタ処理後の画素データを生成する。そして、フィルタ回路１は、フィルタ係数配列｛Ａｉ１，Ａｉ２，Ａｉ３｝（ｉ＝１，２，３）の中央を中心にして値が対称となっている複数のフィルタ係数Ａｉ１，Ａｉ２，Ａｉ３のうち、同一値を有する２つのフィルタ係数Ａｉ１，Ａｉ３のうちの一方を画素データに乗算する乗算器２１と、それらの２つのフィルタ係数のうちの他方とその画像データとの積を使用するときまで、乗算器２１による乗算結果の値を遅延させる遅延回路２４，２５とを備える。
【００４７】
これにより、乗算器の数が少なくなるため、フィルタ回路の回路規模を小さくすることができる。特に、実施の形態１によれば、平滑化処理を行うフィルタ回路の回路規模を小さくすることができる。
【００４８】
実施の形態２．
【００４９】
実施の形態１では、平滑化処理のために、各行のフィルタ係数配列の中央を中心にしてフィルタ係数の値が対称とされるが、実施の形態２では、エッジ検出処理のために、各行のフィルタ係数配列の中央を中心にしてフィルタ係数の絶対値が対称とされ、かつ、対称となる２つのフィルタ係数の一方が正であり他方が負である。例えば、３行３列のフィルタ係数Ａ１１〜Ａ３３の場合、Ａｉ１＝−Ａｉ３となる（ｉ＝１，２，３）。
【００５０】
実施の形態２では、ラインフィルタ回路１１−１，１１−２，１１−３において、遅延回路２５と加算器１２との間に、遅延回路２５の出力値の正負を反転させる回路が追加される。
【００５１】
実施の形態２における画像処理装置のその他の構成および動作については実施の形態１と同様であるので、その説明を省略する。
【００５２】
以上のように、上記実施の形態２によれば、実施の形態１と同様に、乗算器の数が少なくなるため、フィルタ回路の回路規模を小さくすることができる。特に、実施の形態２によれば、エッジ検出処理を行うフィルタ回路の回路規模を小さくすることができる。
【００５３】
なお、上述の各実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。
【００５４】
例えば、上記各実施の形態では、３行３列のフィルタ係数が使用されているが、他の数のフィルタ係数（例えば、Ｎ行Ｎ列のフィルタ係数、Ｎ＞３）を使用してもよい。その場合、フィルタ係数の数に応じて、ラインバッファおよびラインフィルタ回路の数、ラインフィルタ回路の回路構成を変更すればよい。例えば、実施の形態１において、フィルタ係数が５行５列である場合には（つまり、２５個のフィルタ係数Ａ１１〜Ａ５５を使用する場合）、ラインバッファの数は４になり、ラインフィルタ回路の数は５になり、フィルタ係数Ａｉ１の値とフィルタ係数Ａｉ５の値とが同一となり、フィルタ係数Ａｉ２の値とフィルタ係数Ａｉ４の値とが同一となる（ｉ＝１・・・，，５）ため、画素データとフィルタ係数Ａｉ１の値との積を４画素分遅延させて画素データとフィルタ係数Ａｉ５の値との積として使用し、画素データとフィルタ係数Ａｉ２の値との積を２画素分遅延させて画素データとフィルタ係数Ａｉ４の値との積として使用することで、画素データとフィルタ係数Ａｉ５の値との積を演算する乗算器および画素データとフィルタ係数Ａｉ４の値との積を演算する乗算器を省略することができる。
【００５５】
なお、上記各実施の形態に係る画像処理装置は、プリンタ、コピー機、複合機などの画像形成装置に内蔵可能である。その場合には、画像形成装置は、上記実施の形態に係る画像処理装置により生成されたフィルタ処理後の画素データを使用して、画像の形成（印刷など）を行う。
【産業上の利用可能性】
【００５６】
本発明は、例えば、プリンタ、コピー機、複合機などの画像形成装置に適用可能である。
【符号の説明】
【００５７】
２−１，２−２  ラインバッファ
１１−１〜１１−３  ラインフィルタ回路
１２  加算器
２１  乗算器
２４，２５  遅延回路
【図１】
2011030005.tif 000003
【図２】
2011030005.tif 000004
【図３】
2011030005.tif 000005