(57)【要約】【課題】半導体モジュールの歩留まり、生産性を向上させる。【解決手段】表面構造と裏面電極を有する複数の半導体素子が配列された半導体基板の主面に、導電性を有するシートを固着し、その主面にシートが固着された状態で、半導体基板を第１の支持台上で半導体チップに分断し、分断された複数の半導体チップを第２の支持台上に前記シートを介して載置し、載置された複数の半導体チップの動特性試験を第２の支持台上で連続して行う。これにより、縦型半導体素子の動特性試験において発生するクラックから進展・伝播する亀裂が抑制され、半導体モジュールの歩留まり、生産性が向上する。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面構造と裏面電極を有する複数の半導体素子が配列された半導体基板の主面に、導電性を有するシートを固着するステップと、
前記主面に前記シートが固着された状態で、前記半導体基板を第１の支持台上で半導体チップに分断するステップと、
分断された複数の前記半導体チップを第２の支持台上に前記シートを介して載置し、載置された複数の前記半導体チップの動特性試験を前記第２の支持台上で連続して行うステップと、
を有することを特徴とする半導体素子評価方法。
【請求項２】
前記シートの主たる成分が金属粉を含有させた樹脂及び粘着部材により構成されていることを特徴とする請求項１記載の半導体素子評価方法。
【請求項３】
前記動特性試験が前記第２の支持台上に前記シートを介して載置した少なくとも一つの前記半導体素子の制御電極または主電極にプローブピンを接触させ、前記制御電極をオンまたはオフ状態にする連続動作を行い、前記主電極と前記裏面電極間に電流を通電または遮断をする試験であることを特徴とする請求項１または２記載の半導体素子評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子評価方法に関し、特に縦型半導体素子の半導体素子評価方法に関する。
【背景技術】
【０００２】
ウエハプロセスが施された半導体基板上には、多数の半導体素子が縦横に配列されており、これらの半導体素子はダイシングにより分断された後、半導体モジュール内に組み込まれる。
【０００３】
また、このような半導体素子は、半導体モジュール内に組み込まれる前に、通常、半導体素子の電気的特性試験が実施される。例えば、図５は電気的特性試験を実施する装置の構成図である。
【０００４】
この図では、電気的特性試験として、縦型半導体素子電極間の漏れ電流等を計測する静特性試験の様子が示されている。
図示するプローバ（試験装置）１００は、カンチレバー式のプローブピン１０１と、プローブピン１０１を支持するプローブカード１０２と、被検体である半導体基板１０３を支持するプローバステージ１０４とを備えている。ここで、半導体基板１０３の縦横方向には、上述したように、縦型半導体素子（図示しない）が複数個配列されている。
【０００５】
また、各々の縦型半導体素子には、表面構造、裏面電極等が形成され、表面構造には、ゲート電極並びにエミッタ電極等が形成されている。また、裏面電極は、コレクタ電極であり、金属膜で構成されている。
【０００６】
そして、プローバステージ１０４を上昇させることにより、針先直径の異なる複数のプローブピン１０１が表面構造の電極と接触し、接触した箇所の縦型半導体素子の静特性試験が実施される。さらに、プローブピン１０１と、半導体基板１０３との相対位置を変えることにより、複数の縦型半導体素子の静特性試験が同一ステージ上で連続して遂行される。
【０００７】
一方、電気的特性試験では、静特性試験のほか、所謂、大電流スイッチング試験のような動特性試験が行われる。
しかし、動特性試験においては、縦型半導体素子内に０〜数百Ａ程度の大電流を通電させるため、不良品の縦型半導体素子においては、素子内部におよそ１００μｍ径のクラックが発生する場合がある。例えば、図６は縦型半導体素子に印加される電圧と電流との関係を説明する図である。
【０００８】
この図の横軸は、時間であり、大電流スイッチング試験のターンオフ動作中に、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子内に短絡が発生した場合の電圧と電流との経時変化が示されている。
【０００９】
図示するように、ターンオフ動作が開始するとコレクタ・エミッタ電極間の電圧（ＶCE）が瞬時に立ち上がり、コレクタ電流（ＩC）は立ち下がるが、図に示すクラック発生時点で短絡が生ずると、その後においては、コレクタ・エミッタ電極間の電圧（ＶCE）は立ち下がり、コレクタ電流（ＩC）が立ち上がる状態になる。即ち、短絡の発生により、ＩＧＢＴ素子のスイッチング動作が不能になる状態が示されている。
【００１０】
さらに、縦型半導体素子内の損傷は、このクラックが発生した部分に止まらず、このクラックから放射状に亀裂が進展する場合がある。
このように、縦型半導体素子の動特性試験においては、亀裂が放射状に進展するという理由から、一般的には、ウエハ状態での動特性試験が実施されない。何故なら、ウエハ状態で動特性試験を行うと、不良品の縦型半導体素子に隣接する良品の縦型半導体素子まで当該亀裂が進展する場合があり、良品の縦型半導体素子が損傷を受けるからである。
【００１１】
依って、動特性試験については、半導体チップ単体で行っているのが実情である。その結果、動特性試験においては、半導体基板をダイシングにより半導体チップに分断後、個々の半導体チップをチップハンドラによりプローバまで移動させ、半導体チップ単体で動特性試験を行うので、同一ステージ上での連続試験ができず、検査効率が低いという問題があった。
【００１２】
ところで、ダイシングにより半導体基板を分断した後、チップハンドラにより半導体チップを試験装置まで移動せずに、同一ステージ上で複数の半導体チップを連続して電気的特性試験を行う方法が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００３−２５８０６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記の公知例は、ダイシング後に発生する、支持台上での半導体チップの位置ずれを防止したものに過ぎない。従って、上記のような動特性試験により発生するクラックが放射状に進展・伝播することにより、さらに損傷が拡大することを防止するものではない。即ち、縦型半導体素子の動特性試験を実施するときの上記問題は、未だに解決されていない。
【００１５】
本発明はこのような点に鑑みてなされたものであり、縦型半導体素子の動特性試験において発生するクラックから進展・伝播する亀裂を抑制し、半導体モジュールの歩留まりを向上させる半導体素子評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明では上記課題を解決するために、表面構造と裏面電極を有する複数の半導体素子が配列された半導体基板の主面に、導電性を有するシートを固着するステップと、前記主面に前記シートが固着された状態で、前記半導体基板を第１の支持台上で半導体チップに分断するステップと、分断された複数の前記半導体チップを第２の支持台上に前記シートを介して載置し、載置された複数の前記半導体チップの動特性試験を前記第２の支持台上で連続して行うステップと、を有することを特徴とする半導体素子評価方法が提供される。
【００１７】
このような半導体素子評価方法によれば、表面構造と裏面電極を有する複数の半導体素子が配列された半導体基板の主面に、導電性を有するシートが固着され、その主面にシートが固着された状態で、半導体基板が第１の支持台上で半導体チップに分断され、分断された複数の半導体チップが第２の支持台上に前記シートを介して載置され、載置された複数の半導体チップの動特性試験が第２の支持台上で連続して行われる。
【発明の効果】
【００１８】
本発明では、表面構造と裏面電極を有する複数の半導体素子が配列された半導体基板の主面に、導電性を有するシートを固着し、その主面にシートが固着された状態で、半導体基板を第１の支持台上で半導体チップに分断し、分断された複数の半導体チップを第２の支持台上に前記シートを介して載置し、載置された複数の半導体チップの動特性試験を第２の支持台上で連続して行うようにした。
【００１９】
これにより、縦型半導体素子の動特性試験において発生するクラックから進展・伝播する亀裂が抑制され、半導体モジュールの歩留まり、生産性が向上する。
【図面の簡単な説明】
【００２０】
【図１】半導体素子評価方法の基本原理を説明するためのフロー図である。
【図２】縦型半導体素子が形成された半導体基板にダイシングテープを貼り合わせる工程を説明する要部断面模式図である。
【図３】ダイシング工程を説明する要部断面模式図である。
【図４】大電流スイッチング試験工程を説明する要部断面模式図である。
【図５】電気的特性試験を実施する装置の構成図である。
【図６】縦型半導体素子に印加される電圧と電流との関係を説明する図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。最初に、本発明の半導体素子評価方法の基本原理について説明する。
図１は半導体素子評価方法の基本原理を説明するためのフロー図である。
【００２２】
先ず、ウエハプロセスにより、縦型半導体素子を半導体基板内に複数個作製する（ステップＳ１）。これらの縦型半導体素子の表面には、制御電極として機能するゲート電極、並びに主電極として機能するエミッタ（ソース）電極等が形成され、裏面には、コレクタ（ドレイン）電極として機能する裏面電極が形成されている。このような縦型半導体素子としては、例えば、ＩＧＢＴ素子、またはパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等が該当する。
【００２３】
次に、半導体基板に形成された全ての縦型半導体素子の裏面電極に、導電性を有するシートを固着する（ステップＳ２）。これにより、半導体基板の裏面が、導電性を有するシートにより保護される。
【００２４】
次いで、半導体基板の裏面に、シートが固着された状態で、ダイシングにより半導体基板を分断する（ステップＳ３）。これにより、縦型半導体チップが半導体基板から個片化される。
【００２５】
そして、個片化された複数の縦型の半導体チップの動特性試験を試験用支持台上でシートを介して連続して行う（ステップＳ４）。動特性試験としては、例えば、大電流スイッチング試験等が該当する。
【００２６】
そして、この後においては、シートを半導体チップの裏面電極から剥離し、動特性試験において良品と判断された半導体チップを半導体モジュール内に組み込む。
次に、図１に示すフロー図に基づき、半導体素子評価方法の具体的な方法について説明する。
【００２７】
図２は縦型半導体素子が形成された半導体基板にダイシングテープを貼り合わせる工程を説明する要部断面模式図である。ここで、図（Ａ）には、ダイシングテープを貼り合わせる前の半導体基板が示され、図（Ｂ）、図（Ｃ）には、ダイシングテープを貼り合わせた後の半導体基板が示されている。
【００２８】
図（Ａ）に示す半導体基板１０は、シリコン（Ｓｉ）を主成分とする円盤状のウエハであり、例えば、エピタキシャル成長基板あるいはＦＺ（Floating Zone）基板が該当する。半導体基板１０の肉厚は、例えば、０．５ｍｍ以下である。そして、半導体基板１０は、表面構造１０ａと裏面電極１０ｂとを具備している。具体的には、半導体基板１０には、ウエハプロセスが施され、半導体基板１０の表面層には、例えば、縦型半導体素子の制御電極（ゲート電極）、または縦型半導体素子の主電極の一つであるエミッタ（ソース）電極等が形成されている。一方、半導体基板１０の裏面の表面層には、他の主電極であるコレクタ（ドレイン）電極が形成されている。なお、裏面電極１０ｂは、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）等を成分とする金属多層膜で構成される。
【００２９】
このように、半導体基板１０には、表面構造１０ａ並びに裏面電極１０ｂを備えた複数の縦型半導体素子が縦横に配列されている。また、縦型半導体素子としては、上述したように、ＩＧＢＴ素子またはパワーＭＯＳＦＥＴが該当する。
【００３０】
次に、図（Ｂ）に示すように、半導体基板１０の裏面側に、ダイシングテープ２０を貼り合わせる。即ち、ウエハプロセスを完了させた半導体基板１０と、半導体基板１０より、大きい面積を有するダイシングテープ２０との位置合わせを行い、半導体基板１０内に形成されている縦型半導体素子の裏面電極１０ｂとダイシングテープ２０とを貼り合わせる。これにより、縦型半導体素子の裏面電極１０ｂ上にダイシングテープ２０が固着され、半導体基板１０の裏面がダイシングテープ２０により保護される。
【００３１】
ここで、ダイシングテープ２０は、母材である樹脂層２０ａと、樹脂層２０ａ上に形成された粘着部材２０ｂとから構成される弾性並びに粘着性を備えたシートであり、さらに、樹脂層２０ａ並びに粘着部材２０ｂには、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）等の金属粉（不図示）が含有されている。このような金属粉を含有させたダイシングテープ２０の電気的抵抗は、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）等の金属の電気抵抗と同程度の範囲内にあり、後述する大電流スイッチング試験において、縦型半導体素子内に通電する０〜３００Ａ程度の大電流がダイシングテープ２０の厚さ方向（垂直方向）並びに面内方向に安定して通電する。
【００３２】
また、ダイシングテープ２０の面内方向の伸縮性及び表面の粘着性においては、公知のダイシングテープと同程度の性質を有している。
さらに、ダイシングテープ２０の粘着部材２０ｂは、所定の温度（例えば、１００〜１５０℃）になると、その粘着性が低下し、粘着部材２０ｂと裏面電極１０ｂとの界面において容易に剥離する性質を有する。
【００３３】
また、図（Ｃ）に示すように、上記のダイシングテープ２０端には、リング状のダイシングフレーム３０が固設され、半導体基板１０をダイシングテープ２０に固着させた後において、半導体基板１０、ダイシングテープ２０及びダイシングフレーム３０を一括で手動搬送または自動搬送により移動させることができる。
【００３４】
図３はダイシング工程を説明する要部断面模式図である。ここで、図（Ａ）には全体図が示され、図（Ｂ）には拡大図が示されている。
図（Ａ）に示すように、半導体基板１０、ダイシングテープ２０及びダイシングフレーム３０をダイシング用の支持台であるダイシングテーブル４０上に載置して、ダイシングテープ２０及びダイシングフレーム３０を固定する。そして、ダイシングブレード５０を所定の回転数で回転し、ダイシングブレード５０を半導体基板１０に接触させながら、ダイシングブレード５０と半導体基板１０との相対位置を縦横に変化させる。そして、ダイシングテープ２０上の半導体基板１０を所定の間隔で分断し、個々の縦型半導体チップ１１に個片化させる。
【００３５】
また、図（Ｂ）に示すように、半導体基板１０については、個々の縦型半導体チップ１１に完全に分離するまで、ダイシングブレード５０により切り込み１０ｃを入れる。
また、ダイシングテープ２０については、切り込み１０ｃを半導体基板１０とダイシングテープ２０との界面の位置で止めるか、または、図示するように、半導体基板１０とダイシングテープ２０との界面からダイシングテープ２０の厚さ方向に若干、切り込み１０ｃが挿入する程度で止める。
【００３６】
これにより、ダイシングテープ２０は分断されず、ダイシングテープ２０上の半導体基板１０のみが個々の縦型半導体チップ１１に分断される。
なお、ダイシングブレード５０により、半導体基板１０の分断が行われている間は、例えば、給水手段により切断部に給水を行ってもよい。
【００３７】
図４は大電流スイッチング試験工程を説明する要部断面模式図である。
図示するように、プローバ（試験装置）６０は、試験用支持台であるプローバステージ６１と、プローブカード６２と、プローブカード６２上に複数取り付けられている、カンチレバー式のプローブピン６３等により構成されている。また、プローブピン６３は、支持材６４によりその強度が捕強されている。そして、前工程により分断された複数の縦型半導体チップ１１、ダイシングテープ２０及びダイシングフレーム３０をプローバステージ６１上に載置して、ダイシングテープ２０及びダイシングフレーム３０をプローバステージ６１上に固定する。このような状態では、個々の縦型半導体チップ１１の裏面電極１０ｂと、プローバステージ６１とがダイシングテープ２０を介して導通すると共に、同一のプローバステージ６１上に複数の縦型半導体チップが配列する。
【００３８】
次いで、プローブピン６３を個片化された縦型半導体チップ１１のエミッタ電極もしくはゲート電極（図示しない）に接触させ、個々の縦型半導体チップ１１の大電流スイッチング試験を同一のプローバステージ６１上において連続して行う。
【００３９】
具体的には、複数のプローブピン６３のいずれかをプローバステージ６１上に配列された、少なくとも一つの縦型半導体チップ１１のエミッタ電極またはゲート電極に接触させた後、エミッタ電極と裏面電極１０ｂとの間に電圧を印加する。そして、ゲート電極にパルス電圧を印加することにより、ゲートの状態をオン状態あるいはオフ状態にし（スイッチング）、エミッタ電極と裏面電極１０ｂとの間に、０〜数百Ａ程度の大電流を通電させたり、あるいは遮断したりする。例えば、スイッチングにより５００Ａまでの電流を通電し、遮断する。
【００４０】
ここで、裏面電極１０ｂとプローバステージ６１との間には、上述したように、導通性を有したダイシングテープ２０が配置されているので、縦型半導体チップ１１の裏面電極１０ｂとプローバステージ６１間の通電経路はダイシングテープ２０を介して確保されている。従って、このような大電流スイッチング試験をプローバステージ６１上で、安定して実施することができる。そして、一つの縦型半導体チップの試験が完了したら、当該半導体チップに隣接する別の縦型半導体チップの試験に移行する。
【００４１】
このような試験を繰り返すことにより、プローバステージ６１上の全ての縦型半導体チップの大電流スイッチング試験を完了させる。また、複数の縦型半導体チップ１１の電極に複数のプローブピン６３を一括して接触させ、大電流スイッチング試験を実行してもよい。
【００４２】
また、必要に応じて、大電流スイッチング試験前に、ゲート・エミッタ電極間の漏れ電流等を計測する静特性試験を行ってもよい。
次に、各半導体チップに対する大電流スイッチング試験を完了させた後、ダイシングテープ２０を、例えば、加熱プレート上または加温装置内に搬送し、１００〜１５０℃程度に加熱する（図示しない）。このような処理により、ダイシングテープ２０の粘着部材２０ｂの粘着力が弱まり、簡便に裏面電極１０ｂからダイシングテープ２０を剥離することができる。そして、上述の試験工程において不良品と判定された縦型半導体チップ１１については、製造工程から除去し、これら不良の半導体チップについては、次の工程に移行させないようにする。また、素子内にクラックが発生しなかった縦型半導体チップ１１については、次の工程に移行させ、実装、パッケージ等を行うことにより半導体モジュールとして組み立てる。
【００４３】
このように、本発明の半導体素子評価方法によれば、ダイシングテープ２０上に複数の縦型半導体チップが固着された状態で、同一のプローバステージ６１上で、複数の縦型半導体チップの大電流スイッチング試験を連続して実施することができる。その結果、検査効率が大きく向上する。
【００４４】
また、このような半導体素子評価方法によれば、個々に分断された縦型半導体チップ１１について、それぞれを独立して大電流スイッチング試験を行うために、不良半導体チップに発生したクラックから進展する亀裂が隣接する他の半導体チップにまで伝播することがない。これにより、半導体基板１０における良品の縦型半導体チップ１１の取り数が増加し、半導体モジュールの歩留まり、生産性が向上する。
【００４５】
なお、上記の実施の形態においては、動特性試験として、大電流スイッチング試験を一例に説明したが、動特性試験は、大電流スイッチング試験に限るものではない。例えば、逆バイアス安全動作領域（ＲＢＳＯＡ）試験、ターンオフ試験、アバランシェ試験、負荷短絡試験等についても同様に適用可能である。
【００４６】
上記の実施の形態において、通電・遮断を行う電流の例として５００Ａを挙げたが、より大きな電流（例えば、１２００Ａ）の試験にも適用可能である。
【符号の説明】
【００４７】
１０  半導体基板
１０ａ  表面構造
１０ｂ  裏面電極
１０ｃ  切り込み
１１  縦型半導体チップ
２０  ダイシングテープ
２０ａ  樹脂層
２０ｂ  粘着部材
３０  ダイシングフレーム
４０  ダイシングテーブル
５０  ダイシングブレード
６０  プローバ
６１  プローバステージ
６２  プローブカード
６３  プローブピン
６４  支持材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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