【事件の表示】
　特願２０１２−　３６４１０「半導体素子及びその形成方法」拒絶査定不服審判事件〔平成２４年　９月１０日出願公開、特開２０１２−１７５１１１、請求項の数（３１）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２４年２月２２日（パリ条約による優先権主張　外国庁受理２０１１年２月２２日、大韓民国）の出願であって、その手続の経緯は以下のとおりである。
　平成２６年１１月１４日　審査請求
　平成２７年　４月２２日　拒絶理由通知
　平成２７年　７月２７日　意見書・手続補正書
　平成２７年　９月３０日　拒絶査定
　平成２８年　２月　８日　審判請求・手続補正書
　平成２９年　１月　５日　当審による最後の拒絶理由通知
　平成２９年　２月１４日　意見書・手続補正書
第２　平成２９年２月１４日付け手続補正について
１　補正の内容
　平成２９年２月１４日に提出された手続補正書によりなされた手続補正（以下「本件補正」という。）は、当審による最後の拒絶理由通知に係る指定期間内にされたもので、平成２８年２月８日付け手続補正による補正後の明細書及び特許請求の範囲の記載をさらに補正するものであり、その内容は、下記のとおりである。（当審注．下線は補正箇所を示し、当審において付したものである。）
　・補正事項１
　明細書の段落【０００７】の「キャッピング層」を、「キャッピング
膜
　・補正事項２
　請求項１の「キャッピング層」を、「キャッピング
膜
　・補正事項３
　請求項３０の「請求項26に記載の半導体素子の形成方法。」を、「請求項
29
２　補正の適否について
（１）補正事項１について
　本願の願書に最初に添付した明細書の段落【００４２】、【００４９】及び【００５６】の記載から、補正事項１は本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることが明らかであるので、補正事項１は、特許法第１７条の２第３項の規定に適合する。
（２）補正事項２について
　本願の願書に最初に添付した明細書の段落【００４２】、【００４９】及び【００５６】の記載から、補正事項２は本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることが明らかであるので、補正事項２は、特許法第１７条の２第３項の規定に適合する。
　また、補正事項２が特許法第１７条の２第４項の規定に適合することは明らかである。
　さらに、補正事項２は、特許法第１７条の２第５項第３号に掲げる誤記の訂正を目的とするものに該当するから、同項柱書の規定に適合する。
（３）補正事項３について
　本願の願書に最初に添付した明細書の段落【００４０】及び【００６３】、並びに【図１】及び【図２】の記載から、補正事項３は本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることが明らかであるので、補正事項３は、特許法第１７条の２第３項の規定に適合する。
　また、補正事項３が特許法第１７条の２第４項の規定に適合することは明らかである。
　さらに、補正事項３は、特許法第１７条の２第５項第３号に掲げる誤記の訂正を目的とするものに該当するから、同項柱書の規定に適合する。
（４）補正の適否についてのまとめ
　以上から、本件補正は、特許法第１７条の２第３項ないし第５項に規定する要件を満たす適法なものである。
第３　本願発明
　上記第２の２（４）のとおり、本件補正は特許法第１７条の２第３項ないし第５項に規定する要件を満たす適法なものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものとはいえない。
　したがって、本願の請求項１ないし３１に係る発明は、本件補正後の特許請求の範囲の請求項１ないし３１に記載される事項により特定されるとおりであって、そのうち請求項１に係る発明（以下「本願発明」という。）は、次のとおりのものと認める。
　「【請求項１】
　半導体基板に備えられるメインゲート及び素子分離構造と、
　前記素子分離構造の上部に備えられる分離パターンと、
　前記分離パターンの両端に備えられるコンタクトプラグと
　を含み、
　前記素子分離構造は、前記半導体基板内にゲート導電層とキャッピング膜との積層が埋め込まれた分離ゲートを含み、
　前記分離パターンは、前記素子分離構造の上部で前記半導体基板に一部埋め込まれた部分と、前記半導体基板に一部埋め込まれた部分から上方に突出された部分とで構成され、前記半導体基板に一部埋め込まれた部分の線幅は、前記上方に突出された部分の線幅より大きい
　ことを特徴とする半導体素子。」
第４　原査定の理由について
１　原査定の理由の概要
　原査定の理由の概要は、次のとおりである。
　「この出願については、平成２７年４月２２日付け拒絶理由通知書に記載した理由１、２によって、拒絶をすべきものです。
　なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。
備考
●理由１（特許法第２９条第１項第３号）について
・請求項１、２、４−１６、１８−２０、２３−３１
・引用文献等　１
　出願人は、平成２７年７月２７日付け意見書において『このように、本発明では、素子分離構造の上部に設けられた単一層の分離パターンは、半導体基板のリセス内に一部が埋め込まれて素子分離構造と接する部分（底部部分）と、この底部部分の上方に突出されて設けられてコンタクトプラグを分離する部分（上部突出部分）とで太さを異ならせて形成され、特に、底部部分の幅が上部突出部分の幅より太く形成されます。これにより、分離パターンがリセス内で素子分離構造などと安定して繋がり、隣接するコンタクトプラグを上部突出部分の線幅で確実に電気的に分離することが出来ます。また、分離パターン形成の後続工程において、素子分離構造の両側がエッチバックされた際などには、このような安定した素子分離構造との繋がりにより分離パターンの崩壊を効果的に防止することが出来るとともに、この分離パターンの両側にコンタクトプラグが形成されることで、当該両側のコンタクトプラグ間が更に確実に電気的に絶縁されるという顕著な効果が奏されます。請求項９についても、同様の構造を有し、また、請求項２６においては、当該構造を形成することで、同一の効果を奏します。
　これに対し、引用文献１、２では、何れも素子分離構造に対応する範囲の上部に分離パターンが設けられる例が示されています。しかしながら、これらの分離パターンは、何れも一定単一の線幅（太さ）を有するものとして示されており、本願発明に係る『底部部分の幅が上部突出部分の幅より太く形成される』技術については、開示も示唆もされていません。』旨、主張している。
　出願人の主張について検討すると、引用文献１の段落００５１−００６０及び図１６Ａに、素子分離構造（３２）の上部で半導体基板（１）に一部埋め込まれた部分（３３）と、前記半導体基板に一部埋め込まれた部分から上方に突出された部分（４４）とで構成され、前記半導体基板に一部埋め込まれた部分の線幅は、前記上方に突出された部分の線幅より大きい分離パターンが記載されており、この点において本願と同一である。
　したがって、出願人の主張は、採用できない。
　よって、請求項１、２、４−１６、１８−２０、２３−３１に係る発明は、引用文献１に記載された発明と同一であるから、依然として、特許法第２９条第１項第３号の規定により特許を受けることができない。
●理由２（特許法第２９条第２項）について
・請求項１−３１
・引用文献等　１、２
・備考
　請求項１−３１に係る発明は、上記理由１で述べた事項を含め、引用文献１、２に記載された発明に基づいて当業者であれば容易になし得たものであるから、依然として、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　＜引用文献等一覧＞
１．特開２００８−０７８６４５号公報
２．特開２００８−１８７１７８号公報」
　また、平成２７年４月２２日付け拒絶理由通知の概要は、次のとおりである。
「１．（新規性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
２．（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
●理由１（新規性）、理由２（進歩性）について
・請求項１、２、１５、１６
・引用文献等　１、２
・備考
　引用文献１の段落００３４〜００６４及び図１７Ａに、メインゲート（２２）及び素子分離構造（３２）と、素子分離構造の上部の分離パターン（４４）と、分離パターンの両端のコンタクトプラグ（４２）を含む半導体素子が記載されている。
　また、引用文献２の段落００１８〜００４６及び図１２に、メインゲート（１２０）及び素子分離構造（１１０）と、素子分離構造の上部の分離パターン（１５５ａ）と、分離パターンの両端のコンタクトプラグ（１７０ａ）を含む半導体素子が記載されている。
・請求項３、２２
・引用文献等　２
・備考
　引用文献２の段落００３４に、分離パターン（１５５ａ）を窒化膜で構成することが記載されている。
・請求項４、５、１８〜２０
・引用文献等　１
・備考
　引用文献１の図１７Ａに、メインゲート及び分離ゲートが、ゲート導電層（２２、３２）とキャッピング膜（２３、３３）からなり、リセスに埋め込まれたことが記載されている。
・請求項６、７、１０〜１３、２３、２４、２７〜３０
・引用文献等　１
・備考
　引用文献１の図１７Ｂに、２つのメインゲート（２）と１つの分離ゲート（３）が交互に備えられること、メインゲートとビットライン（８）が垂直に交差することが記載されている。
　また、引用文献１の図１７Ａに、ビットラインコンタクト（４１）と、ビットライン（８）が記載されている。
・請求項８、１４、２５、３１
・引用文献等　１、２
・備考
　引用文献１の図１７Ａに、コンタクトプラグ（４２）がキャパシタ（６３）に接続されることが記載されている。
　また、引用文献２の図１２に、コンタクトプラグ（１７０ａ）がキャパシタ（１７５ａ）に接続されることが記載されている。
・請求項９、２６
・引用文献等　１、２
・備考
　引用文献１の図２Ｂに、ラインタイプに形成された活性領域（４）が記載されている。
　また、引用文献２の図１に、ラインタイプに形成された活性領域（１１５ａ）
が記載されている。
●理由２（進歩性）について
・請求項１７、２１
・引用文献等　２
・備考
　引用文献２の図４に層間絶縁膜（１５０）を形成すること、図６に分離パターン層（１５５ａ）を形成すること、図８に層間絶縁膜を食刻してコンタクトホールを形成し、図１０に導電物質を形成、平坦化することが記載されている。
　引用文献２の図６の分離パターン層を形成する際に、分離パターン層を形成する位置の層間絶縁膜を食刻して、分離パターン層を形成し、余剰の分離パターン層を取り除くようにすることは常套手段である。
　　　　　　　　　　　　　＜引用文献等一覧＞
１．特開２００８−０７８６４５号公報
２．特開２００８−１８７１７８号公報」
２　原査定の理由についての当審の判断
（１）引用文献の記載事項及び引用発明
　ア　引用文献１の記載事項及び引用発明１
（ア）引用文献１の記載事項
　原査定の理由に引用され、本願についての優先権の主張の基礎とした出願の日（以下「本願の優先日」という。）の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００８−７８６４５号公報（以下「引用文献１」という。）には、図面とともに、次の事項が記載されている。（当審注．下線は、参考のために、当審において付したものである。以下において同じ。）
　ａ「【００２１】
　
図１Ａに示されるアクセストランジスタ６１
ゲート電極２７は、基板表面１０に形成されたゲート溝２５の中に形成されている。
ゲート電極２７は、第１および第２ソース／ドレイン領域５１、５２の間を流れる電流を制御する。
メモリセルにおいて、通常、ゲート電極２７は、対応するワード線２の一部を形成している。
　ｂ「【００２５】
　上述したように、ゲート電極２７は、ゲート絶縁層２１によってチャネル５３とは絶縁されている。さらに、
図１Ｂから分かるように、ゲート電極２７は、ワード線２の一部を形成している。
　ｃ「【００３０】
　
図１Ａ〜１Ｆから明らかなように、ソース／ドレイン領域の近傍（換言すれば、ソース／ドレイン領域の真下およびその間の領域と交差する部分）のワード線の一部がトランジスタのゲート電極として機能するように、ワード線が、トランジスタ構造を通る。
　ｄ「【００３４】
　
図２〜図１７は、図１Ａから図１Ｆに示したあらゆるトランジスタを含むメモリセルアレイを形成する方法を示している。
【００３５】
　後述する断面は、それぞれ、例えば、図９ＣにおけるＩとＩとの間、および、ＩＩとＩＩとの間における断面である。より詳細には、ＩとＩとの間の断面は、２つのワード線２とひとつのいわゆる絶縁ゲート線３とに交差する活性領域４の長手方向に沿ったものである。絶縁ゲート線３の機能については後述する。さらに、ＩＩとＩＩとの間の断面は、第１の絶縁トレンチ５、活性領域４および第２の絶縁トレンチ５と交差するワード線２に沿った断面である。
【００３６】
　本発明の方法を実現するための出発点は、図２Ａに示す構造物である。図２Ａにおいて、左側は、ＩとＩとの間の活性領域の長手方向に沿った断面を示しており、図２Ａの右側は、図２Ｂに示したメモリセルアレイの平面において、ＩＩとＩＩとの間に形成されたワード線２の位置において、ビット線８に対して垂直な方向の断面を示している。
・・・
【００４１】
　図２Ｂは、結果として生じる構造を示す平面図である。図２Ｂに示すように、活性領域４が連続的な活性領域線として形成されている。活性領域線４に隣接して、シリコン窒化物ライナー層５５が設けられている。隣接する活性領域４は、絶縁トレンチ５によって絶縁されている。
【００４２】
　次のステップで、
ワード線および絶縁ゲート線を形成するためのゲート溝２５がフォトリソグラフィによって形成される。
【００４３】
　その後、エッチングステップが行われ、
半導体基板１にゲート溝２５が形成される。
・・・
【００４９】
　次に、任意で、犠牲酸化ステップとそれに続く、犠牲酸化層を除去する剥離ステップとが行われる。その後、ゲート酸化物を成長させるための熱酸化ステップが行われる。ゲート酸化物２１は、その後ワード線がその中に形成される２つのゲート溝２５（ＩとＩとの間の断面）の中に形成される。図８Ａの右手のゲート溝２５においては、その中に後に絶縁ゲート線３が形成され、ゲート酸化物２１と同じ厚さを有するゲート誘電体３１が形成される。その後、
ゲート溝２５の中に金属層が沈着される。
その後、金属層が削られ、高導電性層２２および３２がそれぞれ形成される。
ゲート酸化物２１／３１および高導電性層２２／３２を含む積層が沈着される。
・・・
【００５９】
　次のステップにおいて、任意で、第２ソース／ドレイン領域と後に形成される蓄積コンデンサの蓄積電極とを接続するノードコンタクトを形成するために、ハードマスク層（不図示）が沈着される。その後、
上記コンデンサコンタクトが、
形成される。より詳細には、
絶縁ゲート線３の絶縁層３３の上方に位置する絶縁溝４４が形成され、隣接するコンデンサコンタクト４２が互いに電気的に絶縁される。
【００６０】
　次のステップにおいて、
絶縁溝４４を満たすようにスピン−オン−グラスのような絶縁物質が沈着され、
【００６１】
　図１６Ｂは、ノードコンタクトを形成し、ＣＭＰステップを実行した後の、シリコン窒化物層４５を沈着させる前の、結果として生じるメモリセルアレイの平面図である。図１６Ｂから読み取れるように、
隣接するビット線８の間において、ゲート絶縁線３とワード線２との間のすべての部分にノードコンタクトが存在している。
・・・
【００６３】
　図１７Ａは、例示的な蓄積コンデンサ６３を形成した後のメモリセルアレイの断面を示している。
・・・
【００６６】
　図１７Ｂは、結果として生じるメモリセルアレイの平面図である。図示されているように、蓄積コンデンサ６３は、ノードコンタクトと接続されるように規則的に配置されている。本発明の別の実施形態に従えば、蓄積コンデンサ６３は、異なる様式、例えば、チェッカーボードパターンを形成するように配置できる。特に、メモリセルの行に隣接する蓄積コンデンサ６３を、垂直方向に０．７５Ｆだけ移動させることができる。
【００６７】
　
図１７Ａに示す実施形態において、
ワード線に好ましい電圧が印加されることにより、チャネル５３の導電性が制御される。
・・・
【００６９】
　
第２ソース／ドレイン領域５２’の右手部分に絶縁ゲート線３が配されている。この絶縁ゲート線３は、ゲート誘電体３１および高導電性層３２を含んでいる。絶縁層３３が、基板、特に、第２ソース／ドレイン領域５２、５２’との電気的な絶縁を実現するために高導電性層３２の上方に配されている。第２アクセストランジスタ６２の右手に配されたアクセストランジスタの第２ソース／ドレイン領域５２’と第２ソース／ドレイン領域５２との間を電流が流れることを防止するために、通常、好ましい電圧が絶縁ゲート線３に印加される。したがって、絶縁ゲート線３は、隣接するトランジスタを互いに絶縁するための絶縁装置として機能する。
・・・
【００７１】
　
ノードコンタクト４２は、第２ソース／ドレイン領域５２、５２’を蓄積コンデンサ６３の蓄積電極と接続する。
【００７２】
　
ワード線２および絶縁ゲート線３は、埋設されたワード線として実現できる。より具体的には、ワード線２および絶縁ゲート線３の導電性部分の上部表面は、基板表面１０よりも下方に配されている。
【００７３】
　
図１７Ａにおいて、
各ゲート電極２７
絶縁層２３、３３は、部分的に埋設されており、その絶縁層２３、３３は、基板表面１０から突出した部分を有している。この部分は、本質的に、ゲート溝２５をパターニングするために用いられるハードマスクの厚さに相当する量だけ基板表面１０から突出している。絶縁層２３、３３の突出した部分により、ワード線または絶縁ゲート線とノードコンタクトとの間を電気的に絶縁する。
　ｅ「【符号の説明】
【００９０】
　
１　　半導体基板
１０　　基板表面
１２　　ハードマスク層
１３　　ハードマスク開口部
　
２　　ワード線
　２’　ワード線
２１　　ゲート誘電体（ゲート酸化物、ゲート絶縁層）
２２　　高導電性層（導電性物質）
２２１　高導電性層の上面
２２２　高導電性層の底面
２２３　高導電性層の側面
２３　　絶縁層（シリコン酸化物層）
２５　　ゲート溝
２６　　蹄鉄状部分
２７　　ゲート電極
３　　　絶縁ゲート線
３１　　ゲート誘電体
３２　　高導電性層
３３　　絶縁層
４　　　活性領域（活性領域線）
４１　　ビット線コンタクト
４１１　ビット線コンタクトマスク開口部
４１２　ビット線コンタクト開口部
４２　　ノードコンタクト（コンデンサコンタクト）
４３　　ポリシリコン層
４４　　絶縁溝
４５　　シリコン窒化物層（シリコン窒化物ライナー）
４６　　薄層活性領域部
４７　　ひれ状部
４８　　上面
４９ａ　側面
４９ｂ　側面
５　　　絶縁トレンチ
５０　　ドープ領域（ドープ部分）
５０ａ　低度ドープ領域
５０ｂ　高度ドープ領域
５１　　第１ソース／ドレイン領域
５２　　第２ソース／ドレイン領域
５２’　第２ソース／ドレイン領域
５２ａ　低度ドープ部
５２ｂ　高度ドープ部
５３　　チャネル
５４　　シリコン酸化物層（二酸化シリコン充填部）
５５　　シリコン窒化物ライナー層（シリコン窒化物物質）
５６　　高度ドープ領域
５７　　低度ドープ領域
６　　　メモリセル
６０　　メモリセルアレイ
６０’　メモリセルアレイ
６１　　第１アクセストランジスタ（トランジスタ）
６２　　第２アクセストランジスタ（トランジスタ）
６３　　蓄積コンデンサ（コンデンサ）
６３１　第１コンデンサ電極
６３２　コンデンサ誘電体
６３３　第２コンデンサ電極
６４　　センスアンプ
７　　　ポリシリコン層
７１　　高度導電性層（タングステン層、金属層）
７２　　シリコン窒化物層
７３　　二酸化シリコン層（シリコン酸化物層、二酸化シリコンスペーサー）
７４　　バリア層（薄層バリア層）
７５　　シリコン酸化物スペーサー
７６　　ポリシリコンスペーサー
８　　　ビット線
８’　　ビット線
９　　　周辺部
９４　　コア回路構成要素
９５　　支持部」
（イ）引用発明１
　ａ　上記（ア）ａないしｄの引用文献１の記載（段落【００２１】、【００２５】、【００３０】、【００７２】及び【００７３】）並びに引用文献１の【図１Ａ】及び【図１７Ａ】の記載より、引用文献１には、「半導体基板１に形成されたゲート電極２７及び絶縁ゲート線３」が記載されているといえる。
　ｂ　上記（ア）ｄの引用文献１の記載（段落【００５９】及び【００６０】）並びに引用文献１の【図１６Ａ】及び【図１７Ａ】の記載より、引用文献１には、「絶縁ゲート線３の上方に形成され、絶縁物質により満たされた絶縁溝４４」が記載されているといえる。
　ｃ　上記（ア）ｄ及びｅの引用文献１の記載（段落【００５９】ないし【００６１】、【００７１】及び【００９０】）並びに引用文献１の【図１６Ａ】、【図１６Ｂ】及び【図１７Ａ】の記載より、引用文献１には、「絶縁溝４４の両端に備えられるノードコンタクト（コンデンサコンタクト）４２」が記載されているといえる。
　ｄ　上記（ア）ｄの引用文献１の記載（段落【００５９】、【００６９】、【００７２】及び【００７３】）並びに引用文献１の【図１６Ａ】及び【図１７Ａ】の記載より、引用文献１には、「絶縁ゲート線３は、基板に埋設された高導電性層３２と、基板に部分的に埋設された絶縁層３３とを含み、隣接するトランジスタを互いに絶縁するための絶縁装置として機能」することが記載されているといえる。
　ｅ　上記（ア）ｄ及びｅの引用文献１の記載（段落【００５９】及び【００９０】）並びに引用文献１の【図１６Ａ】、【図１６Ｂ】及び【図１７Ａ】の記載より、引用文献１には、「絶縁溝４４が、隣接するノードコンタクト（コンデンサコンタクト）４２を互いに電気的に絶縁する」ことが記載されているといえる。
　ｆ　上記（ア）の引用文献１の記載、上記ａないしｅ、及び当該技術分野における技術常識より、引用文献１には次の発明（以下「引用発明１」という。）が記載されていると認められる。
　「半導体基板１に形成されたゲート電極２７及び絶縁ゲート線３と、
　前記絶縁ゲート線３の上方に形成され、絶縁物質により満たされた絶縁溝４４と、
　前記絶縁溝４４の両端に備えられるノードコンタクト（コンデンサコンタクト）４２と
　を含み、
　前記絶縁ゲート線３は、基板に埋設された高導電性層３２と、基板に部分的に埋設された絶縁層３３とを含み、隣接するトランジスタを互いに絶縁するための絶縁装置として機能し、
　前記絶縁溝４４が、隣接するノードコンタクト（コンデンサコンタクト）４２を互いに電気的に絶縁する、
　ことを特徴とするメモリセルアレイ。」
　イ　引用文献２の記載事項及び引用発明２
（ア）引用文献２の記載事項
　原査定の理由に引用され、本願の優先日前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開２００８−１８７１７８号公報（以下「引用文献２」という。）には、図面とともに、次の事項が記載されている。
　「【００１８】
　図１及び図２を参照すれば、
半導体基板１０５に素子分離膜１１０を形成して複数の第１活性領域１１５ａ及び／または複数の第２活性領域１１５ｂを限定しうる。
・・・
【００２２】
　
複数のゲート電極１２０は、ゲート絶縁膜１１８を介在して第１及び第２活性領域１１５ａ,１１５ｂの内部にリセスされるように形成される。
・・・
【００３１】
　
図５及び図６を参照すれば、第１活性領域１１５ａの隣接した二つの間を横切る複数の第１障壁絶縁層１５５ａ、及び／または第２活性領域１１５ｂの隣接した二つの間を横切る複数の第２障壁絶縁層１５５ｂを形成する。
【００３２】
　例えば、
第１障壁絶縁層１５５ａの第１部分は、第１活性領域１１５ａ間の層間絶縁層１５０を貫通して素子分離膜１１０と接触されるか、または素子分離膜１１０の内部にリセスされる。
・・・
【００３６】
　図７及び図８を参照すれば、第１活性領域１１５ａの端部を露出する複数の第１コンタクトホール１６５ａ、及び／または第２活性領域１１５ｂの端部を露出する複数の第２コンタクトホール１６５ｂを層間絶縁層１０５に形成する。第１及び第２コンタクトホール１６５ａ,１６５ｂによって露出された第１及び第２活性領域１１５ａ,１１５ｂの端部は、ソースまたはドレイン領域でありうる。
・・・
【００３９】
　その結果、第１及び／または第２コンタクトホール１６５ａ,１６５ｂは、非常に近接するように配されつつ、かつ信頼性のあるように分離される。また、第１及び第２障壁絶縁層１５５ａ,１５５ｂにより、第１及び第２コンタクトホール１６５ａ,１６５ｂを形成するためのマスクパターン１６０に対する工程マージンが増加しうる。
【００４０】
　
図９及び図１０を参照すれば、第１及び第２コンタクトホール１６５ａ,１６５ｂを導電層で埋め込んで第１及び第２コンタクトプラグ１７０ａ,１７０ｂを形成する。
【００４１】
　第１及び第２コンタクトプラグ１７０ａ,１７０ｂは、第１及び第２活性領域１１５ａ,１１５ｂの一部分、例えば、ソースまたはドレイン領域にそれぞれ連結される。
第１及び第２コンタクトプラグ１７０ａ,１７０ｂの側壁は、第１及び第２障壁絶縁層１５５ａ,１５５ｂとそれぞれ接触される。したがって、第１コンタクトプラグ１７０ａは、ビットライン電極１３５及び第１障壁絶縁層１５５ａを挟んで相互離隔され、第２コンタクトプラグ１７０ｂは、ビットライン電極１３５及び第２障壁絶縁層１５５ｂを挟んで相互離隔される。
【００４２】
　
これにより、素子分離膜１１０上に隣接した第１及び第２コンタクトプラグ１７０ａ,１７０ｂは、第１及び第２障壁絶縁層１５５ａ,１５５ｂによってそれぞれ離隔される。したがって、第１及び第２コンタクトプラグ１７０ａ,１７０ｂは、非常に近接して配されるのにも拘わらず、信頼性のあるように分離される。これにより、第１及び第２コンタクトプラグ１７０ａ,１７０ｂ間にブリッジの発生が抑制される。このような第１及び第２コンタクトプラグ１７０ａ,１７０ｂの稠密な配置は、第１及び第２活性領域１１５ａ,１１５ｂの長さを縮小させ、したがって、半導体素子の集積度の向上に寄与しうる。
・・・
【００４５】
　次いで、当業者に公知された方法によって、
半導体素子が完成される。
【００４６】
　
この実施例の半導体素子によれば、第１及び第２活性領域１１５ａ,１１５ｂの隣接した二つの間に第１及び第２障壁絶縁層１５５ａ,１５５ｂがそれぞれ配される。したがって、第１及び第２活性領域１１５ａ,１１５ｂと電気的に連結される第１及び第２コンタクトプラグ１７０ａ,１７０ｂ間でのブリッジの発生を抑制し、かつその離隔間隔を狭められる。したがって、半導体素子の集積度が高まると同時に、信頼性が向上しうる。
（イ）引用発明２
　ａ　上記（ア）の引用文献２の記載（段落【００１８】及び【００２２】）並びに引用文献２の【図２】及び【図１２】の記載より、引用文献２には、「半導体基板１０５に形成されたゲート電極１２０及び素子分離膜１１０」が記載されているといえる。
　ｂ　上記（ア）の引用文献２の記載（段落【００３１】及び【００３２】）並びに引用文献２の【図６】及び【図１２】の記載より、引用文献２には、「素子分離膜１１０上に形成された第１障壁絶縁層１５５ａ」が記載されているといえる。
　ｃ　上記（ア）の引用文献２の記載（段落【００４０】ないし【００４２】）及び引用文献２の【図９】ないし【図１２】の記載より、引用文献２には、「第１障壁絶縁層１５５ａの両端に備えられた第１コンタクトプラグ１７０ａ」が記載されているといえる。
　ｄ　上記（ア）の引用文献２の記載、上記ａないしｃ、及び当該技術分野における技術常識より、引用文献２には次の発明（以下「引用発明２」という。）が記載されていると認められる。
　「半導体基板１０５に形成されたゲート電極１２０及び素子分離膜１１０と、
　前記素子分離膜１１０上に形成された第１障壁絶縁層１５５ａと、
　前記第１障壁絶縁層１５５ａの両端に備えられた第１コンタクトプラグ１７０ａと
　を含むことを特徴とする半導体素子。」
（２）本願発明と引用発明との対比
　ア　本願発明と引用発明１との対比
　ａ　引用発明１における「半導体基板１」は、「半導体基板」であるといえる。
　また、上記（１）ア（ア）ａ及びｄの引用文献１の記載（段落【００２１】及び【００６７】）より、引用発明１における「ゲート電極２７」は、チャネルの導電性を制御するものであって、素子分離のために設けられた分離ゲートではないから、「メインゲート」であるといえる。
　さらに、引用発明１における「絶縁ゲート線３」は、「隣接するトランジスタを互いに絶縁するための絶縁装置として機能する」ものであるから、「素子分離構造」であるといえる。
　そして、引用発明１における「ゲート電極２７」及び「絶縁ゲート線３」は、「半導体基板１」に形成されるのであるから、「半導体基板１に備えられる」ものといえる。
　そうすると、本願発明と引用発明１とは、「半導体基板に備えられるメインゲート及び素子分離構造と」を含む点において共通するといえる。
　ｂ　引用発明１における「絶縁溝４４」は、「絶縁物質により満たされ」ており、「隣接するノードコンタクト（コンデンサコンタクト）４２を互いに電気的に絶縁する」ものであるから、「分離パターン」であるといえる。
　また、上記ａのとおり、引用発明１における「絶縁ゲート線３」は、「素子分離構造」であるといえる。
　そして、上記（１）ア（ア）ｄの引用文献１の記載（段落【００５９】）及び引用文献１の【図１５】、【図１６Ａ】及び【図１７Ａ】の記載より、引用発明１における「絶縁溝４４」は、「絶縁ゲート線３の上部に備えられる」ものといえる。
　そうすると、本願発明と引用発明１とは、「前記素子分離構造の上部に備えられる分離パターン」を含む点において共通するといえる。
　ｃ　引用発明１における「ノードコンタクト（コンデンサコンタクト）４２」は、「コンタクトプラグ」であるといえる。
　また、上記ｂのとおり、引用発明１における「絶縁溝４４」は、「分離パターン」であるといえる。
　そうすると、本願発明と引用発明１とは、「前記分離パターンの両端に備えられるコンタクトプラグ」を含む点において共通するといえる。
　ｄ　上記ａのとおり、引用発明１における「絶縁ゲート線３」は、「素子分離構造」であるといえる。
　また、上記（１）ア（ア）ｄの引用文献１の記載（段落【００５９】及び【００６９】）及び引用文献１の【図１７Ａ】の記載より、引用発明１における「絶縁ゲート線３」は、「高導電性層３２」と「絶縁層３３」との積層が「半導体基板１」内に埋め込まれたものを含むといえる。
　さらに、引用発明１における「高導電性層３２」は、「絶縁ゲート線３」に含まれる導電層であるから、「ゲート導電層」であるといえる。
　また、上記（１）ア（ア）ｄの引用文献１の記載（段落【００６９】）及び引用文献１の【図１６Ａ】及び【図１７Ａ】より、引用発明１における「絶縁層３３」は、「高導電性層３２」の上方に配され、電気的な絶縁を実現するものであり、「キャッピング膜」であるといえる。
　そして、上記（１）ア（ア）ｄの引用文献１の記載（段落【００４９】、【００５９】及び【００６９】）及び引用文献１の【図１７Ａ】の記載より、引用発明１における「高導電性層３２」と「絶縁層３３」の積層は、「隣接するトランジスタを互いに絶縁するための絶縁装置として機能」し、「ゲート電極２７」と同じ構造を有するものであるから、「分離ゲート」であるといえる。
　そうすると、本願発明と引用発明１とは、「前記素子分離構造は、前記半導体基板内にゲート導電層とキャッピング膜との積層が埋め込まれた分離ゲートを含」む点において共通するといえる。
　ｅ　上記ｂのとおり、引用発明１における「絶縁溝４４」は「分離パターン」であるといえる。
　また、上記ａのとおり、引用発明１における「絶縁ゲート線３」は、「素子分離構造」であるといえる。
　そして、上記（１）ア（ア）ｄの引用文献１の記載（段落【００５９】）及び引用文献１の【図１５】、【図１６Ａ】及び【図１７Ａ】の記載より、引用発明１における「絶縁溝４４」は、「絶縁ゲート線３」の上部にあるといえる。
　そうすると、本願発明と引用発明１とは、「前記分離パターンは、前記素子分離構造の上部」にある点において共通し、下記相違点１−１において相違するといえる。
　ｆ　引用発明１は「メモリセルアレイ」であり、「半導体素子」であるといえる。
　そうすると、本願発明と引用発明１とは、「半導体素子」である点において共通するといえる。
　ｇ　以上から、本願発明と引用発明１との一致点及び相違点は、以下のとおりであると認められる。
（ａ）一致点
　「半導体基板に備えられるメインゲート及び素子分離構造と、
　前記素子分離構造の上部に備えられる分離パターンと、
　前記分離パターンの両端に備えられるコンタクトプラグと
　を含み、
　前記素子分離構造は、前記半導体基板内にゲート導電層とキャッピング膜との積層が埋め込まれた分離ゲートを含み、
　前記分離パターンは、前記素子分離構造の上部にある、
　ことを特徴とする半導体素子。」
（ｂ）相違点
　・相違点１−１　本願発明における「分離パターン」は、「前記素子分離構造の上部で前記半導体基板に一部埋め込まれた部分と、前記半導体基板に一部埋め込まれた部分から上方に突出された部分とで構成され、前記半導体基板に一部埋め込まれた部分の線幅は、前記上方に突出された部分の線幅より大きい」のに対し、引用発明１は、「絶縁溝４４」が「絶縁ゲート線３」の上部で「半導体基板１」に一部埋め込まれた部分と、「半導体基板１」に一部埋め込まれた部分から上方に突出された部分とで構成されるとは特定しておらず、また、「半導体基板１」に一部埋め込まれた部分の線幅が、前記上方に突出された部分の線幅より大きいとは特定していない点。
　イ　本願発明と引用発明２との対比
　ａ　引用発明２における「半導体基板１０５」は、「半導体基板」であるといえる。
　また、当該技術分野における技術常識より、引用発明２における「ゲート電極１２０」は、チャネルの導電性を制御するものであって、素子分離のために設けられた分離ゲートでないことは明らかであるから、引用発明２における「ゲート電極１２０」は「メインゲート」であるといえる。
　さらに、引用発明２における「素子分離膜１１０」は、「素子分離構造」であるといえる。
　そして、引用発明２における「ゲート電極１２０」及び「素子分離膜１１０」は、「半導体基板１０５に形成され」たものであるから、「半導体基板１０５に備えられる」ものであるといえる。
　そうすると、本願発明と引用発明２とは、「半導体基板に備えられるメインゲート及び素子分離構造」を含む点において共通するといえる。
　ｂ　上記（１）イ（ア）の引用文献２の記載（段落【００４１】及び【００４２】）並びに引用文献２の【図１０】及び【図１２】の記載より、引用発明２における「第１障壁絶縁層１５５ａ」は「第１コンタクトプラグ１７０ａ」を離隔し分離するものであり、「分離パターン」であるといえる。
　また、上記ａのとおり、引用発明２における「素子分離膜１１０」は、「素子分離構造」であるといえる。
　そして、上記（１）イ（ア）の引用文献２の記載（段落【００３１】及び【００３２】）並びに引用文献２の【図６】、【図１０】及び【図１２】の記載より、引用発明２における「第１障壁絶縁層１５５ａ」は「素子分離膜１１０の上部に備えられ」るものであるといえる。
　そうすると、本願発明と引用発明２とは、「前記素子分離構造の上部に備えられる分離パターン」を含む点において共通するといえる。
　ｃ　引用発明２における「第１コンタクトプラグ１７０ａ」は「コンタクトプラグ」であるといえる。
　そうすると、本願発明と引用発明２とは、「前記分離パターンの両端に備えられるコンタクトプラグ」を含む点において共通するといえる。
　ｄ　本願発明と引用発明２とは、「半導体素子」である点において共通するといえる。
　ｅ　以上から、本願発明と引用発明２との一致点及び相違点は、以下のとおりであると認められる。
（ａ）一致点
　「半導体基板に備えられるメインゲート及び素子分離構造と、
　前記素子分離構造の上部に備えられる分離パターンと、
　前記分離パターンの両端に備えられるコンタクトプラグと
　を含む
　ことを特徴とする半導体素子。」
（ｂ）相違点
　・相違点２−１　本願発明における「素子分離構造」は、「前記半導体基板内にゲート導電層とキャッピング膜との積層が埋め込まれた分離ゲートを含」むのに対し、引用発明２は「素子分離膜１１０」が「半導体基板１０５」内にゲート導電層とキャッピング膜との積層が埋め込まれた分離ゲートを含むとは特定していない点。
　・相違点２−２　本願発明における「分離パターン」は、「前記素子分離構造の上部で前記半導体基板に一部埋め込まれた部分と、前記半導体基板に一部埋め込まれた部分から上方に突出された部分とで構成され、前記半導体基板に一部埋め込まれた部分の線幅は、前記上方に突出された部分の線幅より大きい」のに対し、引用発明２は「第１障壁絶縁層１５５ａ」が「半導体基板１０５」に一部埋め込まれた部分と、前記「半導体基板１０５」に一部埋め込まれた部分から上方に突出された部分とで構成されるとは特定しておらず、また、「半導体基板１０５」に一部埋め込まれた部分の線幅が、前記上方に突出された部分の線幅より大きいとは特定していない点。
（３）判断
　ａ　本願発明について
（ａ）本願発明と引用発明１との相違について
　本願発明と引用発明１とは上記（２）アｇ（ｂ）に示した相違点１−１において相違するから、本願発明が引用発明１であるとはいえない。
　また、引用文献１及び２の記載事項は上記（１）ア（ア）及び（１）イ（ア）に摘記したとおりであって、上記相違点１−１に係る構成は引用文献１及び２には記載も示唆もされていない。
　そして、本願発明は上記相違点１−１に係る構成を備えることによって、「分離パターン40の下部はキャッピング膜リセス36aに埋め込まれた構造となり、追っての工程で分離パターン40の崩壊が防止され得る。」（本願明細書の段落【００５８】）という、引用発明１及び２にはない格別の効果を奏するものである。
　したがって、本願発明は、引用発明１及び引用文献２に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
（ｂ）本願発明と引用発明２との相違について
　本願発明と引用発明２とは上記（２）イｅ（ｂ）に示した相違点２−１及び２−２において相違するから、本願発明が引用発明２であるとはいえない。
　また、引用文献１及び２の記載事項は上記（１）ア（ア）及び（１）イ（ア）に摘記したとおりであって、上記相違点２−２に係る構成は引用文献１及び２には記載も示唆もされていない。
　そして、本願発明は上記相違点２−２に係る構成を備えることによって、「分離パターン40の下部はキャッピング膜リセス36aに埋め込まれた構造となり、追っての工程で分離パターン40の崩壊が防止され得る。」（本願明細書の段落【００５８】）という、引用発明１及び２にはない格別の効果を奏するものである。
　したがって、上記相違点２−１について検討するまでもなく、本願発明は、引用発明２及び引用文献１に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
　ｂ　本願の請求項２ないし３１に係る発明について
　本願の請求項２ないし８は、請求項１を引用しており、本願の請求項２ないし８に係る発明は本願発明の発明特定事項を全て有する発明である。
　また、本願の請求項９に係る発明は、上記相違点１−１及び２−２に係る構成に対応する発明特定事項である「前記分離パターンは、前記分離ゲートの上部で前記半導体基板に一部埋め込まれた部分と、前記半導体基板に一部埋め込まれた部分から上方に突出された部分とで構成され、前記半導体基板に一部埋め込まれた部分の線幅は、前記上方に突出された部分の線幅より大きい」という構成を備えたものである。
　また、本願の請求項１０ないし１４は、請求項９を引用しており、本願の請求項１０ないし１４に係る発明は、本願の請求項９に係る発明の発明特定事項を全て有する発明である。
　また、本願の請求項１５に係る発明は、本願発明を製造方法の発明として表現した発明であり、上記相違点１−１及び２−２に係る構成に対応する発明特定事項である「前記分離パターンは、前記素子分離構造の上部で前記半導体基板に一部埋め込まれた部分と、前記半導体基板に一部埋め込まれた部分から上方に突出された部分とで構成され、前記半導体基板に一部埋め込まれた部分の線幅は、前記上方に突出された部分の線幅より大きい」という構成を備えたものである。
　また、本願の請求項１６ないし２５は、請求項１５を引用しており、本願の請求項１６ないし２５に係る発明は、本願の請求項１５に係る発明の発明特定事項を全て有する発明である。
　また、本願の請求項２６に係る発明は、本願の請求項９に係る発明を製造方法の発明として表現した発明であり、上記相違点１−１及び２−２に係る構成に対応する発明特定事項である「前記分離パターンは、単一層で形成され、前記分離パターンは、前記素子分離構造の上部で前記半導体基板に一部埋め込まれた部分と、前記半導体基板に一部埋め込まれた部分から上方に突出された部分とで構成され、前記半導体基板に一部埋め込まれた部分の線幅は、前記上方に突出された部分の線幅より大きい」という構成を備えたものである。
　また、本願の請求項２７ないし３１は、請求項２６を引用しており、本願の請求項２７ないし３１に係る発明は、本願の請求項２６に係る発明の発明特定事項を全て有する発明である。
　してみれば、本願発明が引用発明１であるといえない以上、本願の請求項２ないし３１に係る発明は、引用発明１であるとはいえず、また、本願発明が引用発明２であるといえない以上、本願の請求項２ないし３１に係る発明は、引用発明２であるとはいえない。
　また、本願発明が引用発明１及び２に基づいて当業者が容易に想到し得たものであるとはいえない以上、本願の請求項２ないし３１に係る発明は、引用発明１及び２に基いて当業者が容易に発明をすることができたものであるとはいえない。
　３　原査定の理由についてのまとめ
　以上のとおり、本願の請求項１ないし３１に係る発明は、引用発明１又は２であるとはいえず、また、引用発明１及び２に基づいて当業者が容易に発明をすることができたものということもできないから、原査定の理由によっては、本願を拒絶することはできない。
第５　当審拒絶理由について
１　当審拒絶理由の概要
　平成２９年１月５日付けで当審より通知した拒絶理由（以下「当審拒絶理由」という。）の概要は、次のとおりである。
　「１．（サポート要件）この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。
２．（明確性）この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない。
　　　　　　　　　　　　　　　　　記
１．理由１（サポート要件）について
（１）請求項１ないし８について
　本願の請求項１では『キャッピング層』という用語が用いられているのに対し、発明の詳細な説明では『キャッピング膜』という用語が用いられており、用語が不統一であるために、両者の対応関係が不明瞭である。
　また、請求項１を引用する請求項２ないし８にも同様の点が指摘される。
　よって、請求項１ないし８に係る発明は発明の詳細な説明に記載されたものでない。
２．理由２（明確性）について
（１）請求項１ないし８について
　本願の請求項１において用いられている『キャッピング層』という用語と、発明の詳細な説明において用いられている『キャッピング膜』という用語との対応関係が不明瞭であるために、『キャッピング層』という用語の意味内容を明確に把握することができない。
　また、請求項１を引用する請求項２ないし８にも同様の点が指摘される。
　よって、請求項１ないし８に係る発明は明確でない。
　
（２）請求項４及び５について
　本願の請求項４には『前記キャッピング膜』と記載されているが、この記載よりも前に『キャッピング膜』との記載が無く、『前記キャッピング膜』が何を指し示しているのかが不明確である。
　また、請求項４を引用する請求項５にも同様の点が指摘される。
　よって、請求項４及び５に係る発明は明確でない。
（３）請求項３０について
　本願の請求項３０には『前記ビットライン』と記載されているが、この記載よりも前に『ビットライン』との記載が無く、『前記ビットライン』が何を指し示しているのかが不明確である。
　よって、請求項３０に係る発明は明確でない。」
２　当審拒絶理由についての判断
（１）サポート要件について
　当審拒絶理由の１（１）において、「本願の請求項１では『キャッピング層』という用語が用いられているのに対し、発明の詳細な説明では『キャッピング膜』という用語が用いられており、用語が不統一であるために、両者の対応関係が不明瞭である。」旨が指摘された。
　これに対し、平成２９年２月１４日付け手続補正により、請求項１及び段落【０００７】の「キャッピング層」が「キャッピング膜」に補正され、用語が統一されて対応関係が明瞭になったため、当審拒絶理由の「１．理由１（サポート要件）について」に示した拒絶の理由は解消している。
（２）明確性について
　ａ　当審拒絶理由の２（１）において、「本願の請求項１において用いられている『キャッピング層』という用語と、発明の詳細な説明において用いられている『キャッピング膜』という用語との対応関係が不明瞭であるために、『キャッピング層』という用語の意味内容を明確に把握することができない。」旨が指摘された。
　これに対し、平成２９年２月１４日付け手続補正により、請求項１及び段落【０００７】の「キャッピング層」が「キャッピング膜」に補正され、対応関係が明瞭になり用語の意味が明確となったため、上記の拒絶理由は解消した。
　ｂ　当審拒絶理由の２（２）において、「本願の請求項４には『前記キャッピング膜』と記載されているが、この記載よりも前に『キャッピング膜』との記載が無く、『前記キャッピング膜』が何を指し示しているのかが不明確である。」旨が指摘された。
　これに対し、平成２９年２月１４日付け手続補正により、請求項１の「キャッピング層」が「キャッピング膜」に補正され、請求項４の「前記キャッピング膜」が指し示しているものが明確となったため、上記の拒絶理由は解消した。
　ｃ　当審拒絶理由の２（３）において、「本願の請求項３０には『前記ビットライン』と記載されているが、この記載よりも前に『ビットライン』との記載が無く、『前記ビットライン』が何を指し示しているのかが不明確である。」旨が指摘された。
　これに対し、平成２９年２月１４日付け手続補正により、請求項３０の「請求項26に記載の半導体素子の形成方法。」が「請求項
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　ｄ　上記ａないしｃのとおり、当審拒絶理由の「２．理由２（明確性）について」に示した拒絶の理由は全て解消している。
３　当審拒絶理由についてのまとめ
　以上のとおり、当審拒絶理由の「１．理由１（サポート要件）について」及び「２．理由２（明確性）について」に示した理由によっては、本願を拒絶することはできない。
　そうすると、もはや、当審拒絶理由によって本願を拒絶することはできない。
第６　結言
　以上のとおり、原査定の理由及び当審拒絶理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。