【事件の表示】
　特願２０１４−１５０５７３「階層型の超長命令パケットを処理するシステムおよび方法」拒絶査定不服審判事件〔平成２６年１２月１８日出願公開，特開２０１４−２３８８５９，請求項の数（２０）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２３年３月２日（パリ条約による優先権主張外国庁受理２０１０年３月３日（以下，「優先日」という。），ＵＳ）を国際出願日とする特願２０１２−５５６２０２号の一部を，特許法第４４条第１項の規定により，平成２６年７月２４日に新たな特許出願としたものであって，平成２７年５月２９日付けで拒絶理由が通知され，平成２７年１２月４日付けで意見書が提出されると共に手続補正がなされ，平成２８年４月２２日付けで拒絶査定（原査定）がなされ，これに対し，平成２８年９月９日付けで拒絶査定不服審判が請求されると同時に手続補正がなされ，平成２８年１２月８日付けで審査官により特許法第１６４条第３項の規定に基づく報告がされたものである。
第２　原査定の概要
　原査定（平成２８年４月２２日付け拒絶査定）の概要は次のとおりである。
『１．（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
２．（明確性）この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第２号に規定する要件を満たしていない。
３．（サポート要件）この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第１号に規定する要件を満たしていない。
・請求項　１−１１，１３−２０，２２
・引用文献等　１，２，４，５
引用文献等一覧
１．米国特許出願公開第２００６／０２５９７４０号明細書
２．特開平１０−２２２３６８号公報
３．特表２００９−５３６７６９号公報
４．特表２００２−５３３８１５号公報
５．特開平３−１４７０２１号公報』
第３　審判請求時の補正について
　審判請求時の補正は，原査定において理由２（明確性）および理由３（サポート要件）の指摘を受けた請求項１２および請求項２１を削除するものであり，特許請求の範囲の削除を目的とするものである。
　したがって，特許法第１７条の２第３項から第６項までの要件に違反しているとはいえない。
第４　本願発明
　本願の請求項１−２０に係る発明（以下，それぞれ「本願発明１」−「本願発明２０」という。）は，平成２８年９月９日付けの手続補正により補正された特許請求の範囲の請求項１−２０に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。
「命令を処理する方法であって，
　前記方法が，
　命令を含むパケットを受信するステップと，
　前記命令に含まれる解析インジケータに基づいて，前記命令が第１のサブパケットを含むかどうかを決定するために前記命令を復号するステップとを含み，前記第１のサブパケットが複数のサブ命令を含み，前記命令が前記第１のサブパケットを含む場合，前記命令が第１のサブ命令および第２のサブ命令を含み，前記第１のサブ命令が第１のサブ・サブパケットを含む場合，前記第１のサブ・サブパケットが複数のサブ・サブ命令を含み，
　前記方法が，
　前記命令が前記サブパケットを含むとの決定に応答して，前記サブ命令の各々を実行するステップを含む方法。」
　なお，
　本願発明２−１０は，本願発明１を減縮した発明である。
　本願発明１１は，本願発明１の「受信するステップ」「復号するステップ」「実行するステップ」をそれぞれ「転送するステップ」「識別するステップ」「転送するステップ」に置き換えた発明である。
　本願発明１２−１４は，本願発明１１を減縮した発明である。
　本願発明１５は，本願発明１に対応するプロセッサの発明である。
　本願発明１６−２０は，本願発明１５を減縮した発明である。
第４　引用文献，引用発明等
１．引用文献１
　本願の優先日前に既に頒布又は電気通信回線を通じて公衆に利用可能となり，原審拒絶理由で引用された文献である，米国特許出願公開第２００６／０２５９７４０号明細書（以下，「引用文献１」という。）には，関連する図面と共に次の事項が記載されている。（当審注：下線は，参考のため当審が付与した。以下同様。）
Ａ．「[0053] FIG. 10 illustrates another example fetch packet according to this invention. The fetch packet of FIG. 10 includes header 1001 and seven instruction slots 1010 , 1020 , 1030 , 1040 , 1050 , 1060 and 1070 . Four of these instruction slots are divided into two instructions each. Instruction slot 1010 includes instructions I 0 1011 and I 1 1012 . Instruction slot 1020 includes instruction I 2 . Instruction slot 1030 includes instructions I 3 1031  and I 4 1032 . Instruction slot 1040 includes instruction I 5 . Instruction slot 1050 includes instructions I 6 1051 and I 7 1052 . Instruction slot 1060 includes instructions I 8 1061 and I 9 1062 . Instruction slot 1070 includes instruction I 10 . 
[0054] FIG. 11 illustrates header 1001 illustrated in FIG. 10 . Header 1001 includes head code 1110 , which must permit header 1001 to be uniquely identified. Header 1001 includes d bits field 1120 . The d bit field 1120 includes seven bits 6 to 0 . 
Each bit within the d bit field 1120 indicates whether the corresponding instruction slot 1010 , 1020 , 1030 , 1040 , 1050 and 1060 is decoded as one normal length instruction or as a pair of half-length instructions. 
（当審訳：[0053］図１０はこの発明によるもう一つのフェッチパケットを説明する。図１０のフェッチパケットはヘッダ１００１と７つの命令スロット１０１０，１０２０，１０３０，１０４０，１０５０，１０６０と１０７０を含みます。これら命令スロットの４つはそれぞれ２つの命令に分けられます。命令スロット１０１０は命令Ｉ０１０１１とＩ１１０１２を含みます。命令スロット１０２０は命令Ｉ２を含みます。命令スロット１０３０は命令Ｉ３１０３１とＩ４１０３２を含みます。命令スロット１０４０は命令Ｉ５を含みます。命令スロット１０５０は命令Ｉ６１０５１とＩ７１０５２を含みます。命令スロット１０６０は命令Ｉ８１０６１とＩ９１０６２を含みます。命令スロット１０７０は命令Ｉ１０を含みます。
[0054]図１１は図１０で説明したヘッダ１００１を説明する。ヘッダ１００１はヘッダ１００１が独自に識別されるのを許さなくてはならないヘッドコード１１１０を含みます。ヘッダ１００１はｄビットフィールド１１２０を含みます。ｄビットフィールド１１２０は７ビットの６から０を含みます。
ｄビットフィールドの中のそれぞれのビットは対応する命令スロット１０１０，１０２０，１０３０，１０４０，１０５０と１０６０が一対の半分の長さの命令としてか，又は，一つの通常の長さの命令として復号されたかどうかを示している。
Ｂ．「[0055]These half-length instructions must be coded to determine execute packets and the data path to execute the instruction. In one embodiment, half-length instructions also include the p and s bits like normal length instructions as described in conjunction with FIG. 4. These bits are decoded in the same manner as previously described except that the p and s bits of the first instruction in a pair of half-length instructions in an instruction slot are located in a different position within the instruction slot. In the preferred embodiment normal length instructions are 32 bits and half-length instructions are 16 bits. Including p bits and s bits within these instructions reduces the number of bits available for operand selection and instruction encoding. FIG. 11 illustrates an alternative embodiment that removes these bits from half-length instructions.  FIG. 11 illustrates p bits field 1130 and s bits field 1140 . The p bits field 1130 includes seven bits 13 to 7. Each bit corresponds to one of instruction slots 1010 to 1060. If the corresponding bit within d bit field 1120 indicates half-length instructions, then a corresponding bit within p bit field 1130 indicates the execute packet for the pair of instructions within the instruction slot. Similarly, s bit field 1140 includes seven bits 20 to 14. If the corresponding bit within d bit field 1120 indicates half-length instructions, then a corresponding bit within s bit field 1140 indicates the data path for the pair of instructions within the instruction slot. This alternative coding requires that 
the two half-length instructions within a single instruction slot be included in the same execute packet and execute in the same data path.
（当審訳：[0055]半分の長さの命令は命令を実行するためのパケットやデータパスを決定するために符号化されているに違いない。一つの具体例では，図４と関連して記述されるように通常の長さの命令のようにｐやｓビットをもまた含みます。これらのビットは命令スロットの中の異なる位置に備えられた命令スロットにある一対の半分の長さの命令にある最初の命令のｐとｓビットを除いて，以前に記述されたのと同じ方法で復号化される。望ましい具体例では通常の長さの命令は３２ビットである，そして半分の長さの命令は１６ビットである。これらの命令の中にｐビットやｓビットを含めることはオペランド選択や命令符号化のための利用可能なビット数を減らします。図１１は半分の長さの命令からこれらのビットを取り除く他の具体例を例証します。図１１はｐビットフィールド１１３０とｓビットフィールド１１４０を例証します。ｐビットフィールドは７つのビット１３から７を含みます。それぞれのビットは命令スロット１０１０から１０６０に対応します。もしｄビットフィールド１１２０の中にある対応するビットが半分の長さの命令を示すなら，ｐビットフィールド１１３０の中にある対応するビットは命令スロットの中にある一対の命令のための実行パケットを示します。同様に，ｓビットフィールド１１４０は７つのビット２０から１４を含みます。もしｄビットフィールド１１２０の中にある対応するビットが半分の長さの命令を示すなら，ｓビット１１４０の中にある対応するビットは命令スロットの中にある一つの命令のデータパスを示します。この代わりの符号化は
単一の命令スロットの中にある２つの半分の長さの命令は同じ実行パケットに含まれて同じデータパスで実行する。
Ｃ．「[0056] 
FIG. 12 illustrates part of digital signal processor integrated circuit 200 of  FIG. 2 showing how the instructions of this invention can be decoded
A fetch packet of 8 consecutive instructions comes from program fetch unit 10
Two consecutive fetch packets are stored in corresponding instruction buffers 1210 , 1211 , 1212 , 1213 , 1214 , 1215 , 1216 and 1217 for one fetch packet and corresponding instruction buffers 1230 , 1231 , 1232 , 1233 , 1234 , 1235 , 1236 and 1237 for the other fetch packet
Decoder 1220 compares the instruction stored in instruction buffer 1210 to detect a unique head code within this instruction buffer
These may correspond to the normal length/half-length indicator of d bit field 1120
（当審訳：[0056]
図１２はこの発明の命令がどのように復号できるかを示した図２のデジタル信号プロセッサ集積回路２００を例証します
８連続した命令のフェッチパケットはフェッチユニット１０から来ます
２連続したフェッチパケットは一つのフェッチパケットに対応する命令バッファ１２１０，１２１１，１２１２，１２１３，１２１４，１２１５，１２１６と１２１７に格納され，そして他のフェッチパケットに命令バッファ１２３０，１２３１，１２３２，１２３３，１２３４，１２３５，１２３６と１２３７が対応する
復号器１２２０はこの命令バッファの中から検出する特有のヘッドコードと命令バッファに格納された命令とを比較する
これらはｄビットフィールド１１２０の通常の長さ／半分の長さの指標と対応させても良い
２．引用文献２
（１）本願の優先日前に既に頒布又は電気通信回線を通じて公衆に利用可能となり，原審拒絶理由で引用された文献である，特開平１０−２２２３６８号公報（以下，「引用文献２」という。）には，関連する図面と共に次の事項が記載されている。
Ｄ．「【００４１】命令セットとレジスタ
図２は，図１に示したＶＬＩＷマイクロプロセッサで用いられる命令フォーマットを示す説明図
【００４２】
２副命令のフォーマット１０１にはフィールド１０３とフィールド１０４からなるフォーマットフィールド
１演算命令のフォーマット１０２にはフィールド１０３とフィールド１０４からなるフォーマットフィールド
【００４３】
図３は，図２に示したフィールド１０３と１０４からなるフォーマットフィールド（ＦＭ）の詳細を示す説明図
ＦＭ＝００の場合，この命令は２演算命令であり
デコード直後のクロックサイクルで並列に実行
【００４４】フォーマットフィールドの値がＦＭ＝０１の場合，この命令は２演算命令であり，演算フィールド１０６で指示されたoperation_0 の演算がデコード直後のクロックサイクルに実行され，演算フィールド１０７で指示されたoperation_1 の演算がoperation_0 の演算に対して１クロックサイクル遅れて実行される。
【００４５】フォーマットフィールドの値がＦＭ＝１０の場合，この命令は２演算命令であり，演算フィールド１０７で指示されたoperation_1 の演算がデコード直後のクロックサイクルに実行され，演算フィールド１０６で指示されたoperation_0 の演算がoperation_1 の演算に対して１クロックサイクル遅れて実行される。
【００４６】
ＦＭ＝１１の場合，この命令は１演算命令であり
演算フィールドで指示された１つの演算がデコード直後のクロックサイクルで実行
（２）引用文献２に記載された事項
　上記Ｄの記載から，引用文献２には以下の技術的事項が記載されているといえる。
「ＶＬＩＷマイクロプロセッサで用いられる命令フォーマットにおいて，１演算命令か，２演算命令かを示すフォーマットフィールド（１０３，１０４）を含み，フォーマットフィールド（ＦＭ＝００）が２演算命令を示すの場合，２つの演算がデコード直後のクロックサイクルで並列に実行され，フォーマットフィールド（ＦＭ＝１１）が１演算命令を示す場合，複数の演算の１つの演算がデコード直後のクロックサイクルで実行される」
３．引用文献３
　本願の優先日前に既に頒布又は電気通信回線を通じて公衆に利用可能となり，原審拒絶理由で引用された文献である，特表２００２−５３３８１５号公報（以下，「引用文献３」という。）には，関連する図面と共に次の事項が記載されている。
Ｅ．「【００１１】
  図１Ｂは，本発明によるManArrayスケーラブル命令セット・フォーマット１０と，１２Ａ及び１２Ｂと，１４Ａ，１４Ｂ，及び１４Ｃと，１６Ａ，１６Ｂ，１６Ｃ，１６Ｄ及び１６Ｅとを示す。図１Ｂにおいて，階層型ビットフィールド１１，１３．１５及び１７は，以下の通りである。
 【００１２】
  ・１６ビット命令（１０），１ビットフィールド（１１）
  ・
３２ビット命令（１２Ａ及び１２Ｂ），２ビットフィールド（１３）
  ・４８ビット命令（１４Ａ，１４Ｂ及び１４Ｃ），３ビットフィールド（１５）
  ・
６４ビット命令（１６Ａ，１６Ｂ，１６Ｃ，１６Ｄ及び１６Ｅ），４ビットフィールド（１７）
  階層型ビットフィールドは，命令フォーマット及び命令フォーマットの混合を定義し，命令の機能性に関する追加の情報を搬送する。これらは，単にタグフィールドではなく，各既存フォーマット内の基本命令タイプのオペコードの一部として使用される。例えば，現在のところ好ましい実施の形態では，１６ビット命令セットアーキテクチャで使用される，命令フォーマット１０中の単一ビットフィールド１１は，２つのタイプの命令，即ち，間接超長命令語（ｉＶＬＩＷ）及び制御命令を含む第１タイプと，算術及びロード／ストア命令を含む第２タイプとの間の区別を示す。
３２ビット命令１２Ａ及び１２Ｂの好ましい実施の形態では，２ビット階層型ビットフィールド１３は，異なるプラグ可能な１群の命令を表すタイプ１命令と，Ａ，Ｂ，Ｃという符号を付けた３つの主要なタイプの命令からなるタイプ２命令との間の区別を示している
プラグ可能な１群の命令の内の１つは，２つの１５ビット命令を，３２ビット命令１２Ａによって許される３０ビットフィールド中にパックすることを含むことが好ましい
 【００１３】
  フル・プロセッサ・アーキテクチャは，プラグ可能タイプ１命令を特定のアプリケーション使用のためのプロセッサの機能を改善するために使用することを可能にするタイプ２命令で定義することができる。タイプによって命令を分割する能力は，非常に有利である。
 【００１４】
  図１Ｂに示す例示的命令１２Ａ及び１２Ｂでは，
２ビット階層型フィールド１３は，２つの命令フォーマット（タイプ１の２つの１５ビット命令フォーマット及びタイプ２の３０ビット命令フォーマット）を識別し，タイプ２の３０ビットフォーマット内の３つの機能グループ化をさらに識別する
６４ビットフォーマットでは
４つの階層ビットがそれぞれ使用され
６０ビットフィールド内にそれぞれ定義される
【００１５】
  １ビット或いは複数ビットがビットフィールド内の特定の配置で示されているが，
階層ビットは，特定の実装に最も適する，ビットフィールド内の別の場所に配置されてもよい
 【００１６】
  図１Ｂでは，追加された単一ビットフィールドであるビット９９が，アレイ制御プロセッサ命令と，処理要素（ＰＥ）のアレイに対する命令とを区別するために，このアーキテクチャの好ましい実施の形態で使用される。特定の命令，例えば分岐命令をアレイ上で実行することができない場合，そのビットはコントローラの状態に固定される。この制御とＰＥ命令との間のこの区別は，特定の命令だけがアレイ処理にアクセスできるようにする，特定の命令タイプ内の特定のビットエンコーディングによって行うこともできる。この実施形態では，シンプレックス命令が制御プロセッサ上で実行されるとき，シンプレックスＰＥ命令は実行中ではない。シンプレックスＰＥ命令が実行中のとき，制御プロセッサ・シンプレックス命令は実行中ではない。シンプレックス命令は，１６ビット，３２ビット，４８ビット又は６４ビットタイプの非ｉＶＬＩＷ命令である。アレイ処理要素ｉＶＬＩＷ設計を有するマージされたアレイコントローラでは，コントローラ命令は，混合命令を区別するために使用されるビット９９を使用して，同じｉＶＬＩＷ中のＰＥ命令と混合することができる。プロセッサ要素のアレイが製品のファミリで使用されない場合，ビット９９は必要ではない。例えば，１６ビット単一プロセッサは，ビット９９なしの図１Ｂのフォーマット１０を使用することができ，全階層内に適合する１６ビットｉＶＬＩＷプロセッサを容易に作成することが可能となるが，それをアレイプロセッサ機能を含むようには決して拡張しない。
（中略）
  【００２２】
  好ましい第１の形式をManArrayアーキテクチャと共に使用するための更なる詳細が，図２Ａ及び図２Ｂに示されている。図２Ａは，どのように３２ビット命令語２０１内の位置で順次実行順序を指定することができるかを示し，図２Ｂは，形式１のコンパクト化命令の例示的グループ化を示す。同様に，図６は，どのようにして，３２ビット命令語６０１内の位置で順次実行順序を指定することができるかを示し，図６Ａは，第２の形式のコンパクト化命令の例示的グループ化を示す。図２Ａの２０１及び図６ではどちらも，それぞれ図示する通り３２ビット命令２０１又は６０１ごとに，
２つの１５ビット命令をパックすることができる。これらのコンパクト化命令が命令セット中に階層式に組み込まれる
（２）引用文献３に記載された事項
　上記Ｅの記載から，引用文献３には以下の技術的事項が記載されているといえる。
「３２ビット命令は２ビットの階層型ビットフィールドを含み，２つの１５ビット命令をパックすることができ，コンパクト化命令が命令セット中に階層式に組み込むことができ，６４ビット命令は４ビットの階層型ビットフィールドを含み，階層型ビットは，命令フォーマット，タイプ，機能グループを識別し，特定の実装に最も適する場所に配置することができる」
４．引用文献４
　本願の優先日前に既に頒布又は電気通信回線を通じて公衆に利用可能とな
り，原審拒絶理由で引用された文献である，特開平３−１４７０２１号公報（以下，「引用文献４」という。）には，関連する図面と共に次の事項が記載されている。
Ｆ．「第１図（Ａ）〜（Ｄ）は本発明方式の命令形式の各実施例を示す。
第１図（Ａ）に示す
第１の形式の大命令語は６４ビット構成で，ビット０〜３のタイプコードＴｙｐｅと，ビット４〜２３，２４〜４３，４４〜６３夫々の形式Ａの３つの命令語よりなる
ビット４４〜６３の形式Ａの命令語は５ビットの命令コードＯＰｃに対応して，オペランド指定部としての５ビットの第１レジスタ指定フィールドＲｃ１，及び５ビットの第２レジスタ指定フィールドＲｃ２，及び５ビットの第３レジスタ指定フィールドＲｃ３とより構成されており，第１レジスタ指定フィールドＲｃ１の指定するレジスタの内容を第２レジスタ指定フィールドＲｃ２の指定するレジスタの内容とを演算して第３レジスタ指定フィールドＲｃ３の指定するレジスタに格納することを指示する。演算の種類は４ビットのタイプコードＴｙｐｅと５ビットの命令コードＯＰａ，ＯＰｂ，ＯＰｃとの組合せによって指定され，これは後述する形式Ｂ，Ｃ，Ｄについても同様である。
第１図（Ｂ）に示す
第２の形式の大命令語は６４ビット構成で，ビット０〜３のタイプコードＴｙｐｅと，ビット４〜２３の形式Ａの命令語と，ビット２４〜６３の形式Ｂの命令語よりなる
第１図（Ｃ）に示す
第３の形式の大命令語は６４ビット構成で，ビット０〜３のタイプコードＴｙｐｅと，ビット４〜２３の形式Ａの命令語と，ビット２４〜６３の形式Ｃの命令語とよりなる
第１図（Ｄ）に示す
第４の形式の大命令語は６４ビット構成で，ビット０〜３のタイプコードＴｙｐｅと，ビット４〜６３の形式Ｄの６０ビットの命令語で構成されている
上記の
形式Ａ〜ＤはタイプコードＴｙｐｅの値によって区別される
（３頁右下４行目〜４頁右下１５行目）
（２）引用文献４に記載された事項
　上記Ｆの記載から，引用文献４には以下の技術的事項が記載されているといえる。
「６４ビットからなる大命令語に，４ビットのタイプコードを含め，タイプコードの値によって，形式Ａ（２０ビット）の３つの命令語によりなる第１の形式と，形式Ａ（２０ビット）と形式Ｂ（４０ビット）の命令語からなる第２の形式と，形式Ａ（２０ビット）と形式Ｃ（４０ビット）からなる第３の形式と，形式Ｄ（６０ビット）の命令からなる第４の形式を区別する。」
５．引用発明
あ．上記Ｃには「FIG. 12 illustrates part of digital signal processor integrated circuit 200 of  FIG. 2 showing how the instructions of this invention can be decoded. （図１２はこの発明の命令がどのように復号できるかを示した図２のデジタル信号プロセッサ集積回路２００を例証します）」の旨が記載されていることから，引用文献１には，“命令を復号（処理）する方法”について，“デジタル信号プロセッサ集積回路”を例証して記載されているといえる。
い．上記Ｃには「A fetch packet of 8 consecutive instructions comes from program fetch unit 10（８連続した命令のフェッチパケットはフェッチユニット１０から来ます）」の旨が記載されていることから，引用文献１には“フェッチユニットから８連続した命令のフェッチパケットが来るステップ”が記載されているといえる。
う．上記Ｃには「Two consecutive fetch packets are stored in corresponding instruction buffers 1210 , 1211 , 1212 , 1213 , 1214 , 1215 , 1216 and 1217 for one fetch packet and corresponding instruction buffers 1230 , 1231 , 1232 , 1233 , 1234 , 1235 , 1236 and 1237 for the other fetch packet.（２連続したフェッチパケットは一つのフェッチパケットに対応する命令バッファ１２１０，１２１１，１２１２，１２１３，１２１４，１２１５，１２１６と１２１７に格納され，そして他のフェッチパケットに命令バッファ１２３０，１２３１，１２３２，１２３３，１２３４，１２３５，１２３６と１２３７が対応する）」の旨が記載されていることから，引用文献１には“フェッチパケットを対応する命令バッファに格納するステップ”が記載されているといえる。
え．上記Ｃには「Decoder 1220 compares the instruction stored in instruction buffer 1210 to detect a unique head code within this instruction buffer.（復号器１２２０はこの命令バッファの中から検出する特有のヘッドコードと命令バッファに格納された命令とを比較する。）」の旨が記載され，同じく上記Ｃには「These may correspond to the normal length/half-length indicator of d bit field 1120 .（これらはｄビットフィールドの通常の長さ／半分の長さの指標と対応させても良い。）」の旨が記載されていることから，復号器がヘッドコードと命令を比較し，ｄビットフィールドの指標と対応させる機能は，復号するステップといえることから，引用文献１には“命令バッファの中から検出するヘッドコードと命令バッファに格納された命令を復号器が比較し，ｄビットフィールド（通常の長さ／半分の長さ）の指標に対応させて，対応する命令を復号するステップ”が記載されているといえる。
お．上記Ａには「Each bit within the d bit field 1120 indicates whether the corresponding instruction slot 1010 , 1020 , 1030 , 1040 , 1050 and 1060 is decoded as one normal length instruction or as a pair of half-length instructions. （ｄビットフィールドの中のそれぞれのビットは対応する命令スロット１０１０，１０２０，１０３０，１０４０，１０５０と１０６０が一対の半分の長さの命令としてか，又は，一つの通常の長さの命令として復号されたかどうかを示している。）」の旨が記載されていることから，引用文献１には“ｄビットフィールドのビットに対応する命令スロットが１対の半分の長さの命令として復号されるか，一つの通常の長さの命令として復号されるかを示すステップ”が記載されているといえる。
か．上記Ｂには「the two half-length instructions within a single instruction slot be included in the same execute packet and execute in the same data path. （単一の命令スロットの中にある２つの半分の長さの命令は同じ実行パケットに含まれて同じデータパスで実行する。）」の旨が記載されていることから，引用文献１には“単一の命令スロットの中にある２つの半分の長さの命令は同じ実行パケットに含まれ同じデータパスで実行するステップ”が記載されているといえる。
き．上記あ．〜か．の検討より，引用文献１には以下の発明（以下，「引用発明」という。）が記載されているといえる。
「命令を復号（処理）する方法であって，
　フェッチユニットから８連続した命令のフェッチパケットが来るステップと，
　フェッチパケットを対応する命令バッファに格納するステップと，
　命令バッファの中から検出するヘッドコードと命令バッファに格納された命令を復号器が比較し，ｄビットフィールド（通常の長さ／半分の長さ）の指標に対応させて，対応する命令を復号するステップと，
　ｄビットフィールドのビットに対応する命令スロットが１対の半分の長さの命令として復号されるか，一つの通常の長さの命令として復号されるかを示すステップと，
　単一の命令スロットの中にある２つの半分の長さの命令は同じ実行パケットに含まれ同じデータパスで実行するステップと，
　を特徴とするデジタル信号プロセッサ集積回路」
第５　対比・判断
１，本願発明１について
（１）対比
　本願発明１と引用発明とを対比すると，次のことがいえる。
ア　引用発明における「命令を復号（処理）する方法」は，処理する方法を含んでいるので，本願発明１の「命令を処理する方法」に相当する。
イ　引用発明の「フェッチユニットから８連続した命令のフェッチパケットが来るステップ」は，８連続した命令のフェッチパケットを受信しているといえるので，本願発明１の「命令を含むパケットを受信するステップ」に相当する。
ウ　引用発明の「復号器が命令バッファの中から検出するヘッドコードと命令バッファに格納された命令を復号器が比較し，ｄビットフィールド（普通の長さ／半分の長さ）の指標に対応させて，対応する命令を復号するステップ」と本願発明１の「前記命令に含まれる解析インジケータに基づいて，前記命令が第1のサブパケットを含むかどうかを決定するために前記命令を復号するステップ」とを対比すると，
　引用発明の「ｄビットフィールド」は命令スロットの命令が「一つの通常の長さの命令」であるか「一対の半分の長さの命令」であるかを示す指標となっていることから，本願発明１の「解析インジケータ」に対応している。また，引用発明の「ｄビットフィールド」が「一対の半分の長さの命令」を示すことは，本願発明１の「第１のサブパケット」を示すことに対応することから，両者は後記する点で相違するものの“解析インジケータに基づいて，前記命令がサブパケットを含むかどうかを決定するために前記命令を復号するステップ”の点で一致する。
エ．引用発明の「ｄビットフィールドのビットに対応する命令スロットが１対の半分の長さの命令として復号されるか，一つの通常の長さの命令として復号されるかを示すステップ」と本願発明１の「前記第１のサブパケットが複数のサブ命令を含み，前記命令が前記第１のサブパケットを含む場合，前記命令が第１のサブ命令および第２のサブ命令を含み」とを対比すると，
　引用発明の「一対の半分の長さの命令」として復号されることは，本願発明１の「命令が第１のサブ命令および第２のサブ命令」を含むことに相当し，「複数のサブ命令を含む」といえるので，両者に実質的な差異はない。
オ．引用発明の「単一の命令スロットの中にある２つの半分の長さの命令は同じ実行パケットに含まれ同じデータパスで実行するステップ」と本願発明１の「前記命令が前記サブパケットを含むとの決定に応答して，前記サブ命令の各々を実行するステップ」とを対比すると，
　引用発明の「単一の命令スロットの中にある２つの半分の長さの命令」は本願発明１の「第１のサブ命令および第２のサブ命令」に相当するといえ，ｄビットフィールドの半分の長さを指標するビットに対応する命令を決定し，それに応答して実行しているといえるので，両者は後記する点で相違するものの“前記命令が前記一対のサブ命令を含むとの決定に応答して，前記サブ命令を実行するステップ”という点で一致する。
カ．上記ア．〜オ．の検討より，本願発明１と引用発明とは，以下の点で一致し，また，以下の点で相違する。
＜一致点＞
「命令を処理する方法であって，
　前記方法が，
　命令を含むパケットを受信するステップと，
　解析インジケータに基づいて，前記命令が第１のサブパケットを含むかどうかを決定するために前記命令を復号するステップとを含み，前記第１のサブパケットは複数のサブ命令を含み，前記命令が前記第１のサブパケットを含む場合，前記命令が第１のサブ命令および第２のサブ命令を含み，
　前記方法が，
　前記命令が前記第１のサブパケットを含むとの決定に応答して，前記サブ命令を実行するステップを含む方法。」
＜相違点１＞
　「解析インジケータ」に関し，本願発明１では「前記命令に含まれる解析インジケータ」と特定しているのに対し，引用発明の「d bit」（解析インジケータ）は「instruction slot」（命令スロット）に隣接する「header」に含まれるものの，命令に含まれるとは特定されていない点。
＜相違点２＞
　本願発明１では「前記第１のサブ命令が第１のサブ・サブパケットを含む場合，前記第１のサブ・サブパケットが複数のサブ・サブ命令を含み」（以下，この構成を「サブサブパケットの構成」という。）と特定されているのに対し，引用発明ではそのように特定されていない点。
＜相違点３＞
　本願発明１では，サブパケットを含むとの決定に応答して「サブ命令の各々を実行」するのに対して，引用発明の「２つの半分の長さの命令」は「同じ実行パケット」に含まれ「同じデータパス」で実行されていることから，「２つの半分の長さの命令」を一緒に実行（順次実行）しているものの，「各々を実行」していると特定されていない点。
（２）相違点２について当審の判断
　引用文献２（上記Ｄ参照）には，ＶＬＩＷマイクロプロセッサで用いられる命令フォーマットにおいて，１演算命令か，２演算命令かを示すフォーマットフィールド（１０３，１０４）を含み，フォーマットフィールド（ＦＭ＝００）が２演算命令を示す場合，２つの演算がデコード直後のクロックサイクルで並列に実行され，フォーマットフィールド（ＦＭ＝１１）が１演算命令を示す場合，複数の演算の１つの演算がデコード直後のクロックサイクルで実行されることが記載されていることから，相違点１に係る構成のように命令フォーマットにフォーマットフィールド（解析インジケータに相当）を含めることや，相違点３に係る構成のようにフォーマットフィールドの値に基づいて，演算命令の各々を実行させることが記載されているものの，相違点２に係る構成のようにサブサブパケットの構成が記載されているとはいえない。
　引用文献３（図１Ｂ，上記Ｅ参照）には，３２ビット命令は２ビットの階層型ビットフィールドを含み，２つの１５ビット命令をパックすることができ，コンパクト化命令が命令セット中に階層式に組み込むことができ，６４ビット命令は４ビットの階層型ビットフィールドを含み，階層型ビットは，命令フォーマット，タイプ，機能グループを識別し，特定の実装に最も適する場所に配置することができることが記載されていることから，６４ビット命令は４ビットの階層型ビットにより，当該命令に含まれる命令フォーマット，タイプ，グループを全てを識別していることから，引用文献３の階層型ビットは２階層について記載されているものの，サブサブパケットの構成のように３階層の構成については記載されていない。
　仮に，６４ビット命令に対して，３２ビット命令をサブ命令とし，１５ビット命令をパックした命令セットは，サブサブパケットに対応し，１５ビット命令はサブサブ命令に対応すると解せるとしても，階層型ビットを３階層に設けることは，復号する段階が階層分増えるだけ処理負担も増えることとなり，引用文献３において３階層とする動機付けがあるとはいえない。
　引用文献４（上記Ｆ参照）には，６４ビットからなる大命令語に，４ビットのタイプコードを含め，タイプコード値によって，形式Ａ（２０ビット）の３つの命令語によりなる第１の形式と，形式Ａ（２０ビット）と形式Ｂ（４０ビット）の命令語からなる第２の形式と，形式Ａ（２０ビット）と形式Ｃ（４０ビット）からなる第３の形式と，形式Ｄ（６０ビット）の命令からなる第４の形式を区別することが記載されているものの，サブサブパケットのように３階層の構成が記載されているとはいえない。
　また，引用発明の「header」に引用文献３の階層型ビットフィールドや引用文献４のタイプコードを適用してサブサブパケットの構成のように３階層の命令に構成させる動機付けは認められない。
　そうすると，本願発明１は，当業者といえども，引用発明及び引用文献２〜４に記載された技術的事項に基づいて容易には発明できたものとはいえない。
２．本願発明２−１０
　本願発明２−１０は，本願発明１を減縮した発明であり，本願発明１におけるサブサブパケットに係る構成を備えるものであるから，本願発明１と同様の理由により，当業者であっても，引用発明及び引用文献２〜４に記載された技術的事項に基づいて容易には発明できたものとはいえない。
３．本願発明１１
　本願発明１１は，本願発明１の「受信するステップ」「復号するステップ」「実行するステップ」をそれぞれ「転送するステップ」「識別するステップ」「転送するステップ」に置き換えた発明であるが，本願発明１１もサブサブパケットに係る構成を備えるものであるから，本願発明１と同様の理由により，当業者であっても，引用発明及び引用文献２〜４に記載された技術的事項に基づいて容易には発明できたものとはいえない。
４．本願発明１２−１４
　本願発明１２−１４は，本願発明１１を減縮した発明であり，本願発明１におけるサブサブパケットに係る構成を備えるものであるから，本願発明１と同様の理由により，当業者であっても，引用発明及び引用文献２〜４に記載された技術的事項に基づいて容易には発明できたものとはいえない。
５．本願発明１５−２０
　本願発明１５は，本願発明１に対応するプロセッサの発明であり，本願発明１６−２０は，本願発明１５を減縮した発明である。そのため，本願発明１におけるサブサブパケットに係る構成を備えるものであるから，本願発明１と同様の理由により，当業者であっても，引用発明及び引用文献２〜４に記載された技術的事項に基づいて容易には発明できたものとはいえない。
第６　原査定について
１．理由１（進歩性）について
　本願発明１−２０は相違点２に係る構成である「サブサブパケットの構成」を有するものとなっており，当業者であっても，拒絶査定において引用された引用文献１〜４に基づいて，容易に発明できたものとはいえない。したがって，原査定の理由１を維持することはできない。
２．理由２（明確性）及び理由３（サポート要件）について
　審判請求時の補正より，理由２または理由３の対象となった請求項１２および請求項２１が削除された。これにより，原査定の理由２および理由３を維持することはできない。
第７　むすび
　本願発明１−２０は，引用発明及び引用文献２〜４に記載されて技術的事項に基づいて容易には発明できたものではない。したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。