(57)【要約】      （修正有）【課題】欠陥を形成した後の電極形成に伴う熱処理等においても、欠陥密度が低くならず、スイッチング時のエネルギー損失が低減できる製造方法を提供する。【解決手段】両面に電極を有する半導体デバイスの製造方法が、対向する第１および第２の主面を有する半導体基板を準備する工程と、半導体基板の、第１の主面側にｐｎ接合を形成する工程と、半導体基板の、第１および第２の主面上に、それぞれ電極を形成する工程と、電極の形成後に、第１または第２の主面側から荷電粒子線を照射して欠陥を導入する欠陥導入工程と、第１の主面側から熱線を照射し、ｐｎ接合近傍の欠陥を選択的に回復させて欠陥密度を減少させるアニール工程と、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
両面に電極を有する半導体デバイスの製造方法であって、
対向する第１および第２の主面を有する半導体基板を準備する工程と、
半導体基板の、第１の主面側にｐｎ接合を形成する工程と、
半導体基板の、第１および第２の主面上に、それぞれ電極を形成する工程と、
電極の形成後に、第１または第２の主面側から荷電粒子線を照射して欠陥を導入する欠陥導入工程と、
第１の主面側から熱線を照射し、ｐｎ接合近傍の欠陥を選択的に回復させて欠陥密度を減少させるアニール工程と、を含むことを特徴とする半導体デバイスの製造方法。
【請求項２】
両面に電極を有する半導体デバイスの製造方法であって、
対向する第１および第２の主面を有する半導体基板を準備する工程と、
半導体基板の、第１および第２の主面側にそれぞれｐｎ接合を形成し、２つのｐｎ接合に挟まれた領域をドリフト領域とする工程と、
半導体基板の、第１および第２の主面上に、それぞれ電極を形成する工程と、
電極の形成後に、第１または第２の主面側から荷電粒子線を照射して、半導体基板全体に欠陥を導入する欠陥導入工程と、
第１の主面側および第２の主面側からそれぞれ熱線を照射し、それぞれのｐｎ接合近傍の欠陥を選択的に回復させて、ｐｎ接合近傍の欠陥密度をドリフト領域の欠陥密度より減少させるアニール工程と、を含むことを特徴とする半導体デバイスの製造方法。
【請求項３】
上記アニール工程は、上記熱線が照射された半導体基板の主面の温度が、４００℃以上６００℃以下の温度に、１０ｍｓｅｃ以上１００ｍｓｅｃ以下の時間保持されて行われることを特徴とする請求項１または２に記載の半導体デバイスの製造方法。
【請求項４】
上記欠陥導入工程は、第１および第２の主面の間で、欠陥密度が略一定となるように欠陥を導入する工程である請求項１または２に記載の半導体デバイスの製造方法。
【請求項５】
上記半導体デバイスが、縦型バイポーラ半導体デバイスである請求項１〜４のいずれかに記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関し、特に縦型バイポーラ半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
縦型バイポーラ半導体デバイスは、第１主面から第２主面に、もしくはその逆方向に電流を流すことを特徴としたスイッチングデバイスである。このバイポーラ半導体デバイスにおいて、使用時の発熱を抑制するにはエネルギー損失を低減しなければならない。このエネルギー損失の低減には、デバイスを構成するウエハ中の少数キャリアライフタイム（再結合寿命）を制御することが必要である。
【０００３】
少数キャリアライフタイムを制御する方法として、例えば、シリコン基板に電子線照射を行って格子欠陥を生じさせた後、レーザーを照射する第１主面と反対側の第２主面を冷却しながらレーザーアニール処理を行い、欠陥分布をウエハの厚み方向で制御し、少数キャリアのライフタイムをウエハの厚み方向で制御する方法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２２６４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、この方法では、第１に、電子線照射とレーザーアニール処理により、ウエハの厚み方向に所定の分布を有する欠陥を形成した後に電極形成を行う。このため、電極を形成するウエハ面の清浄化処理、安定した電極膜の膜質を得るためのプリヒート処理、電極膜の成膜時の加熱処理、更には電極形成後の熱処理等により欠陥が回復し、ウエハ全体で欠陥密度が低くなり、スイッチング時のエネルギー損失が低減できないという問題があった。
【０００６】
また、第２に、第１または第２の主面を冷却するには、他方の主面を、静電チャック方式や真空吸着方式により冷却されたウエハステージに十分に吸着させなければならない。このため、ウエハステージ上の異物が第１主面や第２主面に吸着し、電極に傷をつけたり、ボンディング不良の原因となるという問題があった。
【０００７】
そこで、本発明は、このような欠陥の回復や電極等の損傷を防止しながら、第１主面と第２主面の近傍においてライフタイムが長く、第１主面と第２主面との中央近傍においてライフタイムが短くなるように、欠陥密度を制御するための半導体デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、両面に電極を有する半導体デバイスの製造方法であって、対向する第１および第２の主面を有する半導体基板を準備する工程と、半導体基板の、第１の主面側にｐｎ接合を形成する工程と、半導体基板の、第１および第２の主面上に、それぞれ電極を形成する工程と、電極の形成後に、第１または第２の主面側から荷電粒子線を照射して欠陥を導入する欠陥導入工程と、第１の主面側から熱線を照射し、ｐｎ接合近傍の欠陥を選択的に回復させて欠陥密度を減少させるアニール工程と、を含むことを特徴とする半導体デバイスの製造方法である。
【０００９】
また、本発明は、両面に電極を有する半導体デバイスの製造方法であって、対向する第１および第２の主面を有する半導体基板を準備する工程と、半導体基板の、第１および第２の主面側にそれぞれｐｎ接合を形成し、２つのｐｎ接合に挟まれた領域をドリフト領域とする工程と、半導体基板の、第１および第２の主面上に、それぞれ電極を形成する工程と、電極の形成後に、第１または第２の主面側から荷電粒子線を照射して、半導体基板全体に欠陥を導入する欠陥導入工程と、第１の主面側および第２の主面側からそれぞれ熱線を照射し、それぞれのｐｎ接合近傍の欠陥を選択的に回復させて、ｐｎ接合近傍の欠陥密度をドリフト領域の欠陥密度より減少させるアニール工程と、を含むことを特徴とする半導体デバイスの製造方法でもある。
【発明の効果】
【００１０】
本発明にかかる半導体デバイスの製造方法では、電極等の損傷を防止しつつ、第１主面および第２主面近傍の欠陥のみを選択的に回復させ、所望の欠陥密度分布を有する半導体デバイスの製造が可能となる。
【００１１】
特に、第１主面、第２主面近傍の欠陥を回復させることにより、逆バイアスが印加された場合の漏れ電流を抑制できるとともに、第１主面と第２主面の中央近傍の欠陥は回復しないため、スイッチング時の損失を抑制することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態にかかるＩＧＢＴの断面図である。
【図２】本発明の実施の形態にかかるＩＧＢＴの製造工程を示すフロー図である。
【図３】本発明の実施の形態にかかるＩＧＢＴのライフタイム制御工程の断面図である。
【図４】本発明の実施の形態にかかるＩＧＢＴの、フラッシュアニールの加熱温度と、エネルギー損失、漏れ電流との関係である。
【発明を実施するための形態】
【００１３】
図１は、全体が１００で表される、本発明の実施の形態にかかるトレンチ構造のＩＧＢＴ（Insulated Gate Bipolar Transistor）の断面図である。また、図２は、ＩＧＢＴ１００の製造工程のフロー図である。
【００１４】
ＩＧＢＴ１００の製造方法では、まず、第１主面（図１では上側の面）側の製造工程を行う。ＦＺウエハ等のｎ型シリコンウエハの第１主面にボロンやリン、砒素などの不純物注入とそれらの活性化アニールを順次行い、ｐ−領域１１、ｐ＋領域１、およびｎ＋領域２を形成する。次に、トレンチエッチングを行い、ゲート酸化膜３の形成した後、ポリシリコンを埋め込みゲート領域４を形成する。ことによりｐｎ接合（ｐ−領域１１／ｎ＋領域２）を含むトランジスタ部２０が形成される（工程Ｓ１）。
【００１５】
次に、各電極間を絶縁するためのシリコン酸化膜パターン５を形成した後、セル部では、デバイスに流れる電流を外部に取り出す端子とデバイスとを接続するための、例えばアルミニウムからなる第１主面電極１２を形成する（工程Ｓ２）。以上で、第１主面側の製造工程が完了する。
【００１６】
続いて、第２主面（図１では下側の面）側の製造工程を行う。まず、デバイスのオン抵抗を低減するために、第２主面から所望の厚みまでシリコンウエハを研磨する。この研磨加工後のシリコンウエハ厚みはＩＧＢＴに要求される耐圧によって異なり、一般には７０〜２００μｍ程度である。
【００１７】
次に、ＣＭＰ、ウエットエッチング、ドライエッチング等を用いて、研磨加工時の機械的ダメージ層（アモルファス層や高密度欠陥層）を除去する。
【００１８】
次に、例えばリン、砒素などのｎ型不純物の注入によりｎ型バッファ層１３を形成する。続いて、ｎ型バッファ層１３より浅い領域に、例えばボロン、ＢＦ２などのｐ型不純物の注入によりｐ型コレクタ層１４を形成する。ｎ型不純物およびｐ型不純物の活性化は、１つのアニール工程で行われる（工程Ｓ３）。
【００１９】
次に、第２主面側でもデバイスに流れる電流を外部に取り出す端子とデバイスとを接続するための、例えばアルミニウムからなる第２主面電極１５を形成する。以上の工程で第２主面側の製造工程が完了する。第１主面側のトランジスタ部２０と第２主面側のｐｎ接合部３０（ｐ型コレクタ層１４／ｎ型バッファ層１３）に挟まれる領域は、ｎ型ドリフト層１０となる（Ｓ４）。
【００２０】
ＩＧＢＴ１００の製造方法では、続いて、ライフタイムの制御工程が行われる。図３は、ライフタイムの制御工程の各工程における断面図である。図３中、図１と同一符号は、同一または相当箇所を示す。
【００２１】
ライフタイムの制御工程では、まず、図３（ａ）に示すように、ＩＧＢＴ１００の第１主面側から、例えば３ＭｅＶの電界により加速された電子線３１を照射する（工程Ｓ５）。この電子線照射により、ウエハの厚み方向（縦方向）全体に、例えば格子欠陥のような欠陥３２が均一に誘起される。図３（ａ）の右側のグラフは、ウエハの厚み方向の欠陥密度分布を示す。この欠陥がキャリア再結合中心となり、少数キャリアのライフタイムキラーとなるため、欠陥の密度が高い領域は低い領域に比較して少数キャリアの密度が低くなる。電子線３１の代わりに、プロトン等の他の荷電粒子線を用いても構わない。
【００２２】
ＩＧＢＴにおいても高周波動作が要求される場合は、デバイスの大部分を占めるｎ型ドリフト層１０の少数キャリア密度が低い方がスイッチング時のエネルギー損失を抑制できる。このため、ｎ型ドリフト層１０での欠陥密度の制御が重要となる。
【００２３】
また、ｐｎ接合（トランジスタ部２０、ｐｎ接合部３０双方を含む）に存在する欠陥はキャリア発生中心となるため、ｐｎ接合に逆バイアスを印加した場合、漏れ電流が増加し、エネルギー損失が増加したり、耐圧が低下したりする。このため、ｐｎ接合（トランジスタ部２０、ｐｎ接合部３０）の欠陥密度は低く制御することが重要となる。
【００２４】
次に、ウエハの厚み方向にこのような欠陥密度分布を得るために、図３（ｂ）に示すように、第１主面側からフラッシュランプ３３により熱線３４を照射し、例えば、５００℃、１００ｍｓｅｃのフラッシュアニール処理を行う（工程Ｓ６）。これにより、第１主面から約１０μｍの深さまでを選択的に加熱することが可能となり、その領域の欠陥が回復する。図３（ｂ）の右図は、フラッシュアニール処理後のウエハの厚み方向の欠陥密度分布を示す。トランジスタ部３０の欠陥が回復していることがわかる。
【００２５】
このフラッシュアニール処理時には、例えば真空装置におけるベント時の気流のようなステージ上でウエハが移動する気流が発生しないため、強い力でステージにウエハを吸着する必要は無く、ウエハをステージに置くだけで良い。このため、第２主面側の電極１５等に異物が付着したり傷がついたりすることは無い。
【００２６】
次に、図３（ｃ）に示すように、同様のフラッシュアニール処理を第２主面側から行う。これにより、第２主面より約１０μｍの深さまでを選択的に加熱することが可能となり、その領域の欠陥が回復する。図３（ｃ）の右図は、フラッシュアニール処理後のウエハの厚み方向の欠陥密度分布を示す。このフラッシュアニール処理によりｐｎ接合部３０の欠陥が回復していることがわかる。この２度目のフラッシュアニール処理時も１度目と同様に、ウエハをステージに置くだけで良く、第１主面側の電極１２等に異物が付着したり傷がついたりすることは無い。
【００２７】
最終的には、図３（ｃ）の右図に示すように、第１主面と第２主面から、それぞれ約１０μｍの、トランジスタ部２０、ｐｎ接合部３０を含む領域での欠陥密度は低くなり、一方でｎ型ドリフト層１０の領域の欠陥密度は高くなる。
【００２８】
図４は、加熱時間１００ｍｓｅｃ、加熱温度（熱線が照射された主面の温度）を３００℃から６５０℃まで５０度間隔で変化させてフラッシュアニール処理したＩＧＢＴの、スイッチング時のエネルギー損失（丸印で表示）と、逆バイアス印加時の漏れ電流（三角印で表示）の測定結果を示す。なお、実験は、更に、フラッシュアニール処理の加熱時間を５ｍｓｅｃから１００ｍｓｅｃの間で変化させて行った。
【００２９】
フラッシュアニール処理の加熱温度が４００℃から６００℃の範囲では、加熱時間１０ｍｓｅｃ以上１００ｍｓｅｃ以下の熱処理を行うことにより、第１主面および第２主面近傍の欠陥のみを選択的に回復させて漏れ電流を低減できる。また、第１主面と第２主面の中央近傍のｎ型ドリフト層の欠陥は回復しないため、スイッチング時の損失を抑制できる。
【００３０】
これに対して、フラッシュアニール処理を３５０℃で行った場合、加熱時間を長くすれば、トランジスタ部２０やｐｎ接合部３０のｐｎ接合での漏れ電流を抑制できる程度まで第１主面および第２主面の近傍の欠陥密度を低減できる。しかしながら、同時に、ｎ型ドリフト層１０の欠陥密度も低下し、ｎ型ドリフト層１０において、所望の欠陥密度分布が得られない。これは、加熱時間を１０ｍｓｅｃまで短くした場合も同様である。加熱時間を更に短く、例えば５ｍｓｅｃにした場合には、加熱温度を高くしても、全領域において所望の欠陥密度は得られない。
【００３１】
一方、フラッシュアニール処理を６５０℃で行った場合、電極材料であるアルミニウムが部分的に溶融し、隣り合う電極パターン間で短絡が発生した。また、加熱される領域が深くなるため、ｎ型ドリフト層１０の欠陥密度の低下に起因すると思われるエネルギー損失の増加が見られた。
【００３２】
以上のように、本実施の形態にかかるＩＧＢＴの製造方法を用いることにより、第１主面や第２主面を吸着する必要がなくなり、電極等の損傷を防止しつつ、第１主面および第２主面近傍の欠陥のみを選択的に回復させ、所望の欠陥密度分布を有する半導体デバイスを得ることができる。
【００３３】
また、第１主面、第２主面近傍（特にｐｎ接合）の欠陥を回復させることにより、逆バイアスが印加された場合の漏れ電流を抑制できる。
【００３４】
更に、第１主面と第２主面の中央近傍（特に、ｎ型ドリフト層）の欠陥は回復しないため、スイッチング時の損失を抑制することが可能となる。
【００３５】
本発明の実施の形態では、トレンチ構造のＩＧＢＴを例に説明したが、プレーナ構造のＩＧＢＴにも適用できる。また、縦型ＦＥＴのような他の縦型トランジスタにも、本願発明を適用することができる。更に、ｐ型領域とｎ型領域をそれぞれ反対の導電型とすることも可能である。
【符号の説明】
【００３６】
１  ｐ＋領域、２  ｎ＋領域、３  ゲート酸化膜、４  ゲート領域、５  シリコン酸化膜パターン、１０  ｎ型ドリフト層、１１  ｐ−領域、１２  第１主面電極、１３  ｎ型バッファ層、１４  ｐ型コレクタ層、１５  第２主面電極、３１  電子線、３２  欠陥、３３  フラッシュランプ、３４  熱線、１００  ＩＧＢＴ。
【図１】
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【図２】
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【図３】
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【図４】
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