(57)【要約】【課題】伝送線路の実装面積を小さくし、インピーダンスの不整合を抑制し、遅延誤差の累積を抑制する。【解決手段】一端が入力時間信号に接続される第１の抵抗と、一端が前記第１の抵抗の他端に接続され、他端が開放され、前記第１の抵抗の値と同じインピーダンスの値を有する第１の伝送線路と、入力の一端が前記第１の抵抗と前記第１の伝送線路との接続点に接続され、入力の他端が第１の参照電圧に接続される第１の比較器と、一端が前記第１の比較器の出力に接続される第２の抵抗と、一端が前記第２の抵抗の他端に接続され、他端が開放され、前記第２の抵抗の値と同じインピーダンスの値を有する第２の伝送線路と、一方の入力が前記第２の抵抗と前記第２の伝送線路との接続点に接続され、他方の入力が第２の参照電圧に接続される第２の比較器とを備える。【選択図】図１
2011023925.tif 000002
【特許請求の範囲】
【請求項１】
一端が入力時間信号に接続される第１の抵抗と、
一端が前記第１の抵抗の他端に接続され、他端が開放され、前記第１の抵抗の値と同じインピーダンスの値を有する第１の伝送線路と、
入力の一端が前記第１の抵抗と前記第１の伝送線路との接続点に接続され、入力の他端が第１の参照電圧に接続される第１の比較器と、
一端が前記第１の比較器の出力に接続される第２の抵抗と、
一端が前記第２の抵抗の他端に接続され、他端が開放され、前記第２の抵抗の値と同じインピーダンスの値を有する第２の伝送線路と、
一方の入力が前記第２の抵抗と前記第２の伝送線路との接続点に接続され、他方の入力が第２の参照電圧に接続される第２の比較器とを備える
ことを特徴とするプログラマブル遅延発生回路。
【請求項２】
前記第１の参照電圧と前記第２の参照電圧との調整手段を備える
ことを特徴とする請求項１記載のプログラマブル遅延発生回路。
【請求項３】
前記第１の伝送線路の長さが前記第２の伝送線路の長さの２倍である
ことを特徴とする請求項１記載のプログラマブル遅延発生回路。
【請求項４】
入力時間信号に接続されるバッファアンプと、
一端が前記バッファアンプの出力に接続される抵抗と、
一端が前記抵抗の他端に接続され、他端が開放され、前記抵抗の値と同じインピーダンスの値を有する伝送線路と、
一方の入力が前記抵抗と前記伝送線路との接続点に接続され、他方の入力が参照電圧に接続される比較器と、
前記参照電圧の調整手段とを備える
ことを特徴とするプログラマブル遅延発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＬＳＩテスタやパルス発生器などのタイミング信号の発生に係るプログラマブル遅延発生装置に関し、詳しくは、遅延時間を高精度・高分解能に設定できるプログラマブル遅延発生回路に関するものである。
【背景技術】
【０００２】
図５は従来のプログラマブル遅延発生回路を示した構成図である。
【０００３】
バッファアンプ０７の入力は入力時間信号Ｖｉに接続される。
【０００４】
伝送線路０４の一端はバッファアンプ０７の出力に接続される。スイッチ０１の一端はバッファアンプ０７の出力に接続される。
【０００５】
伝送線路０５の一端は伝送線路０４の他端とスイッチ０１の他端とに接続される。スイッチ０２の一端は伝送線路０４の他端とスイッチ０１の他端とに接続される。
【０００６】
伝送線路０６の一端は伝送線路０５の他端とスイッチ０２の他端とに接続される。スイッチ０３の一端は伝送線路０５の他端とスイッチ０２の他端とに接続される。
【０００７】
終端抵抗０８の一端は伝送線路０６の他端とスイッチ０３の他端とに接続される。終端抵抗０８の他端は接地される。終端抵抗０８の一端と伝送線路０６の他端とスイッチ０３の他端との接続点は出力Ｖｏとなる。
【０００８】
伝送線路０４、０５、０６は、それぞれ固有の長さを有し、それぞれ固有の遅延時間を有する。伝送線路０４、０５、０６の組み合わせによって遅延時間を調整する。
【０００９】
詳しくは、スイッチ０１がオンのとき伝送線路０４はショートされ、スイッチ０１がオフのとき伝送線路０４の遅延時間が生ずる。スイッチ０２がオンのとき伝送線路０５はショートされ、スイッチ０２がオフのとき伝送線路０５の遅延時間が生ずる。スイッチ０３がオンのとき伝送線路０６はショートされ、スイッチ０３がオフのとき伝送線路０６の遅延時間が生ずる。
【００１０】
総合的な遅延時間は、伝送線路０４に係る遅延時間と伝送線路０５に係る遅延時間と伝送線路０６に係る遅延時間との和になる。遅延時間はスイッチ０１、０２、０３で設定される。なお、伝送線路０４、０５、０６が同軸ケーブルの場合長さ１ｍあたり遅延時間５ｎｓが生ずる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開昭５９−１３８９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、図５の従来例の伝送線路０４、０５、０６は、遅延時間に対応した長さが必要である。このため、伝送線路０４、０５、０６の実装面積が大きいという課題がある。
【００１３】
伝送線路０４、０５、０６の伝送損失によって、立上り／立下り時間が増大し、遅延誤差が生じる。図５の従来例全体の遅延誤差は、伝送線路０４、０５、０６の遅延誤差が累積したものとなるため、大きな遅延誤差が生ずる課題がある。また、図５の従来例は、遅延誤差の補償が困難という課題がある。
【００１４】
スイッチ０１、０２、０３が伝送線路中に配置されるため、スイッチ０１、０２、０３と伝送線路０４、０５、０６とのインピーダンスの不整合が生じやすく、遅延誤差が大きいという課題がある。
【００１５】
本発明の目的は、上述の課題を解決することであり、伝送線路の実装面積を小さくし、インピーダンスの不整合を抑制し、遅延誤差の累積を抑制することにある。
【課題を解決するための手段】
【００１６】
このような課題を達成する本発明は以下のとおりである。
（１）一端が入力時間信号に接続される第１の抵抗と、一端が前記第１の抵抗の他端に接続され、他端が開放され、前記第１の抵抗の値と同じインピーダンスの値を有する第１の伝送線路と、入力の一端が前記第１の抵抗と前記第１の伝送線路との接続点に接続され、入力の他端が第１の参照電圧に接続される第１の比較器と、一端が前記第１の比較器の出力に接続される第２の抵抗と、一端が前記第２の抵抗の他端に接続され、他端が開放され、前記第２の抵抗の値と同じインピーダンスの値を有する第２の伝送線路と、一方の入力が前記第２の抵抗と前記第２の伝送線路との接続点に接続され、他方の入力が第２の参照電圧に接続される第２の比較器とを備えることを特徴とするプログラマブル遅延発生回路。
（２）前記第１の参照電圧と前記第２の参照電圧との調整手段を備えることを特徴とする（１）記載のプログラマブル遅延発生回路。
（３）前記第１の伝送線路の長さが前記第２の伝送線路の長さの２倍であることを特徴とする（１）記載のプログラマブル遅延発生回路。
（４）入力時間信号に接続されるバッファアンプと、一端が前記バッファアンプの出力に接続される抵抗と、一端が前記抵抗の他端に接続され、他端が開放され、前記抵抗の値と同じインピーダンスの値を有する伝送線路と、一方の入力が前記抵抗と前記伝送線路との接続点に接続され、他方の入力が参照電圧に接続される比較器と、前記参照電圧の調整手段とを備えることを特徴とするプログラマブル遅延発生回路。
【発明の効果】
【００１７】
本発明によれば以下のような効果がある。
伝送線路が短くなり、実装面積が小さくなる。伝送線路中のスイッチがなく、インピーダンス不整合による遅延誤差を抑制できる。簡便、低コストに遅延を調整できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施例を示した構成図である。
【図２】図１の実施例の動作波形図である。
【図３】図１の実施例の動作波形図である。
【図４】本発明の他の実施例を示した構成図である。
【図５】本発明の他の実施例を示した構成図である。
【図６】従来のプログラマブル遅延発生回路を示した構成図である。
【発明を実施するための形態】
【００１９】
以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。
【００２０】
図１の実施例の特徴は、抵抗２と、伝送線路３と、比較器４とに係る構成にある。
【００２１】
バッファアンプ１の入力は入力時間信号Ｖｉに接続される。バッファアンプ１のハイ出力電圧ＶＨとし、バッファアンプ１のロウ出力電圧０とする。
【００２２】
抵抗２の一端はバッファアンプ１の出力に接続され、バッファアンプ１を介して、入力時間信号Ｖｉに接続される。抵抗２は抵抗値Ｒ２を備える。
【００２３】
伝送線路３の一端は抵抗２の他端に接続される。伝送線路３の他端は開放される。また、伝送線路３の特性インピーダンスＺ３の値は、抵抗値Ｒ２と同じとする。伝送線路３の長さＬ１に形成される。伝送線路３に関し、伝播遅延時間ｔとする。抵抗Ｒ２と伝送線路３との接続点Ｎの電圧ＶＮとする。
【００２４】
比較器４の一方の入力が抵抗Ｒ２と伝送線路３との接続点Ｎに接続される。比較器４の他方の入力が参照電圧Ｖｒｅｆに接続される。比較器４は出力Ｖｏを出力する。
【００２５】
また、参照電圧Ｖｒｅｆの値を調整する調整手段（図示せず）を備える。
【００２６】
このような図１の実施例の動作を説明する。図２は図１の実施例の動作波形図である。
【００２７】
図２（ａ）は入力時間信号Ｖｉの波形を示す。図２（ｂ）は接続点Ｎの電圧ＶＮを示す。
【００２８】
電圧ＶｒｅｆＡは、０（ゼロ）とハイ出力電圧ＶＨの半分の電圧１／２・ＶＨとの間にする。例えば、電圧ＶｒｅｆＡを電圧１／４・ＶＨとする。電圧ＶｒｅｆＢは、ハイ出力電圧ＶＨの半分の電圧１／２・ＶＨとハイ出力電圧ＶＨとの間にする。例えば、電圧ＶｒｅｆＢを電圧３／４・ＶＨとする。
【００２９】
入力時間信号Ｖｉがロウからハイに変化する時刻ｔ０に、電圧ＶＮの値は、電圧０から電圧１／２・ＶＨへ変化する。電圧ＶＮの値は、抵抗２の値と伝送線路３の特性インピーダンスの値とが等しいため、半分に分圧された値となる。
【００３０】
電圧１／２・ＶＨが伝送線路３を伝わり、開放端で全反射され、時刻ｔ１で接続点Ｎにもどる。時刻ｔ１に、電圧ＶＮの値は、電圧１／２・ＶＨから電圧ＶＨに変化する。時刻ｔ０から時刻ｔ１までの時間Ｔ（ｔ１−ｔ０）は、伝播遅延時間ｔの２倍となる（Ｔ＝２・ｔ）。
【００３１】
図２（ｃ）は参照電圧Ｖｒｅｆの値が電圧ＶｒｅｆＡの場合（Ｖｒｅｆ＝ＶｒｅｆＡの場合）の比較器４の出力Ｖｏの波形Ｖｏ１を示す。電圧ＶｒｅｆＡの場合、波形Ｖｏ１は時刻ｔ０でロウからハイに変化する。
【００３２】
図２（ｄ）は参照電圧Ｖｒｅｆの値が電圧ＶｒｅｆＢの場合（Ｖｒｅｆ＝ＶｒｅｆＢの場合）の比較器４の出力Ｖｏの波形Ｖｏ２を示す。電圧ＶｒｅｆＢの場合、波形Ｖｏ２は時刻ｔ１でロウからハイに変化する。
【００３３】
参照電圧Ｖｒｅｆを電圧ＶｒｅｆＡまたは電圧ＶｒｅｆＢに切替えることで出力Ｖｏの遅延Ｔ（時間Ｔ）を設定できる。
【００３４】
伝送線路の開放端による全反射を利用するため、全反射を利用しない場合と比較して、伝送線路長Ｌ１が半分の長さでよい。このため、伝送線路の実装面積を小さくできる
【００３５】
図１の実施例は、遅延Ｔの設定を比較器４の参照電圧Ｖｒｅｆで決める構成であり、伝送線路にスイッチがなく、インピーダンス不整合による遅延誤差を抑制できる。参照電圧Ｖｒｅｆの変更で遅延Ｔを調整できるため、簡便、低コストに遅延Ｔを調整できる。
【００３６】
図３は、図１の実施例における電圧ＶＮの詳細な動作波形図である。電圧ＶｒｅｆＢの誤差について説明する。
【００３７】
電圧ＶｒｅｆＢ１は、ハイ出力電圧ＶＨの半分の電圧１／２・ＶＨとハイ出力電圧ＶＨとの間にする。電圧ＶｒｅｆＢ２は、ハイ出力電圧ＶＨの半分の電圧１／２・ＶＨとハイ出力電圧ＶＨとの間にし、電圧ＶｒｅｆＢ１よりも低くする。電圧ＶｒｅｆＢの変分ｖ０は電圧ＶｒｅｆＢ１と電圧ＶｒｅｆＢ２との差となる（ｖ０＝ＶｒｅｆＢ１−ＶｒｅｆＢ２）。
【００３８】
電圧ＶｒｅｆＢ１の場合の遅延Ｔ１は電圧ＶｒｅｆＢ２の場合の遅延Ｔ２よりも小さくなる。遅延の変分ｔ０は、遅延Ｔ１と遅延Ｔ２との差となる（ｔ０＝Ｔ１−Ｔ２）。
【００３９】
伝送の遅延誤差を小さくするためには、電圧ＶｒｅｆＢ１を低く設定し、比較器４の出力タイミングを、立上り／立下りの遅延誤差分だけ補償することで可能となる（図示せず）。図１の実施例の構成は、遅延誤差の補償が可能である。また、電圧ＶｒｅｆＢ１は、電圧３／４・ＶＨよりも小さくする。
【００４０】
図４は本発明の他の実施例を示した構成図である。図１の実施例と同一の要素には同一符号を付し説明を省略する。
【００４１】
図４の実施例の特徴は、図１の実施例の特徴と同様に、抵抗２、５、８と、伝送線路３、６、９と、比較器４、７、１０とに係る構成にある。
また、図４の実施例の特徴は、伝送線路３、６、９の長さにある。
【００４２】
比較器４の他方の入力が参照電圧Ｖｒｅｆ１に接続される。また、参照電圧Ｖｒｅｆ１の値を調整する調整手段（図示せず）を備える。比較器４のハイ出力電圧Ｖ４Ｈとし、比較器４のロウ出力電圧０とする。参照電圧Ｖｒｅｆ１は、電圧１／４・Ｖ４Ｈまたはと電圧３／４・Ｖ４Ｈの何れかとする。
【００４３】
抵抗５の一端は比較器４の出力に接続される。抵抗５は抵抗値Ｒ５を備える。
【００４４】
伝送線路６の一端は抵抗５の他端に接続される。伝送線路６の他端は開放される。また、伝送線路６の特性インピーダンスＺ６の値は、抵抗値Ｒ５と同じとする。伝送線路６の長さＬ２に形成される。また、伝送線路６の長さＬ２を伝送線路３の長さＬ１の半分にする（Ｌ２＝１／２・Ｌ１）。
【００４５】
比較器７の一方の入力が抵抗Ｒ５と伝送線路６との接続点に接続される。比較器７の他方の入力が参照電圧Ｖｒｅｆ２に接続される。また、参照電圧Ｖｒｅｆ２の値を調整する調整手段（図示せず）を備える。比較器７のハイ出力電圧Ｖ７Ｈとし、比較器７のロウ出力電圧０とする。参照電圧Ｖｒｅｆ２は、電圧１／４・Ｖ７Ｈまたはと電圧３／４・Ｖ７Ｈの何れかとする。
【００４６】
抵抗８の一端は比較器７の出力に接続される。抵抗８は抵抗値Ｒ８を備える。
【００４７】
伝送線路９の一端は抵抗８の他端に接続される。伝送線路９の他端は開放される。また、伝送線路９の特性インピーダンスＺ９の値は、抵抗値Ｒ８と同じとする。伝送線路９の長さＬ３に形成される。また、伝送線路９の長さＬ３を伝送線路６の長さＬ２の半分にし、伝送線路３の長さＬ１の１／４にする（Ｌ３＝１／２・Ｌ２＝１／４・Ｌ１）。
【００４８】
比較器１０の一方の入力が抵抗Ｒ８と伝送線路９との接続点に接続される。比較器１０の他方の入力が参照電圧Ｖｒｅｆ３に接続される。また、参照電圧Ｖｒｅｆ３の値を調整する調整手段（図示せず）を備える。比較器１０のハイ出力電圧Ｖ１０Ｈとし、比較器１０のロウ出力電圧０とする。参照電圧Ｖｒｅｆ３は、電圧１／４・Ｖ１０Ｈまたはと電圧３／４・Ｖ１０Ｈの何れかとする。比較器１０は出力Ｖｏを出力する。
【００４９】
このような図４の実施例の動作を説明する。図４の実施例の動作は図１の実施例の動作と同等となり、図４の実施例の効果は図１の実施例の効果と同等となる。
【００５０】
入力時間信号Ｖｉがロウからハイに変化すると、バッファアンプ１の出力が変化し、抵抗２と伝送線路３との接続点の電圧が変化し、伝送線路３の開放端が全反射し、抵抗２と伝送線路３との接続点の電圧が変化する。
【００５１】
比較器４の出力が変化し、抵抗５と伝送線路６との接続点の電圧が変化し、伝送線路６の開放端が全反射し、抵抗５と伝送線路６との接続点の電圧が変化する。
【００５２】
比較器７の出力が変化し、抵抗８と伝送線路９との接続点の電圧が変化し、伝送線路９の開放端が全反射し、抵抗８と伝送線路９との接続点の電圧が変化する。
【００５３】
比較器１０の出力Ｖｏが変化する。こうして、図４の実施例は、３ｂｉｔのプログラマブル遅延発生装置となる。詳しくは、参照電圧Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３を調整することにより、３ｂｉｔの遅延制御ができる。
【００５４】
図５は、本発明の他の実施例を示した構成図である。図１の実施例と同一の要素には同一符号を付し説明を省略する。
【００５５】
比較器４の他方の入力がスイッチ３５に接続される。比較器４は出力Ｖｏを出力する。
【００５６】
抵抗３６の一端は電圧ＶＨに接続される。抵抗３７の一端は抵抗３６の他端に接続される。抵抗３８の一端は抵抗３６の他端に接続され、抵抗３８の他端は共通電位に接続される。
【００５７】
スイッチ３５の一方の端子は抵抗３６と抵抗３７との接続点（電圧ＶｒｅｆＢ）に接続され、スイッチ３５の他方の端子は抵抗３７と抵抗３８との接続点（電圧ＶｒｅｆＡ）に接続される。スイッチ３５は切替え信号Ｄで制御される。詳しくは、切替え信号Ｄがロウのときスイッチ３５は比較器４と電圧ＶｒｅｆＡ（抵抗３７と抵抗３８との接続点）とを接続し、切替え信号Ｄがハイのときスイッチ３５は比較器４と電圧ＶｒｅｆＢ（抵抗３６と抵抗３７との接続点）とを接続する。
【００５８】
スイッチ３５は、伝送線路中に配置されない。よって、図５の実施例は、インピーダンスの不整合が生じない。スイッチ３５の切替え信号Ｄのハイ／ロウで遅延時間を制御できる。
【００５９】
図１、３、４の実施例は、集積回路（ＩＣ）で形成してもよい。この場合、金属配線（アルミ、銅など）を使用したストリップライン、マイクロストリップラインで伝送線路を形成する。
【００６０】
本発明は、上記実施例に限定されることなく、変更、変形が可能である。
【符号の説明】
【００６１】
１  バッファアンプ
２、５、８、３６、３７、３８  抵抗
３、６、９  伝送線路
４、７、１０  比較器
３５  スイッチ
Ｖｉ  入力時間信号
Ｖｏ、Ｖｏ１、Ｖｏ２  出力
Ｖｒｅｆ、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３  参照電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2011023925.tif 000008