【事件の表示】
　特願２０１１−　２８９００「不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム」拒絶査定不服審判事件〔平成２３年　９月　１日出願公開、特開２０１１−１７０９５６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２３年２月１４日（パリ条約による優先権主張２０１０年２月１８日（以下，「優先日」という。），韓国，２０１０年６月４日，韓国，２０１０年７月６日，米国）の出願であって，平成２６年７月１１日付けの拒絶理由通知に対して同年１０月８日付けで意見書が提出されるとともに手続補正がなされたが，平成２７年３月３日付けで拒絶査定がなされ，これに対して同年７月２日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ，同年７月２７日付けで特許法第１６４条第３項の規定に基づく報告がなされたものである。
　
第２　平成２７年７月２日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２７年７月２日付けの手続補正（以下，「本件補正」という。）を却下する。 
　
［理由］
１　補正の内容 
（１）本件補正後の特許請求の範囲の記載
　本件補正により補正された特許請求の範囲の記載は次のとおりである。
（下線は，補正の個所を示すものとして審判請求人が付したものである。） 
　
「　【請求項１】
　基板と，前記基板の上で行及び列に配置される複数のメモリストリングとを含み，各メモリストリングは前記基板に直
立
　前記複数の
メモリセル中のプログラムされるメモリセルを含む同一列に属する少なくとも２つの
グに
た
　前記複数の
メモリセル中のプログラム禁止されるメモリセルを含む同一列に属する少なくとも２つの
グに
た
　
同一行に属する少なくとも２つのメモリストリング
た
　
同一行に属する少なくとも２つのメモリストリング
た
　
各ワードラインが前記メモリストリング中の各対応メモリセルに接続された複数の
　前記第１乃至第３電圧は正電圧であり，
　前記複数のメモリストリングで前記基板から同一の高さに位置するメモリセルはワードラインを共有することを特徴とするプログラム方法。
　　【請求項２】
　前記第１電圧は前記第２電圧より低いレベルを有し，
　前記第３電圧は前記第４電圧より高いレベルを有し，
　前記第４電圧は前記第１電圧より低いレベルを有することを特徴とする請求項１に記載のプログラム方法。
　　【請求項３】
　前記第２電圧は電源電圧であることを特徴とする請求項１記載のブログラム方法。
　　【請求項４】
　前記選択されたビットラインはプログラムされるメモリセルに対応することを特徴とする請求項１記載のプログラム方法。
　　【請求項５】
　前記非選択されたビットラインはプログラム禁止されるメモリセルに対応することを特徴とする請求項１記載のプログラム方法。
　　【請求項６】
　前記第３電圧は電源電圧であることを特徴とする請求項１記載のプログラム方法。
　　【請求項７】
　前記第４電圧は，正電圧であることを特徴とする請求項１記載のプログラム方法。
　　【請求項８】
　前記第４電圧は，前記第３電圧より低いレベルを有することを特徴とする請求項７に記載のプログラム方法。
　　【請求項９】
　前記第１電圧は，前記第２電圧より低いレベルを有することを特徴とする請求項７に記載のプログラム方法。
　　【請求項１０】
　前記第１電圧は，前記第４電圧と同一のレベルを有することを特徴とする請求項７に記載のプログラム方法。
　　【請求項１１】
　前記非選択されたストリング選択ラインに前記第４正電圧を印加した後に，前記非選択されたストリング選択ラインに接地電圧を印加することを特徴とする請求項７に記載のプログラム方法。
　　【請求項１２】
　前記プログラム動作電圧は，前記非選択されたストリング選択ラインに接地電圧が印加された後に，前記ワードラインに印加されることを特徴とする請求項１１に記載のプログラム方法。
　　【請求項１３】
　前記第４電圧は，前記第３電圧と同一のレベルを有することを特徴とする請求項１１
に
　　【請求項１４】
　前記非選択されたストリング選択ラインに前記接地電圧が印加されるとき，
　前記選択されたビットラインに前記第１電圧より低いレベルを有する第５電圧を印加することを特徴とする請求項１１に記載のプログラム方法。
　　【請求項１５】
　前記第５電圧は正のレベルを有することを特徴とする請求項１４
に
　　【請求項１６】
　前記第１電圧は前記第２電圧と同一のレベルを有することを特徴とする請求項１４
に
　　【請求項１７】
　前記第１電圧は，前記第３電圧より低いレベルを有することを特徴とする請求項１１に記載のプログラム方法。
　　【請求項１８】
　選択されたメモリセルのチャンネル電圧は，前記プログラム動作電圧が印加される間に正電圧に形成されることを特徴とする請求項１記載のプログラム方法。
　　【請求項１９】
　基板と，前記基板の上で行及び列に配置される複数の
ＮＡＮＤ
ＮＡＮＤ
立
　複数のビットラインを介して前記メモリセルアレイの前記
ＮＡＮＤ
　ワードラインを介して前記メモリセルアレイの前記ＮＡＮＤストリングの複数の行に接続されるデコーダを含み，
　
前記複数のメモリセルのグループはそれぞれＮＡＮＤストリングを構成し，前記ビットラインはそれぞれ少なくとも２つの前記ＮＡＮＤストリングに接続され，
　プログラム動作の際に，前記読み出し及び書き込み回路は，プログラムされるメモリセル
を含む同一列に属する少なくとも２つの前記ＮＡＮＤストリングに接続された選択された
第１
各ワードラインが前記ＮＡＮＤストリング中の各対応メモリセルに接続された複数の
　前記複数の
ＮＡＮＤ
　　【請求項２０】
　プログラム動作の際に，前記読み出し及び書き込み回路は，プログラム禁止され
る
を含む同一列に属する少なくとも２つの前記ＮＡＮＤストリングに接続された選択された
　　【請求項２１】
　前記
第１
　　【請求項２２】
　前記読み出し及び書き込み回路は前記ビットラインに各々対応するページバッファを含み，
　各ページバッファは，
　プログラム動作の際に，書き込みデータを受信及び貯蔵するように構成されるラッチと，
　前記ラッチに貯蔵された書き込みデータがプログラムデータの場合，対応するビットラインを前記
第１
　　【請求項２３】
　前記バイアス回路は第１及び第２トランジスタを含み，
　前記第１トランジスタのゲートノードは前記ラッチに接続され，前記トランジスタの第１ノードは基準電圧を提供され，前記トランジスタの第２ノードは前記第２トランジスタのゲートノードに接続され，
　前記第２トランジスタの第１ノードは電源電圧を提供され，前記第２トランジスタの第２ノードは前記対応するビットラインに接続されることを特徴とする請求項２２記載の不揮発性メモリ装置。
　　【請求項２４】
　前記バイアス回路は，前記第２トランジスタの前記第２ノード及び前記対応するビットラインの間に接続される第３トランジスタをさらに含み，
　前記第３トランジスタはプログラム動作信号に応答して前記第２トランジスタの前記第２ノード及び前記対応するビットラインを電気的に接続することを特徴とする請求項２３記載の不揮発性メモリ装置。
　　【請求項２５】
　プログラム動作の際に，前記読み出し及び書き込み回路は，選択されたビットラインに前記第１正電圧を印加し，非選択されたビットラインに前記第２正電圧を印加するように構成され，
　プログラム動作の際に，前記デコーダは，
同一行に属する少なくとも２つの前記ＮＡＮＤ
たストリング
ストリング
同一行に属する少なくとも２つの前記ＮＡＮＤストリングに接続された
ストリング
　　【請求項２６】
　プログラム動作の際に，前記アドレスデコーダは前記非選択された選択ラインに前記第４正電圧を印加する後，接地電圧を印加するように構成されることを特徴とする請求項２５記載の不揮発性メモリ装置。
　　【請求項２７】
　不揮発性メモリ装置と，
　前記不揮発性メモリ装置を制御するように構成されるコントローラを含み，
　前記不揮発性メモリ装置は，
　基板と，前記基板の上で行及び列に配置される複数の
ＮＡＮＤ
ＮＡＮＤ
立
　複数のビットラインを介して前記メモリセルアレイの前記
ＮＡＮＤ
　ワードラインを介して前記メモリセルアレイの前記
ＮＡＮＤ
と
　プログラム動作の際に，前記読み出し及び書き込み回路は，選択されたメモリセルのプログラムされるメモリセルに対応するビットラインに正電圧を印加し，前記デコーダは，前記選択されたメモリセルに対応するワードラインにプログラム動作電圧を印加し，
　前記複数の
ＮＡＮＤ
　　【請求項２８】
　前記コントローラ及び前記不揮発性メモリ装置は半導体ドライブ（ＳＳＤ，Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）を構成することを特徴とする請求項２７記載のメモリシステム。
　　【請求項２９】
　前記コントローラ及び前記不揮発性メモリ装置は，メモリカードを構成することを特徴とする請求項２７記載のメモリシステム。」
　
（２）本件補正前の特許請求の範囲の記載
　本件補正前の特許請求の範囲の記載は次のとおりである。 
　
「　【請求項１】
　基板と，前記基板の上で行及び列に配置される複数のメモリストリングとを含み，各メモリストリングは前記基板に直交する方向に積層される複数のメモリセルを含む不揮発性メモリ装置のプログラム方法に於いて，
　前記複数のメモリストリングの選択された列に接続される選択されたビットラインに第１電圧を印加し，
　前記複数のメモリストリングの非選択された列に接続される非選択されたビットラインに第２電圧を印加し，
　前記複数のメモリストリングの選択された行に接続される選択されたストリング選択ラインに第３電圧を印加し，
　前記複数のメモリストリングの非選択された行に接続される非選択されたストリング選択ラインに第４電圧を印加し，
　前記複数のメモリストリングに接続されるワードラインの中の選択されたワードラインにプログラム動作電圧を印加することを含み，
　前記第１乃至第３電圧は正電圧であり，
　前記複数のメモリストリングで前記基板から同一の高さに位置するメモリセルはワードラインを共有することを特徴とするプログラム方法。
　　【請求項２】
　前記第１電圧は前記第２電圧より低いレベルを有し，
　前記第３電圧は前記第４電圧より高いレベルを有し，
　前記第４電圧は前記第１電圧より低いレベルを有することを特徴とする請求項１に記載のプログラム方法。
　　【請求項３】
　前記第２電圧は電源電圧であることを特徴とする請求項１記載のブログラム方法。
　　【請求項４】
　前記選択されたビットラインはプログラムされるメモリセルに対応することを特徴とする請求項１記載のプログラム方法。
　　【請求項５】
　前記非選択されたビットラインはプログラム禁止されるメモリセルに対応することを特徴とする請求項１記載のプログラム方法。
　　【請求項６】
　前記第３電圧は電源電圧であることを特徴とする請求項１記載のプログラム方法。
　　【請求項７】
　前記第４電圧は，正電圧であることを特徴とする請求項１記載のプログラム方法。
　　【請求項８】
　前記第４電圧は，前記第３電圧より低いレベルを有することを特徴とする請求項９７に記載のプログラム方法。
　　【請求項９】
　前記第１電圧は，前記第２電圧より低いレベルを有することを特徴とする請求項９７に記載のプログラム方法。
　　【請求項１０】
　前記第１電圧は，前記第４電圧と同一のレベルを有することを特徴とする請求項９７に記載のプログラム方法。
　　【請求項１１】
　前記非選択されたストリング選択ラインに前記第４正電圧を印加した後に，前記非選択されたストリング選択ラインに接地電圧を印加することを特徴とする請求項９７に記載のプログラム方法。
　　【請求項１２】
　前記プログラム動作電圧は，前記非選択されたストリング選択ラインに接地電圧が印加された後に，前記ワードラインに印加されることを特徴とする請求項１３１１に記載のプログラム方法。
　　【請求項１３】
　前記第４電圧は，前記第３電圧と同一のレベルを有することを特徴とする請求項１３１１記載のプログラム方法。
　　【請求項１４】
　前記非選択されたストリング選択ラインに前記接地電圧が印加されるとき，
　前記選択されたビットラインに前記第１電圧より低いレベルを有する第５電圧を印加することを特徴とする請求項１１に記載のプログラム方法。
　　【請求項１５】
　前記第５電圧は正のレベルを有することを特徴とする請求項１４記載のプログラム方法
。
　　【請求項１６】
　前記第１電圧は前記第２電圧と同一のレベルを有することを特徴とする請求項１６１４記載のプログラム方法。
　　【請求項１７】
　前記第１電圧は，前記第３電圧より低いレベルを有することを特徴とする請求項１３１１に記載のプログラム方法。
　　【請求項１８】
　選択されたメモリセルのチャンネル電圧は，前記プログラム動作電圧が印加される間に正電圧に形成されることを特徴とする請求項１記載のプログラム方法。
　　【請求項１９】
　基板と，前記基板の上で行及び列に配置される複数のナンドメモリストリングとを含み，各ナンドメモリストリングは前記基板に直交する方向に積層される複数のメモリセルを含むメモリセルアレイと，
　複数のビットラインを介して前記メモリセルアレイの前記ナンドメモリストリングの複数の列に接続される読み出し及び書き込み回路と，
　ワードラインを介して前記メモリセルアレイの前記ナンドメモリストリングの複数の行に接続されるデコーダを含み，
　プログラム動作の際に，前記読み出し及び書き込み回路は，選択されたメモリセルのプログラムされるメモリセルに対応するビットラインに正電圧を印加し，前記デコーダは，前記選択されたメモリセルに対応するワードラインにプログラム動作電圧を印加し，
　前記複数のナンドメモリストリングで前記基板から同一の高さに位置するメモリセルはワードラインを共有するように構成されることを特徴とする不揮発性メモリ装置。
　　【請求項２０】
　プログラム動作の際に，前記読み出し及び書き込み回路は，プログラム禁止されたメモリセルに対応するビットラインに第２正電圧を印加するように構成されることを特徴とする請求項１９記載の不揮発性メモリ装置。
　　【請求項２１】
　前記正電圧は前記第２正電圧より低いレベルを有することを特徴とする請求項２０記載の不揮発性メモリ装置。
　　【請求項２２】
　前記読み出し及び書き込み回路は前記ビットラインに各々対応するページバッファを含み，
　各ページバッファは，
　プログラム動作の際に，書き込みデータを受信及び貯蔵するように構成されるラッチと，
　前記ラッチに貯蔵された書き込みデータがプログラムデータの場合，対応するビットラインを前記正電圧にセットアップするように構成されるバイアス回路を含むことを特徴とする請求項１９記載の不揮発性メモリ装置。
　　【請求項２３】
　前記バイアス回路は第１及び第２トランジスタを含み，
　前記第１トランジスタのゲートノードは前記ラッチに接続され，前記トランジスタの第１ノードは基準電圧を提供され，前記トランジスタの第２ノードは前記第２トランジスタのゲートノードに接続され，
　前記第２トランジスタの第１ノードは電源電圧を提供され，前記第２トランジスタの第２ノードは前記対応するビットラインに接続されることを特徴とする請求項２２記載の不揮発性メモリ装置。
　　【請求項２４】
　前記バイアス回路は，前記第２トランジスタの前記第２ノード及び前記対応するビットラインの間に接続される第３トランジスタをさらに含み，
　前記第３トランジスタはプログラム動作信号に応答して前記第２トランジスタの前記第２ノード及び前記対応するビットラインを電気的に接続することを特徴とする請求項２３記載の不揮発性メモリ装置。
　　【請求項２５】
　プログラム動作の際に，前記読み出し及び書き込み回路は，選択されたビットラインに第１正電圧を印加し，非選択されたビットラインに第２正電圧を印加するように構成され，
　プログラム動作の際に，前記デコーダは，前記複数のナンドメモリストリングに接続される選択ラインの中の選択された選択ラインに第３正電圧を印加し，非選択された選択ラインに第４正電圧を印加するように構成されることを特徴とする請求項１９記載の不揮発性メモリ装置。
　　【請求項２６】
　プログラム動作の際に，前記アドレスデコーダは前記非選択された選択ラインに前記第４正電圧を印加する後，接地電圧を印加するように構成されることを特徴とする請求項２５記載の不揮発性メモリ装置。
　　【請求項２７】
　不揮発性メモリ装置と，
　前記不揮発性メモリ装置を制御するように構成されるコントローラを含み，
　前記不揮発性メモリ装置は，
　基板と，前記基板の上で行及び列に配置される複数のナンドメモリストリングとを含み，各ナンドメモリストリングは前記基板に直交する方向に積層される複数のメモリセルを含むメモリセルアレイと，
　複数のビットラインを介して前記メモリセルアレイの前記ナンドメモリストリングの複数の列に接続される読み出し及び書き込み回路と，
　ワードラインを介して前記メモリセルアレイの前記ナンドメモリストリングの複数の行に接続されるデコーダを含み，
　プログラム動作の際に，前記読み出し及び書き込み回路は，選択されたメモリセルのプログラムされるメモリセルに対応するビットラインに正電圧を印加し，前記デコーダは，前記選択されたメモリセルに対応するワードラインにプログラム動作電圧を印加し，
　前記複数のナンドメモリストリングで前記基板から同一の高さに位置するメモリセルはワードラインを共有するように構成されることを特徴とするメモリシステム。
　　【請求項２８】
　前記コントローラ及び前記不揮発性メモリ装置は半導体ドライブ（ＳＳＤ，Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）を構成することを特徴とする請求項２７記載のメモリシステム。
　　【請求項２９】
　前記コントローラ及び前記不揮発性メモリ装置は，メモリカードを構成することを特徴とする請求項２７記載のメモリシステム。」
　
２　補正の適否
（１）本件補正は，次の補正事項を含むものである。
　補正事項１：本件補正前の請求項１の「各メモリストリングは前記基板に直交する方向に積層される複数のメモリセルを含む」を「各メモリストリングは前記基板に直
立
　補正事項２：本件補正前の請求項１の「前記複数のメモリストリングの選択された列に接続される選択されたビットライン」を「前記複数の
メモリセル中のプログラムされるメモリセルを含む同一列に属する少なくとも２つの
グに
た
　補正事項３：本件補正前の請求項１の「前記複数のメモリストリングの非選択された列に接続される非選択されたビットライン」を「前記複数の
メモリセル中のプログラム禁止されるメモリセルを含む同一列に属する少なくとも２つの
グに
た
　補正事項４：本件補正前の請求項１の「前記複数のメモリストリングの選択された行に接続される選択されたストリング選択ライン」を「
同一行に属する少なくとも２つのメモリストリング
た
　補正事項５：本件補正前の請求項１の「前記複数のメモリストリングの非選択された行に接続される非選択されたストリング選択ライン」を「
同一行に属する少なくとも２つのメモリストリング
た
　補正事項６：本件補正前の請求項１の「前記複数のメモリストリングに接続されるワードラインの中の選択されたワードライン」を「
各ワードラインが前記メモリストリング中の各対応メモリセルに接続された複数の
　上記補正事項について検討する。
　補正事項１は，複数のメモリセルが積層される「方向」を，「基板に直交する方向」から，「基板に直立する方向」に限定的に減縮するものである。
　補正事項２は，「選択されたビットライン」が接続される「メモリストリング」を「複数のメモリストリングの選択された列」から，「複数のメモリセル中のプログラムされるメモリセルを含」み，「同一列に属」し，「少なくとも２つ」である「メモリストリング」に限定的に減縮するものである。
　補正事項３は，「非選択されたビットライン」が接続される「メモリストリング」を「複数のメモリストリングの非選択された列」から，「複数のメモリセル中のプログラム禁止されるメモリセルを含」み，「同一列に属」し，「少なくとも２つ」である「メモリストリング」に限定的に減縮するものである。
　補正事項４は，「選択されたストリング選択ライン」が接続される「メモリストリング」を「複数のメモリストリングの選択された行」から，「同一行に属」し，「少なくとも２つ」である「メモリストリング」に限定的に減縮するものである。
　補正事項５は，「非選択されたストリング選択ライン」が接続される「メモリストリング」を「複数のメモリストリングの非選択された行」から，「同一行に属」し，「少なくとも２つ」である「メモリストリング」に限定的に減縮するものである。
　補正事項６は，「プログラム動作電圧」が印加される「ワードライン」を，「前記複数のメモリストリングに接続されるワードラインの中の選択されたワードライン」から，「各ワードラインが前記メモリストリング中の各対応メモリセルに接続され」，「複数」である「ワードライン」に限定的に減縮するものである。
　以上で検討したとおり，請求項１に係る上記補正事項１〜６は，本件補正前の請求項１に記載した発明を特定するために必要な事項である「方向」，「メモリストリング」，及び「ワードライン」について，上記のとおり限定的に減縮するものであって，本件補正前の請求項１に記載された発明と本件補正後の請求項１に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるから，特許法第１７条の２第５項第２号に規定される「特許請求の範囲の減縮」を目的とするものに該当する。
　
　そこで，本件補正後の請求項１に係る発明（以下，「本件補正発明」という。）が，特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）について以下に検討する。
　
（２）本件補正発明
　本件補正発明は，上記「１　補正の内容」の「（１）本件補正後の特許請求の範囲の記載」の請求項１に記載された事項により特定されるとおりのものである。
　
（３）引用例
（３−１）引用例１
　原査定の拒絶の理由で引用された，本願の優先日前に頒布された刊行物である，米国特許出願公開第２００９／０１６８５３３号明細書（２００９年７月２日出願公開。以下，「引用例１」という。）には，図面とともに，次の記載がある。（下線は当審において付加したものである。）
　
（ア）「ABSTRACT
A programming method and a three-dimensional memory device are disclosed. The three-dimensional memory device includes a stacked plurality of layers, each layer having a memory array, and each memory array having a string of memory cells. The programming method includes, for each unselected string associated with an unselected layer in the plurality of layers, charging the channel of memory cells associated with unselected string with a shut-off voltage, and thereafter programming a selected string associated with a selected layer in the plurality of layers.
（当審仮訳：要約
　
プログラミング方法と３次元メモリデバイスが開示される。３次元メモリデバイスは，積層された複数のレイヤーを有し，各レイヤーは，メモリアレイを有し，各メモリアレイは，メモリセルのストリングを有する。プログラミング方法は，複数のレイヤーのうちの非選択レイヤーに関連した非選択ストリングに対して，非選択ストリングに関連したメモリセルのチャネルを遮断電圧でチャージし，その後，複数のレイヤーのうちの選択レイヤーに関連した選択ストリングをプログラミングすることを含む。
（イ）「SUMMARY 
[0005]
Embodiments of the invention provide a 3-dimensional memory device and related programming method capable of reducing memory cell disturbance during a programming operation.
[0006]
In one embodiment, the invention provides a method of performing a programming operation within a three-dimensional memory device, the three-dimensional memory device comprising a stacked plurality of layers, each layer comprising a memory array, and each memory array comprising a string of memory cells, the method comprising; for each unselected string associated with an unselected layer in the plurality of layers, charging the channel of memory cells associated with unselected string with a shut-off voltage, and thereafter programming a selected string associated with a selected layer in the plurality of layers.
[0007]In another embodiment, the invention provides a memory system comprising a memory controller and a three-dimensional memory device; wherein the three-dimensional memory device comprises, a stacked plurality of layers, each layer comprising a memory array having a string of memory cells, wherein programming data to a memory cell of a respective string is controlled by a selection transistor and a ground selection transistor associated with the string, a plurality of shared word lines configured to program data to memory cells in strings associated with each one of the plurality of layers, 
a shared bit line configured to program data to memory cells in strings associated with each one of the plurality of layers
（当審仮訳：概要
［０００５］
発明の実施形態は，３次元メモリデバイスと，それに関連する，プログラミング動作中のメモリセルの攪乱を低減することが可能なプログラミング方法を提供する
［０００６］
一実施形態では，発明は，３次元メモリデバイス内で，プログラミング動作を実行する方法を提供し，３次元メモリデバイスは，積層された複数のレイヤーを含み，各レイヤーは，メモリアレイを含み，各メモリアレイは，メモリセルのストリングを含み，前記方法は，複数のレイヤーのうちの非選択レイヤーに関連した非選択ストリングに対して，非選択ストリングに関連したメモリセルのチャネルを遮断電圧でチャージし，その後，複数のレイヤーのうちの選択レイヤーに関連した選択ストリングをプログラミングすることを含む
［０００７］他の実施形態では，発明は，メモリコントローラと３次元メモリデバイスを含むメモリシステムを提供し，ここで，３次元メモリデバイスは，積層された複数のレイヤーであって，各レイヤーがメモリセルのストリングを有するメモリアレイを含み，ここでそれぞれのストリングのメモリセルヘのプログラミングデータは，ストリングに関連した選択トランジスタと接地選択トランジスタによって制御されるものと，複数のレイヤーのそれぞれに関連付けられたストリング内のメモリセルにデータをプログラムするように構成された複数の共有ワードラインと，
複数のレイヤーのそれぞれに関連付けられたストリング内のメモリセルにデータをプログラムするように構成された共有ビットライン
（ウ）「DESCRIPTION OF EMBODIMENTS 
[0017]Embodiments of the invention will now be described with reference to the accompanying drawings. The present invention may, however, be embodied in different forms and should not be constructed as being limited to only the illustrated embodiments. Rather, the embodiments are presented as teaching examples. Throughout the drawings and written description, like reference numerals are used to indicate like or similar elements.
[0018]
A 3-dimensional memory device according to an embodiment of the invention may be configured to precharge, and then shut off respective strings of nonvolatile memory cells associated with unselected layers during a programming operation.
[0019]
FIG. 1  is a diagram illustrating a section of a 3-dimensional memory device  100  according to an embodiment of the invention. Referring to  FIG. 1 , the 3-dimensional memory device comprises a first memory array  111  formed on a first layer  110 , a second memory array  121  formed on a second layer  120 , and a third memory array formed in a third layer  130 . The first, second, and third memory arrays  111 ,  121 , and  131  associated with the first, second, and third layers  110 ,  120 , and  130  are arranged to share one or more bit lines.
[0020]In this description, the memory arrays  111  through  131  may be formed by an arrangement of memory cells forming a read-only memory (ROM), a static random access memory (RAM), a silicon-oxide-silicon-nitride-oxide-silicon (SONOS) memory, or other types of memory. For purposes of the explanation that follows, memory arrays are assumed to be NAND flash type memory arrays.
[0021]
The first memory array  111  is formed on a substrate  101  of silicon or similarly appropriate material. The second and third memory arrays are formed respectively on memory material layers  103  and  105  (e.g., a SOI structure).
[0022]
The multiplicity of memory cell strings included in each memory array  111  through  131  are conceptually illustrated in  FIG. 1  by a single NAND string
[0023]
As shown in  FIG. 1 , the 3-dimensional memory device  100  includes a plurality of NAND strings coupled to a single bit line.
[0024]Thus, in the 3-dimensional memory device  100  of  FIG. 1 , unselected NAND strings are shut off after being charged to the elevated channel voltage during the programming operation. By charging unselected NAND strings to the elevated charge voltage, channel voltages for memory cells in the unselected NAND strings become higher than normal channel voltages at the beginning of a self-boosting operation. As a result, the possibility of program disturbance is reduced by the increase channel voltages of the unselected NAND strings.
[0025]FIG. 2  is a circuit diagram further illustrating a NAND string structure for a 3-dimensional memory device according to an embodiment of the invention, such as the one shown in  FIG. 1 . 
Referring to  FIG. 2 , the 3-dimensional memory device  100  includes a plurality of NAND strings  111 a, 121 a, 131 a commonly associated with word lines WL 0  through WLm- 1 , a main bit line MBL, and common source line CSL.
[0026]FIG. 3  is a table showing exemplary voltages used during programming, read, and erase operations for selecting first NAND string  111 a shown in  FIG. 2 . Referring to  FIGS. 2 and 3 , the voltages applied to the NAND strings of the 3-dimensional memory device  100  are arranged as follows.
[0027]
During the programming operation, a program voltage Vpgm is applied to a selected word line while a pass voltage Vpass is applied to unselected word lines. 0V or 0.5V is applied to a selected bit line while a power source voltage Vcc (e.g., 2.2V) is applied to unselected bit lines. The power source voltage Vcc is also applied to the string selection line SSL 1  of the first NAND string  111 a while 0V is applied to the string selection lines SSL 2  and SSL 3  for the remaining (unselected) NAND strings  121 a and  131 a.
[0028]In the 3-dimensional memory device  100  of  FIGS. 1-3 , by applying the same voltage−i.e., the elevated channel voltage which is higher than the power source voltage Vcc−to the ground selection lines GSL 2  and GSL 3  of the unselected NAND strings  121 a and  131 a, and the common source line CSL, the channels of the unselected NAND strings  121 a and are effectively shut off from the common source line CSL. Here, channel voltages of the unselected NAND strings  121 a and  131 a are leveled by subtracting threshold voltages from the elevated channel voltage which is higher than the power source voltage Vcc. In this manner, the channels of the memory cells associated with the unselected NAND strings  121 a and  131 a are prohibited from being programmed during the ongoing programming operation by the self-boosting effect even though the program voltage Vpgm is applied to the selected word line during the programming operation. This result will be further described in some additional detail with reference to  FIG. 4 .」
（当審仮訳：実施形態の説明
［００１７］発明の実施形態について図面を参照しながら説明する。しかし，本発明は，異なる形態で具体化することができ，図示した実施形態に限定されて構成されるべきものではない。むしろ，実施形態は，教示例として提示される。図面及び明細書全体にわたって，類似の参照符号は，類似または同様の要素を示すために使用される。
［００１８］
発明の実施形態によれば，３次元メモリデバイスは，プリチャージの後，プログラミング動作の間，非選択レイヤーに関連した不揮発性メモリのそれぞれのストリングを遮断するように構成される。
［００１９］
図１は発明の実施形態による３次元メモリデバイス100の断面を示す図である。図１を参照すると，３次元メモリデバイスは，第１のレイヤー110の上に形成された第１のメモリアレイ111，第２のレイヤー120の上に形成された第２のメモリアレイ121，及び第３のレイヤー130に形成された第３のメモリアレイを含む。第１，第２，及び第３のレイヤー110，120，及び130に関連する第１，第２，及び第３のメモリアレイ111，121，及び131は，１つ以上のビットラインを共有するように配置される。
［００２０］この明細書において，メモリアレイ111乃至131は，リードオンリーメモリ（ＲＯＭ），スタティックなランダムアクセスメモリ（ＲＡＭ），シリコン−酸化物−シリコン−窒化物−酸化物−シリコン（ＳＯＮＯＳ）メモリ，あるいは他のタイプのメモリを構成しているメモリセルを配置することによって形成される。以下，説明のために，メモリアレイはＮＡＮＤフラッシュ型メモリアレイであると仮定する。
［００２１］
第１のメモリアレイ111はシリコン基板101あるいは同様の適切な材料の上に形成される。第２と第３のメモリアレイは，メモリ材料レイヤー103及び105（例えば，ＳＯＩ構造）の上にそれぞれ形成される。
［００２２］
メモリアレイ111乃至131のそれぞれに含まれる多数のメモリセルストリングが，図１では，１つのＮＡＮＤストリングによって概念的に示され
［００２３］
図１に示されるように，３次元メモリデバイス100は１つのビットラインにつながれた複数のＮＡＮＤストリングを含む。
［００２４］それゆえ，図１の３次元メモリデバイス100において，非選択ＮＡＮＤストリングは，高チャネル電圧にチャージされた後，プログラミング動作の間は遮断する。非選択ＮＡＮＤストリングを高チャージ電圧にチャージすることによって，非選択ＮＡＮＤストリングのメモリセルのチャネル電圧は，自己昇圧動作の開始時の通常のチャネル電圧より高くなる。結果として，非選択ＮＡＮＤストリングのチャネル電圧の増加によって，プログラム攪乱の可能性が低減される。
［００２５］図２は図１で示された発明の実施形態による３次元メモリデバイスのためのＮＡＮＤストリング構造をさらに説明する回路図である。
図２を参照すると，３次元メモリデバイス100は，ワードラインWL0〜WLm-1，メインビットラインMBL，及び共通ソースラインCSLに共通に関連付けられた複数のＮＡＮＤストリング111a，121a，131aを含む。
［００２６］図３は，図２に示される選択された第１のＮＡＮＤストリング111に対するプログラミング，読み取り，消去動作の期間に用いられる典型的な電圧を示すテーブルである。図２及び図３を参照すると，３次元メモリデバイス100のＮＡＮＤストリングに印加される電圧は，次のように取り決められる。
［００２７］
プログラミング動作の期間中，パス電圧Vpassが非選択ワードラインに印加されている間，プログラム電圧Vpgm が選択ワードラインに印加される。電源電圧Vcc（例えば，２．２Ｖ）が非選択ビットラインに印加されている間，０Ｖあるいは０．５Ｖが選択ビットラインに印加される。残りの（非選択）ＮＡＮＤストリング121a，131aのストリング選択ラインSSL2，SSL3に０Ｖが印加されている間，第１のＮＡＮＤストリング111aのストリング選択ラインSSL1に電源電圧Vccが印加される。
［００２８］図１〜図３の３次元メモリデバイス100において，同じ電圧，−すなわち，電源電圧Vccより高い高チャネル電圧−を，非選択ＮＡＮＤストリング121a，131aの接地選択ラインGSL2，GSL3，及び共通ソースラインCSLに印加することによって，非選択ＮＡＮＤストリング121aは効果的に共通ソースラインCSLから遮断される。ここで，非選択ＮＡＮＤストリング121a，131aのチャネル電圧は，電源電圧Vccより高い高チャネル電圧から閾値電圧を引くことによって平準化される。このように，プログラム電圧Vpgmがプログラミング動作の間に選択されたワードラインに印加されるにもかかわらず，非選択ＮＡＮＤストリング121a，131aに関連するメモリセルのチャネルは，自己昇圧効果により，進行中のプログラミング動作の間にプログラムされることが禁止される。この結果は，図４を参照してさらに追加の詳細が記述される。）
（エ）「[0031] 
FIG. 4  is a timing diagram related to the programming operation for the 3-dimensional memory device  100  described in relation to  FIGS. 1-3 . Referring to  FIG. 4 , the programming operation for the 3-dimensional memory device is carried out as follows. For convenience of description, it is assumed that memory cells in first memory array  111  of the first layer  110  are selected for programming.
[0032] In a first time period (t 1  to t 2 ), certain conventionally understood preparatory functions are accomplished (e.g., page buffers are set up, a high voltage generator is activated to generate required voltage(s), program data is loaded to the page buffers, etc.). Further, the power source voltage Vcc is applied to the common source line CSL, and the common source line CSL is maintained at the level of the power source voltage Vcc until the programming operation is complete at time t 6 .
[0033] 
During a second time period (t 2  to t 3 ), corresponding voltages are applied to the selected first layer  110  and unselected layers  120  and  130 . That is, the power source voltage Vcc is applied to the string selection line SSL 1  of the first layer  110 
0V is applied to the other string selection lines SSL 2  and SSL 3  of the unselected layers  120  and  130 
[0034] Further, during the second time period (t 2 〜t 3 ), corresponding bit lines (not shown) are set up. That is, 
0V is applied to a bit line connected to a memory cell to be programmed, while the power source voltage Vcc is applied to a bit line connected to a memory cell not to be programmed (i.e., memory cells that are program-inhibited). Generally, a bit line connected to a memory cell to be programmed is called ‘selected bit line’ or ‘selected BL’ while a bit line connected to a memory cell to be program-inhibited is called ‘deselected bit line’ or ‘deselected BL’.
（当審仮訳：［００３１］
図４は，図１−３に関連して説明された３次元メモリデバイス100のためのプログラミング動作と関連するタイミング図である。図４を参照すると，３次元メモリデバイスのためのプログラミング動作は次のように実行される。説明の便宜上，第１レイヤー110の第１メモリアレイ111のメモリセルがプログラミングのために選択されると仮定する。
［００３２］第１の期間（t1からt2）で，特定の従来より知られている準備の機能が達成される（例えば，ページバッファが準備され，必要とされる電圧を発生するために高電圧ジェネレーターが始動され，プログラムデータがページバッファにロードされる，など。）。さらに，電源電圧 Vcc が共通ソースライン CSL に印加され，そして，プログラミング動作が時間t6で完了するまで，共通ソースライン CSL は電源電圧 Vcc のレベルで維持される。
［００３３］
第２の期間（t2からt3）の間に，対応する電圧が，選択第１レイヤー110と非選択レイヤー120,130に印加される。
電源電圧 Vcc が第１レイヤー110のストリング選択ライン SSL1に印加される。
０Ｖが非選択レイヤー120，130の他のストリング選択ライン SSL2，SSL3に印加される。
［００３４］さらに，第２の期間（t 2 〜t 3）に，対応するビットライン（示されていない）が準備される。すなわち，
電源電圧 Vccがプログラムされないメモリセル（すなわち，プログラムが抑制されるメモリセル）に接続されたビットラインに印加される間，０Ｖが，プログラムされるメモリセルに接続されたビットラインに印加される。一般に，プログラムされるメモリセルに接続されたビットラインは「選択されたビットライン」あるいは「選択されたBL」と呼ばれ，プログラムが抑制されるメモリセルに接続されたビットラインは，「選択解除されたビットライン」あるいは「選択解除されたBL」と呼ばれる。
（オ）＜＜　図１　＞＞
（カ）＜＜　図２　＞＞
（キ）＜＜　図３　＞＞
（ク）＜＜　図４　＞＞
　ここで，上記引用例１に記載されている事項について検討する。
（ａ）上記（ア）の「プログラミング方法と３次元メモリデバイスが開示される。３次元メモリデバイスは，積層された複数のレイヤーを有し，各レイヤーは，メモリアレイを有し，各メモリアレイは，メモリセルのストリングを有する」旨の記載，上記（イ）の「３次元メモリデバイスは，積層された複数のレイヤーを含み，各レイヤーは，メモリアレイを含み，各メモリアレイは，メモリセルのストリングを含」む旨の記載，上記（ウ）の「図１は発明の実施形態による３次元メモリデバイス100の断面を示す図である。図１を参照すると，３次元メモリデバイスは，第１のレイヤー110の上に形成された第１のメモリアレイ111，第２のレイヤー120の上に形成された第２のメモリアレイ121，及び第３のレイヤー130に形成された第３のメモリアレイを含む。第１，第２，及び第３のレイヤー110，120，及び130に関連する第１，第２，及び第３のメモリアレイ111，121，及び131は，１つ以上のビットラインを共有するように配置される」旨の記載，同じく上記（ウ）の「第１のメモリアレイ111はシリコン基板101あるいは同様の適切な材料の上に形成される。第２と第３のメモリアレイは，メモリ材料レイヤー103及び105（例えば，ＳＯＩ構造）の上にそれぞれ形成される」旨の記載，及び同じく上記（ウ）の「メモリアレイ111乃至131のそれぞれに含まれる多数のメモリセルストリングが，図１では，１つのＮＡＮＤストリングによって概念的に示され」る旨の記載から，引用例１の“３次元メモリデバイス”は，“基板”の上に複数のレイヤーが積層されて形成されるものであり，各レイヤーはメモリアレイを含み，各メモリアレイは“多数のメモリセルストリング”を“含む”ことが読み取れ，また，上記（オ）で引用した図１，及び上記（カ）で引用した図２の記載から，“メモリセルストリング”が“複数のメモリセル”を“含む”ことが読み取れるから，引用例１には，“基板と，前記基板の上に配置される複数のメモリセルストリングとを含み，各メモリセルストリングは，複数のメモリセルを含む３次元メモリデバイス”が記載されているものと認められる。
　
　上記（ウ）の「発明の実施形態によれば，３次元メモリデバイスは，プリチャージの後，プログラミング動作の間，非選択レイヤーに関連した不揮発性メモリのそれぞれのストリングを遮断するように構成される」旨の記載から，“３次元メモリデバイス”の“ストリング”は，“不揮発性メモリのストリング”であることが読み取れるから，引用例１の“３次元メモリデバイス”は，“不揮発性メモリからなる３次元メモリデバイス”であるということができる。
　上記（ア）の「プログラミング方法と３次元メモリデバイスが開示される。・・・プログラミング方法は，複数のレイヤーのうちの非選択レイヤーに関連した非選択ストリングに対して，非選択ストリングに関連したメモリセルのチャネルを遮断電圧でチャージし，その後，複数のレイヤーのうちの選択レイヤーに関連した選択ストリングをプログラミングすることを含む」旨の記載，上記（イ）の「発明の実施形態は，３次元メモリデバイスと，それに関連する，プログラミング動作中のメモリセルの攪乱を低減することが可能なプログラミング方法を提供する」旨の記載，及び同じく上記（イ）の「一実施形態では，発明は，３次元メモリデバイス内で，プログラミング動作を実行する方法を提供し，・・・前記方法は，複数のレイヤーのうちの非選択レイヤーに関連した非選択ストリングに対して，非選択ストリングに関連したメモリセルのチャネルを遮断電圧でチャージし，その後，複数のレイヤーのうちの選択レイヤーに関連した選択ストリングをプログラミングすることを含む。」旨の記載から，引用例１には，“３次元メモリデバイスのプログラミング方法”が開示されていることが読み取れる。
　以上のことから，引用例１には，「基板と，前記基板の上に配置される複数のメモリセルストリングとを含み，各メモリセルストリングは複数のメモリセルを含む，不揮発性メモリからなる３次元メモリデバイスのプログラミング方法」が記載されていると認められる。
（ｂ）上記（イ）の「複数のレイヤーのそれぞれに関連付けられたストリング内のメモリセルにデータをプログラムするように構成された共有ビットライン」との旨の記載，上記（ウ）の「第１，第２，及び第３のレイヤー110，120，及び130に関連する第１，第２，及び第３のメモリアレイ111，121，及び131は，１つ以上のビットラインを共有するように配置される」旨の記載，同じく上記（ウ）の「図１に示されるように，３次元メモリデバイス100は１つのビットラインにつながれた複数のＮＡＮＤストリングを含む」旨の記載，及び図２の記載からみて，引用例１の３次元メモリデバイスでは，各レイヤーに関連付けられた複数の“ＮＡＮＤストリング”が１つの‘ビットライン’を共有するように“接続”されていることが読み取れるから，引用例１には，“複数のＮＡＮＤストリングに接続されたビットライン”が記載されているものと認められる。
　
　上記（ウ）の「プログラミング動作の期間中，・・・０Ｖあるいは０．５Ｖが選択ビットラインに印加される」旨の記載，上記（エ）の「図４は，図１−３に関連して説明された３次元メモリデバイス100のためのプログラミング動作と関連するタイミング図である」旨の記載，同じく上記（エ）の「０Ｖが，プログラムされるメモリセルに接続されたビットラインに印加される」旨の記載，同じく上記（エ）の「一般に，プログラムされるメモリセルに接続されたビットラインは「選択されたビットライン」あるいは「選択されたBL」と呼ばれ」る旨の記載，及び上記（キ）で引用した図３の“Program”動作時に“Selected BL”に印加される電圧が「０（ｏｒ ０．５Ｖ）」である旨の記載から，“３次元メモリデバイス”の“プログラミング動作”において，“プログラムされるメモリセルに接続された”，“選択されたビットライン”に“０Ｖまたは０．５Ｖ”を“印加する”ことが読み取れる。
　ここで，“プログラムされるメモリセル”が“ＮＡＮＤストリング”に含まれるものであることは明らかであり，また，“メモリセルに接続されたビットライン”は，すなわち，“当該メモリセルを含むＮＡＮＤストリングに接続されたビットライン”であると言えるものである。
　そうすると，引用例１には，「３次元メモリデバイスのプログラミング動作において，プログラムされるメモリセルを含む複数のＮＡＮＤストリングに接続された，選択されたビットラインに０Ｖまたは０．５Ｖを印加する」ことが記載されていると認められる。
　
（ｃ）上記（ウ）の「プログラミング動作の期間中，・・・電源電圧Vcc（例えば，２．２Ｖ）が非選択ビットラインに印加されている」との記載，上記（エ）の「電源電圧 Vccがプログラムされないメモリセル（すなわち，プログラムが抑制されるメモリセル）に接続されたビットラインに印加される」旨の記載，同じく上記（エ）の「プログラムが抑制されるメモリセルに接続されたビットラインは，「選択解除されたビットライン」あるいは「選択解除されたBL」と呼ばれる」旨の記載，及び上記（キ）で引用した図３の“Program”動作時に“Unselected BL”に印加される電圧が「Vcc」である旨の記載から，“プログラムが抑制されるメモリセルに接続された”，“選択解除されたビットライン”に“電源電圧Vcc”を“印加する”ことが読み取れる。
　この点と，上記上記（ｂ）で検討した点とを踏まえると，引用例１には，「プログラムが抑制されるメモリセルを含む複数のＮＡＮＤストリングに接続された，選択解除されたビットラインに電源電圧Vccを印加する」ことが記載されていると認められる。
（ｄ）上記（ウ）の「プログラミング動作の期間中，・・・第１のＮＡＮＤストリング111aのストリング選択ラインSSL1に電源電圧Vccが印加される」旨の記載，上記（エ）の「図４は，図１−３に関連して説明された３次元メモリデバイス100のためのプログラミング動作と関連するタイミング図である。図４を参照すると，３次元メモリデバイスのためのプログラミング動作は次のように実行される。説明の便宜上，第１レイヤー110の第１メモリアレイ111のメモリセルがプログラミングのために選択されると仮定する」旨の記載，同じく上記（エ）の「第２の期間（t2からt3）の間に，対応する電圧が，選択第１レイヤー110と非選択レイヤー120，130に印加される。・・・電源電圧 Vccが第１レイヤー110のストリング選択ライン SSL1に印加される」旨の記載，上記（キ）で引用した図３の“Program”動作時に“SSL”の“Layer 1st”に印加される電圧が「Vcc」である旨の記載，及び上記（ク）で引用した図４の“SSL1”に印加される電圧が「Vcc」である旨の記載から，“ストリング選択ライン SSL1”は，“第１レイヤー110の第１メモリアレイ111のメモリセル”を“プログラミングのために選択”するためのものであり，当該“ストリング選択ライン SSL1”に，“電源電圧 Vcc”を“印加する”ことが読み取れる。
　また，上記（ａ）の検討から，引用例１の“３次元メモリデバイス”の各“レイヤー”は，複数の“メモリセルストリング”を“含む”ものと認められるところ，この“レイヤー”の複数の“メモリストリング”に含まれる“メモリセル”を“プログラミングのために選択する”際に，複数の“メモリセルストリング”に“接続”されている“ストリング選択ライン”を用いることは自明のことである。
　してみれば，引用例１には，「第１レイヤー110の第１メモリアレイ111のメモリセルをプログラミングのために選択するためのストリング選択ライン SSL1は，複数のメモリセルストリングに接続され，当該ストリング選択ライン SSL1に，電源電圧 Vccを印加する」ことが記載されているものと認められる。
　
（ｅ）上記（ウ）の「プログラミング動作の期間中，・・・残りの（非選択）ＮＡＮＤストリング121a，131aのストリング選択ラインSSL2，SSL3に０Ｖが印加されている」旨の記載，上記（エ）の「第２の期間（t2からt3）の間に，対応する電圧が，選択第１レイヤー110と非選択レイヤー120，130に印加される。・・・０Ｖが非選択レイヤー120，130の他のストリング選択ライン SSL2，SSL3に印加される」旨の記載，上記（キ）で引用した図３の“Program”動作時に“SSL”の“Layer 2nd,3rd,・・・”に印加される電圧が「０Ｖ」である旨の記載，及び上記（ク）で引用した図４の“SSL2~n”に印加される電圧が「０Ｖ」である旨の記載から，“非選択レイヤー120，130のストリング選択ライン SSL2，SSL3”に，“０Ｖ”を“印加する”ことが読み取れる。
　この点と，上記（ｄ）で検討したことから，引用例１には，「非選択レイヤー120，130のストリング選択ライン SSL2，SSL3は，複数のメモリセルストリングに接続され，当該ストリング選択ライン SSL2，SSL3に，０Ｖを印加する」ことが記載されているものと認められる。
（ｆ）上記（ウ）の「図２を参照すると，３次元メモリデバイス100は，ワードラインWL0〜WLm-1，メインビットラインMBL，及び共通ソースラインCSLに共通に関連付けられた複数のＮＡＮＤストリング111a，121a，131aを含む」旨の記載，及び上記（カ）で引用した図２の記載から，“ワードラインWL0〜WLm-1”は，“複数のＮＡＮＤストリング111a，121a，131a”の“対応するメモリセル”に“接続”されていることが読み取れる。
　また，上記（ウ）の「プログラミング動作の期間中，パス電圧Vpassが非選択ワードラインに印加されている間，プログラム電圧Vpgm が選択ワードラインに印加される」旨の記載，上記（キ）で引用した図３の“Program”動作時に“Selected WL”に印加される電圧が「Vpgm」であり，“Unselected WL”に印加される電圧が「Vpass」である旨の記載，及び上記（ク）で引用した図４の“Selected WL”に印加される電圧が「Vpass - Vpgm」であり，“Unselected WL”に印加される電圧が「Vpass」である旨の記載から，“プログラミング動作の期間中”，“パス電圧Vpassを非選択ワードラインに印加し”，“プログラム電圧Vpgm を選択ワードラインに印加する”ことが読み取れる。
　以上の検討から，引用例１には，「ワードラインWL0〜WLm-1が複数のＮＡＮＤストリング111a，121a，131aの対応するメモリセルに接続され，プログラミング動作の期間中，パス電圧Vpassを非選択ワードラインに印加し，プログラム電圧Vpgm を選択ワードラインに印加する」ことが記載されているものと認められる。
　上記（ａ）〜（ｆ）の検討から，引用例１には，次のとおりの発明（以下，「引用発明」という。）が記載されていると認められる。
　
「基板と，前記基板の上に配置される複数のメモリセルストリングとを含み，各メモリセルストリングは複数のメモリセルを含む，不揮発性メモリからなる３次元メモリデバイスのプログラミング方法であって，
　３次元メモリデバイスのプログラミング動作において，プログラムされるメモリセルを含む複数のＮＡＮＤストリングに接続された，選択されたビットラインに０Ｖまたは０．５Ｖを印加し，
　プログラムが抑制されるメモリセルを含む複数のＮＡＮＤストリングに接続された，選択解除されたビットラインに電源電圧Vccを印加し，
　第１レイヤー110の第１メモリアレイ111のメモリセルをプログラミングのために選択するためのストリング選択ライン SSL1は，複数のメモリセルストリングに接続され，当該ストリング選択ライン SSL1に，電源電圧 Vccを印加し，
　非選択レイヤー120，130のストリング選択ライン SSL2，SSL3は，複数のメモリセルストリングに接続され，当該ストリング選択ライン SSL2，SSL3に，０Ｖを印加し，
　ワードラインWL0〜WLm-1が複数のＮＡＮＤストリング111a，121a，131aの対応するメモリセルに接続され，プログラミング動作の期間中，パス電圧Vpassを非選択ワードラインに印加し，プログラム電圧Vpgm を選択ワードラインに印加する
　方法。」
（３−２）引用例２
　原査定の拒絶の理由で引用された，本願の優先日前に頒布された刊行物である，特開２００７−２９３９８６号公報（２００７年１１月８日出願公開。以下，「引用例２」という。）には，図面とともに，次の記載がある。（下線は当審において付加したものである。）
　
（ケ）「【０００１】
  
本発明は，半導体記憶装置，例えばＮＡＮＤ型フラッシュメモリに関する。
（コ）「【００２７】
  図６，図７は，ＮＡＮＤユニット１に書き込みセルがある場合の動作を示している。図６，図７において，図４，図５と同一部分には同一符号を付している。
【００２８】
  図６，図７と，図４，図５とは，信号ＳＧＤ１と信号ＳＧＤ２の電圧印加シーケンスが異なっている。すなわち，ソース線ＳＬ及びビット線ＢＬ０，ＢＬ１から各ＮＡＮＤユニットＮＡＮＤ０〜３を充電した後，ソース選択ゲート列１２のゲート電極に供給される信号ＳＧＳ，及び第２のドレイン選択ゲート列１４のゲート電極に供給される信号ＳＧＤ２が０Ｖに下げられる。このため，ソース選択ゲート列１２がオフとされ，第２のドレイン選択ゲート列１４を構成するエンハンスメント型トランジスタ１４ｅがオフとされる。しかし，第２のドレイン選択ゲート列１４を構成するデプレション型トランジスタ１４ｄはオンのままである。次いで，選択ビット線ＢＬ０が０Ｖに下げられるとＮＡＮＤユニット１がトランジスタ１４ｄ，１３ｅを介して放電される。ＮＡＮＤユニット１が十分に放電されたタイミングにおいて，例えば非選択ワード線ＷＬ０〜ＷＬ２９，ＷＬ３１に電圧Ｖｐａｓｓが印加され，次いで，例えば選択ワード線ＷＬ３０にプログラム電圧Ｖｐｇｍが供給される。このようにして，ＮＡＮＤユニット１の選択セルに書き込みが行なわれる。
（途中省略）
【００３１】
  また，
図６，図７に示す書き込み時，第２のドレイン選択ゲート列１４において，ＮＡＮＤユニットＮＡＮＤ０に接続されたエンハンスメント型トランジスタ１４ｅ（図６に破線の円で示す）は，ゲート電圧ＳＧＤ２が０Ｖ，ドレイン電圧がＶｂｏｏｓｔ，ソース電圧Ｖｓが０Ｖ，ウェル領域の電圧が０Ｖのとき，オフ特性が劣化する。このため，このトランジスタを確実にオフさせる必要がある。
【００３２】
  
図９は，エンハンスメント型トランジスタ１４ｅを確実にオフさせるための例を示している。この場合，エンハンスメント型トランジスタ１４ｅのソース電圧Ｖｓを０Ｖまで下げないようにしている。具体的には，図１１に示すように，選択ビット線ＢＬ０の放電が終了し，非選択ワード線に電圧Ｖｐａｓｓを供給する前に選択ビット線ＢＬ０に，例えば１Ｖ程度の電圧を印加する。
【００３３】
  
図１０は，ソース電圧Ｖｓに対するエンハンスメント型トランジスタ１４ｅのオフ特性を示している。図１０から明らかなように，トランジスタ１４ｅは，ソース電圧Ｖｓを０．６Ｖ以上とした場合，オフ特性が改善されることが分かる。このように選択ビット線ＢＬ０に１Ｖ程度の電圧を印加する構成とすることにより，トランジスタ１４ｅを確実にオフさせることができる。
　上記（ケ）及び（コ）の記載によれば，引用例２には，次の事項（以下，「引用例２記載の技術」という。）が記載されていると認められる。
　
「ＮＡＮＤ型フラッシュメモリにおいて，書き込み時，第２のドレイン選択ゲート列１４において，ＮＡＮＤユニットＮＡＮＤ０に接続されたエンハンスメント型トランジスタ１４ｅを確実にオフさせるために，エンハンスメント型トランジスタ１４ｅのソース電圧Ｖｓを０Ｖまで下げないようにし，具体的には，選択ビット線ＢＬ０の放電が終了し，非選択ワード線に電圧Ｖｐａｓｓを供給する前に選択ビット線ＢＬ０に，例えば１Ｖ程度の電圧を印加する。」
（３−３）引用例３
　原査定の拒絶査定で引用された，本願の優先日前に頒布された刊行物である，特開２００９−２６６９４６号公報（２００９年１１月１２日出願公開。以下，「引用例３」という。）には，図面とともに，次の記載がある。（下線は当審において付加したものである。）
（サ）「【０００１】
  
本発明は，三次元積層不揮発性半導体メモリ(3D-stacked nonvolatile semiconductor memory)に関する
（シ）「【００２４】
  
図１は，BiCS-NANDフラッシュメモリの鳥瞰図を示している。
【００２５】
  NANDフラッシュメモリは，例えば，各々が消去の一単位となる複数のブロックから構成される。ここでは，二つのブロックBKi, BKi+1について図示する。
【００２６】
  
半導体基板内に形成されるソース拡散層24は，例えば，全てのブロックに共通に１つ設けられる。ソース拡散層24は，コンタクトプラグPSLを介して，ソース線SL・M1に接続される。また，ソース拡散層24上には，例えば，導電性ポリシリコンから構成される3以上の導電層が積層される（本例では6層構造）。
【００２７】
  最上層を除く残りの5つの導電層は，１つのブロックBKi+1内でそれぞれプレート状に形成され，かつ，そのＸ方向の端部は，各々の導電層にコンタクトをとるために階段状に形成される。最下層は，ソース線側セレクトゲート線SGSとなり，
最下層及び最上層を除く残りの4つの導電層は，ワード線WL0, WL1, WL2, WL3となる
【００２８】
  最上層は，Ｘ方向に延びるライン状の複数の導電線から構成される。１つのブロックBKi+1内には，例えば，6本の導電線が配置される。最上層の例えば6本の導電線は，ビット線側セレクトゲート線SGD0, …SGD5となる。
【００２９】
  そして，
NANDセルユニットを構成するための複数の活性層（アクティブエリア）AAは，複数の導電層を突き抜けてソース拡散層24に達するように，Ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成される。
【００３０】
  複数の活性層AAの上端は，Ｙ方向に延びる複数のビット線BL0, …BLmに接続される。また，ソース線側セレクトゲート線SGSは，コンタクトプラグPSGSを介して，Ｘ方向に延びる引き出し線SGS・M1に接続され，ワード線WL0, WL1, WL2, WL3は，それぞれ，コンタクトプラグをPWL0, PWL1, PWL2, PWL3 介して，Ｘ方向に延びる引き出し線WL0・M1, WL1・M1, WL2・M1, WL3・M1に接続される。
【００３１】
  さらに，ビット線側セレクトゲート線SGD0, …SGD5は，それぞれ，コンタクトプラグPSGD0, …PSGD5を介して，Ｘ方向に延びる引き出し線SGD0・M1, …SGD5・M1に
接続される。
【００３２】
  
複数のビット線BL0, …BLm
【００３３】
  
図２は，図１のBiCS-NANDフラッシュメモリの平面図を示している。
【００３４】
  
柱状の複数の活性層AAは，半導体基板の上面から見た場合にアレイ状に配置され，メモリセルアレイ１５を構成する。NANDセルユニットは，複数の活性層AAの各々に形成されるが，その詳細については後述する。
（ス）「【００４９】
  
NANDセルユニット NANDの構造例を図５に示す。
【００５０】
  
メモリセルMCは，MONOS構造を有する。
【００５１】
  
MONOS構造とは，電荷蓄積層が窒化物(nitride)などの絶縁体から構成されるメモリセル構造のことである。
【００５２】
  セレクトゲートトランジスタSTは，例えば，メモリセルMCと同一構造を有する。
【００５３】
  但し，セレクトゲートトランジスタSTのゲート絶縁膜については，メモリセルMCと異なる構造，即ち，電荷蓄積層を有しない構造（例えば，シリコン酸化膜の単一膜）としてもよい。
【００５４】
  
NANDセルユニットの鳥瞰図を図６に示す。
【００５５】
  
三次元構造のNANDセルユニットの特徴の一つは，ソース線側セレクトゲート線SGS，ワード線WL0, WL1, WL2, WL3及びビット線側セレクトゲート線SGD0, …SGD5が，柱状の活性層AAの側面を取り囲む構造を有している点にある。
【００５６】
  このため，例えば，複数の活性層AAを細くして，半導体基板上により多くの活性層AAを形成し，大容量化を図っても，NANDセルユニットを構成するトランジスタの駆動力を十分に確保できることにある。」
（セ）「【００５７】
  
図７は，メモリセルアレイの等価回路を示している。
【００５８】
  
BiCS-NANDフラッシュメモリは，三次元構造を有するため，これに合わせて，等価回路も三次元的に記載している。
【００５９】
  NAND列を構成するメモリセルの数は，多ければ多いほど大容量化に貢献できるが，BiCS構造の特質から，NAND列を構成するメモリセルの数が多くなるに従い，製造プロセス上，メモリセルの特性にばらつきが生じる可能性がある。
【００６０】
  このような特性のばらつきを考慮する場合，NAND列を構成するメモリセルの数を少なめ（例えば，4個，8個など）とする。また，図７の等価回路で示される構造の上に，さらに同じ構造を積み重ねてもよい。」
（ソ）＜＜　図１　＞＞
（タ）＜＜　図２　＞＞
（チ）＜＜　図５　＞＞
（ツ）＜＜　図６　＞＞
（テ）＜＜　図７　＞＞
（４）対比
　本件補正発明と引用発明とを対比する。
　
（ａ）引用発明の“３次元メモリデバイス”は，“基板”の上に，複数の“メモリセル”を含む複数の“メモリセルストリング”を配置したものである一方，本件補正発明の“不揮発性メモリ装置”は，“基板”の上に，複数の“メモリセル”を含む複数の“メモリストリング”を配置したものであることから，引用発明の「基板」「メモリセル」「メモリセルストリング」が本件補正発明の「基板」「メモリセル」「メモリストリング」にそれぞれ相当する。
　引用発明の「３次元メモリデバイス」は，“不揮発性メモリからなる”ものであることから，引用発明の「３次元メモリデバイス」は本件補正発明の「不揮発性メモリ装置」に対応するものといえる。
　また，引用発明の「プログラミング方法」は，“メモリセル”を“プログラム”する“方法”であるから，本件補正発明の「プログラム方法」に対応する。
　してみれば，引用発明の「基板と，前記基板の上に配置される複数のメモリセルストリングとを含み，各メモリセルストリングは複数のメモリセルを含む，不揮発性メモリからなる３次元メモリデバイスのプログラミング方法」と本件補正発明の「基板と，前記基板の上で行及び列に配置される複数のメモリストリングとを含み，各メモリストリングは前記基板に直立する方向に積層される複数のメモリセルを含む不揮発性メモリ装置のプログラム方法」とは，後記する点で相違するものの，「基板と，前記基板の上で配置される複数のメモリストリングとを含み，各メモリストリングは複数のメモリセルを含む不揮発性メモリ装置のプログラム方法」の点で共通している。
　
（ｂ）引用発明の「プログラムされるメモリセル」は，“プログラムされるメモリセル”と“プログラムされないメモリセル”とを含む“複数のメモリセル”の“中”の“メモリセル”であるということができるから，引用発明の「プログラムされるメモリセル」が本件補正発明の「複数のメモリセル中のプログラムされるメモリセル」に相当する。
　引用発明の「ＮＡＮＤストリング」は，「メモリセルストリング」の具体的な一例を示したものであるから，引用発明の「複数のＮＡＮＤストリング」が本件補正発明の「少なくとも２つのメモリストリング」に相当する。
　引用発明の「選択されたビットライン」が本件補正発明の「選択されたビットライン」に相当し，引用発明の「０Ｖまたは０．５Ｖ」の“電圧”は，「選択されたビットライン」に印加される電圧である点で，本件補正発明の「第１電圧」に相当する。
　以上の検討から，引用発明の「プログラムされるメモリセルを含む複数のＮＡＮＤストリングに接続された，選択されたビットラインに０Ｖまたは０．５Ｖを印加し」と本件補正発明の「複数のメモリセル中のプログラムされるメモリセルを含む同一列に属する少なくとも２つのメモリストリングに接続された選択されたビットラインに第１電圧を印加し」とは，後記する点で相違するものの，「複数のメモリセル中のプログラムされるメモリセルを含む少なくとも２つのメモリストリングに接続された選択されたビットラインに第１電圧を印加し」の点で共通している。
（ｃ）引用発明のプログラムが“抑制”されるメモリセルは，プログラムされないように制御されるメモリセルのことであるから，プログラムが“禁止”されるメモリセルであるといえるものであり，また，引用発明の「プログラムが抑制されるメモリセル」は，“プログラムされるメモリセル”と“プログラムされないメモリセル”とを含む“複数のメモリセル”の“中”の“メモリセル”であるということができるから，引用発明の「プログラムが抑制されるメモリセル」が本件補正発明の「複数のメモリセル中のプログラム禁止されるメモリセル」に相当する。
　また，引用発明の「選択解除されたビットライン」は，“選択されない”メモリセルを含む複数のＮＡＮＤストリングに接続されている“ビットライン”であるから，本件補正発明の「非選択されたビットライン」に相当する。
　また，引用発明の「電源電圧Vcc」は，本件補正発明の「非選択されたビットライン」に相当する「選択解除されたビットライン」に印加される“電圧”である点で，本件補正発明の「第２電圧」に相当する。
　そうすると，引用発明の「プログラムが抑制されるメモリセルを含む複数のＮＡＮＤストリングに接続された，選択解除されたビットラインに電源電圧Vccを印加し」と本件補正発明の「複数のメモリセル中のプログラム禁止されるメモリセルを含む同一列に属する少なくとも２つのメモリストリングに接続された非選択されたビットラインに第２電圧を印加し」とは，後記する点で相違するものの，「複数のメモリセル中のプログラム禁止されるメモリセルを含む少なくとも２つのメモリストリングに接続された非選択されたビットラインに第２電圧を印加し」の点で共通している。
（ｄ）引用発明の「ストリング選択ライン SSL1」は，“第１レイヤー110の第１メモリアレイ111のメモリセルをプログラミングのために選択するための”ものであるから，“選択された”“ストリング選択ライン”であるということができ，また，“複数のメモリセルストリングに接続され”ているから，“少なくとも２つのメモリストリングに接続され”ているということができる。
　そうすると，引用発明の「ストリング選択ライン SSL1」が本件補正発明の「少なくとも２つのメモリストリングに接続された選択されたストリング選択ライン」に相当する。
　また，引用発明の“ストリング選択ライン SSL1”に印加される「電源電圧Vcc」は，本件補正発明の「選択されたストリング選択ライン」に相当する「ストリング選択ライン SSL1」に印加される電圧である点で，本件補正発明の「第３電圧」に相当する。
　してみれば，引用発明の「第１レイヤー110の第１メモリアレイ111のメモリセルをプログラミングのために選択するためのストリング選択ライン SSL1は，複数のメモリセルストリングに接続され，当該ストリング選択ライン SSL1に，電源電圧 Vccを印加し」と本件補正発明の「同一行に属する少なくとも２つのメモリストリングに接続された選択されたストリング選択ラインに第３電圧を印加し」とは，後記する点で相違するものの，「少なくとも２つのメモリストリングに接続された選択されたストリング選択ラインに第３電圧を印加し」の点で共通している。
（ｅ）引用発明の「ストリング選択ライン SSL2，SSL3」は，“非選択レイヤー120，130のストリング選択ライン”であるから，“非選択された”“ストリング選択ライン”であるということができ，また，“複数のメモリセルストリングに接続され”ているから，“少なくとも２つのメモリストリングに接続され”ているということができる。
　そうすると，引用発明の「ストリング選択ライン SSL2，SSL3」が本件補正発明の「少なくとも２つのメモリストリングに接続された非選択されたストリング選択ライン」に相当する。
　また，引用発明の“ストリング選択ライン SSL2，SSL3”に印加される「０Ｖ」の“電圧”は，本件補正発明の「非選択されたストリング選択ライン」に相当する「ストリング選択ライン SSL2，SSL3」に印加される電圧である点で，本件補正発明の「第４電圧」に相当する。
　してみれば，引用発明の「非選択レイヤー120，130のストリング選択ライン SSL2，SSL3は，複数のメモリセルストリングに接続され，当該ストリング選択ライン SSL2，SSL3に，０Ｖを印加し」と本件補正発明の「同一行に属する少なくとも２つのメモリストリングに接続された非選択されたストリング選択ラインに第４電圧を印加し」とは，後記する点で相違するものの，「少なくとも２つのメモリストリングに接続された非選択されたストリング選択ラインに第４電圧を印加し」の点で共通している。
（ｆ）引用発明の「ワードラインWL0〜WLm-1」は，“複数のＮＡＮＤストリング111a，121a，131a”の“対応”する“メモリセル”に“接続”されているものであることから，引用発明の「ワードラインWL0〜WLm-1」が本件補正発明の「各ワードラインがメモリストリング中の各対応メモリセルに接続された複数のワードライン」に相当する
　引用発明の，「パス電圧Vpass及びプログラム電圧Vpgm 」は，“プログラミング動作の期間中”に印加される電圧であって，“プログラム動作”をさせるための“電圧”であるから，引用発明の「パス電圧Vpass及びプログラム電圧Vpgm」が本件補正発明の「プログラム動作電圧」に相当する。
　してみれば，引用発明の「ワードラインWL0〜WLm-1が複数のＮＡＮＤストリング111a，121a，131aの対応するメモリセルに接続され，プログラミング動作の期間中，パス電圧Vpassを非選択ワードラインに印加し，プログラム電圧Vpgm を選択ワードラインに印加する」と本件補正発明の「各ワードラインがメモリストリング中の各対応メモリセルに接続された複数のワードラインにプログラム動作電圧を印加する」とは，「各ワードラインがメモリストリング中の各対応メモリセルに接続された複数のワードラインにプログラム動作電圧を印加する」点で一致する。
（ｇ）上記（ｃ）の検討から，引用発明の「選択解除されたビットライン」に印加される「電源電圧Vcc」が本件補正発明の「第２電圧」に相当し，また，上記（ｄ）の検討から，引用発明の「ストリング選択ライン SSL1」に印加される「電源電圧Vcc」が本件補正発明の「第３電圧」に相当するものであるところ，この「電源電圧Vcc」が“正”の“電圧”であることは明らかである。
　してみれば，引用発明と本件補正発明とは，後記する点で相違するものの，「第２乃至第３電圧は正電圧であ」る点で共通している。
　
　そうすると，本件補正発明と引用発明とは，
　
「基板と，前記基板の上で配置される複数のメモリストリングとを含み，各メモリストリングは複数のメモリセルを含む不揮発性メモリ装置のプログラム方法に於いて，
　前記複数のメモリセル中のプログラムされるメモリセルを含む少なくとも２つのメモリストリングに接続された選択されたビットラインに第１電圧を印加し，
　前記複数のメモリセル中のプログラム禁止されるメモリセルを含む少なくとも２つのメモリストリングに接続された非選択されたビットラインに第２電圧を印加し，
　少なくとも２つのメモリストリングに接続された選択されたストリング選択ラインに第３電圧を印加し，
　少なくとも２つのメモリストリングに接続された非選択されたストリング選択ラインに第４電圧を印加し，
　各ワードラインが前記メモリストリング中の各対応メモリセルに接続された複数のワードラインにプログラム動作電圧を印加することを含み，
　前記第２乃至第３電圧は正電圧である
　プログラム方法。」
　
の点で一致し，次の点で相違する。
　
［相違点１］
　本件補正発明では，メモリストリングが，基板の上で「行及び列」に配置され，各メモリストリングのメモリセルが「基板に直立する方向に積層される」のに対して，引用発明では，３次元メモリデバイスの物理構造が本件補正発明とは異なるために，上記のような配置及び積層方向となっていない点。
［相違点２］
　選択されたビットラインが接続されるメモリストリングが，本件補正発明では，「同一列に属する」ものであるのに対して，引用発明では，３次元メモリデバイスの物理構造が本件補正発明とは異なるために，そのような構成となっていない点。
［相違点３］
　非選択されたビットラインが接続されるメモリストリングが，本件補正発明では，「同一列に属する」ものであるのに対して，引用発明では，３次元メモリデバイスの物理構造が本件補正発明とは異なるために，そのような構成となっていない点。
［相違点４］
　選択されたストリング選択ラインが接続されるメモリストリングが，本件補正発明では，「同一行に属する」ものであるのに対して，引用発明では，３次元メモリデバイスの物理構造が本件補正発明とは異なるために，そのような構成となっていない点。
［相違点５］
　非選択されたストリング選択ラインが接続されるメモリストリングが，本件補正発明では，「同一行に属する」ものであるのに対して，引用発明では，３次元メモリデバイスの物理構造が本件補正発明とは異なるために，そのような構成となっていない点。
［相違点６］
　「第１電圧」が，本件補正発明では「正電圧」であるのに対して，引用発明では“０または正”のいずれかの“電圧”である点。
［相違点７］
　本件補正発明では，「複数のメモリストリングで基板から同一の高さに位置するメモリセルはワードラインを共有する」のに対して，引用発明では，３次元メモリデバイスの物理構造が本件補正発明とは異なるために，そのような構成となっていない点。
（５）当審の判断
　上記各相違点について検討する。
　
　ア　相違点１〜５及び７について
　上記引用例３の（サ），（ス），及び（セ）の記載や，上記（ソ），（チ），（ツ），（テ）で引用した図面の記載によれば，メモリセルを“基板に直立する方向に積層”してメモリストリングを構成することは，本願の優先日前にメモリ分野において既に周知の技術であったと認められる。
　そして，そのような物理構成とした場合には，上記引用例３の（シ）に「図２は，図１のBiCS-NANDフラッシュメモリの平面図を示している。・・・柱状の複数の活性層AAは，半導体基板の上面から見た場合にアレイ状に配置され，メモリセルアレイ１５を構成する。NANDセルユニットは，複数の活性層AAの各々に形成されるが，その詳細については後述する。」と記載され，同じく上記引用例３の（タ）で引用した図２に引用符号“１５”で示され，さらに，上記引用例３の（テ）で引用した図７に記載されているように“NANDセルユニット”は，半導体基板上にアレイ状，すなわち，“行列状”に配置されるものであり，この場合，同一のビット線（ビットライン）に接続されるNANDセルユニット（メモリストリング）を“同一列に属する”ものとみれば，上記“行列状”に配列されたメモリストリングのうち，“同一行”に属するメモリストリングが同一のビット線側セレクトゲート線（ストリング選択ライン）に接続されることになり，その結果，ストリング選択ラインを共有するメモリストリングが，“同一行に属する”ものとなることは明らかである。
　さらに，上記引用例３の（シ）に「最下層及び最上層を除く残りの4つの導電層は，ワード線WL0, WL1, WL2, WL3となる。」と記載されているように，“基板に直立する方向に複数のメモリセルが積層されたメモリストリング”を基板上に配列した場合に，各メモリストリングの対応するメモリセル同士は基板から同一の高さに位置するものとなるから，これに応じてワードラインが，基板から同一の高さに位置するメモリセルの間で共有されるようになることは当然のことである。
　そして，引用発明と引用例３に記載の上記周知技術とは，いずれも，複数のＮＡＮＤ型メモリストリングがビット線及びワード線を共有する形のメモリ装置であり，その論理的な回路構成の点では同一のものと認められることから，引用発明に上記周知技術を適用して，
　メモリストリングが，基板の上で“行及び列”に配置され，各メモリストリングのメモリセルが“基板に直立する方向に積層される”ように構成し，
　選択されたビットラインが接続されるメモリストリングが，“同一列に属する”ものとし，
　非選択されたビットラインが接続されるメモリストリングが，“同一列に属する”ものとし，
　選択されたストリング選択ラインが接続されるメモリストリングが，“同一行に属する”ものとし，
　非選択されたストリング選択ラインが接続されるメモリストリングが，“同一行に属する”ものとし，さらに，
　“複数のメモリストリングで基板から同一の高さに位置するメモリセルがワードラインを共有する”ようにすること，
　すなわち，上記相違点１〜５，及び７に係る構成とすることは，当業者が容易に想到し得たことである。
　イ　相違点６について
　引用例２には，「ＮＡＮＤ型フラッシュメモリにおいて，書き込み時，第２のドレイン選択ゲート列１４において，ＮＡＮＤユニットＮＡＮＤ０に接続されたエンハンスメント型トランジスタ１４ｅを確実にオフさせるために，エンハンスメント型トランジスタ１４ｅのソース電圧Ｖｓを０Ｖまで下げないようにし，具体的には，選択ビット線ＢＬ０の放電が終了し，非選択ワード線に電圧Ｖｐａｓｓを供給する前に選択ビット線ＢＬ０に，例えば１Ｖ程度の電圧を印加する。」旨の技術（引用例２記載の技術）が記載されている。
　そして，引用例２の“ビット線”と“ＮＡＮＤユニット”の間に接続される“エンハンスメント型トランジスタ１４ｅ”を確実にオフさせる”ための技術を，同様の回路構成を有する引用例１の“ビットライン”と“ＮＡＮＤストリング”の間に接続される“選択トランジスタ”に適用することには何ら困難性がないことから，引用発明に引用例２記載の技術を適用して，プログラミング動作においてビットラインに印加する「第１電圧」を“０または正”うちの“正”の電圧とすること，すなわち，上記相違点６に係る構成とすることは，当業者が容易に想到し得たことである。
　ウ　そして，本件補正発明の作用効果も，引用発明，引用例２記載の技術，及び周知技術から当業者が予測できる範囲のものである。
　
　エ　よって，本件補正発明は，引用発明，引用例２記載の技術，及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（６）本件補正についてのむすび
　したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
（７）請求人の主張について
　請求人は，審判請求書において，以下のように主張している。
「iii)引例４には，第７図を参照すると，本願発明の特徴点４が記載されている。しかし，仮に引例発明１が特徴点１乃至３を備えていると仮定したとしても引例発明１に引例発明４を適用して本願発明と同様の構成とすることは以下の理由から出来ない。 
　iv）引例発明１ではメモリストリングを構成している第１〜第３Layer １１０，１２０，１３０内のメモリセルは，いずれも基板から同一の高さに並んでいる。 
　これに，引例発明４を適用してこれらのメモリセルがワードラインを共有するように構成すると，第１〜第３Layer １１０，１２０，１３０のメモリセルは個別に選択することが出来なくなり，引例発明１は動作不能となる。 
　即ち，引例発明１に引例発明４を適用して本願発明と同様の構成とすることはできない。」
　しかしながら，引用発明の３次元メモリデバイスと，引例４（本件審決における引用例３に対応する）記載される三次元積層不揮発性半導体メモリとは，論理的な回路構成において同一のものであり，引用発明の３次元メモリデバイスを引例４のような物理構成とすれば，結果として「複数のメモリストリングで前記基板から同一の高さに位置するメモリセルはワードラインを共有する」ものとなることは当然のことである。
　よって請求人の主張は採用することができない。
第３　本願発明について
１　本願発明
　平成２７年７月２日付けの手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明は，平成２６年１０月８日付けの手続補正によって補正された特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。（以下，「本願発明」という。）
　
「基板と，前記基板の上で行及び列に配置される複数のメモリストリングとを含み，各メモリストリングは前記基板に直交する方向に積層される複数のメモリセルを含む不揮発性メモリ装置のプログラム方法に於いて，
　前記複数のメモリストリングの選択された列に接続される選択されたビットラインに第１電圧を印加し，
　前記複数のメモリストリングの非選択された列に接続される非選択されたビットラインに第２電圧を印加し，
　前記複数のメモリストリングの選択された行に接続される選択されたストリング選択ラインに第３電圧を印加し，
　前記複数のメモリストリングの非選択された行に接続される非選択されたストリング選択ラインに第４電圧を印加し，
　前記複数のメモリストリングに接続されるワードラインの中の選択されたワードラインにプログラム動作電圧を印加することを含み，
　前記第１乃至第３電圧は正電圧であり，
　前記複数のメモリストリングで前記基板から同一の高さに位置するメモリセルはワードラインを共有することを特徴とするプログラム方法。」
　
２　引用例
　原査定の拒絶の理由に引用された引用例１〜３には，上記「第２　［理由］２　補正の適否」の「（３）引用例」に記載したとおりの事項が記載されている。
　
３　対比・判断
　本願発明は，上記「第２　［理由］」で検討した本件補正発明から，「方向」，「メモリストリング」，及び「ワードライン」に関する限定事項を省いたものである。
　そうすると，本願発明の構成要件を全て含み，更に構成を限定したものに相当する本件補正発明が前記「第２　［理由］２　補正の適否」に記載したとおり，引用発明，引用例２記載の技術，及び周知技術に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も，同様の理由により，引用発明，引用例２記載の技術，及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
４　むすび
　以上のとおり，本願発明は，引用発明，引用例２記載の技術，及び周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　したがって，本願は他の請求項について検討するまでもなく拒絶されるべきものである。
　よって，結論のとおり審決する。