【事件の表示】
　特願２０１１−１９６４８５「半導体装置」拒絶査定不服審判事件〔平成２５年　３月２８日出願公開、特開２０１３−　５８６４０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯 
　本願は，平成２３年９月８日の出願であって，平成２５年１０月９日付けで審査請求がなされ，平成２６年１０月８日付けで拒絶理由の通知がなされ，同年１２月１５日付けで意見書及び手続補正書の提出がなされ，平成２７年１月１５日付けで拒絶査定がなされた。　　
　これに対して同年４月１７日付けで拒絶査定不服審判の請求がなされるとともに手続補正書の提出がなされ，当審において，平成２８年５月２０日付けで拒絶理由が通知され，同年７月２５日付けで意見書及び手続補正書の提出がなされたものである。
２　当審による拒絶理由通知の概要
　審判合議体が平成２８年５月２０日付けで通知した拒絶理由通知（以下「当審拒絶理由通知」という。）における，特許法第２９条第２項の判断（本願に係る発明の容易想到性の判断）の概要は次のとおりである。
　（１）　請求項１及び２に係る発明
　平成２７年４月１７日付け手続補正書により補正された，本願の特許請求の範囲の請求項１及び２に係る発明は，引用文献１ないし４に記載された発明に基いて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　（２）　請求項３ないし５に係る発明
　平成２７年４月１７日付け手続補正書により補正された，本願の特許請求の範囲の請求項３ないし５に係る発明は，引用文献１ないし６に記載された発明に基いて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　引用文献等一覧
　　　　１．特開平１０−２９０００８号公報 
　　　　２．特開平１１−２８４１７５号公報 
　　　　３．特開２０００−２０１０３６号公報 
　　　　４．特開平７−１４２７２０号公報 
　　　　５．特開平９−２６０４０１号公報 
　　　　６．特開２００９−１２４００１号公報 
　　　　　
３　本願発明 
　本願の請求項１に係る発明は，平成２８年７月２５日付け手続補正書によって補正された特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりのものである（以下「本願発明」という。）。
「半導体基板と，
　半導体基板上に，長方形形状の電極が複数部存在しかつ前記複数部の電極群が櫛状に折り返し対称になるように配置されている電界効果トランジスタと，
　前記電界効果トランジスタのゲートに接続されるゲート電極パッドと，
　前記電界効果トランジスタのソースに接続されるソース電極パッドと，
　前記電界効果トランジスタの形成領域に隣接し，前記ゲート電極パッドと前記ソース電極パッドの間の第１のダイオード形成領域に，長方形形状の電極が複数部存在しかつ前記複数部の電極群が櫛状に折り返し対称になるように配置されている第１のダイオードとを備え，
　前記第１のダイオード形成領域は前記トランジスタの形成領域と前記半導体基板上で絶縁され，
　前記第１のダイオード形成領域内において，第１のダイオードの電極の長手方向が，前記電界効果トランジスタの電極の長手方向と異なる方向で形成され，
　前記電界効果トランジスタは，ＡｌＧａＮ／ＧａＮ，ＡｌＩｎＧａＮ，ＩｎＧａＮのいずれかのトランジスタであることを特徴とする半導体装置。」
　　　　 　　　
４　引用文献と引用発明 
　（１）　引用文献１について
　平成２８年５月２０日付けの拒絶理由通知において引用文献４として引用された，本願の出願前に日本国内において頒布された刊行物である，特開平７−１４２７２０号公報（以下，「引用文献１」という。）には，下記の事項が記載されている。
　　Ａ　引用文献１の記載事項
　　（ａ１）　「【０００２】
【従来の技術】半導体基板上に形成されたＭＯＳＦＥＴのゲートの静電破壊防止策としては、例えば特開昭６３−２２８６６７号に記載されるように、ゲートと基板との間に保護ダイオードを挿入する技術が一般的である。一例として、デュアルゲ−ト型ＭＯＳＦＥＴを図３に示す。図３（Ａ）が全体の平面図、図３（Ｂ）が動作セル部の拡大平面図である。即ち、シリコン半導体基板（１）のほぼ中央部にソース・ゲ−ト・ドレインを複数連続的に形成して動作セル部（２）を形成し、ソース・ゲ−ト・ドレインの各々をゲートポリシリコン配線またはアルミ電極配線によってソース・ゲ−ト・ドレイン用のボンディングパッド（３）（４）（５）（６）に連結したものである。セル部（２）内では、第１ゲート電極（７）を実線で、第２ゲート電極（８）を点線で示した。第１と第２ゲート電極（７）（８）を挟む両脇にはソース電極（９）とドレイン電極（１０）が延在する。また、ソース電極（９）とドレイン電極（１０）は各々櫛歯状に延在し、互いに相対向するように配置されている（ソ−ス電極の櫛歯部分は図示していない）。ソース・ドレイン電極（９）（１０）はアルミ層で、第１と第２ゲート電極（７）（８）はポリシリコン層で形成され、両者の層間絶縁を利用して各電極がクロス配置されている。
【０００３】ＭＯＳＦＥＴのセル部（２）を除く半導体基板（１）の表面には、拡散によりＰＮ接合を形成し、これを保護ダイオード（１１）とする。半導体基板（１）がＰ型である場合、即ちＭＯＳＦＥＴがＮチャンネル型である場合、保護ダイオード（１１）のアノ−ド側を第１ゲートのボンディングパッド（４）に接続する。これで、第１ゲート電極（７）と半導体基板（１）との間に、保護ダイオード（１１）が逆方向に挿入され、第１ゲートに保護ダイオード（１１）のＰＮ接合の逆方向耐圧以上のサ−ジが入力された場合に第１ゲートと基板（接地電位）とを短絡してＭＯＳＦＥＴのゲート電極を保護するようになっている。本例はデュアルゲート型であるので、第１ゲートの他に第２ゲートを有し、第２ゲートにも第１ゲートと同様の保護ダイオードを接続している。」
　　（ｂ１）　「【０００７】
【実施例】以下に本発明の一実施例を図面を参照しながら詳細に説明する。図１は本発明を例えばデュアルゲ−ト型ＭＯＳＦＥＴに適用した半導体装置を示す平面図である。図１において、基本的な構成と配置は図３のものと同じである。同一箇所には同一の符号を付して説明を省略する。
【０００８】第１ゲート用のボンディングパッド（４）からはただ１本の接続電極（１４）が導出され半導体基板（１）の上を延在する。延在した接続電極は、半導体基板（１）表面を被覆する酸化膜に形成したコンタクトホールを介して保護ダイオード（１１）のＰ型アノ−ド領域にコンタクトする。その後、再び半導体基板（１）の上を延在して第１ゲート電極（７）の櫛歯の根本部分（１５）のほぼ中央に接続する。接続部分は部分的に拡張され、中央から両端部へ向かうほど細くなっている。セル部（２）内の第１ゲート電極（７）はポリシリコン層であり接続電極（１４）と櫛歯の根本部分（１５）はアルミ層である。両者は櫛歯の根本部分全体で層間接続されている。」
　　（ｃ１）　「【００１０】図２は保護ダイオード（１１）とＭＯＳＦＥＴ素子及び両者の接続関係を示すための断面図で、（Ａ）が本発明、（Ｂ）が従来である。Ｎチャンネル型の場合、Ｐ型の半導体基板（１）の表面にＮ型のソ−ス・ドレイン領域と第１ゲート電極を形成してＭＯＳＦＥＴとする。第２ゲートは図示を省略する。保護ダイオード（１１）は、Ｐ型半導体基板（１）の表面に拡散により形成したＮ型カソ−ド領域（１６）、Ｐ型アノ−ド領域（１７）（１８）からなる。アノ−ド領域（１８）は半導体基板（１）とＮ型カソ−ド領域（１６）とにまたがるように形成され、もう一方のアノ−ド領域（１７）を環状に囲む。これで、２個のダイオードがカソ−ドコモンで直列接続されることになる。
【００１１】図２（Ａ）と図２（Ｂ）とで電気的な接続関係は同じである。ただし、従来がボンディングパッド（４）から２方向に接続電極（１２）（１３）が延在していたのに対し、本願では接続電極（１４）が１方向に伸びその途中に保護ダイオード（１１）が接続されているので、電極の抵抗成分の位置関係が異なってくる。つまり、従来はボンディングパッド（４）から保護ダイオード（１１）迄の抵抗成分Ｒ１とボンディングパッド（４）から第１ゲート電極（７）迄の抵抗成分Ｒ２とが並列に接続される。しかし本願はボンディングパッド（４）から保護ダイオード（１１）迄の抵抗成分Ｒ１と保護ダイオード（１１）から第１ゲート電極（７）までの抵抗成分Ｒ２とが直列接続される。そのためボンディングパッド（４）から第１ゲート電極（７）までは抵抗成分Ｒ１とＲ２とが必ず直列接続されその抵抗値は両者の和になる。よって、ボンディングパッド（４）に印加されたサ−ジによりサ−ジ電流が流れると、第１ゲート電極（７）には保護ダイオード（１１）より低い電圧が印加されることになる。従って、保護ダイオード（１１）が保護動作を行う期間中に第１ゲート電極（７）が破壊される確率を従来より低下させることができる。」
　　（ｄ１）　図２には，Ｐ型半導体基板（１）の表面のＰ型アノ−ド領域（１７）には第１ゲートのボンディングパッド（４）が接続され，Ｐ型半導体基板（１）の表面のアノ−ド領域（１８）にはソースが接続された構成が記載されている。
　　（ｅ１）　図３（Ｂ）には，ソース電極（９）とドレイン電極（１０）がそれぞれ長方形形状部分を有することが記載されている。
　　（ｆ１）　図１には，上面視で，ソース電極（９）とドレイン電極（１０）が櫛歯状に形成された領域より上であって，第１ゲートのボンディングパッド（４）とソースのボンディングパッド（３）の間に，保護ダイオード（１１）が形成される領域が記載されている。
　　（ｇ１）　図２（Ａ）には，ＭＯＳＦＥＴのソースが形成される領域の隣に保護ダイオードのアノ−ド領域（１８）が形成された構成が記載されている。
　　Ｂ　引用文献１の記載事項の検討
　　（ａ）　ＭＯＳＦＥＴの構成について
　上記（ａ１）には，「シリコン半導体基板（１）のほぼ中央部にソース・ゲ−ト・ドレインを複数連続的に形成して動作セル部（２）を形成」し、「ソース・ゲ−ト・ドレインの各々をゲートポリシリコン配線またはアルミ電極配線によってソース・ゲ−ト・ドレイン用のボンディングパッド（３）（４）（５）（６）に連結」し，「ソース電極（９）とドレイン電極（１０）は各々櫛歯状に延在し、互いに相対向するように配置されている」ことが記載され，上記（ｃ１）には，「Ｐ型の半導体基板（１）の表面にＮ型のソ−ス・ドレイン領域と第１ゲート電極を形成してＭＯＳＦＥＴとする」こと，上記（ｅ１）から図３（Ｂ）には，ソース電極（９）とドレイン電極（１０）がそれぞれ長方形形状部分を有することが記載されている。
　よって，引用文献１には，「ソース・ゲ−ト・ドレインの各々をゲートポリシリコン配線またはアルミ電極配線によってソース・ゲ−ト・ドレイン用のボンディングパッド（３）（４）（５）（６）に連結し，それぞれ長方形形状部分を有するソース電極（９）とドレイン電極（１０）は各々櫛歯状に延在し、互いに相対向するように配置され，Ｐ型の半導体基板（１）の表面にＮ型のソ−ス・ドレイン領域と第１ゲート電極を形成したＭＯＳＦＥＴ」が記載されている。
　　（ｂ）　保護ダイオードの構成について
　上記（ｃ１）には，「保護ダイオード（１１）は、Ｐ型半導体基板（１）の表面に拡散により形成したＮ型カソ−ド領域（１６）、Ｐ型アノ−ド領域（１７）（１８）からなる。アノ−ド領域（１８）は半導体基板（１）とＮ型カソ−ド領域（１６）とにまたがるように形成され、もう一方のアノ−ド領域（１７）を環状に囲む。これで、２個のダイオードがカソ−ドコモンで直列接続されることになる。」ことが記載され，上記（ｄ１）には，「Ｐ型半導体基板（１）の表面のＰ型アノ−ド領域（１７）には第１ゲートのボンディングパッド（４）が接続され，Ｐ型半導体基板（１）の表面のアノ−ド領域（１８）にはソースが接続され」ること，（ｆ１）には，ソース電極（９）とドレイン電極（１０）が櫛歯状に形成された領域より上であって，第１ゲートのボンディングパッド（４）とソースのボンディングパッド（３）の間に，保護ダイオード（１１）が形成される領域があることが記載されている。
　よって，引用文献１には，「Ｐ型半導体基板（１）の表面に拡散により形成したＮ型カソ−ド領域（１６）とＰ型アノ−ド領域（１７）（１８）からなり，Ｐ型アノ−ド領域（１７）には第１ゲートのボンディングパッド（４）が接続され，アノ−ド領域（１８）にはソースが接続されて，２個のダイオードがカソ−ドコモンで直列接続されるものであって，ソース電極（９）とドレイン電極（１０）が櫛歯状に形成された領域より上であって，第１ゲートのボンディングパッド（４）とソースのボンディングパッド（３）の間に形成される保護ダイオード」が記載されている。
　　Ｃ　引用発明１
　上記Ｂから，引用文献１には，下記の発明（以下，「引用発明１」という。）が記載されていると認められる。
　「ソース・ゲ−ト・ドレインの各々をゲートポリシリコン配線またはアルミ電極配線によってソース・ゲ−ト・ドレイン用のボンディングパッド（３）（４）（５）（６）に連結し，それぞれ長方形形状部分を有するソース電極（９）とドレイン電極（１０）は各々櫛歯状に延在し、互いに相対向するように配置され，Ｐ型半導体基板（１）の表面にＮ型のソ−ス・ドレイン領域と第１ゲート電極を形成したＭＯＳＦＥＴと，
　Ｐ型半導体基板（１）の表面に拡散により形成したＮ型カソ−ド領域（１６）とＰ型アノ−ド領域（１７）（１８）からなり，Ｐ型アノ−ド領域（１７）には第１ゲートのボンディングパッド（４）が接続され，Ｐ型アノ−ド領域（１８）にはソースが接続されて，２個のダイオードがカソ−ドコモンで直列接続されるものであって，ソース電極（９）とドレイン電極（１０）が櫛歯状に形成された領域より上であって，第１ゲートのボンディングパッド（４）とソースのボンディングパッド（３）の間に形成される保護ダイオードと，
からなる半導体装置。」
　（２）　引用文献２について
　平成２８年５月２０日付けの拒絶理由通知において引用文献２として引用された，本願の出願前に日本国内において頒布された刊行物である，特開平１１−２８４１７５号公報（以下，「引用文献２」という。）には，下記の事項が記載されている。
　　Ａ　引用文献２の記載事項
　　（ａ２）　「【００１４】このような問題に鑑み本発明の目的は、サージ電圧保護用のツェナーダイオードを有するＭＯＳ型半導体装置において、サージ電圧に対する耐量を向上させ、しかも寄生サイリスタがラッチアップしにくく、動作が確実で製造の容易なＭＯＳ型半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】上記課題の破壊耐量の向上策として、半導体装置のディメンジョンに対策を求め、後述する各種の実験をおこなった結果、本発明のＭＯＳ型半導体装置は、下記のようなものとする。金属−酸化膜−半導体（ＭＯＳ）構造の制御部をもつ主ＭＯＳ型半導体素子と、その二つの出力端のそれぞれに接続された出力端子（Ｄ、Ｓ）と、主ＭＯＳ型半導体素子の制御入力端に内部制御回路を介して接続される制御入力端子（Ｇ）と、制御入力端子（Ｇ）と一方の出力端子（Ｓ）との間に接続された過電圧保護用のツェナーダイオードとを有するＭＯＳ型半導体装置において、ツェナーダイオードがＭＯＳ型半導体装置の半導体基板上に絶縁膜を介して堆積された多結晶シリコン層からなり、その接合長が１０ｍｍ以上であるものとする。
【００１６】また、そのツェナーダイオードが半導体基板の表面層に形成されたものの場合には、その接合長が１ｍｍ以上であるものとする。接合長が長い程、サージ電圧印加時に流れる電流が分散されるので、耐量は増大する。上記の接合長であれば、実用的な１００Ｖ以上の耐量をもつことになる。」
　　（ｂ２）　「【００２３】そのようにすれば、内部制御回路部の寄生サイリスタのラッチアップが抑制される。いずれかのツェナーダイオードの電極をくし歯状にすれば、接合長が長く、面積の小さいツェナーダイオードとすることができる。」
　　（ｃ２）　「【００５７】図１（ｂ）は本発明実施例３のＭＯＳ型半導体素子の平面図である。７はＩＧＢＴのソース電極、８はゲート電極、９は内部制御回路、５はツェナーダイオードである。ツェナーダイオード５の面積が、図３に比べ、約３分の１になっている。図２（ａ）は、図１（ｂ）の実施例３のＭＯＳ型半導体素子のツェナーダイオード５部分の拡大図である。ツェナーダイオード５の約半分を占める多結晶シリコンのツェナーダイオードＺ1pと約４分の１の半導体基板に形成したツェナーダイオードＺ2l、約４分の１の多結晶シリコン層からなる逆向きのツェナーダイオードＺ3pr が見られる。各ツェナーダイオードの接合長は、Ｚ1pが４ｍｍ、Ｚ2l、Ｚ3pr がそれぞれ３ｍｍである。図２（ｂ）は図２（ａ）の各ツェナーダイオードＺ1p、Ｚ2l、Ｚ3pr の電極の接続構成図である。
【００５８】各ツェナーダイオードはいずれも櫛型の電極をもち、ツェナーダイオードＺ1pのカソード電極Ｋ1 とＺ3pr のアノード電極Ａ3 、Ｚ1pのアノード電極Ａ1 とＺ2lのアノード電極Ａ2 、Ｚ2lのカソード電極Ｋ2 とＺ3pr のカソード電極Ｋ3 とが接続されている。この例でも、ツェナーダイオードをインテリジェントＩＧＢＴのソースパッドと、ゲートパッドの間に配置することにより、ツェナーダイオードのアノード電極、カソード電極がそれぞれソースパッド、ゲートパッドと一体化でき、配線の引回しを不要にした。これにより、演算回路へのノイズの誘起等も無く、動作が安定し、十分なダイナミック特性をもつＩＧＢＴが得られた。」
　　（ｄ２）　「【００８３】以上、インテリジェントＩＧＢＴの例を実施例としたが、必ずしもセンス部をもつインテリジェント半導体装置に限らず、通常のＭＯＳＦＥＴ、ＩＧＢＴ等についても本発明は適用される。」
　　（ｅ２）　図１（ｂ）には，ＭＯＳ型半導体素子のゲートパッドとソースパッドの間にツェナーダイオード５が配置される平面図が記載され，図２（ａ）及び（ｂ）には，ツェナーダイオード５の具体的構成として，カソード同士が接続されて直列接続された２つのツェナーダイオードの櫛形電極は，ゲートソース間に延在する方向に形成されていることが記載され，図５及び図７には半導体基板上に櫛型電極が形成されたツェナーダイオードが記載されている。
　　Ｂ　引用文献２に記載された発明
　上記Ａ（ａ２）及び（ｂ２）には，ＭＯＳ型半導体素子のサージ電圧保護用ツェナーダイオードでは，電極を櫛型とすることで接合長が長くなり，小さな面積でサージ電圧に対する耐量を向上させることができること，上記Ａ（ｅ２）には，サージ電圧保護用ツェナーダイオードの具体的構成として，ゲートパッドとソースパッドの間に形成された，カソード同士が接続されて直列接続された２つのツェナーダイオードが，ゲートパッドとソースパッド間に延在する方向に形成された櫛形電極を備えること，及び上記Ａ（ｄ２）には，ＭＯＳ型半導体素子にはＭＯＳＦＥＴが含まれること，がそれぞれ記載されているので，引用文献２には，下記の発明（以下「引用発明２」という。）が記載されていると認められる。
　「半導体基板上のゲートパッドとソースパッドの間に形成され，ゲートパッドとソースパッド間に延在する方向に形成された櫛形電極を備えた２つのツェナーダイオードが、カソード同士を接続して直列接続され、小さな面積でサージ電圧に対する耐量を向上させた、ＭＯＳＦＥＴのサージ電圧保護用ツェナーダイオード。」
　（３）　引用文献３について
　平成２８年５月２０日付けの拒絶理由通知において引用文献６として引用された，本願の出願前に日本国内において頒布された刊行物である，特開２００９−１２４００１号公報（以下，「引用文献３」という。）には，下記の事項が記載されている。
　　Ａ　引用文献３の記載事項
　　（ａ３）　「【００３０】
（第１実施形態）
　第１実施形態に係るＧａＮ系半導体装置２０を、図１に基づいて説明する。
【００３１】
　このＧａＮ系半導体装置２０は、ＧａＮ系ヘテロ接合電界効果トランジスタ（ＧａＮ系ＨＦＥＴ）として構成されている。
【００３２】
　ＧａＮ系半導体装置２０は、Ｐ型のシリコン（Ｓｉ）基板２１と、この基板上に形成されたＧａＮ層から成るバッファ層２２と、バッファ層２２上に形成されたアンドープＧａＮ層から成るチャネル層（電子走行層）２３と、チャネル層２３上に形成されたアンドープＡｌＧａＮから成る電子供給層２４と、を備える。バッファ層２２は、ｎ型の導電性を有するn-GaN層から成る。バッファ層２２、チャネル層２３および電子供給層２４により、ＧａＮ系半導体からなる能動層２５が構成されている。」　
　　（ｂ３）　「【００３８】
　図２は、ＧａＮ系半導体装置２０の上面を示している。図２に示すように、層間絶縁膜２９の上面には、ドレインパッド３０ｄとゲートパッド３３ａとが形成されている。ドレインパッド３０ｄは、貫通孔２９ａ内部で延びる導体部を介して、櫛型のドレイン電極３２の複数の櫛３２ａと電気的に接続されている。このように、ドレインパッド３０ｄは、櫛型のドレイン電極３２の櫛３２ａと櫛３２ａとを電気的に接続することにより、電流密度を緩和している。一方、図１及び図２に示すソース電極（櫛型のソース電極の複数の櫛）３１は、Ｐ型のシリコン（Ｓｉ）基板２１の裏面に形成された裏面電極３４と電気的に接続されている。ゲートパッド３３ａは、図１に示すゲート電極３３と電気的に接続されている。」
　　Ｂ　引用文献３に記載された発明
　上記Ａ（ａ３）には，ＧａＮ系ヘテロ接合電界効果トランジスタとして，電子走行層がアンドープＧａＮ層からなり，電子供給層がアンドープＡｌＧａＮ層からなること，及び上記Ａ（ｂ３）には，ドレイン電極及びソース電極がそれぞれ櫛型の電極であること，がそれぞれ記載されているので，引用文献３には，下記の発明（以下「引用発明３」という。）が記載されていると認められる。
　「ドレイン電極及びソース電極がそれぞれ櫛型電極であり，電子走行層がアンドープＧａＮ層からなり，電子供給層がアンドープＡｌＧａＮ層からなるヘテロ接合電界効果トランジスタ。」　　
　　　　　　　　　　  
５　対比 
　（１）　本願発明と引用発明１との対応関係について
　　Ａ　引用発明１の「Ｐ型半導体基板（１）」，「ＭＯＳＦＥＴ」，「保護ダイオード」は，下記の相違点を除いて，本願発明の「半導体基板」，「電界効果トランジスタ」，「第１のダイオード」に相当する。
　　Ｂ　引用発明１のＭＯＳＦＥＴの「ソース電極（９）」及び「ドレイン電極（１０）」は，「それぞれ長方形形状部分を有する」ものであり，「各々櫛歯状に延在し、互いに相対向するように配置され」ていることから，引用発明１のＭＯＳＦＥＴも，「半導体基板上に，長方形形状の電極が複数部存在しかつ前記複数部の電極群が櫛状に折り返し対称になるように配置されている電界効果トランジスタ」であるといえる。
　　Ｃ　引用発明１では，「ソース・ゲ−ト・ドレインの各々をゲートポリシリコン配線またはアルミ電極配線によってソース・ゲ−ト・ドレイン用のボンディングパッド（３）（４）（５）（６）に連結し」たものであるから，引用発明１のＭＯＳＦＥＴも，「前記電界効果トランジスタのゲートに接続されるゲート電極パッドと，前記電界効果トランジスタのソースに接続されるソース電極パッド」を備えているといえる。
　　Ｄ　引用発明１の「保護ダイオード」は，「ソース電極（９）とドレイン電極（１０）が櫛歯状に形成された領域より上であって，第１ゲートのボンディングパッド（４）とソースのボンディングパッド（３）の間に形成される」ものであり，また，上記４（１）Ａ（ｇ１）から，引用文献１には，ＭＯＳＦＥＴが形成される領域の隣に保護ダイオードが形成されていると認められるので，本願発明と引用発明１は，「前記電界効果トランジスタの形成領域に隣接し，前記ゲート電極パッドと前記ソース電極パッドの間の第１のダイオード形成領域に，第１のダイオードとを備え」た点で共通する。
　（２）　本願発明と引用発明１の一致点について
　上記の対応関係から，本願発明と引用発明１は，下記Ａで一致し，下記Ｂで相違する。
　　Ａ　一致点
「半導体基板と，
　半導体基板上に，長方形形状の電極が複数部存在しかつ前記複数部の電極群が櫛状に折り返し対称になるように配置されている電界効果トランジスタと，
　前記電界効果トランジスタのゲートに接続されるゲート電極パッドと，
　前記電界効果トランジスタのソースに接続されるソース電極パッドと，
　前記電界効果トランジスタの形成領域に隣接し，前記ゲート電極パッドと前記ソース電極パッドの間の第１のダイオード形成領域に，第１のダイオードとを備え，
たことを特徴とする半導体装置。」
　　Ｂ　相違点　　　　　
　　（ａ）　相違点１
　本願発明の「第１のダイオード」は，「長方形形状の電極が複数部存在しかつ前記複数部の電極群が櫛状に折り返し対称になるように配置されている」ものであるのに対し，引用発明１の「保護ダイオード」は，「長方形形状の電極が複数部存在し」かつ「複数部の電極群が櫛状に折り返し対称になるように配置」された構成ではない点。
　　（ｂ）　相違点２
　本願発明では，「前記第１のダイオード形成領域は前記トランジスタの形成領域と前記半導体基板上で絶縁され」ているのに対し，引用発明１の「保護ダイオード」の領域と「ＭＯＳＦＥＴ」の領域は，「半導体基板上で絶縁され」ているといえるか定かではない点。
　　（ｃ）　相違点３
　本願発明は，「前記第１のダイオード形成領域内において，第１のダイオードの電極の長手方向が，前記電界効果トランジスタの電極の長手方向と異なる方向で形成され」たものであるのに対し，引用発明１の「保護ダイオード」は，「複数部の電極群が櫛状に折り返し対称になるように配置」された構成ではないため，「電極の長手方向」を相互に「異なる方向で形成」したものではない点。
　　（ｄ）　相違点４
　本願発明の「電界効果トランジスタ」は，「ＡｌＧａＮ／ＧａＮ，ＡｌＩｎＧａＮ，ＩｎＧａＮのいずれかのトランジスタ」であるのに対し，引用発明１の「ＭＯＳＦＥＴ」は，「ＡｌＧａＮ／ＧａＮ，ＡｌＩｎＧａＮ，ＩｎＧａＮのいずれかのトランジスタ」ではない点。
　　
６　当審の判断 
　（１）相違点１及び３について
　サージ電圧からＭＯＳＦＥＴを保護するためにツェナーダイオードが一般に用いられているところ，小さな面積でサージ電圧に対する耐量を増大するツェナ−ダイオードの構成として，ツェナ−ダイオードの電極を櫛型にすることが引用文献２に記載されており，そのような櫛型の電極は，「長方形形状の電極が複数部存在しかつ前記複数部の電極群が櫛状に折り返し対称になるように配置」された構成であると認められる。
　そして，引用発明１の保護ダイオードは，「２個のダイオードがカソ−ドコモンで直列接続され」たものであるが，引用文献２には，「ゲートパッドとソースパッド間に延在する方向に形成された櫛形電極を備えた２つのツェナーダイオードが、カソード同士を接続して直列接続され」た「ＭＯＳＦＥＴのサージ電圧保護用ツェナーダイオード」が記載されており，また，半導体装置では，装置の小型化にともない回路面積の省スペース化が一般的に求められているものである。
　引用文献１の段落【０００３】には、保護ダイオードがサージからＭＯＳＦＥＴを保護することが記載されていることから、引用発明１の「保護ダイオード」と、引用発明２のツェナーダイオードは、ＭＯＳＦＥＴをサージ電圧から保護する点で共通している。
　そうすると，引用発明１の「保護ダイオード」として，小さな面積でサージ電圧に対する耐量を向上させるために、引用発明２の「半導体基板上のゲートパッドとソースパッドの間に形成され，ゲートパッドとソースパッド間に延在する方向に形成された櫛形電極を備えた２つのツェナーダイオードが、カソード同士を接続して直列接続され、小さな面積でサージ電圧に対する耐量を向上させた、ＭＯＳＦＥＴのサージ電圧保護用ツェナーダイオード」とすることは，当業者が容易に想到し得たものである。
　そして，引用発明２の「ＭＯＳＦＥＴのサージ電圧保護用ツェナーダイオード」は，「ゲートパッドとソースパッドの間に形成」されたものであり，その「櫛形電極」は，「ゲートパッドとソースパッド間に延在する方向に形成された」ものなので，引用発明１の「保護ダイオード」として、引用発明２の「ＭＯＳＦＥＴのサージ電圧保護用ツェナーダイオード」を形成する際には、引用発明１のゲ−ト用ボンディングパッドとソース用ボンディングパッドの間に，「櫛形電極」がゲ−ト用ボンディングパッドとソース用ボンディングパッド間に延在する方向に形成されることとなるため，ＭＯＳＦＥＴとサージ電圧保護用ツェナーダイオードの「電極の長手方向」を相互に「異なる方向で形成」したものになると認められる。
　よって，引用文献１の「保護ダイオード」を引用発明２の「ＭＯＳＦＥＴのサージ電圧保護用ツェナーダイオード」の構成とすることで，相違点１及び３に係る構成とすることは，当業者が容易に想到し得たものである。
　（２）相違点２について
　引用文献１の図２（Ａ）には，保護ダイオードのＰ型アノ−ド領域（１８）がＭＯＳＦＥＴのＮ型ソース・ドレイン領域からＰ型の半導体基板（１）を介して離れて形成された構成が記載されているので，引用発明１の「保護ダイオード」の領域と「ＭＯＳＦＥＴ」の領域は，「半導体基板上で絶縁され」た状態になっているものと認められるから，相違点２は実質的な相違点とは認められない。
　仮に実質的な相違点であったとしても，引用発明１では保護ダイオードによりＭＯＳＦＥＴをサージ電圧から保護するものであるから，ＭＯＳＦＥＴに対しては保護ダイオードに印加される大きな電圧の影響を受けにくくする必要があることは技術常識であることを踏まえると，保護ダイオードとＭＯＳＦＥＴ間に絶縁に効果がある周知な構成を設けることは，当業者が普通に行い得るものである。
　（３）相違点４について
　高出力，高耐圧，高周波用のＭＯＳＦＥＴデバイスとしてＧａＮ系ヘテロ接合電界効果トランジスタが用いられているところ，ＧａＮ／ＡｌＧａＮのヘテロ接合電界効果トランジスタにおいて，「ドレイン電極及びソース電極がそれぞれ櫛型電極」で形成することは，引用発明３に記載されているように周知技術である。
　そして，ＭＯＳＦＥＴの櫛型電極は，小さな面積でより大きな電流を流すための構成であることを踏まえると，引用発明１の櫛歯状の電極を備えるＭＯＳＦＥＴは，大きな電流を流すことを前提としたものであると認められ，そのようなＭＯＳＦＥＴとしてＧａＮ／ＡｌＧａＮのヘテロ接合電界効果トランジスタが有用であることは当業者に明らかである。
　よって，引用発明１のＭＯＳＦＥＴを櫛歯状電極で形成されたＧａＮ／ＡｌＧａＮのヘテロ接合電界効果トランジスタにより形成することで，相違点４に係る構成することは，当業者が適宜なし得たことにすぎない。
　（４）本願発明の作用効果について　　　
　本願発明の作用効果も，引用発明１，引用発明２，引用発明３及び周知技術から当業者が予測できる範囲のものである。　　　　
　　
７　結言 
　以上のとおり，本願発明は，引用発明１，引用発明２，引用発明３及び周知技術に基いて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 
　したがって，本願は，他の請求項について検討するまでもなく，拒絶されるべきものである。 
　よって，結論のとおり審決する。