【事件の表示】
　特願２０１３−５２０７７９「埋め込み構造およびその製造方法」拒絶査定不服審判事件〔平成２４年　１月２６日国際公開、ＷＯ２０１２／０１２３３８、平成２５年１０月１０日国内公表、特表２０１３−５３８４４５、請求項の数（１４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯 
　本願は、２０１１年（平成２３年）７月１８日（パリ条約による優先権主張外国庁受理　２０１０年７月２０日　米国（ＵＳ），２０１０年７月２８日　米国（ＵＳ），２０１１年７月１５日　米国（ＵＳ））を国際出願日とする出願であって、平成２７年９月２５日付け拒絶理由通知に対して、同年１２月１６日付けで手続補正がなされたが、平成２８年５月６日付けで拒絶査定がなされ、これに対し、同年９月１６日付けで拒絶査定不服審判の請求がなされると同時に手続補正がなされたものである。
第２　原査定の概要 
　原査定（平成２８年５月６日付け拒絶査定）の概要は次のとおりである。
（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
  
＜引用文献等一覧＞
１．米国特許出願公開第２０１０／０１４８３１６号明細書
２．国際公開第２０１０／０１０９１０号
３．特開２００１−１０２４７５号公報（周知技術を示す文献）
４．特開２０００−２９４６９４号公報（周知技術を示す文献）
５．特開２００２−２４６７２２号公報
第３　審判請求時の補正について
　審判請求時の補正（以下、「本件補正」という。）は、特許法第１７条の２第３項から第６項までの要件に違反しているものとはいえない。
（１）請求項１ないし７について
　本件補正は、請求項１に記載された発明を特定するための事項である、「第１ダイ」について、「（ｉ）第１面、（ｉｉ）前記第１面に対向する第２面、（ｉｉｉ）前記第１面に垂直な第３面および（ｉｖ）前記第１面に垂直な第４面を有し、前記第１ダイの前記第２面は前記第１ダイの電気信号をルーティングする第１ボンドパッドを有する」との限定を付加し、「第１ダイ」の「基板の層」への取付について、「前記第１ダイ
の前記第１面
、かつ、前記第１ダイの前記第２面をインタポーザの第１面へ取り付ける
であって、前記インタポーザは第１ビアを有し、かつ、前記インタポーザは（ｉ）前記第１面、（ｉｉ）前記第１面に対向する第２面、（ｉｉｉ）前記第１面に垂直な第３面および（ｉｖ）前記第１面に垂直な第４面を有する
前記基板の前記１つ以上の更なる層が、（ｉ）前記第１ダイの前記第３面および前記第４面、並びに（ｉｉ）前記インタポーザの前記第３面および前記第４面に取り付けられるように、
及び前記インタポーザ
前記第２ダイは、前記第２ダイの電気信号をルーティングする第２ボンドパッドを有する第１面を持つ
（ｉ）前記第１ダイの前記第１ボンドパッド、（ｉｉ）前記インタポーザの前記第１ビア、（ｉｉｉ）前記基板の前記１つ以上の更なる層内に部分的に配置されたルーティング構造、及び（ｉｖ）前記第２ダイの前記第２ボンドパッドを介して
前記基板の
の少なくとも一部分が（ｉ）
と前記インタポーザとの組み合わせ
（ｉｉ）
　なお、本件補正後の請求項２ないし７に係る発明は、本件補正後の請求項１に係る発明を更に限定したものである。
（２）請求項８ないし１４について
　本件補正は、請求項８に記載された発明を特定するための事項である、「コア材」について、「インタポーザが埋め込まれた」との限定を付加し、「第１ダイ」について、「
（ｉ）第１面、（ｉｉ）前記第１面に対向する第２面、（ｉｉｉ）前記第１面に垂直な第３面および（ｉｖ）前記第１面に垂直な第４面を有し、前記第１ダイの前記第２面は
第１
し、前記第１ダイの前記第１面が前記第１ラミネート層に取り付けられ、かつ、前記第１ダイの前記第２面は前記インタポーザの第１面へ取り付けられ、前記インタポーザは第１ビアを有し、かつ前記インタポーザは、（ｉ）前記第１面、（ｉｉ）前記第１面に対向する第２面、（ｉｉｉ）前記第１面に垂直な第３面および（ｉｖ）前記第１面に垂直な第４面を有し、前記コア材が（ｉ）前記第１ダイの前記第３面および前記第４面、並びに（ｉｉ）前記インタポーザの前記第３面および前記第４面に取り付けられるように
第２
第１
（ｉ）前記第１ダイの前記第１ボンドパッド、（ｉｉ）前記インタポーザの前記第１ビア、（ｉｉｉ）前記コア材内に部分的に配置されたルーティング構造、及び（ｉｖ）前記第２ダイの前記第２ボンドパッドを介して
　なお、本件補正後の請求項９ないし１４に係る発明は、本件補正後の請求項８に係る発明を更に限定したものである。
（３）独立特許要件について
　下記の「第４　本願補正発明」から「第６　対比・判断」までに示すように、本件補正後の請求項１ないし１４に係る発明（以下、それぞれ「本願補正発明１」ないし「本願補正発明１４」という。）は、独立特許要件を満たすものである。
第４　本願補正発明
　本願補正発明１ないし１４は、平成２８年９月１６日付け手続補正により補正された特許請求の範囲の請求項１ないし１４に記載された事項により特定される、以下のとおりの発明である。
「　【請求項１】
　第１ダイを用意する段階
であって、前記第１ダイは、（ｉ）第１面、（ｉｉ）前記第１面に対向する第２面、（ｉｉｉ）前記第１面に垂直な第３面および（ｉｖ）前記第１面に垂直な第４面を有し、前記第１ダイの前記第２面は前記第１ダイの電気信号をルーティングする第１ボンドパッドを有する、第１ダイを用意する段階と、
　前記第１ダイ
の前記第１面
、かつ、前記第１ダイの前記第２面をインタポーザの第１面へ取り付ける
であって、前記インタポーザは第１ビアを有し、かつ、前記インタポーザは（ｉ）前記第１面、（ｉｉ）前記第１面に対向する第２面、（ｉｉｉ）前記第１面に垂直な第３面および（ｉｖ）前記第１面に垂直な第４面を有する、取り付ける段階と、
　前記基板の１つ以上の更なる層を形成して、
前記基板の前記１つ以上の更なる層が、（ｉ）前記第１ダイの前記第３面および前記第４面、並びに（ｉｉ）前記インタポーザの前記第３面および前記第４面に取り付けられるように、
及び前記インタポーザ
　第２ダイを前記１つ以上の更なる層に結合する段階
であって、前記第２ダイは、前記第２ダイの電気信号をルーティングする第２ボンドパッドを有する第１面を持つ、結合する段階
　ヒートシンクを前記第２ダイに結合する段階と
　を備え
、
　
（ｉ）前記第１ダイの前記第１ボンドパッド、（ｉｉ）前記インタポーザの前記第１ビア、（ｉｉｉ）前記基板の前記１つ以上の更なる層内に部分的に配置されたルーティング構造、及び（ｉｖ）前記第２ダイの前記第２ボンドパッドを介して
前記基板の
の少なくとも一部分が（ｉ）
と前記インタポーザとの組み合わせ
（ｉｉ）
　前記第２ダイは、前記第２ダイの前記第１面で前記１つ以上の更なる層に結合され、
　前記ヒートシンクは、熱伝導性化合物を介して、前記第２ダイの前記第１面とは反対側の前記第２ダイの第２面で前記第２ダイに結合され、
　前記ヒートシンクは前記第１ダイには結合されない、
　方法。
　　【請求項２】
　第２ダイを前記１つ以上の更なる層に結合する段階は、はんだボールを用いて前記第２ダイを前記１つ以上の更なる層に結合する段階を有する請求項１に記載の方法。
　　【請求項３】
　前記第２ダイと前記１つ以上の更なる層との間にアンダーフィル材を設ける段階をさらに備える請求項２に記載の方法。
　　【請求項４】
　第３ダイを用意する段階と、
　
前記
　をさらに備え、
　前記第３ダイは、前記第３ダイの電気信号をルーティングする
第３
　前記基板の１つ以上の更なる層を形成して、前記第１ダイを前記基板に埋め込む段階は、前記基板の１つ以上の更なる層を形成して、前記第３ダイを前記基板に埋め込む段階を有し、
　前記第２ダイは、前記第３ダイと前記第２ダイとの間で電気信号がルーティングされるように、前記１つ以上の更なる層に結合される
　請求項１に記載の方法。
　　【請求項５】
　第３ダイを用意する段階は、前記第３ダイを、前記第１ダイの横に、実質的に隣り合わせ配列で設ける段階を有する請求項４に記載の方法。
　　【請求項６】
　第３ダイを用意する段階は、前記第３ダイを、前記第１ダイの上に、前記第３ダイおよび前記第１ダイが実質的に積み重ね配列となるように設ける段階を有する請求項４に記載の方法。
　　【請求項７】
　第４ダイを用意する段階と、
　第５ダイを用意する段階と
　をさらに備え、
　前記第４ダイは、前記第４ダイの電気信号をルーティングする第４ボンドパッドを有する面を持ち、
　前記第５ダイは、前記第５ダイの電気信号をルーティングする第５ボンドパッドを有する面を持ち、
　前記第３ダイは、前記第１ダイの上に、前記第３ダイおよび前記第１ダイが実質的に積み重ね配列となるように設けられ、
　前記第５ダイは、前記第４ダイの上に、前記第５ダイおよび前記第４ダイが実質的に積み重ね配列となるように設けられ、
　前記第１ダイおよび前記第３ダイと、前記第４ダイおよび前記第５ダイとは、実質的に隣り合わせ配列に配置され、
　前記基板の１つ以上の更なる層を形成して前記第１ダイを前記基板に埋め込む段階は、前記基板の１つ以上の更なる層を形成して前記第４ダイおよび前記第５ダイを前記基板に埋め込む段階を有し、
　前記第２ダイは、前記第４ダイと前記第２ダイとの間で電気信号がルーティングされるように、前記１つ以上の更なる層に結合され、
　前記第２ダイは、前記第５ダイと前記第２ダイとの間で電気信号がルーティングされるように、前記１つ以上の更なる層に結合される
　請求項６に記載の方法。
　　【請求項８】
　（ｉ）第１ラミネート層、（ｉｉ）第２ラミネート層、および（ｉｉｉ）前記第１ラミネート層と前記第２ラミネート層との間に配置され
、インタポーザが埋め込まれた
　前記第１ラミネート層に結合された第１ダイであって、
前記第１ダイは、（ｉ）第１面、（ｉｉ）前記第１面に対向する第２面、（ｉｉｉ）前記第１面に垂直な第３面および（ｉｖ）前記第１面に垂直な第４面を有し、前記第１ダイの前記第２面は
第１
し、前記第１ダイの前記第１面が前記第１ラミネート層に取り付けられ、かつ、前記第１ダイの前記第２面は前記インタポーザの第１面へ取り付けられ、前記インタポーザは第１ビアを有し、かつ前記インタポーザは、（ｉ）前記第１面、（ｉｉ）前記第１面に対向する第２面、（ｉｉｉ）前記第１面に垂直な第３面および（ｉｖ）前記第１面に垂直な第４面を有し、前記コア材が（ｉ）前記第１ダイの前記第３面および前記第４面、並びに（ｉｉ）前記インタポーザの前記第３面および前記第４面に取り付けられるように、
　前記第２ラミネート層に結合された第２ダイであって、前記第２ダイの電気信号をルーティングする
第２
第１
　前記第２ダイに結合されたヒートシンクと
　を備え、
　前記第２ダイが、前記第１ダイと前記第２ダイとの間で
（ｉ）前記第１ダイの前記第１ボンドパッド、（ｉｉ）前記インタポーザの前記第１ビア、（ｉｉｉ）前記コア材内に部分的に配置されたルーティング構造、及び（ｉｖ）前記第２ダイの前記第２ボンドパッドを介して
　前記第２ダイは、前記第２ダイの
前記
　前記ヒートシンクは、熱伝導性化合物を介して、前記第２ダイの前記第１面とは反対側の前記第２ダイの第２面で前記第２ダイに結合され、
　前記ヒートシンクは前記第１ダイには結合されない、
　装置。
　　【請求項９】
　前記第２ダイが、はんだボールを介して前記第２ラミネート層に結合されている請求項８に記載の装置。
　　【請求項１０】
　前記第２ダイと前記第２ラミネート層との間にアンダーフィル材をさらに備える請求項９に記載の装置。
　　【請求項１１】
　前記第１ラミネート層に結合された第３ダイであって、前記第３ダイの電気信号をルーティングする
第３
　前記第３ダイが、前記基板の前記コア材に埋め込まれ、
　前記第２ダイが、前記第３ダイと前記第２ダイとの間で電気信号がルーティングされるように、前記第２ラミネート層に結合されている
　請求項８に記載の装置。
　　【請求項１２】
　前記第３ダイが、（ｉ）前記第１ダイに対して実質的に隣り合わせ配列、または、（ｉｉ）前記第１ダイに対して実質的に積み重ね配列、のいずれかに配置されている請求項１１に記載の装置。
　　【請求項１３】
　前記第１ラミネート層に結合された第４ダイであって、前記第４ダイの電気信号をルーティングする
第４
　前記第１ラミネート層に結合された第５ダイであって、前記第５ダイの電気信号をルーティングする
第５
　をさらに備え、
　前記第３ダイが、前記第１ダイの上に、前記第３ダイおよび前記第１ダイが、実質的に積み重ね配列となるように配置され、
　前記第５ダイが、前記第４ダイの上に、前記第５ダイおよび前記第４ダイが、実質的に積み重ね配列となるように配置され、
　前記第１ダイおよび前記第３ダイと、前記第４ダイおよび前記第５ダイとが、実質的に隣り合わせ配列に配置され、
　前記第２ダイが、前記第４ダイと前記第２ダイとの間で電気信号がルーティングされるように、前記第２ラミネート層に結合され、
　前記第２ダイが、前記第５ダイと前記第２ダイとの間で電気信号がルーティングされるように、前記第２ラミネート層に結合されている
　請求項１１に記載の装置。
　　【請求項１４】
　前記第１ダイがメモリ装置であり、前記第２ダイが、１つ以上のシステム・オン・チップ（ＳｏＣs）を有する集積回路である請求項８から１３のいずれか１項に記載の装置。」　
第５　引用文献
（１）引用文献１
　原査定の拒絶の理由に引用された、上記引用文献１（米国特許出願公開第２０１０／０１４８３１６号明細書）には、「SEMICONDUCTOR DEVICE AND METHOD（当審仮訳：半導体装置及び方法）」について、図面とともに以下の記載がある（なお、下線は当審で付与した。）。
ア．「【0042】 In  FIG.3b,core semiconductor die 106 and 108 are vertically stacked over carrier 100 with solder paste or conductive material such as tape or epoxy.Semiconductor die 106 and 108 each include a substrate with an active area containing analog or digital circuits implemented as active devices,passive devices,conductive layers,and dielectric layers formed within the die and electrically interconnected accrding to the electrical design of the die.For example,thecircuitmayincludeoneormoretransistors,diodes,inductors,inductors,capacitors,resistors,and other circuit elements formed within the active area of die 106 and 108 to implement application specific integrated circuit(ASIC) or memory devices.・・・」（当審仮訳：図３ｂでは、コア
半導体ダイ１０６および１０８は
垂直に積み重ねられる
半導体ダイ１０６および１０８の各々は、能動素子、受動素子、導電層と、ダイ内に形成された誘電体層として実装され
た
アナログまたはデジタル回路を含有する活性領域を有する
例えば
トランジスタ、ダイオード、インダクタ、コンデンサ、抵抗器、及びＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）やメモリ装置を実現する
イ．「【0043】 In FIG.3c,an insulating layer 112 is deposited around the stacked semiconductor die 106-108.The insulating layer 112 can be a thermosetting resin or photo-curable resin,such as epoxy resin,phenol resin,cyanate resin,fiberglass,fluorocarbon resin,poly(tetrafluoroethylene)(PTFE)resin,polyphenylene oxide(PPO)resin,or poly(phenylene ether)(PPE)resin.The core semiconductor die 106-108 are thus embedded within insulating layer 112.」（当審仮訳：図３ｃでは、
積層された半導体ダイ１０６−１０８の周囲に絶縁層１１２を堆積する
ウ．「【0047】 In FIG.3d,a topside interconnect structure 120 is formed over conductive layer118 and semiconductor die 108.The interconnect structure 120 includes conductive layers and signal traces 122,which are separated by insulating layers 124.・・・The interconnect structure 120 is electrically connected to TSVs 110 and the active and passive devices within semiconductor die 106 and 108 to form functional electrical circuits according to the electrical design and function of the semiconductor die.（当審仮訳：図３ｄにおいて、導電層１１８と、
半導体ダイ１０８上に形成される上側配線構造１２０が設けられている
相互接続構造１２０は
信号配線１２２
を備えている
相互接続構造１２０は
半導体ダイ１０６および１０８
の
電気回路を形成する
エ．「【0049】 A bottom-side interconnect structure 130 is formed over conductive layer 104 and semiconductor die 106.The interconnect structure 130 includes conductive layers and signal traces 132,which are separated by insulating layers 134.・・・The interconnect structure 130 is electrically connected to TSVs 110 and the active and passive devices within semiconductor die 106 and 108 to form functional electrical circuits according to the electrical design and function of the semiconductor die.（当審仮訳：
下側相互接続構造１３０は
半導体ダイ１０６上に形成される
オ．「【0051】 In FIG.3e,a semiconductor die 140 is mounted to conductive layer 128 with solder bumps 142.An  underfill material 144,such as epoxy,polymeric material,film,or other non-conductive material,is deposited under semiconductor die 140.Semiconductor die 140 is electrically connected to semiconductor die 106 and 108 through solder bumps 142,conductive layers 127 and 128,interconnect structures 120 and 130,and TSV 110.（当審仮訳：図３ｅでは、はんだバンプ１４２を介して導電層１２８に取り付けられている半導体ダイ１４０が設けられている。エポキシ、ポリマー材料、フィルム、又は他の非導電性材料のような、アンダーフィル材１４４は、半導体ダイ１４０の下に堆積される。
半導体ダイ１４０は
はんだバンプ１４２
および
相互接続構造１２０
を介して半導体チップ１０６、１０８に電気的に接続される
  
・上記「ア．」の記載事項によれば、半導体ダイ１０６および１０８は、半田ペーストまたはテープまたはエポキシのような導電性材料でキャリア１００の上に垂直に積み重ねられる。
・上記「イ．」の記載事項によれば、積層された半導体ダイ１０６および１０８の周囲に絶縁層１１２が堆積されている。 
・上記「ウ．」の記載事項、及び図３ｅによれば、半導体ダイ１０８上に上側相互接続構造１２０が形成され、上側相互接続構造１２０は、信号配線１２２を備えている。 
・上記「エ．」の記載事項、及び図３ｅによれば、下側相互接続構造１３０上に半導体ダイ１０６が形成されている。 
・上記「オ．」の記載事項、及び図３ｅによれば、半導体ダイ１４０が、はんだバンプ１４２および上側相互接続構造１２０を介して半導体チップ１０６、１０８に電気的に接続されている。
　したがって、上記記載事項及び図面を総合勘案すると、引用文献１には、次の発明（以下、「引用発明」という。）が記載されている。
「下側相互接続構造１３０上に複数の半導体ダイ１０６および１０８が垂直に積み重ねて形成され、
　積層された前記半導体ダイ１０６および１０８の周囲に絶縁層１１２が堆積され、
　前記半導体ダイ１０８上に上側相互接続構造１２０が形成され、該上側相互接続構造１２０は、信号配線１２２を備え、
　半導体ダイ１４０が、はんだバンプ１４２および前記上側相互接続構造１２０を介して半導体チップ１０６および１０８に電気的に接続される、
方法。」 
 　 
（２）引用文献２ 
　同じく原査定の拒絶の理由に引用された、上記引用文献２（国際公開第２０１０／０１０９１０号）には、「半導体装置」について、図面とともに以下の記載がある（なお、下線は当審で付与した。）。
 
カ．「［０１５０］　次に、図７（ｃ）に示すとおり、位置マークが設けられた支持体２５上に、半導体素子１３を電極端子１４が上面にくるように、所謂フェイスアップの状態で搭載する。本実施形態では、内蔵する半導体素子１３のパッドピッチは２０〜１５０μｍ、ピン数は１０００〜２０００ピンの狭ピッチ、多ピンの半導体素子１３とした。
［０１５１］　次に、図７（ｄ）に示すとおり、
半導体素子１３の電極端子１４面と側面
に
絶縁層Ａ（１５）を積層する
 　 
　上記記載事項及び図面を総合勘案すると、引用文献２には、次の技術事項が記載されている。
「半導体素子の電極端子面と側面に絶縁層を積層すること。」 
  
（３）引用文献３ 
　同じく原査定の拒絶の理由に引用された、上記引用文献３（特開２００１−１０２４７５号公報）には、「半導体素子用パッケージ」について、図面とともに以下の記載がある（なお、下線は当審で付与した。）。
 
キ．「【００２２】　本発明によれば、上記の半導体素子ＡをパッケージＢの表面にロウ付け実装した構造において、
半導体素子Ａの上面
には
高熱伝導性蓋体（以下、単にリッドという。）１２が
接合される
　上記記載事項及び図面を総合勘案すると、引用文献３には、次の技術事項が記載されている。
「半導体素子に高熱伝導性蓋を接合すること。」 
  
（４）引用文献４ 
　同じく原査定の拒絶の理由に引用された、上記引用文献４（特開２０００−２９４６９４号公報）には、「半導体装置」について、図面とともに以下の記載がある（なお、下線は当審で付与した。）。
 
ク．「【０００７】　図３はさらにもう一種の強化型ＢＧＡパッケージ半導体装置(30)の構造を示す。これはプリント基板材質に類似の基板(32)を採用してチップ(31)を結合してある。これと前述の二つの従来の技術の違いは、図３の半導体装置では、チップ(31)がインナーはんだバンプ(37)により直接基板(32)の金属回路(321) の所定の位置に加圧溶接され、チップ(31)の周縁と基板(32)の間に環状に一周のモールド樹脂(35)が注入されてその接合部分の回路を保護し並びに装置の信頼性を確保していることにある。ディスク状
ヒートシンク(36)が
チップ(31)の背面
と
接合されている
 　 
　したがって、上記記載事項及び図面を総合勘案すると、引用文献４には、次の技術事項が記載されているといえる。
「チップの背面にヒートシンクを接合すること。」 
 　 
（５）引用文献５　
　同じく原査定の拒絶の理由に引用された、上記引用文献５（特開２００２−２４６７２２号公報）には、「プリント配線板」について、図面とともに以下の記載がある（なお、下線は当審で付与した。）。
 
ケ．「【００７７】　次に、第１実施形態の第４改変例に係る多層プリント配線板について、図１１を参照して説明する。上述した第１実施形態では、多層プリント配線板内にＩＣチップを収容した。これに対して、第４改変例では、
多層プリント配線板内にＩＣチップ２０を収容すると共に
表面にＩＣチップ１２０を載置してある
ＩＣチップ２０として
キャシュメモリが用いられ
ＩＣチップ１２０として
ＣＰＵが載置されている
　したがって、上記記載事項及び図面を総合勘案すると、引用文献５には、次の技術事項が記載されているといえる。
「多層プリント配線板内にキャシュメモリチップを収容すると共に表面にＣＰＵチップを載置すること。」 
  
（６）引用文献６
　前置報告で新たに引用された、国際公開第２００８／１４２７６４号（以下、「引用文献６」という。）には、「積層型パッケージ端子間配線方法」について、図面とともに以下の記載がある（なお、下線は当審で付与した。）。
 
コ．「［００８１］　（Ｃ）他の実施形態
　上記実施形態においては、
半導体チップモジュールの
取付層（最下層）を、インターポーザにする
 　 
　したがって、上記記載事項及び図面を総合勘案すると、引用文献６には、次の技術事項が記載されているといえる。 
「半導体チップモジュールの最下層をインターポーザとすること。」 
第６　対比・判断 
１．本願補正発明１について
（１）対比
　本願補正発明１と引用発明とを対比すると、 
ア．引用発明の「複数の半導体ダイ１０６および１０８」は、本願補正発明１の「第１ダイ」に相当し、そして、引用発明は、上記「第５（１）ア．」や図３ａおよび図３ｂの記載から、複数の半導体ダイ１０６および１０８が形成されているのであるから、半導体ダイ１０６および１０８を用意することは当然のことであり、また、「半導体ダイ」が、形状として第１面、前記第１面に対向する第２面、前記第１面に垂直な第３面および前記第１面に垂直な第４面を有することはごく普通であるから、本願補正発明１と引用発明とは、「第１ダイを用意する段階であって、前記第１ダイは、第１面、前記第１面に対向する第２面、前記第１面に垂直な第３面および前記第１面に垂直な第４面を有する、第１ダイを用意する」段階を備える点で共通する。 
　ただし、本願補正発明１では、「第１ダイ」は、単層であるのに対し、引用発明では、複数の半導体ダイ１０６および１０８が垂直に積み重ねて形成されている点で相違している。
　また、本願補正発明１では、「前記第１ダイの前記第２面は前記第１ダイの電気信号をルーティングする第１ボンドパッドを有する」旨特定するのに対し、引用発明では、そのような特定を有していない点で相違している。
イ．引用発明の「下側相互接続構造１３０」は、本願補正発明１の「基板の層」に相当するから、引用発明の「下側相互接続構造１３０上に複数の半導体ダイ１０６および１０８が垂直に積み重ねて形成され」は、本願補正発明１の「前記第１ダイの前記第１面を基板の層に取り付ける」段階に相当する。 
　ただし、本願補正発明１では、「前記第１ダイの前記第２面をインタポーザの第１面へ取り付ける」旨特定するのに対し、引用発明では、インタポーザを備えていない点で相違している。 
 　 
ウ．引用発明の「絶縁層１１２」は、本願補正発明１の「基板の１つ以上の更なる層」に相当しているから、引用発明の「積層された前記半導体ダイ１０６および１０８の周囲に絶縁層１１２が堆積され」は、本願補正発明１の「前記基板の１つ以上の更なる層を形成して、前記基板の前記１つ以上の更なる層が、前記第１ダイの前記第３面および前記第４面に取り付けられるように、前記第１ダイを前記基板に埋め込む」段階に相当する。 
　ただし、本願補正発明１では、前記基板の前記１つ以上の更なる層が、前記第１ダイの前記第３面および前記第４面、並びに「（ｉｉ）前記インタポーザの前記第３面および前記第４面」に取り付けられるように、前記第１ダイ及び「前記インタポーザ」を前記基板に埋め込む旨特定するのに対し、引用発明では、インタポーザを備えていない点で相違している。 
エ．引用発明の「半導体ダイ１４０」は、本願補正発明１の「第２ダイ」に相当し、引用発明の「上側相互接続構造１２０」は、本願補正発明１の「１つ以上の更なる層」にも相当し、そして、図３ｅを参照すると、半導体ダイ１４０は、上側相互接続構造１２０に結合されているから、本願補正発明１と引用発明とは、「第２ダイを前記１つ以上の更なる層に結合する段階であって、前記第２ダイは、第１面を持つ、結合する」段階を備える点で共通する。 
　ただし、本願補正発明１では、「前記第２ダイの電気信号をルーティングする第２ボンドパッドを有する」旨特定するのに対し、引用発明では、そのような特定を有していない点で相違している。
オ．引用発明の「信号配線１２２」は、本願補正発明１の「ルーティング構造」に相当し、そして、引用発明の「半導体ダイ１４０」は、「上側相互接続構造１２０」を介して「半導体ダイ１０６および１０８」に電気的に接続されるのであるから、本願補正発明１と引用発明とは、「前記第２ダイは、電気信号が前記第１ダイと前記第２ダイとの間で前記基板の前記１つ以上の更なる層内に部分的に配置されたルーティング構造を介してルーティングされるように、前記基板の前記１つ以上の更なる層に結合され、前記１つ以上の更なる層の少なくとも一部分が前記第１ダイおよび前記第２ダイの間に位置」する点で共通する。 
　ただし、本願補正発明１では、前記第２ダイは、電気信号が前記第１ダイと前記第２ダイとの間で「前記第１ダイの前記第１ボンドパッド、前記インタポーザの前記第１ビア」、前記基板の前記１つ以上の更なる層内に部分的に配置されたルーティング構造、及び「前記第２ダイの前記第２ボンドパッド」を介してルーティングされるように、前記基板の前記１つ以上の更なる層に結合され、前記１つ以上の更なる層の少なくとも一部分が前記第１ダイと「前記インタポーザとの組み合わせ」および前記第２ダイの間に位置する旨特定するのに対し、引用発明では、そのような特定を有していない点で相違している。
 
　よって、本願補正発明１と引用発明とは、 
「第１ダイを用意する段階であって、前記第１ダイは、第１面、前記第１面に対向する第２面、前記第１面に垂直な第３面および前記第１面に垂直な第４面を有する、第１ダイを用意する段階と、
　前記第１ダイの前記第１面を基板の層に取り付ける段階と、
　前記基板の１つ以上の更なる層を形成して、前記基板の前記１つ以上の更なる層が、前記第１ダイの前記第３面および前記第４面に取り付けられるように、前記第１ダイを前記基板に埋め込む段階と、
　第２ダイを前記１つ以上の更なる層に結合する段階であって、前記第２ダイは、第１面を持つ、結合する段階と、
　を備え、
　前記第２ダイは、電気信号が前記第１ダイと前記第２ダイとの間で前記基板の前記１つ以上の更なる層内に部分的に配置されたルーティング構造を介してルーティングされるように、前記基板の前記１つ以上の更なる層に結合され、前記１つ以上の更なる層の少なくとも一部分が前記第１ダイおよび前記第２ダイの間に位置し、
　前記第２ダイは、前記第２ダイの前記第１面で前記１つ以上の更なる層に結合される、
　方法。」 
である点で一致し、以下の点で相違する。 
 　 
（相違点１）
　本願補正発明１では、「第１ダイ」は、単層であるのに対し、引用発明では、複数の半導体ダイ１０６および１０８が垂直に積み重ねて形成されている点。
（相違点２）
　「第１ダイ」の「第２面」について、本願補正発明１では、「前記第１ダイの電気信号をルーティングする第１ボンドパッドを有する」旨特定するのに対し、引用発明では、そのような特定を有していない点。
（相違点３） 
　本願補正発明１では、前記第１ダイの前記第１面を基板の層に取り付け、かつ、「前記第１ダイの前記第２面をインタポーザの第１面へ取り付ける段階であって、前記インタポーザは第１ビアを有し、かつ、前記インタポーザは（ｉ）前記第１面、（ｉｉ）前記第１面に対向する第２面、（ｉｉｉ）前記第１面に垂直な第３面および（ｉｖ）前記第１面に垂直な第４面を有する」旨特定するのに対し、引用発明では、引用発明では、インタポーザを備えていない点。
 
（相違点４） 
　本願補正発明１では、前記基板の前記１つ以上の更なる層が、（ｉ）前記第１ダイの前記第３面および前記第４面、「並びに（ｉｉ）前記インタポーザの前記第３面および前記第４面」に取り付けられるように、前記第１ダイ「及び前記インタポーザ」を前記基板に埋め込む旨特定するのに対し、引用発明では、インタポーザを備えていない点。 
（相違点５）
　「第２ダイ」の「第１面」について、本願補正発明１では、「前記第２ダイの電気信号をルーティングする第２ボンドパッドを有する」旨特定するのに対し、引用発明では、そのような特定を有していない点。
 　 
（相違点６） 
　本願補正発明１では、「ヒートシンクを前記第２ダイに結合する」段階を備えているのに対し、引用発明では、そのような段階を備えていない点。 
 　 
（相違点７） 
　本願補正発明１では、前記第２ダイは、電気信号が前記第１ダイと前記第２ダイとの間で「（ｉ）前記第１ダイの前記第１ボンドパッド、（ｉｉ）前記インタポーザの前記第１ビア」、（ｉｉｉ）前記基板の前記１つ以上の更なる層内に部分的に配置されたルーティング構造、及び「（ｉｖ）前記第２ダイの前記第２ボンドパッド」を介してルーティングされるように、前記基板の前記１つ以上の更なる層に結合され、前記１つ以上の更なる層の少なくとも一部分が（ｉ）前記第１ダイと「前記インタポーザとの組み合わせ」および（ｉｉ）前記第２ダイの間に位置」する旨特定するのに対し、引用発明では、そのような特定を有していない点。 
  
（相違点８） 
　本願補正発明１では、「前記ヒートシンクは、熱伝導性化合物を介して、前記第２ダイの前記第１面とは反対側の前記第２ダイの第２面で前記第２ダイに結合され」る旨特定するのに対し、引用発明では、そのような特定を有していない点。
（相違点９） 
　本願補正発明１では、「前記ヒートシンクは前記第１ダイには結合されない」旨特定するのに対し、引用発明では、そのような特定を有していない点。
 
（２）判断 
　まず、上記（相違点４）について検討する。 
　上記引用文献１には、絶縁層１１２内に埋設された半導体ダイ１０６および１０８の各々は、能動素子、受動素子、導電層と、ダイ内に形成された誘電体層として実装されたアナログまたはデジタル回路を含有する活性領域を有すると記載されており（上記摘示事項「ア．」）、本願補正発明１の第１ダイの第２面に相当する、引用発明の複数の半導体ダイ１０６および１０８の第２面、すなわち半導体ダイ１０８の第２面をインタポーザへ取り付ける構成は記載も示唆もない。また、引用発明の積層された半導体ダイ１０６および１０８のうち、垂直に積み重ねられた上側の半導体ダイ１０８をインタポーザとすることも、上記引用文献１には、記載も示唆もなされていない。
　さらに、上記引用文献２ないし５には、インタポーザに関する記載はないし、前置報告で新たに引用された上記引用文献６にも、半導体チップモジュールの最下層をインターポーザとすることが記載されているのみである。
　そうすると、引用発明と上記引用文献２ないし６に記載された技術事項を組み合わせたとしても、本願補正発明１の「前記基板の１つ以上の更なる層を形成して、前記基板の前記１つ以上の更なる層が、（ｉ）前記第１ダイの前記第３面および前記第４面、並びに（ｉｉ）前記インタポーザの前記第３面および前記第４面に取り付けられるように、前記第１ダイ及び前記インタポーザを前記基板に埋め込む」という構成を容易に想到し得たとはいえない。 したがって、相違点４に係る発明特定事項を導き出すことはできない。
　よって、他の相違点（相違点１ないし３，５ないし９）について検討するまでもなく、本願補正発明１は、引用発明及び引用文献２ないし６に記載の技術事項に基づいて当業者が容易に発明をすることができたとはいえない。
２．本願補正発明２ないし７について
　本件補正後の請求項２ないし７に係る発明は、本願補正発明１をさらに限定したものであるから、本願補正発明１と同様に、引用発明及び引用文献２ないし６に記載の技術事項に基づいて当業者が容易に発明をすることができたとはいえない。
３．本願補正発明８について
　本願補正発明８は、実質的に本願補正発明１とはカテゴリーを相違するものであり、本願補正発明８の構成要件である「インタポーザが埋め込まれたコア材を有する基板において、コア材が（ｉ）第１ダイの第３面および第４面、並びに（ｉｉ）インタポーザの第３面および第４面に取り付けられるように、基板のコア材に埋め込まれた第１ダイを備える」点は、本願補正発明１と同様に、引用発明及び引用文献２ないし６に記載の技術事項に基づいて当業者が容易に発明をすることができたとはいえない。
４．本願補正発明９ないし１４について
　本件補正後の請求項９ないし１４に係る発明は、本願補正発明８をさらに限定したものであるから、本願補正発明８と同様に、引用発明及び引用文献２ないし６に記載の技術事項に基づいて当業者が容易に発明をすることができたとはいえない。
５．対比・判断のまとめ
　上記「１．」ないし「４．」に記述したように、本願補正発明１ないし１４は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合する。 
 　 
第７　原査定について
　上記「第４　本願補正発明」から「第６　対比・判断」で検討したとおり、本願補正発明１ないし１４は、拒絶査定において引用された上記引用文献１ないし５に基づいて当業者が容易に発明をすることができたとはいえない。したがって、原査定の理由を維持することはできない。
第８　むすび
　以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。