(57)【要約】      （修正有）【課題】ＭＩＰＳ構造等のゲート電極と同時形成が可能であり且つ抵抗が高い抵抗素子を有する半導体装置及びその製造方法を提供する。【解決手段】基板上に金属含有膜１０８及びポリシリコン膜１０９を順次形成する工程と、前記金属含有膜及び前記ポリシリコン膜を抵抗素子形状にパターニングする工程と、前記金属含有膜の少なくとも一部分を除去することにより、前記ポリシリコン膜の下に中空領域１１９を形成する工程とを備えている。【選択図】図１
2011100910.tif 000002
【特許請求の範囲】
【請求項１】
ポリシリコン膜を有する抵抗素子を備え、
前記ポリシリコン膜の下に中空領域が設けられていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ポリシリコン膜の側面には絶縁性サイドウォールスペーサが形成されており、
前記絶縁性サイドウォールスペーサには、前記中空領域と通じる開口部が設けられていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記ポリシリコン膜には、前記中空領域と通じる開口部が設けられていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記中空領域は、前記ポリシリコン膜と接するように設けられていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記ポリシリコン膜の下側全体に前記中空領域が設けられていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記抵抗素子は絶縁領域の上に設けられており、
前記中空領域は前記ポリシリコン膜と前記絶縁領域との間に設けられていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記ポリシリコン膜と同時に形成されたポリシリコン膜を少なくとも含むゲート電極を有するＭＩＳＦＥＴをさらに備えていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記ゲート電極は、前記ポリシリコン膜の下に形成された金属含有膜を含むことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記中空領域の厚さと前記金属含有膜の厚さとは実質的に同じであることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記抵抗素子はヒューズ素子であることを特徴とする半導体装置。
【請求項１１】
基板上に金属含有膜及びポリシリコン膜を順次形成する工程（ａ）と、
前記金属含有膜及び前記ポリシリコン膜を抵抗素子形状にパターニングする工程（ｂ）と、
前記金属含有膜の少なくとも一部分を除去することにより、前記ポリシリコン膜の下に中空領域を形成する工程（ｃ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｂ）と前記工程（ｃ）との間に、
パターニングされた前記金属含有膜及び前記ポリシリコン膜のそれぞれの側面に絶縁性サイドウォールスペーサを形成する工程と、
前記絶縁性サイドウォールスペーサに、パターニングされた前記金属含有膜の側面に通じる開口部を形成する工程とをさらに備え、
前記工程（ｃ）は、前記開口部を通じてエッチング液を供給することにより、パターニングされた前記金属含有膜に対してウェットエッチングを行う工程を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１又は１２に記載の半導体装置の製造方法において、
前記工程（ｂ）と前記工程（ｃ）との間に、
前記ポリシリコン膜に、パターニングされた前記金属含有膜の上面に通じる開口部を形成する工程とをさらに備え、
前記工程（ｃ）は、前記開口部を通じてエッチング液を供給することにより、パターニングされた前記金属含有膜に対してウェットエッチングを行う工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、ＭＩＳＦＥＴ（metal-insulator-semiconductor field-effect transistor ）等の能動素子と共に抵抗素子を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路においては、半導体基板中に当該半導体基板とは逆導電型の不純物を注入することにより形成された拡散抵抗、及び、不純物を注入したポリシリコンからなるポリシリコン抵抗等が用いられている。これらの抵抗のうちポリシリコン抵抗は、その周囲を絶縁膜によって囲まれているためにリーク電流が少ないこと、グレイン境界に存在する欠陥により高抵抗が得られること、さらには、ポリシリコンゲート電極形成工程において形成できるためにプロセスを簡単化できることなどの利点があるため、幅広く半導体集積回路に採用されている。
【０００３】
ところで、近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ゲート絶縁膜として、ＳｉＯ2 の誘電率よりも高い誘電率を持つＨｆＯ2 等のＨｉｇｈ−ｋ絶縁膜が用いられている。ゲート絶縁膜にＨｉｇｈ−ｋ絶縁膜を用いると、比較的厚いゲート絶縁膜を形成できるため、ゲートリーク電流を低減することが可能となる。
【０００４】
しかしながら、Ｈｉｇｈ−ｋ絶縁膜をゲート絶縁膜として用い、当該ゲート絶縁膜上に形成されるゲート電極として、従来用いられてきたポリシリコンゲート電極を用いると、フェルミレベルピニングと呼ばれる現象により、閾値電圧Ｖｔが高くなってしまうという問題が生じる。また、ゲート電極の材料にポリシリコンを用いた場合、ゲート空乏化現象によりゲート容量が小さくなり、トランジスタの駆動能力が低下してしまうという問題も生じる。
【０００５】
そこで、従来のポリシリコンゲート電極に代わって、メタルゲート電極、又はポリシリコン膜とゲート絶縁膜との間にメタル膜（本願では金属含有膜を意味するものとする）を挿入したＭＩＰＳ（metal-inserted poly-silicon stack）構造のゲート電極等が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２１４２０８号公報
【特許文献２】特開２００８−２１９００６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、例えばＭＩＰＳ構造のゲート電極を用いた場合において、従来のようにゲート電極形成工程において抵抗素子を形成した場合、抵抗素子もＭＩＰＳ構造を持つため、言い換えると、抵抗素子となるポリシリコン膜とゲート絶縁膜との間に低抵抗のメタル膜が存在するため、抵抗素子の抵抗が低くなってしまうという問題が生じる。
【０００８】
前記に鑑み、本発明は、例えばＭＩＰＳ構造のゲート電極と同時形成が可能であり且つ抵抗が高い抵抗素子を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本願発明者らは、まず、ＭＩＰＳ構造のゲート電極の形成工程において、ＭＩＳＦＥＴ形成領域及び抵抗素子形成領域のそれぞれにＭＩＰＳ構造のうちのメタル膜を形成した後、抵抗素子形成領域のメタル膜を選択的に除去し、その後、ＭＩＳＦＥＴ形成領域及び抵抗素子形成領域のそれぞれにＭＩＰＳ構造のうちのポリシリコン膜を形成することにより、ＭＩＳＦＥＴ形成領域にはＭＩＰＳ構造のゲート電極を形成すると共に抵抗素子形成領域には従来のポリシリコン抵抗を形成することを検討してみた。以下、その検討結果について、図１１を参照しながら説明する。
【００１０】
まず、ＭＩＳＦＥＴ形成領域ＲA の半導体基板１０１にＮ型ウェル領域１０４を形成すると共に抵抗素子形成領域ＲB の半導体基板１０１にＰ型ウェル領域１０５を形成した。また、ＭＩＳＦＥＴ形成領域ＲA の各トランジスタ領域をＳＴＩ（shallow trench isolation ）領域１０６によって互いに分離すると共に、抵抗素子形成領域ＲB のＰ型ウェル領域１０５の上部にＳＴＩ領域１０６を設けた。続いて、半導体基板１０１上の全面にＨｉｇｈ−ｋゲート絶縁膜１０７を形成した後、Ｈｉｇｈ−ｋゲート絶縁膜１０７上にＴｉＮからなるメタル膜１０８を形成し、その後、抵抗素子形成領域ＲB のメタル膜１０８を選択的に除去した。続いて、ＭＩＳＦＥＴ形成領域ＲA のメタル膜１０８上、及び抵抗素子形成領域ＲB のＨｉｇｈ−ｋゲート絶縁膜１０７上にポリシリコン膜１０９を形成した後、ＭＩＳＦＥＴ形成領域ＲA のメタル膜１０８及びポリシリコン膜１０９をパターニングしてＭＩＰＳ構造のゲート電極１１０を形成すると共に、抵抗素子形成領域ＲB のポリシリコン膜１０９をパターニングして抵抗素子１０３を形成した。
【００１１】
ところが、以上に述べた製造方法においては、抵抗素子形成領域ＲB のメタル膜１０８を選択的に除去する際に、ＭＩＳＦＥＴ形成領域ＲA のメタル膜１０８をレジストマスクによって覆うと共に、抵抗素子形成領域ＲB のメタル膜１０８の除去後には前述のレジストマスクを洗浄により除去しなければならない。その結果、図１１に示すように、ＭＩＳＦＥＴ形成領域ＲA のメタル膜１０８の表面部には、酸化領域等を含むダメージ層１５０が形成されてしまうので、ゲート電極１１０の抵抗が高くなったりするなどの問題が生じてしまう。
【００１２】
そこで、本願発明者らは、試行錯誤の結果、ＭＩＰＳ構造のゲート電極の形成と同時に抵抗素子形成領域にもＭＩＰＳ構造を形成し、その後、抵抗素子形成領域のＭＩＰＳ構造のうちメタル膜部分を選択的に除去してポリシリコン抵抗を形成するという発明を想到した。これにより、ＭＩＰＳ構造のゲート電極が高抵抗化するなどの問題を防止しつつ、高抵抗の抵抗素子を形成することが可能になる。
【００１３】
すなわち、本発明に係る半導体装置は、ポリシリコン膜を有する抵抗素子を備え、前記ポリシリコン膜の下に中空領域が設けられている。
【００１４】
本発明に係る半導体装置において、前記ポリシリコン膜の側面には絶縁性サイドウォールスペーサが形成されており、前記絶縁性サイドウォールスペーサには、前記中空領域と通じる開口部が設けられていてもよい。
【００１５】
本発明に係る半導体装置において、前記ポリシリコン膜には、前記中空領域と通じる開口部が設けられていてもよい。
【００１６】
本発明に係る半導体装置において、前記中空領域は、前記ポリシリコン膜と接するように設けられていてもよい。
【００１７】
本発明に係る半導体装置において、前記ポリシリコン膜の下側全体に前記中空領域が設けられていてもよい。
【００１８】
本発明に係る半導体装置において、前記抵抗素子は絶縁領域の上に設けられており、前記中空領域は前記ポリシリコン膜と前記絶縁領域との間に設けられていてもよい。
【００１９】
本発明に係る半導体装置において、前記ポリシリコン膜と同時に形成されたポリシリコン膜を少なくとも含むゲート電極を有するＭＩＳＦＥＴをさらに備えていてもよい。この場合、前記ゲート電極は、前記ポリシリコン膜の下に形成された金属含有膜を含んでいてもよい。また、前記中空領域の厚さと前記金属含有膜の厚さとは実質的に同じであってもよい。
【００２０】
本発明に係る半導体装置において、前記抵抗素子はヒューズ素子であってもよい。
【００２１】
本発明に係る半導体装置の製造方法は、基板上に金属含有膜及びポリシリコン膜を順次形成する工程（ａ）と、前記金属含有膜及び前記ポリシリコン膜を抵抗素子形状にパターニングする工程（ｂ）と、前記金属含有膜の少なくとも一部分を除去することにより、前記ポリシリコン膜の下に中空領域を形成する工程（ｃ）とを備えている。
【００２２】
本発明に係る半導体装置の製造方法において、前記工程（ｂ）と前記工程（ｃ）との間に、パターニングされた前記金属含有膜及び前記ポリシリコン膜のそれぞれの側面に絶縁性サイドウォールスペーサを形成する工程と、前記絶縁性サイドウォールスペーサに、パターニングされた前記金属含有膜の側面に通じる開口部を形成する工程とをさらに備え、前記工程（ｃ）は、前記開口部を通じてエッチング液を供給することにより、パターニングされた前記金属含有膜に対してウェットエッチングを行う工程を含んでいてもよい。
【００２３】
本発明に係る半導体装置の製造方法において、前記工程（ｂ）と前記工程（ｃ）との間に、前記ポリシリコン膜に、パターニングされた前記金属含有膜の上面に通じる開口部を形成する工程とをさらに備え、前記工程（ｃ）は、前記開口部を通じてエッチング液を供給することにより、パターニングされた前記金属含有膜に対してウェットエッチングを行う工程を含んでいてもよい。
【発明の効果】
【００２４】
本発明によると、例えばＭＩＰＳ構造のゲート電極と同時形成が可能であり且つ抵抗が高い抵抗素子を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】図１（ａ）〜（ｄ）は、第１の例示的実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｄ）は、第１の例示的実施形態に係る半導体装置の製造方法の各工程を示す平面図である。
【図３】図３は、第１の例示的実施形態に係る半導体装置のバリエーションを示す平面図である。
【図４】図４は、第１の例示的実施形態に係る半導体装置のバリエーションを示す平面図である。
【図５】図５は、第１の例示的実施形態に係る半導体装置のバリエーションを示す平面図である。
【図６】図６（ａ）〜（ｄ）は、第２の例示的実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）〜（ｄ）は、第２の例示的実施形態に係る半導体装置の製造方法の各工程を示す平面図である。
【図８】図８は、第２の例示的実施形態に係る半導体装置のバリエーションを示す平面図である。
【図９】図９は、第２の例示的実施形態に係る半導体装置のバリエーションを示す平面図である。
【図１０】図１０は、第２の例示的実施形態に係る半導体装置のバリエーションを示す平面図である。
【図１１】図１１は、ＭＩＳＦＥＴ形成領域及び抵抗素子形成領域のそれぞれにＭＩＰＳ構造のうちのメタル膜を形成した後、抵抗素子形成領域のメタル膜を選択的に除去し、その後、ＭＩＳＦＥＴ形成領域及び抵抗素子形成領域のそれぞれにＭＩＰＳ構造のうちのポリシリコン膜を形成することにより、ＭＩＳＦＥＴ形成領域にはＭＩＰＳ構造のゲート電極を形成すると共に抵抗素子形成領域には従来のポリシリコン抵抗を形成した様子を示す断面図である。
【発明を実施するための形態】
【００２６】
（第１の実施形態）
以下、本発明の第１の例示的実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００２７】
図１（ａ）〜（ｄ）は、第１の例示的実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図２（ａ）〜（ｄ）は、第１の例示的実施形態に係る半導体装置の製造方法の各工程を示す平面図である。尚、図１（ａ）は図２（ａ）におけるＡ−Ａ線の断面図であり、図１（ｂ）は図２（ｂ）におけるＢ−Ｂ線の断面図であり、図１（ｃ）は図２（ｃ）におけるＣ−Ｃ線の断面図であり、図１（ｄ）は図２（ｄ）におけるＤ−Ｄ線の断面図である。
【００２８】
まず、図１（ａ）及び図２（ａ）に示すように、ＭＩＳＦＥＴ形成領域ＲA の半導体基板１０１にＮ型ウェル領域１０４を形成すると共に抵抗素子形成領域ＲB の半導体基板１０１にＰ型ウェル領域１０５を形成する。また、ＭＩＳＦＥＴ形成領域ＲA の各トランジスタ領域をＳＴＩ（shallow trench isolation ）領域１０６によって互いに分離すると共に、抵抗素子形成領域ＲB のＰ型ウェル領域１０５の上部にＳＴＩ領域１０６を設ける。本実施形態では、ＭＩＳＦＥＴ形成領域ＲA のＮ型ウェル領域１０４上に半導体素子１０２としてＰ型ＭＩＳＦＥＴが形成される。但し、ＭＩＳＦＥＴ形成領域ＲA の半導体基板１０１にＰ型ウェル領域を形成し、当該Ｐ型ウェル領域上に半導体素子１０２としてＮ型ＭＩＳＦＥＴを形成してもよいし、又は、Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴの両方つまりＣＭＩＳＦＥＴ（complementary ＭＩＳＦＥＴ ）を形成してもよい。また、抵抗素子形成領域ＲB のウェルタイプは特に限定されるものではないが、本実施形態では、Ｐ型ウェル領域１０５の上部に形成されたＳＴＩ領域１０６上に後述の抵抗素子が形成される。
【００２９】
次に、半導体基板１０１上の全面に、例えば厚さ２ｎｍ程度のＨｆＯ2 膜からなるＨｉｇｈ−ｋゲート絶縁膜１０７を形成した後、Ｈｉｇｈ−ｋゲート絶縁膜１０７上に、例えば厚さ１０ｎｍ程度のＴｉＮ膜からなるメタル膜１０８を形成し、その後、メタル膜１０８上に、例えば厚さ１００ｎｍ程度のポリシリコン膜１０９を形成する。ここで、メタル膜１０８として、ＴｉＮ膜の他、ＴａＮ膜又はＴｉＡｌＮ膜等を形成してもよい。続いて、リソグラフィ及びドライエッチングによって、ＭＩＳＦＥＴ形成領域ＲA のメタル膜１０８及びポリシリコン膜１０９をパターニングしてＭＩＰＳ構造のゲート電極１１０を形成すると共に抵抗素子形成領域ＲB のメタル膜１０８及びポリシリコン膜１０９を抵抗素子形状にパターニングする。このとき、Ｈｉｇｈ−ｋゲート絶縁膜１０７は、ＭＩＳＦＥＴ形成領域ＲA 及び抵抗素子形成領域ＲB のそれぞれにおいて、ゲート電極形状及び抵抗素子形状にパターニングされる。
【００３０】
次に、ゲート電極１１０直下のチャネル領域１１１を挟む部分の半導体基板１０１中に選択的にＰ型不純物をイオン注入することによって、Ｐ- 型ソース領域１１２及びＰ- 型ドレイン領域１１３を形成する。
【００３１】
次に、ゲート電極１１０上を含む半導体基板１０１上の全面に、例えば厚さ４０ｎｍ程度のＳｉＮ膜をＣＶＤ（chemical vapor deposition ）法等により形成した後、当該ＳｉＮ膜に対してドライエッチングによるエッチバックを行って、ゲート電極１１０の側面上に絶縁性サイドウォールスペーサ１１４を形成する。このとき、抵抗素子形成領域ＲB において抵抗素子形状にパターニングされたメタル膜１０８及びポリシリコン膜１０９のそれぞれの側面にも絶縁性サイドウォールスペーサ１１４が形成される。続いて、ゲート電極１１０及び絶縁性サイドウォールスペーサ１１４をマスクとして半導体基板１０１中に選択的にＰ型不純物、例えばボロンをドーズ量１×１０15ａｔｏｍｓ／ｃｍ2 でイオン注入することによって、Ｐ+ 型ソース領域１１５及びＰ+ 型ドレイン領域１１６を形成する。このとき、ゲート電極１１０を構成するポリシリコン膜１０９、及び抵抗素子となるポリシリコン膜１０９のそれぞれにも前述のＰ型不純物がイオン注入される。
【００３２】
次に、図１（ｂ）及び図２（ｂ）に示すように、半導体基板１０１上の全面にレジストを塗布してレジスト膜１１７を形成した後、抵抗素子形成領域ＲB の絶縁性サイドウォールスペーサ１１４の一部分が露出するようにレジスト膜１１７に開口部１１８を形成する。その後、レジスト膜１１７をマスクとして抵抗素子形成領域ＲB の絶縁性サイドウォールスペーサ１１４に対してドライエッチングを行うことにより、抵抗素子形成領域ＲB の絶縁性サイドウォールスペーサ１１４の一部分を除去する。これにより、抵抗素子形成領域ＲB の絶縁性サイドウォールスペーサ１１４に、抵抗素子形成領域ＲB においてパターニングされたメタル膜１０８の側面に通じる開口部１１４ａが形成される。尚、図２（ｂ）においては、レジスト膜１１７の下側に存在する構成要素を透視的に示している。
【００３３】
次に、図１（ｃ）及び図２（ｃ）に示すように、レジスト膜１１７を除去した後、例えば硫過水（硫酸と過酸化水素と水との混合溶液）を、抵抗素子形成領域ＲB の絶縁性サイドウォールスペーサ１１４の開口部１１４ａを通じて供給することにより、抵抗素子形成領域ＲB においてパターニングされたメタル膜１０８に対してウェットエッチングを行って除去する。これにより、抵抗素子形成領域ＲB においてパターニングされたポリシリコン膜１０９つまり抵抗素子（ポリシリコン抵抗）１０３とＨｉｇｈ−ｋゲート絶縁膜１０７との間に中空領域１１９が形成される。
【００３４】
ここで、中空領域１１９は、抵抗素子１０３となるポリシリコン膜１０９と接していると共に、抵抗素子形成領域ＲB の絶縁性サイドウォールスペーサ１１４の開口部１１４ａに通じている。また、中空領域１１９の厚さは、ゲート電極１１０中のメタル膜１０８の厚さと実質的に同じである。
【００３５】
また、中空領域１１９は、抵抗素子１０３となるポリシリコン膜１０９の下側全体に形成されてもよいし、又は、抵抗素子１０３となるポリシリコン膜１０９の下側にメタル膜１０８が部分的に残存していてもよい。
【００３６】
次に、図１（ｄ）及び図２（ｄ）に示すように、抵抗素子１０３となるポリシリコン膜１０９の両端部を除く部分を覆うように、例えば厚さ３０ｎｍ程度のＴＥＯＳ（tetraethylorthosilicate ）膜からなるシリサイドブロック領域１２０を選択的に形成する。
【００３７】
続いて、抵抗素子１０３上及びゲート電極１１０上を含む半導体基板１０１上の全面に、例えば厚さ１０ｎｍ程度のＮｉ膜（図示省略）をスパッタリングにより形成した後、例えばＲＴＡ（rapid thermal annealing ）等の熱処理を行って、抵抗素子１０３となるポリシリコン膜１０９の表面部、ゲート電極１１０を構成するポリシリコン膜１０９の表面部、Ｐ+ 型ソース領域１１５の表面部、及びＰ+ 型ドレイン領域１１６の表面部のそれぞれと、前記Ｎｉ膜とを反応させる。これにより、抵抗素子１０３となるポリシリコン膜１０９の表面部、ゲート電極１１０を構成するポリシリコン膜１０９の表面部、Ｐ+ 型ソース領域１１５の表面部、及びＰ+ 型ドレイン領域１１６の表面部のそれぞれにシリサイド層１２１が形成される。その後、未反応の前記Ｎｉ膜をウェットエッチングによって除去する。
【００３８】
続いて、抵抗素子１０３上及びゲート電極１１０上を含む半導体基板１０１上の全面に、例えばＣＶＤ法により層間絶縁膜１２２を堆積する。このとき、抵抗素子形成領域ＲB の絶縁性サイドウォールスペーサ１１４の開口部１１４ａを通じて中空領域１１９内に層間絶縁膜材料が供給されて、中空領域１１９内に部分的に層間絶縁膜１２２が形成されてもよい。続いて、リソグラフィ及びエッチングにより、層間絶縁膜１２２中に、抵抗素子１０３及び半導体素子１０２のそれぞれにおける所定のコンタクト領域１２３に達するホールを形成した後、当該ホール内を例えばＣｕ等からなる金属膜により埋め込むと共に層間絶縁膜１２２上にも当該金属膜を形成し、その後、当該金属膜をパターニングすることにより、コンタクト１２４及び配線１２５を形成する。尚、図２（ｄ）において、シリサイド層１２１及び層間絶縁膜１２２の図示を省略している。
【００３９】
以上に説明したように、本実施形態によると、ＭＩＰＳ構造（つまりメタル膜１０８及びポリシリコン膜１０９の積層構造）のゲート電極１１０の形成と同時に抵抗素子形成領域ＲB にもＭＩＰＳ構造を形成した後、抵抗素子形成領域ＲB のＭＩＰＳ構造のうちメタル膜１０８を選択的に除去して、ポリシリコン膜１０９からなる抵抗素子１０３を形成する。すなわち、抵抗素子１０３となるポリシリコン膜１０９の下側のメタル膜１０８を除去して中空領域１１９を設けるため、高抵抗の抵抗素子（ポリシリコン抵抗）１０３を形成することができる。
【００４０】
また、抵抗素子形成領域ＲB の絶縁性サイドウォールスペーサ１１４に形成した開口部１１４ａを通じてエッチング液を供給することにより、抵抗素子形成領域ＲB のメタル膜１０８を除去するので、ポリシリコン膜１０９の形成前に抵抗素子形成領域ＲB のメタル膜１０８を選択的に除去する場合と比較して、ＭＩＳＦＥＴ形成領域のメタル膜１０８（つまりゲート電極１１０を構成するメタル膜１０８）がダメージを受けることを防止できる。このため、ＭＩＰＳ構造のゲート電極１１０が高抵抗化するなどの問題が生じることを防止できる。
【００４１】
従って、ＭＩＰＳ構造のゲート電極１１０つまりＭＩＳＦＥＴ等の能動素子との同時形成が可能であり且つ抵抗が高い抵抗素子（ポリシリコン抵抗）１０３を有する半導体装置を実現することができる。
【００４２】
尚、本実施形態において、図１（ｂ）及び図２（ｂ）に示す工程で、抵抗素子形成領域ＲB の絶縁性サイドウォールスペーサ１１４に形成する開口部１１４ａの個数、形状及び寸法等は特に限定されない。例えば、図３に示すように、抵抗素子形成領域ＲB の絶縁性サイドウォールスペーサ１１４に開口部１１４ａを２つ形成してもよい。但し、抵抗素子１０３の下側全体に中空領域１１９を設ける場合には絶縁性サイドウォールスペーサ１１４のみによって抵抗素子１０３を保持する必要があるので、できるだけ小さい開口部１１４ａを形成することが好ましい。尚、メタル膜１０８の除去に必要な硫過水等のエッチング液の供給には数十ｎｍオーダー以上の寸法を持つ開口部１１４ａを形成すればよい。
【００４３】
また、本実施形態において、抵抗素子１０３とＨｉｇｈ−ｋゲート絶縁膜１０７との間に中空領域１１９を形成したが、これに代えて、半導体基板１０１上の全面にＨｉｇｈ−ｋゲート絶縁膜１０７を形成した後、メタル膜１０８の形成前に抵抗素子形成領域ＲB のＨｉｇｈ−ｋゲート絶縁膜１０７を選択的に除去しておくことにより、抵抗素子１０３とＳＴＩ領域１０６との間に中空領域１１９を形成してもよい。また、中空領域１１９の下に、ゲート絶縁膜や素子分離絶縁膜以外の他の絶縁膜が設けられていてもよい。
【００４４】
また、本実施形態において、抵抗素子１０３として、例えば図４に示すように、ポリシリコン細線１０９ａを有するヒューズ素子（例えばレーザーカット、ｅヒューズ等）を形成してもよい。
【００４５】
また、本実施形態において、同一の半導体基板１０１上に、抵抗素子１０３と共に半導体素子１０２としてＭＩＳＦＥＴを形成したが、これに代えて、例えば図５に示すように、半導体基板１０１上に抵抗素子１０３のみを形成してもよいし、又は、同一の半導体基板１０１上に、抵抗素子１０３と共にアナログ領域等の他の回路領域を設けてもよい。
【００４６】
（第２の実施形態）
以下、本発明の第２の例示的実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００４７】
図６（ａ）〜（ｄ）は、第２の例示的実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図７（ａ）〜（ｄ）は、第２の例示的実施形態に係る半導体装置の製造方法の各工程を示す平面図である。尚、図６（ａ）は図７（ａ）におけるＡ−Ａ線の断面図であり、図６（ｂ）は図７（ｂ）におけるＢ−Ｂ線の断面図であり、図６（ｃ）は図７（ｃ）におけるＣ−Ｃ線の断面図であり、図６（ｄ）は図７（ｄ）におけるＤ−Ｄ線の断面図である。
【００４８】
まず、図６（ａ）及び図７（ａ）に示すように、ＭＩＳＦＥＴ形成領域ＲA の半導体基板２０１にＮ型ウェル領域２０４を形成すると共に抵抗素子形成領域ＲB の半導体基板２０１にＰ型ウェル領域２０５を形成する。また、ＭＩＳＦＥＴ形成領域ＲA の各トランジスタ領域をＳＴＩ領域２０６によって互いに分離すると共に、抵抗素子形成領域ＲB のＰ型ウェル領域２０５の上部にＳＴＩ領域２０６を設ける。本実施形態では、ＭＩＳＦＥＴ形成領域ＲA のＮ型ウェル領域２０４上に半導体素子２０２としてＰ型ＭＩＳＦＥＴが形成される。但し、ＭＩＳＦＥＴ形成領域ＲA の半導体基板２０１にＰ型ウェル領域を形成し、当該Ｐ型ウェル領域上に半導体素子２０２としてＮ型ＭＩＳＦＥＴを形成してもよいし、又は、Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴの両方つまりＣＭＩＳＦＥＴを形成してもよい。また、抵抗素子形成領域ＲB のウェルタイプは特に限定されるものではないが、本実施形態では、Ｐ型ウェル領域２０５の上部に形成されたＳＴＩ領域２０６上に後述の抵抗素子が形成される。
【００４９】
次に、半導体基板２０１上の全面に、例えば厚さ２ｎｍ程度のＨｆＯ2 膜からなるＨｉｇｈ−ｋゲート絶縁膜２０７を形成した後、Ｈｉｇｈ−ｋゲート絶縁膜２０７上に、例えば厚さ１０ｎｍ程度のＴｉＮ膜からなるメタル膜２０８を形成し、その後、メタル膜２０８上に、例えば厚さ１００ｎｍ程度のポリシリコン膜２０９を形成する。ここで、メタル膜２０８として、ＴｉＮ膜の他、ＴａＮ膜又はＴｉＡｌＮ膜等を形成してもよい。続いて、リソグラフィ及びドライエッチングによって、ＭＩＳＦＥＴ形成領域ＲA のメタル膜２０８及びポリシリコン膜２０９をパターニングしてＭＩＰＳ構造のゲート電極２１０を形成すると共に抵抗素子形成領域ＲB のメタル膜２０８及びポリシリコン膜２０９を抵抗素子形状にパターニングする。このとき、Ｈｉｇｈ−ｋゲート絶縁膜２０７は、ＭＩＳＦＥＴ形成領域ＲA 及び抵抗素子形成領域ＲB のそれぞれにおいて、ゲート電極形状及び抵抗素子形状にパターニングされる。
【００５０】
次に、ゲート電極２１０直下のチャネル領域２１１を挟む部分の半導体基板２０１中に選択的にＰ型不純物をイオン注入することによって、Ｐ- 型ソース領域２１２及びＰ- 型ドレイン領域２１３を形成する。
【００５１】
次に、ゲート電極２１０上を含む半導体基板２０１上の全面に、例えば厚さ４０ｎｍ程度のＳｉＮ膜をＣＶＤ法等により形成した後、当該ＳｉＮ膜に対してドライエッチングによるエッチバックを行って、ゲート電極２１０の側面上に絶縁性サイドウォールスペーサ２１４を形成する。このとき、抵抗素子形成領域ＲB において抵抗素子形状にパターニングされたメタル膜２０８及びポリシリコン膜２０９のそれぞれの側面にも絶縁性サイドウォールスペーサ２１４が形成される。続いて、ゲート電極２１０及び絶縁性サイドウォールスペーサ２１４をマスクとして半導体基板２０１中に選択的にＰ型不純物、例えばボロンをドーズ量１×１０15ａｔｏｍｓ／ｃｍ2 でイオン注入することによって、Ｐ+ 型ソース領域２１５及びＰ+ 型ドレイン領域２１６を形成する。このとき、ゲート電極２１０を構成するポリシリコン膜２０９、及び抵抗素子となるポリシリコン膜２０９のそれぞれにも前述のＰ型不純物がイオン注入される。
【００５２】
次に、図６（ｂ）及び図７（ｂ）に示すように、半導体基板２０１上の全面にレジストを塗布してレジスト膜２１７を形成した後、抵抗素子形成領域ＲB においてパターニングされたポリシリコン膜２０９の一部分が露出するようにレジスト膜２１７に開口部２１８を形成する。その後、レジスト膜２１７をマスクとして、抵抗素子形成領域ＲB においてパターニングされたポリシリコン膜２０９に対してドライエッチングを行うことにより、抵抗素子形成領域ＲB においてパターニングされたポリシリコン膜２０９の一部分を除去する。これにより、抵抗素子形成領域ＲB においてパターニングされたポリシリコン膜２０９に、抵抗素子形成領域ＲB においてパターニングされたメタル膜２０８の上面に通じる開口部２０９ａが形成される。尚、図７（ｂ）においては、レジスト膜２１７の下側に存在する構成要素を透視的に示している。
【００５３】
次に、図６（ｃ）及び図７（ｃ）に示すように、レジスト膜２１７を除去した後、例えば硫過水を、抵抗素子形成領域ＲB においてパターニングされたポリシリコン膜２０９の開口部２０９ａを通じて供給することにより、抵抗素子形成領域ＲB においてパターニングされたメタル膜２０８に対してウェットエッチングを行って除去する。これにより、抵抗素子形成領域ＲB においてパターニングされたポリシリコン膜２０９つまり抵抗素子（ポリシリコン抵抗）２０３とＨｉｇｈ−ｋゲート絶縁膜２０７との間に中空領域２１９が形成される。
【００５４】
ここで、中空領域２１９は、抵抗素子２０３となるポリシリコン膜２０９と接していると共に、抵抗素子２０３となるポリシリコン膜２０９の開口部２０９ａに通じている。また、中空領域２１９の厚さは、ゲート電極２１０中のメタル膜２０８の厚さと実質的に同じである。
【００５５】
また、中空領域２１９は、抵抗素子２０３となるポリシリコン膜２０９の下側全体に形成されてもよいし、又は、抵抗素子２０３となるポリシリコン膜２０９の下側にメタル膜２０８が部分的に残存していてもよい。
【００５６】
次に、図６（ｄ）及び図７（ｄ）に示すように、抵抗素子２０３となるポリシリコン膜２０９の両端部を除く部分を覆うように、例えば厚さ３０ｎｍ程度のＴＥＯＳ膜からなるシリサイドブロック領域２２０を選択的に形成する。
【００５７】
続いて、抵抗素子２０３上及びゲート電極２１０上を含む半導体基板２０１上の全面に、例えば厚さ１０ｎｍ程度のＮｉ膜（図示省略）をスパッタリングにより形成した後、例えばＲＴＡ等の熱処理を行って、抵抗素子２０３となるポリシリコン膜２０９の表面部、ゲート電極２１０を構成するポリシリコン膜２０９の表面部、Ｐ+ 型ソース領域２１５の表面部、及びＰ+ 型ドレイン領域２１６の表面部のそれぞれと、前記Ｎｉ膜とを反応させる。これにより、抵抗素子２０３となるポリシリコン膜２０９の表面部、ゲート電極２１０を構成するポリシリコン膜２０９の表面部、Ｐ+ 型ソース領域２１５の表面部、及びＰ+ 型ドレイン領域２１６の表面部のそれぞれにシリサイド層２２１が形成される。その後、未反応の前記Ｎｉ膜をウェットエッチングによって除去する。
【００５８】
続いて、抵抗素子２０３上及びゲート電極２１０上を含む半導体基板２０１上の全面に、例えばＣＶＤ法により層間絶縁膜２２２を堆積する。このとき、抵抗素子２０３となるポリシリコン膜２０９の開口部２０９ａを通じて中空領域２１９内に層間絶縁膜材料が供給されて、中空領域２１９内に部分的に層間絶縁膜２２２が形成されてもよい。続いて、リソグラフィ及びエッチングにより、層間絶縁膜２２２中に、抵抗素子２０３及び半導体素子２０２のそれぞれにおける所定のコンタクト領域２２３に達するホールを形成した後、当該ホール内を例えばＣｕ等からなる金属膜により埋め込むと共に層間絶縁膜２２２上にも当該金属膜を形成し、その後、当該金属膜をパターニングすることにより、コンタクト２２４及び配線２２５を形成する。尚、図７（ｄ）において、シリサイド層２２１及び層間絶縁膜２２２の図示を省略している。
【００５９】
以上に説明したように、本実施形態によると、ＭＩＰＳ構造（つまりメタル膜２０８及びポリシリコン膜２０９の積層構造）のゲート電極２１０の形成と同時に抵抗素子形成領域ＲB にもＭＩＰＳ構造を形成した後、抵抗素子形成領域ＲB のＭＩＰＳ構造のうちメタル膜２０８を選択的に除去して、ポリシリコン膜２０９からなる抵抗素子２０３を形成する。すなわち、抵抗素子２０３となるポリシリコン膜２０９の下側のメタル膜２０８を除去して中空領域２１９を設けるため、高抵抗の抵抗素子（ポリシリコン抵抗）２０３を形成することができる。
【００６０】
また、抵抗素子２０３となるポリシリコン膜２０９に形成した開口部２０９ａを通じてエッチング液を供給することにより、抵抗素子形成領域ＲB のメタル膜２０８を除去するので、ポリシリコン膜２０９の形成前に抵抗素子形成領域ＲB のメタル膜２０８を選択的に除去する場合と比較して、ＭＩＳＦＥＴ形成領域のメタル膜２０８（つまりゲート電極２１０を構成するメタル膜２０８）がダメージを受けることを防止できる。このため、ＭＩＰＳ構造のゲート電極２１０が高抵抗化するなどの問題が生じることを防止できる。
【００６１】
従って、ＭＩＰＳ構造のゲート電極２１０つまりＭＩＳＦＥＴ等の能動素子との同時形成が可能であり且つ抵抗が高い抵抗素子（ポリシリコン抵抗）２０３を有する半導体装置を実現することができる。
【００６２】
尚、本実施形態において、図６（ｂ）及び図７（ｂ）に示す工程で、抵抗素子形成領域ＲB のポリシリコン膜２０９（つまり抵抗素子２０３）に形成する開口部２０９ａの個数、形状及び寸法等は特に限定されない。例えば、図８に示すように、抵抗素子形成領域ＲB のポリシリコン膜２０９に開口部２０９ａを２つ形成してもよい。但し、抵抗素子２０３の実質的な抵抗領域を十分に確保するためには、できるだけ小さい開口部２０９ａを形成することが好ましい。尚、メタル膜２０８の除去に必要な硫過水等のエッチング液の供給には数十ｎｍオーダーの寸法を持つ開口部２０９ａを形成すればよい。
【００６３】
また、本実施形態において、抵抗素子２０３とＨｉｇｈ−ｋゲート絶縁膜２０７との間に中空領域２１９を形成したが、これに代えて、半導体基板２０１上の全面にＨｉｇｈ−ｋゲート絶縁膜２０７を形成した後、メタル膜２０８の形成前に抵抗素子形成領域ＲB のＨｉｇｈ−ｋゲート絶縁膜２０７を選択的に除去しておくことにより、抵抗素子２０３とＳＴＩ領域２０６との間に中空領域２１９を形成してもよい。また、中空領域２１９の下に、ゲート絶縁膜や素子分離絶縁膜以外の他の絶縁膜が設けられていてもよい。
【００６４】
また、本実施形態において、抵抗素子２０３として、例えば図９に示すように、ポリシリコン細線２０９ｂを有するヒューズ素子（例えばレーザーカット、ｅヒューズ等）を形成してもよい。
【００６５】
また、本実施形態において、同一の半導体基板２０１上に、抵抗素子２０３と共に半導体素子２０２としてＭＩＳＦＥＴを形成したが、これに代えて、例えば図１０に示すように、半導体基板２０１上に抵抗素子２０３のみを形成してもよいし、又は、同一の半導体基板２０１上に、抵抗素子２０３と共にアナログ領域等の他の回路領域を設けてもよい。
【００６６】
また、本実施形態と第１の実施形態とを組み合わせてもよいことは言うまでもない、すなわち、本実施形態において、例えば図６（ｂ）及び図７（ｂ）に示す工程で第１の実施形態と同様に、抵抗素子形成領域ＲB の絶縁性サイドウォールスペーサ２１４の一部分を除去することにより、抵抗素子形成領域ＲB の絶縁性サイドウォールスペーサ２１４に、抵抗素子形成領域ＲB においてパターニングされたメタル膜２０８の側面に通じる開口部を設けてもよい。このようにすると、図６（ｃ）及び図７（ｃ）に示す工程で、抵抗素子形成領域ＲB においてパターニングされたポリシリコン膜２０９の開口部２０９ａを通じてエッチング液を供給することに加えて、抵抗素子形成領域ＲB の絶縁性サイドウォールスペーサ２１４の開口部を通じてエッチング液を供給することにより、抵抗素子形成領域ＲB においてパターニングされたメタル膜２０８に対してウェットエッチングを行って除去することができる。
【産業上の利用可能性】
【００６７】
以上に説明したように、本発明は、抵抗素子を有する半導体装置及びその製造方法に好適である。
【符号の説明】
【００６８】
１０１    半導体基板
１０２    半導体素子
１０３    抵抗素子
１０４    Ｎ型ウェル領域
１０５    Ｐ型ウェル領域
１０６    ＳＴＩ領域
１０７    Ｈｉｇｈ−ｋゲート絶縁膜
１０８    メタル膜
１０９    ポリシリコン膜
１０９ａ  ポリシリコン細線
１１０    ゲート電極
１１１    チャネル領域
１１２    Ｐ- 型ソース領域
１１３    Ｐ- 型ドレイン領域
１１４    絶縁性サイドウォールスペーサ
１１４ａ  絶縁性サイドウォールスペーサの開口部
１１５    Ｐ+ 型ソース領域
１１６    Ｐ+ 型ドレイン領域
１１７    レジスト膜
１１８    レジスト膜の開口部
１１９    中空領域
１２０    シリサイドブロック領域
１２１    シリサイド層
１２２    層間絶縁膜
１２３    コンタクト領域
１２４    コンタクト
１２５    配線
２０１    半導体基板
２０２    半導体素子
２０３    抵抗素子
２０４    Ｎ型ウェル領域
２０５    Ｐ型ウェル領域
２０６    ＳＴＩ領域
２０７    Ｈｉｇｈ−ｋゲート絶縁膜
２０８    メタル膜
２０９    ポリシリコン膜
２０９ａ  ポリシリコン膜の開口部
２０９ｂ  ポリシリコン細線
２１０    ゲート電極
２１１    チャネル領域
２１２    Ｐ- 型ソース領域
２１３    Ｐ- 型ドレイン領域
２１４    絶縁性サイドウォールスペーサ
２１５    Ｐ+ 型ソース領域
２１６    Ｐ+ 型ドレイン領域
２１７    レジスト膜
２１８    レジスト膜の開口部
２１９    中空領域
２２０    シリサイドブロック領域
２２１    シリサイド層
２２２    層間絶縁膜
２２３    コンタクト領域
２２４    コンタクト
２２５    配線
【図１】
2011100910.tif 000003
【図２】
2011100910.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2011100910.tif 000010
【図９】
2011100910.tif 000011
【図１０】
2011100910.tif 000012
【図１１】
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