(57)【要約】【課題】レーザー加工によってビアを形成する工程を省略できるようにする。【解決手段】その表面に柱状電極２２が凸設された複数の半導体チップ１１をマザーベース板１３１上に搭載し、柱状電極２２及び半導体チップ１１の上からプリプレグ１３２をマザーベース板１３１に積層して、これら半導体チップ１１をプリプレグ１３２に埋め込み、柱状電極２２をプリプレグ１３２に貫通させ、プリプレグ１３２を硬化させて封止層３２にし、マザーベース板１３１及び封止層３２を半導体チップ１１ごとにダイシングする。【選択図】図４
2011108733.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の表面に凸設された柱状電極と、を有する半導体構成体と、
前記半導体構成体が搭載されたベース板と、
前記柱状電極を除く前記半導体基板上及び前記半導体基板の側面を含む前記ベース板上に積層された封止層と、
を含むことを特徴とする半導体装置。
【請求項２】
前記封止層はプリプレグが硬化してなるものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記封止層が、ガラス繊維強化エポキシ樹脂、ガラス繊維強化ポリイミド樹脂又は繊維強化されていないエポキシ樹脂若しくはポリイミド樹脂であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板の表面に凸設された柱状電極を有する複数の半導体構成体を、ベース板上に載置する工程と、
前記柱状電極を除く前記半導体基板上及び前記半導体基板の側面を含む前記ベース板上に封止層を積層する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記封止層を積層する工程では、前記半導体基板及び前記ベース板上にプリプレグを重ねて、前記柱状電極を前記プリプレグに貫通させ、前記プリプレグを硬化させて前記プリプレグを前記封止層にすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板がチップ化されたものであり、
前記封止層を積層する工程前に、複数の前記半導体基板を前記ベース板上に搭載し、
前記封止層を積層する工程では、前記ベース板及び複数の前記半導体基板上にプリプレグを重ねて、前記柱状電極を前記プリプレグに貫通させ、前記プリプレグを硬化させて前記プリプレグを前記封止層にし、
前記封止層を積層する工程後に、前記ベース板及び前記封止層をダイシングすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記プリプレグが、ガラス繊維強化エポキシ樹脂、ガラス繊維強化ポリイミド樹脂又は繊維強化されていないエポキシ樹脂若しくはポリイミド樹脂であることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＩＣチップのパッケージ方法として、いわゆるＷＬＰ（Wafer Level Package）法及びＥＷＬＰ（Embedded Wafer Level Package）法がある（例えば、特許文献１参照）。ＷＬＰ法は、ウエハ状態の半導体ウエハに樹脂封止と端子形成を行った後に、チップサイズに切り出す方法である（例えば、特許文献１の図２〜図１０参照）。これにより、内蔵するＩＣチップと同じサイズの小型パッケージを製造することができる。
【０００３】
ＥＷＬＰ法は、ＷＬＰ法によって製造されたチップを更にパッケージして、そのチップを基板に埋め込んだ状態にする方法である（例えば、特許文献１の図１１〜図１６参照）。具体的には、ＷＬＰ法によりパッケージ化された複数の半導体チップ（２）をベース板（１）上に配列し、格子状の半硬化樹脂シート（１４ａ）を半導体チップ（２）の周囲においてベース板（１）に重ね、更にその半硬化樹脂シート（１４ａ）及び半導体チップ（２）の上に半硬化樹脂シート（１５ａ）を重ね、これら半硬化樹脂シート（１４ａ，１５ａ）を加熱・加圧により硬化させる。その後、半硬化樹脂シート（１５ａ）が硬化した絶縁層（１５）にレーザーによってビア（１６）を形成し、セミアディティブ法によって配線（１７、１８）を形成し、配線（１７，１８）を半導体チップ（２）の電極（１２）に接続する。その後、半田（２１）を配線（１７，１８）上に形成し、半導体チップ（２）ごとにベース板（１）、封止層（１４）及び絶縁層（１５）をダイシングする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−６０２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１に記載の製造方法では、配線（１７，１８）を電極（１２）に接続するべく、レーザーによってビア（１６）を形成する工程を必要としていた。そのため、レーザー加工の設備を必要とする。また、製造工数が増え、製造コストもアップしてしまう。
そこで、本発明が解決しようとする課題は、レーザー加工によってビアを形成する工程を省略できるようにすることである。
【課題を解決するための手段】
【０００６】
以上の課題を解決するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板の表面に凸設された柱状電極と、を有する半導体構成体と、前記半導体構成体が搭載されたベース板と、前記柱状電極を除く前記半導体基板上及び前記半導体基板の側面を含む前記ベース板上に積層された封止層と、を含むこととした。
【０００７】
好ましくは、前記封止層はプリプレグが硬化してなるものであることとした。
好ましくは、前記封止層は、ガラス繊維強化エポキシ樹脂、ガラス繊維強化ポリイミド樹脂又は繊維強化されていないエポキシ樹脂若しくはポリイミド樹脂であることとした。
【０００８】
本発明に係る半導体装置の製造方法は、半導体基板の表面に凸設された柱状電極を有する複数の半導体構成体を、ベース板上に載置する工程と、前記柱状電極を除く前記半導体基板上及び前記半導体基板の側面を含む前記ベース板上に封止層を積層する工程と、を含むこととした。
【０００９】
好ましくは、前記封止層を積層する工程では、前記半導体基板及び前記ベース板上にプリプレグを重ねて、前記柱状電極を前記プリプレグに貫通させ、前記プリプレグを硬化させて前記プリプレグを前記封止層にすることとした。
好ましくは、前記半導体基板がチップ化されたものであり、前記封止層を積層する工程前に、複数の前記半導体基板を前記ベース板上に搭載し、前記封止層を積層する工程では、前記ベース板及び複数の前記半導体基板上にプリプレグを重ねて、前記柱状電極を前記プリプレグに貫通させ、前記プリプレグを硬化させて前記プリプレグを前記封止層にし、前記封止層を積層する工程後に、前記ベース板及び前記封止層をダイシングすることとした。
好ましくは、前記プリプレグが、ガラス繊維強化エポキシ樹脂、ガラス繊維強化ポリイミド樹脂又は繊維強化されていないエポキシ樹脂若しくはポリイミド樹脂であることとした。
【発明の効果】
【００１０】
本発明によれば、レーザーによって封止層にビアを形成する工程を省略することができ、半導体装置の製造工程、製造時間、製造コストを削減することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態における半導体装置の断面図。
【図２】図１に示す半導体装置の製造方法の工程図。
【図３】図２の工程に続く工程図。
【図４】図３の工程に続く工程図。
【図５】図４の工程に続く工程図。
【図６】図５の工程に続く工程図。
【図７】図６の工程に続く工程図。
【発明を実施するための形態】
【００１２】
以下に、本発明を実施するための形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１３】
図１は、半導体装置１の断面図である。
この半導体装置１はベース板３１、半導体構成体１０、封止層３２、上層配線３３及び半田ボール３５等を備える。半導体構成体１０が半導体チップ１１、パッシベーション膜１３、複数の接続パッド１２、保護膜２５、再配線２１及び柱状電極２２等を備える。そして、円柱形状、角柱形状その他の柱形状の柱状電極２２が半導体チップ１１の表面に凸設され、その半導体チップ１１が接着剤層３０によってベース板３１上に接着され、封止層３２が半導体チップ１１を覆うようにしてベース板３１上に積層され、柱状電極２２が封止層３２を貫通している。
【００１４】
半導体チップ１１は、個片化された半導体基板である。半導体チップ１１がシリコン等からなり、半導体チップ１１の表面にＬＳＩが形成されている。複数の接続パッド１２が半導体チップ１１の表面に形成され、接続パッド１２がＬＳＩの配線に接続されている。パッシベーション膜１３は、ＬＳＩを被覆する。例えば、パッシベーション膜１３は、酸化シリコン又は窒化シリコンからなる。また、パッシベーション膜１３には、接続パッド１２を露出させる開口部１３ａが設けられている。
【００１５】
保護膜２５がパッシベーション膜１３上に積層されている。保護膜２５は、ポリイミド系樹脂その他の樹脂からなる。例えば、保護膜２５には、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）等の高機能プラスチック材料、エポキシ系、フェノール系、シリコン系等のプラスチック材料、又はこれらの複合材料等を用いることができる。
【００１６】
保護膜２５には、接続パッド１２を露出させる開口部２５ａが設けられている。保護膜２５の開口部２５ａはパッシベーション膜１３の開口部１３ａよりも小さく、開口部２５ａの外周部で接続パッド１２と保護膜２５とが密着している。
【００１７】
接続パッド１２の上面を含む保護膜２５上には、下地金属層（図示せず）が形成されている。下地金属層は、銅（Ｃｕ）の膜、または、チタン（Ｔｉ）上に銅を積層した膜である。平面視して、下地金属層が所定の形状にパターニングされている。下地金属層の一部が接続パッド１２上に積層され、下地金属層が開口部１３ａ，２５ａを介して接続パッド１２に接続されている。下地金属層上には、再配線２１が形成されている。再配線２１は、銅（Ｃｕ）の膜である。平面視して、再配線２１が所定の形状にパターニングされ、再配線２１と下地金属層のパターニング形状はほぼ同じである。なお、保護膜２５が形成されておらず、再配線２１がパッシベーション膜１３上に形成されていてもよい。
【００１８】
柱状電極２２が再配線２１の一部上に形成されている。柱状電極２２は、銅その他の金属からなる。各再配線２１は、それぞれに対応する接続パッド１２と柱状電極２２とを電気的に接続する。
【００１９】
半導体チップ１１が接着剤層３０によってベース板３１に接着されている。半導体チップ１１の接着面は、パッシベーション膜１３、接続パッド１２及び柱状電極２２が形成された面の反対面である。
【００２０】
ベース板３１は、ガラス繊維強化エポキシ樹脂（ガラス布エポキシ樹脂を含む。）、カーボン繊維強化エポキシ樹脂（カーボン布エポキシ樹脂を含む。）、ガラス繊維強化ポリイミド樹脂（ガラス布ポリイミド樹脂を含む。）、カーボン繊維強化ポリイミド樹脂（カーボン布ポリイミド樹脂を含む。）その他の繊維強化樹脂からなる。
【００２１】
封止層３２は、柱状電極２２を除く半導体チップ１１の表面上及び半導体チップ１１の側面を含むベース板３１上に積層されている。ここで、半導体チップ１１の周囲においては、封止層３２がベース板３１上に積層されている。この封止層３２によって半導体チップ１１が被覆され、封止層３２の一部が半導体チップ１１上に積層されている。再配線２１は、柱状電極２２が形成された箇所を除いて、封止層３２によって被覆されている。柱状電極２２が封止層３２を貫通し、封止層３２の表面が柱状電極２２の表面（頂面）と面一に設けられ、柱状電極２２の表面が封止層３２によって被覆されていない。
【００２２】
この封止層３２は、半硬化状態（B-stage状態）のシート状樹脂（プリプレグ）を硬化させたものである。また、封止層３２は、繊維強化樹脂又は繊維強化されていない樹脂からなる。具体的には、封止層３２は、ガラス繊維強化エポキシ樹脂（ガラス布エポキシ樹脂を含む。）、ガラス繊維強化ポリイミド樹脂（ガラス布ポリイミド樹脂を含む。）その他の繊維強化樹脂からなる。又は、封止層３２は、繊維強化されていない基板用材料のエポキシ樹脂、基板用材料のポリイミド樹脂その他の基板用材料の樹脂からなる。例えば、パナソニック電工株式会社製の低誘電率・高耐熱多層プリント配線板用材料 MEGTRON6、半導体パッケージ基板用材料 MEGTRON3等がある。また、日立化成工業株式会社製のFR-4多層材料「MCL」、高耐熱・高信頼性FR-4多層材料「MCL」、ハロゲンフリーFR-4多層材料「MCL」、高Tgエポキシ多層材料「MCL」、高弾性・低熱膨張多層材料「MCL」、ハロゲンフリー高弾性・低熱膨張多層材料「MCL」、薄型パッケージ向けハロゲンフリー高弾性・低熱膨張多層材料「MCL」、低誘電正接高耐熱多層材料「MCL」、ハロゲンフリー低誘電率低誘電正接高耐熱多層材料「MCL」、ハロゲンフリー低誘電率高耐熱多層材料「MCL」等を用いることができる。封止層３２は遮光性を有する。
【００２３】
封止層３２上には、上層配線３３が形成されている。上層配線３３は、銅（Ｃｕ）の膜、チタン（Ｔｉ）の膜、チタンに銅を積層した膜その他の導電膜である。平面視して、上層配線３３が所定の形状にパターニングされている。上層配線３３の一部が柱状電極２２の表面（頂面）に積層され、上層配線３３が柱状電極２２に接続されている。
【００２４】
封止層３２上には、オーバーコート層３４が積層され、上層配線３３がオーバーコート層３４によって覆われている。オーバーコート層３４は、樹脂材料からなる。また、オーバーコート層３４は、ソルダーレジストである。つまり、オーバーコート層３４には、開口部３４ａが形成されており、その開口部３３ａ内に上層配線３３の一部が露出し、その上に半田ボール３５が形成されている。半田ボール３５が上層配線３３に結合することによって、半田ボール３５と上層配線３３が相互に電気的に接続している。なお、半田ボール３５が設けられていなくてもよい。
【００２５】
半導体チップ１１が搭載された面の反対面上には、導電膜３６が積層され、導電膜３６上には、オーバーコート層３７が積層されている。導電膜３６は、上層配線３３と同一の組成である。オーバーコート層３７は、オーバーコート層３４と同一の組成である。
【００２６】
なお、図１では、１つの半導体チップ１１がベース板３１上に搭載されて、その半導体チップ１１が封止層３２に埋め込まれていた。それに対し、複数の半導体チップ１１がベース板３１上に搭載されて、それら半導体チップ１１が封止層３２に埋め込まれていてもよい。
【００２７】
図２〜図７を参照して半導体装置１の製造方法について説明する。図２〜図７は、半導体装置１の製造工程を示した図である。半導体装置１の製造方法は、図２〜図３に示すような前工程と、図４〜図７に示すような後工程とに大別される。前工程は、半導体構成体１０を製造する工程であり、後工程は、その製造した半導体構成体１０をパッケージする工程である。
【００２８】
まず、前工程である半導体構成体１０の製造工程について説明する。
図２（ａ）は、ダイシングする前の半導体ウエハ１１０の断面図である。図２（ａ）に示すように、半導体ウエハ１１０は、個片化されていない半導体基板である。つまり、半導体ウエハ１１０は、分割予定線としての格子状のダイシングストリート１１２によって複数のチップ領域１１１に区画されている。これらチップ領域１１１がマトリクス状に配列されている。
【００２９】
半導体ウエハ１１０の表面には、チップ領域１１１ごとにＬＳＩが形成されている。また、半導体ウエハ１１０の表面には、複数の接続パッド１２が形成されている。半導体ウエハ１１０の表面にパッシベーション膜１３が成膜され、ＬＳＩがパッシベーション膜１３によって覆われている。
【００３０】
まず、図２（ｂ）に示すように、半導体ウエハ１１０の表面に絶縁性樹脂膜を成膜し、その絶縁性樹脂膜をパターニングすることで、その絶縁性樹脂膜に開口部２５ａ及び溝２５ｂを形成して、その絶縁性樹脂膜をチップ領域１１１ごとの保護膜２５に分割する。ここで、溝２５ｂは、ダイシングストリート１１２に沿うように格子状に形成する。
【００３１】
下地金属層及び再配線２１を形成する。下地金属層及び再配線２１の形成方法は、セミアディティブ法を用いる。
具体的には、まず、パッシベーション膜１３及び保護膜２５の開口部１３ａ，２５ａを介して露出された接続パッド１２の上面を含む保護膜２５の上面全体に下地金属層を形成する。この場合、下地金属層は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。
次に、下地金属層の上面にメッキレジスト膜をパターン形成する。この場合、再配線２１形成領域に対応する部分におけるメッキレジスト膜には開口部が形成されている。
次に、図２（ｃ）に示すように、下地金属層上に再配線２１を形成する。具体的には、下地金属層をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜の開口部内の下地金属層の上面に再配線２１を形成する。
次に、メッキレジスト膜を剥離する。この時点では、下地金属層は、未だパターニングされていない。
【００３２】
再配線２１の形成後、図２（ｄ）に示すように、再配線２１よりも厚いドライフィルムレジスト１２２を再配線２１及び保護膜２５の上の一面に貼り付け、そのドライフィルムレジスト１２２を露光・現像することによって、ドライフィルムレジスト１２２に開口部１２２ａを形成する。開口部１２２ａ内では、再配線２１の一部を露出させる。開口部１２２ａを形成する位置が、後に形成しようとする柱状電極２２の位置であり、後に形成しようとする柱状電極２２を形成しない位置には、ドライフィルムレジスト１２２を残留させる。
【００３３】
次に、ドライフィルムレジスト１２２をマスクとして、ドライフィルムレジスト１２２によって再配線２１の一部を被覆した状態で、再配線２１を電極として電解メッキ法を行う。これにより、図３（ａ）に示すように、開口部１２２ａ内において、柱状電極２２を再配線２１の上に成長させる。ここで、柱状電極２２を再配線２１よりも厚く成長させる。
次に、図３（ｂ）に示すように、柱状電極２２の形成後、ドライフィルムレジスト１２２を除去する。
【００３４】
ここで、上記のようにドライフィルムレジスト１２２を貼着する前、又は上記のようにドライフィルムレジスト１２２を除去した後に、再配線２１の下地金属層のうち、パターニングされた再配線２１に重なっていない部分をエッチングにより除去する。この際には、再配線２１の上層や柱状電極２２の表面が一部エッチングされるが、再配線２１及び柱状電極２２が下地金属層と比較して充分に厚いため、再配線２１及び柱状電極２２が残留する。
【００３５】
次に、図３（ｃ）に示すように、ダイシングストリート１１２に沿って半導体ウエハ１１０をダイシングし、半導体ウエハ１１０を複数の半導体チップ１１に個片化する。これにより、複数の柱状電極２２が半導体チップ１１の表面に立設されてなる半導体構成体１０が完成する。
【００３６】
続いて、製造した半導体構成体１０のパッケージ工程について説明する。
図４（ａ）に示すように、マザーベース板１３１を準備し、そのマザーベース板１３１の一方の面の半導体チップ１１を搭載する領域に、接着剤層３０を塗布又は貼着により形成する。そして、複数の半導体チップ１１をマザーベース板１３１上にマトリクス状に配列し、半導体チップ１１を接着剤層３０によってマザーベース板１３１に接着する。これにより、複数の半導体チップ１１をマトリクス状にマザーベース板１３１上に搭載する。半導体チップ１１をマザーベース板１３１に接着するに際しては、柱状電極２２が形成された面の反対面をマザーベース板１３１に接着する。ここで、マザーベース板１３１は、図１に示されたベース板３１を切断する前の状態のものである。
【００３７】
次に、図４（ｂ）に示すように、一層からなるシート状のプリプレグ１３２をこれら半導体チップ１１及び柱状電極２２の上からマザーベース板１３１に積層し、そのプリプレグ１３２を加圧・加熱する。ここで、プリプレグ１３２をマザーベース板１３１に向けて加圧することによって、プリプレグ１３２の一部を半導体チップ１１上に積層するとともに半導体チップ１１をプリプレグ１３２に埋め込み、更に、柱状電極２２をプリプレグ１３２に貫通させる。プリプレグ１３２を加熱することによって、プリプレグ１３２が硬化して、封止層３２になる。
【００３８】
繊維強化樹脂からなる封止層３２を形成する場合には、プリプレグ１３２は繊維強化プリプレグである。一方、繊維強化されていない樹脂からなる封止層３２を形成する場合には、プリプレグ１３２は繊維強化されていないプリプレグである。繊維強化プリプレグとは、繊維（ガラス繊維、ガラス布、カーボン繊維、カーボン布等）に熱硬化性樹脂（エポキシ樹脂、ポリイミド樹脂等）を含浸させてその樹脂を半硬化したシート状のものである。繊維強化されていないプリプレグとは、熱硬化性樹脂（エポキシ樹脂、ポリイミド樹脂等）を繊維に含浸させずに、その樹脂をシート状に半硬化させたものを用いる。繊維強化プリプレグとして、特に、半硬化状態のガラス繊維強化エポキシ樹脂又はガラス繊維強化ポリイミド樹脂を用いることが好ましい。繊維強化されていないプリプレグとして、特に、繊維強化されていない半硬化状態のエポキシ樹脂又はポリイミド樹脂を用いることが好ましい。
【００３９】
次に、図５（ａ）に示すように、封止層３２の表面及び柱状電極２２の頂面を研削する。研削により、封止層３２の表面及び柱状電極２２の頂面を平坦化する。また、研削前において封止層３２の表面から露出していない柱状電極２２について、その頂面が研削によって露出される。
【００４０】
次に、図５（ｂ）に示すように、無電解メッキ法、電解メッキ法若しくは気相成長法（例えば、スパッタ法）又はこれらの組合せによって、導電膜１３３を封止層３２の表面及び柱状電極２２の頂面上に成長させる。同時に、反対側の面においても、導電膜３６が成長する。
【００４１】
次に、導電膜１３３の上にレジスト（ドライフィルムレジストでもよいし、液状レジストでもよい）を施し、そのレジストを露光・現像し、残留したレジストをマスクにして導電膜１３３をエッチングする。これにより、図６（ａ）に示すように、導電膜１３３を上層配線３３に形状加工する。上層配線３３のパターニング後、レジストを除去する。
【００４２】
次に、図６（ｂ）に示すように、オーバーコート層３４をパターニングすることで、上層配線３３及び封止層３２をオーバーコート層３４で覆うとともに、上層配線３３の一部をオーバーコート層３４の開口部３４ａから露出させる。オーバーコート層３４の成膜の際に、反対面においても、オーバーコート層３７が成膜される。
なお、図６（ａ）に示す工程後であって図６（ｂ）に示す工程の前に、絶縁層の形成と再配線の形成を交互に行うことによって、配線を多層化してもよい。また、図６（ａ）に示す工程後であって図６（ｂ）に示す工程の前に、封止層３２の表面からマザーベース板１３１の反対面までスルーホールを形成してもよい。
【００４３】
次に、図７（ａ）に示すように、各開口部３４ａ内において、上層配線３３上に半田ボール３５を形成する。なお、半田ボール３５の形成を省略してもよいし、後述のダイシング処理後に半田ボール３５の形成を行ってもよい。
【００４４】
次に、マザーベース板１３１及び封止層３２を半導体チップ１１ごとに格子状にダイシングし、複数の半導体装置１に分割すると、図７（ｂ）に示すように、ダイシングによってマザーベース板１３１が、半導体装置１毎のベース板３１に分割され、封止層３２も分割される。以上により、半導体装置１が完成する。
なお、１つの半導体装置１につき複数の半導体チップ１１が含まれる場合には、半導体チップ１１ごとにマザーベース板１３１及び封止層３２をダイシングするのではなく、複数の半導体チップ１１からなる組みごとにマザーベース板１３１及び封止層３２をダイシングする。
【００４５】
以上のように本実施形態によれば、封止層３２を形成するに際して、プリプレグ１３２を利用したので（図４（ｂ）参照）、予め半導体チップ１１上に形成された柱状電極２２をプリプレグ１３２に貫通させることができる。つまり、プリプレグ１３２を積層してそれを加熱・加圧した後、研削することによって封止層３２を形成したので、封止層３２の形成工程が、半導体チップ１１の上面を覆う絶縁膜（封止層）を形成する工程と、半導体チップ１１を含む半導体構成体１０の周側面を覆う絶縁膜（封止層）を形成する工程とを兼ねることになる。そのため、半導体装置１の製造方法において、絶縁膜（封止層）の形成工程の削減を図ることができる。
【００４６】
また、従来は、特許文献１に示すようなＥＷＬＰ法において、半導体構成体（２）の封止膜（１３）の上面と、絶縁層（１４）の上面は、工程上は平坦に形成できるが、硬化収縮や熱膨張等により段差ができ、配線が切れて壊れることがあったため、半導体構成体（２）と絶縁層（１４）の上面に、上層絶縁膜（１５）を形成した後、レーザーによってビア（１６）を形成した後、上層絶縁膜（１５）上に、上層配線（１８）を形成していた。
本実施形態によれば、封止層３２上に直接上層配線３３を形成することができるので、封止層３２の形成後に封止層３２にレーザーによってビアを形成し、そのレーザービア内に電極を形成するという工程を行わなくて済む。そのため、半導体装置１を製造するのに要する工程、時間、コストを削減することができる。更に、上層絶縁膜を形成しなくて済むので、半導体装置１の厚みを薄くできる。
【００４７】
また、プリプレグ１３２が半硬化状態であるから、柱状電極２２が高くても、柱状電極２２の周囲に厚みのある封止層３２を形成することができる。
【符号の説明】
【００４８】
１、１Ａ  半導体装置
１１  半導体チップ（半導体基板）
２２  柱状電極
３１  ベース板
３２  封止層
１１０  半導体ウエハ（半導体基板）
１３１  マザーベース板
１３２  プリプレグ
【図１】
2011108733.tif 000003
【図２】
2011108733.tif 000004
【図３】
2011108733.tif 000005
【図４】
2011108733.tif 000006
【図５】
2011108733.tif 000007
【図６】
2011108733.tif 000008
【図７】
2011108733.tif 000009