(57)【要約】【課題】電極を精度良く形成できると共に、設計マージンを低減することが可能な構造の半導体装置を提供する。【解決手段】薄膜トランジスタのゲート電極２２と、このゲート電極２２を覆って形成されたゲート絶縁膜２３と、このゲート絶縁膜２３上に形成され、薄膜トランジスタのソース領域、チャネル領域、ドレイン領域を構成する有機半導体層２４と、この有機半導体層２４上に形成された構造体３１と、ゲート絶縁膜２３上から構造体３１よりも外側の有機半導体層２４上にわたって形成された、薄膜トランジスタのソースドレイン電極２５，２６と、このソースドレイン電極２５，２６と同じ材料により、構造体３１の上に形成された、電極材料層３２とを含む半導体装置を構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
薄膜トランジスタを含む半導体装置であって、
前記薄膜トランジスタのゲート電極と、
前記ゲート電極を覆って形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記薄膜トランジスタのソース領域、チャネル領域、ドレイン領域を構成する有機半導体層と、
前記有機半導体層上に形成された構造体と、
前記ゲート絶縁膜上から、前記構造体よりも外側の前記有機半導体層上にわたって形成された、前記薄膜トランジスタのソースドレイン電極と、
前記ソースドレイン電極と同じ材料により、前記構造体の上に形成された、電極材料層とを含む
半導体装置。
【請求項２】
前記構造体は、前記有機半導体層側の面よりも前記電極材料層側の面の方が大きい、オーバーハング形状に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記構造体は、側壁面が斜面である逆テーパー状のオーバーハング形状に形成されている、請求項２に記載の半導体装置。
【請求項４】
前記構造体は、複数の層の積層により形成されており、最上層よりも下層が内側に壁面があるオーバーハング形状に形成されている、請求項２に記載の半導体装置。
【請求項５】
前記構造体の前記複数の層がいずれも絶縁体によって形成されている請求項４に記載の半導体装置。
【請求項６】
前記構造体の前記複数の層のうち、下層が金属又は半導体によって形成され、最上層が絶縁体によって形成されている請求項４に記載の半導体装置。
【請求項７】
前記有機半導体層と、前記構造体の前記下層との間に、絶縁膜が形成されている請求項６に記載の半導体装置。
【請求項８】
前記ソースドレイン電極が、前記絶縁膜の端部上にまでわたって形成されている請求項７に記載の半導体装置。
【請求項９】
前記構造体及び前記ソースドレイン電極によって、前記有機半導体層の全体が覆われている、請求項１に記載の半導体装置。
【請求項１０】
薄膜トランジスタを含む半導体装置を有する表示装置であって、
前記薄膜トランジスタのゲート電極と、前記ゲート電極を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記薄膜トランジスタのソース領域、チャネル領域、ドレイン領域を構成する有機半導体層と、前記有機半導体層上に形成された構造体と、前記ゲート絶縁膜上から、前記構造体よりも外側の前記半導体層上にわたって形成された、前記薄膜トランジスタのソースドレイン電極と、前記ソースドレイン電極と同じ材料により、前記構造体の上に形成された、電極材料層とを含む半導体装置と、
前記半導体装置を含むバックプレーンと、
画像が表示される表示パネルとを含む
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機トランジスタを含む半導体装置、及びこの半導体装置を用いた表示装置に係わる。
【背景技術】
【０００２】
近年、チャネル層として有機半導体を利用した薄膜トランジスタ（thin film transistor：ＴＦＴ）、いわゆる有機ＴＦＴが注目されている。
有機ＴＦＴは、有機半導体からなるチャネル層を低温で塗布成膜することが可能であるため、低コスト化に有利であると共に、プラスチック等の耐熱性のないフレキシブルな基板上への形成も可能である。
このような有機ＴＦＴにおいては、トップコンタクト・ボトムゲート構造とすることにより、ボトムコンタクト構造と比較して、熱等のストレスによる特性劣化が抑えられることが知られている。
【０００３】
このようなトップコンタクト・ボトムゲート構造の有機ＴＦＴの製造においては、有機半導体パターン上に高精度にソース電極及びドレイン電極をパターン形成する方法が検討されている。
【０００４】
例えば、有機半導体層上に犠牲層及びレジストを電極部以外のパターンに形成した後に電極材料を全面的に堆積させ、犠牲層を溶解させることによりレジスト上の電極材料をリフトオフする方法が開示されている（特許文献１参照）。
この方法によれば、レジストのパターンにより、位置精度良く電極を形成することが可能になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−８５２００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記特許文献１に記載された方法では、リフトオフ時に剥離した膜が再付着することにより、歩留まりを落とす原因になる。
【０００７】
また、アモルファスシリコンから成るＴＦＴ等で用いられているエッチストップ構造では、エッチストップ層上にソースドレイン電極の位置合わせが必要になる。そのため、設計マージンを大きくとらなければならない。
エッチストップ構造では、エッチストップ層の幅がチャネル長Ｌｃｈとなるので、設計マージンが大きくなると、チャネル長が長くなる。特に、大型基板や伸縮の大きいプラスチック基板を用いた場合には、位置合わせは困難となり、設計マージンの設定が大きくなる。
【０００８】
そして、例えば、有機ＴＦＴをディスプレイのバックプレーンに使用する場合においては、設計マージンが大きくなると、位置合わせマージンを考慮して、画素サイズを大きくする必要がある。そのため、画素数を多くすることが難しくなってしまう。
【０００９】
上述した問題の解決のために、本発明においては、電極を精度良く形成できると共に、設計マージンを低減することが可能な構造の半導体装置及びこの半導体装置を用いた表示装置を提供するものである。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、薄膜トランジスタを含む半導体装置である。そして、薄膜トランジスタのゲート電極と、このゲート電極を覆って形成されたゲート絶縁膜と、このゲート絶縁膜上に形成され、薄膜トランジスタのソース領域、チャネル領域、ドレイン領域を構成する有機半導体層とを含む。また、有機半導体層上に形成された構造体と、ゲート絶縁膜上から構造体よりも外側の有機半導体層上にわたって形成された、薄膜トランジスタのソースドレイン電極と、このソースドレイン電極と同じ材料により、構造体の上に形成された、電極材料層とを含む。
【００１１】
本発明の表示装置は、半導体装置と、この半導体装置を含むバックプレーンと、画像が表示される表示パネルとを含み、半導体装置が上記本発明の半導体装置の構成である。
【００１２】
上述の本発明の半導体装置の構成によれば、有機半導体層上に形成された構造体と、ゲート絶縁膜上から構造体よりも外側の有機半導体層上にわたって形成された、薄膜トランジスタのソースドレイン電極と、構造体上に形成された電極材料層とを含んでいる。
これにより、構造体の外縁に位置整合して、もしくは位置整合した位置に近い位置に、ソースドレイン電極の内端を形成することが可能になる。そして、チャネル長が構造体のパターニング解像度と一致もしくはほぼ近くなり、チャネル長が位置合わせ精度の影響を受けないようにすることができる。
【００１３】
上述の本発明の表示装置の構成によれば、半導体装置と、半導体装置を含むバックプレーンと、画像が表示される表示パネルとを含み、半導体装置が上記本発明の半導体装置の構成である。これにより、半導体装置のチャネル長が位置合わせ精度の影響を受けないようにすることができる。
【発明の効果】
【００１４】
上述の本発明の半導体装置によれば、チャネル長が位置合わせ精度の影響を受けないようにすることができるので、設計マージンを大きくとる必要がなくなる。
また、構造体を作製した後で、基板等の伸びがあっても、構造体と自己整合してソースドレイン電極を形成することが可能になる。
【００１５】
上述の本発明の表示装置によれば、半導体装置のチャネル長が位置合わせ精度の影響を受けないようにすることができるので、設計マージンを大きくとる必要がなくなる。また、構造体を作製した後で、基板等の伸びがあっても、構造体と自己整合してソースドレイン電極を形成することが可能になる。
従って、表示装置の半導体装置を所定のチャネル長で精度良く形成することが可能になり、表示装置の性能の向上や製造歩留まりの向上を図ることが可能になる。
また、設計マージンを低減して、画素サイズを小さくすることが可能になり、表示装置の多画素化を図ることが可能になる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置の第１の実施の形態の概略構成図（要部の断面図）である。
【図２】図１の半導体装置の平面図である。
【図３】Ａ〜Ｃ  図１の半導体装置の製造方法を示す製造工程図である。
【図４】本発明の半導体装置の第１の実施の形態の変形例の概略構成図（要部の平面図）である。
【図５】本発明の半導体装置の第２の実施の形態の概略構成図（要部の断面図）である。
【図６】本発明の半導体装置の第３の実施の形態の概略構成図（要部の断面図）である。
【図７】本発明の半導体装置の第４の実施の形態の概略構成図（要部の断面図）である。
【図８】本発明の半導体装置の第５の実施の形態の概略構成図（要部の断面図）である。
【図９】本発明の半導体装置の第６の実施の形態の概略構成図（要部の平面図）である。
【図１０】本発明の表示装置の一実施の形態の回路構成図である。
【図１１】図１０の表示装置の要部の平面図である。
【図１２】Ａ  図１１のＡ−Ａ´における断面図である。  Ｂ  図１１のＢ−Ｂ´における断面図である。
【図１３】Ａ  従来のエッチストップ構造の半導体装置の断面図である。  Ｂ  図１３Ａの半導体装置の平面図である。
【発明を実施するための形態】
【００１７】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．半導体装置の第１の実施の形態
２．半導体装置の第２の実施の形態
３．半導体装置の第３の実施の形態
４．半導体装置の第４の実施の形態
５．半導体装置の第５の実施の形態
６．半導体装置の第６の実施の形態
７．本発明の表示装置の実施の形態
【００１８】
＜１．半導体装置の第１の実施の形態＞
本発明の半導体装置の第１の実施の形態の概略構成図（要部の断面図）を、図１に示す。
図１に示すように、この半導体装置は、有機半導体層２４による有機ＴＦＴ（有機薄膜トランジスタ）を有して構成されている。
【００１９】
基板２１上に、有機ＴＦＴのゲート電極２２が形成され、このゲート電極２２を覆って、ゲート絶縁膜となる絶縁層２３が形成されている。
このゲート絶縁膜となる絶縁層２３に、有機ＴＦＴのソース領域、チャネル領域、ドレイン領域を構成する有機半導体層２４が形成されている。
この有機半導体２４の左右の端部を覆って、それぞれソースドレイン電極２５，２６が形成されている。
【００２０】
ゲート電極２２は、例えばＣｕ等の金属材料によって、形成することができる。
ゲート絶縁膜となる絶縁層２３は、例えば、塗布して硬化させることが可能な有機材料により形成することができる。
有機半導体層２４は、例えばペンタセンやTriisopropylsilylethynyl（ＴＩＰＳ）ペンタセン等の有機半導体材料により形成することができる。
ソースドレイン電極２５，２６は、例えばＡｇ，Ａｕ，Ｐｔ，Ｐｄ，Ｃｕ，Ｎｉや、導電性有機材料により形成することができる。導電性有機材料としては、例えば、ポリ（３，４−エチレンジオキシチオフェン／ポリ（４−スチレンスルホナート）［ＰＥＤＯＴ／ＰＳＳ］、ポリアニリン（ＰＡＮＩ）等が使用可能である。
【００２１】
本実施の形態においては、特に、２つのソースドレイン電極２５，２６の間の有機半導体層２４上に、逆テーパー形状の構造体３１が設けられている。
この構造体３１の上には、ソースドレイン電極２５，２６の材料と同じ材料からなる電極材料層３２が形成されている。
また、構造体３１及びその上の電極材料層３２の外縁と、ソースドレイン電極２５，２６の内端とが、位置整合して形成されており、これらがほぼ同じ平面位置に形成されている。
この逆テーパー形状の構造体３１は、絶縁体により、例えばレジストにより、形成することができる。
【００２２】
本実施の形態の半導体装置は、このような構造としたことにより、ソースドレイン電極２５，２６を精度良く形成することができると共に、設計のマージンを低減できる。
【００２３】
図１の半導体装置の平面図を図２に示す。また、比較対照として、従来のエッチストップ構造の半導体装置の断面図を図１３Ａに示し、平面図を図１３Ｂに示す。
なお、図２及び図１３Ｂの平面図において、各層の平面配置がわかりやすいように、断面図と同じハッチングを付しており、さらに絶縁層２３に隠れたゲート電極２２を破線で示している。
【００２４】
従来のエッチストップ構造の場合、図１３Ａに示すように、有機半導体層２４の上にエッチストップ層である絶縁層２７が形成され、この絶縁層２７の左右の端部上にまでソースドレイン電極２５，２６が形成されている。
この構造の場合、図１３Ｂに示すように、位置合わせ精度ＡＡは、絶縁層２７の外縁から、ソースドレイン電極２５，２６の内端までの距離になる。また、２つのソースドレイン電極２５，２６の内端間の距離は、パターニング解像度ＰＲと一致する。
この構造では、チャネル長Ｌｃｈが絶縁層２７の幅と一致するので、チャネル長Ｌｃｈは、パターニング解像度ＰＲと位置合わせ精度ＡＡの２倍との和になる。設計マージンが大きくなると、位置合わせ精度ＡＡを広くとる必要が生じるため、チャネル長Ｌｃｈが長くなってしまう。
【００２５】
これに対して、本実施の形態の半導体装置では、図２に示すように、位置合わせ精度ＡＡは、有機半導体層２４の外縁から、構造体３１の外縁までの距離となる。また、パターニング解像度ＰＲは、構造体３１の幅となる。この構造では、チャネル長Ｌｃｈが２つのソースドレイン電極２５，２６間の距離と一致する。また、構造体３１の外縁とソースドレイン電極２５，２６の内端とが上下に位置整合して形成されているので、構造体３１の幅とソースドレイン電極２５，２６間の距離とが一致する。
従って、この構造では、チャネル長Ｌｃｈが、構造体３１の幅、即ちパターニング解像度ＰＲと一致する。これにより、位置合わせ精度ＡＡに関係なく、チャネル長Ｌｃｈを設定することが可能になるため、設計マージンを大きく取る必要がなくなる。
【００２６】
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
まず、基板２１上にゲート電極２２、ゲート絶縁膜の絶縁層２３を順次形成する。
形成方法や材料については限定しない。
ゲート電極２２の形成法としては、例えばスパッタ法により、Ｃｕを３０ｎｍ成膜し、フォトリソグラフィ技術とエッチングを使って、パターニングして、所定のパターンに形成する。
ゲート絶縁膜の絶縁層２３としては、例えば、ＰＶＰ（ポリビニルフェノール）と硬化剤（例えば、メラミン樹脂）との混合物を、スピンコート法等で塗布し、焼成して形成する。
【００２７】
さらに、図３Ａに示すように、絶縁層２３上に、所定のパターンの有機半導体層２４を形成する。
例えば、ペンタセンやTriisopropylsilylethynyl（ＴＩＰＳ）ペンタセン等を有機半導体層２４として形成することができる。また、有機半導体層２４の形成方法は、特に限定されるものではなく、スピンコート法、キャップコート法、ディップコート法等の塗布法や、真空蒸着法等、インクジェット法等の印刷法等を採用することができる。
有機半導体層２４をパターニングする方法は、特に限定されるものではない。例えば、全面製膜後にエッチングによりパターニングする方法や、シャドウマスク等による部分製膜、疎水撥水表面をあらかじめ作製することにより半導体インクをはじかせてパターニングする方法等、公知のパターニング方法を用いることができる。
【００２８】
次に、図３Ｂに示すように、逆テーパー形状の構造体３１を、有機半導体層２４上に形成する。
例えば、逆テーパー形状を作製可能なフォトレジスト、例えばＡＺ５２１４（ＡＺマテリアルズ社製）を使用して、フォトリソグラフィ技術により構造体３１を形成する。
また、グラビアオフセット印刷、ドライレジストラミネーション等の転写印刷法により、テーパー形状に作製した構造物を転写して、逆テーパー形状の構造物３１を作製することもできる。
【００２９】
次に、電極材料を構造物３１上に製膜することにより、電極材料が構造物３１により段切れされて、図３Ｃに示すように、有機半導体層２４の端部上にわたってソースドレイン電極２５，２６が形成される。また、構造物３１上に電極材料層３２が残る。このとき、構造物３１の外縁と、ソースドレイン電極２５，２６の内端とが、自己整合により位置整合して形成され、これらがほぼ同じ平面位置に形成される。
また、グラビアオフセットや反転オフセット印刷等の薄膜転写法によって電極材料を成膜しても、ソースドレイン電極２５，２６を段切れさせて作製することができる。
なお、構造物３１以外の部分の配線のパターニングには、公知のパターニング方法を使用することができる。例えば、真空蒸着法等による製膜の場合は、シャドウマスクにより大まかなパターニングをすることができる。また、配線層を全面に製膜した後に、フォトリソグラフィ技術によりレジストパターン作製して、エッチングを行うことにより、配線パターンを作製することもできる。
【００３０】
上述の本実施の形態の構成によれば、有機半導体層２４上に逆テーパー形状の構造体３１を形成して、この構造体３１の外縁とソースドレイン電極２５，２６の内端とが位置整合して形成されている。これらが位置整合していることにより、チャネル長が構造体３１のパターニング解像度と一致し、チャネル長が位置合わせ精度の影響を受けない。これにより、設計マージンを大きくとる必要がなくなる。
【００３１】
また、構造体３１を作製した後には、基板２１の伸び等があっても、構造体３１と自己整合してソースドレイン電極２５，２６を形成することができる。
【００３２】
なお、電極材料層の形成方法によっては、ソースドレイン電極２５，２６の内端と、構造体３１の外縁との位置整合の状態が変わって、ソースドレイン電極の内端が内側或いは外側に若干ずれることもある。
この場合には、チャネル長Ｌｃｈと構造体３１のパターニング解像度ＰＲが異なることになるが、位置合わせ精度ＡＡのチャネル長Ｌｃｈへの影響がほとんど生じない。このため、上述の実施の形態の構成と同様に、設計マージンを大きく取らなくても、チャネル長Ｌｃｈを精度良く形成することが可能である。
【００３３】
次に、本発明の半導体装置の第１の実施の形態の変形例の概略構成図（要部の平面図）を、図４に示す。
図４に示すように、この変形例では、電極材料層の幅を有機半導体層２４の幅より広くしたことにより、外縁を鎖線で示す有機半導体層２４が、構造体３１及びソースドレイン電極２５，２６で全て覆われている。
この変形例の場合、チャネル長は第１の実施の形態と同じであるが、第１の実施の形態のチャネル幅がソースドレイン電極２５，２６の幅であるのに対して、チャネル幅が有機半導体層２４の幅と一致する。
この変形例の構成は、構造体３１及びソースドレイン電極２５，２６で有機半導体層２４を全て覆っているので、有機半導体層２４をダメージから保護することができる利点を有している。
【００３４】
上述の実施の形態では、構造体３１を側壁面が斜面である逆テーパー形状としていたが、本発明では構造体の形状を逆テーパー形状に限らず、他の形状としてもよい。
例えば、側壁面が斜面ではなく、基板面に垂直な面であっても良い。
例えば、側壁面が斜面であるが、基板側が広い、順テーパー形状であってもよい。
例えば、逆テーパー形状以外の、有機半導体層側の面よりも電極材料層側の面の方が大きい、オーバーハング形状としても良い。次に、半導体装置の第２の実施の形態として、この逆テーパー形状以外のオーバーハング形状の構造体を形成した場合を示す。
【００３５】
＜２．半導体装置の第２の実施の形態＞
本発明の半導体装置の第２の実施の形態の概略構成図（要部の断面図）を、図５に示す。
本実施の形態では、特に、下層の幅の狭い絶縁層３３と、上層の幅の広い絶縁層３４との積層により、オーバーハング形状の構造体を形成している。
その他の構成は、第１の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
【００３６】
下層の絶縁層３３と上層の絶縁層３４は、同じ絶縁材料であっても、異なる絶縁材料であっても、どちらでも構わない。
例えば、下層の絶縁層３３にフォトレジストＬＯＬを使用して、上層の絶縁層３４にＡＺ１５００ポジレジストを使用することができる。これらの材料は露光に対する特性が異なるので、特性の違いを利用して、異なる幅に形成することができる。
【００３７】
本実施の形態の場合、構造体を逆テーパー形状にする必要がないため、第１の実施の形態と比較して、より広い範囲の材料から構造体の材料を選択することが可能になる。
【００３８】
本実施の形態の構造体は、例えば、以下に説明するようにして、形成することができる。
図３Ａに示した、有機半導体層２４が形成された状態の基板に、下層の絶縁層３３としてフォトレジストＬＯＬを塗布する。
その後、下層の絶縁層３３の上に、上層の絶縁層３４としてＡＺ１５００ポジレジストを塗布する。
続いて、露光現像を行う。これにより、下層の絶縁層３３であるＬＯＬレジストが上層の絶縁層３４であるＡＺ１５００よりわずかに内側まで溶解され、図５に示したように下層の絶縁層３３が上層の絶縁層３４の壁面よりも内側に壁面がある形状の構造体が形成される。
なお、この製造方法において、構造体の材料には、熱や光による架橋で溶媒に溶けなくなる永久レジスト等も使用することができる。
構造体を形成した後には、第１の実施の形態と同様に、電極材料を形成することにより、電極材料を構造体で段切れさせて、ソースドレイン電極２５，２６を構造体と位置整合させて形成することができる。
【００３９】
また、第２の実施の形態の構造体は、他の製造方法で形成することもできる。
図３Ａに示した、有機半導体層２４が形成された状態の基板に、下層の絶縁層３３として、フォトレジストＬＯＬの代わりに、水もしくはフッ素系溶媒に可溶な絶縁膜（例えば，水溶媒のＰＶＡ）を全面に形成し、焼成する。
さらに、この絶縁膜の上に、上層の絶縁層３４として、ＳＵ−８レジストを塗布して、露光現像を行う。
その後、絶縁膜を溶解させて、図５に示したように下層の絶縁層３３が上層の絶縁層３４の壁面よりも内側に壁面がある構造体を得る。この場合、作製された下層の絶縁層３３は、半導体を守る保護膜として機能する。
このように製造した場合、水もしくはフッ素系溶媒は有機半導体層２４を劣化させることはなく、構造体の下層が有機半導体層２４を守る保護膜として機能する。
【００４０】
上述の本実施の形態の構成によれば、有機半導体層２４上に２層の絶縁層３３，３４の積層によるオーバーハング形状の構造体を形成して、この構造体の外縁とソースドレイン電極２５，２６の内端とが位置整合して形成されている。
これにより、第１の実施の形態と同様に、チャネル長が構造体のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体を作製した後には、基板２１の伸び等があっても、構造体と自己整合してソースドレイン電極２５，２６を形成することができる。
【００４１】
＜３．半導体装置の第３の実施の形態＞
本発明の半導体装置の第３の実施の形態の概略構成図（要部の断面図）を、図６に示す。
本実施の形態では、特に、第２の実施の形態の構造体の下層の幅の狭い絶縁層３３の代わりに、下層の幅の狭い層を、金属又は半導体層３５により形成している。この金属又は半導体層３５上に、上層の幅の広い絶縁層３４との積層により、オーバーハング形状の構造体を形成している。
その他の構成は、第２の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
【００４２】
金属又は半導体層３５には、Ａｌ等の金属や、シリコン等の半導体を使用することができる。
【００４３】
本実施の形態の構造体は、例えば、以下に説明するようにして形成することができる。
図３Ａに示した、有機半導体層２４が形成された状態の基板に、金属層としてＡｌ層を真空蒸着により製膜する。
さらに、Ａｌ層の上に、ＡＺ１５００ポジレジストを塗布して、露光現像を行うことにより、上層の絶縁層３４を形成する。
続いて、エッチング液によりＡｌ層をエッチングして、パターニングを行う。この際に、エッチング時間をコントロールしてサイドエッチングを行うことにより、図６に示したように下層のＡｌ層が上層の絶縁層３４の壁面よりも内側に壁面がある形状の構造体が形成される。
【００４４】
上述の本実施の形態によれば、有機半導体層２４上に２層３５，３４の積層によるオーバーハング形状の構造体を形成して、この構造体の外縁とソースドレイン電極２５，２６の内端とが位置整合して形成されている。
これにより、先の各実施の形態と同様に、チャネル長が構造体のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体を作製した後には、基板２１の伸び等があっても、構造体と自己整合してソースドレイン電極２５，２６を形成することができる。
【００４５】
ここで、第３の実施の形態の変形例として、有機半導体層２４と、金属又は半導体層３５との間に、薄い絶縁膜を設けて、薄い絶縁膜と金属又は半導体層３５との積層により、オーバーハング形状の構造体の下層を構成することも可能である。
この構成における、薄い絶縁膜の材料としては、例えば、水もしくはフッ素系溶媒に可溶な絶縁膜（例えば、水溶媒のＰＶＡ）を使用することができる。
この構造体は、例えば、以下に説明するようにして形成することもできる。
図３Ａに示した、有機半導体層２４が形成された状態の基板に、水もしくはフッ素系溶媒に可溶な絶縁膜（例えば、水溶媒のＰＶＡ）を全面に形成して、焼成する。
さらに、この絶縁膜の上に、真空蒸着により、金属層のＡｌ層を製膜する。
続いて、このＡｌ層の上に、ＳＵ−８レジストを塗布して、露光現像を行うことにより、上層の絶縁層３４を形成する。
次に、エッチング液によりＡｌ層をエッチングして、パターニングを行う。この際に、エッチング時間をコントロールしてサイドエッチングを行うことにより、Ａｌ層が上層の絶縁層３４の壁面よりも内側に壁面がある形状となる。
その後、さらに水もしくはフッ素系溶媒により、Ａｌ層よりも外側にある絶縁膜を溶解させて、絶縁膜及びＡｌ層が下層の幅の狭い層を構成する、オーバーハング形状の構造体を形成することができる。
【００４６】
＜４．半導体装置の第４の実施の形態＞
本発明の半導体装置の第４の実施の形態の概略構成図（要部の断面図）を、図７に示す。
本実施の形態では、特に、第３の実施の形態の構造体の下層の幅の狭い金属又は半導体層と、有機半導体層２４との間に、さらに絶縁膜３６を形成している。
そして、ソースドレイン電極２５，２６が、絶縁膜３６の端部上にまでわたって形成されている。
その他の構成は、第３の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
【００４７】
絶縁膜３６の材料には、例えば、先に説明した第３の実施の形態の変形例でも挙げた、ＰＶＡ（ポリビニルアルコール）等の水もしくはフッ素系溶媒に可溶な絶縁膜を、使用することができる。
【００４８】
本実施の形態の構造体は、例えば、以下に説明するようにして、形成することができる。
図３Ａに示した、有機半導体層２４が形成された状態の基板に、水もしくはフッ素系溶媒に可溶な絶縁膜（例えば、水溶媒のＰＶＡ）３６を全面に形成して、焼成する。
さらに、この絶縁膜３６の上に、金属層としてＡｌ層を真空蒸着により製膜する。
続いて、Ａｌ層の上に、ＳＵ−８レジストを塗布して、露光現像を行うことにより、上層の絶縁層３４を形成する。
次に、エッチング液によりＡｌ層をエッチングして、パターニングを行う。この際に、エッチング時間をコントロールしてサイドエッチングを行うことにより、図７に示したように下層のＡｌ層が上層の絶縁層３４の壁面よりも内側に壁面がある形状の構造体が形成される。
さらに、最上層の絶縁層のパターンをマスクとして使用して、ＲＩＥ（反応性イオンエッチング）により、最下層の絶縁膜をパターニングする。
その後、真空蒸着もしくはスパッタにより電極材料を製膜することにより、最下層の絶縁膜上にも斜め蒸着成分の電極材料が製膜されるので、ソースドレイン電極２５，２６が最下層の絶縁膜の端部上に重なっている構造となる。
【００４９】
なお、本実施の形態の構造体を製造するには、他の製造方法も可能である。
例えば、最下層の絶縁膜をフッ素系溶媒に可溶な絶縁膜（例えば、（Ｃ６Ｆ１０Ｏ）ｎなる化合物（溶質）とＣ８とを主成分とする、完全フッ素化物の混合物（溶媒））を用いて形成する。
【００５０】
上述の本実施の形態によれば、有機半導体層２４上に２層３５，３４の積層によるオーバーハング形状の構造体を形成して、この構造体の外縁とソースドレイン電極２５，２６の内端とが位置整合して形成されている。
これにより、先の各実施の形態と同様に、チャネル長が構造体のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体を作製した後には、基板２１の伸び等があっても、構造体と自己整合してソースドレイン電極２５，２６を形成することができる。
【００５１】
さらに、本実施の形態では、有機半導体層２４と構造体の下層の金属又は半導体層３５との間に絶縁膜３６が形成され、この絶縁膜３６の端部上にまでわたってソースドレイン電極２５，２６が形成されている。これにより、図７に示すように、有機半導体層２４の表面全体を絶縁膜３６及びソースドレイン電極２５，２６で覆うことが可能になるので、有機半導体層２４をダメージから保護することができる利点を有している。
なお、図７では一断面だけを示しているので、他の部分で有機半導体層２４の表面が絶縁膜３６及びソースドレイン電極２５，２６で覆われているか不明になっている。有機半導体層２４の表面全体を覆うためには、絶縁膜３６及びソースドレイン電極２５，２６を合わせた平面パターンを、有機半導体層２４の平面パターンよりも広く形成すれば良い。
【００５２】
＜５．半導体装置の第５の実施の形態＞
本発明の半導体装置の第５の実施の形態の概略構成図（要部の平面図）を、図８に示す。図８では図２の平面図と同様にハッチングを付している。
上述した先の各実施の形態では、構造体が、ゲート電極２１の幅と同等もしくは若干小さい幅の平面パターンに形成されていた。
これに対して、本実施の形態では、構造体をゲート電極２１の幅と比較して大幅に狭い幅の平面パターンに形成した場合である。
図８に示すように、構造体３１を縦に細長いパターンとして、ゲート電極２１の幅と比較して大幅に狭い幅の平面パターンに形成している。これにより、チャネル長Ｌｃｈを短くすることができる。
また、図４に示した第１の実施の形態の変形例と同様に、ソースドレイン電極２５，２６及び電極材料層３２を、有機半導体層２４の幅よりも広い幅に形成している。これにより、構造体３１及びソースドレイン電極２５，２６で有機半導体層２４を覆っている。この場合、チャネル幅Ｗｃｈは有機半導体層２４の幅になる。
【００５３】
具体的には、例えば、有機半導体層２４の平面パターンを１００μｍ×３０μｍとして、構造体３１の平面パターンを５μｍ×１２０μｍとする。
【００５４】
上述の本実施の形態によれば、有機半導体層２４上に構造体３１を形成して、この構造体３１の外縁とソースドレイン電極２５，２６の内端とが位置整合して形成されている。
これにより、先の各実施の形態と同様に、チャネル長が構造体３１のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体３１を作製した後には、基板２１の伸び等があっても、構造体３１と自己整合してソースドレイン電極２５，２６を形成することができる。
【００５５】
さらに、本実施の形態では、構造体３１及びソースドレイン電極２５，２６で有機半導体層２４を全て覆っているので、有機半導体層２４をダメージから保護することができる。
【００５６】
＜６．半導体装置の第６の実施の形態＞
本発明の半導体装置の第６の実施の形態の概略構成図（要部の平面図）を、図９に示す。図９では図２の平面図と同様にハッチングを付している。
本実施の形態では、第５の実施の形態と同様に、構造体をゲート電極２１の幅と比較して大幅に狭い幅の平面パターンに形成した場合である。
図９に示すように、構造体３１を縦に細長いパターンとして、ゲート電極２１の幅と比較して大幅に狭い幅の平面パターンに形成している。これにより、チャネル長Ｌｃｈを短くすることができる。
また、有機半導体層２４とソースドレイン電極２５，２６及び電極材料層３２とを、それぞれ広い幅の平面パターンで形成している。そして、構造体３１の縦の長さを有機半導体層２４の幅よりも少し長く形成して、ソースドレイン電極２５，２６及び電極材料層３２を、有機半導体層２４の幅よりも少し狭く形成している。この場合、チャネル幅Ｗｃｈはソースドレイン電極２５，２６の幅になる。
【００５７】
具体的には、例えば、有機半導体層２４の平面パターンを１００μｍ×１００μｍの正方形として、構造体の平面パターンを５μｍ×１１０μｍとして、ソースドレイン電極の幅を９０μｍとすることができる。このとき、チャネル幅Ｗｃｈは９０μｍとなる。
【００５８】
上述の本実施の形態によれば、有機半導体層２４上に構造体３１を形成して、この構造体３１の外縁とソースドレイン電極２５，２６の内端とが位置整合して形成されている。
これにより、先の各実施の形態と同様に、チャネル長が構造体３１のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体３１を作製した後には、基板２１の伸び等があっても、構造体３１と自己整合してソースドレイン電極２５，２６を形成することができる。
【００５９】
さらに、本実施の形態では、チャネル幅Ｗｃｈはソースドレイン電極２５，２６の幅になっており、有機半導体層２４の幅よりも狭くなっている。
これにより、チャネルとなる部分が有機半導体層２４の端縁にかからないので、寄生トランジスタが形成されにくくなる。
【００６０】
上述した第１〜第５の実施の形態及びその変形例の半導体装置を、画像を表示する表示装置（ディスプレイ）のバックプレーン用の半導体装置として用いることができる。
この場合、表示装置を例えば次のようにして製造することができる。
まず、各実施の形態及びその変形性で説明した作製方法により、有機ＴＦＴを有する半導体装置を作製する。
その後、例えば感光性を持つ層間絶縁膜材料を塗布して層間絶縁膜を形成する。
次に、フォトリソグラフィ技術によって、層間絶縁膜に電極・配線の接続用の貫通孔を形成する。
その後、貫通孔を埋めて全面に金属膜を成膜して、この金属膜をフォトリソフィ技術によりパターニングを行うことにより、上層の電極・配線層（例えば、ピクセル電極）を下層の電極・配線層に接続して形成することができる。
このようにして、表示装置のバックプレーンを製造することができる。
【００６１】
＜７．本発明の表示装置の実施の形態＞
本発明の表示装置の一実施の形態の回路構成図を、図１０に示す。
図１０に示す表示装置１は、例えば、液晶表示装置又は電気泳動型表示装置であり、駆動側の基板３上には、表示領域３ａとその周辺領域３ｂとが設定されている。
表示領域３ａには、複数の走査線５と複数の信号線７とが縦横に配線されており、それぞれの交差部に対応して１つの画素ａが設けられた画素アレイ部として構成されている。また、表示領域３ａには、走査線５と平行に共通配線９が配線されている。
一方、周辺領域３ｂには、走査線５を走査駆動する走査線駆動回路５ｂと、輝度情報に応じた映像信号（即ち、入力信号）を信号線７に供給する信号線駆動回路７ｂとが配置されている。
【００６２】
各画素ａには、例えばスイッチング素子としての薄膜トランジスタＴｒ及び保持容量Ｃｓからなる画素回路が設けられ、さらに、この画素回路に接続された画素電極１１が設けられている。
なお、画素電極１１は、以降に平面図及び断面図を用いて詳細に説明するように、画素回路を覆う層間絶縁膜上に設けられていることとする。
【００６３】
薄膜トランジスタＴｒは、本発明の半導体装置を適用した有機ＴＦＴからなる。
そして、薄膜トランジスタＴｒのゲートが走査線５に接続され、ソース／ドレインの一方が信号線７に接続され、ソース／ドレインの他方が保持容量Ｃｓと画素電極１１とに接続されている。
また、容量素子Ｃｓのもう一方の電極は、共通配線９に接続されている。
なお、共通配線９は、ここでは図示を省略している、対向基板側の共通電極に接続されている。
【００６４】
そして、薄膜トランジスタＴｒを介して信号線７から書き込まれた映像信号が保持容量Ｃｓに保持され、保持された信号量に応じた電圧が画素電極１１に供給される構成となっている。
【００６５】
以上のような回路構成において、各画素ａにおける画素回路は、走査線５に対して線対称にレイアウトされており、より詳細には走査線５と平行な方向線に対して線対称にレイアウトされている。
さらに、各画素ａにおける画素回路は、信号線７に対して線対称にレイアウトされている。より詳細には走査線５と平行な方向線に対して線対称にレイアウトされている。
これにより、各画素ａにおける画素電極１１と画素回路との接続部分が、走査線５の延設方向に隣接する画素ａ−ａ間の中央で、かつ信号線７の延設方向に隣接する画素ａ−ａ間の中央に配置された状態となっている。
また、２本の走査線５間に挟まれた２つの画素ａ，ａで、共通配線９を共有しており、通常よりも共通配線９の本数を半分に減らすことができる構成となっている。
なお、各画素回路のレイアウトは、画素ａ−ａ間の中央に画素電極１１と画素回路との接続部分が配置されれば良く、走査線５及び信号線７に対して、画素ａ内に配置される電極等の部材の配置順が線対称であれば、サイズや位置が異なっていても良い。
【００６６】
以上のような画素回路の構成は、あくまでも一例であり、必要に応じて画素回路内に容量素子を設けたり、さらに複数のトランジスタを設けて画素回路を構成したりしても良い。また、画素回路の変更に応じて、必要な駆動回路を周辺領域２ｂに追加しても良い。
【００６７】
続いて、本実施の形態の表示装置１の要部の平面図を図１１に示し、図１１のＡ−Ａ´断面図及びＢ−Ｂ´における断面図を、それぞれ図１２Ａ及び図１２Ｂに示す。
以下、これらの図に基づいて表示装置１の層構成を説明する。なお、ここでは一例として１５０ｄｐｉの画素を想定し、一画素ａが１７０μｍ角程度としたレイアウトの層構成を説明する。
【００６８】
これらの図に示すように、駆動側の基板３上の第１層目には、走査線５と共通配線９とが平行に配線されている。これらの配線５，９は、２本の走査線５間に１本の共通配線９を配置した３本を１組として複数組が配線されている。
【００６９】
各走査線５からは、各画素ａ部分において、薄膜トランジスタＴｒのゲート電極５ｇが共通配線９側に向かって延設されている。
また、各共通配線９からは、各画素ａ部分において、容量素子Ｃｓの下部電極９ｃが両側の走査線５に向かう２方向に延設されている。つまり、１本の共通配線９からは、２本の走査線５間に挟まれた２つの画素ａに向かって下部電極９ｃが延設されている。
さらに、走査線５及び共通配線９を覆う状態で、ゲート絶縁膜１０１（断面図のみに図示）が設けられている。
【００７０】
このゲート絶縁膜１０１上の第２層目には、信号線７、薄膜トランジスタＴｒのソースドレイン電極７ｓｄ、並びに、容量素子Ｃｓの上部電極７ｃが設けられている。
信号線７からは、各画素ａ部分において薄膜トランジスタＴｒの一方のソース／ドレイン７ｓｄが延設されている。
また、他方のソースドレイン電極７ｓｄと上部電極７ｃとは、各画素ａ部分において連続したパターンとして形成されている。
【００７１】
ここで、信号線７から延設されているソースドレイン電極７ｓｄは、２本の信号線７の内側に向かって延設されている。
一方、上部電極７ｃとの連続パターンとなるソースドレイン電極７ｓｄは、２本の信号線７で挟まれた位置において、共通配線９を共有する４つの画素ａ間の中央部に配線されている。この上部電極７ｃ及びソースドレイン電極７ｓｄの連続パターンが、以降に説明する画素電極１１との接続部分となる。
【００７２】
以上説明したように、本実施の形態においては、画素電極１１との接続部分となる容量素子Ｃｓの上部電極７ｃ及びソースドレイン電極７ｓｄの連続パターンが、上述した４つの画素ａ間の中央部に配置された構成となっている。
また、各画素ａにおいては、ソースドレイン電極７ｓｄ間において、ゲート電極５ｇに積層させる位置に、薄膜トランジスタＴｒの活性領域となる有機半導体層１０３が設けられている。ソースドレイン電極７ｓｄは、有機半導体層１０３の左右端部の上にわたって形成されている。
さらに、有機半導体層１０３の上には、逆テーパー形状の構造体１０４が形成され、この構造体１０４の上に、ソースドレイン電極７ｓｄと同じ材料からなる電極材料層１０６が形成されている。即ち、前述した本発明の半導体装置の第１の実施の形態の構成を採用している。
【００７３】
そして、以上のような薄膜トランジスタＴｒを含む、画素回路を覆う状態で、層間絶縁膜１０５が設けられている。
この層間絶縁膜１０５は、画素回路と上部に設けられる画素電極との間に寄生容量が生じることのない程度に厚い膜で構成され、表面平坦であることが好ましい。
【００７４】
ここで特に、この層間絶縁膜１０５には、４つの画素ａにまたがる接続孔１０５ａが複数設けられている。これらの各接続孔１０５ａの底部には、隣接する複数の画素回路の一部分として、上述のように４つの画素ａ間の中央部に配置した４つの上部電極７ｃが露出した状態となっている。つまり、１つの接続孔１０５ａ内に、４つの画素ａの各画素回路を構成する上部電極７ｃが露出されている。
これらの接続孔１０５ａは、上部電極７ｃに対する接続が充分に取れる範囲であれば良く、画素開口を考慮した場合にはできるだけ小さい開口面積（開口形状）であることが好ましい。例えば、一画素ａが１７０μｍ角程度と想定した本レイアウトであれば、各接続孔１０５ａは１１０〜１３０μｍ程度の開口径で形成すれば良い。
【００７５】
そして、この層間絶縁膜１０５上の第３層目には、画素電極１１が配列形成されている。各画素電極１１は、層間絶縁膜１０５に設けた接続孔１０５ａの底部において、画素回路を構成する各上部電極７ｃと１：１で直接接続されている。このため、１つの接続孔１０５ａ内において、４つの画素電極１１の端部が各上部電極７ｃ上に直接接続された状態となっている。
上部電極７ｃと共通配線９との間には、ゲート絶縁膜１０１が設けられているため、画素電極１１と共通配線９との絶縁性は確保される。
【００７６】
なお、この表示装置１を例えば液晶表示装置とする場合には、ここでの図示を省略した配向膜で画素電極１１を覆う。
【００７７】
また、駆動側の基板３における画素電極１１の形成面側には、ここでの図示を省略した対向基板が設けられている。この対向基板の画素電極１１に向かう面上には、全画素に共通の共通電極が設けられている。
そして、この表示装置１を例えば液晶表示装置とする場合には、共通電極を覆う状態で配向膜が設けられ、二つの基板の画素電極１１−共通電極間に、配向膜を介して液晶層（例えばポリマー分散型液晶）が挟持される。
一方、この表示装置１を例えば電気泳動型表示装置とする場合には、これらの画素電極１１−共通電極間に、シリコーンイオン中に帯電したグラファイト微粒子と酸化チタン微粒子とを分散させたマイクロカプセルが挟持される。
【００７８】
本実施の形態の表示装置は、例えば、以下に説明するようにして、製造することができる。
まず、駆動側の基板３を用意する。
この基板３としては、ポリエーテルスルホン（ＰＥＳ）からなるプラスチック基板を用いることができる。
プラスチック基板では、その他のプラスチックも使用することができる。例えば、ポリエチレンナフタレート（ＰＥＮ）、ポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリアクリレート（ＰＡＲ）、ポリエーテルエーテルケトン(ＰＥＥＫ)、ポリフェニレンスルフィド（ＰＰＳ）、ポリエチレンテレフタラート（ＰＥＴ）等である。
また、ガラスや金属フォイルを、基板３として使用することもできる。
【００７９】
次に、この基板３上に、第１層目の配線として、走査線５及び走査線５から延設されたゲート電極５ｇ、さらには共通配線９及び共通配線９から延設された容量素子Ｃｓの下部電極９ｃをパターン形成する。
例えば、ダイコート法により、基板３上に銀インクを塗布し、１５０℃で熱処理することで、銀からなる導電性膜を５０ｎｍの膜厚で成膜する。
次に、スクリーン印刷法により、レジストインクを導電性膜上にパターン形成する。
続いて、印刷したレジストパターンをマスクにして銀エッチング液を用いたウェットエッチングを行って、導電性膜をパターニングすることにより、上述した第１層目の配線をパターン形成する。
【００８０】
なお、エッチングのマスクに用いるレジストパターンの形成方法としては、インクジェット法、フォトリソグラフィ法、レーザー描画法を用いてもよい。さらにはインクジェット法、スクリーン印刷法、マイクロコンタクトプリンティング法、オフセット印刷法による直接パターンニングを用いることもできる。ただし、以降に形成されるさらに上層の配線及び電極との間に良好な絶縁特性を確保するためには、ここで形成するゲート電極５ｇ他の表面が平坦で、かつ膜厚が１００ｎｍ以下とできるだけ薄いことが好ましい。
【００８１】
また、これらの第１層目の配線材料は、銀以外にも、金、白金、パラジウム、銅、ニッケル、アルミニウム等の金属や、導電性有機材料を用いることもできる。導電性有機材料としては、ポリ（３，４−エチレンジオキシチオフェン）／ポリ（４−スチレンスルホナート）［ＰＥＤＯＴ／ＰＳＳ］、ポリアニリン（ＰＡＮＩ）等を用いることができる。
【００８２】
次に、第１層目の配線を覆う状態でゲート絶縁膜１０１を形成する。
例えば、ダイコート法により、架橋性高分子材料ポリビニルフェノール（ＰＶＰ）を塗布し、１５０℃で熱処理することにより、ゲート絶縁膜１０１を形成する。
このゲート絶縁膜１０１は、トランジスタの低電圧動作のために１μｍ以下の膜厚で、かつ表面平坦に形成されることが望ましい。
【００８３】
このようなゲート絶縁膜１０１の形成方法としては、この他にもグラビアコート法、ロールコート法、キスコート法、ナイフコート法、ダイコート法、スリットコート法、ブレードコート法、スピンコート法、インクジェット法を用いることもできる。
また、ゲート絶縁膜１０１の材料としては、ＰＶＰの他にも、ポリイミド、ポリアミド、ポリエステル、ポリアクリレート、ポリビニルアルコール、エポキシ樹脂、ノボラック樹脂等を使用することができる。
【００８４】
次に、各画素ａにおいて、ゲート電極５ｇに積層させる位置のゲート絶縁膜１０１上に、有機半導体層１０３を形成する。
さらに、有機半導体層１０３の中央部上に、絶縁体から成り、逆テーパー形状の構造体１０４を形成する。
さらに、電極材料層を形成した後、電極材料層をパターニングする。これにより、構造体１０４上の電極材料層１０６と、第２層目の配線として、信号線７、薄膜トランジスタＴｒのソースドレイン電極７ｓｄ、並びに、容量素子Ｃｓの上部電極７ｃを、パターン形成する。
これらの各部品（有機半導体層１０３、構造体１０４、電極材料層１０６、第２層目の配線）は、前述した半導体装置の第１の実施の形態の製造方法と同様にして、形成することができる。
【００８５】
その後、有機半導体層１０３、構造体１０４、電極材料層１０６、並びに、第２層目の配線を覆って、層間絶縁膜１０５を形成する。
例えば、スクリーン印刷法により予め接続孔１０５ａが設けられた形状の層間絶縁膜１０５をパターン形成する。図１１の平面図に示したように、１５０ｄｐｉの画素を想定して一画素ａが１７０ｕｍ角の場合であれば、先ず、１５０μｍ角の乳剤パターンを有するスクリーン版を用いてポリイミドからなる樹脂ペーストを印刷する。この際、乳剤パターンが、４つの画素ａ間の中央に配置された上部電極７ｃ上を覆うようにする。
次に、樹脂ペーストを１２０℃で焼成する。
これにより、４つの画素ａにまたがる接続孔１０５ａを有する層間絶縁膜１０５を印刷形成し、接続孔１０５ａの底部に４つの画素ａの上部電極７ｃを露出させる。
【００８６】
なお、乳剤パターンが１５０μｍ角であれば、印刷された樹脂ペーストは焼成時に粘度が下がり基板３上でダレるため、１１０〜１３０μｍ角程度に狭められた開口径で接続孔１０５ａがパターン形成される。
また、印刷の際に、６４０番、８４０番等の高精細メッシュを使用すれば、繰り返し印刷の信頼性を確保した上で乳剤パターンを小さくすることができる。このため、１００μｍ角程度の開口径の接続孔を形成することができ、２００ｄｐｉ以上の高精細な表示装置の駆動基板（ディスプレイバックプレーン）の作製も可能である。
印刷に用いる樹脂ペーストとしては、上記のもの以外に、エポキシ樹脂、ポリエステル樹脂、フェノール樹脂、ウレタン樹脂、アクリル樹脂等を使用することができる。
ただし、ボトムゲート構造の薄膜トランジスタＴｒは、有機半導体層１０３の上に層間絶縁膜１０５が形成されるため、樹脂ペーストに含まれる溶媒や樹脂の加熱処理でトランジスタ特性が劣化することがない材料を選択することが好ましい。
なお、層間絶縁膜１０５の形成は、スクリーン印刷法に限定されることなく、インクジェット法、ディスペンサー法等の印刷方法で作製することができる。
【００８７】
その後、接続孔１０５ａの底部において各上部電極７ｃに対して独立して接続させた形状の画素電極１１を、層間絶縁膜１０５上にパターン形成する。
例えば、導電性ペーストを用いたスクリーン印刷法により、画素電極１１をパターン形成する。導電性ペーストとしては、例えば、銀ペースト（一例として藤倉化成社製ＸＡ−９０２４：商品名）を用い、印刷後に１５０℃で熱処理を行う。なお、ここでは、接続孔１０５ａ内において画素電極１１がパターニングされるため、接続孔１０５ａが画素電極１１で塞がれることはない。このため、接続孔１０５ａ内に空気が残留することにより加熱硬化後に画素回路との接続不良（特開２００１−２７４５４７号公報参照）が起こることを防止できる。
【００８８】
画素電極１１の形成に用いる導電性ペーストには、銀ペースト以外にも、金ペースト、白金ペースト、銅ペースト、ニッケルペースト、パラジウムペースト又はそれらの合金材料を用いても良い。
また、画素電極１１の形成には、スクリーン印刷以外にも、インクジェット法、スクリーン印刷法、マイクロコンタクトプリンティング法、オフセット印刷法による直接パターンニングを適用しても良い。
また、画素電極１１の材質は、形成方法によって、金属又はポリ（３，４−エチレンジオキシチオフェン）／ポリ（４−スチレンスルホナート）［ＰＥＤＯＴ／ＰＳＳ］、ポリアニリン（ＰＡＮＩ）からなる導電性有機材料等を適宜選択することができる。
【００８９】
続いて、液晶表示装置であれば、画素電極１１を覆う配向膜を形成して駆動基板を完成させる。さらに、共通電極上を配向膜で覆ってなる対向基板と、以上のようにして作製した駆動基板との間に液晶層を狭持させて表示装置を完成させる。
【００９０】
また、電気泳動型表示装置であれば、画素電極１１が形成された駆動基板と、共通電極が設けられた対向基板との間にシリコーンイオン中に帯電したグラファイト微粒子と酸化チタン微粒子とを分散させたマイクロカプセルを挟持させて表示装置を完成させる。
【００９１】
上述の実施の形態の表示装置によれば、有機ＴＦＴからなる薄膜トランジスタＴｒを、前述した本発明の半導体装置の第１の実施の形態と同様の構成としたことにより、ソースドレイン電極７ｓｄを、構造体１０４に対して位置整合して形成することができる。
これにより、薄膜トランジスタＴｒのチャネル長が構造体１０４のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体１０４を作製した後には、基板３の伸び等があっても、構造体１０４と自己整合してソースドレイン電極７ｓｄを形成することができる。
従って、表示装置の薄膜トランジスタＴｒを所定のチャネル長で精度良く形成することが可能になり、表示装置の性能の向上や製造歩留まりの向上を図ることが可能になる。
また、設計マージンを低減して、画素サイズを小さくすることが可能になり、表示装置の多画素化を図ることが可能になる。
【００９２】
上述の表示装置の実施の形態では、有機ＴＦＴからなる薄膜トランジスタＴｒを、前述した本発明の半導体装置の第１の実施の形態と同様の構成としていた。
本発明の表示装置では、前述した本発明の半導体装置の第２〜第５の実施の形態や変形例と同様の構成としたり、本発明の半導体装置の範囲内の他の構成としたりして、表示装置を構成しても良い。
また、本発明の表示装置は、図１０〜図１２に示した実施の形態の構成に限らず、有機ＴＦＴからなる薄膜トランジスタＴｒを含む構成の表示装置であれば、他の構成としても良い。例えば、図１０〜図１２に示した表示装置の実施の形態では、アクティブマトリックスで駆動する表示装置の回路に、本発明の半導体装置を適用していたが、他の表示装置に適用することも可能である。
【００９３】
また、本発明の半導体装置は、表示装置の他にも、センサやＲＦＩＤタグ等の用途の集積回路に使用することが可能である。
【符号の説明】
【００９４】
３，２１  基板、５  走査線、５ｇ，２２  ゲート電極、７  信号線、７ｓｄ，２５，２６  ソースドレイン電極、７ｃ  上部電極、７ｓｃ  下部電極、９  共通配線、１１  画素電極、２３  絶縁層（ゲート絶縁膜）、２４，１０３  有機半導体層、２７  絶縁層、３１，１０４  構造体、３２  電極材料層、３３  （幅の狭い）絶縁層、３４  （幅の広い）絶縁層、３５  金属又は半導体層、３６  絶縁膜、１０１  ゲート絶縁膜、１０５  層間絶縁膜、Ｃｓ  容量素子、Ｔｒ  薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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