(57)【要約】【課題】ビア抵抗の製造ばらつきによる半導体集積回路の動作不良を低減する。【解決手段】自動配線ツールを用いて、半導体集積回路の詳細配線が行われる。（Ｓ１）次に、詳細配線が行われた半導体集積回路に対して、セル間の信号パスの静的タイミング解析が行われる。（Ｓ２）次に、静的タイミング解析により、タイミング制約に対するタイミング余裕度が取得される。そして、タイミング余裕度が予め設定された基準値未満である信号パスが抽出される。（Ｓ３）そして、自動配線ツールを利用して、タイミング余裕度が基準値未満の信号パスのネットに優先的に冗長ビアを挿入する。（Ｓ４、Ｓ５）そして、タイミング余裕度に基づいて、単一のビアを冗長ビアに置換した後に、タイミング解析を再度行い、信号パスのタイミング違反があるか否かを判定する。（Ｓ６）【選択図】図５
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【特許請求の範囲】
【請求項１】
論理機能を有する複数のセルと、当該セル間の信号パスを形成するための配線とビアを備えた半導体集積回路のレイアウト設計方法であって、
前記半導体集積回路の前記複数のセル、前記配線及び前記ビアの配置を行い、
前記セル等が配置された前記半導体集積回路に対して、前記セル間の信号パスのタイミング解析を行い、
前記タイミング解析により得られたタイミング制約に対するタイミング余裕度が基準値未満である信号パスを取得し、
取得された前記信号パスの中に配置された単一のビアを２個以上のビアからなる冗長ビアに優先して置換することを特徴とする半導体集積回路のレイアウト設計方法。
【請求項２】
前記タイミング余裕度の大小に応じて前記信号パスをグループ分けし、前記タイミング余裕度の小さいグループを優先して、前記単一のビアを前記冗長ビアに置換することを特徴とする請求項１に記載の半導体集積回路のレイアウト設計方法。
【請求項３】
前記単一のビアを前記冗長ビアに置換した後に、前記タイミング解析を再度行い、前記信号パスのタイミング違反があるか否かを判定することを特徴とする請求項１又は２に記載の半導体集積回路のレイアウト設計方法。
【請求項４】
前記タイミング余裕度が前記基準値未満である信号パスについて、前記単一のビアを前記冗長ビアへ置換した後に、前記タイミング余裕度が前記基準値以上である、残りの信号パスについて、デザインルールを満たすという条件の下に、前記単一のビアを前記冗長ビアに変換することを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路のレイアウト設計方法。
【請求項５】
前記セルは、クロック信号に同期して動作するフリップフロップであることを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路のレイアウト設計方法。
【請求項６】
請求項１乃至５のいずれかに記載の半導体集積回路のレイアウト設計方法により、設計された半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト設計方法に関し、特に、論理機能を有する複数のセルと、当該セル間の信号パスを形成するための配線とビアを備えた半導体集積回路のレイアウト設計方法に関する。
【背景技術】
【０００２】
微細プロセスで開発するシステムＬＳＩ（ＳｏＣ）では、製造ばらつきや信頼性問題の対策として、複数のビアを並列に配置して異なるメタル層間を接続する冗長ビアを用いている。
【０００３】
図８は、単一ビアと冗長ビアの構造を示す斜視図である。図８（ａ）は単一ビアの説明図であり、下層メタル配線１と上層メタル配線２は単一ビア３を介して接続されている。一方、図８（ｂ）は、冗長ビアの説明図であり、下層メタル配線１と上層メタル配線２は２個の単一ビアを並列配置してなる冗長ビア４を介して接続されている。
【０００４】
従来、このような冗長ビアを用いた設計方法に関して、引用文献１には、論理セル間の接続を物理的に配線した後、デザインルール違反を発生させない範囲で単一ビアを冗長ビアに変換する方法に加え、付加容量情報などを基にエレクトロマイグレーション（ＥＭ）を考慮した冗長ビア挿入技術が開示されている。
【０００５】
また、引用文献２には、タイミングやプロセスアンテナ違反の原因となる冗長ビアを対策する技術（特に、制約違反を解消するために冗長ビアを単一ビアに変換するもの）が開示されている。
【０００６】
さらに、非特許文献１には、配線アルゴリズムの改良技術が開示され、非特許文献２には、Wire Spreading 技術により、冗長ビアの挿入効率を向上する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１９３５１８号公報
【特許文献２】特開２００６−１３５１５２号公報
【非特許文献】
【０００８】
【非特許文献１】G.Xu, L.-D.Huang, D.Z.Pan, and M.D.F.Wong, “Redundant-via enhanced maze routing for yield improvement,” in Proc. ASP-DAC, pp.1148-1151, 2005.
【非特許文献２】C.-K.Lei, P.-Y.Chiang, and Y.-M.Lee, “Post-routing redundant via insertion with wire spreading capability,” in Proc. ASP-DAC, pp.468-473, 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体集積回路においては、例えば、２つのフリップフロップの間の信号パスに関して所定のタイミング制約があり、このタイミング制約が満たされないとフリップフロップの動作不具合が生じる。本発明者の検討によれば、ビア抵抗の製造ばらつきが信号パスの遅延時間に与える影響は大きい。すると、ビア抵抗の製造ばらつきにより、信号パスにタイミング制約違反が生じる危険がある。
【００１０】
しかしながら、従来技術では、ビア抵抗の製造ばらつきによりタイミング制約違反が生じる危険がある信号パスに、冗長ビアを効率的に挿入することはできていない。
【課題を解決するための手段】
【００１１】
そこで、本発明は論理機能を有する複数のセルと、当該セル間の信号パスを形成するための配線とビアを備えた半導体集積回路のレイアウト設計方法であって、前記半導体集積回路の前記複数のセル、前記配線及び前記ビアの配置を行い、前記セル等が配置された前記半導体集積回路に対して、前記セル間の信号パスのタイミング解析を行い、前記タイミング解析により得られたタイミング制約に対するタイミング余裕度が基準値より小さい信号パスを取得し、取得された前記信号パスの中に配置された単一のビアを２個以上のビアからなる冗長ビアに優先して置換することを特徴とするものである。
【発明の効果】
【００１２】
本発明によれば、タイミング余裕度が小さい信号パス、つまりタイミング制約違反が生じやすい信号パスに優先的に冗長ビアを挿入しているので、ビア抵抗の製造ばらつきによる半導体集積回路の動作不良を低減することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】フリップフロップを用いた同期システムの構成を示す回路図である。
【図２】図１の同期システムのタイミング図である。
【図３】平均ビア抵抗比率を示す図である。
【図４】配線遅延差の分布を示す図である。
【図５】半導体集積回路の設計フローを示す図である。
【図６】信号パスのネット抽出を説明する回路図である。
【図７】タイミング余裕度（スラック）の分布を示す図である。
【図８】単一ビアと冗長ビアの構造を示す斜視図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態を図面に基づいて説明する。本発明の要旨は、半導体集積回路の設計方法において、タイミング余裕度が小さい信号パス、つまりタイミング制約違反が生じやすい信号パスに優先的に冗長ビアを挿入することにより、ビア抵抗の製造ばらつきによる半導体集積回路の動作不良を低減するものである。以下では、まず、タイミング制約、タイミング余裕度について説明し、次に、ビア抵抗の製造ばらつきの影響、冗長ビアを効率的に挿入するためのフローを説明する。
【００１５】
［同期システムにおけるタイミング余裕度］
まず、本発明の構成上、重要なタイミング制約とタイミング余裕度という概念を図１、図２に基づいて説明する。図１は、半導体集積回路を構成するフリップフロップを用いた同期システムの構成を示す図である。図２は、この同期システムのタイミング図である。図示のように、この同期システムは、クロックＣＬＫに同期して前段のフリップフロップＦＦ１から後段のフリップフロップＦＦ２（本発明の「論理機能を有するセル」の一例）にデータを転送する回路である。実際の半導体集積回路はこのようなフリップフロップが多数、例えば数十万個設けられている。
【００１６】
この場合、クロックＣＬＫは、バッファを含む第１のクロックパス１０を介して前段のフリップフロップＦＦ１のＣＫ１端子（クロック入力端子）に入力される。フリップフロップＦＦ１は、ＣＫ１端子におけるクロックＣＬＫの立ち上がりに同期して、Ｑ１端子（データ出力端子）からデータを出力する。
【００１７】
クロックＣＬＫはバッファを含む第２のクロックパス１１を介して後段のフリップフロップＦＦ２のＣＫ２端子（クロック入力端子）にも入力される。フリップフロップＦＦ２は、ＣＫ２端子におけるクロックＣＬＫの立ち上がりに同期して、フリップフロップＦＦ１から出力されたデータをＤ２端子（データ入力端子）から入力し、かつ保持する。この場合、フリップフロップＦＦ１のＱ１端子とフリップフロップＦＦ２のＤ２端子との間の信号パス１２は、バッファや論理ゲート、配線、ビアを含んでいる。
【００１８】
クロックＣＬＫのクロック源からフリップフロップＦＦ１のＣＫ１端子までの遅延時間をｔＣＫ１、クロックＣＬＫのクロック源からフリップフロップＦＦ２のＣＫ２端子までの遅延時間をｔＣＫ２とする。フリップフロップＦＦ１のＣＫ１端子におけるクロックＣＬＫの立ち上がりからＱ１端子のデータ出力までの遅延時間をｔＣＫ１−Ｑ１とする。フリップフロップＦＦ１のＱ１端子からフリップフロップＦＦ２のＤ２端子までの信号パス１２の遅延時間をｔｌｏｇｉｃとする。また、フリップフロップＦＦ２がＤ２端子から入力されたデータを保持するためのセットアップ時間をｔｓｅｔｕｐとする。また、クロックＣＬＫの周期をｔｃｌｋとする。
【００１９】
すると、この同期システムが正常に動作するためのタイミング制約は、次の数式（１）で表わされる。
【００２０】
ｔＣＫ１−ｔＣＫ２＋ｔＣＫ１−Ｑ１＋ｔｌｏｇｉｃ＋ｔｓｅｔｕｐ≦ｔｃｌｋ  （１）
つまり、このタイミング制約は、フリップフロップＦＦ２のＣＫ２端子におけるクロックＣＬＫの立ち上がりまでに、フリップフロップＦＦ１からのデータがフリップフロップＦＦ２のＤ２端子に到達しなければならないという制約である。このタイミング制約が満たされないと、同期システムは誤動作することになる。
【００２１】
なお、図２では、ｔＣＫ１＞ｔＣＫ２の場合を示しており、クロックＣＬＫの遅延差により、タイミング制約が厳しくなっている。
【００２２】
したがって、数式（１）の左辺の値が小さいほど、タイミング余裕度が大きくなる。そこで、数式（１）の右辺と左辺の差により、タイミング余裕度Ｔｍを定義する。
【００２３】
Ｔｍ＝ｔｃｌｋ−ｔＣＫ１＋ｔＣＫ２−ｔＣＫ１−Ｑ１−ｔｌｏｇｉｃ−ｔｓｅｔｕｐ  （２）
【００２４】
［ビア抵抗の製造ばらつきの影響］
次に、ビア抵抗の製造ばらつきの遅延時間への影響を図３、図４に基づいて説明する。
図３は、９０ｎｍテクノロジで設計した半導体集積回路のビア抵抗の影響度について、実測により評価した結果を示す。横軸は、配線に含まれるビアの数、縦軸は、平均化されたビア抵抗比率（ビア抵抗値が配線抵抗値に占める割合）である。また、図３中の×印は、ビア製造ばらつきのtypical値、○印はworst値を示している。配線はtypical値で一定である。図示のように、プロセス条件によりばらつきはあるが、ビア抵抗値が配線抵抗値に占める割合は大きいことがわかる。このため、ビアの製造ばらつきによる、配線抵抗値の変動が大きくなり、配線を介して伝達される信号の遅延時間に与える影響も大きくなる。
【００２５】
特に、配線遅延差（typical値の配線上の信号遅延時間との差）は、図４（ａ）の単一ビアの場合の方が、図４（ｂ）の冗長ビア（単一ビアを２個配置）の場合より大きい。したがって、単一ビアを冗長ビアに置換することにより、遅延時間を短縮すると共に、そのばらつきを小さくすることができる。これにより、前述のタイミング余裕度を大きくして、半導体集積回路の誤動作を低減することができる。
【００２６】
［半導体集積回路の設計フロー］
次に、本実施形態による半導体集積回路の設計フロー、すなわち、ビア抵抗の製造ばらつきによりタイミング制約違反が生じる危険がある信号パスに、冗長ビアを効率的に挿入するためのフローを図５乃至図７に基づいて説明する。
【００２７】
図５に示すように、ステップＳ１において、自動配線ツールを用いて、半導体集積回路の詳細配線が行われる。この場合、論理機能を有する複数のセルの配置は、詳細配線の前に行われている。詳細配線には、図１のフリップフロップＦＦ１、ＦＦ２の間の信号パス１２の配線、ビアの配置配線が含まれる。このステップで配置されるビアは単一ビアである。
【００２８】
次に、ステップＳ２において、詳細配線が行われた半導体集積回路に対して、回路シミュレータにより、セル間の信号パスの静的タイミング解析（Static Timing Analysis）、例えば、図１の同期システムの静的タイミング解析が行われる。
【００２９】
次に、ステップＳ３において、ステップＳ２の静的タイミング解析により、すべての信号パスについて、タイミング制約に対するタイミング余裕度が取得される。そして、タイミング余裕度が予め設定された基準値未満である信号パスが抽出される。
【００３０】
例えば、図６で示すようなフリップフロップＦＦ３−ＦＦ６、インバータ回路１３、ＡＮＤ回路１４、ＯＲ回路１５で構成される同期システムにおいて、矢印で示す信号パス１６のタイミング余裕度が基準値未満であるとすると、この信号パス１６に含まれるネットｎ１、ｎ２、ｎ４、ｎ６が抽出される。
【００３１】
次に、再び、自動配線ツールを利用して、タイミング余裕度が基準値未満の信号パスのネットに優先的に冗長ビアを挿入する。（ステップＳ４、Ｓ５）
【００３２】
つまり、抽出されたネットに含まれる単一ビアが冗長ビアに変換される。これにより、
当該信号パスのタイミング余裕度が向上する。
【００３３】
この場合、優先的という意味は、例えば、２つの単一ビアが隣接して配置されており、デザインルール上、一方の単一ビアの置換しか許されない場合に、タイミング余裕度が基準値未満の信号パスに配置された単一ビアの方を優先して冗長ビアに置換するということである。
【００３４】
また、半導体集積回路のタイミング余裕度（スラック）が図７のように分布している場合には、冗長ビアの挿入を段階的に行うことが好ましい。即ち、タイミング余裕度が０−５０ｐｓ（ピコ秒）の信号パスを第１グループとし、タイミング余裕度が５０−１００ｐｓ（ピコ秒）の信号パスを第２グループに分類する。そして、まず、第１グループに属する信号パスの単一ビアを冗長ビアに変換する。次に、第２グループに属する信号パスの単一ビアを冗長ビアに変換する。
【００３５】
また、上述のように、タイミング余裕度が基準値未満である信号パスについて、単一のビアを冗長ビアへ置換した後に、タイミング余裕度が基準値以上である、残りの信号パスについて、デザインルールを満たすという条件の下に、単一のビアを冗長ビアに変換することが好ましい。これにより、冗長ビアの挿入率を高くすることができる。
【００３６】
そして、タイミング余裕度に基づいて、単一のビアを冗長ビアに置換した後に、タイミング解析を再度行い、信号パスのタイミング違反があるか否かを判定することが好ましい。（ステップＳ６）この結果、タイミング制約違反がないことが確認されると、サインオフ（冗長ビアの挿入完了）となる。
【００３７】
このように、静的タイミング解析の結果を基に、タイミング余裕度の少ない箇所に冗長ビアを挿入することで、ビア抵抗の製造ばらつきによる半導体集積回路の動作不良を低減することが可能となる。図１の例において、信号パス１２がタイミング余裕度が基準値未満として抽出された場合、この信号パスに冗長ビアを挿入することで、信号パス１２の遅延時間ｔｌｏｇｉｃが小さくなり、ばらつきも減少することから、数式（２）のタイミング余裕度を向上させることができる。
【００３８】
一般には、詳細配線完了後に静的タイミング解析を実施しているので、この結果からタイミング余裕度が基準値未満の信号パス（ネット名）を取得するステップと、当該ネット名の一覧を自動配線ツールに読み込ませるステップだけを追加すれば、本発明を実施することができる。
【００３９】
なお、本実施形態においては、フリップフロップを用いた同期システムへの適用例を説明したが、本発明は、これに限らず、ビアを用いた一般の半導体集積回路に広く適用することができる。
【符号の説明】
【００４０】
１０  第１のクロックパス      １１  第２のクロックパス
１２、１６  信号パス      ＦＦ１〜ＦＦ６  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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