(57)【要約】【課題】オン抵抗を増加させることなく、ｐｎ接合部分における逆方向リーク電流を低減する。【解決手段】３Ｃ−ＳｉＣ−ＭＯＳＦＥＴ等の半導体装置において、ｎ＋型３Ｃ−ＳｉＣ基板１０上のｎ型不純物イオンをドーピングしたｎ型ＳｉＣエピタキシャル層１１の成長時に、ｎ型ＳｉＣエピタキシャル層１１の表面領域のドナー濃度は低減させずに高く保ったままで、ｎ型ＳｉＣエピタキシャル層１１内に形成するｐウェル１２とｎ型ＳｉＣエピタキシャル層１１とのｐｎ接合部分におけるドナー濃度を低減する。所望のドナー濃度プロファイルは、ｎ型ＳｉＣエピタキシャル層１１の成長時に、ドーパントガス量を制御して形成する。【選択図】図１
2011100964.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型不純物イオンがドーピングされたｎ型エピタキシャル層を備え、
前記ｎ型エピタキシャル層内に、ｐ型不純物イオンがドーピングされて形成されたｐ型領域と、当該ｐ型領域と前記ｎ型エピタキシャル層のｎ型領域との境界であるｐｎ接合部分と、を有する半導体装置であって、
前記ｎ型エピタキシャル層は、当該ｎ型エピタキシャル層の表面領域の前記ｎ型不純物イオンのドナー濃度に比べて前記ｐｎ接合部分における前記ｎ型不純物イオンのドナー濃度が低いドナー濃度プロファイルを有する
ことを特徴とする半導体装置。
【請求項２】
前記半導体装置は、前記ｐｎ接合部分を有するＳｉＣ電界効果トランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ｎ型エピタキシャル層は、３Ｃ−ＳｉＣ基板上に形成されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
ｎ型エピタキシャル層を成長させる成長工程と、
前記ｎ型エピタキシャル層内に、ｐ型不純物イオンをドーピングしてｐ型領域を形成するとともに、当該ｐ型領域と前記ｎ型エピタキシャル層のｎ型領域との境界であるｐｎ接合部分を形成する形成工程と、
を有する半導体装置の製造方法であって、
前記成長工程は、ドナー型ドーパントガス量を制御する制御工程を含み、当該制御により所望のドナー濃度プロファイルを有する前記ｎ型エピタキシャル層を成長させ、
前記制御工程は、前記ｎ型エピタキシャル層の表面領域の前記ｎ型不純物イオンのドナー濃度に比べて、前記ｐｎ接合部分における前記ｎ型不純物イオンのドナー濃度を低減させるように、前記ドナー濃度プロファイルを制御する
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体装置は、前記ｐｎ接合部分を有するＳｉＣ電界効果トランジスタであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ｎ型エピタキシャル層は、３Ｃ−ＳｉＣ基板上に成長させて形成したことを特徴とする請求項４又は５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（ＳｉＣ）半導体を用いたパワー半導体装置（例えば、ＳｉＣ電界効果トランジスタ、以下「ＳｉＣ−ＭＯＳＦＥＴ」という。）、及びその製造方法に関するものである。
【背景技術】
【０００２】
ＳｉＣ半導体は、シリコン（Ｓｉ）に比べて大きなエネルギーバンドギャップを持つ半導体であり、Ｓｉに比べて低損失、小型化可能、高耐圧性、高耐熱性等の特性を有し、これを用いたＳｉＣ−ｐｎダイオードやＳｉＣ−ＭＯＳＦＥＴ等が種々提案されている。
【０００３】
例えば、下記の特許文献１、２には、微細化が容易な縦型ＳｉＣ−ＭＯＳＦＥＴの技術が記載されている。縦型ＳｉＣ−ＭＯＳＦＥＴでは、例えば、バルク基板であるｎ型ＳｉＣ基板上にｎ型エピタキシャル層が形成されている。ｎ型エピタキシャル層内にはｐウェルが形成され、このｐウェル内にｎ＋型ソース領域が形成されている。ｎ＋型ソース領域の近傍には、ゲートが形成されている。更に、ｎ型ＳｉＣ基板の裏面側には、ドレインが形成されている。ｐウェルとｎ型エピタキシャル層との境界には、ｐｎ接合部が形成されている。
【０００４】
この種の縦型ＳｉＣ−ＭＯＳＦＥＴでは、ゲートに所定電圧を印加することにより、ソースからドレインへほぼ垂直方向に電子が流れ、ソース・ドレイン間の導通状態が制御されるようになっている。
【０００５】
なお、下記の非特許文献１−５には、３Ｃ−ＳｉＣウェハを用いたｐｎ接合の技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−７９３３９号公報
【特許文献２】特開２００９−１６５３０号公報
【非特許文献】
【０００７】
【非特許文献１】Ｈ．Ｎａｇａｓａｗａ，Ｋ．Ｙａｇｉ，Ｔ．Ｋａｗａｈａｒａ，Ｎ．Ｈａｔｔａ，Ｍ．Ａｂｅ，Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ  Ｅｎｇ．８３，１８５（２００６）
【非特許文献２】Ａ．Ｑｔｅｉｓｈ，Ｖ．Ｈｅｉｎｅ，Ｒ．Ｊ．Ｎｅｅｄｓ，Ｐｈｙｓ．Ｒｅｖ．Ｂ４５，６５３４（１９９２）
【非特許文献３】Ｈ．Ｐ．Ｉｗａｔａ，Ｕ．Ｌｉｎｄｅｆｅｌｔ，Ｓ．Oｂｅｒｇ，Ｐ．Ｒ．Ｂｒｉｄｄｏｎ，Ｐｈｙｓ．Ｒｅｖ  Ｂ  ６８，１１３２０２（２００３）．
【非特許文献４】Ｇ．Ｂｌａｔｔｅｒ，Ｆ．Ｇｒｅｕｔｅｒ，Ｐｈｙｓ．Ｒｅｖ．Ｂ３３，３９５２（１９８６）
【非特許文献５】Ｊｏｈｎ  Ｗｉｌｅｙ＆Ｓｏｎｓ，“ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ  Ｐｈｙｓｉｃｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ”（１９８５）Ｓ．Ｍ．ＳＺＥ，ＡＴ＆Ｂｅｌｌ  Ｌａｂｏｒａｔｏｒｉｅｓ，Ｍｕｒｒａｙ  Ｈｉｌｌ，Ｎｅｗ  Ｊｅｒｓｅｙｐ．７１−８７
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のｐｎ接合部を有するＳｉＣ−ＭＯＳＦＥＴでは、次のような課題があった。
【０００９】
例えば、３Ｃ−ＳｉＣウェハを用いてｐｎ接合部を有するＳｉＣ−ＭＯＳＦＥＴを製造した場合、そのｐｎ接合部に逆バイアス電圧が印加されると、逆方向のリーク電流が流れて、オフ時の消費電力が増大するという問題があった。このリーク電流は、ｐｎ接合部を横切る積層欠陥によるものと考えられている。
【００１０】
そこで本発明の目的は、逆方向のリーク電流を低減したｐｎ接合部を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、ｎ型不純物イオンがドーピングされたｎ型エピタキシャル層を備え、前記ｎ型エピタキシャル層内に、ｐ型不純物イオンがドーピングされて形成されたｐ型領域と、当該ｐ型領域と前記ｎ型エピタキシャル層のｎ型領域との境界であるｐｎ接合部分と、を有する半導体装置であって、前記ｎ型エピタキシャル層は、当該ｎ型エピタキシャル層の表面領域のドナー濃度に比べて前記ｐｎ接合部分におけるドナー濃度が低いドナー濃度プロファイルを有するを特徴とする。
【００１２】
本発明の半導体装置の製造方法は、ｎ型エピタキシャル層を成長させる成長工程と、前記ｎ型エピタキシャル層内に、ｐ型不純物イオンをドーピングしてｐ型領域を形成するとともに、当該ｐ型領域と前記ｎ型エピタキシャル層のｎ型領域との境界であるｐｎ接合部分を形成する形成工程と、を有する半導体装置の製造方法であって、前記成長工程は、ドナー型ドーパントガス量を制御する制御工程を含み、当該制御により所望のドナー濃度プロファイルを有する前記ｎ型エピタキシャル層を成長させ、前記制御工程は、前記ｎ型エピタキシャル層の表面領域の前記ｎ型不純物イオンのドナー濃度に比べて、前記ｐｎ接合部分における前記ｎ型不純物イオンのドナー濃度を低減させるように、前記ドナー濃度プロファイルを制御することを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置及びその製造方法によれば、ｐｎ接合部分における不純物イオンのドープ量を下げる等して、ｐｎ接合部分におけるドナー濃度を低減させるようにしたので、ｐｎ接合部分の電界緩和が図られ、逆方向のリーク電流を減少できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例１における縦型ＳｉＣ−ＭＯＳＦＥＴの構造を示す模式的な断面図である。
【図２】図１中のｐｎ接合部分を示す図である。
【図３】図１の縦型ＳｉＣ−ＭＯＳＦＥＴにおけるトランジスタ特性を示す図である。
【図４】図１の縦型ＳｉＣ−ＭＯＳＦＥＴにおける逆リーク電流特性を示す図である。
【図５】３Ｃ−ＳｉＣ−ｐ＋ｎダイオードの模式図である。
【図６】図５の逆電流密度の温度（Ｔ）依存を示す図である。
【図７】図５のＥＢＩＣイメージ（明るい水平ライン＝Ｃ−ＳＦｓ）を示す図である。
【図８】図５の逆電流密度の温度（Ｔ）依存を示す図である。
【図９】図５のＥＢＩＣイメージ（明るい垂直ライン＝Ｓｉ−ＳＦｓ）を示す図である。
【図１０】異なる外部電界Ｆに関する二重ショットキー障壁の図式を示す図である。
【図１１】リーク電流のアレニウスプロットを示す図である。
【図１２】図５のリーク電流低減効果の参考例を示す図である。
【図１３】ｐｎダイオードにおけるエピタキシャル層のドナー濃度プロファイルの一具体例を詳細に示した図である。
【図１４】図１３のドナー濃度プロファイルによる電界緩和構造を有したｐｎダイオードでのリーク電流密度の累積度数分布の具体例を示す図である。
【発明を実施するための形態】
【００１５】
本願発明者らは、３Ｃ−ＳｉＣ−ｐ＋ｎダイオードにおけるリーク電流の温度依存の分析を行い、この分析結果に基づき、このようなＳｉＣ−ｐ＋ｎ接合部を有するＳｉＣ−ＭＯＳＦＥＴ等を提案した。以下、これについて説明する。
【００１６】
図５は３Ｃ−ＳｉＣ−ｐ＋ｎダイオードの模式図、図６は図５の逆電流密度の温度（Ｔ）依存を示す図、図７は図５のＥＢＩＣイメージ（明るい水平ライン＝Ｃ−ＳＦｓ）を示す図、図８は図５の逆電流密度の温度（Ｔ）依存を示す図、図９は図５のＥＢＩＣイメージ（明るい垂直ライン＝Ｓｉ−ＳＦｓ）を示す図、図１０（ａ）〜（ｃ）は異なる外部電界Ｆに関する二重ショットキー障壁の図式を示す図、更に、図１１はリーク電流のアレニウスプロットを示す図である。
【００１７】
高電子移動度と２．２ｅＶのバンドギャップのために、３Ｃ−ＳｉＣは、中耐圧及び高耐圧領域（６００Ｖ以上）で動作する素子として適した半導体である。これらの物理的な利点にもかかわらず、３Ｃ−ＳｉＣのエピタキシャル層中には、まだ多くの結晶欠陥（例えば、積層欠陥）が存在し、その積層欠陥がｐｎ接合のブロッキング特性の劣化原因になっていると考えられる。リーク電流に寄与すると考えられている積層欠陥を通したキャリア輸送を研究するために、例えば、図５に示されるような３Ｃ−ＳｉＣ−ｐ＋ｎダイオードを製造し、リーク電流の温度依存性について検討した。
【００１８】
図５に示される３Ｃ−ＳｉＣ−ｐ＋ｎダイオード１は、ｐ＋層２とｎ層３とがｐｎ接合部４で接合しており、そのｐｎ接合部４には空乏層５が発生する。ｐ＋層２に正電圧Ｖ１を印加し、ｎ層３をグランドＧＮＤに接続すると、順バイアスの電圧Ｖ１により空乏層５の幅が小さくなり、この空乏層５を通して順方向の電流が流れやすくなる。これに対し、ｐ＋層２をグランドＧＮＤに接続し、ｎ層３に正電圧Ｖ１を印加すると、逆バイアスの電圧Ｖ１により空乏層５の幅が広がり、逆方向電流が流れにくくなる。
【００１９】
本願発明者らは、ｎ型３Ｃ−ＳｉＣエピレイヤ（厚さ＝１３μｍ、［Ｎ］＝７×１０１５ｃｍ−３）（非特許文献１参照）を使って、６ガードリング（深さ＝１μｍ、［Ａｌ］＝１×１０１８ｃｍ−３）により囲まれる１００μｍ径のｐ領域を形成するために、アルミニウム（Ａｌ）イオンを注入した。逆方向のリーク電流特性は、温度範囲１００Ｋ〜２９５Ｋで測定した。結晶欠陥およびリーク電流個所は、電子ビーム誘導電流（ＥＢＩＣ）とホトエミッション顕微鏡（ＰＥＭ）によって、それぞれ観察している。
【００２０】
ｐｎ接合部４のリーク電流特性とその温度依存性は、ｐ＋層２下の欠陥密度によって大きくばらつく。図６に示すリーク電流特性は、温度によりほとんど変化しない。このｐ＋ｎダイオード１のＥＢＩＣイメージ（図７参照）は、２つの広いスリップバンド（Ｃ−ＳＦｓ）を示し、それはｐｎ接合部４を横切っておそらく短絡電流を生じる。リーク電流の電圧依存性では、低電圧領域ではリーク電流が急激に増加するが、電圧の増加に伴って緩慢な傾斜を示すようになる。
【００２１】
図８に、ｐ＋ｎダイオード１においてしばしば観察される強い温度依存性を持ったリーク電流特性を示す。図９に示すｐ＋ｎダイオード１のＥＢＩＣイメージ中の明るい垂直直線は、Ｓｉ原子によって終端される積層欠陥（Ｓｉ−ＳＦｓ）に対応し、少数の暗い水平直線は、Ｃ原子によって終端された積層欠陥に対応している。図示しないが、ＰＥＭ観察からは、ｐ＋ｎ接合領域に１つの明るい小さなスポットが観察されている。
【００２２】
又、非特許文献２や非特許文献３に記載されている第１原理計算の予測結果によれば、隣接した基底面にある３Ｃ−ＳｉＣの積層欠陥の電子構造は、一対の双晶界面に置き換えられることが示されており、およそ８０ｍｅＶの自発分極を引き起こす。又、非特許文献４によれば、帯電した結晶欠陥は電気的には２重ショットキー障壁とみなせると判断できる。印加電界Ｆで、二重ショットキー障壁の片側が順方向に繋がっており、もう片側が反対方向に繋がっている。
【００２３】
印加電界Ｆの増加あるいは温度上昇により、多くの電子がその障壁を超えることが出来るようになる（図１０の図式を参照）。その障壁近傍での局所的な電界は約１．３ＭＶ／ｃｍであり、そこで電子は大きな運動エネルギーを得ることが出来るため、その後の衝突により荷電したキャリア密度が増大することによりリーク電流が増加する。障壁を超えた電流は、次式（１）の熱電子放出理論によって表される。
【００２４】
【数１】
2011100964.tif 000003
【００２５】
この（１）式のＡ＊、ＩＳ、Ａ及びｗは、それぞれＲｉｃｈａｒｄｓｏｎ定数、飽和電流、ｐ領域の面積、及びスペースチャージ領域の長さである。
【００２６】
本願発明者らは、逆バイアス電圧が４０Ｖで、異なる温度におけるリーク電流値を求め、アレニウスプロットによって、理論的な予測と良く一致する障壁高さΦＢ＝９０±８ｍｅＶを得た。更に本願発明者は、異なる電圧に対しても同様の方法を用いて、障壁高さΦＢが０ｍｅＶとなる逆バイアス電圧を外挿した結果、この障壁が消失する電圧が１４０Ｖとなることを導き出した。従って、１４０Ｖの電圧で、すべての電子はショットキー障壁を通過することが出来るようになる。
【００２７】
以上説明したように、本願発明者らは、リーク電流が温度と印加電界に強く依存し、その物理的機構は、積層欠陥の自発分極によるダブルショットキー障壁がｐｎ接合部４の空乏層５内に形成されているためであることを見出した。即ち、積層欠陥があると、外部から電界を掛けなくても、リーク電流の増大を促進する自発分極が起こってしまうため、積層欠陥に起因してリーク電流が流れることを見出した。ここで、リーク電流は電界強度に対して強い依存性を示すことから、同じ逆バイアス電圧であっても、空乏層５の電界を低減すればリーク電流は低減可能である。即ち、リーク電流を低減させるためには、ｐｎ接合部分の電界強度を低減する方法を施すことが有効であると言える。
【００２８】
非特許文献５における第７６頁の（１４ｂ）式に記載された（１８）式のポアソンの式から導出された式（１８）によれば、最大電界強度はドナー濃度に比例する。この式に基づいて、リーク電流低減手法の１つとして、ｐｎ接合部分の不純物濃度を低減する方法を挙げることが出来る。最大電界強度がドナー濃度に比例することを利用することにより、例えば、ｐｎ接合部分のドナー濃度を従来の３／７にすれば、電界強度も３／７となり、その分リーク電流を減少できる（非特許文献５における不純物濃度と電界分布に関する第７７頁の図１３参照））。
【００２９】
図１２は、ｐ＋ｎダイオード１でのリーク電流低減効果の参考例を示す図である。図の参考例は、単純に３Ｃ−ＳｉＣのエピタキシャル層のドナー濃度（ドーパントは窒素）を低減させた場合におけるリーク電流密度の累積度数分布の結果を示している。ここで、「単純に」ドナー濃度を低減させるとは、ｐｎ接合部４を含むエピタキシャル層全体で一律にドナー濃度を低減させ、当該低減後のドナー濃度をｐｎ接合部４を含むエピタキシャル層全体で一定にすることを意味する。図中において、横軸はリーク電流密度、縦軸はリーク電流密度の累積度数である。また、図中において菱形のドットで示した結果（図中右側のグラフ部分）はエピタキシャル層のドナー濃度がＮＤ＝７．５Ｅ１５/ｃｍ３であり、正方形のドットで示した結果（図中左側のグラフ部分）はドナー濃度がＮＤ＝１．５Ｅ１５/ｃｍ３である。両結果を比べると、ドナー濃度が低下することによって、リーク電流密度が低密度側へシフトすることが確認できる。つまり、ドナー濃度の低下はリーク電流低減の効果があることが分かる。
【００３０】
ただし、単純にエピタキシャル層の不純物濃度（ドナー型不純物）を下げると、後述するようにオン抵抗の増大が懸念される。そこで、本願発明者らは、単純にエピタキシャル層のドナー濃度を低減させるのではなく、以下に述べるようなエピタキシャル層のドナー濃度プロファイルを採用することに想到した。
【００３１】
図１３は、ｐ＋ｎダイオード１におけるエピタキシャル層のドナー濃度プロファイルの一具体例を詳細に示した図である。図中において、横軸は３Ｃ−ＳｉＣ基板方向への深さ、縦軸はエピタキシャル層の不純物濃度を示している。
【００３２】
図例のドナー濃度プロファイルにおいて、エピタキシャル表面（エピ表面）から深さ１μｍ以下の範囲に位置するファーストレイヤーは、ドナー濃度（ドーパントは窒素）がＮＤ＝７Ｅ１５/ｃｍ３である。このファーストレイヤーは、エピタキシャル層の「表面領域」であるエピ表面を含む。また、ＮＤ＝７Ｅ１５/ｃｍ３は、エピタキシャル層における一般的なドナー濃度に相当する。つまり、エピタキシャル層の表面領域のドナー濃度は、低減させずに高く保ったままとなっている。
【００３３】
ファーストレイヤーから深さ１０μｍの範囲に位置するセカンドレイヤーは、ドナー濃度（ドーパントは窒素）がＮＤ＝３Ｅ１５/ｃｍ３である。このセカンドレイヤーは、ｐ＋層２とｎ層３との境界であるｐｎ接合部４を含む。つまり、ｐｎ接合部分を含む領域範囲については、ファーストレイヤーに含まれるエピタキシャル層の表面領域に比べて、ドナー濃度が低減されている。
【００３４】
セカンドレイヤーから深さ３μｍの範囲に位置するサードレイヤーは、ドナー濃度（ドーパントは窒素）がＮＤ＝７Ｅ１５/ｃｍ３である。このサードレイヤーは、エピタキシャル層におけるエピ表面とは別の「表面領域」である基板側表面を含む。つまり、この表面領域についても、エピ表面と同様に、ｐｎ接合部分に比べると、ドナー濃度が低減させずに高く保ったままとなっている。このように、図例のドナー濃度プロファイルは、ドナー濃度を階段状に変化させた電界緩和構造（ｓｔｅｐｐｅｄ ｊｕｎｃｔｉｏｎ）を有している。
【００３５】
図１４は、図１３のドナー濃度プロファイルによる電界緩和構造を有したｐ＋ｎダイオード１でのリーク電流密度の累積度数分布の具体例を示す図である。図中において、横軸はリーク電流密度、縦軸はリーク電流密度の累積度数である。また、図中において米印のドットで示した結果（図中右側のグラフ部分）は、図１３のドナー濃度プロファイルに対する比較例であり、エピタキシャル層のドナー濃度（ドーパントは窒素）がＮＤ＝７．５Ｅ１５/ｃｍ３で一定である場合を示している。一方、図中において丸印のドットで示した結果（図中左側のグラフ部分）は、図１３のドナー濃度プロファイルによる電界緩和構造の場合を示している。両結果を比べると、電界緩和構造（ｓｔｅｐｐｅｄ ｊｕｎｃｔｉｏｎ）を採用した場合には、比較例であるドナー濃度一定（Ｓｔａｎｄａｒｄ）の場合よりも、リーク電流密度が１桁程度低密度側にシフトしていることが分かる。つまり、図１３のドナー濃度プロファイルによる電界緩和構造を採用すれば、リーク電流を低減させることが可能になる。
【００３６】
なお、本発明の実施形態は、以上のようなドナー濃度が階段状のプロファイルを有する電界緩和構造に限定されるものではない。つまり、図１３に示した電界緩和構造は、本願発明者らが想到したドナー濃度プロファイルの一具体例に過ぎず、ｐｎ接合部分のドナー濃度がエピタキシャル層の表面領域よりも低くなるようなプロファイルであれば、階段状でなくても良い。例えば、表面領域からｐｎ接合部分に向かって徐々にドナー濃度が低減されるようなプロファイルであっても、リーク電流を低減させることが可能になる。
【００３７】
以上のことに基づき、本発明では、３Ｃ−ＳｉＣのｐｎ接合部４を横切る積層欠陥ＳＦｓが引き起こす逆方向のリーク電流を減少させるため、以下のようなＳｉＣ−ｐｎ接合部分を有する縦型ＳｉＣ−ＭＯＳＦＥＴを提案した。
【００３８】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００３９】
（縦型ＳｉＣ−ＭＯＳＦＥＴの構造）
図１は、本発明の実施例１における縦型ＳｉＣ−ＭＯＳＦＥＴの構造を示す模式的な断面図である。
【００４０】
本実施例１の縦型ＳｉＣ−ＭＯＳＦＥＴは、バルク基板であるｎ＋型３Ｃ−ＳｉＣ基板１０を有し、この上に、ｎ型ＳｉＣエピタキシャル層１１が形成されている。ｎ型ＳｉＣエピタキシャル層１１内には、ｐ型不純物（例えば、Ａｌ）のイオン注入により、ｐ型領域であるｐウェル１２が形成され、このｐウェル１２内に、ｎ型不純物（例えば、窒素（Ｎ））がイオン注入（ドープ）されてｎ＋型ソース領域１３が形成されている。ｎ＋型ソース領域１３上の近傍には、ゲート絶縁膜（例えば、ゲート酸化膜）１４を介して、ポリＳｉからなるゲート領域１５が形成され、更に、そのゲート領域１５上にメタル膜１６が形成されている。
【００４１】
メタル膜１６を含む全面には、絶縁膜１７が形成されている。絶縁膜１７において、ソース領域１３及びメタル膜１６に対向する箇所には、これらのソース領域１３及びメタル膜１６が露出する深さのコンタクト用の開口部１８が形成され、更に、この開口部１８を含む全面に、密着層１９が形成されている。密着層１９の全面には、Ａｌ等のメタル配線層が形成され、このメタル配線層がパターニングされて互いに分離したソース電極２０及びゲート電極２１が形成されている。３Ｃ−ＳｉＣ基板１０の裏面には、メタル膜からなるドレイン電極２２が形成されている。
【００４２】
ｐウェル１２とｎ型ＳｉＣエピタキシャル層１１との境界にはｐｎ接合部３０が、ゲート酸化膜１４とＰウェル間に挟まれた領域にはＪＦＥＴ領域３１が、それぞれ存在している。
【００４３】
前記リーク電流の温度依存の分析結果等に基づく上述の解析によれば、後述する図２（ａ）のｐｎ接合部３０を横切る箇所に積層欠陥が存在している場合には、積層欠陥に起因するリーク電流が生じる。このリーク電流は、ｐｎ接合部３０における電界強度に対して強い依存性を示すので、ｐｎ接合部３０の電界強度を低減すれば、逆バイアス印加時のリーク電流を低減できる。
【００４４】
しかし、ｐｎ接合部分の電界強度を低減するために、単純にエピタキシャル層の不純物濃度（ドナー型不純物）を下げると、同時にＪＦＥＴ領域のドナー濃度も低下するため、ＪＦＥＴ領域３１の抵抗が増大する。ＳｉＣ−ＭＯＳＦＥＴオン時には、電子はこのＪＦＥＴ領域３１を流れるため、結果的にはＳｉＣ−ＭＯＳＦＥＴのオン抵抗が増加してトランジスタ特性が劣化するという、新たな問題が発生する。
【００４５】
そこで、本実施例１では、オン抵抗を増加させることなく（即ち、オン抵抗を小さくして）、リーク電流を低減するために、ｐｎ接合部分における不純物濃度の深さ方向プロファイルを制御して、ＪＦＥＴ領域３１のドナー濃度は低減させずに高く保ったままで、ｐｎ接合部分３０におけるドナー濃度を低減させている。
【００４６】
図２（ａ）〜（ｃ）は、図１中のｐｎ接合部分を示す図であり、同図（ａ）はｐｎ接合部分を示す模式的な断面図、及び同図（ｂ）、（ｃ）はｐｎ接合部分における不純物濃度の例を示す図である。
【００４７】
図２（ａ）の横軸は図１のエピタキシャル表面（エピ表面）から３Ｃ−ＳｉＣ基板方向への深さ、縦軸は図１のエピタキシャル表面（エピ表面）における平面方向である。ｐｎ接合部３０には、空乏層３２が生じる。図２（ｂ）、（ｃ）の横軸は図１のエピタキシャル表面（エピ表面）から３Ｃ−ＳｉＣ基板方向への深さ、縦軸はｐｎ接合部分の不純物濃度である。
【００４８】
図２（ｂ）の方法では、ｐｎ接合部分全体において、ドナー濃度（Ｎ型エピ濃度）を一定にするのではなく、例えば、ｐｎ接合部３０近傍の一定領域のドナー濃度を減少させている。ここで、上層部分および下層部分のドナー濃度を低減しないのは、ドナー濃度を低減することによる弊害（オン抵抗が上がってしまう）を考慮したためである。つまり、ｎ型ＳｉＣエピタキシャル層１１は、当該ｎ型ＳｉＣエピタキシャル層１１の表面領域を含む上層部分および下層部分におけるドナー濃度に比べて、ｐｎ接合部３０におけるドナー濃度が低いドナー濃度プロファイルを有している。
【００４９】
図２（ｃ）の方法では、ｎ型ＳｉＣエピタキシャル１１側のドープ量を、３Ｃ−ＳｉＣ基板１０側からｐｎ接合部３０近傍に向かって徐々にドナー濃度（Ｎ型エピ濃度）を低減している。この方法によっても、ｎ型ＳｉＣエピタキシャル層１１は、当該ｎ型ＳｉＣエピタキシャル層１１のエピ表面を含む領域部分および３Ｃ−ＳｉＣ基板１０側の表面領域におけるドナー濃度に比べて、ｐｎ接合部３０におけるドナー濃度が低いドナー濃度プロファイルを有する。
【００５０】
（縦型ＳｉＣ−ＭＯＳＦＥＴの製造例）
図１の縦型ＳｉＣ−ＭＯＳＦＥＴにおける概略の製造例を説明する。
【００５１】
先ず、ｎ＋型３Ｃ−ＳｉＣ基板１０を用い、この上に、ｎ型ＳｉＣエピタキシャル層１１を成長させる。ＳｉＣエピタキシャル層１１は、例えば、Ｓｉ原料としてＳｉＨ２Ｃｌ２ガス、Ｃ原料としてＣ２Ｈ２ガス、キャリアガスとしてアルゴンや水素、ドーパントガスとして窒素（Ｎ２）等を用いた気相成長法（以下「ＣＶＤ法」という。）により成長する。この際、成長時に適宜ガス流量を変化させることにより、所望のドーパント濃度のＳｉＣ膜を形成する。
【００５２】
ホトリソグラフィ技術により、ＳｉＣエピタキシャル層１１上にレジストパターンを形成し、このレジストパターンをマスクにして、ｐ型不純物（例えば、Ａｌ）をイオン注入し、ｐウェル１２を形成する。ホトリソグラフィ技術により、ｐウェル１２を含むＳｉＣエピタキシャル層１１の全面に、レジストパターンを形成し、このレジストパターンをマスクにして、ｎ＋型不純物（例えば、Ｎ）をイオン注入し、ｎ＋不純物拡散層からなるｎ＋型ソース領域１３を形成する。
【００５３】
ｐウェル１２及びｎ＋型ソース領域１３を含むＳｉＣエピタキシャル層１１の全面に、酸化膜を形成し、更に、その上に、ポリＳｉ層及びメタル層を形成した後、ホトリソグラフィ技術により、その酸化膜、ポリＳｉ層及びメタル層をパターニングして、ソース領域１３の近傍に、ゲート酸化膜１１と、ポリＳｉ層からなるゲート領域１５と、メタル膜１６とを形成する。
【００５４】
ＣＶＤ法等により、メタル膜１６を含むＳｉＣエピタキシャル層１１の全面に、絶縁膜１７を堆積する。ホトリソグラフィ技術により、絶縁膜１７にコンタクト用の開口部１８を形成し、ソース領域１３及びメタル膜１６を露出させる。開口部１８を含む絶縁膜１７の全面に、密着層１９を形成し、更にこの密着層１９の全面に、Ａｌ等のメタル配線層を形成する。ホトリソグラフィ技術により、メタル配線層をパターニングして、互いに分離したソース電極２０及びゲート電極２１を形成する。ソース電極２０は、開口部１８及び密着層１９を介してソース領域１３と電気的に接続され、更に、ゲート電極２１が、開口部１８、密着層１９及びメタル膜１６を介してゲート領域１５と電気的に接続される。
【００５５】
スパッタ等により、３Ｃ−ＳｉＣ基板１０の裏面に、メタル膜からなるドレイン電極２２等を形成すれば、図１の縦型ＳｉＣ−ＭＯＳＦＥＴの製造が終了する。
【００５６】
（縦型ＳｉＣ−ＭＯＳＦＥＴの動作）
図３は、図１の縦型ＳｉＣ−ＭＯＳＦＥＴで、ドレイン・ソース間電流Ｉｄｓのドレイン・ソース間電圧Ｖｄｓ依存性を、ゲート・ソース間電圧Ｖｇｓをパラメータとして測定したトランジスタ特性である。更に、図４は、図１の縦型ＳｉＣ−ＭＯＳＦＥＴにおける逆リーク電流特性を示す図である。
【００５７】
図３に示すように、図１の縦型ＳｉＣ−ＭＯＳＦＥＴにおいて、ゲート・ソース間電圧Ｖｇｓ（例えば、１５Ｖ）が印加された場合、ドレイン・ソース間電圧Ｖｄｓが増加すると、図１中の矢印で示すように、ソース領域１３→ゲート酸化膜１４下のｐウェル１２→ＪＦＥＴ領域３１→３Ｃ−ＳｉＣ基板１０→ドレイン電極２２へ電子が流れ、ドレイン・ソース間電流Ｉｄｓが急激に増加していく。ゲート・ソース間電圧Ｖｇｓが１５Ｖ以下の例えば１０Ｖや８Ｖでは、ドレイン・ソース間電圧Ｖｄｓが所定電圧以上になると、ドレイン・ソース間電流Ｉｄｓが一定値に飽和する。
【００５８】
又、図４に示すように、図１の縦型ＳｉＣ−ＭＯＳＦＥＴにおいて、逆バイアスのドレイン・ソース間電圧Ｖｄｓが増加すると、ｐｎ接合部３０に生じる積層欠陥によって、逆方向のドレイン・ソース間リーク電流Ｉｄｓが急激に増加する。本実施例１では、図２（ｂ）、（ｃ）から想定されるように、ＪＦＥＴ領域３１のドナー濃度は高く保ったままで、ｐｎ接合部分３０のドナー濃度を低減させているので、ＭＯＳＦＥＴのオン抵抗を大きくすることなく、ｐｎ接合部分の電界緩和が図られ、リーク電流Ｉｄｓが小さくなっている。
【００５９】
（実施例１の効果）
本実施例１の縦型ＳｉＣ−ＭＯＳＦＥＴ及びその製造方法によれば、ｎ型ＳｉＣエピタキシャル層１１の成長時にＮ２等のドナー型ドーパントガス量を制御して、所望のドナー濃度プロファイルを有するｎ型ＳｉＣエピタキシャル層１１を成長させるようにしたので、オン抵抗を大きくすることなく、ｐｎ接合部３０の電界緩和が図られ、逆バイアス印加時のリーク電流Ｉｄｓを減少できる。
【００６０】
（変形例）
本発明は、上記実施例１に限定されず、種々の利用形態や変形が可能である。
例えば、本発明の実施例１ではｎ型のＳｉＣ−ＭＯＳＦＥＴを用いたが、ｐ型のＳｉＣ−ＭＯＳＦＥＴでも同様の効果が期待できる。
【００６１】
又、実施例１の縦型ＳｉＣ−ＭＯＳＦＥＴにおける構造や製造方法は、図示以外の構造や製造方法に変更してもよい。
【符号の説明】
【００６２】
１０    ｎ＋型３Ｃ−ＳｉＣ基板
１１    ｎ型ＳｉＣエピタキシャル層
１２    ｐウェル
１３    ｎ＋型ソース領域
１４    ゲート酸化膜
１５    ゲート領域
２０    ソース電極
２１    ゲート電極
２２    ドレイン電極
３０    ｐｎ接合部
３１    ＪＦＥＴ領域
３２    空乏層領域
【図５】
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【図１３】
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【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１４】
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