(57)【要約】【課題】半導体光素子間の光学的な接続損失を低減可能な、半導体光集積素子を作製する方法を提供する。【解決手段】半導体基板１上の半導体積層２上に第１のマスク７を形成し、半導体積層２及び第２のエリア１ｂ上に第２のマスク８を形成して第２の部分７ｂを覆い、第１のマスク７及び第２のマスク８を用いて半導体積層２をエッチングしそれぞれ第１の導波路９及び半導体メサ１０を形成し、第１のマスク７及び第２のマスク８を用いて埋込半導体層１１を成長して第１の導波路９及び半導体メサ１０を埋め込み、埋込半導体層１１と第１の導波路９と半導体メサ１０との上に誘電体層１２を成長し、誘電体層１２及び第１のエリア１ａ上に第３のマスク１３を形成し、第３のマスク１３を用いたエッチングにより第２の部分７ｂを露出させ、第２の部分７ｂを用いて埋込半導体層１１及び半導体メサ１０をエッチングし第２の導波路１５を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体光集積素子を作製する方法であって、
第１の半導体光素子のための第１のエリアと第２の半導体光素子のための第２のエリアとを含む主面を有する基板上に、活性層を含む半導体積層を成長する工程と、
所定の軸に沿って配列された第１及び第２の部分を有し、導波路のための第１のマスクを前記半導体積層上に形成する工程と、
前記半導体積層及び前記第２のエリア上に第２のマスクを形成して、前記第１のマスクの前記第１の部分を露出させるように前記第２のマスクで前記第１のマスクの前記第２の部分を覆う工程と、
前記第１のマスクの前記第１の部分及び前記第２のマスクを用いて前記半導体積層をエッチングしそれぞれ第１の導波路メサ及び半導体メサを形成する工程と、
前記第１のマスクの前記第１の部分及び前記第２のマスクを用いて前記基板の前記主面上に埋込半導体層を成長して前記第１の導波路メサ及び前記半導体メサを前記埋込半導体層によって埋め込む工程と、
前記埋込半導体層、前記第１の導波路メサ及び前記半導体メサ上に誘電体層を成長する工程と、
前記誘電体層及び前記第１のエリア上に第３のマスクを形成する工程と、
前記第３のマスクを用いて前記誘電体層及び前記第２のマスクをエッチングし、第４のマスクを形成すると共に前記第１のマスクの前記第２の部分を露出させる工程と、
前記第３のマスクを除去する工程と、
前記第４のマスクと前記第１のマスクの前記第２の部分とを用いて前記埋込半導体層及び前記半導体メサをエッチングし第２の導波路メサを形成する工程と、を備えることを特徴とする方法。
【請求項２】
前記第１の導波路メサ及び前記半導体メサを前記埋込半導体層によって埋め込んだ後に、前記誘電体層を成長するに先立って、前記第１のマスクの前記第１の部分を除去する工程を更に備える、ことを特徴とする請求項１に記載された方法。
【請求項３】
前記第１のマスクはシリコン酸化物を含み、前記第２のマスクはシリコン窒化物を含む、ことを特徴とする請求項１又は請求項２に記載された方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体光集積素子を作製する方法に関する。
【背景技術】
【０００２】
特許文献１には、光半導体装置の製造方法が記載されている。この方法では、レーザダイオードのための半導体領域上にストライプ状のマスクを形成した後に、このマスクを用いて上記の半導体領域をエッチングして、メサストライプを形成する。次いで、アレイ導波路格子のための半導体領域上に別のマスクを形成した後に、この半導体領域を上記の別のマスクを用いてエッチングし、ハイメサ構造を形成する。メサストライプとハイメサ構造とが接続されるように、上記の別のマスクを形成する際には、ハイメサ構造のためのパターンの一端を上記のメサストライプの一端に位置合わせする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２３２０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の方法においては、レーザダイオードのためのメサストライプとアレイ導波路格子のためのハイメサ構造とが、上記の２つのマスクを用いて規定され、これらのマスクは別工程で形成される。このため、メサストライプとハイメサ構造とを接続するためには、上述のように、後工程で形成される別のマスクのパターンの一端を、メサストライプの一端に位置合わせする必要がある。この位置合わせの際には、一般に誤差が生じるが、この誤差がメサストライプの幅に対して無視できない程度の大きさである場合がある。そのような場合には、メサストライプの幅方向についての、メサストライプとハイメサ構造との位置ズレにより、メサストライプの導波路とハイメサ構造の導波路との間の光学的な接続損失が大きいものとなってしまう。
【０００５】
そこで、本発明は、半導体光素子間の光学的な接続損失を低減可能な、半導体光集積素子を作製する方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体光集積素子を作製する方法は、第１の半導体光素子のための第１のエリアと第２の半導体光素子のための第２のエリアとを含む主面を有する基板上に、活性層を含む半導体積層を成長する工程と、所定の軸に沿って配列された第１及び第２の部分を有し、導波路のための第１のマスクを前記半導体積層上に形成する工程と、前記半導体積層及び前記第２のエリア上に第２のマスクを形成して、前記第１のマスクの前記第１の部分を露出させるように前記第２のマスクで前記第１のマスクの前記第２の部分を覆う工程と、前記第１のマスクの前記第１の部分及び前記第２のマスクを用いて前記半導体積層をエッチングしそれぞれ第１の導波路メサ及び半導体メサを形成する工程と、前記第１のマスクの前記第１の部分及び前記第２のマスクを用いて前記基板の前記主面上に埋込半導体層を成長して前記第１の導波路メサ及び前記半導体メサを前記埋込半導体層によって埋め込む工程と、前記埋込半導体層、前記第１の導波路メサ及び前記半導体メサ上に誘電体層を成長する工程と、前記誘電体層及び前記第１のエリア上に第３のマスクを形成する工程と、前記第３のマスクを用いて前記誘電体層及び前記第２のマスクをエッチングし、第４のマスクを形成すると共に前記第１のマスクの前記第２の部分を露出させる工程と、前記第３のマスクを除去する工程と、前記第４のマスクと前記第１のマスクの前記第２の部分とを用いて前記埋込半導体層及び前記半導体メサをエッチングし第２の導波路メサを形成する工程と、を備えることを特徴とする。
【０００７】
この方法によれば、半導体積層上に第１のマスクを形成した後に、第２のマスクによって第１のマスクの第２の部分を覆って保護する。その後、第１のマスクの第１の部分を用いて半導体積層をエッチングし、第１の半導体光素子のための第１の導波路メサを形成する。その後、第１のマスクの第２の部分を覆っていた第２のマスクを第３のマスクを用いてエッチング除去し、第１のマスクの第２の部分を露出させる。そして、第１のマスクの第２の部分を用いて埋込半導体層及び半導体メサをエッチングし、第２の半導体光素子のための第２の導波路メサを形成する。このように、この方法においては、第１の導波路メサと第２の導波路メサとは、第１のマスクを用いて規定される。このため、この方法によれば、第１の導波路メサを含む第１の半導体光素子と第２の導波路メサを含む第２の半導体光素子との光学的な接続損失が低減される。
【０００８】
本発明に係る方法では、前記第１の導波路メサ及び前記半導体メサを前記埋込半導体層によって埋め込んだ後に、前記誘電体層を成長するに先立って、前記第１のマスクの前記第１の部分を除去する工程を更に備える、ことが好ましい。
【０００９】
この方法によれば、第１の導波路メサ上に複数のマスクが積層されることが避けられる。
【００１０】
本発明に係る方法では、前記第１のマスクはシリコン酸化物を含み、前記第２のマスクはシリコン窒化物を含む、ことが好ましい。
【００１１】
この方法によれば、第１のマスクの第２の部分を露出させる工程において、第２のマスクを容易に選択エッチングできる。
【発明の効果】
【００１２】
半導体光素子間の光学的な接続損失を低減可能な、半導体光集積素子を作製する方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本実施の形態に係る半導体光集積素子を作製する方法の主要な工程を示す図面である。
【図２】本実施の形態に係る半導体光集積素子を作製する方法の主要な工程を示す図面である。
【図３】本実施の形態に係る半導体光集積素子を作製する方法の主要な工程を示す図面である。
【図４】本実施の形態に係る半導体光集積素子を作製する方法の主要な工程を示す図面である。
【図５】本実施の形態に係る方法により作製される半導体発光素子の平面図である。
【発明を実施するための形態】
【００１４】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて添付図面を参照しながら、本発明の半導体光集積素子を作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００１５】
図１、図２、図３及び図４は、本実施形態に係る半導体光集積素子を作製する方法の主要な工程を示す図面である。図１、図２、図３及び図４には、直交座標系Ｓが示されている。第１及び第２の半導体光素子を含む半導体光集積素子を作製する方法を説明する。第１の半導体光素子としては、例えば、半導体レーザ素子があり、第２の素子としは、例えば、リング共振器がある。
【００１６】
まず、半導体基板を用意する。図１（ａ）に示されるように、半導体基板１は、第１のエリア１ａと第２のエリア１ｂとを含む主面１ｃを有している。第１のエリア１ａと第２のエリア１ｂとは、互いに隣り合っている。また、第１のエリア１ａ及び第２のエリア１ｂは、ｘ軸の方向に沿って配列されている。第１のエリア１ａは第１の半導体光素子のためのエピタキシャル膜が成長されるエリアである。第２のエリア１ｂは第２の半導体光素子のためのエピタキシャル膜が成長されるエリアである。この半導体基板１は、例えば、ｎ型ＩｎＰ半導体基板とすることができる。
【００１７】
続いて、工程Ｓ１０１では、半導体基板１上に半導体積層２を成長する。半導体積層２は、第１の部分２ａ及び第２の部分２ｂを含む。第１の部分２ａは、半導体基板１の第１のエリア１ａ上に配置されている。第２の部分２ｂは、半導体基板１の第２のエリア１ｂ上に配置されている。したがって、半導体積層２の第１の部分２ａ及び第２の部分２ｂは、互いに隣り合うと共に、ｘ軸の方向に沿って配列されている。
【００１８】
半導体積層２は、下部クラッド層３、活性層４、上部クラッド層５及びコンタクト層６を含む。下部クラッド層３は、半導体基板１の主面１ｃ上に成長されている。活性層４は、下部クラッド層３上に成長されている。上部クラッド層５は、活性層４上に成長されている。コンタクト層６は、上部クラッド層５上に成長されている。これらの各層は、ｙ軸方向に沿って順次積層されている。また、これらの各層の成長には、例えば、有機金属気相成長法を用いることができる。
【００１９】
下部クラッド層３は、例えば、ｎ型ＩｎＰにより構成することができる。活性層４は、例えば、アンドープのＧａＩｎＡｓＰからなる多重量子井戸により構成することができる。上部クラッド層５は、例えば、ｐ型ＩｎＰにより構成することができる。コンタクト層６は、例えば、ｐ型ＩｎＧａＡｓにより構成することができる。
【００２０】
次に、工程Ｓ１０２では、図１（ｂ）に示されるように、半導体積層２上に第１のマスク７を形成する。第１のマスク７は、ｘ軸の方向に沿って伸びるストライプ形状を有している。第１のマスク７は、半導体積層２の第１の部分２ａと第２の部分２ｂとの境界Ｂを横切るように延在している。第１のマスク７は、第１の部分７ａ及び第２の部分７ｂを含む。第１のマスク７の第１の部分７ａは、半導体積層２の第１の部分２ａ上に配置されている。第１のマスク７の第２の部分７ｂは、半導体積層２の第２の部分２ｂ上に配置されている。したがって、第１のマスク７の第１の部分７ａと第２の部分７ｂとは、互いに隣り合うと共に、ｘ軸の方向に沿って配列されている。ここで、第１のマスク７の第２の部分７ｂは、上面７ｂａと側面７ｂｂ，７ｂｃとを有している。側面７ｂｂ，７ｂｃは、互いに対向する面であって、ｚ軸の方向に沿って配列されている。
【００２１】
第１のマスク７は、後工程におけるエッチング及び選択成長のためのマスクとして用いられることから、誘電体により形成されることが好ましい。第１のマスク７の誘電体の例としては、シリコン酸化物（例えばＳｉＯ２）を挙げることができる。第１のマスク７の材料をＳｉＯ２とする場合には、第１のマスク７は、以下のようにして形成することができる。半導体積層２の主面２ｃの全面にＳｉＯ２膜を成膜する。フォトリソグラフィ法によってＳｉＯ２膜上にストライプ状のレジストマスクを形成する。このレジストマスクを用いてＣＦ４−ＲＩＥによりＳｉＯ２膜をエッチングした後に、このレジストマスクを除去し、第１のマスク７を形成する。
【００２２】
次に、工程Ｓ１０３では、図１（ｃ）に示されるように、半導体積層２の第２の部分２ｂ上に第２のマスク８を形成する。第２のマスク８は、第１の部分８ａ、第２の部分８ｂ及び第３の部分８ｃを含む。第２のマスク８の第１の部分８ａは、第１のマスク７の第２の部分７ｂの上面７ｂａ上に設けられている。第２のマスク８の第２の部分８ｂは、第２のマスク８の第１の部分８ａ及び第１のマスク７の第２の部分７ｂの側面７ｂｂから半導体積層２の第２の部分２ｂ上に延在して設けられている。第２のマスク８の第３の部分８ｃは、第２のマスク８の第１の部分８ａ及び第１のマスク７の第２の部分７ｂの側面７ｂｃから半導体積層２の第２の部分２ｂ上に延在して設けられている。第２のマスク８は、第１の部分８ａによって第１のマスク７の第２の部分７ｂの上面７ｂａを覆い、第２の部分８ｂによって第１のマスク７の第２の部分７ｂの側面７ｂｂを覆い、第３の部分８ｃによって第１のマスク７の第２の部分７ｂの側面７ｂｃを覆っている。
【００２３】
このように、第２のマスク８は、第１のマスク７の第１の部分７ａを露出させると共に、第１のマスク７の第２の部分７ｂ全体を覆っている。ここでは、第２のマスク８は、ｘ軸の方向に沿って伸びており、第１のマスク７の幅よりも広い幅を有するストライプ形状のマスクである。ただし、第２のマスク８は、第１のマスク７の第２の部分７ｂ全体を覆うことが可能な形状であれば良く、特にストライプ形状に限定されない。なお、第１のマスク７及び第２のマスク８の幅とは、ｚ軸の方向についての長さである。
【００２４】
第２のマスク８は、後工程におけるエッチング及び選択成長のためのマスクとして用いられることから、誘電体により形成されることが好ましい。第２のマスク８の誘電体の例としては、シリコン窒化物（例えばＳｉＮ）を挙げることができる。第２のマスク８の材料をＳｉＮとする場合には、第２のマスク８は、以下のようにして形成することができる。半導体積層２の主面２ａの全面及び第１のマスク７上にＳｉＮ膜を成膜する。フォトリソグラフィ法によって、ＳｉＮ膜における第１のマスク７の第２の部分７ｂ上のエリアを含むストライプ状のエリアにレジストマスクを形成する。このレジストマスクを用いたウェットエッチングによって、第１のマスク７を残すようにＳｉＮ膜を選択的にエッチングした後に、レジストマスクを除去し、第２のマスク８が形成される。第１のマスク７がＳｉＯ２から構成される場合、このウェットエッチングには、例えば、１８０℃に加熱したリン酸を用いることができる。
【００２５】
続いて、工程Ｓ１０４では、図２（ａ）に示されるように、第１のマスク７の第１の部分７ａ及び第２のマスク８を用いて半導体積層２をエッチングし、それぞれ第１の導波路メサ９及び半導体メサ１０を形成する。第１の導波路メサ９は、第１のマスク７の第１の部分７ａによって規定されるストライプメサである。第１の導波路メサ９は、半導体基板１の第１のエリア１ａ上に形成されている。半導体メサ１０は、第２のマスク８によって規定されるストライプメサである。したがって、半導体メサ１０は、第１の導波路メサ９よりも広い幅を有する。半導体メサ１０は、半導体基板１の第２のエリア１ｂ上に形成されている。半導体積層２のエッチングは、例えば、ＣＨ４／Ｈ２−ＲＩＥを用いたドライエッチングとすることができる。
【００２６】
次に、工程Ｓ１０５では、図２（ｂ）に示されるように、第１のマスク７の第１の部分７ａ及び第２のマスク８を選択成長マスクとして用いて、半導体基板１の主面１ｃ上に埋込半導体層１１を成長し、埋込半導体層１１によって第１の導波路メサ９及び半導体メサ１０を埋め込む。埋込半導体層１１は、第１の部分１１ａ及び第２の部分１１ｂを含む。埋込半導体層１１の第１の部分１１ａは、半導体基板１の第１のエリア１ａ上に配置されている。埋込半導体層１１の第２の部分１１ｂは、半導体基板１の第２のエリア１ｂ上に配置されている。したがって、埋込半導体層１１の第１の部分１１ａと第２の部分１１ｂとは、互いに隣り合うと共に、ｘ軸の方向に沿って配列されている。第１の導波路メサ９は、埋込半導体層１１の第１の部分１１ａによって埋め込まれている。半導体メサ１０は、埋込半導体層１１の第２の部分１１ｂによって埋め込まれている。埋込半導体層１１の成長には、例えば、有機金属気相成長法を用いることができる。埋込半導体層１１は、第１の導波路メサ９における電流狭窄のために、例えば、Ｆｅ−ＩｎＰにより構成することが好ましい。
【００２７】
続いて、工程Ｓ１０６では、図２（ｃ）に示されるように、第１のマスク７の第１の部分７ａをエッチングして除去する。第１のマスク７の第１の部分７ａが除去されることにより、第１の導波路メサ９の上面９ａが露出される。第１のマスク７の材料がＳｉＯ２である場合には、以下のようにして、第１のマスク７の第１の部分７ａを除去することができる。フォトリソクラフィ法によって、第１のマスク７の第２の部分７ｂ上のエリアを含むエリアにレジストマスクを形成する。このとき、例えば、第２のマスク８の上面及び両側面と、第２のマスクの両側の埋込半導体層１１の第２の部分１１ｂの表面と、を覆うようにレジストマスクが形成されていてもよい。このレジストマスクを用いて、フッ酸を用いたウェットエッチングにより、第１のマスク７の第１の部分７ａをエッチングした後に、レジストマスクを除去する。このように、第１のマスク７の第１の部分７ａを除去することにより、第１の導波路メサ９の上面９ａ上に複数のマスクが積層されることが避けられる。
【００２８】
続いて、工程Ｓ１０７では、図３（ａ）に示されるように、埋込半導体層１１の上面１１ｃ、第２のマスク８及び第１の導波路メサ９の上面９ａ上に誘電体層１２を成長する。誘電体層１２は、第２のマスク８、第１の導波路メサ９の上面９ａ及び埋込半導体層１１の上面１１ｃの全体を覆うように設けられる。誘電体層１２は、第１の部分１２ａ及び第２の部分１２ｂを含む。誘電体層１２の第１の部分１２ａは、埋込半導体層１１の第１の部分１１ａ上に配置されている。誘電体層１２の第２の部分１２ｂは、埋込半導体層１１の第２の部分１１ｂ上に配置されている。したがって、誘電体層１２の第１の部分１２ａと第２の部分１２ｂとは、互いに隣り合うと共に、ｘ軸の方向に沿って配列されている。誘電体層１２は、第１の部分１２ａによって、埋込半導体層１１の第１の部分１１ａと第１の導波路メサ９の上面９ａとを覆っている。誘電体層１２は、第２の部分１２ｂによって、埋込半導体層１１の第２の部分１１ｂと第２のマスク８とを覆っている。
【００２９】
誘電体層１２は、後工程において、第１のマスク７を残して第２のマスク８と共にエッチング除去されるため、第１のマスク７に対して選択性を有すると共に第２のマスク８と同時にエッチング可能な材料により構成することが好ましい。このような材料として、例えば、第１のマスク７がＳｉＯ２より構成され第２のマスク８がＳｉＮより構成される場合には、ＳｉＮが挙げられる。
【００３０】
次に、工程Ｓ１０８では、図３（ｂ）に示されるように、誘電体層１２の第１の部分１２ａ上に、第３のマスク１３を形成する。第３のマスク１３は、誘電体層１２の第１の部分１２ａの上面全体に設けられる。第３のマスク１３は、例えば、フォトリソグラフィ法により形成されるレジストマスクとすることができる。
【００３１】
続いて、工程Ｓ１０９では、図３（ｃ）に示されるように、第３のマスク１３を用いて誘電体層１２の第２の部分１２ｂ及び第２のマスク８をエッチングして除去する。誘電体層１２の第２の部分１２ｂが除去されることにより、埋込半導体層１１の第２の部分１１ｂの上面と第２のマスク８とが露出され、第２のマスク８が除去されることにより、第１のマスク７の第２の部分７ｂと半導体メサ１０の上面のエリア１０ｂ，１０ｃとが露出される。半導体メサ１０の上面のエリア１０ｂは、第２のマスク８の第２の部分８ｂにより覆われていたエリアである。半導体メサ１０の上面のエリア１０ｃは、第２のマスク８の第３の部分８ｃにより覆われていたエリアである。この工程により、第４のマスク１４が形成される（誘電体層１２の第１の部分１２ａが残される）と共に第１のマスク７の第２の部分７ｂが露出される。
【００３２】
この工程におけるエッチングにおいては、第１のマスク７をＳｉＯ２により構成し、第２のマスク８及び誘電体層１２をＳｉＮにより構成すれば、１８０℃に加熱したリン酸によるウェットエッチングにより、第１のマスク７を残して第２のマスク８及び誘電体層１２を選択的にエッチング除去することができる。
【００３３】
続いて、工程Ｓ１１０では、図４（ａ）に示されるように、第３のマスク１３を除去して、第４のマスク１４（誘電体層１２の第１の部分１２ａ）を露出させる。
【００３４】
次に、工程Ｓ１１１では、図４（ｂ）に示されるように、第４のマスク１４と第１のマスク７の第２の部分７ｂとを用いて半導体メサ１０及び埋込半導体層１１をエッチングする。このエッチングによって、埋込半導体層１１の第２の部分１１ｂと、半導体メサ１０の上面のエリア１０ｂ，１０ｃからｙ軸の方向に沿って伸びる半導体メサ１０の両側部と、が除去される。これにより、第２の導波路メサ１５及び埋込層１６が形成される。第２の導波路メサ１５は、半導体基板１の第２のエリア１ｂ上において露出して形成されている。第２の導波路メサ１５は、第１のマスク７の第２の部分７ｂによって規定されるストライプメサである。したがって、第２の導波路メサ１５は、第１の導波路メサ９と略同一の幅を有している。埋込層１６は、埋込半導体層１１の第１の部分１１ａであり、第１のエリア１ａ上において、第１の導波路メサ９を埋め込んでいる。
【００３５】
そして、工程Ｓ１１２では、図４（ｃ）に示されるように、第４のマスク１４及び第１のマスク７の第２の部分７ｂを除去した後に、第１の導波路メサ９の上面９ａ及び埋込層１６の上面１６ａ上に上部電極１７を形成すると共に半導体基板１の裏面１ｄ上に下部電極１８を形成する。
【００３６】
以上の工程により、埋め込み構造を有する第１の導波路メサ９を含む第１の半導体光素子と、ハイメサ構造を有する第２の導波路メサ１５を含む第２の半導体光素子と、がモノリシックに集積された半導体光集積素子が製造される。
【００３７】
以上説明した本実施形態に係る方法においては、工程Ｓ１０２において、半導体積層２上に第１のマスク７を形成した後に、工程Ｓ１０３において、第２のマスク８により第１のマスク７の第２の部分７ｂを覆って保護する。その後、工程Ｓ１０４において、第１のマスク７の第１の部分７ａを用いて半導体積層２をエッチングし、第１の半導体光素子のための第１の導波路メサ９を形成する。その後、工程Ｓ１０９において、第１のマスク７の第２の部分７ｂを覆っていた第２のマスク８を第３のマスク１３を用いてエッチング除去し、第１のマスク７の第２の部分７ｂを露出させる。そして、工程Ｓ１１１において、第１のマスク７の第２の部分７ｂを用いて埋込半導体層１１及び半導体メサ１０をエッチングし、第２の半導体光素子のための第２の導波路メサ１５を形成する。
【００３８】
このように、この方法においては、第１の導波路メサ９と第２の導波路メサ１５とは、工程Ｓ１０２において形成される第１のマスク７を用いて規定される。このため、この方法によれば、第１の導波路メサ９と第２の導波路メサ１５とが位置ズレせずに接続されて形成されるので、第１の導波路メサ９を含む第１の半導体光素子と第２の導波路メサ１５を含む第２の半導体光素子との光学的な接続損失が低減される。
【００３９】
なお、本実施の形態に係る方法は、工程Ｓ１１１で第２の導波路メサ１５を形成した後に、ポリイミド等の低屈折率材料によって第２の導波路１５を埋め込む工程をさらに備えることができる。
【００４０】
また、本実施の形態に係る方法は、工程Ｓ１１１で第２の導波路メサ１５を形成した後に、所定の絶縁膜によって第２の導波路１５を覆う工程をさらに備えていても良い。
【００４１】
上述した本実施の形態に係る方法は、例えば、図５に示されるような、周知の半導体発光素子２０の作製に適用することができる。半導体発光素子２０は、チャープ回折格子２１、利得領域２２及びリング共振器２３を含む。利得領域２２は、電流を注入して利得を発生させる為に、電流狭窄構造が必要とされる。このため、利得領域２２の導波路２２ａは、Ｆｅ−ＩｎＰによる埋め込み構造を有する導波路であることが好ましい。一方で、リング共振器２３においては、導波路２３ａは、１０μｍ程度の曲率半径をもって曲げる必要があるので、ハイメサ構造を有する導波路であることが好ましい。
【００４２】
したがって、例えば、利得領域２２とリング共振器２３との接続部分Ａにおいては、埋め込み構造を有する導波路２２ａとハイメサ構造を有する導波路２３ａとが接続されることとなる。上記の方法において、第１の半導体光素子を利得領域２２とし、第２の半導体光素子をリング共振器２３として、半導体発光素子２０を作製することによって、上述の理由から、利得領域２２の導波路２２ａとリング共振器２３の導波路２３ａとが位置ズレすることなく接続されるので、利得領域２２とリング共振器２３との光学的な接続損失が低減される。
【００４３】
以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく詳細において変更され得ることは、当業者によって認識される。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【符号の説明】
【００４４】
１…半導体基板、１ａ…第１のエリア、１ｂ…第２のエリア、２…半導体積層、７…第１のマスク、７ａ…第１の部分、７ｂ…第２の部分、８…第２のマスク、９…第１の導波路メサ、１０…半導体メサ、１１…埋込半導体層、１２…誘電体層、１３…第３のマスク、１４…第４のマスク、１５…第２の導波路メサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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