(57)【要約】      （修正有）【課題】オン抵抗、出力容量を低減した半導体装置を提供する。【解決手段】絶縁層２の上に互いに接して設けられた、第２導電型の第１の半導体層３４、前記第１の半導体層よりも不純物濃度の低い第２導電型の第２の半導体層３３、第１導電型の第３の半導体層３１、前記第３の半導体層よりも不純物濃度の高い第１導電型の第４の半導体層３２、前記第４の半導体層の表面に設けられた第２導電型の第５の半導体層３５と、前記第２の半導体層と前記第３の半導体層との境界の上に設けられたトレンチ溝５１と、前記トレンチ溝内及び前記トレンチ溝外の前記第２，第３，第４の半導体層の上に絶縁膜４２を介して設けられた制御電極２３と、前記第１の半導体層の上に設けられた第１の主電極２１と、前記第４，第５の半導体層の上に前記制御電極と離隔して設けられた第２の主電極２２と、を備える半導体装置。【選択図】図１
2011023653.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層の上に設けられた第１導電型の第１の半導体層と、
前記絶縁層の上に前記第１の半導体層に接して設けられた前記第１の半導体層よりも不純物濃度の高い第１導電型の第２の半導体層と、
前記絶縁層の上に前記第２の半導体層と反対側の前記第１の半導体層に接して設けられた第２導電型の第３の半導体層と、
前記絶縁層の上に前記第３の半導体層に接して設けられた前記第３の半導体層よりも不純物濃度の高い第２導電型の第４の半導体層と、
前記第２の半導体層の表面に設けられた第２導電型の第５の半導体層と、
前記第１の半導体層と前記第３の半導体層との境界の上に設けられたトレンチ溝と、
前記トレンチ溝内及び前記トレンチ溝外の前記第１の半導体層と前記トレンチ溝外の前記第２の半導体層と前記トレンチ溝内及び前記トレンチ溝外の前記第３の半導体層との上に絶縁膜を介して設けられた制御電極と、
前記第４の半導体層の上に設けられた第１の主電極と、
前記第５の半導体層と前記第２の半導体層との上に前記制御電極と離隔して設けられた第２の主電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記制御電極と前記第１の主電極と前記第２の主電極とは、前記第１の主電極と前記第２の主電極との間に流れる主電流と垂直な方向に互いに平行に延在していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁層は、ＳＯＩ基板の絶縁層であり、前記第１の半導体層は、前記ＳＯＩ基板の半導体層であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁層は、半導体基板内に形成した埋め込み絶縁層であり、前記第１の半導体層は、前記半導体基板の表面層であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＭＯＳ構造を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高集積化、低消費電力化にともない、ＭＯＳトランジスタは広く用いられている。また、ＳＯＩ（Silicon On Insulator）基板を用いたＭＯＳトランジスタは、ラッチアップが無く、浮遊容量が小さいという利点を有する。
【０００３】
一方、半導体装置の高速化の要求もあり、ＳＯＩ基板を用いたＭＯＳトランジスタのオン抵抗、出力容量を低減する提案がなされている（例えば、特許文献１参照）。また、高耐圧と低オン抵抗を維持しつつ出力容量をも低減する提案もある（例えば、特許文献２参照）。低消費電力化、高速化を図るために、さらに、オン抵抗、出力容量を低減する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２８９１４５号公報
【特許文献２】特開２００６−２４５５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、オン抵抗、出力容量を低減した半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、絶縁層と、前記絶縁層の上に設けられた第１導電型の第１の半導体層と、前記絶縁層の上に前記第１の半導体層に接して設けられた前記第１の半導体層よりも不純物濃度の高い第１導電型の第２の半導体層と、前記絶縁層の上に前記第２の半導体層と反対側の前記第１の半導体層に接して設けられた第２導電型の第３の半導体層と、前記絶縁層の上に前記第３の半導体層に接して設けられた前記第３の半導体層よりも不純物濃度の高い第２導電型の第４の半導体層と、前記第２の半導体層の表面に設けられた第２導電型の第５の半導体層と、前記第１の半導体層と前記第３の半導体層との境界の上に設けられたトレンチ溝と、前記トレンチ溝内及び前記トレンチ溝外の前記第１の半導体層と前記トレンチ溝外の前記第２の半導体層と前記トレンチ溝内及び前記トレンチ溝外の前記第３の半導体層との上に絶縁膜を介して設けられた制御電極と、前記第４の半導体層の上に設けられた第１の主電極と、前記第５の半導体層と前記第２の半導体層との上に前記制御電極と離隔して設けられた第２の主電極と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、オン抵抗、出力容量を低減した半導体装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図２】比較例の半導体装置の構成を表す模式的断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１０】
図１は、本発明の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１に表したように、本実施例の半導体装置６０においては、半導体基板１の上に絶縁層２が設けられ、その絶縁層２の上にｐ−型の第１の半導体層３１が設けられている。絶縁層２の上にｐ−型の第１の半導体層３１に接して、ｐ−型の第１の半導体層３１より不純物濃度の高いｐ型の第２の半導体層３２が設けられている。
【００１１】
また、絶縁層２の上に、ｐ型の第２の半導体層３２と反対側のｐ−型の第１の半導体層３１に接して、ｎ型の第３の半導体層３３が設けられている。
絶縁層２の上に、ｎ型の第３の半導体層３３に接して、第３の半導体層３３より不純物濃度の高いｎ＋型の第４の半導体層３４が設けられている。また、ｐ型の第２の半導体層３２の表面に、ｎ＋型の第５の半導体層３５が設けられている。
【００１２】
ｐ−型の第１の半導体層３１とｎ型の第３の半導体層３３との境界の上にトレンチ溝５１が設けられている。トレンチ溝５１は、第１の半導体層３１と第３の半導体層３３との境界から、その両側の第１の半導体層３１と第３の半導体層３３の一部の表面に形成されている。そのトレンチ溝５１内及びトレンチ溝５１外のｐ−型の第１の半導体層３１とトレンチ溝５１外のｐ型の第２の半導体層３２とトレンチ溝５１内及びトレンチ溝５１外のｎ型の第３の半導体層３３との上に絶縁膜４２を介して制御電極２３が設けられている。
【００１３】
すなわち、制御電極２３の下の第１の半導体層３１と第３の半導体層３３との境界、及び空乏層が広がる領域において、第１の半導体層３１及び第３の半導体層３３の上面の高さが、第２の半導体層３２の高さより低くなっている。また、空乏層が広がる領域より外側においては、第１の半導体層３１及び第３の半導体層３３の上面の高さは、第２の半導体層３２の高さとほぼ同一となっている。
【００１４】
さらに、ｎ＋型の第４の半導体層３４の上に第１の主電極２１が設けられている。ｎ＋型の第５の半導体層３５とｐ型の第２の半導体層３２との上に第２の主電極２２が制御電極２３と離隔して設けられている。
なお、第１及び第２の主電極２１、２２は、例えば、平面形状が矩形状に形成される。また、第１及び第２の主電極２１、２２は、互いに平行に延在させることにより、電流容量を大きくすることができる。
【００１５】
ｐ−型の第１の半導体層３１は活性層、ｐ型の第２の半導体層３２はベース層、ｎ型の第３の半導体層３３はドレイン層、ｎ＋型の第４の半導体層３４はコンタクト層、ｎ＋型の第５の半導体層３５はソース層となる。そして、第１の主電極２１はドレイン電極、第２の主電極２２はソース電極、制御電極２３はゲート電極として、ＭＯＳＦＥＴを構成する。
【００１６】
本実施例の半導体装置６０は、このようなＳＯＩ構造のＭＯＳＦＥＴである。
なお、本実施例においては、半導体としてシリコン（Ｓｉ）が用いられる。また、絶縁層２の上にｐ−型の第１の半導体層３１が設けられたＳＯＩ構造としては、例えば、ｐ−型の第１の半導体層３１を有するＳＯＩ基板１０を用いることができる。また、ｐ−型の半導体基板に選択的にシリコン酸化膜（ＳｉＯ２）などの埋込み絶縁層を形成してもよい。
この場合、埋め込み絶縁層が、本実施例の絶縁層２に対応する。また、埋め込み絶縁層より上の半導体基板の領域（表面層）が、第１の半導体層３１に対応する。
【００１７】
なお、絶縁層２の上のｐ型の第２の半導体層３２、ｎ型の第３の半導体層３３、ｎ＋型の第４の半導体層３４及びｎ＋型の第５の半導体層３５は、絶縁層２の上全面に設けられたｐ−型の第１の半導体層３１に、イオン注入、熱拡散処理を施すことにより形成することができる。
【００１８】
ｐ−型の第１の半導体層３１は不純物濃度が低いため、ｐ−型の第１の半導体層３１とｎ型の第３の半導体層３３との間のｐｎ接合にできる空乏層は、第１及び第２の主電極２１、２２に電圧が印加された場合大きく広がる。そのため、ＭＯＳＦＥＴのドレイン−ソース間接合容量を減少させることができる。なお、ｐ型の第２の半導体層３２は、ＳＯＩＢｏｄｙ電位の固定、パンチスルーの防止、閾値電圧の調整のために設けられる。
【００１９】
ＭＯＳＦＥＴの出力容量（ドレイン−ソース間容量）は、ｐ−型の第１の半導体層３１とｎ型の第３の半導体層３３とのｐｎ接合面積に大きく依存しており、ｐｎ接合面積が小さいほど出力容量が小さくなる。また、ｎ型の第３の半導体層３３及びｎ＋型の第４の半導体層３４、ｎ＋型の第５の半導体層３５の厚さが薄いと配線抵抗が大きくなり、ＭＯＳＦＥＴのオン抵抗は上昇する。
【００２０】
本実施例においては、制御電極２３直下のｐ−型の第１の半導体層３１とｎ型の第３の半導体層３３とのｐｎ接合部分のみにトレンチ溝５１を設けている。そのため、ｐｎ接合面積が小さくなり、ＭＯＳＦＥＴの出力容量を低減している。また、ｐｎ接合部分以外のｎ型の第３の半導体層３３の厚さはトレンチ溝５１の部分と比較して厚いため、オン抵抗の上昇を軽減できる。
【００２１】
これに対して、トレンチ溝５１を設けない場合は、上記のとおりｐ−型の第１の半導体層３１とｎ型の第３の半導体層３３との厚さを薄くすると、出力容量は低減するが、オン抵抗は上昇する。逆に、ｐ−型の第１の半導体層３１とｎ型の第３の半導体層３３との厚さを厚くすると、オン抵抗は低減できるが、出力容量は大きくなる。
【００２２】
また、ｐ型の第２の半導体層３２は、ｎ＋型の第５の半導体層３５の下を通り電位の固定を行っている。すなわち、ｎ＋型の第５の半導体層３５が絶縁層２に達してｐ型の第２の半導体層３２が分離されると、ｐ−型の第１の半導体層３１及びｐ型の第２の半導体層３２の電位が不安定になる。そのため、ｐ−型の第１の半導体層３１とｎ型の第３の半導体層３３との厚さを薄くして、ＭＯＳＦＥＴの出力容量を下げるのには限界がある。
【００２３】
図２は、比較例の半導体装置の構成を表す模式的断面図である。
図２に表したように、比較例の半導体装置１６０においては、ｐ型の第２の半導体層１３２とｐ−型の第１の半導体層１３１とに肉厚部分と肉薄部分とを設けている点が本実施例の半導体装置６０と異なる。
【００２４】
すなわち、比較例の半導体装置１６０においても、ｐ−型の第１の半導体層１３１とｎ型の第３の半導体層１３３とのｐｎ接合部分を薄くしている。そのため、出力容量を低減することができる。しかし、ｎ型の第３の半導体層１３３も薄くなるため、オン抵抗が上昇してしまう。
【００２５】
これに対して、本実施例の半導体装置６０によれば、トレンチ溝５１を設けたことにより、オン抵抗を上昇させずにＭＯＳＦＥＴの出力容量を低減させることができる。
なお、本実施例においては、第１導電型がｐ型、第２導電型がｎ型の場合を例に半導体装置６０の構造を説明したが、本発明はこれに限定されない。第１導電型がｎ型、第２導電型がｐ型でもよい。
【００２６】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００２７】
その他、本発明の実施形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【００２８】
１  半導体基板
２  絶縁層
１０、１１０  ＳＯＩ基板
２１  第１の主電極
２２  第２の主電極
２３  制御電極
３１、１３１  ｐ−型の第１の半導体層
３２、１３２  ｐ型の第２の半導体層
３３、１３３  ｎ型の第３の半導体層
３４  ｎ＋型の第４の半導体層
３５  ｎ＋型の第５の半導体層
４２  絶縁膜
５１  トレンチ溝
６０、１６０  半導体装置
【図１】
2011023653.tif 000003
【図２】
2011023653.tif 000004