(57)【要約】【課題】画素分離領域を狭小化することによって画素数を十分に増大させることができ、隣接する画素に入射した可視光の前記画素分離領域に対する透過を抑制し、高い解像度を得ることが可能なＣＭＯＳイメージセンサを提供する。【解決手段】第一導電型の半導体基板と、前記第一導電型の半導体基板上に形成され、入射した光をキャリアに変換するフォトダイオードを備え、前記第一の導電型とは異なる第二の導電型の画素領域と、前記第一の導電型であり、前記半導体基板前とともに前記画素領域を取り囲むように形成された素子分離領域と、前記画素分離内に形成された空洞と、前記画素分離領域上に形成されたゲート電極と、を備えるようにしてＣＭＯＳイメージセンサを構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第一導電型の半導体基板と、
前記第一導電型の半導体基板上に形成され、入射した光をキャリアに変換するフォトダイオードを備え、前記第一の導電型とは異なる第二の導電型の画素領域と、
前記第一の導電型であり、前記半導体基板前とともに前記画素領域を取り囲むように形成された素子分離領域と、
前記画素分離内に形成された空洞と、
前記画素分離領域上に形成されたゲート電極と、
を備えることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記半導体基板の厚さ方向において配列されてなる複数の空洞を有することを特徴とする、請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記複数の空洞は、前記半導体基板の基板面に平行な方向において配列されてなる複数の空洞を有することを特徴とする、請求項１または２に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記複数の空洞は、前記半導体基板の基板面に平行な方向において、複数の空洞同士が互いに結合して存在することを特徴とする、請求項１または２に記載のＣＭＯＳイメージセンサ。
【請求項５】
第一導電型の半導体基板上に前記第一の導電型とは異なる第二の導電型の半導体層を形成する工程と、
前記半導体層に前記半導体基板に達する溝部を形成する工程と、
前記半導体層上及び前記溝部内に前記第一の導電型の不純物を有する膜を形成する工程と、
第一の熱処理により前記第一の導電型の不純物を前記溝部内壁に拡散させて画素分離領域を形成する工程と、
前記第一の導電型の不純物を有する膜を除去した後、減圧還元性雰囲気下で第二の熱処理により、前記半導体層をマイグレーションさせて少なくとも前記溝部の開口を閉じる工程と、
前記画素分離領域上にゲート電極を形成する工程と、
を備えることを特徴とするＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサ、及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタとを有し、フォトダイオードで生成した可視光の光励起キャリアをＭＯＳトランジスタによってスイッチング方式で信号として取り出し、イメージを得るものである。可視光は、特に赤色光の波長に起因して最大約３μｍの光浸入長を有するので、フォトダイオードに対しては最低でも３μｍ程度の素子深さが必要となる。
【０００３】
一方、ＣＭＯＳイメージセンサの画素数を向上させるには、単位画素の大きさを微細化するとともに、画素分離領域を狭小化する必要がある。ＣＭＯＳイメージセンサの画素数向上の観点から現状要求されている画素分離領域の幅は約０．２μｍ程度であるので、画素分離領域全体の大きさは、高さが約３μｍであって、幅が約０．２μｍ程度となる。従来では、画素分離領域を形成するために、画素領域とは異なる導電型のイオンをイオン注入により注入深さを変更して複数回注入していた。したがって、このような画素分離領域をｐｎ接合分離によって形成しようとすると、開口幅約０．２μｍ、深さ約３μｍのトレンチを形成した後、このトレンチの内壁面に対してｐ型又はｎ型の不純物をイオン注入する必要がある（特許文献１等参照）。
【０００４】
しかしながら、上述した画素分離領域のアスペクト比は極めて高く、イオン注入の際の僅かなビーム角のずれがイオン注入量に大きな影響を与え、画素分離領域のイオン注入量を大きく変動させてしまうという問題があった。この結果、イオン注入による画素分離領域の形成技術では上述のように狭小化された画素分離領域を形成することができないという問題があった。また、非イオン注入領域に対して形成すべきマスクの大きさも数μｍのオーダとなり、加工が極めて困難になるという問題もあった。
【０００５】
また、上述したトレンチ内に例えばＳｉＯ２などを埋め込み、上記画素分離領域をいわゆるＳＴＩ（シャロー・トレンチ・アイソレーション）の技術によって形成することも可能である。しかしながら、この場合において、画素分離領域は絶縁性であるために、画素領域内に発生したキャリア画素領域外に取り出すことができない。
【０００６】
さらに、画素分離領域が微細化してくると、ある１つの画素に入射した可視光が画素分離領域を透過して隣接する画素に入り込んでしまい、ＣＭＯＳイメージセンサにおけるノイズの原因となり、解像度を劣化させてしまうことになる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第４０５１０５９号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、画素分離領域を狭小化することによって画素数を十分に増大させることができ、隣接する画素に入射した可視光の前記画素分離領域に対する透過を抑制し、高い解像度を得ることが可能なＣＭＯＳイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、第一導電型の半導体基板と、前記第一導電型の半導体基板上に形成され、入射した光をキャリアに変換するフォトダイオードを備え、前記第一の導電型とは異なる第二の導電型の画素領域と、前記第一の導電型であり、前記半導体基板前とともに前記画素領域を取り囲むように形成された素子分離領域と、前記画素分離内に形成された空洞と、前記画素分離領域上に形成されたゲート電極と、を備えることを特徴とするＣＭＯＳイメージセンサに関する。
【００１０】
また、本発明の別態様は、第一導電型の半導体基板上に前記第一の導電型とは異なる第二の導電型の半導体層を形成する工程と、前記半導体層に前記半導体基板に達する溝部を形成する工程と、前記半導体層上及び前記溝部内に前記第一の導電型の不純物を有する膜を形成する工程と、第一の熱処理により前記第一の導電型の不純物を前記溝部内壁に拡散させて画素分離領域を形成する工程と、前記第一の導電型の不純物を有する膜を除去した後、減圧還元性雰囲気下で第二の熱処理により、前記半導体層をマイグレーションさせて少なくとも前記溝部の開口を閉じる工程と、前記画素分離領域上にゲート電極を形成する工程と、を備えることを特徴とするＣＭＯＳイメージセンサの製造方法に関する。
【発明の効果】
【００１１】
本発明によれば、画素分離領域を狭小化することによって画素数を十分に増大させることができ、隣接する画素に入射した可視光の前記画素分離領域に対する透過を抑制し、高い解像度を得ることが可能なＣＭＯＳイメージセンサを提供することができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態におけるＣＭＯＳイメージセンサの断面図である。
【図２】図１に示すＣＭＯＳイメージセンサの上平面図である。
【図３】図１及び図２に示す実施形態の変形例に関するＣＭＯＳイメージセンサの断面図である。
【図４】図１及び図２に示す実施形態の他の変形例に関するＣＭＯＳイメージセンサの断面図である。
【図５】上記実施形態のＣＭＯＳイメージセンサの製造方法における工程図（断面図）である。
【図６】上記実施形態のＣＭＯＳイメージセンサの製造方法における工程図（断面図）である。
【図７】上記実施形態のＣＭＯＳイメージセンサの製造方法における工程図（平面図）である。
【図８】上記実施形態のＣＭＯＳイメージセンサの製造方法における工程図（平面図）である。
【図９】上記実施形態のＣＭＯＳイメージセンサの製造方法における工程図（断面図）である。
【図１０】上記実施形態のＣＭＯＳイメージセンサの製造方法における工程図（断面図）である。
【図１１】上記実施形態のＣＭＯＳイメージセンサの製造方法における工程図（断面図）である。
【発明を実施するための形態】
【００１３】
以下、本発明の詳細、並びにその他の特徴及び利点について、実施形態に基づいて説明する。
【００１４】
（ＣＭＯＳイメージセンサ）
図１は、実施形態におけるＣＭＯＳイメージセンサの断面図であり、図２は、図１に示すＣＭＯＳイメージセンサの上平面図である。
【００１５】
図１及び図２に示すＣＭＯＳイメージセンサ１０は、例えばｐ＋基板１１１上に形成され、フォトダイオード（図示せず）を有する複数の画素領域１２と画素領域を分離する画素分離領域１１５を有する。また、画素分離領域１１５上にはＭＯＳゲート１３が形成されている。本実施形態では、ｐ＋基板１１１、画素領域１２及び画素分離領域１１５をまとめて半導体基板１１と定義する。なお、図１及び図２においては、本実施形態の特徴部分を明確にすべく、公知の構成要素であるＭＯＳゲート１３については簡略化して記載しているが、実際には、半導体基板１１上においてゲート絶縁膜及びゲート電極が順次に形成されてなるとともに、必要に応じてＳｉＯ２等からなる側壁が形成されてなる。
【００１６】
図１に示すように、画素領域１２は画素領域１２と異なる導電型領域であるｐ＋基板１１１及び画素分離領域１１５により分離されている。画素領域１２には図示しないフォトダイオードが形成されており、画素領域１２に入射した光をキャリアに変換することができる。例えば、画素領域１２はエピタキシャル成長により形成されたｎ−層１１２、画素分離領域１１５はｐ−層からなる。従って、ｐｎ接合により画素領域１２に発生したキャリアを画素領域１２内に閉じ込めることができる。このｐ＋基板１１１及び画素分離領域１１５に囲まれた一つの領域を本実施形態では単位画素領域と定義する。
可視光は、特に赤色光の波長に起因して最大約３μｍの光浸入長を有するので、画素領域１２は、最低でも３μｍ程度の厚さが必要となる。
【００１７】
図１及び図２に示すように、画素分離領域１１５内には、複数の空洞１１４が半導体基板１１の厚さ方向及び表面方向に沿って配列されてなる。各空洞１１４の大きさは、以下に説明する製造方法において、ｎ−層１１２内に形成する溝幅及び第２の熱処理における熱処理温度、熱処理時間などに依存するが、一般にはサブミクロンのオーダである。
【００１８】
なお、画素分離領域１１５の厚さ方向最上部に位置する空洞１１４は画素分離領域１１５の表面に開口しないように形成されている。空洞１１４が画素分離領域１１５内に形成されていることにより、ある１つの画素に入射した可視光が画素分離領域１１５を透過しようとしても、前記可視光は空洞１１４内で乱反射されるため、隣接する画素に入り込んでしまうことを抑制することができる。したがって、ＣＭＯＳイメージセンサ１０におけるノイズを低減することができ、解像度を向上させることができる。
【００１９】
図２から明らかなように、上面から見ると画素分離領域１１５によって一つの画素領域１２が分離画定され、この領域を本実施形態では単位画素領域と定義している。また、空洞１１４は画素分離領域１１５内に埋め込まれるように形成されている。
【００２０】
また、前述したように空洞１１４は画素分離領域１１５の表面に開口しないように形成されているため、画素分離領域１１５の表層はｐ−層となっている。したがって、画素分離領域１１５の表層も半導体としての特性を有するため、画素分離領域１１５上に画素分離領域１１５の表層をチャネル層とするトランジスタを形成することができる。図１及び図２に示すように、画素分離領域１１５上にＭＯＳゲート１２が形成し、画素領域１２に発生したキャリアを読み出すことができる。したがって、ＭＯＳゲート１２の形成領域を別途確保する必要がないため、ＣＭＯＳイメージセンサ１０の画素数を十分に増大させることができる。
【００２１】
なお、図１及び図２に関する上記実施形態では、画素分離領域１１５の表面方向に配列した空洞１１４は互いに分離されているが、例えば、図３に示すように、複数の空洞１１４が半導体基板１１の表面方向に沿って結合し、１つの連通した空洞となるようにすることもできる。
【００２２】
図１及び図２に示すような互いに分離した空洞１１４及び図３に示すような互いに連通した空洞１１４は、以下に示す製造方法において、形成する溝部の形態及び熱処理条件を制御することによって形成することができる。
【００２３】
なお、図３に示すように、空洞１１４が基板面に沿って連通しているような場合であっても、その断面構成は図４に示すようになり、複数の空洞１１４が半導体基板１１の厚さ方向に沿って互いに分離して存在するようになる。
【００２４】
図３及び図４に示すように、画素分離領域１１５内に互いに連通してなる空洞１１４が形成されている場合においても、図１及び図２に記載した例と同様に、可視光の乱反射によって、１つの画素に入射した可視光が隣接する画素に入り込んでしまうことを抑制することできる。したがって、ＣＭＯＳイメージセンサ１０のノイズの低減を図ることができる。但し、図３及び図４に示すよう互いに連通した空洞１１４が存在するよりも、図１及び図２に示すように、複数の空洞１１４が存在する方が、可視光に対してより高い散乱効果を得ることができる。
【００２５】
なお、特に図３に示す互いに連通してなる空洞１１４には、図示しない遮光材を少なくとも部分的に充填するようにすることもできる。
【００２６】
（ＣＭＯＳイメージセンサの製造方法）
次に、実施形態におけるＣＭＯＳイメージセンサ１０の製造方法について説明する。図５〜図１２は、前記製造方法の工程図である。
【００２７】
最初に、図５に示すように、第１の導電型領域であるｐ＋層１１１上に、例えば、エピタキシャル成長法を用いて第２の導電型領域であるｎ−層１１２が形成される。この半導体基板１１は、例えば、ｐ＋基板を準備し、この上にｎ−エピ層を形成することによって得ることができる。なお、上述したように、可視光は、特に赤色光の波長に起因して最大約３μｍの光浸入長を有するので、ｎ−層１１２は、最低でも３μｍ程度の厚さが必要となる。
【００２８】
次いで、図６に示すように、例えばＳｉＯ２膜３１及びＳｉＮ膜３２からなるマスク材を介して、半導体基板１１に対してＲＩＥ等のエッチング処理を行い、少なくともｎ−層１１２を貫通するような溝部３３を形成する。なお、本実施形態では、溝部３３はｎ−層１１２を貫通し、ｐ＋層１１１にまで達するようにして溝部３３を形成している。
【００２９】
この構造を上面から見ると、図７に示すような構造となっている。すなわち、ｎ−層１１２が部分的に溝部３３により囲まれた構造となっている。この場合、図６に示す断面図は、図７に示す平面図のＡ−Ａ線に沿って切った場合に相当する。
【００３０】
なお、マスク材をＳｉＯ２膜３１及びＳｉＮ膜３２から形成しているのは、このような無機材料はフォトリソグラフィによって微細な加工が可能であり、微細なパターン及びピッチを有するマスクの加工が容易となり、結果として微細な溝部３３の加工を実現できるためである。
【００３１】
また、溝部３３は、図７に示すように単一の溝とすることもできるし、図８に示すように、離散的に配列してなる複数の溝とすることもできる。複数の溝とした場合、図８に示す平面図のＢ−Ｂ線に沿って切った断面図は図６に示した断面図と同様の形状となる。なお、図８に示す平面図のＣ−Ｃ線に沿って切った場合の断面図は、例えば図９のようになる。
【００３２】
図６及び７に示す溝形状の場合、その後の製造工程を経ることにより、最終的に得たＣＭＯＳイメージセンサ１０の画素分離領域１１５において、図３に示すような半導体基板１１の基板面に平行に連通してなる空洞１１４を形成し易い。一方、図８及び９に示す溝形状の場合、その後の製造工程を経ることにより、最終的に得たＣＭＯＳイメージセンサ１０の画素分離領域１１５において、図１に示すような、互いに分離し、独立して存在する空洞１１４を形成し易い。
【００３３】
以下では、図６の工程に続く製造工程を一例として記載するが、図８に示した複数の溝とした場合でも同様の工程であっても後の工程は変化しない。図１０に示すように、溝部３３内に第１の導電型不純物を含む絶縁膜３４、例えばボロンドープのＳｉＯ２膜を、溝部３３を埋め込むようにして形成する。溝部３３を絶縁膜３４で埋め込んだ後、第１の熱処理を実施して前記第１の導電型不純物、すなわちボロンを溝部３３の内壁に拡散させてｐ−層１１３を形成する。
【００３４】
次いで、絶縁膜３４、ＳｉＯ２膜３１及びＳｉＮ膜３２からなるマスク材をウェットエッチング等の方法で除去し、ｎ−層１１２及びｐ−層１１３表面を露出させる。続いて、減圧還元性雰囲気下で第２の熱処理を行い、露出したｐ−層１１３をマイグレーションさせる。ここでｐ−層１１３は、溝部３３の開口を閉じるようにマイグレーションし、図１１に示すように空洞１１４が形成される。この結果、ｐ−層１１３内に複数の空洞１１４が存在する画素分離領域１１５が形成される。なお、溝３３が図７に示すような形状の場合は、上述したように、空洞１１４は半導体基板１１の基板面に平行に連通するようになる。一方、溝３３が図８に示すような形状の場合は、上述したように、空洞１１４は半導体基板１１の基板面に平行な方向において連通することなく、独立して存在するようになる。上記は空洞１１４の形成の一例を示したものであり、第２の熱処理の処理条件により種々の形状の空洞１１４を形成可能である。
【００３５】
なお、第２の熱処理における減圧還元性雰囲気とは、例えば、水素還元性雰囲気とすることができる。
【００３６】
次いで、画素分離領域１１５の表層にＭＯＳトランジスタ１０を形成する。画素分離領域１１５の表層は溝部３３の開口を閉じるようにマイグレーションしたｐ−層１１３が存在しているので、画素領域内に発生したキャリア画素領域外に取り出すことができる。以上のような工程を経て、図１及び図２に示すようなＭＯＳトランジスタ１０を得る。
【００３７】
上述した減圧還元性雰囲気下で第２の熱処理は、例えば特開２００１−１４４２７６号公報に開示されている。そして、例えば、本願の図２に示すような、半導体基板の厚さ方向に複数の空洞を形成するＥＳＳ（Empty Space in Silicon）技術として開示されている。
【００３８】
以上、本発明の一実施例に基づいて詳細に説明したが、本発明は上記実施例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【００３９】
例えば、上記実施形態において、各領域の導電型を入れ替えることもできる。例えば、ｎ＋基板上にｐ−層を形成することもできる。また、画素分離領域１１５を空洞１１４とｎ−層から構成するようにすることもできる。
【符号の説明】
【００４０】
１０  ＣＭＯＳイメージセンサ
１１  半導体基板
１１１  ｐ＋基板
１１２  ｎ−層
１１３  ｐ−層
１１４  空洞
１１５  画素分離領域
１２  画素領域
１３  ＭＯＳゲート
【図１】
2011023470.tif 000003
【図２】
2011023470.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011023470.tif 000009
【図８】
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【図９】
2011023470.tif 000011
【図１０】
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【図１１】
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