(57)【要約】【課題】低消費電力化と小型化とが両立されたＰＬＬ回路を提供する。【解決手段】ＰＬＬ回路の位相比較器２は、カウンタ１６と時間デジタル変換器１３とを含む。カウンタ１６は、参照クロック信号ＲＥＦと、デジタル制御発振器の出力を分周した低周波クロック信号ＣＬＫＡおよび高周波クロック信号ＣＬＫＢとを受ける。カウンタ１６は、高周波クロック信号ＣＬＫＢのクロック数をカウントすることによって参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を検出する。時間デジタル変換器１３は、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとを受ける。時間デジタル変換器１３は、カウンタ１６の出力が所定範囲になってから、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を、高周波クロック信号ＣＬＫＢの周期よりも短い時間の精度で検出する。【選択図】図２
2011023804.tif 000002
【特許請求の範囲】
【請求項１】
位相差信号に応じた周波数で発振する発振器と、
前記発振器の出力を分周した第１のクロックおよび前記第１のクロックよりも周波数の高い第２のクロックを生成する分周器と、
位相比較部とを備え、
前記位相比較部は、
前記第１および第２のクロックならびに参照クロックを受け、前記第１のクロックと前記参照クロックとの位相差を前記第２のクロックの周期である第１の時間の精度で検出し、検出した位相差が所定範囲内になるまで、検出した位相差に対応した前記位相差信号を出力する第１の検出部と、
前記第１のクロックおよび前記参照クロックを受け、前記第１の検出部によって検出された位相差が前記所定範囲内となってから、前記第１のクロックと前記参照クロックとの位相差を前記第１の時間よりも短い第２の時間の精度で検出し、検出した位相差に対応した前記位相差信号を出力する第２の検出部とを含む、位相同期ループ回路。
【請求項２】
前記第１の検出部は、前記第２のクロックのクロック数をカウントすることによって前記第１のクロックと前記参照クロックとの位相差を検出し、
前記第２の検出部は、前記第１のクロックおよび前記参照クロックのうちの一方を前記第２の時間ずつ遅延させた信号と他方とを比較することによって、前記第１のクロックと前記参照クロックとの位相差を検出する、請求項１に記載の位相同期ループ回路。
【請求項３】
前記位相比較部は、前記第１のクロックおよび前記参照クロックのうち一方が他方に対して位相進みか位相遅れかを判定する位相判定部をさらに含み、
前記第２の検出部は、前記位相判定部の判定結果に応じて、位相進みの場合に前記第１のクロックと前記参照クロックとの位相差に対応した前記位相差信号を出力し、位相遅れの場合に位相差零に対応した前記位相差信号を出力する、請求項１または２に記載の位相同期ループ回路。
【請求項４】
前記位相比較部は、
前記第１の検出部に入力される第１のクロックおよび前記参照クロックのいずれか一方の位相を所定量シフトさせる位相シフタと、
前記第１の検出部の出力が出力範囲の中央値付近でロックするように、前記第１の検出部の出力にオフセットを付加する第１のオフセット付加部と、
前記第２の検出部の出力が出力範囲の中央値付近でロックするように、前記第２の検出部の出力にオフセットを付加する第２のオフセット付加部とをさらに含む、請求項１〜３のいずれか１項に記載の位相同期ループ回路。
【請求項５】
前記位相同期ループ回路は、前記位相比較部から出力された前記位相差信号を可変の帯域幅に制限し、帯域制限された前記位相差信号を前記発振器に出力するループフィルタをさらに備え、
前記第１の検出部によって検出された位相差が前記所定範囲内になる第１の時点から後の前記ループフィルタの帯域幅は、前記第１の時点より前の帯域幅よりも狭い、請求項１〜４のいずれか１項に記載の位相同期ループ回路。
【請求項６】
第１および第２の動作モードを有する位相同期ループ回路であって、
位相差信号に応じた周波数で発振する発振器と、
前記発振器の出力を分周することによって、第１のクロックおよび前記第１のクロックよりも周波数の高い第２のクロックを生成する分周器と、
位相比較部とを備え、
前記位相比較部は、
前記第１および第２のクロックならびに参照クロックを受け、前記第１のクロックと前記参照クロックとの位相差を前記第２のクロックの周期である第１の時間の精度で検出する第１の検出部と、
前記第１および第２のクロックを受け、前記第２の動作モードの場合に前記第１のクロックを出力し、前記第１の動作モードの場合に前記第２のクロックを出力するスイッチ部と、
前記スイッチ部の出力および前記参照クロックを受け、前記スイッチ部の出力と前記参照クロックとの位相差を前記第１の時間よりも短い第２の時間の精度で検出する第２の検出部と、
前記位相差信号を生成する位相差信号生成部とを含み、
前記第１の動作モードの場合、前記第２の検出部は、前記第１の検出部と並行して位相差を検出し、前記位相差信号生成部は、前記第１および第２の検出部によって検出された位相差を合成することによって前記位相差信号を生成し、
前記第２の動作モードの場合、前記第２の検出部は、前記第１の検出部によって検出された位相差が所定範囲内になる第１の時点から位相差の検出を開始し、前記位相差信号生成部は、前記第１の時点までは前記第１の検出部によって検出された位相差に対応した前記位相差信号を出力し、前記第１の時点からは前記第２の検出部によって検出された位相差に対応した前記位相差信号を出力する、位相同期ループ回路。
【請求項７】
前記第１の検出部は、前記第２のクロックのクロック数をカウントすることによって前記第１のクロックと前記参照クロックとの位相差を検出し、
前記第２の検出部は、前記スイッチ部の出力と前記参照クロックのうちの一方を前記第２の時間ずつ遅延させた信号と他方とを比較することによって、前記スイッチ部の出力と前記参照クロックとの位相差を検出する、請求項６に記載の位相同期ループ回路。
【請求項８】
第１および第２の動作モードを有し、送信データを送信するための通信機であって、
位相差信号に応じた周波数で発振する発振器と、
前記発振器の出力を受け、前記第２の動作モードの場合に前記発振器の発振周波数の安定後に前記発振器の出力を前記送信データで変調する変調器と、
前記発振器の出力を分周した第１のクロックおよび前記第１のクロックよりも周波数の高い第２のクロックを生成する分周器と、
前記第１の動作モードの場合に前記発振器の発振周波数の安定後に前記分周器の分周比を前記送信データに応じて変化させる分周比制御部と、
位相比較部とを備え、
前記位相比較部は、
前記第１および第２のクロックならびに参照クロックを受け、前記第１のクロックと前記参照クロックとの位相差を前記第２のクロックの周期である第１の時間の精度で検出する第１の検出部と、
前記第１および第２のクロックを受け、前記第２の動作モードの場合に前記第１のクロックを出力し、前記第１の動作モードの場合に前記第２のクロックを出力するスイッチ部と、
前記スイッチ部の出力および前記参照クロックを受け、前記スイッチ部の出力と前記参照クロックとの位相差を前記第１の時間よりも短い第２の時間の精度で検出する第２の検出部と、
前記位相差信号を生成する位相差信号生成部とを含み、
前記第１の動作モードの場合、前記第２の検出部は、前記第１の検出部と並行して位相差を検出し、前記位相差信号生成部は、前記第１および第２の検出部によって検出された位相差を合成することによって前記位相差信号を生成し、
前記第２の動作モードの場合、前記第２の検出部は、前記第１の検出部によって検出された位相差が所定範囲内になる第１の時点から位相差の検出を開始し、前記位相差信号生成部は、前記第１の時点までは前記第１の検出部によって検出された位相差に対応した前記位相差信号を出力し、前記第１の時点からは前記第２の検出部によって検出された位相差に対応した前記位相差信号を出力する通信機。
【請求項９】
送信データを送信するための第１の動作モードと、受信信号を受信する第２の動作モードとを有する通信機であって、
位相差信号に応じた周波数で発振する発振器と、
前記第２の動作モードの場合に前記発振器の発振周波数の安定後に前記発振器の出力と前記受信信号とを混合する混合器と、
前記発振器の出力を分周した第１のクロックおよび前記第１のクロックよりも周波数の高い第２のクロックを生成する分周器と、
前記第１の動作モードの場合に前記分周器の分周比を前記送信データに応じて変化させる分周比制御部と、
位相比較部とを備え、
前記位相比較部は、
前記第１および第２のクロックならびに参照クロックを受け、前記第１のクロックと前記参照クロックとの位相差を前記第２のクロックの周期である第１の時間の精度で検出する第１の検出部と、
前記第１および第２のクロックを受け、前記第２の動作モードの場合に前記第１のクロックを出力し、前記第１の動作モードの場合に前記第２のクロックを出力するスイッチ部と、
前記スイッチ部の出力および前記参照クロックを受け、前記スイッチ部の出力と前記参照クロックとの位相差を前記第１の時間よりも短い第２の時間の精度で検出する第２の検出部と、
前記位相差信号を生成する位相差信号生成部とを含み、
前記第１の動作モードの場合、前記第２の検出部は、前記第１の検出部と並行して位相差を検出し、前記位相差信号生成部は、前記第１および第２の検出部によって検出された位相差を合成することによって前記位相差信号を生成し、
前記第２の動作モードの場合、前記第２の検出部は、前記第１の検出部によって検出された位相差が所定範囲内になる第１の時点から位相差の検出を開始し、前記位相差信号生成部は、前記第１の時点までは前記第１の検出部によって検出された位相差に対応した前記位相差信号を出力し、前記第１の時点からは前記第２の検出部によって検出された位相差に対応した前記位相差信号を出力する通信機。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は位相同期ループ回路に関し、主要構成要素がデジタル回路で構成されたデジタル位相同期ループ回路に関する。さらに、この発明は、位相同期ループ回路を用いた通信機に関する。
【背景技術】
【０００２】
位相同期ループ（ＰＬＬ：Phase-Locked  Loop）回路は、高周波集積回路（ＲＦ−ＩＣ：Radio  Frequency  Integrated  Circuit）の基準信号源として用いられる。近年では、ＰＬＬ回路の全ての受動素子をデジタル回路で置き換えた全デジタルＰＬＬ（ＡＤＰＬＬ：All  Digital  PLL）回路の開発も進められている。ＰＬＬ回路を携帯電話や無線ＬＡＮ（ＷＬＡＮ：Wireless  Local  Area  Network）などの無線端末に用いる場合には、低消費電力化が製品の価値を決める重要な要素になる。低消費電力動作が可能なＰＬＬ回路として、たとえば、以下の文献に記載された技術が知られている。
【０００３】
特開２００８―１６０５９４号公報（特許文献１）は、時間デジタル変換器（ＴＤＣ：Time-to-Digital  Converter）を用いたＡＤＰＬＬ回路について開示する。この文献の時間デジタル変換器は、発振周波数を制御する周波数制御信号を用いて、入力周波数に応じて、動作状態の遅延回路の段数を切り替えるスイッチング素子を備えている。入力周波数の周期に応じて必要な段数の遅延回路だけが動作することとなるため、広帯域の周波数範囲に対応しながらも系全体の低消費電力化を図ることが可能となり、特に高い入力周波数において低消費電力化を図ることができる。
【０００４】
特開平１１―１２７０６２号公報（特許文献２）に開示されたＰＬＬ回路は、供給されたクロックを分周器によって分周したレファレンスクロックと、可変クロックとの位相を比較する位相比較回路を有する。位相比較回路は、両クロックの位相が一致したことを検出した場合に、分周器の分周比を高くすることによって位相比較回路の動作頻度を下げる。これによって、ＰＬＬ回路の消費電力が抑えられる。非活性状態から活性状態に戻るリセット時には、分周器の分周比をもとの低い状態にすることによって位相比較回路の動作頻度がもとの高い状態に戻る。したがって、両クロックの位相同期までに要する時間を短くすることができる。
【０００５】
特開平１０―０７０４５６号公報（特許文献３）に記載のデジタルＰＬＬ回路は、２つの信号の位相が一致したことを検出する回路を備える。デジタルＰＬＬ回路は、２つの信号の位相が一致している間、位相調整動作を停止する。この結果、低消費電力化に伴う位相調整能力の低下が生じない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８―１６０５９４号公報
【特許文献２】特開平１１―１２７０６２号公報
【特許文献３】特開平１０―０７０４５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、携帯用の無線端末で用いられるＰＬＬ回路は、待機時間を延ばすために低消費電力化が要求されるとともに、実装面積を削減するために小型化が要求される。上記の特開２００８―１６０５９４号公報（特許文献１）の場合、広帯域の周波数範囲に対応するためには、時間デジタル変換器に用いられる遅延セルの段数を増やす必要がある。このため、回路面積が大きくなってしまう。上記の特開平１１―１２７０６２号公報（特許文献２）および特開平１０―０７０４５６号公報（特許文献３）に記載の技術は、回路面積の削減の効果はない。
【０００８】
この発明の目的は、低消費電力化と小型化とが両立されたＰＬＬ回路を提供することである。また、この発明の他の目的は、このようなＰＬＬ回路を用いることによって従来よりも電力消費量が小さくかつ回路面積の縮小された通信機を提供することである。
【課題を解決するための手段】
【０００９】
この発明の実施の一形態による位相同期ループ回路は、発振器と、分周器と、位相比較部とを備える。発振器は、位相差信号に応じた周波数で発振する。分周器は、発振器の出力を分周した第１のクロックおよび第１のクロックよりも周波数の高い第２のクロックを生成する。位相比較部は、第１および第２の検出部を含む。第１の検出部は、第１および第２のクロックならびに参照クロックを受ける。第１の検出部は、第１のクロックと参照クロックとの位相差を第２のクロックの周期である第１の時間の精度で検出し、検出した位相差が所定範囲内になるまで、検出した位相差に対応した位相差信号を出力する。第２の検出部は、第１のクロックおよび参照クロックを受ける。第２の検出部は、第１の検出部によって検出された位相差が所定範囲内となってから、第１のクロックと参照クロックとの位相差を第１の時間よりも短い第２の時間の精度で検出し、検出した位相差に対応した位相差信号を出力する。
【発明の効果】
【００１０】
上記の実施の形態によれば、第１の検出部によって検出された位相差が所定範囲内となってから、位相検出精度が第１の検出部よりも高い第２の検出部によって位相差が検出される。これによって、低消費電力化と小型化とが両立されたＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１によるＡＤＰＬＬ回路１の構成を示すブロック図である。
【図２】図１のデジタル位相比較器２の構成を示すブロック図である。
【図３】ＡＤＰＬＬ回路１の動作モードを説明するための波形図である。
【図４】モード１におけるデジタル位相比較器２の動作を説明するためのブロック図である。
【図５】図２の時間デジタル変換器１３の構成を示すブロック図である。
【図６】図２のカウンタ１６の構成を示すブロック図である。
【図７】モード１におけるデジタル位相比較器２の動作を説明するための波形図である。
【図８】モード１においてＡＤＰＬＬ回路１の出力信号の周波数変化を示す図である。
【図９】モード１においてデジタル位相比較器２の入力信号の位相差と出力との関係を示す図である。
【図１０】モード２の粗調整期間におけるデジタル位相比較器２の動作を説明するためのブロック図である。
【図１１】モード２の微調整期間におけるデジタル位相比較器２の動作を説明するためのブロック図である。
【図１２】モード２におけるデジタル位相比較器２の動作を説明するための波形図である。
【図１３】モード２においてＡＤＰＬＬ回路１の出力信号の周波数変化を示す図である。
【図１４】モード２においてデジタル位相比較器２の入力信号の位相差と出力との関係を示す図である。
【図１５】ＡＤＰＬＬ回路１の入力信号の周波数と電流消費との関係を示す図である。
【図１６】図２のデジタル位相比較器２の比較例としてのデジタル位相比較器５０２の構成を示すブロック図である。
【図１７】図１６のデジタル位相比較器５０２の入力信号の位相差と出力との関係を示す図である。
【図１８】図１のＡＤＰＬＬ回路１の適用例として携帯電話機１２０の構成を示すブロック図である。
【図１９】図１のＡＤＰＬＬ回路１の他の適用例として携帯電話機１２１の構成を示すブロック図である。
【図２０】図１９のＤＰＦＤ制御部１２５の構成の一例を示すブロック図である。
【図２１】図１のＡＤＰＬＬ回路１のさらに他の適用例として携帯電話機１３１の構成を示すブロック図である。
【図２２】この発明の実施の形態２によるデジタル位相比較器２Ａの構成を示すブロック図である。
【図２３】図２２の位相判定部４１の構成の一例を示すブロック図である。
【図２４】図２２のデジタル位相比較器２Ａの入力信号の位相差と出力との関係を示す図である。
【図２５】この発明の実施の形態３によるデジタル位相比較器２Ｂの構成を示すブロック図である。
【図２６】図２５のデジタル位相比較器２Ｂの入力信号の位相差と出力との関係を示す図である。
【図２７】この発明の実施の形態４によるＡＤＰＬＬ回路１Ｃの構成を示すブロック図である。
【図２８】図２７のＡＤＰＬＬ回路１Ｃの位相雑音特性を説明するための図である。
【図２９】図２７のＡＤＰＬＬ回路１Ｃのロックアップタイムを説明するための図である。
【発明を実施するための形態】
【００１２】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１３】
［実施の形態１］
（ＡＤＰＬＬ回路１の構成）
図１は、この発明の実施の形態１によるＡＤＰＬＬ回路１の構成を示すブロック図である。図１を参照して、ＡＤＰＬＬ回路１は、たとえば、ＲＦ−ＩＣチップ内で高精度の高周波クロックを生成する回路である。ＡＤＰＬＬ回路１は、デジタル制御発振器４(ＤＣＯ:Digital  Controlled  Oscillator)と、分周器５(ＤＩＶ:Divider)と、デジタル位相比較器２(ＤＰＦＤ:Digital  Phase  Frequency  Detector)と、デジタルループフィルタ３(ＤＬＦ:Digital  Loop  Filter)とを含む。
【００１４】
デジタル制御発振器４は、デジタルループフィルタ３のデジタル出力に応じた周波数で発振する。デジタル制御発振器４には、公知の構成のものを用いることができる。たとえば、デジタル制御発振器として、複数のインバータによって構成されたリング発振器が知られている。この場合には、デジタルループフィルタ３の多ビットのデジタル出力に応じて、各インバータが活性状態または非活性状態になるように制御される。その他のデジタル制御発振器の例として、クロスカップル接続された一対の増幅素子に負荷としてＬＣ共振回路が接続された構成が知られている。この構成の場合、ＬＣ共振回路に用いられる複数のコンデンサの接続が、デジタルループフィルタ３の多ビットのデジタル出力に応じて切替えられる。
【００１５】
分周器５は、デジタル制御発振器４の出力信号を受けて、その出力信号の周波数を分周した低周波クロック信号ＣＬＫＡと、低周波クロック信号ＣＬＫＡよりも周波数の高い高周波クロック信号ＣＬＫＢとを出力する。図１の例の場合、デジタル制御発振器４の発振周波数は３．９ＧＨｚであり、低周波クロック信号ＣＬＫＡの周波数は、デジタル制御発振器４の発振周波数を１５０分の１に分周した２６ＭＨｚである。高周波クロック信号ＣＬＫＢは、低周波クロック信号ＣＬＫＡより周波数の高い約１ＧＨｚである。
【００１６】
デジタル位相比較器２（位相比較部）は、温度補償型水晶発振器６（ＴＣＸＯ：Temperature  Compensated  Xtal  Oscillator）から出力された参照クロック信号ＲＥＦと、上記の低周波クロック信号ＣＬＫＡおよび高周波クロック信号ＣＬＫＢとを受ける。デジタル位相比較器２は、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を検出し、検出した位相差に対応した位相差信号ＰＳを出力する。実際には、デジタル位相比較器２は、位相差の検出に代えて、参照クロック信号ＲＥＦおよび低周波クロック信号ＣＬＫＡの立上り時刻（または立下り時刻）の時間差を検出する。
【００１７】
デジタルループフィルタ３は、デジタル位相比較器２から出力された位相差信号ＰＳの周波数帯域を制限するデジタルフィルタである。デジタルループフィルタ３によって位相差信号ＰＳの高域の雑音成分が除去される。
【００１８】
上記のデジタル制御発振器４、分周器５、デジタル位相比較器２、およびデジタルループフィルタ３によって帰還ループが構成される。この帰還ループによって、分周器５から出力された低周波クロック信号ＣＬＫＡの周波数と参照クロック信号ＲＥＦの周波数とが一致するまで帰還がかかる。このように周波数が一致することをロックするという。
【００１９】
周波数がロックした状態では、ＡＤＰＬＬ回路１の出力信号ＯＳの周波数は、参照クロック信号ＲＥＦの分周比倍に一致する。ＡＤＰＬＬ回路１を用いた通信機では、分周器５の分周比を所定の値に設定することによって、搬送波の周波数に一致した出力信号ＯＳを得ることができる。
【００２０】
図１に示すように、ＡＤＰＬＬ回路１のデジタル位相比較器２を制御するためにＤＰＦＤ制御部７が設けられる。ＤＰＦＤ制御部７は、ＡＤＰＬＬ回路１の動作モードに応じてデジタル位相比較器２を制御するために、制御信号ＳＷおよびイネーブル信号ＥＮ１，ＥＮ２を出力する。ＤＰＦＤ制御部７は、さらに、デジタル位相比較器２から出力された位相差信号ＰＳをモニタ信号ＭＯＮとしてモニタする。ＡＤＰＬＬ回路１の動作モードについては図３で詳述する。
【００２１】
（デジタル位相比較器２の構成）
図２は、図１のデジタル位相比較器２の構成を示すブロック図である。図２を参照して、デジタル位相比較器２は、第１の検出部１５と、第２の検出部１２と、スイッチ部１１と、加算部１８（位相差信号生成部）とを含む。
【００２２】
第１の検出部１５は、カウンタ１６と、カウンタ１６への信号の入力の可否を制御するためのＡＮＤ回路１７Ａ，１７Ｂ，１７Ｃ（総称する場合または不特定のものを示す場合、ＡＮＤ回路１７とも記載する。）とを含む。ＡＮＤ回路１７Ａ，１７Ｂ，１７Ｃの各一方の入力端子にはイネーブル信号ＥＮ２が入力される。
【００２３】
イネーブル信号ＥＮ２が活性化状態（“１”またはＨレベルに対応する。）の場合、カウンタ１６は、ＡＮＤ回路１７Ａ，１７Ｂ，１７Ｃをそれぞれ介して参照クロック信号ＲＥＦ、低周波クロック信号ＣＬＫＡ、および高周波クロック信号ＣＬＫＢを受ける。カウンタ１６は、高周波クロック信号ＣＬＫＢのクロック数をカウントすることによって、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの立上り時刻の時間差を検出する。したがって、カウンタ１６による時間差の検出精度は、高周波クロック信号ＣＬＫＢの周期に等しい。カウンタ１６は、検出した時間差に対応する多ビットの出力信号ＯＵＴ１を加算部１８に出力する。カウンタ１６の構成の詳細については図６を参照して後述する。
【００２４】
カウンタ１６の入力側に設けられたＡＮＤ回路１７Ａ，１７Ｂ，１７Ｃは、参照クロック信号ＲＥＦ、低周波クロック信号ＣＬＫＡ、高周波クロック信号ＣＬＫＢにそれぞれ対応する。各ＡＮＤ回路１７は、対応のクロック信号とイネーブル信号ＥＮ２とを受け、イネーブル信号ＥＮ２が非活性化状態（“０”またはＬレベルに対応する。）のとき、カウンタ１６の入力信号は“０”（Ｌレベル）に固定される。この場合、カウンタ１６からの出力信号ＯＵＴ１は位相差０に対応した値（０）になる。
【００２５】
スイッチ部１１は、参照クロック信号ＲＥＦ、低周波クロック信号ＣＬＫＡ、および高周波クロック信号ＣＬＫＢと受け、制御信号ＳＷに応じて選択されたクロック信号を第２の検出部１２に出力する。制御信号ＳＷが“１”（Ｈレベル）の場合、スイッチ部１１は参照クロック信号ＲＥＦおよび高周波クロック信号ＣＬＫＢを第２の検出部１２に出力する。制御信号ＳＷが“０”（Ｌレベル）の場合、スイッチ部１１は参照クロック信号ＲＥＦおよび低周波クロック信号ＣＬＫＡを第２の検出部１２に出力する。
【００２６】
より詳細には、スイッチ部１１は制御信号ＳＷに応じて接続状態が切替わる第１、第２のスイッチ１１Ａ，１１Ｂを含む。第１のスイッチ１１Ａは、制御信号ＳＷが“１”のとき、時間デジタル変換器１３の第１の入力ノードＩＮ１に高周波クロック信号ＣＬＫＢを入力し、制御信号ＳＷが“０”のとき、第１の入力ノードＩＮ１に参照クロック信号ＲＥＦを入力する。第２のスイッチ１１Ｂは、制御信号ＳＷが“１”のとき、時間デジタル変換器１３の第２の入力ノードＩＮ２に参照クロック信号ＲＥＦを入力し、制御信号ＳＷが“０”のとき、第２の入力ノードＩＮ２に低周波クロック信号ＣＬＫＡを入力する。
【００２７】
第２の検出部１２は、時間デジタル変換器１３（ＴＤＣ）と、時間デジタル変換器１３からの信号の出力の可否を制御するための複数のＡＮＤ回路１４とを含む。複数のＡＮＤ回路１４の各一方の入力端子にはイネーブル信号ＥＮ１が入力される。
【００２８】
時間デジタル変換器１３は、スイッチ部１１から出力された２つのクロック信号を受けて、これらのクロック信号の立上り時刻の時間差を検出する。具体的には、時間デジタル変換器１３は、入力されたクロック信号のうち、一方のクロック信号を所定の遅延時間ずつ遅延させた信号と他方とを比較することによって立上り時刻の時間差を検出する。この場合の遅延時間は高周波クロック信号ＣＬＫＢの周期よりも短く設定されるので（たとえば、２０ピコ秒）、時間デジタル変換器１３の時間検出精度はカウンタ１６よりも高精度である。時間デジタル変換器１３は、イネーブル信号ＥＮ１が活性化状態（“１”またはＨレベルに対応する。）の場合、検出した時間差に対応した多ビットの出力信号ＯＵＴ２を複数のＡＮＤ回路１４を介して加算部１８に出力する。時間デジタル変換器１３の詳細な構成については、図５を参照して後述する。
【００２９】
時間デジタル変換器１３の出力側に設けられた各ＡＮＤ回路１４は、多ビットの出力信号ＯＵＴ２の各ビットに個別に対応する。各ＡＮＤ回路１４は、対応するビットの出力信号ＯＵＴ２とイネーブル信号ＥＮ１とを受ける。イネーブル信号ＥＮ１が非活性化状態（“０”またはＬレベルに対応する。）のとき、各ＡＮＤ回路１４は位相差０に対応した値（０）を加算部１８に出力する。
【００３０】
加算部１８は、第１の検出部１５の出力と第２の検出部１２の出力とを合成する。たとえば、図２の場合、分解能が低い第１の検出部１５の出力信号ＯＵＴ１が上位ビット（９〜１４ビット）に対応し、分解能が高い第２の検出部１２の出力信号ＯＵＴ２が下位ビット（１〜８ビット）に対応する。加算部１８は、上位ビットに対応する出力信号ＯＵＴ１と、下位ビットに対応する出力信号ＯＵＴ２とを合成することによって合計１４ビットの位相差信号ＰＳを得る。図２の場合と異なり、低分解能の出力信号ＯＵＴ１が上位ビットおよび中位ビットに対応し、高分解能の出力信号ＯＵＴ２が中位ビットと下位ビットに対応していてもよい。この場合、加算部１８は、共通する中位ビットについてはビットごとに加算することによって、最終的な位相差信号ＰＳを得る。
【００３１】
（ＡＤＰＬＬ回路１の動作モード）
次にＡＤＰＬＬ回路１の動作モードについて説明する。図１のＡＤＰＬＬ回路１は動作モードとしてモード１（高トラッキングレンジモード）とモード２（省電力モード）とを有する。
【００３２】
図３は、ＡＤＰＬＬ回路１の動作モードを説明するための波形図である。図３は、上から順に制御信号ＳＷおよびイネーブル信号ＥＮ１，ＥＮ２の波形を示している。時刻ｔ１〜ｔ２がモード１の場合の波形であり、時刻ｔ２〜ｔ４がモード２の場合の波形である。モード１では制御信号ＳＷが“１”（Ｈレベル）であり、モード２では制御信号ＳＷが“０”（Ｌレベル）であるので、制御信号ＳＷの論理レベルはＡＤＰＬＬ回路１の動作モードに対応している。
【００３３】
モード１（時刻ｔ１〜ｔ２）の場合、制御信号ＳＷおよびイネーブル信号ＥＮ１，ＥＮ２は全て“１”に設定される。この場合、図４〜図９で詳述するように、検出精度が粗い第１の検出部１５と検出精度が細かい第２の検出部１２とが並行して動作する。
【００３４】
モード２（時刻ｔ２〜ｔ４）の場合、デジタル位相比較器２の動作は、時刻ｔ２〜ｔ３の粗調整期間とこの粗調整期間に続く時刻ｔ３〜ｔ４の微調整期間とで異なる。粗調整期間（時刻ｔ２〜ｔ３）では、制御信号ＳＷおよびイネーブル信号ＥＮ１が“０”に設定され、イネーブル信号ＥＮ２が“１”に設定される。これによって、この期間（時刻ｔ２〜ｔ３）では検出精度が粗い第１の検出部１５によって位相差の検出が行なわれる。一方、微調整期間（時刻ｔ３〜ｔ４）では、制御信号ＳＷおよびイネーブル信号ＥＮ２が“０”に設定され、イネーブル信号ＥＮ１が“１”に設定される。これによって、この期間（時刻ｔ３〜ｔ４）では細かい検出精度の第２の検出部１２によって位相差の検出が行なわれる。
【００３５】
粗調整期間から微調整期間への移行は、モニタ信号ＭＯＮに基づいて行なわれる。図１のＤＰＦＤ制御部７は、モニタ信号ＭＯＮである図１のデジタル位相比較器２の出力信号ＯＳが所定範囲内になったとき、イネーブル信号ＥＮ１，ＥＮ２の状態を切替えて粗調整期間から微調整期間へ移行させる。モード２の詳細については、図１０〜図１４で詳述する。
【００３６】
（モード１：高トラッキングレンジモード）
図４は、モード１におけるデジタル位相比較器２の動作を説明するためのブロック図である。
【００３７】
図４を参照して、モード１の場合、制御信号ＳＷが“１”であるので、第１のスイッチ１１Ａを介して高周波クロック信号ＣＬＫＢが時間デジタル変換器１３の第１の入力ノードＩＮ１に入力される。さらに、第２のスイッチ１１Ｂを介して参照クロック信号ＲＥＦが時間デジタル変換器１３の第２の入力ノードＩＮ２に入力される。
【００３８】
時間デジタル変換器１３は、入力された高周波クロック信号ＣＬＫＢと参照クロック信号ＲＥＦとの位相差を検出する。時間デジタル変換器１３から出力された信号ＯＵＴ２は、イネーブル信号ＥＮ１が活性化状態（“１”）であるので、加算部１８に入力される。
【００３９】
モード１では、さらに、イネーブル信号ＥＮ２も活性化状態（“１”）であるので、参照クロック信号ＲＥＦ、低周波クロック信号ＣＬＫＡ、および高周波クロック信号ＣＬＫＢがカウンタ１６に入力される。カウンタ１６は、参照クロック信号ＲＥＦの立上り時刻と低周波クロック信号ＣＬＫＡの立上り時刻との時間差を検出し、検出した時間差に対応する信号ＯＵＴ１を加算部１８に出力する。
【００４０】
図５は、図２の時間デジタル変換器１３の構成を示すブロック図である。時間デジタル変換器１３は、入力された２つのクロック信号の立上り時刻の時間差を検出する。図５に示すように時間デジタル変換器１３は、従属接続されたｎ−１段の遅延セルＤＣ０〜ＤＣｎ−２と、ｎ個のＤフリップフロップＦＦ０〜ＦＦｎ−１と、デコーダ２１とを含む。
【００４１】
時間デジタル変換器１３の初段の遅延セルＤＣ０には、高周波クロック信号ＣＬＫＢが入力される。入力された高周波クロック信号ＣＬＫＢは、遅延セルＤＣ０〜ＤＣｎ−２によって順々に遅延されて転送される。各遅延セルＤＣ０〜ＤＣｎ−２の遅延時間をＴｄとすれば、第ｘ段目（ｘは１以上ｎ−２以下の整数）の遅延セルＤＣｘ−１は、高周波クロック信号ＣＬＫＢよりもｘ×Ｔｄだけ遅延した信号を出力する。遅延時間Ｔｄによって時間デジタル変換器１３の分解能が決まり、遅延セルの段数によっての時間デジタル変換器１３による検出可能範囲が決まる。たとえば、２０ピコ秒の分解能で、５ナノ秒の時間差を検出する場合には、遅延セルＤＣ０〜ＤＣｎ−２の段数は約２５６段必要になる。
【００４２】
図５において、初段のＤフリップフロップＦＦ０の入力端子には、高周波クロック信号ＣＬＫＢが入力される。２段目以降である第ｘ＋１番目（ｘは１以上ｎ−２以下の整数）のＤフリップフロップＦＦｘの入力端子には、第ｘ番目の遅延セルＤＣｘ−１の出力信号が与えられる。各フリップフロップＦＦ０〜ＦＦｎ−１のクロック端子には、共通の参照クロック信号ＲＥＦが与えられる。したがって、初段のＤフリップフロップＦＦ０は、高周波クロック信号ＣＬＫＢを参照クロック信号ＲＥＦの立上りのタイミングで保持する。第ｘ＋１番目（ｘは１以上ｎ−２以下の整数）のＤフリップフロップＦＦｘは、高周波クロック信号ＣＬＫＢよりもｘ×Ｔｄだけ遅延した信号を、参照クロック信号ＲＥＦの立上りのタイミングで保持する。
【００４３】
デコーダ２１は、ＤフリップフロップＦＦ０〜ＦＦｎ−１の出力信号Ｂ０〜Ｂｎ−１に基づいて、入力された２信号の立上り時間の差（位相差）を検出する。この場合、入力された２信号の位相関係によって、出力信号Ｂ０〜Ｂｎ−１の値が異なる。
【００４４】
具体的に図５の場合、参照クロック信号ＲＥＦの立上り時刻よりも先に高周波クロック信号ＣＬＫＢが立上っていた場合には、ＤフリップフロップＦＦ０〜ＦＦｎ−１の出力信号Ｂ０〜Ｂｎ−１は立上り時刻の差の分だけ“１”が続き、その後“０”になる。“１”から“０”に切替わったところが高周波クロック信号ＣＬＫＢの立上りエッジに対応する。したがって、出力信号“１”の個数に遅延セルの遅延時間Ｔｄを乗じることによって立上り時刻の時間差を求めることができる。
【００４５】
逆に、参照クロック信号ＲＥＦの立上り時刻よりも後に高周波クロック信号ＣＬＫＢが立上る場合には、ＤフリップフロップＦＦ０〜ＦＦｎ−１の出力信号Ｂ０〜Ｂｎ−１は最初“０”が続き、その後“１”になる。“０”から“１”に切替わったところが高周波クロック信号ＣＬＫＢの立下りエッジに対応する。したがって、出力信号“０”の個数に遅延セルの遅延時間を乗じた値を、高周波クロック信号ＣＬＫＢの周期の半分から減じることによって、立上り時刻の時間差を求めることができる。
【００４６】
図６は、図２のカウンタ１６の構成を示すブロック図である。
図６を参照して、カウンタ１６は、高周波クロック信号ＣＬＫＢを反転させるインバータ２２と、インバータ２２の出力を積分する積分器２３と、第１、第２のＤフリップフロップ２４，２５と、減算器２６とを含む。積分器２３の出力信号ＣＮは、高周波クロック信号ＣＬＫＢのカウント数に対応する。出力信号ＣＮは、高周波クロック信号ＣＬＫＢの立下りのタイミングで１ずつカウントアップされる。
【００４７】
第１のＤフリップフロップ２４は、入力端子に積分器２３の出力信号ＣＮを受け、クロック端子に参照クロック信号ＲＥＦを受ける。第２のＤフリップフロップ２５は、入力端子に積分器２３の出力信号ＣＮを受け、クロック端子に低周波クロック信号ＣＬＫＡを受ける。したがって、Ｄフリップフロップ２４，２５は、それぞれ、参照クロック信号ＲＥＦおよび低周波クロック信号ＣＬＫＡの立上り時刻に積分器の出力信号ＣＮ（カウント数に対応する）を保持する。
【００４８】
減算器２６は、Ｄフリップフロップ２５の出力からＤフリップフロップ２４の出力を減じた値を出力信号ＯＵＴ１として出力する。したがって、カウンタ１６の出力信号ＯＵＴ１は、低周波クロック信号ＣＬＫＡの立上り時刻と参照クロック信号ＲＥＦの立上り時刻との時間差を高周波クロック信号ＣＬＫＢのクロック数でカウントした値に相当する。
【００４９】
以下、上記で説明したデジタル位相比較器２の動作を、具体的な信号波形の例を用いて説明する。
【００５０】
図７は、モード１におけるデジタル位相比較器２の動作を説明するための波形図である。図７は上から順に、参照クロック信号ＲＥＦの波形、低周波クロック信号ＣＬＫＡの波形、高周波クロック信号ＣＬＫＢの波形、および、図６の積分器２３の出力信号ＣＮ（高周波クロック信号ＣＬＫＢのカウント数）を示す。図７に示すように、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの立上り時刻の差ＥＲＲが、高周波クロック信号ＣＬＫＢの４．３周期分であったとする。
【００５１】
まず、参照クロック信号ＲＥＦの立上り時刻において、図６の第１のＤフリップフロップ２４が保持した高周波クロック信号ＣＬＫＢのカウント数ＣＮは３である。次に、低周波クロック信号ＣＬＫＡの立上り時刻において、図６の第２のＤフリップフロップ２５が保持した高周波クロック信号ＣＬＫＢのカウント数ＣＮは７である。したがって、図６のカウンタ１６によって検出された時間差は、高周波クロック信号ＣＬＫＢの４周期分になる。
【００５２】
次に、図７の場合には、参照クロック信号ＲＥＦの立上り時刻よりも後に高周波クロック信号ＣＬＫＢが立上っているので、図５の時間デジタル変換器１３によって、高周波クロック信号ＣＬＫＢの立下り時刻と参照クロック信号ＲＥＦの立上り時刻との差ＯＵＴ２＊が検出される。図７の場合、この差は高周波クロック信号ＣＬＫＢの０．２周期分に相当する。したがって、参照クロック信号ＲＥＦと高周波クロック信号ＣＬＫＢとの立上り時刻の差は高周波クロック信号ＣＬＫＢの０．３周期分になる。
【００５３】
以上によって、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの立上り時刻の差は、カウンタ１６の出力ＯＵＴ１である４周期と時間デジタル変換器１３の出力ＯＵＴ２である０．３周期とを加算することによって４．３周期と求められる。ここで、上記の例の場合、低周波クロック信号ＣＬＫＡの立上り時刻または立下り時刻は、時間デジタル変換器１３の検出範囲ＴＤＣＲ内にはないことに注意すべきである。したがって、時間デジタル変換器１３は、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの立上り時刻の差を直接検出することができない。
【００５４】
図８は、モード１においてＡＤＰＬＬ回路１の出力信号の周波数変化を示す図である。
図８を参照して、時刻ｔ１で図１のＡＤＰＬＬ回路１に電源が投入される。次の時刻ｔ２までの期間は電子回路が起動するまでの待機時間である。
【００５５】
次の時刻ｔ２からｔ３までは、図１のデジタル制御発振器４に対して開ループ制御が行なわれる。このため、ＡＤＰＬＬ回路１には図示を省略した自動バンド選択（ＡＢＳ：Auto  Band  Selection）回路が設けられる。ＡＢＳ回路は、参照クロック信号ＲＥＦに対して低周波クロック信号ＣＬＫＡが進み位相か遅れ位相かを判別し、判別結果に基づいて、デジタル制御発振器４が目標周波数ＤＦに近い周波数で発振するようにデジタル制御発振器４の発振周波数帯を選択する。
【００５６】
次の時刻ｔ３でデジタル制御発振器４に対してモード１による閉ループ制御が行なわれる。これによってデジタル制御発振器４の発振周波数に帰還がかかり、最終的に時刻ｔ４で発振周波数がロックする。
【００５７】
このように時刻ｔ２〜ｔ３までの期間で、デジタル制御発振器４の発振周波数を目標周波数ＤＦに近い値に調整しておくことによって、デジタル制御発振器４の利得を小さくしてもロッキングさせることができる。この結果、ＡＤＰＬＬ回路１の位相雑音特性を改善することができる。
【００５８】
図９は、モード１においてデジタル位相比較器２の入力信号の位相差と出力との関係を示す図である。図９の横軸は参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を表わし、縦軸は出力信号の大きさを表わす。ここで、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差は、波形の立上り時刻の差を参照クロック信号ＲＥＦの周期で除した値に２πを掛けたものである。
【００５９】
図９の破線で示すように、カウンタ１６の出力ＯＵＴ１と位相差との関係は、階段状になっている。この理由は、カウンタ１６は高周波クロック信号ＣＬＫＢの周期の精度で位相差を検出するからである。すなわち、カウンタ１６の位相検出範囲は時間デジタル変換器１３の位相検出範囲よりも広いが、その分解能は時間デジタル変換器１３の分解能よりも低い。
【００６０】
一方、図９の実線で示すように、デジタル位相比較器２の出力信号ＰＳと位相差との関係は、０〜２πの範囲で直線状の線形な特性となっている。この理由は、カウンタ１６と時間デジタル変換器１３とを並行動作させることによって、カウンタ１６の有する広い位相検出範囲と時間デジタル変換器１３の有する高分解能とを両立させることができるからである。
【００６１】
図９において、周波数がロックしたとき、位相差は一定の値になる。モード１の場合、ロックポイントＬＰにおける位相差はほぼ０である。
【００６２】
ＰＬＬ回路が所望の周波数にロックするためにはある程度の位相検出範囲が必要である。このＰＬＬ回路の位相検出範囲をロッキングレンジＬＲと称する。図９のデジタル位相比較器２の出力特性は０〜２πの範囲で線形であるので、ロッキングレンジＬＲは０〜２πの範囲である。
【００６３】
一旦ロッキングした後にロックした周波数が変動する場合がある。このような場合に周波数の変化に追従してロッキングさせるためにある程度の位相検出範囲が必要である。この範囲をトラッキングレンジＴＲと呼ぶ。図９の動作モード１の場合、トラッキングレンジＴＲはロッキングレンジＬＲに等しく０〜２πである。
【００６４】
通信機用のＡＤＰＬＬ回路１を直接変調する場合には、ＡＤＰＬＬ回路１の発振周波数は変動する。ΔΣ変調等を用いて分周比を等価的に非整数とし、発振周波数を連続的に変化できるようにしたＦｒａｃｔｉｏｎａｌ−Ｎ  ＰＬＬシンセサイザの場合にも、分周器５から出力される低周波クロック信号ＣＬＫＡおよび高周波クロック信号ＣＬＫＢの周波数が変動する。このような場合には、トラッキングレンジＴＲの広いＰＬＬ回路が必要なので、動作モード１のＡＤＰＬＬ回路１が用いられる。
【００６５】
（モード２：省電力モード）
次に、モード２におけるＡＤＰＬＬ回路１の動作について説明する。図３で説明したように、モード２の場合、ＡＤＰＬＬ回路１がロッキングするまでの期間は、粗調整期間と微調整期間とに分けられる。
【００６６】
図１０は、モード２の粗調整期間におけるデジタル位相比較器２の動作を説明するためのブロック図である。
【００６７】
図１０を参照して、モード２の粗調整期間の場合、制御信号ＳＷが“０”であるので、第１のスイッチ１１Ａを介して参照クロック信号ＲＥＦが時間デジタル変換器１３の第１の入力ノードＩＮ１に入力される。さらに、第２のスイッチ１１Ｂを介して低周波クロック信号ＣＬＫＡが時間デジタル変換器１３の第２の入力ノードＩＮ２に入力される。
【００６８】
時間デジタル変換器１３は、入力された参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を検出する。しかし、粗調整期間にはイネーブル信号ＥＮ１が非活性化状態（“０”）であるので、時間デジタル変換器１３の出力結果は加算部１８に出力されない。
【００６９】
一方、モード２の粗調整期間では、イネーブル信号ＥＮ２が活性化状態（“１”）であるので、ＡＮＤ回路１７Ａ，１７Ｂ，１７Ｃをそれぞれ介してカウンタ１６に参照クロック信号ＲＥＦ、低周波クロック信号ＣＬＫＡ、および高周波クロック信号ＣＬＫＢが入力される。カウンタ１６は、参照クロック信号ＲＥＦの立上り時刻と低周波クロック信号ＣＬＫＡの立上り時刻との差を検出し、検出した時間差に対応した信号ＯＵＴ１を加算部１８に出力する。このように、モード２の粗調整期間では、カウンタ１６による検出結果のみによってデジタル位相比較器２から位相差信号ＰＳが出力される。
【００７０】
図１１は、モード２の微調整期間におけるデジタル位相比較器２の動作を説明するためのブロック図である。
【００７１】
図１１を参照して、モード２の微調整期間の場合、制御信号ＳＷが“０”であるので、第１のスイッチ１１Ａを介して参照クロック信号ＲＥＦが時間デジタル変換器１３の第１の入力ノードＩＮ１に入力される。さらに、第２のスイッチ１１Ｂを介して低周波クロック信号ＣＬＫＡが時間デジタル変換器１３の第２の入力ノードＩＮ２に入力される。
【００７２】
時間デジタル変換器１３は、入力された参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの立上り時刻の差を検出する。微調整期間にはイネーブル信号ＥＮ１が活性化状態（“１”）であるので、検出した時間差に対応した信号ＯＵＴ２が加算部１８に出力される。
【００７３】
一方、モード２の微調整期間では、イネーブル信号ＥＮ２が非活性化状態（“０”）であるので、ＡＮＤ回路１７Ａ，１７Ｂ，１７Ｃを介してカウンタ１６に入力される信号は“０”であり、その間カウンタ１４の出力ＯＵＴ１は変化しない。したがって、モード２の微調整期間では、時間デジタル変換器１３による検出結果ＯＵＴ２に基づき、デジタル位相比較器２から位相差信号ＰＳが出力される。
【００７４】
図１２（Ａ）〜（Ｃ）は、モード２におけるデジタル位相比較器２の動作を説明するための波形図である。
【００７５】
図１２（Ａ）は、粗調整期間を示す。図１２（Ａ）は上から順に、参照クロック信号ＲＥＦの波形、低周波クロック信号ＣＬＫＡの波形、高周波クロック信号ＣＬＫＢの波形、および、図６の積分器２３の出力信号ＣＮ（高周波クロック信号ＣＬＫＢのカウント数）を示す。図１２（Ａ）のように、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの立上り時刻の差ＥＲＲが、高周波クロック信号ＣＬＫＢの３．３周期分であったとする。
【００７６】
まず、参照クロック信号ＲＥＦの立上り時刻に、図６の第１のＤフリップフロップ２４が保持した高周波クロック信号ＣＬＫＢのカウント数ＣＮは３になる。次に、低周波クロック信号ＣＬＫＡの立上り時刻に、図６の第２のＤフリップフロップ２５が保持した高周波クロック信号ＣＬＫＢのカウント数ＣＮは６になる。したがって、図６のカウンタ１６によって検出された時間差は、高周波クロック信号ＣＬＫＢの３周期分に等しい。
【００７７】
図１２（Ｂ）は、粗調整期間から微調整期間への移行時を示す。図１２（Ｂ）に示すように粗調整期間ではカウンタ１６の出力に対して帰還がかかる結果、カウンタ１６によって検出された参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差は０になる。この結果、低周波クロック信号ＣＬＫＡの立上りエッジが時間デジタル変換器１３の時間検出範囲ＴＤＣＲ内に入るので、時間デジタル変換器１３による位相差検出が可能になる。図１のＤＰＦＤ制御部７はモニタしている位相差信号ＰＳが基準値（図１２（Ｂ）の場合は０である）になったことを検出すると、粗調整期間から微調整期間に移行すべくイネーブル信号ＥＮ１，ＥＮ２を切替える。
【００７８】
図１２（Ｃ）は、微調整期間を示す。図１２（Ｃ）は上から順に、参照クロック信号ＲＥＦの波形および低周波クロック信号ＣＬＫＡの波形を示す。図１２（Ｃ）では、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの立上り時刻の差ＥＲＲが、高周波クロック信号ＣＬＫＢの０．３周期分になっている。時間デジタル変換器１３は、この差ＥＲＲを検出し、検出した時間差ＯＵＴ２を加算部１８に出力する。
【００７９】
最終的に周波数がロックしたとき、図１２（Ｃ）の時間差ＥＲＲは一定値になる。このロックしたときの時間差ＥＲＲは、ＴＤＣ１３の出力に、任意の値（たとえば図１２（Ｃ）では０．３）を予め引き算することで設定できる。ロックしたときに参照クロック信号ＲＥＦの立上りエッジと低周波クロック信号ＣＬＫＡ立上りエッジが重なることを避ける必要がある場合には、このような制御を行なってもよい。
【００８０】
図１３は、モード２においてＡＤＰＬＬ回路１の出力信号の周波数変化を示す図である。
【００８１】
図１３の時刻ｔ１〜ｔ３は、図８の場合と同じであるので説明を繰返さない。図１３の時刻ｔ３以降、動作モード２による閉ループ制御が行なわれる。時刻ｔ３〜ｔ４が粗調整期間に対応する。この期間には、カウンタ１６によって検出された参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差に基づいてデジタル制御発振器４の閉ループ制御が行なわれる。
【００８２】
次の時刻ｔ４以降が微調整期間に対応する。この期間には、時間デジタル変換器１３によって検出された参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差に基づいてデジタル制御発振器４の閉ループ制御が行なわれる。この結果、時刻ｔ５でデジタル制御発振器４の発振周波数が目標周波数ＤＦに等しくなってロックする。
【００８３】
図１４は、モード２においてデジタル位相比較器２の入力信号の位相差と出力との関係を示す図である。図１４において横軸は参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を表わし、縦軸は出力信号の大きさを表わす。
【００８４】
モード２の粗調整期間にはカウンタ１６のみによって位相差の検出が行なわれる。したがって、図１４の破線のグラフ（ＯＵＴ１）で示すようにロッキングレンジＬＲは０〜２πと広くなっているが、分解能は低い。一方、モード２の微調整期間には時間デジタル変換器１３のみによって位相差の検出が行なわれる。したがって、図１４の実線のグラフ（ＯＵＴ２）で示すように、破線のグラフよりも分解能は高いが線形範囲が狭くなる。
【００８５】
図１４のモード２の場合のグラフを図９のモード１の場合グラフと比較すると、モード２の場合のロッキングレンジＬＲは、モード１の場合と同じである。これに対して、モード２の場合のトラッキングレンジＴＲは、モード１の場合よりも狭くなる。
【００８６】
モード２のＡＤＰＬＬ回路１はトラッキングレンジＴＲが狭いので、ＰＬＬ回路を直接変調するような場合には適していない。しかし、固定された発振周波数を用いる受信機などの場合には、問題なく使用することができる。しかも、以下に述べるように、モード２のＡＤＰＬＬ回路１はモード１の場合よりも電流消費が少ないので、受信機などの用途にはモード１の場合よりも適している。
【００８７】
図１５は、ＡＤＰＬＬ回路１の入力信号の周波数と電流消費との関係を示す図である。ＡＤＰＬＬ回路１の電流消費は図２のデジタル位相比較器２に入力される信号の周波数に依存すると考えることができる。モード１の場合、図２のカウンタ１６および時間デジタル変換器１３のいずれにも高周波クロック信号ＣＬＫＢ（たとえば、１ＧＨｚ）が入力されている。
【００８８】
一方、モード２の場合には、粗調整期間にだけ一時的にカウンタ１６に高周波クロック信号ＣＬＫＢ（たとえば、１ＧＨｚ）が入力される。しかし、微調整期間以降に動作する時間デジタル変換器１３には、参照クロック信号ＲＥＦ（たとえば、２６ＭＨｚ）および低周波クロック信号ＣＬＫＡ（たとえば、２６ＭＨｚ）しか入力されない。したがって、モード２によってＡＤＰＬＬ回路１を動作させることによって、常時高周波の信号がデジタル位相比較器２に入力されるモード１の場合に比べて、電流消費を低減させることができる。
【００８９】
さらに、実施の形態１のＡＤＰＬＬ回路１には、回路面積の削減の効果もある。
図１６は、図２のデジタル位相比較器２の比較例としてのデジタル位相比較器５０２の構成を示すブロック図である。図１６のデジタル位相比較器５０２は、時間デジタル変換器１３のみを含む点で、図２のデジタル位相比較器２と異なる。時間デジタル変換器１３の構成は図５の場合と同じである。図１６の場合、時間デジタル変換器１３の第１の入力ノードＩＮ１には低周波クロック信号ＣＬＫＡが入力され、第２の入力ノードＩＮ２には参照クロック信号ＲＥＦが入力される。
【００９０】
時間デジタル変換器１３のみを含むデジタル位相比較器５０２において、モード１のデジタル位相比較器２と同等の分解能（たとえば、２０ピコ秒）と検出範囲とを実現しようとすると、１万段以上の遅延セルが必要になる。このため、回路面積が大きくなり問題である。
【００９１】
図１７は、図１６のデジタル位相比較器５０２の入力信号の位相差と出力との関係を示す図である。図１７を図９に示すモード１のＡＤＰＬＬ回路１の場合と比較すると、図１７の場合のロッキングレンジＬＲおよびトラッキングレンジＴＲは、図９の場合と同じである。このように、図２のデジタル位相比較器２は、図１６のデジタル位相比較器５０２と同じ性能をより小さな回路面積で実現している。
【００９２】
以上の実施の形態１のＡＤＰＬＬ回路１の効果をまとめる以下のとおりである。
第１に、ＡＤＰＬＬ回路１をモード２で動作させることによって、低消費電力化が可能になる。このモード２のロッキングレンジはモード１の場合と変わらないので、低消費電力化のためにロッキングの性能が低下することはない。
【００９３】
第２に、直交変調器を設けずにＰＬＬ回路を直接変調する場合のように、広いトラッキングレンジが必要な場合には、ＡＤＰＬＬ回路１をモード１の動作させることによって対応できる。モード２からモード１への変更は、制御信号ＳＷおよびイネーブル信号ＥＮ１，ＥＮ２の切替えによって容易に行なえる。
【００９４】
第３に、カウンタ１６と時間デジタル変換器１３とを共用することによって、時間デジタル変換器１３のみでデジタル位相比較器を構成する場合に比べて、面積を削減することができる。さらに、制御信号ＳＷおよびイネーブル信号ＥＮ１，ＥＮ２の切替えによって容易に動作モードの変更ができるので、高トラッキングレンジが必要な回路と電流消費量の削減が必要な回路とが同時に動作しない場合には、これらの回路で用いられるＰＬＬ回路を共有化することができる。この結果、従来、複数のＰＬＬ回路を設けられていた場合を１つのＰＬＬ回路で置換えることができるので、回路面積を削減することができる。
【００９５】
（ＡＤＰＬＬ回路１の無線通信機への適用例）
近年、携帯電話機は、ＷＣＤＭＡ（Wideband  Code  Division  Multiple  Access）、ＧＳＭ（Global  System  for  Mobile  Communications）、およびＥＤＧＥ（Enhanced  Data  GSM  Environment）など多種多様な無線規格に対応する必要がある。このため、ＲＦ−ＩＣの内部でこれまでアナログ回路で実装されてきた部分をデジタル回路に置き換える必要性が増している。デジタル回路に変更することによって、回路面積の縮小、動作電圧の低減、および素子特性のばらつき抑制などが期待できる。
【００９６】
ＰＬＬシンセサイザについても、全ての受動素子をデジタル回路に変更したＡＤＰＬＬが製品に採用される場合が多くなりつつある。しかしながら、ＡＤＰＬＬでは数ＧＨｚの信号をデジタル処理する必要があるので、消費電流が大きくなるという問題がある。これまで説明したＡＤＰＬＬ回路１は、従来のＰＬＬシンセサイザに比べて低消費電力化が可能になるともに、回路面積の削減が可能になるという利点がある。以下、ＡＤＰＬＬ回路１の携帯電話機への適用例について説明する。
【００９７】
図１８は、図１のＡＤＰＬＬ回路１の適用例として携帯電話機１２０の構成を示すブロック図である。図１８を参照して、携帯電話機１２０は、アンテナ素子７１と、アンテナ切替器７２と、ＲＦ部７３と、ベースバンド回路７４とを含む。携帯電話機１２０はＷＣＤＭＡ、ＧＳＭ、およびＥＤＧＥの各通信方式に対応した、いわゆるマルチバンド対応の端末である。
【００９８】
具体的にＷＣＤＭＡの場合、携帯電話機１２０が対応する周波数帯域は、バンド１（受信：２１１０〜２１７０ＭＨｚ  送信：１９２０〜１９８０ＭＨｚ）、バンド２（受信：１９３０〜１９９０ＭＨｚ  送信：１８５０〜１９１０ＭＨｚ）、およびバンド５（受信：８６９〜８９４ＭＨｚ  送信：８２４〜８４９ＭＨｚ）である。
【００９９】
ＧＳＭの場合、携帯電話機１２０が対応する周波数帯域は、ＧＳＭ８５０（受信：８６９〜８９４ＭＨｚ  送信：８２４〜８４９ＭＨｚ）、ＧＳＭ９００（受信：９２５〜９６０ＭＨｚ  送信：８８０〜９１５ＭＨｚ）、ＤＣＳ（Digital  Cellular  System）１８００（受信：１８０５〜１８８０ＭＨｚ  送信：１７１０〜１７８５ＭＨｚ）、およびＰＣＳ（Personal  Communication  System）１９００（受信：１９３０〜１９９０ＭＨｚ  送信：１８５０〜１９１０ＭＨｚ）である。
【０１００】
ＥＤＧＥは、ＧＳＭを拡張した方式であり、ＧＳＭと同じ周波数帯域が用いられる。ＧＭＳがＧＭＳＫ（Gaussian  Minimum  Shift  Keying）変調であるのに対して、ＥＤＧＥは、音声通信をＧＭＳＫ変調で行ない、データ通信を８−ＰＳＫ（Phase  Shift  Keying）変調で行なう。
【０１０１】
上記の各周波数帯の通信方式に対してアンテナ素子７１を共用するためにアンテナ切替器７２が設けられている。ＧＳＭ／ＥＤＧＥは半二重通信方式であるので、送信の場合と受信の場合とでアンテナ切替器７２によって接続が切替えられる。これに対して、ＷＣＤＭＡは２つの周波数帯域で送受信が同時に行なわれる全二重通信方式であるので、送信の場合と受信の場合とでアンテナ切替器７２の接続は切替えられない。アンテナ切替器７２の接続は、ベースバンド回路７４からデジタルインターフェース回路７５を介して供給された切替信号７６に従って切替えられる。
【０１０２】
ＲＦ部７３は、アンテナ素子７１によって受信された高周波の受信信号８０Ａ〜８０Ｅをベースバンド信号８６Ｉ，８６Ｑに周波数変換する。この場合、図１８のＰＬＬ周波数シンセサイザ１５０は、直交復調器８４Ａ〜８４Ｃ用のローカル発振器として用いられる。ベースバンド信号８６Ｉ，８６Ｑは、デジタル信号に変換された後、ＲＦ部７３に設けられたデジタルインターフェース回路７５を介してベースバンド回路７４に出力される。
【０１０３】
図１８において、受信信号８０ＡはＷＣＤＭＡのバンド１の帯域の信号であり、受信信号８０Ｂ，８０Ｃはそれぞれバンド２，５の帯域の信号である。受信信号８０ＤはＤＣＳ１８００／ＰＣＳ１９００の帯域の信号であり、受信信号８０ＥはＧＳＭ８５０／ＧＳＭ９５０の帯域の信号である。携帯電話機１２０では、これらの受信信号８０Ａ〜８０Ｅを、中間周波数に変換することなくベースバンド信号８６Ｉ，８６Ｑに直接変換するダイレクト・コンバージョン方式が用いられている。
【０１０４】
ＲＦ部７３は、さらに、ベースバンド回路７４が送信データに基づいて生成した変調信号９１Ｉ，９１Ｑ，１００Ａ，１００Ｆを、高周波の送信信号９０Ａ〜９０Ｅに変換する。図１８において、送信信号９０ＡはＷＣＤＭＡのバンド１の帯域の信号であり、送信信号９０Ｂ，９０Ｃはそれぞれバンド２，５の帯域の信号である。送信信号９０ＤはＤＣＳ１８００／ＰＣＳ１９００の帯域の信号であり、送信信号９０ＥはＧＳＭ８５０／ＧＳＭ９５０の帯域の信号であるとする。各送信信号９０Ａ〜９０Ｅは、アンテナ素子７１から基地局に向けて送信される。
【０１０５】
携帯電話機１２０の場合、ＧＳＭ／ＥＤＧＥ方式とＷＣＤＭＡ方式とで変調方式が異なる。ＧＳＭ／ＥＤＧＥ方式では、ＰＬＬ周波数シンセサイザ１５２を直接変調するポーラ変調方式が用いられる。一方、ＷＣＤＭＡ方式の場合には、ＰＬＬ周波数シンセサイザ１５１はローカル発振器として用いられ、直交変調器９３Ａ，９３Ｂ，９３Ｃによって変調が行なわれる。この場合、受信信号８０Ａ〜８０Ｃの周波数変換の場合と同様に、変調信号９１Ｉ，９１Ｑは中間周波数に変換されることなく、高周波の送信信号９０Ａ，９０Ｂ，９０Ｃに直接変換されるダイレクト・コンバージョン方式が用いられる。
【０１０６】
以下、図１８に記載されたＲＦ部７３の各構成要素について概略を説明する。まず、受信回路の構成について説明する。
【０１０７】
ＲＦ部７３は、受信回路の構成として、デュプレクサ８１Ａ〜８１Ｃと、受信信号８０Ａ〜８０Ｅに対応の周波数帯域をそれぞれ通過させるバンドパスフィルタ８２Ａ〜８２Ｅと、バンドパスフィルタ８２Ａ〜８２Ｅを通過した信号をそれぞれ増幅するローノイズアンプ８３Ａ〜８３Ｅとを含む。全二重通信であるＷＣＤＭＡ方式に対応して、アンテナ切替器７２と、バンドパスフィルタ８２Ａ〜８２Ｃとの間にデュプレクサ８１Ａ〜８１Ｃが設けられる。デュプレクサ８１Ａ，８１Ｂ，８１Ｃは、送受信でアンテナを共用するために、送信信号の経路と受信信号の経路とを分離する。
【０１０８】
ＲＦ部７３は、さらに、直交復調器８４Ａ〜８４Ｃと、ＰＬＬ周波数シンセサイザ１５０と、マルチプレクサ８５と、プログラマブル利得増幅器８７Ｉ，８７Ｑと、ローパスフィルタ８８Ｉ，８８Ｑと、Ａ／Ｄ（Analog-to-Digital）変換器８９Ｉ，８９Ｑとを含む。
【０１０９】
直交復調器８４Ａ〜８４Ｃは、ＷＣＤＭＡのバンド１，２，５にそれぞれ対応して設けられ、受信信号８０Ａ〜８０Ｃをベースバンド信号に周波数変換する。直交復調器８４Ｂは、ＤＣＳ１８００／ＰＣＳ１９００に対応した受信信号８０Ｄの周波数変換も行なう。直交復調器８４Ｃは、ＧＳＭ８５０／ＧＳＭ９５０に対応した受信信号８０Ｅの周波数変換も行なう。ＰＬＬ周波数シンセサイザ１５０は、直交復調器８４Ａ〜８４Ｃ用のローカル発振器として設けられている。各直交復調器は、周波数変換によって得られたベースバンドのＩ信号およびＱ信号を出力する。
【０１１０】
マルチプレクサ８５は、直交復調器８４Ａ〜８４Ｃのうち通信中の周波数帯に対応した直交復調器を選択するための切替スイッチである。マルチプレクサ８５から出力されたＩ信号８６ＩおよびＱ信号８６Ｑは、プログラマブル利得増幅器８７Ｉ，８７Ｑによって強度が調整される。強度調整後にＩ信号およびＱ信号は、ローパスフィルタ８８Ｉ，８８Ｑを通過してから、Ａ／Ｄ変換器８９Ｉ，８９Ｑによってデジタル信号に変換される。デジタル変換されたＩ信号およびＱ信号は、デジタルインターフェース回路７５を介してベースバンド回路７４に出力される。ベースバンド回路７４は、Ｉ信号およびＱ信号に基づいて送信データを復調する。
【０１１１】
次に、ＷＣＤＭＡ方式の場合の送信回路の構成について説明する。
ＲＦ部７３は、ＷＣＤＭＡ方式の送信用として、Ｄ／Ａ（Digital-to-Analog）変換器９２Ｉ，９２Ｑと、直交変調器９３Ａ〜９３Ｃと、プログラマブル利得増幅器９４Ａ〜９４Ｃと、パワーアンプ９５Ａ〜９５Ｃと、アイソレータ９６Ａ〜９６Ｃと、ＰＬＬ周波数シンセサイザ１５１とを含む。直交変調器９３Ａ〜９３Ｃは、バンド１，２，５にそれぞれ対応して設けられる。プログラマブル利得増幅器９４Ａ〜９４Ｃ、パワーアンプ９５Ａ〜９５Ｃ、およびアイソレータ９６Ａ〜９６Ｃについても同様である。
【０１１２】
ＷＣＤＭＡ方式に対応して、ベースバンド回路７４は送信データに基づいて互いに位相が直交するＩ信号およびＱ信号（変調信号）を生成する。デジタルインターフェース回路７５を介して入力されたＩ信号９１ＩおよびＱ信号９１Ｑは、Ｄ／Ａ変換器９２Ｉ，９２Ｑによってそれぞれアナログ信号に変換される。アナログ変換されたＩ信号９１ＩおよびＱ信号９１Ｑは、直交変調器９３Ａ〜９３Ｃのうち使用する周波数帯域に対応した直交変調器に出力される。
【０１１３】
各直交変調器は、Ｉ信号およびＱ信号によってＰＬＬ周波数シンセサイザ１５１の発振出力を変調する。ＰＬＬ周波数シンセサイザ１５１は各直交変調器用のローカル発振器として設けられている。
【０１１４】
直交変調器９３Ａ〜９３Ｃから出力された信号は、プログラマブル利得増幅器９４Ａ〜９４Ｃによってそれぞれ強度が調整されてからパワーアンプ９５Ａ〜９５Ｃによってそれぞれ増幅される。パワーアンプ９５Ａ〜９５Ｃから出力された信号は、アイソレータ９６Ａ〜９６Ｃおよびデュプレクサ８１Ａ〜８１Ｃをそれぞれ通過して、送信信号９０Ａ〜９０Ｃとしてアンテナ素子７１から出力される。
【０１１５】
次に、ＧＳＭ／ＥＤＧＥ方式の場合の送信回路の構成について説明する。
ＲＦ部７３は、ＧＳＭ／ＥＤＧＥ方式の送信用として、ＰＬＬ周波数シンセサイザ１５２と、パワーアンプ１０３Ｄ，１０３Ｅと、Ｄ／Ａ変換器１０５Ａと、増幅器１０６Ａとを含む。パワーアンプ１０３ＤはＤＣＳ１８００／ＰＣＳ１９００の周波数帯に対応して設けられ、パワーアンプ１０３ＥはＧＳＭ８５０／ＧＳＭ９５０の周波数帯に対応して設けられる。
【０１１６】
ＧＳＭ／ＥＤＧＥ方式の場合にはポーラ変調によって送信信号９０Ｄ，９０Ｅが生成される。この場合、ベースバンド回路７４は、送信データに基づいてＩ信号およびＱ信号（変調信号）を生成する。ベースバンド回路７４は、生成した直交座標上のＩ信号およびＱ信号を極座標平面上の振幅変調信号および位相変調信号に変換する。生成された振幅変調信号および位相変調信号は、ＲＦ部７３のデジタルインターフェース回路７５に出力される。
【０１１７】
振幅変調信号１００Ａは、Ｄ／Ａ変換器１０５Ａによってアナログ変換された後、増幅器１０６Ａによって強度が調整される。強度調整された振幅変調信号１００Ａによってパワーアンプ１０３Ｄ，１０３Ｅの電源電圧が変調される。
【０１１８】
位相変調信号１００Ｆは、ＰＬＬ周波数シンセサイザ１５２を直接変調するのに用いられる。具体的には、位相変調信号１００Ｆに応じてＰＬＬ周波数シンセサイザに設けられた分周器の分周比が変調される。ＰＬＬ周波数シンセサイザ１５２によって生成された信号は、周波数帯域に応じてパワーアンプ１０３Ｄまたは１０３Ｅに出力される。
【０１１９】
パワーアンプ１０３Ｄ，１０３Ｅは、ＰＬＬ周波数シンセサイザ１５２から出力された信号を増幅する。このとき、パワーアンプ１０３Ｄ，１０３Ｅを駆動する電源電圧は振幅変調信号１００Ａによって変調されているので、最終的に振幅変調信号１００Ａおよび位相変調信号１００Ｆによって変調された送信信号９０Ｄ，９０Ｅがアンテナ素子７１から放射される。
【０１２０】
これまで説明したＰＬＬ周波数シンセサイザ１５０，１５１，１５２のいずれにも、図１のＡＤＰＬＬ回路１を適用することができる。具体的に説明すると、受信用のローカル発振器として用いられるＰＬＬ周波数シンセサイザ１５０の発振周波数は利用する通信規格の周波数に設定されるので、シンセサイザ１５０のトラッキングレンジは狭くても良い。したがって、モード２（省電力モード）のＡＤＰＬＬ回路１をＰＬＬ周波数シンセサイザ１５０に用いることができる。これによって、従来よりもＰＬＬ周波数シンセサイザ１５０の消費電流を低減させることができる。
【０１２１】
ＷＣＤＭＡ方式の送信用のローカル発振器として用いられるＰＬＬ周波数シンセサイザ１５１の発振周波数も、利用する通信規格の周波数に設定される。したがって、モード２（省電力モード）のＡＤＰＬＬ回路１をＰＬＬ周波数シンセサイザ１５１に用いることができる。この結果、従来よりもＰＬＬ周波数シンセサイザの消費電流を低減させることができる。
【０１２２】
ＧＳＭ／ＥＤＧＥ方式の送信用に用いられるＰＬＬ周波数シンセサイザ１５２は、変調信号（位相変調信号１００Ｆ）によって直接変調される。このため、トラッキングレンジがより広い動作モード１（高トラッキングレンジモード）のＡＤＰＬＬ回路１が用いられる。
【０１２３】
このように、ＲＦ部７３内のいずれのＰＬＬ周波数シンセサイザに対しても、同じＡＤＰＬＬ回路１を適用することができるので、回路設計の負荷を低減することができる。
【０１２４】
図１９は、図１のＡＤＰＬＬ回路１の他の適用例として携帯電話機１２１の構成を示すブロック図である。図１９の携帯電話機１２１では、図１８の送信用のＰＬＬ周波数シンセサイザ１５１，１５２が１つのＰＬＬ周波数シンセサイザ１５３にまとめられている。ＰＬＬ周波数シンセサイザ１５３には、図１のＡＤＰＬＬ回路１が変形して用いられる。ＰＬＬ周波数シンセサイザ１５３は、動作モードをモード１（高トラッキングレンジモード）またはモード２（省電力モード）に切替えて使用される。以下、具体的に説明する。
【０１２５】
図１９の携帯電話機１２１は、ベースバンド回路１２２とＲＦ部１２３とを含む。ＲＦ部１２３は、ＰＬＬ周波数シンセサイザ１５３，１５４と、デジタルインターフェース回路１２４と、送信回路１１０と、受信回路１１４と、温度補償型水晶発振器６とを含む。
【０１２６】
ＰＬＬ周波数シンセサイザ１５３は、単一のデジタル制御発振器４に代えて、２個のデジタル制御発振器４Ａ，４Ｂを含む点で図１のＡＤＰＬＬ回路１と異なる。デジタル制御発振器４ＡはＷＣＤＭＡ用に設けられ、デジタル制御発振器４ＢはＧＳＭ／ＥＤＧＥ用に設けられる。
【０１２７】
ＰＬＬ周波数シンセサイザ１５３は、さらに、スイッチ９を含む点で図１のＡＤＰＬＬ回路１と異なる。その他の点については、図１９のＰＬＬ周波数シンセサイザ１５３は、図１のＡＤＰＬＬ回路１の構成と同じである。具体的に、ＰＬＬ周波数シンセサイザ１５３は、デジタル制御発振器４Ａ，４Ｂおよびスイッチ９に加えて、分周器５と、デジタル位相比較器２と、デジタルループフィルタ３とを含む。以下の説明では、図１のＡＤＰＬＬ回路１と同一または相当する部分については同一の参照符号を付して説明を繰返さない場合がある。
【０１２８】
スイッチ９は、デジタルインターフェース回路１２４に設けられたＤＰＦＤ制御部１２５によって制御される。ＤＰＦＤ制御部１２５は図１のＤＰＦＤ制御部７に対応する。ＤＰＦＤ制御部１２５から出力された制御信号ＳＷが“１”（動作モード１）のとき、デジタル制御発振器４Ｂの出力が分周器５に入力される。制御信号ＳＷが“０”（動作モード２）のとき、デジタル制御発振器４Ａの出力が分周器５に入力される。
【０１２９】
分周器５は、スイッチ９の出力を分周することによって、低周波クロック信号ＣＬＫＡおよび高周波クロック信号ＣＬＫＢを生成する。分周器５の分周比は可変である。デジタルインターフェース回路１２４に設けられた分周比制御部１２６は、ＧＳＭやＷＣＤＭＡなどの通信規格に対応した周波数でデジタル制御発振器４Ａ，４Ｂが発振するように、分周器５の分周比を設定する。さらに、図１８で説明したようにＧＳＭ／ＥＤＧＥ方式によるデータ送信場合にはポーラ変調方式によってＰＬＬ周波数シンセサイザ１５３が直接変調される。この場合、分周比制御部１２６は、ベースバンド回路１２２から出力された位相変調信号に応じて、分周器５の分周比を変調する。
【０１３０】
デジタル位相比較器２およびデジタルループフィルタ３の構成および動作は、図２〜図１５で説明したとおりであるので繰返さない。
【０１３１】
次に、送信回路１１０および受信回路１１４について説明する。図１９の送信回路１１０は、Ｄ／Ａ変換器１１１と、直交変調器１１２と、パワーアンプ１１３Ａ，１１３Ｂとを含む。
【０１３２】
ＷＣＤＭＡ方式でデータを送信する場合には、直交変調器１１２によってデジタル制御発振器４Ａの発振出力が変調される。直交変調器１１２には、変調信号としてＤ／Ａ変換器１１１でアナログ変換された変調信号ＭＳ２（Ｉ信号およびＱ信号）が与えられる。パワーアンプ１１３Ａは、直交変調器１１２から出力された信号を増幅してアンテナ素子に出力する。
【０１３３】
ＷＣＤＭＡ方式の場合、ＰＬＬ周波数シンセサイザ１５３は動作モード２（制御信号ＳＷ＝“０”）で動作する。ＷＣＤＭＡ方式の場合は、ＰＬＬ周波数シンセサイザ１５３はローカル発振器として用いられるため、ロック状態では狭いトラッキングレンジでよいからである。ＰＬＬ周波数シンセサイザ１５３をモード２（低電力モード）で動作させることによって、ＰＬＬ周波数シンセサイザ１５３の消費電流を削減することができる。
【０１３４】
一方、ＧＳＭ／ＥＤＧＥ方式でデータを送信する場合には、ポーラ変調方式によってＰＬＬ周波数シンセサイザ１５３が直接変調される。具体的には、分周比制御部１２６から出力された変調信号ＭＳ１によって分周器５の分周比が変調される。デジタル制御発振器４Ｂの発振出力はパワーアンプ１１３Ｂによって増幅されてアンテナ素子に出力される。図１９では図示を省略しているが、ポーラ変調方式の場合には、ベースバンド回路１２２で生成された振幅変調信号によってパワーアンプ１１３Ｂの駆動電圧が変調される。
【０１３５】
ＧＳＭ／ＥＤＧＥ方式の場合には、ＰＬＬ周波数シンセサイザ１５３は動作モード１（制御信号ＳＷ＝“１”）で動作する。ＧＳＭ／ＥＤＧＥ方式の場合は、ＰＬＬ周波数シンセサイザ１５３を直接変調するため、ロック状態で広いトラッキングレンジが要求されるからである。図２、図３で説明したように、動作モードは制御信号ＳＷおよびイネーブル信号ＥＮ１，ＥＮ２によって容易に切替えることができる。したがって、ＷＣＤＭＡ用とＧＳＭ／ＥＤＧＥ用とで同一のＰＬＬ周波数シンセサイザ１５３を共用することができ、回路面積を削減することができる。
【０１３６】
図１９の受信回路１１４の構成は、図１８の場合と同様の構成であるので、以下、簡単に説明する。受信回路１１４は、ローノイズアンプ１１５Ａ，１１５Ｂと、直交復調器１１６Ａ，１１６Ｂと、Ａ／Ｄ変換器１１７とを含む。受信用のＰＬＬ周波数シンセサイザ１５４は、ＷＣＤＭＡ用およびＧＳＭ／ＥＤＧＥ用の局部発振信号を発生して、直交復調器１１６Ａ，１１６Ｂにそれぞれ出力する。
【０１３７】
ＷＣＤＭＡ方式の受信信号を復調する場合には、ローノイズアンプ１１５Ａで増幅された受信信号が直交復調器１１６Ａによってベースバンド信号に変換される。直交復調器１１６Ａから出力されたベースバンド信号はＡ／Ｄ変換器１１７によってデジタル変換され、ベースバンド回路１２２に出力される。同様に、ＧＳＭ／ＥＤＧＥ方式の受信信号を復調する場合には、ローノイズアンプ１１５Ｂで増幅された受信信号が直交復調器１１６Ｂによってベースバンド信号に変換される。直交復調器１１６Ｂから出力されたベースバンド信号はＡ／Ｄ変換器１１７によってデジタル変換され、ベースバンド回路１２２に出力される。
【０１３８】
図２０は、図１９のＤＰＦＤ制御部１２５の構成の一例を示すブロック図である。
図２０に示すように、ＤＰＦＤ制御部１２５は、比較器１２７、インバータ１２８、およびＯＲ回路１２９，１３０を含む論理回路である。ＤＰＦＤ制御部１２５への入力信号は、デジタル位相比較器２からのモニタ信号ＭＯＮ（位相差信号）と、ベースバンド回路１２２から出力された動作モードの選択値および参照値のデータである。ＤＰＦＤ制御部１２５からの出力信号は、制御信号ＳＷとイネーブル信号ＥＮ１，ＥＮ２である。
【０１３９】
モード選択値“１”の場合が動作モード１（高トラッキングレンジモード）に対応し、“０”の場合が動作モード２（低電力モード）に対応する。制御信号ＳＷはモード選択値に等しい。参照値は、モード２の粗調整期間から微調整期間に移行するときにモニタ信号ＭＯＮと比較するために用いられる。
【０１４０】
比較器１２７は、モニタ信号が参照値以下である場合（所定範囲内の場合）に“１”を出力し、モニタ信号が参照値を超える場合に“０”を出力する。ＯＲ回路１２９は、モード選択値と比較器１２７の出力との論理和を演算し、演算結果をイネーブル信号ＥＮ１として出力する。インバータ１２８は、比較器１２７の出力を反転する。ＯＲ回路１３０は、モード選択値とインバータ１２８の出力との論理和を演算し、演算結果をイネーブル信号ＥＮ２として出力する。
【０１４１】
上記の構成によれば、モード選択値が“１”の場合（動作モード１）、制御信号ＳＷおよびイネーブル信号ＥＮ１，ＥＮ２のいずれも“１”になる。モード選択値が“０”の場合には（動作モード２）、比較器１２７の出力に応じてＤＰＦＤ制御部１２５の出力が異なる。比較器１２７の出力が“０”の場合（粗調整期間）、制御信号が“０”となり、イネーブル信号ＥＮ１が“０”となり、イネーブル信号ＥＮ２が“１”となる。一方、比較器１２７の出力が“１”の場合（微調整期間）、制御信号が“０”となり、イネーブル信号ＥＮ１が“１”となり、イネーブル信号ＥＮ２が“０”となる。このように、図２０のＤＰＦＤ制御部１２５の回路構成によって、図３と同じ出力結果が得られる。
【０１４２】
図２１は、図１のＡＤＰＬＬ回路１のさらに他の適用例として携帯電話機１３１の構成を示すブロック図である。図２１の携帯電話機１３１は、受信用のＰＬＬ周波数シンセサイザと送信用のＰＬＬ周波数シンセサイザとを１つのＰＬＬ周波数シンセサイザ１５５にまとめたものである。ＧＳＭ、Ｚｉｇｂｅｅ、およびＷＬＡＮなど、送信と受信を同時に行なわないシステムでは、送信用と受信用とでシンセサイザの一体化が可能である。以下、具体的に説明する。
【０１４３】
図２１に示す携帯電話機１３１は、ベースバンド回路１３２とＲＦ部１３３とを含む。ＲＦ部１３３は、ＰＬＬ周波数シンセサイザ１５５と、デジタルインターフェース回路１３４と、送信回路１３８と、受信回路１４０と、温度補償型水晶発振器６とを含む。
【０１４４】
ＰＬＬ周波数シンセサイザ１５５は、図１９のＰＬＬ周波数シンセサイザ１５３と同じ構成である。ＰＬＬ周波数シンセサイザ１５５は、デジタル制御発振器４Ｃ，４Ｄと、スイッチ９と、分周器５と、デジタル位相比較器２と、デジタルループフィルタ３とを含む。図２１の場合、図１９のデジタル制御発振器４Ｂに代えて送信用のデジタル制御発振器４Ｃが設けられ、図１９のデジタル制御発振器４Ａに代えて受信用のデジタル制御発振器４Ｄが設けられる。スイッチ９は、制御信号ＳＷによって制御され、制御信号ＳＷが“１”（動作モード１）のとき、デジタル制御発振器４Ｃの出力が分周器５に入力される。制御信号ＳＷが“０”（動作モード２）のとき、デジタル制御発振器４Ｄの出力が分周器５に入力される。
【０１４５】
送信回路１３８は、パワーアンプ１３９を含む。パワーアンプ１３９は、デジタル制御発振器４Ｃの出力を増幅してアンテナ素子に出力する。図２１では図示を省略しているが、ポーラ変調方式の場合には、ベースバンド回路１３２で生成された振幅変調信号によってパワーアンプ１３９の駆動電圧が変調される。
【０１４６】
送信時には、ＰＬＬ周波数シンセサイザ１５５は動作モード１（制御信号ＳＷ＝“１”）で動作する。ＰＬＬ周波数シンセサイザ１５５を直接変調するので、ロック状態で広いトラッキングレンジが要求されるからである。
【０１４７】
受信回路１４０は、ローノイズアンプ１４１、直交復調器１４２、およびＡ／Ｄ変換器１４３を含む。ローノイズアンプ１４１で増幅された受信信号が直交復調器１４２によってベースバンド信号に変換される。直交復調器１４２から出力されたベースバンド信号はＡ／Ｄ変換器１４３によってデジタル変換され、ベースバンド回路１３２に出力される。
【０１４８】
受信用のＰＬＬ周波数シンセサイザ１５５はローカル発振器として用いられ、局部発振信号を発生して、直交復調器１４２にそれぞれ出力する。この場合、ＰＬＬ周波数シンセサイザ１５５は動作モード２（制御信号ＳＷ＝“０”）で動作する。ローカル発振器として用いられるため、ロック状態では狭いトラッキングレンジでよいからである。ＰＬＬ周波数シンセサイザ１５５をモード２（低電力モード）で動作させることによって、ＰＬＬ周波数シンセサイザ１５５の消費電流を削減することができる。
【０１４９】
ＰＬＬ周波数シンセサイザ１５５の動作モードは、制御信号ＳＷおよびイネーブル信号ＥＮ１，ＥＮ２によって容易に切替えることができる。したがって、送信用と受信用とで同一のＰＬＬ周波数シンセサイザ１５５を共用することができ、回路面積を削減することができる。
【０１５０】
［実施の形態２］
図２２は、この発明の実施の形態２によるデジタル位相比較器２Ａの構成を示すブロック図である。
【０１５１】
図２２のデジタル位相比較器２Ａは、スイッチ１１Ａの入力側に位相判定部４１（ＰＦＤ）をさらに含む点で、図２のデジタル位相比較器２と異なる。位相判定部４１は、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとを受ける。制御信号ＳＷが“０”の場合（動作モード２）、位相判定部４１の出力が、スイッチ１１Ａを介して時間デジタル変換器１３の入力ノードＩＮ１に入力される。制御信号ＳＷが“１”の場合（動作モード１）には、図２の場合と同様に、高周波クロック信号ＣＬＫＢがスイッチ１１Ａを介して時間デジタル変換器１３の入力ノードＩＮ１に入力される。その他の点については、図２２のデジタル位相比較器２Ａは、図２のデジタル位相比較器２と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１５２】
位相判定部４１は、参照クロック信号ＲＥＦの位相が低周波クロック信号ＣＬＫＡ位相よりも進んでいる場合に、参照クロック信号ＲＥＦの立上りと同じタイミングで立上り、低周波クロック信号ＣＬＫＡの立上りのタイミングで立ち下がるパルス信号を出力する。すなわち、参照クロック信号ＲＥＦが低周波クロック信号ＣＬＫＡよりも進み位相の場合には、位相判定部４１の出力４５はこれらのクロック信号間の位相差に比例する。逆に参照クロック信号ＲＥＦが低周波クロック信号ＣＬＫＡよりも遅れ位相の場合には０を出力する。このように、位相判定部４１は、参照クロック信号ＲＥＦが低周波クロック信号ＣＬＫＡよりも進み位相か遅れ位相かを判定する回路である。
【０１５３】
位相判定部４１は、公知の位相周波数検出器（ＰＦＤ:Phase  Frequency  Detector）と同様の構成であり、論理回路によって構成することができる。
【０１５４】
図２３は、図２２の位相判定部４１の構成の一例を示すブロック図である。
図２３を参照して、位相判定部４１は、Ｄフリップフロップ４２，４３と、ＡＮＤ回路４４とを含む。Ｄフリップフロップ４２のクロック端子には参照クロック信号ＲＥＦが入力され、Ｄフリップフロップ４３のクロック端子には低周波クロック信号ＣＬＫＡが入力される。Ｄフリップフロップ４２，４３の入力端子は、“１”（Ｈレベル）に固定される。ＡＮＤ回路４４は、Ｄフリップフロップ４２，４３の出力を受け、これらの出力が共に“１”（Ｈレベル）のとき、Ｄフリップフロップ４２，４３をリセットする。Ｄフリップフロップ４２の出力が位相判定部４１の出力信号４５として用いられる。
【０１５５】
図２４（Ａ），（Ｂ）は、図２２のデジタル位相比較器２Ａの入力信号の位相差と出力との関係を示す図である。図２４（Ａ），（Ｂ）の横軸は参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差（ＲＥＦ−ＣＬＫＡ）を表わし、縦軸は出力信号の大きさを表わす。
【０１５６】
図２４（Ａ）を参照して、実線のグラフ４５は図２３の位相判定部４１の入力信号の位相差と出力との関係を示す。破線のグラフ４６は、位相判定部４１が設けられていない場合の時間デジタル変換器１３の入力信号の位相差と出力との関係を示し、図１４の実線のグラフと同じである。
【０１５７】
図２４（Ｂ）を参照して、破線のグラフは図２３のカウンタ１６の出力ＯＵＴ１と位相差との関係を示す。実線のグラフは、図２３のデジタル位相比較器２Ａの時間デジタル変換器１３の出力ＯＵＴ２と位相差との関係を示す。図２４（Ｂ）の実線のグラフは、図２４（Ａ）の実線４５のグラフと破線４６のグラフとを合成したものに対応している。
【０１５８】
図１４と図２４（Ｂ）とを比較すると、図１４の場合には位相差が正の状態から負の状態になると、時間デジタル変換器１３の出力ＯＵＴ２に跳びが生じていた。これに対して、位相判定部４１が設けられた図２４（Ｂ）の場合には、位相差が負である遅れ位相の場合には、出力ＯＵＴ２が０に固定される。したがって、位相差が正の状態から負の状態になったとしても、時間デジタル変換器１３の出力ＯＵＴ２に跳びは生じない。このように、位相判定部４１を設けることによってデジタル位相比較器の入出力特性を改善することができる。
【０１５９】
［実施の形態３］
ＰＬＬをロックさせる場合に、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差（時間差）がほぼ０の状態でロックしたとする。この場合、温度変化などの外乱によって位相差がマイナス側にシフトすると、図１４の入出力特性のグラフで示すように、デジタル位相比較器２の出力の値が急激に変化する。この結果、ＰＬＬのロックが外れる可能性があり問題となる。実施の形態３では、カウンタ１６および時間デジタル変換器１３の出力にオフセットを付加することによって、カウンタ１６および時間デジタル変換器１３の出力が線形出力範囲の中心でロックするようにする。
【０１６０】
図２５は、この発明の実施の形態３によるデジタル位相比較器２Ｂの構成を示すブロック図である。
【０１６１】
図２５のデジタル位相比較器２Ｂは、第１の検出部１５に入力される参照クロック信号ＲＥＦの位相を１８０度シフトさせるインバータ５１（位相シフタ）をさらに含む点で図２のデジタル位相比較器２と異なる。
【０１６２】
デジタル位相比較器２Ｂは、さらに、第１の検出部１５の出力にオフセットを付加する減算器５２（第１のオフセット付加部）と、第２の検出部１２の出力にオフセットを付加する減算器５３（第２のオフセット付加部）とをさらに含む点で図２のデジタル位相比較器２と異なる。減算器５２は、第１の検出部１５の出力からオフセットＯＦＳＴ１を減じた値ＯＵＴ１を加算部１８に出力する。減算器５３は、第２の検出部１２の出力からオフセットＯＦＳＴ２を減じた値ＯＵＴ２を加算部１８に出力する。
【０１６３】
図２５のデジタル位相比較器２Ｂのその他の点は、図２のデジタル位相比較器２と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【０１６４】
図２６は、図２５のデジタル位相比較器２Ｂの入力信号の位相差と出力との関係を示す図である。図２６の横軸は参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差（ＲＥＦ−ＣＬＫＡ）を表わし、縦軸は出力信号の大きさを表わす。
【０１６５】
図２６のグラフを図１４のグラフと比較すると、まず、図２５のインバータ５１を設けることによって、図２６の破線のグラフで示されたカウンタ１６の出力ＯＵＴ１は横方向にπシフトする。
【０１６６】
次に、減算器５２によってカウンタ１６の出力からオフセットＯＦＳＴ１を減じることによって、ロックポイントＬＰが上方向にオフセットＯＦＳＴ１の大きさだけシフトする。オフセットＯＦＳＴ１の大きさは、カウンタ１６の出力が線形範囲の中心でロックするように定められる。具体的には、参照クロック信号ＲＥＦの半周期分に相当する量をオフセットＯＦＳＴ１に定めるとよい。
【０１６７】
さらに、減算器５３によって時間デジタル変換器１３の出力からオフセットＯＦＳＴ２を減じることによって、最終的なロックポイントＬＰが上方向にオフセットＯＦＳＴ２の大きさだけシフトする。オフセットＯＦＳＴ２の大きさは、時間デジタル変換器１３の出力が線形範囲の中心でロックするように定められる。具体的には、時間デジタル変換器１３の出力の中間値をオフセットＯＦＳＴ２に定めるとよい。たとえば、時間デジタル変換器１３の出力が０〜２５５の場合は、半分の１２８をオフセットＯＦＳＴ２とする。
【０１６８】
以上の結果、ロックポイントが外乱によって変動したとしても、ＰＬＬのロックがはずれたりしないようにすることができる。さらに、参照クロック信号ＲＥＦと立上りエッジと低周波クロック信号ＣＬＫＡの立上りエッジとがずれた位置でロックがかかるようにできるので、立上りエッジが重なった場合に比べて判定誤差を低減できる。
【０１６９】
［実施の形態４］
図２７は、この発明の実施の形態４によるＡＤＰＬＬ回路１Ｃの構成を示すブロック図である。
【０１７０】
図２７のＡＤＰＬＬ回路１Ｃは、デジタルループフィルタ３Ａの帯域幅がイネーブル信号ＥＮ１で制御される点で、図１のＡＤＰＬＬ回路１と異なる。デジタルループフィルタ３Ａの帯域幅は、イネーブル信号ＥＮ１が非活性状態（“０”）であるモード２の粗調整期間において通常（モード１）の場合よりも広げられ、イネーブル信号ＥＮ１が活性状態（“１”）であるモード２の微調整期間において通常の帯域幅に戻される。
【０１７１】
上記のように制御する理由について次に説明する。なお、図２７のその他の点については、図１のＡＤＰＬＬ回路１と同じであるので同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【０１７２】
図２８は、図２７のＡＤＰＬＬ回路１Ｃの位相雑音特性を説明するための図である。図２８の横軸は周波数であり、縦軸は位相雑音［ｄＢｃ／Ｈｚ］である。破線のグラフ６２の場合が通常の帯域幅の場合の位相雑音特性であり、実線のグラフ６１がループ帯域幅を通常よりも広げた場合の位相雑音特性である。一転鎖線のグラフ６３がシステムによって決まる位相雑音特性のスペック値であるとする。図２８に示すように、ループ帯域を広げると位相雑音特性が劣化するためにスペック値に入らない場合ある。
【０１７３】
図２９（Ａ），（Ｂ）は、図２７のＡＤＰＬＬ回路１Ｃのロックアップタイムを説明するための図である。図２９（Ａ）がループ帯域を通常よりも広げた場合であり、図２９（Ｂ）が通常のループ帯域の場合である。図２９（Ａ）の場合のロックアップタイム６４は、図２９（Ｂ）の場合のロックアップタイム６５よりも短くなっており、ループ帯域を広げることで収束時間を短くすることができる。
【０１７４】
以上の考察結果から、モード２の粗調整期間（ＥＮ１＝“０”）にはループ帯域を広げることによって収束時間を早め、微調整期間（ＥＮ１＝“１”）にはループ帯域を狭めることによって位相雑音特性を改善させるのがよい。なお、デジタルループフィルタはアナログループフィルタと異なり、ループ帯域の変更は容易である。
【０１７５】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１７６】
１，１Ｃ  ＡＤＰＬＬ回路、２，２Ａ，２Ｂ  デジタル位相比較器、３，３Ａ  デジタルループフィルタ、４，４Ａ〜４Ｄ  デジタル制御発振器、５  分周器、６  温度補償型水晶発振器、７，１２５，１３５  ＤＰＦＤ制御部、９，１１Ａ，１１Ｂ  スイッチ、１１  スイッチ部、１２  第２の検出部、１３  時間デジタル変換器、１５  第１の検出部、１６  カウンタ、１８  加算部（位相差信号生成部）、４１  位相判定部、５１  インバータ（位相シフタ）、５２  減算器（オフセット付加部）、５３  減算器（オフセット付加部）、７３，１２３，１３３  ＲＦ部、７４，１２２，１３２  ベースバンド回路、７５，１２４，１３４  デジタルインターフェース回路、１２０，１２１，１３１  携帯電話機、１２６，１３６  分周比制御部、１５０〜１５５  周波数シンセサイザ、ＣＬＫＡ  低周波クロック信号、ＣＬＫＢ  高周波クロック信号、ＥＮ１，ＥＮ２  イネーブル信号、ＰＳ  位相差信号、ＲＥＦ  参照クロック信号、ＳＷ  制御信号、ＴＲ  トラッキングレンジ、ＬＲ  ロッキングレンジ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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