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　特願２０１４−２３４２２０「半導体装置」拒絶査定不服審判事件〔平成２７年　３月２６日出願公開、特開２０１５−　５７８５１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２２年６月７日に出願された特願２０１０−１２９９６６号の一部を平成２６年１１月１９日に新たな出願としたものであって、その手続の経緯は以下のとおりである。
平成２６年１１月１９日　審査請求
平成２８年　２月１６日　拒絶理由通知
平成２８年　４月２２日　意見書・手続補正
平成２８年　９日２６日　拒絶査定（以下、「原査定」という。）
平成２８年１２月２２日　審判請求・手続補正
　
第２　審判請求と同時にした手続補正についての補正の却下の決定
［補正の却下の決定の結論］
　平成２８年１２月２２日に審判請求と同時にされた手続補正（以下、「本件補正」という。）を却下する。
［理由］
１　本件補正の内容（下線は当審で付加した。以下同じ。）
　　本件補正により、本件補正前の特許請求の範囲は本件補正後の特許請求の範囲へ補正された。（以下、「本件補正事項」という。）
・補正前
「【請求項１】
　第１導電型の半導体基板と、
　前記半導体基板上に形成された、第１導電型のドリフト層と、
　前記ドリフト層表面に選択的に複数形成された第２導電型の第１ウェル領域と、
　前記第１ウェル領域内に形成された第１導電型のソース領域と、
　前記ソース領域に接続するソース電極と、
　前記第１ウェル領域にチャネル領域を形成するゲート電極と、
　隣接する前記第１ウェル領域の間において、前記第１ウェル領域と離間して形成された第２導電型の第２ウェル領域と、
　前記第１ウェル領域を含むセル領域の周囲に形成され、前記ソース電極と前記第２ウェル領域とに接続する第２導電型の周縁領域と、
　前記半導体基板裏面に形成されたドレイン電極とを備える、
半導体装置。
【請求項２】
　第１導電型の半導体基板と、
　前記半導体基板上に形成された、第１導電型のドリフト層と、
　前記ドリフト層表面に選択的に複数形成された第２導電型の第１ウェル領域と、
　前記第１ウェル領域内に形成された第１導電型のソース領域と、
　前記第１ウェル領域にチャネル領域を形成するゲート電極と、
　前記ゲート電極を覆うように形成され、ウェルコンタクトホールを有する層間絶縁膜と、
　前記層間絶縁膜上と前記ウェルコンタクトホール内とに形成されたソース電極と、
　隣接する前記第１ウェル領域の間において前記第１ウェル領域と離間して形成され、前記ウェルコンタクトホール内に形成された前記ソース電極と接続する第２導電型の第２ウェル領域と、
　前記半導体基板裏面に形成されたドレイン電極とを備える、
半導体装置。
【請求項３】
　前記第２ウェル領域は、前記ドリフト層表面には形成されない、
請求項１または請求項２に記載の半導体装置。
【請求項４】
　前記第２ウェル領域下面は、前記第１ウェル領域下面よりも上方に形成される、
請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
【請求項５】
　前記第２ウェル領域の下方に形成され、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域をさらに備える、
請求項１から請求項４のうちのいずれか１項に記載の半導体装置。
【請求項６】
　前記ゲート電極下の前記ドリフト層表面において、前記ドリフト層の不純物濃度よりも高い不純物濃度を有し、前記第１ウェル領域よりも大きな深さ方向の厚みを有する第１導電型の第２不純物領域をさらに備える、
請求項１から請求項５のうちのいずれか１項に記載の半導体装置。
【請求項７】
　前記第２ウェル領域内に形成された、前記第２ウェル領域よりも不純物濃度の高い第１ウェルコンタクト領域をさらに備える、
請求項１から請求項６のうちのいずれか１項に記載の半導体装置。
【請求項８】
　前記周縁領域内に形成された、前記周縁領域よりも不純物濃度の高い第２ウェルコンタクト領域をさらに備える、
請求項１に記載の半導体装置。
【請求項９】
　前記第２ウェル領域の深さは、０．１μｍから２．０μｍの範囲内である、
請求項１から請求項８のうちのいずれか１項に記載の半導体装置。
【請求項１０】
　前記第２ウェル領域の濃度は、１×１０１５ｃｍ−３から１×１０２１ｃｍ−３の範囲内である、
請求項１から請求項９のうちのいずれか１項に記載の半導体装置。
【請求項１１】
　前記周縁領域の深さは、０．３μｍから２．０μｍの範囲内である、
請求項１に記載の半導体装置。
【請求項１２】
　前記周縁領域の濃度は、１×１０１５ｃｍ−３から１×１０１９ｃｍ−３の範囲内である、
請求項１に記載の半導体装置。
【請求項１３】
　前記半導体基板は、炭化珪素半導体の基板である、
請求項１から請求項１２のうちのいずれか１項に記載の半導体装置。」
・補正後　　　　　　　　　　　　　　　　　　
「【請求項１】
　第１導電型の半導体基板と、
　前記半導体基板上に形成された、第１導電型のドリフト層と、
　前記ドリフト層表面に選択的に複数形成された第２導電型の第１ウェル領域と、
　前記第１ウェル領域内に形成された第１導電型のソース領域と、
　前記ソース領域に接続するソース電極と、
　前記第１ウェル領域にチャネル領域を形成するゲート電極と、
　隣接する前記第１ウェル領域の間において、前記第１ウェル領域と離間して
前記ドリフト層に
　前記第１ウェル領域を含むセル領域の周囲に形成され、前記ソース電極と前記第２ウェル領域とに接続する第２導電型の周縁領域と、
　前記半導体基板裏面に形成されたドレイン電極とを備える、
半導体装置。
【請求項２】
　第１導電型の半導体基板と、
　前記半導体基板上に形成された、第１導電型のドリフト層と、
　前記ドリフト層表面に選択的に複数形成された第２導電型の第１ウェル領域と、
　前記第１ウェル領域内に形成された第１導電型のソース領域と、
　前記第１ウェル領域にチャネル領域を形成するゲート電極と、
　前記ゲート電極を覆うように形成され、ウェルコンタクトホールを有する層間絶縁膜と、
　前記層間絶縁膜上と前記ウェルコンタクトホール内とに形成されたソース電極と、
　隣接する前記第１ウェル領域の間において前記第１ウェル領域と離間して
前記ドリフト層に
　前記半導体基板裏面に形成されたドレイン電極とを備える、
半導体装置。
【請求項３】
　前記第２ウェル領域は、前記ドリフト層表面には形成されない、
請求項１または請求項２に記載の半導体装置。
【請求項４】
　前記第２ウェル領域下面は、前記第１ウェル領域下面よりも上方に形成される、
請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
【請求項５】
　前記第２ウェル領域の下方に形成され、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する第１導電型の第１不純物領域をさらに備える、
請求項１から請求項４のうちのいずれか１項に記載の半導体装置。
【請求項６】
　前記ゲート電極下の前記ドリフト層表面において、前記ドリフト層の不純物濃度よりも高い不純物濃度を有し、前記第１ウェル領域よりも大きな深さ方向の厚みを有する第１導電型の第２不純物領域をさらに備える、
請求項１から請求項５のうちのいずれか１項に記載の半導体装置。
【請求項７】
　前記第２ウェル領域内に形成された、前記第２ウェル領域よりも不純物濃度の高い第１ウェルコンタクト領域をさらに備える、
請求項１から請求項６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記周縁領域内に形成された、前記周縁領域よりも不純物濃度の高い第２ウェルコンタクト領域をさらに備える、
請求項１に記載の半導体装置。
【請求項９】
　前記第２ウェル領域の深さは、０．１μｍから２．０μｍの範囲内である、
請求項１から請求項８のうちのいずれか１項に記載の半導体装置。
【請求項１０】
　前記第２ウェル領域の濃度は、１×１０１５ｃｍ−３から１×１０２１ｃｍ−３の範囲内である、
請求項１から請求項９のうちのいずれか１項に記載の半導体装置。
【請求項１１】
　前記周縁領域の深さは、０．３μｍから２．０μｍの範囲内である、
請求項１に記載の半導体装置。
【請求項１２】
　前記周縁領域の濃度は、１×１０１５ｃｍ−３から１×１０１９ｃｍ−３の範囲内である、
請求項１に記載の半導体装置。
【請求項１３】
　前記半導体基板は、炭化珪素半導体の基板である、
請求項１から請求項１２のうちのいずれか１項に記載の半導体装置。」
２　補正の適否
　本件補正事項は、補正前の請求項１及び請求項２に記載した発明を特定するために必要な事項である「第２ウェル領域」について、当該領域の形成される場所の限定を付加するものであって、補正前の請求項１及び請求項２に記載された発明と補正後に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるから、補正事項１は、特許請求の範囲の減縮を目的とするものに該当する。
　そこで、補正後の請求項２に記載された発明（以下、「本件補正発明」という。）が、特許出願の際、独立して特許を受けることができるものであるか否かについて以下検討する。
（１）本件補正発明
　本件補正発明は、本件補正後の特許請求の範囲の請求項２に記載された、次のとおりのものと認める。
「【請求項２】
　第１導電型の半導体基板と、
　前記半導体基板上に形成された、第１導電型のドリフト層と、
　前記ドリフト層表面に選択的に複数形成された第２導電型の第１ウェル領域と、
　前記第１ウェル領域内に形成された第１導電型のソース領域と、
　前記第１ウェル領域にチャネル領域を形成するゲート電極と、
　前記ゲート電極を覆うように形成され、ウェルコンタクトホールを有する層間絶縁膜と、
　前記層間絶縁膜上と前記ウェルコンタクトホール内とに形成されたソース電極と、
　隣接する前記第１ウェル領域の間において前記第１ウェル領域と離間して前記ドリフト層に形成され、前記ウェルコンタクトホール内に形成された前記ソース電極と接続する第２導電型の第２ウェル領域と、
　前記半導体基板裏面に形成されたドレイン電極とを備える、
半導体装置。」
（２）引用文献および引用発明
　ア　引用文献について
（ア）引用文献
　原査定の拒絶の理由で引用された特開２００４−２２６９３号（以下、「引用文献」という。）には、図面と共に、次の記載がある。（下線は、当審で付加した。以下同じ。）
「【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し
縦型
電界効果トランジスタ構造
高速スイッチング用デバイスあるいはパワー用デバイスとして用いて好適な半導体装置に関する
「【００３１】
すなわち、
本実施形態の半導体装置においては
ｎ
＋
型半導体基板２の上にはｎ型エピタキシャル層４が形成されている。このｎ型エピタキシャル層４の上には、ｐ型ベース領域６が選択的に形成されている。このｐ型ベース領域６の中にｎ
＋
型ソース領域８とｐ
＋
型領域９が形成されている。隣接したｐ型ベース領域６どうしの間には、ｐ型ベース領域６から間隔をおいてｐ
＋
型の電界緩和領域２０が形成されている。そして、電界緩和領域２０の両側において、ｎ
＋
型ソース領域８に至るゲート酸化膜１０を介してゲート電極１２が形成されている。
【００３２】
各部の不純物濃度について例示すると、例えばｎ＋型半導体基板２は１×１０１９〜１×１０２０ｃｍ−３、
ｎ型エピタキシャル層４は約３０ボルトのソース・ドレイン間耐圧を得るためには１×１０
１６
ｃｍ
−３
程度、１００ボルトのソース・ドレイン間耐圧を得るためには３×１０
１５
ｃｍ
−３
程度とすることができる
ｐ型ベース領域６の不純物濃度は、１×１０
１６
〜５×１０
１７
ｃｍ
−３
ｐ
＋
型電界緩和領域２０の不純物濃度は、
１×１０
１７
ｃｍ
−３
以上とすることが望ましい
【００３３】
ゲート電極１２の周囲は、絶縁層１３により覆われ、ソース領域８には、ソース電極１４が接続されている。また、ｎ
＋
型基板２の裏面にはドレイン電極１６が接続されている。
「【００４０】
またここで、電界緩和領域２０の接合深さは、ｐ型ベース領域６の接合深さに比べて浅いほうが望ましい。この接合深さが十分浅くなると、上述した電界緩和領域２０とｐ型ベース領域６との間の領域における抵抗の影響を小さくできるからである。オン抵抗の増大を防ぐためには、電界緩和領域２０の接合深さは、ｐ型ベース領域６の接合深さの概ね半分以下とすることが望ましい。例えば、
ｐ型ベース領域６の接合深さを１マイクロメータ
電界緩和領域２０の接合深さは０．５マイクロメータ以下
「【００４２】
次に、図３は、本発明の第２の実施の
基本的な概念
【００４３】
本実施形態においても、
ｐ
＋
型の電界緩和領域２０が設けられている
電界緩和領域２０が接続経路２４によりソース電極１４
と接続されて同電位とされている。
「【００４７】
また、以下に説明する各具体例は、特に言及しない限り、上述の第１及び第２実施形態のいずれも含むものとする。すなわち、
電界緩和領域２０は、
接続経路２４を適宜設けてソース電極１４などと同電位とされていてもよい。
「【００５９】
またさらに、本具体例の場合、ｐ＋型の電界緩和領域２０はフローティングにせず、ｐ型ベース領域６から接続部６Ｐを設けて接続させ、同電位にしている。このように、電界緩和領域２０をｐ型ベース領域６と同電位にすることにより、空乏化を促進させることができる。
【００６０】
なお、本具体例において、
電界緩和領域２０をソース電極１４と短絡してもよい
接続経路２４とゲート電極１２とのプロセスマージンを確保しなくてはならず、素子面積が増大するというデメリットが生ずる
　また、図３には、
　「ｎ＋型半導体基板２と、
　　前記半導体基板２上に形成されたｎ型エピタキシャル層４と、
　前記ｎ型エピタキシャル層表面に選択的に複数形成されたｐ型ベース層６と、
　前記ｐ型ベース層６内に形成されたｎ型のソース領域８と、
　ｐ型ベース領域６上にゲート酸化膜１０を介して形成されたゲート電極１２と、
　前記ゲート電極１２を覆うように形成される絶縁層１３と、
　絶縁層１３上に形成されたソース電極１４と、
　隣接するｐ型ベース領域６の間において、ｐ型ベース領域６と離間してｎ型エピタキシャル層４に形成され、ｐ型の電界緩和領域２０と、
　ｎ＋型半導体基板２裏面に形成されたドレイン電極１６
　とを備える半導体装置。」
　が記載され、
当該電界緩和領域２０には、絶縁膜１３を介してソース電極１４へ向かう接続経路２４
（イ）引用発明
　　以上の記載から、引用文献には、次の発明（以下、「引用発明」という。）が記載されているものと認められる。
「ｎ＋型半導体基板２と、
　前記半導体基板２上に形成されたｎ型エピタキシャル層４と、
　前記ｎ型エピタキシャル層表面に選択的に複数形成されたｐ型ベース層６と、
　前記ｐ型ベース層６内に形成されたｎ型のソース領域８と、
　ｐ型ベース領域６上にゲート酸化膜１０を介して形成されたゲート電極１２と、
　前記ゲート電極１２を覆うように形成される絶縁層１３と、
　絶縁層１３上に形成されたソース電極１４と、
　隣接するｐ型ベース領域６の間において、ｐ型ベース領域６と離間してｎ型エピタキシャル層４に形成され、接続経路２４によりソース電極１４と接続されたｐ型の電界緩和領域２０と、
　ｎ＋型半導体基板２裏面に形成されたドレイン電極１６と、
を備える半導体装置。」
　
（３）本件補正発明と引用発明の対比
　ア　引用発明の「ｎ＋型半導体基板２」は、本件補正発明の「第１導電型の半導体基板」に相当する。
　イ　引用発明の「前記半導体基板２上に形成されたｎ型エピタキシャル層４」は、本件補正発明の「前記半導体基板上に形成された、第１導電型のドリフト層」に相当する。
　ウ　引用発明の「前記ｎ型エピタキシャル層表面に選択的に複数形成されたｐ型ベース層６」は、前記イを考慮すると、本件補正発明の「前記ドリフト層表面に選択的に複数形成された第２導電型の第１ウェル領域」に相当する。
　エ　引用発明の「前記ｐ型ベース層６内に形成されたｎ型のソース領域８」は、前記ウを考慮すると、本件補正発明の「前記第１ウェル領域内に形成された第１導電型のソース領域」に相当する。
　オ　引用発明の「ｐ型ベース領域６上にゲート酸化膜１０を介して形成されたゲート電極１２」は、電圧印加によりゲート酸化膜１０を介してその下部に当たるｐ型ベース層６の表面にキャリアとなる電子を集積してチャネル領域を形成する機能を有することから、前記ウを考慮すると、本件補正発明の「前記第１ウェル領域にチャネル領域を形成するゲート電極」に相当する。
　カ　引用発明の「前記ゲート電極１２を覆うように形成される絶縁層１３」は、下記相違点１を除いて、本件補正発明の「前記ゲート電極を覆うように形成された層間絶縁膜」に相当する。
　キ　引用発明の「絶縁層１３上に形成されたソース電極１４」は、前記カを考慮すると、下記相違点２を除いて、本件補正発明の「前記層間絶縁膜上に形成されたソース電極」に相当する。
　ク　引用発明の「隣接するｐ型ベース領域６の間において、ｐ型ベース領域６と離間してｎ型エピタキシャル層４に形成されたｐ型の電界緩和領域２０」は、前記イ及びウを考慮すると、下記相違点３を除いて、本件補正発明の「隣接する前記第１ウェル領域の間において前記第１ウェル領域と離間して前記ドリフト層に形成された第２導電型の第２ウェル領域」に相当する。
　ケ　引用発明の「ｎ＋型半導体基板２裏面に形成されたドレイン電極１６」は、前記アを考慮すると、本件補正発明の「前記半導体基板裏面に形成されたドレイン電極」に相当する。
　コ　してみると、本件補正発明と引用発明とは、下記サの点で一致するが、下記シの点で相違すると認められる。
　サ　一致点
「第１導電型の半導体基板と、
　前記半導体基板上に形成された、第１導電型のドリフト層と、
　前記ドリフト層表面に選択的に複数形成された第２導電型の第１ウェル領域と、
　前記第１ウェル領域内に形成された第１導電型のソース領域と、
　前記第１ウェル領域にチャネル領域を形成するゲート電極と、
　前記ゲート電極を覆うように形成された層間絶縁膜と、
　前記層間絶縁膜上に形成されたソース電極と、
　隣接する前記第１ウェル領域の間において前記第１ウェル領域と離間して前記ドリフト層に形成された第２導電型の第２ウェル領域と、
　前記半導体基板裏面に形成されたドレイン電極とを備える、
半導体装置。」
　シ　相違点
（相違点１）
　本件補正発明では、「層間絶縁膜」が「ウェルコンタクトホールを有する」のに対して、引用発明では、このことの明示がない点。
（相違点２）
　本件補正発明では、「ソース電極」が「ウェルコンタクトホール内に形成される」のに対して、引用発明では、このことの明示がない点。
（相違点３）
　本件補正発明では、「第２導電型の第２ウェル領域」が「前記ウェルコンタクトホール内に形成された前記ソース電極と接続する」のに対し、引用発明では、「ｐ型の電界緩和領域２０」は「接続経路２４によりソース電極１４と接続される」が「前記ウェルコンタクトホール内に形成された前記ソース電極と接続する」ことが明示されていない点。
（４）相違点についての検討
　前記相違点１乃至相違点３は、本件補正発明では、層間絶縁膜内にウェルコンタクトホールを介してソース電極と第２ウェル領域の接続構造を備えているのに対して、引用発明では、層間絶縁膜内にウェルコンタクトホールによるソース電極と第２ウェル領域の接続構造が明示されていない点で相違することに起因する、換言すれば当該接続構造の明示の有無に関する相違点として議論できるから、以下、相違点１乃至相違点３についてまとめて検討する。　
　引用発明において、本件補正発明の「第２ウェル領域」に相当する「電界緩和領域２０」に、電位固定のために接続経路２４を通じてソース電極と接続し得ることは記載されている。（前記（２）ア（ａ）【００４３】、【００４７】、【００６０】参照）また、図３には、接続経路２４として、本件補正発明の層間絶縁膜に相当する絶縁膜１３を通じて、層間絶縁膜上のソース電極１４と接続することを示唆している（前記（２）ア（ア））。
　ここで、接続経路２４の具体的な構造が開示されていないものの、層間絶縁膜の下部にあるウェル領域と層間絶縁膜上にある電極を電気的に接続するにあたり、層間絶縁膜にコンタクトホールを形成し、当該コンタクトホールに形成する導電体を通じて層間絶縁膜の上下を電気的に接続することは半導体分野の配線技術として通常採用する一般的な配線技術であるから、この配線技術を採用して、引用発明の接続経路を具体化することは、当業者が適宜なし得る設計的事項である。
　なお、引用文献の【００６０】には、ソース電極への接続経路を形成することによりプロセスマージンを確保する必要が生じ、素子面積が増大する「デメリット」があることが記載されている。しかし、電界緩和領域２０が接続経路２４によりソース電極１４と接続されることが「基本的な概念」として示された上で（同【００４２】、【００４３】）、具体例として、「電界緩和領域２０」に「ｐ型ベース領域６から接続部６Ｐを設けて接続させる」こと（同【００５９】）と、「電界緩和領域２０をソース電極１４と短絡する」こと（同【００６０】）があり、後者の場合に前記デメリットがあるという引用文献の文脈を考慮すれば、前記デメリットは２つの具体例の間の相対的なもので前者の方がよりすぐれていることを記述したにすぎず、後者の具体例の採用を否定する趣旨とは解されない。
　したがって、引用発明において、本件補正発明の「第２のウェル領域」に相当する「電界緩和領域」の電位安定性を図るためソース電極と接続する際、接続の具体的構造として、層間絶縁膜内にウェルコンタクトホールを介してソース電極と第２ウェル領域の接続構造とする事は、当業者が一般的な配線技術に配慮して、想到し得た技術的事項と認められる。
　以上の検討から、本件補正発明は、引用文献に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条２項の規定により、特許出願の際独立して特許を受けることができないものである。
（５）本件補正についてのむすび
　したがって、本件補正は、特許法第１７条の２第６項において準用する同法１２６条７項の規定に違反してなされたものであるから、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
　１　本願発明
　平成２８年１２月２２日にされた手続補正は、前記のとおり却下されたので、本願の請求項２に係る発明（以下、「本願発明」という。）は、平成２８年４月２２日付けで補正された特許請求の範囲の請求項２に記載のとおりのものである。
　２　引用文献の記載
　原査定の拒絶理由で引用された引用文献の記載事項は、前記第２の［理由］２（２）に記載したとおりである。
　３　対比・判断　
　本願発明は、前記第２の［理由］２で検討した本件補正発明から「第２ウェル領域」について、当該領域の形成される場所の限定である「ドリフト層」に係る限定事項を削除したものである。
　そうすると、本願発明の発明特定事項を全て含み、前記限定事項を付加したものに相当する本件補正発明が前記第２の［理由］２（３）、（４）に記載したとおり、引用文献に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用文献に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　４　むすび
　以上のとおり、本願発明は、特許法２９条２項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。