(57)【要約】      （修正有）【課題】基板上に製造される回路を提供し、ゲート／チャネルリードの過剰オーバーラップの問題を軽減する技法を提供する。【解決手段】アレイはセルを含み、各セル１６が底部ゲートアモルファスシリコン薄膜トランジスタ（ａ−ＳｉＴＦＴ）２０を有する。各ａ−ＳｉＴＦＴ２０は、そのゲート領域６０上に、そのエッジ８４、８６を越えて延出する未ドープアモルファスシリコン層６４を有する。各ａ−ＳｉＴＦＴ２０は、そのゲート領域６０のエッジ８４、８６とほぼ整合されるエッジ８０、８２を有する絶縁領域６６を有する。微晶質シリコン又は多結晶質シリコンのような、ドープ半導体材料からなる２つのチャネルリード７０、７２は未ドープアモルファスシリコン層６４上にあり、その各々は、絶縁領域のエッジに、最大オーバーラップ距離（１．０μｍ）以下の距離だけオーバーラップする。【選択図】図１
2011023741.tif 000002
【特許請求の範囲】
【請求項１】
アレイであって、
回路が形成される表面を有する基体と、
前記基体の表面にアレイ回路と、を含み、
前記アレイ回路が、
第１方向に延びるスキャンラインと、
第１方向と異なる第２方向に延び、交差領域中で前記各スキャンラインと交差するデータラインと、
前記スキャンラインの１本が前記データラインの１本と交差する交差領域毎に、各交差領域のセル回路が、素子と、前記スキャンラインの制御下で前記データラインと素子とを電気的に接続するアモルファスシリコン薄膜トランジスタと、を含み、
前記各セル回路のアモルファスシリコン薄膜トランジスタが、
第１及び第２エッジを有するゲート電極を含み、該ゲート電極が前記スキャンラインと電気的に接続され、
前記ゲート電極上に第１絶縁層を含み、前記第１絶縁層が前記ゲート電極の第１及び第２エッジ上に延び、
前記第１絶縁層上に、未ドープアモルファスシリコン層を含み、前記未ドープアモルファスシリコン層が前記ゲート電極の前記第１及び第２エッジをそれぞれ越えて延びる第１及び第２部分を有し、
前記アモルファスシリコン層上に絶縁部を含み、前記絶縁部が、前記アモルファスシリコン層に付着された第２絶縁層を第１裏側露光でパターン形成することによって生成され、前記ゲート電極の第１及び第２エッジとほぼ整合される第１及び第２エッジを有し、ので、前記アモルファスシリコン層の第１及び第２部分もまた前記絶縁部の第１及び第２エッジをそれぞれ越えて延び、
前記絶縁部に、ドープ半導体材料のＰＥＣＶＤ付着層を第２裏側露光でパターン形成することによって形成された第１及び第２チャネルリードを含み、第１及び第２チャネルリード各々が前記ゲート電極の第１及び第２エッジの内側にあり、所定のオーバーラップ距離以下の距離だけ前記絶縁部にオーバーラップし、前記所定のオーバーラップ距離が１．０μｍ以下であり、
前記第１及び第２チャネルリード上に第１及び第２導電性電極を含み、前記第１導電性電極が、前記データラインと前記第１チャネルリードとの間に電気的に接続され、前記第２導電性電極が前記第２チャネルリードと前記セル回路の素子との間に電気的に接続される、
アレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は基板上に製造される回路に関する。
【背景技術】
【０００２】
カニキ  ジェイ（Ｋａｎｉｃｋｉ，  Ｊ．）、ハサン  イー（Ｈａｓａｎ，  Ｅ．）、グリフィス  ジェイ（Ｇｒｉｆｆｉｔｈ，  Ｊ．）、タカモリ  ティー（Ｔａｋａｍｏｒｉ，  Ｔ．）及びティサング  ジェイシー（Ｔｓａｎｇ，  Ｊ．Ｃ．）による「Ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  Ｈｉｇｈ  Ｃｏｎｄｕｃｔｉｖｉｔｙ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｄｏｐｅｄ  Ｈｙｄｒｏｇｅｎｅｒａｔｅｄ  Ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎ  ｉｎ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ｔｅｃｈｎｏｌｏｇｙ」［Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．、Ｖｏｌ１４９、１９８９年  ２３９〜２４６ページ］は、微晶質シリコンの燐（Ｐ）ドーピングの技法を記述する。２３９〜２４５ページにおいて、カニキらは、水素化アモルファス（非晶質）シリコン（ａ−Ｓｉ：Ｈ）薄膜トランジスタ（ＴＦＴ）中で高濃度に（ｎ＋）Ｐドープされた層を、ソース／ドレイン金属とａ−Ｓｉ：Ｈ層との間の接触中間層として使用することについて記述する。２４５及び２４６ページで、カニキらは、このような層のＴＦＴ構造への付与について記述し、約５μｍのゲートとソース−ドレインのオーバーラップ（重なり）について述べている。
【０００３】
ラスティング  エヌ（Ｌｕｓｔｉｇ，  Ｎ．）及びカニキ  ジェイによる「Ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ  ａｎｄ  ｃｏｎｔａｃｔ  ｅｆｆｅｃｔｓ  ｉｎ  ｈｙｄｒｏｇｅｎｅｒａｔｅｄ  ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ−ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ  ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒｓ」［Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．６５、１９８９年、３９５１〜３９５７ページ］は、ソース−ドレイン接触製造における（ｎ＋）燐ドープ水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）とｎ＋水素化微晶質シリコン（μｃ−Ｓｉ：Ｈ）との置き換えによるＴＦＴ移動度の改善について記述する。３９５１ページ及び３９５２ページのセクションＩＩはオーム接触を保証するためにソース−ドレイン金属と固有のａ−Ｓｉ：Ｈとの間に薄いｎ＋μｃ−Ｓｉ：Ｈ層が含まれる実験を記述する。ｎ＋μｃ−Ｓｉ：Ｈは、Ｈ２中のＰＨ３／ＳｉＨ４混合物から付着され、約０．１Ωｃｍの材料を産する。この文献の図１の上側部分は、得られるトランジスタの略断面を示す。第ＩＩＩ節は、デバイスが、幅５０μｍ、チャネル長２０又は４０μｍ、およびゲートとソース−ドレインのオーバーラップ約５μを有したことと、ＴＦＴがフラットパネルＬＣＤディスプレイを扱うのに適していることを述べている。この文献の図５に関して示され、記述されるように、平均電界効果移動度は、ｎ＋μｃ−Ｓｉ：Ｈで増加した。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、基板上に製造されるアレイ回路の問題を扱う。
【０００５】
アクティブマトリックスアレイの各セルは構成要素とスイッチング素子を含み、スイッチング素子が構成要素とライン（しばしば「データライン」と呼ばれる）との間の接続を、（「スキャンライン」としばしば呼ばれる）別のラインの制御下で制御する。アレイが基板上に製造される場合、スイッチング素子は薄膜トランジスタ（ＴＦＴ）としてもよい。様々な種類のアモルファスシリコン（ａ−Ｓｉ）ＴＦＴは一般にスイッチング素子としてアクティブマトリックスアレイ中で使われる。
【０００６】
ａ−ＳｉＴＦＴの性能は、ＴＦＴのゲート領域のエッジの相対的横方向位置と、ＴＦＴのドープチャネルリードとＴＦＴのチャネルを含む未ドープ領域との間の境界又は接合部に非常に依存する。ソース側境界又は接合部がゲート領域のエッジの外側にある場合、接触抵抗は不十分であり、限界内では、ゲートは適切なデバイスオペレーションの要求に応じるようにチャネル状態を制御することができない。一方、ＴＦＴのゲート領域がチャネルのいずれかの側面で境界又は接合部を越えて延びるか、又は、一つ又は両方のドープチャネルリードにオーバーラップすると、不必要な過剰な静電容量が発生する。本明細書で「ゲート／チャネルリードオーバーラップ」と呼ばれるこのオーバーラップの範囲が正確に制御されなければ、静電容量は変化して、アレイ内にセル内変化（ｉｎｔｒａ−ｃｅｌｌ  ｖａｒｉａｔｉｏｎｓ）を生成する。
【０００７】
上記記載したカニキらやラスティングらの底部ゲートａ−ＳｉＴＦＴは、スイッチング素子として使用可能であるが、ＴＦＴは約５μｍのゲート／チャネルリードオバーラップ及び２０μｍのチャネル長を有する。５μｍのゲート／チャネルリードオバーラップは性能問題を引き起こすのに十分である。加えて、各チャネルリードのドープ半導体材料が、ゲート領域のエッジとほぼ整合される絶縁領域のエッジ上に延出するために、ゲート／チャネルリードオーバーラップは起こる。２０μｍよりも著しく短いチャネル長の場合、このゲート／チャネルリードオーバーラップの量は、チャネルリード同士の間に短絡を生じ、無効なＴＦＴを生じる。
【課題を解決するための手段】
【０００８】
本発明は、ゲート／チャネルリードの過剰オーバーラップの問題を軽減する技法を見出すことに基づく。該技法は、ゲート／チャネルリードのオーバーラップを均等にアレイを横切るように制限し、不必要な過剰な静電容量を回避することにより自己整合底部ゲートａ−ＳｉＴＦＴのアレイを改善することができる。加えて、該技法は、ａ−ＳｉＴＦＴSのチャネル長を減らすことを可能にするので、性能を改善することができる。
【０００９】
該技法を、セルが底部ゲートａ−ＳｉＴＦＴを含むタイプのアレイの改善として実施することができる。各ａ−ＳｉＴＦＴは、第１及び第２エッジを有するゲート領域、そのエッジを越えて延出する第１及び第２部分を有する未ドープアモルファスシリコン層、ゲート領域のエッジと略整合されるエッジを有するアモルファスシリコン層上の絶縁領域、及びアモルファスシリコン層の第１及び第２部分上のドープ半導体材料の第１及び第２チャネルリード、を有する。改善は、各チャネルリードが最大オーバーラップ距離以下の距離だけ絶縁領域にオーバーラップするということである。最大オーバーラップ距離は、１．０μｍ以下である。
【００１０】
絶縁領域はそのエッジ間の幅約５．０μｍを有し得る。最大オーバーラップ距離は０．５μｍとすることができる。ドープ半導体材料は、微晶質シリコン又は多結晶質シリコンとすることができる。絶縁材料はシリコン窒化物とすることができる。導電性金属電極を各チャネルリードと電気的に接続することができる。
【００１１】
該技法は、各セルがａ−ＳｉＴＦＴを含むアレイを提供することができる。例えば、該技法はＡＭＬＣＤ用の光バルブアレイに適用されてもよい。
【００１２】
充分に自己整合されたａ−ＳｉＴＦＴがゲート／チャネルリードオーバーラップにより最小の静電容量を有するアレイを提供できるために、上述した技法は、有利である。ＴＦＴは高移動度を有し、性能改良のための非常に短いチャネルを有し得る。該技法は、ａ−ＳｉＴＦＴを生成するための従来の技法と非常に互換性がある。
【００１３】
該技法は、ａ−ＳｉＴＦＴが均一なパラメータを有するレイを提供することができるので、更に有利である。
【図面の簡単な説明】
【００１４】
【図１】１．０μｍの最大オーバーラップ距離以下の距離だけ絶縁領域にオーバーラップするチャネルリードをａ−ＳｉＴＦＴが有するアレイを示す略図である。
【図２】最大オーバーラップ距離以下の距離だけ絶縁領域にオーバーラップするチャネルリードを有するａ−ＳｉＴＦＴを生成する際の動作を示すフロー図である。
【図３】横断面が図２の動作を実行する際のいくつかのステージを示すフロー図である。
【図４】図２に従って生成されるアレイの略図である。
【図５】チャネルリードが最大オーバーラップ距離以下の距離だけ絶縁領域にオーバーラップする構造を示す顕微鏡写真である。
【図６】図５のような構造の電流電圧特性を示すグラフである。
【発明を実施するための形態】
【００１５】
「物理蒸着法（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）」を実行することにより、材料が化学反応せずに物理的構造上に付着するようになる。その例は、スパッタリング、真空蒸着及びｅビーム付着を含む。
【００１６】
「化学蒸着法（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）」を実行することにより、材料が物理的構造上に反応ガス及びエネルギー源を用いることによって付着するようになり、ガス−フェーズの化学反応を生成する。エネルギー源は、事実上、熱エネルギー、光学的エネルギー、又はプラズマを使用できる。「プラズマ化学蒸着法」即ち、「ＰＥＣＶＤ（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）」は、プラズマエネルギーソースを使用する。「ＰＥＣＶＤ層」とは、ＰＥＣＶＤによって生成された層である。
【００１７】
「リソグラフィー」を実行する、又は「リソグラフィーによってパターン形成する」は、放射源を使用して、マスクパターンを感度のある材料に転写して、次にその放射に感度のある材料を現像してマスクパターンのポジ又はネガのコピーを得ることである。放射に感度をもつ材料を「レジスト」又は「フォトレジスト」と呼ぶ。マスクパターンをレジスト層に転写するプロセスを本明細書では「露光」と呼び、また露光中に放射を受けるレジスト層の部分を本明細書では「露光（ｐｈｏｔｏ  ｅｘｐｏｓｅｄ）」部分と呼ぶ。レジストを現像するために使用する流体を「現像液」と呼ぶ。「ポジレジスト」とは、現像液が露光された部分を露光されない部分よりずっと速く除去することができるレジストである。「ネガレジスト」とは、現像液が露光されない部分を露光された部分よりずっと速く除去することができるレジストである。エッチング用に使用される場合、現像により得られるレジストのパターンは、「マスク材料のパターン」又は単に「マスク」と呼ばれることがある。
【００１８】
リソグラフィーでは、「裏側露光（ｂａｃｋｓｉｄｅ  ｅｘｐｏｓｕｒｅ）」とは、放射が基板を介してレジスト層に届く基板上構造中のレジスト層の露光である。レジスト層と基板との間の層の一部分は、その上の領域のレジスト層に放射が到達しないようにする場合、マスクパターンを提供可能である。
【００１９】
用語「アレイ」と「セル」は、関係し、「アレイ」は、「セル」配列を含む製造品である。例えば、「２次元アレイ」「２Ｄアレイ」は、２次元のセル配列を含む。回路の２Ｄアレイは、行毎にライン、及び列毎にラインを有する行列を含んでもよい。一方の方向のラインは、その状態を決定するか示す信号をセルが受信するかセルに提供する「データライン」としてもよい。他方の方向のラインは、そのデータラインから信号を受信するか、そのデータラインに信号を提供するのを可能にする信号をセルが受信する「スキャンライン」としてもよい。
【００２０】
回路のアレイでは、「セル回路」は、セルの走査ライン及びデータラインと接続される回路である。
【００２１】
第１層の部分が、第２層の部分の上にあると共に、第２層の部分のエッジを越えて延出するが、第２層の部分のエッジの内側にエッジを有する場合に、第１層の部分は第２層の部分に「オーバーラップ」する。第１層が第２層にオーバーラップする「オーバーラップ距離」又は「距離」は、第２層内側のエッジから第１層のエッジまでの最大距離である。「最大オーバーラップ距離」は、越えられないオーバーラップ距離である。例えば、最大オーバーラップ距離を越えると、デバイスを信頼できるように製造できなかったり、デバイスが適切に機能しないことがある。
【００２２】
基板上に形成される構造部中の２層のエッジ又は複数層の部分は、構造部を形成する基板の表面上へのそれらのプロジェクション（投影）が略同一である場合に「ほぼ整合」されていると言う。
【００２３】
２層のエッジ又は複数層の部分は、それらの一方がマスクとして働くリソグラフィックプロセスにより他方が製造されたために、それらがほぼ整合する場合に、「自己整合」されているという。
【００２４】
図１は、本発明の概略的な特徴を示す。図１は、最大オーバーラップ距離以下の距離だけ絶縁領域にオーバーラップするチャネルリードを、ａ−ＳｉＴＦＴが有するアレイを示す。最大オーバーラップ距離は１．０μｍ以下である。
【００２５】
図１のアレイ１０は、アレイ回路１４が形成される表面に基板１２を含む。アレイ回路はセルを含み、各セル１６は更に詳細に示される。
【００２６】
セル１６は、ａ−ＳｉＴＦＴ２０及び構成要素２２を含み、ａ−ＳｉＴＦＴ２０のチャネルリードの１つが構成要素２２と接続されて示されている。他のチャネルリードはライン２４と接続されて示され、ゲートリードはライン２６と接続されて示され、ａ−ＳｉＴＦＴ２０は、ライン２６の制御下でライン２４と構成要素２２との間に電気接続を提供する。
【００２７】
図１はまた、ａ−ＳｉＴＦＴ２０の断面も示す。基板５４の表面５２上の薄膜構造５０は、ゲート領域６０、絶縁層６２、未ドープアモルファスシリコン層６４、絶縁領域６６、及びチャネルリード７０及び７２を含む。絶縁領域６６は、ゲート領域６０のエッジ８４及び８６とそれぞれ略整合されるエッジ８０及び８２を有する。チャネルリード７０及び７２はそれぞれオーバーラッピング部分９０及び９２を有し、オーバーラッピング部分９０及び９２が絶縁領域６６にそれぞれ距離Δ１及びΔ２だけオーバーラップする。示されるように、Δ１及びΔ２は、それぞれ最大オーバーラップ距離ＤＭＡＸ以下であり、ＤＭＡＸは１．０μｍ以下である。
【００２８】
上記記載した概略的特徴は、１．０μｍ以下の最大オーバーラップ距離を越えない距離だけ絶縁領域にオーバーラップするチャネルリードを有するａ−ＳｉＴＦＴを有するアレイの様々な方法で実施され得る。下記に記載する実施の形態は、絶縁基体上にアクティブマトリックスアレイを生成する。
【００２９】
図２及び図３は、上記記載した概略的な特徴を実施する製造技法を示す。図２は、アクティブマトリックスアレイを絶縁基板上に生成する際の動作を示す。図３は、図２の動作を実行する際のいくつかのステージを示す。
【００３０】
図２のボックス１５０の動作は底部金属パターンを生成することから始まり、底部金属パターンがアクティブマトリックスアレイのセルの列毎に走査ライン、及びセル毎にゲート領域を含むゲートリードを形成する。ボックス１５０の動作は、スパッタリングのような物理蒸着法を用いて金属を付着することにより実施可能である。金属は、４００〜２０００Åの厚みに付着されるＭｏＣｒ、ＴｉＷ、Ａｌ、ＴｉＷキャッピング層を有するＡｌ、又は他の適切な走査ライン金属とすることができる。例えば、厚み１０００ÅのＭｏＣｒは適切な金属である。次に、金属をリソグラフィーによりパターン形成することができる。現在の実施の形態では、ゲート領域エッジ同士間の典型的な距離は約１０μｍであり、５μｍ及びそれよりも少ない距離が近い将来に達成できる。
【００３１】
次に、ボックス１５２の動作は、底部窒化物層、アモルファスシリコン層、及び頂部窒化物層を生成する。ボックス１５２の動作は、真空状態のまま３つの層を連続して付着する３層付着（ｔｒｉｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）又はエッチストッププロセスを用いてプラズマ化学蒸着（ＣＶＤ）により実施された。底部窒化物層は、３００〜３８０℃で付着されるシリコン窒化物で、厚み３０００Åを得ることができる。アモルファスシリコン層は、２３０〜３００℃で、５〜１２％水素で、３００〜５００Åの厚みに付着され得る。頂部窒化物層は、２００〜２５０℃で付着されるシリコン窒化物で、１０００〜１５００Åの厚みを得ることができる。
【００３２】
次にボックス１５４の動作は、ポジフォトレジストの自己位置整合裏側露光及び頂部マスク露光により頂部窒化物をリソグラッフィーによりパターン形成する。裏側露光は接合部が形成される絶縁領域の自己整合エッジを画定し、また頂部マスク露光は絶縁領域の他の２つのエッジを画定する。また、ボックス１５４の動作は、ＨＦ部当たり１０部のアンモニウムフッ化物のような１０：１のバッファ酸化物エッチにより、約２分半、又は酸化物が除去されるまでウェットエッチングを実行する。酸化物の除去はウォーターシーティングオフ（ｗａｔｅｒ  ｓｈｅｅｔｉｎｇ  ｏｆｆ）により示され、エッチング液から取り出された時に表面が湿らない。結果として、ゲート領域上に自己整合絶縁領域を得ることができる。またボックス１５４の動作は、ＨＦ部当たり２００部の水溶液でクリーニングして自然酸化膜を除去することも含み、この場合も酸化物がウォーターシーティングオフにより示されるように除去されるまで、エッチングは続き得る。
【００３３】
次に、ボックス１６０及び１６２の動作はドープμｘｔａｌ−Ｓｉのパターンを生成し、最大オーバーラップ距離１．０μｍ以下の距離だけ自己整合絶縁領域にオーバーラップする自己整合チャネルリードを提供する。
【００３４】
ボックス１６０の動作は、ドープμｘｔａｌ−Ｓｉ層を付着して、自己整合接合部を絶縁領域のエッジに生成する。μｘｔａｌ−Ｓｉの付着は、ＳｉＨ４、ＰＨ３及びＨ２を用いて、高い付着力でプラズマＣＶＤをまず実行することにより実施され、高濃度にｎ＋ドープされたμｘｔａｌ−Ｓｉ層を、２００〜２５０℃で、５〜１５％水素で、５００〜１０００Åの厚みに付着することができる。μｘｔａｌ−Ｓｉ層は光を通過させるほど十分に薄くなるべきであるが、チャネルリードとして機能できる位十分に導電性になる程厚くなくてはならない。ガスの割合は、適切な粒径及び適切なドーパントレベルを得るように選ばれなければならない。例えば、μｘｔａｌ−Ｓｉ層、０．５〜２％の燐でドープされ得る。
【００３５】
ボックス１６０の動作は、適切な導電度又は別の非常に高導電性半導体材料を有するポリ−Ｓｉを代わりに付着することができる。しかし、高濃度にｎ＋ドープされたａ−Ｓｉ層は、このスケールではａ−Ｓｉチャネルと次に形成される金属電極との間に大きい直列抵抗をもたらすことなく電流を運ぶのに十分なほど導電性ではない。従って、金属はパターン形成され、金属が絶縁領域にオーバーラップして更なる静電容量を生じるエラーを回避するのに十分な整合許容範囲だけ絶縁領域の自己整合エッジから分離されるエッジを有する。
【００３６】
ボックス１６２の動作は、プロセス中にポジレジストのように作用する従来のネガフォトレジストの自己整合裏側露光及び頂部マスク露光により、μｘｔａｌ−Ｓｉ層をリソグラフィーパターン形成し、フェノール及びキシレンのような問題となる現像液の使用を避ける。裏側露光は、絶縁領域にオーバーラップすることになるチャネルリードのエッジを画定し、頂部マスク露光はチャネルリードの他のエッジを画定する。ボックス１６２の動作は、エッチングをして絶縁領域上でエッチストップ（ｅｔｃｈ  ｓｔｏｐ）として作用するμｘｔａｌ−Ｓｉ層を除去できると共に、他の場所のμｘｔａｌ−Ｓｉやａ−Ｓｉ層も除去することができる。裏側露光、現像液付与、ベーキング、及びエッチ液付与の間に、オペレータは、顕微鏡を通して構造を観察し、最大オーバーラップ距離を越えないオーバーラップ距離を得るために各オペレーションの時間を定めることができる。適切な時間は、裏側照射の強度、現像液及びエッチ液の濃度、並びにベーキング温度のようなファクタに依存する。例えば、標準的な照射の場合、裏側露光を６０秒すると１μｍの大きさのオーバーラップ距離を生成できる。一般に、オーバーラップ距離は裏側露光の長さに比例する。
【００３７】
所望のオーバーラップ距離を得るエッチング技法を選択可能である。反応性イオンエッチングは、非常に異方性で、下方に急速にエッチングし横方向にほんのゆっくりとエッチングするために垂直方向の輪郭を生成する。また化学及びバレルエッチングは等方性であって、より多くのアンダーカットを生成する。したがって、反応性イオンエッチングの時間はオーバーラップを制御するためにより容易に定めることができる。
【００３８】
また、ボックス１６２の動作は、適切な位置で底部窒化物層を介してバイアをカットする別のリソグラフィック方法を含み、底部金属パターンとの電気的接続が可能となる。
【００３９】
均一なオーバーラップ距離のために、ボックス１６２で実行された全リソグラフィック方法は、アレイ上で均等に実行されなければならない。
【００４０】
ボックス１６４の動作は、ボックス１６２で形成されたチャネルリード上にある電極を含み、接合部をセルの回路又はデータラインのような他の構成要素に電気的に接続する頂部金属パターンを生成する。頂部金属が絶縁領域にオーバーラップしないようにするために、電極は絶縁領域のエッジから少なくとも２μｍだけ引っ込められる。頂部金属はボックス１５０の底部金属と同じものとすることができ、また４００〜２０００Åの厚みを有し得る。
【００４１】
ボックス１６２からボックス１６４への破線によって示されるように、更なる動作を、ボックス１６２の後でボックス１６４の前に実行することができる。また、ボックス１６４の動作後にパッシベーション等を含む従来の動作を続けることもできる。
【００４２】
図３は、図２の実施ステージを示す。図３の断面１８０はボックス１５４の第１裏側露光を示す。他のステージと同じように、構造は基体１８２の表面上に形成されており、ゲート領域１８４がボックス１５０で形成され、層１８６、１８８及び１９０がボックス１５２で形成された。第１の裏側露光に先立ち、ボックス１５４の動作は、ポジフォトレジスト層１９２を付着する。層１９２の部分１９４はフォト露光されないが、部分１９６及び１９８はフォト露光される。
【００４３】
断面２００は、ボックス１６２の第２裏側露光を示す。ボックス１５４の動作は、フォトレジスト層１９２を現像し、部分１９４を除去して、次にＳｉＮ層１９０の露光部分をエッチングしてなくし、自己整合エッジを有する絶縁領域２０２を生成する。次にボックス１６０の動作は、ドープμｘｔａｌ−Ｓｉ層２０４を付着して、絶縁領域２０２のエッジで自己整合接合部を生成する。第２裏側露光に先立ち、ボックス１６２の動作は、ネガフォトレジスト層２１０を付着する。層２１０の部分２１２はフォト露光されないが、部分２１４及び２１６はフォト露光される。
【００４４】
断面２２０は、ボックス１６４の動作後の構造を示す。ボックス１６２の動作は、フォトレジスト層２１０を現像し、部分２１４及び２１６を除去して、次いでμｘｔａｌ−Ｓｉ層２０４の露光部分をエッチングしてなくし、オーバーラップ２２４を有するチャネルリード２２２とオーバーラップ２２８を有するチャネルリード２２６を生成する。リソグラフィックパターン形成は、オーバーラップ２２４及び２２８が最大オーバーラップ距離を越えないような方法で実行される。次に、ボックス１６４の動作は、電極２３０と２３２、即ちチャネルリード２２２及び２２６を介して自己整合接合部に電気的に接続される頂部金属層の部分を生成する。
【００４５】
図４は、図２及び図３に関して上記記載した技法により生成され得るアレイ製品２５０を示す。アレイ製品２５０は、スキャンラインが左右に延びてデータラインが上下に延びるので、各スキャンラインが各データラインと交差するアレイ領域領域２５４を有する基板２５２を具備する。また、図４は代表的スキャンライン２６０が代表的データライン２６２と交差する領域中の頂部及び底部金属層のレイアウトも示す。
【００４６】
底部金属層は、スキャンライン２６０、更にはゲート領域２７０を含む。ゲート領域２７０は製造デバイスにふさわしい幅を有し、その幅は、その上に形成されるａ−ＳｉＴＦＴのチャネル長さを決定する。
【００４７】
頂部金属層はデータライン２６２、更にはチャネル電極２７２及び２７４を含む。データライン２６２はスキャンライン２６０と同じ幅を有するが、チャネル電極２７２及び２７４はａ−ＳｉＴＦＴのチャネル幅よりも広い又は大きい幅を有する。これは製造されているデバイスの現在の要求を満たすのに十分でなくてはならいからである。更に、電極２７２からゲート領域２７０のエッジまでの間隔及び、チャネル電極２７４からゲート領域２７０のエッジまでの間隔を各々２μｍとし、チャネル電極２７２及び２７４が絶縁領域上に延びて静電容量を増やすエラーを回避することができる。もちろん、これらの寸法は単に例示的なものであり、実際にはＴＦＴは適切なデバイスオペレーションに必要な電流を提供する大きさになる。
【００４８】
図４から理解できるように、ａ−ＳｉＴＦＴは、ゲートライン２６０の制御下でデータライン２６２をセル回路（図示せず）に接続する。ａ−ＳｉＴＦＴがゲートライン２６０の信号によりＯＮになると、ａ−ＳｉＴＦＴのチャネルはチャネル電極２７２と２７４の間に電気的な接続を提供する。チャネル電極２７２は順番にデータライン２６２に電気的に接続され、チャネル電極２７４がセル回路に電気的に接続される。
【００４９】
上述した概略的な特徴の実施形態を組立て試験した。図５は上記記載したデバイスを実施することによって生成された構造を示す。図６は、図５のような構造の電圧−電流特性を示す。
【００５０】
図５の顕微鏡写真は、図２の概略動作を図２及び図３に関して上述した製造行程と類似する製造行程を用いて実施することにより好結果に製造されたデバイス３００を示す。ライン３０２は底部金属層中に形成され、層３０４により覆われる長く細いラインである。層３０４はドープμｘｔａｌ−ＳｉのＰＥＣＶＤ層により覆われる未ドープａ−Ｓｉ層である。ドープμｘｔａｌ−Ｓｉのパターンを裏側露光を用いて形成し、絶縁領域３０６の自己整合エッジにオーバーラップする自己整合エッジを得る。
【００５１】
層３０４がライン３０２をカバーする領域は、ライン３０２のゲート領域と未ドープａ−Ｓｉ層のゲート領域とを画定し、その各々は約９８μｍ×５μｍの寸法を有する。未ドープａ−Ｓｉ層のゲート領域上には絶縁領域３０６がある。絶縁領域３０６は自己整合エッジを得るために裏側露光を用いてＳｉＮの層中に形成されている。図５から理解できるように、ドープμｘｔａｌ−ＳｉのＰＥＣＶＤ層は、約０．５μｍ未満、及び絶縁領域３０６の全長に沿って１．０μｍ未満の距離だけ絶縁領域３０６にオーバーラップする。エッチング中に顕微鏡を用いてデバイスを試験し、適切なオーバーラップ距離が得られた時に視覚的に判断することによりオーバーラップ距離を得ることができる。これは、より高精度な製造技法により０．５μｍのようなＤＭＡＸのより小さな値が可能になることを示唆する。
【００５２】
図５に示されるオーバーラップは、アレイ状デバイス用の未ドープａ−Ｓｉ層のエッチングを防ぐが、絶縁領域３０６を横切る短絡を避け、静電容量を最小化するほど十分に小さい許容範囲を十分提供する。オーバーラップがなかった場合、デバイスのアレイにわたる非常にわずかな整合エラーが、未ドープａ−Ｓｉのエッチングによる欠陥を導いたであろう。
【００５３】
チャネル電極３１０及び３１２を頂部金属層中に形成して、電気接続が可能になるとデバイス３００を試験できる。同様のデバイスは０．５９ｃｍ２・Ｖ−ｓｅｃ．の移動度を測定した。デバイスの電流−電圧性能は図６に示されており、これはデバイスが２０Ｖのドレイン−ソース電圧で、低いＯＦＦ電流と高いＯＮ電流とを示したことを示す。
【００５４】
上記実施の形態は、本発明の範囲内であれば多くの方法で変更可能である。
【００５５】
上記実施の形態は薄膜構造中で特定の材料を使用するが、他の材料も使用可能である。例えば、異なる金属を底部又は頂部金属層で使用可能であるし、金属というよりも、レジストのフォト露光を防止する程十分に厚みがありさえすれば高濃度にドープされるシリコンの厚い層のような導電性材料も使用可能である。異なる絶縁材料を使用してもよい。チャネルリードは十分に導電性であれば、異なるドープ半導体材料から形成されてもよい。
【００５６】
上記実施の形態は特定のプロセスを使用して薄膜構造を生成するが、他のプロセスも使用可能である。例えば、ある場合には動作を異なる順序で又は異なる材料を用いて実行することができる。様々なレジスト、現像液、及びエッチ液を使用可能である。
【００５７】
上記実施の形態はアレイ状のセルのレイアウトを使用するが、他のレイアウトも使用可能である。
【００５８】
上記記載した実施の形態は、回路に特定の幾何学的構成及び電気的特性を提供するが、本発明を異なる幾何学的構成及び異なる回路で実施することができる。
【００５９】
上記記載した実施の形態は、特定の方法により特定の材料から生成される特定の厚みの層を具備するが、他の厚みを生成可能であり、またより薄い半導体及び絶縁層のような他の材料及び方法を使用してＴＦＴ性能を改良したり、静電容量を増やすことができる。
【００６０】
上記記載した実施の形態は特定のシーケンスで層を含むが、層のシーケンスは変更可能である。
【００６１】
本発明は、アクティブマトリックスアレイだけでなく、非常に小さなａ−ＳｉＴＦＴが有益である他のアレイも含む多くの方法に適用可能である。本発明は、ディスプレイアレイ、ライトバルブアレイ及びセンサーアレイを含む多くの異なる種類のアクティブマトリックスアレイで適用可能である。
【００６２】
本発明を、薄膜の実施形態に関して記述したが、本発明は単結晶技術でも実施可能である。
【符号の説明】
【００６３】
２０  基板
２２  ゲート領域
２８  絶縁領域
３２  エッジ
４０  ドープ半導体層
４２  接合部
５０  レジスト層
６２  導電性リード
６４  オーバーラップ
【図１】
2011023741.tif 000003
【図２】
2011023741.tif 000004
【図３】
2011023741.tif 000005
【図４】
2011023741.tif 000006
【図５】
2011023741.tif 000007
【図６】
2011023741.tif 000008
【手続補正書】
【提出日】平成22年10月27日(2010.10.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アレイであって、
基体上のアレイ回路であって、当該アレイ回路が複数のセルを含む、前記アレイ回路と、
アモルファスシリコン薄膜トランジスタを含む、前記複数のセルのセットの各々のセルと、
を備え、
前記アモルファスシリコン薄膜トランジスタは、
・第１のエッジおよび第２のエッジを有するゲート領域と、
・前記ゲート領域上の絶縁層であって、当該絶縁層が前記ゲート領域の第１のエッジおよび第２のエッジを超えて延出している、前記絶縁層と、
・前記絶縁層上の未ドープアモルファスシリコン層であって、当該未ドープアモルファスシリコン層が前記ゲート領域の第１のエッジおよび第２のエッジをそれぞれ超えて延出している、前記未ドープアモルファスシリコン層と、
・前記アモルファスシリコン層上でかつ前記ゲート領域の上方の絶縁領域であって、当該絶縁領域が前記ゲート領域の第１のエッジおよび第２のエッジにそれぞれ整合された第１のエッジおよび第２のエッジを有する、前記絶縁領域と、
・前記アモルファスシリコン層上の、ドープされた半導体材料により形成された第１のチャネルリードおよび第２のチャネルリードであって、当該第１のチャネルリードおよび第２のチャネルリードが１．０μｍ以下のオーバーラップ距離だけ前記絶縁領域と重なる、前記第１のチャネルリードおよび第２のチャネルリードと、
・前記第１のチャネルリードおよび第２のチャネルリードとそれぞれ接触する第１の導電金属電極および第２の導電金属電極であって、当該第１の導電金属電極および第２の導電金属電極がそれぞれ前記第１のチャネルリードおよび第２のチャネルリードと電気的に接続されている、前記第１の導電金属電極および第２の導電金属電極と、
を有する、前記アレイ。
【請求項２】
前記複数のセルのセットが全てのセルを含んでいる請求項１記載のアレイ。
【請求項３】
前記絶縁領域の第１のエッジと第２のエッジとが、前記オーバーラップ距離の２倍以上の距離だけ離隔されている請求項１または２記載のアレイ。
【請求項４】
前記オーバーラップ距離が０．５μｍである請求項１〜３のうちいずれか一項記載のアレイ。
【請求項５】
前記ドープされた半導体材料が微結晶シリコンである請求項１〜４のうちいずれか一項記載のアレイ。
【請求項６】
前記ドープされた半導体材料が多結晶シリコンである請求項１〜４のうちいずれか一項記載のアレイ。
【請求項７】
前記絶縁領域が窒化珪素からなる請求項１〜６のうちいずれか一項記載のアレイ。
【請求項８】
前記アレイ回路が、
・第１の方向に延びるスキャンラインと、
・前記第１の方向とは異なる第２の方向に延び、交差領域で各スキャンラインと交差するデータラインと、
・スキャンラインの一つがデータラインの一つに交差する各交差領域について含まれるセルであって、各交差領域のセルがコンポーネントを更に含み、各セルのアモルファスシリコン薄膜トランジスタはスキャンラインの制御下にあり、各セルのアモルファスシリコン薄膜トランジスタにおいて、データラインとコンポーネントとの間が電気的に接続され、前記ゲート領域がスキャンラインと電気的に接続される、前記セルと、
を更に有し、
前記第１の導電金属電極が前記データラインに電気的に接続され、前記第２の導電金属電極がセル回路のコンポーネントに電気的に接続されている、請求項１記載のアレイ。
【請求項９】
前記第１の導電金属電極が前記絶縁領域の第１のエッジから第１のスペーシングだけ内側にあるエッジを有し、
前記第２の導電金属電極が前記絶縁領域の第２のエッジから第２のスペーシングだけ内側にあるエッジを有する、請求項１〜８のうちいずれか一項記載のアレイ。
【請求項１０】
前記第１のスペーシングと第２のスペーシングは約２μｍである、請求項９記載のアレイ。