(57)【要約】【課題】消去時に拡散領域の電位を比較的低くすることが可能な不揮発性半導体記憶装置の消去方法を提供することである。【解決手段】本発明に用いられる不揮発性半導体記憶装置は、第１の拡散領域２および第２の拡散領域３が離間して形成された半導体基板１と、半導体基板１上に形成された第１の絶縁層４と、第１の絶縁層４上に形成された電荷蓄積層５と、電荷蓄積層５上に形成された第２の絶縁層６と、第２の絶縁層６上に形成されたゲート電極７と、を有する。不揮発性半導体記憶装置の消去時は、半導体基板１をフローティングの状態とし、第１の拡散領域２または第２の拡散領域３に第１の極性を持つ電圧を印加し、ゲート電極７に第１の極性とは逆の極性である第２の極性を持つパルス状の電圧を印加する。【選択図】図１
2011108295.tif 000002
【特許請求の範囲】
【請求項１】
第１の拡散領域および第２の拡散領域が離間して形成された半導体基板と、当該半導体基板上に形成された第１の絶縁層と、当該第１の絶縁層上に形成され、前記第１の拡散領域側の第１の領域および前記第２の拡散領域側の第２の領域の少なくとも一方の領域に電荷を蓄積する電荷蓄積層と、当該電荷蓄積層上に形成された第２の絶縁層と、当該第２の絶縁層上に形成されたゲート電極と、を有する不揮発性半導体記憶装置の消去方法であって、
前記半導体基板をフローティングの状態とし、
前記第１および第２の拡散領域のうち前記電荷蓄積層に電荷が蓄積されている側の拡散領域に第１の極性を持つ電圧を印加し、
前記拡散領域に前記第１の極性を持つ電圧が印加された状態で、前記ゲート電極に前記第１の極性とは逆の極性である第２の極性を持つパルス状の電圧を印加する、
不揮発性半導体記憶装置の消去方法。
【請求項２】
前記第１の絶縁層上の第１の部分にはワードゲート電極が形成されており、前記第１の絶縁層上の第２の部分および第３の部分には前記電荷蓄積層がそれぞれ形成されており、前記電荷蓄積層上には前記第２の絶縁層がそれぞれ形成されており、前記第２の絶縁層上には第１のコントロールゲート電極および第２のコントロールゲート電極がそれぞれ形成されており、
前記ゲート電極に電圧を印加する際は、前記第１および第２のコントロールゲート電極のうち前記電荷蓄積層に電荷が蓄積されている側のコントロール電極に前記第１の極性とは逆の極性である第２の極性を持つパルス状の電圧を印加する、請求項１に記載の不揮発性半導体記憶装置の消去方法。
【請求項３】
前記第１の半導体基板がｐ型の半導体基板で、前記第１および第２の拡散領域がｎ型の拡散領域である場合、
前記第１および第２の拡散領域のうち前記電荷蓄積層に電荷が蓄積されている側の拡散領域には正の電圧を印加し、
前記ゲート電極または前記コントロールゲート電極にはパルス状の負の電圧を印加する、請求項１または２に記載の不揮発性半導体記憶装置の消去方法。
【請求項４】
前記拡散領域に印加される電圧は、前記ゲート電極またはコントロールゲート電極に印加される電圧により発生する前記半導体基板のチャネルの電位と前記拡散領域の電位との電位差により発生したホットホールが前記電荷蓄積層に注入される程度に加速される電圧である、請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置の消去方法。
【請求項５】
前記ゲート電極またはコントロールゲート電極に印加される電圧は、前記ゲート電極またはコントロールゲート電極に印加される電圧により発生する前記半導体基板のチャネルの電位と前記拡散領域の電位との電位差により発生したホットホールが前記電荷蓄積層に注入される程度に加速される電圧である、請求項１乃至４のいずれか一項に記載の不揮発性半導体記憶装置の消去方法。
【請求項６】
前記ゲート電極またはコントロールゲート電極に印加される電圧のパルス幅は、前記ゲート電極またはコントロールゲート電極に電圧が印加された際に発生するチャネルの電位の消去時間に対する極小値を含むように設定される、請求項１乃至５のいずれか一項に記載の不揮発性半導体記憶装置の消去方法。
【請求項７】
前記第１の半導体基板がｎ型の半導体基板で、前記第１および第２の拡散領域がｐ型の拡散領域である場合、
前記第１および第２の拡散領域のうち前記電荷蓄積層に電荷が蓄積されている側の拡散領域には負の電圧を印加し、
前記ゲート電極または前記コントロールゲート電極にはパルス状の正の電圧を印加する、請求項１または２に記載の不揮発性半導体記憶装置の消去方法。
【請求項８】
前記電荷蓄積層はシリコン窒化膜である、請求項１乃至７のいずれか一項に記載の不揮発性半導体記憶装置の消去方法。
【請求項９】
前記電荷蓄積層はポリシリコン膜である、請求項１乃至７のいずれか一項に記載の不揮発性半導体記憶装置の消去方法。
【請求項１０】
第１の拡散領域および第２の拡散領域が離間して形成された半導体基板と、
前記半導体基板上に形成された第１の絶縁層と、
前記第１の絶縁層上に形成され、前記第１の拡散領域側の第１の領域および前記第２の拡散領域側の第２の領域の少なくとも一方の領域に電荷を蓄積する電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁層と、
前記第２の絶縁層上に形成されたゲート電極と、
前記ゲート電極、前記第１および第２の拡散領域、前記半導体基板に印加する電圧を制御する電圧制御部と、を備え、
前記電圧制御部は消去時に、
前記半導体基板をフローティングの状態とし、
前記第１および第２の拡散領域のうち前記電荷蓄積層に電荷が蓄積されている側の拡散領域に第１の極性を持つ電圧を印加し、
前記拡散領域に前記第１の極性を持つ電圧が印加された状態で、前記ゲート電極に前記第１の極性とは逆の極性である第２の極性を持つパルス状の電圧を印加する、
不揮発性半導体記憶装置。
【請求項１１】
前記第１の絶縁層上の第１の部分にはワードゲート電極が形成されており、
前記第１の絶縁層上の第２の部分および第３の部分には前記電荷蓄積層がそれぞれ形成されており、
前記電荷蓄積層上には前記第２の絶縁層がそれぞれ形成されており、
前記第２の絶縁層上には第１のコントロールゲート電極および第２のコントロールゲート電極がそれぞれ形成されており、
前記電圧制御部は、前記ゲート電極に電圧を印加する際は、前記第１および第２のコントロールゲート電極のうち前記電荷蓄積層に電荷が蓄積されている側のコントロール電極に前記第１の極性とは逆の極性である第２の極性を持つパルス状の電圧を印加する、請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１の半導体基板はｐ型の半導体基板であり、
前記第１および第２の拡散領域はｎ型の拡散領域であり、
前記電圧制御部は、前記第１および第２の拡散領域のうち前記電荷蓄積層に電荷が蓄積されている側の拡散領域に正の電圧を印加し、
前記ゲート電極または前記コントロールゲート電極にパルス状の負の電圧を印加する、請求項１０または１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記電圧制御部が前記拡散領域に印加する電圧は、前記ゲート電極またはコントロールゲート電極に印加される電圧により発生する前記半導体基板のチャネルの電位と前記拡散領域の電位との電位差により発生したホットホールが前記電荷蓄積層に注入される程度に加速される電圧である、請求項１０乃至１２のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１４】
前記電圧制御部が前記ゲート電極またはコントロールゲート電極に印加する電圧は、前記ゲート電極またはコントロールゲート電極に印加される電圧により発生する前記半導体基板のチャネルの電位と前記拡散領域の電位との電位差により発生したホットホールが前記電荷蓄積層に注入される程度に加速される電圧である、請求項１０乃至１３のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１５】
前記電圧制御部が前記ゲート電極またはコントロールゲート電極に印加する電圧のパルス幅は、前記ゲート電極またはコントロールゲート電極に電圧が印加された際に発生するチャネルの電位の消去時間に対する極小値を含むように設定される、請求項１０乃至１４のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１６】
前記第１の半導体基板はｎ型の半導体基板であり、
前記第１および第２の拡散領域はｐ型の拡散領域であり、
前記電圧制御部は、前記第１および第２の拡散領域のうち前記電荷蓄積層に電荷が蓄積されている側の拡散領域に負の電圧を印加し、
前記ゲート電極または前記コントロールゲート電極にパルス状の正の電圧を印加する、請求項１０または１１に記載の不揮発性半導体記憶装置。
【請求項１７】
前記電荷蓄積層はシリコン窒化膜である、請求項１０乃至１６のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１８】
前記電荷蓄積層はポリシリコン膜である、請求項１０乃至１６のいずれか一項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置の消去方法、及び不揮発性半導体記憶装置に関し、特に電荷蓄積層を有する不揮発性半導体記憶装置の消去方法、及び不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電荷蓄積層を有する不揮発性半導体記憶装置の一つにＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型の不揮発性半導体記憶装置がある。ＭＯＮＯＳ型の不揮発性半導体記憶装置は、半導体基板上にボトム酸化膜といわれる第１の電位障壁絶縁膜の酸化膜と、電荷蓄積膜としての窒化膜と、トップ酸化膜といわれる第２の電位障壁絶縁膜の酸化膜とが順に形成された構成である。そして、その上に更にゲート電極が積層されている。半導体基板の表面には、基板とは逆導電型のソース・ドレイン不純物拡散領域が形成されている（以下、本明細書において不純物拡散領域を単に拡散領域という）。そして、ＭＯＮＯＳ型メモリセルに書込みをする場合、半導体基板側から電荷蓄積層である窒化膜へ負の電荷(電子)を注入する。また、消去する場合は、電荷蓄積層としての窒化膜に蓄積された負の電荷を中和するために、その窒化膜に正の電荷(ホール)を注入する。特許文献１には、このようなＭＯＮＯＳ型メモリ素子に関する技術が開示されている。
【０００３】
図１１は、特許文献１にかかる不揮発性半導体記憶装置の断面図である。図１１に示す不揮発性半導体記憶装置は、半導体基板１００の表面にウェル領域２００が形成されている。ウェル領域２００の表面には、チャネル領域３００、第１の拡散領域４０１および第２の拡散領域４０２（それぞれ、ソースまたはドレイン領域を形成する）が形成されている。チャネル領域３００はｐ型であり、第１及び第２の拡散領域はｎ型である。チャネル領域３００は、第１の拡散領域４０１と接する第１のチャネル領域３０１と、第２の拡散領域４０２と接する第２のチャネル領域３０２と、両側が第１のチャネル領域３０１及び第２のチャネル領域３０２と接する第３のチャネル領域３０３とを有する。
【０００４】
図１１に示す不揮発性半導体記憶装置は、更に第１のチャネル領域３０１および第１の拡散領域４０１の一部の上に形成された第１の絶縁膜５０１と、第２のチャネル領域３０２および第２の拡散領域４０２の一部の上に形成された第２の絶縁膜５０２と、第３のチャネル領域３０３の上に形成された第３の絶縁膜５０３と、を有する。また、第１の絶縁膜５０１の上には第１のゲート電極６０１が形成され、第２の絶縁膜５０２の上には第２のゲート電極６０２が形成され、第３の絶縁膜５０３の上には第３のゲート電極６０３が形成されている。第１のゲート電極６０１および第３のゲート電極６０３、ならびに第２のゲート電極６０２および第３のゲート電極６０３は、それぞれ絶縁膜７０１および絶縁膜７０２で電気的に絶縁されている。
【０００５】
また、第１のゲート電極６０１の一部は第１の絶縁膜５０１を介して第１の拡散領域４０１の一部と重なり、第２のゲート電極６０２の一部は第２の絶縁膜５０２を介して第２の拡散領域４０２の一部と重なっている。また、第３の絶縁膜は例えば９ｎｍの厚さを有するシリコン酸化膜である。また、第１及び第２の絶縁膜５０１、５０３は、３つの層、すなわち、ボトム酸化膜としてのシリコン酸化膜、電荷蓄積膜としてのシリコン窒化膜、トップ酸化膜としてのシリコン酸化膜を有する。
【０００６】
図１１に示す不揮発性半導体記憶装置において、第１の拡散領域４０１から第１の絶縁膜５０１へホットホールを注入する場合は、第１の拡散領域４０１に正の電位を印加し、第１のゲート電極６０１にゼロ〜負の電位を印加する。また、第２の拡散領域４０２から第２の絶縁膜５０２へホットホールを注入する場合は、第２の拡散領域４０２に正の電位を印加し、第２のゲート電極６０２にゼロ〜負の電位を印加する。注入に用いられるホットホールはバンド間トンネリングによって第１あるいは第２の拡散領域４０１、４０２の表面にそれぞれ発生する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２００２／０７１４９４号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１１に示す不揮発性半導体記憶装置では、消去時にホットホールを電荷蓄積膜に注入している。この場合、ボトム酸化膜としてのシリコン酸化膜のホールのバリアを超えるように、第１の拡散領域４０１と第１のチャネル領域３０１との間でホットホールを加速する必要がある。このため、第１の拡散領域４０１に印加する電位を比較的大きくする必要がある。
【０００９】
すなわち、図１１に示す不揮発性半導体記憶装置では、バンド間トンネリングによるホットホールの発生量は第１の拡散領域４０１と第１のゲート電極６０１との電位差で決定される。そして、バンド間トンネリングにより発生したホットホールを、第１の拡散領域４０１と第１のチャネル領域３０１との間で第１のチャネル領域３０１の方向に加速することで、ホットホールはボトム酸化膜としてのシリコン酸化膜を超えるだけのエネルギーを得ることができる。このとき、第１の拡散領域４０１に印加される電圧は例えば５Ｖであり、第１のゲート電極６０１に印加される電圧は−２．５Ｖである。このことは、第２の拡散領域４０２、第２のチャネル領域３０２、第２のゲート電極６０２に対しても同様である。よって、図１１に示す不揮発性半導体記憶装置では、第１の拡散領域４０１や第２の拡散領域４０２の電位を比較的大きくする必要があるという問題があった。
【００１０】
また、不揮発性半導体記憶装置では数千セル程度を一括して並列消去する必要があるため、大きな量の電流を供給する必要がある。このため、チャージポンプ回路の電流供給能力を上げるために、チャージポンプ回路のサイズを大きくする必要があり、回路面積が大きくなるという問題があった。
【課題を解決するための手段】
【００１１】
本発明にかかる、第１の拡散領域および第２の拡散領域が離間して形成された半導体基板と、当該半導体基板上に形成された第１の絶縁層と、当該第１の絶縁層上に形成され、前記第１の拡散領域側の第１の領域および前記第２の拡散領域側の第２の領域の少なくとも一方の領域に電荷を蓄積する電荷蓄積層と、当該電荷蓄積層上に形成された第２の絶縁層と、当該第２の絶縁層上に形成されたゲート電極と、を有する不揮発性半導体記憶装置の消去方法は、前記半導体基板をフローティングの状態とし、前記第１および第２の拡散領域のうち前記電荷蓄積層に電荷が蓄積されている側の拡散領域に第１の極性を持つ電圧を印加し、前記拡散領域に前記第１の極性を持つ電圧が印加された状態で、前記ゲート電極に前記第１の極性とは逆の極性である第２の極性を持つパルス状の電圧を印加する。
【００１２】
本発明にかかる不揮発性半導体記憶装置の消去方法では、半導体基板をフローティングの状態とし、ゲート電極に第２の極性を有する電圧を印加することで、電荷蓄積層の下の半導体基板のチャネル付近にバイアス電位を発生させることができるので、拡散領域の電圧を比較的低く設定することができる。
【００１３】
本発明にかかる不揮発性半導体記憶装置は、第１の拡散領域および第２の拡散領域が離間して形成された半導体基板と、前記半導体基板上に形成された第１の絶縁層と、前記第１の絶縁層上に形成され、前記第１の拡散領域側の第１の領域および前記第２の拡散領域側の第２の領域の少なくとも一方の領域に電荷を蓄積する電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁層と、前記第２の絶縁層上に形成されたゲート電極と、前記ゲート電極、前記第１および第２の拡散領域、前記半導体基板に印加する電圧を制御する電圧制御部と、を備え、前記電圧制御部は消去時に、前記半導体基板をフローティングの状態とし、前記第１および第２の拡散領域のうち前記電荷蓄積層に電荷が蓄積されている側の拡散領域に第１の極性を持つ電圧を印加し、前記拡散領域に前記第１の極性を持つ電圧が印加された状態で、前記ゲート電極に前記第１の極性とは逆の極性である第２の極性を持つパルス状の電圧を印加する、不揮発性半導体記憶装置である。
【００１４】
本発明にかかる不揮発性半導体記憶装置では、半導体基板をフローティングの状態とし、ゲート電極に第２の極性を有する電圧を印加することで、電荷蓄積層の下の半導体基板のチャネル付近がカップルされ第２の極性を有する電位を発生させることができる。これにより、電荷蓄積層下のチャネルと第１の極性を有する拡散層との間の電界を大きくすることができるので、拡散領域の電圧を比較的低く設定することができる。
【発明の効果】
【００１５】
本発明により消去時に拡散領域の電位を比較的低くすることが可能な不揮発性半導体記憶装置の消去方法、及び不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１にかかる不揮発性半導体記憶装置を示す断面図である。
【図２】実施の形態１にかかる不揮発性半導体記憶装置の各部分に印加される電圧を示す図である。
【図３】実施の形態１にかかる不揮発性半導体記憶装置の消去方法を説明するためのフローチャートである。
【図４】実施の形態２にかかる不揮発性半導体記憶装置を示す断面図である。
【図５】実施の形態２にかかる不揮発性半導体記憶装置の各部分に印加される電圧を示す図である。
【図６】実施の形態２にかかる不揮発性半導体記憶装置の消去方法を説明するためのフローチャートである。
【図７】本発明の原理を説明するための図である。（ａ）は、第１のコントロールゲート電極（ＣＧ１）下の半導体基板のチャネル付近がカップルされ、負電位になる状態を示し、（ｂ）は、ホットホールが電荷蓄積層に注入される状態を示している。
【図８】本発明にかかる不揮発性半導体記憶装置の消去時間とウェルの電位との関係を示すグラフである。
【図９】不揮発性半導体記憶装置のウェルが０Ｖの場合の消去速度とウェルがフローティングの場合の消去速度との比較結果を示すグラフである。
【図１０】不揮発性半導体記憶装置のメモリアレーに電源を供給する状態を示すブロック図である。（ａ）は本発明の消去方法を用いない場合であり、（ｂ）は本発明の消去方法を用いた場合である。
【図１１】背景技術にかかる不揮発性半導体記憶装置を説明するための断面図である。
【発明を実施するための形態】
【００１７】
実施の形態１
以下、図面を参照して発明の実施の形態１について説明する。図１は、本実施の形態にかかる不揮発性半導体記憶装置を示す断面図である。図１に示す不揮発性半導体記憶装置は、第１の拡散領域２および第２の拡散領域３が離間して形成された半導体基板１と、半導体基板１上に形成された第１の絶縁層４と、第１の絶縁層４上に形成された電荷蓄積層５と、電荷蓄積層５上に形成された第２の絶縁層６と、第２の絶縁層６上に形成されたゲート電極７と、を有する。また、本実施の形態にかかる不揮発性半導体記憶装置は、上記ゲート電極７、第１および第２の拡散領域２、３、半導体基板１に印加する電圧を制御する電圧制御部（不図示）を有する。
【００１８】
図１に示す不揮発性半導体記憶装置では、電荷蓄積層５の第１の拡散領域２側の第１の領域８および第２の拡散領域３側の第２の領域９の少なくとも一方の領域に電荷が蓄積されることで情報が記憶される。つまり、図１に示す不揮発性半導体記憶装置は、１つのメモリセルに２ビットの情報を記録可能に構成されている。なお、本実施の形態では電荷蓄積層５の第１の領域８に電荷が蓄積されて情報を記憶する場合について説明するが、電荷蓄積層５の第２の領域９に電荷が蓄積される場合も同様である。
【００１９】
半導体基板１は、例えばｐ型の半導体基板である。なお、本明細書において半導体基板１をウェル１と記載する場合もある。また、半導体基板１の表面には第１の拡散領域２であるｎ＋領域と第２の拡散領域３であるｎ＋領域が離間して形成されている。つまり、この構成はｎ型の不揮発性半導体記憶装置である。第１の拡散領域２、第２の拡散領域３は半導体基板１の表面に不純物を拡散することで形成することができる。また、第１の絶縁層４には、例えばＳｉＯ２が用いられる。電荷蓄積層５にはシリコン窒化膜が用いられ、例えばＳｉ３Ｎ４が用いられる。第２の絶縁層６には、例えばＳｉＯ２が用いられる。
【００２０】
上記構成を有する不揮発性半導体記憶装置において書き込みを行う場合は、例えば第１の拡散領域２に５Ｖの電位を印加し、第２の拡散領域３を０Ｖとする。また、ゲート電極７に高電圧（８Ｖ程度）を印加する。このような電圧を印加することで、第２の拡散領域３から第１の拡散領域２へ電子が加速され、その一部がチャネルホットエレクトロンとなる。そして、このチャネルホットエレクトロンがゲート電極７の高電圧によって第１の絶縁層４を通過して電荷蓄積層５の第１の領域８に蓄積されて情報が記憶される。
【００２１】
また、このように記憶された情報を読み出す場合は、ゲート電極７に読み出し電圧を印加すると共に、第１の拡散領域２および第２の拡散領域３に読み出し電圧を、書き込みの場合とは逆方向に印加する。具体的には、例えばゲート電極７に３Ｖ、第１の拡散領域２に０Ｖ、第２の拡散領域３に１．５Ｖを印加する。そして、電荷蓄積層５の第１の領域８に電子がトラップされている場合には、この電荷による閾値の上昇により電荷蓄積層５の第１の領域８の下の半導体基板１でチャネルが形成されず、第１の拡散領域２と第２の拡散領域３との間がオンしない。一方、電荷蓄積層５の第１の領域８に電子がトラップされていない場合には、電荷蓄積層５の第１の領域８の下の半導体基板１でチャネルが形成され、第１の拡散領域２と第２の拡散領域３との間がオンする。なお、本実施の形態では読み出し時における第１の拡散領域２と第２の拡散領域３の電圧関係を基準として、第１の拡散領域２をソース領域２と、第２の拡散領域３をドレイン領域３と表現する場合もある。
【００２２】
次に、本実施の形態にかかる不揮発性半導体記憶装置の消去方法について、図２、図３を用いて説明する。本実施の形態にかかる不揮発性半導体記憶装置では、電子がトラップされている電荷蓄積層５の第１の領域８にホットホールを注入し、電子を中和することで電荷蓄積層５の第１の領域８に記憶されている情報を消去することができる。
【００２３】
図２は本実施の形態にかかる不揮発性半導体記憶装置の各部分に印加される電圧を示す図である。また、図３は本実施の形態にかかる不揮発性半導体記憶装置の消去方法を説明するためのフローチャートである。図２において、ＶＧはゲート電極７に印加される電圧、ＶＳＬはソース領域２（つまり、第１の拡散領域２）に印加される電圧、ＶＢＬはドレイン領域３（つまり、第２の拡散領域３）に印加される電圧を示す。
【００２４】
まず、図２（ａ）に示すようにウェル１をフローティングの状態にする（図３のステップＳ１）。次に、ソース領域２に第１の極性（この場合は正の極性）を持つ電圧を印加する。例えば、図２（ｂ）に示すようにソース領域２の電圧ＶＳＬを２．５Ｖに設定する（図３のステップＳ２）。次に、ソース領域２に電圧が印加された状態で、ゲート電極７に第１の極性とは逆の極性である第２の極性（この場合は、負の極性）を持つパルス状の電圧を印加する。例えば、図２（ｃ）に示すようにゲート電極７の電圧ＶＧを−８．５Ｖとする（図３のステップＳ３）。ここで、印加される電圧のパルスの幅は、半導体記憶装置の消去時間に対応している。
【００２５】
本実施の形態にかかる不揮発性半導体記憶装置の消去方法では、ウェル１をフローティング状態とし、ゲート電極７に負の電圧（−８．５Ｖ）を印加しているので、電荷蓄積層５の第１の領域８の下の半導体基板１のチャネル付近がカップルされ負電位となる。そして、このチャネル付近が負電位となるので、ウェル１がフローティング状態でない場合（０Ｖの場合）と比べて、半導体基板１のチャネルとソース領域２との電位差が大きくなる。このチャネルとソース領域２との電位差により、バンド間トンネリングにより発生したホットホールが加速され、電荷蓄積層５の第１の領域８にホットホールが注入される。そして、注入されたホットホールが電荷蓄積層５の第１の領域８にトラップされている電子を中和することで、電荷蓄積層５の第１の領域８に記憶されている情報を消去することができる。
【００２６】
このように、本実施の形態にかかる不揮発性半導体記憶装置の消去方法では、ウェル１をフローティングの状態とし、ゲート電極７に負の電圧を印加することで、電荷蓄積層５の第１の領域８の下の半導体基板１のチャネル付近にバイアス電位を発生させることができるので、ソース領域２の電圧ＶＳＬを比較的低く設定することができる。例えば、本発明を用いない場合はソース領域２の電圧ＶＳＬは５Ｖ程度必要であったが、本発明を用いた場合はソース領域２の電圧ＶＳＬを２．５Ｖ程度とすることができる。つまり、ソース領域２の電圧ＶＳＬを２．５Ｖ程度としたとしても、半導体基板１のチャネル付近に負のバイアスを発生させることができるので、半導体基板１のチャネルとソース領域２との電位差を５Ｖ程度とすることができる。
【００２７】
また、本実施の形態にかかる不揮発性半導体記憶装置の消去方法では、ゲート電極７にパルス状の電圧を印加することで、半導体基板１のチャネル付近の電圧を効率的に負電位とすることができる。
【００２８】
また、不揮発性半導体記憶装置において情報の消去は不揮発性半導体記憶装置を構成するチップ全体またはブロック単位でまとめて行われる。よって、不揮発性半導体記憶装置に対して大きな量の電流を供給する必要がある。そして、本発明を用いない場合はソース領域２の電圧ＶＳＬが５Ｖ程度となるため、チャージポンプ回路のサイズを大きくする必要があった。これに対して、本発明を用いた場合はソース領域２の電圧ＶＳＬを２．５Ｖ程度と低くすることができるので、チャージポンプ回路を省略することができ、回路面積が大きくなることを抑制することができる。また、ソース領域２の電圧ＶＳＬを２．５Ｖ程度と低くすることができるので、通常用いられている外部電源（例えば、２．５Ｖや３．３Ｖ）を用いて電圧を供給することができる。
【００２９】
本実施の形態では、半導体基板１に発生するチャネルの電位と第１の拡散領域２の電位との電位差により発生したホットホールが電荷蓄積層５に注入される程度に加速される電圧が、第１の拡散領域２に印加される電圧およびゲート電極７に印加される電圧として設定される。
【００３０】
また、ゲート電極７に印加される電圧のパルス幅は、半導体基板１に発生するチャネルの電位の消去時間に対する極小値を含むように設定される。
【００３１】
なお、本実施の形態において、半導体基板１を例えばｎ型の半導体基板としてもよい。この場合、半導体基板１の表面には第１の拡散領域２であるｐ＋領域と第２の拡散領域３であるｐ＋領域が形成される。つまり、この構成はｐ型の不揮発性半導体記憶装置である。また、ｐ型の不揮発性半導体記憶装置の場合、書き込み時に電荷蓄積層５にホットホールが取り込まれることで情報が記録される。また、消去時にはホットエレクトロンが電荷蓄積層５に注入される。ｐ型の不揮発性半導体記憶装置の場合は、消去時にウェル１をフローティングの状態にすると共に、第１の拡散領域２に第１の極性として負の極性を持つ電圧を印加する。また、ゲート電極７に第２の極性として正の極性を持つパルス状の電圧を印加する。そして、半導体基板１のチャネルと第１の拡散領域２との電位差により、バンド間トンネリングにより発生したホットエレクトロンが加速され、電荷蓄積層５にホットエレクトロンが注入される。その他の部分については、ｎ型の不揮発性半導体記憶装置の場合と同様である。
【００３２】
また、本実施の形態にかかる不揮発性半導体記憶装置の電荷蓄積層５としてポリシリコンなどの導電性を有する材料を用いてもよい。つまり、本発明はフローティングゲート型の不揮発性半導体記憶装置にも適用することができる。フローティングゲート型の不揮発性半導体記憶装置の場合も、ウェル１をフローティングの状態にすると共に、第１の拡散領域２に第１の極性である正の極性を持つ電圧を印加する。そして、第１の拡散領域２に電圧が印加された状態で、ゲート電極７に第２の極性である負の極性を持つパルス状の電圧を印加することで、不揮発性半導体記憶装置に記憶されている情報を消去することができる。なお、本発明は、ｎ型以外にｐ型のフローティングゲート型の不揮発性半導体記憶装置にも適用することができる。
【００３３】
実施の形態２
次に、発明の実施の形態２について説明する。図４は、本実施の形態にかかる不揮発性半導体記憶装置を示す断面図である。図４に示すように、半導体基板１１の表面には、離間して第１の拡散領域１２および第２の拡散領域１３が形成されている。半導体基板１１上には第１の絶縁層１７が半導体基板１１のチャネル領域を覆うように形成されている。第１の絶縁層１７としては、例えばＳｉＯ２が用いられる。第１の絶縁層１７上の第１の部分２０にはワードゲート電極（ＷＧ）１５が形成されている。また、第１の絶縁層１７上の第２の部分２１、第３の部分２２のそれぞれには電荷蓄積層１８が形成されている。電荷蓄積層１８にはシリコン窒化膜が用いられ、例えばＳｉ３Ｎ４が用いられる。電荷蓄積層１８上には第２の絶縁層１９が形成されている。第２の絶縁層１９としては、例えばＳｉＯ２が用いられる。第２の絶縁層１９上には、第１のコントロールゲート電極（ＣＧ１）１４、第２のコントロールゲート電極（ＣＧ２）１６が形成されている。また、半導体基板１１は、例えばｐ型の半導体基板である。この場合、第１の拡散領域１２と第２の拡散領域１３はそれぞれｎ＋領域である。つまり、この構成はｎ型の不揮発性半導体記憶装置である。
【００３４】
また、ワードゲート電極１５と第１のコントロールゲート電極１４、第２のコントロールゲート電極１６との間には、これらの電極を電気的に絶縁するための絶縁層がそれぞれ設けられている。図４に示す不揮発性半導体記憶装置は、いわゆるツイン型のＭＯＮＯＳセルである。また、本実施の形態にかかる不揮発性半導体記憶装置は、上記第１および第２のコントロールゲート電極、第１および第２の拡散領域１２、１３、半導体基板１１に印加する電圧を制御する電圧制御部（不図示）を有する。
【００３５】
図４に示す不揮発性半導体記憶装置では、第２の部分２１の電荷蓄積層１８および第３の部分２２の電荷蓄積層１８の少なくとも一方に電荷が蓄積されることで情報が記憶される。つまり、図４に示す不揮発性半導体記憶装置は、１つのメモリセルに２ビットの情報を記録可能に構成されている。なお、本実施の形態では第２の部分２１の電荷蓄積層１８に電荷が蓄積されて情報を記憶する場合について説明するが、第３の部分２２の電荷蓄積層１８に電荷が蓄積される場合も同様である。
【００３６】
上記構成を有する不揮発性半導体記憶装置において書き込みを行う場合は、例えば第１の拡散領域１２に５Ｖの電位を印加し、第２の拡散領域１３を０Ｖとする。また、第１のコントロールゲート電極１４に５．５Ｖ、ワードゲート電極１５に１Ｖを印加する。このような電圧を印加することで、第２の拡散領域１３から第１の拡散領域１２へ電子が加速され、その一部がチャネルホットエレクトロンとなる。そして、このチャネルホットエレクトロンが、第１のコントロールゲート電極１４、ワードゲート電極１５に設定された電位により引き寄せられ、第１の絶縁層１７を通過して第２の部分２１の電荷蓄積層１８に蓄積されて情報が書き込まれる。
【００３７】
また、このように書き込まれた情報を読み出す場合は、第１のコントロールゲート電極１４、ワードゲート電極１５、第２のコントロールゲート電極１６、に読み出し電圧を印加すると共に、第１の拡散領域１２および第２の拡散領域１３に読み出し電圧を印加する。具体的には、例えば第１のコントロールゲート電極１４に１．８Ｖ、ワードゲート電極１５に１．８Ｖ、第２のコントロールゲート電極１６に１．８Ｖを印加する。また、例えば、第１の拡散領域１２に０Ｖ、第２の拡散領域１３に１．５Ｖを印加する。
【００３８】
第２の部分２１の電荷蓄積層１８の電子がトラップされている場合には、この電荷による閾値の上昇により第２の部分２１の電荷蓄積層１８の下の半導体基板１１でチャネルが形成されず、第１の拡散領域１２と第２の拡散領域１３との間がオンしない。一方、第２の部分２１の電荷蓄積層１８に電子がトラップされていない場合には、第２の部分２１の電荷蓄積層１８の下の半導体基板１１でチャネルが形成され、第１の拡散領域１２と第２の拡散領域１３との間がオンする。なお、本実施の形態では読み出し時における第１の拡散領域１２と第２の拡散領域１３の電圧関係を基準として、第１の拡散領域１２をソース領域１２と、第２の拡散領域１３をドレイン領域１３と表現する場合もある。
【００３９】
次に、本実施の形態にかかる不揮発性半導体記憶装置の消去方法について、図５、図６を用いて説明する。本実施の形態にかかる不揮発性半導体記憶装置では、電子がトラップされている第２の部分２１の電荷蓄積層１８にホットホールを注入し、電子を中和することで電荷蓄積層１８に記憶されている情報を消去している。
【００４０】
図５は本実施の形態にかかる不揮発性半導体記憶装置の各部分に印加される電圧を示す図である。また、図６は本実施の形態にかかる不揮発性半導体記憶装置の消去方法を説明するためのフローチャートである。図５において、ＶＷＧはワードゲート電極（ＷＧ）１５に印加される電圧、ＶＣＧ１は第１のコントロールゲート電極（ＣＧ１）１４に印加される電圧、ＶＣＧ２は第２のコントロールゲート電極（ＣＧ２）１６に印加される電圧、ＶＳＬはソース領域１２（つまり、第１の拡散領域１２）に印加される電圧、ＶＢＬはドレイン領域１３（つまり、第２の拡散領域１３）に印加される電圧を示す。
【００４１】
まず、図５（ａ）に示すようにウェル１１をフローティングの状態にする（図６のステップＳ１１）。次に、ソース領域１２に第１の極性（この場合は正の極性）を持つ電圧を印加する。例えば、図５（ｂ）に示すようにソース領域１２の電圧ＶＳＬを２．５Ｖに設定する（図６のステップＳ１２）。次に、ソース領域１２に電圧が印加された状態で、第１のコントロールゲート電極１４に第１の極性とは逆の極性である第２の極性（この場合は、負の極性）を持つパルス状の電圧を印加する。例えば、図５（ｃ）に示すように第１のコントロールゲート電極１４の電圧ＶＣＧ１を−８．５Ｖとする（図６のステップＳ１３）。ここで、印加される電圧のパルスの幅は、半導体記憶装置の消去時間に対応している。なお、この時、例えばワードゲート電極１５の電圧ＶＷＧを−０．５Ｖとしてもよい。
【００４２】
本実施の形態にかかる不揮発性半導体記憶装置の消去方法では、ウェル１１をフローティング状態とし、第１のコントロールゲート電極１４に負の電圧（−８．５Ｖ）を印加しているので、第２の部分２１の電荷蓄積層１８の下の半導体基板１１のチャネル付近がカップルされ負電位となる。図７は、本発明の原理を説明するための図である。図７（ａ）は、第１のコントロールゲート電極１４にパルス状の負の電圧を印加した際の不揮発性半導体記憶装置の状態を示している。図７（ａ）に示すように、第１のコントロールゲート電極１４とウェル１１との間がカップルされているため第１のコントロールゲート電極１４に比較的大きな負の電圧が印加されると、第１のコントロールゲート電極１４の下の半導体基板１１（チャネル付近）が負電位となる。
【００４３】
そして、電荷蓄積層１８の下の半導体基板１１のチャネル付近が負電位となるので、ウェル１１がフローティング状態でない場合（０Ｖの場合）と比べて、半導体基板１１のチャネルとソース領域１２との電位差が大きくなる。よって、図７（ｂ）に示すように、チャネルとソース領域１２との電位差により、バンド間トンネリングにより発生したホットホールが加速され、電荷蓄積層１８にホットホールが注入される。そして、注入されたホットホールが電荷蓄積層１８にトラップされている電子を中和することで、電荷蓄積層１８に記憶されている情報を消去することができる。
【００４４】
このように、本実施の形態にかかる不揮発性半導体記憶装置の消去方法では、ウェル１１をフローティングの状態とし、第１のコントロールゲート電極１４に負の電圧を印加することで、電荷蓄積層１８の下の半導体基板１１のチャネル付近にバイアス電位を発生させることができるので、ソース領域１２の電圧ＶＳＬを比較的低く設定することができる。例えば、本発明を用いない場合はソース領域１２の電圧ＶＳＬは５Ｖ程度必要であったが、本発明を用いた場合はソース領域１２の電圧ＶＳＬを２．５Ｖ程度とすることができる。つまり、ソース領域１２の電圧ＶＳＬを２．５Ｖ程度としたとしても、半導体基板１１のチャネル付近に負のバイアスを発生させることができるので、半導体基板１１のチャネルとソース領域１２との電位差を５Ｖ程度とすることができる。
【００４５】
また、本実施の形態にかかる不揮発性半導体記憶装置の消去方法では、第１のコントロールゲート電極１４にパルス状の電圧を印加することで、半導体基板１１のチャネル付近の電圧を効率的に負電位とすることができる。図８は、本発明にかかる不揮発性半導体記憶装置の消去時間とウェルの電位との関係を示すグラフである。ここで、ウェルの電位とは半導体基板１１のチャネル付近の電位である。図８に示すように、第１のコントロールゲート電極１４にパルス状の電圧が印加された場合、短い時間帯でウェル１１が負バイアスとなる時間が存在し、その後、ジャンクションでのバンド間トンネリング電流によりチャージされウェル１１が正電位に遷移する。
【００４６】
つまり、ウェルの電位は消去時間が短い位置で最小値を取り、その後、消去時間が増加するにつれてウェルの電位が上昇する。本実施の形態では、図８に示したようにウェルの電位が最小値となる消去時間を中心としてある幅を持った時間を消去時間としている。すなわち、第１のコントロールゲート電極１４に電圧を印加する際に、パルス状の電圧を印加することで、ウェルの電位を効率よく負電位とすることができる。
【００４７】
また、図９は不揮発性半導体記憶装置のウェルが０Ｖの場合の消去速度とウェルがフローティングの場合の消去速度との比較結果を示すグラフである。図９に示すように、ウェルがフローティングの場合の消去時間は、ウェルが０Ｖの場合の消去時間よりも短いことがわかる。
【００４８】
また、不揮発性半導体記憶装置において情報の消去は不揮発性半導体記憶装置を構成するチップ全体またはブロック単位でまとめて行われる。図１０は、不揮発性半導体記憶装置のメモリアレー３３に外部電源３１から電源を供給する状態を示すブロック図である。図１０（ａ）は本発明の消去方法を用いない場合の構成を示している。つまり、本発明を用いない場合は、ソース領域１２の電圧ＶＳＬが５Ｖ程度となり、不揮発性半導体記憶装置に対して大きな量の電流を供給する必要がある。このため、チャージポンプ回路３２のサイズを大きくする必要がある。
【００４９】
これに対して、本発明を用いた場合はソース領域１２の電圧ＶＳＬを２．５Ｖ程度と低くすることができるので、図１０（ｂ）に示すように、チャージポンプ回路を省略することができ、回路面積が大きくなることを抑制することができる。また、ソース領域１２の電圧ＶＳＬを２．５Ｖ程度と低くすることができるので、通常用いられている外部電源（例えば、２．５Ｖや３．３Ｖ）を用いて電圧を供給することができる。
【００５０】
本実施の形態では、半導体基板１１のチャネルの電位と第１の拡散領域１２の電位との電位差により発生したホットホールが電荷蓄積層１８に注入される程度に加速される電圧が、第１の拡散領域１２に印加される電圧および第１のコントロールゲート電極１４に印加される電圧として設定される。
【００５１】
また、第１のコントロールゲート電極１４に印加される電圧のパルス幅は、半導体基板１１に発生するチャネルの電位の消去時間に対する極小値を含むように設定される。
【００５２】
なお、本実施の形態において、半導体基板１１を例えばｎ型の半導体基板としてもよい。この場合、半導体基板１１の表面には第１の拡散領域１２であるｐ＋領域と第２の拡散領域１３であるｐ＋領域が形成される。つまり、この構成はｐ型の不揮発性半導体記憶装置である。また、ｐ型の不揮発性半導体記憶装置の場合、書き込み時に電荷蓄積層１８にホットホールが取り込まれることで情報が記録される。また、消去時にはホットエレクトロンが電荷蓄積層１８に注入される。ｐ型の不揮発性半導体記憶装置の場合は、消去時にウェル１１をフローティングの状態にすると共に、第１の拡散領域１２に第１の極性として負の極性を持つ電圧を印加する。また、第１のコントロールゲート電極（ＣＧ１）１４に第２の極性として正の極性を持つパルス状の電圧を印加する。そして、半導体基板１のチャネルと第１の拡散領域１２との電位差により、バンド間トンネリングにより発生したホットエレクトロンが加速され、電荷蓄積層１８にホットエレクトロンが注入される。その他の部分については、ｎ型の不揮発性半導体記憶装置の場合と同様である。
【００５３】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００５４】
１  半導体基板（ウェル）
２  第１の拡散領域（ソース領域）
３  第２の拡散領域（ドレイン領域）
４  第１の絶縁層
５  電荷蓄積層
６  第２の絶縁層
７  ゲート電極
８  電荷蓄積層の第１の領域
９  電荷蓄積層の第２の領域
１１  半導体基板（ウェル）
１２  第１の拡散領域（ソース領域）
１３  第２の拡散領域（ドレイン領域）
１４  第１のコントロールゲート電極（ＣＧ１）
１５  ワードゲート電極（ＷＧ）
１６  第２のコントロールゲート電極（ＣＧ２）
１７  第１の絶縁層
１８  電荷蓄積層
１９  第２の絶縁層
２０  実施の形態２にかかる不揮発性半導体記憶装置の第１の部分
２１  実施の形態２にかかる不揮発性半導体記憶装置の第２の部分
２２  実施の形態２にかかる不揮発性半導体記憶装置の第３の部分
３１  外部電源
３２  チャージポンプ回路
３３  メモリアレー
【図１】
2011108295.tif 000003
【図２】
2011108295.tif 000004
【図３】
2011108295.tif 000005
【図４】
2011108295.tif 000006
【図５】
2011108295.tif 000007
【図６】
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【図７】
2011108295.tif 000009
【図８】
2011108295.tif 000010
【図９】
2011108295.tif 000011
【図１０】
2011108295.tif 000012
【図１１】
2011108295.tif 000013