(57)【要約】【課題】本発明の課題は、メモリコントローラ自体にベリファイチェックの機能を持たせることにより、安全にベリファイチェックを行うことができる自己試験内蔵ＳＤＲＡＭコントローラを提供することにある。【解決手段】本発明は、ＳＤＲＡＭ１２の書き込み及び読み出し動作を制御するＳＤＲＡＭ制御モジュール１３と、試験用信号を生成し、試験用信号をＳＤＲＡＭ制御モジュール１３を介してＳＤＲＡＭ１２に書き込ませ、ＳＤＲＡＭ１２に書き込まれた信号を読み出して前記試験用信号と合致しているかどうかを見るベリファイチェックを行うＢＩＴ制御ステートマシン１６と、外部線路からの外部信号のＳＤＲＡＭ１２への書き込み及び読み出し、または前記試験用信号のＳＤＲＡＭ１２への書き込み及び読み出しを選択するセレクタとよりなるＢＩＴ用データ生成モジュールとを具備することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＳＤＲＡＭの書き込み及び読み出し動作を制御するＳＤＲＡＭ制御モジュールと、
試験用信号を生成し、生成した試験用信号を前記ＳＤＲＡＭ制御モジュールを介してＳＤＲＡＭに書き込ませ、前記ＳＤＲＡＭに書き込まれた信号を前記ＳＤＲＡＭ制御モジュールを介して読み出して前記試験用信号と合致しているかどうかを見るベリファイチェックを行うＢＩＴ制御ステートマシンと、外部線路からの外部信号の前記ＳＤＲＡＭへの書き込み及び読み出し、または前記試験用信号の前記ＳＤＲＡＭへの書き込み及び読み出しを選択するセレクタとよりなるＢＩＴ用データ生成モジュールと
を具備することを特徴とする自己試験内蔵ＳＤＲＡＭコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般の電気機器に多く使われているＳＤＲＡＭの制御を行うためのＢＩＴ（Ｂｕｉｌｔ  Ｉｎ  Ｔｅｓｔ）機能（自己試験機能）を内蔵したＳＤＲＡＭコントローラに関する。
【背景技術】
【０００２】
メモリの試験においては、テストデータをメモリに書き込ませ、それを読み出して合致しているかどうかを見るベリファイチェックが一般的である。
【０００３】
ＳＤＲＡＭ等のメモリＩＣを使用する際、大抵の場合、専用のコントローラを作成又は流用して使用する。その際、メモリのベリファイチェックとしてメモリの書き込み、及び読み出しのチェックをその都度行う場合があるが、通常の処理を停止させてベリファイチェック用の処理に切り替えることは煩雑であり、ベリファイチェック用のデータ設定自体をミスした場合、原因の特定に時間がかかる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２２５８９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、メモリコントローラ自体にＢＩＴ機能としてベリファイチェックの機能を持たせることにより、自己試験を開始する信号をコントローラに入力するだけで安全にベリファイチェックを行うことができ、試験結果を容易に確認することが可能な自己試験内蔵ＳＤＲＡＭコントローラを提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明の自己試験内蔵ＳＤＲＡＭコントローラは、ＳＤＲＡＭの書き込み及び読み出し動作を制御するＳＤＲＡＭ制御モジュールと、試験用信号を生成し、生成した試験用信号を前記ＳＤＲＡＭ制御モジュールを介してＳＤＲＡＭに書き込ませ、前記ＳＤＲＡＭに書き込まれた信号を前記ＳＤＲＡＭ制御モジュールを介して読み出して前記試験用信号と合致しているかどうかを見るベリファイチェックを行うＢＩＴ制御ステートマシンと、外部線路からの外部信号の前記ＳＤＲＡＭへの書き込み及び読み出し、または前記試験用信号の前記ＳＤＲＡＭへの書き込み及び読み出しを選択するセレクタとよりなるＢＩＴ用データ生成モジュールとを具備することを特徴とするものである。
【発明の効果】
【０００７】
本発明は、メモリコントローラ自体にＢＩＴ機能としてベリファイチェックの機能を持たせることにより、安全にベリファイチェックを行うことができ、試験結果を容易に確認することが可能であり、各種ＳＤＲＡＭにとらわれない共通化が図れ、生産性向上に繋がる効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る自己試験内蔵ＳＤＲＡＭコントローラを示す構成説明図である。
【図２】本発明の実施形態に係る自己試験内蔵ＳＤＲＡＭコントローラ内のＢＩＴ用データ生成モジュールを示す構成説明図である。
【図３】本発明の実施形態に係る自己試験内蔵ＳＤＲＡＭコントローラ内のＳＤＲＡＭ制御モジュールを示す構成説明図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、詳細に説明する。
【００１０】
図１は本発明の実施形態に係る自己試験内蔵ＳＤＲＡＭコントローラを示す構成説明図である。図１において、１１はＳＤＲＡＭコントローラ、１２はＳＤＲＡＭ、１３はＳＤＲＡＭ制御モジュール、１４はＢＩＴ用データ生成モジュール、１５はセレクタ、１６はＢＩＴ制御ステートマシンである。セレクタ１５及びＢＩＴ制御ステートマシン１６はＢＩＴ用データ生成モジュール１４を構成し、ＢＩＴ用データ生成モジュール１４及びＳＤＲＡＭ制御モジュール１３はＳＤＲＡＭコントローラ１１を構成する。
【００１１】
図１に示すように、ＳＤＲＡＭ１２はＳＤＲＡＭ制御モジュール１３と接続され、ＳＤＲＡＭ制御モジュール１３はセレクタ１５に接続される。セレクタ１５はＢＩＴ制御ステートマシン１６と接続されると共に例えばＶＭＥバス（ＶＥＲＳＡ  ｍｏｄｕｌｅ  Ｅｕｒｏｃａｒｄ  Ｂｕｓ）等の外部線路と接続される。
【００１２】
前記ＳＤＲＡＭ制御モジュール１３はＳＤＲＡＭ１２の書き込み及び読み出し動作を制御する。前記ＢＩＴ制御ステートマシン１６は試験用信号を生成し、ＢＩＴ制御ステートマシン１６が生成した試験用信号を前記ＳＤＲＡＭ制御モジュール１３を介してＳＤＲＡＭ１２に書き込ませ、前記ＳＤＲＡＭ１２に書き込まれた信号を前記ＳＤＲＡＭ制御モジュール１３を介して読み出して前記試験用信号と合致しているかどうかを見るベリファイチェックを行う。また、前記セレクタ１５は外部線路からの外部信号の前記ＳＤＲＡＭ１２への書き込み及び読み出し、または前記試験用信号の前記ＳＤＲＡＭ１２への書き込み及び読み出しを選択する。
【００１３】
すなわち、ＢＩＴ用データ生成モジュール１４は、通常時に外部線路からの入力信号をそのままＳＤＲＡＭ制御モジュール１３に渡す。
【００１４】
ベリファイチェックを行うとき、ＳＤＲＡＭコントローラ１１にはＢＩＴ開始信号が入力され、ＢＩＴ用データ生成モジュール１４はＢＩＴ用のモードに移行し、ＳＤＲＡＭ制御モジュール１３に渡す信号を試験用信号に切り替える。また、同時にライト（書き込み）及びリード（読み出し）用信号の生成を行う。ＳＤＲＡＭ制御モジュール１３では通常時と同様に入力された試験用信号を処理し、ＳＤＲＡＭ１２に対するアクセスを行う。このようにして、最終的にリードデータ信号とライトデータ信号を比較することにより、ＳＤＲＡＭ１２に対して正常に読み書きが行えているかを確認し、結果を出力する。
【００１５】
図２は本発明の実施形態に係る自己試験内蔵ＳＤＲＡＭコントローラ内のＢＩＴ用データ生成モジュールを示す構成説明図である。ＢＩＴ用データ生成モジュール１４は、外部線路からの外部信号と試験用信号を選択して出力するセレクタ１５と、試験用信号の生成を行うＢＩＴ制御ステートマシン１６により構成される。
【００１６】
通常、ＢＩＴ用データ生成モジュール１４にＢＩＴ開始信号が入力されていない状態ではセレクタ１５は外部線路からの外部信号を選択し、ＳＤＲＡＭ制御モジュール１３に出力している。すなわち、セレクタ１５は、外部信号の開始アドレス信号及び外部信号のリクエスト信号をＳＤＲＡＭ制御モジュール１３に出力し、ＳＤＲＡＭ制御モジュール１３からのレディ信号を外部信号として外部線路に出力する。またセレクタ１５は、外部信号のライトイネーブル信号及び外部信号のライトデータ信号をＳＤＲＡＭ制御モジュール１３に出力し、その後セレクタ１５は、外部信号のリードイネーブル信号をＳＤＲＡＭ制御モジュール１３に出力し、ＳＤＲＡＭ制御モジュール１３からのリードデータ信号及びデータイネーブル信号を外部信号として外部線路に出力する。
【００１７】
ＢＩＴ用データ生成モジュール１４にＢＩＴ開始信号が入力されると、ＢＩＴ制御ステートマシン１６は試験用信号及びモード切替信号を生成し、モード切替信号により、セレクタ１５を外部信号から試験用信号を選択するように切り替える。試験用信号は予め設定されたアドレス及びライトデータに対して固定値を書き込み、その後、リードデータの読み出しを行い、ライトデータとリードデータを比較することによりベリファイチェックを行う。
【００１８】
すなわち、セレクタ１５は、ＢＩＴ制御ステートマシン１６で生成した試験用開始アドレス信号及び試験用リクエスト信号をＳＤＲＡＭ制御モジュール１３に出力し、ＳＤＲＡＭ制御モジュール１３からのレディ信号を試験用信号としてＢＩＴ制御ステートマシン１６に出力する。またセレクタ１５は、ＢＩＴ制御ステートマシン１６で生成した試験用ライトイネーブル信号及び試験用ライトデータ信号をＳＤＲＡＭ制御モジュール１３に出力し、その後セレクタ１５は、試験用信号のリードイネーブル信号をＳＤＲＡＭ制御モジュール１３に出力し、ＳＤＲＡＭ制御モジュール１３からのリードデータ信号及びデータイネーブル信号を試験用信号としてＢＩＴ制御ステートマシン１６に出力する。
【００１９】
ベリファイチェックが終了すると、ＢＩＴ制御ステートマシン１６はＢＩＴ終了信号とＢＩＴ結果信号を出力し、モード切替信号によりセレクタ１５の選択を外部信号に戻す。このような一連の動作により容易に試験結果を得ることができる。
【００２０】
図３は本発明の実施形態に係る自己試験内蔵ＳＤＲＡＭコントローラ内のＳＤＲＡＭ制御モジュールを示す構成説明図である。図３において、１７はステートマシン、１８はアドレス変換部、１９はデータ変換部、２０はデータ変換部、２１はコマンド生成部、２２はアドレス生成部、２３はデータ出力部、２４はデータ入力部である。
【００２１】
すなわち、ＢＩＴ用データ生成モジュール１４からステートマシン１７に開始アドレス信号が入力されると、アドレス変換部１８を介してアドレス生成部２２からアドレス信号がＳＤＲＡＭ１２に出力される。また、ＢＩＴ用データ生成モジュール１４からステートマシン１７にリクエスト信号が入力されると、コマンド生成部２１からコマンドがＳＤＲＡＭ１２に出力される。ステートマシン１７は準備が完了したらレディ信号をＢＩＴ用データ生成モジュール１４へ出力する。
【００２２】
その後、書き込みリクエスト時は、ＢＩＴ用データ生成モジュール１４からステートマシン１７にライトイネーブル信号とライトデータ信号が入力されると、コマンド生成部２１からコマンドがＳＤＲＡＭ１２に出力されると共に、データ変換部１９を介してデータ出力部２３からＳＤＲＡＭ１２にデータが書き込まれる。ライトイネーブル信号が出力されなくなると、データの書き込みを中止し、コマンド生成部２１からコマンドを発行する。
【００２３】
また、読み出しリクエスト時には、ＢＩＴ用データ生成モジュール１４からステートマシン１７にリードイネーブル信号が入力され、コマンド生成部２１からＳＤＲＡＭ１２にリードコマンドを発行し、ＳＤＲＡＭ１２から読み出したデータ信号をデータ入力部２４及びデータ変換部２０を介してステートマシン１７に入力する。ステートマシン１７はＳＤＲＡＭ１２から入力されたデータ信号に基づいてリードデータ信号及びデータイネーブル信号をＢＩＴ用データ生成モジュール１４へ出力する。リードイネーブル信号が解除されると読み出しを中止する。
【００２４】
以上のように、ＳＤＲＡＭコントローラ自体にＢＩＴ機能としてベリファイチェックの機能を持たせる。ＢＩＴ機能では、ＢＩＴ開始信号、ＢＩＴ終了信号、及びＢＩＴ結果信号を用意する。ＢＩＴ開始信号が入力された場合に、ＳＤＲＡＭコントローラの制御をＢＩＴ用に切り替え、自動的にベリファイチェックを行い、ＢＩＴ終了信号と共にその結果をＢＩＴ結果信号として出力する。これにより、ＢＩＴ開始信号をＳＤＲＡＭコントローラに入力するだけで安全にベリファイチェックを行うことができ、試験結果を容易に確認することが可能になる。さらに、ＢＩＴ機能をＳＤＲＡＭコントローラに内蔵することにより、各種ＳＤＲＡＭに共通に使用でき、生産性向上に繋がる利点がある。
【００２５】
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【００２６】
１１…ＳＤＲＡＭコントローラ、１２…ＳＤＲＡＭ、１３…ＳＤＲＡＭ制御モジュール、１４…ＢＩＴ用データ生成モジュール、１５…セレクタ、１６…ＢＩＴ制御ステートマシン、１７…ステートマシン、１８…アドレス変換部、１９…データ変換部、２０…データ変換部、２１…コマンド生成部、２２…アドレス生成部、２３…データ出力部、２４…データ入力部。
【図１】
2011221820.tif 000003
【図２】
2011221820.tif 000004
【図３】
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