(57)【要約】【課題】ラインフェイルカウント数を高速に取得することにより、検査効率を改善できるメモリ検査装置を提供すること。【解決手段】フェイルメモリに格納されたＤＵＴのメモリセルの各ラインにおけるフェイル数をカウントするラインフェイルカウント装置を備えたメモリ検査装置において、前記ラインフェイルカウント装置は、前記フェイルメモリが二次元方向のマトリクス状に分割された各領域に割り当てられるとともに各ライン方向に沿って直列接続され、各領域のフェイル数を同時にカウントする複数の基本ユニットで構成されたことを特徴とするもの。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
フェイルメモリに格納されたＤＵＴのメモリセルの各ラインにおけるフェイル数をカウントするラインフェイルカウント装置を備えたメモリ検査装置において、
前記ラインフェイルカウント装置は、
前記フェイルメモリが二次元方向のマトリクス状に分割された各領域に割り当てられるとともに各ライン方向に沿って直列接続され、各領域のフェイル数を同時にカウントする複数の基本ユニットで構成されたことを特徴とするメモリ検査装置。
【請求項２】
前記基本ユニットは、
前記フェイルメモリのそれぞれの領域のフェイル情報を格納するローカルメモリと、
このローカルメモリにアクセスするためのアドレス情報を生成するローカルメモリアドレス生成部と、このローカルメモリアドレス生成部のアドレス情報に基づきローカルメモリのフェイル数をカウントするローカルメモリラインフェイルカウンタを含むローカルラインフェイル処理エレメント、
とで構成されていることを特徴とする請求項１記載のメモリ検査装置。
【請求項３】
前記基本ユニットは、ローカルメモリにフェイル情報を格納しているものが選択的に駆動されることを特徴とする請求項１または請求項２記載のメモリ検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ検査装置に関し、詳しくは、リダンダンシ演算の高速化に関するものである。
【０００２】
近年の半導体メモリには、高集積化に伴い製造工程におけるある程度の不良メモリセルの発生はやむを得ないという前提に基づき、複数の予備メモリセル（以下スペアセルという）が設けられている。そして、メモリ検査装置による試験で不良セル（以下フェイルセルという）が検出された場合には、レーザーで被試験半導体メモリ（以下ＤＵＴという）内の所定のパターンを切断し、フェイルセルをスペアセルに置き換える。これによりフェイルセルを救済でき、フェイルセルに起因するＤＵＴの不良を救済できる。このような不良救済に必要なデータは、リダンダンシ演算装置で作成される。
【０００３】
リダンダンシ演算装置では、ＤＵＴから得られるフェイル情報に基づき、フェイルセル救済のためのリダンダンシ演算処理が行われる。ここで、リダンダンシ演算に基づくＤＵＴの測定をリダンダンシ測定という。
【０００４】
リダンダンシ演算は、通常、メモリ検査装置内に設けられたリダンダンシ演算専用ＣＰＵにより、所定の規則的な処理に基づいたアルゴリズムに従って行われる。
【０００５】
ＤＵＴからフェイルセルが検出されると、検出されたフェイルセルのそれぞれに列スペアセルと行スペアセルを組み合わせて割り当てて全てのフェイルを救済できるか否かを判断し、救済可能と判断した場合には、割り当てた置換アドレス情報をメモリ検査装置の制御部に対して出力する。
【０００６】
図５は従来のメモリ検査装置におけるラインフェイルカウント装置の一例を示すブロック図、図６はＤＵＴの一例を示す構成図である。ＤＵＴのメモリセルの各ラインにおけるフェイル数をラインフェイルカウント数という。メモリ検査装置でのフェイル解析にあたり、ＤＵＴのラインフェイルカウント数を得ることは、ＤＵＴの不良ラインを特定する際の有効な手段となる。
【０００７】
ＤＵＴのラインフェイルカウント数を取得するのにあたっては、フェイルメモリアドレス生成部１で生成されるアドレス情報とフェイルメモリ２の走査順序に従って、フェイルメモリ２からフェイル情報を順次読み出し、フェイルの場合は該当するアドレスのＸラインおよびＹラインにそれぞれ設けられているラインフェイルカウンタ３のカウント値を加算（インクリメント）していく。対象となる走査範囲すべてのフェイルデータの読み出しが完了すると、ＤＵＴのすべてのＸラインおよびＹラインのラインフェイル数を求めることができる。
【０００８】
特許文献１には、リダンダンシ演算の高速化を図るように構成されたメモリ検査装置が記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−６５８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、図５の構成によれば、ラインフェイルカウント数取得の処理時間は、フェイルメモリ２の走査時間により決まることになる。すなわち、フェイルメモリ２の走査範囲が広くなると、その処理時間も増大する。
【００１１】
しかし、ＤＵＴの容量は増加する一方であるため、このラインフェイルカウント数を取得するための処理時間も増大する。このラインフェイルカウント数を取得するための処理時間の増大は、全体のテスト時間を増大させることになり、検査効率を低下させることになって好ましくない。
【００１２】
本発明は、このような従来の問題点に着目したものであり、その目的は、ラインフェイルカウント数を高速に取得することにより、検査効率を改善できるメモリ検査装置を提供することにある。
【課題を解決するための手段】
【００１３】
このような課題を達成する請求項１の発明は、
フェイルメモリに格納されたＤＵＴのメモリセルの各ラインにおけるフェイル数をカウントするラインフェイルカウント装置を備えたメモリ検査装置において、
前記ラインフェイルカウント装置は、
前記フェイルメモリが二次元方向のマトリクス状に分割された各領域に割り当てられるとともに各ライン方向に沿って直列接続され、各領域のフェイル数を同時にカウントする複数の基本ユニットで構成されたことを特徴とする。
【００１４】
請求項２の発明は、請求項１記載のメモリ検査装置において、
前記基本ユニットは、
前記フェイルメモリのそれぞれの領域のフェイル情報を格納するローカルメモリと、
このローカルメモリにアクセスするためのアドレス情報を生成するローカルメモリアドレス生成部と、このローカルメモリアドレス生成部のアドレス情報に基づきローカルメモリのフェイル数をカウントするローカルメモリラインフェイルカウンタを含むローカルラインフェイル処理エレメント、
とで構成されていることを特徴とする。
【００１５】
請求項３の発明は、請求項１または請求項２記載のメモリ検査装置において、
前記基本ユニットは、ローカルメモリにフェイル情報を格納しているものが選択的に駆動されることを特徴とする。
【発明の効果】
【００１６】
これらにより、リダンダンシ演算処理時間を短縮してＤＵＴのテストコストを削減できるメモリ検査装置を実現できる。
【図面の簡単な説明】
【００１７】
【図１】本発明で用いる基本ユニットの構成説明図である。
【図２】本発明の一実施例を示す構成図である。
【図３】各基本ユニットに対するフェイルメモリの領域割り当て説明図である。
【図４】本発明の動作説明図である。
【図５】従来のメモリ検査装置におけるラインフェイルカウント装置の一例を示すブロック図である。
【図６】ＤＵＴの一例を示す構成図である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明について、図面を用いて説明する。図１は、本発明で用いる基本ユニットの構成説明図である。本発明で用いる基本ユニットは、ラインフェイルカウントを取得するための最小ユニットであり、ローカルラインフェイル処理エレメント（以下ＬＦＰＵという）４とローカルメモリ（以下ＬＭという）５で構成されている。ＬＦＰＵ４は、ＬＭ５にアクセスするためのアドレス情報を生成するローカルメモリアドレス生成部４１と、アドレス情報に基づいてＬＭ５から読み出されるフェイル情報に基づきフェイル数をカウントするローカルメモリラインフェイルカウンタ４２で構成されている。なお、ローカルメモリアドレス生成部４１は、ローカルメモリラインフェイルカウンタ４２にライン情報も入力している。
【００１９】
図２は本発明の一実施例を示す構成図であり、基本ユニットが二次元方向のマトリクス状に接続されている。そして、これらの各基本ユニットには、たとえば図３に示すようにフェイルメモリ２の領域が二次元方向のマトリクス状に分割されてそれぞれ割り当てられている。なお、図３の例では、フェイルメモリ２はＸ、Ｙの各方向に４つずつに１６分割されていて、各領域にそれぞれＬＦＰＵ１〜ＬＦＰＵ１６を有する基本ユニットを割り当てている。
【００２０】
各基本ユニットにおいて、各ＬＭにはそれぞれに割り当てられたフェイルメモリ２の各領域のフェイル情報が格納される。各ＬＦＰＵは、ローカルメモリアドレス生成部４１で生成されるアドレス情報に基づいて各自のＬＭだけを走査してそのラインフェイル数を求め、それらのフェイル情報をローカルメモリラインフェイルカウンタ４２に格納する。
【００２１】
このようにして各ＬＭ内のフェイル情報の走査が完了すると、各基本ユニットのローカルメモリラインフェイルカウンタ４２には、それぞれ割り当てられたフェイルメモリ２の領域のラインフェイル数が格納される。
【００２２】
Ｘ方向およびＹ方向における１ライン毎のラインフェイル数を求めるためには、それぞれのラインを構成する各基本ユニットのローカルメモリラインフェイルカウンタ４２に格納されているラインフェイル数を加算する必要がある。
【００２３】
そこで、各基本ユニットについて、Ｘ方向およびＹ方向のそれぞれの方向について隣接するものを互いに接続し、各ローカルメモリラインフェイルカウンタ４２に格納されているラインフェイル数のカウントデータの授受を行う。
【００２４】
図３のＸｍラインとＹｎラインにおけるラインフェイルカウント数を求める動作について、図４を用いて説明する。
【００２５】
各基本ユニットは、前述のように二次元方向のマトリクス状に接続されているので、Ｘｍラインに対応する基本ユニットとして、ＬＦＰＵ２→ＬＦＰＵ６→ＬＦＰＵ１０→ＬＦＰＵ１４が直列接続されている。
【００２６】
ここで、Ｘｍラインを構成する各基本ユニットのローカルメモリに格納されているフェイルセルのカウント数は、ＬＦＰＵ２が２、ＬＦＰＵ６が１、ＬＦＰＵ１０が０、ＬＦＰＵ１４が１になっている。
【００２７】
これらＸｍラインにおけるラインフェイル数を得るために、たとえば上端のＬＦＰＵ２から下端のＬＦＰＵ１４に向かって自分に格納されているフェイル数を順次加算しながら次段へ送る。すなわち、前段からのフェイル数を受け取った基本ユニットは、前段からのフェイル値にさらに自分のフェイル値を加算して次段へ送る。
【００２８】
図４の例では、ＬＦＰＵ６は前段の２と自分の１を加算した３を次段へ送り、ＬＦＰＵ１０は自分のフェイル値が０なので前段の３をそのまま次段へ送り、最終段のＬＦＰＵ１４のローカルメモリラインフェイルカウンタ４２には前段の３と自分の１を加算した４がＸｍラインのラインフェイル数として格納されることになる。
【００２９】
一方、Ｙｎラインに対応する基本ユニットとして、ＬＦＰＵ５→ＬＦＰＵ６→ＬＦＰＵ７→ＬＦＰＵ８が直列接続されている。
【００３０】
ここで、Ｙｎラインを構成する各基本ユニットのローカルメモリに格納されているフェイルセルのカウント数は、ＬＦＰＵ５が０、ＬＦＰＵ６が２、ＬＦＰＵ７が３、ＬＦＰＵ８が０になっている。
【００３１】
これらＹｎラインにおけるラインフェイル数を得るために、たとえば左端のＬＦＰＵ５から右端のＬＦＰＵ８に向かって自分に格納されているフェイル数を順次加算しながら次段へ送る。すなわち、前段からのフェイル数を受け取った基本ユニットは、前段からのフェイル値にさらに自分のフェイル値を加算して次段へ送る。
【００３２】
図４の例では、ＬＦＰＵ６は前段の０と自分の２を加算した２を次段へ送り、ＬＦＰＵ７は前段の２と自分の３を加算した５を次段へ送り、最終段のＬＦＰＵ１４のローカルメモリラインフェイルカウンタ４２には自分のフェイル値が０なので前段の５がそのままＸｍラインのラインフェイル数として格納されることになる。
【００３３】
このように構成することにより、各基本ユニットが各自に割り当てられているフェイルメモリ２の領域のラインフェイル数が格納されたＬＭの走査を同時に行えることから、フェイルメモリ２の全領域のラインフェイル数を取得するのに要する時間を従来に比べて大幅に削減できる。
【００３４】
なお、上記実施例では、１６個の基本ユニットが二次元方向のマトリクス状に接続されている例について説明したが、基本ユニットの数は１６個に限るものではなく、対象となる検査領域に応じて適宜増減させてもよい。
【００３５】
対象となる検査領域によっては、全ての基本ユニットを動作させる必要はなく、該当する領域の基本ユニットだけがフェイル情報を格納しているＬＭを走査し、そのラインフェイルカウント数を取得してもよい。
【００３６】
また、各基本ユニットの処理をラインフェイル数のカウントだけではなく、ＬＭのフェイルデータの操作、たとえば１ラインデータのみをクリアまたはセットする動作としてもよい。これにより、領域ごとに並列処理することができ、処理時間を短縮できる。
【００３７】
また、ラインフェイル情報とするためのサーチ条件を明確に設定できることからラインフェイル判定も簡単に行うことができ、ラインフェイル救済処理に要する時間も短縮できる。
【００３８】
さらに、各基本ユニットをＣＰＵなどの汎用演算処理装置で構成することにより、フェイル情報の解析動作も並列に実行でき、メモリ検査効率の大幅改善が期待できる。
【００３９】
以上説明したように、本発明によれば、フェイルメモリに格納されているラインフェイルカウント数を短時間で取得でき、検査効率の優れたメモリ検査装置を実現できる。
【符号の説明】
【００４０】
４  ローカルラインフェイル処理エレメント（ＬＦＰＵ）
４１  ローカルメモリアドレス生成部
４２  ローカルメモリラインフェイルカウンタ
５  ローカルメモリ（ＬＭ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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