(57)【要約】      （修正有）【課題】書き込み禁止メモリセルへの誤書き込みである書き込みディスターブを抑止して大幅な追加書き込み回数の増加を可能にする不揮発性半導体記憶装置の書き込み方法の提供。【解決手段】Ｎウェルの中にＰウェルを形成し、前記Ｐウェルの表面上に、複数の不揮発性のメモリセルを直列に接続したＮＡＮＤ束をマトリックス状に配列してなるメモリセルアレイを具備する不揮発性半導体記憶装置の書き込み方法であって、前記メモリセルに対する書き込み期間（ｔ０→ｔ４の期間）におけるプログラム電圧の印加による書き込み動作（ｔ３→ｔ４の期間）の前の期間に前記ＮＡＮＤ束の全てのメモリセルのワード線に第１の電圧を印加するとともに、前記Ｐウェルに第１の電圧よりも高い第２の電圧ＣＰＷを印加し、さらに前記書き込み期間において前記Ｐウェルに対し前記Ｎウェルが逆バイアスされるように前記Ｐウェル及び前記Ｎウェル間に逆バイアス電圧ＣＮＷを印加する。【選択図】図４
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【特許請求の範囲】
【請求項１】
Ｎ型の半導体からなるＮウェルの中にＰ型の半導体からなるＰウェルを形成するとともに、前記Ｐウェルの表面上に、電気的に書き換え可能な複数の不揮発性のメモリセルを直列に接続したＮＡＮＤ束をマトリックス状に配列してなるメモリセルアレイを具備する不揮発性半導体記憶装置における書き込み方法であって、
前記メモリセルに対する書き込み期間におけるプログラム電圧の印加による書き込み動作の前の期間に前記ＮＡＮＤ束の全てのメモリセルのワード線に第１の電圧を印加するとともに、前記Ｐウェルに前記第１の電圧よりも高い第２の電圧を印加し、
さらに前記書き込み期間において前記Ｐウェルに対し前記Ｎウェルが逆バイアスされるように前記Ｐウェル及び前記Ｎウェル間に逆バイアス電圧を印加することを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項２】
請求項１に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記逆バイアス電圧を前記書き込み動作の前の期間に印加することを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項３】
請求項１に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記逆バイアス電圧を前記書き込み動作の期間に印加することを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項４】
請求項１に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記逆バイアス電圧を、前記書き込み動作の前の期間及び前記書き込み動作の期間に印加することを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項５】
請求項１又は請求項３に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記第１の電圧が接地電位で、且つ第２の電位が正電位であることを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項６】
請求項２又は請求項４に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記第１の電圧が接地電位で、且つ第２の電圧が正電位であることを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項７】
請求項６に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記書き込み動作の前の期間において、前記Ｎウェルと前記Ｐウェルとの間に逆バイアス電圧を印加し、その後前記Ｎウェルをフローティング状態とすることによりＰウェルとＮウェルとの容量結合に起因して発生する電圧を前記逆バイアス電圧とすることを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項８】
請求項１乃至請求項４の何れか一つに記載する不揮発性半導体記憶装置における書き込み方法であって、
前記第１の電圧が負電位で、且つ前記第２の電圧が接地電位であることを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項９】
Ｎ型の半導体からなるＮウェルの中にＰ型の半導体からなるＰウェルを形成するとともに、前記Ｐウェルの表面上に、電気的に書き換え可能な複数の不揮発性のメモリセルを直列に接続したＮＡＮＤ束をマトリックス状に配列してなるメモリセルアレイを具備する不揮発性半導体記憶装置であって、
ワード線駆動回路を介して前記メモリセルアレイのワード線に第１の電圧を印加するワード線電圧発生回路と、
Ｐウェルバイアス回路を介して前記Ｐウェルに前記第１の電圧よりも高い第２の電圧を印加するＰウェル電圧発生回路と、
Ｎウェルバイアス回路を介して前記Ｎウェルに、前記Ｐウェルに対し前記Ｎウェルが逆バイアスされるように逆バイアス電圧を印加するＮウェル電圧発生回路と、
前記メモリセルに対する書き込み期間におけるプログラム電圧の印加による書き込み動作の前の期間に、前記ワード線電圧発生回路及びワード線駆動回路を介して前記ＮＡＮＤ束の全てのメモリセルのワード線に第１の電圧を印加するとともに前記Ｐウェル電圧発生回路及びＰウェルバイアス回路を介して前記Ｐウェルに前記第１の電圧よりも高い第２の電圧を印加し、さらに前記書き込み期間において、前記Ｎウェル電圧発生回路及びＮウェルバイアス回路を介して前記Ｎウェルに前記逆バイアス電圧を印加するよう制御する書き込み制御回路とを有することを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９に記載する不揮発性半導体記憶装置において、
前記書き込み制御回路は前記逆バイアス電圧が前記書き込み動作の前の期間に印加されるように制御することを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項９に記載する不揮発性半導体記憶装置において、
前記書き込み制御回路は前記逆バイアス電圧が前記書き込み動作の期間に印加されるように制御することを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項９に記載する不揮発性半導体記憶装置において、
前記書き込み制御回路は前記逆バイアス電圧が、前記書き込み動作の前の期間及び前記書き込み動作の期間に印加されるように制御することを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項９又は請求項１１に記載する不揮発性半導体記憶装置において、
前記ワード線電圧発生回路は前記第１の電圧を接地電位とし、且つ前記Ｐウェル電圧発生回路は前記第２の電圧を正電位とするものであることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１０又は請求項１２に記載する不揮発性半導体記憶装置において、
前記ワード線電圧発生回路は前記第１の電圧を接地電位とし、且つ前記Ｐウェル電圧発生回路は前記第２の電圧を正電位とするものであることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１４に記載する不揮発性半導体記憶装置において、
前記書き込み制御回路は前記書き込み動作の前の期間において、前記Ｎウェルと前記Ｐウェルとの間に逆バイアス電圧を印加し、その後前記Ｎウェルをフローティング状態とすることによりＰウェルとＮウェルとの容量結合に起因して発生する電圧を前記逆バイアス電圧とするように制御するものであることを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項９乃至請求項１２の何れか一つに記載する不揮発性半導体記憶装置において、
前記ワード線電圧発生回路は前記第１の電圧を負電位とし、且つ前記Ｐウェル電圧発生回路は前記第２の電圧を接地電位とするものであることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置における書き込み方法及びその不揮発性半導体記憶装置に関し、特にＮＡＮＤ型フラッシュメモリ装置に適用して有用なものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置としてメモリセルにフローティングゲートを備え、複数の前記メモリセルが隣り合うソース・ドレイン領域を共通にして直列に接続されたＮＡＮＤ束をアレイ状に配列してなるＮＡＮＤ型フラッシュメモリ装置が知られている。
【０００３】
従来技術に係るＮＡＮＤ型フラッシュメモリ装置において、書き込みや読み出し動作は１つのコントロールゲート線（ワード線）に接続された全てのメモリセルに対して同時に行われる。この書き込み／読み出し単位を以下ページと呼称する。また、消去動作は一つのロウデコーダにより選択される全てのＮＡＮＤ束に対して行われる。この消去単位を以下ブロックと呼称する。
【０００４】
従来技術に係るＮＡＮＤ型フラッシュメモリに対する書き込みに際しては、セルフブースト書き込み法が一般に採用されている（例えば、非特許文献１参照）。この書き込み方法では、ＮＡＮＤ束を選択するドレイン側のセレクトゲートトランジスタのゲートにＶＣＣ、ＮＡＮＤ束内の非選択メモリセルのコントロールゲートに１０Ｖ程度の中間電位（ＶＰＡＳＳ）を与え、ＮＡＮＤ束のソース側のセレクトゲートトランジスタのゲートに０Ｖを与えてオフ状態とし、選択されたメモリセルのコントロールゲートに２０Ｖ程度の書き込み用の高電圧ＶＰＧＭを印加する。
【０００５】
ここで、“０”データを書き込む場合には、ドレイン側のセレクトゲートトランジスタと非選択メモリセルのチャンネル部を介して、ビット線の０Ｖ（接地電位）が選択されたメモリセルのチャンネル部まで伝達され、電子反転層が形成されるのでトンネル酸化膜に加わる高電界によりトンネル電流がトンネル酸化膜に流れ、電子がフローティングゲートに注入される。このためメモリセルの閾値が正の側に変化する。
【０００６】
一方、“１”データの書込み及び書込み禁止のモードであるデータを書き込まない場合には、ビット線からメモリセルのチャンネル部を初期充電した後ドレイン側のセレクトゲートトランジスタをオフ状態にすることにより、チャネルへの電子の供給を断ち、チャンネル部の電位を非選択メモリセルのコントロールゲートとチャンネル部とのカップリングにより上昇させることでトンネル電流を阻止し、メモリセルの負の閾値を維持させる（消去状態を維持させる）。しかしながら、書込みをしないメモリセル下のチャネル領域内には残留した余剰電子が存在する。その結果トンネル酸化膜に電界ストレスを与え、本来書き込まないメモリセルに対し不要なトンネル電流による誤書き込みを生じる、いわゆるプログラムディスターブが起こる。
【０００７】
したがって、非書き込み時において、消去状態のメモリセルの閾値を正の方向に変化させないため（プログラムディスターブ防止のため）には、これら非選択ワード線束にできるだけ高い電圧（ＶＰＡＳＳ）を印加することが望ましい。
【０００８】
しかし、これら非選択ワード線（ＶＰＡＳＳ）に高い電圧を印加するほど、逆に“０”データ書き込みのビット線に接続された非選択メモリセルに対しては、酸化膜電界が強まり、トンネル電流による誤書き込み（ＶＰＡＳＳディスターブ）が発生し易くなるという問題がある。
【０００９】
このため、従来は非書き込み時の選択メモリセルの誤書き込み耐性と、“０”データ書き込み時の非選択メモリセルの誤書き込み耐性が同程度となるように、非選択メモリセルのゲート線に印加する中間電位（ＶＰＡＳＳ）を設定している。
【００１０】
しかし、従来のＮＡＮＤ型不揮発性半導体記憶装置では、この制限によりページ単位での書き換えを行うと容易に非書き込み時の選択メモリセルにおいて誤書き込み（プログラムディスターブ）を生じるという問題があった。その為、同ページにたいする追加書込みについては厳しく回数制限されている（Number of Programming:ＮＯＰ＝１）。
【００１１】
かかる誤書き込み（プログラムディスターブ）を防止する方法としてメモリセルへの書き込み動作を行う前に、メモリセルが形成されているＰウェルを正電位にバイアスするか、又はワード線を負電位にバイアスする方法（特許文献１参照）が提案されている。さらに詳言すると、書き込み動作の前に一旦全ワード線を一定期間接地し、Ｐ型ウェルを正電位にバイアスするか、又はＰ型ウェルを接地し全ワード線に一定期間負バイアス電圧を掛けるというものである。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００１−２３０３９１号公報
【非特許文献】
【００１３】
【非特許文献１】K.D.Suh et al.,IEEE Journal of Solid-State Circuits,vol.30,No.11(1995)
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献１に開示するような、書き込み動作前のバイアス電圧印加だけでは、前記のような、書込みを禁止した選択メモリセルのチャネル表面電位を低下させ、トンネル酸化膜に電界ストレスをもたらす原因となるＰウェル内余剰電子の除去が不十分なうえ、例えば多値化（ＭＬＣ）動作に対応する為に必要な、高いプログラム電圧印加時にＰ型ウェル内の空乏層が深く伸張し、Ｎ型ウェル接合付近まで達して電子を空乏層に流入させてしまうので、書き込みディスターブを完全に防止することができない。
【００１５】
本発明は、上記従来技術の問題点に鑑み、書き込みディスターブを抑止して大幅な追加書き込み回数（ＮＯＰ）増加を可能にする不揮発性半導体記憶装置における書き込み方法及びその不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成する本発明の第１の態様は、
Ｎ型の半導体からなるＮウェルの中にＰ型の半導体からなるＰウェルを形成するとともに、前記Ｐウェルの表面上に、電気的に書き換え可能な複数の不揮発性のメモリセルを直列に接続したＮＡＮＤ束をマトリックス状に配列してなるメモリセルアレイを具備する不揮発性半導体記憶装置における書き込み方法であって、
前記メモリセルに対する書き込み期間におけるプログラム電圧の印加による書き込み動作の前の期間に前記ＮＡＮＤ束の全てのメモリセルのワード線に第１の電圧を印加するとともに、前記Ｐウェルに前記第１の電圧よりも高い第２の電圧を印加し、
さらに前記書き込み期間において前記Ｐウェルに対し前記Ｎウェルが逆バイアスされるように前記Ｐウェル及び前記Ｎウェル間に逆バイアス電圧を印加することを特徴とする不揮発性半導体記憶装置における書き込み方法にある。
【００１７】
本発明の第２の態様は、
第１の態様に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記逆バイアス電圧を前記書き込み動作の前の期間に印加することを特徴とする不揮発性半導体記憶装置における書き込み方法にある。
【００１８】
本発明の第３の態様は、
第１の態様に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記逆バイアス電圧を前記書き込み動作の期間に印加することを特徴とする不揮発性半導体記憶装置における書き込み方法にある。
【００１９】
本発明の第４の態様は、
第１の態様に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記逆バイアス電圧を、前記書き込み動作の前の期間及び前記書き込み動作の期間に印加することを特徴とする不揮発性半導体記憶装置における書き込み方法にある。
【００２０】
本発明の第５の態様は、
第１又は第３の態様に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記第１の電圧が接地電位で、且つ第２の電圧が正電位であることを特徴とする不揮発性半導体記憶装置における書き込み方法にある。
【００２１】
本発明の第６の態様は、
第２又は第４の態様に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記第１の電圧が接地電位で、且つ第２の電圧が正電位であることを特徴とする不揮発性半導体記憶装置における書き込み方法にある。
【００２２】
本発明の第７の態様は、
第６の態様に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記書き込み動作の前の期間において、前記Ｎウェルと前記Ｐウェルとの間に逆バイアス電圧を印加し、その後前記Ｎウェルをフローティング状態とすることによりＰウェルとＮウェルとの容量結合に起因して発生する電圧を前記逆バイアス電圧とすることを特徴とする不揮発性半導体記憶装置における書き込み方法にある。
【００２３】
本発明の第８の態様は、
第１乃至第４の態様の何れか一つに記載する不揮発性半導体記憶装置における書き込み方法であって、
前記第１の電圧が負電位で、且つ前記第２の電圧が接地電位であることを特徴とする不揮発性半導体記憶装置における書き込み方法にある。
【００２４】
本発明の第９の態様は、
Ｎ型の半導体からなるＮウェルの中にＰ型の半導体からなるＰウェルを形成するとともに、前記Ｐウェルの表面上に、電気的に書き換え可能な複数の不揮発性のメモリセルを直列に接続したＮＡＮＤ束をマトリックス状に配列してなるメモリセルアレイを具備する不揮発性半導体記憶装置であって、
ワード線駆動回路を介して前記メモリセルアレイのワード線に第１の電圧を印加するワード線電圧発生回路と、
Ｐウェルバイアス回路を介して前記Ｐウェルに前記第１の電圧よりも高い第２の電圧を印加するＰウェル電圧発生回路と、
Ｎウェルバイアス回路を介して前記Ｎウェルに、前記Ｐウェルに対し前記Ｎウェルが逆バイアスされるように逆バイアス電圧を印加するＮウェル電圧発生回路と、
前記メモリセルに対する書き込み期間におけるプログラム電圧の印加による書き込み動作の前の期間に、前記ワード線電圧発生回路及びワード線駆動回路を介して前記ＮＡＮＤ束の全てのメモリセルのワード線に第１の電圧を印加するとともに前記Ｐウェル電圧発生回路及びＰウェルバイアス回路を介して前記Ｐウェルに前記第１の電圧よりも高い第２の電圧を印加し、さらに前記書き込み期間において、前記Ｎウェル電圧発生回路及びＮウェルバイアス回路を介して前記Ｎウェルに前記逆バイアス電圧を印加するよう制御する書き込み制御回路とを有することを特徴とする不揮発性半導体記憶装置にある。
【００２５】
本発明の第１０の態様は、
第９の態様に記載する不揮発性半導体記憶装置において、
前記書き込み制御回路は前記逆バイアス電圧が前記書き込み動作の前の期間に印加されるように制御することを特徴とする不揮発性半導体記憶装置にある。
【００２６】
本発明の第１１の態様は、
第９の態様に記載する不揮発性半導体記憶装置において、
前記書き込み制御回路は前記逆バイアス電圧が前記書き込み動作の期間に印加されるように制御することを特徴とする不揮発性半導体記憶装置にある。
【００２７】
本発明の第１２の態様は、
第９の態様に記載する不揮発性半導体記憶装置において、
前記書き込み制御回路は前記逆バイアス電圧が、前記書き込み動作の前の期間及び前記書き込み動作の期間に印加されるように制御することを特徴とする不揮発性半導体記憶装置にある。
【００２８】
本発明の第１３の態様は、
第９又は第１１の態様に記載する不揮発性半導体記憶装置において、
前記ワード線電圧発生回路は前記第１の電圧を接地電位とし、且つ前記Ｐウェル電圧発生回路は前記第２の電圧を正電位とするものであることを特徴とする不揮発性半導体記憶装置にある。
【００２９】
本発明の第１４の態様は、
第１０又は第１２の態様に記載する不揮発性半導体記憶装置において、
前記ワード線電圧発生回路は前記第１の電圧を接地電位とし、且つ前記Ｐウェル電圧発生回路は前記第２の電圧を正電位とするものであることを特徴とする不揮発性半導体記憶装置にある。
【００３０】
本発明の第１５の態様は、
第１４の態様に記載する不揮発性半導体記憶装置において、
前記書き込み制御回路は前記書き込み動作の前の期間において、前記Ｎウェルと前記Ｐウェルとの間に逆バイアス電圧を印加し、その後前記Ｎウェルをフローティング状態とすることによりＰウェルとＮウェルとの容量結合に起因して発生する電圧を前記逆バイアス電圧とするように制御するものであることを特徴とする不揮発性半導体記憶装置にある。
【００３１】
本発明の第１６の態様は、
第９乃至第１２の態様の何れか一つに記載する不揮発性半導体記憶装置において、
前記ワード線電圧発生回路は前記第１の電圧を負電位とし、且つ前記Ｐウェル電圧発生回路は前記第２の電圧を接地電位とするものであることを特徴とする不揮発性半導体記憶装置にある。
【発明の効果】
【００３２】
本発明によれば、メモリセルのワード線に第１の電圧を印加するとともに、前記Ｐウェルに前記第１の電圧よりも高い第２の電圧を印加し、さらに前記Ｐウェルに対し前記Ｎウェルが逆バイアスされるように前記Ｐウェルメモリセルが形成されるＮウェルとＰウェルとの間に逆バイアス電圧を印加する期間を設けたので、非選択メモリセルのＰウェル内における余剰な電子の残留や流入を完全に防止できる。
【００３３】
この結果、書き込みディスターブ（プログラムディスターブ）を抑止でき、大幅な追加書き込み回数（ＮＯＰ）の増加が可能になる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置を構成するＮＡＮＤ型フラッシュメモリの積層ゲートのストリング構造を示す断面図である。
【図２】図１に示したＮＡＮＤ型フラッシュメモリの、メモリセルアレイの一部を抽出して示す構成図である。
【図３】本発明の実施の形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリ装置の全体を示すブロック線図である。
【図４】ＮＡＮＤ型フラッシュメモリの各部に印加される電圧を時系列で示す第１の実施例に係るタイミングチャートである。
【図５】図４のｔ１→ｔ２の期間に示す電圧を印加した場合における非選択ビット線のメモリセルにおける電子の状態を示す模式図である。
【図６】図４のｔ２→ｔ３の期間に示す電圧を印加した場合における非選択ビット線のメモリセルにおける電子の状態を示す模式図である。
【図７】図４のｔ３→ｔ４の期間に示す電圧を印加した場合における非選択ビット線のメモリセルにおける電子の状態を示す模式図である。
【図８】ＮＡＮＤ型フラッシュメモリの各部に印加される電圧を時系列で示す第２の実施例に係るタイミングチャートである。
【図９】ＮＡＮＤ型フラッシュメモリの各部に印加される電圧を時系列で示す第３の実施例に係るタイミングチャートである。
【図１０】図９に示す第３の実施例に係る書き込み動作における誤書き込みの抑制効果を実証した図で、（ａ）はＶＰＡＳＳに対する閾値の変化の特性を示す特性図、（ｂ）は閾値電圧に対する正規分布累積度数を示す特性図である。
【図１１】ＮＡＮＤ型フラッシュメモリの各部に印加される電圧を時系列で示す第４の実施例に係るタイミングチャートである。
【図１２】ＮＡＮＤ型フラッシュメモリの各部に印加される電圧を時系列で示す第５の実施例に係るタイミングチャートである。
【図１３】ＮＡＮＤ型フラッシュメモリの各部に印加される電圧を時系列で示す第６の実施例に係るタイミングチャートである。
【図１４】ＮＡＮＤ型フラッシュメモリの各部に印加される電圧を時系列で示す第７の実施例に係るタイミングチャートである。
【図１５】ＮＡＮＤ型フラッシュメモリの各部に印加される電圧を時系列で示す第８の実施例に係るタイミングチャートである。
【図１６】ＮＡＮＤ型フラッシュメモリの各部に印加される電圧を時系列で示す第９の実施例に係るタイミングチャートである。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態を図面に基づき詳細に説明する。なお、各図面において同一部分には同一番号を付し、重複する説明は省略する。
【００３６】
図１は本発明の実施の形態に係る不揮発性半導体記憶装置を構成するＮＡＮＤ型フラッシュメモリの積層ゲートのストリング構造を示す断面図である。同図に示すように、当該ＮＡＮＤ型フラッシュメモリＩは、Ｐ型の半導体基板１の中にＮ型の半導体からなるＮウェル２を形成するとともに、このＮウェル２の中にＰ型の半導体からなるＰウェル３を形成したものである。Ｐウェル３の表面上には、電気的に書き換え可能なＮ型の不揮発性トランジスタで形成した複数のメモリセル４が直列に接続されてＮＡＮＤ束５を構成している。ＮＡＮＤ束５はドレイン側のセレクトゲート６及びソース側のセレクトゲート７との間に配設されている。セレクトゲート６は、図の左右方向に伸びて同方向で隣接する他のＮＡＮＤ束に接続されているビット線８にそのドレイン側が接続され、セレクトゲート７は、ビット線８に対して直交する方向に伸びて同方向で隣接する他のＮＡＮＤ束に接続されているソース線９にそのソース側が接続されている。かくして、図１には明示されないが、メモリセル４をマトリックス状に配列してなるメモリセルアレイが形成されている。
【００３７】
かかる構成自体は、基本的に従来のＮＡＮＤ型フラッシュメモリと変わるところはない。すなわち、かかるＮＡＮＤ型フラッシュメモリＩにおいて、メモリセル４はフローティングゲートとコントロールゲートの積層構造からなるスタックドゲート型の構造を有しており、半導体基板表面とフローティングゲートとの間のトンネル酸化膜を介してフローティングゲートに電子を注入又は放出することによりメモリセルの閾値を変化させ、記憶データの書き込み、読み出し及び消去動作を行う。ここでは、フローティングゲートに電子を注入する動作を書き込み動作と称し、通常電子が注入された状態を“０”状態、電子が放出された状態を“１”状態と称している。したがって、消去状態では各メモリセル４が“１”状態となっている。
【００３８】
一方、本形態にかかるＮＡＮＤ型フラッシュメモリＩにおいては、Ｎウェル２及びＰウェル３にそれぞれ独立した電圧を印加し得るようウェル電極１０，１１が形成してある。
【００３９】
図２は図１に示したＮＡＮＤ型フラッシュメモリＩの、メモリセルアレイの一部（２個のＮＡＮＤ束５）を抽出して示す構成図であり、書き込み期間において書き込みを行うよう選択されたビット線（ＮＡＮＤ束）と非選択のビット線（ＮＡＮＤ束）におけるＶＰＡＳＳディスターブとプログラムディスターブの発生セルの位置関係を示している。すなわち、選択されたビット線８Ａ（ＮＡＮＤ束５Ａ）において、書き込みのために選択されたメモリセル４Ａ（楕円で点線で囲んだセル）と同一のＮＡＮＤ束５Ａにおいて両側で隣接するメモリセル４Ｂ（長方形の点線で囲んだセル）でＶＰＡＳＳディスターブが発生し、非選択のビット線８Ｂにおけるメモリセル４（ＮＡＮＤ束５Ｂのセル）中、メモリセル４Ａと同一のワード線ＷＬｎにゲートが接続されたメモリセル４Ｃ（長方形の実線で囲んだセル）においてプログラムディスターブが発生する可能性がある。
【００４０】
ここで、書き込み期間において書き込みのために選択されたビット線８Ａは接地されており、非選択のビット線８Ｂには書き込みを禁止するための所定電圧（例えば電源電圧ＶＣＣ）が印加される。さらに、この書き込み期間における書き込み動作（フローティングゲートに対する電子の注入）は所定の高電圧（例えば２０Ｖ）であるプログラム電圧（ＶＰＲＯＧ）を印加することにより行う。すなわち、メモリセル４Ａのゲートが接続されたワード線ＷＬｎにＶＰＲＯＧを印加する。このとき、それ以外のワード線ＷＬ０〜ＷＬｎ＋３にはＶＰＲＯＧよりも低圧のパス電圧（ＶＰＡＳＳ）を印加しておく。
【００４１】
このように本形態における書き込みは、いわゆるセルフブーストと呼称される書き込み方式により実行されるが、ＮＡＮＤ型フラッシュメモリＩの各部に印加される電圧の時系列な関係は後に詳説する。
【００４２】
なお、書き込み期間において、非選択のビット線８Ｂ、セレクトゲート７及びソース線９は、基本的に所定の固定電位（例えば接地電位等）に保持されている。ただ、ビット線８Ｂ及びソース線９に関しては特定の期間フローティング状態とされる場合がある。この点に関しては後で詳説する。
【００４３】
図３は本発明の実施の形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリ装置の全体を示すブロック線図である。なお、同図にはワード線ＷＬ０〜ＷＬｎ＋３とＮウェル２及びＰウェル３とに所定の電圧を印加する部分のみを示しているが、その他の部分は従来技術に係るＮＡＮＤ型フラッシュメモリ装置と同様である。すなわち、本形態に係るＮＡＮＤ型フラッシュメモリ装置は、書き込みモードにおいて特徴を有するものであり、読み出し及び消去動作は従来と同様な態様で実行される。そこで、以下の説明では主に書き込み動作に関して記述する。
【００４４】
図３に示すように、当該ＮＡＮＤ型フラッシュメモリＩはＮウェル２及びこのＮウェル２の中に形成されたＰウェル３とともに、Ｐウェル３の表面上にメモリセル４（図１及び図２参照）をマトリックス状に配列して形成されたメモリセルアレイ２１を具備する。かかるＮＡＮＤ型フラッシュメモリＩに対しては書き込み、読み出し及び消去の各動作における予め定められた所定の処理が書き込み制御回路２２，読み出し制御回路２３及び消去制御回路２４を介した制御により実行される。このときの制御はワード線電圧発生回路２５，ワード線駆動回路２６，Ｎウェル電圧発生回路２７，Ｎウェルバイアス回路２８，Ｐウェル電圧発生回路２９及びＰウェルバイアス回路３０を制御対象として実行される。
【００４５】
このため、インターフェース回路３１を介して入力されたコマンドデータをコマンドデコーダ３２で解読して書き込み、読み出し及び消去に関するコマンドデータを生成させて、書き込み制御回路２２，読み出し制御回路２３及び消去制御回路２４の何れかに供給するように構成してある。
【００４６】
ここで、読み出し動作は、従来と同様に、ワード線ＷＬ０〜ＷＬｎ＋３のいずれか一つに接続された全てのメモリセル４（図１及び図２参照）に対してページ単位で同時に行われる。また、消去動作は一つのロウデコーダ（図示せず）により選択される全てのＮＡＮＤ束（図１及び図２参照）に対してブロック単位で行われる。
【００４７】
一方、本形態における書き込みモードでは、ワード線電圧発生回路２５，ワード線駆動回路２６，Ｎウェル電圧発生回路２７，Ｎウェルバイアス回路２８，Ｐウェル電圧発生回路２９及びＰウェルバイアス回路３０を介して次のような制御が実施される。すなわち、ワード線電圧発生回路２５はワード線駆動回路２６を介してメモリセルアレイ２１のワード線に第１の電圧を印加する。Ｐウェル電圧発生回路２９はＰウェルバイアス回路３０を介してＰウェル３に前記第１の電圧よりも高い第２の電圧を印加する。Ｎウェル電圧発生回路２７はＰウェル３に対しＮウェル２が逆バイアスされるよう、Ｎウェルバイアス回路２８を介してＮウェル２に逆バイアス電圧を印加する。ここで、第２の電圧及び逆バイアス電圧は、図１に示すウェル電極１１、１０を介してＰウェル３及びＮウェル２にそれぞれ印加する。
【００４８】
また、図３には図示しないがセレクトゲート６，７及びソース線９（図１及び図２参照）に対する所定電圧の印加もワード線駆動回路２６を介して行われる。
【００４９】
かかる本形態においてＮＡＮＤ型フラッシュメモリＩに対する書き込み動作を、各部に印加される電圧のタイミングチャートに基づく各実施例についてさらに詳細に説明しておく。
【００５０】
なお、本明細書中で使用している「書き込み期間」とは図４等で示すタイミングチャートにおける時刻ｔ１→時刻ｔ４の期間を、「書き込み動作」とはプログラム電圧（ＶＰＲＯＧ）の印加期間である時刻ｔ３→時刻ｔ４の期間をそれぞれ意味している。
【００５１】
また、各図に示すタイミングチャートの波形は、上から順に、（ａ）書き込み対象となるメモリセル４Ａ（図２参照）が接続されたワード線ＷＬｎ（図２参照）に印加するゲート電圧ＶＧ、（ｂ）ワード線ＷＬｎ以外のワード線ＷＬ０〜ＷＬｎ＋３（図２参照）に印加するゲート電圧ＶＧ、（ｃ）ドレイン側のセレクトゲート６（図２参照）に印加する電圧ＳＧＤ、（ｄ）Ｐウェル３（図１乃至図３参照）に印加する電圧ＣＰＷ、（ｅ）Ｎウェル２（図１乃至図３参照）に印加する電圧ＣＮＷである。これらの各電圧ＶＰＲＯＧ等は、図３に示す書き込み制御回路２２の制御のもと、ワード線電圧発生回路２５、Ｐウェル電圧発生回路２９及びＮウェル電圧発生回路２７で生成され、ワード線駆動回路２６，Ｐウェルバイアス回路３０及びＮウェルバイアス回路２８を介して所定のワード線ＷＬ０〜ＷＬｎ＋３、Ｐウェル３及びＮウェル２等にそれぞれ印加される。
【００５２】
＜第１の実施例＞
図４は第１の実施例に係るタイミングチャートである。同図に基づき時系列的な各動作を説明する。
１）  書き込みに際して、メモリセル４のフローティングゲートが消去状態にあると想定すると、各メモリセル４のフローティングゲートは正電荷を持ちワード線ＷＬ０〜ＷＬｎ＋３が接地されていてもメモリセル４を構成するトランジスタはＯＮ状態にあると考えて良く、平衡状態においてはＮＡＮＤ束５のチャネルには電子の反転層が常に形成されている。
【００５３】
そこで、ｔ-１→ｔ０の期間に示すように、非選択のビット線８Ｂのセルストリングにおいては、ｔ-１でＳＧＤを５Ｖに立ち上げた後、ｔ０で１．５Ｖに立ち下げることで非選択のビット線８Ｂを介して所定電圧（例えば電源電圧ＶＣＣ）をセルストリングに印加した後セレクトゲート６を構成するトランジスタをカットオフ状態にし、電子の供給を遮断する。
【００５４】
この結果、非選択のビット線８Ｂのメモリセル４のチャネルはビット線８Ｂの電位に上昇し、チャネル内の余剰電子を抑制することができる。ただし、チャネル内から完全に除去することはできない。なお、この期間は書き込み期間に先立つ前処理期間であり、必ずしも必要な処理ではない。
２）  書き込み期間におけるｔ０→ｔ１の期間ではＳＧＤが立ち下がった時の状態が維持される。
３）  ｔ１→ｔ２の期間では、全ワード線ＷＬ０〜ＷＬｎ＋３を接地電圧（第１の電圧）とした状態でＰウェル３に接地電圧よりも高圧の正電圧（本例では４Ｖ（第２の電圧））を印加する。さらに本実施例ではＰウェル３との間が逆バイアスされるようにＮウェル２に所定の正電圧（本例では６Ｖ（逆バイアス電圧））を印加する。このとき、非選択のビット線８Ｂ及びソース線９はＰウェル電位以上にプリチャージした後、逆バイアス時にはフローティング状態とする。Ｐウェル３が正電位となった場合にＮ型半導体との接合が順方向になるのを防止するためである。
【００５５】
この結果、図５に示すように、それまで非選択のビット線８Ｂに関するメモリセル４，４Ｃの表面に蓄積されていた電子が半導体基板１の方向に離脱して移動させられる。また、表面付近にホールが誘起されるのでドレイン及びソースを形成しているＮ型拡散層内の中性領域の電子もホールとの再結合により減少する。かくしてメモリセル４，４Ｃの表面が充分なホールの蓄積状態となり、反発された電子はチャネル表面から離脱しＰウェル内で浮遊する。
【００５６】
本実施例では、さらに逆バイアスされたＮウェル２とＰウェル３との接合部で空乏層が広がっているので、このときの電界により前記Ｐウェル内電子がＮウェルに掃き出される。すなわち、Ｐウェル３から電子がＰウェル３の空乏層端に少数キャリア拡散電流として吸収されるので、ＰウェルとＮウェルとを同電位として共通バイアス方式を採る特許文献１の場合よりもさらに効果的に余剰の電子を除去することができる。
４）  ｔ２→ｔ３の期間では、全ワード線ＷＬ０〜ＷＬｎ＋３にＶＰＡＳＳ（例えば６Ｖ）が印加される。この結果、図６に示すように、非選択のビット線８Ｂに関するメモリセル４，４ＣではＰウェル３及びＮ型拡散層に存在していた電子でＮウェル２に吸収されずに残留していたものがホールの蓄積によって中性化される。この結果ゲート下チャネル内の自由電子の削減を更に補助することができる。
【００５７】
なお、本実施例においてｔ２でＰウェル３に印加する電圧は接地電圧に、Ｎウェル２に印加する電圧は２Ｖにそれぞれ降圧されるが、両者間には引き続き逆バイアス電圧（本例では２Ｖ）が印加されている。
５）  ｔ３→ｔ４（書き込み動作）の期間では、書き込み対象であるメモリセル４Ａのゲートが接続されているワード線ＷＬｎにＶＰＲＯＧ（本例では２０＋Ｖ）が印加され、それ以外のワード線ＷＮ０〜ＷＬｎ＋３には継続してＶＰＡＳＳ（本例では６Ｖ）が印加される。また、Ｎウェル２及びＰウェル３間には逆バイアス電圧（本例では２Ｖ）が継続して印加されている。
【００５８】
当該期間では、図７に示すように、非選択のビット線８Ｂに関するメモリセル４のチャネル内の電子が大幅に除去されている。ｔ３→ｔ４の期間に先立つｔ３迄の期間でチャネル内の電子が大幅に除去されているからである。
【００５９】
この結果、一般的には、ワード線ＷＬｎに高電圧のＶＰＲＯＧを印加すると、このワード線ＷＬｎに接続されたメモリセル４Ｃのチャネル部分の電位は集中的に深くなり、その他のメモリセル領域に残留した電子は４Ｃのチャネル部分に集合するが、それら余剰電子はこれに先立つ期間の排出動作により大幅に削減されているので、メモリセル４Ｃの表面の電位降下は従来の方式の場合に比べ小さく、依然として高い電位を保持している。かくしてメモリセル４Ｃのトンネル酸化膜での電圧降下を低減し、電界を緩和させることができるので、トンネル電流を流さないようにすることができる。すなわち、メモリセル４Ｃに対する誤書き込み（プログラムディスターブ）を防止することができる。
【００６０】
しかしながら、ＶＰＲＯＧを高電圧にすればするほどＰウェル３の空乏層も深く広がることになる。特に本実施例の如くプログラム動作に先立つ期間（特にｔ１→ｔ２）で電子を大幅に除去した場合にはメモリセル４Ｃの表面電位が大きく上昇するが、Ｐウェル３の空乏層もより顕著に深く広がる。
【００６１】
この結果、何れにしても、空乏層がＮウェル２付近まで広がった場合には、Ｐウェル３との間でのＰＮ接合の熱電位を下げ、Ｎ領域から電子がＰ領域に注入され、空乏層内で界面方向に加速される。かくして、高いエネルギー状態を持った電子が酸化膜のエネルギー障壁を乗り越えて、フローティングゲートに注入される虞がでてくる。すなわち誤書込み（プログラムディスターブ）を生起する可能性が高くなる。
【００６２】
そこで本実施例ではＶＰＲＯＧの印加によるプログラム動作時においても、Ｎウェル２及びＰウェル３間に逆バイアス電圧（本例では２Ｖ）を印加している。このように、Ｎウェル２をＰウェル３に対し逆バイアスすることでＰウェル３の空乏層が接合付近に達しても熱電位が下がり、Ｐウェル３への電子の拡散電流による逆流が起こらないようにすることができる。かくして、図７に示すように、メモリセル４ＣにおいてはＰウェル３に対する電子の注入を防止して誤書込み（プログラムディスターブ）をより確実に防止している。
【００６３】
＜第２の実施例＞
図８は第２の実施例に係るタイミングチャートである。同図に示すように，本実施例においては全ワード線ＷＬ０〜ＷＬｎ＋３に印加する第１の電圧、Ｐウェル３に印加する第２の電圧及びＮウェル２とＰウェル３間に印加する逆バイアス電圧が異なる。他は第１の実施例（図４参照）と同様である。すなわち、ｔ１→ｔ２の期間では、全ワード線ＷＬ０〜ＷＬｎ＋３を負電圧（本例では−４Ｖ（第１の電圧））とした状態でＰウェル３を負電圧よりも高圧の接地電圧（第２の電圧）とする。さらに、本実施例ではＰウェル３との間が逆バイアスされるようにＮウェル２に所定の正電圧（本例では２Ｖ（逆バイアス電圧））を印加する。
【００６４】
この結果、第１の実施例の「３）」と同様に、それまで非選択のビット線８Ｂに関するメモリセル４，４Ｃの表面に蓄積されていた電子が半導体基板１の方向に離脱して移動させられる。また、表面付近にホールが誘起されるのでドレイン及びソースを形成しているＮ型拡散層内の中性領域も退行し電子を減少させる。かくしてメモリセル４，４Ｃの表面が充分なホールの蓄積状態となる。
【００６５】
また、本実施例でも第１の実施例と同様に、逆バイアスされたＮウェル２とＰウェル３との接合部で空乏層が広がっているので、このときの電界により自由電子が掃き出される。すなわち、Ｐウェル３から電子がＰウェル３の空乏層端に少数キャリア拡散電流として吸収されるので、ＰウェルとＮウェルとを同電位として共通バイアス方式を採る特許文献１の場合よりもさらに効果的に余剰の電子を除去することができる。
【００６６】
また、本実施例におけるｔ３→ｔ４（書き込み動作）の期間でも、Ｎウェル２及びＰウェル３間には逆バイアス電圧（本例では２Ｖ）が印加されている。
【００６７】
この結果、第１の実施例の「５）」と同様に、Ｐウェル３の空乏層が接合付近に達しても熱電位が下がりＰウェル３への電子の拡散電流による逆流が起こらないようにすることができる。このことでＰウェル３に対する電子の注入を防止することができ、誤書込み（プログラムディスターブ）をより確実に防止することができる。
【００６８】
＜第３の実施例＞
図９は第３の実施例に係るタイミングチャートである。同図に示すように、本実施例は第１の実施例（図４参照）のｔ３→ｔ４における逆バイアス電圧の印加を省略したものである。他は第１の実施例と同様である。
【００６９】
この結果、第１の実施例の「３）」と同様の作用・効果を得ることができ、この場合でも従来技術及び特許文献１に開示する技術よりもさらに良好な誤書き込み防止を図ることができる。
【００７０】
図１０は本実施例に係る書き込み動作における誤書き込みの抑制効果を実証した図である。同図中、Ｉは本実施例の特性、IIは特許文献（ｔ１→ｔ２においてワード線の印加電圧よりも高い電圧をウェルに印加した場合）の特性、IIIは従来技術（ｔ１→ｔ２においてウェルの電圧がワード線の電圧と同一である場合）の特性をそれぞれ示している。
【００７１】
図１０（ａ）には書込み禁止した選択セルのディスターブによる閾値の変動の非選択セルに印加されるＶＰＡＳＳ電圧の依存性を示している。同図を参照すれば、t１→ｔ２において全ワード線ＷＬ０〜ＷＬｎ＋３を接地してＰウェル３に正電圧（本例では４Ｖ）を印加すると書き込み動作時にＶＰＡＳＳを下げてもプログラムディスターブは生起されず、ＶＰＡＳＳディスターブに対する充分な余裕を持つＶＰＡＳＳ電圧を設定することができる。この結果、誤書き込みを総合的に抑制することができる。
【００７２】
ここで、t１→ｔ２、及びｔ３→ｔ４において逆バイアス電圧を印加し、電子除去を促し、且つ流入防止を講じている本実施例の場合が特許文献１の場合よりも、より顕著にＶＰＡＳＳの低圧域でのプログラムディスターブを抑制できていることが分かる。
【００７３】
図１０（ｂ）は非選択セルにおけるセル閾値のチップ内累積分布について、５００回の追加書き込みを行った結果を示している。同図を参照すれば本実施例の特性Ｉは初期状態の分布を示している。これに対し特性IIIで示す従来技術では１０回程度で閾値が変動し、５００回では分布が大きく崩れており、激しいプログラムディスターブが起こっていることが分かる。
【００７４】
一方、t１→t２においてワード線の印加電圧よりも高い電圧をウェルに印加しただけで、Ｎウェル及びＰウェル間に逆バイアス電圧を印加しない特許文献１の場合の特性IIは、特性IIIに較べて分布の変化ははるかに小さくなるものの、分布にテイリングを生じてしまう。このことは、プログラムディスターブを完全には防止できていないことを示している。
【００７５】
これに対し、逆バイアス電圧も印加する本実施例の特性Ｉは５００回の追加プログラムを与えても、分布が初期値と重なっており、閾値の変化がみられずプログラムディスターブが全く起こっていないことを示している。
【００７６】
＜第４の実施例＞
図１１は第４の実施例に係るタイミングチャートである。同図に示すように、本実施例は第１の実施例（図４参照）のｔ１→ｔ２における逆バイアス電圧の印加を省略したものである。他は第１の実施例と同様である。すなわち、ｔ１→ｔ２の期間では、全ワード線ＷＬ０〜ＷＬｎ＋３を接地電圧（第１の電圧）とした状態でＰウェル３に接地電圧よりも高圧の正電圧（本例では４Ｖ（第２の電圧））を印加している。このとき、非選択のビット線８Ｂ及びソース線９はフローティング状態とする。Ｐウェル３が正電位となった場合にＮ型半導体との接合が順方向になるのを防止するためである。
【００７７】
この結果、第１の実施例の「３）」と同様に、それまで非選択のビット線８Ｂに関するメモリセル４，４Ｃの表面に蓄積されていた電子が半導体基板１の方向に離脱して移動させられる。また、ドレイン及びソースを形成しているＮ型拡散層内の中性領域も減少する。かくしてメモリセル４，４Ｃの表面が充分なホールの蓄積状態となる。すなわち、本実施例ではＮウェル２及びＰウェル３間が逆バイアスはされていないが、一定の余剰電子の除去機能は発揮される。
【００７８】
一方、ｔ３→ｔ４（書き込み動作）の期間では、Ｎウェル２及びＰウェル３間には逆バイアス電圧（本例では４Ｖ）が印加されている。
【００７９】
この結果、第１の実施例の「５）」と同様に、Ｐウェル３の空乏層が接合付近に達しても熱電位が下がりＮウェル２からＰウェル３への電子の拡散電流による逆流が起こらないようにすることができる。このことでＰウェル３に対する電子の注入を防止することができ、誤書込み（プログラムディスターブ）防止に資することができる。
【００８０】
＜第５の実施例＞
図１２は第５の実施例に係るタイミングチャートである。同図に示すように、本実施例は第２の実施例（図８参照）のｔ３→ｔ４における逆バイアス電圧の印加を省略したものである。他は第２の実施例と同様である。すなわち、ｔ１→ｔ２の期間では、全ワード線ＷＬ０〜ＷＬｎ＋３を負電圧（本例では−４Ｖ（第１の電圧））とした状態でＰウェル３を負電圧よりも高圧の接地電圧（第２の電圧）とする。さらに、本実施例ではＰウェル３との間が逆バイアスされるようにＮウェル２に所定の正電圧（本例では２Ｖ（逆バイアス電圧））を印加している。
【００８１】
この結果、第２の実施例のｔ１→ｔ２におけるのと同様の作用・効果が発揮され、誤書き込みを良好に防止することができる。
【００８２】
＜第６の実施例＞
図１３は第６の実施例に係るタイミングチャートである。同図に示すように、本実施例は第２の実施例（図８参照）のｔ１→ｔ２における逆バイアス電圧の印加を省略したものである。他は第２の実施例と同様である。すなわち、ｔ１→ｔ２の期間では、全ワード線ＷＬ０〜ＷＬｎ＋３を負電圧（本例では−４Ｖ（第１の電圧））とした状態でＰウェル３を負電圧よりも高圧の接地電圧（第２の電圧）とする。
【００８３】
この結果、第４の実施例（図１１参照）と同様の作用・効果が発揮される。すなわち、本実施例ではＮウェル２及びＰウェル３間が逆バイアスはされていないが、一定の余剰電子の除去機能は発揮される。
【００８４】
一方、ｔ３→ｔ４（書き込み動作）の期間では、Ｎウェル２及びＰウェル３間には逆バイアス電圧（本例では２Ｖ）が印加されている。
【００８５】
この結果、第４の実施例（図１１参照）と同様に、Ｐウェル３の空乏層が接合付近に達しても熱電位が下がりＰウェル３への電子の拡散電流による逆流が起こらないようにすることができる。このことでＰウェル３に対する電子の注入を防止することができ、誤書込み（プログラムディスターブ）防止に資することができる。
【００８６】
＜第７の実施例＞
図１４は第７の実施例に係るタイミングチャートである。同図に示すように、本実施例では第１の実施例（図４参照）と同態様の電圧を印加している。ただ、ｔ１→ｔ２における逆バイアス電圧はＮウェル２をフローティング状態とすることにより形成している。さらに具体的には、ｔ０→ｔ１においてＰウェル３を接地（０Ｖ）し、同時にそれに対する逆バイアス電圧（本例では２Ｖ）をＮウェル２に印加し、Ｐウェル３とＮウェル２間の間に形成される空乏層容量に電荷をプリチャージする。その後ｔ１で前記逆バイアス電圧（２Ｖ）の印加を停止させ、直後にＰウェルに正バイアスを印加する。この結果、Ｐウェルバイアス印加は前記空乏層容量の結合を介してＮウェルを昇圧し、これが逆バイアス電圧の印加の停止に伴いＰウェルバイアス印加電圧に重畳される。この結果、Ｎウェル２はｔ１→ｔ２の期間、プリチャージ電圧よりも高圧のフローティング電圧に維持される。ここで、フローティング電圧はｔ１→ｔ２でＰウェル３に印加される第２の電圧（本例では４Ｖ）よりも高圧になるように設定してあり，この結果ｔ１→ｔ２においてＮウェル２とＰウェルとの間には逆バイアス電圧が印加される。この際にＮウェル２及びＰウェル３間の容量を補う目的で、ウェル電極１０，１１間にチップ内部及び外部のデカップリングコンデンサーを並列に接続することも可能である。
【００８７】
この結果、本実施例では、Ｎウェル電圧発生回路やＮウェルバイアス回路の素子構成を簡略化でき、第１の実施例（図４参照）と同様の作用・効果が発揮され、第１の実施例と同様に有効に誤書き込みを防止し得る。
【００８８】
なお、本実施例でも非選択のビット線８Ｂ及びソース線９はフローティング状態とする。Ｐウェル３が正電位となった場合にＮ型半導体との接合が順方向になるのを防止するためである。
【００８９】
＜第８の実施例＞
図１５は第８の実施例に係るタイミングチャートである。同図に示すように、本実施例では第７の実施例（図１４参照）において、ｔ３→ｔ４における逆バイアス電圧の印加を省略したものである。したがって、第３の実施例（図９参照）と同様の作用・効果を奏して誤書き込みを防止する。
【００９０】
なお、本実施例でも非選択のビット線８Ｂ及びソース線９はフローティング状態とする。Ｐウェル３が正電位となった場合にＮ型半導体との接合が順方向になるのを防止するためである。
【００９１】
＜第９の実施例＞
図１６は第９の実施例に係るタイミングチャートである。同図に示すように、本実施例におけるｔ３→ｔ４（書き込み動作）の前では、Ｐウェル３もＮウェル２も全ワード線ＷＬ０〜ＷＬｎ＋３と同じ接地電圧とし、ｔ３→ｔ４のみでＮウェル２及びＰウェル３間に逆バイアス電圧を印加している。
【００９２】
このように、ＶＰＲＯＧの印加による書き込み動作時（ｔ３→ｔ４）のみに逆バイアス電圧を印加した場合でもＶＰＲＯＧを高電圧にした場合の空乏層の拡大に伴う熱電位の上昇を抑制してＰウェル３への電子の拡散電流による逆流を抑制することができる。この結果、Ｐウェル３に対する電子の注入を一定程度防止して誤書込み（プログラムディスターブ）の防止に資することができる。
【産業上の利用可能性】
【００９３】
本発明は半導体メモリを製造・販売する産業分野において有効に利用することができる。
【符号の説明】
【００９４】
Ｉ                                ＮＡＮＤ型フラッシュメモリ
２                                Ｎウェル
３                                Ｐウェル
４，４Ａ，４Ｂ，４Ｃ              メモリセル
５                                ＮＡＮＤ束
８，８Ａ，８Ｂ                    ビット線
１０，１１                          ウェル電極
２１                                メモリセルアレイ
２２                                書き込み制御回路
２５                                ワード線電圧発生回路
２６                                ワード線駆動回路
２７                                Ｎウェル電圧発生回路
２８                                Ｎウェルバイアス回路
２９                                Ｐウェル電圧発生回路
３０                                Ｐウェルバイアス回路
【図１】
2011100507.tif 000003
【図２】
2011100507.tif 000004
【図３】
2011100507.tif 000005
【図４】
2011100507.tif 000006
【図５】
2011100507.tif 000007
【図６】
2011100507.tif 000008
【図７】
2011100507.tif 000009
【図８】
2011100507.tif 000010
【図９】
2011100507.tif 000011
【図１０】
2011100507.tif 000012
【図１１】
2011100507.tif 000013
【図１２】
2011100507.tif 000014
【図１３】
2011100507.tif 000015
【図１４】
2011100507.tif 000016
【図１５】
2011100507.tif 000017
【図１６】
2011100507.tif 000018
【手続補正書】
【提出日】平成22年4月9日(2010.4.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｎ型の半導体からなるＮウェルの中にＰ型の半導体からなるＰウェルを形成するとともに、前記Ｐウェルの表面上に、電気的に書き換え可能な複数の不揮発性のメモリセルを直列に接続したＮＡＮＤ束をマトリックス状に配列してなるメモリセルアレイを具備する不揮発性半導体記憶装置における書き込み方法であって、
前記メモリセルに対する書き込み期間（ｔ０→ｔ４の期間）におけるプログラム電圧の印加による書き込み動作（ｔ３→ｔ４の期間）の前の期間に前記ＮＡＮＤ束の全てのメモリセルのワード線に第１の電圧を、また前記Ｐウェルに前記第１の電圧よりも高い第２の電圧をそれぞれ印加するとともに、ビット線とソース線が前記Ｐウェルに対して逆バイアスされる電圧を印加し、さらに前記書き込み期間において前記Ｐウェルに対し前記Ｎウェルが逆バイアスされるように前記Ｐウェル及び前記Ｎウェル間に逆バイアス電圧を印加することを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項２】
請求項１に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記逆バイアス電圧を前記書き込み動作の前の期間に印加することを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項３】
請求項１に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記逆バイアス電圧を前記書き込み動作の期間に印加することを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項４】
請求項１に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記逆バイアス電圧を、前記書き込み動作の前の期間及び前記書き込み動作の期間に印加することを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項５】
請求項１又は請求項３に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記第１の電圧が接地電位で、且つ第２の電位が正電位であることを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項６】
請求項２又は請求項４に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記第１の電圧が接地電位で、且つ第２の電位が正電位であることを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項７】
請求項６に記載する不揮発性半導体記憶装置における書き込み方法であって、
前記書き込み動作の前の期間において、前記Ｎウェルと前記Ｐウェルとの間に逆バイアス電圧を印加し、その後前記Ｎウェルをフローティング状態とすることによりＰウェルとＮウェルとの容量結合に起因して発生する電圧を前記逆バイアス電圧とすることを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項８】
請求項１乃至請求項４の何れか一つに記載する不揮発性半導体記憶装置における書き込み方法であって、
前記第１の電圧が負電位で、且つ前記第２の電位が接地電位であることを特徴とする不揮発性半導体記憶装置における書き込み方法。
【請求項９】
Ｎ型の半導体からなるＮウェルの中にＰ型の半導体からなるＰウェルを形成するとともに、前記Ｐウェルの表面上に、電気的に書き換え可能な複数の不揮発性のメモリセルを直列に接続したＮＡＮＤ束をマトリックス状に配列してなるメモリセルアレイを具備する不揮発性半導体記憶装置であって、
ワード線駆動回路を介して前記メモリセルアレイのワード線に第１の電圧を印加するワード線電圧発生回路と、
Ｐウェルバイアス回路を介して前記Ｐウェルに前記第１の電圧よりも高い第２の電圧を印加するＰウェル電圧発生回路と、
Ｎウェルバイアス回路を介して前記Ｎウェルに、前記Ｐウェルに対し前記Ｎウェルが逆バイアスされるように逆バイアス電圧を印加するＮウェル電圧発生回路と、
前記メモリセルに対する書き込み期間におけるプログラム電圧の印加による書き込み動作の前の期間に、前記ワード線電圧発生回路及びワード線駆動回路を介して前記ＮＡＮＤ束の全てのメモリセルのワード線に第１の電圧を、また前記Ｐウェルに前記第１の電圧よりも高い第２の電圧をそれぞれ印加するとともに、ビット線とソース線が前記Ｐウェルに対して逆バイアスされる電圧を印加し、さらに前記書き込み期間において、前記Ｎウェル電圧発生回路及びＮウェルバイアス回路を介して前記Ｎウェルに前記逆バイアス電圧を印加するよう制御する書き込み制御回路とを有することを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９に記載する不揮発性半導体記憶装置において、
前記書き込み制御回路は前記逆バイアス電圧が前記書き込み動作の前の期間に印加されるように制御することを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項９に記載する不揮発性半導体記憶装置において、
前記書き込み制御回路は前記逆バイアス電圧が前記書き込み動作の期間に印加されるように制御することを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項９に記載する不揮発性半導体記憶装置において、
前記書き込み制御回路は前記逆バイアス電圧が、前記書き込み動作の前の期間及び前記書き込み動作の期間に印加されるように制御することを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項９又は請求項１１に記載する不揮発性半導体記憶装置において、
前記ワード線電圧発生回路は前記第１の電圧を接地電位とし、且つ前記Ｐウェル電圧発生回路は前記第２の電位を正電位とするものであることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１０又は請求項１２に記載する不揮発性半導体記憶装置において、
前記ワード線電圧発生回路は前記第１の電圧を接地電位とし、且つ前記Ｐウェル電圧発生回路は前記第２の電位を正電位とするものであることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１４に記載する不揮発性半導体記憶装置において、
前記書き込み制御回路は前記書き込み動作の前の期間において、前記Ｎウェルと前記Ｐウェルとの間に逆バイアス電圧を印加し、その後前記Ｎウェルをフローティング状態とすることによりＰウェルとＮウェルとの容量結合に起因して発生する電圧を前記逆バイアス電圧とするように制御するものであることを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項９乃至請求項１２の何れか一つに記載する不揮発性半導体記憶装置において、
前記ワード線電圧発生回路は前記第１の電圧を負電位とし、且つ前記Ｐウェル電圧発生回路は前記第２の電位を接地電位とするものであることを特徴とする不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
上記目的を達成する本発明の第１の態様は、
Ｎ型の半導体からなるＮウェルの中にＰ型の半導体からなるＰウェルを形成するとともに、前記Ｐウェルの表面上に、電気的に書き換え可能な複数の不揮発性のメモリセルを直列に接続したＮＡＮＤ束をマトリックス状に配列してなるメモリセルアレイを具備する不揮発性半導体記憶装置における書き込み方法であって、
前記メモリセルに対する書き込み期間（ｔ０→ｔ４の期間）におけるプログラム電圧の印加による書き込み動作（ｔ３→ｔ４の期間）の前の期間に前記ＮＡＮＤ束の全てのメモリセルのワード線に第１の電圧を、また前記Ｐウェルに前記第１の電圧よりも高い第２の電圧をそれぞれ印加するとともに、ビット線とソース線が前記Ｐウェルに対して逆バイアスされる電圧を印加し、さらに前記書き込み期間において前記Ｐウェルに対し前記Ｎウェルが逆バイアスされるように前記Ｐウェル及び前記Ｎウェル間に逆バイアス電圧を印加することを特徴とする不揮発性半導体記憶装置における書き込み方法にある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
本発明の第９の態様は、
Ｎ型の半導体からなるＮウェルの中にＰ型の半導体からなるＰウェルを形成するとともに、前記Ｐウェルの表面上に、電気的に書き換え可能な複数の不揮発性のメモリセルを直列に接続したＮＡＮＤ束をマトリックス状に配列してなるメモリセルアレイを具備する不揮発性半導体記憶装置であって、
ワード線駆動回路を介して前記メモリセルアレイのワード線に第１の電圧を印加するワード線電圧発生回路と、
Ｐウェルバイアス回路を介して前記Ｐウェルに前記第１の電圧よりも高い第２の電圧を印加するＰウェル電圧発生回路と、
Ｎウェルバイアス回路を介して前記Ｎウェルに、前記Ｐウェルに対し前記Ｎウェルが逆バイアスされるように逆バイアス電圧を印加するＮウェル電圧発生回路と、
前記メモリセルに対する書き込み期間におけるプログラム電圧の印加による書き込み動作の前の期間に、前記ワード線電圧発生回路及びワード線駆動回路を介して前記ＮＡＮＤ束の全てのメモリセルのワード線に第１の電圧を、また前記Ｐウェルに前記第１の電圧よりも高い第２の電圧をそれぞれ印加するとともに、ビット線とソース線が前記Ｐウェルに対して逆バイアスされる電圧を印加し、さらに前記書き込み期間において、前記Ｎウェル電圧発生回路及びＮウェルバイアス回路を介して前記Ｎウェルに前記逆バイアス電圧を印加するよう制御する書き込み制御回路とを有することを特徴とする不揮発性半導体記憶装置にある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
本発明によれば、書き込み動作の前の期間に、メモリセルのワード線に第１の電圧を、またＰウェルに前記第１の電圧よりも高い第２の電圧をそれぞれ印加するとともに、ビット線とソース線が前記Ｐウェルに対して逆バイアスされる電圧を印加し、さらに書き込み期間において、前記Ｐウェルに対しＮウェルが逆バイアスされるように前記Ｐウェルメモリセルが形成されるＮウェルとＰウェルとの間に逆バイアス電圧を印加する期間を設けたので、非選択メモリセルのＰウェル内における余剰な電子の残留や流入を完全に防止できる。