(57)【要約】【課題】ＣＰＵをデバッグ可能にパッケージングされ、ＣＰＵを他者が解析不可能にパッケージングされることができる半導体チップを提供すること。【解決手段】第１パッド１０と、第１パッド１０に接続されている第２パッド１１と、ＣＰＵ５をデバッグするＴＡＰコントローラ７に接続されている第３パッド１２とを備えている。このような半導体チップ２は、第２パッド１１と第３パッド１２とが接続されるようにパッケージングされたときに、第１パッド１０に接続されている外部端子２４を介してＴＡＰコントローラ７に電気信号を出力してＣＰＵ５をデバッグすることができる。このような半導体チップ２は、さらに、第２パッド１１と第３パッド１２とが電気的に接続されないようにパッケージングされたときに、外部端子とＴＡＰコントローラ７とを切断することができ、他者がＣＰＵ５を解析することをより確実に防止することができる。【選択図】図２
2011108868.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップがマウントされた試作品用半導体パッケージ基板とを具備し、
前記半導体チップは、
第１パッドと、
前記第１パッドに電気信号伝達可能に接続されている第２パッドと、
ＣＰＵをデバッグするＴＡＰコントローラに電気信号伝達可能に接続されている第３パッドとを備え、
前記試作品用半導体パッケージ基板は、
第１ボンディングワイヤを介して前記第１パッドに電気的に接続されている第１ステッチと、
第２ボンディングワイヤを介して前記第２パッドに電気的に接続されている第２ステッチと、
第３ボンディングワイヤを介して前記第３パッドに電気的に接続されている第３ステッチと、
前記第１ステッチに電気的に接続されている外部端子とを備え、
前記第２ステッチは、前記第３ステッチと電気的に接続されている
試作品用半導体パッケージ。
【請求項２】
請求項１において、
前記第１パッドは、さらに、前記ＣＰＵと異なるマクロをデバッグする他のＴＡＰコントローラに電気信号伝達可能に接続されている
試作品用半導体パッケージ。
【請求項３】
請求項２において、
前記第１パッドと前記他のＴＡＰコントローラとの間に介設される第１Ｉ／Ｏバッファと、
前記第１Ｉ／Ｏバッファと前記第２パッドとの間に介設される第２Ｉ／Ｏバッファと、
前記第３パッドと前記ＴＡＰコントローラとの間に介設される第３Ｉ／Ｏバッファ
とをさらに具備する試作品用半導体パッケージ。
【請求項４】
半導体チップと、
前記半導体チップがマウントされた量産品用半導体パッケージ基板とを具備し、
前記半導体チップは、
第１パッドと、
前記第１パッドに電気信号伝達可能に接続されている第２パッドと、
ＣＰＵをデバッグするＴＡＰコントローラに電気信号伝達可能に接続されている第３パッドとを備え、
前記量産品用半導体パッケージ基板は、
ボンディングワイヤを介して前記第１パッドに電気的に接続されているステッチと、
前記ステッチに電気的に接続されている外部端子とを備え、
前記第２パッドは、前記第３パッドに電気的に絶縁される
量産品用半導体パッケージ。
【請求項５】
請求項４において、
前記第１パッドは、さらに、前記ＣＰＵと異なるマクロをデバッグする他のＴＡＰコントローラに電気信号伝達可能に接続されている
量産品用半導体パッケージ。
【請求項６】
請求項５において、
前記第１パッドと前記他のＴＡＰコントローラとの間に介設される第１Ｉ／Ｏバッファと、
前記第１Ｉ／Ｏバッファと前記第２パッドとの間に介設される第２Ｉ／Ｏバッファと、
前記第３パッドと前記ＴＡＰコントローラとの間に介設される第３Ｉ／Ｏバッファ
とをさらに具備する量産品用半導体パッケージ。
【請求項７】
第１パッドと、
前記第１パッドに電気信号伝達可能に接続されている第２パッドと、
ＣＰＵをデバッグするＴＡＰコントローラに電気信号伝達可能に接続されている第３パッド
とを具備する半導体チップ。
【請求項８】
請求項７において、
前記第１パッドは、さらに、前記ＣＰＵと異なるマクロをデバッグする他のＴＡＰコントローラに電気信号伝達可能に接続されている
半導体チップ。
【請求項９】
請求項８において、
前記第１パッドと前記他のＴＡＰコントローラとの間に介設される第１Ｉ／Ｏバッファと、
前記第１Ｉ／Ｏバッファと前記第２パッドとの間に介設される第２Ｉ／Ｏバッファと、
前記第３パッドと前記ＴＡＰコントローラとの間に介設される第３Ｉ／Ｏバッファ
とをさらに具備する半導体チップ。
【請求項１０】
半導体チップを試作品用半導体パッケージ基板にマウントしてパッケージングするステップと、
前記半導体チップがパッケージングされた後に、前記半導体チップに搭載されるＣＰＵをデバッグするステップとを具備し、
前記半導体チップは、
第１パッドと、
前記第１パッドに電気信号伝達可能に接続されている第２パッドと、
ＴＡＰコントローラに電気信号伝達可能に接続されている第３パッドとを備え、
前記試作品用半導体パッケージ基板は、
前記第１パッドに電気的に接続される第１ステッチと、
前記第２パッドに電気的に接続される第２ステッチと、
前記第３パッドに電気的に接続される第３ステッチと、
前記第１ステッチに電気的に接続される外部端子とを備え、
前記第２ステッチは、前記第３ステッチに電気的に接続され、
前記ＣＰＵは、前記外部端子を介して前記ＴＡＰコントローラに電気信号が出力されたときに、前記ＴＡＰコントローラによりデバッグされる
半導体集積回路検査方法。
【請求項１１】
請求項１０において、
前記第１パッドは、さらに、前記ＣＰＵと異なるマクロをデバッグする他のＴＡＰコントローラに電気信号伝達可能に接続されている
半導体集積回路検査方法。
【請求項１２】
請求項１１において、
前記半導体チップは、
前記第１パッドと前記他のＴＡＰコントローラとの間に介設される第１Ｉ／Ｏバッファと、
前記第１Ｉ／Ｏバッファと前記第２パッドとの間に介設される第２Ｉ／Ｏバッファと、
前記第３パッドと前記ＴＡＰコントローラとの間に介設される第３Ｉ／Ｏバッファとをさらに備える
半導体集積回路検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試作品用半導体パッケージおよび半導体集積回路検査方法に関し、特に、ＣＰＵをデバッグするときに利用される試作品用半導体パッケージおよび半導体集積回路検査方法に関する。
【背景技術】
【０００２】
ＣＰＵをデバッグするためのＪＴＡＧ  ＩＣＥ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ  Ｉｎ−Ｃｉｒｃｕｉｔ  Ｅｍｕｌａｔｏｒ、ＪＴＡＧエミュレータ）が知られている。そのＪＴＡＧエミュレータによるデバッグがサポートされたＣＰＵが搭載された半導体チップは、ＴＡＰ（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）ピンを備えるＴＡＰコントローラを搭載している。そのＴＡＰピンは、ＴＣＫ端子とＴＭＳ端子とＴＤＩ端子とＴＤＯ端子とＴＲＳＴ端子とを含んでいる。そのＴＣＫ端子は、そのＴＡＰコントローラの動作を同期化するクロック信号の伝送に利用される。そのＴＭＳ端子は、そのＴＡＰコントローラの内部ステートマシン・モードを選択する選択信号の伝送に利用される。そのＴＤＩ端子は、データ入力に利用される。そのＴＤＯ端子は、データ出力に利用される。そのＴＲＳＴ端子は、非同期リセットに利用される。ユーザは、このようなＪＴＡＧポートを制御することにより、そのＣＰＵを解析することができ、そのＣＰＵに関する詳細情報を入手することができる。そのＴＡＰコントローラが搭載された半導体チップは、他者によりＣＰＵが解析されることを防止することが望まれている。
【０００３】
特開２００３−３４６４９９号公報には、フラッシュＲＯＭを搭載した半導体装置のテスト時間を短縮する半導体装置が開示されている。その半導体装置は、データ格納用のメモリセルアレイを有し、テストデータを前記メモリセルアレイに書き込むためのメモリテストパターンが、メモリパターン入力期間に入力されると、前記入力されたテストデータが保持され、前記メモリパターン入力期間経過後の所定のプログラム期間内に、前記保持されたテストデータが前記メモリセルアレイに書き込まれるメモリと、前記プログラム期間内にロジックテストパターンが入力されると、前記ロジックテストパターンによって所定のテストが行われるロジック回路と、前記メモリに与える前記メモリテストパターン又は前記ロジック回路に与える前記ロジックテストパターンを外部から入力するための入力用外部端子と、前記メモリの出力データ又は前記ロジック回路の出力データを外部へ出力するための出力用外部端子と、前記入力用外部端子及び前記出力用外部端子と前記メモリ側及び前記ロジック回路側との間の入出力経路を切換信号により切り換え接続するものであって、前記メモリパターン入力期間では、前記入力用外部端子及び前記出力用外部端子と前記メモリ側とを接続し、前記プログラム期間では、前記入力用外部端子及び前記出力用外部端子と前記ロジック回路側とを接続する切換手段とを備えたことを特徴としている。
【０００４】
特開２００５−２４２８８０号公報には、標準のデータ入出力ピンを経由せずにデータの読み書きが行なえ、境界走査試験インタフェース標準中で機密性制御信号の伝送の保護を達成する境界走査試験インタフェース中の内蔵データ伝送装置が開示されている。その境界走査試験インタフェース中の内蔵データ伝送装置は、境界走査試験インタフェース中の内蔵データ伝送装置であり、該境界走査試験インタフェースは所定の状態シフト図により運転し、該状態シフト図は入力に基づき状態シフトを実行し、そのうち、実行する状態シフトは、少なくとも一つの無作用の状態ループを含み、該装置は状態検出器を具え、該状態検出器は該入力を監視し、第１設定入力ストリングを検出する時、第１データを出力し、その後、第２設定入力ストリングを検出する時、第２データを出力し、該第１設定入力ストリングと第２設定入力ストリングは該無作用の状態ループの異なる入力ストリングに符合することを特徴としている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−３４６４９９号公報
【特許文献２】特開２００５−２４２８８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１は、公知の半導体パッケージを示している。その半導体パッケージ１０１は、半導体チップ１０２が半導体パッケージ基板１０３にマウントされている。半導体チップ１０２は、ＣＰＵ１０５とＴＡＰコントローラ１０６とＴＡＰコントローラ１０７とを備え、導体から形成されている複数のパッドを備えている。ＣＰＵ１０５は、その複数のパッドのうちの所定のパッドを介して伝送された電気信号が示す情報を情報処理し、その複数のパッドのうちのいずれかを介してその情報処理の結果を示す電子信号を出力する。
【０００７】
ＴＡＰコントローラ１０６は、ＪＴＡＧポートの端子を有している。そのＪＴＡＧポートの端子は、それぞれ、その複数のパッドのいずれかに電気信号伝送可能に接続され、ＴＣＫ端子とＴＭＳ端子とＴＤＩ端子とＴＤＯ端子とＴＲＳＴ端子とを含んでいる。そのＴＣＫ端子は、そのＴＡＰコントローラの動作を同期化するクロック信号の伝送に利用される。そのＴＭＳ端子は、そのＴＡＰコントローラの内部ステートマシン・モードを選択する選択信号の伝送に利用される。そのＴＤＩ端子は、データ入力に利用される。そのＴＤＯ端子は、データ出力に利用される。そのＴＲＳＴ端子は、非同期リセットに利用される。ＴＡＰコントローラ１０６は、そのＪＴＡＧポートを介して伝送される電気信号に基づいてＣＰＵ１０５をデバッグする。
【０００８】
ＴＡＰコントローラ１０７は、ＴＡＰコントローラ１０６と同様にして、ＪＴＡＧポートの端子を有し、そのＪＴＡＧポートを介して伝送される電気信号に基づいて、ＣＰＵ１０５と別個に半導体チップ１０２に搭載されるマクロ（図示されていない）をデバッグする。このようなＴＡＰコントローラ１０６とＴＡＰコントローラ１０７とは、周知であり、たとえば、特開２００５−２４２８８０号公報に開示されている。
【０００９】
半導体チップ１０２が備える複数のパッドは、パッド１１０とパッド１１１とパッド１１２とを含んでいる。半導体チップ１０２は、さらに、Ｉ／Ｏバッファ１１４とＩ／Ｏバッファ１１５とＩ／Ｏバッファ１１６とセレクタ回路１１７とを備えている。Ｉ／Ｏバッファ１１４は、パッド１１０に電気的に接続され、セレクタ回路１１７に電気的に接続されている。Ｉ／Ｏバッファ１１４は、パッド１１０を介して伝送される電気信号を波形整形し、その波形整形された電気信号をセレクタ回路１１７に出力する。Ｉ／Ｏバッファ１１５は、パッド１１１に電気的に接続され、セレクタ回路１１７に電気的に接続されている。Ｉ／Ｏバッファ１１５は、セレクタ回路１１７から出力される電気信号を波形整形し、その波形整形された電気信号をパッド１１１に出力する。Ｉ／Ｏバッファ１１６は、パッド１１２に電気的に接続され、セレクタ回路１１７に電気的に接続されている。Ｉ／Ｏバッファ１１６は、パッド１１２を介して伝送される電気信号を波形整形し、その波形整形された電気信号をセレクタ回路１１７に出力する。
【００１０】
セレクタ回路１１７は、Ｉ／Ｏバッファ１１６から出力された電気信号に基づいてＴＡＰコントローラ１０６とＴＡＰコントローラ１０７とのうちの一方を選択する。セレクタ回路１１７は、さらに、その選択された一方のＴＡＰコントローラのＴＤＩ端子にのみに、そのＩ／Ｏバッファ１１４から出力された電気信号を出力する。
【００１１】
半導体パッケージ基板１０３は、導体から形成されている複数のステッチと複数の外部端子と複数の内部配線とを備えている。その複数のステッチは、ステッチ１２１とステッチ１２２とステッチ１２３とを含んでいる。その複数の外部端子は、外部端子１２４と外部端子１２５と外部端子１２６とを含んでいる。その複数の内部配線は、内部配線１２７と内部配線１２８と内部配線１２９とを含んでいる。内部配線１２７は、ステッチ１２１と外部端子１２４とを電気的に接続している。内部配線１２８は、ステッチ１２２と外部端子１２５とを電気的に接続している。内部配線１２８は、ステッチ１２３と外部端子１２６とを電気的に接続している。
【００１２】
その複数のステッチは、複数のボンディングワイヤを介して、その複数のパッドに電気的に接続されている。その複数のボンディングワイヤは、ボンディングワイヤ１３１とボンディングワイヤ１３２とボンディングワイヤ１３３とを含んでいる。ボンディングワイヤ１３１は、パッド１１０とステッチ１２１とを電気的に接続している。ボンディングワイヤ１３２は、パッド１１１とステッチ１２２とを電気的に接続している。ボンディングワイヤ１３３は、パッド１１２とステッチ１２３とを電気的に接続している。半導体パッケージ１０１は、さらに、その複数のボンディングワイヤが配置されている空間に絶縁体であるモールド（図示されていない）が充填されている。
【００１３】
公知の半導体集積回路検査方法では、ユーザは、まず、セレクタ回路１１７がそのＩ／Ｏバッファ１１４から出力された電気信号をＴＡＰコントローラ１０６のＴＤＩ端子に出力するように、外部端子１２６に所定の電気信号を入力する。ユーザは、次いで、ＴＡＰコントローラ１０６がＣＰＵ１０５をデバッグするように、外部端子１２４に所定の電気信号を入力する。このとき、外部端子１２４から入力された電気信号は、内部配線１２７とボンディングワイヤ１３１とパッド１１０とＩ／Ｏバッファ１１４とを介してＴＡＰコントローラ１０６のＴＤＩ端子に伝達される。
【００１４】
ＴＡＰコントローラ１０６は、そのＴＤＩ端子に伝達された電気信号に基づいてＣＰＵ１０５をデバッグする。ＴＡＰコントローラ１０６は、そのデバッグの結果を示す電気信号をＴＤＩ端子から出力する。そのＴＤＩ端子から出力された電気信号は、その複数のパッドのうちの所定のパッドとその複数のボンディングワイヤのうちの所定のボンディングワイヤとその複数の外部端子のうちの所定の端子とを介して半導体パッケージ１０１の外部に出力される。ユーザは、その外部に出力される電気信号を解析することにより、ＣＰＵ１０５をデバッグすることができる。
【００１５】
ユーザは、さらに、外部端子１２６に所定の電気信号を入力することにより、外部端子１２４とＴＡＰコントローラ１０６のＪＴＡＧポート端子を電気的に切断して制御できなくすることが可能である。
【００１６】
このような半導体パッケージ１０１は、外部にセレクタ回路１１７を制御するための外部端子１２５、１２６が露出しているために、外部端子１２５、１２６が電気的に制御されることにより他者により解析されてしまう可能性がある。
【００１７】
本発明の課題は、ＣＰＵをデバッグすることができるようにパッケージングされ、または、ＣＰＵを他者が解析することを防止するようにパッケージングされることができる半導体チップを提供することにある。
【課題を解決するための手段】
【００１８】
以下に、発明を実施するための形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
本発明による試作品用半導体パッケージ（１）は、半導体チップ（２）と、半導体チップ（２）がマウントされた試作品用半導体パッケージ基板（３）とを備えている。半導体チップ（２）は、第１パッド（１０）と、第１パッド（１０）に電気信号伝達可能に接続されている第２パッド（１１）と、ＣＰＵ（５）をデバッグするＴＡＰコントローラ（７）に電気信号伝達可能に接続されている第３パッド（１２）とを備えている。試作品用半導体パッケージ基板（３）は、第１ボンディングワイヤ（３１）を介して第１パッド（１０）に電気的に接続されている第１ステッチ（２１）と、第２ボンディングワイヤ（３２）を介して第２パッド（１１）に電気的に接続されている第２ステッチ（２２）と、第３ボンディングワイヤ（３３）を介して第３パッド（１２）に電気的に接続されている第３ステッチ（２３）と、第１ステッチ（２１）に電気的に接続されている外部端子（２４）とを備えている。第２ステッチ（２２）は、第３ステッチ（２３）と電気的に接続されている。
【００２０】
このような試作品用半導体パッケージ（１）は、外部端子（２４）を介してＣＰＵ（５）のＴＡＰコントローラ（７）に電気信号を出力することにより、ＣＰＵ（５）をデバッグすることができる。第２パッド（１１）または第３パッド（１２）が試作品用半導体パッケージ基板（３）のステッチ（２２、２３）にボンディング接続されないように半導体チップ（２）がパッケージングされたときに、そのパッケージは、外部端子（２４）とＣＰＵ（５）のＴＡＰコントローラ（７）とが電気的に切断され、外部端子（２４）を用いて他者がＣＰＵ（５）を解析することを防止することができる。
【００２１】
本発明による量産品用半導体パッケージ（４１）は、半導体チップ（２）と、半導体チップ（２）がマウントされた量産品用半導体パッケージ基板（４３）とを備えている。半導体チップ（２）は、第１パッド（１０）と、第１パッド（１０）に電気信号伝達可能に接続されている第２パッド（１１）と、ＣＰＵ（５）をデバッグするＴＡＰコントローラ（７）に電気信号伝達可能に接続されている第３パッド（１２）とを備えている。その量産品用半導体パッケージ基板（４３）は、ボンディングワイヤ（６１）を介して第１パッド（１０）に電気的に接続されているステッチ（５１）と、ステッチ（５１）に電気的に接続されている外部端子（５４）とを備えている。このとき、第２パッド（１１）は、第３パッド（１２）に電気的に絶縁されている。
【００２２】
このような量産品用半導体パッケージ（４１）は、外部端子（５４）とＣＰＵ（５）のＴＡＰコントローラ（７）とが電気的に切断され、外部端子（５４）を用いて他者がＣＰＵ（５）を解析することを防止することができる。
【００２３】
本発明による半導体チップ（２）は、第１パッド（１０）と、第１パッド（１０）に電気信号伝達可能に接続されている第２パッド（１１）と、ＣＰＵ（５）をデバッグするＴＡＰコントローラ（７）に電気信号伝達可能に接続されている第３パッド（１２）とを備えている。このような半導体チップ（２）は、第２パッド（１１）と第３パッド（１２）とが電気的に接続されるように試作品用半導体パッケージ基板（３）にマウントされてパッケージングされたときに、第１パッド（１０）に電気的に接続されている外部端子（２４）を介してＣＰＵ（５）のＴＡＰコントローラ（７）に電気信号を出力することによりＣＰＵ（５）をデバッグすることができる。このような半導体チップ（２）は、さらに、第２パッド（１１）と第３パッド（１２）とが電気的に接続されないように量産品用半導体パッケージ基板（４３）にマウントされてパッケージングされたときに、外部端子（５４）とＣＰＵ（５）のＴＡＰコントローラ（７）とを電気的に切断することができ、第３パッド（１２）に電気的に接続されている外部端子（５４）を介してＣＰＵ（５）のＴＡＰコントローラ（７）に電気信号を出力することを防止することができ、他者がＣＰＵ（５）を解析することを防止することができる。
【００２４】
本発明による半導体集積回路検査方法は、半導体チップ（２）を試作品用半導体パッケージ基板（３）にマウントしてパッケージングするステップと、半導体チップ（２）がパッケージングされた後に、半導体チップ（２）に搭載されるＣＰＵ（５）をデバッグするステップとを備えている。半導体チップ（２）は、第１パッド（１０）と、第１パッド（１０）に電気信号伝達可能に接続されている第２パッド（１１）と、ＴＡＰコントローラ（７）に電気信号伝達可能に接続されている第３パッド（１２）とを備えている。試作品用半導体パッケージ基板（３）は、第１パッド（１０）に電気的に接続される第１ステッチ（２１）と、第２パッド（１１）に電気的に接続される第２ステッチ（２２）と、第３パッド（１２）に電気的に接続される第３ステッチ（２３）と、第１ステッチ（２１）に電気的に接続される外部端子（２４）とを備えている。第２ステッチ（２２）は、第３ステッチ（２３）に電気的に接続される。ＣＰＵ（５）は、外部端子（２４）を介してＴＡＰコントローラ（７）に電気信号が出力されたときに、ＴＡＰコントローラ（７）によりデバッグされる。
【００２５】
第２パッド（１１）または第３パッド（１２）が試作品用半導体パッケージ基板（３）のステッチにボンディング接続されないように半導体チップ（２）がパッケージングされたときに、そのパッケージングされたパッケージは、外部端子（２４）とＴＡＰコントローラ（７）とが電気的に切断され、外部端子（２４）を用いて他者がＣＰＵ（５）を解析することを防止することができる。
【発明の効果】
【００２６】
本発明による半導体チップは、第２パッドと第３パッドとが電気的に接続されるようにパッケージングされることによりＣＰＵがデバッグされることができ、第２パッドと第３パッドとが電気的に絶縁されるようにパッケージングされることによりＣＰＵを他者が解析することを防止することができる。
本発明による半導体集積回路検査方法は、第２パッドと第３パッドとが電気的に絶縁されるようにパッケージングされることによりＣＰＵを他者が解析することを防止することができる半導体チップを、第２パッドと第３パッドとが電気的に接続されるようにパッケージングされることによりＣＰＵをデバッグすることができる。
【図面の簡単な説明】
【００２７】
【図１】図１は、公知の半導体パッケージを示すブロック図である。
【図２】図２は、本発明による半導体チップを示し、試作品用半導体パッケージを示すブロック図である。
【図３】図３は、本発明による半導体チップを示し、量産品用半導体パッケージを示すブロック図である。
【発明を実施するための形態】
【００２８】
図面を参照して、本発明による試作品用半導体パッケージの実施の形態を記載する。その試作品用半導体パッケージ１は、図２に示されているように、半導体チップ２が試作品用半導体パッケージ基板３にマウントされている。半導体チップ２は、ＣＰＵ５とＴＡＰコントローラ６とＴＡＰコントローラ７とを備え、導体から形成されている複数のパッドを備えている。ＣＰＵ５は、その複数のパッドのうちの所定のパッドを介して伝送された電気信号が示す情報を情報処理し、その複数のパッドのうちのいずれかを介してその情報処理の結果を示す電子信号を出力する。
【００２９】
ＴＡＰコントローラ６は、ＪＴＡＧポートの端子を有している。そのＪＴＡＧポートの端子は、それぞれ、その複数のパッドのいずれかに電気信号伝送可能に接続され、ＴＣＫ端子とＴＭＳ端子とＴＤＩ端子とＴＤＯ端子とＴＲＳＴ端子とを含んでいる。そのＴＣＫ端子は、そのＴＡＰコントローラの動作を同期化するクロック信号の伝送に利用される。そのＴＭＳ端子は、そのＴＡＰコントローラの内部ステートマシン・モードを選択する選択信号の伝送に利用される。そのＴＤＩ端子は、データ入力に利用される。そのＴＤＯ端子は、データ出力に利用される。そのＴＲＳＴ端子は、非同期リセットに利用される。ＴＡＰコントローラ６は、そのＪＴＡＧポートを介して伝送される電気信号に基づいてＣＰＵ５をデバッグする。
【００３０】
ＴＡＰコントローラ７は、ＴＡＰコントローラ６と同様にして、ＪＴＡＧポートの端子を有し、そのＪＴＡＧポートを介して伝送される電気信号に基づいて、ＣＰＵ５と別個に半導体チップ２に搭載されるマクロ（図示されていない）をデバッグする。このようなＴＡＰコントローラ６とＴＡＰコントローラ７とは、周知であり、たとえば、特開２００５−２４２８８０号公報に開示されている。
【００３１】
半導体チップ２が備える複数のパッドは、パッド１０とパッド１１とパッド１２とを含んでいる。半導体チップ２は、さらに、Ｉ／Ｏバッファ１４とＩ／Ｏバッファ１５とＩ／Ｏバッファ１６とを備えている。Ｉ／Ｏバッファ１４は、パッド１０に電気的に接続され、Ｉ／Ｏバッファ１５とＴＡＰコントローラ７のＴＤＩ端子とに電気的に接続されている。Ｉ／Ｏバッファ１４は、パッド１０を介して伝送される電気信号を波形整形し、その波形整形された電気信号をＩ／Ｏバッファ１５とＴＡＰコントローラ７のＴＤＩ端子とに出力する。Ｉ／Ｏバッファ１５は、Ｉ／Ｏバッファ１５に電気的に接続され、パッド１１に電気的に接続されている。Ｉ／Ｏバッファ１５は、Ｉ／Ｏバッファ１５から出力される電気信号を波形整形し、その波形整形された電気信号をパッド１１に出力する。Ｉ／Ｏバッファ１６は、パッド１２に電気的に接続され、ＴＡＰコントローラ６のＴＤＩ端子に電気的に接続されている。Ｉ／Ｏバッファ１６は、パッド１２を介して伝送される電気信号を波形整形し、その波形整形された電気信号をＴＡＰコントローラ６のＴＤＩ端子に出力する。
【００３２】
試作品用半導体パッケージ基板３は、導体から形成されている複数のステッチと複数の外部端子と複数の内部配線とを備えている。その複数のステッチは、ステッチ２１とステッチ２２とステッチ２３とを含んでいる。その複数の外部端子は、外部端子２４を含んでいる。その複数の内部配線は、内部配線２５と内部配線２６とを含んでいる。内部配線２５は、ステッチ２１と外部端子２４とを電気的に接続している。内部配線２６は、ステッチ２２とステッチ２３とを電気的に接続している。
【００３３】
その複数のステッチは、複数のボンディングワイヤを介して、その複数のパッドに電気的に接続されている。その複数のボンディングワイヤは、ボンディングワイヤ３１とボンディングワイヤ３２とボンディングワイヤ３３とを含んでいる。ボンディングワイヤ３１は、パッド１０とステッチ２１とを電気的に接続している。ボンディングワイヤ３２は、パッド１１とステッチ２２とを電気的に接続している。ボンディングワイヤ３３は、パッド１２とステッチ２３とを電気的に接続している。試作品用半導体パッケージ１は、さらに、その複数のボンディングワイヤが配置されている空間に絶縁体であるモールド（図示されていない）が充填されている。
【００３４】
図３は、量産品用半導体パッケージを示している。その量産品用半導体パッケージ４１は、半導体チップ２が量産品用半導体パッケージ基板４３にマウントされている。量産品用半導体パッケージ基板４３は、導体から形成されている複数のステッチと複数の外部端子と複数の内部配線とを備えている。その複数のステッチは、ステッチ５１とステッチ５２とステッチ５３とを含んでいる。その複数の外部端子は、外部端子５４を含んでいる。その複数の内部配線は、内部配線５５を含んでいる。内部配線５５は、ステッチ５１と外部端子５４とを電気的に接続している。
【００３５】
その複数のステッチは、複数のボンディングワイヤを介して、その複数のパッドに電気的に接続されている。その複数のボンディングワイヤは、ボンディングワイヤ６１とボンディングワイヤ６２とを含んでいる。ボンディングワイヤ６１は、パッド１０とステッチ５１とを電気的に接続している。ボンディングワイヤ６２は、パッド１２とステッチ５３とを電気的に接続している。量産品用半導体パッケージ４１は、さらに、その複数のボンディングワイヤが配置されている空間に絶縁体であるモールド（図示されていない）が充填されている。
【００３６】
その複数の外部端子は、複数のはんだボールを介して量産品用半導体パッケージ４１が実装基板に実装されるときに利用される。すなわち、その複数のはんだボールは、量産品用半導体パッケージ４１を実装基板に機械的に接合し、かつ、量産品用半導体パッケージ４１の複数の外部端子をその実装基板のランドに電気的に接続している。
【００３７】
その量産品用半導体パッケージ４１を作製するときに、ユーザは、まず、半導体チップ２を作製し、量産品用半導体パッケージ基板４３を作製する。ユーザは、次いで、半導体チップ２を量産品用半導体パッケージ基板４３にマウントし、半導体チップ２の複数のパッドを量産品用半導体パッケージ基板４３の複数のステッチにそれぞれボンディング接続する。このとき、パッド１０は、ボンディングワイヤ６１を介して、ステッチ５１に電気的に接続される。パッド１２は、ボンディングワイヤ６２を介して、ステッチ５３に電気的に接続される。
【００３８】
ユーザは、その複数のパッドがその複数のステッチにボンディング接続された後に、その複数のボンディングワイヤが配置されている空間に液状化した樹脂を充填する。ユーザは、その充填された樹脂を硬化することによりモールドを形成し、量産品用半導体パッケージ４１を作製する。
【００３９】
本発明による半導体集積回路検査方法の実施の形態は、試作品用半導体パッケージ１のＣＰＵ５をデバッグする方法であり、試作品用半導体パッケージを作製する動作と、ＣＰＵをデバッグする動作とを備えている。
【００４０】
その試作品用半導体パッケージを作製する動作では、ユーザは、まず、半導体チップ２を作製し、試作品用半導体パッケージ基板３を作製する。ユーザは、次いで、半導体チップ２を試作品用半導体パッケージ基板３にマウントし、半導体チップ２の複数のパッドを試作品用半導体パッケージ基板３の複数のステッチにそれぞれボンディング接続する。このとき、パッド１０は、ボンディングワイヤ３１を介して、ステッチ２１に電気的に接続される。パッド１１は、ボンディングワイヤ３２を介して、ステッチ２２に電気的に接続される。パッド１２は、ボンディングワイヤ３３を介して、ステッチ２３に電気的に接続される。
【００４１】
ユーザは、その複数のパッドがその複数のステッチにボンディング接続された後に、その複数のボンディングワイヤが配置されている空間に液状化した樹脂を充填する。ユーザは、その充填された樹脂を硬化することによりモールドを形成し、試作品用半導体パッケージ１を作製する。
【００４２】
そのＣＰＵをデバッグする動作では、ユーザは、まず、試作品用半導体パッケージ１の複数の外部端子に複数のプローブをそれぞれ電気的に接触させる。ユーザは、その複数のプローブを介して、その複数の外部端子のうちの所定の外部端子を介して所定の電気信号を入力する。ユーザは、その所定の外部端子を介してその所定の電気信号を入力したときに、その複数のプローブを介してその複数の外部端子のうちの所定の端子を介して出力される電気信号を取得し、その電気信号に基づいてＣＰＵ５をデバッグする。
【００４３】
このとき、外部端子２４から入力された電気信号は、内部配線２５を介してステッチ２１に伝達され、ボンディングワイヤ３１を介してパッド１０に伝達される。その電気信号は、パッド１０に伝達された後に、Ｉ／Ｏバッファ１４とＩ／Ｏバッファ１５とを介してパッド１１に伝達される。その電気信号は、パッド１１に伝達された後に、ボンディングワイヤ３２を介してステッチ２２に伝達される。その電気信号は、ステッチ２２に伝達された後に、内部配線２６を介してステッチ２３に伝達される。その電気信号は、ステッチ２３に伝達された後に、ボンディングワイヤ３３を介してパッド１２に伝達される。その電気信号は、パッド１２に伝達された後に、Ｉ／Ｏバッファ１６を介してＴＡＰコントローラ６のＴＤＩ端子に伝達される。
【００４４】
ＴＡＰコントローラ６は、そのＴＤＩ端子に伝達された電気信号に基づいてＣＰＵ５をデバッグする。ＴＡＰコントローラ６は、そのデバッグの結果を示す電気信号をＴＤＩ端子から出力する。そのＴＤＩ端子から出力された電気信号は、その複数のパッドのうちの所定のパッドとその複数のボンディングワイヤのうちの所定のボンディングワイヤとその複数の外部端子のうちの所定の端子とを介して試作品用半導体パッケージ１の外部に出力される。ユーザは、その外部に出力される電気信号を解析することにより、ＣＰＵ５をデバッグする。
【００４５】
すなわち、このような半導体集積回路検査方法によれば、試作品用半導体パッケージ１は、公知の半導体集積回路検査方法と同様にして、外部端子２４に所定の電気信号を入力することにより、ＣＰＵ５をデバッグすることができる。このとき、半導体チップ２は、セレクタ回路を備えておらず、図１に示されている公知の半導体チップ１０２に比較して、回路規模が小さく、外部端子の個数が少なく、好ましい。
【００４６】
半導体チップ２は、量産品用半導体パッケージ４１のようにパッケージングされたときに、ＴＡＰコントローラ６に外部端子が電気信号伝達可能に接続されていない。すなわち、量産品用半導体パッケージ４１は、ＴＡＰコントローラ６に電気信号を入力するための外部端子を備えていない。このため、量産品用半導体パッケージ４１は、外部端子からＴＡＰコントローラ６に電気信号を伝達することができないで、外部端子を用いて他者がＣＰＵ５を解析することをより確実に防止することができる。
【００４７】
なお、そのＣＰＵをデバッグする動作では、試作品用半導体パッケージ１は、複数のはんだボールを介して試作品用実装基板に実装されて検査されることもできる。すなわち、すなわち、その複数のはんだボールは、試作品用半導体パッケージ１を試作品用実装基板に機械的に接合し、かつ、試作品用半導体パッケージ１の複数の外部端子をその試作品用実装基板のランドに電気的に接続している。このとき、ユーザは、試作品用実装基板の複数のランドを介して、試作品用半導体パッケージ１の複数の外部端子のうちの所定の外部端子を介して所定の電気信号を入力する。ユーザは、その所定の外部端子を介してその所定の電気信号を入力したときに、その複数のランドを介してその複数の外部端子のうちの所定の端子を介して出力される電気信号を取得し、その電気信号に基づいてＣＰＵ５をデバッグする。このような試作品用実装基板を用いた半導体集積回路検査方法は、既述の実施の形態における半導体集積回路検査方法と同様にして、外部端子２４に所定の電気信号を入力することにより、ＣＰＵ５をデバッグすることができる。
【００４８】
なお、半導体チップ２は、試作品用半導体パッケージ基板３にパッド１１とステッチ２２とが電気的に絶縁するように、パッド１２とステッチ２３とが電気的に絶縁するように、パッケージングすることもできる。このようにパッケージングされた半導体パッケージは、量産品用半導体パッケージ４１と同様にして、外部端子からＴＡＰコントローラ６に電気信号を伝達することができないで、外部端子を用いて他者がＣＰＵ５を解析することをより確実に防止することができる。すなわち、半導体チップ２は、ワイヤボンディングの工程を変更するだけで、試作品用にパッケージングされたり、量産品用にパッケージングされたりすることができる。
【００４９】
なお、半導体チップ２は、パッド１０がＴＡＰコントローラ７に電気信号伝達可能に接続されているが、ＴＡＰコントローラ７が他の回路に置換されることもできる。このような半導体チップは、半導体チップ２と同様にして、パッケージングの工程を変更するだけで、試作品用にパッケージングされたり、量産品用にパッケージングされたりすることができる。
【符号の説明】
【００５０】
１  ：試作品用半導体パッケージ
２  ：半導体チップ
３  ：試作品用半導体パッケージ基板
５  ：ＣＰＵ
６  ：ＴＡＰコントローラ
７  ：ＴＡＰコントローラ
１０：パッド
１１：パッド
１２：パッド
１４：Ｉ／Ｏバッファ
１５：Ｉ／Ｏバッファ
１６：Ｉ／Ｏバッファ
２１：ステッチ
２２：ステッチ
２３：ステッチ
２４：外部端子
２５：内部配線
２６：内部配線
３１：ボンディングワイヤ
３２：ボンディングワイヤ
３３：ボンディングワイヤ
４１：量産品用半導体パッケージ
４３：量産品用半導体パッケージ基板
５１：ステッチ
５２：ステッチ
５３：ステッチ
５４：外部端子
５５：内部配線
６１：ボンディングワイヤ
６２：ボンディングワイヤ
【図１】
2011108868.tif 000003
【図２】
2011108868.tif 000004
【図３】
2011108868.tif 000005