(57)【要約】【課題】十分な容量値を有する蓄積容量を備えることで表示ムラの発生を確実に抑制し得るとともに、消費エネルギーの少ない電気光学装置用基板を提供する。【解決手段】本発明の電気光学装置用基板３０は、第１、第２ＴＦＴ７２，７３が、第１導電膜からなるゲート電極７４，７５と、第１絶縁膜からなるゲート絶縁膜８３と、半導体層７６と、第２導電膜からなるソース電極７７及びドレイン電極７９と、を備え、第１蓄積容量７１が、前記第２導電膜からなる第１蓄積容量電極８０と、少なくとも第１蓄積容量電極８０を覆うように形成された第２絶縁膜からなる保護膜８５と、保護膜８５を間に挟んで少なくとも一部が第１蓄積容量電極８０と重なるように形成された画素電極３５と、から構成されている。【選択図】図６
2011221098.tif 000002
【特許請求の範囲】
【請求項１】
基板本体と、前記基板本体に設けられた複数のデータ線および複数の走査線と、前記データ線と前記走査線とにより区画された複数の画素と、を備え、
前記複数の画素の各々が、画素スイッチング素子と画素電極と第１蓄積容量とを備えた電気光学装置用基板であって、
前記画素スイッチング素子が、前記基板本体上に形成された第１導電膜からなるゲート電極と、少なくとも前記ゲート電極を覆うように形成された第１絶縁膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層のソース領域および前記データ線と電気的に接続された第２導電膜からなるソース電極と、前記半導体層のドレイン領域および前記画素電極と電気的に接続された前記第２導電膜からなるドレイン電極と、を備え、
前記第１蓄積容量が、前記第２導電膜からなる第１蓄積容量電極と、少なくとも前記第１蓄積容量電極を覆うように形成された第２絶縁膜からなる第１蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第１蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第１蓄積容量電極と重なるように形成された前記画素電極と、から構成されていることを特徴とする電気光学装置用基板。
【請求項２】
前記複数の画素の各々が、前記基板本体の法線方向から見たときに少なくとも一部が前記第１蓄積容量と重なるように形成された第２蓄積容量を備え、
前記第２蓄積容量が、前記第１導電膜からなる第２蓄積容量電極と、少なくとも前記第２蓄積容量電極を覆うように形成された前記第１絶縁膜からなる第２蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第２蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第２蓄積容量電極と重なるように形成された前記第１蓄積容量電極と、から構成されていることを特徴とする請求項１に記載の電気光学装置用基板。
【請求項３】
前記第２絶縁膜の膜厚が前記第１絶縁膜の膜厚よりも薄いことを特徴とする請求項１または２に記載の電気光学装置用基板。
【請求項４】
前記ソース電極の一部および前記ドレイン電極の一部が前記半導体層の上に乗り上げるように形成され、前記ソース電極が前記半導体層の前記ソース領域と電気的に接続されるとともに、前記ドレイン電極が前記半導体層の前記ドレイン領域と電気的に接続されていることを特徴とする請求項１ないし３のいずれか一項に記載の電気光学装置用基板。
【請求項５】
前記半導体層のチャネル領域の上方にあたる領域にエッチング停止層が設けられたことを特徴とする請求項４に記載の電気光学装置用基板。
【請求項６】
前記半導体層の一部が前記ソース電極の上および前記ドレイン電極の上に乗り上げるように形成され、前記ソース電極が前記半導体層の前記ソース領域と電気的に接続されるとともに、前記ドレイン電極が前記半導体層の前記ドレイン領域と電気的に接続されていることを特徴とする請求項１ないし３のいずれか一項に記載の電気光学装置用基板。
【請求項７】
前記半導体層が非単結晶シリコンからなることを特徴とする請求項１ないし６のいずれか一項に記載の電気光学装置用基板。
【請求項８】
前記半導体層が酸化物半導体材料からなることを特徴とする請求項１ないし６のいずれか一項に記載の電気光学装置用基板。
【請求項９】
前記半導体層が透明酸化物半導体材料からなることを特徴とする請求項１ないし６のいずれか一項に記載の電気光学装置用基板。
【請求項１０】
前記半導体層が有機物半導体材料からなることを特徴とする請求項１ないし６のいずれか一項に記載の電気光学装置用基板。
【請求項１１】
一対の基板と、前記一対の基板の間に挟持された電気光学材料層と、を備え、
前記一対の基板のうちの一方の基板が、請求項１ないし１０のいずれか一項に記載の電気光学装置用基板であることを特徴とする電気光学装置。
【請求項１２】
請求項１１に記載の電気光学装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置用基板、電気光学装置、及び電子機器に関する。
【背景技術】
【０００２】
電気光学装置の一種である電気泳動表示装置として、一対の基板間に液相分散媒と電気泳動粒子とを有する電気泳動素子を挟持した構成のものが知られている。この種の電気泳動表示装置は記憶性を有しているため、表示状態を維持するのに常に電圧を印加する必要はなく、表示状態を変えるのに必要な期間だけ電圧を印加できれば良い。しかしながら、表示を構成する各画素において電圧を一定期間は保持しなければならず、各画素が蓄積容量を備える必要がある。そこで、蓄積容量を備えた電気泳動表示装置が下記の特許文献１、２等に開示されている。特許文献１，２によれば、これらの装置においては、画素電極と共通電極との間で形成される電気泳動素子容量と電気的に並列に蓄積容量を付加することによって画素電圧を十分に保持できる、とされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４２７５６７１号公報
【特許文献２】特開２００５−３４６０９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の特許文献１、２の装置における蓄積容量は、走査線と同層に形成された容量下部電極と、ゲート絶縁膜と、ゲート絶縁膜を挟んでデータ線と同層に形成された容量上部電極と、から構成されている。この構成を採用する場合、走査線と容量下部電極とが同層に配置されるため、両者の短絡を防ぐ必要がある。しかしながら、特に画素を高精細化しようとすると、画素をむやみに大きくできないため、短絡防止のためのスペースを大きく取って配置すると、十分な容量値を有する蓄積容量を形成することができない。逆に十分な容量値を得るために走査線と容量下部電極とを十分なスペースを取って配置すると、画素の高精細化を図ることができない。
【０００５】
また、他の方法として、容量絶縁膜に比誘電率の高い材料を用いたり、容量絶縁膜を薄膜化したりすることで蓄積容量値を大きくする試みもある。ところが、これらの方法では、容量絶縁膜がゲート絶縁膜で構成されているため、例えば薄膜トランジスター（Thin Film Transistor, 以下、ＴＦＴと略記する）の漏れ電流が増大する等、ＴＦＴの特性に悪影響を及ぼす恐れがある。
【０００６】
また、蓄積容量値が十分に取れないと、ＴＦＴのオフ時のフィードスルー電圧が大きくなり、また、ＴＦＴ容量のばらつきによるフィードスルー電圧のばらつきが許容できなくなる。その結果、特に中間調の表示における表示ムラが顕著に表れる。この表示ムラは直流表示素子である電気泳動表示装置特有の問題であり、実効値応答の液晶表示装置よりもフィードスルー電圧のばらつきが大きいために生じる問題である。
【０００７】
また、蓄積容量値が十分に取れないと、画素電圧をリフレッシュするために蓄積容量を複数のフレームにわたって書き込む必要がある。ところが、電気泳動表示装置における消費エネルギー（電力×時間）は、データ線の寄生容量を充電するために消費される分が大半を占めるため、複数フレーム駆動の場合はデータ線を充電する分のエネルギーが無駄に消費される恐れがあり、消費電力が増大するという問題がある。
【０００８】
また、例えば特許文献２に記載の装置では、容量絶縁膜であるゲート絶縁膜をエッチングで薄膜化している。ところが、この場合、ゲート絶縁膜の成膜ばらつきに加えて、エッチングばらつきが加わるため、蓄積容量の均一性が低下し、上述のフィードスルー電圧のばらつきによる表示ムラの問題が生じる。
【０００９】
以上、ここでは顕著な例として電気泳動表示装置を例に挙げて説明したが、この種の問題は電気泳動表示装置に限るものではなく、ＴＦＴ等の画素スイッチング素子と蓄積容量とを用いて電気光学材料を駆動する、他の電気光学装置にも当てはまる問題である。
【００１０】
本発明は、上記の課題を解決するためになされたものであって、十分な容量値を有する蓄積容量を備えることで表示ムラの発生を確実に抑制し得るとともに、消費エネルギーの少ない電気光学装置に用いる基板、および電気光学装置を提供することを目的とする。また、表示ムラのない表示部を備えた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明の電気光学装置用基板は、基板本体と、前記基板本体に設けられた複数のデータ線および複数の走査線と、前記データ線と前記走査線とにより区画された複数の画素と、を備え、前記複数の画素の各々が、画素スイッチング素子と画素電極と第１蓄積容量とを備えた電気光学装置用基板であって、前記画素スイッチング素子が、前記基板本体上に形成された第１導電膜からなるゲート電極と、少なくとも前記ゲート電極を覆うように形成された第１絶縁膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層のソース領域および前記データ線と電気的に接続された第２導電膜からなるソース電極と、前記半導体層のドレイン領域および前記画素電極と電気的に接続された前記第２導電膜からなるドレイン電極と、を備え、前記第１蓄積容量が、前記第２導電膜からなる第１蓄積容量電極と、少なくとも前記第１蓄積容量電極を覆うように形成された第２絶縁膜からなる第１蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第１蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第１蓄積容量電極と重なるように形成された前記画素電極と、から構成されていることを特徴とする。
【００１２】
本発明の電気光学装置用基板において、第１蓄積容量は、画素スイッチング素子のソース電極およびドレイン電極と同層の第２導電膜からなる第１蓄積容量電極と、第２絶縁膜からなる第１蓄積容量絶縁膜と、少なくとも一部が第１蓄積容量電極と重なるように形成された画素電極の一部と、から構成されている。すなわち、本発明における第１蓄積容量は、従来の特許文献１，２に記載されたような走査線と同層に形成された容量電極やゲート絶縁膜が用いられておらず、これらよりも上層側の膜を用いて構成されている。
【００１３】
この構成により、第１蓄積容量絶縁膜（第２絶縁膜）の膜厚や比誘電率を適切に設定することで、第１蓄積容量の特性を画素スイッチング素子の特性とは独立して設計することができる。すなわち、画素スイッチング素子の特性に制約を受けることなく、十分な容量値を有する蓄積容量を形成することができる。また、表示状態を変化させるのに必要な期間の画素電位を確実に保持できるため、蓄積容量を複数回書き込む必要がなく、消費エネルギーを大きく低減することができる。
【００１４】
本発明の電気光学装置用基板において、前記複数の画素の各々が、前記基板本体の法線方向から見たときに少なくとも一部が前記第１蓄積容量と重なるように形成された第２蓄積容量を備え、前記第２蓄積容量が、前記第１導電膜からなる第２蓄積容量電極と、少なくとも前記第２蓄積容量電極を覆うように形成された前記第１絶縁膜からなる第２蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第２蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第２蓄積容量電極と重なるように形成された前記第１蓄積容量電極と、から構成されていても良い。
この構成によれば、基板本体の法線方向から見たときに少なくとも一部が第１蓄積容量と重なるように形成された第２蓄積容量を備えているので、第１蓄積容量と第２蓄積容量とが足し合わされることで単位面積当たりの容量値が大きくなり、占有面積を大きくすることなく十分な蓄積容量値が得られる。
【００１５】
本発明の電気光学装置用基板において、前記第２絶縁膜の膜厚が前記第１絶縁膜の膜厚よりも薄いことが望ましい。
この構成によれば、第１絶縁膜からなるゲート絶縁膜の膜厚を相対的に厚くできるので、画素スイッチング素子を構成するＴＦＴの漏れ電流を防止でき、ＴＦＴ特性を改善できる。また、第２絶縁膜からなる第１蓄積容量絶縁膜の膜厚を相対的に薄くできるので、蓄積容量を増加させることができる。
【００１６】
本発明の電気光学装置用基板において、前記ソース電極の一部および前記ドレイン電極の一部が前記半導体層の上に乗り上げるように形成され、前記ソース電極が前記半導体層の前記ソース領域と電気的に接続されるとともに、前記ドレイン電極が前記半導体層の前記ドレイン領域と電気的に接続されている構成を採用できる。
この構成によれば、画素スイッチング素子として、半導体層の上面側にソース電極およびドレイン電極が接触する構造、いわゆるトップコンタクト構造のＴＦＴを実現できる。
【００１７】
上記の構成の場合、前記半導体層のチャネル領域の上方にあたる領域にエッチング停止層が設けられることが望ましい。
この構成によれば、画素スイッチング素子としてトップコンタクト構造のＴＦＴを採用した場合に、エッチング停止層によって半導体層のチャネル領域がエッチングのダメージから保護されるため、特性に優れたＴＦＴを形成できる。
【００１８】
本発明の電気光学装置用基板において、前記半導体層の一部が前記ソース電極の上および前記ドレイン電極の上に乗り上げるように形成され、前記ソース電極が前記半導体層の前記ソース領域と電気的に接続されるとともに、前記ドレイン電極が前記半導体層の前記ドレイン領域と電気的に接続されている構成を採用できる。
この構成によれば、画素スイッチング素子として、半導体層の下面側にソース電極およびドレイン電極が接触する構造、いわゆるボトムコンタクト構造のＴＦＴを実現できる。この場合、半導体層の形成前にソース電極およびドレイン電極をパタニングするという製造プロセスの関係から、半導体層がエッチングのダメージを受けることがなく、特性に優れたＴＦＴを形成できる。
【００１９】
本発明の電気光学装置用基板において、前記半導体層として、非単結晶シリコン、酸化物半導体材料、透明酸化物半導体材料、有機物半導体材料のいずれかを用いることができる。
この構成によれば、既存の製造プロセスを用いて、電気的特性に優れたＴＦＴを比較的容易に製造することができる。
【００２０】
本発明の電気光学装置は、一対の基板と、前記一対の基板の間に挟持された電気光学材料層と、を備え、前記一対の基板のうちの一方の基板が、上記本発明の電気光学装置用基板であることを特徴とする。
この構成によれば、一対の基板のうちの一方の基板として本発明の電気光学装置用基板が用いられているので、フィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気光学装置を実現できる。
【００２１】
本発明の電子機器は、上記本発明の電気光学装置を備えたことを特徴とする。
本発明によれば、上記本発明の電気光学表示装置を備えているので、表示ムラが少ない表示部を備えた電子機器を実現できる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施形態の電気泳動表示装置を示す等価回路図である。
【図２】同、電気泳動表示装置における各画素の等価回路図である。
【図３】（ａ）同、電気泳動表示装置の断面図、（ｂ）マイクロカプセルの断面図、（ｃ）電気泳動素子の動作を説明するための図である。
【図４】同、電気泳動表示装置の全体構成を示す平面図である。
【図５】同、電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。
【図６】図５のＡ−Ａ’線に沿う断面図である。
【図７】フィードスルー電圧を示す図である。
【図８】共通電位を示す図である。
【図９】本発明の第２実施形態の電気泳動表示装置における各画素の等価回路図である。
【図１０】同、電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。
【図１１】図１０のＡ−Ａ’線に沿う断面図である。
【図１２】本発明の第３実施形態の電気泳動表示装置における素子基板の各画素の断面図である。
【図１３】本発明の第４実施形態の電気泳動表示装置における素子基板の各画素の断面図である。
【図１４】本発明の電子機器の一実施形態を示す図である。
【図１５】本発明の電子機器の他の実施形態を示す図である。
【図１６】本発明の電子機器のさらに他の実施形態を示す図である。
【発明を実施するための形態】
【００２３】
［第１実施形態］
以下、本発明の第１実施形態について、図１〜図８を用いて説明する。
本実施形態の電気光学装置は、アクティブマトリクス型の電気泳動表示装置の例である。
図１は本実施形態の電気泳動表示装置を示す等価回路図である。図２は同、電気泳動表示装置の各画素の等価回路図である。図３は、（ａ）同、電気泳動表示装置の断面図、（ｂ）マイクロカプセルの断面図、（ｃ）電気泳動素子の動作を説明するための図である。図４は同、電気泳動表示装置の全体構成を示す平面図である。図５は同、電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。図６は図５のＡ−Ａ’線に沿う断面図である。図７はフィードスルー電圧を示す図である。図８は共通電位を示す図である。
なお、以下の各図面においては各構成要素を見やすくするため、構成要素によって寸法の縮尺を異ならせて示すことがある。
【００２４】
本実施形態の電気泳動表示装置１００は、図１に示すように、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラー（制御部）６３、および容量線駆動回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、および容量線駆動回路６４は、それぞれコントローラー６３と接続されている。コントローラー６３は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
【００２５】
表示部５には、走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。また、容量線駆動回路６４から延びる容量線６７がデータ線６８と平行に設けられており、これら走査線６６、データ線６８、容量線６７は画素４０とそれぞれ接続されている。
【００２６】
走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、...、Ｙｍ）を介して各々の画素４０に接続されており、コントローラー６３の制御の下、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた選択トランジスター４１（画素スイッチング素子、図２参照）をオン状態とするタイミングを規定する選択信号を、選択した走査線６６を介して供給する。データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、...、Ｘｎ）を介して各々の画素４０に接続されており、コントローラー６３の制御の下、画素４０の各々に対応する画素データを規定する画像信号を画素４０に供給する。容量線駆動回路６４は、コントローラー６３の制御の下、容量線６７に所定の電位を供給する。
【００２７】
図２に示すように、各画素４０には、選択トランジスター４１と、蓄積容量７１と、画素電極３５と、電気泳動素子３２と、共通電極３７と、が設けられている。本実施形態の画素回路としては、１個のトランジスターと１個の蓄積容量とを備えた方式、いわゆる１Ｔ１Ｃ（１Transistor,１Capacitor）方式の画素回路が採用されているが、トランジスターには、２個のＴＦＴを直列接続したダブルゲート型のトランジスターが使用されている。この構成により、選択トランジスターへの印加電圧が２個のＴＦＴで分配され、各ＴＦＴの耐圧を十分に確保できる。
なお、本実施形態における蓄積容量は、特許請求の範囲における「第１蓄積容量」に相当する。
【００２８】
上述したように、各画素４０には、走査線６６と、データ線６８と、容量線６７とが接続されている。選択トランジスター４１を構成する第１ＴＦＴ７２のゲートおよび第２ＴＦＴ７３のゲートが走査線６６に接続され、第１ＴＦＴ７２のソースがデータ線６８に接続され、第１ＴＦＴ７２のドレインと第２ＴＦＴ７３のソースとが相互に接続され、第２ＴＦＴ７３のドレインが画素電極３５と蓄積容量７１の一方の電極とに接続されている。蓄積容量７１の他方の電極は容量線６７に接続されている。
なお、本実施形態の説明では、各ＴＦＴ７２，７３のソース、ドレインのうち、データ線６８と接続された側（データ線６８に近い側）をソース、画素電極３５と接続された側（画素電極３５に近い側）をドレインと呼ぶが、これは便宜的にこのように決めただけであり、各ＴＦＴ７２，７３のソース、ドレインの呼称は上記と逆であってもよい。
【００２９】
本実施形態の場合、選択トランジスター４１としてｎチャネル型トランジスターの使用を想定するが、ｎチャネル型トランジスターと同等の機能を有する他の種類のスイッチング素子と置き換えてもよい。例えば、ｎチャネル型トランジスターに代えて、ｐチャネル型トランジスターを用いてもよく、インバーターやトランスミッションゲートを用いてもよい。
【００３０】
各画素４０において、走査線６６を介して入力される選択信号により選択トランジスター４１がオン状態となると、選択トランジスター４１を介してデータ線６８から画素電極３５に画像信号が入力されるとともに、蓄積容量７１が充電される。そして、蓄積容量７１に蓄積されたエネルギーにより画素電極３５が所定の電位レベルに保持され、画素電極３５と共通電極３７との電位差によって電気泳動素子３２が駆動される。
【００３１】
図３（ａ）に示すように、電気泳動表示装置１００は、素子基板３０と対向基板３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、素子基板３０の電気泳動素子３２側には、図１や図２に示した走査線６６、データ線６８、選択トランジスター４１などが形成された回路層３４が設けられており、回路層３４上に複数の画素電極３５が配列形成されている。なお、図３（ａ）では、回路層３４の内部にある具体的な構成要素の図示は省略している。
【００３２】
素子基板３０（電気光学装置用基板）は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため、透明なものでなくてもよい。画素電極３５は、例えばＩＴＯ（インジウム・スズ酸化物）等の透明導電材料やＡｌ等の金属材料などにより形成されたものであり、共通電極３７との間で電気泳動素子３２に電圧を印加する電極である。
【００３３】
一方、対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため、透明基板が用いられる。共通電極３７は、画素電極３５とともに電気泳動素子３２に電圧を印加する電極であり、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。
そして、電気泳動素子３２と画素電極３５とが接着剤層３３を介して接着されることによって、素子基板３０と対向基板３１とが接合されている。
【００３４】
電気泳動素子３２は、予め対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは、接着剤層３３の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。
【００３５】
図３（ｂ）に示すように、マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とが封入された球状体である。マイクロカプセル２０は、図３（ａ）に示すように、共通電極３７と画素電極３５とに挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置されている。
【００３６】
マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成されている。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。
【００３７】
分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独または混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００３８】
白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
【００３９】
これらの顔料には、必要に応じて、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６および白色粒子２７に代えて、例えば赤色、緑色、青色、イエロー、シアン、マゼンタなどの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色、イエロー、シアン、マゼンタなどを表示することができる。
【００４０】
上記構成の電気泳動素子３２において、画素４０を黒表示させる場合、図３（ｃ）に示すように、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。すなわち、共通電極３７の電位を基準電位としたとき、画素電極３５が正極性に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色が視認される。一方、  画素４０を白表示させる場合には、共通電極３７を相対的に高電位、画素電極３５を相対的に低電位に保持し、画素電極３５を共通電極３７の電位に対して負極性にする。これにより、負に帯電した白色粒子２７が共通電極３７側へ引き寄せられ、表示面側から見たときに白色が視認される。
【００４１】
図４は、電気泳動表示装置１００の全体構成の２つの例を示している。
図４（ａ）に示す例では、素子基板３０は電気泳動シートである対向基板３１よりも大きな平面寸法を有しており、対向基板３１よりも外側に張り出した素子基板３０上に２つの走査線駆動回路６１と２つのデータ線駆動回路６２とがＣＯＧ（Chip On Glass）実装されている。また、データ線駆動回路６２の近傍の辺縁部に端子形成領域１１０が設けられており、端子形成領域１１０に、外部機器と接続するためのフレキシブル基板２０１が、ＡＣＰ（異方性導電ペースト）やＡＣＦ（異方性導電フィルム）を介して接着されている。
【００４２】
図４（ａ）に示す例では、素子基板３０と対向基板３１とが重なる領域に表示部５が形成されており、表示部５から延びる走査線６６やデータ線６８が、走査線駆動回路６１およびデータ線駆動回路６２が実装されている領域に延出され、当該実装領域に形成された接続端子に接続されている。そして、接続端子に対して走査線駆動回路６１やデータ線駆動回路６２がＡＣＰやＡＣＦを介して実装されている。
【００４３】
一方、図４（ｂ）に示す例では、走査線駆動回路６１およびデータ線駆動回路６２は素子基板３０上に実装されておらず、フレキシブル基板２０２、２０３上にＣＯＦ（Chip On Film）実装（あるいはＴＡＢ（Tape Automated Bonding）実装）されている。そして、走査線駆動回路６１が実装されたフレキシブル基板２０２が、素子基板３０の一短辺に沿った辺縁部に形成された端子形成領域１２０に、ＡＣＰ等を介して実装されている。また、データ線駆動回路６２が実装されたフレキシブル基板２０３が、素子基板３０の一長辺に沿った辺縁部に形成された端子形成領域１３０に、ＡＣＰ等を介して実装されている。端子形成領域１２０、１３０には、それぞれ複数の接続端子が形成されており、各々の接続端子に対して表示部５から延びる走査線６６やデータ線６８が接続されている。さらに、データ線駆動回路６２が実装されたフレキシブル基板２０３は、リジッド基板２０４にも接続され、リジッド基板２０４に外部接続用のフレキシブル基板２０５が接続されている。
【００４４】
次に、本発明の本質である素子基板３０（電気光学装置用基板）の構成について説明する。
素子基板３０では、図５の平面パターンに示すように、図５の縦方向に延びるデータ線６８と図５の横方向に延びる走査線６６とが互いに交差するように配置され、隣接する２本のデータ線６８と隣接する２本の走査線６６とによって区画された領域が一つの画素４０である。矩形状の画素４０の一つの角部に第１ＴＦＴ７２、第２ＴＦＴ７３の２つのＴＦＴからなる選択トランジスター４１が設けられ、選択トランジスター４１と平面的に重ならない領域に画素電極３５が設けられている。
【００４５】
走査線６６から分岐して第１ＴＦＴ７２、第２ＴＦＴ７３のゲート電極７４，７５がそれぞれ形成されており、第１ＴＦＴ７２のゲート電極７４と第２ＴＦＴ７３のゲート電極７５とに跨るように半導体層７６が形成されている。データ線６８から分岐して第１ＴＦＴ７２のゲート電極７４と一部重なるように、第１ＴＦＴ７２のソース電極７７が形成されている。第１ＴＦＴ７２のゲート電極７４上および第２ＴＦＴ７３のゲート電極７５と一部重なるように、第１ＴＦＴ７２のドレイン電極と第２ＴＦＴ７３のソース電極とを兼ねる電極７８（この電極のことを以下、便宜的にソース・ドレイン電極７８と記す）が形成されている。第２ＴＦＴ７３のゲート電極７５と一部重なるように、第２ＴＦＴ７３のドレイン電極７９が形成されている。
【００４６】
すなわち、第１ＴＦＴ７２と第２ＴＦＴ７３とを一つの選択トランジスター４１と考えると、データ線６８から分岐した第１ＴＦＴ７２のソース電極７７が選択トランジスター４１のソース電極に相当し、第１，第２ＴＦＴ７２，７３の２つのゲート電極７４，７５がダブルゲート型の選択トランジスター４１のゲート電極に相当し、第２ＴＦＴ７３のドレイン電極７９が選択トランジスター４１のドレイン電極に相当する。
【００４７】
データ線６８と略平行に、図５の縦方向に延びるように容量線６７が配置されており、各画素４０内には、蓄積容量電極８０が、画素電極３５と一部重なるように容量線６７と一体に形成されている。蓄積容量電極８０が画素電極３５の一部と平面的に重なる部分が各画素４０の蓄積容量７１となる。また、ドレイン電極７９と画素電極３５とが一部重なるように配置され、この重なり部分にドレイン電極７９と画素電極３５とを電気的に接続するためのコンタクトホール８１が形成されている。
【００４８】
以上説明した第１ＴＦＴ７２、第２ＴＦＴ７３と蓄積容量７１の断面構造を示したのが図６である。また、図６における省略部分より左側は画素４０の断面構造、右側は周辺回路部８６の一部（保護回路部）の断面構造を示している。
図６に示すように、素子基板３０を構成する基板本体８２の電気泳動素子３２が配置された側の面には、第１ＴＦＴ７２、第２ＴＦＴ７３からなる選択トランジスター４１、画素電極３５、蓄積容量電極、走査線６６、データ線６８等が形成されている。
【００４９】
基板本体８２上には第１導電膜からなるゲート電極７４，７５が形成されている。なお、図６には表れないが、基板本体８２上にはゲート電極７４，７５と一体になった走査線６６も形成されている。基板本体８２は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため、透明でなくてもよい。特に、選択トランジスター４１として有機物半導体層を有する有機ＴＦＴを用いた場合には、安価で軽量、かつ柔軟性に優れたプラスチック基板を用いることが望ましい。また、ゲート電極７４，７５および走査線６６を構成する第１導電膜の材料としては、例えばＡｌ−Ｎｄ合金とＭｏとの金属積層膜等を用いることができる。その他、Ａｌ単体、ＩＴＯ、Ｃｕ、Ｃｒ、Ｔａ、Ｍｏ、Ｎｂ、Ａｇ、Ｐｔ、Ｐｄ、Ｉｎ、Ｎｄやそれらの合金等を用いることができる。
【００５０】
基板本体８２の全面に、第１絶縁膜からなるゲート絶縁膜８３がゲート電極７４，７５を覆うように形成されている。ゲート絶縁膜８３を構成する第１絶縁膜の材料としては、例えば膜厚４００ｎｍのシリコン窒化膜を用いることができる。その他の材料としては、シリコン酸化膜、シリコン窒化酸化膜等の無機絶縁材料、有機絶縁材料を用いることができる。また、ゲート電極７４，７５の上方にあたるゲート絶縁膜８３の上面に、半導体層７６が形成されている。さらに、半導体層７６の両端には、半導体材料中にリン等のＮ型不純物が導入されたＮ＋半導体層８４が形成され、各Ｎ＋半導体層８４がそれぞれソース領域、ドレイン領域として機能する。半導体層７６の材料としては、例えばアモルファスシリコン、多結晶シリコン等の非単結晶シリコン材料、酸化物半導体材料、Ｉｎ−Ｇａ−Ｚｎ−Ｏ等の透明酸化物半導体材料、フルオレン−ビチオフェン共重合体等の有機物半導体材料、等を用いることができる。半導体層７６に酸化物半導体材料を用いる場合には、ゲート絶縁膜８３（第１絶縁膜）にも酸化物絶縁材料を用いることが望ましく、また、半導体層７６に有機物半導体材料を用いる場合には、ゲート絶縁膜８３（第１絶縁膜）にも有機絶縁材料を用いることが望ましい。
【００５１】
ゲート絶縁膜８３上に、第２導電膜からなるソース電極７７、ソース・ドレイン電極７８、およびドレイン電極７９が半導体層７６の上面に一部乗り上げるように形成されている。ソース電極７７、ソース・ドレイン電極７８、およびドレイン電極７９は、Ｎ＋半導体層８４と直接接触することによって各ＴＦＴ７２，７３のソース領域、ドレイン領域とそれぞれ電気的に接続されている。すなわち、本実施形態の第１ＴＦＴ７２、第２ＴＦＴ７３としては、いわゆるボトムゲート・トップコンタクト型のＴＦＴが採用されている。
【００５２】
また、第２ＴＦＴ７３の側方にあたるゲート絶縁膜８３上に、ソース電極７７等と同層の第２導電膜からなる蓄積容量電極８０が形成されている。なお、図６には表れないが、ゲート絶縁膜８３上には蓄積容量電極８０と一体となった容量線６７も形成されている。ソース電極７７、ソース・ドレイン電極７８、ドレイン電極７９、および蓄積容量電極８０（容量線６７）を構成する第２導電膜の材料としては、例えばＭｏ／Ａｌ／Ｍｏ等の金属積層膜を用いることができる。その他、ゲート電極７４，７５を構成する第１導電膜と同じ材料を用いることもできる。
なお、本実施形態における蓄積容量電極８０は、特許請求の範囲における「第１蓄積容量電極」に相当する。
【００５３】
ゲート絶縁膜８３上の全面に、第２絶縁膜からなる保護膜８５がソース電極７７、ソース・ドレイン電極７８、ドレイン電極７９、および蓄積容量電極８０（容量線６７）を覆うように形成されている。保護膜８５は、基本的にはＴＦＴ７２，７３を絶縁、保護するための膜であるが、本実施形態において、蓄積容量電極８０と画素電極３５とが保護膜８５を挟んで対向する部分では蓄積容量７１の蓄積容量絶縁膜として機能する。保護膜８５を構成する第２絶縁膜の材料としては、例えば膜厚１５０ｎｍのシリコン窒化膜を用いることができる。したがって、本実施形態では、保護膜８５の膜厚がゲート絶縁膜８３の膜厚よりも薄く設定されている。また、保護膜の８５その他の材料として、シリコン酸化膜等の無機絶縁材料など、第１絶縁膜と同様の絶縁材料を用いることができる。あるいは、アクリル樹脂等の有機絶縁材料を用いても良い。
なお、本実施形態における蓄積容量絶縁膜は、特許請求の範囲における「第１蓄積容量絶縁膜」に相当する。
【００５４】
また、保護膜８５を貫通してドレイン電極７９に達するコンタクトホール８１が形成され、コンタクトホール８１の内部を含む保護膜８５上に画素電極３５が形成されている。この構成により、コンタクトホール８１を介してドレイン電極７９と画素電極３５とが電気的に接続されている。画素電極３５の材料としては、例えばＩＴＯ等の透明導電材料を用いることができる。あるいは、画素電極３５は電気泳動素子３２に対して視認側と反対側に位置するため、透明材料でなくても良く、Ａｌ等の金属材料を用いても良い。また、これらの積層膜を用いても良い。
【００５５】
図６には、周辺回路部８６の一例として保護回路部を図示した。保護回路部は、ゲート電極７４，７５と同層の第１導電膜からなる第１電極８７と、ソース電極７７等と同層の第２導電膜からなる第２電極８８と、第１電極８７と第２電極８８とを電気的に短絡させる短絡配線８９と、を備えている。
【００５６】
以下、上記構成の素子基板の製造プロセスについて説明する。
最初に、ガラスやプラスチック等の基板本体８２の一面に、スパッタ法により下層側から膜厚１５０ｎｍのＡｌ−Ｎｄ、膜厚２０ｎｍのＭｏの金属積層膜からなる第１導電膜を形成する。
次いで、フォトリソグラフィー法、エッチング法により第１導電膜をパターニングし、走査線６６およびゲート電極７４，７５を形成する。
【００５７】
次いで、プラズマＣＶＤ法により、ゲート絶縁膜８３（第１絶縁膜）となる膜厚４００ｎｍのシリコン窒化膜、半導体層７６となる膜厚１５０ｎｍのノンドープのアモルファスシリコン膜、Ｎ＋半導体層８４となる膜厚５０ｎｍのリンをドープしたアモルファスシリコン膜の３層を、チャンバーの真空を破らずに連続成膜する。本実施形態の第１、第２ＴＦＴ７２，７３は逆スタガー型であり、特にゲート絶縁膜８３とチャネル領域となる半導体層７６とを連続成膜することにより清浄な界面が得られ、ＴＦＴ特性の再現性や安定性が向上する。
【００５８】
次いで、フォトリソグラフィー法、エッチング法により、前工程で成膜した３層のうち、ゲート絶縁膜８３を残してノンドープアモルファスシリコン膜、リンドープアモルファスシリコン膜を選択的にパターニングし、半導体層７６およびＮ＋半導体層８４を形成する。本工程でのエッチングは、ＳＦ６を含むエッチングガスを用いたドライエッチングを採用する。このとき、プラズマモードを用いることによってゲート絶縁膜８３へのダメージを最小限に抑えることが望ましい。
【００５９】
次いで、スパッタ法により下層側から膜厚５ｎｍのＭｏ、膜厚１５０ｎｍのＡｌ、膜厚５０ｎｍのＭｏの金属積層膜からなる第２導電膜を形成する。
次いで、フォトリソグラフィー法、エッチング法により第２導電膜をパターニングし、ソース電極７７、ソース・ドレイン電極７８、ドレイン電極７９、蓄積容量電極８０および容量線６７を形成する。
次いで、ドライエッチング法により、第１ＴＦＴ７２のソース電極７７−ソース・ドレイン電極７８間、および第２ＴＦＴ７３のソース・ドレイン電極７８−ドレイン電極７９間にあるＮ＋半導体層８４を選択的に除去し、ソース領域とドレイン領域とを分離する。
【００６０】
次いで、プラズマＣＶＤ法により、保護膜８５（第２絶縁膜）となる膜厚１５０ｎｍのシリコン窒化膜を成膜する。
次いで、フォトリソグラフィー法、エッチング法により、ドレイン電極７９と次に形成する画素電極３５との重なり部分にて保護膜８５を貫通し、ドレイン電極７９の表面に達する孔を開口し、コンタクトホール８１を形成する。本工程でのエッチングは、ＳＦ６を含むエッチングガスを用いたドライエッチングを採用する。
最後に、スパッタ法により膜厚１００ｎｍのＩＴＯからなる透明導電膜を形成する。
次いで、フォトリソグラフィー法、ウェットエッチング法により透明導電膜をパターニングし、画素電極３５を形成する。
以上の工程により、本実施形態の素子基板３０が完成する。
【００６１】
本実施形態において、蓄積容量７１は、従来の特許文献１，２に記載されたような走査線と同層に形成された容量電極やゲート絶縁膜が用いられておらず、これらよりも上層側の膜、すなわち、ソース電極７７等と同層で形成された蓄積容量電極８０と、保護膜８５と、画素電極３５と、で構成されている。したがって、保護膜８５の膜厚や比誘電率を適切に設定することで、蓄積容量７１の特性を第１ＴＦＴ７２、第２ＴＦＴ７３からなる選択トランジスター４１の特性とは独立して設計することができる。すなわち、選択トランジスター４１の特性に制約を受けることなく、十分な容量値を有する蓄積容量７１を形成することができる。その結果、フィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
【００６２】
ここで、フィードスルー電圧について、図２、図７を参照しながら説明する。
ＴＦＴには、構造に起因する寄生容量が存在する。図２に破線のキャパシターの記号で表したものが寄生容量であり、ゲート電極とドレイン電極との重なり部分で形成されるゲート−ドレイン間寄生容量Ｃgd、ＴＦＴがオン状態のときにチャネル領域に形成される容量の約半分、等がそれに該当する。このとき、蓄積容量をＣst、電気泳動素子容量をＣepd、ゲート電圧のハイレベルをＶgh、ローレベルをＶglとすると、フィードスルー電圧ΔＶgは、ゲート−ドレイン間寄生容量Ｃgdと画素容量Ｃpix（＝Ｃgd＋Ｃst＋Ｃepd）との比を用いて、以下のように表される。
ΔＶg＝（Ｃgd／Ｃpix）×（Ｖgh−Ｖgl）
＝（Ｃgd／（Ｃgd＋Ｃst＋Ｃepd））×（Ｖgh−Ｖgl）  …（１）
【００６３】
また、加工ばらつき等の製造ばらつきによってフィードスルー電圧ΔＶgがΔＶばらついた時の画素実効電圧ＶPIX−ＶCOMは、図８のように表すことができる。
画素実効電圧を数式で表すと、交流駆動の液晶表示装置の場合と直流駆動の電気泳動表示装置の場合とで異なり、それぞれ下記の（２）式、（３）式のようになる。
【００６４】
【数１】
2011221098.tif 000003
【００６５】
（２）式、（３）式から明らかなように、液晶表示装置の場合、フィードスルー電圧ばらつきΔＶがΔＶ＜１のときは画素実効電圧への影響がほとんどない。これに対して、電気泳動表示装置の場合、±ΔＶが画素実効電圧のばらつきに直接影響し、特に中間調表示の際に表示ムラとして認識されてしまう。したがって、表示の均一性を向上させるためには、フィードスルー電圧ばらつきΔＶを低減することが重要である。
【００６６】
そして、フィードスルー電圧ばらつきΔＶを低減するためには、（１）式から、製造ばらつき等によるゲート−ドレイン間寄生容量Ｃgdのばらつきを抑制するだけでなく、蓄積容量Ｃstを大きくとることが有効である。
その点、本実施形態の電気泳動表示装置１００においては、蓄積容量絶縁膜として膜厚１５０ｎｍのシリコン窒化膜からなる保護膜８５を用いたため、単位面積当たりの容量値を大きくでき、十分大きな蓄積容量を形成することができる。その結果、フィードスルー電圧ばらつきΔＶを低減できるため、画素電位の変動が抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
なお、蓄積容量値には画素電極と蓄積容量電極との重なり部分の面積が関係するため、画素電極３５と蓄積容量電極８０とのアライメントばらつき等の加工ばらつきを低減可能な設計を行うことが望ましい。
【００６７】
次に、電気泳動表示装置の消費エネルギーについて説明する。
一般に、消費電力Ｐは、駆動周波数をｆ、容量をＣ、印加電圧をＶとすると、Ｐ＝ｆＣＶ２で表され、消費電力Ｐの大半は、駆動周波数ｆが高く、印加電圧Ｖが大きいデータ線の駆動で占められる。電気泳動表示装置の駆動電圧は例えば１５Ｖ程度と、液晶表示装置の５Ｖ程度と比べて大きいため、データ線駆動のための消費電力は液晶表示装置に比べて大きい。一方、消費エネルギーは消費電力と駆動時間との積で表され、表示の記憶性を有する電気泳動表示装置の場合、表示を維持するためのリフレッシュ駆動が不要である。そのため、書き換え頻度が少ない使い方においては、消費エネルギーは液晶表示装置よりも小さくできる。
【００６８】
その点、本実施形態の電気泳動表示装置１００においては、十分大きな蓄積容量を形成できるため、表示状態を変化させるのに必要な期間の画素電位を確実に保持できる。すなわち、蓄積容量を複数回書き込む必要がなく、１回の書き込みを行うだけで画素電位を確実に保持できる。したがって、画素電圧をリフレッシュするための駆動が必要ないため、データ線を充電するためのエネルギーを低減でき、消費エネルギーを大きく低減することができる。
【００６９】
［第２実施形態］
以下、本発明の第２実施形態について、図９〜図１１を用いて説明する。
本実施形態の電気光学装置も、第１実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第１実施形態と同様であり、積層した２つの蓄積容量によって各画素の蓄積容量が構成されている点が異なる。
図９は本実施形態の電気泳動表示装置の各画素の等価回路図である。図１０は同、電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。図１１は図１０のＡ−Ａ’線に沿う断面図である。
図９〜図１１において、第１実施形態で用いた図２、図５、図６と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
【００７０】
本実施形態の電気泳動表示装置においては、図９に示すように、各画素４０Ａが、互いに並列に接続された２つの蓄積容量７１Ａ，７１Ｂを有している。第１蓄積容量７１Ａの一方の電極と第２蓄積容量７１Ｂの一方の電極とが画素電極３５と電気的に接続され、第１蓄積容量７１Ａの他方の電極と第２蓄積容量７１Ｂの他方の電極とが容量線６７と電気的に接続されている。
【００７１】
図１０に平面パターンを示したように、画素電極３５Ａの内側、かつ第１蓄積容量電極８０Ａの外側に輪郭を有する第２蓄積容量電極８０Ｂが形成されている。また、図１０における第１蓄積容量電極８０Ａの左上の角部が切り欠かれており、画素電極３５Ａと第２蓄積容量電極８０Ｂとが平面的に重なり、第１蓄積容量電極８０Ａが重ならない部分が形成されている。この部分に画素電極３５Ａと第２蓄積容量電極８０Ｂとを電気的に接続するためのコンタクトホール９０が形成されている。その他については、第１実施形態の図５と略同様である。
【００７２】
図１１に素子基板３０Ｂの断面構造を示したように、ソース電極７７等と同層の第２導電膜からなる第１蓄積容量電極８０Ａと、保護膜８５からなる第１容量絶縁膜と、第１蓄積容量電極８０Ａと平面的に重なる画素電極３５Ａの一部とによって第１蓄積容量７１Ａが構成されている点は、第１実施形態と同様である。本実施形態では、第１蓄積容量７１Ａの下層側にさらに第２蓄積容量７１Ｂが形成され、第２蓄積容量７１Ｂの上に第１蓄積容量７１Ａが積層されている点が第１実施形態と異なっている。
【００７３】
第２蓄積容量７１Ｂは、ゲート電極７４，７５および走査線６６と同層の第１導電膜からなる第２蓄積容量電極８０Ｂと、第１蓄積容量電極８０Ａと、第２蓄積容量電極８０Ｂと第１蓄積容量電極８０Ａとによって挟持されて第２蓄積容量絶縁膜として機能するゲート絶縁膜８３とによって構成されている。また、保護膜８５とゲート絶縁膜８３とを貫通して第２蓄積容量電極８０Ｂの表面に達するコンタクトホール９０が形成され、コンタクトホール９０によって画素電極３５Ａと第２蓄積容量電極８０Ｂとが電気的に接続されている。すなわち、本実施形態の第１蓄積容量７１Ａおよび第２蓄積容量７１Ｂは、各蓄積容量の一方の電極をなす画素電極３５Ａと第２蓄積容量電極８０Ｂとが同電位となり、双方の蓄積容量で共用される第１蓄積容量電極８０Ａに対して容量線６７から電位が供給される構成となっている。
【００７４】
本実施形態における各種膜の材料や膜厚等は第１実施形態と同様である。また、製造プロセスも第１実施形態と同様であり、ゲート電極７４，７５および走査線６６の形成工程で第２蓄積容量電極８０Ｂを同時に形成すれば良いため、フォトマスクのみを設計変更すれば良く、製造工程が増えることはない。
【００７５】
本実施形態においては、第２蓄積容量７１Ｂ上に第１蓄積容量７１Ａが積層され、これら２つの蓄積容量７１Ａ，７１Ｂの容量値の合計が画素全体の蓄積容量値となる。したがって、第１実施形態の構成と比較して、蓄積容量の占有面積を大きくすることなく、より大きな容量値を得ることができる。その結果、フィードスルー電圧のばらつきがより抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
【００７６】
［第３実施形態］
以下、本発明の第３実施形態について、図１２を用いて説明する。
本実施形態の電気光学装置も、第１、第２実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第２実施形態と同様であり、積層した２つの蓄積容量によって各画素の蓄積容量が構成されている。
図１２は本実施形態の電気泳動表示装置における素子基板の断面図である。
図１２において、第２実施形態で用いた図１１と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
【００７７】
本実施形態の素子基板３０Ｃにおいては、図１２に示すように、ゲート絶縁膜８３上に半導体層７６Ｃが形成され、ソース電極７７Ｃの一部およびドレイン電極７９Ｃの一部が半導体層７６Ｃの上に乗り上げるように形成されている。すなわち、本実施形態のＴＦＴ７２Ｃもトップコンタクト型ＴＦＴである。また、半導体層７６Ｃのチャネル領域の上方にあたる領域に、膜厚２００ｎｍのシリコン窒化膜からなるエッチング停止層９１が形成されている。本実施形態の場合、半導体層７６Ｃには、Ｉｎ−Ｇａ−Ｚｎ−Ｏ等の透明酸化物半導体材料が用いられている。その他の構成は第２実施形態と同様である。
【００７８】
上記の素子基板３０Ｃを製造する際には、基板本体８２の一面にゲート電極７４および走査線６６、第２蓄積容量電極８０Ｂを形成した後、ゲート絶縁膜８３となる膜厚４００ｎｍのシリコン窒化膜（第１絶縁膜）、半導体層７６ＣとなるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、エッチング停止層９１となる膜厚２００ｎｍのシリコン窒化膜の３層を成膜する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜については、ＩｎＧａＺｎＯ４ターゲットを用いたスパッタ法により、組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜を形成する。
次いで、フォトリソグラフィー法、フッ酸を含むエッチング液を用いたウェットエッチング法によりシリコン窒化膜をパターニングし、エッチング停止層９１を形成する。ここでは、エッチング停止層９１の材料としてシリコン窒化膜を用いたが、これに代えて、シリコン酸化膜を用いても良いし、シリコン酸化膜／シリコン窒化膜を積層してなる積層膜を用いても良い。
【００７９】
次いで、フォトリソグラフィー法、エッチング法によりＩｎ−Ｇａ−Ｚｎ−Ｏ膜をパターニングし、半導体層７６Ｃを形成する。
次いで、例えばＭｏ／Ａｌ／Ｍｏ等の導電膜を成膜し、フォトリソグラフィー法、エッチング法により上記の導電膜をパターニングし、ソース電極７７Ｃ、ドレイン電極７９Ｃ、第１蓄積容量電極８０Ａおよび容量線６７等を形成する。
以下の工程は第１実施形態と同様であり、保護膜８５を成膜し、フォトリソグラフィー法、エッチング法によりコンタクトホール８１，９０を形成した後、画素電極３５を形成する。
以上の工程により、本実施形態の素子基板３０Ｃが完成する。
【００８０】
本実施形態においても、十分な蓄積容量を形成したことでフィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気泳動表示装置を実現できる、といった第１、第２実施形態と同様の効果を得ることができる。
さらに、半導体層７６Ｃのチャネル領域上部を覆うエッチング停止層９１が設けられており、エッチング停止層９１によって半導体層７６Ｃのチャネル領域がソース電極７７Ｃ等の形成時のエッチングダメージから保護されるため、漏れ電流が少なく、電気的特性に優れたＴＦＴを形成できる。
【００８１】
また、第１、第２実施形態では、画素電位によるＴＦＴへの悪影響（例えば漏れ電流の増大など）を避けるために、ＴＦＴと画素電極とが平面視して重ならない構成を採用した。この場合、画素電極の材料を不透明な材料で形成しても、画素電極によってＴＦＴを遮光することはできなかった。これに対して、本実施形態では、ＴＦＴの半導体材料にＩｎ−Ｇａ−Ｚｎ−Ｏ等の透明酸化物半導体材料を用いたため、第１、第２実施形態のように非単結晶シリコン材料を用いた場合と比べて、外光によるＴＦＴのリーク電流を大幅に抑制できる。特に対向基板にブラックマトリクス等の遮光部を設けない構成においても、外光によるリーク電流を抑制できるため、電気泳動表示装置用途の素子基板として好適である。
【００８２】
［第４実施形態］
以下、本発明の第４実施形態について、図１３を用いて説明する。
本実施形態の電気光学装置も、第１〜第３実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第２、第３実施形態と同様であり、積層した２つの蓄積容量によって各画素の蓄積容量が構成されている。
図１３は本実施形態の電気泳動表示装置における素子基板の断面図である。
図１３において、第２実施形態で用いた図１１と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
【００８３】
本実施形態の素子基板３０Ｄにおいては、図１３に示すように、ゲート絶縁膜８３上にソース電極７７Ｄおよびドレイン電極７９Ｄが形成され、半導体層７６Ｄの一部がソース電極７７Ｄおよびドレイン電極７９Ｄの上に乗り上げるように形成されている。すなわち、本実施形態のＴＦＴは、第１〜第３実施形態のＴＦＴと異なり、ボトムコンタクト型のＴＦＴである。本実施形態の場合も第３実施形態と同様、半導体層には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ等の透明酸化物半導体材料が用いられている。その他の構成は第２、第３実施形態と同様である。
【００８４】
上記の素子基板３０Ｄを製造する際には、基板本体８２の一面にゲート電極７４および走査線６６、第２蓄積容量電極８０Ｂを形成した後、ゲート絶縁膜８３となる膜厚４００ｎｍのシリコン窒化膜（第１絶縁膜）を成膜する。
次いで、例えばＭｏ／Ａｌ／Ｍｏ等の導電膜を成膜し、フォトリソグラフィー法、エッチング法により上記の導電膜をパターニングし、ソース電極７７Ｄ、ドレイン電極７９Ｄ、第１蓄積容量電極８０Ａおよび容量線６７等を形成する。
【００８５】
次いで、半導体層７６ＤとなるＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜については、ＩｎＧａＺｎＯ４ターゲットを用いたスパッタ法により、組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜を形成する。
次いで、フォトリソグラフィー法、エッチング法によりＩｎ−Ｇａ−Ｚｎ−Ｏ膜をパターニングし、半導体層７６Ｄを形成する。
以下の工程は第１〜第３実施形態と同様であり、保護膜８５を成膜し、フォトリソグラフィー法、エッチング法によりコンタクトホールを形成した後、画素電極３５を形成する。
以上の工程により、本実施形態の素子基板３０Ｄが完成する。
【００８６】
本実施形態においても、十分な蓄積容量を形成したことでフィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気泳動表示装置を実現できる、といった第１、第２実施形態と同様の効果を得ることができる。
また、本実施形態の製造プロセスによれば、半導体層７６Ｄの形成前にソース電極７７Ｄ、ドレイン電極７９Ｄが形成されているため、半導体層７６Ｄがエッチングダメージを受けることがない。そのため、第３実施形態のようなエッチング停止層を形成することなく、簡素な製造プロセスで電気的特性に優れたＴＦＴを形成できる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ等の透明酸化物半導体ＴＦＴの採用により、外光によるＴＦＴのリーク電流を大幅に抑制できる、という効果が得られるのは第３実施形態と同様である。
【００８７】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば上記第１、第２実施形態では、図５や図１０に示したように、画素電位によるＴＦＴへの悪影響を考慮して第１ＴＦＴおよび第２ＴＦＴの上に画素電極が重ならないパターン例を示したが、特にＴＦＴへの影響が問題なければ、第１ＴＦＴおよび第２ＴＦＴの上に画素電極が重なる構成としても良い。
【００８８】
また、上記実施形態では、アモルファスシリコンＴＦＴ、透明酸化物半導体ＴＦＴを用いた例を挙げたが、有機ＴＦＴ、多結晶シリコンＴＦＴ等を用いても良い。なお、酸化物半導体ＴＦＴはアモルファスシリコンに比べて移動度が高く、ＴＦＴを小型化できるため、ゲート−ドレイン間寄生容量を小さくでき、フィードスルー電圧ばらつきを小さくできる点で好適である。
その他、電気泳動表示装置の各部材の材料、膜厚、形状、製法等の具体的な構成については、上記実施形態に限らず、適宜変更が可能である。
【００８９】
また、上記実施形態では、アクティブマトリクス型電気泳動表示装置の例を挙げたが、本発明をアクティブマトリクス型液晶表示装置等の他の電気光学装置に適用しても良い。例えば反射型液晶表示装置に適用した場合には、蓄積容量が大きいため、書き込み周波数を低くしても画素電位の保持率を高くすることができ、フリッカーを抑制しつつ、消費電力を低減できる、という効果が得られる。
【００９０】
さらに、本発明は、容量密度を高めるための他の技術と組み合わせると、より効果的である。例えば、ゲート絶縁膜のうち、蓄積容量を形成する領域だけを薄膜化しても良い。この構成によれば、ＴＦＴの耐圧を確保し、漏れ電流を抑制しつつ、消費電力の低減を図ることができる。具体的に、ゲート絶縁膜を薄膜化する方法としては、ゲート絶縁膜を２層構造とし、第１のゲート絶縁膜を全面に形成した後、蓄積容量形成領域の第１のゲート絶縁膜を除去し、第２のゲート絶縁膜を全面に形成する方法を挙げることができる。この方法によれば、蓄積容量形成領域におけるゲート絶縁膜全体の膜厚ばらつきが第２のゲート絶縁膜の成膜ばらつきのみとなるので、１層のゲート絶縁膜を途中までエッチングして薄膜化する方法よりも、膜厚ばらつきを小さくできる。
【００９１】
［電子機器］
次に、上記実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。
図１４は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記各実施形態の電気泳動表示装置からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
【００９２】
図１５は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記実施形態の電気泳動表示装置を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。
【００９３】
図１６は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、上記の電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【００９４】
以上の腕時計１０００、電子ペーパー１１００、および電子ノート１２００によれば、本発明に係る電気泳動表示装置が採用されているので、長期にわたって優れた信頼性が得られる表示手段を備えた電子機器となる。
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気光学装置は好適に用いることができる。
【符号の説明】
【００９５】
３０，３０Ｂ，３０Ｃ，３０Ｄ…素子基板（電気光学装置用基板）、３５，３５Ａ…画素電極、４０，４０Ａ…画素、４１…選択トランジスター（画素スイッチング素子）、６６…走査線、６７…容量線、６８…データ線、７１…蓄積容量、７１Ａ…第１蓄積容量、７１Ｂ…第２蓄積容量、７４，７５…ゲート電極、７６，７６Ｃ，７６Ｄ…半導体層、７７，７７Ｃ，７７Ｄ…ソース電極、７９，７９Ｃ，７９Ｄ…ドレイン電極、８０…蓄積容量電極、８０Ａ…第１蓄積容量電極、８０Ｂ…第２蓄積容量電極、８３…ゲート絶縁膜、８５…保護膜、９１…エッチング停止層、１００…電気泳動表示装置、１０００…腕時計（電子機器）、１１００…電子ペーパー（電子機器）、１２００…電子ノート（電子機器）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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