(57)【要約】【課題】動作速度の上昇による消費電力の大幅な増大を招くことなく高精細な表示を実現することが可能な変換回路、表示駆動回路等を提供する。【解決手段】マトリクス変換回路２２ａ，２２ｂは、１フレームを複数のサブフレームに分割して画像表示することによって複数の階調を表現するディジタル駆動を行う表示駆動回路に設けられ、ライトクロックＷＣが入力される度に出力端の何れかからクロックパルスＷＣ１〜ＷＣ９６を順に出力するシフトレジスターＳＲと、シフトレジスターＳＲの出力端の各々に接続された複数のフリップフロップＤＦ１−１〜ＤＦ１−４８，…，ＤＦ９６−１〜ＤＦ９６−４８からなる複数のフリップフロップ群と、フリップフロップ群から出力される複数のデータの何れかを選択する複数のセレクターＳＬ１〜ＳＬ９６と、複数のセレクターＳＬ１〜ＳＬ９６で選択されるデータを制御するカウンターＣＴとを備える。【選択図】図５
2011043767.tif 000002
【特許請求の範囲】
【請求項１】
１フレームを複数のサブフレームに分割して画像表示することによって複数の階調を表現するディジタル駆動を行う表示駆動回路に設けられる変換回路であって、
前記サブフレームの数よりも多い所定数の出力端を有し、クロック信号が入力される度に前記出力端の何れかからクロックパルスを順に出力するシフトレジスターと、
前記サブフレーム毎の輝度レベルを示す複数のビットからなる画素毎のデータの各ビットの値がそれぞれ入力される複数のフリップフロップからなり、前記シフトレジスターの出力端の各々に接続された複数のフリップフロップ群と、
前記複数のフリップフロップ群とそれぞれ接続されており、接続されたフリップフロップ群から出力される複数のデータの何れかを選択する複数のセレクターと、
前記複数のセレクターで選択されるデータを制御するカウンターと
を備えることを特徴とする変換回路。
【請求項２】
前記シフトレジスターは、相展開数分の出力端を有することを特徴とする請求項１記載の変換回路。
【請求項３】
前記フリップフロップは、前記クロックパルスが入力された時点で入力されていた値の出力を、次のクロックパルスが入力されるまで維持するＤフリップフロップであることを特徴とする請求項１又は請求項２記載の変換回路。
【請求項４】
第１の出力端子から第１のクロック信号を出力し、第２の出力端子から第２のクロック信号を出力するクロック発生回路と、
前記第１のクロック信号が入力される第１のフリップフロップ及び第２のフリップフロップと、
前記第２のクロック信号が入力される第３のフリップフロップ及び第４のフリップフロップと、
前記第１のフリップフロップの出力信号及び前記第３のフリップフロップの出力信号が入力される第１のセレクターと、
前記第２のフリップフロップの出力信号及び前記第４のフリップフロップの出力信号が入力される第２のセレクターと、
前記第１のセレクター及び前記第２のセレクターの動作を制御する信号を発生する信号発生器と、
を含むことを特徴とする変換回路。
【請求項５】
１フレームを複数のサブフレームに分割して画像表示することによって複数の階調を表現するディジタル駆動を行う表示駆動回路において、
１フレームにおける画素毎の階調を示す階調データに基づいて、前記サブフレーム毎の輝度レベルを示す複数のビットからなるデータを画素毎に生成する生成部と、
請求項１から請求項４の何れか一項に記載の変換回路を有しており、前記生成部で生成されたデータを、前記所定数分の画素を単位とした同じサブフレームの輝度レベルを示すビットからなるデータに変換して出力する変換部と、
前記変換部で変換されたデータを記憶する記憶部と
を備えることを特徴とする表示駆動回路。
【請求項６】
前記生成部は、アドレスが前記階調データに対応し、当該アドレスで特定される記憶領域に記憶されているデータが前記サブフレーム毎の輝度レベルを示す複数のビットからなるデータに対応する不揮発性のメモリを備えることを特徴とする請求項５記載の表示駆動回路。
【請求項７】
前記変換部は、請求項１から請求項３の何れか一項に記載の変換回路を複数有しており、前記生成部で生成されたデータの入力と変換したデータの出力とを交互に行うことを特徴とする請求項５又は請求項６記載の表示駆動回路。
【請求項８】
前記記憶部は、前記変換部で変換された１フレーム分のデータを記憶可能な記憶回路を複数備えることを特徴とする請求項５から請求項７の何れか一項に記載の表示駆動回路。
【請求項９】
前記画素を駆動する単位であるドットクロックに同期して、前記変換回路から出力されるデータを前記記憶部に書き込む書込制御部を備えることを特徴とする請求項８記載の表示駆動回路。
【請求項１０】
複数の走査線と複数のデータ線との交差に対応して設けられたスイッチング素子と、前記スイッチング素子に接続された画素電極とからなる画素を有する電気光学装置であって、
前記記憶部に記憶されたデータに基づいて、前記画素を駆動する請求項５から請求項９の何れか一項に記載の表示駆動回路を備えることを特徴とする電気光学装置。
【請求項１１】
請求項１０記載の電気光学装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示に用いられるデータの変換を行う変換回路、当該変換回路を備える表示駆動回路、当該表示駆動回路を備える電気光学装置、並びに当該電気光学装置を備える電子機器等に関する。
【背景技術】
【０００２】
電気光学装置は、周知の通り、複数の走査電極（走査線）と、複数の信号電極（データ線）と、これら走査電極と信号電極とが交差する位置に設けられた複数の画素とを備えており、選択した走査電極に対応する画素の各々に対し、信号電極を介して各画素の階調に応じた階調信号（画像データ）を供給することで各画素の光学的状態を変化させるものである。かかる電気光学装置は、プロジェクター、テレビ等の据置型の電子機器のみならず携帯型の多種多様の電子機器で用いられている。
【０００３】
近年、多くの電気光学装置では、ディジタル化された画像データを用いて１フレームを複数のサブフレームに分割して画像表示することによって複数の階調を表現するディジタル駆動方式が採用されている。以下の特許文献１には、１フレーム内のサブフレーム数を増加させることなく、表現可能な階調数を増加させる技術が開示されている。また、以下の特許文献２には、特別に高速の回路素子を用いることなく、高階調の表示を実現する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２１５５３４号公報
【特許文献２】特開２００１−２０９３４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、解像度が高くなって階調数が増加すると、取り扱う画像データのデータ量が膨大になるため、画像データを高速に処理する必要がある。この膨大な画像データを高速に処理するためには、画像データを処理する高速な回路素子のみならず、高速なデータバスも新たに用意する必要があり、回路規模の増大を招いてしまう虞があるという問題がある。
【０００６】
また、上述したディジタル駆動方式が採用されている電気光学装置は、サブフレームの数が増加するほど高精細になるため、従来のアナログ駆動方式（サブフレームに分割せずに駆動する方式）が採用されている電気光学装置に比べて動作速度が数十倍になることもあり得る。すると、動作速度が数ギガヘルツ程度と極めて高速になってしまい、設計が困難になるとともに消費電力も上昇してしまうという問題が生ずる。
【０００７】
本発明の一態様は、動作速度の上昇及び消費電力の大幅な増大を招くことなく高精細な表示を実現することが可能な変換回路、表示駆動回路、及び電気光学装置、並びに当該電気光学装置を備える電子機器を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の変換回路は、１フレームを複数のサブフレームに分割して画像表示することによって複数の階調を表現するディジタル駆動を行う表示駆動回路に設けられる変換回路であって、前記サブフレームの数よりも多い所定数の出力端を有し、クロック信号が入力される度に前記出力端の何れかからクロックパルスを順に出力するシフトレジスターと、前記サブフレーム毎の輝度レベルを示す複数のビットからなる画素毎のデータの各ビットの値がそれぞれ入力される複数のフリップフロップからなり、前記シフトレジスターの出力端の各々に接続された複数のフリップフロップ群と、前記複数のフリップフロップ群とそれぞれ接続されており、接続されたフリップフロップ群から出力される複数のデータの何れかを選択する複数のセレクターと、前記複数のセレクターで選択されるデータを制御するカウンターとを備えることを特徴としている。
この発明によると、シフトレジスターの出力端の各々に接続された複数のフリップフロップ群のうち、クロックパルスが出力された出力端に接続されたフリップフロップ群をなすフリップフロップのみが動作状態になることによって、サブフレーム毎の輝度レベルを示す複数のビットからなる画素毎のデータの入力を行っている。また、入力されたデータを、カウンターの制御の下でセレクターで選択することによって、サブフレームの数よりも多い所定数分の画素を単位とした同じサブフレームの輝度レベルを示すビットからなるデータに変換しており、変換したデータを入力されたデータよりも遅い速度で出力することができる。このため、動作速度の上昇及び消費電力の大幅な増大を招くことなく高精細な表示を実現することができる。
ここで、本発明の変換回路は、前記シフトレジスターが、相展開数分の出力端を有することを特徴としている。
また、本発明の変換回路は、前記フリップフロップが、前記クロックパルスが入力された時点で入力されていた値の出力を、次のクロックパルスが入力されるまで維持するＤフリップフロップであることが望ましい。
また、本発明の変換回路は、第１の出力端子から第１のクロック信号を出力し、第２の出力端子から第２のクロック信号を出力するクロック発生回路と、前記第１のクロック信号が入力される第１のフリップフロップ及び第２のフリップフロップと、前記第２のクロック信号が入力される第３のフリップフロップ及び第４のフリップフロップと、前記第１のフリップフロップの出力信号及び前記第３のフリップフロップの出力信号が入力される第１のセレクターと、前記第２のフリップフロップの出力信号及び前記第４のフリップフロップの出力信号が入力される第２のセレクターと、前記第１のセレクター及び前記第２のセレクターの動作を制御する信号を発生する信号発生器と、を含むことを特徴とする。
本発明の表示駆動回路は、１フレームを複数のサブフレームに分割して画像表示することによって複数の階調を表現するディジタル駆動を行う表示駆動回路において、１フレームにおける画素毎の階調を示す階調データに基づいて、前記サブフレーム毎の輝度レベルを示す複数のビットからなるデータを画素毎に生成する生成部と、上記の何れかに記載の変換回路を有しており、前記生成部で生成されたデータを、前記所定数分の画素を単位とした同じサブフレームの輝度レベルを示すビットからなるデータに変換して出力する変換部と、前記変換部で変換されたデータを記憶する記憶部とを備えることを特徴としている。
この発明によると、１フレームにおける画素毎の階調を示す階調データに基づいて、サブフレーム毎の輝度レベルを示す複数のビットからなるデータが画素毎に生成され、この生成されたデータが、上記の変換回路を用いてサブフレームの数よりも多い所定数分の画素を単位とした同じサブフレームの輝度レベルを示すビットからなるデータに変換されて記憶される。これにより、回路規模の大幅な増大及び動作速度の上昇を招くことなく高精細な表示を実現することができる。
また、本発明の表示駆動回路は、前記生成部が、アドレスが前記階調データに対応し、当該アドレスで特定される記憶領域に記憶されているデータが前記サブフレーム毎の輝度レベルを示す複数のビットからなるデータに対応する不揮発性のメモリを備えることを特徴としている。
この発明によると、階調データに対応するアドレスで特定される記憶領域に記憶されているデータがサブフレーム毎の輝度レベルを示す複数のビットからなるデータであるため、サブフレーム毎の輝度レベルを示す複数のビットからなるデータを、簡易な構成で高速に生成することができる。
また、本発明の表示駆動回路は、前記変換部が、上記の何れかに記載の変換回路を複数有しており、前記生成部で生成されたデータの入力と変換したデータの出力とを交互に行うことを特徴としている。
この発明によると、複数の変換回路によって生成部で生成されたデータの入力と変換したデータの出力とが交互に行われるため、生成部で生成されたデータを連続して変換することができる。
また、本発明の表示駆動回路は、前記記憶部が、前記変換部で変換された１フレーム分のデータを記憶可能な記憶回路を複数備えることを特徴としている。
また、本発明の表示駆動回路は、前記画素を駆動する単位であるドットクロックに同期して、前記変換回路から出力されるデータを前記記憶部に書き込む書込制御部を備えることを特徴としている。
本発明の電気光学装置は、複数の走査線と複数のデータ線との交差に対応して設けられたスイッチング素子と、前記スイッチング素子に接続された画素電極とからなる画素を有する電気光学装置であって、前記記憶部に記憶されたデータに基づいて、前記画素を駆動する上記の何れかに記載の表示駆動回路を備えることを特徴としている。
本発明の電子機器は、上記の電気光学装置を備えることを特徴としている。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態による電気光学装置の要部構成を示すブロック図である。
【図２】画素１４の具体的な構成例を示す回路図である。
【図３】ディジタルコード変換部２１に設けられる不揮発性メモリの一例を示す図である。
【図４】マトリクス変換回路２２ａ，２２ｂで行われる処理を説明するための図である。
【図５】マトリクス変換回路２２ａ，２２ｂの構成例を示すブロック図である。
【図６】フレームバッファー２３ａ，２３ｂのメモリーマップの一例を示す図である。
【図７】液晶装置１の全体構成を示す図である。
【図８】画像データＤＡＴＡの入力タイミングを説明するタイミングチャートである。
【図９】マトリクス変換回路２２ａの動作を説明するタイミングチャートである。
【図１０】表示用データに応じた画像の表示時の動作を説明するタイミングチャートである。
【図１１】液晶装置を適用したプロジェクターの構成を示す平面図である。
【図１２】液晶装置を適用したパーソナルコンピューターの構成を示す斜視図である。
【図１３】液晶装置を適用した携帯電話の構成を示す斜視図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の一実施形態による変換回路、表示駆動回路、電気光学装置、及び電子機器について詳細に説明する。尚、以下に説明する実施形態は、本発明の一部の態様を示すものであり、本発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。
【００１１】
図１は、本発明の一実施形態による電気光学装置の要部構成を示すブロック図である。尚、以下では、電気光学装置として液晶装置を例に挙げて説明を進める。図１に示す通り、液晶装置１は、液晶パネル１０、表示駆動回路２０、レベルシフター３０、データ線駆動回路４０、走査線駆動回路５０、及び駆動電圧生成回路６０を備えており、制御回路（図示省略）の制御の下で、表示駆動回路２０等の駆動回路が液晶パネル１０を駆動する。
【００１２】
尚、本実施形態の液晶装置１は、階調表示方式として１フレームを複数のサブフレームに分割し、各サブフレームにおける画素の輝度レベルを少なくとも第１のレベル又は第２のレベルとすることで複数の階調を表現するディジタル駆動（ディジタル時分割駆動）を採用しており、交流駆動方式としてコモン反転駆動を採用しているものとする。尚、本実施形態では、サブフレーム数を「４８」とする。また、液晶装置１の表示モードはノーマリーホワイトであり、画素に電圧が加わった状態で黒表示（第１のレベル：輝度レベルが０）、電圧が加わらない状態で白表示（第２のレベル：輝度レベルが０以外）を行なうものとする。
【００１３】
液晶パネル１０は、素子基板と対向基板とが互いに一定の間隙を保って貼付され、その間隙に電気光学材料たる液晶が挟持されたものである。この液晶パネル１０には、Ｘ方向に延びるｍ本（ｍは２以上の整数）の走査線１１及び保持容量線１２がＹ方向に配列形成されているとともに、Ｙ方向に延びるｎ本（ｎは２以上の整数）のデータ線１３がＸ方向に配列形成されている。また、走査線１１とデータ線１３とが交差する交差位置の各々に対応して複数の画素１４がｍ行×ｎ列のマトリクス状に配列されている。尚、本実施形態では、ｍ＝１０８０、ｎ＝１９２０とする。
【００１４】
図２は、画素１４の具体的な構成例を示す回路図である。図２に示す通り、画素１４は、スイッチング素子としてのトランジスター（ＭＯＳ型ＦＥＴ）１５、画素電極１６、対向電極（共通電極）１７、液晶１８、及び保持容量１９からなる。トランジスター１５は、ゲートが走査線１１に、ソースがデータ線１３に、ドレインが画素電極１６にそれぞれ接続されている。また、画素電極１６と対向電極（共通電極）１７との間には液晶１８が挟持されて液晶層が形成されている。
【００１５】
尚、対向電極１７は、画素電極１６と対向するように対向基板の全面に形成される透明電極である。また、保持容量１９は、画素電極１６と保持容量線１２との間に形成されており、液晶層を挟む電極（画素電極１６及び対向電極１７）とともに電荷を補助的に蓄積する。尚、対向電極１７及び保持容量線１２には、駆動電圧生成回路６０からコモン電圧ＶＣＯＭが供給される（図１参照）。
【００１６】
走査線１１には、走査線駆動回路５０からそれぞれ走査信号Ｇ１，Ｇ２，…，Ｇｍが供給される。これら各走査信号Ｇ１，Ｇ２，…，Ｇｍによって、各走査線１１に接続された画素１４を構成するトランジスター１５がオン状態となり、これにより、データ線駆動回路４０から各データ線１３に供給されたデータ信号ｄ１，ｄ２，…，ｄｎが画素電極１６に供給され、液晶１８及び保持容量１９に書き込まれる。ここで、本実施形態では、前述した通りディジタル駆動を採用しているため、データ信号ｄ１，ｄ２，…，ｄｎは、第１のレベル（黒）又は第２のレベル（白）に対応する２値電圧である。このように画素１４に書き込まれた電圧、つまり画素電極１６と対向電極１７との電位差に応じて液晶１８の分子配向状態が変化して、照明光の変調が行われる。
【００１７】
表示駆動回路２０は、ディジタルコード変換部２１（生成部）、マトリクス変換部２２（変換部）、フレームバッファー部２３（記憶部）、ライトタイミングコントローラー２４、ライトアドレスコントローラー２５（書込制御部）、発振器２６、リードタイミングコントローラー２７、及びリードアドレスコントローラー２８を備えている。かかる構成の表示駆動回路２０は、不図示の制御回路から出力される画像データＤＡＴＡ、ドットクロック信号ＤＣＬＫ、垂直同期信号ＶＳＹＮＣ、及び水平同期信号ＨＳＹＮＣを入力としており、これらの信号に基づいて液晶パネル１０に対する画像表示用のデータ（表示用データ）を生成する。
【００１８】
ここで、上記の画像データＤＡＴＡは１フレームにおける画素１４毎の階調を示すデータ（階調データ）である。尚、以下では、画像データＤＡＴＡのビット数を１２ビットとし、４０９６階調の表現が可能であるとする。また、上記のドットクロック信号ＤＣＬＫは画像データＤＡＴＡの転送速度（１画素分の画像データＤＡＴＡの転送タイミング）を規定する信号であり、垂直同期信号ＶＳＹＮＣは１フレームの開始タイミングを規定する信号であり、水平同期信号ＨＳＹＮＣは１水平走査期間の開始タイミングを規定する信号である。
【００１９】
本実施形態では、１秒間のフレーム数が「６０」であるため、垂直同期信号ＶＳＹＮＣは周波数は６０Ｈｚであり、走査線１１の数が「１０８０」であるため、水平同期信号ＨＳＹＮＣの周波数は６４．８ｋＨｚ（１０８０×６０Ｈｚ）である。また、データ線１３の数が「１９２０」であるため、ドットクロック信号ＤＣＬＫの周波数は、約１２４ＭＨｚ（１９２０×１０８０×６０Ｈｚ）である。
【００２０】
ディジタルコード変換部２１は、入力される画像データＤＡＴＡに基づいて、サブフレーム毎の輝度レベルを示す複数のビットからなるデータ（以下、ディジタルコードという）を画素毎に生成する。このディジタルコード変換部２１は、図３に示す通り、アドレスが階調に対応しており、各アドレスで特定される記憶領域に記憶されたデータがディジタルコードであるＲＯＭ（Read Only Memory）等の不揮発性メモリを備えており、この不揮発性メモリを用いて画像データＤＡＴＡを上記のディジタルコードに変換する。
【００２１】
図３は、ディジタルコード変換部２１に設けられる不揮発性メモリの一例を示す図である。図３に示す通り、不揮発性メモリは、画像データＤＡＴＡのビット数と同じ１２ビット分のアドレス（０ｘ０００〜０ＸＦＦＦ）を有しており、各々のアドレスは画像データＤＡＴＡの階調（０〜４０９５）にそれぞれ対応付けられている。例えば、図３において、階調「５」はアドレス０ｘ００５に対応付けられている。尚、ここでは説明を簡単にするために、不揮発性メモリが画像データＤＡＴＡのビット数分のアドレスを有する場合を例に挙げて説明するが、もちろん画像データＤＡＴＡのビット数分以上のアドレスを有するものであっても良い。
【００２２】
また、各アドレスで特定される記憶領域には、各アドレスに対応付けられた階調についてのディジタルコードが記憶される。例えば、図３において、階調「５」に対応するアドレス０ｘ００５で特定される記憶領域には、０ｘ０００００００００１０Ｃなる４８ビットのディジタルコードが記憶されている。尚、図３に示すディジタルコードはあくまでも一例であって、不揮発性メモリに記憶されるディジタルコードは、液晶パネル１０の特性に応じて適宜決定される。
【００２３】
ディジタルコード変換部２１から出力されるディジタルコードのビット数は、サブフレーム数に応じて決定される。本実施形態では、フレーム数が「４８」であるため４８ビットのディジタルコードが用いられる。ディジタルコード変換部２１には、前述したドットクロック信号ＤＣＬＫに同期して１９２０×１０８０画素分の画像データＤＡＴＡが１秒間に６０フレーム分入力されるため、ディジタルコード変換部２１の動作周波数は約１２４ＭＨｚ（１９２０×１０８０×６０Ｈｚ）である。
【００２４】
マトリクス変換部２２は、マトリクス変換回路２２ａ，２２ｂ（変換回路）、カウンター、及び分周器（カウンター及び分周器の図示は省略）を備えており、ディジタルコード変換部２１から出力されるディジタルコードを所定形式のデータ（表示用データ）に変換する。具体的に、マトリクス変換部２２は、サブフレーム毎の輝度レベルを示す複数のビットからなる画素毎のデータであるディジタルコードを、データ線駆動回路４０で行われる相展開駆動の相展開数分の画素を単位とした同じサブフレームの輝度レベルを示すビットからなるデータに変換する。かかる変換処理を行うのは、主として、ディジタル駆動が採用されている表示駆動回路２０の動作周波数の上昇を、回路規模の大幅な増大を招くことなく抑えるためである。
【００２５】
ここで、相展開駆動とは、画素１４に対するデータ信号の書込み周波数（後述するシステムクロック信号ＳＣＬＫの周波数ｆＳＣＬＫ）を低くするための駆動方式であって、走査線１１の各々に対して相展開数の単位でデータを順次書き込む駆動方式をいう。例えば、１本の走査線１１に接続された画素が１９２０個であり、相展開数が「９６」である場合には、１水平走査期間に２０回だけ書き込み動作が行われる。これに対し、相展開駆動を行わない場合には、１水平走査期間に１９２０回の書き込み動作が必要になる。従って、相展開駆動を行うことによって書込み周波数（ｆＳＣＬＫ）を飛躍的に低くすることができる。
【００２６】
マトリクス変換部２２は、ディジタルコード変換部２１から相展開数分のディジタルコードが出力される度に、マトリクス変換回路２２ａ，２２ｂの切り替えを行いつつ変換処理を行う。かかる切り替えを行うのは、ディジタルコード変換部２１から出力されるディジタルコードの読み込みと変換したデータの出力とをマトリクス変換回路２２ａ，２２ｂで交互に行うことによってディジタルコードの連続変換を実現するためである。
【００２７】
具体的に、マトリクス変換部２２は、ライトタイミングコントローラー２４から出力されるドットクロック信号ＤＣＬＫを不図示のカウンターを用いてカウントし、そのカウント値が相展開数の倍数になる度にマトリクス変換回路２２ａ，２２ｂの切り替えを行う。従って、マトリクス変換回路２２ａ，２２ｂの切り替え周波数は、ドットクロック信号ＤＣＬＫの周波数を相展開数で除算して得られる１．２９６ＭＨｚ（１９２０×１０８０×６０／９６Ｈｚ）である。尚、カウンターのカウント値はライトタイミングコントローラー２４から出力される垂直同期信号ＶＳＹＮＣが入力される度にリセットされる。
【００２８】
図４は、マトリクス変換回路２２ａ，２２ｂで行われる処理を説明するための図である。尚、ここではマトリクス変換回路２２ａで行われる処理を例に挙げて説明する。図４において、符号Ｄ１が付された４８ビットのデータはディジタルコード変換部２１から出力されるディジタルコードを示しており、符号Ｄ２が付された９６ビットのデータはマトリクス変換回路２２ａで変換されたデータを示している。尚、ディジタルコードＤ１のビット数はサブフレーム数と同じであり、データＤ２のビット数は相展開数と同じである。
【００２９】
図４に示す通り、マトリクス変換回路２２ａは、ディジタルコード変換部２１から出力されるディジタルコードＤ１をその出力順に相展開数と同じ９６個だけ蓄積し、その後に蓄積したデータの第１ビット目から第４８ビット目まで順に、同じビットをまとめた９６ビットからなるデータＤ２に変換して順に出力する。つまり、マトリクス変換回路２２ａからは蓄積した９６個のデータのうちの、第１ビットだけをまとめた９６ビットのデータ、第２ビットだけをまとめた９６ビットのデータ、…、第４８ビットだけをまとめた９６ビットのデータが順に出力される。
【００３０】
尚、ディジタルコード変換部２１から出力される９６個のディジタルコードＤ１の蓄積（読み込み）が終了してから、蓄積された全てのデータがデータＤ２として出力されるまでの間は、マトリクス変換回路２２ａに新たなディジタルコードＤ１を蓄積することはできない。このため、本実施形態では、マトリクス変換回路２２ａに加えてマトリクス変換回路２２ｂを設け、マトリクス変換回路２２ａからデータＤ２が出力されている間はマトリクス変換回路２２ｂにディジタルコードＤ１を蓄積し、逆にマトリクス変換回路２２ｂからデータＤ２が出力されている間はマトリクス変換回路２２ａにディジタルコードＤ１を蓄積することで、連続変換を実現している。
【００３１】
ここで、マトリクス変換部２２には動作周波数が約１２４ＭＨｚであるディジタルコード変換部２１から出力される４８ビットのディジタルコードが入力される。一方、マトリクス変換部２２に入力されたディジタルコードは変換されて、９６ビットのデータとして出力される。このため、マトリクス変換部２２（マトリクス変換回路２２ａ，２２ｂ）の入力側の動作周波数（ライトクロックの周波数）は、ディジタルコード変換部２１の動作周波数と同じ約１２４ＭＨｚであるが、出力側の動作周波数（リードクロックの周波数）は、後述するシステムクロックＳＣＬＫと同じ約６２．２ＭＨｚ（１９２０×１０８０×６０×４８／９６Ｈｚ）である。
【００３２】
次に、マトリクス変換回路２２ａ，２２ｂの具体的な回路構成について説明する。図５は、マトリクス変換回路２２ａ，２２ｂの構成例を示すブロック図である。図５に示す通り、マトリクス変換回路２２ａ，２２ｂは、１つのシフトレジスターＳＲ、サブフレーム数×相展開数分（４８×９６個）のフリップフロップ（Ｄフリップフロップ）ＤＦ１−１〜ＤＦ１−４８，…，ＤＦ９６−１〜ＤＦ９６−４８、相展開数分（９６個）のセレクターＳＬ１〜ＳＬ９６、及びカウンターＣＴを備えており、４８個の入力端Ａ１〜Ａ４８から入力される４８ビットのディジタルコードを、上述した９６ビットからなるデータに変換して９６個の出力端Ｂ１〜Ｂ９６から出力する。
【００３３】
シフトレジスターＳＲは、ライトクロックＷＣが入力される１つのクロック入力端と９６個の出力端とを備えており、ライトクロックＷＣに同期して９６個の出力端の何れか１つからクロックパルスを順次出力する。尚、ライトクロックＷＣとしては、ライトタイミングコントローラー２４から出力されるドットクロック信号ＤＣＬＫ（周波数約１２４ＭＨｚ）が用いられる。このシフトレジスターＳＲの出力端には、上記のクロックパルスを伝達するための信号線Ｑ１〜Ｑ９６がそれぞれ接続されている。
【００３４】
フリップフロップＤＦ１−１〜ＤＦ１−４８，…，ＤＦ９６−１〜ＤＦ９６−４８は１つの入力端、１つのクロック入力端、及び１つの出力端をそれぞれ備えており、入力端から入力されるデータを、クロック入力端に入力されるクロックパルスに同期して出力端から出力する。フリップフロップＤＦ１−１〜ＤＦ１−４８のクロック入力端は信号線Ｑ１に接続されている。同様に、フリップフロップＤＦ２−１〜ＤＦ２−４８のクロック入力端，…，フリップフロップＤＦ９６−１〜ＤＦ９６−４８のクロック入力端は、信号線Ｑ２，…，信号線Ｑ９６にそれぞれ接続されている。尚、信号線Ｑ１〜Ｑ９６の各々に接続された９６個のフリップフロップによってフリップフロップ群が構成されている。図５に示す例では、信号線Ｑ１〜Ｑ９６の各々についての９６個のフリップフロップ群が設けられている。
【００３５】
また、フリップフロップＤＦ１−１〜ＤＦ９６−１の入力端は入力端Ａ１に接続されており、ディジタルコード変換部２１から出力されるディジタルコードの第１ビットが入力される。同様に、フリップフロップＤＦ１−２〜ＤＦ９６−２の入力端，…，フリップフロップＤＦ１−４８〜ＤＦ９６−４８の入力端は、入力端Ａ２，…，入力端Ａ４８にそれぞれ接続されており、ディジタルコード変換部２１から出力されるディジタルコードの第２ビット，…，第４８ビットがそれぞれ入力される。
【００３６】
セレクターＳＬ１〜ＳＬ９６は、４８個の入力端と１つの出力端とをそれぞれ備えており、カウンターＣＴから出力されるカウント信号ＳＣに基づいて４８個の入力端の各々に入力される１ビットのデータの何れか１つを選択して出力端から出力する。フリップフロップＤＦ１−１〜ＤＦ１−４８，…，ＤＦ９６−１〜ＤＦ９６−４８の出力端とセレクターＳＬ１〜ＳＬ９６の入力端とは、同じ符号が付されているもの同士が接続される。
【００３７】
例えば、フリップフロップＤＦ１−１の符号ｄ１−１が付された出力端は、同じ符号ｄ１−１が付されたセレクターＳＬ１の入力端に接続される。従って、信号線Ｑ１に接続されたフリップフロップＤＦ１−１〜ＤＦ１−４８の出力端はセレクターＳＬ１の入力端に出力される。同様に、信号線Ｑ２接続されたフリップフロップＤＦ２−１〜ＤＦ２−４８の出力端〜信号線Ｑ９６に接続されたフリップフロップＤＦ９６−１〜ＤＦ９６−４８の出力端は、セレクターＳＬ２の入力端〜セレクターＳＬ９６の入力端にそれぞれ接続される。
【００３８】
尚、図５においては、複雑化を避けるためフリップフロップＤＦ１−１〜ＤＦ１−４８，…，ＤＦ９６−１〜ＤＦ９６−４８の出力端とセレクターＳＬ１〜ＳＬ９６の入力端との接続関係の図示を省略している。また、セレクターＳＬ１の出力端Ｂ１からは、相展開数分の画素のうちの第１番目の画素についてのサブフレームの輝度レベルを示すビットが順次出力される。同様に、セレクターＳＬ２〜ＳＬ９６の出力端からは、相展開数分の画素のうちの第２〜９６番目の画素についてのサブフレームの輝度レベルを示すビットがそれぞれ出力される。
【００３９】
カウンターＣＴは、外部から入力されるリードクロックＲＣをカウントし、そのカウント値をカウント信号ＳＣとして出力する。このカウンターＣＴはサブフレーム数（４８）を計数可能な６ビットのカウンターであって、「１」〜「４８」の間でカウントを繰り返す。尚、リードクロックＲＣは、ライトタイミングコントローラー２４から出力されるドットクロック信号ＤＣＬＫ（周波数約１２４ＭＨｚ）を、マトリクス変換回路２２に設けられる不図示の分周器で２分周することにより生成される。従って、リードクロックＲＣの周波数は、ライトクロックＷＣの半分の周波数の約６２．２ＭＨｚである。
【００４０】
フレームバッファー部２３は、２つのフレームバッファー２３ａ，２３ｂを備えており、マトリクス変換部２２で変換された９６ビットのデータ、即ち液晶パネル１０に表示すべき画像の表示用データを一時的に記憶する。フレームバッファー２３ａは例えば奇数フレームの表示用データを一時的に記憶するために用いられ、フレームバッファー２３ｂは例えば偶数フレームの表示用データを一時的に記憶するために用いられる。これらフレームバッファー２３ａ，２３ｂに対する表示用データの書き込みは、ライトタイミングコントローラー２４からの垂直同期信号ＶＳＹＮＣが入力される度に切り替えられる。
【００４１】
図６は、フレームバッファー２３ａ，２３ｂのメモリーマップの一例を示す図である。フレームバッファー２３ａ，２３ｂは、それぞれ１フレーム分の表示用データを記憶可能な容量を有しており、図６に示す通り、第１〜第４８サブフレームの輝度データをそれぞれ記憶する４８個の領域Ｒ１〜Ｒ４８に区分されている。領域Ｒ１〜Ｒ４８の各々の容量は、少なくとも１つのサブフレーム分の表示用データを記憶することができる容量に設定されている。
【００４２】
本実施形態では、１本の走査線１１に接続された画素が１９２０個であって走査線１１の総数が１０８０本であり、相展開数が「９６」である液晶装置１を想定している。１本の走査線１１に接続された１９２０個の画素に対する書き込みを行うには、９６ビットの表示用データが２０個必要になる。従って、領域Ｒ１〜Ｒ４８は、少なくとも９６ビットの表示用データ２１６００（＝２０×１０８０）個分を記憶できる容量にそれぞれ設定される。図６に示す例では、フレームバッファー２３ａ，２３ｂのアドレス「１」〜「２１６００」で特定される記憶領域が領域Ｒ１に設定され、アドレス「２１６０１」〜「４３２００」で特定される記憶領域が領域Ｒ２に設定されている。また、アドレス「１０１５２０１」〜「１０３６８００」で特定される記憶領域が領域Ｒ４８に設定されている。
【００４３】
ライトタイミングコントローラー２４は、不図示の制御回路から出力されるドットクロック信号ＤＣＬＫ、水平同期信号ＨＳＹＮＣ、及び垂直同期信号ＶＳＹＮＣに基づいて、マトリクス変換部２２の動作タイミング、及びフレームバッファー２３ａ，２３ｂに対する表示用データの書き込みタイミングを制御する。尚、ライトタイミングコントローラー２４は、マトリクス変換回路２２に対してドットクロック信号ＤＣＬＫ及び垂直同期信号ＶＳＹＮＣを出力し、フレームバッファー部２３に対しては垂直同期信号ＶＳＹＮＣを出力する。ライトアドレスコントローラー２５は、ライトタイミングコントローラー２４から出力される制御信号に基づいて、フレームバッファー２３ａ，２３ｂに対して表示用データを書き込むライトアドレスを生成して出力する。
【００４４】
発振器２６は、所定の周波数を有するシステムクロック信号ＳＣＬＫを生成してリードタイミングコントローラー２７に出力する。ここで、フレーム周波数ｆＦＭが６０Ｈｚ、１フレーム内のサブフレーム数が「４８」、走査線１１の本数が１０８０本、データ線１３の本数が１９２０本、相展開数が「９６」である場合には、システムクロック信号ＳＣＬＫの周波数ｆＳＣＬＫは、約６２．２ＭＨｚ（１９２０×１０８０×６０×４８／９６Ｈｚ）である。
【００４５】
リードタイミングコントローラー２７は、発振器２６から出力されるシステムクロック信号ＳＣＬＫと不図示の制御回路から出力される垂直同期信号ＶＳＹＮＣとに基づいて、フレームバッファー２３ａ，２３ｂから表示用データを読み出しタイミングを制御する。具体的に、リードタイミングコントローラー２７は、極性反転信号ＦＲ、走査スタートパルスＹＳＰ、走査転送クロックＹＣＬＫ、及びデータ転送スタートパルスＸＳＰを生成して読み出しタイミングを制御する。
【００４６】
上記の極性反転信号ＦＲは、画素１４の書込み電圧の極性反転周期を規定する信号（言い換えれば、コモン反転動作周期を規定する信号）である。本実施形態では、１フレームに１回極性が反転するように極性反転周期を決定する。つまり、極性反転信号ＦＲは、１フレームに１回レベルが変化するパルス信号である。尚、本実施形態では、極性反転信号ＦＲがハイレベルの場合に正極性の電圧を画素１４に書き込み、ローレベルの場合に負極性の電圧を画素１４に書き込むものとする。
【００４７】
上記の走査スタートパルスＹＳＰは、各サブフレームの開始タイミングを規定する信号であり、システムクロック信号ＳＣＬＫを分周することで生成される。フレーム周波数ｆＦＭが６０Ｈｚ、１フレーム内のサブフレーム数が「４８」である場合には、走査スタートパルスＹＳＰの周波数ｆＹＳＰは、２．８８ｋＨｚ（６０×４８Ｈｚ）になる。
【００４８】
走査転送クロックＹＣＬＫは、走査側（Ｙ側）の走査速度を規定する信号（言い換えれば、走査信号Ｇ１，Ｇ２，…，Ｇｍの出力タイミングを規定する信号）であり、システムクロック信号ＳＣＬＫを分周することで生成される。走査スタートパルスＹＳＰの周波数ｆＹＳＰが２．８８ｋＨｚ、走査線１１の本数が１０８０本である場合には、走査転送クロックＹＣＬＫの周波数ｆＹＣＬＫは、１．５５５２ＭＨｚ（２．８８ｋＨｚ×１０８０／２）になる。
【００４９】
データ転送スタートパルスＸＳＰは、１水平走査期間の開始タイミングを規定する信号であり、システムクロック信号ＳＣＬＫを分周することで生成される。走査スタートパルスＹＳＰの周波数ｆＹＳＰが２．８８ｋＨｚ、走査線１１の本数が１０８０本である場合には、データ転送スタートパルスＸＳＰの周波数ｆＸＳＰは３．１１０４ＭＨｚ（２．８８ｋＨｚ×１０８０）になる。
【００５０】
リードタイミングコントローラー２７は、垂直同期信号ＶＳＹＮＣをリードアドレスコントローラー２８に出力し、システムクロック信号ＳＣＬＫをリードアドレスコントローラー２８及びデータ線駆動回路４０に出力し、極性反転信号ＦＲを駆動電圧生成回路６０及びレベルシフター３０に出力する。また、走査スタートパルスＹＳＰ及び走査転送クロックＹＣＬＫを走査線駆動回路５０に出力し、データ転送スタートパルスＸＳＰをデータ線駆動回路４０に出力する。
【００５１】
リードアドレスコントローラー２８は、リードタイミングコントローラー２７から出ロクされるシステムクロック信号ＳＣＬＫ及び垂直同期信号ＶＳＹＮＣに基づいて、フレームバッファー２３ａ，２３ｂから表示用データを読み出すためのリードアドレスを生成する。
【００５２】
レベルシフター３０は、フレームバッファー部２３から読み出される表示用データ（９６画素分のサブフレーム毎のディジタルコード）の値と、極性反転信号ＦＲのレベルとに基づいて、表示用データをなす各コードの電圧レベルを画素１４に供給すべき電圧レベルにシフトする。そして、その電圧レベルシフト後の９６画素分のコードを表示データＸＤＡＴＡ（９６ビット）としてデータ線駆動回路４０に出力する。
【００５３】
具体的に、レベルシフター３０は、表示用データをなす各コードＣｉ（ｉは１≦ｉ≦９６を満たす整数）が第１のレベルを指定する「１」であり、且つ極性反転信号ＦＲがハイレベル（正極性）であった場合には、コードＣｉの電圧レベルを最大電圧ＶＤ１にシフトする。また、レベルシフター３０は、コードＣｉが第１のレベルを指定する「１」であり、且つ極性反転信号ＦＲがローレベル（負極性）であった場合には、コードＣｉの電圧レベルを最小電圧ＶＤ２にシフトする。
【００５４】
一方、レベルシフター３０は、コードＣｉが第２のレベルを指定する「０」であり、且つ極性反転信号ＦＲがハイレベル（正極性）であった場合には、コードＣｉの電圧レベルを最小電圧ＶＤ２にシフトする。また、レベルシフター３０は、コードＣｉが第２のレベルを指定するコード「０」であり、且つ極性反転信号ＦＲがローレベル（負極性）であった場合、コードＣｉの電圧レベルを最大電圧ＶＤ１にシフトする。
【００５５】
このようなレベルシフター３０による電圧レベルシフト動作と、上述した駆動電圧生成回路６０によるコモン電圧反転動作とによって、極性反転信号ＦＲがハイレベルの期間では画素１４にコモン電圧ＶＣＯＭに対して正極性の電圧が書き込まれる。また、極性反転信号ＦＲがローレベルの期間では画素１４にコモン電圧ＶＣＯＭに対して負極性の電圧が書き込まれる。
【００５６】
データ線駆動回路４０は、データ転送スタートパルスＸＳＰから１水平走査期間の開始タイミングを把握し、システムクロックＳＣＬＫに同期して表示データＸＤＡＴＡ（９６ビット）を９６画素分のデータ信号として９６本のデータ線１３に同時に出力する。このデータ線駆動回路４０は、以上の９６画素分のデータ信号の出力動作を、システムクロックＳＣＬＫに同期して９６画素単位でデータ線１３をずらしながら２０回繰り返すことにより、１水平走査期間における１９２０画素分のデータ信号の出力動作を完了する。走査線駆動回路５０は、走査スタートパルスＹＳＰから各サブフレームの開始タイミングを把握するとともに、走査転送クロックＹＣＬＫに同期して、走査線１１の各々に電圧ＶＧを有する走査信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｍを順次出力する。
【００５７】
駆動電圧生成回路６０は、走査信号Ｇ１，Ｇ２，…，Ｇｍの電圧ＶＧ（トランジスター１５のゲートオン電圧）を生成して走査線駆動回路５０に出力する。また、データ信号ｄ１，ｄ２，…，ｄｎの基準電圧Ｖ０、最大電圧ＶＤ１（正極性の場合の黒電圧）、及び最小電圧ＶＤ２（負極性の場合の黒電圧）を生成してレベルシフター３０に出力する。更に、コモン電圧ＶＣＯＭを生成して液晶パネル１０に設けられた対向電極１７及び保持容量線１２に出力する。これら最大電圧ＶＤ１及び最小電圧ＶＤ２は、基準電圧Ｖ０を中心として対称となるような値に設定されている。
【００５８】
また、この駆動電圧生成回路６０は、リードタイミングコントローラー２７から出力される極性反転信号ＦＲのレベルに応じて、コモン電圧ＶＣＯＭの極性を基準電圧Ｖ０を中心として反転させる機能を有している。つまり、極性反転信号ＦＲがハイレベル（正極性）の場合、コモン電圧ＶＣＯＭは基準電圧Ｖ０に対して負極側の値（最小値）となり、極性反転信号ＦＲがローレベル（負極性）の場合、コモン電圧ＶＣＯＭは基準電圧Ｖ０に対して正極側の値（最大値）となる。尚、コモン電圧ＶＣＯＭの最大値はデータ信号の最大電圧ＶＤ１と等しく、コモン電圧ＶＣＯＭの最小値はデータ信号の最小電圧ＶＤ２と等しくなるように設定されている。
【００５９】
次に、液晶装置１の全体構成について説明する。図７は、液晶装置１の全体構成を示す図であって、（ａ）は平面図であり、（ｂ）は（ａ）中のＡ−Ａ′矢視断面図である。図７に示す通り、液晶装置１は、画素電極１６等が形成された素子基板１０１と、対向電極１７等が形成された対向基板１０２とが、互いにシール材１０３によって一定の間隙を保って貼り合わせられるとともに、この間隙に電気光学材料としての液晶１８が挟持された構造となっている。尚、実際には、シール材１０３には切欠部分があって、ここを介して液晶１８が封入された後、封止材により封止されるが、これらの図においては省略されている。
【００６０】
素子基板１０１及び対向基板１０２は、ガラス等から構成される透明な基板である。尚、反射型の液晶装置の場合には、素子基板１０１を半導体基板とすることも可能である。この場合には、半導体基板は不透明であるため、画素電極１６はアルミニウム等の反射性金属で形成される。また、素子基板１０１において、シール材１０３の内側かつ表示領域１０１ａの外側領域には、遮光膜１０４が設けられている。この遮光膜１０４が形成される領域内のうち、領域１１０ａには走査線駆動回路５０が形成され、また、領域１２０ａにはレベルシフター３０及びデータ線駆動回路４０が形成されている。
【００６１】
即ち、遮光膜１０４は、これらの領域１１０ａ，１２０ａに形成される駆動回路に光が入射するのを防止している。この遮光膜１０４には、対向電極１７とともに、コモン電圧ＶＣＯＭが印加される構成となっている。また、素子基板１０１において、データ線駆動回路４０が形成される領域１２０ａの外側であって、シール材１０３を隔てた領域１３０ａには、複数の接続端子が形成されて、外部からの制御信号や電源等を入力する構成となっている。
【００６２】
一方、対向基板１０２の対向電極１７は、基板貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材（図示省略）によって、素子基板１０１における遮光膜１０４及び接続端子と電気的な導通が図られている。即ち、コモン電圧ＶＣＯＭは、素子基板１０１に設けられた接続端子を介して遮光膜１０４に印加され、更には導通材を介して対向電極１７に印加される構成となっている。
【００６３】
尚、対向基板１０２には、液晶装置１の用途に応じて、例えば、直視型であれば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルターが設けられ、第２に、例えば、金属材料や樹脂等からなる遮光膜（ブラックマトリクス）が設けられる。尚、色光変調の用途の場合には、例えば、後述するプロジェクターのライトバルブとして用いる場合には、カラーフィルターは形成されない。また、直視型の場合、液晶装置１に光を対向基板１０２側もしくは素子基板側から照射するライトが必要に応じて設けられる。
【００６４】
加えて、素子基板１０１及び対向基板１０２の電極形成面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）等が設けられて、電圧無印加状態における液晶分子の配向方向を規定する一方、対向基板１０１の側には、配向方向に応じた偏光子（図示省略）が設けられる。ただし、液晶１８として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光子等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化等の点において有利である。
【００６５】
次に、上記構成における液晶装置１の動作について説明する。図８は、画像データＤＡＴＡの入力タイミングを説明するタイミングチャートである。図８に示す通り、１フレームの開始タイミングは垂直同期信号ＶＳＹＮＣの立下がりエッジが発生した時刻ｔ１であり、この１フレーム内において第１番目（１ライン目）の走査線１１の走査が開始されるタイミングは水平同期信号ＨＳＹＮＣの最初の立下りエッジが発生した時刻ｔ２である。
【００６６】
また、１フレーム内における水平同期信号ＨＳＹＮＣの周期数は走査線１１の本数分の１０８０周期であり、この水平同期信号ＨＳＹＮＣの１周期内におけるドットクロック信号ＤＣＬＫの周期数は１本の走査線１１に接続された画素の個数分の１９２０周期である。不図示の制御回路から画素毎の１２ビットの画像データＤＡＴＡが順次出力されると、この画像データＤＡＴＡは、図８に示す通り、ドットクロック信号ＤＣＬＫに同期してディジタルコード変換部２１に順次入力される。
【００６７】
ディジタルコード変換部２１に入力された画像データＤＡＴＡは、サブフレーム毎の輝度レベルを示す複数のビットからなるディジタルコードに順次変換される。具体的には、ディジタルコード変換部２１に設けられた不揮発性メモリ（図３参照）から、入力された画像データＤＡＴＡの階調に対応するアドレスに記憶されたディジタルコードが順次読み出されることによって、画像データＤＡＴＡがディジタルコードに変換される。例えば、階調が「５」である画像データＤＡＴＡが入力された場合には、不揮発性メモリのアドレス０ｘ００５で特定される記憶領域に記憶されている４８ビットのディジタルコード０ｘ０００００００００１０Ｃに変換される。画像データＤＡＴＡはドットクロック信号ＤＣＬＫ（周波数約１２４ＭＨｚ）に同期して入力されるため、以上のディジタルコード変換部２１における変換処理もドットクロック信号ＤＣＬＫと同じ動作周波数にて行われる。
【００６８】
ディジタルコード変換部２１で変換されたディジタルコードは、マトリクス変換部２２に入力される。ここで、初期状態においては、入力されるディジタルコードを変換すべき回路としてマトリクス変換回路２２ａが選択されているとする。図９は、マトリクス変換回路２２ａの動作を説明するタイミングチャートである。マトリクス変換回路２２ａが選択された状態にあると、マトリクス変換回路２２ａにライトクロックＷＣが入力され、ライトクロックＷＣが入力される度にシフトレジスターＳＲの９６個の出力端のうちの何れか１つからクロックパルスが順次出力される。
【００６９】
いま、シフトレジスターＳＲの接続線Ｑ１が接続された出力端からクロックパルスＷＣ１が出力されたとすると、接続線Ｑ１にクロック入力端が接続された４８個のフリップフロップＤＦ１−１〜ＤＦ１−４８が動作状態になる。すると、入力端Ａ１〜Ａ４８から入力される４８ビットのディジタルコードがフリップフロップＤＦ１−１〜ＤＦ１−４８の入力端にそれぞれ入力されて出力端からそれぞれ出力される。
【００７０】
次に、シフトレジスターＳＲの接続線Ｑ２が接続された出力端からクロックパルスＷＣ２が出力されると、接続線Ｑ２にクロック入力端が接続された４８個のフリップフロップＤＦ２−１〜ＤＦ２−４８が動作状態になる。すると、入力端Ａ１〜Ａ４８から入力される新たな４８ビットのディジタルコードがフリップフロップＤＦ２−１〜ＤＦ２−４８の入力端にそれぞれ入力されて出力端からそれぞれ出力される。以下同様に、シフトレジスターＳＲの出力端からクロックパルスＷＣ３〜ＷＣ９６が順次出力され、以上説明した動作と同様の動作が行われる。
【００７１】
ここで、フリップフロップＤＦ１−１〜ＤＦ１−４８，…，ＤＦ９６−１〜ＤＦ９６−４８の動作の詳細について、フリップフロップＤＦ１−１〜ＤＦ９６−１を例に挙げて説明する。いま、図９に示す通り、フリップフロップＤＦ１−１〜ＤＦ９６−１には、マトリクス変換回路２２ａに順次入力される４８ビットのディジタルコードのうちの第１ビットのデータ「ａ１」，「ａ２」，…，「ａ９６」がライトクロックＷＣに同期して順次入力されるものとする（図９中の「入力データ」）。まず、フリップフロップＤＦ１−１〜ＤＦ９６−１に最初のデータ「ａ１」が入力されると、このデータはシフトレジスターＳＲから出力されたクロックパルスＷＣ１の立ち上がりのタイミングで、フリップフロップＤＦ１−１の出力端から出力される（時刻ｔ２１）。
【００７２】
次のデータ「ａ２」が入力されると、このデータはシフトレジスターＳＲから出力されたクロックパルスＷＣ２の立ち上がりのタイミングで、フリップフロップＤＦ２−１の出力端から出力される（時刻ｔ２２）。ここで、時刻ｔ２２ではフリップフロップＤＦ１−１のクロック入力端にはクロックパルスＷＣ１が入力されないため、フリップフロップＤＦ１−１の出力端からはデータ「ａ１」の出力が継続されることになる。
【００７３】
以下同様に、データ「ａ３」，「ａ４」，…が順次入力されるとともにシフトレジスターＳＲからクロックパルスＷＣ３，ＷＣ４，…が出力され、データ「ａ３」，「ａ４」，…がフリップフロップＤＦ３−１，ＤＦ４−１，…から順次出力される。尚、一旦クロックパルスＷＣ３，ＷＣ４，…が入力されたフリップフロップＤＦ３−１，ＤＦ４−１，…からはデータ「ａ３」，「ａ４」，…の出力が継続される。
【００７４】
以上の動作が繰り返されてデータ「ａ９６」が入力されると、このデータはシフトレジスターＳＲから出力されたクロックパルスＷＣ９６の立ち上がりのタイミングで、フリップフロップＤＦ９６−１の出力端から出力される（時刻ｔ２３）。ここで、時刻ｔ２３では、フリップフロップＤＦ９６−１以外のフリップフロップＤＦ１−１〜ＤＦ９５−１のクロック入力端にはクロックパルスＷＣ１〜ＷＣ９５が入力されず、フリップフロップＤＦ１−１〜ＤＦ９５−１の出力端からはデータ「ａ１」〜「ａ９５」の出力がそれぞれ継続される。これにより、図９に示す通り、時刻ｔ２３では、フリップフロップＤＦ１−１〜ＤＦ９６−１の出力端の各々から、データ「ａ１」〜「ａ９６」がそれぞれ出力される。
【００７５】
これらフリップフロップＤＦ１−１〜ＤＦ９６−１の出力端の各々から出力されるデータ（符号ｄ１−１〜ｄ９６−１が付された出力端の各々から出力されるデータ）は、セレクターＳＬ１〜ＳＬ９６の同じ符号が付された入力端にそれぞれ入力される。尚、ここではフリップフロップＤＦ１−１〜ＤＦ９６−１を例に挙げているが、他のフリップフロップＤＦ１−２〜ＤＦ９６−２，…，ＤＦ１−４８〜ＤＦ９６−４８についても以上説明した動作と同様の動作が行われる。
【００７６】
以上の動作が終了すると、入力されるディジタルコードを変換すべき回路としてマトリクス変換回路２２ｂが選択され、マトリクス変換回路２２ａは非選択状態になる。すると、ライトクロックＷＣがマトリクス変換回路２２ｂに入力されて、マトリクス変換回路２２ａの動作と同様の動作がマトリクス変換回路２２ｂで行われる。これと並行して、マトリクス変換回路２２ａでは読み出し動作が行われる。
【００７７】
つまり、非選択状態になったマトリクス変換回路２２ａにはリードクロックＲＣが入力されてカウンターＣＴによるカウントが開始される。そして、セレクターＳＬ１〜ＳＬ９６の各々において、カウンターＣＴから出力されるカウント信号ＳＣに基づいて４８個の入力端のうちの１つが選択され、選択された入力端に入力されたデータが９６ビットのデータ「ｂ１」として出力端Ｂ１〜Ｂ９６から出力される（時刻ｔ２４）。
【００７８】
リードクロックＲＣが入力される度に、セレクターＳＬ１〜ＳＬ９６の各々で順次異なる入力端が選択され、これにより、図９に示す通り、出力端Ｂ１〜Ｂ９６からは変換された９６ビットのデータ「ｂ２」，…，「ｂ４８」が順次出力される（図９中の「出力データ」）。以上の動作がフレーム数分（４８回）行われると、再びマトリクス変換回路２２ａが選択状態になってマトリクス変換回路２２ａに対するディジタルコードの書き込み動作が行われるとともに、マトリクス変換回路２２ｂが非選択状態になってマトリクス変換回路２２ｂからの９６ビットデータの出力動作が行われる。以後、マトリクス変換回路２２ａ，２２ｂの選択状態・非選択状態が交互に切り替えられ、以上説明した動作と同様の動作が繰り返される。
【００７９】
マトリクス変換部２２（マトリクス変換回路２２ａ，２２ｂ）から出力された９６ビットのデータ（表示用データ）はフレームバッファー部２３に入力される。尚、初期状態においては、フレームバッファー２３ａが選択されているものとする。フレームバッファー部２３に入力された表示用データは、順次フレームバッファー２３ａに入力されて、ライトアドレスコントローラー２５から出力されるライトアドレスで特定されるアドレスに書き込まれる。
【００８０】
前述した通り、マトリクス変換部２２から出力される表示用データは、相展開数分の画素を単位とした同じサブフレームの輝度レベルを示すビットからなるデータである。このため、マトリクス変換回路２２から最初に出力された表示用データ（図９中のデータ「ｂ１」）は、ライトアドレスコントローラー２５の制御によって、フレームバッファー２３ａの領域Ｒ１の先頭アドレス（アドレス「１」）で特定される記憶領域に記憶される。次に、マトリクス変換回路２２から出力された表示用データ（図９中のデータ「ｂ２」）は、ライトアドレスコントローラー２５の制御によって、フレームバッファー２３ａの領域Ｒ２の先頭アドレス（アドレス「２１６０１」）で特定される記憶領域に記憶される。このように、マトリクス変換部２２から出力される表示用データは、図６に示す領域Ｒ１〜Ｒ４８に順次記憶される。
【００８１】
マトリクス変換部２２から１フレーム分の表示用データが出力されると、図６に示す通り、フレームバッファー２３ａには第１〜第４８サブフレーム毎の表示用データが領域Ｒ１〜Ｒ４８にそれぞれ記憶される。尚、１フレーム分の表示用データの容量は、１９２０×１０８０×６０×４６ビットである。１フレーム分の表示用データがフレームバッファー２３ａに記憶されると、フレームバッファー２３ｂが選択されてマトリクス変換部２２から出力される表示用データの書き込みが開始されるとともに、リードアドレスコントローラー２８からリードアドレスが出力されて、フレームバッファー２３ａに記憶された表示用データの読み出しが開始される。
【００８２】
図１０は、表示用データに応じた画像の表示時の動作を説明するタイミングチャートである。図１０に示す通り、時刻ｔ１で垂直同期信号ＶＳＹＮＣの立下がりエッジが発生して１フレームが開始されると、リードタイミングコントローラー２７で走査スタートパルスＹＳＰが順次生成され、第１〜第４８サブフレームの表示が順次行われる（時刻ｔ１，ｔ４，…，ｔ４８）。
【００８３】
ここで、図１０において、時刻ｔ３（第１サブフレームの開始タイミング）に着目する。リードアドレスコントローラー２８は、システムクロック信号ＳＣＬＫの立上がりエッジに同期して、フレームバッファー２３ａの領域Ｒ１の先頭アドレス（アドレス「１」）を示すリードアドレスを生成してフレームバッファー部２３に出力する。すると、フレームバッファー２３ａのアドレス「１」で特定された記憶領域に記憶された９６ビットの表示用データが読み出されてレベルシフター３０に出力される。
【００８４】
レベルシフター３０は、入力された９６ビットの表示用データをなすコードＣｉ（１≦ｉ≦９６）の値と、極性反転信号ＦＲのレベルとに基づいて、コードＣｉの各々の電圧レベルを画素１４に供給すべき電圧レベルにシフトし、その電圧レベルシフト後のコードＣｉを表示データＸＤＡＴＡ（９６ビット）としてデータ線駆動回路４０に出力する。例えば、コードＣｉが第１のレベル（黒）を指定する「１」であり、且つ極性反転信号ＦＲがハイレベル（正極性）であった場合には、コードＣｉの電圧レベルは最大電圧ＶＤ１にシフトされる（この時、駆動電圧生成回路６０にて生成されるコモン電圧ＶＣＯＭは基準電圧Ｖ０に対して負極側の値（最小値）となる）。
【００８５】
一方、走査線駆動回路５０は、走査スタートパルスＹＳＰの時刻ｔ３における立上がりエッジによって第１サブフレームの開始タイミングを把握するとともに、走査転送クロックＹＣＬＫの立上がりエッジに同期して、Ｙ方向の１番目の走査線１１に電圧ＶＧを有する走査信号Ｇ１を出力する。これにより、Ｙ方向の１番目の走査線１１に接続された１９２０個の画素１４におけるトランジスター１５がオン状態となる。
【００８６】
そして、データ線駆動回路４０は、データ転送スタートパルスＸＳＰの時刻ｔ３における立上がりエッジによって１番目の水平走査期間の開始タイミングを把握し、システムクロックＳＣＬＫの立上がりエッジに同期して表示データＸＤＡＴＡ（９６ビット）を９６画素分のデータ信号ｄ１，ｄ２，…，ｄ９６として９６本のデータ線１３、つまりＸ方向の１番目から９６番目までのデータ線１３に出力する。これにより、Ｙ方向の１番目の走査線１１に接続された１番目から９６番目までの画素１４に、第１サブフレームに対応する黒／白電圧が書き込まれる。
【００８７】
続いて、次のシステムクロックＳＣＬＫの立上がりエッジが発生すると、リードアドレスコントローラー２８によってフレームバッファー２３ａの領域Ｒ１の次のアドレス（アドレス「２」）を示すリードアドレスが生成されてフレームバッファー部２３に出力される。すると、フレームバッファー２３ａのアドレス「２」で特定された記憶領域に記憶された９６ビットの表示用データが読み出されてレベルシフター３０に出力される。これにより、レベルシフター３０からデータ線駆動回路４０に対して、電圧レベルシフト後の９６画素分のコードＣｉが次の表示データＸＤＡＴＡ（９６ビット）として出力される。
【００８８】
そして、データ線駆動回路４０は、システムクロックＳＣＬＫの立上がりエッジに同期して表示データＸＤＡＴＡ（９６ビット）を、次の９６画素分のデータ信号ｄ９７，ｄ９８，…，ｄ１９２として９６本のデータ線１３、つまりＸ方向の９７番目から１９２番目までのデータ線１３に出力する。これにより、Ｙ方向の１番目の走査線１１に接続された９７番目から１９２番目までの画素１４に、第１サブフレームに対応する黒／白電圧が書き込まれる。システムクロックＳＣＬＫの立上がりエッジが発生する度に、以上と同様動作が合計２０回繰り返されることにより、Ｙ方向の１番目の走査線１１に接続された１９２０個の画素１４の全てに第１サブフレームに対応する黒／白電圧が書き込まれる。
【００８９】
続いて、走査線駆動回路５０は、走査転送クロックＹＣＬＫの時刻ｔ３１における立下がりエッジに同期して、Ｙ方向の２番目の走査線１１に電圧ＶＧを有する走査信号Ｇ２を出力する。これにより、Ｙ方向の２番目の走査線１１に接続された１９２０個の画素１４におけるトランジスター１５がオン状態になる。リードアドレスコントローラー２８は、システムクロック信号ＳＣＬＫの時刻ｔ３１における立下がりエッジに同期して、フレームバッファー２３ａの領域Ｒ２の第２１番目のアドレス（アドレス「２１」）を示すリードアドレスを生成してフレームバッファー部２３に出力する。すると、そのアドレス「２１」で特定された記憶領域に記憶された９６ビットの表示用データが読み出されてレベルシフター３０に出力される。これにより、レベルシフター３０からデータ線駆動回路４０に対し、電圧レベルシフト後の９６画素分のコードＣｉが次の表示データＸＤＡＴＡ（９６ビット）として出力される。
【００９０】
そして、データ線駆動回路４０は、データ転送スタートパルスＸＳＰの時刻ｔ３１における立上がりエッジによって２番目の水平走査期間の開始タイミングを把握し、システムクロックＳＣＬＫの立上がりエッジに同期して表示データＸＤＡＴＡ（９６ビット）を９６画素分のデータ信号ｄ１，ｄ２，…，ｄ９６として、Ｘ方向の１番目から９６番目までのデータ線１３に出力する。これにより、Ｙ方向の２番目の走査線１１に接続された１番目から９６番目までの画素１４に、第１サブフレームに対応する黒／白電圧が書き込まれる。
続いて、次のシステムクロックＳＣＬＫの立上がりエッジが発生すると、リードアドレスコントローラー２８によってフレームバッファー２３ａの領域Ｒ１の次のアドレス（アドレス「２２」）を示すリードアドレスが生成されてフレームバッファー部２３に出力される。すると、フレームバッファー２３ａのアドレス「２２」で特定された記憶領域に記憶された９６ビットの表示用データが読み出されてレベルシフター３０に出力される。これにより、レベルシフター３０からデータ線駆動回路４０に対して、電圧レベルシフト後の９６画素分のコードＣｉが次の表示データＸＤＡＴＡ（９６ビット）として出力される。
【００９１】
そして、データ線駆動回路４０は、システムクロックＳＣＬＫの立上がりエッジに同期して表示データＸＤＡＴＡ（９６ビット）を、次の９６画素分のデータ信号ｄ９７，ｄ９８，…，ｄ１９２として９６本のデータ線１３、つまりＸ方向の９７番目から１９２番目までのデータ線１３に出力する。これにより、Ｙ方向の２番目の走査線１１に接続された９７番目から１９２番目までの画素１４に、第１サブフレームに対応する黒／白電圧が書き込まれる。システムクロックＳＣＬＫの立上がりエッジが発生する度に、以上と同様動作が合計２０回繰り返されることにより、Ｙ方向の２番目の走査線１１に接続された１９２０個の画素１４の全てに第１サブフレームに対応する黒／白電圧が書き込まれる。
【００９２】
以上説明した動作と同様の動作が、第３番目の走査線１１から第１０８０番目の走査線１１まで繰り返され、これらの走査線１１の各々に接続された１９２０個の画素１４の全てに第１サブフレームに対応する黒／白電圧が書き込まれる。これにより、１９２０×１０８０個の全ての画素１４に黒／白電圧が書き込まれ、第１サブフレームに対応する画像が表示されることになる。
【００９３】
続いて、時刻ｔ４において走査スタートパルスＹＳＰの立上がりエッジが発生し、第２サブフレームの開始タイミングが到来すると、走査線駆動回路５０は、走査転送クロックＹＣＬＫの時刻ｔ４における立上がりエッジに同期して、Ｙ方向の１番目の走査線１１に電圧ＶＧを有する走査信号Ｇ１を出力する。これにより、Ｙ方向の１番目の走査線１１に接続された１９２０個の画素１４におけるトランジスター１５がオン状態となる。
【００９４】
リードアドレスコントローラー２８は、システムクロック信号ＳＣＬＫの時刻ｔ４における立上がりエッジに同期して、フレームバッファー２３ａの領域Ｒ２の先頭アドレス（アドレス「２１６０１」）を示すリードアドレスを生成してフレームバッファー部２３に出力する。すると、フレームバッファー２３ａのアドレス「２０６０１」で特定された記憶領域に記憶された９６ビットの表示用データが読み出されてレベルシフター３０に出力される。これにより、レベルシフター３０からデータ線駆動回路４０に対して、電圧レベルシフト後の９６画素分のコードＣｉが次の表示データＸＤＡＴＡ（９６ビット）として出力される。
【００９５】
そして、データ線駆動回路４０は、データ転送スタートパルスＸＳＰの時刻ｔ４における立上がりエッジによって１番目の水平走査期間の開始タイミングを把握し、システムクロックＳＣＬＫの立上がりエッジに同期して表示データＸＤＡＴＡ（９６ビット）を９６画素分のデータ信号ｄ１，ｄ２，…，ｄ９６として、Ｘ方向の１番目から９６番目までのデータ線１３に出力する。これにより、Ｙ方向の１番目の走査線１１に接続された１番目から９６番目までの画素１４に、第２サブフレームに対応する黒／白電圧が書き込まれる。
【００９６】
続いて、次のシステムクロックＳＣＬＫの立上がりエッジが発生すると、リードアドレスコントローラー２８は、フレームバッファー２３ａの領域Ｒ２の次のアドレス（アドレス「２１６０２」）を示すリードアドレスを生成してフレームバッファー部２３に出力する。すると、フレームバッファー２３ａのアドレス「２０６０２」で特定された記憶領域に記憶された９６ビットの表示用データが読み出されてレベルシフター３０に出力される。これにより、レベルシフター３０からデータ線駆動回路４０に対して、電圧レベルシフト後の９６画素分のコードＣｉが次の表示データＸＤＡＴＡ（９６ビット）として出力される。
【００９７】
そして、データ線駆動回路４０は、システムクロックＳＣＬＫの立上がりエッジに同期して表示データＸＤＡＴＡ（９６ビット）を、次の９６画素分のデータ信号ｄ９７，ｄ９８，…，ｄ１９２として９６本のデータ線１３、つまりＸ方向の９７番目から１９２番目までのデータ線１３に出力する。これにより、Ｙ方向の１番目の走査線１１に接続された９７番目から１９２番目までの画素１４に、第２サブフレームに対応する黒／白電圧が書き込まれる。システムクロックＳＣＬＫの立上がりエッジが発生する度に、以上と同様動作が合計２０回繰り返されることにより、Ｙ方向の１番目の走査線１１に接続された１９２０個の画素１４の全てに第２サブフレームに対応する黒／白電圧が書き込まれる。
【００９８】
以上説明した動作と同様の動作が、第１サブフレームの場合と同様に、第２番目の走査線１１から第１０８０番目の走査線１１まで繰り返され、これらの走査線１１の各々に接続された１９２０個の画素１４の全てに第２サブフレームに対応する黒／白電圧が書き込まれる。これにより、１９２０×１０８０個の全ての画素１４に黒／白電圧が書き込まれ、第２サブフレームに対応する画像が表示されることになる。以上説明した各サブフレーム毎の動作が、時刻ｔ４８に発生する第４８サブフレームまで繰り返されることにより、時刻ｔ１から始まる１フレームの画像表示が完了する。
【００９９】
以上の通り、本実施形態による液晶装置１によれば、１フレームにおける画素毎の階調を示す階調データを、ディジタルコード変換器２１によってサブフレーム毎の輝度レベルを示す複数のビットからなるディジタルコードに変換し、このディジタルコードを、マトリクス変換部１１によって相展開数を画素を単位とした同じサブフレームの輝度レベルを示すビットからなるデータ（表示用データ）に変換し、変換された表示用データをフレームバッファー部２３に記憶している。これにより、表示駆動回路２０に設けられるディジタルコード変換部２１及びマトリクス変換部２２の入力側の動作周波数をドットクロック信号ＤＣＬＫの周波数と等しい約１２４ＭＨｚにし、マトリクス変換部２２の出力側及びフレームバッファー部２３の動作周波数をシステムクロック信号ＳＣＬＫの周波数ｆＳＣＬＫと等しい約６２．２ＭＨｚにすることができる。このため、回路規模の大幅な増大及び動作速度の上昇を招くことなく高精細な表示を実現することが可能になる。
【０１００】
ここで、図５に示すマトリクス変換回路は、マトリクス変換回路は、４８×９６個のフリップフロップのうち、クロックパルスＷＣ１〜ＷＣ９６の何れかが入力される９６個のフリップフロップのみが動作状態になり、他のフリップフロップは非動作状態であるため、消費電力を低減することができる。仮に、１個のフリップフロップの消費電流が０．１ｍＡであるとすると、４８×９６個の全てのフリップフロップが動作状態になる場合の消費電流は４６８．８ｍＡ（４６８０×０．１ｍＡ）である。これに対し、図５に示すマトリクス変換回路は、一度に動作するフリップフロップの数は４８個であるため、消費電流は４．８ｍＡ（４８×０．１ｍＡ）である。このように、図５に示すマトリクス変換回路は、４８×９６個の全てのフリップフロップが動作状態になる場合に比べて、消費電力を９０分の１程度に低減することができる。
【０１０１】
〔電子機器〕
次に、以上説明した液晶装置１（電気光学装置）を備えた電子機器の例について説明する。
（１）プロジェクター
まず、本実施形態に係る液晶装置１をライトバルブとして用いたプロジェクターについて説明する。図１１は、液晶装置を適用したプロジェクターの構成を示す平面図である。この図１１に示すように、プロジェクター１１００内部には、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置している。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクター１１１４による反射で略平行な光束となって、第１のインテグレーターレンズ１１２０に入射する。これにより、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレーターレンズを光入射側に有する偏光変換素子１１３０によって、偏光方向がほほ揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射されることとなる。
【０１０２】
偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッター１１４０のｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー１１５１の青色光反射層にて反射され、反射型の液晶装置１Ｂによって変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層にて反射され、反射型の液晶装置１Ｒによって変調される。一方、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１５２の赤色光反射層を透過して、反射型の液晶装置１Ｇによって変調される。
【０１０３】
このようにして、液晶装置１Ｒ，１Ｇ，１Ｂによってそれぞれ色光変調された赤色，緑色，青色の光は、ダイクロイックミラー１１５２，１１５１、偏光ビームスプリッター１１４０によって順次合成された後、投写光学系１１６０によって、スクリーン１１７０に投写されることとなる。尚、液晶装置１Ｒ，１Ｂ，１Ｇには、ダイクロイックミラー１１５１，１１５２によって、Ｒ，Ｇ，Ｂの各原色に対応する光束が入射するので、カラーフィルターは必要ない。尚、本実施形態においては、反射型の液晶装置を用いたが、透過型表示の液晶装置を用いたプロジェクターとしても構わない。
【０１０４】
（２）モバイル型コンピューター
次に、上記液晶装置１を、モバイル型のパーソナルコンピューターに適用した例について説明する。図１２は、液晶装置を適用したパーソナルコンピューターの構成を示す斜視図である。同図において、パーソナルコンピューター１２００は、キーボード１２０２を備えた本体部１２０４と、表示ユニット１２０６とから構成されている。この表示ユニット１２０６は、先に述べた液晶装置１の前面にフロントライトを付加することにより構成されている。尚、この構成では、液晶装置１を反射直視型として用いることになるので、画素電極１６において、反射光が様々な方向に散乱するように、凹凸が形成される構成が望ましい。
【０１０５】
（３）携帯電話
更に、上記液晶装置１を、携帯電話に適用した例について説明する。図１３は、液晶装置を適用した携帯電話の構成を示す斜視図である。同図において、携帯電話１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６とともに、液晶装置１を備えるものである。この液晶装置１にも、必要に応じてその前面にフロントライトが設けられる。また、この構成でも、液晶装置１が反射直視型として用いられることになるので、画素電極１６に凹凸が形成される構成が望ましい。
【０１０６】
尚、電子機器としては、図１１〜図１３を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。
【符号の説明】
【０１０７】
１…液晶装置、１１…走査線、１３…データ線、１４…画素、１５…トランジスター、１６…画素電極、２０…表示駆動回路、２１…ディジタルコード変換部、２２…マトリクス変換部、２２ａ，２２ｂ…マトリクス変換回路、２３…フレームバッファー部、２３ａ，２３ｂ…フレームバッファー、２５…ライトアドレスコントローラー、ＣＴ…カウンター、ＤＣＬＫ…ドットクロック、ＤＦ１−１〜ＤＦ９６−４８…フリップフロップ、ＳＬ１〜ＳＬ９６…セレクター、ＳＲ…シフトレジスター、ＷＣ１〜ＷＣ９６…クロックパルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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