(57)【要約】【課題】電源投入時および通常動作時において信頼性の高い正確な低電圧検出を可能とするとともに、ＩＣのチップサイズの小さい低電圧検出回路を提供する。【解決手段】第１の基準電圧あるいは入力電圧から生成される出力インピーダンスが小さい第１の電流源と第２の電流源と、第１の電流源と前記第１の基準電圧よりも電圧の低い第２の基準電圧に接続され、両電圧の電位差が所定の電位差以下になったときに、閉状態となるスイッチング素子と、一方が、スイッチング素子を介して、第１の電流源に接続され、他方が、第２の電流源に接続され、スイッチング素子が閉状態となったときに、第２の電流源に接続される結線から低電圧検出信号を出力するカレントミラー回路とを備える。【選択図】図１
2011185802.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧の起動時あるいは、電源電圧の低下を検出する低電圧検出回路であって、
第１の基準電圧あるいは入力電圧から生成される出力インピーダンスが小さい第１の電流源と第２の電流源と、
前記第１の電流源と前記第１の基準電圧よりも電圧の低い第２の基準電圧に接続され、両電圧の電位差が所定の電位差以下になったときに、閉状態となるスイッチング素子と、一方が、前記スイッチング素子を介して、前記第１の電流源に接続され、他方が、前記第２の電流源に接続され、前記スイッチング素子が閉状態となったときに、前記第２の電流源に接続される結線から低電圧検出信号を出力するカレントミラー回路と、
を備えたことを特徴とする低電圧検出回路。
【請求項２】
前記第１の電流源と第２の電流源との電流が等しく、前記スイッチング素子に流れる電流を１としたときに、前記カレントミラー回路が前記第２の電流源から１よりも大きな電流を流そうとすることを特徴とする請求項１に記載の低電圧検出回路。
【請求項３】
前記カレントミラー回路のミラー比が等しく、前記第２の電流源からの電流を１としたときに、前記第１の電流源からの電流が１よりも大きいことを特徴とする請求項１に記載の低電圧検出回路。
【請求項４】
前記低電圧検出解除信号を出力した後に、該低電圧検出解除信号を所定時間維持するための低電圧検出信号解除維持手段を備えたことを特徴とする請求項１に記載の低電圧検出回路。
【請求項５】
前記低電圧検出解除信号維持手段が、
前記第２の基準電圧から生成される第３の電流源と、
前記低電圧検出解除信号に基づいて、前記第３の電流源からの電流が、前記第１の電流源から前記スイッチング素子を介して接続される前記カレントミラー回路に供給されることを特徴とする請求項４に記載の低電圧検出回路。
【請求項６】
前記カレントミラー回路から出力される低電圧検出信号を波形整形する波形整形手段を備えたことを特徴とする請求項１に記載の低電圧検出回路。
【請求項７】
前記スイッチング素子がＰＮＰトランジスタであり、エミッタ端子が前記第１の電流源に接続されるとともに、ベース端子が前記第２の基準電圧に接続されていることを特徴とする請求項１に記載の低電圧検出回路。
【請求項８】
前記スイッチング素子がＰｃｈ  ＭＯＳ−ＦＥＴであり、ソース端子が前記第２の電流源に接続されるとともに、ゲート端子が前記第１の基準電圧に接続されていることを特徴とする請求項１に記載の低電圧検出回路。
【請求項９】
第１の基準電圧あるいは入力電圧から生成される出力インピーダンスが小さい第１の電流源と第２の電流源と、前記第１の電流源と前記第１の基準電圧よりも電圧の低い第２の基準電圧に接続され、両電圧の電位差が所定の電位差以下になったときに、閉状態となるスイッチング素子と、一方が、前記スイッチング素子を介して、前記第１の電流源に接続され、他方が、前記第２の電流源に接続されるとともに、低電圧検出信号を出力するカレントミラー回路と、を備えた低電圧検出回路における低電圧検出方法であって、
前記第１の基準電圧と前記第２の基準電圧との電位差が所定の電位差以下になったときに、スイッチング素子が閉状態となっている第１のステップと、
前記スイッチング素子が閉状態の時に、前記第２の電流源に接続される結線から低電圧検出信号を生成する第２のステップと、
該生成された低電圧検出信号を波形整形して出力する第３のステップと、
前記第１の基準電圧と前記第２の基準電圧との電位差が所定の電位差以上になったときに、スイッチング素子が開状態となる第４のステップと、
第３の電流源から前記スイッチング素子を介して接続される前記カレントミラー回路に電流供給して、該低電圧検出解除信号を所定時間維持する第６のステップと、
を備えたことを特徴とする低電圧検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧の低下を検出する低電圧検出回路に関する。
【背景技術】
【０００２】
一般に、マイクロコンピュータにおいては、その電源電圧Ｖｄｄがある基準以下の電圧に低下すると、回路の動作が不安定となり、誤動作を起こすことが知られている。これを防止する観点から、マイクロコンピュータを用いる回路には、その電源電圧Ｖｄｄの低下を検出するための低電圧検出回路が設けられ、自動的にリセット動作がなされるようになっている。
【０００３】
従来の低電圧検出回路は、図７に示すように、入力電圧を分圧抵抗Ｒ２０１とＲ２０２によって分圧電圧を出力する分圧回路と、基準電圧を分圧抵抗Ｒ２０３とＲ２０４によって分圧電圧を出力する分圧回路と、それらの出力電圧を比較して、その判定結果を出力するコンパレータＩＣ２０１とから構成されている。
【０００４】
そして、このような低電圧検出回路によって、入力電圧の状態が監視され、入力電圧の分圧電圧が基準電圧の分圧電圧よりも低くなった場合には、コンパレータＩＣ２０１からハイレベルの低電圧検出信号が出力され、マイクロコンピュータをリセット（停止）状態にし、そのマイクロコンピュータの誤動作を防止している。また、通常動作時だけでなく、入力電圧が低い電源投入時においても、同様にマイクロコンピュータをリセット状態にさせ、その誤動作を防止している。
【０００５】
また、上記の従来回路では、電源投入時および通常動作時の入力電圧が低下した時において所望のリセット動作がなされず、その結果誤動作が生じてしまう問題があったが、これを防止するために、図６に示すような低電圧検出回路が開示されている（例えば、特許文献１参照。）。
【０００６】
この低電圧検出回路は、基準電圧発生回路１００と、分圧回路２００と、比較回路としてのコンパレータ３００と、分圧回路２００に直列接続された第２の定電流トランジスタＭ１０２とから構成されている。
【０００７】
ここで、基準電圧発生回路１００は、電源電圧Ｖｄｄ供給端とグランド間に挿入された、第１の定電流Ｉ１００を発生させる第１の定電流トランジスタＭ１０１（Ｐチャネル型トランジスタ）と、第１の定電流トランジスタＭ１０１に直列接続された負荷素子４００（抵抗Ｒ１０１とダイオードＤ）とから構成されており、電源電圧Ｖｄｄの低下を判定するための基準電圧Ｖｒｅｆをコンパレータ３００の一方の入力端（非反転入力端＋）に供給するものである。第１の定電流トランジスタＭ１０１のゲートとドレインとは短絡されている。
【０００８】
そして、補助電流トランジスタＭａ（Ｐチャネル型トランジスタ）が、制限抵抗Ｒ１０２を介して負荷素子４００に直列に接続されている。この補助電流トランジスタＭａは、第２の定電流トランジスタＭ１０２のドレイン電圧Ａが高い通常動作時にはオフの状態であり、補助電流トランジスタＭａは動作しない。
【０００９】
逆に、ドレイン電圧Ａが低い電源投入時および電源電圧Ｖｄｄの低下時に導通し、負荷素子４００に補助電流Ｉａを流し、基準電圧Ｖｒｅｆの立ち上がり、および基準電圧Ｖｒｅｆの電圧を一定に維持できるよう補助する。なお、補助電流Ｉａが過度に流れることを制限する観点から制限抵抗Ｒ１０２を配置している。
【００１０】
分圧回路２００は、電源電圧Ｖｄｄ供給端とグランド間に挿入される分圧抵抗Ｒ１０３，Ｒ１０４の直列回路から構成されており、電源電圧Ｖｄｄの分圧電圧ＶＢをコンパレータ３００の他方の入力端（反転入力端−）に供給する。
【００１１】
当該電源電圧Ｖｄｄ供給端と分圧回路２００との間には、第２の定電流トランジスタＭ１０２（Ｐチャネル型トランジスタ）が挿入され、分圧回路２００の電流源となっている。そして、第２の定電流トランジスタＭ１０２のゲートと第１の定電流トランジスタＭ１０１のゲートは相互に接続され、カレントミラーを構成している。
【００１２】
さらに、第２の定電流トランジスタＭ１０２のトランジスタサイズは、第１の定電流トランジスタＭ１０１に流れる第１の定電流Ｉ１００の数倍の第２の定電流Ｉ２００を流すことができ、分圧抵抗Ｒ１０３，Ｒ１０４に対してその抵抗が無視できる程度にトランジスタサイズが調整されている。
【００１３】
また、第２の定電流トランジスタＭ１０２のドレイン電圧Ａ（第２の定電流トランジスタと分圧回路２００との接続点）は、補助電流トランジスタＭａのゲートに接続されている。従って、補助電流トランジスタＭａはドレイン電圧Ａによって制御されるものである。
【００１４】
コンパレータ３００は、基準電圧Ｖｒｅｆと分圧電圧ＶＢとを比較し、その比較結果に応じて低電圧検出信号Ｃｏｕｔを出力する。低電圧検出信号Ｃｏｕｔは、マイクロコンピュータ等のＬＳＩのリセット（停止）パルスとして用いることが可能である。
【００１５】
これにより、電源投入時において基準電圧Ｖｒｅｆの立ち上がりが遅れることはなく、また、通常動作時に電源電圧Ｖｄｄが低下したとしても、それによる基準電圧Ｖｒｅｆの低下は防止される。そのため、電源投入時および通常動作時において信頼性の高い正確な低電圧検出が可能となる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００７−１２１０８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記の従来技術では、上記のような効果が期待できるものの、集積回路であるコンパレータを用いる構成となっているために、回路規模が大きくなり、ＩＣのレイアウト面積が大きくなるといった問題があった。
【００１８】
そこで、本発明は、上記の課題に鑑みてなされたものであり、電源投入時および通常動作時において信頼性の高い正確な低電圧検出を可能とするとともに、ＩＣのチップサイズの小さい低電圧検出回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明は、上述の課題を解決するために、以下の事項を提案している。
【００２０】
（１）本発明は、電源電圧の起動時あるいは、電源電圧の低下を検出する低電圧検出回路であって、第１の基準電圧あるいは入力電圧から生成される出力インピーダンスが小さい第１の電流源（例えば、図１のＩｒｅｆ１に相当）と第２の電流源（例えば、図１のＩｒｅｆ２に相当）と、前記第１の電流源と前記第１の基準電圧よりも電圧の低い第２の基準電圧に接続され、両電圧の電位差が所定の電位差以下になったときに、閉状態となるスイッチング素子（例えば、図１のスイッチ素子１１に相当）と、一方が、前記スイッチング素子を介して、前記第１の電流源に接続され、他方が、前記第２の電流源に接続され、前記スイッチング素子が閉状態となったときに、前記第２の電流源に接続される結線から低電圧検出信号を出力するカレントミラー回路（例えば、図１のカレントミラー回路１２に相当）と、を備えたことを特徴とする低電圧検出回路を提案している。  
【００２１】
この発明によれば、低電圧検出回路が、第１の基準電圧あるいは入力電圧から生成される出力インピーダンスが小さい第１の電流源と第２の電流源と、第１の電流源と第１の基準電圧よりも電圧の低い第２の基準電圧に接続され、両電圧の電位差が所定の電位差以下になったときに、閉状態となるスイッチング素子と、一方が、スイッチング素子を介して、第１の電流源に接続され、他方が、第２の電流源に接続されるとともに、低電圧検出信号を出力するカレントミラー回路とから構成されている。したがって、従来のように、回路規模が大きいコンパレータを用いることなく、低電圧検出回路を構成することができる。
【００２２】
（２）本発明は、（１）の低電圧検出回路について、前記第１の電流源と第２の電流源との電流が等しく、前記スイッチング素子に流れる電流を１としたときに、前記カレントミラー回路が前記第２の電流源から１よりも大きな電流を流そうとすることを特徴とする低電圧検出回路を提案している。
【００２３】
この発明によれば、第１の電流源と第２の電流源との電流が等しく、スイッチング素子に流れる電流を１としたときに、カレントミラー回路が第２の電流源から１よりも大きな電流を流そうとする。つまり、スイッチング素子が開状態となったときに、カレントミラー回路が、第２の電流源に対して、第１の電流源よりも大きな電流を引き抜こうとするため、低電圧検出時は「Ｈｉレベル」の低電圧検出信号を、低電圧検出解除時には確実に「Ｌｏｗレベル」とすることができる。
【００２４】
（３）本発明は、（１）の低電圧検出回路について、前記カレントミラー回路のミラー比が等しく、前記第２の電流源からの電流を１としたときに、前記第１の電流源からの電流が１よりも大きいことを特徴とする低電圧検出回路を提案している。  
【００２５】
この発明によれば、カレントミラー回路のミラー比が等しく、第２の電流源からの電流を１としたときに、第１の電流源からの電流が１よりも大きい。つまり、この場合も、スイッチング素子が開状態となったときに、カレントミラー回路が、第２の電流源に対して、より大きな電流を引き抜こうとするため、低電圧検出時は「Ｈｉレベル」の低電圧検出信号を、低電圧検出解除時には確実に「Ｌｏｗレベル」とすることができる。
【００２６】
（４）本発明は、（１）の低電圧検出回路について、前記低電圧検出解除信号を出力した後に、該低電圧検出解除信号を所定時間維持するための低電圧検出解除信号維持手段（例えば、図１の定電流源Ｉｒｅｆ３およびスイッチ素子１４に相当）を備えたことを特徴とする低電圧検出回路を提案している。
【００２７】
この発明によれば、低電圧検出解除信号維持手段は、低電圧検出解除信号を出力した後に、その低電圧検出解除信号を所定時間維持する。したがって、入力電圧が低電圧状態から完全に脱した後に、低電圧検出状態を解除することができる。
【００２８】
（５）本発明は、（４）の低電圧検出回路について、前記低電圧検出解除信号維持手段が、前記第２の基準電圧から生成される第３の電流源（例えば、図１の定電流源Ｉｒｅｆ３に相当）と、前記低電圧検出解除信号に基づいて、前記第３の電流源からの電流が、前記第１の電流源から前記スイッチング素子を介して接続される前記カレントミラー回路に供給されることを特徴とする低電圧検出回路を提案している。  
【００２９】
この発明によれば、低電圧検出解除信号維持手段は、第２の基準電圧から生成される第３の電流源と、低電圧検出解除信号に基づいて、第３の電流源からの電流が、第１の電流源からスイッチング素子を介して接続されるカレントミラー回路に供給する。したがって、低電圧検出解除信号維持手段により、カレントミラー回路に対して、付加的に電流を供給することにより、低電圧検出解除信号の極性を確実に、「Ｌｏｗレベル」に維持することができる。
【００３０】
（６）本発明は、（１）の低電圧検出回路について、前記カレントミラー回路から出力される低電圧検出信号を波形整形する波形整形手段（例えば、図１の波形整形部１３に相当）を備えたことを特徴とする低電圧検出回路を提案している。
【００３１】
この発明によれば、波形整形手段は、カレントミラー回路から出力される低電圧検出信号を波形整形する。つまり、カレントミラー回路から出力される低電圧検出信号波形では、信号の立下りエッジ付近や立ち上がりエッジ付近で、信号がなまってしまい低電圧等の検出が正確に実行できない恐れがあるが、この信号を波形整形することにより、正確に、低電圧等の検出を行うことができる。
【００３２】
（７）本発明は、（１）の低電圧検出回路について、前記スイッチング素子がＰＮＰトランジスタ（例えば、図２のトランジスタＱ５に相当）であり、エミッタ端子が前記第１の電流源に接続されるとともに、ベース端子が前記第２の基準電圧に接続されていることを特徴とする低電圧検出回路を提案している。
【００３３】
この発明によれば、スイッチング素子がＰＮＰトランジスタであり、エミッタ端子が第１の電流源に接続されるとともに、ベース端子が第２の基準電圧に接続されている。つまり、第１の電流源は、第１の基準電圧から生成され、しかも出力インピーダンスが低いことから、第１の基準電圧と第２の基準電圧の電位差がトランジスタのＶＢＥ以上になれば、トランジスタがオン状態となり、低電圧検出を解除することができる。したがって、トランジスタのＶＢＥを利用することにより、簡単な構成で、低電圧状態を検出することができる。
【００３４】
（８）本発明は、（１）の低電圧検出回路について、前記スイッチング素子がＰｃｈ  ＭＯＳ−ＦＥＴであり、ソース端子が前記第１の電流源に接続されるとともに、ゲート端子が前記第２の基準電圧に接続されていることを特徴とする請求項１に記載の低電圧検出回路を提案している。
【００３５】
この発明によれば、スイッチング素子がＰｃｈ  ＭＯＳ−ＦＥＴであり、ゲート端子が第２の基準電圧に接続されるとともに、ソース端子が第１の電流源に接続されている。つまり、第１の電流源は、第１の基準電圧から生成され、しかも出力インピーダンスが低いことから、第１の基準電圧と第２の基準電圧の電位差がＭＯＳ−ＦＥＴのＶｇｓ以上になれば、ＭＯＳ−ＦＥＴがオン状態となり、低電圧検出を解除することができる。したがって、ＭＯＳ−ＦＥＴのＶｇｓを利用することにより、簡単な構成で、低電圧状態を検出することができる。
【００３６】
（９）本発明は、第１の基準電圧あるいは入力電圧から生成される出力インピーダンスが小さい第１の電流源と第２の電流源と、前記第１の電流源と前記第１の基準電圧よりも電圧の低い第２の基準電圧に接続され、両電圧の電位差が所定の電位差以下になったときに、閉状態となるスイッチング素子と、一方が、前記スイッチング素子を介して、前記第１の電流源に接続され、他方が、前記第２の電流源に接続されるとともに、低電圧検出信号を出力するカレントミラー回路と、を備えた低電圧検出回路における低電圧検出方法であって、前記第１の基準電圧と前記第２の基準電圧との電位差が所定の電位差以下になったときに、スイッチング素子が閉状態となっている第１のステップ（例えば、図４のステップＳ１０１に相当）と、前記スイッチング素子が閉状態の時に、前記第２の電流源に接続される結線から低電圧検出信号を生成する第２のステップ（例えば、図４のステップＳ１０２に相当）と、該生成された低電圧検出信号を波形整形して出力する第３のステップ（例えば、図４のステップＳ１０３に相当）と、前記第１の基準電圧と前記第２の基準電圧との電位差が所定の電位差以上になったときに、スイッチング素子が開状態となる第４のステップ（例えば、図４のステップＳ１０４に相当）と、第３の電流源から前記スイッチング素子を介して接続される前記カレントミラー回路に電流供給して、該低電圧検出信号の解除状態を所定時間維持する第６のステップ（例えば、図４のステップＳ１０６に相当）と、を備えたことを特徴とする低電圧検出方法を提案している。
【００３７】
この発明によれば、第１の電流源と前記第２の基準電圧との電位差が所定の電位差以下になったときに、スイッチング素子が閉状態となり、スイッチング素子が閉状態になったときに、第２の電流源に接続される結線から低電圧検出信号を生成する。そして、その生成された低電圧検出信号を波形整形して出力し、第３の電流源からスイッチング素子を介して接続されるカレントミラー回路に電流供給して、その低電圧検出信号の解除状態を所定時間維持する。したがって、従来のように、回路規模が大きいコンパレータを用いることなく、低電圧検出回路を構成することができる。また、カレントミラー回路から出力される低電圧検出信号波形では、信号の立下りエッジ付近や立ち上がりエッジ付近で、信号がなまってしまい低電圧等の検出が正確に実行できない恐れがあるが、この信号を波形整形することにより、正確に、低電圧等の検出を行うことができる。また、カレントミラー回路に対して、付加的に電流を供給することにより、低電圧検出解除信号の極性を確実に、「Ｌｏｗレベル」に維持することができる。
【発明の効果】
【００３８】
本発明によれば、電源投入時および通常動作時において信頼性の高い正確な低電圧検出を可能とするとともに、ＩＣのチップサイズを極力小さくすることができるという効果がある。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係る低電圧検出回路の概略的な構成図である。
【図２】本発明の第１の実施形態に係る低電圧検出回路の詳細な構成図である。
【図３】入力電圧、第１の基準電圧、第２の基準電圧の時間軸上の変化と低電圧検出ポイントの関係を示す図である。
【図４】本発明の第１の実施形態に係る低電圧検出回路の動作フローである。
【図５】本発明の第２の実施形態に係る低電圧検出回路の概略的な構成図である。
【図６】従来の低電圧検出回路の詳細な構成図である。
【図７】従来の低電圧検出回路の詳細な構成図である。
【発明を実施するための形態】
【００４０】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００４１】
＜第１の実施形態＞
図１から図４を用いて、本発明の第１の実施形態について、説明する。
【００４２】
＜低電圧検出回路のブロック構成＞
本実施形態に係る低電圧検出回路は、図１に示すように、第１の定電流源Ｉｒｅｆ１と、第２の定電流源Ｉｒｅｆ２と、スイッチ素子１１と、カレントミラー回路１２と、波形整形部１３と、第３の定電流源Ｉｒｅｆ３と、スイッチ素子１４とから構成されている。
【００４３】
第１の定電流源Ｉｒｅｆ１は、第１の基準電圧により生成される定電流源であり、Ｉ１の定電流を供給する。また、出力インピーダンスは、十分に小さい。第２の定電流源Ｉｒｅｆ２は、第１の定電流源Ｉｒｅｆ１と同様に、第１の基準電圧により生成される定電流源であり、Ｉ１の定電流を供給する。なお、第１の基準電圧と第２の基準電圧とは、外部で生成される基準電圧であり、その電圧は、図３に示すように、第１の基準電圧の方が、第２の基準電圧よりも高く設定されている。なお、第１の基準電圧と第２の基準電圧との関係については、具体例を交えて後述する。
【００４４】
スイッチ素子１１は、第１の定電流源Ｉｒｅｆ１の接続点から得られる第１の基準電圧と、接続された第２の基準電圧との電位差が所定の電位差以上になったときに、スイッチ素子を開状態として、第１の定電流源Ｉｒｅｆ１とカレントミラー回路１２を接続し、定電流Ｉ１を供給する。
【００４５】
カレントミラー回路１２は、図１に示すように、ＭＯＳ−ＦＥＴであるＱ１とＱ２とにより構成されている定電流源である。なお、本実施形態においては、Ｑ１の電流容量を「１」とすると、Ｑ２の電流容量が「１」よりも大きくなるように設定されている。これにより、スイッチング素子が開状態となったときに、カレントミラー回路１２が、第２の定電流源Ｉｒｅｆ２に対して、より大きな電流を引き抜こうとするため、低電圧検出時は「Ｈｉレベル」の低電圧検出信号を、低電圧検出解除時には確実に「Ｌｏｗレベル」とすることができる。また、Ｑ１とＱ２の電流容量を等しくして、第２の定電流源Ｉｒｅｆ２からの電流を「１」としたときに、第１の定電流源Ｉｒｅｆ１からの電流を「１」よりも大きくなるように設定してもよい。この場合にも、同様の効果が期待できる。
【００４６】
波形整形部１３は、カレントミラー回路１２の作用により生成された低電圧検出信号の波形整形を行う。これにより、カレントミラー回路１２から出力される低電圧検出信号波形では、信号の立下りエッジ付近や立ち上がりエッジ付近で、信号がなまってしまい低電圧等の検出が正確に実行できない恐れがあるが、この信号を波形整形することにより、正確に、低電圧等の検出を行うことができる。
【００４７】
第３の定電流源Ｉｒｅｆ３は、第２の基準電圧により生成される定電流源である。スイッチ素子１４は、低電圧検出解除信号に基づいて、第３の定電流源Ｉｒｅｆ３からの電流をカレントミラー回路１２に供給する。これにより、カレントミラー回路１２に対して、付加的に電流を供給することにより、低電圧検出解除信号の極性を確実に、「Ｌｏｗレベル」に維持することができる。
【００４８】
＜低電圧検出回路の回路構成＞
図２を用いて、本実施形態に係る低電圧検出回路の回路構成について、説明する。
第１の定電流源Ｉｒｅｆ１は、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ３）で構成されており、ゲート端子には、第１のゲート信号が接続され、ソース端子は、第１の基準電圧に接続されている。さらに、ドレイン端子は、スイッチ素子１１に接続されている。ここで、第１のゲート信号は、第１の定電流源Ｉｒｅｆ１が所定の電流を供給できるように、外部から供給される信号である。これにより、第１の基準電圧から所定の定電流を供給する。また、上記のような構成であるため、第１の定電流源Ｉｒｅｆ１が動作する時には、スイッチ素子１１は、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ３）のオン抵抗を出力インピーダンスとする低インピーダンスで、第１の基準電圧に接続される。
【００４９】
第２の定電流源Ｉｒｅｆ２は、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ４）で構成されており、ゲート端子には、第１のゲート信号が接続され、ソース端子は、第１の基準電圧に接続されている。さらに、ドレイン端子は、カレントミラー回路１２を構成するＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ２）のドレイン端子に接続されている。ここで、第１のゲート信号は、第１の定電流源Ｉｒｅｆ１が所定の電流を供給できるように、外部から供給される信号である。これにより、第１の基準電圧から所定の定電流を供給する。
【００５０】
スイッチ素子１１は、ｐｎｐ型トランジスタで構成され、ベース端子が第２の基準電圧に接続され、エミッタ端子が第１の定電流源Ｉｒｅｆ１を構成するＰｃｈ  ＭＯＳ−ＦＥＴ（Ｑ３）のドレイン端子に接続され、コレクタ端子が、カレントミラー回路１２を構成するＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１）のドレイン端子に接続されている。なお、本実施形態においては、スイッチ素子１１をｐｎｐ型トランジスタで構成する例について述べたが、例えば、Ｐｃｈ  ＭＯＳ−ＦＥＴ等のスイッチ素子を用いても同様の効果が期待できる。
【００５１】
カレントミラー回路１２は、Ｎｃｈ  ＭＯＳ−ＦＥＴであるＱ１とＱ２とにより構成され、Ｎｃｈ  ＭＯＳ−ＦＥＴであるＱ１およびＱ２のソース端子は、接地され、Ｎｃｈ  ＭＯＳ−ＦＥＴであるＱ１およびＱ２のゲート端子が接続されるとともに、Ｎｃｈ  ＭＯＳ−ＦＥＴであるＱ１のドレイン端子とゲート端子とが接続されて構成されている。
【００５２】
波形整形部１３は、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ８）とＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１０）とから構成されるインバータと、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ９）とＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１１）とから構成されるインバータとが直列接続されて構成されている。
【００５３】
具体的には、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ８）およびＰｃｈ  ＭＯＳ−ＦＥＴ（Ｑ９）のソース端子がともに第２の基準電圧に接続され、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ８）のゲート端子がＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１０）のゲート端子に接続されるとともに、第２の定電流源Ｉｒｅｆ２を構成するＰｃｈ  ＭＯＳ−ＦＥＴ（Ｑ４）のドレイン端子およびカレントミラー回路１２を構成するＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ２）のドレイン端子に接続され、Ｎｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１０）およびＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１１）のソース端子が接地されている。また、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ８）のドレイン端子とＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１０）のドレイン端子が接続されるとともに、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ９）とＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１１）のゲート端子に接続されている。また、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ９）のドレイン端子とＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１１）のドレイン端子が接続され、ここから低電圧検出信号が出力される。
【００５４】
第３の定電流源Ｉｒｅｆ３は、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ６）で構成されており、ゲート端子には、第２のゲート信号が接続され、ソース端子は、第２の基準電圧に接続されている。さらに、ドレイン端子は、スイッチ素子１４を構成するＰｃｈ  ＭＯＳ−ＦＥＴ（Ｑ７）のソース端子に接続されている。ここで、第２のゲート信号は、第３の定電流源Ｉｒｅｆ３が所定の電流を供給できるように、外部から供給される信号である。これにより、第２の基準電圧から所定の定電流を供給する。
【００５５】
スイッチ素子１４は、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ７）で構成されており、ソース端子は、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ６）のドレイン端子に接続され、ドレイン端子は、カレントミラー回路を構成するＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１）のドレイン端子に接続されている。また、ゲート端子は、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ９）のドレイン端子とＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１１）のドレイン端子が接続され、低電圧検出信号を入力する。
【００５６】
＜低電圧検出回路の動作＞
図３および図４を用いて、本実施形態に係る低電圧検出回路の動作について説明する。
図３は、例えば、電源起動時の入力電圧、第１の基準電圧、第２の基準電圧を示しており、電源の起動とともに、ある傾きをもって各電圧が上昇し、規定の電圧値に至る。また、第１の基準電圧は、第２の基準電圧よりも図２に示したトランジスタＱ５のＶＢＥ以上高い電圧に設定されている。さらに、低電圧検出の解除は、第２の基準電圧が規定の電圧に達した後に実行される。
【００５７】
まず、第１のゲート信号が供給され、第１の定電流源Ｉｒｅｆ１を構成するＰｃｈ  ＭＯＳ−ＦＥＴ（Ｑ３）および第２の定電流源Ｉｒｅｆ２を構成するＰｃｈ  ＭＯＳ−ＦＥＴ（Ｑ４）がオン状態となって、第１の定電流源Ｉｒｅｆ１および第２の定電流源Ｉｒｅｆ２が、所定の定電流を出力する。その時、第１の基準電圧と第２の基準電圧との電位差が所定の電位差以下であり、トランジスタＱ５がオフ状態となっている。第１の定電流源Ｉｒｅｆ１を構成するＰｃｈ  ＭＯＳ−ＦＥＴ（Ｑ３）のソース端子とカレントミラー回路１２を構成するＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１）のドレイン端子とが接続されておらず、カレントミラー回路１２に第１の定電流源Ｉｒｅｆ１からの定電流が供給されていない（図４のステップＳ１０１）。
【００５８】
トランジスタＱ５が閉状態の時に第２の電流源に接続される結線から低電圧検出信号を生成する。（図４のステップＳ１０２）。
【００５９】
生成された低電圧検出信号は、インバータ回路を構成するＰｃｈ  ＭＯＳ−ＦＥＴ（Ｑ８）およびＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１０）のゲート端子に入力される。このとき、入力される低電圧検出信号の極性は、「Ｈｉ」であるため、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ８）がオフ状態となり、Ｎｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１０）はオン状態を維持するため、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ８）のドレイン端子には、極性が反転した「Ｌｏｗ」レベルの信号が現れる。
【００６０】
この信号は、次に、インバータ回路を構成するＰｃｈ  ＭＯＳ−ＦＥＴ（Ｑ９）およびＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１１）のゲート端子に入力される。このとき、入力される低電圧検出信号の極性は、「Ｌｏｗ」であるため、Ｎｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１１）がオフ状態となり、Ｐｃｈ  ＭＯＳ−ＦＥＴ（Ｑ９）はオン状態を維持するため、Ｎｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１１）のドレイン端子には、極性が反転した「Ｈｉ」レベルの波形整形された低電圧検出信号が現れる（図４のステップＳ１０３）。
【００６１】
次に、第１の基準電圧と第２の基準電圧との電位差が所定の電位差以上になると、トランジスタＱ５がオン状態となり（図４のステップＳ１０４）、低電圧検出信号が解除となる（図４のステップＳ１０５）。
ここで、カレントミラー回路１２を構成するＮｃｈ  ＭＯＳ−ＦＥＴ（Ｑ１）の電流容量を「１」とすると、Ｎｃｈ  ＭＯＳ−ＦＥＴ（Ｑ２）の電流容量が「１」よりも大きくなるように設定されている。これにより、トランジスタＱ５がオン状態となったときに、カレントミラー回路１２が、第２の定電流源Ｉｒｅｆ２に対して、より大きな電流を引き抜こうとするため、低電圧検出時に「Ｈｉレベル」の信号を低電圧検出解除時には、確実に、「Ｌｏｗレベル」にして、低電圧検出解除信号を生成する（図４のステップＳ１０５）。
【００６２】
次に、第２のゲート信号は、常に供給されており、第３の定電流源Ｉｒｅｆ３を構成するＰｃｈ  ＭＯＳ−ＦＥＴ（Ｑ６）が常にオン状態となっている。そして、低電圧検出解除信号が出力されると、スイッチ素子１４を構成するＰｃｈ  ＭＯＳ−ＦＥＴ（Ｑ７）がオン状態となって、第３の定電流源Ｉｒｅｆ３からの電流をカレントミラー回路１２に供給することにより、低電圧検出解除信号の極性を所定時間維持する（図４のステップＳ１０６）。
【００６３】
したがって、本実施形態によれば、従来のように、回路規模が大きいコンパレータを用いることなく、低電圧検出回路を構成することができる。また、カレントミラー回路から出力される低電圧検出信号波形では、信号の立下りエッジ付近や立ち上がりエッジ付近で、信号がなまってしまい低電圧等の検出が正確に実行できない恐れがあるが、この信号を波形整形することにより、正確に、低電圧等の検出を行うことができる。また、カレントミラー回路に対して、付加的に電流を供給することにより、低電圧検出解除信号の極性を確実に、「Ｌｏｗレベル」に維持することができる。さらに、電圧の低い第１の基準電圧および第２の基準電圧により、低電圧の検出を行うため、第１の定電流源Ｉｒｅｆ１を構成するＰｃｈ  ＭＯＳ−ＦＥＴ（Ｑ３）および第２の定電流源Ｉｒｅｆ２を構成するＰｃｈ  ＭＯＳ−ＦＥＴ（Ｑ４）に耐圧の低い、廉価な素子を用いることができる。
【００６４】
＜第２の実施形態＞
図４および図５を用いて、本発明の第２の実施形態について、説明する。
【００６５】
本実施形態は、第１の実施形態において、比較対象であった第１の基準電圧に替えて、入力電圧をその比較対象に用いたものである。なお、回路構成等に関しては、第１の実施形態と同様であるため、その詳細な説明は省略する。
【００６６】
本実施形態で用いる入力電圧は、第１の基準電圧よりも電圧が高いため、第２の基準電圧との電位差は、図２に示したトランジスタＱ３のＶＢＥ以上になる。したがって、本実施形態においても、第１の実施形態と同様の検出動作が可能であり、しかも、基準電圧を生成する外部回路が１つで済むという利点がある。
【００６７】
以上、本発明の実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【符号の説明】
【００６８】
１１・・・スイッチ素子
１２・・・カレントミラー回路
１３・・・波形整形部
１４・・・スイッチ素子
Ｉｒｅｆ１・・・第１の定電流源
Ｉｒｅｆ２・・・第２の定電流源
Ｉｒｅｆ３・・・第３の定電流源
Ｑ１・・・Ｎｃｈ  ＭＯＳ−ＦＥＴ
Ｑ２・・・Ｎｃｈ  ＭＯＳ−ＦＥＴ
Ｑ３・・・Ｐｃｈ  ＭＯＳ−ＦＥＴ
Ｑ４・・・Ｐｃｈ  ＭＯＳ−ＦＥＴ
Ｑ５・・・ｐｎｐトランジスタ
Ｑ６・・・Ｐｃｈ  ＭＯＳ−ＦＥＴ
Ｑ７・・・Ｐｃｈ  ＭＯＳ−ＦＥＴ
Ｑ８・・・Ｐｃｈ  ＭＯＳ−ＦＥＴ
Ｑ９・・・Ｐｃｈ  ＭＯＳ−ＦＥＴ
Ｑ１０・・・Ｎｃｈ  ＭＯＳ−ＦＥＴ
Ｑ１１・・・Ｎｃｈ  ＭＯＳ−ＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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