(57)【要約】【課題】液晶が封入される一対の基板間での短絡の虞を低減させ得る構造の液晶パネルと、そのようなパネルの構築に好適な液晶パネル用アレイ基板を提供すること。【解決手段】本発明により提供される液晶パネル用アレイ基板において、薄膜トランジスタ３０は、少なくともゲート電極３２とソース電極３６とドレイン電極３７とを備えた積層構造に形成されている。そして、基板本体（ガラス基板）１２ａは、少なくとも薄膜トランジスタ形成部分の一部において、該薄膜トランジスタ形成部分の周囲よりも凹んだ凹部９６，９７を備えており、ソース電極およびドレイン電極は、凹部内に少なくともその一部が埋設されるようにして形成されている。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板本体と、複数のゲート線と、該ゲート線に交差する複数のソース線と、いずれかのゲート線及びソース線と電気的に接続する複数の薄膜トランジスタと、を備える液晶パネル用のアレイ基板であって、
前記薄膜トランジスタは、少なくともゲート電極とソース電極とドレイン電極とを備えた積層構造に形成されており、
前記基板本体は、少なくとも前記薄膜トランジスタ形成部分の一部において、該薄膜トランジスタ形成部分の周囲よりも凹んだ凹部を備えており、
前記ソース電極および前記ドレイン電極は、前記凹部内に少なくともその一部が埋設されるようにして形成されていることを特徴とする液晶パネル用アレイ基板。
【請求項２】
前記薄膜トランジスタは、前記基板本体上に形成されるソース電極およびドレイン電極と、該ソース電極および該ドレイン電極よりも基板上方であって該ソース電極から該ドレイン電極に連続的に形成される半導体膜と、該半導体膜よりも基板上方に形成される絶縁膜と、該絶縁膜よりも基板上方に形成されるゲート電極と、を含む積層構造をしていることを特徴とする請求項１に記載の液晶パネル用アレイ基板。
【請求項３】
前記アレイ基板は、マトリクス状に設けられた複数の画素電極をさらに備えており、
前記基板本体における前記ドレイン電極と前記画素電極とが重なっている部位は、該重なり部位に隣接する部位よりも凹んだ凹部となるように形成されており、
前記ドレイン電極は、前記凹部内に少なくともその一部が埋設されるようにして形成されており、
ここで、前記画素電極の一部は、前記ドレイン電極と前記凹部上で接触していることを特徴とする請求項１または２に記載の液晶パネル用アレイ基板。
【請求項４】
前記ドレイン電極は、前記基板本体上に形成されるＡｌから成る金属膜層と、該金属膜層の上方に形成されるＴｉから成る金属膜層と、を含む積層構造をしていることを特徴とする請求項３に記載の液晶パネル用アレイ基板。
【請求項５】
前記基板本体における少なくとも該基板本体上に配線されている前記ゲート線と前記ソース線とが交差する部位は、該交差部位に隣接する非交差部位よりも凹んだ凹部となるように形成されており、
前記ソース線の少なくとも一部は、前記凹部内に埋設されるようにして形成されて、該凹部上で前記ソース線と前記ゲート線とが交差するように配線されていることを特徴とする請求項１から４のいずれかに記載の液晶パネル用アレイ基板。
【請求項６】
前記アレイ基板は、前記ソース線と交差する複数の補助容量線をさらに備えており、
前記基板本体における少なくとも該基板本体上に配線されている前記補助容量線と前記ソース線とが交差する部位は、該交差部位に隣接する非交差部位よりも凹んだ凹部となるように形成されており、
前記ソース線の少なくとも一部は、前記凹部内に埋設されるようにして形成されて、該凹部上で前記ソース線と前記補助容量線とが交差するように配線されていることを特徴とする請求項１から５のいずれかに記載の液晶パネル用アレイ基板。
【請求項７】
前記凹部は、前記基板本体上に配線されている前記ソース線の下方に、該ソース線に沿って連続的に形成されていることを特徴とする請求項６に記載の液晶パネル用アレイ基板。
【請求項８】
請求項１から７のいずれかに記載の液晶パネル用アレイ基板を備える液晶パネル。
【請求項９】
請求項８に記載の液晶パネルを備える液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置及び該表示装置に装備される液晶表示パネルを構築するのに用いられる液晶パネル用アレイ基板に関する。
【０００２】
テレビ、パソコン等の画像表示装置（ディスプレイ）として、液晶パネルを備えた液晶表示装置が広く用いられている。
液晶パネルは、一対の基板（即ちアレイ基板及び該アレイ基板に対向するように配置される対向基板）と、該一対の基板間に挟持された液晶層とを備えており、アレイ基板と対向基板との間に画素毎に選択的に電圧を印加することで液晶層中の液晶分子が制御されて画像の表示が行われる。ここで、例えば、アクティブマトリクス型の液晶表示パネルでは、アレイ基板に、複数のゲート線（走査線配線）とソース線（信号線配線）とが互いに直交して形成されており、ゲート線とソース線との各交点にスイッチング素子としての薄膜トランジスタ（ＴＦＴ）を備える画素が形成されている。この種の先行技術に関する技術文献として、特許文献１が挙げられる。特許文献１には、ＴＦＴ形成領域において層間絶縁膜に凹部を設けて平坦にし得る技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−２１８７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、液晶パネルの組立工程の際に、アレイ基板と対向基板（カラーフィルタ基板）との間の液晶層に異物が混入する場合がある。このとき、アレイ基板に形成されたゲート線とソース線とが直交して交差する部位や、アレイ基板上のＴＦＴが形成された部位等は、アレイ基板に対向して配置されるカラーフィルタ基板との間隔が狭くなるため（距離が小さくなる）、該部位に異物が混入すると短絡（リーク）が発生する虞が高くなる。このような不良が発生すると、両基板間に正常な電圧が印加されなくなり、液晶表示装置において画素表示不良（点欠陥、線欠陥）となって現れ、製造歩留まりの低下の要因となる。特にＴＦＴが形成された部位は、複数の材料から構成される積層構造であるため、ＴＦＴが形成されていない部位と比べてカラーフィルタ基板との間隔が狭くなる傾向にある。基板間の間隔を広げる（例えば、スペーサ部材の厚さを大きくする。）と、液晶パネルの厚みが増してしまい液晶パネルの薄型化という要求にこたえることができないだけでなく、応答時間やコントラスト比が低下する虞がある。また、配線の厚みを薄くすることによって十分な間隔を確保しようとすると、配線抵抗が大きくなり信号遅延が発生する虞が高まる。なお、上記特許文献１に記載の技術は、上記問題点を解決するものではない。
【０００５】
そこで、本発明は、上述した課題を解決すべく創出された発明であり、その目的は、配線抵抗を増加させることなく、基板間に異物が混入した際に短絡の虞を低減させうる構造の液晶パネル用アレイ基板を提供することである。また、他の目的は、上記液晶パネル用アレイ基板を備える液晶パネルおよび該液晶パネルを備える液晶表示装置を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を実現するべく、本発明により、基板本体と、複数のゲート線と、該ゲート線に交差する複数のソース線と、いずれかのゲート線及びソース線と電気的に接続する複数の薄膜トランジスタと、を備える液晶パネル用のアレイ基板が提供される。ここで開示される液晶パネル用のアレイ基板において、上記薄膜トランジスタは、少なくともゲート電極とソース電極とドレイン電極とを備えた積層構造に形成されている。そして、上記基板本体は、少なくとも上記薄膜トランジスタ形成部分の一部において、該薄膜トランジスタ形成部分の周囲よりも凹んだ凹部を備えている。ここで、上記ソース電極および上記ドレイン電極は、上記凹部内に少なくともその一部が埋設されるようにして形成されている。
【０００７】
本発明によって提供される液晶パネル用のアレイ基板では、基板本体（典型的にはガラス基板）における薄膜トランジスタ（ＴＦＴ）形成部分に凹部が形成されているため、薄膜トランジスタを形成する際にソース電極およびドレイン電極をその電極の少なくとも一部が該凹部内に埋設するようにして形成することができる。これにより、凹部内に埋設された電極（ソース電極およびドレイン電極）の厚さ分だけＴＦＴ形成部位の厚みが薄くなり、アレイ基板のＴＦＴ形成部位（典型的にはゲート電極）とカラーフィルタ基板との間隔が大きくなるため、該部位に異物が混入することに起因する上記基板間の短絡発生の虞を低減することができる。また、本発明に係る液晶パネル用のアレイ基板では、上述のように基板本体に凹部を形成しており、上記電極（配線）の厚みを薄くしていないため配線抵抗を増大させることなくＴＦＴ形成部位における上記基板間の間隔を大きくすることができる。
従って、かかる液晶パネル用のアレイ基板によると、配線抵抗を増大させることなく、基板間に異物が混入した場合であっても基板間での短絡の虞を低減することができる。
【０００８】
ここで開示される液晶パネル用アレイ基板の好適な一態様では、上記薄膜トランジスタは、上記基板本体上に形成されるソース電極およびドレイン電極と、該ソース電極および該ドレイン電極よりも基板上方であって該ソース電極から該ドレイン電極に連続的に形成される半導体膜と、該半導体膜よりも基板上方に形成される絶縁膜と、該絶縁膜よりも基板上方に形成されるゲート電極と、を含む積層構造をしている。かかる積層構造の薄膜トランジスタによると本発明は、よりいっそうの効果を奏することができる。
【０００９】
ここで開示される液晶パネル用アレイ基板の好適な一態様では、上記アレイ基板は、マトリクス状に設けられた複数の画素電極をさらに備えており、上記基板本体における上記ドレイン電極と上記画素電極とが重なっている部位は、該重なり部位に隣接する部位よりも凹んだ凹部となるように形成されている。上記ドレイン電極は、上記凹部内に少なくともその一部が埋設されるようにして形成されている。ここで、上記画素電極の一部は、上記ドレイン電極と上記凹部上で接触している。特に、上記ドレイン電極は、上記基板本体上に形成されるＡｌから成る金属膜層と、該金属膜層の上方に形成されるＴｉから成る金属膜層と、を含む積層構造をしていることが好ましい。
かかる構成の液晶パネル用アレイ基板では、ドレイン電極のＴｉから成る金属膜層と画素電極とを直接接触させて電気的に接続することができるため、ドレイン電極にエッチング処理を施す必要がなく構造がより簡易となる。
【００１０】
ここで開示される液晶パネル用アレイ基板の好適な一態様では、上記基板本体における少なくとも該基板本体上に配線されている上記ゲート線と上記ソース線とが交差する部位は、該交差部位に隣接する非交差部位よりも凹んだ凹部となるように形成されている。そして、上記ソース線の少なくとも一部は、上記凹部内に埋設されるようにして形成されて、該凹部上で上記ソース線と上記ゲート線とが交差するように配線されている。
かかる構成の液晶パネル用アレイ基板では、基板本体においてゲート線とソース線とが交差する部位が凹むように形成されており、ソース線の少なくとも一部はかかる凹部内に埋設されるように形成されて、当該凹部上でゲート線とソース線とが交差するように形成されている。このため、凹部を有しない場合と比べて、凹部内に埋設されているソース線の厚さ（高さ）だけ該交差部位の厚さが薄くなる。このようなアレイ基板を用いて液晶パネルを構築すると、上記交差部位とカラーフィルタ基板との間隔が大きくなるため、該部位に異物が混入することに起因する上記基板間の短絡発生の虞を低減することができる。
【００１１】
ここで開示される液晶パネル用アレイ基板の好適な一態様では、上記アレイ基板は、上記ソース線と交差する複数の補助容量線をさらに備えており、上記基板本体における少なくとも該基板本体上に配線されている上記補助容量線と上記ソース線とが交差する部位は、該交差部位に隣接する非交差部位よりも凹んだ凹部となるように形成されており、上記ソース線の少なくとも一部は、上記凹部内に埋設されるようにして形成されて、該凹部上で上記ソース線と上記補助容量線とが交差するように配線されている。
かかる構成の液晶パネル用アレイ基板では、基板本体における補助容量線とソース線とが交差する部位が凹むように形成されており、ソース線の少なくとも一部はかかる凹部内に埋設されるように形成されて、当該凹部上で補助容量線とソース線とが交差するように形成されている。このため、凹部を有しない場合と比べて、凹部内に埋設されているソース線の厚さ（高さ）だけ該交差部位の厚さが薄くなる。このようなアレイ基板を用いて液晶パネルを構築すると、上記交差部位とカラーフィルタ基板との間隔が大きくなるため、該部位に異物が混入することに起因する上記基板間の短絡発生の虞を低減することができる。
【００１２】
ここで開示される液晶パネル用アレイ基板の好適な一態様では、上記凹部は、上記基板本体上に配線されている上記ソース線の下方に、該ソース線に沿って連続的に形成されている。
かかる構成の液晶パネル用アレイ基板では、基板本体上に配線されているソース線（ソース電極およびドレイン電極を含む）の下方の基板本体に凹部が連続的に形成されているため、平坦なソース線の形成を実現することができる。これにより、ソース線とゲート線とが交差する部位、ソース線と補助容量線とが交差する部位及びＴＦＴ形成部位において、アレイ基板とカラーフィルタ基板との間隔を大きくすることができるので、両基板間での短絡の虞を減少することができる。
【００１３】
また、本発明は、他の側面として、ここで開示されるアレイ基板を備える液晶パネルを提供する。
本発明の液晶パネルによると、上記液晶パネル用アレイ基板を備えているので、配線抵抗の増大を抑えると共に、両基板間での短絡の虞を低減することを実現することができる。また、本発明は、このような液晶パネルを備える液晶表示装置を提供する。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係る液晶表示装置の構成を模式的に示す分解斜視図である。
【図２】本発明の一実施形態に係る液晶表示装置の構成を模式的に示す断面図である。
【図３】本発明の一実施形態に係る液晶パネルの構成を模式的に示す部分断面図である。
【図４】本発明の一実施形態に係る液晶パネルのアレイ基板の画素領域を示す部分平面図である。
【図５】図４中のＶ‐Ｖ線に沿う断面図であって、薄膜トランジスタ（ＴＦＴ）の積層構造を模式的に示す断面図である。
【図６Ａ】本発明の一実施形態に係るアレイ基板において、アレイ基板を構成するガラス基板本体の上にレジスト膜が所定位置に形成された状態を模式的に示す断面図である。
【図６Ｂ】フォトリソグラフィ実施後にガラス基板がパターン形成された状態を模式的に示す断面図である。
【図６Ｃ】パターン形成されたガラス基板の上にソース電極及びドレイン電極を構成する下層と上層とが積層された状態を模式的に示す断面図である。
【図６Ｄ】ソース電極及びドレイン電極の上層の上に半導体層が積層された状態を模式的に示す断面図である。
【図６Ｅ】半導体層上に第１の絶縁層が積層された状態を模式的に示す断面図である。
【図６Ｆ】第１の絶縁層の上にゲート電極を構成する下層と中層と上層とが積層された状態を模式的に示す断面図である。
【図６Ｇ】ゲート電極の上層の上にレジスト膜が所定位置に形成された状態を模式的に示す断面図である。
【図６Ｈ】フォトリソグラフィ実施後にゲート電極の下層と中層と上層とがパターン形成された状態を模式的に示す断面図である。
【図６Ｉ】積層されたゲート電極上に第２の絶縁層及び平坦化層が積層された状態を模式的に示す断面図である。
【図７】図４中のＶＩＩ‐ＶＩＩ線に沿う断面図であって、ドレイン電極と画素電極との接続部位を模式的に示す断面図である。
【図８】図４中のＶＩＩＩ‐ＶＩＩＩ線に沿う断面図であって、ソース線とゲート線とが交差する部位を模式的に示す断面図である。
【図９】図４中のＩＸ‐ＩＸ線に沿う断面図であって、ソース線と補助容量線とが交差する部位を模式的に示す断面図である。
【図１０】従来のアレイ基板におけるＴＦＴの積層構造を模式的に示す断面図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら、本発明の好適な実施形態を説明する。なお、本明細書において特に言及している事項（例えば、アレイ基板の構成や製造方法）以外の事柄であって本発明の実施に必要な事柄（例えば、液晶表示装置に装備される光源の構成や該光源の駆動方式に係る電気回路等）は、当該分野における従来技術に基づく当業者の設計事項として把握され得る。本発明は、本明細書及び図面によって開示されている内容と当該分野における技術常識とに基づいて実施することができる。
【００１６】
以下、図１から図４を参照しながら、本発明の好ましい一実施形態に係る液晶パネル用アレイ基板１２を備える液晶パネル１０、及び該液晶パネル１０を備えたアクティブマトリクス方式（ＴＦＴ型）の液晶表示装置１００について説明する。図１は、本実施形態に係る液晶表示装置１００の構成を模式的に示す分解斜視図である。図２は、本実施形態に係る液晶表示装置１００の構成を模式的に示す断面図である。図３は、上記液晶パネル１０の構成を模式的に示す断面図である。図４は、本実施形態に係る液晶パネル用アレイ基板１２を模式的に示す平面図である。
なお、以下の図面において、同じ作用を奏する部材、部位には同じ符号を付し、重複する説明は省略又は簡略化することがある。また、各図における寸法関係（長さ、幅、厚さ等）は、必ずしも実際の寸法関係を正確に反映するものではない。また、以下の説明において、「上方」又は「表側」とは液晶表示装置１００における視聴者に面する側（すなわち液晶パネル側）をいい、「下方」又は「裏側」とは液晶表示装置１００における視聴者に面しない側（すなわちバックライト装置側）をいうこととする。
【００１７】
図１及び図２を参照しつつ、液晶表示装置１００の構成について説明する。液晶表示装置１００は、図１に示されるように、液晶パネル１０と、該液晶パネル１０の裏側（図１における下側）に配置された外部光源であるバックライト装置５０とを備えており、これらはベゼル（枠体）６０等により組み付けられることで一体的に保持されている。
【００１８】
図１から図４を参照しつつ、液晶パネル１０について説明する。
図１から図３に示されるように、液晶パネル１０は、概して、全体として矩形の形状を有しており、その中央領域に画素が形成されている画素形成領域（有効表示領域、あるいはアクティブエリアともいう）を有している。また、この液晶パネル１０は、互いに対向する一対の透光性のガラス製の基板１２，１４と、その間に封入された液晶層１３とから構成されるサンドイッチ構造を有している。かかる基板１２，１４には、製造工程でそれぞれマザーガラスと称される大型の母材から切り出されたものが使用されている。上記一対の基板１２，１４のうち、表側がカラーフィルタ基板（ＣＦ基板）１４であり、裏側がアレイ基板１２である。アレイ基板１２及びＣＦ基板１４の周縁部（液晶パネル１０における周縁部）には、シール材１５が設けられており、液晶層１３を封止している。液晶層１３は、液晶分子を含む液晶材料から構成される。かかる液晶材料は、基板１２，１４の間の電圧印加に伴って液晶分子の配向が操作され光学特性が変化する。両基板１２，１４における対向しない側（外側）の面には、それぞれ偏光板１７及び１８が貼り付けられている。
【００１９】
図３及び図４に示されるように、ここで開示される液晶パネル１０において、アレイ基板１２を構成するガラス製の基板本体１２ａの表側（液晶層１３に臨む側）には、表示させるための画素（詳細にはサブ画素）が配列しており、各画素を駆動するための複数のゲート線（走査線配線）２２及びソース線（信号線配線）２４が格子状のパターンをなすように形成されている。また、基板本体１２ａには、ゲート線２２と平行な状態で独立配線された補助容量線（蓄積容量線、Ｃｓラインともいう。）１２５が別途設けられている。基板本体１２ａには、ソース線２４の配線方向（図では水平方向）に沿って凹部３３が連続的に形成されている。また、後述する薄膜トランジスタの形成部位には、ドレイン電極用凹部９７（図５参照）とソース電極用凹部９６（図５参照）が形成されている。
図４に示されるように、かかるゲート線２２及びソース線２４に囲まれた各格子領域には、画素電極２３及びスイッチング素子である薄膜トランジスタ（以下、単に「ＴＦＴ」ということもある。）３０が設けられており、さらに画素電極２３の電位を安定させる補助容量（蓄積容量、Ｃｓともいう。）１３１が形成されている。画素電極２３は、典型的には透明な導電材料であるＩＴＯ（インジウム酸化スズ）からなり、ＴＦＴ３０を構成するドレイン電極３７とコンタクトホール８０（図７参照）を介して電気的に接続している。これらの画素電極２３には、画像に応じた電圧が上記ゲート線２２、ソース線２４及び薄膜トランジスタ３０を介して所定のタイミングで供給される。補助容量１３１は、補助容量線１２５と、絶縁膜を挟んで補助容量線１２５と対向する位置に形成された図示しない補助容量電極（蓄積容量電極、Ｃｓ電極ともいう。）とを含んでいる。絶縁膜に形成されたコンタクトホール１８０を介して補助容量電極と画素電極２３とが電気的に接続している。
上記ゲート線２２及びソース線２４は、図１に示されるように、典型的には液晶パネル１０の周辺に設けられた外部駆動回路（ドライバＩＣ）１６であって、画像信号等を供給可能な外部駆動回路１６に接続されている。また、補助容量線１２５は図示しない補助容量線駆動回路に接続されている。
なお、本実施形態では凹部３３をソース線２４に沿って連続的に形成しているが、少なくともソース線２４とゲート線２２の交差部位（ＴＦＴ３０の形成部位を含む）において凹部を形成すればよい。
【００２０】
図３に示されるように、画素電極２３，ゲート線（図４参照）及びソース線２４は、絶縁材料から成る平坦化層（オーバーコート層ともいう）２６によって覆われている。平坦化層２６の上には、ポリイミド等から成る配向膜２７が形成されている。この配向膜２７の表面には、電圧を印加していないときの液晶分子の配向方向を決定するために、配向処理が施されている。配向処理としては、ラビング処理を行う方法、光配向処理を行う方法等が挙げられる。
【００２１】
一方、図３に示されるように、ＣＦ基板１４を構成するガラス製の基板本体（ガラス基板）１４ａの裏側（液晶層１３に臨む側）には、アレイ基板１２の各画素電極２３に対応する位置にカラーフィルタ４２と、該各色のフィルタ４２を区画するブラックマトリクス（遮光膜）４４が形成されている。図３に示されるように、カラーフィルタ４２には赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色があり、アレイ基板１２の１つの画素電極２３に対してＲ・Ｇ・Ｂいずれか１つのカラーフィルタ４２が対向している。ブラックマトリクス４４はサブ画素間の領域を光が透過しないようにするため、Ｃｒ（クロム）等の金属により形成されている。平坦化層４６は、図３に示されるように、カラーフィルタ４２及びブラックマトリクス４４を覆うように形成されており、この平坦化層４６の表面にはＩＴＯから成る対向電極（共通電極）４８が形成されている。また、対向電極４８のさらに表面には配向膜４７が形成されている。この配向膜４７の表面にも配向処理（上記配向膜２７と同様の方法）が施されている。なお、本実施形態アレイ基板１２の配向膜２７の配向方向と、ＣＦ基板１４の配向膜４７の配向方向とは９０°異なっている。
【００２２】
上記アレイ基板１２及びＣＦ基板１４との間隙（ギャップ）には、図３に示されるように、球形又は円柱形状で複数個のスペーサ４９（図３では、球形）が挟まれるように分散配置されている。スペーサ４９は、例えば、弾性変形可能な樹脂材料により形成されている。このことにより、上記基板１２，１４の間隙は、上述したシール材１５（図２参照）及びスペーサ４９によって保持され、液晶層１３が一定の厚みに維持されている。
また、図２及び図３に示されるように、上記基板１２，１４の互いに対向しない側の面にはそれぞれ偏光板１７，１８が貼り付けられている。
【００２３】
上記液晶パネル１０の表側には、図１及び図２に示されるように、ベゼル６０が装着されている。また、液晶パネル１０の裏側には、フレーム５８が装着されている。そして、ベゼル６０及びフレーム５８は、液晶パネル１０を挟んだ状態で互いに固定される。さらに、フレーム５８は、液晶パネル１０の中央部分における有効表示領域に相当する部分が開口している。液晶パネル１０の裏側（ベゼル６０の裏側）には、ケース５４に収容されたバックライト装置５０が装着されている。
【００２４】
バックライト装置５０は、図１に示されるように、複数本の線状の光源（典型的には冷陰極管、発光ダイオード等）５２と、光源５２を収納するケース（シャーシ）５４とから構成されている。ケース５４は、表側に向けて開口した箱形形状を有しており、ケース５４内には、光源５２が平行に配列されており、ケース５４と光源５２との間には、光源５２の光を効率的に視聴者側に反射させるための反射部材５６が配置されている。
【００２５】
また、ケース５４の開口部には、複数のシート状の光学部材５７が積層されて該開口部を覆うように配置されている。光学部材５７の構成としては、例えば、バックライト装置０側から順に、拡散板、拡散シート、レンズシート、及び輝度上昇シートから構成されているが、この組合せ及び順序に限定されない。さらに、光学部材５７をケース５４に挟んで保持するために、ケース５４には、略枠状の上記フレーム５８が設けられている。
ケース５４の裏側には、インバータ回路を搭載するための図示しないインバータ回路基板と、各光源５２に電力を供給する昇圧回路としての図示しないインバータトランスが設けられているが、本発明を特徴付けるものではないため説明は省略する
【００２６】
以上のような構成の液晶表示装置１００は、アレイ基板１２とＣＦ基板１４との間に制御された電圧を印加することによって液晶層１３中の液晶分子を操作して、バックライト装置５０からの光を液晶パネル１０において通過又は遮断させる。また、かかる液晶表示装置１００は、バックライト装置５０の輝度等も制御しつつ、所望の画像を上記液晶パネル１０の有効表示領域に表示させる。
【００２７】
次に、図５から図６Ｉを参照しつつ、本実施形態に係るアレイ基板１２におけるＴＦＴ３０についてさらに詳細に説明する。図５は、図４中のＶ‐Ｖ線に沿う断面図であって、ＴＦＴの積層構造を模式的に示す断面図である。図６Ａから図６Ｉは、ＴＦＴ３０の積層構造を形成する工程を順に模式的に示す断面図である。図６Ａは、アレイ基板１２を構成するガラス基板１２ａの上にレジスト膜７０が所定位置に形成された状態を模式的に示す断面図である。図６Ｂは、フォトリソグラフィ実施後にガラス基板１２ａがパターン形成された状態を模式的に示す断面図である。図６Ｃは、パターン形成されたガラス基板１２ａの上にソース電極３６及びドレイン電極３７を構成する金属膜層の下層３９ａと上層３９ｂとが積層された状態を模式的に示す断面図である。図６Ｄは、ソース電極３６及びドレイン電極３７の上層３９ｂの上に半導体層３５が積層された状態を模式的に示す断面図である。図６Ｅは、半導体層３５上に第１の絶縁層３４ａが積層された状態を模式的に示す断面図である。図６Ｆは、第１の絶縁層３４ａ上にゲート電極を構成する下層３２ａと中層３２ｂと上層３２ｃとが積層された状態を模式的に示す断面図である。図６Ｇは、ゲート電極の上層３２ｃの上にレジスト膜７２が所定位置に形成された状態を模式的に示す断面図である。図６Ｈは、フォトリソグラフィ実施後にゲート電極３２がパターン形成された状態を模式的に示す断面図である。図６Ｉは、積層されたゲート電極３２上に第２の絶縁層３４ｂ及び平坦化層２６が積層された状態を模式的に示す断面図である。なお、図５及び図６Ａから図６Ｉは模式的な断面図であるため、図４に係る模式的な平面図とは厳密には一致していない。
【００２８】
図４に示されるように、本実施形態に係る液晶パネル１０のアレイ基板１２は、ガラス製のガラス基板（基板本体）１２ａと、複数のゲート線２２と、該ゲート線２２に直角に交差する複数のソース線２４と、いずれかのゲート線２２及びソース線２４と電気的に接続する複数のＴＦＴ３０とを備えている。本実施形態に係るアレイ基板１２では、画素の開口率を大きくするためにＴＦＴ３０がソース線２４上（詳細にはゲート線２２との交差部位Ｐ１（図４参照）の近傍におけるソース線２４上）に配置されている。
かかるアレイ基板１２において上記ＴＦＴ３０は、図５に示されるように、ガラス基板１２ａ上に形成されたソース電極３６及びドレイン電極３７と、該電極３６，３７の上方に形成（積層）された半導体（膜）層３５と、該半導体層３５の上方に形成された第１の絶縁（膜）層３４ａと、該絶縁層３４ａの上方に形成されたゲート電極３２と、該ゲート電極３２の上方に形成された第２の絶縁（膜）層３４ｂと、該絶縁層３４ｂの上方に形成された平坦化層２６とを含む積層構造を有している。ゲート電極３２はゲート線２２（図４参照）に、ソース電極３６はソース線２４（図４参照）に、そしてドレイン電極３７はコンタクトホール８０を介して画素電極２３（図４参照）にそれぞれ電気的に接続されている。
【００２９】
本実施形態に係るガラス基板１２ａのＴＦＴ３０形成部分には、図５に示されるように、その周辺部位（領域）よりも所定の深さで凹んだソース電極用凹部９６及びドレイン電極用凹部９７が形成されている。ソース電極用凹部９６の上方にはソース電極３６が形成されており、ドレイン電極用凹部９７の上方にはドレイン電極３７が形成されている。かかる電極３６，３７は、いずれも二層構造の金属膜層から形成されており、該金属膜層は、Ａｌから成る下層３９ａとＴｉから成る上層３９ｂとから構成される。
上記各電極３６，３７の上層３９ｂの上方には、ソース電極３６からドレイン電極３７に連続的に半導体（膜）層３５が形成され、該半導体層３５の上方には第１の絶縁層３４ａが形成されている。かかる第１の絶縁層３４ａの上方にはゲート電極３２が形成されている。なお、本実施形態では、ソース電極３６及びドレイン電極３７さらには半導体層３５の全てがそれぞれに対応する上記凹部９６，９７に埋設されるように形成されているが、少なくともソース電極３６及びドレイン電極３７の一部が上記凹部９６，９７にそれぞれ埋設されていればよい。
【００３０】
上記二層構造のソース電極３６及びドレイン電極３７の上層３９ｂ，３９ｂ上に形成されている半導体層３５は、ＴＦＴ３０のスイッチとして機能するアモルファスシリコン（α−Ｓｉ）層と、該α−Ｓｉ層の下方に積層されたｎ＋アモルファスシリコン（ｎ＋α−Ｓｉ）層とから構成される。かかるｎ＋α−Ｓｉ層は、上記α−Ｓｉ層とソース電極３６及びドレイン電極３７との間に良好なオーミックコンタクトをとるために設けられており、不純物としてリン（Ｐ）がドープされたα−Ｓｉから成る。ここで、上記α−Ｓｉ層とｎ＋α−Ｓｉ層との間に、チャネル保護膜（ｉストッパ膜）として機能する絶縁層であってＳｉＮｘから成る絶縁層が介在していてもよい。
【００３１】
上記第１の絶縁層３４ａは、ゲート絶縁膜として機能しており、従来のＴＦＴにおけるゲート絶縁膜と同様に、シリコン（Ｓｉ）の窒化物（ＳｉＮｘ）及び／又は酸化物（ＳｉＯｘ）等から構成されている。かかる第１の絶縁層３４ａは、多層構造（例えば二層構造）であってもよい。
【００３２】
上記第１の絶縁層３４ａの上には、ゲート電極３２が形成されている。かかるゲート電極３２は、二層のチタン（Ｔｉ）層の間に一層のアルミニウム（Ａｌ）層が挟まれた態様の三層構造を有する。すなわち、かかる三層構造は、第１の絶縁層３４ａの上方にＴｉからなる下層３２ａが積層されており、下層３２ａの上に積層されたＡｌからなる中層３２ｂと、該中層３２ｂ上に積層されたＴｉからなる上層３２ｃとから構成される。
以上のような構成により、本実施形態に係るＴＦＴ３０は、ソース電極３６及びドレイン電極３７の少なくとも一部がガラス基板１２ａの凹部９６，９７内に埋設されてなる積層構造を備えている。
【００３３】
次に、図６Ａから図６Ｉを参照しつつアレイ基板１２、該アレイ基板１２を備えた液晶パネル１０の製造方法の一例についてＴＦＴ３０の領域を中心として説明する。なお、本実施形態に係るアレイ基板１２の製造工程において、該製造に採用されるフォトリソグラフィにより積層される薄膜の種類（膜材料）等は、従来のアレイ基板と同様でよく、特に制限はない。以下、大まかな製造工程を説明するがこれに限定されるものではない。
【００３４】
まず、マザーガラスから切り出されたガラス基板１２ａを用意する。そして、ガラス基板１２ａ上に紫外線感光樹脂から成るレジスト膜７０を塗布する（レジスト塗布工程）。プリベーク（予備乾燥）により該レジスト膜（例えばポジレジスト膜７０）を硬化させる（プリベーク工程）。次いで、かかる硬化したレジスト膜７０上にパターニングされたマスクを載せて、該マスクの上から所定波長の紫外線（例えば波長３６５ｎｍのｉ線）を照射して露光する（露光工程）。かかる露光後のガラス基板１２ａを現像液に浸漬し、その後純水リンスを行うことにより、ポジレジスト膜７０の露光部分を溶解除去する（現像工程）。この後、ポストベークを実施する（ポストベーク工程）。これにより、図６Ａに示されるように、上記ガラス基板１２ａの上に上記マスクのパターンが転写されたレジスト膜７０（ポジレジスト膜の未露光部分）が形成される。
【００３５】
次に、エッチング処理を実施して、上記ガラス基板１２ａにおける上記レジスト膜７０が形成されていない所定の部分に所定の深さのソース電極用凹部９６及びドレイン電極用凹部９７を形成する（エッチング工程）。かかるエッチング処理としては、ドライエッチング及びウェットエッチングが挙げられる。例えば、プラズマにより生じるガスラジカルを利用したドライエッチング等を好ましく用いることができる。ここで、凹部９６，９７の深さは、上記エッチング処理条件（例えばエッチングレート）を適宜調整することにより設定される。凹部９６，９７の深さとしては５００ｎｍ〜７００ｎｍ程度（例えば５２５ｎｍ〜６８５ｎｍ）が適当である（本実施形態では５９５ｎｍである。）。最後に、例えば、酸素ガスプラズマ等によって上記レジスト膜７０をガラス基板１２ａから剥離する（レジスト剥離工程）。なお、本実施形態において、凹部９６，９７の間には、ガラス基板１２ａの表面から後退した凸部９８が上記エッチング処理により形成されている。
以上により、図６Ｂに示されるように、ガラス基板１２ａの上面に凹部９６，９７が形成される。
【００３６】
次いで、凹部９６，９７が形成されたガラス基板１２ａを洗浄する（洗浄工程）。そして、図６Ｃに示されるように、ガラス基板１２ａ上に、ソース電極３６及びドレイン電極３７を構成する上記Ａｌから成る下層３９ａとＴｉから成る上層３９ｂとをスパッタリングにより堆積（蒸着）させる（膜形成工程）。これにより、ガラス基板１２ａに形成された凹部９６，９７内に、ソース電極３６及びドレイン電極３７の少なくとも一部（本実施形態ではソース電極３６及びドレイン電極３７の全部）が埋め込まれるように形成される。
上記下層３９ａの膜厚としては２３０ｎｍ〜３１０ｎｍが適当であり（本実施形態では２７０ｎｍである。）、上記上層３９ｂの膜厚としては３０ｎｍ〜４０ｎｍが適当である（本実施形態では３５ｎｍである。）。
【００３７】
次いで、図６Ｄ及び図６Ｅに示されるように、膜形成工程において、上記ソース電極３６及びドレイン電極３７の上に、半導体層３５、及び第１の絶縁層（ゲート絶縁膜）３４ａを順に形成する。ここで、α−Ｓｉ層及びｎ＋α−Ｓｉ層の二層構造の半導体層３５と、該二層構造の半導体層３５の各層の間に介在し得るチャネル保護膜層と、ＳｉＮｘ等から成る第１の絶縁層３４ａとは、プラズマＣＶＤにて四層続けて積層することができる。本実施形態では、半導体層３５の一部は上記凹部９６，９７内の上層３９ｂ，３９ｂに積層されており、凸部９８上に形成されているため、半導体層３５はガラス基板１２ａから上方へ突出していない。これにより、ガラス基板１２ａの表面は平坦な構造となっている。半導体層３５におけるα−Ｓｉ層の膜厚としては１９０ｎｍ〜２８０ｎｍが適当であり（本実施形態では２３０ｎｍである。）、ｎ＋α−Ｓｉ層の膜厚としては４４ｎｍ〜６６ｎｍが適当であり（本実施形態では５５ｎｍである。）、及びチャネル保護膜の膜厚としては２１０ｎｍ〜３２０ｎｍが適当であり（本実施形態では２６０ｎｍである。）、第１の絶縁層３４ａの膜厚としては３３０ｎｍ〜５００ｎｍが適当である（本実施形態では４１０ｎｍである。）。
【００３８】
次いで、図６Ｆに示されるように、上記と同様にして、上記第１の絶縁層３４ａの上に、ゲート電極３２となる三層構造の金属膜層、即ちＴｉから成る下層３２ａとＡｌから成る中層３２ｂとＴｉから成る上層３２ｃとをスパッタリングにより堆積させる。ここで、上記下層３２ａの膜厚としては６０ｎｍ〜１６０ｎｍが適当であり（本実施形態では１１０ｎｍである。）、上記中層３２ｂの膜厚としては３１０ｎｍ〜４１０ｎｍが適当であり（本実施形態では３６０ｎｍである。）、上記上層３２ｃの膜厚としては３０ｎｍ〜４０ｎｍが適当である（本実施形態では３５ｎｍである。）。
また、図６Ｇに示されるように、かかる膜形成工程で積層された上記ゲート電極３２となる金属膜層の上層３２ｃには、レジスト塗布工程でレジスト膜７２が塗布され、プリベーク、露光、現像、ポストベーク、エッチング、及びレジスト剥離の一連の工程を経てパターニングされたゲート電極３２（図６Ｈ参照）が形成される。
【００３９】
次に、図６Ｉに示されるように、上記のように形成されたゲート電極３２の上方に該ゲート電極３２を覆うように第２の絶縁層３４ｂを上記第１の絶縁層３４ａと同様にして形成する。次いで平坦化層２６（図３参照）を所定の方法（例えばフォトリソグラフィ）により形成する。なお、本実施形態では第１の絶縁層３４ａと平坦化層２６を形成しているが、少なくともいずれかの層を形成すればよい。
【００４０】
次いで、例えばインクジェット方式により上記平坦化層２６上に配向膜構成材料（例えばポリイミド材料）を塗布し、その後、液晶分子の配向を制御するためのラビング処理（例えばラビング布で所定方向に沿って膜の表面を擦る処理）を行って、配向膜２７を形成する。
以上のようにして、アレイ基板１２を製造する。
【００４１】
次に、ＣＦ基板１４を製造する。かかるＣＦ基板１４の製造方法は、従来の方法と同様でよい。好適な一方法として、アレイ基板１２と同様に、フォトリソグラフィを採用することができる。かかる方法では、まずガラス基板１４ａ上に、各色のカラーフィルタ４２を囲む枠となるブラックマトリクス４４を、典型的にはフォトリソグラフィにより格子状に形成する。その後、例えばＲ（赤）の顔料分散レジスト（赤色の顔料を透明樹脂中に分散して得られるレジスト材料）を上記ブラックマトリクス４４が形成されているガラス基板１４ａ上に均一に塗布し、その後、マスク合わせをして露光することによりＲのカラーフィルタのパターンを焼き付ける。次いで、現像を行ってＲのサブ画素（カラーフィルタ）を所定パターンで形成する。Ｇ（緑）及びＢ（青）のカラーフィルタについても同様にして形成する。その後、平坦化層４６及び対向電極４８となる透明なＩＴＯ導電膜を、例えばスパッタリングあるいはフォトリソグラフィ等で上記カラーフィルタ４２及びブラックマトリクス４４上に形成する。上記対向電極４８上に配向膜４７を形成する方法は、上記アレイ基板１２に配向膜２７を形成する方法と同様でよい。
以上のようにして、ＣＦ基板１４を作製する。
【００４２】
上記のようにして得られたアレイ基板１２及びＣＦ基板１４を用いて液晶パネル１０を以下のようにして製造する。上記アレイ基板１２とＣＦ基板１４とを貼り合わせる（図２及び図３参照）。すなわち、まず上記アレイ基板１２の周縁部を囲むようにシール材料（例えば熱硬化性樹脂や紫外線硬化性樹脂から成るシール接着剤）を付与してシール材１５を形成する。次に、アレイ基板１２とＣＦ基板１４との間隙（ギャップ）を作るために、アレイ基板１２上にスペーサ４９を散布する。この後、上記アレイ基板１２上にＣＦ基板１４を互いの配向膜２７，４７が形成されている側同士が対向するように重ねて貼り合わせる。
【００４３】
次いで、上記貼り合わせた一対の上記基板１２，１４を真空に保ち毛細管現象により液晶材を上記基板間のギャップに注入する（ディップ方式）。そして、該ギャップ内に液晶材を充填した後に注入口を封止する（例えば紫外線硬化型接着剤を用いて注入口を塞ぐ）。最後に、両基板１２，１４の対向しない側の各面（即ち配向膜２７，４７が形成されていない面）に偏光板１７，１８を貼る。このようにして液晶パネル１０が完成する。
【００４４】
上記完成した液晶パネル１０の表側及び裏側に、それぞれベゼル６０及びフレーム５８を配置することにより該液晶パネル１０を支持し、フレーム５８の裏側に光学部材５７及びケース５４に収容されたバックライト装置５０を装着する。このようにして液晶表示装置１００を構築する。
【００４５】
ここで、上記のようにして製造したアレイ基板１２と従来のアレイ基板２１２との相違を、図１０を参照しつつＴＦＴ２３０の構造を例にして説明する。図１０は、従来のアレイ基板２１２におけるＴＦＴ２３０の積層構造を模式的に示す断面図である。
従来のアレイ基板２１２のＴＦＴ２３０の積層構造は、図１０に示されるように、ガラス基板２１２ａの上に、ゲート電極２３２を構成する下層２３２ａ、中層２３２ｂ及び上層２３２ｃが形成され、さらに絶縁層（ゲート絶縁膜）２３４、その上に半導体層２３５が積層されている。そして、かかる半導体層２３５の上にソース電極２３６及びドレイン電極２３７がそれぞれ形成されており、かかる電極２３６，２３７に挟まれる部位（チャネル）には、半導体層２３５におけるα−Ｓｉ層がチャネル保護膜により覆われた状態で現われている。ここで、従来のアレイ基板２１２のＴＦＴ２３０形成部分では、平坦なガラス基板２１２ａ上にゲート電極２３２が形成されており、該ゲート電極よりも上方にソース電極２３６およびドレイン電極２３７が形成された積層構造であるため、ＴＦＴ２３０の周辺部分の上面部に比べて突出した形態となっている。このような形態のアレイ基板２１２を液晶パネルとして採用した場合には、対向配置されるＣＦ基板との基板間の距離（間隔）が、ソース電極２３６及びドレイン電極２３７の位置する部位において小さくなる（狭くなる）。このため、両基板間に配置される液晶層の中に不純物（異物）が混入し、かかる不純物が両基板同士の間隔の小さい部位に介在した際には、該間隔の大きな部位に介在する場合に比べて、高い確率で両基板間での好ましくない短絡が発生する虞がある。
【００４６】
一方、図５及び図６Ｉに示されるように、本実施形態に係るアレイ基板１２では、ガラス基板１２ａにソース電極用凹部９６及びドレイン電極用凹部９７が形成されており、該凹部９６，９７内にソース電極３６及びドレイン電極３７が埋設されるようにして形成されている（本実施形態では半導体層３５の一部も凹部９６，９７に埋設されるように形成されている）。このため、ＴＦＴ３０形成部分の厚みは、ソース電極３６及びドレイン電極３７がガラス基板１２ａに埋設している部分の厚みだけ小さくなる（薄くなる）。従って、かかるアレイ基板１２とＣＦ基板１４とが対向配置されて成る液晶パネル１０（図３参照）において、ゲート電極３２の位置する部位（即ちＴＦＴ３０形成部分）における上記両基板１２，１４間の間隔は、従来のアレイ基板２１２に比べて大きくなる。以上より、本実施形態に係る液晶パネル１０によって、上記アレイ基板１２，ＣＦ基板１４間での短絡の発生を低減することができる液晶パネルが実現される。
【００４７】
次に、アレイ基板１２において、ドレイン電極３７と画素電極２３との接続部位の構造について説明する。図７は、図４中のＶＩＩ‐ＶＩＩ線に沿う断面図であって、ドレイン電極３７と画素電極２３とがコンタクトホール８０を介して接続している状態を模式的に示す断面図である。
図７に示すように、ガラス基板１２ａにおいてドレイン電極３７と画素電極２３とが重なっている部位には、該重なり部位に隣接する部位よりも凹んだドレイン電極用凹部９７が形成されている。該凹部９７の上方にはＡｌから成る下層３９ａとＴｉから成る上層３９ｂとから構成されるドレイン電極３７が該凹部９７に少なくともその一部が埋設されるように形成されている。ドレイン電極３７と画素電極２３とを電気的に接続するためにドレイン電極３７の上方に形成された第１の絶縁膜３４ａと第２の絶縁膜３４ｂと平坦化層２６とをエッチング処理によって除去することによってコンタクトホール８０が形成されている。これによりコンタクトホール８０においてドレイン電極３７の上層３９ｂが露出する。そして透明な導電材料であるＩＴＯをスパッタリングにより堆積させて画素電極２３を形成することで、画素電極２３はコンタクトホール８０を介してドレイン電極３７（上層３９ｂ）と接触（電気的に接続）する。
従来のアレイ基板のように、ゲート電極の上方に絶縁膜と半導体膜を介してＴｉから成る金属膜とＡｌから成る金属膜とをこの順に形成したドレイン電極では、ＩＴＯをＡｌから成る金属膜の上方に直接堆積させると表面が酸化して酸化アルミニウムが形成されて不具合が発生する虞がある。このためＡｌから成る金属膜をエッチングしＩＴＯとＡｌ膜とが直接接触しないようにして、ＩＴＯとＴｉから成る金属膜を接触（接続）させる必要があるが、本実施形態では上層３９ｂがＴｉから成る金属膜層であるためＡｌ膜を除去することなく画素電極２３を構成するＩＴＯを上層３９ｂに直接積層させて電気的に接続することが実現される。
【００４８】
次に、アレイ基板１２において、ソース線２４とゲート線２２との交差部位の構造について説明する。図８は、図４中のＶＩＩＩ‐ＶＩＩＩ線に沿う断面図であって、ソース線とゲート線２２とが交差する部位を模式的に示す断面図である。本実施形態に係るアレイ基板１２は、図４に示されるように、画素領域において、ＴＦＴ３０のオン・オフ信号を供給するゲート線２２とＴＦＴ３０に表示信号（信号電圧）を供給するソース線２４とが交差する部位Ｐ１を複数備えている。
図８に示されるように、ガラス基板１２ａには、少なくともゲート線２２とソース線２４との交差部位Ｐ１において、該交差部位Ｐ１に隣接する周辺の非交差部位よりも凹んだ凹部３３が形成されている。そして、ソース線２４の少なくとも一部は、かかる凹部３３内に配線されて該凹部３３上でゲート線２２と交差している。このように、ガラス基板１２ａにおいて上記交差部位Ｐ１が凹んでいるため、かかる凹部３３上にソース線２４を配線して、該ソース線２４上にゲート線２２を交差するように配置すると、従来のアレイ基板（凹部が形成されていないアレイ基板）２１２と比べて、交差部位Ｐ１の厚みが小さく（薄く）なる。従って、該交差部位Ｐ１において、アレイ基板１２とＣＦ基板１４との間隔は、従来のアレイ基板２１２と比較して大きくなる。なお、本実施形態に係るアレイ基板１２では、上記凹部３３は、ソース線２４の下方に、該ソース線２４に沿って連続的に形成されているが、少なくともソース線２４とゲート線２２とが交差する部位において形成されていればよい。
【００４９】
次に、アレイ基板１２において、ソース線２４と補助容量線１２５との交差部位の構造について説明する。図９は、図４中のＩＸ‐ＩＸ線に沿う断面図であって、ソース線２４と補助容量線１２５とが交差する部位を模式的に示す断面図である。本実施形態に係るアレイ基板１２は、図４に示されるように、画素領域において、補助容量１３１に所定の電圧を供給する補助容量線１２５とソース線２４とが交差する部位Ｐ２を複数備えている。
図９に示されるように、ガラス基板１２ａには、少なくとも補助容量線１２５とソース線２４との交差部位Ｐ２において、該交差部位Ｐ２に隣接する周辺の非交差部位よりも凹んだ凹部３３が形成されている。そして、ソース線２４は、かかる凹部３３内に配線されて該凹部３３上で補助容量線１２５と交差している。かかる態様により、従来のアレイ基板２１２と比べて、交差部位Ｐ２の厚みが小さくなり、該交差部位Ｐ２において、アレイ基板１２とＣＦ基板１４間の間隔は、従来のアレイ基板２１２と比較して大きくなる。
【００５０】
以上、本発明の好適な一実施形態について図面を参照しつつ説明したが本発明の液晶パネル用アレイ基板は、かかる実施形態に限られない。例えば、凹部の形状（凹み形状）は、上述した本発明の目的が実現する限りにおいて特に限定されない。例えば、上述のような断面長方形の形状に限られず、台形状のものであってもよい。
また、基板はガラス基板に限られずその他の材料（合成樹脂等）からなる基板であってもよい。
【産業上の利用可能性】
【００５１】
本発明によって提供される液晶パネル用アレイ基板を使用することにより、薄型であって基板間で短絡が生じにくい液晶パネルを構築して、該パネルを備えた信頼性の高い液晶表示装置を提供することができる。
【符号の説明】
【００５２】
１０  液晶パネル
１２  アレイ基板
１２ａ  ガラス基板（基板本体）
１３  液晶層
１４  カラーフィルタ（ＣＦ）基板
１４ａ  ガラス基板
１５  シール材
１６  外部駆動回路（ドライバＩＣ）
１７，１８  偏光板
２２  ゲート線
２３  画素電極
２４  ソース線
２６  平坦化層（オーバーコート層）
２７  配向膜
３０  薄膜トランジスタ（ＴＦＴ）
３２  ゲート電極
３２ａ  下層
３２ｂ  中層
３２ｃ  上層
３３  凹部
３４ａ  第１の絶縁層
３４ｂ  第２の絶縁層
３５  半導体層
３６  ソース電極
３７  ドレイン電極
３９ａ  下層
３９ｂ  上層
４２  カラーフィルタ
４４  ブラックマトリクス
４６  平坦化層
４７  配向膜
４８  対向電極
４９  スペーサ
５０  バックライト装置
５２  光源
５４  ケース
５６  反射部材
５７  光学部材
５８  フレーム
６０  ベゼル（枠体）
７０，７２  レジスト膜
８０  コンタクトホール
９６  ソース電極用凹部
９７  ドレイン電極用凹部
９８  凸部
１００  液晶表示装置
１２５  補助容量線
１３１  補助容量
１８０  コンタクトホール
２１２  アレイ基板
２１２ａ  ガラス基板
２３０  ＴＦＴ
２３２  ゲート電極
２３２ａ  下層
２３２ｂ  中層
２３２ｃ  上層
２３４  絶縁層
２３５  半導体層
２３６  ソース電極
２３７  ドレイン電極
【図１】
2011221295.tif 000003
【図２】
2011221295.tif 000004
【図３】
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【図４】
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【図５】
2011221295.tif 000007
【図６Ａ】
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【図６Ｂ】
2011221295.tif 000009
【図６Ｃ】
2011221295.tif 000010
【図６Ｄ】
2011221295.tif 000011
【図６Ｅ】
2011221295.tif 000012
【図６Ｆ】
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【図６Ｇ】
2011221295.tif 000014
【図６Ｈ】
2011221295.tif 000015
【図６Ｉ】
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【図７】
2011221295.tif 000017
【図８】
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【図９】
2011221295.tif 000019
【図１０】
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