(57)【要約】【課題】信号処理回路から熱によって、画素回路の性能が劣化することを抑制することができると共に、画素回路および信号処理回路とをそれぞれ最適な製造プロセスで製作することができる固定撮像素子を提供する。【解決手段】固定撮像素子１００は、第１主表面１０１および第２主表面１０２を含むガラス基板１０３と、集光部１１０および画素回路１１２を含む画素回路チップ１１３と、画素回路１１２からの信号を処理する信号処理回路が形成された信号処理回路チップ１２１とを備え、画素回路チップ１１３は、第１主表面１０１から間隔をあけて配置されると共に、集光部１１０が第１主表面１０１と対向するように配置され、信号処理回路チップ１２１は、第１主表面１０１に設けられると共に、集光部１１０とガラス基板１０３との間に位置する領域Ｒから離れた位置に配置される。【選択図】図１
2011023595.tif 000002
【特許請求の範囲】
【請求項１】
第１主表面および第２主表面を含むガラス基板と、
集光部および画素回路を含む画素回路チップと、
前記画素回路からの信号を処理する信号処理回路が形成された信号処理回路チップと、
を備え、
前記画素回路チップは、前記第１主表面から間隔をあけて配置されると共に、前記集光部が前記ガラス基板を通過した光を受光するように配置され、
前記信号処理回路チップは、前記第１主表面に設けられると共に、前記集光部と前記ガラス基板との間に位置する領域から離れた位置に配置された、固定撮像素子。
【請求項２】
前記信号処理回路チップは、前記ガラス基板の第１主表面に配置された第１基板と、前記第１基板に対して前記ガラス基板と反対側に位置し、前記第１基板の主表面に形成された第１配線層と、前記第１配線層に形成された第１パッド部とを含み、
前記画素回路チップは、第２基板と、前記第２基板の主表面に形成されると共に前記第１主表面と対向するように配置された第２配線層と、前記第２配線層の表面のうち、前記第１主表面と対向する部分に形成された前記集光部と、前記第２配線層に形成された前記第２パッド部とを含み、
前記第１パッド部と前記第２パッド部とを接続する接続部をさらに備えた、請求項１に記載の固定撮像素子。
【請求項３】
前記ガラス基板の第１主表面と前記第１基板との間に設けられた遮光体をさらに備える、請求項２に記載の固定撮像素子。
【請求項４】
前記第１配線層に設けられた放熱部をさらに備える、請求項２または請求項３に記載の固定撮像素子。
【請求項５】
前記第１配線層は、複数の第１配線を含み、
前記第２配線層は、複数の第２配線を含み、
前記第２配線の延在方向に対して垂直な前記第２配線の断面積は、前記第１配線の延在方向に対して垂直な前記第１配線の断面積よりも大きい、請求項２から請求項４のいずれかに記載の固定撮像素子。
【請求項６】
前記第１配線層は、間隔をあけて積層された複数の第１配線を含み、前記第２配線層は、間隔をあけて積層された複数の第２配線を含み、
前記第１配線の積層数は、前記第２配線の積層数よりも多い、請求項２から請求項５のいずれかに記載の固定撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固定撮像素子に関し、特に、画素回路と信号処理回路とを別々の基板に形成した固定撮像素子に関する。
【背景技術】
【０００２】
従来から画素回路と信号処理回路を１つのチップで作られた固定撮像素子が知られている。
【０００３】
たとえば、特開２００７−２９４６６７号公報に記載された固定撮像素子は、半導体基板上に、光電変換素子を有する画素回路と、信号処理を行うための信号処理回路とを備える。
【０００４】
この固体撮像素子は、画素回路と信号処理回路の上に平坦化層を形成する工程と、信号処理回路内に配線回路パターンが含まれる中間層を、画素回路と信号処理回路の双方にわたって共通したプロセスにより形成する工程と、画素回路を含む領域に対して中間層を、平坦化層をストッパとして選択的に除去する工程と、選択的に除去した後の画素回路および信号処理回路の表面に保護層を形成する工程とを経ることで製作されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２９４６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記従来の固定撮像素子においては、信号処理回路等の信号処理回路からの熱によって、画素回路の性能が劣化する場合がある。
【０００７】
さらに、画素回路と、信号処理回路とを１チップで形成した場合には、画素回路および信号処理回路の最適な製造プロセスが異なるため、撮像素子の基本性能を確保することが困難なものとなる。
【０００８】
本発明は、上記のような課題に鑑みてなされたものであって、その目的は、信号処理回路から熱によって、画素回路の性能が劣化することを抑制することができると共に、画素回路および信号処理回路とをそれぞれ最適な製造プロセスで製作することができる固定撮像素子を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一実施例に係る固定撮像素子は、第１主表面および第２主表面を含むガラス基板と、集光部および画素回路を含む画素回路チップと、前記画素回路からの信号を処理する信号処理回路が形成された信号処理回路チップとを備える。そして、上記画素回路チップは、前記第１主表面から間隔をあけて配置されると共に、前記集光部が前記ガラス基板を通過した光を受光するように配置され、前記信号処理回路チップは、前記第１主表面に設けられると共に、前記集光部と前記ガラス基板との間に位置する領域よりも離れた位置に配置される。
【発明の効果】
【００１０】
本発明の一実施例に係る固定撮像素子によれば、信号処理回路から熱によって、画素回路の性能が劣化することを抑制することができると共に、画素回路および信号処理回路とをそれぞれ最適な製造プロセスで製作することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る固定撮像素子の断面図である。
【図２】図１に示された固定撮像素子１００の平面図である。
【図３】本発明の実施の形態１に係る固定撮像素子１００の製造方法について説明する断面図である。
【図４】固定撮像素子１００の変形例を示す断面図である。
【図５】参考例としての固定撮像素子５００を示す断面図である。
【発明を実施するための形態】
【００１２】
図１から図５を用いて、本発明の実施の形態に係る固定撮像素子を説明する。
なお、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、以下の実施の形態において、各々の構成要素は、特に記載がある場合を除き、本発明にとって必ずしも必須のものではない。また、以下に複数の実施の形態が存在する場合、特に記載がある場合を除き、各々の実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。
【００１３】
図１は、本発明の実施の形態１に係る固定撮像素子の断面図であり、図２は、図１に示された固定撮像素子１００の平面図である。なお、図２においては、ガラス基板１０３は省略されている。
【００１４】
これら図１および図２に示すように、固定撮像素子１００は、第１主表面１０１および第２主表面１０２を含むガラス基板１０３と、集光部１１０および画素回路１１２を含む画素回路チップ１１３とを備える。さらに、固定撮像素子１００は、画素回路１１２からの信号を処理する信号処理回路１２０が形成された信号処理回路チップ１２１を備える。画素回路チップ１１３は、第１主表面１０１から間隔をあけて配置されると共に、集光部１１０が第１主表面１０１と対向するように配置される。
【００１５】
信号処理回路チップ１２１は、第１主表面１０１に設けられると共に、集光部１１０とガラス基板１０３との間に位置する領域Ｒから離れた位置に配置されている。このため、ガラス基板１０３内に差し込み、領域Ｒを通過する光は、集光部１１０に達し受光することができる。
【００１６】
本実施の形態に係る固定撮像素子１００においては、信号処理回路チップ１２１は、領域Ｒの両側に間隔を隔てて配置されている。
【００１７】
画素回路チップ１１３と、信号処理回路チップ１２１とは、別個独立のチップとされている。このため、信号処理回路１２０からの熱によって、画素回路チップ１１３の温度も上昇し、画素回路１１２の性能が劣化することを抑制することができる。
【００１８】
ガラス基板１０３は、固定撮像素子１００の必須の構成である一方で、本実施の形態に係る固定撮像素子１００においては信号処理回路チップ１２１を所定位置に固定する固定基板としても機能している。このように、ガラス基板１０３を位置決め固定する固定基板としても利用することで、固定撮像素子１００の部品点数の低減を図ることができる。
【００１９】
信号処理回路チップ１２１は、ガラス基板１０３の第１主表面１０１に配置された基板（第１基板）１２２と、基板１２２に対してガラス基板１０３と反対側に位置し、基板１２２の主表面上に形成された配線層（第１配線層）１２３と、配線層１２３に形成されたパッド部（第１パッド部）１２９とを含む。
【００２０】
画素回路チップ１１３は、基板（第２基板）１１１と、基板１１１の主表面上に形成されると共に、ガラス基板１０３の第１主表面１０１と対向するように配置された配線層（第２配線層）１１６と、配線層１１６上に形成された集光部１１０と、配線層１１６上に形成されたパッド部１１９とを含む。
【００２１】
集光部１１０は、配線層１１６の表面のうち、第１主表面１０１と対向する主表面上に形成されている。
【００２２】
集光部１１０は、配線層１１６の表面上に形成されたインナーレンズ１３０と、インナーレンズ１３０を覆う透光性を有する樹脂層１３３と、樹脂層１３３上に形成されたカラーフィルタ１３１と、カラーフィルタ１３１上に形成されたマイクロレンズ１３２とを含む。
【００２３】
この集光部１１０は、高耐熱性の無機材料によって形成されている。たとえば、カラーフィルタ１３１を形成する材料として、染料、光酸発生剤、硬化剤およびアルカリ可溶性樹脂を含む着色感光性樹脂組成物であって、該アルカリ可溶性樹脂が、部分的にアルキルエーテル化されたビニルフェノールを構成単位として有するポリビニルフェノール樹脂を含む着色感光性樹脂組成物を採用することができる。
【００２４】
そして、基板１１１の主表面上には、図２に示すように、画素回路１１２と、アンプ回路１０４とが形成されている。画素回路１１２は、基板１１１の主表面に形成された複数のフォトダイオード１１４と、フォトダイオード１１４に接続されたスイッチングトランジスタとを含む。スイッチングトランジスタのゲート電極１１５は、基板１１１の主表面上に形成されている。
【００２５】
配線層１１６は、基板１１１の主表面上に形成された絶縁層１１８と、この絶縁層１１８に埋設された複数の配線１１７とを備えている。配線１１７は、互いに間隔をあけて積層されており、各配線１１７は絶縁層１１８によって絶縁されている。
【００２６】
画素回路チップ１１３のパッド部１１９は、絶縁層１１８の表面のうち、ガラス基板１０３と対向する位置する部分に形成され、信号処理回路チップ１２１のパッド部１２９は、絶縁層１２４の表面のうち、画素回路チップ１１３側に位置する部分に形成されているため、パッド部１２９とパッド部１１９との距離が近接している。このため、パッド部１２９とパッド部１１９とを接続する半田バンプなどの接続部１４０の長さを低減することができると共に、パッド部１２９とパッド部１１９とを容易に接続することができる。
【００２７】
図１および図２に示す例においては、画素回路チップ１１３のパッド部１１９と、信号処理回路チップ１２１のパッド部１２９とが互いに対向するように配置されている。
【００２８】
信号処理回路チップ１２１の基板１２２と、ガラス基板１０３の第１主表面１０１との間には、遮光体としての遮光性膜１４１が形成されている。遮光性膜１４１は、基板１２２の主表面の全面を覆うように形成されている。なお、遮光性膜１４１は、絶縁膜材料によって構成されている。
【００２９】
これにより、基板１２２に外部からの光が入射されることを抑制することができ、基板１２２内に電子が発生することを抑制することができる。これにより、信号処理回路１２０の誤動作を抑制することができる。
【００３０】
なお、信号処理回路１２０は、画素回路１１２からの信号を処理するＡＤＣデジタル回路１２６と、外部に信号を出力する出力回路１２７とを備えている。出力回路１２７は、絶縁層１２４に形成されたパッド部１５２と、このパッド部１５２に接続された半田バンプ等の接続部１５３とを介して、フレキシブル基板１５０に形成されたパッド部１５４に接続されている。
【００３１】
配線層１２３は、基板１２２の主表面上に形成された絶縁層１２４と、絶縁層１２４によって覆われた複数の配線１２５とを備えている。配線１２５は、互いに間隔をあけて積層されており、各配線１２５は絶縁層１２４によって絶縁されている。
【００３２】
絶縁層１２４には、放熱部１５１が設けられている。これにより、信号処理回路１２０の温度の上昇を抑制することができ、信号処理回路１２０を良好に駆動させることができる。放熱部１５１は、パッド部１５２とパッド部１２９とが形成された絶縁層１２４の主表面に形成されており、パッド部１５２およびパッド部１２９間に位置する部分に形成されている。
【００３３】
絶縁層１２４の表面のうち、パッド部１５２およびパッド部１２９が形成された主表面およびこの主表面より下方に位置する領域は、デッドスペースとなっており、当該スペースに放熱部１５１を配置することで、部材の搭載効率の向上を図ることができる。
【００３４】
配線１１７の延在方向に対して垂直な断面における配線１１７の断面積Ｓ１は、配線１２５の延在方向に対して垂直な断面における配線１２５の断面積Ｓ２よりも大きくなるように形成されている。ゲート電極１１５の延在方向に対して垂直な断面におけるゲート電極１１５の断面積Ｓ３は、配線１２５の断面積Ｓ２よりも大きくなっている。
【００３５】
ゲート電極１１５および配線１１７を流れる電流の電圧は、配線１２５を流れる電流の電圧よりも高電圧である一方で、上記のようにゲート電極１１５および配線１１７の低抵抗化を図ることで、画素回路１１２の性能を確保することができる。
【００３６】
さらに、配線１２５の細線化を図ることで、信号処理回路チップ１２１のコンパクト化を図ることができる。
【００３７】
配線１２５の積層数は、配線１１７の積層数よりも多い。信号処理回路チップ１２１の配線１２５の積層数を多くすることで、配線１２５の引き回し経路の簡略化を図ることができる。さらに、配線１２５の積層数を多くすることで、信号処理回路チップ１２１の設置面積を小さく抑えることができる。
【００３８】
さらに、正確に配線１２５を多数積層することで、配線１２５間の配線間容量を利用することができ、信号処理回路１２０の性能の向上を図ることができる。
【００３９】
図３を用いて、本発明の実施の形態１に係る固定撮像素子１００の製造方法について説明する。図３において、まず、信号処理回路チップ１２１と、画素回路チップ１１３とを別々に製造する。
【００４０】
信号処理回路チップ１２１の製造プロセスにおいて、画素回路チップ１１３の製造プロセスを考慮する必要がなくなり、信号処理回路チップ１２１の製造プロセスの最適化を図ることができる。これにより、信号処理回路チップ１２１の歩留まりを向上させることができる。同様に、画素回路チップ１１３の製造プロセスにおいて、信号処理回路チップ１２１の製造プロセスを考慮する必要がなく、画素回路チップ１１３の製造プロセスの最適化を図ることができる。これにより、画素回路チップ１１３の歩留まりを向上させることができる。
【００４１】
具体的には、例えば画素回路チップ１１３を０．２５μｍオーダで製造することができ、信号処理回路チップ１２１を９０ｎｍオーダで製造することができ、各デバイスの製造プロセスの最適化を図ることができる。
【００４２】
そして、ガラス基板１０３と、製造された信号処理回路チップ１２１と、製造された画素回路チップ１１３とを組み合わせ、固定撮像素子１００を製造する際には、まず、ガラス基板１０３を準備する。
【００４３】
ガラス基板１０３に装着される前の状態においては、信号処理回路チップ１２１は、基板１２２と、基板１２２の一方の主表面に形成された遮光性膜１４１と、基板１２２の他方の主表面に形成された配線層１２３と、配線層１２３に形成されたパッド部１２９に溶着された半田ボール１５６と、配線層１２３に形成されたパッド部１５２に溶着された半田ボール１５５とを含む。
【００４４】
遮光性膜１４１の表面の表面に接着材を塗布し、信号処理回路チップ１２１を準備したガラス基板１０３の第１主表面１０１に接着させる。
【００４５】
その後、製造された画素回路チップ１１３のパッド部１１９に半田ボール１５６を接触させると共に、フレキシブル基板１５０のパッド部１５４を半田ボール１５５に接着させる。
【００４６】
そして、半田ボール１５５および半田ボール１５６を加熱し、半田ボール１５５および半田ボール１５６を溶かし、図１に示す接続部１４０および接続部１５３を形成する。これにより、図１に示す固定撮像素子１００を成形することができる。
【００４７】
ここで、集光部１１０は、上記のように無機材料によって形成されており、高い耐熱性を有する。このため、半田ボール１５５および半田ボール１５６を溶かす際に、集光部１１０の温度が上昇したとしても、集光部１１０の透光性能は確保される。
【００４８】
なお、図４は、固定撮像素子１００の変形例を示す断面図である。この図４に示すように、フレキシブル基板１５０に替えて、ボンディングワイヤー１５７を採用するようにしてもよい。
【００４９】
図５は、参考例としての固定撮像素子５００を示す断面図である。この図５に示す固定撮像素子５００においては、画素回路チップ１１３の下方に画素回路１１２が配置されており、信号処理回路チップ１２１と画素回路チップ１１３とが積層されている。
【００５０】
基板１１１の一方の主表面には画素回路１１２が形成されており、この一方の主表面上には、配線層１１６が形成されている。
【００５１】
そして、基板１１１には、一方の主表面から他方の主表面に達するビアホール１６１が形成されており、ビアホール１６１内にビア１６０が挿入されている。ビア１６０の端部には、半田バンプ１６２が形成されている。
【００５２】
信号処理回路チップ１２１は、基板１２２と、基板１２２の主表面上に形成された配線層１２３と、この配線層１２３の上面に形成されたパッド部とを含む。信号処理回路チップ１２１のパッド部に半田バンプ１６２が接続されている。
【００５３】
この固定撮像素子５００は、画素回路チップ１１３と、信号処理回路チップ１２１とが別チップとされている点においては、上記図１から図４に示す固定撮像素子１００と共通している。
【００５４】
しかし、ビアホール１６１は高アスペクト比の穴部となっており、正確に形成するのが困難なものとなっており、歩留まりが悪くなる。
【００５５】
その一方で、上記図１から図４に示す固定撮像素子１００においては、上記ビアホール１６１のような高アスペクト比の穴部を形成する必要がなく、容易に固定撮像素子１００を製作することができる。
【００５６】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。さらに、上記数値などは、例示であり、上記数値および範囲にかぎられない。
【符号の説明】
【００５７】
１００  固定撮像素子、１０１  主表面、１０２  主表面、１０３  ガラス基板、１１０  集光部、１１１  基板、１１２  画素回路、１１３  画素回路チップ、１１４  フォトダイオード、１１５  ゲート電極、１１６  配線層、１１７  配線、１１８  絶縁層、１１９  パッド部、１２０  信号処理回路、１２１  信号処理回路チップ、１２２  基板、１２３  配線層、１２４  絶縁層、１２５  配線、１２６  デジタル回路、１２７  出力回路、１２９  パッド部、１４１  遮光性膜、１５０  フレキシブル基板、１５１  放熱部、１５２  パッド部、１５３  接続部、１５４  パッド部、１５５  半田ボール、１５６  半田ボール、１６０  ビア、１６１  ビアホール、１６２  半田バンプ、５００  固定撮像素子、Ｒ  領域、Ｓ１，Ｓ２，Ｓ３  断面積。
【図１】
2011023595.tif 000003
【図２】
2011023595.tif 000004
【図３】
2011023595.tif 000005
【図４】
2011023595.tif 000006
【図５】
2011023595.tif 000007