(57)【要約】      （修正有）【課題】セット基板上の実装面積の縮小やハンドリング数の削減を実現し、ターゲットの運動解析精度を向上することが可能な磁気センサ装置およびこれを用いた電子機器を提供。【解決手段】磁気センサ装置１は、ホール素子１０Ｘ，１０Ｙ、切替スイッチ回路２０Ｘ，２０Ｙ、増幅回路３０Ｘ，３０Ｙ、サンプルホールド回路４０Ｘ，４０Ｙ、比較回路５０Ｘ，５０Ｙ、ラッチ回路６０Ｘ，６０Ｙ、出力回路７０Ｘ，７０Ｙ、制御回路８０Ｘ，８０Ｙ、発振回路９０と、を単一の半導体チップに集積化して成る。ホール素子１０Ｘ，１０Ｙは、所定の素子間距離ｄを隔てて配置され、各々検知された磁界の強度ないしは極性に応じて各々の論理レベルが変化する複数の出力信号ＯＵＴＸ、ＯＵＴＹを各々生成する。【選択図】図２
2011043331.tif 000002
【特許請求の範囲】
【請求項１】
所定の素子間距離を隔てて配置された複数の磁電変換素子と；
前記複数の磁電変換素子で各々検知された磁界の強度ないしは極性に応じて各々の論理レベルが変化する複数の出力信号を各々生成する複数の信号処理回路と；
を単一の半導体チップ内に集積化して成ることを特徴とする磁気センサ装置。
【請求項２】
前記複数の磁電変換素子は、いずれもホール素子であることを特徴とする請求項１に記載の磁気センサ装置。
【請求項３】
前記複数の信号処理回路は、それぞれ、
前記磁電変換素子の検出状態を第１、第２切替状態のいずれか一に切り替える切替スイッチ回路と；
前記磁電変換素子の検出電圧と所定の基準電圧を用いて所定の比較処理を行い、その結果に応じた比較結果信号を生成する比較回路と；
前記出力信号と前記比較結果信号に基づいて、前記出力信号の論理を維持または反転するための論理演算信号を生成する論理回路と；
前記論理演算信号をラッチし、これを前記出力信号として出力するＤ型フリップフロップと；
前記出力信号に基づいて、前記第１切替状態から前記第２切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うか、或いは、前記第２切替状態から前記第１切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うかを決定する制御回路と；
を有して成ることを特徴とする請求項１または請求項２に記載の磁気センサ回路。
【請求項４】
請求項１〜請求項３のいずれかに記載の磁気センサ装置と、
磁石を有するターゲットと、
前記磁気センサ装置から出力される前記複数の出力信号に基づいて前記ターゲットの運動を解析する解析装置と、
を有して成ることを特徴とする電子機器。
【請求項５】
前記磁気センサ装置は、自身に集積化された前記複数の磁電変換素子が前記ターゲットの運動方向に沿って並ぶように配置されており、
前記解析装置は、前記磁気センサ装置から出力される第１出力信号の論理レベルが変化してから第２出力信号の論理レベルが変化するまでの出力時間差を検出し、前記出力時間差と前記所定の素子間距離から前記ターゲットの運動速度を算出することを特徴とする請求項４に記載の電子機器。
【請求項６】
前記磁石は、前記ターゲットの運動方向に沿って交互に並ぶＳ極の磁区とＮ極の磁区を複数有して成り、
前記磁気センサ装置には、前記ターゲットの運動に伴って交番磁界が印加されることを特徴とする請求項４または請求項５に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁電変換素子（ホール素子や磁気抵抗素子など）を用いて、これが設置された場所の磁界を検知し、その強度ないしは極性（Ｓ極／Ｎ極）に応じた論理レベルの出力信号を生成する磁気センサ装置、及び、これを用いた電子機器に関するものである。
【背景技術】
【０００２】
図１５は、磁気センサ装置を用いた電子機器の一従来例を示す模式図である。本従来例の電子機器は、ホール素子を各々１つしか有しない磁気センサ装置（ホールＩＣ）１００Ｘ、１００Ｙを２つ用い、各々の出力信号ＯＵＴＸ、ＯＵＴＹを解析装置３００で解析することで、ターゲット（円形磁石）２００の回転速度Ｖを算出する構成とされていた。
【０００３】
なお、磁気センサ装置１００Ｘ、１００Ｙ相互間の距離（すなわち、磁気センサ装置１００Ｘ、１００Ｙに各々集積化されたホール素子相互間の距離）をｄとし、出力信号ＯＵＴＸの論理レベルが変化してから出力信号ＯＵＴＹの論理レベルが変化するまでの出力時間差をΔｔとした場合、ターゲット２００の回転速度Ｖは、下記の（１）式で算出することができる。
【０００４】
Ｖ＝ｄ／Δｔ  …  （１）
【０００５】
なお、上記に関連する従来技術の一例としては、本願出願人によって開示・提案されている特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来構成の電子機器では、ターゲット２００の回転速度Ｖを検出するために、２つの磁気センサ装置１００Ｘ、１００Ｙを用いる必要があるので、セット基板上における実装面積の拡大やハンドリング数（セット基板への実装に係る工程数）の増大を招くという問題があった。
【０００８】
また、上記従来構成の電子機器では、磁気センサ装置１００Ｘ、１００Ｙの実装位置ばらつき（延いては、磁気センサ装置１００Ｘ、１００Ｙに各々集積化されたホール素子相互間の距離ばらつき）に起因して、回転速度Ｖの検出誤差が生じるという問題もあった。
【０００９】
また、上記従来構成の電子機器では、磁気センサ装置１００Ｘ、１００Ｙそれぞれの検出感度ばらつき（ウェハ面内ないしウェハロット間の製造ばらつき）に起因して、回転速度Ｖの検出誤差が生じるという問題もあった。
【００１０】
本発明は、上記の問題点に鑑み、セット基板上における実装面積の縮小やハンドリング数の削減を実現し、さらに、その出力信号に基づくターゲットの運動解析精度を向上することが可能な磁気センサ装置及びこれを用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明に係る磁気センサ装置は、所定の素子間距離を隔てて配置された複数の磁電変換素子と；前記複数の磁電変換素子で各々検知された磁界の強度ないしは極性に応じて各々の論理レベルが変化する複数の出力信号を各々生成する複数の信号処理回路と；を単一の半導体チップ内に集積化して成る構成（第１の構成）とされている。
【００１２】
なお、上記第１の構成から成る磁気センサ装置において、前記複数の磁電変換素子は、いずれもホール素子である構成（第２の構成）にするとよい。
【００１３】
また、上記第１または第２の構成から成る磁気センサ装置において、前記複数の信号処理回路は、それぞれ、前記磁電変換素子の検出状態を第１、第２切替状態のいずれか一に切り替える切替スイッチ回路と；前記磁電変換素子の検出電圧と所定の基準電圧を用いて所定の比較処理を行い、その結果に応じた比較結果信号を生成する比較回路と；前記出力信号と前記比較結果信号に基づいて、前記出力信号の論理を維持または反転するための論理演算信号を生成する論理回路と；前記論理演算信号をラッチし、これを前記出力信号として出力するＤ型フリップフロップと；前記出力信号に基づいて、前記第１切替状態から前記第２切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うか、或いは、前記第２切替状態から前記第１切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うかを決定する制御回路と；を有して成る構成（第３の構成）にするとよい。
【００１４】
また、本発明に係る電子機器は、上記第１〜第３いずれかの構成から成る磁気センサ装置と、磁石を有するターゲットと、前記磁気センサ装置から出力される前記複数の出力信号に基づいて前記ターゲットの運動を解析する解析装置と、を有して成る構成（第４の構成）とされている。
【００１５】
なお、上記第４の構成から成る電子機器において、前記磁気センサ装置は、自身に集積化された前記複数の磁電変換素子が前記ターゲットの運動方向に沿って並ぶように配置されており、前記解析装置は、前記磁気センサ装置から出力される第１出力信号の論理レベルが変化してから第２出力信号の論理レベルが変化するまでの出力時間差を検出し、前記出力時間差と前記所定の素子間距離から前記ターゲットの運動速度を算出する構成（第５の構成）にするとよい。
【００１６】
また、上記第４または第５の構成から成る電子機器において、前記磁石は、前記ターゲットの運動方向に沿って交互に並ぶＳ極の磁区とＮ極の磁区を複数有して成り、前記磁気センサ装置には前記ターゲットの運動に伴って交番磁界が印加される構成（第６の構成）にするとよい。
【発明の効果】
【００１７】
本発明に係る磁気センサ回路、及び、これを用いた電子機器であれば、セット基板上における実装面積の縮小やハンドリング数の削減を実現し、さらに、その出力信号に基づくターゲットの運動解析精度を向上することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る磁気センサ装置の概略構成を示す模式図
【図２】磁気センサ装置１に集積化された内部回路の概略構成を示すブロック図
【図３】印加磁界（磁束密度）に対する出力信号の論理レベル変化を示す図
【図４Ａ】磁気センサ装置１を用いた電子機器の第１構成例を示す模式図
【図４Ｂ】磁気センサ装置１を用いた電子機器の第２構成例を示す模式図
【図５】ターゲット２の運動に伴って印加磁界と出力信号が変化していく様子を示したタイミングチャート
【図６】磁気センサ装置１に集積化されている内部回路の具体的な構成を示した図
【図７】増幅回路３０Ｘの第１構成例を示す図
【図８】増幅回路３０Ｘの第２構成例を示す図
【図９】基準電圧生成回路１００の一構成例を示す図
【図１０】論理回路６１の一構成例を示す図
【図１１】論理回路６１の入出力論理を示す論理値表
【図１２】制御回路８０Ｘの一構成例を示す図
【図１３】磁気センサ装置１の動作を説明するタイミングチャート
【図１４】磁気センサ装置１の動作を説明するフローチャート
【図１５】磁気センサ装置を用いた電子機器の一従来例を示す模式図
【発明を実施するための形態】
【００１９】
図１は、本発明に係る磁気センサ装置の概略構成を示す模式図である。なお、図１の上段には磁気センサ装置１をその上面側から透視した平面図が示されており、下段には磁気センサ装置１をα−α’線で切断した縦断面図が示されている。本図に示すように、本発明に係る磁気センサ装置１は、所定の素子間距離ｄを隔てて配置された２つのホール素子１０Ｘ及び１０Ｙを有して成る半導体装置（いわゆるホールＩＣ）である。なお、上記の素子間距離ｄについては、アプリケーション毎に要求される仕様（例えば速度検出精度）を満たすように適宜設計すればよい。
【００２０】
図２は、磁気センサ装置１に集積化されている内部回路の概略構成を示すブロック図である。本図に示すように、本発明に係る磁気センサ装置１は、ホール素子１０Ｘ及び１０Ｙのほか、切替スイッチ回路２０Ｘ及び２０Ｙと、増幅回路３０Ｘ及び３０Ｙと、サンプルホールド回路４０Ｘ及び４０Ｙと、比較回路５０Ｘ及び５０Ｙと、ラッチ回路６０Ｘ及び６０Ｙと、出力回路７０Ｘ及び７０Ｙと、制御回路８０Ｘ及び８０Ｙと、発振回路９０と、を単一の半導体チップ内に集積化して成る。
【００２１】
なお、切替スイッチ回路２０Ｘ、増幅回路３０Ｘ、サンプルホールド回路４０Ｘ、比較回路５０Ｘ、ラッチ回路６０Ｘ、出力回路７０Ｘ、制御回路８０Ｘ、及び、発振回路９０は、ホール素子１０Ｘで検知された磁界の強度ないしは極性に応じて、その論理レベルが変化する出力信号ＯＵＴＸを生成する第１信号処理回路を形成している。
【００２２】
また、切替スイッチ回路２０Ｙ、増幅回路３０Ｙ、サンプルホールド回路４０Ｙ、比較回路５０Ｙ、ラッチ回路６０Ｙ、出力回路７０Ｙ、制御回路８０Ｙ、及び、発振回路９０は、ホール素子１０Ｙで検知された磁界の強度ないしは極性に応じて、その論理レベルが変化する出力信号ＯＵＴＹを生成する第２信号処理回路を形成している。
【００２３】
発振回路９０は、第１信号処理回路と第２信号処理回路との間で共有されている。このような構成とすることにより、回路規模の縮小や消費電力の低減を図るとともに、出力信号ＯＵＴＸ、ＯＵＴＹの生成タイミングを互いに同期させることができる。
【００２４】
図３は、印加磁界（磁束密度）に対する出力信号ＯＵＴＸ、ＯＵＴＹの論理レベル変化を示す図である。本図に示すように、ホール素子１０Ｘ、１０Ｙに対する印加磁界がＳ極の検出磁界レベルＢｏｐを超えている場合には、出力信号ＯＵＴＸ、ＯＵＴＹがローレベルとなる。一方、ホール素子１０Ｘ、１０Ｙに対する印加磁界がＮ極の検出磁界レベルＢｒｐを超えている場合には、出力信号ＯＵＴＸ、ＯＵＴＹがハイレベルとなる。このように、出力信号ＯＵＴＸ、ＯＵＴＹは、印加磁界に対して所定のヒステリシス幅を持って、その論理レベルが変化する。
【００２５】
上記構成から成る磁気センサ装置１は、折り畳み型携帯電話端末やスライド型携帯電話端末の開閉検知センサや、モータの回転位置検知センサまたは回転速度検知センサ、若しくは、ダイヤルの回転操作検知センサなど、磁気の状態（磁界の強さ）や磁界の極性を検知するセンサとして、幅広い用途に使用することができる。
【００２６】
なお、磁気センサ装置１に集積化されている内部回路の具体的な構成や出力信号ＯＵＴＸ、ＯＵＴＹの生成動作については、後ほど詳細に説明する。
【００２７】
図４Ａ及び図４Ｂは、それぞれ、磁気センサ装置１を用いた電子機器の一構成例を示す模式図であり、各図に示されている電子機器は、それぞれ、本発明に係る磁気センサ装置１と、磁石を有するターゲット２Ａないし２Ｂと、磁気センサ装置１から出力される２系統の出力信号ＯＵＴＸ及びＯＵＴＹに基づいてターゲット２Ａないし２Ｂの運動を解析する解析装置３と、を有して成る。
【００２８】
ターゲット２Ａは、回転速度Ｖで回転駆動されるものであり、ターゲット２Ｂは、スライド速度Ｖでスライド駆動されるものである。以下の説明では、両者を適宜まとめて、ターゲット２と呼ぶことにする。
【００２９】
ターゲット２に設けられている磁石は、ターゲット２の運動方向（回転方向ないしはスライド方向）に沿って交互に並ぶＳ極の磁区とＮ極の磁区を複数有して成る。従って、磁気センサ装置１には、ターゲット２の運動（回転駆動ないしはスライド駆動）に伴って、Ｎ極とＳ極が交互に切り替わる交番磁界が印加される。
【００３０】
磁気センサ装置１は、所定の素子間距離ｄを隔てて集積化された２つのホール素子１０Ｘ、１０Ｙがターゲット２の運動方向に沿って並ぶように、ターゲット２と相対する形でセット基板上に適宜配置されている。なお、図４Ａ及び図４Ｂでは、いずれも、ターゲット２の運動方向に対して、上流側にホール素子１０Ｘ、下流側にホール素子１０Ｙが並ぶように、磁気センサ装置１が配置されている。
【００３１】
図５は、ターゲット２の運動に伴って印加磁界と出力信号が変化していく様子を示したタイミングチャートである。なお、上段の実線は、ホール素子１０Ｘに対する印加磁界の時間変化を示しており、破線は、ホール素子１０Ｙに対する印加磁界の時間変化を示している。また、下段には、出力信号ＯＵＴＸ、ＯＵＴＹの時間変化が示されている。本図に示したように、ターゲット２の運動方向に対して、上流側に配置されているホール素子１０Ｘでは、下流側に配置されているホール素子１０Ｙよりも先に、ターゲット２から印加される交番磁界の極性変化が検出される。従って、出力信号ＯＵＴＸの論理レベルが変化してから出力信号ＯＵＴＹの論理レベルが変化するまでには、ターゲット２の運動速度に応じた出力時間差Δｔが生じる。
【００３２】
解析装置３は、磁気センサ装置１から出力される出力信号ＯＵＴＸの論理レベルが変化してから出力信号ＯＵＴＹの論理レベルが変化するまでの出力時間差Δｔを検出し、この出力時間差Δｔと所定の素子間距離ｄから、先出の（１）式に基づいて、ターゲット２の運動速度Ｖ（回転速度ないしはスライド速度）を算出する。
【００３３】
上記したように、本発明に係る磁気センサ装置１を用いた電子機器であれば、ターゲット２の運動速度Ｖを検出するために、磁気センサ装置１を１つだけ用いれば足りるので、セット基板上における実装面積の縮小やハンドリング数の削減を実現することが可能となり、製品のコストダウンに貢献することができる。また、セット設計の自由度を高めることも可能となる。
【００３４】
また、本発明に係る磁気センサ装置１であれば、ホール素子１０Ｘ、１０Ｙが同一チップ内に集積化されているので、素子間距離ｄの誤差は、マスク（レチクル）の露光精度に起因する誤差のみ（１μｍ以下）となる上、ホール素子１０Ｘ、１０Ｙ毎の検出感度ばらつき（相対誤差）についても、ほとんど考慮する必要がなくなる。従って、本発明に係る磁気センサ装置１を用いた電子機器であれば、複数の磁気センサ装置を用いていた従来構成と比べて、ターゲット２の運動速度Ｖをより高精度に検出することが可能となる。
【００３５】
なお、磁気センサ装置１の磁界検出スピード（応答速度）を高速にするほど、ターゲット２の運動速度Ｖを低速域から高速域まで幅広く検出することが可能となる。
【００３６】
次に、本発明に係る磁気センサ装置１に集積化されている内部回路の具体的な構成や出力信号ＯＵＴＸ、ＯＵＴＹの生成動作について詳細な説明を行う。ただし、以下では、ホール素子１０Ｘとその検出信号から出力信号ＯＵＴＸを生成する第１信号処理回路（２０Ｘ〜８０Ｘ、９０）についての説明のみを行い、ホール素子１０Ｙとその検出信号に基づいて出力信号ＯＵＴＹを生成する第２信号処理回路（２０Ｙ〜８０Ｙ、９０）については重複した説明を割愛する。
【００３７】
図６は、磁気センサ装置１に集積化されている内部回路の具体的な構成を示した図であり、ホール素子１０Ｘと、その検出信号から出力信号ＯＵＴＸを生成する第１信号処理回路（２０Ｘ〜８０Ｘ、９０）、並びに、基準電圧生成回路１００のみが描写されている。ただし、本構成例の磁気センサ装置１では、図２の例示と異なり、出力回路７０Ｘが省略されている。
【００３８】
図６において、ホール素子１０Ｘは、４つの端子Ａ・Ｃ・Ｂ・Ｄに関して、幾何学的に等価な形状の板状に形成されている。このようなホール素子１０Ｘの第１端子対Ａ−Ｃに電源電圧ＶＤＤを印加したときに第２端子対Ｂ−Ｄに生じるホール電圧と、第２端子対Ｂ−Ｄ間に電源電圧ＶＤＤを印加したときに第１端子対Ｃ−Ａに生じるホール電圧と、を比較した場合、ホール素子１０Ｘに印加される磁界の強さに応じた有効信号成分は同相で、素子オフセット成分（素子オフセット電圧）は逆相となる。
【００３９】
切替スイッチ回路２０Ｘは、ホール素子１０Ｘへの電源電圧ＶＤＤの印加方法と、ホール素子１０Ｘからのホール電圧の取り出し方法を切り替える手段である。
【００４０】
より具体的に述べると、切替スイッチ回路２０Ｘは、第１切替信号ＣＴＬ１の論理に応じてオン／オフ制御されるスイッチ２１、２３、２５、２７と、第２切替信号ＣＴＬ２の論理に応じてオン／オフ制御されるスイッチ２２、２４、２６、２８と、を有している。なお、本実施形態の磁気センサ装置１において、スイッチ２１、２３、２５、２７は、第１切替信号ＣＴＬ１がハイレベルのときにオンとなり、ローレベルのときにオフとなる。また、スイッチ２２、２４、２５、２７は、第２切替信号ＣＴＬ２がハイレベルのときにオンとなり、ローレベルのときにオフとなる。ただし、上記の信号論理に関しては、あくまで例示であり、上記とは逆の論理で実施されても構わない。
【００４１】
第１、第２切替信号ＣＴＬ１、ＣＴＬ２は、互いの論理が一致しないように、かつ、電源オン信号ＰＯＷがハイレベルとされる期間（すなわち、磁気センサ装置１のセンシング期間に相当）の前半部分（若しくは後半部分）で第１切替信号ＣＴＬ１がハイレベルとされ、後半部分（若しくは前半部分）で第２切替信号ＣＴＬ２がハイレベルとされるものである。なお、電源オン信号ＰＯＷは、間欠的に、例えば一定周期毎に所定期間だけハイレベルとされるものである。ただし、上記の信号論理に関しては、あくまで例示であり、上記とは逆の論理としても構わない。
【００４２】
第１切替信号ＣＴＬ１がハイレベルとされ、第２切替信号ＣＴＬ２がローレベルとされる第１切替状態では、端子Ａに電源電圧ＶＤＤが印加され、端子Ｃがグランドに接続される形となり、端子Ｂと端子Ｄとの間には、磁界の強さに応じたホール電圧が発生する。このとき、端子Ｂと端子Ｄとの間に発生する電圧は、印加される磁界の極性（磁界の方向）によって変動するが、ここでは、端子Ｂの電圧Ｖｂが低く、端子Ｄの電圧Ｖｄが高い場合を想定する。なお、電圧は、特に断らない限り、グランドに対する電位を表す。
【００４３】
一方、第１切替信号ＣＴＬ１がローレベルとされ、第２切替信号ＣＴＬ２がハイレベルとされる第２切替状態では、端子Ｂに電源電圧ＶＤＤが印加され、端子Ｄがグランドに接続される形となり、端子Ｃと端子Ａとの間には、磁界の強さに応じたホール電圧が発生する。ここで、第１切替状態から第２切替状態への状態遷移が高速度に行われた結果、第２切替状態においても、第１切替状態と同じ極性（方向）の磁界が印加されていると想定した場合、端子Ｃと端子Ａとの間に発生する電圧は、端子Ｃの電圧Ｖｃが低く、端子Ａの電圧Ｖａが高くなる。
【００４４】
従って、切替スイッチ回路２０Ｘの第１出力端ｉの電圧は、第１切替状態では電圧Ｖｂであり、第２切替状態では電圧Ｖａである。一方、切替スイッチ回路２０Ｘの第２出力端ｉｉの電圧は、第１切替状態では電圧Ｖｄであり、第２切替状態では電圧Ｖｃである。
【００４５】
増幅回路３０Ｘは、切替スイッチ回路２０Ｘの第１出力端ｉに接続される第１増幅回路３１と、切替スイッチ回路２０Ｘの第２出力端ｉｉに接続される第２増幅回路３２とを有して成る。
【００４６】
第１増幅回路３１は、第１出力端ｉからの入力電圧（電圧Ｖｂないし電圧Ｖａ）を所定の増幅度αで増幅し、第１増幅出力端ｉｉｉから第１増幅電圧ＡＯＵＴ１として出力する手段である。なお、第１増幅回路３１には、入力オフセット電圧Ｖｏｆｆａ１が存在するため、第１増幅回路３１では、上記の入力電圧（電圧Ｖｂないし電圧Ｖａ）に、その入力オフセット電圧Ｖｏｆｆａ１が加算された上で、所定の増幅処理が行われることになる。
【００４７】
第２増幅回路３２は、第２出力端ｉｉからの入力電圧（電圧Ｖｄないし電圧Ｖｃ）を所定の増幅度αで増幅し、第２増幅出力端ｉｖから第２増幅電圧ＡＯＵＴ２として出力する手段である。なお、第２増幅回路３２にも、入力オフセット電圧Ｖｏｆｆａ２が存在するため、第２増幅回路３２では、上記の入力電圧（電圧Ｖｄないし電圧Ｖｃ）に、その入力オフセット電圧Ｖｏｆｆａ２が加算された上で、所定の増幅処理が行われることになる。
【００４８】
上記の増幅回路３０Ｘを構成する第１、第２増幅回路３１、３２には、それぞれスイッチ回路３４及びスイッチ回路３５を介して、電源電圧ＶＤＤが印加されている。なお、スイッチ回路３４及びスイッチ回路３５は、いずれも電源オン信号ＰＯＷの論理に応じてオン／オフ制御されるものであり、本実施形態においては、電源オン信号ＰＯＷがハイレベルのときにオンとされ、ローレベルのときにオフとされる。
【００４９】
従って、増幅回路３０Ｘは、電源オン信号ＰＯＷのハイレベル遷移に応じて間欠的に、例えば一定周期毎に所定期間だけ駆動される。また、第１、第２増幅回路３１、３２が電流駆動型のものであるときには、スイッチ回路３４及びスイッチ回路３５として、スイッチ機能付きの電流源回路を用いればよい。
【００５０】
サンプルホールド回路４０Ｘは、第１キャパシタ４１と、第２キャパシタ４２と、第１スイッチ回路４３と、第２スイッチ回路４４と、を有して成る。
【００５１】
第１キャパシタ４１は、増幅回路３０Ｘの第１増幅出力端ｉｉｉと、比較回路５０Ｘの第１比較入力端ｖ（コンパレータ５１の非反転入力端（＋））との間に接続されている。第２キャパシタ４２は、増幅回路３０Ｘの第２増幅出力端ｉｖと、比較回路５０Ｘの第２比較入力端ｖｉ（コンパレータ５１の反転入力端（−））との間に接続されている。
【００５２】
比較回路５０Ｘの第１比較入力端ｖには、第１スイッチ回路４３を介して、第１基準電圧Ｖｒｅｆ１が供給され、第２比較入力端ｖｉには、第２スイッチ回路４４を介して、第２基準電圧Ｖｒｅｆ２が供給される。第１、第２スイッチ回路４３、４４は、いずれも第３切替信号ＣＴＬ３の論理に応じてオン／オフ制御されるものであり、本実施形態においては、第３切替信号ＣＴＬ３がハイレベルのときにオンとされ、ローレベルのときにオフとされる。ただし、上記の信号論理に関しては、あくまで例示であり、上記とは逆の論理で実施されても構わない。
【００５３】
比較回路５０Ｘは、第１比較入力端ｖに入力される第１比較電圧ＩＮＣ１と、第２比較入力端ｖｉに入力される第２比較電圧ＩＮＣ２とを比較し、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも高いときには、比較結果信号ＣＯＵＴの論理をハイレベルとする一方、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも低いときには、比較結果信号ＣＯＵＴの論理をローレベルとする手段であり、コンパレータ５１と、スイッチ回路５２及び５３と、を有して成る。なお、比較回路５０Ｘは、極めて高い入力インピーダンスを持つように構成されている。例えば、コンパレータ５１の入力段は、ＭＯＳトランジスタ回路で構成される。このように、本実施形態の磁気センサ装置１は、比較回路５０Ｘを備えているので、電源電圧ＶＤＤのリップルやノイズの影響を受けにくくなり、安定したセンシング動作が可能となる。
【００５４】
上記のコンパレータ５１には、スイッチ回路５２を介して、電源電圧ＶＤＤが印加されている。なお、スイッチ回路５２は、電源オン信号ＰＯＷの論理に応じてオン／オフ制御されるものであり、本実施形態においては、電源オン信号ＰＯＷがハイレベルのときにオンとされ、ローレベルのときにオフとされる。
【００５５】
従って、コンパレータ５１は、電源オン信号ＰＯＷのハイレベル遷移（延いては、反転電源オン信号（／ＰＯＷ）のローレベル遷移）に応じて、間欠的に、例えば一定周期毎に所定期間だけ駆動される。なお、コンパレータ５１が電流駆動型のものであるときには、スイッチ回路５２として、スイッチ機能付きの電流源回路を用いればよい。
【００５６】
また、比較回路５０Ｘの出力端（コンパレータ５１の出力端）は、スイッチ回路５３を介して接地端に接続されている。なお、スイッチ回路５３は、反転電源オン信号（／ＰＯＷ）の論理に応じてオン／オフ制御されるものであり、本実施形態においては、反転電源オン信号（／ＰＯＷ）がハイレベルのときにオンとされ、ローレベルのときにオフとされる。これにより、コンパレータ５１への電源供給が遮断されている場合には、比較結果信号ＣＯＵＴが強制的にローレベルとされるので、後段のラッチ回路６０Ｘで生成される論理演算信号ＬＯＵＴ（延いては出力信号ＯＵＴ）に意図しない論理変遷が生じることを防止することができる。
【００５７】
ラッチ回路６０Ｘは、論理回路６１と、Ｄ型フリップフロップ６２と、を有して成る。
【００５８】
論理回路６１は、比較結果信号ＣＯＵＴと出力信号ＯＵＴに基づいて、論理演算信号ＬＯＵＴを生成する手段である。なお、論理回路６１の具体的な構成及び動作については、後ほど詳細な説明を行う。
【００５９】
Ｄ型フリップフロップ６２は、論理回路６１で得られた論理演算信号ＬＯＵＴをクロック信号ＣＬＫ＿ＳＨのエッジタイミングでラッチし、これを出力信号ＯＵＴ（延いては、第１出力信号ＯＵＴＸ）として出力する手段である。
【００６０】
なお、ラッチ回路６０Ｘの後段に出力回路７０Ｘを接続する場合には、磁界の強度ないしは極性と出力信号ＯＵＴＸの論理レベルとが所望の相関関係を持つように、出力回路７０Ｘとして、インバータ段やバッファ段などを適宜用いればよい（図２を参照）。
【００６１】
制御回路８０Ｘは、基準クロック信号ＯＳＣに基づいて、電源オン信号ＰＯＷ、反転電源オン信号（／ＰＯＷ）、クロック信号ＣＬＫ＿ＳＨ、及び、第３切替信号ＣＴＬ３を生成するほか、さらに出力信号ＯＵＴの入力を受けて、第１切替信号ＣＴＬ１、及び、第２切替信号ＣＴＬ２を生成する手段である。なお、制御回路８０Ｘの具体的な構成及び動作については、後ほど詳細な説明を行う。
【００６２】
発振回路９０は、所定周波数の基準クロック信号ＯＳＣを生成し、これを制御回路８０Ｘに供給する手段である。
【００６３】
基準電圧生成回路１００は、第１基準電圧Ｖｒｅｆ１と、これよりも所定値ＶＲＥＦだけ高い第２基準電圧Ｖｒｅｆ２を生成する手段である。なお、基準電圧生成回路１００の具体的な構成については、後ほど詳細な説明を行う。
【００６４】
図７は、増幅回路３０Ｘの第１構成例を示す図である。本構成例の増幅回路３０Ｘは、第１増幅回路３１Ａと第２増幅回路３２Ａを有している。
【００６５】
第１増幅回路３１Ａにおいて、演算増幅器３１−１の非反転入力端（＋）は切替スイッチ回路２０Ｘの第１出力端ｉに接続されている。演算増幅器３１−１の反転入力端（−）と第１増幅出力端ｉｉｉとの間には、帰還抵抗３１−２が接続されている。演算増幅器３１−１の反転入力端（−）と基準電圧Ｖｒｅｆ０の印加端との間には、帰還抵抗３１−３が接続されている。
【００６６】
上記構成から成る第１増幅回路３１Ａは、切替スイッチ回路２０Ｘの第１出力端ｉから入力される電圧（電圧Ｖｂないし電圧Ｖａ）を所定の増幅度αで増幅し、第１増幅電圧ＡＯＵＴ１として、第１増幅出力端ｉｉｉから出力する。
【００６７】
一方、第２増幅回路３２Ａにおいて、演算増幅器３２−１の非反転入力端（＋）は、切替スイッチ回路２０Ｘの第２出力端ｉｉに接続されている。演算増幅器３２−１の反転入力端（−）と第２増幅出力端ｉｖとの間には、帰還抵抗３２−２が接続されている。演算増幅器３２−１の反転入力端（−）と基準電圧Ｖｒｅｆ０の印加端との間には、帰還抵抗３２−３が接続されている。
【００６８】
上記構成から成る第２増幅回路３２Ａは、切替スイッチ回路２０Ｘの第２出力端ｉｉから入力される電圧（電圧Ｖｄないし電圧Ｖｃ）を所定の増幅度αで増幅し、第２増幅電圧ＡＯＵＴ２として、第２増幅出力端ｉｖから出力する。
【００６９】
なお、第１構成例の増幅回路３０Ｘにおいて、帰還抵抗３１−２、３２−２の抵抗値をＲ２、帰還抵抗３１−３、３２−３の抵抗値をＲ１とすると、増幅度αは、約Ｒ２／Ｒ１である。ただし、Ｒ２≫Ｒ１とする。
【００７０】
図８は、増幅回路３０Ｘの第２構成例を示す図である。本構成例の増幅回路３０Ｘは、第１増幅回路３１Ｂと第２増幅回路３２Ｂを有している。
【００７１】
第１増幅回路３１Ｂにおいて、演算増幅器３１−１の非反転入力端（＋）は切替スイッチ回路２０Ｘの第１出力端ｉに接続されている。演算増幅器３１−１の反転入力端（−）と第１増幅出力端ｉｉｉとの間には、第１帰還抵抗３１−２が接続されている。
【００７２】
一方、第２増幅回路３２Ｂにおいて、演算増幅器３２−１の非反転入力端（＋）は、切替スイッチ回路２０Ｘの第２出力端ｉｉに接続されている。演算増幅器３２−１の反転入力端（−）と第２増幅出力端ｉｖとの間には、第２帰還抵抗３２−２が接続されている。
【００７３】
また、第１演算増幅器３１−１の反転入力端（−）と第２演算増幅器３２−１の反転入力端（−）との間には、第３帰還抵抗３３が接続されている。
【００７４】
このように、本構成例の増幅回路３０Ｘは、第１増幅回路３１Ｂと第２増幅回路３２Ｂとで、第３帰還抵抗３３を共有する形式、すなわち、平衡入力−平衡出力形式の増幅回路である。第２構成例の増幅回路３０Ｘでは、第１構成例の増幅回路３０Ｘに比べて、帰還抵抗の数を削減することが可能となるほか、第１、第２増幅回路３１Ｂ、３２Ｂの基準電圧は、その回路内で自動的に設定されることになるので、基準電圧の設定が不要となる。
【００７５】
また、本構成例の増幅回路３０Ｘでは、特有の構成を用いた平衡入力−平衡出力型とすることにより、電圧増幅利得を大きく採ることができる。すなわち、第１、第２帰還抵抗３１−２、３２−２の抵抗値をＲ２、第３帰還抵抗３３の抵抗値をＲ１とすると、増幅度αは、約２×Ｒ２／Ｒ１となる。ただし、Ｒ２≫Ｒ１とする。このように、増幅度αが２倍になるので、回路設計を容易に行うことが可能となり、また、感度の低いホール素子も使いこなしやすくなる。なお、図７、図８では明示されていないが、第１増幅回路３１Ａ及び３１Ｂの駆動に必要な電源電圧ＶＤＤについては、図６と同じく、スイッチ回路３４を介して供給すればよい。また、第２増幅回路３２Ａ及び３２Ｂの駆動に必要な電源電圧ＶＤＤについても、図６と同じく、スイッチ回路３５を介して供給すればよい。
【００７６】
次に、基準電圧生成回路１００の構成及び動作について図９を参照しながら説明する。
【００７７】
図９は、基準電圧生成回路１００の一構成例を示す図である。
【００７８】
図９に示すように、基準電圧生成回路１００は、電源電圧ＶＤＤを分圧抵抗器１００−１〜１００−３で分圧することにより、第１基準電圧Ｖｒｅｆ１と第２基準電圧Ｖｒｅｆ２を生成する。これらの基準電圧は、分圧抵抗器１００−１〜１００−３の電源電圧ＶＤＤ側に接続されたＰ型ＭＯＳトランジスタ１００−４と、グランド側に接続されたＮ型ＭＯＳトランジスタ１００−５がオンとされているときに生成される。このＭＯＳトランジスタ１００−４、１００−５は、インバータ１００−６ないしインバータ１００−７を介する形で、第３切替信号ＣＴＬ３の論理に応じてオン／オフ制御される。なお、第３切替信号ＣＴＬ３に代えて、電源オン信号ＰＯＷの論理に応じて、ＭＯＳトランジスタ１００−４、１００−５のオン／オフ制御を行うようにしてもよい。
【００７９】
次に、ラッチ回路６０Ｘに含まれる論理回路６１の構成及び動作について、図１０及び図１１を参照しながら説明する。
【００８０】
図１０は、論理回路６１の一構成例を示す図である。また、図１１は、論理回路６１の入出力論理を示す論理値表である。
【００８１】
図１０に示す通り、論理回路６１は、インバータ６１−１及び６１−２と、論理積演算器６１−３及び６１−４と、論理和演算器６１−５と、を有して成る。
【００８２】
インバータ６１−１の入力端は、出力信号ＯＵＴの印加端に接続されている。インバータ６１−２の入力端は、比較結果信号ＣＯＵＴの印加端に接続されている。論理積演算器６１−３の一入力端は、インバータ６１−１の出力端に接続されている。論理積演算器６１−３の他入力端は、比較結果信号ＣＯＵＴの印加端に接続されている。論理積演算器６１−４の一入力端は、出力信号ＯＵＴの印加端に接続されている。論理積演算器６１−４の他入力端は、インバータ６１−２の出力端に接続されている。論理和演算器６１−５の一入力端は、論理積演算器６１−３の出力端に接続されている。論理和演算器６１−５の他入力端は、論理積演算器６１−４の出力端に接続されている。論理和演算器６１−５の出力端は、論理演算信号ＬＯＵＴの引出端として、Ｄ型フリップフロップ６２のデータ入力端（図１０では不図示）に接続されている。
【００８３】
上記構成から成る論理回路６１において、出力信号ＯＵＴと比較結果信号ＣＯＵＴが共にローレベルである場合、論理演算信号ＬＯＵＴはローレベルとされる。出力信号ＯＵＴがローレベルで、比較結果信号ＣＯＵＴがハイレベルである場合、論理演算信号ＬＯＵＴはハイレベルとされる。出力信号ＯＵＴがハイレベルで、比較結果信号ＣＯＵＴがローレベルである場合、論理演算信号ＬＯＵＴはハイレベルとされる。出力信号ＯＵＴと比較結果信号が共にハイレベルである場合、論理演算信号ＬＯＵＴはローレベルとされる。
【００８４】
次に、制御回路８０Ｘの構成及び動作について、図１２及び図１３を参照しながら、詳細な説明を行う。
【００８５】
図１２は、制御回路８０Ｘの一構成例を示す図である。また、図１３は、本発明に係る磁気センサ装置１の動作を説明するタイミングチャートである。
【００８６】
図１２に示すように、本構成例の制御回路８０Ｘは、スタートパルス信号生成回路８１と、シフトレジスタ８２と、論理和演算器８３と、インバータ８４及び８５と、切替信号生成回路８６と、を有して成る。
【００８７】
スタートパルス生成回路８１は、基準クロック信号ＯＳＣのパルス数が所定値（例えば３２）に達する毎に１つのパルスを生成し、これをスタートパルス信号ＳＩＧ（図１３を参照）として出力する手段である。
【００８８】
シフトレジスタ８２は、基準クロック信号ＯＳＣとスタートパルス信号ＳＩＧの入力を受け、基準クロック信号ＯＳＣの１パルス毎に、スタートパルス信号ＳＩＧをシフトさせながら順次取り込んでいき、初段のレジスタデータ及び２段目のレジスタデータをそれぞれ第１タイミング信号Ｓ１及び第２タイミング信号Ｓ２として出力する手段である。すなわち、図１３で示すように、スタートパルス信号ＳＩＧにパルスが生じると、基準クロック信号ＯＳＣに同期して、まず、第１タイミング信号Ｓ１にパルスが生じ、次いで第２タイミング信号Ｓ２にパルスが生じる。
【００８９】
論理和演算器８３は、第１タイミング信号Ｓ１と第２タイミング信号Ｓ２の論理和演算を行い、電源オン信号ＰＯＷ（図１３を参照）を生成する手段である。
【００９０】
インバータ８４は、電源オン信号ＰＯＷの論理を反転させることで、反転電源オン信号（／ＰＯＷ）（図１３では省略）を生成する手段である。
【００９１】
インバータ８５は、第２タイミング信号Ｓ２の論理を反転させることで、クロック信号ＣＬＫ＿ＳＨ（図１３を参照）を生成する手段である。
【００９２】
切替信号生成回路８６は、第１タイミング信号Ｓ１及び第２タイミング信号Ｓ２と、出力信号ＯＵＴの入力を受けて、第１切替信号ＣＴＬ１、第２切替信号ＣＴＬ２、及び、第３切替信号ＣＴＬ３を生成する手段であり、論理積演算器８６−１〜８６−４と、論理和演算器９６−５及び８６−６と、インバータ８６−７と、を有して成る。
【００９３】
論理積演算器８６−１の一入力端は、第１タイミング信号Ｓ１の印加端に接続されている。論理積演算器８６−１の他入力端は、インバータ８６−７の出力端に接続される。論理積演算器８６−２の一入力端は、第２タイミング信号Ｓ２の印加端に接続されている。論理積演算器８６−２の他入力端は、出力信号ＯＵＴの印加端に接続されている。論理積演算器８６−３の一入力端は、第２タイミング信号Ｓ２の印加端の接続されている。論理積演算器８６−３の他入力端は、インバータ８６−７の出力端に接続されている。論理積演算器８６−４の一入力端は、第１タイミング信号Ｓ１の印加端に接続されている。論理積演算器８６−４の他入力端は、出力信号ＯＵＴの印加端に接続されている。論理和演算器８６−５の一入力端は、論理積演算器８６−１の出力端に接続されている。論理和演算器８６−５の他入力端は、論理積演算器８６−２の出力端に接続されている。論理和演算器８６−５の出力端は、第１切替信号ＣＴＬ１の引出端として、切替スイッチ回路２０Ｘ（図１２では不図示）に接続されている。論理和演算器８６−６の一入力端は、論理積演算器８６−３の出力端に接続されている。論理和演算器８６−６の他入力端は、論理積演算器８６−４の出力端に接続されている。論理和演算器８６−６の出力端は、第２切替信号ＣＴＬ２の引出端として、切替スイッチ回路２０Ｘ（図１２で不図示）に接続されている。インバータ８６−７の入力端は、出力信号ＯＵＴの印加端に接続されている。
【００９４】
上記構成から成る切替信号生成回路８６は、論理和演算器８６−５で得られる論理和演算信号を第１切替信号ＣＴＬ１として出力するとともに、論理和演算器８６−６で得られる論理和演算信号を第２切替信号ＣＴＬ２として出力する。
【００９５】
従って、図１３の（１）及び（４）で示すように、出力信号ＯＵＴがハイレベル（すなわち、Ｎ極信号の検出後、次にＳ極信号を検出すべき状態）である場合には、Ｓ極信号を増幅するべく、まず、第１切替信号ＣＴＬ１にパルスが生じ、次いで第２切替信号ＣＴＬ２にパルスが生じる形となる。言い換えると、出力信号ＯＵＴがハイレベルである場合、切替スイッチ回路２０Ｘでは、第１切替状態から第２切替状態という順序で、スイッチ２１〜２８の切り替え制御が行われることになる。
【００９６】
一方、図１３の（２）及び（３）で示すように、出力信号ＯＵＴがローレベル（すなわち、Ｓ極信号の検出後、次にＮ極信号を検出すべき状態）である場合には、Ｎ極信号を増幅するべく、まず、第２切替信号ＣＴＬ２にパルスが生じ、次いで第１切替信号ＣＴＬ１にパルスが生じる形となる。言い換えると、出力信号ＯＵＴがローレベルである場合、切替スイッチ回路２０Ｘでは、第２切替状態から第１切替状態という順序で、スイッチ２１〜２８の切り替え制御が行われることになる。
【００９７】
また、切替信号生成回路８６は、第１タイミング信号Ｓ１を第３切替信号ＣＴＬ３としてそのまま出力する構成であり、第１タイミング信号Ｓ１の印加端は、第３切替信号ＣＴＬ３の引出端として、第１スイッチ回路４３及び第２スイッチ回路４４（図１２ではいずれも不図示）に接続されている。
【００９８】
次に、上記構成から成る磁気センサ装置１の動作について、図１３のタイミングチャートを引き続いて参照しながら詳細な説明を行う。
【００９９】
まず、電源オン信号ＰＯＷが間欠的にハイレベルとされることで、磁気センサ装置１の各部（具体的には、増幅回路３０Ｘや比較回路５０Ｘなどの主要ユニット）には、間欠的に電源電圧ＶＤＤが供給されて、その検出動作が可能となる。このような間欠電源制御と出力信号ＯＵＴのラッチ制御とを結合させることにより、磁気センサ装置１の検出動作に支障を来すことなく、これを搭載する電子機器（例えば電池駆動の携帯電話機）の電力消費を著しく低減することが可能となる。なお、電源オン信号ＰＯＷをハイレベルとする周期や電源オン信号ＰＯＷのハイレベル期間については、磁気センサ装置１が適用される用途に応じて、適切な時間長に設定すればよい。なお、磁気センサ装置１は、間欠的に動作させるのではなく、連続的に動作させる構成としてもよい。
【０１００】
さて、図１３の（１）及び（４）で示す通り、出力信号ＯＵＴがハイレベルである場合（すなわち、Ｎ極信号の検出後、次にＳ極信号を検出すべき状態）には、基準クロック信号ＯＳＣの立上がりエッジに同期して、まず、第１切替信号ＣＴＬ１及び第３切替信号ＣＴＬ３がハイレベルとされる。第１切替信号ＣＴＬ１がハイレベルとされたことにより、切替スイッチ回路２０Ｘは第１切替状態になる。また、第３切替信号ＣＴＬ３がハイレベルとされたことにより、第１スイッチ回路４３及び第２スイッチ回路４４はオンとなる。
【０１０１】
第１切替信号ＣＴＬ１のハイレベル遷移に応じて、切替スイッチ回路２０Ｘが第１切替状態とされたことにより、ホール素子１０Ｘの第１端子対である端子Ａ・Ｃには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第２端子対である端子Ｂ・Ｄには、それぞれ、ホール電圧が発生する。このとき、端子Ｂには電圧Ｖｂが発生し、端子Ｄには電圧Ｖｄが発生する。
【０１０２】
増幅回路３０Ｘの第１増幅出力端ｉｉｉには、電圧Ｖｂが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖｂ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｄが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｄ−Ｖｏｆｆａ２））が発生する。このαは、増幅回路３０Ｘの増幅度であり、Ｖｏｆｆａ１、Ｖｏｆｆａ２は、それぞれ、第１増幅回路３１、第２増幅回路３２の入力オフセット電圧である。
【０１０３】
一方、第３切替信号ＣＴＬ３のハイレベル遷移に応じて、第１スイッチ回路４３及び第２スイッチ回路４４がともにオンされたことにより、比較回路５０Ｘの第１比較入力端ｖには、第１基準電圧Ｖｒｅｆ１が印加され、第２比較入力端ｖｉには、第２基準電圧Ｖｒｅｆ２が印加された状態となる。
【０１０４】
これにより、第１キャパシタ４１には、第１基準電圧Ｖｒｅｆ１と第１増幅電圧ＡＯＵＴ１との差電圧（Ｖｒｅｆ１−α（Ｖｂ−Ｖｏｆｆａ１））が充電される。一方、第２キャパシタ４２には、第２基準電圧Ｖｒｅｆ２と第２増幅電圧ＡＯＵＴ２との差電圧（Ｖｒｅｆ２−α（Ｖｄ−Ｖｏｆｆａ２））が充電される。
【０１０５】
上記の充電動作が行われた後、次に到来する基準クロック信号ＯＳＣの立上がりエッジに同期して、第１切替信号ＣＴＬ１、第３切替信号ＣＴＬ３がローレベルとされ、第２切替信号ＣＴＬ２がハイレベルとされる。第２切替信号ＣＴＬ２がハイレベルとされたことにより、切替スイッチ回路２０Ｘは、第２切替状態になる。また、第３切替信号ＣＴＬ３がローレベルとされたことにより、第１スイッチ回路４３及び第２スイッチ回路４４は、共にオフとなる。
【０１０６】
第２切替信号ＣＴＬ２のハイレベル遷移に応じて、切替スイッチ回路２０Ｘが第２切替状態とされたことにより、ホール素子１０Ｘの第２端子対である端子Ｂ・Ｄには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第１端子対である端子Ｃ・Ａには、それぞれ、ホール電圧が発生する。このとき、端子Ｃには電圧Ｖｃが発生し、端子Ａには電圧Ｖａが発生する。
【０１０７】
増幅回路３０Ｘの第１増幅出力端ｉｉｉには、電圧Ｖａが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖａ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｃが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｃ−Ｖｏｆｆａ２））が発生する。
【０１０８】
一方、第３切替信号ＣＴＬ３のローレベル遷移に応じて、第１スイッチ回路４３及び第２スイッチ回路４４はともにオフされるが、第１キャパシタ４１、第２キャパシタ４２に充電されている電荷は変化することなく保持されるので、比較回路５０Ｘの第１比較入力端ｖの第１比較電圧ＩＮＣ１及び第２比較入力端ｖｉの第２比較電圧ＩＮＣ２は、それぞれ、次の（２）式、（３）式のようになる。
【０１０９】
ＩＮＣ１＝Ｖｒｅｆ１−［α（Ｖｂ−Ｖｏｆｆａ１）−α（Ｖａ−Ｖｏｆｆａ１）］
＝Ｖｒｅｆ１−α（Ｖｂ−Ｖａ）    ・・・（２）
ＩＮＣ２＝Ｖｒｅｆ２−［α（Ｖｄ−Ｖｏｆｆａ２）−α（Ｖｃ−Ｖｏｆｆａ２）］
＝Ｖｒｅｆ２−α（Ｖｄ−Ｖｃ）    ・・・（３）
【０１１０】
上記の（２）式、（２）式に示される通り、第１、第２比較電圧ＩＮＣ１、ＩＮＣ２には、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２が含まれていない。すなわち、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２は、第１切替状態と第２切替状態の操作を通じて相殺されている。
【０１１１】
そして、比較回路５０Ｘでは、第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較処理が行われる。ここで、図１３の（１）で示すように、磁気センサ装置１にＳ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも高ければ、比較結果信号ＣＯＵＴがハイレベルとされる。一方、図１３の（４）で示すように、磁気センサ装置１にＮ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも低ければ、比較結果信号ＣＯＵＴがローレベルに維持される。なお、比較回路５０Ｘでの比較対象となる第１、第２比較電圧ＩＮＣ１、ＩＮＣ２の差分電圧を数式で表すと、以下の（４）式のようになる。
【０１１２】
ＩＮＣ１−ＩＮＣ２
＝Ｖｒｅｆ１−Ｖｒｅｆ２−α（Ｖｂ−Ｖａ）＋α（Ｖｄ−Ｖｃ）・・・（４）
【０１１３】
ところで、ホール素子１０Ｘから発生されるホール電圧には、磁界の強さに比例した信号成分電圧と素子オフセット電圧とが含まれている。なお、ホール素子１０Ｘの第１切替状態で端子Ｂ・Ｄ間に生じる電圧と、第２切替状態で端子Ｃ・Ａ間に生じる電圧とでは、磁界の強さに応じた有効信号成分は同相で、素子オフセット電圧は逆相となる。
【０１１４】
電圧Ｖｂ、Ｖｄ、Ｖａ、Ｖｃに含まれる素子オフセット電圧を、Ｖｂｏｆｆｅ、Ｖｄｏｆｆｅ、Ｖａｏｆｆｅ、Ｖｃｏｆｆｅとすると、Ｖｂｏｆｆｅ−Ｖｄｏｆｆｅ＝Ｖａｏｆｆｅ−Ｖｃｏｆｆｅなる関係式が成立する。この関係式を変形すると、次の（５）式が得られる。
【０１１５】
Ｖｂｏｆｆｅ−Ｖａｏｆｆｅ＝Ｖｄｏｆｆｅ−Ｖｃｏｆｆｅ  ・・・（５）
【０１１６】
上記の（５）式は、先出の（４）式による第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較において、素子オフセット電圧がキャンセルされていることを示している。
【０１１７】
このように、ホール素子１０Ｘの素子オフセット電圧及び増幅回路３０Ｘの入力オフセット電圧はともに、比較回路５０Ｘにおける比較動作においてキャンセルされている。
【０１１８】
論理回路６１は、上記で得られた比較結果信号ＣＯＵＴと、現在出力されている出力信号ＯＵＴに基づいて、論理演算信号ＬＯＵＴを生成する。
【０１１９】
より具体的に述べると、図１３の（１）で示すように、出力信号ＯＵＴがハイレベルであるときに、比較結果信号ＣＯＵＴがハイレベルに遷移された場合には、Ｓ極信号が検出されたと判断され、出力信号ＯＵＴの論理を反転させるべく、論理演算信号ＬＯＵＴがローレベルに遷移される。一方、図１３の（４）で示すように、出力信号ＯＵＴがハイレベルであるときに、比較結果信号ＣＯＵＴがローレベルに維持された場合には、Ｓ極信号が検出されていないと判断され、出力信号ＯＵＴの論理を現状に維持すべく、論理演算信号ＬＯＵＴがハイレベルに維持される。
【０１２０】
Ｄ型フリップフロップ６２は、クロック信号ＣＬＫ＿ＳＨの立上りエッジに同期して、論理回路６１で生成された論理演算信号ＬＯＵＴをラッチし、これを出力信号ＯＵＴとして出力する。従って、図１３の（１）では、出力信号ＯＵＴがハイレベルからローレベルに切り替えられ、図１３の（４）では、出力信号ＯＵＴがハイレベルのまま維持される。
【０１２１】
一方、図１３の（２）及び（３）で示すように、出力信号ＯＵＴがローレベルである場合（すなわち、Ｓ極信号の検出後、次にＮ極信号を検出すべき状態）には、基準クロック信号ＯＳＣの立上がりエッジに同期して、まず第２切替信号ＣＴＬ２及び第３切替信号ＣＴＬ３がハイレベルとされる。第２切替信号ＣＴＬ２がハイレベルとされたことにより、切替スイッチ回路２０Ｘは第２切替状態になる。また、第３切替信号ＣＴＬ３がハイレベルとされたことにより、第１スイッチ回路４３及び第２スイッチ回路４４はオンとなる。
【０１２２】
第２切替信号ＣＴＬ２のハイレベル遷移に応じて、切替スイッチ回路２０Ｘが第２切替状態とされたことにより、ホール素子１０Ｘの第２端子対である端子Ｂ・Ｄには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第１端子対である端子Ｃ・Ａには、それぞれ、ホール電圧が発生する。このとき、端子Ｃには電圧Ｖｃが発生し、端子Ａには電圧Ｖａが発生する。
【０１２３】
増幅回路３０Ｘの第１増幅出力端ｉｉｉには、電圧Ｖａが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖａ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｃが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｃ−Ｖｏｆｆａ２））が発生する。
【０１２４】
一方、第３切替信号ＣＴＬ３のハイレベル遷移に応じて、第１スイッチ回路４３及び第２スイッチ回路４４がともにオンされたことにより、比較回路５０Ｘの第１比較入力端ｖには、第１基準電圧Ｖｒｅｆ１が印加され、第２比較入力端ｖｉには、第２基準電圧Ｖｒｅｆ２が印加された状態となる。
【０１２５】
これにより、第１キャパシタ４１には、第１基準電圧Ｖｒｅｆ１と第１増幅電圧ＡＯＵＴ１との差電圧（Ｖｒｅｆ１−α（Ｖａ−Ｖｏｆｆａ１））が充電される。一方、第２キャパシタ４２には、第２基準電圧Ｖｒｅｆ２と第２増幅電圧ＡＯＵＴ２との差電圧（Ｖｒｅｆ２−α（Ｖｃ−Ｖｏｆｆａ２））が充電される。
【０１２６】
上記の充電動作が行われた後、次に到来する基準クロック信号ＯＳＣの立上がりエッジに同期して、第２切替信号ＣＴＬ２、第３切替信号ＣＴＬ３がローレベルとされ、第１切替信号ＣＴＬ１がハイレベルとされる。第１切替信号ＣＴＬ１がハイレベルとされたことにより、切替スイッチ回路２０Ｘは、第１切替状態になる。また、第３切替信号ＣＴＬ３がローレベルとされたことにより、第１スイッチ回路４３及び第２スイッチ回路４４は、共にオフとなる。
【０１２７】
第１切替信号ＣＴＬ１のハイレベル遷移に応じて、切替スイッチ回路２０Ｘが第１切替状態とされたことにより、ホール素子１０Ｘの第１端子対である端子Ａ・Ｃには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第２端子対である端子Ｂ・Ｄには、それぞれ、ホール電圧が発生する。このとき、端子Ｂには電圧Ｖｂが発生し、端子Ｄには電圧Ｖｄが発生する。
【０１２８】
増幅回路３０Ｘの第１増幅出力端ｉｉｉには、電圧Ｖｂが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖｂ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｄが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｄ−Ｖｏｆｆａ２））が発生する。
【０１２９】
一方、第３切替信号ＣＴＬ３のローレベル遷移に応じて、第１スイッチ回路４３及び第２スイッチ回路４４はともにオフされるが、第１キャパシタ４１、第２キャパシタ４２に充電されている電荷は変化することなく保持されるので、比較回路５０Ｘの第１比較入力端ｖの第１比較電圧ＩＮＣ１及び第２比較入力端ｖｉの第２比較電圧ＩＮＣ２は、それぞれ、次の（６）式、（７）式のようになる。
【０１３０】
ＩＮＣ１＝Ｖｒｅｆ１−［α（Ｖａ−Ｖｏｆｆａ１）−α（Ｖｂ−Ｖｏｆｆａ１）］
＝Ｖｒｅｆ１−α（Ｖａ−Ｖｂ）    ・・・（６）
ＩＮＣ２＝Ｖｒｅｆ２−［α（Ｖｃ−Ｖｏｆｆａ２）−α（Ｖｄ−Ｖｏｆｆａ２）］
＝Ｖｒｅｆ２−α（Ｖｃ−Ｖｄ）    ・・・（７）
【０１３１】
上記の（６）式、（７）式に示される通り、第１、第２比較電圧ＩＮＣ１、ＩＮＣ２には、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２が含まれていない。すなわち、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２は、第２切替状態と第１切替状態の操作を通じて相殺されている。
【０１３２】
そして、比較回路５０Ｘでは、第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較処理が行われる。ここで、図１３の（３）で示すように、磁気センサ装置１にＮ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも高ければ、比較結果信号ＣＯＵＴがハイレベルとされる。一方、図１３の（２）で示すように、磁気センサ装置１にＳ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも低ければ、比較結果信号ＣＯＵＴがローレベルに維持される。なお、比較回路５０Ｘでの比較対象となる第１、第２比較電圧ＩＮＣ１、ＩＮＣ２の差分電圧を数式で表すと、以下の（８）式のようになる。
【０１３３】
ＩＮＣ１−ＩＮＣ２
＝Ｖｒｅｆ１−Ｖｒｅｆ２−α（Ｖａ−Ｖｂ）＋α（Ｖｃ−Ｖｄ）・・・（８）
【０１３４】
ところで、先述の通り、ホール素子１０Ｘから発生されるホール電圧には、磁界の強さに比例した信号成分電圧と素子オフセット電圧が含まれている。なお、ホール素子１０Ｘの第１切替状態で端子Ｂ・Ｄ間に生じる電圧と、第２切替状態で端子Ｃ・Ａ間に生じる電圧では、磁界の強さに応じた有効信号成分は同相で、素子オフセット電圧は逆相となる。
【０１３５】
また、先述の通り、電圧Ｖｂ、Ｖｄ、Ｖａ、Ｖｃに含まれる素子オフセット電圧を、Ｖｂｏｆｆｅ、Ｖｄｏｆｆｅ、Ｖａｏｆｆｅ、Ｖｃｏｆｆｅとすると、Ｖｂｏｆｆｅ−Ｖｄｏｆｆｅ＝Ｖａｏｆｆｅ−Ｖｃｏｆｆｅなる関係式が成立する。この関係式を変形すると次の（９）式が得られる。
【０１３６】
Ｖａｏｆｆｅ−Ｖｂｏｆｆｅ＝Ｖｃｏｆｆｅ−Ｖｄｏｆｆｅ  ・・・（９）
【０１３７】
上記の（９）式は、先出の（８）式による第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較において、素子オフセット電圧がキャンセルされていることを示している。
【０１３８】
このように、ホール素子１０Ｘの素子オフセット電圧及び増幅回路３０Ｘの入力オフセット電圧はともに、比較回路５０Ｘにおける比較動作においてキャンセルされている。
【０１３９】
論理回路６１は、上記で得られた比較結果信号ＣＯＵＴと、現在出力されている出力信号ＯＵＴに基づいて、論理演算信号ＬＯＵＴを生成する。
【０１４０】
より具体的に述べると、図１３の（３）で示すように、出力信号ＯＵＴがローレベルであるときに、比較結果信号ＣＯＵＴがハイレベルに遷移された場合には、Ｎ極信号が検出されたと判断され、出力信号ＯＵＴの論理を反転させるべく、論理演算信号ＬＯＵＴがハイレベルに遷移される。一方、図１３の（２）で示すように、出力信号ＯＵＴがローレベルであるときに、比較結果信号ＣＯＵＴがローレベルに維持された場合には、Ｎ極信号が検出されていないと判断され、出力信号ＯＵＴの論理を現状に維持すべく、論理演算信号ＬＯＵＴがローレベルに維持される。
【０１４１】
Ｄ型フリップフロップ６２は、クロック信号ＣＬＫ＿ＳＨの立上りエッジに同期して、論理回路６１で生成された論理演算信号ＬＯＵＴをラッチし、これを出力信号ＯＵＴとして出力する。従って、図１３の（３）では、出力信号ＯＵＴがローレベルからハイレベルに切り替えられ、図１３の（２）では、出力信号ＯＵＴがローレベルのまま維持される。
【０１４２】
上記の交番磁界検知動作（出力信号ＯＵＴの生成動作）について、図１４のフローチャートを参照しながら総括的に説明する。
【０１４３】
図１４は、本発明に係る磁気センサ装置１の動作を説明するフローチャートである。
【０１４４】
交番磁界を検知するに際して、ステップＳ１では、出力信号ＯＵＴがハイレベルであるか、ローレベルであるかの判定が行われる。ここで、出力信号ＯＵＴがハイレベルであると判定された場合には、フローがステップＳ２に進められる。一方、出力信号ＯＵＴがローレベルであると判定された場合には、フローがステップＳ６に進められる。
【０１４５】
ステップＳ１において、出力信号ＯＵＴがハイレベルであると判定された場合、ステップＳ２では、現在の状況は、Ｎ極信号の検出後であって、次にＳ極信号を検出すべき状態であるという認識の下、Ｓ極信号を増幅すべく、第１切替状態から第２切替状態という順序で、切替スイッチ回路２０Ｘのスイッチング制御が行われ、これにより得られた第１比較信号ＩＮＣ１と第２比較信号ＩＮＣ２との比較処理（両者の差分電圧と基準電圧ＶＲＥＦとの比較処理）が行われる。
【０１４６】
続くステップＳ３では、比較結果信号ＣＯＵＴがハイレベルであるか、ローレベルであるかの判定が行われる。ここで、比較結果信号ＣＯＵＴがハイレベル（印加磁界Ｂ＞Ｓ極の検出磁界レベルＢｏｐ）であると判定された場合には、フローがステップＳ４に進められる。一方、比較結果信号ＣＯＵＴがローレベル（印加磁界Ｂ＜Ｓ極の検出磁界レベルＢｏｐ）であると判定された場合には、フローがステップＳ５に進められる。
【０１４７】
ステップＳ３において、比較結果信号ＣＯＵＴがハイレベルであると判定された場合、ステップＳ４では、Ｓ極信号が検出されたという認識の下、出力信号ＯＵＴがハイレベルからローレベルに遷移される。その後、フローはステップＳ１に戻される。
【０１４８】
一方、ステップＳ３において、比較結果信号ＣＯＵＴがローレベルであると判定された場合、ステップＳ５では、Ｓ極信号が未検出であるという認識の下、出力信号ＯＵＴがハイレベルに維持される。その後、フローはステップＳ１に戻される。
【０１４９】
また、ステップＳ１において、出力信号ＯＵＴがローレベルであると判定された場合、ステップＳ６では、現在の状況は、Ｓ極信号の検出後であって、次にＮ極信号を検出すべき状態であるという認識の下、Ｎ極信号を増幅すべく、第２切替状態から第１切替状態という順序で、切替スイッチ回路２０Ｘのスイッチング制御が行われ、これにより得られた第１比較信号ＩＮＣ１と第２比較信号ＩＮＣ２との比較処理（両者の差分電圧と基準電圧ＶＲＥＦとの比較処理）が行われる。
【０１５０】
続くステップＳ７では、比較結果信号ＣＯＵＴがハイレベルであるか、ローレベルであるかの判定が行われる。ここで、比較結果信号ＣＯＵＴがハイレベル（印加磁界Ｂ＜Ｎ極の検出磁界レベルＢｒｐ）であると判定された場合には、フローがステップＳ８に進められる。一方、比較結果信号ＣＯＵＴがローレベル（印加磁界Ｂ＞Ｎ極の検出磁界レベルＢｒｐ）であると判定された場合には、フローがステップＳ９に進められる。
【０１５１】
ステップＳ７において、比較結果信号ＣＯＵＴがハイレベルであると判定された場合、ステップＳ８では、Ｎ極信号が検出されたという認識の下、出力信号ＯＵＴがローレベルからハイレベルに遷移される。その後、フローはステップＳ１に戻される。
【０１５２】
一方、ステップＳ７において、比較結果信号ＣＯＵＴがローレベルであると判定された場合、ステップＳ９では、Ｎ極信号が未検出であるという認識の下、出力信号ＯＵＴがローレベルに維持される。その後、フローはステップＳ１に戻される。
【０１５３】
上記の通り、本発明に係る磁気センサ装置１は、検知された磁界の極性（Ｓ極／Ｎ極）に応じた論理の出力信号ＯＵＴを生成するものであって、ホール素子１０Ｘと；ホール素子１０Ｘの検出状態を第１切替状態と第２切替状態のいずれか一に切り替える切替スイッチ回路２０Ｘと；ホール素子１０Ｘの検出電圧と所定の基準電圧を用いて所定の比較処理を行い、その結果に応じた比較結果信号ＣＯＵＴを生成する比較回路５０Ｘと；出力信号ＯＵＴと比較結果信号ＣＯＵＴに基づいて、出力信号ＯＵＴの論理を維持または反転するための論理演算信号ＬＯＵＴを生成する論理回路６１と；論理演算信号ＬＯＵＴをラッチし、これを出力信号ＯＵＴとして出力するＤフリップフロップ６２と；出力信号ＯＵＴに基づいて、第１切替状態から第２切替状態という順序で、切替スイッチ回路２０Ｘのスイッチング制御を行うか、或いは、第２切替状態から第１切替状態という順序で、切替スイッチ回路２０Ｘのスイッチング制御を行うかを決定する制御回路８０Ｘと；を有して成る構成とされている。
【０１５４】
このように、Ｓ極信号の検出時にもＮ極信号の検出時にも、比較回路５０Ｘの各入力端間に印加する基準電圧ＶＲＥＦの極性を不変とする一方、出力信号ＯＵＴに応じて第１、第２切替状態の順序を決定することで、Ｓ極信号を増幅するかＮ極信号を増幅するかを切り替える構成とすることにより、仮に、比較回路５０Ｘの非反転入力端（＋）と反転入力端（−）との間に、比較オフセット電圧が存在する場合であっても、Ｓ極信号を検出するための検出磁界レベル、及び、Ｎ極信号を検出するための検出磁界レベルは、比較オフセット電圧に相当する分だけ、同様の傾向を持って変動することになる。すなわち、両者の差し引きを考えると、比較オフセット電圧の影響をキャンセルし、交番磁界検知の磁界検出レベルに対称性を持たせることが可能となる。
【０１５５】
従って、上記構成によれば、出力信号ＯＵＴに現れるパルスのデューティ比を理想値（５０％）とすることができるので、ユーザにとって使い勝手の良い磁気センサ装置を提供することが可能となる。
【０１５６】
また、上記構成によれば、従来におけるスイッチタイプの磁気センサ装置を基礎としてその回路構成を流用し、ロジック部分（論理回路や制御回路）のみを修正するだけで、交番磁界検知タイプの磁気センサ装置を実現することができるので、開発コストを削減することが可能となる。
【０１５７】
また、上記構成によれば、基準電圧ＶＲＥＦの極性切替用スイッチが不要となる。
【０１５８】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【０１５９】
例えば、上記実施形態では、磁電変換素子として、ホール素子を用いた構成を例に挙げて説明を行ったが、磁電変換素子としては、印加される磁界の変化に応じて電気的特性が変化され、その変化に応じた出力電圧を取り出し得るものであれば良く、ホール素子のほか、磁気抵抗素子などを用いても構わない。
【０１６０】
また、上記実施形態では、磁気センサ装置１を交番磁界検知タイプとした構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、磁気センサ装置１を単極磁界検知タイプとしても構わない。
【０１６１】
また、上記実施形態では、単一チップ内に２つの磁電変換素子を集積化した構成を例に挙げて説明を行ったが、複数の運動方向に対応すべく、単一チップ内に３つ以上の磁電変換素子を集積化しても構わない。
【０１６２】
また、上記実施形態では、磁気センサ装置を不動とし、磁石を有するターゲットを可動とした構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、磁石を不動とし、磁気センサ装置を有するターゲットを可動としても構わない。
【産業上の利用可能性】
【０１６３】
本発明に係る磁気センサ装置は、例えば、回転駆動やスライド駆動される磁石を有するアプリケーション全般（携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ等）に好適に利用することができる。
【符号の説明】
【０１６４】
１    磁気センサ装置
２（２Ａ、２Ｂ）    ターゲット
３    解析装置
１０Ｘ、１０Ｙ    ホール素子
２０Ｘ、２０Ｙ    切替スイッチ回路
２１〜２８    スイッチ
３０Ｘ、３０Ｙ    増幅回路
３１、３１Ａ、３１Ｂ    第１増幅回路
３２、３２Ａ、３２Ｂ    第２増幅回路
３３    帰還抵抗
３４、３５    スイッチ回路
４０Ｘ、４０Ｙ    サンプルホールド回路
４１、４２    第１キャパシタ、第２キャパシタ
４３、４４    第１、第２スイッチ回路
５０Ｘ、５０Ｙ    比較回路
５１    コンパレータ
５２、５３  スイッチ回路
６０Ｘ、６０Ｙ    ラッチ回路
６１    論理回路
６１−１、６１−２    インバータ
６１−３、６１−４    論理積演算器
６１−５    論理和演算器
６２    Ｄ型フリップフロップ
７０Ｘ、７０Ｙ    出力回路
８０Ｘ、８０Ｙ    制御回路
８１    スタートパルス信号生成回路
８２    シフトレジスタ
８３    論理和演算器
９４、８５    インバータ
８６    切替信号生成回路
８６−１、８６−２、８６−３、８６−４    論理積演算器
８６−５、８６−６    論理和演算器
９０    発振回路
１００    基準電圧生成回路
１００−１〜１００−３    分圧抵抗器
１００−４    Ｐ型ＭＯＳトランジスタ
１００−５    Ｎ型ＭＯＳトランジスタ
１００−６、１００−７    インバータ
ＶＤＤ  電源電圧
Ｖｒｅｆ１、Ｖｒｅｆ２  第１、第２基準電圧
ＰＯＷ  電源オン信号
／ＰＯＷ    反転電源オン信号
ＣＴＬ１、ＣＴＬ２、ＣＴＬ３  第１、第２、第３切替信号
ＡＯＵＴ１、ＡＯＵＴ２    第１、第２増幅電圧
ＩＮＣ１、ＩＮＣ２    第１、第２比較電圧
ＣＯＵＴ    比較結果信号
ＬＯＵＴ    論理演算信号
ＯＵＴ  出力信号
ＯＵＴＸ    第１出力信号
ＯＵＴＹ    第２出力信号
ＣＬＫ＿ＳＨ    クロック信号
ＯＳＣ  基準クロック信号
ＳＩＧ  スタートパルス信号
Ｓ１、Ｓ２    第１、第２タイミング信号
【図１】
2011043331.tif 000003
【図２】
2011043331.tif 000004
【図３】
2011043331.tif 000005
【図４Ａ】
2011043331.tif 000006
【図４Ｂ】
2011043331.tif 000007
【図５】
2011043331.tif 000008
【図６】
2011043331.tif 000009
【図７】
2011043331.tif 000010
【図８】
2011043331.tif 000011
【図９】
2011043331.tif 000012
【図１０】
2011043331.tif 000013
【図１１】
2011043331.tif 000014
【図１２】
2011043331.tif 000015
【図１３】
2011043331.tif 000016
【図１４】
2011043331.tif 000017
【図１５】
2011043331.tif 000018