(57)【要約】【課題】十分な容量値を有する蓄積容量を備えることで表示ムラの発生を確実に抑制し得るとともに、消費エネルギーの少ない電気泳動表示装置用基板を提供する。【解決手段】本発明の電気泳動表示装置用基板３０は、第１、第２ＴＦＴ７２，７３が、第１導電膜からなるゲート電極７４，７５と、第１絶縁膜からなるゲート絶縁膜８３と、半導体層７６と、第２導電膜からなるソース電極７７及びドレイン電極７９と、を備え、第１蓄積容量７１Ａが、遮光性金属膜からなる第１蓄積容量電極８０Ａと、第２保護膜８５Ｂと、画素電極３５と、から構成され、第１蓄積容量電極８０Ａの少なくとも一部が、第１、第２ＴＦＴ７２，７３およびデータ線６８、走査線等の配線の少なくとも一部と重なっている。【選択図】図６
2011221097.tif 000002
【特許請求の範囲】
【請求項１】
基板本体と、前記基板本体に設けられた複数のデータ線および複数の走査線からなる配線と、前記データ線と前記走査線とにより区画された複数の画素と、を備え、前記複数の画素の各々が、画素スイッチング素子と画素電極と第１蓄積容量とを備えた電気泳動表示装置用基板であって、
前記画素スイッチング素子が、前記基板本体上に形成された第１導電膜からなるゲート電極と、少なくとも前記ゲート電極を覆うように形成された第１絶縁膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層のソース領域および前記データ線と電気的に接続された第２導電膜からなるソース電極と、前記半導体層のドレイン領域および前記画素電極と電気的に接続された前記第２導電膜からなるドレイン電極と、を備え、
前記第１蓄積容量が、前記第２導電膜より上層側に形成された遮光性金属膜からなる第１蓄積容量電極と、少なくとも前記第１蓄積容量電極を覆うように形成された第２絶縁膜からなる第１蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに、前記第１蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第１蓄積容量電極と重なるように形成された前記画素電極と、から構成され、
前記基板本体の法線方向から見たときに、前記第１蓄積容量電極の少なくとも一部が、前記画素スイッチング素子および前記配線の少なくとも一部と重なるように形成されていることを特徴とする電気泳動表示装置用基板。
【請求項２】
前記複数の画素の各々が、前記基板本体の法線方向から見たときに少なくとも一部が前記第１蓄積容量と重なるように形成された第２蓄積容量を備え、
前記第２蓄積容量が、前記第１導電膜からなる第２蓄積容量下部電極と、少なくとも前記第２蓄積容量下部電極を覆うように形成された前記第１絶縁膜からなる第２蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第２蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第２蓄積容量下部電極と重なるように形成された前記第２導電膜からなる第２蓄積容量上部電極と、から構成されていることを特徴とする請求項１に記載の電気泳動表示装置用基板。
【請求項３】
前記第１蓄積容量電極と前記画素電極との重なり部分からなる前記第１蓄積容量の面積が、前記第２蓄積容量下部電極と前記第２蓄積容量上部電極との重なり部分からなる前記第２蓄積容量の面積よりも大きいことを特徴とする請求項２に記載の電気泳動表示装置用基板。
【請求項４】
前記第２絶縁膜の膜厚が、前記第１絶縁膜の膜厚よりも薄いことを特徴とする請求項１ないし３のいずれか一項に記載の電気泳動表示装置用基板。
【請求項５】
前記第１蓄積容量電極が、前記複数の画素の全体にわたって形成されていることを特徴とする請求項１ないし４のいずれか一項に記載の電気泳動表示装置用基板。
【請求項６】
前記第１蓄積容量電極が、マトリクス状に配列された前記複数の画素の行毎に分割されて形成されていることを特徴とする請求項１ないし４のいずれか一項に記載の電気泳動表示装置用基板。
【請求項７】
前記半導体層が非単結晶シリコンからなることを特徴とする請求項１ないし６のいずれか一項に記載の電気泳動表示装置用基板。
【請求項８】
前記半導体層が酸化物半導体材料からなることを特徴とする請求項１ないし６のいずれか一項に記載の電気泳動表示装置用基板。
【請求項９】
前記半導体層が有機物半導体材料からなることを特徴とする請求項１ないし６のいずれか一項に記載の電気泳動表示装置用基板。
【請求項１０】
一対の基板と、前記一対の基板の間に挟持された電気泳動素子と、を備え、
前記一対の基板のうちの一方の基板が、請求項１ないし９のいずれか一項に記載の電気泳動表示装置用基板であることを特徴とする電気泳動表示装置。
【請求項１１】
請求項１０に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置用基板、電気泳動表示装置、および電子機器に関する。
【背景技術】
【０００２】
電気光学装置の一種である電気泳動表示装置として、一対の基板間に液相分散媒と電気泳動粒子とを有する電気泳動素子を挟持した構成のものが知られている。この種の電気泳動表示装置は記憶性を有しているため、表示状態を維持するのに常に電圧を印加する必要はなく、表示状態を変えるのに必要な期間だけ電圧を印加できれば良い。しかしながら、表示を構成する各画素において電圧を一定期間は保持しなければならず、各画素が蓄積容量を備える必要がある。そこで、蓄積容量を備えた電気泳動表示装置が下記の特許文献１、２等に開示されている。特許文献１，２によれば、これらの装置においては、画素電極と共通電極との間で形成される電気泳動素子容量と電気的に並列に蓄積容量を付加することによって画素電圧を十分に保持できる、とされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４２７５６７１号公報
【特許文献２】特開２００５−３４６０９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の特許文献１、２の装置における蓄積容量は、走査線と同層に形成された容量下部電極と、ゲート絶縁膜と、ゲート絶縁膜を挟んでデータ線と同層に形成された容量上部電極と、から構成されている。この構成を採用する場合、走査線と容量下部電極とが同層に配置されるため、両者の短絡を防ぐ必要がある。しかしながら、特に画素を高精細化しようとすると、画素をむやみに大きくできないため、短絡防止のためのスペースを大きく取って配置すると、十分な容量値を有する蓄積容量を形成することができない。逆に十分な容量値を得るために走査線と容量下部電極とを十分なスペースを取って配置すると、画素の高精細化を図ることができない。
【０００５】
また、他の方法として、容量絶縁膜に比誘電率の高い材料を用いたり、容量絶縁膜を薄膜化したりすることで蓄積容量値を大きくする試みもある。ところが、これらの方法では、容量絶縁膜がゲート絶縁膜で構成されているため、例えば薄膜トランジスター（Thin Film Transistor, 以下、ＴＦＴと略記する）の漏れ電流が増大する等、ＴＦＴの特性に悪影響を及ぼす恐れがある。
【０００６】
また、蓄積容量値が十分に取れないと、ＴＦＴのオフ時のフィードスルー電圧が大きくなり、また、ＴＦＴ容量のばらつきによるフィードスルー電圧のばらつきが許容できなくなる。その結果、特に中間調の表示における表示ムラが顕著に表れる。この表示ムラは直流表示素子である電気泳動表示装置特有の問題であり、実効値応答の液晶表示装置よりもフィードスルー電圧のばらつきが大きいために生じる問題である。
【０００７】
また、蓄積容量値が十分に取れないと、画素電圧をリフレッシュするために蓄積容量を複数のフレームにわたって書き込む必要がある。ところが、電気泳動表示装置における消費エネルギー（電力×時間）は、データ線の寄生容量を充電するために消費される分が大半を占めるため、複数フレーム駆動の場合はデータ線を充電する分のエネルギーが無駄に消費される恐れがあり、消費電力が増大するという問題がある。
【０００８】
また、例えば特許文献２に記載の装置では、容量絶縁膜であるゲート絶縁膜をエッチングで薄膜化している。ところが、この場合、ゲート絶縁膜の成膜ばらつきに加えて、エッチングばらつきが加わるため、蓄積容量の均一性が低下し、上述のフィードスルー電圧のばらつきによる表示ムラの問題が生じる。
【０００９】
また、電気泳動表示装置は、カラーフィルターを備えず、視認側の対向基板にブラックマトリクス（画素間の格子状遮光膜）を設けない場合がある。あるいは、カラーフィルターを備えていたとしても、明るさ（反射率）を得ること等を目的として、ブラックマトリクスを設けない場合がある。この場合には、ブラックマトリクスが存在しないため、対向基板側から入射した外光がＴＦＴや配線に照射される虞がある。このとき、例えばＴＦＴに外光が照射されると、ＴＦＴの漏れ電流が増大する等、ＴＦＴの特性に悪影響を及ぼす恐れがある。
【００１０】
本発明は、上記の課題を解決するためになされたものであって、十分な容量値を持つ蓄積容量を備えることで表示ムラの発生を確実に抑制できるとともに、消費エネルギーを低減でき、かつ外光の照射による電気的特性劣化の少ない電気泳動表示装置に用いる基板、および電気泳動表示装置を提供することを目的とする。また、表示ムラのない表示部を備えた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明の電気泳動表示装置用基板は、基板本体と、前記基板本体に設けられた複数のデータ線および複数の走査線からなる配線と、前記データ線と前記走査線とにより区画された複数の画素と、を備え、前記複数の画素の各々が、画素スイッチング素子と画素電極と第１蓄積容量とを備えた電気泳動表示装置用基板であって、前記画素スイッチング素子が、前記基板本体上に形成された第１導電膜からなるゲート電極と、少なくとも前記ゲート電極を覆うように形成された第１絶縁膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層のソース領域および前記データ線と電気的に接続された第２導電膜からなるソース電極と、前記半導体層のドレイン領域および前記画素電極と電気的に接続された前記第２導電膜からなるドレイン電極と、を備え、前記第１蓄積容量が、前記第２導電膜より上層側に形成された遮光性金属膜からなる第１蓄積容量電極と、少なくとも前記第１蓄積容量電極を覆うように形成された第２絶縁膜からなる第１蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに、前記第１蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第１蓄積容量電極と重なるように形成された前記画素電極と、から構成され、前記基板本体の法線方向から見たときに、前記第１蓄積容量電極の少なくとも一部が、前記画素スイッチング素子および前記配線の少なくとも一部と重なるように形成されていることを特徴とする。
なお、本発明で言う「遮光性金属膜」とは、透明導電材料を除く、周知の金属材料からなる膜のことであり、膜厚によって異なるが、必ずしも光透過率が０％でないものも含む。
【００１２】
本発明の電気泳動表示装置用基板において、第１蓄積容量は、第２導電膜より上層側に形成された遮光性金属膜からなる第１蓄積容量電極と、第２絶縁膜からなる第１蓄積容量絶縁膜と、少なくとも一部が第１蓄積容量電極と重なるように形成された画素電極の一部と、から構成されている。すなわち、本発明における第１蓄積容量は、従来の特許文献１，２に記載されたような走査線と同層に形成された容量電極やゲート絶縁膜が用いられておらず、これらよりも上層側の膜を用いて構成されている。
【００１３】
この構成により、第１蓄積容量絶縁膜（第２絶縁膜）の膜厚や比誘電率を適切に設定することで、第１蓄積容量の特性を画素スイッチング素子の特性とは独立して設計することができる。すなわち、画素スイッチング素子の特性に制約を受けることなく、十分な容量値を有する蓄積容量を形成することができる。また、表示状態を変化させるのに必要な期間の画素電位を確実に保持できるため、蓄積容量を複数回書き込む必要がなく、消費エネルギーを大きく低減することができる。
【００１４】
また、本発明の構成によれば、第２導電膜より上層側に位置する第１蓄積容量電極が遮光性金属膜で形成されており、第１蓄積容量電極の少なくとも一部が、画素スイッチング素子および配線の少なくとも一部と重なるように形成されている。すなわち、画素スイッチング素子および配線の少なくとも一部が、遮光性金属膜からなる第１蓄積容量電極の少なくとも一部で覆われる。この構成により、画素スイッチング素子および配線の少なくとも一部が、第１蓄積容量電極によって遮光されるとともに、電気的に遮蔽される。そのため、画素スイッチング素子を構成するＴＦＴの漏れ電流や電位変動等を抑制でき、ＴＦＴの特性低下を防止できる。
【００１５】
本発明の電気泳動表示装置用基板において、前記複数の画素の各々が、前記基板本体の法線方向から見たときに少なくとも一部が前記第１蓄積容量と重なるように形成された第２蓄積容量を備え、前記第２蓄積容量が、前記第１導電膜からなる第２蓄積容量下部電極と、少なくとも前記第２蓄積容量下部電極を覆うように形成された前記第１絶縁膜からなる第２蓄積容量絶縁膜と、前記基板本体の法線方向から見たときに前記第２蓄積容量絶縁膜を間に挟んで少なくとも一部が前記第２蓄積容量下部電極と重なるように形成された前記第１蓄積容量上部電極と、から構成されていても良い。
この構成によれば、基板本体の法線方向から見たときに少なくとも一部が第１蓄積容量と重なるように形成された第２蓄積容量を備えているので、第１蓄積容量と第２蓄積容量とが足し合わされることで単位面積当たりの容量値が大きくなり、占有面積を大きくすることなく十分な蓄積容量値が得られる。
【００１６】
本発明の電気泳動表示装置用基板において、前記第１蓄積容量電極と前記画素電極との重なり部分からなる前記第１蓄積容量の面積が、前記第２蓄積容量下部電極と前記第２蓄積容量上部電極との重なり部分からなる前記第２蓄積容量の面積よりも大きいことが望ましい。
この構成によれば、容量絶縁膜を薄くできることで容量値を大きく取れる第１蓄積容量の方が面積が大きいので、全体の蓄積容量値をより大きくできるとともに、遮光性能や電気的遮蔽性能をより高めることができる。
【００１７】
本発明の電気泳動表示装置用基板において、前記第２絶縁膜の膜厚が前記第１絶縁膜の膜厚よりも薄いことが望ましい。
この構成によれば、第１絶縁膜からなるゲート絶縁膜の膜厚を相対的に厚くできるので、画素スイッチング素子を構成するＴＦＴの漏れ電流を防止でき、ＴＦＴ特性を改善できる。また、第２絶縁膜からなる第１蓄積容量絶縁膜の膜厚を相対的に薄くできるので、蓄積容量を増加させることができる。
【００１８】
本発明の電気泳動表示装置用基板において、前記第１蓄積容量電極が、前記複数の画素の全体にわたって形成されている構成を採用することができる。
この構成によれば、複数の画素の行間のスペースを含めて略全てが第１蓄積容量電極で覆われるので、遮光性能や電気的遮蔽性能をより高めることができる。
【００１９】
あるいは、本発明の電気泳動表示装置用基板において、前記第１蓄積容量電極が、マトリクス状に配列された前記複数の画素の行毎に分割されて形成されている構成を採用することができる。
第１蓄積容量電極には共通電位が与えられるため、この構成によれば、複数の画素の行毎に第１蓄積容量電極（容量線）の電位を変化させるような駆動を行うことが可能になる。
【００２０】
本発明の電気泳動表示装置用基板において、前記半導体層として、非単結晶シリコン、酸化物半導体材料、透明酸化物半導体材料、有機物半導体材料のいずれかを用いることができる。
この構成によれば、既存の製造プロセスを用いて、電気的特性に優れたＴＦＴを比較的容易に製造することができる。
【００２１】
本発明の電気泳動装置は、一対の基板と、前記一対の基板の間に挟持された電気泳動素子と、を備え、前記一対の基板のうちの一方の基板が、上記本発明の電気泳動表示装置用基板であることを特徴とする。
この構成によれば、一対の基板のうちの一方の基板として本発明の電気泳動表示装置用基板が用いられているので、フィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
【００２２】
本発明の電子機器は、上記本発明の電気泳動表示装置を備えていることを特徴とする。
本発明によれば、上記本発明の電気泳動表示装置を備えているので、表示ムラが少ない電気泳動表示部を備えた電子機器を実現できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施形態の電気泳動表示装置を示す等価回路図である。
【図２】同、電気泳動表示装置における各画素の等価回路図である。
【図３】（ａ）同、電気泳動表示装置の断面図、（ｂ）マイクロカプセルの断面図、（ｃ）電気泳動素子の動作を説明するための図である。
【図４】同、電気泳動表示装置の全体構成を示す平面図である。
【図５】同、電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。
【図６】図５のＡ−Ａ’線に沿う断面図である。
【図７】（ａ）、（ｂ）フィードスルー電圧を説明するための図である。
【図８】共通電位を示す図である。
【図９】本発明の第２実施形態の電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。
【図１０】同、電気泳動表示装置における各画素の等価回路図である。
【図１１】本発明の第３実施形態の電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。
【図１２】図１１のＡ−Ａ’線に沿う断面図である。
【図１３】同、電気泳動表示装置における各画素の等価回路図である。
【図１４】本発明の第４実施形態の電気泳動表示装置における素子基板の各画素の断面図である。
【図１５】本発明の電子機器の一実施形態を示す図である。
【図１６】本発明の電子機器の他の実施形態を示す図である。
【図１７】本発明の電子機器のさらに他の実施形態を示す図である。
【発明を実施するための形態】
【００２４】
［第１実施形態］
以下、本発明の第１実施形態について、図１〜図８を用いて説明する。
本実施形態の電気光学装置は、アクティブマトリクス型の電気泳動表示装置の例である。
図１は本実施形態の電気泳動表示装置を示す等価回路図である。図２は同、電気泳動表示装置の各画素の等価回路図である。図３は、（ａ）同、電気泳動表示装置の断面図、（ｂ）マイクロカプセルの断面図、（ｃ）電気泳動素子の動作を説明するための図である。図４は同、電気泳動表示装置の全体構成を示す平面図である。図５は同、電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。図６は図５のＡ−Ａ’線に沿う断面図である。図７はフィードスルー電圧を示す図である。図８は共通電位を示す図である。
なお、以下の各図面においては各構成要素を見やすくするため、構成要素によって寸法の縮尺を異ならせて示すことがある。
【００２５】
本実施形態の電気泳動表示装置１００は、図１に示すように、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラー（制御部）６３、および容量線駆動回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、および容量線駆動回路６４は、それぞれコントローラー６３と接続されている。コントローラー６３は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
【００２６】
表示部５には、走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。また、容量線駆動回路６４から延びる容量線６７が設けられており、これら走査線６６、データ線６８、容量線６７は画素４０とそれぞれ接続されている。なお、本実施形態では、等価回路図上は容量線６７と説明したが、その実体は第１容量線と第２容量線とを有しており、  第１容量線と第２容量線とは電気的に接続され、これら容量線には同じ電位が与えられる。また後述するように、第１容量線の実体は複数の画素にわたって形成された第１蓄積容量電極である。したがって、図１においては、上記第１容量線と第２容量線とを１本の容量線で表した。
【００２７】
走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、...、Ｙｍ）を介して各々の画素４０に接続されており、コントローラー６３の制御の下、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた選択トランジスター４１（画素スイッチング素子、図２参照）をオン状態とするタイミングを規定する選択信号を、選択した走査線６６を介して供給する。データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、...、Ｘｎ）を介して各々の画素４０に接続されており、コントローラー６３の制御の下、画素４０の各々に対応する画素データを規定する画像信号を画素４０に供給する。容量線駆動回路６４は、コントローラー６３の制御の下、容量線６７に所定の電位を供給する。
【００２８】
図２に示すように、各画素４０には、選択トランジスター４１と、第１蓄積容量７１Ａと、第２蓄積容量７１Ｂと、画素電極３５と、電気泳動素子３２と、共通電極３７と、が設けられている。本実施形態の画素回路としては、１個のトランジスターと１個の蓄積容量とを備えた方式、いわゆる１Ｔ１Ｃ（１Transistor,１Capacitor）方式の画素回路が採用されているが、トランジスターには、２個のＴＦＴを直列接続したダブルゲート型のトランジスターが使用されている。この構成により、選択トランジスターへの印加電圧が２個のＴＦＴで分配され、各ＴＦＴの耐圧を十分に確保できる。
【００２９】
上述したように、各画素４０には、走査線６６と、データ線６８と、第１容量線６７Ａおよび第２容量線６７Ｂとが接続されている。選択トランジスター４１を構成する第１ＴＦＴ７２のゲートおよび第２ＴＦＴ７３のゲートが走査線６６に接続され、第１ＴＦＴ７２のソースがデータ線６８に接続され、第１ＴＦＴ７２のドレインと第２ＴＦＴ７３のソースとが相互に接続され、第２ＴＦＴ７３のドレインが画素電極３５と第１蓄積容量７１Ａの一方の電極と第２蓄積容量７１Ｂの一方の電極とに接続されている。第１蓄積容量７１Ａの他方の電極は第１容量線６７Ａに接続され、第２蓄積容量７１Ｂの他方の電極は第２容量線６７Ｂに接続されている。
なお、本実施形態の説明では、各ＴＦＴ７２，７３のソース、ドレインのうち、データ線６８と接続された側（データ線６８に近い側）をソース、画素電極３５と接続された側（画素電極３５に近い側）をドレインと呼ぶが、これは便宜的にこのように決めただけであり、各ＴＦＴ７２，７３のソース、ドレインの呼称は上記と逆であってもよい。
【００３０】
本実施形態の場合、選択トランジスター４１としてｎチャネル型トランジスターの使用を想定するが、ｎチャネル型トランジスターと同等の機能を有する他の種類のスイッチング素子と置き換えてもよい。例えば、ｎチャネル型トランジスターに代えて、ｐチャネル型トランジスターを用いてもよく、インバーターやトランスミッションゲートを用いてもよい。
【００３１】
各画素４０において、走査線６６を介して入力される選択信号により選択トランジスター４１がオン状態となると、選択トランジスター４１を介してデータ線６８から画素電極３５に画像信号が入力されるとともに、第１蓄積容量７１Ａおよび第２蓄積容量７１Ｂが充電される。そして、第１蓄積容量７１Ａおよび第２蓄積容量７１Ｂに蓄積されたエネルギーにより画素電極３５が所定の電位レベルに保持され、画素電極３５と共通電極３７との電位差により電気泳動素子３２が駆動される。
【００３２】
図３（ａ）に示すように、電気泳動表示装置１００は、素子基板３０と対向基板３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、素子基板３０の電気泳動素子３２側には、図１や図２に示した走査線６６、データ線６８、選択トランジスター４１などが形成された回路層３４が設けられており、回路層３４上に複数の画素電極３５が配列形成されている。なお、図３（ａ）では、回路層３４の内部にある具体的な構成要素の図示は省略している。
【００３３】
素子基板３０（電気光学装置用基板）は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため、透明なものでなくてもよい。画素電極３５は、例えばＩＴＯ（インジウム・スズ酸化物）等の透明導電材料やＡｌ等の金属材料などにより形成されたものであり、共通電極３７との間で電気泳動素子３２に電圧を印加する電極である。
【００３４】
一方、対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため、透明基板が用いられる。共通電極３７は、画素電極３５とともに電気泳動素子３２に電圧を印加する電極であり、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。
そして、電気泳動素子３２と画素電極３５とが接着剤層３３を介して接着されることによって、素子基板３０と対向基板３１とが接合されている。
【００３５】
電気泳動素子３２は、予め対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは、接着剤層３３の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。
【００３６】
図３（ｂ）に示すように、マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とが封入された球状体である。マイクロカプセル２０は、図３（ａ）に示すように、共通電極３７と画素電極３５とに挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置されている。
【００３７】
マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成されている。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。
【００３８】
分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独または混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００３９】
白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
【００４０】
これらの顔料には、必要に応じて、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６および白色粒子２７に代えて、例えば赤色、緑色、青色、イエロー、シアン、マゼンタなどの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色、イエロー、シアン、マゼンタなどを表示することができる。
【００４１】
上記構成の電気泳動素子３２において、画素４０を黒表示させる場合、図３（ｃ）に示すように、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。すなわち、共通電極３７の電位を基準電位としたとき、画素電極３５が正極性に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色が視認される。一方、  画素４０を白表示させる場合には、共通電極３７を相対的に高電位、画素電極３５を相対的に低電位に保持し、画素電極３５を共通電極３７の電位に対して負極性にする。これにより、負に帯電した白色粒子２７が共通電極３７側へ引き寄せられ、表示面側から見たときに白色が視認される。
【００４２】
図４は、電気泳動表示装置１００の全体構成の２つの例を示している。
図４（ａ）に示す例では、素子基板３０は電気泳動シートである対向基板３１よりも大きな平面寸法を有しており、対向基板３１よりも外側に張り出した素子基板３０上に２つの走査線駆動回路６１と２つのデータ線駆動回路６２とがＣＯＧ（Chip On Glass）実装されている。また、データ線駆動回路６２の近傍の辺縁部に端子形成領域１１０が設けられており、端子形成領域１１０に、外部機器と接続するためのフレキシブル基板２０１が、ＡＣＰ（異方性導電ペースト）やＡＣＦ（異方性導電フィルム）を介して接着されている。
【００４３】
図４（ａ）に示す例では、素子基板３０と対向基板３１とが重なる領域に表示部５が形成されており、表示部５から延びる走査線６６やデータ線６８が、走査線駆動回路６１およびデータ線駆動回路６２が実装されている領域に延出され、当該実装領域に形成された接続端子に接続されている。そして、接続端子に対して走査線駆動回路６１やデータ線駆動回路６２がＡＣＰやＡＣＦを介して実装されている。
【００４４】
一方、図４（ｂ）に示す例では、走査線駆動回路６１およびデータ線駆動回路６２は素子基板３０上に実装されておらず、フレキシブル基板２０２、２０３上にＣＯＦ（Chip On Film）実装（あるいはＴＡＢ（Tape Automated Bonding）実装）されている。そして、走査線駆動回路６１が実装されたフレキシブル基板２０２が、素子基板３０の一短辺に沿った辺縁部に形成された端子形成領域１２０に、ＡＣＰ等を介して実装されている。また、データ線駆動回路６２が実装されたフレキシブル基板２０３が、素子基板３０の一長辺に沿った辺縁部に形成された端子形成領域１３０に、ＡＣＰ等を介して実装されている。端子形成領域１２０、１３０には、それぞれ複数の接続端子が形成されており、各々の接続端子に対して表示部５から延びる走査線６６やデータ線６８が接続されている。さらに、データ線駆動回路６２が実装されたフレキシブル基板２０３は、リジッド基板２０４にも接続され、リジッド基板２０４に外部接続用のフレキシブル基板２０５が接続されている。
【００４５】
次に、本発明の本質である素子基板３０（電気光学装置用基板）の構成について説明する。
素子基板３０では、図５の平面パターンに示すように、図５の縦方向に延びるデータ線６８と図５の横方向に延びる走査線６６とが互いに交差するように配置され、隣接する２本のデータ線６８と隣接する２本の走査線６６とによって区画された領域が一つの画素４０である。矩形状の画素４０の一つの角部に第１ＴＦＴ７２、第２ＴＦＴ７３の２つのＴＦＴからなる選択トランジスター４１が設けられ、選択トランジスター４１やデータ線６８および走査線６６の一部と平面的に重なる領域に矩形状の画素電極３５が設けられている。
【００４６】
走査線６６から分岐して第１ＴＦＴ７２、第２ＴＦＴ７３のゲート電極７４，７５がそれぞれ形成されており、第１ＴＦＴ７２のゲート電極７４と第２ＴＦＴ７３のゲート電極７５とに跨るように半導体層７６が形成されている。データ線６８から分岐して第１ＴＦＴ７２のゲート電極７４と一部重なるように、第１ＴＦＴ７２のソース電極７７が形成されている。第１ＴＦＴ７２のゲート電極７４上および第２ＴＦＴ７３のゲート電極７５と一部重なるように、第１ＴＦＴ７２のドレイン電極と第２ＴＦＴ７３のソース電極とを兼ねる電極７８（この電極のことを以下、便宜的にソース・ドレイン電極７８と記す）が形成されている。
【００４７】
第２ＴＦＴ７３のゲート電極７５と一部重なるように、第２ＴＦＴ７３のドレイン電極７９が形成されている。ドレイン電極７９のうち、ゲート電極７５と重なった側と反対側の一端は長く延び、後述する第２蓄積容量電極８０Ｂ（第２蓄積容量下部電極）と重なっている。ドレイン電極７９のうち、第２蓄積容量電極８０Ｂと重なった部分は、第２蓄積容量上部電極として機能する。
【００４８】
すなわち、第１ＴＦＴ７２と第２ＴＦＴ７３とを一つの選択トランジスター４１と考えると、データ線６８から分岐した第１ＴＦＴ７２のソース電極７７が選択トランジスター４１のソース電極に相当し、第１，第２ＴＦＴ７２，７３の２つのゲート電極７４，７５がダブルゲート型の選択トランジスター４１のゲート電極に相当し、第２ＴＦＴ７３のドレイン電極７９が選択トランジスター４１のドレイン電極に相当する。
【００４９】
素子基板３０上の表示部５の略全面に、第１蓄積容量電極８０Ａが複数の画素４０に跨って形成されている。そのため、図５においては、第１蓄積容量電極８０Ａが表れず、後述するコンタクトホール部分の開口部８０ＡＣのみが表れている。すなわち、第１蓄積容量電極８０Ａは、第１ＴＦＴ７２、第２ＴＦＴ７３と、データ線６８、走査線６６、第２容量線６７Ｂ等の配線の一部と平面的に重なっている。第１蓄積容量電極８０Ａが画素電極３５と平面的に重なる部分が各画素４０の第１蓄積容量７１Ａとなる。本実施形態の場合、第１蓄積容量電極８０Ａが表示部５の略全面にわたって形成されているため、画素電極３５の形成領域の全てが第１蓄積容量電極８０Ａと重なっており、第１蓄積容量７１Ａとして機能する。また、第１蓄積容量電極８０Ａが表示部５の略全面にわたって形成されているため、第１容量線としての線状のパターンは形成されず、第１蓄積容量電極８０Ａにはその周辺部から共通電位が与えられる。
【００５０】
走査線６６と略平行に、図５の横方向に延びるように第２容量線６７Ｂが配置されており、各画素４０内には、第２蓄積容量電極８０Ｂが、ドレイン電極７９および画素電極３５と一部重なるように、第２容量線６７Ｂと一体に形成されている。第２蓄積容量電極８０Ｂがドレイン電極７９の一部と平面的に重なる部分が各画素４０の第２蓄積容量７１Ｂとなる。したがって、第１蓄積容量電極８０Ａと画素電極３５との重なり部分からなる第１蓄積容量７１Ａの面積は、第２蓄積容量電極８０Ｂとドレイン電極７９との重なり部分からなる第２蓄積容量７１Ｂの面積よりも大きい。
【００５１】
また、ドレイン電極７９と画素電極３５とが重なっており、この重なり部分にドレイン電極７９と画素電極３５とを電気的に接続するためのコンタクトホール８１が形成されている。コンタクトホール８１は、第１蓄積容量電極８０Ａの開口部８０ＡＣの中に形成されている。
【００５２】
以上説明した第１ＴＦＴ７２、第２ＴＦＴ７３と第１蓄積容量７１Ａ、第２蓄積容量７１Ｂの断面構造を示したのが図６である。また、図６における省略部分より左側は画素４０の断面構造、右側は周辺回路部８６の一部（保護回路部）の断面構造を示している。
図６に示すように、素子基板３０を構成する基板本体８２の電気泳動素子３２が配置された側の面には、第１ＴＦＴ７２、第２ＴＦＴ７３からなる選択トランジスター４１、画素電極３５、第１蓄積容量電極８０Ａ、第２蓄積容量電極８０Ｂ、走査線６６、データ線６８等が形成されている。
【００５３】
基板本体８２上には、第１導電膜からなるゲート電極７４，７５が形成されている。なお、図６には表れないが、基板本体８２上にはゲート電極７４，７５と一体になった走査線６６も形成されている。また、基板本体８２上には、ゲート電極７４，７５と同層の第１導電膜からなる第２蓄積容量電極８０Ｂが形成されている。なお、図６には表れないが、基板本体８２上には第２蓄積容量電極８０Ｂと一体となった第２容量線６７Ｂも形成されている。基板本体８２は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため、透明でなくてもよい。特に、選択トランジスター４１として有機物半導体層を有する有機ＴＦＴを用いた場合には、安価で軽量、かつ柔軟性に優れたプラスチック基板を用いることが望ましい。また、ゲート電極７４，７５および走査線６６、第２蓄積容量電極８０Ｂを構成する第１導電膜の材料としては、例えばＡｌ−Ｎｄ合金とＭｏとの金属積層膜等を用いることができる。その他、Ａｌ単体、ＩＴＯ、Ｃｕ、Ｃｒ、Ｔａ、Ｍｏ、Ｎｂ、Ａｇ、Ｐｔ、Ｐｄ、Ｉｎ、Ｎｄやそれらの合金等を用いることができる。
【００５４】
基板本体８２の全面に、第１絶縁膜からなるゲート絶縁膜８３がゲート電極７４，７５および第２蓄積容量電極８０Ｂを覆うように形成されている。ゲート絶縁膜８３を構成する第１絶縁膜の材料としては、例えば膜厚３００ｎｍのシリコン窒化膜を用いることができる。その他の材料としては、シリコン酸化膜、シリコン窒化酸化膜等の無機絶縁材料、有機絶縁材料を用いることができる。ゲート絶縁膜８３のうち、第２蓄積容量電極８０Ｂとドレイン電極７９とによって挟持された部分は、第２蓄積容量７１Ｂの第２蓄積容量絶縁膜として機能する。
【００５５】
また、ゲート電極７４，７５の上方にあたるゲート絶縁膜８３の上面に、アモルファスシリコンからなる半導体層７６が形成されている。さらに、半導体層７６の両端には、アモルファスシリコン中にリン等のＮ型不純物が導入されたＮ＋半導体層８４が形成され、各Ｎ＋半導体層８４がそれぞれソース領域、ドレイン領域として機能する。半導体層７６の材料としては、アモルファスシリコンの他、例えば多結晶シリコン等の非単結晶シリコン材料、酸化物半導体材料、Ｉｎ−Ｇａ−Ｚｎ−Ｏ等の透明酸化物半導体材料、フルオレン−ビチオフェン共重合体等の有機物半導体材料、等を用いることができる。半導体層７６に酸化物半導体材料を用いる場合、ゲート絶縁膜８３（第１絶縁膜）にも酸化物絶縁材料を用いることが望ましく、また、半導体層７６に有機物半導体材料を用いる場合、ゲート絶縁膜８３（第１絶縁膜）にも有機絶縁材料を用いることが望ましい。
【００５６】
ゲート絶縁膜８３上に、第２導電膜からなるソース電極７７、ソース・ドレイン電極７８、およびドレイン電極７９が半導体層７６の上面に一部乗り上げるように形成されている。ソース電極７７、ソース・ドレイン電極７８、およびドレイン電極７９は、Ｎ＋半導体層８４と直接接触することによって各ＴＦＴ７２，７３のソース領域、ドレイン領域とそれぞれ電気的に接続されている。すなわち、本実施形態の第１ＴＦＴ７２、第２ＴＦＴ７３としては、いわゆるボトムゲート・トップコンタクト型のＴＦＴが採用されている。ドレイン電極７９のうち、ゲート絶縁膜８３を挟んで第２蓄積容量電極８０Ｂの上方に位置する部分は、第２蓄積容量上部電極として機能する。ソース電極７７、ソース・ドレイン電極７８、ドレイン電極７９を構成する第２導電膜の材料としては、例えばＭｏ／Ａｌ／Ｍｏ等の金属積層膜を用いることができる。その他、ゲート電極７４，７５を構成する第１導電膜と同じ材料を用いることもできる。
【００５７】
ゲート絶縁膜８３上の全面に、絶縁膜からなる第１保護膜８５Ａが、ソース電極７７、ソース・ドレイン電極７８、ドレイン電極７９を覆うように形成されている。第１保護膜８５Ａを構成する絶縁膜の材料としては、シリコン窒化膜、シリコン酸化膜等の無機絶縁材料など、第１絶縁膜と同様の絶縁材料を用いることができる。第１保護膜８５Ａ上には、アクリル樹脂等の有機材料からなる平坦化膜９２が形成されている。平坦化膜９２は、第１ＴＦＴ７２、第２ＴＦＴ７３や第２蓄積容量７１Ｂの形状を反映した段差を埋めて基板表面を平坦化するものであり、段差を埋められるだけの膜厚（例えば数μｍ）を有している。
【００５８】
平坦化膜９２の上面には、遮光性金属膜からなる第１蓄積容量電極８０Ａが形成されている。第１蓄積容量電極８０Ａは、図６に示す第１ＴＦＴ７２、第２ＴＦＴ７３の上方に加えて、図６に表されないデータ線６８、走査線６６、第２容量線６７Ｂ等の配線の上方にも形成されている。遮光性金属膜の材料としては、例えばＡｌ−Ｎｄ合金とＭｏとの金属積層膜を用いることができる。その他、Ａｌ単体、Ｃｕ、Ｃｒ、Ｔａ、Ｍｏ、Ｎｂ、Ａｇ、Ｐｔ、Ｐｄ、Ｉｎ、Ｎｄやそれらの合金等を用いることができる。
【００５９】
基板上の全面に、第２絶縁膜からなる第２保護膜８５Ｂ（第１蓄積容量絶縁膜）が、第１蓄積容量電極８０Ａを覆うように形成されている。本実施形態では、第２保護膜８５Ｂは、膜厚１００ｎｍのシリコン窒化膜により形成されている。したがって、第２保護膜８５Ｂを構成する第２絶縁膜の膜厚は、ゲート絶縁膜８３を構成する第１絶縁膜の膜厚よりも薄く設定されている。その他、第２保護膜８５Ｂを構成する第２絶縁膜の材料としては、シリコン酸化膜等の無機絶縁材料など、第１絶縁膜と同様の絶縁材料を用いることができる。
【００６０】
また、第２保護膜８５Ｂ、平坦化膜９２、第１保護膜８５Ａを貫通してドレイン電極７９に達するコンタクトホール８１が形成され、コンタクトホール８１の内部を含む第２保護膜８５Ｂ上に画素電極３５が形成されている。この構成により、コンタクトホール８１を介してドレイン電極７９と画素電極３５とが電気的に接続されている。画素電極３５の材料としては、例えばＩＴＯ等の透明導電材料を用いることができる。あるいは、画素電極３５は電気泳動素子３２に対して視認側と反対側に位置するため、透明材料でなくても良く、Ａｌ等の金属材料を用いても良い。また、これらの積層膜を用いても良い。
【００６１】
図６には、周辺回路部８６の一例として保護回路部を図示した。保護回路部は、ゲート電極７４，７５と同層の第１導電膜からなる第１電極８７と、ソース電極７７等と同層の第２導電膜からなる第２電極８８と、第１電極８７と第２電極８８とを電気的に短絡させる短絡配線８９と、を備えている。
【００６２】
以下、上記構成の素子基板の製造プロセスについて説明する。
最初に、ガラスやプラスチック等の基板本体８２の一面に、スパッタ法により下層側から膜厚１５０ｎｍのＡｌ−Ｎｄ、膜厚２０ｎｍのＭｏの金属積層膜からなる第１導電膜を形成する。
次いで、フォトリソグラフィー法、エッチング法により第１導電膜をパターニングし、走査線６６およびゲート電極７４，７５、第２蓄積容量電極８０Ｂおよび第２容量線６７Ｂを形成する。
【００６３】
次いで、プラズマＣＶＤ法により、ゲート絶縁膜８３（第１絶縁膜）となる膜厚３００ｎｍのシリコン窒化膜、半導体層７６となる膜厚１５０ｎｍのノンドープのアモルファスシリコン膜、Ｎ＋半導体層８４となる膜厚５０ｎｍのリンをドープしたアモルファスシリコン膜の３層を、チャンバーの真空を破らずに連続成膜する。本実施形態の第１、第２ＴＦＴ７２，７３は逆スタガー型であり、特にゲート絶縁膜８３とチャネル領域となる半導体層７６とを連続成膜することにより清浄な界面が得られ、ＴＦＴ特性の再現性や安定性が向上する。
【００６４】
次いで、フォトリソグラフィー法、エッチング法により、前工程で成膜した３層のうち、ゲート絶縁膜８３を残してノンドープアモルファスシリコン膜、リンドープアモルファスシリコン膜を選択的にパターニングし、半導体層７６およびＮ＋半導体層８４を形成する。本工程でのエッチングは、ＳＦ６を含むエッチングガスを用いたドライエッチングを採用する。このとき、プラズマモードを用いることによってゲート絶縁膜８３へのダメージを最小限に抑えることが望ましい。
【００６５】
次いで、スパッタ法により下層側から膜厚５ｎｍのＭｏ、膜厚１５０ｎｍのＡｌ、膜厚５０ｎｍのＭｏの金属積層膜からなる第２導電膜を形成する。
次いで、フォトリソグラフィー法、エッチング法により第２導電膜をパターニングし、ソース電極７７、ソース・ドレイン電極７８、ドレイン電極７９を形成する。
次いで、ドライエッチング法により、第１ＴＦＴ７２のソース電極７７−ソース・ドレイン電極７８間、および第２ＴＦＴ７３のソース・ドレイン電極７８−ドレイン電極７９間にあるＮ＋半導体層８４を選択的に除去し、ソース領域とドレイン領域とを分離する。
【００６６】
次いで、プラズマＣＶＤ法により、第１保護膜８５Ａとなるシリコン窒化膜を成膜する。
次いで、感光性アクリル樹脂を塗布、露光し、平坦化膜９２を形成する。
次いで、スパッタ法により遮光性金属膜を形成した後、フォトリソグラフィー法、エッチング法により遮光性金属膜をパターニングし、第１蓄積容量電極８０Ａを形成する。
次いで、プラズマＣＶＤ法により、第２保護膜８５Ｂとなる膜厚１００ｎｍのシリコン窒化膜を成膜した後、ドレイン電極上にて後でコンタクトホールとなる領域のシリコン窒化膜を選択的に除去する。
最後に、スパッタ法により導電膜を形成した後、フォトリソグラフィー法、ウェットエッチング法により導電膜をパターニングし、画素電極３５を形成する。
以上の工程により、本実施形態の素子基板３０が完成する。
【００６７】
本実施形態において、第１蓄積容量７１Ａは、従来の特許文献１，２に記載されたような走査線と同層に形成された容量電極やゲート絶縁膜が用いられておらず、これらよりも上層側の膜、すなわち、第１蓄積容量電極８０Ａと、第２保護膜８５Ｂと、画素電極３５と、で構成されている。したがって、第２保護膜８５Ｂの膜厚や比誘電率を適切に設定することで、第１蓄積容量７１Ａの特性を第１ＴＦＴ７２、第２ＴＦＴ７３からなる選択トランジスター４１の特性とは独立して設計することができる。すなわち、選択トランジスター４１の特性に制約を受けることなく、十分な容量値を有する第１蓄積容量７１Ａを形成することができる。さらに、この第１蓄積容量７１Ａは第２蓄積容量７１Ｂの上に積層されており、２つの蓄積容量の容量値の合計が画素全体の蓄積容量値となる。その結果、フィードスルー電圧のばらつきが抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
【００６８】
ここで、フィードスルー電圧について、図７（ａ）、（ｂ）を参照しながら説明する。
ＴＦＴには、構造に起因する寄生容量が存在する。図７（ａ）に破線のキャパシターの記号で表したものが寄生容量であり、ゲート電極とドレイン電極との重なり部分で形成されるゲート−ドレイン間寄生容量Ｃgd、ＴＦＴがオン状態のときにチャネル領域に形成される容量の約半分、等がそれに該当する。このとき、蓄積容量をＣst、電気泳動素子容量をＣepd、ゲート電圧のハイレベルをＶgh、ローレベルをＶglとすると、フィードスルー電圧ΔＶgは、ゲート−ドレイン間寄生容量Ｃgdと画素容量Ｃpix（＝Ｃgd＋Ｃst＋Ｃepd）との比を用いて、以下のように表される。
ΔＶg＝（Ｃgd／Ｃpix）×（Ｖgh−Ｖgl）
＝（Ｃgd／（Ｃgd＋Ｃst＋Ｃepd））×（Ｖgh−Ｖgl）  …（１）
【００６９】
また、加工ばらつき等の製造ばらつきによってフィードスルー電圧ΔＶgがΔＶばらついた時の画素実効電圧ＶPIX−ＶCOMは、図８のように表すことができる。
画素実効電圧を数式で表すと、交流駆動の液晶表示装置の場合と直流駆動の電気泳動表示装置の場合とで異なり、それぞれ下記の（２）式、（３）式のようになる。
【００７０】
【数１】
2011221097.tif 000003
【００７１】
（２）式、（３）式から明らかなように、液晶表示装置の場合、フィードスルー電圧ばらつきΔＶがΔＶ＜１のときは画素実効電圧への影響がほとんどない。これに対して、電気泳動表示装置の場合、±ΔＶが画素実効電圧のばらつきに直接影響し、特に中間調表示の際に表示ムラとして認識されてしまう。したがって、表示の均一性を向上させるためには、フィードスルー電圧ばらつきΔＶを低減することが重要である。
【００７２】
そして、フィードスルー電圧ばらつきΔＶを低減するためには、（１）式から、製造ばらつき等によるゲート−ドレイン間寄生容量Ｃgdのばらつきを抑制するだけでなく、蓄積容量Ｃstを大きくとることが有効である。
その点、本実施形態の電気泳動表示装置１００においては、第１蓄積容量絶縁膜として膜厚１００ｎｍのシリコン窒化膜からなる第２保護膜８５Ｂを用いたため、単位面積当たりの容量値を大きくでき、十分大きな蓄積容量を形成することができる。その結果、フィードスルー電圧ばらつきΔＶを低減できるため、画素電位の変動が抑えられ、表示ムラの少ない電気泳動表示装置を実現できる。
なお、蓄積容量値には画素電極３５と第１蓄積容量電極８０Ａとの重なり部分の面積が関係するため、画素電極３５と第１蓄積容量電極８０Ａとのアライメントばらつき等の加工ばらつきを低減可能な設計を行うことが望ましい。
【００７３】
次に、電気泳動表示装置の消費エネルギーについて説明する。
一般に、消費電力Ｐは、駆動周波数をｆ、容量をＣ、印加電圧をＶとすると、Ｐ＝ｆＣＶ２で表され、消費電力Ｐの大半は、駆動周波数ｆが高く、印加電圧Ｖが大きいデータ線の駆動で占められる。電気泳動表示装置の駆動電圧は例えば１５Ｖ程度と、液晶表示装置の５Ｖ程度と比べて大きいため、データ線駆動のための消費電力は液晶表示装置に比べて大きい。一方、消費エネルギーは消費電力と駆動時間との積で表され、表示の記憶性を有する電気泳動表示装置の場合、表示を維持するためのリフレッシュ駆動が不要である。そのため、書き換え頻度が少ない使い方においては、消費エネルギーは液晶表示装置よりも小さくできる。
【００７４】
その点、本実施形態の電気泳動表示装置１００においては、十分大きな蓄積容量を形成できるため、表示状態を変化させるのに必要な期間の画素電位を確実に保持できる。すなわち、蓄積容量を複数回書き込む必要がなく、１回の書き込みを行うだけで画素電位を確実に保持できる。したがって、画素電圧をリフレッシュするための駆動が必要ないため、データ線を充電するためのエネルギーを低減でき、消費エネルギーを大きく低減することができる。
【００７５】
また、本実施形態の構成によれば、第１蓄積容量電極８０Ａが遮光性金属膜で形成されており、第１蓄積容量電極８０Ａが第１ＴＦＴ７２、第２ＴＦＴ７３、データ線６８等の配線を覆うように形成されている。このため、第１ＴＦＴ７２、第２ＴＦＴ７３、データ線６８等の配線が、第１蓄積容量電極８０Ａによって遮光されるとともに、電気的に遮蔽される。そのため、選択トランジスター４１を構成する第１ＴＦＴ７２、第２ＴＦＴ７３の漏れ電流や電位変動等を抑制でき、ＴＦＴの特性低下を防止できる。
【００７６】
さらに本実施形態の場合、第１蓄積容量７１Ａの面積が第２蓄積容量７１Ｂの面積より大きいので、全体の蓄積容量値をより大きくできるとともに、遮光性能や電気的遮蔽性能をより高めることができる。また、第１蓄積容量電極８０Ａが複数の画素４０の全体にわたって形成されており、複数の画素４０の行間のスペースを含めて略全てが第１蓄積容量電極８０Ａで覆われているので、遮光性能や電気的遮蔽性能をより高めることができる。
【００７７】
［第２実施形態］
以下、本発明の第２実施形態について、図９、図１０を用いて説明する。
本実施形態の電気光学装置も、第１実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第１実施形態と同様であり、第１蓄積容量電極の形状が異なるのみである。
図９は本実施形態の電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。図１０は同、電気泳動表示装置の各画素の等価回路図である。
図９、図１０において、第１実施形態で用いた図２、図５と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
【００７８】
本実施形態の電気泳動表示装置においては、図１０に示すように、各画素４０Ａが、互いに並列に接続された２つの蓄積容量７１Ａ，７１Ｂを有している。第１蓄積容量７１Ａの一方の電極と第２蓄積容量７１Ｂの一方の電極とが画素電極３５と電気的に接続され、第１蓄積容量７１Ａの他方の電極と第２蓄積容量７１Ｂの他方の電極とがそれぞれ別の容量線６７Ａ，６７Ｂと電気的に接続されている。この等価回路は第１実施形態と同様である。
【００７９】
第１実施形態では、第１蓄積容量電極８０Ａが複数の画素４０の全体にわたって表示部５の全面に一体で形成されていた。これに対して、本実施形態では、図９に平面パターンで示したように、第１蓄積容量電極８０Ｃがマトリクス状に配列されている複数の画素４０の行毎に分割されて形成されている。すなわち、第１蓄積容量電極８０Ｃが、輪郭を破線で示したように、走査線が延びる方向（図９における横方向）に沿って細長く形成されている。その他の構成は第１実施形態と同様である。
【００８０】
本実施形態においても、十分大きな蓄積容量を形成できるため、フィードスルー電圧のばらつきがより抑えられ、表示ムラの少ない電気泳動表示装置を実現できる、といった第１実施形態と同様の効果を得ることができる。
さらに、第１実施形態では、第１蓄積容量電極８０Ａが複数の画素４０の全体にわたって形成されているので、複数の画素４０の全体にわたって同じ共通電位が与えられるだけである。これに対して、本実施形態によれば、第１蓄積容量電極８０Ｃが複数の画素４０の行毎に分割されているので、複数の画素４０の行毎に第１蓄積容量電極８０Ａ（第１容量線）の電位を個別に制御して駆動を行うことが可能になる。
【００８１】
［第３実施形態］
以下、本発明の第３実施形態について、図１１〜図１３を用いて説明する。
本実施形態の電気光学装置も、第１、第２実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第１実施形態と同様であり、蓄積容量の構成が異なるのみである。
図１１は本実施形態の電気泳動表示装置の素子基板の各画素の平面パターンを示す図である。図１２は図１１のＡ−Ａ‘線に沿う断面図である。図１３は同、電気泳動表示装置の各画素の等価回路図である。
図１１〜図１３において、第１実施形態で用いた図２、図５、図６と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
【００８２】
第１、第２実施形態の素子基板は、第１蓄積容量、第２蓄積容量の２つの蓄積容量を有しており、２つの蓄積容量が積層されて画素全体の蓄積容量が構成されていた。これに対して、本実施形態の素子基板３０Ｂは、第１蓄積容量７１Ａのみを有している。すなわち、本実施形態の素子基板３０Ｂは、第１実施形態の素子基板から第２蓄積容量を除いた構成である。
【００８３】
本実施形態の電気泳動表示装置においては、図１３の等価回路図に示すように、各画素４０Bが１つの蓄積容量（第１蓄積容量７１Ａ）を有している。第１蓄積容量７１Ａの一方の電極が画素電極３５と電気的に接続され、第１蓄積容量７１Ａの他方の電極が容量線６７と電気的に接続されている。ただし、本実施形態も第１実施形態と同様、第１蓄積容量電極８０Ａが画素４０Ｂの全体にわたって形成されているため、等価回路図上の容量線はあっても、線状の容量線のパターンは存在しない。
【００８４】
本実施形態の素子基板３０Ｂは、図１１の平面パターン図に示すように、図５に示す第１実施形態の素子基板３０から第２蓄積容量電極８０Ｂのパターンがなくなっている。また、ドレイン電極７９Ｂは、第２蓄積容量上部電極としての機能が必要ないため、図５に示す第１実施形態のように大きく張り出した部分を有する必要はなく、画素電極３５との重なり部分にコンタクトホール８１が形成されている。
また、断面構造においても、図１２に示すように、図６に示す第１実施形態の素子基板３０から、ゲート電極７４等と同層の第２蓄積容量電極８０Ｂのパターンがなくなっている。その他は第１実施形態と同様である。
【００８５】
本実施形態においても、十分大きな蓄積容量を形成できるため、フィードスルー電圧のばらつきがより抑えられ、表示ムラの少ない電気泳動表示装置を実現できる、といった第１、第２実施形態と同様の効果を得ることができる。
さらに本実施形態の場合、ゲート電極７４や走査線６６と同層の第２蓄積容量電極が存在しないため、ゲート電極７４や走査線６６と第２蓄積容量電極との短絡不良が発生することがない。
【００８６】
［第４実施形態］
以下、本発明の第４実施形態について、図１４を用いて説明する。
本実施形態の電気光学装置も、第１〜第３実施形態と同様、アクティブマトリクス型の電気泳動表示装置の例である。
また、本実施形態の電気泳動表示装置の基本構成は第３実施形態と同様であり、絶縁膜の構成が異なるのみである。
図１４は本実施形態の電気泳動表示装置の素子基板の断面図である。
図１４において、第３実施形態で用いた図１２と共通の構成要素には同一の符号を付し、詳細な説明を省略する。
【００８７】
第３実施形態の素子基板３０Ｂは、図１２に示すように、第１、第２ＴＦＴ７２，７３を覆うように第１保護膜８５Ａが形成され、第１保護膜８５Ａ上に平坦化膜９２が形成され、平坦化膜９２の上面に第１蓄積容量電極８０Ａ、第２保護膜８５Ｂ、画素電極３５からなる第１蓄積容量７１Ａが形成されていた。これに対して、本実施形態の素子基板３０Ｃは、図１４に示すように、平坦化膜が形成されておらず、第１保護膜８５Ａ上に第１蓄積容量電極８０Ａ、第２保護膜８５Ｂ、画素電極３５からなる第１蓄積容量７１Ａが形成されている。その他は第１実施形態と同様である。
【００８８】
本実施形態においても、十分大きな蓄積容量を形成できるため、フィードスルー電圧のばらつきがより抑えられ、表示ムラの少ない電気泳動表示装置を実現できる、といった第１〜第３実施形態と同様の効果を得ることができる。
さらに本実施形態の場合、平坦化膜を形成する必要がないため、製造プロセスを簡単化することができる。また、ゲート電極７４や走査線と同層の第２蓄積容量電極が存在しないため、ゲート電極７４や走査線と第２蓄積容量電極との短絡不良が発生することがないという効果は第３実施形態と同様である。
【００８９】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば上記実施形態では、アモルファスシリコンＴＦＴを用いた例を挙げたが、酸化物半導体ＴＦＴ、有機ＴＦＴ、多結晶シリコンＴＦＴ等を用いても良い。なお、酸化物半導体ＴＦＴはアモルファスシリコンに比べて移動度が高く、ＴＦＴを小型化できるため、ゲート−ドレイン間寄生容量を小さくでき、フィードスルー電圧ばらつきを小さくできる点で好適である。
その他、電気泳動表示装置の各部材の材料、膜厚、形状、製法等の具体的な構成については、上記実施形態に限らず、適宜変更が可能である。
【００９０】
さらに、本発明は、容量密度を高めるための他の技術と組み合わせると、より効果的である。例えば、ゲート絶縁膜のうち、蓄積容量を形成する領域だけを薄膜化しても良い。この構成によれば、ＴＦＴの耐圧を確保し、漏れ電流を抑制しつつ、消費電力の低減を図ることができる。具体的に、ゲート絶縁膜を薄膜化する方法としては、ゲート絶縁膜を２層構造とし、第１のゲート絶縁膜を全面に形成した後、蓄積容量形成領域の第１のゲート絶縁膜を除去し、第２のゲート絶縁膜を全面に形成する方法を挙げることができる。この方法によれば、蓄積容量形成領域におけるゲート絶縁膜全体の膜厚ばらつきが第２のゲート絶縁膜の成膜ばらつきのみとなるので、１層のゲート絶縁膜を途中までエッチングして薄膜化する方法よりも、膜厚ばらつきを小さくできる。
【００９１】
［電子機器］
次に、上記実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。
図１５は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記各実施形態の電気泳動表示装置からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
【００９２】
図１６は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記実施形態の電気泳動表示装置を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。
【００９３】
図１７は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、上記の電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【００９４】
以上の腕時計１０００、電子ペーパー１１００、および電子ノート１２００によれば、本発明に係る電気泳動表示装置が採用されているので、長期にわたって優れた信頼性が得られる表示手段を備えた電子機器となる。
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気光学装置は好適に用いることができる。
【符号の説明】
【００９５】
３０，３０Ｂ，３０Ｃ…素子基板（電気光学装置用基板）、３５…画素電極、４０，４０Ａ，４０Ｂ…画素、４１…選択トランジスター（画素スイッチング素子）、６６…走査線、６７…容量線、６８…データ線、７１Ａ…第１蓄積容量、７１Ｂ…第２蓄積容量、７４，７５…ゲート電極、７６…半導体層、７７…ソース電極、７９，７９Ｂ…ドレイン電極、８０Ａ…第１蓄積容量電極、８０Ｂ…第２蓄積容量電極、８３…ゲート絶縁膜、８５Ａ…第１保護膜、８５Ｂ…第２保護膜（第１蓄積容量絶縁膜）、１００…電気泳動表示装置、１０００…腕時計（電子機器）、１１００…電子ペーパー（電子機器）、１２００…電子ノート（電子機器）。
【図１】
2011221097.tif 000004
【図２】
2011221097.tif 000005
【図３】
2011221097.tif 000006
【図４】
2011221097.tif 000007
【図５】
2011221097.tif 000008
【図６】
2011221097.tif 000009
【図７】
2011221097.tif 000010
【図８】
2011221097.tif 000011
【図９】
2011221097.tif 000012
【図１０】
2011221097.tif 000013
【図１１】
2011221097.tif 000014
【図１２】
2011221097.tif 000015
【図１３】
2011221097.tif 000016
【図１４】
2011221097.tif 000017
【図１５】
2011221097.tif 000018
【図１６】
2011221097.tif 000019
【図１７】
2011221097.tif 000020