【事件の表示】
　特願２０１４−１７０１３７「半導体装置」拒絶査定不服審判事件〔平成２８年　２月２５日出願公開、特開２０１６−　２８４０５、請求項の数（１０）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２６年８月２５日（国内優先権主張　平成２５年９月２０日、平成２６年１月３１日、平成２６年７月１８日、平成２６年７月１８日）を出願日とする出願であって、平成２７年１月２０日付で審査請求がなされ、同年３月３１日付で拒絶理由が通知され、同年６月３日付で意見書が提出されるとともに、同日付で手続補正がなされ、同年８月２６日付で拒絶理由が通知され、同年１０月２０日付で意見書が提出されるとともに、同日付で手続補正がなされ、同年１２月２４日付で拒絶理由が通知され、平成２８年２月２日付で意見書が提出されるとともに、同日付で手続補正がなされたが、同年４月２２日付で拒絶査定がなされたものである。
　これに対して、平成２８年７月２０日付で審判請求がなされるとともに、同日付で手続補正がなされたものである。
第２　補正の適否について
１　補正の内容
（１）本件補正後の特許請求の範囲の記載
　平成２８年７月２０日付の手続補正（以下、「本件補正」という。）により補正された特許請求の範囲の記載は次のとおりである。（なお、下線は、補正の箇所を示すものとして審判請求人が付加したものである。）
「【請求項１】
　第１導電型の第１半導体領域と、
　前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、
　前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、
　前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、
　前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、
　前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、
　前記第１半導体領域と電気的に接続する第１の主電極と、
　前記第４半導体領域と電気的に接続する第２の主電極と、を備え、
　前記溝の幅は３μｍ〜２０μｍであり、
　前記第３半導体領域の前記第２の主電極に接する幅に対する前記溝の幅の比が１以上であり、
　活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、３μｍ〜２０μｍの溝幅の接続溝を備え、
　
前記第４半導体領域は接続溝の開口部に設けられておらず、
　前記接続溝の下であって前記第２半導体領域の下の領域には、前記第１半導体領域が設けられていることを特徴とする半導体装置。
　　【請求項２】
　第１導電型の第１半導体領域と、
　前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、
　前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、
　前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、
　前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、
　前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、
　前記第１半導体領域と電気的に接続する第１の主電極と、
　前記第４半導体領域と電気的に接続する第２の主電極と、を備え、
　前記溝の幅は３μｍ〜２０μｍであり、
　前記第３半導体領域の前記第２の主電極に接する領域の総面積に対する、前記第２半導体領域と前記第３半導体領域との界面延長上における前記溝の総面積の比が１以上であり、
　活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、３μｍ〜２０μｍの溝幅の接続溝を備え、
　
前記第４半導体領域は接続溝の開口部に設けられておらず、
　前記接続溝の下であって前記第２半導体領域の下の領域には、前記第１半導体領域が設けられていることを特徴とする半導体装置。
　　【請求項３】
　前記溝は並行に配置された複数の溝から構成されており、
　前記隣り合う複数の溝は相互に接続溝で連結されており、
　前記接続溝は、前記第３半導体領域の上面から延伸して前記第３半導体領域を貫通して前記第２半導体領域まで達して形成されていることを特徴とする請求項１又は２に記載の半導体装置。
　　【請求項４】
　前記溝は並行に配置された複数の溝から構成されており、
　前記隣り合う複数の溝は相互に接続溝で連結されており、
　前記接続溝は、前記第３半導体領域の上面から延伸して前記第３半導体領域を貫通して前記第２半導体領域まで達しており、且つ前記複数の溝の配列方向に延伸し、前記複数の溝のうち配列の最も外側に配列された溝の端部に連結されていることを特徴とする請求項３に記載の半導体装置。
　　【請求項５】
　前記溝は並行に配置された複数の溝から構成されており、
　前記隣り合う複数の溝は相互に接続溝で連結されており、
　前記接続溝は、前記複数の溝の一方の端部に接続された第１の接続溝と、
　前記複数の溝の他方の端部に接続された第２の接続溝を有し、
　前記第１の接続溝と前記第２の接続溝は、それぞれ前記第３半導体領域の上面から延伸して前記第３半導体領域を貫通して前記第２半導体領域まで達しており、且つ前記複数の溝の配列方向に延伸し、前記複数の溝のうち配列の最も外側に配列された溝の端部に連結されており、
　平面視において、前記複数の溝は、前記第１の接続溝と前記第２の接続溝とが対向した領域に配置されていることを特徴とする請求項１乃至４のいずれか1項に記載の半導体装置。
　　【請求項６】
　前記溝は並行に配置された複数の溝から構成されており、
　前記隣り合う複数の溝は相互に接続溝で連結されており、
　前記接続溝は、前記第３半導体領域の上面から延伸して前記第３半導体領域を貫通して前記第２半導体領域まで達して形成されており、且つ前記接続溝の幅が前記溝の幅よりも狭いことを特徴とする請求項１乃至５のいずれか1項に記載の半導体装置。
　　【請求項７】
　前記制御電極は、前記溝の第１の側面とこれに対向する第２の側面に設けられ、且つ前記絶縁膜を介して前記第３半導体領域に対向するように配置された第１の制御電極と第２の制御電極とを備え、
　前記溝は平面視において帯状に延伸し、前記溝の延伸する方向における前記第１の側面と前記第２の側面の長さは、前記第１の側面と前記第２の側面とが対向する間隔よりも大きいことを特徴とする請求項１乃至６のいずれか1項に記載の半導体装置。
　　【請求項８】
　前記制御電極は、前記溝の第１の側面とこれに対向する第２の側面に設けられ、且つ前記絶縁膜を介して前記第３半導体領域に対向するように配置された第１の制御電極と第２の制御電極とを備え、
　前記第１の制御電極と前記第２の制御電極は、前記溝の延伸方向に延伸し、前記接続溝に達していることを特徴とする請求項１乃至７のいずれか1項に記載の半導体装置。
　　【請求項９】
　前記溝の幅が３μｍ〜１５μｍであり、
　前記溝の深さが２μｍ〜１０μｍであり、
　前記第２半導体領域の厚みが４０μｍ〜１４０μｍであり、
　前記第２半導体領域の比抵抗が１０Ωｃｍ〜１５０Ωｃｍであることを特徴とする請求項１乃至８のいずれか1項に記載の半導体装置。
　　【請求項１０】
　前記溝の幅は前記溝の深さよりも大きく、且つ、前記溝の幅は３〜１５μｍであることを特徴とする請求項１乃至９のいずれか1項に記載の半導体装置。」
（２）補正前の特許請求の範囲の記載
　本件補正前の特許請求の範囲の記載は次のとおりである。
「【請求項１】
　第１導電型の第１半導体領域と、
　前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、
　前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、
　前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、
　前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、
　前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、
　前記第１半導体領域と電気的に接続する第１の主電極と、
　前記第４半導体領域と電気的に接続する第２の主電極と、を備え、
　前記溝の幅は３μｍ〜２０μｍであり、
　前記第３半導体領域の前記第２の主電極に接する幅に対する前記溝の幅の比が１以上であり、
　活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、３μｍ〜２０μｍの溝幅の接続溝を備え、
　前記接続溝の下であって前記第２半導体領域の下の領域には、前記第１半導体領域が設けられていることを特徴とする半導体装置。
　　【請求項２】
　第１導電型の第１半導体領域と、
　前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、
　前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、
　前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、
　前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、
　前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、
　前記第１半導体領域と電気的に接続する第１の主電極と、
　前記第４半導体領域と電気的に接続する第２の主電極と、を備え、
　前記溝の幅は３μｍ〜２０μｍであり、
　前記第３半導体領域の前記第２の主電極に接する領域の総面積に対する、前記第２半導体領域と前記第３半導体領域との界面延長上における前記溝の総面積の比が１以上であり、
　活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、３μｍ〜２０μｍの溝幅の接続溝を備え、
　前記接続溝の下であって前記第２半導体領域の下の領域には、前記第１半導体領域が設けられていることを特徴とする半導体装置。
　　【請求項３】
　前記溝は並行に配置された複数の溝から構成されており、
　前記隣り合う複数の溝は相互に接続溝で連結されており、
　前記接続溝は、前記第３半導体領域の上面から延伸して前記第３半導体領域を貫通して前記第２半導体領域まで達して形成されていることを特徴とする請求項１又は２に記載の半導体装置。
　　【請求項４】
　前記溝は並行に配置された複数の溝から構成されており、
　前記隣り合う複数の溝は相互に接続溝で連結されており、
　前記接続溝は、前記第３半導体領域の上面から延伸して前記第３半導体領域を貫通して前記第２半導体領域まで達しており、且つ前記複数の溝の配列方向に延伸し、前記複数の溝のうち配列の最も外側に配列された溝の端部に連結されていることを特徴とする請求項３に記載の半導体装置。
　　【請求項５】
　前記溝は並行に配置された複数の溝から構成されており、
　前記隣り合う複数の溝は相互に接続溝で連結されており、
　前記接続溝は、前記複数の溝の一方の端部に接続された第１の接続溝と、
　前記複数の溝の他方の端部に接続された第２の接続溝を有し、
　前記第１の接続溝と前記第２の接続溝は、それぞれ前記第３半導体領域の上面から延伸して前記第３半導体領域を貫通して前記第２半導体領域まで達しており、且つ前記複数の溝の配列方向に延伸し、前記複数の溝のうち配列の最も外側に配列された溝の端部に連結されており、
　平面視において、前記複数の溝は、前記第１の接続溝と前記第２の接続溝とが対向した領域に配置されていることを特徴とする請求項１乃至４のいずれか1項に記載の半導体装置。
　　【請求項６】
　前記溝は並行に配置された複数の溝から構成されており、
　前記隣り合う複数の溝は相互に接続溝で連結されており、
　前記接続溝は、前記第３半導体領域の上面から延伸して前記第３半導体領域を貫通して前記第２半導体領域まで達して形成されており、且つ前記接続溝の幅が前記溝の幅よりも狭いことを特徴とする請求項１乃至５のいずれか1項に記載の半導体装置。
　　【請求項７】
　前記制御電極は、前記溝の第１の側面とこれに対向する第２の側面に設けられ、且つ前記絶縁膜を介して前記第３半導体領域に対向するように配置された第１の制御電極と第２の制御電極とを備え、
　前記溝は平面視において帯状に延伸し、前記溝の延伸する方向における前記第１の側面と前記第２の側面の長さは、前記第１の側面と前記第２の側面とが対向する間隔よりも大きいことを特徴とする請求項１乃至６のいずれか1項に記載の半導体装置。
　　【請求項８】
　前記制御電極は、前記溝の第１の側面とこれに対向する第２の側面に設けられ、且つ前記絶縁膜を介して前記第３半導体領域に対向するように配置された第１の制御電極と第２の制御電極とを備え、
　前記第１の制御電極と前記第２の制御電極は、前記溝の延伸方向に延伸し、前記接続溝に達していることを特徴とする請求項１乃至７のいずれか1項に記載の半導体装置。
　　【請求項９】
　前記溝の幅が３μｍ〜１５μｍであり、
　前記溝の深さが２μｍ〜１０μｍであり、
　前記第２半導体領域の厚みが４０μｍ〜１４０μｍであり、
　前記第２半導体領域の比抵抗が１０Ωｃｍ〜１５０Ωｃｍであることを特徴とする請求項１乃至８のいずれか1項に記載の半導体装置。
　　【請求項１０】
　前記溝の幅は前記溝の深さよりも大きく、且つ、前記溝の幅は３〜１５μｍであることを特徴とする請求項１乃至９のいずれか1項に記載の半導体装置。」
（３）明細書の補正
　本件補正により補正された明細書の段落【０００８】及び【０００９】の記載は次のとおりである。
「【０００８】
　本発明の一態様によれば、第１導電型の第１半導体領域と、前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、前記第１半導体領域と電気的に接続する第１の主電極と、前記第４半導体領域と電気的に接続する第２の主電極とを備え、前記溝の幅は３μｍ〜２０μｍであり、前記第３半導体領域の前記第２の主電極に接する幅に対する前記溝の幅の比が１以上であり、活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、３μｍ〜２０μｍの溝幅の接続溝を備え、
前記第４半導体領域は接続溝の開口部に設けられておらず、
【０００９】
　本発明の他の態様によれば、第１導電型の第１半導体領域と、前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、前記第１半導体領域と電気的に接続する第１の主電極と、前記第４半導体領域と電気的に接続する第２の主電極とを備え、前記溝の幅は３μｍ〜２０μｍであり、前記第３半導体領域の前記第２の主電極に接する領域の総面積に対する、前記第２半導体領域と前記第３半導体領域との界面延長上における前記溝の総面積の比が１以上であり、活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、３μｍ〜２０μｍの溝幅の接続溝を備え、
前記第４半導体領域は接続溝の開口部に設けられておらず、
前記接続溝の下であって前記第２半導体領域の下の領域には、前記第１半導体領域が設けられていることを特徴とする半導体装置が提供される。」
２　補正の適否について
（１）補正の内容
　補正後の請求項１ないし１０に係る発明は、それぞれ補正前の請求項１ないし１０に係る発明に対応し、補正前の請求項に係る発明に次の補正がなされたものである。
ア　補正前の請求項１について、補正後の請求項１において「前記第４半導体領域は接続溝の開口部に設けられておらず、」を加える補正。（以下、「補正事項ア」という。）
イ　補正前の請求項２について、補正後の請求項２において「前記第４半導体領域は接続溝の開口部に設けられておらず、」を加える補正。（以下、「補正事項イ」という。）
ウ　明細書の段落【０００８】及び【０００９】の補正。（以下、「補正事項ウ」という。）
（２）補正の適否
ア　補正事項アについて検討すると、補正事項アにより補正された部分は、当初明細書等に記載されているものと認められるから、補正事項アは当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではない。したがって、補正事項アは、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項アは、「前記第４半導体領域」について、「前記第４半導体領域は接続溝の開口部に設けられておらず、」と限定するものであるから、特許法第１７条の２第５項第２号に掲げる、特許請求の範囲の減縮を目的とするものに該当する。そうすると、補正事項アは、特許法第１７条の２第４項の規定に適合することは明らかである。
　そして、補正後の請求項１に係る発明は、下記「第５」のとおり、独立特許要件を満たすから、特許法第１７条の２第６項で準用する同法第１２６条第７項の規定に適合する。
イ　補正事項イについて検討すると、補正事項イにより補正された部分は、当初明細書等に記載されているものと認められるから、補正事項イは当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではない。したがって、補正事項イは、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項イは、「前記第４半導体領域」について、「前記第４半導体領域は接続溝の開口部に設けられておらず、」と限定するものであるから、特許法第１７条の２第５項第２号に掲げる、特許請求の範囲の減縮を目的とするものに該当する。そうすると、補正事項イは、特許法第１７条の２第４項の規定に適合することは明らかである。
　そして、補正後の請求項２に係る発明は、下記「第５」のとおり、独立特許要件を満たすから、特許法第１７条の２第６項で準用する同法第１２６条第７項の規定に適合する。
ウ　補正事項ウについて検討すると、補正事項ウにより補正された部分は、当初明細書等に記載されているものと認められるから、補正事項ウは当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではない。したがって、補正事項ウは、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
（３）小括
　したがって、本件補正は、特許法第１７条の２第３項ないし第６項のそれぞれの規定に適合するから、適法にされたものである。
第３　本願発明
　本願の請求項１ないし１０に係る発明は、平成２８年７月２０日付の手続補正書により補正された特許請求の範囲１ないし１０に記載される事項により特定されるとおりであって、そのうち請求項１および２に係る発明（以下、「本願発明１」および「本願発明２」という。）は、次のとおりのものと認める。
「【請求項１】
　第１導電型の第１半導体領域と、
　前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、
　前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、
　前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、
　前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、
　前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、
　前記第１半導体領域と電気的に接続する第１の主電極と、
　前記第４半導体領域と電気的に接続する第２の主電極と、を備え、
　前記溝の幅は３μｍ〜２０μｍであり、
　前記第３半導体領域の前記第２の主電極に接する幅に対する前記溝の幅の比が１以上であり、
　活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、３μｍ〜２０μｍの溝幅の接続溝を備え、
　前記第４半導体領域は接続溝の開口部に設けられておらず、
　前記接続溝の下であって前記第２半導体領域の下の領域には、前記第１半導体領域が設けられていることを特徴とする半導体装置。」
「【請求項２】
　第１導電型の第１半導体領域と、
　前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、
　前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、
　前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、
　前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、
　前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、
　前記第１半導体領域と電気的に接続する第１の主電極と、
　前記第４半導体領域と電気的に接続する第２の主電極と、を備え、
　前記溝の幅は３μｍ〜２０μｍであり、
　前記第３半導体領域の前記第２の主電極に接する領域の総面積に対する、前記第２半導体領域と前記第３半導体領域との界面延長上における前記溝の総面積の比が１以上であり、
　活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、３μｍ〜２０μｍの溝幅の接続溝を備え、
　前記第４半導体領域は接続溝の開口部に設けられておらず、
　前記接続溝の下であって前記第２半導体領域の下の領域には、前記第１半導体領域が設けられていることを特徴とする半導体装置。」
第４　原査定の理由について
１　原査定の理由の概要
　原査定の理由の概要は、次のとおりである。
「この出願については、平成２７年１２月２４日付け拒絶理由通知書に記載した理由によって、拒絶をすべきものです。
　なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。
備考
●理由（特許法第２９条第２項）について
・請求項１
・引用文献１、２、７、８
・備考
　先の拒絶理由で引用した引用文献１（特開２００５−３４０６２６号公報）の図６及び関連する発明の詳細な説明には、ｐ＋型のコレクタ層１２０と、ｎ型のバッファ層１１２と、ｎ−型の第１のベース層１１０と、ｐ型の第２のベース層１３０と、エミッタ層１４０と、ベース層１３０よりも深く形成されているトレンチ１５５と、トレンチ１５５内に形成された絶縁膜１５０及びゲート電極１６０と、ｐ＋型のコレクタ層１２０に接するコレクタ電極１７０と、ベース層１３０及びエミッタ層１４０と接するエミッタ電極１８０とを備え、溝の幅（Ｗ２）が６〜６０μｍであり、溝の間隔（Ｗ１）が２〜６μｍである半導体装置１００が記載されている。
　本願の請求項１に係る発明と、引用文献１に記載された発明とを比較すると、以下の２点で相違している。
（相違点１）
　本願の請求項１に係る発明は、「前記溝の幅は３μｍ〜２０μｍ」であるのに対して、引用文献１に記載された発明は、溝の幅（Ｗ２）が６〜６０μｍである点。
（相違点２）
　本願の請求項１に係る発明は、「活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、３μｍ〜２０μｍの溝幅の接続溝を備え、前記接続溝の下であって前記第２半導体領域の下の領域には、前記第１半導体領域が設けられている」のに対して、引用文献１に記載された発明は、対応する事項を有していない点。
　上記相違点について検討する。
（相違点１について）
　引用文献１には、以下のとおりの事項が記載されている。
「【００２３】
  半導体装置１００がオン状態であるときに、ゲート電極１６０、絶縁膜１５０および半導体層１９０は、正孔が流れ込まないスペース部として作用する。半導体装置１００がオン状態であるとき、ベース層１３０はエミッタ電極１８０と接続されているので、コレクタ層１２０から注入された正孔は、ベース層１１０をドリフトした後、ベース層１３０へ流れ込む。一方、半導体層１９０はエミッタ電極１８０と接続されていないので、正孔は、半導体層１９０には流れ込まない。従って、ＩＥ効果によって、ベース層１１０とトレンチ１５５底部近傍における過剰キャリア濃度が高くなり、注入効率が増大する。このＩＥ効果は、ベース層１３０の幅、即ち、ベース層１３０のあるトレンチ１５５間の距離を狭めることによってさらに効果的に発揮される。例えば、図１に示すように、ベース層１３０の幅Ｗ１の１／２が１〜３μｍである場合、スペース部の幅Ｗ２の１／２は、０．１〜１μｍと３〜３０μｍとの和となる。尚、図１に示す構造は、繰り返し形成されるので、ベース層１３０の幅Ｗ１は、２〜６μｍであり、スペース部の幅Ｗ２は、３〜３０数μｍとなる。
・・略・・
【００３８】
（第５の実施形態）
  図６は、本発明に係る第５の実施形態に従ったＭＯＳ型半導体装置５００の断面図である。第５の実施形態は、半導体層１９０や底部半導体層２００を有さず、スペース部全体に絶縁膜１５０およびゲート電極１６０が形成されている点で第１から第４の実施形態と異なる。第５の実施形態では、絶縁膜１５０およびゲート電極１６０は、正孔が流れ込まないスペース部として作用する。よって、トレンチ１５５の幅（絶縁膜１５０およびゲート電極１６０の幅）Ｗ２がスペース部の幅となる。」
　このように、引用文献１には、ベース層１３０の幅Ｗ１を狭くし、スペース部の幅Ｗ２を広くすると、ＩＥ効果が効果的に発揮されることが記載されている。
　また、先の拒絶理由で引用した引用文献２（特開２００８−３１１３０１号公報）の図２に記載されているように、トレンチの幅として、２〜１０μｍ程度の値は、通常の値であるといえる。
　したがって、引用文献１に記載された発明において、スペース部の幅Ｗ２を、６μｍ〜２０μｍの範囲内の幅とすることは、当業者であれば適宜なし得たことである。
（相違点２について）
　先の拒絶理由で引用した引用文献７（特表２００９−５０５４３３号公報）の段落００２０〜００３３、図４〜６には、複数のゲートトレンチ１７の周辺に、ベース領域１２より深く延びている周囲トレンチ１９が配置されていること、及び、ゲートバス２０が、絶縁プラグ２３内の開口部１５を介して、周囲トレンチ１９内にあるゲート電極１８と電気接続されていることが記載されている。
　また、先の拒絶理由で引用した引用文献８（米国特許出願公開第２０１０／０１６３９７８号明細書）の段落０１２１、図３１には、隣接する複数のトレンチ１０に対する単一の共通部７４や、複数のトレンチ１０のためのゲートコンタクト７０を設ける旨記載されている。
　このように、複数のゲートトレンチを、単一のトレンチで接続することは、本願の出願前より知られていたことである。
　また、引用文献８の段落０１２２、図３１には、共通部分７４は、各溝１０の表面幅Ｔよりも広い幅寸法を有していてもよいことが記載されている。
　したがって、引用文献１に記載された発明において、複数のゲート電極１６０に対する共通のゲートコンタクトを設けること等のために、複数のゲート電極１６０に接続する、ゲート電極１６０の幅よりも広く、第２のベース層３０より深く延びている単一のトレンチを設けることは、当業者であれば容易になし得たことである。
　また、意見書において出願人は、
「　以上によって、本願発明によれば、平面的に見て、活性領域だけではなく、活性領域を囲むように設けられた外周領域を含む半導体装置の広い領域にわたって、ドリフト領域内に蓄積される正孔総量が増加し、半導体装置の伝導度変調がより強化され、オン電圧が低減されるという顕著な効果を有する。」
と主張しているので、この点についても検討する。
　引用文献１の段落００３８に「第５の実施形態では、絶縁膜１５０およびゲート電極１６０は、正孔が流れ込まないスペース部として作用する。」と記載されていることから、複数のゲート電極に接続する、ベース層より深く延びている単一のトレンチも、絶縁膜１５０およびゲート電極１６０と同様に、正孔が流れ込まないスペース部として作用することは、当業者にとって自明な事項である。
　したがって、上記の効果は、本願の出願時の技術水準から当業者が予測することができたものであるから、顕著なものとはいえない。
　よって、本願の請求項１に係る発明は、引用文献１、２、７、８に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
●理由（特許法第２９条第２項）について
・請求項２
・引用文献１、２、７、８
・備考
　先の拒絶理由で引用した引用文献１には、溝の幅（Ｗ２）が６〜６０μｍであり、溝の間隔（Ｗ１）が２〜６μｍである半導体装置１００が記載されている。
　したがって、引用文献１に記載された発明において、第２のベース層１３０のエミッタ電極１８０と接する面積は、ｎ−型の第１のベース層１１０とｐ型の第２のベース層１３０との界面延長上におけるトレンチ１５５の総面積よりも狭いものと認められる。
　よって、本願の請求項２に係る発明は、引用文献１、２、７、８に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
●理由（特許法第２９条第２項）について
・請求項３〜５
・引用文献１、２、７、８
・備考
　先の拒絶理由で引用した引用文献７には、複数のゲートトレンチ１７の周辺に、ベース領域１２より深く延びている周囲トレンチ１９が配置されていること、及び、周囲トレンチ１９は複数のゲートトレンチ１７の周辺に配置され、複数のゲートトレンチ１７を囲んでいることが記載されている。
　したがって、本願の請求項３〜５に係る発明は、引用文献１、２、７、８に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
●理由（特許法第２９条第２項）について
・請求項７、８
・引用文献１、２、７、８
・備考
　先の拒絶理由で引用した引用文献１の段落００５４〜００６１、図１２〜１４には、トレンチ１５５の側壁にそってゲート電極１６０が形成されていることが記載されている。
　したがって、本願の請求項７、８に係る発明は、引用文献１、２、７、８に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
●理由（特許法第２９条第２項）について
・請求項９
・引用文献１、２、７、８
・備考
　先の拒絶理由で引用した引用文献１の段落００２３には、スペース部の幅Ｗ２は、３〜３０数μｍとなり、トレンチ１５５の深さは、表面から３〜２０μｍ程度であると記載されている。
　また、先の拒絶理由で引用した引用文献２の段落００１９には、例えば、耐圧が６００Ｖの場合、ドリフト層３は、約１００μｍの厚さとなるようにＦＺウエハが研磨されて形成される旨記載されている。
　また、新たに引用する特開平０９−１３９５１０号公報の段落０２１２には、「第１導電型の半導体基板として、数百Ｖ級の耐圧を有する素子の場合には、数十Ωｃｍのｎ型低不純物濃度のエピタキシャル成長基板がｎ- 基板（ｎ- 領域）１０５として用いられる。」と記載され、新たに引用する特開２００３−２５８２５３号公報の段落００２０に「図４に示すように、ｐ＋シリコン基板１上に比抵抗５０Ω・ｃｍ以上のｎ−層２をエピタキシャル成長により約１００μｍ形成する。」と記載されているように、ドリフト層の比抵抗を数十Ωｃｍとすることは、本願の出願時においては周知技術である。
　したがって、本願の請求項９に係る発明は、引用文献１、２、７、８に記載された発明および、本願の出願時の上記の周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
●理由（特許法第２９条第２項）について
・請求項１０
・引用文献１、２、７、８
・備考
　先の拒絶理由で引用した引用文献１の段落００２３には、スペース部の幅Ｗ２は、３〜３０数μｍとなり、トレンチ１５５の深さは、表面から３〜２０μｍ程度であると記載されている。
　そして、引用文献１に記載された発明において、スペース部の幅Ｗ２をトレンチ１５５の深さよりも大きくすることは、当業者であれば適宜決定し得たことである。
　したがって、本願の請求項１０に係る発明は、引用文献１、２、７、８に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　＜引用文献等一覧＞
１.特開２００５−３４０６２６号公報
２.特開２００８−３１１３０１号公報
７.特表２００９−５０５４３３号公報
８.米国特許出願公開第２０１０／０１６３９７８号明細書
９.特開平０９−１３９５１０号公報（周知技術を示す文献；新たに引用された文献）
１０.特開２００３−２５８２５３号公報（周知技術を示す文献；新たに引用された文献）」
２　拒絶理由通知の概要
　平成２７年１２月２４日付け拒絶理由通知書の概要は、次のとおりである。
「（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
●理由（進歩性）について
・請求項１−１０
・引用文献等１−３，７，８
・備考
　引用文献７（図４−６）には、溝（ゲートトレンチ１７）の配列方向に延伸し、且つ全体に亘って溝よりも広い溝幅の接続溝（周囲トレンチ１９）を設ける技術が記載されている。また、引用文献８（図３１）にも、同様な接続溝（共通部分７４）を設ける技術が記載されている。
　引用文献１−３に記載された半導体装置において、溝よりも広い溝幅の接続溝を設ける技術を適用し、全体に亘って隣り合う溝の間隔よりも広い溝幅の接続溝とすることは、当業者が容易になし得たものと認める。
　　　　　　　　　　　　　＜引用文献等一覧＞
１.特開２００５−３４０６２６号公報
２.特開２００８−３１１３０１号公報
３.特開平５−２４３５６１号公報
７.特表２００９−５０５４３３号公報（新たに引用された文献）
８.米国特許出願公開第２０１０／０１６３９７８号明細書（新たに引用された文献）」
第５　原査定の理由についての当審の判断
１　引用文献
（１）引用例１について
ア　引用例１の記載
　原査定の拒絶の理由に引用された、特開２００５−３４０６２６号公報（以下、「引用例１」という。）には、図面とともに、以下のことが記載されている。（なお、下線は、当審において付与した。以下、同じ。）
（ア）「【００１７】
（第１の実施形態）
　
図１は、本発明に係る第１の実施形態に従ったＭＯＳ型半導体装置１００の断面図である。
半導体装置１００は、ｎ
−
型の第１のベース層１１０と、ｐ型の第２のベース層１３０と、ｎ型のバッファ層１１２と、トレンチ１５５と、エミッタ層１４０と、ｐ
＋
型のコレクタ層１２０と、絶縁膜１５０と、ゲート電極１６０と、ｐ型の半導体層１９０とを備えている。
【００１８】
　
ベース層１３０は、ベース層１１０の表面に部分的に複数設けられているが、図面では、１個のベース層１３０のみが図示されている。トレンチ１５５は、ベース層１３０の両側に形成され、ベース層１３０よりも深く形成されている。エミッタ層１４０は、ベース層１３０のそれぞれの表面にトレンチ１５５の外縁に沿って形成されている。コレクタ層１２０は、ベース層１１０の表面とは反対側の裏面に設けられている。
絶縁膜１５０は、トレンチ１５５の内壁に形成されている。ゲート電極１６０は、トレンチ１５５内に形成され、絶縁膜１５０によってベース層１３０およびエミッタ層１４０から絶縁されている。半導体層１９０は、隣り合うベース層１３０の間にトレンチを介して設けられている。
【００１９】
　さらに、
半導体装置１００は、コレクタ電極１７０およびエミッタ電極１８０を備えている。コレクタ電極はコレクタ層１２０と接続されている。エミッタ電極１８０は、ベース層１３０およびエミッタ層１４０に接続されているが、半導体層１９０とは電気的に絶縁されている。
（イ）「【００２３】
　
半導体装置１００がオン状態であるときに、ゲート電極１６０、絶縁膜１５０および半導体層１９０は、正孔が流れ込まないスペース部として作用する。半導体装置１００がオン状態であるとき、ベース層１３０はエミッタ電極１８０と接続されているので、コレクタ層１２０から注入された正孔は、ベース層１１０をドリフトした後、ベース層１３０へ流れ込む。一方、半導体層１９０はエミッタ電極１８０と接続されていないので、正孔は、半導体層１９０には流れ込まない。従って、ＩＥ効果によって、ベース層１１０とトレンチ１５５底部近傍における過剰キャリア濃度が高くなり、注入効率が増大する。このＩＥ効果は、ベース層１３０の幅、即ち、ベース層１３０のあるトレンチ１５５間の距離を狭めることによってさらに効果的に発揮される。
ベース層１３０の幅Ｗ１の１／２が１〜３μｍである場合、スペース部の幅Ｗ２の１／２は、０．１〜１μｍと３〜３０μｍとの和となる。
（ウ）「【００３８】
（第５の実施形態）
　
図６は、本発明に係る第５の実施形態に従ったＭＯＳ型半導体装置５００の断面図である。
スペース部全体に絶縁膜１５０およびゲート電極１６０が形成されている点で第１から第４の実施形態と異なる。
絶縁膜１５０およびゲート電極１６０は、正孔が流れ込まないスペース部として作用する。
トレンチ１５５の幅（絶縁膜１５０およびゲート電極１６０の幅）Ｗ２がスペース部の幅となる。
【００３９】
　第５の実施形態は、第１の実施形態と同様の効果を有する。さらに、第５の実施形態は、半導体層１９０や底部半導体層２００を形成する必要がないので、その製造が第１から第４の実施形態に比較して簡単である。」
イ　引用例１発明について
　上記アの記載から、引用例１には、実質的に次の発明（以下、「引用例１発明」という。）が記載されているものと認められる。
「ｎ−型の第１のベース層１１０と、
　ベース層１１０の表面に複数設けられている、ｐ型の第２のベース層１３０と、
　第２のベース層１３０の両側に形成され、第２のベース層１３０よりも深く形成されている、トレンチ１５５と、
　トレンチ１５５の内壁に形成されている、絶縁膜１５０と、
　第２のベース層１３０のそれぞれの表面にトレンチ１５５の外縁に沿って形成されている、エミッタ層１４０と、
　第１のベース層１１０の表面とは反対側の裏面に設けられている、ｐ＋型のコレクタ層１２０と、
　トレンチ１５５内に形成され、絶縁膜１５０によって第２のベース層１３０およびエミッタ層１４０から絶縁されている、ゲート電極１６０と、
　コレクタ層１２０と接続されている、コレクタ電極１７０と、
　ベース層１３０およびエミッタ層１４０に接続されている、エミッタ電極１８０とを備え、
　ベース層１３０の幅Ｗ１は、２〜６μｍであり、絶縁膜１５０およびゲート電極１６０の幅Ｗ２は、６〜６０μｍとなるＭＯＳ型半導体装置５００。」
（２）引用例２について
ア　引用例２の記載
　原査定の拒絶の理由に引用された、特開２００８−３１１３０１号公報（以下、「引用例２」という。）には、図面とともに、以下のことが記載されている。
（ア）「【００１７】
　
図１は、本実施形態に係るＮＰＴ構造のトレンチ型ＩＧＢＴ１の断面図を示す。
【００１８】
　
ＩＧＢＴ１は、ＦＺウエハからなるＮ−のドリフト層３と、ドリフト層３の主表面に形成されたＰ型のベース層４と、ベース層４の表面からドリフト層３に到達するように形成された複数のトレンチ２と、トレンチ２の内部にゲート酸化膜５を介してゲート電極６が形成されてなる絶縁ゲートと、ベース層４の主表面で絶縁ゲートと隣接するように形成されたＮ＋型のエミッタ層７と、エミッタ層７にコンタクトするエミッタ電極８と、ゲート電極６とエミッタ電極８とを絶縁する層間絶縁膜９と、ドリフト層３の裏面側にイオン注入されて形成されたＰ＋型のコレクタ層１０とを備える。
【００１９】
　ここで、ドリフト層３は、所望の耐圧で空乏層がコレクタ層１０に届かない程度の厚みが必要とされる。
本実施形態に係るＩＧＢＴは、例えば、耐圧が６００Ｖの場合、ドリフト層３は、約１００μｍの厚さとなるようにＦＺウエハが研磨されて形成される。
【００２０】
  また、コレクタ層１０は、所望のスイッチング特性に応じて不純物濃度が調整され、例えば、コレクタ層１０の不純物濃度のピーク値は、約１×１０１０ｃｍ−３となるように注入される。
【００２１】
　
本実施形態に係るＩＧＢＴ１では、トレンチ２の幅Ｗ１は、トレンチ２間の間隔Ｗ２よりも大きく、かつ、その２倍には満たないように構成される
イ　引用例２記載事項について
　上記アの記載から、引用例２には、実質的に次の事項（以下、「引用例２記載事項」という。）が記載されているものと認められる。
「ＮＰＴ構造のトレンチ型ＩＧＢＴ１において、
　ＦＺウエハからなるＮ−のドリフト層３と、ドリフト層３の主表面に形成されたＰ型のベース層４と、ベース層４の表面からドリフト層３に到達するように形成された複数のトレンチ２と、トレンチ２の内部にゲート酸化膜５を介してゲート電極６が形成されてなる絶縁ゲートと、ベース層４の主表面で絶縁ゲートと隣接するように形成されたＮ＋型のエミッタ層７と、エミッタ層７にコンタクトするエミッタ電極８と、ゲート電極６とエミッタ電極８とを絶縁する層間絶縁膜９と、ドリフト層３の裏面側にイオン注入されて形成されたＰ＋型のコレクタ層１０とを備え、
　耐圧が６００Ｖの場合、ドリフト層３は、約１００μｍの厚さとなるようにＦＺウエハが研磨されて形成され、
　トレンチ２の幅Ｗ１は、トレンチ２間の間隔Ｗ２よりも大きく、かつ、その２倍には満たないように構成されること。」
（３）引用例３について
ア　引用例３の記載
　原査定の拒絶の理由に引用された、特表２００９−５０５４３３号公報（以下、「引用例３」という。）には、図面とともに、以下のことが記載されている。
（ア）「【００１２】
　
本発明の目的は、ゲート絶縁破壊をなくすか、または少なくした、連続ゲートトレンチを備える、パワー半導体デバイスを提供することにある。
（イ）「【００２０】
　図４、図５及び図６に示すように、
本発明の第１実施例によるパワー半導体デバイスは、例えばＮ型の第１導電型のドリフト領域１０と、ドリフト領域１０上の、例えばＰ型の第２導電型のベース領域１２と、ベース領域１２を通ってドリフト領域１０まで延びる、筋状の複数のゲートトレンチ１７と、少なくともベース領域１２に隣接する各ゲートトレンチ１７内に形成されたゲート絶縁層１６と、各ゲートトレンチ１７内に位置するゲート電極１８とを備えている。
【００２１】
本発明においては、
周囲トレンチ１９は、ゲートトレンチ１７と交差して、相互接続されている。
周囲トレンチ１９の両端は、ゲートトレンチ１７と重なり、どのゲートトレンチ１７も、図１の従来技術によるパワー半導体デバイス同様に、尖端を有していない。
【００２２】
　本発明の第１実施例によるデバイスにおいては、周囲トレンチ１９は、デバイスの終端領域３４の一部でもある。すなわち、終端領域３４においては、
周囲トレンチ１９は、
ベース領域１２より深く延びている。
イ　引用例３記載事項について
　上記アの記載から、引用例３には、実質的に次の事項（以下、「引用例３記載事項」という。）が記載されているものと認められる。
「ゲート絶縁破壊をなくすか、または少なくするために、
　Ｎ型の第１導電型のドリフト領域１０と、ドリフト領域１０上の、Ｐ型の第２導電型のベース領域１２と、ベース領域１２を通ってドリフト領域１０まで延びる、筋状の複数のゲートトレンチ１７と、少なくともベース領域１２に隣接する各ゲートトレンチ１７内に形成されたゲート絶縁層１６と、各ゲートトレンチ１７内に位置するゲート電極１８とを備え、
　ゲートトレンチ１７と交差して、相互接続されている、周囲トレンチ１９を備え、
　周囲トレンチ１９の両端は、ゲートトレンチ１７と重なり、どのゲートトレンチ１７も尖端を有しておらず、
　周囲トレンチ１９は、ベース領域１２より深く延びている、
　連続ゲートトレンチを備える、パワー半導体デバイス。」
（２）引用例４について
ア　引用例４の記載
　原査定の拒絶の理由に引用された、米国特許出願公開第２０１０／０１６３９７８号明細書（以下、「引用例４」という。）には、図面とともに、以下のことが記載されている。
（ア）「[0121]In an embodiment, shown in FIG. 31 , a single end portion is formed for a plurality of adjacent trenches 10 in order to make a single common part 74 wherein a single contact gate 70 may be made for the plurality of trenches 10 .
[0122]The common part 74 may have a width that is greater than the surface width T of each trench 10 .」
（当審訳：［０１２１］一実施形態では、図３１に示すように、単一の共通部分７４を形成するために、複数の隣接するトレンチ１０に対して単一の端部が形成され、複数のトレンチ１０に対して単一のコンタクトゲート７０を形成することができる。
［０１２２］共通部分７４は、各トレンチ１０の表面幅Ｔよりも大きい幅を有することができる。）
イ　引用例４記載事項について
　上記アの記載から、引用例４には、実質的に次の事項（以下、「引用例４記載事項」という。）が記載されているものと認められる。
「複数の隣接するトレンチ１０に単一の端部が形成され、単一のコンタクトゲートを形成する際に、各トレンチ１０の表面幅よりも、単一のコンタクトゲートの幅が広いこと。」
（５）引用例５について
ア　引用例５の記載
　原査定の拒絶の理由に引用された、特開平０９−１３９５１０号公報（以下、「引用例５」という。）には、図面とともに、以下のことが記載されている。
（ア）「【０２１１】実施の形態１１
図５８は、本発明の請求項８に対応する実施の形態１１における半導体装置の構成を概略的に示す断面図である。図５８を参照して、
本実施の形態の半導体装置は、ＩＧＢＴの例について示したものである。
【０２１２】
第１導電型の半導体基板として、数百Ｖ級の耐圧を有する素子の場合には、数十Ωｃｍのｎ型低不純物濃度のエピタキシャル成長基板がｎ
-
 基板（ｎ
-
 領域）１０５として用いられる。
イ　引用例５記載事項について
　上記アの記載から、引用例５には、実質的に次の事項（以下、「引用例５記載事項」という。）が記載されているものと認められる。
「ＩＧＢＴにおいて、数百Ｖ級の耐圧を有する素子の場合には、数十Ωｃｍのｎ型低不純物濃度のエピタキシャル成長基板がｎ- 基板（ｎ- 領域）１０５として用いられること。」
（６）引用例６について
ア　引用例６の記載
　原査定の拒絶の理由に引用された、特開２００３−２５８２５３号公報（以下、「引用例６」という。）には、図面とともに、以下のことが記載されている。
（ア）「【００２０】この実施の形態の
ＩＧＢＴ１００ａは以下のように形成される。先ず、図４に示すように、ｐ
+
シリコン基板１上に比抵抗５０Ω・ｃｍ以上のｎ
-
層２をエピタキシャル成長により約1００μｍ形成する。
イ　引用例６記載事項について
　上記アの記載から、引用例６には、実質的に次の事項（以下、「引用例６記載事項」という。）が記載されているものと認められる。
「ＩＧＢＴを形成する際に、ｐ+シリコン基板１上に比抵抗５０Ω・ｃｍ以上のｎ-層２をエピタキシャル成長により約１００μｍ形成すること。」
２　対比・判断
（１）本願発明１と引用例１発明とを対比する。
ア　引用例１発明の「ｐ型」，「ｎ型」，「コレクタ層１２０」，「第１のベース層１１０」，「第２のベース層１３０」，「エミッタ層１４０」，「コレクタ電極１７０」，「エミッタ電極１８０」および「ＭＯＳ型半導体装置５００」は、それぞれ、本願発明１の「第１導電型」，「第２導電型」，「第１半導体領域」，「第２半導体領域」，「第３半導体領域」，「第４半導体領域」，「第１の主電極」，「第２の主電極」および「半導体装置」に相当する。
イ　引用例１発明の「トレンチ１５５」は、「第２のベース層１３０の両側に形成され、第２のベース層１３０よりも深く形成されている」から、「トレンチ１５５」は、「第１のベース層１１０」に達していると言える。
　そうすると、引用例１発明の「トレンチ１５５」は、本願発明１の「前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝」に相当する。
　また、引用例１発明の「絶縁膜１５０」は、「トレンチ１５５の内壁に形成されている」から、引用例１発明の「絶縁膜１５０」は、本願発明１の「前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜」に相当する。
ウ　引用例１発明の「ゲート電極１６０」は、「トレンチ１５５内に形成され、絶縁膜１５０によって第２のベース層１３０およびエミッタ層１４０から絶縁されている」から、「絶縁膜１５０」上に配置されていると言えるとともに、「第２のベース層１３０」に対向していると言える。
　そうすると、引用例１発明の「ゲート電極１６０」は、本願発明１の「前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極」に相当する。
　そうすると、本願発明１と引用例１発明とは、以下の点で一致し、また、相違する。
　
［一致点］
「第１導電型の第１半導体領域と、
　前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、
　前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、
　前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、
　前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、
　前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、
　前記第１半導体領域と電気的に接続する第１の主電極と、
　前記第４半導体領域と電気的に接続する第２の主電極と、を備える
　ことを特徴とする半導体装置。」
［相違点１］
　本願発明１は「前記溝の幅は３μｍ〜２０μｍであり、前記第３半導体領域の前記第２の主電極に接する幅に対する前記溝の幅の比が１以上であ」るのに対して、引用例１発明は、溝の幅が６〜６０μｍであり、また、「前記第３半導体領域の前記第２の主電極に接する幅に対する前記溝の幅の比」について明示されていない点。
［相違点２］
　本願発明１は「活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、３μｍ〜２０μｍの溝幅の接続溝を備え、前記第４半導体領域は接続溝の開口部に設けられておらず、前記接続溝の下であって前記第２半導体領域の下の領域には、前記第１半導体領域が設けられている」のに対して、引用例１発明は「接続溝」を備えていない点。
（２）本願発明１と引用例１発明との対比についての当審の判断
［相違点２］について検討する。
　引用例１には、「活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、３μｍ〜２０μｍの溝幅の接続溝を備え、前記第４半導体領域は接続溝の開口部に設けられておらず、前記接続溝の下であって前記第２半導体領域の下の領域には、前記第１半導体領域が設けられている」ことは記載されておらず、また、引用例１の記載から、当業者が容易に想起することができたとは認められない。
　また、引用例２ないし６には、「活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、３μｍ〜２０μｍの溝幅の接続溝を備え、前記第４半導体領域は接続溝の開口部に設けられておらず、前記接続溝の下であって前記第２半導体領域の下の領域には、前記第１半導体領域が設けられている」ことについて記載されていない。
　そうすると、引用例２ないし６の記載から、引用例１発明において、上記［相違点２］について、本願発明１と同様の方法を採用することが容易であるとも言えない。
　そして、本願発明１は、特に［相違点２］に係る構成を有することによって、接続溝の直下及びその近傍のドリフト領域内において正孔を蓄積することができ、オン電圧を低下し、かつ、オフ時にラッチアップ現象を抑制することができるという有利な効果を有するものであるから、［相違点２］に係る構成は、引用例１ないし６に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。
　したがって、本願発明１は、引用例１ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものとは言えない。
　そうすると、本願発明１は、他の相違点については検討するまでもなく、引用例１ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものとは言えない。
　また、本願発明１を引用する本願の請求項３ないし１０に係る発明も同様に、引用例１ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものとは言えない。
（３）本願発明２と引用例１発明とを対比する。
ア　引用例１発明の「ｐ型」，「ｎ型」，「コレクタ層１２０」，「第１のベース層１１０」，「第２のベース層１３０」，「エミッタ層１４０」，「コレクタ電極１７０」，「エミッタ電極１８０」および「ＭＯＳ型半導体装置５００」は、それぞれ、本願発明２の「第１導電型」，「第２導電型」，「第１半導体領域」，「第２半導体領域」，「第３半導体領域」，「第４半導体領域」，「第１の主電極」，「第２の主電極」および「半導体装置」に相当する。
イ　引用例１発明の「トレンチ１５５」は、「第２のベース層１３０の両側に形成され、第２のベース層１３０よりも深く形成されている」から、「トレンチ１５５」は、「第１のベース層１１０」に達していると言える。
　そうすると、引用例１発明の「トレンチ１５５」は、本願発明２の「前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝」に相当する。
　また、引用例１発明の「絶縁膜１５０」は、「トレンチ１５５の内壁に形成されている」から、引用例１発明の「絶縁膜１５０」は、本願発明２の「前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜」に相当する。
ウ　引用例１発明の「ゲート電極１６０」は、「トレンチ１５５内に形成され、絶縁膜１５０によって第２のベース層１３０およびエミッタ層１４０から絶縁されている」から、「絶縁膜１５０」上に配置されていると言えるとともに、「第２のベース層１３０」に対向していると言える。
　そうすると、引用例１発明の「ゲート電極１６０」は、本願発明２の「前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極」に相当する。
　そうすると、本願発明２と引用例１発明とは、以下の点で一致し、また、相違する。
　
［一致点］
「第１導電型の第１半導体領域と、
　前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、
　前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、
　前記第３半導体領域の上に配置された第２導電型の第４半導体領域と、
　前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上に配置された絶縁膜と、
　前記溝の側面において前記絶縁膜上に配置され、前記第３半導体領域に対向する制御電極と、
　前記第１半導体領域と電気的に接続する第１の主電極と、
　前記第４半導体領域と電気的に接続する第２の主電極と、を備える
　ことを特徴とする半導体装置。」
［相違点１］
　本願発明２は「前記溝の幅は３μｍ〜２０μｍであり、前記第３半導体領域の前記第２の主電極に接する領域の総面積に対する、前記第２半導体領域と前記第３半導体領域との界面延長上における前記溝の総面積の比が１以上であ」るのに対して、引用例１発明は、溝の幅が６〜６０μｍであり、また、「前記第３半導体領域の前記第２の主電極に接する領域の総面積に対する、前記第２半導体領域と前記第３半導体領域との界面延長上における前記溝の総面積の比」について明示されていない点。
［相違点２］
　本願発明２は「活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、３μｍ〜２０μｍの溝幅の接続溝を備え、前記第４半導体領域は接続溝の開口部に設けられておらず、前記接続溝の下であって前記第２半導体領域の下の領域には、前記第１半導体領域が設けられている」のに対して、引用例１発明は「接続溝」を備えていない点。
（２）本願発明２と引用例１発明との対比についての当審の判断
［相違点２］について検討する。
　引用例１には、「活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、３μｍ〜２０μｍの溝幅の接続溝を備え、前記第４半導体領域は接続溝の開口部に設けられておらず、前記接続溝の下であって前記第２半導体領域の下の領域には、前記第１半導体領域が設けられている」ことは記載されておらず、また、引用例１の記載から、当業者が容易に想起することができたとは認められない。
　また、引用例２ないし６には、「活性領域を囲む外周領域内に前記溝の配列方向に延伸し、前記第３半導体領域を貫通して前記第２半導体領域まで達し、且つ全体に亘って隣り合う溝の間隔よりも広い溝幅であって、３μｍ〜２０μｍの溝幅の接続溝を備え、前記第４半導体領域は接続溝の開口部に設けられておらず、前記接続溝の下であって前記第２半導体領域の下の領域には、前記第１半導体領域が設けられている」ことについて記載されていない。
　そうすると、引用例２ないし６の記載から、引用例１発明において、上記［相違点２］について、本願発明２と同様の方法を採用することが容易であるとも言えない。
　そして、本願発明２は、特に［相違点２］に係る構成を有することによって、接続溝の直下及びその近傍のドリフト領域内において正孔を蓄積することができ、オン電圧を低下し、かつ、オフ時にラッチアップ現象を抑制することができるという有利な効果を有するものであるから、［相違点２］に係る構成は、引用例１ないし６に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。
　したがって、本願発明２は、引用例１ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものとは言えない。
　そうすると、本願発明２は、他の相違点については検討するまでもなく、引用例１ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものとは言えない。
　また、本願発明２を引用する本願の請求項３ないし１０に係る発明も同様に、引用例１ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものとは言えない。
３　原査定の理由についての当審の判断についてのまとめ
　以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
第６　結語
　以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶するべき理由は発見しない。
　よって、結論のとおり審決する。