(57)【要約】【課題】露光によるフォトレジスト膜のパターニングに際し、下地層からの反射光を抑制することができ、かつ、製造コストが抑えられる半導体装置の製造方法を提供する。【解決手段】半導体基板２上の第１層間絶縁膜３に第１導電層７を形成する工程と、第１導電層７上にストッパー膜８を形成する工程と、ストッパー膜８上にビアホール１４が形成された第２層間絶縁膜９を形成する工程と、染料が含有されているフォトレジスト膜を、前記ビアホール内に埋め込むとともに、第２層間絶縁膜９上に形成する工程と、フォトレジスト膜に配線パターンを形成する工程と、配線パターンが形成されたフォトレジスト膜をマスクとして、第２層間絶縁膜９をエッチングして、第２溝部１８を形成する工程と、ビアホール１４内及び第２溝部１８内に第２導電層２０を形成する工程と、を備えることを特徴とする。【選択図】図９
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【特許請求の範囲】
【請求項１】
第１層間絶縁膜に設けられた第１溝部内に第１導電層を形成する工程と、
前記第１層間絶縁膜上及び前記第１導電層上にストッパー膜を形成する工程と、
前記ストッパー膜上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜の、前記ストッパー膜を介した前記第１導電層上にビアホールを形成する工程と、
染料が含有されているフォトレジスト膜を、前記ビアホール内に埋め込むとともに、前記第２層間絶縁膜上に形成する工程と、
前記フォトレジスト膜に、前記ビアホールの底部に前記フォトレジスト膜が残るように、前記ビアホール上方が開口した配線パターンを形成する工程と、
配線パターンが形成された前記フォトレジスト膜をマスクとして、前記第２層間絶縁膜に、第２溝部を形成する工程と、
前記第２層間絶縁膜上及び前記ビアホール内に埋め込まれた前記フォトレジスト膜を除去する工程と、
前記ビアホール内において露出されたストッパー膜を除去する工程と、
前記ビアホール内及び前記第２溝部内に第２導電層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記フォトレジスト膜は、前記露光に用いる光に対する透明度が、２０％／μｍ以上７０％／μｍ以下の範囲内にあることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板に設けられた絶縁膜上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に第１溝部を形成する工程と、
前記第１溝部内に第１導電層を形成する工程と、
前記第１層間絶縁膜上及び前記第１導電層上にストッパー膜を形成する工程と、
前記ストッパー膜上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に保護膜を形成する工程と、
前記保護膜上に反射防止膜を形成する工程と、
前記反射防止膜上にパターニングされた第１フォトレジスト膜を形成する工程と、
パターニングされた前記第１フォトレジストをマスクとして、前記反射防止膜と、前記保護膜と、前記第２層間絶縁膜とをエッチングし、前記ストッパー膜を介した前記第１導電層上にビアホールを形成する工程と、
前記第１フォトレジストと前記反射防止膜とを除去する工程と、
染料が含有されている第２フォトレジスト膜を、前記ビアホール内に埋め込むとともに、前記保護膜上に形成する工程と、
前記第２フォトレジスト膜に、前記ビアホールの底部に前記第２フォトレジスト膜が残るように、前記ビアホール上方が開口した配線パターンを形成する工程と、
配線パターンが形成された前記第２フォトレジスト膜をマスクとして、前記保護膜と前記第２層間絶縁膜をエッチングして、第２溝部を形成する工程と、
前記保護膜上及び前記ビアホール内に埋め込まれている前記第２フォトレジスト膜を除去する工程と、
前記ビアホール内において露出されたストッパー膜を除去する工程と、
前記ビアホール内及び前記第２溝部内に第２導電層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記第２フォトレジスト膜は、前記露光に用いる光に対する透明度が、２０％／μｍ以上７０％／μｍ以下の範囲内にあることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が増加するにつれて、多層配線構造を有する半導体装置が要望されるようになっている。一般に、この要望を満たす多層配線を形成する方法として、埋め込み配線技術が有効であることが知られている。
【０００３】
特に、上層の配線が形成される配線溝と、上層配線と下層配線を接続するビアホールとを絶縁膜によって覆った後に、配線溝及びビアホール内に金属膜を埋め込んで配線とビアとを同時に形成するデュアルダマシン法が知られている（特許文献１）。
【０００４】
このようなデュアルダマシン構造の配線を有する半導体装置を製造する場合には、所望の形状の配線パターンを精度よく形成するために、露光によるフォトレジスト膜のパターニングに際し、下地層からの反射光を抑制することが重要である。このため、フォトレジスト膜の下層に反射防止膜を設けることが行われている。反射防止膜としては、炭素系有機物のＢＡＲＣ膜（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｎｇ  Ｃｏａｔｉｎｇ）が一般に用いられている（特許文献２）。
【０００５】
また、特許文献２には、デユアルダマシン法の配線パターンの形成時に、フォトレジスト膜の下層にＢＡＲＣ膜を配置すると共に、あらかじめ形成したビアホール内にもＢＡＲＣ膜充填して、下層の銅配線の表面を保護する方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３７３９３６号公報
【特許文献２】特開２００３−３３８５３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２の方法では、ハードマスク層の形成が必要であり、工程数の増加に伴って製造コストが上昇すると言う問題があった。また、配線パターンの形成（エッチング）と同時に、下層の銅配線上のストッパー膜も除去しているため、銅配線の表面がエッチング雰囲気に長い時間さらされてしまい、損傷を受け易いと言う問題もあった。
【課題を解決するための手段】
【０００８】
そこで、本発明は、以下の構成を採用した。
本発明の半導体装置の製造方法は、第１層間絶縁膜に設けられた第１溝部内に第１導電層を形成する工程と、前記第１層間絶縁膜上及び前記第１導電層上にストッパー膜を形成する工程と、前記ストッパー膜上に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜の、前記ストッパー膜を介した前記第１導電層上にビアホールを形成する工程と、染料が含有されているフォトレジスト膜を、前記ビアホール内に埋め込むとともに、前記第２層間絶縁膜上に形成する工程と、前記フォトレジスト膜に、前記ビアホールの底部に前記フォトレジスト膜が残るように、前記ビアホール上方が開口した配線パターンを形成する工程と、配線パターンが形成された前記フォトレジスト膜をマスクとして、前記第２層間絶縁膜に、第２溝部を形成する工程と、前記第２層間絶縁膜上及び前記ビアホール内に埋め込まれた前記フォトレジスト膜を除去する工程と、前記ビアホール内において露出されたストッパー膜を除去する工程と、前記ビアホール内及び前記第２溝部内に第２導電層を形成する工程と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明では、フォトレジスト膜に配線パターンを露光・現像によって形成する際、ビアホール内に埋め込まれたフォトレジスト膜に染料が含有されているため、ビアホールの高さ方向中部から底部には露光による光が入射されない。その結果、ビアホール底部からの露光の反射光による影響を受けることなく、フォトレジスト膜に精度よく所望の配線パターンを形成することができる。
また、露光の反射光による影響を回避するための反射防止膜を設ける等の特別な工程を有しないので、製造工程を簡略化することができ、製造コストを下げることが可能となる。
また、第１導電層の表面が露出した状態でエッチング雰囲気に曝されることがないので、第１導電層の損傷を抑制することができ、第１導電層と第２導電層との接続抵抗が安定する。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図２】図２は、本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図３】図３は、本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図４】図４は、本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図５】図５は、本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図６】図６は、本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図７】図７は、本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図８】図８は、本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図９】図９は、本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態である半導体装置の製造方法について、図面を参照して説明する。なお、本実施形態の半導体装置の製造方法によって製造される半導体装置１は、デュアルダマシン構造の配線を有する半導体装置であれば、どのようなものであっても構わない。
【００１２】
まず、図１に示すように、トランジスタ等の素子が形成された半導体基板２上に絶縁膜３、第１層間絶縁膜４をこの順で積層する。第１層間絶縁膜４としては、例えばシリコン酸化膜（ＳｉＯ２）を用いるのが好ましい。
【００１３】
次に、第１層間絶縁膜４に第１溝部５を形成し、第１溝部５の内壁と底面を、例えばＴａ膜とＴａＮ膜の積層膜などからなる第１バリアメタル膜６で覆う。そして、第１溝部５内に、例えば銅膜（Ｃｕ）等を埋め込み、表面をＣＭＰ法等で研磨除去して平坦化することで、第１導電層７を形成する。
【００１４】
次に、第１導電層７上及び第１層間絶縁膜４上を覆うように、ストッパー膜８を形成する。ストッパー膜８としては、例えば膜厚５０ｎｍ程度のＳｉＣＮ膜を用いるのが好ましい。このＳｉＣＮ膜は、第１導電層の拡散防止膜としての機能も有している。
【００１５】
その後、ストッパー膜８上に第２層間絶縁膜９を、例えば約５００ｎｍの厚さで形成する。第２層間絶縁膜９には、ＳｉＯＣなどの低誘電率膜（Ｌｏｗ−Ｋ膜）などを用いることが好ましい。また、第２層間絶縁膜９上に、第２層間絶縁膜９を保護する例えば膜厚５０ｎｍ程度の第１シリコン酸化膜からなる保護膜１０を形成する。
また、保護膜１０上に反射防止膜１１と第１フォトレジスト膜１２をこの順で積層する。反射防止膜１１としては、例えば炭素系有機物のＢＡＲＣ膜（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｎｇ  Ｃｏａｔｉｎｇ）を使用するのが好ましい。
【００１６】
次に、図２に示すように、リソグラフィー技術を用いて第１フォトレジスト膜１２に、例えば径１８０ｎｍ程度のビアパターン１３を形成する。なお、ビアパターン１３は、平面視した際に、ビアパターン１３の開口部１３ａが第１導電層７と重なるように形成する。
【００１７】
次に、図３に示すように、ビアパターン１３が形成された第１フォトレジスト膜１２をマスクとして、反射防止膜１１、保護膜１０、第２層間絶縁膜９をエッチングする。この際、ストッパー膜８の上面でエッチングを止めるようにエッチングを行う。これにより、ストッパー膜８を介した第１導電層７上に、ビアホール１４（コンタクトホール）が形成される。
【００１８】
次に、図４に示すように、第１フォトレジスト膜１２を、例えばアッシング法等によって除去する。この際に、反射防止膜１１も除去される。
その後、染料が含有された第２フォトレジスト膜１５を塗布し、ビアホール１４内に埋め込むとともに、保護膜１０上にも第２フォトレジスト膜１５を形成する。第２フォトレジスト膜１５としては、例えば露光に用いる光に対する透明度が２０％／μｍ以上７０％／μｍ以下の範囲内にある染料入り感光性フォトレジストを用いるのが好ましい。なお、透明度とは、単位長さ当たりの光の透過率をいう。
また、染料入り感光性フォトレジストの材料には、フェノール系樹脂フォトレジストに染料を添加させたものを用いても構わず、膜厚は、例えば５６０ｎｍ程度として構わない。
なお、第２フォトレジスト膜１５の下には反射防止膜（ＢＡＲＣ膜）は形成しない。
【００１９】
次に、図５に示すように、例えばＫｒＦエキシマレーザーを光源とした図示略の露光装置を用いて第２フォトレジスト膜１５を露光し、その後現像を行うことで、第２フォトレジスト膜１５の露光にて感光した部分を除去し、第２フォトレジスト膜１５に配線パターン１６を形成する。
配線パターン１６は、後述する第２溝部１８に対応する部分に開口部１６ａが形成され、それ以外の部分が覆われる配線溝形成用のパターンであり、開口部１６ａの開口幅は、例えば約２００ｎｍ程度で形成されている。また、配線パターン１６の開口部１６ａは、ビアホール１４上に形成されるようにする。すなわち、平面視した際に、配線パターン１６の開口部１６ａの内側に、ビアホール１４が配置されるように配線パターン１６を形成する。
【００２０】
なお、第２フォトレジスト膜１５に染料が含有されていることから、露光によって照射される光は、ビアホール１４の高さ方向の中部から底部には到達せず、ビアホール１４内の中部から底部に配置された第２フォトレジスト膜１５は感光されない。これにより、現像により感光部分を除去したとしても、ビアホール１４内の中部から底部にかけて、除去されずに残る埋め込みフォトレジスト膜１７が存在することとなる。
【００２１】
また、露光に際しては、形成する配線パターン１６の厚さを考慮して、ビアホール１４内に残存させる埋め込みフォトレジスト１７の高さ（膜厚）が最適となるように露光量を設定する。
ここで、露光量を大きくし過ぎると、ビアホール１４内の第２フォトレジスト膜１５がすべて感光されてしまい、埋め込みフォトレジスト１７が残存しなくなり不都合となる。
一方、露光量を小さくしすぎると、配線パターン１６の開口部１６ａが十分に感光されず、現像後に、開口部１６ａが正しく形成されなくなるという不都合がある。
したがって、ビアホール１４の底部側に埋め込みフォトレジスト膜１７を残すことができる最大の露光量をＥ１とし、配線パターン１６に開口部１６ａを形成できる最も低い露光量をＥ２とした際に、露光量Ｅは、Ｅ２＜Ｅ＜Ｅ１との関係を満たすことが好ましい。
【００２２】
なお、上記関係を満たす露光量Ｅを用いた結果、露光量が十分ではなく、形成された配線パターン１６の開口部１６ａの幅の値Ｗが、設計値Ｗ０よりも狭くなることがある。この場合には、狭くなる量に対応した量だけ、予め露光に用いるフォトマスクの寸法を調整して大きくなるようにし、露光形成後の開口幅Ｗが設計値Ｗ０になるようにすればよい。
【００２３】
また、本実施形態で用いる第２のフォトレジスト膜１５の透明度は、ビアホール１４内でのフォトレジスト膜の残存性、下地段からの反射の影響を考慮して、適正な透明度のフォトレジストを用いればよい。
ビアホール内でのフォトレジスト膜の残存性、下地段からの反射の影響に問題がなければ、配線パターン１６の加工寸法制御性の向上及び配線パターン１６の細線化との観点から、透明度が高いもの、例えば７０％／μｍ程度のものを用いても構わない。また、ビアホール１４内でのフォトレジスト膜の残存性及び下地段からの反射の影響をさらに改善したい場合には、透明度が低いもの、例えば２０％／μｍ程度のものを用いても構わない。
【００２４】
また、後述する第２溝部１８の加工寸法の制御性の向上及び細線化の要望が、透明度を高くすることで対応できない場合には、ＡｒＦエキシマレーザー露光装置と染料入りフォトレジスト膜を用いても構わない。逆に、第２溝部１８の加工寸法の制御性に問題がなければｉ線露光装置と染料入りフォトレジスト膜を用いることが可能である。
【００２５】
次に、図６に示すように、配線パターン１６が形成された第２フォトレジスト膜１５をマスクとして、保護膜１０と第２層間絶縁膜９をドライエッチングして、第２溝部１８を形成する。この際、ビアホール４が所定の高さで残存するように、第２溝部１８の深さを形成する。
なお、本実施形態では、ビアホール１４の高さ方向の中部から底部にかけて、埋め込みフォトレジスト膜１７が形成されているので、ストッパー膜８及びビアホール１４の側壁部がエッチングにより損傷を受けるのを防止できる。
【００２６】
次に、図７に示すように、保護膜１０上の第２フォトレジスト膜１５及びビアホール１４内に埋め込まれた第２フォトレジスト１５（埋め込みフォトレジスト１７）を、例えばアッシング等の方法によって除去する。
【００２７】
次に、図８に示すように、ビアホール１４の底部において露出されたストッパー膜８をエッチングによって除去し、第１導電層７の表面を露出させる。その後、図９に示すように、ビアホール１４の内壁及び第２溝部１８の内壁及び底面を、例えばＴａ膜とＴａＮ膜の積層膜などからなる第２バリアメタル膜１９で覆う。そして、ビアホール１４内及び第２溝部１８内に、例えば銅膜（Ｃｕ）等を埋め込み、表面をＣＭＰ法等で研磨除去して平坦化することで、第２導電層２０を形成する。
以上のようにして、デュアルダマシン構造の配線を有する半導体装置１を製造することができる。
【００２８】
本実施形態では、第２フォトレジスト膜１５に配線パターン１６を露光・現像によって形成する際、ビアホール１４内に埋め込まれた第２フォトレジスト膜１５に染料が含有されているため、ビアホール１４の高さ方向中部から底部には露光による光が入射されない。その結果、ヒアホール１４の底部からの露光の反射光による影響を受けることなく、第２フォトレジスト膜１５に精度よく所望の配線パターン１６を形成することができる。
また、露光の反射光による影響を回避するための反射防止膜を設ける等の特別な工程を有しないので、製造工程を簡略化することができ、製造コストを下げることが可能となる。
また、第１導電層７の表面が露出した状態でエッチング雰囲気に曝されることがないので、第１導電層７の損傷を抑制することができ、第１導電層７と第２導電層２０との接続抵抗が安定する。
【００２９】
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００３０】
本発明は、半導体装置の製造方法に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
【符号の説明】
【００３１】
１・・・半導体装置、２・・・半導体基板、３・・・絶縁膜、４・・・第１層間絶縁膜、５・・・第１溝部、７・・・第１導電層、８・・・ストッパー膜、９・・・第２層間絶縁膜、１０・・・保護膜、１１・・・反射防止膜、１２・・・第１フォトレジスト膜、１４・・・ビアホール、１５・・・第２フォトレジスト膜、１６・・・配線パターン、１８・・・第２溝部、２０・・・第２導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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