(57)【要約】【課題】半導体チップとインダクタ素子とが集積化されてなる半導体装置において、インダクタ素子により生じる磁界の半導体チップ上の回路への影響を低減する。【解決手段】半導体装置は、第１のチップ２と、第１のチップ２上に積層された第２のチップ４と、第１のチップ及び第２のチップ４のうちいずれか１つのチップ上に搭載され、インダクタを有するインダクタ素子１とを備えている。インダクタ素子１は、インダクタの内側において、第１のチップの主面及び第２のチップ４の主面のいずれにもほぼ平行な方向の磁界を発生させ、第２のチップ４は、第１のチップ２上において、インダクタ素子１から見てインダクタの内側に生じる磁界の方向に配置されない。【選択図】図１
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【特許請求の範囲】
【請求項１】
集積回路が形成された主面を有する第１のチップと、
前記第１のチップ上に積層され、集積回路が形成された主面を有する少なくとも１つの第２のチップと、
前記第１のチップ及び前記第２のチップのうちいずれか１つのチップ上に搭載され、インダクタを有するインダクタ素子とを備え、
前記インダクタ素子は、前記インダクタの内側において、前記第１のチップの主面及び前記第２のチップの主面のいずれにもほぼ平行な方向の磁界を発生させ、
前記第２のチップは、前記第１のチップ上において、前記インダクタ素子から見て前記インダクタの内側に生じる磁界の方向に配置されない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記インダクタ素子は、前記第１のチップ上に搭載されるとともに、前記インダクタの内側において、前記第２のチップの端面のうち前記インダクタ素子に面した端面にほぼ平行な方向の磁界を発生させることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記インダクタ素子は、前記第２のチップのうち最上部に位置するチップ上に搭載されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
前記インダクタ素子が搭載されたチップは、前記インダクタの両端子と電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記インダクタ素子が搭載されたチップの主面上に２つの導体パッドが設けられ、
前記インダクタの両端子は、前記２つの導体パッドのうちそれぞれに対応する導体パッドに接続されていることを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記インダクタ素子が搭載されたチップの端面上部に２つの導体パッドが設けられ、
前記インダクタの両端子は、前記２つの導体パッドのうちそれぞれに対応する導体パッドに接続されていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
前記インダクタは、１ターン以上の巻き線により構成されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
前記第１のチップ及び前記第２のチップのうちいずれか１つのチップ上には、複数の前記インダクタ素子が搭載されていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記複数のインダクタ素子は、誘導結合が生じないように配置されていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記複数のインダクタ素子は、差動インダクタを構成することを特徴とする半導体装置。
【請求項１１】
請求項８に記載の半導体装置において、
前記複数のインダクタ素子は、誘導結合が生じるように配置されていることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記複数のインダクタ素子が有する前記インダクタは、トランスを構成することを特徴とする半導体装置。
【請求項１３】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
前記インダクタ素子は、複数の前記インダクタを有していることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記複数のインダクタは、差動インダクタを構成することを特徴とする半導体装置。
【請求項１５】
請求項１３に記載の半導体装置において、
前記インダクタ素子が有する前記複数のインダクタは、トランスを構成することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示された技術は、集積回路チップを複数個積み重ねてなる３次元チップ積層構造をとり、インダクタを有する半導体装置に関するものである。
【背景技術】
【０００２】
近年、携帯電話等の携帯通信機器の小型化が進められている。機器の小型化を実現するために、アナログ高周波回路をシリコン集積回路に１チップ化する要求が高まってきている。高周波回路には、トランジスタ、抵抗、容量に加えて、コイルやトランスといったインダクタ素子が必要であり、半導体基板上にトランジスタや抵抗等を利用した集積回路と共に、インダクタ素子を形成する方法が開発されている。
【０００３】
一方で、半導体集積回路をインダクタ素子とロジック回路やアナログ回路、メモリー回路等の各種機能回路毎に複数個のチップに分け、これら複数個のチップを積み重ねることによって、チップコストの低減や半導体モジュール全体の小型化を図ることが提案されている。
【０００４】
例えば、特許文献１には、回路基板上にそれぞれ貫通電極を形成した複数の半導体チップを３次元状に積層する技術と、各チップの上面から裏面まで貫通する貫通電極の形成方法とが開示されている。また、特許文献２には、平面コイルが形成されたフェライト基板上に半導体チップを搭載する構成が開示されている。これらの特許文献に示された構成では、各種機能回路毎にチップが設けられ、これらのチップが集積化されて１つの集積回路モジュールを構成しているので、全ての機能を１チップに集積する場合に比べて各チップの製造工程を最適化できること等により、チップの製造コストを低減させることができる。また、全体的に集積回路モジュールを小型化することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２４３３９６号公報（３頁、図６）
【特許文献２】特開２００２−３５３０３０号公報（８頁、図８）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２に開示された従来の半導体装置において、インダクタ素子に高周波電流を流した時に、磁束の変化を妨げる渦電流が半導体チップに発生する。このため、インダクタ素子自体での電力損失を伴うと共に、渦電流によって半導体チップ上で電位差が生じ、半導体チップにおけるノイズの発生や回路の誤動作を引き起こすという不具合がある。集積回路の微細化及び集積度の向上に伴い、半導体チップ上の集積回路は磁気の影響を受けやすくなっている反面、インダクタ素子が所定のインダクタンスを確保するためには微細化することが困難であることから、集積回路におけるノイズの発生や誤動作の発生はより大きな課題となってきている。
【０００７】
本発明の目的は、半導体チップとインダクタ素子とが集積化されてなる半導体装置において、インダクタ素子により生じる磁界の半導体チップ上の回路への影響を低減することにある。
【課題を解決するための手段】
【０００８】
本発明の一例に係る半導体装置は、集積回路が形成された主面を有する第１のチップと、前記第１のチップ上に積層され、集積回路が形成された主面を有する少なくとも１つの第２のチップと、前記第１のチップ及び前記第２のチップのうちいずれか１つのチップ上に搭載され、インダクタを有するインダクタ素子とを備えている。さらに、半導体装置において、前記インダクタ素子は、前記インダクタの内側において、前記第１のチップの主面及び前記第２のチップの主面のいずれにもほぼ平行な方向の磁界を発生させ、前記第２のチップは、前記第１のチップ上において、前記インダクタ素子から見て前記インダクタの内側に生じる磁界の方向に配置されない。
【０００９】
この構成によれば、第１のチップ、第２のチップいずれもがインダクタ素子の動作によって磁界が発生する領域のうち、磁束密度が高い領域に入らないので、渦電流による損失を大幅に低減することができる。また、第１のチップ及び第２のチップ上に設けられた集積回路の誤動作を防ぐことができる。さらに、第１のチップと第２のチップとが積層されているので、例えば第１のチップと第２のチップとに別個の機能を有する集積回路を設けることができ、この場合には、１つのチップ上に複数の機能を有する回路を集積化する場合に比べて結果的に半導体装置の製造コストを低減しうるとともに、それぞれの回路の性能を十分に発揮させやすくなる。
【００１０】
前記インダクタ素子が前記第１のチップ上に搭載されるとともに、前記インダクタの内側において、前記第２のチップの端面のうち前記インダクタ素子に面した端面にほぼ平行な方向の磁界を発生させるのが好ましい。
【００１１】
前記インダクタが１ターン以上の巻き線により構成されていれば、所望の強さの磁界を発生させることができる。
【００１２】
前記第１のチップ及び前記第２のチップのうちいずれか１つのチップ上には、複数の前記インダクタ素子が搭載されていてもよいし、１つのインダクタ素子上に複数のインダクタが設けられていてもよい。
【発明の効果】
【００１３】
本発明の一例に係る半導体装置によれば、第１のチップと、第１のチップ上に積層された第２のチップとが磁界により受ける影響が大きく低減されるので、渦電流による損失を抑え、第１のチップ及び第２のチップに設けられた集積回路の誤動作を防ぐことが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る半導体装置を示す斜視図である。
【図２】各実施形態に係る半導体装置に搭載されるインダクタ素子の構造の一例を示す３面図である。
【図３】本発明の第２の実施形態に係る半導体装置を示す斜視図である。
【図４】本発明の第３の実施形態に係る半導体装置を示す斜視図である。
【図５】本発明の第４の実施形態に係る半導体装置を示す斜視図である。
【図６】本発明の第５の実施形態に係る半導体装置を示す斜視図である。
【図７】本発明の第６の実施形態に係る半導体装置を示す斜視図である。
【図８】（ａ）〜（ｃ）は、各実施形態に係る半導体装置において、トランス５７として機能するインダクタ素子１の例を示す図である。
【図９】本発明の実施形態に係る半導体装置において、トランス５７を構成する複数のインダクタ素子１を設けた例を示す斜視図である。
【図１０】（ａ）、（ｂ）は、各実施形態に係る半導体装置において、差動インダクタとして機能するインダクタ素子１を示す平面図及び断面図である。
【図１１】本発明の実施形態に係る半導体装置において、差動インダクタを構成する複数のインダクタ素子１を設けた例を示す斜視図である。
【図１２】（ａ）〜（ｄ）は、半導体基板上に形成されたインダクタを有しているインダクタ素子１を示す図である。
【図１３】本発明の第７の実施形態に係る半導体装置を示す斜視図（上図）、概略側面図（中図）、及び概略正面図（下図）である。
【図１４】第７の実施形態に係る半導体装置におけるインダクタ素子を示す正面図、側面図、及び底面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照して説明する。なお、各実施形態に係る半導体装置を示す図面において、同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示す斜視図である。
【００１７】
同図に示すように、本実施形態の半導体装置は、ロジック回路チップ（第１のチップ）２と、ロジック回路チップ２上に搭載されたアナログ回路チップ（第２のチップ）４と、ロジック回路チップ２上に搭載されたチップ状のインダクタ素子１とを備えている。
【００１８】
図１に示す例では、ロジック回路チップ２の面積はアナログ回路チップ４よりも大きく、ロジック回路チップ２を含む各チップの平面形状は四辺形状となっている。ロジック回路チップ２の周辺部には、外部の回路や機器等との信号交換をしたり、外部から供給された電源電圧を伝達する配線を接続するためのボンディングパッド３が設けられている。ロジック回路チップ２の一方の主面（回路形成面）のうち、アナログ回路チップ４が搭載される領域には、ボンディングパッド３と電気的に接続された接続パッド（図示せず）が設けられる。
【００１９】
ロジック回路チップ２上の接続パッドとアナログ回路チップ４上に配置された接続パッドとによって、ロジック回路チップ２とアナログ回路チップ４とは必要な電気信号のやり取りを行い、ロジック回路チップ２からアナログ回路チップ４へと電源電圧が供給される。アナログ回路チップ４の回路形成面には、例えば回路要素や金属配線の他、これらに接続された接続パッド及びバンプが設けられており、アナログ回路チップ４の回路形成面がロジック回路チップ２の回路形成面に対向するように接続されている。もちろん、アナログ回路チップ４が、半導体基板を貫通する貫通電極と、当該貫通電極に接続され、半導体基板の裏面に設けられた接続パッドとを有し、アナログ回路チップ４の接続パッドがロジック回路チップ２上の接続パッドとバンプなどにより接続される構成であってもよい。
【００２０】
インダクタ素子１は、後述するようにその一方の主面上に配線である銅薄膜が渦巻き状に形成されており、動作時のインダクタ素子１では、銅薄膜の渦の中心を通り、主面に対して垂直な方向（図１に示す矢印方向）の磁気が発生する。
【００２１】
なお、図１に示す例では第１のチップをロジック回路チップ２とし、第２のチップをアナログ回路チップ４としたが、各チップ上に設けられた回路の機能はこれに限定されるものではない。例えば、第１のチップをアナログ回路チップとし、第１のチップ上の第２のチップをロジック回路チップとしても構わない。さらに、第１のチップがアナログ回路を含むロジック回路チップであり、第２のチップがメモリー回路チップであっても構わない。
【００２２】
次に、インダクタ素子１の構造の一例について、図を参照して説明する。図２は、比較的大型のインダクタ素子の構造の一例を示す３面図である。左側に描かれた側面図は、正面図に示された金バンプ１５及び銅薄膜１３を通る断面を示している。また、図２では、渦巻き状の銅薄膜１２が設けられた面を正面とし、ロジック回路チップ２に接続された面を底面として示している。
【００２３】
図２に示すインダクタ素子１は、絶縁基板１１と、絶縁基板１１の一方の主面上に設けられた渦巻き状の銅薄膜（巻き線）１２と、絶縁基板１１の他方の主面上に設けられた銅薄膜１３とを有している。なお、以下の本明細書では、インダクタ素子１に設けられているコイルを指してインダクタと呼ぶものとする。ここでは、銅薄膜１２、１３によって面実装型のインダクタが構成されている。図２では、銅薄膜１２の巻き数が３ターンである例を示しているが、銅薄膜１２の巻き数は少なくとも１ターン以上あればインダクタとして所望の機能を発揮させうる。
【００２４】
絶縁基板１１には、銅薄膜１２が形成する渦巻きの内側端部の位置にスルーホールが形成されており、銅薄膜１２と銅薄膜１３とはスルーホール内に埋め込まれたスルーホールメッキ１４によって接続されている。銅薄膜１３のうち絶縁基板１１の底面側の端部には、絶縁基板１１を貫通し、底面が接続端子として機能する接続パッド１６ａが接続され、銅薄膜１２のうち外側の端部には絶縁基板１１の底面に露出し、接続端子として機能する接続パッド１６ｂが接続されている。従って、接続パッド１６ｂと接続パッド１６ａとは、銅薄膜１２、１３を介して電気的に接続されている。接続パッド１６ａ、１６ｂは、それぞれロジック回路チップ２上に配置された接続パッド（図示せず）と、金バンプ１５などの接続部材を介して接続されている。
【００２５】
なお、絶縁基板１１の主面は例えば一辺が約５００μｍ程度の正方形であり、樹脂基板１１の厚さは例えば１００μｍ程度である。また、銅薄膜１２、１３の厚さは例えば４０μｍである。
【００２６】
インダクタの内側では、接続パッド１６ａと接続パッド１６ｂとの間に電流が流れることで、銅薄膜１２の巻き面に垂直な方向、すなわちインダクタ素子１の正面方向または背面方向に向かう磁界が発生する。銅薄膜１２の巻き面に垂直な方向とは、言い換えれば、銅薄膜１２、１３で構成されるインダクタの軸方向とも言える。ここで、「巻き面」とは、インダクタ素子によって誘起される磁力線が直交する平面を表す。本実施形態では、銅薄膜１２の巻き面は、銅薄膜１２が設けられた方の絶縁基板１１の主面と同じ面になっている。
【００２７】
本実施形態の半導体装置では、絶縁基板１１の銅薄膜が設けられた主面（銅薄膜１２の巻き面）が、他のチップ（ここではロジック回路チップ２及びアナログ回路チップ４）の回路形成面に対してほぼ垂直になるようにインダクタ素子１が配置されている点が従来の半導体装置と異なっている。ここで、「他のチップの回路形成面に対してほぼ垂直」とは、銅薄膜が設けられた主面が他のチップの回路形成面に対して垂直である場合だけでなく、他のチップに影響を与えない範囲で垂直から多少ずれている場合も含むことを意味する。また、インダクタ素子１の主面は、同一チップ上に設けられたチップ、すなわちアナログ回路チップ４のインダクタ素子１に面する端面（側面）ともほぼ垂直になっている。
【００２８】
以上の構成を有する本実施形態の半導体装置では、銅薄膜１２により構成される渦の内側を通る磁力線の向きは、ロジック回路チップ２の回路形成面に対してほぼ平行で、且つアナログ回路チップ４のインダクタ素子１に面する端面に対してもほぼ平行になっている。従って、インダクタ素子１により磁界が発生する領域のうち、磁束密度が高い領域にロジック回路チップ２やアナログ回路チップ４が入らず、渦電流による損失を大幅に低減することができる。
【００２９】
さらに、本実施形態の半導体装置によれば、ロジック回路チップ２やアナログ回路チップ４における誤動作を防止でき、メモリー回路チップをロジック回路チップ２上に積層した場合にはソフトエラーの発生を抑えることができる。上述のように、積層するチップに形成される回路の種類は限定されないが、構成素子（トランジスタ等）が動作閾値を有するロジック回路やメモリーに比べてアナログ回路は渦電流の影響を受けやすいため、本実施形態で説明した構成は、アナログ回路チップ４とインダクタ素子１とを同一パッケージ内に設ける場合に特に効果的である。
【００３０】
また、一つの基板上にＣＭＯＳロジック回路、アナログ回路、及びフラッシュメモリーなど、構造の異なるデバイスを集積化する場合、集積回路の製造工程が複雑になり、製造コストが上昇する上、それぞれの回路要素の性能を最大限に引き出すことが困難となる場合が多い。これに対し、本実施形態の半導体装置では、構造が異なる回路要素をそれぞれ別個のチップ上に形成した後で、これらのチップを貼り合わせることにより、各チップの製造コストの低減を図ることができ、ひいては半導体装置全体の製造コストを低減することができる。さらに、それぞれの回路要素の性能を最大限に発揮させやすくなる。また、１つのチップ上に各種回路を集積化する場合に比べて歩留まりの向上を図ることもできる。
【００３１】
通常、インダクタ素子が有する渦巻き状の銅薄膜を設けるためには、直径１００μｍ程度以上の面積を必要とするので、従来の半導体装置では、渦電流による回路の誤動作を防ぐためにインダクタ素子の下方に回路を設けない等の配慮が必要であった。これに対し、本実施形態の半導体装置では、インダクタ素子１が発生する磁界の影響が非常に小さくなっているので、インダクタ素子１の下方に位置するチップ（図１の例ではロジック回路チップ２）上での回路の配置の自由度が大きく向上しており、より高密度に回路要素を配置することが可能となっている。従って、本実施形態の構成は、チップ面積の縮小化にも寄与する。
【００３２】
なお、インダクタ素子１に電流が流れると、銅薄膜１２が構成するインダクタの内側では銅薄膜１２の渦の軸に平行な方向の磁界が発生するが、インダクタ素子１の側方では銅薄膜１２の内側とは逆方向の磁界が発生する。ここで、「インダクタ素子１の側方」とは、絶縁基板１１の両主面が向く方向を正面及び背面とした場合の側面方向であることを意味する。しかしながら、銅薄膜１２が構成する渦の内側からインダクタ素子１の正面方向へと向かう磁界の磁束密度に比べてインダクタ素子１の側方での磁界の磁束密度は非常に小さいので、インダクタ素子１の下に位置するロジック回路チップ２上の回路や、インダクタ素子１と同一チップ上に配置されたアナログ回路チップ４上の回路が受ける磁界の影響は従来の半導体装置に比べて極めて小さくなっている。
【００３３】
また、アナログ回路チップ４やロジック回路チップ２などのチップは、インダクタ素子１によって発生する磁界の磁束密度が大きい領域に配置されなければよいので、これらのチップがインダクタ素子１の正面方向及び背面方向、すなわち銅薄膜１２で構成されるインダクタの内側に生じる磁界の方向に配置されなければ、磁界による渦電流の影響を抑えることができる。なお、インダクタ素子１に交流電圧を印加する場合には、図１に示す矢印とは１８０度逆の方向の磁界も発生しうる。
【００３４】
本実施形態の半導体装置において、インダクタ素子１は絶縁基板１１の主面上に渦巻き状の銅薄膜１２が形成されたものに限らず、絶縁基板１１の内部の配線層に渦巻き状の銅薄膜１２が形成されたものであってもよいし、高抵抗なシリコン基板上に半導体プロセスにより渦巻き状の金属配線が形成されたものであってもよい。また、後述するように、平面上に形成されたインダクタに代えて金属線からなるコイルをインダクタ素子として用いてもよい。
【００３５】
また、インダクタを構成する銅薄膜１２は、必ずしも銅で構成されている必要はなく、金属で構成された渦巻き状の配線であればよい。
【００３６】
また、本実施形態の半導体装置ではロジック回路チップ２上にアナログ回路チップ４が積層されているが、両チップの間に別の半導体集積回路が形成されたチップが挟まれていてもよいし、回路基板が挟まれていてもよい。
【００３７】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体装置を示す斜視図である。
【００３８】
同図に示すように、本実施形態の半導体装置は、ロジック回路チップ２と、ロジック回路チップ２上に搭載されたアナログ回路チップ４と、アナログ回路チップ４上に搭載されたインダクタ素子１とを備えている。本実施形態の半導体装置は、インダクタ素子１がロジック回路チップ２上に積層されたアナログ回路チップ４上に配置されている点が第１の実施形態の半導体装置と異なっている。
【００３９】
インダクタ素子１の一方の主面上には  渦巻き状の銅薄膜１２が設けられており、インダクタ素子１（あるいは絶縁基板）の主面がアナログ回路チップ４の回路形成面（一方の主面）と垂直になるように、インダクタ素子１がアナログ回路チップ４上に設けられている。従って、インダクタ素子１の渦巻き状の銅薄膜１２（すなわちインダクタ）の内側に生じる磁界の向きは、ロジック回路チップ２の一方の主面（回路形成面）及びアナログ回路チップ４の一方の主面（回路形成面）とほぼ平行になっている。
【００４０】
本実施形態に係る半導体装置によれば、第１の実施形態に係る半導体装置と同様に、インダクタ素子１により生じる磁界がロジック回路チップ２及びアナログ回路チップ４に与える影響を小さくし、回路の誤動作等の不具合の発生を抑えることができる。さらに、インダクタ素子１をロジック回路チップ２上に積層されたアナログ回路チップ４上に配置しているので、第１の実施形態に係る半導体装置に比べてアナログ回路チップ４の面積を大きくすることができ、アナログ回路の集積度を向上させることが可能となる。また、ロジック回路チップ２上にインダクタ素子１を搭載するための領域を設ける必要がないので、第１の実施形態の半導体装置に比べて平面面積を縮小することが可能となる。
【００４１】
なお、第１の実施形態の半導体装置は、本実施形態の半導体装置に比べて半導体装置全体としての厚みを小さくできるので、平面面積の縮小よりも薄厚化が求められる場合に好ましく用いられる。
【００４２】
さらに、本実施形態の半導体装置では、インダクタ素子１を必要とするアナログ回路チップ４上にインダクタ素子１を直接接続しているため、アナログ回路チップ４とインダクタ素子１との接続配線長を短くできる。そのため、インダクタ素子１とアナログ回路チップ４とを接続するための配線等の寄生容量を最小限にでき、損失の低減や高周波特性の向上を実現することができる。
【００４３】
アナログ回路チップ４として、例えば、化合物半導体からなる基板上に高周波出力回路を形成したチップを用いれば、シリコン基板を有するロジック回路チップ２との３次元集積化も容易に実施できる。
【００４４】
なお、本実施形態の半導体装置においても、アナログ回路チップ４とロジック回路チップ２の配置及び大きさを入れ替えたり、これらのチップに代えてメモリー回路チップ等の他の機能を有するチップを用いることができる。
【００４５】
（第３の実施形態）
図４は、本発明の第３の実施形態に係る半導体装置を示す斜視図である。
【００４６】
同図に示すように、本実施形態の半導体装置は、ロジック回路チップ２と、ロジック回路チップ２上にそれぞれ搭載されたアナログ回路チップ４、メモリー回路チップ５、及びインダクタ素子１とを備えている。
【００４７】
本実施形態の半導体装置では、絶縁基板１１の銅薄膜１２が設けられた主面（銅薄膜１２の巻き面）が、ロジック回路チップ２及びアナログ回路チップ４の回路形成面に対してだけでなく、メモリー回路チップ５の回路形成面に対してもほぼ垂直になるようにインダクタ素子１が配置されている。
【００４８】
以上の構成により、インダクタ素子１を動作させた場合に銅薄膜１２により構成される渦巻きの内側に生じる磁界の向きは、ロジック回路チップ２の回路形成面及びアナログ回路チップ４の回路形成面、及びメモリー回路チップ５の回路形成面とほぼ平行になっている。また、銅薄膜１２により構成される渦巻きの内側に生じる磁界の向きは、アナログ回路チップ４及びメモリー回路チップ５のインダクタ素子１に面する各端面に対してもほぼ平行になっている。
【００４９】
従って、インダクタ素子１により磁界が発生する領域のうち、磁束密度が高い領域にロジック回路チップ２、アナログ回路チップ４、及びメモリー回路チップ５が入らず、渦電流による損失を大幅に低減することができる。さらに、本実施形態の半導体装置では、各チップ上の回路の誤動作を防ぐことができる。特に、メモリー回路チップ５ではソフトエラー等の発生を効果的に防ぐことができる。
【００５０】
（第４の実施形態）
図５は、本発明の第４の実施形態に係る半導体装置を示す斜視図である。
【００５１】
同図に示すように、本実施形態の半導体装置は、第３の実施形態に係る半導体装置において、アナログ回路チップ４をメモリー回路チップ５上に積層した構成となっている。
【００５２】
本実施形態の半導体装置においても、第３の実施形態の半導体装置と同様に、インダクタ素子１を動作させた場合に銅薄膜１２により構成される渦巻きの内側に生じる磁界の向きは、ロジック回路チップ２の回路形成面及びアナログ回路チップ４の回路形成面、及びメモリー回路チップ５の回路形成面とほぼ平行になり、且つ、アナログ回路チップ４及びメモリー回路チップ５のインダクタ素子１に面する各端面に対してもほぼ平行になっている。このため、インダクタ素子１により磁界が発生する領域のうち、磁束密度が高い領域にロジック回路チップ２、アナログ回路チップ４、及びメモリー回路チップ５が入らず、渦電流による損失を大幅に低減することができる。さらに、本実施形態の半導体装置においても、各チップ上の回路の誤動作を防ぐことができる。
【００５３】
また、第３の実施形態の半導体装置に比べてアナログ回路チップ４とメモリー回路チップの平面面積を大きくすることができるので、両チップにおける回路の集積度を向上させることができる。
【００５４】
（第５の実施形態）
図６は、本発明の第５の実施形態に係る半導体装置を示す斜視図である。
【００５５】
同図に示すように、本実施形態の半導体装置は、第４の実施形態の半導体装置においてメモリー回路チップ５の平面面積を広げ、インダクタ素子１をロジック回路チップ２上でなくメモリー回路チップ５上に配置したものである。
【００５６】
本実施形態の半導体装置においても、絶縁基板１１の銅薄膜１２が設けられた主面が、ロジック回路チップ２、アナログ回路チップ４、及びメモリー回路チップ５の各回路形成面に対してほぼ垂直となり、且つ、アナログ回路チップ４のインダクタ素子１に面した端面に対してもほぼ垂直となるようにインダクタ素子１が配置されている。
【００５７】
以上の構成により、インダクタ素子１を動作させた場合に銅薄膜１２により構成される渦巻きの内側に生じる磁界の向きは、ロジック回路チップ２の回路形成面及びアナログ回路チップ４の回路形成面、及びメモリー回路チップ５の回路形成面とほぼ平行になっている。また、銅薄膜１２により構成されるインダクタの内側に生じる磁界の向きは、アナログ回路チップ４のインダクタ素子１に面する端面に対してもほぼ平行になっている。
【００５８】
従って、インダクタ素子１により磁界が発生する領域のうち、磁束密度が高い領域にロジック回路チップ２、アナログ回路チップ４、及びメモリー回路チップ５が入らず、渦電流による損失を大幅に低減することができる。さらに、本実施形態の半導体装置においても、各チップ上の回路の誤動作を防ぐことができる。
【００５９】
本実施形態の半導体装置によれば、第３の実施形態に係る半導体装置に比べてロジック回路チップ２上にメモリー回路チップ５とアナログ回路チップ４を積層しているので、アナログ回路チップ４とメモリー回路チップ５の平面面積を広げることができ、アナログ回路チップ４上及びメモリー回路チップ５上に設けられた回路の集積度を向上させることができる。また、第４の半導体装置と比べてメモリー回路チップ５の平面面積を大きくすることができるので、特にメモリー回路チップ５上に大容量メモリーが形成されている場合に本実施形態の構成は好ましく適用できる。
【００６０】
（第６の実施形態）
図７は、本発明の第６の実施形態に係る半導体装置を示す斜視図である。
【００６１】
同図に示すように、本実施形態の半導体装置は、第５の実施形態に係る半導体装置において、アナログ回路チップ４の平面面積を広げ、インダクタ素子１をメモリー回路チップ５上ではなくアナログ回路チップ４上に配置したものである。
【００６２】
本実施形態の半導体装置においても、絶縁基板１１の銅薄膜１２が設けられた主面が、ロジック回路チップ２、メモリー回路チップ、及びアナログ回路チップ４の各回路形成面に対してほぼ垂直となっている。インダクタ素子１を動作させた場合に銅薄膜１２により構成されるインダクタの内側に生じる磁界の向きは、ロジック回路チップ２の回路形成面及びメモリー回路チップ５の回路形成面、及びアナログ回路チップ４の回路形成面とほぼ平行になっている。
【００６３】
従って、インダクタ素子１により磁界が発生する領域のうち、磁束密度が高い領域にロジック回路チップ２、アナログ回路チップ４、及びメモリー回路チップ５が入らず、渦電流による損失を大幅に低減することができる。さらに、本実施形態の半導体装置においても、各チップ上の回路の誤動作を防ぐことができる。
【００６４】
本実施形態の半導体装置では、アナログ回路チップ４及びメモリー回路チップ５がロジック回路チップ２上に縦方向に積層され、且つ、インダクタ素子１をアナログ回路チップ４上に配置しているので、第３の実施形態の半導体装置に比べて各チップにおける回路の集積度を向上させることができる。特に、第５の実施形態の半導体装置と比べてもアナログ回路チップ４上の回路の集積度を向上させることができる。
【００６５】
なお、積層されるチップの種類や数は図７に示す例に限られず、下方から上方に向かって複数のチップを積層し、最上部に位置するチップ上にインダクタ素子１を配置しても、本実施形態の半導体装置と同様の効果を得ることができる。
【００６６】
また、本実施形態及びこれまで説明した他の実施形態に係る半導体装置においては、１つの基板に１つのインダクタが設けられたインダクタ素子１が用いられているが、１つの基板に複数のインダクタが設けられたインダクタ素子１が設けられていてもよい。
【００６７】
このようなインダクタ素子１の例としては、トランスが挙げられる。
【００６８】
図８（ａ）〜（ｃ）は、各実施形態に係る半導体装置において、トランス５７として機能するインダクタ素子１の例を示す図である。同図（ａ）〜（ｃ）に示すように、トランス５７は、例えば互いに異なるインダクタンスを有する一次コイル５７ａ、二次コイル５７ｂを有し、この一次コイル５７ａと二次コイル５７ｂとは誘導結合するように配置されている。図８（ａ）〜（ｃ）に示すように、一次コイル５７ａと二次コイル５７ｂとは同一の絶縁基板１１の異なる配線層に形成された銅薄膜からなる面実装型コイルであってもよい。ここで、符号１０５は、接続パッドを示す。トランスは、二つのコイルに限らず３つ以上のコイルで構成されていてもよい。
【００６９】
図９は、本発明の実施形態に係る半導体装置において、トランス５７を構成する複数のインダクタ素子１を設けた例を示す斜視図である。同図に示すように、積層されたチップ上に設けられた複数のインダクタ素子１がトランスを構成してもよい。この場合、トランス５７においては、それぞれ１つのコイル（インダクタ）を形成した複数の絶縁基板１１（インダクタ素子１）の主面が同一方向に向くように配置される。上述のいずれの構成のトランスであっても、本願の実施形態に係る半導体装置に用いることができる。
【００７０】
また、本実施形態の半導体装置では、誘導結合が生じないように配置された複数のインダクタ素子１が設けられてもよい。例えば、同じ利得を有する二つのインダクタの一端を互いに接続させて両インダクタを並列に配置し、差動インダクタとして機能させてもよい。
【００７１】
図１０（ａ）、（ｂ）は、各実施形態に係る半導体装置において、差動インダクタとして機能するインダクタ素子１を示す平面図、及びXb-Xb線での断面図である。この例では、銅薄膜等で構成されるインダクタ１０７の中点に接続パッド１０５ｃが接続されるとともに、インダクタ１０７の両端には接続パッド１０５が設けられる。インダクタ素子１がこのような構成であることにより、差動インダクタとして用いることが可能である。
【００７２】
図１０（ａ）、（ｂ）に示すインダクタ１０７が差動回路に用いられる場合、インダクタ１０７の中点に電源電圧Ｖｄｄが入力される。この場合、インダクタ１０７は中点を挟んで２つのインダクタで構成されることになる。この２つのインダクタは互いに近接して設けられ、互いに逆方向の電流が流されるため、相互に磁界の影響を受ける。しかし、インダクタ１０７を共振回路に用いる場合には、２つの近接するインダクタに同じ方向の電流が流れるため、誘導結合を生じない。
【００７３】
このように、差動インダクタが１つの基板上に形成された複数の面実装型のインダクタで構成されていてもよい。
【００７４】
図１１は、本発明の実施形態に係る半導体装置において、差動インダクタを構成する複数のインダクタ素子１を設けた例を示す斜視図である。同図に示すように、複数のインダクタ素子１（に設けられたインダクタ）が差動インダクタを構成するように配置されていてもよい。この例では、二つのインダクタ素子１はその主面を同じ方向に向け、且つ側面同士が対向するように配置されており、一方のインダクタ素子１の動作により生じる磁界は、他方のインダクタ素子１に起電力を生じさせない。
【００７５】
図１２（ａ）〜（ｄ）は、半導体基板上に形成されたインダクタを有しているインダクタ素子１を示す図である。図１２（ａ）はインダクタを示す正面図であり、（ｂ）〜（ｄ）は当該インダクタを示す平面図である。
【００７６】
図１２（ａ）に示すように、各実施形態の半導体装置に用いられるインダクタ素子１は、半導体基板１０２上に公知の半導体製造プロセスを用いて作製されるインダクタ（スパイラル配線１２１）を有していてもよい。スパイラル配線１２１は、例えば、層間絶縁膜１１４上に形成された第１層配線１３０と、第１層配線１３０とプラグを介して接続された第２層配線１３２とで構成され、二つの配線層間に螺旋状に設けられている。これまでで説明した半導体装置において、インダクタ素子１を図１２（ｂ）に示す構成としてもよい。また、誘導結合しないように配置したスパイラル配線１２１ａ、１２１ｂの一端を接続して差動インダクタ１２６を構成したものを半導体装置に設けてもよい。あるいは、図１２（ｄ）に示すような、誘導結合するように配置されたインダクタ１２５ｃ、１２５ｄで構成されるトランス１２７を半導体装置に設けてもよい。
【００７７】
また、１つまたは複数のインダクタ素子１を含む例としてＬＣ共振回路が挙げられる。ＬＣ共振回路は、例えば複数のインダクタ素子と、容量素子とを有し、所定の周波数を共振周波数とする回路である。この場合でも、インダクタ素子１をこれまでで説明したようにチップ上に配置することができる。
【００７８】
以上のように、本実施形態の半導体装置に用いられるインダクタ素子１の個数や種類は限定されない。
【００７９】
また、本発明の各実施形態における、チップ上の導体パッドとインダクタ素子１との接続は、例えばバンプを介する接続やワイヤーによる接続等、接続方法を限定するものではない。また、本発明の実施形態において、インダクタ素子１の巻き数、層数等、パターン構造は特に限定されない。さらに、本発明の実施形態において、半導体基板上に設けられた各種集積回路チップの素子構造、配線層、各層の構成材料、各部材の膜厚、形成条件等、インダクタ素子１の配置に直接関係ない構造や製造方法については特に限定されない。
【００８０】
（第７の実施形態）
図１３は、本発明の第７の実施形態に係る半導体装置を示す斜視図（上図）、概略側面図（中図）、及び概略正面図（下図）である。
【００８１】
同図に示すように、本実施形態の半導体装置は、第２の実施形態の半導体装置と構成が類似しているが、インダクタ素子１がアナログ回路チップ４の回路形成面ではなく、端面上に配置されている点が異なる。
【００８２】
また、インダクタ素子１は、銅薄膜１２が形成された絶縁基板１１で構成された面実装型コイルであってもよいが、図１３に示すように、金属線を１ターン以上巻くことで形成された空芯あるいは鉄芯コイルであってもよい。
【００８３】
インダクタ素子１は、アナログ回路チップ４の端面上部に設けられた接続パッド（図示せず）に、例えば銅のバンプなどを用いて圧着されている。
【００８４】
次に、インダクタ素子１として面実装型コイルを用いた場合の構造の一例を、図１４を参照して説明する。
【００８５】
図１４は、本実施形態の半導体装置におけるインダクタ素子１を示す正面図、側面図、及び底面図である。同図に示すインダクタ素子１は、第１の実施形態にて説明したインダクタ素子１（図２参照）とほぼ同様の構造を有しているが、インダクタ素子１をアナログ回路チップ４に貼り付けるための導体パッドの構成が異なる。ここでは、インダクタ素子１の絶縁基板１１を挟んで、その両面にインダクタ素子１の両端子が配置されている。すなわち、インダクタ素子１とアナログ回路チップ（第２のチップ）４との接続部分は、絶縁基板１１に相当する距離だけ互いに離間させた２つの導体パッドをアナログ回路チップ４の端面上部に設けて、当該導体パッドをインダクタ素子１の接続面１７と接続させた構造となる。
【００８６】
本構成によれば、第２の実施形態で説明した効果に加えて、最終的にチップ全体をパッケージに組み込んだときに、パッケージの高さを低くすることが可能である。また、アナログ回路チップが高周波動作する際に発生する熱を放出するための放熱板をチップから近い距離に貼り付けることができるというメリットがある。
【００８７】
なお、本発明は以上で説明した実施形態に限定されることはなく、種々の変更が可能であり、それらも本発明の範囲内に包含されるものである。
【００８８】
また、以上で説明した実施形態の構成要素は本願発明の趣旨を逸脱しない範囲で任意に組み合わせてもよい。
【産業上の利用可能性】
【００８９】
本発明の一例である半導体装置は、インダクタ素子を搭載し、集積回路チップを積層した半導体装置として、種々の電子機器に利用可能である。
【符号の説明】
【００９０】
１      インダクタ素子
２      ロジック回路チップ
３      ボンディングパッド
４      アナログ回路チップ
５      メモリー回路チップ
１１      絶縁基板
１２、１３      銅薄膜
１４      スルーホールメッキ
１５      金バンプ
１６ａ、１６ｂ  接続パッド
１７      接続面
５７、１２７      トランス
５７ａ    一次コイル
５７ｂ    二次コイル
１０２      半導体基板
１０５、１０５ｃ      接続パッド
１０７、１２５ｃ、１２５ｄ      インダクタ
１１４      層間絶縁膜
１２１      スパイラル配線
１２１ａ、１２１ｂ      スパイラル配線
１２６      差動インダクタ
１３０      第１層配線
１３２      第２層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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