(57)【要約】【課題】ＣＭＯＳ適合の集積型誘電体光導波路カプラ及びその製造法を提供する。【解決手段】 光電子回路製造方法、及び、それによる集積回路製造装置を提供する。集積回路は、光ファイバからの光エネルギーを集積回路上の集積型光導波路に効率的に結合させる集積型光結合移行部を有するように製造される。特定の材料の層を半導体回路上に堆積させて、光ファイバと、移行チャネル内に途中まで延びる回路上の光導波路との間の適切なインピーダンス整合を行う光カプラを収容するトレンチのエッチング形成をサポートする。エッチング形成されたトレンチ内に、光ファイバの一区域と実質的に等しい屈折率を有する少なくとも一部分を含むシリコン・ベースの誘電体を堆積させて、光カプラを形成する。段階的屈折率を有するシリコン・ベースの誘電体を用いることも可能である。光移行部と集積回路の調製を仕上げるために化学機械研磨を用いる。【選択図】図８
2011043852.tif 000002
【特許請求の範囲】
【請求項１】
単一の半導体基板上に製造された集積光電子回路及び第１端部を備える光導波路を備える、集積半導体デバイスと、
前記光導波路の第１端部と光ファイバとを光学的に結合させるためのシリコン・ベースの光カプラ部と
を備え、
前記シリコン・ベースの光カプラ部は、
半導体ダイ上に堆積された化学研磨停止層および前記化学研磨停止層上に堆積された少なくとも１つの層を共に貫通して形成されたトレンチを前記光ファイバの一区域と実質的に等しい屈折率を有し、前記一区域に重なり合うように、前記少なくとも１つの層の厚さよりも厚く形成され、前記光導波路の第1端部と前記光導波路の厚さよりも少なく重なり合うように配置されたシリコン・ベースの誘電体を含む誘電体光移行部を備える、
光電子回路。
【請求項２】
前記シリコン・ベースの誘電体は酸窒化シリコンを含む、請求項１に記載の集積型光結合移行部を有する光電子回路。
【請求項３】
前記シリコン・ベースの誘電体は低い値から高い値に移行する段階的屈折率を有する、請求項１または２に記載の光電子回路。
【請求項４】
ＣＭＯＳ電子回路をさらに備え、
前記ＣＭＯＳ電子回路及び前記集積光電子回路は、前記第１の端部と光学的に結合された前記光導波路の第２端部に通信可能に結合される、請求項１〜３のいずれか1項に記載の光電子回路。
【請求項５】
少なくとも１つの前記シリコン・ベースの誘電体光移行部は、互いに接近して配置された複数のシリコン・ベースの誘電体光移行部を含んで光カプラの高密度アレイを形成する、請求項１〜４のいずれか１項に記載の光電子回路。
【請求項６】
前記シリコン・ベースの誘電体光移行部は、前記光ファイバの一区域を前記シリコン・ベースの誘電体の表面に接合する、請求項１〜５のいずれか１項に記載の光電子回路。
【請求項７】
第１集積半導体ダイと、
第２集積半導体ダイと
を備え、
前記第１集積半導体ダイ及び前記第２集積半導体ダイのうちの少なくとも１つは、集積光電子回路を備え、
前記第１集積半導体ダイは前記第２集積半導体ダイの上に取り付けられて三次元集積回路を形成し、
前記第１集積半導体ダイ及び前記第２集積半導体ダイのうちの少なくとも１つは、少なくとも１つの光導波路を備え、前記少なくとも１つの光導波路はそれぞれの第１端部を有し、
前記第１集積半導体ダイ及び前記第２集積半導体ダイのうちの少なくとも１つは、前記少なくとも１つの光導波路のうちの少なくとも１つの前記それぞれの第１端部と光ファイバを結合するように適合させたシリコン・ベースの光カプラ部を備え、
前記シリコン・ベースの光カプラ部は、
半導体ダイ上に堆積された化学研磨停止層および前記化学研磨停止層上に堆積された少なくとも１つの層を共に貫通して形成されたトレンチを前記光ファイバの一区域と実質的に等しい屈折率を有し、前記一区域に重なり合うように、前記少なくとも１つの層の厚さよりも厚く形成され、前記光導波路の第1端部と前記光導波路の厚さよりも少なく重なり合うように配置されたシリコン・ベースの誘電体を含む誘電体光移行部を備える、
光電子回路。
【請求項８】
前記シリコン・ベースの誘電体は酸窒化シリコンを含む、請求項７に記載の光電子回路。
【請求項９】
前記シリコン・ベースの誘電体は低い値から高い値に移行する段階的屈折率を有する、請求項７または８に記載の光電子回路。
【請求項１０】
前記少なくとも１つのシリコン・ベースの誘電体光移行部は、互いに接近して配置された複数のシリコン・ベースの誘電体光移行部を含んで光カプラの高密度アレイを形成する、請求項７〜９のいずれか1項に記載の光電子回路。
【請求項１１】
前記シリコン・ベースの誘電体光移行部は、前記光ファイバの一区域を前記シリコン・ベースの誘電体の表面に接合する、請求項７〜９のいずれか１項に記載の光電子回路。
【請求項１２】
集積型光結合移行部を有する集積回路を製造するように適合させた光電子回路製造装置であって、
半導体ダイ上に、化学研磨停止層を備えた少なくとも１つの層を堆積させるように適合させた層堆積加工処理装置と、
半導体ダイ上の、化学研磨停止層を備えた少なくとも１つの層をエッチングしてトレンチを形成するように適合させたエッチング加工処理装置と、
前記トレンチの少なくとも一部分の中に、光ファイバの一区域と実質的に等しい屈折率を有する少なくとも一部分を含むシリコン・ベースの誘電体を堆積させるように適合させた誘電体堆積加工処理装置と、
前記誘電体堆積加工処理装置により前記シリコン・ベースの誘電体を堆積させた後、化学機械研磨プロセスにより、前記少なくとも１つの層を前記化学研磨停止層までエッチングして、前記シリコン・ベースの誘電体の一部分を前記トレンチ内で前記化学研磨停止層より下に残存させるように適合させた化学機械研磨装置と、
前記少なくとも１つの層を前記エッチングした後に前記化学研磨停止層を除去するように適合させた化学研磨停止層エッチング装置と
を備え、前記光ファイバの一区域と実質的に等しい屈折率を有し、前記光ファイバの一区域に重なり合うように、前記少なくとも１つの層の厚さよりも厚く形成され、光導波路の第１端部と前記光導波路の厚さよりも少なく重なり合うように配置されたシリコン・ベースの誘電体を含む誘電体光移行部を形成する、光電子回路製造装置。
【請求項１３】
前記シリコン・ベースの誘電体光移行部は、前記光ファイバの一区域を前記シリコン・ベースの誘電体の表面に接合する、請求項１２に記載の光電子回路製造装置。
【請求項１４】
前記エッチング加工処理装置は、光カプラの高密度アレイ用のトレンチを形成するために互いに接近した複数のトレンチを形成する、請求項１２または１３に記載の光電子回路製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、シリコン回路デバイス及び製造技術に関し、より具体的には、光電子回路上に集積型光導波路カプラを形成することに関する。
【背景技術】
【０００２】
光検出器、変調器、光学スイッチなどのような１つ又は複数の光デバイスを含む集積半導体デバイスは、半導体デバイスへの及びそれからの光信号を通信するのに用いられる光ファイバと、半導体デバイス内にあって集積半導体デバイス内の光デバイスに光信号を送るのに用いられるシリコン・ベースの光導波路との間の光信号を結合するための機構を必要とする。光ファイバから、入出力導波路を有する光デバイスへの結合は、屈折率及びモード・プロファイルの不整合に起因する損失を被ることが多い。
【０００３】
ポリマー・カプラは、光ファイバと、集積半導体デバイスに埋め込まれた光デバイスの入出力導波路との間の結合における損失を最小にするために用いられる１つの技術である。ポリマー・カプラは、効果的な整合性を与えること及び低い結合損失をもたらすことが実証されている。しかしながら、光電子回路は、ＣＭＯＳ回路を製造するための技術のような通常の半導体製造技術を用いて、集積半導体デバイス上に製造されることが多い。多くのＣＭＯＳ適合プロセスにおけるように、光デバイスをカプセル化しアニールする必要がある用途に用いるためのポリマー・カプラを製造することは、デバイス製造の複雑さを増す製造上の困難をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、上述の従来技術に伴う問題を克服する必要性が存在する。
【課題を解決するための手段】
【０００５】
本発明の一実施形態は、光ファイバから半導体デバイス内の光デバイスへの効率的な光カプラを、種々の誘電体材料を用いて形成する方法及び構造体を提供する。本発明の一実施形態は、光デバイスに対してその性能が影響を受けないような温和な仕方でデバイスをカプセル化してカプラを形成する方法をさらに提供する。本発明の一実施形態はまた、光デバイスの熱処理、電気的活性化、及び三次元集積化への方法を開くＣＭＯＳ適合の方法を提供する。本発明の一実施形態は、光デバイスをＣＭＯＳ回路デバイスと統合した、効率的に製造される半導体デバイスを可能にする。
【０００６】
本発明の一態様によれば、集積型光カプラを有する集積回路を製造する方法は、半導体ダイ上に、化学研磨停止層を備えた少なくとも１つの層を堆積させるステップを含む。本方法は、半導体ダイ上の少なくとも１つの層をエッチングするステップをさらに含む。この少なくとも１つの層は化学研磨停止層を備え、少なくとも１つの層をエッチングするステップはトレンチを形成する。本方法はまた、トレンチの少なくとも一部分の中に、光ファイバの一区域と実質的に等しい屈折率を有する少なくとも一部分を含むシリコン・ベースの誘電体を堆積させるステップを含む。本方法はさらに、シリコン・ベースの誘電体を堆積させるステップの後で、化学機械研磨プロセスにより、少なくとも１つの層を化学研磨停止層までエッチングするステップを含む。化学機械研磨によりエッチングするステップは、シリコン・ベースの誘電体の一部分をトレンチ内で化学研磨停止層より下に残存させる。本方法はまた、少なくとも１つの層をエッチングするステップの後で、化学研磨停止層を除去するステップを含む。
【０００７】
本発明の別の態様によれば、集積型光結合移行部を有する光電子回路は、単一の半導体基板上に製造された集積光電子回路及び少なくとも１つの光導波路を備えた集積半導体デバイスを含み、ここで少なくとも１つの光導波路はそれぞれの第１端部を有する。集積型光結合移行部を有する光電子回路はまた、少なくとも１つの光導波路のうちの少なくとも１つのそれぞれの第１端部と光ファイバを結合するように適合させた少なくとも１つのシリコン・ベースの誘電体光移行部を含む。この少なくとも１つのシリコン・ベースの誘電体光移行部は、半導体ダイ上に少なくとも１つの層を堆積させるステップを含むプロセスにより製造される。少なくとも１つの層は化学研磨停止層を備える。少なくとも１つのシリコン・ベースの誘電体光移行部は、少なくとも化学研磨停止層を貫通して少なくとも１つの層の中にトレンチをエッチング形成するステップをさらに含むプロセスにより製造される。少なくとも１つの層をエッチングするステップはトレンチを形成する。少なくとも１つのシリコン・ベースの誘電体光移行部は、また、トレンチの少なくとも一部分の中に、光ファイバの一区域と実質的に等しい屈折率を有する少なくとも一部分を有するシリコン・ベースの誘電体を堆積させるステップを含むプロセスにより製造される。少なくとも１つのシリコン・ベースの誘電体光移行部は、シリコン・ベースの誘電体を堆積させるステップの後で、化学機械研磨プロセスにより、少なくとも１つの層を化学研磨停止層までエッチングするステップをさらに含むプロセスにより製造され、その化学機械研磨プロセスによりエッチングするステップは、シリコン・ベースの誘電体の一部分をトレンチ内で化学研磨停止層より下に残存させる。少なくとも１つのシリコン・ベースの誘電体光移行部は、少なくとも１つの層をエッチングするステップの後で、化学研磨停止層を除去するステップをまた含むプロセスにより製造される。
【０００８】
本発明の別の態様によれば、集積型光結合移行部を有する光電子回路は、第１集積半導体ダイ及び第２集積半導体ダイを含む。第１集積半導体ダイ及び第２集積半導体ダイのうちの少なくとも１つは集積光電子回路を含み、第１集積半導体ダイは第２集積半導体ダイの上に取り付けられて三次元集積回路を形成する。第１集積半導体ダイ及び第２集積半導体ダイのうちの少なくとも１つは、少なくとも１つの光導波路を含み、その少なくとも１つの光導波路はそれぞれの第１端部を有する。第１集積半導体ダイ及び第２集積半導体ダイのうちの少なくとも１つは、少なくとも１つの光導波路のうちの少なくとも１つのそれぞれの第１端部と光ファイバを結合するように適合させたシリコン・ベースの誘電体光移行部をさらに含む。シリコン・ベースの誘電体光移行部は、半導体ダイ上に少なくとも１つの層を堆積させるステップを含むプロセスにより製造され、その少なくとも１つの層は化学研磨停止層を備える。シリコン・ベースの誘電体光移行部は、少なくとも化学研磨停止層を貫通して少なくとも１つの層の中にトレンチをエッチング形成するステップをさらに含むプロセスにより製造される。その少なくとも１つの層をエッチングするステップはトレンチを形成する。シリコン・ベースの誘電体光移行部は、トレンチの少なくとも一部分の中に、光ファイバの一区域と実質的に等しい屈折率を有する少なくとも一部分を有するシリコン・ベースの誘電体を堆積させるステップをまた含むプロセスにより製造される。シリコン・ベースの誘電体光移行部は、シリコン・ベースの誘電体を堆積させるステップの後で化学機械研磨プロセスにより、少なくとも１つの層を化学研磨停止層までエッチングするステップをさらに含むプロセスにより製造され、その化学機械研磨によりエッチングするステップは、シリコン・ベースの誘電体の一部分をトレンチ内で化学研磨停止層より下に残存させる。シリコン・ベースの誘電体光移行部は、少なくとも１つの層をエッチングするステップの後で、化学研磨停止層を除去するステップをまた含むプロセスにより製造される。
【０００９】
本発明の別の態様によれば、集積型光結合移行部を有する集積回路を製造するように適合させた光電子回路製造装置は、半導体ダイ上に少なくとも１つの層を堆積させるように適合させた層堆積加工処理装置を含み、その少なくとも１つの層は化学研磨停止層を備える。光電子回路製造装置は、半導体ダイ上の少なくとも１つの層をエッチングするように適合させたエッチング加工処理装置をさらに含む。その少なくとも１つの層は化学研磨停止層を備え、少なくとも１つの層をエッチングするステップはトレンチを形成する。光電子回路製造装置はまた、トレンチの少なくとも一部分の中に、光ファイバの一区域と実質的に等しい屈折率を有する少なくとも一部分を含むシリコン・ベースの誘電体を堆積させるように適合させた誘電体堆積加工処理装置を含む。光電子回路製造装置はさらに、誘電体堆積加工処理装置によりシリコン・ベースの誘電体を堆積させた後、化学機械研磨プロセスにより、少なくとも１つの層を化学研磨停止層までエッチングするように適合させた化学機械研磨装置を含み、その化学機械研磨によりエッチングするステップは、シリコン・ベースの誘電体の一部分をトレンチ内で化学研磨停止層より下に残存させる。光電子回路製造装置はまた、少なくとも１つの層をエッチングした後で、化学研磨停止層を除去するように適合させた化学研磨停止層エッチング装置を含む。
【発明を実施するための形態】
【００１０】
別々の図面の全てにわたり類似の参照符号が同一要素又は機能的に類似した要素を指示する添付の図面は、以下の詳細な説明と共に本明細書に組み入れられてその部分を構成し、本発明による種々の実施形態を更に例証し、その種々の原理及び利点の全てを説明するのに役立つ。
【００１１】
本明細書は、新規であると考えられる本発明の特徴を定める特許請求の範囲により結論を出されるが、本発明は、類似の参照符号が繰り越される添付の図面に関する以下の説明を考察することにより、いっそう良く理解されると考えられる。
【００１２】
図１は、本発明の一実施形態による、シリコン・ベースの半導体ダイ１３０の第１製造段階１００を示す。第１製造段階１００は、単一の半導体基板上に製造された通常の集積電子回路及び／又は光電子回路からなる集積シリコン・デバイス１２０を有する、シリコン・ベースの半導体ダイ１３０を示す。一実施形態において、シリコン・ベースの半導体ダイ１３０は、例えば、電子回路、及び／又は通常の技法によりシリコン・デバイス１２０の上に製造された埋め込みシリコン光導波路構造体を含む光電子回路を含む。このようなシリコン・ベースの半導体デバイス１２０は、本発明の一実施形態により、後述のように誘電体ベースの光カプラをさらに製造するために受け入れられる。一実施形態において、シリコン・デバイス１２０は、通常のシリコン・ウェハの一部分である。或いは、後述の製造加工処理は、シリコン・ベースの半導体ダイ１３０上にＣＭＯＳデバイスの金属レベルが形成される前に実施することができる。
【００１３】
図９は、本発明の一実施形態による、誘電体ベースの光カプラを形成するための製造方法９００のフローチャートを示す。製造方法９００は、種々の加工処理段階を示す幾つかの断面図を参照して後述する。
【００１４】
本発明の一実施形態は、ステップ９０１において、既にその上に電子回路及び／又は光電子回路が製造されていても製造されていなくてもよい、シリコン・ベースの半導体基板１２０などの半導体デバイスを受け入れる。製造方法９００は、ステップ９０２において、半導体デバイス１２０の上に幾つかの層を堆積させて半導体デバイス１２０を調製することにより続行する。上述のように、本発明の種々の実施形態は、デバイスの金属レベル製造後に、半導体デバイスを加工処理することができる。例えば、製造方法９００は、既にその上に電子回路及び／又は光電子回路が製造されているデバイスに対して実施することができる。本発明のさらなる実施形態は、半導体デバイスの金属層の製造前に製造方法９００を実施することができる。例えば、製造方法９００は、その上に回路が製造されていないが、前述の加工処理後に電子回路及び／又は光電子回路が形成されることになる半導体基板、を受け入れることができる。
【００１５】
本発明の一実施形態により用いられる第１製造段階１００に関して図示するように、下部ＳｉＮ層１１８、ＳｉＯ２層１１６、ダイヤモンド状炭素（ＤＬＣ）層１１４、上部ＳｉＮ層１１２、及びフォトレジスト（ＰＲ）層１１０を、順番に、半導体デバイス１２０の上に堆積させる。図示した実施形態において、ダイヤモンド状炭素（ＤＬＣ）層１１４は化学機械研磨（ＣＭＰ）停止層であり、このＣＭＰ停止層より上に堆積した層をＣＭＰプロセスによってエッチング除去することを可能にするが、このＣＭＰプロセスはＤＬＣ層１１４においてエッチングを停止することになる。本発明の更なる実施形態においては、ＤＬＣ層１１４は、ＣＭＰ停止層として働くダイヤモンド状炭素に類似した任意の材料を用いて形成することができる。
【００１６】
図示した実施形態の下部ＳｉＮ層１１８は、半導体デバイス１２０上に金属レベルの製造後に本製造方法を実施する際に用いられる。本発明の種々の実施形態において、シリコン・デバイス１２０の上の配列された層は、シリコン・デバイス１２０上の光電子回路の製造と共に又はその後に配置することができる。
【００１７】
第１製造段階１００は、半導体ダイ１３０の上に誘電体導波路カプラが製造されることになる領域に対応するエッチング領域１０２を画定するフォトレジスト（ＰＲ）層１１０を示す。本発明の一実施形態において、フォトレジスト層１１０の堆積は、ステップ９０３において通常の技術により達成される。
【００１８】
図２は、本発明の一実施形態による、シリコン・ベースの半導体ダイ１３０の第２製造段階２００を示す。この第２製造段階では、ステップ９０４において、フォトレジスト層１１０により、上部ＳｉＮ層１１２の内部に最初のトレンチ２０２がエッチング形成される。上部ＳｉＮ層１１２のエッチングは、一実施形態においては通常の技術により実施され、上部ＳｉＮ層１１２の２つの部分、即ち、第１上部ＳｉＮ層１１２ａ及び第２上部ＳｉＮ層１１２ｂを残存させる。一実施形態において、多数のトレンチが互いに接近してエッチング形成されて、光カプラの高密度アレイ用のトレンチが形成される。
【００１９】
図３は、本発明の一実施形態による、シリコン・ベースの半導体ダイ１３０の第３製造段階３００を示す。この第３製造段階３００では、ステップ９０６において、フォトレジスト層１１０が、以前にエッチング形成された最初のトレンチ２０２の下にあるダイヤモンド状炭素（ＤＬＣ）層１１４の部分と共に除去される。第３製造段階３００は、最初のトレンチ２０２を延長してダイヤモンド状炭素（ＤＬＣ）層の深さのトレンチ３０２を生成する。シリコン・ベースの半導体ダイ１３０の第３製造段階において、ダイヤモンド状炭素（ＤＬＣ）層の深さのトレンチ３０２は、ＤＬＣ層の深さのトレンチの下のＳｉＯ２層の部分を露出させ、ダイヤモンド状炭素（ＤＬＣ）層の深さのトレンチ３０２のそれぞれの側部上に第１ダイヤモンド状炭素（ＤＬＣ）層１１４ａ及び第２ダイヤモンド状炭素（ＤＬＣ）層１１４ｂを残存させる。フォトレジスト層１１０、及びダイヤモンド状炭素（ＤＬＣ）層の深さのトレンチ３０２は、一実施形態においては従来の技術によりエッチング除去及び形成される。
【００２０】
図４は、本発明の一実施形態による、シリコン・ベースの半導体ダイ１３０の第４製造段階４００を示す。この第４製造段階４００では、ステップ９０８において、ＤＬＣ層の深さのトレンチ３０２の下にあるＳｉＯ２層１１６の部分をエッチングすることにより、ＤＬＣ層の深さのトレンチ３０２を下部ＳｉＮ層１１８に至るまで深くする。一実施形態の第４製造段階４００は、ＳｉＯ２層１１６を下部ＳｉＮ層１１８に至るまでエッチングする。シリコンに選択的な化学剤を用いることにより、さらに進んだ実施形態のエッチングはまた、下部ＳｉＮ層１１８のさらに下まで深くして、その結果、例えば半導体ダイ上の光電子回路に接続したＳｉ導波路ティップの先端が、トレンチの内部に又はトレンチに至るまで下に突き出るようにすることができる。ＳｉＯ２層１１６のエッチングは、ＳｉＯ２層１１６の２つの側部、即ち、第１ＳｉＯ２層側部１１６ａ及び第２ＳｉＯ２層側部１１６ｂを残存させる。第４製造段階４００の後、上部ＳｉＮ層１１２からＳｉＯ２層１１６を貫通して延びるカプラ・トレンチ４０２が残る。更なる実施形態においては、カプラ・トレンチは、下部ＳｉＮ層１１８より下の層まで更にエッチングすることができる。
【００２１】
図５は、本発明の一実施形態による、シリコン・ベースの半導体ダイ１３０の第５製造段階５００を示す。第５製造段階５００は、ステップ９１０において、半導体ダイ１３０上へのＳｉＯＮ層の均一な堆積を含む。一実施形態の堆積ＳｉＯＮ層は、第１ＳｉＯＮ層５０２、第２ＳｉＯＮ層５０６、及びＳｉＯＮカプラ５０４を含む。ＳｉＯＮカプラ５０４はカプラ・トレンチ４０２の中に堆積し、光ファイバと、半導体ダイ１３０上に形成された光導波路との間の光導波路カプラを形成することになる。種々の実施形態において、光導波路は、カプラ・トレンチ４０２の内部又はその真下に配置することができる。本発明の更に進んだ実施形態は、カプラが接続されることになる光ファイバの内部で用いられるモード・プロファイルを整合させるのに適した屈折率又は段階的屈折率を有する任意の誘電体材料を用いて、ＳｉＯＮカプラ５０４と類似の光導波路カプラを製造する。例えば、更に進んだ実施形態は、ＳｉＮ、又はＳｉＯ２のようなシリコン・ベースの誘電体材料から光カプラを形成することができる。一実施形態において、カプラを形成するのに用いられる誘電体は、屈折率が低い値から高い値へ移行する段階的屈折率を有することができる。
【００２２】
図６は、本発明の一実施形態による、シリコン・ベースの半導体ダイ１３０の第６製造段階６００を示す。この第６製造段階では、ステップ９１２において、化学機械研磨（ＣＭＰ）を用いて、第１ＳｉＮ層５０２、第２ＳｉＮ層５０６、第１上部ＳｉＮ層１１２ａ及び第２上部ＳｉＮ層１１２ｂを除去する。
【００２３】
図７は、本発明の一実施形態による、シリコン・ベースの半導体ダイ１３０の第７製造段階７００を示す。この第７製造段階では、ステップ９１４において、第１ダイヤモンド状炭素（ＤＬＣ）層１１４ａ及び第２ダイヤモンド状炭素層１１４ｂをエッチング除去して、第１ＳｉＯ２層１１６ａ及び第２ＳｉＯ２層１１６ｂ並びにＳｉＯＮカプラ５０４を残存させる。ＤＬＣ層のエッチングは、製造方法９００が半導体デバイス１２０上の金属レベルの製造後に実施される実施形態において用いて、メタライゼーション・レベルを露出させる。第７製造段階７００はさらに、半導体ダイ１３０を切断線７０２に沿って切断して、ＳｉＯＮカプラ５０４の１つの面を露出させる。
【００２４】
図８は、本発明の一実施形態による、完成した光ファイバ−オン・チップ導波路デバイス８００を示す。完成した光ファイバ−オン・チップ導波路デバイス８００は、切断線７０２に沿って切断して、ＳｉＯＮカプラ５０４の露出面７０４を露出させた半導体ダイ１３０を含む。光ファイバ８０２は、半導体デバイス１２０上に製造されたＳｉＯＮカプラ５０４の露出面７０４に取り付けられる。
【００２５】
第１シリコン導波路８１０がＳｉＯＮカプラ５０４と半導体回路１２０内に配置された光電子回路８１２との間で光エネルギーを結合するように示される。第１シリコン光導波路８１０の一端は、露出面７０４と反対側のカプラ５０４の一部分内まで延びるように示される。第１シリコン光導波路８１０はテーパー加工され、上述のエッチング形成されたトレンチの一部分の下方に延び、従ってカプラ５０４の下部分に延びて、ＳｉＯＮカプラ５０４と第１シリコン光導波路８１０の間の効率的な断熱結合をもたらす。第１シリコン導波路８１０はさらに第２ＳｉＯ２層１１６ｂの下に延びて、例えば光電子回路８１２内の光トランシーバに接続する。第１シリコン光導波路８１０及び光電子回路８１２は、一実施形態において、上述のＳｉＯＮカプラ５０４の製造の前に、通常の技法を用いて半導体デバイス１２０上に製造された。
【００２６】
本発明の一実施形態は、ＣＭＯＳデバイス上にＣＭＯＳ金属レベルを形成する前又は後に、ＣＭＯＳデバイス内に効率的な光カプラを製造する上述のプロセスを実施する。ＣＭＯＳ金属レベルを形成した後に光カプラを形成する用途においては、ＤＬＣ層１１４を堆積する前に、光カプラを薄いＳｉＮ層でキャッピングすることができる。金属レベルを露出させることが必要な用途においてはＣＭＰステップを用いることができ、又は湿式エッチングなどの何らかの他の技法を用いることができる。代替的な実施形態は、他のマスク・レベルを用いて下層の金属レベルに接続される更なる金属レベルを構築することができる。一実施形態においては、光カプラはあらゆる金属レベルを構築する前に製造することができる。
【００２７】
本発明の更なる実施形態は、他の高屈折率材料を用いて製造された光導波路を組み込む。本発明の更なる実施形態は、例えば、ＧａＡｓ、ＩｎＰなどのようなＩＩＩ−Ｖ族材料で作られた第１光導波路８１０などの光導波路を用いる。
【００２８】
上述の光カプラ製造技術は光カプラの高密度アレイの製造を可能にする。上記の製造技術は多数の光カプラを互いに接近して形成することを可能にし、その結果、例えばカプラの高密度アレイを光回路上に作り出すことができ、光ファイバと光回路の間の光エネルギーの移動を最適にする光カプラにより、多数の光ファイバを光回路に接続することを可能にする。
【００２９】
図１０は、本発明の一実施形態による、第１の三次元集積回路１０００を示す。第１の三次元集積回路１０００は、フォトニクス層１００４及びＣＭＯＳデジタル回路層１００６を含む。最初に、上述のプロセスに従って、光カプラ１００２を形成するステップを含む通常の光回路製造技術により、フォトニクス層１００４をウェハ上に形成する。光カプラ１００２は光ファイバ１００８に接続されて、フォトニクス層１００４の光電子回路への及びそれからの光信号の通信を可能にする。ＣＭＯＳデジタル回路層１００６は、通常のデジタルＣＭＯＳ製造技術を用いて第２ウェハ上に形成され、フォトニクス層１００４を含む光ウェハと統合される。一実施形態において光カプラは、２つのウェハを接合するステップの後に形成することができる。
【００３０】
一実施形態の第１の三次元集積回路１０００は、通常の方法を用いて、基板１０１２を含むＣＭＯＳデジタル回路層１００６の上にフォトニクス層１００４の回路を配置することにより製造される。フォトニクス層１００４の回路とＣＭＯＳデジタル回路層１００６の回路とは、ビア１０１０により電気的に接続される。上記のＣＭＯＳに調和する製造プロセスによって製造された光カプラを含めることは、通常のＣＭＯＳ製造設備及び技術による第１の三次元集積回路１０００の製造を促進する。
【００３１】
図１１は、本発明の一実施形態による、第２の三次元集積回路１１００を示す。第２の三次元集積回路１１００は、フォトニクス層１１０４及びＣＭＯＳデジタル回路層１１０６を含む。最初に、上述のプロセスに従って、光カプラ１１０２を形成するステップを含む通常の光回路製造技術により、フォトニクス層１１０４をウェハ上に形成する。光カプラ１１０２は光ファイバ１００８に接続されて、フォトニクス層１１０４の光電子回路への及びそれからの光信号の通信を可能にする。ＣＭＯＳデジタル回路層１１０６は、通常のデジタルＣＭＯＳ製造技術を用いて第２ウェハ上に形成され、フォトニクス層１１０４を含む光ウェハと統合される。
【００３２】
一実施形態の第２の三次元集積回路１１００は、通常の方法を用いて、基板１１１２を含むフォトニクス層１１０４の上にＣＭＯＳデジタル回路層１１０６の回路を配置することにより製造される。フォトニクス層１１０４の回路とＣＭＯＳデジタル回路層１１０６の回路とは、ビア１１１０により電気的に接続される。フォトニクス層１１０４は、フォトニクス層１１０４とＣＭＯＳデジタル回路層１１０６の間に光カプラ１１０２を挟むことを可能にする上記の技術を用いて製造された、ＣＭＯＳに調和する光カプラ１１０２を有する。
【００３３】
回路８１２によって生成された光信号は第１光導波路８１０に送られ、そして第１光導波路８１０からＳｉＯＮカプラ５０４を経由して光ファイバ８０２に伝達されることができ、ここでＳｉＯＮカプラ５０４は上記の製造ステップを用いて半導体ダイ１３０上に形成された光学的インピーダンス整合構造体として働く。同様に、そして光カプラ５０４による通信の方向に応じて、光信号は、光ファイバ８０２から第１光導波路８１０に伝達されて回路８１２とのさらなる通信が可能になる。上述のように、本発明の更なる実施形態を用いて、光ファイバ８０２内で用いられるモード・プロファイルを整合するのに適した屈折率、又は段階的屈折率を有する任意の誘電体材料を用いることにより、ＳｉＯＮカプラ５０４と類似の光導波路カプラを製造することができる。一実施形態においては、カプラを形成するのに用いる誘電体は、屈折率が低い値から高い値へ移行する段階的屈折率を有することができる。
【００３４】
完成した光ファイバ−オン・チップ導波路デバイス８００は、光電子回路８１２から、例えば、完成した光ファイバ−オン・チップ導波路デバイス８００内の他の光電子回路に、又はデバイスの別の領域に製造された別のＳｉＯＮカプラに、光エネルギーを伝達する第２シリコン光導波路８１４をさらに示す。
【００３５】
本考察を考慮すれば当業者には明白であるように、上記のステップは、通常のＣＭＯＳ製造技術と両立可能である。上記又は同等の製造技術を用いることは、通常の光ファイバ８０２への効率的な直接結合を可能にする光学的インピーダンス整合カプラ５０４と共に埋め込み導波路を備えた半導体ダイ１３０の効率的な製造を可能にする。
【００３６】
これらの実施形態は、本明細書における革新的な教示に関する多数の有利な用途の単なる実施例であることを理解されたい。一般に、本出願の明細書においてなされた記述は、特許請求される種々の発明のいずれかを必ずしも限定するものではない。さらに、幾つかの記述は幾つかの発明の特徴に当てはまるが、他の発明の特徴には当てはまらない可能性がある。一般に、特に指示のない限り、一般性を失うことなく単数形の要素を複数形とすることがあり、逆の場合も同様である。
【００３７】
上述の回路は、集積回路チップに関する設計の一部である。チップ設計はグラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ・ストレージ媒体（ディスク、テープ、物理ハードドライブ、又は、ストレージ・アクセス・ネットワークにあるような仮想ハードドライブなど）内にストアされる。設計者がチップ、又はチップ製造用フォトリソグラフィ・マスクを製造しない場合には、設計者は、結果として得られる設計を、物理的な手段により（例えば、設計をストアしたストレージ媒体のコピーを提供することにより）又は電子的に（例えば、インターネットを通じて）製造事業体に直接的又は間接的に伝達する。ストアされた設計は、次いで、ウェハ上に形成されるべき当該のチップ設計の多数のコピーを典型的に含む、フォトリソグラフィ・マスクを製造するための適切な形式（例えばＧＤＳＩＩ）に変換される。フォトリソグラフィ・マスクは、エッチング又は他の仕方で処理されるべきウェハ（及び／又はその上の層）の領域を画定するのに用いられる。
【００３８】
上述の方法は、集積回路チップの製造に用いられる。
結果として得られる集積回路チップは、製造者により、未加工ウェハの形態で（即ち、多数のパッケージ化されていないチップを有する単一のウェハとして）、むきだしのチップとして、又はパッケージされた形態で配布することができる。後者の場合には、チップは単一のチップ・パッケージ（マザーボードに取り付けられたリード線を有するプラスチック・キャリア又は他のより高レベルのキャリアなど）又はマルチ・チップ・パッケージ（表面相互接続部又は埋め込み相互接続部の一方又は両方を有するセラミック・キャリアなど）に取り付けられる。いずれの場合においても、チップは、次いで、他のチップ、個別の回路要素、及び／又は他の信号処理デバイスと共に統合されて、（ａ）マザーボードのような中間製品又は（ｂ）最終製品の一部分となる。最終製品は、玩具及び他の低価格用途から、ディスプレイ、キーボード又は他の入力デバイス、及び中央処理装置を有する高度なコンピュータ製品までの範囲にわたる、集積回路チップを含む任意の製品とすることができる。
【００３９】
本発明の特定の実施形態が開示されたが、当業者であれば、本発明の精神及び範囲から逸脱することなくこれら特定の実施形態に変更を施すことができることを理解するであろう。従って、本発明の範囲は、それら特定の実施形態に限定されるべきではない。さらに、添付の特許請求の範囲は、本発明の範囲内のありとあらゆる用途、修正、及び実施形態を含むことが意図されている。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態による、シリコン・ベースの半導体ダイの第１製造段階を示す。
【図２】本発明の一実施形態による、シリコン・ベースの半導体ダイ１３０の第２製造段階を示す。
【図３】本発明の一実施形態による、シリコン・ベースの半導体ダイの第３製造段階を示す。
【図４】本発明の一実施形態による、シリコン・ベースの半導体ダイ１３０の第４製造段階を示す。
【図５】本発明の一実施形態による、シリコン・ベースの半導体ダイの第５製造段階を示す。
【図６】本発明の一実施形態による、シリコン・ベースの半導体ダイの第６製造段階を示す。
【図７】本発明の一実施形態による、シリコン・ベースの半導体ダイの第７製造段階を示す。
【図８】本発明の一実施形態による、完成した光ファイバ−オン・チップ導波路デバイスを示す。
【図９】本発明の一実施形態による集積型導波路カプラの製造プロセスの流れ図を示す。
【図１０】本発明の一実施形態による第１の三次元集積回路を示す。
【図１１】本発明の一実施形態による第２の三次元集積回路を示す。
【符号の説明】
【００４１】
１００：第１製造段階
１０２：エッチング領域
１１０：フォトレジスト層
１１２：上部ＳｉＮ層
１１２ａ：第１上部ＳｉＮ層
１１２ｂ：第２上部ＳｉＮ層
１１４：ダイヤモンド状炭素層
１１４ａ：第１ダイヤモンド状炭素層（ＤＬＣ層）
１１４ｂ：第２ダイヤモンド状炭素層
１１６：ＳｉＯ２層
１１６ａ：第１ＳｉＯ２層
１１６ｂ：第２ＳｉＯ２層
１１８：下部ＳｉＮ層
１２０：シリコン・ベースの半導体デバイス
１３０：シリコン・ベースの半導体ダイ
２００：第２製造段階
２０２：最初のトレンチ
３００：第３製造段階
３０２：深いトレンチ
４００：第４製造段階
４０２：カプラ用トレンチ
５００：第５製造段階
５０２：第１ＳｉＯＮ層
５０４：ＳｉＯＮカプラ
５０６：第２ＳｉＯＮ層
６００：第６製造段階
７００：第７製造段階
７０２：切断線
７０４：ＳｉＯＮカプラの露出面
８００：完成した光ファイバ−オン・チップ導波路デバイス
８０２：光ファイバ
８１０：第１シリコン導波路
８１２：光電子回路
８１４：第２シリコン導波路
９００：製造方法
９０１、９０２、９０３、９０４、９０６、９０８、９１０、９１２、９１４：ステップ
１０００：第１の３次元集積回路
１００２、１１０２：光カプラ
１００４、１１０４：フォトニクス層
１００６、１１０６：ＣＭＯＳデジタル回路層
１００８：光ファイバ
１０１０、１１１０：ビア
１０１２：基板
１１００：第２の３次元集積回路 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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