(57)【要約】【課題】ＧａＮ系ヘテロ構造電界効果トランジスタにおいて、ゲート電極直下のチャネルのソース端に局所的に高電界領域を形成することで同領域における電子の走行時間を短縮し、同トランジスタの優れた高速動作を実現する。【解決手段】（0001）サファイア基板１上に設けられるＧａＮバッファ層２及びＡｌＧａＮショットキ層３と、ＡｌＧａＮショットキ層３上に設けられるソース電極６、ドレイン電極７、及びゲート電極８とを備えるＧａＮ系ヘテロ構造電界効果トランジスタにおいて、ソース電極６とゲート電極８との間に、窒化シリコンからなり圧縮性の内部応力を有する第一の絶縁膜９を設けた。【選択図】図１
2011023617.tif 000002
【特許請求の範囲】
【請求項１】
基板上に積層されるバッファ層と、前記バッファ層上に積層されるショットキ層と、前記ショットキ層上に相互に離間して形成されるソース電極及びドレイン電極と、ショットキ性を有し前記ソース電極及び前記ドレイン電極間に形成されるゲート電極とを備えてなるＧａＮ系ヘテロ構造電界効果トランジスタにおいて、
前記ゲート電極と前記ソース電極との間に、絶縁材料からなり圧縮性の内部応力を有する第一の保護膜を設けた
ことを特徴とするＧａＮ系ヘテロ構造電界効果トランジスタ。
【請求項２】
前記ゲート電極と前記ドレイン電極との間に、絶縁性材料からなる第二の保護膜を設けた
ことを特徴とする請求項１記載のＧａＮ系ヘテロ構造電界効果トランジスタ。
【請求項３】
前記ゲート電極が伸張性の内部応力を有する金属材料からなり、
前記第二の保護膜が積極的に内部応力を有しない絶縁性材料からなる
ことを特徴とする請求項２記載のＧａＮ系ヘテロ構造電界効果トランジスタ。
【請求項４】
前記ゲート電極が伸張性の内部応力を有する金属材料からなり、
前記第二の保護膜が伸張性の内部応力を有する絶縁性材料からなる
ことを特徴とする請求項２記載のＧａＮ系ヘテロ構造電界効果トランジスタ。
【請求項５】
前記ゲート層がニッケル層を含み、前記ニッケル層が前記第一の保護膜以上の膜厚を有するように形成されている
ことを特徴とする請求項１乃至請求項４のいずれか１項に記載のＧａＮ系ヘテロ構造電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ系ヘテロ構造電界効果トランジスタに関し、より具体的には低バイアス電圧における高周波動作に優れたＧａＮ系ヘテロ構造電界効果トランジスタに関する。
【背景技術】
【０００２】
図６に従来のＧａＮ系ヘテロ構造電界効果トランジスタの構造を示す。図６に示すように、従来のＧａＮ系ヘテロ構造電界効果トランジスタは、（0001）サファイア基板３１上に順次積層されるＧａＮバッファ層３２及びＡｌＧａＮショットキ層３３と、ＡｌＧａＮショットキ層３３上に相互に離間して形成されるソース電極３６及びドレイン電極３７と、ソース電極３６とドレイン電極３７との間に形成されるゲート電極３８とを有して構成されている。
【０００３】
具体的には、（0001）サファイア基板３１上に、厚さ２μｍの不純物を積極的に含まないＧａＮバッファ層３２、厚さ２０ｎｍ、Ａｌ組成０．２５の不純物を積極的に含まないＡｌＧａＮショットキ層３３をＭＯＣＶＤ法により順次積層し、ウルツ鉱構造を有して表面がIII族原子面で覆われる窒化物半導体ヘテロ構造３４を形成している。
【０００４】
そしてこの半導体ヘテロ構造３４を塩素系のドライエッチングによって少なくともＧａＮバッファ層３２が露出するまでエッチングすることにより、メサ構造３５を形成している。
【０００５】
さらに、メサ構造３５の表面に局所的にＴｉ／Ａｌ／Ｎｉ／Ａｕからなりオーミック性を有するソース電極３６、ドレイン電極３７を形成した後、ソース電極３６とドレイン電極３７との間に、例えばＮｉ（３０ｎｍ）／Ａｕ（２００ｎｍ）からなりショットキ性を有するゲート長０．５μｍのゲート電極３８をリフトオフ法等により形成している。
【０００６】
図７に上述したような従来のＧａＮ系ヘテロ構造電界効果トランジスタのＡｌＧａＮ／ＧａＮ界面における伝導帯最下端エネルギーの空間分布図を示す。図７に示すように、従来のＧａＮ系ヘテロ構造電界効果トランジスタにおいて、ゲート電極３８直下の部分における伝導帯最下端エネルギーは横方向座標によらず概ね一定である。
【０００７】
このように構成されるＧａＮ系ヘテロ構造電界効果トランジスタでは、ドレイン電極３７に正の電圧を印加すると、チャネル中に電界が発生し、二次元電子ガスがソース電極３６からドレイン電極３７に向かって走行してドレイン電流が発生する。ゲート電極３８に印加する電圧を変調してドレイン電流を制御することによりトランジスタ動作が達成される。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Y.-F.Wu等著、"Very high breakdown voltage and large transconductance realized on GaN heterojunction field effect transistors"、Applied Physics Letters、1996年、Vol. 69、pp.1438-1440
【非特許文献２】Conal E. Murray著、" Mechanics of edge effects in anisotropic thin film/substrate systems"、Journal of Applied Physics、2006年、vol.100、103532
【非特許文献３】Sean J. Hearnea and Jerry A. Floro著、"Mechanisms inducing compressive stress during electrodeposition of Ｎｉ"、Journal of Applied Physics、2005年、vol.97、014901
【非特許文献４】O. Ambacher等著、"Two-dimensional electron gases induced by spontaneous and piezoelectric polarization charges in N- and Ga-face AlGaN/GaN heterostructures"、Journal of Applied Physics、1999年、vol.85, pp.3222-3233
【非特許文献５】Edward Y. Chang等著、"Passivation of GaAs FET's with PECVD Silicon Nitride Films of Different Stress States"、IEEE Trans. Electron Devices、1988年、vol.35, no.9, pp.1412−1418
【発明の概要】
【発明が解決しようとする課題】
【０００９】
チャネル中に電界が発生する結果として伝導帯最下端エネルギーは場所（横方向座標）に依存するが、ゲート電極直下のドレイン端（ドレイン電極側の端部）に近い領域においては変化が著しい（高電界が発生する）ものの、ソース端（ソース電極側の端部）に近い領域においては変化が小さい（電界は低い）。
【００１０】
ＧａＮ系ヘテロ構造電界効果トランジスタのスイッチング時間は、チャネル中の二次元電子のソース電極３６からドレイン電極３７に至る走行時間によって規定される。そして、優れたトランジスタ動作を実現するためには、二次元電子のチャネル中走行時間を短縮することが必要となる。
【００１１】
しかしながら、上述したように、ヘテロ構造電界効果トランジスタのゲート電極３８下のチャネルにおいてソース端（ソース電極側の端部）に近い領域では、二次元電子をドリフトする電界強度が小さく、従って同領域における走行速度が低い。スイッチング時間を短縮する、すなわち、高い動作周波数を実現するためには、ソース端に近い領域において電子を高速で走行させることが必要となる。
【００１２】
本発明はこのような課題を解決するためになされたもので、その目的はＧａＮ系ヘテロ構造電界効果トランジスタにおいて、ゲート電極直下のチャネルのソース端に局所的に高電界領域を形成することで同領域における電子の走行時間を短縮し、同トランジスタの優れた高速動作を実現することにある。
【課題を解決するための手段】
【００１３】
上記の課題を解決するための第１の発明に係るＧａＮ系ヘテロ構造電荷効果トランジスタは、基板上に積層されるバッファ層と、前記バッファ層上に積層されるショットキ層と、前記ショットキ層上に相互に離間して形成されるソース電極及びドレイン電極と、ショットキ性を有し前記ソース電極及び前記ドレイン電極間に形成されるゲート電極とを備えてなるＧａＮ系ヘテロ構造電界効果トランジスタにおいて、前記ゲート電極と前記ソース電極との間に、絶縁材料からなり圧縮性の内部応力を有する第一の保護膜を設けたことを特徴とする。
【００１４】
第２の発明に係るＧａＮ系ヘテロ構造電界効果トランジスタは、第１の発明に係るＧａＮ系ヘテロ構造電界効果トランジスタにおいて、前記ゲート電極と前記ドレイン電極との間に、絶縁性材料からなる第二の保護膜を設けたことを特徴とする。
【００１５】
第３の発明に係るＧａＮ系ヘテロ構造電界効果トランジスタは、第２の発明に係るＧａＮ系ヘテロ構造電界効果トランジスタにおいて、前記ゲート電極が伸張性の内部応力を有する金属材料からなり、前記第二の保護膜が積極的に内部応力を有しない絶縁性材料からなることを特徴とする。
【００１６】
第４の発明に係るＧａＮ系ヘテロ構造電界効果トランジスタは、第２の発明に係るＧａＮ系ヘテロ構造電界効果トランジスタにおいて、前記ゲート電極が伸張性の内部応力を有する金属材料からなり、前記第二の保護膜が伸張性の内部応力を有する絶縁性材料からなることを特徴とする。
【００１７】
第５の発明に係るＧａＮ系ヘテロ構造電界効果トランジスタは、第１乃至第４のいずれかの発明に係るＧａＮ系ヘテロ構造電界効果トランジスタにおいて、前記ゲート層がニッケル層を含み、前記ニッケル層が前記第一の保護膜以上の膜厚を有するように形成されていることを特徴とする。
【発明の効果】
【００１８】
上述した第１の発明に係るＧａＮ系ヘテロ構造電界効果トランジスタによれば、電界効果トランジスタのチャネル中のゲートのソース端に高電界領域が形成され、同領域において二次元電子が加速される。これにより、ソース電極からドレイン電極にかけて、チャネル中をより短時間で二次元電子が走行することとなり、スイッチング速度を向上させることができる。
【００１９】
また、第２の発明に係るＧａＮ系ヘテロ構造電界効果トランジスタによれば、ヘテロ構造表面のゲートのドレイン端からドレイン電極にかけての領域が第２の保護膜によって覆われるため、安定したデバイス特性を伴ってスイッチング速度をより向上させることができる。
【００２０】
また、第３の発明に係るＧａＮ系ヘテロ構造電界効果トランジスタによれば、伸張性の内部応力を有するゲート電極の内部応力と厚さの積と、圧縮性の内部応力を有する第一の保護膜の内部圧力と厚さの積との和によりゲート電極のソース端にエッジフォースが形成される。そのため、第１の発明に係るＧａＮ系ヘテロ構造電界効果トランジスタに比較して、より大きなエッジフォースをゲート電極のソース端に形成することができる。即ち、より高い電界をチャネル中のゲート電極のソース端に形成することができる。
【００２１】
また、第４の発明に係るＧａＮ系ヘテロ構造電界効果トランジスタによれば、伸張性の内部応力を有するゲート電極の内部応力と厚さとの積が伸張性の内部応力を有する第二の保護膜の内部応力と厚さとの積と打ち消し合い、ゲート電極のドレイン端にエッジフォースが生じない。従って、ゲート電極のドレイン端にチャネル中の電子走行に影響を及ぼし得ない程度の量までピエゾ電荷の発生を抑制することができる。
【００２２】
また、第５の発明に係るＧａＮ系ヘテロ構造電界効果トランジスタによれば、圧縮性の内部応力を有する第一の保護膜よりも伸張性の内部応力を有するゲート電極材料が厚く形成されるので、第１乃至第４の発明に係るＧａＮ系ヘテロ構造電界効果トランジスタに比較して、より強いエッジフォースがゲート電極のソース端に形成される。従って、第１乃至第４の発明に係るＧａＮ系ヘテロ構造電界効果トランジスタに比較して、より高い電界がチャネル中のゲート電極のソース端付近に形成され、より短時間で二次元電子が走行することとなり、更にスイッチング速度を向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例１に係るＧａＮ系ヘテロ構造電界効果トランジスタの構造を示す説明図である。
【図２】本発明の実施例１に係るＧａＮ系ヘテロ構造電界効果トランジスタのピエゾ電荷の空間分布図である。
【図３】本発明の実施例１に係るＧａＮ系ヘテロ構造電界効果トランジスタのＡｌＧａＮ／ＧａＮ界面における伝導帯最下端エネルギーの空間分布図である。
【図４】本発明の実施例２に係るＧａＮ系ヘテロ構造電界効果トランジスタの構造を示す説明図である。
【図５】本発明の実施例４に係るＧａＮ系ヘテロ構造電界効果トランジスタの構造を示す説明図である。
【図６】従来のＧａＮ系ヘテロ構造電界効果トランジスタの代表的な構造を示す説明図である。
【図７】従来のＧａＮ系ヘテロ構造電界効果トランジスタのＡｌＧａＮ／ＧａＮ界面における伝導帯最下端エネルギーの空間分布図である。
【発明を実施するための形態】
【００２４】
以下に、本発明に係るＧａＮ系ヘテロ構造電界効果トランジスタの一実施形態について説明する。
【００２５】
本実施形態では、基板上にバッファ層と、ショットキ層とをＭＯＣＶＤ法により順次積層してなるヘテロ構造と、ショットキ層上に相互に離間して形成されるソース電極及びドレイン電極と、ソース電極とドレイン電極との間に形成されるゲート電極とを有するＧａＮ系ヘテロ構造電界効果トランジスタにおいて、ゲート電極直下のチャネルのソース端に局所的に高電界領域を形成するために、ゲート電極のソース端に接する位置に圧縮性の内部応力を有する第一の保護膜としての絶縁膜を形成する。
【００２６】
このような構成とすることにより、ヘテロ構造中にピエゾ効果による電荷（ピエゾ電荷）を発生させることができる。本実施形態においては絶縁膜の内部応力が圧縮性であることからヘテロ構造中のゲート電極直下部分には負のピエゾ電荷が発生し、ヘテロ構造のゲート電極・ソース電極間の部分には正のピエゾ電荷が発生する。
【００２７】
これにより、ゲート電極直下のソース端付近には二次元電子を加速させる電界が形成される。同電界はトランジスタ動作において電子の走行時間を短縮する効果を有するため、二次元電子が、チャネル中をソース電極からドレイン電極にかけてより短時間で走行することとなり、スイッチング速度を向上させることができる。
【００２８】
なお、ゲート電極の端部に発生するピエゾ電荷量及び電界の強さは絶縁膜の内部応力の強さとその厚さの積（以下、応力・厚さ積という）によって決定される。
【実施例１】
【００２９】
図１乃至図３を用いて本発明に係るＧａＮ系ヘテロ構造電界効果トランジスタの第一の実施例について説明する。図１は本実施例に係るＧａＮ系ヘテロ構造電界効果トランジスタの構造を示す説明図、図２は本実施例に係るＧａＮ系ヘテロ構造電界効果トランジスタのピエゾ電荷の空間分布図、図３は本実施例に係るＧａＮ系ヘテロ構造電界効果トランジスタのＡｌＧａＮ／ＧａＮ界面における伝導帯最下端エネルギーの空間分布図である。
【００３０】
図１に示すように、本実施例に係るＧａＮ系ヘテロ構造電界効果トランジスタは、（0001）サファイア基板１上に順次設けられたＧａＮバッファ層２及びＡｌＧａＮショットキ層３と、ＡｌＧａＮショットキ層３上に設けられたソース電極６、ドレイン電極７、ゲート電極８、及び第一の保護膜としての第一の絶縁膜９とを有して構成される。
【００３１】
具体的には、（0001）サファイア基板１上に厚さ２μｍの不純物を積極的に含まないＧａＮバッファ層２、及び、厚さ２０ｎｍ、Ａｌ組成０．２５の不純物を積極的に含まないＡｌＧａＮショットキ層３をＭＯＣＶＤ法により順次積層して、ウルツ鉱構造を有し表面がIII族原子面で覆われる窒化半導体ヘテロ構造４を形成する。
【００３２】
そしてこの窒化半導体ヘテロ構造４に対し、塩素系のドライエッチングにより少なくともＧａＮバッファ層２が露出するまでエッチングすることにより、メサ構造５を形成する。
【００３３】
さらに、このメサ構造５の表面に局所的にＴｉ／Ａｌ／Ｎｉ／Ａｕからなりオーミック性を有するソース電極６、ドレイン電極７を形成した後、ソース電極６とドレイン電極７との間に例えばＮｉ（３０ｎｍ）／Ａｕ（２００ｎｍ）からなりショットキ性を有するゲート長０．５μｍのゲート電極８をリフトオフ法などにより形成する。
【００３４】
さらに加えて、ゲート電極８のソース端（ソース電極６側の端部）に接する位置（ソースエッジ）に、０．５ＧＰａの圧縮性の内部応力を有する窒化シリコン（ＳｉＮ）からなり、厚さが１４０ｎｍの第一の保護膜としての第一の絶縁膜９を形成する。なお、本実施例では、ソース電極６とゲート電極８との間の領域全体に第一の絶縁膜９を形成している。
【００３５】
このように構成される本実施例に係るＧａＮ系ヘテロ構造電界効果トランジスタにおいては、ゲート電極８のソース端が接する窒化物半導体ヘテロ構造４表面の位置Ａに図１中に矢印で示すように、局所的にエッジフォース（edge force）という名称で知られる著しい力Ｆ（以下、エッジフォースＦという）が印加される（例えば、非特許文献２参照）。エッジフォースＦの大きさは第一の絶縁膜９の応力・厚さ積と、ゲート電極８のＮｉ層の応力・厚さ積との差に等しい。
【００３６】
本実施例において、第一の絶縁膜９は内部応力が０．５ＧＰａ（圧縮性）、膜厚が１４０ｎｍであり応力・膜厚積は７０ＧＰａ・ｎｍである。またゲート電極８のＮｉ層の内部応力は通常１ＧＰａ（伸張性）であることが知られており（例えば、非特許文献３参照）、その厚さは３０ｎｍであるため応力・厚さ積は３０ＧＰａ・ｎｍである。第一の絶縁膜９の内部応力とゲート電極８の内部応力の向きが反対なので、本実施例におけるエッジフォースＦは、第一の絶縁膜９の応力・厚さ積とゲート電極７の応力・厚さ積との絶対値の和に等しく、ゲート幅あたり（７０＋３０＝）１００ＧＰａ・ｎｍであり、その向きは図１に矢印で示す向きとなる。
【００３７】
エッジフォースＦの効果により窒化物半導体ヘテロ構造４中のソース電極６、ゲート電極８間の部分にはひっぱり歪み、ゲート電極８直下部分には圧縮歪みが生ずる。歪みの大きさは位置Ａからの距離に強く依存し、位置Ａから離れた位置での歪みは急激に小さくなる。
【００３８】
ＧａＮバッファ層２、ＡｌＧａＮショットキ層３中のピエゾ効果のために、歪みの空間変化に比例するピエゾ電荷が発生するのであるから、本実施例においては、図２に示すように窒化物半導体ヘテロ構造４中の位置Ａの近傍にピエゾ電荷が発生する。窒化物半導体ヘテロ構造４をＭＯＣＶＤ法で成長したことから、この窒化物半導体ヘテロ構造４の表面はIII族原子面で覆われており（例えば、非特許文献４参照）、また、窒化物半導体ヘテロ構造４のソース電極６、ゲート電極８間の部分にはひっぱり歪み、ゲート電極８直下部分には圧縮歪みが生ずることから、ＧａＮバッファ層２及びＡｌＧａＮショットキ層３におけるピエゾ電荷の正負は図２の通りとなる。
【００３９】
従って、本実施例に係るＧａＮ系ヘテロ構造電界効果トランジスタによれば、図３に示すように、ゲート電極８のソース端において、ＡｌＧａＮ／ＧａＮ界面における伝導帯最下端エネルギーにはスパイク状の場所依存性が生じ、ドレイン電圧を印加していない状態で約５ｋＶ／ｃｍという高い電界がゲート電極８のソース端直下に生ずる。
【００４０】
これにより、本実施例に係るＧａＮ系ヘテロ構造電界効果トランジスタの動作時（ドレイン電極７に正のバイアス電圧を印加した状態）に、ソース電極６からゲート電極８直下に注入される二次元電子ガスは、同電界の作用によりゲート電極８直下のソース電極６に近い部分において加速され、これにより高速度でのトランジスタ動作が実現される。
【００４１】
なお、ゲート電極８のドレイン端（ドレイン電極７側の端部）直下にはゲート電極８の内部応力に起因するエッジフォースが生ずるのみでその大きさは３０ＧＰａ・ｎｍに過ぎない。従ってゲート電極８のドレイン端付近に生じうるピエゾ電荷量は無視できるほど小さく、その結果としてゲート電極８のドレイン端に生ずる電界の影響は無視することができる。
【実施例２】
【００４２】
図４を用いて本発明に係るＧａＮ系ヘテロ構造電界効果トランジスタの第二の実施例について説明する。図４は本実施例に係るＧａＮ系ヘテロ構造電界効果トランジスタの構造を示す説明図である。
【００４３】
図４に示すように、本実施例に係るＧａＮ系ヘテロ構造電界効果トランジスタは、（0001）サファイア基板１１上に順次設けられたＧａＮバッファ層１２及びＡｌＧａＮショットキ層１３と、ＡｌＧａＮショットキ層上に設けられたソース電極１６、ドレイン電極１７、ゲート電極１８、第一の保護膜としての第一の絶縁膜１９、及び第二の保護膜としての第二の絶縁膜２０とを有して構成される。
【００４４】
具体的には、（0001）サファイア基板１１上に、厚さ２μｍの不純物を積極的に含まないＧａＮバッファ層１２、及び、厚さ２０μｍ、Ａｌ組成０．２５の不純物を積極的に含まないＡｌＧａＮショットキ層１３をＭＯＣＶＤ法により積層して、ウルツ鉱構造を有し表面がIII族原子面で覆われる窒化物半導体ヘテロ構造１４を形成する。
【００４５】
そしてこの窒化物半導体ヘテロ構造１４を、塩素系のドライエッチングにより少なくともＧａＮバッファ層が露出するまでエッチングすることによりメサ構造１５を形成する。
【００４６】
さらに、このメサ構造１５表面に局所的にＴｉ／Ａｌ／Ｎｉ／Ａｕからなりオーミック性を有するソース電極１６、ドレイン電極１７を形成した後、ソース電極１６及びドレイン電極１７の間に、例えばＮｉ／Ａｕからなりショットキ性を有するゲート長０．５μｍのゲート電極１８をリフトオフ法などにより形成する。
【００４７】
さらに加えて、窒化半導体ヘテロ構造１４表面のゲート電極１８のソース端に接する位置（ソースエッジ）に、０．５ＧＰａの圧縮性の内部応力を有する窒化シリコン（ＳｉＮ）からなり、厚さが１４０ｎｍの第一の絶縁膜１９を形成する。そしてこれと同時に、窒化半導体ヘテロ構造１４表面のゲート電極１８とドレイン電極１７との間に、意図的に内部応力を有しない窒化シリコン（ＳｉＮ）からなる第二の保護膜としての第二の絶縁膜２０を形成する。なお、本実施例においてはゲート電極１８とソース電極１６との間の領域全体に第一の絶縁膜１９を、また、ゲート電極１８とドレイン電極１７との間の領域全体に第二の絶縁膜２０を形成している。
【００４８】
ここで、圧縮性の内部応力を有するＳｉＮからなる第一の絶縁膜１９と意図的に内部応力を有しないか伸張性の内部応力を有するＳｉＮからなる第二の絶縁膜２０を、成膜条件を変更することにより区別して形成できることが従来から知られている（例えば、非特許文献５参照）。
【００４９】
本実施例に係るＧａＮ系ヘテロ構造電界効果トランジスタにおいては、第二の絶縁膜２０は意図的に内部応力を有しないので、ゲート電極１８のドレイン端にはゲート電極１８の内部応力に起因するエッジフォースが生ずるのみで、その大きさは３０ＧＰａ・ｎｍに過ぎない。従って実施例１と同様にゲート電極１８のドレイン端付近に生じ得るピエゾ電荷量は無視し得るほど小さい。
【００５０】
このように構成される本実施例に係るＧａＮ系ヘテロ構造電界効果トランジスタによれば、第一の絶縁膜１９を設けたことにより、実施例１と同様に、ＧａＮ系ヘテロ構造電界効果トランジスタの動作時にソース電極１６からゲート電極１８直下に注入される二次元電子ガスが、ゲート電極１８直下のソース電極１６に近い部分において加速され、これにより高速度でのトランジスタ効果が実現できる。
【００５１】
さらに、窒化物半導体ヘテロ構造１４表面の金属電極１６，１７，１８間の領域を全て絶縁膜１９，２０によって覆う構造としたため、絶縁膜１９，２０の保護膜としての機能により、デバイス特性の安定性に優れた電界効果トランジスタを実現することができる。
【実施例３】
【００５２】
本発明に係るＧａＮ系ヘテロ構造電界効果トランジスタの第三の実施例について説明する。本実施例に係るＧａＮ系ヘテロ構造電界効果トランジスタは、図４に示し上述した第二の絶縁膜２０に代えて、伸張性を有し応力・厚さ積が３０ＧＰａ・ｎｍとなるＳｉＮによって形成された第二の保護膜としての第二の絶縁膜２０’（図４参照）を用いるものである。その他の構成は第二の実施例において説明した構成と概ね同様であり、図４に示し上述した部材と同様の効果を奏する部材については同一の符合を付して重複する説明は省略する。
【００５３】
本実施例においては、第二の絶縁膜２０’の応力・厚さ積がゲート電極１８の応力・厚さ積と打ち消しあうので、ゲート電極１８のドレイン端に生じ得るエッジフォースは第二の実施例と比較して非常に僅かである。
【００５４】
従って、本実施例に係るＧａＮ系ヘテロ構造電界効果トランジスタによれば、第二の実施例に比較してゲート電極１８のドレイン端付近に生じ得るピエゾ電荷量をさらに低減することができる。
【実施例４】
【００５５】
図５を用いて本発明に係るＧａＮ系ヘテロ構造電界効果トランジスタの第四の実施例について説明する。図５は本実施例に係るＧａＮ系ヘテロ構造電界効果トランジスタの構造を示す説明図である。
【００５６】
図５に示すように、本実施例に係るＧａＮ系ヘテロ構造電界効果トランジスタは、（0001）サファイア基板２１上に順次設けられたＧａＮバッファ層２２及びＡｌＧａＮショットキ層２３と、ＡｌＧａＮショットキ層２３上に設けられたソース電極２６、ドレイン電極２７、ゲート電極２８、第一の保護膜としての第一の絶縁膜２９、及び第二の保護膜としての第二の絶縁膜３０とを有して構成される。
【００５７】
具体的には、（0001）サファイア基板２１上に、厚さ２μｍの不純物を積極的に含まないＧａＮバッファ層２２、及び、厚さ２０ｎｍ、Ａｌ組成０．２５の不純物を積極的に含まないＡｌＧａＮショットキ層２３をＭＯＣＶＤ法により順次積層し、ウルツ鉱構造を有し表面がIII族原子面で覆われる窒化物半導体ヘテロ構造２４を形成する。
【００５８】
そしてこの窒化物半導体ヘテロ構造２４を、塩素系のドライエッチングにより少なくともＧａＮバッファ層２２が露出するまでエッチングすることによりメサ構造２５を形成する。
【００５９】
さらに、このメサ構造２４表面に、局所的にＴｉ／Ａｌ／Ｎｉ／Ａｕからなりオーミック性を有するソース電極２６、ドレイン電極２７を形成した後、ソース電極２６とドレイン電極２７との間のソース電極２６側に、０．５ＧＰａの圧縮性の内部応力を有する窒化シリコン（ＳｉＮ）からなり、厚さが１４０ｎｍの第一の保護膜としての第一の絶縁膜２８を形成する。
【００６０】
さらに加えて、窒化物半導体ヘテロ構造２４表面の第一の絶縁膜２９とドレイン電極２７との間のドレイン電極２７側に、伸張性の内部応力を有し、応力・厚さ積が１４０ＧＰａ・ｎｍとなるＳｉＮからなり、厚さ１４０ｎｍの第二の保護膜としての第二の絶縁膜３０を形成する。第一の絶縁膜２９と第二の絶縁膜３０との間隔は０．５μｍとする。
【００６１】
さらに、窒化物半導体ヘテロ構造２４表面の第一の絶縁膜２９と第二の絶縁膜３０とに挟まれた位置に、厚さが１４０ｎｍ以上となるようにＮｉ層を形成し、さらにこのＮｉ層上にＡｕ層を形成し、例えばイオンミリング法によりＮｉ層及びＡｕ層を選択エッチングしてゲート長０．５μｍのゲート電極２８を形成する。なお、本実施例では、図５に示すように、少なくともＡｕ層は第一の絶縁膜２９及び第二の絶縁膜３０の一部を覆うように形成されている。
【００６２】
本実施例における第一の絶縁膜２９及び第二の絶縁膜３０による効果は、上述した実施例３における第一の絶縁膜１９及び第二の絶縁膜２０による効果と同様である。上述した実施例と同様に本実施例のゲート電極２８はＮｉ／Ａｕにより形成されている。ただ、本実施例においてゲート電極２８のＮｉ層は、第一の絶縁膜２９以上の厚さを有するように形成されている。Ｎｉは１ＧＰａなる伸張性の内部応力を有するので、Ｎｉ層の厚さを第一の絶縁膜２９の厚さである１４０ｎｍ以上とすることにより、実施例１、実施例２に比較して、エッジフォースを１１０ＧＰａ・ｎｍ以上強くする、すなわち、ゲート電極２８のソース端に生ずる電界を高くすることができる。従って、実施例１，２に比較して電子がチャネル中をより短時間で走行することが可能となり、より高周波特性に優れたトランジスタ動作を実現することができる。
【００６３】
また、本実施例においては第二の絶縁膜３０の応力・厚さ積がゲート電極２８のＮｉ層の応力・厚さ積を打ち消すので、ゲート電極２８のドレイン端に発生するエッジフォースは無視し得るほど小さい。従って、ゲート電極２８のドレイン端に発生するピエゾ電荷量は無視することができる。
【００６４】
なお、上述した実施例は一例であり、本発明の趣旨を逸脱しない範囲で種々の変更が可能であることはいうまでもない。例えば、エッジフォースの大きさは第一の絶縁膜の応力・厚さ積で与えられるので、所定のエッジフォースを実現するための内部応力と厚さは任意でよい。ただし、エッジフォースの値が大きければ大きいほど上述した実施例の効果は大きい。なお、第一の絶縁膜の内部応力及び厚さの実現可能な最大値は内部応力1GPa、絶縁膜厚1000nmとする。
【００６５】
また、所定の内部応力を有する限り、第一の絶縁膜、第二の絶縁膜の材質は任意とする。さらに、ＧａＮバッファ層厚、ＡｌＧａＮショットキ層厚、ＡｌＧａＮショットキ層のＡｌ組成は任意でよい。
【００６６】
また、上述した実施例１〜４では第一の絶縁膜９，１９，２９をゲート電極８，１８，２８とソース電極６，１６，２６との間の領域全体、第二の絶縁膜２０（又は２０’），３０をゲート電極１８，２８とドレイン電極１７，２７との間の領域全体に形成する例を示したが、第一の絶縁膜、第二の絶縁膜はそれぞれゲート電極のソース端、ドレイン端に接していればよく、このような構成とすることにより本発明の効果を得ることができる。ただし、第一の絶縁膜、第二の絶縁膜をそれぞれゲート電極とソース電極、ゲート電極とドレイン電極の間の領域全体に形成すれば素子の表面を保護し安定したデバイス動作を実現することが可能となり、より好適である。
【００６７】
［実施例の変更可能性］
ここで、ヘテロ構造は（1000）面上のウルツ鉱構造を有するので、面内での弾性的性質及びピエゾ効果は等方的である。従って本発明による効果は電界効果トランジスタの二次元電子走行方向（電界効果トランジスタのソース電極からドレイン電極に至る方向）に依らない。
ＭＢＥ法にて上記ヘテロ構造を成長すると、表面がＶ族原子面で覆われることが知られ
ている。その場合はヘテロ構造中のピエゾ係数の正負が逆転し、上記実施例において説明した第一の絶縁膜９，１９，又は２９に代えて伸張性の内部応力を有する絶縁膜を形成することにより本発明と同等の効果が発揮される。更に圧縮性の内部応力を有する金属材料（例えばＷＳｉＮ）をゲート電極に用いることにより、上記実施例において伸張性の内部応力を有するＮｉをゲート電極に用いたことと同じ効果が発揮される。
【産業上の利用可能性】
【００６８】
本発明は、ＧａＮ系ヘテロ構造電界効果トランジスタに適用可能であり、とくに、低バイアス電圧における高周波動作に優れたＧａＮ系ヘテロ構造電界効果トランジスタに適用して好適なものである。
【符号の説明】
【００６９】
１，１１，２１  （0001）サファイア基板
２，１２，２２  ＧａＮバッファ層
３，１３，２３  ＡｌＧａＮショットキ層
４，１４，２４  窒化物半導体へテロ構造
５，１５，２５  メサ構造
６，１６，２６  ソース電極
７，１７，２７  ドレイン電極
８，１８，２８  ゲート電極
９，１９，２９  第一の絶縁膜
２０，２０’，３０  第二の絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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