(57)【要約】      （修正有）【課題】高い位置決め精度でライフタイム制御領域を所定範囲に形成することが可能な半導体装置の製造方法を提供する。【解決手段】素子構造体２０１の表面２ａにレジストフィルムを形成するレジスト層形成工程を備える。低ライフタイム領域を作成する領域である所定範囲のレジストフィルムを除去して、開口部を形成するパターニング工程を備える。開口部を介してヘリウムイオンを打ち込むことによって、半導体層２の所定範囲に低ライフタイム領域を形成する打ち込み工程を備える。キャリアのライフタイムを制御する低ライフタイム領域６１が所定範囲に選択的に形成された半導体装置１が形成される。【選択図】図７
2011100762.tif 000002
【特許請求の範囲】
【請求項１】
キャリアのライフタイムを制御するライフタイム制御領域を所定範囲に備えている半導体装置を製造する方法であって、
半導体基板の表面にレジスト層を形成するレジスト層形成工程と、
前記所定範囲のレジスト層を除去して開口部を形成するパターニング工程と、
開口部を介して半導体基板の前記所定範囲に荷電粒子を打ち込むことによって、半導体基板の前記所定範囲にライフタイム制御領域を形成する打ち込み工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
レジスト層形成工程の前に行なわれる、半導体基板の表面にフィルム部材を貼り付けるフィルム部材貼り付け工程と、
打ち込み工程の後に行なわれる、フィルム部材を半導体基板から除去する除去工程とをさらに備え、
レジスト層形成工程ではレジスト層がフィルム部材の表面に形成され、
除去工程ではフィルム部材と共にレジスト層が除去される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
フィルム部材貼り付け工程と除去工程との間に行なわれる、半導体基板の裏面を研磨する裏面研磨工程をさらに備え、
前記フィルム部材は、裏面研磨工程において半導体基板の表面を保護するための保護テープである
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
フィルム部材貼り付け工程において、上面にレジスト層が予め一体に形成されたフィルム部材が使用されることにより、フィルム部材貼り付け工程とレジスト層形成工程とが同時に行なわれる
ことを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記半導体装置は、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している半導体装置であり、
前記所定範囲は、ダイオード素子領域である
ことを特徴とする請求項１ないし４の何れかに記載の半導体装置の製造方法。
【請求項６】
前記荷電粒子は、ヘリウムイオンである
ことを特徴とする請求項１ないし５の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、キャリアのライフタイムを制御するライフタイム制御領域を所定範囲に備えている半導体装置を製造する方法に関する。ライフタイム制御領域は、結晶欠陥を有する領域であり、キャリアのライフタイムを制御することができる領域である。
【背景技術】
【０００２】
特許文献１には、ＩＧＢＴ（insulated gate bipolar transistor）とＦＷＤ（free wheel diode）が同一半導体基板に混在している半導体装置が開示されている。この半導体装置では、ＦＷＤ領域に選択的にイオン照射を行なうことにより、ＦＷＤ領域のみにライフタイム制御領域が形成されている。ＦＷＤ領域に選択的にイオン照射を行なう方法としては、通常、ＦＷＤ領域に対応する部分に予め開口部が形成された照射用マスクをウェハに貼り付け、照射用マスクを介してイオン照射を行なう方法が採られる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１９２７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ウェハへ照射用マスクを貼り付ける際には、ウェハと照射用マスクとの位置合わせを行なう必要がある。ウェハと照射用マスクとの位置合わせに位置ずれが発生すると、所望の位置に欠陥領域（ライフタイム制御領域）が形成されない。ＩＧＢＴ領域に欠陥領域が形成されるとＩＧＢＴが高抵抗化し、ＦＷＤ領域に欠陥領域が形成されないとダイオードの逆回復電荷の増大が発生する。
【０００５】
本願の技術は、上記の問題を解決するために創案された。すなわち、本願は、ライフタイム制御領域を所定範囲に備えている半導体装置の製造方法において、高い位置決め精度でライフタイム制御領域を形成することが可能な技術を提供する。
【課題を解決するための手段】
【０００６】
本願に開示される半導体装置の製造方法は、キャリアのライフタイムを制御するライフタイム制御領域を所定範囲に備えている半導体装置を製造する方法である。この半導体装置の製造方法は、半導体基板の表面にレジスト層を形成するレジスト層形成工程を備える。また、所定範囲のレジスト層を除去して開口部を形成するパターニング工程を備える。さらに、開口部を介して半導体基板の所定範囲に荷電粒子を打ち込むことによって、半導体基板の所定範囲にライフタイム制御領域を形成する打ち込み工程を備える。
【０００７】
本願に開示される半導体装置の製造方法では、レジストをパターニングすることにより、所定領域に選択的に荷電粒子を打ち込み、ライフタイム制御領域を作成する。すると、所定領域の位置決め精度は、レジストをパターニングする精度と同等となる。一方、所定領域に対応する部分に予め開口部が形成された照射用マスクをウェハに貼り付けることにより、所定領域に選択的にライフタイム制御領域を作成する場合には、所定領域の位置決め精度は、照射用マスクの貼り合せ精度と同等になる。そして、照射用マスクの貼り合せ精度に比して、レジストをパターニングする精度の方が高い。よって、上記した半導体装置の製造方法では、照射用マスクを用いた半導体装置の製造方法に比して、高精度にライフタイム制御領域を形成することができる。
【０００８】
また、本願に開示される半導体装置の製造方法は、レジスト層形成工程の前に行なわれる、半導体基板の表面にフィルム部材を貼り付けるフィルム部材貼り付け工程をさらに備えることができる。また、打ち込み工程の後に行なわれる、フィルム部材を半導体基板から除去する除去工程をさらに備えることができる。この場合に、レジスト層形成工程では、レジスト層がフィルム部材の表面に形成されることが好ましい。また除去工程では、フィルム部材と共にレジスト層が除去されることが好ましい。これにより、フィルム部材と共にレジスト層が除去されるため、レジスト層を除去するためのレジスト除去工程を別途行なう必要がない。よってレジスト除去工程を省略できるため、製造コストを低減することが可能となる。
【０００９】
また、本願に開示される半導体装置の製造方法は、フィルム部材貼り付け工程と除去工程との間に行なわれる、半導体基板の裏面を研磨する裏面研磨工程をさらに備えることができる。この場合に、フィルム部材は、裏面研磨工程において半導体基板の表面を保護するための保護テープであることが好ましい。これにより、保護テープを、レジスト除去のためのフィルム部材として共用することができる。よって、レジスト除去用のフィルム部材を別途用意する必要がないため、製造コストを低減することが可能となる。
【００１０】
また、本願に開示される半導体装置の製造方法では、フィルム部材貼り付け工程において、上面にレジスト層が予め一体に形成されたフィルム部材が使用されることにより、フィルム部材貼り付け工程とレジスト層形成工程とが同時に行なわれることが好ましい。これにより、レジスト層形成工程を省略できるため、製造コストを低減することが可能となる。
【００１１】
また、本願に開示される半導体装置の製造方法は、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している半導体装置の製造方法に適用することができる。この場合に、所定範囲をダイオード素子領域とすることができる。これにより、ダイオード素子領域に高精度にライフタイム制御領域が形成され、ＩＧＢＴ素子領域にはライフタイム制御領域が形成されない。その結果、ダイオード素子領域では、導通状態から非導通状態に移行する際のリカバリ動作時に、アノード層に戻るキャリアの一部が、低ライフタイム領域で消失するため、ダイオード素子領域でのリカバリ損失を低減化することができる。また、ＩＧＢＴ素子領域では、ＩＧＢＴ素子領域がオン状態のときにドリフト層に存在するホールが消失し難く、伝導度変調が活発に行われるため、ＩＧＢＴ素子領域のオン電圧の増大を防止することができる。よって、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している半導体装置において、ＩＧＢＴ素子領域のオン電圧を増大させることなく、ダイオード素子領域のリカバリ損失を低減化することが可能となる。
【００１２】
また、本願に開示される半導体装置の製造方法では、荷電粒子はヘリウムイオンであることが好ましい。ヘリウムは、ライフタイムを調整することができる非導電型不純物の中では、比較的軽い。よって、半導体基板の表面から深い範囲にまで注入することができる。
【発明の効果】
【００１３】
本願に開示される半導体装置の製造方法によれば、ライフタイム制御領域を所定範囲に備えている半導体装置の製造方法において、高い位置決め精度でライフタイム制御領域を形成することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】逆導通型の半導体装置１の要部断面図である。
【図２】半導体装置１のＩＧＢＴ素子領域Ｊ１のオン状態を説明する図である。
【図３】半導体装置１のダイオード素子領域Ｊ２の導通状態を説明する図である。
【図４】半導体装置１の製造工程を説明する図（その１）である。
【図５】半導体装置１の製造工程を説明する図（その２）である。
【図６】半導体装置１の製造工程を説明する図（その３）である。
【図７】半導体装置１の製造工程を説明する図（その４）である。
【図８】半導体装置１の製造工程を説明する図（その５）である。
【図９】半導体装置１の製造工程を説明する図（その６）である。
【図１０】半導体装置１の製造工程を説明する図（その７）である。
【図１１】ウェハ２００の上面図（その１）である。
【図１２】ウェハ２００の上面図（その２）である。
【発明を実施するための形態】
【００１５】
以下に説明する実施例の主要な特徴を列記しておく。
（特徴１）荷電粒子は、ヘリウム、プロトン、デュートロン（重水素イオン）等が用いられる。
【実施例】
【００１６】
図１に、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２が同一半導体層２に混在している逆導通型の半導体装置１の要部断面図を示す。半導体装置１は、シリコンを材料とする半導体層２と、半導体層２の裏面２ｂに形成されている裏面電極３と、半導体層２の表面２ａに形成されている表面電極５を備えている。
【００１７】
裏面電極３は、ＩＧＢＴ素子領域Ｊ１の裏面とダイオード素子領域Ｊ２の裏面に連続して伸びている。半導体層２は、浅部２Ｕと深部２Ｌを備えている。深部２Ｌは、p+型のコレクタ領域８０とn+型のカソード領域７０を備えている。コレクタ領域８０は、半導体層２の裏面２ｂのうちのＩＧＢＴ素子領域Ｊ１の範囲に形成されている。カソード領域７０は、裏面２ｂのうちのダイオード素子領域Ｊ２の範囲に形成されている。前述した裏面電極３は、コレクタ領域８０とカソード領域７０に共通に接続している。また、深部２Ｌは、コレクタ領域８０とカソード領域７０の上部に共通に形成されているn-型のドリフト層６０を備えている。
【００１８】
半導体層２の浅部２Ｕには、複数本のトレンチＴが形成されている。各々のトレンチＴは、その長手方向を図１に示す奥行き方向に揃えて伸びている。また、各々のトレンチＴは、半導体層２の表面２ａから半導体層２の深さ方向に伸びている。トレンチＴ内には、絶縁膜１４に囲まれている状態でトレンチゲート電極１２が収容されている。浅部２Ｕは、隣接する一対のトレンチＴによって複数個の区画領域４に区画されている。
【００１９】
各々の区画領域４には同じ半導体構造が形成されている。区画領域４は、低濃度p型層３０とn+型のトレンチ隣接領域２０と高濃度p型領域２２を備えている。低濃度p型層３０は、隣接するトレンチＴ間に亘って形成されている。n+型のトレンチ隣接領域２０は、半導体層２の表面２ａの一部に露出している。トレンチ隣接領域２０は、トレンチＴと接している。したがって、トレンチ隣接領域２０は、絶縁膜１４を介してトレンチゲート電極１２と対向している。高濃度p型領域２２は、半導体層２の表面２ａの他の一部に露出している。高濃度p型領域２２は、隣接するトレンチ隣接領域２０の間に配置されている。区画領域４では、トレンチ隣接領域２０と高濃度p型領域２２が、低濃度p型層３０によってn-型のドリフト層６０から分離されている。本発明では、ＩＧＢＴ素子領域Ｊ１のn-型のドリフト層６０と、ダイオード素子領域Ｊ２のn-型のドリフト層６０が共通であることから、両者を総称してドリフト層という。
【００２０】
ＩＧＢＴ素子領域Ｊ１では、低濃度p型層３０がボディ領域として機能し、トレンチ隣接領域２０がエミッタ領域として機能し、高濃度p型領域２２がボディコンタクト領域として機能する。ダイオード素子領域Ｊ２では、低濃度p型層３０が低濃度アノード層として機能し、高濃度p型領域２２がアノード領域として機能する。
【００２１】
さらに、ダイオード素子領域Ｊ２は、ドリフト層６０の少なくとも一部の領域に形成されている低ライフタイム領域６１を備えている。図１に示す半導体装置１では、ドリフト層６０と低濃度p型層３０の境界近傍のドリフト層６０内に、低ライフタイム領域６１が形成されている。低ライフタイム領域６１は、トレンチＴの最深部よりも浅い範囲に形成されている。低ライフタイム領域６１は、隣接するトレンチＴ間に亘って伸びている。
【００２２】
低ライフタイム領域６１は、ドリフト層６０の他の領域と比較すると、正孔トラップとして機能する欠陥の濃度が高いため、ホールのライフタイムが短い。半導体装置１では、低ライフタイム領域６１におけるホールのライフタイムは、低ライフタイム領域６１と同一深さにおけるＩＧＢＴ素子領域Ｊ１内のドリフト層６０におけるホールのライフタイムよりも短い。ドリフト層６０は、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２に共通しており、ＩＧＢＴ素子領域Ｊ１には低ライフタイム領域６１が形成されていない。したがって、低ライフタイム領域６１を含むドリフト層６０におけるホールのライフタイムの平均値は、ＩＧＢＴ素子領域Ｊ１内よりもダイオード素子領域Ｊ２内において短い。
【００２３】
半導体層２の表面２ａに形成されている表面電極５は、ＩＧＢＴ素子領域Ｊ１の表面とダイオード素子領域Ｊ２の表面に連続して伸びている。表面電極５は、ＩＧＢＴ素子領域Ｊ１ではトレンチ隣接領域（エミッタ領域）２０と高濃度p型領域（ボディコンタクト領域）２２と導通している。また、表面電極５は、ダイオード素子領域Ｊ２ではトレンチ隣接領域２０と高濃度p型領域（アノード領域）２２と導通している。トレンチゲート電極１２と表面電極５の間には絶縁膜１０が形成されており、両者は接続していない。トレンチゲート電極１２は、表面電極５が形成されていない領域（図１の奥行き方向のいずれかの断面）で、図示していないゲート配線と接続している。
【００２４】
これにより、逆導通ＩＧＢＴとして機能する半導体装置１が構成されている。半導体装置１は、ＩＧＢＴ素子領域Ｊ１で構成されるＩＧＢＴの一対の主電極間（コレクタ・エミッタ間）に、ダイオード素子領域Ｊ２で構成されるダイオードが逆並列に接続されている回路として機能する。
【００２５】
図２を参照して、半導体装置１の裏面電極３に、表面電極５よりも高い電圧を印加するとともに、トレンチゲート電極１２に閾値以上のゲート電圧Ｇ（ゲートオン電圧）を印加する場合の半導体装置１の動作を説明する。この場合には、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２の双方で、トレンチゲート電極１２に絶縁膜１４を介して対向している低濃度p型層３０がn型に反転してn型チャネルが形成される。図２では、n型チャネルをバツ印で模式的に記載してある。これにより、トレンチ隣接領域２０から流出した電子が、n型チャネルを介してドリフト層６０に注入される。図２では、電子をマイナス印で模式的に記載してある。この結果、ＩＧＢＴ素子領域Ｊ１のコレクタ領域８０からドリフト層６０に向けてホールが移動する。図２では、ホールをプラス印で模式的に記載してある。ドリフト層６０には電子とホールが注入されて伝導度変調現象が起こり、ＩＧＢＴ素子領域Ｊ１が低いオン電圧でオン状態となる。図２の太い矢印で示すように、裏面電極３から表面電極５に電流が流れる。
【００２６】
図３を参照して、半導体装置１の表面電極５に、裏面電極３よりも高い順方向電圧を印加する場合の半導体装置１の動作を説明する。トレンチゲート電極１２にはゲートオン電圧を加えない。この場合には、ダイオード素子領域Ｊ２とＩＧＢＴ素子領域Ｊ１の双方で、高濃度p型領域２２から低濃度p型層３０を介してドリフト層６０にホールが流出する。その一方において、ダイオード素子領域Ｊ２のn+型のカソード領域７０からドリフト層６０に向けて電子が移動する。その結果、ダイオード素子領域Ｊ２が導通状態になる。図３に太い矢印で示すように、表面電極５から裏面電極３に電流が流れる。
【００２７】
その後に、表面電極５の電圧を裏面電極３の電圧よりも低くすると、高濃度p型領域２２からドリフト層６０にホールが流出しなくなる。これにより、ダイオード素子領域Ｊ２が非導通状態となる。ダイオード素子領域Ｊ２が導通状態から非導通状態に移行する際に、ドリフト層６０に注入されたホールが低濃度p型層３０に戻ろうとする。この現象に起因して、ダイオード素子領域Ｊ２に、導通状態のときとは逆方向（図３に示す太い矢印とは逆方向）のリカバリ電流が流れようとする。本実施例の半導体装置１は、ダイオード素子領域Ｊ２内のドリフト層６０に低ライフタイム領域６１を備えている。これにより、ダイオード素子領域Ｊ２のリカバリ動作時に、低濃度p型層３０に戻るホールの一部が、低ライフタイム領域６１で消失する。ダイオード素子領域Ｊ２のリカバリ電流を低減化することができ、ダイオード素子領域Ｊ２でのリカバリ損失を低減化することができる。
【００２８】
また、本実施例の半導体装置１では、ＩＧＢＴ素子領域Ｊ１には、低ライフタイム領域６１が形成されていない。ＩＧＢＴ素子領域Ｊ１では、ＩＧＢＴ素子領域Ｊ１がオン状態のときにドリフト層６０に存在するホールが消失し難く、伝導度変調が活発に行われる。ＩＧＢＴ素子領域Ｊ１のオン電圧は、低ライフタイム領域６１が形成されていない場合と同様に低い。本実施例の半導体装置１によると、ＩＧＢＴ素子領域Ｊ１のオン電圧を増大させることなくリカバリ損失を低減化することができる。
【００２９】
次に、半導体装置１の製造方法を、図４ないし図１０の要部断面図と、図１１および図１２の上面図を参照して説明する。なお、ウェハ表面に素子構造を形成する方法は、従来公知の方法を用いることができるため、以下の説明は、ウェハ表面に素子構造が形成されている段階から、低ライフタイム領域の作成を開始する場合について行う。
【００３０】
図４に示すように、半導体層２（厚さ約７２５μｍ）の表面には素子構造体２０１が形成されている。素子構造体２０１は、半導体装置１における浅部２Ｕ（図１）の素子構造を簡略化して斜線部で示したものである。素子構造体２０１は、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２とに分かれている。
【００３１】
図１１に、半導体装置１が作成されるウェハ２００の上面図を示す。ウェハ２００には、複数の半導体装置１がチップごとに形成される。すなわち、各チップには、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２が形成される。またウェハ２００のダイシングライン上には、位置合わせ用のアライメントマークＡ１が形成される。なおアライメントマークＡ１は、チップごとに多数備えられていてもよい。
【００３２】
図５に示すように、素子構造体２０１の表面２ａに、２層式研磨保護テープＴＰが貼り付けられる。２層式研磨保護テープＴＰは、レジストフィルムＲ１と保護テープＴ１とが積層され一体に形成されたテープである。保護テープＴ１の下面には接着層が形成されており、ウェハに貼り付けることが可能とされている。２層式研磨保護テープＴＰが使用されることにより、保護テープＴ１を貼り付ける工程と、保護テープＴ１上にレジストフィルムＲ１を形成する工程とが同時に行なわれる。よって、レジストフィルムを形成する工程を省略することが可能となる。
【００３３】
また、２層式研磨保護テープＴＰは透光性を有している。よって、２層式研磨保護テープＴＰをウェハ２００に貼り付けた後においても、図１１に示すように、ウェハ２００の上面からアライメントマークＡ１を認識することが可能である。
【００３４】
次に、図６に示すように、一般的なフォトリソグラフィ技術によって、低ライフタイム領域６１を形成する範囲に対応するレジストフィルムＲ１が除去される。よって、ＩＧＢＴ素子領域Ｊ１となる範囲の表面２ａにレジストフィルムＲ１が残されることで、開口部２１１が形成される。フォトリソグラフィ技術では、ウェハ２００の表面に形成されたアライメントマークＡ１を用いてアライメントが取られるため、高い位置決め精度で低ライフタイム領域６１に対応する開口部２１１を形成することができる。なお、各チップにはＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２が形成されるため、図１２のウェハ２００の上面図に示すように、各チップの第１ダイオード素子領域Ｊ２となる範囲に開口部２１１がそれぞれ形成される。
【００３５】
次に、図７に示すように、表面２ａ側から、非導電型不純物であるヘリウムイオンが照射される。このときレジストフィルムＲ１がマスクとして用いられるため、開口部２１１が形成されている領域の半導体層２に、選択的にヘリウムイオンが打ち込まれる。ヘリウムイオンが停止する位置は、加速電圧を調整することで制御することができる。このため、加速電圧を制御することで、所望の深さに結晶欠陥層を形成することができる。ヘリウムイオンの打ち込みによって、多数の結晶欠陥を有する結晶欠陥層２０３が、半導体層２内に形成される。
【００３６】
次いで、半導体層２のダメージを回復するために、ヘリウムイオン打ち込み後のウェハを、約４００℃の温度で約２時間アニールする。このアニール処理によって、半導体層２中に存在しているエネルギー状態が不安定な結晶欠陥が消滅し、エネルギー状態が安定している結晶欠陥だけが半導体層２中に残る。これにより、図８に示すように、ダイオード素子領域Ｊ２となる範囲内に、低ライフタイム領域６１が形成される。
【００３７】
次いで、２層式研磨保護テープＴＰが貼り付けられた状態で、半導体層２が裏面２ｂ側から研磨され、半導体層２の厚さが薄くされる（図９に示す状態）。裏面研磨時には、２層式研磨保護テープＴＰによって表面２ａは保護されるため、研削水・研削屑の浸入によるウェハ表面の汚染が防止される。
【００３８】
次いで、図１０に示すように、２層式研磨保護テープＴＰが表面２ａから剥される。このとき、保護テープＴ１と共にレジストフィルムＲ１が剥されるため、レジストフィルムＲ１を除去するためのレジスト除去工程を別途行なう必要がない。また、保護テープＴ１を剥がすだけでよいため、レジスト層の除去を容易に行うことができる。すなわち、半導体層上に直接レジスト層を形成した場合、レジスト層にヘリウムイオンが照射されると、レジスト層が劣化し、レジスト層を除去し難くなることが考えられる。しかしながら、保護テープＴ１上にレジスト層を形成しているため、レジスト層にヘリウムイオンが照射されたとしても、容易にレジスト層を除去することができる。
【００３９】
その後、必要がある場合には裏面２ｂから不純物を注入する工程や、裏面２ｂに電極を形成する工程が行なわれる。なお、図１０以降の工程の詳細については、従来公知の方法を用いることができるため、ここでは説明を省略する。
【００４０】
本実施例に係る半導体装置の製造方法の効果を説明する。低ライフタイム制御領域となる所定領域に選択的にイオン照射を行なう方法としては、通常、所定領域に対応する部分に予め開口部が形成された照射用マスクをウェハに貼り付け、照射用マスクを介してイオン照射を行なう方法が採られる。ウェハへ照射用マスクを貼り付ける際には、ウェハと照射用マスクとの位置合わせを行なう必要がある。しかしマスクは、通常、シリコンなどの透光性を有さない材料によって作成されるため、照射用マスクの貼り付け時にはウェハ表面のアライメントマークを用いた位置合わせができず、位置合わせ精度が低下する。そこで、位置合わせずれが生じたとしても、ダイオード素子領域にイオン照射がされ、かつ、ＩＧＢＴ素子領域にはイオン照射がされないようにマージンを取ると、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２との境界領域の幅を大きくしなければならない。その結果、素子面積が増大し、製造コストが増大する。
【００４１】
一方、本実施例に係る半導体装置の製造方法では、フォトリソグラフィ技術によって、所定領域のレジストフィルムＲ１を除去して開口部を形成することにより、所定領域に選択的にイオン照射を行なう。フォトリソグラフィ技術では、ウェハ表面のアライメントマークを用いた位置合わせが行なわれるため、照射用マスクを用いる場合に比して、高い位置決め精度で低ライフタイム領域を形成することができる。すると、低ライフタイム領域の作成位置ずれに対するマージンを小さくすることができるため、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２との境界領域の幅を小さくすることが可能となる。よって、素子面積を縮小化することができるため、製造コストを低減することが可能となる。
【００４２】
また、照射用マスクを使用する場合には、照射用マスク貼り付け工程、照射用マスク付きウェハの搬送工程、照射用マスク剥し工程、照射用マスク再生工程など、別途特別な工程が必要となるため、製造コストが増大する。しかし、本実施例に係る半導体装置の製造方法では、素子の作成に一般的に用いられるフォトリソグラフィ技術が用いられるため、特別な工程を用いる必要がなく、製造コストを減少させることが可能となる。
【００４３】
また、本実施例に係る半導体装置の製造方法では、保護テープＴ１を剥す際に、保護テープＴ１と共にレジストフィルムＲ１が剥されるため、レジストフィルムＲ１を除去するための工程を別途行なう必要がなく、また、レジストフィルムＲ１を容易に除去することができる。よって、製造コストを低減することが可能となる。
【００４４】
また、本実施例に係る半導体装置の製造方法では、ウェハの裏面研磨時に用いられる保護テープＴ１を、レジストフィルムＲ１を除去するためのフィルム部材としても使用することができる。よって、レジストフィルムＲ１の除去用のフィルム部材を別途用意する必要がないため、製造コストを低減することが可能となる。
【００４５】
また、本実施例に係る半導体装置の製造方法では、レジストフィルムＲ１と保護テープＴ１の２層式研磨保護テープＴＰを用いることにより、保護テープＴ１を貼り付ける工程と、レジストフィルムＲ１を形成する工程とが同時に行なわれる。これにより、製造コストを低減することが可能となる。
【００４６】
また、照射用マスクを使用する場合には、照射用マスクとウェハとの位置合わせが行なわれるため、ウェハに形成されているチップごとに位置合わせを行なうことはできない。しかし、本開示の半導体装置の製造方法は、フォトリソグラフィの技術を用いるため、ステッパによりチップごとに位置合わせを行なうことができる。よって、より高い位置決め精度で低ライフタイム領域を形成することができる。
【００４７】
本実施例では、予めレジストフィルムＲ１が形成された２層式研磨保護テープＴＰを用いる形態を説明したが、この形態に限られない。例えば、１層の保護テープＴ１を表面２ａに貼り付けた後に、保護テープＴ１上にスピンコート等によってレジスト層を形成するようにしてもよい。この場合においても、保護テープＴ１を剥す際に保護テープＴ１と共にレジスト層が剥されるため、レジスト層を除去する工程を省略することが可能となる。
【００４８】
また、本実施例では、ヘリウムイオンを打ち込むことにより結晶欠陥を形成する場合を説明したが、プロトン、デュートロン（重水素イオン）等、他の荷電粒子を打ち込んで結晶欠陥を形成してもよい。
【００４９】
また、レジストフィルムを保護テープＴ１上に形成する形態に限られない。素子構造体２０１の表面２ａに直接レジスト層を形成してもよいことは言うまでもない。
【００５０】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず特許請求の範囲を限定するものではない。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書又は図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００５１】
１：半導体装置
２：半導体層
２ａ：表面
２ｂ：裏面
６１：低ライフタイム領域
２００：ウェハ
２０１：素子構造体
２０３：結晶欠陥層
２１１：開口部
Ｊ１：ＩＧＢＴ素子領域
Ｊ２：ダイオード素子領域
Ｒ１：レジストフィルム
Ｔ１：保護テープ
ＴＰ：２層式研磨保護テープ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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