【事件の表示】
　特願２０１４−２３０６２４「横チャネル領域を有する接合型電界効果トランジスタセル」拒絶査定不服審判事件〔平成２７年　５月２８日出願公開，特開２０１５−　９９９２１，請求項の数（４）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２６年１１月１３日の出願（パリ条約優先権主張　外国庁受理　平成２５年（２０１３年）１１月１８日，米国）であって，その手続の経緯は以下のとおりである。
平成２７年　１月２１日　審査請求
平成２７年１２月１０日　拒絶理由通知
平成２８年　３月１１日　意見書・補正書
平成２８年　８月２２日　拒絶査定（以下，「原査定」という。）
平成２８年１２月２７日　審判請求・補正書
平成２９年　４月　６日　上申書
平成２９年　５月１２日　拒絶理由通知（以下，「当審拒絶理由通知」という。）
平成２９年　８月　７日　意見書・補正書
第２　本願発明
　本願請求項１ないし４に係る発明（以下，それぞれ「本願発明１」ないし「本願発明４」という。）は，平成２９年８月７日付けの手続補正で補正された特許請求の範囲の請求項１ないし４に記載された事項により特定される発明であり，本願発明１ないし４は以下のとおりの発明である。
「【請求項１】
　垂直方向に沿って配列された，上部ゲート領域と，横チャネル領域と，埋め込みゲート領域とを備える接合型電界効果トランジスタセルを備える半導体素子であって，
　前記横チャネル領域は，第１の導電型の第１のゾーンと，第２の導電型の第２のゾーンとを備え，前記第１および第２のゾーンは，前記垂直方向に垂直な横方向に沿って交互に配置され，
　前記上部および埋め込みゲート領域は，前記第２の導電型を有し，前記第２のゾーンは，前記上部ゲート領域に直接隣接し，
　前記第１のゾーンに直接隣接する前記第１の導電型のソース領域をさらに備え，
　前記ソース領域は，前記横チャネル領域と前記埋め込みゲート領域との間にある，半導体素子。
【請求項２】
　垂直方向に沿って配列された，上部ゲート領域と，横チャネル領域と，埋め込みゲート領域とを備える接合型電界効果トランジスタセルを備える半導体素子であって，
　前記横チャネル領域は，第１の導電型の第１のゾーンと，第２の導電型の第２のゾーンとを備え，前記第１および第２のゾーンは，前記垂直方向に垂直な横方向に沿って交互に配置され，
　前記上部および埋め込みゲート領域は，前記第２の導電型を有し，前記第２のゾーンは，前記上部ゲート領域に直接隣接し，
　前記第１のゾーンに直接隣接する前記第１の導電型のソース領域をさらに備え，
　前記ソース領域は，前記埋め込みゲート領域とは反対側の前記横チャネル領域の側面上にある，半導体素子。
【請求項３】
　半導体素子を製造する方法であって，
　第１の導電型の第１のエピタキシャル層のプロセス表面の第１のセクションに，第２の導電型の少なくとも１つの埋め込みゲート領域を形成することと，
　前記プロセス表面上に，チャネル層を形成することと，
　前記チャネル層に，前記チャネル層の表面から前記少なくとも１つの埋め込みゲート領域まで下がって延在する第１の導電型の第１のゾーンおよび第２の導電型の第２のゾーンをそれぞれ形成することと，
　前記第１および第２のゾーンに直接隣接する上部ゲート領域を形成することと，
　前記第２のゾーンのためのエリアを被覆し，前記第１のゾーンに割り当てられた前記エリアを露出させる開口部を備える注入マスクを提供することと，
　前記チャネル層の中へ前記開口部を通じて前記第１の導電型の不純物を注入することとを含み，　　
　前記第１および第２のゾーンを形成することは，
　前記第１のゾーンのためのエリアを被覆し，前記第２のゾーンに割り当てられた前記エリアを露出させる開口部を備える注入マスクを提供することと，
　前記チャネル層の中へ前記開口部を通じて前記第２の導電型の不純物を注入することとを含む，方法。
【請求項４】
　前記チャネル層は前記第１の導電型の不純物を含み，前記第１および第２のゾーンを形成することは，
　前記チャネル層の中に延在する空洞を形成することと，
　前記空洞を充填するため，第２の導電型のｉｎ−ｓｉｔｕドープされた層を堆積させることであって，充填された空洞は前記第２のゾーンを提供し，前記空洞間のメサは前記第１のゾーンを形成する，堆積させることとを含む，請求項３に記載の方法。」
第３　引用文献，引用発明等
１．引用文献１について
（１）引用文献１の記載事項
　原査定の拒絶の理由に引用された特開２００４−６３５０７号公報（以下，「引用文献１」という。）には，図面とともに次の事項が記載されている。
　ア「【０００１】
【発明の属する技術分野】
　本発明は，縦型接合型電界効果トランジスタ，及び縦型接合型電界効果トランジスタの製造方法に関する。」
　イ「【００４５】
（第１の実施形態）
図１（ａ）は，第１の実施形態における縦型ＪＦＥＴ１ａの斜視図である。図１（ａ）に示す様に，
縦型ＪＦＥＴ１ａは，
ｐ
＋
型埋込半導体部４と，ｎ型チャネル半導体部５と，ｎ
＋
型ソース半導体部７，ｐ
＋
型ゲート半導体部８とを有する
−中略−
【００４８】
ｎ型ドリフト半導体部３は，ｎ
＋
型ドレイン半導体部２の一対の面の他方（表面）上に設けられている。ｎ型ドリフト半導体部３は，その表面に，ｙ軸方向に順に配置された第１〜第４の領域３ａ，３ｂ，３ｃ，３ｄを有する。第１〜第４の領域３ａ，３ｂ，３ｃ，３ｄの各々は，所定の軸方向（図１（ａ）のｘ軸方向）に延びており，好適な実施例では，矩形状の領域である
【００４９】
ｐ
＋
型埋込半導体部４は，第１，第２，第３の領域３ａ，３ｂ，３ｃ上に設けられている。
【００５０】
ｎ型チャネル半導体部５は，第１〜第３の領域３ａ，３ｂ，３ｃ及びｐ＋型埋込半導体部４上と，第４の領域３ｄ上とに設けられている。
【００５１】
ｎ
＋
型ソース半導体部７は，第１の領域３ａ及びｎ型チャネル半導体部５上に設けられている。
【００５２】
ｐ
＋
型ゲート半導体部８は，図１（ｂ）に示す様に，第３及び第４の領域３ｃ，３ｄ及びチャネル半導体部５上に設けられている。ｐ
＋
型ゲート半導体部８は，第３の領域３ｃから第４の領域３ｄに向かう方向（図中ｙ軸方向）に延びる凸部８ｂ，８ｃ，８ｄを有する。凸部８ｂ，８ｃ，８ｄは，埋込半導体部４に達するように延びている。凸部８ｂ，８ｃ，８ｄは，第３の領域３ｃ上において埋込半導体部４と電気的に接続されている。凸部８ｂ，８ｃ，８ｄの間にはｎ型チャネル半導体部５が設けられている。
　ウ「【００５３】
（第２の実施形態）
次に，
縦型ＪＦＥＴ１ａの製造方法
−中略−
【００５６】
（埋込半導体部形成工程）
図２（ｃ）を参照して
，ゲート半導体部を形成する工程
このマスクＭ１を用いて，ＳｉＣ膜３上に形成された領域３ｅにドーパントＡ１を選択的にイオン注入して，所定の深さを有するｐ
＋
型埋込半導体部４を形成する。
【００５７】
（チャネル半導体膜形成工程）
図３（ａ）に示す様に，ｐ
＋
型埋込半導体部４の表面及びＳｉＣ膜３上にＳｉＣ膜５をエピタキシャル成長法により形成する。
【００５８】
（ソース半導体膜形成工程）
図３（ｂ）に示す様に，ＳｉＣ膜５の表面に，エピタキシャル成長法により，ｎ
＋
型ソース半導体部のためのＳｉＣ膜７を形成する
【００５９】
（ソース半導体部形成工程）
図４（ａ）を参照して，
ソース半導体部を形成する工程
マスクＭ２を用いて，ｎ
＋
型ソース膜７とＳｉＣ膜５とを選択的にエッチングする。その結果，マスクＭ２で覆われたｎ
＋
型ソース層７とＳｉＣ膜５の部分がエッチングされずに残り，ｎ
＋
型ソース半導体部のための半導体部が形成される
【００６０】
（ｐ＋型半導体領域形成工程）
図４（ｂ）を参照して，ｐ＋型半導体領域を形成する工程について説明する。所定形状のパターンを有するマスクＭ３を形成する。
マスクＭ３によりＳｉＣ膜５上に規定された領域５ａ，５ｂ，５ｃにドーパントＡ２を選択的にイオン注入して，所定の深さを有するｐ
＋
型半導体領域８１，８２，８３を形成する。
【００６１】
（ｐ＋型半導体部形成工程）
図５（ａ）を参照して，ｐ＋型半導体部を形成する工程について説明する。所定形状のパターンを有するマスクＭ４を形成する
。マスクＭ４によりＳｉＣ膜５上に規定された領域（例えば，領域５ａ〜５ｃを含む領域５ａ〜５ｅ）にドーパントＡ３を選択的にイオン注入して所定の深さを有するｐ
＋
型半導体層８４，８５を形成する。
−中略−
【００６５】
以上説明した工程により，第１の実施形態に示された縦型ＪＦＥＴ１ａが完成した。
　エ　図１には，以下の事項が記載されている。
　「垂直方向に沿って配列されたｐ＋型ゲート半導体部８と，第３の領域３ｃ上に交互に配置されるように形成されたｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄとｎ型チャネル半導体部５からなる領域と，ｐ＋型埋込半導体部４を備えた縦型ＪＦＥＴ１ａであって，
　前記領域は，第３の領域３ｃ上に形成されたｎ型チャネル半導体部５と，第３の領域３ｃ上であり当該ｎ型チャネル半導体部５内に形成されたｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄが横方向に沿って交互に配置されたものであり，
　ｐ＋型ゲート半導体部８及び凸部８ｂ，８ｃ，８ｄは，ともにｐ型を有し，凸部８ｂ，８ｃ，８ｄはｐ＋型ゲート半導体部８が延在した一部であり，
　ｎ型チャネル半導体部５のうち，第１の領域３ａの上部に形成したｎ＋型ソース半導体部７を有する縦型ＪＦＥＴ。」
オ　図３ないし図５には，以下の事項が記載されている。
　「縦型ＪＦＥＴを製造する方法であって，
　ｎ型ドリフト半導体部３の主面側にｐ＋型埋込半導体部４を形成する工程とｎ型ドリフト半導体部３の主面上にｎ型チャネル半導体部５を形成する工程と，（ここまで，図３）
　ｎ型チャネル半導体部５内にｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄを形成する工程と，
ｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄを形成する工程においては，ｐ＋型ゲート半導体部８を形成する領域を露出した開口部を有するマスクＭ３を用い，ｎ型チャネル半導体部５内の開口部を通じて，ｐ型不純物を導入し（ここまで図４），
　ｐ＋型ゲート半導体部８を形成する際には，マスクＭ４を用いてｐ型不純物を導入すること（ここまで図５）を含む縦型ＪＦＥＴの製造方法。」
（２）引用装置発明１
　前記（１）イ，エの記載から，引用文献１には次の発明（以下，「引用装置発明１」という。）が記載されていると認められる。
「垂直方向に沿って配列されたｐ＋型ゲート半導体部８と，第３の領域３ｃ上に交互に配置されるように形成されたｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄとｎ型チャネル半導体部５からなる領域と，ｐ＋型埋込半導体部４を備えた縦型ＪＦＥＴ１ａであって，
　前記横方向のチャネル領域は，第３の領域３ｃ上に形成されたｎ型チャネル半導体部５が存するｎ型の領域と，第３の領域３ｃ上であり当該ｎ型チャネル半導体部５内に形成されたｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄからなるｐ型の領域が横方向に沿って交互に配置されたものであり，
　ｐ＋型ゲート半導体部８及び凸部８ｂ，８ｃ，８ｄは，ともにｐ型を有し，凸部８ｂ，８ｃ，８ｄはｐ＋型ゲート半導体部８が延在した一部であり，
　ｎ型チャネル半導体部５のうち，第１の領域３ａの上部に形成したｎ＋型ソース半導体部７を有する縦型ＪＦＥＴ。」
（３）引用製造方法発明１
　前記（１）ウ，オの記載から，引用文献１には次の発明（以下，「引用製造方法発明１」という。）が記載されていると認められる。
「縦型ＪＦＥＴを製造する方法であって，
　ｎ型ドリフト半導体部３の主面側にｐ＋型埋込半導体部４を形成する工程とｎ型ドリフト半導体部３の主面上にｎ型チャネル半導体部５を形成する工程と，
　ｎ型チャネル半導体部５内にｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄを形成する工程と，
　ｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄを形成する工程においては，ｐ＋型ゲート半導体部８を形成する領域を露出した開口部を有するマスクＭ３を用い，ｎ型チャネル半導体部５内の開口部を通じて，ｐ型不純物を導入し，
　ｐ＋型ゲート半導体部８を形成する際には，マスクＭ４を用いてｐ型不純物を導入することを含む縦型ＪＦＥＴの製造方法。」
２．引用文献２について
（１）引用文献２の記載事項
　原査定の拒絶の理由に引用された特表２００６−５１４４３９号公報（以下，「引用文献２」という。）には，図面とともに次の事項が記載されている。
　ア「【技術分野】
【０００１】
　本発明は，
電流を制御する半導体装置
　イ「【００５７】
　図４は，
チャネル伝導領域２２５内の高濃度のｎ導電性のキャリアをｐ導電性のチャネル補償領域２２６により少なくとも部分的に補償するのに特に有利な半導体装置１０２
ｐ導電性のチャネル補償領域２２６
ｎ導電性のチャネル伝導領域２２５
　ウ　図４には，以下の事項が記載されている。
　「横方向のチャネル領域２２は，ｎ導電性のチャネル伝導領域２２５と，ｐ導電性のチャネル補償領域２２６とを備え，前記各領域は，前記垂直方向に垂直な横方向に沿って交互に配置されている半導体素子。」
（２）引用発明２
　前記（１）アないしウの記載から，引用文献２には次の発明（以下，「引用発明２」という。）が記載されていると認められる。
　「横方向のチャネル領域は，ｎ導電性のチャネル伝導領域と，ｐ導電性のチャネル補償領域とを備え，前記各領域は，前記垂直方向に垂直な横方向に沿って交互に配置されている半導体素子。」
　
３．引用文献３について
（１）引用文献３の記載事項
　原査定の拒絶の理由に引用された特開２０００−２６９５１８号公報（以下，「引用文献３」という。）には，図面とともに次の事項が記載されている。
　ア「【０００１】
【発明の属する技術分野】本発明は
，電力用半導体素子及び半導体層の形成方法
　イ「【００４５】（第１の実施形態）図１は，本発明の第１の実施形態に係わる
接合型静電誘導トランジスタ（ＳＩＴ）の素子構造
【００４６】本実施形態の接合型ＳＩＴの素子構造では，
Ｐ
＋
型ゲート層４に挟まれた領域にＰ型層とＮ型層が交互に配置されてなる補助領域１６
ウ　「【００５８】−中略−。
補助領域１６のＮ型層の幅を例えば１μｍ〜サブμｍ程度
　
エ　図１には，以下の事項が記載されている。
　「Ｐ＋型ゲート層４に挟まれた領域にＰ型層とＮ型層が交互に配置されてなる補助領域１６を備えた電力用半導体素子。」
（２）引用発明３
　前記（１）アないしエの記載から，引用文献３には次の発明（以下，「引用発明３」という。）が記載されていると認められる。
　「 Ｐ＋型ゲート層に挟まれた領域にＰ型層とＮ型層が交互に配置され，Ｎ型層の幅が１μｍ〜サブμｍ程度の補助領域を備えた電力用半導体素子。」
第４　対比・判断
１．本願発明１について
（１）本願発明１と引用文献１との対比
　本願発明１と引用装置発明１を対比すると，次のことがいえる。
　ア　引用装置発明１の「ｐ＋型ゲート半導体部８のうち凸部８ｂ，８ｃ，８ｄを除いた部分」は，ゲートとして機能する「ｐ＋型埋込半導体部４」に対して相対的に上部に形成され，ゲートとして機能することから，本願発明１の「上部ゲート領域」に相当する。
　イ　引用装置発明１の「第３の領域３ｃ上に交互に配置されるように形成されたｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄとｎ型チャネル半導体部５からなる領域」は，当該領域において，ｎ型チャネル半導体部５が，縦型ＪＦＥＴの基板に水平方向のチャネル領域，すなわち，横方向のチャネル領域として機能するので，本願発明１の「横チャネル領域」に相当する。
　ウ　引用装置発明１の「ｐ＋型埋込半導体部４」は，ｎ型ドリフト半導体層内に埋め込み層として形成され，ｐ＋型ゲート半導体部８と電気的に接続されゲートとして機能するので，本願発明１の「埋め込みゲート領域」に相当する。
　エ　引用装置発明１の「縦型ＪＦＥＴ」は，接合型電界効果トランジスタの一種であるから，本願発明１の「接合型電界効果トランジスタセルを備える半導体装置」に相当する。
　オ　引用装置発明１の「第３の領域３ｃ上に交互に配置されるように形成されたｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄとｎ型チャネル半導体部５からなる領域」のうち「ｎ型チャネル半導体部５」の領域は，第１導電型をｎ型とすると，本願発明１の「第１の導電型の第１のゾーン」に相当する。
　カ　引用装置発明１の「第３の領域３ｃ上に交互に配置されるように形成されたｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄとｎ型チャネル半導体部５からなる領域」のうち「ｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，　８ｄ」の領域は，第２導電型をｐ型とすると，本願発明１の「第２導電型の第２のゾーン」に相当する。
　
　キ　引用装置発明１の「凸部８ｂ，８ｃ，８ｄはｐ＋型ゲート半導体部８が延在した一部」という構造は，前記ア，オを考慮すると，本願発明１の「「第２のゾーンは，上部ゲート領域に直接隣接」している構造に相当する。
　ク　引用装置発明１の「ｐ＋型ゲート半導体部８」と「ｐ＋型埋込半導体部４」は，いずれもｐ型であるから，前記ア，ウを考慮し，第２導電型をｐ型とすると，本願発明１の「上部及び埋め込みゲート領域は，第２の導電型を有」することに相当する。
　ケ　引用装置発明１の「ｎ＋型ソース半導体部７」は，ソース領域として機能するから，後記の相違点サの点を除いて，本願発明１の「第１の導電型のソース領域」という点で一致する。
　そうすると，本願発明１と引用装置発明１とは，以下のコの点で一致し，以下のサの点で相違する。
　コ　一致点
　垂直方向に沿って配列された，上部ゲート領域と，横チャネル領域と，埋め込みゲート領域とを備える接合型電界効果トランジスタセルを備える半導体素子であって，
　前記横チャネル領域は，第１の導電型の第１のゾーンと，第２の導電型の第２のゾーンとを備え，前記第１および第２のゾーンは，前記垂直方向に垂直な横方向に沿って交互に配置され，
　前記上部および埋め込みゲート領域は，前記第２の導電型を有し，前記第２のゾーンは，前記上部ゲート領域に直接隣接し，
　第１の導電型のソース領域をさらに備えた半導体素子。
　サ　相違点
　本願発明１では，第１のゾーンに直接隣接する第１の導電型のソース領域を備え，前記ソース領域は，横チャネル領域と埋め込みゲート領域との間にあるのに対して，引用装置発明１では，ｎ＋型ソース半導体部７は，ｎ型チャネル半導体部５のうち，第１の領域３ａの上部に設けられている点
（２）相違点についての判断
　以下，相違点について検討する。
　前記相違点に関する，第１のゾーンに直接隣接し，横チャネル領域と前記埋め込みゲート領域との間に第１の導電型のソース領域を備える点については，引用文献１ないし３には記載されておらず，示唆もされていない。
　本願発明１は，ソース領域の形成される位置に関する当該相違点を含む接合型電界効果トランジスタとして，横チャネル領域１２１の電流の流れに平行な第１および第２のゾーン１１５ａ，１１５ｂの配列を用いることで，ＪＦＥＴセルＴＣのピンチオフ電圧を横チャネル領域１１５の垂直拡張による影響を軽減させ，第１および第２のゾーン１１５ａ，１１５ｂの横寸法および第１および第２のゾーン１１５ａ，１１５ｂの不純物濃度などの十分に制御可能なパラメータによって定義することが可能となるという格別な効果を奏する（本願明細書段落【００３４】参照）。
　また，第１および第２のゾーン１１５ａ，１１５ｂを含む超接合構造は，ピンチオフ電圧が，垂直拡張の変動を低減させるだけでなく，通常より低いピンチオフ電圧とすることが可能となる。その結果，ノーマリーオフＪＦＥＴセルＴＣを提供する事も可能となるという格別な効果を奏する。その上，同じ遮断能力を得るため，ｎ型の第１のゾーン１１５ａは，超接合構造なしのｎ型の横チャネル領域より高い不純物濃度とすることが可能となり，より高い不純物濃度は，オン状態の抵抗を低くし，静的損失を低減させるという格別な効果を奏する（本願明細書段落【００３５】参照）。
（３）まとめ
　したがって，本願発明１は，当業者が，引用文献１ないし３に記載された事項に基づいて容易に発明できたものとはいえない。
２．本願発明２について
（１）本願発明２と引用文献１との対比
　本願発明２と引用装置発明１とを対比するにあたり，前記１（１）アないしクを参照すると，次のことがいえる。
　ア 引用装置発明１の「ｎ＋型ソース半導体部７」は，ソース領域として機能するから，後記の相違点ウの点を除いて，本願発明２の「第１の導電型のソース領域」に相当する。
　そうすると，本願発明２と引用装置発明１とは，以下のイの点で一致し，以下のウの点で相違する。
　
　イ　一致点
　垂直方向に沿って配列された，上部ゲート領域と，横チャネル領域と，埋め込み領域とを備える接合型電界効果トランジスタセルを備える半導体素子であって，
　前記横チャネル領域は，第１の導電型の第１のゾーンと，第２の導電型の第２のゾーンとを備え，前記第１および第２のゾーンは，前記垂直方向に垂直な横方向に沿って交互に配置され，
　前記上部および埋め込みゲート領域は，前記第２の導電型を有し，前記第２のゾーンは，前記上部ゲート領域に直接隣接し，
　第１の導電型のソース領域をさらに備えた半導体素子。
　ウ　相違点
　本願発明２では，第１のゾーンに直接隣接する第１の導電型のソース領域を備え，前記ソース領域は，埋め込みゲート領域とは反対側の横チャネル領域の側面上にあるのに対して，引用装置発明１では，ｎ＋型ソース半導体部は，ｎ型チャネル半導体部５のうち，第１の領域３ａの上部に当たる部分に設けられている点。
（２）相違点についての判断
　以下，前記相違点について検討する。
　前記相違点に関する，第１のゾーンに直接隣接する第１の導電型のソース領域を備え，前記ソース領域は，埋め込みゲート領域とは反対側の横チャネル領域の側面上にある点については，引用文献１ないし３には記載されておらず，示唆もされていない。
　本願発明２は，ソース領域の形成される位置に関する当該相違点を含む接合型電界効果トランジスタとして，横チャネル領域１２１の電流の流れに平行な第１および第２のゾーン１１５ａ，１１５ｂの配列を用いることで，ＪＦＥＴセルＴＣのピンチオフ電圧を横チャネル領域１１５の垂直拡張による影響を軽減させ，第１および第２のゾーン１１５ａ，１１５ｂの横寸法および第１および第２のゾーン１１５ａ，１１５ｂの不純物濃度などの十分に制御可能なパラメータによって定義することが可能となるという格別な効果を奏する（本願明細書段落【００３４】参照）。
　また，第１および第２のゾーン１１５ａ，１１５ｂを含む超接合構造は，ピンチオフ電圧が，垂直拡張の変動を低減させるだけでなく，通常より低いピンチオフ電圧とすることが可能となる。その結果，ノーマリーオフＪＦＥＴセルＴＣを提供する事も可能となるという格別な効果を奏する。その上，同じ遮断能力を得るため，ｎ型の第１のゾーン１１５ａは，超接合構造なしのｎ型の横チャネル領域より高い不純物濃度とすることが可能となり，より高い不純物濃度は，オン状態の抵抗を低くし，静的損失を低減させるという格別な効果を奏する（本願明細書段落【００３５】参照）。
　
（３）まとめ
　したがって，本願発明２は，当業者が，引用文献１ないし３に記載された事項に基づいて容易に発明することができたものとはいえない。
３．本願発明３について
（１）本願発明３と引用文献１との対比
　本願発明３と引用製造方法発明１とを対比すると，次のことがいえる。
　ア　引用製造方法発明１の「ｎ型ドリフト半導体部３の主面の一部にｐ＋型埋込半導体部４を形成する工程」は，ｎ型を第１導電型，ｐ型を第２導電型と対応すること，縦型ＪＦＥＴのドリフト層はエピタキシャル成長により通常形成すること，ｐ＋型埋込半導体部４はゲート電極として機能すること，引用製造方法発明１の「主面」，「一部」が本願発明３の「プロセス表面」，「第１のセクション」に対応することを考慮すると，本願発明３の「第１の導電型の第１のエピタキシャル層のプロセス表面の第１のセクションに，第２の導電型の少なくとも１つの埋め込みゲート領域を形成すること」に相当する。
　イ　引用製造方法発明１の「ｎ型ドリフト半導体部３の主面上にｎ型チャネル半導体部５を形成する工程」は，前記アを参照すると，本願発明３の「前記プロセス表面上に，チャネル層を形成することと」に相当する。
　ウ　引用製造方法発明１の「ｎ型チャネル半導体部５内にｐ＋型埋込半導体部４まで延在するｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄを形成する工程」は，引用製造方法発明１の「ｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄ」，「ｎ型チャネル半導体部５」が，各々本願発明３の「第１の導電型の第１のゾーン」，「第２の導電型の第２のゾーン」に対応することを考慮すると，本願発明３の「チャネル層に，前記チャネル層の表面から前記少なくとも１つの埋め込みゲート領域まで下がって延在する第１の導電型の第１のゾーンおよび第２の導電型の第２のゾーンをそれぞれ形成すること」に相当する。
　エ　引用製造方法発明１の「ｎ型チャネル半導体部５及びｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄの上部にｐ＋型ゲート半導体部８を形成する工程」は，前記ウを参照し，引用製造方法発明１の「ｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄを除いた部分」が本願発明３の「上部ゲート領域」に対応することを考慮すると，本願発明３の「前記第１および第２のゾーンに直接隣接する上部ゲート領域を形成すること」に相当する。
　オ　引用製造方法発明１の「ｐ＋型ゲート半導体部８の凸部８ｂ，８ｃ，８ｄを形成する工程においては，ｐ＋型ゲート半導体部８を形成する領域を露出した開口部を有するマスクＭ３を用い，ｎ型チャネル半導体部５内の開口部を通じて，ｐ型不純物を導入」する工程は，前記ウを参照すると，本願発明３の「前記第１のゾーンのためのエリアを被覆し，前記第２のゾーンに割り当てられた前記エリアを露出させる開口部を備える注入マスクを提供することと，前記チャネル層の中へ前記開口部を通じて前記第２の導電型の不純物を注入すること」に相当する。
　カ　引用製造方法発明１の「縦型ＪＦＥＴの製造方法」は，本願発明３の「半導体素子の製造方法」に相当する。
　そうすると，本願発明３と引用製造方法発明１とは，以下のキの点で一致し，以下のクの点で相違する。
　キ　一致点
　半導体素子を製造する方法であって，
　第１の導電型の第１のエピタキシャル層のプロセス表面の第１のセクションに，第２の導電型の少なくとも１つの埋め込みゲート領域を形成することと，
　前記プロセス表面上に，チャネル層を形成することと，
　前記チャネル層に，前記チャネル層の表面から前記少なくとも１つの埋め込みゲート領域まで下がって延在する第１の導電型の第１のゾーンおよび第２の導電型の第２のゾーンをそれぞれ形成することと，
　前記第１および第２のゾーンに直接隣接する上部ゲート領域を形成することと，
　前記第１および第２のゾーンを形成することは，
　前記第１のゾーンのためのエリアを被覆し，前記第２のゾーンに割り当てられた前記エリアを露出させる開口部を備える注入マスクを提供することと，
　前記チャネル層の中へ前記開口部を通じて前記第２の導電型の不純物を注入することとを含む，方法。
　ク　相違点
　本願発明３では，第２のゾーンのためのエリアを被覆し，前記第１のゾーンに割り当てられた前記エリアを露出させる開口部を備える注入マスクを提供することと，前記チャネル層の中へ前記開口部を通じて前記第１の導電型の不純物を注入することを含む工程を有するのに対して，引用製造方法発明１では，当該工程を有しない点。
（２）相違点についての判断
　以下，前記相違点について検討する。
　前記相違点に関する，前記第２のゾーンを形成するために，前記第２のゾーンのためのエリアを被覆し，前記第１のゾーンに割り当てられた前記エリアを露出させる開口部を備える注入マスクを提供する工程を有する点については，引用文献１ないし３には記載されておらず，示唆もされていない。
　当該相違点を有することで，本願発明３は，第１のゾーンを形成する際，異なる注入ネルギーでのいくつかの注入を含むことや，最終的には適切な拡散プロセスと組み合わせて不純物のチャネリング効果を使用するなど，第１のゾーンの不純物濃度を制御よく製造することが可能になるという格別な効果を奏する（本願明細書段落【００５５】参照）。
（３）まとめ
　したがって，本願発明３は，当業者が，引用文献１ないし３に記載された事項に基づいて容易に発明することができたものとはいえない。
４．本願発明４
（１）本願発明４と引用文献１との対比
　本願発明４と引用製造方法発明１とを対比し，前記３（１）アないしエ及びカを考慮すると，以下のアの点で一致し，イの点で相違する。
　ア　一致点
　半導体素子を製造する方法であって，
　第１の導電型の第１のエピタキシャル層のプロセス表面の第１のセクションに，第２の導電型の少なくとも１つの埋め込みゲート領域を形成することと，
　前記プロセス表面上に，チャネル層を形成することと，
　前記チャネル層に，前記チャネル層の表面から前記少なくとも１つの埋め込みゲート領域まで下がって延在する第１の導電型の第１のゾーンおよび第２の導電型の第２のゾーンをそれぞれ形成することを含む，方法
　イ　相違点
　本願発明４では，チャネル層の中に延在する空洞を形成することと，前記空洞を充填するため，第２の導電型のｉｎ−ｓｉｔｕドープされた層を堆積させることであって，充填された空洞は前記第２のゾーンを提供し，前記空洞間のメサは前記第１のゾーンを形成する，堆積させることを含むのに対して，引用製造法発明１では，イオン注入により第２のゾーンを形成する点。
（２）相違点についての判断
　以下，前記相違点について検討する。
　前記相違点に関する，チャネル層の中に延在する空洞を形成することと，前記空洞を充填するため，第２の導電型のｉｎ−ｓｉｔｕドープされた層を堆積させることであって，充填された空洞は前記第２のゾーンを提供し，前記空洞間のメサは前記第１のゾーンを形成する，堆積させることとを含む工程は，引用文献１ないし３には，記載されておらず，また示唆もされていない。
　当該相違点を有することで，本願発明４は，第１のゾーン及び第２のゾーンをエッチングにより形成する製造方法を提供するという格別な効果を有する。
（３）まとめ
　したがって，本願発明４は，当業者が，引用文献１ないし３に記載された事項に基づいて容易に発明することができたものとはいえない。
第５　原査定の概要及び原査定についての判断
　原査定は，平成２９年８月７日付けの手続補正で補正される前の請求項１〜２，５〜８，１３〜１６に係る発明は、引用文献１に記載された発明であり、特許法２９条第１項第３号に該当し、また、同請求項１〜２，５〜１６に係る発明は、引用文献１に記載された発明に基づいて、当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。
　しかしながら，平成２９年８月７日付け手続補正により補正された請求項１ないし４は，それぞれ「第１のゾーンに直接隣接する第１の導電型のソース領域を備え，前記ソース領域は，横チャネル領域と埋め込みゲート領域との間にある」という事項（請求項１），「第１のゾーンに直接隣接する第１の導電型のソース領域を備え，前記ソース領域は，埋め込みゲート領域とは反対側の横チャネル領域の側面上にある」という事項（請求項２），「第２のゾーンのためのエリアを被覆し，前記第１のゾーンに割り当てられた前記エリアを露出させる開口部を備える注入マスクを提供すること」という事項（請求項３），及び「チャネル層の中に延在する空洞を形成することと，前記空洞を充填するため，第２の導電型のｉｎ−ｓｉｔｕドープされた層を堆積させることであって，充填された空洞は前記第２のゾーンを提供し，前記空洞間のメサは前記第１のゾーンを形成する，堆積させること」という事項（請求項４）を有するものとなっており，前記第４の１ないし４で検討したとおり，本願発明１ないし４は，前記引用文献１に記載された発明ではなく、また同発明に基づいて，当業者が容易に発明することができたものではない。
　したがって，原査定を維持することはできない。
第６　当審拒絶理由について
　当審では，請求項１における「第１の導電型のソース領域」，「前記ソース領域」という記載と，請求項２における「前記ソース領域」という記載の引用関係が明らかでないことから，特許請求の範囲の記載の意味が不明確であるという特許法第３６条第６項第２号の拒絶の理由を通知しているが，平成２９年８月７日付けの補正において，請求項１と請求項２を各々独立した請求項として記載し，各請求項において「ソース領域」の形成される位置を明確にした補正がされた結果，この拒絶の理由は解消した。
第７　むすび
　以上のとおりであるから，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。