(57)【要約】【課題】  トレンチ内に縦型ゲート電極を有するＭＯＳ型半導体装置において、閾値電圧のバラツキを防止すると同時に低閾値電圧が容易に得られるようにする。【解決手段】  シリコン基板１０、エピタキシャル層１１からなるドレイン領域とソース領域２１との間のウエル層（チャネル領域）１２において、ソース領域２１のＰＮ接合に近い側で、深さ方向の不純物濃度変化が小さくなるようし、またその不純物濃度のピークがソース領域２１のＰＮ接合から下方に０．１μｍ以内に位置するようにする。これによって、縦型ゲート電極１９の上面または埋め込み絶縁膜２０の上面の、ソース領域２１表面からの落ち込み量が製造工程でばらついても閾値電圧が変動しないようにでき、また不純物濃度を低減させて容易に低閾値電圧を得ることができる。【選択図】  図５
2011108713.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドレイン領域と、
第１導電型のソース領域と、
前記ドレイン領域および前記ソース領域とに挟まれた第２導電型のチャネル領域と、
前記チャネル領域の上に第１の絶縁膜を介して形成されたゲート電極とを備え、
前記チャネル領域を構成する第２導電型不純物の濃度Ｎは、前記チャネル領域の、前記ソース領域と前記チャネル領域との接合から前記ドレイン領域に接する端部に至る長さをＤ、前記接合から前記チャネル領域の長さ方向に測定した任意の距離をＺ、前記第２導電型不純物のピーク濃度をＮ０として、
０．０５Ｄ≦Ｚ≦０．５Ｄ
の範囲内で
０．８Ｎ０≦Ｎ≦１．０Ｎ０
となっていることを特徴とする半導体装置。
【請求項２】
第１導電型のドレイン領域と、
第１導電型のソース領域と、
前記ドレイン領域および前記ソース領域とに挟まれた第２導電型のチャネル領域と、
前記チャネル領域の上に第１の絶縁膜を介して形成されたゲート電極とを備え、
前記チャネル領域を構成する第２導電型不純物のピーク濃度が、前記ソース領域と前記チャネル領域との接合から前記ドレイン方向に０．１μｍ以内の距離に位置していることを特徴とする半導体装置。
【請求項３】
前記ドレイン領域は第１導電型の半導体基板とその上に形成された第１導電型の第１半導体層からなり、前記チャネル領域は前記ドレイン領域上に形成された第２導電型の第２半導体層に形成され、前記ソース領域は前記第２導電型の半導体層の上に形成された第１導電型の第３半導体層からなり、
前記ゲート電極は、前記第３半導体層および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチの内面に形成された前記第１の絶縁膜を介して前記トレンチの内部に埋め込み形成され、前記ゲート電極の上面は前記第３半導体層の上面より低いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極上の前記トレンチの内部に第２の絶縁膜が埋め込み形成され、前記第２の絶縁膜の上面は前記第３半導体層の上面より低いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板上に第１導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層上に厚さ５０ｎｍ〜５００ｎｍの第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を通して前記エピタキシャル層に第２導電型の不純物を３００ｋｅＶ以上のエネルギーでイオン注入し、第２導電型の半導体層を形成する工程と、
前記第１の絶縁膜に開口パターンを形成した後、前記開口パターンをマスクとして前記エピタキシャル層を選択的にエッチングし、前記第２導電型の半導体層を貫通するトレンチを形成する工程と、
前記トレンチの内面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、前記トレンチの内部に埋め込まれ、上面が前記エピタキシャル層の上面より低いゲート電極を形成する工程と、
前記第２導電型の半導体層の上部に第１導電型の不純物を導入し、ソース領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜の厚さは３００ｎｍ〜５００ｎｍであることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板上に第１導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を通して前記エピタキシャル層に第２導電型の不純物を導入し、第２導電型の半導体層を形成する工程と、
前記第１の絶縁膜に開口パターンを形成した後、前記開口パターンをマスクとして前記エピタキシャル層を選択的にエッチングし、前記第２導電型の半導体層を貫通するトレンチを形成する工程と、
前記トレンチの内面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、前記トレンチの内部に埋め込まれ、その上面が前記エピタキシャル層の上面より低いゲート電極を形成する工程と、
前記第２導電型の半導体層の上部に第１導電型の不純物を導入し、ソース領域を形成する工程とを含む半導体装置の製造方法であって、
前記半導体装置における前記第２導電型の半導体層に含まれる第２導電型の不純物の濃度Ｎは、前記第２導電型の半導体層の、前記ソース領域と前記第２導電型の半導体層との接合から下方に測定した長さをＤ、前記接合から下方に測定した任意の距離をＺ、前記第２導電型不純物のピーク濃度をＮ０として、
０．０５Ｄ≦Ｚ≦０．５Ｄ
の範囲内で
０．８Ｎ０≦Ｎ≦１．０Ｎ０
となっていることを特徴とする半導体装置の製造方法。
【請求項８】
前記ゲート電極上の前記トレンチの内部に、その上面が前記エピタキシャル層の上面より低い第３の絶縁膜を埋め込む工程をさらに備えたことを特徴とする請求項５〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記第２導電型の半導体層を形成する工程の後、熱処理を行う工程をさらに備えたことを特徴とする請求項５〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記第２導電型の半導体層を構成する第２導電型不純物のピーク濃度が、前記ソース領域と前記第２導電型の半導体層との接合から下方に０．１μｍ以内の距離に位置していることを特徴とする請求項５または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に縦型ゲート電極を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、エレクトロニクス機器や携帯電話等における低消費電力化、高速化および高機能化に伴い、それらの機器を構成する個別半導体装置や半導体集積回路装置にも低消費電力化、高速化や高機能化等が要求されている。とりわけこれらの中でも低消費電力化に対する要求が強く、必達課題のひとつとなっている。携帯電話など上記機器の一部には縦型ゲート電極を有するＭＯＳ型半導体装置が使用されているが、こうしたＭＯＳ型半導体装置では閾値電圧がばらつかないようにすることが重要であり、また機器のコストを低減させるために低コストで生産できることも重要である。
【０００３】
特許文献１には、ゲートカットオフ電圧（閾値電圧）の製造ばらつきを低減できるＵ溝トレンチを有する縦型電界効果トランジスタが記載されている。図８（ａ）は特許文献１に開示されている従来の縦型ゲート電極構造を有する縦型電界効果トランジスタの断面図である。このトランジスタは、Ｎ型シリコン基板１上にＮ型エピタキシャル層２を有するようなウエハを使用し、このウエハの主面上に５μｍ程度のピッチでＭＯＳ型トランジスタ構造のユニットセルが複数配列されており、図８（ａ）はそのユニットセルの１個を示すものである。
【０００４】
ウエハのＮ型エピタキシャル層２の表面部には、ＭＯＳ型トランジスタのチャネル領域となるべきＰベース領域５が形成されており、その表面部にN型ソース領域６がＰベース領域５より浅く形成されている。そして、Ｐベース領域５およびＮ型ソース領域６を貫通し、Ｎ型エピタキシャル層２の上部に到達するＵ溝状のトレンチが形成され、このトレンチの底面および側面はゲート絶縁膜３により被覆されている。このゲート絶縁膜３を介してリンをドープしたポリシリコン膜４が当該ポリシリコン膜４のエッチバックによってトレンチ内部に埋め込み形成され、縦型ゲート電極として設けられている。またＮ型シリコン基板１の裏面にはドレイン電極９が設けられている。一方Ｎ型ソース領域６の表面上およびＰベース領域５の表面上にはこれら両領域を短絡するようにソース電極８が形成され、また島状のＢＰＳＧ膜７がソース電極８とゲート電極とを絶縁している。
【０００５】
図８（ｂ）は図８（ａ）のトランジスタのＡ−Ａ‘  線に沿う不純物濃度分布を示した概略図であり、図の左端がＮ型ソース領域６の表面であり、右端がＮ型シリコン基板１の領域である。図８（ｂ）によれば、Ｎ型ソース領域６とＰベース領域５との接合界面よりも０．１μｍ以上深い位置で、Ｐベース領域５のＰ型不純物濃度が高く、また明確なピークを示すように設定されている。縦型ゲート電極の上面はポリシリコン膜４のエッチバックにより図８（ａ）に示すようにソース領域６の表面より落ち込んだ位置に形成されるが、それが大きい場合にはソース領域６の底部が縦型ゲート電極の近傍でより深く形成される。
【０００６】
一般に縦型電界効果トランジスタではチャネル領域となるＰベース領域５のピーク不純物濃度で閾値電圧が決り、この閾値電圧はソース領域６の深さに影響を受ける。しかしＰベース領域５の不純物濃度ピークを、ソース領域６とＰベース領域５との接合界面よりも０．１μｍ以上深い位置に設けるようにしたことで、ポリシリコン膜エッチバック時の縦型ゲート電極上面の落ち込み量バラツキ、およびそれに起因するソース領域６の深さバラツキが生じても閾値電圧が影響を受けなくすることができ、閾値電圧を安定させることができる。
【０００７】
一方、特許文献２には引用文献１に記載された縦型電界効果トランジスタにおけるＢＰＳＧ膜７に相当するシリコン酸化膜を、縦型ゲート電極上部のトレンチ内部に埋め込み形成する縦型ゲート半導体装置が記載されている。このシリコン酸化膜の埋め込みにはレジストを用いた平坦化エッチバックが用いられている。特許文献２のようにゲート電極上のトレンチ部分に絶縁膜を埋め込んだ構造は、互いに隣接して配列されるユニットセル間の距離を短縮し、チップサイズを縮小するので半導体装置あるいはその製造の低コスト化という上に述べた要求を実現できる利点を有する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−１４５４５７号公報
【特許文献２】特開２００６−１９６８７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
さて、上記縦型電界効果トランジスタのような半導体装置の低消費電力化を実現する方法としては、高速動作を維持しながら電源電圧を低減させる方法があるが、そのためには半導体装置の低閾値電圧化が必要である。しかしながら、特許文献１に記載された縦型電界効果トランジスタは、ソース領域の深さバラツキがあっても安定した閾値電圧を得るために、Ｐベース層中の不純物濃度プロファイルに非常に明瞭な濃度ピークを持たせると共にその濃度ピーク位置をソース領域の底から０．１μｍ以上深い位置に設定するものである。上記のような明瞭な不純物濃度ピークを有するプロファイルは事実上イオン注入によって形成されるので、ピーク位置での不純物濃度が必然的に高くならざるを得ないことと、明瞭な不純物濃度ピークを有するチャネル領域では閾値電圧がピーク位置での不純物濃度でほぼ決定されることにより一般的には閾値電圧が高くなる。そのため特許文献１の縦型電界効果トランジスタには制御性良く所望の低い閾値電圧を得ることが困難であるという課題が存在する。低い閾値電圧が得られない場合、高速動作を保持しながらの低消費電力が実現できず、携帯電話等の商品に対応できなくなってしまう。
【００１０】
また明瞭な不純物濃度ピークを有するプロファイルにおいて、閾値電圧を低くするために敢えて不純物濃度ピーク値を低減させると、特にソース領域およびドレイン領域近傍の不純物濃度が極端に低下し、その部分が高抵抗となるので、トランジスタ動作の開始とともに寄生バイポーラトランジスタがオンし、本来の電界効果トランジスタとしての機能が満たせなくなるという問題もある。
【００１１】
一方、特許文献２に記載された従来の縦型ゲート半導体装置においても、縦型ゲート電極上のシリコン酸化膜埋め込みがエッチバックを用いて行われるので、特許文献１の場合と同じようにシリコン酸化膜上面がソース領域の表面より落ち込むこと、およびその落ち込み量にバラツキが発生し、特許文献１に記載されるような閾値電圧変動を引き起こす。これを回避するためこの縦型ゲート半導体装置に特許文献１の不純物濃度プロファイルを適用するというまでもなく低い閾値電圧を得ることが困難となる。
【００１２】
上記従来の課題に鑑み、本発明は基板に形成されたトレンチの内部に縦型ゲート電極構造を設ける工程に起因する閾値電圧のバラツキを防止し、且つ低い閾値電圧を得ることを可能とした低コストの縦型ゲート電極を有する半導体装置、およびその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
上記課題を解決する本発明に係る第１の半導体装置は、第１導電型のドレイン領域と、第１導電型のソース領域と、前記ドレイン領域および前記ソース領域とに挟まれた第２導電型のチャネル領域と、前記チャネル領域の上に第１の絶縁膜を介して形成されたゲート電極とを備え、前記チャネル領域を構成する第２導電型不純物の濃度Ｎが、前記チャネル領域の、前記ソース領域と前記チャネル領域との接合から前記ドレイン領域に接する端部に至る長さをＤ、前記接合から前記チャネル領域の長さ方向に測定した任意の距離をＺ、前記第２導電型不純物のピーク濃度をＮ０として、
０．０５Ｄ≦Ｚ≦０．５Ｄ
の範囲内で
０．８Ｎ０≦Ｎ≦１．０Ｎ０
となっている半導体装置である。
【００１４】
また、本発明に係る第２の半導体装置は、第１導電型のドレイン領域と、第１導電型のソース領域と、前記ドレイン領域および前記ソース領域とに挟まれた第２導電型のチャネル領域と、前記チャネル領域の上に第１の絶縁膜を介して形成されたゲート電極とを備え、前記チャネル領域を構成する第２導電型不純物のピーク濃度が、前記ソース領域と前記チャネル領域との接合から前記ドレイン方向に０．１μｍ以内の距離に位置している半導体装置である。
【００１５】
これら第１および第２の半導体装置はより具体的には、前記ドレイン領域が第１導電型の半導体基板とその上に形成された第１導電型の第１半導体層からなり、前記チャネル領域が前記ドレイン領域上に形成された第２導電型の第２半導体層に形成され、前記ソース領域が前記第２導電型の半導体層の上に形成された第１導電型の第３半導体層からなり、前記ゲート電極が、前記第３半導体層および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチの内面に形成された前記第１の絶縁膜を介して前記トレンチの内部に埋め込み形成され、前記ゲート電極の上面が前記第３半導体層の上面より低いという構成を有するものにすることができる。
【００１６】
さらに前記ゲート電極上の前記トレンチの内部に第２の絶縁膜が埋め込み形成され、前記第２の絶縁膜の上面は前記第３半導体層の上面より低いという構成にすることができる。
【００１７】
次に、上記課題を解決するための本発明に係る第１の半導体装置の製造方法は、半導体基板上に第１導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層上に厚さ５０ｎｍ〜５００ｎｍの第１の絶縁膜を形成する工程と、前記第１の絶縁膜を通して前記エピタキシャル層に第２導電型の不純物を３００ｋｅＶ以上のエネルギーでイオン注入し、第２導電型の半導体層を形成する工程と、前記第１の絶縁膜に開口パターンを形成した後、前記開口パターンをマスクとして前記エピタキシャル層を選択的にエッチングし、前記第２導電型の半導体層を貫通するトレンチを形成する工程と、前記トレンチの内面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、前記トレンチの内部に埋め込まれ、上面が前記エピタキシャル層の上面より低いゲート電極を形成する工程と、前記第２導電型の半導体層の上部に第１導電型の不純物を導入し、ソース領域を形成する工程とを含むものである。
【００１８】
この半導体装置に製造方法においては、前記第１の絶縁膜の厚さを３００ｎｍ〜５００ｎｍとすることが望ましい。
【００１９】
また、本発明に係る第２の半導体装置の製造方法は、半導体基板上に第１導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を通して前記エピタキシャル層に第２導電型の不純物を導入し、第２導電型の半導体層を形成する工程と、前記第１の絶縁膜に開口パターンを形成した後、前記開口パターンをマスクとして前記エピタキシャル層を選択的にエッチングし、前記第２導電型の半導体層を貫通するトレンチを形成する工程と、前記トレンチの内面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、前記トレンチの内部に埋め込まれ、その上面が前記エピタキシャル層の上面より低いゲート電極を形成する工程と、前記第２導電型の半導体層の上部に第１導電型の不純物を導入し、ソース領域を形成する工程とを含む半導体装置の製造方法であって、
前記半導体装置における前記第２導電型の半導体層に含まれる第２導電型の不純物の濃度Ｎを、前記第２導電型の半導体層の、前記ソース領域と前記第２導電型の半導体層との接合から下方に測定した長さをＤ、前記接合から下方に測定した任意の距離をＺ、前記第２導電型不純物のピーク濃度をＮ０として、
０．０５Ｄ≦Ｚ≦０．５Ｄ
の範囲内で
０．８Ｎ０≦Ｎ≦１．０Ｎ０
としたものである。
【００２０】
以上の第１および第２の半導体装置の製造方法においては、前記ゲート電極上の前記トレンチの内部に、その上面が前記エピタキシャル層の上面より低い第３の絶縁膜を埋め込む工程をさらに実施することができる。また、前記第２導電型の半導体層を形成する工程の後、熱処理を行う工程をさらに実施することができる。
【００２１】
また第１および第２の半導体装置の製造方法においては、前記第２導電型の半導体層を構成する第２導電型不純物のピーク濃度が、前記ソース領域と前記第２導電型の半導体層との接合から下方に０．１μｍ以内の距離に位置するようにすることができる。
【発明の効果】
【００２２】
本発明に係る半導体装置は、チャネル領域を構成する第２導電型不純物の濃度Ｎを、上に説明したように、０．０５Ｄ≦Ｚ≦０．５Ｄの範囲内で０．８Ｎ０≦Ｎ≦１．０Ｎ０（ここでＤ：チャネル領域の、ソース領域の接合からドレイン領域方向に向けての長さ、Ｚ：ソース領域の接合からチャネル領域の長さ方向に測定した任意の距離、Ｎ０：第２導電型不純物のピーク濃度）とするか、またはそのことによって上記第２導電型不純物のピーク濃度がソース領域の接合からドレイン方向に０．１μｍ以内の距離に位置するようにし、チャネル領域内の少なくともソース領域に近い側の第２導電型不純物濃度の位置依存性をほとんどなくしたものである。
【００２３】
このような構成により、半導体装置の製造工程において、トレンチ内に形成されたゲート電極の上面やその上に設けられた絶縁膜の上面位置の、エピタキシャル層表面からの落ち込み量がばらつくことによってソース領域接合位置のバラツキが生じても閾値電圧の変動を防止することができる。また、本発明によるとチャネル領域における第２導電型不純物濃度の位置依存性がほとんどないプロファイルとなるので、半導体装置の動作特性などに何らの問題を生じさせることなく不純物濃度を低くして閾値電圧を低減でき、容易に半導体装置の低消費電力化を図ることができる。
【００２４】
また本発明に係る製造方法のうち、特に３００ｎｍ〜５００ｎｍの絶縁膜を通してエピタキシャル層に第２導電型の不純物を３００ｋｅＶ以上のエネルギーでイオン注入し、チャネル領域に対応する第２導電型の半導体層を形成する工程、およびその後のトレンチの内面に絶縁膜を形成する工程や追加の熱処理を行う工程は、チャネル領域に不純物を広範囲にわたって拡散させる作用が大きいので、チャネル領域のソース領域に近い側に第２導電型不純物濃度の位置依存性の小さい不純物プロファイルを容易に作り出すことができる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る縦型ゲートを有する半導体装置の製造工程を示す工程断面図。
【図２】本発明に係る縦型ゲートを有する半導体装置の製造工程を示す工程断面図。
【図３】本発明に係る縦型ゲートを有する半導体装置の製造工程を示す工程断面図。
【図４】本発明に係る縦型ゲートを有する半導体装置の製造工程を示す工程断面図。
【図５】本発明に係る縦型ゲートを有する半導体装置の製造工程を示す工程断面図。
【図６】図５に示した本発明に係る縦型ゲートを有する半導体装置の、Ａ−Ｂ線に沿う不純物濃度プロファイルを示す図。
【図７】図５に示した本発明に係る縦型ゲートを有する半導体装置の、Ａ−Ｂ線に沿う不純物濃度プロファイルの拡大図。
【図８】従来の縦型電界効果トランジスタの断面およびＡ−Ａ‘線に沿う不純物濃度プロファイルを示す図。
【発明を実施するための形態】
【００２６】
以下、本発明に係る実施の形態について説明する。図１〜図５は縦型ゲート電極を有する半導体装置、特にＭＯＳ型トランジスタ（電源電圧最大数十Ｖ）を少なくとも含む半導体装置について、本発明による製造方法を示す工程断面図である。上記ＭＯＳ型トランジスタは、トランジスタとして機能するユニットセルが複数個平面的に配列された構成を有するものであるが、図では２個のユニットセルを含む部分のみの断面を示す。
【００２７】
まず図１（ａ）に示すように、高不純物濃度の第１導電型（Ｎ型）不純物を含む（例えば比抵抗０．００１〜０．００８Ωｃｍ）半導体基板としてシリコン基板１０の上に、例えばエピタキシャル成長法によって低不純物濃度の第１導電型（Ｎ型）エピタキシャル層１１（例えば比抵抗０．２２Ωｃｍ、膜厚３μｍ）を成長させる。このエピタキシャル層１１の不純物濃度と膜厚でＭＯＳ型トランジスタ部の耐圧とオン抵抗等の特性が大きく変化するので、この層は比抵抗０．０１〜５．０Ωｃｍ、膜厚２〜２０μｍの範囲内のものを使用することが望ましい。次にエピタキシャル層１１の表面上に例えば熱酸化やＣＶＤ（Chemical vapor deposition）法により５０〜５００ｎｍ程度、代表的には４００ｎｍのシリコン酸化膜１３を形成する。
【００２８】
続いてシリコン酸化膜１３の上からこのシリコン酸化膜１３を貫通し、エピタキシャル層１１に第２導電型（Ｐ型）の不純物イオンとしてボロンイオンＢ+１４をイオン注入法により注入する。イオン注入条件は４００ｎｍのシリコン酸化膜１３に対して加速電圧５００ｋｅＶ、ドーズ量１．９Ｅ１３ｃｍ-2である。このようにしてエピタキシャル層１１の上部にＰ型ウエル層１２が形成される。イオン注入の加速電圧とドーズ量は、シリコン酸化膜１３の膜厚、エピタキシャル基板の濃度やＭＯＳ型トランジスタ部の所望する閾値電圧により決定する。
【００２９】
次に図１（ｂ）に示すように、トレンチを形成すべきエピタキシャル層１１の領域上に開口部を有するレジストパターン（図示していない）をシリコン酸化膜１３上に形成し、それをマスクとしてシリコン酸化膜１３を選択的にドライエッチングすることによって開口パターンを形成する。その後エッチングマスクとして用いたレジストパターンを除去する。次に図１（ｃ）に示すように、開口パターンが形成されたシリコン酸化膜１３をマスクとしてエピタキシャル層１１に対して異方性ドライエッチングを行ない、複数のトレンチ１５を形成する。なお、各トレンチ１５の深さは例えば０．８〜３．０μｍ程度であり、トレンチ１５の間隔は０．１〜２．０μｍ程度である。また複数のトレンチ１５がエピタキシャル層１１に形成される場合は互いに隣接するトレンチ１５の間隔を等しく設定する。さらに複数のトレンチ１５のそれぞれは、エピタキシャル層１１の、トランジスタとして機能するユニットセル領域およびトランジスタのボディー領域となるウエル層１２と電気的コンタクトを取るために設定された領域のそれぞれを横断して連続的に延びたパターンを有している。
【００３０】
次に図２（ｄ）に示すように、トレンチ１５の側壁および底面における極薄い表面部に先のトレンチ形成用ドライエッチングで形成されたダメージ層を除去するため、例えば電気炉タイプの酸化炉を用いて、９５０〜１１００℃の温度範囲、例えば５〜１０分程度でドライ熱酸化を行い、前記トレンチ側壁および底部に厚さ２０〜１００ｎｍのシリコン酸化膜１６を形成する。この処理によりダメージ層はシリコン酸化膜１６中に取り込まれ、ウエル層１２を構成するボロンは熱酸化中に上下方向へ拡散し、ウエル層１２は厚くなる。次に図２（ｅ）に示すように、トレンチ１５の内面に形成されたシリコン酸化膜１６をウエットエッチングにより除去する。この時ウエル層１２上のシリコン酸化膜１３も若干エッチングされるが、後の加工工程にとって充分な厚さを持ってウエル層１２上に残留する。
【００３１】
次に図２（ｆ）に示すように、トレンチ１５の側壁および底面に例えば厚さ８〜１５０ｎｍ程度のシリコン酸化膜のような絶縁膜１７を電気炉タイプの酸化炉を用い、９５０〜１１００℃の温度範囲、例えば４分〜４０分程度でウエット熱酸化成長させる。絶縁膜１７はこの実施形態ではシリコン酸化膜（ＳｉＯ2）であってトランジスタのゲート絶縁膜として機能する。この絶縁膜１７の膜厚は、トランジスタの所望するゲート耐圧等特性パラメータの目標値に応じて設定されるものである。この工程を実施することによって熱酸化時の高温によりウエル層１２中のボロンは上下方向に拡散し、ウエル層１２はさらに厚くなる。図２（ｄ）および図２（ｆ）の熱酸化工程はウエル層１２のボロン拡散も同時に行う役割を果たしているが、十分なボロン拡散を行うためにこれら熱酸化工程それぞれの後に９００〜１１００℃の温度で１０分以上の熱拡散工程を追加しても良い。これらの熱拡散工程はシリコン酸化膜１６、絶縁膜１７の成長に用いた酸化炉をそのまま用いても良いし、また別の電気炉を用いてもよい。
【００３２】
次に図３（ｇ）に示すように、トレンチ１５内の絶縁膜１７上とシリコン酸化膜１３表面上にゲート電極材料となる導電膜、たとえばポリシリコン膜１８をＣＶＤ法を用いてトレンチ１５が埋まるように堆積する。このときシリコン酸化膜１３の表面上に堆積されるポリシリコン膜１８の厚さは例えば厚さ３００〜８００ｎｍとする。その後当該ポリシリコン膜１８に第１導電型不純物（例えばリン）を導入しその後熱処理を行ってポリシリコン膜１８中に不純物を一様に拡散させる。なお、ポリシリコン膜１８を堆積した後に不純物の導入を別途実施する代わりに、予め第１導電型不純物（例えばリン）がドープされたポリシリコン膜をたとえばＣＶＤ法を用いて全面に直接堆積することも可能である。
【００３３】
次に図３（ｈ）に示すように、ポリシリコン膜１８の全面をドライエッチングでエッチバックを行うことにより、シリコン酸化膜１３の表面よりも上側およびトレンチ１５の上部に位置するポリシリコン膜１８を除去し、トレンチ１５内部にポリシリコン膜１８を埋め込んで縦型ゲート電極１９を形成する。ここで、ポリシリコン膜１８の上面すなわち縦型ゲート電極１９の上面はシリコン酸化膜１３の表面から例えば、２００〜８００ｎｍ程度下側のトレンチ１５内部にある。このようにして縦型ゲート電極１９の上側には凹部が残ることになる。
【００３４】
次に図３（ｉ）に示すように、凹部を含むシリコン酸化膜１３の表面上に、例えばＣＶＤ法を用いて厚さ４００〜１２００ｎｍのボロンとリンを含んだシリコン酸化膜であるＢＰＳＧ膜２０を、凹部が埋め込まれるように堆積する。次に図４（ｊ）に示すように、たとえば８００〜９５０℃の電気炉で３０〜１００分熱処理を実施して、ＢＰＳＧ膜２０の表面を滑らかにする。次に図４（ｋ）に示すように、ＢＰＳＧ膜２０およびシリコン酸化膜１３を同時にエッチバックして縦型ゲート電極１９上のＢＰＳＧ膜２０の上面をウエル層１２の表面より０〜１００ｎｍ低くし、落ち込み形状を形成する。このエッチバックは、ＢＰＳＧ膜２０がエッチングされ、シリコン酸化膜１３の表面が露出したときのプラズマ発光の変化が検知された後に終了する。
【００３５】
次に図４（ｌ）に示すように、シリコン酸化膜１３を貫きウエル層１２ の表面部に第１導電型（Ｎ型）の不純物（ 例えばリン）イオン２１をイオン注入する。これによりエピタキシャル層１１の表面部に、言い換えるとウエル層１２の上部に第１導電型（Ｎ+型）高不純物濃度のソース領域２２が形成される。本実施形態では１回のみ注入しているが、異なるイオン注入条件で複数回行い、ソース領域２２の不純物濃度と深さを制御してもよい。
【００３６】
次に図５（ｍ）に示すように、例えばドライエッチングを用いて縦型ゲート電極１９上のＢＰＳＧ膜２０および絶縁膜１７それぞれの一部分を選択的に除去し、縦型ゲート電極１９の上方に凹部を形成すると同時にＢＰＳＧ膜２０の表面から上に突出したソース領域２２のコーナー部を丸める処理を行う。この処理はＢＰＳＧ酸化膜２０および絶縁膜１７の上部露出表面がソース領域２２の表面から例えば１００〜３００ｎｍ程度下側となるまで行う。またＢＰＳＧ酸化膜２０に対するソース領域２２を構成するシリコン単結晶のエッチング速度選択比が１／５〜１／２となる条件に調整するとソース領域２２のコーナー部を効率良く丸めることができる。この工程を実施した結果ソース領域２２に側壁２３が新たに露出するので、後の工程でソース領域２２上に設ける共通電極との接触面積が増加し、コンタクト抵抗を低減させることができる。
【００３７】
次に図５（ｎ）に示すように、高温の熱処理を施してソース領域２２の第１導電型不純物を下方へ拡散させ、ソース領域２２の少なくとも絶縁膜１７と接しているＰＮ接合部分が、絶縁膜１７を介して縦型ゲート電極１９とオーバーラップするようにする。ただし、図４（ｌ）の工程において第１導電型不純物イオン注入を、ソース領域２２のＰＮ接合と縦型ゲート電極１９とがオーバーラップするような条件に設定して行う場合は当該高温熱処理は必ずしも必要としない。
【００３８】
次に縦型ゲート電極１９を被覆するＢＰＳＧ膜２０およびソース領域２２の表面上にＴｉ／ＴｉＮ積層膜などからなるバリアメタル膜２４および配線用導電膜（例えばアルミニウムを主成分とする合金膜）２５を順次堆積した後、図示されてはいないが配線用導電膜２５およびバリアメタル膜２４を選択的にエッチングし、パターニングして複数のソース領域２２に電気的に接続する共通電極を形成する。これにより上に述べたように共通電極がソース領域２２の上面と共に側壁２３にも電気的に接触する。一方、図５（ｍ）の工程におけるドライエッチングを、縦型ゲート電極１９上のＢＰＳＧ膜２０が完全に除去される前に停止させたことにより、縦型ゲート電極１９上にＢＰＳＧ膜２０が残存し、このＢＰＳＧ膜２０で縦型ゲート電極１９と共通電極とが電気的に絶縁される。
【００３９】
以上図１（ａ）〜図５（ｎ）の工程を経て本発明による半導体装置が完成する。図５（ｎ）においてこの半導体装置のうち、ウエル層１２のゲート絶縁膜１７に沿う部分はＭＯＳ型トランジスタ部のチャネル領域となり、シリコン基板１０およびエピタキシャル層１１はドレイン領域となる。
【００４０】
図６は以上のように製造された縦型ゲート電極を有する半導体装置のＭＯＳ型トランジスタユニットセルにおける不純物濃度プロファイルの測定結果を示す図である。図６の不純物濃度プロファイルは図５（ｎ）のＡ−Ｂ線に沿うものであり、且つ図４（ｋ）の工程におけるＢＰＳＧ膜２０のエッチバックが標準的で、ＢＰＳＧ膜２０に適切な落ち込みが生じた半導体装置に対応するものである。また図６においてＤ１は図５のソース領域２２、Ｄ２はウエル層１２、Ｄ３はエピタキシャル層１１、Ｄ４はシリコン基板１０にそれぞれ対応する。
【００４１】
図６を参照して不純物濃度プロファイル全体の概要を説明すると、製造工程の最初のエピタキシャル層１１の表面から０．５μｍまではソース領域Ｄ１が形成されている。このソース領域Ｄ１は図４（ｌ）の工程で第１導電型不純物のイオン注入により形成されたものであり、ソース領域Ｄ１の表面には共通電極が電気的に接続されている。そして表面から０．５μｍという深さはソース領域Ｄ１のＰＮ接合位置である。ソース領域Ｄ１の下の深さ０．５μｍ〜１．１μｍの間には図１（ａ）の工程で第２導電型不純物のイオン注入により形成されたウエル層Ｄ２がある。半導体装置完成後のウエル層Ｄ２の不純物濃度プロファイルはソース領域Ｄ１に近い部分が概ねフラットで深さ方向の不純物濃度変化は極めて少なく、その下部では不純物濃度変化が容易に認識できる程度に減少する形状を有する。この不純物濃度プロファイルはＭＯＳ型トランジスタユニットセルのゲート絶縁膜に接するチャネル領域の不純物濃度分布となる。
【００４２】
さらにウエル層Ｄ２の下の深さ約１．１μｍ〜約２．９μｍの間には図１（ａ）の工程で成長させた第１導電型のエピタキシャル層Ｄ３が存在する。エピタキシャル層Ｄ３中の不純物濃度は本来低濃度でほぼ一定であるが、深さ約２．３μｍ〜約２．９μｍの間には不純物濃度が深さ方向へ上昇している部分がある。これはエピタキシャル層成長が高温で行われるために成長基板である第１導電型シリコン基板側から不純物がエピタキシャル層Ｄ３へ熱拡散して生じたものである。またエピタキシャル層Ｄ３より下は第１導電型シリコン基板Ｄ４の領域となっている。
【００４３】
次に図７は、図６においてソース領域Ｄ１からウエル層Ｄ２にかけての部分を拡大して表示したときの不純物濃度プロファイルである。図７には図６の不純物プロファイルに２種の不純物プロファイルを追加している。すなわち、曲線ａは図６の通り図４（ｋ）のエッチバックによるＢＰＳＧ膜２０の表面落ち込み量が標準的な値をとる場合であり、工程管理上のセンター条件に相当するものである。曲線ｂは表面落ち込み量が工程管理上の下限である場合、また曲線ｃは表面落ち込み量が工程管理における上限となった場合のプロファイルを示す。またＱ０（深さ０．５０μｍ）、Ｑ１（同０．４５μｍ）、Ｑ２（同約０．５５μｍ）はそれぞれ曲線ａ、ｂ、ｃにおける、ゲート絶縁膜（絶縁膜１７）近傍のソース領域Ｄ１の底のＰＮ接合位置を示し、Ｐ０（深さ約０．５９μｍ）、Ｐ１（同約０．５５μｍ）、Ｐ２（同約０．６４μｍ）はそれぞれ曲線ａ、ｂ、ｃにおける不純物濃度ピーク位置を示す。
【００４４】
図７から、本発明による半導体装置およびその製造方法を用いても表面落ち込み量が大きくなるに従ってソース領域Ｄ１のＰＮ接合位置が深くなることがわかる。またそれに伴って不純物濃度のピーク位置も深くなることがわかる。しかしながらどの場合であってもＰ０、Ｐ１、Ｐ２の位置が図７から容易に認識できない程度であり、このことから本発明によるウエル層Ｄ２の、エピタキシャル層Ｄ３よりもソース領域Ｄ１のＰＮ接合に近い側の深さ方向不純物濃度変化は極めて小さいものとなっている。したがってソース領域Ｄ１の深さが変動しても、本発明によるＭＯＳ型トランジスタユニットのチャネルとして働くウエル層Ｄ２の不純物濃度変動は小さく、閾値電圧をバラツキを抑制して安定に得ることができる。また不純物濃度プロファイルがほぼフラットであることからこの部分の不純物濃度を減少させ、低閾値電圧も容易に実現できることがわかる。
【００４５】
具体的な実験結果として、目標閾値電圧約０．８Vの半導体装置を製造した場合、ウエル層が、比較的明確に特定できる不純物濃度ピークと相当量変化する不純物濃度プロファイルを持つような従来技術では、図４（ｋ）の平坦化エッチバック工程のバラツキに起因して０．４３V程度の閾値電圧バラツキ幅が見られたが、本発明による製造方法でのバラツキ幅は０．１３V程度と非常に小さく抑制することができた。また、従来技術では低い場合でも＋１．５V程度までの閾値電圧のものしか安定して製造することが出来なかったが、本発明によれば＋０．３V程度の低閾値電圧の半導体装置も量産可能となった。
【００４６】
なおソース領域Ｄ１のＰＮ接合位置がばらつくと、ウエル層Ｄ２の深さ方向の厚さ、すなわちＭＯＳ型トランジスタ部のチャネル長もばらつくが、本発明が対象とする半導体装置では図６に示すようにチャネル長が０．６μｍ程度と比較的大きいので、ショートチャネル効果に起因する閾値電圧変動は無視することができる。
【００４７】
図７に基づけば、閾値電圧の変動幅を許容できる所定の範囲内に収めるためには、チャネル領域として作用するウエル層Ｄ２全体の厚さ、すなわちウエル層Ｄ２の、ソース領域Ｄ１底部のＰＮ接合位置からドレイン領域としてのエピタキシャル層１１に接する端部まで深さ方向に測定した長さをＤ、ソース領域Ｄ１のＰＮ接合から深さ方向に測定した任意の距離をＺ、ウエル層Ｄ２の不純物濃度をＮ、不純物のピーク濃度をＮ０として、Ｎを、
０．０５Ｄ≦Ｚ≦０．５Ｄ
の範囲内で
０．８Ｎ０≦Ｎ≦１．０Ｎ０
とすることが望ましい。また図７によればソース領域Ｄ１のＰＮ接合から不純物濃度ピーク位置までの距離は、曲線ａの場合０．０８９μｍ、曲線ｂの場合０．０９８μｍ、曲線ｃの場合０．０９１μｍといずれにおいても０．１μｍ以下であり、Ｎを上記の条件に設定すれば不純物濃度ピーク位置を０．１μｍ以下とすることが可能である。
【００４８】
本発明の半導体装置は以上のようにＭＯＳ型トランジスタ部のチャネル領域となるウエル層Ｄ２の少なくともソース領域Ｄ１に近い側の不純物濃度プロファイルがほぼフラットとなるようにしたものであるが、このような不純物プロファイルは図１〜図５に示した製造工程のうち、図１（ａ）のシリコン酸化膜１３を貫通する第２導電型の不純物イオン１４の注入工程、シリコン酸化膜１６および絶縁膜１７の熱酸化工程、および前記両熱酸化工程後の熱処理のような、ウエル層１２の形成後必要に応じて実施される熱処理などにより容易に得ることができる。
【００４９】
熱酸化工程あるいは不純物プロファイルを調整するための熱処理工程が電気炉を用いて９００℃〜１１００℃の温度で１０分間以上行うことはすでに述べたように第２導電型不純物のボロン拡散を促進するのに寄与する。これに加えて特に図１（ａ）の、厚さ４００ｎｍ、加速エネルギー５００ｋｅＶというような、厚いシリコン酸化膜と高エネルギーを用いるイオン注入では、注入直後の不純物濃度プロファイルとしてエピタキシャル層１１の表面に近い位置に注入イオンの濃度ピークを持ってくることができると同時にプロファイル自体を注入直後から幅の広いブロードなものとすることができるという特徴を有するので、さらにフラットな不純物プロファイルを容易に得るためにその効果を発揮するものである。図１（ａ）のイオン注入は厚さ３００ｎｍ〜５００ｎｍの絶縁膜（シリコン酸化膜など）、注入エネルギー３００ｋｅＶ以上の条件で行うことが望ましい。
【００５０】
上記実施の形態では第１導電型をＮ型、第２導電型をＰ型とした半導体装置について説明したが、第１導電型をＰ型、第２導電型をＮ型とした場合であっても製造条件のバラツキによらず安定した閾値電圧が実現できると共に低閾値電圧を容易に得ることができる。
【産業上の利用可能性】
【００５１】
本発明は特にエレクトロニクス機器や携帯電話等における低消費電力化を安価に提供するための縦型ゲート電極を有する半導体装置に好適であるが、こうした半導体装置にかかわらず他の構成を有するＭＯＳ型半導体装置にも必要に応じて適用して有益なものである。
【符号の説明】
【００５２】
１、１０  シリコン基板
２、１１  エピタキシャル層
３  ゲート絶縁膜
４、１８  ポリシリコン膜
５  Ｐベース領域
６、２２  ソース領域
７  ＢＰＳＧ膜
８  ソース電極
９  ドレイン電極
１２  ウエル層
１３  シリコン酸化膜
１４  第２導電型の不純物イオン
１５  トレンチ
１６  シリコン酸化膜
１７  絶縁膜
１９  縦型ゲート電極
２０  ＢＰＳＧ膜
２１  第１導電型の不純物イオン
２３  側壁
２４  バリアメタル膜
２５  配線用導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2011108713.tif 000007
【図６】
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【図７】
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【図８】
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