(57)【要約】【課題】様々な外部電源電圧に対応可能な半導体装置を提供する。【解決手段】半導体装置１は、入力信号を外部電源電圧に応じて時間遅延した第１遅延信号を出力する第１遅延部１１と、入力信号を外部電源電圧から生成された内部電源電圧に応じて時間遅延した第２遅延信号を出力する第２遅延部１２と、外部電源電圧を参照電圧と比較する比較部１４ａと、比較部１４ａの比較結果に基づいて、第１遅延信号と第２遅延信号のいずれかを選択して出力する出力部１４と、を含む。【選択図】図１
2011023462.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を外部電源電圧に応じて時間遅延した第１遅延信号を出力する第１遅延部と、
前記入力信号を前記外部電源電圧から生成された内部電源電圧に応じて時間遅延した第２遅延信号を出力する第２遅延部と、
前記外部電源電圧を参照電圧と比較する比較部と、
前記比較部の比較結果に基づいて、前記第１遅延信号と前記第２遅延信号のいずれかを選択して出力する出力部と、を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記内部電源電圧は、前記参照電圧と同じ値であり、
前記出力部は、前記比較部の比較結果が、前記外部電源電圧は前記参照電圧よりも低いことを示す場合には、前記第１遅延信号を選択して出力し、また、前記比較部の比較結果が、前記外部電源電圧は前記参照電圧よりも高いことを示す場合には、前記第２遅延信号を選択して出力する、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
メモリセルを、さらに含み、
前記入力信号は、前記メモリセルにアクセスするためのコマンド信号であり、
前記出力部から出力された、前記コマンド信号を遅延した信号に基づいて、前記メモリセルにアクセスする駆動部と、をさらに含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置に供給される外部電源電圧は、５Ｖ、３Ｖ、１．８Ｖ等、様々である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
電圧値が異なる複数の外部電源電圧に対応可能な半導体装置、具体的には、様々な大きさの外部電源電圧が供給される環境下においても製品仕様（スペック）にあった動作を行うために入力信号の遅延量を変更する半導体装置が求められているという課題があった。
【課題を解決するための手段】
【０００４】
本発明の半導体装置は、入力信号を外部電源電圧に応じて時間遅延した第１遅延信号を出力する第１遅延部と、前記入力信号を前記外部電源電圧から生成された内部電源電圧に応じて時間遅延した第２遅延信号を出力する第２遅延部と、前記外部電源電圧を参照電圧と比較する比較部と、前記比較部の比較結果に基づいて、前記第１遅延信号と前記第２遅延信号のいずれかを選択して出力する出力部と、を含む。
【発明の効果】
【０００５】
本発明によれば、外部電源電圧と参照電圧との比較結果に基づいて、第１遅延信号と第２遅延信号のいずれかが選択されて出力される。第１遅延信号は、入力信号を外部電源電圧に応じて時間遅延した信号である。第２遅延信号は、入力信号を外部電源電圧から生成された内部電源電圧に応じて時間遅延した信号である。つまり、第１遅延信号と第２遅延信号とは、遅延特性の異なる信号である。このため、様々な大きさの外部電源電圧が供給される環境下においても製品仕様にあった動作を行うように、遅延信号を選択することが可能になる。
【図面の簡単な説明】
【０００６】
【図１】本発明の一実施形態の半導体装置を示した図である。
【図２】図１に示した半導体装置内の検知回路を示した図である。
【図３】図１に示した装置を有する半導体記憶装置を示した図である。
【図４】製品の規格範囲と遅延回路１５の遅延量との関係を示した図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を説明する。
【０００８】
図１は、本発明の一実施形態の半導体装置を示した図である。
【０００９】
図１において、半導体装置１は、入力部１０と、遅延回路１１と、遅延回路１２と、検知回路１３と、端子１３Ａおよび１３Ｂと、出力部１４と、を含む。遅延回路１１と遅延回路１２と出力部１４とは、遅延回路１５に含まれる。出力部１４は、切替回路１４ａと、レベルシフタ１４ｂと、ゲート回路である否定的論理和回路１４ｃと、を含む。なお、否定的論理和回路１４ｃの代わりに、ゲート回路である論理和回路が用いられてもよい。以下、否定的論理和回路１４ｃを、ゲート回路１４ｃと称する。
【００１０】
入力部１０は、入力信号を受け付ける。本実施形態では、入力信号は、論理レベル“Ｌ”のときに非活性状態であり、論理レベル“Ｈ”のときに活性状態であるとする。
【００１１】
遅延回路１１は、一般的に第１遅延部と呼ぶことができる。
【００１２】
遅延回路１１は、入力部１０から入力信号を受け付けると、その入力信号を外部電源電圧ＶＤＤに応じた時間（以下「遅延時間Ｔａ」と称する）遅延した第１遅延信号を出力する。例えば、遅延回路１１は、外部電源電圧ＶＤＤが高くなるほど、遅延時間Ｔａを短くする。
【００１３】
遅延回路１２は、一般的に第２遅延部と呼ぶことができる。
【００１４】
遅延回路１２は、入力信号を受け付けると、その入力信号を予め定められた時間（以下「遅延時間Ｔｂ」と称する）遅延した第２遅延信号を出力する。本実施形態では、遅延時間Ｔｂは、固定の電圧である内部電源電圧ＶＩＮＴに応じた遅延時間であるとする。
【００１５】
なお、内部電源電圧ＶＩＮＴは、不図示の電圧生成回路によって、外部電源電圧ＶＤＤから生成された電圧である。この電圧生成回路は、外部電源電圧ＶＤＤが内部電源電圧ＶＩＮＴよりも低くなると、内部電源電圧ＶＩＮＴを安定化することが困難になる。
【００１６】
検知回路１３は、一般的に比較部と呼ぶことができる。
【００１７】
検知回路１３は、端子１３Ａから外部電源電圧ＶＤＤを受け付け、端子１３Ｂから参照電圧ＶＲＥＦを受け付ける。
【００１８】
検知回路１３は、外部電源電圧ＶＤＤを参照電圧ＶＲＥＦと比較し、比較結果ＤＥＴＥＣＴを出力する。なお、本実施形態では、参照電圧ＶＲＥＦは、内部電源電圧ＶＩＮＴと等しいものとする。
【００１９】
検知回路１３は、外部電源電圧ＶＤＤが参照電圧ＶＲＥＦよりも低い場合には、論理レベル“Ｌ”（非活性状態）の比較結果ＤＥＴＥＣＴを出力する。一方、検知回路１３は、外部電源電圧ＶＤＤが参照電圧ＶＲＥＦよりも高い場合には、論理レベル“Ｈ”（活性状態）の比較結果ＤＥＴＥＣＴを出力する。
【００２０】
出力部１４は、比較結果ＤＥＴＥＣＴに基づいて、第１遅延信号と第２遅延信号のいずれかを選択して出力する。
【００２１】
本実施形態では、比較結果ＤＥＴＥＣＴが、外部電源電圧ＶＤＤは参照電圧ＶＲＥＦよりも低いこと、つまり、論理レベル“Ｌ”を示す場合には、出力部１４は、第１遅延信号を選択して出力する。また、比較結果ＤＥＴＥＣＴが、外部電源電圧ＶＤＤは参照電圧ＶＲＥＦよりも高いことを示す場合には、出力部１４は、第２遅延信号を選択して出力する。
【００２２】
本実施形態では、外部電源電圧ＶＤＤが参照電圧ＶＲＥＦよりも高い状況では遅延時間Ｔａが遅延時間Ｔｂよりも短くなるように、遅延回路１１および１２が設計されている。
【００２３】
切替回路１４ａは、入力部１０から入力信号を受け付け、また、検知回路１３から比較結果ＤＥＴＥＣＴを受け付ける。
【００２４】
切替回路１４ａは、比較結果ＤＥＴＥＣＴが、論理レベル“Ｌ”を示す場合には、入力信号を遅延回路１２に出力しない。この場合、遅延回路１２は、内部電源電圧ＶＩＮＴに応じた論理レベル“Ｈ”の信号を出力する。
【００２５】
また、切替回路１４ａは、比較結果ＤＥＴＥＣＴが、論理レベル“Ｈ”を示す場合には、入力信号を遅延回路１２に出力する。この場合、遅延回路１２は、第２遅延信号を出力する。
【００２６】
レベルシフタ１４ｂは、遅延回路１２の出力の論理レベルを、外部電源電圧ＶＤＤに応じた論理レベルにシフトする。具体的には、レベルシフタ１４ｂは、内部電源電圧ＶＩＮＴに応じた論理レベル“Ｈ”を、外部電源電圧ＶＤＤに応じた論理レベル“Ｈ”にシフトし、また、内部電源電圧ＶＩＮＴに応じた論理レベル“Ｌ”を、外部電源電圧ＶＤＤに応じた論理レベル“Ｌ”にシフトする。
【００２７】
ゲート回路１４ｃは、遅延回路１１から第１遅延信号を受け付け、また、レベルシフタ１４ｂから、信号レベルがシフトされた遅延回路１２の出力を受け付け、それらの論理和を反転した信号を出力する。
【００２８】
遅延回路１５は、比較結果ＤＥＴＥＣＴに基づいて、第１遅延信号と第２遅延信号のいずれかを出力する。
【００２９】
次に、動作を説明する。
【００３０】
外部電源電圧ＶＤＤが参照電圧ＶＲＥＦよりも低い場合、検知回路１３は、論理レベル“Ｌ”の比較結果ＤＥＴＥＣＴを、切替回路１４ａに出力する。
【００３１】
切替回路１４ａは、論理レベル“Ｌ”の比較結果ＤＥＴＥＣＴを受け付けると、入力信号を遅延回路１２に出力することを停止する。このため、遅延回路１２は、内部電源電圧ＶＩＮＴに応じた論理レベル“Ｈ”の信号を、レベルシフタ１４ｂに出力する。
【００３２】
レベルシフタ１４ｂは、内部電源電圧ＶＩＮＴに応じた論理レベル“Ｈ”の信号を受け付けると、外部電源電圧ＶＤＤに応じた論理レベル“Ｈ”の信号を、ゲート回路１４ｃに出力する。
【００３３】
ゲート回路１４ｃは、レベルシフタ１４ｂから論理レベル“Ｈ”の信号を受け付けている状況で、遅延回路１１から第１遅延信号を受け付けると、第１遅延信号を選択して反転して出力する。
【００３４】
つまり、外部電源電圧ＶＤＤが参照電圧ＶＲＥＦよりも低い場合、出力部１４は、第１遅延信号を選択して出力することになる。
【００３５】
一方、外部電源電圧ＶＤＤが参照電圧ＶＲＥＦよりも高い場合、検知回路１３は、論理レベル“Ｈ”の比較結果ＤＥＴＥＣＴを、切替回路１４ａに出力する。
【００３６】
切替回路１４ａは、論理レベル“Ｈ”の比較結果ＤＥＴＥＣＴを受け付けると、入力信号を遅延回路１２に出力する。よって、遅延回路１２は、第２遅延信号を出力する。第２遅延信号は、レベルシフタ１４ｂによって信号レベルがシフトされ、ゲート回路１４ｃに入力される。
【００３７】
このため、ゲート回路１４ｃには、第１遅延信号と第２遅延信号が入力される。
【００３８】
本実施形態では、外部電源電圧ＶＤＤが参照電圧ＶＲＥＦよりも高い状況では遅延時間Ｔａが遅延時間Ｔｂよりも短くなるように、遅延回路１１および１２が設計されている。
【００３９】
このため、外部電源電圧ＶＤＤが参照電圧ＶＲＥＦよりも高い状況では、ゲート回路１４ｃは、まず、第１遅延信号を受け付け、その後、第２遅延信号を受け付ける。よって、ゲート回路１４ｃは、第２遅延信号を選択して反転して出力する。
【００４０】
つまり、外部電源電圧ＶＤＤが参照電圧ＶＲＥＦよりも高い場合、出力部１４は、第２遅延信号を選択して出力することになる。
【００４１】
図２は、検知回路１３の一例を示した回路図である。検知回路１３は、コンパレータ１３ａ、１３ｂおよび１３ｃを含む。
【００４２】
コンパレータ１３ａでは、外部電源電圧ＶＤＤが反転入力端子（−）に供給され、参照電圧ＶＲＥＦが非反転入力端子（＋）に供給される。コンパレータ１３ｂでは、外部電源電圧ＶＤＤが非反転入力端子（＋）に供給され、参照電圧ＶＲＥＦが反転入力端子（−）に供給される。コンパレータ１３ｃでは、コンパレータ１３ａの出力信号が反転入力端子（−）に供給され、コンパレータ１３ｂの出力信号が非反転入力端子（＋）に供給される。
【００４３】
外部電源電圧ＶＤＤが参照電圧ＶＲＥＦよりも高い場合には、コンパレータ１３ａの出力信号が論理レベル“Ｌ”になり、コンパレータ１３ｂの出力信号が論理レベル“Ｈ”になる。よって、コンパレータ１３ｂの出力信号、つまり、比較結果ＤＥＴＥＣＴが、論理レベル“Ｈ”になる。
【００４４】
一方、外部電源電圧ＶＤＤが参照電圧ＶＲＥＦよりも低い場合には、コンパレータ１３ａの出力信号が論理レベル“Ｈ”になり、コンパレータ１３ｂの出力信号が論理レベル“Ｌ”になり、よって、コンパレータ１３ｂの出力信号、つまり、比較結果ＤＥＴＥＣＴが、論理レベル“Ｌ”になる。
【００４５】
本実施形態によれば、出力部１４は、外部電源電圧ＶＤＤと参照電圧ＶＲＥＦとの比較結果ＤＥＴＥＣＴに基づいて、第１遅延信号と第２遅延信号のいずれかを選択して出力する。第１遅延信号は、入力信号を外部電源電圧に応じて時間遅延した信号であり、第２遅延信号は、入力信号を外部電源電圧から生成された内部電源電圧に応じて時間遅延した信号である。つまり、第１遅延信号と第２遅延信号とは、遅延特性の異なる信号である。このため、様々な大きさの外部電源電圧が供給される環境下においても製品仕様にあった動作を行うように、遅延信号を選択することが可能になる。
【００４６】
また、本実施形態では、外部電源電圧ＤＶＶが参照電圧ＶＲＥＦよりも低い状況では、内部電源電圧ＶＩＮＴが不安定になる恐れがある。遅延回路１２は、内部電源電圧ＶＩＮＴに応じた時間遅延した信号を第２遅延信号として出力するため、外部電源電圧ＤＶＶが参照電圧ＶＲＥＦよりも低い状況では、第２遅延信号が不安定になる恐れがある。
【００４７】
本実施形態では、出力部１４は、比較結果ＤＥＴＥＣＴが、外部電源電圧ＤＶＶは参照電圧ＶＲＥＦよりも低いことを示す場合には、第１遅延信号を選択して出力し、また、比較結果ＤＥＴＥＣＴが、外部電源電圧ＶＤＤは参照電圧ＶＲＥＦよりも高いことを示す場合には、第２遅延信号を選択して出力する。
【００４８】
このため、第２遅延信号が不安定になる恐れがある状況では、第１遅延信号が選択され、不安定な第２遅延信号を使用することを防止できる。
【００４９】
図３は、図１に示した検出回路１３および遅延回路１５を、半導体記憶装置における行アドレスのアクセスタイミングを制御するために利用した半導体装置を示したブロック図である。なお、図３において、図１に示したものと同一構成のものには同一符号を付してある。
【００５０】
図３において、半導体装置（半導体記憶装置）は、検知回路１３と、端子１３Ａおよび１３Ｂと、遅延回路１５と、コマンド入力端子１６と、コマンドデコーダ１７と、アドレス端子１８と、アドレスデコーダ１９と、アドレスバッファ２０と、駆動部２１と、データアンプ回路２２と、データ端子２３と、メモリセルアレイ２４と、を含む。駆動部２１は、ワードデコーダ２１ａと、センスアンプ回路２１ｂと、を含む。メモリセルアレイ２４は、複数のメモリセルを含む。
【００５１】
コマンドデコーダ１７は、コマンド端子１６が受け付けたコマンドデータをデコードしてコマンド信号を生成する。コマンド信号は、アドレスバッファ２０と遅延回路１５へ出力される。
【００５２】
アドレスデコーダ１９は、アドレス端子１８が受け付けたアドレスデータ（行アドレスデータと列アドレスデータ）をデコードしてアドレス信号（行アドレス信号と列アドレス信号）を生成する。アドレス信号は、アドレスバッファ２０へ出力される。
【００５３】
アドレスバッファ２０は、アドレスデコーダ１９からのアドレス信号のうち、列アドレス信号をワードデコーダ２１ａに出力し、行アドレス信号をセンスアンプ回路２１ｂに出力する。
【００５４】
遅延回路１５は、コマンドデコーダ１７からのコマンド信号を入力信号として受け付け、このコマンド信号を遅延させた出力信号を、メモリセルへアクセスするワードデコーダ２１ａおよびセンスアンプ回路２１ｂに出力して、ワードデコーダ２１ａおよびセンスアンプ回路２１ｂを活性化して、ワードデコーダ２１ａおよびセンスアンプ回路２１ｂを動作させる。
【００５５】
駆動部２１は、遅延回路１５から出力された、コマンド信号を遅延した信号に基づいて、メモリセルアレイ２４内のメモリセルにアクセスする。
【００５６】
ワードデコーダ２１ａは、遅延回路１５からのコマンド信号に応じて列アドレス信号を受け付け、その列アドレス信号にて示されるワードを特定する。
【００５７】
センスアンプ回路２１ｂは、遅延回路１５からのコマンド信号（リードコマンド信号またはライトコマンド信号）に応じて行アドレス信号を受け付け、その行アドレス信号にて示される行と、ワードデコーダ２１ａにて特定されるワードと、によって特定されるメモリセルにアクセスする。
【００５８】
センスアンプ回路２１ｂは、リードコマンド信号を受け付けた場合には、そのアクセスされたメモリセルからデータを読み出し、そのデータをデータアンプ回路２２で増幅させてデータ端子２３へ出力する。
【００５９】
センスアンプ回路２１ｂは、ライトコマンド信号を受け付けた場合には、そのアクセスさえたメモリセルに、データ端子２３に入力されデータアンプ回路２２で増幅されたデータを書き込む。
【００６０】
なお、半導体記憶装置では、行アドレス信号を受けることを指示するコマンドから次の列アドレス信号を受けることを指示するコマンド（リード／ライトコマンド）までの期間は、製品規格において、ｔＲＣＤとして定義されている。
【００６１】
このため、半導体記憶装置は、例え、外部電源電圧ＶＤＤの電位レベルが変化しても、そのｔＲＣＤの規格を遵守する必要がある。
【００６２】
図４は、上述の製品規格の範囲を示しつつ、外部電源電圧ＶＤＤの電位レベルおよび図３に示した出力信号の遅延量を表したグラフである。
【００６３】
図４では、参照電圧ＶＲＥＦを１．５［Ｖ］としている。
【００６４】
外部電源電圧ＶＤＤが参照電圧ＶＲＥＦよりも低い電位のときには、遅延回路１５は、遅延回路１１からの第１遅延信号を出力する。このため、外部電源電圧ＶＤＤの電位レベルと遅延量（Ｔａ）は、反比例の関係にある。
【００６５】
外部電源電圧ＶＤＤが参照電圧ＶＲＥＦよりも高くなると、遅延回路１５は、遅延回路１２からの第２遅延信号（内部電源電圧ＶＩＮＴ（固定電圧）を用いて生成された第２遅延信号）を出力する。このため、外部電源電圧ＶＤＤが参照電圧ＶＲＥＦよりも高くなると、遅延量（Ｔｂ）は一定となる。
【００６６】
このため、半導体記憶装置が用いる可能性のある電源の範囲内（例えば、図４の１．０Ｖ〜２．０Ｖ）において、図４に示す製品の規格を満足するような遅延回路１１および遅延回路１２を設計して形成すればよい。
【００６７】
本実施形態によれば、入力信号は、メモリセルにアクセスするためのコマンド信号であり、駆動部２１は、遅延回路１５から出力された、コマンド信号を遅延した信号に基づいて、メモリセルにアクセスする。このため、半導体記憶装置における製品の規格を満足するように、遅延回路を選択することが可能となる。
【００６８】
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【００６９】
１      半導体装置
１１、１２、１５  遅延回路
１３    検知回路
１３ａ、１３ｂ、１３ｃ  コンパレータ
１３Ａ、１３Ｂ  端子
１４    出力部
１４ａ  切替回路
１４ｂ  レベルシフタ
１４ｃ  否定的論理和回路
１６    コマンド端子
１７    コマンドデコーダ
１８    アドレス端子
１９    アドレスデコーダ
２０    アドレスバッファ
２１    駆動部
２１ａ  ワードデコーダ
２１ｂ  センスアンプ回路
２２    データアンプ回路
２３    データ端子
２４    メモリセルアレイ
【図１】
2011023462.tif 000003
【図２】
2011023462.tif 000004
【図３】
2011023462.tif 000005
【図４】
2011023462.tif 000006