【事件の表示】
　特願２０１４−２３７５６６「半導体装置、及び半導体装置の製造方法」拒絶査定不服審判事件〔平成２７年　７月３０日出願公開、特開２０１５−１３８９７３、請求項の数（９）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２６年１月２３日に出願された特願２０１４−１０４４９号の出願の一部を平成２６年１１月２５日に新たな出願としたものであって，その手続の経緯は以下のとおりである。
平成２６年１１月２６日　審査請求
平成２７年１１月１８日　拒絶理由通知
平成２８年　１月２８日　意見書・手続補正
平成２８年　５月３１日　拒絶理由通知
平成２８年　７月２０日　意見書・手続補正
平成２８年　９月１２日　拒絶査定（以下，「原査定」という。）
平成２８年１１月１６日　審判請求
　
第２　原査定の概要
　この出願の請求項１〜７，９に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
引用文献等一覧
１．特開２００８−２１８５１４号公報
２．国際公開第２０１３／１７１８７３号
３．特開２０１２−０６９５３８号公報
４．特開２００８−１４７５８７号公報
５．米国特許第６８９１２３４号明細書
・備考
　●理由１（特許法第２９条第２項）について
・請求項１
・引用文献等　１，２，５
　出願人は、平成２８年　７月２０日付け手続補正書において「前記第１のコンタクト電極は前記フィン状半導体層が延在する方向に対して直交する方向且つ前記第１のゲート線が延在する方向に対して平行な方向において側壁状に形成される」点を補正し、平成２８年　７月２０日付け意見書において『引用文献２の図１（下記にコピー）によると、フィン状半導体層が延在する方向に対して直交する方向且つゲート配線が延在する方向に対して直交する方向において側壁状に形成されたポリシリコン１１５からなる第１のコンタクト電極、もしくはフィン状半導体層が延在する方向に対して平行な方向且つゲート配線が延在する方向に対して平行な方向において側壁状に形成されたポリシリコン１１５からなる第１のコンタクト電極が形成されています。
　また、引用文献５の図１３ｉ（下記にコピー）によると、金属ソース・ドレイン２３０は、半導体２２８の水平方向に延在し、平面状の金属ソース・ドレイン２３０です。引用例５図１３ｉにおいて、金属ソース・ドレイン２３０は平面状であるから、Ｘ方向Ｙ方向に隣接するトランジスタの絶縁体Ｉおよび半導体２２８の上部に金属ソース・ドレイン２３０が接触します。
　審査官殿は、「引用文献１記載の発明において、第３のゲート絶縁膜と金属からなる第１のコンタクト電極を備える構成とすることは当業者が容易に想到し得た事項である。」と指摘されていますが、引用文献１記載の発明において、引用文献２の発明を適用すると、引用文献２の第１のコンタクト電極はポリシリコンであるから、審査官殿記載の、「第３のゲート絶縁膜と金属からなる第１のコンタクト電極を備える構成とすること」にはなりません。
　また、引用文献１記載の発明において、引用文献５の発明を適用すると、引用文献５の第１のコンタクト電極、すなわち金属ソース・ドレイン２３０は金属ですが、金属ソース・ドレイン２３０は半導体２２８の水平方向に延在し、金属ソース・ドレイン２３０は平面状ですから、Ｘ方向Ｙ方向に隣接するトランジスタの絶縁体Ｉおよび半導体２２８の上部に金属ソース・ドレイン２３０が接触することとなります。
　一方、本発明は（本願図１を下記にコピー）、フィン状半導体層が延在する方向に対して直交する方向且つゲート配線が延在する方向に対して平行な方向において側壁状に形成された金属からなる第１のコンタクト電極が形成されます。』
旨、主張している。
　しかし、引用文献２の図１に、側壁状に形成されたポリシリコン１１５からなる第１のコンタクト電極が記載されており、引用文献５の図１３ｉに、金属（２３０）からなる第１のコンタクト電極が記載されており、これらの技術を組み合わせて、金属からなる第１のコンタクト電極を側壁状に形成されたものとすることは、当業者が容易に想到し得た事項である。
　したがって、出願人の主張は、採用できない。
　よって、請求項１に係る発明は、引用文献１，２，５に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第２９条第２項の規定により特許を受けることができない。
・請求項２，３
・引用文献等　１−５
　出願人は、平成２８年　７月２０日付け意見書において『引用文献３は第１の電極と第２の電極を有するダブルＭＩＳ構造であり、ダブルＭＩＳ構造において、仕事関数の小さい金属Ａｌ，Ｔａ等を用いて第１の電極４側のＭＩＳ界面をｎ型とすること、仕事関数の大きい金属Ａｕ，Ｎｉ等を用いて第２の電極６側のＭＩＳ界面をｐ型とすることが記載されています。
　本発明の第１のコンタクト電極にダブルＭＩＳ構造を用いると、柱状半導体層の上部の片側がｎ型となり、柱状半導体層上部の他方の片側がｐ型となり、トランジスタとしての動作が困難となります。
　一方、本発明において、・・・これはシングルＭＩＳ構造に関するものです。従って、本発明は、引用文献３に記載されている発明とは大きく異なります。』旨、主張している。
　しかし、本願と同様のシングルＭＩＳ構造である引用文献５記載の発明において、第２０欄第１９−２９行に、仕事関数が４．１ｅＶであるＡｌを用いることが記載されており、引用文献１記載の発明において該構成を採用することは当業者が容易に想到し得た事項である。
　また、ｎ型とｐ型を使いわけるために、引用文献３に記載されるようなＡｕ，Ｎｉ等の仕事関数が５．０〜５．２ｅＶの金属とすることも当業者が適宜なし得る事項である。
　よって、請求項２，３に係る発明は、引用文献１−５に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第２９条第２項の規定により特許を受けることができない。
・請求項４−６
・引用文献等　１，２，５
　請求項４−６に係る発明は、引用文献１，２，５に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第２９条第２項の規定により特許を受けることができない。
・請求項７
・引用文献等　１，２，５
　出願人は、平成２８年　７月２０日付け意見書において『一方、本発明は、図２においてフィン状半導体層を形成するためのレジストを形成し、図３において基板をエッチングすることによりフィン状半導体層を形成し、図１０においてフィン状半導体層に直交する方向にレジストを形成し、図１１においてフィン状半導体層をエッチングすることで柱状半導体層を形成しています。フィン状半導体層とレジストは直交していることから、レジスト形成時に合わせずれが生じた場合においても、その結果得られるフィン状半導体層と柱状半導体層は等しい幅を有します。従って、本発明において、フィン状半導体層と柱状半導体層の幅は、レジストの合わせずれに依存しません。
　上記のように、本発明のこの特有の構造とすることで、フィン状半導体層と柱状半導体層の幅は、レジストの合わせずれに依存せず、設計のとおりのフィン状半導体層と柱状半導体層の幅が得られるという効果が得られます。』旨、主張している。
　しかし、上記主張は製造方法に関するものであり、物の発明である請求項７について、主張は認められない。
　どのような製造方法を用いるかに関わらず、単に第１の柱状半導体層と第１のフィン状半導体層が同じ幅の構成を着想することは当業者が適宜なし得る事項である。
　よって、請求項７に係る発明は、引用文献１，２，５に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第２９条第２項の規定により特許を受けることができない。
・請求項９
・引用文献等　１，２，５
　出願人は、平成２８年　７月２０日付け手続補正書において「前記第１のコンタクト電極は前記フィン状半導体層が延在する方向に対して平行な方向且つ前記第１のゲート配線が延在する方向に対して直交する方向において側壁状に形成されるのであって、前記第１のコンタクト電極の前記フィン状半導体層が延在する方向の幅は、前記第１のゲート配線の前記フィン状半導体層が延在する方向の幅と同じであることを特徴とする請求項１に記載の半導体装置。」点を補正により追加している。
　しかし、引用文献２の図１に、ポリシリコン１１５からなる第１のコンタクト電極を側壁状に形成すること、ポリシリコン１１５からなる第１のコンタクト電極と、金属１１０とポリシリコン１１１からなる第１のゲート配線の幅を同じにすることが記載されており、引用文献１記載の発明において該構成を採用することは当業者が容易に想到し得た事項である。
　よって、請求項９に係る発明は、引用文献１，２，５に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第２９条第２項の規定により特許を受けることができない。
第３　本願発明
　本願の請求項１乃至９に係る発明（以下，それぞれ「本願発明１」乃至「本願発明９」という。）は，平成２８年７月２０日付けの手続補正で補正された特許請求の範囲の請求項１乃至９に記載された事項により特定される発明であり，以下のとおりである。
「【請求項１】
　半導体基板上に形成された第１のフィン状半導体層と、
　前記第１のフィン状半導体層の周囲に形成された第１の絶縁膜と、
　前記第１のフィン状半導体層上に形成された第１の柱状半導体層と、
　前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
　前記第１のゲート絶縁膜の周囲に形成され、前記第１のフィン状半導体層に直交する方向に延在する第１のゲート配線と、
　前記第１の柱状半導体層の下部に形成された第２の拡散層と、
　前記第１の柱状半導体層上部周辺を取り囲む第３のゲート絶縁膜と、
　前記第３のゲート絶縁膜を取り囲む金属からなる第１のコンタクト電極と、
　前記第１のコンタクト電極は前記フィン状半導体層が延在する方向に対して直交する方向且つ前記第１のゲート配線が延在する方向に対して平行な方向において側壁状に形成されるのであって、
　前記第１のコンタクト電極上部と前記第１の柱状半導体層上部とは電気的に接続するのであって、
　前記第１の柱状半導体層上部と電気的に接続する第１の磁気トンネル接合記憶素子と、を有することを特徴とする半導体装置。
　　【請求項２】
　前記第１のコンタクト電極の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置。
　　【請求項３】
　前記第１のコンタクト電極の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置。
　　【請求項４】
　前記第１のゲート配線に直交する方向に延在する前記第１の磁気トンネル接合記憶素子の上部に接続された第１のビット線を有することを特徴とする請求項１に記載の半導体装置。
　　【請求項５】
　前記第１のフィン状半導体層上に形成された第２の柱状半導体層と、
　前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、
　前記第２のゲート絶縁膜の周囲に形成され、前記第１のフィン状半導体層に直交する方向に延在する第２のゲート配線と、
　前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、
　前記第２の柱状半導体層上部周辺を取り囲む第４のゲート絶縁膜と、
　前記第４のゲート絶縁膜を取り囲む第３のコンタクト電極と、
　前記第３のコンタクト電極上部と前記第２の柱状半導体層上部とは電気的に接続するのであって、
　前記第２の柱状半導体層上部と電気的に接続する第２の磁気トンネル接合記憶素子と、　
　前記第２の拡散層は前記第１のフィン状半導体層に更に形成されることを特徴とし、
　前記第２の拡散層はソース線として機能することを特徴とする請求項４に記載の半導体装置。
　　【請求項６】
　前記第１のゲート配線と前記第２のゲート配線とは、金属からなることを特徴とする請求項５に記載の半導体装置。
　　【請求項７】
　前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることを特徴とする請求項５に記載の半導体装置。
　　【請求項８】
　前記第１のゲート配線の外側周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とする請求項５に記載の半導体装置。
　　【請求項９】
　前記第１のコンタクト電極は前記フィン状半導体層が延在する方向に対して平行な方向且つ前記第１のゲート配線が延在する方向に対して直交する方向において側壁状に形成されるのであって、
　前記第１のコンタクト電極の前記フィン状半導体層が延在する方向の幅は、前記第１のゲート配線の前記フィン状半導体層が延在する方向の幅と同じであることを特徴とする請求項１に記載の半導体装置。」
　
第４　引用文献、引用発明等
１　引用文献１について
（１）引用文献１
　原査定の拒絶の理由に引用された特開２００８−２１８５１４号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。（下線は、当審で付加した。以下同じ。）
「【００１７】
　図１（ａ）及び（ｂ）に示すように、
半導体基板（シリコン基板）１１には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜１６が形成されている。この素子分離絶縁膜１６は、例えばＹ方向にライン状に延在している。半導体基板１１の素子領域には、基板面から突出する凸部（シリコン柱）１３が形成されている。
この凸部１３は、縦型トランジスタ（例えばＭＯＳＦＥＴ）Ｔｒのチャネル領域となる。
【００１８】
　
凸部１３の側面及び半導体基板１１上には、ゲート絶縁膜２０が連続して形成されている。凸部１３の側面には、ゲート絶縁膜２０を介して、ゲート電極Ｇが形成されている。このゲート電極Ｇの平面形状は、凸部１３の側面を囲むリング状となっている。
【００１９】
　凸部１３の上面内には、ドレイン拡散層（Ｄ）２４が形成されている。
凸部１３の根元の半導体基板１１内には、ソース拡散層（Ｓ）１８が形成されている。
【００２０】
　
半導体基板１１上には、Ｘ方向に延在するワード線ＷＬが形成されている。このワード線ＷＬにより、Ｘ方向に隣接するゲート電極Ｇが電気的に接続されている。
【００２１】
　
ドレイン拡散層２４上には、コンタクト２５が形成されている。
【００２２】
　
コンタクト２５上には、ＭＴＪ（Magnetic Tunnel Junction）素子ＭＴＪ１が配置されている
【００２３】
　
ＭＴＪ素子ＭＴＪの上面にはコンタクト３４が接続されている。
コンタクト３４上には、Ｙ方向に延在するビット線ＢＬが接続されている。
　そして、図１には、半導体基板１１に形成された素子分離絶縁膜１６に画定された基板面より低い位置でビット線ＢＬ方向に延在し、ワード線ＷＬ方向の断面図において凸状となる第１段目の凸部と、前記第１段目の凸部周囲に形成された素子分離絶縁膜１６と、前記第１段目の凸部上に形成された第２段目の凸部（シリコン柱）１３と、前記第２段目の凸部を囲むリング状に形成されたゲート絶縁膜２０と、前記ゲート絶縁膜を囲むリング状に形成された第１ゲート電極Ｇと、前記凸部の根元に形成されたソース拡散層（Ｓ）１８と、前記凸部の上面に形成されたドレイン拡散層（Ｄ）２４と当該ドレイン拡散層上に形成されたコンタクト２５と、前記凸部の上面とコンタクト２５とは電気的に接続し、前記凸部と電気的に接続するＭＴＪ素子ＭＴＪを有する磁気ランダムアクセスメモリ、が記載されていると認められる。
（２）引用発明１
　したがって、引用文献１には次の発明（以下，「引用発明１」という。）が記載されていると認められる。
「半導体基板に形成された素子分離絶縁膜１６に画定された基板面より低い位置でビット線方向に延在し、ワード線方向の断面図において凸状となる第１の凸部と、
前記第１段目の凸部周囲に形成された素子分離絶縁膜１６と
前記第１段目の凸部上に形成された第２段目の凸部（シリコン柱）１３と、
前記凸部を囲むリング状に形成されたゲート絶縁膜２０と、
前記ゲート絶縁膜を囲むリング状に形成された第１ゲート電極Ｇと、
前記凸部の根元に形成されたソース拡散層（Ｓ）１８と、
前記凸部の上面に形成されたドレイン拡散層（Ｄ）２４と当該ドレイン拡散層上に形成されたコンタクト２５と、
前記凸部の上面とコンタクト２５とは電気的に接続し、
前記凸部と電気的に接続するＭＴＪ素子ＭＴＪを有する磁気ランダムアクセスメモリ。」
２　引用文献２について
（１）引用文献２
　原査定の拒絶の理由に引用された国際公開第２０１３／１７１８７３号（以下，「引用文献２」という。）には，図面とともに，次の記載がある。
　ア　「［００２１］本発明によれば、
前記第１の柱状シリコン層の上部側壁と前記第１のゲート電極上部とに形成された絶縁膜とポリシリコンの積層構造からなる第１のサイドウォールにより、コンタクトエッチングがポリシリコンで止まり、第１のサイドウォールの絶縁膜は薄くかつポリシリコンに挟まれているのでエッチング速度が遅くなるので、コンタクトエッチングは第１のサイドウォールで止まるため、前記第１の第１導電型拡散層の上面から、前記第１のゲート電極の上面までの高さを低くすることができる。
［００２２］　また、
前記第１のサイドウォールのポリシリコンの導電型は第１導電型であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。
　イ　「［００２８］本実施形態に係るＳＧＴの構造を有する半導体装置は、シリコン基板１０１上に形成された平面状シリコン層１０７と、
前記平面状シリコン層１０７上に形成された第１の柱状シリコン層１０５と
前記第１の柱状シリコン層１０５の上部側壁と前記第１のゲート電極１１７ｂ上部とに形成された絶縁膜１２７とポリシリコン１１５の積層構造からなる第１のサイドウォール２０１と
前記第１のｎ型拡散層１１９上と前記第１のサイドウォール２０１上に形成された第１のコンタクト１４６と、を備え、前記第１のコンタクト１４６は前記第１のサイドウォール２０１のポリシリコン１１５と接続。前記第１のサイドウォール２０１のポリシリコン１１５の導電型はｎ型である。
　ここで、前記イ記載において「
接続。
（２）引用発明２
　したがって，引用文献２には次の発明（以下，「引用発明２」という。）が記載されていると認められる。
「シリコン基板１０１上に形成された平面状シリコン層１０７と、前記平面状シリコン層１０７上に形成された第１の柱状シリコン層１０５と、前記第１の柱状シリコン層１０５の周囲に形成されたゲート絶縁膜１０９と、前記ゲート絶縁膜１０９の周囲に形成された第１のゲート電極１１７ｂと、前記第１のゲート電極１１７ｂに接続されたゲート配線１１７ｃと、前記第１の柱状シリコン層１０５の上部に形成された第１のｎ型拡散層１１９と、前記第１の柱状シリコン層１０５の下部と前記平面状シリコン層１０７の上部とに形成された第２のｎ型拡散層１２０と、前記第１の柱状シリコン層１０５の上部側壁と前記第１のゲート電極１１７ｂ上部とに形成された絶縁膜１２７とポリシリコン１１５の積層構造からなる第１のサイドウォール２０１と、前記第１のｎ型拡散層１１９上と前記第１のサイドウォール２０１上に形成された第１のコンタクト１４６と、を備え、前記第１のコンタクト１４６は前記第１のサイドウォール２０１のポリシリコン１１５と接続し、前記第１のサイドウォール２０１のポリシリコン１１５の導電型はｎ型であるＳＧＴ。」
３　引用文献３について
（１）引用文献３
　原査定の拒絶の理由に引用された特開２０１２−６９５３８号公報（以下，「引用文献３」という。）には，図面とともに，次の記載がある。
　ア　「【０００１】
　本発明は、半導体ソーラーセル及びその製造方法、特に電極／パッシベーション膜／半導体構造の半導体ソーラーセル及びその製造方法に関する。」
　イ　「【００３９】
　仕事関数は真空エネルギー準位とフェルミレベルとのエネルギー差で与えられるので、半導体は不純物ドーピングによって仕事関数を変えることができる。例えば、シリコンでは、４．０５ｅＶ〜５．１７ｅＶの間で変化することができる。ｎ型ドーピングを施すとフェルミレベルは伝導帯に近づき仕事関数は小さくなり、４．０５ｅＶに近くなる。ドーピング量を大きくすればフェルミレベルはさらに伝導帯に近づくので、仕事関数はさらに小さくなる。これに対し、ｐ型ドーピングを施すとフェルミレベルは価電子帯に近づき仕事関数は大きくなり、５．１７ｅＶに近づく。よって、
仕事関数の小さい金属と仕事関数の大きいｐ型半導体を選択すれば、半導体のバンド曲がりを誘発することができ、ＭＩＳ界面がｎ型に転じる。逆に、仕事関数の大きい金属と仕事関数の小さいｎ型半導体を選択すれば、半導体のバンド曲がりを誘発できＭＩＳ界面がｐ型に転ずる。
　ウ　「【００４７】
　金（Ａｕ）あるいはニッケル（Ｎｉ）あるいは白金（Ｐｔ）あるいはパラジウム（Ｐｄ）を用いた第２の電極６側の半導体面は、バンド曲がりが誘発され、ＭＩＳ界面がｐ型に転じる。他方のアルミニウム（Ａｌ）あるいはハフニウム（Ｈｆ）あるいはタンタル（Ｔａ）あるいはインジウム（Ｉｎ）あるいはジルコニウム（Ｚｒ）を用いた第１の電極４側の半導体面は、逆向きのバンド曲がりが誘発され、ＭＩＳ界面がより強いn型に転じる。」
（２）引用発明３
　したがって，引用文献３には次の発明（以下，「引用発明３」という。）が記載されていると認められる。
「仕事関数の大きい金属や小さい金属をシリコン基板とのＭＩＳ界面に利用して半導体のバンド曲がりを誘発させ、ＭＩＳ界面の導電型を制御する半導体ソーラセル。」
４　引用文献４について
（１）引用文献４
　原査定の拒絶の理由に引用された特開２００８−１４７５８７号公報（以下，「引用文献４」という。）には，図面とともに，次の記載がある。
  「【００３８】
　ソース電極及びドレイン電極を形成する材料は、前述した例の中でも有機半導体層との接触面において電気抵抗が少ないものが好ましい。この際の電気抵抗は、すなわち電流制御デバイスを作製したとき電界効果移動度と対応しており、大きな移動度を得る為には出来るだけ抵抗が小さいことが必要である。これは一般に電極材料の仕事関数と有機半導体層のエネルギー準位との大小関係で決まる。
　電極材料の仕事関数（Ｗ）をａ、有機半導体層のイオン化ポテンシャルを（Ｉｐ）をｂ、有機半導体層の電子親和力（Ａｆ）をｃとすると、以下の関係式を満たすことが好ましい。ここで、ａ，ｂ及びｃはいずれも真空準位を基準とする正の値である。
【００３９】
　ｐ型有機薄膜トランジスタの場合には、ｂ−ａ＜１．５ｅＶ（式（Ｉ））であることが好ましく、さらに好ましくはｂ−ａ＜１．０ｅＶである。有機半導体層との関係において上記関係が維持できれば高性能なデバイスを得ることができるが、特に電極材料の仕事関数はできるだけ大きいことものを選ぶことが好ましく、仕事関数４．０ｅＶ以上であることが好ましく、さらに好ましくは仕事関数４．２ｅＶ以上である。
　金属の仕事関数の値は、例えば化学便覧 基礎編II−４９３頁（改訂３版日本化学会編 丸善株式会社発行１９８３年）に記載されている４．０ｅＶ又はそれ以上の仕事関数をもつ有効金属の前記リストから選別すれば良く、
高仕事関数金属は、
Ａｌ（４．０６
ｅＶ）
Ａｕ（５．１，
ｅＶ）
Ｃｏ（５．０ｅＶ
Ｍｎ（４．１ｅＶ
Ｎｂ（４．０２
Ｎｉ（５．０４
ｅＶ
Ｔａ（４．０，４．１５，
ｅＶ）
Ｚｒ（４．０５ｅＶ）である。
（２）引用発明４
　したがって，引用文献４には次の発明（以下，「引用発明４」という。）が記載されていると認められる。
「大きな移動を有するために、ソース・ドレイン電極材料として所定の４．０〜４．２ｅＶ及び５．０〜５．２ｅＶの仕事関数を有する金属材料を利用した有機薄膜トランジスタ技術。」
５　引用文献５について
（１）引用文献５　
原査定の拒絶の理由に引用された米国特許第６８９１２３４号明細書（以下，「引用文献５」という。）には，図面とともに，次の記載がある。（訳は当審で作成した。）
 ア「SUMMARY OF THE INVENTION 
In an embodiment of the present invention, a transistor includes a layer of induced charge in a conduction path between a semiconductor channel and a channel tap, the conduction path being proximate to a conductor locally insulated from the layer of induced charge, and further insulated from a gate of the transistor. 
The conductor possesses a workfunction outside of a bandgap of a semiconductor in a region of the transistor in which the charge is induced. 
（訳：・・・導電体は、トランジスタの領域にある半導体のバンドギャップの外側の仕事関数を有する・・・）
イ「（i) 
vertical FET
The body is formed of the central semiconductor region  228 . At the top is a metal S/D,  230  with a doped S/D  232  on the bottom. The metal S/D  230  overlaps the central semiconductor  228  in the extension region  234 . 
（訳：縦型ＦＥＴ：・・・中央半導体領域２２８で構成されるその頂部には金属のソース／ドレイン２３０が、底部のドープされたソース・／ドレイン２３２とともにある。金属のソース／ドレイン２３０は中央半導体領域２２８とその延長領域３４でオーバラップする・・・）
　そして、図１３ｉには、半導体基板２３２上に形成された断面図において凸状の中央半導体領域２２８をチャンネルとして前記凸状の中央半導体領域２２８の周囲に縦型ＦＥＴが形成され、前記凸部の根元にはｎ＋層が形成され、前記凸部の上面には、オーバラップする金属のソース／ドレイン２３０が形成される縦型ＦＥＴが記載されていると認められる。
（２）引用発明５
　したがって，引用文献５には次の発明（以下，「引用発明５」という。）が記載されていると認められる。
　「半導体基板２３２上に形成された断面図において凸状の中央半導体領域２２８をチャンネルとして前記凸状の中央半導体領域２２８の周囲に縦型ＦＥＴが形成され、前記凸部の根元にはｎ＋層が形成され、前記凸部の上面には、凸状半導体領域をオーバラップする金属のソース／ドレイン２３０が形成される縦型ＦＥＴ。」
第５　対比・判断
１　本願発明１について
（１）本願発明１と引用発明１との対比
　ア　引用発明１の「半導体基板に形成された素子分離絶縁膜に画定された基板面より低い位置でビット線方向に延在し、ワード線方向の断面図において凸状となる第１の凸部」は、ワード線方向の断面において凸形状及びビット線方向へ延在していることから、本願発明１の「フィン状」と同様の形状であり、下記相違点２を除いて、本願発明１の「第１のフィン状半導体層」に相当する。
　イ　引用発明１の「第２段目の凸部（シリコン柱）１３」は、「第１段目の凸部上に形成」されていることから、本願発明１の「前記第１のフィン状半導体層上に形成された第１の柱状半導体層」に相当する。
　ウ　引用発明１の「半導体基板１１」、「前記第１段目の凸部周囲に形成された素子分離絶縁膜１６」、「前記凸部を囲むリング状に形成されたゲート絶縁膜２０」、「前記凸部の根元に形成されたソース拡散層（Ｓ）１８」、「前記凸部と電気的に接続するＭＴＪ素子ＭＴＪ」、「磁気ランダムアクセスメモリ」は、それぞれ本願発明１の「半導体基板」、「前記第１のフィン状半導体層の周囲に形成された第１の絶縁膜」、「前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜」、「前記第１の柱状半導体層の下部に形成された第２の拡散層」、「前記第１の柱状半導体上部と電気的に接続する第１の磁気トンネル接合記憶素子」、「半導体装置」に相当する。
　エ　引用発明１の「ゲート電極Ｇ」はゲート絶縁膜２０を介して形成され、当該ゲート電極Ｇは、第１段目の凸部の延在する方向と直交する「ワード線ＷＬ」に電気的に接続されている（前記第４の１（１）［００２０］）から、引用発明１の「ゲート電極」及び「ワード線ＷＬ」は、本願発明１の「前記第１のゲート絶縁膜の周囲に形成され、前記第１のフィン状半導体層に直交する方向に延在する第１のゲート配線」に相当する。
　オ　すると，本願発明１と引用発明１とは，下記カの点で一致し，下記キの点で相違すると認められる。
　カ　一致点
「第１のフィン状半導体層と、
　前記第１のフィン状半導体層の周囲に形成された第１の絶縁膜と、
　前記第１のフィン状半導体層上に形成された第１の柱状半導体層と、
　前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
　前記第１のゲート絶縁膜の周囲に形成され、前記第１のフィン状半導体層に直交する方向に延在する第１のゲート配線と、
　前記第１の柱状半導体層の下部に形成された第２の拡散層と、
　前記第１の柱状半導体層上部と電気的に接続する第１の磁気トンネル接合記憶素子と、を有することを特徴とする半導体装置。」
　キ　相違点
　（ア）相違点１
　本願発明１において、第１の柱状半導体層上部の構造は、「前記第１の柱状半導体層上部周辺を取り囲む第３のゲート絶縁膜と、
　前記第３のゲート絶縁膜を取り囲む金属からなる第１のコンタクト電極と、
　前記第１のコンタクト電極は前記フィン状半導体層が延在する方向に対して直交する方向且つ前記第１のゲート配線が延在する方向に対して平行な方向において側壁状に形成されるのであって、
　前記第１のコンタクト電極上部と前記第１の柱状半導体層上部とは電気的に接続する」のに対して、引用発明１においては、第１の柱状半導体の上面には、ドレイン拡散層及びコンタクトが形成される上部電極構造である点。
　（イ）相違点２
　本願発明１の「第１のフィン状半導体層」は、「半導体基板上に形成される」のに対し、引用発明１の「第１の凸部」は、「基板面より低い位置」である点
（２）相違点についての判断
　以下、前記相違点１について検討する。
　前記相違点１に関する材料、形状を一体として備えた構成は，引用文献２ないし５には記載も示唆もない。
　具体的には、引用発明２には、ポリシリコン電極によりシリコン基板との仕事関数差を利用して柱状半導体層に所望の導電型を形成する技術、引用発明３には、金属電極と半導体層の仕事関数差を利用してバンド曲がりを生じさせるＭＩＳ型半導体ソーラセルに関する技術、引用発明４には、有機半導体のソース・ドレイン電極に用いる金属の仕事関数に関する技術、引用文献５には、形状が特定されていないコンタクト上部電極に金属材料を用いてキャリア集積を図るＳＧＴに関する技術が開示されているものの、いずれも前記相違点１の一部分を構成する要素技術に過ぎず、これを一体として備えることについては記載も示唆も無い。
　そして，本願発明１は，前記相違点１に係る構成を備えることにより，
　第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第１のゲート配線と、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子と、を有することを特徴とする半導体装置により、セル面積を小さくすることができ、ソース線とビット線を異なる階層に形成することができる。
　また、第１の絶縁膜により隣接するフィン状半導体層を分離することができ、第１のフィン状半導体層に形成された第２の拡散層を用いて、各メモリセルのソースを相互に接続することができ、第２の拡散層はソース線として機能することができる。すなわち、磁気トンネル接合記憶素子を有するメモリにおいて、ソース線とビット線を異なる階層に形成することができ、ソース線とビット線を平行に形成し、かつセル面積を小さくすることができる。
　さらに、柱状半導体層上部に拡散層を形成せず、柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させることができる。従って、柱状半導体層上部に拡散層を形成する工程を削減することができる。
　という有利な効果（本願明細書段落【００２１】〜【００２３】）を奏するものである。
（３）まとめ
　したがって，相違点２については検討するまでも無く、本願発明１は，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
２　本願発明２ないし９について
　本願発明２ないし９は，本願発明１の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから，前記１のとおり，本願発明１が引用文献１ないし５に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上，請求項２ないし９に係る発明についても，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
　
第６　むすび
　前記第５の１及び２のとおり，本願発明１ないし５は，引用文献１ないし５に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
　したがって，原査定の理由を維持することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　
　よって，結論のとおり審決する。