(57)【要約】【課題】省面積化が可能であり、また信号品質の劣化を抑えることが可能なＤＣオフセットキャンセラー及び無線トランシーバーを提供することである。【解決手段】ＤＣオフセットキャンセラーは、ＤＣオフセットを有した入力信号にＤＣオフセットキャンセル信号を加算する加算器５と、加算器からのＤＣオフセットキャンセルされた混合信号を信号帯域に制限するフィルター６と、フィルターからの信号をＡＤ変換するＡＤ変換器８と、このＡＤ変換号からＤＣオフセットを検出しその検出信号を極性反転したＤＣオフセットキャンセル信号を生成するオフセットキャンセル信号生成回路１０と、ＤＣオフセットキャンセル信号を入力し、１ビットΔΣ変調信号を生成するΔΣ変調器１１と、１ビットΔΣ変調信号をＤＡ変換し、加算器に供給する１ビットＤＡ変換器１２と、を備える。【選択図】図１
2011023966.tif 000002
【特許請求の範囲】
【請求項１】
ＤＣオフセットを有した入力信号に対して、これをキャンセルするためのアナログのＤＣオフセットキャンセル信号を加算する加算器と、
前記加算器からのＤＣオフセットキャンセルされた混合信号を所定の信号帯域に制限するフィルターと、
前記フィルターからの帯域制限され信号をＡＤ変換するＡＤ変換器と、
前記ＡＤ変換器からのＡＤ変換信号に含まれるＤＣオフセットを検出しかつその検出信号を極性反転してデジタルのＤＣオフセットキャンセル信号を生成するオフセットキャンセル信号生成回路と、
前記オフセットキャンセル信号生成回路からのデジタルのＤＣオフセットキャンセル信号が入力され、１ビットΔΣ変調信号を生成するΔΣ変調器と、
前記ΔΣ変調器からの１ビットΔΣ変調信号をＤＡ変換し、アナログの前記ＤＣオフセットキャンセル信号として前記加算器に供給する１ビットＤＡ変換器と、
を具備したことを特徴とするＤＣオフセットキャンセラー。
【請求項２】
入力信号と該入力信号とは周波数の異なる局部発振信号とを混合するミキサ回路と、
前記ミキサ回路からのＤＣオフセットを有した混合信号に対して、これをキャンセルするためのアナログのＤＣオフセットキャンセル信号を加算する加算器と、
前記加算器からのＤＣオフセットキャンセルされた混合信号を所定の信号帯域に制限するフィルターと、
前記フィルターからの帯域制限され信号をＡＤ変換するＡＤ変換器と、
前記ＡＤ変換器からのＡＤ変換信号に含まれるＤＣオフセットを検出しかつその検出信号を極性反転してデジタルのＤＣオフセットキャンセル信号を生成するオフセットキャンセル信号生成回路と、
前記オフセットキャンセル信号生成回路からのデジタルのＤＣオフセットキャンセル信号が入力され、１ビットΔΣ変調信号を生成するΔΣ変調器と、
前記ΔΣ変調器からの１ビットΔΣ変調信号をＤＡ変換し、アナログの前記ＤＣオフセットキャンセル信号として前記加算器に供給する１ビットＤＡ変換器と、
を具備したことを特徴とする無線トランシーバー。
【請求項３】
前記所定の信号帯域に重なるスプリアス成分を分散するためのディザを発生するディザ発生器と、
前記オフセットキャンセル信号生成回路と前記ΔΣ変調器との間に設けられ、前記オフセットキャンセル信号生成回路からのデジタルのＤＣオフセットキャンセル信号に対して、前記ディザ発生器からのディザを加算して、前記ΔΣ変調器へ出力する第２の加算器と、
をさらに具備したことを特徴とする請求項２に記載の無線トランシーバー。
【請求項４】
前記ΔΣ変調器のΔΣ変調動作により生じた高周波成分を除去するためのチャネル選択フィルターもしくはアンチエイリアスフィルターを更に具備したことを特徴とする請求項２又は３に記載の無線トランシーバー。
【請求項５】
前記ΔΣ変調器は、入力として供給されるデジタルの前記ＤＣオフセットキャンセル信号の階調度に応じて前記１ビットΔΣ変調信号のパルスデューティ比を変えることによって、前記１ビットＤＡ変換器の出力パルスが前記フィルターで時間平均化されて、多階調でのＤＣオフセットキャンセル動作を行うようにしたことを特徴とする請求項２乃至４のいずれか１つに記載の無線トランシーバー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣオフセットキャンセラー及び無線トランシーバーに係り、特にミキサ回路などで発生するＤＣオフセットをキャンセルする機能を備えたＤＣオフセットキャンセラー及びこれを備えた無線トランシーバーの受信系に関する。
【背景技術】
【０００２】
無線トランシーバーにおいて、ミキサ回路へ供給される局部発振信号が前段の低雑音増幅器(以下、ＬＮＡ)にリークして、ミキサ回路で局部発振信号同士が掛け算されることによりＤＣオフセットが発生する。  
ＤＣオフセットが発生すると、このＤＣオフセットが無線トランシーバーに入力する無線信号に加算されるので、入力信号のダイナミックレンジが制限されることになる。
【０００３】
ＤＣオフセットは、無線トランシーバーを構成するＬＮＡ、ミキサ回路及び局部発振回路等が同一チップ内に形成されているために生じるリークに起因している。その対策として、局部発振信号のトランシーバー入力側へのリークを減少させればよいが、回路配置上などから限界がある。  
そこで、ミキサ回路で発生したＤＣオフセットを検出し、これをＤＡ変換器(以下、ＤＡＣ)によってミキサ回路の出力側へフィードバックすることによりキャンセルする回路が広く用いられている。
【０００４】
しかしながら、ＤＣオフセットを検出した後これをフィードバックするのに用いられるＤＡＣには、ＤＣオフセットを多階調に表現し細かい調整を行うために６ビット、８ビットといった多ビットのＤＡＣが用いられており、電流源を多数必要とし、実装面積が増大する問題があった。ＤＡＣについては、例えば６ビットから１ビット増えるだけで２倍の面積を要したり、またＩＱ直交復調器の場合、例えば８ビットのＤＡＣを２個用意する必要があり省面積化に不利となる状況にあった。このように、ＤＡＣを用いたデジタルＤＣオフセットキャンセラーは一般にＤＡＣにビット数が大きいものが必要となり実装面積が大きくなる欠点を有している。  
従来の無線送受信機に搭載されるＤＣオフセットキャンセラーとしては、特許文献１及び２に記載されているものがある。
【０００５】
特許文献１は、無線送受信機の受信系を対象としており、１ビットのΔΣ変調器のほか、フィードバック径路として、そのΔΣ変調器内のＬＰＦや、ＬＰＦ出力を保持する保持部(ＳＰＩ)、及びＤＡＣを備えており、ΔΣ変調器の出力をＬＰＦでアナログ値にして保持し、６ビットなどの多ビットのＤＡＣ(段落[００１６]参照)にてほぼ一定の値が無線信号径路上の増幅器側に帰還されてＤＣオフセット補正される構成となっている。  
しかしながら、特許文献１の受信系は多ビットのＤＡＣを用いており、実装面積の増大を招くものである。
【０００６】
特許文献２は、無線送受信機の送信系を対象としており、無線信号径路上のＤＡＣで発生したＤＣオフセットが、アナログＬＰＦであるＤＣセンサ、ＡＤコンバータ(ＡＤＣ、例えば１ビットΔΣＡＤ変換器、[００２７]参照)、及びデジタルＬＰＦであるラッチを通してフィードバックされ、加算器にてキャンセルされる構成(図３参照)となっている。  
しかしながら、特許文献２は送信系の回路が示されており、ＤＡＣで発生したＤＣオフセットをフィードバック径路上のＡＤコンバータとデジタルＬＰＦを用いてキャンセルする構成となっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００４−５０６３８４号公報
【特許文献２】特表２００２−５４２６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、本発明は上記の問題に鑑み、省面積化が可能であり、また信号の品質も維持できるようにしたＤＣオフセットキャンセラー及び無線トランシーバーを提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、入力信号に対して、アナログのＤＣオフセットキャンセル信号を加算する加算器と、前記加算器からのＤＣオフセットキャンセルされた混合信号を所望帯域に制限するフィルターと、前記フィルターからの帯域制限された信号をＡＤ変換するＡＤ変換器と、前記ＡＤ変換器からのＡＤ変換信号からＤＣオフセットを検出しかつその検出した信号を極性反転したデジタルのＤＣオフセットキャンセル信号を生成するオフセットキャンセル信号生成回路と、前記オフセットキャンセル信号生成回路からのＤＣオフセットキャンセル信号が入力され、１ビットΔΣ変調信号を生成するΔΣ変調器と、前記ΔΣ変調器からの１ビットΔΣ変調信号をＤＡ変換し、アナログの前記ＤＣオフセットキャンセル信号として前記加算器に供給する１ビットＤＡ変換器と、を具備したことを特徴とするＤＣオフセットキャンセラーが提供される。
【００１０】
本発明の他の態様によれば、入力信号と該入力信号とは周波数の異なる局部発振信号とを混合するミキサ回路と、前記ミキサ回路からのＤＣオフセットを有した混合信号に対して、これをキャンセルするためのアナログのＤＣオフセットキャンセル信号を加算する加算器と、前記加算器からのＤＣオフセットキャンセルされた混合信号を所定の信号帯域に制限するフィルターと、前記フィルターからの帯域制限された信号をＡＤ変換するＡＤ変換器と、前記ＡＤ変換器からのＡＤ変換信号に含まれるＤＣオフセットを検出しかつその検出信号を極性反転してデジタルのＤＣオフセットキャンセル信号を生成するオフセットキャンセル信号生成回路と、前記オフセットキャンセル信号生成回路からのデジタルのＤＣオフセットキャンセル信号が入力され、１ビットΔΣ変調信号を生成するΔΣ変調器と、前記ΔΣ変調器からの１ビットΔΣ変調信号をＤＡ変換し、アナログの前記ＤＣオフセットキャンセル信号として前記加算器に供給する１ビットＤＡ変換器と、を具備したことを特徴とする無線トランシーバーが提供される。
【発明の効果】
【００１１】
本発明によれば、省面積化が可能で、また信号の品質を維持できるＤＣオフセットキャンセラー及び無線トランシーバーを提供できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態の無線トランシーバーを示すブロック図。
【図２】第１の実施形態の作用効果を説明する図。
【図３】本発明の第２の実施形態の無線トランシーバーを示すブロック図。
【図４】第２の実施形態のディザによる作用効果を説明する図。
【図５】第２の実施形態のディザによる作用効果と対比するために、ディザなしの場合における問題点を説明する図。
【図６】本発明の実施形態を説明する際に必要な技術を説明する図。
【図７】ΔΣ変調技術を用いて中間階調を出力する際の技術を説明する図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。  
［第１の実施形態］
図１は本発明の第１の実施形態の無線トランシーバーを示すブロック図である。  
図１において、無線トランシーバー２０は、アンテナ１と、低雑音増幅器(以下、ＬＮＡ)２と、ミキサ回路３と、局部発振回路４と、加算器５と、フィルター６と、可変利得増幅器(以下、ＶＧＡ)７と、ＡＤ変換器(以下、ＡＤＣ)８と、デジタル信号出力端子９と、オフセットキャンセル信号生成回路１０と、ΔΣ変調器１１と、１ビットＤＡ変換器(以下、１ビットＤＡＣ)１２と、を備えている。
【００１４】
ミキサ回路３は、入力信号とこの入力信号とは周波数の異なる局部発振信号とを入力し、両信号を混合(掛け算)して、２つの信号の周波数を減算 (又は加算)した周波数の信号を出力する。つまり、ミキサ回路３は、入力信号を局部発振回路４で発生した局部発振信号と掛け算することによって、周波数変換する。ここでは、ミキサ回路３としては、例えばダウンコンバージョンミキサが用いられ、入力信号をそれより低い周波数の信号に周波数変換する。
【００１５】
ミキサ回路３へ供給される局部発振信号が前段のＬＮＡ２にリークして、ミキサ回路３で局部発振信号同士が掛け算されることによりＤＣオフセットが発生する。すなわち、局部発振信号をcos(ωLO・ｔ)とすると、
cos(ωLO・ｔ)×cos(ωLO・ｔ)＝｛１＋cos(２ωLO・ｔ)｝／２
但し、ωLOは局部発振信号の角周波数、ｔは時間である。上式の右辺の定数１／２がＤＣオフセットとなる。
【００１６】
加算器５は、ミキサ回路３からのＤＣオフセットを有した混合信号を一方の入力端に入力し、他方の入力端に対して後述のアナログのＤＣオフセットキャンセル信号を入力することによって、ＤＣオフセット信号を有した混合信号からＤＣオフセットキャンセル信号を引き算(言い換えれば、極性が反転されたＤＣオフセットキャンセル信号を加算)する。
【００１７】
フィルター６は、バンドパスフィルター(以下、ＢＰＦ)又はローパスフィルター(以下、ＬＰＦ)で構成され、加算器５からのＤＣオフセットキャンセルされた出力信号を所定の信号帯域(即ち周波数変換された所望の周波数帯域)に制限する。フィルター６は、ミキサ回路３の出力信号の周波数の帯域に対して高い周波数(以下、高周波ということがある)成分を除去することが必要な条件となっている。  
ＶＧＡ７は、フィルター６を通過した信号をＡＤＣ８でＡＤ変換するのに必要な入力信号の大きさとなるように信号振幅を増幅する。なお、ＶＧＡ７はそのゲインが図示しないレジスターからのレジスター値に応じて設定される。
【００１８】
ＡＤＣ８は、フィルター６からの帯域制限されかつ増幅された信号を入力し、ＡＤ変換する。  
オフセットキャンセル信号生成回路１０は、ＶＧＡ７で増幅後の信号をＡＤＣ８でデジタル値として検出した値を入力し、これをＶＧＡ７でのゲインで割り算した電圧値をＤＣオフセットとして検出しかつその検出したＤＣオフセット信号を極性反転してデジタルのＤＣオフセットキャンセル信号を生成する。ＤＣオフセットキャンセル信号は、例えば６ビットの信号として生成される。なお、オフセットキャンセル信号生成回路１０は、図示しない前述のレジスターからのレジスター値からＶＧＡ７のゲインを算出し、算出したゲインでＡＤＣ８からのデジタル値を割り算する。
【００１９】
ΔΣ変調器１１は、オフセットキャンセル信号生成回路１０からの６ビットのデジタルのＤＣオフセットキャンセル信号を入力し、１ビットΔΣ変調信号を生成する。１ビットΔΣ変調信号は、振幅が定数Ａ(即ち論理値‘１’) のパルスの疎密列で表される２値化された信号(論理値０，１の疎密のあるパルス列)である。つまり、ΔΣ変調器１１は、入力信号の振幅に比例した密度のパルス列を出力する。従って、振幅の大きい信号部分は‘１’のパルス列が多数連続するのでパルス幅の広い信号部分が形成された状態とみなすこともできる。なお、本実施形態では、ΔΣ変調器１１は、入力信号として６ビットのデジタルのＤＣオフセットキャンセル信号が入力され、出力信号として１ビットの密度変調されたデジタル信号が出力されることになる。従って、ΔΣ変調器１１では、６ビットの６４階調可能な信号から１ビットの２階調のみの信号を出力することになる。
【００２０】
１ビットＤＡＣ１２は、ΔΣ変調器１１からの１ビットΔΣ変調信号をＤＡ変換し、１ビットΔΣ変調信号に対応した最小及び最大の信号レベルを用いて表されるアナログのＤＣオフセットキャンセル信号を出力し、加算器５の一方の入力端に供給する。
【００２１】
次に、図１の無線トランシーバーの回路動作を説明する。  
アンテナ１から例えば１ＧＨｚの無線信号が受信され、ＬＮＡ２で増幅された後、ミキサ回路３に入力される。ミキサ回路３は、無線信号を局部発振信号(例えば９５０ＭＨｚ)と掛け算することによって、５０ＭＨｚの低い周波数に周波数変換する。周波数変換された信号はフィルター６で妨害となる高周波成分が除去される。その後は、ＡＤＣ８でＡＤ変換をするに必要な信号振幅に増幅するために、ＶＧＡ７で増幅されて適切な信号振幅とされ、ＡＤＣ８でＡＤ変換される。この過程で、ミキサ回路３でＤＣオフセットが発生するが、前述したオフセットキャンセル信号生成回路１０にて検出した例えば６ビットのＤＣオフセット信号がΔΣ変調器１１で１ビットΔΣ変調信号とされた後、さらに１ビットＤＡＣ１２を通して、加算器５にＤＣオフセットキャンセル信号として入力される。この加算器５は、ミキサ回路３でダウンコンバートされた無線信号に含まれるＤＣオフセット信号が１ビットＤＡＣ１２からのＤＣオフセットキャンセル信号で引き算され、そのＤＣオフセットキャンセルされた差分信号(無線信号成分のほか残存するＤＣ成分も含まれる)をフィルター６に通すことによって６ビットの６４段階の階調に応じた、残存するＤＣオフセット成分を有した無線信号成分が出力される。
【００２２】
加算器５では、瞬間瞬間においては、直流的には、ミキサ回路３からのＤＣオフセット電圧Ｖoffsetから１ビットＤＡＣ１２からのパルスの最大値Ａの電圧ＶA又は最小値０の電圧Ｖ0を引き算した、|Ｖoffset−ＶA|、又は|Ｖoffset−Ｖ0|のオフセット値が発生することになるが、フィルター６の出力は平均化されるので、図２の点線に示すような中間階調で表現されるフィルター出力が得られる。
【００２３】
フィルター６が高周波成分を除去するということは、加算器５の出力(ＤＣオフセットキャンセル後の差分信号)を平均化するというのと同じである。この平均化によって、電圧Ｖ0と電圧ＶA間の中間値の信号を取得できることになる。言い換えれば、１ビットＤＡＣ１２は電圧Ｖ0と電圧ＶAの値しか作成しないが、フィルター６の出力側から見ると、図２の点線に示すような中間調の信号を多数段階の信号レベルで取得することが可能となる。
【００２４】
図２は１ビットＤＡＣ１２の出力Xocの時間波形を示している。本例は、１ビットＤＡＣ１２の入力側に６ビット入力のΔΣ変調器１１を用いた場合の例である。１ビットＤＡＣ１２の出力Xocの時間波形を実線で示している。フィルター６の出力を点線で示している。１ビットＤＡＣ１２が１ビット出力であるにもかかわらず、図２(a)〜(e)に示すようにフィルター６の出力は多数段階の階調が実現されている。図２では、簡略化のために、多段階のうちの５段階の階調のみを示している。このように、ＤＡＣのビット数を増やすと実装面積が増えることになるので、ビット数の最も小さい１ビットＤＡＣを用いかつ多階調を表現するのにΔΣ変調技術を用いることによって、１ビットＤＡＣ出力にもかかわらず細かい階調を表現することが可能となる。
【００２５】
なお、元々フィルター６が高周波成分を除去するためのチャネル選択フィルターもしくはアンチエイリアスフィルターとして存在するために、本構成のΔΣ変調により生じた高周波成分を除去するために別のフィルターを追加する必要がない。
【００２６】
以上述べた本発明の第１の実施形態によれば、低ビットのＤＡ変換器を用いてＤＣオフセットキャンセルしているにもかかわらず、ΔΣ変調を適用してフィルターにより時間平均することによって、高ビットのＤＡ変換器と等価のＤＣオフセットキャンセル能力を持たせることができる。  
従って、解像度が高いデジタルオフセットキャンセラーを小さい実装面積で実現することが可能になる。
【００２７】
［第２の実施形態］
図３は本発明の第２の実施形態の無線トランシーバーを示すブロック図である。この第２の実施形態で、図１の第１の実施形態と異なる点は、ＤＣオフセットキャンセル信号が入力されるΔΣ変調器１１の入力に対して、ディザを加算する構成としたことである。なお、図１の実施形態と同一部分には同一符号を付して説明する。
【００２８】
図３において、無線トランシーバー２０Ａは、アンテナ１と、ＬＮＡ２と、ミキサ回路３と、局部発振回路４と、第１の加算器５と、フィルター６と、ＶＧＡ７と、ＡＤＣ８と、デジタル信号出力端子９と、オフセットキャンセル信号生成回路１０と、ΔΣ変調器１１と、１ビットＤＡＣ１２と、ディザ発生器１３と、第２の加算器１４と、を備えている。すなわち、ディザ発生器１３及びデジタル加算器１４を追加した構成となっている。
【００２９】
ディザ発生器１３は、周波数軸に対するディザのスペクトルの分布を調整して無線信号成分に重なるスペクトル成分の振幅を小さくすることが可能である。ディザ発生器１３が発生するディザは、ミキサ回路３からの無線信号成分の周波数に対して高い周波数であり、例えばミキサ回路３の出力周波数が５ＭＨｚであるとすると、ディザの周波数はその２０倍に相当する１００ＭＨｚ程度が最も高い周波数とされる。なお、このとき使用されるクロック周波数は例えば１００ＭＨｚである。
【００３０】
第２の加算器１４は、オフセットキャンセル信号生成回路１０からのデジタルのＤＣオフセットキャンセル信号に対して、ディザ発生器１３からのディザを加算する。  
ΔΣ変調器１１は、第２の加算器１４からのディザが加算されたデジタルのＤＣオフセットキャンセル信号を入力し、１ビットΔΣ変調信号を生成する。  
１ビットＤＡＣ１２は、ΔΣ変調器１１からのディザを含んだ１ビットΔΣ変調信号をＤＡ変換し、アナログのＤＣオフセットキャンセル信号として第１の加算器５に供給する。
【００３１】
次に、図３の無線トランシーバーの動作を説明する。  
図３の構成は、ΔΣ変調器１１が存在するために特定の周波数に強いスプリアスが発生する傾向がある。図３で使われているフィルター６の次数が低い場合には、ΔΣ変調器１１で生じた高周波成分を十分除去することが出来ない可能性がある。そこで、ΔΣ変調器１１の入力側でディザを加算し、スプリアスを拡散しフィルター６で除去しやすくしている。すなわち、ΔΣ変調器１１にランダムノイズを加算してスペクトル分散している。ランダムノイズはフィルター６で除去することができる。
【００３２】
図４は図３におけるミキサ回路３の出力、ＤＡＣ１２の出力(ΔΣ変調信号)、及び第１の加算器５の出力の各スペクトル又は信号成分を示している。符号Ｂはフィルター６の信号通過帯域を示している。横軸は周波数ｆである。  
ディザにより無線信号成分であるミキサ出力と重なる周波数のスプリアスを拡散してこれを抑制できる。
【００３３】
図５は図４のディザありの場合と比較するためのディザなしの場合における、ミキサ回路３の出力、ＤＡＣ１２の出力(ΔΣ変調信号)、及び第１の加算器５の出力の各スペクトル又は信号成分を示している。横軸は周波数ｆ、縦軸は信号レベルである。  
ディザなしの場合は、無線信号成分とΔΣ変調器１１に基づいたΔΣ変調信号とが重なって無線信号の品質が劣化する可能性がある。つまり、２つの周波数成分が重なる周波数において、無線信号成分の振幅よりもＤＡＣ１２から出力されるΔΣ変調信号成分の振幅の方が大きくなる場合が生じる。このような場合には、無線信号成分の品質が劣化することになる。
【００３４】
第２の実施形態によれば、第１の実施形態と同様に実装面積を小さくできる効果のほかに、ディザ発生器１３とフィルター６によるスペクトル制御が有効に働き、図１の第１の実施形態の技術をより有用な技術とすることができる。
【００３５】
図６及び図７は以上述べた本発明の実施形態の特徴となる技術を説明する図である。  
図６において、(a)はアナログ信号であり、正弦波のような交流信号である。横軸は時間ｔ、縦軸は信号レベルを示す。(b)は(a)のアナログ信号を６ビットで表現する場合の例を示しており、一定間隔の時間ｔ0，ｔ1，ｔ2，ｔ3，…ごとにアナログ信号をサンプリングし、そのサンプリング値を６４階調の量子化段階に当てはめることによって量子化し、ＡＤ変換を行って６ビットのデジタル信号にできることを示している。(c)は(b)に示したＡＤ変換によって得られた６ビットのデジタル信号を１ビットΔΣ変調を行って、入力信号の振幅に比例した密度のパルス列を生成した状態を示している。パルス密度の高いところがデジタル信号の階調の高い部分に対応し、パルス密度の低いところがデジタル信号の階調の低い部分に対応している。１ビットΔΣ変調信号は、振幅が定数Ａ(即ち論理値‘１’) のパルスの疎密列で表される２値化された１ビット信号(論理値０，１の疎密のあるパルス列)である。
【００３６】
図７はΔΣ変調器の出力として定数Ａ(論理値では‘１’)と０の２値だけではなく、Ａと０の間の中間階調の値例えば定数Ａに近い高い値を出力する場合には、振幅Ａのパルスを出力する際のデューティ比を変え、比較的長いあいだＤＣ値Ａをオン(‘１’)とし短い間だけＤＣ値Ａをオフ(‘０’)として平均をとることにより、その平均値(図７の横線の位置)が定数Ａに近い高い値として出力でき、１ビットΔΣ変調信号の高密度を表現できる。また、中間階調の値の０に近い低い値を出力する場合には、振幅Ａのパルスを出力する際のデューティ比を変え、短い間だけＤＣ値Ａをオン(‘１’)とし比較的長いあいだＤＣ値Ａをオフ(‘０’)として平均をとることにより、その平均値(図７の横線の位置)が０に近い低い値として出力でき、１ビットΔΣ変調信号の低密度を表現できる。さらに、中間密度を表現する場合は、デューティ比のオン(‘１’)とオフ(‘０’)の期間を同等とすることにより、その平均値が定数Ａと０の間の丁度Ａ／２の値となり、１ビットΔΣ変調信号の１／２の密度を表現できる。
【００３７】
尚、図１又は図３におけるＶＧＡ７とＡＤＣ８の間にさらにアンチエイリアスフィルター(図示略)を配設した構成としてもよいが、実用的にはチャネル選択フィルター６の次数を低めにして妨害波の一部(例えば半分)を除去し、ＡＤＣ８後段に配設したデジタルチャネル選択フィルター(図示略)においてＡＤ変換後のデジタル領域で妨害波の残り(半分)を除去する構成としてもよい。
【符号の説明】
【００３８】
３…ミキサ回路
４…局部発振回路
５…第１の加算器
６…フィルター
７…可変利得増幅器
８…ＡＤ変換器
１０…オフセットキャンセル信号生成回路
１１…ΔΣ変調器
１２…１ビットＤＡ変換器
１３…ディザ発生器
１４…第２の加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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