(57)【要約】【課題】縦構造のものと他の構造のものとを集積しても互いに悪影響を及ぼすことなく、小型で低抵抗且つ高耐圧を実現することができる半導体装置を提供する。【解決手段】半導体装置１は、ｐ基板２１と、ｐ基板２１の表面側に形成される表面ｎ層２２と、表面ｎ層２２の表面側に配列形成されてチャネルＣＨが形成されるｐベース層３１と、ｐ基板２１とｐベース層３１との間に形成される接続ｐ層３４と、表面ｎ層２２に接続されてｐ基板２１の側面に形成される垂直ｎ層４１と、ｐベース層３１の表面側に形成されるソース電極１３と、表面ｎ層２２の表面側に形成されてチャネルＣＨを制御するゲート電極１２と、ｐ基板２１の裏面側に形成されるドレイン電極１４とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の第１領域をなす基板と、
前記第１領域の表面側に形成される第２導電型の第２領域と、
前記第２領域の表面側に配列形成されて、チャネルが形成される第１導電型の第３領域と、
前記第１領域と前記第３領域との間に形成される第１導電型の接続領域と、
前記第２領域に接続され、前記第１領域の側面に形成される第２導電型の第４領域と、
前記第３領域の表面側に形成される第１電極と、
前記第２領域の表面側に形成されて前記チャネルを制御する第２電極と、
前記第１領域の裏面側に形成される第３電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記接続領域は、前記第１領域と全ての前記第３領域との間にそれぞれ形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第４領域は、前記第１領域の側面の全てに形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第４領域のレイアウトが櫛歯状に形成されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第３領域は、一つの前記第１領域に対して、
前記第２領域のみに覆われた状態で形成された第１配列領域と、
前記第２領域と前記接続領域とに覆われた状態で形成された第２配列領域と、
前記第２領域と前記接続領域と前記第４領域とに覆われた状態で最外周に形成された第３配列領域とを有しており、
前記第１導電型はｐ型であり、
前記第２導電型はｎ型であり、
前記第４領域の側面に形成される垂直ｐ層と
前記垂直ｐ層の側面に形成される側面酸化膜と、
前記第１領域と前記第３電極との間に形成されて前記第４領域に接するｎ＋層と
を備えることを特徴とする請求項１記載の半導体装置。
【請求項６】
中央部に形成される横構造の回路部と、
周辺部に形成される縦構造の電源部と
を備えることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦構造の電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）、ゲート隔離型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）、ダイオード、サイリスタ等に適用可能な半導体装置に関する。
【背景技術】
【０００２】
一般的に、半導体装置は、基板の厚み方向に電流が流れる構造である縦構造のものと、基板の面内方向に電流が流れる構造である横構造のものとに大別される。高耐圧が要求されるパワーＭＯＳＦＥＴや半導体リレー（ＳＳＲ：Solid State Relay）は、縦型二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ：Double-Diffused MOSFET）と呼ばれる構造にされることが多い。
【０００３】
このＤＭＯＳＦＥＴは、端的にいうと、例えばｎ型のシリコンで形成されたｎ−ドリフト層と、ｎ−ドリフト層の表面側に不純物を拡散して形成されたｐ型ベース層と、ｐ型ベース層内に不純物を拡散して形成されたｎ＋層と、ｎ−ドリフト層の表面側に形成されたゲート電極及びソース電極と、ｎ−ドリフト層の裏面側に形成されたドレイン電極とを備える構造である。かかる構造において、ゲート電極に所定の電圧を印加すると、ｎ−ドリフト層とｎ＋層との間におけるｐ型ベース層内にチャネルが形成され、ソース電極から供給されてｎ＋層及びｐ型ベース層内に形成されたチャネルを順に介した電流が、ｎ−ドリフト層内を基板の厚み方向に流れてドレイン電極に流れ込む。
【０００４】
以下の特許文献１には、ドリフト層に用いている導電型とは異なる導電型の層をドリフト層の側面に形成することによって、空乏層の広がりを防ぐためのガードリングやフィールドプレートを不要として半導体装置の小型化を図りつつ、高耐圧及び高信頼性を実現する技術が開示されている。また、以下の非特許文献２には、特許文献１に開示された半導体装置の試作品についての特性等が具体的に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３１９９７４号公報
【非特許文献】
【０００６】
【非特許文献１】小町友則，他２名，「ＭＥＭＳプロセスを用いた半導体リレー用３０００Ｖ級ＭＯＳＦＥＴスイッチ」，横河技報，Ｖｏｌ．５２，Ｎｏ．４，２００８
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、現在は、半導体装置が搭載される各種機器の小型化や高機能化等に伴って、半導体装置の実装面積が制限されることが多いため、半導体装置は小型化が図られている。今後は、半導体装置の実装面積が益々制限されることが想定されるため、半導体装置には小型化のみならず高集積化も要求されると考えられる。半導体装置を高集積化するために、縦構造の半導体装置と横構造の半導体装置とを１つのチップに集積する必要も出てくると考えられる。例えば、縦構造の高耐圧ＭＯＳＦＥＴと、横構造の低耐圧ＭＯＳＦＥＴやバイポーラトランジスタとを１つのチップに集積する場合である。
【０００８】
しかしながら、縦構造の半導体装置と横構造の半導体装置とを集積した場合には、縦構造の半導体装置は電流が基板の厚み方向に流れるため、その電流の一部が集積された横構造の半導体装置に流れ込むことが考えられる。すると、この電流によって横構造の半導体装置が、本来の動作とは異なる動作をしてしまい、動作が不安定になったり誤動作する虞が考えられる。
【０００９】
本発明は上記事情に鑑みてなされたものであり、縦構造のものと他の構造のものとを集積しても互いに悪影響を及ぼすことなく、小型で低抵抗且つ高耐圧を実現することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の半導体装置は、第１導電型の第１領域をなす基板（２１、５１）と、前記第１領域の表面側に形成される第２導電型の第２領域（２２、５２）と、前記第２領域の表面側に配列形成されて、チャネル（ＣＨ）が形成される第１導電型の第３領域（３１、６１）と、前記第１領域と前記第３領域との間に形成される第１導電型の接続領域（３４、６４）と、前記第２領域に接続され、前記第１領域の側面に形成される第２導電型の第４領域（４１、７１）と、前記第３領域の表面側に形成される第１電極（１３）と、前記第２領域の表面側に形成されて前記チャネルを制御する第２電極（１２）と、前記第１領域の裏面側に形成される第３電極（１４）とを備えることを特徴としている。
この発明によると、第３領域に形成されるチャネルを介したキャリアは、第２領域によって第１領域である基板の側面側に導かれた後に第４領域によって基板の側面を介して裏面側に導かれ、これにより基板を迂回するように基板の表面側から裏面側に導かれる。
また、本発明の半導体装置は、前記接続領域が、前記第１領域と全ての前記第３領域との間にそれぞれ形成されることを特徴としている。
また、本発明の半導体装置は、前記第４領域が、前記第１領域の側面の全てに形成されることを特徴としている。
また、本発明の半導体装置は、前記第４領域のレイアウトが櫛歯状に形成されることを特徴としている。
また、本発明の半導体装置は、前記第３領域が、一つの前記第１領域に対して、前記第２領域のみに覆われた状態で形成された第１配列領域と、前記第２領域と前記接続領域とに覆われた状態で形成された第２配列領域と、前記第２領域と前記接続領域と前記第４領域とに覆われた状態で最外周に形成された第３配列領域とを有しており、前記第１導電型はｐ型であり、前記第２導電型はｎ型であり、前記第４領域の側面に形成される垂直ｐ層（４２）と前記垂直ｐ層の側面に形成される側面酸化膜（４３）と、前記第１領域と前記第３電極との間に形成されて前記第４領域に接するｎ＋層（２３）とを備えることを特徴としている。
また、本発明の半導体装置は、中央部に形成される横構造の回路部（Ｒ１）と、周辺部に形成される縦構造の電源部（Ｒ２）とを備えることを特徴としている。
【発明の効果】
【００１１】
本発明によれば、第３領域に形成されるチャネルを介したキャリアを、第２領域によって第１領域である基板の側面側に導き、第４領域によって基板の側面を介して裏面側に導き、基板を迂回するように基板の表面側から裏面側にキャリアを導いているため、縦構造のものと他の構造のものとを集積しても、縦構造に係る素子のチャネルを介したキャリアが他の構造の素子に導かれることがないため、互いに悪影響を及ぼすことなく、小型で低抵抗且つ高耐圧を実現することができるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態による半導体装置の平面図である。
【図２】図１中のＡ−Ａ線に沿う断面図である。
【図３】図１中のＢ−Ｂ線に沿う断面図である。
【図４】本発明の第１実施形態による半導体装置の第１変形例を示す断面図である。
【図５】本発明の第１実施形態による半導体装置の第２変形例を示す断面図である。
【図６】本発明の第１実施形態による半導体装置のレイアウト例を示す図である。
【図７】本発明の第２実施形態による半導体装置の平面図である。
【図８】図７中のＣ−Ｃ線に沿う断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施形態による半導体装置について詳細に説明する。尚、以下では、縦型二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）の構造を有する半導体装置を例に挙げて説明するが、本発明の半導体装置は、ＤＭＯＳＦＥＴ以外にもＩＧＢＴ、ダイオード、サイリスタ等に適用可能である。
【００１４】
〔第１実施形態〕
図１は、本発明の第１実施形態による半導体装置の平面図である。尚、図１では、理解を容易にするために、半導体装置の一部のみを拡大して図示しており、半導体装置の表面側に形成された電極（ソース電極及びゲート電極）及び酸化膜の一部を剥離した状態を図示している。また、図２，図３は、同半導体装置の断面図であって、図２は図１中のＡ−Ａ線に沿う断面図であり、図３は図１中のＢ−Ｂ線に沿う断面図である。
【００１５】
これら図１〜図３に示す通り、本実施形態の半導体装置１は、基板１１の表面側にゲート電極１２（第２電極）及びソース電極１３（第１電極）が、基板１１の裏面側にドレイン電極１４（第３電極）がそれぞれ設けられており、ソース電極１３から基板１１を介してドレイン電極１４に流れるキャリア（電子）を、ゲート電極１２に印加する電圧によって制御する。尚、図２，３において、記号「ｎ」が付された層は電子を多数キャリアとする層（第２導電型の層）を意味し、記号「ｐ」が付された層は正孔を多数キャリアとする層（第１導電型の層）を意味する。また、記号「ｎ」又は記号「ｐ」に付随する記号「＋」はその層が比較的高不純物濃度であることを意味する。
【００１６】
ゲート電極１２は、例えばポリシリコンで形成されており、半導体装置１の端部付近を除いて基板１１の表面側のほぼ全面に亘って形成されている。このゲート電極１２には、平面視の形状が矩形形状であって所定の大きさを有するコンタクトホールＨが、基板１１の表面に平行な面内で所定の間隔をもって配列形成されている。尚、基板１１の表面側のほぼ全面に亘って、ゲート電極１２を取り囲むようにＳｉＯ２等の酸化膜１５が形成されている。ソース電極１３は、酸化膜１５を介してゲート電極１２を覆い、且つゲート電極１２に形成されたコンタクトホールＨを埋めるように基板１１の表面側のほぼ全面に形成されている。ドレイン電極１４は、基板１１の裏面側のほぼ全面に亘って形成されている。
【００１７】
基板１１は、ｐ基板２１（第１領域）、ｐ基板２１の上部に形成された表面ｎ層２２（第２領域）、及びｐ基板２１の下部に形成されたｎ＋層２３等からなる。ｐ基板２１は、ソース電極１３から供給されて、ゲート電極１２に印加される電圧によって形成されるチャネルＣＨ（詳細は後述する）を介した電流が、基板１１の厚み方向に流れるのを防止する。このため、チャネルＣＨを介した電流がｐ基板２１を介してドレイン電極１４に流れ込むことはない。
【００１８】
表面ｎ層２２は、チャネルＣＨを介した電流をｐ基板２１の側面側に導くものである。上述の通り、チャネルＣＨを介した電流はｐ基板２１を流れないため、チャネルＣＨを介した電流を迂回させて基板１１の裏面に形成されたドレイン電極１４に導くために、チャネルＣＨを介した電流を表面ｎ層２２によってｐ基板２１の側面側に導いている。ｎ＋層２３は、ドレイン電極１４とのオーミックコンタクトを得るために形成される。
【００１９】
表面ｎ層２２の表面側には、ゲート電極１２のコンタクトホールＨを利用した不純物の拡散によってｐベース層３１（第３領域）が配列形成されており、このｐベース層３１内にはゲート電極１２のコンタクトホールＨを再度利用した不純物の拡散によってｐ＋層３２及びｎ＋層３３がそれぞれ形成されている。これらｐベース層３１、ｐ＋層３２、及びｎ＋層３３の平面視の形状は、図１に示す通り、何れも矩形形状である。ｐベース層３１が形成されている部分における表面ｎ層２２の裏面側（ｐ基板２１に接する側）には、ｐベース層３１とｐ基板２１とを接続する接続ｐ層３４（接続領域）が形成されている。ここで、ｐベース層３１は、表面ｎ層２２と接続ｐ層３４とに覆われた状態で形成された領域（第２配列領域）ということができる。
【００２０】
上述したゲート電極１２に形成されたコンタクトホールＨの間隔Ｌｇは、ゲート電極１２の長さに相当し、隣接するｐベース層３１のうちの一方に形成されたｎ＋層３３から他方に形成されたｎ＋層３３に至るまでの長さである。この間隔Ｌｇは、半導体装置１のオン時の抵抗が低下しない長さに設定する必要がある。また、コンタクトホールＨの大きさは、ソース電極１３の大きさＬｓとコンタクトホールＨ内における酸化膜１５の厚みによって決定される。尚、半導体装置１の耐圧を高める場合には、コンタクトホールＨの間隔Ｌｇをソース電極１３の大きさＬｓよりも広く設定するのが好適である。
【００２１】
ここで、表面ｎ層２２に配列形成されたｐベース層３１のうち、最外周に位置するものは、最外周ｐベース層３１ａとされている。この最外周ｐベース層３１ａ内には、ｐベース層３１内に設けられるｐ＋層３２及びｎ＋層３３と同様のｐ＋層３２ａ及びｎ＋層３３ａがそれぞれ形成されている。但し、図１に示す通り、平面視の形状が矩形形状に形成されたｐベース層３１とは異なり、最外周ｐベース層３１ａは、平面視の形状が半導体装置１の外周に沿う帯状に形成されている。また、ｐベース層３１ではｎ＋層３３が平面視でｐ＋層３２を取り囲むように形成されているが、最外周ｐベース層３１ａではｎ＋層３３ａが平面視でｐ＋層３２ａの片側（半導体装置１の端部に対向する側とは逆の側）にのみ形成されている。
【００２２】
また、半導体装置１の端部には、垂直ｎ層４１（第４領域）、垂直ｐ層４２、及び側面酸化膜４３が形成されている。垂直ｎ層４１は、表面ｎ層２２によってｐ基板２１の側面側に導かれた電流を、基板１１の裏面に設けられたドレイン電極１４に導く（正確には、ｎ＋層２３に導く）ものであり、ｐ基板２１の側面に形成されている。具体的に、垂直ｎ層４１は、上端が表面ｎ層２２の端部に接続されるとともに、下端がｎ＋層２３に接続されるように、ｐ基板２１の側面に形成されている。例えば、ｐ基板２１の平面視の形状が矩形形状である場合には、ｐ基板２１を取り囲むようにｐ基板２１の４つの側面に形成される。
【００２３】
尚、垂直ｎ層４１は、抵抗を低減する観点からは、ｐ基板２１の四方を取り囲むように形成されるのが望ましい。しかしながら、必ずしも平面視でｐ基板２１の四方を取り囲むように形成される必要はなく、例えば、ｐ基板２１の１〜３つの側面のみに形成されていてもよく、或いは、１つの側面のうちの一部にのみ形成されていてもよい。ここで、最外周ｐベース層３１ａは、表面ｎ層２２と接続ｐ層３４と垂直ｎ層４１とに覆われた状態で形成された領域（第３配列領域）ということができる。
【００２４】
垂直ｐ層４２は、半導体装置１を小型化する（平面視の大きさを小さくする）ために設けられており、欠陥が少ない状態で垂直ｎ層４１と接合している。具体的に、垂直ｐ層４２は、上端が最外周ｐベース層３１ａに接続されるとともに、下端がｎ＋層２３に接続されるように垂直ｎ層４１と接合している。この垂直ｐ層４２は、ゲート電極１２に印加される電圧によって半導体装置１がオフ状態（チャネルＣＨが形成されていない状態）で逆バイアスが印加されたときに空乏化する。
【００２５】
側面酸化膜４３は、半導体装置１の端部に露出する最外周ｐベース層３１ａ、垂直ｐ層４２、及びｎ＋層２３を保護するために、半導体装置１の側面に形成されたＳｉＯ２等の酸化膜である。この側面酸化膜４３は、上端が基板１１の表面側に形成された酸化膜１５に接続されており、下端は半導体装置１の側面からｎ＋層２３が露出しない。
【００２６】
次に、上記構成の半導体装置１の動作について説明する。半導体装置１は、ソース電極１３とドレイン電極１４との間に印加される電圧Ｖｄｓの値が正である場合において、ゲート電極１２とソース電極１３との間に印加される電圧Ｖｇｓの値が零のときにはオフ状態になり、電圧Ｖｇｓの値が所定の閾値Ｖｔｈよりも大きいときにはオン状態になる。以下、オン状態時の動作及びオフ状態時の動作について順に説明する。
【００２７】
［オン状態時の動作］
ゲート電極１２とソース電極１３との間に印加される電圧Ｖｇｓが所定の閾値Ｖｔｈよりも大きくなると、ｐベース層３１の上部であって酸化膜１５の下にチャネルＣＨが形成される（図２参照）。尚、図２ではｐベース層３１に形成されるチャネルＣＨの一部のみを図示しているが、チャネルＣＨは、ｐベース層３１と酸化膜１５とが接する部分（平面視で角環形状の部分（図１参照））の全てに形成される。
【００２８】
チャネルＣＨが形成されると、ソース電極１３からｎ＋層３３に供給されたキャリア（電子）は、ｐベース層３１のチャネルＣＨを介した後に表面ｎ層２２に流れ込む。表面ｎ層２２に流れ込んだキャリア（電子）は、表面ｎ層２２によってｐ基板２１の側面側に導かれた後にｐ基板２１の側面に形成された垂直ｎ層４１に流れ込む。垂直ｎ層４１に流れ込んだキャリア（電子）は、垂直ｎ層４１によってｎ＋層２３まで導かれた後に、ｎ＋層２３を介してドレイン電極１４に流れ込む。このようにして、基板１１の表面に形成されたソース電極１３から基板１１を介して（基板１１に形成された表面ｎ層２２及び垂直ｎ層４１を介して）基板１１の裏面に形成されたドレイン電極１４に電流が流れる。
【００２９】
［オフ状態時の動作］
ゲート電極１２とソース電極１３との間に印加される電圧Ｖｇｓの値が零のときに、ドレイン電極１４にバイアス電圧が印加されてソース電極１３とドレイン電極１４との間の電圧Ｖｄｓの値が正になると、ｐベース層３１及び最外周ｐベース層３１ａと表面ｎ層２２との境界に形成されているｐｎ接合の空乏層が拡がる。この空乏層は、基板１１の厚み方向及び基板１１の面内方向の双方向に拡がる。これにより、ｐベース層３１及び最外周ｐベース層３１ａには上述のチャネルＣＨが形成されず、よって基板１１の表面に形成されたソース電極１３から基板１１の裏面に形成されたドレイン電極１４には電流が流れない。
【００３０】
ここで、上記の空乏層の拡がりは、ｐ基板２１、表面ｎ層２２、ｐベース層３１、最外周ｐベース層３１ａ、垂直ｎ層４１、垂直ｐ層４２等の不純物濃度によって決まる。但し、本実施形態では、側面酸化膜４３と垂直ｐ層４２との間に界面電荷が生じている。このため、ｐ基板２１、垂直ｎ層４１、及び垂直ｐ層４２の不純物濃度は、上記の界面電荷の電荷量を考慮して、オフ状態のときに高バイアスが印加された状態で完全に空乏化するように設定するのが望ましい。
【００３１】
次に、上記構成の半導体装置１の製造方法について簡単に説明する。まず、ｎ＋層２３、ｐ基板２１、及び表面ｎ層２２が形成された基板１１上の全面に亘って酸化膜を形成し、次いで酸化膜上の全面に亘ってポリシリコン等の電極層を形成する。次に、基板１１上の全面に亘って形成された酸化膜及び電極層のうち、ｐベース層３１を形成すべき部分を除去してコンタクトホールＨを形成する。これにより、基板１１上には、酸化膜１５の一部及びゲート電極１２が形成される
【００３２】
次いで、ゲート電極１２をマスクとして用い、ゲート電極１２に形成されたコンタクトホールＨから不純物を基板１１の表面ｎ層２２内に拡散させて接続ｐ層３４を形成する。同様に、ゲート電極１２をマスクとして用い、ゲート電極１２に形成されたコンタクトホールＨから不純物を基板１１の表面ｎ層２２内に拡散させてｐベース層３１及び最外周ｐベース層３１ａを形成する。ｐベース層３１及び最外周ｐベース層３１ａを形成すると、二度ゲート電極１２をマスクとして用い、ゲート電極１２に形成されたコンタクトホールＨから不純物をｐベース層３１及び最外周ｐベース層３１ａに拡散させ、ｎ＋層３３，３３ａを形成する。以上の工程が終了すると、ベース電極１２の周囲に酸化膜１５を形成する工程及びソース電極１３を形成する工程が順に行われる。
【００３３】
次に、シリコンＭＥＭＳ（Micro Electro Mechanical Systems）技術で用いられるＩＣＰ（Inductively Coupled Plasma：誘導結合プラズマ）によって、基板１１の垂直ｎ層４１及び垂直ｐ層４２を形成すべき部分を垂直にエッチングし、基板１１のｎ＋層２３に達する孔を形成する。尚、ＩＣＰを用いたエッチングが終了した後は、ＩＣＰを用いて形成された孔の内部を、適当な薬液を用いたウェットエッチング法によってエッチングする。
【００３４】
以上の処理が終了すると、ＩＣＰを用いて形成された孔内に、まず垂直ｎ層４１をエピタキシャル成長法によって形成し、次いで、垂直ｐ層４２をエピタキシャル成長法によって形成する。次に、半導体装置１の端部に露出する最外周ｐベース層３１ａ、垂直ｐ層４２、及びｎ＋層２３を保護する側面酸化膜４３を形成する。最後に、ドレイン電極を基板１１の裏面側に形成する工程等が行われ、個々のチップに分離することにより半導体装置１が製造される。
【００３５】
以上の通り、本実施形態の半導体装置１は、基板１１の内部にチャネルＣＨを介した電流が流れないｐ基板２１を配置し、表面ｎ層２２及び垂直ｎ層４１によってチャネルＣＨを介した電流を迂回させて（ｐ基板２１を迂回させて）基板１１の裏面側に導いている。このため、基板１１の厚み方向に電流が流れる縦構造の素子と基板１１の面内方向に電流が流れる横構造の素子とを集積したとしても、縦構造の素子を流れる電流は表面ｎ層２２及び垂直ｎ層４１に導かれて横構造の素子に流れ込むことが無いため、互いに悪影響を及ぼすことはない。また、本実施形態の半導体装置１は、垂直ｐ層４２を設けることで小型化することができ、垂直ｎ層４１の平面視における面積を大きくすることで低抵抗にすることができ、更にはゲート電極１２やソース電極１３の大きさや基板１１の厚み等を適宜設定することにより、高耐圧を実現することができる。
【００３６】
図４は、本発明の第１実施形態による半導体装置の第１変形例を示す断面図である。尚、図４に示す断面図は、図１中のＡ−Ａ線に相当する部分の断面図である。図２に示す半導体装置１は、基板１１の表面側に形成された全てのｐベース層３１及び最外周ｐベース層３１ａとｐ基板２１との間に接続ｐ層３４が形成されており、全てのｐベース層３１及び最外周ｐベース層３１ａがｐ基板２１に接続される構造であった。
【００３７】
これに対し、図４に示す半導体装置２は、接続ｐ層３４が形成されずにｐ基板２１に接続されていないｐベース層３１が一部に存在する構造である。かかる構造にすることで、表面ｎ層２２の面積（平面視の面積）を大きくすることができ、表面ｎ層２２の抵抗を低減することができる。ここで、かかる構造のｐベース層３１は、表面ｎ層２２のみに覆われた状態で形成された領域（第１配列領域）ということができる。
【００３８】
尚、接続ｐ層３４が全く形成されておらず、全てのｐベース層３１がｐ基板２１に接続されてない構造にすると、ソース電極１３の電位がｐ基板２１に伝わらないため垂直ｎ層４１を効率良く空乏化することができず耐圧の低下に繋がる。このため、少なくとも１つのｐベース層３１がｐ基板２１に接続されている構造にする必要がある。つまり、ｐベース層３１とｐ基板２１との接続は、表面ｎ層２２の抵抗と、垂直ｎ層４１の空乏化の度合い（耐圧）とによって決定される。
【００３９】
図５は、本発明の第１実施形態による半導体装置の第２変形例を示す断面図である。尚、図５に示す断面図も、図１中のＡ−Ａ線に相当する部分の断面図である。図５に示す半導体装置３は、基板１１内におけるｎ型の半導体をｐ型の半導体にし、ｐ型の半導体をｎ型の半導体にしたものである。具体的には、図２に示すｐ基板２１、表面ｎ層２２、及びｎ＋層２３が、ｎ基板５１、表面ｐ層５２、及びｐ＋層５３にそれぞれ変更されている。また、図２に示すｐベース層３１、最外周ｐベース層３１ａ、ｐ＋層３２，３２ａ、ｎ＋層３３，３３ａ、及び接続ｐ層３４が、ｎベース層６１、最外周ｎベース層６１ａ、ｎ＋層６２，６２ａ、ｐ＋層６３，６３ａ、及び接続ｎ層６４（接続領域）にそれぞれ変更されている。
【００４０】
更に、図２に示す垂直ｎ層４１が垂直ｐ層７１に変更されている。但し、図５に示す半導体装置３は、図２に示す垂直ｐ層４２に相当する構成が省略されている。垂直ｐ層７１覆うように側面酸化膜４３を形成すると、その界面に生ずる負電荷によって垂直ｐ層４２の空乏化が促進されるため、図２に示す垂直ｐ層４２に相当する構成を省略することができる。尚、本変形においても、図４に示す第１変形例と同様に、接続ｎ層６４が形成されずにｎ基板５１に接続されていないｎベース層６１が一部に存在する構造にすることも可能である。
【００４１】
図６は、本発明の第１実施形態による半導体装置のレイアウト例を示す図であって、（ａ）〜（ｃ）は平面図であり、（ｄ）は斜視図である。図６において、符号Ｐ１を付した部材は、半導体装置の表面に形成されたゲートパッドであって、ゲート電極１２と電気的に接続されて外部電極としての役割を果たす。また、符号Ｐ２を付した部材は、半導体装置の表面に形成されたソースパッドであって、ソース電極１３と電気的に接続されて外部電極としての役割を果たす。
【００４２】
図６（ａ）に示すレイアウトは通常用いられる一般的なレイアウトであり、半導体装置の平面視の形状が略矩形形状とされている。図１〜４に示す半導体装置１，２を図６（ａ）に示すレイアウトにした場合には、ｐ基板２１が平面視で矩形形状に形成され、そのｐ基板２１の周囲を取り囲むように垂直ｎ層４１が形成される。つまり、ｐ基板２１の４つの側面（平面）の各々に垂直ｎ層４１が形成されている。尚、図５に示す半導体装置３を図６（ａ）に示すレイアウトにした場合には、矩形形状のｎ基板５２の周囲を取り囲むように垂直ｐ層７１が形成される。
【００４３】
図６（ｂ），（ｃ）に示すレイアウトは、半導体装置の周囲長を長くするためのレイアウトであって、図６（ｂ）では紙面左右方向に櫛歯状の突起が形成されたものであり、図６（ｃ）では紙面上下左右方向に櫛歯状の突起が形成されたものである。図１〜４に示す半導体装置１，２を図６（ｂ），（ｃ）に示すレイアウトにした場合には、ｐ基板２１の平面視の形状がほぼ図示の通り形成され、そのｐ基板２１を取り囲むように垂直ｎ層４１が形成される。尚、図５に示す半導体装置３の場合には、図６（ｂ），（ｃ）に示す形状のｎ基板５２の周囲を取り囲むように垂直ｐ層７１が形成される。半導体装置の周囲長を長くすれば垂直ｎ層４１や垂直ｐ層７１の面積（平面視の面積）を広げることができるため、垂直ｎ層４１や垂直ｐ層７１の抵抗を低減することができる。
【００４４】
図６（ｄ）に示すレイアウトは、平面視の形状が長方形である複数の半導体装置を用意し、各々の半導体装置の裏面の電極（ドレイン電極１４）を共通化したものである。尚、各々の半導体装置の表面側に形成されたゲートパッドＰ１同士、及びソースパッドＰ２同士は、例えばワイヤーボンディング等によって接続される。図６（ｄ）に示すレイアウトを採用すると、耐圧を高めたままでオン抵抗を従来の素子よりも低減することができる。
【００４５】
〔第２実施形態〕
図７は、本発明の第２実施形態による半導体装置の平面図である。また、図８は、同半導体装置の図７中のＣ−Ｃ線に沿う断面図である。本実施形態の半導体装置４は、図１〜３に示す高耐圧の縦構造素子と基板１１の面内方向に電流が流れる低耐圧の横構造の素子とを集積したものである。尚、図８においては、図１〜３に示した部材等に相当する部材等には同一の符号を付してある。
【００４６】
図７，図８に示す通り、本実施形態の半導体装置４は、平面視における外形形状が矩形形状であり、その中央部には回路部Ｒ１が配置され、その周辺部には電源部Ｒ２が配置されている。回路部Ｒ１には低耐圧の横構造の素子が形成され、電源部Ｒ２には高耐圧の縦構造の素子が形成されている。図８を参照すると、電源部Ｒ２には、図２に示す構造と同一構造の素子が形成されているのが分かる。また、図８では、回路部Ｒ１に形成された横構造の素子として、ＰＭＯＳ（ｐチャネルＭＯＳ）８０とＮＭＯＳ（ｎチャネルＭＯＳ）９０とを図示している。
【００４７】
ここで、図８に示す通り、チャネルＣＨを介した電流が基板１１の厚み方向に流れるのを防止するために設けられるｐ基板２１、及びｐ基板２１の裏面に形成されるｎ＋層２３は、半導体装置４の端部を除くほぼ全面に亘り設けられている。回路部Ｒ１におけるＰＭＯＳ８０は、基板１１（ｐ基板２１）の表面側にｎ層８１を形成し、このｎ層８１の内部にｐ＋層８２を形成し、ゲート電極８３、ソース電極８４、及びドレイン電極８５を形成することによって形成される。また、回路部Ｒ１におけるＮＭＯＳ９０は、基板１１（ｐ基板２１）の表面側にｐ層９１を形成し、このｐ層９１の内部にｎ＋層９２を形成し、ゲート電極９３、ソース電極９４、及びドレイン電極９５を形成することによって形成される。
【００４８】
図８を参照すると、表面ｎ層２２及び垂直ｎ層４１は、電源部Ｒ２のみに形成されている。このため、ソース電極１３（電源部Ｒ２に形成された縦構造の素子に係るソース電極）から供給されてｎ＋層３３及びチャネルＣＨを介した電流は、表面ｎ層２２によって半導体装置４の端部に導かれた後に、垂直ｎ層４１によって基板１１の裏面側に導かれる。従って、チャネルＣＨを介した電流が回路部Ｒ１に流れ込むことはなく、ＰＭＯＳ８１やＮＭＯＳ８２の動作が不安定になったり誤動作することはない。
【００４９】
尚、縦構造の素子が形成される電源部Ｒ２は必ずしも回路部Ｒ１を取り囲むように形成されている必要はなく、半導体装置４の外周の一部に形成されていれば良い。また、本実施形態においても、図４，図５に示す変形例を適用することができ、更には図６に示すような各種のレイアウトにすることも可能である。
【００５０】
以上の通り、本実施形態の半導体装置４も、基板１１の内部にチャネルＣＨを介した電流が流れないｐ基板２１を配置し、表面ｎ層２２及び垂直ｎ層４１によってチャネルＣＨを介した電流を迂回させて（ｐ基板２１を迂回させて）基板１１の裏面側に導いている。このため、横構造のＰＭＯＳ８０やＮＭＯＳ９０を集積しても、縦構造の素子を流れる電流は表面ｎ層２２及び垂直ｎ層４１に導かれて横構造の素子に流れ込むことが無いため、互いに悪影響を及ぼすことはない。また、本実施形態の半導体装置４も、垂直ｐ層４２を設けることで小型化することができ、垂直ｎ層４１の平面視における面積を大きくすることで低抵抗にすることができ、更にはゲート電極１２やソース電極１３の大きさや基板１１の厚み等を適宜設定することにより、高耐圧を実現することができる。
【００５１】
以上、本発明の実施形態による半導体装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、基板１１は、シリコン（Ｓｉ）に限らず、炭化シリコン（ＳｉＣ）を用いることができる。また、半導体装置の端部（端面）は、必ずしも基板１１の表面に対して垂直に形成されている必要はなく斜めに形成されていても良い。つまり、ｐ基板２１やｎ基板５１の側面を斜めに形成し、これに伴って垂直ｎ層４１や垂直ｐ層７１、更には側面酸化膜４３も斜めに形成しても良い。
【符号の説明】
【００５２】
１〜４    半導体装置
１２      ゲート電極
１３      ソース電極
１４      ドレイン電極
２１      ｐ基板
２２      表面ｎ層
２３      ｎ＋層
３１      ｐベース層
３１ａ    最外周ｐベース層
３４      接続ｐ層
４１      垂直ｎ層
４２      垂直ｐ層
４３      側面酸化膜
５１      ｎ基板
５２      表面ｐ層
６１      ｎベース層
６１ａ    最外周ｎベース層
６４      接続ｎ層
７１      垂直ｐ層
ＣＨ      チャネル
Ｒ１      回路部
Ｒ２      電源部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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